(57)【特許請求の範囲】
【請求項１】
化合物半導体基板上に形成される積層構造を介して前記化合物半導体基板上に表面に露出した状態で形成され、所定の間隔を隔てて互いに平行状に設けられる複数のソース電極を有するソース配線と、
化合物半導体基板上に前記積層構造を介して表面に露出した状態で形成され、所定の間隔を隔てて互いに平行状に設けられて前記複数のソース電極に対して並列方向に交互に配置される複数のドレイン電極を有するドレイン配線と、
化合物半導体基板上に前記積層構造を介して表面に露出した状態で形成され、前記並列方向に互いに隣り合う前記ソース電極と前記ドレイン電極との電極間に位置する部分と、前記ソース配線と前記ドレイン配線との間にて前記ソース電極および前記ドレイン電極が前記並列方向にオーバーラップする部分を含む前記化合物半導体基板上の動作領域の領域外にて前記電極間に位置する部分の端部同士を繋ぐ引き回しの部分とを有し、一体的に連続する配線形状を有するゲート配線と、
前記ゲート配線が形成される領域のうち前記電極間に位置する部分に対応する部分のみにて前記ゲート配線下に形成されることで、前記ゲート配線の前記配線形状に対して非連続な複数の層部分として、前記複数のソース電極と前記複数のドレイン電極との各前記電極間に独立して設けられる複数の埋め込みゲート層と、を備え、
前記複数の埋め込みゲート層のそれぞれは、
前記動作領域の領域内に存在する部分と、前記動作領域の領域外に存在する部分とにより連続した直線状に形成され、
前記動作領域の領域外に存在する部分は、
前記動作領域の動作に問題がない長さであって、前記動作領域の領域内に存在する部分の長さよりも十分に短い長さを有する、
電界効果トランジスタ。
【請求項２】
請求項１に記載の電界効果トランジスタを備えた半導体スイッチ回路であって、
前記電界効果トランジスタのゲートに抵抗素子を介して接続される入力端子を有し、
前記入力端子に入力されるスイッチング信号により動作する、
半導体スイッチ回路。
【請求項３】
請求項２に記載の半導体スイッチ回路を備えた通信機器であって、
前記半導体スイッチ回路の動作により、信号の経路の切替えを行う、
通信機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、化合物半導体を用いた電界効果トランジスタ、半導体スイッチ回路、および通信機器に関する。
【背景技術】
【０００２】
従来、携帯電話器等の通信機器においては、例えばアンテナから送受信される高周波信号の経路の切替えのために、半導体スイッチを構成するスイッチング素子として電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）が用いられている。高周波信号に用いられる電界効果トランジスタとしては、ＧａＡｓ（ヒ化ガリウム）等の化合物半導体を用いた電界効果トランジスタが広く知られている。
【０００３】
このような電界効果トランジスタには、高電子移動度トランジスタ（ＨＥＭＴ：Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）や、ＨＥＭＴの変形例であり、エピタキシャル構造によってある程度の格子不整合を許容し、さらに高い電子移動度を実現する擬似格子整合高電子移動度トランジスタ（ＰＨＥＭＴ：Ｐｓｅｕｄｏｍｏｒｐｈｉｃ  ＨＥＭＴ）等がある。また、電界効果トランジスタとしては、ゲートの順方向電圧の向上を目的としてゲート部にＰＮ接合を使ったＪＰＨＥＭＴ（Ｊｕｎｃｔｉｏｎ  Ｐｓｅｕｄｏｍｏｒｐｈｉｃ  ＨＥＭＴ）が知られている（例えば、特許文献１参照。）。
【０００４】
特に近年、携帯電話器において、ＧＳＭ（登録商標）（Ｇｌｏｂａｌ  Ｓｙｓｔｅｍ  ｆｏｒ  Ｍｏｂｉｌｅ  Ｃｏｍｍｕｎｉｃａｔｉｏｎ）方式、ＷＣＤＭＡ（Ｗｉｄｅｂａｎｄ  Ｃｏｄｅ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅ  Ａｃｃｅｓｓ）方式、ＣＤＭＡ（Ｃｏｄｅ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅ  Ａｃｃｅｓｓ）方式等の、多モード化、多バンド化が促進されている。こうした多モード化、多バンド化に対応するため、多数の経路間の切替えを低損失で行うことができる半導体スイッチが必要とされている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１１−１５０２６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述したように高周波信号に用いられる半導体スイッチに要求される重要な特性の１つに、信号の送信動作時における高調波特性（高調波歪み特性）がある。高調波特性は、半導体スイッチに大電力の送信信号が入力された際に、その入力された送信信号の周波数の整数倍の周波数成分として発生する高調波歪み成分を示すものである。入力された送信信号の周波数を基本周波数とし、その２倍、３倍の周波数成分がそれぞれ２次高調波、３次高調波であり、高調波歪みとなる。
【０００７】
こうした歪み成分としての高調波歪みは、その周波数に隣接する周波数に干渉し、高調波歪みが生じる周波数を使用する他のアプリケーションへの妨害波となる。このため、高調波歪みの発生量を極力抑える必要がある。
【０００８】
高調波を抑制するためには、オン状態にあるＦＥＴのオン抵抗の線形性を良くしたり、オフ状態のＦＥＴの耐電力特性を良くしたりする方法がある。オン状態にあるＦＥＴのオン抵抗の線形性を良くためには、一般的に、ＦＥＴのサイズを大きくする方法が採られる。しかし、ＦＥＴのサイズを大きくする方法は、半導体スイッチのチップサイズが大きくなるという問題を抱えている。
【０００９】
本技術の目的は、半導体スイッチのチップサイズを大きくすることなく、高調波特性を改善することができる電界効果トランジスタ、半導体スイッチ回路、および通信機器を提供することである。
【課題を解決するための手段】
【００１０】
本技術に係る電界効果トランジスタは、化合物半導体基板上に形成される積層構造を介して前記化合物半導体基板上に表面に露出した状態で形成され、所定の間隔を隔てて互いに平行状に設けられる複数のソース電極を有するソース配線と、化合物半導体基板上に前記積層構造を介して表面に露出した状態で形成され、所定の間隔を隔てて互いに平行状に設けられて前記複数のソース電極に対して並列方向に交互に配置される複数のドレイン電極を有するドレイン配線と、化合物半導体基板上に前記積層構造を介して表面に露出した状態で形成され、前記並列方向に互いに隣り合う前記ソース電極と前記ドレイン電極との電極間に位置する部分と、前記ソース配線と前記ドレイン配線との間にて前記ソース電極および前記ドレイン電極が前記並列方向にオーバーラップする部分を含む前記化合物半導体基板上の動作領域の領域外にて前記電極間に位置する部分の端部同士を繋ぐ引き回しの部分とを有し、一体的に連続する配線形状を有するゲート配線と、前記ゲート配線が形成される領域のうち前記電極間に位置する部分に対応する部分のみにて前記ゲート配線下に形成されることで、前記ゲート配線の前記配線形状に対して非連続な複数の層部分として、前記複数のソース電極と前記複数のドレイン電極との各前記電極間に独立して設けられる複数の埋め込みゲート層と、を備え、前記複数の埋め込みゲート層のそれぞれは、前記動作領域の領域内に存在する部分と、前記動作領域の領域外に存在する部分とにより連続した直線状に形成され、前記動作領域の領域外に存在する部分は、前記動作領域の動作に問題がない長さであって、前記動作領域の領域内に存在する部分の長さよりも十分に短い長さを有するものである。
【００１２】
本技術に係る半導体スイッチ回路は、前記電界効果トランジスタを備えた半導体スイッチ回路であって、前記電界効果トランジスタのゲートに抵抗素子を介して接続される入力端子を有し、前記入力端子に入力されるスイッチング信号により動作するものである。
【００１３】
本技術に係る通信機器は、前記半導体スイッチ回路を備えた通信機器であって、前記半導体スイッチ回路の動作により、信号の経路の切替えを行うものである。
【発明の効果】
【００１４】
本技術によれば、半導体スイッチのチップサイズを大きくすることなく、高調波特性を改善することができる。
【図面の簡単な説明】
【００１５】
【図１】本技術の一実施形態に係る電界効果トランジスタの構成を示す平面図。
【図２】本技術の一実施形態に係る電界効果トランジスタの構成を示す部分断面図。
【図３】本技術の一実施形態に係る電界効果トランジスタの構成を示す部分平面図。
【図４】本技術の比較例としての電界効果トランジスタの構成を示す部分平面図。
【図５】本技術の一実施形態に係る電界効果トランジスタの他の構成例を示す図。
【図６】本技術の一実施形態に係る電界効果トランジスタの他の構成例を示す図。
【図７】本技術の一実施形態に係る半導体スイッチ回路の構成を示す図。
【図８】本技術の一実施形態に係る携帯電話器の構成を示す図。
【図９】２次高調波特性の評価結果の一例を示す図。
【図１０】３次高調波特性の評価結果の一例を示す図。
【発明を実施するための形態】
【００１６】
本技術は、電界効果トランジスタ（以下「ＦＥＴ」という。）の動作領域（チャネル領域）外に引き回しの部分を有するゲート配線の配線下に形成される埋め込みゲート層のレイアウトを工夫することにより、高調波特性を改善しようとするものである。
【００１７】
［ＦＥＴの概略構成］
本実施形態に係るＦＥＴ１の構成について、図１および図２を用いて説明する。なお、図２は、図１におけるＡ−Ａ位置の矢視部分断面図に相当する。本実施形態に係るＦＥＴ１は、例えば、携帯電話器においてアンテナから送受信される高周波信号の経路の切替えのための半導体スイッチを構成するスイッチング素子として用いられる。本実施形態に係るＦＥＴ１は、ＪＰＨＥＭＴとして構成されるものである。ただし、本技術は、ＪＰＨＥＭＴのほか、ＨＥＭＴ、ＰＨＥＭＴ等、ＦＥＴ全般に広く適用可能な技術である。
【００１８】
本実施形態のＦＥＴ１は、例えばＧａＡｓ等の化合物半導体により形成される化合物半導体基板２を用いて構成されるものである。図１および図２に示すように、ＦＥＴ１は、化合物半導体基板２上に形成される積層構造を介して、化合物半導体基板２上に形成されるソース配線３、ドレイン配線４、およびゲート配線５を備える。ソース配線３は、複数のソース電極６を有し、ドレイン配線４は、複数のドレイン電極７を有する。また、ＦＥＴ１は、ゲート配線５の下側（化合物半導体基板２側）に形成される埋め込みゲート層８を備える。
【００１９】
図２に示すように、ＦＥＴ１は、化合物半導体基板２上に形成される積層構造として、化合物半導体基板２側から順に、バッファ層１１、下部障壁層１２、チャネル層１３、および上部障壁層１４を有する。これらの各層は、化合物半導体基板２上において順次エピタキシャル成長により形成される。また、下部障壁層１２とチャネル層１３、及びチャネル層１３と上部障壁層１４の各層間は、ヘテロ接合により接合されている。
【００２０】
バッファ層１１は、結晶成長性を良くするために化合物半導体基板２上に形成されるものである。バッファ層１１は、アンドープであることが好ましいが、十分に低い濃度の不純物が添加されたものであってもよい。
【００２１】
下部障壁層１２は、下部ドーピング層１２ａと、下部ドーピング層１２ａ上に形成される下部スペーサ層１２ｂとからなる。下部ドーピング層１２ａは、例えば、ｎ型不純物が添加されたＡｌＧａＡｓ（アルミニウムガリウムヒ素）により形成され、下部スペーサ層１２ｂは、例えば、アンドープＡｌＧａＡｓにより形成される。
【００２２】
チャネル層１３は、例えば、アンドープＩｎＧａＡｓ（インジウムガリウムヒ素）により形成される。チャネル層１３は、ソース電極６とドレイン電極７との間の電流路として機能する。
【００２３】
上部障壁層１４は、上部スペーサ層１４ａと、上部スペーサ層１４ａ上に形成される上部ドーピング層１４ｂと、上部ドーピング層１４ｂ上に形成される拡散層１４ｃとからなる。上部スペーサ層１４ａは、例えば、アンドープＡｌＧａＡｓにより形成され、上部ドーピング層１４ｂは、例えば、ｎ型不純物が添加されたＡｌＧａＡｓにより形成される。拡散層１４ｃは、例えば、ｎ型不純物が添加されたＡｌＧａＡｓにより形成される。拡散層１４ｃの不純物濃度は、下部ドーピング層１２ａおよび上部ドーピング層１４ｂの不純物濃度よりも低い。
【００２４】
また、図２に示すように、上部障壁層１４上における所定の位置には、所定の間隔を隔ててキャップ層１５ａ，１５ｂが形成されている。キャップ層１５ａ，１５ｂが形成された状態の上部障壁層１４上には、キャップ層１５ａ，１５ｂの部分を含み、絶縁膜１６が形成されている。つまり、絶縁膜１６により、上部障壁層１４および上部障壁層１４上に形成されたキャップ層１５ａ，１５ｂの表面が覆われている。キャップ層１５ａ，１５ｂは、例えば、ｎ型不純物としてシリコンが添加されたＧａＡｓにより形成される。絶縁膜１６は、例えば、Ｓｉ３Ｎ４（窒化ケイ素）により形成される。
【００２５】
キャップ層１５ａ，１５ｂ上に、ソース電極６およびドレイン電極７が形成される。図２では、左側のキャップ層１５ａ上にソース電極６が形成され、右側のキャップ層１５ｂ上にドレイン電極７が形成されている。絶縁膜１６のキャップ層１５ａ上の部分には、キャップ層１５ａ上にソース電極６を形成するための開口１６ａが形成されている。ソース電極６は、キャップ層１５ａ上において、絶縁膜１６の開口１６ａを介して表面に露出した状態で形成される。同様にして、絶縁膜１６のキャップ層１５ｂ上の部分にはドレイン電極７を形成するための開口１６ｂが形成されており、ドレイン電極７は、キャップ層１５ｂ上において開口１６ｂを介して表面に露出した状態で形成される。
【００２６】
また、上部障壁層１４上において、ソース電極６とドレイン電極７との間、つまりキャップ層１５ａとキャップ層１５ｂとの間には、ゲート配線５が形成されている。絶縁膜１６には、上部障壁層１４上にゲート配線５を形成するための開口１６ｃが形成されている。ゲート配線５は、上部障壁層１４上において、絶縁膜１６の開口１６ｃを介して表面に露出した状態で形成される。
【００２７】
ソース電極６およびドレイン電極７は、例えば、ＡｕＧｅ（金ゲルマニウム）、Ｎｉ（ニッケル）、およびＡｕ（金）が順次積層されることにより形成される。ソース電極６とキャップ層１５ａとの間、およびドレイン電極７とキャップ層１５ｂとの間は、それぞれオーミックコンタクトがとられている。ゲート配線５は、例えば、Ｔｉ（チタン）、Ｐｔ（プラチナ）、およびＡｕが順次積層されることにより形成される。
【００２８】
以上のように、上部障壁層１４上においては、所定の間隔を隔てて設けられるキャップ層１５ａ，１５ｂ上に、絶縁膜１６を介してソース電極６およびドレイン電極７がそれぞれ形成され、ソース電極６とドレイン電極７との間に、絶縁膜１６を介してゲート配線５が形成される。絶縁膜１６により、ソース電極６とゲート配線５との間、およびゲート配線５とドレイン電極７との間の絶縁が確保される。
【００２９】
また、上部障壁層１４の拡散層１４ｃ内におけるゲート配線５の直下に、埋め込みゲート層８が形成される。埋め込みゲート層８の上側は、ゲート配線５の下側に接触している。埋め込みゲート層８は、ゲート配線５と拡散層１４ｃとの間に位置し、例えば、ｐ型不純物であるＺｎ（亜鉛）が拡散層１４ｃの一部に拡散したｐ型領域として形成される。この埋め込みゲート層８に対して、ゲート配線５は、埋め込みゲート層８の取出し電極として機能する。なお、上部障壁層１４上に形成されるキャップ層１５ａ，１５ｂは、拡散層１４ｃにおいて埋め込みゲート層８が形成される位置を避けた位置に形成される。
【００３０】
ＦＥＴ１における配線レイアウト（配線パターン）について、図１を用いて説明する。なお、以下の説明では、便宜上、図１における上下左右を、ＦＥＴ１における平面視での上下左右に対応させる。
【００３１】
図１に示すように、ＦＥＴ１が備えるソース配線３およびドレイン配線４は、化合物半導体基板２の板面方向視に相当するＦＥＴ１の平面視において、いずれも櫛状のパターン形状を有する。
【００３２】
ソース配線３は、化合物半導体基板２上に、上述したようなバッファ層１１等を含む積層構造を介して形成され、所定の間隔を隔てて互いに平行状に設けられる複数のソース電極６を有する。ソース配線３は、左右方向に沿って帯状に形成される配線部２１と、配線部２１から上側に向けて上下方向に沿って短冊状に形成される複数のソース電極６とを有する。複数のソース電極６は、左右方向に所定の間隔を隔てて互いに平行状に形成される。
【００３３】
本実施形態のＦＥＴ１は、４本のソース電極６を有する。ソース配線３の配線部２１は、図示せぬ電極パッドに接続されており、この電極パッドに印加された電圧が、配線部２１を介して各ソース電極６に印加される。なお、ソース電極６の下には、化合物半導体基板２にオーミックコンタクトするオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）により短冊状の電極が形成される。
【００３４】
ドレイン配線４は、化合物半導体基板２上に、上述したようなバッファ層１１等を含む積層構造を介して形成され、所定の間隔を隔てて互いに平行状に設けられて複数のソース電極６に対して並列方向に交互に配置される複数のドレイン電極７を有する。ドレイン配線４は、左右方向に沿って帯状に形成される配線部２２と、配線部２２から下側に向けて上下方向に沿って短冊状に形成される複数のドレイン電極７とを有する。複数のドレイン電極７は、左右方向に所定の間隔を隔てて互いに平行状に形成される。
【００３５】
本実施形態のＦＥＴ１は、４本のドレイン電極７を有する。ドレイン配線４の配線部２２は、図示せぬ電極パッドに接続されており、この電極パッドに印加された電圧が、配線部２２を介して各ドレイン電極７に印加される。なお、ドレイン電極７の下には、化合物半導体基板２にオーミックコンタクトするオーミック金属層により短冊状の電極が形成される。
【００３６】
ソース配線３およびドレイン配線４の両配線は、櫛状のパターン形状における櫛歯部分となるソース電極６およびドレイン電極７を互いに対向させ、互いの櫛歯部分同士が噛み合ったような態様に形成される。これにより、ソース配線３とドレイン配線４との間で、ソース電極６とドレイン電極７とが左右方向（並列方向）に交互に配置された状態となる。
【００３７】
ゲート配線５は、ソース配線３とドレイン配線４との間に形成される。ゲート配線５は、互いに対向するソース電極６とドレイン電極７との間を縫うように蛇行した形状に配される、いわゆるミアンダ型の配線である。
【００３８】
ゲート配線５は、上下方向に沿って形成される直線部５ａと、隣り合う直線部５ａ同士を交互に上下いずれかの端部で接続する引き回し部５ｂとを有し、これら直線部５ａおよび引き回し部５ｂが左右方向に交互に連続するように形成される。直線部５ａは、上下方向に沿って形成されるソース電極６とドレイン電極７との間に位置する。引き回し部５ｂは、ソース電極６またはドレイン電極７の先端部と、ドレイン配線４の配線部２２またはソース配線３の配線部２１との間に位置する。本実施形態では、ソース電極６の左右両側に位置する直線部５ａは、上側の端部同士が引き回し部５ｂによって接続され、ドレイン電極７の左右両側に位置する直線部５ａは、下側の端部同士が引き回し部５ｂによって接続される。
【００３９】
このように、ゲート配線５は、化合物半導体基板２上に、上述したようなバッファ層１１等を含む積層構造を介して形成され、並列方向（左右方向）に互いに隣り合うソース電極６とドレイン電極７との電極間に位置する部分である直線部５ａを有する。そして、ゲート配線５は、ソース電極６とドレイン電極７との電極間に直線部５ａを有しながら引き回し部５ｂによって連続的に形成される。
【００４０】
以上のような構成を備えるＦＥＴ１は、図１において破線で囲む領域で示すように、動作領域３０を有する。動作領域３０は、不純物領域であり、所定のチャネル幅Ｗ１を有するチャネル領域として規定される。動作領域３０には、ソース電極６、ゲート配線５の直線部５ａ、ドレイン電極７、およびゲート配線５の直線部５ａが、左右方向に所定の間隔を隔てて順に繰り返し存在する。
【００４１】
本実施形態のＦＥＴ１においては、図１に示すように、動作領域３０に、それぞれ４本のソース電極６およびドレイン電極７が存在するとともに、ゲート配線５の直線部５ａが各電極間の７箇所に存在する。そして、４本のソース電極６は、動作領域３０の下側の領域外においてソース配線３の配線部２１に接続され、４本のドレイン電極７は、動作領域３０の上側の領域外においてドレイン配線４の配線部２２に接続されている。
【００４２】
このように、本実施形態のＦＥＴ１では、動作領域３０は、ソース配線３とドレイン配線４との間にてソース電極６およびドレイン電極７が並列方向（左右方向）にオーバーラップする部分を含む化合物半導体基板２上の領域である。ここで、ソース電極６およびドレイン電極７がオーバーラップする部分とは、複数のソース電極６および複数のドレイン電極７が櫛歯部分として上下方向に噛み合った状態となることで、ソース電極６およびドレイン電極７が左右方向に重なって交互に存在する部分である。
【００４３】
［ＦＥＴの詳細構成］
本実施形態のＦＥＴ１の詳細構成について、図３を用いて説明する。ＦＥＴ１においては、上述したように、ゲート配線５の下に埋め込みゲート層８が存在する。なお、図３では、本来はゲート配線５の下側（化合物半導体基板２側）に存在する埋め込みゲート層８を、便宜上、実線で示している。埋め込みゲート層８は、上述したようにソース配線３とドレイン配線４との間で蛇行した形状に配されるゲート配線５の配線形状（以下「ゲート配線形状」という。）に対して部分的に設けられる。
【００４４】
具体的には、埋め込みゲート層８は、ゲート配線形状に対して、ソース電極６とドレイン電極７との間に存在する部分に対応して設けられる。つまり、本実施形態では、埋め込みゲート層８は、ゲート配線５がソース電極６とドレイン電極７との間に有する各直線部５ａに対応して設けられる。これにより、埋め込みゲート層８は、一体的に連続するゲート配線形状に対して、非連続な複数の層部分として形成される。
【００４５】
したがって、上記のとおりゲート配線５の直線部５ａが各電極間の７箇所に存在する本実施形態のＦＥＴ１においては、埋め込みゲート層８は、各直線部５ａに対応して７箇所に設けられる。言い換えると、埋め込みゲート層８は、ゲート配線形状に対して、各直線部５ａに対応する部分にのみ設けられ、直線部５ａ同士を繋ぐ引き回し部５ｂに対応する部分には形成されない。
【００４６】
このように埋め込みゲート層８がゲート配線５の直線部５ａの部分に対応して設けられることにより、埋め込みゲート層８は、主に動作領域３０の領域内に存在することとなる。そして、動作領域３０の領域外のゲート配線５の部分、つまり動作領域３０の上下両側の領域外のゲート配線５の部分（破線楕円Ｂ１，Ｂ２で示す部分参照）では、埋め込みゲート層８は、動作領域３０の領域内に存在する部分に対して極めて小さい部分として存在する。
【００４７】
以上のように、ＦＥＴ１が備える複数の埋め込みゲート層８は、ゲート配線５が形成される領域にてゲート配線５下に形成され、複数のソース電極６と複数のドレイン電極７との各電極間に独立して設けられる。ここで、埋め込みゲート層８について、各電極間に独立して設けられるとは、直線部５ａおよび引き回し部５ｂによって蛇行した状態で連続的に形成されるゲート配線５に対して、埋め込みゲート層８は、ゲート配線形状のように蛇行することなく、各直線部５ａに対応する部分に部分的に（非連続に）設けられることを意味する。
【００４８】
埋め込みゲート層８のレイアウトについて、より詳細に説明する。上記のとおり主に動作領域３０の領域内に存在する複数の埋め込みゲート層８のそれぞれは、ゲート配線５の直線部５ａに沿って、動作領域３０の領域内に存在する部分である領域内側部８ａと、動作領域３０の領域外に存在する部分である領域外側部８ｂとにより直線状に形成される。
【００４９】
図３に示すように、各埋め込みゲート層８は、ソース配線３とドレイン配線４との間に形成される動作領域３０に対して、動作領域３０内に存在する領域内側部８ａと、この領域内側部８ａの上下における動作領域３０外に存在する領域外側部８ｂとを有する。そして、埋め込みゲート層８の領域外側部８ｂは、ＦＥＴ１の動作に問題がない長さ、つまり動作領域３０における動作を確保するために最低限必要な長さを有する。
【００５０】
すなわち、図３に示すように、ゲート配線５の直線部５ａに沿って上下方向に直線状に形成される埋め込みゲート層８は、上下方向の寸法である長さＬ１の領域内側部８ａと、長さＬ２の領域外側部８ｂをと有し、領域外側部８ｂの長さＬ２が、動作領域３０における動作を確保するために最低限必要な長さに設定される。なお、領域内側部８ａの長さＬ１は、チャネル幅Ｗ１に一致する。
【００５１】
埋め込みゲート層８の領域外側部８ｂの長さＬ２は、領域内側部８ａの長さＬ１との比較において十分に短い。つまり、埋め込みゲート層８の領域外側部８ｂは、主に動作領域３０内に存在する埋め込みゲート層８において、動作領域３０から上側または下側にわずかに外に出る極めて短い部分である。
【００５２】
例えば、埋め込みゲート層８の領域内側部８ａの長さＬ１が５０μｍ程度である場合、埋め込みゲート層８の領域外側部８ｂの長さＬ２は、０．５μｍ程度に設定される。ただし、埋め込みゲート層８の領域外側部８ｂの長さＬ２の値は、特に限定されず、動作領域３０における動作を確保するために必要な長さとして適宜設定される。
【００５３】
以上のような構成を備える本実施形態のＦＥＴ１によれば、半導体スイッチのチップサイズを大きくすることなく、高調波特性を改善することができる。このことは、本実施形態のＦＥＴ１においては、動作領域３０の領域外に埋め込みゲート層８が存在することが原因で生じるリーク電流を極力抑制することができることに基づく。
【００５４】
このような効果が得られることについて、本実施形態のＦＥＴ１に対する比較例であるＦＥＴ１００を用いて説明する。なお、比較例のＦＥＴ１００において、本実施形態のＦＥＴ１と共通する構成には同一の符号を用いて適宜説明を省略する。
【００５５】
図４に、比較例のＦＥＴ１００の構成を示す。比較例のＦＥＴ１００は、埋め込みゲート層１０８が動作領域３０の領域外において比較的多く形成されている点で、本実施形態のＦＥＴ１と異なる。なお、図４では、図３と同様に、本来はゲート配線５の下側（化合物半導体基板２側）に存在する埋め込みゲート層１０８を、便宜上、実線で示している。
【００５６】
図４に示すように、比較例のＦＥＴ１００においては、埋め込みゲート層１０８が、ゲート配線形状に沿って蛇行した形状に連続的に形成されている。したがって、比較例のＦＥＴ１００においては、埋め込みゲート層１０８は、ゲート配線５の直線部５ａの部分に加えて、直線部５ａ同士を連続させる引き回し部５ｂの部分にも形成されている。これにより、比較例のＦＥＴ１００では、動作領域３０の領域外に存在する引き回し部５ｂの部分においても埋め込みゲート層１０８が存在し、ゲート配線形状に沿って連続的に形成されている。
【００５７】
一般的に、ＦＥＴは、例えば複数段に直列に接続されて、スイッチング素子を構成する。この複数のＦＥＴにより構成されるスイッチング素子は、例えば、ＦＥＴ１においてソース配線３とドレイン配線４とが対向する方向（上下方向）に直列的に隣接配置されて、半導体スイッチ回路を構成する。そして、半導体スイッチ回路において上下方向に隣接するスイッチング素子同士は、オン状態とオフ状態とが交互に切り換えられる。
【００５８】
このような構成の半導体スイッチ回路において、上述したような比較例のＦＥＴ１００が用いられた場合、次のような現象が発生することがある。図４に示すように、半導体スイッチ回路においては、例えば、あるスイッチング素子を構成するＦＥＴ１００Ａに対して、上下方向の一側（図４では下側）に、ＦＥＴ１００Ａとは異なるスイッチング素子を構成するＦＥＴ１００Ｂが隣接する。
【００５９】
このように、互いに異なるスイッチング素子を構成するＦＥＴ１００Ａ，１００Ｂが上下方向に隣接すると、スイッチング素子のオンオフ状態により、隣接するＦＥＴ１００Ａ，１００Ｂ間において、所定の経路を伝播する高周波信号が漏れる場合がある。例えば、比較例のＦＥＴ１００がハイパワーで使用される場合、オフ側となるスイッチング素子において高周波信号が漏れるという現象が生じる。
【００６０】
このように高周波信号が漏れる現象は、比較例のＦＥＴ１００においては、埋め込みゲート層１０８が動作領域３０の領域外の引き回し部５ｂの部分に存在することに起因する。そして、高周波信号が漏れることは、リーク電流を生じさせ、このリーク電流が、２次高調波、３次高調波等の高調波を発生させる原因となり、高調波特性を劣化させる。
【００６１】
この点、本実施形態のＦＥＴ１によれば、動作領域３０の領域外において存在する埋め込みゲート層８が、必要最低限の長さの領域外側部８ｂのみであることから、例えば上述したように異なるスイッチング素子を構成するＦＥＴ１同士が隣接した状態において、高周波信号が漏れるという現象が抑制される。これにより、ＦＥＴ１からのリーク電流が抑制され、高調波特性が大幅に改善される。そして、本実施形態のＦＥＴ１によれば、ＦＥＴとしてのサイズを大きくすることなく高調波の発生を抑制することができるので、半導体スイッチのチップサイズの大型化を招くことがない。
【００６２】
以上説明した本実施形態のＦＥＴ１は、互いに噛み合った状態となるソース電極６およびドレイン電極７をそれぞれ４本有する構成であるが、ソース電極６およびドレイン電極７の本数等は本実施形態に限定されるものではない。例えば、図５に示すように、ソース配線３が３本のソース電極６を有し、ドレイン配線４が２本のドレイン電極７を有する構成等であってもよい。
【００６３】
また、本実施形態のＦＥＴ１においては、ゲート配線５は、いわゆるミアンダ型の配線であるが、例えば図６に示すように、櫛型の配線として形成されてもよい。この場合、ゲート配線５は、ソース配線３またはドレイン配線４の下側（化合物半導体基板２側）に形成され、ソース配線３またはドレイン配線４との間に窒化膜等を介して交差する。
【００６４】
図６に示す例では、ゲート配線５は、左右方向に直線状に形成される引き回しの部分である基部５ｃと、この基部５ｃから下側に向けて所定の間隔を隔てて互いに平行状に設けられる櫛歯部分となる複数の直線部５ｄとを有し、櫛型に形成される。そして、ゲート配線５は、基部５ｃの部分において、平面視でドレイン配線４と交差する部分を有する（符号Ｃ１，Ｃ２，Ｃ３参照）。このように、ゲート配線５は、ソース電極６とドレイン電極７との電極間に位置する部分である直線部５ｄを有しながら基部５ｃによって櫛型の配線として連続的に形成されてもよい。
【００６５】
［半導体スイッチ回路の構成］
本実施形態のＦＥＴ１の適用例としての半導体スイッチ回路の一実施形態であるスイッチ回路５０の構成について、図７を用いて説明する。なお、本実施形態では、ＦＥＴ１をＳＰＳＴ（Ｓｉｎｇｌｅ  Ｐｏｌｅ  Ｓｉｎｇｌｅ  Ｔｈｒｏｗ）回路に適用した例について説明する。
【００６６】
図７に示すように、本実施形態のスイッチ回路５０は、入力端５１とグランド端５２との間に配置された短絡回路であるＳｈｕｎｔ回路５３と、入力端５１と出力端５４との間に配置されたＳｅｒｉｅｓ回路５５とを有する。
【００６７】
Ｓｈｕｎｔ回路５３は、直列に接続される４個の（４段の）ＦＥＴ１（１Ａ１，１Ａ２，１Ａ３，１Ａ４）と、これらの各ＦＥＴ１のゲートに接続される抵抗素子５６ａ，５６ｂ，５６ｃ，５６ｄとから構成されている。Ｓｅｒｉｅｓ回路５５は、直列に接続される４個（４段の）のＦＥＴ１（１Ｂ１，１Ｂ２，１Ｂ３，１Ｂ４）と、これらの各ＦＥＴ１のゲートに接続される抵抗素子５７ａ，５７ｂ，５７ｃ，５７ｄとから構成されている。なお、Ｓｈｕｎｔ回路５３およびＳｅｒｉｅｓ回路５５が有するＦＥＴ１の個数は限定されない。
【００６８】
Ｓｈｕｎｔ回路５３においては、各ＦＥＴ１（１Ａ１，１Ａ２，１Ａ３，１Ａ４）のゲートに、抵抗素子５６ａ，５６ｂ，５６ｃ，５６ｄを介して、スイッチング信号の入力端子５８が、４個のＦＥＴ１で共通に接続されている。Ｓｅｒｉｅｓ回路５５においては、各ＦＥＴ１（１Ｂ１，１Ｂ２，１Ｂ３，１Ｂ４）のゲートに、抵抗素子５７ａ，５７ｂ，５７ｃ，５７ｄを介して、スイッチング信号の入力端子５９が、４個のＦＥＴ１で共通に接続されている。
【００６９】
以上のような構成のスイッチ回路５０は、入力端子５８，５９に印加される電圧に応じて、以下のように動作する。入力端子５８に規定値以下の電圧（以下「オン電圧」という。）が印加されると、Ｓｈｕｎｔ回路５３の各ＦＥＴ１（１Ａ１，１Ａ２，１Ａ３，１Ａ４）がオン状態となり、入力端５１とグランド端５２とが導通する。
【００７０】
また、入力端子５８に規定値よりも十分に低い電圧（以下「オフ電圧」という。）が印加されると、Ｓｈｕｎｔ回路５３の各ＦＥＴ１（１Ａ１，１Ａ２，１Ａ３，１Ａ４）がオフ状態となり、入力端５１とグランド端５２とが非導通状態となる。これにより、スイッチ回路５０はオフ状態となり、入力端５１と出力端５４とが導通する。
【００７１】
一方、入力端子５９にオン電圧が印加されると、Ｓｅｒｉｅｓ回路５５の各ＦＥＴ１（１Ｂ１，１Ｂ２，１Ｂ３，１Ｂ４）がオン状態となり、入力端５１と出力端５４とが導通する。また、入力端子５９にオフ電圧が印加されると、Ｓｅｒｉｅｓ回路５５の各ＦＥＴ１（１Ｂ１，１Ｂ２，１Ｂ３，１Ｂ４）がオフ状態となり、入力端５１と出力端５４とが非導通状態となる。これにより、スイッチ回路５０はオン状態となる。
【００７２】
スイッチ回路５０がオン状態のときには、Ｓｈｕｎｔ回路５３のＦＥＴ１（１Ａ１，１Ａ２，１Ａ３，１Ａ４）が容量成分となり、Ｓｅｒｉｅｓ回路５５のＦＥＴ１（１Ｂ１，１Ｂ２，１Ｂ３，１Ｂ４）が抵抗成分となる。スイッチ回路５０がオフ状態のときは、Ｓｅｒｉｅｓ回路５５の各ＦＥＴ１（１Ｂ１，１Ｂ２，１Ｂ３，１Ｂ４）において、Ｓｈｕｎｔ回路５３により高周波信号がグランド端５２（共通電位）に逃げ、入力端５１と出力端５４との間の高周波絶縁が確保される。
【００７３】
以上のように、本実施形態のＦＥＴ１を備えるスイッチ回路５０は、ＦＥＴ１のゲートに抵抗素子を介して接続される入力端子５８，５９を有し、入力端子５８，５９に入力されるスイッチング信号により動作する。本実施形態のスイッチ回路５０によれば、半導体スイッチのチップサイズを大きくすることなく、高調波特性を改善することができる。
【００７４】
［携帯電話器の構成］
本実施形態のＦＥＴ１の適用例としての通信機器の一実施形態である携帯電話器７０の構成について、図８を用いて説明する。本実施形態の携帯電話器７０は、上述したスイッチ回路５０を半導体スイッチ回路として備える。
【００７５】
図８に示すように、本実施形態の携帯電話器７０は、高周波信号である電波の送受信を行うアンテナ７１と、２個のスイッチ回路５０（５０Ａ，５０Ｂ）と、デュプレクサ７２と、ＷＣＤＭＡシステム７３と、ＧＳＭ（登録商標）システム７４とを備える。携帯電話器７０は、ＷＣＤＭＡおよびＧＳＭ（登録商標）のいずれかの周波数バンドを利用して、情報の送受信を行う。
【００７６】
携帯電話器７０において、ＷＣＤＭＡシステム７３は、アンテナ７１に対して、２個のスイッチ回路５０のうちの一方のスイッチ回路５０Ａ、およびデュプレクサ７２を介して接続される。また、ＧＳＭ（登録商標）システム７４は、アンテナ７１に対して、一方のスイッチ回路５０Ａ、および他方のスイッチ回路５０Ｂを介して接続される。
【００７７】
一方のスイッチ回路５０Ａは、アンテナ７１と、デュプレクサ７２および他方のスイッチ回路５０Ｂとの間に設けられ、ＷＣＤＭＡおよびＧＳＭ（登録商標）のいずれの周波数バンドを利用するかを切り換えるシステム切替器として機能する。つまり、スイッチ回路５０Ａの動作により、情報の送受信を行うシステムをＷＣＤＭＡシステム７３およびＧＳＭ（登録商標）システム７４のいずれかに切り替えるための、信号の経路の切替えが行われる。
【００７８】
デュプレクサ７２は、異なる周波数帯域を持つフィルタを備え、信号の送信経路と受信経路を電気的に分離する機能を有する。デュプレクサ７２は、アンテナ７１から受信した信号を受信信号Ｓ１としてＷＣＤＭＡシステム７３に伝達し、ＷＣＤＭＡシステム７３が送信する送信信号Ｓ２をアンテナ７１に伝達させる。
【００７９】
他方のスイッチ回路５０Ｂは、一方のスイッチ回路５０ＡとＧＳＭ（登録商標）システム７４との間に設けられ、ＧＳＭ（登録商標）システム７４の送受信切替器として機能する。つまり、スイッチ回路５０Ｂの動作により、アンテナ７１からの受信信号Ｓ３のＧＳＭ（登録商標）システム７４による受信と、ＧＳＭ（登録商標）システム７４からの送信信号Ｓ４の送信とを切り替えるための、信号の経路の切替えが行われる。
【００８０】
以上のように、本実施形態のスイッチ回路５０Ａ，５０Ｂを備える携帯電話器７０は、スイッチ回路５０Ａ，５０Ｂの動作により、信号の経路の切替えを行う。本実施形態の携帯電話器７０によれば、携帯電話器７０が備える半導体スイッチのチップサイズの面から、装置の大型化を招くことなく、高調波特性を改善することができる。なお、本実施形態のスイッチ回路５０を備える通信機器としては、携帯電話器のほか、例えば、携帯情報端末（ＰＤＡ）や無線ＬＡＮ機器などが挙げられる。
【００８１】
［高調波特性の評価結果例］
図９および図１０に、本実施形態のＦＥＴ１の構成を用いた半導体スイッチ（以下「本実施形態に係る半導体スイッチ」という。）および比較例のＦＥＴ１００の構成を用いた半導体スイッチ（以下「比較例の半導体スイッチ」という。）の高調波特性の評価結果の一例を示す。なお、本評価は、ＦＥＴが半導体スイッチにおいてＳｅｒｉｅｓ回路を構成する場合についてのものである。また、本評価では、基本周波数を１．９５ＧＨｚとした。
【００８２】
図９は、本実施形態に係る半導体スイッチおよび比較例の半導体スイッチの、オン状態での入力パワー［ｄＢｍ］と２次高調波（２ｎｄ  Ｈａｒｍｏｎｉｃｓ）［ｄＢｍ］との関係を示すグラフである。図９において、四角形状で測定点を示すグラフが本実施形態に係る半導体スイッチについてのグラフであり、ひし形形状で測定点を示すグラフが比較例の半導体スイッチについてのグラフである。この点、図１０に示すグラフについても同様である。
【００８３】
図９に示すグラフからわかるように、本実施形態に係る半導体スイッチと比較例の半導体スイッチとで、入力パワーの上昇にともなう２次高調波の出力の上昇の態様はほぼ同じであるものの、本実施形態に係る半導体スイッチの方が、比較例の半導体スイッチよりも、２次高調波の出力が低減している。具体的には、本評価では、同じ入力パワーで比較した場合、本実施形態の半導体スイッチによれば、比較例の半導体スイッチに対して、２次高調波の出力について、約３．５ｄＢｍの改善を確認することができた。
【００８４】
図１０は、本実施形態に係る半導体スイッチおよび比較例の半導体スイッチの、オン状態での入力パワー［ｄＢｍ］と３次高調波（３ｒｄ  Ｈａｒｍｏｎｉｃｓ）［ｄＢｍ］との関係を示すグラフである。３次高調波についても、２次高調波の場合と同じような評価結果が得られた。
【００８５】
すなわち、図１０に示すグラフからわかるように、本実施形態に係る半導体スイッチと比較例の半導体スイッチとで、入力パワーの上昇にともなう３次高調波の出力の上昇の態様はほぼ同じであるものの、本実施形態に係る半導体スイッチの方が、比較例の半導体スイッチよりも、３次高調波の出力が低減している。具体的には、本評価では、同じ入力パワーで比較した場合、本実施形態の半導体スイッチによれば、比較例の半導体スイッチに対して、３次高調波の出力について、約３．５ｄＢｍの改善を確認することができた。
【００８６】
以上のように、本評価結果により、本実施形態のＦＥＴ１が用いられることで、比較例のＦＥＴ１００に対して、２次高調波および３次高調波を抑制することができ、高調波特性の改善を図ることができることが実証された。
【符号の説明】
【００８７】
１    ＦＥＴ（電界効果トランジスタ）
２    化合物半導体基板
３    ソース配線
４    ドレイン配線
５    ゲート配線
５ａ  直線部
５ｂ  引き回し部
６    ソース電極
７    ドレイン電極
８    埋め込みゲート層
８ａ  領域内側部
８ｂ  領域外側部
３０  動作領域
５０  スイッチ回路（半導体スイッチ回路）
７０  携帯電話器（通信機器）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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