(57)【特許請求の範囲】
【請求項１】
第１導電型の第１の半導体層と、
前記第１の半導体層内に設けられ、前記第１の半導体層に接する第１の側面と第１の底部を有し、内部に第１の空洞部を有し、前記第１の側面及び前記第１の底部から前記第１の空洞部に向かって第２導電型の不純物濃度が低下する第２導電型の第２の半導体層と、
前記第２の半導体層との間に前記第１の半導体層が位置するように前記第１の半導体層内に設けられ、前記第１の半導体層に接する第２の側面と第２の底部を有し、内部に第２の空洞部を有し、前記第２の側面及び第２の底部から前記第２の空洞部に向かって第２導電型の不純物濃度が低下する第２導電型の第３の半導体層と、
を備える半導体装置。
【請求項２】
前記第２の半導体層と前記第３の半導体層との間の距離をＷ１、前記第１の半導体層の第１導電型の不純物濃度をＮ１、前記第１の側面から前記第１の空洞部の距離をＷ２、前記第２の半導体層の第２導電型の不純物濃度をＮ２とする場合に、
０．７≦Ｗ１Ｎ１／Ｗ２Ｎ２≦１．３
の関係を充足することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１の空洞部と前記第２の空洞部との前記第１の半導体層の表面に平行な方向の距離をＤ、前記第１の空洞部の下端と前記第２の空洞部の下端との前記第１の半導体層の表面に垂直な方向の距離をｄ１、前記第１の空洞部の上端と前記第２の空洞部の上端との前記第１の半導体層の表面に垂直な方向の距離をｄ２とする場合に、
ｄ１≦Ｄ、かつ、ｄ２≦Ｄ
の関係を充足することを特徴とする請求項１または請求項２記載の半導体装置。
【請求項４】
前記第１の空洞部の前記第１の半導体層の表面に垂直な方向の長さをＬ１とする場合に、
Ｌ１≧Ｄ
の関係を充足することを特徴とする請求項３記載の半導体装置。
【請求項５】
前記第２の半導体層および前記第３の半導体層の、前記第１の半導体層表面に平行な面での伸長方向が、＜１００＞方向であることを特徴とする請求項１ないし請求項４いずれか一項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
高い耐圧と低いオン抵抗を両立させる電力制御用半導体装置として、ｎ型（あるいはｐ型）の半導体層にｐ型（あるいはｎ型）の半導体層を埋め込み、ｎ型領域とｐ型領域を交互に配列させたスーパージャンクション構造（以下「ＳＪ構造」とも称する）を備える縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）がある。ＳＪ構造では、ｎ型領域に含まれるｎ型不純物量とｐ型領域に含まれるｐ型不純物量を等しくすることで、疑似的にノンドープ領域を作り高い耐圧を実現する。同時に、高不純物濃度領域に電流を流すことで低いオン抵抗を実現できる。
【０００３】
ＳＪ構造を形成する一方法として、例えば、ｎ型の半導体層にトレンチを形成し、そのトレンチ内をｐ型の半導体で埋め込みｐ型の半導体層を設ける方法がある。しかしながら、この方法では、ｐ型の半導体層内に空洞部（ボイド）が形成されやすい。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−１４２２６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、スーパージャンクション構造の特性安定を可能とする半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
実施形態の半導体装置は、第１導電型の第１の半導体層と、前記第１の半導体層内に設けられ、前記第１の半導体層に接する第１の側面と第１の底部を有し、内部に第１の空洞部を有し、前記第１の側面及び前記第１の底部から前記第１の空洞部に向かって第２導電型の不純物濃度が低下する第２導電型の第２の半導体層と、前記第２の半導体層との間に前記第１の半導体層が位置するように前記第１の半導体層内に設けられ、前記第１の半導体層に接する第２の側面と第２の底部を有し、内部に第２の空洞部を有し、前記第２の側面及び第２の底部から前記第２の空洞部に向かって第２導電型の不純物濃度が低下する第２導電型の第３の半導体層と、を備える。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態の半導体装置の模式断面図である。
【図２】第１の実施形態の半導体装置の製造方法を示す図である。
【図３】第１の実施形態の半導体装置の製造方法を示す図である。
【図４】第１の実施形態の半導体装置の製造方法を示す図である。
【図５】第１の実施形態の半導体装置の製造方法を示す図である。
【図６】トレンチ内のエピタキシャル膜成長速度の一例を示す図である。
【図７】第２の実施形態の半導体装置の模式断面図である。
【図８】第２の実施形態の半導体装置の製造方法を示す図である。
【図９】第３の実施形態の半導体装置の模式断面図である。
【図１０】第３の実施形態の作用・効果を説明する図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
【０００９】
（第１の実施形態）
本実施形態の半導体装置は、第１導電型の第１の半導体層と、第１の半導体層内に設けられ、第１の半導体層に接する第１の側面と第１の底部を有し、内部に第１の空洞部を有し、第１の側面から第１の空洞部に向かって第２導電型の不純物濃度が低下する第２導電型の第２の半導体層と、を備える。さらに、第２の半導体層との間に第１の半導体層を間に挟んで第１の半導体層内に設けられ、第１の半導体層に接する第２の側面と第２の底部を有し、内部に第２の空洞部を有し、第２の側面から第２の空洞部に向かって第２導電型の不純物濃度が低下する第２導電型の第３の半導体層を、備える。
【００１０】
図１は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置１００は、スーパージャンクション構造を備える縦型ＭＯＳＦＥＴである。以下、第１導電型がｎ型、第２導電型がｐ型である場合を例に説明する。また、ｎ＋型、ｎ型、ｎ−型の順で、第１導電型の不純物濃度が低くなっていることを意味する。同様に、ｐ＋型、ｐ型、ｐ−型の順で、第２導電型の不純物濃度が低くなっていることを意味する。
【００１１】
本実施形態の半導体装置（ＭＯＳＦＥＴ）１００は、ｎ型基板１０上に、ｎ−型半導体層（第１の半導体層）１２を備える。ｎ型基板１０およびｎ−型半導体層１２は、例えば、ｎ型不純物を含有する単結晶シリコンである。ｎ−型半導体層１２のｎ型不純物濃度は、ｎ型基板１０のｎ型不純物濃度よりも低い。ｎ型不純物は、例えばリン（Ｐ）またはヒ素（Ａｓ）である。
【００１２】
ｎ型基板１０は、ＭＯＳＦＥＴ１００のドレイン領域として機能する。また、ｎ−型半導体層１２はＭＯＳＦＥＴ１００のドリフト領域として機能する。
【００１３】
ｎ−型半導体層１２内に、複数のｐ型半導体層（第２の半導体層）１４が延在するように設けられる。ｐ型半導体層１４は、例えば、ｐ型不純物を含有する単結晶シリコンである。ｐ型不純物は、例えば、ボロン（Ｂ）である。
【００１４】
ｐ型半導体層１４は、ｎ−型半導体層１２に接する底部（第１の底部）１６と２つの側面（第１の側面）１８を備える。また、ｐ型半導体層１４は、内部に空洞部（第１の空洞部）２０を備える。
【００１５】
ｐ型半導体層１４は、底部１６及び側面１８周辺の高不純物濃度領域１４ａと、空洞部２０周辺の低濃度不純物領域１４ｂとを備える。低濃度不純物領域１４ｂは、高濃度不純物領域１４ａよりも、ｐ型不純物濃度が低い。
【００１６】
高濃度不純物領域１４ａと低濃度不純物領域１４ｂを備えることにより、ｐ型半導体層１４のｐ型不純物濃度が、側面（第１の側面）１８から空洞部（第１の空洞部）２０に向かって低下している。空洞部２０は、低濃度不純物領域１４ｂに囲まれる。
【００１７】
低濃度不純物領域１４ｂは、ｉ型すなわちノンドープの半導体層であってもかまわない。また、ｎ型の半導体層であってもかまわない。また、高濃度不純物領域１４ａと低濃度不純物領域１４ｂとの間のｐ型不純物濃度の変化は、不連続であっても連続的なものであってもかまわない。
【００１８】
低濃度不純物領域１４ｂのｐ型不純物濃度は、高濃度不純物領域１４ａよりも一桁以上低いことが望ましく、二桁以上低いことがより望ましい。低濃度不純物領域１４ｂと高濃度不純物領域１４ａのｐ型不純物濃度差が大きいほど、ＳＪ構造が、空洞部２０のマイグレーションによる変形に伴う特性の変化を受けにくい。
【００１９】
ｎ−型半導体層１２内において延在し、ｐ型半導体層１４との間にｎ−型半導体層１２が位置するように、複数のｐ型半導体層（第３の半導体層）２４が設けられる。ｐ型半導体層２４は、例えば、ｐ型不純物を含有する単結晶シリコンである。ｐ型不純物は、例えば、ボロン（Ｂ）である。
【００２０】
ｐ型半導体層２４は、ｎ−型半導体層１２に接する底部（第２の底部）２６と２つの側面（第２の側面）２８を備える。また、ｐ型半導体層２４は、内部に空洞部（第２の空洞部）３０を備える。
【００２１】
ｐ型半導体層２４は、底部２６及び側面２８周辺の高不純物濃度領域２４ａと、空洞部３０周辺の低濃度不純物領域２４ｂとを備える。低濃度不純物領域２４ｂは、高濃度不純物領域２４ａよりも、ｐ型不純物濃度が低い。
【００２２】
高濃度不純物領域２４ａと低濃度不純物領域２４ｂを備えることにより、ｐ型半導体層２４のｐ型不純物濃度が、側面（第２の側面）２８から空洞部（第２の空洞部）３０に向かって低下している。空洞部３０は、低濃度不純物領域２４ｂに囲まれる。
【００２３】
低濃度不純物領域２４ｂは、ｉ型すなわちノンドープの半導体層であってもかまわない。また、ｎ型の半導体層であってもかまわない。また、高濃度不純物領域２４ａと低濃度不純物領域２４ｂとの間のｐ型不純物濃度の変化は、連続的なものであってもかまわない。
【００２４】
低濃度不純物領域２４ｂのｐ型不純物濃度は、高濃度不純物領域２４ａよりも一桁以上低いことが望ましく、二桁以上低いことがより望ましい。低濃度不純物領域２４ｂと高濃度不純物領域２４ａのｐ型不純物濃度差が大きいほど、ＳＪ構造が、第２の空洞部３０のマイグレーションによる変形に伴う特性の変化を受けにくい。
【００２５】
本実施形態の半導体装置１００では、ｐ型半導体層１４、ｐ型半導体層２４を含む複数のｐ型半導体層が、ｎ−型半導体層１２内に並んで配置され、ＳＪ構造を形成している。ｐ型半導体層は、＜１１０＞方向に並んで配置される。
【００２６】
また、ｐ型半導体層１４、ｐ型半導体層２４は、ｎ−型半導体層１２表面側から見ると、図１の紙面奥側に伸びる形状を備え、それぞれのｐ型半導体層１４、ｐ型半導体層２４が、ｎ−型半導体層１２表面に平行な面で平行に配置される。言い換えれば、ｎ−型半導体層１２の表面に平行な面におけるｐ型半導体層１４、ｐ型半導体層２４の伸長方向（長手方向）が、＜１１０＞方向となっている。本実施形態では、第１および第２の側面１８、２８の面方位が｛１１０｝面に近い面となる。
【００２７】
ｐ型半導体層１４とｐ型半導体層２４との間の距離をＷ１、ｎ−型半導体層１２のｎ型の不純物濃度をＮ１、第１の側面１８から第１の空洞部２０の距離をＷ２、第２の半導体層１４のｐ型の不純物濃度をＮ２とする場合に、
０．７≦Ｗ１Ｎ１／Ｗ２Ｎ２≦１．３
の関係が充足されることが望ましい。
【００２８】
上記関係が充足される場合に、交互に配置されるｐ型半導体層とｎ型半導体層により疑似的にノンドープに近い領域が形成され、より高い耐圧を実現することができる。なお、ｐ型の不純物濃度Ｎ２は、第１の側面１８から第１の空洞部２０の間の第２の半導体層１４の平均濃度である。平均濃度は、不純物濃度を複数の点において測定し、平均値を計算することで求められる。
【００２９】
ｎ−型半導体層１２の表面において、ｐ型半導体層１４及びｐ型半導体層２４と接続するように、ｐ＋型半導体領域３２が設けられる。また、ｐ型半導体領域３２の表面には、２つのｎ型半導体領域３４が設けられ、隣接するｎ型半導体領域３４の間にはｐ型半導体領域３６が設けられる。
【００３０】
ｎ型半導体領域３４のｎ型不純物濃度は、ｎ−型半導体層１２のｎ型不純物濃度よりも高い。また、ｐ＋型半導体領域３６のｐ型不純物濃度は、ｐ型半導体層１４、ｐ型半導体層２４、および、ｐ型半導体領域３２のｐ型不純物濃度よりも高い。
【００３１】
ｐ型半導体領域３２はＭＯＳＦＥＴ１００のチャネル領域（ベース領域）として機能する。ｎ型半導体領域３４はＭＯＳＦＥＴ１００のソース領域、ｐ＋型半導体領域３６はＭＯＳＦＥＴ１００のチャネルコンタクト領域（ベースコンタクト領域）として機能する。
【００３２】
ｐ型半導体領域３２及びｐ型半導体領域３２に挟まれるｎ−型半導体層１２上に、ゲート絶縁膜４０が設けられる。また、ゲート絶縁膜４０上には、ゲート電極４２が設けられる。ゲート電極４２上には、層間絶縁膜４４が設けられる。
【００３３】
ゲート絶縁膜４０は、例えば、シリコン酸化膜である。ゲート電極４２は、例えば、ｎ型不純物を含有する多結晶シリコンである。また、層間絶縁膜４４は、例えば、シリコン酸化膜である。
【００３４】
ｎ型半導体領域３４およびｐ＋型半導体領域３６上には、第１の電極５０が設けられる。第１の電極５０は、ＭＯＳＦＥＴ１００のソース電極である。第１の電極５０は、例えば、金属である。
【００３５】
ｎ型基板１０のｎ−型半導体層１２の反対側の表面には、第２の電極５２が設けられる。第２の電極５２は、ＭＯＳＦＥＴ１００のドレイン電極である。第２の電極５２は、例えば、金属である。
【００３６】
次に、本実施形態の半導体装置の製造方法の一例について説明する。図２〜５は、本実施形態の半導体装置の製造方法を示す図である。
【００３７】
ｎ型不純物を含有する単結晶シリコンの基板１０の表面に、エピタキシャル成長法により、ｎ型不純物を含有する単結晶シリコンのｎ−型半導体層１２を形成する。
【００３８】
次に、ｎ−型半導体層１２の表面に、例えば、シリコン酸化膜のマスク材６０を形成する。マスク材６０は、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）による膜堆積、リソグラフィおよびＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）により形成する。
【００３９】
次に、マスク材６０をマスクに、ｎ−型半導体層１２をエッチングし、トレンチ６２を形成する（図２）。エッチングは、例えば、ＲＩＥにより行う。
【００４０】
図３は、図２の状態の上面図である。図２は、図３のＡＡ断面に相当する。トレンチ６２の伸長方向（長手方向：図中Ｅ１方向））が＜１１０＞方向となっている。いいかえれば、トレンチ６２の伸長方向に平行な側面は、｛１１０｝面となっている。
【００４１】
次に、トレンチ６２内にエピタキシャル成長法により、トレンチ６２が埋まらない程度の厚さで、ｐ型不純物を含有する第１の半導体膜６４を形成する（図４）。第１の半導体膜６４は、例えば、ｐ型不純物を含有する単結晶シリコンである。
【００４２】
次に、第１の半導体膜６４上にエピタキシャル成長法により、トレンチ６２が埋まり、かつ、空洞部（ボイド）７０が形成されるように、第２の半導体膜６６を形成する（図５）。第２の半導体膜６６は、第１の半導体膜６４よりもｐ型不純物濃度の低い膜である。第２の半導体膜６６は、例えば、ノンドープの単結晶シリコンである。
【００４３】
第１の半導体膜６４や第２の半導体膜６６の成膜は、例えば、ＣＶＤによって行う。ＣＶＤの条件は、例えば、ジクロルシラン（ＤＣＳ：ＳｉＨ２Ｃｌ２）および塩酸（ＨＣｌ）を原料ガスとし、温度を９５０℃〜１１００℃、１Ｐａ〜４０ｋＰａの減圧下で行う。例えば、原料ガスとして、シラン（ＳｉＨ４）、ジクロルシラン（ＤＣＳ）、トリクロルシラン（ＴＣＳ：ＳｉＨＣｌ３）等のシリコンソースガス、あるいは、これらのシリコンソースガスと、塩酸（ＨＣｌ）や塩素（Ｃｌ２）等のハロゲンガスとの組み合わせを用いることも可能である。
【００４４】
図６は、トレンチ内のエピタキシャル膜成長速度の一例を示す図である。いくつかの異なるエピタキシャル成長条件におけるトレンチ深さと、トレンチ内のエピタキシャル膜成長速度の関係を示す。各条件は、例えば、ハロゲンガスの流量を変更した条件である。
【００４５】
図に示す条件では、膜成長速度が速い条件（高速エピ）でトレンチ内のカバレッジの悪い条件、すなわちボイドの形成されやすい条件が実現できる。本実施形態では、例えば、図５中の膜成長速度が比較的遅く、カバレッジの良い条件（条件ａ）で第１の半導体膜６４を形成する。その後、例えば、図５中の膜成長速度が比較的速くカバレッジの悪い条件（条件ｂ）で第２の半導体膜６６を形成する。
【００４６】
これにより、積極的にボイドを形成し、その形状を制御するとともに、膜成長速度を上げて生産性を向上させることが可能となる。なお、ボイドの形状の制御は、エピタキシャル成長条件の制御のみならず、トレンチの形状の制御、あるいは、トレンチの形状の制御とエピタキシャル成長条件の制御との組み合わせによっても実現できる。
【００４７】
トレンチ６２を埋め込んだ後、マスク材６０を剥離する。その後、例えば、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）により、ｎ型半導体層１２、第１の半導体膜６４、および、第２の半導体膜６６の表面を平坦化する。
【００４８】
次に、例えば、不純物のイオン注入と活性化のアニールにより、ｐ型半導体領域３２、ｎ型半導体領域３４、ｐ＋型半導体領域３６を形成する。その後、例えば、熱酸化によりゲート絶縁膜４０を形成する。
【００４９】
その後、公知の製造方法により、ゲート電極４２、層間絶縁膜４４、第１の電極５０、および、第２の電極５２を形成することで、図１に示すＭＯＳＦＥＴ１００が形成される。
【００５０】
なお、第１の半導体膜６４が高不純物濃度領域１４ａ、２４ａ、第２の半導体膜６６が低濃度不純物領域１４ｂ、２４ｂにそれぞれ対応する。また、空洞部７０が、空洞部２０、３０に対応する。
【００５１】
トレンチ内に埋め込んだ半導体層の内部に空洞部（ボイド）がある場合、例えば、不純物の活性化のアニールや、熱酸化によるゲート絶縁膜形成等の熱処理により表面マイグレーションが生じ、ボイド形状が変形するおそれがある。そうすると、トレンチ内を埋め込んだ半導体層内のｐ型不純物の分布が意図した分布から変化する。すなわち、ｐ型不純物の再分布が生じ、ｐ型不純物量とｎ型不純物量のバランスが崩れる。これによって、ＳＪ構造による耐圧の向上効果が薄れ、耐圧が劣化するおそれがある。また、表面マイグレーションによるボイドの変形度合いは、トレンチ毎あるいはチップ毎に異なる可能性が高い。したがってＭＯＳＦＥＴの特性が不安定になるおそれがある。
【００５２】
本実施形態のＭＯＳＦＥＴ１００によれば、空洞部（ボイド）２０、３０は、ｐ型半導体層（第２の半導体層）１４、ｐ型半導体層（第３の半導体層）２４の低不純物領域１４ｂ、２４ｂの内部に存在する。したがって、ボイドがマイグレーションにより変形したとしても、低不純物領域１４ｂ、２４ｂが主として変形するのみである。したがって、ｐ型不純物の分布に大きな変化は生じない。よって、ｐ型不純物は設計通りの分布を保ち、特性の安定したＭＯＳＦＥＴ１００が実現される。
【００５３】
なお、低不純物領域１４ｂ、２４ｂと高濃度不純物領域１４ａ、２４ａとのｐ型不純物濃度の濃度差が大きいほど、ｐ型不純物の再分布による特性変動を抑制する効果が高くなる。
【００５４】
（第２の実施形態）
本実施形態の半導体装置は、第２の半導体層および第３の半導体層の、第１の半導体層表面に平行な面での伸長方向が、＜１００＞方向であること以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略すする。
【００５５】
図７は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置２００は、ｐ型半導体層（第２の半導体層）１４、ｐ型半導体層（第３の半導体層）２４を含む複数のｐ型半導体層が、ｎ型半導体層１２内に並んで配置され、ＳＪ構造を形成している。ｐ型半導体層は、＜１００＞方向に並んで配置される。
【００５６】
ｐ型半導体層１４、ｐ型半導体層２４は、ｎ−型半導体層１２表面側から見ると、図１の紙面奥側に伸びる形状を備え、それぞれのｐ型半導体層１４、ｐ型半導体層２４が、ｎ型半導体層１２表面で平行に配置される。いいかえれば、ｎ−型半導体層１２の表面に平行な面におけるｐ型半導体層１４、ｐ型半導体層２４の伸長方向（長手方向）が、＜１００＞方向となっている。本実施形態では、第１および第２の側面１８、２８の面方位が｛１００｝面に近い面となる。
【００５７】
図８は、本実施形態の半導体装置の製造方法を示す図である。図８は、トレンチを形成した状態の上面図である。トレンチ６２の伸長方向（長手方向：図中Ｅ２方向）が＜１００＞方向となっている。いいかえれば、トレンチ６２の伸長方向に平行な側面は、｛１００｝面となっている。
【００５８】
｛１００｝面は、例えば｛１１０｝面と比較してエネルギー的に安定な面である。第１および第２の側面１８、２８の面方位が｛１００｝面であると、空洞部（ボイド）２０、３０の側面も｛１００｝面に近くなる。したがって、ボイド形成後に熱処理を行っても、｛１００｝面が安定面であるために、マイグレーションによる変形が生じにくい。よって、ｐ型不純物の再分布も生じにくい。
【００５９】
本実施形態によれば、さらに特性の安定したＭＯＳＦＥＴ２００が実現される。
【００６０】
（第３の実施形態）
本実施形態の半導体装置は、第１の空洞部と第２の空洞部の第１の半導体層の表面に平行な方向の距離をＤ、第１の空洞部の下端と第２の空洞部の下端との第１の半導体層の表面に垂直な方向の距離をｄ１、第１の空洞部の上端と第２の空洞部の上端との第１の半導体層の表面に垂直な方向の距離をｄ２とする場合に、ｄ１≦Ｄ、かつ、ｄ２≦Ｄの関係を充足する点で、第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については、記述を省略する。
【００６１】
図９は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置３００は、スーパージャンクション構造を備える縦型ＭＯＳＦＥＴである。以下、第１導電型がｎ型、第２導電型がｐ型である場合を例に説明する。
【００６２】
本実施形態の半導体装置（ＭＯＳＦＥＴ）３００において、第１の空洞部２０と第２の空洞部３０とのｎ−型半導体層（第１の半導体層）１２の表面に平行な方向（図中、方向Ａ）の距離をＤとする。また、第１の空洞部２０の下端と第２の空洞部３０の下端とのｎ−型半導体層１２の表面に垂直な方向（図中、方向Ｂ）の距離をｄ１、第１の空洞部２０の上端と第２の空洞部３０の上端との第１の半導体層１２の表面に垂直な方向（図中、方向Ｂ）の距離をｄ２とする。この場合において、ｄ１≦Ｄ、かつ、ｄ２≦Ｄの関係を充足する。
【００６３】
図１０は、本実施形態の半導体装置の作用・効果を説明する図である。グラフの横軸は、ボイドの長さＬと、ボイド間の距離Ｄとの比である。グラフの縦軸は、ボイド端部の応力である。隣接するボイド端部の距離ｄとボイド間の距離Ｄとの比が１より大きい場合（ｄ／Ｄ＞１）と１以下の場合（ｄ／Ｄ≦１）を示す。
【００６４】
長さＬは、例えば、図９中のＬ１である。距離Ｄは、例えば、図９中のＤである。また、距離ｄは、例えば、図９中のｄ１やｄ２である。
【００６５】
図１０に示すように、隣接するボイド端部の距離ｄとボイド間の距離Ｄとの比が１以下の場合（ｄ／Ｄ≦１）、１より大きい場合（ｄ／Ｄ＞１）に比較して、ボイド端部の応力が小さくなることがわかる。これは、ボイド端部への応力集中度合がｄ／Ｄに依存するためである。ボイド端部の応力が高いと、結晶に転位等の欠陥が発生し、ＭＯＳＦＥＴの特性が劣化するおそれがある。したがって、ｄ１≦Ｄ、かつ、ｄ２≦Ｄの関係を充足するＭＯＳＦＥＴ３００によれば、ボイド端部の応力が抑制され、特性の安定したＭＯＳＦＥＴが実現される。
【００６６】
本実施形態において、第１の空洞部２０のｎ−型半導体層１２の表面に垂直な方向（図中、方向Ｂ）の長さをＬ１とする場合に、Ｌ１≧Ｄの関係を充足することが望ましい。図１０に示すように、隣接するボイド端部の距離ｄとボイド間の距離Ｄとの比が１以下の場合（ｄ／Ｄ≦１）、Ｌ／Ｄが大きいほどボイド端部の応力が小さくなる。これは、ボイド同士の干渉効果が応力緩和方向に働くためである。Ｌ／Ｄが１以上、すなわち、Ｌ≧Ｄの場合、ボイド端部の応力が転位等の欠陥が発生しない程度に十分小さくなる。
【００６７】
以上、実施形態では、第１導電型がｎ型、第２導電型がｐ型の場合を例に説明したが、第１導電型がｐ型、第２導電型がｎ型の構成とすることも可能である。
【００６８】
また、実施形態では、ｐ型半導体層の伸長方向が、＜１１０＞および＜１００＞である場合を例に説明したが、ｐ型半導体層の伸長方向が、その他の方向とする構成も可能である。
【００６９】
また、実施形態では、ＳＪ構造を備えるＭＯＳＦＥＴを例に説明したが、ＳＪ構造を備えるその他の半導体装置に本発明を適用することも可能である。
【００７０】
また、実施形態では、半導体材料として単結晶シリコンを例に説明したが、その他のダイヤモンド型構造または閃亜鉛鉱型構造の半導体材料、例えば、ゲルマニウム、ダイヤモンド、ガリウムヒ素等にも本発明を適用することは可能である。また、その他の結晶構造においても、本発明の実施形態を適用する事は可能である。
【００７１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換えまたは変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７２】
１０      基板
１２      ｎ−型半導体層（第１の半導体層）
１４      ｐ型半導体層（第２の半導体層）
１４ａ    高濃度不純物領域
１４ｂ    低濃度不純物領域
１６      底部（第１の底部）
１８      側面（第１の側面）
２０      空洞部（第１の空洞部）
２４      ｐ型半導体層（第３の半導体層）
２４ａ    高濃度不純物領域
２４ｂ    低濃度不純物領域
２６      底部（第２の底部）
２８      側面（第２の側面）
３０      空洞部（第２の空洞部）
１００    ＭＯＳＦＥＴ
２００    ＭＯＳＦＥＴ
３００    ＭＯＳＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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