(57)【特許請求の範囲】
【請求項１】
少なくとも一面側に窒化物半導体からなる窒化物半導体層を有する半導体基板と、
前記窒化物半導体層のうち前記一面側に設けられた第１導電型の不純物を含む不純物領域と、
当該不純物領域の一部であり、前記不純物領域の表層に位置する非晶質の非晶質領域と、
前記非晶質領域に接する金属層と、
を備える半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記非晶質領域は、結晶欠陥を含む半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記非晶質領域と前記金属層とはオーミック接触している半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記非晶質領域は、グレインサイズが１０ｎｍ以下の微結晶領域を含む半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記窒化物半導体層に設けられ、第１の前記不純物領域であるソース領域と、
前記窒化物半導体層に設けられ、平面視で前記ソース領域から離間して設けられており、第２の前記不純物領域であるドレイン領域と、
前記窒化物半導体層のうち、平面視で前記ソース領域および前記ドレイン領域に挟まれた領域であるチャネル領域と、
少なくとも前記チャネル領域上に設けられたゲート絶縁層と、
前記ゲート絶縁層上に接するゲート電極と、
を備え、
前記ソース領域および前記ドレイン領域の表層には、それぞれ、第１の前記非晶質領域および第２の前記非晶質領域が形成されている半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記窒化物半導体層に設けられ、平面視で前記ソース領域から前記チャネル領域を挟んで離間して設けられ、前記ドレイン領域のうち前記ソース領域側に接しており、前記ソース領域および前記ドレイン領域より低濃度の第３の前記不純物領域であるドリフト領域をさらに備える半導体装置。
【請求項７】
請求項５に記載の半導体装置において、
前記窒化物半導体層は、
第１半導体層と、
前記第１半導体層上に設けられ、前記一面側に位置し、前記第１半導体層よりもバンドギャップの大きい第２半導体層と、
を備える半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記第１半導体層はＧａＮであり、
前記第２半導体層はＡｌＧａＮである半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記非晶質領域の表面には、第１凹部が形成されており、
前記金属層の一部は、前記第１凹部内に位置している半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
前記非晶質領域は、前記第２半導体層および前記第１半導体層に亘って形成されており、
前記第１凹部は、前記第２半導体層を貫通して前記第１半導体層に至る半導体装置。
【請求項１１】
請求項９に記載の半導体装置において、
前記窒化物半導体層の表面のうち前記ゲート電極下に位置する部分には、前記第２半導体層を貫通して前記第１半導体層に至る第２凹部が形成されており、
前記第１凹部の深さと前記第２凹部の深さは、互いに等しい半導体装置。
【請求項１２】
請求項５に記載の半導体装置において、
前記ゲート電極のうち、前記ソース領域から前記ドレイン領域に向かう方向の長さは、５ｎｍ以上５００ｎｍ以下である半導体装置。
【請求項１３】
請求項１に記載の半導体装置において、
前記窒化物半導体層は、深さ方向に不純物濃度が増加するように、前記第１導電型と反対の第２導電型の不純物を含む半導体装置。
【請求項１４】
請求項１３に記載の半導体装置において、
前記窒化物半導体層のうち、少なくとも前記一面側の前記第２導電型の不純物濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以下である半導体装置。
【請求項１５】
請求項１に記載の半導体装置において、
前記金属層は、Ｔｉ、Ａｌ、Ｍｏ、Ｗ、Ｒｕ、ＡｕまたはＶのうち少なくとも一つ以上の材料、またはこれらを含む窒化物を含む単層膜または積層膜である半導体装置。
【請求項１６】
請求項１に記載の半導体装置において、
前記非晶質領域の深さは１５ｎｍ以上３００ｎｍ以下である半導体装置。
【請求項１７】
請求項１に記載の半導体装置において、
前記半導体基板は、Ｓｉ基板を備え、
前記窒化物半導体層は、前記Ｓｉ基板上に設けられている半導体装置。
【請求項１８】
少なくとも一面側に窒化物半導体からなる窒化物半導体層を有する半導体基板に、第１導電型の不純物を注入して、非晶質の不純物領域を形成する工程と、
前記不純物領域の一部に非晶質の非晶質領域が残存する条件により、前記半導体基板をアニール処理する工程と、
前記不純物領域のうち前記非晶質領域と接するように、金属層を形成する工程と、
を備える半導体装置の製造方法。
【請求項１９】
請求項１８に記載の半導体装置の製造方法において、
前記半導体基板をアニール処理する前記工程において、
１０００℃以上１３００℃未満の温度で前記アニール処理を行う半導体装置の製造方法。
【請求項２０】
請求項１８に記載の半導体装置の製造方法において、
前記不純物領域を形成する前記工程において、
１ｋｅＶ以上１００ｋｅＶ未満の加速電圧で前記不純物を注入する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関し、例えば窒化物半導体層を有する半導体装置および半導体装置の製造方法に適用可能な技術である。
【背景技術】
【０００２】
近年、窒化物半導体からなる半導体装置の特性を向上させるため、様々な構造の半導体装置が提案されている。
【０００３】
特許文献１（特開２０１０−１０９０８６号公報）には、以下のような半導体装置が記載されている。ｐ型窒化物半導体の第１の半導体層上には、アンドープ窒化物半導体の第２の半導体層が設けられている。第２の半導体層上には、アンドープまたはｎ型窒化物半導体の第３の半導体層が選択的に設けられている。第２の半導体層上には、絶縁膜が設けられている。また、絶縁膜上のうち、第１の主電極と第２の主電極との間に位置するように、制御電極が設けられている。第３の半導体層のバンドギャップは、第２の半導体層のバンドギャップよりも大きい。これにより、低オン抵抗で、ノーマリーオフ型の窒化物半導体素子を提供することができるとされている。
【０００４】
また、特許文献２（特開２００９−１７０５４６号公報）には、以下のような半導体装置が記載されている。ｐ―ＧａＮ層上には、ソース電極直下およびドレイン電極直下に位置するように、ｎ−ＡｌＧａＮ層が形成されている。ｐ−ＧａＮ層のうちｎ−ＡｌＧａＮ層の間には、チャネル層が形成されている。チャネル層上には、絶縁層およびゲート電極が形成されている。これにより、ソース電極およびドレイン電極と、ｎ−ＡｌＧａＮ層との接触抵抗を低下させたノーマリーオフ型のＧａＮ系の半導体装置を提供することができるとされている。
【０００５】
また、特許文献３（特開２００９−１６４２３５号公報）には、以下のような窒化物半導体素子が記載されている。この窒化物半導体素子は、縦型トランジスタである。ｎ型基板の一方側には、窒化物半導体積層構造部が設けられている。窒化物半導体積層構造部は、基板上にｎ型ＧａＮ層と、ｐ型ＧａＮ層と、ｎ型ＧａＮ層とがこの順で形成されている。窒化物半導体積層構造部の中央には、下方のｎ型ＧａＮ層を露出するように凹部が形成されている。その凹部には、ゲート絶縁層およびゲート電極が形成されている。基板の他方側には、ドレイン電極が設けられている。上方のｎ型ＧａＮ層上には、ソース電極が設けられている。このような構造であることにより、抵抗値を効果的に低減することができるとされている。
【０００６】
また、特許文献４（特開２００２−１８４９７２号公報）には、以下のようなトランジスタが記載されている。半絶縁性基板上には、ＧａＮバッファ層と、電気抵抗が１×１０６Ω／ｃｍ２以上であるｉ型ＧａＮ層と、ｉ型ＡｌＧａＮ層とが形成されている。ｉ型ＡｌＧａＮ層の周縁部の下部には、ｉ型ＧａＮ層が掘り込まれたアンダーカット部が形成されている。ｎ型ＧａＮ層は、当該アンダーカット部およびｉ型ＡｌＧａＮ層の足部を埋設するように設けられている。ｉ型ＡｌＧａＮ層上にはゲート電極が設けられている。ｎ型ＧａＮ層上には、平面視でゲート電極を挟むように、ソース電極およびドレイン電極が設けられている。これにより、ゲートバイアス電圧が０Ｖのときでもピンチオフ状態を実現することができるとされている。
【０００７】
また、特許文献５（特開２００６−１００４５５号公報）には、以下のような窒化物半導体装置が記載されている。基板上には、第１の窒化物半導体層、およびＡｌを含まない第２の窒化物半導体層がこの順で形成されている。第２の窒化物半導体層には、第１の窒化物半導体層が露出するように凹部が形成されている。凹部内には、第１の窒化物半導体層に接する制御電極（ゲート電極）が設けられている。第２の窒化物半導体層上には、平面視で制御電極を挟むように、ソース電極およびドレイン電極が設けられている。ここで、第２の窒化物半導体層は、ＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｔｉｏｎ）により、第１の窒化物半導体層よりも低い成長温度で形成されている。また、第２の窒化物半導体層は、微結晶構造からなるとされている。また、当該文献の段落００６１には、第２の窒化物半導体層が、絶縁性の高い層であることが記載されている。当該文献によれば、半導体装置を高耐圧化し、半導体装置の周波数分散を抑制することができるとされている。
【０００８】
また、特許文献６（特開２００４−２２８４８１号公報）には、以下のような化合物半導体装置が記載されている。基板上には、ＧａＮから成る電子走行層と、ｎ型ＡｌＧａＮから成る電子供給層と、ｎ型ＧａＮから成るキャップ層と、が順に配置されている。ゲート電極両側で、少なくともキャップ層の一部厚さを除去して形成され、その表面のラフネスがゲート電極下のキャップ層表面のラフネスよりも大きいソース側およびドレイン側リセス部が設けられている。ソース側リセス部上には、ソース電極が配置されている。ドレイン側リセス部には、ドレイン電極が配置されている。
【０００９】
また、特許文献７（特開２００７−３０５９５４号公報）には、以下のような電界効果トランジスタが記載されている。窒化物半導体層が複数設けられた積層構造にキャリア走行層を有し、積層構造上に設けられたゲート電極、ソース電極およびドレイン電極を有する。積層構造は、ゲート電極両側にキャリア走行層の端部を露出させる側面を備えた段差部を有している。段差部側面には、少なくともキャリア走行層端部を接続されたソース電極、およびドレイン電極が設けられている。
【００１０】
また、特許文献８（特開平９−３３０９１６号公報）には、以下のような窒化物系化合物半導体のエッチング方法が記載されている。エッチングガスは、水素ガスおよび不活性ガスのうちの少なくとも一方からなる第１のガスとハロゲンガスおよびハロゲン化合物ガスのうちの少なくとも一方からなる第２のガスとの混合ガスからなり、かつ第２のガスの分圧が数Ｔｏｒｒ〜常圧である。このエッチングガスを用いて、４００℃以上の温度で窒化物系化合物半導体をエッチングする。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２０１０−１０９０８６号公報
【特許文献２】特開２００９−１７０５４６号公報
【特許文献３】特開２００９−１６４２３５号公報
【特許文献４】特開２００２−１８４９７２号公報
【特許文献５】特開２００６−１００４５５号公報
【特許文献６】特開２００４−２２８４８１号公報
【特許文献７】特開２００７−３０５９５４号公報
【特許文献８】特開平９−３３０９１６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
発明者は、上記いずれの特許文献に記載の技術を適用しても、半導体装置の寄生抵抗が高いという課題を見出した。
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
一実施の形態によれば、窒化物半導体層を有する半導体基板において、当該窒化物半導体層の一面側に設けられた不純物領域の表層に非晶質領域が形成されている。また、半導体装置を構成する金属層は、当該非晶質領域に接する。
【発明の効果】
【００１４】
前記一実施の形態によれば、寄生抵抗を低減し、低損失化した半導体装置を提供することができる。
【図面の簡単な説明】
【００１５】
【図１】第１の実施形態に係る半導体装置の構成を示す断面図である。
【図２】第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図３】第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図４】第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図５】第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図６】第２の実施形態に係る半導体装置の構成を示す断面図である。
【図７】第３の実施形態に係る半導体装置の構成を示す断面図である。
【図８】第４の実施形態に係る半導体装置の構成を示す断面図である。
【図９】図８に示す半導体装置の構成を示す平面図である。
【図１０】第４の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図１１】図８に示す半導体装置の変形例の構成を示す断面図である。
【図１２】第５の実施形態に係る半導体装置の構成を示す断面図である。
【図１３】第５の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図１４】第５の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図１５】図１２に示す半導体装置の変形例の構成を示す断面図である。
【図１６】第６の実施形態に係る半導体装置の構成を示す断面図である。
【図１７】図１６に示す半導体装置の変形例の構成を示す断面図である。
【図１８】第７の実施形態に係る半導体装置の構成を示す断面図である。
【図１９】第７の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図２０】図１８に示す半導体装置の変形例の構成を示す断面図である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１７】
（第１の実施形態）
図１を用い、第１の実施形態に係る半導体装置ＳＭ１について説明する。図１は、第１の実施形態に係る半導体装置ＳＭ１の構成を示す断面図である。この半導体装置ＳＭ１は、以下の構成を備えている。半導体基板ＳＢ１の少なくとも一面側には、窒化物半導体からなる窒化物半導体層ＮＳ１を有している。不純物領域（ソース領域ＳＲ１およびドレイン領域ＤＲ１など）は、窒化物半導体層ＮＳ１の一面側に設けられており、第１導電型の不純物を含んでいる。また、非晶質の非晶質領域（第１の非晶質領域ＦＡ１および第２の非晶質領域ＳＡ１）は、不純物領域の一部であり、不純物領域の表層に位置している。また、金属層（ソース電極ＳＥ１およびドレイン電極ＤＥ１）は、非晶質領域（第１の非晶質領域ＦＡ１および第２の非晶質領域ＳＡ１）に接している。以下、詳細を説明する。
【００１８】
ここで、以下で言う「第１導電型」とは、たとえば、ｎ型であるとする。また、「第２導電型」とは、第１導電型とは逆の導電型であるものをいう。ここでは、「第２導電型」は、たとえば、ｐ型である。
【００１９】
図１のように、半導体装置ＳＭ１は、横型ＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）である。この半導体装置ＳＭ１は、たとえば、１０Ｖ以上１０００Ｖ未満の電圧が印加される電源用ＩＣとして用いられる。具体的には、半導体装置ＳＭ１は、たとえば、コンピュータ、車載用電子機器、民生用電子機器または通信機器などの電源用ＩＣに用いられる。
【００２０】
第１の実施形態では、たとえば、半導体基板ＳＢ１の少なくとも一面側は、III族窒化物半導体からなる窒化物半導体層ＮＳ１を有している。具体的には、窒化物半導体層ＮＳ１は、たとえば、ＧａＮ層である。ここで、III族窒化物半導体は、Ｓｉ系の半導体装置と比較して、高い耐圧性と、飽和ドリフト速度を有している。これにより、高耐圧で低損失なスイッチング素子を形成することができる。
【００２１】
半導体基板ＳＢ１は、たとえば、下地基板ＦＤ１と、窒化物半導体からなる窒化物半導体層ＮＳ１を備えている。窒化物半導体層ＮＳ１は、下地基板ＦＤ１上に設けられている。下地基板ＦＤ１は、たとえば、Ｓｉ基板、サファイア基板またはＳｉＣ基板である。または、半導体基板ＳＢ１の全体がIII族窒化物半導体により構成されていてもよい。この場合、半導体基板ＳＢ１は、たとえば、ＧａＮ基板（バルクＧａＮ基板）である。また、半導体基板ＳＢ１は、下地基板ＦＤ１を剥離して、窒化物半導体層ＮＳ１のみとした基板であってもよい。ここでは、下地基板ＦＤ１は、たとえば、Ｓｉ基板である。これにより、Ｓｉ系の半導体製造装置を流用することができる。また、Ｓｉ基板は、他の下地基板ＦＤ１と比較してコストが安い。さらに、Ｓｉ基板では、１３００℃以上のアニール処理を行うことができないため、本実施形態を適用することは特に有効である。
【００２２】
下地基板ＦＤ１と窒化物半導体層ＮＳ１との間には、バッファ層（不図示）が設けられていてもよい。バッファ層は、下地基板ＦＤ１と窒化物半導体層ＮＳ１との格子定数の差に基づいて、適切な材料が用いられる。具体的には、バッファ層は、たとえば、ＡｌＧａＮ層、またはその積層構造である。
【００２３】
窒化物半導体層ＮＳ１は、たとえば、深さ方向に不純物濃度が増加するように、ｐ型（第２導電型）の不純物を含んでいる。言い換えれば、窒化物半導体層ＮＳ１のうち当該不純物は、いわゆるレトログレード分布になっている。また、半導体基板ＳＢ１の一面側から１００ｎｍ程度の表層領域（符号不図示）におけるｐ型不純物の不純物濃度は、当該表層領域の下層の領域よりも低い。または、当該表層領域は、ノンドープである。ここでいう「ノンドープ」とは、ｎ型またはｐ型の不純物がともに５×１０１６ｃｍ−３未満であることをいう。これにより、短チャネル効果を抑制するとともに、半導体装置ＳＭ１を微細化することができる。ここでは、ｐ型不純物は、たとえば、Ｍｇである。半導体基板ＳＢ１の一面側から１００ｎｍ程度の表層領域におけるｐ型不純物の不純物濃度は、たとえば、５×１０１８ｃｍ−３以下である。当該表層領域の下層の領域におけるｐ型不純物の不純物濃度は、たとえば、１×１０１７ｃｍ−３以上５×１０１９ｃｍ−３以下である。
【００２４】
窒化物半導体層ＮＳ１のうち、少なくとも表層側の第２導電型の不純物濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以下であることが好ましい。言い換えれば、窒化物半導体層ＮＳ１のうち、少なくともチャネル領域ＣＲ１の第２導電型の不純物濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以下であることが好ましい。これにより、半導体基板ＳＢ１の深さ方向は抵抗が高く、チャネル領域ＣＲ１は電子が生成しやすいようにすることができる。
【００２５】
なお、窒化物半導体層ＮＳ１は、たとえば、真性半導体であってもよい。言い換えれば、窒化物半導体層ＮＳ１のうち、後述するソース領域ＳＲ１、ドリフト領域ＤＦ１およびドレイン領域ＤＲ１以外の領域には、不純物が注入されていなくてもよい。
【００２６】
また、窒化物半導体層ＮＳ１の面方位のうち、半導体基板ＳＢ１の法線方向の面方位は、たとえば（０００１）（ｃ−面）である。
【００２７】
なお、以下において、「半導体基板ＳＢ１に」とした場合には、特に断りのない限り、「半導体基板ＳＢ１のうちの窒化物半導体層ＮＳ１に」であることを含んでいる。
【００２８】
窒化物半導体層ＮＳ１の主面側には、ｎ型の不純物を含む不純物領域が設けられている。ここでいう「不純物領域」は、不純物をイオン注入することにより形成されている。ここでは、第１の不純物領域であるソース領域ＳＲ１は、窒化物半導体層ＮＳ１に設けられている。また、第２の不純物領域であるドレイン領域ＤＲ１は、窒化物半導体層ＮＳ１に設けられ、平面視でソース領域ＳＲ１から離間して設けられている。チャネル領域ＣＲ１は、窒化物半導体層ＮＳ１のうち、平面視でソース領域ＳＲ１およびドレイン領域ＤＲ１に挟まれた領域である。ｎ型不純物は、IV族、VI族の元素が用いられる。ここでは、ｎ型不純物は、たとえば、Ｓｉである。ソース領域ＳＲ１およびドレイン領域ＤＲ１におけるｎ型不純物の不純物濃度は、たとえば、１×１０１９ｃｍ−３以上５×１０２２ｃｍ−３以下である。
【００２９】
第１の実施形態では、窒化物半導体層ＮＳ１には、第３の不純物領域であるドリフト領域ＤＦ１がさらに設けられている。ドリフト領域ＤＦ１は、平面視でソース領域ＳＲ１からチャネル領域ＣＲ１を挟んで離間して設けられており、ドレイン領域ＤＲ１のうちソース領域ＳＲ１側に接している。ここでは、チャネル領域ＣＲ１は、平面視でソース領域ＳＲ１およびドレイン領域ＤＲ１に挟まれた領域のことである。また、ドリフト領域ＤＦ１は、ソース領域ＳＲ１およびドレイン領域ＤＲ１よりも低濃度に形成されている。ドリフト領域ＤＦ１における不純物濃度は、ソース領域ＳＲ１およびドレイン領域ＤＲ１よりも１／１０倍以下であることが好ましい。具体的には、当該不純物濃度は、たとえば、１×１０１７ｃｍ−３以上５×１０２１ｃｍ−３以下である。ドリフト領域ＤＦ１の深さは、ソース領域ＳＲ１およびドレイン領域ＤＲ１よりも浅い。このようにドリフト領域ＤＦ１が設けられていることにより、半導体装置ＳＭ１の耐圧を維持するとともに、オン抵抗を下げることができる。なお、ドリフト領域ＤＦ１のうち、ソース領域ＳＲ１からドレイン領域ＤＲ１に向かう方向の長さは、たとえば、１００ｎｍ以上１０μｍ未満である。
【００３０】
少なくともチャネル領域ＣＲ１上には、ゲート絶縁層ＧＩ１が設けられている。ここでは、ゲート絶縁層ＧＩ１は、半導体基板ＳＢ１の主面上に設けられている。第１の実施形態では、ゲート絶縁層ＧＩ１は、たとえば、ＳｉＮ、ＳｉＯ２、ＳｉＯＮ、ＨｆＯ２、ＨｆＳｉＯ４、ＨｆＳｉＯＮまたはＨｆＡｌＯなどの単層膜または積層膜である。具体的には、ここでは、ゲート絶縁層ＧＩ１は、たとえば、ＳｉＮである。また、ゲート絶縁層ＧＩ１の厚さは、たとえば１ｎｍ以上１００ｎｍ以下である。
【００３１】
また、ゲート電極ＧＥ１は、ゲート絶縁層ＧＩ１上に接している。また、ゲート電極ＧＥ１は、少なくとも平面視でチャネル領域ＣＲ１と重なるように設けられている。ゲート電極ＧＥ１は、さらに、平面視でドリフト領域ＤＦ１の一部と重なるように設けられていてもよい。ゲート電極ＧＥ１は、たとえば、多結晶Ｓｉ、アモルファスＳｉ、Ｔｉ、ＴｉＮ、Ａｌ、Ｗまたは各種金属のシリサイド材料などの単層膜または積層膜である。ゲート電極ＧＥ１のうちソース領域ＳＲ１からドレイン領域ＤＲ１に向かう方向の長さ（いわゆるゲート長）は、５ｎｍ以上５００ｎｍ以下である。当該ゲート長が上記範囲内であることにより、半導体装置ＳＭ１のオン抵抗を低減するとともに、高耐圧化させることができる。ここでは、ゲート電極ＧＥ１は、たとえば、チタンシリサイドである。
【００３２】
ここで、上記した不純物領域の表層には、当該不純物領域の一部として、非晶質の非晶質領域が形成されている。言い換えれば、非晶質領域は、不純物領域の表層に位置している。ここでは、ソース領域ＳＲ１およびドレイン領域ＤＲ１の表層には、それぞれ、第１の非晶質領域ＦＡ１および第２の非晶質領域ＳＡ１が形成されている。また、金属層は、非晶質領域に接している。ここでは、ソース電極ＳＥ１およびドレイン電極ＤＥ１が、それぞれ、第１の非晶質領域ＦＡ１および第２の非晶質領域ＳＡ１に接している。なお、ドリフト領域ＤＦ１の表層には、非晶質領域が形成されていなくてもよい。
非晶質領域の深さは、たとえば不純物領域を形成する際のイオン注入条件により制御することができる。このイオン注入条件とは、たとえばイオン注入エネルギー、またはドーズ量である。
【００３３】
ここでいう「非晶質領域」は、不純物をイオン注入することにより形成された結晶欠陥を含んでいる。後述するように、「非晶質領域」は、上記した不純物領域を活性化させるためのアニール工程の温度を調整することにより、アニール工程後の結晶状態が完全に回復しておらず、且つ、イオン注入で生じた結晶欠陥が残存した領域のことである。言い換えれば、本実施形態における「非晶質領域」は、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）によって低温で成長させることにより形成された領域とは異なっている。なお、低温ＣＶＤで当該領域を形成した場合、当該領域中には、成膜原料ガス（たとえばトリメチルガリウム）中に含まれるＣ（炭素）などの不純物が多量に残留している。一方、第１の実施形態における「非晶質領域」のＣ（炭素）濃度は、不純物領域と等しい。
【００３４】
また、ここでいう「非晶質」とは、単結晶のような長距離秩序はないが、短距離秩序はある物質の状態のことをいう。したがって、当該「非晶質領域」は、グレインサイズが１０ｎｍ以下の微結晶領域を含んでいてもよい。また、「非晶質領域」は、不純物領域の表層側から深さ方向に向けて、結晶性がよくなる分布で形成されている。言い換えれば、「非晶質領域」のうち、上記した短距離秩序を有する範囲は、深さ方向に拡大している。
【００３５】
また、「非晶質領域」は、平面視で点在して形成されているわけではない。「非晶質領域」は、不純物領域の表層付近において、層状に形成されている。
【００３６】
また、「非晶質領域」は、ｎ型不純物が窒化物半導体に対して格子間原子の状態で入り込んでいる領域を含んでいてもよい。または、「非晶質領域」は、ｎ型不純物と窒化物半導体を構成する元素とにより混晶が形成された領域を含んでいてもよい。
【００３７】
また、半導体基板ＳＢ１の主面側から不純物をイオン注入することによって不純物領域が形成されているため、当該不純物領域の表層に位置する「非晶質領域」の不純物濃度は、不純物領域よりも高い。
【００３８】
非晶質領域と金属層とは、オーミック接触している。言い換えれば、非晶質領域と金属層との接触抵抗は、不純物領域と金属層との接触抵抗よりも低い。すなわち、第１の非晶質領域ＦＡ１とソース電極ＳＥ１とは、オーミック接触している。同じく、第２の非晶質領域ＳＡ１とドレイン電極ＤＥ１とは、オーミック接触している。非晶質領域と金属層との接触抵抗は、０．５Ωｍｍ以下である。なお、非晶質領域は不純物領域の一部であるため、非晶質領域と不純物領域との間のエネルギー障壁は低い。
【００３９】
非晶質領域の範囲は、たとえば、上記したイオン注入による結晶欠陥の密度が不純物領域に対して１０倍以上となる範囲である。これにより、非晶質領域の平面視での範囲および深さ方向の範囲が定義される。非晶質領域の深さは、１５ｎｍ以上３００ｎｍ以下であることが好ましい。非晶質領域の深さが上記範囲であることにより、非晶質領域は金属層と安定的にオーミック接触することができる。
【００４０】
ここで、金属層は、たとえば、Ｔｉ、Ａｌ、Ｍｏ、Ｗ、Ｒｕ、ＡｕまたはＶのうち少なくとも一つ以上の材料を含む単層膜または積層膜である。ここでは、金属層は、たとえば、Ａｌであることが好ましい。金属層として上記のような材料を用いることにより、非晶質領域と金属層との接触抵抗を好適に低下させることができる。
【００４１】
ゲート絶縁層ＧＩ１およびゲート電極ＧＥ１上には、層間絶縁層ＩＩ１が設けられている。層間絶縁層ＩＩ１は、たとえばＳｉＯ２、ＳｉＮ、ＳｉＯＮ、ＳｉＯＣ、ＳｉＯＣＨ、ＳｉＣＯＨまたはＳｉＯＦである。具体的には、層間絶縁層ＩＩ１は、たとえばＳｉＯ２である。
【００４２】
また、平面視でソース領域ＳＲ１およびドレイン領域ＤＲ１と重なる領域には、層間絶縁層ＩＩ１およびゲート絶縁層ＧＩ１を貫通するように、ソースコンタクトＳＣ１およびドレインコンタクトＤＣ１がそれぞれ形成されている。ソースコンタクトＳＣ１は、ソース領域ＳＲ１と接するように設けられている。ドレインコンタクトＤＣ１は、ドレイン領域ＤＲ１と接するように設けられている。また、層間絶縁膜ＩＩ１上には、ソース配線ＳＩ１およびドレイン配線ＤＩ１が設けられている。ソース配線ＳＩ１は、ソースコンタクトＳＣ１の一端と接続する。ドレイン配線ＤＩ１は、ドレインコンタクトＤＣ１の一端と接続する。ソース電極ＳＥ１は、ソースコンタクトＳＣ１およびソース配線ＳＩ１により構成される。ドレイン電極ＤＥ１は、ドレインコンタクトＤＣ１およびドレイン配線ＤＩ１により構成される。
【００４３】
図示されていないが、層間絶縁層ＩＩ１上に、多層配線層（不図示）が形成されていてもよい。さらに、多層配線層の最上層に、電極パッド（不図示）が形成されていてもよい。
【００４４】
次に、図２〜図５を用い、第１の実施形態に係る半導体装置ＳＭ１の製造方法について説明する。図２〜図５は、第１の実施形態に係る半導体装置ＳＭ１の製造方法を説明するための断面図である。第１の実施形態に係る半導体装置ＳＭ１の製造方法は、以下の工程を備えている。まず、少なくとも半導体基板ＳＢ１の一面側に窒化物半導体からなる窒化物半導体層ＮＳ１を有する半導体基板ＳＢ１のうち一面側に、第１導電型の不純物を注入して、非晶質の不純物領域（ソース領域ＳＲ１およびドレイン領域ＤＲ１など）を形成する（不純物領域形成工程）。次いで、不純物領域の一部に非晶質の非晶質領域が残存する条件により、半導体基板ＳＢ１をアニール処理する（アニール工程）。これにより、不純物領域の不純物を活性化するとともに、不純物領域の表層に非晶質の非晶質領域（第１の非晶質領域ＦＡ１および第２の非晶質領域ＳＡ１）を形成する。次いで、非晶質領域と接するように、金属層（ソース電極ＳＥ１またはドレイン電極ＤＥ１）を形成する。以下、詳細を説明する。なお、以下の説明に用いる図面では、窒化物半導体層ＮＳ１の表記を省略している。
【００４５】
まず、半導体基板ＳＢ１を準備する。ここでは、半導体基板ＳＢ１の直径は、たとえば６ｉｎｃｈ以上である。これにより、同一の半導体基板ＳＢ１内に、同時に、多数の半導体装置ＳＭ１を形成することができる。
【００４６】
図２（ａ）のように、半導体基板ＳＢ１は、下地基板ＦＤ１の一面上に窒化物半導体層ＮＳ１を備えている。ここでは、窒化物半導体層ＮＳ１は、たとえば、ＧａＮである。次いで、半導体基板ＳＢ１上に、保護層ＰＦ１を形成する。ここでは、たとえば、半導体基板ＳＢ１の表面を酸化することにより保護層ＰＦ１を形成する。具体的には、保護層ＰＦ１は、たとえばＧａ２Ｏ３である。なお、保護層ＰＦ１をスパッタなどにより形成してもよい。
【００４７】
次いで、以下のようにして、少なくとも一面側に窒化物半導体からなる窒化物半導体層ＮＳ１を有する半導体基板ＳＢ１に、第１導電型の不純物を注入して、非晶質の不純物領域（ソース領域ＳＲ１およびドレイン領域ＤＲ１など）を形成する（不純物領域形成工程）。当該不純物領域形成工程において、半導体基板ＳＢ１のうち第１導電型の不純物を注入された部分は、非晶質状態となる。このため、非晶質の不純物領域が形成されることとなる。
【００４８】
図２（ｂ）のように、保護層ＰＦ１上に、フォトレジスト層ＰＲ１を形成する。次いで、露光および現像により、たとえば、平面視でドリフト領域ＤＦ１の形成領域に、フォトレジスト層ＰＲ１の開口部（符号不図示）を形成する。次いで、イオン注入装置により、当該開口部に、ｎ型の不純物を注入する。このとき、ドリフト領域ＤＦ１の不純物濃度がソース領域ＳＲ１およびドレイン領域ＤＲ１よりも低く、且つ、ドリフト領域ＤＦ１の深さがソース領域ＳＲ１およびドレイン領域ＤＲ１よりも浅くなるように、不純物注入量、加速電圧等を調整する。具体的には、ドリフト領域ＤＦ１を形成するときの加速電圧は、たとえば、１ｋｅＶ以上２０ｋｅＶ未満である。また、ドリフト領域ＤＦ１を形成するときのドーズ量は、たとえば、５×１０１２ｃｍ−２以上５×１０１５ｃｍ−２以下である。ここでは、ｎ型の不純物として、Ｓｉを注入する。次いで、たとえば、アッシングなどにより、フォトレジスト層ＰＲ１を除去する。
【００４９】
次いで、図３（ａ）のように、保護層ＰＦ１上に、再度、フォトレジスト層ＰＲ１を形成する。次いで、露光および現像により、平面視でソース領域ＳＲ１およびドレイン領域ＤＲ１の形成領域に、フォトレジスト層ＰＲ１の開口部（符号不図示）を形成する。次いで、当該開口部に、ｎ型の不純物としてＳｉを注入する。このとき、ソース領域ＳＲ１およびドレイン領域ＤＲ１の不純物濃度および深さが上記したドリフト領域ＤＦ１との関係になるように、不純物注入量、加速電圧等を調整する。
【００５０】
この不純物領域形成工程において、非晶質領域を有する不純物領域を形成するために、１ｋｅＶ以上１００ｋｅＶ未満の加速電圧で不純物を注入する。これにより、安定的に不純物領域の表層に非晶質領域を形成することができる。ここでは、ソース領域ＳＲ１およびドレイン領域ＤＲ１を形成するときの加速電圧は、たとえば、１０ｋｅＶ以上１００ｋｅＶ未満である。
【００５１】
また、ソース領域ＳＲ１およびドレイン領域ＤＲ１を形成するときのドーズ量は、ドリフト領域ＤＦ１よりも高い。具体的には、ソース領域ＳＲ１およびドレイン領域ＤＲ１を形成するときのドーズ量は、たとえば、１×１０１５ｃｍ−２以上５×１０１６ｃｍ−２以下である。このようにして、ドリフト領域ＤＦ１から離間した位置に、ソース領域ＳＲ１を形成する。また、ドリフト領域ＤＦ１のうちソース領域ＳＲ１と反対側に接するように、ドレイン領域ＤＲ１を形成する。次いで、たとえば、アッシングなどにより、フォトレジスト層ＰＲ１を除去する。以上のようにして、不純物領域形成工程において、半導体基板ＳＢ１（窒化物半導体層ＮＳ１）に、第１の不純物領域であるソース領域ＳＲ１と、平面視でソース領域ＳＲ１から離間した位置に、第２の不純物領域であるドレイン領域ＤＲ１と、を形成する。
【００５２】
次いで、図３（ｂ）のように、不純物領域の一部に非晶質の非晶質領域が残存する条件により、半導体基板ＳＢ１をアニール処理する（アニール工程）。これにより、不純物領域の不純物を活性化するとともに、不純物領域の表層に非晶質の非晶質領域を形成する。すなわち、非晶質状態である不純物領域のうち、アニール処理によって結晶状態が回復せず、結晶欠陥が残存する部分が非晶質領域（第１の非晶質領域ＦＡ１および第２の非晶質領域ＳＡ１）となる。この非晶質領域は、不純物領域のうちの表層部分に形成される。
このアニール工程では、ソース領域ＳＲ１およびドレイン領域ＤＲ１の表層に、それぞれ、第１の非晶質領域ＦＡ１および第２の非晶質領域ＳＡ１が形成される。
ここでは、当該アニール処理を、たとえば、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）などにより行う。なお、図中の点線は、ランプ加熱の赤外線を模式的に表している。
【００５３】
このアニール工程において、１０００℃以上１３００℃未満の温度でアニール処理を行う。ここで、窒化物半導体にイオン注入することによって結晶欠陥が生じた場合、１３００℃以上のアニール処理を行わなければ窒化物半導体の結晶性は回復しない。したがって、上記範囲の温度でアニール処理することにより、積極的にイオン注入による結晶欠陥を残存させるようにする。これにより、安定的に不純物領域の表層に非晶質領域を形成することができる。
【００５４】
また、１３００℃以上のアニール処理を安定的または面内均一に行うことは、非常に困難である。なかでも、直径が６ｉｎｃｈ以上である半導体基板ＳＢ１に対して、１３００℃以上のアニール処理を安定的または面内均一に行うことは特に困難である。上記のように、比較的低温のアニール処理により、非晶質領域を介して、金属層とオーミック接触する不純物領域を得ることができる。したがって、半導体基板ＳＢ１の直径が６ｉｎｃｈ以上である場合に、特に有効である。
【００５５】
図３（ｂ）のように、半導体基板ＳＢ１の主面が保護層ＰＦ１で覆われた状態でアニール処理を行ってもよい。これにより、半導体基板ＳＢ１の窒素が抜けることを抑制することができる。
【００５６】
次いで、プラズマエッチングまたはウエットエッチングにより、保護層ＰＦ１を除去する。なお、前述のアニール工程の前において、保護層ＰＦ１を除去し、その後にアニール工程を行ってもよい。
【００５７】
次いで、図４（ａ）のように、半導体基板ＳＢ１の一面上のうち、少なくとも平面視でソース領域ＳＲ１およびドレイン領域ＤＲ１に挟まれた領域であるチャネル領域ＣＲ１と重なるように、ゲート絶縁層ＧＩ１を形成する。ここでは、たとえば、スパッタにより、半導体基板ＳＢ１上の全面に、ゲート絶縁層ＧＩ１を形成する。ゲート絶縁層ＧＩ１をスパッタにより形成することにより、膜質の良いゲート絶縁層ＧＩ１を形成することができる。ゲート絶縁層ＧＩ１として、たとえば、ＳｉＮを成膜する。
【００５８】
なお、不純物形成工程よりも前に、ゲート絶縁層ＧＩ１を形成し、ゲート絶縁層ＧＩ１を保護層ＰＦ１として用いてもよい。
【００５９】
次いで、図４（ｂ）のように、スパッタにより、ゲート絶縁層ＧＩ１上にゲート用金属膜を形成する。たとえば、ゲート用金属膜として、チタニウムシリサイドを成膜する。次いで、当該ゲート用金属膜上にフォトレジスト層（不図示）を形成する。露光および現像により、少なくとも平面視でチャネル領域ＣＲ１と重なる位置に残存するように、フォトレジスト層をパターニングする。このフォトレジスト層をマスクとして、プラズマエッチングまたはウエットエッチングにより、ゲート用金属膜をエッチングする。次いで、たとえば、アッシングによりフォトレジスト層を除去する。以上により、ゲート絶縁層ＧＩ１上に、ゲート絶縁膜ＧＩ１と接するよう、ゲート電極ＧＥ１を形成する。なお、Ｔｉをパターニングした後に、シリサイド化することによりチタニウムシリサイドのゲート電極ＧＥ１を形成してもよい。
【００６０】
次いで、図５（ａ）のように、たとえば、ＣＶＤにより、ゲート絶縁層ＧＩ１およびゲート電極ＧＥ１上に、層間絶縁層ＩＩ１を形成する。層間絶縁層ＩＩ１として、たとえば、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ、ＳｉＯＣ、ＳｉＯＣＨ、ＳｉＣＯＨまたはＳｉＯＦを成膜する。
【００６１】
次いで、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）により、平面視でソース領域ＳＲ１に重なる位置に、層間絶縁層ＩＩ１およびゲート絶縁層ＧＩ１を貫通してソース領域ＳＲ１の上面が露出するように、ソース開口部ＳＯ１を形成する。同時に、ＲＩＥにより、平面視でドレイン領域ＤＲ１に重なる位置に、層間絶縁層ＩＩ１およびゲート絶縁層ＧＩ１を貫通してドレイン領域ＤＲ１の上面が露出するように、ドレイン開口部ＤＯ１を形成する。
【００６２】
次いで、図５（ｂ）のように、たとえば、スパッタにより、ソース開口部ＳＯ１並びにドレイン開口部ＤＯ１の側面並びに底面、および層間絶縁層ＩＩ１上に、金属層を形成する。具体的には、金属層として、たとえば、Ｔｉ、Ａｌ、Ｍｏ、Ｗ、Ｒｕ、ＡｕまたはＶのうち少なくとも一つ以上の材料を含む単層膜または積層膜などを成膜する。ここでは、たとえば、金属層として、Ａｌをスパッタ成膜する。次いで、金属層上に、フォトレジスト層（不図示）を形成する。次いで、露光および現像により、少なくとも平面視でソース領域ＳＲ１およびドレイン領域ＤＲ１と重なる位置に残存するように、フォトレジスト層をパターニングする。このフォトレジスト層をマスクとして、プラズマエッチングまたはウエットエッチングにより、金属層をエッチングする。次いで、たとえば、アッシングによりフォトレジスト層を除去する。これにより、ソース電極ＳＥ１およびドレイン電極ＤＥ１を形成する。
ソース電極ＳＥ１のうち、ソース開口部ＳＯ１内に位置する部分がソースコンタクトＳＣ１となり、層間絶縁層ＩＩ１上に位置する部分がソース配線ＳＩ１となる。また、ドレイン電極ＤＥ１のうち、ドレイン開口部ＤＯ１内に位置する部分がドレインコンタクトＤＣ１となり、層間絶縁層ＩＩ１上に位置する部分がドレイン配線ＤＩ１となる。
【００６３】
その後、ダマシン法により、層間絶縁層ＩＩ１上に、多層配線構造（不図示）を形成してもよい。また、多層配線構造の最上層に、電極パッド（不図示）を形成してもよい。
【００６４】
以上により、第１の実施形態に係る半導体装置ＳＭ１を得ることができる。なお、不純物領域形成工程の後に、ゲート電極ＧＥ１を形成する場合について説明したが、逆の順序で行ってもよい。
【００６５】
次に、第１の実施形態の効果について説明する。
【００６６】
窒化物半導体は、Ｓｉと比較して、絶縁破壊電界が約１０倍高く、バンドギャップも３倍広い。これにより、高温耐性があり、微細化した半導体装置ＳＭ１においても高耐圧である。また、窒化物半導体は、Ｓｉと比較して、高い電子飽和速度を有し、またヘテロ界面を利用した高い電子移動度を有している。したがって、窒化物半導体は、低損失化と高耐圧化が求められるパワー半導体に適している。しかし、微細化した低損失な半導体装置ＳＭ１を形成するために、スイッチング動作を担う、チャネル領域ＣＲ１部分以外の部分における寄生抵抗の低減が課題となる。
【００６７】
窒化物半導体からなる層に不純物領域を形成する場合、たとえば不純物をイオン注入することにより当該不純物領域を形成する。この場合、不純物を活性化させるために、アニール処理が必要となる。このとき、アニール処理をたとえば１３００℃以上の高温で行うことにより、不純物原子が窒化物半導体の原子を置換し、さらに窒化物半導体の結晶性を回復させる。このようにして、不純物領域および金属層の接触抵抗を低下させることができる。
【００６８】
しかし、本発明者は、窒化物半導体からなる層にイオン注入による結晶欠陥が存在する場合において、不純物領域を金属層とオーミック接触させることができることを見出した。第１の実施形態によれば、不純物領域の表層には、当該不純物領域の一部として、非晶質の非晶質領域が形成されている。これにより、金属層と非晶質領域との接触抵抗を低下させることができる。
【００６９】
また、第１の実施形態における非晶質領域は、１３００℃未満の低温アニール処理により形成することができる。したがって、高温処理に不向きな半導体基板ＳＢ１を用いることができる。また、大面積の半導体基板ＳＢ１に対して、容易に温度分布が均一なアニール処理を行うことができる。したがって、半導体装置ＳＭ１の製造コストを下げることができる。
【００７０】
以上のように、第１の実施形態によれば、寄生抵抗を低減し、低損失化した半導体装置ＳＭ１を提供することができる。
【００７１】
（第２の実施形態）
図６は、第２の実施形態に係る半導体装置ＳＭ２の構成を示す断面図である。第２の実施形態に係る半導体装置ＳＭ２は、窒化物半導体層ＮＳ１が互いにバンドギャップの異なる第１半導体層ＦＳ１および第２半導体層ＳＳ１を備えている点を除いて、第１の実施形態に係る半導体装置ＳＭ１と同様の構成を有する。以下、詳細を説明する。
【００７２】
図６のように、窒化物半導体層ＮＳ１は、第１半導体層ＦＳ１と、第１半導体層ＦＳ１上に設けられ、半導体基板ＳＢ１の一面側に位置し、第１半導体層ＦＳ１よりもバンドギャップの大きい第２半導体層ＳＳ１と、を備えている。なお、第１半導体層ＦＳ１および第２半導体層ＳＳ１は、窒化物半導体である。これにより、第１半導体層ＦＳ１および第２半導体層ＳＳ１との界面において、ヘテロ界面が形成されている。これにより、当該ヘテロ界面が形成されることにより、第１半導体層ＦＳ１のうち第２半導体層ＳＳ１との界面付近において、二次元電子ガスが励起されている。すなわち、チャネル領域ＣＲ１の表層付近には、二次元電子ガスが励起されている。ここでいう「二次元電子ガス」とは、半導体中で二次元状に電子が分布する状態をいう。この「二次元電子ガス」における電子の移動度は、不純物ドーピングにより３次元に分布する電子よりも高い。このようにチャネル領ＣＲ１に二次元電子ガスが励起されていることにより、スイッチング速度が速い半導体装置ＳＭ１を得ることができる。
【００７３】
また、第１半導体層ＦＳ１は、たとえばＧａＮである。また、第２半導体層ＳＳ１は、たとえばＡｌＧａＮである。そのうち、Ｇａに対するＡｌの組成比は、たとえば０．５ａｔｏｍ％以上４０ａｔｏｍ％以下であり、好ましくは１０ａｔｏｍ％以上３０ａｔｏｍ％以下であり、さらに好ましくは１５ａｔｏｍ％以上３０ａｔｏｍ％以下である。これにより、スイッチング速度を向上させるために十分な濃度を有する二次元電子ガス層を実現しつつ、コンタクト抵抗の増大を抑制することができる。
この第２半導体層ＳＳ１は、ノンドープであっても、不純物がドーピングされていてもよい。また、ＡｌＧａＮである第２半導体層ＳＳ１の厚さは、たとえば１ｎｍ以上５０ｎｍであり、好ましくは１０ｎｍ以上４０ｎｍ以下であり、さらに好ましくは１５ｎｍ以上４０ｎｍ以下である。これにより、容易にヘテロ界面を形成することができる。したがって、ＧａＮである第１半導体層ＦＳ１に二次元電子ガスを励起することができる。
【００７４】
なお、第１半導体層ＦＳ１における二次元電子ガスの電子濃度は、たとえば５×１０１０ｃｍ−２以上４×１０１３ｃｍ−２以下である。
【００７５】
また、第１の実施形態と同様に、窒化物半導体層ＮＳ１は、ｐ型の不純物が含まれていてもよい。また、たとえば、窒化物半導体層ＮＳ１のうちｐ型の不純物は、いわゆるレトログレード分布になっている。これにより、短チャネル効果を抑制し、半導体装置ＳＭ２を微細化することができる。
【００７６】
窒化物半導体層ＮＳ１には、不純物領域である、ｎ型のソース領域ＳＲ１およびドレイン領域ＤＲ１が設けられている。なお、第２の実施形態において、ドリフト領域ＤＦ１は設けられていない。
【００７７】
不純物領域は、半導体基板ＳＢ１の主面側から第２半導体層ＳＳ１および第１半導体層ＦＳ１の一部を含む領域に形成されている。第１の非晶質領域ＦＡ１および第２の非晶質領域ＳＡ１は、それぞれ、ソース領域ＳＲ１およびドレイン領域ＤＲ１の表層に形成されている。この非晶質領域（第１の非晶質領域ＦＡ１および第２の非晶質領域ＳＡ１）は、たとえば、不純物領域の表層から第２半導体層ＳＳ１および第１半導体層ＦＳ１の一部を含む領域に形成されている。すなわち、非晶質領域は、第２半導体層ＳＳ１および第１半導体層ＦＳ１に亘って形成されている。一方で、非晶質領域は、第２半導体層ＦＳ１のみに形成されていてもよい。
【００７８】
また、少なくとも平面視でソース領域ＳＲ１およびドレイン領域ＤＲ１で挟まれた領域であるチャネル領域ＣＲ１上には、ゲート絶縁層ＧＩ１が設けられている。ここでは、ゲート絶縁層ＧＩ１は、たとえば、窒化物半導体層ＮＳ１全体に接して設けられている。
【００７９】
ここで、金属層であるソース電極ＳＥ１およびドレイン電極ＤＥ１は、ゲート絶縁層ＧＩ１に設けられた開口（符号不図示）を介して、それぞれソース領域ＳＲ１およびドレイン領域ＤＲ１に接している。
【００８０】
第２の実施形態の他の構成は、第１の実施形態と同様である。
【００８１】
第２の実施形態に係る半導体装置ＳＭ２の製造方法は、以下の点を除いて、第１の実施形態と同様である。
【００８２】
図２（ａ）より前の工程において、半導体基板ＳＢ１を準備する。ここでは、たとえば、ＭＯＣＶＤにより、Ｓｉである下地基板ＦＤ１上に、ＧａＮである第１半導体層ＦＳ１をエピタキシャル成長させる。次いで、ＭＯＣＶＤにより、第１半導体層ＦＳ１上に、ＡｌＧａＮである第２半導体層ＳＳ１をエピタキシャル成長させる。
【００８３】
以降の工程は、第１の実施形態と同様である。
【００８４】
第２の実施形態によれば、第１の実施形態と同様の効果を得ることができる。さらに、第２の実施形態によれば、窒化物半導体層ＮＳ１は、互いにバンドギャップの異なる第１半導体層ＦＳ１および第２半導体層ＳＳ１を備えている。これにより、第１半導体層ＦＳ１および第２半導体層ＳＳ１のヘテロ界面に、二次元電子ガスが励起されている。したがって、半導体装置ＳＭ２のチャネル抵抗を低減することができる。
【００８５】
以上、第２の実施形態では、第２半導体層ＳＳ１がＡｌＧａＮである場合について説明したが、二次元電子ガスを励起する材料であればＡｌＧａＮに限られない。
【００８６】
（第３の実施形態）
図７は、第３の実施形態に係る半導体装置ＳＭ３の構成を示す断面図である。第３の実施形態に係る半導体装置ＳＭ３は、さらにドリフト領域ＤＦ１が形成されている点を除いて、第２の実施形態に係る半導体装置ＳＭ２と同様の構成を有する。以下、詳細を説明する。
【００８７】
図７のように、窒化物半導体層ＮＳ１には、ｎ型のソース領域ＳＲ１、ドリフト領域ＤＦ１およびドレイン領域ＤＲ１が設けられている。ドリフト領域ＤＦ１は、たとえば第１の実施形態と同様の構成を有する。
他の構成は、第２の実施形態と同様である。
【００８８】
なお、第１半導体層ＦＳ１における二次元電子ガスの電子濃度は、たとえば５×１０９ｃｍ−２以上４×１０１３ｃｍ−２以下である。または、当該電子濃度は、たとえば５×１０９ｃｍ−２以上５×１０１１ｃｍ−２以下であることが好ましい。電子濃度が上記範囲内であることにより、閾値電圧を高くすることができる。
【００８９】
第３の実施形態によれば、第２の実施形態と同様の効果を得ることができる。
また、第３の実施形態によれば、ドリフト領域ＤＦ１が設けられている。ここで、第２の実施形態のように、第１半導体層ＦＳ１のうち第２半導体層ＳＳ１との界面付近に二次元電子ガスが励起されている場合、閾値電圧が低くなる傾向にある。閾値電圧を高くするためには、たとえばＡｌＧａＮである第２半導体層ＳＳ１のうちＡｌの組成比を下げることが考えられる。しかしながら、第２半導体層ＳＳ１におけるＡｌの組成比を下げた場合、二次元電子ガスにおける電子濃度が減少し、寄生抵抗が増大してしまう可能性がある。そこで、第３の実施形態のように、ドリフト領域ＤＦ１が設けられていることにより、閾値電圧を高めるとともに、低損失な半導体装置ＳＭ３を提供することができる。
【００９０】
（第４の実施形態）
図８は、第４の実施形態に係る半導体装置ＳＭ４を示す断面図である。第４の実施形態に係る半導体装置ＳＭ４は、非晶質領域に接する金属層の構成を除いて、第２の実施形態に係る半導体装置ＳＭ２と同様の構成を有する。以下、詳細に説明する。
【００９１】
図８に示すように、非晶質領域の表面には、凹部ＲＣ１が形成されている。非晶質領域に接する金属層の一部は、凹部ＲＣ１内に位置している。本実施形態においては、第１の非晶質領域ＦＡ１の表面、および第２の非晶質領域ＳＡ１の表面に、凹部ＲＣ１がそれぞれ形成される。そして、ソース電極ＳＥ１のうちソースコンタクトＳＣ１の下端部分が、第１の非晶質領域ＦＡ１に設けられた凹部ＲＣ１内に位置する。また、ドレイン電極ＤＥ１のうちドレインコンタクトＤＣ１の下端部分が、第２の非晶質領域ＳＡ１に設けられた凹部ＲＣ１内に位置する。
このように、金属層の一部が非晶質領域に設けられた凹部ＲＣ１内に位置することにより、金属層と非晶質領域との接触面積が増大する。このため、ソース領域ＳＲ１およびドレイン領域ＤＲ１におけるコンタクト抵抗の低減を図ることが可能となる。
【００９２】
本実施形態において、第１半導体層ＦＳ１は、ＧａＮにより構成される。また、第２半導体層ＳＳ１は、ＡｌＧａＮにより構成される。
非晶質領域は、たとえば第２半導体層ＳＳ１および第１半導体層ＦＳ１に亘って形成されている。すなわち、非晶質領域の下端は、第１半導体層ＦＳ１中に位置することとなる。
【００９３】
凹部ＲＣ１は、たとえば第２半導体層ＳＳ１を貫通して第１半導体層ＦＳ１に至っている。このため、凹部ＲＣ１中に位置する金属層の一部は、第２半導体層ＳＳ１を貫通して第１半導体層ＦＳ１と接することとなる。すなわち、ソースコンタクトＳＣ１およびドレインコンタクトＤＣ１は、第１半導体層ＦＳ１と接続する。
このように、ソース電極ＳＥ１およびドレイン電極ＤＥ１は、第２半導体層ＳＳ１を介さずに、第１半導体層ＦＳ１に接続される。このため、第２半導体層ＳＳ１に含有されるＡｌの影響に起因して接触抵抗や拡散層中の抵抗が増大してしまうことを抑制できる。また、Ｇａに対するＡｌの組成比を十分に高くして、二次元電子ガス中の電子濃度を高くすることができる。これにより、低損失な素子を実現することが可能となる。
【００９４】
なお、凹部ＲＣ１は、たとえば第２半導体層ＳＳ１を貫通せず、第２半導体層ＳＳ１中にのみ設けられていてもよい。この場合においても、第２半導体層ＳＳ１中をキャリアが流れる電流経路を短縮することができる。したがって、拡散層中の抵抗を低減し、低損失な素子を実現することができる。
【００９５】
本実施形態において、金属層は、他の層を介さずに、不純物領域と直接接触している。すなわち、ソースコンタクトＳＣ１およびドレインコンタクトＤＣ１は、他の層を介さずに、それぞれソース領域ＳＲ１およびドレイン領域ＤＲ１に直接接触している。このような場合においても、金属層はソース領域ＳＲ１およびドレイン領域ＤＲ１に設けられた非晶質領域と接触するため、ソース領域ＳＲ１およびドレイン領域ＤＲ１におけるコンタクト抵抗を十分に低減することができる。
また、このようにコンタクト抵抗を低減することにより、コンタクト径を小さくし、トランジスタの微細化を図ることができる。したがって、微細な構造を有する低耐圧品として、半導体装置ＳＭ４を形成することが可能となる。本実施形態において、半導体装置ＳＭ４が低耐圧品である場合には、ソース領域ＳＲ１とドレイン領域ＤＲ１の間隔は、たとえば０．２μｍ以上５μｍ以下とすることができる。
【００９６】
図９は、図８に示す半導体装置ＳＭ４の構成を示す平面図である。なお、図９において、層間絶縁膜ＩＩ１およびゲート絶縁膜ＧＩ１は示されていない。
図９（ａ）に示すように、凹部ＲＣ１は、たとえば一の方向に延伸する溝状に設けられる。本実施形態において、ソース領域ＳＲ１の凹部ＲＣ１およびドレイン領域の凹部ＲＣ１は、たとえばゲート電極ＧＥ１の延伸方向と同一方向に延伸する溝状に形成される。この場合、ソースコンタクトＳＣ１を埋め込むソース開口部ＳＯ１およびドレインコンタクトＤＣ１を埋め込むドレイン開口部ＤＯ１についても、たとえばゲート電極ＧＥ１の延伸方向と同一方向に延伸する溝状に形成される。
【００９７】
図９（ｂ）に示すように、凹部ＲＣ１は、たとえば非晶質領域の表面に、互いに離間するよう複数設けられていてもよい。この場合、ソース領域ＳＲ１に設けられる複数の凹部ＲＣ１は、ゲート電極ＧＥ１の延伸方向と同一方向に配列される。また、ドレイン領域ＤＲ１に設けられる複数の凹部ＲＣ１についても、ゲート電極ＧＥ１の延伸方向と同一方向に配列される。
また、図９（ｃ）に示すように、凹部ＲＣ１は、ソース領域ＳＲ１とドレイン領域ＤＲ１のそれぞれにおいて、非晶質領域の表面に一つのみ形成されていてもよい。
【００９８】
次に、本実施形態に係る半導体装置ＳＭ４の製造方法を説明する。図１０は、本実施形態に係る半導体装置ＳＭ４の製造方法を説明するための断面図である。
本実施形態に係る半導体装置ＳＭ４の製造方法は、金属層を形成する工程の前において、非晶質領域の表面に凹部ＲＣ１を形成する工程を備える点を除いて、第２の実施形態に係る半導体装置ＳＭ２の製造方法と同様である。
【００９９】
まず、第２の実施形態に係る半導体装置ＳＭ２の製造方法と同様にして、層間絶縁膜ＩＩ１を形成する工程まで行う。これにより、図１０（ａ）に示す構造が得られる。
【０１００】
次に、図１０（ｂ）に示すように、層間絶縁膜ＩＩ１およびゲート絶縁膜ＧＩ１にソース開口部ＳＯ１およびドレイン開口部ＤＯ１を形成する工程において、ソース開口部ＳＯ１およびドレイン開口部ＤＯ１とともに凹部ＲＣ１を形成する。本実施形態では、第１の非晶質領域ＦＡ１に凹部ＲＣ１が形成される条件により、ソース領域ＳＲ１に接続するソース開口部ＳＯ１を形成する。また、第２の非晶質領域ＳＡ１に凹部ＲＣ１が形成される条件により、ドレイン領域ＤＲ１に接続するドレイン開口部ＤＯ１を形成する。
このように、本実施形態では、工程数を増やすことなく、凹部ＲＣ１を形成することができる。このため、製造工程が煩雑になることを回避しつつ、コンタクト抵抗の低減を図ることが可能となる。
なお、ソース開口部ＳＯ１およびドレイン開口部ＤＯ１の形成は、たとえばＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）により行われる。
【０１０１】
なお、凹部ＲＣ１を形成する方法は、上述のものに限られない。たとえば非晶質の不純物領域を形成する工程の前に凹部ＲＣ１が形成されてもよい。この場合、凹部ＲＣ１の深さに合わせて、非晶質領域の深さを調整することができる。このため、凹部ＲＣ１を確実に非晶質領域内に収めることが可能となる。
【０１０２】
その後、第２の実施形態と同様にして、金属層（ソース電極ＳＥ１およびドレイン電極ＤＥ１）を形成する。金属層を形成する工程では、金属層の一部が凹部ＲＣ１内に位置するように金属層を形成する。これにより、半導体装置ＳＭ４が得られる。
【０１０３】
図１１は、図８に示す半導体装置ＳＭ４の変形例の構成を示す断面図である。本変形例に係る半導体装置ＳＭ４は、ソースフィールドプレート電極ＳＦ１を備えている。
ソースフィールドプレート電極ＳＦ１は、一端が平面視でゲート電極ＧＥ１とドレイン電極ＤＥ１との間に位置するように設けられる。このようにソースフィールドプレート電極ＳＦ１を形成することにより、ゲート電極ＧＥ１のドレイン側端部に集中する電界を緩和することができる。このため、素子の高耐圧化を図ることが可能となる。
【０１０４】
ソースフィールドプレート電極ＳＦ１は、絶縁膜を介して半導体基板ＳＢ１上に形成される。本実施形態では、ソースフィールドプレート電極ＳＦ１は、ゲート絶縁膜ＧＩ１および層間絶縁膜ＩＩ１を介して半導体基板ＳＢ１上に形成される。
なお、ソースフィールドプレート電極ＳＦ１下に位置する絶縁膜は、単層膜であってもよく、３層以上の積層膜であってもよい。たとえば、ソースフィールドプレート電極ＳＦ１下に位置する絶縁膜は、層間絶縁膜ＩＩ１のみであってもよい。この場合、ゲート電極ＧＥ１周辺のゲート絶縁膜ＧＩ１は、たとえばエッチング除去されることとなる。
【０１０５】
ソースフィールドプレート電極ＳＦ１は、ソース電極ＳＥ１と接続している。本実施形態では、ソースフィールドプレート電極ＳＦ１は、ソース配線ＳＩ１と接続し、かつ平面視でソース電極ＳＥ１側からゲート電極ＧＥ１とドレイン電極ＤＥ１との間の位置まで延びている。このように、ソースフィールドプレート電極ＳＦ１がソース電極ＳＥ１と接続することにより、ソースフィールドプレート電極ＳＦ１の電位をソース電極ＳＥ１と同電位に保つことができる。したがって、素子特性の安定化を図ることが可能となる。
なお、ソースフィールドプレート電極ＳＦ１は、たとえばソース電極ＳＥ１を形成する工程において、ソース配線ＳＩ１のドレイン側端部が平面視でゲート電極ＧＥ１とドレイン電極ＤＥ１の間に位置するよう、ソース電極ＳＥ１を形成することにより得られる。
【０１０６】
ソースフィールドプレート電極ＳＦ１の、ゲート電極ＧＥ１のドレイン側端部と重なる部分から、ゲート電極ＧＥ１とドレイン電極ＤＥ１との間に位置する一端までの長さ（以下、ソースフィールドプレート電極長ともいう）は、ドレイン耐圧に応じて適宜選択することができる。また、ソースフィールドプレート電極ＳＦ１下に位置する絶縁膜の厚さ（以下、ソースフィールドプレート絶縁膜厚ともいう）についても、ドレイン耐圧に応じて適宜選択することができる。
ドレイン耐圧が６００Ｖ程度であり、ドリフト長が１０μｍ程度の半導体装置ＳＭ４においては、ソースフィールドプレート電極長は、たとえば０．５μｍ以上５μｍ以下である。また、この場合、ソースフィールドプレート絶縁膜厚は、たとえば０．２μｍ以上１μｍ以下である。
【０１０７】
本実施形態においても、第２の実施形態と同様の効果を得ることができる。
また、本実施形態によれば、金属層の一部が非晶質領域に設けられた凹部ＲＣ１内に位置する。これにより、ソース領域よびドレイン領域におけるコンタクト抵抗の低減を図ることが可能となる。
【０１０８】
（第５の実施形態）
図１２は、第５の実施形態に係る半導体装置ＳＭ５の構成を示す断面図である。第５の実施形態に係る半導体装置ＳＭ５は、ゲートフィールドプレート電極ＧＦ１を備えている点を除いて、第４の実施形態に係る半導体装置ＳＭ４と同様の構成を有する。
以下、詳細に説明する。
【０１０９】
図１２に示すように、半導体装置ＳＭ５は、ゲートフィールドプレート電極ＧＦ１を備えている。ゲートフィールドプレート電極ＧＦ１は、ゲート電極ＧＥ１と接続される。また、ゲートフィールドプレート電極ＧＦ１の一端は、平面視でゲート電極ＧＥ１とドレイン電極ＤＥ１との間に位置する。このようにゲートフィールドプレート電極ＧＦ１を形成することにより、ゲート電極ＧＥ１のドレイン側端部に集中する電界を緩和することができる。このため、素子の高耐圧化を図ることが可能となる。
本実施形態においては、ゲートフィールドプレート電極ＧＦ１は、たとえばゲート電極ＧＥ１と一体として形成される。ゲート電極ＧＥ１のうちドレイン側へ延びた端部が、ゲートフィールドプレート電極ＧＦ１を構成することとなる。
【０１１０】
ゲートフィールドプレート電極ＧＦ１の、ゲート電極ＧＥ１のドレイン側端部と接する部分から、ゲート電極ＧＥ１とドレイン電極ＤＥ１との間に位置する一端までの長さ（以下、ゲートフィールドプレート電極長ともいう）は、ドレイン耐圧に応じて適宜選択することができる。また、ゲートフィールドプレート電極ＧＦ１下に位置する絶縁膜の厚さ（以下、ゲートフィールドプレート絶縁膜厚ともいう）についても、ドレイン耐圧に応じて適宜選択することができる。
ドレイン耐圧が６００Ｖ程度であり、ドリフト長が１０μｍ程度の半導体装置ＳＭ５においては、ゲートフィールドプレート電極長は、たとえば０．１μｍ以上３μｍ以下である。また、この場合、ゲートフィールドプレート絶縁膜厚は、たとえば０．０５μｍ以上０．４μｍ以下である。
【０１１１】
第２半導体層ＳＳ１のうち、ゲート電極ＧＥ１下に位置する部分には、たとえば凹部ＲＣ２が形成される。凹部ＲＣ２は、第２半導体層ＳＳ１のうちチャネル領域ＣＲ１上に位置する部分に形成される。このため、第２半導体層ＳＳ１は、チャネル領域ＣＲ１上に位置する部分において、薄膜化されることとなる。これにより、半導体素子のしきい値電圧を高めることができる。
第２半導体層ＳＳ１のうちチャネル領域ＣＲ１上に位置する部分の膜厚は、半導体素子のしきい値電圧により適宜設計することができる。当該膜厚は、たとえば１ｎｍ以上４０ｎｍ以下であり、好ましくは１ｎｍ以上１０ｎｍ以下である。
【０１１２】
第２半導体層ＳＳ１上には、たとえばパッシベーション膜ＰＡ１が形成される。パッシベーション膜ＰＡ１のうち凹部ＲＣ２と重なる部分には、開口が設けられている。パッシベーション膜ＰＡ１は、たとえばＳｉＯ２、またはＳｉ３Ｎ４により構成される。パッシベーション膜ＰＡ１の膜厚は、たとえば０．０１μｍ以上１μｍ以下である。
なお、本実施形態において、半導体装置ＳＭ５は、パッシベーション膜ＰＡ１を有していなくともよい。
【０１１３】
ゲート絶縁膜ＧＩ１は、たとえばパッシベーション膜ＰＡ１上に形成される。この場合、ゲート絶縁膜ＧＩ１の一部は、凹部ＲＣ２内、およびパッシベーション膜ＰＡ１に形成された上記開口内に形成されることとなる。
また、ゲート電極ＧＥ１の一部は、たとえば凹部ＲＣ２上に形成される。この場合、ゲート電極ＧＥ１のうち凹部ＲＣ２と重ならず、かつドレイン側に位置する端部が、ゲートフィールドプレート電極ＧＦ１を構成することとなる。
【０１１４】
次に、本実施形態に係る半導体装置ＳＭ５の製造方法を説明する。図１３および図１４は、本実施形態に係る半導体装置ＳＭ５の製造方法を説明するための断面図である。
【０１１５】
まず、第４の実施形態と同様にして、第１の非晶質領域ＦＡ１および第２の非晶質領域ＳＡ１を形成する工程まで行う。次いで、第２半導体層ＳＳ１上に、パッシベーション膜ＰＡ１を形成する。これにより、図１３（ａ）に示す構造が得られる。
パッシベーション膜ＰＡ１は、たとえばプラズマＣＶＤ法によりＳｉＯ２膜またはＳｉ３Ｎ４膜を成膜することにより形成される。なお、パッシベーション膜ＰＡ１を形成する前に、第２半導体層ＳＳ１の表面を硫酸過水溶液で洗浄してもよい。
【０１１６】
次に、図１３（ｂ）に示すように、第２半導体層ＳＳ１に凹部ＲＣ２を形成する。このとき、パッシベーション膜ＰＡ１のうち凹部ＲＣ２と重なる部分には、開口が形成される。
凹部ＲＣ２は、たとえばレジスト膜をマスクとしたドライエッチングにより形成される。本実施形態では、パッシベーション膜ＰＡ１上に形成されたレジスト膜をマスクとして、パッシベーション膜ＰＡ１および第２半導体層ＳＳ１をドライエッチングすることにより、凹部ＲＣ２が形成されることとなる。
なお、当該エッチング工程では、チャネル領域ＣＲ１上に位置する第２半導体層ＳＳ１の表面が露出すればよく、凹部ＲＣ２を形成せずともよい。
【０１１７】
次に、図１４（ａ）に示すように、パッシベーション膜ＰＡ１上、および凹部ＲＣ２内にゲート絶縁膜ＧＩ１を形成する。
次に、図１４（ｂ）に示すように、ゲート絶縁膜ＧＩ１上にゲート電極ＧＥ１を形成する。ゲート電極ＧＥ１は、ドレイン側の端部が平面視でチャネル領域ＣＲ１の外側に位置するように設けられる。これにより、チャネル寄生抵抗を低減することが可能となる。
【０１１８】
その後の工程は、第４の実施形態に係る半導体装置ＳＭ４の製造方法と同様に行うことができる。これにより、半導体装置ＳＭ５が得られる。
【０１１９】
図１５は、図１２に示す半導体装置ＳＭ５の変形例の構成を示す断面図である。図１５に示すように、半導体装置ＳＭ５は、さらにソースフィールドプレート電極ＳＦ１を備えていてもよい。ソースフィールドプレート電極ＳＦ１は、たとえば図１１に示す第４の実施形態におけるソースフィールドプレート電極ＳＦ１と同様の構成を有することができる。
【０１２０】
本変形例では、ソースフィールドプレート電極長は、ゲートフィールドプレート電極ＧＦ１のドレイン側端部と重なる部分から、ゲート電極ＧＥ１とドレイン電極ＤＥ１との間に位置する一端までの長さとなる。
ドレイン耐圧が６００Ｖ程度であり、ドリフト長が７μｍ程度の半導体装置ＳＭ５においては、ソースフィールドプレート電極長は、たとえば１μｍ以上４μｍ以下である。また、ソースフィールドプレート絶縁膜厚は、たとえば０．５μｍ以上１μｍ以下である。ゲートフィールドプレート電極長は、たとえば０．１μｍ以上１μｍ以下である。また、この場合、ゲートフィールドプレート絶縁膜厚は、たとえば０．０５μｍ以上０．４μｍ以下である。
【０１２１】
本実施形態においても、第４の実施形態と同様の効果を得ることができる。
また、本実施形態に係る半導体装置ＳＭ５には、凹部ＲＣ２が設けられている。このため、チャネル領域ＣＲ１上に位置する第２半導体層ＳＳ１が薄膜化されることとなる。したがって、半導体素子のしきい値電圧を高めることができる。
【０１２２】
（第６の実施形態）
図１６は、第６の実施形態に係る半導体装置ＳＭ６の構成を示す断面図である。本実施形態に係る半導体装置ＳＭ６は、ドリフト領域ＤＦ１を備えている点を除いて、第４の実施形態と同様の構成を有している。
図１６に示すドリフト領域ＤＦ１は、たとえば第３の実施形態に係る半導体装置ＳＭ３を構成するドリフト領域ＤＦ１と同様の構成を有している。
【０１２３】
図１７は、図１６に示す半導体装置ＳＭ６の変形例を示す断面図である。図１７に示すように、半導体装置ＳＭ６は、さらにソースフィールドプレート電極ＳＦ１を備えていてもよい。ソースフィールドプレート電極ＳＦ１は、たとえば図１１に示す第４の実施形態におけるソースフィールドプレート電極ＳＦ１と同様の構成を有することができる。
【０１２４】
本実施形態においても、第４の実施形態と同様の効果を得ることができる。
また、ドリフト領域ＤＦ１が設けられていることにより、閾値電圧を高めるとともに、低損失な半導体装置を提供することができる。
【０１２５】
（第７の実施形態）
図１８は、第７の実施形態に係る半導体装置ＳＭ７の構成を示す断面図である。本実施形態に係る半導体装置ＳＭ７は、凹部ＲＣ２の構成を除いて、第５の実施形態に係る半導体装置ＳＭ５と同様の構成を有する。
以下、詳細に説明する。
【０１２６】
本実施形態において、ゲート電極ＧＥ１下に位置する凹部ＲＣ２は、第２半導体層ＳＳ１を貫通して第１半導体層ＦＡ１に至るように形成されている。なお、凹部ＲＣ２は、たとえばゲート電極ＧＥ１の延伸方向と同一方向に延伸する溝状に設けられる。このように、凹部ＲＣ２が第２半導体層ＳＳ１を貫通するように設けられているため、ノーマリーオフ型の半導体素子が実現される。
なお、第１半導体層ＦＡ１にｐ型不純物となるII族元素を添加することもできる。これにより、半導体素子のしきい値電圧をさらに高めることができる。II族元素としては、たとえばＭｇを用いることができる。また、第１半導体層ＦＡ１中におけるｐ型不純物濃度は、たとえば１×１０１５ｃｍ−３以上１×１０１９ｃｍ−３以下である、好ましくは１×１０１７ｃｍ−３以上５×１０１８ｃｍ−３以下である。
【０１２７】
本実施形態において、凹部ＲＣ１と凹部ＲＣ２の深さは、たとえば互いに等しい。この場合、凹部ＲＣ１と凹部ＲＣ２を同時に形成することが可能となる。したがって、凹部ＲＣ２を形成するにあたり、製造工程が煩雑となることを回避することができる。
なお、本実施形態において、ゲート電極ＧＥ１は、少なくとも一部がＲＣ２内に位置するよう、窒化物半導体層ＮＳ１上に形成される。
【０１２８】
次に、本実施形態に係る半導体装置ＳＭ７の製造方法を説明する。図１９は、本実施形態に係る半導体装置ＳＭ７の製造方法を説明するための断面図である。
【０１２９】
まず、第５の実施形態と同様にして、半導体基板ＳＢ１を用意する。次いで、図１９（ａ）に示すように、窒化物半導体層ＮＳ１の表面に凹部ＲＣ１を形成する。このとき、窒化物半導体層ＮＳ１の表面であって凹部ＲＣ１と離間する位置に、凹部ＲＣ１と同時に凹部ＲＣ２を形成する。このため、凹部ＲＣ１と凹部ＲＣ２は、互いに深さが等しくなる。
凹部ＲＣ１および凹部ＲＣ２は、たとえば第２半導体層ＳＡ１を貫通して第１半導体層ＦＡ１に至るように形成される。
【０１３０】
次に、図１９（ｂ）に示すように、第１の非晶質領域ＦＡ１を含むソース領域ＳＲ１を形成するとともに、第２の非晶質領域ＳＡ１を含むドレイン領域ＤＲ１を形成する。このとき、凹部ＲＣ１が第１の非晶質領域ＦＡ１内または第２の非晶質領域ＳＡ１内に収まるように、ソース領域ＳＲ１およびドレイン領域ＤＲ１が形成される。
【０１３１】
次いで、パッシベーション膜ＰＡ１を形成する。パッシベーション膜ＰＡ１は、第２半導体層ＳＡ１上、凹部ＲＣ１内、および凹部ＲＣ２内に形成される。次いで、パッシベーション膜ＰＡ１のうち、凹部ＲＣ１内および凹部ＲＣ２内に位置する部分を、選択的に除去する。次いで、ゲート絶縁膜ＧＩ１およびゲート電極ＧＥ１を順に形成する。ゲート電極ＧＥ１は、少なくとも一部がＲＣ２内に位置するよう、窒化物半導体層ＮＳ１上に形成される。
その後の工程は、第５の実施形態に係る半導体装置ＳＭ５の製造方法と同様に行うことができる。これにより、半導体装置ＳＭ７が得られる。
【０１３２】
図２０は、図１８に示す半導体装置ＳＭ７の変形例を示す断面図である。図２０に示すように、半導体装置ＳＭ７は、さらにソースフィールドプレート電極ＳＦ１を備えていてもよい。ソースフィールドプレート電極ＳＦ１は、たとえば図１１に示す第４の実施形態におけるソースフィールドプレート電極ＳＦ１と同様の構成を有することができる。
【０１３３】
本実施形態においても、第４の実施形態と同様の効果を得ることができる。
また、本実施形態によれば、ゲート電極ＧＥ１下に、第２半導体層ＳＳ１を貫通して第１半導体層ＦＡ１に至るように、凹部ＲＣ２が形成されている。このため、ノーマリーオフ型の半導体素子を実現することが可能となる。
【０１３４】
以上、第１から第７の実施形態ではトランジスタについて説明したが、ｐｎ接合ダイオードにおいても本実施形態を適用することができる。たとえば、ｐ型およびｎ型の不純物領域と、それぞれの金属層との界面において、非晶質領域が形成されていてもよい。これにより、寄生抵抗を低減し、低損失化したｐｎ接合ダイオードを得ることができる。
【０１３５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１３６】
実施の形態に記載された内容の一部を以下に記載する。
（１）半導体装置の製造方法は、少なくとも一面側に窒化物半導体からなる窒化物半導体層を有する半導体基板に、第１導電型の不純物を注入して、非晶質の不純物領域を形成する工程と、前記半導体基板をアニール処理する工程と、前記不純物領域のうち非晶質の非晶質領域と接するように、金属層を形成する工程と、を備える。
（２）（１）の半導体装置の製造方法において、前記不純物領域を形成する前記工程において、前記窒化物半導体層に第１の前記不純物領域であるソース領域を形成するとともに、前記窒化物半導体層のうち平面視で前記ソース領域から離間した位置に第２の前記不純物領域であるドレイン領域を形成し、少なくとも前記窒化物半導体層のうち平面視で前記ソース領域および前記ドレイン領域に挟まれた領域であるチャネル領域上に、ゲート絶縁層を形成する工程と、前記ゲート絶縁層上に接するように、ゲート電極を形成する工程と、をさらに備える。
（３）（１）または（２）の半導体装置の製造方法において、前記半導体基板は、Ｓｉ基板を備え、前記窒化物半導体層は、前記Ｓｉ基板上に設けられている。
（４）（１）〜（３）のいずれかの半導体装置の製造方法において、前記半導体基板の直径は６ｉｎｃｈ以上である。
（５）（１）〜（４）のいずれかの半導体装置の製造方法において、前記窒化物半導体は、ＧａＮにより構成される第１半導体層と、前記第１半導体層上に設けられ、かつＡｌＧａＮにより構成される第２半導体層と、からなり、前記金属層を形成する前記工程の前において、前記窒化物半導体層の表面に第１凹部を形成する工程を備え、前記金属層を形成する前記工程は、前記金属層の一部が前記第１凹部内に位置するよう前記金属層を形成する。
（６）（５）の半導体装置の製造方法において、前記第１凹部を形成する前記工程は、前記不純物領域を形成する前記工程の前に行われる。
（７）（５）の半導体装置の製造方法において、前記第１凹部を形成する前記工程において、前記窒化物半導体層の表面であって前記第１凹部と離間する位置に、前記第１凹部と同時に第２凹部が形成され、少なくとも一部が前記第２凹部内に位置するよう、前記窒化物半導体層上にゲート電極を形成する工程をさらに備える。
（８）（５）の半導体装置の製造方法において、前記半導体基板をアニール処理する前記工程の後であって前記金属層を形成する前記工程の前において、前記半導体基板上に層間絶縁膜を形成する工程と、前記層間絶縁膜に前記金属層を埋め込むための開口を形成する工程と、をさらに備え、前記第１凹部は、前記開口を形成する前記工程において、前記開口とともに形成される。
【符号の説明】
【０１３７】
ＳＭ１、ＳＭ２、ＳＭ３、ＳＭ４、ＳＭ５、ＳＭ６、ＳＭ７  半導体装置
ＳＢ１  半導体基板
ＦＤ１  下地基板
ＮＳ１  窒化物半導体層
ＦＳ１  第１半導体層
ＳＳ１  第２半導体層
ＳＲ１  ソース領域
ＤＲ１  ドレイン領域
ＣＲ１  チャネル領域
ＤＦ１  ドリフト領域
ＧＩ１  ゲート絶縁層
ＰＦ１  保護層
ＦＡ１  第１の非晶質領域
ＳＡ１  第２の非晶質領域
ＧＥ１  ゲート電極
ＳＯ１  ソース開口部
ＳＥ１  ソース電極
ＳＩ１  ソース配線
ＳＣ１  ソースコンタクト
ＤＯ１  ドレイン開口部
ＤＥ１  ドレイン電極
ＤＩ１  ドレイン配線
ＤＣ１  ドレインコンタクトＤＣ１
ＩＩ１  層間絶縁層
ＰＲ１  フォトレジスト層
ＲＣ１、ＲＣ２  凹部
ＳＦ１  ソースフィールドプレート電極
ＧＦ１  ゲートフィールドプレート電極
ＰＡ１  パッシベーション膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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