(57)【特許請求の範囲】
【請求項１】
内部配線層（２３）と、
前記内部配線層上に積層される複数の絶縁層（３３，３４）と、
前記複数の絶縁層の上方に配置されて、その少なくとも一部が前記複数の絶縁層を介して前記内部配線層の少なくとも一部と対向する電極パッド（２５）と、
を備え、
前記複数の絶縁層は、前記内部配線層上に積層される隣接絶縁層（３４）のヤング率が他の絶縁層（３３）のヤング率よりも小さく、前記隣接絶縁層の破壊強度が前記他の絶縁層の破壊強度よりも大きくなるように構成され、
前記他の絶縁層は、窒化シリコンおよびテトラエトキシシランのいずれかを主体として構成され、
前記隣接絶縁層のヤング率が８０ＧＰａ以下であることを特徴とする半導体装置。
【請求項２】
前記隣接絶縁層は、スピンオングラス、ボラジン系化合物および多孔質シリカのいずれかを主体として構成されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記他の絶縁層（３５〜３７）は、２層以上の絶縁層からなり、前記隣接絶縁層上に積層されるテトラエトキシシランを主体とする層上に窒化シリコンを主体とする層が積層されて構成されることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記内部配線層は、アルミニウムおよび銅のいずれかを主体として構成されることを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
従来、半導体装置は、表面に設けられる電極パッドにワイヤ等がボンディング接続されて構成されている。このボンディング時には電極パッドを介して当該電極パッドの下層の層間絶縁膜に応力が作用する場合があり、その応力によっては層間絶縁膜にクラック等が生じてしまうという問題がある。この問題に対応する技術として、下記特許文献１に示す半導体装置が知られている。
【０００３】
特許文献１に開示される半導体装置は、内部配線層上に積層される有機ＳＯＧ層および補強絶縁層を介して電極パッドが配置され、パッシベーション層により覆われる電極パッドの下方に設けられるヴィアを介して電極パッドと内部配線層とが電気的に接続されるように構成されている。このため、ボンディング時に電極パッドを介して応力が作用する場合でも、有機ＳＯＧ層が硬度の高い補強絶縁層により保護されるため、有機ＳＯＧ層でのクラック発生が防止される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−３４０５６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、基板の小型化による制約等のため、電極パッドのうちボンディング時やプローブを利用した検査時に押圧力が作用する部位の下方に内部配線層を配置しなければならない場合がある。この場合には、上記特許文献１に開示される構成を採用することができず、上記押圧力のために内部配線層が塑性変形する場合があり、この弾性変形した内部配線層により他の絶縁層にクラックが生じる可能性がある。
【０００６】
本発明は、上述した課題を解決するためになされたものであり、その目的とするところは、電極パッドの下方に位置する内部配線層が塑性変形する場合でもこの内部配線層上に積層される絶縁層におけるクラック発生を抑制し得る半導体装置を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、特許請求の範囲の請求項１に記載の半導体装置は、内部配線層（２３）と、前記内部配線層上に積層される複数の絶縁層（３３，３４）と、前記複数の絶縁層の上方に配置されて、その少なくとも一部が前記複数の絶縁層を介して前記内部配線層の少なくとも一部と対向する電極パッド（２５）と、を備え、前記複数の絶縁層は、前記内部配線層上に積層される隣接絶縁層（３４）のヤング率が他の絶縁層（３３）のヤング率よりも小さく、前記隣接絶縁層の破壊強度が前記他の絶縁層の破壊強度よりも大きくなるように構成され、前記他の絶縁層は、窒化シリコンおよびテトラエトキシシランのいずれかを主体として構成され、前記隣接絶縁層のヤング率が８０ＧＰａ以下であることを特徴とする。
なお、特許請求の範囲および上記手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明の効果】
【０００８】
請求項１の発明では、内部配線層上に複数の絶縁層が積層されており、電極パッドの少なくとも一部が複数の絶縁層を介して内部配線層の少なくとも一部と対向する。そして、複数の絶縁層は、内部配線層に接する隣接絶縁層のヤング率が他の絶縁層のヤング率よりも小さく、隣接絶縁層の破壊強度が他の絶縁層の破壊強度よりも大きくなるように構成される。また、他の絶縁層は、窒化シリコンおよびテトラエトキシシランのいずれかを主体として構成され、隣接絶縁層のヤング率が８０ＧＰａ以下である。
【０００９】
これにより、電極パッドに対して上記押圧力が作用することでこの作用部位の下方に位置する内部配線層が塑性変形する場合でも、この内部配線層に接する隣接絶縁層のヤング率が比較的小さいため、内部配線層の塑性変形による歪に起因して隣接絶縁層に生じる応力が小さくなる。このため、この隣接絶縁層を介して他の絶縁層に伝わる応力を低減することができる。特に、隣接絶縁層の破壊強度が他の絶縁層の破壊強度よりも大きくなるように構成されるため、内部配線層の塑性変形に起因する隣接絶縁層自体のクラック発生も抑制することができる。したがって、電極パッドの下方に位置する内部配線層が塑性変形する場合でもこの内部配線層上に積層される絶縁層におけるクラック発生を好適に抑制することができる。
【図面の簡単な説明】
【００１０】
【図１】第１実施形態に係る半導体装置を示す断面図である。
【図２】弾性材料および弾塑性材料の応力−歪み特性を示すグラフである。
【図３】図３（Ａ）は、緩和層が第３配線層上に形成された状態を示す断面図であり、図３（Ｂ）は、図３（Ａ）の構成における応力分布のシミュレーション結果である。
【図４】図４（Ａ）は、緩和層が第１ＴＥＯＳ層およびＰ−ＳｉＮ層間に形成された状態を示す断面図であり、図４（Ｂ）は、図４（Ａ）の構成における応力分布のシミュレーション結果である。
【図５】図５（Ａ）は、緩和層がＰ−ＳｉＮ層および第２ＴＥＯＳ層間に形成された状態を示す断面図であり、図５（Ｂ）は、図５（Ａ）の構成における応力分布のシミュレーション結果である。
【図６】図６（Ａ）は、緩和層が第２ＴＥＯＳ層および電極パッド間に形成された状態を示す断面図であり、図６（Ｂ）は、図６（Ａ）の構成における応力分布のシミュレーション結果である。
【図７】図７（Ａ）は、緩和層が形成されていない状態を示す断面図であり、図７（Ｂ）は、図７（Ａ）の構成における応力分布のシミュレーション結果である。
【図８】図３〜図７の応力シミュレーション結果をまとめたグラフである。
【図９】図３（Ａ）に示す緩和層のヤング率が４０ＧＰａに設定された場合の応力分布のシミュレーション結果である。
【図１０】図３（Ａ）に示す緩和層のヤング率が７０ＧＰａに設定された場合の応力分布のシミュレーション結果である。
【図１１】図３（Ａ）に示す緩和層のヤング率が１００ＧＰａに設定された場合の応力分布のシミュレーション結果である。
【図１２】緩和層のヤング率と、第１ＴＥＯＳ層、Ｐ−ＳｉＮ層および緩和層における最大主応力との関係を示すグラフである。
【図１３】図１３（Ａ）は、第３配線層上に第１ＴＥＯＳ層が形成された状態を示す断面図であり、図１３（Ｂ）は、第３配線層上に緩和層、第１ＴＥＯＳ層の順で形成された状態を示す断面図である。
【図１４】図１４（Ａ）は、第３配線層上に第１ＴＥＯＳ層、緩和層、第２ＴＥＯＳ層の順で形成された状態を示す断面図であり、図１４（Ｂ）は、第３配線層上に第１ＴＥＯＳ層、緩和層３４の順で形成された状態を示す断面図である。
【図１５】第３配線層上に緩和層、第１ＴＥＯＳ層の順で形成された状態を示す断面図である。
【図１６】図１６（Ａ）は、第３配線層上に緩和層、Ｐ−ＳｉＮ層の順で形成された状態を示す断面図であり、図１６（Ｂ）は、第３配線層上にＰ−ＳｉＮ層、緩和層、Ｐ−ＳｉＮ層の順で形成された状態を示す断面図である。
【図１７】図１７（Ａ）は、第３配線層上に緩和層、第１ＴＥＯＳ層、Ｐ−ＳｉＮ層の順で形成された状態を示す断面図であり、図１７（Ｂ）は、第３配線層上に第１ＴＥＯＳ層、緩和層、Ｐ−ＳｉＮ層の順で形成された状態を示す断面図である。
【図１８】第３配線層と緩和層との間の距離を変化させたときに各層に作用する最大主応力をシミュレーションした結果を示すグラフである。
【図１９】図３（Ａ）に示す構成において、第１ＴＥＯＳ層の厚さを変化させたときの緩和層、第１ＴＥＯＳ層およびＰ−ＳｉＮ層に作用する最大主応力をシミュレーションした結果を示すグラフである。
【図２０】本実施形態の変形例に係る半導体装置の要部を示す断面図である。
【発明を実施するための形態】
【００１１】
［第１実施形態］
以下、本発明に係る半導体装置を具現化した第１実施形態について、図面を参照して説明する。
本実施形態に係る半導体装置１０は、例えば、車両用の電子制御装置として採用される装置であって、シリコンからなる半導体基板１１上に複数の配線層や絶縁層が積層されて構成されている。
【００１２】
本実施形態では、半導体装置１０は、図１に示すように、内層側に配置される複数の配線層として３つの配線層（第１配線層２１、第２配線層２２、第３配線層２３）を備えており、これら各配線層２１〜２３は、アルミニウムまたは銅等を主体として構成されている。各配線層２１〜２３は、ビア２４等を介して表面に配置される電極パッド２５等と電気的に接続されることで所定の配線パターンを構成している。電極パッド２５は、アルミニウムまたは銅等を主体として構成されている。なお、各配線層の最上層である第３配線層２３は、「内部配線層」の一例に相当し、その一部が電極パッド２５の一部と複数の絶縁層を介して上下方向にて対向するように配置されている。
【００１３】
また、半導体装置１０は、複数の絶縁層として、３つの絶縁層（第１絶縁層３１、第２絶縁層３２、第３絶縁層３３）と、これら絶縁層３１〜３３よりもヤング率が低い絶縁層として緩和層３４とを備えている。特に、緩和層３４は、その破壊強度が第３絶縁層３３の破壊強度よりも大きくなるように構成されている。
【００１４】
第１絶縁層３１は、第１配線層２１と第２配線層２２との間に介在するように配置され、第２絶縁層３２は、第２配線層２２と第３配線層２３との間に介在するように配置されている。第３絶縁層３３および緩和層３４は、第３配線層２３と電極パッド２５との間に介在し、第３配線層２３上に緩和層３４、第３絶縁層３３の順に積層されて配置されている。なお、各絶縁層３１〜３３および緩和層３４の構成材料や厚み等については後述する。また、緩和層３４は、「隣接絶縁層」の一例に相当し得る。
【００１５】
次に、本発明の特徴的構成について、図面を参照して説明する。
シリコンや酸化シリコンなどの弾性材料とアルミニウムや銅などの弾塑性材料とについて、外部から作用する応力と歪みとの関係（応力−歪み線図）を図２に示す。なお、図２において、グラフの傾きがヤング率に相当する。図２に示すように、弾性材料では、外部から作用する応力に比例して歪みが大きくなる。一方、弾塑性材料では、弾性特性の領域では、外部から作用する応力に比例して歪みが大きくなるが、塑性変形してしまった塑性特性の領域では、ヤング率（傾き）が小さくなることから、外部から作用する応力に対して歪み（変形度合い）が大きくなる。
【００１６】
第３配線層２３はアルミニウムまたは銅等を主体とする弾塑性材料から構成されるため、電極パッド２５に対してプローブ（図１等にて符号Ｎにて示す）を押し付けて検査する際にその押圧力により下方に位置する第３配線層２３が塑性変形して歪みが大きくなると、この第３配線層２３上の絶縁層等も歪みが大きくなる。このように歪みが大きくなると、第３配線層２３上の絶縁層等にクラックが発生する場合がある。特に、プローブを用いた検査は通常複数回行われるため、電極パッド２５の同一の部位に何度もプローブが押し付けられたためにその電極パッド２５の部位の厚さが薄くなると、第３配線層２３に作用する押圧力が大きくなり、第３配線層２３上の絶縁層等にクラックが発生する可能性が高くなってしまう。
【００１７】
そこで、本実施形態では、第３配線層２３上の絶縁層に対する塑性変形した第３配線層２３の歪みの影響を抑制するため、第３配線層２３上に積層される複数の絶縁層のうち、最下層の緩和層３４を、当該緩和層３４上に積層される他の絶縁層（図１の例では第３絶縁層３３）よりも低いヤング率であって破壊強度が高くなるように構成した。
【００１８】
以下、このように第３配線層２３上に緩和層３４を形成する理由について、図３〜図８を用いて詳述する。図３〜図６では、テトラエトキシシランを主体として構成される２つの層（以下、第１ＴＥＯＳ層３５および第２ＴＥＯＳ層３６という）と、両ＴＥＯＳ層３５，３７間に位置して窒化シリコンを主体として構成される層（以下、Ｐ−ＳｉＮ層３７という）と、緩和層３４とが、第３配線層２３と電極パッド２５との間に所定の厚さで積層される場合について説明する。そして、両ＴＥＯＳ層３５，３６およびＰ−ＳｉＮ層３７に対する緩和層３４の位置をパラメータとして、電極パッド２５に上記押圧力が作用する場合の応力分布に関してシミュレーションした結果について、図３〜図８を用いて説明する。
【００１９】
なお、図３（Ａ）は、緩和層３４が第３配線層２３上に形成された状態を示す断面図であり、図３（Ｂ）は、図３（Ａ）の構成における応力分布のシミュレーション結果である。図４（Ａ）は、緩和層３４が第１ＴＥＯＳ層３５およびＰ−ＳｉＮ層３７間に形成された状態を示す断面図であり、図４（Ｂ）は、図４（Ａ）の構成における応力分布のシミュレーション結果である。図５（Ａ）は、緩和層３４がＰ−ＳｉＮ層３７および第２ＴＥＯＳ層３６間に形成された状態を示す断面図であり、図５（Ｂ）は、図５（Ａ）の構成における応力分布のシミュレーション結果である。図６（Ａ）は、緩和層３４が第２ＴＥＯＳ層３６および電極パッド２５間に形成された状態を示す断面図であり、図６（Ｂ）は、図６（Ａ）の構成における応力分布のシミュレーション結果である。図７（Ａ）は、緩和層３４が形成されていない状態を示す断面図であり、図７（Ｂ）は、図７（Ａ）の構成における応力分布のシミュレーション結果である。なお、第３配線層２３よりも下層側の構成は、図３〜図７および後述するシミュレーションでは共通であり、シリコンからなる半導体基板１１上に、第１配線層２１、第１絶縁層３１、第２配線層２２、第２絶縁層３２、第３配線層２３がこの順に所定の厚さで積層された構成となっている。
【００２０】
また、図８は、図３〜図７の応力シミュレーション結果をまとめたグラフであり、図３に示す結果が図８（ｅ）に相当し、図４に示す結果が図８（ｄ）に相当し、図５に示す結果が図８（ｃ）に相当し、図６に示す結果が図８（ｂ）に相当し、図７に示す結果が図８（ａ）に相当する。また、図８に示すＴＥＯＳ層およびＰ−ＳｉＮ層の破壊限界応力は、公知の３点曲げ試験の結果をシミュレーションでモデル化して単膜で破壊（クラック発生）した時の反り量に基づいて、推定した値である。なお、図８では、第１ＴＥＯＳ層３５に作用する最大主応力をＳａ１、Ｐ−ＳｉＮ層３７に作用する最大主応力をＳａ２、緩和層３４に作用する最大主応力をＳａ３として図示している。
【００２１】
図３（Ｂ）〜図７（Ｂ）からわかるように、第３配線層２３上の層により大きな応力が作用している。そして、緩和層３４を設けた構成（図３〜図６）では、緩和層３４を設けない構成（図７）と比較して、第１ＴＥＯＳ層３５に作用する最大主応力Ｓａ１と、Ｐ−ＳｉＮ層３７に作用する最大主応力Ｓａ２が小さくなっている。図８からわかるように、第１ＴＥＯＳ層３５に作用する最大主応力Ｓａ１は、ＴＥＯＳ層の破壊限界応力に対して、図３の構成で２４％、図４の構成で１０％、図５の構成で１６％、図６の構成で１５％低減されている。すなわち、緩和層３４を設けることにより第１ＴＥＯＳ層３５やＰ−ＳｉＮ層３７等に作用する応力を低減することができる。
【００２２】
特に、緩和層３４を設けた構成では、図３（Ａ）に示すように第３配線層２３上に緩和層３４を配置した場合に、第１ＴＥＯＳ層３５の最大主応力が最も小さくなっている（図８（ｅ）参照）。また、緩和層３４を設けた構成では、図３（Ａ）に示すように第３配線層２３上に緩和層３４を配置した場合、または、図４（Ａ）に示すように第１ＴＥＯＳ層３５およびＰ−ＳｉＮ層３７間に緩和層３４を配置した場合に、Ｐ−ＳｉＮ層３７の最大主応力が最も小さくなっている（図８（ｄ），（ｅ）参照）。
【００２３】
すなわち、第３配線層２３上に緩和層３４を配置することで、緩和層３４上に積層される各絶縁層３５〜３７に作用する応力がより好適に低減され、これら各絶縁層３５〜３７についてクラックの発生を効果的に抑制することができる。
【００２４】
また、緩和層３４を設けた構成では、第１ＴＥＯＳ層３５の最大主応力がいずれも第１ＴＥＯＳ層３５の破壊限界応力未満となり、Ｐ−ＳｉＮ層３７の最大主応力がいずれもＰ−ＳｉＮ層３７の破壊限界応力未満となっていることからも、各絶縁層３５〜３７についてクラックの発生が効果的に抑制されていることがわかる。
【００２５】
次に、図３（Ａ）に示す位置に緩和層３４が形成される場合において、この緩和層３４のヤング率をパラメータとして、電極パッド２５に上記押圧力が作用する場合の応力分布に関してシミュレーションした結果について、図９〜図１２を用いて説明する。なお、図９は、図３（Ａ）に示す緩和層３４のヤング率が４０ＧＰａに設定された場合の応力分布のシミュレーション結果である。図１０は、図３（Ａ）に示す緩和層３４のヤング率が７０ＧＰａに設定された場合の応力分布のシミュレーション結果である。図１１は、図３（Ａ）に示す緩和層３４のヤング率が１００ＧＰａに設定された場合の応力分布のシミュレーション結果である。図１２は、緩和層３４のヤング率と、第１ＴＥＯＳ層３５、Ｐ−ＳｉＮ層３７および緩和層３４における最大主応力との関係を示すグラフであり、図９〜図１１のシミュレーション結果から求められる最大主応力をまとめたものである。なお、図１２では、第１ＴＥＯＳ層３５に作用する最大主応力をＳｂ１、Ｐ−ＳｉＮ層３７に作用する最大主応力をＳｂ２、緩和層３４に作用する最大主応力をＳｂ３として図示しており、緩和層３４のヤング率が１５０ＧＰａに設定された場合の応力分布のシミュレーション結果も含めている。
【００２６】
図１２からわかるように、第１ＴＥＯＳ層３５の最大主応力Ｓｂ１は、緩和層３４のヤング率を変化させても破壊限界応力未満となり、緩和層３４のヤング率が大きくなるほど小さくなる。また、Ｐ−ＳｉＮ層３７の最大主応力Ｓｂ２は、緩和層３４のヤング率を変化させても破壊限界応力未満となり、緩和層３４のヤング率が大きくなるほど小さくなる。特に、緩和層３４のヤング率が約８０ＧＰａ以下の領域では緩和層３４の最大主応力Ｓｂ３が第１ＴＥＯＳ層３５の破壊限界応力未満となるため、第１ＴＥＯＳ層３５に対するクラックの発生を確実に抑制するためにも、緩和層３４のヤング率を約８０ＧＰａ以下に設定することが好ましい。
【００２７】
次に、第３配線層２３と緩和層３４との間の距離を変化させたときに各層に作用する最大主応力に関してシミュレーションした結果について、図１３〜図１８を用いて説明する。以下の説明では、緩和層３４の厚さが０．５ｕｍに設定されたシミュレーション結果について説明する。なお、図１３（Ａ）は、第３配線層２３上に第１ＴＥＯＳ層３５（厚さ１ｕｍ）が形成された状態を示す断面図であり、図１３（Ｂ）は、第３配線層２３上に緩和層３４、第１ＴＥＯＳ層３５（厚さ１ｕｍ）の順で形成された状態を示す断面図である。図１４（Ａ）は、第３配線層２３上に第１ＴＥＯＳ層３５（厚さ０．５ｕｍ）、緩和層３４、第２ＴＥＯＳ層３６（厚さ０．５ｕｍ）の順で形成された状態を示す断面図であり、図１４（Ｂ）は、第３配線層２３上に第１ＴＥＯＳ層３５（厚さ１ｕｍ）、緩和層３４の順で形成された状態を示す断面図である。図１５は、第３配線層２３上に緩和層３４、第１ＴＥＯＳ層３５（厚さ２ｕｍ）の順で形成された状態を示す断面図である。図１６（Ａ）は、第３配線層２３上に緩和層３４、Ｐ−ＳｉＮ層３７（厚さ１ｕｍ）の順で形成された状態を示す断面図であり、図１６（Ｂ）は、第３配線層２３上にＰ−ＳｉＮ層３７ａ（厚さ０．５ｕｍ）、緩和層３４、Ｐ−ＳｉＮ層３７ｂ（厚さ０．５ｕｍ）の順で形成された状態を示す断面図である。図１７（Ａ）は、第３配線層２３上に緩和層３４、第１ＴＥＯＳ層３５（厚さ０．５ｕｍ）、Ｐ−ＳｉＮ層３７（厚さ０．５ｕｍ）の順で形成された状態を示す断面図であり、図１７（Ｂ）は、第３配線層２３上に第１ＴＥＯＳ層３５（厚さ０．５ｕｍ）、緩和層３４、Ｐ−ＳｉＮ層３７（厚さ０．５ｕｍ）の順で形成された状態を示す断面図である。
【００２８】
また、図１８は、第３配線層２３と緩和層３４との間の距離を変化させたときにクラックが発生する位置の最大主応力をシミュレーションした結果を示すグラフであり、図１３（Ａ）の結果をＰ０、図１３（Ｂ）の結果をＰ１、図１４（Ａ）の結果をＰ２、図１４（Ｂ）の結果をＰ３、図１５の結果をＰ４、図１６（Ａ）の結果をＰ５、図１６（Ｂ）の結果をＰ６、図１７（Ａ）の結果をＰ７、図１７（Ｂ）の結果をＰ８にて示す。
【００２９】
図１８に示すように、緩和層３４が第３配線層２３から離れるほどクラックが発生する位置の最大主応力が大きくなり、一方、第３配線層２３と緩和層３４との距離が小さくなるほどクラックが発生する位置の最大主応力が小さくなることがわかる。このため、第３配線層２３と緩和層３４との距離が０（ゼロ）、すなわち、第３配線層２３の直上に緩和層３４が形成される構成（図１８のＰ１，Ｐ４，Ｐ５，Ｐ７参照）では、緩和層３４上に配置されている絶縁膜の種類や厚さにかかわらず、クラックが発生する位置の最大主応力が最も小さくなる。
【００３０】
次に、図３（Ａ）に示す構成において、第１ＴＥＯＳ層３５の厚さと、緩和層３４、第１ＴＥＯＳ層３５およびＰ−ＳｉＮ層３７に作用する最大主応力との関係について、図１９を用いて説明する。図１９は、図３（Ａ）に示す構成において、第１ＴＥＯＳ層３５の厚さを変化させたときの緩和層３４、第１ＴＥＯＳ層３５およびＰ−ＳｉＮ層３７に作用する最大主応力をシミュレーションした結果を示すグラフである。なお、図１９では、第１ＴＥＯＳ層３５に作用する最大主応力をＳｃ１、Ｐ−ＳｉＮ層３７に作用する最大主応力をＳｃ２、緩和層３４に作用する最大主応力をＳｃ３として図示している。
【００３１】
図１９からわかるように、第１ＴＥＯＳ層３５の厚さを変化させても、緩和層３４に作用する最大主応力Ｓｃ３や第１ＴＥＯＳ層３５に作用する最大主応力Ｓｃ１は、大きく変化していない。また、第１ＴＥＯＳ層３５の厚さが約０．２ｕｍ以上では、Ｐ−ＳｉＮ層３７に作用する最大主応力Ｓｃ２がＰ−ＳｉＮ層３７の破壊限界応力未満となる。すなわち、緩和層３４上に第１ＴＥＯＳ層３５が配置される構成では、この第１ＴＥＯＳ層３５の厚さが０．２ｕｍ〜１ｕｍ程度で変化しても、各絶縁層３５〜３７についてクラックの発生を効果的に抑制することができる。
【００３２】
このため、本実施形態に係る半導体装置１０では、上述した各シミュレーション結果等に基づいて、第３配線層２３上に形成される緩和層３４を、当該緩和層３４上に積層される他の絶縁層（図１の例では第３絶縁層３３）よりも低いヤング率（例えば、８０ＧＰａ）であって破壊強度が高くなる材料、例えば、スピンオングラス（ＳＯＧ）を主体とする材料よりに構成した。特に、図８からわかるように、２層以上の絶縁層からなる第３絶縁層３３として、図３（Ａ）に示すような構成、すなわち、第１ＴＥＯＳ層３５、Ｐ−ＳｉＮ層３７、第２ＴＥＯＳ層３６の順で積層する絶縁構造を採用することで、第１ＴＥＯＳ層３５やＰ−ＳｉＮ層３７等に作用する応力がより好適に低減することができる。
【００３３】
以上説明したように、本実施形態に係る半導体装置１０では、第３配線層２３上に複数の絶縁層（３３，３４）が積層されており、電極パッド２５の少なくとも一部が複数の絶縁層を介して第３配線層２３の少なくとも一部と対向している。そして、複数の絶縁層は、第３配線層２３に接する緩和層３４（隣接絶縁層）のヤング率が他の絶縁層（３３）のヤング率よりも小さく、緩和層３４の破壊強度が他の絶縁層（３３）の破壊強度よりも大きくなるように構成されている。
【００３４】
これにより、電極パッド２５に対して上記押圧力が作用することでこの作用部位の下方に位置する第３配線層２３が塑性変形する場合でも、この第３配線層２３に接する緩和層３４のヤング率が比較的小さいため、第３配線層２３の塑性変形による歪に起因して緩和層３４に生じる応力が小さくなる。このため、この緩和層３４を介して他の絶縁層に伝わる応力を低減することができる。特に、緩和層３４の破壊強度が他の絶縁層の破壊強度よりも大きくなるように構成されるため、第３配線層２３の塑性変形に起因する緩和層３４自体のクラック発生も抑制することができる。したがって、電極パッド２５の下方に位置する第３配線層２３が塑性変形する場合でもこの第３配線層２３上に積層される絶縁層におけるクラック発生を好適に抑制することができる。
【００３５】
特に、緩和層３４と電極パッド２５との間に複数の絶縁層が配置され、緩和層３４上に第１ＴＥＯＳ層３５、Ｐ−ＳｉＮ層３７、第２ＴＥＯＳ層３６、電極パッド２５の順で積層されることで、第１ＴＥＯＳ層３５やＰ−ＳｉＮ層３７等に作用する応力がより好適に低減され、各絶縁層３４〜３７におけるクラック発生を好適に抑制することができる。
【００３６】
なお、本発明は上記実施形態に限定されるものではなく、例えば、以下のように具体化してもよい。
（１）緩和層３４は、スピンオングラス（ＳＯＧ）を主体とする材料よりに構成することに限らず、例えば、ボラジン系化合物または多孔質シリカを主体とする材料など、当該緩和層３４上に積層される他の絶縁層よりも低いヤング率であって破壊強度が高くなる材料よりに構成してもよい。また、緩和層３４上に形成される他の絶縁層として、例えば、窒化シリコンもしくはテトラエトキシシランの少なくともいずれかを主体として構成される絶縁層、またはこれらを２層以上積層した絶縁層を採用することができる。このような構成であっても、上記実施形態と同様の効果を奏することができる。
【００３７】
（２）図２０は、本実施形態の変形例に係る半導体装置１０の要部を示す断面図である。
第３配線層２３と電極パッド２５とは、ビア２４を介して電気的に接続されることに限らず、例えば、図２０に例示するように、複数のビア２４ａを介して電気的に接続されてもよい。このような構成であっても、上記実施形態と同様の効果を奏することができる。
【００３８】
（３）本発明に係る半導体装置は、車両用の電子制御装置に採用されることに限らず、電極パッドが表面に配置される多層基板を有する半導体装置であれば、他の機能を有する半導体装置であっても採用することができる。
【符号の説明】
【００３９】
１０…半導体装置
２３…第３配線層（内部配線層）
２５…電極パッド
３３…絶縁層（他の絶縁層）
３４…緩和層（隣接絶縁層）
３５…第１ＴＥＯＳ層（他の絶縁層）
３６…第２ＴＥＯＳ層（他の絶縁層）
３７…Ｐ−ＳｉＮ層（他の絶縁層）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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