(57)【特許請求の範囲】
【請求項１】
画素を構成する回路要素が配置された第１の基板と第２の基板とが接続部により電気的に接続されている固体撮像装置であって、
前記画素は複数のグループに分類され、１つのグループは複数の前記画素を含み、
前記画素は、
前記第１の基板に配置され、複数の色のいずれかに対応する色の色信号を生成する光電変換素子と、
前記第２の基板に配置され、グローバルシャッタ動作により、前記光電変換素子で発生した色信号が前記接続部を介して入力され、入力された当該色信号を蓄積する信号蓄積回路と、
を有し、
当該固体撮像装置は、
同一のグループに含まれる前記画素であって、平均化の対象となった２つ以上の前記画素のそれぞれに含まれる前記信号蓄積回路に蓄積された各色信号を平均化する平均化回路と、
前記平均化回路により平均化された前記色信号を前記画素から出力する第１の出力回路と、
を備え、
前記第１の基板に配置された前記光電変換素子が生成する前記色信号に対応する色の配列と、前記第２の基板に配置された前記信号蓄積回路に蓄積された前記色信号に対応する色の配列とが異なることを特徴とする固体撮像装置。
【請求項２】
前記画素は行列状に配置され、
前記平均化回路は、２つ以上の前記信号蓄積回路に蓄積された前記色信号のうち同一の色に対応する前記色信号を平均化することを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記第２の基板において、前記平均化回路によって平均化される、同一の色に対応する前記色信号を蓄積する２つ以上の前記信号蓄積回路のそれぞれが含まれる前記画素は列方向に隣接することを特徴とする請求項２に記載の固体撮像装置。
【請求項４】
前記画素は行列状に配置され、
前記第１の出力回路は、前記第２の基板における前記画素を列方向に間引いた前記画素から、平均化された色信号を出力することを特徴とする請求項１に記載の固体撮像装置。
【請求項５】
前記平均化回路は、同一のグループに含まれる前記画素であって、平均化の対象となった２つ以上の前記画素のそれぞれに含まれる前記信号蓄積回路に前記色信号が蓄積された後のタイミングで、蓄積された各色信号を平均化することを特徴とする請求項１に記載の固体撮像装置。
【請求項６】
前記平均化回路は、前記信号蓄積回路に前記色信号が蓄積された後、蓄積された各色信号を、異なるグループ間で同一のタイミングで平均化することを特徴とする請求項５に記載の固体撮像装置。
【請求項７】
同一のグループに含まれる２つ以上の前記画素で１つの前記接続部を共有することを特徴とする請求項１に記載の固体撮像装置。
【請求項８】
前記画素は行列状に配置され、
１つのグループは、同一の列に並んだ複数の前記画素を含むことを特徴とする請求項７に記載の固体撮像装置。
【請求項９】
前記第１の基板に配置され、前記光電変換素子で発生した色信号を外部に出力する第２の出力回路をさらに備え、
前記第１の出力回路は、前記第２の基板に配置されていることを特徴とする請求項１に記載の固体撮像装置。
【請求項１０】
前記グローバルシャッタ動作により、平均化された前記色信号を前記第１の出力回路から出力する第１のモードと、ローリングシャッタ動作により、前記光電変換素子で発生した色信号を平均化せずに前記第２の出力回路から出力する第２のモードとを切り替えて動作することが可能であることを特徴とする請求項９に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画素を構成する回路素子が配置された複数の基板が電気的に接続されている固体撮像装置に関する。
【背景技術】
【０００２】
近年、パーソナルコンピューターの急速な普及により、画像入力機器としてのデジタルカメラの需要が拡大している。デジタルカメラの画質を決定する要素は幾つかあるが、それらの要素の中でも撮像素子の画素数は、撮影画像の解像度を決定する大きな要素である。そのため、最近は１２００万以上の画素を持ったデジタルカメラが商品化されている。
【０００３】
撮像素子として、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）等のＭＯＳ型イメージセンサに代表される増幅型固体撮像装置や、ＣＣＤ（Charge Coupled Device）イメージセンサに代表される電荷転送型固体撮像装置が知られている。これらの固体撮像装置は、デジタルスチルカメラ、デジタルビデオカメラなどに広く用いられている。近年、カメラ付き携帯電話やＰＤＡ（Personal Digital Assistant）などのモバイル機器に搭載される固体撮像装置として、電源電圧が低いＭＯＳ型固体撮像装置が消費電力の観点などから多く用いられている。
【０００４】
従来、このようなＭＯＳ型固体撮像装置において、複数の画素が配列された画素領域が形成された半導体チップと、信号処理回路が形成された半導体チップとを電気的に接続して１つのデバイスとして構成した固体撮像装置が種々提案されている。例えば、特許文献１では、単位画素セルまたは複数画素をまとめたセル毎に配線層側にマイクロパッドを形成した半導体チップと、半導体チップのマイクロパッドに対応する位置の配線層側にマイクロパッドを形成した信号処理チップとをマイクロバンプによって接続した固体撮像装置が開示されている。
【０００５】
図１２は、従来の固体撮像装置の構成を示している。従来の固体撮像装置は、ＭＯＳ型イメージセンサを有する第１の基板２０１と、信号処理回路を有する第２の基板２０２とを上下に重ねて構成される。第１の基板２０１には、第２の基板２０２と接続される面とは反対側の面から光が入射する。すなわち、第１の基板２０１は、基板の表面側に配線層が形成され、この配線層が形成された表面と反対側の裏面側から光が入射するように構成される。
【０００６】
第１の基板２０１の配線層には、後述するように単位画素からなるセル毎に、あるいは複数画素をまとめたセル毎に多数のマイクロパッド２０３が形成されている。また、第２の基板２０２の配線層側の面には、第１の基板２０１のマイクロパッド２０３に対応する多数のマイクロパッド２０４が形成されている。第１の基板２０１と第２の基板２０２は、互いにマイクロパッド２０３およびマイクロパッド２０４が対向するように重ねて配置されている。マイクロパッド２０３とマイクロパッド２０４は、マイクロバンプ２０５を介して電気的に接続されて一体化されている。マイクロパッド２０３，２０４は、通常のパッドよりも小さいマイクロパッドで形成される。
【０００７】
第２の基板２０２は、第１の基板２０１より大きい面積となるように形成される。この第２の基板２０２の表面において、第１の基板１０１の外側に対応する位置には、通常のパッド２０６が配置されている。このパッド２０６は、２つの基板を含む系以外の系とのインターフェイスを構成する。
【０００８】
図１３は、第１の基板２０１の構成を示している。第１の基板２０１は、複数の画素セル２０７が２次元状に配置された画素部２０８と、画素セル２０７を制御する制御回路２０９とを有する。
【０００９】
図１４は、第１の基板２０１の画素セル２０７における回路構成を示している。ここでは４画素で１つの画素セルを構成している。画素セル２０７は、４つの光電変換素子２２１Ａ，２２１Ｂ，２２１Ｃ，２２１Ｄを有している。光電変換素子２２１Ａ，２２１Ｂ，２２１Ｃ，２２１Ｄは、それぞれ対応する４つの転送トランジスタ２２２Ａ，２２２Ｂ，２２２Ｃ，２２２Ｄのソースに接続される。転送トランジスタ２２２Ａ，２２２Ｂ，２２２Ｃ，２２２Ｄのゲートは、転送パルスが供給される転送配線２２７Ａ，２２７Ｂ，２２７Ｃ，２２７Ｄに接続される。転送トランジスタ２２２Ａ，２２２Ｂ，２２２Ｃ，２２２Ｄのドレインは、リセットトランジスタ２２３のソースに共通に接続される。また、転送トランジスタ２２２Ａ，２２２Ｂ，２２２Ｃ，２２２Ｄのドレインとリセットトランジスタ２２３のソースとの間の、いわゆるフローティングディフュージョンと呼ばれる電荷保持部ＦＤが増幅トランジスタ２２４のゲートに接続される。
【００１０】
リセットトランジスタ２２３のドレインは電源配線２３２に接続され、リセットトランジスタ２２３のゲートは、リセットパルスが供給されるリセット配線２２８に接続される。活性化トランジスタ２２５のドレインは電源配線２３２に接続され、活性化トランジスタ２２５のソースは増幅トランジスタ２２４のドレインに接続される。活性化トランジスタ２２５のゲートは、活性化パルスが供給される活性化配線２２９に接続される。増幅トランジスタ２２４のソースは注入トランジスタ２３０のドレインに接続される。注入トランジスタ２３０のソースはグランド電位に接続され、注入トランジスタ２３０のゲートは、注入パルスが供給される注入配線２３１に接続される。増幅トランジスタ２２４と注入トランジスタ２３０との接続の中点が出力端子２２６に接続される。
【００１１】
光電変換素子２２１Ａ，２２１Ｂ，２２１Ｃ，２２１Ｄは、例えばフォトダイオードであり、入射した光に基づく信号電荷を生成（発生）し、生成（発生）した信号電荷を保持・蓄積する。転送トランジスタ２２２Ａ，２２２Ｂ，２２２Ｃ，２２２Ｄは、光電変換素子２２１Ａ，２２１Ｂ，２２１Ｃ，２２１Ｄに蓄積された信号電荷を電荷保持部ＦＤに転送するトランジスタである。転送トランジスタ２２２Ａ，２２２Ｂ，２２２Ｃ，２２２Ｄのオン／オフは、制御回路２０９から転送配線２２７Ａ，２２７Ｂ，２２７Ｃ，２２７Ｄを介して供給される転送パルスによって制御される。電荷保持部ＦＤは、増幅トランジスタ２２４の入力部を構成しており、光電変換素子２２１Ａ，２２１Ｂ，２２１Ｃ，２２１Ｄから転送された信号電荷を一時的に保持・蓄積する浮遊拡散容量である。
【００１２】
リセットトランジスタ２２３は、電荷保持部ＦＤをリセットするトランジスタである。リセットトランジスタ２２３のオン／オフは、制御回路２０９からリセット配線２２８を介して供給されるリセットパルスによって制御される。リセットトランジスタ２２３と転送トランジスタ２２２Ａ，２２２Ｂ，２２２Ｃ，２２２Ｄを同時にオンにすることによって、光電変換素子２２１Ａ，２２１Ｂ，２２１Ｃ，２２１Ｄをリセットすることも可能である。
【００１３】
増幅トランジスタ２２４は、ゲートに入力される、電荷保持部ＦＤに蓄積されている信号電荷に基づく信号を増幅した増幅信号をソースから出力するトランジスタである。活性化トランジスタ２２５および注入トランジスタ２３０は、増幅トランジスタ２２４を駆動する電流を増幅トランジスタ２２４に供給するトランジスタである。活性化トランジスタ２２５のオン／オフは、制御回路２０９から活性化配線２２９を介して供給される活性化パルスによって制御され、注入トランジスタ２３０のオン／オフは、制御回路２０９から注入配線２３１を介して供給される注入パルスによって制御される。
【００１４】
光電変換素子２２１Ａ，２２１Ｂ，２２１Ｃ，２２１Ｄ、転送トランジスタ２２２Ａ，２２２Ｂ，２２２Ｃ，２２２Ｄ、リセットトランジスタ２２３、増幅トランジスタ２２４、活性化トランジスタ２２５、注入トランジスタ２３０により、４画素をまとめた１つの画素セル２０７が構成される。なお、本従来例においては、第１の基板２０１上には、基板外に読み出す信号を出力するための垂直信号線は存在しない。
【００１５】
次に、図１５を参照して、画素セル２０７の動作を説明する。まず、注入配線２３１を介して注入パルスＰｎ1が印加されて注入トランジスタ２３０がオンとなり、出力端子２２６の電位が０Ｖに固定される。続いて、リセット配線２２８を介してリセットパルスＰｒが印加されてリセットトランジスタ２２３がオンとなり、電荷保持部ＦＤの電位がハイレベル（電源電位）にリセットされる。電荷保持部ＦＤの電位がハイレベルになると、増幅トランジスタ２２４はオンとなる。続いて、注入パルスＰｎ１の印加が解除されて注入トランジスタ２３０がオフとなってから、活性化配線２２９を介して活性化パルスＰｋ１が印加されて活性化トランジスタ２２５がオンとなる。活性化トランジスタ２２５がオンとなることで、出力端子２２６の電位は電荷保持部ＦＤの電位に対応する電位まで上昇する。このときの出力端子２２６の電位をリセットレベルと呼ぶ。
【００１６】
続いて、活性化パルスＰｋ１の印加が解除されて活性化トランジスタ２２５がオフとなった後、転送配線２２７Ａを介して転送パルスＰｔ１が印加されて転送トランジスタ２２２Ａがオンとなり、対応する光電変換素子２２１Ａの信号電荷が電荷保持部ＦＤに転送される。続いて、注入配線２３１を介して注入パルスＰｎ２が印加されて注入トランジスタ２３０がオンとなり、出力端子２２６の電位が０Ｖとなる。続いて、活性化配線２２９を介して活性化パルスＰｋ２が印加されて活性化トランジスタ２２５がオンとなると、出力端子２２６の電位は、電荷保持部ＦＤの電位に対応する電位まで上昇する。このときの出力端子２２６の電位を信号レベルと呼ぶ。
【００１７】
出力端子２２６の電位に基づく信号はマイクロバンプ２０５を通り、第２の基板２０２に入る。第２の基板２０２では信号レベルとリセットレベルの差が検出され、その差に応じたアナログ信号をデジタル化した後、デマルチプレクスしてメモリに格納し、順次固体撮像装置から出力される。ここでは、４つの光電変換素子２２１Ａ，２２１Ｂ，２２１Ｃ，２２１Ｄのうち、１個の光電変換素子２２１Ａの信号を読み出す動作を説明した。同様の動作が、他の３つの光電変換素子２２１Ｂ，２２１Ｃ，２２１Ｄについても順番に行われる。
【００１８】
上記の動作により、光電変換素子２２１Ａ，２２１Ｂ，２２１Ｃ，２２１Ｄ間で若干の感光タイミングの差はあるものの、画面内で感光タイミングがほぼ揃うことになり、画素部２０８の上の方と下の方で露光の同時性を実現でき、信号の読み出し時に大きな画質劣化を起こすことなく、画像処理スピードも向上できるとされている。
【先行技術文献】
【特許文献】
【００１９】
【特許文献１】特開２００６−４９３６１号公報
【発明の概要】
【発明が解決しようとする課題】
【００２０】
上述した従来技術では、４つの光電変換素子２２１Ａ，２２１Ｂ，２２１Ｃ，２２１Ｄ間で若干の感光タイミングの差はあるものの、画面内で感光タイミングがほぼ揃うことになり、画素部２０８の上の方と下の方で露光の同時性を実現することができる。この露光の同時性を実現するために、上述した従来技術における固体撮像装置は、画素から出力されたアナログ信号をデジタル信号に変換するＡＤ変換回路と、光電変換素子と同数のデジタル信号を保持するメモリとを有する。
【００２１】
ビューファインダーにライブビュー画像を表示するモードや、ＨＤＴＶ用の動画像を記録するモードによる動作では、毎秒６０フレーム以上、場合によっては毎秒１２０フレームが必要になることが想定される。近年のデジタルカメラの高画素化により、全画素から信号を高フレームレートで読み出すためには、多くの読み出し回路を並列的に動作させる必要があり、チップ面積の増大や消費電力の増加により実現が非常に困難である。
【００２２】
一方、ライブビュー画像表示や、ＨＤＴＶ動画モードにおいては、１２００万画素や１６００万画素といった画素数は必要ない。そのため、画素から信号を読み出すときに、画素を間引いて信号を読み出す方式が考えられる。しかし、間引きを行うとモアレなどが発生し、画質が低下する。
【００２３】
本発明は、上述した課題に鑑みてなされたものであって、画質の低下を低減することができる固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００２４】
本発明は、上記の課題を解決するためになされたもので、画素を構成する回路要素が配置された第１の基板と第２の基板とが接続部により電気的に接続されている固体撮像装置であって、前記画素は複数のグループに分類され、１つのグループは複数の前記画素を含み、前記画素は、前記第１の基板に配置され、複数の色のいずれかに対応する色の色信号を生成する光電変換素子と、前記第２の基板に配置され、グローバルシャッタ動作により、前記光電変換素子で発生した色信号が前記接続部を介して入力され、入力された当該色信号を蓄積する信号蓄積回路と、を有し、当該固体撮像装置は、同一のグループに含まれる前記画素であって、平均化の対象となった２つ以上の前記画素のそれぞれに含まれる前記信号蓄積回路に蓄積された各色信号を平均化する平均化回路と、前記平均化回路により平均化された前記色信号を前記画素から出力する第１の出力回路と、を備え、前記第１の基板に配置された前記光電変換素子が生成する前記色信号に対応する色の配列と、前記第２の基板に配置された前記信号蓄積回路に蓄積された前記色信号に対応する色の配列とが異なることを特徴とする固体撮像装置である。
【００２５】
また、本発明の固体撮像装置において、前記画素は行列状に配置され、前記平均化回路は、２つ以上の前記信号蓄積回路に蓄積された前記色信号のうち同一の色に対応する前記色信号を平均化することを特徴とする。
【００２６】
また、本発明の固体撮像装置において、前記第２の基板において、前記平均化回路によって平均化される、同一の色に対応する前記色信号を蓄積する２つ以上の前記信号蓄積回路のそれぞれが含まれる前記画素は列方向に隣接することを特徴とする。
【００２７】
また、本発明の固体撮像装置において、前記画素は行列状に配置され、前記第１の出力回路は、前記第２の基板における前記画素を列方向に間引いた前記画素から、平均化された色信号を出力することを特徴とする。
【００２８】
また、本発明の固体撮像装置において、前記平均化回路は、同一のグループに含まれる前記画素であって、平均化の対象となった２つ以上の前記画素のそれぞれに含まれる前記信号蓄積回路に前記色信号が蓄積された後のタイミングで、蓄積された各色信号を平均化することを特徴とする。
【００２９】
また、本発明の固体撮像装置において、前記平均化回路は、前記信号蓄積回路に前記色信号が蓄積された後、蓄積された各色信号を、異なるグループ間で同一のタイミングで平均化することを特徴とする。
【００３０】
また、本発明の固体撮像装置において、同一のグループに含まれる２つ以上の前記画素で１つの前記接続部を共有することを特徴とする。
【００３１】
また、本発明の固体撮像装置において、前記画素は行列状に配置され、１つのグループは、同一の列に並んだ複数の前記画素を含むことを特徴とする。
また、本発明の固体撮像装置は、前記第１の基板に配置され、前記光電変換素子で発生した色信号を外部に出力する第２の出力回路をさらに備え、前記第１の出力回路は、前記第２の基板に配置されていることを特徴とする。
また、本発明の固体撮像装置は、前記グローバルシャッタ動作により、平均化された前記色信号を前記第１の出力回路から出力する第１のモードと、ローリングシャッタ動作により、前記光電変換素子で発生した色信号を平均化せずに前記第２の出力回路から出力する第２のモードとを切り替えて動作することが可能であることを特徴とする。
【発明の効果】
【００３２】
本発明によれば、平均化の対象となった２つ以上の画素のそれぞれに含まれる信号蓄積回路に蓄積された各色信号を平均化することによって、画素から出力された各信号が構成する画像においてモアレの発生を抑制することができると共に、信号に含まれるランダムノイズ成分を低減することができる。したがって、画質の低下を低減することができる。
【図面の簡単な説明】
【００３３】
【図１】本発明の一実施形態による撮像装置の構成を示すブロック図である。
【図２】本発明の一実施形態による撮像装置が備える撮像部の断面図である。
【図３】本発明の一実施形態による撮像装置が備える第１の基板の構成を示すブロック図である。
【図４】本発明の一実施形態による撮像装置が備える撮像部が有する単位画素セルの回路構成を示す回路図である。
【図５】本発明の一実施形態による撮像装置が備える第２の基板の構成を示すブロック図である。
【図６】本発明の一実施形態による撮像装置が備える撮像部が有する単位記憶セルの回路構成を示す回路図である。
【図７】本発明の一実施形態による撮像装置が備える撮像部が有する単位画素セルおよび単位記憶セルと各色との対応関係を示す参考図である。
【図８】本発明の一実施形態による撮像装置が備える撮像部が有する単位画素セルおよび単位記憶セルの動作を示すタイミングチャートである。
【図９】本発明の一実施形態による撮像装置が備える撮像部が有する単位画素セルおよび単位記憶セルの動作を示すタイミングチャートである。
【図１０】本発明の一実施形態による撮像装置が備える撮像部が有する単位画素セルの動作を示すタイミングチャートである。
【図１１】本発明の一実施形態による撮像装置が備える撮像部が有する単位画素セルの動作を示すタイミングチャートである。
【図１２】従来の固体撮像装置の構成を示す断面図である。
【図１３】従来の固体撮像装置が有する第１の基板の構成を示す構成図である。
【図１４】従来の固体撮像装置が有する第１の基板の画素セルの回路構成を示す回路図である。
【図１５】従来の固体撮像装置が有する画素の動作を示すタイミングチャートである。
【発明を実施するための形態】
【００３４】
以下、図面を参照し、本発明の実施形態を説明する。図１は、本実施形態による固体撮像装置を有する撮像装置（デジタルカメラ１５０）の構成を示している。本発明の一態様に係る撮像装置は、撮像機能を有する電子機器であればよく、デジタルカメラのほか、デジタルビデオカメラ、内視鏡等であってもよい。図１に示すデジタルカメラ１５０は、レンズ部１５１、撮像部１５２、信号処理部１５３、メモリ部１５４、記録媒体１５５、レンズ制御部１５６、駆動部１５７、操作部１５８、制御部１５９、および表示部１６０を有している。
【００３５】
レンズ部１５１はズームレンズやフォーカスレンズを備えており、被写体からの光を撮像部１５２の受光面に被写体像として結像する。レンズ制御部１５６は、レンズ部１５１のズーム、フォーカス、絞りなどを制御する。レンズ部１５１を介して取り込まれた光は撮像部１５２の受光面で結像される。撮像部１５２は、固体撮像装置を構成しており、受光面に結像された被写体像を画像信号に変換して出力する。撮像部１５２の受光面には、複数の画素が行方向および列方向に二次元的に配列されている。
【００３６】
信号処理部１５３は、撮像部１５２から出力された画像信号に対して、予め定められた処理を行う。信号処理部１５３によって行われる処理には、画像データの各種の補正や画像データの圧縮などがある。メモリ部１５４は、画像データを一時的に記憶する。
【００３７】
表示部１６０は、動画像（ライブビュー画像）の表示、静止画像の表示、記録媒体１５５に記録された動画像や静止画像の表示、デジタルカメラ１５０の状態の表示などを行う。記録媒体１５５は、画像データの記録または読み出しを行うための半導体メモリなどにより構成されており、着脱可能な状態でデジタルカメラ１５０に内蔵される。
【００３８】
駆動部１５７は、撮像部１５２を駆動し、その動作を制御する。操作部１５８は、操作者が撮像開始の指示を入力するためのレリーズボタンなどを備え、操作者が行った操作入力を検出し、操作内容に応じた信号を出力する。制御部１５９は、デジタルカメラ１５０全体の制御を行う。また、制御部１５９は、操作部１５８から出力された信号に応じて、デジタルカメラ１５０を構成する各部に制御信号を出力する。
【００３９】
図２は、撮像部１５２の構成を示している。撮像部１５２は、画素を構成する回路要素（光電変換素子や、トランジスタ、容量等）が配置された２枚の基板（第１の基板１０１、第２の基板１０２）が重なった構造を有する。画素を構成する回路要素は第１の基板１０１と第２の基板１０２に分配されて配置されている。第１の基板１０１と第２の基板１０２は、画素の駆動時に２枚の基板間で電気信号を授受可能なように電気的に接続されている。
【００４０】
第１の基板１０１の２つの主面（側面よりも相対的に表面積が大きい表面）のうち、光Ｌが照射される側の主面側に光電変換素子が形成されており、第１の基板１０１に照射された光は光電変換素子に入射する。第１の基板１０１の２つの主面のうち、光Ｌが照射される側の主面とは反対側の主面には、第２の基板１０２との接続用の電極である多数のマイクロパッドが第１の基板１０１側の出力端子６として形成されている。また、第２の基板１０２の２つの主面のうち、第１の基板１０１と対向する側の主面において、出力端子６と対応する位置には、第１の基板１０１との接続用の電極である多数のマイクロパッドが第２の基板１０２側の入力端子１４として形成されている。
【００４１】
出力端子６と入力端子１４の間にはマイクロバンプ４１が形成されている。第１の基板１０１と第２の基板１０２は、マイクロパッドである出力端子６と入力端子１４が互いに対向するように重ねて配置され、出力端子６と入力端子１４間がマイクロバンプ４１によって電気的に接続されるように一体化されている。出力端子６、マイクロバンプ４１、入力端子１４は、第１の基板１０１と第２の基板１０２を接続する接続部を構成する。第１の基板１０１に配置されている光電変換素子で発生した信号電荷に基づく信号は、出力端子６、マイクロバンプ４１、入力端子１４を介して第２の基板１０２へ出力される。第１の基板１０１の２つの主面のうち、光Ｌが入射する主面の周辺部には、第１の基板１０１、第２の基板１０２以外の系とのインターフェイスとして使用されるパッド４２が形成されている。
【００４２】
図２ではマイクロパッド間にマイクロバンプを設けて第１の基板１０１と第２の基板１０２を接続しているが、これに限らない。例えば、マイクロバンプを設けずに、第１の基板１０１の表面に設けたマイクロパッド（第１の電極）と、第２の基板１０２の表面に設けたマイクロパッド（第２の電極）とを直接貼り合わせることにより第１の基板１０１と第２の基板１０２を接続してもよい。
【００４３】
画素以外の構成についても第１の基板１０１と第２の基板１０２の間で信号の授受が必要となる場合があるが、画素の場合と同様にマイクロパッドとマイクロバンプを使用して第１の基板１０１と第２の基板１０２を接続したり、マイクロパッド同士を直接接続して第１の基板１０１と第２の基板１０２を接続したりすることが可能である。
【００４４】
本実施形態の撮像部１５２は複数の読み出し方式による信号の読み出しに対応している。読み出し方式とは、画素における露光から信号の読み出しまでの一連のシーケンスである。具体的には、撮像部１５２は２種類の読み出し方式（グローバルシャッタ方式、ローリングシャッタ方式）に対応している。グローバルシャッタ方式では、第１の基板１０１と第２の基板１０２の両方を経由して信号が読み出される（グローバルシャッタ動作）。また、ローリングシャッタ方式では、第１の基板１０１のみを経由して信号が読み出される（ローリングシャッタ動作）。例えば、静止画撮影モード（第１のモード）による動作時にグローバルシャッタ動作により信号が読み出され、動画撮影モード（第２のモード）による動作時にローリングシャッタ動作により信号が読み出される。
【００４５】
図３は、第１の基板１０１の構成を示している。第１の基板１０１は、単位画素セル３１、水平駆動回路３２Ａ、垂直駆動回路３３Ａ、カラム回路部３４Ａ、制御回路３５Ａ、および出力回路３６Ａを有している。
【００４６】
単位画素セル３１は複数の単位画素３７を有している。本実施形態の例では単位画素セル３１は、垂直方向（列方向）に並んだ４つの単位画素３７で構成されている。単位画素３７は２次元の行列状に配置されており、いずれかの単位画素セル３１（グループ）に属する。図２に示す単位画素の配列は一例であり、行数および列数は２以上であればよい。本実施形態では、撮像部１５２が有する全ての単位画素３７からなる領域を信号の読み出し対象領域とするが、撮像部１５２が有する全ての単位画素３７からなる領域の一部を読み出し対象領域としてもよい。読み出し対象領域は、少なくとも有効画素領域の全画素を含むことが望ましい。また、読み出し対象領域は、有効画素領域の外側に配置されているオプティカルブラック画素（常時遮光されている画素）を含んでもよい。オプティカルブラック画素から読み出した信号は、例えば暗電流成分の補正に使用される。
【００４７】
制御回路３５Ａは、入力クロックや、動作モードなどを指令するデータを第１の基板１０１の外部から受け取り、受け取った入力クロックやデータに従って、以下の各部の動作に必要なクロックやパルスを供給する。垂直駆動回路３３Ａは、単位画素３７の配列における行を選択し、行毎に設けられた制御信号線４３Ａを介して、その行の単位画素３７に対して、単位画素３７の動作を制御するための制御信号を供給する。垂直駆動回路３３Ａは、制御信号を単位画素３７に供給することによって、単位画素３７の動作を制御する。垂直駆動回路３３Ａによる制御に従って、単位画素３７は、列毎に設けられた垂直信号線１０Ａに信号を出力する。垂直信号線１０Ａは、単位画素３７から読み出された信号を、列毎に設けられたカラム回路部３４Ａに出力する。
【００４８】
カラム回路部３４Ａは、垂直信号線１０Ａに読み出された信号にＣＤＳ（Correlated Double Sampling：固定パターンノイズ除去の処理）や信号増幅、ＡＤ変換などの処理を行う。水平駆動回路３２Ａは、カラム回路部３４Ａを順番に選択し、カラム回路部３４Ａが処理した信号を出力回路３６Ａから出力する。出力端子６については、後述する。
【００４９】
図４は、第１の基板１０１の単位画素セル３１における回路構成を示している。以下の説明では、各トランジスタに関しては、トランジスタの極性を任意に変更することが可能であるので、各トランジスタのソースとドレインは固定されない。このため、各トランジスタのソースとドレインの一方を一端、他方を他端と表現する。
【００５０】
光電変換素子１Ａ，１Ｂ，１Ｃ，１Ｄは、それぞれ対応する４つの転送トランジスタ２Ａ，２Ｂ，２Ｃ，２Ｄの一端に接続される。転送トランジスタ２Ａ，２Ｂ，２Ｃ，２Ｄのゲートは、転送パルスが供給される転送配線７Ａ，７Ｂ，７Ｃ，７Ｄに接続される。転送トランジスタ２Ａ，２Ｂ，２Ｃ，２Ｄの他端は、リセットトランジスタ３の一端に共通に接続される。また、転送トランジスタ２Ａ，２Ｂ，２Ｃ，２Ｄの他端とリセットトランジスタ３の一端との間の電荷保持部ＦＤが増幅トランジスタ４のゲートに接続される。
【００５１】
リセットトランジスタ３の他端は電源配線１３に接続され、リセットトランジスタ３のゲートは、リセットパルスが供給されるリセット配線８に接続される。増幅トランジスタ４の一端は電源配線１３に接続される。選択トランジスタ５の一端は増幅トランジスタ４の他端に接続され、選択トランジスタ５の他端は垂直信号線１０Ａに接続される。選択トランジスタ５のゲートは、選択パルスが供給される選択配線９に接続される。増幅トランジスタ４と選択トランジスタ５との接続の中点が出力端子６に接続される。
【００５２】
垂直信号線１０Ａの一端は負荷トランジスタ１２Ａの一端に接続される。垂直信号線１０Ａの他端はカラム回路部３４Ａに接続される。負荷トランジスタ１２Ａは、垂直信号線１０Ａに対応して列毎に設けられている。負荷トランジスタ１２Ａの他端はグランド電位に接続される。負荷トランジスタ１２Ａのゲートは、負荷配線１１Ａに接続される。上記の転送配線７Ａ，７Ｂ，７Ｃ，７Ｄ、リセット配線８、選択配線９、および負荷配線１１Ａは制御信号線４３Ａを構成する。
【００５３】
光電変換素子１Ａ，１Ｂ，１Ｃ，１Ｄは、例えばフォトダイオードであり、入射した光に基づく信号電荷を生成（発生）し、生成（発生）した信号電荷を保持・蓄積する。転送トランジスタ２Ａ，２Ｂ，２Ｃ，２Ｄは、光電変換素子１Ａ，１Ｂ，１Ｃ，１Ｄに蓄積された信号電荷を電荷保持部ＦＤに転送するトランジスタである。転送トランジスタ２Ａ，２Ｂ，２Ｃ，２Ｄのオン／オフは、垂直駆動回路３３Ａから転送配線７Ａ，７Ｂ，７Ｃ，７Ｄを介して供給される転送パルスによって制御される。電荷保持部ＦＤは、増幅トランジスタ４の入力部を構成しており、光電変換素子１Ａ，１Ｂ，１Ｃ，１Ｄから転送された信号電荷を一時的に保持・蓄積する浮遊拡散容量である。
【００５４】
リセットトランジスタ３は、電荷保持部ＦＤをリセットするトランジスタである。リセットトランジスタ３のオン／オフは、垂直駆動回路３３Ａからリセット配線８を介して供給されるリセットパルスによって制御される。電荷保持部ＦＤのリセットは、電荷保持部ＦＤに蓄積されている電荷量を制御して電荷保持部ＦＤの状態（電位）を基準状態（基準電位、リセットレベル）に設定することである。リセットトランジスタ３と転送トランジスタ２Ａ，２Ｂ，２Ｃ，２Ｄを同時にオンにすることによって、光電変換素子１Ａ，１Ｂ，１Ｃ，１Ｄをリセットすることも可能である。
【００５５】
増幅トランジスタ４は、ゲートに入力される、電荷保持部ＦＤに蓄積されている信号電荷に基づく信号を増幅した増幅信号を他端から出力するトランジスタである。選択トランジスタ５は、垂直信号線１０Ａに信号を出力する単位画素セル３１を選択し、増幅トランジスタ４の出力を垂直信号線１０Ａに伝えるトランジスタである。選択トランジスタ５のオン／オフは、垂直駆動回路３３Ａから選択配線９を介して供給される選択パルスによって制御される。グローバルシャッタ動作では、選択トランジスタ５がオフとなり、信号を読み出す経路として、第１の基板１０１と第２の基板１０２を経由する経路が選択される。ローリングシャッタ動作では、選択トランジスタ５がオンとなり、信号を読み出す経路として、第１の基板１０１のみを経由する経路が選択される。
【００５６】
負荷トランジスタ１２Ａは、増幅トランジスタ４の負荷として動作し、増幅トランジスタ４を駆動する電流を供給するトランジスタである。負荷トランジスタ１２Ａの状態は、垂直駆動回路３３Ａから負荷配線１１Ａを介して供給される電圧信号によって制御される。出力端子６は、増幅トランジスタ４から出力された増幅信号を第２の基板１０２に出力する。
【００５７】
光電変換素子１Ａ，１Ｂ，１Ｃ，１Ｄ、転送トランジスタ２Ａ，２Ｂ，２Ｃ，２Ｄ、リセットトランジスタ３、増幅トランジスタ４、および選択トランジスタ５により、４画素をまとめた１つの単位画素セル３１が構成される。リセットトランジスタ３、増幅トランジスタ４、および選択トランジスタ５は４つの単位画素３７で共有される。
【００５８】
図５は、第２の基板１０２の構成を示している。第２の基板１０２は、単位記憶セル３８、水平駆動回路３２Ｂ、垂直駆動回路３３Ｂ、カラム回路部３４Ｂ、制御回路３５Ｂ、および出力回路３６Ｂを有している。
【００５９】
単位記憶セル３８は複数の単位記憶部３９を有している。本実施形態の例では単位記憶セル３８は、垂直方向（列方向）に並んだ４つの単位記憶部３９で構成されている。単位記憶部３９は２次元の行列状に配置されており、いずれかの単位記憶セル３８（グループ）に属する。それぞれの単位記憶部３９は単位画素３７に対応している。本実施形態の例では、単位画素３７と単位記憶部３９を区別しているが、単位画素３７と単位記憶部３９を合わせて画素としてもよい。図５に示す単位記憶部の配列は一例であり、行数および列数は２以上であればよい。
【００６０】
制御回路３５Ｂは、入力クロックや、動作モードなどを指令するデータを第２の基板１０２の外部から受け取り、受け取った入力クロックやデータに従って、以下の各部の動作に必要なクロックやパルスを供給する。垂直駆動回路３３Ｂは、単位記憶部３９の配列における行を選択し、行毎に設けられた制御信号線４３Ｂを介して、その行の単位記憶部３９に対して、単位記憶部３９の動作を制御するための制御信号を供給する。垂直駆動回路３３Ｂは、制御信号を単位記憶部３９に供給することによって、単位記憶部３９の動作を制御する。垂直駆動回路３３Ｂによる制御に従って、単位記憶部３９は、列毎に設けられた垂直信号線１０Ｂに信号を出力する。垂直信号線１０Ｂは、単位記憶部３９から読み出された信号を、列毎に設けられたカラム回路部３４Ｂに出力する。
【００６１】
カラム回路部３４Ｂは、垂直信号線１０Ｂに読み出された信号にＣＤＳや信号増幅、ＡＤ変換などの処理を行う。水平駆動回路３２Ｂは、カラム回路部３４Ｂを順番に選択し、カラム回路部３４Ｂが処理した信号を出力回路３６Ｂから出力する。入力端子１４については、後述する。
【００６２】
図６は、第２の基板１０２の単位記憶セル３８における回路構成を示している。入力端子１４は、単位画素セル３１の出力端子６に直接または間接的に接続される端子であり負荷トランジスタ１２Ｂの一端に接続される。負荷トランジスタ１２Ｂの他端はグランド電位に接続される。負荷トランジスタ１２Ｂのゲートは、負荷配線１１Ｂに接続される。
【００６３】
クランプ容量２１の一端は入力端子１４に接続される。サンプルトランジスタ２２Ａ，２２Ｂ，２２Ｃ，２２Ｄの一端はクランプ容量２１の他端に接続される。サンプルトランジスタ２２Ａ，２２Ｂ，２２Ｃ，２２Ｄのゲートは、サンプルパルスが供給されるサンプル配線５１Ａ，５１Ｂ，５１Ｃ，５１Ｄに接続される。
【００６４】
リセットトランジスタ２３Ａ，２３Ｂ，２３Ｃ，２３Ｄの一端は電源配線５３Ａ，５３Ｂ，５３Ｃ，５３Ｄに接続され、リセットトランジスタ２３Ａ，２３Ｂ，２３Ｃ，２３Ｄの他端はサンプルトランジスタ２２Ａ，２２Ｂ，２２Ｃ，２２Ｄの他端に接続される。リセットトランジスタ２３Ａ，２３Ｂ，２３Ｃ，２３Ｄのゲートは、リセットパルスが供給されるリセット配線５２Ａ，５２Ｂ，５２Ｃ，５２Ｄに接続される。
【００６５】
アナログメモリ２４Ａ，２４Ｂ，２４Ｃ，２４Ｄの一端はサンプルトランジスタ２２Ａ，２２Ｂ，２２Ｃ，２２Ｄの他端に接続され、アナログメモリ２４Ａ，２４Ｂ，２４Ｃ，２４Ｄの他端はグランド電位に接続される。増幅トランジスタ２５Ａ，２５Ｂ，２５Ｃ，２５Ｄの一端は電源配線５３Ａ，５３Ｂ，５３Ｃ，５３Ｄに接続される。増幅トランジスタ２５Ａ，２５Ｂ，２５Ｃ，２５Ｄの入力部を構成するゲートはサンプルトランジスタ２２Ａ，２２Ｂ，２２Ｃ，２２Ｄの他端に接続される。
【００６６】
選択トランジスタ２６Ａ，２６Ｂ，２６Ｃ，２６Ｄの一端は増幅トランジスタ２５Ａ，２５Ｂ，２５Ｃ，２５Ｄの他端に接続され、選択トランジスタ２６Ａ，２６Ｂ，２６Ｃ，２６Ｄの他端は垂直信号線１０Ｂに接続される。選択トランジスタ２６Ａ，２６Ｂ，２６Ｃ，２６Ｄのゲートは、選択パルスが供給される選択配線５４Ａ，５４Ｂ，５４Ｃ，５４Ｄに接続される。
【００６７】
垂直信号線１０Ｂの一端は負荷トランジスタ２７の一端に接続される。垂直信号線１０Ｂの他端はカラム回路部３４Ｂに接続される。負荷トランジスタ２７は、垂直信号線１０Ｂに対応して列毎に設けられている。負荷トランジスタ２７の他端はグランド電位に接続される。負荷トランジスタ２７のゲートは、負荷配線５５Ｂに接続される。
【００６８】
平均化トランジスタ２８Ａの一端はサンプルトランジスタ２２Ａの他端に接続され、平均化トランジスタ２８Ａの他端はサンプルトランジスタ２２Ｂの他端に接続される。平均化トランジスタ２８Ａのゲートは、サンプルパルスが供給されるサンプル配線２９Ａに接続される。
【００６９】
平均化トランジスタ２８Ｂの一端はサンプルトランジスタ２２Ｃの他端に接続され、平均化トランジスタ２８Ｂの他端はサンプルトランジスタ２２Ｄの他端に接続される。平均化トランジスタ２８Ｂのゲートは、サンプルパルスが供給されるサンプル配線２９Ｂに接続される。上記の負荷配線１１Ｂ、サンプル配線５１Ａ，５１Ｂ，５１Ｃ，５１Ｄ、リセット配線５２Ａ，５２Ｂ，５２Ｃ，５２Ｄ、選択配線５４Ａ，５４Ｂ，５４Ｃ，５４Ｄ、負荷配線５５Ｂ、およびサンプル配線２９Ａ，２９Ｂは制御信号線４３Ｂを構成する。
【００７０】
入力端子１４には、第１の基板１０１から出力された信号が入力される。負荷トランジスタ１２Ｂは、増幅トランジスタ４の負荷として動作し、増幅トランジスタ４を駆動する電流を増幅トランジスタ４に供給するトランジスタである。負荷トランジスタ１２Ｂの状態は、垂直駆動回路３３Ｂから負荷配線１１Ｂを介して供給される電圧信号によって制御される。
【００７１】
クランプ容量２１は、入力端子１４から出力される信号の電圧レベルをクランプ（固定）する容量である。サンプルトランジスタ２２Ａ，２２Ｂ，２２Ｃ，２２Ｄは、クランプ容量２１の他端の電圧レベルをサンプルホールドし、アナログメモリ２４Ａ，２４Ｂ，２４Ｃ，２４Ｄに蓄積するトランジスタである。サンプルトランジスタ２２Ａ，２２Ｂ，２２Ｃ，２２Ｄのオン／オフは、垂直駆動回路３３Ｂからサンプル配線５１Ａ，５１Ｂ，５１Ｃ，５１Ｄを介して供給されるサンプルパルスによって制御される。
【００７２】
リセットトランジスタ２３Ａ，２３Ｂ，２３Ｃ，２３Ｄは、アナログメモリ２４Ａ，２４Ｂ，２４Ｃ，２４Ｄをリセットするトランジスタである。リセットトランジスタ２３Ａ，２３Ｂ，２３Ｃ，２３Ｄのオン／オフは、垂直駆動回路３３Ｂからリセット配線５２Ａ，５２Ｂ，５２Ｃ，５２Ｄを介して供給されるリセットパルスによって制御される。アナログメモリ２４Ａ，２４Ｂ，２４Ｃ，２４Ｄのリセットは、アナログメモリ２４Ａ，２４Ｂ，２４Ｃ，２４Ｄに蓄積されている電荷量を制御してアナログメモリ２４Ａ，２４Ｂ，２４Ｃ，２４Ｄの状態（電位）を基準状態（基準電位、リセットレベル）に設定することである。アナログメモリ２４Ａ，２４Ｂ，２４Ｃ，２４Ｄは、サンプルトランジスタ２２Ａ，２２Ｂ，２２Ｃ，２２Ｄによってサンプルホールドされたアナログ信号を保持・蓄積する。
【００７３】
アナログメモリ２４Ａ，２４Ｂ，２４Ｃ，２４Ｄの容量は、電荷保持部ＦＤの容量よりも大きな容量に設定される。アナログメモリ２４Ａ，２４Ｂ，２４Ｃ，２４Ｄには、単位面積当たりのリーク電流（暗電流）の少ない容量であるＭＩＭ（Metal Insulator Metal）容量やＭＯＳ（Metal Oxide Semiconductor）容量を使用することがより望ましい。これによって、ノイズに対する耐性が向上し、高品質な信号が得られる。
【００７４】
増幅トランジスタ２５Ａ，２５Ｂ，２５Ｃ，２５Ｄは、ゲートに入力される、アナログメモリ２４Ａ，２４Ｂ，２４Ｃ，２４Ｄに蓄積されている信号電荷に基づく信号を増幅した増幅信号を他端から出力するトランジスタである。選択トランジスタ２６Ａ，２６Ｂ，２６Ｃ，２６Ｄは、単位記憶部３９を選択し、増幅トランジスタ２５Ａ，２５Ｂ，２５Ｃ，２５Ｄの出力を垂直信号線１０Ｂに伝えるトランジスタである。選択トランジスタ２６Ａ，２６Ｂ，２６Ｃ，２６Ｄのオン／オフは、垂直駆動回路３３Ｂから選択配線５４Ａ，５４Ｂ，５４Ｃ，５４Ｄを介して供給される選択パルスによって制御される。
【００７５】
グローバルシャッタ動作では、選択トランジスタ２６Ａ，２６Ｂ，２６Ｃ，２６Ｄがオンとなり、信号を読み出す経路として、第１の基板１０１と第２の基板１０２を経由する経路が選択される。ローリングシャッタ動作では、選択トランジスタ２６Ａ，２６Ｂ，２６Ｃ，２６Ｄがオフとなり、信号を読み出す経路として、第１の基板１０１のみを経由する経路が選択される。
【００７６】
負荷トランジスタ２７は、増幅トランジスタ２５Ａ，２５Ｂ，２５Ｃ，２５Ｄの負荷として動作し、増幅トランジスタ２５Ａ，２５Ｂ，２５Ｃ，２５Ｄを駆動する電流を供給するトランジスタである。負荷トランジスタ２７の状態は、垂直駆動回路３３Ｂから負荷配線５５Ｂを介して供給される電圧信号によって制御される。
【００７７】
平均化トランジスタ２８Ａは、アナログメモリ２４Ａに蓄積されている信号電荷とアナログメモリ２４Ｂに蓄積されている信号電荷とを平均化する平均化処理を行う。平均化トランジスタ２８Ｂは、アナログメモリ２４Ｃに蓄積されている信号電荷とアナログメモリ２４Ｄに蓄積されている信号電荷とを平均化する平均化処理を行う。平均化トランジスタ２８Ａ／２８Ｂのオン／オフは、垂直駆動回路３３Ｂからサンプル配線２９Ａ，２９Ｂを介して供給されるサンプルパルスによって制御される。
【００７８】
負荷トランジスタ１２Ｂ、クランプ容量２１、サンプルトランジスタ２２Ａ，２２Ｂ，２２Ｃ，２２Ｄ、リセットトランジスタ２３Ａ，２３Ｂ，２３Ｃ，２３Ｄ、アナログメモリ２４Ａ，２４Ｂ，２４Ｃ，２４Ｄ、増幅トランジスタ２５Ａ，２５Ｂ，２５Ｃ，２５Ｄ、選択トランジスタ２６Ａ，２６Ｂ，２６Ｃ，２６Ｄ、および平均化トランジスタ２８Ａ，２８Ｂにより、４つの単位記憶部３９をまとめた１つの単位記憶セル３８が構成される。負荷トランジスタ１２Ｂおよびクランプ容量２１は、４つの単位記憶部３９で共有される。平均化トランジスタ２８Ａ，２８Ｂは、２つの単位記憶部３９で共有される。
【００７９】
単位画素セル３１における単位画素３７および単位記憶セル３８における単位記憶部３９は、撮像部１５２の撮像面に配置されるカラーフィルタを構成する赤色（Ｒ）、緑色（Ｇｒ，Ｇｂ）、青色（Ｂ）のそれぞれに対応している。図７（ａ）は単位画素３７と各色との対応関係を示し、図７（ｂ）は単位記憶部３９と各色との対応関係を示している。図７（ａ）に示されるように、１つの単位画素セル３１は、Ｂに対応した２個の単位画素３７とＧｒに対応した２個の単位画素３７、あるいは、Ｇｂに対応した２個の単位画素３７とＲに対応した２個の単位画素３７で構成される。単位画素３７の配列は、赤色（Ｒ）、緑色（Ｇｒ，Ｇｂ）、青色（Ｂ）のそれぞれに対応した４つの単位画素３７を配列の単位とする、いわゆるベイヤー配列で構成される。また、図７（ｂ）に示されるように、１つの単位記憶セル３８は、Ｂに対応した２個の単位記憶部３９とＧｒに対応した２個の単位記憶部３９、あるいは、Ｇｂに対応した２個の単位記憶部３９とＲに対応した２個の単位記憶部３９で構成される。
【００８０】
単位画素３７のそれぞれに対応する色の配列と、単位記憶部３９のそれぞれに対応する色の配列とは異なっている。例えば、図７（ａ）に示されるように、単位画素３７の配列の奇数列では、Ｂに対応した単位画素３７とＧｒに対応した単位画素３７とが垂直方向に交互に配置され、単位画素３７の配列の偶数列では、Ｇｂに対応した単位画素３７とＲに対応した単位画素３７とが垂直方向に交互に配置されている。一方、図７（ｂ）に示されるように、単位記憶部３９の配列の奇数列では、Ｂに対応した２つの単位記憶部３９が垂直方向に隣接し、さらにＧｒに対応した２つの単位記憶部３９が垂直方向に隣接して配置され、単位記憶部３９の配列の偶数列では、Ｇｂに対応した２つの単位記憶部３９が垂直方向に隣接し、さらにＧｒに対応した２つの単位記憶部３９が垂直方向に隣接して配置されている。
【００８１】
図６におけるアナログメモリ２４Ａ，２４Ｂは同色（図７（ｂ）の例では、ＢまたはＧｂ）に対応している。また、図６におけるアナログメモリ２４Ｃ，２４Ｄは同色（図７（ｂ）の例では、ＧｒまたはＲ）に対応している。したがって、平均化トランジスタ２８Ａ，２８Ｂは、垂直方向に隣接した、同色に対応した２つのアナログメモリに蓄積されている信号電荷を平均化する。
【００８２】
次に、第１の基板１０１と第２の基板１０２の両方を通して信号を読み出す場合の単位画素セル３１および単位記憶セル３８の動作（グローバルシャッタ動作）を、図８を参照して説明する。図８は、垂直駆動回路３３Ａ，３３Ｂから単位画素セル３１および単位記憶セル３８に供給される制御信号を、各制御信号が供給される回路要素の符号と対応付けて示している。図８に示す動作は、同色に対応した垂直方向の２行の単位記憶部３９において信号電荷の平均化処理を行うことにより、信号の読み出しを行う垂直方向の行数を半分にする例を示している。
【００８３】
グローバルシャッタ動作では、選択トランジスタ５を介して信号を垂直信号線１０Ａに読み出す動作は行われないため、垂直駆動回路３３Ａから選択トランジスタ５への選択パルスおよび垂直駆動回路３３Ａから負荷トランジスタ１２Ａへの電圧信号は供給されない。また、垂直駆動回路３３Ｂから負荷トランジスタ１２Ｂに所定の電圧が印加され、増幅トランジスタ４に駆動電流が供給される。
【００８４】
［期間Ｔ１の動作］
まず、垂直駆動回路３３Ａからリセットトランジスタ３に供給されるリセットパルスが“Ｌ”（Ｌｏｗ）レベルから“Ｈ”（Ｈｉｇｈ）レベルに変化することで、リセットトランジスタ３がオンとなる。同時に、垂直駆動回路３３Ａから転送トランジスタ２Ａに供給される転送パルスが“Ｌ”レベルから“Ｈ”レベルに変化することで、転送トランジスタ２Ａがオンとなる。これによって、光電変換素子１Ａがリセットされる。
【００８５】
続いて、垂直駆動回路３３Ａからリセットトランジスタ３に供給されるリセットパルスおよび垂直駆動回路３３Ａから転送トランジスタ２Ａに供給される転送パルスが“Ｈ”レベルから“Ｌ”レベルに変化することで、リセットトランジスタ３および転送トランジスタ２Ａがオフとなる。これによって、光電変換素子１Ａのリセットが終了し、光電変換素子１Ａの露光（信号電荷の蓄積）が開始される。上記と同様にして、光電変換素子１Ｂ，１Ｃ，１Ｄが順にリセットされ、各光電変換素子の露光が開始される。
【００８６】
［期間Ｔ２の動作］
続いて、垂直駆動回路３３Ｂからリセットトランジスタ２３Ａに供給されるリセットパルスが“Ｌ”レベルから“Ｈ”レベルに変化することで、リセットトランジスタ２３Ａがオンとなる。これによって、アナログメモリ２４Ａがリセットされる。同時に、垂直駆動回路３３Ｂからサンプルトランジスタ２２Ａに供給されるサンプルパルスが“Ｌ”レベルから“Ｈ”レベルに変化することで、サンプルトランジスタ２２Ａがオンとなる。これによって、クランプ容量２１の他端の電位が電源電圧にリセットされると共に、サンプルトランジスタ２２Ａがクランプ容量２１の他端の電位のサンプルホールドを開始する。
【００８７】
続いて、垂直駆動回路３３Ａからリセットトランジスタ３に供給されるリセットパルスが“Ｌ”レベルから“Ｈ”レベルに変化することで、リセットトランジスタ３がオンとなる。これによって、電荷保持部ＦＤがリセットされる。続いて、垂直駆動回路３３Ａからリセットトランジスタ３に供給されるリセットパルスが“Ｈ”レベルから“Ｌ”レベルに変化することで、リセットトランジスタ３がオフとなる。これによって、電荷保持部ＦＤのリセットが終了する。電荷保持部ＦＤのリセットを行うタイミングは露光期間中であればよいが、露光期間の終了直前のタイミングで電荷保持部ＦＤのリセットを行うことによって、電荷保持部ＦＤのリーク電流によるノイズをより低減することができる。
【００８８】
続いて、垂直駆動回路３３Ｂからリセットトランジスタ２３Ａに供給されるリセットパルスが“Ｈ”レベルから“Ｌ”レベルに変化することで、リセットトランジスタ２３Ａがオフとなる。これによって、アナログメモリ２４Ａのリセットが終了する。この時点でクランプ容量２１は、増幅トランジスタ４から出力される増幅信号（電荷保持部ＦＤのリセット後の増幅信号）をクランプしている。
【００８９】
［期間Ｔ３の動作］
まず、垂直駆動回路３３Ａから転送トランジスタ２Ａに供給される転送パルスが“Ｌ”レベルから“Ｈ”レベルに変化することで、転送トランジスタ２Ａがオンとなる。これによって、光電変換素子１Ａに蓄積されている信号電荷が、転送トランジスタ２Ａを介して電荷保持部ＦＤに転送され、電荷保持部ＦＤに蓄積される。これによって、光電変換素子１Ａの露光（信号電荷の蓄積）が終了する。期間Ｔ１における光電変換素子１Ａの露光開始から期間Ｔ３における光電変換素子１Ａの露光終了までの期間が露光期間（信号蓄積期間）である。続いて、垂直駆動回路３３Ａから転送トランジスタ２Ａに供給される転送パルスが“Ｈ”レベルから“Ｌ”レベルに変化することで、転送トランジスタ２Ａがオフとなる。
【００９０】
続いて、垂直駆動回路３３Ｂからサンプルトランジスタ２２Ａに供給されるサンプルパルスが“Ｈ”レベルから“Ｌ”レベルに変化することで、サンプルトランジスタ２２Ａがオフとなる。これによって、サンプルトランジスタ２２Ａがクランプ容量２１の他端の電位のサンプルホールドを終了する。
【００９１】
［期間Ｔ４の動作］
上述した期間Ｔ２，Ｔ３の動作は、光電変換素子１Ａを含む単位画素３７およびアナログメモリ２４Ａを含む単位記憶部３９の動作である。期間Ｔ４では、他の単位画素３７および単位記憶部３９について、期間Ｔ２，Ｔ３の動作と同様の動作が行われる。なお、図８では、図面のスペースの制約から、各光電変換素子の露光期間の長さが異なっているが、各光電変換素子の露光期間の長さを同一とすることがより望ましい。
【００９２】
以下では、アナログメモリ２４Ａの一端の電位の変化について説明する。アナログメモリ２４Ｂ，２４Ｃ，２４Ｄの一端の電位の変化についても同様である。電荷保持部ＦＤのリセットが終了した後に光電変換素子１Ａから電荷保持部ＦＤに信号電荷が転送されることによる電荷保持部ＦＤの一端の電位の変化をΔＶｆｄ、増幅トランジスタ４のゲインをα１とすると、光電変換素子１Ａから電荷保持部ＦＤに信号電荷が転送されることによる増幅トランジスタ４の他端の電位の変化ΔＶａｍｐ１はα１×ΔＶｆｄとなる。
【００９３】
アナログメモリ２４Ａとサンプルトランジスタ２２Ａの合計のゲインをα２とすると、光電変換素子１Ａから電荷保持部ＦＤに信号電荷が転送された後のサンプルトランジスタ２２Ａのサンプルホールドによるアナログメモリ２４Ａの一端の電位の変化ΔＶｍｅｍはα２×ΔＶａｍｐ１、すなわちα１×α２×ΔＶｆｄとなる。ΔＶｆｄは、信号電荷の転送による電荷保持部ＦＤの一端の電位の変化量であり、電荷保持部ＦＤをリセットすることにより発生するリセットノイズを含んでいない。したがって、サンプルトランジスタ２２Ａがサンプルホールドを行うことによって、第１の基板１０１で発生するノイズの影響を低減することができる。
【００９４】
アナログメモリ２４Ａのリセットが終了した時点のアナログメモリ２４Ａの一端の電位は電源電圧ＶＤＤであるため、光電変換素子１Ａから電荷保持部ＦＤに信号電荷が転送された後、サンプルトランジスタ２２Ａによってサンプルホールドされたアナログメモリ２４Ａの一端の電位Ｖｍｅｍは以下の（１）式となる。（１）式において、ΔＶｍｅｍ＜０、ΔＶｆｄ＜０である。
Ｖｍｅｍ＝ＶＤＤ＋ΔＶｍｅｍ
＝ＶＤＤ＋α１×α２×ΔＶｆｄ  ・・・（１）
【００９５】
また、α２は以下の（２）式となる。（２）式において、ＣＬはクランプ容量２１の容量値であり、ＣＳＨはアナログメモリ２４Ａの容量値である。ゲインの低下をより小さくするため、クランプ容量２１の容量ＣＬはアナログメモリ２４Ａの容量ＣＳＨよりも大きいことがより望ましい。
α２＝ＣＬ／（ＣＬ＋ＣＳＨ）  ・・・（２）
【００９６】
［期間Ｔ５の動作］
期間Ｔ５では、垂直駆動回路３３Ｂから平均化トランジスタ２８Ａ，２８Ｂに供給されるサンプルパルスが“Ｌ”レベルから“Ｈ”レベルに変化することで、平均化トランジスタ２８Ａ，２８Ｂがオンとなる。これによって、アナログメモリ２４Ａの一端とアナログメモリ２４Ｂの一端の電位が同一となると共に、アナログメモリ２４Ｃの一端とアナログメモリ２４Ｄの一端の電位が同一となり、各アナログメモリに蓄積されている信号電荷が平均化される。この動作は、垂直駆動回路３３Ｂから平均化トランジスタ２８Ａ，２８Ｂに供給されるサンプルパルスが“Ｈ”レベルから“Ｌ”レベルに変化することで終了する。
【００９７】
［期間Ｔ６の動作］
期間Ｔ６，Ｔ７では、アナログメモリ２４Ａ，２４Ｃに蓄積されている信号電荷に基づく信号が行毎に順次読み出される。ただし、アナログメモリ２４Ｂ，２４Ｄについては信号の読み出しは行われない。まず、期間Ｔ６では、アナログメモリ２４Ａを含む単位記憶部３９からの信号の読み出しが行われる。垂直駆動回路３３Ｂから選択トランジスタ２６Ａに供給される選択パルスが“Ｌ”レベルから“Ｈ”レベルに変化することで、選択トランジスタ２６Ａがオンとなる。これによって、（１）式に示した電位Ｖｍｅｍに基づく信号が選択トランジスタ２６Ａを介して垂直信号線１０Ｂへ出力される。
【００９８】
続いて、垂直駆動回路３３Ｂからリセットトランジスタ２３Ａに供給されるリセットパルスが“Ｌ”レベルから“Ｈ”レベルに変化することで、リセットトランジスタ２３Ａがオンとなる。これによって、アナログメモリ２４Ａがリセットされ、リセット時のアナログメモリ２４Ａの一端の電位に基づく信号が選択トランジスタ２６Ａを介して垂直信号線１０Ｂへ出力される。
【００９９】
続いて、垂直駆動回路３３Ｂからリセットトランジスタ２３Ａに供給されるリセットパルスが“Ｈ”レベルから“Ｌ”レベルに変化することで、リセットトランジスタ２３Ａがオフとなる。続いて、垂直駆動回路３３Ｂから選択トランジスタ２６Ａに供給される選択パルスが“Ｈ”レベルから“Ｌ”レベルに変化することで、選択トランジスタ２６Ａがオフとなる。
【０１００】
カラム回路部３４Ｂは、（１）式に示した電位Ｖｍｅｍに基づく信号と、アナログメモリ２４Ａをリセットしたときのアナログメモリ２４Ａの一端の電位に基づく信号との差分をとった差分信号を生成する。この差分信号は、（１）式に示した電位Ｖｍｅｍと電源電圧ＶＤＤとの差分に基づく信号であり、光電変換素子１Ａ，１Ｃに蓄積された信号電荷が電荷保持部ＦＤに転送された直後の電荷保持部ＦＤの一端の電位と、電荷保持部ＦＤの一端がリセットされた直後の電荷保持部ＦＤの電位との差分ΔＶｆｄに基づく信号である。したがって、アナログメモリ２４Ａをリセットすることによるノイズ成分と、電荷保持部ＦＤをリセットすることによるノイズ成分とを抑圧した、光電変換素子１Ａ，１Ｃに蓄積された信号電荷に基づく信号成分を得ることができる。
【０１０１】
カラム回路部３４Ｂから出力された信号は、水平駆動回路３２Ｂによって出力回路３６Ｂから出力される。以上で、アナログメモリ２４Ａを含む単位記憶部３９からの信号の読み出しが終了する。
【０１０２】
［期間Ｔ７の動作］
続いて、アナログメモリ２４Ｃを含む単位記憶部３９について、期間Ｔ６における動作と同様の動作が行われる。
【０１０３】
通常のグローバルシャッタ動作では、光電変換素子から電荷保持部ＦＤに転送された信号電荷を電荷保持部ＦＤが各画素の読み出しタイミングまで保持していなければならない。電荷保持部ＦＤが信号電荷を保持している期間中にノイズが発生すると、電荷保持部ＦＤが保持している信号電荷にノイズが重畳され、信号品質（Ｓ／Ｎ）が劣化する。
【０１０４】
電荷保持部ＦＤが信号電荷を保持している期間（以下、保持期間と記載）中に発生するノイズの主な要因は、電荷保持部ＦＤのリーク電流による電荷（以下、リーク電荷と記載）と、光電変換素子以外の部分に入射する光に起因する電荷（以下、光電荷と記載）である。単位時間に発生するリーク電荷と光電荷をそれぞれｑｉｄ、ｑｐｎとし、保持期間の長さをｔｃとすると、保持期間中に発生するノイズ電荷Ｑｎは（ｑｉｄ＋ｑｐｎ）ｔｃとなる。
【０１０５】
電荷保持部ＦＤの容量をＣｆｄ、アナログメモリ２４Ａの容量をＣｍｅｍとし、ＣｆｄとＣｍｅｍの比（Ｃｍｅｍ／Ｃｆｄ）をＡとする。また、前述したように、増幅トランジスタ４のゲインをα１、アナログメモリ２４Ａとサンプルトランジスタ２２Ａの合計のゲインをα２とする。露光期間中に光電変換素子１Ａで発生した信号電荷をＱｐｈとすると、露光期間の終了後にアナログメモリ２４Ａに保持される信号電荷はＡ×α１×α２×Ｑｐｈとなる。
【０１０６】
光電変換素子１Ａから電荷保持部ＦＤに転送された信号電荷に基づく信号はサンプルトランジスタ２２Ａによってサンプルホールドされ、アナログメモリ２４Ａに格納される。したがって、電荷保持部ＦＤに信号電荷が転送されてからアナログメモリ２４Ａに信号電荷が格納されるまでの時間は短く、電荷保持部ＦＤで発生したノイズは無視することができる。アナログメモリ２４Ａが信号電荷を保持している期間に発生するノイズを上記と同じＱｎと仮定すると、Ｓ／ＮはＡ×α１×α２×Ｑｐｈ／Ｑｎとなる。
【０１０７】
一方、電荷保持部ＦＤに保持された信号電荷に基づく信号を、増幅トランジスタ４および選択トランジスタ５を介して垂直信号線１０Ａに読み出す場合のＳ／ＮはＱｐｈ／Ｑｎとなる。したがって、電荷保持部ＦＤに保持された信号電荷に基づく信号をアナログメモリ２４Ａに蓄積してから垂直信号線１０Ｂに読み出す場合のＳ／Ｎは、電荷保持部ＦＤに保持された信号電荷に基づく信号を垂直信号線１０Ａに読み出す場合のＳ／ＮのＡ×α１×α２倍となる。Ａ×α１×α２が１よりも大きくなるようにアナログメモリ２４Ａの容量値を設定する（例えば、アナログメモリ２４Ａの容量値を電荷保持部ＦＤの容量値よりも十分大きくする）ことによって、信号品質の劣化を低減することができる。上記の内容は、アナログメモリ２４Ｂ，２４Ｃ，２４Ｄについても同様である。
【０１０８】
本実施形態のグローバルシャッタ動作では、垂直方向の位置（以下、垂直位置と記載）が同一である単位画素セル３１および単位記憶セル３８の動作のタイミングは同一であるが、垂直位置が異なる単位画素セル３１および単位記憶セル３８の動作のタイミングは異なる。図９は、垂直位置（Ｖ１、Ｖ２、・・・、Ｖｎ）が異なる単位画素セル３１および単位記憶セル３８の動作のタイミングを模式的に示している。図９の垂直方向の位置が単位画素セル３１および単位記憶セル３８の配列における垂直位置を示し、水平方向の位置が時間位置を示している。
【０１０９】
リセット期間は図８の期間Ｔ１に相当し、信号転送期間は図８の期間Ｔ２，Ｔ３，Ｔ４に相当し、平均化処理期間は図８の期間Ｔ５に相当し、読み出し期間は図８の期間Ｔ６，Ｔ７に相当する。
【０１１０】
図９に示すように、垂直位置が異なる単位画素セル３１および単位記憶セル３８ではリセット期間、信号転送期間、および平均化処理期間は同一である。一方、垂直位置が異なる単位画素セル３１および単位記憶セル３８では読み出し期間が異なる。上述したグローバルシャッタ動作では、同一の単位画素セル３１および単位記憶セル３８内の単位画素３７および単位記憶部３９毎に露光のタイミングが異なるが、単位画素セル３１および単位記憶セル３８の全体では露光の同時性を実現することができる。
【０１１１】
本実施形態では、１つの単位記憶セル３８に含まれる４つのアナログメモリに蓄積された信号電荷（１つの単位画素セル３１に含まれる４つの光電変換素子で生成された信号電荷）が、平均化トランジスタ２８Ａ，２８Ｂによる平均化処理の対象となる。つまり、全ての画素で生成された信号電荷が、平均化トランジスタ２８Ａ，２８Ｂによる平均化処理の対象となる。ただし、図８に示したように、１つの単位記憶セル３８に含まれる４つのアナログメモリのうち２つのアナログメモリに蓄積された信号電荷に基づく信号のみが読み出される。また、垂直位置が同一である異なる単位記憶セル３８のそれぞれにおいて、同一の行にある単位記憶部３９から信号が読み出される。
【０１１２】
上記のように、単位記憶セル３８に含まれる全てのアナログメモリに蓄積された信号電荷を平均化処理の対象とするのではなく、単位記憶セル３８に含まれる一部のアナログメモリに蓄積された信号電荷のみを平均化処理の対象としてもよい。例えば、２つの平均化トランジスタ２８Ａ，２８Ｂのうち一方のみを設けてもよい。
【０１１３】
次に、第１の基板１０１のみを通して信号を読み出す場合の単位画素セル３１の動作（ローリングシャッタ動作）を、図１０を参照して説明する。図１０は、垂直駆動回路３３Ａ，３３Ｂから単位画素セル３１および単位記憶セル３８に供給される制御信号を、各制御信号が供給される回路要素の符号と対応付けて示している。
【０１１４】
ローリングシャッタ動作では、第１の基板１０１から第２の基板１０２に信号を転送し、選択トランジスタ２６Ａ，２６Ｂ，２６Ｃ，２６Ｄを介して信号を垂直信号線１０Ｂに読み出す動作は行われないため、垂直駆動回路３３Ｂから選択トランジスタ２６Ａ，２６Ｂ，２６Ｃ，２６Ｄへの選択パルス（図示せず）および垂直駆動回路３３Ｂから負荷トランジスタ１２Ｂへの電圧信号は供給されない。また、垂直駆動回路３３Ａから負荷トランジスタ１２Ａに所定の電圧が印加され、増幅トランジスタ４に駆動電流が供給される。
【０１１５】
［期間Ｔ１１の動作］
まず、垂直駆動回路３３Ａからリセットトランジスタ３に供給されるリセットパルスが“Ｌ”レベルから“Ｈ”レベルに変化することで、リセットトランジスタ３がオンとなる。同時に、垂直駆動回路３３Ａから転送トランジスタ２Ａに供給される転送パルスが“Ｌ”レベルから“Ｈ”レベルに変化することで、転送トランジスタ２Ａがオンとなる。これによって、光電変換素子１Ａがリセットされる。
【０１１６】
続いて、垂直駆動回路３３Ａからリセットトランジスタ３に供給されるリセットパルスおよび垂直駆動回路３３Ａから転送トランジスタ２Ａに供給される転送パルスが“Ｈ”レベルから“Ｌ”レベルに変化することで、リセットトランジスタ３および転送トランジスタ２Ａがオフとなる。これによって、光電変換素子１Ａのリセットが終了し、光電変換素子１Ａの露光（信号電荷の蓄積）が開始される。上記と同様にして、光電変換素子１Ｂ，１Ｃ，１Ｄが順にリセットされ、各光電変換素子の露光が開始される。
【０１１７】
［期間Ｔ１２の動作］
期間Ｔ１２では、光電変換素子１Ａ，１Ｂ，１Ｃ，１Ｄに蓄積されている信号電荷が電荷保持部ＦＤに転送され、電荷保持部ＦＤに蓄積されている信号電荷に基づく信号が行毎に順次読み出される。まず、光電変換素子１Ａを含む単位画素３７からの信号の読み出しが行われる。垂直駆動回路３３Ａから選択トランジスタ５に供給される選択パルスが“Ｌ”レベルから“Ｈ”レベルに変化することで、選択トランジスタ５がオンとなる。同時に、垂直駆動回路３３Ａからリセットトランジスタ３に供給されるリセットパルスが“Ｌ”レベルから“Ｈ”レベルに変化することで、リセットトランジスタ３がオンとなる。これによって、電荷保持部ＦＤがリセットされ、リセット時の電荷保持部ＦＤの電位に基づく信号が選択トランジスタ５を介して垂直信号線１０Ａへ出力される。続いて、垂直駆動回路３３Ａからリセットトランジスタ３に供給されるリセットパルスが“Ｈ”レベルから“Ｌ”レベルに変化することで、リセットトランジスタ３がオフとなる。
【０１１８】
続いて、垂直駆動回路３３Ａから転送トランジスタ２Ａに供給される転送パルスが“Ｌ”レベルから“Ｈ”レベルに変化することで、転送トランジスタ２Ａがオンとなる。これによって、光電変換素子１Ａに蓄積されている信号電荷が、転送トランジスタ２Ａを介して電荷保持部ＦＤに転送され、電荷保持部ＦＤに蓄積される。これによって、光電変換素子１Ａの露光（信号電荷の蓄積）が終了する。期間Ｔ１１における光電変換素子１Ａの露光開始から期間Ｔ１２における光電変換素子１Ａの露光終了までの期間が露光期間（信号蓄積期間）である。選択トランジスタ５がオンとなっているため、電荷保持部ＦＤの電位に基づく信号が選択トランジスタ５を介して垂直信号線１０Ａに出力される。続いて、垂直駆動回路３３Ａから転送トランジスタ２Ａに供給される転送パルスが“Ｈ”レベルから“Ｌ”レベルに変化することで、転送トランジスタ２Ａがオフとなる。
【０１１９】
カラム回路部３４Ａは、光電変換素子１Ａから電荷保持部ＦＤに信号電荷が転送された直後の電荷保持部ＦＤの電位に基づく信号と、電荷保持部ＦＤをリセットしたときの電荷保持部ＦＤの電位に基づく信号との差分をとった差分信号を生成する。したがって、電荷保持部ＦＤをリセットすることによるノイズ成分を抑圧した、光電変換素子１Ａに蓄積された信号電荷に基づく信号成分を得ることができる。
【０１２０】
カラム回路部３４Ａから出力された信号は、水平駆動回路３２Ａによって出力回路３６Ａから出力される。以上で、光電変換素子１Ａを含む単位画素３７からの信号の読み出しが終了する。
【０１２１】
［期間Ｔ１３の動作］
続いて、光電変換素子１Ｂ，１Ｃ，１Ｄを含む各単位画素３７について、期間Ｔ１２における動作と同様の動作が行われる。
【０１２２】
本実施形態のローリングシャッタ動作では、垂直位置が同一である単位画素セル３１の動作のタイミングは同一であるが、垂直位置が異なる単位画素セル３１の動作のタイミングは異なる。図１１は、垂直位置（Ｖ１、Ｖ２、・・・、Ｖｎ）が異なる単位画素セル３１の動作のタイミングを模式的に示している。図１１の垂直方向の位置が単位画素セル３１の配列における垂直位置を示し、水平方向の位置が時間位置を示している。
【０１２３】
リセット期間は図１０の期間Ｔ１１に相当し、信号転送・読み出し期間は図１０の期間Ｔ１２，Ｔ１３に相当する。図１１に示すように、垂直位置が異なる単位画素セル３１では、信号転送・読み出し期間が重ならないようになっている。上述したローリングシャッタ動作では、垂直位置が異なる単位画素セル３１毎に露光のタイミングが異なるが、図示していないメカニカルシャッタを使用すれば露光の同時性を実現することが可能である。また、ローリングシャッタ動作では第１の基板１０１のみを動作させるので、第２の基板１０２が接続されていない状態の第１の基板１０１を単体でも使用することができる。
【０１２４】
上述したように、本実施形態によれば、平均化の対象となった２つ以上の画素のそれぞれに含まれる信号蓄積回路（アナログメモリ２４Ａ，２４Ｂ，２４Ｃ，２４Ｄ）に蓄積された各信号（信号電荷）を平均化することによって、画素から出力された各信号が構成する画像においてモアレの発生を抑制することができる。また、平均化を行うことによって、信号に含まれるランダムノイズ成分を低減することができる。したがって、本実施形態によれば、画質の低下を低減することができる。
【０１２５】
本実施形態では、同一色に対応した２つの単位記憶部３９が垂直方向（列方向）に隣接しており、これらの２つの単位記憶部３９のアナログメモリに蓄積されている信号電荷が平均化される。このように垂直方向に隣接した画素の信号電荷を平均化することによって、平均化トランジスタ２８Ａ，２８Ｂのレイアウトを簡素化することができる。また、垂直方向に隣接する、同一色に対応した２つの単位記憶部３９間でクロストークが発生したとしても、異なる色に対応した２つの単位記憶部３９間でクロストークが発生する場合と比較して、クロストークによる画質の低下を低減することができる。
【０１２６】
本実施形態では、単位記憶セル３８において、垂直方向に並んだ４つの単位記憶部３９のうち２つの単位記憶部３９のみから平均化された信号が出力される。これによって、信号の読み出しを行う垂直方向の行数が画素配列の行数の半分となるので、全ての行の信号の読み出しを行う場合と比較して、高速に信号を読み出すことができ、消費電力を低減することができる。
【０１２７】
本実施形態では、垂直位置が同一である複数の単位記憶セル３８において、同一の行にある単位記憶部３９から信号が読み出される。このため、平均化された信号を読み出す制御を行毎に行うことができ、信号の読み出しに係る制御が容易になる。また、図９に示すように、アナログメモリ２４Ａ，２４Ｂ，２４Ｃ，２４Ｄに信号電荷が蓄積された後、蓄積された各信号電荷を同一のタイミングで平均化することによって、信号の平均化に係る制御が容易になる。
【０１２８】
本実施形態では、複数の読み出し方式（本実施形態ではグローバルシャッタ方式とローリングシャッタ方式）による信号の読み出しに必要な回路要素が複数の基板に配置され、複数の基板のうちの１枚の基板（本実施形態では第１の基板１０１）には、少なくとも１つの読み出し方式（本実施形態ではローリングシャッタ方式）による信号の読み出しに必要な回路要素が配置される。これによって、複数の基板を有する固体撮像装置の画素から複数の読み出し方式により信号を読み出すことができ、複数の読み出し方式のうち少なくとも１つの読み出し方式により１枚の基板のみを使用して信号を読み出すことができる。
【０１２９】
また、第１の基板１０１を単独で使用することで、ローリングシャッタ動作に対応した固体撮像装置や、それを用いたカメラを実現することができる。さらに、ローリングシャッタ動作用に製造した第１の基板１０１に第２の基板１０２を重ねて固体撮像装置を構成することで、グローバルシャッタ動作に対応した固体撮像装置や、それを用いたカメラを実現することができる。
【０１３０】
また、アナログメモリ２４Ａ，２４Ｂ，２４Ｃ，２４Ｄを設けたことによって、信号品質の劣化を低減することができる。特に、アナログメモリ２４Ａ，２４Ｂ，２４Ｃ，２４Ｄの容量値を電荷保持部ＦＤの容量値よりも大きくする（例えば、アナログメモリ２４Ａ，２４Ｂ，２４Ｃ，２４Ｄの容量値を電荷保持部ＦＤの容量値の５倍以上にする）ことによって、アナログメモリ２４Ａ，２４Ｂ，２４Ｃ，２４Ｄが保持する信号電荷が、電荷保持部ＦＤが保持する信号電荷よりも大きくなる。このため、アナログメモリ２４Ａ，２４Ｂ，２４Ｃ，２４Ｄのリーク電流による信号劣化の影響を小さくすることができる。
【０１３１】
また、クランプ容量２１およびサンプルトランジスタ２２Ａ，２２Ｂ，２２Ｃ，２２Ｄを設けることによって、第１の基板１０１で発生するノイズを低減することができる。第１の基板１０１で発生するノイズには、増幅トランジスタ４に接続される回路（例えばリセットトランジスタ３）の動作に由来して増幅トランジスタ４の入力部で発生するノイズ（例えばリセットノイズ）や、増幅トランジスタ４の動作特性に由来するノイズ（例えば増幅トランジスタ４の回路閾値のばらつきによるノイズ）等がある。
【０１３２】
また、アナログメモリ２４Ａ，２４Ｂ，２４Ｃ，２４Ｄをリセットしたときの信号と、光電変換素子１Ａ，１Ｂ，１Ｃ，１Ｄから電荷保持部ＦＤへ信号電荷を転送することによって発生する増幅トランジスタ４の出力の変動に応じた信号とを時分割で出力し、各信号の差分処理を行うことによって、第２の基板１０２で発生するノイズを低減することができる。第２の基板１０２で発生するノイズには、増幅トランジスタ２５Ａ，２５Ｂ，２５Ｃ，２５Ｄに接続される回路（例えばリセットトランジスタ２３Ａ，２３Ｂ，２３Ｃ，２３Ｄ）の動作に由来して増幅トランジスタ２５Ａ，２５Ｂ，２５Ｃ，２５Ｄの入力部で発生するノイズ（例えばリセットノイズ）等がある。
【０１３３】
本発明に係る信号蓄積回路は例えばアナログメモリ２４Ａ，２４Ｂ，２４Ｃ，２４Ｄに対応する。本発明に係る平均化回路は例えば平均化トランジスタ２８Ａ，２８Ｂに対応する。本発明に係る出力回路は例えば選択トランジスタ５，２６Ａ，２６Ｂ，２６Ｃ，２６Ｄに対応する。
【０１３４】
以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
【０１３５】
例えば、本実施形態においては、単位画素セルおよび単位記憶セルを水平１画素、垂直４画素で構成し、同色に対応した、垂直位置の異なる２画素の平均化処理を行っているが、単位画素セルに含まれる単位画素の数、単位記憶セルに含まれる単位記憶部の数は任意である。また、本実施形態においては、同色に対応した、垂直位置の異なる２画素の平均化処理を行っているが、平均化処理の対象となる同色に対応した画素は、垂直位置の異なる３画素や５画素、水平位置の異なる３画素や５画素、水平位置の異なる３画素×垂直位置の異なる３画素の合計９画素としてもかまわない。また、白黒タイプの撮像素子などを用いて、垂直方向に隣接した２画素や水平方向に隣接した２画素の平均化処理を行ってもよく、カラーフィルタの有無や、平均化処理を行う画素の配列に制限はない。
【０１３６】
上記では、２枚の基板が接続部で接続されている固体撮像装置の構成を示したが、３枚以上の基板が接続部で接続されていてもよい。３枚以上の基板が接続部で接続される固体撮像装置の場合、３枚以上の基板のうち２枚の基板が第１の基板と第２の基板に相当する。
【符号の説明】
【０１３７】
１Ａ，１Ｂ，１Ｃ，１Ｄ・・・光電変換素子、２Ａ，２Ｂ，２Ｃ，２Ｄ・・・転送トランジスタ、３，２３Ａ，２３Ｂ，２３Ｃ，２３Ｄ・・・リセットトランジスタ、４，２５Ａ，２５Ｂ，２５Ｃ，２５Ｄ・・・増幅トランジスタ、５，２６Ａ，２６Ｂ，２６Ｃ，２６Ｄ・・・選択トランジスタ、６・・・出力端子、１０Ａ，１０Ｂ・・・垂直信号線、１２Ａ，１２Ｂ，２７・・・負荷トランジスタ、２１・・・クランプ容量、２２Ａ，２２Ｂ，２２Ｃ，２２Ｄ・・・サンプルトランジスタ、２４Ａ，２４Ｂ，２４Ｃ，２４Ｄ・・・アナログメモリ、３１・・・単位画素セル、３２Ａ，３２Ｂ・・・水平駆動回路、３３Ａ，３３Ｂ・・・垂直駆動回路、３４Ａ，３４Ｂ・・・カラム回路部、３５Ａ，３５Ｂ・・・制御回路、３６Ａ，３６Ｂ・・・出力回路、３７・・・単位画素、３８・・・単位記憶セル、３９・・・単位記憶部、４１・・・マイクロバンプ、４２・・・パッド、１０１・・・第１の基板、１０２・・・第２の基板、１５０・・・デジタルカメラ、１５１・・・レンズ部、１５２・・・撮像部、１５３・・・信号処理部、１５４・・・メモリ部、１５５・・・記録媒体、１５６・・・レンズ制御部、１５７・・・駆動部、１５８・・・操作部、１５９・・・制御部、１６０・・・表示部、ＦＤ・・・電荷保持部、２８Ａ，２８Ｂ・・・平均化トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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