(57)【特許請求の範囲】
【請求項１】
主面の面方位が（１００）のシリコン半導体基板に、内面にゲート酸化膜を介してゲート電極が埋設される平行ストライプ状表面パターンの複数トレンチを有し、前記複数トレンチ間にそれぞれ挟まれる半導体基板の表層には、前記トレンチの側壁面に接する、第２導電型ベース領域と該領域の表層に配置される第１導電型エミッタ領域とからなるセル領域が、所定の表面間隔をおいて配置され、かつ隣接するトレンチ間の半導体基板の表面では、前記セル領域と半導体基板の表面とが交互に配置される配置パターンを有し、前記セル領域を挟む平行トレンチ部分の表面間隔が前記セル領域を挟まない平行トレンチ部分の表面間隔より広くされるとともに、前記トレンチの表面間隔の異なる平行トレンチ部分同士は斜行トレンチ部分によって交差すること無く連結されるトレンチ表面パターンを備え、前記平行トレンチ部分の側壁面の面方位が、前記主面の面方位（１００）と直交する等価な面方位｛１００｝であり、前記斜行トレンチ部分の側壁面のゲート酸化膜の膜厚が前記平行トレンチ部分の側壁面のゲート酸化膜の膜厚より厚いことを特徴とするトレンチ絶縁ゲート型半導体装置。
【請求項２】
前記斜行トレンチ部分の側壁面の面方位が｛１１０｝であることを特徴とする請求項１記載のトレンチ絶縁ゲート型半導体装置。
【請求項３】
前記トレンチ絶縁ゲート型半導体装置がトレンチ型絶縁ゲートバイポーラトランジスタであることを特徴とする請求項１または２記載のトレンチ絶縁ゲート型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力変換装置などに用いられるトレンチ型ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ、トレンチ型絶縁ゲートバイポーラトランジスタ）などのトレンチ絶縁ゲート型半導体装置に関する。
【背景技術】
【０００２】
電力変換装置の低消費電力化が進む中で、その中心的な役割を果たすパワーデバイスの低消費電力化に対する期待は大きい。そのパワーデバイスの中でも、伝導度変調効果により低オン電圧であって、電圧駆動のため制御の容易な絶縁ゲートバイポーラトランジスタ（以降ＩＧＢＴと称する）の使用が増加している。さらにウエハの表面に沿ってゲート電極を設けるプレーナゲート型ＩＧＢＴに比べて、ウエハ表面から垂直方向のトレンチに酸化膜を介して埋設されるゲート電極を有するトレンチ型ＩＧＢＴは、そのトレンチの両側壁にチャネルが設けられるので、トレンチ幅、間隔を狭くすることによりチャネル密度を容易に増大でき、さらなる低オン電圧が得られるため近年適用分野が増えつつある。
【０００３】
下記公知文献に記載の図に相当する図３を参照して、このトレンチ型ＩＧＢＴの構造を説明する（特許文献１）。図３（ａ）は、ストライプ状表面パターンのトレンチ９内にゲート酸化膜５を介してゲート電極６が埋設されるトレンチゲート構造を有するｎチャネル型ＩＧＢＴの表層部分の斜視断面図である。同（ｂ）は、前記図３（ａ）のトレンチゲート部を横切るＡ−Ａ線による断面図である。図３（ａ）に示す斜視断面図では半導体基板上に被覆される層間絶縁膜７が表面パターンを見易くするため省略されている。同（ｃ）は図３（ａ）の表面パターン図である。
【０００４】
図３に示すトレンチ型ＩＧＢＴでは、ｐ型で高濃度のシリコン半導体基板１とｎ型で低濃度のドリフト層２からなるシリコンウエハの表層にｐ型ベース領域３を備え、そのｐ型ベース領域３の表層部に選択的にｎ＋型エミッタ領域４が形成される半導体層構成を有している。以降、この半導体層構成の領域をセル領域ということがある。さらに、図３では、ｎ＋型エミッタ領域４の表面からｐ型ベース領域３を貫通してｎ−型ドリフト層２に達する深さのトレンチ９が複数形成され、そのトレンチ９の内部には、ゲート酸化膜５を挟んで多結晶シリコンからなるゲート電極６が充填されるＭＯＳゲート構造を備えている。前記複数のトレンチ９間には、前述のｎ＋型エミッタ領域４とｐ型ベース領域３を備え、それらの表面に共通にエミッタ電極８が接触する構造の表層部分と、トレンチ９間がｎ−ドリフト層２のままで、その表面が層間絶縁膜７で覆われる表層部分とが図３（ｃ）の表面パターンに示すようにＸＹ方向に交互に配置され、一松模様風の表面パターンを構成する。このようなトレンチ型ＩＧＢＴではトレンチ９の間隔を狭くしてトレンチの本数を増すとチャネル密度が高くなり、オン電圧を低下させることができる。
【０００５】
複数本のトレンチ１９間の表面間隔が部分的に一定でなく、幅広の表面間隔を有する部分と挟まない幅狭の表面間隔を有する、図４に示すようなトレンチゲート構造を備える表面パターンとすることにより、トレンチ密度すなわちチャネル密度を増大させた半導体装置が知られている（特許文献２、３、４）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−２１０５４７号公報（図１、図２）
【特許文献２】特許第３３２９７０７号公報（図１、図４）
【特許文献３】特許第３５２４８５０号公報（図１）
【特許文献４】特開２００９−７６７３８号公報（図１）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、前記図３に記載のトレンチ型ＩＧＢＴは、以下３つの問題がある。その１はトレンチ間に挟まれた領域の内、ｐ型ベース領域３およびｎ＋型エミッタ領域４からなるセル領域部分はそれらを形成するためのフォトリソグラフィ工程におけるアライメントの制約により微細化に制限があるので、トレンチ間の間隔を狭めチャネル密度を増加させることには限界がある。
【０００８】
その２はトレンチ間に挟まれた領域の内、前記セル領域が形成されない部分ではオフ時の電界強度が大きくなり易いため、この部分で設計耐圧より低い耐圧でブレークダウンすることがある。
【０００９】
その３は、図２に示すように、シリコン半導体基板の表面から垂直方向に形成された複数本のトレンチ１９の表面間隔が部分的に一定でない表面パターンを有するトレンチ型ＩＧＢＴでは、トレンチ１９の側壁面（紙面に垂直方向）の面方位が場所によって異なる。一般的にシリコン酸化膜の成長速度はシリコン半導体基板の面方位により異なるので、前記図２に示すトレンチ型ＩＧＢＴでは、場所によって異なる酸化膜厚を有することになる。例えば、シリコン半導体基板の面方位（１１０）は面方位（１１１）や（１００）に比べてシリコン原子の面密度が高いので、酸化レートは速い。これら三つの面方位における酸化レートは速い方から（１１０）＞（１１１）＞（１００）の順になる。例えば、面方位（１１０）の酸化レートは面方位（１００）の約１．３〜２倍であるとされている。面方位（１１０）の酸化レートが速いということは、前述の三つの面方位に対して同時に酸化をすると（１１０）面の酸化膜の膜厚が最も厚くなり、（１００）面の酸化膜の膜厚が最も薄くなる。
【００１０】
このトレンチ型ＩＧＢＴを、面方位が（１００）の通常のシリコン半導体基板を用いて製造する場合、前記セル領域に接するトレンチ側壁面の面方位が（１１０）であると、トレンチの表面パターンが所定の角度で折れ曲がる部分のトレンチ側壁面の面方位は（１１０）とは異なる。従って、前記折れ曲がる部分のトレンチ側壁面の膜厚は、前述のようにセル領域に接するトレンチ側壁面の酸化膜より薄くなる。よって、ゲート酸化膜の絶縁耐圧はこの薄い膜厚部分で決まるので、このトレンチ型ＩＧＢＴの順方向耐圧が低くなる。さらに酸化膜が薄いことにより、ゲートとコレクタ電極間の容量が増加するという問題が発生する。
【００１１】
本発明は以上説明した点に鑑みてなされたものであり、本発明の目的は、セル領域が接する平行トレンチ部分と接しない平行トレンチ部分の表面間隔が異なるトレンチ表面パターンを有していても、耐圧低下がなく、低オン電圧が得られるトレンチ絶縁ゲート型半導体装置を提供することである。
【課題を解決するための手段】
【００１２】
本発明は、前記発明の目的を達成するために、主面の面方位が（１００）のシリコン半導体基板に、内面にゲート酸化膜を介してゲート電極が埋設される平行ストライプ状表面パターンの複数トレンチを有し、前記複数トレンチ間にそれぞれ挟まれる半導体基板の表層には、前記トレンチの側壁面に接する、第２導電型ベース領域と該領域の表層に配置される第１導電型エミッタ領域とからなるセル領域が、所定の表面間隔をおいて配置され、かつ隣接するトレンチ間の半導体基板の表面では、前記セル領域と半導体基板の表面とが交互に配置される配置パターンを有し、前記セル領域を挟む平行トレンチ部分の表面間隔が前記セル領域を挟まない平行トレンチ部分の表面間隔より広くされるとともに、前記トレンチの表面間隔の異なる平行トレンチ部分同士は斜行トレンチ部分によって交差すること無く連結されるトレンチ表面パターンを備え、前記平行トレンチ部分の側壁面の面方位が、前記主面の面方位（１００）と直交する等価な面方位｛１００｝であり、前記斜行トレンチ部分の側壁面のゲート酸化膜の膜厚が前記平行トレンチ部分の側壁面のゲート酸化膜の膜厚より厚いトレンチ絶縁ゲート型半導体装置とする。前記斜行トレンチ部分の側壁面の面方位が｛１１０｝であることが好ましい。また、前記トレンチ絶縁ゲート型半導体装置がトレンチ型絶縁ゲートバイポーラトランジスタであることがより好ましい。
【発明の効果】
【００１３】
第２導電型ベース領域と該領域の表層に配置される第１導電型エミッタ領域とからなるセル領域が接するトレンチの平行部分と接しないトレンチの平行部分の表面間隔が異なるトレンチ表面パターンであっても、耐圧低下がなく、低オン電圧が得られるトレンチ絶縁ゲート型半導体装置を提供することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明のトレンチ型ＩＧＢＴの表面パターン図である。
【図２】従来のトレンチ型ＩＧＢＴの表面パターン図である。
【図３】従来のトレンチ型ＩＧＢＴの（ａ）断面斜視図、（ｂ）断面図、（ｃ）表面パターン図である。
【図４】従来の、部分的にトレンチの表面間隔が異なるトレンチ型ＩＧＢＴの表面パターン図である。
【発明を実施するための形態】
【００１５】
以下、本発明にかかるトレンチ絶縁ゲート型半導体装置の実施例について、図面を参照して詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。
【実施例１】
【００１６】
図１に、本発明のトレンチ絶縁ゲート型半導体装置にかかる実施例１として、トレンチ型ＩＧＢＴの活性領域の一部の表面パターン図である（ａ）及び（ａ）のＢ−Ｂ線断面図である（ｂ）を示す。本発明にかかるトレンチ型ＩＧＢＴは、前記活性領域と、該活性領域の外周を取り巻く、図示しない耐圧構造部とを有している。この耐圧構造部は通常、高耐圧化するために、ガードリング、フィールドプレート及びリサーフ等の公知の電界緩和機構を組み合わせた耐圧構造を備えるが、本発明を説明するためには必ずしもその詳細を必要としないので、これ以降、耐圧構造部については特には説明せず、活性領域についてのみ説明することとする。
【００１７】
前記図１（ｂ）に示すように、（１００）面を主面とするｐ型で高濃度のシリコン半導体基板１と、その表面にエピタキシャル成長により形成される低濃度のｎ−型ドリフト層２からなるシリコンウエハの表面に、選択的にｐ型ベース領域３が形成され、さらにそのｐ型ベース領域３の表層に選択的にｎ＋型エミッタ領域４が形成される。これらｐ型ベース領域３とｎ＋型エミッタ領域４を併せて、セル領域とする。シリコンウエハの前記ｎ＋型エミッタ領域４表面から前記ｐ型ベース領域３を貫通する深さのトレンチ９を複数形成する。このトレンチ９内面に形成されるにゲート酸化膜を介して多結晶シリコンゲート電極を充填し、トレンチゲート構造を形成する。前述の製造方法において、先にトレンチゲート構造を形成してからｐ型ベース領域３およびｎ＋型エミッタ領域４を形成する製造方法とすることもできる。
【００１８】
この実施例１のトレンチ型ＩＧＢＴでは、複数のトレンチ９の表面パターンの長手方向の間に挟まれるｎ−型ドリフト層２の表層部分をメサ領域２ａと呼称する。また、シリコンウエハには（１００）面と直交する｛１００｝面のオリフラ（オリエンテーションフラット）が設けられている。このオリフラを用いて前記複数のトレンチ９間の表面間隔の幅広部分の長手方向に平行な面（トレンチ側壁面）を、主面の（１００）面とオリフラの｛１００｝面との両方の面に直交する等価な面｛１００｝の一つとするようにトレンチの表面パターンを配置する。前記｛１００｝面のオリフラと等価な｛１００｝面を前記トレンチの主要部の側壁面として備えるトレンチは、フォトリソグラフィにより形成した酸化膜パターンをマスクとして公知の技術である異方性エッチングなどにより容易に形成することができる。ただし、トレンチ側壁面となる｛１００｝面は異方性エッチングなどで５μｍ程度の深さに形成する際に、結果的に、前述の｛１００｝面から少しずれることはあり得るが、酸化膜の膜厚が後述の斜行トレンチの側壁面の酸化膜膜厚より薄い範囲ならば、本発明に含まれる。また、このような表面パターンのトレンチを形成する際に必要なフォトリソグラフィ工程は、通常、シリコンウエハの上端または下端にオリフラ面を配置してシリコンウエハの向きを一定にして行われる。このようにすると前述の異方性エッチングにより前述のトレンチの表面パターンを形成する際に、トレンチの長手方向がシリコンウエハの上下方向になるので、シリコンウエハを直立させて洗浄工程などを実施する際に、洗浄液などが流れ易くなるメリットもあるので、好ましい。
【００１９】
また、図１（ａ）、（ｂ）に示すように、前記複数のトレンチ９の｛１００｝面からなる側壁面は、トレンチ９間の前記メサ領域２ａの表層に設けられる前述のｎ＋型エミッタ領域４とｐ型ベース領域３からなるセル領域に接する幅広の平行トレンチ部分９ａと、前記メサ領域２ａの表層にのみ接する幅狭の平行トレンチ部分９ａとを有するトレンチパターンを必要とする。幅狭の平行トレンチ部分９ａとする理由は、この幅狭の平行トレンチ部分９ａ（すなわち、前記セル領域が形成されていない部分）間のメサ領域２ａをオフ電圧時に低耐圧で空乏化させるためである。さらに、前述の複数の幅狭と幅広の平行トレンチ部分９ａとをそれぞれ交差させないように連結させるために、トレンチ９の表面パターンは図１に示すように一直線ではなく折れ曲がった部分を有している。この折れ曲がった部分を以降、斜行トレンチとする。複数のトレンチ９で、前述のように平行トレンチ９ａ部分の側壁面は、シリコン半導体基板主面の（１００）面と｛１００｝面のオリフラとの両方の面に直交しかつ等価な｛１００｝面にされている。しかし、幅の広いトレンチ表面間隔部分の平行トレンチ９ａと幅の狭いトレンチ表面間隔部分の平行トレンチ９ａとを連結する斜行トレンチ９ｂ部分は｛１００｝面にはならない。例えば、この斜行トレンチ９ｂが平行トレンチ９ａと成す角度が４５度の場合、前記斜行トレンチ９ｂは｛１１０｝面となる。｛１１０｝面は酸化レートが他の｛１００｝面、｛１１１｝面より大きいので、斜行トレンチ９ｂが平行トレンチとなす角度は４５度が好ましいが、４５度をはずれると膜厚が厚くなることにより得られる効果も小さくなるが、０度を超え、９０度未満の範囲から選ぶことができる。０度では従来と変わらず、９０度に近くなると、エッジ効果が出て角の稜線部分の酸化膜の膜厚が薄くなり易いので、好ましくない。
【００２０】
前述のように、表面間隔が広い部分の平行トレンチ部分９ａの間では、前記セル領域が平行トレンチ部分９ａの側壁面に接しているので、このセル領域のゲート酸化膜５の膜厚は所望のゲートしきい値電圧を得るために必要な膜厚に設計的に決められ、その設計膜厚となるような酸化膜の形成プロセス条件が決められる。このゲート酸化膜５が形成される平行トレンチ側壁面の面方位が｛１００｝であって、斜行トレンチ９ｂの側壁面の面方位が｛１１０｝である場合、ゲート酸化膜としてはいずれも同時に形成されるので、この前記斜行トレンチ９ｂの側壁面のゲート酸化膜５ａの膜厚の方が前記セル領域部分のゲート酸化膜５の膜厚より厚くなる。なぜならば、熱酸化膜の膜厚は前述のように、（１１０）面が（１００）より約１．３倍〜２倍程度成長速度が速く、厚くなるからである。仮に前記斜行トレンチ９ｂの側壁面の面方位が（１１０）より少し外れている場合でも、面方位（１００）のゲート酸化膜５の膜厚よりは厚くすることができる。従って、前記斜行トレンチ９ｂの間の表面間隔が広くて、オフ電圧時に電界が高くなっても、酸化膜厚が厚く絶縁耐圧も高いので、耐圧低下は生じ難い。
【００２１】
低濃度のｎ−型ドリフト層２の露出表面と前記セル領域とがメサ領域２ａの表面に交互に表れるようにｐ型ベース領域３が分散配置される。このｐ型ベース領域３はトレンチ９の前記長手方向に直交する方向についても、トレンチ９を挟んでｎ−型ドリフト層２とｐ型ベース領域３がメサ領域２ａの表面に交互に配置され、ｐ型ベース領域３（またはセル領域）が市松模様のような表面パターンで活性領域全体に配置される。このように、ｐ型ベース領域３を市松模様のような表面パターンに配置することが、ｐ型ベース領域３が活性領域の表面全体に均等に分散配置されることに繋がるので、オフ電圧時の電界分布も均等となり、素子耐圧の低下を防ぐことができるので好ましい。トレンチ９の内部には、ゲート酸化膜５を介して、制御用電極として多結晶シリコンからなるゲート電極６がＣＶＤなどにより充填されている。このゲート電極６の上部およびメサ領域２ａの表面にｎ−型ドリフト層２が露出する部分の上部には、これらの部分の表面を覆うように層間絶縁膜７が形成されている。さらにその上部には、セル領域のｎ＋型エミッタ領域４とｐ型ベース領域３の表面に共通に接触するエミッタ電極８が覆っているが、図１（ｂ）では層間絶縁膜７上にはエミッタ電極８は覆っていない図として省略されて描かれている。
【００２２】
以上説明した実施例１によれば、微細化パターンの制約となっていたセル領域などの活性領域については、パターンを微細化せずに従来の面積を維持したままチャネル密度だけを増加させることができるのでオン電圧低下ができる。また、オフ電圧時にトレンチ底部で電界強度が最も大きくなり易い斜行トレンチ部分については、その部分の酸化膜厚の増加により緩和させることができるので、より薄いウエハ厚さでも所定の耐圧を出すことができ、オン電圧の低下が図れる。
【００２３】
また、トレンチ間の表面間隔の幅が変化する斜行トレンチ部分の側壁面に形成されるゲート酸化膜を厚くすることができるので、この部分での絶縁破壊耐量の低下をふせぎ、ゲートとコレクタ間の容量増加も抑制することができる。
【符号の説明】
【００２４】
１          シリコン半導体基板
２          ドリフト層
３          ｐベース領域
４          ｎ＋エミッタ領域
５、５ａ、２０          ゲート酸化膜
６、２１          ゲート電極
７          層間絶縁膜
８          エミッタ電極
９、１９          トレンチ
９ａ        平行トレンチ部分
９ｂ        斜行トレンチ部分
【図１】
0005879732.tif 000002
【図２】
0005879732.tif 000003
【図３】
0005879732.tif 000004
【図４】
0005879732.tif 000005