(57)【特許請求の範囲】
【請求項１】
素子回路層が設けられている第１主面と、前記第１主面とは反対側の第２主面とを有する半導体基板を備えた半導体装置であって、
前記第１主面と前記第２主面とを貫通する貫通孔と、
前記貫通孔の内部に形成され、且つ前記素子回路層の素子配線層に接続されると共に、前記第２主面に形成される再配線層に連続する貫通電極と、
前記貫通孔の内周面と前記貫通電極との間、及び前記再配線層と前記第２主面との間に設けられる空隙と、を有し、
前記空隙の大きさが、前記再配線層と前記第２主面との間の空隙の大きさ＞前記第２主面側の貫通電極と前記貫通孔の内周壁との間の空隙の大きさ＞前記第１主面側の前記貫通電極と前記貫通孔の内周壁との間の空隙の大きさ、の関係にあること、
を特徴とする半導体装置。
【請求項２】
前記貫通電極が、前記素子配線層側から前記再配線層側に向かってテーパー形状を有すること、
を特徴とする請求項１に記載の半導体装置。
【請求項３】
前記貫通孔の内周面と前記貫通電極との間の空隙を埋める絶縁層が形成されていること、
を特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記絶縁層が、前記素子配線層から前記半導体基板の厚さの一部までの間に形成されていること、
を特徴とする請求項３に記載の半導体装置。
【請求項５】
素子回路層が設けられている第１主面と、前記第１主面とは反対側の第２主面とを有する半導体基板に貫通孔を開口する工程と、
前記貫通孔の内周面、及び前記第２主面に絶縁層を形成する工程と、
前記素子回路層の前記第１主面側の素子配線層を、前記貫通孔内で露出させる工程と、
前記貫通孔の内周面に形成される前記絶縁層で囲まれた内部を充填する貫通電極と、前記貫通電極と連続し、前記第２主面に形成される前記絶縁層の表面に延在される再配線層と、を形成する工程と、
前記再配線層を所定の形状にパターニングする工程と、
前記絶縁層を除去する工程と、
を含み、
前記絶縁層の厚みが、前記再配線層と前記第２主面との間の厚み＞前記第２主面側の貫通電極と前記貫通孔の内周面との間の厚み＞前記第１主面側の前記貫通電極と前記貫通孔の内周面との間の厚み、の関係にあること、
を特徴とする半導体装置の製造方法。
【請求項６】
前記絶縁層を除去する工程において、
前記絶縁層の除去範囲が、前記再配線層と前記第２主面との間と、前記第２主面から前記半導体基板の厚さの一部までの範囲であること、
を特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記絶縁層を除去する工程において、
前記絶縁層の除去範囲が、前記再配線層と前記第２主面との間であること、
を特徴とする請求項５に記載の半導体装置の製造方法。
【請求項８】
前記絶縁層がＳｉＯ2であること、
を特徴とする請求項５ないし請求項７のいずれか一項に記載の半導体装置の製造方法。
【請求項９】
素子回路層が設けられている第１主面と、前記第１主面とは反対側の第２主面とを有する半導体基板と、前記第１主面と前記第２主面との間を貫通する貫通孔と、前記貫通孔の内部に形成され、且つ前記素子回路層の素子配線層に接続されると共に、前記第２主面の表面に形成される再配線層に連続する貫通電極と、前記貫通孔の内周面と前記貫通電極との間、及び前記再配線層と前記第２主面との間に設けられる空隙と、を有し、前記空隙の大きさが、前記再配線層と前記第２主面との間の空隙の大きさ＞前記第２主面側の貫通電極と前記貫通孔の内周壁との間の空隙の大きさ＞前記第１主面側の前記貫通電極と前記貫通孔の内周壁との間の空隙の大きさ、の関係にある半導体装置と、
前記第２主面に対向する表面に配線層が露出された電子デバイスと
前記再配線層と前記電子デバイスの配線層とを接続する接続端子と、
を備えていることを特徴とする回路装置。
【請求項１０】
請求項１ないし請求項４のいずれか一項に記載の半導体装置の再配線層と、前記再配線層に対向する電子デバイスの配線層と、を接続端子によって接続する工程を含むこと、
を特徴とする請求項８に記載の回路装置の製造方法。
【請求項１１】
素子回路層が設けられている第１主面と、前記第１主面とは反対側の第２主面とを有する半導体基板に、前記第１主面と前記第２主面との間に貫通孔を開口する工程と、前記貫通孔の内周面、及び前記第２主面に絶縁層を形成する工程と、
前記素子回路層の素子配線層を、前記貫通孔内で露出させる工程と、
前記貫通孔の内周面に形成される絶縁層で囲まれた内部を充填する貫通電極と、前記貫通電極と連続し、前記第２主面に形成される絶縁層の表面に延在される再配線層と、を形成する工程と、
前記再配線層を所定の形状にパターニングする工程と、
を用いて半導体装置を製造し、
前記再配線層と、前記再配線層に対向する電子デバイスの配線層と、を接続端子によって接続する工程と、
前記半導体装置と前記電子デバイスとを接続した後、前記絶縁層を除去する工程と、
を含み、
前記絶縁層の厚みが、前記再配線層と前記第２主面との間の厚み＞前記第２主面側の貫通電極と前記貫通孔との間の厚み＞前記第１主面側の前記貫通電極との間の厚み、の関係にあること、
を特徴とする回路装置の製造方法。
【請求項１２】
前記絶縁層を除去する工程において、
前記絶縁層の除去範囲が、前記再配線層と前記第２主面との間と、前記第２主面から前記半導体基板の厚さの一部までの範囲であること、
を特徴とする請求項１１に記載の回路装置の製造方法。
【請求項１３】
前記絶縁層を除去する工程において、
前記絶縁層の除去範囲が、前記再配線層と前記第２主面との間であること、
を特徴とする請求項１１に記載の回路装置の製造方法。
【請求項１４】
請求項１ないし請求項４のいずれか一項に記載の半導体装置、または請求項９に記載の回路装置を備えていること、を特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、この半導体装置の製造方法、半導体装置を有する回路装置、回路装置の製造方法、電子機器に関する。
【背景技術】
【０００２】
近年、携帯型電子機器が普及してきており、これら携帯型電子機器では、機能の高度化に伴い複数の半導体装置を実装した高機能回路装置が用いられることが多くなっている。さらに、携帯型電子機器は小型化・軽量化も要求されている。そこで、半導体基板にＴＳＶ（Throu Si Via）と呼ばれる複数の貫通電極を形成し、貫通電極間距離を小さくして高密度化をはかりながら、半導体装置の小型化を実現する製造方法が提案されている。
【０００３】
このような回路装置において、半導体装置と配線基板とを接続する貫通電極が半導体基板に形成し、貫通電極と半導体基板との間には、半導体基板の貫通電極の周囲に凹部を形成することによって空隙を設けている構造が提案されている（例えば、特許文献１、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−２６７８０５号公報
【特許文献２】特開２０１０−２６７８３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
このような特許文献１や特許文献２では、半導体装置や配線基板が接続された回路装置を温度サイクルのような温度変化がかかる環境で使用するとき、貫通電極と半導体装置の配線層との接続部や、貫通電極と配線基板との接続部や、貫通電極の周囲に設けられる絶縁層が、互いの熱膨張率の違いによって発生する応力によってクラックが発生しやすく信頼性の低下が考えられる。
【課題を解決するための手段】
【０００６】
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態または適用例として実現することが可能である。
【０００７】
［適用例１］本適用例に係る半導体装置は、素子回路層が設けられている第１主面と、前記第１主面とは反対側の第２主面とを有する半導体基板を備えた半導体装置であって、前記第１主面と前記第２主面とを貫通する貫通孔と、前記貫通孔の内部に形成され、且つ前記素子回路層の素子配線層に接続されると共に、前記第２主面の表面に形成される再配線層に連続する貫通電極と、前記貫通孔の内周面と前記貫通電極との間、及び前記再配線層と前記第２主面との間に設けられる空隙と、を有し、前記空隙の大きさが、前記再配線層と前記第２主面との間の空隙の大きさ＞前記第２主面側の貫通電極と前記貫通孔の内周壁との間の空隙の大きさ＞前記第１主面側の前記貫通電極と前記貫通孔の内周壁との間の空隙の大きさ、の関係にあること、を特徴とする。
【０００８】
本適用例によれば、貫通電極と半導体基板との間に空隙によって、互いに接続される貫通電極、素子配線層、半導体基板それぞれの熱膨張率の差に伴い発生する応力を緩和することで、貫通電極と素子回路層との接続部のクラックの発生を抑制することができ、信頼性を向上させることができる。
【０００９】
半導体基板が導電体の場合、貫通電極と半導体基板との間は絶縁性を確保しなければならない。貫通電極は、素子回路層との接続部を元部として再配線層側の先端部が傾きやすい。そこで、空隙の大きさを、再配線層と第２主面との間の空隙の大きさ＞第２主面側の貫通電極と貫通孔の内周壁との間の空隙の大きさ＞第１主面側の前記貫通電極と貫通孔の内周壁との間の空隙の大きさ、の関係にする。このことによって、貫通電極の先端部の空隙が他より大きくなり、貫通電極が傾いても絶縁性を確保することができる。
【００１０】
例えば、半導体装置に、他の半導体装置や回路素子を含む回路基板等の電子デバイス等を接続する場合には、第２主面と再配線層との間にも空隙を設けることによって、再配線層を含んで貫通電極と電子デバイスの接続部の熱膨張率の差及び接続圧力に起因し発生する応力を緩和させることができる。
【００１１】
［適用例２］上記適用例に係る半導体装置において、前記貫通電極が、前記素子配線層側から前記再配線層側に向かって徐々に細くなるテーパー形状であること、が好ましい。
【００１２】
このように、貫通電極をテーパー形状にすることで、貫通電極自身、及び貫通電極と素子回路層との接続部に発生する応力の緩和をはかることができる。
【００１３】
［適用例３］上記適用例に係る半導体装置において、前記貫通孔の内周面と前記貫通電極との間の空隙を埋める絶縁層が、さらに形成されていること、が好ましい。
【００１４】
このような構成では、貫通孔内周面と貫通電極との間に絶縁層が形成されており、第２主面側では、第２主面と再配線層との間には空隙が設けられている。このようにすれば、貫通電極と半導体基板の絶縁性を確保しつつ、貫通電極の先端側の応力緩和を図ることができる。
【００１５】
［適用例４］上記適用例に係る半導体装置において、前記絶縁層が、前記素子配線層から前記半導体基板の厚さの一部までの間に形成されていること、が好ましい。
【００１６】
このような構成では、貫通孔内周面と貫通電極の元部側との間に絶縁層が形成されており、第２主面側の貫通電極の先端部と貫通孔との間、及び第２主面と再配線層との間には空隙が設けられている。このようにすれば、貫通電極の元部と半導体基板との絶縁性を確保しつつ、貫通電極の先端部と貫通孔の内周面の空隙が中間部よりも大きいことから、貫通電極の先端側の絶縁性の確保と応力緩和をはかることができる。
【００１７】
［適用例５］本適用例に係る半導体装置の製造方法は、素子回路層が設けられている第１主面と、前記第１主面とは反対側の第２主面とを有する半導体基板に貫通孔を開口する工程と、前記貫通孔の内周面、及び前記第２主面に絶縁層を形成する工程と、前記素子回路層の前記第１主面側の素子配線層を、前記貫通孔内で露出させる工程と、前記貫通孔の内周面に形成される前記絶縁層の内部を充填する貫通電極と、前記貫通電極と連続し、前記第２主面に形成される前記絶縁層の表面に延在される再配線層と、を形成する工程と、前記再配線層を所定の形状にパターニングする工程と、前記絶縁層を除去する工程と、を含むことを特徴とする。
【００１８】
本適用例によれば、貫通孔の内周面と、第２主面に絶縁層を形成し、貫通電極を形成した後、絶縁層を除去することで、貫通孔の内周面と貫通電極の間、及び第２主面と再配線層との間に空隙を形成する。このような製造方法は、前述した従来技術のように、貫通電極の周囲の半導体基板に凹部（空隙）をエッチングによって形成する方法に比べ、絶縁層を除去すれば空隙を形成することが可能で、半導体基板にエッチングによって凹部を形成することに伴う貫通電極や半導体基板にダメージを与えることがなく、半導体装置の信頼性を高めることができる。
【００１９】
また、貫通電極と半導体基板との間に空隙によって、工程中の温度サイクルにおいて、貫通電極、素子配線層、半導体基板の熱膨張率の差に伴い発生する応力を緩和することで、貫通電極と素子回路層との接続部のクラックの発生を抑制することができ、信頼性をより一層向上させることができる。
【００２０】
また、上述したように貫通電極と半導体基板の絶縁性を確保できることから、貫通電極間の距離（ピッチ）を小さくでき、貫通電極の高密度化と、半導体装置の小型化が実現できる。
【００２１】
［適用例６］上記適用例に係る半導体装置の製造方法において、前記絶縁層の厚みが、前記再配線層と前記第２主面との間の厚み＞前記第２主面側の貫通電極と前記貫通孔の内周面との間の厚み＞前記第１主面側の前記貫通電極と前記貫通孔の内周面との間の厚み、の関係にあること、が好ましい。
【００２２】
詳しくは、実施の形態で説明するが、絶縁層を第２主面側からＣＶＤ法（化学的気相成長法）によって形成する場合、絶縁層は、貫通孔の奥側（素子回路層に近い部分）の厚みが貫通孔の入口付近（第２主面側）の厚みよりも薄くなる傾向がある。従って、絶縁層を除去することで形成される空隙は、再配線層と第２主面との間の空隙の大きさ＞第２主面側の貫通電極と貫通孔の内周壁との間の空隙の大きさ＞第１主面側の前記貫通電極と貫通孔の内周壁との間の空隙の大きさ、の関係にすることができる。
【００２３】
［適用例７］上記適用例に係る半導体装置の製造方法では、前記絶縁層を除去する工程において、前記絶縁層の除去範囲が、前記再配線層と前記第２主面との間と、前記第２主面から前記半導体基板の厚さの一部までの範囲であること、が好ましい。
絶縁層の除去方法としては、例えば、ドライエッチング、ウェットエッチングなどを用いることができる。
【００２４】
絶縁層の除去方法として上述したエッチング法を用いる場合、絶縁層の除去範囲はエッチング処理時間によって制御可能である。従って、エッチング処理時間を制御することで、貫通孔内の絶縁層の除去範囲を任意に制御できる。このようにして絶縁層を除去することによって、貫通孔内周面と貫通電極の元部側の間に絶縁層が形成され、第２主面側の貫通電極の先端部と貫通孔内周面との間、及び第２主面と再配線層との間には空隙が設けられている構成を実現できる。
このようにすれば、貫通電極の元部と貫通孔間の絶縁性を確保しつつ、貫通電極の先端部と貫通孔の内周面の空隙が中間部よりも大きいことから、貫通電極の先端側の絶縁性の確保と応力緩和をはかることができる。
【００２５】
［適用例８］上記適用例に係る半導体装置の製造方法では、前記絶縁層を除去する工程において、前記絶縁層の除去範囲が、前記再配線層と前記第２主面との間であること、が好ましい。
【００２６】
上述したように、絶縁層の除去範囲はエッチング処理時間によって制御可能である。従って、エッチング処理時間を制御することで、貫通孔内の絶縁層の除去範囲を任意に制御できる。このことによって、貫通孔内周面と貫通電極の間に絶縁層が形成されており、第２主面と再配線層との間には空隙が設けられている構成を実現できる。
このようにすれば、貫通電極と貫通孔との絶縁性を確保しつつ、貫通電極の先端側の応力緩和を図ることができる。
【００２７】
［適用例９］上記適用例に係る半導体装置の製造方法において、前記絶縁層がＳｉＯ2であること、が好ましい。
【００２８】
絶縁層がＳｉＯ2の場合、ドライエッチングには、例えばＣ2Ｆ6、ＣＦ4、ＣＨＦ3等のプロセスガスを用いる。これらのプロセスガスは、半導体基板として用いられるＳｉや貫通電極として用いられるＣｕなどにダメージを与えることなく絶縁層を除去することが可能である。
【００２９】
［適用例１０］本適用例に係る回路装置は、素子回路層が設けられている第１主面と、前記第１主面とは反対側の第２主面とを有する半導体基板と、前記第１主面と前記第２主面との間を貫通する貫通孔と、前記貫通孔の内部に形成され、且つ前記素子回路層の素子配線層に接続されると共に、前記第２主面の表面に形成される再配線層に連続する貫通電極と、前記貫通孔の内周面と前記貫通電極との間、及び前記再配線層と前記第２主面との間に設けられる空隙と、を有し、前記空隙の大きさが、前記再配線層と前記第２主面との間の空隙の大きさ＞前記第２主面側の貫通電極と前記貫通孔の内周壁との間の空隙の大きさ＞前記第１主面側の前記貫通電極と前記貫通孔の内周壁との間の空隙の大きさ、の関係にある半導体装置と、前記第２主面に対向する表面に配線層が露出された電子デバイスと、前記再配線層と前記電子デバイスの配線層とを接続する接続端子と、を備えていることを特徴とする。
【００３０】
本適用例によれば、半導体装置に設けられる貫通電極と、半導体基板に開口される貫通孔の内周面との間に空隙が形成されている。空隙を設けることによって、半導体装置は、貫通電極、素子配線層、半導体基板の互いの接続部の熱膨張率の差に伴い発生する応力を緩和することができ、貫通電極と素子回路層との接続部のクラックの発生を抑制することができることから、信頼性を向上させることができる。
【００３１】
また、貫通電極（再配線層を含む）と半導体基板との間は絶縁性を確保しなければならない。貫通電極は、素子回路層との接続部を元部として再配線層側の先端部が傾きやすい。そこで、空隙の大きさを、再配線層と第２主面との間の空隙の大きさ＞第２主面側の貫通電極と貫通孔の内周壁との間の空隙の大きさ＞第１主面側の前記貫通電極と貫通孔の内周壁との間の空隙の大きさ、の関係にする。このことによって、半導体装置は、貫通電極の先端部の空隙が他より大きくなり、貫通電極が傾いても絶縁性を確保することができる。
【００３２】
このように構成される半導体装置と、他の半導体装置や回路素子を含む回路基板等の電子デバイスを接続して構成される回路装置では、半導体装置の第２主面と再配線層との間にも空隙を設けることによって、絶縁性を高めると共に、貫通電極（再配線層を含む）と電子デバイスの熱膨張率の差、及び接続圧力により発生する応力を緩和させることができる。よって、回路装置の信頼性を高めることができる。
【００３３】
また、前述した半導体装置は、貫通電極と半導体基板の絶縁性を確保できることから、貫通電極間の距離を小さくでき、よって回路装置の高密度化と、小型化が実現できる。
【００３４】
［適用例１１］本適用例に係る回路装置の製造方法は、上記適用例のいずれかに記載の半導体装置の再配線層と、前記再配線層に対向する電子デバイスの配線層と、を接続端子によって接続する工程を含むこと、を特徴とする。
【００３５】
本適用例によれば、前述した半導体装置が貫通電極と半導体基板との間に空隙を有しており、電子デバイスとの接続の際に貫通電極の傾きがあっても絶縁性を確保することができる。また、貫通電極（再配線層を含む）と電子デバイスの熱膨張率の差、及び接続圧力によって発生する応力を緩和することができる。よって、回路装置の信頼性を高めることができる。
【００３６】
［適用例１２］本適用例に係る回路装置の製造方法は、素子回路層が設けられている第１主面と、前記第１主面とは反対側の第２主面とを有する半導体基板に、前記第１主面と前記第２主面との間に貫通孔を開口する工程と、前記貫通孔の内周面、及び前記第２主面に絶縁層を形成する工程と、前記回路素子層の素子配線層を、前記貫通孔内で露出させる工程と、前記貫通孔の内周面に形成される絶縁層の内部を充填する貫通電極と、前記貫通電極と連続し、前記第２主面に形成される絶縁層の表面に延在される再配線層と、を形成する工程と、前記再配線層を所定の形状にパターニングする工程と、を用いて半導体装置を製造し、前記再配線層と、前記再配線層に対向する電子デバイスの配線層と、を接続端子によって接続する工程と、前記半導体装置と前記電子デバイスとを接続した後、前記絶縁層を除去する工程と、を含むことを特徴とする。
【００３７】
本適用例による回路装置の製造方法は、半導体装置と電子デバイスとを接続した後、半導体装置に形成されている絶縁層を除去するものである。よって、半導体装置と電子デバイスとを接続する際には、貫通電極と半導体基板との間は絶縁層で充填されている。よって、半導体装置と電子デバイスとの接続工程において貫通電極の傾きや接合圧力による絶縁層の破壊を防止できる。そして、半導体装置と電子デバイスの接続後、絶縁層を除去することによって、回路装置としての絶縁性の確保によって回路装置の信頼性を高めることができる。
【００３８】
［適用例１３］上記適用例に係る回路装置の製造方法は、前記絶縁層を形成する工程において、前記絶縁層の厚みが、前記再配線層と前記第２主面との間の厚み＞前記第２主面側の貫通電極と前記貫通孔との間の厚み＞前記第１主面側の前記貫通電極との間の厚み、の関係にあること、が好ましい。
【００３９】
絶縁層の厚みを上述した関係にすることで、絶縁層を除去した後に形成される空隙の大きさは、再配線層と第２主面との間の空隙の大きさ＞第２主面側の貫通電極と貫通孔の内周壁との間の空隙の大きさ＞第１主面側の前記貫通電極と貫通孔の内周壁との間の空隙の大きさ、の関係となる。このことによって、貫通電極の先端部の空隙が他より大きくなり、貫通電極が傾いても絶縁性を確保することができる。
【００４０】
また、半導体装置と電子デバイスとを接続する際、第２主面と再配線層との間にも空隙を設けることによって、再配線層を含んで貫通電極と電子デバイスの接続部の熱膨張率の差及び接続圧力によって発生する応力を緩和させることができる。
【００４１】
また、絶縁層の厚みを上述した関係にすることで、貫通電極は、素子配線層側（第１主面側）から再配線層側（第２主面側）に向かって徐々に細くなるテーパー形状となる。このように、貫通電極をテーパー形状にすることで、貫通電極自身、及び貫通電極と素子回路層との接続部に発生する応力の緩和をはかることができる。
【００４２】
［適用例１４］上記適用例に係る回路装置の製造方法は、前記絶縁層を除去する工程において、前記絶縁層の除去範囲が、前記再配線層と前記第２主面との間と、前記第２主面から前記半導体基板の厚さの一部までの範囲であること、が好ましい。
【００４３】
絶縁層の除去方法としてエッチング法を用いる場合、絶縁層の除去範囲はエッチング処理時間によって制御可能である。従って、エッチング処理時間を制御することで、貫通孔内の絶縁層の除去範囲を任意に制御できる。このようにして絶縁層を除去することによって、貫通孔内周面と貫通電極の元部側の間に絶縁層が形成され、第２主面側の貫通電極の先端部と貫通孔との間、及び第２主面と再配線層との間には空隙が設けられている構成を実現できる。
従って、貫通電極の元部と貫通孔間の絶縁性を確保しつつ、貫通電極の先端部と貫通孔の内周面の空隙が中間部よりも大きいことから、貫通電極の先端側の絶縁性の確保と応力緩和を図ることができる。
【００４４】
［適用例１５］上記適用例に係る回路装置の製造方法は、前記絶縁層を除去する工程において、前記絶縁層の除去範囲が、前記再配線層と前記第２主面との間であること、が好ましい。
【００４５】
上述したように、絶縁層の除去範囲はエッチング処理時間によって制御可能である。従って、エッチング処理時間を制御することで、貫通孔内の絶縁層の除去範囲を任意に制御できる。このようにして絶縁層を除去することによって、貫通孔内周面と貫通電極の間に絶縁層が形成され、第２主面と再配線層との間には空隙が設けられている構成を実現できる。
従って、貫通電極と貫通孔間の絶縁性を確保しつつ、貫通電極の先端部の応力緩和を図ることができる。
【００４６】
［適用例１６］本適用例に係る電子機器は、上記適用例のいずれか一項に記載の半導体装置、または回路装置を備えていること、を特徴とする。
【００４７】
本適用例に係る電子機器は、上述した半導体装置または回路装置を用いることにより、高密度化と小型化・軽量化を実現しつつ信頼性を高めることができる。
【図面の簡単な説明】
【００４８】
【図１】実施形態１の第１実施例に係る半導体装置を示し、（ａ）は主要部の一部を示す断面図、（ｂ）は空隙の詳細を示す断面図。
【図２】実施形態１の第２実施例に係る半導体装置の一部を示す断面図。
【図３】実施形態１の第３実施例に係る半導体装置の一部を示す断面図。
【図４】実施形態１に係る半導体装置の製造方法における主要工程を示す部分断面図。
【図５】実施形態１に係る半導体装置の製造方法における主要工程を示す部分断面図。
【図６】実施形態１に係る半導体装置の製造方法における主要工程を示す部分断面図。
【図７】実施形態１に係る回路装置を示す部分断面図。
【図８】実施形態２に係る回路装置の製造方法の一部を示す断面図。
【図９】電子機器の一具体例に係るテラヘルツカメラの外観を概略的に示す斜視図。
【図１０】テラヘルツカメラの構成を概略的に示すブロック図。
【発明を実施するための形態】
【００４９】
以下、本発明の実施形態を図面を参照して説明する。
なお、以下の説明で参照する図は、各部材を認識可能な大きさとするため、各部材ないし部分の縦横の縮尺は実際のものとは異なる模式図である。
（実施形態１）
（半導体装置・第１実施例）
【００５０】
図１は、実施形態１の第１実施例に係る半導体装置を示し、（ａ）は主要部の一部を示す断面図、（ｂ）は空隙の詳細を示す断面図である。なお、貫通電極５０は半導体基板１１に多数形成されているが、そのうちの一つを例示して説明する。（ａ）に示すように、半導体装置１０は、素子回路層３０が設けられている第１主面１１ａと、第１主面１１ａとは反対側の第２主面１１ｂと、を有する半導体基板１１と、第１主面１１ａと第２主面１１ｂとの間を貫通する貫通孔２０と、貫通孔２０の内部において一方の端部が素子回路層３０の素子配線層３２に接続されると共に、第２主面１１ｂを貫通するよう形成されている貫通電極５０と、貫通電極５０の第２主面１１ｂ側の端部に形成される再配線層５１と、を有している。
なお、本実施形態では、半導体基板１１はＳｉ基板を用いた場合を例示している。
【００５１】
素子回路層３０は、集積回路（ＩＣ）やセンサー回路などであって、複数の回路素子、配線層、及び絶縁層が積層形成されている。図１では、絶縁層３１、素子配線層３２、絶縁層３３、第２素子配線層３４、絶縁層３５の順に積層形成されている構成を例示している。絶縁層３１は、半導体基板１１の第１主面１１ａと素子配線層３２との間にあり、第１主面１１ａに密着している。素子配線層３２と第２素子配線層３４とは貫通電極３６（ビアと呼称されることがある）によって接続されている。なお、貫通電極５０は、半導体装置においてはビアと呼ばれることがある。
【００５２】
貫通電極５０は、図示するように、素子配線層３２側から再配線層５１側に向かって徐々に細くなるテーパー形状を有する柱形状をしている。なお、図１（ａ）に示す貫通電極５０は誇張して表されている。貫通電極５０の外周面及び再配線層５１の第２主面１１ｂ側の面には、バリア層４１とシード層４２とが積層形成されている。貫通電極５０は、これらバリア層４１とシード層４２を介して素子配線層３２に接続されている。なお、貫通電極５０にはＣｕ等の金属材料が用いられる。
【００５３】
図１（ａ）に示すように、貫通電極５０と貫通孔２０の内周面との間、再配線層５１と第２主面との間には、バリア層４１とシード層４２を介して空隙Ｇが形成されている。次に、空隙Ｇについて図１（ｂ）を参照して詳しく説明する。空隙Ｇの大きさを、再配線層５１と第２主面１１ｂとの間の空隙の大きさをＧ１、第２主面１１ｂ側の貫通電極５０と貫通孔２０の内周壁との間の空隙の大きさをＧ２、半導体基板１１の中間厚さ位置の貫通電極５０と貫通孔２０の内周壁との間の空隙の大きさをＧ３、第１主面１１ａ側の貫通電極５０と貫通孔２０の内周壁との間の空隙の大きさをＧ４、としたとき、Ｇ１＞Ｇ２＞Ｇ３＞Ｇ４、の関係となる。なお、以降、各空隙の大きさには、バリア層４１とシード層４２の厚み分が差し引きされるが、バリア層４１とシード層４２の厚みは各空隙の大きさに対して非常に薄いのでこれらの厚みを省略して説明する。
続いて、第２実施例について説明する。
【００５４】
以上説明した第１実施例によれば、製造工程中などに温度サイクルがかかる環境下において、貫通電極５０、素子配線層３２、半導体基板１１の熱膨張率の差に伴い発生する応力を貫通電極５０と半導体基板１１との間に設けられる空隙Ｇによって、緩和することができ、貫通電極５０と素子配線層３２との接続部にクラックが発生することが抑制することができ、信頼性を向上させることができる。
【００５５】
また、貫通電極５０は、素子配線層３２との接続部に対して再配線層５１側の先端部が傾きやすい。そこで、空隙Ｇの大きさを、Ｇ１＞Ｇ２＞Ｇ３＞Ｇ４の関係にすることによって、貫通電極５０の先端部の空隙が他より大きくなり、貫通電極５０が傾いても絶縁性を確保することができる。
【００５６】
例えば、半導体装置１０と、他の半導体装置や回路素子を含む回路基板等の電子デバイス等を貫通電極５０によって接続する場合には、第２主面１１ｂと再配線層５１との間にも空隙を設けることによって、再配線層５１を含んで貫通電極５０と電子デバイス等の接続部の熱膨張率の差及び接続に伴う応力を緩和させることができる。
【００５７】
また、貫通電極５０は、素子配線層３２側から再配線層５１側に向かって徐々に細くなるテーパーを有する柱状を有している。このように、貫通電極５０をテーパー形状にすることで、貫通電極５０自身、及び貫通電極５０と素子回路層３０との接続部に発生する応力の緩和をはかることができる。
（半導体装置・第２実施例）
【００５８】
図２は、実施形態１の第２実施例に係る半導体装置１０の一部を示す断面図である。なお、前述した第１実施例（図１、参照）との共通部分は説明を省略し、同じ部位には同じ符号を付して説明する。図２において、半導体装置１０は、素子回路層３０が設けられた半導体基板１１と、貫通孔２０の内部において一方の端部が素子回路層３０の素子配線層３２に接続されると共に、第２主面１１ｂを貫通する貫通電極５０と、貫通電極５０の第２主面１１ｂ側の端部に形成される再配線層５１と、を有している。素子回路層３０、半導体基板１１、貫通孔２０、及び貫通電極の構成は、前述した第１実施例と同じ構成である。第２実施例では、貫通孔２０の内周面と貫通電極５０との間の空隙を埋める絶縁層４０が形成されている。なお、絶縁層４０には、ＳｉＯ2やＳｉＮ等が用いられる。
【００５９】
絶縁層４０は、貫通孔２０内において半導体基板１１の総厚み範囲に形成されている。従って、貫通孔２０内には絶縁層４０が形成され、再配線層５１と第２主面１１ｂの間には空隙Ｇが形成されている。
【００６０】
このような第２実施例によれば、貫通電極５０と半導体基板１１との間の絶縁性を確保しつつ、貫通電極５０の先端側の応力緩和をはかることができる。
（半導体装置・第３実施例）
【００６１】
次に、第３実施例について説明する。
図３は、実施形態１の第３実施例に係る半導体装置１０の一部を示す断面図である。なお、前述した第１実施例（図１、参照）との共通部分は説明を省略し、同じ部位には同じ符号を付して説明する。図３において、半導体装置１０は、素子回路層３０が設けられた半導体基板１１と、貫通孔２０の内部において一方の端部が素子回路層３０の素子配線層３２に接続されると共に、第２主面１１ｂを貫通する貫通電極５０と、貫通電極５０の第２主面１１ｂ側の端部に形成される再配線層５１と、を有している。素子回路層３０、半導体基板１１、貫通孔２０、及び貫通電極の構成は、前述した第１実施例と同じ構成である。第３実施例では、貫通孔２０の内周面と貫通電極５０との間の空隙の一部を埋める絶縁層４０が形成されている。
【００６２】
絶縁層４０は、図３に示すように、素子配線層３２の位置から半導体基板１１の厚みの一部までの間に形成されている（図３では、半導体基板１１の厚みの中間位置の例を示している）。
つまり、貫通孔２０の内周面と貫通電極５０の元部側との間には絶縁層４０が形成されており、第２主面１１ｂ側の貫通電極５０の先端部と半導体基板１１との間、及び第２主面１１ｂと再配線層５１との間には空隙Ｇが設けられている。
【００６３】
このようにすれば、貫通電極５０の元部と貫通孔２０の内周面との絶縁性を確保しつつ、貫通電極５０の先端部と貫通孔２０の内周面の空隙Ｇ（図１のＧ２に相当する）が中間部の空隙Ｇ（図１のＧ３に相当する）よりも大きいことから、貫通電極５０の先端側の絶縁性の確保と応力緩和を図ることができる。
（半導体装置の製造方法）
【００６４】
続いて、前述した半導体装置の製造方法について説明する。なお、前述した第１実施例〜第３実施例の製造方法は、同じ工程で説明できるので、第１実施例の場合を例示して説明する。また、貫通電極５０は半導体基板１１に多数形成されており、これらはウエハー基板の状態でバッチ処理によって一括形成されるので、そのうちの一つを例示して説明する。
図４、図５、図６は、半導体装置１０の製造方法における主要工程を示す部分断面図である。図４（ａ）に示すように、第１主面１１ａに素子回路層３０が形成された半導体基板１１を準備する。素子回路層３０は、集積回路やセンサー回路等であって、複数の回路素子、配線層、及び絶縁層が積層形成されている。図４（ａ）では、第１主面１１ａ表面から絶縁層３１、素子配線層３２、絶縁層３３、第２素子配線層３４、絶縁層３５の順に積層形成されている構成を例示している。素子配線層３２と第２素子配線層３４とは貫通電極３６によって接続されている。半導体基板１１としてＳｉ基板を用いた場合を例示して説明する。
【００６５】
まず、図４（ａ）に示すように、素子回路層３０の形成面に接着剤６１等を用いて支持基板６０を貼着する。支持基板６０は、以降の工程流動における割れの防止、取り扱い性を良好にするために用いるものであって、半導体基板１１に対して熱膨張係数が近いものが好ましく、例えば、パイレックス（登録商標）ガラスや石英ガラスなどが用いられる。支持基板６０を貼着した後、研削加工等により半導体基板１１の上面１２を第２主面１１ｂまで研削する。
【００６６】
次に、図４（ｂ）に示すように、半導体基板１１に貫通孔２０を形成する。貫通孔２０は、素子回路層３０が形成されている第１主面１１ａと、第１主面１１ａとは反対側の第２主面１１ｂとの間を貫通し、第２主面１１ｂ側は開口し、第１主面１１ａ側は絶縁層３１（露出面３１ａ）を露出させる。貫通孔２０の開口工程は、ＲＩＥ（Reactive Ion Etching）、ＩＣＰ（Inductive Coupled Plasma etching）などのドライエッチングにて行う。これらのドライエッチング工程は、エッチングとデポジションを交互に繰り返すブッシュプロセスを応用することができ、エッチングプロセスガスとしてはＳＦ6、またはＯ2を使用し、デポジションにはＣ4Ｆ6、またはＯ2を使用する。具体的には、レジストなどで孔を開口させたい部分を除いて被覆保護し、エッチング処理後にレジストを除去する工程を複数回繰り返すことで、アスペクト比が大きい孔を開口させることが可能となる。
【００６７】
本実施形態では、貫通孔２０の開口径を１０μｍ〜２０μｍとし、貫通孔深さを５０μｍ〜１００μｍとした。この場合のアスペクト比は３〜７となる。
貫通孔２０は、ウエハー内にアレイ状に配置してもよく、ペリフェラレル配置としてもよく、貫通孔２０間の距離（ピッチ）は２０μｍ〜３０μｍ程度が可能となる。
【００６８】
次に、図４（ｃ）に示すように、絶縁層３１の貫通孔２０内に露出されている露出面３１ａをドライエッチングにて除去し、素子配線層３２の接続面３２ａを露出させる。なお、絶縁層３１の材質はＳｉＯ2である。
【００６９】
次に、図５（ｄ）に示すように、貫通孔２０の内周面、及び第２主面１１ｂの表面に連続する絶縁層４０を形成する。絶縁層４０は、素子配線層３２の接続面３２ａにも形成される。絶縁層４０は、ＳｉＯ2、ＳｉＮなどをＣＶＤ法によって形成する。なお、絶縁層４０の材質としては樹脂材料を用いることもできる。絶縁層４０の厚みは、同一工程で形成しても形成する場所によって異なる。このことについて図５（ｅ）及び表１を参照して説明する。
【００７０】
絶縁層４０の厚みは、図５（ｅ）に示すように貫通孔２０が深くなるに従い薄くなる。第２主面１１ｂ表面に形成される厚みをｔ１、貫通孔２０の開口部（第２主面１１ｂの位置）の厚みをｔ２、底部の厚みをｔ３とする。
【００７１】
表１に示すように、絶縁層４０の厚みは、ｔ１＞ｔ２＞ｔ３の関係になる。つまり、貫通孔２０が深くなるに従い薄くなる。また、絶縁層４０の各部位の厚みは、貫通孔２０の孔径（μｍ）、孔深さ（μｍ）、アスペクト比によって変わるが、アスペクト比が大きい方が、各部位間の絶縁層４０の厚みの差が大きくなる傾向がある。このことは、アスペクト比を大きくすれば、後述する貫通電極５０のテーパーを大きくすることが可能であることを示している。
【００７２】
【表１】
0005948924.tif 000002
【００７３】
なお、このデータは、ＣＶＤの処理時間を３０分とした場合であって、絶縁層４０の厚みの絶対値は、ＣＶＤ処理条件を一定にしたときにＣＶＤ処理時間にほぼ比例して厚みが増すことが分かっている。
【００７４】
表１は、絶縁層４０の各部位の厚みの関係を示したものであるが、実際の管理上から、ｔ２＞５μｍ、２μｍ＜ｔ３＜５μｍ、ｔ１＞１０μｍとなるように、ＣＶＤ処理条件（処理時間を含む）を制御することが好ましい。特に、ｔ１は、寄生容量低減の観点からもｔ１＞１０μｍとすることが望まれる。
なお、貫通孔２０の底面の絶縁層３１にも絶縁層４０が形成される場合があり、これを除去する必要がある。
【００７５】
続いて、図５（ｆ）に示すように、貫通孔２０内の絶縁層３１をドライエッチングによって除去し、素子配線層３２の接続面３２ａを露出させる。この絶縁層除去工程は、絶縁層４０を除去したくない部分をレジスト保護した後、酸化膜エッチャーを用いて行う。プロセスガスとしては、Ｃ2Ｆ6、ＣＦ4、ＣＨＦ3等を使用する。
【００７６】
次に、図５（ｇ）に示すように、絶縁層４０の表面にバリア層４１とシード層４２をＣＶＤ法またはスパッタリング法で形成する。バリア層４１とシード層４２は共に、貫通孔２０内の絶縁層４０の内周壁、素子配線層３２の接続面３２ａ、及び第２主面１１ｂ上の絶縁層４０の表面に形成する。バリア層４１には、Ｔｉ、ＴｉＷ，ＴｉＮのどを使用し、シード層４２にはＣｕを使用する。バリア層４１の厚みは１００ｎｍ、シード層４２の厚みは３００ｎｍとした。
【００７７】
次に、図５（ｈ）に示すように、貫通孔２０の内周面に形成される絶縁層４０の内部を充填する貫通電極５０と、貫通電極５０と連続し、第２主面１１ｂに形成される絶縁層４０の表面に再配線層５１と、を形成する。貫通電極５０と再配線層５１の形成は、一連のＣｕメッキによって行われる。なお、貫通電極５０と再配線層５１とは、それぞれ別工程で形成してもよい。再配線層５１の厚みは６μｍ程度である。
【００７８】
次に、図６（ｉ）に示すように、第２主面１１ｂ上の絶縁層４０、バリア層４１、シード層４２、再配線層５１を所定の形状にパターニングする。このパターニング工程は、レジストマスクを用いてエッチングにより行う。なお、このパターニング工程は、絶縁層４０を形成した後に、レジストマスクを用いて、バリア層４１、シード層４２、貫通電極５０、再配線層５１の順に形成してもよい。その後、レジストマスクを除去する。
【００７９】
次に、図６（ｊ）に示すように、絶縁層４０を除去する。絶縁層４０がＳｉＯ2の場合には、フッ酸ベーパーを用いてドライエッチング、またはフッ酸を用いてウェットエッチングにより行う。
このような一連の工程を経て、貫通電極５０と半導体基板１１の間に空隙Ｇを有する半導体装置１０が形成される（図１も参照する）。なお、再配線層５１の表面に、ＳｎＡｇなどの低融点金属やＡｕなどの貴金属の層を形成してもよい。
その後、支持基板６０を剥離し、半導体装置１０の一つ一つに個片化する。また、半導体装置１０を他の電子デバイスと接続する場合には、再配線層５１の表面にバンプを形成してもよい。
【００８０】
以上説明した半導体装置１０の製造方法によれば、貫通孔２０の内周面と、第２主面１１ｂに絶縁層４０を形成し、貫通電極５０及び再配線層５１を形成した後、絶縁層４０を除去することで、貫通孔２０の内周面と貫通電極５０の間、及び第２主面１１ｂと再配線層５１との間に空隙を形成する。このような製造方法では、前述した従来技術のように、半導体基板１１の貫通電極５０に周囲に凹部（空隙）をエッチングによって形成する方法に比べ、絶縁層４０を除去すれば空隙を形成することが可能である。従って、半導体基板１１にエッチングによって凹部を形成することに伴う貫通電極５０や半導体基板１１にダメージを与えることがなく、半導体装置１０の信頼性を高めることができる。
【００８１】
また、貫通電極５０と半導体基板１１との間に空隙Ｇによって、製造工程中の温度サイクルがかかる環境下において、貫通電極５０、素子配線層３２、半導体基板１１の熱膨張率の差に伴い発生する応力を緩和し、貫通電極５０と素子配線層３２との接続部のクラックの発生を抑制することができ、信頼性をより一層向上させることができる。
【００８２】
また、貫通電極５０と半導体基板１１の絶縁性を確保できることから、貫通電極５０間の距離（ピッチ）を小さくでき、半導体装置１０の高密度化と、小型化が実現できる。
【００８３】
また、絶縁層４０の厚みを、再配線層５１と第２主面１１ｂとの間の厚みｔ１＞第２主面１１ｂ側の貫通電極５０と貫通孔２０の内周面との間の厚みｔ２＞第１主面１１ａ側の貫通電極５０と貫通孔２０の内周面との間の厚みｔ３、の関係にしている。従って、絶縁層４０を除去することで形成される空隙Ｇは、再配線層５１と第２主面１１ｂとの間の空隙の大きさＧ１＞第２主面１１ｂ側の貫通電極５０と貫通孔２０の内周壁との間の空隙の大きさＧ２＞第１主面１１ａ側の貫通電極５０と貫通孔２０の内周壁との間の空隙の大きさＧ３、の関係にすることができる。
【００８４】
また、このような製造方法によれば、貫通電極５０が、素子配線層３２側から再配線層５１側に向かって徐々に細くなるテーパー形状となる。貫通電極５０をテーパー形状にすることで、貫通電極５０自身、及び貫通電極５０と素子回路層３０との接続部に発生する応力の緩和をはかることができる。
【００８５】
なお、絶縁層４０の除去範囲は、エッチング処理時間を制御することで任意に設定することができる。例えば、前述した実施例２（図２、参照）に記載の半導体装置１０は、絶縁層４０を除去する工程において、前記絶縁層の除去範囲を、再配線層５１と第２主面１１ｂとの間のみとすることで、貫通孔２０の内周面と貫通電極５０との間には絶縁層４０が充填され、再配線層５１と第２主面１１ｂの間には空隙Ｇを有する半導体装置１０を形成できる。
【００８６】
このような製造方法によれば、貫通電極５０と半導体基板１１間の絶縁性を確保しつつ、貫通電極５０の先端側の応力緩和を図ることができる。
【００８７】
また、絶縁層４０を除去する工程において、エッチング処理時間を制御することによって、絶縁層４０の除去範囲を、再配線層５１と第２主面１１ｂとの間と、第２主面１１ｂから半導体基板１１の厚さの一部までの範囲とすることができる。このようにすれば、貫通孔２０の内周面と貫通電極５０の元部側との間に絶縁層４０が形成され、第２主面１１ｂ側の貫通電極５０の先端部と貫通孔２０との間、及び第２主面１１ｂと再配線層５１との間には空隙Ｇを形成することができる。
また、貫通電極５０の元部と貫通孔２０間の絶縁性を確保しつつ、貫通電極５０の先端部と貫通孔２０の内周面との空隙Ｇが中間部よりも大きいことから、貫通電極５０の先端側の絶縁性の確保と応力緩和をはかることができる。
（回路装置）
【００８８】
続いて、前述した半導体装置１０を用いた回路装置１００について説明する。
図７は、実施形態１に係る回路装置１００を示す部分断面図である。回路装置１００は、前述した半導体装置１０と、半導体装置１０の第２主面１１ｂに対向する表面に配線層８３の一部が露出された電子デバイス８０と、半導体装置１０の再配線層５１と電子デバイス８０の配線層８３とを接続する接続端子８５と、を備えている。半導体装置１０は前述した第１実施例〜第３実施例に記載されたものである。よって、半導体装置１０の説明は省略し、第１実施例（図１、参照）と同じ符号を付している。
【００８９】
半導体装置１０は、例えば、集積回路（ＩＣ）やセンサー回路等である。センサー回路としては、例えば、慣性センサーや温度センサー等が電子回路と共に基板上に形成されたいわゆるＭＥＭＳ（Micro Electro Mechanical Systems）であってもよい。
また、電子デバイス８０は、例えば、集積回路（ＩＣ）やセンサー回路等である。センサー回路としては、例えば、慣性センサーや温度センサー等が電子回路と共に基板上に形成されたいわゆるＭＥＭＳ（Micro Electro Mechanical Systems）であってもよい。また、他の電子素子が実装された回路基板であってもよい。
【００９０】
電子デバイス８０は、回路基板８１の一方の表面に絶縁層８２、配線層８３、絶縁層８４の順に積層形成されている。配線層８３の一部は、半導体装置１０側に露出されている接続面８３ａである。
【００９１】
半導体装置１０と電子デバイス８０とは、半導体装置１０側の再配線層５１と電子デバイス８０側の配線層８３とを接続端子８５によって接続されている。接続端子８５には半田、ＳｎＡｇ等の低融点金属やＡｕ等、または導電性接着剤等を用いる。なお、接続端子８５として、再配線層５１または配線層８３にバンプを形成してもよい。このよう場合には、バンプ形成側に対向する配線層にはＳｎＡｇ等の接続用電極を形成することが好ましい。図７には、再配線層５１側にＳｎＡｇからなる接続用電極５２を設けた場合を例示している。
【００９２】
上述した回路装置１００は、半導体装置１０の第２主面１１ｂと再配線層５１との間にも空隙を設けることによって、絶縁性を高めると共に、貫通電極５０（再配線層５１を含む）と電子デバイス８０の熱膨張率の差、及び接続に伴い発生する応力を緩和させることができる。よって、回路装置の信頼性を高めることができる。
【００９３】
また、貫通電極５０がテーパー形状であることから、電子デバイス８０を接合する際に押し圧力が加えられて貫通電極５０が傾いても、先端部に空隙を設けているので絶縁性が損なわれることがない。
【００９４】
また、前述した半導体装置１０は、貫通電極５０と半導体基板１１の絶縁性を確保できることから、貫通電極５０間の距離を小さくでき、よって回路装置１００の高密度化と、小型化が実現できる。
【００９５】
なお。前述した第２実施例または第３実施例による半導体装置１０を用いた回路装置１００も同様な効果が得られる。
（実施形態２）
【００９６】
次に実施形態２に係る回路装置の製造方法について説明する。実施形態２の回路装置の構成は、前述した実施形態１の回路装置１００の構成と同じである。実施形態１では、絶縁層４０を除去した半導体装置１０と電子デバイス８０とを接続していることに対して、実施形態２では、半導体装置１０と電子デバイス８０とを接続した後に絶縁層４０を除去することを特徴としている。従って、実施形態１との相違部分を中心に、実施形態１と同じ部位には同じ符号を付して説明する。
【００９７】
図８（ａ）〜（ｃ）は、実施形態２に係る回路装置１００の製造方法の主要工程を示す断面図である。図８（ａ）に半導体装置１０の形態を示す。半導体装置１０は、前述した実施形態１の半導体装置の製造方法を用いて、図６（ｉ）に示した工程まで行っておく。つまり、第２主面１１ｂ上のバリア層４１、シード層４２、再配線層５１が所定の形状にパターニングされた状態であり、絶縁層４０は除去されていない。
【００９８】
次に、図８（ｂ）に示すように、電子デバイス８０を半導体装置１０に接続端子８５によって接続する。電子デバイス８０と半導体装置１０との接続方法は実施形態１（図７、参照）と同じ方法を採用できる。
【００９９】
続いて、図８（ｃ）に示すように、電子デバイス８０と半導体装置１０とを接続した状態で絶縁層４０を除去する。絶縁層４０の除去方法も実施形態１と同じ方法を採用できる。
【０１００】
なお、絶縁層の除去範囲は、第２実施例のように再配線層５１と第２主面１１ｂとの間のみとしてもよく、第３実施例のように再配線層５１と第２主面１１ｂとの間（図２、参照）と半導体基板１１の厚みの中間部までの範囲（図３、参照）とすることができる。
【０１０１】
以上説明した実施形態２の回路装置１００の製造方法は、半導体装置１０と電子デバイス８０とを接続した後、半導体装置１０に形成されている絶縁層４０を除去するものである。従って、半導体装置１０と電子デバイス８０とを接続する際には、貫通電極５０と半導体基板１１との間、再配線層５１と第２主面１１ｂの間は絶縁層４０で充填されている。このように絶縁層４０が残っている状態で半導体装置１０と電子デバイス８０との接続を行えば、貫通電極５０の傾きや接合圧力による絶縁層４０の破壊を防止できる。そして、半導体装置１０と電子デバイス８０の接続後、絶縁層４０を除去することによって、回路装置１００としての絶縁性の確保、貫通電極５０（再配線層５１を含む）と電子デバイス８０の熱膨張率の差に伴う応力を緩和させることができる。よって、回路装置１００の信頼性を高めることができる。
（電子機器）
【０１０２】
次に、前述した回路装置１００を有する電子機器について、テラヘルツカメラを例示して説明する。
図９は、電子機器の一具体例に係るテラヘルツカメラの外観を概略的に示す斜視図である。テラヘルツカメラ２００は、筐体２０１を備える。筐体２０１の正面にはスリット２０２が形成されており、正面にレンズ２０３が装着されている。スリット２０２からはテラヘルツ帯の電磁波が対象物（図示せず）に向かって照射される。このような電磁波にはテラヘルツ波といわれる電波、及び赤外線といった光が含まれる。なお、テラヘルツ帯としては１００ＧＨｚ〜３０ＴＨｚの周波数帯を含む。レンズ２０３には対象物から反射してくるテラヘルツ帯の電磁波が取り込まれる。
【０１０３】
テラヘルツカメラ２００の構成をさらに詳しく説明する。
図１０は、テラヘルツカメラ２００の構成を概略的に示すブロック図である。図１０に示すように、テラヘルツカメラ２００は照射源（電磁波源）２１０を備える。照射源２１０には駆動回路２１１が接続される。駆動回路２１１は照射源２１０に所望の駆動信号を供給する。照射源２１０は駆動信号の受領に応じてテラヘルツ帯の電磁波を放射する。照射源２１０には、例えばレーザー光源が用いられることができる。
【０１０４】
レンズ２０３は光学系２１２を構成する。光学系２１２はレンズ２０３のほかに光学部品を備えてもよい。レンズ２０３の光軸２１３上に、前述した半導体装置１０を含む回路装置１００が配置される。本実施形態において、回路装置１００は光検出器である。従って、以降、回路装置１００を光検出器１００として説明する。なお、光検出器１００には熱型光検出素子（図示せず）が含まれる。半導体基板１１の表面は例えば光軸２１３に直交する。光検出器１００には、アナログデジタル変換回路２１４が接続される。アナログデジタル変換回路２１４には光検出器１００から熱型光検出素子（図示せず）の出力が順番に時系列で供給される。アナログデジタル変換回路２１４は、出力のアナログ信号をデジタル信号に変換する。
【０１０５】
アナログデジタル変換回路２１４には、演算処理回路（処理回路）２１５が接続される。演算処理回路２１５には、アナログデジタル変換回路２１４からデジタルの画像データが供給される。演算処理回路２１５は、画像データを処理し表示画面の画素ごとに画素データを生成する。演算処理回路２１５には、描画処理回路２１６が接続される。描画処理回路２１６は、画素データに基づき描画データを生成する。描画処理回路２１６には、表示装置２１７が接続される。表示装置２１７には、例えば液晶ディスプレイといったフラットパネルディスプレイが用いられることができる。表示装置２１７は、描画データに基づき画面上に画像を表示する。描画データは、記憶装置２１８に格納することができる。紙やプラスチック、繊維その他の物体に対する透過性、および、物質固有の吸収スペクトルに基づきテラヘルツカメラ２００は、検査装置として利用することができる。
【０１０６】
その他、テラヘルツカメラ２００は、物質の定性分析や定量分析に利用することができる。こうした利用にあたって、例えばレンズ２０３の光軸２１３上には特定周波数のフィルターが配置されることができる。フィルターは特定波長以外の電磁波を遮断する。従って、特定波長の電磁波のみが光検出器１００に到達することができる。これによって特定の物質の有無や量は検出することができる。
【０１０７】
なお、本発明を適用した電子機器としては、上述したようなテラヘルツカメラ２００に限らず、赤外線カメラ等に適用させることができる。
また、回路装置１００が慣性センサーを含む場合には、ナビゲーション装置、電子カメラ、車載カメラ、モーションセンサー装置、ゲーム機コントローラー、ロボット装置などに適用できる。
また、回路装置１００が物理量センサーを含む場合には、傾斜計、重量・重力計、流量計等などに適用可能で、特に小型化と高密度化が要求される携帯型電子機器に最適である。
【符号の説明】
【０１０８】
１０…半導体装置、１１…半導体基板、１１ａ…第１主面、１１ｂ…第２主面、２０…貫通孔、３０…素子回路層、３２…素子配線層、５０…貫通電極、５１…再配線層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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