(57)【特許請求の範囲】
【請求項１】
半導体チップに集積化されたパワーオンリセット回路であって、
電源ノードに接続される一方端を有する第１の抵抗と、
前記第１の抵抗の他方端に接続される第１の容量と、
前記電源ノードに接続される一方端を有する第２の抵抗と、
前記第２の抵抗の他方端に接続される第２の容量と、
前記第１の抵抗の他方端に接続される電源端子、前記第２の抵抗の前記他方端に接続される入力端子、および出力端子を有する第１のインバータと、
前記第１の抵抗の前記他方端に接続される電源端子、前記第１のインバータの前記出力端子に接続される入力端子、および、リセット信号出力端子に電気的に接続される出力端子を有する第２のインバータと、
前記第２のインバータの前記出力端子に接続される一方端、および、前記リセット信号出力端子に接続される他方端を有する第３の抵抗と、
前記第３の抵抗の他方端に接続される第３の容量と、
前記第３の容量に接続されて、前記第３の容量を放電させるトランジスタとを備え、
前記トランジスタの制御端子は、前記第２のインバータの前記出力端子に接続される、パワーオンリセット回路。
【請求項２】
前記第１の抵抗および前記第１の容量によって定められる時定数は、前記第２の抵抗および前記第２の容量によって定められる時定数より大きい、請求項１に記載のパワーオンリセット回路。
【請求項３】
前記第１のインバータおよび前記第２のインバータの各々は、カスコード接続された複数のＰ型ＦＥＴと、前記複数のＰ型ＦＥＴに接続されるＮ型ＦＥＴとを有する、請求項１または２に記載のパワーオンリセット回路。
【請求項４】
半導体チップに集積化されたパワーオンリセット回路であって、
電源ノードに接続される一方端を有する第１の抵抗と、
前記第１の抵抗の他方端に接続される第１の容量と、
前記電源ノードに接続される一方端を有する第２の抵抗と、
前記第２の抵抗の他方端に接続される第２の容量と、
前記第１の抵抗の他方端に接続される電源端子、前記第２の抵抗の前記他方端に接続される入力端子、および出力端子を有する第１のインバータと、
前記第１の抵抗の前記他方端に接続される電源端子、前記第１のインバータの前記出力端子に接続される入力端子、および、リセット信号出力端子に電気的に接続される出力端子を有する第２のインバータと、
前記第２のインバータの前記出力端子に接続される一方端、および、前記リセット信号出力端子に接続される他方端を有する第３の抵抗と、
前記第３の抵抗の他方端に接続される第３の容量と、
前記第３の容量に接続されて、前記第３の容量を放電させるトランジスタを備え、
前記第１のインバータおよび前記第２のインバータの各々は、カスコード接続された複数のＰ型ＦＥＴと、前記複数のＰ型ＦＥＴに接続されるＮ型ＦＥＴとを有し、
前記複数のＰ型ＦＥＴの各々の駆動能力は、前記Ｎ型ＦＥＴの駆動能力と異なり、
前記トランジスタの制御端子は、前記第２のインバータの前記出力端子に接続される、パワーオンリセット回路。
【請求項５】
前記第１の抵抗および前記第１の容量によって定められる時定数は、前記第２の抵抗および前記第２の容量によって定められる時定数より大きい、請求項４に記載のパワーオンリセット回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワーオンリセット回路に関する。
【背景技術】
【０００２】
ディジタル集積回路（以下、単に「ＩＣ」と言う場合もある）などには、リセット端子が設けられる。リセット端子には、ローレベルおよびハイレベルのリセット信号（電圧）が供給される。
【０００３】
たとえば、リセット端子にハイレベルの電圧が供給されている間、ＩＣは動作する。一方、リセット端子にローレベルの電圧が供給されると、ＩＣはリセットされる。リセット端子にローレベルの電圧が供給されている間、ＩＣはリセット状態となる。
【０００４】
リセット端子にローレベルまたはハイレベルのいずれの電圧を供給するかは、たとえばＩＣの電源電圧に基づいて設計される。電源電圧が低い場合、ＩＣが正常に動作しない可能性がある。このため、リセット端子にローレベルのリセット信号を供給してＩＣをリセット状態とすることが好ましい。電源電圧が低くない場合は、ハイレベルのリセット信号を供給してＩＣを動作させることが好ましい。なお、電源電圧の供給が開始されてＩＣが起動されるときは、リセット信号によってＩＣをリセットすることが好ましい。
【０００５】
電源電圧に基づいてリセット端子にリセット信号を供給するための回路として、パワーオンリセット回路が知られている。たとえば特開２００３−８４２６号公報は、電源電圧が印加された際にリセット信号を生成し、このリセット信号によってＩＣに含まれるフリップフロップ回路をリセットする、パワーオンリセット回路を開示する。そのようなパワーオンリセット回路は、インバータなどの能動素子を含む。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００３−８４２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
パワーオンリセット回路はインバータなどの能動素子を作動させるための電源電圧を必要とする。小型化、低コスト化などの対策の一つとして、パワーオンリセット回路に電源電圧を供給する電圧源と、ＩＣに電源電圧を供給する電圧源とを共通化する構成が考えられる。特開２００３−８４２６号公報は、そのような構成について教示しない。
【０００８】
パワーオンリセット回路の電圧源と、ＩＣの電圧源とを共通化する場合、電圧源の電圧（電源電圧）が低下すると、たとえばパワーオンリセット回路に含まれるインバータの動作に必要な電圧が得られない。その結果、パワーオンリセット回路が正常に動作しなくなるおそれがある。
【０００９】
本発明の目的は、パワーオンリセット回路の電圧源と、ＩＣの電圧源とを共通化する場合でも、パワーオンリセット回路を安定して動作させることを可能にすることである。
【課題を解決するための手段】
【００１０】
本発明は、ある局面において、半導体チップに集積化されたパワーオンリセット回路であって、電源ノードに接続される一方端を有する第１の抵抗と、前記第１の抵抗の他方端に接続される第１の容量と、前記電源ノードに接続される一方端を有する第２の抵抗と、前記第２の抵抗の他方端に接続される第２の容量と、前記第１の抵抗の他方端に接続される電源端子、および、前記第２の抵抗の他方端に接続される入力端子を有する第１のインバータと、前記第１の抵抗の他方端に接続される電源端子、前記第１のインバータの出力端子に接続される入力端子、および、リセット信号出力端子に電気的に接続される出力端子を有する第２のインバータとを備える。
【００１１】
上記構成のパワーオンリセット回路は、能動素子である第１のインバータおよび第２のインバータの２つのインバータを備える。
【００１２】
上記構成のパワーオンリセット回路では、ＩＣなどの電圧源からの電圧が電源ノードに供給されるようにすることで、パワーオンリセット回路の電圧源とＩＣなどの電圧源とを共通化できる。
【００１３】
上記構成のパワーオンリセット回路では、電源ノードから、第１の抵抗および第１の容量を介して、第１のインバータの電源端子および第２のインバータの電源端子に電圧が供給される。第１の抵抗および第１の容量は、第１のインバータの電源端子および第２のインバータの電源端子に電圧を供給するための補助電圧源を構成する。
【００１４】
したがって、電圧源の電圧、すなわち電源ノードの電圧が低下しても、補助電圧源によって第１のインバータの電源端子および第２のインバータの電源端子に電圧が短時間供給される。そのため、パワーオンリセット回路は安定して動作する。
【発明の効果】
【００１５】
本発明によれば、パワーオンリセット回路の電圧源と、ＩＣの電圧源とを共通化する場合でも、パワーオンリセット回路を安定して動作させることが可能になる。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施の形態に係るパワーオンリセット（ＰＯＲ）回路の用途の一例を説明するための図である。
【図２】ＰＯＲ回路の構成を説明するための図である。
【図３】ＰＯＲ回路の変形例を説明するための図である。
【図４】ＰＯＲ回路のパラメータの一例を説明するための図である。
【図５】ＰＯＲ回路のパラメータの一例を説明するための図である。
【図６】抵抗Ｒ１および容量Ｃ１の効果を説明するための図である。
【図７】抵抗Ｒ１および容量Ｃ１の効果を説明するための図である。
【図８】抵抗Ｒ１および容量Ｃ１の効果を説明するための図である。
【図９】抵抗Ｒ２および容量Ｃ２の効果を説明するための図である。
【図１０】抵抗Ｒ３および容量Ｃ３の効果を説明するための図である。
【図１１】トランジスタＭＰ１の効果を説明するための図である。
【図１２】インバータの構成の一例を説明するための図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００１８】
図１は、本発明の実施の形態に係るパワーオンリセット（ＰＯＲ）回路の用途の一例を説明するための図である。
【００１９】
図１に示すように、ＰＯＲ回路１００は、ＩＣ２００にリセット信号Ｖｏｕｔを供給するために用いられる。ＰＯＲ回路１００は、半導体チップ１に集積化される。好ましくは、ＰＯＲ回路１００は、ＳＯＩ（Silicon  On  Insulator）チップに集積化される。ＩＣ２００は、ディジタル回路を含む集積回路であり、種々の用途に用いられる。
【００２０】
図１を参照して、ＰＯＲ回路１００は、電源入力端子１１０と、リセット信号出力端子１２０とを含む。電源入力端子１１０は、ＰＯＲ回路１００の動作に必要な電圧および電流（動作電流ＩＰＯＲ）を受ける。リセット信号出力端子１２０は、リセット信号Ｖｏｕｔを出力する。ＰＯＲ回路１００は、リセット信号Ｖｏｕｔの電圧を適切なレベル、たとえばハイレベルおよびローレベルのいずれかの電圧に制御する。ローレベルは、たとえば、０Ｖまたは０Ｖに近い電圧である。ハイレベルは、ローレベルよりも高い電圧である。ハイレベルおよびローレベルは、ＰＯＲ回路１００およびＩＣ２００が区別できる程度に異なっていればよい。
【００２１】
ＩＣ２００は、電源入力端子２１０と、リセット入力端子２２０とを含む。電源入力端子２１０には、ＩＣ２００の動作に必要な電圧および電流が供給される。リセット入力端子２２０は、リセット信号Ｖｏｕｔを受ける。たとえば、リセット信号Ｖｏｕｔの電圧がハイレベルの場合、ＩＣ２００は動作を維持する。一方、リセット信号Ｖｏｕｔの電圧が、ＩＣ２００のリセットに必要な所定時間以上ローレベルの場合、ＩＣ２００はリセット状態となる。ＩＣ２００がリセットされると、たとえばＩＣ２００に含まれるフリップフロップ回路など（図示しない）が初期化される。
【００２２】
図１において、ＰＯＲ回路１００の電源入力端子１１０に供給される電圧と、ＩＣ２００の電源入力端子２１０に供給される電圧とは、いずれも電源電圧Ｖｄｄである。すなわち、ＰＯＲ回路１００の電圧源と、ＩＣ２００の電圧源とは共通化される。電源電圧Ｖｄｄは、ＩＣ２００を適切に動作させるための電圧レベルに設計される。
【００２３】
ＰＯＲ回路１００は、電源電圧Ｖｄｄおよび動作電流（消費電流）ＩＰＯＲによって動作する。
【００２４】
電源電圧Ｖｄｄが適切なレベルにありＩＣ２００が正常に動作するとき、ＰＯＲ回路１００は、リセット信号Ｖｏｕｔをハイレベルに設定する。これにより、ＩＣ２００は動作を維持する。電源電圧Ｖｄｄが適切なレベルにあるか否かは、たとえば電源電圧Ｖｄｄに対するしきい値ＶＰＯＲを用いて判断される。しきい値ＶＰＯＲは、たとえば、ＩＣ２００の設計データや実験データを参考に定められる。
【００２５】
電源電圧Ｖｄｄが低下してしきい値ＶＰＯＲを下回ると、ＩＣ２００は正常に動作しなくなる。電源電圧Ｖｄｄがしきい値ＶＰＯＲを下回ると、ＰＯＲ回路１００は、リセット信号Ｖｏｕｔをローレベルに設定する。これにより、ＩＣ２００がリセット状態となる。
【００２６】
ＰＯＲ回路１００の詳細については、図２以降を参照して説明する。
図２は、本発明の実施の形態に係るＰＯＲ回路１００Ａの構成を説明するための図である。
【００２７】
図２を参照して、ＰＯＲ回路１００Ａは、電源入力端子１１０と、リセット信号出力端子１２０と、電源ノードＮ１と、抵抗Ｒ１，Ｒ２と、容量Ｃ１，Ｃ２と、インバータＩＮＶ１，ＩＮＶ２とを含む。
【００２８】
電源ノードＮ１には、電源電圧Ｖｄｄが供給される。先に図１を参照して説明したように、電源電圧Ｖｄｄは、ＰＯＲ回路１００Ａからリセット信号を受けるＩＣ（図２には図示しない）にも供給される。
【００２９】
抵抗Ｒ１は、電源ノードＮ１に接続される一方端（Ｒ１−Ｌ）を有する。容量Ｃ１は、抵抗Ｒ１の他方端（Ｒ１−Ｒ）に接続される一方端を有する。容量Ｃ１の他方端は、グラウンドＧＮＤに接続される。グラウンドＧＮＤは、基準電圧（たとえば０Ｖ）を与える。抵抗Ｒ２は、電源ノードＮ１に接続される一方端（Ｒ２−Ｌ）を有する。容量Ｃ２の一方端は、抵抗Ｒ２の他方端（Ｒ２−Ｒ）に接続される。容量Ｃ２の他方端は、グラウンドＧＮＤに接続される。
【００３０】
インバータＩＮＶ１は、入力端子Ｔ１１と、出力端子Ｔ１２と、電源端子Ｔ１３とを有する。入力端子Ｔ１１は、抵抗Ｒ２の他方端（Ｒ２−Ｒ）に接続される。出力端子Ｔ１２は、インバータＩＮＶ２の入力端子Ｔ２１に接続される。電源端子Ｔ２３は、抵抗Ｒ１の他方端（Ｒ１−Ｒ）に接続される。
【００３１】
インバータＩＮＶ２は、入力端子Ｔ２１と、出力端子Ｔ２２と、電源端子Ｔ２３とを有する。入力端子Ｔ２１は、インバータＩＮＶ１の出力端子Ｔ１２に接続される。出力端子Ｔ２２は、リセット信号出力端子１２０に電気的に接続される。出力端子Ｔ２２と、リセット信号出力端子１２０との間には、たとえば抵抗などの受動素子およびトランジスタなどの能動素子が介在していてもよい。電源端子Ｔ２３は、抵抗Ｒ１の他方端（Ｒ１−Ｒ）に接続される。
［動作］
図２に示すＰＯＲ回路１００Ａの動作について説明する。
【００３２】
電源電圧Ｖｄｄは、抵抗Ｒ１を介して、インバータＩＮＶ１の電源端子Ｔ１３およびインバータＩＮＶ２の電源端子Ｔ２３に、電圧ＶｄｄＩＮＶとして供給される。インバータＩＮＶ１およびＩＮＶ２は、電圧ＶｄｄＩＮＶを受けて動作する。
【００３３】
また、電源電圧Ｖｄｄは、抵抗Ｒ２を介して、インバータＩＮＶ１の入力端子Ｔ１１に供給される。インバータＩＮＶ１は、入力端子Ｔ１１に供給された電源電圧Ｖｄｄの電圧を反転して、出力端子Ｔ１２に出力する。
【００３４】
具体的に、電源電圧Ｖｄｄがしきい値ＶＰＯＲ以上の場合、インバータＩＮＶ１は、ローレベルの電圧を出力端子Ｔ１２に出力する。つまり、しきい値ＶＰＯＲ以上の電源電圧Ｖｄｄが、ローレベルの電圧に反転される。一方、電源電圧Ｖｄｄがしきい値ＶＰＯＲを下回る場合、インバータＩＮＶ１は、ハイレベルの電圧を出力端子Ｔ１２に出力する。つまり、しきい値ＶＰＯＲ電圧未満の電源電圧が、ハイレベルの電圧に反転される。
【００３５】
インバータＩＮＶ２は、インバータＩＮＶ１と同様の機能を有するように構成される。インバータＩＮＶ２は、インバータＩＮＶ１の出力端子Ｔ１２の電圧を、入力端子Ｔ２１で受ける。インバータＩＮＶ２は、入力端子Ｔ２１の電圧を反転して、出力端子Ｔ２２に出力する。たとえば、入力端子Ｔ２１の電圧がローレベルの場合、出力端子Ｔ２２の電圧はハイレベルとなる。逆に、入力端子Ｔ２１の電圧がハイレベルの場合、出力端子Ｔ２２の電圧はローレベルとなる。
【００３６】
これにより、電源電圧Ｖｄｄがしきい値ＶＰＯＲ以上の場合、インバータＩＮＶ２は、ハイレベルの電圧を出力端子Ｔ２２に出力する。一方、電源電圧Ｖｄｄがしきい値ＶＰＯＲを下回る場合、インバータＩＮＶ２は、ローレベルの電圧を出力端子Ｔ２２に出力する。
【００３７】
リセット信号出力端子１２０は、インバータＩＮＶ２の出力端子Ｔ２２からの電圧を受けて、その電圧にされる。
【００３８】
抵抗Ｒ１および容量Ｃ１は、インバータＩＮＶ１およびＩＮＶ２の電源端子Ｔ１３およびＴ２３に電圧ＶｄｄＩＮＶを供給するための補助電源を構成する。
【００３９】
定常状態において、電圧ＶｄｄＩＮＶは、電源電圧Ｖｄｄと等しい電圧で一定になる。定常状態でなくなり電源電圧Ｖｄｄが低下する（たとえば０Ｖになる）と、電圧ＶｄｄＩＮＶは徐々に低下して０Ｖになる。この電圧ＶｄｄＩＮＶの低下に要する時間は、抵抗Ｒ１および容量Ｃ１によって定められる時定数τ１に依存する。時定数τ１が存在する（τ１がゼロでない）ことによって、電源電圧Ｖｄｄが失われても、一定期間、インバータＩＮＶ１の電源端子Ｔ１３およびインバータＩＮＶ２の電源端子Ｔ２３には、ある程度の大きさの電圧ＶｄｄＩＮＶが供給される。その一定期間中、インバータＩＮＶ１およびＩＮＶ２は正常に動作し得る。
【００４０】
一方、電源電圧Ｖｄｄが低下すると、インバータＩＮＶ１の入力端子Ｔ１１に供給される電圧も、徐々に低下し、０Ｖになる。この電圧低下に要する時間は、抵抗Ｒ２および容量Ｃ２によって定められる時定数τ２に依存する。時定数τ２が存在することによって、電源電圧Ｖｄｄが失われても、インバータＩＮＶ１の入力端子Ｔ１１に供給される電圧は、ただちにしきい値ＶＰＯＲ以下にはならない。
【００４１】
すなわち、電源電圧Ｖｄｄが失われた時から、インバータＩＮＶ１の入力端子Ｔ１１に供給される電圧がしきい値ＶＰＯＲ以下になるまでの間にはタイムラグがある。このタイムラグの間、インバータＩＮＶ１およびＩＮＶ２は、電源端子Ｔ１３およびＴ２３で適切な電圧を受けて、正常に動作する必要がある。
【００４２】
抵抗Ｒ１および容量Ｃ１によって定められる時定数τ１は、抵抗Ｒ２および容量Ｃ２によって定められる時定数τ２よりも大きく設定される。これにより、インバータＩＮＶ１の入力端子Ｔ１１に供給される電圧がしきい値ＶＰＯＲを下回った後もしばらくの間（短時間）、電圧ＶｄｄＩＮＶは、インバータＩＮＶ１およびＩＮＶ２が正常に動作することが可能なレベルとなる。したがって、電源電圧Ｖｄｄが低下した場合でも、ＰＯＲ回路１００Ａは正常に動作する。
【００４３】
図２に示す構成によれば、ＰＯＲ回路の電圧源を、ＩＣなどの電圧源と共通化する場合でも、ＰＯＲ回路を安定して動作することが可能になる。
［変形例］
図３は、図２に示すＰＯＲ回路１００Ａの変形例であるＰＯＲ回路１００Ｂの構成を説明するための図である。
【００４４】
ＰＯＲ回路１００Ｂは、図２に示すＰＯＲ回路１００Ａと比較して、抵抗Ｒ３と、容量Ｃ３と、トランジスタＭＰ１とをさらに含む。
【００４５】
抵抗Ｒ３の一方端（Ｒ３−Ｌ）は、インバータＩＮＶ２の出力端子Ｔ２２に接続される。抵抗Ｒ３の他方端（Ｒ３−Ｒ）は、リセット信号出力端子１２０に接続される。容量Ｃ３の一方端は、抵抗Ｒ３の他方端（Ｒ３−Ｒ）に接続される。容量Ｃ３の他方端は、グラウンドＧＮＤに接続される。トランジスタＭＰ１は、容量Ｃ３に接続され、容量Ｃ３を放電させる。トランジスタＭＰ１のゲート端ＭＰ１−Ｇは、インバータＩＮＶ２の出力端子Ｔ２２に接続される。ゲート端ＭＰ１−Ｇは、トランジスタＭＰ１の制御端子である。
【００４６】
ＰＯＲ回路１００Ｂでは、インバータＩＮＶ２の出力端子Ｔ２２と、リセット信号出力端子１２０との間に、抵抗Ｒ３および容量Ｃ３が介在する。そのため、リセット信号出力端子１２０の電圧が、出力端子Ｔ２２の電圧に追従するための遅延時間が生じる。この遅延時間は、抵抗Ｒ３および容量Ｃ３で定められる時定数τ３に依存する。抵抗Ｒ３および容量Ｃ３の設計値を変えることで、出力端子Ｔ２２の電圧と、リセット信号出力端子１２０の電圧との間の遅延時間を調節することが可能になる。
【００４７】
トランジスタＭＰ１は、たとえばＰ型のＦＥＴ（Field  Effect  Transistor）である。トランジスタＭＰ１は、制御端子であるゲート端ＭＰ１−Ｇと、ソース端ＭＰ１−Ｓと、ドレイン端ＭＰ１−Ｄとを有する。ゲート端ＭＰ１−Ｇは、インバータＩＮＶ２の出力端子Ｔ２２と接続されているため、出力端子Ｔ２２の電圧がローレベルになると、ゲート端ＭＰ１−Ｇの電圧もローレベルになる。トランジスタＭＰ１は、ゲート端ＭＰ１−Ｇの電圧がローレベルになると、ソース端ＭＰ１−Ｓと、ドレイン端ＭＰ１−Ｄとが導通するように設計される。
【００４８】
ソース端ＭＰ１−Ｓは、抵抗Ｒ３の他方端（Ｒ３−Ｒ）に接続される。ドレイン端ＭＰ１−Ｄは、グラウンドＧＮＤに接続される。そのため、インバータＩＮＶ２の出力端子Ｔ２２の電圧がローレベルになると、ソース端ＭＰ１−Ｓとドレイン端ＭＰ１−Ｄとが導通し、容量Ｃ３に蓄えられた電荷が、トランジスタＭＰ１を介してグラウンドＧＮＤに放電される。これにより、短期間で容量Ｃ３を放電させることが可能になる。そのため、出力端子Ｔ２２の電圧がハイレベルからローレベルに切替わるとすぐに、リセット信号出力端子１２０の電圧も短期間でハイレベルからローレベルに切替わる。
【００４９】
ＰＯＲ回路１００Ｂの構成によれば、出力端子Ｔ２２の電圧がローレベルからハイレベルに切替る場合、出力端子Ｔ２２の電圧と、リセット信号出力端子１２０の電圧との間の遅延時間を調節することが可能になる。また、リセット信号出力端子１２０の電圧がハイレベルからローレベルに切替る場合、比較的短期間でハイレベルからローレベルに切替わり、ＰＯＲ回路１００Ｂの応答性が向上する。
［ＰＯＲ回路のパラメータ］
ここで、ＰＯＲ回路の性能を示す幾つかのパラメータについて説明する。図４および図５は、ＰＯＲ回路のパラメータの一例を説明するための図である。
【００５０】
図４は、図１などに示す電源電圧Ｖｄｄの変化の一例を示すグラフである。図４の横軸は時間を示し、縦軸は電源電圧Ｖｄｄを示す。
【００５１】
図４を参照して、時刻ｔ１０において、電源電圧Ｖｄｄは一定である。このときの電源電圧Ｖｄｄは、ＩＣ（図１のＩＣ２００など）を正常に動作させることが可能な電圧である。
【００５２】
時刻ｔ２０において、電源電圧Ｖｄｄが低下し（立下がり）始める。
時刻ｔ３０において、電源電圧Ｖｄｄがしきい値ＶＰＯＲを下回る。
【００５３】
時刻ｔ４０において、電源電圧Ｖｄｄの低下が止まり、一定となる。
時刻ｔ５０において、電源電圧Ｖｄｄが上昇（回復）し始める。
【００５４】
時刻ｔ６０において、電源電圧Ｖｄｄがしきい値ＶＰＯＲ以上になる。
時刻ｔ７０において、電源電圧Ｖｄｄの上昇が止まり、一定となる。電源電圧Ｖｄｄは、時刻ｔ２０以前の状態に、完全に回復する。
【００５５】
図５は、電源電圧Ｖｄｄを受けて動作するＰＯＲ回路の動作の一例を示すグラフである。図５の横軸は時間を示し、縦軸は、ＰＯＲ回路が出力するリセット信号Ｖｏｕｔを示す。
【００５６】
図４および図５を参照して、時刻ｔ１０において、リセット信号Ｖｏｕｔは一定である。このときのリセット信号Ｖｏｕｔはハイレベルであり、ＩＣはリセットされない状態（リセット解除状態）にある。
【００５７】
時刻ｔ３０において電源電圧Ｖｄｄがしきい値ＶＰＯＲを下回るため、リセット信号Ｖｏｕｔは低下し始める。
【００５８】
時刻ｔ３５において、リセット信号Ｖｏｕｔはローレベルになる。そのため、ＩＣはリセット状態になる。つまり、ＩＣは、初期化されるとともに停止状態となる。
【００５９】
時刻ｔ３０から時刻ｔ６０の間（遅延時間ＴＰＯＲ）、リセット信号Ｖｏｕｔは、電源電圧Ｖｄｄに依らずローレベルとされる。遅延時間ＴＰＯＲにより、ＰＯＲ回路の動作が安定する。たとえば、時刻ｔ３０において電源電圧Ｖｄｄがしきい値ＶＰＯＲを下回る。その直後の短期間のみ電源電圧Ｖｄｄがしきい値ＶＰＯＲ以上になった場合でも、リセット信号Ｖｏｕｔは安定してローレベルとされる。
【００６０】
さらに、時刻ｔ６０から時刻ｔ７０の間（遅延時間ＴＲ）、リセット信号Ｖｏｕｔはローレベルに維持される。遅延時間ＴＲにより、ＰＯＲ回路の動作が安定する。
【００６１】
時刻ｔ７０から時刻ｔ９０までの間（遅延時間ＴＤＥＬＡＹ）リセット信号Ｖｏｕｔはローレベルに維持される。つまり、時刻ｔ７０において電源電圧Ｖｄｄが完全に回復した後、リセット信号Ｖｏｕｔは、時刻ｔ８０において上昇し始め、時刻ｔ９０においてハイレベルになる。遅延時間ＴＤＥＬＡＹにより、ＰＯＲ回路の動作が安定する。すなわち、遅延時間ＴＤＥＬＡＹによって、ＩＣがリセットされるのに充分な期間（先に図１を参照して説明した、ＩＣ２００のリセットに必要な所定時間）、リセット信号Ｖｏｕｔはローレベルとされる。
【００６２】
図４および図５に示す遅延時間ＴＰＯＲ、遅延時間ＴＲ、遅延時間ＴＤＥＬＡＹなどは、ＰＯＲ回路の性能を示すパラメータである。また、図３などに示す動作電流ＩＰＯＲも、ＰＯＲ回路の性能を示すパラメータである。なお、図４などに示す電源電圧Ｖｄｄおよびしきい値ＶＰＯＲも、ＰＯＲ回路の性能を示すパラメータである。
［ＰＯＲ回路の構成要素の効果］
図３に示すＰＯＲ回路１００Ｂの構成要素によってもたらされる効果の一例について、次に説明する。
［Ｒ１，Ｃ１の効果］
図６から図８は、図３に示す抵抗Ｒ１および容量Ｃ１の効果を説明するための図である。
【００６３】
図６は、図３に示すＰＯＲ回路１００Ｂにおいて、電源電圧Ｖｄｄの変化に対するリセット信号Ｖｏｕｔのシミュレーション結果を示すグラフである。グラフの横軸は時間（ｍｓ）を、縦軸は電圧（Ｖ）をそれぞれて示す。横軸および縦軸には、参考として、シミュレーション結果の数値が記載されている。なお、このグラフでは、電源電圧Ｖｄｄは、比較的急峻に低下した後、比較的緩やかに上昇する。
【００６４】
図６に示す線Ａ１は、図３に示すＰＯＲ回路１００Ｂ、すなわち抵抗Ｒ１および容量Ｃ１を有するＰＯＲ回路のリセット信号Ｖｏｕｔを示す。線Ｂ１は、比較例として、抵抗Ｒ１および容量Ｃ１を有さないＰＯＲ回路のリセット信号Ｖｏｕｔを示す。抵抗Ｒ１および容量Ｃ１を有さないＰＯＲ回路は、たとえば、図３において、電源電圧Ｖｄｄと、電源端子Ｔ１３およびＴ２３とが直接接続された構成である。なお、図６のシミュレーションにおいて、ＰＯＲ回路には、図３の抵抗Ｒ２，Ｒ３および容量Ｃ２，Ｃ３が含まれる。図７および図８についても同様である。
【００６５】
図６に示すように、電源電圧Ｖｄｄが比較的高い場合、線Ａ１および線Ｂ１はハイレベルを示す。電源電圧Ｖｄｄが比較的高い場合とは、電源電圧Ｖｄｄがしきい値ＶＰＯＲ（図６には図示しない）以上の場合である。
【００６６】
電源電圧Ｖｄｄが低下すると、線Ａ１および線Ｂ１の示す電圧はいずれも低下する。このとき、線Ａ１に表されるように、抵抗Ｒ１および容量Ｃ１を有するＰＯＲ回路では、リセット信号Ｖｏｕｔの電圧は、低い電圧（０Ｖ付近）まで低下する。これは、インバータＩＮＶ１およびＩＮＶ２は正常に動作していることを意味する。一方、線Ｂ１に表されるように、抵抗Ｒ１および容量Ｃ１を有さないＰＯＲ回路では、リセット信号Ｖｏｕtの電圧は、０Ｖ付近まで降下しない。これは、インバータＩＮＶ１およびＩＮＶ２が正常に動作していないことを意味する。線Ｂ１において、インバータＩＮＶ１およびＩＮＶ２が正常に動作しない理由は、電源電圧Ｖｄｄが低下すると、インバータＩＮＶ１およびＩＮＶ２の電源端子Ｔ１３およびＴ２３への電圧供給が失われるためである。
【００６７】
すなわち、電源電圧Ｖｄｄが低下した場合にも、抵抗Ｒ１および容量Ｃ１によってインバータＩＮＶ１およびＩＮＶ２が正常に動作して、リセット信号Ｖｏｕtが充分低い電圧に設定される。
【００６８】
抵抗Ｒ１および容量Ｃ１を適切に設計することで、リセット信号Ｖｏｕｔをローレベルとしなければならないタイミング、たとえば、ＰＯＲ回路の性能を示すパラメータである遅延時間ＴＰＯＲ（図５参照）が調節され得る。
【００６９】
図７は、電源電圧Ｖｄｄが図６と同様に変化した場合の、図３に示すＰＯＲ回路１００ＢにおけるインバータＩＮＶ２の入力電圧Ｖｉｎ２のシミュレーション結果を示すグラフである。
【００７０】
図７に示す線Ａ２は、図３に示すＰＯＲ回路１００ＢのインバータＩＮＶ２の入力電圧Ｖｉｎ２を示す。線Ｂ２は、比較例として、抵抗Ｒ１および容量Ｃ１を有さないＰＯＲ回路のインバータＩＮＶ２の入力電圧Ｖｉｎ２を示す。
【００７１】
図７に示すように、電源電圧Ｖｄｄが低下すると、線Ａ２に表されるように、抵抗Ｒ１および容量Ｃ１を有するＰＯＲ回路では、入力電圧Ｖｉｎ２は、上昇した後に徐々に低下する。すなわち、Ｖｉｎ２が、ハイレベルである時間が存在する。これは、その時間には、インバータＩＮＶ１が正常に動作して、電源電圧Ｖｄｄを反転した電圧を出力することを意味する。一方、線Ｂ２に表されるように、抵抗Ｒ１および容量Ｃ１を有さないＰＯＲ回路では、入力電圧Ｖｉｎ２は、上昇することなく、たとえばマイナス電圧となる。これは、インバータＩＮＶ１が正常に動作しないことを意味する。
【００７２】
すなわち、電源電圧Ｖｄｄが低下した場合にも、抵抗Ｒ１および容量Ｃ１によってインバータＩＮＶ１は正常に動作する。インバータＩＮＶ２についても同様である。
【００７３】
図８は、電源電圧Ｖｄｄが図６に示す変化と同様に変化した場合に、図３に示すＰＯＲ回路１００ＢにおけるインバータＩＮＶ１およびＩＮＶ２の電源端子Ｔ１３およびＴ２３に供給される電圧ＶｄｄＩＮＶのシミュレーション結果を示すグラフである。
【００７４】
図８に示す線Ａ２および線Ｂ２は、図６に示す線Ａ２および線Ｂ２に対応する。すなわち、線Ａ２は、抵抗Ｒ１および容量Ｃ１を有するＰＯＲ回路のリセット信号Ｖｏｕｔを示し、線Ｂ２は、抵抗Ｒ１および容量Ｃ１を有さないＰＯＲ回路のリセット信号Ｖｏｕｔを示す。線Ｃは、図３に示すＰＯＲ回路１００Ｂ、すなわち抵抗Ｒ１および容量Ｃ１を有するＰＯＲ回路における電圧ＶｄｄＩＮＶを示す。
【００７５】
図８に示すように、電源電圧Ｖｄｄが低下すると、線Ｃに表されるように、ＶｄｄＩＮＶは電源電圧Ｖｄｄに遅れて低下する。そのため、電源電圧Ｖｄｄが低下しても、電圧ＶｄｄＩＮＶは、一定期間、ゼロよりも大きいある程度の電圧を有する。したがって、インバータＩＮＶ１およびＩＮＶ２の電源端子Ｔ１３およびＴ２３には、電圧が供給されて、インバータＩＮＶ１およびＩＮＶ２は正常に動作する。
【００７６】
すなわち、電源電圧Ｖｄｄが低下した場合にも、抵抗Ｒ１および容量Ｃ１によってインバータＩＮＶ１およびＩＮＶ２は正常に動作する。
【００７７】
以上、図６から図８を参照して抵抗Ｒ１および容量Ｃ２の効果を説明した。この効果は、図２に示すＰＯＲ回路１００Ａにおいても得られる。
［Ｒ２，Ｃ２の効果］
図９は、図３に示す抵抗Ｒ２および容量Ｃ２の効果を説明するための図である。図９は、図３に示すＰＯＲ回路１００Ｂにおいて、電源電圧Ｖｄｄの変化に対するリセット信号Ｖｏｕｔのシミュレーション結果を示すグラフである。グラフの横軸は時間（μｓ）を、縦軸は電圧（Ｖ）をそれぞれ示す。このグラフでは、電源電圧Ｖｄｄは、比較的急峻に低下する。なお、図９のシミュレーションにおいて、ＰＯＲ回路には、図３の抵抗Ｒ１および容量Ｃ１が含まれる。
【００７８】
図９に示す線Ａ３は図３に示すＰＯＲ回路１００Ｂ、すなわち抵抗Ｒ２および容量Ｃ２を有するＰＯＲ回路のリセット信号Ｖｏｕｔを示す。線Ｂ３は、比較例として、抵抗Ｒ２および容量Ｃ２を有さないＰＯＲ回路のリセット信号Ｖｏｕｔを示す。抵抗Ｒ２および容量Ｃ２を有さないＰＯＲ回路は、たとえば、図３において、電源電圧Ｖｄｄと、入力端子Ｔ１１とが直接接続された構成である。
【００７９】
図９に示すグラフの時間軸（μｓ）は、図６から図８に示すグラフの時間軸（ｍｓ）とは、レンジが異なることに注意すべきである。すなわち、図９に示すグラフは、図６から図８に示すグラフよりも時間軸が拡大されている。
【００８０】
図９に示すように、電源電圧Ｖｄｄが比較的高い場合、線Ａ３および線Ｂ３に表されるように、リセット信号Ｖｏｕtの電圧もハイレベルになる。
【００８１】
電源電圧Ｖｄｄが低下すると、線Ａ３および線Ｂ３に表されるように、リセット信号Ｖｏｕtの電圧はいずれも低下する。このとき、線Ｂ３に表されるように、抵抗Ｒ２および容量Ｃ２を有さないＰＯＲ回路では、リセット信号Ｖｏｕｔの電圧は、電源電圧Ｖｄｄの低下に対してほとんど遅れることなく低下する。これに対し、線Ａ３に表されるように、抵抗Ｒ２および容量Ｃ２を有する回路では、電源電圧Ｖｄｄの低下に対して遅れて低下する。
【００８２】
線Ｂ３に表されるように、電源電圧Ｖｄｄの低下に対してほとんど遅れることなくリセット信号Ｖｏｕｔが低下するとすると、次のような問題が起こり得る。すなわち、電源電圧Ｖｄｄが一瞬だけ低下する瞬停（瞬時停電）が生じた場合に、リセット信号Ｖｏｕｔの電圧も低下する。その結果、ＩＣがリセットされ得る。ＩＣは、瞬停に対して問題なく動作するように設計されている場合もある。瞬停が生じた場合にＰＯＲ回路がそのようなローレベルであるリセット信号Ｖｏｕｔを供給すると、ＩＣがリセットされる。このようなＰＯＲ回路の動作は、結果的には誤動作となる。
【００８３】
一方、線Ａ３に表されるように、電源電圧Ｖｄｄの低下に対して一定の遅延を持ってリセット信号Ｖｏｕｔが低下すれば、瞬停による誤動作が抑止される。
【００８４】
なお、電源電圧Ｖｄｄの瞬停時間はさまざまに考えられる。一例として、ＰＯＲ回路は、１０μｓ程度の瞬停時間に対して誤動作を生じないように設計される。その場合、電源電圧Ｖｄｄの低下に対してリセット信号Ｖｏｕｔが１０μｓ以上の遅延時間を有して低下するように、ＰＯＲ回路が設計される。１０μｓ以上の遅延時間は、図３に示す抵抗Ｒ２および容量Ｃ２で定められる時定数τ２を適切に設計することで実現される。抵抗Ｒ２および容量Ｃ２の具体的な設計値については、後に説明する。
【００８５】
すなわち、抵抗Ｒ２および容量Ｃ２によって、電源電圧Ｖｄｄに瞬停が生じた場合でも、誤ってＩＣをリセットする誤動作が発生するのを抑止することが可能になる。
【００８６】
以上、抵抗Ｒ２および容量Ｃ２の効果を説明したが、この効果は、図２に示すＰＯＲ回路１００Ａにおいても得られる。
［Ｒ３，Ｃ３の効果］
図１０は、図３に示す抵抗Ｒ３および容量Ｃ３の効果を説明するための図である。図１０は、図３に示すＰＯＲ回路１００Ｂにおいて、電源電圧Ｖｄｄの変化に対するリセット信号Ｖｏｕｔのシミュレーション結果を示すグラフである。グラフの横軸は時間（ｍｓ）を、縦軸は電圧（Ｖ）をそれぞれ示す。なお、このグラフでは、電源電圧は、比較的緩やかに低下した後、比較的緩やかに上昇する。
【００８７】
図１０に示す線Ａ４は図３に示すＰＯＲ回路１００Ｂ、すなわち抵抗Ｒ３および容量Ｃ３を有するＰＯＲ回路のリセット信号Ｖｏｕｔを示す。線Ｂ４は、比較例として、抵抗Ｒ３および容量Ｃ３を有さないＰＯＲ回路のリセット信号Ｖｏｕｔを示す。抵抗Ｒ３および容量Ｃ３を有さないＰＯＲ回路は、たとえば、図１に示すＰＯＲ回路１００Ａの構成である。
【００８８】
図１０に示すように、電源電圧Ｖｄｄが上昇する（立上がる）と、線Ａ４および線Ｂ４に表されるように、リセット信号Ｖｏｕｔの電圧はいずれも上昇する。線Ｂ４に表されるように、抵抗Ｒ３および容量Ｃ３を有さないＰＯＲ回路では、リセット信号Ｖｏｕｔの電圧は、比較的良好に電源電圧Ｖｄｄに追従して上昇する。これに対し、線Ａ４に表されるように、抵抗Ｒ３および容量Ｃ３を有するＰＯＲ回路は、リセット信号Ｖｏｕｔの電圧は、電源電圧Ｖｄｄよりもある程度遅れて上昇する。
【００８９】
線Ｂ４に表されるように、リセット信号Ｖｏｕｔの電圧が電源電圧Ｖｄｄに良好に追従して上昇すると、リセット信号Ｖｏｕｔがローレベルである時間が充分確保されない。したがって、ＩＣをリセットできない可能性がある。
【００９０】
これに対し、線Ａ４に表されるように、リセット信号Ｖｏｕｔの電圧がある程度の遅延時間を持って電源電圧Ｖｄｄに追従する場合、リセット信号Ｖｏｕｔがローレベルである時間が充分に確保され、ＩＣをリセットできる。
【００９１】
すなわち、抵抗Ｒ３および容量Ｃ３によって、電源電圧Ｖｄｄの立上がりに対して適切な遅延時間が設定され、ＩＣをリセットすることが可能になる。
【００９２】
抵抗Ｒ３および容量Ｃ３を適切に設計することで、リセット信号Ｖｏｕｔの電源電圧Ｖｄｄの立上がりに対する遅延時間、たとえば、ＰＯＲ回路の性能を示すパラメータである遅延時間ＴＤＥＬＡＹ（図５参照）が調節される。
［ＭＰ１の効果］
図１１は、図３に示すトランジスタＭＰ１の効果を説明するための図である。
【００９３】
図１１は、図３に示すＰＯＲ回路１００Ｂにおいて、電源電圧Ｖｄｄの変化に対するリセット信号Ｖｏｕｔのシミュレーション結果を示すグラフである。グラフの横軸は時間（ｍｓ）を、縦軸は電圧（Ｖ）をそれぞれ示す。なお、このグラフでは、電源電圧は、比較的急峻に低下する。
【００９４】
図１１に示す線Ａ５は、図３のＰＯＲ回路１００Ｂ、すなわちトランジスタＭＰ１を有するＰＯＲ回路のリセット信号Ｖｏｕｔを示す。線Ｂ５は、比較例として、トランジスタＭＰ１を有さないＰＯＲ回路のリセット信号Ｖｏｕｔを示す。トランジスタＭＰ１を有さないＰＯＲ回路は、たとえば、図３において、トランジスタＭＰ１を省略した構成である。
【００９５】
図１１に示すように、電源電圧Ｖｄｄが低下すると、リセット信号Ｖｏｕtの電圧は、トランジスタＭＰ１の有無によらず低下する。ここで、線Ｂ５に表されるように、トランジスタＭＰ１を有さないＰＯＲ回路では、リセット信号Ｖｏｕｔの電圧は電源電圧Ｖｄｄに対してかなり遅れて低下する。一方、線Ａ５に表されるように、トランジスタＭＰ１を有するＰＯＲ回路では、リセット信号Ｖｏｕtの電圧は電源電圧Ｖｄｄに良好に追従して低下する。これは、トランジスタＭＰ１によって、容量Ｃ３に充電された電荷が短期間で放電されるためである。
【００９６】
すなわち、トランジスタＭＰ１によって、電源電圧Ｖｄｄの立下がりに対して、リセット信号Ｖｏｕｔを良好に追従させることが可能になる。
【００９７】
トランジスタＭＰ１によってリセット信号Ｖｏｕｔの立下がりを制御することで、たとえば、遅延時間ＴＰＯＲ中のリセット信号Ｖｏｕｔがローレベルである時間が調節される。
［設計値］
再び図３を参照して、ＰＯＲ回路１００Ｂは、半導体チップに集積化されて形成される。すなわち、ＰＯＲ回路１００Ｂに含まれる素子、たとえば抵抗Ｒ１〜Ｒ３，容量Ｃ１〜Ｃ３などの素子も、半導体チップに形成される。
【００９８】
先に述べたように、抵抗Ｒ２および容量Ｃ２は、時定数τ２を与える。たとえば、電源電圧Ｖｄｄの低下に対してリセット信号Ｖｏｕｔが１０μｓ以上の遅延時間を有するように時定数τ２を設定する一例を考える。その場合、時定数τ２は１０μｓよりも大きな値に設定されることが好ましい。たとえば、抵抗Ｒ２を１６．６ＭΩ程度に設計し、容量Ｃ２を０．６６ｐＦに設計することで、１０μｓ以上の適切な時定数τ２が得られる。
【００９９】
また、先に述べたように、抵抗Ｒ１および容量Ｃ１は、時定数τ１を与える。時定数τ１は、抵抗Ｒ２および容量Ｃ２が与える時定数τ２よりも大きく設定される。一例として、抵抗Ｒ１を６６ＭΩ程度に設計し、容量Ｃ１を２．４ｐＦに設計することで、時定数τ２よりも大きな時定数τ１が得られる。
【０１００】
上記の例では、抵抗Ｒ１およびＲ２が、ＭΩオーダーの大きな抵抗値に設計され、容量Ｃ１およびＣ２が、ｐＦオーダーの小さな容量値に設計される。これにより、以下のようなメリットが得られる。
【０１０１】
すなわち、半導体チップにおいて、容量値の大きな容量を形成すると、半導体チップにおいて容量が占める面積が大きくなる。これに対し、半導体チップにおいて、材料などのパラメータを適切に選択すれば、抵抗値の大きな抵抗を形成しても、半導体チップにおいて抵抗が占める面積はそれほど大きくない。したがって、抵抗および容量によって所定の時定数を実現する場合、抵抗値を大きくし、容量値を小さくすることで、半導体チップの面積が低減される。
【０１０２】
なお、抵抗Ｒ３および容量Ｃ３についても同様に、抵抗Ｒ３の抵抗値を大きくし（たとえばＭΩオーダー）、容量Ｒ３の容量値を小さくする（たとえばｐＦオーダー）とよい。
［インバータの構成］
図１２は、図２などに示すインバータＩＮＶ１および／またはＩＮＶ２の構成の一例を説明するための図である。つまり、図１２に示される構成は、図２などに示すインバータＩＮＶ１，ＩＮＶ２のいずれか一方のインバータにのみ適用されてもよく、インバータＩＮＶ１およびＩＮＶ２の両方のインバータに適用されてもよい。
【０１０３】
図１２を参照して、インバータ３００（図２に示すインバータＩＮＶ１および／またはＩＮＶ２に相当）は、入力端子Ｔ１１と、出力端子Ｔ１２と、電源端子Ｔ１３と、トランジスタ３１１〜３１５とを備える。
【０１０４】
入力端子Ｔ１１と、出力端子Ｔ１２と、電源端子Ｔ１３とは、たとえば図２に示すインバータＩＮＶ１の入力端子Ｔ１１と、出力端子１２と、電源端子Ｔ１３とにそれぞれ対応すると理解してよい。
【０１０５】
トランジスタ３１１〜３１５はＭＯＳ（Metal  Oxide  Semiconductor）ＦＥＴであり、インバータ回路を構成する。トランジスタ３１１〜３１４は、いずれもＰ型のＭＯＳＦＥＴである。トランジスタ３１１〜３１４はカスコード接続されて、全体で一つのトランジスタ３１０（Ｐ型ＭＯＳＦＥＴ）を構成する。トランジスタ３１５は、Ｎ型のＭＯＳＦＥＴである。インバータ３００は、Ｐ型ＭＯＳＦＥＴであるトランジスタ３１０と、Ｎ型ＭＯＳＦＥＴであるトランジスタ３１５とが接続されることで構成される論理回路である。
【０１０６】
電源端子Ｔ１３は、トランジスタ３１１のソース端Ｓと電気的に接続される。
トランジスタ３１１のドレイン端Ｄ１は、トランジスタ３１２のソース端Ｓ２と電気的に接続される。トランジスタ３１２のドレイン端Ｄ２は、トランジスタ３１３のソース端Ｓ２と電気的に接続される。トランジスタ３１３のドレイン端Ｄ３は、トランジスタ３１４のソース端Ｓ４と電気的に接続される。トランジスタ３１４のドレイン端Ｄ４は、トランジスタ３１５のドレイン端Ｄ５と電気的に接続される。トランジスタ３１５のソース端Ｓ５は、グラウンドＧＮＤと電気的に接続される。
【０１０７】
入力端子Ｔ１１は、トランジスタ３１１〜３１５のゲート端Ｇ１〜Ｇ５と電気的に接続される。
【０１０８】
出力端子Ｔ１２は、トランジスタ３１４のドレイン端Ｄ４と、トランジスタ３１５のドレイン端Ｄ５とに電気的に接続される。
【０１０９】
Ｐ型ＭＯＳＦＥＴであるトランジスタ３１０は、チャネル長Ｌおよびチャネル幅Ｗの比率（Ｗ／Ｌ）によって電気的特性が変化する。チャネル幅Ｗが同じ場合、（Ｗ／Ｌ）が小さくなると、トランジスタ３１０の駆動能力は小さくなる。逆に、（Ｗ／Ｌ）が大きくなると、トランジスタ３１０の駆動能力は大きくなる。Ｎ型ＭＯＳＦＥＴであるトランジスタ３１５も同様である。
【０１１０】
インバータ３００において、トランジスタ３１１〜３１５の（Ｗ／Ｌ）はいずれも同じ大きさに設計される。これにより、トランジスタ３１１〜３１５は、同一の半導体プロセス（たとえば（Ｗ／Ｌ）＝（Ｗ０／Ｌ０）で一定のプロセス）を用いて同一の半導体チップ内に容易に製造できる。
【０１１１】
一般に、トランジスタ３１１〜３１４の（Ｗ／Ｌ）と、トランジスタ３１５の（Ｗ／Ｌ）とがいずれも（Ｗ０／Ｌ０）で同じ大きさの場合、Ｐ型ＭＯＳＦＥＴであるトランジスタ３１１〜３１４の各々の駆動能力は、Ｎ型ＭＯＳＦＥＴであるトランジスタ３１５の駆動能力よりも小さいことが知られている。
【０１１２】
そこで、Ｐ型ＭＯＳＦＥＴの駆動能力と、Ｎ型ＭＯＳＦＥＴとの駆動能力との違いに着目し、Ｐ型ＭＯＳＦＥＴをカスコード接続することで、駆動能力を調整できることに注目した。すなわち、トランジスタ３１０は、トランジスタ３１１〜３１４がカスコード接続されて構成されるため、トランジスタ３１１〜３１４の各々の駆動能力とは異なる駆動能力を有する。
【０１１３】
このように複数のトランジスタ３１１〜３１４を用いることで、各トランジスタ３１１〜３１４のトランジスタ３１０の駆動能力が調節される。トランジスタ３１０を構成するトランジスタの数は、トランジスタ３１１〜３１４の４つに限定されない。トランジスタ３１０を構成するトランジスタの数を適切に選択することで、Ｐ型ＭＯＳＦＥＴであるトランジスタ３１０の駆動能力が適切に設計される。これにより、Ｐ型ＭＯＳＦＥＴであるトランジスタ３１０の駆動能力と、Ｎ型ＭＯＳＦＥＴであるトランジスタ３１５の駆動能力とのバランスを調節することができる。
【０１１４】
インバータ３００の出力端子Ｔ１２の電圧が、ローレベルからハイレベルに切替る際の時間（立上り時間）は、トランジスタ３１０の駆動能力に依存する。また、インバータ３００の出力端子Ｔ１２の電圧が、ハイレベルからローレベルに切替る際の時間（立下がり時間）は、トランジスタ３１５の駆動能力に依存する。
【０１１５】
そのため、たとえば、トランジスタ３１０の駆動能力と、トランジスタ３１５の駆動能力とをほぼ同じに設計することで、インバータ３００の立上がり時間と立下がり時間とを揃えることが可能になる。
【０１１６】
一方、トランジスタ３１０の駆動能力を、トランジスタ３１５の駆動能力よりも小さく設計してもよい。これにより、インバータ３００の立上がり時間は、立下がり時間よりも長くなる。換言すれば、インバータ３００の立上がりに遅延時間が与えられる。この遅延時間は、図３に示す抵抗Ｒ３および容量Ｃ３によって得られる遅延時間（たとえば図５に示す遅延時間ＴＤＥＬＡＹ）と同様の効果を奏する。トランジスタ３１０の駆動能力を調節することにより、所望の遅延時間ＴＤＥＬＹを実現しつつ、抵抗Ｒ３および容量Ｃ３を小さくする、または不要とすることが可能になる。
【０１１７】
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明でなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１１８】
１  半導体チップ、１００，１００Ａ，１００Ｂ  ＰＯＲ回路、１１０，２１０  電源入力端子、１２０  リセット信号出力端子、２２０  リセット入力端子、３００，ＩＮＶ１，ＩＮＶ２  インバータ、３１１〜３１５，ＭＰ１  トランジスタ、Ｎ１  電源ノード、Ｔ１１，Ｔ２１  入力端子、Ｔ１２，Ｔ２２  出力端子、Ｔ１３，Ｔ２３  電源端子、Ｒ１〜Ｒ３  抵抗、Ｃ１〜Ｃ３  容量、Ｇ１〜Ｇ５，ＭＰ１−Ｇ  ゲート端、Ｓ１〜Ｓ５，ＭＰ１−Ｓ  ソース端、Ｄ１〜Ｄ５，ＭＰ１−Ｄ  ドレイン端。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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