(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板上において、前記基板の表面に対して垂直な方向に延びる第１の半導体柱と、
前記第１の半導体柱の外周を囲むトンネル絶縁層と、
前記トンネル絶縁層の外周を囲むデータ電荷蓄積絶縁層と、
前記データ電荷蓄積絶縁層の外周を囲む第１の層間絶縁層と、
前記第１の層間絶縁層の外周を囲む第１の導体層と、
前記第１の導体層の上面又は下面に接する第２の層間絶縁層であって、前記第１の層間絶縁層の側面に対向する前記第２の層間絶縁層の側面が、前記第１の層間絶縁層の前記側面に対向する前記第１の導体層の側面よりも前記第１の層間絶縁層の前記側面からさらに長い距離で離間している第２の層間絶縁層と、を備え、
前記第１の導体層の前記側面が、前記第１の層間絶縁層の前記側面と接触しているか、又は離間しており、
前記第１の導体層と前記第２の層間絶縁層とを一組とする積層材料層が、前記基板の上表面に垂直な方向に単層又は複数層形成されており、
前記第１の導体層に印加される電圧により、前記トンネル絶縁層を介した前記第１の半導体柱と前記データ電荷蓄積絶縁層との間でのデータ電荷の移動によるデータ書き込み及び消去、又は前記データ電荷蓄積絶縁層によるデータ電荷の保持が行なわれ、
前記第１の層間絶縁層の前記側面と前記第２の層間絶縁層の前記側面の間に空間が形成されている、
ことを特徴とする柱状半導体メモリ装置。
【請求項２】
前記第１の層間絶縁層の前記側面と前記第２の層間絶縁層の前記側面との間に第３の層間絶縁層が形成されており、
前記第３の層間絶縁層は、前記第１の層間絶縁層の前記側面と前記第１の導体層の前記側面との間にも存在している、
ことを特徴とする請求項１に記載の柱状半導体メモリ装置。
【請求項３】
前記積層材料層の最上部にある前記第１の導体層の前記側面が、前記第１の層間絶縁層の前記側面と接触する一方、
前記積層材料層の最上部にある前記第１の導体層よりも下方にある前記第１の導体層の前記側面が、前記第１の層間絶縁層の前記側面と離間している、
ことを特徴とする請求項１に記載の柱状半導体メモリ装置。
【請求項４】
前記第１の半導体柱の側面は傾斜面又は傾斜曲面を含み、
前記積層材料層が複数層形成されており、
前記第１の層間絶縁層の前記側面と前記第２の層間絶縁層の前記側面との間にある空間の幅が短い位置にある、前記第１の導体層の、前記第２の層間絶縁層の前記側面から前記第１の層間絶縁層の前記側面に突出する突出部の長さが、前記第１の層間絶縁層の前記側面と前記第２の層間絶縁層の前記側面との間にある前記空間の幅が長い位置にある、前記第１の導体層の、前記第２の層間絶縁層の前記側面から前記第１の層間絶縁層の前記側面に突出する突出部の長さよりも短い、
ことを特徴とする請求項１に記載の柱状半導体メモリ装置。
【請求項５】
前記積層材料層が複数層形成されており、
前記積層材料層の上方に形成され、前記第１の半導体柱の外周を囲む第１のゲート絶縁層と、
前記第１のゲート絶縁層の外周を囲む第２の導体層と、
前記第１の半導体柱の頂部に形成された、ドナーまたはアクセプタ不純物を含む第１の不純物領域と、を有し、
前記積層材料層の前記第１の導体層が、ワード線配線金属層に接続され、
前記第２の導体層が、ソース側選択ゲート配線金属層、又はドレイン側選択ゲート配線金属層に接続され、
前記第１の不純物領域が、コモンソース配線金属層、又はビット線配線金属層に接続され、
前記第１の半導体柱にＮＡＮＤ型フラッシュメモリ素子が形成されている、
ことを特徴とする請求項１に記載の柱状半導体メモリ装置。
【請求項６】
前記積層材料層が複数層形成されており、
前記積層材料層の下方に形成され、前記第１の半導体柱の外周を囲む第２のゲート絶縁層と、
前記第２のゲート絶縁層の外周を囲む第３の導体層と、
前記積層材料層の下方、且つ、前記第１の半導体柱の底部に形成され、前記第１の不純物領域と同じ導電型を有する第２の不純物領域とを有し、
前記積層材料層の前記第１の導体層が、前記ワード線配線金属層に接続され、
前記第３の導体層が、前記ソース側選択ゲート配線金属層に接続され、
前記第２の不純物領域が、前記コモンソース配線金属層に接続され、
前記第２の導体層が、前記ドレイン側選択ゲート配線金属層に接続され、
前記第１の不純物領域が、前記ビット線配線金属層に接続されることで、
前記第１の半導体柱に前記ＮＡＮＤ型フラッシュメモリ素子が形成されている、
ことを特徴とする請求項５に記載の柱状半導体メモリ装置。
【請求項７】
前記第１の半導体柱が形成されたメモリ素子領域の外周部に、上面の高さが、前記第１の半導体柱の頂部の高さとほぼ一致するように形成された第１の外周部半導体領域と、
前記第１の外周部半導体領域に含まれる第２の外周部半導体領域に形成され、頂部の高さが、前記第１の半導体柱の頂部の高さとほぼ一致しており、且つ、底面の高さが、前記第２の導体層の底面の高さとほぼ一致している第２の半導体柱と、
前記第２の半導体柱の外周部を囲む第３のゲート絶縁層と、
前記第３のゲート絶縁層の外周を囲むように形成され、前記第２の導体層と上下端の高さがほぼ一致している第４の導体層と、
前記第４の導体層の上方、且つ前記第２の半導体柱の頂部に形成され、ドナー又はアクセプタ不純物を含む第３の不純物領域と、
前記第４の導体層の下方、且つ、前記第２の半導体柱の底部に形成され、前記第３の不純物領域と同じ導電型を有する第４の不純物領域と、を備え、
前記第３の不純物領域及び前記第４の不純物領域の一方がソースである場合に、他方がドレインであり、前記第３の不純物領域と、前記第４の不純物領域とによって挟まれた前記第２の半導体柱をチャネルとし、前記第４の導体層をゲートとするＳＧＴ（Surrounding Gate MOS Transistor）が形成されている、
ことを特徴とする請求項５に記載の柱状半導体メモリ装置。
【請求項８】
前記基板上において、前記第１の半導体柱の外周を囲むように形成されるとともに、前記第１の外周部半導体領域の側面及び上面まで延在した第４の層間絶縁層をさらに備え、
前記積層材料層は、前記第４の層間絶縁層上に形成され、
前記積層材料層の上表面の高さは、前記第１の外周部半導体領域上に存在する前記第４の層間絶縁層の上表面の高さとほぼ一致しており、
前記第１の外周部半導体領域の側面上端に上表面を有する前記積層材料層の前記第１の導体層の上表面に接続されたコンタクトホールをさらに備え、
前記コンタクトホールを介して、前記第１の導体層と前記ワード線配線金属層とが接続されている、
ことを特徴とする請求項７に記載の柱状半導体メモリ装置。
【請求項９】
基板上に、平面視円形のマスク絶縁層を形成するマスク絶縁層形成工程と、
前記マスク絶縁層をマスクとして用い、前記基板をエッチングすることで、前記基板上に、半導体柱を形成するとともに、前記半導体柱の側面を径方向内方に後退させることにより、第１の半導体柱を形成する第１半導体柱形成工程と、
前記第１の半導体柱の外周を囲むようにトンネル絶縁層を形成するトンネル絶縁層形成工程と、
前記トンネル絶縁層の外周を囲むようにデータ電荷蓄積絶縁層を形成するデータ電荷蓄積絶縁層形成工程と、
前記データ電荷蓄積絶縁層の外周を囲むように第１の層間絶縁層を形成する第１層間絶縁層形成工程と、
前記マスク絶縁層の上表面に垂直な方向から材料原子を入射することで、前記第１の半導体柱の外周、且つ、前記基板の上方に第１の導体層を形成する第１導体層形成工程と、
前記マスク絶縁層の上表面に垂直な方向から、前記第１の導体層上に材料原子を入射することで、前記第１の半導体柱の外周、且つ、前記基板の上方に第２の層間絶縁層を形成する第２層間絶縁層形成工程と、
前記第１の導体層と前記第２の層間絶縁層を一組として形成される積層材料層を、前記基板の上表面に垂直な方向に単層又は複数層形成する積層材料層形成工程と、
前記積層材料層形成工程と同時に、前記第１の層間絶縁層の側面と、前記第１の導体層の側面及び前記第２の層間絶縁層の側面との間に空間を形成する空間形成工程と、
熱処理を行うことで、前記第１の導体層の前記側面を、前記第１の層間絶縁層の前記側面に向けて突出させる第１導体層突出工程と、
を備え、
前記第１の導体層に印加される電圧により、前記トンネル絶縁層を介した前記第１の半導体柱と前記データ電荷蓄積絶縁層との間でのデータ電荷の移動によるデータ書き込み及び消去、又は前記データ電荷蓄積絶縁層によるデータ電荷の保持が行なわれる、
ことを特徴とする柱状半導体メモリ装置の製造方法。
【請求項１０】
前記熱処理を行う前に前記第１の導体層を金属層とシリコン層とから形成し、
前記熱処理により前記第１の導体層をシリサイド化することで、前記第１導体層突出工程を実行する、
ことを特徴とする請求項９に記載の柱状半導体メモリ装置の製造方法。
【請求項１１】
前記熱処理を行う前に前記第１の導体層を金属層から形成し、
前記熱処理により前記第１の導体層を塑性変形させることで、前記第１導体層突出工程を実行する、
ことを特徴とする請求項９に記載の柱状半導体メモリ装置の製造方法。
【請求項１２】
前記積層材料層形成工程の後、水素を含む雰囲気の下、前記熱処理を行う、
ことを特徴とする請求項９に記載の柱状半導体メモリ装置の製造方法。
【請求項１３】
前記第１導体層突出工程において、前記積層材料層の最上部にある前記第１の導体層の前記側面を前記第１の層間絶縁層の前記側面に接触させる一方、
前記積層材料層の最上部にある前記第１の導体層よりも下方にある前記第１の導体層の前記側面を、前記第１の層間絶縁層の前記側面と離間させて形成する、
ことを特徴とする請求項９に記載の柱状半導体メモリ装置の製造方法。
【請求項１４】
前記第１の半導体柱上に、前記マスク絶縁層に代えて、円錐台形状を有する円錐台状マスク絶縁層を形成する円錐台状マスク絶縁層形成工程と、
前記基板の上表面に垂直方向から材料原子を入射するとともに、前記円錐台状マスク絶縁層側面における前記材料原子の堆積速度が、前記材料原子の剥離速度よりも小さい条件で前記材料原子を堆積させることで、前記積層材料層を前記基板の上方に形成し、前記円錐台状マスク絶縁層上に、前記積層材料層と同種の材料層からなる円錐台形状の円錐台状積層材料層を形成する円錐台状積層材料層形成工程を有する、
ことを特徴とする請求項９に記載の柱状半導体メモリ装置の製造方法。
【請求項１５】
前記積層材料層の上方において、前記第１の半導体柱の外周を囲むように第１のゲート絶縁層を形成する第１ゲート絶縁層形成工程と、
前記第１のゲート絶縁層の外周を囲むように第２の導体層を形成する第２導体層形成工程と、
前記第１の半導体柱の頂部に、ドナー又はアクセプタ不純物を含む第１の不純物領域を形成する第１不純物領域形成工程と、
前記積層材料層の前記第１の導体層を、ワード線配線金属層に接続する工程と、
前記第２の導体層を、ソース側選択ゲート配線金属層、又はドレイン側選択ゲート配線金属層に接続する工程と、
前記第１の不純物領域を、コモンソース配線金属層、又はビット線配線金属層に接続する工程と、を有する、
ことを特徴とする請求項９に記載の柱状半導体メモリ装置の製造方法。
【請求項１６】
前記積層材料層の下方において、前記第１の半導体柱の外周を囲むように第２のゲート絶縁層を形成する第２ゲート絶縁層形成工程と、
前記第２のゲート絶縁層の外周を囲む第３の導体層を形成する第３導体層形成工程と、
前記第３の導体層の下方、且つ、前記第１の半導体柱の底部に、前記第１の不純物領域と同じ導電型を有する第２の不純物領域を形成する第２不純物領域形成工程とを有し、
前記積層材料層の前記第１の導体層を、前記ワード線配線金属層に接続し、
前記第３の導体層を、前記ソース側選択ゲート配線金属層に接続し、
前記第２の不純物領域を、前記コモンソース配線金属層に接続し、
前記第２の導体層を、前記ドレイン側選択ゲート配線金属層に接続し、
前記第１の不純物領域を、前記ビット線配線金属層に接続することで、
前記第１の半導体柱にＮＡＮＤ型フラッシュメモリ素子を形成する、
ことを特徴とする請求項１５に記載の柱状半導体メモリ装置の製造方法。
【請求項１７】
前記第１の半導体柱が形成されたメモリ素子領域の外周に、上面の高さが、前記第１の半導体柱の頂部の高さとほぼ一致する第１の外周部半導体領域を形成する第１外周部半導体領域形成工程と、
前記第１の外周部半導体領域に含まれる第２の外周部半導体領域に形成され、頂部の高さが、前記第１の半導体柱の頂部の高さとほぼ一致しており、且つ、底面の高さが、前記第２の導体層の底面の高さとほぼ一致する第２の半導体柱を形成する第２半導体柱形成工程と、
前記第２の半導体柱の外周を囲むように第３のゲート絶縁層を形成する第３ゲート絶縁層形成工程と、
前記第３のゲート絶縁層の外周を囲むように、前記基板の垂直方向において、前記第２の導体層と上下端の高さがほぼ一致している第４の導体層を形成する第４導体層形成工程と、
前記第４の導体層の上方、且つ、前記第２の半導体柱の頂部に、ドナー又はアクセプタ不純物を含む第３の不純物領域を形成する第３不純物領域形成工程と、
前記第４の導体層の下方、且つ、前記第２の半導体柱の底部に形成された前記第３の不純物領域と同じ導電型を有する第４の不純物領域を形成する第４不純物領域形成工程を有し、
前記第３の不純物領域及び前記第４の不純物領域の一方がソースである場合に、他方がドレインであり、前記第３の不純物領域と、前記第４の不純物領域とによって挟まれた前記第２の半導体柱をチャネルとし、前記第４の導体層をゲートとするＳＧＴ（Surrounding Gate MOS Transistor）が形成される、
ことを特徴とする請求項１５に記載の柱状半導体メモリ装置の製造方法。
【請求項１８】
前記第１の外周部半導体領域上と、前記第１の外周部半導体領域の側面上と、前記メモリ素子領域にある前記第１の半導体柱の外周における前記基板上とに、第４の層間絶縁層を形成する第４層間絶縁層形成工程と、
前記積層材料層を、前記第４の層間絶縁層上において、前記第１の半導体柱の外周を囲むように、且つ、前記第１の外周部半導体領域の側面まで延在するように形成し、
前記積層材料層の上面の高さが、前記第１の外周部半導体領域上にある前記第４の層間絶縁層の上面の高さとほぼ一致するように形成し、
前記第１の導体層の上表面に接続されたコンタクトホールを形成し、
前記コンタクトホールを介して、前記第１の導体層と前記ワード線配線金属層とを接続する、
ことを特徴とする請求項１７に記載の柱状半導体メモリ装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、柱状半導体に形成したメモリ装置である柱状半導体メモリ装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、フラッシュメモリで代表されるメモリ装置を用いた電子装置は、多くの分野で用いられており、更に市場規模と応用分野をさらに拡大させている。そしてこれに伴い、メモリ装置の高集積化と低価格化が求められている。【０００３】
ＮＡＮＤ型フラッシュメモリ（例えば、特許文献１を参照）は高集積化、低価格化において優位である。また、半導体シリコン柱（以下、半導体シリコン柱を「Ｓｉ柱」と称する。）に複数のメモリセル・トランジスタを積み上げた縦構造ＮＡＮＤ型フラッシュメモリは、更に高集積化が可能になる（例えば、特許文献１を参照）。
【０００４】
図９に、従来例の縦構造ＮＡＮＤ型フラッシュメモリの断面構造を示す（例えば、特許文献１を参照）。真性型半導体シリコン基板１００（以下、真性型半導体シリコン基板を「ｉ層基板」と称する。）上にＳｉ柱１０１ａ、１０１ｂが形成され、このＳｉ柱１０１ａ、１０１ｂの外周部を囲むように、トンネル絶縁層であるＳｉＯ２層１０２ａ、１０２ｂが形成されている。このＳｉＯ２層１０２ａ、１０２ｂの外周部を囲むように、電気的に浮遊しているフローティング電極１０３ａ、１０３ｂが形成されている。Ｓｉ柱１０１ａ、１０１ｂの下部にソース側選択ゲート電極１０４ａ、１０４ｂが形成され、Ｓｉ柱１０１ａ、１０１ｂの上部にドレイン側選択ゲート電極１０５ａ、１０５ｂが形成されている。フローティング電極１０３ａ、１０３ｂの外周を囲むように層間ＳｉＯ２層１０７ａ、１０７ｂが形成され、この層間ＳｉＯ２層１０７ａ、１０７ｂの外周を囲むようにワード線電極１０８ａ、１０８ｂが形成されている。Ｓｉ柱１０１ａ、１０１ｂの底部に繋がるｉ層基板１００の表層にコモンソースＮ＋層１０９（以下、ドナー不純物を多く含む半導体層を「Ｎ＋層」と称する。）が形成され、Ｓｉ柱１０１ａ、１０１ｂの頂部にドレインＮ＋層１１０ａ、１１０ｂが形成されている。さらに全体を覆うようにＣＶＤ（Chemical Vapor Deposition）によるＳｉＯ２層１１１が形成されている。ドレインＮ＋層１１０ａ、１１０ｂ上に形成されたコンタクトホール１１２ａ、１１２ｂを介してビット線配線金属層１１３ａ、１１３ｂが形成されている。ｉ層基板１００上のＳｉ柱１０１ａ、１０１ｂの内部にＰ−層１１４ａ、１１４ｂ（以下、アクセプタ不純物が少量含まれている半導体層を「Ｐ−層」と称する。）が形成されている。Ｓｉ柱１０１ａ、１０１ｂに形成された、Ｐ−層１１４ａ、１１４ｂの外周部を囲むように形成されたＳｉＯ２層１０２ａ、１０２ｂ、フローティング電極１０３ａ、１０３ｂ、層間ＳｉＯ２層１０７ａ、１０７ｂ、ワード線電極１０８ａ、１０８ｂからなるメモリセル・トランジスタＱｃ１上に、このメモリセル・トランジスタＱｃ１と同じ構造を有し、且つ互いに電気的に分離されたメモリセル・トランジスタＱｃ２、Ｑｃ３が形成されている。さらに、メモリセル・トランジスタＱｃ１、Ｑｃ２、Ｑｃ３の上下に、ソース側選択ゲート電極１０４ａ、１０４ｂを有するソース側選択トランジスタＱｓ１と、ドレイン側選択ゲート電極１０５ａ、１０５ｂを有するドレイン側選択トランジスタＱｓ２とが形成されている。これにより、高密度な縦構造ＮＡＮＤ型フラッシュメモリ素子が形成されている。【０００５】
図９に示す縦構造ＮＡＮＤ型フラッシュメモリ素子では、Ｓｉ柱１０１ａ、１０１ｂの外周部を囲むように、欠陥が少なく、信頼性の高いトンネル絶縁層であるＳｉＯ２層１０２ａ、１０２ｂ、層間ＳｉＯ２層１０７ａ、１０７ｂ、ソース側選択ゲート電極１０４ａ、１０４ｂ、ドレイン側選択ゲート電極１０５ａ、１０５ｂ、フローティング電極１０３ａ、１０３ｂ、ワード線電極１０８ａ、１０８ｂが容易に形成されることが課題である。【０００６】
また、ワード線電極材料層と絶縁層とを、縦方向に繰り返し積層した後、この積層されたワード線電極材料層と絶縁層とを貫通した貫通孔を形成し、その後に、その貫通孔の側面表層に層間絶縁層、データ電荷を蓄積するＳｉ３Ｎ４層（窒化シリコン層）、トンネルＳｉＯ２層を形成し、さらに、貫通孔内にチャネルとなるポリＳｉ層（以下、多結晶Ｓｉ層を「ポリＳｉ層」と称する。）を埋め込む縦構造ＮＡＮＤ型フラッシュメモリ（例えば、特許文献２を参照）においても、欠陥が少なく、信頼性の高い層間絶縁層、Ｓｉ３Ｎ４層、トンネルＳｉＯ２層、ワード線電極を容易に形成できることが要求されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平４−７９３６９号公報
【特許文献２】米国特許出願公開第２００７／０２５２２０１号明細書
【特許文献３】特開平２−１８８９６６号公報
【特許文献４】米国特許８１８９３７１号明細書
【特許文献５】特開２０１１−１６５８１５号公報
【非特許文献】
【０００８】
【非特許文献１】C.Y.Ting，V.J.Vivalda，and H.G.Schaefer:“Study of planarized sputter-deposited SiO2“，J.Vac.Sci. Technol. 15(3)，p.p.1105-1112，May/June (1978)
【非特許文献２】A.D.G.Stewart，and M.W.Thomson:“Microtopography of Surface Eroded by Ion-Bombardment“，Journal of Material Science 4，p.p.56-69 (1969)
【発明の概要】
【発明が解決しようとする課題】
【０００９】
図９に示す縦構造ＮＡＮＤ型フラッシュメモリでは、Ｓｉ柱１０１ａ、１０１ｂの外周部を囲むように、欠陥が少なく、信頼性の高いＳｉＯ２層１０２ａ、１０２ｂ、層間ＳｉＯ２層１０７ａ、１０７ｂ、ソース側選択ゲート電極１０４ａ、１０４ｂ、ドレイン側選択ゲート電極１０５ａ、１０５ｂ、フローティング電極１０３ａ、１０３ｂ、ワード線電極１０８ａ、１０８ｂを高密度に、且つ容易に形成できることが要求されている。【００１０】
【課題を解決するための手段】
【００１１】
本発明の第１の観点に係る柱状半導体メモリ装置は、
基板と、
前記基板上において、前記基板の表面に対して垂直な方向に延びる第１の半導体柱と、
前記第１の半導体柱の外周を囲むトンネル絶縁層と、
前記トンネル絶縁層の外周を囲むデータ電荷蓄積絶縁層と、
前記データ電荷蓄積絶縁層の外周を囲む第１の層間絶縁層と、
前記第１の層間絶縁層の外周を囲む第１の導体層と、
前記第１の導体層の上面又は下面に接する第２の層間絶縁層であって、前記第１の層間絶縁層の側面に対向する前記第２の層間絶縁層の側面が、前記第１の層間絶縁層の前記側面に対向する前記第１の導体層の側面よりも前記第１の層間絶縁層の前記側面からさらに長い距離で離間している第２の層間絶縁層と、を備え、
前記第１の導体層の前記側面が、前記第１の層間絶縁層の前記側面と接触しているか、又は離間しており、
前記第１の導体層と前記第２の層間絶縁層とを一組とする積層材料層が、前記基板の上表面に垂直な方向に単層又は複数層形成されており、
前記第１の導体層に印加される電圧により、前記トンネル絶縁層を介した前記第１の半導体柱と前記データ電荷蓄積絶縁層との間でのデータ電荷の移動によるデータ書き込み及び消去、又は前記データ電荷蓄積絶縁層によるデータ電荷の保持が行なわれ、
前記第１の層間絶縁層の前記側面と前記第２の層間絶縁層の前記側面の間に空間が形成されている、
ことを特徴とする。
【００１３】
前記第１の層間絶縁層の前記側面と前記第２の層間絶縁層の前記側面との間に第３の層間絶縁層が形成されており、
前記第３の層間絶縁層は、前記第１の層間絶縁層の前記側面と前記第１の導体層の前記側面との間にも存在している、ことが好ましい。
【００１４】
前記積層材料層の最上部にある前記第１の導体層の前記側面が、前記第１の層間絶縁層の前記側面と接触する一方、
前記積層材料層の最上部にある前記第１の導体層よりも下方にある前記第１の導体層の前記側面が、前記第１の層間絶縁層の前記側面と離間している、ことが好ましい。
【００１５】
前記第１の半導体柱の側面は傾斜面又は傾斜曲面を含み、
前記積層材料層が複数層形成されており、
前記第１の層間絶縁層の前記側面と前記第２の層間絶縁層の前記側面との間にある空間の幅が短い位置にある、前記第１の導体層の、前記第２の層間絶縁層の前記側面から前記第１の層間絶縁層の前記側面に突出する突出部の長さが、前記第１の層間絶縁層の前記側面と前記第２の層間絶縁層の前記側面との間にある前記空間の幅が長い位置にある、前記第１の導体層の、前記第２の層間絶縁層の前記側面から前記第１の層間絶縁層の前記側面に突出する突出部の長さよりも短い、ことが好ましい。
【００１６】
前記積層材料層が複数層形成されており、
前記積層材料層の上方に形成され、前記第１の半導体柱の外周を囲む第１のゲート絶縁層と、
前記第１のゲート絶縁層の外周を囲む第２の導体層と、
前記第１の半導体柱の頂部に形成された、ドナーまたはアクセプタ不純物を含む第１の不純物領域と、を有し、
前記積層材料層の前記第１の導体層が、ワード線配線金属層に接続され、
前記第２の導体層が、ソース側選択ゲート配線金属層、又はドレイン側選択ゲート配線金属層に接続され、
前記第１の不純物領域が、コモンソース配線金属層、又はビット線配線金属層に接続され、
前記第１の半導体柱にＮＡＮＤ型フラッシュメモリ素子が形成されている、
ことが好ましい。【００１７】
前記積層材料層が複数層形成されており、
前記積層材料層の下方に形成され、前記第１の半導体柱の外周を囲む第２のゲート絶縁層と、
前記第２のゲート絶縁層の外周を囲む第３の導体層と、
前記積層材料層の下方、且つ、前記第１の半導体柱の底部に形成され、前記第１の不純物領域と同じ導電型を有する第２の不純物領域とを有し、
前記積層材料層の前記第１の導体層が、前記ワード線配線金属層に接続され、
前記第３の導体層が、前記ソース側選択ゲート配線金属層に接続され、
前記第２の不純物領域が、前記コモンソース配線金属層に接続され、
前記第２の導体層が、前記ドレイン側選択ゲート配線金属層に接続され、
前記第１の不純物領域が、前記ビット線配線金属層に接続されることで、
前記第１の半導体柱に前記ＮＡＮＤ型フラッシュメモリ素子が形成されている、
ことが好ましい。
【００１８】
前記第１の半導体柱が形成されたメモリ素子領域の外周部に、上面の高さが、前記第１の半導体柱の頂部の高さとほぼ一致するように形成された第１の外周部半導体領域と、
前記第１の外周部半導体領域に含まれる第２の外周部半導体領域に形成され、頂部の高さが、前記第１の半導体柱の頂部の高さとほぼ一致しており、且つ、底面の高さが、前記第２の導体層の底面の高さとほぼ一致している第２の半導体柱と、
前記第２の半導体柱の外周部を囲む第３のゲート絶縁層と、
前記第３のゲート絶縁層の外周を囲むように形成され、前記第２の導体層と上下端の高さがほぼ一致している第４の導体層と、
前記第４の導体層の上方、且つ前記第２の半導体柱の頂部に形成され、ドナー又はアクセプタ不純物を含む第３の不純物領域と、
前記第４の導体層の下方、且つ、前記第２の半導体柱の底部に形成され、前記第３の不純物領域と同じ導電型を有する第４の不純物領域と、を備え、
前記第３の不純物領域及び前記第４の不純物領域の一方がソースである場合に、他方がドレインであり、前記第３の不純物領域と、前記第４の不純物領域とによって挟まれた前記第２の半導体柱をチャネルとし、前記第４の導体層をゲートとするＳＧＴ（Surrounding Gate MOS Transistor）が形成されている、
ことが好ましい。【００１９】
前記基板上において、前記第１の半導体柱の外周を囲むように形成されるとともに、前記第１の外周部半導体領域の側面及び上面まで延在した第４の層間絶縁層をさらに備え、
前記積層材料層は、前記第４の層間絶縁層上に形成され、
前記積層材料層の上表面の高さは、前記第１の外周部半導体領域上に存在する前記第４の層間絶縁層の上表面の高さとほぼ一致しており、
前記第１の外周部半導体領域の側面上端に上表面を有する前記積層材料層の前記第１の導体層の上表面に接続されたコンタクトホールをさらに備え、
前記コンタクトホールを介して、前記第１の導体層と前記ワード線配線金属層とが接続されている、
ことが好ましい。
【００２０】
本発明の第２の観点に係る柱状半導体メモリ装置の製造方法は、
基板上に、平面視円形のマスク絶縁層を形成するマスク絶縁層形成工程と、
前記マスク絶縁層をマスクとして用い、前記基板をエッチングすることで、前記基板上に、半導体柱を形成するとともに、前記半導体柱の側面を径方向内方に後退させることにより、第１の半導体柱を形成する第１半導体柱形成工程と、
前記第１の半導体柱の外周を囲むようにトンネル絶縁層を形成するトンネル絶縁層形成工程と、
前記トンネル絶縁層の外周を囲むようにデータ電荷蓄積絶縁層を形成するデータ電荷蓄積絶縁層形成工程と、
前記データ電荷蓄積絶縁層の外周を囲むように第１の層間絶縁層を形成する第１層間絶縁層形成工程と、
前記マスク絶縁層の上表面に垂直な方向から材料原子を入射することで、前記第１の半導体柱の外周、且つ、前記基板の上方に第１の導体層を形成する第１導体層形成工程と、
前記マスク絶縁層の上表面に垂直な方向から、前記第１の導体層上に材料原子を入射することで、前記第１の半導体柱の外周、且つ、前記基板の上方に第２の層間絶縁層を形成する第２層間絶縁層形成工程と、
前記第１の導体層と前記第２の層間絶縁層を一組として形成される積層材料層を、前記基板の上表面に垂直な方向に単層又は複数層形成する積層材料層形成工程と、
前記積層材料層形成工程と同時に、前記第１の層間絶縁層の側面と、前記第１の導体層の側面及び前記第２の層間絶縁層の側面との間に空間を形成する空間形成工程と、
熱処理を行うことで、前記第１の導体層の前記側面を、前記第１の層間絶縁層の前記側面に向けて突出させる第１導体層突出工程と、
を備え、
前記第１の導体層に印加される電圧により、前記トンネル絶縁層を介した前記第１の半導体柱と前記データ電荷蓄積絶縁層との間でのデータ電荷の移動によるデータ書き込み及び消去、又は前記データ電荷蓄積絶縁層によるデータ電荷の保持が行なわれる、
ことを特徴とする。
【００２１】
前記熱処理を行う前に前記第１の導体層を金属層とシリコン層とから形成し、
前記熱処理により前記第１の導体層をシリサイド化することで、前記第１導体層突出工程を実行する、
ことが好ましい。【００２２】
前記熱処理を行う前に前記第１の導体層を金属層から形成し、
前記熱処理により前記第１の導体層を塑性変形させることで、前記第１導体層突出工程を実行する、
ことが好ましい。【００２３】
前記積層材料層形成工程の後、水素を含む雰囲気の下、前記熱処理を行う、ことが好ましい。
【００２４】
前記第１導体層突出工程において、前記積層材料層の最上部にある前記第１の導体層の前記側面を前記第１の層間絶縁層の前記側面に接触させる一方、
前記積層材料層の最上部にある前記第１の導体層よりも下方にある前記第１の導体層の前記側面を、前記第１の層間絶縁層の前記側面と離間させて形成する、
ことが好ましい。
【００２５】
前記第１の半導体柱上に、前記マスク絶縁層に代えて、円錐台形状を有する円錐台状マスク絶縁層を形成する円錐台状マスク絶縁層形成工程と、
前記基板の上表面に垂直方向から材料原子を入射するとともに、前記円錐台状マスク絶縁層側面における前記材料原子の堆積速度が、前記材料原子の剥離速度よりも小さい条件で前記材料原子を堆積させることで、前記積層材料層を前記基板の上方に形成し、前記円錐台状マスク絶縁層上に、前記積層材料層と同種の材料層からなる円錐台形状の円錐台状積層材料層を形成する円錐台状積層材料層形成工程を有する、
ことが好ましい。
【００２６】
前記積層材料層の上方において、前記第１の半導体柱の外周を囲むように第１のゲート絶縁層を形成する第１ゲート絶縁層形成工程と、
前記第１のゲート絶縁層の外周を囲むように第２の導体層を形成する第２導体層形成工程と、
前記第１の半導体柱の頂部に、ドナー又はアクセプタ不純物を含む第１の不純物領域を形成する第１不純物領域形成工程と、
前記積層材料層の前記第１の導体層を、ワード線配線金属層に接続する工程と、
前記第２の導体層を、ソース側選択ゲート配線金属層、又はドレイン側選択ゲート配線金属層に接続する工程と、
前記第１の不純物領域を、コモンソース配線金属層、又はビット線配線金属層に接続する工程と、を有する、
ことが好ましい。【００２７】
前記積層材料層の下方において、前記第１の半導体柱の外周を囲むように第２のゲート絶縁層を形成する第２ゲート絶縁層形成工程と、
前記第２のゲート絶縁層の外周を囲む第３の導体層を形成する第３導体層形成工程と、
前記第３の導体層の下方、且つ、前記第１の半導体柱の底部に、前記第１の不純物領域と同じ導電型を有する第２の不純物領域を形成する第２不純物領域形成工程とを有し、
前記積層材料層の前記第１の導体層を、前記ワード線配線金属層に接続し、
前記第３の導体層を、前記ソース側選択ゲート配線金属層に接続し、
前記第２の不純物領域を、前記コモンソース配線金属層に接続し、
前記第２の導体層を、前記ドレイン側選択ゲート配線金属層に接続し、
前記第１の不純物領域を、前記ビット線配線金属層に接続することで、
前記第１の半導体柱にＮＡＮＤ型フラッシュメモリ素子を形成する、
ことが好ましい。
【００２８】
前記第１の半導体柱が形成されたメモリ素子領域の外周に、上面の高さが、前記第１の半導体柱の頂部の高さとほぼ一致する第１の外周部半導体領域を形成する第１外周部半導体領域形成工程と、
前記第１の外周部半導体領域に含まれる第２の外周部半導体領域に形成され、頂部の高さが、前記第１の半導体柱の頂部の高さとほぼ一致しており、且つ、底面の高さが、前記第２の導体層の底面の高さとほぼ一致する第２の半導体柱を形成する第２半導体柱形成工程と、
前記第２の半導体柱の外周を囲むように第３のゲート絶縁層を形成する第３ゲート絶縁層形成工程と、
前記第３のゲート絶縁層の外周を囲むように、前記基板の垂直方向において、前記第２の導体層と上下端の高さがほぼ一致している第４の導体層を形成する第４導体層形成工程と、
前記第４の導体層の上方、且つ、前記第２の半導体柱の頂部に、ドナー又はアクセプタ不純物を含む第３の不純物領域を形成する第３不純物領域形成工程と、
前記第４の導体層の下方、且つ、前記第２の半導体柱の底部に形成された前記第３の不純物領域と同じ導電型を有する第４の不純物領域を形成する第４不純物領域形成工程を有し、
前記第３の不純物領域及び前記第４の不純物領域の一方がソースである場合に、他方がドレインであり、前記第３の不純物領域と、前記第４の不純物領域とによって挟まれた前記第２の半導体柱をチャネルとし、前記第４の導体層をゲートとするＳＧＴ（Surrounding Gate MOS Transistor）が形成される、
ことが好ましい。
【００２９】
前記第１の外周部半導体領域上と、前記第１の外周部半導体領域の側面上と、前記メモリ素子領域にある前記第１の半導体柱の外周における前記基板上とに、第４の層間絶縁層を形成する第４層間絶縁層形成工程と、
前記積層材料層を、前記第４の層間絶縁層上において、前記第１の半導体柱の外周を囲むように、且つ、前記第１の外周部半導体領域の側面まで延在するように形成し、
前記積層材料層の上面の高さが、前記第１の外周部半導体領域上にある前記第４の層間絶縁層の上面の高さとほぼ一致するように形成し、
前記第１の導体層の上表面に接続されたコンタクトホールを形成し、
前記コンタクトホールを介して、前記第１の導体層と前記ワード線配線金属層とを接続する、
ことが好ましい。
【発明の効果】
【００３０】
本発明によれば、高い信頼性を有し、高密度且つ低価格な柱状半導体メモリ装置を提供することができる。
【図面の簡単な説明】
【００３１】
【図１】本発明の第１実施形態に係る縦構造ＮＡＮＤ型フラッシュメモリ装置の回路図である。
【図２Ａ】第１実施形態に係る縦構造ＮＡＮＤ型フラッシュメモリ装置と、その製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）である。
【図２Ｂ】第１実施形態に係る縦構造ＮＡＮＤ型フラッシュメモリ装置と、その製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）である。
【図２Ｃ】第１実施形態に係る縦構造ＮＡＮＤ型フラッシュメモリ装置と、その製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）である。
【図２Ｄ】第１実施形態に係る縦構造ＮＡＮＤ型フラッシュメモリ装置と、その製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）である。
【図２Ｅ】第１実施形態に係る縦構造ＮＡＮＤ型フラッシュメモリ装置と、その製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）である。
【図２Ｆ】第１実施形態に係る縦構造ＮＡＮＤ型フラッシュメモリ装置と、その製造方法を説明するための平面図（ａ）、断面構造図（ｂ）、（ｃ）である。
【図２Ｆ−ｄ】第１実施形態に係る縦構造ＮＡＮＤ型フラッシュメモリ装置の断面拡大構造図（ｄ）である。
【図２Ｇ】第１実施形態に係る縦構造ＮＡＮＤ型フラッシュメモリ装置と、その製造方法を説明するための平面図（ａ）、断面構造図（ｂ）、（ｃ）である。
【図２Ｇ−ｄ】第１実施形態に係る縦構造ＮＡＮＤ型フラッシュメモリ装置の断面拡大構造図（ｄ）である。
【図２Ｈ】第１実施形態に係る縦構造ＮＡＮＤ型フラッシュメモリ装置と、その製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）である。
【図２Ｉ】第１実施形態に係る縦構造ＮＡＮＤ型フラッシュメモリ装置と、その製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）である。
【図２Ｊ】第１実施形態に係る縦構造ＮＡＮＤ型フラッシュメモリ装置と、その製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）である。
【図２Ｋ】第１実施形態に係る縦構造ＮＡＮＤ型フラッシュメモリ装置と、その製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）である。
【図３】本発明の第２実施形態に係る縦構造ＮＡＮＤ型フラッシュメモリ装置の製造方法を説明するための断面構造図（ａ）、（ｂ）である。
【図４】本発明の第３実施形態に係る縦構造ＮＡＮＤ型フラッシュメモリ装置と、その製造方法を説明するための断面構造図（ａ）、（ｂ）である。
【図５】第３実施形態に係る縦構造ＮＡＮＤ型フラッシュメモリ装置と、その製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）である。
【図６Ａ】本発明の第４実施形態に係る基板上に形成した断面形状が台形柱へバイアススパッタ法を用いて材料原子を堆積させた場合の、堆積形状を説明するものである。
【図６Ｂ】第４実施形態に係る縦構造ＮＡＮＤ型フラッシュメモリ装置と、その製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）である。
【図６Ｃ】第４実施形態に係る縦構造ＮＡＮＤ型フラッシュメモリ装置と、その製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）である。
【図７Ａ】本発明の第５実施形態に係る縦構造ＮＡＮＤ型フラッシュメモリ装置と、その製造方法を説明するための平面図（ａ）と断面構造図（ｂ）、（ｃ）である。
【図７Ｂ】第５実施形態に係る縦構造ＮＡＮＤ型フラッシュメモリ装置の断面拡大構造図（ａ）及び（ｂ）である。
【図８Ａ】本発明の第６実施形態に係る縦構造ＮＡＮＤ型フラッシュメモリ装置と、その製造方法を説明するための平面図（ａ）と断面構造図（ｂ）である。
【図８Ｂ】第６実施形態に係る縦構造ＮＡＮＤ型フラッシュメモリ装置と、その製造方法を説明するための平面図（ａ）と断面構造図（ｂ）である。
【図８Ｃ】第６実施形態に係る縦構造ＮＡＮＤ型フラッシュメモリ装置と、その製造方法を説明するための平面図（ａ）と断面構造図（ｂ）である。
【図８Ｄ】第６実施形態に係る縦構造ＮＡＮＤ型フラッシュメモリ装置と、その製造方法を説明するための平面図（ａ）と断面構造図（ｂ）である。
【図８Ｅ】第６実施形態に係る縦構造ＮＡＮＤ型フラッシュメモリ装置と、その製造方法を説明するための平面図（ａ）と断面構造図（ｂ）である。
【図８Ｆ】第６実施形態に係る縦構造ＮＡＮＤ型フラッシュメモリ装置と、その製造方法を説明するための平面図（ａ）と断面構造図（ｂ）である。
【図８Ｇ】第６実施形態に係る縦構造ＮＡＮＤ型フラッシュメモリ装置と、その製造方法を説明するための平面図（ａ）と断面構造図（ｂ）である。
【図９】従来例の縦構造ＮＡＮＤ型フラッシュメモリ装置の断面構造図である。
【発明を実施するための形態】
【００３２】
以下、本発明の実施形態に係る、柱状半導体メモリ装置である縦構造ＮＡＮＤ型フラッシュメモリ装置、及び、その製造方法について図面を参照して説明する。
【００３３】
（第１実施形態）
以下、図１、図２Ａ〜図２Ｌを参照しながら、本発明の第１実施形態に係る縦構造ＮＡＮＤ型フラッシュメモリ装置の製造方法を示す。
【００３４】
図１に、第１実施形態に係るＮＡＮＤ型フラッシュメモリ回路を示す。直列に接続されたｎ個のメモリセル・トランジスタＷＴ１１、ＷＴ１２、ＷＴ１ｎの各ゲート電極が、ｎ個のワード線Ｗ１、Ｗ２、Ｗｎに接続されている。ｎ個のメモリセル・トランジスタＷＴ１１、ＷＴ１２、ＷＴ１ｎの上下にソース側選択トランジスタＳＴＳ１と、ドレイン側選択トランジスタＳＴＤ１とが接続されている。ソース側選択トランジスタＳＴＳ１のゲート電極はソース側選択ゲート配線金属層ＳＧＳに接続され、ドレイン側選択トランジスタＳＴＤ１のゲート電極はドレイン側選択ゲート配線金属層ＳＧＤに接続されている。ソース側選択トランジスタＳＴＳ１のソースはコモンソース配線金属層ＣＳＬに接続され、ドレイン側選択トランジスタＳＤＴ１のドレインはビット線ＢＬ１に接続されている。直列に接続されたｎ個のメモリセル・トランジスタＷＴ１１、ＷＴ１２、ＷＴ１ｎに並行して、直列に接続されたｎ個のメモリセル・トランジスタＷＴ２１、ＷＴ２２、ＷＴ２ｎが形成されている。ｎ個のメモリセル・トランジスタＷＴ２１、ＷＴ２２、ＷＴ２ｎの各ゲート電極は、ワード線Ｗ１、Ｗ２、Ｗｎに接続されている。メモリセル・トランジスタＷＴ２１、ＷＴ２２、ＷＴ２ｎの上下にソース側選択トランジスタＳＴＳ２と、ドレイン側選択トランジスタＳＴＤ２とが接続されている。ソース側選択トランジスタＳＴＳ２のゲート電極はソース側選択ゲート配線金属層ＳＧＳに接続され、ドレイン側選択トランジスタＳＤＴ２のゲート電極はドレイン側選択ゲート配線金属層ＳＧＤに接続されている。ソース側選択トランジスタＳＴＳ２のソースはコモンソース配線金属層ＣＳＬに接続され、ドレイン側選択トランジスタＳＴＤ２のドレインはビット線ＢＬ２に接続されている。このような回路からなる構成が、ブロックメモリ素子領域において繰り返し形成されている。
【００３５】
以下、図２Ａ〜図２Ｋを参照しながら、第１実施形態に係る柱状半導体メモリ装置の製造方法について説明する。図２Ａ〜図２Ｋにおいて、（ａ）は平面図であり、（ｂ）は（ａ）図におけるＸ−Ｘ’線に沿う断面図であり、（ｃ）はＹ−Ｙ’線に沿う断面図である。なお、図２Ｆ−ｄ、図２Ｇ−ｄにおける（ｄ）は、それぞれ、図２Ｆ、図２Ｇの（ｂ）において一点鎖線で囲む領域Ａを拡大して示す拡大断面図である。
【００３６】
図２Ａに示すように、ｉ層基板１上に、Ｓｉ３Ｎ４膜（図示せず）を形成し、このＳｉ３Ｎ４膜上にレジスト膜（図示せず）を塗布し、リソグラフィ法を用いて平面視円形のレジスト層３ａ、３ｂ、３ｃ、３ｄを形成する。次に、レジスト層３ａ、３ｂ、３ｃ、３ｄをマスクとして用い、例えばＲＩＥ（Reactive Ion Etching）法によって、Ｓｉ３Ｎ４膜をエッチングすることで、Ｓｉ３Ｎ４層２ａ、２ｂ、２ｃ、２ｄを形成する。
【００３７】
次に、図２Ｂに示すように、レジスト層３ａ、３ｂ、３ｃ、３ｄと、Ｓｉ３Ｎ４層２ａ、２ｂ、２ｃ、２ｄとを、マスクとして用い、例えばＲＩＥ法を用いてｉ層基板１をエッチングすることで、ｉ層基板１ａ上にＳｉ柱４ａ、４ｂ、４ｃ、４ｄを形成する。その後、レジスト層３ａ、３ｂ、３ｃ、３ｄを除去する。
【００３８】
次に、図２Ｃに示すように、Ｓｉ柱４ａ、４ｂ、４ｃ、４ｄの外周にあるｉ層基板１ａ表層に、例えばヒ素（Ａｓ）イオンを注入することによってＮ＋層５を形成し、Ｓｉ柱４ａ、４ｂ、４ｃ、４ｄの外周にあるｉ層基板１ａ上に、ＳｉＯ２層９を形成する。さらに、Ｓｉ柱４ａ、４ｂ、４ｃ、４ｄの側面表層に、例えば熱酸化法によりＳｉＯ２層６ａ、６ｂ、６ｃ、６ｄ（ＳｉＯ２層６ｃは図示せず。）を形成する。その後、Ｓｉ柱４ａ、４ｂ、４ｃ、４ｄの外周にあるＳｉＯ２層９上に、ドープドＳｉ層７（以下、アクセプタ又はドナー不純物を含むポリＳｉ層を「ドープドＳｉ層」と称する。）を形成し、続いて、このドープドＳｉ層７上にＳｉ３Ｎ４層８を形成する。
【００３９】
次に、図２Ｄに示すように、熱酸化法によりＳｉ柱４ａ、４ｂ、４ｃ、４ｄの側面表層に、Ｓｉ３Ｎ４層２ａ、２ｂ、２ｃ、２ｄ、８をマスクとして用い、熱酸化法によって、ＳｉＯ２層１０ａ、１０ｂ、１０ｃ、１０ｄ（ＳｉＯ２層１０ｃは図示せず。）を厚く形成する。その後、ＳｉＯ２層１０ａ、１０ｂ、１０ｃ、１０ｄを除去する。Ｓｉ３Ｎ４層２ａ、２ｂ、２ｃ、２ｄ、８は、熱酸化法では酸化されないので、ＳｉＯ２層１０ａ、１０ｂ、１０ｃ、１０ｄを除去すると、Ｓｉ柱４ａ、４ｂ、４ｃ、４ｄの側面が径方向内側に後退する。これにより、Ｓｉ柱４ａ、４ｂ、４ｃ、４ｄの断面の直径は、Ｓｉ３Ｎ４層２ａ、２ｂ、２ｃ、２ｄの断面の直径よりも小さくなる。また、Ｎ＋層５は熱酸化時における熱拡散によって拡張し、Ｎ＋層５ａとなる。
【００４０】
次に、図２Ｅに示すように、Ｓｉ柱４ａ、４ｂ、４ｃ、４ｄの側面表層に、例えば熱酸化法によって、トンネル絶縁層となるＳｉＯ２層１１ａ、１１ｂ、１１ｃ、１１ｄ（ＳｉＯ２層１１ｃは図示せず。）を形成する。その後、全体を覆うように、例えばＡＬＤ（Atomic Layer Deposition）法を用いて、データ電荷蓄積絶縁層となるＳｉ３Ｎ４層１２と、層間絶縁層となるＳｉＯ２層１３とを形成する。
【００４１】
次に、図２Ｆに示すように、例えばバイアススパッタ法を用いて、導体材料原子と、ＳｉＯ２材料原子とを、ｉ層基板１ａの表面に垂直な方向から入射することで、Ｓｉ柱４ａ、４ｂ、４ｃ、４ｄの外周に、導体層１４Ａ１、１４Ａ２、１４Ａｎと、ＳｉＯ２層１５ａ１、１５ａ２、１５ａｎとを、形成する。ここでは、Ｓｉ柱４ａ、４ｂ、４ｃ、４ｄ上に、導体層１４Ｂ１、１４Ｂ２、１４Ｂｎ、１４Ｃ１、１４Ｃ２、１４Ｃｎ、１４Ｄ１、１４Ｄ２、１４Ｄｎ、１４Ｅ１、１４Ｅ２、１４Ｅｎ（導体層１４Ｄ１、１４Ｄ２、１４Ｄｎは図示せず。）と、ＳｉＯ２層１５ｂ１、１５ｂ２、１５ｂｎ、１５ｃ１、１５ｃ２、１５ｃｎ、１５ｄ１、１５ｄ２、１５ｄｎ、１５ｅ１、１５ｅ２、１５ｅｎ（ＳｉＯ２層１５ｄ１、１５ｄ２は図示せず。）とを積層させる。以上のように、導体材料原子と、ＳｉＯ２材料原子を、ｉ層基板１ａの表面に垂直な方向から入射させるので、Ｓｉ３Ｎ４層２ａ、２ｂ、２ｃ、２ｄがマスクとなることで、Ｓｉ柱４ａ、４ｂ、４ｃ、４ｄの側面に形成されたＳｉＯ２層１３と、導体層１４Ａ１、１４Ａ２、１４Ａｎと、ＳｉＯ２層１５ａ１、１５ａ２、１５ａｎとの側面との間に空間１８ａ、１８ｂ、１８ｃ、１８ｄ（空間１８ｃは図示せず。）が形成される。この空間１８ａ、１８ｂ、１８ｃ、１８ｄの存在により、導体層１４Ａ１、１４Ａ２、１４Ａｎの側面とＳｉＯ２層１５ａ１、１５ａ２、１５ａｎの側面とは、ＳｉＯ２層１３の側面と接触することがない。
【００４２】
図２Ｆ−ｄ（ｄ）に、図２Ｆ（ｂ）において一点鎖線で囲む領域Ａの拡大断面図を示す。導体層１４Ａ１は、ニッケル（Ｎｉ）金属層１７ａ１の上下にアクセプタ又はドナー不純物を含むドープドＳｉ層１６ａ１１、１６ａ１２を有する構造である。また、導体層１４Ａ２は、Ｎｉ層１７ａ２の上下にアクセプタ又はドナー不純物を含むドープドＳｉ層１６ａ２１、１６ａ２２を有する構造である。ドープドＳｉ層１６ａ１１、１６ａ１２、１６ａ２１、１６ａ２２と、Ｎｉ層１７ａ１、１７ａ２は、バイアススパッタ法を用いて、ｉ層基板１ａの表面に垂直な方向から材料原子を入射することで形成される。これは、導体層１４Ａｎ、１４Ｂ１、１４Ｂ２、１４Ｂｎ、１４Ｃ１、１４Ｃ２、１４Ｃｎ、１４Ｄ１、１４Ｄ２、１４Ｄｎ、１４Ｅ１、１４Ｅ２、１４Ｅｎにおいても同様である。
【００４３】
次に、図２Ｇに示すように、例えば、５５０℃での熱処理を行うことにより、Ｎｉ層１７ａ１が、ドープドＳｉ層１６ａ１１、１６ａ１２内に拡散することで、Ｎｉシリサイド層であるワード線導体層１４ａ１を形成する。このシリサイド化工程において、導体層１４Ａ１の体積が増加し、その側面が空間１８ａ内で拡張することで、ＳｉＯ２層１３の側面と接するワード線導体層１４ａ１が形成される。これと同様に、ＳｉＯ２層１３の側面と接するワード線導体層１４ａ２、１４ａｎが形成される。ワード線導体層１４ａ１、１４ａ２の間においてＳｉＯ２層１３の側面外周部に空間１８ａ１が形成される。また、これと同様に、ワード線導体層１４ａ２の上部において、ＳｉＯ２層１３の側面外周部に空間１８ａ２が形成される。このとき、Ｓｉ柱４ａ、４ｂ、４ｃ、４ｄ上に、ＳｉＯ２層１５ｂ１、１５ｂ２、１５ｂｎ、１５ｃ１、１５ｃ２、１５ｃｎ、１５ｄ１、１５ｄ２、１５ｄｎ、１５ｅ１、１５ｅ２、１５ｅｎの外周よりも外側に広がるように導体層１４ｂ１、１４ｂ２、１４ｂｎ、１４ｃ１、１４ｃ２、１４ｃｎ、１４ｄ１、１４ｄ２、１４ｄｎ、１４ｅ１、１４ｅ２、１４ｅｎが形成される。
【００４４】
次に、図２Ｈに示すように、ＨｆＯ２層２５をＳｉ柱４ａ、４ｂ、４ｃ、４ｄの外周に形成する。続いて、ＨｆＯ２層２５をマスクとして用い、Ｓｉ柱４ａ、４ｂ、４ｃ、４ｄ上の導体層１４ｂ１、１４ｂ２、１４ｂｎ、１４ｃ１、１４ｃ２、１４ｃｎ、１４ｄ１、１４ｄ２、１４ｄｎ、１４ｅ１、１４ｅ２、１４ｅｎ、ＳｉＯ２層１５ｂ１、１５ｂ２、１５ｂｎ、１５ｃ１、１５ｃ２、１５ｃｎ、１５ｄ１、１５ｄ２、１５ｄｎ、１５ｅ１、１５ｅ２、１５ｅｎをプラズマエッチング法によって除去する。また、ＨｆＯ２層２５の上表面よりも上方に位置するとともに、Ｓｉ柱４ａ、４ｂ、４ｃ、４ｄを覆うＳｉＯ２層１１ａ、１１ｂ、１１ｃ、１１ｄと、Ｓｉ３Ｎ４層１２と、ＳｉＯ２層１３と、を除去する。続いて、Ｓｉ３Ｎ４層２ａ、２ｂ、２ｃ、２ｄを除去する。これにより、Ｓｉ柱４ａ、４ｂ、４ｃ、４ｄを囲むＳｉＯ２層１１ａａ、１１ｂｂ、１１ｃｃ、１１ｄｄと、Ｓｉ３Ｎ４層１２ａと、ＳｉＯ２層１３ａとの上端位置が、Ｓｉ柱４ａ、４ｂ、４ｃ、４ｄの外周にあるＨｆＯ２層２５の上面位置と、ほぼ同じになる（ＳｉＯ２層１１ｃｃは図示せず。）。
【００４５】
次に、図２Ｉに示すように、ＨｆＯ２層２５上と、Ｓｉ柱４ａ、４ｂ、４ｃ、４ｄの頂部とを覆うように、ＨｆＯ２層１９を形成する。続いて、例えばバイアススパッタ法を用いることで、ドープドＳｉ層２０、ＳｉＯ２層２１を形成する。続いて、このときに形成されたＳｉ柱４ａ、４ｂ、４ｃ、４ｄ上のドープドＳｉ層とＳｉＯ２層とは除去する（図示せず。）。続いて、Ｓｉ柱４ａ、４ｂ、４ｃ、４ｄの頂部のＨｆＯ２層１９を除去する。その後、例えば、ヒ素（Ａｓ）イオン注入法によって、Ｓｉ柱４ａ、４ｂ、４ｃ、４ｄの頂部にＮ＋層２４ａ、２４ｂ、２４ｃ、２４ｄ（Ｎ＋層２４ｃは図示せず。）を形成する。
【００４６】
次に、図２Ｊに示すように、リソグラフィ法によって、Ｓｉ柱４ａ、４ｂ、４ｃ、４ｄを覆うように、且つ、図２Ｊ（ａ）において横方向に繋がるレジスト層２６ａ、２６ｂを形成する。ここで、レジスト層２６ａは、Ｓｉ柱４ａ、４ｂを覆い、且つ、図２Ｊ（ａ）に示すように横方向に繋がっており、レジスト層２６ｂは、Ｓｉ柱４ｃ、４ｄを覆い、且つ、図２Ｊ（ａ）に示すように横方向に繋がっている。続いて、レジスト層２６ａ、２６ｂをマスクとして用い、ＳｉＯ２層２１、ドープドＳｉ層２０を上面からＲＩＥエッチングする。これにより、レジスト層２６ａの下方に、ＳｉＯ２層２１ａ、ドープドＳｉ層２０ａが形成される。それと同時に、レジスト層２６ｂの下方に、ＳｉＯ２層２１ｂ、ドープドＳｉ層２０ｂが形成される。その後、レジスト層２６ａ、２６ｂを除去する。
【００４７】
次に、図２Ｋに示すように、ＣＶＤ（Chemical Vapor Deposition）法により、ＳｉＯ２層２８を全体に亘って堆積し、Ｓｉ柱４ａ、４ｂ、４ｃ、４ｄ上に、それぞれコンタクトホール２９ａ、２９ｂ、２９ｃ、２９ｄを形成する。その後、コンタクトホール２９ａ、２９ｂ、２９ｃ、２９ｄを介して、Ｎ＋層２４ａ、２４ｂ、２４ｃ、２４ｄと接続した金属配線層３０ａ、３０ｂを、図２Ｋ（ａ）に示すように縦方向に繋がるように形成する。金属配線層３０ａはＳｉ柱４ａ、４ｃ上のＮ＋層２４ａ、２４ｃ（Ｎ＋層２４ｃは図示せず。）に接続されており、金属配線層３０ｂはＳｉ柱４ｂ、４ｄ上のＮ＋層２４ｂ、２４ｄに接続されている。以上により、縦構造ＮＡＮＤ型フラッシュメモリが形成される。
【００４８】
図２Ｋにおいて、Ｎ＋層５ａはコモンソース、ドープドＳｉ層７はソース側選択線、ワード線導体層１４ａ１、１４ａ２、１４ａｎはワード線、ドープドＳｉ層２０ａ、２０ｂはドレイン側選択線、Ｎ＋層２４ａ、２４ｂ、２４ｃ、２４ｄはドレイン、金属配線層３０ａ、３０ｂはビット線としてそれぞれ機能する。また、ＳｉＯ２層１１ａ、１１ｂ、１１ｃ、１１ｄはトンネル絶縁層、Ｓｉ３Ｎ４層１２ａはデータ電荷蓄積絶縁層、ＳｉＯ２層１３ａは層間絶縁層としてそれぞれ機能する。ここで、層間絶縁層ＳｉＯ２層１３ａの側面に接触しているワード線導体層１４ａ１、１４ａ２、１４ａｎは、ＳｉＯ２層１５ａ１、１５ａ２、１５ａｎ及び空間１８ａ１、１８ａ２によって互いに分離されている。図２Ｋに示すように、ＳｉＯ２層１５ａ１、１５ａ２、１５ａｎは、第１の層間絶縁層１３ａの側面に対向する側面が、ワード線導体層１４ａ１、１４ａ２、１４ａｎの、ＳｉＯ２層１３ａの側面に対向する側面よりもＳｉＯ２層１３ａの側面からさらに長い距離で離間している。ここでは、ワード線導体層１４ａ１、１４ａ２、１４ａｎの、ＳｉＯ２層１３ａの側面に突出する突出部が、ＳｉＯ２層１３ａに接触している。また、ワード線導体層１４ａ１、１４ａ２、１４ａｎの突出部の垂直方向の長さは、ワード線導体層１４ａ１、１４ａ２、１４ａｎの厚さよりも短くなっている。なお、ＳｉＯ２層１５ａ１、１５ａ２、１５ａｎの、第１の層間絶縁層１３ａの側面に対向する側面が、ワード線導体層１４ａ１、１４ａ２、１４ａｎの、ＳｉＯ２層１３ａの側面に対向する側面よりもＳｉＯ２層１３ａの側面からさらに長い距離で離間している限り、ワード線導体層１４ａ１、１４ａ２、１４ａｎの、ＳｉＯ２層１５ａ１、１５ａ２、１５ａｎからＳｉＯ２層１３ａの側面に突出する突出部は、ＳｉＯ２層１３ａに接触せず、離間していてもよい。
【００４９】
第１実施形態によれば、以下の効果が奏される。
１．図２Ｋに示すように、ワード線導体層１４ａ１、１４ａ２、１４ａｎの、ＳｉＯ２層１５ａ１、１５ａ２、１５ａｎからＳｉＯ２層１３ａの側面に突出する突出部が、ＳｉＯ２層１３ａに接触している。ここでは、ワード線導体層１４ａ１、１４ａ２、１４ａｎの突出部の垂直方向の長さは、ワード線導体層１４ａ１、１４ａ２、１４ａｎの厚さよりも短くなっている。このため、Ｓｉ３Ｎ４層１２ａに注入されたデータ電荷は、ＳｉＯ２層１３ａに接触しているワード線導体層１４ａ１、１４ａ２、１４ａｎの側面に対向するＳｉ３Ｎ４層１２ａの表層部に集中するので、Ｓｉ３Ｎ４層１２ａに注入されたデータ電荷が、上下方向に隣接するワード線導体層１４ａ１、１４ａ２、１４ａｎに接触したＳｉ３Ｎ４層１２ａへリークすることが抑制される。加えて、ドープドＳｉ層１６ａ１１、１６ａ１２、１６ａ２１、１６ａ２２がシリサイド化されることによるワード線導体層１４ａ１、１４ａ２、１４ａｎの低抵抗化が図られる。
２．図２Ｇ、図２Ｋに示すように、ワード線導体層１４ａ１、１４ａ２、１４ａｎの間において、ＳｉＯ２層１３ａの側面外周部に空間１８ａ１、１８ａ２が存在する。空間１８ａ１、１８ａ２は、空気などからなる気体層であり、リーク電流の原因となるトラップ準位がない絶縁層である。これにより、Ｓｉ３Ｎ４層１２ａに注入されたデータ電荷が、隣接するワード線導体層１４ａ１、１４ａ２、１４ａｎへリークすることが低減される。
３．図２Ｆに示すように、Ｓｉ柱４ａ、４ｂ、４ｃ、４ｄを囲むように、トンネル酸化層として機能するＳｉＯ２層１１ａ、１１ｂ、１１ｃ、１１ｄと、データ電荷蓄積絶縁層として機能するＳｉ３Ｎ４層１２と、層間絶縁層として機能するＳｉＯ２層１３とを形成した後、バイアススパッタ法によって、導体材料（Ｎｉ原子とＳｉ原子）と、ＳｉＯ２材料とを、ｉ層基板１ａの表面に垂直な方向から入射することで、Ｓｉ柱４ａ、４ｂ、４ｃ、４ｄの外周に、ワード線導体層１４ａ１、１４ａ２、１４ａｎと、ＳｉＯ２層１５ａ１、１５ａ２、１５ａｎとを形成している。この場合、Ｓｉ３Ｎ４層２ａ、２ｂ、２ｃ、２ｄがマスクとなるので、ｉ層基板１ａの表面に垂直な方向から入射した、導体材料原子の、Ｎｉ原子と、ＳｉＯ２材料原子とは、Ｓｉ柱４ａ、４ｂ、４ｃ、４ｄの側面にあるＳｉＯ２層１３の表面に入射することがない。このため、トンネル酸化層として機能するＳｉＯ２層１１ａ、１１ｂ、１１ｃ、１１ｄと、データ電荷蓄積絶縁層として機能するＳｉ３Ｎ４層１２と、層間絶縁層として機能するＳｉＯ２層１３とは、Ｓｉ材料原子、Ｎｉ原子、Ｓｉ原子、ＳｉＯ２材料原子の入射による損傷を受けることがない。この結果、ＳｉＯ２層１１ａ、１１ｂ、１１ｃ、１１ｄ、Ｓｉ３Ｎ４層１２、ＳｉＯ２層１３における欠陥発生を低減することが可能となり、メモリ特性の信頼性が高められる。
４．空間１８ａ、１８ｂ、１８ｃ、１８ｄは、ワード線導体層１４ａ１、１４ａ２、１４ａｎによって密閉され、且つ、Ｓｉ柱４ａ、４ｂ、４ｃ、４ｄがワード線導体層１４ａ１、１４ａ２、１４ａｎによって支持される。これにより、その後に行われる洗浄処理工程、リソグラフィ工程等において、処理液が空間１８ａ、１８ｂ、１８ｃ、１８ｄに進入したまま除去されないことによる汚染不良が防止される。さらにこれにより、Ｓｉ柱４ａ、４ｂ、４ｃ、４ｄの傾き、又は曲がりの発生が防止される。
【００５０】
なお、第１実施形態では、ワード線導体層１４ａ１、１４ａ２、１４ａｎは、図２Ｆ−ｄ（ｄ）で示すように、Ｎｉ層１７ａ１の上下にドープドＳｉ層１６ａ１１、１６ａ１２を有する導体層１４Ａ１と、Ｎｉ層１７ａ２の上下にドープドＳｉ層１６ａ２１、１６ａ２２を有する導体層１４Ａ２を形成した後に熱処理を行い、図２Ｇ−ｄ（ｄ）に示すように、ＳｉＯ２層１３に接触するワード線導体層１４ａ１、１４ａ２を形成したが、Ｎｉ層はドープドＳｉ層の上下の両方、上下の一方、又は複数層を形成することで、ＳｉＯ２層１３に接触するワード線導体層１４ａ１、１４ａ２、１４ａｎを形成してもよい。
【００５１】
また、第１実施形態では、ワード線導体層１４ａ１、１４ａ２、１４ａｎはシリサイドとしたが、導体層１４Ａ１、１４Ａ２、１４ＡｎにＴｉ、ＴｉＮなどの金属層を用いることで、熱処理で塑性変形させることによって、ＳｉＯ２層１３に接触するワード線導体層１４ａ１、１４ａ２、１４ａｎを形成してもよい。
【００５２】
（第２実施形態）
以下、図３を参照しながら、本発明の第２実施形態に係る縦構造ＮＡＮＤ型フラッシュメモリ装置の製造方法について説明する。第２実施形態において、図３を参照して説明する工程以外は、第１実施形態と同様である。
【００５３】
図３（ａ）に示すように、図２Ｆに示す工程において、Ｓｉ柱４ａを囲むように、トンネル絶縁層であるＳｉＯ２層１１ａ、Ｓｉ３Ｎ４層１２、ＳｉＯ２層１３を形成する。続いて、空間１８ａを介在させて離れた位置に、上下方向に積層した導体層１４Ａ１、１４Ａ２、１４Ａｎと、ＳｉＯ２層１５ａ１、１５ａ２、１５ａｎとを形成する。導体層１４Ａ１は、Ｎｉ層１７ａ１がドープドＳｉ層１６ａ１１、１６ａ１２で挟まれた構造であり、導体層１４Ａ２は、Ｎｉ層１７ａ２がドープドＳｉ層１６ａ２１、１６ａ２２で挟まれた構造であり、上端にある導体層１４Ａｎは、Ｎｉ層１７ａｎがドープドＳｉ層１６ａｎ１、１６ａｎ２で挟まれた構造である。ここで、上端にあるＮｉ層１７ａｎは、このＮｉ層１７ａｎよりも下方にあるＮｉ層１７ａ１、１７ａ２よりも厚さが厚くなるように形成する。
【００５４】
次に、図３（ｂ）に示すように、例えば、５５０℃での熱処理を行うことにより、Ｎｉ層１７ａ１、１７ａ２、１７ａｎのＮｉ原子をドープドＳｉ層１６ａ１１、１６ａ１２、１６ａ２１、１６ａ２２、１６ａｎ１、１６ａｎ２に拡散することでシリサイド化して、ワード線導体層１４ａ１、１４ａ２、１４ａｎを形成する。ここで、Ｎｉ層１７ａｎをＮｉ層１７ａ１、１７ａ２よりも厚さを厚くすることにより、シリサイド化されたワード線導体層１４ａｎをＳｉＯ２層１３の側面に接触させる一方で、シリサイド化されたワード線導体層１４ａ１、１４ａ２をＳｉＯ２層１３の側面から離間して形成する。これにより、空間１８ａは、ワード線導体層１４ａｎによって密閉される。このような空間の密閉は、Ｓｉ柱４ｂ、４ｃ、４ｄを囲む空間においても同様になされる。
【００５５】
第２実施形態によれば、ワード線導体層１４ａ１、１４ａ２と、層間絶縁ＳｉＯ２層１５ａ１、１５ａ２とが、Ｓｉ柱４ａを囲むＳｉＯ２層１３の側面に接触していないため、トンネル絶縁層となるＳｉＯ２層１１ａ、データ電荷蓄積絶縁層となるＳｉ３Ｎ４層１２、層間絶縁層となるＳｉＯ２層１３へ、ワード線導体層１４ａ１、１４ａ２及びＳｉＯ２層１５ａ１、１５ａ２から応力が伝達することが防止される。この結果、ＳｉＯ２層１１ａ、Ｓｉ３Ｎ４層１２、ＳｉＯ２層１３における欠陥の発生が低減され、メモリ特性の信頼性が高められる。このような効果は、Ｓｉ柱４ｂ、４ｃ、４ｄを囲む空間１８ｂ、１８ｃ、１８ｄにおいても同様に得られる。加えて、シリサイド化によるワード線導体層１４ａ１、１４ａ２の低抵抗化が図られる。
【００５６】
なお、第２実施形態では、図３に示すように、Ｓｉ柱４ａの上端にあるＮｉ層１７ａｎを、このＮｉ層１７ａｎよりも下方にあるＮｉ層１７ａ１、１７ａ２よりも厚さが厚くなるように形成した。これにより、シリサイド化されたワード線導体層１４ａｎをＳｉＯ２層１３の側面に接触する一方で、シリサイド化されたワード線導体層１４ａ１、１４ａ２をＳｉＯ２層１３の側面から離間して形成した。これに対して、Ｓｉ柱４ａの上端にあるドープドＳｉ層１６ａｎ１、１６ａｎ２を、このドープドＳｉ層１６ａｎ１、１６ａｎ２よりも下方にあるドープドＳｉ層１６ａ１１、１６ａ１２、１６ａ２１、１６ａ２２よりも厚さが厚くなるように形成することにより、シリサイド化されたワード線導体層１４ａｎをＳｉＯ２層１３の側面に接触する一方で、シリサイド化されたワード線導体層１４ａ１、１４ａ２をＳｉＯ２層１３の側面から離間して形成することもできる。
【００５７】
また、第２実施形態において、ＳｉＯ２層１３の側面に接するワード線導体層１４ａｎからなるメモリセル・トランジスタＷＴ１ｎは、ダミーセル・トランジスタとして用いるのが好ましい。
【００５８】
（第３実施形態）
以下、図４を参照しながら、本発明の第３実施形態に係る縦構造ＮＡＮＤ型フラッシュメモリ装置の製造方法について説明する。第３実施形態において、図４を参照して説明する工程以外は、第１実施形態と同様である。
【００５９】
図２Ｆに示す工程において、導体層１４Ａ１、１４Ａ２、１４Ａｎ、ＳｉＯ２層１５ａ１、１５ａ２、１５ａｎを形成した後、図４（ａ）に示すように、例えば、５５０℃での熱処理によりＮｉ層１７ａ１、１７ａ２、１７ａｎのＮｉ原子をドープドＳｉ層１６ａ１１、１６ａ１２、１６ａ２１、１６ａ２２、１６ａｎ１、１６ａｎ２に拡散させることで、シリサイド化されたワード線導体層１４ａ１、１４ａ２、１４ａｎを形成する。このシリサイド化によるワード線導体層１４ａ１、１４ａ２、１４ａｎの側面を、ＳｉＯ２層１３の側面と離間して形成する。
【００６０】
次に、図４（ｂ）に示すように、例えばＡＬＤ法を用いて、ＨｆＯ２層２３を空間１８ａ１内、及びＳｉＯ２層１５ａｎの上表面上に形成する。
【００６１】
第３実施形態によれば、以下の効果が奏される。
１．空間１８ａがワード線導体層１４ａ１によって密閉され、且つ、Ｓｉ柱４ａがワード線導体層１４ａ１、１４ａ２、１４ａｎによって支持される。これにより、その後に行われる洗浄処理工程、リソグラフィ工程等において、処理液が空間１８ａに進入したまま除去されないことによる汚染不良が防止される。さらにこれにより、Ｓｉ柱４ａの傾き、又は曲がりの発生が防止される。この効果は、Ｓｉ柱４ｂ、４ｃ、４ｄについても同様に得られる。
２．ワード線導体層１４ａ１、１４ａ２、１４ａｎのシリサイド化によるＳｉＯ２層１３の側面への膨張の度合は、ワード線導体層１４ａ１、１４ａ２、１４ａｎの高さ方向の中央部にて大きくなる。これにより、Ｓｉ３Ｎ４層１２ａに注入されたデータ電荷は、ワード線導体層１４ａ１、１４ａ２、１４ａｎの側面の高さ方向における中央部に対向するＳｉ３Ｎ４層１２ａの表層部に集中するので、Ｓｉ３Ｎ４層１２ａに注入されたデータ電荷が、Ｓｉ３Ｎ４層１２ａ内を拡散して、上下方向に隣接するワード線導体層１４ａ１、１４ａ２、１４ａｎに対向するＳｉ３Ｎ４層１２ａへリークすることが抑制される。
【００６２】
（第４実施形態）
以下、図５を参照しながら、本発明の第４実施形態に係る縦構造ＮＡＮＤ型フラッシュメモリ装置の製造方法について説明する。第４実施形態において、図５を参照して説明する工程以外は、第１実施形態と同様である。
【００６３】
図５に示すように、図２Ｆと同様にして、例えばバイアススパッタ法を用いて、導体材料原子と、ＳｉＯ２材料原子とを、ｉ層基板１ａの上表面に垂直な方向から入射することで、Ｓｉ柱４ａ、４ｂ、４ｃ、４ｄの外周に、ワード線導体層１４ａ１、１４ａ２、１４ａｎと、ＳｉＯ２層１５ａ１、１５ａ２、１５ａｎとを形成する。その後、例えば水素（Ｈ２）を含むガスの雰囲気の下、４００℃の熱処理を行う。ここでの熱処理は、水素ガスが空間１８ａ、１８ｂ、１８ｃ、１８ｄの上部から底部まで充満した状態で行われる。以下、図２Ｇ〜図２Ｋに示す工程を行う。
【００６４】
第４実施形態によれば、空間１８ａ、１８ｂ、１８ｃ、１８ｄの上部から底部まで水素ガスが充満した状態で熱処理が行われるため、水素イオンが層間絶縁層であるＳｉＯ２層１３内に容易に拡散し、ＳｉＯ２層１３内の未結合手（ダングリング・ボンド）が不活性化される。これによって、ＳｉＯ２層１３の絶縁性が向上するとともにメモリ特性の信頼性が高められる。
【００６５】
（第５実施形態）
以下、図６Ａ〜図６Ｃを参照しながら、本発明の第５実施形態に係る縦構造ＮＡＮＤ型フラッシュメモリ装置の製造方法について説明する。第５実施形態では、バイアススパッタ法で堆積する材料層の形状についても説明する。
【００６６】
バイアススパッタ法を用いて、ＳｉＯ２イオン原子を基板３６の上表面に垂直な方向から入射した場合において、基板３６上に形成した円錐台状柱３７上、及びその外周にある基板３６上に堆積する材料層の時間変化を、図６Ａに示す（例えば、非特許文献１、２を参照）。
【００６７】
図６Ａ（ｂ）に示す基板３６と側面のなす傾斜角度がα（°）の円錐台状柱３７に、基板３６の表面に垂直な方向からイオン原子を入射させた場合において、円錐台状柱３７の側面の傾斜角度αに対する、円錐台状柱３７の側面における入射イオン原子材料層の堆積速度（デポジションレート）と剥離速度(リムーバルレート)との関係について、図６Ａを用いて説明する。堆積速度は、バイアススパッタ装置における陽極（アノード）と陰極（カソード）間の印加電圧に依存し、傾斜角度αには依存しない。また、印加電圧が高いほど堆積速度は大きい。一方、剥離速度は、図６Ａ（ａ）に示すように、傾斜角度αの増加に伴い大きくなり、傾斜角度α＝θｐで最大となってその後減少する。ここでθｐは７０°以上８０°以下である。このように剥離速度が傾斜角度αの増加に伴い大きくなるのは、傾斜角度αの増加に伴い、既に堆積した材料層へのイオン原子の進入経路の距離が長くなり、この長くなった進入経路において、入射したイオン原子と堆積材料層の原子との衝突機会が増え、より多くの堆積材料層の原子が放出されることによる。一方、傾斜角度αがθｐを超えると、既に堆積した材料層に対するイオン原子の進入が困難となり、より多くのイオン原子が堆積材料層の表面で反射され、入射したイオン原子と堆積材料層の原子との衝突機会が減り、剥離速度が減少するようになる。図６Ａ（ａ）に示すように、堆積速度Ａ−Ａ’の場合、傾斜角度αに依存せず、堆積速度は剥離速度よりも大きくなる。また、堆積速度Ｂ−Ｂ’の場合、堆積速度と剥離速度とが互いに等しくなる傾斜角度θａよりも小さい傾斜角度α（α＜θａ）では堆積速度が剥離速度よりも大きくなり、傾斜角度θａよりも大きい傾斜角度α（α＞θａ）では剥離速度が堆積速度よりも大きくなる。また、堆積速度Ｃ−Ｃ’の場合、ほとんどの傾斜角度αで、剥離速度が堆積速度よりも大きくなる。ここで、図６Ａ（ｃ）に示すように、堆積速度が剥離速度よりも大きくなる条件では、円錐台状柱３７と、その外周に位置する基板３６上に堆積された堆積材料層３８ａ１、３８ａ２、３８ａ３は、時間ｔ０（堆積開始前）、ｔ１、ｔ２、ｔ３の経過と共に、基板３６上と、円錐台状柱３７の側面及び上面において繋がって形成される。一方、図６Ａ（ｄ）に示すように、堆積速度が剥離速度よりも小さくなる条件では、円錐台状柱３７の側面での剥離速度が大きいことにより、基板３６上に堆積する堆積材料層３９ａ１、３９ａ２、３９ａ３と、円錐台状柱３７上に堆積する堆積材料層３９ｂ１、３９ｂ２、３９ｂ３とが、互いに分離して形成される。このように、円錐台状柱３７の側面の傾斜角度α及び堆積速度の設定を種種変更することにより、円錐台状柱３７上及びその側面への堆積材料層の形状を変えることができる。
【００６８】
以下、図６Ｂ、図６Ｃを参照しながら、本発明の第５実施形態に係る縦構造ＮＡＮＤ型フラッシュメモリ素子の製造方法について説明する。第５実施形態において、図６Ｂ、図６Ｃを用いて説明する工程以外は、第１実施形態の工程と同様である。
図６Ｂに示すように、図２Ｅに示すＳｉ柱４ａ、４ｂ、４ｃ、４ｄ上に形成したＳｉ３Ｎ４層２ａ、２ｂ、２ｃ、２ｄに代えて、円錐台形状であり、且つ、側面の傾斜角度がβであるＳｉ３Ｎ４層２Ａ、２Ｂ、２Ｃ、２Ｄを形成する。続いて、Ｓｉ柱４ａ、４ｂ、４ｃ、４ｄの側面表層に、トンネル絶縁層となるＳｉＯ２層１１ａ、１１ｂ、１１ｃ、１１ｄ（ＳｉＯ２層１１ｃは図示せず。）を形成する。さらに全体を覆うように、データ電荷蓄積絶縁層として機能するＳｉ３Ｎ４層１２と、層間絶縁層として機能するＳｉＯ２層１３とを形成する。
【００６９】
次に、図６Ｃに示すように、例えばバイアススパッタ法を用いて、導体材料原子（Ｎｉ原子、Ｓｉ原子）及びＳｉＯ２材料原子を、図６Ａ（ｄ）に示すように、円錐台状のＳｉ３Ｎ４層２Ａ、２Ｂ、２Ｃ、２Ｄの傾斜角度βに対して、堆積速度が剥離速度よりも小さくなる条件を用い、ｉ層基板１ａの表面に垂直な方向から入射させる。これにより、Ｓｉ柱４ａ、４ｂ、４ｃ、４ｄの外周に、導体層１４Ａ１、１４Ａ２、１４Ａｎと、ＳｉＯ２層１５ａ１、１５ａ２、１５ａｎとを形成する。これと同時に、Ｓｉ柱４ａ、４ｂ、４ｃ、４ｄ上に、円錐台形状を有し、それぞれが積層構造のドープドＳｉ層、ＳｉＯ２層からなる円錐状積層材料層４１ａ、４１ｂ、４１ｃ、４１ｄが形成される。円錐状積層材料層４１ａ、４１ｂ、４１ｃ、４１ｄが円錐形状となった後では、入射したＮｉ原子、Ｓｉ原子、ＳｉＯ２材料原子とは、この円錐状積層材料層４１ａ、４１ｂ、４１ｃ、４１ｄ上に堆積されないため、円錐状積層材料層４１ａ、４１ｂ、４１ｃ、４１ｄの高さＬｂは、Ｓｉ柱４ａ、４ｂ、４ｃ、４ｄの外周に形成された、導体層１４Ａ１、１４Ａ２、１４Ａｎの厚さと、ＳｉＯ２層１５ａ１、１５ａ２、１５ａｎの厚さとを合計した厚さＬａよりも短くなる。その後、図２Ｇ〜図２Ｌに示す工程を行う。
【００７０】
第１実施形態では、Ｓｉ柱４ａ、４ｂ、４ｃ、４ｄ上に形成した、導体層１４Ｂ１、１４Ｂ２、１４Ｂｎ、１４Ｃ１、１４Ｃ２、１４Ｃｎ、１４Ｄ１、１４Ｄ２、１４Ｄｎ、１４Ｅ１、１４Ｅ２、１４Ｅｎと、ＳｉＯ２層１５ｂ１、１５ｂ２、１５ｂｎ、１５ｃ１、１５ｃ２、１５ｃｎ、１５ｄ１、１５ｄ２、１５ｄｎ、１５ｅ１、１５ｅ２、１５ｅｎとを合計した厚さは、導体層１４Ａ１、１４Ａ２、１４Ａｎと、ＳｉＯ２層１５ａ１、１５ａ２、１５ａｎとを合計した厚さＬａとほぼ等しくなる。Ｌａが大きいと、この後の洗浄工程などによって、導体層１４Ｂ１、１４Ｂ２、１４Ｂｎ、１４Ｃ１、１４Ｃ２、１４Ｃｎ、１４Ｄ１、１４Ｄ２、１４Ｄｎ、１４Ｅ１、１４Ｅ２、１４Ｅｎと、ＳｉＯ２層１５ｂ１、１５ｂ２、１５ｂｎ、１５ｃ１、１５ｃ２、１５ｃｎ、１５ｄ１、１５ｄ２、１５ｄｎ、１５ｅ１、１５ｅ２、１５ｅｎと、が倒れたり、曲がったりする不良が発生し易くなる、これに対して、第５実施形態によれば、円錐状積層材料層４１ａ、４１ｂ、４１ｃ、４１ｄの高さＬｂは、Ｓｉ柱４ａ、４ｂ、４ｃ、４ｄの外周に形成された、導体層１４Ａ１、１４Ａ２、１４Ａｎと、ＳｉＯ２層１５ａ１、１５ａ２、１５ａｎとを合計した厚さＬａよりも短くなるので、その後に行われる洗浄工程等における円錐状積層材料層４１ａ、４１ｂ、４１ｃ、４１ｄの倒れや曲がりなどの不良の発生を防止することができる。
【００７１】
（第６実施形態）
以下、図７Ａ〜図７Ｂを参照しながら、本発明の第６実施形態に係る縦構造ＮＡＮＤ型フラッシュメモリ素子の製造方法を説明する。第６実施形態において、図７Ａ〜図７Ｂに示す工程以外は、第１実施形態と同様である。
【００７２】
図７Ａに示すように、傾斜角度がｉ層基板１ａの上表面に対して垂直なＳｉ柱４ａ、４ｂ、４ｃ、４ｄに代えて、円錐台形状を有する円錐台状Ｓｉ柱４ａａ、４ｂｂ、４ｃｃ、４ｄｄを形成する。円錐台状Ｓｉ柱４ａａ、４ｂｂ、４ｃｃ、４ｄｄでは、底部の直径が頂部の直径よりも大きい。次に、円錐台状Ｓｉ柱４ａａ、４ｂｂ、４ｃｃ、４ｄｄの側面表層に、例えば熱酸化法によってトンネル絶縁層となるＳｉＯ２層１１ａ、１１ｂ、１１ｃ、１１ｄ（ＳｉＯ２層１１ｃは図示せず。）を形成する。さらに全体を覆うように、データ電荷蓄積絶縁層として機能するＳｉ３Ｎ４層１２と、層間絶縁層として機能するＳｉＯ２層１３を形成する。ここでは、円錐台状Ｓｉ柱４ａａ、４ｂｂ、４ｃｃ、４ｄｄの底部周囲に形成したＳｉＯ２層１３の底部外周円の直径Ｌｃが、Ｓｉ３Ｎ４層２ａ、２ｂ、２ｃ、２ｄの側面周囲に形成したＳｉＯ２層１３の外周円の直径Ｌｄよりも小さくなるようにする。図２Ｆと同様に、Ｓｉ柱４ａａ、４ｂｂ、４ｃｃ、４ｄｄの側面に形成されたＳｉＯ２層１３の側面と、バイアススパッタ法で堆積された導体層１４Ａ１、１４Ａ２、１４Ａｎの側面とＳｉＯ２層１５ａ１、１５ａ２、１５ａｎの側面との間には、空間１８ａ、１８ｂ、１８ｃ、１８ｄが形成される。
【００７３】
図７Ｂ（ａ）に、図７Ａ（ａ）において一点鎖線で囲む領域Ｂの拡大図を示す。導体層１４Ａ１は、ニッケル（Ｎｉ）金属層１７ａ１の上下にドープドＳｉ層１６ａ１１、１６ａ１２を有する構造である。また、導体層１４Ａ２は、Ｎｉ層１７ａ２の上下にドープドＳｉ層１６ａ２１、１６ａ２２を有する構造である。また、導体層１４Ａｎは、Ｎｉ層１７ａｎの上下にドープドＳｉ層１６ａｎ１、１６ａｎ２を設けた構造を有する構造である。Ｎｉ層１７ａの厚さをＬ１、Ｎｉ層１７ａ２の厚さをＬ２、Ｎｉ層１７ａｎの厚さをＬｎとすると、Ｌ１＜Ｌ２＜Ｌｎであり、空間１８ａの幅が短いＮｉ層の厚さは薄く、空間１８ａの幅が長いＮｉ層の厚さは厚くなっている。
【００７４】
次に、図７Ｂ（ｂ）に示すように、図２Ｇと同様にして、例えば、５５０℃での熱処理を行うことにより、導体層１４Ａ１、１４Ａ２、１４Ａｎのシリサイド化を行い、ＳｉＯ２層１３の側面に接するワード線導体層１４ａ１、１４ａ２、１４ａｎを形成する。厚さがＬ１であるＮｉ層１７ａ１は、厚さがＬ２であるＮｉ層１７ａ２よりもドープドＳｉ層１６ａ１１、１６ａ１２に拡散するＮｉの原子数が少ないので、ワード線導体層１４ａ１の側面の、ＳｉＯ２層１５ａ１、１５ａ２、１５ａｎからＳｉＯ２層１３の側面に突出する突出部の長さが、ワード線導体層１４ａ２の側面の、ＳｉＯ２層１５ａ１、１５ａ２、１５ａｎからＳｉＯ２層１３の側面に突出する突出部の長さよりも短くなる。そして、厚さがＬ２であるＮｉ層１７ａ２は、厚さがＬｎであるＮｉ層１７ａｎよりもドープドＳｉ層１６ａ２１、１６ａ２２に拡散するＮｉの原子数が少ないので、ワード線導体層１４ａ２の側面の、ＳｉＯ２層１５ａ１、１５ａ２、１５ａｎからＳｉＯ２層１３の側面に突出する突出部の長さが、ワード線導体層１４ａｎの側面の、ＳｉＯ２層１５ａ１、１５ａ２、１５ａｎからＳｉＯ２層１３の側面に突出する突出部の長さよりも短くなる。
【００７５】
第６実施形態では、バイアススパッタ法を用いて、導体材料原子と、ＳｉＯ２材料原子とを、ｉ層基板１ａの上表面に垂直な方向から入射することで、円錐台状Ｓｉ柱４ａａ、４ｂｂ、４ｃｃ、４ｄｄの外周に、導体層１４Ａ１、１４Ａ２、１４Ａｎと、ＳｉＯ２層１５ａ１、１５ａ２、１５ａｎとを堆積する。この場合、導体層１４Ａ１、１４Ａ２、１４Ａｎ及びＳｉＯ２層１５ａ１、１５ａ２、１５ａｎと、円錐台状Ｓｉ柱４ａａ、４ｂｂ、４ｃｃ、４ｄｄの側面との間に、第１実施形態の空間１８ａ、１８ｂ、１８ｃ、１８ｄと同様に空間が形成される。これにより、第６実施形態によれば、第１実施形態と同様の効果が得られる。さらに、空間の幅に応じて、ワード線導体層１４ａ１、１４ａ２、１４ａｎの側面の、ＳｉＯ２層１５ａ１、１５ａ２、１５ａｎからＳｉＯ２層１３の側面に突出する突出部の長さを変化させることにより、以下の効果が得られる。
１．ワード線導体層１４ａ１、１４ａ２、１４ａｎの側面をＳｉＯ２層１３の側面と接触させる場合においては、ワード線導体層１４ａ１、１４ａ２、１４ａｎの側面のＳｉＯ２層１３側面への応力を均一にすることができる。
２．ワード線導体層１４ａ１、１４ａ２、１４ａｎの側面をＳｉＯ２層１３の側面と接触させない場合においては、ワード線導体層１４ａ１、１４ａ２、１４ａｎの側面とＳｉＯ２層１３の側面との間の距離を互いに等しくすることにより、ワード線導体層１４ａ１、１４ａ２、１４ａｎに印加するデータ書き込み電圧、データ消去電圧を互いに等しくすることができる。
【００７６】
また、第６実施形態によれば、円錐台状Ｓｉ柱４ａａ、４ｂｂ、４ｃｃ、４ｄｄの傾斜角度に応じて、Ｎｉ層１７ａ１、１７ａ２、１７ａｎの導体層１４Ａ１、１４Ａ２、１４Ａｎの上下方向での位置を、その中間位置よりも上方に位置させることにより、ワード線導体層１４ａ１、１４ａ２、１４ａｎの側面の傾斜を、ＳｉＯ２層１３の側面の傾斜と等しくすることができる。これにより、ワード線導体層１４ａ１、１４ａ２、１４ａｎの側面をＳｉＯ２層１３の側面と接触させる場合においては、ワード線導体層１４ａ１、１４ａ２、１４ａｎの側面からＳｉＯ２層１３の側面に付加される応力を均一とすることができる。一方、ワード線導体層１４ａ１、１４ａ２、１４ａｎの側面をＳｉＯ２層１３の側面と接触させない場合においては、ワード線導体層１４ａ１、１４ａ２、１４ａｎの側面とＳｉＯ２層１３の側面との間に形成される電界を均一とすることができる。なお、Ｓｉ柱４ａ、４ｂ、４ｃ、４ｄの形状は、以上のように円錐台形状でなくとも、Ｓｉ柱４ａ、４ｂ、４ｃ、４ｄの外周部に形成したＳｉＯ２層１３の水平方向の断面での外周円の中で最大の直径が、Ｓｉ３Ｎ４層２ａ、２ｂ、２ｃ、２ｄの外周に形成したＳｉＯ２層１３の外周円の直径よりも短くなるような樽型Ｓｉ柱であっても、第１実施形態と同様の効果が得られる。このように、Ｓｉ柱４ａ、４ｂ、４ｃ、４ｄが、円錐台、樽型のような形状をしている場合、導体層１４Ａ１、１４Ａ２、１４Ａｎの、例えば、空間１８ａ、１８ｂ、１８ｃ、１８ｄの水平方向での幅に応じて、Ｎｉ層１７ａ１、１７ａ２、１７ａｎの厚みを調節し、シリサイド化によるワード線導体層１４ａ１、１４ａ２、１４ａｎの側面の突出部の長さを変化させることで、ワード線導体層１４ａ１、１４ａ２、１４ａｎを均一の応力でＳｉＯ２層１３に接触させることが好ましい。
【００７７】
（第７実施形態）
以下、図８Ａ〜図８Ｇを参照しながら、本発明の第７実施形態に係る縦構造ＮＡＮＤ型フラッシュメモリ装置の製造方法について説明する。ここで、（ａ）は平面図であり、（ｂ）は（ａ）におけるＸ−Ｘ’線に沿う断面構造図である。また、Ｓｉ柱４ａ、４ｂは図２Ｂ〜図２ＫにおけるＳｉ柱４ａ、４ｂに対応する。
【００７８】
図８Ａに示すように、Ｓｉ柱４ａ、４ｂが形成されたメモリ素子領域４２の外周に、ｉ層基板１ａに対して傾斜角度θｋで傾斜した外周部ｉ層４３ａ、４３ｂ(外周部ｉ層４３ａ、４３ｂはメモリ素子領域４２の外周部で繋がっている。)を形成する。続いて、図２Ｃ〜図２Ｈに示す工程を行うことで、Ｎ＋層５ａ、ＳｉＯ２層９、ＳｉＯ２層６ａ、６ｂ、ドープドＳｉ層７、ＳｉＯ２層１１ａａ、１１ｂｂ、Ｓｉ３Ｎ４層１２ａ、ＳｉＯ２層１３ａ、ＳｉＯ２層１３ａ側面に接触したワード線導体層１４ａ１、１４ａ２、１４ａｎと、ＳｉＯ２層１３ａ側面と離れているＳｉＯ２層１５ａ１、１５ａ２、１５ａｎを形成する。続いて、Ｓｉ柱４ａ、４ｂの外周を覆うように、ＨｆＯ２層２５を形成する。
その後、Ｓｉ柱４ａ、４ｂ上にＳｉ３Ｎ４層２ａ、２ｂを残存させる。ＳｉＯ２層９、ドープドＳｉ層７、ワード線導体層１４ａ１、１４ａ２、１４ａｎ、ＳｉＯ２層１５ａ１、１５ａ２、１５ａｎは、例えばバイアススパッタ法を用いることで、材料原子をｉ層基板１ａの上表面に垂直な方向から入射して形成する。それぞれのバイアススパッタによる堆積は、図６Ａ（ｃ）を参照して説明したように、堆積速度が剥離速度よりも大きくなる傾斜角度θｋの条件で行う。また、ＳｉＯ２層１１ａａ、１１ｂｂ、Ｓｉ３Ｎ４層１２ａ、ＳｉＯ２層１３ａはＡＬＤ法を用いて形成する。これによって、ＳｉＯ２層９、ドープドＳｉ層７、Ｓｉ３Ｎ４層１２ａ、ＳｉＯ２層１３ａ、ワード線導体層１４ａ１、１４ａ２、１４ａｎ、ＳｉＯ２層１５ａ１、１５ａ２、１５ａｎ、ＨｆＯ２層２５は、Ｓｉ柱４ａ、４ｂの外周において、外周部ｉ層４３ａ、４３ｂに繋がり形成される。次に、リソグラフィ法とＲＩＥエッチング法とを用いて、Ｓｉ柱４ａ、４ｂを含み、且つ、Ｓｉ柱４ａ、４ｂ間と外周部ｉ層４３ｂ上とに繋がるドープドＳｉ層７、Ｓｉ３Ｎ４層１２ａ、ＳｉＯ２層１３ａ、ワード線導体層１４ａ１、１４ａ２、１４ａｎ、ＳｉＯ２層１５ａ１、１５ａ２、１５ａｎ、ＨｆＯ２層２５を形成する。
【００７９】
次に、図８Ｂに示すように、ＣＶＤ法を用いてＳｉＯ２層４５を堆積し、その後にＣＭＰ（Chemical Mechanical Polishing）法によって平坦化することで、その上表面の高さが、外周部ｉ層４３ｂ上のＳｉＯ２層２３ａの上表面の高さよりも高い位置にあるＳｉＯ２層４５を形成する。
【００８０】
次に、図８Ｃに示すように、ＣＭＰ法を用いて、ＳｉＯ２層４５、ドープドＳｉ層７、Ｓｉ３Ｎ４層１２ａ、ＳｉＯ２層１３ａ、ワード線導体層１４ａ１、１４ａ２、１４ａｎ、ＳｉＯ２層１５ａ１、１５ａ２、１５ａｎ、ＨｆＯ２層２５を、その上表面の高さが、外周部ｉ層４３ａ、４３ｂ上のＳｉＯ２層９の上表面の高さにほぼ一致するように研磨することで表面を平坦化する。これにより、メモリ素子領域４２内に、ＳｉＯ２層４５ａがＳｉ柱４ａ、４ｂを囲んだ状態で埋め込まれる。
【００８１】
次に、図８Ｄに示すように、外周部ｉ層４３ｂ上において上表面が露出しているドープドＳｉ層７、Ｓｉ３Ｎ４層１２ａ、ＳｉＯ２層１３ａ、ワード線導体層１４ａ１、１４ａ２、１４ａｎ、ＳｉＯ２層１５ａ１、１５ａ２、１５ａｎ、ＨｆＯ２層２５上に、絶縁層であるＳｉ３Ｎ４層４６を形成する。続いて、リソグラフィ法及びＲＩＥ法を用いてＳｉＯ２層９をエッチングすることで、ＳｉＯ２層４７ａ、４７ｂを形成する。続いて、ＳｉＯ２層４７ａ、４７ｂをマスクとして用い、外周部ｉ層４３ａを、例えばＲＩＥ法を用いてエッチングすることで、底面の垂直方向の位置がＳｉ柱４ａ、４ｂの外周部にあるＨｆＯ２層２５の上表面の高さ位置とほぼ一致するように、Ｓｉ柱４８ａ、４８ｂを形成する。その後、例えばエッチバック法を用いて、メモリ素子領域４２上のＳｉＯ２層４５ａ、ＳｉＯ２層９を、その上表面の高さがＨｆＯ２層２５の上表面の高さとほぼ一致するようにエッチングする。
【００８２】
次に、図８Ｅに示すように、Ｓｉ柱４８ａの底部に、リソグラフィ法、アクセプタ不純物イオン注入法、及び熱拡散法を用いることで、Ｐ＋層５１ａを形成する。これと同様にＳｉ柱４８ｂの底部に、リソグラフィ法、アクセプタ不純物イオン注入法、熱拡散法を用いて、Ｎ＋層５２ａを形成する。続いて、Ｓｉ柱４ａ、４ｂ、４８ａ、４８ｂの外周全体に、ＳｉＯ２層５０を形成する。その後、Ｓｉ柱４ａ、４ｂ、４８ａ、４８ｂを覆うように、ＡＬＤ法を用いてＨｆＯ２層５３と単層のＴｉＮ層５４とを全体に堆積する。
【００８３】
次に、図８Ｆに示すように、リソグラフィ法とＲＩＥ法とを用いて、ＴｉＮ層５４をエッチングすることで、Ｓｉ柱４８ａ、４８ｂを囲み、且つＳｉ柱４８ａ、４８ｂに繋がるＴｉＮ層５４ａを形成する。これと同時にＳｉ柱４ａ、４ｂを囲み、且つＳｉ柱４ａ、４ｂに繋がるＴｉＮ層５４ｂを形成する。続いて、Ｓｉ柱４ａ、４ｂ、４８ａ、４８ｂの頂部にあるＨｆＯ２層５３、ＴｉＮ層５４ａ、５４ｂを除去する。その後、リソグラフィ法、イオン注入法を用いて、Ｓｉ柱４８ａの頂部にＰ＋層５１ｂを形成し、Ｓｉ柱４８ｂ、４ａ、４ｂの頂部にＮ＋層５２ｂ、５５ａ、５５ｂを形成する。
【００８４】
次に、図８Ｇに示すように、ＣＶＤ法を用いてＳｉＯ２を堆積し、その後にＣＭＰ法を用いて、表面が平滑に研磨されたＳｉＯ２層５６を、その表面の高さが外周部ｉ層４３ｂよりも上方になるように形成する。続いて、Ｓｉ柱４８ａ上にコンタクトホール５７ａ、Ｓｉ柱４８ｂ上にコンタクトホール５７ｂ、ＴｉＮ層５４ａ上にコンタクトホール５７ｃ、外周部ｉ層４３ａの表層に形成されたＰ＋層５１ａとＮ＋層５２ａの境界線上に、コンタクトホール５７ｄをそれぞれ形成する。続いて、コンタクトホール５７ａを介して、Ｐ＋層５１ｂと接続した電源配線金属層Ｖｄｄと、コンタクトホール５７ｂを介してＮ＋層５２ｂと接続したグランド配線金属層Ｖｓｓと、コンタクトホール５７ｃを介してＴｉＮ層５４ａと接続した入力配線金属層Ｖｉｎと、コンタクトホール５７ｄを介してＰ＋領域５１ａ、Ｎ＋領域５２ａと接続した出力配線金属層Ｖｏｕｔとをそれぞれ形成する。続いて、全体を覆うように、ＣＶＤ法とＣＭＰ法とを用いることで、表面が平滑なＳｉＯ２層５８を形成する。続いて、ＴｉＮ層５４ｂ上にコンタクトホール５９ａを、Ｓｉ柱４ａ上にコンタクトホール５９ｂを、外周部ｉ層４３ｂの上部まで持ち上げられたワード線導体層１４ａ１上にコンタクトホール５９ｄを、外周部ｉ層４３ｂの上部まで持ち上げられたワード線導体層１４ａ２上にコンタクトホール５９ｅを、外周部ｉ層４３ｂの上部まで持ち上げられたワード線導体層１４ａｎ上にコンタクトホール５９ｆを形成する。その後、コンタクトホール５９ａを介してＴｉＮ層５４ｂと接続したドレイン側選択ゲート配線金属層ＳＧＤと、コンタクトホール５９ｂを介してＮ＋層５５ａと接続したビット線配線金属層ＢＬａと、コンタクトホール５９ｃを介してＮ＋層５５ｂと接続したビット線配線金属層ＢＬｂと、コンタクトホール５９ｄを介してワード線導体層１４ａ１と接続したワード線配線金属層ＷＬ１と、コンタクトホール５９ｅを介してワード線導体層１４ａ２と接続したワード線配線金属層ＷＬ２と、コンタクトホール５９ｆを介してワード線導体層１４ａｎと接続したワード線配線金属層ＷＬｎとが形成される。これと同様にして、Ｎ＋層５ａはコモンソース配線層に、ドープドＳｉ層７はソース側選択ゲート配線層にそれぞれ接続される（コモンソース配線層、ソース側選択ゲート配線層は図示せず。）。
【００８５】
図８Ｇに示すように、外周部ｉ層４３ａ上において、Ｐ＋層５１ａがソースとして機能し、Ｐ＋層５１ｂがドレインとして機能し、Ｐ＋層５１ａ、５１ｂ間のＳｉ柱４８ａがチャネルとして機能し、ＴｉＮ層５４ａがゲートとして機能するＰチャネルＳＧＴ（Surrounding Gate MOS Transistor）と、Ｎ＋層５２ａがソースとして機能し、Ｎ＋層５２ｂがドレインとして機能し、Ｎ＋層５２ａ、５２ｂ間のＳｉ柱４８ｂがチャネルとして機能し、ＴｉＮ層５４ａがゲートとして機能するＮチャネルＳＧＴとが形成される（ＳＧＴに関しては、例えば、特許文献３を参照）。Ｓｉ柱４８ａ、４８ｂに形成されたＮチャネルＳＧＴ、ＰチャネルＳＧＴからＣＭＯＳインバータ回路が形成され、メモリ素子領域４２におけるＳｉ柱４ａ、４ｂには、図１に示すような、ｎ段のメモリセル・トランジスタが直列に接続された縦構造ＮＡＮＤ型フラッシュメモリ素子が形成される。
【００８６】
第７実施形態によれば、以下の効果が奏される。
１．Ｓｉ柱４８ａに形成されたＰチャネルＳＧＴと、Ｓｉ柱４８ｂに形成されたＮチャネルＳＧＴと、Ｓｉ柱４ａとＳｉ柱４ｂとの頂部に形成された縦構造ＮＡＮＤ型フラッシュメモリ素子のドレイン側選択トランジスタとが、互いに同じ高さに形成される。これにより、ＰチャネルＳＧＴと、ＮチャネルＳＧＴと、ドレイン側選択トランジスタのゲート絶縁層であるＨｆＯ２層５３とを同時に形成することができる。これと同様に、ＰチャネルＳＧＴと、ＮチャネルＳＧＴと、ドレイン側選択トランジスタのゲート導体層であるＴｉＮ層５４ａ、５４ｂとを同時に形成することができる。これと同様に、ＮチャネルＳＧＴのＮ＋層５２ｂと、縦構造ＮＡＮＤ型フラッシュメモリ素子のＮ＋層５５ａ、５５ｂとを同時に形成することができる。このように、外周部ｉ層４３ａ上に形成するＰチャネルＳＧＴとＮチャネルＳＧＴからなる周辺回路の形成に必要な工程と、縦構造ＮＡＮＤ型フラッシュメモリ素子のドレイン側選択トランジスタ形成に必要な工程の多くが共通化できる。これにより、製造するＮＡＮＤ型フラッシュメモリ装置の低コスト化が実現される。
２．縦構造ＮＡＮＤ型フラッシュメモリ素子においてワード線導体層として機能するワード線導体層１４ａ１、１４ａ２、１４ａｎと、各ワード線導体層１４ａ１、１４ａ２、１４ａｎとを絶縁するためのＳｉＯ２層１５ａ１、１５ａ２、１５ａｎとは、バイアススパッタ法を用いて、ｉ層基板１ａの表面に垂直な方向から材料原子を入射させることにより形成した。この材料原子の堆積について、Ｓｉ柱４ａ、４ｂにおいては、Ｓｉ３Ｎ４層２ａ、２ｂをマスクとして用い、外周部ｉ層４３ａ、４３ｂの側面角度θｋに対して、バイアススパッタの堆積速度が剥離速度よりも大きくなる条件で形成した。これにより、Ｓｉ柱４ａ、４ｂの外周に空間１８ａ、１８ｂを形成することができるとともに、ワード線導体層１４ａ１、１４ａ２、１４ａｎ、ＳｉＯ２層１５ａ１、１５ａ２、１５ａｎは外周部ｉ層４３ｂの側面に繋がるように形成される。この結果、ワード線配線金属層ＷＬ１、ＷＬ２、ＷＬｎを、底面が同じ高さであるコンタクトホール５９ｄ、５９ｅ、５９ｆを介して形成することができる。このため、ワード線配線金属層ＷＬ１、ＷＬ２、ＷＬｎを形成するための工程が簡略化され、ＮＡＮＤ型フラッシュメモリ装置の製造の低コスト化が実現される。
【００８７】
なお、第１実施形態では、ワード線導体層１４ａ１とＳｉＯ２層１５ａ１を１つの組とすると、少なくとも３つの組のワード線導体層１４ａ１、１４ａ２、１４ａｎと、ＳｉＯ２層１５ａ１、１５ａ２、１５ａｎとを、縦構造ＮＡＮＤフラッシュメモリに適用したが、そのような構造は、一組のワード線導体層１４ａ１とＳｉＯ２層１５ａ１とからなる、例えばＮＯＲ型など他のＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）装置にも適用することができる。このことは、本発明に係る他の実施形態においても同様に適用可能である。
【００８８】
第１実施形態では、バイアススパッタ法を用いて、導体材料原子と、ＳｉＯ２材料原子とを、ｉ層基板１ａの上表面に垂直な方向から入射することで、Ｓｉ柱４ａ、４ｂ、４ｃ、４ｄの外周に、導体層１４Ａ１、１４Ａ２、１４Ａｎと、ＳｉＯ２層１５ａ１、１５ａ２、１５ａｎとを形成したが、導体材料と、ＳｉＯ２材料とを、ｉ層基板１ａの上表面に垂直な方向から入射することで、導体層１４Ａ１、１４Ａ２、１４Ａｎと、ＳｉＯ２層１５ａ１、１５ａ２、１５ａｎとを形成することが可能な方法であれば、他の方法を用いても良い。このことは、本発明に係る他の実施形態においても同様に適用可能である。
【００８９】
なお、第１実施形態における、ドープドＳｉ層１６ａ１１、１６ａ１２、１６ａ２１、１６ａ２２、１６ａｎ１、１６ａｎ２は、アモルファスＳｉ、又はポリＳｉであってもよい。また、Ｎｉ原子によるシリサイド化によりワード線導体層１４ａ１、１４ａ２、１４ａｎの低抵抗化がなされるので、ドナー、またはアクセプタ不純物を含まないＳｉ層であってもよい。このことは、本発明に係る他の実施形態においても同様に適用可能である。
【００９０】
第１実施形態における、ワード線導体層１４ａ１、１４ａ２、１４ａｎは、導電性を有する材料層であってもよい。このことは、本発明に係る他の実施形態においても同様に適用可能である。
【００９１】
第１実施形態における、トンネル絶縁層として機能するＳｉＯ２層１１ａ、１１ｂ、１１ｃ、１１ｄ、データ電荷蓄積層として機能するＳｉ３Ｎ４層１２ａ、層間絶縁層として機能するＳｉＯ２層１３ａは、それぞれの層の機能を実現できる材料層であれば、他の材料層を用いてもよい。このことは、本発明に係る他の実施形態においても同様に適用可能である。
【００９２】
第１実施形態では、データ電荷蓄積層として機能するＳｉ３Ｎ４層１２ａと、層間絶縁層として機能するＳｉＯ２層１３ａとは、独立した材料層より形成した。これに限られず、例えばＳｉ３Ｎ４層１２ａを形成し、これに連続して酸素ガスを導入して酸素を含むＳｉＮＯ層を層間絶縁層として形成してもよい。このことは、本発明に係る他の実施形態においても同様に適用可能である。
【００９３】
第１実施形態では、ソース側選択ゲート導体層、及びドレイン側選択ゲート導体層として、ドープドＳｉ層７、２０ａを例とした。これに限られず、導体層であれば、他の材料層であってもよい。このことは、本発明に係る他の実施形態においても同様に適用可能である。
【００９４】
第１実施形態では、ＮＡＮＤ型フラッシュメモリ素子をＳｉ柱４ａ、４ｂ、４ｃ、４ｄに形成した。これに限られず、他の半導体柱を用いてもよい。このことは、本発明に係る他の実施形態においても同様に適用可能である。
【００９５】
第１実施形態では、真円状のレジスト層３ａ、３ｂ、３ｃ、３ｄを形成した後に、レジスト層３ａ、３ｂ、３ｃ、３ｄをマスクにＳｉ３Ｎ４膜を、例えばＲＩＥ（Reactive Ion Etching）法を用いてエッチングして、Ｓｉ３Ｎ４層２ａ、２ｂ、２ｃ、２ｄを形成した。レジスト層３ａ、３ｂ、３ｃ、３ｄ、Ｓｉ３Ｎ４層２ａ、２ｂ、２ｃ、２ｄの平面視での形状は真円形に限らず、楕円状や矩形状であってもよい。このことは、本発明に係る他の実施形態においても同様に適用可能である。
【００９６】
第１実施形態では、レジスト層３ａ、３ｂ、３ｃ、３ｄと、Ｓｉ３Ｎ４層２ａ、２ｂ、２ｃ、２ｄとの両層をマスクとして用い、例えばＲＩＥ法を用いてｉ層基板１をエッチングすることで、Ｓｉ柱４ａ、４ｂ、４ｃ、４ｄを形成した。これに限られず、レジスト層３ａ、３ｂ、３ｃ、３ｄと、Ｓｉ３Ｎ４層２ａ、２ｂ、２ｃ、２ｄとの両層をエッチングマスクとして用いず、いずれか一方のみをエッチングマスクとして用いることで、ｉ層基板１のエッチングを行うこともできる。また、レジスト層３ａ、３ｂ、３ｃ、３ｄと、Ｓｉ３Ｎ４層２ａ、２ｂ、２ｃ、２ｄが有する機能を実現可能なものであれば、他の材料層を用いてもよい。また、この材料層は多層構造であっても良い。このことは、本発明に係る他の実施形態においても同様に適用可能である。
【００９７】
第１実施形態では、ワード線として機能するワード線導体層１４ａ１、１４ａ２、１４ａｎ、ソース側選択線として機能するドープドＳｉ層７はＳｉ柱４ａ、４ｂ、４ｃ、４ｄの外周に繋がり形成された構造とした。このような構造だけでなく、装置動作の仕様に従って、ドレイン側選択線として機能するドープドＳｉ層２０ａ、２０ｂと同様に、Ｓｉ柱４ａ、４ｂの外周に繋がるドープドＳｉ層と、Ｓｉ柱４ｃ、４ｄの外周に繋がるドープドＳｉ層とに分離した構造であってもよい。このことは、本発明に係る他の実施形態においても同様に適用可能である。
【００９８】
第１実施形態では、Ｓｉ柱４ａ、４ｂ、４ｃ、４ｄの底部に、コモンソースのＮ＋層５ａがあり、頂部にドレインのＮ＋層２４ａ、２４ｂ、２４ｃ、２４ｄがある構造とした。これに限られず、１つのＮＡＮＤ型フラッシュメモリ素子を２つのＳｉ柱で形成する縦型ＮＡＮＤ型フラッシュメモリ素子（例えば、特許文献４を参照）にも本発明の技術思想を適用することができる。この場合、コモンソースＮ＋層５ａ、ドレインＮ＋層２４ａ、２４ｂ、２４ｃ、２４ｄは、Ｓｉ柱４ａ、４ｂ、４ｃ、４ｄの頂部に形成され、ＮＡＮＤ型フラッシュメモリ素子のチャネルは、コモンソースＮ＋層に繋がる一方のＳｉ柱のチャネルと、これに隣接し、且つ、Ｓｉ柱の頂部に位置するとともにドレインＮ＋層に接続される他方のＳｉ柱のチャネルとに繋がるように構成される。このことは、本発明に係る他の実施形態においても同様に適用可能である。
【００９９】
第１実施形態では、ワード線として機能するワード線導体層１４ａ１、１４ａ２、１４ａｎ、ソース側選択線として機能するドープドＳｉ層７は、Ｓｉ柱４ａ、４ｂ、４ｃ、４ｄの外周に繋がる構造とした。このような構造だけでなく、装置動作の仕様に従って、ドレイン側選択線として機能するドープドＳｉ層２０ａ、２０ｂと同様に、Ｓｉ柱４ａ、４ｂの外周に繋がるドープドＳｉ層と、Ｓｉ柱４ｃ、４ｄの外周に繋がるドープドＳｉ層とに分離した構造であってもよい。このことは、本発明に係る他の実施形態においても同様に適用可能である。
【０１００】
第１実施形態では、ワード線として機能するワード線導体層１４ａ１、１４ａ２、１４ａｎが、Ｓｉ柱４ａ、４ｂ、４ｃ、４ｄの外周を連続して囲む構造とした。しかしこのような構造だけでなく、ワード線導体層１４ａ１、１４ａ２、１４ａｎが、Ｓｉ柱４ａ、４ｂ、４ｃ、４ｄの外周において２つに分離され、分離されたワード線導体層１４ａ１、１４ａ２、１４ａｎが、電気的に独立に駆動される半導体装置（例えば、特許文献５を参照）にも本発明の技術思想を適用することができる。このことは、本発明に係る他の実施形態においても同様に適用可能である。
【０１０１】
第３実施形態では、空間１８ａ、１８ｂ、１８ｃ、１８ｄをＨｆＯ２層２３で充填した。このＨｆＯ２層２３は空間１８ａ、１８ｂ、１８ｃ、１８ｄに充填される絶縁層であれば、その他の材料層であってもよい。このことは、本発明に係る他の実施形態においても同様に適用可能である。
第１実施形態では、例えば、５５０℃での熱処理を行うことにより、導体層１４Ａ１、１４Ａ２、１４Ａｎをシリサイド化し、導体層１４Ａ１、１４Ａ２、１４Ａｎの体積を増加させることで、その側面がＳｉＯ２層１３の側面と接するワード線導体層１４ａ１、１４ａ２、１２ａｎを形成した。このような例えば５５０℃での熱処理は、１度だけ実行することに限られず、複数回実行しても良い。また、このような熱処理は、導体層１４Ａ１、１４Ａ２、１４Ａｎが形成された後であれば、最終工程までのいずれか、または、図２Ｇ〜図２Ｋに対応する、いずれかの工程で行うことができる。
【０１０２】
第４実施形態における水素熱処理について、第１実施形態を例にして説明した。このことは、本発明に係る他の実施形態においても同様に適用可能である。
【０１０３】
第４実施形態における水素熱処理は、空間１８ａ、１８ｂが形成されてから、空間１８ａ、１８ｂが閉じられるまでのいずれかの時点で行えばよい。このことは、本発明に係る他の実施形態においても同様に適用可能である。
【０１０４】
第５実施形態では、Ｓｉ３Ｎ４層２ａ、２ｂ、２ｃ、２ｄに代えて円錐台状Ｓｉ３Ｎ４層２Ａ、２Ｂ、２Ｃ、２Ｄを形成し、この円錐台状Ｓｉ３Ｎ４層２Ａ、２Ｂ、２Ｃ、２Ｄ上に、円錐状積層材料層４１ａ、４１ｂ、４１ｃ、４１ｄを形成した。円錐状積層材料層４１ａ、４１ｂ、４１ｃ、４１ｄは、このように円錐形状でなくても、先細りの形状であればよい。このことは、本発明に係る他の実施形態においても同様に適用可能である。
【０１０５】
第７実施形態では、Ｓｉ柱４８ａ、４８ｂの底面の高さがＳｉＯ２層５３の上表面の高さにほぼ一致するようにした。しかしこれに限られず、Ｓｉ柱４８ａ、４８ｂにＳＧＴが形成される限り、Ｓｉ柱４８ａ、４８ｂの底面の高さは、ＨｆＯ２層２３表面の高さ近傍であればよい。
【０１０６】
第７実施形態では、単層のＴｉＮ層５４を用いた。しかしこれに限られず、単層のＴｉＮ層５４に代えて、例えばポリＳｉ層と２層構造、または他の複数層よりなる材料層を用いることも可能である。
【０１０７】
第７実施形態では、コンタクトホール５９ｄ、５９ｅ、５９ｆを、ＮＡＮＤ型フラッシュメモリ素子が形成されたＳｉ柱４ａ、４ｂの中心線Ｘ−Ｘ’線の近傍に形成した。しかしこれに限られず、ワード線導体層１４ａ１、１４ａ２、１４ａｎは、メモリ素子領域４２の全域に繋がって形成されているので、図８Ｇに示すように、必ずしもＸ−Ｘ’線の近傍に集合させて形成する必要はない。
【０１０８】
第７実施形態では、外周部ｉ層４３ａ上のＳｉ柱４８ａ、４８ｂに形成されたＮチャネル、ＰチャネルＳＧＴからなるＣＭＯＳインバータ回路が形成された例とした。しかしこれに限られず、他のＳＧＴを用いた回路を形成した場合にも、本発明の技術思想が適用されることは言うまでもない。
【０１０９】
［付記１］
半導体基板と、
前記半導体基板上において、前記半導体基板の表面に対して垂直な方向に延びる第１の半導体柱と、
前記第１の半導体柱の外周を囲むトンネル絶縁層と、
前記トンネル絶縁層の外周を囲むデータ電荷蓄積絶縁層と、
前記データ電荷蓄積絶縁層の外周を囲む第１の層間絶縁層と、
前記第１の層間絶縁層の外周を囲む第１の導体層と、
前記第１の導体層の上面又は下面に接するとともに、前記第１の層間絶縁層の側面に対向する側面が、前記第１の導体層の、前記第１の層間絶縁層の側面に対向する側面よりも前記第１の層間絶縁層の側面からさらに長い距離で離間している第２の層間絶縁層と、を備え、
前記第１の導体層の前記側面が、前記第１の層間絶縁層の側面と接触しているか、又は離間しており、
前記第１の導体層と前記第２の層間絶縁層とを一組とする積層材料層が、前記半導体基板の上表面に垂直な方向に単層又は複数層形成されており、
前記第１の導体層に印加される電圧により、前記トンネル絶縁層を介した前記第１の半導体柱と前記データ電荷蓄積絶縁層との間でのデータ電荷の移動によるデータ書き込み及び消去、又は前記データ電荷蓄積絶縁層によるデータ電荷の保持が行なわれる、
ことを特徴とする柱状半導体メモリ装置。
［付記２］
前記第１の層間絶縁層の側面と前記第２の層間絶縁層の前記側面の間に空間が形成されている、
ことを特徴とする付記１に記載の柱状半導体メモリ装置。
［付記３］
前記第１の層間絶縁層の側面と前記第２の層間絶縁層の前記側面との間に第３の層間絶縁層が形成されており、
前記第３の層間絶縁層は、前記第１の層間絶縁層の側面と前記第１の導体層の側面との間にも存在している、
ことを特徴とする付記１に記載の柱状半導体メモリ装置。
［付記４］
前記積層材料層の最上部にある前記第１の導体層の前記側面が、前記第１の層間絶縁層の側面と接触する一方、
前記積層材料層の最上部にある前記第１の導体層よりも下方にある前記第１の導体層の前記側面が、前記第１の層間絶縁層の側面と離間している、
ことを特徴とする付記１に記載の柱状半導体メモリ装置。
［付記５］
前記第１の層間絶縁層の側面と前記第２の層間絶縁層の前記側面との間にある前記空間の幅が短い位置にある、前記第１の導体層の、前記第２の層間絶縁層の前記側面から前記第１の層間絶縁層の側面に突出する突出部の長さが、前記第１の層間絶縁層の側面と前記第２の層間絶縁層の前記側面との間にある前記空間の幅が長い位置にある、前記第１の導体層の、前記第２の層間絶縁層の前記側面から前記第１の層間絶縁層の側面に突出する突出部の長さよりも短い、ことを特徴とする付記１に記載の柱状半導体メモリ装置。
［付記６］
前記積層材料層が複数層形成されており、
前記積層材料層の上方に形成され、前記第１の半導体柱の外周を囲む第１のゲート絶縁層と、
前記第１のゲート絶縁層の外周を囲む第２の導体層と、
前記第１の半導体柱の頂部に形成された、ドナーまたはアクセプタ不純物を含む第１の不純物領域と、を有し、
前記積層材料層の前記第１の導体層が、ワード線配線金属層に接続され、
前記第２の導体層が、ソース側選択ゲート配線金属層、又はドレイン側選択ゲート配線金属層に接続され、
前記第１の不純物領域が、コモンソース配線金属層、又はビット線配線金属層に接続され、
前記第１の半導体柱にＮＡＮＤ型フラッシュメモリ素子が形成されている、
ことを特徴とする付記１に記載の柱状半導体メモリ装置。
［付記７］
前記積層材料層が複数層形成されており、
前記積層材料層の下方に形成され、前記第１の半導体柱の外周を囲む第２のゲート絶縁層と、
前記第２のゲート絶縁層の外周を囲む第３の導体層と、
前記積層材料層の下方、且つ、前記第１の半導体柱の底部に形成され、前記第１の不純物領域と同じ導電型を有する第２の不純物領域とを有し、
前記積層材料層の前記第１の導体層が、ワード線配線金属層に接続され、
前記第３の導体層が、ソース側選択ゲート配線金属層に接続され、
前記第２の不純物領域が、コモンソース配線金属層に接続され、
前記第２の導体層が、ドレイン側選択ゲート配線金属層に接続され、
前記第１の不純物領域が、ビット線配線金属層に接続されることで、
前記第１の半導体柱にＮＡＮＤ型フラッシュメモリ素子が形成されている、
ことを特徴とする付記６に記載の柱状半導体メモリ装置。
［付記８］
前記第１の半導体柱が形成されたメモリ素子領域の外周部に、上面の高さが、前記第１の半導体柱の頂部の高さとほぼ一致するように形成された第１の外周部半導体領域と、
前記第１の外周部半導体領域に含まれる第２の外周部半導体領域に形成され、頂部の高さが、前記第１の半導体柱の頂部の高さとほぼ一致しており、且つ、底面の高さが、前記第２の導体層の底面の高さとほぼ一致している第２の半導体柱と、
前記第２の半導体柱の外周部を囲む第３のゲート絶縁層と、
前記第３のゲート絶縁層の外周を囲むように形成され、前記第２の導体層と上下端の高さがほぼ一致している第４の導体層と、
前記第４の導体層の上方、且つ前記第２の半導体柱の頂部に形成され、ドナー又はアクセプタ不純物を含む第３の不純物領域と、
前記第４の導体層の下方、且つ、前記第２の半導体柱の底部に形成され、前記第３の不純物領域と同じ導電型を有する第４の不純物領域と、を備え、
前記第３の不純物領域及び前記第４の不純物領域の一方がソースである場合に、他方がドレインであり、前記第３の不純物領域と、前記第４の不純物領域とによって挟まれた前記第２の半導体柱をチャネルとし、前記第４の導体層をゲートとするＳＧＴ（Surrounding Gate MOS Transistor）が形成されている、
ことを特徴とする付記６に記載の柱状半導体メモリ装置。
［付記９］
前記半導体基板上において、前記第１の半導体柱の外周を囲むように形成されるとともに、前記第１の外周部半導体領域の側面及び上面まで延在した第４の層間絶縁層をさらに備え、
前記積層材料層は、前記第４の層間絶縁層上に形成され、
前記積層材料層の上表面の高さは、前記第１の外周部半導体領域上に存在する前記第４の層間絶縁層の上表面の高さとほぼ一致しており、
前記第１の外周部半導体領域の側面上端に上表面を有する前記積層材料層の前記第１の導体層の上表面に接続されたコンタクトホールをさらに備え、
前記コンタクトホールを介して、前記第１の導体層と前記ワード線配線金属層とが接続されている、
ことを特徴とする付記６に記載の柱状半導体メモリ装置。
［付記１０］
半導体基板上に、平面視円形のマスク絶縁層を形成するマスク絶縁層形成工程と、
前記マスク絶縁層をマスクとして用い、前記半導体基板をエッチングすることで、前記半導体基板上に、半導体柱を形成するとともに、前記半導体柱の側面を径方向内方に後退させることにより、第１の半導体柱を形成する第１半導体柱形成工程と、
前記第１の半導体柱の外周を囲むようにトンネル絶縁層を形成するトンネル絶縁層形成工程と、
前記トンネル絶縁層の外周を囲むようにデータ電荷蓄積絶縁層を形成するデータ電荷蓄積絶縁層形成工程と、
前記データ電荷蓄積絶縁層の外周を囲むように第１の層間絶縁層を形成する第１層間絶縁層形成工程と、
前記マスク絶縁層の上表面に垂直な方向から材料原子を入射することで、前記第１の半導体柱の外周、且つ、前記半導体基板の上方に第１の導体層を形成する第１導体層形成工程と、
前記マスク絶縁層の上表面に垂直な方向から、前記第１の導体層上に材料原子を入射することで、前記第１の半導体柱の外周、且つ、前記半導体基板の上方に第２の層間絶縁層を形成する第３絶縁層形成工程と、
前記第１の導体層と前記第２の層間絶縁層を一組として形成される積層材料層を、前記半導体基板の上表面に垂直な方向に単層又は複数層形成する積層材料層形成工程と、
前記積層材料層形成工程と同時に、前記第１の層間絶縁層の側面と、前記第１の導体層の側面及び前記第２の層間絶縁層の側面との間に空間を形成する空間形成工程と、
熱処理を行うことで、前記第１の導体層の側面を、前記第１の層間絶縁層の側面に向けて突出させる第１導体層突出工程と、
を備え、
前記第１の導体層に印加される電圧により、前記トンネル絶縁層を介した前記第１の半導体柱と前記データ電荷蓄積絶縁層との間でのデータ電荷の移動によるデータ書き込み及び消去、又は前記データ電荷蓄積絶縁層によるデータ電荷の保持が行なわれる、
ことを特徴とする柱状半導体メモリ装置の製造方法。
［付記１１］
前記熱処理を行う前に前記第１の導体層を金属層とシリコン層とから形成し、
前記熱処理により前記第１の導体層をシリサイド化することで、前記第１導体層突出工程を実行する、
ことを特徴とする付記１０に記載の柱状半導体メモリ装置の製造方法。
［付記１２］
前記熱処理を行う前に前記第１の導体層を金属層から形成し、
前記熱処理により前記第１の導体層を塑性変形させることで、前記第１導体層突出工程を実行する、
ことを特徴とする付記１０に記載の柱状半導体メモリ装置の製造方法。
［付記１３］
前記積層材料層形成工程の後、水素を含む雰囲気の下、熱処理を行う、
ことを特徴とする付記１０に記載の柱状半導体メモリ装置の製造方法。
［付記１４］
前記第１導体層突出工程において、前記積層材料層の最上部にある前記第１の導体層の側面を前記第１の層間絶縁層の側面に接触させる一方、
前記積層材料層の最上部にある前記第１の導体層よりも下方にある前記第１の導体層の側面を、前記第１の層間絶縁層の側面と離間させて形成する、
ことを特徴とする付記１０に記載の柱状半導体メモリ装置の製造方法。
［付記１５］
前記第１の半導体柱上に、前記マスク絶縁層に代えて、円錐台形状を有する円錐台状マスク絶縁層を形成する円錐台状マスク絶縁層形成工程と、
前記半導体基板の上表面に垂直方向から材料原子を入射するとともに、前記円錐台状マスク絶縁層側面における前記材料原子の堆積速度が、前記材料原子の剥離速度よりも小さい条件で前記材料原子を堆積させることで、前記積層材料層を前記半導体基板の上方に形成し、前記円錐台状マスク絶縁層上に、前記積層材料層と同種の材料層からなる円錐台形状の円錐台状積層材料層を形成する円錐台状積層材料層形成工程を有する、
ことを特徴とする付記１０に記載の柱状半導体メモリ装置の製造方法。
［付記１６］
前記積層材料層の上方において、前記第１の半導体柱の外周を囲むように第１のゲート絶縁層を形成する第１ゲート絶縁層形成工程と、
前記第１のゲート絶縁層の外周を囲むように第２の導体層を形成する第２導体層形成工程と、
前記第１の半導体柱の頂部に、ドナー又はアクセプタ不純物を含む第１の不純物領域を形成する第１不純物領域形成工程と、
前記積層材料層の前記第１の導体層を、ワード線配線金属層に接続する工程と、
前記第２の導体層を、ソース側選択ゲート配線金属層、又はドレイン側選択ゲート配線金属層に接続する工程と、
前記第１の不純物領域を、コモンソース配線金属層、又はビット線配線金属層に接続する工程と、を有する、
ことを特徴とする付記１０に記載の柱状半導体メモリ装置の製造方法。
［付記１７］
前記積層材料層の下方において、前記第１の半導体柱の外周を囲むように第２のゲート絶縁層を形成する第２ゲート絶縁層形成工程と、
前記第２のゲート絶縁層の外周を囲む第３の導体層を形成する第３導体層形成工程と、
前記第３の導体層の下方、且つ、前記第１の半導体柱の底部に、前記第１の不純物領域と同じ導電型を有する第２の不純物領域を形成する第２不純物領域形成工程とを有し、
前記積層材料層の前記第１の導体層を、ワード線配線金属層に接続し、
前記第３の導体層を、ソース側選択ゲート配線金属層に接続し、
前記第２の不純物領域を、コモンソース配線金属層に接続し、
前記第２の導体層を、ドレイン側選択ゲート配線金属層に接続し、
前記第１の不純物領域を、ビット線配線金属層に接続することで、
前記第１の半導体柱にＮＡＮＤ型フラッシュメモリ素子を形成する、
ことを特徴とする付記１６に記載の柱状半導体メモリ装置の製造方法。
［付記１８］
前記第１の半導体柱が形成されたメモリ素子領域の外周に、上面の高さが、前記第１の半導体柱の頂部の高さとほぼ一致する第１の外周部半導体領域を形成する第１外周部半導体領域形成工程と、
前記第１の外周部半導体領域に含まれる第２の外周部半導体領域に形成され、頂部の高さが、前記第１の半導体柱の頂部の高さとほぼ一致しており、且つ、底面の高さが、前記第２の導体層の底面の高さとほぼ一致する第２の半導体柱を形成する第２半導体柱形成工程と、
前記第２の半導体柱の外周を囲むように第３のゲート絶縁層を形成する第３ゲート絶縁層形成工程と、
前記第３のゲート絶縁層の外周を囲むように、前記半導体基板の垂直方向において、前記第２の導体層と上下端の高さがほぼ一致している第４の導体層を形成する第４導体層形成工程と、
前記第４の導体層の上方、且つ、前記第２の半導体柱の頂部に、ドナー又はアクセプタ不純物を含む第３の不純物領域を形成する第３不純物領域形成工程と、
前記第４の導体層の下方、且つ、前記第２の半導体柱の底部に形成された前記第３の不純物領域と同じ導電型を有する第４の不純物領域を形成する第４不純物領域形成工程を有し、
前記第３の不純物領域及び前記第４の不純物領域の一方がソースである場合に、他方がドレインであり、前記第３の不純物領域と、前記第４の不純物領域とによって挟まれた前記第２の半導体柱をチャネルとし、前記第４の導体層をゲートとするＳＧＴ（Surrounding Gate MOS Transistor）が形成される、
ことを特徴とする付記１６に記載の柱状半導体メモリ装置の製造方法。
［付記１９］
前記第１の外周部半導体領域上と、前記第１の外周部半導体領域の側面上と、メモリ素子領域にある前記第１の半導体柱の外周における前記半導体基板上とに、第４の層間絶縁層を形成する第４層間絶縁層形成工程と、
前記積層材料層を、前記第４の層間絶縁層上において、前記第１の半導体柱の外周を囲むように、且つ、前記第１の外周部半導体領域の側面まで延在するように形成し、
前記積層材料層の上面の高さが、前記第１の外周部半導体領域上にある前記第４の層間絶縁層の上面の高さとほぼ一致するように形成し、
前記第１の導体層の上表面に接続されたコンタクトホールを形成し、
前記コンタクトホールを介して、前記第１の導体層と前記ワード線配線金属層とを接続する、
ことを特徴とする付記１６に記載の柱状半導体メモリ装置の製造方法。
【産業上の利用可能性】
【０１１０】
本発明によれば、高密度、低価格の柱状半導体メモリ装置と、これらを用いた高性能、新機能電子装置が提供される。
【符号の説明】
【０１１１】
ＢＬ１、ＢＬ２  ビット線
ＢＬａ、ＢＬｂ  ビット線配線金属層
ＣＳＬ  コモンソース配線金属層（コモンソース線）
ＳＧＤ  ドレイン側選択ゲート配線金属層
ＳＴＳ１、ＳＴＳ２  ソース側選択トランジスタ
ＳＴＤ１、ＳＴＤ２  ドレイン側選択トランジスタ
Ｖｄｄ  電源配線金属層
Ｖｓｓ  グランド配線金属層
Ｖｉｎ  入力配線金属層
Ｖｏｕｔ  出力配線金属層
ＷＬ１、ＷＬ２、ＷＬｎ  ワード線配線金属層
ＷＴ１１、ＷＴ１２、ＷＴ１ｎ、ＷＴ２１、ＷＴ２２、ＷＴ２ｎ  メモリセル・トランジスタ
Ｗ１、Ｗ２、Ｗｎ  ワード線
１、１ａ  ｉ層基板
２ａ、２ｂ、２ｃ、２ｄ、８、１２、２Ａ、２Ｂ、２Ｃ、２Ｄ、４６  Ｓｉ３Ｎ４層
３ａ、３ｂ、３ｃ、３ｄ、１７、２６ａ、２６ｂ  レジスト層
４ａ、４ｂ、４ｃ、４ｄ、４８ａ、４８ｂ  Ｓｉ柱
５、５ａ、２４ａ、２４ｂ、２４ｄ、５２ｂ、５５ａ、５５ｂ  Ｎ＋層
６ａ、６ｂ、６ｃ、６ｄ、９、１０ａ、１０ｂ、１０ｃ、１０ｄ、１１ａ、１１ｂ、１１ｃ、１１ｄ、１３、１５ａ１、１５ａ２、１５ａｎ、１５ｂ１、１５ｂ２、１５ｂｎ、１５ｃ１、１５ｃ２、１５ｃｎ、１５ｅ１、１５ｅ２、１５ｅｎ、２１、２１ａ、２３、２３ａ、２８、３５ａ、３５ｂ、４５、４７ａ、４７ｂ、５０、５６、５８  ＳｉＯ２層
１４Ａ１、１４Ａ２、１４Ａｎ、１４ｂ１、１４ｂ２、１４ｂｎ、１４ｃ１、１４ｃ２、１４ｃｎ、１４ｅ１、１４ｅ２、１４ｅｎ  導体層
１４ａ１、１４ａ２、１４ａｎ  ワード線導体層
７、１６ａ１１、１６ａ１２、１６ａ２１、１６ａ２２、１６ａｎ１、１６ａｎ２、２０、２０ａ、２０ｂ  ドープドＳｉ層
１９、２３、２５、５３  ＨｆＯ２層
１８ａ、１８ｂ、１８ｃ、１８ｄ  気体層（空間）
２９ａ、２９ｂ、２９ｃ、２９ｄ、５７ａ、５７ｂ、５７ｃ、５７ｄ、５９ａ、５９ｂ、５９ｃ、５９ｄ、５９ｅ、５９ｆ  コンタクトホール
３０ａ、３０ｂ  金属配線層
３６  基板
４ａａ、４ｂｂ、４ｄｄ、３７  円錐台状Ｓｉ柱
３８ａ１、３８ａ２、３８ａ３、３９ａ１、３９ａ２、３９ａ３、３９ｂ１、３９ｂ２、３９ｂ３  堆積材料層
５１ａ、５１ｂ  Ｐ＋層
５４、５４ａ、５４ｂ  ＴｉＮ層
ｔ０、ｔ１、ｔ２、ｔ３  時間
４１ａ、４１ｂ、４１ｃ、４１ｄ  円錐状積層材料層
４２  メモリ素子領域
４３ａ、４３ｂ  外周部ｉ層
【要約】
高密度であり、高信頼性且つ低価格な柱状半導体メモリ装置を実現する。
柱状半導体メモリ装置は、Ｓｉ柱（４ａ、４ｂ、４ｃ、４ｄ）の外周を囲む、トンネル絶縁層（１１ａａ、１１ｂｂ、１１ｄｄ）と、データ電荷蓄積絶縁層（１２ａ）と、第１層間絶縁層（１３ａ）と、第１の導体層（１４ａ１、１４ａ２、１４ａｎ）と、第１の導体層（１４ａ１、１４ａ２、１４ａｎ）の上面又は下面に接するとともに、第１の層間絶縁層（１３ａ）の側面に対向する側面が、第１の導体層（１４ａ１、１４ａ２、１４ａｎ）の、第１の層間絶縁層（１３ａ）の側面に対向する側面よりも第１の層間絶縁層（１３ａ）の側面からさらに長い距離で離間している第２の層間絶縁層（１５ａ１、１５ａ２、１５ａｎ）を備えている。【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図２Ｆ−ｄ】
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【図２Ｇ】
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【図２Ｇ−ｄ】
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【図２Ｈ】
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【図２Ｉ】
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【図２Ｊ】
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【図２Ｋ】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図８Ｅ】
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【図８Ｆ】
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【図８Ｇ】
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【図９】
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