(57)【特許請求の範囲】
【請求項１】
基板上にゲート電極を形成し、
前記ゲート電極上にゲート絶縁層を形成し、
前記ゲート絶縁層上に酸化物半導体層を形成し、
前記酸化物半導体層上にソース電極及びドレイン電極を形成し、
前記ゲート電極、前記ソース電極及び前記ドレイン電極と重畳する位置にマスクを形成し、
前記マスクを使って前記酸化物半導体層をエッチングし、島状の酸化物半導体層を形成し、
前記島状の酸化物半導体層上に、絶縁層を形成するトランジスタの作製方法であって、
前記ソース電極の外縁から、前記ドレイン電極の外縁に達する前記島状の酸化物半導体層の外縁の長さが、前記トランジスタのチャネル長の３倍以上であることを特徴とするトランジスタの作製方法。
【請求項２】
基板上にゲート電極を形成し、
前記ゲート電極上にゲート絶縁層を形成し、
前記ゲート絶縁層上に酸化物半導体層を形成し、
前記酸化物半導体層上にソース電極及びドレイン電極を形成し、
前記ゲート電極、前記ソース電極及び前記ドレイン電極と重畳する位置にマスクを形成し、
前記マスクを使って前記酸化物半導体層をエッチングし、島状の酸化物半導体層を形成し、
前記島状の酸化物半導体層上に、絶縁層を形成するトランジスタの作製方法であって、
前記島状の酸化物半導体層の外縁は、前記ソース電極の外縁と重なる第１の部分と、前記ドレイン電極の外縁と重なる第２の部分と、前記ソース電極及び前記ドレイン電極のいずれの外縁とも重ならない第３の部分とを有し、
前記第３の部分の長さは、前記トランジスタのチャネル長の３倍以上であることを特徴とするトランジスタの作製方法。
【請求項３】
請求項１または請求項２のいずれか一項において、
前記島状の酸化物半導体層の側面は、酸素を含む絶縁層と接することを特徴とするトランジスタの作製方法。
【請求項４】
請求項１乃至請求項３のいずれか一項において、
前記島状の酸化物半導体層は、非単結晶であることを特徴とするトランジスタの作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
トランジスタなどの半導体素子を含む回路を有する半導体装置、及びその作製方法に関する。例えば、電源回路に搭載されるパワーデバイス、メモリ、サイリスタ、コンバータ、イメージセンサなどを含む半導体集積回路、液晶表示パネルに代表される電気光学装置、発光素子を有する発光表示装置等を部品として搭載した電子機器に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、発光表示装置、半導体回路及び電子機器は全て半導体装置である。
【背景技術】
【０００３】
液晶表示装置に代表されるように、ガラス基板等に形成されるトランジスタの多くはアモルファスシリコン、多結晶シリコンなどによって構成されている。アモルファスシリコンを用いたトランジスタは電界効果移動度が低いものの、ガラス基板の大面積化に対応することができる。また、多結晶シリコンを用いたトランジスタの電界効果移動度は高いがガラス基板の大面積化には適していないという欠点を有している。
【０００４】
シリコンを用いたトランジスタのほかに、近年は酸化物半導体を用いてトランジスタを作製し、電子デバイスや光デバイスに応用する技術が注目されている。例えば、酸化物半導体として、酸化亜鉛、Ｉｎ−Ｇａ−Ｚｎ系酸化物を用いてトランジスタを作製し、表示装置の画素のスイッチング素子などに用いる技術が特許文献１及び特許文献２で開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−１２３８６１号公報
【特許文献２】特開２００７−９６０５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
オフ電流の極めて小さい酸化物半導体層を用いた半導体装置を提供することを課題の一とする。また、該半導体装置を適用することで、消費電力の極めて小さい半導体装置を提供することを課題の一とする。
【課題を解決するための手段】
【０００７】
本発明の一態様は、基板上にゲート電極を有し、ゲート電極上にゲート絶縁層を有し、ゲート絶縁層上に酸化物半導体層を有し、酸化物半導体層上にソース電極及びドレイン電極を有する半導体装置において、酸化物半導体層の外縁のうちソース電極の外縁からドレイン電極の外縁に達する部分の長さが、チャネル長の３倍以上、好ましくは５倍以上であることを特徴とする。
【０００８】
また、酸化物半導体層の側面が、酸素を含む絶縁層で覆われていることを特徴とする。
【０００９】
また、酸化物半導体層は、少なくともＩｎ、Ｇａ、Ｓｎ及びＺｎから選ばれた一種以上の元素を含むことを特徴とする。
【００１０】
また、酸化物半導体層は、非単結晶であることを特徴とする。
【００１１】
また、本発明の一態様は、基板上にゲート電極を形成し、ゲート電極上にゲート絶縁層を形成し、ゲート絶縁層上に酸化物半導体層を形成し、酸化物半導体層形成後に熱処理を行い、熱処理後、酸化物半導体層上にソース電極及びドレイン電極を形成し、ソース電極及びドレイン電極形成後、酸化物半導体層を選択的にエッチングして島状の酸化物半導体層を形成し、島状の酸化物半導体層と、ソース電極と、ドレイン電極を覆って絶縁層を形成することを特徴とする。
【００１２】
また、本発明の一態様は、基板上にゲート電極を形成し、ゲート電極上にゲート絶縁層を形成し、ゲート絶縁層上に酸化物半導体層を形成し、酸化物半導体層上に導電層を形成し、導電層形成後に熱処理を行い、熱処理後、導電層を選択的にエッチングしてソース電極及びドレイン電極を形成し、ソース電極及びドレイン電極形成後、酸化物半導体層を選択的にエッチングして島状の酸化物半導体層を形成し、島状の酸化物半導体層、ソース電極、およびドレイン電極を覆って絶縁層を形成することを特徴とする。
【００１３】
ソース電極およびドレイン電極を覆う絶縁層の形成は、島状の酸化物半導体層の形成後、速やかに行うことが好ましい。また、ゲート絶縁層を化学量論比に対して酸素が過剰に含まれる材料で形成し、酸化物半導体層形成後に熱処理を行うことで、ゲート絶縁層から酸化物半導体層中へ酸素を供給する。
【００１４】
熱処理は、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、または超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、１５０℃以上基板歪み点温度未満、好ましくは２５０℃以上４５０℃以下、更に好ましくは３００℃以上４５０℃以下の温度で行う。
【００１５】
前述の酸化物半導体層は、水素、アルカリ金属及びアルカリ土類金属などの濃度が低減され、極めて不純物濃度の低い酸化物半導体層である。そのため、前述の酸化物半導体層をチャネル領域に用いたトランジスタはオフ電流を小さくできる。
【００１６】
アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちＮａは、酸化物半導体層に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してＮａ＋となる。また、Ｎａは、酸化物半導体層内において、酸化物半導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果、例えば、しきい値電圧がマイナス方向にシフトすることによるノーマリオン化、電界効果移動度の低下等の、トランジスタ特性の劣化が起こり、加えて、特性のばらつきも生じる。この不純物によりもたらされるトランジスタ特性の劣化と、特性のばらつきは、酸化物半導体層中の水素濃度が十分に低い場合において顕著に現れる。従って、酸化物半導体層中の水素濃度が１×１０１８／ｃｍ３以下、より好ましくは１×１０１７／ｃｍ３以下である場合には、上記不純物の濃度を低減することが望ましい。具体的に、二次イオン質量分析法によるＮａ濃度の測定値は、５×１０１６／ｃｍ３以下、好ましくは１×１０１６／ｃｍ３以下、更に好ましくは１×１０１５／ｃｍ３以下とするとよい。同様に、Ｌｉ濃度の測定値は、５×１０１５／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下とするとよい。同様に、Ｋ濃度の測定値は、５×１０１５／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下とするとよい。
【００１７】
以上に示した酸化物半導体層をトランジスタのチャネル領域に用いることで、トランジスタのオフ電流を小さくできる。
【００１８】
ここで、トランジスタのオフ電流の低減に関連し、島状の酸化物半導体層の側面を介して流れる電流について説明する。
【００１９】
酸化物半導体層を選択的にエッチングするとき、例えばドライエッチングにおいて酸化物半導体層の側面が塩素ラジカル、フッ素ラジカル等を含むプラズマに曝されると、酸化物半導体層の側面に露出する金属原子と、塩素ラジカル、フッ素ラジカル等とが結合する。このとき、金属原子と塩素原子、フッ素原子が結合して脱離するため、酸化物半導体層中に当該金属原子と結合していた酸素原子が活性となる。活性となった酸素原子は容易に反応し、脱離しやすい。そのため、酸化物半導体層の側面には酸素欠損が生じやすい。
【００２０】
特に、減圧雰囲気または還元雰囲気において、酸素が引き抜かれ、酸化物半導体層の側面に酸素欠損が生じやすくなる。また、加熱された雰囲気でも酸素欠損が生じやすくなる。
【００２１】
酸化物半導体において、酸素欠損はドナーとなりキャリアを発生させる。即ち、酸素欠損が生じることで酸化物半導体層の側面がｎ型化し、酸化物半導体層の側面に意図しない電流（漏れ電流）が流れてしまう。酸化物半導体層の側面を流れる電流は、トランジスタのオフ電流を増加させてしまう。
【００２２】
酸化物半導体層の側面を、酸素を含む絶縁層で覆うことで、酸化物半導体層の側面を流れる電流を低減することができる。
【００２３】
または、酸化物半導体層の側面は電流が流れやすいため、ソース電極及びドレイン電極とできるだけ接しない構造とすることが好ましい。例えば、ソース電極及びドレイン電極を、酸化物半導体層上に、酸化物半導体層の外縁よりも内側に設けることで、酸化物半導体層の側面とソース電極及びドレイン電極とを電気的に接続させないようにすることができる。
【発明の効果】
【００２４】
酸化物半導体層を用いたオフ電流の極めて小さい半導体装置を提供することができる。また、該半導体装置を適用することで、消費電力の極めて小さい半導体装置を提供することができる。
【図面の簡単な説明】
【００２５】
【図１】本発明の一態様を説明する上面図及び断面図。
【図２】本発明の一態様を説明する上面図及び断面図。
【図３】本発明の一態様を説明する上面図及び断面図。
【図４】本発明の一態様を説明する上面図及び断面図。
【図５】本発明の一態様を説明する断面図。
【図６】本発明の一態様を説明する断面図。
【図７】本発明の一態様を説明する上面図。
【図８】本発明の一態様を説明する上面図。
【図９】本発明の一態様を説明する断面図。
【図１０】本発明の一態様を説明する上面図及び断面図。
【図１１】本発明の一態様を説明する断面図。
【図１２】液晶表示装置を説明する断面図。
【図１３】液晶表示装置を説明する断面図。
【図１４】液晶表示装置を説明する断面図。
【図１５】液晶表示装置の画素構造を説明する上面図及び断面図。
【図１６】液晶表示装置の画素構造を説明する上面図。
【図１７】液晶表示装置の画素構造を説明する上面図。
【図１８】半導体装置を説明する上面図及び回路図。
【図１９】本発明の一態様を説明する回路図。
【図２０】本発明の一態様を説明する回路図。
【図２１】本発明の一態様を説明する回路図。
【図２２】本発明の一態様を説明する回路図。
【図２３】ＣＰＵの具体例を示すブロック図及びその一部の回路図。
【図２４】電子機器の一例を説明する図。
【図２５】計算に用いたモデルを説明する図。
【図２６】計算に用いたモデルを説明する図。
【発明を実施するための形態】
【００２６】
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同一部分または同様な機能を有する部分には、同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
【００２７】
また、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【００２８】
また、本明細書にて用いる第１、第２、第３などの用語は、構成要素の混同を避けるために付したものであり、数的に限定するものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。
【００２９】
トランジスタは半導体装置の一形態であり、電流や電圧の増幅や、導通または非導通を制御するスイッチング動作などを実現することができる。本明細書におけるトランジスタは、ＩＧＦＥＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）や薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）を含む。
【００３０】
また、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
【００３１】
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
【００３２】
（実施の形態１）
本実施の形態では、酸化物半導体をチャネルが形成される半導体層に用いたトランジスタ及びその作製方法について、図１乃至図８を用いて説明する。
【００３３】
図１（Ａ）は、半導体装置の一形態であるトランジスタ１５０の構成を説明する上面図である。また、図１（Ｂ）は、図１（Ａ）にＡ１−Ａ２の鎖線で示した部位の積層構造を説明する断面図である。また、図１（Ｃ）は、図１（Ａ）にＢ１−Ｂ２の鎖線で示した部位の積層構造を説明する断面図である。なお、図１（Ａ）において、基板及び絶縁層の記載は省略している。
【００３４】
図１に示すトランジスタ１５０は、基板１０１上に形成された下地層１０２を有し、下地層１０２上に形成されたゲート電極１０３を有している。また、ゲート電極１０３上に形成されたゲート絶縁層１０４を有し、ゲート絶縁層１０４上に形成された島状の酸化物半導体層１０５を有している。また、酸化物半導体層１０５上に形成されたソース電極１０６ａ及びドレイン電極１０６ｂを有している。また、酸化物半導体層１０５の一部に接し、ソース電極１０６ａ及びドレイン電極１０６ｂ上に形成された絶縁層１０７を有している。また、絶縁層１０７上に保護絶縁層１０８が形成されている。
【００３５】
トランジスタ１５０のチャネル長Ｌは、酸化物半導体層１０５に接して向かい合うソース電極１０６ａと、ドレイン電極１０６ｂの距離により決定される。なお、チャネル長Ｌは、酸化物半導体層１０５に接するソース電極１０６ａとドレイン電極１０６ｂの最短距離と言うこともできる。
【００３６】
図２（Ａ）は、半導体装置の一形態であるトランジスタ１６０の構成を説明する上面図である。また、図２（Ｂ）は、図２（Ａ）にＣ１−Ｃ２の鎖線で示した部位の積層構造を説明する断面図である。また、図２（Ｃ）は、図２（Ａ）にＤ１−Ｄ２の鎖線で示した部位の積層構造を説明する断面図である。なお、図２（Ａ）において、基板及び絶縁層の記載は省略している。
【００３７】
トランジスタ１６０は、トランジスタ１５０と同様の積層構成を有しているが、トランジスタ１５０とは異なる形状のソース電極１０６ａ及びドレイン電極１０６ｂを有している。トランジスタ１６０では、Ｕ字型（Ｃ字型、コの字型、または馬蹄型）のソース電極１０６ａで、ドレイン電極１０６ｂを囲む形状としている。このような形状とすることで、トランジスタの占有面積が小さくても、十分なチャネル幅を確保することが可能となり、トランジスタの導通時に流れる電流（オン電流ともいう）の量を増やすことが可能となる。
【００３８】
また、一般に、チャネル幅を大きくすると、ゲート電極１０３とソース電極１０６ａ間、及びゲート電極１０３とドレイン電極１０６ｂ間に生じる寄生容量も大きくなるが、Ｕ字型のソース電極１０６ａで、ドレイン電極１０６ｂを囲む形状とすることで、特にゲート電極１０３とドレイン電極１０６ｂ間に生じる寄生容量の増加を抑えることが可能となる。
【００３９】
例えば、アクティブマトリクス型液晶表示装置の画素トランジスタでは、画素電極と電気的に接続するドレイン電極とゲート電極の間に生じる寄生容量が大きいとフィードスルーの影響を受けやすくなるため、画素に供給された電位（映像情報）が正確に保持できず、表示品位が低下する要因となる。本実施の形態に開示するトランジスタ１６０をアクティブマトリクス型液晶表示装置の画素トランジスタに用いると、十分なチャネル幅を確保しつつ、ドレイン電極１０６ｂとゲート電極１０３間に生じる寄生容量を小さくすることができるため、表示装置の表示品位を向上させることが可能となる。
【００４０】
図３（Ａ）は、半導体装置の一形態であるトランジスタ１７０の構成を説明する上面図である。また、図３（Ｂ）は、図３（Ａ）にＥ１−Ｅ２の鎖線で示した部位の積層構造を説明する断面図である。また、図３（Ｃ）は、図３（Ａ）にＦ１−Ｆ２の鎖線で示した部位の積層構造を説明する断面図である。なお、図３（Ａ）において、基板及び絶縁層の記載は省略している。
【００４１】
トランジスタ１７０は、図１を用いて説明したトランジスタ１５０にチャネル保護層１０９を付加した構成を有している。チャネル保護層１０９は、酸化物半導体層１０５上に形成されている。トランジスタ１７０のチャネル長Ｌは、チャネル保護層１０９の幅、すなわち、キャリアが流れる方向と平行な方向の、チャネル保護層１０９の長さにより決定される。
【００４２】
チャネル保護層１０９を設けることにより、トランジスタ１５０と比べて作製工程が増加してしまうが、その後の作製工程においてバックチャネル側に生じる酸素欠損の増加を抑えることができる。このため、その後の作製工程における条件設定が容易となり、生産性が良く、信頼性の良い半導体装置を実現することができる。なお、本明細書におけるバックチャネルとは、酸化物半導体におけるゲート絶縁層と反対側の界面近傍を指す。
【００４３】
図４（Ａ）は、半導体装置の一形態であるトランジスタ１８０の構成を説明する上面図である。また、図４（Ｂ）は、図４（Ａ）にＧ１−Ｇ２の鎖線で示した部位の積層構造を説明する断面図である。また、図４（Ｃ）は、図４（Ａ）にＨ１−Ｈ２の鎖線で示した部位の積層構造を説明する断面図である。なお、図４（Ａ）において、基板及び絶縁層の記載は省略している。
【００４４】
図４に示すトランジスタ１８０は、基板１０１上に形成された下地層１０２を有し、下地層１０２上に形成されたゲート電極１０３を有している。また、ゲート電極１０３上に形成されたゲート絶縁層１０４を有し、ゲート絶縁層１０４上に形成された島状の酸化物半導体層１０５を有している。また、酸化物半導体層１０５上に形成されたソース電極１０６ａ及びドレイン電極１０６ｂを有している。トランジスタ１８０のソース電極１０６ａ及びドレイン電極１０６ｂは、ソース領域１１０ａ及びドレイン領域１１０ｂを介して酸化物半導体層１０５と電気的に接続している。また、酸化物半導体層１０５の一部に接し、ソース電極１０６ａ及びドレイン電極１０６ｂ上に形成された絶縁層１０７を有している。また、絶縁層１０７上に保護絶縁層１０８が形成されている。
【００４５】
ソース領域１１０ａ及びドレイン領域１１０ｂは、インジウム酸化物、スズ酸化物、亜鉛酸化物、インジウム錫酸化物（ＩＴＯと略記する）、インジウム亜鉛酸化物などの導電性の金属酸化物を用いて１ｎｍ以上１００ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下の厚さで形成すればよい。
【００４６】
また、ソース領域１１０ａ及びドレイン領域１１０ｂは、窒素を含むインジウムガリウム亜鉛酸化物（Ｉｎ−Ｇａ−Ｚｎ−Ｏ）や、窒素を含むインジウム錫酸化物（Ｉｎ−Ｓｎ−Ｏ）や、窒素を含むインジウムガリウム酸化物（Ｉｎ−Ｇａ−Ｏ）や、窒素を含むインジウム亜鉛酸化物（Ｉｎ−Ｚｎ−Ｏ）や、窒素を含む酸化錫（Ｓｎ−Ｏ）や、窒素を含むインジウム酸化物（Ｉｎ−Ｏ）や、金属窒化物（ＩｎＮ、ＺｎＮなど）を用いて形成してもよい。また、１枚乃至１０枚のグラフェンシート（グラファイトの１層分）よりなる材料を用いて形成してもよい。
【００４７】
また、ソース領域１１０ａ及びドレイン領域１１０ｂを形成するための上記材料のエッチングは、ソース電極１０６ａ及びドレイン電極１０６ｂ形成後に、ソース電極１０６ａ及びドレイン電極１０６ｂをマスクとして用いることで行うことができる。また、エッチング条件によっては、ソース電極１０６ａ及びドレイン電極１０６ｂを形成するためのエッチングと、ソース領域１１０ａ及びドレイン領域１１０ｂを形成するためのエッチングを、同一工程で行うことができる。
【００４８】
ソース電極１０６ａ及びドレイン電極１０６ｂと、酸化物半導体層１０５の間に、ソース領域１１０ａ及びドレイン領域１１０ｂを設けることで、ソース電極１０６ａ及びドレイン電極１０６ｂと、酸化物半導体層１０５の接触抵抗を低減することが可能となる。
【００４９】
また、トランジスタ１８０のチャネル長Ｌは、酸化物半導体層１０５に接して向かい合うソース領域１１０ａと、ドレイン領域１１０ｂの距離により決定される。なお、チャネル長Ｌは、酸化物半導体層１０５に接するソース領域１１０ａとドレイン領域１１０ｂの最短距離と言うこともできる。
【００５０】
なお、トランジスタ１５０、トランジスタ１６０、トランジスタ１７０、及びトランジスタ１８０は、ボトムゲート構造のトランジスタの一形態であり、逆スタガ型トランジスタとも言われる。また、トランジスタ１５０、トランジスタ１６０、及びトランジスタ１８０は、チャネルエッチ型トランジスタとも言われ、トランジスタ１７０は、チャネル保護型（チャネルストップ型）トランジスタとも言われる。
【００５１】
本実施の形態に開示する島状の酸化物半導体層１０５には、電子供与体（ドナー）となる水分または水素などの不純物が低減されて高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ  ＯＳ）を用いる。高純度化された酸化物半導体は、その後、酸化物半導体に酸素を供給して、酸化物半導体内の酸素欠損を低減することによりｉ型（真性半導体）又はｉ型に限りなく近い（実質的にｉ型化した）酸化物半導体とすることができる。チャネルが形成される半導体層にｉ型または実質的にｉ型化された酸化物半導体を用いたトランジスタは、オフ電流が著しく低いという特性を有する。
【００５２】
具体的には、酸化物半導体中の水素濃度を、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）による測定値で、５×１０１８／ｃｍ３未満、好ましくは１×１０１８／ｃｍ３以下、より好ましくは５×１０１７／ｃｍ３以下、さらに好ましくは１×１０１６／ｃｍ３以下とする。また、ホール効果測定により測定できるｉ型または実質的にｉ型化された高純度化された酸化物半導体のキャリア密度は、１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満である。また、酸化物半導体のバンドギャップは、２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。チャネルが形成される半導体層に、ｉ型または実質的にｉ型化された酸化物半導体を用いることにより、トランジスタのオフ電流を下げることができる。
【００５３】
ここで、酸化物半導体中の、水素濃度のＳＩＭＳ分析について触れておく。ＳＩＭＳ分析は、その原理上、試料表面近傍や、材質が異なる膜との積層界面近傍のデータを正確に得ることが困難であることが知られている。そこで、膜中における水素濃度の厚さ方向の分布をＳＩＭＳで分析する場合、対象となる膜が存在する範囲において、値に極端な変動が無く、ほぼ一定の値が得られる領域における平均値を、水素濃度として採用する。また、測定の対象となる膜の厚さが小さい場合、隣接する膜内の水素濃度の影響を受けて、ほぼ一定の値が得られる領域を見いだせない場合がある。この場合、当該膜が存在する領域における、水素濃度の最大値または最小値を、当該膜中の水素濃度として採用する。さらに、当該膜が存在する領域において、最大値を有する山型のピーク、最小値を有する谷型のピークが存在しない場合、変曲点の値を水素濃度として採用する。
【００５４】
また、酸化物半導体に含まれる酸素が脱離し酸素欠損が生じると、酸素欠損に起因してキャリアが生じる場合がある。酸化物半導体中に酸素欠損が生じると、キャリアとして電子が生じ、酸化物半導体がｎ型化されやすい。酸化物半導体に含まれる酸素の脱離は、島状に形成された酸化物半導体の側面で生じ易いため、酸化物半導体の側面はｎ型化されやすい。
【００５５】
ソース電極１０６ａとドレイン電極１０６ｂが、ｎ型化された酸化物半導体の側面を介して電気的に接続すると、トランジスタの動作に関わらず、意図しない電流が（漏れ電流）生じてしまう。漏れ電流の増加は、トランジスタのオフ電流を増加させ、半導体装置の消費電力増大の一因となるため、好ましくない。このため、酸化物半導体層の外縁のうちソース電極１０６ａの外縁からドレイン電極１０６ｂの外縁に達する部分の長さを、極力長くすることが好ましい。具体的には、酸化物半導体層の外縁のうちソース電極１０６ａの外縁からドレイン電極１０６ｂの外縁に達する部分の長さＬｓを、チャネル長Ｌの３倍以上、好ましくは５倍以上とする（図１（Ａ）、図２（Ａ）、図３（Ａ）、図４（Ａ）参照）。
【００５６】
次に、図１に示すトランジスタ１５０の作製方法について、図５乃至図８を用いて説明する。なお、図５及び図６は、トランジスタ１５０の作製方法を説明する断面図であり、図１（Ａ）のＡ１−Ａ２及びＢ１−Ｂ２の鎖線で示した部位の断面に相当する。
【００５７】
また、図７及び図８は、トランジスタ１５０の作製方法を説明する平面図であり、同図中のＡ１−Ａ２及びＢ１−Ｂ２の鎖線で示した部位は、図５及び図６の断面図と対応している。なお、図７及び図８において、基板及び絶縁層の記載は省略している。
【００５８】
まず、基板１０１上に下地層１０２を５０ｎｍ以上３００ｎｍ以下、好ましくは１００ｎｍ以上２００ｎｍ以下の厚さで形成する。基板１０１は、ガラス基板、セラミック基板の他、本作製工程の処理温度に耐えうる程度の耐熱性を有するプラスチック基板等を用いることができる。また、基板に透光性を要しない場合には、ステンレス合金等の金属の基板の表面に絶縁層を設けたものを用いてもよい。ガラス基板としては、例えば、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス若しくはアルミノケイ酸ガラス等の無アルカリガラス基板を用いるとよい。他に、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板１０１として用いてもよい。
【００５９】
下地層１０２は、窒化アルミニウム、酸化アルミニウム、窒化酸化アルミニウム、酸化窒化アルミニウム、窒化シリコン、酸化シリコン、窒化酸化シリコンまたは酸化窒化シリコンから選ばれた材料を、単層でまたは積層して形成することができ、基板１０１からの不純物元素の拡散を防止する機能を有する。なお、本明細書中において、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多いものであって、酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多いものを示す。なお、各元素の含有量は、例えば、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ  Ｂａｃｋｓｃａｔｔｅｒｉｎｇ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）等を用いて測定することができる。
【００６０】
下地層１０２の形成には、スパッタリング法、ＣＶＤ法、塗布法、印刷法等を適宜用いることができる。本実施の形態では、下地層１０２として、窒化シリコンと酸化シリコンの積層を用いる。具体的には、基板１０１上に窒化シリコンを５０ｎｍの厚さで形成し、該窒化シリコン上に酸化シリコンを１５０ｎｍの厚さで形成する。なお、下地層１０２中にリン（Ｐ）や硼素（Ｂ）がドープされていても良い。
【００６１】
また、下地層１０２に、塩素、フッ素などのハロゲン元素を含ませることで、基板１０１からの不純物元素の拡散を防止する機能をさらに高めることができる。下地層１０２に含ませるハロゲン元素の濃度は、ＳＩＭＳ（二次イオン質量分析計）を用いた分析により得られる濃度ピークにおいて、１×１０１５／ｃｍ３以上１×１０２０／ｃｍ３以下とすればよい。
【００６２】
次に、下地層１０２上に、スパッタリング法、真空蒸着法、またはメッキ法を用いて導電層を形成し、該導電層上にマスクを形成し、該導電層を選択的にエッチングしてゲート電極１０３を形成する。導電層上に形成するマスクの形成には印刷法、インクジェット法、フォトリソグラフィ法を適宜用いることができる。
【００６３】
ゲート電極１０３を形成する材料としては、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、ネオジム（Ｎｄ）、スカンジウム（Ｓｃ）から選ばれた金属元素、上述した金属元素を成分とする合金、上述した金属元素を組み合わせた合金、上述した金属元素の窒化物などを用いて形成することができる。また、マンガン（Ｍｎ）、マグネシウム（Ｍｇ）、ジルコニウム（Ｚｒ）、ベリリウム（Ｂｅ）のいずれか一または複数から選択された金属元素を用いてもよい。
【００６４】
また、ゲート電極１０３は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウムを用いた単層構造、アルミニウム上にチタンを積層する二層構造、窒化チタン上にチタンを積層する二層構造、窒化チタン上にタングステンを積層する二層構造、窒化タンタル上にタングステンを積層する二層構造、Ｃｕ−Ｍｇ−Ａｌ合金上にＣｕを積層する二層構造、チタンと、そのチタン上にアルミニウムを積層し、さらにその上にチタンを形成する三層構造などがある。
【００６５】
また、ゲート電極１０３は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
【００６６】
また、ゲート電極１０３と酸化物半導体層１０５に重畳し、かつ、ゲート電極１０３とゲート絶縁層１０４に接して、窒素を含むインジウムガリウム亜鉛酸化物や、窒素を含むインジウム錫酸化物や、窒素を含むインジウムガリウム酸化物や、窒素を含むインジウム亜鉛酸化物や、窒素を含む酸化錫や、窒素を含むインジウム酸化物や、金属窒化物（ＩｎＮ、ＺｎＮなど）を形成してもよい。
【００６７】
これらの材料は５ｅＶ、好ましくは５．５ｅＶ以上の仕事関数を有し、ゲート絶縁層１０４を介して酸化物半導体層１０５と重畳させることで、トランジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。例えば、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏを用いる場合、少なくとも酸化物半導体層１０５より高い窒素濃度、具体的には窒素濃度が７原子％以上のＩｎ−Ｇａ−Ｚｎ−Ｏを用いる。
【００６８】
本実施の形態では、ゲート電極１０３として、窒化チタン上にタングステンを積層する二層構造を用いる（図５（Ａ）、図７（Ａ）参照）。なお、形成されたゲート電極１０３の端部をテーパー形状とすると、後に形成される層の被覆性が向上するため好ましい。
【００６９】
次に、ゲート電極１０３上にゲート絶縁層１０４を形成する。ゲート絶縁層１０４は、窒化アルミニウム、酸化アルミニウム、窒化酸化アルミニウム、酸化窒化アルミニウム、窒化シリコン、酸化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化タンタル、または酸化ランタンから選ばれた材料を、単層でまたは積層して形成することができる。
【００７０】
また、ゲート絶縁層１０４として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−ｋ材料を用いることで、実質的な（例えば、酸化シリコン換算の）ゲート絶縁膜の厚さを変えないまま、物理的なゲート絶縁膜を厚くすることにより、ゲートリークを低減できる。さらには、ｈｉｇｈ−ｋ材料と、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム、及び酸化ガリウムのいずれか一以上との積層構造とすることができる。ゲート絶縁層１０４の厚さは、１ｎｍ以上３００ｎｍ以下、より好ましくは５ｎｍ以上５０ｎｍ以下とするとよい。
【００７１】
ゲート絶縁層１０４は、スパッタリング法、ＣＶＤ法等により形成する。また、ゲート絶縁層１０４は単層に限らず異なる層の積層でも良い。ゲート絶縁層１０４の形成は、スパッタリング法やプラズマＣＶＤ法などの他、μ波（例えば周波数２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤ法などの成膜方法を適用することができる。
【００７２】
また、ゲート絶縁層１０４は、加熱により酸素放出される材料を用いることが好ましい。「加熱により酸素放出される」とは、ＴＤＳ（Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子に換算しての酸素の放出量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上であることをいう。
【００７３】
ここで、ＴＤＳ分析における、酸素原子に換算しての酸素の放出量の測定方法について、以下に説明する。
【００７４】
ＴＤＳ分析したときの気体の放出量は、スペクトルの積分値に比例する。このため、絶縁層のスペクトルの積分値と、標準試料の基準値に対する比とにより、気体の放出量を計算することができる。標準試料の基準値とは、所定の原子を含む試料の、スペクトルの積分値に対する原子の密度の割合である。
【００７５】
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、及び絶縁層のＴＤＳ分析結果から、絶縁層の酸素分子の放出量（ＮＯ２）は、数式１で求めることができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるスペクトルの全てが酸素分子由来と仮定する。質量数３２のものとしてＣＨ３ＯＨがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸素原子及び質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
【００７６】
【数１】
0005977523.tif 000002
【００７７】
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳ分析したときのスペクトルの積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、絶縁層をＴＤＳ分析したときのスペクトルの積分値である。αは、ＴＤＳ分析におけるスペクトル強度に影響する係数である。数式１の詳細に関しては、特開平６−２７５６９７公報を参照する。なお、上記絶縁層の酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ａｔｏｍｓ／ｃｍ３の水素原子を含むシリコンウェハを用いて測定した。
【００７８】
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。
【００７９】
なお、ＮＯ２は酸素分子の放出量である。絶縁層においては、酸素原子に換算したときの酸素の放出量は、酸素分子の放出量の２倍となる。
【００８０】
上記構成において、加熱により酸素放出される絶縁層には、絶縁層の化学量論比に対して酸素が過剰な絶縁層を用いる。例えば、酸素が過剰に含まれる酸化シリコン（ＳｉＯＸ（Ｘ＞２））であってもよい。すなわち、酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））とは、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原子数及び酸素原子数は、ラザフォード後方散乱法により測定した値である。
【００８１】
なお、後述する酸化物半導体をゲート絶縁層１０４上に形成した後、加熱処理を行うことによりゲート絶縁層１０４から酸化物半導体に酸素が供給され、ゲート絶縁層１０４と酸化物半導体の界面準位を低減できる。この結果、トランジスタの動作などに起因して生じうる電荷などが、上述のゲート絶縁層１０４と酸化物半導体の界面に捕獲されることを抑制することができ、電気特性の劣化の少ないトランジスタを得ることができる。
【００８２】
さらに、酸化物半導体の酸素欠損に起因して電荷が生じる場合がある。一般に酸化物半導体の酸素欠損は、一部がドナーとなりキャリアである電子を生じる。この結果、トランジスタのしきい値電圧がマイナス方向にシフトしてしまう。ゲート絶縁層から酸化物半導体に酸素が十分に放出されることにより、しきい値電圧がマイナス方向へシフトする要因である酸化物半導体の酸素欠損を補うことができ、トランジスタの特性を良好にすることができる。
【００８３】
即ち、酸化物半導体に酸素欠損が生じると、ゲート絶縁層と酸化物半導体との界面における電荷の捕獲を抑制することが困難となるところ、ゲート絶縁層に、加熱により酸素放出される絶縁層を設けることで、酸化物半導体とゲート絶縁層の界面準位、ならびに酸化物半導体の酸素欠損を低減し、酸化物半導体とゲート絶縁層の界面における電荷捕獲の影響を小さくすることができる。
【００８４】
本実施の形態では、ゲート絶縁層１０４として、ゲート電極１０３上に酸化シリコンを１００ｎｍの厚さで形成する。
【００８５】
次に、ゲート絶縁層１０４上に酸化物半導体層１１５を形成する。なお、酸化物半導体層１１５に水素、水酸基及び水分がなるべく含まれないようにするために、前処理として、成膜装置の予備加熱室で基板１０１を予備加熱し、基板１０１やゲート絶縁層１０４に吸着した水素、水分などの不純物を脱離し排気することが好ましい。なお、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。またこの予備加熱は、下地層１０２、ゲート電極１０３、またはゲート絶縁層１０４の成膜前に、同様に行ってもよい。
【００８６】
酸化物半導体層１１５に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
【００８７】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【００８８】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。また、上記酸化物半導体にＳｉＯ２を含ませてもよい。酸化物半導体は、少なくともＩｎ、Ｇａ、Ｓｎ及びＺｎから選ばれた一種以上の元素を含有する。
【００８９】
ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物、という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含んでもよい。このとき、酸化物半導体の化学量論比に対し、酸素を過剰にすると好ましい。酸素を過剰にすることで酸化物半導体の酸素欠損に起因するキャリアの生成を抑制することができる。
【００９０】
また、酸化物半導体層は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される薄膜を用いることができる。ここで、Ｍは、Ｓｎ、Ｚｎ、Ｇａ、Ａｌ、Ｍｎ及びＣｏから選ばれた一または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ３ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０）で表記される材料を用いてもよい。
【００９１】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【００９２】
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
【００９３】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
【００９４】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物と、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成が近傍であるとは、ａ、ｂ、ｃが、
（ａ―Ａ）２＋（ｂ―Ｂ）２＋（ｃ―Ｃ）２≦ｒ２
を満たすことを言い、ｒは、例えば、０．０５とすればよい。他の酸化物でも同様である。
【００９５】
酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。
【００９６】
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。
【００９７】
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。なお、Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
【００９８】
また、酸化物半導体としてＩｎ−Ｚｎ系酸化物の材料を用いる場合、原子数比で、Ｉｎ／Ｚｎ＝０．５以上５０以下、好ましくはＩｎ／Ｚｎ＝１以上２０以下、さらに好ましくはＩｎ／Ｚｎ＝１．５以上１５以下とする。Ｚｎの原子数比を好ましい前記範囲とすることで、トランジスタの電界効果移動度を向上させることができる。ここで、化合物の原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
【００９９】
本実施の形態では、酸化物半導体としてＩｎ−Ｇａ−Ｚｎ系酸化物ターゲットを用いてスパッタリング法により３０ｎｍの厚さで形成する。また、酸化物半導体層は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下においてスパッタリング法により形成することができる（図７（Ｂ）、図５（Ｂ）参照）。
【０１００】
ここで、酸化物半導体を形成するスパッタリング装置について、以下に詳細を説明する。
【０１０１】
酸化物半導体を形成する成膜室は、リークレートを１×１０−１０Ｐａ・ｍ３／秒以下とすることが好ましく、それによりスパッタリング法により成膜する際、膜中への不純物の混入を低減することができる。
【０１０２】
リークレートを低くするには、外部リークのみならず内部リークを低減する必要がある。外部リークとは、微小な穴やシール不良などによって真空系の外から気体が流入することである。内部リークとは、真空系内のバルブなどの仕切りからの漏れや内部の部材からの放出ガスに起因する。リークレートを１×１０−１０Ｐａ・ｍ３／秒以下とするためには、外部リーク及び内部リークの両面から対策をとる必要がある。
【０１０３】
外部リークを減らすには、成膜室の開閉部分はメタルガスケットでシールするとよい。メタルガスケットは、フッ化鉄、酸化アルミニウム、または酸化クロムによって被覆された金属材料を用いると好ましい。メタルガスケットはＯリング（オーリング）と比べ密着性が高く、外部リークを低減できる。また、フッ化鉄、酸化アルミニウム、酸化クロムなどの不動態によって被覆された金属材料を用いることで、メタルガスケットから生じる水素を含む放出ガスが抑制され、内部リークも低減することができる。
【０１０４】
成膜室の内壁を構成する部材として、水素を含む放出ガスの少ないアルミニウム、クロム、チタン、ジルコニウム、ニッケルまたはバナジウムを用いる。また、前述の材料を鉄、クロム及びニッケルなどを含む合金材料に被覆して用いてもよい。鉄、クロム及びニッケルなどを含む合金材料は、剛性があり、熱に強く、また加工に適している。ここで、表面積を小さくするために部材の表面凹凸を研磨などによって低減しておくと、放出ガスを低減できる。あるいは、前述の成膜装置の部材をフッ化鉄、酸化アルミニウム、酸化クロムなどで被覆された不動態にしてもよい。
【０１０５】
さらに、スパッタリングガスを成膜室に導入する直前に、スパッタリングガスの精製機を設けることが好ましい。このとき、精製機から成膜室までの配管の長さを５ｍ以下、好ましくは１ｍ以下とする。配管の長さを５ｍ以下または１ｍ以下とすることで、配管からの放出ガスの影響を長さに応じて低減できる。
【０１０６】
成膜室の排気は、ドライポンプなどの粗引きポンプと、スパッタイオンポンプ、ターボ分子ポンプ及びクライオポンプなどの高真空ポンプとを適宜組み合わせて行うとよい。また、成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。ターボ分子ポンプは大きいサイズの分子の排気が優れる一方、水素や水の排気能力が低い。そこで、水の排気能力の高いクライオポンプ及び水素の排気能力の高いスパッタイオンポンプを組み合わせることが有効となる。また、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプ等の吸着型の真空ポンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で成膜した酸化物半導体層に含まれる不純物の濃度を低減できる。
【０１０７】
成膜室の内側に存在する吸着物は、内壁に吸着しているために成膜室の圧力に影響しないが、成膜室を排気した際のガス放出の原因となる。そのため、リークレートと排気速度に相関はないが、排気能力の高いポンプを用いて、成膜室に存在する吸着物をできる限り脱離し、予め排気しておくことが重要である。なお、吸着物の脱離を促すために、成膜室をベーキングしてもよい。ベーキングすることで吸着物の脱離速度を１０倍程度大きくすることができる。ベーキングは１００℃以上４５０℃以下で行えばよい。このとき、不活性ガスを添加しながら吸着物の除去を行うと、排気するだけでは脱離しにくい水などの脱離速度をさらに大きくすることができる。
【０１０８】
スパッタリング法において、プラズマを発生させるための電源装置は、ＲＦ電源装置、ＡＣ電源装置、ＤＣ電源装置等を適宜用いることができる。
【０１０９】
酸化物半導体としてＩｎ−Ｇａ−Ｚｎ系酸化物材料をスパッタリング法で形成するためのターゲットは、例えば、Ｉｎ、Ｇａ、及びＺｎを含む金属酸化物を、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の組成比で有するターゲットを用いることができる。また、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比を有するターゲット、またはＩｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ数比］の組成比を有するターゲット、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝２：１：８［ｍｏｌ数比］の組成比を有するターゲットを用いることもできる。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、４：２：３、３：１：２、１：１：２、２：１：３、または３：１：４で示されるＩｎ−Ｇａ−Ｚｎ系酸化物ターゲットを用いることができる。
【０１１０】
また、酸化物半導体としてＩｎ−Ｓｎ−Ｚｎ系酸化物をスパッタリング法で形成する場合、好ましくは、原子数比がＩｎ：Ｓｎ：Ｚｎ＝１：１：１、２：１：３、１：２：２、または２０：４５：３５で示されるＩｎ−Ｓｎ−Ｚｎ系酸化物ターゲットを用いる。
【０１１１】
また、酸化物半導体を形成するための金属酸化物ターゲットの相対密度は９０％以上１００％以下、好ましくは９５％以上９９．９％以下である。相対密度の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体層を緻密な膜とすることができる。
【０１１２】
なお、スパッタリングガスには、希ガス（代表的にはアルゴン）、酸素、希ガス及び酸素の混合ガスを適宜用いる。また、スパッタリングガスには、水素、水、水酸化物または水素化物などの不純物が除去された高純度ガスを用いることが好ましい。例えば、スパッタリングガスとしてアルゴンを用いる場合は、純度９Ｎ、露点−１２１℃、含有Ｈ２Ｏ量０．１ｐｐｂ以下、含有Ｈ２量０．５ｐｐｂ以下が好ましく、酸素を用いる場合は、純度８Ｎ、露点−１１２℃、含有Ｈ２Ｏ量１ｐｐｂ以下、含有Ｈ２量１ｐｐｂ以下が好ましい。
【０１１３】
酸化物半導体の成膜は、減圧状態に保持された成膜室内に基板を保持し、基板温度を１００℃以上６００℃以下好ましくは３００℃以上５００℃以下として行う。
【０１１４】
基板を加熱しながら成膜することにより、成膜した酸化物半導体に含まれる水素、水分、水素化物、または水酸化物などの不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。そして、成膜室内の残留水分を除去しつつ水素及び水分が除去されたスパッタリングガスを導入し、上記ターゲットを用いて酸化物半導体層１１５を形成する。
【０１１５】
成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ、直流（ＤＣ）電源電力０．５ｋＷ、スパッタリングガスとして酸素（酸素流量比率１００％）を用いる条件が適用される。なお、パルス直流電源を用いると、成膜時に発生する粉状物質（パーティクル、ごみともいう）が軽減でき、膜厚分布も均一となるために好ましい。
【０１１６】
なお、上記スパッタリング装置を用いても、酸化物半導体層１１５は少なからず窒素を含んで形成される場合がある。例えば、酸化物半導体層１１５中に窒素が、５×１０１８ａｔｏｍｓ／ｃｍ３未満の濃度で含まれる場合がある。
【０１１７】
また、ゲート絶縁層１０４の形成と酸化物半導体層１１５の形成は、途中で大気に触れることなく連続して行うことが好ましい。大気に触れることなく連続して行うことで、ゲート絶縁層１０４と酸化物半導体層１１５の界面に、水、水素、ハイドロカーボンなどの不純物が付着することを防ぐことができる。
【０１１８】
次いで、酸化物半導体層１１５形成後、熱処理を行う。この熱処理によって酸化物半導体層１１５中の過剰な水素（水や水酸基を含む）を除去（脱水化または脱水素化）し、エネルギーギャップ中の欠陥準位を低減することができる。また、熱処理によりゲート絶縁層１０４から酸化物半導体層１１５に酸素が供給され、酸化物半導体層１１５に生じた欠陥を低減することができる。
【０１１９】
熱処理は、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、または超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、１５０℃以上基板歪み点温度未満、好ましくは２５０℃以上４５０℃以下、更に好ましくは３００℃以上４５０℃以下の温度で行う。本実施の形態では、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層１１５に対して窒素雰囲気下で４５０℃、１時間の加熱処理を行う。
【０１２０】
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスには、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活性ガスが用いられる。
【０１２１】
例えば、熱処理として、高温に加熱した不活性ガス中に基板を移動させて入れ、数分間加熱した後、基板を移動させて高温に加熱した不活性ガス中から出すＧＲＴＡを行ってもよい。
【０１２２】
加熱処理を、窒素または希ガスなどの不活性ガス、酸素、超乾燥エアのガス雰囲気下で行なう場合は、これらの雰囲気に水、水素などが含まれないことが好ましい。また、加熱処理装置に導入する窒素、酸素、または希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【０１２３】
このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体では、キャリア濃度が１×１０１２／ｃｍ３未満、望ましくは、１×１０１１／ｃｍ３未満、より望ましくは１．４５×１０１０／ｃｍ３未満となる。例えば、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は、１００ｚＡ／μｍ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは、１０ｚＡ／μｍ以下となる。また、８５℃では、１００ｚＡ／μｍ（１×１０−１９Ａ／μｍ）以下、望ましくは１０ｚＡ／μｍ（１×１０−２０Ａ／μｍ）以下となる。このように、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ１１１を得ることができる。
【０１２４】
また、ＬｉやＮａなどのアルカリ金属は、不純物であるため含有量を少なくすることが好ましく、また、酸化物半導体層１１５中の濃度を２×１０１６ｃｍ−３以下、好ましくは、１×１０１５ｃｍ−３以下とすることが好ましい。さらに、アルカリ土類金属も不純物であるため、含有量を少なくすることが好ましい。
【０１２５】
このように、高純度化し、また、酸素欠損を低減することにより電気的にｉ型（真性）化した酸化物半導体を有するトランジスタは、電気的特性変動が抑制されており、電気的に安定である。よって安定した電気的特性を有する酸化物半導体を用いた信頼性の高い半導体装置を提供することができる。
【０１２６】
次いで、酸化物半導体層１１５上に、ソース電極１０６ａ及びドレイン電極１０６ｂとなる導電層を形成する。ソース電極１０６ａ及びドレイン電極１０６ｂに用いる導電層は、ゲート電極１０３と同様の材料及び方法で形成することができる。
【０１２７】
なお、前述した酸化物半導体層１１５形成後の熱処理は、酸化物半導体層１１５上に導電層を形成した後に行ってもよい。酸化物半導体層１１５上に導電層を形成した後に熱処理を行うことにより、導電層が熱処理中の酸素脱離防止層として機能するため、効率よくゲート絶縁層１０４から酸化物半導体層１１５に酸素が供給され、酸化物半導体層１１５に生じた欠陥を低減することができる。
【０１２８】
本実施の形態では、導電層として酸化物半導体層１１５上に厚さ５ｎｍのチタンを形成し、チタン上に厚さ２５０ｎｍのタングステンを形成する。その後、導電層上にマスクを形成し、導電層を選択的にエッチングし、ソース電極１０６ａ及びドレイン電極１０６ｂを形成する（図７（Ｃ）、図５（Ｃ）参照）。導電層上に形成するマスクの形成には印刷法、インクジェット法、フォトリソグラフィ法を適宜用いることができる。
【０１２９】
また、ソース電極１０６ａ及びドレイン電極１０６ｂと、酸化物半導体層１１５の間に、ソース領域１１０ａ及びドレイン領域１１０ｂを形成してもよい。ソース領域１１０ａ及びドレイン領域１１０ｂを形成するための導電層としては、インジウム酸化物、スズ酸化物、亜鉛酸化物、インジウム錫酸化物（ＩＴＯと略記する）、インジウム亜鉛酸化物（などの導電性の金属酸化物を用いることができる。また、窒素を含むインジウムガリウム亜鉛酸化物や、窒素を含むインジウム錫酸化物や、窒素を含むインジウムガリウム酸化物や、窒素を含むインジウム亜鉛酸化物や、窒素を含む酸化錫や、窒素を含むインジウム酸化物や、金属窒化物（ＩｎＮ、ＺｎＮなど）を用いてもよい。また、１枚乃至１０枚のグラフェンシート（グラファイトの１層分）よりなる材料を用いてもよい。
【０１３０】
ソース領域１１０ａ及びドレイン領域１１０ｂは、ソース電極１０６ａ及びドレイン電極１０６ｂよりも抵抗率が大きく、酸化物半導体層１１５（または、酸化物半導体層１０５）よりも抵抗率が小さい。ソース電極１０６ａ及びドレイン電極１０６ｂと、酸化物半導体層１１５の間に、ソース領域１１０ａ及びドレイン領域１１０ｂを設けることで、ソース電極１０６ａ及びドレイン電極１０６ｂと、酸化物半導体層１１５（または、酸化物半導体層１０５）の接触抵抗を低減することが可能となる。
【０１３１】
また、ソース電極１０６ａ及びドレイン電極１０６ｂを形成するための導電層のエッチングは、ドライエッチング法で行っても、ウェットエッチング法で行ってもよく、これらを組み合わせて行ってもよい。
【０１３２】
ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）を用いることができる。
【０１３３】
また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、六弗化硫黄（ＳＦ６）、三弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いることができる。
【０１３４】
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。所望の形状に加工できるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度など）を適宜調節する。
【０１３５】
また、導電層のエッチングは、酸化物半導体層１１５が極力エッチングされない条件で行う。
【０１３６】
なお、ソース電極１０６ａ及びドレイン電極１０６ｂと、酸化物半導体層１１５の間に、ソース領域１１０ａ及びドレイン領域１１０ｂを設ける場合は、ソース電極１０６ａ及びドレイン電極１０６ｂの形成と、ソース領域１１０ａ及びドレイン領域１１０ｂの形成を同時に行うことができる。
【０１３７】
次に、ゲート電極１０３、ソース電極１０６ａ及びドレイン電極１０６ｂと重畳する位置に、島状の酸化物半導体層を形成するためのマスク１１７を形成する（図６（Ａ）、図８（Ａ）参照）。マスク１１７の形成は印刷法、インクジェット法、フォトリソグラフィ法を適宜用いることができる。
【０１３８】
マスク１１７、ソース電極１０６ａ及びドレイン電極１０６ｂをマスクとして、酸化物半導体層１１５を選択的にエッチングし、島状の酸化物半導体層１０５を形成する。なお、酸化物半導体のエッチングは、ドライエッチング法でもウェットエッチング法でもよい。もちろん、これらを組み合わせて用いてもよい。例えば、酸化物半導体のウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、ＩＴＯ−０７Ｎ（関東化学社製）を用いてもよい。
【０１３９】
本実施の形態では、マスク１１７としてフォトリソグラフィ法によりレジストマスクを形成し、酸化物半導体層１１５を選択的にエッチングした後、酸素雰囲気下で行うアッシング処理により、マスク１１７を分解除去する。アッシングは、オゾン等の酸素雰囲気下で紫外線等の光を照射し、酸素とレジストマスクの化学反応を促進させて行う光励起アッシングや、高周波電力等によりプラズマ化した酸素により分解除去を行うプラズマアッシングを用いることができる。
【０１４０】
マスク１１７の除去はレジスト剥離液により除去しても良いが、マスク１１７の除去をアッシングで行うことにより、酸化物半導体層１０５に、水、水素、ハイドロカーボンがなるべく含まれないようにすることができる。加えて、励起された酸素雰囲気下で処理することにより、マスク１１７が除去されて露出した酸化物半導体層１０５の酸素欠陥を低減することも可能となる。
【０１４１】
その後、絶縁層１０７を形成し、酸化物半導体層１０５を覆う。なお、酸化物半導体層１０５の表面に、水、水素、ハイドロカーボンなどの不純物が付着することを極力防ぐため、絶縁層１０７の形成は、酸化物半導体層１０５の形成後、速やかに行うことが好ましい。絶縁層１０７は、ゲート絶縁層１０４と同様の材料及び方法で形成することができる。絶縁層１０７の厚さは、１０ｎｍ以上５００ｎｍ以下、より好ましくは２０ｎｍ以上３００ｎｍ以下とするとよい。本実施の形態では、絶縁層１０７として厚さ３００ｎｍの酸化シリコンを形成する。
【０１４２】
絶縁層１０７形成後、１５０℃以上４５０℃以下、好ましくは２５０℃以上３２５℃以下の温度で熱処理を行ってもよい。または、２５０℃から３２５℃まで徐々に温度上昇させながら加熱してもよい。熱処理により絶縁層１０７から酸化物半導体層１０５に酸素が供給され、酸化物半導体層１０５に生じた欠陥を低減することができる。本実施の形態では、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層１１５に対して窒素雰囲気下で３００℃、１時間の加熱処理を行う。該熱処理は、保護絶縁層１０８形成後に行ってもよい。
【０１４３】
次いで、絶縁層１０７上に保護絶縁層１０８を形成してもよい。保護絶縁層１０８は、下地層１０２と同様の材料及び方法で形成することができる。本実施の形態では、保護絶縁層１０８としてスパッタリング法により厚さ１００ｎｍの酸化アルミニウムを形成する（図６（Ｃ）、図８（Ｂ）参照）。以上の作製方法により、トランジスタ１５０を作製することができる。
【０１４４】
また、酸化物半導体層１０５上にチャネル保護層１０９を有するトランジスタ１７０の作製方法について、トランジスタ１５０の作製方法と異なる点について説明する。
【０１４５】
まず、トランジスタ１５０の作製方法と同様に、酸化物半導体層１１５まで形成する。この後、トランジスタ１５０と同様の熱処理を行っても良い。続いて、酸化物半導体層１１５上に、チャネル保護層１０９を形成するための絶縁層を、１０ｎｍ以上５００ｎｍ以下、より好ましくは２０ｎｍ以上３００ｎｍ以下の厚さで形成する。チャネル保護層１０９を形成するための絶縁層は、ゲート絶縁層１０４と同様の材料及び方法を用いて形成することができる。本実施の形態では、スパッタリング法により厚さ２００ｎｍの酸化シリコンを形成する。
【０１４６】
なお、ゲート絶縁層１０４、酸化物半導体層１１５及びチャネル保護層１０９を形成するための絶縁層の形成は、途中で大気に触れることなく連続して行うことが好ましい。大気に触れることなく連続して行うことで、ゲート絶縁層１０４と酸化物半導体層１１５の界面、及び、チャネル保護層１０９を形成するための絶縁層と酸化物半導体層１１５の界面に水、水素、ハイドロカーボンなどの不純物が付着することを防ぎ、半導体装置の信頼性を高めることができる。
【０１４７】
ゲート絶縁層１０４、酸化物半導体層１１５及びチャネル保護層１０９を形成するための絶縁層を連続成膜する場合、酸化物半導体層１１５形成後の熱処理は、連続成膜終了後に行うことが好ましい。酸化物半導体層１１５を、ゲート絶縁層１０４とチャネル保護層１０９を形成するための絶縁層で挟んだ状態で熱処理することにより、両絶縁層から酸化物半導体層１１５に酸素が供給されるため、酸化物半導体層１１５に生じた欠陥を低減する効果を高めることができる。
【０１４８】
次に、チャネル保護層１０９を形成するための絶縁層上にマスクを形成し、該絶縁層を選択的にエッチングしてチャネル保護層１０９を形成する。該絶縁層上に形成するマスクの形成には印刷法、インクジェット法、フォトリソグラフィ法を適宜用いることができる。
【０１４９】
その後、マスクを除去し、酸化物半導体層１１５上に、ソース電極１０６ａ及びドレイン電極１０６ｂとなる導電層を形成する。以降の工程は、トランジスタ１５０の作製工程と同様に行うことができる。
【０１５０】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０１５１】
（実施の形態２）
本実施の形態では、実施の形態１と一部異なる工程例を図９を用いて説明する。なお、実施の形態１と同一の箇所には同じ符号を用い、同じ符号の詳細な説明はここでは省略する。
【０１５２】
まず、実施の形態１と同様に、基板１０１上に下地層１０２を形成し、下地層１０２上にゲート電極１０３を形成する。
【０１５３】
次いで、ゲート電極１０３の上にゲート絶縁層１０４を設け、ゲート絶縁層１０４の上に１ｎｍ以上１０ｎｍ以下の第１の酸化物半導体層を形成する。本実施の形態では、酸化物半導体用ターゲット（Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体用ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］）を用いて、基板とターゲットの間との距離を１７０ｍｍ、基板温度２５０℃、圧力０．４Ｐａ、直流（ＤＣ）電源電力０．５ｋＷとし、スパッタリングガスを酸素のみとして、膜厚５ｎｍの第１の酸化物半導体層を成膜する。
【０１５４】
次いで、基板を配置する雰囲気を窒素、または乾燥空気とし、第１の熱処理を行う。第１の熱処理の温度は、２００℃以上４５０℃以下とする。また、第１の熱処理の加熱時間は１時間以上２４時間以下とする。第１の熱処理によって第１の酸化物半導体層が結晶化され、第１の結晶性酸化物半導体層１４８ａとなる（図９（Ｂ）参照）。
【０１５５】
次いで、第１の結晶性酸化物半導体層１４８ａ上に１０ｎｍよりも厚い第２の酸化物半導体層を形成する。本実施の形態では、酸化物半導体用ターゲット（Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体用ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］）を用いて、基板とターゲットの間との距離を１７０ｍｍ、基板温度４００℃、圧力０．４Ｐａ、直流（ＤＣ）電源電力０．５ｋＷとし、スパッタリングガスとして酸素のみを用いて、膜厚２５ｎｍの第２の酸化物半導体層を成膜する。
【０１５６】
次いで、基板を配置する雰囲気を窒素、または乾燥空気とし、第２の熱処理を行う。第２の熱処理の温度は、２００℃以上４５０℃以下とする。また、第２の熱処理の加熱時間は１時間以上２４時間以下とする。第２の熱処理によって第２の酸化物半導体層が結晶化され、第２の結晶性酸化物半導体層１４８ｂとなる（図９（Ｃ）参照）。
【０１５７】
以降の工程は、実施の形態１に従って行うことで、トランジスタ１５０を得ることができる。ただし、本実施の形態を用いた場合、トランジスタ１５０のチャネル形成領域を含む半導体層は、第１の結晶性酸化物半導体層１４８ａ、及び第２の結晶性酸化物半導体層１４８ｂの積層となる。
【０１５８】
第１の結晶性酸化物半導体層１４８ａ、及び第２の結晶性酸化物半導体層１４８ｂは、非単結晶であって、そのａｂ面、表面または界面の方向から見て、三角形、または、六角形、の原子配列を有し、ｃ軸においては金属原子が層状または金属原子と酸素原子が層状に配列しており、ａｂ面においてはａ軸またはｂ軸の向きが異なる（ｃ軸を中心に回転した）結晶を有する酸化物半導体（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＣＡＡＣ−ＯＳ）を有する。
【０１５９】
ＣＡＡＣ−ＯＳは単結晶ではないが、また、非晶質のみから形成されているものでもない。また、ＣＡＡＣ−ＯＳは結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。ＣＡＡＣ−ＯＳが有する酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣ−ＯＳを構成する個々の結晶部分のａｂ面の法線（ｃ軸）は一定の方向（例えば、ＣＡＡＣ−ＯＳを支持する基板面、ＣＡＡＣ−ＯＳの表面などに垂直な方向）を向いていてもよい。
【０１６０】
ＣＡＡＣ−ＯＳは、その組成等に応じて導体または絶縁体となりうる。また、その組成等に応じて、可視光に対して透明であったり不透明であったりする。このようなＣＡＡＣ−ＯＳの例として、膜状に形成され、膜表面または支持する基板面に垂直な方向から観察すると三角形、または、六角形の原子配列が認められ、且つ、その膜断面を観察すると金属原子、または、金属原子と酸素原子（あるいは窒素原子）の層状配列が認められる材料を挙げることもできる。
【０１６１】
第２の熱処理により、ゲート絶縁層１０４から第１の結晶性酸化物半導体層１４８ａ、及び第２の結晶性酸化物半導体層１４８ｂに酸素を供給し、第１の結晶性酸化物半導体層１４８ａ、及び第２の結晶性酸化物半導体層１４８ｂ中の酸素欠損を低減させることができる。また、第２の加熱処理を行った後、温度を保持しつつ酸化性雰囲気に切り替えてさらに加熱処理を行うと好ましい。酸化性雰囲気での加熱処理により、酸化物半導体中の酸素欠陥を低減することができる。なお、ＣＡＡＣ−ＯＳ形成後の工程において、酸素欠損を低減させるための熱処理を行ってもよい。
【０１６２】
半導体層にＣＡＡＣ−ＯＳを用いたトランジスタは、トランジスタに光照射が行われた場合、またはバイアス−熱ストレス（ＢＴ）試験前後においてもトランジスタのしきい値電圧の変化量が低減でき、安定した電気的特性を有する。
【０１６３】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０１６４】
（実施の形態３）
本実施の形態では、ＣＡＡＣ−ＯＳからなる酸化物半導体の形成方法について、実施の形態２で開示した以外の方法について、以下に説明する。
【０１６５】
まず、ゲート絶縁層１０４上に、厚さ１ｎｍ以上５０ｎｍ以下の酸化物半導体を形成する。
【０１６６】
成膜時の基板温度は１５０℃以上４５０℃以下、好ましくは２００℃以上３５０℃以下である。１５０℃以上４５０℃以下、好ましくは２００℃以上３５０℃以下に基板を加熱しながら成膜をすることによって、膜中への水分（水素を含む）などの混入を防ぐことができる。また、結晶を含む酸化物半導体であるＣＡＡＣ−ＯＳを形成することができる。
【０１６７】
さらに、酸化物半導体形成後に、基板１０１に加熱処理を施して、酸化物半導体からより水素を放出させると共に、ゲート絶縁層１０４に含まれる酸素の一部を、酸化物半導体と、ゲート絶縁層１０４における酸化物半導体との界面近傍に拡散させることが好ましい。また、該加熱処理を行うことによって、より結晶性の高いＣＡＡＣ−ＯＳを有する酸化物半導体を形成することができる。
【０１６８】
該加熱処理の温度は、酸化物半導体から水素を放出させると共に、ゲート絶縁層１０４に含まれる酸素の一部を放出させ、さらには酸化物半導体に拡散させる温度が好ましく、代表的には、１５０℃以上基板歪み点温度未満、好ましくは２５０℃以上４５０℃以下、更に好ましくは３００℃以上４５０℃以下とする。
【０１６９】
また該加熱処理は、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置を用いることができる。ＲＴＡを用いることで、短時間に限り、基板の歪み点以上の温度で熱処理を行うことができる。そのため、非晶質領域に対して結晶領域の割合の多い酸化物半導体を形成するための時間を短縮することができる。
【０１７０】
加熱処理は、不活性ガス雰囲気で行うことができ、代表的には、ヘリウム、ネオン、アルゴン、キセノン、クリプトン等の希ガス、または窒素雰囲気で行うことが好ましい。また、酸素雰囲気及び減圧雰囲気で行ってもよい。処理時間は３分以上２４時間以下とする。処理時間を長くするほど非晶質領域に対して結晶領域の割合の多い酸化物半導体を形成することができるが、２４時間を超える熱処理は生産性の低下を招くため好ましくない。
【０１７１】
以上の方法で、ＣＡＡＣ−ＯＳを形成することができる。
【０１７２】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０１７３】
（実施の形態４）
本実施の形態では、上記実施の形態で開示したトランジスタを画素部、さらには駆動回路に用いて、表示機能を有する半導体装置（表示装置ともいう）を作製する場合について説明する。また、トランジスタを用いて駆動回路の一部または全体を、画素部と同じ基板上に一体形成し、システムオンパネルを形成することができる。
【０１７４】
表示装置は表示素子を含む。表示素子としては液晶素子（液晶表示素子ともいう）、発光素子（発光表示素子ともいう）を用いることができる。発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬ等が含まれる。また、電子インクなど、電気的作用によりコントラストが変化する表示媒体も適用することができる。
【０１７５】
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュールとを含む。さらに表示装置は、該表示装置を作製する過程における、表示素子が完成する前の一形態に相当する素子基板に関し、該素子基板は、電流を表示素子に供給するための手段を複数の各画素に備える。素子基板は、具体的には、表示素子の画素電極のみが形成された状態であっても良いし、画素電極となる導電膜を成膜した後であって、エッチングして画素電極を形成する前の状態であっても良いし、あらゆる形態があてはまる。
【０１７６】
なお、本明細書中における表示装置とは、画像表示デバイス、表示デバイス、もしくは光源（照明装置含む）を指す。また、コネクター、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ  ｐｒｉｎｔｅｄ  ｃｉｒｃｕｉｔ）もしくはＴＡＢ（Ｔａｐｅ  Ａｕｔｏｍａｔｅｄ  Ｂｏｎｄｉｎｇ）テープもしくはＴＣＰ（Ｔａｐｅ  Ｃａｒｒｉｅｒ  Ｐａｃｋａｇｅ）が取り付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設けられたモジュール、または表示素子にＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）方式によりＩＣ（集積回路）が直接実装されたモジュールも全て表示装置に含むものとする。
【０１７７】
本実施の形態では、半導体装置の一形態に相当する液晶表示パネルの外観及び断面について、図１０を用いて説明する。図１０（Ａ１）（Ａ２）は、第１の基板４００１上に形成されたトランジスタ４０１０、トランジスタ４０１１、及び液晶素子４０１３を、第２の基板４００６との間にシール材４００５によって封止した、液晶表示パネルの上面図であり、図１０（Ｂ）は、図１０（Ａ１）（Ａ２）のＭ−Ｎにおける断面図に相当する。
【０１７８】
第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４とを囲むようにして、シール材４００５が設けられている。また画素部４００２と、走査線駆動回路４００４の上に第２の基板４００６が設けられている。よって画素部４００２と、走査線駆動回路４００４とは、第１の基板４００１とシール材４００５と第２の基板４００６とによって、液晶層４００８と共に封止されている。また第１の基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜で形成された信号線駆動回路４００３が実装されている。
【０１７９】
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ＣＯＧ方法、ワイヤボンディング方法、或いはＴＡＢ方法などを用いることができる。図１０（Ａ１）は、ＣＯＧ方法により信号線駆動回路４００３を実装する例であり、図１０（Ａ２）は、ＴＡＢ方法により信号線駆動回路４００３を実装する例である。
【０１８０】
また、第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は、トランジスタを複数有しており、図１０（Ｂ）では、画素部４００２に含まれるトランジスタ４０１０と、走査線駆動回路４００４に含まれるトランジスタ４０１１とを例示している。トランジスタ４０１０、トランジスタ４０１１上には、絶縁層４０２０、絶縁層４０２１、絶縁層４０２２が設けられている。
【０１８１】
トランジスタ４０１０、トランジスタ４０１１は、上記実施の形態で示した酸化物半導体を、チャネルが形成される半導体層に用いたトランジスタを適用することができる。本実施の形態において、トランジスタ４０１０、トランジスタ４０１１はｎチャネル型のトランジスタである。
【０１８２】
絶縁層４０２２上において、駆動回路用のトランジスタ４０１１の半導体層のチャネル形成領域と重なる位置に導電層４０４０が設けられている。導電層４０４０を半導体層のチャネル形成領域と重なる位置に設けることによって、ＢＴ試験前後におけるトランジスタ４０１１のしきい値電圧の変化量を低減することができる。また、導電層４０４０は、電位がトランジスタ４０１１のゲート電極と同じでもよいし、異なっていても良く、第２のゲート電極として機能させることもできる。また、導電層４０４０の電位がＧＮＤ、０Ｖ、或いはフローティング状態であってもよい。
【０１８３】
また、導電層４０４０をバックゲート電極として機能させることもできる。バックゲート電極は、ゲート電極とバックゲート電極で半導体層のチャネル形成領域を挟むように配置される。バックゲート電極は導電層で形成され、ゲート電極と同様に機能させることができる。また、バックゲート電極の電位を変化させることで、トランジスタのしきい値電圧を変化させることができる。
【０１８４】
導電層４０４０は、画素電極４０３０と同じ導電層を用いて、画素電極４０３０と同時に形成しても良いし、別途導電層を設け、該導電層を選択的にエッチングすることで形成しても良い。導電層４０４０は、絶縁層４０２２より下層に設けても良い。また、トランジスタ４０１０の半導体層のチャネル形成領域と重なる位置に導電層４０４０を設けても良い。導電層４０４０に遮光性を有する材料を用いると、導電層４０４０を遮光層として機能させることができる。
【０１８５】
また、液晶素子４０１３が有する画素電極４０３０は、絶縁層４０２０、絶縁層４０２１、及び絶縁層４０２２に形成されたコンタクトホール４０２５を介して、トランジスタ４０１０と電気的に接続されている。そして液晶素子４０１３の対向電極４０３１は第２の基板４００６上に形成されている。画素電極４０３０と対向電極４０３１と液晶層４００８とが重なっている部分が、液晶素子４０１３に相当する。なお、画素電極４０３０、対向電極４０３１はそれぞれ配向膜として機能する絶縁層４０３２、絶縁層４０３３が設けられ、絶縁層４０３２、絶縁層４０３３を介して液晶層４００８を挟持している。
【０１８６】
なお、第１の基板４００１、第２の基板４００６としては、ガラス、金属（代表的にはステンレス）、セラミックス、プラスチックを用いることができる。プラスチックとしては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ  Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやポリエステルフィルムで挟んだ構造のシートを用いることもできる。
【０１８７】
また、スペーサ４０３５は絶縁層を選択的にエッチングすることで得られる柱状のスペーサであり、画素電極４０３０と対向電極４０３１との間の距離（セルギャップ）を制御するために設けられている。なお球状のスペーサを用いても良い。また、対向電極４０３１は、トランジスタ４０１０と同一基板上に設けられる共通電位線と電気的に接続される。共通接続部を用いて、一対の基板間に配置される導電性粒子を介して対向電極４０３１と共通電位線とを電気的に接続することができる。なお、導電性粒子はシール材４００５に含有させる。
【０１８８】
また、配向膜が不要である、ブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために５重量％以上のカイラル剤を混合させた液晶組成物を液晶層４００８に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１ｍｓｅｃ以下と短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さい。
【０１８９】
なお、本実施の形態で示す液晶表示装置は透過型液晶表示装置の例であるが、液晶表示装置は反射型液晶表示装置でも半透過型液晶表示装置でも適用できる。
【０１９０】
また、本実施の形態では、トランジスタの表面凹凸を低減するため、及びトランジスタの信頼性を向上させるため、トランジスタを保護層や平坦化絶縁層として機能する絶縁層（絶縁層４０２０、絶縁層４０２１、絶縁層４０２２）で覆う構成となっている。なお、保護層は、大気中に浮遊する有機物や金属物、水蒸気などの汚染不純物の侵入を防ぐためのものであり、緻密な膜が好ましい。保護層は、スパッタ法を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、又は窒化酸化アルミニウムを単層、又は積層で形成すればよい。本実施の形態では保護層をスパッタ法で形成する例を示すが、特に限定されず種々の方法で形成すればよい。
【０１９１】
ここでは、絶縁層４０２０として、スパッタ法を用いて酸化シリコンを形成し、絶縁層４０２１として、スパッタ法を用いて酸化アルミニウムを形成する。
【０１９２】
また、平坦化絶縁層として絶縁層４０２２を形成する。絶縁層４０２２としては、ポリイミド、アクリル樹脂、ベンゾシクロブテン系樹脂、ポリアミド、エポキシ樹脂等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。なお、これらの材料で形成される絶縁層を複数積層させることで、絶縁層４０２２を形成してもよい。
【０１９３】
なおシロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基（例えばアルキル基やアリール基）やフルオロ基を用いても良い。また、有機基はフルオロ基を有していても良い。
【０１９４】
絶縁層４０２２の形成法は、特に限定されず、その材料に応じて、スパッタ法、ＳＯＧ法、スピンコート法、ディップ法、スプレー塗布法、液滴吐出法（インクジェット法、スクリーン印刷、オフセット印刷等）等を用いることができる。絶縁層４０２２を、材料液を用いて形成する場合、焼成する工程で同時に、半導体層の熱処理を行ってもよい。絶縁層４０２２の焼成工程と半導体層の熱処理を兼ねることで効率よく半導体装置を作製することが可能となる。
【０１９５】
画素電極４０３０、対向電極４０３１は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。
【０１９６】
また、画素電極４０３０、対向電極４０３１を、導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いて形成することができる。導電性組成物を用いて形成した画素電極は、シート抵抗が１００００Ω／□以下、波長５５０ｎｍにおける透光率が７０％以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗率が０．１Ω・ｃｍ以下であることが好ましい。
【０１９７】
導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例えば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンまたはその誘導体、またはアニリン、ピロールおよびチオフェンの２種以上からなる共重合体若しくはその誘導体等が挙げられる。
【０１９８】
また別途形成された信号線駆動回路４００３と、走査線駆動回路４００４または画素部４００２に与えられる各種信号及び電位は、ＦＰＣ４０１８から供給されている。
【０１９９】
また図１０においては、信号線駆動回路４００３を別途形成し、第１の基板４００１に実装している例を示しているが、本実施の形態はこの構成に限定されない。走査線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみを別途形成して実装しても良い。
【０２００】
図１１は、半導体装置の一形態に相当する液晶表示モジュールに基板２６００を用いて構成する一例を示している。
【０２０１】
図１１は液晶表示モジュールの一例であり、基板２６００と基板２６０１がシール材２６０２により固着され、その間にトランジスタ等を含む画素部２６０３、液晶層を含む表示素子２６０４、着色層２６０５が設けられた表示領域を形成している。着色層２６０５はカラー表示を行う場合に必要であり、ＲＧＢ方式の場合は、赤、緑、青の各色に対応した着色層が各画素に対応して設けられている。基板２６００と基板２６０１の外側には偏光板２６０６、偏光板２６０７、拡散板２６１３が配設されている。光源は冷陰極管２６１０と反射板２６１１により構成され、回路基板２６１２は、フレキシブル配線基板２６０９により基板２６００の配線回路部２６０８と接続され、コントロール回路や電源回路などの外部回路が組みこまれている。また偏光板と、液晶層との間に位相差板を有した状態で積層してもよい。
【０２０２】
また、本実施の形態で示す液晶表示装置では、基板の外側（視認側）に偏光板を設け、内側に着色層、表示素子に用いる電極層という順に設ける例を示すが、偏光板は基板の内側に設けてもよい。また、偏光板と着色層の積層構造も本実施の形態に限定されず、偏光板及び着色層の材料や作製工程条件によって適宜設定すればよい。また、必要に応じてブラックマトリクスとして機能する遮光膜を設けてもよい。
【０２０３】
液晶表示モジュールには、ＴＮ（Ｔｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ  Ｆｉｅｌｄ  Ｓｗｉｔｃｈｉｎｇ）モード、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ  Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ  Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＭ（Ａｘｉａｌｌｙ  Ｓｙｍｍｅｔｒｉｃ  ａｌｉｇｎｅｄ  Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ  Ｃｏｍｐｅｎｓａｔｅｄ  Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モード、ＴＢＡ（Ｔｒａｎｓｖｅｒｓｅ  Ｂｅｎｄ  Ａｌｉｇｎｍｅｎｔ）モードなどを用いることができる。
【０２０４】
以上の工程により、半導体装置として信頼性の高い液晶表示装置を作製することができる。
【０２０５】
上記実施の形態に示すトランジスタを用いて液晶表示装置の画素部のトランジスタを作製することにより、各画素のトランジスタのしきい値電圧のバラツキに起因する表示ムラを抑制することができる。
【０２０６】
また、上記実施の形態に示すトランジスタの作製方法を用いて液晶表示装置の駆動回路のトランジスタを作製することにより、駆動回路部のトランジスタの高速動作を実現し、省電力化を図ることができる。
【０２０７】
なお、液晶素子にかえて発光素子を用いることで、光源や偏光板を不要とし、消費電力の少ない自発光方式の表示装置を実現することができる。自発光方式の表示装置は、図１０に示した液晶パネルの液晶素子４０１３を、無機ＥＬ素子や有機ＥＬ素子に置きかえることで実現することができる。
【０２０８】
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、これらキャリア（電子および正孔）が再結合することにより、発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
【０２０９】
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−アクセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利用する局在型発光である。
【０２１０】
発光素子は光を取り出すために少なくとも一対の電極の一方が透明であればよい。そして、基板上にトランジスタおよび発光素子を作製し、基板とは逆側の面から光を取り出す上面射出や、基板側の面から光を取り出す下面射出や、基板側および基板とは反対側の面から光を取り出す両面射出構造の発光素子があり、どの射出構造の発光素子を適用してもよい。
【０２１１】
例えば、有機ＥＬ素子は、少なくとも一対の電極間に発光する有機化合物層が挟まれた素子であり、該有機化合物層は通常、積層構造となっている。一例としては、一対の電極間（画素電極と対向電極間）に正孔注入層／正孔輸送層／発光層／電子輸送層、または正孔注入層／正孔輸送層／発光層／電子輸送層／電子注入層を積層した構造である。また、発光層に対して蛍光性色素などをドーピングしても良い。ＥＬ素子が有する各層は、低分子系の材料を用いて形成してもよいし、高分子系の材料を用いて形成してもよい。
【０２１２】
また、アクティブマトリクス型の液晶表示装置の場合は、１画素において１つのトランジスタで液晶素子を制御すればよいが、発光素子で画素を構成する場合、１画素においてトランジスタを２つ以上用いて発光素子に流れる電流を厳密に制御することが好ましい。なお、該トランジスタは上記実施の形態で説明したトランジスタを用いることができる。
【０２１３】
以上のように、本発明の一態様である作製方法で作製されたトランジスタを用いることで、表示品位が高く、かつ信頼性が高く、消費電力の小さい表示装置を得ることができる。
【０２１４】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０２１５】
（実施の形態５）
本実施の形態では、本発明の一態様である液晶表示装置の代表的な駆動方法について、幾つかの液晶の動作モードを例に挙げて説明する。液晶表示装置には、液晶の駆動方法に、基板に対して直交に電圧を印加する縦電界方式、基板に対して平行に電圧を印加する横電界方式がある。
【０２１６】
まず図１２（Ａ１）及び（Ａ２）に、ＴＮモードの液晶表示装置の画素構成を説明する断面模式図を示す。
【０２１７】
互いに対向するように配置された第１の基板３１０１及び第２の基板３１０２に、表示素子を有する層３１００が挟持されている。また、第１の基板３１０１側に第１の偏光板３１０３が形成され、第２の基板３１０２側に第２の偏光板３１０４が形成されている。第１の偏光板３１０３の吸収軸と、第２の偏光板３１０４の吸収軸は、クロスニコルの状態で配置されている。
【０２１８】
なお図示しないが、バックライト等は、第２の偏光板３１０４の外側に配置される。第１の基板３１０１、及び第２の基板３１０２上には、それぞれ第１の電極３１０８、第２の電極３１０９が設けられている。そして、バックライトと反対側、つまり視認側の電極である第１の電極３１０８は、透光性を有するように形成する。
【０２１９】
このような構成を有する液晶表示装置において、ノーマリホワイトモードの場合、第１の電極３１０８及び第２の電極３１０９の間に電圧が印加（縦電界方式と呼ぶ）されると、図１２（Ａ１）に示すように、液晶分子３１０５は縦に並んだ状態となる。すると、バックライトからの光は第１の偏光板３１０３を通過することができず、黒色表示となる。
【０２２０】
そして図１２（Ａ２）に示すように、第１の電極３１０８及び第２の電極３１０９の間に電圧が印加されていないときは、液晶分子３１０５は横に並び、平面内で捩れている状態となる。その結果、バックライトからの光は第１の偏光板３１０３を通過することができ、白色表示となる。また、第１の電極３１０８及び第２の電極３１０９に印加する電圧を調節することにより、階調を表現することができる。このようにして、所定の映像表示が行われる。
【０２２１】
このとき、カラーフィルタを設けることにより、フルカラー表示を行うことができる。カラーフィルタは、第１の基板３１０１側、又は第２の基板３１０２側のどちらに設けることもできる。
【０２２２】
ＴＮモードに使用される液晶材料は、公知のものを使用すればよい。
【０２２３】
図１２（Ｂ１）及び（Ｂ２）に、ＶＡモードの液晶表示装置の画素構成を説明する断面模式図を示す。ＶＡモードは、無電界の時に液晶分子３１０５が基板に垂直となるように配向されているモードである。
【０２２４】
図１２（Ａ１）及び（Ａ２）と同様に、第１の基板３１０１、及び第２の基板３１０２上には、それぞれ第１の電極３１０８、第２の電極３１０９が設けられている。そして、バックライトと反対側、つまり視認側の電極である第１の電極３１０８は、透光性を有するように形成する。そして第１の基板３１０１側には、第１の偏光板３１０３が形成され、第２の基板３１０２側に第２の偏光板３１０４が形成されている。また、第１の偏光板３１０３の吸収軸と、第２の偏光板３１０４の吸収軸は、クロスニコルの状態で配置されている。
【０２２５】
このような構成を有する液晶表示装置において、第１の電極３１０８及び第２の電極３１０９の間に電圧が印加される（縦電界方式）と、図１２（Ｂ１）に示すように液晶分子３１０５は横に並んだ状態となる。すると、バックライトからの光は、第１の偏光板３１０３を通過することができ、白色表示となる。
【０２２６】
そして図１２（Ｂ２）に示すように、第１の電極３１０８及び第２の電極３１０９の間に電圧が印加されていないときは、液晶分子３１０５は縦に並んだ状態となる。その結果、第２の偏光板３１０４により偏光されたバックライトからの光は、液晶分子３１０５の複屈折の影響を受けることなくセル内を通過する。すると、偏光されたバックライトからの光は、第１の偏光板３１０３を通過することができず、黒色表示となる。また、第１の電極３１０８及び第２の電極３１０９に印加する電圧を調節することにより、階調を表現することができる。このようにして、所定の映像表示が行われる。
【０２２７】
このとき、カラーフィルタを設けることにより、フルカラー表示を行うことができる。カラーフィルタは、第１の基板３１０１側、又は第２の基板３１０２側のどちらに設けることもできる。
【０２２８】
図１２（Ｃ１）及び（Ｃ２）に、ＭＶＡモードの液晶表示装置の画素構成を説明する断面模式図を示す。ＭＶＡモードは一画素を複数に分割し、それぞれの部分の液晶分子３１０５の配向方向を異ならせて、視野角依存性を互いに補償する方法である。図１２（Ｃ１）に示すように、ＭＶＡモードでは、第１の電極３１０８及び第２の電極３１０９上に配向制御用に断面が三角の突起物３１５８及び３１５９が設けられている。なお、他の構成はＶＡモードと同等である。
【０２２９】
第１の電極３１０８及び第２の電極３１０９に電圧が印加される（縦電界方式）と、図１２（Ｃ１）に示すように液晶分子３１０５は突起物３１５８及び３１５９の面に対して液晶分子３１０５の長軸が概ね垂直となるように配向する。すると、バックライトからの光は、第１の偏光板３１０３を通過することができ、白色表示となる。
【０２３０】
そして図１２（Ｃ２）に示すように、第１の電極３１０８及び第２の電極３１０９の間に電圧が印加されていないときは、液晶分子３１０５は縦に並んだ状態となる。その結果、バックライトからの光は、第１の偏光板３１０３を通過することができず、黒色表示となる。また、第１の電極３１０８及び第２の電極３１０９に印加する電圧を調節することにより、階調を表現することができる。このようにして、所定の映像表示が行われる。
【０２３１】
このとき、カラーフィルタを設けることにより、フルカラー表示を行うことができる。カラーフィルタは、第１の基板３１０１側、又は第２の基板３１０２側のどちらに設けることもできる。
【０２３２】
ＭＶＡモードの液晶表示装置の他の構成例について、図１５を用いて説明する。図１５（Ａ）はＭＶＡモードの液晶表示装置の画素構成を説明する上面図であり、図１５（Ｂ）は図１５（Ａ）中でＶ−Ｘで示す部位の断面図である。なお、図面をわかりやすくするため、図１５（Ａ）では、第２の電極３１０９ａ、３１０９ｂ、３１０９ｃおよび突起物３１５８以外の記載を省略している。図１５（Ａ）に示すように、第２の電極３１０９ａ、第２の電極３１０９ｂおよび第２の電極３１０９ｃは、くの字のように屈曲したパターンに形成されている。図１５（Ｂ）で示すように、第２の電極３１０９ａ、３１０９ｂ、３１０９ｃおよび第１の電極３１０８上に配向膜である絶縁層３１６２および絶縁膜３１６３がそれぞれ形成されている。第１の電極３１０８上には突起物３１５８が第２の電極３１０９ｂと重畳するように形成されている。
【０２３３】
図１３（Ａ１）及び（Ａ２）に、ＯＣＢモードの液晶表示装置の画素構成を説明する断面模式図を示す。ＯＣＢモードは、液晶層内で液晶分子３１０５が視野角依存性を補償するように配向しており、これはベンド配向と呼ばれる。
【０２３４】
図１２と同様に、第１の基板３１０１、及び第２の基板３１０２上には、それぞれ第１の電極３１０８、第２の電極３１０９が設けられている。そして、バックライトと反対側、つまり視認側の電極である第１の電極３１０８は、透光性を有するように形成する。そして第１の基板３１０１側には、第１の偏光板３１０３が形成され、第２の基板３１０２側に第２の偏光板３１０４が形成されている。また、第１の偏光板３１０３の吸収軸と、第２の偏光板３１０４の吸収軸は、クロスニコルの状態で配置されている。
【０２３５】
このような構成を有する液晶表示装置において、第１の電極３１０８及び第２の電極３１０９に電圧が印加される（縦電界方式）と、図１３（Ａ１）に示すように黒色表示が行われる。このとき液晶分子３１０５は、図１３（Ａ１）に示すように縦に並んだ状態となる。すると、バックライトからの光は、第１の偏光板３１０３を通過することができず、黒色表示となる。
【０２３６】
そして図１３（Ａ２）に示すように、第１の電極３１０８及び第２の電極３１０９の間に電圧が印加されていないときは、液晶分子３１０５はベンド配向の状態となる。その結果、バックライトからの光は、第１の偏光板３１０３を通過することができ、白色表示となる。また、第１の電極３１０８及び第２の電極３１０９の間に印加する電圧を調節することにより、階調を表現することができる。このようにして、所定の映像表示が行われる。
【０２３７】
このとき、カラーフィルタを設けることにより、フルカラー表示を行うことができる。カラーフィルタは、第１の基板３１０１側、又は第２の基板３１０２側のどちらに設けることもできる。
【０２３８】
このようなＯＣＢモードでは、液晶層内で液晶分子３１０５の配列により視野角依存性を補償できる。さらに、一対の積層された偏光子を含む層によりコントラスト比を高めることができる。
【０２３９】
図１３（Ｂ１）及び（Ｂ２）に、ＦＬＣモード及びＡＦＬＣモードの液晶表示装置の画素構成を説明する断面模式図を示す。
【０２４０】
図１２と同様に、第１の基板３１０１、及び第２の基板３１０２上には、それぞれ第１の電極３１０８、第２の電極３１０９が設けられている。そして、バックライトと反対側、つまり視認側の電極である第１の電極３１０８は、透光性を有するように形成する。そして第１の基板３１０１側には、第１の偏光板３１０３が形成され、第２の基板３１０２側に第２の偏光板３１０４が形成されている。また、第１の偏光板３１０３の吸収軸と、第２の偏光板３１０４の吸収軸は、クロスニコルの状態で配置されている。
【０２４１】
このような構成を有する液晶表示装置において、第１の電極３１０８及び第２の電極３１０９の間に電圧が印加（縦電界方式と呼ぶ）されると、液晶分子３１０５はラビング方向からずれた方向で横に並んでいる状態となる。その結果、バックライトからの光は、第１の偏光板３１０３を通過することができ、白色表示となる。
【０２４２】
そして図１３（Ｂ２）に示すように、第１の電極３１０８及び第２の電極３１０９の間に電圧が印加されていないときは、液晶分子３１０５はラビング方向に沿って横に並んだ状態となる。すると、バックライトからの光は、第１の偏光板３１０３を通過することができず、黒色表示となる。また、第１の電極３１０８及び第２の電極３１０９に印加する電圧を調節することにより、階調を表現することができる。このようにして、所定の映像表示が行われる。
【０２４３】
このとき、カラーフィルタを設けることにより、フルカラー表示を行うことができる。カラーフィルタは、第１の基板３１０１側、又は第２の基板３１０２側のどちらに設けることもできる。
【０２４４】
ＦＬＣモード及びＡＦＬＣモードに使用される液晶材料は、公知のものを使用すればよい。
【０２４５】
図１４（Ａ１）及び（Ａ２）に、ＩＰＳモードの液晶表示装置の画素構成を説明する断面模式図を示す。ＩＰＳモードは、一方の基板側のみに設けた電極の横電界によって液晶分子３１０５を基板に対して平面内で回転させるモードである。
【０２４６】
ＩＰＳモードは一方の基板に設けられた一対の電極により液晶を制御することを特徴とする。そのため、第２の基板３１０２上に一対の電極３１５０、電極３１５１が設けられている。一対の電極３１５０、電極３１５１は、それぞれ透光性を有するとよい。そして第１の基板３１０１側には、第１の偏光板３１０３が形成され、第２の基板３１０２側に第２の偏光板３１０４が形成されている。また、第１の偏光板３１０３の吸収軸と、第２の偏光板３１０４の吸収軸は、クロスニコルの状態で配置されている。
【０２４７】
このような構成を有する液晶表示装置において、一対の電極３１５０、電極３１５１の間に電圧が印加されると、図１４（Ａ１）に示すように液晶分子３１０５はラビング方向からずれた電気力線に沿って配向する。すると、バックライトからの光は、第１の偏光板３１０３を通過することができ、白色表示となる。
【０２４８】
そして図１４（Ａ２）に示すように、一対の電極３１５０、電極３１５１の間に電圧が印加されていないとき、液晶分子３１０５は、ラビング方向に沿って横に並んだ状態となる。その結果、バックライトからの光は、第１の偏光板３１０３を通過することができず、黒色表示となる。また、一対の電極３１５０、電極３１５１の間に印加する電圧を調節することにより、階調を表現することができる。このようにして、所定の映像表示が行われる。
【０２４９】
このとき、カラーフィルタを設けることにより、フルカラー表示を行うことができる。カラーフィルタは、第１の基板３１０１側、又は第２の基板３１０２側のどちらに設けることもできる。
【０２５０】
ＩＰＳモードで用いることができる一対の電極３１５０及び３１５１の例を図１６に示す。図１６（Ａ）乃至（Ｃ）の上面図に示すように、一対の電極３１５０及び３１５１が互い違いとなるように形成されており、図１６（Ａ）では電極３１５０ａ及び電極３１５１ａはうねりを有する波状形状であり、図１６（Ｂ）では電極３１５０ｂ及び電極３１５１ｂは櫛歯状であり一部重なっている形状であり、図１６（Ｃ）では電極３１５０ｃ及び電極３１５１ｃは櫛歯状であり電極同士がかみ合うような形状である。
【０２５１】
図１４（Ｂ１）及び（Ｂ２）に、ＦＦＳモードの液晶表示装置の画素構成を説明する断面模式図を示す。ＦＦＳモードはＩＰＳモードと同じ横電界方式であるが、図１４（Ｂ１）及び（Ｂ２）に示すように、電極３１５０上に絶縁膜を介して電極３１５１が形成される構造である。
【０２５２】
一対の電極３１５０、電極３１５１は、それぞれ透光性を有するとよい。そして第１の基板３１０１側には、第１の偏光板３１０３が形成され、第２の基板３１０２側に第２の偏光板３１０４が形成されている。また、第１の偏光板３１０３の吸収軸と、第２の偏光板３１０４の吸収軸は、クロスニコルの状態で配置されている。
【０２５３】
このような構成を有する液晶表示装置において、一対の電極３１５０、電極３１５１に電圧が印加されると、図１４（Ｂ１）に示すように液晶分子３１０５はラビング方向からずれた電気力線に沿って配向する。すると、バックライトからの光は、第１の偏光板３１０３を通過することができ、白色表示となる。
【０２５４】
そして図１４（Ｂ２）に示すように、一対の電極３１５０、電極３１５１の間に電圧が印加されていないとき、液晶分子３１０５は、ラビング方向に沿って横に並んだ状態となる。その結果、バックライトからの光は、第１の偏光板３１０３を通過することができず、黒色表示となる。また、一対の電極３１５０、電極３１５１の間に印加する電圧を調節することにより、階調を表現することができる。このようにして、所定の映像表示が行われる。
【０２５５】
このとき、カラーフィルタを設けることにより、フルカラー表示を行うことができる。カラーフィルタは、第１の基板３１０１側、又は第２の基板３１０２側のどちらに設けることもできる。
【０２５６】
ＦＦＳモードで用いることできる一対の電極３１５０及び３１５１の例を図１７に示す。図１７（Ａ）乃至（Ｃ）の上面図に示すように、電極３１５０上に様々なパターンに形成された電極３１５１が形成されており、図１７（Ａ）では電極３１５０ａ上の電極３１５１ａは屈曲したくの字形状であり、図１７（Ｂ）では電極３１５０ｂ上の電極３１５１ｂは櫛歯状で電極同士がかみ合うような形状であり、図１７（Ｃ）では電極３１５０ｃ上の電極３１５１ｃは櫛歯状の形状である。
【０２５７】
ＩＰＳモード及びＦＦＳモードに使用される液晶材料は、公知のものを使用すればよい。または、ブルー相を示す液晶を用いてもよい。
【０２５８】
また、これら以外にも、ＰＶＡモード、ＡＳＭモード、ＴＢＡモードなどの液晶モードを適用することが可能である。
【０２５９】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０２６０】
（実施の形態６）
本実施の形態では、本発明の一態様である保護回路について、図１８を用いて説明する。
【０２６１】
保護回路に適用可能な回路の一例を図１８（Ａ）に示す。保護回路９９７はｎ型のトランジスタ９７０ａ及び９７０ｂによって構成されており、それぞれダイオードと同様の特性を示すように、ゲート端子がドレイン端子と接続されている。なお、トランジスタ９７０ａ及び９７０ｂは、上記実施の形態で開示したトランジスタを用いることができる。
【０２６２】
トランジスタ９７０ａの第１端子（ゲート）と第３端子（ドレイン）は第１の配線９４５に電気的に接続され、第２端子（ソース）は第２の配線９６０に電気的に接続されている。また、トランジスタ９７０ｂの第１端子（ゲート）と第３端子（ドレイン）は第２の配線９６０に電気的に接続され、第２端子（ソース）は第１の配線９４５に電気的に接続されている。すなわち、図１８（Ａ）で示す保護回路は、二つのトランジスタのそれぞれが整流方向を逆向きにして、第１の配線９４５と第２の配線９６０を接続する構成を備えている。言い換えると、整流方向が第１の配線９４５から第２の配線９６０に向かうトランジスタと、整流方向が第２の配線９６０から第１の配線９４５に向かうトランジスタを、第１の配線９４５と第２の配線９６０の間に有する構成である。
【０２６３】
上記の保護回路は、第２の配線９６０が静電気等により正又は負に帯電した場合、その電荷を打ち消す方向に電流が流れる。例えば、第２の配線９６０が正に帯電した場合は、その正電荷を第１の配線９４５に逃がす方向に電流が流れる。この動作により、帯電した第２の配線９６０に接続している回路や素子の静電破壊又は誤動作を防止することができる。また、帯電した第２の配線９６０と他の配線が絶縁層を介して交差する構成において、該絶縁層が絶縁破壊される現象を防止することができる。
【０２６４】
なお、保護回路は上記構成に限定されない。例えば、整流方向が第１の配線９４５から第２の配線９６０に向かう複数のトランジスタと、整流方向が第２の配線９６０から第１の配線９４５に向かう複数のトランジスタを有する構成であってもよい。また、奇数個のトランジスタを使って保護回路を構成することもできる。
【０２６５】
図１８（Ａ）に例示した保護回路は様々な用途に適用することができる。例えば、第１の配線９４５を表示装置の共通配線とし、第２の配線９６０を複数の信号線の一とし、その間に当該保護回路を適用することができる。保護回路が設けられた信号線に接続された画素トランジスタは、配線の帯電による静電破壊やしきい値電圧のシフト等の不具合から保護される。なお、該保護回路は表示装置以外の半導体装置にも適用することができる。
【０２６６】
次に、基板上に保護回路９９７を構成する例を説明する。保護回路９９７の上面図の一例を図１８（Ｂ）に示す。
【０２６７】
トランジスタ９７０ａはゲート電極９１１ａと、ゲート電極９１１ａと重畳するチャネル形成領域９１３を含む半導体層を有し、ゲート電極９１１ａは第１の配線９４５と電気的に接続している。トランジスタ９７０ａのソース電極は第２の配線９６０と電気的に接続され、ドレイン電極は、コンタクトホール９２６ａを介して電極９３０ａと電気的に接続している。また、電極９３０ａは、コンタクトホール９２５ａを介して第１の配線９４５と電気的に接続している。すなわち、トランジスタ９７０ａのゲート電極９１１ａとドレイン電極は、電極９３０ａを介して電気的に接続されている。
【０２６８】
トランジスタ９７０ｂはゲート電極９１１ｂと、ゲート電極９１１ｂと重畳するチャネル形成領域９１４を含む半導体層を有し、ゲート電極９１１ｂはコンタクトホール９２５ｂを介して電極９３０ｂと電気的に接続している。トランジスタ９７０ｂのソース電極は、第１の電極９１５ａ及び電極９３０ａを介して、第１の配線９４５と電気的に接続されている。トランジスタ９７０ｂのドレイン電極は、第２の配線９６０と電気的に接続されている。第２の配線９６０は、コンタクトホール９２６ｂを介して、電極９３０ｂと電気的に接続している。すなわち、トランジスタ９７０ｂのゲート電極９１１ｂとドレイン電極は、電極９３０ｂを介して電気的に接続されている。
【０２６９】
また、コンタクトホールを介して接続される電極と配線の接触抵抗を低減するため、コンタクトホール９２５ａ、９２５ｂ、９２６ａ、及び９２６ｂは、極力大きい面積もしくは、コンタクトホールの数を複数とすることが好ましい。
【０２７０】
本実施の形態で開示する保護回路を表示装置に適用する場合、電極９３０ａ及び電極９３０ｂは、表示装置の画素電極と同じ層を用いて形成することができる。
【０２７１】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０２７２】
（実施の形態７）
図１９（Ａ）に半導体装置を構成する記憶素子（以下、メモリセルとも記す）の回路図の一例を示す。メモリセルは、酸化物半導体以外の材料をチャネル形成領域に用いたトランジスタ１１６０と酸化物半導体をチャネル形成領域に用いたトランジスタ１１６２によって構成される。
【０２７３】
酸化物半導体をチャネル形成領域に用いたトランジスタ１１６２は、上記実施の形態に従って作製することができる。
【０２７４】
図１９（Ａ）に示すように、トランジスタ１１６０のゲート電極と、トランジスタ１１６２のソース電極またはドレイン電極の一方とは、電気的に接続されている。また、第１の配線ＳＬ（１ｓｔ  Ｌｉｎｅ：ソース線とも呼ぶ）とトランジスタ１１６０のソース電極とは、電気的に接続され、第２の配線ＢＬ（２ｎｄ  Ｌｉｎｅ：ビット線とも呼ぶ）とトランジスタ１１６０のドレイン電極とは、電気的に接続されている。そして、第３の配線Ｓ１（３ｒｄ  Ｌｉｎｅ：第１信号線とも呼ぶ）とトランジスタ１１６２のソース電極またはドレイン電極の他方とは、電気的に接続され、第４の配線Ｓ２（４ｔｈ  Ｌｉｎｅ：第２信号線とも呼ぶ）と、トランジスタ１１６２のゲート電極とは、電気的に接続されている。
【０２７５】
酸化物半導体以外の材料、例えば単結晶シリコンをチャネル形成領域に用いたトランジスタ１１６０は十分な高速動作が可能なため、トランジスタ１１６０を用いることにより、記憶内容の読み出しなどを高速に行うことが可能である。また、酸化物半導体をチャネル形成領域に用いたトランジスタ１１６２は、オフ電流が小さいという特徴を有している。このため、トランジスタ１１６２をオフ状態とすることで、トランジスタ１１６０のゲート電極の電位を極めて長時間にわたって保持することが可能である。
【０２７６】
トランジスタ１１６０のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
【０２７７】
はじめに、情報の書き込み及び保持について説明する。まず、第４の配線Ｓ２の電位を、トランジスタ１１６２がオン状態となる電位として、トランジスタ１１６２をオン状態とする。これにより、第３の配線Ｓ１の電位が、トランジスタ１１６０のゲート電極に与えられる（書き込み）。その後、第４の配線Ｓ２の電位を、トランジスタ１１６２がオフ状態となる電位として、トランジスタ１１６２をオフ状態とすることにより、トランジスタ１１６０のゲート電極の電位が保持される（保持）。
【０２７８】
トランジスタ１１６２のオフ電流は小さいから、トランジスタ１１６０のゲート電極の電位は長時間にわたって保持される。例えば、トランジスタ１１６０のゲート電極の電位がトランジスタ１１６０をオン状態とする電位であれば、トランジスタ１１６０のオン状態が長時間にわたって保持されることになる。また、トランジスタ１１６０のゲート電極の電位がトランジスタ１１６０をオフ状態とする電位であれば、トランジスタ１１６０のオフ状態が長時間にわたって保持される。
【０２７９】
次に、情報の読み出しについて説明する。上述のように、トランジスタ１１６０のオン状態またはオフ状態が保持された状態において、第１の配線ＳＬに所定の電位（第２の配線の電位より低い電位）が与えられると、トランジスタ１１６０のオン状態またはオフ状態に応じて、第２の配線ＢＬの電位は異なる値をとる。例えば、トランジスタ１１６０がオン状態の場合には、第２の配線ＢＬの電位が低下して、第１の配線ＳＬの電位に近づくことになる。また、トランジスタ１１６０がオフ状態の場合には、第２の配線ＢＬの電位は変化しない。
【０２８０】
このように、情報が保持された状態において、第２の配線ＢＬの電位と、所定の電位とを比較することで、情報を読み出すことができる。
【０２８１】
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込み及び保持と同様に行われる。つまり、第４の配線Ｓ２の電位を、トランジスタ１１６２がオン状態となる電位として、トランジスタ１１６２をオン状態とする。これにより、第３の配線Ｓ１の電位（新たな情報に係る電位）が、トランジスタ１１６０のゲート電極に与えられる。その後、第４の配線Ｓ２の電位を、トランジスタ１１６２がオフ状態となる電位として、トランジスタ１１６２をオフ状態とすることにより、新たな情報が保持された状態となる。
【０２８２】
このように、開示する発明に係るメモリセルは、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる消去動作が不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、メモリセルを有する半導体装置の高速動作が実現される。
【０２８３】
また、図１９（Ａ）を発展させたメモリセルの回路図の一例を図１９（Ｂ）に示す。
【０２８４】
図１９（Ｂ）に示すメモリセル１１００は、第１の配線ＳＬ（ソース線）と、第２の配線ＢＬ（ビット線）と、第３の配線Ｓ１（第１信号線）と、第４の配線Ｓ２（第２信号線）と、第５の配線ＷＬ（ワード線）と、トランジスタ１１６４（第１のトランジスタ）と、トランジスタ１１６１（第２のトランジスタ）と、トランジスタ１１６３（第３のトランジスタ）と、から構成されている。トランジスタ１１６４及びトランジスタ１１６３は、酸化物半導体以外の材料をチャネル形成領域に用いており、トランジスタ１１６１は酸化物半導体をチャネル形成領域に用いている。
【０２８５】
ここで、トランジスタ１１６４のゲート電極と、トランジスタ１１６１のソース電極またはドレイン電極の一方とは、電気的に接続されている。また、第１の配線ＳＬと、トランジスタ１１６４のソース電極とは、電気的に接続され、トランジスタ１１６４のドレイン電極と、トランジスタ１１６３のソース電極とは、電気的に接続されている。そして、第２の配線ＢＬと、トランジスタ１１６３のドレイン電極とは、電気的に接続され、第３の配線Ｓ１と、トランジスタ１１６１のソース電極またはドレイン電極の他方とは、電気的に接続され、第４の配線Ｓ２と、トランジスタ１１６１のゲート電極とは、電気的に接続され、第５の配線ＷＬと、トランジスタ１１６３のゲート電極とは電気的に接続されている。
【０２８６】
次に、回路の動作について具体的に説明する。
【０２８７】
メモリセル１１００への書込みを行う場合は、第１の配線ＳＬを０Ｖ、第５の配線ＷＬを０Ｖ、第２の配線ＢＬを０Ｖ、第４の配線Ｓ２を２Ｖとする。データ”１”を書き込む場合には第３の配線Ｓ１を２Ｖ、データ”０”を書き込む場合には第３の配線Ｓ１を０Ｖとする。このとき、トランジスタ１１６３はオフ状態、トランジスタ１１６１はオン状態となる。なお、書き込み終了にあたっては、第３の配線Ｓ１の電位が変化する前に、第４の配線Ｓ２を０Ｖとして、トランジスタ１１６１をオフ状態にする。
【０２８８】
その結果、データ”１”書込み後にはトランジスタ１１６４のゲート電極に接続されるノード（以下、ノードＡ）の電位が約２Ｖ、データ”０”書込み後にはノードＡの電位が約０Ｖとなる。ノードＡには、第３の配線Ｓ１の電位に応じた電荷が蓄積されるが、トランジスタ１１６１のオフ電流は小さいため、トランジスタ１１６４のゲート電極の電位は長時間にわたって保持される。
【０２８９】
次に、メモリセルの読み出しを行う場合は、第１の配線ＳＬを０Ｖ、第５の配線ＷＬを２Ｖ、第４の配線Ｓ２を０Ｖ、第３の配線Ｓ１を０Ｖとし、第２の配線ＢＬに接続されている読出し回路を動作状態とする。このとき、トランジスタ１１６３はオン状態、トランジスタ１１６１はオフ状態となる。
【０２９０】
データ”０”、つまりノードＡが約０Ｖの状態であればトランジスタ１１６４はオフ状態であるから、第２の配線ＢＬと第１の配線ＳＬ間の抵抗は高い状態となる。一方、データ”１”、つまりノードＡが約２Ｖの状態であればトランジスタ１１６４がオン状態であるから、第２の配線ＢＬと第１の配線ＳＬ間の抵抗は低い状態となる。読出し回路は、メモリセルの抵抗状態の違いから、データ”０”，”１”を読み出すことができる。なお、書込み時の第２の配線ＢＬは０Ｖとしたが、フローティング状態や０Ｖ以上の電位に充電されていても構わない。読み出し時の第３の配線Ｓ１は０Ｖとしたが、フローティング状態や０Ｖ以上の電位に充電されていても構わない。
【０２９１】
なお、データ”１”とデータ”０”は便宜上の定義であって、逆であっても構わない。また、上述した動作電圧は一例である。動作電圧は、データ”０”の場合にトランジスタ１１６４がオフ状態となり、データ”１”の場合にトランジスタ１１６４がオン状態となるように、また、書込み時にトランジスタ１１６１がオン状態、書込み時以外ではオフ状態となるように、また、読み出し時にトランジスタ１１６３がオン状態となるように選べばよい。特に２Ｖの代わりに、周辺の論理回路の電源電位ＶＤＤを用いてもよい。
【０２９２】
本実施の形態では理解の簡単のため、最小記憶単位（１ビット）のメモリセルについて説明したが、メモリセルの構成はこれに限られるものではない。複数のメモリセルを適当に接続して、より高度な半導体装置を構成することもできる。例えば、上記メモリセルを複数用いて、ＮＡＮＤ型やＮＯＲ型の半導体装置を構成することが可能である。配線の構成も図１９（Ａ）や図１９（Ｂ）に限定されず、適宜変更することができる。
【０２９３】
図２０に、ｍ×ｎビットの記憶容量を有する本発明の一態様に係る半導体装置のブロック回路図を示す。
【０２９４】
図２０に示す半導体装置は、ｍ本の第５の配線ＷＬ及び第４の配線Ｓ２と、ｎ本の第２の配線ＢＬ及び第３の配線Ｓ１と、複数のメモリセル１１００（１、１）乃至１１００（ｍ、ｎ）が縦ｍ個（行）×横ｎ個（列）（ｍ、ｎは自然数）がマトリクス状に配置されたメモリセルアレイ１１１０と、第２の配線ＢＬ及び第３の配線Ｓ１と接続する駆動回路１１１１や、第４の配線Ｓ２及び第５の配線ＷＬと接続する駆動回路１１１３や、読出し回路１１１２といった周辺回路によって構成されている。他の周辺回路として、リフレッシュ回路等が設けられてもよい。
【０２９５】
各メモリセルの代表として、メモリセル１１００（ｉ、ｊ）を考える。ここで、メモリセル１１００（ｉ、ｊ）（ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数）は、第２の配線ＢＬ（ｊ）、第３の配線Ｓ１（ｊ）、第５の配線ＷＬ（ｉ）及び第４の配線Ｓ２（ｉ）、及び第１の配線ＳＬにそれぞれ接続されている。第１の配線ＳＬには第１の配線ＳＬ電位Ｖｓが与えられている。また、第２の配線ＢＬ（１）乃至ＢＬ（ｎ）及び第３の配線Ｓ１（１）乃至Ｓ１（ｎ）は第２の配線ＢＬ及び第３の配線Ｓ１と接続する駆動回路１１１１及び読出し回路１１１２に、第５の配線ＷＬ（１）乃至ＷＬ（ｍ）及び第４の配線Ｓ２（１）乃至Ｓ２（ｍ）は第４の配線Ｓ２及び第５の配線ＷＬと接続する駆動回路１１１３にそれぞれ接続されている。
【０２９６】
図２０に示した半導体装置の動作について説明する。本構成では、行ごとの書込み及び読出しを行う。
【０２９７】
第ｉ行のメモリセル１１００（ｉ、１）乃至１１００（ｉ、ｎ）に書込みを行う場合は、第１の配線電位Ｖｓを０Ｖ、第５の配線ＷＬ（ｉ）を０Ｖ、第２の配線ＢＬ（１）乃至ＢＬ（ｎ）を０Ｖ、第４の配線Ｓ２（ｉ）を２Ｖとする。このときトランジスタ１１６１は、オン状態となる。第３の配線Ｓ１（１）乃至Ｓ１（ｎ）は、データ”１”を書き込む列は２Ｖ、データ”０”を書き込む列は０Ｖとする。なお、書き込み終了にあたっては、第３の配線Ｓ１（１）乃至Ｓ１（ｎ）の電位が変化する前に、第４の配線Ｓ２（ｉ）を０Ｖとして、トランジスタ１１６１をオフ状態にする。また、第５の配線ＷＬ（ｉ）以外の第５の配線ＷＬは０Ｖ、第４の配線Ｓ２（ｉ）以外の第４の配線Ｓ２は０Ｖとする。
【０２９８】
その結果、データ”１”の書込みを行ったメモリセルのトランジスタ１１６４のゲート電極に接続されるノード（以下、ノードＡ）の電位は約２Ｖ、データ”０”の書込みを行ったメモリセルのノードＡの電位は約０Ｖとなる。また、非選択メモリセルのノードＡの電位は変わらない。
【０２９９】
第ｉ行のメモリセル１１００（ｉ、１）乃至１１００（ｉ、ｎ）の読み出しを行う場合は、第１の配線ＳＬの電位Ｖｓを０Ｖ、第５の配線ＷＬ（ｉ）を２Ｖ、第４の配線Ｓ２（ｉ）を０Ｖ、第３の配線Ｓ１（１）乃至Ｓ１（ｎ）を０Ｖとし、第２の配線ＢＬ（１）乃至ＢＬ（ｎ）に接続されている読出し回路を動作状態とする。読出し回路では、例えば、メモリセルの抵抗状態の違いから、データ”０”，”１”を読み出すことができる。なお、第５の配線ＷＬ（ｉ）以外の第５の配線ＷＬは０Ｖ、第４の配線Ｓ２（ｉ）以外の第４の配線Ｓ２は０Ｖとする。なお、書込み時の第２の配線ＢＬは０Ｖとしたが、フローティング状態や０Ｖ以上の電位に充電されていても構わない。読出し時の第３の配線Ｓ１は０Ｖとしたが、フローティング状態や０Ｖ以上の電位に充電されていても構わない。
【０３００】
なお、データ”１”とデータ”０”は便宜上の定義であって、逆であっても構わない。また、上述した動作電圧は一例である。動作電圧は、データ”０”の場合にトランジスタ１１６４がオフ状態となり、データ”１”の場合にトランジスタ１１６４がオン状態となるように、また、書込み時にトランジスタ１１６１がオン状態、書込み時以外ではオフ状態となるように、また、読み出し時にトランジスタ１１６３がオン状態となるように選べばよい。特に２Ｖの代わりに、周辺の論理回路の電源電位ＶＤＤを用いてもよい。
【０３０１】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０３０２】
（実施の形態８）
本実施の形態では、容量素子を有するメモリセルの回路図の一例を示す。図２１（Ａ）に示すメモリセル１１７０は、第１の配線ＳＬ、第２の配線ＢＬ、第３の配線Ｓ１、第４の配線Ｓ２と、第５の配線ＷＬと、トランジスタ１１７１（第１のトランジスタ）と、トランジスタ１１７２（第２のトランジスタ）と、容量素子１１７３とから構成されている。トランジスタ１１７１は、酸化物半導体以外の材料をチャネル形成領域に用いており、トランジスタ１１７２はチャネル形成領域に酸化物半導体を用いている。
【０３０３】
ここで、トランジスタ１１７１のゲート電極と、トランジスタ１１７２のソース電極またはドレイン電極の一方と、容量素子１１７３の一方の電極とは、電気的に接続されている。また、第１の配線ＳＬと、トランジスタ１１７１のソース電極とは、電気的に接続され、第２の配線ＢＬと、トランジスタ１１７１のドレイン電極とは、電気的に接続され、第３の配線Ｓ１と、トランジスタ１１７２のソース電極またはドレイン電極の他方とは、電気的に接続され、第４の配線Ｓ２と、トランジスタ１１７２のゲート電極とは、電気的に接続され、第５の配線ＷＬと、容量素子１１７３の他方の電極とは、電気的に接続されている。
【０３０４】
次に、回路の動作について具体的に説明する。
【０３０５】
メモリセル１１７０への書込みを行う場合は、第１の配線ＳＬを０Ｖ、第５の配線ＷＬを０Ｖ、第２の配線ＢＬを０Ｖ、第４の配線Ｓ１を２Ｖとする。データ”１”を書き込む場合には第３の配線Ｓ１を２Ｖ、データ”０”を書き込む場合には第３の配線Ｓ１を０Ｖとする。このとき、トランジスタ１１７２はオン状態となる。なお、書き込み終了にあたっては、第３の配線Ｓ１の電位が変化する前に、第４の配線Ｓ２を０Ｖとして、トランジスタ１１７２をオフ状態にする。
【０３０６】
その結果、データ”１”の書込み後にはトランジスタ１１７１のゲート電極に接続されるノード（以下、ノードＡ）の電位が約２Ｖ、データ”０”の書込み後にはノードＡの電位が約０Ｖとなる。
【０３０７】
メモリセル１１７０の読み出しを行う場合は、第１の配線ＳＬを０Ｖ、第５の配線ＷＬを２Ｖ、第４の配線Ｓ２を０Ｖ、第３の配線Ｓ１を０Ｖとし、第２の配線ＢＬに接続されている読出し回路を動作状態とする。このとき、トランジスタ１１７２は、オフ状態となる。
【０３０８】
第５の配線ＷＬを２Ｖとした場合のトランジスタ１１７１の状態について説明する。トランジスタ１１７１の状態を決めるノードＡの電位は、第５の配線ＷＬとノードＡ間の容量Ｃ１と、トランジスタ１１７１のゲート電極と、ソース電極及びドレイン電極間の容量Ｃ２に依存する。
【０３０９】
なお、読出し時の第３の配線Ｓ１は０Ｖとしたが、フローティング状態や０Ｖ以上の電位に充電されていても構わない。データ”１”とデータ”０”は便宜上の定義であって、逆であっても構わない。
【０３１０】
書き込み時の第３の配線Ｓ１の電位は、書込み後にトランジスタ１１７２がオフ状態となり、また、第５の配線ＷＬ電位が０Ｖの場合にトランジスタ１１７１がオフ状態である範囲で、データ”０”、”１”の電位をそれぞれ選べばよい。読出し時の第５の配線ＷＬ電位は、データ”０”の場合にトランジスタ１１７１がオフ状態となり、データ”１”の場合にトランジスタ１１７１がオン状態となるように選べばよい。また、トランジスタ１１７１のしきい値電圧も、一例である。上述したトランジスタ１１７１の状態を変えない範囲であれば、どのようなしきい値電圧でも構わない。
【０３１１】
また、第１のゲート電極、及び第２のゲート電極（バックゲート電極）を有する選択トランジスタと、容量素子を有するメモリセルを用いるＮＯＲ型の半導体記憶装置の例について図２１（Ｂ）を用いて説明する。
【０３１２】
図２１（Ｂ）に示す本発明の一態様に係る半導体装置は、Ｉ行（Ｉは２以上の自然数）Ｊ列（Ｊは自然数）にマトリクス状に配列された複数のメモリセルを備えたメモリセルアレイを具備する。
【０３１３】
図２１（Ｂ）に示すメモリセルアレイは、ｉ行（ｉは３以上の自然数）ｊ列（ｊは３以上の自然数）にマトリクス状に配列された複数のメモリセル１１８０と、ｉ本のワード線ＷＬ（ワード線ＷＬ＿１乃至ワード線ＷＬ＿ｉ）と、ｉ本の容量線ＣＬ（容量線ＣＬ＿１乃至容量線ＣＬ＿ｉ）と、ｉ本のゲート線ＢＧＬ（ゲート線ＢＧＬ＿１乃至ゲート線ＢＧＬ＿ｉ）と、ｊ本のビット線ＢＬ（ビット線ＢＬ＿１乃至ビット線＿ｊ）と、ソース線ＳＬと、を具備する。
【０３１４】
さらに、複数のメモリセル１１８０のそれぞれ（メモリセル１１８０（Ｍ，Ｎ）（ただし、Ｍは１以上ｉ以下の自然数、Ｎは１以上ｊ以下の自然数）ともいう）は、トランジスタ１１８１（Ｍ，Ｎ）と、容量素子１１８３（Ｍ，Ｎ）と、トランジスタ１１８２（Ｍ，Ｎ）と、を備える。
【０３１５】
なお、半導体記憶装置において、容量素子は、第１の容量電極、第２の容量電極、並びに第１の容量電極及び第２の容量電極に重畳する誘電体層により構成される。容量素子は、第１の容量電極及び第２の容量電極の間に印加される電圧に応じて電荷が蓄積される。
【０３１６】
トランジスタ１１８１（Ｍ，Ｎ）は、Ｎチャネル型トランジスタであり、ソース電極、ドレイン電極、第１のゲート電極、及び第２のゲート電極を有する。なお、本実施の形態の半導体記憶装置において、必ずしもトランジスタ１１８１をＮチャネル型トランジスタにしなくてもよい。
【０３１７】
トランジスタ１１８１（Ｍ，Ｎ）のソース電極及びドレイン電極の一方は、ビット線ＢＬ＿Ｎに接続され、トランジスタ１１８１（Ｍ，Ｎ）の第１のゲート電極は、ワード線ＷＬ＿Ｍに接続され、トランジスタ１１８１（Ｍ，Ｎ）の第２のゲート電極は、ゲート線ＢＧＬ＿Ｍに接続される。トランジスタ１１８１（Ｍ，Ｎ）のソース電極及びドレイン電極の一方がビット線ＢＬ＿Ｎに接続される構成にすることにより、メモリセル毎に選択的にデータを読み出すことができる。
【０３１８】
トランジスタ１１８１（Ｍ，Ｎ）は、メモリセル１１８０（Ｍ，Ｎ）において選択トランジスタとしての機能を有する。
【０３１９】
トランジスタ１１８１（Ｍ，Ｎ）としては、酸化物半導体をチャネル形成領域に用いたトランジスタを用いることができる。
【０３２０】
トランジスタ１１８２（Ｍ，Ｎ）は、Ｐチャネル型トランジスタである。なお、本実施の形態の半導体記憶装置において、必ずしもトランジスタ１１８２をＰチャネル型トランジスタにしなくてもよい。
【０３２１】
トランジスタ１１８２（Ｍ，Ｎ）のソース電極及びドレイン電極の一方は、ソース線ＳＬに接続され、トランジスタ１１８２（Ｍ，Ｎ）のソース電極及びドレイン電極の他方は、ビット線ＢＬ＿Ｎに接続され、トランジスタ１１８２（Ｍ，Ｎ）のゲート電極は、トランジスタ１１８１（Ｍ，Ｎ）のソース電極及びドレイン電極の他方に接続される。
【０３２２】
トランジスタ１１８２（Ｍ，Ｎ）は、メモリセル１１８０（Ｍ，Ｎ）において、出力トランジスタとしての機能を有する。トランジスタ１１８２（Ｍ，Ｎ）としては、例えば単結晶シリコンをチャネル形成領域に用いるトランジスタを用いることができる。
【０３２３】
容量素子１１８３（Ｍ，Ｎ）の第１の容量電極は、容量線ＣＬ＿Ｍに接続され、容量素子１１８３（Ｍ，Ｎ）の第２の容量電極は、トランジスタ１１８１（Ｍ，Ｎ）のソース電極及びドレイン電極の他方に接続される。なお、容量素子１１８３（Ｍ，Ｎ）は、保持容量としての機能を有する。
【０３２４】
ワード線ＷＬ＿１乃至ワード線ＷＬ＿ｉのそれぞれの電圧は、例えばデコーダを用いた駆動回路により制御される。
【０３２５】
ビット線ＢＬ＿１乃至ビット線ＢＬ＿ｊのそれぞれの電圧は、例えばデコーダを用いた駆動回路により制御される。
【０３２６】
容量線ＣＬ＿１乃至容量線ＣＬ＿ｉのそれぞれの電圧は、例えばデコーダを用いた駆動回路により制御される。
【０３２７】
ゲート線ＢＧＬ＿１乃至ゲート線ＢＧＬ＿ｉのそれぞれの電圧は、例えばゲート線駆動回路を用いて制御される。
【０３２８】
ゲート線駆動回路は、例えばダイオード及び第１の容量電極がダイオードのアノード及びゲート線ＢＧＬに電気的に接続される容量素子を備える回路により構成される。
【０３２９】
トランジスタ１１８１の第２のゲート電極の電圧を調整することにより、トランジスタ１１８１の閾値電圧を調整することができる。従って、選択トランジスタとして機能するトランジスタ１１８１の閾値電圧を調整し、オフ状態におけるトランジスタ１１８１のソース電極及びドレイン電極の間に流れる電流を極力小さくすることができる。よって、記憶回路におけるデータの保持期間を長くすることができる。また、データの書き込み及び読み出しに必要な電圧を従来の半導体装置より低くすることができるため、消費電力を低減することができる。
【０３３０】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０３３１】
（実施の形態９）
本実施の形態では、先の実施の形態に示すトランジスタを用いた半導体装置の例について、図２２を参照して説明する。
【０３３２】
図２２（Ａ）には、いわゆるＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）に相当する構成の半導体装置の一例を示す。図２２（Ａ）に示すメモリセルアレイ１１２０は、複数のメモリセル１１３０がマトリクス状に配列された構成を有している。また、メモリセルアレイ１１２０は、ｍ本の第１の配線ＢＬ、及びｎ本の第２の配線ＷＬを有する。なお、本実施の形態においては、第１の配線をビット線ＢＬと呼び、第２の配線をワード線ＷＬと呼び、第３の配線をビット線ＢＬＢ（反転ビット線）と呼ぶ。
【０３３３】
メモリセル１１３０は、トランジスタ１１３１と、容量素子１１３２と、から構成されている。トランジスタ１１３１のゲート電極は、第２の配線ＷＬと接続されている。また、トランジスタ１１３１のソース電極またはドレイン電極の一方は、第１の配線ＢＬと接続されており、トランジスタ１１３１のソース電極またはドレイン電極の他方は、容量素子の電極の一方と接続されている。また、容量素子の電極の他方は容量線ＣＬと接続され、一定の電位が与えられている。トランジスタ１１３１には、先の実施の形態に示すトランジスタが適用される。
【０３３４】
先の実施の形態において示した酸化物半導体をチャネル形成領域に用いるトランジスタは、オフ電流が小さいという特徴を有する。このため、いわゆるＤＲＡＭとして認識されている図２２（Ａ）に示す半導体装置に当該トランジスタを適用する場合、実質的な不揮発性メモリを得ることが可能である。
【０３３５】
図２２（Ｂ）には、いわゆるＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）に相当する構成の半導体装置の一例を示す。図２２（Ｂ）に示すメモリセルアレイ１１４０は、複数のメモリセル１１５０がマトリクス状に配列された構成とすることができる。また、メモリセルアレイ１１４０は、第１の配線ＢＬ、第２の配線ＷＬ及び第３の配線ＢＬＢ、ハイレベルの電源電位ＶＤＤが供給される電源線ＶＨ、およびローレベルの電源電位ＶＳＳが供給される電源線ＶＬを有する。
【０３３６】
メモリセル１１５０は、第１のトランジスタ１１５１、第２のトランジスタ１１５２、第３のトランジスタ１１５３、第４のトランジスタ１１５４、第５のトランジスタ１１５５、及び第６のトランジスタ１１５６を有している。第１のトランジスタ１１５１と第２のトランジスタ１１５２は、選択トランジスタとして機能する。また、第３のトランジスタ１１５３と第４のトランジスタ１１５４のうち、一方はｎチャネル型トランジスタ（ここでは、第４のトランジスタ１１５４）であり、他方はｐチャネル型トランジスタ（ここでは、第３のトランジスタ１１５３）である。つまり、第３のトランジスタ１１５３と第４のトランジスタ１１５４によってＣＭＯＳ回路が構成されている。同様に、第５のトランジスタ１１５５と第６のトランジスタ１１５６によってＣＭＯＳ回路が構成されている。
【０３３７】
第１のトランジスタ１１５１、第２のトランジスタ１１５２、第４のトランジスタ１１５４、第６のトランジスタ１１５６は、ｎチャネル型のトランジスタであり、先の実施の形態において示したトランジスタを適用することができる。第３のトランジスタ１１５３と第５のトランジスタ１１５５は、ｐチャネル型のトランジスタであり、酸化物半導体以外の材料（例えば、単結晶シリコンなど）をチャネル形成領域に用いる。
【０３３８】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０３３９】
（実施の形態１０）
酸化物半導体をチャネル形成領域に用いたトランジスタを少なくとも一部に用いてＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）を構成することができる。
【０３４０】
図２３（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図２３（Ａ）に示すＣＰＵは、基板１１９０上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ）１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース（Ｂｕｓ  Ｉ／Ｆ）１１９８、書き換え可能なＲＯＭ１１９９、及びＲＯＭインターフェース（ＲＯＭ  Ｉ／Ｆ）１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９及びＲＯＭインターフェース１１８９は、別チップに設けても良い。勿論、図２３（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
【０３４１】
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
【０３４２】
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
【０３４３】
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、及びレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。
【０３４４】
図２３（Ａ）に示すＣＰＵでは、レジスタ１１９６に、記憶素子が設けられている。レジスタ１１９６の記憶素子には、実施の形態７に記載されている記憶素子を用いることができる。
【０３４５】
図２３（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有する記憶素子において、位相反転素子によるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。位相反転素子によるデータの保持が選択されている場合、レジスタ１１９６内の記憶素子への、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内の記憶素子への電源電圧の供給を停止することができる。
【０３４６】
電源停止に関しては、図２３（Ｂ）または図２３（Ｃ）に示すように、記憶素子群と、ハイレベルの電源電位ＶＤＤまたはローレベルの電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図２３（Ｂ）及び図２３（Ｃ）の回路の説明を行う。
【０３４７】
図２３（Ｂ）及び図２３（Ｃ）では、記憶素子への電源電位の供給を制御するスイッチング素子に、酸化物半導体をチャネル形成領域に用いたトランジスタを含む記憶回路の構成の一例を示す。
【０３４８】
図２３（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、記憶素子１１４２を複数有する記憶素子群１１４３とを有している。具体的に、各記憶素子１１４２には、実施の形態５に記載されている記憶素子を用いることができる。記憶素子群１１４３が有する各記憶素子１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤＤが供給されている。さらに、記憶素子群１１４３が有する各記憶素子１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。
【０３４９】
図２３（Ｂ）では、スイッチング素子１１４１として、酸化物半導体をチャネル形成領域に有するトランジスタを用いており、該トランジスタは、そのゲート電極に与えられる信号ＳｉｇＡによりスイッチングが制御される。
【０３５０】
なお、図２３（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成を示しているが、特に限定されず、トランジスタを複数有していても良い。スイッチング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていても良いし、直列に接続されていても良いし、直列と並列が組み合わされて接続されていても良い。
【０３５１】
また、図２３（Ｂ）では、スイッチング素子１１４１により、記憶素子群１１４３が有する各記憶素子１１４２への、ハイレベルの電源電位ＶＤＤの供給が制御されているが、スイッチング素子１１４１により、ローレベルの電源電位ＶＳＳの供給が制御されていても良い。
【０３５２】
また、図２３（Ｃ）には、記憶素子群１１４３が有する各記憶素子１１４２に、スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置の一例を示す。スイッチング素子１１４１により、記憶素子群１１４３が有する各記憶素子１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。
【０３５３】
記憶素子群と、ハイレベルの電源電位ＶＤＤまたはローレベルの電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。具体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減することができる。
【０３５４】
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）等のＬＳＩにも応用可能である。
【０３５５】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０３５６】
（実施の形態１１）
本実施の形態においては、上記実施の形態で説明した半導体装置を用いた電子機器の例について説明する。
【０３５７】
図２４（Ａ）は、ノート型のパーソナルコンピュータであり、本体３００１、筐体３００２、表示部３００３、キーボード３００４などによって構成されている。上記実施の形態で示した半導体装置を適用することにより、消費電力が少なく、信頼性の高いノート型のパーソナルコンピュータとすることができる。
【０３５８】
図２４（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体３０２１には表示部３０２３と、外部インターフェース３０２５と、操作ボタン３０２４等が設けられている。また操作用の付属品としてスタイラス３０２２がある。上記実施の形態で示した半導体装置を適用することにより、消費電力が少なく、信頼性の高い携帯情報端末（ＰＤＡ）とすることができる。
【０３５９】
図２４（Ｃ）は、電子書籍の一例を示している。例えば、電子書籍は、筐体２７０２及び筐体２７０４の２つの筐体で構成されている。筐体２７０２及び筐体２７０４は、軸部２７１２により一体とされており、該軸部２７１２を軸として開閉動作を行うことができる。このような構成により、紙の書籍のような動作を行うことが可能となる。
【０３６０】
筐体２７０２には表示部２７０５が組み込まれ、筐体２７０４には表示部２７０７が組み込まれている。表示部２７０５及び表示部２７０７は、続き画面を表示する構成としてもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば右側の表示部（図２４（Ｃ）では表示部２７０５）に文章を表示し、左側の表示部（図２４（Ｃ）では表示部２７０７）に画像を表示することができる。上記実施の形態で示した半導体装置を適用することにより、消費電力が少なく、信頼性の高い電子書籍とすることができる。
【０３６１】
また、図２４（Ｃ）では、筐体２７０２に操作部などを備えた例を示している。例えば、筐体２７０２において、電源端子２７２１、操作キー２７２３、スピーカー２７２５などを備えている。操作キー２７２３により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポインティングデバイスなどを備える構成としてもよい。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。さらに、電子書籍は、電子辞書としての機能を持たせた構成としてもよい。
【０３６２】
また、電子書籍は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
【０３６３】
図２４（Ｄ）は、携帯電話であり、筐体２８００及び筐体２８０１の二つの筐体で構成されている。筐体２８０１には、表示パネル２８０２、スピーカー２８０３、マイクロフォン２８０４、ポインティングデバイス２８０６、カメラ用レンズ２８０７、外部接続端子２８０８などを備えている。また、筐体２８００には、携帯型情報端末の充電を行う太陽電池セル２８１０、外部メモリスロット２８１１などを備えている。また、アンテナは筐体２８０１内部に内蔵されている。
【０３６４】
また、表示パネル２８０２はタッチパネルを備えており、図２４（Ｄ）には映像表示されている複数の操作キー２８０５を点線で示している。なお、太陽電池セル２８１０で出力される電圧を各回路に必要な電圧に昇圧するための昇圧回路も実装している。
【０３６５】
表示パネル２８０２は、使用形態に応じて表示の方向が適宜変化する。また、表示パネル２８０２と同一面上にカメラ用レンズ２８０７を備えているため、テレビ電話が可能である。スピーカー２８０３及びマイクロフォン２８０４は音声通話に限らず、テレビ電話、録音、再生などが可能である。さらに、筐体２８００と筐体２８０１は、スライドし、図２４（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。
【０３６６】
外部接続端子２８０８はＡＣアダプタ及びＵＳＢケーブルなどの各種ケーブルと接続可能であり、充電及びパーソナルコンピュータなどとのデータ通信が可能である。また、外部メモリスロット２８１１に記録媒体を挿入し、より大量のデータ保存及び移動に対応できる。
【０３６７】
また、上記機能に加えて、赤外線通信機能、テレビ受信機能などを備えたものであってもよい。上記実施の形態で示した半導体装置を適用することにより、消費電力が少なく、信頼性の高い携帯電話とすることができる。
【０３６８】
図２４（Ｅ）は、デジタルビデオカメラであり、本体３０５１、表示部（Ａ）３０５７、接眼部３０５３、操作スイッチ３０５４、表示部（Ｂ）３０５５、バッテリー３０５６などによって構成されている。上記実施の形態で示した半導体装置を適用することにより、消費電力が少なく、信頼性の高いデジタルビデオカメラとすることができる。
【０３６９】
図２４（Ｆ）は、テレビジョン装置の一例を示している。テレビジョン装置は、筐体９６０１に表示部９６０３が組み込まれている。表示部９６０３により、映像を表示することが可能である。また、ここでは、スタンド９６０５により筐体９６０１を支持した構成を示している。上記実施の形態で示した半導体装置を適用することにより、消費電力が少なく、信頼性の高いテレビジョン装置とすることができる。
【０３７０】
テレビジョン装置の操作は、筐体９６０１が備える操作スイッチや、別体のリモコン操作機により行うことができる。また、リモコン操作機に、当該リモコン操作機から出力する情報を表示する表示部を設ける構成としてもよい。
【０３７１】
なお、テレビジョン装置は、受信機やモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
【０３７２】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【実施例１】
【０３７３】
ここで、酸化物半導体層の上面及び側面における酸素の欠損しやすさについて、以下のモデルを用いて計算を行い検証した結果について説明する。なお、ＣＡＡＣ−ＯＳは、一側面に複数の結晶面を有することから計算が複雑になる。そのため、ここではｃ軸に配向したウルツ鉱構造であるＺｎＯ単結晶を用いて計算を行った。結晶のモデルとしては、図２５に示すように、ｃ軸に平行な面と垂直な面でそれぞれ切断し、（００１）表面、（１００）表面、及び（１１０）表面を作製した。
【０３７４】
表面構造を作製した後、図２６（Ａ）乃至図２６（Ｃ）に示すように（１００）表面、（１１０）表面、及び（００１）表面から酸素が抜ける場合の計算を行い、その抜けやすさを各表面で比較した。
【０３７５】
結晶構造を（００１）面が表面になるように切断したモデルを作製した。ただし、計算は３次元周期構造で行うため、（００１）表面が２つ存在する真空領域が１ｎｍのスラブモデルを作製した。同様にして、側面は（００１）面と垂直な面と想定されるため、側面の一例として（１００）面と（１１０）面が表面に出たスラブモデルを作製した。この２つの面を計算することで、（００１）に垂直な面における酸素の抜けやすさの傾向を見ることができる。この場合も真空領域は１ｎｍである。原子数は（１００）表面モデル、（１１０）表面モデル、（００１）表面モデルでそれぞれ、６４、１０８、１０８原子とした。また、上記３構造の表面から酸素を抜いた構造を作製した。
【０３７６】
計算には密度汎関数法のプログラムであるＣＡＳＴＥＰを用いた。密度汎関数の方法として平面波基底擬ポテンシャル法を用い、汎関数はＧＧＡＰＢＥを用いた。始めにウルツ構造の４原子のユニットセルにおいて、格子定数を含めた構造最適化を行った。次に、最適化された構造をもとにして、表面構造を作製した。その後、作製した表面構造の酸素が欠損有りの構造と欠損無しの構造において、格子定数を固定した構造最適化を行った。エネルギーは構造最適化後のものを使用している。
【０３７７】
カットオフエネルギーとして、ユニットセルの計算では３８０ｅＶ、表面構造の計算では３００ｅＶを用いた。ｋ点として、ユニットセルの計算では９×９×６、（１００）表面モデルの計算では３×２×１、（１１０）表面モデルの計算では１×２×２、（００１）表面モデルの計算では２×２×１を用いた。
【０３７８】
上記の表面構造に、酸素欠損有りの構造のエネルギーと酸素分子のエネルギーの半分を足した値から、酸素欠損無しの構造のエネルギーを引いたエネルギー差（ここでは、束縛エネルギーとよぶ。）を計算した。束縛エネルギーの小さい表面で酸素が抜けやすいと言える。
【０３７９】
【数２】
0005977523.tif 000003
【０３８０】
数式２により得られた各表面の束縛エネルギーを表１に示す。
【０３８１】
【表１】
0005977523.tif 000004
【０３８２】
表１に示す結果により、（００１）表面と比べ、（１００）表面及び（１１０）表面は束縛エネルギーが小さく、酸素が抜けやすいと言える。即ち、上面に垂直な方向にｃ軸を有し、該ｃ軸に配向したＺｎＯ膜は上面よりも側面の方が酸素が抜けやすいことが分かる。ＣＡＡＣ−ＯＳであるＺｎＯについても、様々な結晶面が混ざり合っているが、ＺｎＯ単結晶と同種の結晶面を側面に有している。そのため、ＺｎＯ単結晶における酸素の抜けやすさと同様の傾向があると言える。
【符号の説明】
【０３８３】
１０１    基板
１０２    下地層
１０３    ゲート電極
１０４    ゲート絶縁層
１０５    酸化物半導体層
１０７    絶縁層
１０８    保護絶縁層
１０９    チャネル保護層
１１１    トランジスタ
１１５    酸化物半導体層
１１７    マスク
１５０    トランジスタ
１６０    トランジスタ
１７０    トランジスタ
１８０    トランジスタ
【図１】
0005977523.tif 000005
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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