(57)【特許請求の範囲】
【請求項１】
入力端子で受けた入力信号を増幅して出力端子に出力する増幅器であって、
第１バックゲート端を含む第１ＦＥＴと、
第２バックゲート端を含む第２ＦＥＴと、
第３バックゲート端を含む第３ＦＥＴと、
前記第１バックゲート端に電圧を印加するための第１電源端子と、
前記第２バックゲート端に電圧を印加するための第２電源端子と、
前記第３バックゲート端に電圧を印加するための第３電源端子とを備え、
前記第１から第３ＦＥＴのゲート端は前記入力端子に共通に接続され、
前記第１から第３ＦＥＴのソース端は共通に接続され、
前記第１から第３ＦＥＴのドレイン端は共通に接続され、
前記第１から第３電源端子は、前記第１から第３電源端子に異なる電圧を設定可能に構成される、増幅器。
【請求項２】
前記第１から第３ＦＥＴのソース端はＤＣ的にグラウンドに接続され、
前記第１から第３電源端子のうち少なくとも１つの電源端子は前記グラウンドを基準とした負電圧を有する、請求項１に記載の増幅器。
【請求項３】
前記第１電源端子は前記グラウンドを基準とする正電圧を有し、前記第２電源端子は前記グラウンドと同じ電圧を有し、前記第３電源端子は前記負電圧を有する、請求項２に記載の増幅器。
【請求項４】
前記増幅器は、前記第１から第３電源端子のうち前記少なくとも１つの電源端子に前記負電圧を供給するための負電圧生成回路をさらに含む、請求項２に記載の増幅器。
【請求項５】
前記増幅器は、
前記第１から第３ＦＥＴの全体にカスコード接続される第４ＦＥＴをさらに備え、
前記第４ＦＥＴは、前記第１から第３ＦＥＴのドレイン端に電圧および電流を供給するためのソース端を有し、
前記第１から第３ＦＥＴのゲート端に高周波電力が共通に入力され、
前記増幅器は、前記高周波電力を増幅して、増幅された高周波電力を前記第４ＦＥＴのドレイン端から出力する、請求項２から請求項４のいずれか１項に記載の増幅器。
【請求項６】
第１バックゲート端を含む第１ＦＥＴと、
第２バックゲート端を含む第２ＦＥＴと、
第３バックゲート端を含む第３ＦＥＴと、
前記第１バックゲート端に電圧を印加するための第１電源端子と、
前記第２バックゲート端に電圧を印加するための第２電源端子と、
前記第３バックゲート端に電圧を印加するための第３電源端子とを備え、
前記第１から第３ＦＥＴのゲート端は共通に接続され、
前記第１から第３ＦＥＴのソース端は共通に接続され、
前記第１から第３ＦＥＴのドレイン端は共通に接続され、
前記第１から第３電源端子は、前記第１から第３電源端子に異なる電圧を設定可能に構成され、
前記第１から第３ＦＥＴのソース端はＤＣ的にグラウンドに接続され、
前記第１から第３電源端子のうち少なくとも１つの電源端子は前記グラウンドを基準とした負電圧を有し、
前記第１電源端子は前記グラウンドを基準とする正電圧を有し、前記第２電源端子は前記グラウンドと同じ電圧を有し、前記第３電源端子は前記負電圧を有する、増幅器。
【請求項７】
増幅器であって、
第１バックゲート端を含む第１ＦＥＴと、
第２バックゲート端を含む第２ＦＥＴと、
第３バックゲート端を含む第３ＦＥＴと、
前記第１バックゲート端に電圧を印加するための第１電源端子と、
前記第２バックゲート端に電圧を印加するための第２電源端子と、
前記第３バックゲート端に電圧を印加するための第３電源端子とを備え、
前記第１から第３ＦＥＴのゲート端は共通に接続され、
前記第１から第３ＦＥＴのソース端は共通に接続され、
前記第１から第３ＦＥＴのドレイン端は共通に接続され、
前記第１から第３電源端子は、前記第１から第３電源端子に異なる電圧を設定可能に構成され、
前記第１から第３ＦＥＴのソース端はＤＣ的にグラウンドに接続され、
前記第１から第３電源端子のうち少なくとも１つの電源端子は前記グラウンドを基準とした負電圧を有し、
前記増幅器は、前記第１から第３電源端子のうち前記少なくとも１つの電源端子に前記負電圧を供給するための負電圧生成回路をさらに含む、増幅器。
【請求項８】
増幅器であって、
第１バックゲート端を含む第１ＦＥＴと、
第２バックゲート端を含む第２ＦＥＴと、
第３バックゲート端を含む第３ＦＥＴと、
前記第１バックゲート端に電圧を印加するための第１電源端子と、
前記第２バックゲート端に電圧を印加するための第２電源端子と、
前記第３バックゲート端に電圧を印加するための第３電源端子とを備え、
前記第１から第３ＦＥＴのゲート端は共通に接続され、
前記第１から第３ＦＥＴのソース端は共通に接続され、
前記第１から第３ＦＥＴのドレイン端は共通に接続され、
前記第１から第３電源端子は、前記第１から第３電源端子に異なる電圧を設定可能に構成され、
前記第１から第３ＦＥＴのソース端はＤＣ的にグラウンドに接続され、
前記第１から第３電源端子のうち少なくとも１つの電源端子は前記グラウンドを基準とした負電圧を有し、
前記第１から第３ＦＥＴの全体にカスコード接続される第４ＦＥＴをさらに備え、
前記第４ＦＥＴは、前記第１から第３ＦＥＴのドレイン端に電圧および電流を供給するためのソース端を有し、
前記第１から第３ＦＥＴのゲート端に高周波電力が共通に入力され、
前記増幅器は、前記高周波電力を増幅して、増幅された高周波電力を前記第４ＦＥＴのドレイン端から出力する、増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、増幅器に関し、とくに高周波増幅器の線形化技術に関する。
【背景技術】
【０００２】
高周波増幅器は、たとえば無線通信に用いられる。高周波増幅器は、高周波信号、たとえば受信信号あるいは送信信号などの変調信号を増幅する。
【０００３】
高周波増幅器の特性の１つに、線形特性がある。変調信号を増幅する増幅器の線形特性を示す指標として、たとえば３次相互変調歪特性（ＩＭＤ３:Third  Order  Intermodulation  Distortion）および３次入力インターセプトポイント（ＩＩＰ３:Third  Order  Input  Intercept  Point）が知られている。
【０００４】
特開２００６−１８０４９２号公報は、マルチゲート型トランジスタ（ＭＧＴＲ:Multiple  Gated  Transistor）を利用した増幅器を開示する。この増幅器は、線形性を向上させて３次相互変調歪みを低減させるために、主ＦＥＴ(Field  Effect  Transistor）と補助ＦＥＴとの特性が異なるように構成される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−１８０４９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
主ＦＥＴおよび補助ＦＥＴの各ＦＥＴの特性が異なるように増幅器を構成するために、特開２００６−１８０４９２号公報は、増幅器の各ＦＥＴに供給されるゲートバイアス電圧（ゲート端に印加されるＤＣ電圧）をそれぞれ異なる値に設定したり、各ＦＥＴのサイズを変更することを提案する。
【０００７】
各ＦＥＴのゲートバイアス電圧をそれぞれ異なる値に設定する場合、互いのゲート端をＤＣ的に分離するためのＤＣカット用キャパシタが、各ＦＥＴのゲート端にそれぞれ設けられる。しかし、各ＦＥＴがＤＣカット用キャパシタを備えると、増幅器のサイズ（たとえば半導体チップサイズ）が増大し、増幅器の小型化が困難になる。
【０００８】
一方、ＦＥＴのサイズを変更する場合、ＦＥＴの消費電力がうまく調節されなければ、ＦＥＴのサイズによっては消費電流が増加する。このために、増幅器の低消費電力化が困難になる。
【０００９】
本発明の目的は、小型化および低消費電力化を実現するとともに、３次相互変調歪特性が改善された増幅器を提供することである。
【課題を解決するための手段】
【００１０】
本発明は、一局面において、増幅器であって、第１バックゲート端を含む第１ＦＥＴと、第２バックゲート端を含む第２ＦＥＴと、第３バックゲート端を含む第３ＦＥＴと、第１バックゲート端に電圧を印加するための第１電源端子と、第２バックゲート端に電圧を印加するための第２電源端子と、第３バックゲート端に電圧を印加するための第３電源端子とを備える。第１から第３ＦＥＴのゲート端は共通に接続され、第１から第３ＦＥＴのソース端は共通に接続され、第１から第３ＦＥＴのドレイン端は共通に接続される。第１から第３電源端子は、第１から第３電源端子に異なる電圧を設定可能に構成される。
【００１１】
上記構成の増幅器は、第１から第３バックゲート端に電圧を印加するための第１から第３電源端子を備える。また、第１から第３電源端子は、異なる電圧に設定可能に構成される。したがって、上記構成の増幅器では、第１から第３電源端子に異なる電圧を供給することにより、第１から第３バックゲート端に異なる電圧を供給することが可能になる。
【００１２】
第１から第３バックゲート端の各々に適切な電圧をそれぞれ供給することで、増幅器の３次相互変調歪特性が改善され得る。
【００１３】
上記構成の増幅器は、ゲート端が共通に接続される。すなわち、各ゲート端をＤＣ的に分離するためのＤＣカット用キャパシタは不要である。
【発明の効果】
【００１４】
本発明によると、小型化および低消費電力化を実現するとともに、３次相互変調歪特性が改善された増幅器を提供することが可能になる。
【図面の簡単な説明】
【００１５】
【図１】実施の形態１に係る増幅器の概略構成を説明するための図である。
【図２】増幅器の３次相互変調歪特性（ＩＭＤ）を示すグラフである。
【図３】増幅器の利得特性を示すグラフである。
【図４】ＦＥＴの断面構造を模式的に示す図である。
【図５】バックゲート端に異なる電圧を供給するための構成を説明するための図である。
【図６】増幅器とスイッチとの組合わせについて説明するための図である。
【図７】デュプレクサを利用した通信装置を説明するための図である。
【図８】増幅器の変形例を説明するための図である。
【図９】負電圧生成回路の構成の一例を説明するための図である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００１７】
［実施の形態１］
図１は、実施の形態１に係る増幅器１０の概略構成を説明するための図である。
【００１８】
増幅器１０は、第１ＦＥＴであるトランジスタＭ１と、第２ＦＥＴであるトランジスタＭ２と、第３ＦＥＴであるトランジスタＭ３とを含む。トランジスタＭ１，トランジスタＭ２およびトランジスタＭ３は、複数の増幅用トランジスタを構成する。すなわち、増幅器１０は、複数の増幅用トランジスタを備える増幅器である。
【００１９】
なお、増幅器が複数の増幅段で構成される場合、複数の増幅用トランジスタ（トランジスタＭ１からＭ３）は、入力段、段間、および出力段のいずれの増幅段に用いられてもよい。
【００２０】
トランジスタＭ１からＭ３は、たとえばＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）である。
【００２１】
トランジスタＭ１のゲート端Ｇ１と、トランジスタＭ２のゲート端Ｇ２と、トランジスタＭ３のゲート端Ｇ３とは共通に接続される。トランジスタＭ１のソース端Ｓ１と、トランジスタＭ２のソース端Ｓ２と、トランジスタＭ３のソース端Ｓ３とは共通に接続される。トランジスタＭ１のドレイン端Ｄ１と、トランジスタＭ２のドレイン端Ｄ２と、トランジスタＭ３のドレイン端Ｄ３とは共通に接続される。共通に接続されるとは、電気的、たとえばＤＣ的に接続されて共通のＤＣ電圧が与えられることを包含する意味である。
【００２２】
トランジスタＭ１，トランジスタＭ２およびトランジスタＭ３の各々は、バックゲート端をそれぞれ含む。具体的に、トランジスタＭ１はバックゲート端（第１バックゲート端）Ｂ１を含む。トランジスタＭ２はバックゲート端（第２バックゲート端）Ｂ２を含む。トランジスタＭ３はバックゲート端（第３バックゲート端）Ｂ３を含む。なお、「バックゲート」については、後に図４を参照して説明する。
【００２３】
増幅器１０は、電源端子ＰＴ１と、電源端子ＰＴ２と、電源端子ＰＴ３とをさらに含む。電源端子ＰＴ１は、バックゲート端Ｂ１に電圧を印加するための第１電源端子である。電源端子ＰＴ２は、バックゲート端Ｂ２に電圧を印加するための第２電源端子である。電源端子ＰＴ３は、バックゲート端Ｂ３に電圧を印加するための第３電源端子である。
【００２４】
電源端子ＰＴ１からＰＴ３は、たとえば半導体チップにおいて別配線とされることにより、電気的に良好に分離される。これにより、電源端子ＰＴ１と、電源端子ＰＴ２と、電源端子ＰＴ３とは、異なる電圧が設定されるように構成される。たとえば、電源端子ＰＴ１は電圧Ｖｂ１に設定され、電源端子ＰＴ２は電圧Ｖｂ２に設定され、電源端子ＰＴ３は電圧Ｖｂ３に設定される。なお、電源端子ＰＴ１からＰＴ３が電気的に良好に分離されなくとも、それぞれ異なる電圧が設定可能であればよい。
【００２５】
ソース端Ｓ１，Ｓ２およびＳ３は、共通に接続されて、インダクタンスＬＳを介してグラウンド（ＧＮＤ）に接続される。すなわち、ソース端Ｓ１からＳ３は、ＤＣ的にグラウンドに接続される。インダクタンスＬＳは、たとえば、トランジスタＭ１からＭ３を適切に動作させるためのインピーダンスを与える。
【００２６】
増幅器１０は、共通に接続されたゲート端Ｇ１，Ｇ２およびＧ３にゲートバイアス電圧を供給するための電源端子ＧＴ１をさらに含む。電源端子ＧＴ１は、たとえば電圧Ｖｂｏを有する。
【００２７】
ゲート端Ｇ１からＧ３と、電源端子ＧＴ１との間には、抵抗Ｒｇｂが設けられる。抵抗Ｒｇｂを適切に選択することで、ゲート端Ｇ１，Ｇ２およびＧ３に適切なゲートバイアス電圧が供給される。適切なゲートバイアス電圧により、トランジスタＭ１，トランジスタＭ２およびトランジスタＭ３は、所望のバイアス状態で動作される。
【００２８】
増幅器１０は、トランジスタＭＣをさらに含む。トランジスタＭＣは、複数の増幅用トランジスタ（トランジスタＭ１，トランジスタＭ２およびトランジスタＭ３）の全体にカスコード接続されるＦＥＴ（カスコード接続用ＦＥＴ）である。トランジスタＭＣも、トランジスタＭ１からＭ３同様、たとえばＭＯＳＦＥＴで構成される。
【００２９】
トランジスタＭＣは、ソース端Ｓ１からＳ３に電圧および電流を供給するためのソース端ＳＣを有する。ソース端ＳＣは、ソース端Ｓ１からＳ３に接続される。
【００３０】
トランジスタＭＣのゲート端ＧＣには、電源端子ＧＴ２から電圧が供給される。電源端子ＧＴ２はたとえば電圧ＶＣＡＳを有する。
【００３１】
トランジスタＭＣのドレイン端ＤＣは、インダクタンスＬＤを介して電源ＶＤＤに接続される。電源端子ＧＴ２からゲート端ＧＣに適切な電圧が供給される。電源ＶＤＤからトランジスタＭＣに適切な電圧および電流が供給され、さらに、トランジスタＭ１からトランジスタＭ３に適切な電圧および電流が供給される。したがって、トランジスタＭＣおよびトランジスタＭ１からＭ３は増幅器として機能する。インダクタンスＬＤは、ドレイン端ＤＣと電源ＶＤＤとを高周波的（ＲＦ的）に分離する。
【００３２】
増幅器１０は、入力端子１１と、出力端子１２とをさらに含む。入力端子１１は、増幅器１０が増幅するための信号を受けるための端子である。入力端子１１には高周波信号（ＲＦ信号）が入力される。出力端子１２は、増幅器１０が増幅した信号を出力するための端子である。出力端子１２からは、ＲＦ信号が出力される。すなわち、増幅器１０は、ＲＦ信号を増幅する高周波電力増幅器である。
【００３３】
入力端子１１と、トランジスタＭ１からＭ３のゲート端Ｇ１からＧ３との間には、キャパシタＣｉｎが設けられる。出力端子１２と、トランジスタＭＣのドレイン端ＤＣとの間には、キャパシタＣｏｕｔが設けられる。ＣｉｎおよびＣｏｕｔは、ＤＣカット用のキャパシタである。ＣｉｎおよびＣｏｕｔは、整合回路に用いられてもよい。
【００３４】
以上の構成により、増幅器１０では、入力端子１１が受けた高周波電力（ＲＦ信号）がトランジスタＭ１からＭ３のゲート端Ｇ１からＧ３に共通に入力される。また、増幅器１０は、高周波電力を増幅して、増幅された高周波電力をトランジスタＭＣのドレイン端ＤＣから出力する。すなわち、増幅器１０は、複数の増幅用トランジスタ（トランジスタＭ１からＭ３）を利用した増幅器であって、かつ、トランジスタＭＣを利用したカスコード接続型の増幅器である。
【００３５】
実施の形態１に係る増幅器１０では、トランジスタＭ１からＭ３のバックゲート端Ｂ１からＢ３に電圧を印加するための電源端子ＰＴ１からＰＴ３は、異なる電圧を設定可能に構成される。電源端子ＰＴ１からＰＴ３が異なる電圧を有することにより、バックゲート端Ｂ１からＢ３に異なる電圧が供給され、増幅器１０の特性が制御される。
【００３６】
たとえば、増幅器１０を無線通信を行なう通信装置に利用する場合、増幅器１０は変調信号（変調波）の増幅に用いられる。変調信号を増幅する増幅器に対しては、高い線形特性が求められる場合が少なくない。線形特性を示す指標として、たとえば３次相互変調歪特性（ＩＭＤ３:Third  Order  Intermodulation  Distortion）および３次入力インターセプトポイント（ＩＩＰ３:Third  Order  Input  Intercept  Point）が知られている。
【００３７】
シミュレーションによる検討の結果、実施の形態１に係る増幅器１０において、バックゲート端Ｂ１からＢ３が適切な電圧を有することで、増幅器１０の線形特性が改善されることが確認された。
【００３８】
増幅器１０の線形特性の改善のためには、バックゲート端Ｂ１からＢ３が有する電圧は、とくに、グラウンドを基準とした正電圧と、グラウンドと同じ電圧と、グラウンドを基準とした負電圧との３通りの電圧であることが好ましい。
【００３９】
図２および図３は、図１に示す増幅器１０の構成を有する増幅器（以下、この増幅器も単に「増幅器１０」という場合もある）の線形特性の改善を示すシミュレーション結果を説明するための図である。
【００４０】
図２は、増幅器の３次相互変調歪特性（ＩＭＤ３）を示すグラフである。横軸は増幅器の出力電力（ｄＢｍ）を、縦軸はＩＭＤ３（ｄＢｃ）をそれぞれ示す。
【００４１】
図２には、線Ａと線Ｂの２通りの３次相互変調歪特性が示される。線Ａは実施の形態１の特性であり、線Ｂは比較例である。
【００４２】
線Ａは、図１に示す増幅器１０において、バックゲート端Ｂ１からＢ３をいずれも異なる電圧に設定した場合の、増幅器１０の３次相互変調歪特性を示す。具体的に、バックゲート端Ｂ１をグラウンドと同じ電圧に設定し、バックゲート端Ｂ２をグラウンドを基準とした正電圧に設定し、バックゲート端Ｂ３をグラウンドを基準とした負電圧に設定した。
【００４３】
線Ｂは、図１に示す増幅器１０において、バックゲート端Ｂ１からＢ３をいずれもグラウンドと同じ電圧に設定した場合の、増幅器１０の３次相互変調歪特性を示す。
【００４４】
なお、その他シミュレーションに必要な条件、各トランジスタへのゲートバイアス電圧および、増幅される電力（信号）の周波数などは、線Ａと線Ｂとで同じ条件とした。周波数は、数百ＭＨｚから数ＧＨｚ程度の範囲から選択した。
【００４５】
図２に示すように、比較例（線Ｂ）よりも実施の形態１(線Ａ）の方が、ＩＭＤ３が改善していることがわかる。改善の量は、増幅器の出力電力によっても変化するが、比較的広い出力電力範囲において、１０ｄＢ以上のＩＭＤ３の改善が確認された。
【００４６】
このように増幅器の線形特性が改善される理由は、以下のように説明される。図１に示すトランジスタＭ１のようなＦＥＴの特性を示すパラメータの一つに、相互コンダクタンスｇｍがある。３次相互変調歪（ＩＭＤ３）特性に関しては、トランジスタＭ１の入力、ここではゲートＧ１とソースＳ１との間の電圧（Ｖｇｓ）のレベルに対する相互コンダクタンスｇｍの変化量が影響する。具体的に、相互コンダクタンスｇｍをＶｇｓで２階微分したｇｍ''のＶｇｓに対する大きさ（以下、「ｇｍ''−Ｖｇｓ特性」という）が一定であれば３次相互変調歪特性は良くなる。逆に、ｇｍ''−Ｖｇｓ特性が一定でなければ、３次相互変調歪特性は悪くなる。
【００４７】
トランジスタＭ１において、ｇｍ''−Ｖｇｓ特性がほぼ一定となるＶｇｓの範囲と、ｇｍ''−Ｖｇｓ特性が一定とならない（変化が大きい）Ｖｇｓの範囲とが存在する。たとえば、トランジスタＭ１のバックゲートＢ１に電圧を印加すると、ｇｍ''−Ｖｇｓ特性が一定となる（あるいは一定に近づく）Ｖｇｓの範囲がシフトする。このシフトの態様は、バックゲートＢ１に印加する電圧によって制御され得る。トランジスタＭ２，Ｍ３についても同様である。
【００４８】
実施の形態１によれば、トランジスタＭ１からＭ３の各バックゲートＢ１からＢ３に異なる電圧が印加される。そのため、トランジスタＭ１からＭ３のｇｍ''−Ｖｇｓ特性は、個別にシフトされる。バックゲートＢ１からＢ３に適切に電圧が印加されれば、トランジスタＭ１からＭ３のｇｍ''−Ｖｇｓ特性が打ち消しあい、ｇｍ''−Ｖｇｓ特性が一定となるＶｇｓの範囲が拡大され得る。その結果、トランジスタＭ１からＭ３で構成される複数の増幅用トランジスタは、全体として良好なｇｍ''−Ｖｇｓ特性、すなわちｇｍ'’がＶｇｓに対してフラットな特性を有し、良い３次相互変調歪が得られる。
【００４９】
図３は、増幅器の利得特性を示すグラフである。横軸は増幅器の出力電力（ｄＢｍ）を、縦軸は利得（ｄＢ）をそれぞれ示す。
【００５０】
図３に示すように、比較例（線Ｂ）よりも実施の形態１（線Ａ）の方が、わずかに利得が低下するが、その低下量はせいぜい約０．２ｄＢ程度であり、問題ないレベルであると言える。
【００５１】
すなわち、図２および図３に示すシミュレーション結果によれば、実施の形態１では、増幅器の線形特性、つまりＩＭＤ３が改善される。また、その他の増幅器の基本特性（たとえば利得特性）はほとんど損なわれない。
【００５２】
再び図１を参照し、実施の形態１に係る増幅器１０では、複数の増幅用トランジスタを構成するトランジスタＭ１からＭ３のゲート端が共通に接続される。そのため、たとえば、各ゲート端をＤＣ的に分離するためのＤＣカット用キャパシタなどは不要である。また、バックゲート端Ｂ１からＢ３への電圧印加によって増幅器１０の特性を制御できる。この制御は、トランジスタＭ１からＭ３のサイズ（セルサイズ）などに依存しない。そのため、トランジスタＭ１からＭ３のサイズ（セルサイズなど）を、消費電流が少なくなるように最適化することも可能になる。
【００５３】
したがって、実施の形態１に係る増幅器１０によれば、小型化および低消費電力化を実現するとともに、線形特性、たとえば３次相互変調歪特性が改善された増幅器を提供することが可能になる。
【００５４】
増幅器１０のような増幅器は、さまざまな用途に利用される。増幅器は、一例として、ＧＰＳ（Global  Positioning  System）において衛星から受信した信号を増幅するために用いられる。また、後に説明する各実施の形態に係る増幅器は、無線ＬＡＮ（ＷＬＡＮ：Wireless  Local  Area  Network）における信号や、および周波数分割多元接続（ＦＤＭＡ：Frequency  Division  Multiple  Access）における信号の増幅にも用いられる。
【００５５】
ここで、図１に示すトランジスタＭ１からＭ３が有するバックゲート端（Ｂ１からＢ３）について、簡単に説明しておく。バックゲート端は、要約すると、ＦＥＴのボディを形成するバックゲートの端部である。
【００５６】
図４は、実施の形態１に係るＦＥＴの断面構造を模式的に示す図である。
ＦＥＴ７０は、図４に示すように、ボディ７１と、ソース７２と、ドレイン７３と、ゲート７４と、絶縁膜７５とを含む。
【００５７】
一例としてボディ７１は、Ｐ型半導体基板で形成される。ソース７２およびドレイン７３は、Ｎ＋型の半導体で形成される。ゲート７４は、金属電極である。絶縁膜７５は、たとえば酸化膜であり、ゲート７４を、ボディ７１、ソース７２およびドレイン７３から絶縁する。
【００５８】
ボディ７１、ソース７２、ドレイン７３およびゲート７４は、電気的にアクセス可能である。具体的に、ボディ７１は、ボディ７１に電圧供給可能なバックゲート端Ｂを有する。ボディ７１に電圧を印加するためには、バックゲート端Ｂに電圧が供給される。同様に、ソース７２はソース端Ｓを、ドレイン７３はドレイン端Ｄを、ゲート７４はゲート端Ｇをそれぞれ有する。
【００５９】
図４に示すバックゲート端Ｂ、ゲート端Ｇ、ソース端Ｓおよびドレイン端Ｄの各々は、たとえば図１に示すトランジスタＭ１のバックゲート端Ｂ１、ゲート端Ｇ１、ソース端Ｓ１およびドレイン端Ｄ１にそれぞれ対応すると理解してよい。
【００６０】
以上説明したＦＥＴ７０の構成に基づいて、バックゲート端Ｂ１に印加される電圧について説明する。説明の便宜上、ソース端Ｓはグラウンドに接続されているとする。つまり、ソース端Ｓはグランドと同じ電圧（電位）である。
【００６１】
図４に示すように、ボディ７１とソース７２との間には、ＰＮ接合が形成される。したがって、バックゲート端Ｂには、ボディ７１からソース７２に向けて不所望な電流（リーク電流）が流れない範囲で、バックゲート端Ｂに電圧を印加することができる。たとえば、ＦＥＴ７０がシリコン材料を利用するものであれば、ＰＮ接合の（ダイオードの）順方向バイアスの閾値電圧である約０．７Ｖを上回らない範囲で、バックゲート端Ｂの電圧を設定することができる。また、ＰＮ接合の（ダイオードの）逆方向バイアスの降伏電圧を下回らない範囲で、バックゲート端Ｂの電圧を設定することができる。
【００６２】
つまり、バックゲート端Ｂに印加される電圧（図１のＶｂ１からＶｂ３）としては、降伏電圧（マイナス値）よりも高く、約０．７Ｖよりも低い値が好ましい。
【００６３】
図４は、一例としてボディ７１がＰ型半導体基板で形成される場合を示す。しかし、ボディ７１は、Ｐ型半導体基板でなく、Ｎ型半導体基板で形成されてもよい。ボディ７１がＮ型半導体で形成される場合、ソース７１およびドレイン７３は、Ｐ＋型の半導体半導体で形成される。これにより、ソース７２とボディ７１との間にＰＮ接合が形成される。そのため、ＰＮ接合の（ダイオードの）順方向バイアスの閾値電圧および逆方向バイアスの降伏電圧を考慮して、バックゲート端の電圧を設定することができる。
【００６４】
先に述べたように、図１に示す増幅器１０では、バックゲート端Ｂ１からＢ３に異なる電圧が供給される。これについて、次に図５を参照して説明する。
【００６５】
図５は、トランジスタＭ１からＭ３のバックゲート端Ｂ１からＢ３に異なる電圧を供給するための構成を説明するための図である。
【００６６】
図１に示す増幅器１０と比較して、図５に示す増幅器１０Ａは、正電圧生成回路１３と、負電圧生成回路１４とを含む。なお、増幅器１０Ａは、インダクタンスＬｉｎをさらに含む。
【００６７】
正電圧生成回路１３は、グラウンド（ＧＮＤ）を基準とした正電圧を生成可能に構成される。負電圧生成回路１４は、グラウンドを基準とした負電圧を生成可能に構成される。正電圧生成回路１３や、負電圧生成回路１４には、周知の技術が適用されたさまざまな回路を用いることができる。負電圧生成回路１４の構成の一例については、後に図９を参照して説明する。
【００６８】
インダクタンスＬｉｎは、必要に応じて、キャパシタンスＣｉｎとともに、増幅器１０Ａの入力整合回路を構成する。
【００６９】
図５において、電源端子ＰＴ１はグラウンドに接続される。これにより、電源端子ＰＴ１はグラウンドと同じ電圧を有する。電源端子ＰＴ２は、正電圧生成回路１３に接続される。これにより、電源端子ＰＴ２は、グラウンドを基準とした正電圧を有する。電源端子ＰＴ３は、負電圧生成回路１４に接続される。これにより、電源端子ＰＴ３は、グランドを基準とした負電圧を有する。
【００７０】
図５に示す増幅器１０Ａは、正電圧生成回路１３や負電圧生成回路１４を内蔵する。これにより、増幅器１０Ａの使用に際して、増幅器１０Ａの外部に負電源を設ける必要がなくなる。
【００７１】
図５には示されないが、正電圧生成回路１３と電源端子ＰＴ２との間には、抵抗が挿入されてもよい。これにより、バックゲート端Ｂ２に供給される電圧が安定する。また、正電圧生成回路１３と電源端子ＰＴ２との間に、インダクタンスが挿入されてもよい。これにより、バックゲート端Ｂ２と電源端子ＰＴ２との間を高周波的に分離され、バックゲート端Ｂ２に供給される電圧が安定する。同様に、負電圧生成回路１４と電源端子ＰＴ３との間にも、抵抗および／またはインダクタンスが挿入されてもよい。
【００７２】
［実施の形態２］
先に述べたように、図１に示す増幅器１０および図５に示す増幅器１０Ａは、通信装置に利用される。その場合、増幅器は、たとえばスイッチと組合わされて使用される。
【００７３】
図６は、増幅器とスイッチとの組合わせについて説明するための図である。
図６を参照して、通信装置１００は、増幅器１０Ａと、スイッチ２０と、パワーアンプ（ＰＡ：Power  Amplifier）３０とを含む。
【００７４】
図６には、一例としてＳＰＤＴ（Single  Pole  Double  Throw）スイッチであるスイッチ２０が示される。スイッチ２０は、端子２１と、端子２２および端子２３とを含む。
【００７５】
端子２１は、たとえばアンテナ（図示しない）に接続される。アンテナは高周波（ＲＦ）の電磁波を送信および受信する。したがって、端子２１から高周波電力（送信波）が出力され、また、端子２１に高周波電力（受信波）が入力される。送信波および受信波は、変調波である。端子２２は、増幅器１０Ａの端子１１に接続される。端子２３は、パワーアンプ３０の出力に接続される。
【００７６】
図６を参照して、スイッチ２０は、トランジスタＴ１からＴ８と、抵抗Ｒ１からＲ１６と、制御端子ＣＴ１およびＣＴ２とを含む。
【００７７】
トランジスタＴ１からＴ４は、端子２１と端子２２との接続状態を切替える。複数のトランジスタＴ１からＴ４が端子２１と端子２２との間に配置されることにより、各トランジスタに加わる高周波信号が分圧され、スイッチ２０の耐圧が向上する。
【００７８】
抵抗Ｒ１からＲ４の各々は、トランジスタＴ１からＴ４のゲート端と制御端子ＣＴ１とをそれぞれ接続する。これにより、制御端子ＣＴ１に印加された電圧（たとえばＶＣＮＴ１）が、抵抗Ｒ１からＲ４を介して、トランジスタＴ１からＴ４のゲートに印加される。トランジスタＴ１からＴ４のゲートに電圧が印加されると、トランジスタＴ１からＴ４がオン状態となり、端子２１と端子２２との間が導通する。
【００７９】
抵抗Ｒ５からＲ８の各々は、トランジスタＴ１からＴ４のドレイン端とトランジスタＴ１からＴ４のソース端とをそれぞれ接続する。すなわち、抵抗Ｒ５からＲ８によって、トランジスタＴ１からＴ４のドレイン端とソース端とをバイパスする経路が構成される。これにより、たとえば、トランジスタＴ１からＴ４がＯＦＦ時には、高周波信号が必ず抵抗Ｒ１からＲ４を経由して分圧されるため、スイッチ２０の耐圧が向上する。
【００８０】
トランジスタＴ５からＴ８は、端子２１と端子２３との接続状態を切替える。複数のトランジスタＴ５からＴ８が端子２１と端子２３との間に配置されることにより、各トランジスタに加わる高周波信号が分圧され、スイッチ２０の耐圧が向上する。
【００８１】
抵抗Ｒ９からＲ１２の各々は、トランジスタＴ５からＴ８のゲート端と制御端子ＣＴ２とをそれぞれ接続する。これにより、制御端子ＣＴ２に印加された電圧（たとえばＶＣＮＴ２）が、抵抗Ｒ９からＲ１２を介して、トランジスタＴ５からＴ８のゲートに印加される。トランジスタＴ５からＴ８のゲートに電圧が印加されると、トランジスタＴ１からＴ４がオン状態となり、端子２１と端子２３との間が導通する。
【００８２】
また、抵抗Ｒ１３からＲ１６によって、トランジスタＴ５からＴ８のドレイン端とソース端とをバイパスする経路が構成される。これにより、たとえば、トランジスタＴ５からＴ８がＯＦＦ時には、高周波信号が必ず抵抗Ｒ１３からＲ１６を経由して分圧されるため、スイッチ２０の耐圧が向上する。
【００８３】
以上の構成により、スイッチ２０は、たとえば、端子２１から受けた受信波を端子２２から出力できる。また、スイッチ２０は、端子２３から受けた送信波を端子２１に出力できる。スイッチ２０は、通信装置１００の送信動作と受信動作とを、たとえば時間的に切替えるために用いられる。
【００８４】
増幅器１０Ａの入力端子１１は、スイッチ２０の端子２２に接続される。これにより、アンテナが受信した受信信号が、スイッチ２０の端子２１，２２を介して増幅器１０Ａの入力端子１１に出力される。増幅器１０Ａは、その受信信号を増幅して、出力端子１２に出力する。一般に、通信装置では、受信した高周波電力を増幅する増幅器には、ローノイズアンプ（ＬＮＡ:Low  Noise  Amplifier）が用いられる。つまり、通信装置１００において、増幅器１０Ａは、ローノイズアンプとして用いられる。
【００８５】
パワーアンプ３０の出力は、スイッチ２０の端子２３に接続される。これにより、パワーアンプ３０によって増幅された送信信号が、スイッチ２０の端子２３，２１を介して出力される。パワーアンプ３０は、増幅器１０Ａと同様の構成であってもよい。つまり、通信装置１００において、増幅器１０Ａを、パワーアンプとして用いてもよい。
【００８６】
図６に示す通信装置１００は、スイッチ２０によって送信と受信を切替える。このような通信装置は、たとえば時分割複信（ＴＤＤ）方式を用いた通信に好適に用いられる。ＴＤＤ方式を用いるものとして、たとえば、無線ＬＡＮがある。すなわち、増幅器１０Ａは、無線ＬＡＮのための通信装置に好適に利用される。
【００８７】
［実施の形態３］
図６では、スイッチ２０によって送信および受信がたとえば時間的に切替えられるタイプの通信装置１００が示される。一方、通信装置には、送信および受信が同時に行なわれるタイプのものもある。その場合、通信装置では、スイッチに代えて、たとえばデュプレクサ（ＤＵＰ）が用いられる。
【００８８】
図７は、デュプレクサを利用した通信装置１００Ａを説明するための図である。
図７を参照して、通信装置１００Ａは、デュプレクサ２０Ａと、増幅器１０Ａと、パワーアンプ３０と、アンテナ２００とを含む。
【００８９】
デュプレクサ２０Ａは、送信周波数帯域の信号（送信信号）と受信周波数帯域の信号（受信信号）とを分離する。具体的に、デュプレクサ２０Ａは、アンテナ２００と増幅器１０Ａとの間で受信信号を通過させる。また、デュプレクサ２０Ａは、パワーアンプ３０とアンテナ２００と間で送信信号を通過させる。
【００９０】
通信装置１００Ａは、ミキサ４０と、電圧制御型可変利得増幅器（ＶＧＡ:Voltage  Controlled  Variable  Gain  Amplifier）４１と、フィルタ４２と、アナログ−ディジタル変換器（ＡＤＣ：Analog  to  Digital Converter）４３と、ディジタル信号処理プロセッサ（ＤＳＰ：Digital  Signal  Processor）６０とを含む。
【００９１】
受信信号は、増幅器１０Ａによって増幅される。増幅された受信信号は、ミキサ４０によって周波数変換（たとえばダウンコンバート）される。ダウンコンバートされた受信信号は、ＶＧＡ４１によって適切な信号レベルに調節される。適切な信号レベルに調節された受信信号は、フィルタ４２によって不要な成分が除去される。不要な成分が除去された受信信号は、ＡＤＣ４３によってディジタル信号に変換される。ディジタル信号に変換された受信信号は、ＤＳＰ６０によって処理される。
【００９２】
また、通信装置１００Ａは、ミキサ５０と、ＶＧＡ５１と、フィルタ５２と、ＤＡＣ５３とをさらに含む。
【００９３】
ＤＳＰ６０によって生成されたディジタル形の送信信号は、ディジタル−アナログ変換器（ＤＡＣ：Digital  to  Analog Converter）５３によってアナログ信号に変換される。アナログ信号に変換された送信信号は、フィルタ５２によって不要な成分が除去される。不要な成分が除去された送信信号は、ＶＧＡ５１によって適切な信号レベルに調節される。適切な信号レベルに調節された送信信号は、ミキサ５０によって周波数変換（たとえばアップコンバート）される。アップコンバートされた送信信号は、パワーアンプ３０に入力される。
【００９４】
通信装置１００Ａは、発信器４５をさらに含む。発信器４５は、ミキサ４０およびミキサ５０に、所定周波数の信号を与える。
【００９５】
図７に示す通信装置１００Ａは、デュプレクサ２０Ａによって送信信号と受信信号が分離される。このような通信装置は、たとえば周波数分割多元接続（ＦＤＭＡ）方式を用いた通信に好適に用いられる。ＦＤＭＡ方式を用いるものとして、たとえば、ＣＤＭＡ（Code  Division  Multiple  Access）方式を利用した携帯通信端末がある。すなわち、増幅器１０Ａは、ＣＤＭＡ方式を利用した携帯通信端末に好適に利用される。
【００９６】
［変形例］
再び図１を参照して、図１に示す増幅器１０では、トランジスタＭ１からＭ３の３つのトランジスタによって、複数の増幅用トランジスタが構成されている。しかし、複数の増幅用トランジスタを構成するトランジスタの数は、３つに限られない。すなわち、複数の増幅用トランジスタを構成するトランジスタの数はさまざまな値をとり得る。
【００９７】
図８は、変形例としての増幅器１０Ｄを説明するための図である。
図８に示すように、増幅器１０Ｄは、複数の増幅用トランジスタを構成するトランジスタとして、４つ以上のトランジスタを含む。具体的に、増幅器１０Ｄでは、トランジスタＭ１からＭｎのｎ個のトランジスタによって、複数の増幅用トランジスタが構成される。
【００９８】
トランジスタＭｎのゲート端Ｇｎは、他のトランジスタ（Ｍ１からＭ３など）のゲート端（Ｇ１からＧ３など）と共通に接続される。トランジスタＭｎのソース端Ｓｎは、他のトランジスタ（Ｍ１からＭ３など）のソース端（Ｓ１からＳ３など）と共通に接続される。トランジスタＭｎのドレイン端Ｄｎは、他のトランジスタ（Ｍ１からＭ３）のドレイン端（Ｄ１からＤ３）と共通に接続される。
【００９９】
トランジスタＭｎは、バックゲート端Ｂｎを含む。増幅器１０Ｄは、バックゲート端Ｂｎに電圧を印加するための電源端子ＰＴｎを含む。電源端子ＰＴ１からＰＴｎは、異なる電圧が設定されるように構成される。たとえば、電源端子ＰＴｎは、電圧Ｖｂｎを有する。
【０１００】
増幅器１０Ｄにおいて、電源端子ＰＴ１からＰＴｎの電圧を適切に設定することで、増幅器１０Ｄの特性、たとえば線形特性が向上される。
【０１０１】
図１に示す増幅器１０と比較して、図８に示す増幅器１０Ｄは、複数の増幅用トランジスタを構成するトランジスタの数が多い。そのため、増幅器１０Ｄでは、各トランジスタＭ１からＭｎのバックゲート端Ｂ１からＢｎへ印加する電圧について、多くの組み合わせが可能になる。その結果、増幅器１０Ｄの特性を細かく制御することができる。
【０１０２】
［負電圧生成回路の構成］
図９は、図５などに示す負電圧生成回路１４のような負電圧生成回路の構成の一例を説明するための図である。
【０１０３】
図９を参照して、負電圧生成回路１４Ａは、交流電源３００と、ＮＯＴゲート（インバータ）３０１と、キャパシタ３０２，３０５と、トランジスタ３０３，３０４と、出力端子３０６とを含む。
【０１０４】
交流電源３００は、グラウンド（ＧＮＤ）を基準とした交流電力（たとえばサイン波）を生成する。交流電源３００が生成した交流電力は、インバータ３０１に入力される。インバータ３０１は、入力された交流電力の周期に合わせて、グラウンドを基準として、正および負の電圧を有する矩形波電力を生成する。インバータ３０１が生成した矩形波電力は、キャパシタ３０２に向けて出力される。
【０１０５】
キャパシタ３０２，３０５は、インバータ３０１からの電力を受けて充放電される。
トランジスタ３０３，３０４は、ＦＥＴである。トランジスタ３０３，３０４のゲート端とドレイン端は電気的にショートされる。すなわち、トランジスタ３０３および３０４は、ドレイン端からゲート端に向かう方向を正方向とするダイオードとして機能する。
【０１０６】
インバータ３０１からの矩形波電力の電圧が正の間は、インバータ３０１と、トランジスタ３０３のソース端（すなわちグラウンド）との間に印加される電圧によって、キャパシタ３０２が、インバータ３０１側がプラスとなるように充電される。
【０１０７】
一方、インバータ３０１からの矩形波電力の電圧が負の間は、インバータ３０１に向けてキャパシタ３０２が放電される。このとき、トランジスタ３０４を介してキャパシタ３０５は、トランジスタ３０４側がマイナスとなるように充電される。したがって、出力端子３０６には、マイナスの電圧Ｖｓｓが発生する。
【０１０８】
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明でなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１０９】
ＰＴ１，ＰＴ２，ＰＴ３，ＰＴｎ  電源端子、１０，１０Ａ，１０Ｄ  増幅器、１１  入力端子、１２  出力端子、１３  正電圧生成回路、１４  負電圧生成回路、２０  スイッチ、２０Ａ  デュプレクサ、２１，２２，２３  端子、３０  パワーアンプ、４０，５０  ミキサ、４２，５２  フィルタ、４５  発信器、７１  ボディ、７２  ソース、７３  ドレイン、７４  ゲート、７５  絶縁膜、１００，１００Ａ  通信装置、２００  アンテナ、３００  交流電源、３０１，３０２  インバータ、Ｂ，Ｂ１，Ｂ２，Ｂ３，Ｂｎ  バックゲート端、ＣＴ１，ＣＴ２  制御端子、Ｃｉｎ，Ｃｏｕｔ，３０２，３０５  キャパシタ、Ｄ１，Ｄ２，Ｄ３，ＤＣ，Ｄｎ  ドレイン端、Ｇ１，Ｇ２，Ｇ３，ＧＣ，Ｇｎ  ゲート端、ＬＤ，ＬＳ  インダクタンス、Ｍ１，Ｍ３，ＭＣ，Ｍｎ，Ｔ１〜Ｔ８，３０３，３０４  トランジスタ、Ｒ１〜Ｒ１６，Ｒｇｂ  抵抗、Ｓ１，Ｓ２，Ｓ３，ＳＣ，Ｓｎ  ソース端、ＶＤＤ  電源。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0005979160.tif 000008
【図８】
0005979160.tif 000009
【図９】
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