(57)【特許請求の範囲】
【請求項１】
第１の電圧レベルロジックから第２の電圧レベルロジックに２ビットの各々をシフトする、多電圧回路であって、
基板内に形成される第１のＮウェルと、
前記第１のＮウェルの側部に隣接して、前記基板内に形成される第２のＮウェルと、
前記第２のＮウェルの反対側に前記第１のＮウェルの側部に隣接して、前記基板内に形成される第３のＮウェルと、
前記第１のＮウェル上に形成される部分および前記第２のＮウェル上に形成される部分を有する、第１の１ビットＶＬＳ回路と、
前記第１のＮウェル上に形成される部分および前記第３のＮウェル上に形成される部分を有する、第２の１ビットＶＬＳ回路と、
を備え、
前記第２のＮウェルが前記第１の１ビットＶＬＳ回路の外周にまたがるように配置され、
前記第３のＮウェルが前記第２の１ビットＶＬＳ回路の外周にまたがるように配置される、多電圧回路。
【請求項２】
少なくとも１つの半導体ダイ内に組み込まれる、電圧レベルシフタ、アイソレーションセル、リテンションレジスタ、またはオールウェイズオンロジック構成要素である、請求項１に記載の多電圧回路。
【請求項３】
２つの別個の１ビット従来型多電圧回路セルを並べたものと比較して、セル内部の相互接続の長さが減少し、トップレベル接続の長さが減少することにより、ダイ面積が減少し、スイッチング電力が節約される、請求項１に記載の多電圧回路。
【請求項４】
前記第１、第２、および第３のＮウェルが１行に配置され、前記第１のＮウェルが中心位置にある、請求項１に記載の多電圧回路。
【請求項５】
前記第１のＮウェルが前記第２の電圧レベルでバイアスされ、前記第２および第３のＮウェルが前記第１の電圧レベルでバイアスされる、請求項１に記載の多電圧回路。
【請求項６】
前記Ｎウェル間に１つのＮウェル区切りを有し、２つの標準セル行から構成され、２つのＶＳＳおよび１つのＶＤＤ電源レールを含む、請求項５に記載の多電圧回路。
【請求項７】
前記第１のＮウェルが前記第１の電圧レベルでバイアスされ、前記第２のＮウェルおよび第３のＮウェルが前記第２の電圧レベルでバイアスされる、請求項１に記載の多電圧回路。
【請求項８】
前記Ｎウェル間にＮウェル区切りを有し、１つの標準セル行から構成され、１つのＶＳＳおよび１つのＶＤＤ電源レールを含む、請求項７に記載の多電圧回路。
【請求項９】
第１の電圧レベルロジックから第２の電圧レベルロジックに４ビットの各々をシフトする、４ビット多電圧回路であって、
基板内に形成される第１のＮウェルと、
前記第１のＮウェルの側部に隣接して、前記基板内に形成される第２のＮウェルと、
前記第２のＮウェルの反対側に前記第１のＮウェルの側部に隣接して、前記基板内に形成される第３のＮウェルと、
前記第１のＮウェル上に形成される部分および前記第２のＮウェル上に形成される部分を有する、第１の１ビットＶＬＳ回路と、
前記第１のＮウェル上に形成される部分および前記第２のＮウェル上に形成される部分を有する、第２の１ビットＶＬＳ回路と、
前記第１のＮウェル上に形成される部分および前記第３のＮウェル上に形成される部分を有する、第３の１ビットＶＬＳ回路と、
前記第１のＮウェル上に形成される部分および前記第３のＮウェル上に形成される部分を有する、第４の１ビットＶＬＳ回路と、
を備える４ビット多電圧回路。
【請求項１０】
前記多電圧回路が、電圧レベルシフタ、アイソレーションセル、リテンションレジスタ、またはオールウェイズオンロジック構成要素である、請求項９に記載の４ビット多電圧回路。
【請求項１１】
矩形のレイアウト形成での４つの別個の１ビット多電圧回路セルと比較して、５０パーセントを超える面積が減少し、スイッチング電力を節約する、請求項９に記載の４ビット多電圧回路。
【請求項１２】
前記第１、第２、および第３のＮウェルが１行に配置され、前記第１のＮウェルが中心位置にある、請求項９に記載の４ビット多電圧回路。
【請求項１３】
前記第１のＮウェルが前記第２の電圧レベルでバイアスされ、前記第２および第３のＮウェルが前記第１の電圧レベルでバイアスされる、請求項９に記載の４ビット多電圧回路。
【請求項１４】
前記第１のＮウェルが前記第１の電圧レベルでバイアスされ、前記第２および第３のＮウェルが前記第２の電圧レベルでバイアスされる、請求項９に記載の４ビット多電圧回路。
【請求項１５】
前記多電圧回路内の各１ビットレベルシフタのレイアウトが、前記Ｎウェル間のただ１つのＮウェル区切りおよびただ１つの標準セル行から構成され、ビット当たり１つのＶＳＳおよび１つのＶＤＤ電源レールを含む、請求項９に記載の４ビット多電圧回路。
【請求項１６】
第１の電圧レベルロジックから第２の電圧レベルロジックに２ビットの各々をシフトする、２ビット多電圧回路でダイ面積およびスイッチング電力を減少させる方法であって、第１のＮウェルが基板内に形成され、第２のＮウェルが前記第１のＮウェルの側部に隣接して前記基板内に形成され、第３のＮウェルが前記第２のＮウェルと反対側に前記第１のＮウェルの側部に隣接して前記基板内に形成されており、
前記第１のＮウェル上の部分および前記第２のＮウェル上に形成される部分を有する第１の１ビットＶＬＳ回路を形成する段階と、
前記第１のＮウェル上の部分および前記第３のＮウェル上に形成される部分を有する第２の１ビットＶＬＳ回路を形成する段階と、
を含み、
前記第２のＮウェルが前記第１の１ビットＶＬＳ回路の外周にまたがるように配置され、
前記第３のＮウェルが前記第２の１ビットＶＬＳ回路の外周にまたがるように配置される、方法。
【請求項１７】
第１の電圧レベルロジックから第２の電圧レベルロジックに２ビットの各々をシフトする、２ビット多電圧回路でダイ面積およびスイッチング電力を減少させる装置であって、第１のＮウェルが基板内に形成され、第２のＮウェルが前記第１のＮウェルの側部に隣接して前記基板内に形成され、第３のＮウェルが前記第２のＮウェルと反対側に前記第１のＮウェルの側部に隣接して前記基板内に形成されており、
前記第１のＮウェル上の部分および前記第２のＮウェル上に形成される部分を有する第１の１ビットＶＬＳ回路を形成するように構成されるロジックと、
前記第１のＮウェル上の部分および前記第３のＮウェル上に形成される部分を有する第２の１ビットＶＬＳ回路を形成するように構成されるロジックと、
を備え、
前記第２のＮウェルが前記第１の１ビットＶＬＳ回路の外周にまたがるように配置され、
前記第３のＮウェルが前記第２の１ビットＶＬＳ回路の外周にまたがるように配置される、装置。
【請求項１８】
第１の電圧レベルロジックから第２の電圧レベルロジックに２ビットの各々をシフトする、２ビット多電圧回路でダイ面積を減少させる装置であって、第１のＮウェルが基板内に形成され、第２のＮウェルが前記第１のＮウェルの側部に隣接して前記基板内に形成され、第３のＮウェルが前記第２のＮウェルと反対側に前記第１のＮウェルの側部に隣接して前記基板内に形成されており、
前記第１のＮウェル上の部分および前記第２のＮウェル上に形成される部分を有する第１の１ビットＶＬＳ回路を形成するための手段と、
前記第１のＮウェル上の部分および前記第３のＮウェル上に形成される部分を有する第２の１ビットＶＬＳ回路を形成するための手段と、
を備え、
前記第２のＮウェルが前記第１の１ビットＶＬＳ回路の外周にまたがるように配置され、
前記第３のＮウェルが前記第２の１ビットＶＬＳ回路の外周にまたがるように配置される、装置。
【請求項１９】
第１の電圧レベルロジックから第２の電圧レベルロジックに２ビットの各々をシフトする、２ビット多電圧回路でダイ面積を減少させる装置であって、第１のＮウェルが基板内に形成され、第２のＮウェルが前記第１のＮウェルの側部に隣接して前記基板内に形成され、第３のＮウェルが前記第２のＮウェルと反対側に前記第１のＮウェルの側部に隣接して前記基板内に形成されており、
前記第１のＮウェル上の部分および前記第２のＮウェル上に形成される部分を有する第１の１ビットＶＬＳ回路を形成するためのステップと、
前記第１のＮウェル上の部分および前記第３のＮウェル上に形成される部分を有する第２の１ビットＶＬＳ回路を形成するためのステップと、
を含み、
前記第２のＮウェルが前記第１の１ビットＶＬＳ回路の外周にまたがるように配置され、
前記第３のＮウェルが前記第２の１ビットＶＬＳ回路の外周にまたがるように配置される、装置。
【請求項２０】
第１の電圧レベルロジックから第２の電圧レベルロジックに４ビットの各々をシフトする、４ビット多電圧回路でダイ面積およびスイッチング電力を減少させる方法であって、第１のＮウェルが基板内に形成され、第２のＮウェルが前記第１のＮウェルの側部に隣接して前記基板内に形成され、第３のＮウェルが前記第１のＮウェルの側部に隣接して前記基板内に形成されており、
前記第１のＮウェル上の部分および前記第２のＮウェル上に形成される部分を有する第１の１ビットＶＬＳ回路を形成する段階と、
前記第１のＮウェル上の部分および前記第２のＮウェル上に形成される部分を有する第２の１ビットＶＬＳ回路を形成する段階と、
前記第１のＮウェル上の部分および前記第３のＮウェル上に形成される部分を有する第３の１ビットＶＬＳ回路を形成する段階と、
前記第１のＮウェル上の部分および前記第３のＮウェル上に形成される部分を有する第４の１ビットＶＬＳ回路を形成する段階と、
を含む方法。
【請求項２１】
第１の電圧レベルロジックから第２の電圧レベルロジックに４ビットの各々をシフトする、４ビット多電圧回路でダイ面積およびスイッチング電力を減少させる装置であって、第１のＮウェルが基板内に形成され、第２のＮウェルが前記第１のＮウェルの側部に隣接して前記基板内に形成され、第３のＮウェルが前記第１のＮウェルの側部に隣接して前記基板内に形成されており、
前記第１のＮウェル上の部分および前記第２のＮウェル上に形成される部分を有する第１の１ビットＶＬＳ回路を形成するように構成されるロジックと、
前記第１のＮウェル上の部分および前記第２のＮウェル上に形成される部分を有する第２の１ビットＶＬＳ回路を形成するように構成されるロジックと、
前記第１のＮウェル上の部分および前記第３のＮウェル上に形成される部分を有する第３の１ビットＶＬＳ回路を形成するように構成されるロジックと、
前記第１のＮウェル上の部分および前記第３のＮウェル上に形成される部分を有する第４の１ビットＶＬＳ回路を形成するように構成されるロジックと、
を備える装置。
【請求項２２】
第１の電圧レベルロジックから第２の電圧レベルロジックに４ビットの各々をシフトする、４ビット多電圧回路でダイ面積およびスイッチング電力を減少させる装置であって、第１のＮウェルが基板内に形成され、第２のＮウェルが前記第１のＮウェルの側部に隣接して前記基板内に形成され、第３のＮウェルが前記第１のＮウェルの側部に隣接して前記基板内に形成されており、
前記第１のＮウェル上の部分および前記第２のＮウェル上に形成される部分を有する第１の１ビットＶＬＳ回路を形成するための手段と、
前記第１のＮウェル上の部分および前記第２のＮウェル上に形成される部分を有する第２の１ビットＶＬＳ回路を形成するための手段と、
前記第１のＮウェル上の部分および前記第３のＮウェル上に形成される部分を有する第３の１ビットＶＬＳ回路を形成するための手段と、
前記第１のＮウェル上の部分および前記第３のＮウェル上に形成される部分を有する第４の１ビットＶＬＳ回路を形成するための手段と、
を備える装置。
【請求項２３】
第１の電圧レベルロジックから第２の電圧レベルロジックに４ビットの各々をシフトする、４ビット多電圧回路でダイ面積およびスイッチング電力を減少させる装置であって、第１のＮウェルが基板内に形成され、第２のＮウェルが前記第１のＮウェルの側部に隣接して前記基板内に形成され、第３のＮウェルが前記第１のＮウェルの側部に隣接して前記基板内に形成されており、
前記第１のＮウェル上の部分および前記第２のＮウェル上に形成される部分を有する第１の１ビットＶＬＳ回路を形成するためのステップと、
前記第１のＮウェル上の部分および前記第２のＮウェル上に形成される部分を有する第２の１ビットＶＬＳ回路を形成するためのステップと、
前記第１のＮウェル上の部分および前記第３のＮウェル上に形成される部分を有する第３の１ビットＶＬＳ回路を形成するためのステップと、
前記第１のＮウェル上の部分および前記第３のＮウェル上に形成される部分を有する第４の１ビットＶＬＳ回路を形成するためのステップと、
を含む装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の分野は、複数の電圧を取り扱う半導体デバイスおよび半導体デバイスの製造方法に関し、詳細には、電圧ドメイン間で電圧レベルをシフトするための多電圧回路に関する。
【背景技術】
【０００２】
いくつかのタイプの機能回路を含む集積回路デバイスでは時々、複数の電圧レベルを取り扱うことを必要とする。そのようなデバイスはしばしば、多電圧レベルデバイスとして知られている。多電圧レベルデバイスは、比較的高電圧の電源により駆動される高電圧回路、および比較的低電圧の電源により駆動される低電圧回路を含む。多電圧回路としては、限定するものではないが、電圧レベルシフタ（ＶＬＳ）、アイソレーションセル、リテンションレジスタ、オールウェイズオンロジック、および同様の構成要素が挙げられる。
【０００３】
集積回路の動作電圧を減少させることにより、集積回路の電力消費を減少することができ、効率を増加することができる。いくつかの回路は、他の回路よりも、動作電圧を下げることにより修正可能である。システム内の集積回路が、より低い電圧で動作する場合、回路間で、競合またはコンテンションが生じる可能性がある。こうした競合およびコンテンションは、回路の一部の動作電圧をより高い電圧にレベルシフトすることにより、緩和することができる。しかし、レベルシフトは、遅延をもたらす可能性がある。
【０００４】
技術のスケーリングは、回路要素の遅延を減少し、集積回路（ＩＣ）デバイスの動作周波数を向上させる。ＩＣ上のトランジスタの密度および数は、特徴サイズをスケーリングすることにより、増やされる。各新規技術で利用可能なトランジスタの数が、このように増加することを利用することにより、新規回路技法が採用され、単にシュリンクすることにより可能とされるレベルを超えて、ＩＣの性能をさらに向上することができる。
【発明の概要】
【課題を解決するための手段】
【０００５】
説明した特徴は、一般的に、小型で堅牢なレベルシフタのレイアウト設計のための、１つまたは複数の改善されたシステム、方法および／または装置に関する。
【０００６】
説明される方法および装置の適用性のさらなる範囲は、以下の発明を実施するための形態、特許請求の範囲、および図面から明らかとなるであろう。発明を実施するための形態および特定の例は、本開示および特許請求の範囲の特定の例を示しているが、説明のためにのみ与えられる。というのは、本説明の精神および範囲内における様々な変更および修正が、当業者には明らかとなるからである。
【０００７】
本発明の実施形態は、レベルシフタの、特定のトランジスタレベルの回路実装には依存せず、任意の可能なレベルシフタ回路の型に適用することができる。本発明の実施形態は、レベルシフタ回路のみに限定されず、任意の汎用の多電圧回路のレイアウト設計に適用可能である。本発明の実施形態は、異なる電圧レベルで動作し、レベルシフタ設計の多ビット実装用に面積および電力の節約を実現するＶＬＳを提供しようと努める。
【０００８】
したがって、実施形態は、第１の電圧レベルロジックから第２の電圧レベルロジックに２ビットの各々をシフトする、２ビット多電圧回路であって、基板内に形成される第１のＮウェルと、第１のＮウェルの側部に隣接して基板内に形成される第２のＮウェルと、第１のＮウェルの反対側に第１のＮウェルの側部に隣接して基板内に形成される第３のＮウェルとを備え、第１の１ビットＶＬＳ回路が第１のＮウェル上に形成される部分および第２のＮウェル上に形成される部分を有し、第２の１ビットＶＬＳ回路が第１のＮウェル上に形成される部分および第３のＮウェル上に形成される部分を有する、２ビット多電圧回路を含むことができる。
【０００９】
別の実施形態は、第１の電圧レベルロジックから第２の電圧レベルロジックに４ビットの各々をシフトする、４ビット多電圧回路であって、基板内に形成される第１のＮウェルと、第１のＮウェルの側部に隣接して基板内に形成される第２のＮウェルと、第１のＮウェルの側部に隣接して基板内に形成される第３のＮウェルと、第１のＮウェル上に形成される部分および第２のＮウェル上に形成される部分を有する第１の１ビットＶＬＳ回路と、第１のＮウェル上に形成される部分および第２のＮウェル上に形成される部分を有する第２の１ビットＶＬＳ回路と、第１のＮウェル上に形成される部分および第３のＮウェル上に形成される部分を有する第３の１ビットＶＬＳ回路と、第１のＮウェル上に形成される部分および第３のＮウェル上に形成される部分を有する第４の１ビットＶＬＳ回路と、を備える４ビット多電圧回路を含むことができる。
【００１０】
別の実施形態は、第１の電圧レベルロジックから第２の電圧レベルロジックに２ビットの各々をシフトする、２ビット多電圧回路でダイ面積を減少させる方法であって、第１のＮウェルが基板内に形成され、第２のＮウェルが第１のＮウェルの側部に隣接して基板内に形成され、第３のＮウェルが第２のＮウェルと反対側に第１のＮウェルの側部に隣接して基板内に形成されており、第１のＮウェル上の部分および第２のＮウェル上に形成される部分を有する第１の１ビットＶＬＳ回路を形成する段階と、第１のＮウェル上の部分および第３のＮウェル上に形成される部分を有する第２の１ビットＶＬＳ回路を形成する段階と、を含む方法を含むことができる。
【００１１】
別の実施形態は、第１の電圧レベルロジックから第２の電圧レベルロジックに２ビットの各々をシフトする、２ビット多電圧回路でダイ面積を減少させる装置であって、第１のＮウェルが基板内に形成され、第２のＮウェルが第１のＮウェルの側部に隣接して基板内に形成され、第３のＮウェルが第２のＮウェルと反対側に第１のＮウェルの側部に隣接して基板内に形成されており、第１のＮウェル上の部分および第２のＮウェル上に形成される部分を有する第１の１ビットＶＬＳ回路を形成するように構成されるロジックと、第１のＮウェル上の部分および第３のＮウェル上に形成される部分を有する第２の１ビットＶＬＳ回路を形成するように構成されるロジックと、を備える装置を含むことができる。
【００１２】
別の実施形態は、第１の電圧レベルロジックから第２の電圧レベルロジックに２ビットの各々をシフトする、２ビット多電圧回路でダイ面積を減少させる装置であって、第１のＮウェルが基板内に形成され、第２のＮウェルが第１のＮウェルの側部に隣接して基板内に形成され、第３のＮウェルが第２のＮウェルと反対側に第１のＮウェルの側部に隣接して基板内に形成されており、第１のＮウェル上の部分および第２のＮウェル上に形成される部分を有する第１の１ビットＶＬＳ回路を形成する手段と、第１のＮウェル上の部分および第３のＮウェル上に形成される部分を有する第２の１ビットＶＬＳ回路を形成する手段と、を備える装置を含むことができる。
【００１３】
別の実施形態は、第１の電圧レベルロジックから第２の電圧レベルロジックに４ビットの各々をシフトする、４ビット多電圧回路でダイ面積を減少させる方法であって、第１のＮウェルが基板内に形成され、第２のＮウェルが第１のＮウェルの側部に隣接して基板内に形成され、第３のＮウェルが第１のＮウェルの側部に隣接して基板内に形成されており、第１のＮウェル上の部分および第２のＮウェル上に形成される部分を有する第１の１ビットＶＬＳ回路を形成する段階と、第１のＮウェル上の部分および第２のＮウェル上に形成される部分を有する第２の１ビットＶＬＳ回路を形成する段階と、第１のＮウェル上の部分および第３のＮウェル上に形成される部分を有する第３の１ビットＶＬＳ回路を形成する段階と、第１のＮウェル上の部分および第３のＮウェル上に形成される部分を有する第４の１ビットＶＬＳ回路を形成する段階と、を含む方法を含むことができる。
【００１４】
別の実施形態は、第１の電圧レベルロジックから第２の電圧レベルロジックに４ビットの各々をシフトする、４ビット多電圧回路でダイ面積を減少させる装置であって、第１のＮウェルが基板内に形成され、第２のＮウェルが第１のＮウェルの側部に隣接して基板内に形成され、第３のＮウェルが第１のＮウェルの側部に隣接して基板内に形成されており、第１のＮウェル上の部分および第２のＮウェル上に形成される部分を有する第１の１ビットＶＬＳ回路を形成するように構成されるロジックと、第１のＮウェル上の部分および第２のＮウェル上に形成される部分を有する第２の１ビットＶＬＳ回路を形成するように構成されるロジックと、第１のＮウェル上の部分および第３のＮウェル上に形成される部分を有する第３の１ビットＶＬＳ回路を形成するように構成されるロジックと、第１のＮウェル上の部分および第３のＮウェル上に形成される部分を有する第４の１ビットＶＬＳ回路を形成するように構成されるロジックと、を備える装置を含むことができる。
【００１５】
別の実施形態は、第１の電圧レベルロジックから第２の電圧レベルロジックに４ビットの各々をシフトする、４ビット多電圧回路でダイ面積を減少させる装置であって、第１のＮウェルが基板内に形成され、第２のＮウェルが第１のＮウェルの側部に隣接して基板内に形成され、第３のＮウェルが第１のＮウェルの側部に隣接して基板内に形成されており、第１のＮウェル上の部分および第２のＮウェル上に形成される部分を有する第１の１ビットＶＬＳ回路を形成する手段と、第１のＮウェル上の部分および第２のＮウェル上に形成される部分を有する第２の１ビットＶＬＳ回路を形成する手段と、第１のＮウェル上の部分および第３のＮウェル上に形成される部分を有する第３の１ビットＶＬＳ回路を形成する手段と、第１のＮウェル上の部分および第３のＮウェル上に形成される部分を有する第４の１ビットＶＬＳ回路を形成する手段と、を備える装置を含むことができる。
【００１６】
添付の図面は、本発明の実施形態の説明における助けとなるために提示されており、実施形態を示すためにのみ提供され、実施形態を制限するものではない。
【図面の簡単な説明】
【００１７】
【図１】従来型の１ビット電圧レベルシフタを示す図である。
【図２】従来型の２ビット電圧レベルシフタを示す図である。
【図３】図３Ａは、本発明の実施形態に従った、２ビット電圧レベルシフタを示す図であり、図３Ｂは、本発明の別の実施形態に従った、２ビット電圧レベルシフタを示す図である。
【図４】本発明の別の実施形態に従った、４ビット電圧レベルシフタを示す図である。
【図５】物理的な設計またはレイアウトが、実施形態のいずれかに１ビットレベルシフタとして実装されることができる、汎用の１ビット電圧レベルシフタ機能回路を示す図である。
【発明を実施するための形態】
【００１８】
本発明の態様は、本発明の特定の実施形態を対象とする、以下の説明および関連する図面に開示される。代替実施形態は、本発明の範囲から逸脱することなく考案することができる。また、本発明の関連する詳細を不明瞭にしないように、本発明の良く知られた要素は、詳細に説明されることがなく、または省略されることになる。本開示の実施形態は、試験および特性評価のためにメモリおよびオンチップ回路を含む能動的な集積回路を含む任意のデバイス内に、適切に採用することができる。
【００１９】
上記で開示されたデバイスおよび方法は、典型的に設計され、コンピュータ可読媒体上に記憶される、ＧＤＳＩＩおよびＧＥＲＢＥＲコンピュータファイル内に構成される。これらのファイルは、次いで、これらのファイルに基づいてデバイスを製造する製造業者に提供される。結果として得られる製品は、半導体ウエハであり、半導体ウエハは、次いで半導体のダイにカットされ、半導体チップにパッケージされる。チップは、次いで、上記のデバイス内に採用される。
【００２０】
「例示的」という言葉は、本明細書では、「例、実例、または説明として働くこと」を意味するように使用される。本明細書で「例示的」として説明される任意の実施形態は、必ずしも他の実施形態を超えて好ましい、または有利であると解釈されるべきではない。同様に、「本発明の実施形態」という用語は、本発明のすべての実施形態が、議論された特徴、利点または動作のモードを含むことを必要としない。
【００２１】
本明細書で使用される用語は、特定の実施形態について説明する目的のみのためであり、本発明の実施形態を制限することを意図していない。本明細書で使用するとき、単数形の「ａ」「ａｎ」および「ｔｈｅ」は、文脈が明確にそうではないことを示さない限り、複数形を同様に含むことを意図している。「備える、含む（ｃｏｍｐｒｉｓｅｓ）」、「備えている、含んでいる（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅｓ）」および／または「含んでいる（ｉｎｃｌｕｄｉｎｇ）」という用語は、本明細書で使用するとき、述べた特徴、整数、ステップ、動作、要素、および／または構成要素の存在を明示するが、１つまたは複数の他の特徴、整数、ステップ、動作、要素、構成要素、および／またはこれらのグループの存在または追加を排除するものではないことがさらに理解されよう。
【００２２】
さらに、多くの実施形態が、たとえばコンピューティングデバイスの要素により実施されるアクションのシーケンスで表して説明される。本明細書で説明される様々なアクションは、特定の回路（たとえば、特定用途向け集積回路（ＡＳＩＣ））により、１つまたは複数のプロセッサにより実行されるプログラム命令により、または両方の組合せにより実施され得ることが、認識されよう。また、本明細書に説明されるこれらのアクションのシーケンスは、実行の際に関連するプロセッサに本明細書に説明される機能性を実施させる、コンピュータ命令の対応する組をそこに記憶した、任意の形態のコンピュータ可読記憶媒体内に、もっぱら具現化されると考えることができる。したがって、本発明の様々な態様は、いくつかの異なる形態で具体化することができ、そのすべてが、特許請求される主題の範囲内であることが企図されている。加えて、本明細書に説明される実施形態の各々について、任意のそのような実施形態の対応する形態は、たとえば、説明されるアクションを実施するように「構成されるロジック」として本明細書で説明される場合がある。
【００２３】
携帯用電子デバイスでは、特にディープサブミクロン技術に関し、より多くの特徴および様々な動作モードをサポートするため、ＩＣチップの電力密度が増加している。ディープサブミクロン技術は、より速いスイッチング速度を備えるより小さいサイズ（たとえば、４５ｎｍおよびより小さいノード）のトランジスタを使用する。モバイルおよびセルラーなどの、携帯用電子デバイスのＩＣチップにおいて、動的な供給電圧（ＶＤＤ）および周波数スケーリングを有することは、ＶＤＤの２乗に依存することに起因して（すなわち、Ｐ∝Ｖ２ＤＤ）、能動的な電力（Ｐ）減少のための技法となり得る。したがって、ＩＣチップは、異なる回路ブロック用に異なる電圧ドメインを採用する。理由としては、異なる優先順位を有する異なる回路ブロックを考慮するために、たとえば、速度、ノイズ耐性および電力消費間のトレードオフを最適化することが挙げられる。
【００２４】
しかしながら、システム内の１つの回路の動作電圧レベルを下げることは、いくつかの他の集積回路または他のデバイスが、所定の互換性のない特定の電圧レベルで動作するよう設計された場合、または、異なる（たとえば、より高い）電圧ロジックレベルで最も適切なように動作するバスを介してのみアクセス可能である場合、互換性の問題を引き起こす可能性がある。たとえば、チップ内のいくつかの回路は、低電圧のコアロジックレベルで動作して電力消費を低減し、同じ低電圧で動作する他のチップとインターフェースをとることができ、一方、同じチップ内の他の回路は、より高い電圧レベルで動作してより高いロジック電圧のチップまたはバスとインターフェースをとり、または電気機械デバイスを動作させることができる。また、その動作電圧を変えることができない多くの既存の集積回路があるが、それでもより新しいより低電圧の回路は、既存の集積回路とインターフェースをとらなくてはならない。たとえば、コアロジック電圧が定格１．２ボルトから０．７Ｖに下げられた場合、０．７Ｖにより表されるロジック値は、１．２Ｖ電源から動作される別のトランジスタ回路を適切に駆動するのに、通常は不十分となる。１．２ボルトＣＭＯＳ回路への０．７Ｖロジック入力は、長期の遷移（すなわち、導通）状態をもたらし、潜在的に、１．２ボルト電源に結合されたＣＭＯＳ回路内の電流を損なう結果となることになる。信号の立ち上がり時間、立ち下がり時間、および伝搬時間は、コアロジック電圧とより高いロジック電圧で動作する回路との間の違いにより、悪影響を受けることになる。したがって、集積回路の電圧を下げ、より低い電力を消費し、一方、異なる電圧で動作する既存のハードウェア構成要素と集積回路の相互作用を依然として可能にするために、いつくかの形態の電圧レベルシフトをするインターフェース回路（たとえば、レベルシフトをするバッファ回路）が必要とされる。
【００２５】
その結果、多くの相補型金属酸化物半導体（ＣＭＯＳ）集積回路は、チップ当たりに１つよりも多い電源を必要とする。たとえば、内部またはコアロジック電圧、ＶＤＤｉｎが、入出力（Ｉ／Ｏ）インターフェース電圧または出力ドライバ電圧、ＶＤＤｏｕｔと異なる（たとえば、より低い）電圧レベルで動作するとき、スプリットレール設計が利用される。所与の回路に印加される、集積回路コア電圧、ＶＤＤｉｎは、集積回路技術、設計要因、ならびにチップの性能要件と電源および熱放散特性に依存して、固定または可変とすることができる。
【００２６】
結果として、１つの電圧ドメインから別の電圧ドメインへ横断して進む信号は、信号のロジック値を維持するために、多電圧回路または電圧レベルシフタ（ＶＬＳ）セルを通過しなければならない。多電圧回路としては、限定するものではないが、ＶＬＳ、アイソレーションセル、リテンションレジスタ、オールウェイズオンロジック、および他の同様の構成要素が挙げられる。チップの電力消費を減少させ、電池寿命を増加させるために、携帯用電子デバイスのチップセットは、多数のＶＬＳセルを採用する。しかしながら、このことは、ダイ面積のオーバヘッドを制限するため、非常に小型のレベルシフタ設計を必要とする。チップの電力損失を減少させるため、ＶＬＳセルは、より低い静的電力を消費し、機能的に堅牢さを保つ必要がある。このことは、余分に電力を消費することなく、入力電圧および出力電圧のより広い範囲にわたる信頼できる動作を必要とする。
【００２７】
ＶＬＳセルは、１つの電圧ドメインからの信号を別の電圧ドメインに適した信号に変換することが知られている。従来型のＶＬＳセルは、入力ドメイン（たとえば、ＶＤＤｉｎ）と出力ドメイン（たとえば、ＶＤＤｏｕｔ）との間で信号を変換する。加えて、従来型のＶＬＳセルは、過剰な漏れを防止して電池寿命を改善し、電圧ドメインの広範囲にわたる信頼できる機能性を可能にすることができる。添付した関連技術の図１は、入力電圧ドメイン（ＶＤＤｉｎ）の別のセルの隣に配置することができる１ビット（単一入力信号）ＶＬＳセルの典型的なレイアウト（物理的な設計）構造を示す。図１の従来型の１ビットＶＬＳ回路は、ビット０用に、３つのＮウェル、つまり２つのＶＤＤｉｎ  Ｎウェル１０２および１０６ならびにＶＤＤｏｕｔ  Ｎウェル１０４を必要とする。これにより、異なる電圧で働く回路が、さらなる漏れ電力なしに、互いに適切に相互作用することが可能になる。
【００２８】
図１のＶＬＳ内の隣接するＮウェルは交番する異なる電圧を有するので、デザインルールによって、正しい機能的な動作のために、これらの隣接するＮウェルが最小間隔を有することが必要となる。たとえば、図１に示すように、２つのＮウェル１０２と１０４との間の最小間隔は、０．８μｍである。加えて、他の２つのＮウェル１０４と１０６との間の最小間隔も、０．８μｍである。
【００２９】
添付した関連技術の図５は、従来型の１ビットＶＬＳレイアウトの機能回路図を描く。従来型のＶＬＳセルは、２ステージの相補型金属酸化物半導体（ＣＭＯＳ）回路を採用して、第１のステージが、図５内においてＶＤＤｉｎで示される、第１の電圧５０１で動作し、第２のステージが、ＶＤＤｏｕｔで示される、第２の電圧５０２で動作することができる。２ステージのＣＭＯＳ回路のしきい電圧およびデバイス強度が適切に調整されると、２ステージのＣＭＯＳ回路は、所望に応じた電圧レベルシフトを実施することができる。しかしながら、従来型のＶＬＳは、第１のステージ内のＣＭＯＳトランジスタのための第１のＮウェルが第１の電圧に結合され、一方第２のステージ内のＣＭＯＳトランジスタのための第２のＮウェルが第２の電圧に結合されており、したがって、第１のＮウェルと第２のＮウェルが、分離されなければならず、使用される技術により決定される一定の距離を維持しなければならないので、大きいレイアウト面積を占有する可能性がある。
【００３０】
添付した関連技術の図２は、従来型の２ビットＶＤＤｉｎ（たとえば、０．７Ｖ）からＶＤＤｏｕｔ（たとえば、１．２Ｖ）のＶＬＳ回路用の従来型のＮウェル配置を示す。図２の従来型の２ビットＶＬＳ回路は、５つのＮウェル、すなわち、１つの共有されたＶＤＤｉｎ  Ｎウェル２０６、ビット０用のＶＤＤｉｎ  Ｎウェル２０２およびＶＤＤｏｕｔ  Ｎウェル２０４、ならびにビット１用のＶＤＤｏｕｔ  Ｎウェル２０８およびＶＤＤｉｎ  Ｎウェル２１０を必要とする。図１と同様に、この例では、各Ｎウェル２０２、２０４、２０６、２０８および２１０間の最小間隔が、少なくとも０．８μｍであることを図示する。
【００３１】
図２のＶＬＳ内の隣接するＮウェルは交番する異なる電圧を有するので、デザインルールによって、これらの隣接するＮウェルが最小間隔を有することが必要となる。関連技術の図２は、たとえば、０．８μｍの最小間隔を示す。とりわけ、ＶＬＳの隣接Ｎウェル間のこの最小間隔要件は、特徴サイズと完全にスケーリングするわけではない。たとえば、６５ｎｍ技術で実装されたＩＣが３２ｎｍにスケールダウンされる（すなわち、およそ半分にスケールダウンされる）場合、ＩＣのＶＬＳ回路の隣接するＮウェル間の最小間隔は、同様に半分にスケーリングされるわけではない。
【００３２】
したがって、縮小しないラッチアップのデザインルール（ＮウェルとＮウェルの間隔）および複数のＶＤＤドメインの存在に起因して、ＶＬＳ回路の物理的な設計は、大きいダイ面積を消費する。加えて、Ｔａｂｌｅ  １（表１）に示したように技術ノードが小さくなるとき、ＶＬＳ回路内に３つの別個のＮウェル領域が存在することに起因して、レベルシフタセルの物理的な面積は、比例して縮小しない（期待される面積スケーリングは、〜５０％）。このことは、３２ｎｍおよびより小さいプロセスノードにおいて、さらに明らかとなる。
【００３３】
【表１】
0005940660.tif 000002
【００３４】
レベルシフタ回路の物理的な設計またはレイアウト構造は、通常のＣＭＯＳロジックと比較して著しい面積オーバヘッドを招く。特に、複数のレベルシフタインスタンスが一緒に配置されるとき、図２に示したように、複数のレベルシフタインスタンスによって複数のＮウェル電圧アイランドが生じる。レイアウトのフットプリントにより、内部および外部の相互接続長の両方の長さが増加し、動的電力ならびにダイ面積が増加する。レベルシフタの物理的な設計における固定の面積オーバヘッドから逃れるための、知られている方法技法は存在しない。３２ｎｍおよびより小さい技術ノードにおいて、強いレイアウト近接効果が存在することによって、保護のためのレイアウト構造が存在することに起因して、レベルシフタセルの面積オーバヘッドがさらに増加する。
【００３５】
したがって、減少した面積を有し、製造するのにコスト効率が高いＶＬＳの必要がある。本発明の実施形態は、異なる電圧レベルで動作し、レベルシフタ設計の多ビット実装用に面積および電力の節約を実現する、ＶＬＳを提供しようと努める。本発明の実施形態は、レベルシフタの、特定のトランジスタレベルの回路実装には依存せず、任意の可能なレベルシフタ回路の型に適用することができる。本発明の実施形態は、レベルシフタ回路に限定されず、多電圧回路用の任意の汎用のレイアウト設計に適用可能である。本発明は、２つ以上の異なる電圧ドメインを必要とし、したがって設計内に複数のＮウェルアイランドを必要とする任意の回路に拡張することができる。
【００３６】
本発明の実施形態は、多ビットにおける、ＶＬＳセルの小型のレイアウトのための物理的な設計方法論に関する。本発明は、セル内部に、別個の電圧のＮウェルアイランドが存在することを利用する。いくつかのキーとなる物理的な設計を使用して、設計の堅牢性を改善し、電力損失を低減する。ＮウェルとＮウェルの間隔の発生を減少させることにより、本発明は、多ビットにおける、ＶＬＳセルのより小型のレイアウトを可能にすることができる。本発明は、設計の堅牢性の改善、およびより良いＶＤＤｍｉｎを含む、低電圧性能を可能にすることができる。
【００３７】
図３Ａおよび図３Ｂは、本発明の２つの実施形態を示す。これらの実施形態は、１対の入力信号および出力信号を備える２ビットＶＬＳ用の、面積効率的な物理的な設計を使用する。図３Ａおよび図３Ｂは、図１に例示されたような、従来型の１ビットレイアウトとは異なる、２つの同一の１ビットレベルシフタのレイアウトを一体化することにより実現される、大面積節約の例を図示する。図３Ａおよび図３Ｂに図示された実施形態では、１ビットの構成要素のレイアウトは、自足しているわけではなく、小型の１ビットレベルシフタのレイアウト設計として単独で使用することはできない。したがって、図３Ａおよび図３Ｂに図示された実施形態は、２つの組み合わされた構成要素をなす１ビットレベルシフタのレイアウトを含む、２ビットＶＬＳ用の例である。図３Ａでは、構成要素をなす１ビットレベルシフタのレイアウトは、Ｎウェル間の１つのＮウェル区切りおよび２つの標準セル行から構成され、２つのＶＳＳおよび１つのＶＤＤ電源レールを有する。図３Ｂでは、構成要素をなす１ビットレベルシフタのレイアウトは、Ｎウェル間の２つのＮウェル区切りおよび１つの標準セル行から構成され、１つのＶＳＳおよび１つのＶＤＤ電源レールを有する。Ｔａｂｌｅ  ２（表２）に示すように、両方の実施形態では、図２に図示した２つの別個の１ビットＶＬＳセルと比較して、４０パーセントの面積の節約をすることができる。
【００３８】
この実施形態は、図２で示した従来型の配置に必要とされた５つの代わりに、図３Ａに図示したように、３つのＮウェルを使用する２ビットＶＬＳ回路を形成する。全体の幅、Ｌ２は、図２に示した従来型の配置の幅Ｌ１のおよそ半分（１／２）である。図３Ａの実施形態は、ＶＤＤｏｕｔでバイアスされる中央のＮウェル３０２、および中央のＮウェル３０４の両側においてＶＤＤｉｎでバイアスされる１つのＮウェル、すなわち、左のＮウェル３０４および右のＮウェル３０６を使用する。異なってバイアスされるＮウェル３０４と３０２との間の間隔ＳＰ１は、異なってバイアスされるＮウェル３０２と３０６との間と同じである。間隔ＳＰ１は、関連技術の図２の従来型の配置における隣接するＮウェル間の間隔と実質的に同じであってよい。
【００３９】
図３Ａの実施形態は、２ビットＶＬＳ回路のビット１およびビット２のＶＬＳセクション両方のＶＤＤｏｕｔ部分用に、ＶＤＤｏｕｔでバイアスされた、中央のＮウェル３０２を採用する。図３Ａの実施形態は、ビット１のＶＬＳセクションのみ用に、左のＮウェル３０４を採用し、ビット２のＶＬＳセクションのみ用に、右のＮウェル３０６を採用する。図３Ｂは、図３Ａの実施形態と同じＮウェル配置を有するが、３つのＮウェル３０２、３０４、および３０６のすべてを、ビット１のＶＬＳセクションおよびビット２のＶＬＳセクションの両方用に採用する、別の実施形態を示す。
【００４０】
図３Ａおよび図３Ｂで示した実施形態では、図１に描かれたような従来型の１ビットレイアウトと比較して、２つの同一の１ビットレベルシフタのレイアウトを一体化することにより、大面積の節約が実現される。しかしながら、図３Ａおよび図３Ｂで示した実施形態では、１ビットの構成要素のレイアウトは、自足しているわけではなく、小型の１ビットレベルシフタのレイアウト設計として使用することはできない。要約すると、図３Ａからの構成要素をなす１ビットレベルシフタのレイアウトは、Ｎウェル間のただ１つのＮウェル区切りおよび２つの標準セル行からなり、２つのＶＳＳおよび１つのＶＤＤ電源レールを有する。図３Ｂからの構成要素をなす１ビットレベルシフタのレイアウトは、Ｎウェル間の２つのＮウェル区切りおよびただ１つの標準セル行から構成され、１つのＶＳＳおよび１つのＶＤＤ電源レールを有する。図３Ａおよび図３Ｂの実施形態では、図２に描かれたような２つの別個の１ビットセルと比較して、４０パーセントの面積の節約をすることができる。
【００４１】
別の実施形態において、図４が、４ビットＶＬＳの物理的な設計方法を図示する。Ｔａｂｌｅ  ２（表２）に示すように、図４の実施形態では、図２に示したように２つの２ビットＶＬＳを並べることにより図示したような、４つの別個の１ビットＶＬＳセルと比較して、５０パーセントの面積の節約をすることができる。この実施形態では、構成要素をなす１ビットレベルシフタのレイアウトは、Ｎウェル間のただ１つのＮウェル区切りおよびただ１つの標準セル行から構成され、ビット当たり１つのＶＳＳおよび１つのＶＤＤ電源レールを有する。各構成要素をなす１ビットレベルシフタは、一緒に、垂直および水平の両方で一体化され、４ビットＶＬＳの、デザインルールチェッカ的にクリーンな物理的な設計を形成する。１ビットの構成要素のレイアウトは、デザインルールチェッカ的にクリーンではなく、それ自体で、小型の１ビットレベルシフタのレイアウト設計として使用することができない。
【００４２】
図４に描かれた実施形態のさらなる利点は、多ビット設計において、必要な場合は、共有クランプまたはアイソレーション回路がさらに面積を減らして節電できる、ということである。また、重要なデバイスの対称的な設計および配置によって、（たとえば、ＶＤＤｍｉｎの視点での）デバイスばらつきから、より良い設計の堅牢性および低電圧性能を確実にすることができる。従来型の物理的な設計の実装と比較して、異なるビット間の相互接続がより短い長さであることによって、容量性負荷を減少させ、したがって、この実施形態の動的電力損失を減少させる。
【００４３】
図４を参照して、ＶＬＳは、本質的には、図３Ａおよび図３Ｂの実施形態の重畳した組合せであり、３つのＮウェルの同じ一般的な配置を備える４ビットＶＬＳを実現している。図４の実施形態は、ＶＬＳの４つの１ビットセクションすべて用に、すなわち、ビット１、ビット２、ビット３およびビット４のＶＬＳセクションの各々用に、中央のＮウェル４０２を採用する。左のＮウェル４０４は、２ビットＶＬＳのビット１およびビット２のセクション用に採用されている図３Ｂの実施形態の左のＮウェル３０４と同様に、ビット１およびビット２のＶＬＳセクションの両方用に採用される。同じく、図４の実施形態の右のＮウェル４０６は、上記のように、２ビットＶＬＳのビット１およびビット２のセクション用に採用されている図３Ｂの実施形態の右のＮウェル３０６と同様に、図４の実施形態の４ビットＶＬＳのビット３およびビット４のＶＬＳセクションの両方用に採用される。異なってバイアスされるＮウェル４０２と４０４との間の間隔ＳＰ２は、異なってバイアスされるＮウェル４０４と４０６との間と同じであってよく、図３Ａおよび図３Ｂの実施形態のＳＰ１と実質的に同じであってよい。Ｎウェル４０２、４０４および４０６は、図３Ａおよび図３Ｂの実施形態のＮウェル３０２、３０４および３０６よりも、面積においてやや大きくてよい。
【００４４】
全体の長さＬ３は、図３Ａおよび図３Ｂの実施形態のＬ２の、およそ２倍となり得る。図４の実施形態は、５つのＮウェルからなる２ビットＶＬＳである図２に示した従来型のレイアウトと、およそ同じ面積サイズとなり得る。
【００４５】
【表２】
0005940660.tif 000003
【００４６】
本発明は、多レールＶＬＳ標準セル設計を改善する、小型で階層型の物理的な設計の方法論を可能にする。本発明は、レベルシフタの任意の特定の回路の実装には依存せず、すべての可能なレベルシフタ回路の型に適用することができる。本発明は、設計では個々には自足しているわけではない、異なる配向のいくつかの対称的な構成要素から、エラーのない設計を作り出すために、一緒にスティッチングすることからなることができる。本発明は、電圧レベルシフタセルに限定されず、複数のＮウェルアイランドを含む、いくつかの異なるセルファミリーに適用することができる。本発明は、任意の特定の標準セルアーキテクチャに限定されず、異なるセルアーキテクチャおよび型に容易に適合することができる。本発明は、より小さい形状およびより大きい状況敏感性を備える未来のプロセスの技術ノードに、拡張可能であることができる。
【００４７】
本発明は、限定するものではないが、４５ｎｍおよび３２ｎｍ技術ノードなど、２つの異なる標準セルアーキテクチャに、首尾よく採用することができる。本発明は、限定するものではないが、４５ｎｍ、３２ｎｍおよびより小さいプロセス技術を含む、ＶＬＳ設計技術の多ビット実装のための、著しい（たとえば、５０％を超える）面積および電力の節約を実証することができる。
【００４８】
情報および信号は、様々な異なる技術および技法のいずれかを使用して表現することができることを、当業者なら理解するであろう。たとえば、上記の説明にわたって参照され得る、データ、命令、コマンド、情報、信号、ビット、記号、およびチップは、電圧、電流、電磁波、磁場もしくは磁性粒子、光場もしくは光粒子、またはこれらの任意の組合せにより表すことができる。
【００４９】
さらに、本明細書に開示された実施形態に関連して説明された、様々な例示的なロジックブロック、モジュール、回路、およびアルゴリズムのステップは、電子的ハードウェア、コンピュータソフトウェア、または両方の組合せとして実装することができることを、当業者なら理解するであろう。ハードウェアとソフトウェアのこの互換性を明確に示すために、様々な例示的な構成要素、ブロック、モジュール、回路、およびステップは、上記では一般的に、それらの機能性の観点から、説明されてきた。そのような機能性がハードウェアとしてまたはソフトウェアとして実装されるのかということは、特定の用途および、全体のシステムに課される設計の制約に依存する。当業者なら、説明された機能性を、各特定の用途用に様々なやり方で実装することができる。しかしそのような実装上の決定が、本発明の範囲からの逸脱をもたらすことになると解釈するべきではない。
【００５０】
本明細書に開示された実施形態に関連して説明された方法、シーケンスおよび／またはアルゴリズムは、ハードウェアで直接に、プロセッサにより実行されるソフトウェアモジュールで、またはその２つの組合せで具体化することができる。ソフトウェアモジュールは、ＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ−ＲＯＭ、または当技術分野で知られている記憶媒体の任意の他の形態内に存在し得る。例示的な記憶媒体は、プロセッサに結合され、そのため、プロセッサが、記憶媒体から情報を読み出し、記憶媒体に情報を書き込むことができる。代替として、記憶媒体が、プロセッサと一体化されてよい。
【００５１】
したがって、本発明の実施形態は、小型で堅牢な電圧レベルシフタ設計のための方法を具体化するコンピュータ可読媒体を含むことができる。したがって、本発明は、示された例に限定されず、本明細書に説明された機能性を実施するための任意の手段は、本発明の実施形態に含まれる。
【００５２】
上記の開示は、本発明の例示的な実施形態を示すが、添付の特許請求の範囲により規定されるような本発明の範囲から逸脱することなく、様々な変更および修正が本明細書でなされ得ることに留意されたい。本明細書で説明される本発明の実施形態による方法クレームの機能、ステップおよび／またはアクションは、任意の特定の順序で実施される必要はない。さらに、本発明の要素が単数形で説明されまたは特許請求される場合があるが、単数形への限定が明確に記されていない限り、複数形が企図される。
【符号の説明】
【００５３】
１０２  Ｎウェル
１０４  Ｎウェル
１０６  Ｎウェル
２０２  ＶＤＤｉｎ  Ｎウェル
２０４  ＶＤＤｏｕｔ  Ｎウェル
２０６  ＶＤＤｉｎ  Ｎウェル
２０８  ＶＤＤｏｕｔ  Ｎウェル
２１０  ＶＤＤｉｎ  Ｎウェル
Ｌ１    幅
３０２  中央のＮウェル
３０４  左のＮウェル
３０６  右のＮウェル
ＳＰ１  間隔
Ｌ２    全体の幅
４０２  中央のＮウェル
４０４  左のＮウェル
４０６  右のＮウェル
ＳＰ２  間隔
Ｌ３    全体の幅
５０１  第１の電圧
５０２  第２の電圧
【図１】
0005940660.tif 000004
【図２】
0005940660.tif 000005
【図３】
0005940660.tif 000006
【図４】
0005940660.tif 000007
【図５】
0005940660.tif 000008