(57)【特許請求の範囲】
【請求項１】
（ａ）第１の主面および第２の主面を有するシリコン系半導体ウエハ；
（ｂ）前記シリコン系半導体ウエハの前記第１の主面側に設けられたＩＧＢＴセル領域；
（ｃ）前記シリコン系半導体ウエハのほぼ全域に於いて、内部から前記第１の主面に亘り設けられ、第１導電型を有するドリフト領域；
（ｄ）前記シリコン系半導体ウエハの前記第１の主面側の表面領域であって、前記ＩＧＢＴセル領域のほぼ全面に設けられ、第２導電型を有するボディ領域；
（ｅ）前記ＩＧＢＴセル領域に設けられた複数の線状アクティブセル領域および複数の線状インアクティブセル領域；
（ｆ）各線状アクティブセル領域の長手方向に沿って、交互に配列された複数のアクティブセクションおよび複数のインアクティブセクション；
（ｇ）前記シリコン系半導体ウエハの前記第１の主面であって、各線状アクティブセル領域と各線状インアクティブセル領域の境界部に設けられたトレンチ；
（ｈ）前記トレンチ内に絶縁膜を介して設けられたゲート電極；
（ｉ）前記ボディ領域の前記表面領域であって、各アクティブセクションのほぼ全域に亘って設けられた前記第１導電型を有するエミッタ領域；
（ｊ）前記ボディ領域の前記表面領域であって、各インアクティブセクションに設けられた前記第２導電型を有するボディコンタクト領域；
（ｋ）前記シリコン系半導体ウエハの前記第１の主面側の前記表面領域であって、各線状インアクティブセル領域のほぼ全域に、その両端の前記トレンチの下端に至るように設けられ、前記ボディ領域よりも深さが深い第２導電型フローティング領域；
（ｍ）前記シリコン系半導体ウエハの前記第１の主面上に設けられ、前記エミッタ領域および前記ボディコンタクト領域と電気的に接続されたメタルエミッタ電極、
を有する狭アクティブセルＩＥ型トレンチゲートＩＧＢＴの製造方法であって、以下の工程を含む：
（ｘ１）前記シリコン系半導体ウエハの前記第１の主面に、前記第２導電型フローティング領域を形成するための第２導電型不純物を導入する工程；
（ｘ２）前記工程（ｘ１）の後、前記トレンチを形成する工程；
（ｘ３）前記工程（ｘ２）の後、前記工程（ｘ１）で導入した不純物に対するドライブイン拡散を実行する工程；
（ｘ４）前記工程（ｘ３）の後、前記ゲート電極を形成する工程；
（ｘ５）前記工程（ｘ４）の後、前記ボディ領域を形成するための第２導電型不純物を導入する工程。
【請求項２】
請求項１に記載の狭アクティブセルＩＥ型トレンチゲートＩＧＢＴの製造方法において、更に以下の工程を含む：
（ｘ６）前記工程（ｘ１）の前に、前記シリコン系半導体ウエハの前記第１の主面に、ホールバリア領域を形成するための第１導電型不純物を導入する工程。
【請求項３】
請求項２に記載の狭アクティブセルＩＥ型トレンチゲートＩＧＢＴの製造方法において、前記工程（ｘ１）は、前記ＩＧＢＴセル領域の周辺外部に設けられたフローティングフィールドリングを形成するための第２導電型不純物の導入にも兼用している。
【請求項４】
請求項３に記載の狭アクティブセルＩＥ型トレンチゲートＩＧＢＴの製造方法において、更に以下の工程を含む：
（ｘ７）前記工程（ｘ５）の後、前記エミッタ領域を形成するための第１導電型不純物の導入する工程。
【請求項５】
請求項４に記載の狭アクティブセルＩＥ型トレンチゲートＩＧＢＴの製造方法において、更に以下の工程を含む：
（ｘ８）前記工程（ｘ７）の後、前記ボディコンタクト領域を形成するための第２導電型不純物の導入する工程。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、半導体装置（または半導体集積回路装置）および半導体装置（または半導体集積回路装置）の製造方法に関し、特にＩＧＢＴのデバイス技術およびＩＧＢＴの製造方法に適用して有効な技術に関する。
【背景技術】
【０００２】
日本特開平１１−３４５９６９号公報（特許文献１）は、等間隔トレンチを有する等幅アクティブセル（Ａｃｔｉｖｅ  Ｃｅｌｌ）ＩＥ（Ｉｎｊｅｃｔｉｏｎ  Ｅｎｈａｎｃｅ）型ＩＧＢＴ（Ｉｎｔｅｇｒａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）に関するものである。そこには、Ｎ＋型エミッタ領域をその長手方向に関して、Ｐ＋ボディコンタクト領域によって細かく分割したデバイス構造（いわゆる「アクティブセル２次元間引き構造」）が開示されている。
【０００３】
日本特開２００５−２９４６４９号公報（特許文献２）は、インアクティブセル（Ｉｎａｃｔｉｖｅ  Ｃｅｌｌ）領域のトレンチ間隔よりもアクティブセル領域のトレンチ間隔が広い広幅アクティブセルＩＥ型ＩＧＢＴに関するものである。そこには、インアクティブセル領域下に両側のトレンチ下端部に至るフローティング（Ｆｌｏａｔｉｎｇ）Ｐ型領域を設ける技術が開示されている。なお、この文献に於いては、トレンチ形成後に、Ｐ型ボディ領域と同時に、フローティングＰ型領域を導入している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１１−３４５９６９号公報
【特許文献２】特開２００５−２９４６４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
等幅アクティブセルＩＥ型ＩＧＢＴ、広幅アクティブセルＩＥ型ＩＧＢＴ等に於いては、アクティブセル領域とインアクティブセル領域におけるトレンチ幅が、等しいか、インアクティブセル領域のトレンチ幅が狭いので、耐圧を確保することが比較的容易にできる。しかし、このような構造では、ＩＥ効果を強めようとすると、更に構造が複雑になる等の問題がある。
【０００６】
このような課題を解決するための手段等を以下に説明するが、その他の課題と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
本願において開示される実施の形態のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００８】
すなわち、本願の一実施の形態の概要は、アクティブセル２次元間引き構造を有し、基板表面と直交し、エミッタ領域を通り、その両側のトレンチと直行する断面においては、ボディコンタクト領域は設けられていない狭アクティブセルＩＥ型ＩＧＢＴである。
【発明の効果】
【０００９】
本願において開示される実施の形態のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１０】
すなわち、前記本願の一実施の形態によれば、デバイス構造の過度の複雑化を回避しつつ、ＩＥ効果を増強することができる。
【図面の簡単な説明】
【００１１】
【図１】本願の主要な実施の形態（変形例を含む）の狭アクティブセルＩＥ型トレンチゲートＩＧＢＴにおけるデバイス構造のアウトラインを説明するための狭アクティブセルＩＥ型トレンチゲートＩＧＢＴデバイスチップのセル領域およびその周辺の上面模式レイアウト図である。
【図２】図１のセル領域端部切り出し領域Ｒ１のＡ−Ａ’断面に対応するデバイス模式断面図である。
【図３】図１のセル領域内部切り出し領域Ｒ２のＢ−Ｂ’断面に対応するデバイス模式断面図である。
【図４】本願の一実施の形態に関する図１の線状単位セル領域およびその周辺Ｒ５の拡大上面図である。
【図５】本願の前記一実施の形態（他の実施形態および各変形例にも共通する）の狭アクティブセルＩＥ型トレンチゲートＩＧＢＴデバイスチップの全体上面図（図１にほぼ対応するが、より具体的な形状に近い）である。
【図６】本願の前記一実施の形態（アクティブセル２次元間引き構造におけるアクティブセクション分散構造）のデバイス構造を説明するための図５のセル領域内部切り出し領域Ｒ３に対応する部分の拡大上面図である。
【図７】図６のＣ−Ｃ’断面に対応するデバイス断面図である。
【図８】図６のＤ−Ｄ’断面に対応するデバイス断面図である。
【図９】図６のＥ−Ｅ’断面に対応するデバイス断面図である。
【図１０】本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図７に対応する製造工程中（ホールバリア領域導入工程）におけるデバイス断面図である。
【図１１】本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図７に対応する製造工程中（Ｐ型フローティング領域導入工程）におけるデバイス断面図である。
【図１２】本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図７に対応する製造工程中（トレンチ加工用ハードマスク成膜工程）におけるデバイス断面図である。
【図１３】本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図７に対応する製造工程中（トレンチハードマスク加工工程）におけるデバイス断面図である。
【図１４】本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図７に対応する製造工程中（トレンチ加工工程）におけるデバイス断面図である。
【図１５】本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図７に対応する製造工程中（トレンチ加工用ハードマスク除去工程）におけるデバイス断面図である。
【図１６】本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図７に対応する製造工程中（引き伸ばし拡散およびゲート酸化工程）におけるデバイス断面図である。
【図１７】本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図７に対応する製造工程中（ゲートポリシリコンエッチバック工程）におけるデバイス断面図である。
【図１８】本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図７に対応する製造工程中（Ｐ型ボディ領域およびＮ＋型エミッタ領域導入工程）におけるデバイス断面図である。
【図１９】本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（Ｐ＋型ボディコンタクト領域およびＰ＋型埋め込みボディコンタクト領域導入工程）におけるデバイス断面図である。
【図２０】本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図７に対応する製造工程中（層間絶縁膜成膜工程）におけるデバイス断面図である。
【図２１】本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図７に対応する製造工程中（コンタクトホール形成工程）におけるデバイス断面図である。
【図２２】本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図７に対応する製造工程中（表面メタル成膜工程）におけるデバイス断面図である。
【図２３】本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図７に対応する製造工程中（裏面研削および裏面不純物導入工程）におけるデバイス断面図である。
【図２４】本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図７に対応する製造工程中（裏面メタル電極形成工程）におけるデバイス断面図である。
【図２５】本願の前記一実施の形態の狭アクティブセルＩＥ型トレンチゲートＩＧＢＴの裏面側デバイス構造に関する詳細説明、または変形例（アルミニウムドープ構造）のデバイス構造およびその製法を説明するためのデバイス裏面の局所詳細断面図である。
【図２６】本願の前記一実施の形態の狭アクティブセルＩＥ型トレンチゲートＩＧＢＴの表面側デバイス構造に関する変形例１（Ｎ＋型表面フローティング領域＆Ｐ＋型表面フローティング領域付加構造を説明するための図６に対応する拡大上面図である。
【図２７】図２６のＦ−Ｆ’断面に対応するデバイス断面図である。
【図２８】図２６のＧ−Ｇ’断面に対応するデバイス断面図である。
【図２９】本願の前記一実施の形態の狭アクティブセルＩＥ型トレンチゲートＩＧＢＴの表面側デバイス構造に関する変形例２（単純化アクティブセル構造）を説明するための図７に対応する図６のＣ−Ｃ’断面に対応するデバイス断面図である。
【図３０】本願の前記一実施の形態の狭アクティブセルＩＥ型トレンチゲートＩＧＢＴの表面側デバイス構造に関する変形例３（ホールコレクタセル付加構造）を説明するための図２に対応する図１のセル領域端部切り出し領域Ｒ１のＡ−Ａ’断面のデバイス模式断面図である。
【図３１】本願の前記一実施の形態の狭アクティブセルＩＥ型トレンチゲートＩＧＢＴの表面側デバイス構造に関する変形例３（ホールコレクタセル付加構造）を説明するための図１の線状単位セル領域およびその周辺Ｒ５の拡大上面図である。
【図３２】本願の前記一実施の形態の狭アクティブセルＩＥ型トレンチゲートＩＧＢＴの表面側デバイス構造に関する変形例３（ホールコレクタセル付加構造）を説明するための図６に対応する拡大上面図である。
【図３３】図３２のＨ−Ｈ’断面に対応するデバイス断面図である。
【図３４】図３２のＪ−Ｊ’断面に対応するデバイス断面図である。
【図３５】図３２のＫ−Ｋ’断面に対応するデバイス断面図である。
【図３６】本願の前記一実施の形態のデバイス構造のアウトラインを説明するための図１の線状単位セル領域およびその周辺Ｒ５の拡大上面図である。
【発明を実施するための形態】
【００１２】
〔実施の形態の概要〕
先ず、本願において開示される代表的な実施の形態について概要を説明する。
【００１３】
１．以下を含む狭アクティブセルＩＥ型トレンチゲートＩＧＢＴ：
（ａ）第１の主面および第２の主面を有するシリコン系半導体基板；
（ｂ）前記シリコン系半導体基板の前記第１の主面側に設けられたＩＧＢＴセル領域；
（ｃ）前記ＩＧＢＴセル領域に設けられた複数の線状アクティブセル領域および複数の線状インアクティブセル領域；
（ｄ）各線状アクティブセル領域の長手方向に沿って、交互に配列された複数のアクティブセクションおよび複数のインアクティブセクション；
（ｅ）前記シリコン系半導体基板の前記第１の主面であって、各線状アクティブセル領域と各線状インアクティブセル領域の境界部に設けられたトレンチ；
（ｆ）前記トレンチ内に絶縁膜を介して設けられたゲート電極；
（ｇ）前記シリコン系半導体基板の前記第１の主面側の表面領域であって、各アクティブセクションのほぼ全域に亘って設けられた第１導電型を有するエミッタ領域；
（ｈ）前記シリコン系半導体基板の前記第１の主面側の前記表面領域であって、各インアクティブセクションに設けられた第２導電型を有するボディコンタクト領域；
（ｉ）前記シリコン系半導体基板の前記第１の主面上に設けられ、前記エミッタ領域および前記ボディコンタクト領域と電気的に接続されたメタルエミッタ電極。
【００１４】
２．前記項１の狭アクティブセルＩＥ型トレンチゲートＩＧＢＴにおいて、前記ボディコンタクト領域は、各インアクティブセクションのほぼ全域に亘って設けられている。
【００１５】
３．前記項１または２の狭アクティブセルＩＥ型トレンチゲートＩＧＢＴにおいて、更に以下を含む：
（ｊ）前記シリコン系半導体基板の前記第１の主面側の前記表面領域であって、各線状インアクティブセル領域のほぼ全域に、その両端の前記トレンチの下端に至るように設けられた第２導電型フローティング領域。
【００１６】
４．前記項１から３のいずれか一つの狭アクティブセルＩＥ型トレンチゲートＩＧＢＴにおいて、更に以下を含む：
（ｋ）前記シリコン系半導体基板の前記第１の主面側の前記表面領域であって、各線状アクティブセル領域のほぼ全域に、その両端の前記トレンチの下端と同程度の深さまで設けられた前記第１導電型を有するホールバリア領域。
【００１７】
５．前記項１から４のいずれか一つの狭アクティブセルＩＥ型トレンチゲートＩＧＢＴにおいて、更に以下を含む：
（ｍ）前記ボディコンタクト領域の下層のほぼ全面に、これと接するように設けられた前記第２導電型を有する埋め込みボディコンタクト領域。
【００１８】
６．前記項１から５のいずれか一つの狭アクティブセルＩＥ型トレンチゲートＩＧＢＴにおいて、各線状アクティブセル領域の両端の前記トレンチ間隔は、０．３５マイクロメートル以下である。
【００１９】
７．前記項１から６のいずれか一つの狭アクティブセルＩＥ型トレンチゲートＩＧＢＴにおいて、各アクティブセクションの前記長手方向における幅は、０．５マイクロメートル以下である。
【００２０】
８．前記項１から７のいずれか一つの狭アクティブセルＩＥ型トレンチゲートＩＧＢＴにおいて、更に以下を含む：
（ｎ）前記シリコン系半導体基板の前記第１の主面側の前記表面領域であって、隣接する線状アクティブ領域の前記エミッタ領域を延長する位置の各線状インアクティブ領域に設けられた第１導電型表面フローティング領域。
【００２１】
９．前記項１から８のいずれか一つの狭アクティブセルＩＥ型トレンチゲートＩＧＢＴにおいて、更に以下を含む：
（ｐ）前記シリコン系半導体基板の前記第１の主面側の前記表面領域であって、隣接する線状アクティブ領域の前記ボディコンタクト領域を延長する位置の各線状インアクティブ領域に設けられた第２導電型表面フローティング領域。
【００２２】
１０．前記項１から９のいずれか一つの狭アクティブセルＩＥ型トレンチゲートＩＧＢＴにおいて、更に以下を含む：
（ｑ）前記複数の線状アクティブセル領域を一つ置きに置換するように設けられたホールコレクタセル領域。
【００２３】
１１．前記項１から１０のいずれか一つの狭アクティブセルＩＥ型トレンチゲートＩＧＢＴにおいて、更に以下を含む：
（ｒ）前記シリコン系半導体基板のほぼ全域に於いて、内部から前記第１の主面に亘り設けられた前記第１導電型を有するドリフト領域；
（ｓ）前記シリコン系半導体基板のほぼ全域に於いて、前記ドリフト領域の前記第２の主面側に設けられ、前記第１導電型を有し、その濃度が前記ドリフト領域よりも高いフィールドストップ領域；
（ｔ）前記シリコン系半導体基板のほぼ全域に於いて、前記フィールドストップ領域の前記第２の主面側に設けられ、前記第２導電型を有するコレクタ領域；
（ｖ）前記シリコン系半導体基板のほぼ全域に於いて、前記コレクタ領域の前記第２の主面側に設けられ、その濃度が前記コレクタ領域よりも高いアルミニウムドープ領域；
（ｗ）前記シリコン系半導体基板の前記第２の主面のほぼ全域に設けられたメタルコレクタ電極、
ここで、前記メタルコレクタ電極の内、前記アルミニウムドープ領域に接する部分は、アルミニウムを主要な成分とする裏面メタル膜である。
【００２４】
１２．（ａ）第１の主面および第２の主面を有するシリコン系半導体ウエハ；
（ｂ）前記シリコン系半導体ウエハの前記第１の主面側に設けられたＩＧＢＴセル領域；
（ｃ）前記シリコン系半導体ウエハのほぼ全域に於いて、内部から前記第１の主面に亘り設けられ、第１導電型を有するドリフト領域；
（ｄ）前記シリコン系半導体ウエハの前記第１の主面側の表面領域であって、前記ＩＧＢＴセル領域のほぼ全面に設けられ、第２導電型を有するボディ領域；
（ｅ）前記ＩＧＢＴセル領域に設けられた複数の線状アクティブセル領域および複数の線状インアクティブセル領域；
（ｆ）各線状アクティブセル領域の長手方向に沿って、交互に配列された複数のアクティブセクションおよび複数のインアクティブセクション；
（ｇ）前記シリコン系半導体ウエハの前記第１の主面であって、各線状アクティブセル領域と各線状インアクティブセル領域の境界部に設けられたトレンチ；
（ｈ）前記トレンチ内に絶縁膜を介して設けられたゲート電極；
（ｉ）前記ボディ領域の前記表面領域であって、各アクティブセクションのほぼ全域に亘って設けられた前記第１導電型を有するエミッタ領域；
（ｊ）前記ボディ領域の前記表面領域であって、各インアクティブセクションに設けられた前記第２導電型を有するボディコンタクト領域；
（ｋ）前記シリコン系半導体ウエハの前記第１の主面側の前記表面領域であって、各線状インアクティブセル領域のほぼ全域に、その両端の前記トレンチの下端に至るように設けられ、前記ボディ領域よりも深さが深い第２導電型フローティング領域；
（ｍ）前記シリコン系半導体ウエハの前記第１の主面上に設けられ、前記エミッタ領域および前記ボディコンタクト領域と電気的に接続されたメタルエミッタ電極、
を有する狭アクティブセルＩＥ型トレンチゲートＩＧＢＴの製造方法であって、以下の工程を含む：
（ｘ１）前記シリコン系半導体ウエハの前記第１の主面に、前記第２導電型フローティング領域を形成するための第２導電型不純物を導入する工程；
（ｘ２）前記工程（ｘ１）の後、前記トレンチを形成する工程；
（ｘ３）前記工程（ｘ２）の後、前記工程（ｘ１）で導入した不純物に対するドライブイン拡散を実行する工程；
（ｘ４）前記工程（ｘ３）の後、前記ゲート電極を形成する工程；
（ｘ５）前記工程（ｘ４）の後、前記ボディ領域を形成するための第２導電型不純物を導入する工程。
【００２５】
１３．前記項１２の狭アクティブセルＩＥ型トレンチゲートＩＧＢＴの製造方法において、更に以下を含む：
（ｘ６）前記工程（ｘ１）の前に、前記シリコン系半導体ウエハの前記第１の主面に、ホールバリア領域を形成するための第１導電型不純物を導入する工程。
【００２６】
１４．前記項１２または１３の狭アクティブセルＩＥ型トレンチゲートＩＧＢＴの製造方法において、前記工程（ｘ１）は、前記ＩＧＢＴセル領域の周辺外部に設けられたフローティングフィールドリングを形成するための第２導電型不純物の導入にも兼用している。
【００２７】
１５．前記項１２から１４のいずれか一つの狭アクティブセルＩＥ型トレンチゲートＩＧＢＴの製造方法において、更に以下を含む：
（ｘ７）前記工程（ｘ５）の後、前記エミッタ領域を形成するための第１導電型不純物の導入する工程。
【００２８】
１６．前記項１５の狭アクティブセルＩＥ型トレンチゲートＩＧＢＴの製造方法において、更に以下を含む：
（ｘ８）前記工程（ｘ７）の後、前記ボディコンタクト領域を形成するための第２導電型不純物の導入する工程。
【００２９】
〔本願における記載形式、基本的用語、用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００３０】
更に、本願において、「半導体装置」というときは、主に、各種トランジスタ（能動素子）単体、またはそれらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したもの、および、半導体チップ等をパッケージングしたものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。このとき、各種単体トランジスタの代表的なものとしては、パワーＭＯＳＦＥＴやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。これらは、一本にパワー系半導体デバイスに分類され、その中には、パワーＭＯＳＦＥＴ、ＩＧＢＴの外、バイポーラパワートランジスタ、サイリスタ（Ｔｈｙｒｉｓｔｏｒ）、パワーダイオード等を含む。
【００３１】
パワーＭＯＳＦＥＴの代表的な形態は、表面にソース電極があり、裏面にドレイン電極がある２重拡散型縦型パワーＭＯＳＦＥＴ（Ｄｏｕｂｌｅ  Ｄｕｆｆｕｓｅｄ  Ｖｅｒｔｉｃａｌ  Ｐｏｗｅｒ  ＭＯＳＦＥＴ）である。この２重拡散型縦型パワーＭＯＳＦＥＴには、主に２種類に分類でき、第１は実施形態において主に説明するプレーナゲート（Ｐｌａｎａｒ  Ｇａｔｅ）型であり、第２はＵ−ＭＯＳＦＥＴ等のトレンチゲート（Ｔｒｅｎｃｈ  Ｇａｔｅ）型である。
【００３２】
パワーＭＯＳＦＥＴには、その他に、ＬＤ−ＭＯＳＦＥＴ（Ｌａｔｅｒａｌ−Ｄｉｆｆｕｓｅｄ  ＭＯＳＦＥＴ）がある。
【００３３】
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。
【００３４】
同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン（Ｕｎｄｏｐｅｄ  Ｓｉｌｉｃｏｎ  Ｄｉｏｘｉｄｅ）だけでなく、その他の酸化シリコンを主要な成分とする絶縁膜を含む。たとえば、ＴＥＯＳベース酸化シリコン（ＴＥＯＳ−ｂａｓｅｄ  ｓｉｌｉｃｏｎ  ｏｘｉｄｅ）、ＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＢＰＳＧ（Ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）等の不純物をドープした酸化シリコン系絶縁膜も酸化シリコン膜である。また、熱酸化膜、ＣＶＤ酸化膜のほか、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）、ナノクラスタリングシリカ（ＮＳＣ：Ｎａｎｏ−Ｃｌｕｓｔｅｒｉｎｇ  Ｓｉｌｉｃａ）等の塗布系膜も酸化シリコン膜または酸化シリコン系絶縁膜である。そのほか、ＦＳＧ（Ｆｌｕｏｒｏｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＳｉＯＣ（Ｓｉｌｉｃｏｎ  Ｏｘｉｃａｒｂｉｄｅ）またはカーボンドープ酸化シリコン（Ｃａｒｂｏｎ−ｄｏｐｅｄ  Ｓｉｌｉｃｏｎ  ｏｘｉｄｅ）またはＯＳＧ（Ｏｒｇａｎｏｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）等のＬｏｗ−ｋ絶縁膜も同様に、酸化シリコン膜または酸化シリコン系絶縁膜である。更に、これらと同様な部材に空孔を導入したシリカ系Ｌｏｗ−ｋ絶縁膜（ポーラス系絶縁膜、「ポーラスまたは多孔質」というときは、分子性多孔質を含む）も酸化シリコン膜または酸化シリコン系絶縁膜である。
【００３５】
また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。同様に、「ＳｉＣＮ」というときは、特にそうでない旨明示したときを除き、ＳｉＣＮおよびＳｉＣＮＨの両方を含む。
【００３６】
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
【００３７】
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【００３８】
５．「ウエハ」というときは、通常は半導体装置（半導体集積回路装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
【００３９】
６．先に、パワーＭＯＳＦＥＴについて説明したのと同様に、ＩＧＢＴは、一般にプレーナゲート（Ｐｌａｎａｒ  Ｇａｔｅ）型とトレンチゲート（Ｔｒｅｎｃｈ  Ｇａｔｅ）型に大別される。このトレンチゲート型ＩＧＢＴは、比較的オン抵抗が低いが、伝導度変調を更に促進してオン抵抗を更に低くするために、ＩＥ（Ｉｎｊｅｃｔｉｏｎ  Ｅｎｈａｎｃｅｍｅｎｔ）効果を利用した「ＩＥ型トレンチゲートＩＧＢＴ」（または、「アクティブセル間引き型トレンチゲートＩＧＢＴ」）が開発されている。ＩＥ型トレンチゲートＩＧＢＴは、セル領域に於いて、実際にエミッタ電極に接続されたアクティブセル（Ａｃｔｉｖｅ  Ｃｅｌｌ）と、Ｐ型フローティング領域を有するインアクティブセル（Ｉｎａｃｔｉｖｅ  Ｃｅｌｌ）を交互に、または、櫛の歯状に配置することにより、半導体基板のデバイス主面側（エミッタ側）にホール（正孔）が蓄積しやすい構造としたものである。なお、Ｐ型フローティング領域は必須ではないが、両側のトレンチの下端を覆う程度の深さのＰ型フローティング領域（すなわち、Ｐ型ディープフローティング領域）があると、耐圧設計が容易になるメリットがある。
【００４０】
なお、本願に於いては、アクティブセルが複数種類存在する。第１は、実際にＮ＋エミッタ領域を有しトレンチゲート電極がメタルゲート電極に電気的に接続された真性アクティブセル（具体的には、線状アクティブセル領域）である。第２は、Ｎ＋エミッタ領域を有せずトレンチゲート電極がメタルエミッタ電極に電気的に接続された擬似的アクティブセル（具体的には、線状ホールコレクタセル領域）である。
【００４１】
７．本願においては、ＩＥ型トレンチゲートＩＧＢＴの内、主要なアクティブセルの幅が、主要なインアクティブセルの幅よりも狭いものを「狭アクティブセルＩＥ型トレンチゲートＩＧＢＴ」と呼ぶ。より一般的には、アクティブセルのトレンチ間ピッチ（トレンチの中心間の距離）が、インアクティブセルのトレンチ間ピッチよりも狭いものを言う。
【００４２】
また、トレンチゲートを横切る方向を「セルの幅方向」とし、これと直交するトレンチゲート（リニアゲート部分）の延在方向（長手方向）を「セルの長さ方向」とする。
【００４３】
本願に於いては、主に「線状単位セル領域」（たとえば線状アクティブセル領域と線状インアクティブセル領域から構成される）を主に扱うが、この線状単位セル領域が周期的に繰り返して、半導体チップの内部領域に配列されて、「セル形成領域」すなわち「ＩＧＢＴセル領域」を構成している。
【００４４】
このセル領域の周りには、通常、セル周辺接合領域が設けられており、更にその周りには、フローティングフィールドリング（Ｆｌｏａｔｉｎｇ  Ｆｉｅｌｄ  Ｒｉｎｇ）またはフィールドリミッティングリング（Ｆｉｅｌｄ  Ｌｉｍｉｔｉｎｇ  Ｒｉｎｇ）等が設けられ、終端構造を構成している。ここで、フローティングフィールドリングまたはフィールドリミッティングリングとは、以下のものを言う。すなわち、ドリフト領域の表面（デバイス面）にＰ型ボディ領域（Ｐ型ウエル領域）とは分離して設けられ、それと同一導電形を有するとともに類似した濃度（主接合に逆方向電圧が印加されたときに完全空乏化しない程度の濃度である）を有し、リング状にセル領域を1重又は多重に（たとえば１０重程度）取り巻く不純物領域または不純物領域群を言う。
【００４５】
また、これらのフローティングフィールドリングには、フィールドプレート（Ｆｉｅｌｄ  Ｐｌａｔｅ）が設けられることがある。このフィールドプレートとは、フローティングフィールドリングに接続された導電体膜パターンであって、絶縁膜を介してドリフト領域の表面（デバイス面）の上方に延在し、リング状にセル領域を取り巻く部分を言う。
【００４６】
セル領域を構成する周期要素としての線状単位セル領域は、例えば図５の例等では、以下のものを言う。すなわち、線状アクティブセル領域を中心に両側に半幅の線状インアクティブセル領域を配置したものをセットとして扱うのが合理的であるが、具体的に個別に線状インアクティブセル領域を説明する場合には、両側に分離しているため不便であるので、その場合には、具体的な一体の部分を線状インアクティブセル領域という。
【００４７】
なお、以下の例では、「超狭アクティブ領域」を実現するために、通常、使用されるエミッタ領域よりも深い「コンタクト用基板溝」を形成せず、平坦な基板面上の層間絶縁膜にコンタクト溝を形成している。ここで、本願に於いて、「超狭アクティブ領域」とは、アクティブセル領域の両側のトレンチの内側間の距離、すなわち、トレンチ間のアクティブ領域の幅が、０．３５マイクロメートル以下のものを言う。また、アクティブセクションの長手方向の幅（「アクティブセクション幅」という）が、０．５マイクロメートル以下のものを「超狭アクティブセクション」という。
【００４８】
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【００４９】
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
【００５０】
なお、二者択一の場合の呼称に関して、一方を「第１」等として、他方を「第２」等と呼ぶ場合に於いて、代表的な実施の形態に沿って、対応付けして例示する場合があるが、たとえば「第１」といっても、例示した当該選択肢に限定されるものではないことは言うまでもない。
【００５１】
なお、異間隔トレンチを有するＩＥ型ＩＧＢＴについて開示した先行特許出願としては、たとえば日本特願第２０１２−１９９４２号（日本出願日２０１２年２月１日）、日本特願第２０１２−５７７号（日本出願日２０１２年１月５日）、日本特願第２０１１−１２７３０５号（日本出願日２０１１年６月７日）等がある。
【００５２】
１．本願の主要な実施の形態（変形例を含む）の狭アクティブセルＩＥ型トレンチゲートＩＧＢＴにおけるデバイス構造のアウトラインの説明（主に図１から図４）
このセクションでは、具体的な例を示して、先の定義等を補足するとともに、本願の代表的具体例を抜き出して、その概要を説明するとともに、全体の予備的な説明を行う。なお、図２および３に於いては、広域図の簡潔性を確保するため、一部の不純物領域の構造を大幅に簡素化して図示している（詳細構造は、例えば、図４等参照）。
【００５３】
図１は本願の主要な実施の形態（変形例を含む）の狭アクティブセルＩＥ型トレンチゲートＩＧＢＴにおけるデバイス構造のアウトラインを説明するための狭アクティブセルＩＥ型トレンチゲートＩＧＢＴデバイスチップのセル領域およびその周辺の上面模式レイアウト図である。図２は図１のセル領域端部切り出し領域Ｒ１のＡ−Ａ’断面に対応するデバイス模式断面図である。図３は図１のセル領域内部切り出し領域Ｒ２のＢ−Ｂ’断面に対応するデバイス模式断面図である図４は本願の一実施の形態に関する図１の線状単位セル領域およびその周辺Ｒ５の拡大上面図である。これらに基づいて、本願の主要な実施の形態（変形例を含む）の狭アクティブセルＩＥ型トレンチゲートＩＧＢＴにおけるデバイス構造のアウトラインを説明する。
【００５４】
（１）セル領域およびその周辺の平面構造の説明（主に図１）：
まず、本願の主な対象であるＩＥ型トレンチゲートＩＧＢＴのデバイスチップ２の内部領域（終端構造の最外部であるガードリング等の内側の部分、すなわち、チップ２の主要部）の上面図を図１に示す。図１に示すように、チップ２（半導体基板）の内部領域の主要部は、ＩＧＢＴセル領域１０によって占有されている。セル領域１０の外周部には、これを取り巻くように、環状を呈し、Ｐ型のセル周辺接合領域３５が設けられている。このセル周辺接合領域３５の外側には、間隔を置いて、単数又は複数の環状を呈し、Ｐ型のフローティングフィールドリング３６（すなわちフィールドリミッティングリング）が設けられており、セル周辺接合領域３５、ガードリング４（図５参照）等とともに、セル領域１０に対する終端構造を構成している。
【００５５】
セル領域１０には、この例では、多数の線状単位セル領域４０が敷き詰められており、これらの端部領域には、一対又はそれ以上（片方についていえば、１列又は数列程度）のダミーセル領域３４（線状ダミーセル領域）が配置されている。
【００５６】
（２）狭アクティブセル型単位セルおよび交互配列方式の説明（主に図２）：
次に、図１のセル領域端部切り出し領域Ｒ１のＡ−Ａ’断面を図２に示す。図２に示すように、チップ２の裏面１ｂ（半導体基板の裏側主面または第２の主面）の半導体領域（この例では、シリコン単結晶領域）には、Ｐ＋型コレクタ領域１８が設けられており、その表面にはメタルコレクタ電極１７が設けられている。半導体基板２の主要部を構成するＮ−型ドリフト領域２０（第１導電型のドリフト領域）とＰ＋型コレクタ領域１８（第２導電型コレクタ領域）との間には、Ｎ型フィールドストップ領域１９（第１導電型フィールドストップ領域）が設けられている。
【００５７】
一方、Ｎ−型ドリフト領域２０の表面側１ａ（半導体基板の表側主面または第１の主面）の半導体領域には、多数のトレンチ２１が設けられており、その中には、ゲート絶縁膜２２を介して、トレンチゲート電極１４が埋め込まれている。これらのトレンチゲート電極１４は、メタルゲート配線７を介してメタルゲート電極５（図５参照）に接続されている。
【００５８】
また、これらのトレンチ２１は、各領域を区画する働きをしており、たとえば、ダミーセル領域３４は、一対のトレンチ２１によって両側から区画されており、その内の一つのトレンチ２１によって、セル領域１０とセル周辺接合領域３５が区画されている。このセル周辺接合領域３５は、Ｐ＋型ボディコンタクト領域２５ｐを介して、メタルエミッタ電極８と接続されている。なお、本願に於いては、特に断らない限り、トレンチのどの部分のゲート絶縁膜２２の厚さもほぼ同じとしている（しかし、必要により、ある部分の厚さを他の部分と比較して、異ならせることを排除するものではない）。このように、セル周辺接合領域３５およびダミーセル領域３４に於いて、エミッタコンタクトを取ることによって、ダミーセル領域３４等の幅をレイアウト上で変化させた場合に於いても、耐圧の低下を防止することができる。すなわち、設計自由度が向上する。
【００５９】
セル周辺接合領域３５の外側のＮ−型ドリフト領域２０の表面側１ａの半導体領域には、Ｐ型のフローティングフィールドリング３６が設けられており、この表面１ａ上には、フィールドプレート４が設けられ、Ｐ＋型ボディコンタクト領域２５ｒを介して、フローティングフィールドリング３６に接続されている。
【００６０】
次に、セル領域１０を更に説明する。ダミーセル領域３４は、Ｎ＋型エミッタ領域１２を有さない以外は、構造およびサイズとも、基本的に線状アクティブセル領域４０ａと同じであり、Ｐ型ボディ領域１５の表面に設けられたＰ＋型ボディコンタクト領域２５ｄは、メタルエミッタ電極８と接続されている。
【００６１】
セル領域１０の内部領域の大部分は、基本的に、線状単位セル領域４０を単位格子とする並進対象の繰り返し構造（なお、厳密な意味での対象性を要求するものではない。以下同じ）をしている。単位格子としての線状単位セル領域４０は、線状アクティブセル領域４０ａとその両側の半幅の線状インアクティブセル領域４０ｉから構成されているが、具体的には、隣接する線状アクティブセル領域４０ａの間に全幅の線状インアクティブセル領域４０ｉが配置されていると見ることができる（図４参照）。
【００６２】
線状アクティブセル領域４０ａの半導体基板の表側主面１ａ（第１の主面）側半導体表面領域には、Ｐ型ボディ領域１５が設けられており、その表面には、Ｎ＋型エミッタ領域１２（第１導電型のエミッタ領域）およびＰ＋型ボディコンタクト領域２５が設けられている。このＮ＋型エミッタ領域１２およびＰ＋型ボディコンタクト領域２５は、メタルエミッタ電極８と接続されている。線状アクティブセル領域４０ａにおいては、このＰ型ボディ領域１５の下部のＮ−型ドリフト領域２０に、Ｎ型ホールバリア領域２４が設けられている。本願の各例に於いて、Ｎ型ホールバリア領域２４が設けられているときは、原則として、平面的に言って、線状アクティブセル領域４０ａのほぼ全域に設けられている。なお、言うまでもないことであるが、このことは必須ではなく、必要に応じて、部分的に設けることもできる。
【００６３】
一方、線状インアクティブセル領域４０ｉの半導体基板の表側主面１ａ（第１の主面）側半導体表面領域には、同様に、Ｐ型ボディ領域１５が設けられており、その下部のＮ−型ドリフト領域２０には、両側のトレンチ２１の下端部をカバーし、それよりも深いＰ型フローティング領域１６（第２導電型フローティング領域）が設けられている。このようなＰ型フローティング領域１６を設けることによって、耐圧の急激な低下を招くことなく、線状インアクティブセル領域の幅Ｗｉを広くすることができる。例えば、ゲート容量やオン電圧、スイッチング特性などの特性最適化のために、レイアウトを調整したとしても耐圧低下の懸念がなく、設計自由度を確保できる。また、たとえば最適化のため、Ｎ型ホールバリア領域２４の濃度を高めても、同様に耐圧への影響はほとんどない。これによって、ホール蓄積効果を有効に増強や制御をすることが可能となる。なお、ＩＥ型トレンチゲートＩＧＢＴにおいては、エミッタ電極８からＰ型フローティング領域１６へのコンタクトは形成されていない。これは、Ｐ型フローティング領域１６からエミッタ電極８への直接的なホール排出経路を遮断することによって、線状アクティブセル領域４０ａの下部のＮ−型ドリフト領域２０（Ｎベース領域）のホール濃度を増加させているのである。その結果、ＩＧＢＴ内のＭＯＳＦＥＴからＮベース領域へ注入される電子濃度を向上させることによって、オン抵抗を下げようとするものである。
【００６４】
この例では、線状アクティブセル領域４０ａの幅Ｗａは、線状インアクティブセル領域４０ｉの幅Ｗｉよりも狭くされており、本願では、これを「狭アクティブセル型単位セル」と呼ぶ。以下では、主に、この狭アクティブセル型単位セルを有するデバイスについて、具体的に説明するが、本願は、それに限定されるものではなく、「非狭アクティブセル型単位セル」を有するデバイスにも適用できることは言うまでもない。
【００６５】
図２の例では、線状アクティブセル領域４０ａと線状インアクティブセル領域４０ｉを交互に配列して、線状単位セル領域４０を構成しているが、この構成を、本願においては、「交互配列方式」と呼ぶ。以下では、特に断らない限り（具体的には、基本的に図３以外）、交互配列方式を前提に説明するが、「非交互配列方式」でもよいことはいうまでもない。
【００６６】
図２では、本願の各種の実施の形態の各部分を例示的に包含する主要部を説明したが、以下の説明では、これらをセル部（断面、平面構造）、セル周辺部等の構成要素に分けて説明するが、これらは、個々ばらばらのものではなく、図２に示したように、各種の変形例が各構成要素と置換して、主要部を構成するものである。このことは、図２に限らず、次の図３についてもいえる。
【００６７】
図２（交互配列方式）に於いて、アクティブセルを一つ置きにホールコレクタセルに置換したものが、図３０等に示す構造であるが、図３のような非交互配列方式において、同様の置換を実行することも可能であることは言うまでもない。
【００６８】
（３）非交互配列方式の説明（主に図３）：
次に、非交互配列方式の線状単位セル領域４０の具体例を図３に示す。図３に示すように、図２の例では、隣接する線状アクティブセル領域４０ａ間に挿入される線状インアクティブセル領域４０ｉは一つであるが、図３の例では、隣接する線状アクティブセル領域４０ａ間に挿入される線状インアクティブサブセル領域４０ｉｓ（図２の線状インアクティブセル領域４０ｉに対応するデバイス要素）が複数となっている。非交互配列方式の例においても、主に、線状アクティブセル領域４０ａの幅Ｗａは、線状インアクティブサブセル領域４０ｉｓの幅Ｗｉｓよりも狭くされており、上と同様に、本願では、これを「狭アクティブセル型単位セル」と呼ぶ。すなわち、狭アクティブセル型単位セルの定義は、線状インアクティブセル領域４０ｉの幅Ｗｉではなく、線状インアクティブサブセル領域４０ｉｓの幅Ｗｉｓによって行われる。なお、隣接する線状アクティブセル領域４０ａ間に挿入される線状インアクティブサブセル領域４０ｉｓの数（以下「挿入数」という）は、一定である必要はなく、場所によって、１個から数個の間で変化させても良い。
【００６９】
これと同様に、交互配列方式においても、一部に於いて、挿入数を複数としてもよい。
なお、交互配列方式のメリットは、トレンチの数が少ないので、平面構造を比較的単純にすることが可能である。また、ゲート容量を不用意に増加させないメリットもある。一方、非交互配列方式のメリットは、ゲート容量を小さくさせすぎずに、耐圧を下げることなく、比較的広い線状インアクティブセル領域の幅Ｗｉを設定できるところに有る。アプリケーションやゲートドライブ条件によっては、小さすぎるゲート容量では全体設計最適化が困難となる場合もありえるため、必要に応じてデバイス設計として調整できる手段を確保する事は、有効である。
【００７０】
（４）アクティブセル２次元間引き構造の説明（主に図４）
図１の線状単位セル領域主要部およびその周辺切り出し領域Ｒ５の詳細平面構造の一例を図４に示す。図４に示すように、線状アクティブセル領域４０ａの長さ方向に、たとえば、一定間隔で一定の長さのアクティブセクション４０ａａが設けられており、その間が、Ｎ＋型エミッタ領域１２が設けられていないインアクティブセクション４０ａｉとなっている。すなわち、線状アクティブセル領域４０ａの長さ方向の一部分が局所分散的にアクティブセクション４０ａａとなっている。更に説明すると、アクティブセクション４０ａａには、ほぼ全面に、Ｎ＋型エミッタ領域１２が設けられており、インアクティブセクション４０ａｉには、ほぼ全面に、Ｐ＋型ボディコンタクト領域２５およびＰ＋型埋め込みボディコンタクト領域５５が設けられている。一方、線状インアクティブセル領域４０ｉには、ほぼ全面に、Ｐ型ボディ領域１５およびＰ型フローティング領域１６（第２導電型フローティング領域）が設けられている。
【００７１】
なお、ここで、一定間隔で一定の長さで分布していることは、周期的であることを意味するが、実質的に周期的であることは、局所分散的分布に対応するが、局所分散的であることは、それよりも広く、必ずしも周期的又は準周期的であることを意味しない。
【００７２】
２．本願の一実施の形態（Ｐ型ディープフローティング＆ホールバリア組み合わせ構造）における狭アクティブセルＩＥ型トレンチゲートＩＧＢＴのデバイス構造の説明（主に図５から図９）
このセクションでは、セクション１の説明を踏まえて、各実施の形態に共通な具体的チップ上面レイアウトおよび単位セル構造（アクティブセル１次元間引き構造）の一例（セクション１の図１、図２および図４に対応）を説明する。このセクションで説明するセル構造は、交互配列方式の狭アクティブセル型単位セルである。
【００７３】
なお、通常、耐圧１２００ボルトのＩＧＢＴ素子２を例にとると、チップサイズは、３から１５ミリメートル角というように、想定している電流値によって大きく変わる。ここでは、説明の都合上、縦４ミリメートル、横５．２ミリメートルのチップを例にとり説明する。ここでは、デバイスの耐圧をたとえば、１２００ボルト程度として説明する。
【００７４】
図５は本願の前記一実施の形態（他の実施形態および各変形例にも共通する）の狭アクティブセルＩＥ型トレンチゲートＩＧＢＴデバイスチップの全体上面図（図１にほぼ対応するが、より具体的な形状に近い）である。図６は本願の前記一実施の形態（アクティブセル２次元間引き構造におけるアクティブセクション分散構造）のデバイス構造を説明するための図５のセル領域内部切り出し領域Ｒ３に対応する部分の拡大上面図である。図７は図６のＣ−Ｃ’断面に対応するデバイス断面図である。図８は図６のＤ−Ｄ’断面に対応するデバイス断面図である。図９は図６のＥ−Ｅ’断面に対応するデバイス断面図である。これらに基づいて、本願の一実施の形態（Ｐ型ディープフローティング＆ホールバリア組み合わせ構造）における狭アクティブセルＩＥ型トレンチゲートＩＧＢＴのデバイス構造を説明する。
【００７５】
図５に示すように、ＩＧＢＴデバイスチップ２の上面１ａの外周部には、たとえば、アルミニウム系配線層等から構成された環状のガードリング３が設けられており、その内側には、環状のフローティングフィールドリング等と接続された数本（単数又は複数）の環状のフィールドプレート４（たとえば、先と同じアルミニウム系配線層等から構成されている）が設けられている。フィールドプレート４（フローティングフィールドリング３６）の内側であって、チップ２の上面１ａの内部領域の主要部には、セル領域１０が設けられており、セル領域１０上は、その外部近傍まで、たとえば、先と同じアルミニウム系配線層等から構成されたメタルエミッタ電極８に覆われている。メタルエミッタ電極８の中央部は、ボンディングワイヤ等を接続するためのメタルエミッタパッド９となっており、メタルエミッタ電極８とフィールドプレート４の間には、たとえば、先と同じアルミニウム系配線層等から構成されたメタルゲート配線７が配置されている。このメタルゲート配線７は、たとえば、先と同じアルミニウム系配線層等から構成されたメタルゲート電極５に接続されており、メタルゲート電極５の中心部は、ボンディングワイヤ等を接続するためのゲートパッド６となっている。
【００７６】
次に、図５のセル領域内部切り出し領域Ｒ３の拡大平面レイアウト（主に半導体基板の表面領域のレイアウトを示す）を図６に示す。図６に示すように、線状アクティブセル領域４０ａのほぼ全長に亘りＮ＋型エミッタ領域１２が形成されているわけではなく、その長さ方向に於いて、Ｎ＋型エミッタ領域１２が形成されているアクティブセクション４０ａａと、Ｎ＋型エミッタ領域１２が形成されていないインアクティブセクション４０ａｉにほぼ周期的に区分されている。すなわち、線状アクティブセル領域４０ａのアクティブセクション４０ａａにおいては、ほぼ全面に、Ｎ＋型エミッタ領域１２が設けられており、線状アクティブセル領域４０ａのインアクティブセクション４０ａｉにおいては、ほぼ全面に、Ｐ＋型ボディコンタクト領域２５が設けられている。一方、線状アクティブセル領域４０ａとトレンチゲート電極１４で隔てられている線状インアクティブセル領域４０ｉにおいては、そのほぼ全面に、Ｐ型ボディ領域１５およびＰ型フローティング領域１６が設けられている。
【００７７】
次に、図６のＣ−Ｃ’断面を図７に示す。図７に示すように、半導体チップ２の裏面１ｂの半導体領域には、上下に接するようにＰ＋型コレクタ領域１８およびＮ型フィールドストップ領域１９が形成されており、半導体チップ２の裏面１ｂ上には、メタルコレクタ電極１７が形成されている。
【００７８】
線状アクティブセル領域４０ａにおける半導体チップ２の表面１ａ（第１の主面）側のＮ−型ドリフト領域２０（半導体基板の表面側半導体領域）には、下から順に、Ｎ型ホールバリア領域２４、Ｐ型ボディ領域１５およびＮ＋型エミッタ領域１２が設けられている。また、半導体チップ２の表面１ａ上には、層間絶縁膜２６が形成されており、線状アクティブセル領域４０ａにおける層間絶縁膜２６部分には、コンタクト溝１１（またはコンタクトホール）が形成されている。このコンタクト溝１１等を介して、Ｎ＋型エミッタ領域１２は、層間絶縁膜２６上に設けられたメタルエミッタ電極８に接続されている。このＮ型ホールバリア領域２４の存在は、任意であるが、存在することにより、ホールバリアとして作用するほかに、線状アクティブセル領域４０ａの幅が非常に狭くなった場合にも、Ｐ型フローティング領域１６が、不所望に線状アクティブセル領域４０ａ側に広がることを防止する効果がある。また、Ｎ型ホールバリア領域２４を設けることは、トレンチの深さが、あまり、深くない場合（例えば、３マイクロメートル程度）においても、十分なＩＥ効果を実現できるメリットがある。また、トレンチの深さのばらつきに対する特性変動幅も大幅に低減できる効果もある。
【００７９】
ここで、Ｎ型ホールバリア領域２４は、Ｎ−型ドリフト領域２０からＮ＋型エミッタ領域１２への通路にホールが流れ込むのを阻止するためのバリア領域であり、その不純物濃度は、たとえば、Ｎ＋型エミッタ領域１２よりも低く、Ｎ−型ドリフト領域２０よりも高い。このＮ型ホールバリア領域２４の存在により、線状インアクティブセル領域４０ｉに蓄積されたホールが、線状アクティブセル領域４０ａのエミッタ通路（Ｎ−型ドリフト領域２０からＰ＋型ボディコンタクト領域２５へ向かう通路）へ入り込むのを有効に阻止することができる。また、Ｎ型ホールバリア領域２４をアクティブセル領域４０ａのみに局所配置させる事で、スイッチングオフ時に不要にホールに対する排出抵抗を増加させてしまう事を防ぎ、スイッチング特性が悪化する事を防いでいる。
【００８０】
これに対して、線状インアクティブセル領域４０ｉにおける半導体チップ２の表面１ａ（第１の主面）側のＮ−型ドリフト領域２０（半導体基板の表面側半導体領域）には、下から順に、Ｐ型フローティング領域１６およびＰ型ボディ領域１５が設けられている。Ｐ型フローティング領域１６の深さは、トレンチ２１の深さよりも深くされており、トレンチ２１の下端部をカバーするように分布している。このようにして、有効に、オフ状態でトレンチ２１の下端部に電界強度が集中する事を防ぐことができる。
【００８１】
次に、図６のＤ−Ｄ’断面を図８に示す。図８に示すように、この断面の図７との相違点は、線状アクティブセル領域４０ａにおけるＰ型ボディ領域１５の表面にＰ＋型ボディコンタクト領域２５が設けられており、その下に接して、重畳するように、Ｐ＋型埋め込みボディコンタクト領域５５が設けられている。なお、その他の部分は、図７と全く同じである。
【００８２】
次に、図６のＥ−Ｅ’断面を図９に示す。図９に示すように、半導体チップ２の裏面１ｂの半導体領域には、上下に接するようにＰ＋型コレクタ領域１８およびＮ型フィールドストップ領域１９が形成されており、半導体チップ２の裏面１ｂ上には、メタルコレクタ電極１７が形成されている。
【００８３】
線状アクティブセル領域４０ａのアクティブセクション４０ａａにおける半導体チップ２の表面１ａ（第１の主面）側のＮ−型ドリフト領域２０（半導体基板の表面側半導体領域）には、下から順に、Ｎ型ホールバリア領域２４、Ｐ型ボディ領域１５およびＮ＋型エミッタ領域１２が設けられている。一方、線状アクティブセル領域４０ａのインアクティブセクション４０ａｉにおける半導体チップ２の表面１ａ（第１の主面）側のＮ−型ドリフト領域２０（半導体基板の表面側半導体領域）には、下から順に、Ｎ型ホールバリア領域２４、Ｐ型ボディ領域１５、Ｐ＋型埋め込みボディコンタクト領域５５およびＰ＋型ボディコンタクト領域２５が設けられている。上と同様に、半導体チップ２の表面１ａ上には、コンタクト溝１１（またはコンタクトホール）が形成されている。このコンタクト溝１１等を介して、Ｎ＋型エミッタ領域１２およびＰ＋型ボディコンタクト領域２５は、メタルエミッタ電極８に接続されている。
【００８４】
ここで、デバイス構造をより具体的に例示するために、デバイス各部（図２および図４参照）の主要寸法および主要パラメータの一例を示す。すなわち、線状アクティブセル領域の幅Ｗａは、１．０マイクロメートル程度、線状インアクティブセル領域の幅Ｗｉは、２．５マイクロメートル程度（線状アクティブセル領域の幅Ｗａは、線状インアクティブセル領域の幅Ｗｉよりも狭いことが望ましく、「Ｗｉ/Ｗａ」の値は、たとえば２から３の範囲が特に好適である）である。コンタクト幅は、１．０マイクロメートル程度、トレンチ幅は、０．７マイクロメートル程度（０．８マイクロメートル以下が特に好適である）、トレンチ深さは、３マイクロメートル程度、Ｎ＋型エミッタ領域１２の深さは、０．６マイクロメートル程度、Ｐ型ボディ領域１５（チャネル領域）の深さは、１．２マイクロメートル程度である。Ｐ型フローティング領域１６の深さは、４．５マイクロメートル程度、Ｎ型フィールドストップ領域１９の厚さは、１．５マイクロメートル程度、Ｐ＋型コレクタ領域の厚さは、０．５マイクロメートル程度、半導体基板２の厚さは、１２０マイクロメートル程度（ここでは、耐圧１２００ボルト程度の例を示す）である。なお、半導体基板２の厚さは求められる耐圧に強く依存する。従って、耐圧６００ボルトでは、たとえば７０マイクロメートル程度であり、耐圧４００ボルトでは、たとえば４０マイクロメートル程度である。更に、トレンチゲート電極１４の上面のリセス深さは、たとえば０．４マイクロメートル程度、線状アクティブセル領域４０ａにおける両側のトレンチ間距離（トレンチの内側間の距離）は、たとえば０．３マイクロメートル程度である。Ｐ＋型ボディコンタクト領域２５の厚さは、たとえば０．４マイクロメートル程度、Ｐ＋型埋め込みボディコンタクト領域の厚さは、たとえば０．５マイクロメートル程度である。線状アクティブセル領域４０ａにおけるアクティブセクション４０ａａの幅は、たとえば０．４マイクロメートル程度、インアクティブセクション４０ａｉは、要求される飽和電流の値に強く依存するが、たとえば、１０マイクロメートル程度である。また、Ｎ−型ドリフト領域２０の抵抗率は、たとえば、７０Ωｃｍ程度である。
【００８５】
アクティブセクション４０ａａの幅に関しては、０．５マイクロメートル以下が好適である。この場合、Ｎ＋型エミッタ領域１２下のＰ型ボディ領域１５を通過するホールの走行距離は０．２５マイクロメートル以下と見積もれ、ラッチアップ耐性を考慮して問題ないレベルである。
【００８６】
なお、以下の例、および、セクション１の例に於いても、対応する部分の寸法は、ここに示したものとほぼ同じであるので、説明は繰り返さない。
【００８７】
３．本願の前記一実施の形態の狭アクティブセルＩＥ型トレンチゲートＩＧＢＴの製造方法に対応する主要製造プロセスの説明（主に図１０から図２４）
このセクションでは、セクション２で説明したデバイス構造に対する製造方法の一例を示す。以下では、セル領域１０を中心に説明するが、周辺部等については、必要に応じて図１、図２、図４等を参照する。
【００８８】
図１０は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図７に対応する製造工程中（ホールバリア領域導入工程）におけるデバイス断面図である。図１１は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図７に対応する製造工程中（Ｐ型フローティング領域導入工程）におけるデバイス断面図である。図１２は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図７に対応する製造工程中（トレンチ加工用ハードマスク成膜工程）におけるデバイス断面図である。図１３は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図７に対応する製造工程中（トレンチハードマスク加工工程）におけるデバイス断面図である。図１４は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図７に対応する製造工程中（トレンチ加工工程）におけるデバイス断面図である。図１５は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図７に対応する製造工程中（トレンチ加工用ハードマスク除去工程）におけるデバイス断面図である。図１６は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図７に対応する製造工程中（引き伸ばし拡散およびゲート酸化工程）におけるデバイス断面図である。図１７は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図７に対応する製造工程中（ゲートポリシリコンエッチバック工程）におけるデバイス断面図である。図１８は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図７に対応する製造工程中（Ｐ型ボディ領域およびＮ＋型エミッタ領域導入工程）におけるデバイス断面図である。図１９は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図８に対応する製造工程中（Ｐ＋型ボディコンタクト領域およびＰ＋型埋め込みボディコンタクト領域導入工程）におけるデバイス断面図である。図２０は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図７に対応する製造工程中（層間絶縁膜成膜工程）におけるデバイス断面図である。図２１は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図７に対応する製造工程中（コンタクトホール形成工程）におけるデバイス断面図である。図２２は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図７に対応する製造工程中（表面メタル成膜工程）におけるデバイス断面図である。図２３は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図７に対応する製造工程中（裏面研削および裏面不純物導入工程）におけるデバイス断面図である。図２４は本願の前記一実施の形態のデバイス構造に対応する製造方法を説明するための図７に対応する製造工程中（裏面メタル電極形成工程）におけるデバイス断面図である。これらに基づいて、本願の前記一実施の形態の狭アクティブセルＩＥ型トレンチゲートＩＧＢＴの製造方法に対応する主要製造プロセスを説明する。
【００８９】
まず、Ｎ−型シリコン単結晶（たとえばリン濃度２ｘ１０１４/ｃｍ３程度）の２００φウエハ（１５０φ、１００φ、３００φ、４５０φ等の各種径のウエハでもよい）を準備する。ここでは、たとえば、ＦＺ（Ｆｌｏａｔｉｎｇ  Ｚｏｎｅ）法によるウエハが最も好適であるが、ＣＺ（Ｃｚｏｃｈｒａｌｓｋｉ）法によるウエハでもよい。これは、ＦＺ法によるウエハの方が、比較的高品質で安定した濃度の高抵抗のウエハを入手しやすいからである。
一方、ＣＺ結晶を摂氏４５０度前後でアニールすると、サーマルドナー（Ｔｈｅｒｍａｌ  Ｄｏｎｏｒ）が発生して、実質的なＮ型不純物能が上昇するという問題がある。従って、この場合、ＣＺ結晶の中でも酸素濃度の比較的低いＭＣＺ（Ｍａｇｎｅｔｉｃ  Ｆｉｉｅｌｄ  Ａｐｐｌｉｅｄ  ＣＺ）法によるものを使用するのが好適である。ＭＣＺ結晶の中でも、特に、ＨＭＣＺ（Ｈｏｒｉｚｏｎｔａｌ  ＭＣＺ）法、ＣＭＣＺ（Ｃｕｓｐ  ＭＣＺ）法等による結晶が特に好適である。これらの低酸素ＭＣＺ結晶の酸素濃度は、通常、３ｘ１０１７/ｃｍ３から７ｘ１０１７/ｃｍ３程度である。これに対して、ＦＺ（Ｆｌｏａｔｉｎｇ  Ｚｏｎｅ）結晶の酸素濃度は、通常、１ｘ１０１６/ｃｍ３程度であり、磁場を使用しない通常のＣＺ結晶の酸素濃度は、通常、１ｘ１０１８/ｃｍ３程度である。
【００９０】
本願の各実施の形態のＩＥ型トレンチゲートＩＧＢＴにおいては、ＣＺ法による結晶によっても、一般に製品として許容されデバイス設計が可能となる。ＩＥ効果を強められたＩＧＢＴは、表側のホール蓄積効果のために、オン状態において、全体のホール分布が比較的平坦になっているため、結晶抵抗率のばらつきがあってもスイッチング損失に与える影響が小さいためである。なお、ＩＧＢＴに特に適合した高抵抗ＣＺ結晶の抵抗率の範囲としては、たとえば、耐圧が６００ボルトから１２００ボルト程度の範囲を想定すると、２０Ωｃｍ程度から８５Ωｃｍ程度の範囲である。
【００９１】
ここで、ＩＧＢＴにおいて、ＣＺ結晶を使用すると、酸素濃度の低いＦＺ結晶と相違して、機械的強度が強く、熱歪に強いというメリットがある。また、ＦＺ結晶と比較して、ＣＺ結晶は、ウエハの大口径化が比較的容易というメリットもある。また、大口径化するほど、熱応力の問題は重要になるので、熱応力対策という点では、ＣＺ結晶を使用するほうが有利となる。本願の構造の適用により、状況に応じて、ＦＺ結晶とＣＺ結晶を使い分ける事ができる。
【００９２】
次に、図１０に示すように、半導体ウエハ１の表面１ａ（第１の主面）上のほぼ全面に、Ｎ型ホールバリア領域導入用レジスト膜３１を塗布等により形成し、通常のリソグラフィにより、パターニングする。パターニングされたＮ型ホールバリア領域導入用レジスト膜３１をマスクとして、たとえば、イオン注入により、半導体ウエハ１の表面１ａ（第１の主面）側の半導体基板１ｓ（Ｎ−型単結晶シリコン基板）内に、Ｎ型不純物を導入することにより、Ｎ型ホールバリア領域２４を形成する。このときのイオン注入条件としては、たとえば、イオン種：リン、ドーズ量：６ｘ１０１２/ｃｍ２程度、注入エネルギ：８０ＫｅＶ程度を好適なものとして例示することができる。その後、アッシング等により、不要になったレジスト膜３１を除去する。このように、トレンチ形成前に、Ｎ型ホールバリア領域２４を導入することは、その深さおよび、その横方向の広がりを制御する上で有利である。
【００９３】
次に、図１１に示すように、半導体ウエハ１の表面１ａ上のほぼ全面に、Ｐ型フローティング領域導入用レジスト膜３７を塗布等により形成し、通常のリソグラフィにより、パターニングする。パターニングされたＰ型フローティング領域導入用レジスト膜３７をマスクとして、たとえば、イオン注入により、半導体ウエハ１の表面１ａ（第１の主面）側の半導体基板１ｓ内に、Ｐ型不純物を導入することにより、Ｐ型フローティング領域１６を形成する。このときのイオン注入条件としては、たとえば、イオン種：ボロン、ドーズ量：３．５ｘ１０１３/ｃｍ２程度、注入エネルギ：７５ＫｅＶ程度を好適なものとして例示することができる。その後、アッシング等により、不要になったレジスト膜３７を除去する。その後、必要に応じて、活性化アニール等を実施する（たとえば、摂氏９００度、３０分程度）。なお、Ｐ型フローティング領域１６の導入の際に、図２のセル周辺接合領域３５、フローティングフィールドリング３６も同時に導入する。このように、トレンチ形成前に、Ｐ型フローティング領域１６を導入することは、その深さおよび、その横方向の広がりを制御する上で有利である。なお、Ｎ型ホールバリア領域２４およびＰ型フローティング領域１６の導入のタイミングは、逆転可能であることはいうまでもない。
【００９４】
次に、図１２に示すように、半導体ウエハ１の表面１ａ上のほぼ全面に、たとえば、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）等により、酸化シリコン系絶縁膜等のトレンチ形成用ハードマスク膜３２（例えば、厚さ４５０ｎｍ程度）を成膜する。
【００９５】
次に、図１３に示すように、半導体ウエハ１の表面１ａ上のほぼ全面に、トレンチハードマスク膜加工用レジスト膜３３を塗布等により形成し、通常のリソグラフィにより、パターニングする。パターニングされたトレンチハードマスク膜加工用レジスト膜３３をマスクとして、たとえば、ドライエッチングにより、トレンチ形成用ハードマスク膜３２をパターニングする。その後、アッシング等により、不要になったレジスト膜３３を除去する。
【００９６】
次に、図１４に示すように、パターニングされたトレンチ形成用ハードマスク膜３２を用いて、たとえば、異方性ドライエッチングにより、トレンチ２１を形成する。この異方性ドライエッチングのガス系としては、たとえば、Ｃｌ２/Ｏ２系ガスを好適なものとして例示することができる。
【００９７】
その後、図１５に示すように、たとえば、弗酸系酸化シリコン膜エッチング液等を用いたウエットエッチングにより、不要になったトレンチ形成用ハードマスク膜３２を除去する。
【００９８】
次に、図１６に示すように、Ｐ型フローティング領域１６およびＮ型ホールバリア領域２４に対する引き延ばし拡散（たとえば、摂氏１２００度、３０分程度）を実行する。このように、トレンチ形成後に、Ｐ型フローティング領域１６およびＮ型ホールバリア領域２４に対する引き延ばし拡散を実施することは、その深さおよび、その横方向の広がりを制御する上で有利である。
【００９９】
続いて、たとえば、熱酸化もしくはＣＶＤ、もしくはその両方等により、半導体ウエハ１の表面１ａ上およびトレンチ２１の内面のほぼ全面に、ゲート絶縁膜２２（例えば、厚さ１２０ｎｍ程度）を形成する。
【０１００】
次に、図１７に示すように、トレンチ２１を埋め込むように、ゲート絶縁膜２２上の半導体ウエハ１の表面１ａ上およびトレンチ２１の内面のほぼ全面に、たとえばＣＶＤ等により、燐がドープされたドープトポリシリコン（Ｄｏｐｅｄ  Ｐｏｌｙ−Ｓｉｌｉｃｏｎ）膜２７を成膜する（例えば、厚さ６００ｎｍ程度）。次に、たとえば、ドライエチング等（たとえば、ガス系はＳＦ６等）により、ポリシリコン膜２７をエッチバックすることにより、トレンチ２１内にトレンチゲート電極１４を形成する。
【０１０１】
次に、図１８に示すように、半導体ウエハ１の表面１ａ上に通常のリソグラフィにより、Ｐ型ボディ領域導入用レジスト膜３８を形成する。このＰ型ボディ領域導入用レジスト膜３８をマスクとして、例えば、イオン注入により、セル領域１０のほぼ全面およびその他必要な部分に、Ｐ型不純物を導入することにより、Ｐ型ボディ領域１５を形成する。このときのイオン注入条件としては、たとえば、イオン種：ボロン、ドーズ量：２ｘ１０１３/ｃｍ２程度、注入エネルギ：２５０ＫｅＶ程度を好適なものとして例示することができる。その後、アッシング等により、不要になったＰ型ボディ領域導入用レジスト膜３８を除去する。その後、Ｐ型ボディ領域１５に対する引き伸ばし拡散（たとえば、摂氏１０００度、１００分程度）を実施する。なお、Ｐ型フローティング領域１６およびＮ型ホールバリア領域２４の引き伸ばし拡散の後に、Ｐ型ボディ領域１５を導入することは、そのプロファイルの制御等に関して有効である。
【０１０２】
次に、半導体ウエハ１の表面１ａ上に通常のリソグラフィにより、Ｎ＋型エミッタ領域導入用レジスト膜３９を形成する。このＮ＋型エミッタ領域導入用レジスト膜３９をマスクとして、例えば、イオン注入により、線状アクティブセル領域４０ａのアクティブセクション４０ａａにおけるＰ型ボディ領域１５の上部表面のほぼ全面に、Ｎ型不純物を導入することにより、Ｎ＋型エミッタ領域１２を形成する。本願の構造の特徴上、トレンチゲート電極１４表面はやや深い位置（例えば０．４０マイクロメートル程度）まで表面からリセスしているため、対応してＮ＋型エミッタ領域１２も比較的深い位置にまで形成する必要がある。このときのイオン注入条件としては、たとえば、イオン種：リン、ドーズ量：1ｘ１０１４/ｃｍ２程度、注入エネルギ：１７５ＫｅＶ程度に加えて、イオン種：砒素、ドーズ量：５ｘ１０１５/ｃｍ２程度、注入エネルギ：８０ＫｅＶ程度となる、２段階のイオン注入を好適なものとして例示することができる。その後、アッシング等により、不要になったＮ＋型エミッタ領域導入用レジスト膜３９を除去する。
【０１０３】
次に、図１９に示すように、半導体ウエハ１の表面１ａ上に通常のリソグラフィにより、Ｐ＋型ボディコンタクト領域等導入用レジスト膜５６を形成する。このＰ＋型ボディコンタクト領域等導入用レジスト膜５６をマスクとして、例えば、イオン注入により、線状アクティブセル領域４０ａのインアクティブセクション４０ａｉにおけるＰ型ボディ領域１５の上部表面のほぼ全面に、Ｐ型不純物を導入することにより、Ｐ＋型ボディコンタクト領域２５を形成する。このときのイオン注入条件としては、たとえば、イオン種：ＢＦ２、ドーズ量：５ｘ１０１５/ｃｍ２程度、注入エネルギ：８０ＫｅＶ程度を好適なものとして例示することができる。
【０１０４】
次に、このＰ＋型ボディコンタクト領域等導入用レジスト膜５６をマスクとして、例えば、イオン注入により、線状アクティブセル領域４０ａのインアクティブセクション４０ａｉにおけるＰ型ボディ領域１５の上部表面のほぼ全面に、Ｐ型不純物を導入することにより、Ｐ＋型埋め込みボディコンタクト領５５を形成する。このときのイオン注入条件としては、たとえば、イオン種：ボロン、ドーズ量：３ｘ１０１５/ｃｍ２程度、注入エネルギ：８０ＫｅＶ程度を好適なものとして例示することができる。その後、アッシング等により、不要になったＰ＋型ボディコンタクト領域等導入用レジスト膜５６を除去する。更にその後、Ｎ＋型エミッタ領域１２、Ｐ＋型ボディコンタクト領域２５およびＰ＋型埋め込みボディコンタクト領５５の活性化アニールを実施する（たとえば、摂氏９５０度、６０分程度）。なお、Ｎ＋型エミッタ領域１２、Ｐ＋型ボディコンタクト領域２５およびＰ＋型埋め込みボディコンタクト領５５の導入の順序は、置換可能であることはいうまでもない。Ｎ＋型エミッタ領域１２、Ｐ＋型ボディコンタクト領域２５およびＰ＋型埋め込みボディコンタクト領５５の導入をＰ型ボディ領域１５に対する引き伸ばし拡散の後に実行することは、これらのプロファイルを制御する上で有効である。また、Ｐ＋型埋め込みボディコンタクト領５５は、必須ではないが、Ｐ＋型埋め込みボディコンタクト領５５があると、ラッチアップ耐性の向上に有効である。更に、Ｐ＋型ボディコンタクト領域２５およびＰ＋型埋め込みボディコンタクト領５５は、一回のイオン注入で形成することも可能である。しかし、２段階とした方が、濃度分布の制御が簡単であり、ラッチアップ耐性の向上に特に適合している。
【０１０５】
次に、図２０に示すように、半導体ウエハ１の表面１ａ上のほぼ全面に、たとえば、ＣＶＤ等により、層間絶縁膜２６として、たとえば、ＰＳＧ（Ｐｈｏｓｐｈｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜を成膜する（厚さは、たとえば、６００ｎｍ程度）。この層間絶縁膜２６の材料としては、ＰＳＧ膜のほか、ＢＰＳＧ（Ｂｏｒｏｐｈｏｓｐｈｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜、ＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜、ＳＯＧ（Ｓｐｉｎ−Ｏｎ−Ｇｌａｓｓ）膜または、これらの複合膜等を好適なものとして例示することができる。
【０１０６】
次に、図２１に示すように、層間絶縁膜２６上の半導体ウエハ１の表面１ａ上に、通常のリソグラフィにより、コンタクト溝形成用レジスト膜を形成する。続いて、たとえば、異方性ドライエッチング等（ガス系は、たとえば、Ａｒ/ＣＨＦ３/ＣＦ４等）により、コンタクト溝１１（またはコンタクトホール）を形成する。その後、アッシング等により、不要になったレジスト膜を除去する。
【０１０７】
次に、図２２に示すように、スパッタリング等により、たとえば、アルミニウム系電極膜８（メタルエミッタ電極８となる）を形成する。具体的には、たとえば、以下のような手順で実行する。まず、たとえばスパッタリング成膜より、半導体ウエハ１の表面１ａ上のほぼ全面にバリアメタル膜として、ＴｉＷ膜を（たとえば、厚さ２００ｎｍ程度）を形成する（ＴｉＷ膜中のチタンの多くの部分は、後の熱処理によって、シリコン界面に移動してシリサイドを形成して、コンタクト特性の改善に寄与するが、これらの過程は煩雑であるので図面には表示しない）。
【０１０８】
続いて、たとえば、窒素雰囲気、摂氏６５０度程度で、３０分程度のシリサイドアニールを実行する。続いて、バリアメタル膜上のほぼ全面に、コンタクト溝１１を埋め込むように、たとえばスパッタリング成膜より、アルミニウムを主要な成分とする（たとえば、数％シリコン添加、残りはアルミニウム）アルミニウム系メタル膜（たとえば、厚さ５マイクロメートル程度）を形成する。続いて、通常のリソグラフィによって、アルミニウム系メタル膜およびバリアメタル膜からなるメタルエミッタ電極８をパターニングする（ドライエッチングのガス系としては、たとえば、Ｃｌ２/ＢＣｌ３等）。更に、ファイナルパッシベーション膜として、たとえば、ポリイミドを主要な成分とする有機膜（たとえば、厚さ２．５マイクロメートル程度）等をウエハ１のデバイス面１ａのほぼ全面に塗布し、通常のリソグラフィによって、図５のエミッタパッド９、ゲートパッド６等を開口する。
【０１０９】
次に、ウエハ１の裏面１ｂに対して、バックグラインディング処理（必要に応じて、裏面のダメージ除去のためのケミカルエッチング等も実施）を施すことによって、たとえば、もともとの８００マイクロメータ程度（好適な範囲としては、１０００から４５０マイクロメータ程度）のウエハ厚を必要に応じて、たとえば２００から３０マイクロメータ程度に薄膜化する。たとえば、耐圧が１２００ボルト程度とすると、最終厚さは、１２０マイクロメートル程度である。
【０１１０】
次に、図２３に示すように、半導体ウエハ１の裏面１ｂのほぼ全面に、たとえば、イオン注入により、Ｎ型不純物を導入することによって、Ｎ型フィールドストップ領域１９を形成する。ここで、イオン注入条件としては、たとえば、イオン種：燐、ドーズ量：７ｘ１０１２/ｃｍ２程度、打ち込みエネルギ：３５０ＫｅＶ程度を好適なものとして例示することができる。その後、必要に応じて、不純物活性化のために、ウエハ１の裏面１ｂに対して、レーザアニール等を実施する。次に、半導体ウエハ１の裏面１ｂのほぼ全面に、たとえば、イオン注入により、Ｎ型不純物を導入することによって、Ｐ＋型コレクタ領域１８を形成する。ここで、イオン注入条件としては、たとえば、イオン種：ボロン、ドーズ量：１ｘ１０１３/ｃｍ２程度、打ち込みエネルギ：４０ＫｅＶ程度を好適なものとして例示することができる。その後、必要に応じて、不純物活性化のために、ウエハ１の裏面１ｂに対して、レーザアニール等を実施する。ここで、裏面イオン注入の活性化アニールについては、レーザアニール条件を最適化することで、Ｎ型フィールドストップ領域１９とＮ−型ドリフト領域２０の境界に近接する部分に裏面イオン注入によって発生する結晶欠陥を、意図的に残留させる事が可能である。この残留した結晶欠陥は局所的なライフタイム制御層として機能し、スイッチング性能−オン電圧のトレードオフ特性の改善に寄与する。ここで、アニール条件（レーザ照射条件）としては、たとえば、アニール方法：ウエハ１の裏面１ｂ側からレーザを照射、波長：５２７ｎｍ、パルス幅：１００ｎｓ程度、エネルギ密度：１．８Ｊ/ｃｍ２程度、照射方式：２パルス方式、両パルスの遅延時間：５００ｎｓ程度、パルスの重ね率：６６％程度を好適なものとして例示することができる。
【０１１１】
次に、図２４に示すように、たとえば、スパッタリング成膜により、半導体ウエハ１の裏面１ｂのほぼ全面に、メタルコレクタ電極１７を形成する（具体的な詳細については、図２５およびその説明を参照）。その後、ダイシング等により、半導体ウエハ１のチップ領域に分割し、必要に応じて、パッケージに封止すると、デバイスが完成する。
【０１１２】
４．本願の前記一実施の形態の狭アクティブセルＩＥ型トレンチゲートＩＧＢＴの裏面側デバイス構造に関する詳細説明または変形例（アルミニウムドープ構造）の説明（主に図２５）
このセクションで説明する例は半導体基板の裏面側構造に関するものであるが、このセクション以外の例は、全て、半導体基板の表面側構造に関するものである。従って、このセクションの例は、このセクション以外の他の全ての例に適用できる。また、そのほかの一般的な表面側構造を有するＩＧＢＴ等にも適用できることは言うまでもない。
【０１１３】
このセクションでは、説明の便宜上、セクション２の例に従って、デバイス構造を説明し、プロセスについては、セクション３を参照して、簡単に説明する。
【０１１４】
なお、以下では、ＩＥ型トレンチゲートＩＧＢＴについて、具体的に説明するが、この裏面構造は、ＩＥ型ＩＧＢＴやトレンチゲートＩＧＢＴに限定されるものではなく、その他の形態のＩＧＢＴ等にも適用できることは言うまでもない。
【０１１５】
図２５は本願の前記一実施の形態の狭アクティブセルＩＥ型トレンチゲートＩＧＢＴの裏面側デバイス構造に関する詳細説明、または変形例（アルミニウムドープ構造）のデバイス構造およびその製法を説明するためのデバイス裏面の局所詳細断面図である。これに基づいて、本願の前記一実施の形態の狭アクティブセルＩＥ型トレンチゲートＩＧＢＴの裏面側デバイス構造に関する詳細説明または変形例（アルミニウムドープ構造）を説明する。
【０１１６】
図７の半導体チップ２の裏側およびその近傍の断面拡大図（チップの厚さ方向に裏面近傍の構造を拡大して模式的に示したもの）を図２５に示す。図２５に示すように、半導体基板２の裏面側のＰ＋型コレクタ領域１８の下端部の半導体領域には、比較的薄いＰ型半導体領域（たとえば厚さ０．０４から０．１マイクロメートル程度）、すなわちアルミニウムドープ領域３０が設けられており、この不純物濃度（たとえば、１ｘ１０１９/ｃｍ３程度）は、Ｐ＋型コレクタ領域１８の不純物濃度よりも高い。アルミニウムドープ領域３０に接して、半導体基板２の裏面１ｂ上に、メタルコレクタ電極１７が形成されており、その一例を示せば、半導体基板２に近い方から以下のような構成となっている。すなわち、アルミニウムドープ領域３０の不純物ソースであるアルミニウム裏面メタル膜１７ａ（たとえば、厚さ６００ｎｍ程度）、チタン裏面メタル膜１７ｂ（たとえば、厚さ１００ｎｍ程度）、ニッケル裏面メタル膜１７ｃ（たとえば、厚さ６００ｎｍ程度）および金裏面メタル膜１７ｄ（たとえば、厚さ１００ｎｍ程度）である。
【０１１７】
次に、製法を簡単に説明する。セクション３における図２４のプロセス、すなわち、スパッタリング成膜の際に、前記のアルミニウム裏面メタル膜１７ａ、チタン裏面メタル膜１７ｂ、ニッケル裏面メタル膜１７ｃ、および金裏面メタル膜１７ｄを順次、スパッタリング成膜し、この際に発生する熱により、アルミニウムがシリコン基板中に導入され、アルミニウムドープ領域３０が形成される。その後、ダイシング等により、半導体ウエハ１のチップ領域に分割すると、図７のようになる（図７には詳細構造は明示していない）。
【０１１８】
本願の各実施の形態では、オン状態でエミッタ側にホールを蓄積して、電子の注入を促進する構造としている。一方で、裏面コレクタ側のＰＮダイオードは、逆に低注入効率となるダイオードにして、低スイッチング損失化を図っている。すなわち、トランスペアレントエミッタ（Ｔｒａｎｓｐａｒｅｎｔ  Ｅｍｉｔｔｅｒ）である。ここで、低注入効率の裏面ダイオードを形成するためには、Ｐ＋型コレクタ領域１８のキャリア濃度「Ｑｐ」とＮ型フィールドストップ領域１９のキャリア濃度「Ｑｎ」の比（以下「キャリア濃度比」という）、すなわち「（Ｑｐ/Ｑｎ）」を小さくすることが有効である。しかし、そのために、Ｐ＋型コレクタ領域１８のキャリア濃度「Ｑｐ」を下げ過ぎると、裏面メタルコンタクトの特性が劣化する。そこで、この例では、裏面のアルミニウム膜から導入されるＰ＋型コレクタ領域１８の不純物濃度よりも高いアルミニウムドープ領域３０を設けている。キャリア濃度比としては、たとえば、１．５程度（範囲としては、たとえば、１．１から４程度）をスイッチング性能−オン電圧性能のトレードオフ性能が最適となる得る好適なものとして例示することができる。本願の各実施の形態では、オン状態でエミッタ側にホールを蓄積して電子の注入を促進するための構造としている。このとき、表面側から注入された電子は裏面コレクタ側に到達し、裏面ＰＮダイオードからのホールの注入を促進する。さらに、この注入されたホールは表面に到達して表面側からの電子の注入を促進する。本願の各実施の形態を用いると、このような正帰還現象によって、Ｎ―ドリフト領域２０の伝導度変調が起こりやすくなるため、裏面コレクタ側のＰＮダイオードをより低注入効率となる仕様にしても、オン電圧の増大が起こりにくいデバイスを実現することが可能となる。スイッチング性能を重視する場合は、「（Ｑｐ/Ｑｎ）」を１以下にする場合も想定されるが、その場合においても、本願の表面構造の効果により、オン電圧の急激な増大を抑制できる。
【０１１９】
５．本願の前記一実施の形態の狭アクティブセルＩＥ型トレンチゲートＩＧＢＴの表面側デバイス構造に関する変形例１（Ｎ＋型表面フローティング領域＆Ｐ＋型表面フローティング領域付加構造）の説明（主に図２６から図２８）
このセクションで説明する例は、たとえば図６の平面レイアウトの変形例である。
【０１２０】
図２６は本願の前記一実施の形態の狭アクティブセルＩＥ型トレンチゲートＩＧＢＴの表面側デバイス構造に関する変形例１（Ｎ＋型表面フローティング領域＆Ｐ＋型表面フローティング領域付加構造を説明するための図６に対応する拡大上面図である。図２７は図２６のＦ−Ｆ’断面に対応するデバイス断面図である。図２８は図２６のＧ−Ｇ’断面に対応するデバイス断面図である。これらに基づいて、本願の前記一実施の形態の狭アクティブセルＩＥ型トレンチゲートＩＧＢＴの表面側デバイス構造に関する変形例１（Ｎ＋型表面フローティング領域＆Ｐ＋型表面フローティング領域付加構造）を説明する。
【０１２１】
図２６に示すように、図６と異なり、線状アクティブセル領域４０ａのみではなく、アクティブセクション４０ａａに対応する線状インアクティブセル領域４０ｉの部分にもＮ＋型エミッタ領域１２に対応するＮ＋型表面フローティング領域１２ｉ（第１導電型表面フローティング領域）が設けられている。すなわち、このＮ＋型表面フローティング領域１２ｉは、たとえばＮ＋型エミッタ領域１２と同一のプロセスで同時に作られる。これにより、線状インアクティブセル領域４０ｉは、その長さ方向に、Ｎ＋型表面フローティング領域１２ｉが作られた第１導電型フローティング領域形成セクションとＮ＋型表面フローティング領域１２ｉが作られない第１導電型フローティング領域非形成セクションに区分されることとなる。
【０１２２】
ＩＧＢＴ内のＭＯＳＦＥＴ部分から注入された電子の一部は、トレンチ側壁のＮ型層部分にできる蓄積層およびＰ型側壁部分にできる反転層を経由して、このＮ＋型表面フローティング領域１２ｉにも到達し、Ｐ型フローティング領域１６に注入される。この状態で、ＩＧＢＴがオフすると、この電子は、Ｐ型フローティング領域１６に残留したホールと再結合して消滅する。これにより、オフ時のスイッチング損失を低減することができる。
【０１２３】
また、同様に、図６と異なり、線状アクティブセル領域４０ａのみではなく、アクティブセクション４０ａａに対応する線状インアクティブセル領域４０ｉの部分にも、Ｐ＋型ボディコンタクト領域１２およびＰ＋型埋め込みボディコンタクト領域５５に対応する領域が設けられている。すなわち、Ｐ＋型表面フローティング領域２５ｉ（第２導電型表面フローティング領域）およびＰ＋型埋め込みフローティング領域５５ｉである。
【０１２４】
従って、図２６のＦ−Ｆ’断面は、図２７に示すように、線状インアクティブセル領域４０ｉの内、アクティブセクション４０ａａの半導体基板の表面１ａに、Ｎ＋型表面フローティング領域１２ｉが設けられている以外、図７とほぼ同一である。
【０１２５】
一方、図２６のＧ−Ｇ’断面は、図２８に示すように、線状インアクティブセル領域４０ｉのＰ型ボディ領域１５の表面領域にも、Ｐ＋型ボディコンタクト領域１２およびＰ＋型埋め込みボディコンタクト領域５５に対応するＰ＋型表面フローティング領域２５ｉ（第２導電型表面フローティング領域）およびＰ＋型埋め込みフローティング領域５５ｉが設けられている以外、図８と同一である。
【０１２６】
このような構造とすることは、Ｎ＋型エミッタ領域導入用レジスト膜３９およびＰ＋型ボディコンタクト領域等導入用レジスト膜５６を、トレンチ２１を横断する比較的単純な構造とすることができるメリットがある。すなわち、これらのレジスト膜パターンの端部をトレンチに沿って延在させる必要がなくなる点で、プロセス余裕を増加させるメリットがある。さらに、この場合についても、線状インアクティブセル領域４０ｉを完全に横断する事に限定するものではなく、Ｎ＋型エミッタ領域導入用レジスト膜３９およびＰ＋型ボディコンタクト領域等導入用レジストのレジスト膜パターンの端部を、線状インアクティブセル領域４０ｉ内部で形成しても良い。
【０１２７】
６．本願の前記一実施の形態の狭アクティブセルＩＥ型トレンチゲートＩＧＢＴの表面側デバイス構造に関する変形例２（単純化アクティブセル構造）の説明（主に図２９）
このセクションで説明する単位セル構造は、図７における単位セル構造において、Ｐ型フローティング領域１６およびＮ型ホールバリア領域２４を省略したものである。
【０１２８】
図２９は本願の前記一実施の形態の狭アクティブセルＩＥ型トレンチゲートＩＧＢＴの表面側デバイス構造に関する変形例２（単純化アクティブセル構造）を説明するための図７に対応する図６のＣ−Ｃ’断面に対応するデバイス断面図である。これに基づいて、本願の前記一実施の形態の狭アクティブセルＩＥ型トレンチゲートＩＧＢＴの表面側デバイス構造に関する変形例２（単純化アクティブセル構造）を説明する。
【０１２９】
図２７に示すように、この例では、図７における単位セル構造において、Ｐ型フローティング領域１６およびＮ型ホールバリア領域２４を省略した構造となっている。従って、線状アクティブセル領域４０ａのＮ−型ドリフト領域２０部分のホール濃度は、図７の構造と比較すると、低下する傾向にある。たとえば、線状アクティブセル領域４０ａが十分に狭い場合、トレンチ２１の深さが十分に深い場合、図２９の構造を採用する事が有効となる。すなわち、デバイス構造および不純物ドープ工程の単純化が可能である。また、低オン電圧を重視する用途ではなく、スイッチング性能をより高速化したい用途の場合に有利な構造になる。
【０１３０】
７．本願の前記一実施の形態の狭アクティブセルＩＥ型トレンチゲートＩＧＢＴの表面側デバイス構造に関する変形例３（ホールコレクタセル付加構造）の説明（主に図３０から図３５）
このセクションで説明する例は、セクション１で説明した基本的なデバイス構造（主に図２）に対する変形例である。従って、その他の図、たとえば、図１、図３から図２９等は、対応する変更を加えて又は、現在のまま、この例にも当てはまる。
【０１３１】
図３０は本願の前記一実施の形態の狭アクティブセルＩＥ型トレンチゲートＩＧＢＴの表面側デバイス構造に関する変形例３（ホールコレクタセル付加構造）を説明するための図２に対応する図１のセル領域端部切り出し領域Ｒ１のＡ−Ａ’断面のデバイス模式断面図である。図３１は本願の前記一実施の形態の狭アクティブセルＩＥ型トレンチゲートＩＧＢＴの表面側デバイス構造に関する変形例３（ホールコレクタセル付加構造）を説明するための図１の線状単位セル領域およびその周辺Ｒ５の拡大上面図である。図３２は本願の前記一実施の形態の狭アクティブセルＩＥ型トレンチゲートＩＧＢＴの表面側デバイス構造に関する変形例３（ホールコレクタセル付加構造）を説明するための図６に対応する拡大上面図である。図３３は図３２のＨ−Ｈ’断面に対応するデバイス断面図である。図３４は図３２のＪ−Ｊ’断面に対応するデバイス断面図である。図３５は図３２のＫ−Ｋ’断面に対応するデバイス断面図である。これらに基づいて、本願の前記一実施の形態の狭アクティブセルＩＥ型トレンチゲートＩＧＢＴの表面側デバイス構造に関する変形例３（ホールコレクタセル付加構造）を説明する。
【０１３２】
（１）狭アクティブセル型単位セルおよび交互配列方式の説明（主に図３０）：
次に、図１のセル領域端部切り出し領域Ｒ１のＸ−Ｘ’断面を図３０に示す。図３０に示すように、チップ２の裏面１ｂ（半導体基板の裏側主面または第２の主面）の半導体領域（この例では、シリコン単結晶領域）には、Ｐ＋型コレクタ領域１８が設けられており、その表面にはメタルコレクタ電極１７が設けられている。半導体基板２の主要部を構成するＮ−型ドリフト領域２０（第１導電型のドリフト領域）とＰ＋型コレクタ領域１８との間には、Ｎ型フィールドストップ領域１９が設けられている。
【０１３３】
一方、Ｎ−型ドリフト領域２０の表面側１ａ（半導体基板の表側主面または第１の主面）の半導体領域には、多数のトレンチ２１が設けられており、その中には、ゲート絶縁膜２２を介して、トレンチゲート電極１４が埋め込まれている。これらのトレンチゲート電極１４は、その機能に従って、メタルゲート電極５（具体的には、メタルゲート配線７）またはエミッタ電極８に接続されている。
【０１３４】
また、これらのトレンチ２１は、各領域を区画する働きをしており、たとえば、ダミーセル領域３４は、一対のトレンチ２１によって両側から区画されており、その内の一つのトレンチ２１によって、セル形成領域１０とセル周辺接合領域３５が区画されている。このセル周辺接合領域３５は、Ｐ＋型ボディコンタクト領域２５ｐを介して、メタルエミッタ電極８と接続されている。なお、本願に於いては、特に断らない限り、トレンチのどの部分のゲート絶縁膜２２の厚さもほぼ同じとしている（しかし、必要により、ある部分の厚さを他の部分と比較して、異ならせることを排除するものではない）。このように、セル周辺接合領域３５およびダミーセル領域３４に於いて、エミッタコンタクトを取ることによって、ダミーセル領域３４等の幅がプロセス的に変化した場合に於いても、耐圧の低下を防止することができる。
【０１３５】
セル周辺接合領域３５の外側のＮ−型ドリフト領域２０の表面側１ａの半導体領域には、Ｐ型のフローティングフィールドリング３６が設けられており、この表面１ａ上には、フィールドプレート４が設けられ、Ｐ＋型ボディコンタクト領域２５ｒを介して、フローティングフィールドリング３６に接続されている。
【０１３６】
次に、セル形成領域１０を更に説明する。ダミーセル領域３４は、Ｎ＋型エミッタ領域１２を有さない以外は、構造およびサイズとも、基本的に線状アクティブセル領域４０ａと同じであり、Ｐ型ボディ領域１５の表面に設けられたＰ＋型ボディコンタクト領域２５ｄは、メタルエミッタ電極８と接続されている。また、ダミーセル領域３４は、基本的に、ホールコレクタセル（図３０参照）と同一の構造とすることができる。
【０１３７】
セル形成領域１０の内部領域の大部分は、基本的に、線状単位セル領域４０を単位格子とする並進対象の繰り返し構造（なお、厳密な意味での対象性を要求するものではない。以下同じ）をしている。単位格子としての線状単位セル領域４０は、線状インアクティブセル領域４０ｉ、その一方の側の線状アクティブセル領域４０ａ、その他方の側の線状ホールコレクタセル領域４０ｃ、および、これらの両側の半幅の線状インアクティブセル領域４０ｉから構成されている。しかし、具体的には、全幅の線状インアクティブセル領域４０ｉの間に、交互に、線状アクティブセル領域４０ａおよび線状ホールコレクタセル領域４０ｃが配置されていると見ることができる（図３１参照）。また、第１線状単位セル領域４０ｆと第２線状単位セル領域４０ｓが交互に配列されていると見ることもできる。
【０１３８】
線状アクティブセル領域４０ａの半導体基板の表側主面１ａ（第１の主面）側半導体表面領域には、Ｐ型ボディ領域１５（第２導電型のボディ領域）が設けられており、その表面には、Ｎ＋型エミッタ領域１２（第１導電型のエミッタ領域）およびＰ＋型ボディコンタクト領域２５が設けられている。このＮ＋型エミッタ領域１２およびＰ＋型ボディコンタクト領域２５は、メタルエミッタ電極８と接続されている。線状アクティブセル領域４０ａにおいては、このＰ型ボディ領域１５の下部のＮ−型ドリフト領域２０に、Ｎ型ホールバリア領域２４が設けられている。なお、線状アクティブセル領域４０ａの両側のトレンチゲート電極１４は、メタルゲート電極５に電気的に接続されている。
【０１３９】
これに対して、線状ホールコレクタセル領域４０ｃの構造は、この例では、Ｎ＋型エミッタ領域１２がない点と、両側のトレンチゲート電極１４がエミッタ電極８に接続されている点が異なるのみで、その他の点は、寸法等を含めて、線状アクティブセル領域４０ａと同じである。
【０１４０】
一方、線状インアクティブセル領域４０ｉの半導体基板の表側主面１ａ（第１の主面）側半導体表面領域には、同様に、Ｐ型ボディ領域１５が設けられており、その下部のＮ−型ドリフト領域２０には、両側のトレンチ２１の下端部をカバーし、それよりも深いＰ型フローティング領域１６（第２導電型フローティング領域）が設けられている。このようなＰ型フローティング領域１６を設けることによって、耐圧の急激な低下を招くことなく、線状インアクティブセル領域の幅Ｗｉを広くすることができる。例えば、ゲート容量やオン電圧などの特性最適化のために、レイアウトを調整したとしても耐圧低下の懸念がなく、設計自由度を確保できる。また、例えば、最適化等のためにＮ型ホールバリア領域２４の濃度を高めても、同様に耐圧への影響はない。これによって、ホール蓄積効果を有効に増強することが可能となる。なお、ＩＥ型トレンチゲートＩＧＢＴにおいては、エミッタ電極８からＰ型フローティング領域１６へのコンタクトは形成されていない。これは、Ｐ型フローティング領域１６からエミッタ電極８への直接的なホール排出経路を遮断することによって、線状アクティブセル領域４０ａの下部のＮ−型ドリフト領域２０（Ｎベース領域）のホール濃度を増加させているのである。その結果、ＩＧＢＴ内のＭＯＳＦＥＴからＮベース領域へ注入される電子濃度を向上させることによって、オン抵抗を下げようとするものである。
【０１４１】
この例では、線状アクティブセル領域４０ａの幅Ｗａおよび線状ホールコレクタセル領域４０ｃの幅Ｗｃは、線状インアクティブセル領域４０ｉの幅Ｗｉよりも狭くされており、本願では、これを「狭アクティブセル型単位セル」と呼ぶ。以下では、主に、この狭アクティブセル型単位セルを有するデバイスについて、具体的に説明するが、ここで説明する例は、それに限定されるものではなく、「非狭アクティブセル型単位セル」を有するデバイスにも適用できることは言うまでもない。
【０１４２】
図３０の例では、線状アクティブセル領域４０ａ（または線状ホールコレクタセル領域４０ｃ）と線状インアクティブセル領域４０ｉを交互に配列して、線状単位セル領域４０を構成しているが、この構成を、本願においては、「交互配列方式」と呼ぶ。以下では、特に断らない限り、交互配列方式を前提に説明するが、「非交互配列方式」でもよいことはいうまでもない。
【０１４３】
図３０では、本願の図３１から図３５の実施の形態のアウトライン（主要部および周辺部）を説明したが、以下の説明では、これらをセル部（断面、平面構造）、セル周辺部等の構成要素に分けて説明するが、これらは、各種の変形例に対しても、そのアウトラインを与えることは言うまでもない。
【０１４４】
（２）アクティブセル２次元間引き構造の説明（主に図３１）：
図１の線状単位セル領域主要部およびその周辺切り出し領域Ｒ５の詳細平面構造の一例を図３１に示す。図３１に示すように、線状アクティブセル領域４０ａの長さ方向に、たとえば、一定間隔で一定の長さのアクティブセクション４０ａａが設けられており、その間が、Ｎ＋型エミッタ領域１２が設けられていないインアクティブセクション４０ａｉとなっている。すなわち、線状アクティブセル領域４０ａの長さ方向の一部分が局所分散的にアクティブセクション４０ａａとなっている。更に説明すると、線状アクティブセル領域４０ａのアクティブセクション４０ａａにおいては、ほぼ全域に、Ｎ＋型エミッタ領域１２が設けられており、線状アクティブセル領域４０ａのインアクティブセクション４０ａｉにおいては、ほぼ全域に、Ｐ＋型ボディコンタクト領域２５およびＰ＋型埋め込みボディコンタクト領域５５が設けられている。一方、線状ホールコレクタセル領域４０ｃにおいては、ほぼ全域に、Ｐ＋型ボディコンタクト領域２５およびＰ＋型埋め込みボディコンタクト領域５５が設けられており、Ｎ＋型エミッタ領域１２は設けられていない。線状インアクティブセル領域４０ｉに於いては、他と同様に、ほぼ全領域に、Ｐ型ボディ領域１５およびＰ型フローティング領域１６（第２導電型フローティング領域）が設けられている。
【０１４５】
なお、ここで、一定間隔で一定の長さで分布していることは、周期的であることを意味するが、実質的に周期的であることは、局所分散的分布に対応するが、局所分散的であることは、それよりも広く、必ずしも周期的又は準周期的であることを意味しない。
【０１４６】
（３）アクティブセルを一つ置きにホールコレクタセルに置き換えたレイアウトおよびデバイス構造の詳細説明（主に図３２から図３５）：
線状アクティブセル領域４０ａおよび線状インアクティブセル領域４０ｉの構造は、図４および図６から図９に示したものと同じであり、以下では、線状ホールコレクタセル領域４０ｃについてのみ説明する。
【０１４７】
図３２に示すように、線状ホールコレクタセル領域４０ｃの両側のトレンチ埋め込み電極１４ｃは、エミッタ電位に接続される必要がある。この例では、２本（両側のトレンチ埋め込み電極１４ｃ）をたとえば、同層のポリシリコン膜による埋め込み電極連結部２８（連結部トレンチ２１ｃ内のトレンチ内電極１４ｉを含む）で相互に連結し、その埋め込み電極連結部２８上にエミッタ電極−埋め込み電極間コンタクト部１１ｃ（コンタクトホール）を設けて、これを介して、メタルエミッタ電極８と接続している。そして、線状ホールコレクタセル領域４０ｃの特徴は、線状アクティブセル領域４０ａと類似しているが、Ｎ＋型エミッタ領域１２が設けられておらず、埋め込み電極連結部２８の下部を除き、そのほぼ全域に、Ｐ＋型ボディコンタクト領域２５およびＰ＋型埋め込みボディコンタクト領域５５が設けられている点が異なっている。
【０１４８】
次に、図３２のＨ−Ｈ’断面を図３３に示す。図３３に示すように、図７の断面（線状アクティブセル領域４０ａ）に類似しているが、線状ホールコレクタセル領域４０ｃのこの断面においては、上方に埋め込み電極連結部２８（ポリシリコン連結部）がある関係で、Ｎ＋型エミッタ領域１２およびＰ型ボディ領域１５が導入されていない。これは、図１７の工程に於いて、線状ホールコレクタセル領域４０ｃ上のポリシリコン膜２７が残される結果、図１８の工程に於いて、埋め込み電極連結部２８の下方には、不純物が導入されないからである。このことは、図３４についても同じである。ここで、埋め込み電極連結部２８の下方は、フローティング状態となっているが、もしＰ型拡散層が全く存在しない場合には、オフ状態で電界強度がトレンチ下端に集中して耐圧が低下する。そのため、埋め込み電極連結部２８の下方には、Ｐ型フローティング領域１６を導入する事が望ましい。Ｐ型フローティング領域１６は、埋め込み電極形成するより前の工程でイオン注入しているため、埋め込み電極連結部２８の下方に配置する事が可能である。これにより、線状インアクティブセル領域４０ｉをどのような寸法に設定したとしても、耐圧を確保する事ができ、製品要求に応じて自由度のある設計が可能となる。
【０１４９】
次に、図３２のＪ−Ｊ’断面を図３４に示す。図３４に示すように、基本的に図９に類似しているが、線状ホールコレクタセル領域４０ｃと線状インアクティブセル領域４０ｉの間に、連結部トレンチ２１ｃおよびトレンチ埋め込み連結部１４ｉがある点で異なっている。また、先と同様の理由により、線状ホールコレクタセル領域４０ｃにＮ＋型エミッタ領域１２、Ｐ＋型ボディコンタクト領域２５およびＰ＋型埋め込みボディコンタクト領域５５がない点でも異なっている。また、連結部トレンチ２１ｃによって、効率良くＰ型フローティング領域１６と、メタルエミッタ電極８と接続されているＰ＋型ボディコンタクト領域２５およびＰ＋型埋め込みボディコンタクト領域５５とが分離されている。
【０１５０】
次に、図３２のＫ−Ｋ’断面を図３５に示す。図３５に示すように、トレンチゲート電極１４がエミッタ電位に接続されたトレンチ埋め込み電極１４ｃである点を除いて図８と全く同一である。
【０１５１】
表面デバイス構造のホール蓄積効果の程度は、幾何学的な形状およびＮ型ホールバリア領域２４に依存する。つまり、線状アクティブセル領域４０ａと線状ホールコレクタセル領域４０ｃは、ホールにとっては有意差がないといえる。つまりホール蓄積効果は同等であり、対応してＩＥ効果も同等となる。このように、複数の線状アクティブセル領域４０ａの一部を線状ホールコレクタセル領域４０ｃに置き換えることにより、ホール蓄積効果は同じ状態で、ゲート容量として機能するトレンチを減らす事ができる。つまり、ＩＥ効果を高めるために極限までセルシュリンクしても、ゲート容量が増大してしまう事を防ぐ事ができる。
【０１５２】
また、線状アクティブセル領域４０ａの一部を線状ホールコレクタセル領域４０ｃに置き換えた場合、そのままの状態では、単位面積当たりのＮ＋型エミッタ領域１２の絶対量が低下し飽和電流の値が小さくなる。しかし、線状アクティブセル領域４０ａ内のインアクティブセクション４０ａｉの長さを短くし、アクティブセクション４０ａaの占める割合を増加させ最適化すれば、インバータ用途のＩＧＢＴとして必要な飽和電流の値は維持する事ができる。本願の主要な実施の形態では、基本的に線状レイアウトを採用しており、Ｎ＋型エミッタ領域１２の最適設計が容易である。また、従来技術を用いたＩＧＢＴに対して、大幅なセルシュリンクを実現しているために、線状ホールコレクタセル領域４０ｃを配置したとしても、線状アクティブセル領域４０ａ内のレイアウトの最適化によって、チップ全体として必要な飽和電流を確保する事ができる。
【０１５３】
８．前記実施の形態（変形例を含む）に関する補足的説明並びに全般についての考察（主に図３６）
図３６は本願の前記一実施の形態のデバイス構造のアウトラインを説明するための図１の線状単位セル領域およびその周辺Ｒ５の拡大上面図である。これに基づいて、前記実施の形態（変形例を含む）に関する補足的説明並びに全般についての考察を行う。
【０１５４】
ＩＥ型ＩＧＢＴにおいて、ＩＥ効果を高めようとすると、トレンチ間の間隔をできるだけ短くする必要がある。しかし、ボディコンタクト用基板溝（または、基板コンタクト溝）がある構造では、基板コンタクト溝の幅を確保する必要があり、シュリンクは困難である。一方、トレンチ自体の幅は、小さくしても、ＩＥ効果の向上にはつながらない。むしろ、ゲート絶縁膜等の厚さを確保するためには、トレンチ自体の幅は、小さくしない方がよい。
【０１５５】
そこで、前記各実施の形態（変形例を含む）においては、図３６に示すように、２次元間引き構造に於いて、線状アクティブセル領域４０ａのアクティブセクション４０ａａのほぼ全面に、Ｎ＋型エミッタ領域１２を敷き詰め、Ｐ＋型ボディコンタクト領域２５のない構造とした。
【０１５６】
ここで、ラッチアップ耐性を確保する観点から、アクティブセクション４０ａａの幅は、できるだけ小さい方が良い（たとえば、０．５マイクロメートル以下程度）。なお、アクティブセクション４０ａａの全体としての面積を増加させたいときは、個々のアクティブセクション４０ａａの幅は、そのままで、そのピッチを小さくする（数を増加させる）のが好適である。単に、個々のアクティブセクション４０ａａの幅を増加させすぎると、ラッチアップ耐性が低下するほか、負荷短絡耐量（Ｓｈｏｒｔ−Ｃｉｒｃｕｉｔ  Ｓａｆｅ  Ｏｐｅｒａｔｉｎｇ  Ａｒｅａ）も低下する。
【０１５７】
９．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１５８】
例えば、前記各実施の形態では、ゲートポリシリコン部材として、ドープトポリシリコン（Ｄｏｐｅｄ  Ｐｏｌｙ−ｓｉｌｉｃｏｎ）等を用いた例を具体的に説明したが、本願発明はそれに限定されるものではなく、ノンドープポリシリコン（Ｎｏｎｄｏｐｅｄ  Ｐｏｌｙ−ｓｉｌｉｃｏｎ）膜を適用して、成膜後にイオン注入等により、必要な不純物を添加するようにしてもよい。
【０１５９】
更に、前記実施の形態では、非エピタキシャルウエハを使用して、バックグラインディング後に、裏面から高濃度不純物層を形成する例を説明したが、本願の発明はそれに限定されるものではなく、エピタキシャルウエハを使用して製造するものにも適用できることは言うまでもない。
【符号の説明】
【０１６０】
１  半導体ウエハ
１ａ  ウエハ又はチップの表面（第１の主面）
１ｂ  ウエハ又はチップの裏面（第２の主面）
１ｓ  Ｎ−型単結晶シリコン基板
２  半導体チップ（半導体基板）
３  ガードリング
４  フィールドプレート
５  メタルゲート電極
６  ゲートパッド
７  メタルゲート配線
８  メタルエミッタ電極
９  メタルエミッタパッド
１０  ＩＧＢＴセル領域（または、セル領域）
１１  コンタクト溝（またはコンタクトホール）
１１ｃ  エミッタ電極−埋め込み電極間コンタクト部
１２  Ｎ＋型エミッタ領域
１２ｉ  Ｎ＋型表面フローティング領域（第１導電型表面フローティング領域）
１４  トレンチゲート電極（主トレンチゲート電極）
１４ｃ  エミッタ電位に接続されたトレンチ埋め込み電極
１４ｉ  トレンチ埋め込み連結部
１５  Ｐ型ボディ領域
１６  Ｐ型フローティング領域（第２導電型フローティング領域）
１７  メタルコレクタ電極
１７ａ  アルミニウム裏面メタル膜
１７ｂ  チタン裏面メタル膜
１７ｃ  ニッケル裏面メタル膜
１７ｄ  金裏面メタル膜
１８  Ｐ＋型コレクタ領域
１９  Ｎ型フィールドストップ領域
２０  Ｎ−型ドリフト領域
２１  トレンチ
２１ｃ  連結部トレンチ
２２  ゲート絶縁膜
２４  Ｎ型ホールバリア領域
２５  Ｐ＋型ボディコンタクト領域
２５ｄ  ダミーセルのＰ＋型ボディコンタクト領域
２５ｉ  Ｐ＋型表面フローティング領域（第２導電型表面フローティング領域）
２５ｐ  セル周辺接合領域のＰ＋型ボディコンタクト領域
２５ｒ  フローティングフィールドリングのＰ＋型ボディコンタクト領域
２６  層間絶縁膜
２７  ポリシリコン膜
２８  埋め込み電極連結部
３０  アルミニウムドープ領域
３１  Ｎ型ホールバリア領域導入用レジスト膜
３２  トレンチハードマスク膜
３３  トレンチハードマスク膜加工用レジスト膜
３４  ダミーセル領域（線状ダミーセル領域）
３５  セル周辺接合領域（第２導電型セル周辺接合領域）
３６  フローティングフィールドリング（フィールドリミッティングリング）
３７  Ｐ型フローティング領域導入用レジスト膜
３８  Ｐ型ボディ領域導入用レジスト膜
３９  Ｎ＋型エミッタ領域導入用レジスト膜
４０  線状単位セル領域
４０ａ  線状アクティブセル領域
４０ａａ  アクティブセクション
４０ａｉ  インアクティブセクション
４０ｃ  線状ホールコレクタセル領域
４０ｆ  第１線状単位セル領域
４０ｉ  線状インアクティブセル領域
４０ｉｓ  線状インアクティブサブセル領域
４０ｓ  第２線状単位セル領域
５５  Ｐ＋型埋め込みボディコンタクト領域
５５ｉ  Ｐ＋型埋め込みフローティング領域
５６  Ｐ＋型ボディコンタクト領域等導入用レジスト膜
Ｒ１  セル領域端部切り出し領域
Ｒ２，Ｒ３  セル領域内部切り出し領域
Ｒ５  線状単位セル領域主要部およびその周辺切り出し領域
Ｗａ  線状アクティブセル領域の幅
Ｗｃ  線状ホールコレクタセル領域の幅
Ｗｆ  第１線状単位セル領域の幅
Ｗｉ  線状インアクティブセル領域の幅
Ｗｉｓ  線状インアクティブサブセル領域の幅
【図１】
0005979993.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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