(57)【特許請求の範囲】
【請求項１】
半導体パッケージにおいて、
少なくともターミナルの第１対を含むパッケージインターフェースと、
半導体チップのスタックと、
それぞれ前記半導体チップに備えられ、すぐに隣接した半導体チップの貫通電極と電気的に連結される貫通電極の複数のスタックと、
第１情報を提供するディファレンシャル信号を受信する前記ターミナルの第１対と連結される入力、及び前記貫通電極の複数のスタックのうち少なくとも一つに、前記第１情報を含む出力信号を、シングルエンド信号のフォーマット、マルチレベル信号のフォーマット、又はディファレンシャル信号のフォーマットで提供する出力を含むインターフェース回路と、を備え、
前記貫通電極の個数は、前記インターフェース回路に入力する信号及び前記インターフェース回路から出力する信号のフォーマットの組み合わせに対応する
ことを特徴とする半導体パッケージ。
【請求項２】
前記インターフェース回路は、前記入力及び前記出力を含む入力バッファを備える
ことを特徴とする請求項１に記載の半導体パッケージ。
【請求項３】
前記インターフェース回路は、前記出力信号をシングルエンド信号として、前記貫通電極の複数のスタックのうち少なくとも二つに提供する
ことを特徴とする請求項１に記載の半導体パッケージ。
【請求項４】
前記インターフェース回路は、前記出力信号をシングルエンド信号として、ただ一つの貫通電極のスタックに提供する
ことを特徴とする請求項１に記載の半導体パッケージ。
【請求項５】
前記インターフェース回路は、前記ディファレンシャル信号をマルチレベル信号として解釈し、解釈されたマルチレベル信号に基づいて、シングルエンド信号として出力する
ことを特徴とする請求項１に記載の半導体パッケージ。
【請求項６】
前記インターフェース回路は、前記ターミナルの第１対から第１頻度でデータを受信し、前記第１頻度より低い第２頻度でデータを出力する
ことを特徴とする請求項１に記載の半導体パッケージ。
【請求項７】
前記インターフェース回路は、前記ターミナルの対から第１データを倍数の連続的なパケットとして受信し、前記第１データを前記貫通電極の複数のスタックのうち少なくとも二つに出力するデシリアライザを備える
ことを特徴とする請求項６に記載の半導体パッケージ。
【請求項８】
前記第１頻度は、前記第２頻度の２ｎ（ｎは整数）倍である
ことを特徴とする請求項７に記載の半導体パッケージ。
【請求項９】
前記インターフェース回路は、前記半導体チップのスタックを形成する半導体チップの一部である
ことを特徴とする請求項１に記載の半導体パッケージ。
【請求項１０】
前記半導体パッケージは、ただ二つの半導体チップを備える
ことを特徴とする請求項９に記載の半導体パッケージ。
【請求項１１】
前記半導体チップのスタックに配置されるパッケージ基板をさらに備え、
前記インターフェース回路は、前記パッケージ基板の一部である
ことを特徴とする請求項１に記載の半導体パッケージ。
【請求項１２】
前記貫通電極の複数のスタックのうち少なくとも一つのスタックは、前記半導体チップのスタックの全部に拡張される
ことを特徴とする請求項１に記載の半導体パッケージ。
【請求項１３】
一つ以上のターミナルをさらに備え、
前記一つ以上のターミナルは、それぞれ一つ以上のシングルエンド入力信号を入力する入力と連結され、
前記ディファレンシャル信号は、データ信号であり、
前記一つ以上のシングルエンド入力信号は、それぞれデータ信号ではない
ことを特徴とする請求項１に記載の半導体パッケージ。
【請求項１４】
トップとサイドとの部分をカバーする非伝導封止材をさらに備える
ことを特徴とする請求項１に記載の半導体パッケージ。
【請求項１５】
半導体パッケージにおいて、
少なくともターミナルの第１対を含むパッケージインターフェースと、
半導体チップのスタックと、
それぞれ前記半導体チップに備えられ、すぐに隣接した半導体チップの貫通電極と電気的に連結される貫通電極の複数のスタックと、
第１情報を提供するディファレンシャル信号を受信する前記ターミナルの第１対と連結される入力、及び前記貫通電極の複数のスタックのうち少なくとも一つに、前記第１情報を含む出力信号を、シングルエンド信号のフォーマット、マルチレベル信号のフォーマット、又はディファレンシャル信号のフォーマットで提供する出力を含むインターフェース回路と、を備え、
前記貫通電極の個数は、前記インターフェース回路に入力する信号及び前記インターフェース回路から出力する信号のフォーマットの組み合わせに対応する
ことを特徴とする半導体パッケージ。
【請求項１６】
前記インターフェース回路は、前記入力及び前記出力を含む入力バッファを備える
ことを特徴とする請求項１５に記載の半導体パッケージ。
【請求項１７】
前記インターフェース回路は、前記出力信号をディファレンシャル信号として、前記貫通電極の複数のスタックのうち少なくとも二つに提供する
ことを特徴とする請求項１５に記載の半導体パッケージ。
【請求項１８】
前記インターフェース回路は、前記出力信号をディファレンシャル信号として、ただ一つの貫通電極のスタックに提供する
ことを特徴とする請求項１５に記載の半導体パッケージ。
【請求項１９】
前記インターフェース回路は、前記ディファレンシャル信号をマルチレベル信号として解釈し、解釈されたマルチレベル信号に基づいて、ディファレンシャル信号として出力する
ことを特徴とする請求項１５に記載の半導体パッケージ。
【請求項２０】
前記インターフェース回路は、前記ターミナルの第１対から第１頻度でデータを受信し、前記第１頻度より低い第２頻度でデータを出力する
ことを特徴とする請求項１５に記載の半導体パッケージ。
【請求項２１】
前記インターフェース回路は、前記ターミナルの対から第１データを倍数の連続的なパケットとして受信し、前記第１データを前記貫通電極の複数のスタックのうち少なくとも二つに出力するデシリアライザを備える
ことを特徴とする請求項２０に記載の半導体パッケージ。
【請求項２２】
前記第１頻度は、前記第２頻度の２ｎ（ｎは整数）倍である
ことを特徴とする請求項２１に記載の半導体パッケージ。
【請求項２３】
前記インターフェース回路は、前記半導体チップのスタックを形成する半導体チップの一部である
ことを特徴とする請求項１５に記載の半導体パッケージ。
【請求項２４】
前記半導体パッケージは、ただ二つの半導体チップを備える
ことを特徴とする請求項２３に記載の半導体パッケージ。
【請求項２５】
前記半導体チップのスタックに配置されるパッケージ基板をさらに備え、
前記インターフェース回路は、前記パッケージ基板の一部である
ことを特徴とする請求項１５に記載の半導体パッケージ。
【請求項２６】
前記貫通電極の複数のスタックのうち少なくとも一つのスタックは、前記半導体チップのスタックの全部に拡張される
ことを特徴とする請求項１５に記載の半導体パッケージ。
【請求項２７】
一つ以上のターミナルをさらに備え、
前記一つ以上のターミナルは、それぞれ一つ以上のシングルエンド入力信号を入力する入力と連結され、
前記ディファレンシャル信号は、データ信号であり、
前記一つ以上のシングルエンド入力信号は、それぞれデータ信号ではない
ことを特徴とする請求項１５に記載の半導体パッケージ。
【請求項２８】
トップとサイドとの部分をカバーする非伝導封止材をさらに備える
ことを特徴とする請求項１５に記載の半導体パッケージ。
【請求項２９】
半導体パッケージにおいて、
少なくともターミナルの第１対を含むパッケージインターフェースと、
半導体チップのスタックと、
それぞれ前記半導体チップに備えられ、すぐに隣接した半導体チップの貫通電極と電気的に連結される貫通電極の複数のスタックと、
第１情報を提供するディファレンシャル信号を受信する前記ターミナルの第１対と連結される入力、及び前記貫通電極の複数のスタックのうち少なくとも一つに、前記第１情報を含む出力信号を、シングルエンド信号のフォーマット、マルチレベル信号のフォーマット、又はディファレンシャル信号のフォーマットで提供する出力を含むインターフェース回路と、を備え、
前記インターフェース回路は、前記ディファレンシャル信号をマルチレベル信号として解釈し、解釈されたマルチレベル信号に基づいて、前記出力信号を提供し、
前記貫通電極の個数は、前記インターフェース回路に入力する信号及び前記インターフェース回路から出力する信号のフォーマットの組み合わせに対応する
ことを特徴とする半導体パッケージ。
【請求項３０】
前記インターフェース回路は、入力及び出力を含む入力バッファを備える
ことを特徴とする請求項２９に記載の半導体パッケージ。
【請求項３１】
前記インターフェース回路は、前記出力信号をシングルエンド信号として、前記貫通電極の複数のスタックのうち少なくとも二つに提供する
ことを特徴とする請求項２９に記載の半導体パッケージ。
【請求項３２】
前記インターフェース回路は、前記出力信号をシングルエンド信号として、ただ一つの貫通電極のスタックに提供する
ことを特徴とする請求項２９に記載の半導体パッケージ。
【請求項３３】
前記インターフェース回路は、前記第１情報を含む出力信号をシングルエンド信号のフォーマットで提供する出力に替えて、前記出力信号をディファレンシャル信号として、前記貫通電極の複数のスタックのうち少なくとも二つに提供する出力を含む
ことを特徴とする請求項２９に記載の半導体パッケージ。
【請求項３４】
前記インターフェース回路は、前記ターミナルの第１対から第１頻度でデータを受信し、前記第１頻度より低い第２頻度でデータを出力する
ことを特徴とする請求項２９に記載の半導体パッケージ。
【請求項３５】
前記インターフェース回路は、前記ターミナルの対から第１データを倍数の連続的なパケットとして受信し、前記第１データを前記貫通電極の複数のスタックのうち少なくとも二つに出力するデシリアライザを備える
ことを特徴とする請求項３４に記載の半導体パッケージ。
【請求項３６】
前記第１頻度は、前記第２頻度の２ｎ（ｎは整数）倍である
ことを特徴とする請求項３５に記載の半導体パッケージ。
【請求項３７】
前記インターフェース回路は、前記半導体チップのスタックを形成する半導体チップの一部である
ことを特徴とする請求項２９に記載の半導体パッケージ。
【請求項３８】
前記半導体パッケージは、ただ二つの半導体チップを備える
ことを特徴とする請求項３７に記載の半導体パッケージ。
【請求項３９】
前記半導体チップのスタックに配置されるパッケージ基板をさらに備え、
前記インターフェース回路は、前記パッケージ基板の一部である
ことを特徴とする請求項２９に記載の半導体パッケージ。
【請求項４０】
前記貫通電極の複数のスタックのうち少なくとも一つのスタックは、前記半導体チップのスタックの全部に拡張される
ことを特徴とする請求項２９に記載の半導体パッケージ。
【請求項４１】
一つ以上のターミナルをさらに備え、
前記一つ以上のターミナルは、それぞれ一つ以上のシングルエンド入力信号を入力する入力と連結され、
前記ディファレンシャル信号は、データ信号であり、
前記一つ以上のシングルエンド入力信号は、それぞれデータ信号ではない
ことを特徴とする請求項２９に記載の半導体パッケージ。
【請求項４２】
トップとサイドとの部分をカバーする非伝導封止材をさらに備える
ことを特徴とする請求項２９に記載の半導体パッケージ。
【請求項４３】
半導体パッケージにおいて、
少なくともターミナルの第１対を含むパッケージターミナルを備えるパッケージインターフェースと、
半導体チップのスタックと、
それぞれ前記半導体チップに備えられ、すぐに隣接した半導体チップの貫通電極と電気的に連結される貫通電極の複数のスタックと、
第１情報を提供するディファレンシャル信号を受信する前記ターミナルの第１対と連結される入力、前記貫通電極の複数のスタックのうち少なくとも一つに、前記第１情報を含む出力信号を、シングルエンド信号のフォーマット、マルチレベル信号のフォーマット、又はディファレンシャル信号のフォーマットで提供する出力を含むインターフェース回路と、
前記パッケージターミナルに連結されて、外部アドレスを受信するアドレスバッファ、及び前記アドレスバッファから前記外部アドレスを受信し、内部アドレスの出力を有するアドレス変換回路と、
前記パッケージターミナルと論理的に通信し、外部リフレッシュ制御信号を受信し、前記半導体チップのスタックのメモリリフレッシュを異なったタイミングで始められるように一連の内部リフレッシュ制御信号を出力できるリフレッシュコントローラと、を備え、
前記アドレス変換回路は、モニタリング回路のモニタリング結果に応答して、前記外部アドレスを内部アドレスに変換し、
前記貫通電極の個数は、インターフェース回路に入力する信号及び前記インターフェース回路から出力する信号のフォーマットの組み合わせに対応する
ことを特徴とする半導体パッケージ。
【請求項４４】
前記インターフェース回路は、前記出力信号をシングルエンド信号として、前記貫通電極の複数のスタックのうち少なくとも二つに提供する
ことを特徴とする請求項４３に記載の半導体パッケージ。
【請求項４５】
前記インターフェース回路は、前記出力信号をシングルエンド信号として、ただ一つの貫通電極のスタックに提供する
ことを特徴とする請求項４３に記載の半導体パッケージ。
【請求項４６】
前記インターフェース回路は、前記ディファレンシャル信号をマルチレベル信号として解釈し、解釈されたマルチレベル信号に基づいて、シングルエンド信号として出力する
ことを特徴とする請求項４３に記載の半導体パッケージ。
【請求項４７】
前記半導体チップのスタックは、揮発性メモリチップのスタックを含み、前記モニタリング回路は、前記半導体チップのスタックの揮発性メモリチップのメモリ位置への書き込み頻度をモニタリングする
ことを特徴とする請求項４３に記載の半導体パッケージ。
【請求項４８】
前記モニタリング回路は、前記半導体チップのスタックのメモリチップのメモリ位置のアクセス頻度をモニタリングする
ことを特徴とする請求項４３に記載の半導体パッケージ。
【請求項４９】
前記半導体チップのスタックの異なる部分は、それぞれシングルメモリチップに備えられる
ことを特徴とする請求項４３に記載の半導体パッケージ。
【請求項５０】
前記半導体チップのスタックの異なる部分は、それぞれ複数のメモリチップに備えられる
ことを特徴とする請求項４３に記載の半導体パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に係り、特に積層構造の半導体メモリチップに対して効率的に制御できる半導体メモリ装置に関する。
【背景技術】
【０００２】
半導体メモリ装置の高集積化及び高性能化が持続的に要求されるにつれて、積層構造への重要性が高まっている。さらに、かかる半導体メモリ装置のコンパクトな積層構造によって、装置へのアクセスと関連した所望しない干渉及び熱がさらに頻繁に発生する。したがって、半導体メモリチップの高集積化された特性を維持し、積層構造のメモリチップと関連した過度な熱を減らすために、積層構造の半導体メモリチップに対する効率的な制御が要求される。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明の目的は、積層構造の半導体メモリチップに対して効率的に制御できる半導体メモリ装置を提供するところにある。
【課題を解決するための手段】
【０００４】
前記目的を達成するために、本発明の一実施形態は、少なくともターミナルの第１対を含むパッケージインターフェースと、半導体チップのスタックと、それぞれ前記半導体メモリチップに備えられ、すぐに隣接した半導体チップの貫通電極と電気的に連結される貫通電極の複数のスタックと、第１情報を提供するディファレンシャル信号を受信する前記ターミナルの第１対と連結される入力、及び前記貫通電極の複数のスタックのうち少なくとも一つに、前記第１情報を含む出力信号をシングルエンド信号のフォーマットで提供する出力を含むインターフェース回路と、を備える半導体パッケージを提供する。
【０００５】
他の実施形態において、少なくともターミナルの第１対を含むパッケージインターフェースと、半導体チップのスタックと、それぞれ前記半導体メモリチップに備えられ、すぐに隣接した半導体チップの貫通電極と電気的に連結される貫通電極の複数のスタックと、第１情報を提供するディファレンシャル入力信号を受信する前記ターミナルの第１対と連結される入力、及び前記貫通電極の複数のスタックのうち少なくとも一つに、前記第１情報を含むディファレンシャル出力信号をディファレンシャル信号のフォーマットで提供する出力を含むインターフェース回路と、を備える半導体パッケージを提供する。
【０００６】
さらに他の実施形態において、少なくともターミナルの第１対を含むパッケージインターフェースと、半導体チップのスタックと、それぞれ前記半導体メモリチップに備えられ、すぐに隣接した半導体チップの貫通電極と電気的に連結される貫通電極の複数のスタックと、第１情報を提供するディファレンシャル入力信号を受信する前記ターミナルの第１対と連結される入力、及び前記貫通電極の複数のスタックのうち少なくとも一つに、前記第１情報を含む出力信号をシングルエンド信号のフォーマットで提供する出力を含むインターフェース回路と、を備え、前記インターフェース回路は、前記ディファレンシャル入力信号をマルチレベル信号として解釈し、解釈されたマルチレベル信号に基づいて、前記出力信号を提供する半導体パッケージを提供する。
【０００７】
さらに他の実施形態において、アドレスバスに連結可能なパッケージターミナルと、半導体チップのスタックと、前記パッケージターミナルに連結されて、外部アドレスを受信するアドレスバッファ、前記アドレスバッファから前記外部アドレスを受信し、内部アドレスの出力を有するアドレス変換回路、及びメモリチップのスタックの少なくとも一つのメモリ位置へのアクセス動作の量をモニタし、対応するモニタリング結果を提供するモニタリング回路を備えるインターフェース回路と、それぞれ前記半導体メモリチップに備えられ、すぐに隣接した半導体チップの貫通電極と電気的に連結される貫通電極の複数のスタックに、それぞれ前記アドレス変換回路の出力で前記内部アドレスを受信する貫通電極の複数のスタックと、を備え、前記アドレス変換回路は、前記モニタリング回路のモニタリング結果に応答して、前記外部アドレスを内部アドレスに変換する半導体パッケージを提供する。
【０００８】
さらに他の実施形態において、パッケージターミナルと、半導体チップのスタックと、前記パッケージターミナルに連結されて、外部アドレスを受信するアドレスバッファ、及び前記アドレスバッファから前記外部アドレスを受信し、内部アドレスの出力を有するアドレス変換回路を備えるインターフェース回路と、それぞれ前記半導体メモリチップに備えられ、すぐに隣接した半導体チップの貫通電極と電気的に連結される貫通電極の複数のスタックに、それぞれ前記アドレス変換回路の出力で前記内部アドレスを受信する貫通電極の複数のスタックと、を備え、前記インターフェース回路は、前記パッケージターミナルと論理的に通信し、外部リフレッシュ制御信号を受信するリフレッシュコントローラを備え、前記リフレッシュコントローラは、内部リフレッシュ制御信号の連続を出力でき、前記内部リフレッシュ制御信号の連続は、前記メモリチップのスタックの異なる部分のメモリリフレッシュを初期化できる半導体パッケージを提供する。
【０００９】
さらに他の実施形態において、少なくともターミナルの第１対を含むパッケージターミナルを備えるパッケージインターフェースと、半導体チップのスタックと、それぞれ前記半導体メモリチップに備えられ、すぐに隣接した半導体チップの貫通電極と電気的に連結される貫通電極の複数のスタックと、第１情報を提供するディファレンシャル信号を受信する前記ターミナルの第１対と連結される入力、前記貫通電極の複数のスタックのうち少なくとも一つに、前記第１情報を含む出力信号をシングルエンド信号のフォーマットで提供する出力、前記パッケージターミナルに連結されて、外部アドレスを受信するアドレスバッファ、及び前記アドレスバッファから前記外部アドレスを受信し、内部アドレスの出力を有するアドレス変換回路と、前記パッケージターミナルと論理的に通信し、外部リフレッシュ制御信号を受信し、前記メモリチップのスタックの異なる部分のメモリリフレッシュを初期化できる内部リフレッシュ制御信号の連続を出力できるリフレッシュコントローラと、を備え、前記アドレス変換回路は、前記モニタリング回路のモニタリング結果に応答して、前記外部アドレスを内部アドレスに変換する半導体パッケージを提供する。
【００１０】
さらに他の実施形態において、シングル外部リフレッシュ命令を受信するステップと、前記シングル外部リフレッシュ命令に応答して、順次的な順序で前記メモリチップのスタックの第１チップ及び第２チップをリフレッシュするステップと、を含む半導体パッケージのメモリチップのスタックをリフレッシュする方法を提供する。
【図面の簡単な説明】
【００１１】
【図１】半導体メモリ装置の一例を示すブロック図である。
【図２Ａ】図１の半導体メモリ装置に備えられるインターフェース制御回路の例を示す図面である。
【図２Ｂ】図１の半導体メモリ装置に備えられるインターフェース制御回路の例を示す図面である。
【図２Ｃ】図１の半導体メモリ装置に備えられるインターフェース制御回路の例を示す図面である。
【図３】図１のインターフェース制御回路に備えられる入出力インターフェース部を示すブロック図である。
【図４】図１の半導体メモリ装置の内部入出力部の第１入出力方式と外部入出力部の第２入出力方式との結合によって、要求される貫通電極についての例を示す表である。
【図５】図３の入出力インターフェース部の一例を示す図面である。
【図６Ａ】図２の半導体メモリチップが備えられる例を示す図面である。
【図６Ｂ】図２の半導体メモリチップが備えられる例を示す図面である。
【図６Ｃ】図２の半導体メモリチップが備えられる例を示す図面である。
【図７】半導体メモリ装置が複数のマスターメモリチップを備える例を示す図面である。
【図８】半導体メモリ装置が複数のマスターメモリチップを備える例を示す図面である。
【図９】図１のインターフェース制御回路が備えられる他の例を示す図面である。
【図１０Ａ】図９の半導体メモリチップが備えられる例を示す図面である。
【図１０Ｂ】図９の半導体メモリチップが備えられる例を示す図面である。
【図１０Ｃ】図９の半導体メモリチップが備えられる例を示す図面である。
【図１１】図９のインターフェースチップが複数備えられる例を示す図面である。
【図１２】図９のインターフェースチップの多様な形態を示す図面である。
【図１３】図９のインターフェースチップの多様な形態を示す図面である。
【図１４】図１のインターフェース制御回路がバッファチップに備えられる例を示す図面である。
【図１５】図１のインターフェース制御回路に備えられる本発明の実施形態によるアドレススクランブラーを示すブロック図である。
【図１６】図１５のアドレススクランブラーが備えられる本発明の実施形態による半導体メモリ装置を示す図面である。
【図１７Ａ】図１５のアドレススクランブラーのスクランブリング方法の例を示す図面である。
【図１７Ｂ】図１５のアドレススクランブラーのスクランブリング方法の例を示す図面である。
【図１８】図１５のアドレススクランブラーの本発明の実施形態によるスクランブリング方法の他の例を示す図面である。
【図１９】図１５のアドレススクランブラーへ伝送される制御信号が生成される方法を説明するための図面である。
【図２０】図１５のアドレススクランブラーへ伝送される制御信号が生成される方法を説明するための図面である。
【図２１】図１５のアドレススクランブラーを備えるインターフェース制御回路の一例を示す図面である。
【図２２Ａ】図１９の受信されるアドレスに含まれるチップアドレスの例を示す図面である。
【図２２Ｂ】図１９の受信されるアドレスに含まれるチップアドレスの例を示す図面である。
【図２３】本発明の実施形態による図１５のアドレススクランブラーを備える半導体メモリ装置を示す図面である。
【図２４】本発明の実施形態による図１５のアドレススクランブラーを備える半導体メモリ装置を示す図面である。
【図２５Ａ】それぞれの半導体メモリチップが複数個のバンクで構成される図１の半導体メモリ装置についての例を示す図面である。
【図２５Ｂ】それぞれの半導体メモリチップが複数個のバンクで構成される図１の半導体メモリ装置についての例を示す図面である。
【図２６】本発明の実施形態による図２５Ａまたは図２５Ｂの半導体メモリ装置に備えられるアドレススクランブラーを示す図面である。
【図２７Ａ】図２６のアドレススクランブラーのスクランブリング方法の一例を示す図面である。
【図２７Ｂ】図２６のアドレススクランブラーのスクランブリング方法の一例を示す図面である。
【図２８】図２６のアドレスデスクランブラーを備えるインターフェース制御回路の例を示す図面である。
【図２９Ａ】図１５のアドレススクランブラーの動作の例を説明するための図面である。
【図２９Ｂ】図１５のアドレススクランブラーの動作の例を説明するための図面である。
【図３０】本発明の実施形態による、図７及び図１０に示したように複数備えられるインターフェース制御回路それぞれに備えられるアドレススクランブラーの例を示す図面である。
【図３１】本発明の実施形態による、図１のインターフェース制御回路に備えられるリフレッシュ制御器を示すブロック図である。
【図３２】図３１のリフレッシュ制御器の動作の多様な例を説明するための図面である。
【図３３】図３１のリフレッシュ制御器が備えられる半導体メモリ装置の一例を示す図面である。
【図３４】図３３のリフレッシュ制御器の動作の多様な例を説明するための図面である。
【図３５】図３３のリフレッシュ制御器の動作の多様な例を説明するための図面である。
【図３６】図３３のリフレッシュ制御器の動作の多様な例を説明するための図面である。
【図３７】図３３のリフレッシュ制御器の動作の多様な例を説明するための図面である。
【図３８】本発明の実施形態による、図３１のリフレッシュ制御器が備えられる半導体メモリ装置を示す図面である。
【図３９】図３８のリフレッシュ制御器の動作の一例を説明するための図面である。
【図４０】複数備えられるインターフェース制御回路それぞれに備えられる図３１のリフレッシュ制御器を示す図面である。
【図４１Ａ】図１のインターフェース制御回路が、入出力インターフェース部、アドレススクランブラー及びリフレッシュ制御器のうち少なくとも二つ以上を備える例を示す図面である。
【図４１Ｂ】図１のインターフェース制御回路が、入出力インターフェース部、アドレススクランブラー及びリフレッシュ制御器のうち少なくとも二つ以上を備える例を示す図面である。
【図４１Ｃ】図１のインターフェース制御回路が、入出力インターフェース部、アドレススクランブラー及びリフレッシュ制御器のうち少なくとも二つ以上を備える例を示す図面である。
【図４２】図４１Ｃのようなインターフェース制御回路を備える半導体メモリ装置の一例を示す図面である。
【図４３Ａ】本発明の実施形態による、図１の半導体メモリチップの多様な種類を示す図面である。
【図４３Ｂ】本発明の実施形態による、図１の半導体メモリチップの多様な種類を示す図面である。
【図４３Ｃ】本発明の実施形態による、図１の半導体メモリチップの多様な種類を示す図面である。
【図４３Ｄ】本発明の実施形態による、図１の半導体メモリチップの多様な種類を示す図面である。
【図４４】本発明の実施形態による、図１の半導体メモリ装置を複数備える半導体メモリモジュールを概略的に示すブロック図である。
【図４５Ａ】図４４の例を示す図面である。
【図４５Ｂ】図４４の例を示す図面である。
【図４６Ａ】図４４の例を示す図面である。
【図４６Ｂ】図４４の例を示す図面である。
【図４７】本発明の実施形態による半導体メモリシステムを示す図面である。
【図４８】本発明の実施形態による半導体メモリシステムを示す図面である。
【図４９】本発明の実施形態による半導体メモリシステムを示す図面である。
【図５０】本発明の実施形態による半導体メモリシステムを示す図面である。
【図５１】本発明の実施形態による半導体メモリシステムを示す図面である。
【図５２】本発明の実施形態による半導体メモリシステムを示す図面である。
【発明を実施するための形態】
【００１２】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び図面に記載された内容を参照せねばならない。
【００１３】
以下、添付した図面を参照して、本発明の望ましい実施形態を説明することで、本発明を詳細に説明する。各図面に提示された同じ参照符号は、同じ部材を示す。
【００１４】
図１は、半導体メモリ装置ＭＤの一例を示すブロック図である。
【００１５】
図１を参照すれば、本発明の実施形態による半導体メモリ装置ＭＤは、積層される複数個の半導体メモリチップＭＣｓを備える。半導体メモリチップＭＣｓは、それぞれ揮発性メモリチップまたは不揮発性メモリチップでありうる。これによって、半導体メモリ装置ＭＤは、複数の積層チップを含む半導体パッケージでありうる。半導体パッケージは、また、積層されたチップが配置されるパッケージ基板（図示せず）を備える。さらに、半導体メモリ装置ＭＤは、積層されたチップをカバーする封止材（図示せず）を備える。パッケージ基板及びメモリチップの構成を外部から保護するために、封止材は、例えば、レジンまたは他の絶縁物質で形成される。
【００１６】
一例として、複数個の半導体メモリチップＭＣｓは、それぞれデータＤＴＡが保存される保存領域ＡＲＹを備える。図１は、半導体メモリチップＭＣｓそれぞれが二つに分離された保存領域ＡＲＹを示しているが、これに限定されるものではない。本発明の実施形態による半導体メモリチップＭＣｓそれぞれは、一つの保存領域を備えるか、または二つより多く分離された保存領域を備えることもできる。
【００１７】
図１において、インターフェース制御回路ＩＣＣは、外部の回路（例えば、メモリコントローラＭＣＴ）及び複数個の半導体メモリチップＭＣｓ間の信号ＳＩＧの交換を制御する。具体的に、インターフェース制御回路ＩＣＣは、内部入出力部ＩＩＯを通じて複数個の半導体メモリチップＭＣｓとの信号ＳＩＧの送受信を制御し、外部入出力部ＥＩＯを通じて外部との信号ＳＩＧの送受信を制御する。
【００１８】
図１は、図示の便宜上、内部入出力部ＩＩＯ及び外部入出力部ＥＩＯをそれぞれ矢印のみで表示しているが、内部入出力部ＩＩＯは、貫通電極のような伝導物質であり、外部入出力部ＥＩＯは、データバスのような回路素子を含む。特に、貫通電極は、例えば、一つ以上のチップやチップ基板のようなチップの一部分を通過する伝導物質であるＴＳＶ（Ｔｈｒｏｕｇｈ  Ｓｕｂｓｔｒａｔｅ  Ｖｉａｓ）でありうる。チップがシリコンチップである一実施形態において、ＴＳＶは、ＴＳＶ（Ｔｈｒｏｕｇｈ  Ｓｉｌｉｃｏｎ  Ｖｉａｓ）でありうる。以下では、ＴＳＶ（Ｔｈｒｏｕｇｈ  Ｓｕｂｓｔｒａｔｅ  Ｖｉａ）は、シングルチップを通過するシングルビア（ｓｉｎｇｌｅ  ｖｉａ）または、例えば、ＴＳＶ（Ｔｈｒｏｕｇｈ  Ｓｕｂｓｔｒａｔｅ  Ｖｉａ）に垂直に整列されたＴＳＶ（Ｔｈｒｏｕｇｈ  Ｓｕｂｓｔｒａｔｅ  Ｖｉａ）の積層のように、積層されたチップを通過し、互いに連結される経路（ｖｉａｓ）のグループを示す。同様に、貫通電極は、シングルチップを通過する電極または積層されたチップを通過する垂直に整列された電極を示す。
【００１９】
一例において、それぞれのＴＳＶ（Ｔｈｒｏｕｇｈ  Ｓｕｂｓｔｒａｔｅ  Ｖｉａ）は、チップのスタックの各担当チップを完全に通過する。しかし、他の例では、少なくとも一つ以上のチップを通過する少なくとも一つ以上のＴＳＶ（Ｔｈｒｏｕｇｈ  Ｓｕｂｓｔｒａｔｅ  Ｖｉａ）は、単にチップの一部のみを通過し、チップ内部の回路を連結する。回路は、電気的にＴＳＶ（Ｔｈｒｏｕｇｈ  Ｓｕｂｓｔｒａｔｅ  Ｖｉａ）を通じて連結され、パッドまたはすぐに隣接したチップのＴＳＶ（Ｔｈｒｏｕｇｈ  Ｓｉｌｉｃｏｎ  Ｖｉａｓ）に連結される他の電気的な導電要素と電気的に連結される。また、特定のＴＳＶ（Ｔｈｒｏｕｇｈ  Ｓｉｌｉｃｏｎ  Ｖｉａｓ）は、チップの回路との電気的な連結なしに特定のチップを通過できる。
【００２０】
一例において、積層されたチップは、垂直に整列され、各チップは、同じ平面を有する。これによって、チップの外部エッジは整列される。さらに、チップは、同じ厚さを有し、同じチップでありうる。しかし、チップのスタックは、同じ次元を有するあらゆるチップを含む必要がなく、積層されたチップのうちあるチップは、他のものより小さい平面を有するか、またはチップの外部エッジが整列されないように、他のものと区分される側面方向にシフトされる。
【００２１】
外部入出力部ＥＩＯは、特に、外部のメモリコントローラＭＣＴと連結されるシステムデータバスでありうる。内部入出力部ＩＩＯまたは外部入出力部ＥＩＯを通じて伝送される信号ＳＩＧは、半導体メモリ装置の動作のためのアドレスＡｄｄｒを含むアドレス信号、データＤＴＡを含むデータ信号及び／または命令語ＣＭＤを含むコマンド信号でありうる。
【００２２】
一例において、積層されて備えられる半導体メモリチップＭＣｓ、内部入出力部ＩＩＯ及び外部入出力部ＥＩＯ間のインターフェースを行うインターフェース制御回路ＩＣＣは、多様な形態に備えられる。これについて説明する。
【００２３】
図２Ａないし図２Ｃは、図１の半導体メモリ装置に備えられるインターフェース制御回路の例を示す図面である。
【００２４】
図２Ａを参照すれば、半導体メモリ装置ＭＤの一例において、インターフェース制御回路ＩＣＣは、複数個の半導体メモリチップのうち一つの半導体メモリチップに備えられる。複数個の半導体メモリチップのうち、インターフェース制御回路ＩＣＣを備える半導体メモリチップを、マスターメモリチップＭＡＳといえる。すなわち、図２Ａの半導体メモリ装置ＭＤの複数個の半導体メモリチップは、インターフェース制御回路ＩＣＣ及び保存領域（図示せず）を備えるマスターメモリチップＭＡＳと、インターフェース制御回路ＩＣＣを備えていないスレーブメモリチップＳＬＡｓとで構成される。しかし、インターフェース制御回路ＩＣＣは、保存領域を備えるか、または備えていないインターフェース制御チップと言及されるチップの一部でありうる。インターフェース制御チップは、また、更なるロジック部分を含むか、または含まない。インターフェース制御チップは、バッファ、ロジック回路または他のプロセシング回路を通過させることで、半導体メモリチップのスタックの内部回路から特定の外部信号を分離できる。または、インターフェース制御チップは、特定のパワー信号のような特定の外部信号を分離させず、直接内部チップに通過させることができる。
【００２５】
前述したように、内部入出力部ＩＩＯは、インターフェース制御回路ＩＣＣと各スレーブメモリチップＳＬＡｓとを電気的に連結し、“ＴＳＶ”で表示される貫通電極（例えば、Ｔｈｒｏｕｇｈ  Ｓｕｂｓｔｒａｔｅ  Ｖｉａｓ、またはさらに具体的にＴｈｒｏｕｇｈ  Ｓｉｌｉｃｏｎ  Ｖｉａｓ）でありうる。貫通電極ＴＳＶは、それぞれアドレスＡｄｄｒ、データＤＴＡまたは命令ＣＭＤを受信するために配置される。一例において、インターフェース制御回路ＩＣＣがマスターメモリチップＭＡＳに含まれるので、インターフェース制御回路ＩＣＣとマスターメモリチップＭＡＳとを連結する内部入出力部ＩＩＯは、内部電線（図示せず）で形成される。図２Ａを参照すれば、他の図面に示したように、半導体メモリチップそれぞれを電気的に連結させる貫通電極ＴＳＶを示すために、半導体メモリチップそれぞれを互いに離隔して位置するものと示した。しかし、実際に本発明の実施形態による半導体メモリ装置ＭＤにおいて、半導体メモリチップは、隣り合う半導体メモリチップが中間層を通じて互いに連結されるように配置されることもある。
【００２６】
例えば、図２Ｂ及び図２Ｃを参照すれば、スタックの各半導体メモリチップは、基板ＳＵＢを備え、スタックの各半導体メモリチップは、中間層ＩＬによりスタックの次の半導体チップから分離される。中間層は、例えば、スタックの隣接したメモリチップからメモリチップを電気的に分離させるために、絶縁層ＩＬを備える。
【００２７】
半導体メモリ装置ＭＤは、ＴＳＶ（Ｔｈｒｏｕｇｈ  Ｓｕｂｓｔｒａｔｅ  Ｖｉａｓ）の積層により設けられた貫通電極ＴＳＶを備え、スタックの各ＴＳＶ（Ｔｈｒｏｕｇｈ  Ｓｕｂｓｔｒａｔｅ  Ｖｉａｓ）は、担当チップを通過する。例えば、図２Ｂ及び２Ｃに示したように、それぞれのＴＳＶ（Ｔｈｒｏｕｇｈ  Ｓｕｂｓｔｒａｔｅ  Ｖｉａｓ）のｉＴＳＶは、スタックの担当チップを通過する。例えば、ｉＴＳＶ１は、ＳＵＢ１を通過し、ｉＴＳＶ２は、ＳＵＢ２を通過する。それぞれのＴＳＶ（Ｔｈｒｏｕｇｈ  Ｓｕｂｓｔｒａｔｅ  Ｖｉａｓ）は、互いに電気的に連結されるＴＳＶ（Ｔｈｒｏｕｇｈ  Ｓｕｂｓｔｒａｔｅ  Ｖｉａｓ）の積層を形成するために垂直に整列される。例えば、図２Ｂに示した例において、それぞれのＴＳＶ（Ｔｈｒｏｕｇｈ  Ｓｕｂｓｔｒａｔｅ  Ｖｉａｓ）のｉＴＳＶ１，ｉＴＳＶ２及びｉＴＳＶ３は、それぞれの導電パッドＰＡＤ１，ＰＡＤ２及びＰＡＤ３に連結される。導電パッドは、隣接した半導体チップのそれぞれのＴＳＶ（Ｔｈｒｏｕｇｈ  Ｓｕｂｓｔｒａｔｅ  Ｖｉａｓ）と連結される導電ボールまたはバンプＢＭＰでありうる。各パッドＰＡＤは、チップの活性面に置かれ、チップの回路を連結できる。図２Ｃの例において、各チップは、チップのスタックを通過する単一の連続したＴＳＶ（Ｔｈｒｏｕｇｈ  Ｓｕｂｓｔｒａｔｅ  Ｖｉａ）を構成するＴＳＶ（Ｔｈｒｏｕｇｈ  Ｓｕｂｓｔｒａｔｅ  Ｖｉａｓ）のスタックを形成するために、隣接したチップのＴＳＶ（Ｔｈｒｏｕｇｈ  Ｓｕｂｓｔｒａｔｅ  Ｖｉａ）と電気的に連結されるＴＳＶ（Ｔｈｒｏｕｇｈ  Ｓｕｂｓｔｒａｔｅ  Ｖｉａ）を含む。これによって、単一のＴＳＶ（Ｔｈｒｏｕｇｈ  Ｓｕｂｓｔｒａｔｅ  Ｖｉａ）は、スタックの隣接したチップの基板間に置かれる、絶縁層または接着層のような中間層を通過する。図２Ｃに示した例において、各チップは、チップの活性表面に置かれ、単一のＴＳＶ（Ｔｈｒｏｕｇｈ  Ｓｕｂｓｔｒａｔｅ  Ｖｉａ）を取り囲んで電気的に連結されるパッドを備える。パッドは、チップの回路に連結される。実施形態は、図２Ｂ及び図２Ｃに限定されるものではないが、それぞれのＴＳＶ（Ｔｈｒｏｕｇｈ  Ｓｕｂｓｔｒａｔｅ  Ｖｉａｓ）を含む各積層されたチップを備える他の実施形態が採択されてもよい。
【００２８】
図２Ａないし図２Ｃに示していないが、半導体メモリチップが互いに離れて位置する時、半導体メモリチップは、インターポーザ（図示せず）により支持される。
【００２９】
図２Ａないし図２Ｃにおいて、高集積化された半導体メモリチップを備える半導体メモリ装置ＭＤにおいて、内部入出力部ＩＩＯが貫通電極ＴＳＶを備える場合、高帯域幅の要求を充足させるのに、必要な貫通電極の個数が多すぎることもある。また、高帯域幅のために、貫通電極の数があまりにも要求される場合、チップサイズが過度に増加する。
【００３０】
本発明の実施形態による半導体メモリ装置ＭＤは、高帯域幅の伝送に適した方式で、積層構造の半導体メモリチップに対する最適化されたインターフェースを提供する。このために、半導体メモリ装置ＭＤにおいて、内部入出力部ＩＩＯの入出力方式と外部入出力部ＥＩＯの入出力方式とを多様に結合させる。以下、さらに詳細に説明する。
【００３１】
図３は、図１のインターフェース制御回路に備えられる入出力インターフェース部を示すブロック図である。図３を参照すれば、図１のインターフェース制御回路ＩＣＣは、第１入出力方式で信号を送受信する内部入出力部ＩＩＯと、第２入出力方式で信号を送受信する外部入出力部ＥＩＯとの間のインターフェースを提供する入出力インターフェース部ＩＵを備える。この時、図３の入出力インターフェース部ＩＵは、図４の表のような第１入出力方式（Ｔｙｐｅ  ｏｆ  ＩＩＯ）と第２入出力方式（Ｔｙｐｅ  ｏｆ  ＥＩＯ）との間のインターフェーシングを行える。
【００３２】
図４は、図１の半導体メモリ装置の内部入出力部の第１入出力方式と、外部入出力部の第２入出力方式との結合による貫通電極についての例を示す表である。図３及び図４を参照すれば、第１入出力方式は、本発明の実施形態によるメモリ装置ＭＤの内部入出力部ＩＩＯに備えられる貫通電極の個数が、半導体メモリ装置ＭＤに要求される帯域幅を満足させるように設定される。本発明の実施形態による外部入出力部ＥＩＯは、ディファレンシャル方式を含んで、多様な形態の入出力方式で信号を送受信できる。ただし、以下では、本発明の実施形態によるメモリ装置ＭＤが高いデータ伝送レートを達成するために、外部入出力部ＥＩＯがディファレンシャル方式で駆動される場合、特にｘ３２のディファレンシャル方式である場合に限って説明する。参考までに、本発明の実施形態によるメモリ装置ＭＤの外部入出力部ＥＩＯがシングルエンド方式で信号を送受信する場合、以下で説明する各条件によって、要求される貫通電極と同じ個数の貫通電極が要求される。ただし、本発明の実施形態による半導体メモリ装置ＭＤは、第２入出力方式がシングルエンド方式である場合、外部入出力部ＥＩＯを通じて信号を受信するためには、第２入出力方式がディファレンシャル方式である場合より、２倍多いピン（図示せず）を備えねばならない。
【００３３】
第１入出力方式は、図４の表に紹介された多様な方式のうち一つを有する。一例として、第１入出力方式は、シングルエンド（ｓｉｎｇｌｅ−ｅｎｄｅｄ）方式であって、内部入出力部ＩＩＯを通じて信号を伝送できる。この時、本発明の実施形態によるメモリ装置ＭＤが、２００ＭＨｚ  ｃｏｒｅ  ｃｙｃｌｅ  ｔｉｍｅで１６０ＧＢ／ｓｅｃの帯域幅を要求するものと仮定される。以下の例でも、前記と同じ仮定で記述される。
【００３４】
第１入出力方式がシングルエンド方式であり、第２入出力方式がディファレンシャル方式である場合、本発明の実施形態による半導体メモリ装置ＭＤには、２００Ｍｂｐｓのデータ（伝送）レートで動作する６４００個の貫通電極が要求される（“Ｃａｓｅ  １”）。すなわち、第１入出力方式がシングルエンド方式である場合、要求される貫通電極の個数と各貫通電極のデータレートとを乗じた値が、本発明の実施形態によるメモリ装置ＭＤに要求される帯域幅を満足させねばならない。
【００３５】
この時、各貫通電極のデータレートによって、同じ帯域幅に対しても要求される貫通電極の個数が変わる。例えば、前述した同じ半導体メモリ装置ＭＤで、各貫通電極のデータレートを２倍増加させれば（４００Ｍｂｐｓ）、半導体メモリ装置ＭＤが１６０ＧＢ／ｓｅｃの帯域幅を有するために、３２００個の貫通電極が要求される（“Ｃａｓｅ  ２”）。各貫通電極のデータレートは、各貫通電極を通じて送受信されるデータ（信号）のバースト長を異ならせて調節できる。すなわち、“Ｃａｓｅ  １”と“Ｃａｓｅ  ２”との関係のように、バースト長を２倍増加させれば、データレートも２倍増加する。
【００３６】
したがって、バースト長を４に設定する場合、同じ条件下で、本発明の実施形態によるメモリ装置ＭＤは、８００Ｍｂｐｓのデータレートで動作する１６００個の貫通電極を要求する（“Ｃａｓｅ  ３”）。
【００３７】
このように、第１入出力方式がシングルエンド方式であり、第２入出力方式がディファレンシャル方式である場合、図３の入出力インターフェース部ＩＵは、図５のように備えられる。
【００３８】
図５を参照すれば、入出力インターフェース部ＩＵは、外部入出力部ＥＩＯからディファレンシャル方式で伝送され、Ｘ（Ｘは、２以上の整数）個のビットで具現される外部信号ＳＩＧ１を受信して並列信号ＳＩＧ２に変換するデシリアライザＤＳＥＲ、及びデシリアライザＤＳＥＲを通じて変換された並列信号ＳＩＧ２を各貫通電極に伝達するドライバＴＳＶＤを備える。前述した例のように、外部入出力部ＥＩＯからディファレンシャル方式で伝送される信号ＳＩＧ１が３２ビット（Ｘ＝３２）である場合、デシリアライザＤＳＥＲを通じて変換された並列信号ＳＩＧ２は、Ｘ＊ＢＬビット信号である。
【００３９】
入出力インターフェース部ＩＵは、また、内部入出力部ＩＩＯからシングルエンド方式で伝送される内部信号ＳＩＧ３を受信するレシーバＴＳＶＲ、及びレシーバＴＳＶＲから伝送された内部信号ＳＩＧ３を直列信号ＳＩＧ４に変換して、外部入出力部ＥＩＯへ伝送するシリアライザＳＥＲを備える。
【００４０】
再び図４を参照して、第１入出力方式がマルチレベル方式である場合の例について説明する。シングル信号が単に２ビット状態（例えば、１または２）で表れる一方、マルチレベル信号は、３ビット以上の状態で表れる信号であり、そのように解釈される。例えば、マルチレベル信号の一つのタイプは、４個の異なる電圧レベルにより、４個の状態００，０１，１０及び１１で表れる。マルチレベル方式、特に４レベルのマルチレベル方式で内部入出力部ＩＩＯでの信号の送受信が行われる場合、本発明の実施形態によるメモリ装置ＭＤには、４００Ｍｂｐｓのデータレートで動作する３４００個の貫通電極が要求される（“Ｃａｓｅ  ４”）。すなわち、第１入出力方式がマルチレベル方式である場合、要求される貫通電極の個数と各貫通電極のデータレートとを乗じた値が、本発明の実施形態によるメモリ装置ＭＤに要求される帯域幅を満足させねばならない。
【００４１】
しかし、マルチレベル方式の場合にも、バースト長を２に設定する場合、本発明の実施形態によるメモリ装置ＭＤは、８００Ｍｂｐｓのデータレートで動作する１６００個の貫通電極を要求する（“Ｃａｓｅ  ５”）。バースト長を４に設定する場合、同じ条件下で、本発明の実施形態によるメモリ装置ＭＤは、また、８００Ｍｂｐｓのデータレートで動作する１６００個の貫通電極を要求する（“Ｃａｓｅ  ６”）。
【００４２】
最後に、内部入出力部ＩＩＯがディファレンシャル方式で駆動される場合、本発明の実施形態によるメモリ装置ＭＤは、２００Ｍｂｐｓのデータレートで動作する１２８００個の貫通電極を要求する（“Ｃａｓｅ  ７”）。すなわち、第１入出力方式がディファレンシャル方式である場合、要求される貫通電極の個数の２倍と、各貫通電極のデータレートとを乗じた値が、本発明の実施形態によるメモリ装置ＭＤに要求される帯域幅を満足させねばならない。
【００４３】
しかし、ディファレンシャル方式の内部入出力部ＩＩＯが駆動される場合にも、バースト長を２に設定する場合、本発明の実施形態によるメモリ装置ＭＤは、４００Ｍｂｐｓのデータレートで動作する６４００個の貫通電極を要求する（“Ｃａｓｅ  ８”）。同様に、バースト長を４に設定する場合、同じ条件下で、本発明の実施形態によるメモリ装置ＭＤは、８００Ｍｂｐｓのデータレートで動作する３２００個の貫通電極を要求する（“Ｃａｓｅ  ９”）。
【００４４】
以上では、本発明の実施形態によるメモリ装置における多様な内部入出力部及び外部入出力部の入出力方式の結合について説明した。このように、本発明の実施形態によるメモリ装置ＭＤは、内部入出力部及び外部入出力部の入出力方式を、要求される貫通電極の個数によって異なって設定できる。また、本発明の実施形態によるメモリ装置ＭＤは、内部入出力部及び外部入出力部の入出力方式を、各貫通電極のデータレートによって異なって設定できる。しかし、これに限定されるものではない。しかも、一実施形態では、インターフェース制御回路は、アドレス、制御信号またはパワー連結のような信号が異なるＩ／Ｏタイプに変換されない一方、データ信号のような単に特定の信号は、異なるＩ／Ｏタイプに変換されるように（例えば、ディファレンシャルからシングルエンドに変換）設定できる。すなわち、一実施形態において、単にデータ信号のみがインターフェース制御回路ＩＣＣにより異なるＩ／Ｏタイプ間で変換する。
【００４５】
半導体メモリ装置の入出力インターフェース部ＩＵは、高帯域で動作する積層された半導体メモリチップに対する最適化されたインターフェースを提供するために、多様な方式の入出力プロトコルに対するインターフェーシングを行うこともできる。
【００４６】
再び図２Ａを参照すれば、半導体メモリ装置ＭＤのスレーブメモリチップＳＬＡｓの個数は制限されない。例えば、図２Ａの半導体メモリ装置ＭＤは、図６Ａに示したように、一つのマスターメモリチップＭＡＳに備えられるインターフェース制御回路ＩＣＣを通じて、信号の送受信が制御される３個のスレーブメモリチップＳＬＡ１ないしＳＬＡ３を備える。または、半導体メモリ装置ＭＤは、図６Ｂに示したように、７個のスレーブメモリチップＳＬＡ１ないしＳＬＡ７を備えるか、または図６Ｃに示したように、１５個のスレーブメモリチップＳＬＡ１ないしＳＬＡ１５を備える。
【００４７】
各マスターメモリチップＭＡＳのインターフェース制御回路ＩＣＣは、対応するスレーブメモリチップＳＬＡｓと連結される貫通電極（図２ＡのＴＳＶ）を通じて、スレーブメモリチップと連結される。各貫通電極ＴＳＶは、あらゆるスレーブチップを貫通するか、またはあらゆるスレーブチップのうち一部を貫通するか、またはいかなるスレーブチップも貫通せず、一部または全部は、単にスレーブチップのサブセットにより貫通する。
【００４８】
図６Ａないし図６Ｃは、一つのマスターメモリチップを備える例に限って示しているが、これに限定されるものではない。他の例において、図２Ａの半導体メモリ装置ＭＤは、複数個のマスターメモリチップを備えてもよい。図７及び図８は、半導体メモリ装置が複数のマスターメモリチップを備える例を示す。
【００４９】
図７を参照すれば、半導体メモリ装置ＭＤは、例えば、第１マスターメモリチップＭＡＳ１及び第２マスターメモリチップＭＡＳ２の二つのマスターメモリチップを備える。第１マスターメモリチップＭＡＳ１は、第１マスターメモリチップＭＡＳ１及び第１ないし第３スレーブメモリチップＳＬＡ１，ＳＬＡ２，ＳＬＡ３の入出力を制御する第１インターフェース制御回路ＩＣＣ１を備える。同様に、第２マスターメモリチップＭＡＳ２は、第２マスターメモリチップＭＡＳ２及び第４ないし第６スレーブメモリチップＳＬＡ４，ＳＬＡ５，ＳＬＡ６の入出力を制御する第２インターフェース制御回路ＩＣＣ２を備える。
【００５０】
第２マスターメモリチップＭＡＳ２は、第１インターフェース制御回路ＩＣＣ１により、データ入出力が制御されるスレーブメモリチップＳＬＡ１ないしＳＬＡ３のうち、第１マスターメモリチップＭＡＳ１から最も遠く位置する第３スレーブメモリチップＳＬＡ３の上部に積層されて備えられる。第２マスターメモリチップＭＡＳ２は、外部入出力部ＥＩＯを通じて外部回路（図１のＭＣＴ）と信号を送受信するために、基板（例えば、パッケージ基板、図７に図示せず）上に実装される第１マスターメモリチップＭＡＳと伝達貫通電極ＴＲＡを通じて連結される。
【００５１】
図８を参照すれば、半導体メモリ装置ＭＤは、例えば、図７と異なり、４個のマスターチップＭＡＳ１ないしＭＡＳ４を備える。また、図７と異なり、それぞれ４個のスレーブメモリチップＳＬＡ１ないしＳＬＡ４は、図８のマスターメモリチップＭＡＳ１ないしＭＡＳ４それぞれに備えられるインターフェース回路ＩＣＣ１ないしＩＣＣ４に対応する。半導体メモリ装置ＭＤにおいて、マスターチップＭＡＳ１ないしＭＡＳ４がそれぞれ基板ＳＵＢ上に実装され、ワイヤーボンディングＷＢを通じて電気的に連結される。
【００５２】
このように、一つの半導体メモリ装置に複数個のマスターメモリチップが備えられる場合、マスターメモリチップが同時に活性化されることを防止するために、各マスターメモリチップは、識別子により区分されて、任意の時点には、特定の識別子を有したマスターメモリチップのみが動作するように制御されねばならない。かかる制御は、図１のメモリコントローラＭＣＴにより行われる。
【００５３】
以上では、図１に示したインターフェース制御回路ＩＣＣが、積層される複数個の半導体メモリチップのうち任意のチップ（マスターメモリチップ）に備えられたが、これに限定されるものではない。
【００５４】
例えば、図９を参照すれば、図１のインターフェース制御回路ＩＣＣは、積層される半導体メモリチップＭＣｓの積層構造と分離されたインターフェースチップＩＣに形成される。インターフェースチップＩＣは、基板ＳＵＢ（図８）に実装され、半導体メモリチップＭＣｓと複数個の貫通電極ＴＳＶを通じて信号を交換できる。
【００５５】
図９の半導体メモリ装置ＭＤも、多様な個数の半導体メモリチップを備える。例えば、図１０Ａに示したように、４個の半導体メモリチップＭＣ１ないしＭＣ４を備えるか、または図１０Ｂに示したように、８個の半導体メモリチップＭＣ１ないしＭＣ８を備えるか、または図１０Ｃに示したように、１６個の半導体メモリチップＭＣ１ないしＭＣ１６を備えるか、または他の個数のメモリチップを備える。
【００５６】
図９は、一つのインターフェースチップを備える例に限って示しているが、これに限定されるものではない。図９の半導体メモリ装置ＭＤは、複数個のインターフェースチップを備えてもよい。図１１は、その例であって、二つのインターフェースチップＩＣ１，ＩＣ２を備える半導体メモリ装置ＭＤを示す。
【００５７】
図１１を参照すれば、第２インターフェースチップＩＣ２は、第１インターフェースチップＩＣ１により、信号の入出力が制御される半導体メモリチップＭＣ２の上部に積層されて備えられてもよい。この場合、第２インターフェースチップＩＣ２は、基板上に実装される第１インターフェースチップＩＣ１と伝達貫通電極ＴＲＡで連結されて、外部入出力部ＥＩＯを通じて外部回路と信号を送受信できる。
【００５８】
再び図９を参照すれば、図９のインターフェースチップＩＣは、半導体メモリチップＭＣｓと同じサイズに備えられる。しかし、インターフェースチップＩＣは、図１２に示したように、半導体メモリチップＭＣｓより小さく備えられてもよい。例えば、一例において、インターフェースチップＩＣは、半導体メモリチップＭＣｓと異なり、保存領域ＡＲＹ（図１）を備えない。しかし、インターフェースチップＩＣが半導体メモリチップＭＣｓより小さく備えられるとしても、半導体メモリチップＭＣｓが安定してインターフェースチップＩＣ上に積層されねばならない。
【００５９】
このために、図１３の半導体メモリ装置ＭＤは、基板ＳＵＢと、インターフェースチップＩＣと最も近接して位置する第１半導体メモリチップＭＣ１との間にフィラーＦＬを満たす。この時、フィラーＦＬは、ポリマーのような有機物質であり、インターフェースチップＩＣと同じレベルに位置し、インターフェースチップＩＣのサイド表面に隣接して位置する。一例において、フィラーＦＬは、インターフェースチップＩＣのあらゆるサイドを取り囲む。フィラーは、また、熱分散子としての役割を行い、半導体メモリ装置ＭＤから熱を分散させることを助けるために、例えば、少なくとも一つ以上のソルダボールまたは金属フィラーを備える。
【００６０】
図１４は、図１のインターフェース制御回路がバッファチップに備えられる例を示す図面である。図１４を参照すれば、本発明の実施形態による半導体メモリ装置ＭＤは、半導体メモリチップＭＣｓの積層された構造と分離されて配置され、内部入出力部ＩＩＯまたは外部入出力部ＥＩＯを通じて伝送されるバッファデータをバッファリングするバッファチップＢＣに、図１のインターフェース制御回路ＩＣＣが備えられる。バッファチップＢＣにインターフェース制御回路ＩＣＣが備えられる半導体メモリ装置も、図９ないし図１３の半導体メモリ装置のように多様な形態に備えられる。
【００６１】
以上で説明した図２ないし図１４のインターフェース制御回路は、それぞれ第１入出力方式及び第２入出力方式で信号を送受信する内部入出力部と外部入出力部との間のインターフェーシングを制御するが、これに限定されるものではない。
【００６２】
本発明の実施形態による半導体メモリ装置のインターフェース制御回路は、積層される複数個の半導体チップのうち、特定の半導体メモリチップに集中されたアクセスによる劣化を防止するか、または積層される複数個の半導体チップ間に生成されるカップリング現象またはエラーなどを防止するための構造及び機能を有する。以下で、これについてさらに詳細に説明する。
【００６３】
図１５は、図１のインターフェース制御回路に備えられる、本発明の実施形態によるアドレススクランブラーを示すブロック図である。図１のように、半導体メモリ装置ＭＤが複数個の半導体メモリチップＭＣｓの積層構造を含み、特定の半導体メモリチップまたは半導体チップの領域（例えば、バンク、ブロックまたは特定のワードラインまたはワードラインのグループ）へのアクセスが、他の半導体メモリチップまたは領域へのアクセスよりはるかに頻繁に発生するならば、過熱または過用（ｏｖｅｒｕｓｅ）により、該半導体メモリチップまたは領域のみの劣化が引き起こされる。このように、半導体メモリチップの全部または一部の劣化は、半導体メモリ装置の信頼度を低下させる。かかる現象を防止するために、本発明の実施形態による半導体メモリ装置ＭＤは、アクセスが要請される半導体メモリチップを示すチップアドレスＭＣａｄｄｒをモニタリングし、特定の半導体メモリチップに対するアクセスが、他の半導体メモリチップに比べて相対的に頻繁に発生する場合、チップアドレスＭＣａｄｄｒをスクランブルし（例えば、チップアドレスを他のチップアドレスに転換）、他の半導体メモリチップのチップアドレスＭＣａｄｄｒを出力させるアドレススクランブラーＡＳを備える。アドレススクランブラーＡＳは、チップアドレスを変更するのに限定されず、積層されたチップの他のチップに対するアドレス（例えば、チップアドレス）のスクランブリングと共に、半導体メモリ装置ＭＤは、チップの内部のそれぞれのバンクのようなチップの部分のアドレスをスクランブリングすることができる。
【００６４】
一例において、積層された複数個の半導体メモリチップＭＣｓは、同じサイズ及び構造の保存領域を備えることが仮定される。すなわち、チップアドレスが変更されれば、アクセスが要請されたアドレスに対して、他のメモリチップの同じ保存領域がアクセスされる。
【００６５】
図１６は、図１５のアドレススクランブラーが備えられる本発明の実施形態による半導体メモリ装置を示す。図１６を参照すれば、図１５のアドレススクランブラーＡＳは、図３のように、マスターメモリチップＭＡＳに形成されるインターフェース制御回路ＩＣＣに備えられる。図１６を参照すれば、チップアドレスＭＣａｄｄｒは、複数個の半導体メモリチップそれぞれに対して相異なる値を有する。例えば、マスターメモリチップＭＡＳに対するチップアドレスＭＣａｄｄｒは“１”であり、第１スレーブメモリチップＳＬＡ１に対するチップアドレスＭＣａｄｄｒは“２”である。
【００６６】
図１６には示していないが、インターフェース制御回路ＩＣＣは、本発明の実施形態によるアドレススクランブラーＡＳにより変更されたチップアドレスＭＣａｄｄｒ´は、複数個の貫通電極ＴＳＶｓのうち一つであるチップ選択貫通電極ＣＳＴへ伝送される。ただし、インターフェース制御回路ＩＣＣを備えるマスターメモリチップＭＡＳに対するチップアドレスの伝達は、マスターメモリチップＭＡＳの内部電線（図示せず）を通じて行われる。図１６は、チップ選択貫通電極ＣＳＴが複数個の貫通電極のうち最も左側に位置するものと示しているが、これに限定されるものではない。
【００６７】
図１６は、チップ選択貫通電極ＣＳＴが一つで備えられるものと示しているが、これに限定されるものではなく、チップ選択貫通電極ＣＳＴは、チップアドレスのビット数に対応する個数で備えられてもよい。
【００６８】
以上で説明した本発明の実施形態によるアドレススクランブラーＡＳは、次の図１７Ａ、図１７Ｂ及び図１８で説明されるように、多様な形態にチップアドレスをスクランブリングできる。
【００６９】
アドレススクランブラーＡＳは、制御信号ＸＣＯＮに応答して、前記のように各チップに対して相異なる値を有するチップアドレスＭＣａｄｄｒをスクランブリングして、変更されたチップアドレスＭＣａｄｄｒ´として出力できる。一実施形態において、コントローラは、相異なるチップのフリーメモリ空間を追跡でき、もし、コントローラが第１チップの一つの領域（例えば、バンク、ブロックまたはワードライン）が過使用され、第２チップの同一領域が活用可能であれば（例えば、保存されたデータを有していない場合ならば）、次のアクセスの間に、第２チップが第１チップの代わりにアクセスされて、第１チップの過使用された領域の使用を減らすために、コントローラは、チップアドレスＭＣａｄｄｒｓを他のチップアドレスＭＣａｄｄｒｓ´にスクランブルし、第１チップの領域のデータは、第２チップの同じ領域に書き込まれる。たとえ前述したアドレス変更がチップアドレスの変更と記述されるとしても、他のチップまたは同じチップ内部のメモリバンクアドレスのような他のアドレスも同様に変更される。
【００７０】
他の例において、フリーメモリ空間を追跡する代わりに、第１チップの領域が過使用されたものと決定される場合、たとえ第２チップの新たな領域にデータが保存されているとしても、チップのうち一つの第３領域または第３チップが臨時ストレージ（例えば、バッファ）として使われる。これは、第２チップに保存されたデータがバッファに保存されてから、第１チップから第２チップにデータを移動させるためである。バッファのデータが第１チップに移動した後、チップアドレスＭＣａｄｄｒｓは、変更されたチップアドレスＭＣａｄｄｒｓ´として出力されるようにスクランブルされる。したがって、二つのメモリ領域は、次にメモリがアクセスされる時にスワップされる。
【００７１】
図１７Ａ及び図１７Ｂは、図１５のアドレススクランブラーのスクランブリング方法の例を示す。図１７Ａを参照すれば、本発明の実施形態によるアドレススクランブラーＡＳは、スクランブリング動作を行わない場合、受信されるチップアドレスＭＣａｄｄｒと同じ値のチップアドレスＭＣａｄｄｒ´を出力する。例えば、“１”の値を有する第１メモリチップに対するアドレスＭＣａｄｄｒが受信されれば、アドレススクランブラーＡＳは、第１メモリチップに対するアドレスＭＣａｄｄｒ´を“１”の値で出力する。
【００７２】
図１７Ｂを参照すれば、本発明の実施形態によるアドレススクランブラーＡＳは、制御信号ＸＣＯＮに応答して、所定のチップアドレスＭＣａｄｄｒを他のチップアドレスＭＣａｄｄｒ"にスクランブリングして出力できる。例えば、第４メモリチップに対するチップアドレス（ＭＣａｄｄｒ＝“４”）を第３メモリチップに対するチップアドレス（ＭＣａｄｄｒ´＝“３”）にスクランブリングし、第３メモリチップに対するチップアドレス（ＭＣａｄｄｒ＝“３”）を第４メモリチップに対するチップアドレス（ＭＣａｄｄｒ´＝“４”）にスクランブリングする。また、アドレススクランブラーＡＳは、第ｎ−１メモリチップに対するアドレス（ＭＣａｄｄｒ＝“ｎ−１”）を第ｎメモリチップに対するアドレス（ＭＣａｄｄｒ´＝“ｎ”）にスクランブリングし、第ｎメモリチップに対するアドレス（ＭＣａｄｄｒ＝“ｎ”）を第ｎ−１メモリチップに対するアドレス（ＭＣａｄｄｒ´＝“ｎ−１”）にスクランブリングする。
【００７３】
すなわち、本発明の実施形態によるアドレススクランブラーＡＳは、制御信号ＸＣＯＮに応答して、一部の偶数のチップアドレスを対応する奇数のチップアドレスにスクランブリングできるが、これに限定されるものではない。
【００７４】
図１８は、図１５のアドレススクランブラーの本発明の実施形態によるスクランブリング方法の他の例を示す。図１８を参照すれば、アドレススクランブラーＡＳは、第４メモリチップに対するアドレス（ＭＣａｄｄｒ＝“４”）を第２メモリチップに対するアドレス（ＭＣａｄｄｒ´＝“２”）にスクランブリングし、第２メモリチップに対するアドレス（ＭＣａｄｄｒ＝“２”）を第４メモリチップに対するアドレス（ＭＣａｄｄｒ´＝“４”）にスクランブリング（点線表示）する。しかも、他の実施形態によるアドレススクランブラーは、多様な方法のうち一つでチップアドレスをスクランブリングする。例えば、スクランブリングは、それらそれぞれの出力チップアドレスが互いにスワップされるために、単に二つの入力チップアドレスを変えるものではない。他の方式で、三つ以上の入力アドレスは、三つ以上の他の出力アドレスとなるようにスクランブリングされる。
【００７５】
かかるアドレススクランブラーのスクランブリングは、制御信号に応答して行われる。本発明の実施形態によるアドレススクランブラーＡＳを制御する制御信号ＸＣＯＮは、後述する図１９及び図２０のように、インターフェース制御回路ＩＣＣに備えられるカウンターＣＴにより生成される。
【００７６】
図１９を参照すれば、半導体メモリ装置ＭＤの外部に位置するメモリコントローラＭＣＴが、特定のアドレスＡｄｄｒを半導体メモリ装置ＭＤへ伝送する場合、カウンティング命令ＣＭＤ＿ＣＵをインターフェース制御回路ＩＣＣのカウンターＣＴへ伝送できる。すなわち、メモリコントローラＭＣＴは、伝送しようとする少なくとも一つ以上のアドレスをモニタリングできる。インターフェース制御回路ＩＣＣのカウンターＣＴは、カウンティング命令ＣＭＤ＿ＣＵが任意の回数以上に受信されれば、制御信号ＸＣＯＮを生成してアドレススクランブラーＡＳへ伝送できる。制御信号ＸＣＯＮは、アドレススクランブラーＡＳに、アドレスを他のアドレスにスクランブルするように指示できる。例えば、カウンターＣＴにより、低いカウンターを有するアドレスのチップのような他のチップにアドレススワップが行われる。
【００７７】
一方、図２０を参照すれば、インターフェース制御回路ＩＣＣのカウンターＣＴにアドレスＡｄｄｒが直接受信される。この場合、インターフェース制御回路ＩＣＣのカウンターＣＴは、受信されるアドレスをモニタリングして、任意のアドレスに対するアクセスが任意の回数以上に受信されれば、制御信号ＸＣＯＮを生成して、アドレススクランブラーＡＳへ伝送できる。
【００７８】
前述した図１９及び図２０のカウンティングは、他のタイプのプロセスに対するアドレスをカウントできる。特に、一例において、カウンティングは、典型的に半導体メモリ装置により生産される熱の増加を引き起こすメモリアクセスに基づく。例えば、インターフェース制御回路ＩＣＣは、単位時間に対するメモリアクセスの回数に基づく。または、インターフェース制御回路ＩＣＣは、同じ領域に書き込み及び／またはアクセスが連続して反復的に発生する場合のように、連続的な書き込み回数または少なくとも一つのメモリ位置へのアクセス回数に基づく。
【００７９】
一例において、制御信号ＸＣＯＮは、スクランブリングの実行如何と共に、スクランブリング方式についての情報も含む。例えば、図１７Ｂ及び図１８のようなスクランブリング方式のうち、どの方式でスクランブリングを行うかについての情報を含むこともできる。
【００８０】
一例において、図１９及び図２０のカウンターＣＴは、本発明の実施形態による半導体メモリ装置への電源供給が中断されるとしても、カウンティングした値を維持できるように、アンチヒューズ、Ｅ・ヒューズ及び不揮発性メモリなどの保存領域ＳＴＲを備え、これにアドレスについてのカウンティング結果を保存できる。また、一例において、結合を有したアドレスへの書き込み／アクセスを経路変更する回路は、前述したカウント及び制御信号ＸＣＯＮに基づいたスクランブリングの具現に使われる。
【００８１】
再び図１５を参照すれば、アドレススクランブラーＡＳは、チップアドレスを受信するものと説明された。さらに、アドレススクランブラーＡＳが備えられるインターフェース制御回路ＩＣＣは、図２１に示したように、外部入出力部ＥＩＯ（図１）を通じて受信される外部アドレスＡｄｄｒをデコーディングするデコーダＤＥをさらに備える。図２１を参照すれば、デコーダＤＥは、外部アドレスＡｄｄｒの特定のビットをチップアドレスＭＣａｄｄｒとして抽出して、アドレススクランブラーＡＳへ伝送できる。この時、特定のビットは、外部アドレス（Ａｄｄｒ［ｍ：０］、ｍは自然数）の最上位ビット（Ａｄｄｒ［ｍ：ｍ−ｉ］，ｉは、ｍ以下の自然数）でありうる。これについてのさらに詳細な例は後述する。
【００８２】
アドレススクランブラーＡＳから出力されるチップアドレスＭＣａｄｄｒ´は、該アドレスに対応するチップへ伝送される。同様に、インターフェース制御回路ＩＣＣは、外部アドレスＡｄｄｒからチップアドレスＭＣａｄｄｒを示すビットを除いた内部アドレスＡｄｄｒ´を、該アドレスに対応する保存領域へ伝送できる。
【００８３】
図２２Ａ及び図２２Ｂは、図１９の受信されるアドレスに含まれるチップアドレスの例を示す図面である。図２２を参照すれば、積層される４個の半導体メモリチップＭＣｓに対するチップアドレスＭＣａｄｄｒは、それぞれアドレスＡｄｄｒの最上位の二つのビットで表現される。例えば、第１メモリチップＭＣ１に対するチップアドレスＭＣａｄｄｒは、受信されるアドレスＡｄｄｒの最上位の２ビットＡｄｄｒ［ｍ：ｍ−１］が示す“００”であり、第２メモリチップＭＣ２に対するチップアドレスＭＣａｄｄｒは、受信されるアドレスＡｄｄｒの最上位の２ビットＡｄｄｒ［ｍ：ｍ−１］が示す“０１”である。同様に、第３メモリチップＭＣ３に対するチップアドレスＭＣａｄｄｒは、受信されるアドレスＡｄｄｒの最上位の２ビットＡｄｄｒ［ｍ：ｍ−１］が示す“１０”であり、第４メモリチップＭＣ４に対するチップアドレスＭＣａｄｄｒは、受信されるアドレスＡｄｄｒの最上位の２ビットＡｄｄｒ［ｍ：ｍ−１］が示す“１１”である。
【００８４】
図２２Ｂを参照すれば、積層される８個の半導体メモリチップＭＣｓに対するチップアドレスＭＣａｄｄｒは、それぞれアドレスＡｄｄｒの最上位の３ビットで表現される。例えば、第１メモリチップＭＣ１に対するチップアドレスＭＣａｄｄｒは、受信されるアドレスＡｄｄｒの最上位の３ビットＡｄｄｒ［ｍ：ｍ−２］が示す“０００”であり、第２メモリチップＭＣ２に対するチップアドレスＭＣａｄｄｒは、受信されるアドレスＡｄｄｒの最上位の３ビットＡｄｄｒ［ｍ：ｍ−２］が示す“００１”である。そして、第３メモリチップＭＣ３に対するチップアドレスＭＣａｄｄｒは、受信されるアドレスＡｄｄｒの最上位の３ビットＡｄｄｒ［ｍ：ｍ−２］が示す“０１０”であり、第４メモリチップＭＣ４に対するチップアドレスＭＣａｄｄｒは、受信されるアドレスＡｄｄｒの最上位の３ビットＡｄｄｒ［ｍ：ｍ−２］が示す“０１１”である。同様に、第５メモリチップＭＣ３ないし第８メモリチップＭＣ８に対するチップアドレスＭＣａｄｄｒは、それぞれアドレスの最上位の３ビットＡｄｄｒ［ｍ：ｍ−２］が示す“１００”，“１０１”，“１１０”及び“１１１”である。
【００８５】
図２３及び図２４は、本発明の実施形態による、図１５のアドレススクランブラーを備える半導体メモリ装置を示す。
【００８６】
図２３を参照すれば、図１５のアドレススクランブラーＡＳは、図９のように、インターフェースチップＩＣに形成されるインターフェース制御回路ＩＣＣに備えられる。図２４を参照すれば、図１５のアドレススクランブラーＡＳは、図１４のように、バッファチップＢＣに形成されるインターフェース制御回路ＩＣＣに備えられる。
【００８７】
図２３のインターフェースチップＩＣ及び図２４のバッファチップＢＣに備えられるアドレススクランブラーＡＳは、図１６のマスターメモリチップＭＡＳに備えられるアドレススクランブラーＡＳと同じ構造及び機能を有する。ただし、マスターメモリチップＭＡＳに備えられる場合と異なり、インターフェースチップＩＣ及びバッファチップＢＣにアドレススクランブラーＡＳが備えられる場合、あらゆる半導体メモリチップに対するチップアドレスＭＣａｄｄｒがチップ選択貫通電極ＣＳＴへ伝送できる。
【００８８】
前述したように、本発明の実施形態による半導体メモリ装置は、チップを表すチップアドレスをスクランブリングして、積層される複数個の半導体メモリチップのうち、一部のメモリチップへのアクセス集中時に発生するメモリ装置の不良を防止できる。さらに、本発明の実施形態による半導体メモリ装置は、次の図２５などで説明されるように、バンクを表すバンクアドレスをスクランブリングして、積層される複数個の半導体メモリチップのバンクのうち、一部のバンクへのアクセス集中を防止できる。
【００８９】
図２５Ａ及び図２５Ｂは、それぞれの半導体メモリチップが複数個のバンクで構成される図１の半導体メモリ装置についての例を示す。図２５Ａを参照すれば、積層される半導体メモリチップＭＣ１，ＭＣ２，ＭＣ３，…，ＭＣｎは、それぞれ二つのバンクを備える。例えば、第１メモリチップＭＣ１は、第１バンクＢＫ１及び第２バンクＢＫ２を備え、第２メモリチップＭＣ２は、第３バンクＢＫ３及び第４バンクＢＫ４を備えるが、これに限定されるものではない。本発明の実施形態による半導体メモリ装置ＭＤは、図２５Ｂに示したように、各半導体メモリチップごとに４個以上のバンクを備えてもよい。
【００９０】
図２６は、本発明の実施形態による、図２５Ａまたは図２５Ｂの半導体メモリ装置に備えられるアドレススクランブラーを示す。図２５及び図２６を参照すれば、アドレススクランブラーＡＳは、チップアドレスＭＣａｄｄｒ及び／またはバンクアドレスＢＡａｄｄｒに対するスクランブリングを行える。すなわち、図２６のアドレススクランブラーＡＳは、特定のバンクに対するアクセスが他のバンクに比べて頻繁に発生する場合、該バンクの劣化を防止するために、バンクアドレスＢＡａｄｄｒに対しても前述したスクランブリング動作を行える。
【００９１】
例えば、アドレススクランブラーＡＳは、スクランブリングが要求されない場合、図２７Ａに示したような動作を行え、スクランブリングが要求される場合、制御信号ＸＣＯＮに応答して、図２７Ｂに示したような動作を行える。すなわち、アドレススクランブラーＡＳは、第３バンクに対するバンクアドレス（ＢＡａｄｄｒ＝“３”）を第２バンクに対するバンクアドレス（ＢＡａｄｄｒ´＝“２”）にスクランブリングし、第２バンクに対するバンクアドレス（ＢＡａｄｄｒ＝“２”）を第３バンクに対するバンクアドレス（ＢＡａｄｄｒ´＝“３”）にスクランブリングする。
【００９２】
本発明の実施形態によるアドレススクランブラーＡＳは、チップアドレスＭＣａｄｄｒ及び／またはバンクアドレスＢＡａｄｄｒに対するスクランブリングを行う場合、図２８に示したように、チップアドレスＭＣａｄｄｒ及び／またはバンクアドレスＢＡａｄｄｒは、図２６のアドレススクランブラーＡＳに入力される。
【００９３】
本発明の実施形態によるアドレススクランブラーは、前述したチップアドレス及び／またはバンクアドレスに限定されず、図２９Ａまたは図２９Ｂに示したように、積層される複数個の半導体メモリチップの保存領域のうち、第１保存領域Ａに対するアドレスを他の保存領域Ｂに対するアドレスにスクランブリングする。第１保存領域Ａ及び第２保存領域Ｂは、同じ半導体メモリチップに位置するか（図２９Ａ）、または、異なる半導体メモリチップに位置する（図２９Ｂ）。
【００９４】
図３０は、本発明の実施形態による、図７及び図１０に示したように、複数個で備えられるインターフェース制御回路それぞれに備えられるアドレススクランブラーの例を示す。図３０を参照すれば、アドレススクランブラーＡＳ１，ＡＳ２は、それぞれ対応するインターフェース制御回路ＩＣＣ１，ＩＣＣ２に備えられる。すなわち、外部からアドレスＡｄｄｒが受信されれば、第１インターフェース制御回路ＩＣＣ１によりインターフェーシングが制御される半導体メモリ装置に対するアドレスは、第１アドレススクランブラーＡＳ１によりスクランブリングされる。同様に、第２インターフェース制御回路ＩＣＣ２によりインターフェーシングが制御される半導体メモリ装置に対するアドレスは、第２アドレススクランブラーＡＳ２によりスクランブリングされる。
【００９５】
前述したように、本発明の実施形態によるアドレススクランブラーは、受信されるアドレスをスクランブリングすることで、積層される複数個の半導体メモリチップ、バンクまたは保存領域のうち、特定の半導体メモリチップ、バンクまたは保存領域へのアクセス集中などによる劣化を防止できる。しかし、以下で説明するアドレス変換は、また、チップのスタックを備えていないか、または貫通電極を備えていないシステムで使われる。例えば、前述したアドレス変換は、ワイヤーボンディングを通じて連結されるチップのスタックを含むか、または積層構造でなく、ボードまたは基板に配置される複数のチップを通じて連結される半導体装置に使われる。しかも、アドレス変換は、シングルチップの他のメモリバンクまたは他のメモリ領域間のようなシングルチップの内部で発生することもある。
【００９６】
図３１は、本発明の実施形態による、図１のインターフェース制御回路に備えられるリフレッシュ制御器を示すブロック図である。図１の半導体メモリチップＭＣｓは、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）でありうる。この場合、ＤＲＡＭである半導体メモリチップに対して周期的にリフレッシュが行われねばならない。しかし、積層された複数個の半導体メモリチップＭＣｓに対して同時にリフレッシュが行われれば、ノイズが発生しうる。かかるノイズを減らすために、一例において、インターフェース制御回路ＩＣＣは、リフレッシュ命令ＣＭＤ＿Ｒｅｆｒに応答して、半導体メモリチップＭＣｓの積層された構造を異なる時間でリフレッシュするリフレッシュ制御器ＲＣを備える。
【００９７】
図３２を参照すれば、図３１のリフレッシュ制御器ＲＣにリフレッシュ命令ＣＭＤ＿Ｒｅｆｒが受信されれば、一例において、リフレッシュ制御器ＲＣは、順次に発生するパルスからなるリフレッシュ信号ＸＲｅｆｒ、及び該リフレッシュ信号ＸＲｅｆｒの対応するパルスの区間（該パルスの立ち上がりエッジから次のパルスの立ち上がりエッジまでの区間、すなわち、Ｔｒｅｆ１，Ｔｒｅｆ２，…，Ｔｒｅｆ２ｉ＋１）に、特定の半導体メモリチップＭＣａ，ＭＣｂ，…，ＭＣｃ（ａ，ｂ及びｃは、それぞれｎ（ｎは、備えられる半導体メモリチップの個数）以下の任意の自然数）を活性化するチップ選択信号ＣＳＥＬを生成する。
【００９８】
以下では、本発明の実施形態によるリフレッシュ制御器ＲＣについて、具体的な例を挙げてさらに詳細に説明する。
【００９９】
図３３を参照すれば、本発明の実施形態による半導体メモリ装置ＭＤは、インターフェース制御回路ＩＣＣを備える一つのマスターメモリチップＭＡＳと、三つのスレーブメモリチップＳＬＡ１ないしＳＬＡ３とを備える。前述したように、図３３のリフレッシュ制御器ＲＣにリフレッシュ命令ＣＭＤ＿Ｒｅｆｒが受信されれば、リフレッシュ制御器ＲＣは、順次に生成されるパルスからなるリフレッシュ信号ＸＲｅｆｒ、及び該リフレッシュ信号ＸＲｅｆｒの対応するパルスの区間に、対応する半導体メモリチップを活性化するチップ選択信号ＣＳＥＬを生成する。
【０１００】
一例において、リフレッシュ信号ＸＲｅｆｒは、チップのスタックを貫通し、命令語を伝送する命令語貫通電極ＣＭＴへ伝送され、チップ選択信号ＣＳＥＬは、チップアドレスＭＣａｄｄｒが伝送され、チップのスタックを貫通するチップ選択貫通電極ＣＳＴへ伝送される。図３３のように、インターフェース制御回路ＩＣＣがマスターメモリチップＭＡＳに備えられる場合、マスターメモリチップＭＡＳに対するチップ選択信号ＣＳＥＬ値の伝達は、前述したように内部電線による。
【０１０１】
一例において、選択器ＭＵＸは、インターフェース制御回路ＩＣＣに備えられる。選択器ＭＵＸは、リフレッシュが行われる時には、リフレッシュ制御器ＲＣからチップ選択信号ＣＳＥＬを受信して、チップ選択信号ＣＳＥＬをチップ選択貫通電極ＣＳＴへ伝送する。チップ選択貫通電極ＣＳＴを通じてチップ選択信号ＣＳＥＬを受信する半導体メモリチップＭＡＳ，ＳＬＡ１，ＳＡＬ２，ＳＬＡ３のうち、チップ選択信号ＣＳＥＬに対応する半導体メモリチップが活性化される。選択器ＭＵＸは、リフレッシュが行われなければ、チップアドレスＭＣａｄｄｒをチップ選択貫通電極ＣＳＴへ伝送する。
【０１０２】
図３３には示していないが、インターフェース制御回路ＩＣＣは、前述した図２１のように、外部アドレスＡｄｄｒからチップアドレスＭＣａｄｄｒをデコーディングするデコーダＤＥをさらに備える。
【０１０３】
図３３のリフレッシュ制御器ＲＣにリフレッシュ命令ＣＭＤ＿Ｒｅｆｒが受信されれば、図３４に示したように、リフレッシュ制御器ＲＣは、同じ周期Ｔｒｅｆを有して半導体メモリチップの個数と同じ個数のパルスで生成されるリフレッシュ信号ＸＲｅｆｒを出力できる。そして、リフレッシュ信号ＸＲｅｆｒに対応して、チップ選択信号ＣＳＥＬが、積層された順序による４個の半導体メモリチップＭＡＳ，ＳＬＡ１，ＳＡＬ２，ＳＬＡ３それぞれに対して順次に生成される。
【０１０４】
各チップ選択信号ＣＳＥＬは、２ビットで生成される。４個の半導体メモリチップＭＡＳ，ＳＬＡ１，ＳＡＬ２，ＳＬＡ３が、図２２Ａのように積層された順序によって“００”，“０１”，“１０”及び“１１”のチップ識別子（チップアドレス）値を有するならば、チップ選択信号ＣＳＥＬは、図３４に示したように、順次に“００”，“０１”，“１０”及び“１１”の値を有する。
【０１０５】
他の例において、図３３のリフレッシュ制御器ＲＣにリフレッシュ命令ＣＭＤ＿Ｒｅｆｒが受信されれば、図３５に示したように、半導体メモリチップの個数より小さい二つのパルスを有するリフレッシュ信号ＸＲｅｆｒを生成することもできる。この場合、チップ選択信号ＣＳＥＬは、リフレッシュ信号ＸＲｅｆｒの二つのパルスに対応して二回のみ生成される。すなわち、図３５のリフレッシュ制御器ＲＣは、二つの半導体メモリチップが同時にリフレッシュ動作を行った後、残りの二つの半導体メモリチップに対して同時にリフレッシュ動作を行える。この時、４個の半導体メモリチップＭＡＳ，ＳＬＡ１，ＳＡＬ２，ＳＬＡ３が、図２２Ａのように積層された順序によって“００”，“０１”，“１０”及び“１１”のチップ識別子（チップアドレス）値を有するならば、チップ選択信号ＣＳＥＬは、図３５に示したように、マスターメモリチップＭＡＳ及び第１スレーブメモリチップＳＬＡ１に対して“０”の値で表れ、第２スレーブメモリチップＳＬＡ２及び第３スレーブメモリチップＳＬＡ３に対して“１”の値で表れる。
【０１０６】
図３４及び図３５を参照すれば、リフレッシュ信号ＸＲｅｆｒが同じ周期Ｔｒｅｆを有するパルスで生成される例を示したが、これに限定されるものではない。例えば、図３６を参照すれば、特定の半導体メモリチップ、例えば、チップ選択信号ＣＳＥＬが“１０”で表す半導体メモリチップに対しては、他の半導体メモリチップと異なる時間にリフレッシュ動作を行える。例えば、他の半導体メモリチップより相対的に性能が劣化した半導体メモリチップに対するリフレッシュ時間をさらに長く設定できる。
【０１０７】
図３４及び図３５の例を参照すれば、半導体メモリチップは、積層された順序によってそれぞれリフレッシュされるか、または積層された順序によって複数個が同時にリフレッシュされるが、これに限定されるものではない。図３７を参照すれば、４個の半導体メモリチップＭＡＳ，ＳＬＡ１，ＳＡＬ２，ＳＬＡ３が、図２２Ａのように積層された順序によって“００”，“０１”，“１０”及び“１１”のチップ識別子（チップアドレス）値を有する場合、半導体メモリチップが積層された順序と関係なく、任意にリフレッシュ動作が行われることもある。例えば、チップ選択信号ＣＳＥＬが、図３７のように“００”，“１１”，“１０”及び“０１”の順序で生成されるので、この順序によって、該半導体メモリチップに対するリフレッシュ動作が行われる。
【０１０８】
図３８は、本発明の実施形態による図３１のリフレッシュ制御器が備えられる半導体メモリ装置を示す。一例において、図３８の半導体メモリ装置ＭＤは、備えるスレーブメモリチップの個数を除いては、図３３の半導体メモリ装置ＭＤと同一である。図３８を参照すれば、半導体メモリ装置ＭＤは、一つのマスターメモリチップＭＡＳと、７個のスレーブメモリチップＳＬＡ１ないしＳＬＡ７とを備える。一例において、リフレッシュ制御器ＲＣを備えるインターフェース制御回路ＩＣＣの動作は、一つのリフレッシュ命令に対して生成されるパルスの数及びリフレッシュされる半導体メモリチップの個数が異なるだけであり、その構造及び動作は、三つのスレーブメモリチップＳＬＡ１ないしＳＬＡ３を備える場合と同一である。例えば、図３９に示したように、リフレッシュ制御器ＲＣは、リフレッシュ命令ＣＭＤ＿Ｒｅｆｒが受信されれば、同じ周期Ｔｒｅｆを有して半導体メモリチップの個数と同じ個数のパルスが生成されるリフレッシュ信号ＸＲｅｆｒを出力できる。そして、リフレッシュ信号ＸＲｅｆｒに対応して、チップ選択信号ＣＳＥＬが、積層された順序による８個の半導体メモリチップＭＡＳ，ＳＬＡ１ないしＳＬＡ７それぞれに対して順次に生成される。この場合、８個の半導体メモリチップＭＡＳ，ＳＬＡ１ないしＳＬＡ７それぞれを表すチップ識別子は、図２２Ｂと同様である。
【０１０９】
図３２ないし図３９で説明したように、各チップは、リフレッシュ命令を受信し、他のチップと比較される順次的な順序でリフレッシュ手順が行われる。例えば、チップがアドレスビット（図３４及び図３５を参照）により識別される状況で、特定のチップは、リフレッシュ命令を受信し、開始し、他のチップに先立ってリフレッシュを完了する。リフレッシュの順序がチップのアドレス（例えば、“００”，“０１”，“１０”及び“１１”）に対応するが、他の順序に代替されうる。また、特定のチップは、リフレッシュ命令及びリフレッシュ動作を同時に行うことで、同時にリフレッシュされる。しかも、特定の実施形態によれば、チップがリフレッシュ命令を順次に受信し、リフレッシュを分離して行うとしても、一部の他のチップに対するリフレッシュ命令は、リフレッシュ手順を終了した以前のチップに先立って受信される。このように、複数のチップは、たとえリフレッシュ命令を同時に受信しないか、またはリフレッシュを同時に開始しないとしても、同じ時間にリフレッシュを行える。
【０１１０】
半導体メモリチップのリフレッシュ順序は、他のパターンを含む。例えば、前述したように、順序は、異なるチップに割り当てられたチップＩＤによる。他の場合、チップは、チップをリフレッシュする順序を制御するレジスタのようなモードレジスタセット（ＭＲＳ）の制御順序に関連される。他の例において、リフレッシュは、半導体メモリチップ内のメモリバンクに基づいて決定される。
【０１１１】
以上では、一つのマスターメモリチップを有する半導体メモリ装置において、マスターメモリチップに形成されるインターフェース制御回路に備えられるリフレッシュ制御器に限って記述されたが、これに限定されるものではない。本発明の実施形態によるリフレッシュ制御器ＲＣは、インターフェースチップまたはバッファチップに形成されるインターフェース制御回路ＩＣＣにも備えられる。また、図２５のように、積層された半導体メモリチップが複数個のバンクを有する場合、バンクごとにリフレッシュを順次にまたは任意に行える。
【０１１２】
一例において、図４０に示したように、複数個のインターフェース制御回路ＩＣＣ１，ＩＣＣ２が備えられる場合、それぞれのインターフェース制御回路に別に備えられる。例えば、第１インターフェース制御回路ＩＣＣ１に第１リフレッシュ制御器ＲＣ１が備えられ、第２インターフェース制御回路ＩＣＣ２に第２リフレッシュ制御器ＲＣ２が備えられる。第１リフレッシュ制御器ＲＣ１は、リフレッシュ命令ＣＭＤ＿Ｒｅｆｒを受信して、第１インターフェース制御回路ＩＣＣ１によりインターフェースが行われる半導体メモリチップに対するリフレッシュ信号ＸＲｅｆｒ１及びチップ選択信号ＣＳＥＬ１を生成できる。同様に、第２リフレッシュ制御器ＲＣ２は、リフレッシュ命令ＣＭＤ＿Ｒｅｆｒを受信して、第２インターフェース制御回路ＩＣＣ２によりインターフェースが行われる半導体メモリチップに対するリフレッシュ信号ＸＲｅｆｒ２及びチップ選択信号ＣＳＥＬ２を生成できる。
【０１１３】
このように、本発明の実施形態によるリフレッシュ制御器は、複数個の半導体メモリチップに対するリフレッシュ動作を順次にまたは任意に行うことで、同時にあらゆる半導体メモリチップに対するリフレッシュ動作を行うことによるノイズの発生などを防止できる。
【０１１４】
図４１は、図１のインターフェース制御回路ＩＣＣが、前述した入出力インターフェース部ＵＩ、アドレススクランブラーＡＳ及びリフレッシュ制御器ＲＣのうち少なくとも二つ以上備える例を示す。図４１Ａは、図１のインターフェース制御回路ＩＣＣが、入出力インターフェース部ＵＩ及びアドレススクランブラーＡＳを備える場合を示す。図４１Ｂは、図１のインターフェース制御回路ＩＣＣが、入出力インターフェース部ＵＩ及びリフレッシュ制御器ＲＣを備える場合を示す。図４１Ｃは、入出力インターフェース部ＵＩ、アドレススクランブラーＡＳ及びリフレッシュ制御器ＲＣをいずれも備える例を示す。
【０１１５】
図４２は、図４１Ｃのようなインターフェース制御回路を備える半導体メモリ装置の一例を示す図面である。図４２を参照すれば、半導体メモリチップＭＣ、及びこれに係わるインターフェース制御回路ＩＣＣが示される。半導体メモリチップＭＣは、図１の保存領域に対応するコア（例えば、ＤＲＡＭコア）、アドレスＡｄｄｒをデコーディングして、対応するメモリセルなどを活性化するローデコーダＲＯＷＤＥＣ及びカラムデコーダＣＯＬＤＥＣ、コアから読み取られるデータをセンシングするセンサーＩＯＳＡ、及びデータの入出力を行う入出力ドライバＩＯＤＲＶを備える。
【０１１６】
図４１Ｃのインターフェース制御回路ＩＣＣは、入出力インターフェース部ＩＵ、アドレススクランブラーＡＳ及びリフレッシュ制御器ＲＣを備える。入出力インターフェース部ＩＵは、データ入出力部ＤＱ，ＤＱＳを通じてデータＳＩＧ１，ＳＩＧ４を外部と送受信する。インターフェース制御回路ＩＣＣの各回路へクロックＣＬＫを伝送するクロック部ＣＬＫ、及び命令語ＣＭＤをデコーディングする命令語デコーダＣＭＤＤＥＣをさらに備える。
【０１１７】
図４３は、本発明の実施形態による、図１の半導体メモリチップの多様な種類を示す図面である。本発明の実施形態による半導体メモリ装置ＭＤは、揮発性メモリまたは不揮発性メモリを半導体メモリチップとして備える。例えば、本発明の実施形態による半導体メモリ装置ＭＤは、ＤＲＡＭである半導体メモリチップを備えるか（図４３Ａ、またはＰＲＡＭ（Ｐｈａｓｅ−ｃｈａｎｇｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）である半導体メモリチップを備えるか（図４３Ｂ）、またはＲＲＡＭ（Ｒｅｓｉｓｔｖｉｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）である半導体メモリチップを備える（図４３Ｃ）。さらに、本発明の実施形態による半導体メモリ装置ＭＤは、相異なる種類の半導体メモリを半導体メモリチップとして備えることもできる（図４３Ｄ）。
【０１１８】
図４４は、本発明の実施形態による、図１の半導体メモリ装置を複数個備える半導体メモリモジュールを概略的に示すブロック図である。
【０１１９】
図４４を参照すれば、本発明の実施形態による半導体メモリモジュールＭＵは、ｘ（ｘは、２以上の整数）個の半導体メモリ装置ＭＤ１，…，ＭＤｘを備える。図４４の半導体メモリモジュールＭＵに備えられる半導体メモリ装置が、本発明の実施形態によるインターフェース制御回路をマスターメモリチップに備える場合、図４４の半導体メモリモジュールＭＵは、図４５Ａまたは図４５Ｂの通りである。具体的に、図４４の半導体メモリモジュールＭＵは、図４４の半導体メモリモジュールＭＵが二つの半導体メモリ装置を備える場合、図４５Ａの通りである。図４５Ａを参照すれば、半導体メモリ装置ＭＡＳ１，ＭＡＳ２それぞれは、一つのマスターメモリチップと三つのスレーブチップとを備える。特に、図４５Ａの第１半導体メモリ装置ＭＤ１は、第１マスターメモリチップＭＡＳ１に備えられる第１インターフェース制御回路ＩＣＣ１を通じて信号の送受信が制御される三つのスレーブメモリチップＳＬＡ１ないしＳＬＡ３を備える。同様に、図４５の第２半導体メモリ装置ＭＤ２は、第２マスターメモリチップＭＡＳ２に備えられる第１インターフェース制御回路ＩＣＣ２を通じて信号の送受信が制御される三つのスレーブメモリチップＳＬＡ４ないしＳＬＡ６を備える。
【０１２０】
また、図４４の半導体メモリモジュールＭＵが４個の半導体メモリ装置を備える場合、半導体メモリモジュールＭＵは、図４５Ｂの通りである。具体的に、図４４の半導体メモリモジュールＭＵの４個の半導体メモリ装置ＭＤ１ないしＭＤ４は、それぞれ対応するインターフェース制御回路ＩＣＣ１ないしＩＣＣ４を備えるマスターメモリチップＭＡＳ１ないしＭＡＳ４を備える。
【０１２１】
本発明の実施形態による半導体メモリ装置についての説明から、図４５Ａまたは図４５Ｂと異なる個数のスレーブメモリチップを備えるか、または各半導体メモリ装置が二つ以上のマスターメモリチップを備える半導体メモリモジュールを容易に実施できるので、これについての詳細な説明は省略する。
【０１２２】
一例において、図４４の半導体メモリモジュールＭＵに備えられる半導体メモリ装置が、本発明の実施形態によるインターフェース制御回路を半導体メモリチップと別個のチップとして備えられるインターフェースチップに備える場合、図４４の半導体メモリモジュールＭＵは、図４６Ａまたは図４６Ｂの通りである。特に、図４４の半導体メモリモジュールＭＵが二つの半導体メモリ装置を備える場合、半導体メモリモジュールＭＵの構造は、図４６Ａの通りである。同様に、図４４の半導体メモリモジュールＭＵが４個の半導体メモリ装置を備える場合、半導体メモリモジュールＭＵの構造は、図４６Ｂの通りである。図４６Ａまたは図４６Ｂの半導体メモリモジュールＭＵは、図４５Ａまたは図４５Ｂの半導体メモリモジュールＭＵについての記載から容易に実施できるので、これについてのさらに詳細な説明は省略する。
【０１２３】
図４７ないし図５２は、本発明の実施形態による半導体メモリシステムを示す図面である。図４７ないし図５２を参照すれば、本発明の実施形態による半導体メモリシステムＭＳは、ボードＢＤ上に備えられる複数個の半導体メモリモジュールＭＵ１ないしＭＵｋ及びメモリコントローラＭＣＴを備える。半導体メモリモジュールＭＵ１ないしＭＵｋそれぞれは、前述した図４４の半導体メモリモジュールＭＵの通りであり、メモリコントローラＭＣＴは、図１のメモリコントローラＭＣＴでありうる。
【０１２４】
図４７及び図４８の各メモリコントローラＭＣＴは、半導体メモリモジュールＭＵ１ないしＭＵｋと外部の回路（例えば、プロセッサ）との間のインターフェースを行う入出力インターフェース部ＩＵを備える。特に、図４８の半導体メモリシステムＭＳの場合、半導体メモリモジュールＭＵ１ないしＭＵｋも、それぞれ内部に備えられる半導体メモリ装置（図４４を参照）とメモリコントローラＭＣＴとの間のインターフェースを行う入出力インターフェース部ＩＵを備える。
【０１２５】
図４９及び図５０の各メモリコントローラＭＣＴは、第２制御信号ＸＣＯＮ２に応答して、半導体メモリ装置を識別するモジュールアドレスＭＤａｄｄｒに対するスクランブリングを行って（ＭＤａｄｄｒをＭＤａｄｄｒ´に変換）、特定の半導体メモリモジュールへのアクセス集中を防止できるように、アドレススクランブラーＡＳを備える。特に、図５０の半導体メモリシステムＭＳの場合、半導体メモリモジュールＭＵ１ないしＭＵｋも、それぞれアドレススクランブラーＡＳを備えて、含む半導体メモリ装置（図４４を参照）に対するアドレスを変換することで、特定の半導体メモリ装置へのアクセス集中を防止できる。
【０１２６】
図５１及び図５２の各メモリコントローラＭＣＴは、図４４に示したように、半導体メモリモジュールＭＵ１ないしＭＵｋを識別するモジュール選択信号ＭＳＥＬを生成することで、半導体メモリ装置に対して順次にまたは任意にリフレッシュを行えるリフレッシュ制御器ＲＣを備える。
【０１２７】
図４７ないし図５２の入出力インターフェース部ＩＵ、アドレススクランブラーＡＳ及びリフレッシュ制御器ＲＣは、それぞれ前述した図３の入出力インターフェース部ＩＵ、図１５のアドレススクランブラーＡＳ及び図３１のリフレッシュ制御器ＲＣと類似して動作できる。さらに、図示していないが、本発明の実施形態による半導体メモリシステムのメモリコントローラは、図４２のように、入出力インターフェース部ＩＵ、アドレススクランブラーＡＳ及びリフレッシュ制御器ＲＣをいずれも備えるインターフェース制御回路ＩＣＣを備えることもできる。
【０１２８】
以上のように、図面と明細書で最適の実施形態が開示された。ここで、特定の用語が使われたが、これは単に本発明を説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者であれば、これから多様な変形及び均等な他の実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的な保護範囲は、特許請求の範囲の技術的思想により決まらねばならない。
【産業上の利用可能性】
【０１２９】
本発明は、半導体メモリ装置関連の技術分野に適用可能である。
【符号の説明】
【０１３０】
ＡＲＹ  保存領域
ＩＣＣ  インターフェース制御回路
ＩＩＯ  内部入出力部
ＥＩＯ  外部入出力部
ＭＣＴ  メモリコントローラ
ＭＤ  半導体メモリ装置
ＭＣｓ  半導体メモリチップ
ＳＩＧ  信号
【図１】
0006053268.tif 000002
【図２Ａ】
0006053268.tif 000003
【図２Ｂ】
0006053268.tif 000004
【図２Ｃ】
0006053268.tif 000005
【図３】
0006053268.tif 000006
【図４】
0006053268.tif 000007
【図５】
0006053268.tif 000008
【図６Ａ】
0006053268.tif 000009
【図６Ｂ】
0006053268.tif 000010
【図６Ｃ】
0006053268.tif 000011
【図７】
0006053268.tif 000012
【図８】
0006053268.tif 000013
【図９】
0006053268.tif 000014
【図１０Ａ】
0006053268.tif 000015
【図１０Ｂ】
0006053268.tif 000016
【図１０Ｃ】
0006053268.tif 000017
【図１１】
0006053268.tif 000018
【図１２】
0006053268.tif 000019
【図１３】
0006053268.tif 000020
【図１４】
0006053268.tif 000021
【図１５】
0006053268.tif 000022
【図１６】
0006053268.tif 000023
【図１７Ａ】
0006053268.tif 000024
【図１７Ｂ】
0006053268.tif 000025
【図１８】
0006053268.tif 000026
【図１９】
0006053268.tif 000027
【図２０】
0006053268.tif 000028
【図２１】
0006053268.tif 000029
【図２２Ａ】
0006053268.tif 000030
【図２２Ｂ】
0006053268.tif 000031
【図２３】
0006053268.tif 000032
【図２４】
0006053268.tif 000033
【図２５Ａ】
0006053268.tif 000034
【図２５Ｂ】
0006053268.tif 000035
【図２６】
0006053268.tif 000036
【図２７Ａ】
0006053268.tif 000037
【図２７Ｂ】
0006053268.tif 000038
【図２８】
0006053268.tif 000039
【図２９Ａ】
0006053268.tif 000040
【図２９Ｂ】
0006053268.tif 000041
【図３０】
0006053268.tif 000042
【図３１】
0006053268.tif 000043
【図３２】
0006053268.tif 000044
【図３３】
0006053268.tif 000045
【図３４】
0006053268.tif 000046
【図３５】
0006053268.tif 000047
【図３６】
0006053268.tif 000048
【図３７】
0006053268.tif 000049
【図３８】
0006053268.tif 000050
【図３９】
0006053268.tif 000051
【図４０】
0006053268.tif 000052
【図４１Ａ】
0006053268.tif 000053
【図４１Ｂ】
0006053268.tif 000054
【図４１Ｃ】
0006053268.tif 000055
【図４２】
0006053268.tif 000056
【図４３Ａ】
0006053268.tif 000057
【図４３Ｂ】
0006053268.tif 000058
【図４３Ｃ】
0006053268.tif 000059
【図４３Ｄ】
0006053268.tif 000060
【図４４】
0006053268.tif 000061
【図４５Ａ】
0006053268.tif 000062
【図４５Ｂ】
0006053268.tif 000063
【図４６Ａ】
0006053268.tif 000064
【図４６Ｂ】
0006053268.tif 000065
【図４７】
0006053268.tif 000066
【図４８】
0006053268.tif 000067
【図４９】
0006053268.tif 000068
【図５０】
0006053268.tif 000069
【図５１】
0006053268.tif 000070
【図５２】
0006053268.tif 000071