(57)【特許請求の範囲】
【請求項１】
メイン領域およびセンス領域を含む第１導電型の半導体基板と、
前記第１導電型の半導体基板の前記メイン領域および前記センス領域にそれぞれ設けられており、金属−絶縁体−半導体電界効果トランジスタを有する複数の単位セルであって、前記センス領域に含まれる単位セルの数は、前記メイン領域に含まれる単位セルの数よりも小さく、前記メイン領域および前記センス領域のそれぞれにおいて、前記金属−絶縁体−半導体電界効果トランジスタが並列に接続された複数の単位セルと、
前記半導体基板の主面側に配置されたゲートパッドと
互いに絶縁された第１のソースパッドおよび第２のソースパッドと、
前記半導体基板の裏面側に配置されたドレインパッドと、
を備え、
各金属−絶縁体−半導体電界効果トランジスタは、
前記半導体基板の主面上に位置する第１導電型の第１の炭化珪素半導体層と、
前記第１の炭化珪素半導体層に接する第２導電型のボディ領域と、
前記ボディ領域に接する第１導電型のソース領域と、
前記第１の炭化珪素半導体層上でかつ前記ボディ領域及び前記ソース領域の少なくとも一部に接して配置された第２の炭化珪素半導体層と、
前記第２の炭化珪素半導体層上のゲート絶縁膜と、
前記ゲート絶縁膜上のゲート電極と、
前記ソース領域に接触するソース電極と、
前記半導体基板の裏面側に配置されたドレイン電極と
を含み、
前記ソース電極の電位を基準とする前記ドレイン電極の電位をＶｄｓ、
前記ソース電極の電位を基準とする前記ゲート電極の電位をＶｇｓ、
前記金属−絶縁体−半導体電界効果トランジスタのゲート閾値電圧をＶｔｈとすると、
前記Ｖｄｓが正の場合、前記金属−絶縁体−半導体電界効果トランジスタは、前記Ｖｇｓが前記Ｖｔｈ以上のとき、前記ドレイン電極から前記ソース電極へ電流を流し、
前記Ｖｄｓが負の場合、前記金属−絶縁体−半導体電界効果トランジスタは、前記ＶｇｓがＶｔｈ未満のとき、前記ソース電極から前記ドレイン電極へ電流を流すダイオードとして機能し、
前記ダイオードの立ち上がり電圧の絶対値は、前記ボディ領域と前記第１の炭化珪素半導体層とにより構成されるボディダイオードの立ち上がり電圧の絶対値よりも小さく、
前記メイン領域に含まれる前記単位セルにおける前記ゲート電極及び前記センス領域に含まれる前記単位セルにおける前記ゲート電極は、前記ゲートパッドに電気的に接続され、
前記メイン領域に含まれる前記単位セルにおける前記ドレイン電極及び前記センス領域に含まれる前記単位セルにおける前記ドレイン電極は、前記ドレインパッドに電気的に接続され、
前記メイン領域に含まれる前記単位セルにおける前記ソース電極は、前記第１のソースパッドに電気的に接続され、
前記センス領域に含まれる前記単位セルにおける前記ソース電極は、前記第２のソースパッドに電気的に接続されており、
前記第２の炭化珪素半導体層の少なくとも一部は第１導電型の層であり、
前記第２の炭化珪素半導体層の他の少なくとも一部は、アンドープ層、または不純物濃度が１×１０17ｃｍ-3未満の第１導電型の層である、半導体装置。
【請求項２】
前記ボディ領域のうち、少なくとも前記第２の炭化珪素半導体層に接する領域の不純物濃度が１×１０18ｃｍ-3以上であり、
前記第２の炭化珪素半導体層の前記少なくとも一部の不純物濃度は１×１０17ｃｍ-3以上４×１０18ｃｍ-3以下であり、
前記第２の炭化珪素半導体層の厚さは２０ｎｍ以上７０ｎｍ以下である請求項１記載の半導体装置。
【請求項３】
前記メイン領域と前記センス領域との境界に位置し、前記半導体基板上に位置する第１導電型の前記第１の炭化珪素半導体層と、
前記第１の炭化珪素半導体層に設けられた第２導電型の素子分離領域と
をさらに備え、
前記素子分離領域上には第２の炭化珪素半導体層が配置されていない請求項１または２のいずれかに記載の半導体装置。
【請求項４】
前記ボディ領域及び前記ソース領域を貫通し、前記第１の炭化珪素半導体層に達するトレンチをさらに備える、請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記センス領域に流れる電流が１００ｍＡ以下である、請求項１から４のいずれかに記載の半導体装置。
【請求項６】
上アーム及び下アームにより構成されるレグであって、前記上アーム及び下アームのうち少なくとも一方が、請求項１から５のいずれかに記載の半導体装置であるレグと、
前記半導体装置の前記第２のソースパッドに接続され、前記ドレインパッドと前記第２のソースパッドとの間に流れる電流の値に対応した値の電圧を出力する電流電圧変換部と、
前記電流電圧変換部から出力される前記電圧に基づいて、前記半導体装置の前記ゲートパッドに印加する電圧を制御するゲート電圧制御部と
を備えるインバータ。
【請求項７】
前記電流電圧変換部は、
反転入力端子、非反転入力端子及び出力端子を有する演算増幅器と、
前記反転入力端子と前記出力端子とを接続する抵抗と、
を含む、請求項６に記載のインバータ。
【請求項８】
前記演算増幅器は両電源タイプである、請求項７に記載のインバータ。
【請求項９】
前記レグと並列に接続された平滑コンデンサと、
前記平滑コンデンサの電圧を検出する電圧検出部と、
負荷から前記インバータへ流れる回生電流を熱として消費するための抵抗および前記抵抗に流す回生電流を制御するスイッチング素子を含む回生電力消費回路と、
をさらに備え、
前記ゲート電圧制御部は、前記電圧検出部により検出された前記平滑コンデンサの電圧と、基準電圧値とを比較し、前記平滑コンデンサの電圧が前記基準電圧値を超えた場合、前記抵抗に前記回生電流が流れるように、前記スイッチング素子を制御する、請求項６から８のいずれかに記載のインバータ。
【請求項１０】
前記レグと並列に接続された平滑コンデンサと、
前記平滑コンデンサの電圧を検出する電圧検出部と
をさらに備え、
前記ゲート電圧制御部は、前記電圧検出部により検出された前記平滑コンデンサの電圧と、基準電圧値とを比較し、前記平滑コンデンサの電圧が前記基準電圧値を超えた場合、前記ゲートパッドに印加する電圧を負にする、請求項６から９のいずれかに記載のインバータ。
【請求項１１】
前記レグと並列に接続された平滑コンデンサと、
負荷から前記インバータへ流れる回生電流を熱として消費するための抵抗および前記抵抗に流す回生電流を制御するスイッチング素子を含む回生電力消費回路と
をさらに備え、
前記ゲート電圧制御部は、前記電流電圧変換部から出力される出力電圧の値と、逆方向基準電圧値とを比較し、前記出力電圧の絶対値が前記逆方向基準電圧値を超えた場合、前記抵抗に前記回生電流が流れるように、前記スイッチング素子の動作を制御する、請求項６から８のいずれかに記載のインバータ。
【請求項１２】
前記レグと並列に接続された平滑コンデンサをさらに備え、
前記ゲート電圧制御部は、前記電流電圧変換部から出力される出力電圧の値と、逆方向基準電圧値とを比較し、前記出力電圧の絶対値が前記逆方向基準電圧値を超えた場合、前記ゲートパッドに印加する電圧を負にする、請求項６から８のいずれかに記載のインバータ。
【請求項１３】
上アーム及び下アームにより構成されるレグであって、前記上アーム及び下アームのうち少なくとも一方が、請求項１から５のいずれかに記載の半導体装置であるレグと、前記レグと並列に接続された平滑コンデンサとを備えたインバータの制御方法であって、
前記平滑コンデンサの電圧を検出するステップと、
前記平滑コンデンサの電圧と、基準電圧値とを比較し、前記平滑コンデンサの電圧が前記基準電圧値を超えた場合、前記ゲートパッドに印加する電圧を負にするステップと、
を含むインバータの制御方法。
【請求項１４】
上アーム及び下アームにより構成されるレグであって、前記上アーム及び下アームのうち少なくとも一方が、請求項１から５のいずれかに記載の半導体装置であるレグと、前記レグと並列に接続された平滑コンデンサと、前記半導体装置の前記第２のソースパッドに接続され、前記ドレインパッドと前記第２のソースパッドとの間に流れる電流の値に対応した値の電圧を出力する電流電圧変換部と、負荷から前記インバータへ流れる回生電流を熱として消費するための抵抗および前記抵抗に流す回生電流を制御するスイッチング素子を含む回生電力消費回路とを備えたインバータの制御方法であって、
前記電流電圧変換部から出力される出力電圧の値を検出するステップと、
前記電流電圧変換部から出力される出力電圧の値と、逆方向基準電圧値とを比較し、前記出力電圧の絶対値が前記逆方向基準電圧値を超えた場合、前記抵抗に前記回生電流が流れるように、前記スイッチング素子を動作させるステップと
を含むインバータの制御方法。
【請求項１５】
上アーム及び下アームにより構成されるレグであって、前記上アーム及び前記下アームのうち少なくとも一方が、請求項１から５のいずれかに記載の半導体装置であるレグと、前記レグと並列に接続された平滑コンデンサと、前記半導体装置の前記第２のソースパッドに接続され、前記ドレインパッドと前記第２のソースパッドとの間に流れる電流の値に対応した値の電圧を出力する電流電圧変換部とを備えたインバータの制御方法であって、
前記電流電圧変換部から出力される出力電圧の値を検出するステップと、
前記電流電圧変換部から出力される出力電圧の値と、逆方向基準電圧値とを比較し、前記出力電圧の絶対値が前記逆方向基準電圧値を超えた場合、前記ゲートパッドに印加する電圧を負にするステップと
を含むインバータの制御方法。
【請求項１６】
前記第２の炭化珪素半導体層の前記他の少なくとも一部は、アンドープ層である、請求項１記載の半導体装置。
【請求項１７】
上アーム及び下アームにより構成されるレグであって、前記上アーム及び下アームのうち少なくとも一方が、
メイン領域およびセンス領域を含む第１導電型の半導体基板と、
前記第１導電型の半導体基板の前記メイン領域および前記センス領域にそれぞれ設けられており、金属−絶縁体−半導体電界効果トランジスタを有する複数の単位セルであって、前記センス領域に含まれる単位セルの数は、前記メイン領域に含まれる単位セルの数よりも小さく、前記メイン領域および前記センス領域のそれぞれにおいて、前記金属−絶縁体−半導体電界効果トランジスタが並列に接続された複数の単位セルと、
前記半導体基板の主面側に配置されたゲートパッドと
互いに絶縁された第１のソースパッドおよび第２のソースパッドと、
前記半導体基板の裏面側に配置されたドレインパッドと、
を備え、
各金属−絶縁体−半導体電界効果トランジスタは、
前記半導体基板の主面上に位置する第１導電型の第１の炭化珪素半導体層と、
前記第１の炭化珪素半導体層に接する第２導電型のボディ領域と、
前記ボディ領域に接する第１導電型のソース領域と、
前記第１の炭化珪素半導体層上でかつ前記ボディ領域及び前記ソース領域の少なくとも一部に接して配置された第２の炭化珪素半導体層と、
前記第２の炭化珪素半導体層上のゲート絶縁膜と、
前記ゲート絶縁膜上のゲート電極と、
前記ソース領域に接触するソース電極と、
前記半導体基板の裏面側に配置されたドレイン電極と
を含み、
前記ソース電極の電位を基準とする前記ドレイン電極の電位をＶｄｓ、
前記ソース電極の電位を基準とする前記ゲート電極の電位をＶｇｓ、
前記金属−絶縁体−半導体電界効果トランジスタのゲート閾値電圧をＶｔｈとすると、
前記Ｖｄｓが正の場合、前記金属−絶縁体−半導体電界効果トランジスタは、前記Ｖｇｓが前記Ｖｔｈ以上のとき、前記ドレイン電極から前記ソース電極へ電流を流し、
前記Ｖｄｓが負の場合、前記金属−絶縁体−半導体電界効果トランジスタは、前記ＶｇｓがＶｔｈ未満のとき、前記ソース電極から前記ドレイン電極へ電流を流すダイオードとして機能し、
前記ダイオードの立ち上がり電圧の絶対値は、前記ボディ領域と前記第１の炭化珪素半導体層とにより構成されるボディダイオードの立ち上がり電圧の絶対値よりも小さく、
前記メイン領域に含まれる前記単位セルにおける前記ゲート電極及び前記センス領域に含まれる前記単位セルにおける前記ゲート電極は、前記ゲートパッドに電気的に接続され、
前記メイン領域に含まれる前記単位セルにおける前記ドレイン電極及び前記センス領域に含まれる前記単位セルにおける前記ドレイン電極は、前記ドレインパッドに電気的に接続され、
前記メイン領域に含まれる前記単位セルにおける前記ソース電極は、前記第１のソースパッドに電気的に接続され、
前記センス領域に含まれる前記単位セルにおける前記ソース電極は、前記第２のソースパッドに電気的に接続されており、
前記第２の炭化珪素半導体層の少なくとも一部は第１導電型の層である、半導体装置であるレグと、
前記半導体装置の前記第２のソースパッドに接続され、前記ドレインパッドと前記第２のソースパッドとの間に流れる電流の値に対応した値の電圧を出力する電流電圧変換部と、
前記電流電圧変換部から出力される前記電圧に基づいて、前記半導体装置の前記ゲートパッドに印加する電圧を制御するゲート電圧制御部と
前記レグと並列に接続された平滑コンデンサと、
前記平滑コンデンサの電圧を検出する電圧検出部と
を備え、
前記ゲート電圧制御部は、前記電圧検出部により検出された前記平滑コンデンサの電圧と、基準電圧値とを比較し、前記平滑コンデンサの電圧が前記基準電圧値を超えた場合、前記ゲートパッドに印加する電圧を負にする、インバータ。
【請求項１８】
上アーム及び下アームにより構成されるレグであって、前記上アーム及び下アームのうち少なくとも一方が、
メイン領域およびセンス領域を含む第１導電型の半導体基板と、
前記第１導電型の半導体基板の前記メイン領域および前記センス領域にそれぞれ設けられており、金属−絶縁体−半導体電界効果トランジスタを有する複数の単位セルであって、前記センス領域に含まれる単位セルの数は、前記メイン領域に含まれる単位セルの数よりも小さく、前記メイン領域および前記センス領域のそれぞれにおいて、前記金属−絶縁体−半導体電界効果トランジスタが並列に接続された複数の単位セルと、
前記半導体基板の主面側に配置されたゲートパッドと
互いに絶縁された第１のソースパッドおよび第２のソースパッドと、
前記半導体基板の裏面側に配置されたドレインパッドと、
を備え、
各金属−絶縁体−半導体電界効果トランジスタは、
前記半導体基板の主面上に位置する第１導電型の第１の炭化珪素半導体層と、
前記第１の炭化珪素半導体層に接する第２導電型のボディ領域と、
前記ボディ領域に接する第１導電型のソース領域と、
前記第１の炭化珪素半導体層上でかつ前記ボディ領域及び前記ソース領域の少なくとも一部に接して配置された第２の炭化珪素半導体層と、
前記第２の炭化珪素半導体層上のゲート絶縁膜と、
前記ゲート絶縁膜上のゲート電極と、
前記ソース領域に接触するソース電極と、
前記半導体基板の裏面側に配置されたドレイン電極と
を含み、
前記ソース電極の電位を基準とする前記ドレイン電極の電位をＶｄｓ、
前記ソース電極の電位を基準とする前記ゲート電極の電位をＶｇｓ、
前記金属−絶縁体−半導体電界効果トランジスタのゲート閾値電圧をＶｔｈとすると、
前記Ｖｄｓが正の場合、前記金属−絶縁体−半導体電界効果トランジスタは、前記Ｖｇｓが前記Ｖｔｈ以上のとき、前記ドレイン電極から前記ソース電極へ電流を流し、
前記Ｖｄｓが負の場合、前記金属−絶縁体−半導体電界効果トランジスタは、前記ＶｇｓがＶｔｈ未満のとき、前記ソース電極から前記ドレイン電極へ電流を流すダイオードとして機能し、
前記ダイオードの立ち上がり電圧の絶対値は、前記ボディ領域と前記第１の炭化珪素半導体層とにより構成されるボディダイオードの立ち上がり電圧の絶対値よりも小さく、
前記メイン領域に含まれる前記単位セルにおける前記ゲート電極及び前記センス領域に含まれる前記単位セルにおける前記ゲート電極は、前記ゲートパッドに電気的に接続され、
前記メイン領域に含まれる前記単位セルにおける前記ドレイン電極及び前記センス領域に含まれる前記単位セルにおける前記ドレイン電極は、前記ドレインパッドに電気的に接続され、
前記メイン領域に含まれる前記単位セルにおける前記ソース電極は、前記第１のソースパッドに電気的に接続され、
前記センス領域に含まれる前記単位セルにおける前記ソース電極は、前記第２のソースパッドに電気的に接続されており、
前記第２の炭化珪素半導体層の少なくとも一部は第１導電型の層である、半導体装置であるレグと、
前記半導体装置の前記第２のソースパッドに接続され、前記ドレインパッドと前記第２のソースパッドとの間に流れる電流の値に対応した値の電圧を出力する電流電圧変換部と、
前記電流電圧変換部から出力される前記電圧に基づいて、前記半導体装置の前記ゲートパッドに印加する電圧を制御するゲート電圧制御部と
前記レグと並列に接続された平滑コンデンサと、
を備え、
前記ゲート電圧制御部は、前記電流電圧変換部から出力される出力電圧の値と、逆方向基準電圧値とを比較し、前記出力電圧の絶対値が前記逆方向基準電圧値を超えた場合、前記ゲートパッドに印加する電圧を負にする、インバータ。
【請求項１９】
上アーム及び下アームにより構成されるレグであって、前記上アーム及び下アームのうち少なくとも一方が、
メイン領域およびセンス領域を含む第１導電型の半導体基板と、
前記第１導電型の半導体基板の前記メイン領域および前記センス領域にそれぞれ設けられており、金属−絶縁体−半導体電界効果トランジスタを有する複数の単位セルであって、前記センス領域に含まれる単位セルの数は、前記メイン領域に含まれる単位セルの数よりも小さく、前記メイン領域および前記センス領域のそれぞれにおいて、前記金属−絶縁体−半導体電界効果トランジスタが並列に接続された複数の単位セルと、
前記半導体基板の主面側に配置されたゲートパッドと
互いに絶縁された第１のソースパッドおよび第２のソースパッドと、
前記半導体基板の裏面側に配置されたドレインパッドと、
を備え、
各金属−絶縁体−半導体電界効果トランジスタは、
前記半導体基板の主面上に位置する第１導電型の第１の炭化珪素半導体層と、
前記第１の炭化珪素半導体層に接する第２導電型のボディ領域と、
前記ボディ領域に接する第１導電型のソース領域と、
前記第１の炭化珪素半導体層上でかつ前記ボディ領域及び前記ソース領域の少なくとも一部に接して配置された第２の炭化珪素半導体層と、
前記第２の炭化珪素半導体層上のゲート絶縁膜と、
前記ゲート絶縁膜上のゲート電極と、
前記ソース領域に接触するソース電極と、
前記半導体基板の裏面側に配置されたドレイン電極と
を含み、
前記ソース電極の電位を基準とする前記ドレイン電極の電位をＶｄｓ、
前記ソース電極の電位を基準とする前記ゲート電極の電位をＶｇｓ、
前記金属−絶縁体−半導体電界効果トランジスタのゲート閾値電圧をＶｔｈとすると、
前記Ｖｄｓが正の場合、前記金属−絶縁体−半導体電界効果トランジスタは、前記Ｖｇｓが前記Ｖｔｈ以上のとき、前記ドレイン電極から前記ソース電極へ電流を流し、
前記Ｖｄｓが負の場合、前記金属−絶縁体−半導体電界効果トランジスタは、前記ＶｇｓがＶｔｈ未満のとき、前記ソース電極から前記ドレイン電極へ電流を流すダイオードとして機能し、
前記ダイオードの立ち上がり電圧の絶対値は、前記ボディ領域と前記第１の炭化珪素半導体層とにより構成されるボディダイオードの立ち上がり電圧の絶対値よりも小さく、
前記メイン領域に含まれる前記単位セルにおける前記ゲート電極及び前記センス領域に含まれる前記単位セルにおける前記ゲート電極は、前記ゲートパッドに電気的に接続され、
前記メイン領域に含まれる前記単位セルにおける前記ドレイン電極及び前記センス領域に含まれる前記単位セルにおける前記ドレイン電極は、前記ドレインパッドに電気的に接続され、
前記メイン領域に含まれる前記単位セルにおける前記ソース電極は、前記第１のソースパッドに電気的に接続され、
前記センス領域に含まれる前記単位セルにおける前記ソース電極は、前記第２のソースパッドに電気的に接続されており、
前記第２の炭化珪素半導体層の少なくとも一部は第１導電型の層である、半導体装置であるレグと、前記レグと並列に接続された平滑コンデンサとを備えたインバータの制御方法であって、
前記平滑コンデンサの電圧を検出するステップと、
前記平滑コンデンサの電圧と、基準電圧値とを比較し、前記平滑コンデンサの電圧が前記基準電圧値を超えた場合、前記ゲートパッドに印加する電圧を負にするステップと、
を含むインバータの制御方法。
【請求項２０】
上アーム及び下アームにより構成されるレグであって、前記上アーム及び下アームのうち少なくとも一方が、
メイン領域およびセンス領域を含む第１導電型の半導体基板と、
前記第１導電型の半導体基板の前記メイン領域および前記センス領域にそれぞれ設けられており、金属−絶縁体−半導体電界効果トランジスタを有する複数の単位セルであって、前記センス領域に含まれる単位セルの数は、前記メイン領域に含まれる単位セルの数よりも小さく、前記メイン領域および前記センス領域のそれぞれにおいて、前記金属−絶縁体−半導体電界効果トランジスタが並列に接続された複数の単位セルと、
前記半導体基板の主面側に配置されたゲートパッドと
互いに絶縁された第１のソースパッドおよび第２のソースパッドと、
前記半導体基板の裏面側に配置されたドレインパッドと、
を備え、
各金属−絶縁体−半導体電界効果トランジスタは、
前記半導体基板の主面上に位置する第１導電型の第１の炭化珪素半導体層と、
前記第１の炭化珪素半導体層に接する第２導電型のボディ領域と、
前記ボディ領域に接する第１導電型のソース領域と、
前記第１の炭化珪素半導体層上でかつ前記ボディ領域及び前記ソース領域の少なくとも一部に接して配置された第２の炭化珪素半導体層と、
前記第２の炭化珪素半導体層上のゲート絶縁膜と、
前記ゲート絶縁膜上のゲート電極と、
前記ソース領域に接触するソース電極と、
前記半導体基板の裏面側に配置されたドレイン電極と
を含み、
前記ソース電極の電位を基準とする前記ドレイン電極の電位をＶｄｓ、
前記ソース電極の電位を基準とする前記ゲート電極の電位をＶｇｓ、
前記金属−絶縁体−半導体電界効果トランジスタのゲート閾値電圧をＶｔｈとすると、
前記Ｖｄｓが正の場合、前記金属−絶縁体−半導体電界効果トランジスタは、前記Ｖｇｓが前記Ｖｔｈ以上のとき、前記ドレイン電極から前記ソース電極へ電流を流し、
前記Ｖｄｓが負の場合、前記金属−絶縁体−半導体電界効果トランジスタは、前記ＶｇｓがＶｔｈ未満のとき、前記ソース電極から前記ドレイン電極へ電流を流すダイオードとして機能し、
前記ダイオードの立ち上がり電圧の絶対値は、前記ボディ領域と前記第１の炭化珪素半導体層とにより構成されるボディダイオードの立ち上がり電圧の絶対値よりも小さく、
前記メイン領域に含まれる前記単位セルにおける前記ゲート電極及び前記センス領域に含まれる前記単位セルにおける前記ゲート電極は、前記ゲートパッドに電気的に接続され、
前記メイン領域に含まれる前記単位セルにおける前記ドレイン電極及び前記センス領域に含まれる前記単位セルにおける前記ドレイン電極は、前記ドレインパッドに電気的に接続され、
前記メイン領域に含まれる前記単位セルにおける前記ソース電極は、前記第１のソースパッドに電気的に接続され、
前記センス領域に含まれる前記単位セルにおける前記ソース電極は、前記第２のソースパッドに電気的に接続されており、
前記第２の炭化珪素半導体層の少なくとも一部は第１導電型の層である、半導体装置であるレグと、前記レグと並列に接続された平滑コンデンサと、前記半導体装置の前記第２のソースパッドに接続され、前記ドレインパッドと前記第２のソースパッドとの間に流れる電流の値に対応した値の電圧を出力する電流電圧変換部とを備えたインバータの制御方法であって、
前記電流電圧変換部から出力される出力電圧の値を検出するステップと、
前記電流電圧変換部から出力される出力電圧の値と、逆方向基準電圧値とを比較し、前記出力電圧の絶対値が前記逆方向基準電圧値を超えた場合、前記ゲートパッドに印加する電圧を負にするステップと
を含むインバータの制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、炭化珪素半導体層を有する半導体装置、及びそれを用いたインバータに関する。
【背景技術】
【０００２】
近年、炭化珪素半導体を用いたパワーデバイスの開発が盛んである。炭化珪素（ＳｉＣ）は、シリコン（Ｓｉ）に比べてバンドギャップの大きな高硬度の半導体材料である。炭化珪素はシリコンに比べて１桁高い絶縁破壊電界強度を備える。そのため、炭化珪素を用いることにより、シリコンを用いる場合と比較して、同じ耐圧を有し、かつ体積の小さい半導体装置を製造することができる。炭化珪素を用いることにより、シリコンを用いる場合と比較して、抵抗成分となる構成を小さくすることができるので、半導体装置のオン抵抗を低減し、電力損失を低減することができる。また、炭化珪素半導体装置は、シリコンに比べ高温でも動作できるという利点がある。炭化珪素半導体装置は、例えば、スイッチング回路を構成するスイッチング素子として用いられる。【０００３】
スイッチング回路では、スイッチング素子の動作の制御による損失低減の試みもされている（例えば、特許文献１参照）。【０００４】
特許文献１には、スイッチング素子として金属‐酸化物‐半導体電界効果トランジスタ（Ｍｅｔａｌ‐Ｏｘｉｄｅ‐Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）を用いたハーフブリッジ回路により構成されるスイッチング回路において、ローサイドＭＯＳＦＥＴに流れる電流を検出するトランジスタ電流検出手段と、還流ダイオードとして機能するローサイドＭＯＳＦＥＴのボディダイオードに流れる電流を検出するダイオード電流検出手段とを設けることにより、貫通電流を抑制しつつリカバリー損失を低減する技術が開示されている。【０００５】
具体的には、特許文献１によると、縦型ＭＯＳＦＥＴにおいて、ソース領域と接触せず、ボディ領域とオーミック接触するようにダイオード電極を設け、ダイオード電極をソース電極と電気的に絶縁された状態で配置する。このようにすると、ソース電極‐ドレイン電極間に流れる電流を検出することによりＭＯＳＦＥＴに流れる電流を検出し、ダイオード電極‐ドレイン電極間に流れる電流を検出することによりボディダイオードに流れる電流を検出することができる。複数のユニットセルのうち、一部のユニットセルにおけるソース電極‐ドレイン電極間電流を検出する手段及びダイオード電極‐ドレイン電極間電流を検出する手段が、それぞれトランジスタ電流検出手段及びダイオード電流検出手段として機能する。そこで、トランジスタ電流検出手段により検出される貫通電流とダイオード電流検出手段により検出されるリカバリー電流の検出とがいずれも小さくなるようにデッドタイムを設定することにより、貫通電流を抑制しつつリカバリー損失を低減することができると特許文献１に記載されている。【０００６】
また、特許文献２では、モーターを駆動するようなインバータを、複数のトランジスタからなるトランジスタブリッジ回路と、還流ダイオードである複数のダイオードからなるダイオードブリッジ回路とを含む構成とし、トランジスタブリッジ回路とダイオードブリッジ回路との間のプラス側線路及びマイナス側線路にまたがるように配置された第１の電流検出器と、トランジスタブリッジ回路及びダイオードブリッジ回路と直流電源との間に配置された第２の電流検出器とを備えることが開示されている。第１の電流検出器及び第２の電流検出器を用いて、通常の駆動時に流れる駆動電流、還流動作時に流れる還流電流、並びに回生動作時に流れる回生電流を検出することができるため、各動作時に発生した過電流を検出することができると特許文献２に記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−０１４０５９号公報
【特許文献２】特開平６−１４５６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１に開示された技術では、還流ダイオードに流れる電流を検出するために、トランジスタ電流検出手段とは別に、ダイオード電流検出手段を設ける必要があったため、構成が複雑になっていた。また、特許文献２に開示された技術では、ブリッジ回路がダイオードブリッジ回路とトランジスタブリッジ回路との２つに分けられた構成となっているため、配線が長く、構成が複雑になっていた。また、高価で大型の大電流検出用の電流検出器が必要であった。【０００９】
そこで、本明細書において開示される技術は、簡易な構成により、トランジスタに流れる電流及び還流ダイオードに流れる電流をともに検出することができる半導体装置、及びそれを用いたインバータを提供する。
【課題を解決するための手段】
【００１０】
本明細書において開示される半導体装置は、メイン領域およびセンス領域を含む第１導電型の半導体基板と、前記第１導電型の半導体基板の前記メイン領域および前記センス領域にそれぞれ設けられており、金属−絶縁体−半導体電界効果トランジスタを有する複数の単位セルであって、前記センス領域に含まれる単位セルの数は、前記メイン領域に含まれる単位セルの数よりも小さく、前記メイン領域および前記センス領域のそれぞれにおいて、前記金属−絶縁体−半導体電界効果トランジスタが並列に接続された複数の単位セルと、前記半導体基板の主面側に配置されたゲートパッドと互いに絶縁された第１のソースパッドおよび第２のソースパッドと、前記半導体基板の裏面側に配置されたドレインパッドと、を備え、各金属−絶縁体−半導体電界効果トランジスタは、前記半導体基板の主面上に位置する第１導電型の第１の炭化珪素半導体層と、前記第１の炭化珪素半導体層に接する第２導電型のボディ領域と、前記ボディ領域に接する第１導電型のソース領域と、前記第１の炭化珪素半導体層上でかつ前記ボディ領域及び前記ソース領域の少なくとも一部に接して配置された第２の炭化珪素半導体層と、前記第２の炭化珪素半導体層上のゲート絶縁膜と、前記ゲート絶縁膜上のゲート電極と、前記ソース領域に接触するソース電極と、前記半導体基板の裏面側に配置されたドレイン電極とを含み、前記ソース電極の電位を基準とする前記ドレイン電極の電位をＶｄｓ、前記ソース電極の電位を基準とする前記ゲート電極の電位をＶｇｓ、前記金属−絶縁体−半導体電界効果トランジスタのゲート閾値電圧をＶｔｈとすると、前記Ｖｄｓが正の場合、前記金属−絶縁体−半導体電界効果トランジスタは、前記Ｖｇｓが前記Ｖｔｈ以上のとき、前記ドレイン電極から前記ソース電極へ電流を流し、前記Ｖｄｓが負の場合、前記金属−絶縁体−半導体電界効果トランジスタは、前記ＶｇｓがＶｔｈ未満のとき、前記ソース電極から前記ドレイン電極へ電流を流すダイオードとして機能し、前記ダイオードの立ち上がり電圧の絶対値は、前記ボディ領域と前記第１の炭化珪素半導体層とにより構成されるボディダイオードの立ち上がり電圧の絶対値よりも小さく、前記メイン領域に含まれる前記単位セルにおける前記ゲート電極及び前記センス領域に含まれる前記単位セルにおける前記ゲート電極は、前記ゲートパッドに電気的に接続され、前記メイン領域に含まれる前記単位セルにおける前記ドレイン電極及び前記センス領域に含まれる前記単位セルにおける前記ドレイン電極は、前記ドレインパッドに電気的に接続され、前記メイン領域に含まれる前記単位セルにおける前記ソース電極は、前記第１のソースパッドに電気的に接続され、前記センス領域に含まれる前記単位セルにおける前記ソース電極は、前記第２のソースパッドに電気的に接続されている。【００１１】
また、本明細書において開示されるインバータは、上アーム及び下アームにより構成されるレグであって、前記上アーム及び下アームのうち少なくとも一方が、本明細書において開示される半導体装置であるレグと、前記半導体装置の前記第２のソースパッドに接続され、前記ドレインパッドと前記第２のソースパッドとの間に流れる電流の値に対応した値の電圧を出力する電流電圧変換部と、前記電流電圧変換部から出力される前記電圧に基づいて、前記半導体装置の前記ゲートパッドに印加する電圧を制御するゲート電圧制御部とを備える。
【発明の効果】
【００１２】
本明細書において開示される半導体装置は、簡易な構成により、トランジスタに流れる電流及び還流ダイオードに流れる電流をともに検出することができる。
【図面の簡単な説明】
【００１３】
【図１】（ａ）は本開示の第１の実施形態に係る半導体装置の概略を示す平面図であり、（ｂ）は（ａ）におけるＡ−Ａ'部分の概略を示す断面図であり、（ｃ）は同半導体装置における単位セルの概略を示す断面図であり、（ｄ）は（ｂ）に示す素子分離領域１１０近傍の拡大断面図である。
【図２】本開示の第１の実施形態に係る半導体装置の製造方法の一部を示す断面図である。
【図３】本開示の第１の実施形態に係る半導体装置の製造方法の一部を示す断面図である。
【図４】本開示の第１の実施形態に係る半導体装置の製造方法の一部を示す断面図である。
【図５】本開示の第１の実施形態に係る半導体装置の順方向のＩｓ−Ｖｇｓ曲線を示すグラフである。
【図６】本開示の第１の実施形態に係る半導体装置の逆方向のＩｓ−Ｖｄｓ曲線を示すグラフである。
【図７】本開示の第１の実施形態に係る半導体装置の順方向電流を評価するための測定系の回路構成を示す図である。
【図８】本開示の第１の実施形態に係る半導体装置の順方向電流を雰囲気温度２５℃において評価した結果を示すグラフである。
【図９】本開示の第１の実施形態に係る半導体装置の順方向電流を、雰囲気温度が−４０℃、２５℃、８５℃及び１５０℃において評価した結果を示すグラフである。
【図１０】本開示の第１の実施形態に係る半導体装置の逆方向電流を評価するための測定系の回路構成を示す図である。
【図１１】本開示の第１の実施形態に係る半導体装置の逆方向電流を雰囲気温度２５℃において評価した結果を示すグラフである。
【図１２】本開示の第１の実施形態に係る半導体装置の逆方向電流を、雰囲気温度が−４０℃、２５℃、８５℃及び１５０℃において評価した結果を示すグラフである。
【図１３】演算増幅器を含む電流電圧変換回路を用いた、本開示の第１の実施形態に係る半導体装置順方向電流及び逆方向電流を測定するための測定系の回路構成を示す図である。
【図１４】本開示の第１の実施形態に係る半導体装置におけるメイン領域の逆方向Ｉｓｍ−Ｖｄｓ曲線のゲート電圧依存性を示すグラフである。
【図１５】（ａ）は本開示の第２の実施形態に係る半導体装置の概略を示す平面図であり、（ｂ）は（ａ）におけるＡ−Ａ'部分の概略を示す断面図であり、（ｃ）は同半導体装置における単位セルの概略を示す断面図であり、（ｄ）は図１５（ｂ）における、メイン領域３２０とセンス領域３２１との境界部分の拡大断面図である。
【図１６】本開示の第２の実施形態に係る半導体装置の製造方法の一部を示す断面図である。
【図１７】本開示の第２の実施形態に係る半導体装置の製造方法の一部を示す断面図である。
【図１８】本開示の第２の実施形態に係る半導体装置の製造方法の一部を示す断面図である。
【図１９】本開示の第３の実施形態に係るインバータを備える負荷駆動システムの構成を示すブロック図である。
【図２０】本開示の第３の実施形態に係る電流電圧変換部（下アーム用）を示すブロック図である。
【図２１】本開示の第３の実施形態に係る電流電圧変換部（上アーム用）を示すブロック図である。
【図２２】本開示の第３の実施形態に係るゲート制御部を示すブロック図である。
【図２３Ａ】本開示の第３の実施形態に係る負荷駆動システムに順方向の過電流が流れた場合における保護動作に関するタイミングチャートである。
【図２３Ｂ】本開示の第３の実施形態に係る負荷駆動システムに逆方向の過電流が流れた場合における保護動作に関するタイミングチャートである。
【図２３Ｃ】本開示の第３の実施形態に係る負荷駆動システムに回生エネルギーを回生抵抗およびインバータの半導体装置で消費させる場合における保護動作に関するタイミングチャートである。
【図２４】本開示の第３の実施形態に係る半導体装置の逆方向のＩＶ曲線の温度特性を示すグラフである。
【図２５】本開示の第４の実施形態に係るゲート制御部を示すブロック図である。
【図２６】本開示の第４の実施形態に係る負荷駆動システムに逆方向の過電流が流れた場合における保護動作に関するタイミングチャートである。
【図２７】比較例に係るインバータを備える負荷駆動システムの構成を示すブロック図である。
【図２８】（ａ）本実施の形態の単位セルの断面構造図であり、（ｂ）は逆方向動作時の（ａ）のＡ−Ａ'におけるコンダクションバンドエネルギーの分布を示す図であり、（ｃ）は順方向動作時の（ａ）のＡ−Ａ'におけるコンダクションバンドエネルギーの分布を示す図である。
【図２９】（ａ）本実施の形態の単位セルの断面構造図であり、（ｂ）は（ａ）のＣ−Ｃ'におけるポテンシャル分布図である。
【図３０】本実施の形態の半導体装置のボディ領域のドーパント濃度と、Ｖｔｈおよび｜Ｖｆ０｜の相関を示す図である。
【図３１】本実施の形態の半導体装置において、第２の炭化珪素半導体層の厚みｄと不純物濃度Ｎｄを変えたときのＶｔｈと｜Ｖｆ０｜の相関を示す図である。
【発明を実施するための形態】
【００１４】
本開示の半導体装置の概要は以下の通りである。
【００１５】
本開示の一実施形態にかかる半導体装置は、メイン領域およびセンス領域を含む第１導電型の半導体基板と、前記第１導電型の半導体基板の前記メイン領域および前記センス領域にそれぞれ設けられており、金属−絶縁体−半導体電界効果トランジスタを有する複数の単位セルであって、前記センス領域に含まれる単位セルの数は、前記メイン領域に含まれる単位セルの数よりも小さく、前記メイン領域および前記センス領域のそれぞれにおいて、前記金属−絶縁体−半導体電界効果トランジスタが並列に接続された複数の単位セルと、前記半導体基板の主面側に配置されたゲートパッドと、互いに絶縁された第１のソースパッドおよび第２のソースパッドと、前記半導体基板の裏面側に配置されたドレインパッドと、を備え、各金属−絶縁体−半導体電界効果トランジスタは、前記半導体基板の主面上に位置する第１導電型の第１の炭化珪素半導体層と、前記第１の炭化珪素半導体層に接する第２導電型のボディ領域と、前記ボディ領域に接する第１導電型のソース領域と、前記第１の炭化珪素半導体層上でかつ前記ボディ領域及び前記ソース領域の少なくとも一部に接して配置された第２の炭化珪素半導体層と、前記第２の炭化珪素半導体層上のゲート絶縁膜と、前記ゲート絶縁膜上のゲート電極と、前記ソース領域に接触するソース電極と、前記半導体基板の裏面側に配置されたドレイン電極とを含み、前記ソース電極の電位を基準とする前記ドレイン電極の電位をＶｄｓ、前記ソース電極の電位を基準とする前記ゲート電極の電位をＶｇｓ、前記金属−絶縁体−半導体電界効果トランジスタのゲート閾値電圧をＶｔｈとすると、前記Ｖｄｓが正の場合、前記金属−絶縁体−半導体電界効果トランジスタは、前記Ｖｇｓが前記Ｖｔｈ以上のとき、前記ドレイン電極から前記ソース電極へ電流を流し、前記Ｖｄｓが負の場合、前記金属−絶縁体−半導体電界効果トランジスタは、前記ＶｇｓがＶｔｈ未満のとき、前記ソース電極から前記ドレイン電極へ電流を流すダイオードとして機能し、前記ダイオードの立ち上がり電圧の絶対値は、前記ボディ領域と前記第１の炭化珪素半導体層とにより構成されるボディダイオードの立ち上がり電圧の絶対値よりも小さく、前記メイン領域に含まれる前記単位セルにおける前記ゲート電極及び前記センス領域に含まれる前記単位セルにおける前記ゲート電極は、前記ゲートパッドに電気的に接続され、前記メイン領域に含まれる前記単位セルにおける前記ドレイン電極及び前記センス領域に含まれる前記単位セルにおける前記ドレイン電極は、前記ドレインパッドに電気的に接続され、前記メイン領域に含まれる前記単位セルにおける前記ソース電極は、前記第１のソースパッドに電気的に接続され、前記センス領域に含まれる前記単位セルにおける前記ソース電極は、前記第２のソースパッドに電気的に接続されている。
【００１６】
前記ボディ領域のうち、少なくとも前記第２の炭化珪素半導体層に接する領域の不純物濃度が１×１０18ｃｍ-3以上であり、前記第２の炭化珪素半導体層の不純物濃度は１×１０17ｃｍ-3以上４×１０18ｃｍ-3以下であり、前記第２の炭化珪素半導体層の厚さは２０ｎｍ以上７０ｎｍ以下であってもよい。
【００１７】
前記半導体装置は、前記メイン領域と前記センス領域との境界に位置し、前記半導体基板上に位置する第１導電型の前記第１の炭化珪素半導体層と、前記第１の炭化珪素半導体層に設けられた第２導電型の素子分離領域とをさらに備え、前記素子分離領域上には第２の炭化珪素半導体層が配置されていなくてもよい。
【００１８】
前記半導体装置は、前記ボディ領域及び前記ソース領域を貫通し、前記第１の炭化珪素半導体層に達するトレンチをさらに備えていてもよい。
【００１９】
前記センス領域に流れる電流が１００ｍＡ以下であってもよい。
【００２０】
前記ドレインパッドと前記第２のソースパッドとの間に流れる電流は、前記ドレインパッドと前記第１のソースパッドとの間に流れる電流に比例していてもよい。
【００２１】
前記ドレインパッドと前記第２のソースパッドとの間に流れる電流の向きは、前記ドレインパッドと前記第１のソースパッドとの間に流れる電流も向きと一致していてもよい。
【００２２】
本開示の一実施形態に係るインバータは、上アーム及び下アームにより構成されるレグであって、前記上アーム及び下アームのうち少なくとも一方が、上位機いずれかに記載の半導体装置であるレグと、前記半導体装置の前記第２のソースパッドに接続され、前記ドレインパッドと前記第２のソースパッドとの間に流れる電流の値に対応した値の電圧を出力する電流電圧変換部と、前記電流電圧変換部から出力される前記電圧に基づいて、前記半導体装置の前記ゲートパッドに印加する電圧を制御するゲート電圧制御部とを備える。
【００２３】
前記電流電圧変換部は、反転入力端子、非反転入力端子及び出力端子を有する演算増幅器と、前記反転入力端子と前記出力端子とを接続する抵抗とを含んでいてもよい。
【００２４】
前記演算増幅器は両電源タイプであってもよい。
【００２５】
前記インバータは、前記レグと並列に接続された平滑コンデンサと、前記平滑コンデンサの電圧を検出する電圧検出部と、負荷から前記インバータへ流れる回生電流を熱として消費するための抵抗および前記抵抗に流す回生電流を制御するスイッチング素子を含む回生電力消費回路とをさらに備え、前記ゲート電圧制御部は、前記電圧検出部により検出された前記平滑コンデンサの電圧と、基準電圧値とを比較し、前記平滑コンデンサの電圧が前記基準電圧値を超えた場合、前記抵抗に前記回生電流が流れるように、前記スイッチング素子を制御してもよい。
【００２６】
前記インバータは、前記レグと並列に接続された平滑コンデンサと、前記平滑コンデンサの電圧を検出する電圧検出部とをさらに備え、前記ゲート電圧制御部は、前記電圧検出部により検出された前記平滑コンデンサの電圧と、基準電圧値とを比較し、前記平滑コンデンサの電圧が前記基準電圧値を超えた場合、前記ゲートパッドに印加する電圧を負にしてもよい。
【００２７】
前記インバータは、前記レグと並列に接続された平滑コンデンサと、負荷から前記インバータへ流れる回生電流を熱として消費するための抵抗および前記抵抗に流す回生電流を制御するスイッチング素子を含む回生電力消費回路とをさらに備え、前記ゲート電圧制御部は、前記電流電圧変換部から出力される出力電圧の値と、逆方向基準電圧値とを比較し、前記出力電圧の絶対値が前記逆方向基準電圧値を超えた場合、前記抵抗に前記回生電流が流れるように、前記スイッチング素子の動作を制御してもよい。
【００２８】
前記インバータは、前記レグと並列に接続された平滑コンデンサをさらに備え、前記ゲート電圧制御部は、前記電流電圧変換部から出力される出力電圧の値と、逆方向基準電圧値とを比較し、前記出力電圧の絶対値が前記逆方向基準電圧値を超えた場合、前記ゲートパッドに印加する電圧を負にしてもよい。
【００２９】
本開示の一実施形態にかかるインバータの制御方法は、上アーム及び下アームにより構成されるレグであって、前記上アーム及び下アームのうち少なくとも一方が、上記いずれかに記載の半導体装置であるレグと、前記レグと並列に接続された平滑コンデンサとを備えたインバータの制御方法であって、前記平滑コンデンサの電圧を検出するステップと、前記平滑コンデンサの電圧と、基準電圧値とを比較し、前記平滑コンデンサの電圧が前記基準電圧値を超えた場合、前記ゲートパッドに印加する電圧を負にするステップとを含む。
【００３０】
本開示の一実施形態にかかるインバータの制御方法は、上アーム及び下アームにより構成されるレグであって、前記上アーム及び下アームのうち少なくとも一方が、上記いずれかに記載の半導体装置であるレグと、前記レグと並列に接続された平滑コンデンサと、前記半導体装置の前記第２のソースパッドに接続され、前記ドレインパッドと前記第２のソースパッドとの間に流れる電流の値に対応した値の電圧を出力する電流電圧変換部と、負荷から前記インバータへ流れる回生電流を熱として消費するための抵抗および前記抵抗に流す回生電流を制御するスイッチング素子を含む回生電力消費回路とを備えたインバータの制御方法であって、前記電流電圧変換部から出力される出力電圧の値を検出するステップと、前記電流電圧変換部から出力される出力電圧の値と、逆方向基準電圧値とを比較し、前記出力電圧の絶対値が前記逆方向基準電圧値を超えた場合、前記抵抗に前記回生電流が流れるように、前記スイッチング素子を動作させるステップとを含む。
【００３１】
本開示の一実施形態にかかるインバータの制御方法は、上アーム及び下アームにより構成されるレグであって、前記上アーム及び下アームのうち少なくとも一方が、上記いずれかに記載の半導体装置であるレグと、前記レグと並列に接続された平滑コンデンサと、前記半導体装置の前記第２のソースパッドに接続され、前記ドレインパッドと前記第２のソースパッドとの間に流れる電流の値に対応した値の電圧を出力する電流電圧変換部とを備えたインバータの制御方法であって、前記電流電圧変換部から出力される出力電圧の値を検出するステップと、前記電流電圧変換部から出力される出力電圧の値と、逆方向基準電圧値とを比較し、前記出力電圧の絶対値が前記逆方向基準電圧値を超えた場合、前記ゲートパッドに印加する電圧を負にするステップとを含む。
【００３２】
以下、図面を参照しながら、本開示の実施形態について説明する。
【００３３】
（第１の実施形態）
（半導体装置の構造）
図１（ａ）は、本実施形態に係る半導体装置の概略を示す平面図である。図１（ｂ）は、図１（ａ）におけるＡ−Ａ’部分の概略を示す断面図である。図１（ｃ）は、図１（ｂ）における単位セル１１１の概略を示す断面図である。図１（ｄ）は、図１（ｂ）に示す素子分離領域１１０近傍を拡大して示す断面図である。本実施形態では、単位セル１１１がプレーナ型の金属‐絶縁体‐半導体電界効果トランジスタ（Ｍｅｔａｌ‐Ｉｎｓｕｌａｔｏｒ‐Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：ＭＩＳＦＥＴ）である例について説明する。
【００３４】
図１（ａ）に示すように、半導体装置１は、半導体基板５を備える。また、メイン領域ソースパッド２、センス領域ソースパッド３、及びゲートパッド４を半導体基板５の主面５ａ側に備える。メイン領域ソースパッド２、センス領域ソースパッド３、及びゲートパッド４は、互いに電気的に絶縁されている。半導体装置１の裏面５ｂ側には、裏面５ｂ全体を覆うようにドレイン電極１６及び裏面電極１７が積層して配置されている。
【００３５】
メイン領域ソースパッド２、センス領域ソースパッド３、及び裏面電極１７は、本明細書において開示される半導体装置における、第１のソースパッド、第２のソースパッド、及びドレインパッドにそれぞれ相当する。
【００３６】
図１（ａ）および（ｂ）に示すように、半導体装置１はセンス領域２１及びメイン領域２０を備えている。センス領域２１及びメイン領域２０はいずれも、互いに並列に接続された複数の単位セル１１１を備えている。
【００３７】
メイン領域ソースパッド２は、メイン領域２０に含まれる複数の単位セル１１１の上部配線１５が互いに接続されることにより構成されている。同様に、センス領域ソースパッド３は、センス領域２１に含まれる複数の単位セル１１１の上部配線１５が互いに接続されることにより構成されている。
【００３８】
センス領域２１とメイン領域２０との境界部分における第１導電型の第１の炭化珪素半導体層６中には、単位セルとは異なり、終端ベース領域１８，１９及び素子分離領域１１０が配置されている。終端ベース領域１８，１９及び素子分離領域１１０は、いずれも第２導電型である。終端ベース領域１８，１９には、第１導電型のソース領域が含まれていない。終端ベース領域１８，１９中にソース領域が配置されていると、ソース領域、終端ベース領域１８，１９及び第１の炭化珪素半導体層６により構成される寄生バイポーラに大電流が流れて半導体装置１が破壊する可能性があるためである。終端ベース領域１８，１９上にはソース電極１０が配置されており、上部配線１５によって単位セル１１１のソース電極１０と電気的に接続している。したがって終端ベース領域１８，１９と単位セル１１１のソース領域８とは同電位である。終端ベース領域１８，１９は第１の炭化珪素半導体層６とＰＮダイオードを構成する。
【００３９】
素子分離領域１１０は、終端ベース領域１８と終端ベース領域１９との間に配置されている。素子分離領域１１０上には、ソース電極１０が配置されておらず、素子分離領域１１０の電位はフローティング電位となっている。素子分離領域１１０は、センス領域２１とメイン領域２０との間に電流が流れることを防止する。
【００４０】
図１（ｄ）に示すように、素子分離領域１１０上及び終端ベース領域１８、１９の端部上には、第２の炭化珪素半導体層１１が配置されていない。これにより、第２の炭化珪素半導体層１１を通してメイン領域２０とセンス領域２１との間に電流が流れることを防止することができ、センス領域２１を流れる電流を、メイン領域２０を流れる電流から区別して検出することが可能となる。
【００４１】
隣接する単位セル１１１のゲート電極１３は、図示しないゲート配線によって互いに電気的に接続されている。メイン領域２０及びセンス領域２１におけるゲート電極１３は、いずれもゲートパッド４に電気的に接続されている。
【００４２】
センス領域に対するメイン領域のセル数の比率をｎ、センス領域を流れる電流をＩｓｓ、メイン領域を流れる電流をＩｓｍとすると、次式の関係式（１）が成り立つ。
Ｉｓｍ＝ｎ×Ｉｓｓ      ・・・（１）
【００４３】
したがって、センス領域を流れる電流及びセル数の比率から、メイン領域に流れる電流を間接的に検出することができる。セル数の比率を１０００程度とすれば、メイン領域を流れる電流がＡオーダーであっても、センス領域を流れる電流はｍＡオーダーとなるので、ｍＡ程度の小電流を検出する簡便な回路で、Ａオーダーの大電流を間接的に検出することができる。
【００４４】
図１（ｃ）を用いて、単位セル１１１の構造を説明する。ｎ型の半導体基板５の主面上に、ｎ型の第１の炭化珪素半導体層６が配置されている。半導体基板５としては、例えば４Ｈ−ＳｉＣ（０００１）面を[１１−２０]方向に４°オフさせたオフカット基板を用いる。半導体基板５におけるｎ型不純物のドーピング濃度は１×１０19ｃｍ-3程度である。また、例えば、第１の炭化珪素半導体層６におけるｎ型不純物のドーピング濃度は７×１０15ｃｍ-3程度で、第１の炭化珪素半導体層６の厚みは１３μｍ程度である。
【００４５】
第１の炭化珪素半導体層６の表層には、ｐ型のボディ領域（ウェル領域）７が配置されている。例えば、ボディ領域７の深さは０．８μｍ程度で、ボディ領域７におけるｐ型不純物のドーピング濃度は２×１０18から２×１０19ｃｍ-3である。ボディ領域７内には、ｎ型のソース領域８が配置されている。例えば、ソース領域８の深さは０．２μｍ程度で、ソース領域８におけるｎ型不純物のドーピング濃度は５×１０19ｃｍ-3程度である。ボディ領域７の表層には、ｐ型のコンタクト領域９が配置されている。例えば、コンタクト領域９の深さは２００ｎｍ程度で、コンタクト領域９におけるｐ型不純物のドーピング濃度は２×１０20ｃｍ-3程度である。
【００４６】
ソース領域８の一部及びコンタクト領域９の一部に接して、ソース電極１０が配置されている。ソース電極１０は、例えば、厚みが１００ｎｍ程度のニッケルの熱処理により形成されたニッケルシリサイドにより構成される。ソース電極１０は、ソース領域８及びコンタクト領域９とオーミック接触している。
【００４７】
ソース領域８及びボディ領域７を含む第１の炭化珪素半導体層６の表面には、第２の炭化珪素半導体層１１が配置されている。第２の炭化珪素半導体層１１は、例えば、第１の炭化珪素半導体層６上にエピタキシャル成長により形成されたエピタキシャル層である。第２の炭化珪素半導体層１１が単一のｎ型層により構成される場合、例えば、第２の炭化珪素半導体層１１の厚みが７５ｎｍ以下で、かつ第２の炭化珪素半導体層１１におけるｎ型不純物のドーピング濃度が１×１０18ｃｍ-3以上であればよい。
【００４８】
しかしながら、第２の炭化珪素半導体層１１が単一のｎ型層からなる場合、そのドーピングプロファイルがばらつくと、順方向の閾値電圧、およびチャネルダイオードの立ち上がり電圧が大きく変動する。第２の炭化珪素半導体層１１は、犠牲酸化およびゲート酸化の工程において膜厚が減少する場合がある。製造工程での第２の炭化珪素半導体層１１の膜厚の減少量のばらつきによって、順方向の閾値電圧逆方向の立ち上がり電圧等の半導体装置１の電気特性にばらつきが生じる。したがって、ｎ型不純物層の表面に低濃度のドープ層を積層することにより、半導体装置１の電気特性のばらつきを低減することができる。
【００４９】
また、第２の炭化珪素半導体層１１をエピタキシャル成長するとき、成長初期は成長レートが安定せず、不純物濃度も安定しないことがある。この場合、成長初期にはドーパントガスを流さずに、アンドープ層または残留窒素による低濃度のドープ層を成長させ、その後、成長レートが安定してから高濃度のｎ型不純物層を成長させてもよい。このようにすれば、成長初期の成長レートが安定しないことによる不純物濃度の変動を低減することができる。
【００５０】
すなわち、第２の炭化珪素半導体層１１はアンドープまたは低不純物濃度のｎ型層からなるボトム層、高濃度ｎ型不純物層およびアンドープまたは低不純物濃度のｎ型層からなるキャップ層を含む積層構造であってもよい。各層の厚みは、例えば、ボトム層は１０から５０ｎｍ程度であり、高濃度ｎ型不純物層は１５から３０ｎｍであり、キャップ層は１０から１００ｎｍである。各層のｎ型不純物濃度は、例えば、ボトム層は１×１０17ｃｍ-3未満であり、高濃度ｎ型不純物層は１×１０18から１×１０19ｃｍ-3程度であり、キャップ層は１×１０17ｃｍ-3未満である。なお、各層の不純物濃度は必ずしも一定である必要はなく、各層の膜厚方向に分布を持っていてもよい。
【００５１】
第２の炭化珪素半導体層１１上には、ゲート絶縁膜１２が配置されている。ゲート絶縁膜１２の厚みは７０ｎｍ程度である。
【００５２】
ゲート絶縁膜１２上には、ゲート電極１３が配置されている。ゲート電極１３は、例えば、リンを７×１０20ｃｍ-3程度ドープしたｎ型ｐｏｌｙ−Ｓｉであり、ゲート電極１３の厚みは５００ｎｍ程度である。
【００５３】
ゲート電極１３上には、層間絶縁膜１４が配置されている。層間絶縁膜１４は、例えば、シリコン酸化膜により構成される。層間絶縁膜１４の厚みは１μｍ程度である。層間絶縁膜１４上には、ソース電極１０と電気的に接続する上部配線１５が配置されている。上部配線１５は、例えば、アルミニウムにより構成される。上部配線１５の厚みは４μｍ程度である。
【００５４】
半導体基板５の裏面には、半導体基板５とオーミック接触するドレイン電極１６が配置されている。ドレイン電極１６は、例えば、厚みが１５０ｎｍ程度のＴｉの熱処理により形成されたチタンシリサイドにより構成される。ドレイン電極１６上には、ダイボンディング用の裏面電極１７が配置されている。裏面電極１７は、例えば、ドレイン電極１６に近い側から、厚みが１００ｎｍ程度のチタン、厚みが３００ｎｍ程度のニッケル、及び厚みが７００ｎｍ程度の銀により構成される。
【００５５】
本開示では、この単位セルが以下のような構成を有することにより、単位セルは電界効果トランジスタの機能とダイオードの機能とを備えている。
【００５６】
次に、図２８を用いて、単位セル１１１の順方向及び逆方向の動作について説明する。図２８（ａ）は、単位セル１１１の断面図であり、図２８（ｂ）は、（ａ）のＡ−Ａ’における逆方向動作時のコンダクションバンドエネルギーの分布を示す図であり、図２８（ｃ）は、（ａ）のＡ−Ａ’における順方向動作時のコンダクションバンドエネルギーの分布を示す図である。なお、図２８（ｂ）及び（ｃ）において、左側の点線よりも左側の領域は、第２の炭化珪素半導体層１１のうちソース領域８上に位置する部分のコンダクションバンドエネルギー分布、左右の点線に挟まれた領域は、チャネルのコンダクションバンドエネルギー分布、右側の点線よりも右側の領域は、第２の炭化珪素半導体層１１のうちＪＦＥＴ領域上に位置する部分のコンダクションバンドエネルギー分布を示す。第２の炭化珪素半導体層１１のうち、ボディ領域上の部分がチャネルであり、第１の炭化珪素半導体層６のうち、隣接する２つのボディ領域の間の領域がＪＦＥＴ領域である。
【００５７】
図２８（ｂ）を使って単位セル１１１の逆方向における動作を説明する。図２８（ｂ）において、Ｖｇｓ＝０である。Ｖｄｓ＝０のとき、Ａ−Ａ’のコンダクションバンドエネルギー分布は、図２８（ｂ）に示すグラフのうち最も下側の曲線で示される。このとき、第２の炭化珪素半導体層１１はソース電位に対してＶｆ０の電位となっている。Ｖｄｓ＝０のとき、第２の炭化珪素半導体層１１のうちＪＦＥＴ領域上に位置する部分の電位はチャネルの電位よりＶｆ０低いので、電子は第２の炭化珪素半導体層１１のうちＪＦＥＴ領域上に位置する部分からチャネルに流れ込むことができない。しかしながら、Ｖｄｓを負にすると、図２８（ｂ）の矢印で示すように、第２の炭化珪素半導体層１１のうちＪＦＥＴ領域上に位置する部分の電位が第２の炭化珪素半導体層１１のうちソース領域８上に位置する部分の電位よりも上昇する。Ｖｄｓ＜−Ｖｆ０となると、第２の炭化珪素半導体層１１のうちＪＦＥＴ領域上に位置する部分の電位がチャネル電位よりも高くなるので、第２の炭化珪素半導体層１１のうちＪＦＥＴ領域上に位置する部分からチャネルを介して第２の炭化珪素半導体層１１のうちソース領域８上に位置する部分に電子が流れ込む。すなわち、単位セル１１１に逆方向電流が流れる。この動作はダイオード動作であり、Ｖｆ０はチャネルダイオードの立ち上がり電圧である。
【００５８】
次に図２８（ｃ）を用いて、単位セル１１１の順方向動作を説明する。図２８（ｃ）において、ドレインはソースに対して正の電位となっている。Ｖｇｓ＝０のとき、Ａ−Ａ’のコンダクションバンドエネルギー分布は、図２８（ｃ）に示すグラフのうち最も上側の曲線で示される。Ｖｇｓ＝０ではチャネルの方が第２の炭化珪素半導体層１１のうちソース領域８上に位置する部分よりもエネルギーが高く障壁となっているので、電子が第２の炭化珪素半導体層１１のうちソース領域８上に位置する部分からチャネルへ流れ込まない。Ｖｇｓを高くしていくと、図２８（ｃ）の矢印で示すように、チャネルのエネルギーが下がる。チャネルのエネルギーが第２の炭化珪素半導体層１１のうちソース領域８上に位置する部分よりも低くなると、電子が第２の炭化珪素半導体層１１のうちソース領域８上に位置する部分からチャネルを介して第２の炭化珪素半導体層１１のうちＪＦＥＴ領域上に位置する部分へと流れ込む。すなわち、単位セル１１１に順方向電流が流れる。
【００５９】
図２９は本開示における単位セルの深さ方向のポテンシャル分布を示す模式図である。図２９（ａ）は単位セルの断面図であり、（ｂ）は（ａ）のＣ−Ｃ’におけるポテンシャル分布図である。
【００６０】
図２９（ｂ）の上には、ポテンシャル分布図の横軸が、単位セルのどの領域に相当するかを示す。
【００６１】
横軸はゲート絶縁膜１２とゲート電極１３との界面を基準とした深さである。縦軸はソース電位を基準としたポテンシャル（−Φ）である。
【００６２】
このポテンシャル分布はポアソンの方程式から計算することができる。
【００６３】
曲線６１はＶｇｓ＝０のときのポテンシャル分布である。Ｖｇｓ＝０なので、ゲート絶縁膜１２とゲート電極１３との界面のポテンシャルが０となる。
【００６４】
ゲート絶縁膜１２の膜厚をｔとし、第２の炭化珪素半導体層１１は一様な不純物濃度をもつと仮定し、第２の炭化珪素半導体層１１の第１導電型の不純物濃度をＮｄ、膜厚をｄとする。ボディ領域７の不純物濃度をＮｂとする。ボディ領域７のうち第２の炭化珪素半導体層１１と接している表面は空乏化しており、厚さｙの空乏層７００が形成されているとする。同様に、第２の炭化珪素半導体層１１には、ボディ領域との接合面から伸びる空乏層と、ゲート絶縁膜との界面から伸びる空乏層とが形成されている。これらの空乏層が重なるように第２の炭化珪素半導体層１１の膜厚が設定されているとする。すなわち、第２の炭化珪素半導体層１１は全体が空乏化している。このように、第２の炭化珪素半導体層１１がＶｇｓ＝０において空乏化していればノーマリオフとなる。第２の炭化珪素半導体層１１を空乏化するには、ボディ領域７の不純物濃度Ｎｂを大きくし、第２の炭化珪素半導体層１１の膜厚ｄを小さくすることが好ましい。
【００６５】
なお、ソース領域とボディ領域はＰＮ接合を形成しており、ソース領域から見たボディ領域のポテンシャルはビルトインポテンシャルΦｂｉとなる。Ｖｇｓ＝０のとき、ゲート電極１３とゲート絶縁膜１２との界面のポテンシャルはソース電位と等しいから、ゲート電極１３とゲート絶縁膜１２との界面から見たボディ領域７の電位もまたビルトインポテンシャルΦｂｉである。
【００６６】
ゲート絶縁膜１２と第２の炭化珪素半導体層１１との界面におけるポテンシャルＰｃｈは、式（２）で示される。ここで、εiは、ゲート絶縁膜１２の誘電率を示し、ｑは素電荷を示す。
【数１】
0005979570.tif 000002
Ｖｇｓ＝０のときのＰｃｈがダイオードの立ち上がり電圧Ｖｆ０に相当する。式（２）から、ボディ領域の不純物濃度Ｎｂを大きくすることにより、｜Ｖｆ０｜を小さくすることができることがわかる。
【００６７】
図３０は、第２の炭化珪素半導体層１１に接するボディ領域７の不純物濃度を変化させたときの、トランジスタの閾値電圧Ｖｔｈおよび、チャネルダイオードの立ち上がり電圧│Ｖｆ０│を例示している。図３０において、ボディ領域７の不純物濃度は、２×１０18ｃｍ-3、５×１０18ｃｍ-3、１×１０19ｃｍ-3、および２×１０19ｃｍ-3と変化させている。ボディ領域７の不純物濃度を変化させると閾値電圧Ｖｔｈも変化するが、ここでは第２の炭化珪素半導体層１１の不純物濃度を適宜変更することにより閾値電圧Ｖｔｈが約３Ｖとなるように設定している。図３０は、閾値電圧Ｖｔｈを一定とした場合に、ボディ領域７のドーパント濃度が大きくなるにつれて、立ち上がリ電圧│Ｖｆ０│が小さくなる傾向を示している。図３０からわかるように、第２の炭化珪素半導体層１１に接するボディ領域７の不純物濃度を大きくすることにより、トランジスタの閾値電圧Ｖｔｈを維持しながら、チャネルダイオードの立ち上がり電圧│Ｖｆ０│を選択的に小さくすることができる。
【００６８】
以上の検討により、チャネルダイオードの立ち上がり電圧の絶対値│Ｖｆ０│を小さくするために、ボディ領域の不純物濃度を高濃度とすることが望ましいという知見が得られた。例えば、ボディ領域の不純物濃度を１×１０18ｃｍ-3以上とすることにより、チャネルダイオードの立ち上がり電圧｜Ｖｆ０｜を小さくすることができる。なお、ＳｉＣでは、ボディダイオードの立ち上がり電圧は約２．７Ｖである。ボディ領域の不純物濃度は２×１０18ｃｍ-3以上であってもよい。
【００６９】
図３１はＮｂ＝１×１０19ｃｍ-3において第２の炭化珪素半導体層１１の厚みｄと、不純物濃度Ｎｄの濃度を変化させたときのＶｔｈと｜Ｖｆ０｜の関係を示している。図３１において、横軸は順方向電流の閾値電圧Ｖｔｈ、縦軸は逆方向電流の立ち上がり電圧Ｖｆ０の絶対値(｜Ｖｆ０｜）を示す。本図を得るために実施したシミュレーションにおいて、ｐ型ボディ領域（ウェル領域）の濃度は１×１０19 ｃｍ-3 、ゲート絶縁膜の厚さは７０ｎｍで固定している。第２の炭化珪素半導体層１１の厚さの範囲は、２０ｎｍ以上７０ｎｍ以下とし、第２の炭化珪素半導体層１１の不純物濃度の範囲は、１×１０17ｃｍ-3以上４×１０18ｃｍ-3以下である。
【００７０】
図３１から、例えば、チャネルエピ層の厚さを薄くし、かつチャネルエピ層の不純物濃度を高くすることにより、｜Ｖｆ０｜を一定にしながら、Ｖｔｈを大きくすることが可能であることがわかる。したがって、チャネルエピ層の不純物濃度と厚さを適度に設定することにより、Ｖｔｈと｜Ｖｆ０｜とをそれぞれ独立に制御することが可能である。
【００７１】
例えばＶｔｈ＝５Ｖ、｜Ｖｆ０｜＝１Ｖに制御する場合のチャネルエピ層の厚さと不純物濃度の設定方法を、この図を用いて説明する。
【００７２】
まず、Ｖｔｈ＝５Ｖと、｜Ｖｆ０｜＝１Ｖとの交点を通る相関直線に対応するチャネルエピ層の厚さを読み取る。図３１では約４０ｎｍと読み取ることができる。したがって、チャネルエピ層の厚さを４０ｎｍに設定する。次に上記のチャネルエピ層の厚さにおいて、Ｖｔｈ＝５Ｖとなる不純物濃度を設定すればよい。ここでは、データが存在する２点の濃度、すなわち７×１０17ｃｍ-3と１×１０18ｃｍ-3の中間をとって、約８．５×１０17ｃｍ-3に設定すればよい。
【００７３】
図３１から、第２の炭化珪素半導体層１１の厚みｄが２０ｎｍ以上７０ｎｍ以下であり、かつ不純物濃度Ｎｄが１×１０17ｃｍ-3以上４×１０18ｃｍ-3以下であれば、閾値電圧Ｖｔｈ＞０、かつボディダイオードの立ち上がり電圧（ＳｉＣでは約２．７Ｖ）よりもチャネルダイオードの立ち上がり電圧｜Ｖｆ０｜を小さくすることができることがわかる。
【００７４】
ゲート酸化膜の膜厚ｔは２０ｎｍ以上であってもよく、１００ｎｍ以下であってもよい。ゲート酸化膜の膜厚ｔが１００ｎｍ以下であれば、熱酸化により、長時間を要することなく、良質な酸化膜を形成することができる。
【００７５】
なお以上の説明では、簡単のため第２の炭化珪素半導体層１１を不純物濃度Ｎｄが一様な単一の層であるとして説明しているが、平均不純物濃度がＮｄであれば不純物濃度に分布があってもよい。
【００７６】
またボディ領域も不純物濃度の分布が一様である必要はなく、少なくとも第２の炭化珪素半導体層１１との界面から空乏層から広がる領域が上記濃度を満たしていればよい。例えば第２の炭化珪素半導体層１１との界面から少なくとも１００ｎｍ以上の領域が上記不純物濃度の範囲であればよい。
【００７７】
（半導体装置の製造方法）
次に、図２から図４を参照しながら、本実施形態に係る半導体装置の製造方法について説明する。図２から図４は、本実施形態に係る半導体装置の製造方法を示す断面図である。
【００７８】
まず、図２（ａ）に示すように、ｎ型の半導体基板５を準備する。半導体基板５としては、例えば４Ｈ−ＳｉＣ（０００１）面を[１１−２０]方向に４°オフさせたオフカット基板を用いる。
【００７９】
次に、図２（ｂ）に示すように、半導体基板５の上に、ｎ型の第１の炭化珪素半導体層６をエピタキシャル成長する。第１の炭化珪素半導体層６は、例えば４Ｈ−ＳｉＣにより構成される。第１の炭化珪素半導体層６におけるｎ型不純物濃度は、半導体基板５におけるｎ型不純物濃度よりも低くなるようにする。
【００８０】
次に、図２（ｃ）に示すように、第１の炭化珪素半導体層６の上に、例えばＳｉＯ2により構成されるマスク（図示しない）を形成し、ＡｌイオンまたはＢイオンを注入することにより、ボディ領域７を形成する。また図示しないが、このイオン注入によって、半導体装置１の終端領域に、電界緩和リング（Ｆｉｅｌｄ  Ｌｉｍｉｔｅｄ  Ｒｉｎｇ：ＦＬＲ）、センス領域の終端ベース領域１８、メイン領域の終端ベース領域１９、及び素子分離領域１１０を同時に形成する。したがって、ボディ領域７と、センス領域の終端ベース領域１８、メイン領域の終端ベース領域１９、及び素子分離領域１１０とは、同じｐ型ドーパント濃度及び同じ深さで形成される。ただし、これに限定するものでなく、各領域を個別に形成してもよい。各領域を個別に形成する場合は、ｐ型ドーパント濃度及び深さをそれぞれに設定することができる。
【００８１】
続いて、図２（ｄ）に示すように、マスク（図示しない）を用いてボディ領域７に窒素イオンを注入することによってソース領域８を形成し、他のマスク（図示しない）を用いてボディ領域７にＡｌイオンを注入することによってコンタクト領域９を形成する。イオン注入後に、マスクを除去して活性化アニールを行う。活性化アニールは、例えば、不活性雰囲気中で１７００℃程度の温度で３０分程度行う。
【００８２】
次に、図３（ａ）に示すように、ボディ領域７、ソース領域８及びコンタクト領域９を含む第１の炭化珪素半導体層６の表面全体に、第２の炭化珪素半導体層１１をエピタキシャル成長により形成する。
【００８３】
次いで、図３（ｂ）に示すように、ソース領域８の一部及びコンタクト領域９の表面が露出するように第２の炭化珪素半導体層１１の一部の領域をドライエッチにより除去した後、熱酸化によって、第２の炭化珪素半導体層１１の表面にゲート絶縁膜１２を形成する。
【００８４】
その後、図３（ｃ）に示すように、ゲート絶縁膜１２の表面に、リンを７×１０20ｃｍ-3程度ドーピングした多結晶シリコン膜１１３を堆積する。多結晶シリコン膜１１３の厚さは、例えば、５００ｎｍ程度である。
【００８５】
次に、図３（ｄ）に示すように、マスク（図示しない）を用いて、多結晶シリコン膜１１３の一部の領域をドライエッチングにより除去することにより、ゲート電極１３を形成する。
【００８６】
続いて、図３（ｅ）に示すように、ゲート電極１３の表面及び第１の炭化珪素半導体層６の表面を覆うように、ＳｉＯ2により構成される層間絶縁膜１４を化学的気相成長（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法によって堆積する。層間絶縁膜１４の厚さは、例えば、１．５μｍである。
【００８７】
次に、図４（ａ）に示すように、マスク（図示しない）を用いたドライエッチングにて、コンタクト領域９の表面上及びソース領域８の一部の表面上の層間絶縁膜１４を除去することによって、ヴィアホール１１４を形成する。
【００８８】
その後、図４（ｂ）に示すように、例えば厚さ５０ｎｍ程度のニッケル膜を、層間絶縁膜１４上に形成した後、エッチングによって、ヴィアホール１１４の内部及びその周辺の一部を残して、ニッケル膜を除去する。エッチング後、不活性雰囲気内で、例えば９５０℃、５分間の熱処理を行い、ニッケルを炭化珪素表面と反応させる。これにより、ニッケルシリサイドにより構成されるソース電極１０を形成する。なお、半導体基板５の裏面５ｂにもニッケルを全面に堆積させ、同様の熱処理を行うことにより、ドレイン電極１６を形成する。
【００８９】
続いて、図４（ｃ）に示すように、層間絶縁膜１４及びヴィアホール１１４の上に、上部配線１５となる厚さ４μｍ程度のアルミニウムを堆積する。上部配線１５を所望のパターンにエッチングすると、図１（ａ）に示す、メイン領域ソースパッド２とセンス領域ソースパッド３とが得られる。なお、図示しないが、ゲート電極と接触するゲート配線及びゲートパッドを、メイン領域ソースパッド２及びセンス領域ソースパッド３と電気的に絶縁されるように形成する。さらに、ドレイン電極１６上に、ダイボンド用の裏面電極１７として、Ｔｉ／Ｎｉ／Ａｇをこの順に堆積する。以上のようにして、図１に示した半導体装置１が得られる。
【００９０】
（半導体装置の閾値電圧及び立ち上がり電圧評価）
本実施形態に係る半導体装置１を試作し、電気特性を評価した。試作した半導体装置１において、ボディ領域７のｎ型不純物濃度は２×１０18ｃｍ-3、ゲート絶縁膜１２の膜厚は７０ｎｍとした。第２の炭化珪素半導体層１１は、ｎ型不純物濃度が１．１×１０18ｃｍ-3のｎ型不純物層上に、膜厚７５ｎｍのアンドープ層を積層した構造とした。試作した半導体装置１における、センス領域に対するメイン領域の単位セル数比率は３４である。試作した半導体装置１の順方向の閾値電圧Ｖｔｈ及び逆方向の立ち上がり電圧Ｖｆを、プローバー及び半導体パラメータアナライザを用いて評価した。
【００９１】
まず、試作した半導体装置１の順方向の閾値電圧を評価するために、Ｖｄｓを０．１Ｖに設定し、Ｖｇｓを０から１０Ｖまでスイープし、メイン領域及びセンス領域のソース電流（Ｉｓｍ，Ｉｓｓ）を個別かつ同時に測定した。図５は、試作した半導体装置１の順方向のＩｓｓ−Ｖｇｓ、Ｉｓｍ−Ｖｇｓ曲線を示すグラフである。図５において、左側の縦軸はメイン領域のソース電流Ｉｓｍであり、右側の縦軸はセンス領域のソース電流Ｉｓｓである。図５において、黒丸のデータはメイン領域のソース電流を示し、白四角のデータはセンス領域のソース電流を示している。順方向の閾値電圧は、基準電流が得られたときのＶｇｓにより求めた。基準電流の値としては、セル数比率に応じてメイン領域とセンス領域とで異なる値を用いた。メイン領域の基準電流は１ｍＡとし、これをセル数比率の３４で割った値である０．０２９ｍＡをセンス領域の基準電流とした。
【００９２】
室温での測定の結果、メイン領域の閾値電圧は４．０５Ｖ、センス領域の閾値電圧は３．９９Ｖであり、両者の値はほぼ一致していた。閾値電圧は負の温度特性を持っているが、室温において閾値電圧が３Ｖ以上あれば、１５０℃においても１Ｖ程度の閾値電圧を維持できる。この結果から、試作した半導体装置１は、室温から１５０℃の範囲において、ノーマリオフ動作ができ、かつノイズマージンを確保できることがわかった。
【００９３】
次に、試作した半導体装置１の逆方向の立ち上がり電圧を評価するために、Ｖｇｓを０Ｖに固定し、Ｖｄｓを０から−１Ｖまでスイープし、メイン領域及びセンス領域のソース電流（Ｉｓｍ、Ｉｓｓ）を個別かつ同時に測定した。図６は、試作した半導体装置１の逆方向のＩｓｓ−Ｖｄｓ、Ｉｓｍ−Ｖｄｓ曲線を示すグラフである。図６において、左側の縦軸はメイン領域のソース電流−Ｉｓｍであり、右側の縦軸はセンス領域のソース電流−Ｉｓｓである。図６において、黒丸のデータはメイン領域のソース電流を示し、白四角のデータはセンス領域のソース電流を示している。逆方向の立ち上がり電圧は、基準電流が得られたときのＶｄｓにより求めた。基準電流の値としては、メイン領域は−１ｍＡとし、これをセル数比率の３４で割った値である−０．０２９ｍＡをセンス領域の基準電流とした。
【００９４】
室温での測定の結果、メイン領域の立ち上がり電圧は−０．７４Ｖ、センス領域の立ち上がり電圧は−０．７Ｖであり、両者はほぼ一致していた。ボディ領域７と第１の炭化珪素半導体層６とで構成されるボディダイオードの立ち上がり電圧は、炭化珪素のＰＮ接合のビルトインポテンシャルの値である約２．５Ｖとなることから、試作した半導体装置１の逆方向の立ち上がり電圧は、ボディダイオードの立ち上がり電圧に比べて低い値を実現できていることがわかった。この結果から、逆方向電流が、ボディダイオードではなく、ソース電極１０から第２の炭化珪素半導体層１１を介してドレイン電極１６に電流が流れるチャネルダイオードを流れることによって得られた電流であることがわかる。
【００９５】
（半導体装置の順方向電流評価）
次に、電極パターンを形成した基板７２上に試作した半導体装置１を実装し、大電流での評価を行った。図７は、本実施形態に係る半導体装置１のメイン領域２０及びセンス領域２１に同時に流れる順方向電流を評価するための測定系７０の回路構成を示す図である。半導体装置１を実装した基板７２は、ドレイン端子７４、ゲート端子７６、メイン領域ソース端子７８、センス領域ソース端子７９及びケルビン端子８０を備えている。ドレイン端子７４・メイン領域ソース端子７８間にはＶｃｃ電源２２が直列に接続されている。メイン領域２０のメイン領域ソースパッド２は、基板上でメイン領域ソース端子７８及びケルビン端子８０に接続されている。
【００９６】
メイン領域２０を流れる電流Ｉｓｍ（以下、メイン領域電流Ｉｓｍと略称する）は、メイン領域ソースパッド２からメイン領域ソース端子７８へ流れるが、メイン領域ソースパッド２からケルビン端子８０へは流れない。センス領域２１のセンス領域ソースパッド３はセンス領域ソース端子７９に接続されている。ケルビン端子８０に接続されている。メイン領域２０及びセンス領域２１のゲートパッド４はゲート端子７６に接続されている。
【００９７】
ゲート端子７６は、ゲート抵抗２６を介してゲートドライバ２３に接続されている。ゲートドライバ２３の基準電位はケルビン端子８０の電位としている。ケルビン端子８０にはセンス領域２１からの小電流が流れるだけなので、メイン領域２０のソース電極の電位とほぼ等しい電位となっている。ゲートドライバ２３には、ゲートドライバ電源２４が接続されている。パルス信号発生器２５からの出力に応じて、ゲートドライバ電源２４の電圧によって決まるゲート・ソース間電圧が、メイン領域２０及びセンス領域２１の両方に印加される。
【００９８】
小電流プローブ２８はセンス領域２１のセンス領域ソースパッド３とケルビン端子との間に配置され、センス領域２１を流れる電流Ｉｓｓ(以下、センス領域電流Ｉｓｓと略称する)を計測する。センス領域電流Ｉｓｓは、ケルビン端子８０を通過後、メイン領域電流Ｉｓｍと合わさってメイン領域ソース端子７８へと流れる。大電流プローブ２７は、メイン領域ソースパッド２とメイン領域ソース端子７８との間に配置され、センス領域電流Ｉｓｓとメイン領域電流Ｉｓｍとの合算値が計測される。電圧計２９は、ドレイン端子７４・ソース端子７８間電圧をモニターする。
【００９９】
図８は、雰囲気温度Ｔａが２５℃において、半導体装置１の順方向電流を評価した結果を示すグラフである。図８において、横軸はメイン領域電流Ｉｓｍ、左側の縦軸はセンス領域電流Ｉｓｓ、右側の縦軸はセンス領域電流Ｉｓｓに対するメイン領域電流Ｉｓｍの比率Ｉｓｍ／Ｉｓｓを示す。図８において、黒丸で表すデータはセンス領域電流Ｉｓｓを示し、白四角で表すデータはセンス領域電流Ｉｓｓに対するメイン領域電流Ｉｓｍの比率Ｉｓｍ／Ｉｓｓを示している。図８から、センス領域電流Ｉｓｓはメイン領域電流Ｉｓｍに比例していることがよくわかる。センス領域電流Ｉｓｓに対するメイン領域電流Ｉｓｍの比率は約３２で、セル数比率の３４とほぼ一致していた。
【０１００】
図９は、雰囲気温度Ｔａが−４０℃、２５℃、８５℃及び１５０℃において、半導体装置１の順方向電流を評価した結果を示すグラフである。図９において、横軸はメイン領域電流Ｉｓｍ、縦軸はセンス領域電流Ｉｓｓに対するメイン領域電流Ｉｓｍの比率を示す。図９からわかるように、雰囲気温度Ｔａが−４０℃から１５０℃までの範囲において、センス領域電流Ｉｓｓに対するメイン領域電流Ｉｓｍの比率は、センス領域電流Ｉｓｓの大きさによらずほぼ一定であった。センス領域電流Ｉｓｓに対するメイン領域電流Ｉｓｍの比率の平均値は３２．２であり、セル数比率とほぼ一致していた。センス領域電流Ｉｓｓに対するメイン領域電流Ｉｓｍの比率の最小値は３０．８、最大値は３３．５であり、平均絶対偏差は１．７％と小さい値であった。平均絶対偏差の定義は次の式（３）の通りである。
【数２】
0005979570.tif 000003
【０１０１】
（半導体装置の逆方向電流評価）
次に、試作した半導体装置１について、逆方向電流の評価を行った。図１０は、本実施形態に係る半導体装置１のメイン領域２０及びセンス領域２１に同時に流れる逆方向電流を評価するための測定系９０の回路構成を示す図である。
【０１０２】
半導体装置１とスイッチング用ＦＥＴ３０とが直列に接続されている。このとき、半導体装置１は、スイッチング用ＦＥＴ３０とは逆方向にして接続されている。すなわち、半導体装置１が実装された基板７２のメイン領域ソース端子７８が、スイッチング用ＦＥＴ３０のソース電極と接続される。Ｖｃｃ電源２２の正側端子はスイッチング用ＦＥＴ３０のドレイン電極と接続し、Ｖｃｃ電源２２の負側端子は基板７２のドレイン端子７４と接続されている。基板７２のゲート端子７６がケルビン端子８０に接続されているため、Ｖｇｓは０Ｖで固定されている。スイッチング用ＦＥＴ３０のゲート電極は、ゲート抵抗２６を介してゲートドライバ２３に接続されている。ゲートドライバ２３にはゲートドライバ電源２４が接続され、それぞれの基準電位端子はケルビン端子８０と接続されている。
【０１０３】
パルス信号発生器２５からの出力によって、ゲートドライバ２３はゲートドライバ電源の電圧によって決まるゲート電圧をスイッチング用ＦＥＴ３０に出力する。スイッチング用ＦＥＴ３０が導通した瞬間のみ、基板７２のドレイン端子７４・メイン領域ソース端子７８間には、Ｖｃｃ電源２２の出力電圧からスイッチング用ＦＥＴ３０の電位降下分を引いた逆電圧が印加され、逆方向電流が流れる。
【０１０４】
スイッチング用ＦＥＴ３０を流れる電流は、メイン領域ソース端子７８を通過後、メイン領域ソースパッド２において、逆方向のメイン領域電流−Ｉｓｍと逆方向のセンス領域電流−Ｉｓｓとに分かれる。逆方向のセンス領域電流−Ｉｓｓは、メイン領域ソースパッド２からケルビン端子８０を通過し、センス領域２１を流れる。小電流プローブ２８はセンス領域２１のセンス領域ソースパッド３とケルビン端子８０との間に配置され、逆方向のセンス領域電流−Ｉｓｓを計測する。大電流プローブ２７は、メイン領域ソースパッド２とメイン領域ソース端子７８との間に配置され、逆方向のセンス領域電流−Ｉｓｓと逆方向のメイン領域電流−Ｉｓｍとの合算値が計測される。電圧計２９は、ドレイン端子７４・メイン領域ソース端子７８間電圧をモニターする。
【０１０５】
図１０に示す測定系９０を用いて、半導体装置１のＶｇｓを０Ｖとして、Ｖｃｃ電源２２の出力電圧を変化させることにより、逆方向のメイン領域電流−Ｉｓｍが０から４０Ａとなる範囲において、逆方向のセンス領域電流−Ｉｓｓを測定した。
【０１０６】
図１１は、雰囲気温度Ｔａが２５℃において、半導体装置１の逆方向電流を評価した結果を示すグラフである。図１１において、横軸は逆方向のメイン領域電流−Ｉｓｍ、左側の縦軸は逆方向のセンス領域電流−Ｉｓｓ、右側の縦軸は逆方向のセンス領域電流−Ｉｓｓに対する逆方向のメイン領域電流−Ｉｓｍの比率Ｉｓｍ／Ｉｓｓを示す。図１１において、黒丸で表すデータは逆方向のセンス領域電流−Ｉｓｓを示し、黒四角で表すデータは逆方向のセンス領域電流−Ｉｓｓに対する逆方向のメイン領域電流−Ｉｓｍの比率Ｉｓｍ／Ｉｓｓを示している。図１１から、逆方向においてもセンス領域電流−Ｉｓｓは、メイン領域電流−Ｉｓｍに比例していることがわかる。逆方向のセンス領域電流−Ｉｓｓに対する逆方向のメイン領域電流−Ｉｓｍの比率は約３２であり、順方向と同様に、セル数比率の３４とほぼ一致している。
【０１０７】
図１２は、雰囲気温度Ｔａが−４０、２５℃、８５℃及び１５０℃において、半導体装置１の逆方向電流を評価した結果を示すグラフである。図１２において、横軸は逆方向のメイン領域電流−Ｉｓｍ、縦軸は逆方向のセンス領域電流−Ｉｓｓに対する逆方向のメイン領域電流−Ｉｓｍの比率Ｉｓｍ／Ｉｓｓを示す。図１２からわかるように、雰囲気温度Ｔａが−４０℃から１５０℃までの範囲において、逆方向のセンス領域電流−Ｉｓｓに対する逆方向のメイン領域電流−Ｉｓｍの比率は、逆方向のセンス領域電流−Ｉｓｓの大きさによらずほぼ一定であった。逆方向のセンス領域電流−Ｉｓｓに対する逆方向のメイン領域電流−Ｉｓｍの比率の平均値は３２．４であり、順方向でのセンス領域電流Ｉｓｓに対するメイン領域電流Ｉｓｍの比率とほぼ一致していた。逆方向のセンス領域電流−Ｉｓｓに対する逆方向のメイン領域電流−Ｉｓｍの比率の最小値は３１．１、最大値は３３．８であり、平均絶対偏差は２．３％と小さい値であった。
【０１０８】
上記のように、本明細書において開示される半導体装置は、順方向の閾値電圧Ｖｔｈが高く、逆方向においても立ち上がり電圧Ｖｆが１Ｖ未満のダイオードとして機能する。本明細書において開示される半導体装置のメイン領域に流れる電流とセンス領域に流れる電流との比率は、広い電流範囲かつ広い温度範囲において、かつ順方向と逆方向の双方向で一定であり、式（１）の関係を満たしている。したがって、本明細書において開示される半導体装置を用いることにより、センス領域に流れる小電流を測定することによって、メイン領域に流れる大電流を高精度で検出することができる。
【０１０９】
なお、センス領域に対するメイン領域のセル数の比率は上記の値に限定されるものでなく、これより大きくてもよい。ただし、センス領域電流Ｉｓｓが１００ｍＡ以下であれば、安価な汎用演算増幅器でセンス領域電流Ｉｓｓを扱うことが出来、汎用演算増幅器を用いた簡便な電流電圧変換回路で電流検出することができるという利点がある。
【０１１０】
図１３は、演算増幅器を含む電流電圧変換回路を用いた、本実施形態に係る半導体装置の順方向電流及び逆方向電流を測定するための測定系２００の回路構成を示す図である。測定系２００は非反転入力端子３５ｐ、反転入力端子３５ｑ、および出力端子３５ｒを有する演算増幅器３５を含む。
【０１１１】
半導体装置１のメイン領域３３及びセンス領域３４のドレイン電極は、ドレイン端子２０４を介して負荷３７の一端と接続している。負荷３７の他端はＶｄｄ電源ライン３１に接続されている。メイン領域３３のソース電極は、メイン領域ソース端子２０８を介してＶｄｄ電源のリターンライン３２に接続されている。
【０１１２】
また、メイン領域３３のソース電極から分岐されたケルビン端子２１０は、演算増幅器３５の非反転入力端子３５ｐに接続されている。センス領域３４のソース電極は、センス領域ソース端子２０９を介して演算増幅器３５の反転入力端子３５ｑと接続されている。負荷３７を流れる電流は、メイン領域３３に流れる電流Ｉｓｍと、センス領域３４に流れる電流Ｉｓｓとに分流される。ここで演算増幅器３５の入力インピーダンスは極めて大きいので、メイン領域３３に流れる電流Ｉｓｍ及びセンス領域３４に流れる電流Ｉｓｓは、ともに演算増幅器３５の非反転入力端子３５ｐおよび反転入力端子３５ｑには流れ込まない。ケルビン端子２１０にはメイン領域３３に流れる電流Ｉｓｍが流れ込まないので、メイン領域３３に流れる電流Ｉｓｍによる電位降下の影響を受けない。したがって、ケルビン端子２１０の電位、すなわち演算増幅器３５の非反転入力端子３５ｐの電位は、メイン領域３３のメイン領域ソースパッド２の電位に精度よく一致する。演算増幅器３５の出力端子３５ｒと反転入力端子間にはセンス抵抗３６が接続されている。メイン領域２０及びセンス領域２１のゲート電極はゲート端子２０６に接続されている。
【０１１３】
演算増幅器３５のゲインは理想的には無限大であり、現実にも極めて大きい。反転入力端子３５ｑおよび非反転入力端子３５ｐの電位に差があると、出力端子３５ｒにはその差に比例した電位が現れ、これがセンス抵抗３６を通して反転入力端子３５ｑの電位を下げるように負帰還がかかる。結果的に反転入力端子３５ｑの電位は非反転入力端子３５ｐの電位に等しくなる。よって、メイン領域３３及びセンス領域３４のソース電極の電位が一致し、メイン領域３３及びセンス領域３４の両方に等しいゲート・ソース間電圧が印加される。負帰還をより安定させるため、センス抵抗３６の抵抗値はｋΩオーダーであることが好ましい。
【０１１４】
演算増幅器３５の出力Ｖｓｅｎｓｅは、次の式で表される。
Ｖｓｅｎｓｅ＝−Ｉｓｓ×Ｒｓｅｎｓｅ      （４）
ここで、Ｉｓｓはセンス領域３４に流れる電流、Ｒｓｅｎｓｅはセンス抵抗３６の抵抗値である。上記の式の右辺は、センス領域３４に流れる電流がドレインからソースに向かって流れる、いわゆる順方向電流の場合には負の値となり、ソースからドレインに流れる、いわゆる逆方向電流の場合には正の値となる。
【０１１５】
一般に、演算増幅器には、単極性の電源電圧のみ印加する単電源タイプと、正極性、負極性の両方の電源電圧を印加する両電源タイプがある。単電源タイプの場合、出力は正または負のいずれかの極性しかとれないのに対し、両電源タイプであれば出力は正負の両極性をとることができる。したがって、順方向電流及び逆方向電流を測定するには、両電源タイプの演算増幅器を用いることが好ましい。つまり、演算増幅器３５には、両電源タイプを用いることが好ましい。
【０１１６】
演算増幅器は電源電圧を越える電圧を出力することはできない。汎用演算増幅器では１２から１５Ｖの電源電圧のものが多い。センス抵抗はｋΩオーダーである場合、演算増幅器に流せる電流は１００ｍＡ以下のオーダーとなる。本実施形態において、センス抵抗を１００Ω未満としたときは演算増幅器の負帰還が安定しなかった。
【０１１７】
なお、電流電圧変換回路としては必ずしも演算増幅器を用いずとも良い。電流電圧変換回路として、演算増幅器に代えて、例えばホール効果を利用した電流センサ、またはロゴスキーコイルなどの電流センサを用いることもできる。
【０１１８】
さらに、本明細書において開示される半導体装置を用いると、検出された逆方向電流値が、所望の値と異なる場合、ゲート電圧を制御することにより、逆方向電流の大きさを制御することができる。
【０１１９】
図１４は、本実施形態に係る半導体装置１におけるメイン領域の逆方向Ｉｓｍ−Ｖｄｓ曲線のゲート電圧依存性を示すグラフである。図１４において、横軸は負方向のドレイン電圧−Ｖｄｓ、縦軸はメイン領域に流れる逆方向電流−Ｉｓｍを示す。図１４において、白四角で表すデータはＶｇｓが０Ｖでのデータを示し、黒丸で表すデータはＶｇｓが−５Ｖでのデータを示す。図１４からわかるように、半導体装置１において、ゲート電圧をより負にすることにより、メイン領域に流れる逆方向電流を小さくすることができる。図１４に示すグラフにおいて、Ｖｇｓ＝０Ｖの場合、−Ｉｓが１５Ａとなるときの−Ｖｄｓは１．５Ｖであるので、抵抗は０．１Ωとなる。一方、Ｖｇｓ＝−５Ｖにすると、−Ｉｓが１５Ａとなるときの−Ｖｄｓは２Ｖとなるので、抵抗は０．１３Ωに増大している。このように本明細書の半導体装置においては逆方向電流もトランジスタのチャネルを流れるので、ゲート電圧によって、そのＩＶ特性を変化させることができる。特許文献１に開示された技術では、逆方向電流はボディダイオードを通して流れるので、ゲート電圧によって逆方向のＩＶ特性を変化させることはきない。
【０１２０】
特許文献１に開示された技術では、還流ダイオードに流れる電流を検出するために、トランジスタ電流検出手段とは別に、ダイオード電流検出手段を設ける必要があったため、構成が複雑になっていた。
【０１２１】
これに対して、本明細書において開示される半導体装置では、センス領域を用いることにより、トランジスタ電流に相当する順方向電流だけでなく、ダイオード電流に相当する逆方向電流も検出することができる。したがって、本明細書において開示される半導体装置では、簡易な構成により、トランジスタに流れる電流及び還流ダイオードに流れる電流をともに検出することができる。
【０１２２】
また、特許文献１には、従来のスイッチング回路において、ローサイドＭＯＳＦＥＴのボディダイオードに流れる逆方向電流を検出することが開示されている。しかし、特許文献１に記載されたスイッチング回路では、ゲート電圧により逆方向電流を制御することはできない。また、炭化珪素半導体の場合、ボディダイオードを構成するＰＮ接合に電流を流すと、積層欠陥が成長することによりボディダイオードの特性が劣化する。また、炭化珪素半導体の場合、バンドギャップが広いため、ボディダイオードの立ち上がり電圧Ｖｆが約２．５Ｖと大きい。
【０１２３】
それに対して、本明細書において開示される半導体装置では、ボディダイオードでなくチャネルダイオードを用いることにより逆方向電流を検出するので、積層欠陥が成長することによる特性劣化は起こらず、ダイオードの立ち上がり電圧Ｖｆが低い。さらに、本明細書において開示される半導体装置は、ゲート電圧によって逆方向電流を制御できるという特有な効果を有する。
【０１２４】
（第２の実施形態）
（半導体装置の構造）
次に、本開示の第２の実施形態に係る半導体装置について、図面を参照して説明する。図１５（ａ）は、本実施形態に係る半導体装置の概略を示す平面図である。図１５（ｂ）は、図１５（ａ）におけるＡ−Ａ’部分の概略を示す断面図である。図１５（ｃ）は、図１５（ｂ）における単位セルの概略を示す断面図である。図１５（ｄ）は図１５（ｂ）における、メイン領域３２０とセンス領域３２１との境界部分を拡大して示す断面図である。
【０１２５】
第１の実施形態に係る半導体装置１では、単位セル１１１がプレーナゲート型のＭＩＳＦＥＴであるのに対して、本実施形態に係る半導体装置３０１では、単位セル３１１がトレンチゲート型のＭＩＳＦＥＴである点が異なる。なお、第１の実施形態に係る半導体装置１と共通する構成要素については同じ符号を付与して説明を省略する。
【０１２６】
図１５（ｂ）に示すように、半導体装置３０１はセンス領域３２１及びメイン領域３２０を備えている。センス領域３２１及びメイン領域３２０はいずれも、互いに並列に接続された複数の単位セル３１１を備えている。
【０１２７】
図１５（ｂ）に示すように、センス領域３２１とメイン領域３２０との境界部分における第１導電型の第１の炭化珪素半導体層６中には、単位セルとは異なり、終端ベース領域１８、１９及び素子分離領域１１０が配置されている。終端ベース領域１８、１９及び素子分離領域１１０は、いずれも第２導電型である。終端ベース領域１８、１９には、第１導電型のソース領域が含まれていない。終端ベース領域１８、１９中にソース領域が配置されていると、ソース領域、終端ベース領域１８、１９及び第１の炭化珪素半導体層６により構成される寄生バイポーラに大電流が流れて半導体装置３０１が破壊する可能性があるためである。終端ベース領域１８、１９上にはソース電極１０が配置されており、上部配線１５によって単位セル３１１のソース電極１０と電気的に接続している。したがって終端ベース領域１８、１９と単位セル３１１のソース領域８とは同電位である。終端ベース領域１８、１９は第１の炭化珪素半導体層６とＰＮダイオードを構成する。
【０１２８】
素子分離領域１１０は、終端ベース領域１８と終端ベース領域１９との間に配置されている。素子分離領域１１０上には、ソース電極１０が配置されておらず、素子分離領域１１０の電位はフローティング電位となっている。素子分離領域１１０は、センス領域３２１とメイン領域３２０との間に電流が流れることを防止する。図１５（ｄ）に示すように、素子分離領域１１０上及び終端ベース領域１８、１９の端部上には、第２の炭化珪素半導体層１１が配置されていない。これにより、第２の炭化珪素半導体層１１を通してメイン領域３２０とセンス領域３２１との間に電流が流れることを防止することができるので、センス領域３２１を流れる電流を、メイン領域３２０を流れる電流から区別して検出することが可能となる。
【０１２９】
図１５（ｃ）を用いて、単位セル３１１の構造を説明する。ソース領域８の表層から、ソース領域８及びボディ領域７を貫通するトレンチ１１２が配置されている。トレンチ１１２の側面及び底面、並びにソース領域８の表面の一部には、第２の炭化珪素半導体層１１が配置されている。第２の炭化珪素半導体層１１は、例えば、第１の炭化珪素半導体層６のトレンチ１１２の底面及び側面、並びにトレンチ１１２の周辺部を覆うようにエピタキシャル成長により形成されたエピタキシャル層である。第２の炭化珪素半導体層１１が単一のｎ型層により構成される場合、例えば、第２の炭化珪素半導体層１１の厚みが７５ｎｍ以下で、かつ第２の炭化珪素半導体層１１におけるｎ型不純物のドーピング濃度が１×１０18ｃｍ-3以上であればよい。第２の炭化珪素半導体層１１は、ｎ型不純物層の表面にアンドープ層を積層した層であってもよい。第２の炭化珪素半導体層１１は、犠牲酸化およびゲート酸化の工程において膜厚が減少する場合がある。製造工程での第２の炭化珪素半導体層１１の膜厚の減少量のばらつきによって、順方向の閾値電圧逆方向の立ち上がり電圧等の半導体装置３０１の電気特性にばらつきが生じる。ｎ型不純物層の表面にアンドープ層を積層することにより、半導体装置３０１の電気特性のばらつきを低減することができる。
【０１３０】
第２の炭化珪素半導体層１１上には、ゲート絶縁膜１２が配置されている。ゲート絶縁膜１２の厚みは７０ｎｍ程度である。
【０１３１】
ゲート絶縁膜１２上には、トレンチ１１２を埋め込むようにゲート電極１３が配置されている。ゲート電極１３は、例えば、リンを１×１０21ｃｍ-3程度ドープしたｎ型ｐｏｌｙ−Ｓｉであり、ゲート電極１３の厚みは５００ｎｍ程度である。
【０１３２】
トレンチゲート型のＭＩＳＦＥＴの場合、半導体基板の主面に平行な方向でなく、半導体基板の厚み方向にチャネルが形成されるので、プレーナゲート型のＭＩＳＦＥＴに比べてチャネルの面積密度を大きくすることができる。したがって、同じ大きさの半導体装置であれば、トレンチゲート型のＭＩＳＦＥＴは、プレーナゲート型のＭＩＳＦＥＴに比べて、流れる電流を大きくすることができる。電流が大きくなるほど、電流測定が困難になるので、本明細書において開示される半導体装置における単位セルがトレンチゲート型のＭＩＳＦＥＴであると、メイン領域に比べてセル数を小さくしたセンス領域に流れる電流により、電流測定を行うことによる効果が顕著になる。
【０１３３】
（半導体装置の製造方法）
次に、図１６から図１８を参照しながら、本実施形態に係る半導体装置の製造方法を説明する。図１６から図１８は、本実施形態に係る半導体装置の製造方法を示す断面図である。
【０１３４】
図１６（ａ）に示す半導体基板５を準備する工程及び図１６（ｂ）に示す第１の炭化珪素半導体層６をエピタキシャル成長する工程は、第１の実施形態における図２（ａ）及び図２（ｂ）に示す工程と同じであるので、説明を省略する。
【０１３５】
次に、図１６（ｃ）に示すように、第１の炭化珪素半導体層６の表面の上に、例えば、厚さが０．５μｍから１μｍ程度のボディ領域７をエピタキシャル成長する。エピタキシャル成長に代えて、アルミニウムイオンまたはボロンイオンを第１の炭化珪素半導体層６に注入することにより、ボディ領域７を形成しても良い。
【０１３６】
続いて、図１６（ｄ）に示すように、ボディ領域７の表面に、窒素イオンの注入またはエピタキシャル成長によって、高濃度のｎ型不純物を含むソース領域８を形成する。加えて、マスク（図示しない）を用いてソース領域８にＡｌイオンを注入することによって、ボディ領域７に到達するｐ型のコンタクト領域９を形成する。この後、活性化アニールを行う。活性化アニールは、例えば、不活性雰囲気中で１７００から１８００℃程度で３０分程度行う。
【０１３７】
次に、図１６（ｅ）に示すように、マスク（図示しない）を用いて、ソース領域８及びボディ領域７のうち一部の領域をドライエッチングにより除去することによって、所望の領域にトレンチ１１２を形成する。トレンチ１１２は、ソース領域８及びボディ領域７を貫通し、第１の炭化珪素半導体層６に到達する凹部である。
【０１３８】
次に、図１７（ａ）に示すように、トレンチ１１２の底面及び側面を含む第１の炭化珪素半導体層６の表面全体に、第２の炭化珪素半導体層１１をエピタキシャル成長により形成する。
【０１３９】
次いで、図１７（ｂ）に示すように、ソース領域８の一部及びコンタクト領域９の表面が露出するよう第２の炭化珪素半導体層１１の一部の領域をドライエッチングによって除去する。この後、熱酸化によって、第２の炭化珪素半導体層１１の表面にゲート絶縁膜１２を形成する。
【０１４０】
続いて、図１７（ｃ）に示すように、ゲート絶縁膜１２の表面に、例えばリンを７×１０20ｃｍ-3程度ドーピングした厚さ５００ｎｍ程度の多結晶シリコン膜を堆積する。次いで、ドライエッチングにて多結晶シリコン膜を所望のパターンに加工することによって、トレンチ１１２内及びトレンチ１１２周辺の一部の領域に、ゲート電極１３を形成する。
【０１４１】
図１７（ｄ）に示す層間絶縁膜１４を堆積する工程、図１８（ａ）に示すソース電極１０及びドレイン電極１６を形成する工程、並びに図１８（ｂ）に示す上部配線１５及び裏面電極１７を形成する工程は、第１の実施形態における図３（ｅ）、図４（ａ）、図４（ｂ）及び図４（ｃ）に示す工程と同じであるので説明を省略する。
【０１４２】
以上のようにして、図１５に示した半導体装置３０１が得られる。
【０１４３】
（第３の実施形態）
次に、本開示の第３の実施形態に係るインバータについて、図面を参照して説明する。図１９は、本実施形態に係るインバータ４０２を備える負荷駆動システム４００の構成を示すブロック図である。
【０１４４】
負荷駆動システム４００は、交流電源４０、整流回路４０４、インバータ４０２、及び負荷４５を備えている。
【０１４５】
整流回路４０４は、４つの整流ダイオード４２により構成されるダイオードブリッジ回路４０６、及びチョークコイル４１を備えている。交流電源４０からの交流出力電圧は整流ダイオード４２を通して直流化される。チョークコイル４１は、力率を向上させるために、交流電源４０とダイオードブリッジ回路４０６との間に挿入されている。
【０１４６】
インバータ４０２は、３相ブリッジ回路４０８、回生電力消費回路４１０、電流電圧変換部４８、ゲート電圧制御部４９、平滑コンデンサ４３、及び平滑コンデンサ４３の電圧を検出する電圧検出部４２０を備えている。
【０１４７】
３相ブリッジ回路４０８は、第１の実施形態または第２の実施形態に記載の半導体装置である上アーム４４ａ、４４ｃ、４４ｅ及び下アーム４４ｂ、４４ｄ、４４ｆにより構成されている。上アーム４４ａ及び下アーム４４ｂは、互いに直列に接続されてレグ４４０を構成している。同様に、上アーム４４ｃ及び下アーム４４ｄは、互いに直列に接続されてレグ４４２を構成し、上アーム４４ｅ及び下アーム４４ｆは、互いに直列に接続されてレグ４４４を構成している。各レグ４４０、４４２、４４４の中点は負荷４５に接続されている。
【０１４８】
平滑コンデンサ４３により平滑化された直流電圧は、３相ブリッジ回路４０８の各レグ４４０、４４２、４４４の両端に印加され、３相ブリッジ回路４０８により３相交流電圧に変換される。３相ブリッジ回路４０８から出力された３相交流電圧は負荷４５に印加される。
【０１４９】
各レグ４４０、４４２、４４４の上アーム４４ａ、４４ｃ、４４ｅ及び下アーム４４ｂ、４４ｄ、４４ｆを構成する半導体装置のゲート端子は、ゲート電圧を制御するゲート電圧制御部４９に接続されている。
【０１５０】
ゲート電圧制御部４９は、所望の周波数の正弦波電圧が負荷４５に供給されるよう、各レグ４４０、４４２、４４４の上アーム４４ａ、４４ｃ、４４ｅ及び下アーム４４ｂ、４４ｄ、４４ｆのゲート電圧を個別に制御する。また、各半導体装置のセンス領域２１のソース端子は電流電圧変換部４８に接続されている。
【０１５１】
電流電圧変換部４８は、半導体装置の第２のソースパッドに接続され、ドレインパッドと第２のソースパッドとの間に流れる電流の値に対応した値の電圧を出力する。
【０１５２】
回生電力消費回路４１０は、負荷４５からインバータ４０２へ流れる回生電流を熱として消費するための抵抗４６および抵抗に流す回生電流を制御するスイッチング素子４７を含む。電圧検出部４２０は、平滑コンデンサ４３と並列に接続されており、回生電流を検出するために設けられている。
【０１５３】
ゲート電圧制御部４９は、電流電圧変換部４８から出力される電圧および電圧検出部４２０が検出した電圧に基づいて、半導体装置のゲートパッドに印加する電圧を制御する。      
【０１５４】
以下、各構成要素を詳細に説明する。電流電圧変換部４８は、電流電圧変換部４８Ｌ、４８Ｕを含む。図２０、図２１は電流電圧変換部４８Ｌ、４８Ｕの詳細を示す図である。図２０は下アーム４４ｂ、４４ｄ、４４ｆに接続する電流電圧変換部４８Ｌのブロック図である。電流電圧変換部４８Ｌは下アーム４４ｂ、４４ｄ、４４ｆに接続する３つの演算増幅器３５ｂ、３５ｄ、３５ｆと、それぞれの帰還抵抗３６ｂ、３６ｄ、３６ｆからなっている。各々の演算増幅器３５ｂ、３５ｄ、３５ｆは、正の電源電圧Ｖｃｃ及び負の電源電圧−Ｖｃｃがそれぞれ印加されている。構成は図１３のものと同じであり、３つの演算増幅器３５ｂ、３５ｄ、３５ｆに供給される正の電源電圧＋Ｖｃｃは同一の電圧であり、同一の正電源から供給しても構わない。
【０１５５】
３つの演算増幅器３５ｂ、３５ｄ、３５ｆに供給される負の電源電圧−Ｖｃｃは同一の電圧であり、同一の負電源から供給しても構わない。例えば下アーム４４ｂに接続する回路を説明すれば、演算増幅器３５ｂの反転入力側には端子４８１ｂが設けられ、下アームの半導体装置のセンス領域のソースパッドと接続する。非反転入力側には端子４８２ｂが設けられ、下アーム４４ｂの半導体装置のメイン領域のソースパッドから分岐したケルビン端子に接続する。演算増幅器３５ｂの出力には端子４８３ｂが設けられ、これはゲート電圧制御部４９と接続する。演算増幅器３５ｂの反転入力と、出力にはセンス抵抗３６が接続されており、出力端子には４８１ｂに流れ込む電流に、帰還抵抗３６ｂをかけて得られる電圧が出力される。下アームの半導体装置のメイン領域のソースパッドは全て平滑コンデンサの一方の電極に接続されており、同電位であるため、演算増幅器に与える電源電圧の基準電位も、平滑コンデンサの負側の電位とすればよい。
【０１５６】
図２１は上アーム用の電流電圧変換部４８Ｕのブロック図である。下アーム用の電流電圧変換部４８Ｌと異なるのは、上アームの３つの半導体装置のソース電位は動作状態によって変動し、また、それぞれ異なる電位をとりうるということである。したがって、演算増幅器３５ａ、３５ｃ、３５ｅに与える電源電圧も、それぞれに接続する上アームの半導体装置のソース電位を基準とするので、異なる電源電圧＋Ｖｃｃ１、−Ｖｃｃ１、＋Ｖｃｃ２、−Ｖｃｃ２、＋Ｖｃｃ３、−Ｖｃｃ３を与える。その他は下アーム用の電流電圧変換部４８Ｌと同じである。
【０１５７】
図２２はゲート電圧制御部４９の詳細を示す機能ブロック図である。ゲート電圧制御部４９は、ＰＷＭ信号発生回路５１、過電流判定回路５２、回生電流判定回路５３、トランジスタ遮断信号発生回路５４、ゲート負バイアス信号発生回路５５、回生抵抗用スイッチ制御信号発生回路５６およびゲート信号切替回路５７を含む。
【０１５８】
通常の動作状態では、ＰＷＭ信号発生回路５１で生成した信号が、レグ４４０、４４２、４４４の各トランジスタのゲート信号として、ゲート電圧制御部４９から出力される。これにより、負荷４５（図１９）には、３相交流電圧が印加される。
【０１５９】
負荷４５が短絡したり、ゲート電圧の制御の不調で上アーム４４ａ、４４ｃ、４４ｅと下アーム４４ｂ、４４ｄ、４４ｆとが短絡したりすると、半導体装置に過電流が流れることにより、半導体装置が破壊する可能性がある。これを防止するために、ゲート電圧制御部４９は、半導体装置に過電流が流れたと判断すると、その半導体装置の通常のゲート電圧制御を中止し、半導体装置に流れる過電流を遮断するようにゲート電圧を低下させる。具体的には、過電流判定回路５２は、電流電圧変換部４８から出力される信号を受け取り、所定の順方向基準値と比較する。電流電圧変換部４８から出力される信号は、ドレインパッドと第２のソースパッドとの間に流れる電流の値に比例した電圧値を有する。ドレインパッドと第２のソースパッドとの間に流れる電流、つまり、センス領域２１を流れる電流は、ドレインパッドと第１のソースパッドとの間に流れる電流であるメイン領域２０を流れる電流に比例するため、電流電圧変換部４８から出力される電圧の絶対値が、所定の順方向基準値よりも大きい場合、負荷に過電流が流れていると判断できる。
【０１６０】
過電流判定回路５２は、負荷に過電流が流れていると判断した場合、トランジスタ遮断信号発生回路５４およびゲート信号切替回路５７へ信号を出力する。信号を受け取ったゲート信号切替回路５７が、トランジスタ遮断信号発生回路５４の出力を選択することによって、ゲート電圧制御部４９は、トランジスタ遮断信号発生回路５４で生成したトランジスタを遮断するための低いゲート電圧を出力する。これにより、過電流が検出されたレグのトランジスタを遮断し、負荷４５に過電流が流れるのを抑制することができる。
【０１６１】
また、負荷４５が誘導性負荷である場合、例えば、順方向電流が流れていた状態から半導体装置の動作を停止させると、逆誘導起電力が発生して、逆方向電流である回生電流が流れる。この回生電流が流れる経路は、例えば、負荷４５から順に、レグ４４２の上アーム４４ｃのチャネルダイオード、平滑コンデンサ４３、レグ４４０の下アーム４４ｂのチャネルダイオード、及び負荷４５を結ぶ経路である。
【０１６２】
回生電流が流れると、平滑コンデンサ４３の電圧が上昇する。平滑コンデンサ４３の電圧が平滑コンデンサ４３の耐圧を超えると、平滑コンデンサ４３が破壊する恐れがある。これを防止するために、回生電流判定回路５３は、電圧検出部４２０からの検出電圧を受け取り、検出電圧の値を所定の基準電圧値と比較する。検出電圧の値が基準電圧値を超えている場合、回生電流判定回路５３は、平滑コンデンサ４３の電圧が基準電圧値を超えたと判断する。
【０１６３】
この場合、回生電流判定回路５３は、回生抵抗用スイッチ制御信号発生回路５６に信号を出力する。信号を受け取った回生抵抗用スイッチ制御信号発生回路５６は、回生電力消費回路４１０に設けられたスイッチング素子４７を導通させる信号を出力する。これにより、回生電力消費回路４１０において、スイッチング素子４７が導通し、回生電流は抵抗４６を流れることにより、回生電力は熱に変換され、消費される。このため、平滑コンデンサ４３の電圧、すなわち一次側電源の電圧が過剰に高圧になり、平滑コンデンサ４３が過電圧によって破壊されることを防止することができる。
【０１６４】
回生電流判定回路５３は、また、ゲート負バイアス信号発生回路５５およびゲート信号切替回路５７に信号を出力する。信号を受け取ったゲート信号切替回路５７が、ゲート負バイアス信号発生回路５５の出力を選択することにより、ゲート電圧制御部４９は、ゲート負バイアス信号発生回路５５で生成した負のゲート電圧を出力する。これにより、レグ４４０、４４２、４４４の半導体装置であるトランジスタは逆方向の抵抗値が増え、レグ４４０、４４２、４４４の半導体装置においても、より多くの回生電流が熱に変換され、消費される。
【０１６５】
なお、本実施形態では、ゲート電圧制御部４９は、ゲート負バイアス信号発生回路５５および回生抵抗用スイッチ制御信号発生回路５６の両方を備え、回生電流が所定の値以上であると判断した場合、ゲート負バイアス信号発生回路５５および回生抵抗用スイッチ制御信号発生回路５６の両方を動作させている。しかし、どちら一方だけを動作させてもよい。また、動作をさせない回路をゲート電圧制御部４９は備えていなくてもよい。
【０１６６】
図２３Ａは、本実施形態のインバータにおいて、負荷短絡などで、半導体装置に順方向過電流が流れた場合における、保護動作に関するタイミングチャートであり、ある特定の半導体装置のゲート信号などを示している。時刻０からｔ１はゲートがオンであり、このとき該当する半導体装置に流れる順方向電流は増え続けるため、順方向電流に対応する出力電圧値は減少する。時刻ｔ１からｔ２はゲートがオフになるので、該当する半導体装置の電流は流れないため、出力電圧値は変化しない。時刻ｔ２で再びゲートがオンになるが、負荷短絡などの事故で電流が急増することにより出力電圧値が減少し、時刻ｔ３においてあらかじめ設定した順方向基準電圧値を超えると、過電流判定回路５２の出力がオンとなり、半導体装置の電流を遮断するような、ゲート信号が出力される。瞬時にゲートをオフにすると、誘導性負荷の逆起電力が発生するため、徐々にオフにすることが好ましい。このようにして、半導体装置の順方向電流は減少してゼロとなる。
【０１６７】
図２３Ｂは、モーターが減速することによって、回生電流がモーターから平滑コンデンサに流れ込んでいるときの保護動作に関するタイミングチャートである。時刻ｔ４でゲート信号はオフになり、一旦電流はゼロになるが、時刻ｔ５において回生電流と思われる逆方向電流が流れ始める。この逆方向電流によって、平滑コンデンサが充電され、その両端の電圧値が上昇する。時刻ｔ６で平滑コンデンサの電圧が、あらかじめ設定した基準電圧値を超えると、回生電流判定回路５３の出力がオンになり、時刻ｔ７において回生抵抗スイッチゲート信号をオンにする。回生電流は、回生抵抗に流れ、熱となって回生エネルギーが消費される。その結果、回生電流は減少して、ゼロになる。平滑コンデンサの過電圧は解消される。
【０１６８】
図２３Ｃは回生エネルギーを回生抵抗だけでなく、インバータの半導体装置でも消費させる保護動作を示すタイムチャートである。時刻ｔ６で回生電流判定回路５３の出力がオンになると、回生抵抗スイッチゲート信号がオンになるだけでなく、該当の半導体装置のゲート電圧をゼロから、負にする。負のゲート電圧は例えば−５Ｖである。ゲート電圧が負になることにより、チャネルダイオードの抵抗が増加する。回生抵抗及びチャネルダイオードの抵抗により回生エネルギーが消費される。その結果、回生電流は減少して、ゼロとなり、平滑コンデンサの過電圧は解消される。
【０１６９】
図１４に示すように、本明細書において開示される半導体装置は、ゲート電圧を負側に変化させることにより、半導体装置のチャネルダイオードの抵抗を増加させることができる。これにより、半導体装置のチャネルダイオードでの導通損失が増大するので、チャネルダイオードにおいても回生電力を消費することが可能である。このとき、シリコンを用いた半導体装置の場合であれば、回生電力を消費するときの熱により半導体装置の温度が上昇し、絶対最大定格温度を超えて動作不能になる可能性がある。それに対して、本明細書において開示される半導体装置は、耐熱性に優れた炭化珪素を用いているので、回生電力を消費するときの熱により半導体装置が動作不能となることを抑制することができる。
【０１７０】
図２４は、本明細書において開示される半導体装置の逆方向のＩＶ曲線の温度特性を示すグラフである。図２４において、横軸はドレイン‐ソース間電圧Ｖｄｓ、縦軸は逆方向のドレイン電流を示す。また、破線で表すデータは室温での測定結果を示し、一点鎖線で表すデータは７５℃での測定結果を示し、実線で表すデータは１５０℃での測定結果を示している。図２４から、本明細書において開示される半導体装置は、１５０℃の高温でもダイオードとして動作していることがわかる。
【０１７１】
このように、半導体装置のゲート電圧を負側に変化させることにより、チャネルダイオードにおいて回生電力を消費するようにすると、回生電力消費回路４１０における抵抗４６で消費する電力が減るので、抵抗４６及び抵抗４６に設けられている放熱機構を小型化することができる。
【０１７２】
（第４の実施形態）
次に、本開示の第４の実施形態に係るインバータについて、図面を参照して説明する。本実施形態のインバータは、回生電流を平滑コンデンサの電圧によって検出するのでなく、半導体装置を流れる逆方向電流によって検出する点で第３の実施の形態と異なる。
【０１７３】
図２５は本実施の形態における、ゲート電圧制御部４９を示す機能ブロック図である。ゲート電圧制御部４９は、順方向過電流判定回路５２Ａおよび逆方向過電流判定回路５２Ｂを含んでいる。通常の動作状態では、ＰＷＭ信号発生回路の出力が、インバータのトランジスタのゲート信号として出力される。
【０１７４】
電流電圧変換部４８の出力、すなわちドレインパッドと第２のソースパッドとの間に流れる電流の値に対応した値の電圧がゲート電圧制御部４９に入力される。電流電圧変換部４８の出力電圧は、順方向過電流判定回路５２Ａと逆方向過電流判定回路５２Ｂの両方に入力される。
【０１７５】
順方向過電流判定回路５２Ａは、あらかじめ設定された順方向基準電圧値と電流電圧変換部４８の出力電圧の値とを比較し、電流電圧変換部４８の出力電圧の絶対値の方が順方向基準電圧値よりも大きい場合は、順方向の過電流と判定する。この場合、順方向過電流判定回路５２Ａは、トランジスタ遮断信号発生回路５４およびゲート信号切替回路５７へ信号を出力する。信号を受け取ったゲート信号切替回路５７が、トランジスタ遮断信号発生回路５４の出力を選択することによって、ゲート電圧制御部４９は、トランジスタ遮断信号発生回路５４で生成したトランジスタを遮断するための低いゲート電圧を出力する。これにより、過電流が検出されたレグのトランジスタを遮断し、負荷４５に過電流が流れるのを抑制することができる。
【０１７６】
逆方向過電流判定回路５２Ｂは、あらかじめ設定された逆方向基準電圧値と電流電圧変換部４８の出力電圧の値とを比較し、電流電圧変換部４８の出力電圧の絶対値が逆方向基準電圧値よりも大きい場合、回生電流が生成していると判定する。この場合、逆方向過電流判定回路５２Ｂは、第３の実施形態と同様、回生抵抗用スイッチ制御信号発生回路５６に信号を出力する。信号を受け取った回生抵抗用スイッチ制御信号発生回路５６は、回生電力消費回路４１０に設けられたスイッチング素子４７を導通させる信号を出力する。
【０１７７】
また、逆方向過電流判定回路５２Ｂは、ゲート負バイアス信号発生回路５５およびゲート信号切替回路５７に信号を出力する。信号を受け取ったゲート信号切替回路５７が、ゲート負バイアス信号発生回路５５の出力を選択することにより、ゲート電圧制御部４９は、ゲート負バイアス信号発生回路５５で生成した負のゲート電圧を出力する。これにより、レグ４４０、４４２、４４４の半導体装置であるトランジスタは逆方向の抵抗値が増え、レグ４４０、４４２、４４４の半導体装置においても、より多くの回生電流が熱に変換され、消費される。
【０１７８】
なお、本実施形態では、ゲート電圧制御部４９は、ゲート負バイアス信号発生回路５５および回生抵抗用スイッチ制御信号発生回路５６の両方を備え、電流電圧変換部４８の出力電圧の値に基づき回生電流が所定の値以上であると判断した場合、ゲート負バイアス信号発生回路５５および回生抵抗用スイッチ制御信号発生回路５６の両方を動作させている。しかし、どちら一方だけを動作させてもよい。また、動作をさせない回路をゲート電圧制御部４９は備えていなくてもよい。
【０１７９】
図２６は本実施形態のインバータにおいて、逆方向に過電流が流れているときの保護動作を示すタイムチャートである。時刻０からｔ８においては半導体装置のゲートがオンになっており、順方向電流が流れている。時刻ｔ８において、ゲート信号がオフになり、半導体装置に流れる電流は一旦ゼロになるが、時刻ｔ９から逆方向電流が流れ始め（電流電圧変換部４８の出力電圧の値が負となる）、出力電圧の値が時刻ｔ１０において、あらかじめ設定した逆方向基準電圧値を超えると逆方向過電流判定回路がオンになり、回生抵抗用のスイッチング素子４７のゲートをオンにする。回生電流は抵抗４６を流れ、回生抵抗で回生エネルギーが消費されるので、電流は序々に減少し、流れなくなる。
【０１８０】
負荷４５であるモータが、例えば強制的に逆回転方向に駆動させられた場合、インバータ４０２に逆方向の過電流が流れることがある。逆方向の過電流が流れると、平滑コンデンサ４３の電圧が急激に上昇し、平滑コンデンサ４３が破壊する恐れがある。本実施形態によれば、逆方向の過電流が検出されると、回生電力は抵抗４６またはチャネルダイオードの抵抗において熱に変換されることにより消費される。このため、平滑コンデンサ４３の電圧、すなわち一次側電源の電圧が過剰に高圧になることがなくなるので、平滑コンデンサ４３が過電圧によって破壊されることを防止することができる。
【０１８１】
（比較例）
図２７はチャネルダイオードの機能を有しない、従来の電流検出機能付の半導体装置５０１ａから５０１ｆを用いたインバータのブロック図を示す。チャネルダイオードがないので、外付けの還流ダイオード５０２を各アームの半導体装置に逆並列に接続する必要がある。従来の電流検出機能付の半導体装置５０１は、順方向電流の検出はできるものの、外付けの還流ダイオードに流れる逆方向電流の検出は出来ない。したがって本開示の第４の実施形態のように、回生電流の検出を直接行うことはできず、平滑コンデンサの電圧を電圧検出部４２０で検出するか、外付け還流ダイオード用の電流検出器を別途設けないと、回生電流が流れているとの判断ができない。
【０１８２】
一方本開示の半導体装置は、外付けの還流ダイオードを設けずとも逆方向電流も同じ半導体装置のチャネルを流れ、またメイン領域に流れる順方向電流と逆方向電流の両方をセンス領域に流れる小電流から間接的に検出することができる。
【０１８３】
なお、以上の実施形態においては、第１導電型がｎ型であり、第２導電型がｐ型である例について示したが、これに限定されない。第１導電型がｐ型であり、第２導電型がｎ型であってもよい。
【産業上の利用可能性】
【０１８４】
本明細書において開示される技術は、例えば、電力変換器に用いられる半導体デバイス用途において有用である。特に、車載用、産業機器用等の電力変換器に搭載するためのパワー半導体デバイス用途において有用である。
【符号の説明】
【０１８５】
１、３０１  半導体装置
２      メイン領域ソースパッド
３      センス領域ソースパッド
４      ゲートパッド
５      半導体基板
６      第１の炭化珪素半導体層
７      ボディ領域（ウェル領域）
８      ソース領域
９      コンタクト領域
１０    ソース電極
１１    第２の炭化珪素半導体層
１２    ゲート絶縁膜
１３    ゲート電極
１４    層間絶縁膜
１５    上部配線
１６    ドレイン電極
１７    裏面電極
１８、１９  終端ベース領域
２０、３２０    メイン領域
２１、３２１    センス領域
２２    Ｖｃｃ電源
２３    ゲートドライバ
２４    ゲートドライバ電源
２５    パルス信号発生器
２６    ゲート抵抗
２７    大電流プローブ
２８    小電流プローブ
２９    電圧計
３０    スイッチング用ＦＥＴ
３１    Ｖｄｄ電源ライン
３２    リターンライン
３３    メイン領域
３４    センス領域
３５    演算増幅器
３６    センス抵抗
３７、４５    負荷
４０    交流電源
４１    チョークコイル
４２    整流ダイオード
４３    平滑コンデンサ
４４ａ、４４ｃ、４４ｅ  上アーム
４４ｂ、４４ｄ、４４ｆ  下アーム
４６    抵抗
４７    スイッチング素子
４８    電流電圧変換部
４８Ｕ  電流電圧変換部（上アーム用）
４８Ｌ  電流電圧変換部（下アーム用）
４９    ゲート電圧制御部
７０、９０、２００  測定系
７２    基板
７４、２０４  ドレイン端子
７６、２０６  ゲート端子
７８、２０８  メイン領域ソース端子
７９、２０９  センス領域ソース端子
８０、２１０  ケルビン端子
１１０  素子分離領域
１１１、３１１  単位セル
１１２  トレンチ
１１３  多結晶シリコン膜
１１４  ヴィアホール
４００、５００  負荷駆動システム
４０２  インバータ
４０４  整流回路
４０６  ダイオードブリッジ回路
４０８  ３相ブリッジ回路
４１０  回生電力消費回路
４２０  電圧検出部
４４０、４４２、４４４  レグ
５０１ａ、５０１ｂ、５０１ｃ、５０１ｄ、５０１ｅ、５０１ｆ  従来の電流検出機能付き半導体素子
５０２  外付け還流ダイオード
【図１】
0005979570.tif 000004
【図２】
0005979570.tif 000005
【図３】
0005979570.tif 000006
【図４】
0005979570.tif 000007
【図５】
0005979570.tif 000008
【図６】
0005979570.tif 000009
【図７】
0005979570.tif 000010
【図８】
0005979570.tif 000011
【図９】
0005979570.tif 000012
【図１０】
0005979570.tif 000013
【図１１】
0005979570.tif 000014
【図１２】
0005979570.tif 000015
【図１３】
0005979570.tif 000016
【図１４】
0005979570.tif 000017
【図１５】
0005979570.tif 000018
【図１６】
0005979570.tif 000019
【図１７】
0005979570.tif 000020
【図１８】
0005979570.tif 000021
【図１９】
0005979570.tif 000022
【図２０】
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【図２１】
0005979570.tif 000024
【図２２】
0005979570.tif 000025
【図２３Ａ】
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【図２３Ｂ】
0005979570.tif 000027
【図２３Ｃ】
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【図２４】
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【図２５】
0005979570.tif 000030
【図２６】
0005979570.tif 000031
【図２７】
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【図２８】
0005979570.tif 000033
【図２９】
0005979570.tif 000034
【図３０】
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【図３１】
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