(57)【特許請求の範囲】
【請求項１】
複数のメモリに接続されたメモリ制御システムであって、
複数のＩ／Ｏ回路と、
前記複数のメモリの使用状態を監視する監視回路とを備え、
前記複数のＩ／Ｏ回路は、それぞれ、前記複数のメモリに接続され、
各前記Ｉ／Ｏ回路は、該Ｉ／Ｏ回路に接続されるメモリに対するアクセスの際に使用され、
各前記Ｉ／Ｏ回路は、電力を消費して動作し、
前記監視回路は、前記複数のメモリの使用状態に基づいて、該複数のメモリのうちアクセスを許可するメモリを変化させ、
前記メモリ制御システムは、さらに、
メモリの使用状態に関する所定条件が満たされた場合であって、かつ、前記複数のメモリのうち不使用のメモリが存在する場合、該不使用のメモリに接続される前記Ｉ／Ｏ回路である対象Ｉ／Ｏ回路の消費電力を、前記複数のＩ／Ｏ回路のうち該対象Ｉ／Ｏ回路以外のＩ／Ｏ回路の消費電力より低くするよう前記対象Ｉ／Ｏ回路を制御する消費電力低減処理を行う電力制御回路を備え、
前記複数のメモリには、ｎ（２以上の整数）個のセグメントが設定され、
前記ｎ個のセグメントの各々は、前記複数のメモリにおける同一アドレスにより特定される複数の領域の全てまたは一部に対応し、
前記複数のメモリは、セグメント単位でアクセスされ、
前記メモリ制御システムは、さらに、
（ａ）前記ｎ個のセグメントのいずれかにアクセスするためのアクセス処理を行うための指示を受信する毎に、アクセス対象のセグメントを有効にするための処理を行い、（ｂ）前記アクセス処理を少なくとも１回生じさせる所定の処理が終了する毎に、該アクセス対象のセグメントを無効にするための処理を行うメモリ管理回路を備え、
前記監視回路は、前記ｎ個のセグメントのうち、有効なセグメントの数に基づいて、前記複数のメモリのうちアクセスを許可するメモリを変化させる
メモリ制御システム。
【請求項２】
各前記Ｉ／Ｏ回路は、該Ｉ／Ｏ回路と接続されるメモリに対するアクセスの際に使用される回路を含み、
前記電力制御回路は、前記対象Ｉ／Ｏ回路である前記Ｉ／Ｏ回路に含まれる回路を停止させるよう前記対象Ｉ／Ｏ回路を制御する前記消費電力低減処理を行う
請求項１に記載のメモリ制御システム。
【請求項４】
前記所定条件は、最新の有効なセグメントの数に依存した値が、所定の第１閾値以下であるという条件である
請求項１に記載のメモリ制御システム。
【請求項５】
前記最新の有効なセグメントの数に依存した値は、前記ｎに対する最新の有効なセグメントの数の割合である
請求項４に記載のメモリ制御システム。
【請求項６】
前記第１閾値は、０．５未満の値である
請求項５に記載のメモリ制御システム。
【請求項７】
前記複数のメモリの各々には異なる優先度が設定され、
各前記セグメントには、前記複数のメモリのうちアクセスを許可するメモリを特定する使用メモリ情報を示すセグメント情報が対応づけられ、
前記監視回路は、前記複数のセグメントのいずれかにアクセスするための処理が行われる毎に、有効なセグメントの数が少ない程、前記複数のメモリのうち優先度の高いメモリを、アクセス対象のセグメントに対応するメモリとしてアクセスを許可するようにセグメント情報の使用メモリ情報を更新することにより、前記複数のメモリのうちアクセスを許可するメモリを変化させる
請求項１、２、及び４〜６のいずれか１項に記載のメモリ制御システム。
【請求項８】
前記メモリ制御システムは、さらに、
複数の機能回路を含み、
前記複数の機能回路の各々は、異なる処理を行い、
前記監視回路は、各前記機能回路が行う処理で使用される最大メモリ容量に基づいて、該複数のメモリのうちアクセスを許可するメモリを変化させる
請求項１または２に記載のメモリ制御システム。
【請求項９】
前記Ｉ／Ｏ回路は、差動信号を扱う回路である
請求項１、２、及び４〜８のいずれか１項に記載のメモリ制御システム。
【請求項１０】
複数のメモリに接続されたメモリ制御システムが行う電力制御方法であって、
前記メモリ制御システムは、
複数のＩ／Ｏ回路と、
前記複数のメモリの使用状態を監視する監視回路とを備え、
前記複数のＩ／Ｏ回路は、それぞれ、前記複数のメモリに接続され、
各前記Ｉ／Ｏ回路は、該Ｉ／Ｏ回路に接続されるメモリに対するアクセスの際に使用され、
各前記Ｉ／Ｏ回路は、電力を消費して動作し、
前記監視回路は、前記複数のメモリの使用状態に基づいて、該複数のメモリのうちアクセスを許可するメモリを変化させ、
前記電力制御方法は、
メモリの使用状態に関する所定条件が満たされた場合であって、かつ、前記複数のメモリのうち不使用のメモリが存在する場合、該不使用のメモリに接続される前記Ｉ／Ｏ回路である対象Ｉ／Ｏ回路の消費電力を、前記複数のＩ／Ｏ回路のうち該対象Ｉ／Ｏ回路以外のＩ／Ｏ回路の消費電力より低くするよう前記対象Ｉ／Ｏ回路を制御する消費電力低減処理を行うステップを含み、
前記複数のメモリには、ｎ（２以上の整数）個のセグメントが設定され、
前記ｎ個のセグメントの各々は、前記複数のメモリにおける同一アドレスにより特定される複数の領域の全てまたは一部に対応し、
前記複数のメモリは、セグメント単位でアクセスされ、
前記電力制御方法は、さらに、
（ａ）前記ｎ個のセグメントのいずれかにアクセスするためのアクセス処理を行うための指示を受信する毎に、アクセス対象のセグメントを有効にするための処理を行い、（ｂ）前記アクセス処理を少なくとも１回生じさせる所定の処理が終了する毎に、該アクセス対象のセグメントを無効にするための処理を行い、
前記監視回路は、前記ｎ個のセグメントのうち、有効なセグメントの数に基づいて、前記複数のメモリのうちアクセスを許可するメモリを変化させる
電力制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のメモリを使用する際における電力の制御を行うメモリ制御システム及び電力制御方法に関する。
【背景技術】
【０００２】
近年、システムＬＳＩの大規模化及び高速化に伴い、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）の使用数及び動作周波数が増大している。そのため、ＤＲＡＭそのものの消費電力のみならず、ＤＲＡＭの制御回路を含む周辺回路の消費電力も増大している。【０００３】
特許文献１では、ＤＲＡＭの使用状況に基づき、ＤＲＡＭへの電源（電力）の供給を停止することにより、当該ＤＲＡＭを用いる装置の消費電力を低減する技術（以下、従来技術Ａという）が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−０２５３６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来技術Ａでは、メモリ（ＤＲＡＭ）への電源（電力）の供給を停止する。そのため、電力の供給が停止されたメモリを、再度、使用可能な状態にするには、電力の供給、及び当該メモリの初期処理等のための時間が必要である。そのため、電力の供給が停止され、アクセスができないメモリを、再度使用するまでに時間がかかるという問題がある。【０００６】
本発明は、このような問題を解決するためになされたものであり、アクセスができないメモリを使用可能とするまでの時間を短くしつつ、消費電力を抑えることができるメモリ制御システム等を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明の一態様に係るメモリ制御システムは、複数のメモリに接続されたメモリ制御システムであって、複数のＩ／Ｏ回路と、前記複数のメモリの使用状態を監視する監視回路とを備え、前記複数のＩ／Ｏ回路は、それぞれ、前記複数のメモリに接続され、各前記Ｉ／Ｏ回路は、該Ｉ／Ｏ回路に接続されるメモリに対するアクセスの際に使用され、各前記Ｉ／Ｏ回路は、電力を消費して動作し、前記監視回路は、前記複数のメモリの使用状態に基づいて、該複数のメモリのうちアクセスを許可するメモリを変化させ、前記メモリ制御システムは、さらに、メモリの使用状態に関する所定条件が満たされた場合であって、かつ、前記複数のメモリのうち不使用のメモリが存在する場合、該不使用のメモリに接続される前記Ｉ／Ｏ回路である対象Ｉ／Ｏ回路の消費電力を、前記複数のＩ／Ｏ回路のうち該対象Ｉ／Ｏ回路以外のＩ／Ｏ回路の消費電力より低くするよう前記対象Ｉ／Ｏ回路を制御する消費電力低減処理を行う電力制御回路を備える。【０００８】
すなわち、当該メモリ制御システムは、メモリの使用状態に関する所定条件が満たされた場合であって、かつ、複数のメモリのうち不使用のメモリが存在する場合、該不使用のメモリに接続される前記Ｉ／Ｏ回路である対象Ｉ／Ｏ回路の消費電力を、前記複数のＩ／Ｏ回路のうち該対象Ｉ／Ｏ回路以外のＩ／Ｏ回路の消費電力より低くするよう前記対象Ｉ／Ｏ回路を制御する消費電力低減処理を行う電力制御回路を備える。【０００９】
つまり、該不使用のメモリに接続される前記Ｉ／Ｏ回路である対象Ｉ／Ｏ回路の消費電力が、前記複数のＩ／Ｏ回路のうち該対象Ｉ／Ｏ回路以外のＩ／Ｏ回路より低くなる。これにより、メモリ制御システムの消費電力を抑えることができる。【００１０】
また、不使用のメモリを使用可能にするためには、対象Ｉ／Ｏ回路の消費電力を、該対象Ｉ／Ｏ回路以外のＩ／Ｏ回路の消費電力とほぼ同等となるように該対象Ｉ／Ｏ回路に電力を供給するだけでよい。したがって、アクセスができない不使用のメモリを使用可能とするまでの時間を極力短くすることができる。したがって、アクセスができないメモリを使用可能とするまでの時間を極力短くしつつ、消費電力を抑えることができる。【００１１】
また、各前記Ｉ／Ｏ回路は、該Ｉ／Ｏ回路と接続されるメモリに対するアクセスの際に使用される回路を含み、前記電力制御回路は、前記対象Ｉ／Ｏ回路である前記Ｉ／Ｏ回路に含まれる回路を停止させるよう前記対象Ｉ／Ｏ回路を制御する前記消費電力低減処理を行ってもよい。【００１２】
また、前記複数のメモリには、ｎ（２以上の整数）個のセグメントが設定され、前記ｎ個のセグメントの各々は、前記複数のメモリにおける同一アドレスにより特定される複数の領域の全てまたは一部に対応し、前記複数のメモリは、セグメント単位でアクセスされ、前記メモリ制御システムは、さらに、（ａ）前記ｎ個のセグメントのいずれかにアクセスするためのアクセス処理を行うための指示を受信する毎に、アクセス対象のセグメントを有効にするための処理を行い、（ｂ）前記アクセス処理を少なくとも１回生じさせる所定の処理が終了する毎に、該アクセス対象のセグメントを無効にするための処理を行うメモリ管理回路を備え、前記監視回路は、前記ｎ個のセグメントのうち、有効なセグメントの数に基づいて、前記複数のメモリのうちアクセスを許可するメモリを変化させてもよい。【００１３】
また、前記所定条件は、最新の有効なセグメントの数に依存した値が、所定の第１閾値以下であるという条件であってもよい。【００１４】
また、前記最新の有効なセグメントの数に依存した値は、前記ｎに対する最新の有効なセグメントの数の割合であってもよい。【００１５】
また、前記第１閾値は、０．５未満の値であってもよい。【００１６】
また、前記複数のメモリの各々には異なる優先度が設定され、各前記セグメントには、前記複数のメモリのうちアクセスを許可するメモリを特定する使用メモリ情報を示すセグメント情報が対応づけられ、前記監視回路は、前記複数のセグメントのいずれかにアクセスするための処理が行われる毎に、有効なセグメントの数が少ない程、前記複数のメモリのうち優先度の高いメモリを、アクセス対象のセグメントに対応するメモリとしてアクセスを許可するようにセグメント情報の使用メモリ情報を更新することにより、前記複数のメモリのうちアクセスを許可するメモリを変化させてもよい。【００１７】
また、前記メモリ制御システムは、さらに、複数の機能回路を含み、前記複数の機能回路の各々は、異なる処理を行い、前記監視回路は、各前記機能回路が行う処理で使用される最大メモリ容量に基づいて、該複数のメモリのうちアクセスを許可するメモリを変化させてもよい。【００１８】
また、前記Ｉ／Ｏ回路は、差動信号を扱う回路であってもよい。【００１９】
本発明の一態様に係る電力制御方法は、複数のメモリに接続されたメモリ制御システムが行う電力制御方法であって、前記メモリ制御システムは、複数のＩ／Ｏ回路と、前記複数のメモリの使用状態を監視する監視回路とを備え、前記複数のＩ／Ｏ回路は、それぞれ、前記複数のメモリに接続され、各前記Ｉ／Ｏ回路は、該Ｉ／Ｏ回路に接続されるメモリに対するアクセスの際に使用され、各前記Ｉ／Ｏ回路は、電力を消費して動作し、前記監視回路は、前記複数のメモリの使用状態に基づいて、該複数のメモリのうちアクセスを許可するメモリを変化させ、前記電力制御方法は、メモリの使用状態に関する所定条件が満たされた場合であって、かつ、前記複数のメモリのうち不使用のメモリが存在する場合、該不使用のメモリに接続される前記Ｉ／Ｏ回路である対象Ｉ／Ｏ回路の消費電力を、前記複数のＩ／Ｏ回路のうち該対象Ｉ／Ｏ回路以外のＩ／Ｏ回路の消費電力より低くするよう前記対象Ｉ／Ｏ回路を制御する消費電力低減処理を行うステップを含む。
【発明の効果】
【００２０】
本発明は、アクセスができないメモリを使用可能とするまでの時間を極力短くしつつ、消費電力を抑えることができる。
【図面の簡単な説明】
【００２１】
【図１】図１は、本発明の実施の形態１に係る処理装置の構成を示すブロック図である。
【図２】図２は、本発明の実施の形態１に係る記憶部の構成を模式的に示す図である。
【図３】図３は、本発明の実施の形態１に係るアドレス変換テーブルの構成を示す図である。
【図４】図４は、本発明の実施の形態１に係るセグメント情報を説明するための図である。
【図５】図５は、本発明の実施の形態１に係るＩ／Ｏ回路の構成の一例を示すブロック図である。
【図６】図６は、本発明の実施の形態１に係るメモリ制御システムの構成を示すブロック図である。
【図７】図７は、本発明の実施の形態１に係る使用メモリ設定処理のフローチャートである。
【図８】図８は、本発明の実施の形態１に係る消費電力制御処理のフローチャートである。
【図９】図９は、本発明の実施の形態１に係る２メモリ構成のメモリ制御システムの動作の一例を説明するための図である。
【図１０】図１０は、本発明の実施の形態１に係る２メモリ構成のメモリ制御システムの動作の一例を説明するためのフローチャートである。
【図１１】図１１は、本発明の実施の形態１に係る使用メモリ設定処理Ａのフローチャートである。
【図１２】図１２は、本発明の実施の形態１に係る３メモリ構成のメモリ制御システムの動作の一例を説明するための図である。
【図１３】図１３は、本発明の実施の形態１に係る３メモリ構成のメモリ制御システムの動作の一例を説明するためのフローチャートである。
【図１４】図１４は、本発明の実施の形態２に係る処理装置の構成を示すブロック図である。
【図１５】図１５は、本発明の実施の形態２に係る２メモリ構成のメモリ制御システムの動作の一例を説明するための図である。
【発明を実施するための形態】
【００２２】
以下、図面を参照しつつ、本発明の実施の形態について説明する。以下の説明では、同一の構成要素には同一の符号を付してある。それらの名称及び機能も同じである。したがって、それらについての詳細な説明を省略する場合がある。
【００２３】
なお、以下で説明する実施の形態は、いずれも本発明の一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
【００２４】
＜実施の形態１＞
図１は、実施の形態１に係る処理装置１０００の構成を示すブロック図である。
【００２５】
処理装置１０００は、データを処理する装置である。処理装置１０００は、例えば、撮像装置である。撮像装置は、例えば、デジタルビデオカメラ、又はデジタルスチルカメラ等である。
【００２６】
なお、処理装置１０００は、撮像装置に限定されず、データを処理する装置であれば、他の装置（例えば、画像処理装置）であってもよい。
【００２７】
処理装置１０００は、メモリ制御システム１００と、記憶装置２００とを含む。
【００２８】
記憶装置２００は、メモリ２１０ａ、２１０ｂ及び２１０ｃを含む。メモリ２１０ａ、２１０ｂ及び２１０ｃの各々は、同じ個数のアドレスを有する。なお、メモリ２１０ａ、２１０ｂ及び２１０ｃの各々は、異なる個数のアドレスを有してもよい。
【００２９】
以下においては、メモリ２１０ａ、２１０ｂ及び２１０ｃを、単に、メモリ２１０とも表記する。記憶装置２００に含まれる複数のメモリ２１０の各々には、図示しない電源から、当該メモリ２１０が動作するための電力が常時供給される。すなわち、記憶装置２００に含まれる複数のメモリ２１０の各々には、図示しない電源から、当該メモリ２１０が、データを保持するための電力が常時供給される。
【００３０】
メモリ２１０は、一例として、ＤＤＲ  ＳＤＲＡＭ（Ｄｏｕｂｌｅ−Ｄａｔａ−Ｒａｔｅ  Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）である。なお、メモリ２１０は、ＤＤＲ  ＳＤＲＡＭに限定されず、差動信号（差動型のＩ／Ｏ回路）を利用して動作するメモリであれば、他のメモリであってもよい。
【００３１】
なお、メモリ２１０は、差動信号を利用しない他のメモリ（例えば、ＤＲＡＭ）であってもよい。また、記憶装置２００に含まれるメモリ２１０の数は、３個に限定されず、２個、または、４個以上であってもよい。
【００３２】
メモリ２１０ａの全ての記憶領域と、メモリ２１０ｂの全ての記憶領域と、メモリ２１０ｃの全ての記憶領域とにより、記憶部２２０が構成される。
【００３３】
図２は、記憶部２２０の構成を模式的に示す図である。
【００３４】
記憶部２２０は、後述のアドレス変換テーブル１２２を構成するセグメント情報の数と同じ数のセグメントから構成される。本実施の形態では、アドレス変換テーブル１２２を構成するセグメント情報の数は、ｎ（２以上の整数）であるとする。
【００３５】
この場合、記憶部２２０は、セグメントＳＧ［１］、ＳＧ［２］、・・・、ＳＧ［ｎ］から構成される。以下においては、セグメントＳＧ［１］、ＳＧ［２］、・・・、ＳＧ［ｎ］の各々を、単に、セグメントＳＧまたはセグメントともいう。
【００３６】
メモリ２１０ａ、２１０ｂ及び２１０ｃの各々は、図２において列方向に並ぶｎ個の記憶領域Ｃ１０を含む。ｎ個のセグメントＳＧは、それぞれ、ｎ個の記憶領域Ｃ１０に対応する。ｎ個の記憶領域Ｃ１０の各々は、ロウアドレスにより特定される。
【００３７】
本実施の形態では、メモリ２１０ａ、２１０ｂ及び２１０ｃの各々に含まれる記憶領域Ｃ１０の容量は同じであるとする。なお、メモリ２１０ａ、２１０ｂ及び２１０ｃの各々に含まれる記憶領域Ｃ１０の容量は、異なってもよい。
【００３８】
本実施の形態では、記憶装置２００に含まれるメモリ２１０ａ、２１０ｂ及び２１０ｃにおいて、各同一アドレスにより特定される複数の領域の全てまたは一部にはセグメントＳＧが設定される。ここで、同一アドレスとは、ロウアドレスである。同一アドレスにより特定される複数の領域とは、例えば、図２において同一の行に並ぶ、メモリ２１０ａの記憶領域Ｃ１０、メモリ２１０ｂの記憶領域Ｃ１０及びメモリ２１０ｃの記憶領域Ｃ１０である。
【００３９】
本実施の形態では、メモリ２１０ａ、２１０ｂ及び２１０ｃには、ｎ個のセグメントＳＧが設定される。前記ｎ個のセグメントＳＧの各々は、メモリ２１０ａ、２１０ｂ及び２１０ｃにおける同一アドレスにより特定される複数の領域の全てまたは一部から構成される。すなわち、前記ｎ個のセグメントＳＧの各々は、メモリ２１０ａ、２１０ｂ及び２１０ｃにおける同一アドレスにより特定される複数の領域の全てまたは一部に対応する。
【００４０】
メモリ２１０ａ、２１０ｂ及び２１０ｃには、使用される優先度（以下、使用優先度ともいう）が設定される。すなわち、複数のメモリの各々には異なる優先度が設定される。
【００４１】
本実施の形態では、一例として、メモリ２１０ａ、メモリ２１０ｂ、メモリ２１０ｃの順で、優先度が低くなるように使用優先度が設定される。すなわち、メモリ２１０ａ、メモリ２１０ｂ及びメモリ２１０ｃのうち、メモリ２１０ａが最も優先度が高い。
【００４２】
なお、セグメントＳＧは、複数のメモリにおいて、異なるアドレスにより特定される複数の領域の全てまたは一部から構成されてもよい。
【００４３】
図２において、ロウアドレスは、各セグメントＳＧのいずれかを特定する。カラムアドレスは、メモリ２１０ａ、２１０ｂ及び２１０ｃのいずれかを特定する。
【００４４】
各セグメントＳＧは、後述のメモリ管理回路１２０に含まれるアドレス変換テーブル１２２により管理される。
【００４５】
図３は、アドレス変換テーブル１２２の構成を示す図である。
【００４６】
アドレス変換テーブル１２２は、セグメント情報１２３［１］、１２３［２］、・・・、１２３［ｎ］から構成される。セグメント情報１２３［１］、１２３［２］、・・・、１２３［ｎ］は、それぞれ、セグメントＳＧ［１］、ＳＧ［２］、・・・、ＳＧ［ｎ］に対応づけられる。例えば、セグメント情報１２３［１］は、セグメントＳＧ［１］に対応する。
【００４７】
以下においては、セグメント情報１２３［１］、１２３［２］、・・・、１２３［ｎ］の各々を、単に、セグメント情報１２３またはセグメント情報ともいう。すなわち、各前記セグメントＳＧには、セグメント情報１２３が対応づけられる。
【００４８】
図４は、セグメント情報１２３を説明するための図である。図４に示すように、セグメント情報１２３は、有効判定情報ＦＧと、開始アドレスＳＤと、使用メモリ情報ＭＪとを含む。
【００４９】
有効判定情報ＦＧは、当該有効判定情報ＦＧを示すセグメント情報１２３が、有効であるか否かを示す情報である。有効判定情報ＦＧは、「有効」または「無効」を示す。有効判定情報ＦＧが「有効」を示す場合、当該有効判定情報ＦＧを含むセグメント情報１２３に対応するセグメントは、有効である。有効判定情報ＦＧが「無効」を示す場合、当該有効判定情報ＦＧを含むセグメント情報１２３に対応するセグメントは、無効である。
【００５０】
なお、初期状態では、アドレス変換テーブル１２２に含まれるｎ個のセグメント情報１２３の各々が示す有効判定情報ＦＧは、「無効」を示す。
【００５１】
以下においては、有効判定情報ＦＧが「有効」を示すセグメント情報１２３を、有効セグメント情報ともいう。有効セグメント情報に対応するセグメントは、有効なセグメントである。以下においては、有効なセグメントを、有効セグメントともいう。有効セグメントは、アクセスが許可されるセグメントである。
【００５２】
また、以下においては、有効判定情報ＦＧが「無効」を示すセグメント情報１２３を、無効セグメント情報ともいう。無効セグメント情報に対応するセグメントは、無効なセグメントである。以下においては、無効なセグメントを、無効セグメントともいう。無効セグメントは、アクセスが許可されないセグメントである。
【００５３】
開始アドレスＳＤは、当該開始アドレスＳＤを含むセグメント情報１２３に対応するセグメントの開始アドレスである。
【００５４】
使用メモリ情報ＭＪは、詳細は後述するが、複数のメモリのうちアクセスを許可するメモリを特定する特定情報である。使用メモリ情報ＭＪは、一例として、使用するメモリの個数を示す。記憶部２２０が、３つのメモリの各記憶領域で構成されている場合、使用メモリ情報ＭＪは“１”〜“３”のいずれかを示す。なお、初期状態では、ｎ個のセグメント情報１２３の各々が示す使用メモリ情報ＭＪは“１”を示す。
【００５５】
セグメントＳＧのサイズ（容量）は、使用メモリ情報ＭＪが示す値によって変化する。
【００５６】
使用メモリ情報ＭＪが、例えば、“１”を示す場合、該使用メモリ情報ＭＪを示すセグメント情報１２３に対応するセグメントＳＧのサイズは、１つの記憶領域Ｃ１０の容量に相当する。当該１つの記憶領域Ｃ１０は、最も優先度の高いメモリ２１０ａ内の記憶領域Ｃ１０である。使用メモリ情報ＭＪが“１”を示す場合、当該使用メモリ情報ＭＪに対応するセグメントへのアクセスの処理では、メモリ２１０ａのみにアクセスが行われ、メモリ２１０ｂへのアクセスは行われない。
【００５７】
使用メモリ情報ＭＪが、例えば、“２”を示す場合、該使用メモリ情報ＭＪを示すセグメント情報１２３に対応するセグメントＳＧのサイズは、２つの記憶領域Ｃ１０の合計容量に相当する。当該２つの記憶領域Ｃ１０は、それぞれ、メモリ２１０ａ内の記憶領域Ｃ１０及びメモリ２１０ｂ内の記憶領域Ｃ１０である。
【００５８】
使用メモリ情報ＭＪが“２”を示す場合、当該使用メモリ情報ＭＪに対応するセグメントへのアクセスの処理では、メモリ２１０ａ及び２１０ｂのみにアクセスが行われ、メモリ２１０ｃへのアクセスは行われない。すなわち、最も優先度が低いメモリ２１０ｃはアクセスされない。
【００５９】
使用メモリ情報ＭＪが、例えば、“３”を示す場合、該使用メモリ情報ＭＪを示すセグメント情報１２３に対応するセグメントＳＧのサイズは、３つの記憶領域Ｃ１０の合計容量に相当する。当該３つの記憶領域Ｃ１０は、それぞれ、メモリ２１０ａ内の記憶領域Ｃ１０、メモリ２１０ｂ内の記憶領域Ｃ１０及びメモリ２１０ｃ内の記憶領域Ｃ１０である。
【００６０】
再び、図１を参照して、メモリ制御システム１００は、機能部１１０と、メモリ管理回路１２０と、アクセス調停回路１３０と、メモリインターフェース回路１４０と、監視回路１５０と、電力制御回路１６０と、Ｉ／Ｏ部１７０とを備える。
【００６１】
機能部１１０は、機能回路１１［１］、１１［２］、・・・、１１［ｍ（２以上の整数）］を含む。
【００６２】
機能回路１１［１］、１１［２］、・・・、１１［ｍ］の各々は、異なる処理を行う。機能回路１１［１］は、処理Ａを行う。処理Ａは、例えば、画像データを符号化する処理である。機能回路１１［２］は、処理Ｂを行う。処理Ｂは、例えば、画像のノイズを除去する処理である。
【００６３】
機能回路１１［１］、１１［２］、・・・、１１［ｍ］の各々には、予め、記憶部２２０におけるアクセス対象のセグメントＳＧが割り当てられている。
【００６４】
以下においては、アクセス対象のセグメントを、対象セグメントともいう。機能回路１１［１］、１１［２］、・・・、１１［ｍ］の各々に割り当てられる対象セグメントは互いに異なる。機能回路１１［１］に割り当てられる対象セグメントは、例えば、セグメントＳＧ［１］である。
【００６５】
以下においては、機能回路１１［１］、１１［２］、・・・、１１［ｍ］の各々を、単に、機能回路１１ともいう。すなわち、メモリ制御システム１００は、複数の機能回路１１を含む。
【００６６】
なお、ｍ個の機能回路１１の少なくとも１つに割り当てられる対象セグメントの数は、複数の場合もある。
【００６７】
各機能回路１１は、該機能回路１１に対応する処理の実行中において、対象セグメントにアクセスする必要が生じた場合、アクセスリクエストＲＱを、メモリ管理回路１２０へ送信する。アクセスリクエストＲＱには、対象セグメントを特定する論理アドレスが示される。
【００６８】
また、アクセスリクエストＲＱには、データ格納指示及びデータ読み出し指示等が示される。データ格納指示は、データを格納するための指示である。データ読み出し指示は、データを読み出すための指示である。なお、アクセスリクエストＲＱにデータ格納指示が示される場合、当該アクセスリクエストＲＱに格納対象のデータも付加される。
【００６９】
なお、各機能回路１１は、該機能回路１１に対応する処理が完了した場合、当該処理が完了した旨を示す処理完了信号を、メモリ管理回路１２０へ送信する。
【００７０】
メモリ管理回路１２０は、アドレス変換回路１２１と、前述のアドレス変換テーブル１２２とを含む。
【００７１】
アドレス変換回路１２１は、アクセスリクエストＲＱを受信する毎に、アドレス変換処理を行う。
【００７２】
アドレス変換処理では、アドレス変換回路１２１が、受信したアクセスリクエストＲＱが示す論理アドレスに、受信したアクセスリクエストＲＱに対応する対象セグメントの開始アドレスを加算することにより、物理アドレスを求める。ここで、対象セグメントの開始アドレスとは、アドレス変換テーブル１２２に含まれる、当該対象セグメントに対応するセグメント情報１２３が示す開始アドレスＳＤである。
【００７３】
また、アドレス変換回路１２１は、アクセスリクエストＲＱを受信する毎に、有効設定処理を行う。アクセスリクエストＲＱは、後述のアクセス処理を行うための指示である。
【００７４】
有効設定処理では、アドレス変換回路１２１が、当該アクセスリクエストＲＱに対応する対象セグメントに対応するセグメント情報１２３を特定する。そして、アドレス変換回路１２１は、特定したセグメント情報１２３が無効セグメント情報である場合、当該セグメント情報１２３を、有効セグメント情報に変更する。すなわち、アドレス変換回路１２１は、特定したセグメント情報１２３の有効判定情報ＦＧが「有効」を示すように、当該有効判定情報ＦＧを変更する。
【００７５】
つまり、有効設定処理では、アドレス変換回路１２１（メモリ管理回路１２０）が、アクセス対象のセグメント（対象セグメント）を有効にするための処理を行う。
【００７６】
なお、アドレス変換回路１２１は、処理完了信号を受信する毎に、無効設定処理を行う。無効設定処理は、アクセス対象のセグメントを無効にするための処理である。
【００７７】
アドレス変換回路１２１は、機能回路１１が、該機能回路１１に対応する処理を完了した場合、該機能回路１１から処理完了信号を受信する。機能回路１１に対応する処理は、少なくとも１個のアクセスリクエストＲＱを生じさせる。アクセスリクエストＲＱにより、後述のアクセス処理が行われる。
【００７８】
すなわち、アドレス変換回路１２１（メモリ管理回路１２０）は、前記アクセス処理を少なくとも１回生じさせる所定の処理が終了する毎に、無効設定処理を行う。当該所定の処理は、例えば、機能回路１１が行う処理Ａである。当該アクセス対象のセグメントは、対象セグメントである。
【００７９】
具体的には、無効設定処理では、アドレス変換回路１２１（メモリ管理回路１２０）が、当該処理完了信号を送信した機能回路１１を特定する。そして、アドレス変換回路１２１は、特定した機能回路１１から既に受信したアクセスリクエストＲＱに対応するセグメント情報１２３を、無効セグメント情報に変更する。すなわち、アドレス変換回路１２１は、当該アクセスリクエストＲＱに対応するセグメント情報１２３の有効判定情報ＦＧが「無効」を示すように、当該有効判定情報ＦＧを変更する。
【００８０】
また、アドレス変換回路１２１は、セグメントサイズ設定処理を行う。セグメントサイズ設定処理では、アドレス変換回路１２１は、アドレス変換テーブル１２２に含まれる、当該対象セグメントに対応するセグメント情報１２３が示す使用メモリ情報ＭＪが示す値に従って、対象セグメントのサイズを設定する。以下においては、アドレス変換回路１２１により設定されたサイズを有する対象セグメントのサイズを、設定セグメントサイズともいう。
【００８１】
使用メモリ情報ＭＪが、例えば、“２”を示す場合、該使用メモリ情報ＭＪを示すセグメント情報１２３に対応する設定セグメントサイズは、２つの記憶領域Ｃ１０の容量に相当する。
【００８２】
そして、アドレス変換回路１２１は、アクセスリクエストＲＱが示す論理アドレスを、求めた物理アドレスに置き換えることによりアクセスリクエストＲＱＡを生成する。アクセスリクエストＲＱＡは、設定セグメントサイズも示される。
【００８３】
そして、アドレス変換回路１２１は、当該アクセスリクエストＲＱＡを、アクセス調停回路１３０へ送信する。なお、アドレス変換回路１２１は、複数のアクセスリクエストＲＱを受信した場合、複数のアクセスリクエストＲＱＡを、アクセス調停回路１３０へ送信する。
【００８４】
アクセス調停回路１３０は、受信した複数のアクセスリクエストＲＱＡを調停する。具体的には、アクセス調停回路１３０は、受信した複数のアクセスリクエストＲＱＡを、任意の優先順に並び替え、優先度の高いアクセスリクエストＲＱＡから順に、メモリインターフェース回路１４０へ送信する。
【００８５】
メモリインターフェース回路１４０は、アクセスリクエストＲＱＡを受信する毎に、アクセス処理を行う。アクセス処理は、ｎ個のセグメントのいずれかにアクセスするための処理である。
【００８６】
アクセス処理では、メモリインターフェース回路１４０が、受信したアクセスリクエストＲＱＡに従って、記憶部２２０へアクセスするためのコマンド（波形）等を生成する。当該コマンドは、記憶装置２００に含まれるメモリ２１０の種類に応じたコマンド（波形）である。
【００８７】
そして、メモリインターフェース回路１４０は、詳細は後述するが、生成したコマンドにしたがって、Ｉ／Ｏ部１７０を介して、記憶部２２０にアクセスする。
【００８８】
ここで、Ｉ／Ｏ部１７０の構成について説明する。
【００８９】
Ｉ／Ｏ部１７０は、Ｉ／Ｏ回路１７１ａ、１７１ｂ、１７１ｃ、１７２ａ、１７２ｂ及び１７２ｃを含む。
【００９０】
Ｉ／Ｏ回路１７１ａ及び１７２ａは、メモリ２１０ａに接続される。Ｉ／Ｏ回路１７１ａ及び１７２ａは、メモリ２１０ａに対するアクセスの際に使用される。Ｉ／Ｏ回路１７１ｂ及び１７２ｂは、メモリ２１０ｂに接続される。Ｉ／Ｏ回路１７１ｂ及び１７２ｂは、メモリ２１０ｂに対するアクセスの際に使用される。
【００９１】
Ｉ／Ｏ回路１７１ｃ及び１７２ｃは、メモリ２１０ｃに接続される。Ｉ／Ｏ回路１７１ｃ及び１７２ｃは、メモリ２１０ｃに対するアクセスの際に使用される。
【００９２】
すなわち、Ｉ／Ｏ回路１７１ａ、１７１ｂ及び１７１ｃは、それぞれ、メモリ２１０ａ、２１０ｂ及び２１０ｃに接続される。すなわち、メモリ制御システム１００は、複数のメモリに接続される。
【００９３】
Ｉ／Ｏ回路１７１ａ、１７１ｂ及び１７１ｃの各々は、差動信号を扱う差動型のＩ／Ｏ回路である。差動型のＩ／Ｏ回路は、シングルエンド信号を処理する一般的なＩ／Ｏ回路よりも、大きな電力を消費して動作する。また、差動型のＩ／Ｏ回路は、待機状態であっても多大な電流が流れてしまうため、大きな電力を消費して動作する。
【００９４】
なお、Ｉ／Ｏ回路１７１ａ、１７１ｂ及び１７１ｃの各々は、差動型のＩ／Ｏ回路に限定されず、例えば、ＣＭＯＳ構造のＩ／Ｏ回路であってもよい。
【００９５】
Ｉ／Ｏ回路１７１ａ、１７１ｂ及び１７１ｃの各々は、ラッチ信号を伝達するための制御線により、接続先のメモリと接続される。なお、Ｉ／Ｏ回路１７１ａ、１７１ｂ及び１７１ｃの各々は、ラッチ信号に限定されず、コマンド等を伝達するための制御線により、接続先のメモリと接続されてもよい。
【００９６】
Ｉ／Ｏ回路１７２ａ、１７２ｂ及び１７２ｃの各々は、データを伝達するためのデータ線と、アドレス線とにより、接続先のメモリと接続される。Ｉ／Ｏ回路１７２ａ、１７２ｂ及び１７２ｃは、接続先のメモリがデータを保持するための処理（以下、データ保持処理ともいう）を行う際に使用される。データ保持処理は、例えば、接続先のメモリが行うリフレッシュ処理である。
【００９７】
なお、メモリインターフェース回路１４０は、さらに、コマンド等を伝達する図示しない制御線により、メモリ２１０ａ、２１０ｂ及び２１０ｃの各々と接続される。
【００９８】
以下においては、Ｉ／Ｏ回路１７１ａ、１７１ｂ及び１７１ｃの各々を、単に、Ｉ／Ｏ回路１７１ともいう。各Ｉ／Ｏ回路１７１は、該Ｉ／Ｏ回路１７１に接続されるメモリに対するアクセスの際に使用される。また、各Ｉ／Ｏ回路１７１は、メモリ２１０よりも少ない電力を消費して動作する。
【００９９】
図５は、Ｉ／Ｏ回路１７１の構成の一例を示すブロック図である。なお、図５には、説明の都合上、Ｉ／Ｏ回路１７１に含まれない電力制御回路１６０及びメモリインターフェース回路１４０も示される。図５のＩ／Ｏ回路１７１は、一例として、Ｉ／Ｏ回路１７１ａであるとする。
【０１００】
図５に示すように、Ｉ／Ｏ回路１７１は、差動出力アンプ１８１と、差動アンプ１８２と、電力制御部１８３と、端子１８４ａ及び１８４ｂとを含む。
【０１０１】
端子１８４ａ及び１８４ｂは、Ｉ／Ｏ回路１７１と接続されるメモリ２１０（例えば、メモリ２１０ａ）に接続される。
【０１０２】
電力制御部１８３は、電力制御回路１６０からの指示に応じて、オン状態またはオフ状態になる。オン状態の電力制御部１８３は、図示しない外部電源と、差動出力アンプ１８１及び差動アンプ１８２とを電気的に接続する。これにより、外部電源から、差動出力アンプ１８１及び差動アンプ１８２へ電力が供給される。
【０１０３】
オフ状態の電力制御部１８３は、外部電源と、差動出力アンプ１８１及び差動アンプ１８２とを電気的に非接続とする。すなわち、電力制御部１８３は、スイッチとして機能する。これにより、差動出力アンプ１８１及び差動アンプ１８２への電力供給が停止される。
【０１０４】
なお、差動出力アンプ１８１及び差動アンプ１８２の各々は、パワーダウン機能を有してもよい。パワーダウン機能とは、動作を停止する機能である。
【０１０５】
この場合、電力制御部１８３は、電力制御回路１６０からの指示に応じて、差動出力アンプ１８１及び差動アンプ１８２の各々をパワーダウンさせる。
【０１０６】
差動出力アンプ１８１及び差動アンプ１８２の各々は、Ｉ／Ｏ回路１７１と接続されるメモリに対するアクセスの際に使用される回路である。
【０１０７】
差動出力アンプ１８１は、シングルエンド信号（例えば、ラッチ信号）を受信し、当該シングルエンド信号を差動信号に変換する。そして、差動出力アンプ１８１は、差動信号を、端子１８４ａ及び１８４ｂを介して、Ｉ／Ｏ回路１７１と接続されるメモリ２１０へ送信する。
【０１０８】
差動アンプ１８２は、メモリ２１０（例えば、メモリ２１０ａ）から、端子１８４ａ及び１８４ｂを介して、差動信号（例えば、ラッチ信号）を受信した場合、当該差動信号を、シングルエンド信号に変換する。
【０１０９】
なお、Ｉ／Ｏ回路１７１ｂ及び１７１ｃの各々も、図５のＩ／Ｏ回路１７１の構成と同じ構成を有する。
【０１１０】
なお、Ｉ／Ｏ回路１７２ａ、１７２ｂ及び１７２ｃの各々は、シングルエンド信号（データ）の送受信が可能な一般的な構成を有する。
【０１１１】
以下にメモリインターフェース回路１４０の処理の具体例を説明する。メモリインターフェース回路１４０は、複数のメモリ２１０の全記憶領域で構成される記憶部２２０に対し、セグメント単位でアクセスする。すなわち、メモリインターフェース回路１４０は、複数のメモリ２１０に対し、セグメント単位でアクセスする。つまり、前記複数のメモリ２１０は、セグメント単位でアクセスされる。
【０１１２】
アクセスリクエストＲＱＡがデータ格納指示を示す場合、メモリインターフェース回路１４０は、アクセスリクエストＲＱＡに付加されるデータを、記憶部２２０に格納するためのデータ格納処理を行う。当該データ格納処理において、データが格納される記憶部２２０内のセグメントは、設定セグメントサイズを有する対象セグメントである。
【０１１３】
例えば、設定セグメントサイズが、２つの記憶領域Ｃ１０の合計容量に相当するとする。この場合、メモリインターフェース回路１４０は、Ｉ／Ｏ回路１７２ａ及び１７２ｂへ格納対象のデータを送信するとともに、Ｉ／Ｏ回路１７１ａ及び１７１ｂへラッチ信号を送信する。そして、メモリインターフェース回路１４０は、さらに、図示しない制御線によりライトコマンドをメモリ２１０ａ及び２１０ｂへ送信する。これにより、メモリ２１０ａ及び２１０ｂにおける対象セグメントにデータを格納する。
【０１１４】
一方、アクセスリクエストＲＱＡがデータ読み出し指示を示す場合、データ読み出し処理が行われる。データ読み出し処理では、メモリインターフェース回路１４０は、図示しない制御線によりリードコマンドをメモリ２１０ａ及び２１０ｂへ送信する。そして、メモリインターフェース回路１４０は、メモリ２１０ａからＩ／Ｏ回路１７１ａを介して、ラッチ信号を受信し、メモリ２１０ｂからＩ／Ｏ回路１７１ｂを介してラッチ信号を受信する。また、メモリ２１０ａ及び２１０ｂから、Ｉ／Ｏ回路１７２ａ及び１７２ｂを介して読み出し対象のデータを受信する。
【０１１５】
当該データ読み出し処理において、データが読み出される記憶部２２０内のセグメントは、設定セグメントサイズを有する対象セグメントである。
【０１１６】
次に、監視回路１５０について説明する。
【０１１７】
監視回路１５０は、詳細は後述するが、複数のメモリの使用状態を監視する。監視回路１５０は、使用状態監視回路１５１と、使用メモリ監視回路１５２とを含む。
【０１１８】
使用状態監視回路１５１は、記憶装置２００に含まれる複数のメモリ２１０の使用状態を監視するための使用状態監視処理を行う。すなわち、使用状態監視回路１５１は、記憶部２２０（記憶装置２００）に含まれる複数のセグメントの使用状態を、随時、監視している。以下においては、記憶部２２０（記憶装置２００）に含まれる複数のセグメントの使用率を、セグメント使用率ともいう。
【０１１９】
使用状態監視処理では、使用状態監視回路１５１が、アドレス変換テーブル１２２に含まれるｎ個のセグメント情報１２３の各々の有効判定情報ＦＧを参照することにより、有効セグメント情報の数を算出する。有効セグメント情報の数とは、有効セグメントの数である。
【０１２０】
そして、使用状態監視回路１５１は、（有効セグメントの数）／ｎの式により、セグメント使用率を算出する。例えば、ｎが６４であり、有効セグメントの数が３２である場合、セグメント使用率は、５０％である。
【０１２１】
以上により、使用状態監視回路１５１は、セグメント使用率を算出する。
【０１２２】
使用メモリ監視回路１５２は、使用メモリ監視処理を行う。
【０１２３】
使用メモリ監視処理では、使用メモリ監視回路１５２が、アドレス変換テーブル１２２に含まれるｎ個のセグメント情報１２３の各々の使用メモリ情報ＭＪを参照することにより、不使用のメモリが存在するか否かを判定する。
【０１２４】
ここで、記憶装置２００は、３つのメモリ２１０を含むとする。この場合、例えば、当該ｎ個のセグメント情報１２３の各々の使用メモリ情報ＭＪが“１”または“２”を示す場合、使用メモリ監視回路１５２は、メモリ２１０ｃが不使用であると判定する。すなわち、使用メモリ監視回路１５２は、不使用のメモリが存在すると判定する。
【０１２５】
使用メモリ監視回路１５２は、不使用のメモリが存在すると判定した場合、不使用メモリ情報を、電力制御回路１６０へ送信する。不使用メモリ情報は、不使用のメモリを特定するためのコード（情報）が示される。当該コードは、例えば、２進数の数値で表現される。
【０１２６】
当該コードは、例えば、“００”、“０１”及び“１０”のいずれかで表現されるとする。例えば、“００”、“０１”及び“１０”は、それぞれ、メモリ２１０ａ、２１０ｂ及び２１０ｃを特定するコードであるとする。
【０１２７】
なお、不使用のメモリを特定するためのコードは、上記コードに限定されず、例えば、アルファベット等であってもよい。
【０１２８】
すなわち、電力制御回路１６０は、使用メモリ監視回路１５２が使用メモリ監視処理を行い、不使用メモリ情報を受信することにより、不使用のメモリが存在するか否かを、随時、把握している。
【０１２９】
電力制御回路１６０は、詳細は後述するが、消費電力を制御するための消費電力制御処理を行う。
【０１３０】
（２つのメモリを用いたメモリ制御システムの処理）
次に、メモリ制御システム１００が行う処理について説明する。以下においては、説明を簡単にするために、メモリ制御システム１００には、２個のメモリ２１０が接続されているとする。以下においては、２つのメモリを用いたメモリ制御システム１００の構成を、２メモリ構成ともいう。
【０１３１】
２メモリ構成のメモリ制御システム１００では、図６のように、記憶装置２００は、メモリ２１０ａ、２１０ｂのみを含むとする。すなわち、２メモリ構成のメモリ制御システム１００には、２つのメモリ２１０が接続されているとする。
【０１３２】
まず、２メモリ構成のメモリ制御システム１００において、使用メモリ情報ＭＪを設定するための処理（以下、使用メモリ設定処理ともいう）について説明する。
【０１３３】
２メモリ構成のメモリ制御システム１００では、メモリ２１０ａ、メモリ２１０ｂの順で、優先度が低くなるように使用優先度が設定される。すなわち、メモリ２１０ａ及びメモリ２１０ｂのうち、メモリ２１０ａが最も使用優先度が高い。また、使用メモリ情報ＭＪは“１”または“２”を示す。
【０１３４】
また、２メモリ構成のメモリ制御システム１００において、Ｉ／Ｏ部１７０は、Ｉ／Ｏ回路１７１ａ、１７１ｂ、１７２ａ及び１７２ｂのみを含むとする。また、図２の記憶部２２０は、メモリ２１０ａの全ての記憶領域と、メモリ２１０ｂの全ての記憶領域とから構成されるとする。
【０１３５】
図７は、使用メモリ設定処理のフローチャートである。使用メモリ設定処理は、アドレス変換テーブル１２２において、セグメント情報が変更される毎に、使用状態監視回路１５１により行われる。すなわち、使用メモリ設定処理は、アドレス変換回路１２１が、機能部１１０から１つのアクセスリクエストＲＱを受信する毎に行なわれる。
【０１３６】
なお、使用状態監視回路１５１は、使用メモリ設定処理及び前述の使用状態監視処理を並行して行う。
【０１３７】
図７を参照して、ステップＳ１１０では、使用状態監視回路１５１が、最新のセグメント使用率が所定の第１閾値ＴＨ１以下であるか否かを判定する。第１閾値ＴＨ１は、例えば、３／８である。なお、第１閾値ＴＨ１は、３／８に限定されず、例えば、２／８〜３／８の範囲の値であってもよい。すなわち、前記第１閾値ＴＨ１は、０．５未満の値である。
【０１３８】
セグメント使用率は、（有効セグメントの数）／ｎで表される。すなわち、最新のセグメント使用率は、前記ｎに対する、最新の有効なセグメントの数の割合である。
【０１３９】
すなわち、使用状態監視回路１５１は、メモリの使用状態に関する所定条件が満たされるか否かを判定する。前記所定条件は、最新の有効なセグメントの数に依存した値が、所定の第１閾値ＴＨ１以下であるという条件である。前記最新の有効なセグメントの数に依存した値は、前記ｎに対する最新の有効なセグメントの数の割合（セグメント使用率）である。
【０１４０】
なお、ステップＳ１１０では、使用状態監視回路１５１が、有効セグメントの数が、第１閾値ＴＨ１以下であるか否かを判定してもよい。この場合、第１閾値ＴＨ１は、例えば、ｎ×３／８である。
【０１４１】
ステップＳ１１０において、ＹＥＳならば、処理はステップＳ１２１に移行する。一方、ステップＳ１１０において、ＮＯならば、処理はステップＳ１２２に移行する。
【０１４２】
ステップＳ１２１では、使用状態監視回路１５１が、変更された最新のセグメント情報の使用メモリ情報ＭＪが示す値を“１”に設定する。
【０１４３】
ステップＳ１２２では、使用状態監視回路１５１が、変更された最新のセグメント情報の使用メモリ情報ＭＪが示す値を“２”に設定する。
【０１４４】
すなわち、使用メモリ設定処理は、複数のメモリのうちアクセスを許可するメモリを変化させるための処理である。つまり、使用状態監視回路１５１（監視回路１５０）は、複数のメモリの使用状態に基づいて、該複数のメモリのうちアクセスを許可するメモリを変化させる。
【０１４５】
言い換えれば、使用メモリ設定処理では、使用状態監視回路１５１（監視回路１５０）が、複数のセグメントのいずれかにアクセスするための処理が行われる毎に、有効なセグメントの数が少ない程、前記複数のメモリのうち優先度の高いメモリを、アクセス対象のセグメントに対応するセグメント情報の特定情報が特定するように該特定情報を更新する。当該特定情報は、使用メモリ情報ＭＪである。これにより、前記複数のメモリのうちアクセスを許可するメモリを変化させる。
【０１４６】
また、使用メモリ設定処理は、セグメント使用率に基づいて、前記複数のメモリのうちアクセスを許可するメモリを変化させるための処理である。つまり、使用状態監視回路１５１（監視回路１５０）は、前記ｎ個のセグメントのうち、有効なセグメントの数に基づいて、前記複数のメモリのうちアクセスを許可するメモリを変化させる。
【０１４７】
使用メモリ情報ＭＪが“１”を示す場合、該使用メモリ情報ＭＪを示すセグメント情報１２３に対応するセグメントＳＧのサイズは、１つの記憶領域Ｃ１０の容量に相当する。当該１つの記憶領域Ｃ１０は、最も優先度の高いメモリ２１０ａ内の記憶領域Ｃ１０である。前述したように、使用メモリ情報ＭＪが“１”を示す場合、当該使用メモリ情報ＭＪに対応するセグメントへのアクセスの処理では、最も優先度の高いメモリ２１０ａのみにアクセスが行われ、メモリ２１０ｂへのアクセスは行われない。
【０１４８】
使用メモリ情報ＭＪが“２”を示す場合、該使用メモリ情報ＭＪを示すセグメント情報１２３に対応するセグメントＳＧのサイズは、２つの記憶領域Ｃ１０の合計容量に相当する。当該２つの記憶領域Ｃ１０は、それぞれ、メモリ２１０ａ内の記憶領域Ｃ１０及びメモリ２１０ｂ内の記憶領域Ｃ１０である。
【０１４９】
使用メモリ情報ＭＪが“２”を示す場合、メモリ２１０ａ及び２１０ｂの両方へのアクセスが許可される。使用メモリ情報ＭＪが“２”を示す場合、当該使用メモリ情報ＭＪに対応するセグメントへのアクセスの処理では、メモリ２１０ａ及び２１０ｂの両方にアクセスが行われる。
【０１５０】
アドレス変換回路１２１は、上記の使用メモリ設定処理により更新された最新の使用メモリ情報ＭＪが示す値を用いて、前述のセグメントサイズ設定処理を行う。
【０１５１】
なお、使用状態監視回路１５１は、さらに、他の処理とは独立して、判定処理を行う。
【０１５２】
判定処理では、使用状態監視回路１５１が、前述のステップＳ１１０の処理を行う。そして、ステップＳ１１０の判定において、ＹＥＳならば、使用状態監視回路１５１が、メモリの使用状態に関する所定条件が満たされた旨を示す条件達成通知を、電力制御回路１６０へ送信する。
【０１５３】
電力制御回路１６０は、条件達成通知を受信することにより、前記所定条件が満たされたか否かを、随時、把握している。
【０１５４】
次に、電力制御回路１６０が行う消費電力制御処理について説明する。消費電力制御処理は、他の処理とは独立して、電力制御回路１６０により常時行われる。消費電力制御処理は、本実施の形態に係る電力制御方法である。
【０１５５】
図８は、消費電力制御処理のフローチャートである。
【０１５６】
ステップＳ２１０では、電力制御回路１６０が、メモリの使用状態に関する前述の所定条件が満たされており、かつ、不使用のメモリが存在するか否かを判定する。具体的には、電力制御回路１６０は、使用メモリ監視回路１５２から不使用メモリ情報を受信した場合、不使用のメモリが存在すると判定する。
【０１５７】
ステップＳ２１０において、ＹＥＳならば、処理はステップＳ２２０に移行する。一方、ステップＳ２１０において、ＮＯならば、再度、ステップＳ２１０の処理が行われる。
【０１５８】
すなわち、電力制御回路１６０は、メモリの使用状態に関する前述の所定条件が満たされた場合であって、かつ、前記複数のメモリのうち不使用のメモリが存在する場合、ステップＳ２２０の消費電力低減処理を行う。
【０１５９】
ステップＳ２２０では、電力制御回路１６０が消費電力低減処理を行う。
【０１６０】
消費電力低減処理は、該不使用のメモリに接続されるＩ／Ｏ回路である対象Ｉ／Ｏ回路の消費電力を、前記複数のＩ／Ｏ回路のうち該対象Ｉ／Ｏ回路以外のＩ／Ｏ回路の消費電力より低くするよう前記対象Ｉ／Ｏ回路を制御する処理である。
【０１６１】
具体的には、消費電力低減処理では、電力制御回路１６０が、受信した最新の不使用メモリ情報により特定されるメモリに接続されるＩ／Ｏ回路１７１へ、停止指示を送信する。当該停止指示は、Ｉ／Ｏ回路１７１への電力供給を停止させるための指示である。すなわち、Ｉ／Ｏ回路１７１の動作を停止させるための指示である。
【０１６２】
ここで、不使用メモリ情報は、メモリ２１０ｂを特定するとする。この場合、消費電力低減処理では、電力制御回路１６０が、Ｉ／Ｏ回路１７１ｂへ、停止指示を送信する。
【０１６３】
Ｉ／Ｏ回路１７１ｂの電力制御部１８３は、停止指示を受信すると、オフ状態になる。これにより、外部電源と、Ｉ／Ｏ回路１７１ｂ内の差動出力アンプ１８１及び差動アンプ１８２とが電気的に非接続となる。その結果、差動出力アンプ１８１及び差動アンプ１８２への電力供給が停止される。すなわち、差動出力アンプ１８１及び差動アンプ１８２の動作が停止する。
【０１６４】
すなわち、消費電力低減処理は、前記電力制御回路１６０が、前記対象Ｉ／Ｏ回路である前記Ｉ／Ｏ回路に含まれる回路（差動出力アンプ１８１及び差動アンプ１８２）を停止させるよう前記対象Ｉ／Ｏ回路（Ｉ／Ｏ回路１７１）を制御する処理である。
【０１６５】
そして、この消費電力低減処理は終了し、再度、ステップＳ２１０の処理が行われる。
【０１６６】
なお、差動出力アンプ１８１及び差動アンプ１８２の各々が、前述のパワーダウン機能を有する場合、消費電力低減処理では、以下の処理が行われる。
【０１６７】
Ｉ／Ｏ回路１７１ｂの電力制御部１８３は、停止指示を受信すると、差動出力アンプ１８１及び差動アンプ１８２の各々をパワーダウンさせる。これにより、差動出力アンプ１８１及び差動アンプ１８２の電力消費を停止させることができる。
【０１６８】
次に、図６の構成のメモリ制御システム１００の動作の一例を、図９及び図１０を用いて説明する。
【０１６９】
図９は、２メモリ構成のメモリ制御システム１００の動作の一例を説明するための図である。図９は、時間経過に伴って変化するセグメント使用率の状態の一例を示す。
【０１７０】
図９において、縦軸は、セグメント使用率を示す。「ＴＨ１」は、前述の第１閾値ＴＨ１である。図９に示される個数は、当該個数に対応する期間において使用されるメモリの個数である。例えば、期間Ｔ２、Ｔ３では、２個のメモリが使用される。
【０１７１】
なお、メモリ制御システム１００において、機能回路１１がアクセスリクエストＲＱを、メモリ管理回路１２０へ送信するとともに、前述した、使用状態監視処理、使用メモリ監視処理、図８の消費電力制御処理、及び、判定処理が行われているとする。
【０１７２】
図１０は、２メモリ構成のメモリ制御システム１００の動作の一例を説明するためのフローチャートである。なお、当該メモリ制御システム１００の動作開始直後では、Ｉ／Ｏ回路１７１ａ、１７１ｂ、１７２ａ及び１７２ｂの各々に電力が供給されている。
【０１７３】
図１０の処理は、機能回路１１がアクセスリクエストＲＱを発行する毎に行われる。
【０１７４】
まず、少なくとも１つの機能回路１１が、アクセスリクエストＲＱを、メモリ管理回路１２０へ送信する（Ｓ３１０）。
【０１７５】
その後、アドレス変換回路１２１は、前述したアドレス変換処理を行う（Ｓ３２０）。その後、前述の有効設定処理、図７の使用メモリ設定処理が順に行われる。図１０の期間Ｔ１では、セグメント使用率は、第１閾値ＴＨ１以下である。そのため、期間Ｔ１では、図７のステップＳ１１０（Ｓ３３０）でＹＥＳと判定され、前述のステップＳ１２１の処理及びステップＳ３４１の処理が行われる。
【０１７６】
すなわち、期間Ｔ１のように、メモリ制御システム１００の動作開始直後では、セグメント使用率が低いため、メモリ２１０ａのみが使用される。
【０１７７】
使用メモリ設定処理の後、前述のセグメントサイズ設定処理が順に行われる。その後、前述したように、アドレス変換回路１２１は、アクセスリクエストＲＱＡを生成し、当該アクセスリクエストＲＱＡを、アクセス調停回路１３０へ送信する。
【０１７８】
また、期間Ｔ１では、前述の使用メモリ監視処理が行われることにより、不使用のメモリが存在すると判定され（図８のＳ２１０でＹＥＳ）、前述の消費電力低減処理が行われる。
【０１７９】
また、期間Ｔ１では、全ての有効セグメント情報に対応する全ての使用メモリ情報ＭＪの値は、“１”である。すなわち、期間Ｔ１では、アドレス変換テーブル１２２に含まれる全ての有効セグメント情報の各々の使用メモリ情報ＭＪが“１”を示す。そのため、ステップＳ３４１でＹＥＳと判定され、前述したステップＳ３５１の処理が行われる。
【０１８０】
この消費電力低減処理により、Ｉ／Ｏ回路１７１ｂへの電力供給が停止される。なお、Ｉ／Ｏ回路１７１ａへの電力供給は継続される（Ｓ３５１）。
【０１８１】
その後、前述したように、アクセス調停回路１３０は、受信した複数のアクセスリクエストＲＱＡを調停する（Ｓ３６０）。
【０１８２】
そして、前述したように、メモリインターフェース回路１４０により、前述のアクセス処理が行われる（Ｓ３７０）。
【０１８３】
ここで、図９の期間Ｔ２は、セグメント使用率が第１閾値ＴＨ１より大きい期間である。
【０１８４】
次に、セグメント使用率が第１閾値ＴＨ１より大きくなった後の期間Ｔ２における処理について説明する。
【０１８５】
まず、前述と同様、ステップＳ３１０及びＳ３２０の処理が行われる。
【０１８６】
この場合、図７の使用メモリ設定処理のステップＳ１１０でＹＥＳと判定され、前述のステップＳ１２２の処理が行われる。この処理により、使用メモリ情報ＭＪが示す値が“２”に設定される。すなわち、メモリ２１０ａ及び２１０ｂの両方へのアクセスが許可される。すなわち、期間Ｔ２では、メモリ２１０ａ及び２１０ｂの両方が使用される。また、ステップＳ３３０でＮＯと判定され、処理はステップＳ３５２に移行する。
【０１８７】
また、期間Ｔ２では、前述の使用メモリ監視処理が行われることにより、不使用のメモリが存在しないと判定される（図８のＳ２１０でＮＯ）。
【０１８８】
また、期間Ｔ２では、全ての有効セグメント情報に対応する全ての使用メモリ情報ＭＪの値は、“１”でない。すなわち、期間Ｔ２では、アドレス変換テーブル１２２に含まれる全ての有効セグメント情報の各々の使用メモリ情報ＭＪが“１”または“２”を示す。
【０１８９】
ステップＳ３５２では、電力制御回路１６０が、停止しているＩ／Ｏ回路が存在する場合、動作開始処理を行う。ここで、一例として、Ｉ／Ｏ回路１７１ｂの動作が停止しているとする。
【０１９０】
この場合、動作開始処理では、Ｉ／Ｏ回路１７１ｂへ、動作開始指示を送信する。動作開始指示は、停止しているＩ／Ｏ回路を動作させるための指示である。すなわち、停止しているＩ／Ｏ回路へ電力供給を行うための指示である。
【０１９１】
Ｉ／Ｏ回路１７１ｂの電力制御部１８３は、動作開始指示を受信すると、オン状態になる。これにより、外部電源と、Ｉ／Ｏ回路１７１ｂ内の差動出力アンプ１８１及び差動アンプ１８２とが電気的に接続される。その結果、Ｉ／Ｏ回路１７１ｂ内の差動出力アンプ１８１及び差動アンプ１８２へ電力が供給される。すなわち、差動出力アンプ１８１及び差動アンプ１８２が動作する。
【０１９２】
なお、差動出力アンプ１８１及び差動アンプ１８２の各々が、前述のパワーダウン機能を有する場合、動作開始処理では、以下の処理が行われる。
【０１９３】
Ｉ／Ｏ回路１７１ｂの電力制御部１８３は、動作開始指示を受信すると、差動出力アンプ１８１及び差動アンプ１８２の各々を動作させる。
【０１９４】
これにより、停止しているＩ／Ｏ回路１７１ｂへ電力が供給される。すなわち、Ｉ／Ｏ回路１７１ａ及び１７１ｂへ電力が供給される（Ｓ３５２）。
【０１９５】
なお、電力制御回路１６０は、停止しているＩ／Ｏ回路が存在しない場合、動作開始処理を行わない。
【０１９６】
なお、ステップＳ３６０及びＳ３７０の処理は、前述したのと同様なので詳細な説明は繰り返さない。
【０１９７】
なお、期間Ｔ２において新たに有効セグメントが生じた場合、当該有効セグメントに対応するセグメント情報１２３は、“２”を示す使用メモリ情報ＭＪを示す。すなわち、当該セグメント情報１２３は、期間Ｔ２において発生したアクセスリクエストＲＱに基づくアクセスは、メモリ２１０ａ及び２１０ｂの両方を使用することを許可する情報を示す。
【０１９８】
すなわち、期間Ｔ２では、新たに有効セグメントが生じた場合、メモリ２１０ａ及び２１０ｂの両方にアクセスされる。
【０１９９】
次に、図９の期間Ｔ３における処理について説明する。期間Ｔ３は、セグメント使用率が第１閾値ＴＨ１以下であり、かつ、不使用のメモリが存在しない期間である。
【０２００】
セグメント使用率が第１閾値ＴＨ１以下となった時点では、メモリ２１０ｂを使用しないための処理は行われない。以下、具体的に説明する。
【０２０１】
期間Ｔ３では、図７の使用メモリ設定処理のステップＳ１２１の処理が行われる。期間Ｔ３において、当該ステップＳ１２１の処理が行われた後に発行されるアクセスリクエストＲＱに基づくアクセスは、メモリ２１０ａのみに対し行われる。
【０２０２】
期間Ｔ３において、当該ステップＳ１２１の処理が行われた後に発行されるアクセスリクエストＲＱに対応するセグメントは、１つの記憶領域Ｃ１０の容量のセグメントである。すなわち、期間Ｔ３において、当該ステップＳ１２１の処理が行われた後において、アクセスリクエストＲＱが発行された数だけ、１つの記憶領域Ｃ１０の容量のセグメントが増加する。
【０２０３】
なお、期間Ｔ３において新たに有効セグメントが生じた場合、当該有効セグメントに対応するセグメント情報１２３は、“１”を示す使用メモリ情報ＭＪを示す。すなわち、当該セグメント情報１２３は、期間Ｔ３において発生したアクセスリクエストＲＱに基づくアクセスは、メモリ２１０ａのみを使用することを許可する情報を示す。
【０２０４】
また、期間Ｔ３では、ステップＳ３３０でＹＥＳと判定される。
【０２０５】
また、期間Ｔ３では、全ての有効セグメント情報に対応する全ての使用メモリ情報ＭＪの値は、“１”ではない。すなわち、期間Ｔ３では、アドレス変換テーブル１２２に含まれる全ての有効セグメント情報の各々の使用メモリ情報ＭＪが“１”または“２”を示す。そのため、ステップＳ３４１でＮＯと判定され、前述のステップＳ３５２の処理が行われる。
【０２０６】
アドレス変換テーブル１２２が示すｎ個のセグメント情報１２３の各々の使用メモリ情報ＭＪが“１”を示すようになると、期間Ｔ３から期間Ｔ４へ移行する。
【０２０７】
次に、図９の期間Ｔ４における処理について説明する。期間Ｔ４は、セグメント使用率が第１閾値ＴＨ１以下であり、かつ、不使用のメモリが存在する期間である。
【０２０８】
また、期間Ｔ４では、全ての有効セグメント情報に対応する全ての使用メモリ情報ＭＪの値は、“１”である。すなわち、期間Ｔ４では、アドレス変換テーブル１２２に含まれる全ての有効セグメント情報の各々の使用メモリ情報ＭＪが“１”を示す。そのため、ステップＳ３４１でＹＥＳと判定され、前述のステップＳ３５１の処理が行われる。
【０２０９】
期間Ｔ４では、期間Ｔ１と同様な処理が行われるので詳細な説明は繰り返さない。すなわち、前述の消費電力低減処理により、Ｉ／Ｏ回路１７１ａへの電力供給が停止される（Ｓ３５１）。
【０２１０】
以上説明したように、２メモリ構成のメモリ制御システム１００では、セグメント使用率が随時算出され、セグメント使用率が第１閾値ＴＨ１以下であり、かつ、不使用のメモリが存在する場合に、消費電力制御処理が行われる。すなわち、不使用のメモリに接続されるＩ／Ｏ回路１７１への電力供給が停止される。これにより、メモリ制御システム１００の消費電力を抑えることができる。
【０２１１】
また、不使用のメモリに接続されるＩ／Ｏ回路１７１は、差動信号を扱う差動型のＩ／Ｏ回路である。そのため、当該Ｉ／Ｏ回路１７１への電力供給を停止することにより、シングルエンド信号を処理するＩ／Ｏ回路への電力供給を停止する場合より、メモリ制御システム１００の消費電力を大幅に抑えることができる。
【０２１２】
なお、不使用のメモリには、常時、データを保持するための電力が供給されており、当該不使用のメモリは常時動作している。そのため、不使用のメモリを使用可能にするためには、該不使用のメモリに接続されるＩ／Ｏ回路１７１である対象Ｉ／Ｏ回路の消費電力を、該対象Ｉ／Ｏ回路以外のＩ／Ｏ回路１７１の消費電力とほぼ同等となるように該対象Ｉ／Ｏ回路に電力を供給するだけでよい。
【０２１３】
すなわち、不使用のメモリに接続されるＩ／Ｏ回路１７１への電力供給を開始するだけで、当該不使用のメモリを使用可能とすることができる。つまり、メモリへの電力供給を停止する従来技術よりも短い時間で、当該不使用のメモリを使用可能とすることができる。そのため、アクセスができない不使用のメモリを使用可能とするまでの時間を極力短くすることができる。
【０２１４】
したがって、アクセスができないメモリを使用可能とするまでの時間を極力短くしつつ、メモリ制御システム１００の消費電力を抑えることができる。
【０２１５】
その結果、メモリ制御システム１００の消費電力を効率的に抑えることが可能である。
【０２１６】
また、メモリに接続されるＩ／Ｏ回路１７１への電力供給を、動的に、実行または停止することにより、Ｉ／Ｏ回路１７１の消費電力を低減することが可能である。
【０２１７】
（３つのメモリを用いたメモリ制御システムの処理）
次に、メモリ制御システム１００が行う処理について説明する。ここで、メモリ制御システム１００は、図１の構成であるとする。すなわち、メモリ制御システム１００には、３個のメモリ２１０が接続されているとする。また、以下においては、３つのメモリを用いたメモリ制御システム１００の構成を、３メモリ構成ともいう。
【０２１８】
この場合、一例として、前述したように、メモリ２１０ａ、メモリ２１０ｂ、メモリ２１０ｃの順で、使用優先度が低くなるように使用優先度が設定されているとする。また、使用メモリ情報ＭＪは“１”〜“３”のいずれかを示す。また、図２の記憶部２２０は、メモリ２１０ａの全ての記憶領域と、メモリ２１０ｂの全ての記憶領域と、メモリ２１０ｃの全ての記憶領域とから構成される。
【０２１９】
まず、３メモリ構成のメモリ制御システム１００において、使用メモリ情報ＭＪを設定するための処理（以下、使用メモリ設定処理Ａともいう）について説明する。
【０２２０】
図１１は、使用メモリ設定処理Ａのフローチャートである。図１１において、図７のステップ番号と同じステップ番号の処理は、前述した処理と同様な処理が行われるので詳細な説明は繰り返さない。
【０２２１】
ステップＳ１１０でＮＯである場合、ステップＳ１１１の処理が行われる。
【０２２２】
ステップＳ１１１では、使用状態監視回路１５１が、最新のセグメント使用率が、ＴＨ１より大きくかつ、所定の第２閾値ＴＨ２以下であるか否かを判定する。
【０２２３】
第２閾値ＴＨ２は、第１閾値ＴＨ１より大きい値である。第２閾値ＴＨ２は、例えば、５／８である。なお、第２閾値ＴＨ２は、５／８に限定されず、例えば、５／８〜７／８の範囲の値であってもよい。
【０２２４】
ステップＳ１１１において、ＹＥＳならば、処理はステップＳ１２２に移行する。一方、ステップＳ１１１において、ＮＯならば、処理はステップＳ１２３に移行する。
【０２２５】
ステップＳ１２３では、使用状態監視回路１５１が、変更された最新のセグメント情報の使用メモリ情報ＭＪが示す値を“３”に設定する。
【０２２６】
使用メモリ情報ＭＪが“３”を示す場合、メモリ２１０ａ、２１０ｂ及び２１０ｃへのアクセスが許可される。使用メモリ情報ＭＪが“３”を示す場合、当該使用メモリ情報ＭＪに対応するセグメントへのアクセスの処理では、メモリ２１０ａ、２１０ｂ及び２１０ｃにアクセスが行われる。
【０２２７】
アドレス変換回路１２１は、上記の使用メモリ設定処理Ａにより更新された最新の使用メモリ情報ＭＪが示す値を用いて、前述のセグメントサイズ設定処理を行う。
【０２２８】
なお、使用状態監視回路１５１は、前述の判定処理を行う。これにより、電力制御回路１６０は、条件達成通知を受信することにより、前記所定条件が満たされたか否かを、随時、把握している。
【０２２９】
次に、図１の構成のメモリ制御システム１００の動作の一例を、図１２を用いて説明する。
【０２３０】
図１２は、３メモリ構成のメモリ制御システム１００の動作の一例を説明するための図である。図１２は、時間経過に伴って変化するセグメント使用率の状態の一例を示す。
【０２３１】
図１２の縦軸は、セグメント使用率を示す。「ＴＨ２」は、前述の第２閾値ＴＨ２である。図１２に示される個数は、当該個数に対応する期間において使用されるメモリの個数である。
【０２３２】
なお、メモリ制御システム１００において、機能回路１１がアクセスリクエストＲＱを、メモリ管理回路１２０へ送信するとともに、前述した、使用状態監視処理、使用メモリ監視処理、図８の消費電力制御処理、及び、判定処理が行われているとする。
【０２３３】
図１３は、３メモリ構成のメモリ制御システム１００の動作の一例を説明するためのフローチャートである。なお、当該メモリ制御システム１００の動作開始直後では、Ｉ／Ｏ回路１７１ａ、１７１ｂ、１７２ａ、１７２ｂ、１７１ｃ及び１７２ｃの各々に電力が供給されている。
【０２３４】
図１３の処理は、機能回路１１がアクセスリクエストＲＱを発行する毎に行われる。
【０２３５】
図１３において、図１０のステップ番号と同じステップ番号の処理は、前述の２メモリ構成のメモリ制御システム１００の処理と同様な処理が行われるので詳細な説明は繰り返さない。
【０２３６】
まず、少なくとも１つの機能回路１１が、アクセスリクエストＲＱを、メモリ管理回路１２０へ送信する（Ｓ３１０）。
【０２３７】
その後、アドレス変換回路１２１は、前述したアドレス変換処理を行う（Ｓ３２０）。その後、前述の有効設定処理、図１１の使用メモリ設定処理Ａが順に行われる。図１２の期間Ｔ１１では、セグメント使用率は、第１閾値ＴＨ１以下である。そのため、期間Ｔ１１では、図１１のステップＳ１１０（Ｓ３３０）でＹＥＳと判定され、前述のステップＳ１２１の処理及びステップＳ３４１の処理が行われる。
【０２３８】
前述したように、メモリ制御システム１００の動作開始直後（期間Ｔ１１）では、セグメント使用率が低いため、メモリ２１０ａのみが使用される。
【０２３９】
使用メモリ設定処理Ａの後、前述のセグメントサイズ設定処理が順に行われる。その後、前述したように、アドレス変換回路１２１は、アクセスリクエストＲＱＡを生成し、当該アクセスリクエストＲＱＡを、アクセス調停回路１３０へ送信する。
【０２４０】
また、期間Ｔ１１では、前述の使用メモリ監視処理が行われることにより、不使用のメモリが存在すると判定され（図８のＳ２１０でＹＥＳ）、消費電力低減処理が行われる。
【０２４１】
また、期間Ｔ１１では、全ての有効セグメント情報に対応する全ての使用メモリ情報ＭＪの値は“１”である。すなわち、期間Ｔ１１では、アドレス変換テーブル１２２に含まれる全ての有効セグメント情報の各々の使用メモリ情報ＭＪが“１”を示す。そのため、ステップＳ３４１でＹＥＳと判定され、前述したステップＳ３５１Ａの処理が行われる。
【０２４２】
ステップＳ３５１Ａでは、消費電力低減処理が行われる。この消費電力低減処理（Ｓ３５１Ａ）では、電力制御回路１６０が、Ｉ／Ｏ回路１７１ｂ及び１７１ｃへ、停止指示を送信する。
【０２４３】
これにより、Ｉ／Ｏ回路１７１ｃも、前述したように、停止指示を受信したＩ／Ｏ回路１７１ｂと同様に動作する。すなわち、Ｉ／Ｏ回路１７１ｂ及び１７１ｃの各々に含まれる差動出力アンプ１８１及び差動アンプ１８２への電力供給が停止される。Ｉ／Ｏ回路１７１ｂ及び１７１ｃの各々に含まれる差動出力アンプ１８１及び差動アンプ１８２の動作が停止する。なお、Ｉ／Ｏ回路１７１ａへの電力供給は継続される（Ｓ３５１Ａ）。
【０２４４】
このステップＳ３５１Ａの処理により、Ｉ／Ｏ回路１７１ｂ及び１７１ｃへの電力供給が停止される。
【０２４５】
期間Ｔ１１における、ステップＳ３６０及びＳ３７０の処理は、前述の処理と同様なので詳細な説明は繰り返さない。
【０２４６】
ここで、図１２の期間Ｔ１２は、最新のセグメント使用率が第１閾値ＴＨ１より大きく、かつ、当該セグメント使用率が第２閾値ＴＨ２以下の期間である。
【０２４７】
次に、期間Ｔ１２の処理について説明する。
【０２４８】
まず、前述と同様、ステップＳ３１０及びＳ３２０の処理が行われる。
【０２４９】
この場合、図１１の使用メモリ設定処理ＡのステップＳ１１１でＹＥＳと判定され、前述のステップＳ１２２の処理が行われる。この処理により、使用メモリ情報ＭＪが示す値が“２”に設定される。すなわち、メモリ２１０ａ及び２１０ｂの両方へのアクセスが許可される。すなわち、期間Ｔ１２では、メモリ２１０ａ及び２１０ｂの両方が使用される。
【０２５０】
また、期間Ｔ１２では、ステップＳ３３０でＮＯと判定され、ステップＳ３３１でＹＥＳと判定される。そして、処理はステップＳ３４２に移行する。
【０２５１】
また、期間Ｔ１２では、前述の使用メモリ監視処理が行われることにより、不使用のメモリが存在すると判定され（図８のＳ２１０でＹＥＳ）、前述のステップＳ２２０の消費電力低減処理が行われる。
【０２５２】
また、期間Ｔ１２では、全ての有効セグメント情報の各々に対応する使用メモリ情報ＭＪの値は“１”または“２”である。すなわち、期間Ｔ１２では、アドレス変換テーブル１２２に含まれる全ての有効セグメント情報の各々の使用メモリ情報ＭＪが“１”または“２”を示す。すなわち、期間Ｔ１２では、アドレス変換テーブル１２２において、“３”を示す使用メモリ情報ＭＪは存在しない。
【０２５３】
そのため、ステップＳ３４２でＮＯと判定され、ステップＳ３５２Ａの処理が行われる。
【０２５４】
ステップＳ３５２Ａでは、消費電力低減処理が行われる。この消費電力低減処理では、電力制御回路１６０が、Ｉ／Ｏ回路１７１ｃへ、停止指示を送信する。
【０２５５】
これにより、前述と同様、Ｉ／Ｏ回路１７１ｃ内の差動出力アンプ１８１及び差動アンプ１８２への電力供給が停止される。Ｉ／Ｏ回路１７１ｃ内の差動出力アンプ１８１及び差動アンプ１８２の動作が停止する。
【０２５６】
また、ステップＳ３５２Ａでは、電力制御回路１６０が、Ｉ／Ｏ回路１７１ｃ以外の停止しているＩ／Ｏ回路が存在する場合、動作開始処理を行う。ここで、一例として、Ｉ／Ｏ回路１７１ｂの動作が停止しているとする。
【０２５７】
この場合、動作開始処理では、電力制御回路１６０が、Ｉ／Ｏ回路１７１ｂへ、動作開始指示を送信する。動作開始指示を受信したＩ／Ｏ回路１７１ｂの処理は、前述のステップＳ３５２の処理と同様なので詳細な説明は繰り返さない。これにより、Ｉ／Ｏ回路１７１ｂ内の差動出力アンプ１８１及び差動アンプ１８２へ電力が供給される。
【０２５８】
なお、電力制御回路１６０は、Ｉ／Ｏ回路１７１ｃ以外の停止しているＩ／Ｏ回路が存在しない場合、動作開始処理を行わない。
【０２５９】
なお、Ｉ／Ｏ回路１７１ａへの電力供給は継続される。すなわち、ステップＳ３５２Ａの処理により、Ｉ／Ｏ回路１７１ｂが動作し、メモリ２１０ｂが使用可能となる。すなわち、ステップＳ３５２Ａの処理の直後において、メモリ２１０ａ及び２１０ｂが使用可能である。
【０２６０】
なお、ステップＳ３６０及びＳ３７０の処理は、前述したのと同様なので詳細な説明は繰り返さない。
【０２６１】
ここで、図１２の期間Ｔ１３は、最新のセグメント使用率が第２閾値ＴＨ２より大きく、かつ、不使用のメモリが存在しない期間である。
【０２６２】
次に、期間Ｔ１３の処理について説明する。
【０２６３】
まず、前述と同様、ステップＳ３１０及びＳ３２０の処理が行われる。
【０２６４】
この場合、図１１の使用メモリ設定処理ＡのステップＳ１１１でＮＯと判定され、前述のステップＳ１２３の処理が行われる。この処理により、使用メモリ情報ＭＪが示す値が“３”に設定される。すなわち、メモリ２１０ａ、２１０ｂ及び２１０ｃへのアクセスが許可される。すなわち、期間Ｔ１３では、メモリ２１０ａ、２１０ｂ及び２１０ｃが使用される。
【０２６５】
また、図１３のステップＳ３３０でＮＯと判定され、ステップＳ３３１でＮＯと判定される。そして、処理はステップＳ３５３Ａに移行する。
【０２６６】
なお、ステップＳ３５３Ａの処理が開始される時点では、不使用のメモリが存在しないため、電力制御回路１６０は、不使用メモリ情報を受信しない（Ｓ２１０でＮＯ）。そのため、電力制御回路１６０は、メモリ２１０ａ、２１０ｂ及び２１０ｃを使用するための処理（Ｓ３５３Ａ）を行う。
【０２６７】
ステップＳ３５３Ａでは、電力制御回路１６０が、停止しているＩ／Ｏ回路が存在する場合、動作開始処理を行う。動作開始処理では、電力制御回路１６０が、Ｉ／Ｏ回路１７１ｃへ、動作開始指示を送信する。動作開始指示を受信したＩ／Ｏ回路１７１ｃの処理は、動作開始指示を受信したＩ／Ｏ回路１７１ｂの処理と同様なので詳細な説明は繰り返さない。これにより、Ｉ／Ｏ回路１７１ｃ内の差動出力アンプ１８１及び差動アンプ１８２へ電力が供給される。
【０２６８】
すなわち、ステップＳ３５３Ａの処理により、Ｉ／Ｏ回路１７１ｃが動作し、メモリ２１０ｃが使用可能となる。すなわち、ステップＳ３５３Ａの処理の直後において、メモリ２１０ａ、２１０ｂ及び２１０ｃが使用可能である。
【０２６９】
なお、ステップＳ３６０及びＳ３７０の処理は、前述したのと同様なので詳細な説明は繰り返さない。
【０２７０】
次に、図１２の期間Ｔ１４における処理について説明する。期間Ｔ１４は、セグメント使用率が第２閾値ＴＨ２以下であり、かつ、不使用のメモリが存在しない期間である。
【０２７１】
期間Ｔ１４では、セグメント使用率が第２閾値ＴＨ２以下となった時点で、メモリ２１０ｃを使用しないための処理は行われない。
【０２７２】
まず、前述と同様、ステップＳ３１０及びＳ３２０の処理が行われる。
【０２７３】
この場合、図１１の使用メモリ設定処理ＡのステップＳ１１１でＹＥＳと判定され、前述のステップＳ１２２の処理が行われる。この処理により、使用メモリ情報ＭＪが示す値が“２”に設定される。すなわち、メモリ２１０ａ及び２１０ｂへのアクセスが許可される。
【０２７４】
なお、期間Ｔ１４において新たに有効セグメントが生じた場合、当該有効セグメントに対応するセグメント情報１２３は、“２”を示す使用メモリ情報ＭＪを示す。すなわち、当該セグメント情報１２３は、期間Ｔ１４において発生したアクセスリクエストＲＱに基づくアクセスは、メモリ２１０ａ及び２１０ｂのみを使用することを許可する情報を示す。
【０２７５】
また、期間Ｔ１４では、前述の使用メモリ監視処理が行われることにより、不使用のメモリが存在しないと判定される（図８のＳ２１０でＮＯ）。
【０２７６】
また、期間Ｔ１４では、ステップＳ３３０でＮＯと判定され、ステップＳ３３１でＹＥＳと判定される。そして、ステップＳ３４２へ移行する。
【０２７７】
また、期間Ｔ１４では、全ての有効セグメント情報の各々に対応する使用メモリ情報ＭＪの値は“１”〜“３”のいずれかである。すなわち、アドレス変換テーブル１２２に含まれる全ての有効セグメント情報において、“３”を示す使用メモリ情報ＭＪを示す有効セグメント情報は存在する。そのため、ステップＳ３４２でＹＥＳと判定され、前述したステップＳ３５３Ａの処理が行われる。
【０２７８】
アドレス変換テーブル１２２において、“３”を示す使用メモリ情報ＭＪは存在しなくなると、期間Ｔ１４から期間Ｔ１５へ移行する。
【０２７９】
次に、図１２の期間Ｔ１５における処理について説明する。期間Ｔ１５は、セグメント使用率が、第１閾値ＴＨ１より大きく、かつ、当該セグメント使用率が第２閾値ＴＨ２以下であり、かつ、不使用のメモリが存在する期間である。
【０２８０】
期間Ｔ１５では、期間Ｔ１２と同様な処理が行われるので詳細な説明は繰り返さない。
【０２８１】
そして、さらに、セグメント使用率が小さくなり、セグメント使用率が、第１閾値ＴＨ１以下になると、期間Ｔ１５から期間Ｔ１６へ移行する。
【０２８２】
期間Ｔ１６は、セグメント使用率が第１閾値ＴＨ１以下であり、かつ、全ての有効セグメント情報に対応する全ての使用メモリ情報ＭＪが示す値が“１”でない期間である。全ての有効セグメント情報に対応する全ての使用メモリ情報ＭＪが示す値が１でないとは、不使用のメモリが２つ存在しないということである。
【０２８３】
この場合、ステップＳ３４１でＮＯと判定され、ステップＳ３４２でＮＯと判定され、前述したステップＳ３５２Ａの処理が行われる。
【０２８４】
期間Ｔ１６では、期間Ｔ１２と同様な処理が行われるので詳細な説明は繰り返さない。
【０２８５】
なお、期間Ｔ１６において新たに有効セグメントが生じた場合、当該有効セグメントに対応するセグメント情報１２３は、“１”を示す使用メモリ情報ＭＪを示す。すなわち、当該セグメント情報１２３は、期間Ｔ１５において発生したアクセスリクエストＲＱに基づくアクセスは、メモリ２１０ａのみを使用することを許可する情報を示す。
【０２８６】
そして、さらに、セグメント使用率が小さくなり、全ての使用メモリ情報ＭＪが示す値が１になると、期間Ｔ１６から期間Ｔ１７へ移行する。
【０２８７】
期間Ｔ１７は、セグメント使用率が第１閾値ＴＨ１以下であり、かつ、全ての有効セグメント情報に対応する全ての使用メモリ情報ＭＪが示す値が１である期間である。期間Ｔ１７では、期間Ｔ１１と同様な処理が行われるので詳細な説明は繰り返さない。この場合、前述のステップＳ３５１Ａの処理が行われる。
【０２８８】
以上説明したように、メモリ制御システム１００に接続されるメモリが３つ以上であっても、セグメント使用率に応じた複数のスレッシュ値を設けることにより、動的に、Ｉ／Ｏ回路の消費電力を削減することが出来る。すなわち、３メモリ構成のメモリ制御システム１００も、２メモリ構成のメモリ制御システム１００と同様な効果を得ることができる。
【０２８９】
すなわち、アクセスができないメモリを使用可能とするまでの時間を極力短くしつつ、メモリ制御システム１００の消費電力を抑えることができる。
【０２９０】
＜実施の形態２＞
本実施の形態では、各機能回路が行う処理で使用される最大メモリ容量を利用する。
【０２９１】
図１４は、実施の形態２に係る処理装置１０００Ａの構成を示すブロック図である。
【０２９２】
図１４に示すように、処理装置１０００Ａは、図１の処理装置１０００と比較して、メモリ制御システム１００の代わりにメモリ制御システム１００Ａを含む点が異なる。処理装置１０００Ａのそれ以外の構成は、処理装置１０００と同様なので詳細な説明は繰り返さない。
【０２９３】
メモリ制御システム１００Ａは、メモリ制御システム１００と比較して、メモリ管理回路１２０の代わりにメモリ管理回路１２０Ａを備える点と、監視回路１５０の代わりに監視回路１５０Ａを備える点とが異なる。メモリ制御システム１００Ａのそれ以外の構成は、メモリ制御システム１００と同様なので詳細な説明は繰り返さない。
【０２９４】
メモリ管理回路１２０Ａは、メモリ管理回路１２０と比較して、アドレス変換テーブル１２２を含まない点が異なる。メモリ管理回路１２０Ａのそれ以外の構成は、メモリ管理回路１２０と同様なので詳細な説明は繰り返さない。
【０２９５】
監視回路１５０Ａは、監視回路１５０と比較して、使用状態監視回路１５１の代わりに使用状態監視回路１５１Ａを備える点とが異なる。アドレス変換テーブル１２２を含まない点が異なる。メモリ管理回路１２０Ａのそれ以外の構成は、メモリ管理回路１２０と同様なので詳細な説明は繰り返さない。
【０２９６】
監視回路１５０Ａは、予め、各機能回路１１が行う所定の処理で使用される最大メモリ容量を、各機能回路１１に対応づけて記憶している。例えば、機能回路１１［１］が行う処理Ａにおける最大メモリ容量は、５１２キロバイトである。
【０２９７】
なお、実施の形態１と同様、各機能回路１１には、予め、記憶部２２０におけるアクセス対象のセグメントＳＧが割り当てられている。そのため、各機能回路１１間で同じセグメントにアクセスするという状態は生じない。
【０２９８】
各機能回路１１は、該機能回路１１に対応する処理の実行中において、対象セグメントにアクセスする必要が生じた場合、アクセスリクエストＲＱを、メモリ管理回路１２０Ａ及び使用状態監視回路１５１Ａへ送信する。
【０２９９】
本実施の形態では、各機能回路１１は、該機能回路１１に対応する処理が完了した場合、処理完了信号を、使用状態監視回路１５１Ａへ送信する。
【０３００】
アドレス変換回路１２１は、メモリ制御システム１００Ａの外部にある図示しないアドレス変換テーブル１２２を用いて、実施の形態１と同様にアドレス変換処理を行うので詳細な説明は繰り返さない。なお、本実施の形態において、アドレス変換回路１２１は、有効設定処理及び無効設定処理を行わない。なお、アドレス変換処理は行われなくてもよい。
【０３０１】
アドレス変換回路１２１は、実施の形態１と同様に、アクセスリクエストＲＱＡを、アクセス調停回路１３０へ送信する。なお、当該アクセスリクエストＲＱＡには、設定セグメントサイズは示されない。
【０３０２】
アクセス調停回路１３０は、実施の形態１と同様な処理を行なうので詳細な説明は繰り返さない。アクセス調停回路１３０により、優先度の高いアクセスリクエストＲＱＡから順に、メモリインターフェース回路１４０へ送信する。
【０３０３】
次に、メモリ制御システム１００Ａが行う処理について説明する。以下においては、説明を簡単にするために、メモリ制御システム１００Ａには、２個のメモリ２１０が接続されているとする。以下においては、２つのメモリを用いたメモリ制御システム１００Ａの構成を、２メモリ構成ともいう。
【０３０４】
２メモリ構成のメモリ制御システム１００Ａでは、記憶装置２００は、メモリ２１０ａ及び２１０ｂのみを含むとする。
【０３０５】
２メモリ構成のメモリ制御システム１００Ａでは、メモリ２１０ａ、メモリ２１０ｂの順で、優先度が低くなるように使用優先度が設定される。すなわち、メモリ２１０ａ及びメモリ２１０ｂのうち、メモリ２１０ａが最も使用優先度が高い。
【０３０６】
また、２メモリ構成のメモリ制御システム１００Ａにおいて、Ｉ／Ｏ部１７０は、Ｉ／Ｏ回路１７１ａ、１７１ｂ、１７２ａ及び１７２ｂのみを含むとする。また、図２の記憶部２２０は、メモリ２１０ａの全ての記憶領域と、メモリ２１０ｂの全ての記憶領域とから構成されるとする。
【０３０７】
使用状態監視回路１５１Ａは、機能回路１１からアクセスリクエストＲＱを受信する毎に、使用状態監視処理Ａを行う。使用状態監視処理Ａは、記憶装置２００に含まれる複数のメモリ２１０の使用状態を監視するための処理である。すなわち、使用状態監視回路１５１Ａは、記憶部２２０の使用状態を、随時、監視している。
【０３０８】
以下においては、記憶部２２０を構成する全ての記憶領域の容量を、最大記憶容量ともいう。
【０３０９】
使用状態監視処理Ａでは、使用状態監視回路１５１Ａ（監視回路１５０Ａ）が、各機能回路１１が行う処理で使用される最大メモリ容量に基づいて、該複数のメモリのうちアクセスを許可するメモリを変化させる。
【０３１０】
具体的には、使用状態監視処理Ａでは、使用状態監視回路１５１Ａが、受信したアクセスリクエストＲＱを送信した機能回路１１を特定する。そして、使用状態監視回路１５１Ａは、特定した機能回路１１に対応する最大メモリ容量を、使用容量に加算する。当該使用容量の初期値は０である。
【０３１１】
なお、使用状態監視回路１５１Ａは、処理完了信号を受信した場合、当該処理完了信号を送信した機能回路１１を特定する。そして、使用状態監視回路１５１Ａは、特定した機能回路１１に対応する最大メモリ容量を、最新の使用容量から減算する。
【０３１２】
そして、使用状態監視回路１５１Ａは、（使用容量／最大記憶容量）の式により、メモリ使用率を算出する。例えば、使用容量が２００メガバイトであり、最大記憶容量が１０００メガバイトである場合、メモリ使用率は、２０％である。
【０３１３】
以上により、使用状態監視回路１５１Ａは、アクセスリクエストＲＱを受信する毎に、メモリ使用率を算出する。
【０３１４】
また、使用状態監視回路１５１Ａは、アクセスリクエストＲＱを受信する毎に使用メモリ設定処理Ｎを行う。
【０３１５】
また、使用状態監視回路１５１Ａは、使用メモリ設定処理Ｎ及び前述の使用状態監視処理を並行して行う。
【０３１６】
使用メモリ設定処理Ｎでは、使用状態監視回路１５１Ａが、最新のメモリ使用率が第１閾値ＴＨ１以下であるか否かを判定する。
【０３１７】
メモリ使用率が第１閾値ＴＨ１以下である場合、使用状態監視回路１５１Ａが、“１”を示す使用メモリ情報ＭＪを生成し、当該使用メモリ情報ＭＪを記憶する。メモリ使用率が第１閾値ＴＨ１より大きい場合、使用状態監視回路１５１Ａが、“２”を示す使用メモリ情報ＭＪを生成し、当該使用メモリ情報ＭＪを記憶する。
【０３１８】
なお、使用メモリ設定処理Ｎにおいて、使用状態監視回路１５１Ａは、使用メモリ情報ＭＪを記憶するとともに、当該使用メモリ情報ＭＪを、メモリインターフェース回路１４０へ送信する。
【０３１９】
メモリインターフェース回路１４０は、受信した最新のアクセスリクエストＲＱＡと、受信した最新の使用メモリ情報ＭＪに従って、当該アクセスリクエストＲＱＡに対応する対象セグメントに対し、アクセス処理Ｎを行なう。
【０３２０】
例えば、受信した使用メモリ情報ＭＪが“１”を示す場合、アクセス処理Ｎでは、メモリインターフェース回路１４０が、アクセスリクエストＲＱＡに従ったアクセスを、メモリ２１０ａのみに対し行う。
【０３２１】
また、受信した使用メモリ情報ＭＪが“２”を示す場合、アクセス処理Ｎでは、メモリインターフェース回路１４０が、アクセスリクエストＲＱＡに従ったアクセスを、メモリ２１０ａ及び２１０ｂのみに対し行う。なお、メモリに対するアクセスの処理は、周知な処理なので詳細な説明は繰り返さない。
【０３２２】
また、使用状態監視回路１５１Ａは、さらに、他の処理とは独立して、実施の形態１と同様に判定処理を行う。以下簡単に説明する。
【０３２３】
判定処理では、使用状態監視回路１５１Ａが、最新のメモリ使用率が所定の第１閾値ＴＨ１以下であるか否かを判定する。すなわち、使用状態監視回路１５１Ａは、メモリの使用状態に関する所定条件が満たされるか否かを判定する。当該所定条件は、メモリ使用率が、所定の第１閾値ＴＨ１以下であるという条件である。
【０３２４】
メモリ使用率が、第１閾値ＴＨ１以下である場合、使用状態監視回路１５１Ａが、メモリの使用状態に関する所定条件が満たされた旨を示す条件達成通知を、電力制御回路１６０へ送信する。
【０３２５】
電力制御回路１６０は、条件達成通知を受信することにより、前記所定条件が満たされたか否かを、随時、把握している。
【０３２６】
使用メモリ監視回路１５２は、使用メモリ監視処理Ｎを行う。
【０３２７】
使用メモリ監視処理Ｎでは、使用メモリ監視回路１５２が、使用状態監視回路１５１Ａが記憶する１以上の使用メモリ情報ＭＪを参照することにより、メモリの使用状態に関する前述の所定条件が満たされており、かつ、不使用のメモリが存在するか否かを判定する。以下においては、使用状態監視回路１５１Ａが記憶する使用メモリ情報ＭＪを、対象使用メモリ情報ＭＪともいう。
【０３２８】
ここで、記憶装置２００は、２つのメモリ２１０を含むとする。この場合、例えば、全ての対象使用メモリ情報ＭＪが“１”を示す場合、使用メモリ監視回路１５２は、メモリ２１０ｂが不使用であると判定する。すなわち、使用メモリ監視回路１５２は、不使用のメモリが存在すると判定する。
【０３２９】
使用メモリ監視回路１５２は、前述の所定条件が満たされており、不使用のメモリが存在すると判定した場合、実施の形態１と同様、不使用メモリ情報を、電力制御回路１６０へ送信する。
【０３３０】
次に、電力制御回路１６０は、実施の形態１と同様に、図８の消費電力制御処理を行う。すなわち、電力制御回路１６０は、メモリの使用状態に関する前述の所定条件が満たされた場合であって、かつ、前記複数のメモリのうち不使用のメモリが存在する場合、ステップＳ２２０の消費電力低減処理を行う。
【０３３１】
なお、２メモリ構成のメモリ制御システム１００Ａの動作の一例は、図１５に示される。図１５は、２メモリ構成のメモリ制御システム１００Ａの動作の一例を説明するための図である。
【０３３２】
図１５は、図９と比較して、縦軸が、セグメント使用率の代わりにメモリ使用率である点が異なる。図１５のそれ以外の構成は、図９と同様なので詳細な説明は繰り返さない。
【０３３３】
すなわち、２メモリ構成のメモリ制御システム１００Ａは、実施の形態１の２メモリ構成のメモリ制御システム１００と同様に、第１閾値ＴＨ１及び不使用のメモリの有無に従って、Ｉ／Ｏ回路１７１への電力供給の実行または停止を行う。
【０３３４】
なお、メモリ制御システム１００Ａの構成は３メモリ構成でも、図１２のように、２つの閾値を利用することで、３メモリ構成のメモリ制御システム１００と同様な効果を得ることができる。
【０３３５】
以上説明したように、本実施の形態におけるメモリ制御システム１００Ａによれば、実施の形態１と同様な効果を得ることができる。すなわち、アクセスができないメモリを使用可能とするまでの時間を極力短くしつつ、メモリ制御システム１００Ａの消費電力を抑えることができる。
【０３３６】
また、本実施の形態によれば、アドレス変換テーブル１２２を使用することなく、メモリ使用率を把握することが出来る。
【０３３７】
（その他の変形例）
以上、本発明に係るメモリ制御システム及び電力制御方法について、前記各実施の形態に基づいて説明したが、本発明は、これら実施の形態に限定されるものではない。本発明の主旨を逸脱しない範囲内で、当業者が思いつく変形を本実施の形態に施したものも、本発明に含まれる。
【０３３８】
上記各実施形態で用いた全ての数値は、本発明を具体的に説明するための一例の数値である。すなわち、本発明は、上記実施形態で用いた各数値に制限されない。
【０３３９】
なお、メモリ制御システム１００、１００Ａの各構成要素の全てまたは一部は典型的には集積回路であるＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）として実現される。これらは個別に１チップ化されても良いし、一部又は全てを含むように１チップ化されても良い。また、メモリ制御システム１００、１００Ａは、集積回路として構成されてもよい。
【０３４０】
また、本発明は、メモリ制御システム１００、１００Ａが備える特徴的な構成部の動作をステップとする電力制御方法として実現してもよい。また、本発明は、そのような電力制御方法に含まれる各ステップをコンピュータに実行させるプログラムとして実現してもよい。また、本発明は、そのようなプログラムを格納するコンピュータ読み取り可能な記録媒体として実現されてもよい。
【０３４１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０３４２】
本発明は、アクセスができないメモリを使用可能とするまでの時間を極力短くしつつ、消費電力を抑えることができるメモリ制御システムとして、利用することができる。
【符号の説明】
【０３４３】
１１  機能回路
１００、１００Ａ  メモリ制御システム
１１０  機能部
１２０、１２０Ａ  メモリ管理回路
１２１  アドレス変換回路
１２２  アドレス変換テーブル
１２３  セグメント情報
１３０  アクセス調停回路
１４０  メモリインターフェース回路
１５０、１５０Ａ  監視回路
１５１、１５１Ａ  使用状態監視回路
１５２  使用メモリ監視回路
１６０  電力制御回路
１７０  Ｉ／Ｏ部
１７１、１７１ａ、１７１ｂ、１７１ｃ、１７２ａ、１７２ｂ、１７２ｃ  Ｉ／Ｏ回路
１８１  差動出力アンプ
１８２  差動アンプ
１８３  電力制御部
１８４ａ、１８４ｂ  端子
２００  記憶装置
２１０、２１０ａ、２１０ｂ、２１０ｃ  メモリ
２２０  記憶部
１０００、１０００Ａ  処理装置
【図１】
0005877348.tif 000002
【図２】
0005877348.tif 000003
【図３】
0005877348.tif 000004
【図４】
0005877348.tif 000005
【図５】
0005877348.tif 000006
【図６】
0005877348.tif 000007
【図７】
0005877348.tif 000008
【図８】
0005877348.tif 000009
【図９】
0005877348.tif 000010
【図１０】
0005877348.tif 000011
【図１１】
0005877348.tif 000012
【図１２】
0005877348.tif 000013
【図１３】
0005877348.tif 000014
【図１４】
0005877348.tif 000015
【図１５】
0005877348.tif 000016