(57)【特許請求の範囲】
【請求項１】
Ｓｉ基板と、該Ｓｉ基板上にノンドープＧａＮ層及びｎ−ＡｌＧａＮ層とをこの順で有し、前記ｎ−ＡｌＧａＮ層上に形成されたソース電極及びドレイン電極を有し、更に前記ソース電極及び前記ドレイン電極間にｎ−ＧａＮ層を有する高電子移動トランジスタであるスイッチング素子であって、
前記ソース電極及び前記ドレイン電極の配置方向と直交する方向の層中であって、前記ソース電極及び前記ドレイン電極のいずれか一方のみと、前記ノンドープＧａＮ層及び前記ｎ−ＡｌＧａＮ層を介して接している、前記Ｓｉ基板中の領域に、ｐ型領域とｎ型領域が接している部分であり、前記ソース電極及び前記ドレイン電極の配置方向の電気的繋がりを防ぐｐｎ接合を少なくとも１つ有することを特徴とするスイッチング素子（ただし、前記Ｓｉ基板と前記ソース電極が電気的に接続され、かつ前記Ｓｉ基板と前記ドレイン電極が電気的に接続される、ことはない。）。
【請求項２】
前記Ｓｉ基板と前記ソース電極を電気的に接続し、前記Ｓｉ基板と前記ドレイン電極を電気的に接続せず、前記ソース電極及び前記ドレイン電極の配置方向と直交する方向の層中であって、前記ドレイン電極と、前記ノンドープＧａＮ層及び前記ｎ−ＡｌＧａＮ層を介して接している、前記Ｓｉ基板中の領域に、少なくとも１つの前記ｐｎ接合を有する請求項１に記載のスイッチング素子。
【請求項３】
前記Ｓｉ基板と前記ドレイン電極を電気的に接続し、前記Ｓｉ基板と前記ソース電極を電気的に接続せず、前記ソース電極及び前記ドレイン電極の配置方向と直交する方向の層中であって、前記ソース電極と、前記ノンドープＧａＮ層及び前記ｎ−ＡｌＧａＮ層を介して接している、前記Ｓｉ基板中の領域に、少なくとも１つの前記ｐｎ接合を有する請求項１に記載のスイッチング素子。
【請求項４】
前記ｐｎ接合を２つ以上有する請求項１から３のいずれかに記載のスイッチング素子。
【請求項５】
請求項１から４のいずれかに記載のスイッチング素子を搭載したことを特徴とする電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング素子及び該スイッチング素子を用いた電源装置に関する。
【背景技術】
【０００２】
窒化物半導体デバイスは、高い飽和電子速度及びワイドバンドギャップ等の特徴を利用し、高耐圧及び高出力の半導体デバイスとしての開発が活発に行われている。このような窒化物半導体デバイスとして、電界効果トランジスタ、特に、高電子移動度トランジスタ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ；ＨＥＭＴ）についての報告が数多くなされている。これらの中でも、ＧａＮ−ＨＥＭＴは、高耐圧及び高出力が実現でき、スイッチング素子に用いると電源装置の性能向上に有効であると考えられている。
【０００３】
しかし、実際に、ＧａＮ−ＨＥＭＴからなるスイッチング素子を用いて電源装置を組み立てると、以下の（１）から（４）の問題があることが分かった。
（１）普通に入手できる安価な低抵抗Ｓｉ基板上に、ＧａＮ−ＨＥＭＴを作製すると、ソース電極とドレイン電極間が容量的に結合してしまい（２個のキャパシタが直列に繋がった構造が形成される）、ソース電極とドレイン電極間の容量が大きくなってしまう。
（２）ＧａＮ−ＨＥＭＴからなるスイッチング素子は、従来のＳｉ製縦型電界効果型トランジスタ（ＦＥＴ）からなるスイッチング素子と比較すると、ソース電極及びドレイン電極の両ボンディングパッドが同一面にあるため、スイッチング素子内でボンディングパッドが占める割合が増加し、ボンディングパッド下部の容量の影響が大きくなる。ボンディングパッド下部だけでも数百（典型的には２００〜６００）ｐＦもの容量となり、従来のＳｉ縦型ＦＥＴからなるスイッチング素子に比べて一桁高い値となってしまう。
（３）寄生容量によるスイッチングロスは出力によらないので、従来のＳｉ縦型ＦＥＴからなるスイッチング素子を用いた電源に比べて、ＧａＮ−ＨＥＭＴからなるスイッチング素子を用いた電源は、特に低出力側での効率が大きく下がってしまう。
（４）サファイアのように高抵抗の基板を用いると容量を下げられるが、サファイア基板は高価であり、かつ大面積化が困難である。また、ＳｉＯ２等の絶縁膜を設けた絶縁性ＳｉＣ基板はアモルファスであり、ＧａＮ膜のエピタキシャル成長ができないという問題がある。
【０００４】
そこで、耐圧を向上させるため、例えば、ＧａＮ−ＨＥＭＴのシリコン又はシリコン化合物からなる基板と、該基板上に配置された少なくとも１つの窒化物半導体を含み、前記基板がｐｎ接合を有する半導体装置が提案されている（特許文献１参照）。しかし、この提案では、ソース電極とドレイン電極間に跨って１つのｐｎ接合が設けられているので、ソース電極及びドレイン電極の配置方向に電気的に繋がってしまい、容量低減効果が十分に得られないという問題がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第４４４９４６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、ソース電極とドレイン電極間の容量を低減し、スイッチングロスを減らすことができるスイッチング素子を提供することができる。また、そのスイッチング素子を搭載した効率が向上した電源装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
前記課題を解決するための手段としては、後述する付記に記載した通りである。即ち、
開示のスイッチング素子は、Ｓｉ基板と、該Ｓｉ基板上に形成されたソース電極及びドレイン電極を有してなり、
前記ソース電極及び前記ドレイン電極の配置方向と直交する方向の層中であって、前記ソース電極及び前記ドレイン電極のいずれか一方のみと接している領域に、ｐ型領域とｎ型領域が接している部分であるｐｎ接合を少なくとも１つ有する。
開示の電源装置は、開示のスイッチング素子を搭載したことを特徴とする。
【発明の効果】
【０００８】
開示のスイッチング素子によると、ソース電極とドレイン電極間の容量を低減し、スイッチングロスを減らすことができる。
【図面の簡単な説明】
【０００９】
【図１】図１は、スイッチング素子におけるソース電極及び前記ドレイン電極の配置方向と直交する方向を説明するための図である。
【図２Ａ】図２Ａは、ｐｎ接合の形成方法の一例を示す概略図である。
【図２Ｂ】図２Ｂは、ｐｎ接合の形成方法の一例を示す概略図である。
【図２Ｃ】図２Ｃは、ｐｎ接合の形成方法の一例を示す概略図である。
【図２Ｄ】図２Ｄは、ｐｎ接合の形成方法の一例を示す概略図である。
【図２Ｅ】図２Ｅは、ｐｎ接合の形成方法の一例を示す概略図である。
【図２Ｆ】図２Ｆは、ｐｎ接合の形成方法の一例を示す概略図である。
【図３】図３は、本発明のスイッチング素子の一例を示す概略図である。
【図４】図４は、本発明のスイッチング素子の他の一例を示す概略図である。
【図５】図５は、本発明のスイッチング素子の更に他の一例を示す概略図である。
【図６】図６は、本発明のスイッチング素子の更に他の一例を示す概略図である。
【図７Ａ】図７Ａは、ＧａＮ−ＨＥＭＴからなるスイッチング素子の製造方法の一例を示す工程図である。
【図７Ｂ】図７Ｂは、ＧａＮ−ＨＥＭＴからなるスイッチング素子の製造方法の一例を示す工程図である。
【図７Ｃ】図７Ｃは、ＧａＮ−ＨＥＭＴからなるスイッチング素子の製造方法の一例を示す工程図である。
【図７Ｄ】図７Ｄは、ＧａＮ−ＨＥＭＴからなるスイッチング素子の製造方法の一例を示す工程図である。
【図７Ｅ】図７Ｅは、ＧａＮ−ＨＥＭＴからなるスイッチング素子の製造方法の一例を示す工程図である。
【図８】図８は、実施例１で作製したｐｎ接合を有するＳｉ基板について、ドレイン電極側ボンディングパッドの重力方向における二次イオン質量分析計を用いて、深さ方向濃度プロファイルを測定した結果を示すグラフである。
【図９】図９は、実施例１で作製したスイッチング素子について、電極容量をインピーダンスアナライザにて測定した結果を示す図である。
【図１０】図１０は、実施例１及び比較例１〜３の電源装置における電源効率の測定方法を示す図である。
【図１１】図１１は、実施例１及び比較例１〜３の電源装置における電源効率の結果を示すグラフである。
【発明を実施するための形態】
【００１０】
（スイッチング素子）
本発明のスイッチング素子は、Ｓｉ基板と、該Ｓｉ基板上に形成されたソース電極及びドレイン電極を有してなり、好ましくはゲート電極及び窒化物半導体層を有し、更に必要に応じてその他の層を有してなる。
【００１１】
＜Ｓｉ基板＞
前記Ｓｉ基板の大きさ、形状、構造等については、特に制限はなく、目的に応じて適宜選択することができる。
前記Ｓｉ基板としては、その形状、構造、大きさ等については、特に制限はなく、目的に応じて適宜選択することができ、前記形状としては、例えば、平板状などが挙げられ、前記構造としては、単層構造であってもいし、積層構造であってもよく、前記大きさとしては、前記電極の大きさ等に応じて適宜選択することができる。
前記Ｓｉ基板は、ｐ型及びｎ型のいずれでもよいが、入手が容易である点から、ｐ型であることが好ましい。
なお、前記Ｓｉ基板は、表面の清浄化及び密着性向上の点から、酸素プラズマ、ＵＶオゾン、ＵＶ照射洗浄等の洗浄処理が行われることが好ましい。
【００１２】
前記Ｓｉ基板は、適宜合成したものであってもよいし、市販品を使用してもよい。
前記Ｓｉ基板の厚みとしては、特に制限はなく、目的に応じて適宜選択することができ、１００μｍ以上が好ましく、５００μｍ以上がより好ましい。
前記Ｓｉ基板の厚みが、１００μｍ未満であると、Ｓｉ基板の撓みにより密着性が低下することがある。
前記Ｓｉ基板の体積抵抗率は、１０Ω・ｃｍ〜３０Ω・ｃｍが好ましい。
【００１３】
＜ソース電極及びドレイン電極＞
前記ソース電極、及び前記ドレイン電極としては、電流を取り出すための電極であれば、大きさ、形状、構造、材質等については、特に制限はなく、目的に応じて適宜選択することができる。
前記材質としては、例えば、白金、金、銀、ニッケル、クロム、銅、鉄、亜鉛、スズ、タンタル、アルミニウム、インジウム、タングステン等の金属；アンチモンスズ酸化物（ＡＴＯ）、インジウムスズ酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、フッ素ドープ酸化スズ（ＦＴＯ）等の酸化物；導電性ポリアニリン、導電性ポリピロール、導電性ポリチオフェン、ポリスチレンスルホン酸をドープしたポリ（３，４−エチレンジオキシチオフェン）等の導電性高分子；カーボンなどが挙げられる。これらは、１種単独で使用してもよいし、２種以上を併用してもよい。
前記ソース電極、及び前記ドレイン電極の形状、大きさ等についても、特に制限はなく、目的に応じて適宜選択することができ、通常用いられる程度の形状及び大きさが好ましい。
【００１４】
前記ソース電極、及び前記ドレイン電極の形成方法としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、蒸着法、スパッタ法、印刷法などが挙げられる。
前記ソース電極、及び前記ドレイン電極の平均厚みとしては、特に制限はなく、目的に応じて適宜選択することができるが、２０ｎｍ〜１μｍが好ましく、５０ｎｍ〜３００ｎｍがより好ましい。
前記ソース電極及び前記ドレイン電極は、ゲート絶縁層上に水平方向に対向して配置されている。
【００１５】
＜＜ゲート電極＞＞
前記ゲート電極としては、スイッチング素子の駆動に十分な電流を流すことができるものであれば大きさ、形状、構造、材質等については、特に制限はなく、目的に応じて適宜選択することができる。
前記材質としては、例えば、前記ソース電極、及び前記ドレイン電極の説明において記載した材質と同じ材質などが挙げられる。
前記ゲート電極の形状、大きさ等についても、特に制限はなく、目的に応じて適宜選択することができ、通常用いられる程度の形状及び大きさが好ましい。
【００１６】
前記ゲート電極の形成方法としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、蒸着法、スパッタ法、印刷法などが挙げられる。
前記ゲート電極の平均厚みとしては、特に制限はなく、目的に応じて適宜選択することができるが、２０ｎｍ〜１μｍが好ましく、５０ｎｍ〜３００ｎｍがより好ましい。
【００１７】
＜ｐｎ接合＞
本発明においては、前記ソース電極及び前記ドレイン電極の配置方向と直交する方向の層中であって、前記ソース電極及び前記ドレイン電極のいずれか一方のみと接している領域に、ｐ型の領域とｎ型の領域が接している部分であるｐｎ接合を少なくとも１つ有する。
ここで、前記「ソース電極及び前記ドレイン電極の配置方向と直交する方向」とは、前記ソース電極及び前記ドレイン電極の配置方向（水平方向）と直交する方向であり、高さ方向、厚み方向、重力方向と称することもある。
【００１８】
前記ｐｎ接合は、「ソース電極及びドレイン電極のいずれか一方のみ」と接している領域に設けられており、ソース電極とドレイン電極とが跨ってｐｎ接合が設けられる場合は含まれない。前記ソース電極と前記ドレイン電極とが跨ってｐｎ接合が設けられると、ソース電極及びドレイン電極の配置方向（水平方向）に電気的に繋がってしまい、ｐｎ接合を形成しても容量低減効果が十分に得られないことがある。
前記ソース電極及び前記ドレイン電極のいずれか一方のみの電極全体を含むようにｐｎ接合を設けることが好ましいが、前記ソース電極及び前記ドレイン電極のボンディングパッドの下側（重力方向）のみにｐｎ接合を形成しても容量を低減する効果は得られる。
前記ソース電極及びドレイン電極のいずれか一方のみと接している領域とは、電極と直接接していてもよく、他の層を介して接していてもよいが、他の層を介して接するＳｉ基板が好ましい。前記他の層としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、ノンドープＧａＮ層、ｎ−ＡｌＧａＮ層、ＡｌＮ、インテンショナリーアンドープＡｌＧａＮ層（ｉ−ＡｌＧａＮ層）、インテンショナリーアンドープＧａＮ層（ｉ−ＧａＮ層）、インテンショナリーアンドープＡｌＧａＮ層（ｉ−ＡｌＧａＮ層）、ｎ+−ＧａＮ層などが挙げられる。
【００１９】
前記ｐｎ接合とは、半導体中でｐ型領域とｎ型領域が接している部分を意味し、この接合部には電子や正孔の不足する空乏層が発生する。
前記ｐｎ接合の数は、ｐ型領域とｎ型領域の接合界面の数を表し、少なくとも１つが好ましく、ソース電極とドレイン電極間の容量を低減する観点から、２つ以上がより好ましく、２つ〜４つが更に好ましく、４つが特に好ましい。ｐｎ接合の数が多すぎると、製造工程数の増加によりコストアップを招くおそれがある。
前記ソース電極及び前記ドレイン電極の配置方向と直交する方向の層中であって、前記ソース電極及び前記ドレイン電極のいずれか一方のみと接している領域に、ｐｎ接合を複数有することは、例えば、二次イオン質量分析計（ＳＩＭＳ；Ｓｅｃｏｎｄｌｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて、得られる深さ方向濃度プロファイルにより確認することができる。
【００２０】
ここで、図１に示すように、スイッチング素子２０のソース電極８及びドレイン電極９の配置方向（水平方向）と直交する方向（重量方向）Ｂであって、ドレイン電極９とｎ−ＡｌＧａＮ層２５及びノンドープＧａＮ層２６を介して接しているＳｉ基板１に４つのｐｎ接合２４を有している。
【００２１】
本発明においては、スイッチング素子の電位を安定させるため、Ｓｉ基板とソース電極及びドレイン電極のどちらかを電気的に接続した場合、Ｓｉ基板電位と反対側の電極の重力方向にｐｎ接合を設けることにより容量を低減することができる。
これは、Ｓｉ基板をスイッチング素子に対し電気的に絶縁（フローティング）にした場合、スイッチング時の電磁ノイズ等により基板、スイッチング素子間の電位差が不安定になる。基板、スイッチング素子間の電位差が変動するとスイッチング素子の閾値も影響を受ける（基板バイアス効果）ためスイッチング素子の動作も不安定になるためである。
例えば、（１）Ｓｉ基板とソース電極を電気的に接続した場合には、ソース電極及びドレイン電極の配置方向と直交する方向の層中であって前記ドレイン電極と接している領域に、少なくとも１つのｐｎ接合を有する（図３参照）。
また、（２）Ｓｉ基板とドレイン電極を電気的に接続した場合には、ソース電極及びドレイン電極の配置方向と直交する方向の層中であって前記ソース電極と接している領域に、少なくとも１つのｐｎ接合を有することが好ましい（図４参照）。
【００２２】
＜ｐｎ接合の形成方法＞
前記ｐｎ接合の形成方法としては、特に制限はなく、Ｓｉ系半導体製造工程におけるダブルウェル又はトリプルウェルの形成方法と同様であり、例えば、図２Ａ〜図２Ｆに示す以下の方法が挙げられる。なお、図２Ａ〜図２Ｆでは、ドレイン電極側ボンディングパッド形成位置の重力方向にｐｎ接合を形成する実施形態を示す。
（１）図２Ａに示すＳｉ基板１（ｐ型、体積抵抗率１０Ω・ｃｍ）を用意する。
（２）図２Ｂに示すようにＳｉ基板１の表面に、熱酸化法により酸化膜（ＳｉＯ２）２１を形成する。
（３）図２Ｃに示すように、ドレイン電極側ボンディングパッド形成位置に合わせてフォトレジストパターン２２を形成する。
（４）図２Ｄに示すように、イオン注入装置を用いて、ドレイン電極側ボンディングパッド形成位置に、鉛直方向からリン（Ｐ）イオンを注入し、注入領域２３を形成する（ｎドープ）。
（５）図２Ｅに示すように、フォトレジストを除去した後、アニール処理することにより、ｎ領域２９が形成される。
（６）図２Ｆに示すように、同様に、フォトレジストパターンを形成した後、イオン注入装置を用いて、鉛直方向からボロン（Ｂ）イオンを注入する（ｐドープ）。フォトレジストを除去した後、アニール処理することにより、ｐ領域３１が形成される。
（７）図示を省略しているが、同様に、レジストパターニング、イオン注入、アニール処理を繰り返すことにより、ドレイン電極側ボンディングパッド形成位置の重力方向に複数のｐｎ接合を形成することができる。
なお、ゲート電極側ボンディングパッド形成位置の重力方向にｐｎ接合を形成する場合も上記図２Ａ〜図２Ｆに示す方法と同様にして行うことができる。
【００２３】
前記ｐｎ接合の形成方法においては、ｎドープ及びｐドープを行う際に用いるイオン注入装置の電圧強度を変えることでｐｎ接合の深さを調整することができる。
ｐ型のイオン種としては、例えば、ボロン（Ｂ）、インジウム（Ｉｎ）などが挙げられる。
ｎ型のイオン種としては、例えば、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）などが挙げられる。
これらの中でも、原子量の増加に伴い注入エネルギーを増加させる必要があり、深い注入が必要な点から、ｐ型のイオン種としてボロン（Ｂ）、ｎ型のイオン種としてリン（Ｐ）が特に好ましい。
【００２４】
＜＜窒化物半導体層＞＞
前記Ｓｉ基板と前記ソース電極及び前記ドレイン電極との間に、窒化物半導体層を少なくとも１層有することが好ましい。
窒化物半導体デバイスとしてのＧａＮ−ＨＥＭＴでは、窒化物半導体層として、Ｓｉ基板上に電子走行層となるノンドープのＧａＮ層（ｉ−ＧａＮ層）と、ＳｉをドープしたＡｌ組成率が１５％程度のＡｌＧａＮ層（ｎ−ＡｌＧａＮ層）と、ｎ−ＡｌＧａＮ層上にｎ型不純物がドープされたＧａＮ層（ｎ−ＧａＮ層）を有することが好ましい。なお、ｉ−ＧａＮ層とｎ−ＡｌＧａＮ層の間に、ノンドープでＡｌ組成率が１５％程度のＡｌＧａＮ層（ｉ−ＡｌＧａＮ層）を設けてもよい。
これらの窒化物半導体層は、例えば、ＭＯＣＶＤ法により形成することができる。
前記ＧａＮ−ＨＥＭＴにおける窒化物半導体層の形状、大きさ等についても、特に制限はなく、目的に応じて適宜選択することができ、通常用いられる程度の形状及び大きさが好ましい。
【００２５】
窒化物半導体デバイスとしてのＡｌＧａＮ／ＧａＮ−ＨＥＭＴでは、窒化物半導体層として、Ｓｉ基板上に、ＡｌＮ層、インテンショナリーアンドープＡｌＧａＮ層（ｉ−ＡｌＧａＮ層）、ｉ−ＧａＮ層、ｉ−ＡｌＧａＮ層、ｎ−ＡｌＧａＮ層、及びｎ+−ＧａＮ層をこの順に有することが好ましい。
これらの窒化物半導体層は、例えば、ＭＯＣＶＤ法により形成することができる。
前記ＡｌＧａＮ／ＧａＮ−ＨＥＭＴにおける窒化物半導体層の形状、大きさ等についても、特に制限はなく、目的に応じて適宜選択することができ、通常用いられる程度の形状及び大きさが好ましい。
【００２６】
＜その他の層＞
前記その他の層としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、パッシベーション層、中間層、及びキャップ層などが挙げられる。
【００２７】
ここで、本発明のＧａＮ−ＨＥＭＴからなるスイッチング素子の一例について、図面を参照して説明する。
図３は、本発明のスイッチング素子２０の一例を示す概略図であり、この図３のスイッチング素子２０は、Ｓｉ基板１とソース電極８を電気的に接続しており、ソース電極８及びドレイン電極９の配置方向と直交する方向の層中であって、ドレイン電極９とｎ−ＡｌＧａＮ層２５及びノンドープＧａＮ層２６を介して接している領域（接しているＳｉ基板１中の領域）に、４つのｐｎ接合２４を有しており、３つの空乏層２８が形成されている。図３中１２はゲート電極、２７はｎ−ＧａＮ層、４１はゲート絶縁膜を表す。
【００２８】
図４は、本発明のスイッチング素子３０の一例を示す概略図であり、この図４のスイッチング素子３０は、Ｓｉ基板１とドレイン電極９を電気的に接続しており、ソース電極８及びドレイン電極９の配置方向と直交する方向の層中であって、ソース電極８とｎ−ＡｌＧａＮ層２５及びノンドープＧａＮ層２６を介して接している領域（接しているＳｉ基板１中の領域）に、４つのｐｎ接合２４を有しており、２つの空乏層２８が形成されている。図４中１２はゲート電極、２７はｎ−ＧａＮ層、４１はゲート絶縁膜を表す。
【００２９】
図５は、本発明のスイッチング素子４０の一例を示す概略図であり、この図５のスイッチング素子４０は、Ｓｉ基板１とソース電極８を電気的に接続しており、ソース電極８及びドレイン電極９の配置方向と直交する方向の層中であって、ドレイン電極９とｎ−ＡｌＧａＮ層２５及びノンドープＧａＮ層２６を介して接している領域（接しているＳｉ基板１中の領域）に、２つのｐｎ接合２４を有しており、２つの空乏層２８が形成されている。図５中１２はゲート電極、２７はｎ−ＧａＮ層、４１はゲート絶縁膜を表す。
【００３０】
図６は、本発明のスイッチング素子５０の一例を示す概略図であり、この図６のスイッチング素子５０は、Ｓｉ基板１とソース電極８を電気的に接続しており、ソース電極８及びドレイン電極９の配置方向と直交する方向の層中であって、ドレイン電極９とｎ−ＡｌＧａＮ層２５及びノンドープＧａＮ層２６を介して接している領域（接しているＳｉ基板１中の領域）に、４つのｐｎ接合２４を有しており、３つの空乏層２８が形成されている。この図６のｐｎ接合２４は、断面長方形状の積層型であり、図３〜図５の断面略半円弧状のｐｎ接合２４と異なっている。図６中１２はゲート電極、２７はｎ−ＧａＮ層、４１はゲート絶縁膜を表す。
【００３１】
＜スイッチング素子の製造方法＞
本発明のスイッチング素子の製造方法としては、上述したｐｎ接合が形成されたＳｉ基板を用いる以外は、従来公知のＧａＮ−ＨＥＭＴ、又はＡｌＧａＮ／ＧａＮ−ＨＥＭＴからなるスイッチング素子の製造方法と同様である。
ここで、図７Ａ〜図７Ｅは、ＡｌＧａＮ／ＧａＮ−ＨＥＭＴからなるスイッチング素子の製造方法を工程順に示す概略断面図である。なお、図７Ａ〜図７Ｅでは、図示を省略しているが、ソース電極及びドレイン電極の配置方向と直交する方向のＳｉ基板１中のドレイン電極と接している領域に（Ｓｉ基板１のドレイン電極側ボンディングパッド形成位置の重力方向に）ｐｎ接合が４つ形成されている。
【００３２】
図７Ａに示すように、Ｓｉ基板１上に、ＡｌＮからなる第１のバッファ層２を形成した後、ＡｌＧａＮからなる第２のバッファ層３を形成する。
第２のバッファ層３は、均一組成領域３ａと傾斜組成領域３ｂとの積層構造とされている。均一組成領域３ａは、ＡｌＧａＮのＡｌ組成比率が均一となるように形成されている。傾斜組成領域３ｂは、第２のバッファ層３の上面に近づくにつれてＡｌＧａＮのＡｌ組成比率が徐々に高くなるように形成されている。ＡｌＧａＮは、Ａｌ組成比率が高いほど格子定数は小さくなる。換言すれば、傾斜組成領域３ｂでは、膜厚方向の任意の二部位において、上部位の格子定数が下部位の格子定数よりも小さい。
【００３３】
第２のバッファ層３上に、電子走行層４、中間層５、電子供給層６、及びキャップ層７を順次形成する。ＡｌＧａＮ／ＧａＮ−ＨＥＭＴでは、電子走行層４の電子供給層６（直接的には中間層５）との界面近傍に２次元電子ガス（２ＤＥＧ）が生成される。
【００３４】
詳細には、Ｓｉ基板１上に、例えば、有機金属気相成長法であるＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）により、以下の各化合物半導体層を成長する。ＭＯＣＶＤ法の代わりに、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法等を用いてもよい。各化合物半導体層の成長時の処理温度は、例えば、９００℃〜１，０００℃程度である。
【００３５】
Ｓｉ基板１上に、ＡｌＮ、インテンショナリーアンドープＡｌＧａＮ（ｉ−ＡｌＧａＮ）、ｉ−ＧａＮ、ｉ−ＡｌＧａＮ、ｎ−ＡｌＧａＮ、及びｎ+−ＧａＮを順次堆積し、第１のバッファ層２、第２のバッファ層３、電子走行層４、中間層５、電子供給層６、及びキャップ層７を積層形成する。ここで、第１のバッファ層２は厚み５０ｎｍ程度、第２のバッファ層３は厚み４００ｎｍ程度に形成する。
【００３６】
第２のバッファ層３では、均一組成領域３ａは、Ａｌ組成比率が、例えば、０．５の均一組成となるように形成される。傾斜組成領域３ｂは、例えば、厚み１０ｎｍ程度であり、Ａｌ組成比率が傾斜組成領域３ｂの下面から上面にかけて、例えば、０．５〜０．７に漸増するように形成される。
【００３７】
電子走行層４は、例えば、厚み１μｍ程度、中間層５は、例えば、厚み５ｎｍ程度でＡｌ組成比率０．２、電子供給層６は、例えば、厚み３０ｎｍ程度でＡｌ組成比率０．２、キャップ層７は、例えば、厚み１０ｎｍ程度に形成する。なお、電子供給層４をｉ−ＡｌＧａＮ層としてもよい。
【００３８】
上記のｉ−ＧａＮ、ｉ−ＡｌＧａＮ、ｎ−ＧａＮ、及びｎ−ＡｌＧａＮの成長条件としては、原料ガスとしてトリメチルアルミニウム（ＴＭＡ）ガス、トリメチルガリウム（ＴＭＧ）ガス、及びアンモニア（ＮＨ３）ガスの混合ガスを用いる。成長する化合物半導体層に応じて、Ａｌ源であるＴＭＡガス、Ｇａ源であるＴＭＧガスの供給の有無及び流量を適宜設定する。傾斜組成領域３ｂを形成する際には、ＴＭＡガスの供給量を徐々に増加させる、或いはＴＭＧガスの供給量を徐々に減少させて成長する。共通原料であるＮＨ３ガスの流量は、１００ｃｃｍ〜１０ＬＭ程度とする。また、成長圧力は５０Ｔｏｒｒ〜３００Ｔｏｒｒ程度、成長温度は９００℃〜１，２００℃程度とする。ｎ−ＧａＮ、及びｎ−ＡｌＧａＮを成長する際には、ｎ型不純物として、例えば、Ｓｉを含む、例えばＳｉＨ４ガスを所定の流量で原料ガスに添加し、ＧａＮ及びＡｌＧａＮにＳｉをドーピングする。Ｓｉのドーピング濃度は、１×１０１８／ｃｍ３〜１×１０２０／ｃｍ３であり、例えば、５×１０１８／ｃｍ３程度とする。
【００３９】
続いて、図７Ｂに示すように、リフトオフ法により、ソース電極８及びドレイン電極９を形成する。
詳細には、まず、キャップ層７上にレジストを塗布し、リソグラフィーによりレジストを加工して、ソース電極の形成部位及びドレイン電極の形成部位に開口を有するレジストマスクを形成する。電極材料として、例えば、Ｔｉ／Ａｌを用い、蒸着法等により、各開口を埋め込むようにレジストマスク上にＴｉ／Ａｌを堆積する。リフトオフ法により、レジストマスク及びその上に堆積するＴｉ／Ａｌを除去する。その後、Ｓｉ基板１を、例えば、窒素雰囲気中において６００℃程度で熱処理し、オーミックコンタクトを確立する。以上により、キャップ層７上には、ソース電極８及びドレイン電極９が形成される。
【００４０】
続いて、図７Ｃに示すように、パッシベーション膜１１を形成する。
詳細には、ソース電極８及びドレイン電極９を覆うように、キャップ層７上に絶縁物、ここではマイクロ波プラズマＣＶＤ法（ＰＥＣＶＤ法）等によりＳｉＮ膜を膜厚５００ｎｍ程度に堆積する。これにより、保護膜となるパッシベーション膜１１が形成される。
【００４１】
続いて、図７Ｄに示すように、パッシベーション膜１１に開口１１ａを形成する。
詳細には、まず、パッシベーション膜１１をリソグラフィー及びドライエッチングにより加工する。これにより、キャップ層７の表面の一部を露出させるゲート電極形成用の開口１１ａが形成される。
【００４２】
続いて、図７Ｅに示すように、リフトオフ法により、ゲート電極１２を形成する。
詳細には、まず、パッシベーション膜１１上にレジストを塗布し、リソグラフィーによりレジストを加工して、パッシベーション膜１１の開口１１ａを露出する開口を有するレジストマスクを形成する。電極材料として、例えば、Ｎｉ／Ａｕを用い、蒸着法等により、開口を埋め込むようにレジストマスク上にＮｉ／Ａｕを堆積する。リフトオフ法により、レジストマスク及びその上に堆積するＮｉ／Ａｕを除去する。以上により、パッシベーション膜１１上には、ソース電極８とドレイン電極９との間で、開口１１ａをＮｉ／Ａｕで埋め込みキャップ層７と接続されるゲート電極１２が形成される。
【００４３】
しかる後、ソース電極８、ドレイン電極９、及びゲート電極１２と接続される配線の形成等の諸工程を経る。以上により、ＡｌＧａＮ／ＧａＮ−ＨＥＭＴからなるスイッチング素子が作製される。
【００４４】
（電源装置）
本発明の電源装置は、本発明の前記スイッチング素子を搭載してなり、必要に応じてその他の部材を有してなる。
前記電源装置は、変圧器と、前記変圧器を挟んで高圧回路及び低圧回路とを備えており、前記高圧回路はトランジスタを有しており、前記トランジスタとして本発明の前記スイッチング素子を用いている。
【００４５】
本発明の電源装置では、ソース電極とドレイン電極間の容量を低減し、スイッチングロスを減らすことができる本発明の前記スイッチング素子を用いているので、効率の高い大電力の電源回路が実現できる。
【実施例】
【００４６】
以下、実施例を挙げて本発明をより具体的に説明するが、本発明は、これらの実施例に何ら制限されるものではない。
【００４７】
（実施例１）
＜ｐｎ接合の形成＞
まず、ｐ型（ボロン（Ｂ）ドープ、体積抵抗率１０Ω・ｃｍ）の８インチのＳｉ基板を用意した。
次に、このＳｉ基板を標準洗浄プロセスにより洗浄し、厚み１０ｎｍの酸化膜（ＳｉＯ２）を熱酸化法により形成した後、フォトリソグラフ法によりドレイン電極側ボンディングパッド形成位置に合わせて、厚み２０μｍのフォトレジストパターンを形成した。
次に、イオン注入装置（ＳＥＮ社製、ＳＥＮ−ＧＳＤ−ＨＥ）を用いて、ドレイン電極側ボンディングパッド形成位置に鉛直方向から注入エネルギー３ＭｅＶで２ｅ１３ｃｍ−２、５００ｋｅＶで３ｅ１２ｃｍ−２のリン（Ｐ）イオンを注入した（ｎドープ）。
次に、フォトレジストパターンを除去した後、窒素雰囲気下、１，０００℃で３時間のアニール処理を行い、ｎ領域を作製した。
次に、同様に、フォトレジストパターンを形成した後、イオン注入装置（ＳＥＮ社製、ＳＥＮ−ＧＳＤ−ＨＥ）を用いて、鉛直方向から注入エネルギー１ＭｅＶで１ｅ１２ｃｍ−２、５００ｋｅＶで１ｅ１２ｃｍ−２のボロン（Ｂ）イオンを注入した（ｐドープ）。
次に、フォトレジストパターンを除去した後、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）装置を用いて９０℃で３０秒間の熱処理を行い、注入したイオン種を活性化させて、ｐ領域を作製した。なお、この熱処理は、後の工程でＧａＮ膜を製膜する際の熱処理で代用することも可能である。
次に、同様にして、レジストパターニング、イオン注入、アニール処理を繰り返すことにより、図３に示すような、ソース電極及びドレイン電極の配置方向と直交する方向のＳｉ基板１中のドレイン電極と接している領域に（Ｓｉ基板１のドレイン電極側ボンディングパッド形成位置の重力方向に）４つのｐｎ接合を形成した。
【００４８】
−電極の重力方向に複数のｐｎ接合が存在することの確認−
作製したＰＮ接合を有するＳｉ基板について、ドレイン電極側ボンディングパッド形成位置の重力方向における二次イオン質量分析計（ＳＩＭＳ；Ｓｅｃｏｎｄｌｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｓｃｏｐｙ、ＣＡＭＥＣＡ社製、ＩＭＳ−５ｆ）を用いて、深さ方向濃度プロファイルを測定した。結果を図８に示す。
図８の結果から、１×１０１４個／ｃｍ３を接合界面として、ドレイン電極側ボンディングパッド形成位置の重力方向のＳｉ基板中に４つのｐｎ接合が形成されていることが分かった。
【００４９】
＜スイッチング素子の作製＞
作製したｐｎ接合を形成したＳｉ基板を用い、以下のようにして、ＧａＮ−ＨＥＭＴからなるスイッチング素子を作製した。
まず、Ｓｉ基板上に電子走行層となるノンドープのＧａＮ層（ｉ−ＧａＮ層）を厚み１μｍに成長形成した。
次に、Ｓｉを濃度２×１０１８／ｃｍ３にドープしたＡｌ組成率が１５％のＡｌＧａＮ層（ｎ−ＡｌＧａＮ層）を厚み１７ｎｍに成長形成した。
次に、ｎ−ＡｌＧａＮ層上にｎ型不純物がドープされたＧａＮ層（ｎ−ＧａＮ層）を厚み５ｎｍに成長形成した。
【００５０】
これらｉ−ＧａＮ層、ｎ−ＡｌＧａＮ層、及びｎ−ＧａＮ層からなる積層体の成長形成にはＭＯＣＶＤ法を用い、成長圧力を１００Ｔｏｒｒ程度とする。ｎ−ＧａＮ層の成長時には成長温度を１，１００℃以下とし、キャリアガスをＨ２としてＮＨ３の流量を１．２Ｌ／ｍｉｎ程度とした。ここで、このＮＨ３量はＧａ原料の１０万倍以上である。そして、ｎ−ＧａＮ層の成長後、ＮＨ３量を同様に保ちながら３０秒間以内に温度を１，０００℃以下に低下させ、その後、キャリアガスをＮ２ベースとしＮＨ３の流量を４．５Ｌ／ｍｉｎ程度として降温した。
【００５１】
次に、ｎ−ＧａＮ層とオーミック接合するソース電極及びドレイン電極をＴｉ／Ａｌを材料としてパターン形成し、イオン注入により素子分離した後、Ｎを５０％程度含有するＳｉＮ膜をプラズマＣＶＤ法により堆積形成した。そして、ファインゲート用のレジスト塗布とマスク露光、現像を行い、ゲート部分のＳｉＮ膜のみをドライエッチングした。その後、オーバーゲート用のレジスト塗布とマスク露光、現像を行い、ゲートメタルであるＮｉ／Ａｕを蒸着し、リフトオフしてゲート電極をパターン形成した。
次に、Ｓｉ基板１の裏面に裏面電極を形成し、ワイヤ等の導体によってソース電極に接続した。以上により、図３に示す実施例１のスイッチング素子を作製した。
【００５２】
次に、作製した実施例１のスイッチング素子について、以下のようにして、電極容量を測定した。
＜電極容量の測定＞
電極容量は、インピーダンスアナライザ（Ａｇｉｌｅｎｔ社製、４３９５Ａ）を用いて測定した。結果を図９に示す。
図９の結果から、実施例１のスイッチング素子によると、ｐｎ接合を形成していない以外は実施例１と同じスイッチング素子に比べて、電極の容量を半分に低減できることが分かった。
【００５３】
（比較例１）
従来のＳｉ縦型ＦＥＴからなるスイッチング素子を用いた電源装置（富士通株式会社製改造品）を用意した。
【００５４】
（比較例２）
従来のＧａＮ−ＨＥＭＴ（ｐｎ接合なし）からなるスイッチング素子を用いた電源装置（富士通株式会社製改造品）を用意した。
【００５５】
（比較例３）
特許第４４４９４６７号公報に基づいて、ソース電極及びドレイン電極間がｐｎ接合により繋がったＧａＮ−ＦＥＴからなるスイッチング素子を用いた電源装置を作製した。
【００５６】
次に、実施例１のスイッチング素子を用いた電源装置、及び比較例１〜３の電源装置について、以下のようにして、電源効率を測定した。
【００５７】
＜電源効率の測定＞
図１０に電源効率の測定方法について示した。ＡＶＲ（Ａｕｔｏｍａｔｉｃ  Ｖｏｌｔａｇｅ  Ｒｅｇｕｌａｔｏｒ、菊水電子工業株式会社製、ＰＣＲ２０００Ｍ）３２と、電子負荷（菊水電子工業株式会社製、ＰＬＺ１００４Ｗ）３４とを被測定電源３３に接続し、交流２００Ｖ、５０Ｈｚ入力、直流１２Ｖを出力として測定を行った。入力電力はパワーメーター３５、出力電力は電子負荷３４に接続した電流計３６と電圧計３７にて測定した。結果を図１１に示す。
図１１の結果から、実施例１は、Ｓｉ基板内に少なくとも１つのｐｎ接合を設けることにより、基板コストの上昇を最小限に抑えてスイッチングロスを低減できるため、比較例１〜３に比べて電源の効率向上に大きく寄与できることが分かった。
【００５８】
以上の実施例１を含む実施形態に関し、更に以下の付記を開示する。
（付記１）  Ｓｉ基板と、該Ｓｉ基板上に形成されたソース電極及びドレイン電極を有してなり、
前記ソース電極及び前記ドレイン電極の配置方向と直交する方向の層中であって、前記ソース電極及び前記ドレイン電極のいずれか一方のみと接している領域に、ｐ型領域とｎ型領域が接している部分であるｐｎ接合を少なくとも１つ有することを特徴とするスイッチング素子。
（付記２）  Ｓｉ基板とソース電極を電気的に接続した場合には、ソース電極及びドレイン電極の配置方向と直交する方向の層中であって前記ドレイン電極と接している領域に、少なくとも１つのｐｎ接合を有する付記１に記載のスイッチング素子。
（付記３）  Ｓｉ基板とドレイン電極を電気的に接続した場合には、ソース電極及びドレイン電極の配置方向と直交する方向の層中であって前記ソース電極と接している領域に、少なくとも１つのｐｎ接合を有する付記１に記載のスイッチング素子。
（付記４）  Ｓｉ基板とソース電極及びドレイン電極との間に、窒化物半導体層を少なくとも１層有する付記１から３のいずれかに記載のスイッチング素子。
（付記５）  Ｓｉ基板内にｐｎ接合を有する付記１から４のいずれかに記載のスイッチング素子。
（付記６）  ｐｎ接合を２つ以上有する付記１から５のいずれかに記載のスイッチング素子。
（付記７）  ｐｎ接合を４つ有する付記１から６のいずれかに記載のスイッチング素子。
（付記８）  Ｓｉ基板の体積抵抗率が１０Ω・ｃｍ〜３０Ω・ｃｍである付記１から７のいずれかに記載のスイッチング素子。
（付記９）  Ｓｉ基板がｐ型である付記１から８のいずれかに記載のスイッチング素子。
（付記１０）  付記１から９のいずれかに記載のスイッチング素子を搭載したことを特徴とする電源装置。
【符号の説明】
【００５９】
１      Ｓｉ基板
２      第１のバッファ層
３      第２のバッファ層
４      電子走行層
５      中間層
６      電子供給層
７      キャップ層
８      ソース電極
９      ドレイン電極
１１      パッシベーション膜
１２      ゲート電極
２０、３０、４０、５０      スイッチング素子
２１      酸化膜
２２      レジスト
２３      注入領域
２４      ｐｎ接合
２５      ｎ−ＡｌＧａＮ層
２６      ノンドープＧａＮ層
２７      ｎ−ＧａＮ層
２８      空乏層
２９      ｎ領域
３１      ｐ領域
３２      ＡＶＲ
３３      被測定電源
３４      電子負荷
３５      パワーメーター
３６      電流計
３７      電圧計
４１      ゲート絶縁膜
【図１】
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【図２Ａ】
0005879805.tif 000003
【図２Ｂ】
0005879805.tif 000004
【図２Ｃ】
0005879805.tif 000005
【図２Ｄ】
0005879805.tif 000006
【図２Ｅ】
0005879805.tif 000007
【図２Ｆ】
0005879805.tif 000008
【図３】
0005879805.tif 000009
【図４】
0005879805.tif 000010
【図５】
0005879805.tif 000011
【図６】
0005879805.tif 000012
【図７Ａ】
0005879805.tif 000013
【図７Ｂ】
0005879805.tif 000014
【図７Ｃ】
0005879805.tif 000015
【図７Ｄ】
0005879805.tif 000016
【図７Ｅ】
0005879805.tif 000017
【図８】
0005879805.tif 000018
【図９】
0005879805.tif 000019
【図１０】
0005879805.tif 000020
【図１１】
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