(57)【特許請求の範囲】
【請求項１】
光電変換により信号を生成する画素と、
前記画素により生成された信号をアナログからデジタルに変換する読み出し回路とを有し、
前記読み出し回路は、
アナログ回路と、
デジタル回路と、
前記アナログ回路及び前記デジタル回路の間に設けられる論理回路とを有し、
前記アナログ回路は、第１導電型の第１の半導体領域及び第２導電型の第２の半導体領域内に形成され、
前記論理回路は、第１導電型の第３の半導体領域及び第２導電型の第４の半導体領域内に形成され、
前記デジタル回路は、第１導電型の第５の半導体領域及び第２導電型の第６の半導体領域内に形成され、
前記第１乃至第６の半導体領域は、互いに分離されており、
前記論理回路の素子数は、前記デジタル回路の素子数よりも少なく、
さらに、前記第１の半導体領域に接続される第１の配線と、
前記第３の半導体領域に接続される第２の配線と、
前記第５の半導体領域に接続される第３の配線とを有し、
前記第１乃至第３の配線が互いに分離されていることを特徴とする固体撮像装置。
【請求項２】
さらに、前記第１の配線に接続される第１の外部入力パッドと、
前記第２の配線に接続される第２の外部入力パッドと、
前記第３の配線に接続される第３の外部入力パッドとを有し、
前記第１乃至第３の外部入力パッドが互いに分離されていることを特徴とする請求項１記載の固体撮像装置。
【請求項３】
光電変換により信号を生成する画素と、
前記画素により生成された信号をアナログからデジタルに変換する読み出し回路とを有し、
前記読み出し回路は、
アナログ回路と、
デジタル回路と、
前記アナログ回路及び前記デジタル回路の間に設けられる論理回路とを有し、
前記アナログ回路は、第１導電型の第１の半導体領域及び第２導電型の第２の半導体領域内に形成され、
前記論理回路は、第１導電型の第３の半導体領域及び第２導電型の第４の半導体領域内に形成され、
前記デジタル回路は、第１導電型の第５の半導体領域及び第２導電型の第６の半導体領域内に形成され、
前記第１乃至第６の半導体領域は、互いに分離されており、
前記論理回路の素子数は、前記デジタル回路の素子数よりも少なく、
さらに、前記第２の半導体領域に接続される第４の配線と、
前記第４の半導体領域に接続される第５の配線と、
前記第６の半導体領域に接続される第６の配線とを有し、
前記第４乃至第６の配線が互いに分離されていることを特徴とする固体撮像装置。
【請求項４】
さらに、前記第４の配線に接続される第４の外部入力パッドと、
前記第５の配線に接続される第５の外部入力パッドと、
前記第６の配線に接続される第６の外部入力パッドとを有し、
前記第４乃至第６の外部入力パッドが互いに分離されていることを特徴とする請求項３記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置に関する。
【背景技術】
【０００２】
アナログ回路とデジタル回路を混載した場合に、デジタル回路で発生する電源ノイズがアナログ回路へ伝搬することを抑制するために、アナログ回路に供給する電源とデジタル回路に供給する電源を分離する固体撮像装置が知られている（例えば、特許文献１参照）。また、列毎にアナログデジタル変換回路を備えた固体撮像装置が知られている（例えば、特許文献２参照）。読み出し回路において、比較器はアナログ回路であり、カウンタ、メモリ及び水平転送回路はデジタル回路であるため、アナログ回路とデジタル回路の電源を分離すると、比較器とカウンタを境界として別の電源が供給されることとなる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−３５４７４０号公報
【特許文献２】特開２００５−２７８１３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、単に比較器とカウンタを別の電源にしただけでは、以下に示すような問題が生じる。カウンタに一般的な２進カウンタを用いた場合、１段目のフリップフロップが最も高速動作することになり、２段目、３段目といくにつれて、動作周波数が１／２、１／４と遅くなっていく。また、アナログデジタル変換を高速に行うため、カウンタには高速なクロックが供給されるため、１段目のフリップフロップの消費電力は大きくなる傾向がある。加えて、列毎にカウンタを備えているため、すべての列の消費電流の合計値は巨大なものとなり、カウンタの電源変動も比例して大きくなる。
【０００５】
そのため、たとえ電源を分離したとしても、例えば比較器とカウンタを接続する信号配線のような経路上を伝搬して、カウンタの電源ノイズが比較器へと入力されてしまう。カウンタの電源変動が寄生容量カップリングにより配線に伝わり、さらに配線と比較器とのカップリングにより比較器に伝わってしまう。
【０００６】
特許文献１に記載のようなデジタル回路がシフトレジスタという比較的規模が小さな回路の場合には、動作するフリップフロップの数も少なく、デジタル回路の電源の変動もそれほど大きくない。そのため、このような配線にカップリングして伝搬するノイズ成分は無視できるほど小さいかもしれないが、特許文献２のアナログデジタル変換回路のように規模が大きく、動作も高速になってきたときに問題となる。
【０００７】
本発明の目的は、デジタル回路の電源ノイズがアナログ回路に伝搬することを抑制することができる固体撮像装置を提供することである。
【課題を解決するための手段】
【０００８】
本発明の固体撮像装置は、光電変換により信号を生成する画素と、前記画素により生成された信号をアナログからデジタルに変換する読み出し回路とを有し、前記読み出し回路は、アナログ回路と、デジタル回路と、前記アナログ回路及び前記デジタル回路の間に設けられる論理回路とを有し、前記アナログ回路は、第１導電型の第１の半導体領域及び第２導電型の第２の半導体領域内に形成され、前記論理回路は、第１導電型の第３の半導体領域及び第２導電型の第４の半導体領域内に形成され、前記デジタル回路は、第１導電型の第５の半導体領域及び第２導電型の第６の半導体領域内に形成され、前記第１乃至第６の半導体領域は、互いに分離されており、前記論理回路の素子数は、前記デジタル回路の素子数よりも少なく、さらに、前記第１の半導体領域に接続される第１の配線と、前記第３の半導体領域に接続される第２の配線と、前記第５の半導体領域に接続される第３の配線とを有し、前記第１乃至第３の配線が互いに分離されていることを特徴とする。
【発明の効果】
【０００９】
論理回路を設けることにより、デジタル回路の電源ノイズがアナログ回路に伝搬することを抑制することができる。
【図面の簡単な説明】
【００１０】
【図１】固体撮像装置の構成例を示す図である。
【図２】読み出し回路の構成例を示す回路図である。
【図３】読み出し回路の断面図である。
【図４】読み出し回路の平面図である。
【図５】読み出し回路の他の例を示す平面図である。
【図６】制御回路の構成例を示す図である。
【発明を実施するための形態】
【００１１】
図１は本発明の実施形態による固体撮像装置の構成例を示す図であり、図２は読み出し回路１３の構成例を示す回路図である。画素部１０には、光電変換によりアナログ信号を生成する画素１０１が２次元状に配列されている。垂直走査回路１１により選択された画素１０１の信号は、垂直出力線１０２に出力される。読み出し回路１３は、比較器１３１、制御回路１３２、カウンタ１３３及びメモリ１３４を有し、画素１０１により生成された信号をアナログからデジタルに変換する。タイミング発生器１２は、ｃｍｐ＿ｃｔｒｌパルス、ｃｎｔ＿ｒｓｔパルス、ｍｅｍ＿ｔｆｒパルス及びｈｓｔパルスを出力する。比較器１３１は、垂直出力線１０２の信号とランプ発生器１４からのランプ信号ｒａｍｐとを比較し、両者の電位の大小関係が逆転すると、比較器１３１の出力レベルが反転する。ランプ信号ｒａｍｐは、例えば三角波のように、時間の経過と共に徐々にレベルが増加する信号である。制御回路（論理回路）１３２は、論理積（ＡＮＤ）回路を有し、タイミング発生器１２からのｃｍｐ＿ｃｔｒｌパルスと比較器１３１の出力信号との論理積信号をカウンタ１３３に出力する。制御回路１３２は、比較器（アナログ回路）１３１及びカウンタ（デジタル回路）１３３の間に設けられる。読み出し中は、タイミング発生器１２がｃｍｐ＿ｃｔｒｌパルスをハイレベル固定にしておけば、比較器１３１の出力信号がカウンタ１３３に入力される。カウントクロック発生器１５は、クロック信号ｃｃｌｋを出力する。カウンタ１３３は、複数のＤ型フリップフロップを有し、クロック信号ｃｃｌｋを基にカウントアップ動作を行い、ｃｍｐ＿ｃｔｒｌパルスをハイレベル固定であれば、比較器１３１の出力信号が反転した時点でカウントアップを停止する。これにより、各列のカウンタ１３３のカウント値は、比較器１３１の出力信号が反転するまでの時間に比例した値、即ち画素１０１の出力信号に比例した値となる。メモリ１３４は、複数のＤ型フリップフロップを有し、ハイレベルのｍｅｍ＿ｔｆｒパルスが入力されると、カウンタ１３３に保持されているカウント値を取り込み、記憶する。水平転送回路１６は、ハイレベルのｈｓｔパルスが入力されると、各メモリ１３４に記憶された値を順次走査して、デジタル信号を外部に出力する。これにより、画素１０１の信号をアナログからデジタルに変換することができる。カウンタ１３３は、ｃｎｔ＿ｒｓｔパルスが入力されると初期値にリセットされ、次の行のアナログデジタル変換動作へと移る。読み出し動作時以外は、ｃｍｐ＿ｃｔｒｌパルスをローレベル固定にしておけば、比較器１３１の出力信号に関係なく、カウンタ１３３の入力をローレベル固定にできるので、不要な貫通電流を防ぐことができる。ここで、比較器１３１の電源電位及び接地電位はそれぞれ電位ＶＤＤ１及びＶＳＳ１となっている。また、制御回路１３２の電源電位及び接地電位は、それぞれ別のＶＤＤ２及びＶＳＳ２となっている。また、カウンタ１３３及びメモリ１３４の電源電位及び接地電位は、それぞれさらに別のＶＤＤ３及びＶＳＳ３となっている。
【００１２】
図３は、読み出し回路１３の一部の断面構造例を示す図である。Ｎ型基板３００上に、素子分離領域３０１が形成され、Ｐ型ウェル３０３、３１３及び３２３が各々分離されて形成されている。Ｐ型ウェル３０３、３１３及び３２３内には、それぞれＮ型ウェル３０４、３１４、３２４が各々分離されて形成されている。したがって、ウェル３０３、３１３、３２３、３０４、３１４及び３２４は、各々分離されている。
【００１３】
比較器（アナログ回路）１３１は、ＮＭＯＳトランジスタ３３０及びＰＭＯＳトランジスタ３３１を有する。ＮＭＯＳトランジスタ３３０は、第１のＰ型ウェル３０３内（第１導電型の第１の半導体領域内）に形成され、ゲート電極３０２及びＮ型拡散領域３０６を有する。ＰＭＯＳトランジスタ３３１は、第１のＮ型ウェル３０４内（第２導電型の第２の半導体領域内）に形成され、ゲート電極３０２及びＰ型拡散領域３０８を有する。第１のＰ型ウェル３０３は、Ｐ型拡散層３０５を介して第１の接地電位ＶＳＳ１に接続され、第１のＮ型ウェル３０４はＮ型拡散層３０７を介して第１の電源電位ＶＤＤ１に接続されている。
【００１４】
制御回路（論理回路）１３２は、ＮＭＯＳトランジスタ３３２及びＰＭＯＳトランジスタ３３３を有する。ＮＭＯＳトランジスタ３３２は、第２のＰ型ウェル３１３内（第１導電型の第３の半導体領域内）に形成され、ゲート電極３０２及びＮ型拡散領域３１６を有する。ＰＭＯＳトランジスタ３３３は、第２のＮ型ウェル３１４内（第２導電型の第４の半導体領域内）に形成され、ゲート電極３０２及びＰ型拡散領域３１８を有する。第２のＰ型ウェル３１３は、Ｐ型拡散層３１５を介して第２の接地電位ＶＳＳ２に接続され、第２のＮ型ウェル３１４は、Ｎ型拡散層３１７を介して第２の電源電位ＶＤＤ２に接続されている。
【００１５】
カウンタ（デジタル回路）１３３は、ＮＭＯＳトランジスタ３３４及びＰＭＯＳトランジスタ３３５を有する。ＮＭＯＳトランジスタ３３４は、第３のＰ型ウェル３２３内（第１導電型の第５の半導体領域内）に形成され、ゲート電極３０２及びＮ型拡散領域３２６を有する。ＰＭＯＳトランジスタ３３５は、第３のＮ型ウェル３２４内（第２導電型の第６の半導体領域内）に形成され、ゲート電極３０２及びＰ型拡散領域３２８を有する。第３のＰ型ウェル３２３は、Ｐ型拡散層３２５を介して第３の接地電位ＶＳＳ３に接続され、第３のＮ型ウェル３２４は、Ｎ型拡散層３２７を介して第３の電源電位ＶＤＤ３に接続されている。第１〜第６の半導体領域３０３，３０４，３１３，３１４，３２３，３２４は、各々分離されている。
【００１６】
図４は、読み出し回路１３の一部を示した平面図であり、ノイズの影響を防ぐための構造を示すものである。第１のＰ型ウェル３０３は、Ｐ型拡散層３０５及び第１の金属配線（第１の配線）４０２を介して第１の外部入力パッド４０１に接続されており、第１の外部入力パッド４０１は、外部接地ラインに接続されている。第１のＮ型ウェル３０４は、Ｎ型拡散層３０７及び第４の金属配線（第４の配線）４０４を介して第４の外部入力パッド４０３に接続されており、第４の外部入力パッド４０３には、低インピーダンスの外部電源により電源電位が供給されている。第２のＰ型ウェル３１３は、Ｐ型拡散層３１５及び第２の金属配線（第２の配線）４０６を介して第２の外部入力パッド４０５に接続されており、第２の外部入力パッド４０５は、外部接地ラインに接続されている。第２のＮ型ウェル３１４は、Ｎ型拡散層３１７及び第５の金属配線（第５の配線）４０８を介して第５の外部入力パッド４０７に接続されており、第５の外部入力パッド４０７には、低インピーダンスの外部電源により電源電位が供給されている。第３のＰ型ウェル３２３は、Ｐ型拡散層３２５及び第３の金属配線（第３の配線）４１０を介して第３の外部入力パッド４０９に接続されており、第３の外部入力パッド４０９は、外部接地ラインに接続されている。第３のＮ型ウェル３２４は、Ｎ型拡散層３２７及び第６の金属配線（第６の配線）４１２を介して第６の外部入力パッド４１１に接続されており、第６の外部入力パッド４１１には、低インピーダンスの外部電源により電源電位が供給されている。
【００１７】
このように、第１〜第３の金属配線（第１〜第３の配線）４０２，４０６，４１０は各々分離され、第１〜第３の外部入力パッド４０１，４０５，４０９も各々分離されている。各々のＰ型ウェル３０３，３１３，３２３は、低抵抗の異なる金属配線４０２，４０６，４１０及び異なる外部入力パッド４０１，４０５，４０９によって外部接地ラインに接続されることで、互いに干渉し合うことはない。また、第４〜第６の金属配線（第４〜第６の配線）４０４，４０８，４１２は各々分離され、第４〜第６の外部入力パッド４０３，４０７，４１１も各々分離されている。各々のＮ型ウェル３０４，３１４，３２４は、低抵抗の異なる金属配線４０４，４０８，４１２及び異なる外部入力パッド４０３，４０７，４１１によって外部電源ラインに接続されることで、互いに干渉し合うことはない。
【００１８】
また、図５のように、外部入力パッド４０１を共通とし、低抵抗の金属配線４０２を途中で分離し、各々のＰ型ウェル３０３，３１３，３２３に接続してもよい。そして、外部入力パッド４０３を共通とし、低抵抗の金属配線４０４を途中で分離し、各々のＰＮウェル３０４，３１４，３２４に接続してもよい。この場合でも、同様な効果がある。
【００１９】
ここで、カウンタ１３３の回路が図２に示すようなバイナリカウンタの場合、カウンタ１３３は、複数段のＤ型フリップフロップを有する。１段目のＤ型フリップフロップが動作周波数が最も高く、クロック信号ｃｃｌｋと同じ周波数で動作する。２段目のＤ型フリップフロップは、クロック信号ｃｃｌｋの１／２の周波数で動作し、３段目のＤ型フリップフロップはクロック信号ｃｃｌｋの１／４の周波数で動作し、と順々に１／２の周波数に落ちていく。そのため、１段目のＤ型フリップフロップの電源変動が最も大きくなり、その電源変動ノイズが容量結合により配線ａを介して制御回路１３２に伝搬する。しかし、制御回路１３２は、ＡＮＤ回路であり、アナログ回路ではなく論理回路（デジタル回路）であるので、ノイズに強い。そのため、配線ａを介して電源変動ノイズが制御回路１３２に入ってきても、動作上問題となることはない。
【００２０】
また、制御回路１３２はＡＮＤ回路が１個と少ない回路素子で構成されているので、制御回路１３２が動作しても、ほとんど電源変動は起きない。よって、制御回路１３２と比較器１３１は配線ｂで接続されているが、制御回路１３２ではほとんどノイズが発生しないため、アナログ回路である比較器１３１にノイズが混入することはない。
【００２１】
以上説明したように、カウンタ１３３と比較器１３１との間に制御回路１３２を挿入し、各々の回路のＰ型ウェル及びＮ型ウェルを分離し、電源電位及び接地電位を供給する金属配線も分離する。これにより、カウンタ１３３で発生したノイズが比較器１３１に混入することを防ぐことができる。ここで、制御回路１３２に求められる要件として、カウンタ１３３からのノイズ混入に強い回路であること、及び比較器１３１に向けてノイズを発生させないことが必要である。前者の要件からは、デジタル動作をする論理回路であることが望ましい。後者の要件からは、制御回路（論理回路）１３２の素子数がカウンタ（デジタル回路）１３３の素子数よりも少ないことが望ましい。これにより、カウンタ（デジタル回路）１３３の電源ノイズが比較器（アナログ回路）１３１に伝搬することを抑制することができる。
【００２２】
本実施形態では、制御回路１３２の例としてＡＮＤ回路を使用しているが、上記の２つの要件を満たすものであれば、他のどんな回路であっても構わない。例えば図６（ａ）のような論理和（ＯＲ）回路を使用してもよい。また、図６（ｂ）のようなインバータ回路を使用してもよい。また、図６（ｃ）のようなバッファ回路を使用してもよい。また、図６（ｄ）のような否定論理和（ＮＯＲ）回路を使用してもよい。また、図６（ｅ）のような否定論理積（ＮＡＮＤ）回路を使用してもよい。また、図６（ｆ）のようなトライステートバッファ回路を使用してもよい。また、図６（ｇ）のようなセレクタ回路を使用してもよい。また、図６（ｈ）のような排他的論理和（ＥＸＯＲ）回路を使用してもよい。図６（ａ）〜（ｈ）の回路などの論理回路であれば、素子数か少なければ、どのような回路を使用しても同じ効果を得ることができる。また、これらの回路を複数組み合わせて使用しても構わない。
【００２３】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【符号の説明】
【００２４】
１０１  画素、１３  読み出し回路、１３１  比較器、１３２  制御回路、１３３  カウンタ
【図１】
0005979882.tif 000002
【図２】
0005979882.tif 000003
【図３】
0005979882.tif 000004
【図４】
0005979882.tif 000005
【図５】
0005979882.tif 000006
【図６】
0005979882.tif 000007