(57)【特許請求の範囲】
【請求項１】
電源電圧に基づいて一定の基準電圧を生成する基準電圧生成部と、
前記電源電圧に応じて変動する比較電圧を生成する比較電圧生成部と、
前記基準電圧と前記比較電圧との比較に基づいてパワーオン・リセット信号を出力する出力部と、
前記電源電圧が変動した場合に前記比較電圧と前記基準電圧との大小関係を逆転させる比較電圧制御部と、
スタートアップ動作時に前記基準電圧生成部へ前記電源電圧を供給するスタートアップ部と、を備え、
前記比較電圧は、前記スタートアップ部により生成され、
前記スタートアップ部は、スタートアップ動作時に前記基準電圧生成部へ前記電源電圧を供給するスタートアップトランジスタを備えるパワーオン・リセット回路。
【請求項２】
前記スタートアップ部は、前記電源電圧に応じて前記比較電圧を生成する比較電圧生成抵抗を備え、
前記比較電圧制御部は、前記電源電圧が閾値よりも低下した場合、前記比較電圧生成抵抗への前記電源電圧の供給を停止する、
請求項１に記載のパワーオン・リセット回路。
【請求項３】
前記スタートアップ部は、前記電源電圧に応じて前記比較電圧を生成する比較電圧生成抵抗を備え、
前記比較電圧制御部は、前記電源電圧が閾値よりも上昇した場合、前記比較電圧生成抵抗への前記電源電圧の供給を開始する、
請求項１に記載のパワーオン・リセット回路。
【請求項４】
前記比較電圧制御部は、前記電源電圧が閾値よりも低下した場合、前記スタートアップトランジスタを導通させる、
請求項１に記載のパワーオン・リセット回路。
【請求項５】
前記比較電圧制御部は、前記電源電圧が閾値よりも上昇した場合、前記スタートアップトランジスタを遮断させる、
請求項１に記載のパワーオン・リセット回路。
【請求項６】
前記比較電圧制御部は、前記基準電圧に応じて前記スタートアップ部が生成する前記比較電圧を制御するための比較電圧制御抵抗を有する、
請求項１に記載のパワーオン・リセット回路。
【請求項７】
前記比較電圧制御抵抗は、前記スタートアップ部に設けられた抵抗よりも抵抗値が大きい、
請求項６に記載のパワーオン・リセット回路。
【請求項８】
前記比較電圧制御抵抗は、前記基準電圧生成部に設けられた抵抗よりも抵抗値が大きい、
請求項６に記載のパワーオン・リセット回路。
【請求項９】
前記スタートアップ部は、スタートアップ動作時に前記基準電圧生成部へ前記電源電圧の供給を開始するためのスタートアップ信号を生成し、
前記出力部は、前記スタートアップ信号を遅延させたタイミングで、前記基準電圧と前記比較電圧との比較結果を前記パワーオン・リセット信号として出力する、
請求項１に記載のパワーオン・リセット回路。
【請求項１０】
前記基準電圧に基づいて一定の２次電源電圧を生成する２次電源生成部を備え、
前記比較電圧制御部は、前記２次電源電圧に応じて前記スタートアップ部が生成する前記比較電圧を制御するための比較電圧制御抵抗を有する、
請求項１に記載のパワーオン・リセット回路。
【請求項１１】
前記基準電圧に基づいて一定の２次電源電圧を生成する２次電源生成部を備え、
前記比較電圧は、前記２次電源生成部により生成される、
請求項１に記載のパワーオン・リセット回路。
【請求項１２】
前記スタートアップ部は、スタートアップ動作時に前記基準電圧生成部へ前記電源電圧の供給を開始するためのスタートアップ信号を生成し、
前記出力部は、前記スタートアップ信号を遅延させたタイミングで、前記基準電圧と前記比較電圧との比較結果を前記パワーオン・リセット信号として出力する、
請求項１１に記載のパワーオン・リセット回路。
【請求項１３】
前記基準電圧生成部は、低電圧の基準電圧を生成する低電圧出力型の回路である、
請求項１１に記載のパワーオン・リセット回路。
【請求項１４】
内部回路と、前記内部回路へ基準電圧及びパワーオン・リセット信号を供給するパワーオン・リセット回路とを有する半導体装置であって、
前記パワーオン・リセット回路は、
電源電圧に基づいて一定の前記基準電圧を生成し、前記内部回路へ前記基準電圧を出力する基準電圧生成部と、
前記電源電圧に応じて変動する比較電圧を生成する比較電圧生成部と、
前記基準電圧と前記比較電圧との比較に基づいてパワーオン・リセット信号を生成し、前記内部回路へ前記パワーオン・リセット信号を出力する出力部と、
前記電源電圧が変動した場合に前記比較電圧と前記基準電圧との大小関係を逆転させる比較電圧制御部と、
スタートアップ動作時に前記基準電圧生成部へ前記電源電圧を供給するスタートアップ部を備え、
前記比較電圧は、前記スタートアップ部により生成され、
前記スタートアップ部は、スタートアップ動作時に前記基準電圧生成部へ前記電源電圧を供給するスタートアップトランジスタを備える半導体装置。
【請求項１５】
前記基準電圧に基づいて一定の２次電源電圧を生成する２次電源生成部を備え、
前記比較電圧は、前記２次電源生成部により生成される、
請求項１４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワーオン・リセット回路及び半導体装置に関し、例えば、電源電圧に基づいてパワーオン・リセット信号を生成するパワーオン・リセット回路及び半導体装置に好適に利用できるものである。
【背景技術】
【０００２】
近年、半導体装置等に搭載される電源回路において、電源投入された場合や電源降下が生じた場合に、内部回路を含むシステムの誤動作を防止するため、内部回路をリセットさせるパワーオン・リセット信号（ＰＯＲ信号）を生成するパワーオン・リセット回路（ＰＯＲ回路）が不可欠となってきている。
【０００３】
例えば、従来のパワーオン・リセット回路として特許文献１に記載された回路が知られている。図１４は、特許文献１に記載されたパワーオン・リセット回路９００の回路構成を示している。
【０００４】
図１４に示すように、従来のパワーオン・リセット回路９００は、基準電圧生成部９０１、基準電圧制御部９０２、コンパレータ９０３を備えている。
【０００５】
基準電圧生成部９０１は、ＰＭＯＳトランジスタＰ９０１〜Ｐ９０３、ＮＭＯＳトランジスタＮ９０１〜Ｎ９０２、抵抗素子Ｒ９０１〜Ｒ９０２、ダイオードＤ９０１を有している。基準電圧生成部９０１は、電源電位ＶＤＤの供給開始後から能動状態になるまでの時間を短縮するスタートアップ動作を行うスタートアップ機能を有し、能動状態のときに出力する制御電圧ＶＣＴ（ノードＣＴの電圧を示す）およびこの電圧に応答して所定の基準電圧Ｖｒｅｆ（ノードｒｅｆの電圧を示す）を生成する。
【０００６】
基準電圧制御部９０２は、ＰＭＯＳトランジスタＰ９０５、抵抗素子Ｒ９０３及びＲ９０４、容量素子Ｃ９０１、ＰＭＯＳトランジスタ９０４を有している。基準電圧制御部９０２は、電源電位ＶＤＤの供給開始と同時に基準電圧生成部９０１を強制的に能動状態にさせるようにスタートアップ機能に供給する制御電圧Ｖｓｔ（ノードＳＴの電圧を示す）と、電圧ＶＣＴとに応答して電源電位ＶＤＤを所定の比率で分圧した比較電圧Ｖａ（ノードＡの電圧を示す）とをそれぞれ出力する。
【０００７】
コンパレータ９０３は、基準電圧Ｖｒｅｆおよび比較電圧Ｖａを比較し比較電圧Ｖａが基準電圧Ｖｒｅｆよりも低いときにその比較結果をパワーオン・リセット信号として出力する。
【０００８】
図１５は、図１４に示した従来のパワーオン・リセット回路９００の動作を説明するための電圧／時間特性図（タイミングチャート）である。
【０００９】
時間ｔ０で電源が投入されると、先ず、スタートアップ動作を制御すると制御電圧ＶｓｔがＬＯＷ（ＧＮＤレベル）となってＰＭＯＳトランジスタＰ９０４がオンし、スタートアップ動作により強制的に基準電圧生成部９０１を動作させる。時間ｔ１で容量素子Ｃ９０１が充電されると、制御電圧ＶｓｔがＨＩＧＨ（ＶＤＤレベル）となってＰＭＯＳトランジスタＰ９０４はオフし、スタートアップ動作を停止する。
【００１０】
スタートアップ動作により、ＰＭＯＳトランジスタＰ９０１〜Ｐ９０３がオンするとともに、ＰＭＯＳトランジスタＰ９０５がオンするため、時間ｔ１以降は、抵抗素子Ｒ９０３およびＲ９０４による分圧回路として動作し、電源電位ＶＤＤを抵抗分圧した比較電圧Ｖａを出力する。
【００１１】
また、時間ｔ１以降は、基準電圧生成部９０１が基準電圧Ｖｒｅｆを生成する能動状態となるため、基準電圧Ｖｒｅｆが出力され始める。この基準電圧Ｖｒｅｆが比較電圧Ｖａを越える時間ｔ２において、コンパレータ９０３が上昇中の電源電位ＶＤＤレベルに対応したＨＩＧＨ（ＶＤＤレベル）を出力端子ＯＵＴへ出力する。時間ｔ３以降は、一定電圧を出力するために必要な電源電位ＶＤＤに達するため、基準電圧生成部９０１から一定の基準電圧Ｖｒｅｆが出力される。
【００１２】
更に、時間の経過とともに電源電位ＶＤＤが上昇を続け、時間ｔ４で比較電圧Ｖａが基準電圧Ｖｒｅｆを追い越す電源電位ＶＤＤ（＝ＶＰＯＣ）となり、コンパレータ９０３の出力は反転してＬＯＷ（ＧＮＤレベル）となり、出力端子ＯＵＴからＬＯＷ（ＧＮＤレベル）をパワーオン・リセット信号として出力する。その後時間ｔ５以降は電源電位ＶＤＤが一定となる。
【００１３】
このように、従来のパワーオン・リセット回路９００では、基準電圧Ｖｒｅｆが上昇し、基準電圧Ｖｒｅｆが比較電圧Ｖａを超えると、パワーオン・リセット信号を立ち上げ、さらに、基準電圧Ｖｒｅｆ安定後に比較電圧Ｖａが上昇して、比較電圧Ｖａが基準電圧を超えると、パワーオン・リセット信号を立ち下げる。従来のパワーオン・リセット回路９００では、スタートアップ機能を有することにより、起動時の開始動作を早くすることができる。
【００１４】
また、従来のパワーオン・リセット回路９００では、ＰＭＯＳトランジスタＰ９０１、Ｐ９０２及びＰ９０３のゲート長およびゲート幅を同一サイズとし、ＮＭＯＳトランジスタＮ９０１に対しＮ９０２のゲート長を同一サイズとしゲート幅をＭ倍と設定しており、基準電圧Ｖｒｅｆの温度特性は、抵抗素子Ｒ９０１とＲ９０２の抵抗比、ＮＭＯＳトランジスタＮ９０１とＮ９０２のゲート幅比、ダイオードＤ９０１の順方向電圧ＶＦに依存する。また、比較電圧Ｖａは、抵抗素子Ｒ９０３とＲ９０４の直列接続点Ａにより生成されるため、抵抗素子Ｒ９０３及びＲ９０４の分圧抵抗比に依存する。そうすると、コンパレータ９０３から出力されるパワーオン・リセット信号の温度ばらつきは、基準電圧Ｖｒｅｆの（１＋Ｒ９０３／Ｒ９０４）倍で、抵抗素子Ｒ９０１及びＲ９０２の分圧抵抗比とＮＭＯＳトランジスタＮ９０１に対するＮ９０２のゲート幅比ＭとダイオードＤ９０１の順方向電圧ＶＦとで決まることになる。したがって、従来のパワーオン・リセット回路９００では、開始動作を早くするとともに、温度バラツキにも強い特性を得ることが可能となっている。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特許第３０７１６５４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
上記のように、従来のパワーオン・リセット回路９００では、電源電位ＶＤＤを分圧した比較電圧Ｖａと一定の電圧に安定する基準電圧Ｖｒｅｆとを比較して、パワーオン・リセット信号（リセットパルス）を生成している。図１５では、コンパレータ９０３は、時間ｔ２で基準電圧Ｖｒｅｆが比較電圧Ｖａよりも高くなるためパワーオン・リセット信号を立ち上げ、時間ｔ４で基準電圧Ｖｒｅｆが比較電圧Ｖａよりも低くなるためパワーオン・リセット信号を立ち下げる。また、図１５は電源電位ＶＤＤの上昇時の動作を示しているが、電源電位ＶＤＤの降下時においても、同様に、基準電圧Ｖｒｅｆと比較電圧Ｖａの大小関係が変わるタイミングを検出し、パワーオン・リセット信号（リセットパルス）を生成することができる。
【００１７】
しかしながら、電源回路の電源が一度電源降下しその後復旧するような場合においては、電源降下する傾き、落ち込みレベル、落ち込み時間等、様々な要素が絡むため、従来のパワーオン・リセット回路では正確にパワーオン・リセット信号を生成できない恐れがあることを、本発明者は見出した。
【００１８】
例えば、瞬時電圧低下（瞬低）など電源電位ＶＤＤが急峻に変化した（立ち下り速度及び立ち上り速度が速い）場合、比較電圧Ｖａと基準電圧Ｖｒｅｆの大小関係が変わらず、パワーオン・リセット信号が生成されない可能性がある。したがって、従来のパワーオン・リセット回路では、精度よくパワーオン・リセット信号（リセットパルス）を生成することができないという問題がある。
【００１９】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２０】
一実施の形態によれば、半導体装置などに搭載されるパワーオン・リセット回路は、基準電圧生成部と、比較電圧生成部と、出力部と、比較電圧制御部とを備えている。
【００２１】
基準電圧生成部は、電源電圧に基づいて一定の基準電圧を生成し、比較電圧生成部は、電源電圧に応じて変動する比較電圧を生成し、出力部は、基準電圧と比較電圧との比較に基づいてパワーオン・リセット信号を出力し、比較電圧制御部は、電源電圧が変動した場合に比較電圧と基準電圧との大小関係を逆転させるものである。
【発明の効果】
【００２２】
前記一実施の形態によれば、精度よくパワーオン・リセット信号を生成することができる。
【図面の簡単な説明】
【００２３】
【図１】実施の形態に係るパワーオン・リセット回路の主要な特徴を示す構成図である。
【図２】実施の形態１に係る半導体装置の構成を示す構成図である。
【図３】実施の形態１に係るパワーオン・リセット回路の構成を示す回路図である。
【図４Ａ】実施の形態１に係るパワーオン・リセット回路の動作を示すタイミングチャートである。
【図４Ｂ】実施の形態１に係るパワーオン・リセット回路の動作を示すタイミングチャートである。
【図４Ｃ】実施の形態１に係るパワーオン・リセット回路の動作を示すタイミングチャートである。
【図５Ａ】実施の形態１に係るパワーオン・リセット回路の動作を示すタイミングチャートである。
【図５Ｂ】実施の形態１に係るパワーオン・リセット回路の動作を示すタイミングチャートである。
【図５Ｃ】実施の形態１に係るパワーオン・リセット回路の動作を示すタイミングチャートである。
【図６】実施の形態２に係るパワーオン・リセット回路の構成を示す回路図である。
【図７】実施の形態２に係る遅延回路の構成を示す回路図である。
【図８Ａ】実施の形態２に係るパワーオン・リセット回路の動作を示すタイミングチャートである。
【図８Ｂ】実施の形態２に係るパワーオン・リセット回路の動作を示すタイミングチャートである。
【図８Ｃ】実施の形態２に係るパワーオン・リセット回路の動作を示すタイミングチャートである。
【図８Ｄ】実施の形態２に係るパワーオン・リセット回路の動作を示すタイミングチャートである。
【図９】実施の形態３に係る半導体装置の構成を示す構成図である。
【図１０】実施の形態３に係るパワーオン・リセット回路の構成を示す回路図である。
【図１１】実施の形態４に係るパワーオン・リセット回路の構成を示す回路図である。
【図１２Ａ】実施の形態４に係るパワーオン・リセット回路の動作を示すタイミングチャートである。
【図１２Ｂ】実施の形態４に係るパワーオン・リセット回路の動作を示すタイミングチャートである。
【図１２Ｃ】実施の形態４に係るパワーオン・リセット回路の動作を示すタイミングチャートである。
【図１２Ｄ】実施の形態４に係るパワーオン・リセット回路の動作を示すタイミングチャートである。
【図１３】実施の形態５に係るパワーオン・リセット回路の構成を示す回路図である。
【図１４】従来のパワーオン・リセット回路の構成を示す回路図である。
【図１５】従来のパワーオン・リセット回路の動作を示すタイミングチャートである。
【図１６】実施の形態に係るパワーオン・リセット回路の課題を説明するためのタイミングチャートである。
【図１７】実施の形態に係るパワーオン・リセット回路の課題を説明するためのタイミングチャートである。
【発明を実施するための形態】
【００２４】
（実施の形態の概要）
実施の形態を説明する前に、まず、実施の形態の前提である図１４の従来のパワーオン・リセット回路９００の問題について、図１６及び図１７を用いて、詳細に説明する。図１６は問題が生じない場合の動作波形であり、図１７は問題が生じる場合の動作波形である。
【００２５】
図１６は、従来のパワーオン・リセット回路９００における通常の電源降下／復旧時（オフセット起動時）の動作波形であり、再起動時、パワーオン・リセット信号（リセットパルス）を正常に出力することができる場合の波形である。ここでは、電源電圧ＶＤＤがＧＮＤレベルより浮いたレベルまで通常の速度で低下し、その後、元の電圧に通常の速度で復帰する場合の動作を説明する。
【００２６】
まず、時間ＴＳＦ０は、図１５の時間ｔ５以降の状態であり、電源電圧ＶＤＤが一定で低下していない状態である。比較電圧Ｖａが基準電圧Ｖｒｅｆよりも大きいため、コンパレータ９０３により、パワーオン・リセット信号である出力電圧ＶＯＵＴはＬＯＷ（ＧＮＤレベル）となっている。
【００２７】
続いて、時間ＴＳＦ１で電源電圧ＶＤＤが下がり始める。従来のパワーオン・リセット回路９００では、比較電圧Ｖａは電源電圧ＶＤＤを抵抗素子Ｒ９０３及びＲ９０４により抵抗分圧した電圧であるため、電源電圧ＶＤＤの低下に伴い比較電圧Ｖａも低下し始める。一方、基準電圧Ｖｒｅｆは、ＮＭＯＳトランジスタＮ９０１及びＮ９０２のゲート幅比、抵抗素子Ｒ９０１及びＲ９０２の抵抗比、ダイオードＤ９０１の順方向電圧ＶＦによって一定電圧が保たれるため、電源電圧ＶＤＤが低下し始めても、電源電圧ＶＤＤが所定電圧以下となるまでは変化しない。
【００２８】
基準電圧Ｖｒｅｆが一定レベルのままで比較電圧Ｖａが低下するため、時間ＴＳＦ１ａで、ノードＡの比較電圧Ｖａのレベルの方がノードｒｅｆの基準電圧Ｖｒｅｆより低くなる。このためコンパレータ９０３の出力が反転し、パワーオン・リセット信号である出力電圧ＶＯＵＴがＨＩＧＨ（ＶＤＤレベル）に立ち上がる。
【００２９】
続いて、電源電圧ＶＤＤ及び出力電圧ＶＯＵＴ、比較電圧Ｖａが低下し続け、さらに、電源電圧ＶＤＤが所定値以下になると、一定の基準電圧Ｖｒｅｆを生成するための電源電圧が不足するため、基準電圧Ｖｒｅｆも低下し始める。基準電圧Ｖｒｅｆは抵抗素子Ｒ９０２及びダイオードＤ９０１に生じる電圧となるため、抵抗素子Ｒ９０３及びＲ９０４により分圧した比較電圧Ｖａよりも急峻に低下する。そうすると、時間ＴＳＦ１ｂでは、ノードＡの比較電圧Ｖａのレベルのほうがノードｒｅｆの基準電圧Ｖｒｅｆより高くなるため、コンパレータ９０３の出力が反転し、パワーオン・リセット信号である出力電圧ＶＯＵＴがＬＯＷ（ＧＮＤレベル）に立ち下がる。
【００３０】
続いて、時間ＴＳＦ２で、電源電圧ＶＤＤが落ち込み下限（ＧＮＤレベルより浮いたレベル）まで低下する。このとき、ノードＳＴのスタートアップ制御電圧Ｖｓｔは抵抗素子Ｒ９０３及びＲ９０４の分圧電圧でありＰＭＯＳトランジスタＰ９０４はオフのままであるから、基準電圧生成部９０１は能動状態のままである。このため、基準電圧Ｖｒｅｆ＝（電源電圧ＶＤＤ−抵抗素子Ｒ９０２の電位−ダイオードＤ９０１の電位ＶＦ）が維持される。また、比較電圧Ｖａは抵抗素子Ｒ９０３及びＲ９０４の分圧電圧であり、比較電圧Ｖａが基準電圧Ｖｒｅｆよりも大きいため、パワーオン・リセット信号である出力電圧ＶＯＵＴはＬＯＷ（ＧＮＤレベル）のままである。
【００３１】
続いて、時間ＴＳＦ３で、電源電圧ＶＤＤが元のレベル（電源電圧ＶＤＤが低下していない状態）に復帰し始める。電源電圧ＶＤＤが上昇し始めると、電源電圧ＶＤＤに伴って比較電圧Ｖａが上昇し始め、能動状態である基準電圧生成部９０１により基準電圧Ｖｒｅｆも上昇を開始する。
【００３２】
電圧低下時と同様に、基準電圧Ｖｒｅｆが比較電圧Ｖａよりも急峻に立ち上がる。そうすると、時間ＴＳＦ３ａでは、ノードＡの比較電圧Ｖａのレベルのほうがノードｒｅｆの基準電圧Ｖｒｅｆより低くなるためコンパレータ９０３の出力が反転し、パワーオン・リセット信号である出力電圧ＶＯＵＴがＨＩＧＨ（ＶＤＤレベル）に立ち上がる。
【００３３】
さらに、図１５と同様に、電源電圧ＶＤＤが所定電圧以上であれば基準電圧Ｖｒｅｆは一定であるため、比較電圧Ｖａは電源電圧ＶＤＤとともに上昇するものの、基準電圧Ｖｒｅｆは電源電圧ＶＤＤが所定電圧に達すると一定電圧となる。そうすると、時間ＴＳＦ３ｂでは、ノードＡの比較電圧Ｖａ のレベルのほうがノードｒｅｆの基準電圧Ｖｒｅｆより高くなるため、コンパレータ９０３の出力が反転し、パワーオン・リセット信号である出力電圧ＶＯＵＴがＬＯＷ（ＧＮＤレベル）に立ち下がる。
【００３４】
その後、時間ＴＳＦ４以降は、再び電源電圧ＶＤＤが低下していない状態となる。時間ＴＳＦ０と同様に、電源電圧ＶＤＤが一定であり、比較電圧Ｖａが基準電圧Ｖｒｅｆよりも大きいため、コンパレータ９０３は、パワーオン・リセット信号である出力電圧ＶＯＵＴにＬＯＷ（ＧＮＤレベル）を出力し続ける。
【００３５】
図１６では、従来のパワーオン・リセット回路９００は、電圧低下時、時間ＴＳＦ１ａで基準電圧Ｖｒｅｆが比較電圧Ｖａよりも高くなるためパワーオン・リセット信号を立ち上げ、時間ＴＳＦ１ｂで基準電圧Ｖｒｅｆが比較電圧Ｖａよりも低くなるためパワーオン・リセット信号を立ち下げる。さらに、電源上昇時、時間ＴＳＦ３ａで基準電圧Ｖｒｅｆが比較電圧Ｖａよりも高くなるためパワーオン・リセット信号を立ち上げ、時間ＴＳＦ３ｂで基準電圧Ｖｒｅｆが比較電圧Ｖａよりも低くなるためパワーオン・リセット信号を立ち下げる。したがって、図１６では、従来のパワーオン・リセット回路９００は、通常の電源電圧の低下／上昇時に、正常にパワーオン・リセット信号（リセットパルス）を出力している。
【００３６】
図１７は、従来のパワーオン・リセット回路９００における瞬時電圧低下（瞬低）時の動作波形であり、再起動時、パワーオン・リセット信号（リセットパルス）を正常に出力できない場合の波形である。ここでは、電源ＶＤＤがＧＮＤレベルより浮いたレベルまで急速に低下し、その後、元の電圧に急速に復帰する場合の動作を説明する。例えば、図１７のような電源電圧の瞬低は、ノイズのほか、リモコンなどの電池交換などの場合に生じる。スーパーキャパシタ等を搭載した電源の瞬断では、図１７のように、電源ＶＤＤがＧＮＤレベルより浮いたレベルまで低下し、そのレベルから元のＶＤＤのレベルへ復帰する。
【００３７】
まず、時間ＴＳ０は、電源電圧ＶＤＤが一定で低下していない状態である。図１６と同様に、比較電圧Ｖａが基準電圧Ｖｒｅｆよりも大きいため、コンパレータ９０３により、パワーオン・リセット信号である出力電圧ＶＯＵＴはＬＯＷ（ＧＮＤレベル）となっている。
【００３８】
続いて、時間ＴＳ１で電源電圧ＶＤＤが急峻に低下し始める。図１６では、電源電圧ＶＤＤに伴って比較電圧Ｖａが低下した後のタイミングで基準電圧Ｖｒｅｆが低下したが、図１７では、電源電圧ＶＤＤが急峻に低下するため、電源電圧ＶＤＤの低下に伴って、比較電圧Ｖａが低下するとともに、基準電圧Ｖｒｅｆもほぼ同時に低下する。比較電圧Ｖａとともに基準電圧Ｖｒｅｆも低下するため、比較電圧Ｖａが基準電圧Ｖｒｅｆよりも大きい状態が維持される。すなわち、ノードＳＴの制御電圧ＶｓｔがＨＩＧＨ（ＶＤＤレベル）のためＰＭＯＳトランジスタＰ４はオフであり、基準電圧Ｖｒｅｆも電源電圧ＶＤＤ下降に伴い下降するが、Ｒ９０１〜９０４の抵抗値の設定により、比較電圧Ｖａ＞基準電圧Ｖｒｅｆを保持した状態で下降する。このため、コンパレータ９０３はパワーオン・リセット信号である出力電圧ＶＯＵＴにＬＯＷ（ＧＮＤレベル）を出力し続ける。
ここで、電源波形が急峻に低下するとは、電源波形がトランジスタの応答速度を超えて、時間ｔ５から時間ｔ１に電源が降下した場合であり、トランジスタの飽和特性から非線形飽和へ遷移することを示す。この際に、図１５に示す基準電圧Ｖｒｅｆの波形は、時間ｔ５→ｔ４→ｔ３→ｔ２→ｔ１の時間を飛び越えて、時間ｔ５→ｔ１の基準電圧Ｖｒｅｆの波形として遷移する波形を示す。
そのため、一例として、図１７に示すように、基準電圧Ｖｒｅｆの波形は、ＴＳ０〜ＴＳ１または、ＴＳ４〜ＴＳ５は、トランジスタの飽和特性を示し、電源ＶＤＤに対し一定の基準電圧Ｖｒｅｆを示し、ＴＳ１〜ＴＳ２または、ＴＳ３〜ＴＳ４は、時間ｔ１〜ｔ２に示すような電源ＶＤＤに概ねＶｒｅｆが比例するような、つまりトランジスタとして非飽和特性をしめす波形となる。
【００３９】
続いて、時間ＴＳ２で、電源電圧ＶＤＤが落ち込み下限（ＧＮＤレベルより浮いたレベル）まで低下する。図１６と同様に、基準電圧Ｖｒｅｆ＝（電源電圧ＶＤＤ−抵抗素子Ｒ９０２の電位−ダイオードＤ９０１の電位ＶＦ）であり、比較電圧Ｖａが基準電圧Ｖｒｅｆよりも大きい状態が維持される。このため、コンパレータ９０３は、パワーオン・リセット信号である出力電圧ＶＯＵＴにＬＯＷ（ＧＮＤレベル）を出力し続ける。
【００４０】
続いて、時間ＴＳ３で、電源電圧ＶＤＤが元のレベル（電源電圧ＶＤＤが低下していない状態）に復帰し始める。図１６では、電源電圧ＶＤＤの上昇に伴って比較電圧Ｖａが緩やかに上昇し、基準電圧Ｖｒｅｆが急峻に上昇したが、図１７では、電源電圧ＶＤＤが急峻に上昇するため、電源電圧ＶＤＤも急峻に上昇するとともに、基準電圧Ｖｒｅｆも上昇する。比較電圧Ｖａとともに基準電圧Ｖｒｅｆも上昇するため、比較電圧Ｖａが基準電圧Ｖｒｅｆよりも大きい状態が維持される。このため、コンパレータ９０３は、パワーオン・リセット信号である出力電圧ＶＯＵＴにＬＯＷ（ＧＮＤレベル）を出力し続ける。
【００４１】
その後、時間ＴＳ４以降は、再び電源電圧ＶＤＤが低下していない状態となる。時間ＴＳ０と同様に、電源電圧ＶＤＤが一定であり、比較電圧Ｖａが基準電圧Ｖｒｅｆよりも大きいため、コンパレータ９０３は、パワーオン・リセット信号である出力電圧ＶＯＵＴにＬＯＷ（ＧＮＤレベル）を出力し続ける。
【００４２】
このように、電源低下時の時間ＴＳ１から時間ＴＳ２にかけて、ノードＡの比較電圧Ｖａのレベルの方がノードｒｅｆの基準電圧Ｖｒｅｆより常に高いため、コンパレータ９０３の出力電圧ＶＯＵＴは常にＬＯＷ（ＧＮＤレベル）を出力し続ける。同様に、電源電圧上昇時の時間ＴＳ３から時間ＴＳ４にかけて、ノードＡの比較電圧Ｖａのレベルの方がノードｒｅｆの基準電圧Ｖｒｅｆより常に高いため、コンパレータ９０３の出力電圧ＶＯＵＴは常にＬＯＷ（ＧＮＤレベル）を出力し続ける。
【００４３】
したがって、従来のパワーオン・リセット回路９００では、図１７のように電源電圧ＶＤＤが急峻に変化した場合、比較電圧Ｖａ及び基準電圧Ｖｒｅｆは一定の傾きで低下／上昇するため、比較電圧Ｖａと基準電圧Ｖｒｅｆの大小関係が維持され交差することがない。したがって、従来のパワーオン・リセット回路９００は、瞬低などによる電源電圧の低下／上昇時に、正常にパワーオン・リセット信号（リセットパルス）を出力できないという問題がある。
【００４４】
すなわち、従来のパワーオン・リセット回路９００では、電源電圧ＶＤＤの瞬低によりＶａ＞Ｖｒｅｆの電位関係を保持した状態で下降するため、パワーオン・リセット信号はＬＯＷ（ＧＮＤレベル）の状態が保持される。電源電圧下降時は、同じ電源電圧で動作している内部回路（半導体装置の内部回路）への供給電圧も異常となるため、パワーオン・リセット信号を活性化（ＨＩＧＨ（ＶＤＤレベル）に立ち上げ）にして内部回路をリセットする必要がある。しかし、従来のパワーオン・リセット回路９００では、瞬低による電源下降時にパワーオン・リセット信号が変化しないため、内部回路が誤動作する恐れがある。
【００４５】
そこで、以下の実施の形態では、瞬低などにより電源電圧が低下した場合でも、正常にパワーオン・リセット信号（リセットパルス）の生成を可能にする。図１は、実施の形態に係るパワーオン・リセット回路の主要な構成を示している。
【００４６】
図１に示すように、実施の形態に係るパワーオン・リセット回路１０は、基準電圧生成部１１と、比較電圧生成部１２と、出力部１３と、比較電圧制御部１４とを備えている。そして、基準電圧生成部１１は、電源電圧に基づいて一定の基準電圧を生成し、比較電圧生成部１２は、電源電圧に応じて変動する比較電圧を生成し、出力部１３は、基準電圧と比較電圧との比較に基づいてパワーオン・リセット信号を出力し、比較電圧制御部１４は、電源電圧が変動した場合に比較電圧と基準電圧との大小関係を逆転させることを主要な特徴としている。
【００４７】
このように、実施の形態では、電源電圧が低下した場合に比較電圧と基準電圧との大小関係を逆転させるため、瞬低のように急峻に電源が低下したり、電源が安定した状態からＧＮＤよりも少し高い電位まで低下し再度上昇した場合でも、その電源の変動を検知し、パワーオン・リセット信号（リセットパルス）を正しく出力することができる。
【００４８】
したがって、パワーオン・リセット回路の不感帯を制御し、安定したリセット信号の提供ができる事が可能となり、半導体装置の内部回路の誤動作を防ぐことができる。
【００４９】
（実施の形態１）
以下、図面を参照して実施の形態１について説明する。図２は、本実施の形態に係る半導体装置１００の構成例を示している。半導体装置１００は、例えば、汎用マイコン、ＬＣＤ（Liquid Crystal Display）表示制御用マイコン、モータ制御用マイコン等のマイクロコンピュータであるが、その他任意の機能を有する半導体装置であってもよい。
【００５０】
図２に示すように、半導体装置１００は、パワーオン・リセット回路（ＰＯＲ回路）１０、ＣＰＵ（Central Processing Unit）２０、論理回路・マクロ３０を備えている。論理回路・マクロ３０は、種々の論理演算を行う回路やメモリマクロなどである。なお、図１の構成は、一例であって、半導体装置に求められる特性や機能に応じて構成は異なっていても良く、パワーオン・リセット回路１０を有していれば、その他の構成に制限はない。また、本実施の形態に限らずその他の実施の形態（実施の形態２など）においても、図２の半導体装置の構成としてもよい。
【００５１】
例えば、半導体装置１００の外部端子を介して、もしくは、半導体装置１００の内部の電源から１次電源（ＶＤＤ）が入力され、パワーオン・リセット回路１０、ＣＰＵ２０、論理回路・マクロ３０に１次電源が供給される。
【００５２】
パワーオン・リセット回路１０は、ＯＵＴ用配線Ｌ２によりＣＰＵ２０及び論理回路・マクロ３０と接続されており、ＯＵＴ用配線Ｌ２を介してパワーオン・リセット信号がＣＰＵ２０及び論理回路・マクロ３０へ供給される。また、パワーオン・リセット回路１０の基準電圧Ｖｒｅｆを、ｒｅｆ用配線Ｌ１によりＣＰＵ２０及び論理回路・マクロ３０と接続し、ｒｅｆ用配線Ｌ１を介して基準電圧ＶｒｅｆがＣＰＵ２０及び論理回路・マクロ３０へ供給してもよい。
【００５３】
ＣＰＵ２０及び論理回路・マクロ３０は、パワーオン・リセット回路１０から供給される基準電圧Ｖｒｅｆにより動作するとともに、パワーオン・リセット回路１０から供給されるパワーオン・リセット信号（リセットパルス）に応じてリセット動作を行う。
【００５４】
例えば、ＣＰＵ２０及び論理回路・マクロ３０は、電源電圧ＶＤＤが低下しパワーオン・リセット信号が立ち上がると、リセット期間が開始されるため、必要となるデータ退避や回路動作を停止し、電源電圧ＶＤＤが上昇しパワーオン・リセット信号が立ち下がると、リセット期間が終了（リセット解除）するため、回路を初期設定して動作を開始する。本実施の形態では、パワーオン・リセット回路１０により正確にパワーオン・リセット信号が生成されるため、瞬低時などでもＣＰＵ２０及び論理回路・マクロ３０の初期化を確実に行うことができ、誤動作を防止することができる。
【００５５】
図３は、本実施の形態に係るパワーオン・リセット回路１０の構成を示している。図３のパワーオン・リセット回路１０は、図１４で示した従来のパワーオン・リセット回路９００に対し、スタートアップ動作及び比較電圧Ｖａを切り替えるためのスイッチＳＷ５であるＰＭＯＳトランジスタＰ６と、スイッチＳＷ５の動作電圧を抵抗素子Ｒ５及びＲ６の抵抗分割点Ｂにより設定するＳＷ電位生成部４とを有している。また、図３では、ＰＭＯＳトランジスタＰ６によりノードＳＴの制御電圧Ｖｓｔを遮断しスタートアップ動作を制御するため、図１４における容量素子Ｃ９０１を有していない。
【００５６】
図３に示すように、本実施の形態に係るパワーオン・リセット回路（電源回路）１０は、ＢＧＲ（Band Gap Reference）回路６とコンパレータ３で構成されている。
【００５７】
ＢＧＲ回路６は、電源電圧ＶＤＤに基づいて一定の基準電圧Ｖｒｅｆを生成するとともに、基準電圧Ｖｒｅｆと比較することでパワーオン・リセット信号を生成するための比較電圧Ｖａを生成する。ＢＧＲ回路６は、基準電圧生成部１とスタートアップ回路２とＳＷ電位生成部４とを有している。なお、高電位側電源電位（第１の電源電位）をＶＤＤ(以下、ＶＤＤと称する。)とし、低電位側電源電位（第２の電源電位）をＧＮＤ(以下、ＧＮＤと称する。)とする。
【００５８】
スタートアップ回路２は、基準電圧生成部１のスタートアップ動作を制御する基準電圧制御部であるとともに、ＶＤＤに応じて変動する比較電圧Ｖａを生成する比較電圧生成部である。スタートアップ回路２は、抵抗素子Ｒ３及びＲ４と、ＰＭＯＳトランジスタＰ４、Ｐ５及びＰ６とで構成されている。
【００５９】
スタートアップ回路２では、ＶＤＤとＧＮＤの間に、ＰＭＯＳトランジスタＰ５及びＰ６、抵抗素子Ｒ３及びＲ４が直列接続されている。ＰＭＯＳトランジスタＰ６と抵抗素子Ｒ３の間のノードＳＴは、ＰＭＯＳトランジスタＰ４を制御し、基準電圧生成部１のスタートアップ動作を制御するためのノードである。例えば、ＰＭＯＳトランジスタＰ４は、スタートアップ動作時に、基準電圧生成部１のノードＣへ電源電圧を供給するためのスタートアップトランジスタともいえる。抵抗素子Ｒ３と抵抗素子Ｒ４の間のノードＡは、比較電圧Ｖａを生成し、比較電圧Ｖａをコンパレータ３に出力するためのノードである。例えば、抵抗素子Ｒ３及びＲ４は、比較電圧Ｖａを生成するための比較電圧生成抵抗ともいえる。
【００６０】
すなわち、ＰＭＯＳトランジスタＰ５は、ソースがＶＤＤに接続され、ゲートが基準電圧生成部１の共通ノードＣＴに接続され、ドレインがノードＳＴ２を介してＰＭＯＳトランジスタＰ６のソースに接続されている。ＰＭＯＳトランジスタＰ６は、ゲートがＳＷ電位生成部４のノードＢに接続され、ドレインがノードＳＴを介してＰＭＯＳトランジスタＰ４のゲート及び抵抗素子Ｒ３の一端に接続されている。
【００６１】
ＰＭＯＳトランジスタＰ４は、ソースがＶＤＤに接続され、ドレインが基準電圧生成部１の共通ノードＣに接続されている。抵抗素子Ｒ３の他端は、ノードＡを介して抵抗素子Ｒ４の一端に接続されており、抵抗素子Ｒ４の他端はＧＮＤに接続されている。さらに、ノードＡは、コンパレータ３の負入力端に接続されている。
【００６２】
基準電圧生成部１は、電源電圧ＶＤＤが所定電圧以上の場合に一定の基準電圧Ｖｒｅｆを生成する。基準電圧生成部１は、ＰＭＯＳトランジスタＰ１、Ｐ２及びＰ３と、ＮＭＯＳトランジスタＮ１及びＮ２と、ダイオードＤ１と、抵抗素子Ｒ１及びＲ２とで構成されている。
【００６３】
基準電圧生成部１では、ＶＤＤとＧＮＤの間に、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１とが直列接続され、ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２と抵抗素子Ｒ１とが直列接続され、ＰＭＯＳトランジスタＰ３と抵抗素子Ｒ２とダイオードＤ１とが直列接続されている。また、ＰＭＯＳトランジスタＰ１〜Ｐ３の各ゲートとスタートアップ回路２のＰＭＯＳトランジスタＰ５のゲートとが共通接続されて、カレントミラー回路を構成している。ＮＭＯＳトランジスタＮ１〜Ｎ２の各ゲートが共通接続されて、カレントミラー回路を構成している。ＰＭＯＳトランジスタＰ３と抵抗素子Ｒ２の間のノードｒｅｆは、基準電圧Ｖｒｅｆを生成し、基準電圧Ｖｒｅｆをコンパレータ３の正入力端へ出力するためのノードである。
【００６４】
すなわち、ＰＭＯＳトランジスタＰ１は、ソースがＶＤＤに接続され、ゲートが共通ノードＣＴに接続され、ドレインが共通ノードＣに接続されている。ＮＭＯＳトランジスタＮ１は、ドレイン及びゲートが共通ノードＣに接続され、ソースがＧＮＤに接続されている。
【００６５】
ＰＭＯＳトランジスタＰ２は、ソースがＶＤＤに接続され、ゲート及びドレインが共通ノードＣＴに接続されている。ＮＭＯＳトランジスタＮ２は、ドレインが共通ノードＣＴに接続され、ゲートが共通ノードＣに接続され、ソースはノードＮＥＴ１を介して抵抗素子Ｒ１の一端に接続され、抵抗素子Ｒ１の他端はＧＮＤに接続されている。
【００６６】
ＰＭＯＳトランジスタＰ３は、ソースがＶＤＤに接続され、ゲートが共通ノードＣＴに接続され、ドレインがノードｒｅｆを介して抵抗素子Ｒ２の一端に接続されている。さらに、ノードｒｅｆは、コンパレータ３の正入力端に接続されている。抵抗素子Ｒ２の他端は、ノードＮＥＴ２を介してダイオードＤ１のアノード側に接続され、ダイオードＤ１のカソード側はＧＮＤに接続されている。
【００６７】
ＳＷ電位生成部４は、比較電圧制御部であり、電源電圧ＶＤＤ（基準電圧Ｖｒｅｆ）に応じてスイッチＳＷ５を切り替えるための動作電圧ＶＢを生成する。ＳＷ電位生成部４は、ノードｒｅｆとＧＮＤの間に直列接続された抵抗素子Ｒ５及びＲ６により構成されている。抵抗素子Ｒ５は、一端がノードｒｅｆに接続され、他端がノードＢを介して抵抗素子Ｒ６の一端に接続されており、抵抗素子Ｒ６の他端がＧＮＤに接続されている。例えば、抵抗素子Ｒ５及びＲ６は、電源電圧ＶＤＤ（基準電圧Ｖｒｅｆ）に応じてスイッチＳＷ５の動作を制御するための比較電圧制御抵抗ともいえる。
【００６８】
ノードＢがＰＭＯＳトランジスタＰ６のゲートに接続されており、ノードＢの動作電圧ＶＢによりスイッチＳＷ５を切り替え、比較電圧Ｖａ及びスタートアップ動作が制御される。ノードＢの動作電圧ＶＢは、直列接続された抵抗素子Ｒ５及びＲ６の分圧抵抗により設定される。
【００６９】
また、抵抗分割される抵抗素子Ｒ５及びＲ６の抵抗値は、基準電圧生成部１及びスタートアップ回路２の抵抗素子Ｒ３、Ｒ４、Ｒ１及びＲ２よりも十分大きい値に設定される。すなわち、抵抗素子Ｒ５及びＲ６は、基準電圧Ｖｒｅｆへの影響を抑えるため、基準電圧Ｖｒｅｆレベルが降下しない程度、つまり、抵抗素子Ｒ５及びＲ６に流れる電流によるＶｒｅｆの電圧降下がない程度の抵抗値とすることが好ましい。
【００７０】
コンパレータ３は、出力部であり、基準電圧生成部１が生成した基準電圧Ｖｒｅｆと、スタートアップ回路２が生成した比較電圧Ｖａとを比較し、比較結果に基づいて、ＬＯＷ（ＧＮＤレベル）または、ＨＩＧＨ（ＶＤＤレベル）のパワーオン・リセット信号を出力端子ＯＵＴへ出力する。例えば、コンパレータ３は、一般的に用いられる比較器で構成されている。コンパレータ３は、正入力端（非反転入力端）が基準電圧生成部１のノードｒｅｆに接続され、負入力端（反転入力端）がスタートアップ回路２のノードＡに接続されている。
【００７１】
コンパレータ３は、ノードＡの比較電圧Ｖａがノードｒｅｆの基準電圧Ｖｒｅｆよりも高い場合はＬＯＷ（ＧＮＤレベル）のパワーオン・リセット信号を出力し、ノードｒｅｆの基準電圧ＶｒｅｆよりもノードＡの電圧Ｖａが低い場合はＨＩＧＨ（ＶＤＤレベル）のパワーオン・リセット信号を出力する。
【００７２】
次に、本実施の形態に係るパワーオン・リセット回路１０の動作について説明する。
【００７３】
図４Ａ〜図４Ｃは、本実施の形態に係るパワーオン・リセット回路１０における通常の電源降下／復旧時（オフセット起動時）の動作波形である。図４Ａ〜図４Ｃは、従来のパワーオン・リセット回路９００における図１６の動作に対応しており、ＶＤＤがＧＮＤレベルより浮いたレベルまで通常の速度で低下し、その後、元の電圧に通常の速度で復帰する場合の動作である。
【００７４】
図４Ａ〜図４Ｃにおいて、ＶＤＤは電源電圧を示し、ＶａはノードＡの電位である比較電圧を示し、ＶｓｔはノードＳＴ（スタートアップ信号）の電位であるスタートアップ制御電圧を示し、Ｖｒｅｆはノードｒｅｆの電位である基準電圧を示し、ＶＯＵＴはコンパレータ３からパワーオン・リセット信号として出力される出力端子ＯＵＴの出力電圧を示す。
【００７５】
まず、時間ＴＳＦ０は、ＶＤＤが一定で低下していない状態である。ＶＤＤが安定している状態では、本実施の形態における基準電圧Ｖｒｅｆは、従来のパワーオン・リセット回路と同様に、ＮＭＯＳトランジスタＮ１及びＮ２のゲート幅比、抵抗素子Ｒ１及びＲ２の抵抗比、ダイオードＤ１の順方向電圧ＶＦにより一定となる（図４Ｂ）。また、本実施の形態における比較電圧Ｖａも、従来のパワーオン・リセット回路と同様に、ＶＤＤを抵抗素子Ｒ３及びＲ４により抵抗分圧した電圧となる（図４Ａ）。したがって、比較電圧Ｖａが基準電圧Ｖｒｅｆよりも大きいため、コンパレータ３により、パワーオン・リセット信号である出力電圧ＶＯＵＴはＬＯＷ（ＧＮＤレベル）となる（図４Ｃ）。
【００７６】
続いて、時間ＴＳＦ１でＶＤＤが下がり始める。パワーオン・リセット回路１０では、比較電圧ＶａはＶＤＤを抵抗素子Ｒ３及びＲ４により分圧した電圧であり、スタートアップ制御電圧Ｖｓｔは抵抗素子Ｒ３及びＲ４により生じる電圧であるため、ＶＤＤの低下に伴い比較電圧Ｖａ及びスタートアップ制御電圧Ｖｓｔも低下し始める（図４Ａ）。一方、スタートアップ制御電圧ＶｓｔはＨＩＧＨ（ＶＤＤレベル）であるためＰＭＯＳトランジスタＰ４がオフであり、スタートアップ動作は停止されている。また、基準電圧生成部１が能動状態であり、ＶＤＤが所定電圧以上であれば一定の電圧となるため、ＶＤＤが低下し始めても、基準電圧ＶｒｅｆはＶＤＤが所定電圧以下となるまでは変化しない（図４Ｂ）。
【００７７】
続いて、ＶＤＤが低下し続けると、時間ＴＳＦ１ａで、ノードＢの電圧ＶＢがＰＭＯＳトランジスタＰ６の閾値より小さく、すなわち、ＰＭＯＳトランジスタＰ６の電圧ＶＧＳが閾値より小さくなる。そうすると、ＰＭＯＳトランジスタＰ６が遮断するため、抵抗素子Ｒ３及びＲ４がＧＮＤレベルにクランプされた状態つまりＬＯＷ（ＧＮＤレベル）クランプ状態となり、ノードＡの比較電圧Ｖａ及びスタートアップ制御電圧ＶｓｔはＬＯＷ（ＧＮＤレベル）まで低下する（図４Ａ）。
【００７８】
また、スタートアップ制御電圧ＶｓｔがＬＯＷ（ＧＮＤレベル）となるため、ＰＭＯＳトランジスタＰ４が導通し、スタートアップ動作が開始する。すなわち、ＮＭＯＳトランジスタＮ１及びＮ２が導通し、ＰＭＯＳトランジスタＰ１、Ｐ２及びＰ３が導通して、ＶＤＤとともに基準電圧Ｖｒｅｆも低下し始める。基準電圧Ｖｒｅｆは、ＶＤＤと共に低下するものの、ＶＤＤとＰＭＯＳトランジスタＰ３の閾値電圧Ｐ３＿ｖｔから決まる電圧となる（図４Ｂ）。
【００７９】
そうすると、比較電圧ＶａがＬＯＷ（ＧＮＤレベル）となって、基準電圧Ｖｒｅｆより比較電圧Ｖａの電圧が低くなるため、コンパレータ３の出力が反転し、パワーオン・リセット信号である出力電圧ＶＯＵＴがＨＩＧＨ（ＶＤＤレベル）に立ち上る（図４Ｃ）。
【００８０】
続いて、時間ＴＳＦ１ｂでＶＤＤ及び基準電圧Ｖｒｅｆが低下し続け、時間ＴＳＦ２で、ＶＤＤが落ち込み下限（ＧＮＤレベルより浮いたレベル）となる。このとき、スタートアップ制御電圧ＶｓｔがＬＯＷ（ＧＮＤレベル）であり、ＰＭＯＳトランジスタＰ４が導通しているためスタートアップ動作状態のままである。このため、基準電圧Ｖｒｅｆは、ＶＤＤ側の電位、すなわちＶｒｅｆ＝（ＶＤＤ−｜Ｐ３＿ｖｔ（Ｐ３の閾値電圧）｜）の電位が維持される（図４Ｂ）。また、ＶＤＤを分圧した電圧ＶＢによりＰＭＯＳトランジスタＰ６が遮断しているため比較電圧ＶａがＬＯＷ（ＧＮＤレベル）のままである（図４Ａ）。したがって、基準電圧Ｖｒｅｆより比較電圧Ｖａの電圧が低いためコンパレータ３はパワーオン・リセット信号として出力電圧ＶＯＵＴにＨＩＧＨ（ＶＤＤレベル）を出力し続ける（図４Ｃ）。
【００８１】
続いて、時間ＴＳＦ３で、ＶＤＤが元のレベル（電源電圧ＶＤＤが低下していない状態）に復帰し始める。この状態でも、ＶＤＤを分圧した電圧ＶＢによりＰＭＯＳトランジスタＰ６が遮断しているため比較電圧Ｖａ及びスタートアップ電圧ＶｓｔがＬＯＷ（ＧＮＤレベル）のままである（図４Ａ）。スタートアップ制御電圧ＶｓｔがＬＯＷ（ＧＮＤレベル）でＰＭＯＳトランジスタＰ４が導通しておりスタートアップ動作状態であるため、ＶＤＤとともに基準電圧Ｖｒｅｆも上昇し始める（図４Ｂ）。また出力電圧ＶＯＵＴは、ＨＩＧＨ（ＶＤＤレベル）であるため、ＶＤＤとともに上昇する（図４Ｃ）。
【００８２】
続いて、時間ＴＳＦ３ａでＶＤＤ及び基準電圧Ｖｒｅｆが上昇し続け、時間ＴＳＦ３ｂで、ノードＢの電圧ＶＢがＰＭＯＳトランジスタＰ６の閾値以上、すなわち、ＰＭＯＳトランジスタＰ６の電圧ＶＧＳが閾値以上になる。そうすると、ＰＭＯＳトランジスタＰ６が導通して、ＶＤＤがノードＳＴへ供給され、ノードＡの比較電圧Ｖａ及びスタートアップ電圧Ｖｓｔが上昇する（図４Ａ）。
【００８３】
また、スタートアップ電圧Ｖｓｔが上昇し、ＰＭＯＳトランジスタＰ４の閾値より小さくなると、ＰＭＯＳトランジスタＰ４が遮断し、基準電圧生成部１はスタートアップ動作が停止し、能動状態となるため、基準電圧Ｖｒｅｆは一定の電圧となる（図４Ｂ）。
【００８４】
そうすると、比較電圧Ｖａが上昇して、基準電圧Ｖｒｅｆより比較電圧Ｖａの電圧が高くなるため、コンパレータの出力が反転し、パワーオン・リセット信号である出力電圧ＶＯＵＴがＬＯＷ（ＧＮＤレベル）に立ち下がる（図４Ｃ）。
【００８５】
その後、時間ＴＳＦ４以降は、再び電源電圧ＶＤＤが低下していない状態となる。時間ＴＳＦ０と同様に、ＶＤＤが一定であり、基準電圧Ｖｒｅｆより比較電圧Ｖａが高いためコンパレータ３は、パワーオン・リセット信号である出力電圧ＶＯＵＴにＬＯＷ（ＧＮＤレベル）を出力し続ける（図４Ｃ）。
【００８６】
図４Ａ〜図４Ｃに示すように、パワーオン・リセット回路１０は、電圧低下時、抵抗素子Ｒ５及びＲ６による電源電圧（基準電圧）の分圧電圧がＰＭＯＳトランジスタＰ６の閾値より小さくなると、時間ＴＳＦ１ａで、ＰＭＯＳトランジスタＰ６がオフして比較電圧Ｖａを低下させ、基準電圧Ｖｒｅｆが比較電圧Ｖａよりも高くなるためパワーオン・リセット信号を立ち上げる。
【００８７】
さらに、電源上昇時、抵抗素子Ｒ５及びＲ６による電源電圧（基準電圧）の分圧電圧がＰＭＯＳトランジスタＰ６の閾値以上になると、時間ＴＳＦ３ｂで、ＰＭＯＳトランジスタＰ６がオンして比較電圧Ｖａを上昇させ、基準電圧Ｖｒｅｆが比較電圧Ｖａよりも低くなるためパワーオン・リセット信号を立ち下げる。
【００８８】
したがって、図４Ａ〜図４Ｃでは、パワーオン・リセット回路１０は、通常の電源電圧の低下／上昇時に、正常に電源電圧の低下／上昇を検出し、パワーオン・リセット信号（リセットパルス）を出力することができる。なお、電源電圧低下を検出した場合にパワーオン・リセット信号を立ち上げ、電源電圧上昇を検出した場合にパワーオン・リセット信号を立ち下げて、正常にパワーオン・リセット信号（リセットパルス）を生成する動作を、パワーオン・リセット信号（ＰＯＲ信号）検出可能動作とも称する。
【００８９】
図５Ａ〜図５Ｃは、本実施の形態に係るパワーオン・リセット回路１０における瞬低時の動作波形である。図５Ａ〜図５Ｃは、従来のパワーオン・リセット回路９００における図１７の動作に対応しており、ＶＤＤがＧＮＤレベルより浮いたレベルまで急速に低下し、その後、元の電圧に急速に復帰する場合の動作である。
【００９０】
まず、時間ＴＳ０は、ＶＤＤが一定で低下していない状態である。図４Ａ〜図４Ｃと同様に、比較電圧Ｖａが基準電圧Ｖｒｅｆよりも大きいため、コンパレータ３により、パワーオン・リセット信号である出力電圧ＶＯＵＴはＬＯＷ（ＧＮＤレベル）となる（図５Ｃ）。
【００９１】
続いて、時間ＴＳ１でＶＤＤが急峻に低下し始める。図４Ｂでは、ＶＤＤに伴って比較電圧Ｖａ及びスタートアップ制御電圧Ｖｓｔが低下した後のタイミングで基準電圧Ｖｒｅｆが低下したが、図５Ｂでは、ＶＤＤが急峻に低下するため、ＶＤＤの低下に伴って、比較電圧Ｖａ及びスタートアップ制御電圧Ｖｓｔが急峻に低下するとともに、基準電圧Ｖｒｅｆもほぼ同時に低下する（図５Ａ、図５Ｂ）。
【００９２】
続いて、ＶＤＤが低下し続けると、時間ＴＳ１ａで、ノードＢの電圧ＶＢがＰＭＯＳトランジスタＰ６の閾値より小さくなる。そうすると、図４Ａ〜図４Ｃと同様に、ＰＭＯＳトランジスタＰ６が遮断し、ノードＡの比較電圧Ｖａ及びスタートアップ制御電圧ＶｓｔはＬＯＷ（ＧＮＤレベル）となる（図５Ａ）。また、スタートアップ制御電圧ＶｓｔがＬＯＷ（ＧＮＤレベル）となるため、ＰＭＯＳトランジスタＰ４が導通し、基準電圧生成部１はスタートアップ動作が開始し、基準電圧Ｖｒｅｆは、ＶＤＤとＰＭＯＳトランジスタＰ３の閾値電圧Ｐ３＿ｖｔから決まる電圧となる（図５Ｂ）。そうすると、基準電圧Ｖｒｅｆより比較電圧Ｖａの電圧が低くなるため、コンパレータ３の出力が反転し、パワーオン・リセット信号である出力電圧ＶＯＵＴがＨＩＧＨ（ＶＤＤレベル）に立ち上がる（図５Ｃ）。
【００９３】
続いて、時間ＴＳ２で、ＶＤＤが落ち込み下限（ＧＮＤレベルより浮いたレベル）となる。図４Ａ〜図４Ｃと同様に、時間ＴＳ２から時間ＴＳ３では、比較電圧Ｖａの電圧はＬＯＷ（ＧＮＤレベル）であり、基準電圧Ｖｒｅｆ＝（ＶＤＤ−｜Ｐ３＿ｖｔ（Ｐ３の閾値電圧）｜）であり、基準電圧Ｖｒｅｆより比較電圧Ｖａの電圧が低いためコンパレータ３はパワーオン・リセット信号として出力電圧ＶＯＵＴにＨＩＧＨ（ＶＤＤレベル）を出力し続ける（図５Ｃ）。
【００９４】
続いて、時間ＴＳ３で、ＶＤＤが元のレベル（電源電圧ＶＤＤが低下していない状態）に復帰し始める。図４Ａ〜図４Ｃと同様に、ＶＤＤとともに基準電圧Ｖｒｅｆも上昇し始め、時間ＴＳ３ａで、ノードＢの電圧ＶＢがＰＭＯＳトランジスタＰ６の閾値以上になる。そうすると、ＰＭＯＳトランジスタＰ６が導通してノードＡの比較電圧Ｖａ及びスタートアップ電圧Ｖｓｔが上昇し、基準電圧Ｖｒｅｆより比較電圧Ｖａの電圧が高くため、コンパレータ３の出力が反転し、パワーオン・リセット信号である出力電圧ＶＯＵＴがＬＯＷ（ＧＮＤレベル）に立ち下がる（図５Ｃ）。
【００９５】
その後、時間ＴＳ４以降は、再び電源電圧ＶＤＤが低下していない状態となる。時間ＴＳ０と同様に、ＶＤＤが一定であり、基準電圧Ｖｒｅｆより比較電圧Ｖａが高いためコンパレータ３は、パワーオン・リセット信号である出力電圧ＶＯＵＴにＬＯＷ（ＧＮＤレベル）を出力し続ける（図５Ｃ）。
【００９６】
図５Ａ〜図５Ｃに示すように、パワーオン・リセット回路１０は、図４Ａ〜図４Ｃと同様に、電源電圧が急峻に低下した場合でも、抵抗素子Ｒ５及びＲ６による電源電圧（基準電圧）の分圧電圧がＰＭＯＳトランジスタＰ６の閾値より小さくなると、時間ＴＳ１ａで、ＰＭＯＳトランジスタＰ６がオフして比較電圧Ｖａを低下させ、基準電圧Ｖｒｅｆが比較電圧Ｖａよりも高くなるためパワーオン・リセット信号を立ち上げる。
【００９７】
さらに、電源電圧が急峻に上昇した場合でも、抵抗素子Ｒ５及びＲ６による電源電圧（基準電圧）の分圧電圧がＰＭＯＳトランジスタＰ６の閾値以上になると、時間ＴＳ３ａで、ＰＭＯＳトランジスタＰ６がオンして比較電圧Ｖａを上昇させ、基準電圧Ｖｒｅｆが比較電圧Ｖａよりも低くなるためパワーオン・リセット信号を立ち下げる。
【００９８】
したがって、図５Ａ〜図５Ｃでは、パワーオン・リセット回路１０は、図４Ａ〜図４Ｃと同様に、瞬低時の電源電圧の低下／上昇時にも、正常に電源電圧の低下／上昇を検出し、パワーオン・リセット信号（リセットパルス）を出力することができる。
【００９９】
以上のように、従来のパワーオン・リセット回路では、１次電源であるＶＤＤが外部要因で瞬低等した場合に、パワーオン・リセット信号（リセットパルス）を正常に生成することができなかった。
【０１００】
これに対し、本実施の形態では、パワーオン・リセット回路において、比較電圧Ｖａを切り替えるスイッチＳＷ５（ＰＭＯＳトランジスタＰ６）と電源電圧（基準電圧）の分圧電圧に応じてスイッチＳＷ５を制御するＳＷ電位生成部４を備える構成とした。これにより、電源電圧が低下した場合には比較電圧Ｖａを低下させて、比較電圧Ｖａと基準電圧Ｖｒｅｆの大小関係が切り替わり、電源電圧が上昇した場合には比較電圧Ｖａを上昇させて、比較電圧Ｖａと基準電圧Ｖｒｅｆの大小関係が切り替わる。
【０１０１】
したがって、瞬低などにより電源電圧が急峻に低下／上昇した場合でも、パワーオン・リセット信号検出可能動作が働き、正常にパワーオン・リセット信号（リセットパルス）を生成し出力することができる。そして、電源が緩やかに変化した場合にも、本来のパワーオン・リセット回路）の動作を妨げることなくパワーオン・リセット信号検出可能動作を行うことができる。
【０１０２】
また、スタートアップ回路２を遮断するスイッチＳＷ５とＳＷ電位生成部４を用いることで複雑な回路を追加することなく、また、ＢＧＲ回路６の抵抗素子や消費電流を大きく増加させることもなく、パワーオン・リセット回路の出力である出力電圧ＶＯＵＴを変化させ、パワーオン・リセット信号検出可能動作を可能にした。
【０１０３】
さらに、電源電圧の低下／上昇時に正確にパワーオン・リセット信号を生成するため、内部回路は、ＨＩＧＨ（ＶＤＤレベル）とＬＯＷ（ＧＮＤレベル）の切り替わり目である立ち上がり及び立ち下りを検知できるため、確実にリセット動作（起動動作）を実行することができ、誤動作を防ぐことができる。
【０１０４】
（実施の形態２）
以下、図面を参照して本実施の形態について説明する。図６は、本実施の形態に係るパワーオン・リセット回路１０の構成を示している。実施の形態１との差異を説明すると、本実施の形態に係るパワーオン・リセット回路１０は、実施の形態１の図３の構成に加えて、遅延回路７と、ＮＡＮＤ回路ＮＡ１から構成される出力マスク回路３ａを備えている。また、コンパレータ３と出力マスク回路３ａとはＰＯＲＤ生成部（パワーオン・リセット信号生成部）３ｂを構成している。ＰＯＲＤ生成部３ｂは、スタートアップ信号ＳＴを遅延させたタイミングでパワーオン・リセット信号を出力する出力部である。
【０１０５】
遅延回路７は、ノードＳＴ（ＰＭＯＳトランジスタＰ６のドレイン）のスタートアップ信号ＳＴを遅延させた遅延信号ＳＴ＿ＤＬＹを生成する回路である。遅延回路７は、入力端にノードＳＴが接続されてスタートアップ信号ＳＴが入力され、出力端がＮＡＮＤ回路ＮＡ１の一方の入力端に接続されてスタートアップ信号ＳＴの遅延信号ＳＴ＿ＤＬＹを出力する。
【０１０６】
コンパレータ３は、実施の形態１とは異なり、負入力端（反転入力端）がノードｒｅｆに接続され、正入力端（非反転入力端）がノードＡに接続されている。コンパレータ３は、ノードＡの比較電圧Ｖａが基準電圧Ｖｒｅｆよりも高い場合はＨＩＧＨ（ＶＤＤレベル）の比較結果信号（Ｖｆｌ１）をＮＡＮＤ回路ＮＡ１へ出力し、ノードｒｅｆの基準電圧ＶｒｅｆよりもノードＡの比較電圧Ｖａが低い場合にはＬＯＷ（ＧＮＤレベル）の比較結果信号（Ｖｆｌ１）をＮＡＮＤ回路ＮＡ１へ出力する。
【０１０７】
出力マスク回路３ａを構成するＮＡＮＤ回路ＮＡ１は、一方の入力端に遅延回路７から遅延信号ＳＴ＿ＤＬＹが入力され、他方の入力端にコンパレータ３からのノードＦＬ１の比較結果信号（Ｖｆｌ１）が入力され、２入力をＮＡＮＤ演算して、パワーオン・リセット信号として出力端子ＯＵＴへ出力する。すなわち、図６では、スタートアップ信号ＳＴを遅延させた遅延信号により、パワーオン・リセット信号を出力する出力マスク回路３ａを制御している。
【０１０８】
図７は、図６のパワーオン・リセット回路１０における遅延回路７の構成例を示している。なお、図７は遅延回路７の一例であり、この構成に限らず、入力信号を遅延可能な構成であればよい。
【０１０９】
図７に示すように、一般的に用いられる複数段のインバータ遅延回路を用いて構成可能である。例えば、遅延回路７は、入力端子ＩＮ＿Ｄと出力端子ＯＵＴ＿Ｄに４段のインバータＩＮＶ１〜ＩＮＶ４が直列接続されている。また、インバータＩＮＶ１〜ＩＮＶ４の各出力ノードとＧＮＤとの間には、それぞれ容量素子Ｃ１〜Ｃ４が接続されている。
【０１１０】
遅延回路７の遅延時間ｔｄｅｌａｙは、インバータＩＮＶの段数や容量素子Ｃの容量により任意に設定することができる。すなわち、インバータＩＮＶは４段に限らずその他の段数としてもよい。容量素子については、ここでは、各インバータＩＮＶの出力に接続して分布定数的な構成としているが、各段のインバータに接続してもよいし、一つの段のインバータに集中定数的に接続してもよく、さらに、間欠的に接続してもよい。また、ヒステリシス機能を有するインバータＩＮＶを用いて、入力信号の立ち上りに対する遅延と、入力信号の立ち下りに対する遅延が異なるようにすることで、パワーオン・リセット信号の出力タイミングをより詳細に調整してもよい。
【０１１１】
図８Ａ〜図８Ｄは、本実施の形態に係るパワーオン・リセット回路１０における瞬低時の動作波形である。図８Ａ〜図８Ｄは、実施の形態１の図５Ａ〜図５Ｃと同様に、ＶＤＤがＧＮＤレベルより浮いたレベルまで急速に低下し、その後、元の電圧に急速に復帰する場合の動作である。なお、本実施の形態における、図４Ａ〜図４Ｃのような通常の傾きで電源降下／復旧した場合の動作は、図８Ａ〜図８Ｄと同様のため説明を省略する。
【０１１２】
図８Ａ〜図８Ｄにおいて、ＶｓｔはノードＳＴのスタートアップ信号（スタートアップ制御電圧）を示し、Ｖｓｔ＿ｄｌｙはスタートアップ信号（スタートアップ制御電圧）の遅延信号を示し、Ｖｆｌ１はコンパレータ３によるノードＦＬ１の比較結果電圧を示し、ＶＯＵＴはＮＡＮＤ回路ＮＡ１からパワーオン・リセット信号として出力される出力端子ＯＵＴの出力電圧を示す。
【０１１３】
まず、時間ＴＳ０は、ＶＤＤが一定で低下していない状態である。比較電圧Ｖａが基準電圧Ｖｒｅｆよりも大きいため（図８Ｂ）、コンパレータ３は、比較結果電圧Ｖｆｌ１にＨＩＧＨ（ＶＤＤレベル）を出力する（図８Ｃ）。また、スタートアップ制御電圧Ｖｓｔの遅延信号Ｖｓｔ＿ｄｌｙは抵抗素子Ｒ３及びＲ４により生じる電圧である（図８Ａ）。したがって、ＮＡＮＤ回路ＮＡ１は、比較結果電圧Ｖｆｌ１がＨＩＧＨ（ＶＤＤレベル）であり遅延信号Ｖｓｔ＿ｄｌｙがＨＩＧＨ（ＶＤＤレベル）であるため、パワーオン・リセット信号である出力電圧ＶＯＵＴにＬＯＷ（ＧＮＤレベル）を出力する（図８Ｄ）。
【０１１４】
続いて、時間ＴＳ１にＶＤＤが急峻に低下し始める。図５Ａ〜図５Ｃと同様に、ＶＤＤが急峻に低下するため、ＶＤＤの低下に伴って、比較電圧Ｖａ及びスタートアップ制御電圧Ｖｓｔが急峻に低下するとともに、基準電圧Ｖｒｅｆもほぼ同時に低下する（図８Ａ、図８Ｂ）。このため、ＶＤＤとともに比較結果電圧Ｖｆｌ１も低下する（図８Ｃ）。そうすると、比較結果電圧Ｖｆｌ１はＨＩＧＨ（ＶＤＤレベル）であり、遅延信号Ｖｓｔ＿ｄｌｙもＨＩＧＨ（ＶＤＤレベル）であるため、ＮＡＮＤ回路ＮＡ１はパワーオン・リセット信号である出力電圧ＶＯＵＴにＬＯＷ（ＧＮＤレベル）を出力し続ける（図８Ｄ）。
【０１１５】
続いて、ＶＤＤが低下し続けると、時間ＴＳ１ａで、図５Ａ〜図５Ｃと同様に、ノードＢの電圧ＶＢがＰＭＯＳトランジスタＰ６の閾値より小さくなるため、ＰＭＯＳトランジスタＰ６が遮断し、ノードＡの比較電圧Ｖａ及びスタートアップ制御電圧ＶｓｔはＬＯＷ（ＧＮＤレベル）となる（図８Ａ）。また、スタートアップ制御電圧ＶｓｔがＬＯＷ（ＧＮＤレベル）となるため、ＰＭＯＳトランジスタＰ４が導通し、基準電圧生成部１はスタートアップ動作が開始し、基準電圧Ｖｒｅｆは、ＶＤＤとＰＭＯＳトランジスタＰ３の閾値電圧Ｐ３＿ｖｔから決まる電圧となる（図８Ｂ）そうすると、基準電圧Ｖｒｅｆより比較電圧Ｖａの電圧が低くなるため、コンパレータ３は、比較結果電圧Ｖｆｌ１をＬＯＷ（ＧＮＤレベル）に立ち下げる（図８Ｃ）。したがって、ＮＡＮＤ回路ＮＡ１は、比較結果電圧Ｖｆｌ１がＬＯＷ（ＧＮＤレベル）であり、遅延信号Ｖｓｔ＿ｄｌｙがＨＩＧＨ（ＶＤＤレベル）であるため、パワーオン・リセット信号である出力電圧ＶＯＵＴをＨＩＧＨ（ＶＤＤレベル）に立ち上げる（図８Ｄ）。
【０１１６】
続いて、時間ＴＳ２で、ＶＤＤが落ち込み下限（ＧＮＤレベルより浮いたレベル）となる。比較電圧Ｖａの電圧はＬＯＷ（ＧＮＤレベル）であり、基準電圧Ｖｒｅｆより比較電圧Ｖａの電圧が低いためコンパレータ３の比較結果電圧Ｖｆｌ１は、ＬＯＷ（ＧＮＤレベル）のままである（図８Ｃ）。比較結果電圧Ｖｆｌ１がＬＯＷ（ＧＮＤレベル）であり、遅延信号Ｖｓｔ＿ｄｌｙはＨＩＧＨ（ＶＤＤレベル）のままであるため、ＮＡＮＤ回路ＮＡ１は、パワーオン・リセット信号である出力電圧ＶＯＵＴにＨＩＧＨ（ＶＤＤレベル）を出力し続ける（図８Ｄ）。
【０１１７】
続いて、時間ＴＳ２ａで、スタートアンプ制御電圧Ｖｓｔの低下からｔｄｅｌａｙ経過するため、遅延信号Ｖｓｔ＿ｄｌｙがＬＯＷ（ＧＮＤレベル）に低下する（図８Ａ）。比較電圧Ｖａの電圧はＬＯＷ（ＧＮＤレベル）であり、基準電圧Ｖｒｅｆより比較電圧Ｖａの電圧が低いためコンパレータ３の比較結果電圧Ｖｆｌ１は、ＬＯＷ（ＧＮＤレベル）のままである（図８Ｃ）。比較結果電圧Ｖｆｌ１がＬＯＷ（ＧＮＤレベル）であり、遅延信号Ｖｓｔ＿ｄｌｙがＬＯＷ（ＧＮＤレベル）であるため、ＮＡＮＤ回路ＮＡ１は、パワーオン・リセット信号である出力電圧ＶＯＵＴにＨＩＧＨ（ＶＤＤレベル）を出力し続ける（図８Ｄ）。
【０１１８】
続いて、時間ＴＳ３で、ＶＤＤが元のレベル（電源電圧ＶＤＤが低下していない状態）に復帰し始める。図５Ａ〜図５Ｃと同様に、ＶＤＤとともに基準電圧Ｖｒｅｆも上昇し始め、時間ＴＳ３ａで、ノードＢの電圧ＶＢがＰＭＯＳトランジスタＰ６の閾値以上になる。そうすると、ＰＭＯＳトランジスタＰ６が導通して比較電圧Ｖａ及びスタートアップ制御電圧Ｖｓｔが上昇し、基準電圧Ｖｒｅｆより比較電圧Ｖａの電圧が高くなるため、コンパレータ３は、比較結果電圧Ｖｆｌ１をＨＩＧＨ（ＶＤＤレベル）に立ち上げる（図８Ｃ）。比較結果電圧Ｖｆｌ１はＨＩＧＨ（ＶＤＤレベル）となるが、遅延信号Ｖｓｔ＿ｄｌｙがＬＯＷ（ＧＮＤレベル）のままであるため、ＮＡＮＤ回路ＮＡ１は、パワーオン・リセット信号である出力電圧ＶＯＵＴにＨＩＧＨ（ＶＤＤレベル）を出力し続ける（図８Ｄ）。
【０１１９】
続いて、時間ＴＳ４で電源電圧ＶＤＤが元の電圧まで上昇して一定となり、比較電圧Ｖａ、スタートアップ制御電圧Ｖｓｔ、基準電圧Ｖｒｅｆも一定となる。基準電圧Ｖｒｅｆより比較電圧Ｖａの電圧が高いため、比較結果電圧Ｖｆｌ１がＨＩＧＨ（ＶＤＤレベル）であるが、遅延信号Ｖｓｔ＿ｄｌｙがＬＯＷ（ＧＮＤレベル）のままであるため、ＮＡＮＤ回路ＮＡ１は、パワーオン・リセット信号である出力電圧ＶＯＵＴにＨＩＧＨ（ＶＤＤレベル）を出力し続ける（図８Ｄ）。
【０１２０】
続いて、時間ＴＳ５で、スタートアンプ制御電圧Ｖｓｔの上昇からｔｄｅｌａｙ経過するため、遅延信号Ｖｓｔ＿ｄｌｙが上昇する（図８Ａ）。基準電圧Ｖｒｅｆより比較電圧Ｖａの電圧が高いため、比較結果電圧Ｖｆｌ１がＨＩＧＨ（ＶＤＤレベル）であり、遅延信号Ｖｓｔ＿ｄｌｙがＨＩＧＨ（ＶＤＤレベル）となるため、ＮＡＮＤ回路ＮＡ１は、パワーオン・リセット信号である出力電圧ＶＯＵＴをＬＯＷ（ＧＮＤレベル）に立ち下げる（図８Ｄ）。時間ＴＳ５以降は、ＶＤＤが安定したままで、各信号も変化しないため、出力電圧ＶＯＵＴもＬＯＷ（ＧＮＤレベル）のままとなる。
【０１２１】
図８Ａ〜図８Ｄに示すように、パワーオン・リセット回路１０は、電源電圧が急峻に低下した場合、抵抗素子Ｒ５及びＲ６による電源電圧（基準電圧）の分圧電圧がＰＭＯＳトランジスタＰ６の閾値より小さくなると、時間ＴＳ１ａで、ＰＭＯＳトランジスタＰ６がオフして比較電圧Ｖａを低下させ、基準電圧Ｖｒｅｆが比較電圧Ｖａよりも高くなるためパワーオン・リセット信号を立ち上げる。
【０１２２】
さらに、電源電圧が急峻に上昇した場合、抵抗素子Ｒ５及びＲ６による電源電圧（基準電圧）の分圧電圧がＰＭＯＳトランジスタＰ６の閾値以上になると、時間ＴＳ３ａで、ＰＭＯＳトランジスタＰ６がオンして比較電圧Ｖａを上昇させ、基準電圧Ｖｒｅｆが比較電圧Ｖａよりも低くなる。時間ＴＳ３ａから遅延時間ｔｄｅｌａｙの間、ノードＦＬ１はＨＩＧＨ（ＶＤＤレベル）であり、スタートアップ信号ＳＴの遅延信号ＳＴ＿ＤＬＹはＬＯＷ（ＧＮＤレベル）であるため、パワーオン・リセット信号はＨＩＧＨ（ＶＤＤレベル）である。そして、遅延時間ｔｄｅｌａｙ経過後の時間ＴＳ５で、遅延信号ＳＴ＿ＤＬＹが上昇する。ノードＦＬ１及び遅延信号ＳＴ＿ＤＬＹがＨＩＧＨ（ＶＤＤレベル）となるため、ＮＡＮＤ論理により、パワーオン・リセット信号を立ち下げる。
【０１２３】
つまり、パワーオン・リセット回路の出力である出力電圧ＶＯＵＴが出力マスク回路３ａによりマスクされるために、ＢＧＲ回路６の出力のノードｒｅｆの電位である基準電圧Ｖｒｅｆが十分安定した状態の時間ＴＳ５で、パワーオン・リセット回路の出力電圧ＶＯＵＴにＬＯＷ（ＧＮＤレベル）を出力する。
【０１２４】
以上のように、本実施の形態では、ＢＧＲ回路６のスタートアップ信号ＳＴがＨＩＧＨ（ＶＤＤレベル）を出力してから、遅延時間ｔｄｅｌａｙ経過した後、パワーオン・リセット回路の出力ＯＵＴを有効にすることとした。これにより、電源が急峻に立ち上がった場合でも、ＢＧＲ回路６の出力（基準電圧Ｖｒｅｆ）が十分安定した後に、パワーオン・リセット回路の出力である出力電圧ＶＯＵＴを変化させる。したがって、正常にパワーオン・リセット信号検出可能動作を行うことができるとともに、電源が安定した状態で内部回路をリセット動作（起動動作）させることができ、より誤動作を防ぐことができる。
【０１２５】
（実施の形態３）
以下、図面を参照して本実施の形態について説明する。本実施の形態では、パワーオン・リセット回路にて１次電源に基づいて２次電源を生成し出力する構成について説明する。
【０１２６】
図９は、本実施の形態に係る半導体装置１００の構成例を示している。図９の半導体装置１００は、実施の形態１の図２の半導体装置１００と比べて、１次電源の他に２次電源を有している。図９に示すように、半導体装置１００は、図２と同様に、パワーオン・リセット回路（ＰＯＲ回路）１０、ＣＰＵ２０、論理回路・マクロ３０を備えている。なお、本実施の形態に限らずその他の実施の形態（実施の形態４や５など）においても、図９の半導体装置の構成としてもよい。
【０１２７】
例えば、半導体装置１００の外部端子を介して、もしくは、半導体装置１００の内部の電源から１次電源（ＶＤＤ）が入力され、パワーオン・リセット回路１０に１次電源が供給され、ＣＰＵ２０、論理回路・マクロ３０にパワーオン・リセット回路１０から生成された２次電源が供給される。
【０１２８】
パワーオン・リセット回路１０は、ＲＥＧＯＵＴ用配線Ｌ３により２次電源配線と接続されており、ＲＥＧＯＵＴ用配線Ｌ３を介して２次電源電圧Ｖｒｅｇｏｕｔ（出力ＲＥＧＯＵＴの電圧）としてＣＰＵ２０及び論理回路・マクロ３０へ供給される。パワーオン・リセット回路１０は、ＯＵＴ用配線Ｌ２によりＣＰＵ２０及び論理回路・マクロ３０と接続されており、ＯＵＴ用配線Ｌ２を介してパワーオン・リセット信号がＣＰＵ２０及び論理回路・マクロ３０へ供給される。また、パワーオン・リセット回路１０の基準電圧Ｖｒｅｆを、ｒｅｆ用配線Ｌ１によりＣＰＵ２０及び論理回路・マクロ３０と接続し、ｒｅｆ用配線Ｌ１を介して基準電圧ＶｒｅｆがＣＰＵ２０及び論理回路・マクロ３０へ供給することも可能であり、使用する場合もある。本実施の形態においても、図２の半導体装置と同様、パワーオン・リセット回路１０により正確にパワーオン・リセット信号が生成されるため、瞬低時などでもＣＰＵ２０及び論理回路・マクロ３０の初期化を確実に行うことができ、誤動作を防止することができる。
【０１２９】
図１０は、本実施の形態に係るパワーオン・リセット回路１０の構成を示している。実施の形態２との差異を説明すると、本実施の形態に係るパワーオン・リセット回路１０は、実施の形態２の図６の構成に加えて、２次電源生成部９を備えている。
【０１３０】
２次電源生成部９は、ＢＧＲ回路６の基準電圧Ｖｒｅｆに基づいて２次電源（Ｖｒｅｇｏｕｔ）を生成し、出力端子ＲＥＧＯＵＴへ出力する。２次電源生成部９は、オペアンプ８と抵抗素子ＲＳ１、ＲＳ２及びＲＳ３で構成されている。
【０１３１】
オペアンプ８は、正入力端がノードｒｅｆに接続され、負入力端がノードＦＢと抵抗ＲＳ１を介してオペアンプの出力端とフィードバック接続され、さらに出力端は出力端子ＲＥＧＯＵＴに接続されている。
【０１３２】
出力端子ＲＥＧＯＵＴとＧＮＤとの間には、抵抗素子ＲＳ１、ＲＳ２、ＲＳ３が直列接続されている。出力端子ＲＥＧＯＵＴは抵抗素子ＲＳ１の一端に接続され、抵抗素子ＲＳ１の他端はノードＦＢに接続されている。ノードＦＢは、オペアンプ８の負入力端に接続されると共に、抵抗素子ＲＳ２の一端にも接続されている。抵抗素子ＲＳ２の他端は、ノードＤを介して抵抗素子ＲＳ３の一端に接続されており、抵抗素子ＲＳ３の他端はＧＮＤに接続されている。
【０１３３】
抵抗素子ＲＳ１、ＲＳ２及びＲＳ３は、２次電源を生成する帰還抵抗である。スタートアップ動作を遮断するＰＭＯＳトランジスタＰ６のゲートは、帰還抵抗素子ＲＳ２及びＲＳ３の分割点であるノードＤに接続される。また、オペアンプ８は、一般的に用いられるボルテージ・フォロワを用いている。
【０１３４】
すなわち、２次電源生成部９の抵抗素子ＲＳ２及びＲＳ３がＳＷ電位生成部４ａを構成する。２次電源電圧Ｖｒｅｇｏｕｔを抵抗素子ＲＳ２及びＲＳ３により分圧した分圧電圧によって、ＰＭＯＳトランジスタＰ６を制御する。実施の形態２の図８Ａ〜図８Ｄと同様に、ノードＤは安定した電圧に設定されるため、スタートアップの遮断およびパワーオン・リセット信号検出可能動作は同じになる。
【０１３５】
図６の実施の形態２に対し、ＢＧＲ回路６の出力を増幅し２次電源電圧Ｖｒｅｇｏｕｔを生成するオペアンプ８および帰還抵抗素子ＲＳ１，ＲＳ２，ＲＳ３を元々備えている構成に対しては、抵抗素子の増加、消費電流の増加は全く無い。
【０１３６】
以上のように、本実施の形態では、実施の形態２の構成に対し、２次電源生成部を加えることで、１次電源に基づいて２次電源を生成する構成とした。これにより、２次電源を生成する電源回路においても、実施の形態１及び２と同様に、正常にパワーオン・リセット信号検出可能動作を行うことができ、また、電源が安定した状態でパワーオン・リセット信号を生成することができる。さらに、２次電源に基づいてスイッチＳＷ５（ＰＭＯＳトランジスタＰ６）を制御することとしたため、１次電源と２次電源に遅延等がある場合でも、２次電源に基づいて比較電圧やスタートアップ動作を制御できるため、精度よくパワーオン・リセット信号を生成することができる。
【０１３７】
（実施の形態４）
以下、図面を参照して本実施の形態について説明する。図１１は、本実施の形態に係るパワーオン・リセット回路１０の構成を示している。実施の形態３との差異を説明すると、本実施の形態に係るパワーオン・リセット回路１０は、実施の形態３の図１０の構成と比べて、パワーオン・リセット検出用コンパレータ３の正入力端を、２次電源生成部９の帰還抵抗の分割点であるノードＦ２に接続し、パワーオン・リセット検出用コンパレータ３の負入力端をＢＧＲ６のノードｒｅｆに接続する。また、本実施の形態では、ノードＡにおける比較電圧Ｖａは不要であるため、図１０における抵抗素子Ｒ３及びＲ４に代えて、抵抗素子Ｒ３４を備えている。
【０１３８】
２次電源生成部９は、図１０の抵抗素子ＲＳ１に代えて、抵抗素子ＲＳ１１及びＲＳ１２を有しており、オペアンプ８と抵抗素子ＲＳ１１、ＲＳ１２、ＲＳ２及びＲＳ３で構成されている。  オペアンプ８は、正入力端がノードｒｅｆに接続され、負入力端がノードＦＢと抵抗素子Ｒ１２，１１を介して出力端とフィードバック接続され、さらに出力端は出力端子ＲＥＧＯＵＴに接続されている。
【０１３９】
出力端子ＲＥＧＯＵＴとＧＮＤとの間には、抵抗素子ＲＳ１１、ＲＳ１２、ＲＳ２、ＲＳ３が直列接続されている。出力端子ＲＥＧＯＵＴは抵抗素子ＲＳ１１の一端に接続され、抵抗素子ＲＳ１１の他端はノードＦ２を介して抵抗素子ＲＳ１２の一端に接続されている。抵抗素子ＲＳ１２の他端は、ノードＦＢを介して抵抗素子ＲＳ２の一端に接続され、抵抗素子ＲＳ２の他端はノードＤを介して抵抗素子ＲＳ３の一端に接続されており、抵抗素子ＲＳ３の他端はＧＮＤに接続されている。
【０１４０】
抵抗素子ＲＳ１１、ＲＳ１２、ＲＳ２及びＲＳ３は、２次電源を生成する帰還抵抗である。スタートアップ動作を遮断するＰＭＯＳトランジスタＰ６のゲートは、帰還抵抗素子ＲＳ２及びＲＳ３で構成されるＳＷ電位生成部４ａの分割点であるノードＤに接続される。また、オペアンプ８は、一般的に用いられるボルテージ・フォロワを用いている。コンパレータ３の正入力端を、２次電源生成部９の帰還抵抗の分割点であるノードＦ２に接続する。
【０１４１】
本実施の形態では、抵抗素子ＲＳ１１及びＲＳ１２の間のノードＦ２の電圧Ｖｆ２が比較電圧であり、コンパレータ３によってノードＦ２の電圧Ｖｆ２と基準電圧Ｖｒｅｆが比較される。すなわち、抵抗素子ＲＳ１１、ＲＳ１２、ＲＳ２及びＲＳ３は、比較電圧を生成する比較電圧生成部ともいえる。
【０１４２】
Ｖｒｅｆ接点と、ＲＥＧＯＵＴ接点についている安定化容量値の違いから、ＶＤＤの落ち込みの影響は同様に発生するが、ＲＥＧＯＵＴのほうがＶｒｅｆより滑らかになるため、Ｖｒｅｆの方が電源傾きは急峻となる。例えば、一般的に、出力端子ＲＥＧＯＵＴの負荷容量は、ノードｒｅｆよりも１０倍程度であるが、その他任意の容量でもよい。
【０１４３】
パワーオン・リセット回路１０における各素子の設定例を説明する。なお、各素子の設定値や比率は、比率は適度に変更してもよい。
【０１４４】
例えば、基準電圧生成部１及びスタートアップ回路２におけるＰＭＯＳトランジスタのミラー比を、Ｐ５：Ｐ１：Ｐ２：Ｐ３＝１：１：１：２とする。各抵抗の抵抗値を、Ｒ３４＝２５０ＭΩ、Ｒ１＝５．４ＭΩ、Ｒ２＝３２．４ＭΩとする。このミラー比及び抵抗値により、基準電圧Ｖｒｅｆを所望の値に設定することができる。
【０１４５】
ＰＭＯＳトランジスタＰ４のサイズは、Ｌ（チャネル長）をＮＭＯＳトランジスタＮ１のＬよりも長く（Ｌを太く）することが好ましい。スタートアップ時に、ＰＭＯＳトランジスタＰ４がオンしてノードＣへＶＤＤ電位を供給し、さらに、ＮＭＯＳトランジスタＮ１がオンしてノードＶの電位をＧＮＤへ引き込むことから、トランジスタの駆動能力比をＰ４＜Ｎ１とするために、ＰＭＯＳトランジスタＰ４のＬを長くする。
【０１４６】
また、２次電源生成部９における各抵抗の抵抗比を、ＲＳ３：ＲＳ２：ＲＳ１２：ＲＳ１１＝３：４：３：３とする。この抵抗比により、コンパレータ３に入力される比較電圧及びスイッチＳＷ５を切り替える動作電圧を所望の値に設定することができる。
【０１４７】
図１２Ａ〜図１２Ｄは、本実施の形態に係るパワーオン・リセット回路１０における瞬低時の動作波形である。図１２Ａ〜図１２Ｄは、実施の形態２の図８Ａ〜図８Ｄと同様に、ＶＤＤがＧＮＤレベルより浮いたレベルまで急速に低下し、その後、元の電圧に急速に復帰する場合の動作である。なお、本実施の形態における、図４Ａ〜図４Ｃのような通常の傾きで電源降下／復旧した場合の動作は、図１２Ａ〜図１２Ｄと同様のため説明を省略する。
【０１４８】
図１２Ａ〜図１２Ｄにおいて、Ｖｒｅｇｏｕｔは、２次電源生成部９のオペアンプ８から２次電源として出力される２次電源電圧である。なお、実際には、コンパレータ３は、基準電圧ＶｒｅｆとノードＦ２の電圧Ｖｆ２とを比較するが、ここでは、２次電源電圧ＶｒｅｇｏｕｔとＶｒｅｇｏｕｔを分圧した電圧Ｖｆ２とは同じ電圧として、２次電源電圧Ｖｒｅｇｏｕｔと基準電圧Ｖｒｅｆの大小関係に着目して説明する。
【０１４９】
まず、時間ＴＳ０は、ＶＤＤが一定で低下していない状態である。基準電圧Ｖｒｅｆが２次電源電圧Ｖｒｅｇｏｕｔよりも大きいため（図１２Ｂ）、コンパレータ３は、比較結果電圧Ｖｆｌ１にＨＩＧＨ（ＶＤＤレベル）を出力する（図１２Ｃ）。また、スタートアップ制御電圧Ｖｓｔの遅延信号Ｖｓｔ＿ｄｌｙは抵抗素子Ｒ３４により生じる電圧である（図１２Ａ）。したがって、ＮＡＮＤ回路ＮＡ１は、比較結果電圧Ｖｆｌ１がＨＩＧＨ（ＶＤＤレベル）であり遅延信号Ｖｓｔ＿ｄｌｙがＨＩＧＨ（ＶＤＤレベル）であるため、パワーオン・リセット信号である出力電圧ＶＯＵＴにＬＯＷ（ＧＮＤレベル）を出力する（図１２Ｄ）。
【０１５０】
続いて、時間ＴＳ１にＶＤＤが急峻に低下し始める。図１２Ａ〜図１２Ｄと同様に、電源電圧ＶＤＤが急峻に低下するため、電源電圧ＶＤＤの低下に伴って、スタートアップ制御電圧Ｖｓｔが急峻に低下するとともに、基準電圧Ｖｒｅｆも低下する。そうすると、２次電源電圧Ｖｒｅｇｏｕｔも低下する（図１２Ｂ）。電源電圧ＶＤＤとともに比較結果電圧Ｖｆｌ１も低下し、比較結果電圧Ｖｆｌ１はＨＩＧＨ（ＶＤＤレベル）であり、遅延信号Ｖｓｔ＿ｄｌｙもＨＩＧＨ（ＶＤＤレベル）であるため、ＮＡＮＤ回路ＮＡ１はパワーオン・リセット信号である出力電圧ＶＯＵＴにＬＯＷ（ＧＮＤレベル）を出力し続ける（図１２Ｄ）。
【０１５１】
続いて、ＶＤＤが低下し続けると、２次電源電圧Ｖｒｅｇｏｕｔも低下するため、時間ＴＳ１ａで、ノードＤの電圧ＶＤがＰＭＯＳトランジスタＰ６の閾値より小さくなるため、ＰＭＯＳトランジスタＰ６が遮断し、スタートアップ制御電圧ＶｓｔはＬＯＷ（ＧＮＤレベル）となる（図１２Ａ）。また、２次電源電圧Ｖｒｅｇｏｕｔは緩やかに低下し、基準電圧Ｖｒｅｆの方が急峻に低下するため、時間ＴＳ１ａで、基準電圧Ｖｒｅｆと２次電源電圧Ｖｒｅｇｏｕｔの大小関係が逆転する（図１２Ｂ）。そうすると、２次電源電圧Ｖｒｅｇｏｕｔより基準電圧Ｖｒｅｆの電圧が低くなるため、コンパレータ３は、比較結果電圧Ｖｆｌ１をＬＯＷ（ＧＮＤレベル）に立ち下げる（図１２Ｃ）。したがって、ＮＡＮＤ回路ＮＡ１は、比較結果電圧Ｖｆｌ１がＬＯＷ（ＧＮＤレベル）であり、遅延信号Ｖｓｔ＿ｄｌｙがＨＩＧＨ（ＶＤＤレベル）であるため、パワーオン・リセット信号である出力電圧ＶＯＵＴをＨＩＧＨ（ＶＤＤレベル）に立ち上げる（図１２Ｄ）。
【０１５２】
続いて、時間ＴＳ２で、ＶＤＤが落ち込み下限（ＧＮＤレベルより浮いたレベル）となる。２次電源電圧Ｖｒｅｇｏｕｔより基準電圧Ｖｒｅｆの電圧が低いためコンパレータ３の比較結果電圧Ｖｆｌ１は、ＬＯＷ（ＧＮＤレベル）のままである（図１２Ｃ）。比較結果電圧Ｖｆｌ１がＬＯＷ（ＧＮＤレベル）であり、遅延信号Ｖｓｔ＿ｄｌｙはＨＩＧＨ（ＶＤＤレベル）のままであるため、ＮＡＮＤ回路ＮＡ１は、パワーオン・リセット信号である出力電圧ＶＯＵＴにＨＩＧＨ（ＶＤＤレベル）を出力し続ける（図１２Ｄ）。
【０１５３】
続いて、時間ＴＳ２ａで、スタートアンプ制御電圧Ｖｓｔの低下からｔｄｅｌａｙ経過するため、遅延信号Ｖｓｔ＿ｄｌｙが低下する（図１２Ａ）。２次電源電圧Ｖｒｅｇｏｕｔより基準電圧Ｖｒｅｆの電圧が低いためコンパレータ３の比較結果電圧Ｖｆｌ１は、ＬＯＷ（ＧＮＤレベル）のままである（図１２Ｃ）。比較結果電圧Ｖｆｌ１がＬＯＷ（ＧＮＤレベル）であり、遅延信号Ｖｓｔ＿ｄｌｙがＬＯＷ（ＧＮＤレベル）であるため、ＮＡＮＤ回路ＮＡ１は、パワーオン・リセット信号である出力電圧ＶＯＵＴにＨＩＧＨ（ＶＤＤレベル）を出力し続ける（図１２Ｄ）。
【０１５４】
続いて、時間ＴＳ３で、ＶＤＤが元のレベル（電源電圧ＶＤＤが低下していない状態）に復帰し始める。ＶＤＤとともに基準電圧Ｖｒｅｆも上昇し始め、２次電源電圧Ｖｒｅｇｏｕｔも上昇し始めるため、時間ＴＳ３ａで、ノードＤの電圧ＶＤがＰＭＯＳトランジスタＰ６の閾値以上になり、ＰＭＯＳトランジスタＰ６が導通してスタートアップ制御電圧Ｖｓｔが上昇する（図１２Ａ）。また、次電源電圧Ｖｒｅｇｏｕｔは緩やかに上昇し、基準電圧Ｖｒｅｆの方が急峻に上昇するため、時間ＴＳ３ａで、基準電圧Ｖｒｅｆと２次電源電圧Ｖｒｅｇｏｕｔの大小関係が逆転する（図１２Ｂ）。そうすると、２次電源電圧Ｖｒｅｇｏｕｔより基準電圧Ｖｒｅｆの電圧が高くなるため、コンパレータ３は、比較結果電圧Ｖｆｌ１をＨＩＧＨ（ＶＤＤレベル）に立ち上げる（図１２Ｃ）。比較結果電圧Ｖｆｌ１はＨＩＧＨ（ＶＤＤレベル）となるが、遅延信号Ｖｓｔ＿ｄｌｙがＬＯＷ（ＧＮＤレベル）のままであるため、ＮＡＮＤ回路ＮＡ１は、パワーオン・リセット信号である出力電圧ＶＯＵＴにＨＩＧＨ（ＶＤＤ）レベルを出力し続ける（図１２Ｄ）。
【０１５５】
続いて、時間ＴＳ４で電源電圧ＶＤＤが元の電圧まで上昇して一定となり、スタートアップ制御電圧Ｖｓｔ、基準電圧Ｖｒｅｆ、２次電源電圧Ｖｒｅｇｏｕｔも一定となる。２次電源電圧Ｖｒｅｇｏｕｔより基準電圧Ｖｒｅｆの電圧が高いため、比較結果電圧Ｖｆｌ１がＨＩＧＨ（ＶＤＤレベル）であるが、遅延信号Ｖｓｔ＿ｄｌｙがＬＯＷ（ＧＮＤレベル）のままであるため、ＮＡＮＤ回路ＮＡ１は、パワーオン・リセット信号である出力電圧ＶＯＵＴにＨＩＧＨ（ＶＤＤレベル）を出力し続ける（図１２Ｄ）。
【０１５６】
続いて、時間ＴＳ５で、スタートアンプ制御電圧Ｖｓｔの上昇からｔｄｅｌａｙ経過するため、遅延信号Ｖｓｔ＿ｄｌｙが上昇する（図１２Ａ）。２次電源電圧Ｖｒｅｇｏｕｔより基準電圧Ｖｒｅｆの電圧が高いため、比較結果電圧Ｖｆｌ１がＨＩＧＨ（ＶＤＤレベル）であり、遅延信号Ｖｓｔ＿ｄｌｙがＨＩＧＨ（ＶＤＤレベル）となるため、ＮＡＮＤ回路ＮＡ１は、パワーオン・リセット信号である出力電圧ＶＯＵＴをＬＯＷ（ＧＮＤレベル）に立ち下げる（図１２Ｄ）。時間ＴＳ５以降は、ＶＤＤが安定したままで、各信号も変化しないため、出力電圧ＶＯＵＴもＬＯＷ（ＧＮＤレベル）のままとなる。
【０１５７】
図１２Ａ〜図１２Ｄに示すように、パワーオン・リセット回路１０は、電源電圧が急峻に低下した場合、時間ＴＳ１ａで、２次電源電圧Ｖｒｅｇｏｕｔの分圧電圧が基準電圧Ｖｒｅｆよりも高くなると、パワーオン・リセット信号を立ち上げる。
【０１５８】
さらに、電源電圧が急峻に上昇した場合、時間ＴＳ３ａで２次電源電圧Ｖｒｅｇｏｕｔの分圧電圧が基準電圧Ｖｒｅｆよりも低くなる。時間ＴＳ３ａから遅延時間ｔｄｅｌａｙの間、ノードＦＬ１はＨＩＧＨ（ＶＤＤレベル）であり、スタートアップ信号ＳＴの遅延信号ＳＴ＿ＤＬＹはＬＯＷ（ＧＮＤレベル）であるため、パワーオン・リセット信号はＨＩＧＨ（ＶＤＤレベル）である。そして、遅延時間ｔｄｅｌａｙ経過後の時間ＴＳ５で、遅延信号ＳＴ＿ＤＬＹが低下するため、パワーオン・リセット信号を立ち下げる。
【０１５９】
以上のように、本実施の形態では、１次電源であるＶＤＤに基づいた基準電圧Ｖｒｅｆと、基準電圧Ｖｒｅｆに基づいた２次電源を分圧した電圧とを比較して、パワーオン・リセット信号を生成すようにした。これにより、２次電源が、１次電源に応じて低下した場合でも、正常に電源の低下／上昇を検出し、パワーオン・リセット信号を生成することができる。
【０１６０】
また、２次電源を生成する出力端子ＲＥＧＯＵＴには、ノードｒｅｆよりも一般的に、内部回路(論理回路、マクロ、メモリ、ＣＰＵ等)を接続するため負荷容量は重くなる。そのため図１２Ｂに示すように基準電圧Ｖｒｅｆと２次電源電圧Ｖｒｅｇｏｕｔにおいて電圧差が生じることとなる。本実施の形態では、２次電源側の電源が正常に動作できるレベルより低くなると、電源異常と判断し、内部回路に電源異常を知らせるパワーオン・リセット信号である出力電圧ＶＯＵＴにより知らせることができる。
【０１６１】
（実施の形態５）
以下、図面を参照して本実施の形態について説明する。図１３は、本実施の形態に係るパワーオン・リセット回路１０の構成を示している。本実施形態に係るパワーオン・リセット回路１０は、実施の形態４の図１１の構成に対し、基準電圧生成部１の構成が異なっている。すなわち、図１３のパワーオン・リセット回路１０は、低電圧出力のＢＧＲ回路６を用いた場合の例である。
【０１６２】
ＢＧＲ回路６の基準電圧生成部１では、図１１の抵抗素子Ｒ２に代えて、抵抗素子Ｒ２１、Ｒ２２及びＲ２３、ＰＭＯＳトランジスタＰ７を備えている。
【０１６３】
基準電圧生成部１では、ＶＤＤとＧＮＤの間にＰＭＯＳトランジスタＰ７、抵抗素子Ｒ２２及びＲ２３が直列接続されている。ＳＷ電位生成部４は、ノードｒｅｆとＧＮＤの間に直列接続された抵抗素子Ｒ２２及びＲ２３により構成されている。
【０１６４】
ＰＭＯＳトランジスタＰ７は、ソースがＶＤＤに接続され、ゲートが共通ノードＣＴに接続され、ドレインがノードｒｅｆを介して抵抗素子Ｒ２２の一端に接続されている。抵抗素子Ｒ２１は、一端がＰＭＯＳトランジスタＰ３とダイオードＤ１の間のノードＮＥＴ３に接続され、他端がノードｒｅｆに接続されている。抵抗素子Ｒ２の他端は、ノードＥを介して抵抗素子Ｒ２３の一端に接続され、抵抗素子Ｒ２３の他端はＧＮＤに接続されている。さらに、ノードＥは、ＰＭＯＳトランジスタＰ６のゲートに接続されている。
【０１６５】
また、２次電源生成部９では、図１１の抵抗素子ＲＳ２及びＲＳ３に代えて、ＲＳ１３を備えている。
【０１６６】
以上のように、本実施の形態では、ＢＧＲ回路の基準電圧生成部を低電圧出力とする構成とした。これにより、ＢＧＲ回路の基準電圧として低電圧を生成するとともに、実施の形態４等と同様に、正常に電源の低下／上昇を検出しパワーオン・リセット信号を生成することができる。
【０１６７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で 種々変更可能であることはいうまでもない。
【符号の説明】
【０１６８】
１      基準電圧生成部
２      スタートアップ回路
３      コンパレータ
３ａ    出力マスク回路
３ｂ    ＰＯＲＤ生成部
４、４ａ  ＳＷ電位生成部
５      スイッチＳＷ
６      ＢＧＲ回路
７      遅延回路
８      オペアンプ
９      ２次電源生成部
１０    パワーオン・リセット回路
１１    基準電圧生成部
１２    比較電圧生成部
１３    出力部
１４    比較電圧制御部
３０    論理回路・マクロ
１００  半導体装置
Ｐ１〜Ｐ７  ＰＭＯＳトランジスタ
Ｎ１〜Ｎ２  ＮＭＯＳトランジスタ
Ｒ１〜Ｒ６、Ｒ２１〜Ｒ２３、Ｒ３４  抵抗素子
ＲＳ１〜ＲＳ３、ＲＳ１１〜ＲＳ１３    抵抗素子
Ｃ１    容量素子
Ｄ１    ダイオード
ＮＡ１  ＮＡＮＤ回路
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図９】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１２Ｄ】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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