(57)【特許請求の範囲】
【請求項１】
記録材に画像を形成する画像形成部と、
前記画像形成部を制御する制御部とを備え、
前記制御部は、
前記画像形成部の制御に用いられるプログラムを実行する第１実行手段と、
読み書き可能であって電源を供給しなくても記憶している情報を保持することが可能な第１不揮発性メモリを備え、前記第１実行手段に第１バスを介して接続されるとともに、当該第１実行手段が起動時に実行し得る第１起動プログラムを記憶する第１主記憶手段と、
前記第１バスに接続され、前記第１実行手段と前記第１主記憶手段との間のデータの授受を制御するとともに、当該データの授受を行うために設定される第１設定条件を記憶する揮発性メモリを有する第１授受制御手段と、
前記第１実行手段と接続バスを介して接続され、前記画像形成部に出力する画像データの画像処理に用いられる他のプログラムを実行する第２実行手段と、
読み書き可能であって電源を供給しなくても記憶している情報を保持することが可能な第２不揮発性メモリを備え、前記第２実行手段に第２バスを介して接続されるとともに、前記第１実行手段が起動時に実行し得る第２起動プログラムを記憶する第２主記憶手段と、
前記第２バスに接続され、前記第２実行手段と前記第２主記憶手段との間のデータの授受を制御するとともに、当該データの授受を行うために設定される第２設定条件を記憶する不揮発性メモリを有する第２授受制御手段と、を含み、
前記第１実行手段は、
前記第１授受制御手段に対する電源の供給を維持したまま開始される第１起動処理においては、当該第１授受制御手段における前記揮発性メモリに前記第１設定条件を残存させて、当該第１授受制御手段を介して前記第１主記憶手段から読み出した前記第１起動プログラムを実行し、
前記第１授受制御手段に対する電源の供給を切断した状態から開始される第２起動処理においては、前記第２授受制御手段を介して前記第２主記憶手段から読み出した前記第２起動プログラムを実行する
ことを特徴とする画像形成装置。
【請求項２】
プログラムを実行する第１実行手段と、
読み書き可能であって電源を供給しなくても記憶している情報を保持することが可能な第１不揮発性メモリを備え、前記第１実行手段に第１バスを介して接続されるとともに、当該第１実行手段が起動時に実行し得る第１起動プログラムを記憶する第１主記憶手段と、
前記第１バスに接続され、前記第１実行手段と前記第１主記憶手段との間のデータの授受を制御するとともに、当該データの授受を行うために設定される第１設定条件を記憶する揮発性メモリを有する第１授受制御手段と、
前記第１実行手段と接続バスを介して接続され、他のプログラムを実行する第２実行手段と、
読み書き可能であって電源を供給しなくても記憶している情報を保持することが可能な第２不揮発性メモリを備え、前記第２実行手段に第２バスを介して接続されるとともに、前記第１実行手段が起動時に実行し得る第２起動プログラムを記憶する第２主記憶手段と、
前記第２バスに接続され、前記第２実行手段と前記第２主記憶手段との間のデータの授受を制御するとともに、当該データの授受を行うために設定される第２設定条件を記憶する不揮発性メモリを有する第２授受制御手段と、を含み、
前記第１実行手段は、
前記第１授受制御手段に対する電源の供給を維持したまま開始される第１起動処理においては、当該第１授受制御手段における前記揮発性メモリに前記第１設定条件を残存させて、当該第１授受制御手段を介して前記第１主記憶手段から読み出した前記第１起動プログラムを実行し、
前記第１授受制御手段に対する電源の供給を切断した状態から開始される第２起動処理においては、前記第２授受制御手段を介して前記第２主記憶手段から読み出した前記第２起動プログラムを実行する
ことを特徴とする情報処理装置。
【請求項３】
前記第１主記憶手段は、前記第１起動プログラムを記憶する第１起動プログラム記憶領域と、前記第１実行手段が前記プログラムを実行することに伴って生じるデータを記憶する第１データ記憶領域とを備え、
前記第２主記憶手段は、前記第２起動プログラムを記憶する第２起動プログラム記憶領域と、前記第２実行手段が前記他のプログラムを実行することに伴って生じるデータを記憶する第２データ記憶領域とを備えること
を特徴とする請求項２記載の情報処理装置。
【請求項４】
前記第１主記憶手段は、読み書き可能であって電源を供給しないと記憶している情報を保持することができない第１揮発性メモリをさらに備え、
前記第１揮発性メモリには、前記第１データ記憶領域が設けられることを特徴とする請求項３記載の情報処理装置。
【請求項５】
前記第１主記憶手段は、前記プログラムを記憶するプログラム記憶領域をさらに備えることを特徴とする請求項２乃至４のいずれか１項記載の情報処理装置。
【請求項６】
前記第１主記憶手段における前記第１不揮発性メモリ、前記第２主記憶手段における前記第２不揮発性メモリ、前記第２授受制御手段における前記不揮発性メモリが、それぞれ、ＭＲＡＭ、ＦｅＲＡＭ、ＰＲＡＭ、ＲｅＲＡＭのいずれかであることを特徴とする請求項２乃至５のいずれか１項記載の情報処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像形成装置および情報処理装置に関する。
【背景技術】
【０００２】
公報記載の従来技術として、通常モードと省エネモードと有する画像形成装置において、省エネ復帰要因検知モジュールを持つＡＳＩＣ内に不揮発性メモリとＤＭＡＣとを設け、ＡＳＩＣは、省エネモードへの移行時に、省エネモード時に電源の供給が停止される機能モジュールのレジスタのパラメータ及びＰＣＩｅコントローラのレジスタのパラメータを、ＡＳＩＣ内のパラメータＤＡＭＣによって、省エネモード時においても記憶内容を保持する不揮発性メモリに転送して書き込み、省エネ復帰要因検知モジュールが省エネモードからの復帰要因を検知すると、パラメータＤＡＭＣによって不揮発性メモリのパラメータを機能モジュール及びＰＣＩｅコントローラのレジスタに転送して書き戻すものが存在する（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−２１１３５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、電源の供給を維持したまま開始される起動処理、および、電源の供給を切断した状態から開始される他の起動処理を、ともに実行できるようにすることを目的とする。
【課題を解決するための手段】
【０００５】
請求項１記載の発明は、記録材に画像を形成する画像形成部と、前記画像形成部を制御する制御部とを備え、前記制御部は、前記画像形成部の制御に用いられるプログラムを実行する第１実行手段と、読み書き可能であって電源を供給しなくても記憶している情報を保持することが可能な第１不揮発性メモリを備え、前記第１実行手段に第１バスを介して接続されるとともに、当該第１実行手段が起動時に実行し得る第１起動プログラムを記憶する第１主記憶手段と、前記第１バスに接続され、前記第１実行手段と前記第１主記憶手段との間のデータの授受を制御するとともに、当該データの授受を行うために設定される第１設定条件を記憶する揮発性メモリを有する第１授受制御手段と、前記第１実行手段と接続バスを介して接続され、前記画像形成部に出力する画像データの画像処理に用いられる他のプログラムを実行する第２実行手段と、読み書き可能であって電源を供給しなくても記憶している情報を保持することが可能な第２不揮発性メモリを備え、前記第２実行手段に第２バスを介して接続されるとともに、前記第１実行手段が起動時に実行し得る第２起動プログラムを記憶する第２主記憶手段と、前記第２バスに接続され、前記第２実行手段と前記第２主記憶手段との間のデータの授受を制御するとともに、当該データの授受を行うために設定される第２設定条件を記憶する不揮発性メモリを有する第２授受制御手段と、を含み、前記第１実行手段は、前記第１授受制御手段に対する電源の供給を維持したまま開始される第１起動処理においては、当該第１授受制御手段における前記揮発性メモリに前記第１設定条件を残存させて、当該第１授受制御手段を介して前記第１主記憶手段から読み出した前記第１起動プログラムを実行し、前記第１授受制御手段に対する電源の供給を切断した状態から開始される第２起動処理においては、前記第２授受制御手段を介して前記第２主記憶手段から読み出した前記第２起動プログラムを実行することを特徴とする画像形成装置である。
【０００７】
請求項２記載の発明は、プログラムを実行する第１実行手段と、読み書き可能であって電源を供給しなくても記憶している情報を保持することが可能な第１不揮発性メモリを備え、前記第１実行手段に第１バスを介して接続されるとともに、当該第１実行手段が起動時に実行し得る第１起動プログラムを記憶する第１主記憶手段と、前記第１バスに接続され、前記第１実行手段と前記第１主記憶手段との間のデータの授受を制御するとともに、当該データの授受を行うために設定される第１設定条件を記憶する揮発性メモリを有する第１授受制御手段と、前記第１実行手段と接続バスを介して接続され、他のプログラムを実行する第２実行手段と、読み書き可能であって電源を供給しなくても記憶している情報を保持することが可能な第２不揮発性メモリを備え、前記第２実行手段に第２バスを介して接続されるとともに、前記第１実行手段が起動時に実行し得る第２起動プログラムを記憶する第２主記憶手段と、前記第２バスに接続され、前記第２実行手段と前記第２主記憶手段との間のデータの授受を制御するとともに、当該データの授受を行うために設定される第２設定条件を記憶する不揮発性メモリを有する第２授受制御手段と、を含み、前記第１実行手段は、前記第１授受制御手段に対する電源の供給を維持したまま開始される第１起動処理においては、当該第１授受制御手段における前記揮発性メモリに前記第１設定条件を残存させて、当該第１授受制御手段を介して前記第１主記憶手段から読み出した前記第１起動プログラムを実行し、前記第１授受制御手段に対する電源の供給を切断した状態から開始される第２起動処理においては、前記第２授受制御手段を介して前記第２主記憶手段から読み出した前記第２起動プログラムを実行することを特徴とする情報処理装置である。
【０００８】
請求項３記載の発明は、前記第１主記憶手段は、前記第１起動プログラムを記憶する第１起動プログラム記憶領域と、前記第１実行手段が前記プログラムを実行することに伴って生じるデータを記憶する第１データ記憶領域とを備え、前記第２主記憶手段は、前記第２起動プログラムを記憶する第２起動プログラム記憶領域と、前記第２実行手段が前記他のプログラムを実行することに伴って生じるデータを記憶する第２データ記憶領域とを備えることを特徴とする請求項２記載の情報処理装置である。
請求項４記載の発明は、前記第１主記憶手段は、読み書き可能であって電源を供給しないと記憶している情報を保持することができない第１揮発性メモリをさらに備え、前記第１揮発性メモリには、前記第１データ記憶領域が設けられることを特徴とする請求項３記載の情報処理装置である。
請求項５記載の発明は、前記第１主記憶手段は、前記プログラムを記憶するプログラム記憶領域をさらに備えることを特徴とする請求項２乃至４のいずれか１項記載の情報処理装置である。
請求項６記載の発明は、前記第１主記憶手段における前記第１不揮発性メモリ、前記第２主記憶手段における前記第２不揮発性メモリ、前記第２授受制御手段における前記不揮発性メモリが、それぞれ、ＭＲＡＭ、ＦｅＲＡＭ、ＰＲＡＭ、ＲｅＲＡＭのいずれかであることを特徴とする請求項２乃至５のいずれか１項記載の情報処理装置である。
【発明の効果】
【０００９】
請求項１記載の発明によれば、本構成を有していない場合と比較して、電源の供給を維持したまま開始される起動処理、および、電源の供給を切断した状態から開始される他の起動処理を、ともに実行することが可能になる。
請求項２記載の発明によれば、本構成を有していない場合と比較して、例えば市販されるＣＰＵを用いた場合であっても、電源の供給を切断した状態から開始される他の起動処理を実行することが可能になる。
請求項３記載の発明によれば、本構成を有していない場合と比較して、電源の供給を維持したまま開始される起動処理、および、電源の供給を切断した状態から開始される他の起動処理を、ともに実行することが可能になる。
請求項４記載の発明によれば、本構成を有していない場合と比較して、例えば市販されるＣＰＵを用いた場合であっても、電源の供給を切断した状態から開始される他の起動処理を実行することが可能になる。
請求項５記載の発明によれば、本構成を有していない場合と比較して、作業データを記憶させるためのメモリを、別途設ける必要がなくなる。
請求項６記載の発明によれば、本構成を有していない場合と比較して、より低コストで、作業データの記憶容量を増大させることができる。
請求項７記載の発明によれば、本構成を有していない場合と比較して、プログラムを記憶させるためのメモリを、別途設ける必要がなくなる。
請求項８記載の発明によれば、例えば不揮発性メモリとしてＥＥＰＲＯＭあるいはフラッシュメモリを用いた場合と比較して、不揮発性メモリとの間でのデータの授受を、より高速に行うことができる。
【図面の簡単な説明】
【００１０】
【図１】本実施の形態が適用される画像形成システムの構成の一例を示す図である。
【図２】画像形成装置に設けられた制御部の内部構成の一例を示すブロック図である。
【図３】制御部に設けられたＣＰＵおよびＡＳＩＣの内部構成の一例を示すブロック図である。
【図４】（ａ）はＣＰＵに設けられたＣＰＵ−ＲＡＭコントローラの内部構成の一例を示すブロック図であり、（ａ）はＡＳＩＣに設けられたＡＳＩＣ−ＲＡＭコントローラの内部構成の一例を示すブロック図である。
【図５】（ａ）は画像処理部に設けられたＡＳＩＣ−ＭＲＡＭモジュールの構成の一例を示すブロック図であり、（ｂ）はＡＳＩＣ−ＭＲＡＭモジュールにおけるメモリ配置の一例を示す図である。
【図６】ＣＰＵがアクセス可能なメモリマップの構成の一例を説明するための図である。
【図７】画像形成装置の起動処理を説明するためのフローチャートである。
【図８】ＡＳＩＣ−ＭＲＡＭブート時における起動処理の手順を説明するためのフローチャートである。
【図９】ＣＰＵ−ＭＲＡＭブート時における起動処理の手順を説明するためのフローチャートである。
【発明を実施するための形態】
【００１１】
以下、添付図面を参照して、本発明の実施の形態について詳細に説明する。
図１は、本実施の形態が適用される画像形成システムの構成の一例を示す図である。
この画像形成システムは、スキャン機能、プリント機能、コピー機能およびファクシミリ機能を備えた所謂複合機として動作する画像形成装置１と、画像形成装置１に接続されるネットワーク２と、ネットワーク２に接続される端末装置３と、ネットワーク２に接続されるファクシミリ装置４と、ネットワーク２に接続されるサーバ装置５とを有している。
【００１２】
ここで、ネットワーク２は、インターネット回線や電話回線等によって構成されている。また、端末装置３は、ネットワーク２を介して、画像形成装置１に画像の形成等を指示するものであり、例えばＰＣ（Personal Computer）で構成される。さらに、ファクシミリ装置４は、ネットワーク２を介して、画像形成装置１との間でファクシミリを送受信する。さらにまた、サーバ装置５は、ネットワーク２を介して、画像形成装置１との間でデータ（プログラムを含む）を送受信する。
【００１３】
また、画像形成装置１は、紙等の記録材に記録された画像を読み取る画像読取部１０と、紙等の記録材に画像を形成する画像形成部２０と、ユーザから電源のオン／オフ、スキャン機能、プリント機能、コピー機能およびファクシミリ機能を用いた動作に関連する指示を受け付けるとともに、ユーザに対してメッセージを表示するユーザインタフェース（ＵＩ）３０と、ネットワーク２を介して端末装置３、ファクシミリ装置４およびサーバ装置５との間でデータの送受信を行う送受信部４０と、これら画像読取部１０、画像形成部２０、ＵＩ３０および送受信部４０の動作を制御する制御部５０とを備えている。そして、この画像形成装置１では、画像読取部１０によってスキャン機能が実現され、画像形成部２０によってプリント機能が実現され、画像読取部１０および画像形成部２０によってコピー機能が実現され、画像読取部１０、画像形成部２０および送受信部４０によってファクシミリ機能が実現される。なお、送受信部４０は、例えばインターネット回線用のものと電話回線用のものとを、別々に設けるようにしてもかまわない。
【００１４】
図２は、図１に示す画像形成装置１に設けられた制御部５０の内部構成の一例を示すブロック図である。
本実施の形態の制御部５０は、画像形成装置１の各部の動作を制御する動作制御部５１と、画像読取部１０および画像形成部２０に関連する画像処理を実行する画像処理部５２と、動作制御部５１および画像処理部５２を接続するＰＣＩｅ（PCI Express）バス５３とを備えている。
【００１５】
これらのうち、動作制御部５１は、種々の演算を実行することによって画像形成装置１の各部を制御するＣＰＵ（Central Processing Unit：中央処理装置）５１１と、ＣＰＵ−ＲＡＭ用バス５１３を介してＣＰＵ５１１に接続されるＣＰＵ−ＭＲＡＭモジュール（ＭＲＡＭ）６１およびＣＰＵ−ＤＲＡＭモジュール（ＤＲＡＭ）６２とを備えている。以下の説明においては、ＣＰＵ５１１に接続される、ＣＰＵ−ＭＲＡＭモジュール６１およびＣＰＵ−ＤＲＡＭモジュール６２を、まとめてメインメモリ５１２と称することがある。そして、動作制御部５１では、ＣＰＵ５１１が、第１主記憶手段の一例としてのメインメモリ５１２に対し、直接にデータを読み書きするように構成されている。
【００１６】
ここで、ＣＰＵ−ＭＲＡＭモジュール６１は、メモリデバイスとしてＭＲＡＭ（Magnetoresistive RAM）を備えており、電源を供給しなくても、記憶している情報を保持することが可能な第１不揮発性メモリとして機能している。一方、ＣＰＵ−ＤＲＡＭモジュール６２は、メモリデバイスとしてＤＲＡＭ（Dynamic RAM）を備えており、電源を供給しないと、記憶している情報を保持することができない第１揮発性メモリとして機能している。そして、本実施の形態では、ＣＰＵ−ＭＲＡＭモジュール６１およびＣＰＵ−ＤＲＡＭモジュール６２が、ＣＰＵ−ＲＡＭ用バス５１３に設定された共通のクロック周波数（メモリクロック）にてデータの読み書きを行う。したがって、ＣＰＵ−ＭＲＡＭモジュール６１は、ＣＰＵ−ＤＲＡＭモジュール６２と同等の読み書き性能を有していることになる。それゆえ、ＣＰＵ−ＭＲＡＭモジュール６１は、ＵＶ−ＥＰＲＯＭ（Ultra-Violet Erasable Programmable ROM）、ＥＥＰＲＯＭ（Electrically Erasable Programmable ROM）、あるいはフラッシュメモリなどの不揮発性メモリに比べて、より高速にデータの読み書きを行う。なお、本実施の形態のＣＰＵ−ＤＲＡＭモジュール６２は、例えばＤＤＲ２−ＳＤＲＡＭ（Double-Data-Rate2 Synchronous Dynamic Random Access Memory）で構成されている。
【００１７】
また、画像処理部５２は、種々の演算を実行することによって、画像読取部１０から入力される画像データおよび画像形成部２０に出力する画像データに処理を施すＡＳＩＣ（Application Specific Integrated Circuit）５２１と、ＡＳＩＣ−ＲＡＭ用バス５２３を介してＡＳＩＣ５２１に接続されるメインメモリ５２２とを備えている。ここで、画像処理部５２に設けられる、第２主記憶手段の一例としてのメインメモリ５２２は、上述したＣＰＵ−ＭＲＡＭモジュール６１と同じ構成を有する、第２不揮発性メモリの一例としてのＡＳＩＣ−ＭＲＡＭモジュール（ＭＲＡＭ）９１を備えている。
【００１８】
さらに、動作制御部５１と画像処理部５２とを接続する接続バスの一例としてのＰＣＩｅバス５３は、ＰＣＩ  ＥＸｐｒｅｓｓ規格に準拠した送受信を行うことで、制御部５０において、動作制御部５１に設けられたＣＰＵ５１１と、画像処理部５２に設けられたＡＳＩＣ５２１とを接続している。この例において、ＡＳＩＣ５２１は、ＣＰＵ５１１からＰＣＩｅバス５３を介して受けた指示に基づいて、各種画像処理を実行するようになっている。
【００１９】
図３は、図２に示す制御部５０に設けられたＣＰＵ５１１およびＡＳＩＣ５２１の内部構成の一例を示すブロック図である。
【００２０】
まず、ＣＰＵ５１１の内部構成について説明する。
ＣＰＵ５１１は、プログラムにしたがって種々の演算を実行する第１実行手段の一例としてのＣＰＵコア７１と、ＣＰＵコア７１とメインメモリ５１２（ＣＰＵ−ＭＲＡＭモジュール６１およびＣＰＵ−ＤＲＡＭモジュール６２）との間でのデータの送受信を制御するＣＰＵ−ＲＡＭコントローラ７２とを備えている。また、ＣＰＵ５１１は、ＣＰＵコア７１と外部（例えばＡＳＩＣ５２１）との間でのデータの送受信を制御するＣＰＵ／ＰＣＩｅインタフェース７５と、ＣＰＵコア７１とメインメモリ５１２（ＣＰＵ−ＭＲＡＭモジュール６１およびＣＰＵ−ＤＲＡＭモジュール６２）との間でのデータの送受信を制御するＣＰＵ−Ｉ２Ｃコントローラ７６とを備えている。さらに、ＣＰＵ５１１は、ＣＰＵ５１１の内部において、これらＣＰＵコア７１、ＣＰＵ−ＲＡＭコントローラ７２、ＣＰＵ／ＰＣＩｅインタフェース７５およびＣＰＵ−Ｉ２Ｃコントローラ７６を相互に接続するＣＰＵ内部バス７７を有している。
【００２１】
ここで、第１バスの一例としてのＣＰＵ−ＲＡＭ用バス５１３は、ＣＰＵ−ＲＡＭコントローラ７２に接続されるメモリバス５１３ａと、ＣＰＵ−Ｉ２Ｃコントローラ７６に接続されるＩ２Ｃバス５１３ｂとを有している。そして、メモリバス５１３ａにおけるデータの転送速度は、Ｉ２Ｃバス５１３ｂにおけるデータの転送速度よりも高速である。
【００２２】
続いて、ＡＳＩＣ５２１の内部構成について説明する。
ＡＳＩＣ５２１は、プログラムにしたがって種々の演算を実行する第２実行手段の一例としてのＡＳＩＣコア８１と、ＡＳＩＣコア８１とメインメモリ５２２（ＡＳＩＣ−ＭＲＡＭモジュール９１）との間でのデータの送受信を制御するＡＳＩＣ−ＲＡＭコントローラ８２と、ＡＳＩＣコア８１と外部（例えばＣＰＵ５１１）との間でのデータの送受信を制御するＡＳＩＣ／ＰＣＩｅインタフェース８５と、ＡＳＩＣコア８１とメインメモリ５２２（ＡＳＩＣ−ＭＲＡＭモジュール９１）との間でのデータの送受信を制御するＡＳＩＣ−Ｉ２Ｃコントローラ８６とを備えている。また、ＡＳＩＣ５２１は、ＡＳＩＣ５２１の内部において、これらＡＳＩＣコア８１、ＡＳＩＣ−ＲＡＭコントローラ８２、ＡＳＩＣ／ＰＣＩｅインタフェース８５およびＡＳＩＣ−Ｉ２Ｃコントローラ８６を相互に接続するＡＳＩＣ内部バス８７を有している。
【００２３】
ここで、第２バスの一例としてのＡＳＩＣ−ＲＡＭ用バス５２３は、ＡＳＩＣ−ＲＡＭコントローラ８２に接続されるメモリバス５２３ａと、ＡＳＩＣ−Ｉ２Ｃコントローラ８６に接続されるＩ２Ｃバス５２３ｂとを有している。そして、メモリバス５２３ａにおけるデータの転送速度は、Ｉ２Ｃバス５２３ｂにおけるデータの転送速度よりも高速である。
【００２４】
図４（ａ）は、図３に示すＣＰＵ５１１に設けられたＣＰＵ−ＲＡＭコントローラ７２の内部構成の一例を示すブロック図であり、図４（ｂ）は、図３に示すＡＳＩＣ５２１に設けられたＡＳＩＣ−ＲＡＭコントローラ８２の内部構成の一例を示すブロック図である。
【００２５】
図４（ａ）に示すように、第１授受制御手段の一例としてのＣＰＵ−ＲＡＭコントローラ７２は、ＣＰＵ内部バス７７との間でのデータの送受信を制御する内部バスインタフェース７２１と、内部バスインタフェース７２１に接続されるとともに、メモリバス５１３ａとの間でのデータの送受信を制御するメモリバスインタフェース７２２とを備えている。また、このＣＰＵ−ＲＡＭコントローラ７２は、メモリバス５１３ａを介してＣＰＵ−ＲＡＭコントローラ７２およびメインメモリ５１２（図２参照）を接続した際のデータの送受信条件を最適化するためのトレーニングシーケンスを実行するトレーニング実行回路７２３と、トレーニング実行回路７２３によるトレーニングシーケンスの結果に基づいて得られ、メモリバスインタフェース７２２に対して設定される各種設定値（以下では、レジスタ設定値と呼ぶ：第１設定条件に対応）を記憶する揮発性設定レジスタ７２４とを備えている。
【００２６】
また、図４（ｂ）に示すように、第２授受制御手段の一例としてのＡＳＩＣ−ＲＡＭコントローラ８２は、ＡＳＩＣ内部バス８７との間でのデータの送受信を制御する内部バスインタフェース８２１と、内部バスインタフェース８２１に接続されるとともに、メモリバス５２３ａとの間でのデータの送受信を制御するメモリバスインタフェース８２２とを備えている。また、このＡＳＩＣ−ＲＡＭコントローラ８２は、メモリバス５２３ａを介してＡＳＩＣ−ＲＡＭコントローラ８２およびメインメモリ５２２（図２参照）を接続した際のデータの送受信条件を最適化するためのトレーニングシーケンスを実行するトレーニング実行回路８２３と、トレーニング実行回路８２３によるトレーニングシーケンスの結果に基づいて得られ、メモリバスインタフェース８２２に対して設定される各種設定値（以下では、レジスタ設定値と呼ぶ：第２設定条件に対応）を記憶する不揮発性設定レジスタ８２４とを備えている。
【００２７】
このように、本実施の形態では、ＣＰＵ−ＲＡＭコントローラ７２およびＡＳＩＣ−ＲＡＭコントローラ８２が、殆ど同じ構成を備えている。ただし、ＣＰＵ−ＲＡＭコントローラ７２が揮発性設定レジスタ７２４を有しているのに対し、ＡＳＩＣ−ＲＡＭコントローラ８２は不揮発性設定レジスタ８２４を有している点が異なっている。
【００２８】
ここで、ＣＰＵ−ＲＡＭコントローラ７２に設けられる揮発性設定レジスタ７２４は、例えばＳＲＡＭ（Static Random Access Memory）で構成されており、電源を供給しないと、記憶している情報を保持することができない揮発性メモリとして機能している。一方、ＡＳＩＣ−ＲＡＭコントローラ８２に設けられる不揮発性設定レジスタ８２４は、上述したＡＳＩＣ−ＭＲＡＭモジュール９１（図３参照）と同じＭＲＡＭによって構成されており、電源を供給しなくても、記憶している情報を保持することが可能な不揮発性メモリとして機能している。
【００２９】
図５（ａ）は、図２に示す画像処理部５２に設けられたＡＳＩＣ−ＭＲＡＭモジュール９１の構成の一例を示すブロック図であり、図５（ｂ）は、ＡＳＩＣ−ＭＲＡＭモジュール９１におけるメモリ配置の一例を示す図である。
【００３０】
まず、図５（ａ）を参照しつつ、ＡＳＩＣ−ＭＲＡＭモジュール９１の内部構成について説明する。
ＡＳＩＣ−ＭＲＡＭモジュール９１は、ＡＳＩＣ５２１が実行するプログラムやプログラムの実行に伴って発生した作業データ、さらには、ＣＰＵ５１１が実行するプログラム等を記憶するＭＲＡＭ汎用記憶部９１１と、ＡＳＩＣ−ＭＲＡＭモジュール９１の特性情報（使用可能な最大クロック周波数や信号タイミングなど）を含むＳＰＤ（Serial Presence Detect）を記憶するＭＲＡＭＳＰＤ記憶部９１２と、ＡＳＩＣ−ＭＲＡＭモジュール９１の動作モードを記憶するＭＲＡＭモード記憶部９１３とを備える。また、ＡＳＩＣ−ＭＲＡＭモジュール９１は、メモリバス５２３ａを介してＡＳＩＣ−ＲＡＭコントローラ８２（図３参照）との間でデータの授受を行うとともに、Ｉ２Ｃバス５２３ｂを介してＡＳＩＣ−Ｉ２Ｃコントローラ８６（図３参照）との間でデータの授受を行い、さらに、ＭＲＡＭ汎用記憶部９１１、ＭＲＡＭＳＰＤ記憶部９１２およびＭＲＡＭモード記憶部９１３に対するデータの読み書きを制御するＭＲＡＭ内部コントローラ９１４を備える。
【００３１】
ここで、ＭＲＡＭ内部コントローラ９１４は、メモリバス５２３ａとＭＲＡＭ汎用記憶部９１１との間でのデータの送受信を制御し、且つ、Ｉ２Ｃバス５２３ｂとＭＲＡＭＳＰＤ記憶部９１２およびＭＲＡＭモード記憶部９１３との間でのデータの送受信を制御する。
【００３２】
この例において、ＭＲＡＭ汎用記憶部９１１、ＭＲＡＭＳＰＤ記憶部９１２およびＭＲＡＭモード記憶部９１３は、それぞれ、ＭＲＡＭによって構成される。ただし、これに限られるものではなく、上述したメモリバス５２３ａとＩ２Ｃバス５２３ｂとの転送速度の違いを考慮し、ＭＲＡＭ汎用記憶部９１１をＭＲＡＭによって構成する一方、ＭＲＡＭＳＰＤ記憶部９１２およびＭＲＡＭモード記憶部９１３については、例えばＥＥＰＲＯＭによって構成してもかまわない。
【００３３】
なお、動作制御部５１に設けられたＣＰＵ−ＭＲＡＭモジュール６１（図３参照）も、上述したＡＳＩＣ−ＭＲＡＭモジュール９１と同じ構成を有している。また、動作制御部５１に設けられたＣＰＵ−ＤＲＡＭモジュール６２は、汎用記憶部がＭＲＡＭではなくＤＲＡＭで構成されている点を除けば、基本的に上述したＡＳＩＣ−ＭＲＡＭモジュール９１と同じ構成を有している。
【００３４】
続いて、図５（ｂ）を参照しつつ、ＡＳＩＣ−ＭＲＡＭモジュール９１におけるメモリ配置について説明する。
本実施の形態において、画像処理部５２に設けられるＡＳＩＣ−ＭＲＡＭモジュール９１全体（ＭＲＡＭ汎用記憶部９１１）としての記憶領域Ａ００は、動作制御部５１に設けられたＣＰＵ５１１によって使用されるＣＰＵ使用領域Ａ０１と、画像処理部５２に設けられたＡＳＩＣ５２１によって使用されるＡＳＩＣ使用領域Ａ０２（第２データ記憶領域に対応）とを有している。ここで、ＣＰＵ使用領域Ａ０１は、ＣＰＵ５１１が直接アクセスできる一方、ＡＳＩＣ５２１が直接アクセスできない領域であり、ＡＳＩＣ使用領域Ａ０２は、ＡＳＩＣ５２１が直接アクセスできる一方、ＣＰＵ５１１が直接アクセスできない領域である。
【００３５】
図６は、本実施の形態のＣＰＵ５１１がアクセス可能なメモリマップの構成の一例を説明するための図である。動作制御部５１に設けられたＣＰＵ５１１は、このメモリマップに基づいて、メインメモリ５１２に対するデータの読み書きを行う。
【００３６】
図６に示すメモリマップにおいて、全体としての記憶領域Ａ０は、基本的にＲＯＭとして使用されるＲＯＭ領域Ａ１と、基本的にＲＡＭとして使用されるＲＡＭ領域Ａ２とを含んでいる。本実施の形態では、ＡＳＩＣ−ＭＲＡＭモジュール９１とＣＰＵ−ＭＲＡＭモジュール６１とに跨ってＲＯＭ領域Ａ１が配置され、ＣＰＵ−ＭＲＡＭモジュール６１とＣＰＵ−ＤＲＡＭモジュール６２とに跨ってＲＡＭ領域Ａ２が配置されている。これらのうち、ＲＯＭ領域Ａ１は、ＡＳＩＣ−ＭＲＡＭモジュール９１側のＣＰＵ使用領域Ａ０１に配置される第１ＲＯＭ領域Ａ１１と、ＣＰＵ−ＭＲＡＭモジュール６１側に配置される第２ＲＯＭ領域Ａ１２とを有している。一方、ＲＡＭ領域Ａ２は、ＣＰＵ−ＭＲＡＭモジュール６１側に配置される第１ＲＡＭ領域Ａ２１と、ＣＰＵ−ＤＲＡＭモジュール６２側に配置される第２ＲＡＭ領域Ａ２２とを有している。
【００３７】
ＲＯＭ領域Ａ１を構成する第１ＲＯＭ領域Ａ１１は、第１リセットベクタ格納領域Ａ１１１を有している。第１リセットベクタ格納領域Ａ１１１は、画像形成装置１を起動するにあたり、動作制御部５１においてＣＰＵ５１１（図２参照）が実行するプログラムである、第１ＩＰＬ（ＩＰＬ：Initial Program Loader）を格納する。
【００３８】
一方、第１ＲＯＭ領域Ａ１１とともにＲＯＭ領域Ａ１を構成する第２ＲＯＭ領域Ａ１２は、第２リセットベクタ格納領域Ａ１２１と、プログラム格納領域Ａ１２２とを有している。これらのうち、第２リセットベクタ格納領域Ａ１２１は、画像形成装置１を起動するにあたり、動作制御部５１においてＣＰＵ５１１が実行するプログラムである、第２ＩＰＬを格納する。また、プログラム記憶領域の一例としてのプログラム格納領域Ａ１２２は、起動処理の完了後に、ＣＰＵ５１１が実行するプログラムファイルを格納する。
【００３９】
また、本実施の形態では、画像処理部５２のＡＳＩＣ−ＭＲＡＭモジュール９１に配置された第１リセットベクタ格納領域Ａ１１１（第２起動プログラム記憶領域に対応）に第１ＩＰＬ（第２起動プログラムに対応）が格納されており、動作制御部５１のＣＰＵ−ＭＲＡＭモジュール６１に配置された第２リセットベクタ格納領域Ａ１２１（第１起動プログラム記憶領域に対応）に第２ＩＰＬ（第１起動プログラムに対応）が格納されている。そして、本実施の形態では、後述するように、画像形成装置１を起動するためにＣＰＵ５１１のリセットが実行された後に、これら第１ＩＰＬおよび第２ＩＰＬのいずれか一方が、選択的に実行されるようになっている。
【００４０】
他方、この例において、ＲＡＭ領域Ａ２を構成する第１ＲＡＭ領域Ａ２１および第２ＲＡＭ領域Ａ２２は、ＣＰＵ５１１によるプログラムの実行に伴って発生するデータや、ＣＰＵ５１１による処理に伴って、画像形成装置１の各構成要素に対して出力される指示に関するデータなどを、一時的に格納する第１データ記憶領域の一例としての作業領域Ａ２００として用いられる。このように、本実施の形態では、記憶方式が異なる２つのメモリ（ＣＰＵ−ＭＲＡＭモジュール６１の一部の領域およびＣＰＵ−ＤＲＡＭモジュール６２のすべての領域）によってＲＡＭ領域Ａ２（作業領域Ａ２００）が構成されている。そして、ＣＰＵ５１１は、ＣＰＵ−ＭＲＡＭモジュール６１側に配置される第１ＲＡＭ領域Ａ２１およびＣＰＵ−ＤＲＡＭモジュール６２側に配置される第２ＲＡＭ領域Ａ２２を、一まとまりのＲＡＭ領域Ａ２として扱う。
【００４１】
図７は、図１等に示す画像形成装置１の起動処理を説明するためのフローチャートである。なお、この起動処理は、制御部５０（より具体的には、動作制御部５１におけるＣＰＵ５１１）にリセット指示が入力されたときに実行される。なお、このようなリセット指示としては、電源の切断を伴うものと、電源の切断を伴わないものとがある。ここで、前者のように、電源の切断を伴うリセット指示（例えばハードウェアリセット）が受けた場合は、所謂コールドブートによる起動処理がなされ、電源の切断を伴わないリセット指示（例えばソフトウェアリセット）を受けた場合は、所謂ウォームブートによる起動処理がなされる。そして、前者のコールドブートは、例えばＵＩ３０を介して画像形成装置１の電源が投入されることに伴って実行され、後者のウォームブートは、例えば画像形成装置１が省電力状態（省電力モード）に設定された後に復帰（省電力モードから通常モードへの移行）の指示がなされることに伴って実行される。
【００４２】
制御部５０の動作制御部５１に設けられたＣＰＵ５１１に対し、起動処理の開始に伴うリセットが実行された後に、このリセットが解除される（ステップ１１）。リセットが解除されると、続いて、今回の起動処理が、電源の切断を伴うコールドブートであるか否かが判断される（ステップ１２）。
【００４３】
ステップ１２において肯定の判断（Ｙｅｓ）がなされた場合、すなわち、今回の起動処理がコールドブートであった場合、ＣＰＵ５１１は、ＡＳＩＣ−ＭＲＡＭモジュール９１に配置された第１ＲＯＭ領域Ａ１１における第１リセットベクタ格納領域Ａ１１１から読み出した第１ＩＰＬに基づくブート（以下では、『ＡＳＩＣ−ＭＲＡＭブート』と呼ぶ：第２起動処理に対応）を実行する（ステップ１３）。
【００４４】
一方、ステップ１２において否定の判断（Ｎｏ）がなされた場合、すなわち、今回の起動処理がコールドブートではなくウォームブートであった場合、ＣＰＵ５１１は、ＣＰＵ−ＭＲＡＭモジュール６１に配置された第２ＲＯＭ領域Ａ１２における第２リセットベクタ格納領域Ａ１２１から読み出した第２ＩＰＬに基づくブート（以下では、『ＣＰＵ−ＭＲＡＭブート』と呼ぶ：第１起動処理に対応）を実行する（ステップ１４）。
【００４５】
このように、本実施の形態では、ＣＰＵ５１１に対するリセットの解除後に、リセット前後での電源の状態に応じて、起動処理に使用するＩＰＬを切り換えるブートセレクト処理が実行される。
【００４６】
図８は、図７のステップ１３で示した、ＡＳＩＣ−ＭＲＡＭブート時における起動処理の手順を説明するためのフローチャートである。
なお、ＡＳＩＣ−ＭＲＡＭブートが選択される場合、リセット前後において電源の切断が行われていることにより、ＣＰＵ−ＲＡＭコントローラ７２の揮発性設定レジスタ７２４においては、前回までの起動処理に伴って格納されていたレジスタ設定値が、消去されている。それゆえ、ＡＳＩＣ−ＭＲＡＭブートの初期状態においては、リセットの解除後に、ＣＰＵ５１１に設けられたＣＰＵ−ＲＡＭコントローラ７２が、メインメモリ５１２（ＣＰＵ−ＭＲＡＭモジュール６１およびＣＰＵ−ＤＲＡＭモジュール６２）に、直ちにアクセスできないようになっている。
【００４７】
一方、ＡＳＩＣ−ＭＲＡＭブートが選択される場合、リセット前後において電源の切断が行われていたとしても、ＰＣＩｅバス５３を介したＣＰＵ５１１とＡＳＩＣ５２１との通信は可能になっている。また、このとき、ＡＳＩＣ−ＲＡＭコントローラ８２の不揮発性設定レジスタ８２４においては、前回までの起動処理に伴って格納されたレジスタ設定値が、消去されることなく残存している。それゆえ、ＡＳＩＣ−ＭＲＡＭブートの初期状態においては、リセットの解除後に、ＣＰＵ５１１が、ＡＳＩＣ５２１に接続されたメインメモリ５２２（ＡＳＩＣ−ＭＲＡＭモジュール９１に設けられたＣＰＵ使用領域Ａ０１）に、直ちにアクセスできるようになっている。
【００４８】
ＡＳＩＣ−ＭＲＡＭブートにおいては、まず、ＣＰＵコア７１が、ＣＰＵ内部バス７７、ＣＰＵ／ＰＣＩｅインタフェース７５、ＰＣＩｅバス５３およびＡＳＩＣ内部バス８７およびＡＳＩＣ−ＲＡＭコントローラ８２を介して、ＡＳＩＣ−ＭＲＡＭモジュール９１に配置された第１ＲＯＭ領域Ａ１１における第１リセットベクタ格納領域Ａ１１１から、第１ＩＰＬを読み出して実行する（ステップ１０１）。これに伴い、割込ベクタの設定が実行され（ステップ１０２）、メインメモリ５１２に対する、図６に示すメモリマップの設定が実行される（ステップ１０３）。
【００４９】
次に、ＣＰＵ−Ｉ２Ｃコントローラ７６の初期化が実行される（ステップ１０４）。そして、初期化されたＣＰＵ−Ｉ２Ｃコントローラ７６を介して、ＣＰＵ−ＭＲＡＭモジュール６１に設けられたＭＲＡＭＳＰＤ記憶部（図示せず）およびＣＰＵ−ＤＲＡＭモジュール６２に設けられたＤＲＡＭＳＰＤ記憶部（図示せず）から、それぞれのＳＰＤが取得される（ステップ１０５）。
【００５０】
続いて、ＣＰＵ−ＲＡＭコントローラ７２の初期化が実行される（ステップ１０６）。ステップ１０６では、ステップ１０５で取得したＳＰＤに基づき、トレーニング実行回路７２３が、メモリバス５１３ａを介したＣＰＵ−ＲＡＭコントローラ７２とメインメモリ５１２（ＣＰＵ−ＭＲＡＭモジュール６１およびＣＰＵ−ＤＲＡＭモジュール６２）との通信条件の最適化を図るためのトレーニングシーケンスを実行し、最適化された設定値を得る。そして、トレーニングシーケンスで得られた結果は、揮発性設定レジスタ７２４にレジスタ設定値として書き込まれる。
【００５１】
次いで、ＣＰＵ−ＭＲＡＭモジュール６１に設けられたＭＲＡＭモード記憶部（図示せず）およびＣＰＵ−ＤＲＡＭモジュール６２に設けられたＤＲＡＭモード記憶部（図示せず）の初期化が実行される（ステップ１０７）。そして、上記トレーニングシーケンスの結果として得られた動作モードの情報が、ＣＰＵ−ＭＲＡＭモジュール６１に設けられたＭＲＡＭモード記憶部（図示せず）およびＣＰＵ−ＤＲＡＭモジュール６２に設けられたＤＲＡＭモード記憶部（図示せず）にそれぞれ格納される。
【００５２】
それから、ＣＰＵコア７１の内部に設けられた内部レジスタ（図示せず）の設定が実行され（ステップ１０８）、さらに、ＣＰＵ−ＭＲＡＭモジュール６１に設けられたＭＲＡＭ汎用記憶部（図示せず）およびＣＰＵ−ＤＲＡＭモジュール６２に設けられたＤＲＡＭ汎用記憶部（図示せず）の状態（異常の有無）が診断（チェック）される（ステップ１０９）。なお、この例において、ＣＰＵコア７１の内部レジスタは、揮発性メモリによって構成されている。
【００５３】
その後、ＣＰＵコア７１は、第１ＩＰＬの実行を完了するとともに、今度は、ＣＰＵ−ＭＲＡＭモジュール６１に配置されたプログラム格納領域Ａ１２２から読み出したプログラムの実行を開始する（ステップ１１０）。これに伴い、例えばＣＰＵ／ＰＣＩｅインタフェース７５の初期化、ＣＰＵ／ＰＣＩｅインタフェース７５およびＰＣＩｅバス５３を介したＡＳＩＣ５２１の初期化、さらには送受信部４０等の初期化が実行され、画像形成装置１が使用可能な状態に設定されることにより、ＡＳＩＣ−ＭＲＡＭブートに伴う起動処理が完了する。
【００５４】
図９は、図７のステップ１４で示した、ＣＰＵ−ＭＲＡＭブート時における起動処理の手順を説明するためのフローチャートである。
なお、ＣＰＵ−ＭＲＡＭブートが選択される場合、リセット前後において電源の切断が行われないことにより、ＣＰＵ−ＲＡＭコントローラ７２の揮発性設定レジスタ７２４には、前回までの起動処理に伴って格納されたレジスタ設定値が、消去されることなく残存している。それゆえ、ＣＰＵ−ＭＲＡＭブートの初期状態においては、上述したＡＳＩＣ−ＭＲＡＭブートとは異なり、リセットの解除後に、ＣＰＵ５１１に設けられたＣＰＵ−ＲＡＭコントローラ７２が、メインメモリ５１２（ＣＰＵ−ＭＲＡＭモジュール６１およびＣＰＵ−ＤＲＡＭモジュール６２）に、直ちにアクセスできるようになっている。
【００５５】
ＣＰＵ−ＭＲＡＭブートにおいては、まず、ＣＰＵコア７１が、ＣＰＵ内部バス７７およびＣＰＵ−ＲＡＭコントローラ７２を介して、ＣＰＵ−ＭＲＡＭモジュール６１に配置された第２ＲＯＭ領域Ａ１２における第２リセットベクタ格納領域Ａ１２１から、第２ＩＰＬを読み出して実行する（ステップ２０１）。次に、ＣＰＵコア７１の内部に設けられた内部レジスタ（図示せず）の設定が実行される（ステップ２０２）。
【００５６】
そして、ＣＰＵコア７１は、第２ＩＰＬの実行を完了するとともに、今度は、プログラム格納領域Ａ１２２から読み出したプログラムの実行を開始する（ステップ２０３）。これに伴い、例えばＣＰＵ／ＰＣＩｅインタフェース７５の初期化、ＣＰＵ／ＰＣＩｅインタフェース７５およびＰＣＩｅバス５３を介したＡＳＩＣ５２１の初期化、さらには送受信部４０等の初期化が実行され、画像形成装置１が使用可能な状態に設定されることにより、ＭＲＡＭブートに伴う起動処理が完了する。
【００５７】
このように、ステップ１３（図７参照）に示すＡＳＩＣ−ＭＲＡＭブート（図８参照）に比べて、ステップ１４（図７参照）に示すＣＰＵ−ＭＲＡＭブート（図９参照）は、各種初期設定を省略した起動処理がなされることにより、起動処理にかかる時間が短縮化されることになる。ここで、図８に示すＡＳＩＣ−ＭＲＡＭブートのフローチャートにおいて、太線の枠で示したステップは、図９に示すＣＰＵ−ＭＲＡＭブートでは省略されるステップに対応している。
【００５８】
本実施の形態では、例えば電源投入時など、ＣＰＵ５１１に設けられたＣＰＵ−ＲＡＭコントローラ７２における揮発性設定レジスタ７２４の記憶内容（設定レジスタ）が消去されてしまうことにより、動作制御部５１におけるＣＰＵ５１１とメインメモリ５１２との通信ができなくなる場合においても、ＡＳＩＣ５２１に設けられたＡＳＩＣ−ＲＡＭコントローラ８２における不揮発性設定レジスタ８２４の記憶内容（設定レジスタ）が残存しており、しかも、動作制御部５１におけるＣＰＵ５１１と画像処理部５２におけるメインメモリ５２２との通信が行えるようになっている。また、画像処理部５２におけるメインメモリ５２２（より具体的には、ＡＳＩＣ−ＭＲＡＭモジュール９１に設けられたＣＰＵ使用領域Ａ０１（＝第１ＲＯＭ領域Ａ１１））に、第１ＩＰＬを格納しておくことにより、画像形成装置１の起動処理（ＡＳＩＣ−ＭＲＡＭブート）を実行することが可能となる。そして、第１ＩＰＬの実行に伴って、動作制御部５１におけるＣＰＵ５１１とメインメモリ５１２との通信が可能となり、メインメモリ５１２（より具体的には、ＣＰＵ−ＭＲＡＭモジュール６１に設けられた第２ＲＯＭ領域Ａ１２）からプログラムを読み出して実行することが可能となる。
【００５９】
一方、本実施の形態では、例えば省電力モードからの復帰時など、ＣＰＵ５１１に設けられたＣＰＵ−ＲＡＭコントローラ７２における揮発性設定レジスタ７２４の記憶内容（設定レジスタ）が残存している場合においては、動作制御部５１におけるメインメモリ５１２（より具体的には、ＣＰＵ−ＭＲＡＭモジュール６１に設けられた第２ＲＯＭ領域Ａ１２）に第２ＩＰＬを格納しておくことにより、画像形成装置１の起動処理（ＣＰＵ−ＭＲＡＭブート）を実行することが可能となる。そして、この場合には、ＣＰＵ−ＲＡＭコントローラ７２の初期化等を実行しなくてもよくなることから、ＣＰＵ−ＭＲＡＭブートによる起動処理の時間を、ＡＳＩＣ−ＭＲＡＭブートによる起動処理の時間よりも短くすることができる。
【００６０】
組み込みシステムにおいては、通常、ＣＰＵ５１１には市販品を用いる一方、ＡＳＩＣ５２１には機能をカスタマイズした専用品を用いることが多い。ここで、一般に販売されているＣＰＵ５１１では、設定レジスタとして揮発性メモリを用いたものが多く、設定レジスタとして不揮発性メモリを用いているものは殆どない。これに対し、ＡＳＩＣ５２１は、専用品として製造されるものであるため、設定レジスタとして不揮発性メモリを設けたものが得やすい。
【００６１】
なお、本実施の形態では、メインメモリ５１２をＣＰＵ−ＭＲＡＭモジュール６１およびＣＰＵ−ＤＲＡＭモジュール６２で構成していたが、これに限られるものではない。例えば、ＣＰＵ−ＭＲＡＭモジュール６１のみを用いてメインメモリ５１２を構成してもかまわない。
【００６２】
また、本実施の形態では、メインメモリ５１２およびメインメモリ５２２のそれぞれを構成する不揮発性メモリとして、ＣＰＵ−ＭＲＡＭモジュール６１、ＡＳＩＣ−ＭＲＡＭモジュール９１を用いていたが、これに限られるものではない。例えば、メインメモリ５１２あるいはメインメモリ５２２で使用する不揮発性メモリとして、ＦｅＲＡＭ（Ferroelectric RAM）、ＰＲＡＭ（Phase change RAM）、ＲｅＲＡＭ（Resistance RAM）などを用いてもかまわない。
【００６３】
さらに、本実施の形態では、ＡＳＩＣ−ＲＡＭコントローラ８２に設けられた不揮発性設定レジスタ８２４をＭＲＡＭで構成していたが、これに限られるものではなく、上述したＦｅＲＡＭ、ＰＲＡＭ、ＲｅＲＡＭなどを用いてもよい。
【符号の説明】
【００６４】
１…画像形成装置、１０…画像読取部、２０…画像形成部、３０…ＵＩ、４０…送受信部、５０…制御部、５１…動作制御部、５２…画像処理部、５３…ＰＣＩｅバス、５１１…ＣＰＵ、５１２…メインメモリ、５１３…ＣＰＵ−ＲＡＭ用バス、５２１…ＡＳＩＣ、５２２…メインメモリ、５２３…ＡＳＩＣ−ＲＡＭ用バス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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