(57)【特許請求の範囲】
【請求項１】
アクセス線を介して動作可能にアクセス可能なメモリセルを有するメモリコアであって、少なくとも低電力読み出しモードおよび低待ち時間の読み出し／書き込みモードを含む複数のモードで動作可能であり、前記低電力読み出しモードは前記低待ち時間読み出し／書き込みモードより低電力消費である、メモリコアと、
前記メモリコアの非選択アクセス線に関するバイアスレベルを設定するように構成されるアクセス線バイアス回路部であって、前記バイアスレベルはモード情報に応じて設定される、アクセス線バイアス回路部と、を備え、
前記アクセス線バイアス回路部は、前記モード情報が前記低待ち時間読み出し／書き込みモードから前記低電力読み出しモードへの前記動作モードの変更を示す場合、前記メモリコアの前記非選択アクセス線上の電圧レベルを低減するように構成される線形ダウンレギュレータを含み、
前記線形ダウンレギュレータは、
第１の電力ノードと第２の電力ノードとの間でそれぞれソース・ドレインが一列に接続されるＮ型絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）およびＰ型ＩＧＦＥＴを備え、前記Ｎ型ＩＧＦＥＴと前記Ｐ型ＩＧＦＥＴとの間の中間ノードは、前記メモリコアの前記非選択アクセス線に結合されると共に、
前記Ｎ型ＩＧＦＥＴおよび前記Ｐ型ＩＧＦＥＴのゲートノードに結合されるスイッチを更に備え、前記動作モードが前記低待ち時間読み出し／書き込みモードを含む場合、第１の制御電圧を前記ゲートノードに、および前記動作モードが前記低電力読み出しモードを含む場合、前記第１の制御電圧とは異なる第２の制御電圧を前記ゲートノードに、提供する、
装置。
【請求項２】
メモリアクセスデバイスから前記モード情報を受信するように構成される入力ノードを更に備える、請求項１に記載の装置。
【請求項３】
前記メモリアクセスデバイスはプロセッサを備える、請求項２に記載の装置。
【請求項４】
前記第１の電力ノードは前記メモリコアの動作時に第１の電位を有し、前記第２の電力ノードは前記メモリコアの動作時に第２の電位を有し、前記第１の電位は前記第２の電位より高く、
前記Ｎ型ＩＧＦＥＴは、前記第１の電力ノードと前記中間ノードとの間の信号経路内にあり、
前記Ｐ型ＩＧＦＥＴは、前記中間ノードと前記第２の電力ノードとの間の信号経路内にある、請求項１に記載の装置。
【請求項５】
前記Ｐ型ＩＧＦＥＴは、線形ダウンレギュレーションを支援するように前記非選択アクセス線から接地に適切なレベルの変位電流を提供可能な大きさを有する、請求項１に記載の装置。
【請求項６】
前記線形ダウンレギュレータは第１、第２、第３、および第４の緩衝器を更に備え、
前記第１の緩衝器は、前記動作モードが前記低待ち時間読み出し／書き込みモードを含む場合、前記第１の制御電圧を前記Ｎ型ＩＧＦＥＴの前記ゲートノードに提供するように結合され、
前記第２の緩衝器は、前記動作モードが前記低電力読み出しモードを含む場合、前記第２の制御電圧を前記Ｎ型ＩＧＦＥＴの前記ゲートノードに提供するように結合され、
前記第３の緩衝器は、前記動作モードが前記低待ち時間読み出し／書き込みモードを含む場合、前記第１の制御電圧を前記Ｐ型ＩＧＦＥＴの前記ゲートノードに提供するように結合され、
前記第４の緩衝増幅器は、前記動作モードが前記低電力読み出しモードを含む場合、前記第２の制御電圧を前記Ｐ型ＩＧＦＥＴの前記ゲートノードに提供するように結合される、
請求項１に記載の装置。
【請求項７】
前記メモリコアは相変化メモリコアを含む、請求項１に記載の装置。
【請求項８】
少なくとも第１のメモリコアおよび第２のメモリコアを有する複数のメモリコアと、
前記第１のメモリコアの非選択アクセス線に関するバイアスレベルを提供するように構成される前記第１のメモリコアに結合される第１のアクセス線バイアス回路部と、
前記第２のメモリコアの非選択アクセス線に関するバイアスレベルを提供するように構成される前記第２のメモリコアに結合される第２のアクセス線バイアス回路部と、
前記第１のアクセス線バイアス回路部と前記第２のアクセス線バイアス回路部とにそれぞれ独立して第１の制御信号及び第２の制御信号を供給するオーバレイ窓と、を備え、
前記第１および第２のアクセス線バイアス回路部は、前記第１のメモリコアの前記非選択アクセス線に関する前記バイアスレベルが、前記第２のメモリコアの前記非選択アクセス線に関する前記バイアスレベルとは異なり得るように、前記第１の制御信号及び第２の制御信号に対応して互いに独立に動作するように構成され、
前記第１のアクセス線バイアス回路部は、メモリアクセスデバイスからのモード情報が、前記第１のメモリコアの動作モードが低待ち時間読み出し／書き込みモードから低電力読み出しモードに変化すべきことを示す場合、線形ダウンレギュレーションを用いて前記第１のメモリコアの前記非選択アクセス線上の電圧を減少させるための線形ダウンレギュレータを含み、
前記線形ダウンレギュレータは、第１の電力ノードと第２の電力ノードとの間でそれぞれソース・ドレインが一列に接続されこれらの間の中間ノードは前記第１のメモリコアの前記非選択アクセス線に結合される第１のトランジスタおよび第２のトランジスタ及び、第１のリファレンス電圧に基づいた第１の制御電圧を発生する第１の基準電圧回路及び前記第１のリファレンス電圧よりも低い第２のリファレンス電圧に基づいて第２の制御電圧を発生する第２の基準電圧回路を含み、前記第１及び第２のトランジスタは、前記低電力読み出しモードのときには少なくとも前記第１の制御電圧に基づいて駆動され、前記低待ち時間の読み出し／書き込みモードのときには少なくとも前記第２の制御電圧に基づいて駆動される、装置。
【請求項９】
前記第１および第２のメモリコア以外の前記複数のメモリコアのうちのメモリコアに結合される追加のアクセス線バイアス回路部を更に備える、請求項８に記載の装置。
【請求項１０】
前記第１のアクセス線バイアス回路部は、メモリアクセスデバイスから受信した第１のモード情報に応じて、前記第１のメモリコアの前記非選択アクセス線に関する前記バイアスレベルを設定可能であり、前記第２のアクセス線バイアス回路部は、前記メモリアクセスデバイスから受信した第２のモード情報に応じて、前記第２のメモリコアの前記非選択アクセス線に関する前記バイアスレベルを設定可能である、請求項８に記載の装置。
【請求項１１】
第１の構造体は、前記第１のアクセス線バイアス回路部および前記第１のメモリコアを含み、
第２の構造体は、前記第２のアクセス線バイアス回路部および前記第２のメモリコアを含む、請求項８に記載の装置。
【請求項１２】
前記第１の構造体は複数のメモリコアを含み、前記第１のアクセス線バイアス回路部は、前記少なくとも２個のメモリコアの非選択アクセス線に関するバイアスレベルを提供するように、前記複数のメモリコアのうちの少なくとも２個に結合される、請求項１１に記載の装置。
【請求項１３】
指令を受け取ると共に、書き込まれる状態情報に基づいて、前記オーバレイ窓を有効化することができる指令インタフェースをさらに備える、請求項８記載の装置。
【請求項１４】
さらに第３のメモリコアを備え、前記第３のメモリコアに対応するアクセス線バイアス回路を有していないことを特徴とする請求項８記載の装置。
【請求項１５】
アクセス線を介して動作可能にアクセス可能なメモリセルを有するメモリコアであって、少なくとも低電力読み出しモードおよび低待ち時間の読み出し／書き込みモードを含む複数のモードで動作可能であり、前記低電力読み出しモードは前記低待ち時間読み出し／書き込みモードより低電力消費である、メモリコアと、
前記メモリコアの非選択アクセス線に関するバイアスレベルを設定するように構成されるアクセス線バイアス回路部であって、前記バイアスレベルはモード情報に応じて設定される、アクセス線バイアス回路部と、を備え、
前記アクセス線バイアス回路部は、前記モード情報が前記低待ち時間読み出し／書き込みモードから前記低電力読み出しモードへの前記動作モードの変更を示す場合、前記メモリコアの前記非選択アクセス線上の電圧レベルを低減するように構成される線形ダウンレギュレータを含み、
前記線形ダウンレギュレータは、第１の電力ノードと第２の電力ノードとの間でそれぞれソース・ドレインが一列に接続されこれらの間の中間ノードは前記メモリコアの前記非選択アクセス線に結合される第１のトランジスタおよび第２のトランジスタ及び、第１のリファレンス電圧に基づいた第１の制御電圧を発生する第１の基準電圧回路及び前記第１のリファレンス電圧よりも低い第２のリファレンス電圧に基づいて第２の制御電圧を発生する第２の基準電圧回路を含み、前記第１及び第２のトランジスタは、前記低電力読み出しモードのときには少なくとも前記第１の制御電圧に基づいて駆動され、前記低待ち時間の読み出し／書き込みモードのときには少なくとも前記第２の制御電圧に基づいて駆動される、装置。
【請求項１６】
前記線形ダウンレギュレータは、前記第１のトランジスタおよび前記第２のトランジスタに結合されるスイッチを更に備え、前記スイッチは前記低待ち時間読み出し／書き込みモードのとき、前記第１の制御電圧に少なくとも基づく第３及び第４の電圧をそれぞれ前記第１のトランジスタ及び第２のトランジスタに供給し、前記低電力読み出しモードのとき、前記第２の制御電圧に少なくとも基づく第５及び第６の電圧をそれぞれ前記第１のトランジスタ及び第２のトランジスタに供給する、請求項１５記載の装置。
【請求項１７】
メモリアクセスデバイスから前記モード情報を受信するように構成される入力ノードを更に備える、請求項１５に記載の装置。
【請求項１８】
前記メモリアクセスデバイスはプロセッサを備える、請求項１７に記載の装置。
【請求項１９】
前記線形ダウンレギュレータは第１、第２、第３、および第４の緩衝器を更に備え、
前記第１の緩衝器は、前記低待ち時間読み出し／書き込みモードのとき、前記第１の制御電圧を前記第２のトランジスタに提供するように結合され、
前記第２の緩衝器は、前記低電力読み出しモードのとき、前記第２の制御電圧を前記第２のトランジスタに提供するように結合され、
前記第３の緩衝器は、前記低待ち時間読み出し／書き込みモードのとき、前記第１の制御電圧を前記第１のトランジスタに提供するように結合され、
前記第４の緩衝増幅器は、前記低電力読み出しモードのとき、前記第２の制御電圧を前記第２のトランジスタに提供するように結合される、請求項１５に記載の装置。
【請求項２０】
前記メモリコアは相変化メモリコアを含む、請求項１５に記載の装置。
【請求項２１】
前記第１のトランジスタは、Ｐ型ＩＧＦＥＴを含み、前記第２のトランジスタは、Ｎ型ＩＧＦＥＴを含む、請求項１５記載の装置。
【請求項２２】
前記モード情報を前記アクセス線バイアス回路に供給するオーバレイ窓をさらに備えることを特徴とする請求項１５記載の装置。
【請求項２３】
プロセッサから指令を受け取ると共に、書き込まれる状態情報に基づいて、前記オーバレイ窓を有効化することができる指令インタフェースをさらに備える、請求項２２記載の装置。
【請求項２４】
前記第１の基準電圧回路は、その入力に前記第１のリファレンス電圧を受け前記第１の制御電圧を出力する第１の演算増幅器を含み、
前記第２の基準電圧回路は、その入力に前記第２のリファレンス電圧を受け前記第２の制御電圧を出力する第２の演算増幅器を含む、
請求項１５記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
開示する構造体および／または技術は一般にメモリデバイスに関し、特に、メモリデバイス内の電力消費を管理するための装置および方法に関する。
【背景技術】
【０００２】
電子構成部品に対しては、比較的少量の電力の消費によりそれらの意図された機能（複数可）を遂行させることが一般に要望されている。一部の適用では、このような要望はより顕著であり得る。例えば、エネルギーに制限がある電子デバイス（例えば、電池式のデバイス、等）では、より電力消費の少ない構成部品を使用すれば、充電間のデバイス使用時間は延長され得る。電子デバイス内の電力消費の減少は、デバイス内部での発熱の減少にも至り得る点でも有益であり得る。加えて、電子デバイス内部での電力消費の減少は、増幅を遂行させるために使用される電気エネルギー量ならびにそのエネルギーに関連するコストも減少させる。エネルギーコストの減少は、大規模な動作では顕著であり得る（例えば、通常、領域内で、比較的多数のコンピューティングデバイスおよび／または記憶デバイスを動作させるデータセンター、等）。不揮発性ソリッドステートメモリデバイス、および／またはそれらを使用するシステムは、電力消費の減少から利益を受け得る装置の一例を備え得る。
【０００３】
以下の図面を参照しながら非限定的かつ非網羅的な実装例を説明するが、別段の特定がない限り類似の参照番号は、種々の図面を通じて類似の部分を示す。
【図面の簡単な説明】
【０００４】
【図１】例示的実装例に従った、コンピューティングシステムを示すブロック図である。
【図２】例示的実装例に従った、線形ダウンレギュレータ回路を示す概要図である。
【図３】例示的実装例に従った、多重コア不揮発性メモリ装置を示すブロック図である。
【図４】例示的実装例に従った、コンピューティングシステムを動作させるための方法を示すフローチャートである。
【発明を実施するための形態】
【０００５】
「一実装例」、「実装例」、または「ある実装例」とは、本明細書を通じて、説明される実装例（複数可）との関係で説明される特定の特徴、構造体、または特性が、特許請求の範囲に記載した主題の少なくとも一実装例に含まれ得ることを意味する。したがって、「一例示的実装例で」、「例示的実装例で」、または「ある例示的実装例で」の表現の本明細書の種々の箇所での出現は、必ずしも全てが同一の実装例（複数可）を指しているとは限らない。更に、特定の特徴、構造体、または特性は、１つ以上の実施において組合され得る。
【０００６】
特許請求の範囲に記載した主題の実施形態は、動作を遂行させるための方法および／または装置（例えば、個々の装置または装置もしくはその構成部品の組合せ）を含む。装置は、所望の目的のために特別に構築でき、および／または装置は、メモリ内に格納されたコンピュータプログラムに従って動作し得る汎用コンピューティングデバイスを備え得る。プログラムは、フロッピーディスク、光ディスク、コンパクトディスク読取り専用メモリ（ＣＤ−ＲＯＭ）、光磁気ディスク、読取り専用メモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、不揮発性メモリである電気的再書き込み可能な読取り専用メモリ（ＥＰＲＯＭ）、電気的消去再書き込み可能な読取り専用メモリ（ＥＥＰＲＯＭ）および／またはフラシュメモリや、相変化メモリ（ＰＣＭ）および／または電子命令の格納に適する何らかの他のタイプのメディア、を含む、限定はされないが、任意のタイプのディスク等の、メモリ内に格納され得る。
【０００７】
メモリは、通常、非一時的デバイスを備える。これに関連して、非一時的メモリは、有体のデバイスを含み、そのデバイスはその物理的状態のうちの１つ以上を変え得るのだが具体的な物理的形状を有することを意味する。したがって、例えば、非一時的とは、状態の変化にも拘わらず有体のままであるデバイスを指す。
【０００８】
特許請求の範囲に記載した主題の実施形態を説明するに際し、「ビット」の用語は、２値デジタルデータ信号の状態により表される等の、２進数字のデータに対応し、場合によっては論理信号、２値信号、論理状態、または２値状態と呼ばれる。ビットの値、ビットの小数、または多ビットは、例えば、単一トランジスタ等の、メモリセルを、複数のデータ状態のうちの１つに、プログラム（例えば、書き込み）することにより、格納され得る。本明細書で用いる場合、複数とは２つ以上を意味する。例えば、単一レベルのメモリセル（ＳＬＣまたはＳＬＣセル）では、セルは、第１の（例えば、論理１）データ状態または第２の（例えば、論理０）データ状態に消去／プログラムされ得る。加えて、個々の２値デジタルデータ信号および／またはデータ状態を含む複数の２値デジタルデータ信号および／または複数のデータ状態は、編成および／または集成され、「シンボル」を構築し（例えば、アセンブル）、これが集合的に、例えば、２ビット、４ビット、８ビット、１０ビット、等を表す。一例では、２ビットのシンボルは、００、０１、１０、または１１の２値の値を有し得る。一部の場合、単一のメモリセルは、これらの値のうちのいずれかを表すそれぞれのデータ状態に選択的にプログラムされ得る。例えば、２ビットのシンボルのための００値は、メモリセルを可能な４データ状態（例えば、閾値電圧レベルのそれぞれの範囲に対応）のうちのそれぞれ１つにプログラムすることにより格納され得る。同様に、４ビットのシンボル（例えば、０１０１）の特定値は、１個以上のメモリセルを可能な１６データ状態のうちのそれぞれ１つにプログラムすることにより格納され得、８ビットのシンボル（例えば、００００  ０１１０）の特定値は、１個以上のメモリセルを可能な２５６の別個のデータ状態のうちのそれぞれ１つにプログラムすることにより格納され得る、等である。前述のシンボルのいかなるものも、例えば、１つ以上のデータ信号の１つ以上の測定可能な物理特性（例えば、音響、電流、放射、および／または電圧レベル）として伝達され得る。
【０００９】
メモリは、種々の状況で使用され得る。例として、メモリはコンピューティングシステム内に含まれ得る。この場合、コンピューティングシステムの用語は、母線により結合される少なくともプロセッサおよびメモリを指す。同様に、本願では、メモリ、メモリシステム、メモリモジュール、メモリデバイスおよび／またはメモリ装置の用語は、使用前後の文脈がそれ以外を示さない限り、互換的に使用される。しかし、メモリセル、はメモリ内部の格納ユニットを指し、メモリアレイはメモリセルのアレイを指す。通常は、アレイのメモリセルは、メモリコアを含む。しかし、メモリ、メモリシステム、メモリモジュール、メモリデバイスおよび／またはメモリ装置も、例えば、メモリセルの使用を可能にする他の回路部または構成部品を含み得ると理解される。同様に、メモリサブシステムは、メモリシステムの下位部分を指す。
【００１０】
例示的実装例では、不揮発性メモリデバイスの形の装置は、複数の関連するインタフェースを介して（例えば、通して）１個以上のプロセッサまたは他のメモリアクセスデバイスと通信を行い得る。不揮発性メモリデバイスは、例えば、単一チャネルメモリデバイスまたは多重チャネルメモリデバイスを備える。２個以上の複数のインタフェースは、実質的に類似のタイプまたは別個のタイプを備え得る。非限定的な例により、ある実装例では、一つのインタフェースはパラレルインタフェースを備え、別のインタフェースはシリアルインタフェースを備え得る。不揮発性メモリデバイスは、例えば、相変化メモリ（ＰＣＭ）、電荷蓄積型メモリ（フラッシュメモリと一般に呼ばれるもの等）等、またはそれらの任意の組合せを備え得るが、特許請求の範囲に記載した主題はそのような例に限定されない。
【００１１】
特許請求の範囲に記載した主題は、主に説明目的で提供され得る、特定の実施形態、実装例、または例に範囲について限定されないことが当然理解される。むしろ、それらの種々のハードウエア、ファームウエア、またはソフトウエアの実施形態、またはそれらの組合せ、が（ソフトウエア自体を除いて）可能で、特許請求の範囲に記載した主題の範囲内に含まれ得るように意図される。したがって、特許請求の範囲に記載した主題の態様を、１つ以上の例または図面を参照しながら以下に説明するが、そのように説明されるいずれの例または図面も特許請求の範囲に記載した主題に関して非限定的であるように意図されることを理解すべきである。
【００１２】
図１は、例示的実装例に従った、コンピューティングシステム１０の形の装置を示すブロック図である。図示のように、コンピューティングシステム１０は、プロセッサ１２等の、メモリアクセスデバイス、および不揮発性メモリデバイス１４を含む。プロセッサ１２は、不揮発性メモリ１４にアクセスして、例えば、情報の格納および／または取得機能を遂行することができる。一部の実施形態では、不揮発性メモリ１４は、プロセッサ１２および／または外部環境内等の、他のメモリアクセスデバイスに結合される外部ノード（例えば、接点、端子等）を有するパッケージ化されたデバイスを備え得る。一部の実装例では、不揮発性メモリ１４は、プロセッサ１２等と、共通の相互動作可能なプラットフォームタイプ構造体（例えば、チップ、基板、または基盤）内に実装され得る。ホストプロセッサ１２と不揮発性メモリ１４との間の通信は、直接的でよく、またはチップセット、直接メモリアクセス（ＤＭＡ）論理素子、またはなんらかの他の仲介回路部または論理素子を介しまたは利用してもよい。
【００１３】
一部の実施形態では、不揮発性メモリ１４は、複数の動作モードで動作し得る。加えて、不揮発性メモリ１４は、ホストプロセッサ１２等の、メモリアクセスデバイスが、不揮発性メモリ１４の動作モードを設定することを許容（例えば、メモリアクセスデバイスが、動作モードを変更または維持することを許容）し得る。一部の実施形態では、不揮発性メモリ１４は、プロセッサ１２からモード情報を受信しなくても使用され得る動作のデフォルトモードを有してもよい。少なくとも一実装例では、例えば、不揮発性メモリ１４は、低待ち時間読み出し／書き込みモードまたは低電力読み出しモードで動作し得る。不揮発性メモリ１４は、他の動作モードで動作し得るものでも構わない。一実施形態では、低待ち時間読み出し／書き込みモードは、書き込みに対して低電力読み出しモードより待ち時間が少なく、低電力読み出しモードは、低待ち時間読み出し／書き込みモードより電力消費が低い。
【００１４】
一実施形態では、不揮発性メモリ１４は（ａ）高電圧モード、および（ｂ）低電圧モードの、２つの動作モードを有する。高電圧モードは、読み出しおよび書き込みの両方を支援するが、低電圧モードより高い電力消費、高い漏洩電流等を有する。動作の低電圧モードは、読み出し動作のみを支援するが、しかし高電圧モードより電力の消費がはるかに少ない。低電圧モード時に書き込み動作を遂行するために、不揮発性メモリ１４は、低電圧モードから高電圧モードに移行し、待ち時間の結果を招く。したがって、高電圧モードは低待ち時間モードとみなすことができ、低電圧モードは低電力モードとみなすことができる。
【００１５】
コンピューティングシステム１０の動作時に、プロセッサ１２は、情報を不揮発性メモリ１４から読み出しおよび／または不揮発性メモリ１４へ情報を書き込み得る。一部の実装例では、例えば、不揮発性メモリ１４内の電力消費を管理するために、プロセッサ１２は、不揮発性メモリ１４の１個以上のメモリコア（例えば、１個以上のメモリアレイ）の動作モードを動的に設定（例えば、変更）可能であってもよい。動的設定モードは、通常動作モードおよび、待機モード等の、非稼働モードからの単なるモードの変更というより、むしろ、２つ以上の動作モード、即ち、データの読み出しおよび／または書き込みを許容するモード、の中から変更可能である。プロセッサ１２は、不揮発性メモリ１４に関わる読み出しおよび／または書き込みの活動度を評価し、かつそれに、少なくとも部分的に、基づいて不揮発性メモリ１４の１個以上のメモリコアに対する動作モードを決定するように、プログラムされ得る。例えば、比較的多数回のメモリ書き込み動作に関わらない一連の書き込み動作が、不揮発性メモリ１４のメモリコアに対して予期され得る場合、プロセッサ１２は、メモリコアを、低待ち時間読み出し／書き込みモードに維持させるように、または低電力読み出しモードにある場合には、低待ち時間読み出し／書き込みモードに変更させるように、選び得る。同様に、比較的多数回のメモリ書き込み動作に関わる読み出しと書き込みとの混合動作が予期され得る場合、プロセッサ１２は、メモリコアを、低待ち時間読み出し／書き込みモードに維持させるように、または低電力読み出しモードにある場合には、低待ち時間読み出し／書き込みモードに変更させるように、選び得る。例えば、読み出し動作が主に多数回の書き込み動作の時折の発生として予期される場合、プロセッサ１２は、電力消費を低減させるように、不揮発性メモリ１４を、低電力読み出しモードで動作させるように選び得る。特定の詳細事項は、当然、セル数、電力消費量、遅延量等の、種々の実装関連パラメータにより変わり得る。このように、それにも拘わらず、プロセッサ１２は、例えば、不揮発性メモリ１４の使用に関する電力／性能トレードオフを、特定の実装例で、少なくともある程度は、管理可能であり得る。プロセッサ１２は、不揮発性メモリ１４にモード情報を提供でき、これが、例えば、プロセッサ１２により駆動され得る等の、不揮発性メモリ１４に対する動作モードを特定する。少なくとも一実施形態では、プロセッサ１２は、不揮発性メモリ１４に結合され得る１個以上のノードを含むパッケージ内に収容され得る。
【００１６】
図１を参照して、不揮発性メモリ１４は、指令復号機能部２２を含む指令インタフェース２０、アドレスレジスタ２４、入力／出力レジスタ２６、オーバレイ窓２８、アクセス線バイアス回路部（例えば、ワード線バイアス回路部３０）、およびメモリコア３２を含む。指令インタフェース２０は、例えば、指令復号機能部２２を介して、プロセッサ１２から指令を受信し、指令を復号し、かつ指令を実装するアクションを遂行するように動作可能であり得る。指令インタフェース２０およびその指令復号機能部２２は、ハードウエア、ソフトウエア、ファームウエア、またはそれらの（ソフトウエア自体以外の）組合せ内に実装され得る。アドレスレジスタ２４は、読み出しおよび／または書き込み動作時に使用するためのプロセッサ１２から受信したアドレスを格納する（本明細書では、併せて「情報転送動作」と呼ぶ）ように動作可能であり得る。入力／出力レジスタ２６は、情報転送動作時に、例えば、メモリコア３２に書き込むべき情報および／または読み出した情報を、格納し得る。
【００１７】
オーバレイ窓２８は、メモリコア３２の下位領域の上に重なるメモリ空間（例えば、それはメモリアドレス空間にマッピングされ得る）を含み、デバイス指令または状態シーケンスを、必ずしもそれらを直接書き込まなくても、メモリに入力させ得る。指令インタフェース２０は、例えば、モードレジスタを含み、これによりオーバレイ窓２８が、例えば、有効化され得る。プロセッサ１２は、指令インタフェース２０のモードレジスタのうちの１個以上に情報を書き込み、かつオーバレイ窓２８を有効化し得る。オーバレイ窓２８が有効化された後は、例えば、それはメモリコア３２の別の区分の如くアクセスされ得る。図１に示すように、オーバレイ窓２８は、アドレス情報を受信するためのアドレスレジスタ２４および／または特定のアドレスに格納された状態情報を受信するための入力／出力レジスタ２６に結合される。
【００１８】
メモリコア３２は、アクセス線を介して動作可能にアクセス可能な複数のメモリセルを含み、これらは一部の実装例では共通にワード線とも呼ばれ得る。通常、メモリコア３２内のメモリセルは、ワード線および／またはデータ線に対応する行および／または列に物理的に配置される（一部の実装例では共通にビット線とも呼ばれ得る）が、特許請求の範囲に記載した主題はそのような物理的配置に限定されない。即ち、他の物理的配置も可能で、特許請求の範囲に記載した主題の範囲内に含まれる。
【００１９】
メモリコア３２のメモリセルは、２つ以上のデータ状態のうちの１つにプログラムされ、例えば、１ビット以上の状態情報を表し得る。一部の実装例では、不揮発性メモリ１４は、メモリコア３２の単一のメモリセルに対して、情報転送動作時にアクセスされ得るように許容し得る。他の実装例では、不揮発性メモリ１４は、メモリコア３２の単一のワード線に共通に結合されるもの等の、複数のメモリセルに対して、情報転送動作時にアクセスされ得るように許容し得る。更に別の実装例では、不揮発性メモリ１４は、ワード線に結合されるメモリセルのうちのほとんどまたは全てに対して、情報転送動作時にアクセスされ得るように許容し得る。特許請求の範囲に記載した主題は、メモリセルがメモリコア内でアクセスされ得るような特定の仕方によって限定されることはない。
【００２０】
メモリセル、アクセス（例えば、ワード）線および／またはデータ（例えば、ビット）線に加えて、メモリコア３２は、また、アドレス復号論理部３４、ワード線選択回路部３６、ビット線選択回路部３８、アナログプログラム回路部４０、プログラム検証センス増幅器４２、および／または読み出しセンス増幅器４４を含み得るが、このようなものは非限定的な実施形態の単なる一例に過ぎない。アドレス復号論理部３４は、アドレスレジスタ２４から受信したアドレス情報を復号して、情報転送動作を受け得る特定のメモリセルを特定し得る。アドレス復号論理部３４は、この情報を、ワード線選択回路部３６および／またはビット線選択回路部３８に提供するが、これは、適切なワード線および／またはビット線を電子的に選択し、それぞれ、メモリセルへのアクセスを提供するように動作可能である。アナログプログラム回路部４０、プログラム検証センス増幅器４２および／または読み出しセンス増幅器４４は、読み出しおよび書き込み回路を備えることができ、読み出しおよび書き込み回路は、一部の実装例で、書き込み動作時に指定されたメモリセルに情報を転送しおよび／または読み出し動作時に指定されたメモリセルから情報を取得するように動作可能である。より具体的には、例示的実装例では、アナログプログラム回路部４０は、書き込み動作時に、情報を指定されたメモリセルに書き込むことができ、プログラム検証センス増幅器４２は、書き込み動作時に、指定されたメモリセルに書き込まれた情報を確証でき、および／または読み出しセンス増幅器４４は、読み出し動作時に、指定されたメモリセルに格納された情報を検知するように動作し得る。
【００２１】
種々の実施形態で、異なるタイプの不揮発性メモリ技術を、メモリコア３２に対して使用してよい。例えば、相変化メモリ、ＮＯＲフラッシュメモリ、ＮＡＮＤフラッシュメモリ、抵抗性メモリ、スピントルクメモリ、および／またはそれらの組合せ等の、技術は、特許請求の範囲に記載の主題に応じて種々の実施形態に使用し得る。少なくとも一実装例では、相変化メモリ（ＰＣＭ）技術は、メモリコア３２に対して使用し得る。相変化メモリにおいては、メモリセルから情報を読み出すために使用する場合より高い電圧を、メモリセルに情報を書き込むために使用し得る。例えば、書き込み動作は、読み出し動作に比べて、相変化材料の状態（例えば、結晶状態から非晶質状態、等へ）の変化を伴う。読み出し動作は、これらのメモリデバイスでは、書き込み動作に用いる場合より低い電圧レベルで遂行され得るが、例えば、ワード線上により高い電圧レベルが存在する場合、漏洩電流が相変化メモリデバイス内に存在し得る。そのような場合、漏洩電流は、電力消費を増大させるように作用するため、通常は、望ましくない。
【００２２】
読み出し動作時に生じ得る漏洩の一メカニズムでは、例えば、漏洩電流はワード線選択回路部から、非選択ワード線を介して、非選択ワード線を横切る非選択ビット線に関するビット線選択回路部を介して（例えば、ＰＣＭメモリ内に使用され得るような、バイポーラ接合トランジスタ（ＢＪＴ）セレクタデバイスの逆方向バイアスのベースエミッタ間接合部を介して）、非選択ワード線と選択したワード線とに関する他のビット線選択回路部を介して（例えば、ＢＪＴセレクタデバイスのエミッタベース間接合部を介して）および選択ワード線を介してそれに関するワード線選択回路部に、流れ得る。同様な漏洩経路が、非選択ワード線と非選択のビット線とに関するメモリコア内の複数のメモリセルに対して存在する可能性があり、漏洩電流および望ましくない電力消費に至る可能性がある。例えば、ＰＣＭメモリ内の読み出し動作時に非選択ワード線（複数可）上に低電圧を用いることにより、漏洩電流は低減されるかもしれず、性能上の大きな劣化なく電力消費を低減させ得る。
【００２３】
ワード線バイアス回路部３０は、不揮発性メモリ１４の種々の動作モードに対し、メモリコア３２の非選択ワード線（複数可）に関するバイアスレベル（例えば、電流または電圧レベル）の設定（例えば維持または変更も、限定はされないが、含む）のために動作可能な回路を含み得る。前述したように、一部の実装例では、不揮発性メモリ１４は、低待ち時間読み出し／書き込みモードまたは低電力読み出しモードで動作し得る。他の追加のまたは代替的動作モードも、支援され得る。可能な一手法では、ワード線バイアス回路部３０は、プロセッサ１２等の、メモリアクセスデバイスから受信した等の、モード情報に応じてバイアスレベルを設定し得る。そのような情報の受信がない場合、不揮発性メモリ１４は、デフォルトの動作モードで動作し得る。例えば、少なくとも一実施形態では、不揮発性メモリ１４は、デフォルトにより低待ち時間読み出し／書き込み動作モードで動作し得る。不揮発性メモリ１４は、例えば、プロセッサ１２から受信した等の、モード情報（例えば、適切なモード指示）に応じて、例えば、低電力読み出し動作モードに変わり得る。低電力読み出しモード指示をホストプロセッサ１２から受信した場合、ワード線バイアス回路部３０は、メモリコア３２の１本以上の非選択ワード線（複数可）に関するバイアスレベルを変更し得る。別の可能な実装例では、低電力読み出しモードは、デフォルト動作モードを含み、ワード線バイアス回路部３０は、プロセッサ１２等、から低待ち時間読み出し／書き込みモード指示を受信した場合、１本以上の非選択ワード線（複数可）のバイアスレベルを変更し得る。一実装例では、ワード線バイアス回路部３０は、プロセッサ１２により、例えば、有効なモード信号が提供されない場合、（例えば、可能な２つの動作モードを想定すると）デフォルトの動作モードに復帰し得る。３つ以上の動作モードが支援される場合には、より多くの別個のモード信号が使用され得る。
【００２４】
少なくとも一実装例では、オーバレイ窓２８の、単一または複数のビットレジスタ等の、レジスタ内の値は、プロセッサ１２から受信した等の、モード情報に応じて設定され得る。可能な一動作シナリオでは、例えば、プロセッサ１２は、デフォルト低待ち時間読み出し／書き込みモードから低電力読み出しモードに変更するように、不揮発性メモリ１４を駆動し得る。プロセッサ１２は、指令インタフェース２０の適切なモードレジスタに書き込まれる状態情報を開始して、オーバレイ窓２８を有効化し得る。指令インタフェース２０は、ビット（例えば、論理１）をオーバレイ窓２８のレジスタに書き込んで、不揮発性メモリ１４に対する、例えば、低電力読み出しモード等の、所望の動作モードを指示し得る。一手法では、オーバレイ窓２８のレジスタは、ワード線バイアス回路部３０に直接にまたは間接的にマッピングされ、低電力読み出しモードに従ったメモリコア３２の１本以上の非選択ワード線（複数可）に関するバイアスレベルの変更を進展させ得る。小さな遅延（例えば、一実装例における約５００ナノ秒）後、不揮発性メモリ１４は低電力読み出しモードで動作し得る。
【００２５】
プロセッサ１２は、不揮発性メモリ１４の低待ち時間読み出し／書き込みモードへの復帰を開始（例えば指示）し得る。例えば、指令インタフェース２０は、別異のビット（例えば、論理０）をオーバレイ窓２８のレジスタに書き込んで、不揮発性メモリ１４に対し、例えば、低待ち時間読み出し／書き込みモード等の、別の所望の動作モードを指示し得る。一部の実装例では、不揮発性メモリ１４が期間後にデフォルトの動作モードにスイッチバックし得るように、タイマ機能が実装され得る。理解されるように、所望の動作モードを設定するためのプロセッサ１２から不揮発性メモリ１４へモード情報を提供するための多数の代替的技術が、使用され得る。オーバレイ窓手法は、単に説明的な一可能性に過ぎない。
【００２６】
一部の実装例では、図１のワード線バイアス回路部３０は線形ダウンレギュレータ（ＬＤＲ）を含んでもよく、その例を図２に関連して後述する。ＬＤＲは、不揮発性メモリ１４の（プロセッサ１２により指示されるような）所望の動作モードが一モード（例えば、低待ち時間読み出し／書き込みモード）から別のモード（例えば、低電力読み出しモード）に変わる場合、線形ダウンレギュレータによりメモリコア３２の１本以上の非選択ワード線（複数可）の電圧レベルを低下させるように動作し得る。代替的実施形態では、ＬＤＲは、ダウンレギュレーションよりむしろアップレギュレーションを提供し得る。ＬＤＲは、プロセッサ１２により特定される所望の動作モードが復帰する場合、ワード線電圧をより高い電圧レベルに復帰ように動作し得る。一部の実装例では、ＬＤＲは、可能な３つ以上の動作モードを支援する能力を有し得る。
【００２７】
図２は、例示的実装例にしたがった線形ダウンレギュレータ（ＬＤＲ）回路５０の例を示す概要図である。ＬＤＲ回路５０は、一部の実装例での、例えば、図１のワード線バイアス回路部３０として使用され得る。図２に示すように、ＬＤＲ回路５０は、低待ち時間基準電圧回路５２、低電力基準電圧回路５４、第１、第２、第３、および第４の緩衝増幅器５６、５８、６０、６２、第１、第２、第３、および第４のスイッチ６４、６６、６８、７０、Ｎ型絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）７２、およびＰ型ＩＧＦＥＴ７４を含み得る。ＩＧＦＥＴはＭＯＳＦＥＴであり得るが、ゲートは、ポリシリコン等の、金属以外の材料で形成され、絶縁体はシリコン酸化物以外の材料で形成され得る。一実施形態では、Ｎ型ＩＧＦＥＴ７２は、当業界で周知な三重ウェル形のデバイスである。三重ウェル構成の使用は、漏洩電流を減少させかつボディ効果を低下させ、これらのいずれもが所望の属性である。Ｎ型ＩＧＦＥＴ７２およびＰ型ＩＧＦＥＴ７４の出力ノード（例えば、ドレインおよびソース端子）は、本説明的例の第１の電力ノード７６と第２の電力ノード７８との間で一列に接続される。動作時に、第１の電力ノード７６は第１の電源電位ＶＨＨを保持し、第２の電力ノード７８は第２の電源電位ＶＳＳを保持し得る。例えば、他の実施形態では反対になり得るが、第１のソース電位ＶＨＨは第２のソース電位ＶＳＳより高くて（例えば、より正側で）構わない。Ｎ型ＩＧＦＥＴ７２は、第１の電力ノード７６と中間ノード８０との間に接続され得る。Ｐ型ＩＧＦＥＴ７４は、中間ノード８０と第２の電力ノード７８との間に接続され得る。中間ノード８０は、関連するメモリコアの非選択ワード線（複数可）８２に結合される。
【００２８】
低待ち時間基準電圧回路５２は、その２個の出力ノード８４、８６に高電圧信号を発生し、これが第１および第３の緩衝増幅器５６、６０の入力ノードに提供され得る。可能な一実装例では、２つの高電圧出力信号のレベルは、所望の高電圧非選択ワード線電圧（例えば、一実装例では、約４ボルト）に概ね等しくて構わない。同様に、低電力基準電圧回路５４は、２個の出力ノード８８、８９に低電圧信号を発生し、これらの低電圧信号を第２および第４の緩衝増幅器５８、６２の入力ノードに提供する。２つの低電圧信号は、一部の実施形態では、実質的に互いに同一の電圧レベルを有する。図示の実施形態では、２つの低電圧出力信号のレベルは、所望の低電圧非選択ワード線電圧（例えば、一実装例では、約１．２ボルト）に概ね等しくて構わない。少なくとも一実装例では、緩衝増幅器５６、５８、６０、６２はユニティゲインデバイスを含み、緩衝器の出力電圧レベルは入力電圧レベルに実質的に一致し得る。非ユニティゲイン緩衝増幅器も、代替的に使用し得る。本明細書で使用される場合、「高（ｈｉｇｈ）」および／または「低（ｌｏｗ）」または同様な表現は、互いに相対的な意味に使用され、絶対的レベルを意味することを意図していないことを理解するべきである。
【００２９】
低待ち時間基準電圧回路５２および低電力基準電圧回路５４の動作について説明する。図示の実施形態では、低待ち時間基準電圧回路５２は、演算増幅器１３０、Ｎ型ＩＧＦＥＴ１３２、分圧器１３４、およびオプションのＰ型ＩＧＦＥＴ１３６を含む。一実施形態では、Ｎ型ＩＧＦＥＴ１３２は、トリプルウェルデバイス、またはプロセス、電圧、および温度の変動について比較的上手く追尾し得るＮ型ＩＧＦＥＴ７２の縮尺バージヨンである。一実施形態では、分圧器１３４はオンチップ抵抗により実装され、比較的多数のタップ、ヒューズ、アンチヒューズ、アナログマルチプレクサ、スイッチ等を有して、低待ち時間基準電圧回路５２の出力ノード８４、８６に、またはＬＤＲ回路５０の中間ノード８０に所望の出力電圧（複数可）を生じさせる時に、演算増幅器１３０の反転入力用の特定のタップを選択するために使用される。あるいは、分圧器１３４の抵抗の部分を設定するように、レーザトリミングを使用できる。このように、分圧器１３４は可変またはプログラム可能であるとみなし得る。
【００３０】
一実施形態では、低待ち時間基準電圧回路５２を含む集積回路は、約２．３ボルトの基準電圧を発生するバンドギャップ電圧基準も含む。当然、他の電圧レベルおよび他のタイプの電圧基準を用いることもできる。この２．３ボルトの基準電圧は、ＶＲＥＦ１と標記され、演算増幅器１３０の非反転入力への入力として提供される。演算増幅器１３０は、プログラミング電圧レールＶＨＰＲＧの電圧から電力供給され、これは低電圧モード構成部品に電力供給するために使用される電圧レールＶＨＨの電圧より高電圧であり得る。
【００３１】
Ｐ型ＩＧＦＥＴ１３６をそのゲートでローに駆動させてオンすなわち有効化させ、低待ち時間基準電圧回路５２は以下の通りに動作する。演算増幅器１３０の出力がＮ型ＩＧＦＥＴ１３２のゲートを駆動し、これがソースフォロワーとして動作する。Ｎ型ＩＧＦＥＴ１３２のゲートからソースに電圧降下が存在し、これが分圧器１３４の一端を駆動しかつ低待ち時間基準電圧回路５２の出力ノード８６に出力として提供される。分圧器の他の端は接地（ＶＳＳ）されている。分圧器１３４のタップからの分圧は、演算増幅器１３０の反転入力への入力として提供される。帰還ループの動作により、演算増幅器１３０の非反転入力および反転入力での電圧は、概ね等しい。したがって、電圧ＶＲＥＦ１が、分圧器のタップに存在する。したがって、分圧器１３４の累積抵抗をＲ１＋Ｒ２とすると、出力ノード８６の電圧Ｖ８６は、概ね数式１に表される。
【数１】
0006042990.tif 000002
【００３２】
出力ノード８４の電圧Ｖ８４は、出力ノード８６の電圧Ｖ８６より高いゲートソース間電圧降下である。ＬＤＲ回路５０が高電力モードにあるとき、電圧Ｖ８４はＮ型ＩＧＦＥＴ７２のゲートを駆動し、電圧Ｖ８６はＰ型ＩＧＦＥＴ７４のゲートを駆動する。Ｎ型ＩＧＦＥＴ７２のゲートとＰ型ＩＧＦＥＴ７４のゲートとの間には２つのゲートソース間電圧降下が存在し、駆動電圧Ｖ８４、Ｖ８６には１つのみのゲートソース間電圧降下が存在する。この駆動電圧の差は、有利なことに「デッドゾーン」を提供し、これがＮ型ＩＧＦＥＴ７２とＰ型ＩＧＦＥＴ７４との間の相互電導の防止に役立ち、電力消費を減少させる。この「デッドゾーン」は、漏洩電流によるため許容され得て、中間ノード８０に電圧を設定しかつ維持するのはＮ型ＩＧＦＥＴ７２である。Ｐ型ＩＧＦＥＴ７４は、モード間の移行速度の増大のために用いられる。相互電導を減少させる他の技術も適用可能で、当業者によりたやすく決定されるだろう。
【００３３】
生産時に、ＬＤＲ回路５０は高電力モードとされ、分圧器１３４の適切なタップが演算増幅器１３０の帰還ループを閉鎖するために選択され得る。あるいは、分圧器の抵抗の一部分をレーザトリミングすることもできる。分圧器１３４の別異のタップが一時的に選択される一方で、中間ノード８０の電圧がモニターされる。中間ノード８０に対する所望の電圧に対応するタップは、現場使用に永久的に選択され得る。一実施形態では、中間ノード８０に対する電圧は、約２．５ボルトから約４．５ボルトの範囲内に調整される。
【００３４】
低電力基準電圧回路５４の動作は、低待ち時間基準電圧回路５２のものと同様である。図示の実施形態では、基準電圧回路５２、５４の接続形態は、入力電圧基準を超えた電圧利得を提供する。しかし、低電力モードでは、中間ノード８０に対する電圧は、約１．０ボルトから約１．８ボルトの範囲内でなければならない。したがって、低待ち時間基準電圧回路５２により用いられる２．３ボルトの基準ＶＲＥＦ１は、高すぎる。第２の基準電圧ＶＲＥＦ２は、第１の基準電圧ＶＲＥＦ１から分圧器を介して発生される。図示の実施形態では、第２の基準電圧ＶＲＥＦ２の電圧は、約１．０ボルトである。
【００３５】
低電力基準電圧回路５４の動作について説明する。図示の実施形態では、低電力基準電圧回路５４は、演算増幅器１４０、Ｎ型ＩＧＦＥＴ１４２、分圧器１４４、およびオプションのＰ型ＩＧＦＥＴ１４６を含む。一実施形態では、Ｎ型ＩＧＦＥＴ１４２もトリプルウェルデバイスであり、またはプロセス、電圧、および温度の変動について比較的上手く追尾し得るＮ型ＩＧＦＥＴ７２の縮尺バージヨンである。分圧器１４４は、分圧器１３４と同様とすることができる。分圧器の特定のタップは、生産時に演算増幅器１４０の反転入力への入力として選択でき、低電力基準電圧回路５４の出力ノード８８、８９にまたはＬＤＲ回路５０の中間ノード８０に所望の出力電圧（複数可）を設定する。
【００３６】
生産時に、ＬＤＲ回路５０は低電力モードとされ、分圧器１４４の適切なタップが演算増幅器１４０の帰還ループを閉鎖するために選択され得る。あるいは、分圧器の抵抗の一部分をレーザトリミングすることもできる。分圧器１４４の別異のタップが一時的に選択される一方で、中間ノード８０の電圧がモニターされる。中間ノード８０に対する所望の電圧に対応するタップは、現場使用に永久的に選択され得る。一実施形態では、中間ノード８０に対する電圧は、約１．０ボルト〜約１．８ボルトの範囲内に調整される。
【００３７】
前述したように、Ｎ型ＩＧＦＥＴ７２は中間ノード８０に電圧を設定する。電力節約のために、ＬＤＲ回路５０の部分を無効化できる。例えば、Ｎ型ＩＧＦＥＴ７２に対する適切なゲート電圧をキャパシタ７１に保存できる。キャパシタ７１は、単なる寄生容量よりも大きな容量を表す。適切なゲート駆動レベルを確定後、スイッチ６４、６６、６８、７０を開成し、Ｎ型ＩＧＦＥＴ７２は中間ノード８０に対して適切な電圧レベルを維持しなければならない。Ｐ型ＩＧＦＥＴ７４に対する追加容量は、図示の実施形態におけるように必要でなく、Ｐ型ＩＧＦＥＴ７４は移行用にのみ用いられ、定常状態動作では比較的非導電性でなければならない。当然、Ｐ型ＩＧＦＥＴ７４のゲートに対するプルアップ抵抗等の、他の構成部品を使用して、通常動作時、即ち、移行以外の期間、にＰ型ＩＧＦＥＴ７４が電流を漏洩していないことを確実とし得る。加えて、Ｐ型ＩＧＦＥＴ１３６、１４６は、信号
0006042990.tif 000003
が高となるように、それらのゲート電圧を高とすることにより無効化され得る。これにより、電流が、例えば、分圧器１３４、１４４を介して流れるのを防止できる。加えて、
0006042990.tif 000004
信号は、低電力モードが設定されているとき、例えば、Ｐ型ＩＧＦＥＴ１３６が有効化されず、かつ高電力モードが設定されているとき、Ｐ型ＩＧＦＥＴ１４６が有効化されないように、独立に制御され得る。
【００３８】
一実施形態では、スルーレートも制御される。中間ノード８０に結合される種々のワード線８２は、実質的な量の寄生容量を含み得る。中間ノード８０での急激な電圧変化は、その後のＶＨＨおよび／またはＶＳＳ供給部での比較的大きな電流スパイクの結果を招く可能性があり、トレース、金属被覆配線、ボンドワイヤ、等を損傷させるかもしれず、また他の回路を破壊させ得る。一実施形態では、中間ノード８０での電圧が比較的徐々に変更されるように、スルーレート制御が緩衝増幅器５６、５８、６０、６２内に組み込まれる。スルーレート制御は、例えば、ローパスフィルタにより実装され得る。
【００３９】
低待ち時間基準電圧回路５２および低電力基準電圧回路５４に対する多様な変形が存在する。例えば、一代替例では、適切な電圧基準の利用可能度に応じて、低待ち時間基準電圧回路５２および／または低電力基準電圧回路５４の１個以上の出力に対して適切な電圧レベルを発生させるように、１個以上の分圧器を用い得る。代替的実施形態では、２対の緩衝増幅器５６、５８、６０、６２および２個の実質的に類似する基準電圧回路５２、５４を有するスイッチ６４、６６、６８、７０を用いて基準電圧間で切り替えるのではなく、基準電圧回路５２、５４のうちの１個のみが存在し、演算増幅器１３０または演算増幅器１４０の入力部に印加される基準電圧を切り替えて中間ノード８０の電圧を変える。
【００４０】
第１、第２、第３、および第４のスイッチ６４、６６、６８、７０は、制御信号をＮ型ＩＧＦＥＴ７２およびＰ型ＩＧＦＥＴ７４のゲートノードに適切に提供するように動作し得る。より詳細に説明するように、図示の実装例では、第１および第３のスイッチ６４、６８は共に開閉でき、第２および第４のスイッチ６６、７０は共に開閉できる。スイッチ６４、６６、６８、７０は、例えば、プロセッサから受信される等の、モード情報に応じて制御され得る。例えば、一手法では、スイッチ６４、６６、６８、７０は、オーバレイ窓２８のレジスタ内に格納されるビット状態（例えば、ｌｐｗｒｍｏｄｅ信号の状態）に少なくとも部分的に応じて制御され得る。ｌｐｗｒｍｏｄｅ信号が論理０に設定される場合、メモリデバイスは、例えば、低待ち時間読み出し／書き込みモードで動作し得る。そのような場合、第１および第３のスイッチ６４、６８は閉成し、かつ第２および第４のスイッチ６６、７０は開成し、高電圧レベルの制御信号を（低待ち時間基準電圧回路５２から）Ｎ型ＩＧＦＥＴ７２およびＰ型ＩＧＦＥＴ７４のゲートノードに提供し得る。低電力基準電圧回路５４および第２および第４の緩衝増幅器５８、６２は無効化されて、エネルギーを保存する。Ｎ型ＩＧＦＥＴ７２およびＰ型ＩＧＦＥＴ７４のゲートノードに提供された高電圧レベルの制御信号は、低待ち時間読み出し／書き込みモード時に、メモリコア（少なくとも一実装例では、例えば、約２．５〜約４．５ボルト）の１本以上の非選択ワード線（複数可）８２での高電圧の結果を招き得る。
【００４１】
オーバレイ窓２８内のｌｐｗｒｍｏｄｅ信号が、例えば、プロセッサから受信したモード情報に応じて（例えば、少なくとも部分的に基づいて）論理１等にその後変更される場合、メモリデバイスは低電力読み出し動作モードに変わり得る。このことが生じると第１のスイッチ６４および第３のスイッチ６８が開成し、電圧レベルの制御信号をＮ型ＩＧＦＥＴ７２およびＰ型ＩＧＦＥＴ７４のゲートノードから除去する。第２および第４のスイッチ６６、７０は、他方で、閉成し、低電圧制御信号を、第２および第４の緩衝器５８、６２のＮ型ＩＧＦＥＴ７２およびＰ型ＩＧＦＥＴ７４のゲートノードへの出力ノード（例えば、約１．２ボルト）に提供する。より詳細に説明するように、このことは、低電力読み出しモード時に、メモリコアの１本以上の非選択ワード線（複数可）８２での低電圧（少なくとも一実装例で、例えば、約１．０〜約１．８ボルト）の結果を招き得る。低待ち時間基準電圧回路５２および第１および第３の緩衝増幅器５６、６０は、低電力読み出し動作モード時に無効化され得る。図２中の第１、第２、第３、および第４のスイッチ６４、６６、６８、７０の配置および／または動作は、制御信号をＮ型ＩＧＦＥＴ７２およびＰ型ＩＧＦＥＴ７４のゲートノードに提供するための１つの説明的技術を表すものと理解するべきである。他の技術および／または他の提供配置も、代替的に用い得る。
【００４２】
低電力読み出しモードが開始されると、第２および第４の緩衝増幅器５８、６２により提供された低電圧制御信号（例えば、約１．２ボルト）は、大きなＶｇｓバイアスをＰ型ＩＧＦＥＴ７４にかける。非選択ワード線電圧は高いまま（例えば、約４ボルト）で、Ｐ型ＩＧＦＥＴ７４は結果的にワード線電圧を、約１．２ボルトプラスＰ型ＩＧＦＥＴ７４の閾値電圧まで引き下げる。Ｐ型ＩＧＦＥＴ７４は、適切な量の変位電流を、１本以上の非選択ワード線（複数可）から接地に向けて提供するように、選択され得る。Ｐ型ＩＧＦＥＴ７４が非選択ワード線電圧を引き下げた後、Ｎ型ＩＧＦＥＴ７２およびＰ型ＩＧＦＥＴ７４の両者は、オフに切り替わり始める。漏洩電流は、ワード線を、Ｎ型ＩＧＦＥＴ７２の相互コンダクタンスを満たす状態まで引き下げ得る。図２に示すＬＤＲ回路５０の図示の回路アーキテクチャは、使用可能なＬＤＲ回路の可能な一例を備え得る。他アーキテクチャを代替的に使用してもよい。
【００４３】
図３は、例示的実装例に従った例示的多重コア不揮発性メモリ装置９０を示すブロック図である。可能な一適用では、多重コア不揮発性メモリ装置９０は、図１の不揮発性メモリ１４に代えて、または加えて、使用でき、情報格納および／または検索の機能をプロセッサ１２に対して提供する。他の適用もまた存在する。図示のように、多重コア不揮発性メモリ装置９０は、指令復号機能部２２を有する指令インタフェース２０、オーバレイ窓２８、複数の相変化メモリ（ＰＣＭ）コア９２、９４、９６、９８、および複数のＬＤＲ回路１００、１０２、１０４を含む。図示はしないが、多重コア不揮発性メモリ装置９０は、例えば、図１に関連して前述したような、アドレスおよび入力／出力レジスタも含み得る。可能な一実装例では、ＰＣＭコア９２、９４、９６、９８は、バンク内に配置され、プロセッサ１２等と共同に動作可能なプラットフォーム形構造体（例えば、チップ、基板、または基盤）内に含まれ、または含まれなくてもよい。ＰＣＭメモリコアとして図示されているが、他のメモリ技術、または別異の技術の組合せ、を他の実装例に利用しても構わないことを理解すべきである。図示の実装例では、多重コア不揮発性メモリ装置９０に関する４個のメモリコア９２、９４、９６、９８が存在している。任意の数（２個以上）のコアを多重コア不揮発性メモリ装置９０内に使用でき、例えば、ある場合には、何百または何千ものコアが利用され得る。
【００４４】
図３の指令インタフェース２０、指令復号機能部２２、およびオーバレイ窓２８は、図１に関連して前述したと実質的に同一の動作を遂行する。しかし、この例では、動作を複数のメモリコアに対して遂行しても構わない。図３に示すように、多重コア不揮発性メモリ装置９０内の第１、第２、および第３のＰＣＭコア９２、９４、９６は、対応するＬＤＲ回路１００、１０２、１０４を有する。ＬＤＲ回路１００、１０２、１０４は、前述したＬＤＲ回路５０と同様な動作を提供する。可能な一動作シナリオでは、多重コア不揮発性メモリ装置９０に結合されるプロセッサは、モード情報を装置９０に提供して、ＰＣＭコア９２、９４、９６のモードを設定し得る。少なくとも可能な一実装例では、プロセッサは、対応するＬＤＲ回路１００、１０２、１０４（または他のなんらかの形の動的に設定可能なワード線バイアス回路部）を有する、コア９２、９４、９６等の、コアに対する別異の動作モードを特定することを、メモリ装置９０により許容され得る。即ち、実装例では、ＬＤＲ回路１００、１０２、１０４は、互いに独立に動作し得る。一手法では、オーバレイ窓２８内の１個以上のビットレジスタは、それぞれのＬＤＲ回路１００、１０２、１０４を割り当てられて、対応するメモリコア９２、９４、９６に対する現在の所望の動作モードを特定する。例えば、プロセッサからのモード情報を提供するための他の技術を、代替的に用いてもよい。
【００４５】
図３に示すように、種々の実装例で、多重コア不揮発性メモリ装置９０内のメモリコアの一部が、対応するＬＤＲ回路部を有してもよい。即ち、一部のコア（例えば、図３中のＰＣＭコア９８）は、対応する動的に設定可能なワード線バイアス回路部が無くとも、動作し得る。一実装例では、一部のコアの動作モードは、このため、プロセッサにより設定されなくてもよい。一部のメモリコアは、例えば、単一の動作モード（例えば、低待ち時間読み出し／書き込みモード）で動作可能である。他のコアは、大抵は低電力読み出しモードで動作し得るが、書き込まれ得るように低待ち時間読み出し／書き込みモードに変わってもよい。多くの他の変形例も実装され得る。
【００４６】
一部の実施形態では、複数のメモリ構造体を利用する多重コアメモリ装置が提供され得るが、構造体は複数のメモリコアを含む。構造体の一部または全部のコアは、例えば、対応する動的に設定可能なワード線バイアス回路部を有し得る。したがって、結合されたプロセッサは、適用可能なコアに対して動作モードを設定し得る。一手法では、プロセッサは、紛れなく対応するワード線バイアス回路部を有する１個以上のコアに対するメモリに、それぞれのモード情報を提供することにより、多重構造システム内にメモリコアの動作モードをコア毎に設定可能であり得る。別の可能な手法では、プロセッサは、メモリコアの動作モードを、多重構造システムに構造体毎に設定可能であり得る。即ち、プロセッサは、構造体に対して動作モードを特定でき、対応するメモリコアは特定されたモードで動作し得る。構造体は、構造体のメモリコアに対してバイアスレベルを設定するためのワード線バイアス回路部を有し、または構造体のコアの下位グループもまたワード線バイアス回路部を共有し得る。少なくとも一実施形態では、例えば、構造体の２個以上のコアは、対応するワード線バイアス回路部に結合され、２個以上のコアの１本以上の非選択ワード線に関するバイアスレベルを設定する。
【００４７】
一部の多重コア、多重構造の実施形態では、メモリ構造体のうちの１個以上のうちのメモリコアは、例えば、ＬＤＲ回路部を有さなくてもよい。したがって、プロセッサは、適用可能なコアの動作モードを設定できなくてもよいが、特許請求の範囲に記載した主題は、この説明的例に範囲の上で限定されない。例えば、可能な一実装例では、ＬＤＲ回路部を有さない特定の構造体のコアは、低待ち時間読み出し／書き込みモードで動作し得る。適用のためのプロセッサは、例えば、（１）低待ち時間動作が望ましいかもしれないおよび／または（２）複数の短いランダムな書き込み動作には通常読み出し動作が点在し得るというような構造体を使用し得る。装置における別の構造体は、例えば、低電力読み出しモードで動作する適用可能なコアを有し得る。構造体は、プロセッサにより、例えば、読み出し集約的な適用に使用され得る。前述のように、ＬＤＲまたは他の動的に設定可能なワード線バイアス回路部がメモリコアに対して提供される場合、コアはそれにもかかわらずプロセッサからモード情報を受信すること無しに使用され得るデフォルト動作モードを有し得る。少なくとも一実装例では、多重構造のメモリ装置の別個の構造体が、ＬＤＲ回路部を装備するメモリコアのための別個のデフォルト動作モードを有し得る。多重構造のメモリ装置の実装例では、任意の数（例えば、１個以上）のメモリコアが構造体に対して提供され、任意の数（例えば、２個以上）の構造体が使用され得る。一部の多重構造の実装例では、千個以上のメモリ構造体が提供され、別個の構造体が千個以上のメモリコアを含む。
【００４８】
図４は、例示的実装例に従った、コンピューティングシステム等の、装置を動作させるための方法１１０を示すフローチャートである。ブロック１１２〜１１８等の、ブロックの順序は、例としての順序を含み得る。特許請求の範囲に記載した主題は説明的または例示的実施形態に範囲において限定されない。図示する方法は種々の方法により変更し得ることが当業者により理解されるであろう。例えば、別の実施形態では、示した方法の種々の部分は、組み合わされ、代替的なシーケンスに再配置され、除去またはその他がなされ得る。したがって、特許請求の範囲に記載した主題に従った実施形態は、ブロック１１２〜１１８の全て、より少なく、またはより多く、を含み得る。方法１１０等の、方法は、単一な方法としてまたは複数の方法として遂行され得る。例えば、ブロック１１２により示される等の、メモリデバイスの動作モードを設定するために決定がされ得る。決定は、例えば、不揮発性メモリに結合されるプロセッサまたは他のメモリアクセスデバイスにより行われる。可能な一手法では、決定は、例えば、電力消費等の、性能基準に、少なくとも部分的に、基づいて行われ得る。例えば、プロセッサは、不揮発性メモリのモードを維持し、または、例えば、不揮発性メモリに対する高レベルの読み出し活動度が近い将来予期される場合、低待ち時間読み出し／書き込みモードから低電力読み出しモードにモードを変更する。
【００４９】
例えば、モードを変更する決定がされると、モード情報が、例えば、メモリデバイスに提供されて、例えば、ブロック１１４により示される等の、所望のモード変更を特定する。例えば、プロセッサにより決定がされると、モード情報が、少なくとも部分的にプロセッサの制御下等で、プロセッサからの直接転送、仲介の回路またはデバイスを介した転送、または別の回路またはデバイスからメモリへの送出により提供される。モード情報は、モードが維持されまたは変更され得る単一信号ビット方式のように単純なものでよい。例えば、２つの別個の動作モードで動作し得るメモリコアに対して、論理１はモードが変更され得ることを示し、論理０は現在のモードが維持され得ることを示す。あるいは、論理０は第１のモードが使用され得ることを示し、論理１は第２のモードが使用され得ることを示す。より複雑なモード信号方式も一部の実装例で用いてもよい。例えば、メモリが２つより大きい別個の動作モードで動作し得る場合、多ビットを使用し得る。多ビットも、不揮発性メモリ内の２個以上のメモリコアが変更可能なモードを有する（例えば、２個以上のメモリコアが関連するＬＤＲ回路部を有する）場合に、いくつかの実装で使用され得る。他の形のモード情報を代替的に使用でき、特許請求の範囲に記載した主題はこれに関して限定されない。
【００５０】
別の方法の実施形態は、ブロック１１６、１１８を含む。例えば、メモリデバイスは、例えば、示したもの等の、動作を遂行し得る。モード情報は、例えば、ブロック１１６により示されるようなメモリデバイスの外部のメモリアクセスデバイス（例えば、プロセッサ）からメモリデバイスにより受信され得る。モード情報の受信は、外部メモリアクセスデバイスからの直接的または間接的な受信（例えば、外部メモリアクセスデバイスの全面的または部分的な制御下での別のデバイスからの受信）を範囲に含む。受信されたモード情報に応じて、不揮発性メモリの動作モードは、例えば、ブロック１１８により示されるように、維持されまたは変更され得る。例えば、少なくとも一実施形態では、メモリデバイスの複数のメモリコアのうちのメモリコアの非選択ワード線電圧は、モード情報に応じて維持されまたは変更され得る。例えば、可能な一シナリオでは、モード情報は、低待ち時間読み出し／書き込みモードから低電力読み出しモードへのモードの変更を示し得る。応じて、不揮発性メモリは、例えば、メモリコアの非選択ワード線電圧を減少させ得る。非選択ワード線電圧は、例えば、線形ダウンレギュレーションを用いて減少され得る。可能な一手法では、受信されたモード情報は、ＬＤＲ回路部を活性化させるためのオーバレイ窓の１個以上のビットレジスタに影響を与える。少なくとも一実装例では、図２のＬＤＲ回路５０または同様な回路部を用いて、メモリデバイスの非選択ワード線電圧を減少させてもよい。
【００５１】
本明細書の特許請求の範囲に記載した主題による、メモリデバイスの形のもの等の、装置は、例えば、いかなる数の別個の適用にも使用され得る。メモリデバイスは、他の装置、例えば、コンピュータ、コンピュータ周辺機器、携帯情報端末、カメラ、電話機、携帯電話または他の無線デバイス、表示器、チップセット、セットトップボックス、ビデオゲーム、車両、衛星通信、インターネットサーバ、ルータ、基地局、ネットワークアクセスデバイス、オーディオビデオデバイス、またはそれらの組合せ、内に組み込まれ得る。可能な一適用では、特許請求の範囲に記載した主題によるメモリデバイスは、データセンターの形で１個以上の装置内に使用され得る。データセンターにより使用されるメモリ容量は、大きくかつ増大しつつあるように思われる。特許請求の範囲に記載した主題によるメモリ構造体または技術は、データセンターでエネルギーコストおよび／または冷却コストを低減させ得る。
【００５２】
特許請求の範囲に記載した主題による技法は、特定の特長または例に従った適用に、少なくとも部分的に、依存する種々の技術により実装され得る。例えば、技法は、ソフトウエアと共に、ハードウエア、ファームウエア、またはそれらの組合せにおいて実装され得る。ハードウエア実装では、例えば、処理装置は、１個以上の特定用途向け集積回路（ＡＳＩＣ）、デジタル信号プロセッサ（ＤＳＰ）、デジタル信号処理デバイス（ＤＳＰＤ）、プログラマブル論理デバイス（ＰＬＤ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、プロセッサ、コントローラ、マイクロコントローラ、マイクロプロセッサ、電子デバイス、または本明細書で説明したもの等の機能を遂行するように設計された他のデバイスまたはユニット、またはそれらの組合せ、内に実装され得る。
【００５３】
本明細書に用いられる場合、「接続される」の語は、構成要素間の直接的または間接的な導電接続を意味し、「結合される」の語は、構成要素が互いに通信可能であるが（この語は導電接続も包含するのだが）必ずしも直接的に導電接続されているわけではないことを意味し、「一列に接続される」の表現は、ノードが２個のノード間で一列に相互接続されるが、必ずしも直列回路として接続されるわけではない（例えば、一列のノードの全てが、回路動作時に。必ずしもそれらを介する同一電流を有するとは限らない）ことを意味する。「一列に接続される」２個のノードは、必ずしも直接的に互いに導電接続されるわけではなく、即ち、一列に２個のノード間に１個以上の他の構成要素が存在し得る。「一列に接続される」の表現は、一列に互いに直接的または間接的に導電接続される２個のノードを含み、また直列に接続される２個のノードも包含する。「結合される」の語は、本明細書で用いられる場合、２個のノードが、これら２個のノード間に電気通信がある限りで、それらの間に１個以上の他のノードを有する状況も包含する。「結合される」の語は、２個のノードが誘導、容量、または無線の結合を介して通信し得る状況も包含する。
【００５４】
これまでの詳細な説明では、特許請求の範囲に記載した主題を完全に理解できるように多くの特定の詳細事項を明記した。しかし、特許請求の範囲に記載した主題は、これらの特定の詳細事項が無くても実施し得ることが当業者に理解されるであろう。また、当業者ならば分かるであろう方法または装置は、特許請求の範囲に記載した主題を曖昧にさせないために、詳細には説明していない。
【００５５】
これまでの詳細な説明の一部を、論理、アルゴリズム、または記号による動作表現により、特定の装置（例えば、特定目的のコンピューティングデバイスまたはプラットフォーム）のメモリ内に格納された２値状態について提示した。この特定の事項に関連して、特定の装置等の用語は、一旦プログラムされ得ると、プログラムソフトウエアからの命令に関する特定の機能を遂行し得る、汎用コンピュータを含む。アルゴリズムの記述または記号表現は、信号処理または関連する技術分野での当業者により使用され、その成果の実体を他の当業者に伝えるための技術の例である。アルゴリズムは、本明細書中でおよび一般的に、所望の結果に至る首尾一貫した一連の動作または同様の信号処理と考えて構わない。これに関連して、動作または処理は、物理量の物理的操作を伴う。通常、必ずとまではいえないが、そのような量は、格納、転送、結合、比較またはそれ以外に情報を表す電子信号として操作され得る、電気または磁気信号の形をとり得る。そのような信号をビット、データ、値、構成要素、記号、活字、用語、数値、情報等として言及するのが好都合であることが、時に触れ共通使用の理由から、判明した。しかし、これらの全てまたは同様の用語が適切な物理量に関連し単に便宜的表示であることを理解すべきである。他に特に言及しない限り、以下の検討から明らかなように、本明細書を通じて、「処理する」、「コンピューティング」、「計算する」、「決定する」、「確立する」、「得る」、「特定する」、「選択する」、「発生する」等の用語を用いた解説は、特別目的のコンピュータまたは同様の特別目的の電子コンピューティングデバイス等の、特定の装置のアクションまたは処理を指し得ることが理解され得る。したがって、本明細書では、特別目的のコンピュータまたは同様の特別目的の電子コンピューティングデバイスは、物理的電子または磁気量として一般に表された信号を、特別目的のコンピュータまたは同様の特別目的の電子コンピューティングデバイスのメモリデバイス、レジスタ、または他の情報記憶デバイス、送信デバイス、または表示デバイス内で、操作または転換可能であるかもしれない。本特定の特許出願において、「特定の装置」の用語は、一旦プログラムされ得ると、プログラムソフトウエアからの命令に関する特定の機能を遂行し得る、汎用コンピュータを含み得る。
【００５６】
一部の状況では、２値の１から２値の０またはその逆の状態変化等の、メモリデバイスの動作は、例えば、物理的転換等の、転換を含み得る。特定のタイプのメモリデバイスでは、そのような物理的転換は、物品の別個の状態または物への物理的転換を含み得る。例えば、限定無しに、一部のタイプのメモリデバイスに対しては、状態変化は、電荷の蓄積および保存または保存した電荷の放出を含み得る。同様に、他のメモリデバイス内で、状態変化は、磁気配向の物理的変化または転換、または多結晶から非晶質またはその逆等の、分子構造の物理的変化または転換を含み得る。更に他のメモリデバイスでは、物理的状態の変化は、例えば、量子ビット（ｑｕｂｉｔｓ）を伴い得る、重畳、もつれ等の、量子力学現象を伴い得る。上述の事項は、メモリデバイスにおける２値の１から２値の０またはその逆の状態変化が、物理的転換等の、転換を含み得る、全例の完全な一覧を意図するものでもない。むしろ、上述の事項は、説明的例として意図されたものである。
【００５７】
一実施形態は装置を含み、装置は、アクセス線を介して動作可能にアクセス可能なメモリセルを有するメモリコアであって、少なくとも低電力読み出しモードおよび低待ち時間の読み出し／書き込みモードを含む複数のモードで動作可能であり、低電力読み出しモードは低待ち時間読み出し／書き込みモードより低電力消費である、メモリコアと、メモリコアの非選択アクセス線に関するバイアスレベルを設定するように構成されるアクセス線バイアス回路部であって、バイアスレベルはモード情報に応じて設定される、アクセス線バイアス回路部と、を含む。
【００５８】
一実施形態は装置を含み、装置は、少なくとも第１のメモリコアおよび第２のメモリコアを有する複数のメモリコアと、第１のメモリコアの非選択アクセス線に関するバイアスレベルを提供するように構成される第１のメモリコアに結合される第１のアクセス線バイアス回路部と、第２のメモリコアの非選択アクセス線に関するバイアスレベルを提供するように構成される第２のメモリコアに結合される第２のアクセス線バイアス回路部と、を含み、第１のメモリコアの非選択アクセス線に関するバイアスレベルは、第２のメモリコアの非選択アクセス線に関するバイアスレベルとは異なり得るように、第１および第２のアクセス線バイアス回路部は、互いに独立に動作するように構成される。
【００５９】
一実施形態は装置を含み、装置は、メモリデバイスから情報を読み出しかつそこへ情報を書き込むためのメモリアクセスデバイスであって、メモリの電力消費を管理するようにメモリデバイスのメモリコアの動作モードを動的に設定可能である、メモリアクセスデバイスを、含む。
【００６０】
一実施形態は機械実装方法を含み、方法は、メモリアクセスデバイスからモード情報をメモリデバイスで受信することと、モード情報が、低待ち時間読み出し／書き込み動作モードから低電力読み出し動作モードへのメモリコアに対するモード変更を示す場合、メモリデバイスのメモリコアの非選択アクセス線電圧を低下させることと、を含む。
【００６１】
現時点で例示的特徴と思われる事項について示しまたは説明したが、特許請求の範囲に記載した主題から逸脱しなければ、種々の他の変更も可能であり、または均等物で置換し得ることが、当業者により理解されるであろう。加えて、本明細書に説明した中心概念（複数可）から逸脱しなければ、特許請求の範囲に記載した主題の教示に対する特定の状況に適合するように多くの変更を行い得る。
【００６２】
したがって、特許請求の範囲に記載した主題は、開示した特定の例に限定されないが、そのような特許請求の範囲に記載した主題は、添付した特許請求の範囲内に収まる全ての態様、またはその均等物も含み得る。
【図１】
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【図２】
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【図３】
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【図４】
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