(57)【特許請求の範囲】
【請求項１】
多入力型オペアンプと、
前記多入力型オペアンプの第１の入力端子に接続される第１のスイッチと、
前記多入力型オペアンプの第２の入力端子と容量素子を介して接続される第２のスイッチと、
前記第２の入力端子と前記容量素子を介して接続される第３のスイッチと、
前記多入力型オペアンプの出力端子と前記第２の入力端子との間に接続される第４のスイッチと、
前記第１のスイッチをオンにする場合、前記第２のスイッチ、前記第３のスイッチ、及び前記第４のスイッチをオフにするとともに、前記第２の入力端子と接地電位との間に接続される第５のスイッチをオンにし、前記第１のスイッチをオフにする場合、前記第２のスイッチ及び前記第４のスイッチをオンにし、前記第３のスイッチをオフとするとともに、前記第１の入力端子と接地電位との間に接続される第６のスイッチをオンにし、所定時間経過後に、前記第３のスイッチをオンにする一方、前記第２のスイッチ及び前記第４のスイッチをオフとし、前記第６のスイッチは継続してオンとするように前記第１のスイッチ、前記第２のスイッチ、前記第３のスイッチ、前記第４のスイッチ、前記第５のスイッチ、及び前記第６のスイッチを制御する制御部と、
を含む半導体装置。
【請求項２】
前記多入力型オペアンプは、前記第５のスイッチ及び前記第６のスイッチを有しており、
前記第３のスイッチは、ＤＡコンバータの出力が入力され、
前記多入力型オペアンプと、前記第１のスイッチと、前記第２のスイッチと、前記第３のスイッチと、前記第４のスイッチと、前記容量素子とを有する電圧検知部本体、及び前記ＤＡコンバータを含む電圧検知部が前記第１の入力端子に入力された信号を処理する場合、前記多入力型オペアンプはコンパレータとして機能する請求項１に記載の半導体装置。
【請求項３】
第１の電圧と第２の電圧が入力される多入力型オペアンプと、
前記第１の電圧が入力される前記多入力型オペアンプの第１の入力端子に接続される第１のスイッチと、
前記第２の電圧が入力される前記多入力型オペアンプの第２の入力端子と容量素子を介して接続される第２のスイッチと、
前記第２の入力端子と前記容量素子を介して接続され、ＤＡコンバータの出力が入力される第３のスイッチと、
前記多入力型オペアンプの出力端子と前記第２の入力端子との間に接続される第４のスイッチと、
前記第１の電圧を前記多入力型オペアンプに入力する場合、第１のスイッチをオンにし、前記第２のスイッチ、前記第３のスイッチ、及び前記第４のスイッチをオフにするとともに、前記第２の入力端子と接地電位との間に接続される第５のスイッチをオンにし、前記第２の電圧を前記多入力型オペアンプに入力する場合、前記第１のスイッチ及び前記第３のスイッチをオフにし、前記第２のスイッチ及び前記第４のスイッチをオンにするとともに、前記第１の入力端子と接地電位との間に接続される第６のスイッチをオンにし、所定時間経過後に、前記第３のスイッチをオンにする一方、前記第２のスイッチ及び前記第４のスイッチをオフとし、前記第６のスイッチは継続してオンとするように前記第１のスイッチ、前記第２のスイッチ、前記第３のスイッチ、前記第４のスイッチ、前記第５のスイッチ、及び前記第６のスイッチを制御する制御部と、
を含む半導体装置。
【請求項４】
前記多入力型オペアンプは、前記第５のスイッチ及び前記第６のスイッチを有しており、
前記多入力型オペアンプと、前記第１のスイッチと、前記第２のスイッチと、前記第３のスイッチと、前記第４のスイッチと、前記容量素子とを有する電圧検知部本体、及び前記ＤＡコンバータを含む電圧検知部の前記容量素子は、前記第２の電圧が前記多入力型オペアンプに入力される場合にレベルシフタとして機能し、前記電圧検知部本体は、前記第２の電圧が前記多入力型オペアンプに入力され、かつ、前記ＤＡコンバータの出力レベルを変化させることで、アナログ・デジタル・コンバータとして機能する請求項３に記載の半導体装置。
【請求項５】
前記第５のスイッチがオンする場合に、前記第６のスイッチはオフとし、前記第５のスイッチがオフする場合に、前記第６のスイッチはオンとする請求項１から請求項４の何れか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
近年、異なる複数の電源電圧を効率的に処理するために、複数の処理対象電圧を１つの回路に入力して各処理対象電圧を処理することが要求されている。このような要求に応えるべく、例えば特許文献１には、複数の処理対象信号を入力可能にする多入力型オペアンプが開示されている。また、特許文献２に記載の多入力型オペアンプは、複数の非反転入力端子へ印加される各非反転入力と、反転入力端子へ印加される反転入力とを比較するものであって、入力電圧が所定の動作領域にある場合に、両入力を比較する差動増幅部と、入力電圧が動作領域外の不動作領域にある場合、動作領域に入る方向へ両入力の電位を同一量だけシフトさせるレベルシフタと、を備えている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平８−３１６７４７号公報
【特許文献２】特開平１０−１９０３７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１及び特許文献２に記載の発明は何れもオペアンプの複数の入力端子のうちの使用対象とされた入力端子以外の入力端子に不要な電流（例えばオペアンプの入力端子に外部接続されたスイッチング素子から漏れ出る所謂リーク電流）が流入してしまうことが考えられる。すなわち、使用対象とされていない入力端子に不要な電流が流れ込むことによってオペアンプの出力が不正確になってしまう、ということである。従って、多入力型オペアンプの複数の入力端子を選択的に切り替えて使用するにしても使用対象とされていない入力端子に不要な電流が流れ込んでオペアンプの出力が不正確になってしまう、という問題点があった。
【０００５】
本発明は上記問題点を解決するために成されたものであり、複数の入力端子のうちの使用対象とされた入力端子以外の入力端子に不要な電流が流れ込むことに起因して出力結果に誤差が生じるという不具合を抑制することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、請求項１に記載の半導体装置は、多入力型オペアンプと、前記多入力型オペアンプの第１の入力端子に接続される第１のスイッチと、前記多入力型オペアンプの第２の入力端子と容量素子を介して接続される第２のスイッチと、前記第２の入力端子と前記容量素子を介して接続される第３のスイッチと、前記多入力型オペアンプの出力端子と前記第２の入力端子との間に接続される第４のスイッチと、前記第１のスイッチをオンにする場合、前記第２のスイッチ、前記第３のスイッチ、及び前記第４のスイッチをオフにするとともに、前記第２の入力端子と接地電位との間に直列に接続される第５のスイッチをオンにし、前記第１のスイッチをオフにする場合、前記第２のスイッチ及び前記第４のスイッチをオンにし、前記第３のスイッチをオフとするとともに、前記第１の入力端子と接地電位との間に直列に接続される第６のスイッチをオンにし、所定時間経過後に、前記第３のスイッチをオンにする一方、前記第２のスイッチ及び前記第４のスイッチをオフとし、前記第６のスイッチは継続してオンとするように前記第１のスイッチ、前記第２のスイッチ、前記第３のスイッチ、前記第４のスイッチ、前記第５のスイッチ、及び前記第６のスイッチを制御する制御部と、を含む。
【０００７】
上記目的を達成するために、請求項３に記載の半導体装置は、第１の電圧と第２の電圧が入力される多入力型オペアンプと、前記第１の電圧が入力される前記多入力型オペアンプの第１の入力端子に接続される第１のスイッチと、前記第２の電圧が入力される前記多入力型オペアンプの第２の入力端子と容量素子を介して接続される第２のスイッチと、前記第２の入力端子と前記容量素子を介して接続され、ＤＡコンバータの出力が入力される第３のスイッチと、前記多入力型オペアンプの出力端子と前記第２の入力端子との間に接続される第４のスイッチと、前記第１の電圧を前記多入力型オペアンプに入力する場合、第１のスイッチをオンにし、前記第２のスイッチ、前記第３のスイッチ、及び前記第４のスイッチをオフにするとともに、前記第２の入力端子と接地電位との間に直列に接続される第５のスイッチをオンにし、前記第２の電圧を前記多入力型オペアンプに入力する場合、前記第１のスイッチ及び前記第３のスイッチをオフにし、前記第２のスイッチ及び前記第４のスイッチをオンにするとともに、前記第１の入力端子と接地電位との間に直列に接続される第６のスイッチをオンにし、所定時間経過後に、前記第３のスイッチをオンにする一方、前記第２のスイッチ及び前記第４のスイッチをオフとし、前記第６のスイッチは継続してオンとするように前記第１のスイッチ、前記第２のスイッチ、前記第３のスイッチ、前記第４のスイッチ、前記第５のスイッチ、及び前記第６のスイッチを制御する制御部と、を含む。
【発明の効果】
【０００８】
本発明によれば、本構成を有しない場合に比べ、複数の入力端子のうちの使用対象とされた入力端子以外の入力端子に不要な電流が流れ込むことに起因して出力結果に誤差が生じるという不具合を抑制することができる、という効果が得られる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施の形態に係る体温計の構成の一例を示す構成図である。
【図２】第１の実施の形態に係る電圧検知部の構成の一例を示す構成図である。
【図３】第１の実施の形態に係る電圧検知部に含まれる多入力型オペアンプの構成の一例を示す回路図である。
【図４】第１の実施の形態に係る体温計に含まれる制御部から出力されるスイッチング制御信号及び反転スイッチング制御信号の各々の信号レベルの遷移状態の一例を示すタイムチャートである。
【図５】第２の実施の形態に係る多入力型オペアンプの構成の一例を示す回路図である。
【図６】第３の実施の形態に係る多入力型オペアンプの構成の一例を示す回路図である。
【図７】第４の実施の形態に係る多入力型オペアンプの構成の一例を示す回路図である。
【図８】第５の実施の形態に係る簡易ブースタの構成の一例を示す回路図である。
【図９】第５の実施の形態に係る簡易ブースタにおける信号レベルの遷移状態の一例を示すタイムチャートである。
【図１０】第５の実施の形態に係る簡易ブースタの構成の変形例を示す回路図である。
【図１１】比較例としての体温計の構成の一例を示す回路図である。
【図１２】図１１に示す電圧検知部に含まれるスイッチの構成の第１例を示す構成図である。
【図１３】図１１に示す電圧検知部に含まれるスイッチの構成の第２例を示す構成図である。
【図１４】図１１に示す電圧検知部に含まれるオペアンプの構成の一例を示す回路図である。
【図１５】図１１に示す電圧検知部で第１入力信号を処理する場合の信号の遷移状態の一例を示すタイムチャートである。
【図１６】図１１に示す電圧検知部で第２入力信号を処理する場合の信号の遷移状態の一例を示すタイムチャートである。
【図１７】第６の実施の形態に係る多入力型オペアンプの構成の一例を示す回路図である。
【発明を実施するための形態】
【００１０】
本発明を実施するための形態例について詳細に説明する前に先ず比較例を示す。
【００１１】
図１１は、比較例としての電圧検知部１００の構成の一例を示す構成図である。図１１に示す電圧検知部１００は、体温計１０２に搭載されており、電圧検知部本体１０４及びデジタル・アナログ・コンバータ（以下、「ＤＡＣ」という）１０６を含んで構成されている。電圧検知部１００は、１チップ化された半導体装置であり、電圧検知部本体１０４は、オペアンプ１０８、スイッチＳＷ１〜ＳＷ４及びコンデンサＣ１を備えている。なお、以下では、スイッチＳＷ１〜ＳＷ４を区別して説明する必要がない場合は単に「スイッチ」と称する。
【００１２】
オペアンプ１０８は、反転入力端子ｉｎｎ０、非反転入力端子ｉｎｐ０及び出力端子ＯＵＴを備えている。反転入力端子ｉｎｎ０にはスイッチＳＷ１が接続されており、第１外部入力端子（図示省略）からスイッチＳＷ１を介して第１入力信号ＡＩＮ１が供給される。非反転入力端子ｉｎｐ０にはリファレンス電圧ＶＲＥＦが供給されている。出力端子ＯＵＴは反転入力端子ｉｎｎ０に負帰還されている。また、この負帰還経路にはスイッチＳＷ４が挿入されている。すなわち、出力端子ＯＵＴと反転入力端子ｉｎｎ０とはスイッチＳＷ４を介して接続されている。従って、出力端子ＯＵＴから出力された信号は外部に出力されると共に反転入力端子ｉｎｎ０にも入力されることとなる。
【００１３】
また、非反転入力端子ｉｎｎ０にはコンデンサＣ１の一方の電極が接続されている。コンデンサＣ１の他方の電極にはスイッチＳＷ２が接続されており、第２外部入力端子（図示省略）からスイッチＳＷ２を介して第２入力信号ＡＩＮ２が供給される。また、コンデンサＣ１の他方の電極にはスイッチＳＷ３を介してＤＡＣ１０６の出力端子が接続されており、ＤＡＣ１０６の出力端子から出力された信号がスイッチＳＷ３を介して供給される。
【００１４】
スイッチＳＷ１〜ＳＷ４は、例えば図１２に示すように構成されている。なお、スイッチＳＷ１〜ＳＷ４のうち、ＳＷ４については、例えば図１３に示すように構成しても良い。また、スイッチＳＷ１〜ＳＷ３についても図１３に示すように構成することも可能であるが、図１２に示すように構成されることが好ましい。
【００１５】
図１２は、ＣＭＯＳ型のスイッチの構成の一例を示し、図１３は、ＰＭＯＳ型のスイッチの構成の一例を示している。なお、図１２及び図１３に示す「ＳＷｐ」とは、スイッチＳＷ１〜ＳＷ４の導通状態（オン）及び非導通状態（オフ）を切り替える切替信号を指し、電圧検知部本体１０４の駆動用高電圧ＶＤＤを表す信号レベル又は駆動用低電圧ＶＳＳ（一例として接地電圧）の大きさを示す信号レベルとされる。「ＳＷｎ」とはこの切替信号を反転した（逆相にした）信号である反転切替信号を指す。
【００１６】
図１４は、オペアンプ１０８の構成の一例を示す回路図である。なお、ここでは、説明の便宜上、ＮＭＯＳ差動対を例示しているが、ＰＭＯＳ差動対であっても良い。
【００１７】
図１４に示すように、オペアンプ１０８は、入力段１０８Ａ及び出力段１０８Ｂを含んで構成されている。入力段１０８Ａは、差動増幅回路とされており、Ｐチャネル型ＭＯＳ電界効果トランジスタ（以下、「ＰＭＯＳトランジスタ」という）ＭＰ０，ＭＰ１及びＮチャネル型ＭＯＳ電界効果トランジスタ（以下、「ＮＭＯＳトランジスタ」という）ＭＮ０，ＭＮ１，ＭＮ２を含んで構成されている。
【００１８】
ＰＭＯＳトランジスタＭＰ０において、ソース及びバックゲートは駆動用高電圧ＶＤＤが供給された高電圧線１１０に接続されており、ゲートはドレインに接続されている。また、ＰＭＯＳトランジスタＭＰ０のドレインはＮＭＯＳトランジスタＭＮ０のドレインに接続されている。
【００１９】
ＰＭＯＳトランジスタＭＰ１において、ソース及びバックゲートは高電圧線１１０に接続されており、ゲートはＰＭＯＳトランジスタＭＰ０のゲートに接続されている。また、ＰＭＯＳトランジスタＭＰ１のドレインはＮＭＯＳトランジスタＭＮ１のドレインに接続されている。
【００２０】
第１スイッチング素子の一例であるＮＭＯＳトランジスタＭＮ０において、ゲートは反転入力端子ｉｎｎ０に接続されており、ドレインはＮＭＯＳトランジスタＭＮ２のドレインに接続されている。また、ＮＭＯＳトランジスタＭＮ０のバックゲートはＮＭＯＳトランジスタＭＮ１のバックゲート及びＮＭＯＳトランジスタＭＮ２のバックゲートに接続されている。
【００２１】
第５スイッチング素子の一例であるＮＭＯＳトランジスタＭＮ１においてゲートは非反転入力端子ｉｎｐ０に接続されており、ソースはＮＭＯＳトランジスタＭＮ２のドレインに接続されている。
【００２２】
ＮＭＯＳトランジスタＭＮ２において、ソース及びバックゲートは駆動用低電圧ＶＳＳが供給された低電圧源の一例である低電圧線１１２に接続されており、ゲートにはバイアス電圧ＶＢＮが供給されている。
【００２３】
出力段１０８Ｂは、ＰＭＯＳトランジスタＭＰ２、ＮＭＯＳトランジスタＭＮ３、抵抗器Ｒ０、及び位相補償用のコンデンサＣ０を含んで構成されている。なお、ここでは、位相補償用の素子の一例としてコンデンサＣ０を用いているが、位相を補償するために用いる回路素子はコンデンサに限定されるものではないことは言うまでもない。
【００２４】
ＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジスタＭＮ３は高電圧線１１０と低電圧線１１２との間で直列に接続されている。具体的には、ＰＭＯＳトランジスタＭＮＰにおいて、ソース及びバックゲートは高電圧線１１０に接続されており、ドレインは出力端子ＯＵＴに接続されている。また、ＮＭＯＳトランジスタＭＮ３のソース及びバックゲートは低電圧線１１２に接続されており、ドレインは出力端子ＯＵＴに接続されている。また、ＮＭＯＳトランジスタＭＮ３のゲートは入力段１０８ＡにおけるＮＭＯＳトランジスタＭＮ２のゲートに接続されている。従って、ＮＭＯＳトランジスタＭＮ２のゲートにはバイアス電圧ＶＢＮが供給されることとなる。
【００２５】
ＰＭＯＳトランジスタＭＰ２のゲートは、入力段１０８Ａの出力端子α、すなわち、ＰＭＯＳトランジスタＭＰ１のドレインに接続されている。従って、ＰＭＯＳトランジスタＭＰ２のゲートには入力段１０８Ａの出力端子αから電圧が供給され、供給された電圧の大きさに応じてＰＭＯＳトランジスタＭＰ２の導通状態及び非導通状態が切り替わることとなる。
【００２６】
抵抗器Ｒ０及びコンデンサＣ０は直列に接続されており、入力段１０８ＡにおけるＰＭＯＳトランジスタＭＰ１のドレインは抵抗器Ｒ０及びコンデンサＣ０を介して出力端子ＯＵＴに接続されている。従って、入力段１０８Ａの出力端子αに供給される電圧の大きさに応じた大きさの電圧がＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジスタＭＮ３のスイッチング状態に従って出力端子ＯＵＴから外部に出力されることとなる。
【００２７】
図１５には、第１入力信号ＡＩＮ１を電圧検知部１００で処理する場合（第２入力信号ＡＩＮ２を処理しない場合）の電圧検知部１００におけるタイムチャートの一例が示されている。図１５に示すように、第１入力信号ＡＩＮ１を電圧検知部１００で処理する場合、スイッチＳＷ１がオン、スイッチＳＷ２〜ＳＷ４がオフとされる。この状態で第１入力信号ＡＩＮ１が入力され、第１入力信号ＡＩＮ１の信号レベルがリファレンス電圧ＶＲＥＦの大きさを下回ると出力端子ＯＵＴから出力される出力信号の信号レベルがローレベルからハイレベルに遷移し、再び第１入力信号ＡＩＮ１の信号レベルがリファレンス電圧ＶＲＥＦの大きさ以上になると出力端子ＯＵＴから出力される出力信号の信号レベルがハイレベルからローレベルに遷移する。このように、第１入力信号ＡＩＮ１を電圧検知部１００で処理する場合、電圧検知部１００に含まれるオペアンプ１０８はコンパレータとして用いられることとなる。
【００２８】
図１６には、第２入力信号ＡＩＮ２を電圧検知部１００で処理する場合（第１入力信号ＡＩＮ１を処理しない場合）の電圧検知部１００におけるタイムチャートの一例が示されている。図１６に示すように、第２入力信号ＡＩＮ２を電圧検知部１００で処理する場合、スイッチＳＷ１は常時オフとされる。そして、先ず、全スイッチがオフとされた状態から、スイッチＳＷ２，ＳＷ４がオンとされると、第２入力信号ＡＩＮがサンプリングされる。これによりコンデンサＣ１の電位差は“（リファレンス電圧ＶＲＥＦの大きさ）−（第２入力信号ＡＩＮ２の電圧の大きさ）”となる。次いで、スイッチＳＷ２，ＳＷ４がオフとされてから、スイッチＳＷ３がオンとされると、反転入力端子ｉｎｎ０がハイインピーダンスノードとなるので、コンデンサＣ１はレベルシフタとして働く。これによって反転入力端子ｉｎｎ０における電圧の大きさは、“（ＤＡＣ１０６から出力される信号を示す電圧ｄａｏｕｔの大きさ）−（第２入力信号ＡＩＮ２を示す電圧の大きさ）＋（リファレンス電圧ＶＲＥＦの大きさ）”となり、第２入力信号ＡＩＮ２の電圧の大きさと電圧ｄａｏｕｔの大きさとの比較結果が出力端子ＯＵＴから出力されることとなる。従って、ＤＡＣ１０６から出力電圧の大きさを変化させることで電圧検知部本体１０４はアナログ・デジタル・コンバータとして機能することとなる。
【００２９】
ところで、上記のように構成された電圧検知部１００では、第２入力信号ＡＩＮ２を処理する場合、オペアンプ１０８の反転入力端子ｉｎｎ０がハイインピーダンスノードとなってコンデンサＣ１がレベルシフタとして機能しているときに、スイッチＳＷ１，ＳＷ４から漏れ出る電流（以下、「リーク電流」という）により、Ｃ１の電荷に誤差が生じてしまう。そのため出力端子ＯＵＴから出力される信号が期待値通りとならない、という問題点があった。
【００３０】
そこで、本発明を適用した電圧検知部では、多入力型オペアンプを採用すると共に、不使用の反転入力端子に供給される不要な電流（例えばリーク電流）による悪影響を抑制する構成を備えることとした。以下、図１〜図１０を参照して、本発明を実施するための形態例について詳細に説明する。なお、以下の説明では、電圧検知部１００の構成と同一の構成については同一の符号を付してその説明を省略する。
【００３１】
［第１の実施の形態］
図１は、本第１の実施の形態に係る電子機器の一例である体温計１２の構成の一例を示すブロック図である。図１に示すように、体温計１２は、入出力装置の一例である電圧検知部１０、制御部１２Ａ、温度計測部１２Ｂ、電源ユニット１２Ｃ、電力供給制御回路１２Ｄ及び表示部１２Ｅを含んで構成されている。なお、本第１の実施の形態では、電圧検知部１０及び制御部１２Ａが１チップ化された半導体装置とされている。但し、これはあくまでも一例であって１チップ化されていなくても良いことは言うまでもない。また、電圧検知部１０と制御部１２Ａとが別々に１チップ化されていても良い。また、本第１の実施の形態では体温計１２を例示して説明するが、電圧検知部１０が適用される対象は体温計２１に限定されるものではなく、例えば外気温計であっても良いし、家電製品などの電子機器であっても良いことは言うまでもない。
【００３２】
制御部１２Ａは、例えばマイクロコンピュータを含んで構成されている。従って、制御部１２Ａは、体温計１２全体の動作を司るＣＰＵ（Central Processing Unit：中央処理装置）１２Ａ１を備えている。また、制御部１２Ａは、ＣＰＵ１２Ａ１によって実行される各種制御プログラムや各種パラメータ等が予め記憶されたＲＯＭ（Read Only Memory）１２Ａ２を備えている。また、制御部１２Ａは、ＣＰＵ１２Ａ１による各種処理プログラムの実行時のワークエリア等として用いられるＲＡＭ（Random Access Memory）１２Ａ３を備えている。また、制御部１２Ａは、制御部１２Ａと外部装置（例えば電圧検知部１０、温度計測部１２Ｂ、電力供給制御回路１２Ｄ及び表示部１２Ｅ）とを電気的に接続して制御部１２Ａと外部装置との間の各種情報の送受信を司るインプット・アウトプット・インターフェース（Ｉ／Ｏ）１２Ａ４を備えている。ＣＰＵ１２Ａ１、ＲＯＭ１２Ａ２、ＲＡＭ１２Ａ３及びＩ／Ｏ１２Ａ４は、アドレスバス、データバス、及び制御バス等のバス１２Ａ５を介して互いに電気的に接続されている。従って、ＣＰＵ１２Ａ１は、ＲＯＭ１２Ａ２からの情報の読み出しと、ＲＡＭ１２Ａ３への情報の書き込みと、ＲＡＭ１２Ａ３からの情報の読み出しと、Ｉ／Ｏ１２Ａ４に接続された外部装置との間の情報の授受と、を各々行うことができる。
【００３３】
温度計測部１２Ｂは、サーミスタ、コンデンサ、検温用のＲＣ発振回路などを含んで構成されると共にサーミスタにより検出された温度を示す温度信号を出力することにより温度を計測する。電源ユニット１２Ｃは、体温計１２の各部に電力を供給するものであり、電池１２Ｃ１及び内部電源１２Ｃ２の２種類の電源を含んで構成されている。電池１２Ｃ１は、例えば市販の一次電池や二次電池等であり、体温計１２の各部（例えば図１に示す制御部１２Ａ、温度計測部１２Ｂ及び表示部１２Ｄ）に供給する。内部電源１２Ｃ２は、電池１２Ｃ１に接続されており、電池１２Ｃ１から供給された電力を、レギュレータを介して体温計１２の各部（例えば図１に示す制御部１２Ａ、温度計測部１２Ｂ及び表示部１２Ｄ）に供給する。電力供給制御回路１２Ｄは、電源ユニット１２Ｃに接続されており、電源ユニット１２Ｃから体温計１２の各部へ電力を供給するように制御する。電力供給制御回路１２Ｄは、例えば、電池１２Ｃ１及び内部電源１２Ｃ２の何れかの電源を選択し、選択した電源から体温計１２の各部へ電力を供給する。電圧検知部１０は、電源ユニット１２Ｃの減電圧を検知するものである。すなわち、制御部１２Ａの駆動用の電源として電池１２Ｃ１が選択された場合に電池１２Ｃ１から供給される駆動用電圧に係る減電圧を検知し、制御部１２Ａの駆動用の電源として内部電源１２Ｃ２が選択された場合に内部電源１２Ｃ２から供給される駆動用電圧に係る減電圧を検知する。
【００３４】
電圧検知部１０、温度計測部１２Ｂ、電力供給制御回路１２Ｄ及び表示部１２Ｅの各々は、Ｉ／Ｏ１２Ａ４に接続されている。従って、ＣＰＵ１２Ａ１は、温度計測部１２Ｂからの温度信号の取得と、電力供給制御回路１２Ｄの動作の制御と、電圧検知部１０での検知結果の把握と、表示部１２Ｅに対する各種情報の表示と、を各々行うことができる。
【００３５】
図２は、本第１の実施の形態に係る電圧検知部１０が搭載された体温計１２の構成の一例を示す構成図である。図２に示すように、体温計１２は、図１１に示す体温計１０２に比べ、電圧検知部１００に代えて電圧検知部１０を適用した点、及び供給手段の一例である制御部１２Ａを備えた点が異なっている。電圧検知部１０は、図１１に示す電圧検知部１００に比べ、電圧検知部本体１０４に代えて電圧検知部本体１４を適用した点が異なっている。電圧検知部本体１４は、電圧検知部本体１０４に比べ、オペアンプ１０８に代えて多入力型オペアンプ１８を適用した点が異なっている。多入力型オペアンプ１８は、オペアンプ１０８に比べ、第１反転入力端子ｉｎｎ１を新たに設けた点、図１１に示す反転入力端子ｉｎｎ０を第２反転入力端子ｉｎｎ２とした点が異なっている。すなわち、図１１に示す入出力装置本体１０４におけるスイッチＳＷ１の接続先を反転入力端子ｉｎｎ０から第１反転入力端子ｉｎｎ１に変えている点が異なっている。なお、制御部１２Ａは、スイッチＳＷ１〜ＳＷ４及び多入力型オペアンプ１８に接続されており、例えばＣＰＵ、ＲＯＭ及びＲＡＭなどを含んで構成されたコンピュータ（例えば体温計１２全体の動作を司るコンピュータ）からの指示に従って切替信号及び反転切替信号を生成してスイッチＳＷ１〜ＳＷ４に供給すると共に、多入力型オペアンプ１８を制御する。
【００３６】
図３は、多入力型オペアンプ１８の構成の一例を示す回路図である。図３に示すように、多入力型オペアンプ１８は、図１４に示すオペアンプ１０８に比べ、入力段１０８Ａに代えて入力段１８Ａを適用した点が異なっている。入力段１８Ａは、図１４に示す入力段１０８Ａに比べ、ＮＭＯＳトランジスタＭＮ４，ＭＮ５，ＭＮ６を新たに設けた点が異なっている。第２スイッチング素子の一例であるＮＭＯＳトランジスタＭＮ４は、ＮＭＯＳトランジスタＭＮ０に並列接続されている。すなわち、ＮＭＯＳトランジスタＭＮ４において、ドレインはＮＭＯＳトランジスタＭＮ０のドレインに接続されており、ソースはＮＭＯＳトランジスタＮＭ０のソースに接続されている。また、ＮＭＯＳトランジスタＭＮ４のゲートは第２反転入力端子ｉｎｎ２に接続されており、バックゲートは低電圧線１１２に接続されている。従って、ＮＭＯＳトランジスタＭＮ４のゲートには、第２入力信号ＡＩＮ２とＤＡＣ１０６から出力された信号との比較結果を示す電圧（具体的には、ＤＡＣ１０６から出力された信号を示す電圧ｄａｏｕｔの大きさから第２入力信号ＡＩＮ２を示す電圧の大きさを減じた大きさの電圧）にリファレンス電圧ＶＲＥＦを加えた電圧（コンデンサＣ１の電圧）が供給されることとなる。
【００３７】
また、ＮＭＯＳトランジスタＭＮ０のゲートには第１反転入力端子ｉｎｎ１が接続されている。従って、ＮＭＯＳトランジスタＭＮ０のゲートには第１入力信号ＡＩＮ１が供給されることとなる。なお、以下では、説明の便宜上、第１反転入力端子ｉｎｎ１に供給される第１入力信号ＡＩＮ１を示す電圧を「第１電圧」と称し、第２反転入力端子ｉｎｎ２に供給される電圧（２入力信号ＡＩＮ２とＤＡＣ１０６から出力された信号との比較結果を示す電圧にリファレンス電圧ＶＲＥＦを加えた電圧）を「第２電圧」と称する。
【００３８】
第３スイッチング素子の一例であるＮＭＯＳトランジスタＭＮ５において、ソース及びバックゲートは低電圧線１１２に接続されており、ドレインはＮＭＯＳトランジスタＭＮ０のゲートに接続されている。また、ＮＭＯＳトランジスタＭＮ５のゲートには制御部１２Ａが接続されており、制御部１２Ａは、ＮＭＯＳトランジスタＭＮ５の導通状態及び非導通状態を切り替えるスイッチング制御信号ＰＤ＿Ｎ０をＮＭＯＳトランジスタＭＮ５のゲートに供給する。
【００３９】
第４スイッチング素子の一例であるＮＭＯＳトランジスタＭＮ６において、ソース及びバックゲートは低電圧線１１２に接続されており、ドレインはＮＭＯＳトランジスタＭＮ４のゲートに接続されている。また、ＮＭＯＳトランジスタＭＮ６のゲートには制御部１２Ａが接続されており、制御部１２Ａは、ＮＭＯＳトランジスタＭＮ６の導通状態及び非導通状態を切り替える信号であってスイッチング制御信号ＰＤ＿Ｎ０とは逆相の信号である反転スイッチング制御信号ＰＤ＿Ｎ１をＮＭＯＳトランジスタＭＮ６に供給する。
【００４０】
次に、上記のように構成された電圧検知部１０の動作を説明する。
【００４１】
図４には、第１電圧を多入力型オペアンプ１８で処理する場合（換言すると第２電圧を処理しない場合）及び第２電圧を多入力型オペアンプ１８で処理する場合（換言すると第１電圧を処理しない場合）にＮＭＯＳトランジスタＭＮ５に供給されるスイッチング制御信号ＰＤ＿Ｎ０の信号レベル及び反転スイッチング制御信号ＰＤ＿Ｎ１の信号レベルの遷移状態の一例を示すタイムチャートである。図４に示すように、第１電圧を多入力型オペアンプ１８で処理する場合、スイッチング制御信号ＰＤ＿Ｎ０の信号レベルはローレベルとされるのに対し、反転スイッチング制御信号ＰＤ＿Ｎ１はハイレベルとされる。これにより、ＮＭＯＳトランジスタＭＮ５は非導通状態（第１反転入力端子ｉｎｎ１と駆動用低電圧線１１２とが接続されない状態）となり、ＮＭＯＳトランジスタＭＮ６は導通状態（第２反転入力端子ｉｎｎ２と駆動用低電圧線１１２とが接続された状態）となる。従って、ＮＭＯＳトランジスタＭＮ０の導通状態及び非導通状態は、第１反転入力端子ｉｎｎ１に供給された第１電圧に従って切り替えられることとなる。つまり、第１反転入力端子ｉｎｎ１の使用が有効状態となる。その一方で、第２反転入力端子ｉｎｎ２はＮＭＯＳトランジスタＭＮ６を介して駆動用低電圧線１１２に導通された状態（第２反転入力端子ｉｎｎ２と駆動用低電圧線１１２とが接続された状態）になっているので、第２反転入力端子ｉｎｎ２の使用が無効状態となる。この場合、仮にスイッチＳＷ４からリーク電流が第２反転入力端子ｉｎｎ２に流れ込んだとしてもそのリーク電流を駆動用低電圧線１１２に逃がすことができる。この結果、第１電圧を多入力型オペアンプ１８で処理する場合にリーク電流に起因してＮＭＯＳトランジスタＭＮ４に期待値通りの入力がなされないという事態の発生を抑制することができるので、本構成を有しない場合に比べ、第１電圧を多入力型オペアンプ１８で処理して得られた結果（出力端子ＯＵＴから出力される信号）の精度を向上させることができる。
【００４２】
第２電圧を多入力型オペアンプ１８で処理する場合、スイッチング制御信号ＰＤ＿Ｎ０の信号レベルはハイレベルとされるのに対し、反転スイッチング制御信号ＰＤ＿Ｎ１はローレベルとされる。これにより、ＮＭＯＳトランジスタＭＮ５は導通状態（第１反転入力端子ｉｎｎ１と駆動用低電圧線１１２とが接続された状態）となり、ＮＭＯＳトランジスタＭＮ６は非導通状態（第２反転入力端子ｉｎｎ２と駆動用低電圧線１１２とが接続されない状態）となる。従って、ＮＭＯＳトランジスタＭＮ４の導通状態及び非導通状態は、第２反転入力端子ｉｎｎ２に供給された第２電圧に従って切り替えられることとなる。つまり、第２反転入力端子ｉｎｎ２の使用が有効状態となる。その一方で、第１反転入力端子ｉｎｎ１はＮＭＯＳトランジスタＭＮ５を介して低電圧線１１２に導通された状態（第１反転入力端子ｉｎｎ１と駆動用低電圧線１１２とが接続された状態）になっているので、第１反転入力端子ｉｎｎ１の使用が無効状態となる。この場合、仮にスイッチＳＷ１からリーク電流が第１反転入力端子ｉｎｎ１に流れ込んだとしてもそのリーク電流を低電圧線１１２に逃がすことができる。この結果、第２電圧を多入力型オペアンプ１８で処理する場合にリーク電流に起因してＮＭＯＳトランジスタＭＮ０に期待値通りの入力がなされないという事態の発生を抑制することができるので、本構成を有しない場合に比べ、第２電圧を多入力型オペアンプ１８で処理して得られた結果（出力端子ＯＵＴから出力される信号）の精度を向上させることができる。
【００４３】
［第２の実施の形態］
上記第１の実施の形態では、第１反転入力端子ｉｎｎ１及び第２反転入力端子ｉｎｎ２のうちの一方を使用する場合は他方に不要な電流（例えばリーク電流）が供給されないように他方を無効とする措置を講じたが、他方を無効とした場合であってもその無効とされた反転入力端子にゲートが接続されたＮＭＯＳトランジスタからリーク電流が流れ出て多入力型オペアンプ１８のオフセット電圧が悪化する虞がある。そこで、本第２の実施の形態では、上記第１の実施の形態で説明した多入力型オペアンプ１８に代えて一例として図５に示す多入力型オペアンプ３０を適用することとした。なお、ここで言う「オフセット電圧」とは、多入力型オペアンプ１８の反転入力側と非反転入力側の電圧差が０Ｖのときに出力されてしまう電圧のことを指す。
【００４４】
図５に示す多入力型オペアンプ３０は、図３に示す多入力型オペアンプ１８に比べ、ＮＭＯＳトランジスタＭＮ７，ＭＮ８を新たに設けた点が異なっている。第６スイッチング素子の一例であるＮＭＯＳトランジスタＭＮ７はＮＭＯＳトランジスタＭＮ１に並列接続されている。具体的には、ＮＭＯＳトランジスタＭＮ７のドレインはＮＭＯＳトランジスタＭＮ１のドレインに接続されており、ＮＭＯＳトランジスタＭＮ７のソースはＮＭＯＳトランジスタＭＮ１のソースに接続されている。また、ＮＭＯＳトランジスタＭＮ７のバックゲートは低電圧線１１２に接続されており、ゲートはＮＭＯＳトランジスタＭＮ８のゲートを介して低電圧線１１２に接続されている。
【００４５】
第７スイッチング素子の一例であるＮＭＯＳトランジスタＭＮ８のドレインはＮＭＯＳトランジスタＭＮ１のゲートに接続されており、ＮＭＯＳトランジスタＭＮ８のソース及びバックゲートは低電圧線１１２に接続されている。
【００４６】
従って、このように構成された多入力型オペアンプ３０では、第１反転入力端子ｉｎｎ１にゲートが接続されたＮＭＯＳトランジスタＭＮ０及び第２反転入力端子ｉｎｎ２にゲートが接続されたＮＭＯＳトランジスタＭＮ４の一方を導通状態とすると共に他方を非導通状態とした場合に非導通状態とされた他方のＮＭＯＳトランジスタ（未使用のＮＭＯＳトランジスタ）から流れ出るリーク電流をキャンセルすることができる。つまり、ＮＭＯＳトランジスタＭＮ０及びＮＭＯＳトランジスタＭＮ４のうちの未使用のＮＭＯＳトランジスタから流れ出るリーク電流の大きさに相当する大きさのリーク電流をあえてＮＭＯＳトランジスタＭＮ７から流出させることによって、ＮＭＯＳトランジスタＭＮ０及びＮＭＯＳトランジスタＭＮ４のうちの未使用のＮＭＯＳトランジスタから流れ出るリーク電流を相殺することができる。これにより、出力端子ＯＵＴから出力されるオフセット電圧を低減することができる。
【００４７】
なお、本第２の実施の形態では、多入力型オペアンプ３０において、各ＮＭＯＳトランジスタの規模（サイズ）を揃え、各ＰＭＯＳトランジスタの規模も揃えているが、オフセット電圧を効果的に低減するには、差動対の双方（反転入力側と非反転入力側）で対称的にリーク電流を流すことが有効である。これを実現するためには、少なくともＰＭＯＳトランジスタＭＰ０，ＭＰ１の規模を揃え、ＮＭＯＳトランジスタＭＮ４，ＭＮ７の規模を揃え、ＮＭＯＳトランジスタＭＮ０，ＭＮ１の規模を揃え、ＮＭＯＳトランジスタＭＮ７，ＭＮ８の規模を揃えることが好ましい。
【００４８】
また、図５に示す例では、非反転入力側には、反転入力側のＮＭＯＳトランジスタＭＮ５に対応するＰＭＯＳトランジスタＭＮ８が設けられているものの、ＮＭＯＳトランジスタＭＮ６に対応するＰＭＯＳトランジスタが設けられていない。これは、第１反転入力端子ｉｎｎ１及び第２反転入力端子ｉｎｎ２に対して共通のリファレンス電圧ＶＲＥＦを用いれば良い場合を想定しているからである。すなわち、本第２の実施の形態に係る多入力型オペアンプ３０は、第１反転入力端子ｉｎｎ１及び第２反転入力端子ｉｎｎ２を使い分けるのに応じて非反転入力側に入力すべき電圧の大きさを使い分けなくても良い場合に適している、ということである。このように本第２の実施の形態に係る多入力型オペアンプ３０は、非反転入力側に、ＮＭＯＳトランジスタＭＮ６に対応するＰＭＯＳトランジスタを設ける必要がないので、部品点数を削減することができ、結果として回路規模の大型化を抑制することに寄与することができる。
【００４９】
［第３の実施の形態］
上記第２の実施の形態では、オフセット電圧が出力される多入力型アンプとして単一の非反転入力端子ｉｎｐ０を備えた多入力型オペアンプ３０を例示したが、本第３の実施の形態では２個の非反転入力端子を備えた多入力型オペアンプを例に挙げて説明する。
【００５０】
図６には、本第３の実施の形態に係る多入力型オペアンプ４０の構成の一例が示されている。図６に示す多入力型オペアンプ４０は、上記第２の実施の形態で説明した多入力型オペアンプ３０に比べ、非反転入力端子ｉｎｐ０に代えて第１非反転入力端子ｉｎｐ１を適用した点、第２非反転入力端子ｉｎｐ２を新たに設けた点、及びＮＭＯＳトランジスタＭＮ９を新たに設けた点が異なっている。
【００５１】
第１非反転入力端子ｉｎｐ１は図５に示す非反転入力端子ｉｎｐ０と何ら変わりはない。図５に示すＮＭＯＳトランジスタＭＮ７のゲートはＮＭＯＳトランジスタＭＮ８のゲートに接続されているが、本第３の実施の形態では、ＮＭＯＳトランジスタＭＮ７のゲートは第２非反転入力端子ｉｎｐ２に接続されている。第２非反転入力端子ｉｎｐ２には、例えば第２反転入力端子ｉｎｎ２が使用される際（第２反転入力端子ｉｎｎ２に第２電圧が供給される際）に比較対象とされる比較対象電圧（例えばリファレンス電圧ＶＲＥＦに相当する電圧）が供給される。
【００５２】
また、図６に示すＮＭＯＳトランジスタＭＮ８のゲートは低電圧線１１２に接続されているが、本第３の実施の形態では、ＮＭＯＳトランジスタＭＮ８のゲートは制御部１２Ａに接続されている。
【００５３】
また、本第３の実施の形態では、第８スイッチング素子の一例であるＮＭＯＳトランジスタＭＮ９のドレインがＮＭＯＳトランジスタＭＮ７のゲートに接続されており、ＮＭＯＳトランジスタＭＮ９のソース及びバックゲートは低電圧線１１２に接続されている。また、ＮＭＯＳトランジスタＭＮ９のゲートは制御部１２Ａに接続されている。
【００５４】
制御部１２Ａは、ＮＭＯＳトランジスタＭＮ９の導通状態及び非導通状態を切り替えるスイッチング制御信号ＰＤ＿Ｐ０をＮＭＯＳトランジスタＭＮ８のゲートに供給すると共に、ＮＭＯＳトランジスタＭＮ９の導通状態及び非導通状態を切り替える信号であってスイッチング制御信号ＰＤ＿Ｐ０とは逆相の信号である反転スイッチング制御信号ＰＤ＿Ｐ１をＮＭＯＳトランジスタＭＮ９のゲートに供給する。例えば、第１反転入力端子ｉｎｎ１を使用する場合にはＮＭＯＳトランジスタＭＮ８が非導通状態となるようにスイッチング制御信号ＰＤ＿Ｐ０をＮＭＯＳトランジスタＭＮ８のゲートに供給すると共にＮＭＯＳトランジスタＭＮ９が導通状態となるように反転スイッチング制御信号ＰＤ＿Ｐ１をＮＭＯＳトランジスタＭＮ９のゲートに供給する。また、第２反転入力端子ｉｎｎ２を使用する場合にはＮＭＯＳトランジスタＭＮ９が非導通状態となるように反転スイッチング制御信号ＰＤ＿Ｐ１をＮＭＯＳトランジスタＭＮ９のゲートに供給すると共にＮＭＯＳトランジスタＭＮ８が導通状態となるようにスイッチング制御信号ＰＤ＿Ｐ０をＮＭＯＳトランジスタＭＮ８のゲートに供給する。
【００５５】
従って、このように構成された多入力型オペアンプ４０に対して、制御部１２Ａが、ＮＭＯＳトランジスタＭＮ８のスイッチング状態をＮＭＯＳトランジスタＭＮ５のスイッチング状態と同様になるように制御すると共に、ＮＭＯＳトランジスタＭＮ９のスイッチング状態をＮＭＯＳトランジスタＭＮ６のスイッチング状態と同様になるように制御することで、ＮＭＯＳトランジスタＭＮ０及びＮＭＯＳトランジスタＭＮ４のうちの未使用のＮＭＯＳトランジスタから流れ出るリーク電流の大きさに相当する大きさのリーク電流をあえてＮＭＯＳトランジスタＭＮ１及びＮＭＯＳトランジスタＭＮ７のうちの未使用のＮＭＯＳトランジスタから流出させる。ＮＭＯＳトランジスタＭＮ１及びＮＭＯＳトランジスタＭＮ７のうちの未使用のＮＭＯＳトランジスタから流出するリーク電流によって、上記第２の実施の形態と同様に、第１反転入力端子ｉｎｎ１にゲートが接続されたＮＭＯＳトランジスタＭＮ０及び第２反転入力端子ｉｎｎ２にゲートが接続されたＮＭＯＳトランジスタＭＮ４の一方を導通状態とすると共に他方を非導通状態とした場合に非導通状態とされた他方のＮＭＯＳトランジスタ（未使用のＮＭＯＳトランジスタ）から流れ出るリーク電流をキャンセルすることができる。これにより、出力端子ＯＵＴから出力されるオフセット電圧を低減することができる。
【００５６】
なお、本第３の実施の形態では、多入力型オペアンプ４０において、各ＮＭＯＳトランジスタの規模（サイズ）を揃え、各ＰＭＯＳトランジスタの規模も揃えているが、オフセット電圧を効果的に低減するには、差動対の双方（反転入力側と非反転入力側）で対称的にリーク電流を流すことが有効である。これを実現するためには、少なくともＰＭＯＳトランジスタＭＰ０，ＭＰ１の規模を揃え、ＮＭＯＳトランジスタＭＮ４，ＭＮ７の規模を揃え、ＮＭＯＳトランジスタＭＮ０，ＭＮ１の規模を揃え、ＮＭＯＳトランジスタＭＮ７，ＭＮ８の規模を揃え、ＮＭＯＳトランジスタＭＮ６，ＭＮ９の規模を揃えることが好ましい。
【００５７】
また、図６に示す例は、図５に示す例に比べ、ＮＭＯＳトランジスタＭＮ９が設けられている点が異なっているが、これは、第１反転入力端子ｉｎｎ１及び第２反転入力端子ｉｎｎ２に対して、第１非反転入力端子ｉｎｐ１及び第２非反転入力端子ｉｎｐ２を用いて別々のリファレンス電圧を適用しているからである。すなわち、本第３の実施の形態に係る多入力型オペアンプ４０は、第１反転入力端子ｉｎｎ１及び第２反転入力端子ｉｎｎ２を使い分けるのに応じて非反転入力側に入力すべき電圧の大きさも使い分ける場合に適している、ということである。従って、本第３の実施の形態に係る多入力型オペアンプ４０は、本構成を有しない場合に比べ、幅広い用途を提供することができる。
【００５８】
［第４の実施の形態］
上記第３の実施の形態では、ＮＭＯＳトランジスタＭＮ０，ＭＮ１，ＭＮ４，ＭＮ７の各ゲートに不要な電流が流れ込まないようにＮＭＯＳトランジスタＭＮ５，ＭＮ６，ＭＮ８，ＭＮ９をスイッチング制御する形態例を挙げて説明したが、本第４の実施の形態では、ＮＭＯＳトランジスタＭＮ０，ＭＮ１，ＭＮ４，ＭＮ７の各ドレインへの電流の流れ込みを選択的に阻止する構成とした。
【００５９】
図７には、本第４の実施の形態に係る多入力型オペアンプ５０の構成の一例が示されている。多入力型オペアンプ５０は、上記第３の実施の形態で説明した多入力型オペアンプ４０に比べ、ＮＭＯＳトランジスタＭＮ５，ＭＮ６，ＭＮ８，ＭＮ９の配置を変更した点が異なっている。ＮＭＯＳトランジスタＭＮ６はＮＭＯＳトランジスタＭＮ４に直列接続されており、ＮＭＯＳトランジスタＭＮ７はＮＭＯＳトランジスタＭＮ０に直列接続されている。
【００６０】
具体的には、ＮＭＯＳトランジスタＭＮ６のソースはＮＭＯＳトランジスタＭＮ４のドレインに、ＮＭＯＳトランジスタＭＮ６のドレインはＰＭＯＳトランジスタＭＰ０のドレインに、ＮＭＯＳトランジスタＭＮ６のバックゲートはＮＭＯＳトランジスタＭＮ４のバックゲートに各々接続されている。ＮＭＯＳトランジスタＭＮ５のソースはＮＭＯＳトランジスタＭＮ０のドレインに、ＮＭＯＳトランジスタＭＮ５のドレインはＰＭＯＳトランジスタＭＰ０のドレインに、ＮＭＯＳトランジスタＭＮ５のバックゲートはＮＭＯＳトランジスタＭＮ０のバックゲートに各々接続されている。
【００６１】
ＮＭＯＳトランジスタＭＮ８はＮＭＯＳトランジスタＭＮ１に直列接続されており、ＮＭＯＳトランジスタＭＮ９はＮＭＯＳトランジスタＭＮ７に直列接続されている。
【００６２】
具体的には、ＮＭＯＳトランジスタＭＮ８のソースはＮＭＯＳトランジスタＭＮ１のドレインに、ＮＭＯＳトランジスタＭＮ８のドレインはＰＭＯＳトランジスタＭＰ１のドレインに、ＮＭＯＳトランジスタＭＮ８のバックゲートはＮＭＯＳトランジスタＭＮ１のバックゲートに各々接続されている。ＮＭＯＳトランジスタＭＮ９のソースはＮＭＯＳトランジスタＭＮ７のドレインに、ＮＭＯＳトランジスタＭＮ９のドレインはＰＭＯＳトランジスタＭＰ１のドレインに、ＮＭＯＳトランジスタＭＮ９のバックゲートはＮＭＯＳトランジスタＭＮ７のバックゲートに各々接続されている。
【００６３】
従って、このように構成された多入力型オペアンプ５０に対して、制御部１２Ａは、第１反転入力端子ｉｎｎ１を使用する場合、ＮＭＯＳトランジスタＭＮ５が導通状態となり、ＮＭＯＳトランジスタＭＮ６が非導通状態となるようにスイッチング制御すると共に、ＮＭＯＳトランジスタＭＮ８が導通状態となり、ＮＭＯＳトランジスタＭＮ９が非導通状態となるようにスイッチング制御する。また、第２反転入力端子ｉｎｎ２を使用する場合、ＮＭＯＳトランジスタＭＮ６が導通状態となり、ＮＭＯＳトランジスタＭＮ５が非導通状態となるようにスイッチング制御すると共に、ＮＭＯＳトランジスタＭＮ９が導通状態となり、ＮＭＯＳトランジスタＭＮ８が非導通状態となるようにスイッチング制御する。
【００６４】
これにより、第１反転入力端子ｉｎｎ１及び第２反転入力端子ｉｎｎ２の一方を使用し他方を使用しない場合、その一方にゲートが接続されたＮＭＯＳトランジスタのドレインへの電流の流入を、このＮＭＯＳトランジスタに直列に接続された他のＮＭＯＳトランジスタで許容することでその一方の使用が有効状態となり、その他方にゲートが接続されたＮＭＯＳトランジスタのドレインへの電流の流入を、このＮＭＯＳトランジスタに直列に接続された他のＮＭＯＳトランジスタで阻止することで他方の使用が無効状態となるので、不要な電流が不使用とされた反転入力端子に流れ込むことによって生じる誤動作を抑制することができ、第１電圧及び第２電圧の各々を多入力型オペアンプ５０で処理して得られた結果（出力端子ＯＵＴから出力される信号）の精度を向上させることができる。本第４の実施の形態に係る多入力型オペアンプ５０では、ＮＭＯＳトランジスタＭＮ５、ＭＮ６の存在により、本構成を有しない場合に比べ、ＮＭＯＳトランジスタＭＮ０，ＭＮ４から流れ出るリーク電流が原因で出力端子ＯＵＴから出力される信号が期待値通りとならないという事態の発生を抑制することができる。
【００６５】
また、反転入力側のＮＭＯＳトランジスタＭＮ０，ＭＮ４，ＭＮ５，ＭＮ６に対して対称的に非反転入力側にＮＭＯＳトランジスタＭＮ１，ＭＮ７，ＭＮ８，ＭＮ９を配置したので、仮にこれらのＮＭＯＳトランジスタからリーク電流が流れ出たとしても、反転入力側に流れるリーク電流と非反転入力側に流れるリーク電流とが互いに相殺し合うので、多入力型オペアンプ５０から出力されるオフセット電圧を低減することができる。なお、この場合、オフセット電圧の低減効果を高めるためには、上記第３の実施の形態で説明したように、ＮＭＯＳトランジスタＭＮ０，ＭＮ１の規模を揃え、ＮＭＯＳトランジスタＭＮ４，ＭＮ７の規模を揃え、ＮＭＯＳトランジスタＭＮ５，ＭＮ８の規模を揃え、ＮＭＯＳトランジスタＭＮ６，ＭＮ９の規模を揃えることが好ましい。
【００６６】
なお、本第４の実施の形態では、ＮＭＯＳトランジスタＭＮ７〜ＭＮ９を設けているが、本発明は、これらが無くても成立する。しかし、上述したように反転入力側で生じるリーク電流に相当するリーク電流を非反転入力側でも発生させて互いに相殺させるようにすることでオフセット電圧が低減されることを考えると、やはりＮＭＯＳトランジスタＭＮ７〜ＭＮ９を設けた方が好ましい。
【００６７】
［第５の実施の形態］
第１〜第４の実施の形態では、スイッチＳＷ４からリーク電流が流れ出ることを前提にしているが、本第５の実施の形態では、上記各実施の形態で説明した構成に、スイッチＳＷ４から流れ出るリーク電流を低減する構成を加えた形態例について説明する。本第５の実施の形態では、上記各実施の形態で説明した構成と同一の構成については同一の符号を付してその説明を省略し、上記各実施の形態と異なる箇所について説明する。
【００６８】
図８には、本第５の実施の形態に係るスイッチＳＷ４及び簡易ブースタ６０の構成の一例を示す回路図である。図８に示すように、本第５の実施の形態に係るスイッチＳＷ４は、第９スイッチング素子の一例であるＮＭＯＳトランジスタ６２を備えている。ＮＭＯＳトランジスタ６２のドレインは出力端子ＯＵＴに、ＮＭＯＳトランジスタ６２のソースは第２反転入力端子ｉｎｎ２に各々接続されている。また、ＮＭＯＳトランジスタ６２のバックゲートには駆動用低電圧ＶＳＳが供給される。ＮＭＯＳトランジスタ６２のゲートには簡易ブースタ６０の出力端子が接続されている。簡易ブースタ６０は、インバータＩＮＶ０，ＩＮＶ１、ＰＭＯＳトランジスタ６０Ａ，６２Ｂ、ＮＭＯＳトランジスタ６０Ｃ、及びレベルシフト用のコンデンサＣ２を含んで構成されている。ＰＭＯＳトランジスタ６０Ａのソースには駆動用高電圧ＶＤＤが供給され、ＰＭＯＳトランジスタ６０ＡのドレインはコンデンサＣ２の一方の電極及びＰＭＯＳトランジスタ６０Ａのゲートに接続されている。ＰＭＯＳトランジスタ６０Ｂのゲートには駆動用高電圧ＶＤＤが供給され、ＰＭＯＳトランジスタ６０Ｂのドレインは簡易ブースタ６０の出力端子を介してＮＭＯＳトランジスタ６２のゲートに、ＰＭＯＳトランジスタ６０Ｂのソース及びゲートはコンデンサＣ２の一方の電極に各々接続されている。
【００６９】
インバータＩＮＶ０の入力端子には反転切替信号ＳＷｎが供給され、インバータＩＮＶ０の出力端子はコンデンサＣ２の他方の電極及びインバータＩＮＶ１の入力端子に接続されている。インバータＩＮＶ１の出力端子はＮＭＯＳトランジスタ６０Ｃのゲートに接続されている。ＮＭＯＳトランジスタ６０Ｃのソース及びバックゲートには駆動用低電圧ＶＳＳが供給され、ＮＭＯＳトランジスタ６０ＣのドレインはＰＭＯＳトランジスタ６０Ｂのドレインに接続されている。
【００７０】
図９は、簡易ブースタ６０における信号レベルの遷移状態を示すタイムチャートである。図９に示すように、反転切替信号ＳＷｎがハイレベルのとき、ＮＭＯＳトランジスタ６０Ｃはオンとされ、簡易ブースタ６０の出力端子から出力される信号がローレベルとなり、ＮＭＯＳトランジスタ６２はオフとされる。これと同時にコンデンサＣ２の両電極には駆動用高電圧ＶＤＤが供給され、これによってコンデンサＣ２に電荷が蓄えられる。反転切替信号ＳＷｎがローレベルに反転すると、コンデンサＣ２はレベルシフタとして機能し、ＮＭＯＳトランジスタ６２のゲートに駆動用高電圧ＶＤＤの大きさの約２倍の大きさの電圧が供給される。これによって、ＮＭＯＳトランジスタ６２のオン抵抗の大きさを小さくすることができる。すなわち、リーク電流を低減するためにスイッチＳＷ４の規模を小さくするとオン抵抗が大きくなってしまうが、簡易ブースタ６０を設けることにより、スイッチＳＷ４の規模を小さくしてもオン抵抗を小さくすることができる。よって、スイッチＳＷ４は従来のスイッチの規模よりも小規模なものとすることができ、これによりリーク電流を低減することができる。
【００７１】
なお、図８に示すＮＭＯＳトランジスタ６２では、その両端において寄生容量が発生することが考えられる。この場合、上述したように簡易ブースタ６０を設けたにも拘らず、スイッチング制御により寄生容量を通してコンデンサＣ１の電荷が変化してしまう。そこで、この寄生容量に起因するコンデンサＣ１の電荷の変化（電荷の誤差）を抑制すべく、例えば図１０に示すように、ＮＭＯＳトランジスタ６２の両端にＮＭＯＳトランジスタ６４，６６の各々を直列に接続しても良い。具体的には、ＮＭＯＳトランジスタ６２のソースが第２反転入力端子ｉｎｎ２及び第１０スイッチング素子の一例であるＮＭＯＳトランジスタ６６のドレインに、ＮＭＯＳトランジスタ６２のドレインが出力端子ＯＵＴ及び第１１スイッチング素子の一例であるＮＭＯＳトランジスタ６４のソースに、ＮＭＯＳトランジスタ６４のドレインが出力端子ＯＵＴに、ＮＭＯＳトランジスタ６６のソースが第２反転入力端子ｉｎｎ２に各々接続されている。また、ＮＭＯＳトランジスタ６２，６４，６６の各バックゲートには駆動用低電圧ＶＳＳが供給されている。ＮＭＯＳトランジスタ６４，６６の各ゲートには制御部１２Ａから反転切替信号ＳＷｎが供給される。
【００７２】
従って、ＮＭＯＳトランジスタ６２は簡易ブースタ６０から供給される信号によってスイッチング制御され、ＮＭＯＳトランジスタ６４，６６は制御部１２Ａから供給される反転切替信号ＳＷｎ（簡易ブースタ６０から出力される信号とは逆相の信号）によってスイッチング制御される。これにより、ＮＭＯＳトランジスタ６２の両端に発生する寄生容量はＮＭＯＳトランジスタ６４，６６によってキャンセルされることになるので、寄生容量に起因するコンデンサＣ１の電荷の変化（電荷の誤差）を抑制することができる。
【００７３】
また、図８に示す例では、ＮＭＯＳトランジスタ６２，６４，６６の各規模を揃えている。これにより、ＮＭＯＳトランジスタ６２の両端に生じる寄生容量による悪影響を効果的に低減することができる。
【００７４】
また、図８に示す例では、ＮＭＯＳトランジスタ６２の両端にＮＭＯＳトランジスタ６４，６６の各々を接続する形態例を挙げて説明したが、ＮＭＯＳトランジスタ６２の一端にＮＭＯＳトランジスタを接続しても良い。
【００７５】
なお、本第５の実施の形態では、簡易ブースタ６０をスイッチＳＷ４に対して適用したが、これに限らず、例えば簡易ブースタ６０をスイッチＳＷ１に対しても同様に適用しても良い。この場合もスイッチＳＷ１に対して同様の効果が期待できる。
【００７６】
［第６の実施の形態］
図７には、本第６の実施の形態に係る多入力型アンプ７０の構成の一例を示す回路図が示されている。本第６の実施の形態に係る多入力型アンプ７０は、上記第３の実施の形態で説明した図６に示す多入力型アンプ４０における特徴的な構成と上記第４の実施の形態で説明した図７に示す多入力型アンプ５０における特徴的な構成とを組み合わせた構成とされている。
【００７７】
すなわち、本第６の実施の形態に係る多入力アンプ７０は、図７に示す多入力型アンプ５０に比べ、ＮＭＯＳトランジスタ６８，７０，７２，７４を新たに設けた点が異なっている。ＮＭＯＳトランジスタ６８は図６に示すＮＭＯＳトランジスタＭＮ６に相当し、ＮＭＯＳトランジスタ７０は図６に示すＮＭＯＳトランジスタＭＮ５に相当し、ＮＭＯＳトランジスタ７２は図６に示すＮＭＯＳトランジスタＮＮ８に相当し、ＮＭＯＳトランジスタ７４は図６に示すＮＭＯＳトランジスタＭＮ９に相当する。従って、上記第３の実施の形態で説明したようにＮＭＯＳトランジスタ６８，７０，７２，７４をスイッチング制御することで、リーク電流によって出力端子ＯＵＴから出力される信号に誤差が生じるという不具合を抑制することができる点につき、上記第３及び第４の実施の形態で説明した場合に比べ、更なる強化を図ることができる。
【００７８】
なお、ＮＭＯＳトランジスタＭＮ７，ＭＮ８，ＭＮ９，７２，７４は必須構成部材ではない。すなわち、非反転入力側の構成については、図３に示す多入力型アンプ１８の構成（ＮＭＯＳトランジスタＭＮ７，ＭＮ８，ＭＮ９，７２，７４を備えない構成）又は図５に示す多入力型アンプ３０の構成（ＮＭＯＳトランジスタＭＮ７，ＭＮ８を備えた構成）であっても良い。また、図８に示す簡易ブースタ６０を備えた構成としても良いし、図１０に示すＮＭＯＳトランジスタ６４，６６の少なくとも１つを備えた構成としても良い。
【符号の説明】
【００７９】
１０  電圧検知部
１２  体温計
２０  制御部
１８，３０，４０，５０，７０  多入力型オペアンプ
６０  簡易ブースタ
１１２  駆動用低電圧線
ｉｎｎ１  第１反転入力端子
ｉｎｎ２  第２反転入力端子
ｉｎｐ１  第１非反転入力端子
ｉｎｐ２  第２非反転入力端子
ＭＮ０，ＭＮ１，ＭＮ４，ＭＮ５，ＭＮ６，ＭＮ７，ＭＮ８，ＭＮ９，６２，６４，６６，６８，７０，７２，７４  ＮＭＯＳトランジスタ
ＳＷ１，ＳＷ４  スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図９】
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【図１６】
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【図８】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１７】
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