(57)【特許請求の範囲】
【請求項１】
送信側の通信装置と受信側の通信装置との間で、クロック信号と併走してデータ信号の伝送を行う伝送装置において、
前記送信側の通信装置は、１クロック周期の中に複数ビットのデータを入れ込み、その際、前記複数ビットの内少なくとも連続する２ビットを同一データとして持つ複数のデータ群として前記受信側の通信装置に送信する第１のモードと、１クロック周期の中に複数の異なるビットのデータを入れ込んだデータを前記受信側の通信装置に送信する第２のモードとを切り替え可能に備え、
前記受信側の通信装置は、受信したデータの前記少なくとも連続する２ビットの同一データを持つデータ群の内、２ビット目以降の何れか１ビットのデータを有効なデータとして受信することを特徴とする伝送装置。
【請求項２】
請求項１に記載の伝送装置において、
前記受信側の通信装置は、第１のモードにより送信されたデータを受信した際、受信したデータの前記少なくとも連続する２ビットの同一データを持つデータ群の内、２ビット目以降の何れか１ビットのデータを有効なデータとして受信し、第２のモードにより送信されたデータを受信した際、受信した１クロック周期の中の複数の異なるビットのデータの全てを有効なデータとして受信することを特徴とする伝送装置。
【請求項３】
請求項１または２記載の伝送装置において、
前記送信側の通信装置は、前記第１のモードと第２のモードとを切り替えるモード切り替え信号を、前記受信側の通信装置に送信するデータの中に埋め込んで送信することにより、前記受信側の通信装置にモードの切り替えを指示することを特徴とする伝送装置。
【請求項４】
請求項１または２記載の伝送装置において、
前記送信側の通信装置は、データ送信の開始時に、前記第２のモードにより、１クロック周期の中に複数の異なるビットのデータを入れ込んだデータと同一のデータを予め定めた複数回前記受信側の通信装置に送信し、前記受信側の通信送信から全てのデータを正常に受信することができた旨の報告を受けた場合、前記第２のモードでのデータの送信を続行し、前記受信側の通信装置から全データの内の１回でも正常に受信することができなかった旨の報告を受けた場合、前記第１のモードに切り替えてデータの送信を行うことを特徴とする伝送装置。
【請求項５】
請求項２記載の伝送装置において、
前記送信側の通信装置は、前記第１のモードにより、１クロック周期の中に複数ビットのデータを入れ込み、その際、前記複数ビットの内２ビットを連続する同一データとして持つ複数のデータ群として前記受信側の通信装置に送信し、前記受信側の通信送信から複数回に渡ってデータを正常に受信することができなかった旨の報告を受けた場合、前記連続する同一データとして持つ複数のデータ群の連続する同一データのビット数を３ビット以上として送信し、前記受信側の通信送信から複数回に渡ってデータを正常に受信することができなかった旨の報告を受ける毎に、順次前記連続する同一データのビット数の最少数を増加させて送信し、
前記受信側の通信装置は、連続する３ビット以上の同一データを持つデータ群の内、３ビット目以降の何れか１ビットのデータを有効なデータとして受信することを特徴とする伝送装置。
【請求項６】
請求項２記載の伝送装置において、
前記送信側の通信装置は、クロック信号を周波数変調するＳＳＣＧ回路を有し、該ＳＳＣＧ回路を用いない場合、前記第１のモードにより、１クロック周期の中に複数ビットのデータを入れ込み、その際、前記複数ビットの内２ビットを連続する同一データとして持つ複数のデータ群として前記受信側の通信装置に送信し、前記ＳＳＣＧ回路を用いた場合、前記第２のモードにより、前記連続する同一データとして持つ複数のデータ群の連続する同一データのビット数を３ビット以上として送信することを特徴とする伝送装置。
【請求項７】
請求項２記載の伝送装置において、
前記送信側の通信装置は、クロック信号を周波数変調するＳＳＣＧ回路を有し、該ＳＳＣＧ回路を用い、前記第１のモードにより、１クロック周期の中に複数ビットのデータを入れ込み、その際、前記複数ビットの内２ビットを連続する同一データとして持つ複数のデータ群として前記受信側の通信装置に送信し、前記受信側の通信送信から複数回に渡ってデータを正常に受信することができなかった旨の報告を受けた場合、前記ＳＳＣＧ回路を不使用とすることを特徴とする伝送装置。
【請求項８】
請求項７記載の伝送装置において、
前記送信側の通信装置は、クロック分岐回路を有し、該クロック分岐回路は、前記受信側の通信送信からデータを正常に受信することができなかった旨の報告を受けた場合、ＯＳＣ回路から入力されたクロック信号と、前記ＳＳＣＧ回路を介したクロック信号とのうち、ＯＳＣから入力されたクロック信号を有効とすることを特徴とする伝送装置。
【請求項９】
請求項７記載の伝送装置において、
前記送信側の通信装置は、前記受信側の通信送信からデータを正常に受信することができなかった旨の報告を受けた場合、前記ＳＳＣＧ回路が前記報告を受け、自回路のクロック信号を周波数変調する機能を停止することを特徴とする伝送装置。
【請求項１０】
請求項１ないし９のうちいずれか１記載の伝送装置において、
前記送信側の通信装置と受信側の通信装置との間でデータ信号の伝送が、差動伝送方式を使用して行われることを特徴とする伝送装置。
【請求項１１】
送信側の通信装置と受信側の通信装置との間で、クロック信号と併走してデータ信号の伝送を行う伝送方法において、
前記送信側の通信装置は、１クロック周期の中に複数ビットのデータを入れ込み、その際、前記複数ビットの内少なくとも連続する２ビットを同一データとして持つ複数のデータ群として前記受信側の通信装置に送信する第１のモードと、１クロック周期の中に複数の異なるビットのデータを入れ込んだデータを前記受信側の通信装置に送信する第２のモードとを切り替え可能に備え、
前記受信側の通信装置は、受信したデータの前記少なくとも連続する２ビットの同一データを持つデータ群の内、２ビット目以降の何れか１ビットのデータを有効なデータとして受信することを特徴とする伝送方法。
【請求項１２】
複数の記録ヘッドを備えて構成される画像形成装置において、
前記複数の記録ヘッドを駆動する制御回路と前記複数の記録ヘッドと間での駆動信号の伝送のために、請求項１ないし１０のうちいずれか１記載の伝送装置を備えたことを特徴とする画像形成装置。
【請求項１３】
受信装置に対して、クロック信号と併走してデータ信号の送信を行う送信装置において、
前記送信装置は、１クロック周期の中に複数ビットのデータを入れ込み、その際、前記複数ビットの内少なくとも連続する２ビットを同一データとして持つ複数のデータ群として送信する第１のモードと、１クロック周期の中に複数の異なるビットのデータを入れ込んだデータを前記受信側の通信装置に送信する第２のモードとを切り替え可能に備えることを特徴とする送信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、伝送装置、伝送方法、画像形成装置及び送信装置に係り、特に、併走クロックを用いて長距離の信号伝送を行う伝送装置、伝送方法、前記伝送装置を使用した画像形成装置、前記伝送装置を構成する送信装置に関する。
【背景技術】
【０００２】
一般に、プリンタ、複写機等、あるいは、それらの両機能等を備えた複合機において、幅方向が広い用紙に印刷を行う幅広機と呼ばれる装置は、本体と本体に載せた可動部（ヘッド中継上の基板）との間の距離が長くなるために、その間での信号の伝送には長距離伝送を行う必要がある。信号の長距離伝送には、ＥＭＩの影響と信号品質の劣化とを避けるため、差動伝送方法が用いられることが多い。また、伝送用のケーブルとしてＦＦＣ（Flat Flexible Cable)を用い、差動伝送方法によりデータ伝送を行おうとす場合、ＦＦＣが長いと、高周波成分が損失して信号を劣化させるため、これを回避するために転送レートを落として確実に信号の伝送を行う方法に関する従来技術が、例えば、特許文献１等に記載されて知られている。
【０００３】
この従来技術は、信号を確実に伝送する目的のために、低コストのＬＶＤＳ(Low Voltage Differential Signal）ドライバ、ＬＶＤＳレシーバを使用し、かつ、分周回路と逓倍回路とを使用することにより高周波を低周波に変換し、長距離伝送する信号の転送レートを落として伝送を行う方法に関するものである。すなわち、この従来技術は、長距離伝送したい高周波の信号を送信側の分周回路により一旦汎用のドライバＩＣやレシーバＩＣで処理可能な周波数（低周波）の信号に分周し、低い周波数レートに変換された信号をドライバＩＣから伝送路に送出し、伝送路を介した長距離伝送を行い、この低い周波数レートに変換された信号を受信した受信側のレシーバＩＣが、逓倍回路により受信した低い周波数レートの信号を元の高周波の信号に復元するというものである。
【０００４】
また、ＥＭＩの影響とそれによる信号品質の劣化とを避けるために、ＳＳＣＧ(Spread Spectrum Clock Generator）を使用する場合があるが、この場合には、クロック変調の影響によりジッタ成分が発生してしまうために信号の伝送が困難となってしまう。そこで、信号の転送レートを落として確実に信号の伝送を行う方法に関する他の従来技術が、例えば、特許文献２等に記載されて知られている。
【０００５】
この他の従来技術は、ＳＳＣＧによる画像への悪影響を低減する目的のために、ＣＣＤが原稿を読み取ることにより得られたアナログ電気信号を増幅し、デジタル信号に変換するＡＦＥと、ＳＳＣＧを利用して所定周波数のクロック信号を周波数変調し、得られた内部基準クロック信号に基づいて、ＣＣＤ及びＡＦＥを制御する信号であって、周波数変動を有する制御信号を生成するタイミングジェネレータと、デジタル信号に所定の画像処理を実行して得られる画像にＳＳＣＧの影響がスジとして現れるかどうかを判定する画像データ判定部とを備え、画像データ判定部が「ＳＳＣＧの影響がスジとして現れる」と判定した場合に、タイミングジェネレータが生成する制御信号の周波数を変更するというものである。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
信号の伝送方法には、クロック埋め込みタイプとクロック併走タイプとがあり、クロック埋め込みタイプは、コストが高いために、一般にはクロック併走タイプが良く用いられている。前述した従来技術は、クロック併走タイプの信号伝送方法を適用して信号の転送レートを落として信号の伝送を行う場合、併走クロックの周波数を落とさなければならず、これに伴って送信側及び受信側の通信装置を構成するＦＰＧＡ(Field Programmable Gate Array）あるいはＡＳＩＣ(Application Specific Integrated Circuit）のシステムクロックの周波数を落とさなければならず、装置全体の処理速度を低下させてしまうという問題点を生じさせてしまう。
【０００７】
本発明の目的は、前述した従来技術の問題点を解決し、併走クロックを使用する信号伝送において、併走クロックの周波数を落とすことなく、信号の長距離伝送を行うことを可能とした伝送装置、伝送方法、前記伝送装置を使用した画像形成装置、前記伝送装置を構成する送信装置及び受信装置を提供することにある。
【課題を解決するための手段】
【０００８】
前記目的を達成するため、本発明は、送信側の通信装置と受信側の通信装置との間で、クロック信号と併走してデータ信号の伝送を行う伝送装置において、前記送信側の通信装置は、１クロック周期の中に複数ビットのデータを入れ込み、その際、前記複数ビットの内少なくとも連続する２ビットを同一データとして持つ複数のデータ群として前記受信側の通信装置に送信する第１のモードと、１クロック周期の中に複数の異なるビットのデータを入れ込んだデータを前記受信側の通信装置に送信する第２のモードとを切り替え可能に備え、前記受信側の通信装置は、受信したデータの前記少なくとも連続する２ビットの同一データを持つデータ群の内、２ビット目以降の何れか１ビットのデータを有効なデータとして受信することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、併走クロックの転送レートを落とすことなく、信号の長距離伝送を行うことができ、これにより、本発明による信号の伝送装置を採用するシステムでの処理速度を低下させるようなことを防止することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態による伝送装置を含む伝送システム全体の概略構成を示すブロック図である。
【図２】図１において、ＳＳＣＧ回路２ａの使用状況による伝送波形、すなわち、レシーバ側の入力端で観測したアイパターンの波形を説明する図である。
【図３】受信側の通信装置におけるレシーバスキューマージンについて説明する図である。
【図４】図３で説明したレシーバスキューマージンの規定を満たさない例について説明する図である。
【図５】本発明の一実施形態による伝送装置の構成例を示すブロック図である。
【図６】従来技術による信号の伝送方法の具体例を説明する図である。
【図７】本発明の実施形態による信号の伝送方法の具体例を説明する図である。
【図８】データの伝送方法を切り替えて信号データの送信を行うようにした送信側の通信装置の構成を示すブロック図である。
【図９】本発明の実施形態における送信データ構成の具体例について説明する図である。
【図１０】送信側の通信装置の回路構成を示すブロック図である。
【図１１】受信側の通信装置であるＬＶＤＳレシーバの回路構成を示すブロック図である。
【図１２】従来技術による伝送方法の場合に受信側に送信されるシリアルデータのデータ列を示す図である。
【図１３】図１２に示すシリアルデータをパラレル変換したデータ列を示す図である。
【図１４】本発明の実施形態による伝送方法の場合に受信側に送信されるシリアルデータのデータ列を示す図である。
【図１５】図１４に示すシリアルデータをパラレル変換したデータ列を示す図である。
【図１６】Ｍｏｄｅ切り替え信号の送信データへの埋め込み方法を説明する図である。
【図１７】図１に示して説明した伝送システムにより伝送された伝送データが正常に伝送されていることを検証する構成について説明する図である。
【図１８】図１に示して説明した伝送システムの送信側のトランスミッタ部を構成するＡＳＩＣまたはＦＰＧＡ３ａに入力されるクロックを切り替える構成について説明する図である。
【図１９】ＳＳＣＧ回路のモードを切り替える構成について説明する図である。
【図２０】本発明の実施形態による伝送装置を備える画像形成装置の外観を示す斜視図である。
【図２１】図２０に示す画像形成装置の構成を説明する縦断面図である。
【発明を実施するための形態】
【００１１】
以下、本発明による伝送装置、伝送方法、画像形成装置、送信装置及び受信装置の実施形態を図面により詳細に説明する。以下に説明する本発明の実施形態での信号伝送の基本的な考え方は、送信側の通信装置が同一のデータを連続した複数ビットとした複数のデータ群として送信し、受信側の通信装置が送られてきた連続した複数の同一データを含むデータ群の２ビット目以降を有効なデータとするものである。
【００１２】
図１は本発明の実施形態による伝送装置を含む伝送システム全体の概略構成を示すブロック図である。
【００１３】
図１に示す伝送システムは、送信側の装置である送信装置を、クロック発振器ＯＳＣ１ａと、ＳＳＣＧ回路２ａと、トランスミッタ部を構成するＡＳＩＣまたはＦＰＧＡ３ａとにより構成し、また、受信側装置である受信装置を、レシーバ部を構成するＡＳＩＣまたはＦＰＧＡ４ａにより構成し、送信装置を構成するＡＳＩＣまたはＦＰＧＡ３ａと受信装置を構成するＡＳＩＣまたはＦＰＧＡ４ａとを伝送路により接続して構成されている。
【００１４】
そして、クロック発振器ＯＳＣ１ａからのクロック信号が、ＳＳＣＧ回路２ａを介してシステムクロックとしてトランスミッタ部を構成するＡＳＩＣまたはＦＰＧＡ３ａに入力され、ＡＳＩＣまたはＦＰＧＡ３ａは、入力されたシステムクロックを使用して、送信データをレシーバ部を構成するＡＳＩＣまたはＦＰＧＡ４ａに送信している。
【００１５】
前述のような構成を有する伝送システムは、ＥＭＩの影響とそれによる信号品質の劣化とを避けることができるものであるが、ＳＳＣＧによるクロック変調の影響によりジッタ成分が発生してしまうために信号の伝送が困難となってしまうことがある。そこで、信号の転送レートを落として確実に信号の伝送を行う必要が生じる。
【００１６】
また、図１に示す伝送システムに用いられているＡＳＩＣ、ＦＰＧＡ等のデバイスによってはＳＳＣＧに対応していない場合がある。例えば、入力についてはＳＳＣＧに対応したスキューマージンが規定されているが、出力に関しては規定されていないといった場合がある。この場合、ＳＳＣＧ非対応のデバイスから出力される信号を評価する必要がでてくる。この信号の評価は、本来、レシーバ側の入力端でのスキューマージンであるＲＳＫＭ(Receiver Skew Margine）を評価すれば十分であったのが、ＳＳＣＧを使用している場合、正常に出力がなされる保証はない。さらに、トランスミッタ部の出力に関しても評価しなければならない場合があり、工数が膨大になってしまう。
【００１７】
後述する本発明においては、正常に伝送がなされていることを確認してから伝送を開始するため、データの取りこぼしを防ぐことが可能となり、また、波形の評価処理についても削減することが可能となる。
【００１８】
図２は図１において、ＳＳＣＧ回路２ａの使用状況による伝送波形、すなわち、レシーバ側の入力端で観測したアイパターンの波形を説明する図であり、図２（ａ）はＳＳＣＧ回路ＯＦＦのアイパターンの波形、図２（ｂ）はＳＳＣＧ回路を−１％（ダウンスプレッド）としたときのアイパターンの波形、図２（ｃ）はＳＳＣＧ回路を−３％（ダウンスプレッド）としたときのアイパターンの波形を示している。アイパターンは、信号を繰り返し伝送して重ね合わせることによって得ることが可能であり、このアイパターンにより伝送信号を正しく評価することが可能なアイパターンの時間幅を決定することができ、それにより、信号を正しく評価することができる。
【００１９】
図２に示す３つのアイパターンの波形から、ＳＳＣＧ回路の変調レートを上げるにつれてジッタ成分が増加していることが判る。また、ＳＳＣＧ回路を使用した場合、ドライバ側からの反射による影響も顕著となる。
【００２０】
図３は受信側の通信装置におけるレシーバスキューマージンについて説明する図であり、図１の説明におけるレシーバの規定値であるスキューマージンを説明するものである。図３には、クロック併走型レシーバにおいて、ある転送レートのデータを受信する場合のレシーバの規定値（ＲＳＫＭ：レシーバスキューマージン）について示している。
【００２１】
レシーバの規定値は、転送されるデータの１ビットの時間幅を１ＵＩとしたときに、データを正しく受信するために許されるレシーバスキューマージンの値であり、図３に示す例では、規定値を評価するための基準としてのレシーバスキューマージンの値が０．２５ＵＩ以下であることである。そして、このレシーバスキューマージンの値は、クロックエッジのなまりによるトリガポイントのズレと、伝送路のスキュー＋送信側のドライバ出力端でのスキューと、ジッタ量との和として算出することができる。
【００２２】
もし、レシーバスキューマージンを満たすことができなかった場合、ＵＩの値を大きくするために、転送クロックのレートを落とす（受信側でのシリアル／パラレル変換比率は固定）、または、シリアル／パラレル変換比率を下げる（転送クロックは固定）といった方法を採用することが考えられる。但し、レシーバ側のシリアル／パラレル変換比率が固定であるといった制限がある場合、必然的に前者の方法を採用することになる。
【００２３】
また、受信側のレシーバの種類によっては、レシーバスキューマージンの値が転送クロックのレートに依存しないものもあり、この場合、長距離伝送時の信号の減衰特性によって、クロックがより鈍るために信号（データ）を正常に伝送することが不可能となる。さらに、ＥＭＩ対策として、ＳＳＣＧ回路を用いた場合ジッタ成分が増大し、この結果、クロック及びデータのマージンが削られてしまい、信号を正常に伝送することが不可能となる。
【００２４】
本発明の実施形態による伝送装置は、ジッタ量についてデータの立ち上がりに関して緩和することができるので、レシーバスキューマージンを満たすことが従来技術による伝送装置と比較して容易であるという優位性を有している。これにより、本発明の実施形態によれば、より安価なＦＦＣ、ＬＶＤＳレシーバの組み合わせにより長距離伝送を実現することが可能となる。また、前述までの説明において、ＳＳＣＧ回路２ａを用いた伝送システムとその課題とついて説明したが、本発明の実施形態による伝送装置を含む伝送システムは、図１に示すシステムにおけるＳＳＣＧ回路２ａを用いない伝送システムであっても、レシーバスキューマージンを満たすことが容易になる。
【００２５】
図４は図３で説明したレシーバスキューマージンの規定を満たさない例について説明する図である。
【００２６】
一般に、信号を長距離伝送すると信号の減衰が発生し、信号の立ち上がりがなまってしまい、レシーバスキューマージンの値が図３により説明した規定値より大きくなって、規定を満たさなくなってしまう。この結果、信号を繰り返し伝送し重ね合わせて、信号を正しく受信することができる時間幅を決定し、信号の評価を行うアイパターンは、図４にデータＤＡＴＡとして示す図４の長四角で示すように狭くなってしまうことになり、レシーバのスキューマージンの規定値を満たすことができなくなってしまう。
【００２７】
以下に説明する本発明の実施形態は、送信側の通信装置が同一の１ビットのデータを連続した複数ビットとして送信し、受信側の通信装置が送られてきた連続した複数の同一データの２ビット目以降の１ビットを有効なデータとするものである。
【００２８】
図５は本発明の一実施形態による伝送装置の構成例を示すブロック図である。ここで説明する本発明の実施形態による伝送装置は、前提条件として、信号の伝送方法にクロック併走タイプの信号伝送方法を使用するものとする。
【００２９】
図５に示す本発明の実施形態は、図１における送信装置のトランスミッタ部を構成するＦＰＧＡ３ａと受信装置のレシーバ部を構成するＦＰＧＡ４ａとに対応するものであり、送信側の通信装置を構成しているＦＰＧＡ１と受信側の通信装置としてのＬＶＤＳレシーバ４とが信号用及びクロック用のＦＦＣ３により接続されて構成されている。そして、ＦＰＧＡ１内には、ＬＶＤＳドライバ２が構成されており、ＬＶＤＳドライバ２は、入力される送信データ信号である Ｔx_in ａ１をラッチする入力ラッチ１０と、入力されるＦＰＧＡ１のシステムクロックであるクロック信号ａ２を受け、入力ラッチ１０への書き込み、読み出しを制御する制御部１１と、入力されるクロック信号ａ２から信号伝送用のクロック信号を生成するＰＬＬ(Phase Locked Loop）回路１２と、入力ラッチ１０からの送信データをパラレル／シリアル変換するＭｕｘ回路１３と、Ｍｕｘ回路１３及びＰＬＬ回路１２のそれぞれからの送信データ及びクロック信号をＬＶＤＳに変換する差動ドライバ回路１４、１５とにより構成されている。なお、本発明の実施形態による伝送装置を利用する広幅機におけるはＦＦＣの長さは、一般に、１ｍ〜３ｍであることが多い。
【００３０】
次に、前述したように構成される本発明の実施形態の伝送装置における信号の流れについて説明する。
【００３１】
ＬＶＤＳドライバ２へは、ＦＰＧＡ１の内部からパラレルのデータ信号である Ｔx_in ａ１とクロック信号ａ２が入力される。但し、このクロック信号はＦＰＧＡ１のシステムクロックである。なお、図示しないが、ＦＰＧＡ１の内部には、他の処理回路等が含まれ、データ信号である Ｔx_in ａ１とクロック信号ａ２は、ＦＰＧＡ１の外部から与えられるものである。
【００３２】
データ信号である Ｔx_in ａ１は、ＬＶＤＳドライバ２内の入力ラッチ１０に入力され、制御部１１によりラッチするタイミングがコントロールされて入力ラッチ１０にラッチされる。入力ラッチ１０にラッチされたデータ信号Ｔx_in は、制御部１１にコントロールされて読み出されてＭｕｘ回路１３に渡される。そして、Ｍｕｘ回路１３を介してパラレル／シリアル変換されたデータ信号は、その信号レベルが差動ドライバ回路１４においてＬＶＤＳに変換され、ＦＦＣ３を経てＬＶＤＳレシーバ４へ送信される。
【００３３】
また、クロック信号ａ２は、制御部１１に供給されると共に、ＰＬＬ回路１２を介してＭｕｘ回路１３にも供給され、そのレベルが差動ドライバ回路１５においてＬＶＤＳに変換され、ＦＦＣ３を経てＬＶＤＳレシーバ４へ送信される。
【００３４】
なお、本発明の実施形態では、同一の１ビットのデータを連続した複数ビットのデータ列とするデータ変換を行っているが、このための処理は、ＦＰＧＡ１内のＬＶＤＳドライバ２の前段に設けられる図示しない論理回路により行われる。これについては、図１０を参照して後述する。
【００３５】
図６は従来技術による信号の伝送方法の具体例を説明する図、図７は本発明の実施形態による信号の伝送方法の具体例を説明する図であり、次に、図６、図７を参照して、従来技術と本発明の実施形態とによる信号伝送方法の相違について説明する。なお、ここで説明する例は、シリアル／パラレルの比率が１：７の場合、すなわち、１クロックサイクル内に７ビットのデータを入れ込んで伝送することができる場合の例であり、また、併走クロックである転送クロックとして、１クロックのレベルHighとLow とが３：４の非対象クロック信号を使用した例である。なお、１クロックサイクル内に何ビットのデータを入れ込むかは、任意に設定することができる。
【００３６】
図６に示す従来技術による伝送方法の場合、送信側の通信装置は、転送データとして、７ビットのパラレルの転送データａ〜ｇをシリアル変換して、ａからｇの順で１クロックサイクル内に転送する。受信側の通信装置は、転送されてきたデータの各ビットが有効なものとして受信する。このとき、正常にデータが伝送されるためには、各データのそれぞれのアイパターンが、図３、図４を参照して説明したように受信側の通信装置であるレシーバの規定値を確保できていることが必要となる。
【００３７】
前述したような従来技術でのデータの伝送に対して、図７に示す本発明の実施形態による伝送方法の場合、送信側の通信装置であるＦＰＧＡ１内のＬＶＤＳドライバ２は、転送データとして、先に説明したように併走クロックの１サイクル内に伝送することができる７ビット分のデータの内２ビットまたは３ビットのデータを、それぞれ同一の連続する複数ビットのシリアルデータとして併走クロックの１サイクル内で送信している。図示している例の場合、転送データは、ａ、ａ、ａ、ｂ、ｂ、ｂ、ｂの順で、各群が同一データを持つ２群のデータとして送信されるとして示しているが、この順は、ａ、ａ、ａ、ｂ、ｂ、ｃ、ｃの順で、各群が同一データを持つ３群のデータとすることもできる。受信側の通信装置は、転送されてきた連続する複数の同一のデータを持つデータ群の２ビット目のデータ、あるいは、２ビット目以降の何れか１ビットのデータを有効なものとして受信する。図示例では、２ビット目のデータａと２ビット目のデータｂとを有効なものとして受信することとしているが、データｂについては、３ビット目あるいは４ビット目のデータを有効なものとして受信してもよい。また、転送データとして、ａ、ａ、ａ、ｂ、ｂ、ｃ、ｃの順でデータが送信されてきた場合、それぞれ、２ビット目のデータａ、ｂ、ｃが有効なデータとして受信される。
【００３８】
本発明の実施形態は、前述したように同一のデータを複数ビットに渡って送信することによって、受信側のレシーバでデータを受信するために規定されるアイパターンを広げることができるので、伝送するための条件が悪くなった（図７に示して説明した例では、１クロックサイクル内で２ビットまたは３ビットのデータしか転送できない）としても、受信側の通信装置としてのレシーバの規定値を確保することができ、確実にデータの転送を行うことが可能となる。
【００３９】
図８はデータの伝送方法を切り替えて信号データの送信を行うようにした送信側の通信装置の構成を示すブロック図である。
【００４０】
図８に示す送信側の通信装置は、図５により説明した送信側の通信装置の場合と同様に、送信側の通信装置を構成するＦＰＧＡ１内に、ＬＶＤＳドライバ２が構成されており、ＬＶＤＳドライバ２は、入力される送信データ信号である Ｔx_in ａ１及びＭｏｄｅ切り替え信号ａ３をラッチする入力ラッチ１０と、入力されるＦＰＧＡ１のシステムクロックであるクロック信号ａ２を受け、入力ラッチ１０への書き込み、読み出しを制御する制御部１１と、入力されるクロック信号ａ２から信号伝送用のクロック信号を生成するＰＬＬ(Phase Locked Loop）回路１２と、入力ラッチ１０からの送信データ及びＭｏｄｅ切り替え信号をパラレル／シリアル変換するＭｕｘ回路１３と、Ｍｕｘ回路１３及びＰＬＬ回路１２のそれぞれからの送信データ、Ｍｏｄｅ信号及びクロック信号をＬＶＤＳに変換する差動ドライバ回路１４、１５、１６とにより構成されている。
【００４１】
図８に示す送信側の通信装置は、図５に示して説明した送信側の通信装置が、データ信号として Ｔx_in ａ１のみを伝送するのに対して、Ｍｏｄｅ切り替え信号ａ３を追加して他のデータ信号と共に伝送を行うようにしたものである。
【００４２】
図８に示して説明したように構成される送信側の通信装置を使用する伝送装置は、Ｍｏｄｅ切替信号を用いることによって、受信側の通信装置のレシーバに、信号の伝送方法が、前述したような本発明の実施形態による伝送方法であるか、従来技術として説明したような送信側の通信装置が転送データとして送信した１クロックサイクル内の全データを、受信側の通信装置が有効なものとして受信する伝送方法であるかを判断させて、その伝送方法に従った処理を実行させることができる。
【００４３】
図９は本発明の実施形態における送信データ構成の具体例について説明する図である。図９に示す例においても、図６、図７とは図の表記が左右逆となっているが、図６、図７により説明した場合と同様に転送データの変換前のデータｄ１を、１クロックサイクル内でデータａからデータｇの７ビットがデータａから順に送信されるものであるとし、これらのデータａ〜ｇを１つのクロックサイクルの中で、２ビットのデータｄ２、２ビットのデータｄ３、３ビットのデータｄ４の３回に分け、３クロックサイクルで送信するものとしている。
【００４４】
そして、１回目の送信時には変換前の２ビットのデータａ、ｂが取り出され、それらのデータが１クロックサイクル内で送信されるように変換される。この場合、変換後のデータ列は、３ビットのａ、ａ、ａのデータ列と、４ビットのｂ、ｂ、ｂ、ｂのデータ列との２つのデータ列とされ、このデータ列ｄ２がＬＶＤＳドライバに送られ、受信側に送信されることになる。
【００４５】
また、２回目の送信時には変換前の２ビットのデータｃ、ｄが取り出され、それらのデータが次の１クロックサイクル内で送信されるように変換される。この場合、変換後のデータ列は、３ビットのｃ、ｃ、ｃのデータ列と、４ビットのｄ、ｄ、ｄ、ｄのデータ列との２つのデータ列とされ、このデータ列ｄ３がＬＶＤＳドライバに送られ、受信側に送信されることになる。
【００４６】
また、３回目の送信時には変換前の３ビットのデータｅ、ｆ、ｇが取り出され、それらのデータが次の１クロックサイクル内で送信されるように変換される。この場合、変換後のデータ列は、２ビットのｅ、ｅのデータ列と、２ビットのｆ、ｆのデータ列と、３ビットのｇ、ｇ、ｇのデータ列との３つのデータ列とされ、このデータ列ｄ４がＬＶＤＳドライバに送られ、受信側に送信されることになる。
【００４７】
なお、図９には、併走クロックの波形を示していないが、前述したようなデータの変換を行うと、３回目の送信のように、併走クロックの１サイクル内における波形の立ち下がり部分を挟んで同一のデータが並べられるようになる場合が生じるが、併走クロックの１サイクル内における波形の立ち下がり部分のエッジのなまりは、図７、図３により説明したレシーバの規定値に影響を及ぼすことはなく、本発明を実施する上で何ら問題となることはない。
【００４８】
前述したようなデータの変換は、変換後のデータが２ビット以上同一のデータとしたデータ列とされていればよく、前述の例にとらわれることはない。また、伝送環境が悪いときには、必要に応じて変換後のデータ列の構成を変更して対応することができる。
【００４９】
図１０は送信側の通信装置の回路構成を示すブロック図である。図１０に示す送信側の通信装置の回路構成は、図８により説明した送信側の通信装置であるＦＰＧＡ１の内部回路構成を示すものである。
【００５０】
図１０に示すように、送信側の通信装置であるＦＰＧＡ１は、その内部に、図８に示して説明したものと同一のＬＶＤＳドライバ２２と、外部から入力される送信データ信号である Ｔx_in ａ１及びＭｏｄｅ切り替え信号ａ３を一時的に保持する ＦＩＦＯ ＭＥＭＯＲＹ２０と、ＦＩＦＯ ＭＥＭＯＲＹ２０ から出力されるデータ列、外部から入力される送信データ信号である Ｔx_in ａ１及びＭｏｄｅ切り替え信号ａ３の一方を選択してＬＶＤＳドライバ２２渡すセレクタ２１とを有して構成されている。
【００５１】
前述したように構成される送信側の通信装置は、パラレルデータ信号として入力される送信データ信号 Ｔx_in ａ１を、Ｍｏｄｅセレクト信号ａ３によって、従来技術の場合と同様な方法による伝送方法で送信するか、本発明の実施形態による伝送方法で送信するかを選択することが可能である。そして、本発明の実施形態による伝送方法を使用し、複数ビットのデータ連続して送信する場合、入力されるデータ信号 Ｔx_in ａ１は、ＦＩＦＯ ＭＥＭＯＲＹ２０ に一旦保持された後に、セレクタ２１により選択されてＬＶＤＳドライバ２２へ入力されることになる。すなわち、前述した送信側の通信装置において、入力されたデータ信号 Ｔx_in ａ１の変換前のデータは、一旦、ＦＩＦＯ ＭＥＭＯＲＹ２０ に格納され、送信されるデータが、順次セレクタ２４に送られことになる。本発明の実施形態により伝送方法の場合、図９により説明したように、変換前の７ビットのデータ列が３回に分けて送信されるので、ＦＩＦＯ ＭＥＭＯＲＹ２０ から出力されるデータをセレクタに書き込む際には、３回に分けて書き込まれる。セレクタに書き込まれたデータは、順次ＬＶＤＳドライバ２２へ転送される。
【００５２】
前述から判るように、本発明の実施形態による伝送方法を使用した場合、外部からのデータ信号 Ｔx_in ａ１がＦＩＦＯ ＭＥＭＯＲＹ２０ に入力される速度に対して、ＦＩＦＯ ＭＥＭＯＲＹ２０ からセレクタに出力される速度が１／３になるので、前述のＦＩＦＯ ＭＥＭＯＲＹ２０ は、その入出力の速度差を吸収する機能を果たしている。
【００５３】
また、従来技術の場合と同様な方法による伝送方法を採用する場合、入力される送信データ信号である Ｔx_in ａ１及びＭｏｄｅ切り替え信号ａ３は、ＦＩＦＯ ＭＥＭＯＲＹ ２０を介することなく、セレクタ２１に入力され、そのままセレクタ２１を通ってＬＶＤＳドライバ２２へ送信される。
【００５４】
前述で説明した送信側の通信装置におけるＦＩＦＯ ＭＥＭＯＲＹ ２０及びセレクタ２１が、入力される送信データ信号を、同一のデータが連続した複数ビットのデータ列なるようにデータ変換を行う論理回路を構成している。
【００５５】
図１１は受信側の通信装置であるＬＶＤＳレシーバの回路構成を示すブロック図である。
【００５６】
図１１に示す受信側の通信装置であるＬＶＤＳレシーバ４は、送信側のＬＶＤＳドライバ２から送信されてきたデータ信号、併走クロック信号を受け取る差動レシーバ４１、４２と、データ信号をシリアル／パラレル変換するＭｕｘ回路４３と、クロック信号を受け取るＰＬＬ回路４４と、Ｍｕｘ回路４３からのデータ信号を一時的に保持する入力ラッチ４５と、入力ラッチ４５の書き込み、読み出しを制御する制御回路４６とにより構成される。
【００５７】
前述したように構成される受信側の通信装置において、ＬＶＤＳレシーバ４には、ＦＦＣを介してシリアルデータと併走クロックとが入力される。それらのデータは、差動レシーバ４１、４２においてそれらのレベルが論理レベルに変換されると共に、差動信号がシングルエンドの信号に変換される。そして、データは、Ｍｕｘ回路４３に入力され、Ｍｕｘ回路４３でシリアル／パラレル変換される。入力されたクロック信号は、ＰＬＬ回路４４を経てＭｕｘ回路４３、制御回路４６に供給されると共に、外部のシステムクロックとして出力される。Ｍｕｘ回路４３から出力されたパラレルのデータ信号は入力ラッチ４５を経て外部へ出力される。制御回路４６は、Ｍｕｘ回路４３から出力されたパラレルのデータ信号を入力ラッチ４５に書き込む制御を行う。
【００５８】
前述において、ＬＶＤＳレシーバ４の外部へ出力されたデータは、データの伝送が本発明による伝送方法を示すＭｏｄｅで行われていた場合、後述するような複数の同一ビットのデータ列の先頭ビットを捨てる処理が行われ、データの伝送が従来技術による伝送方法を示すＭｏｄｅで行われていた場合、データを捨てることなく、１つのクロックサイクル内に含まれる全ビットのデータが有効なデータであるものとして扱うように処理が行われる。
【００５９】
次に、本発明の実施形態における受信側の通信装置のＬＶＤＳレシーバ４の出力側に接続された論理回路で、受信した複数の同一ビットのデータ列の先頭ビットを捨てる処理について説明するが、まず、従来技術による伝送方法の場合について説明する。
【００６０】
図１２は従来技術による伝送方法の場合に受信側に送信されるシリアルデータのデータ列を示す図、図１３は図１２に示すシリアルデータをパラレル変換したデータ列を示す図である。
【００６１】
従来技術による伝送方法の場合、全てのビットｘ１〜ｘ７が有効なビットであり、図１２に示すように、ｘ１からｘ７の順にシリアルデータ列として受信側の通信送信に送信される。このシリアルデータ列は、受信側の通信装置のレシーバ回路によりシリアル／パラレル変換されて、図１３に示すようなビットｘ１〜ｘ７のパラレルデータとされる。このビットｘ１〜ｘ７のパラレルデータの各ビットは、全て有効なデータとして扱われてレシーバ回路から出力される。
【００６２】
図１４は本発明の実施形態による伝送方法の場合に受信側に送信されるシリアルデータのデータ列を示す図、図１５は図１４に示すシリアルデータをパラレル変換したデータ列を示す図である。
【００６３】
本発明の実施形態による伝送方法の場合も、図１４に示すように、従来技術の場合と同様に、１クロックサイクル内にビットｘ１からｘ７の順に送信データがシリアルデータ列として受信側の通信送信に送信される。このシリアルデータ列は、受信側の通信装置のレシーバ回路によりシリアル／パラレル変換されて、図１５に示すようなビットｘ１〜ｘ７のパラレルデータとされる。
【００６４】
本発明の実施形態による伝送方法の場合、送信する７ビットのデータのビットｘ１〜ｘ７の内、ｘ２、ｘ５との２ビットのみが有効データである。このデータ列を受信側の通信装置におけるレシーバ回路でシリアル／パラレル変換すると図１５に示すようになる。この場合、ｘ２とｘ５との２ビットのみが有効データであるため、このデータのみをレシーバから出力させる。
【００６５】
前述において、受信側の通信装置としてのレシーバ回路がＦＰＧＡに内蔵されて構成されている場合、有効なｘ２とｘ５との２ビットのデータのみを外部に出力させ、また、レシーバが汎用ＩＣである場合、該当の出力ピンのみを外部と接続することにより、先頭ビットを捨てるようにすればよい。
【００６６】
図１６はＭｏｄｅ切り替え信号の送信データへの埋め込み方法を説明する図である。
【００６７】
Ｍｏｄｅ切り替え信号を受信側の通信装置へ送信する方法としては、２つの方法がある。その１つは、Ｍｏｄｅ切り替え信号を送信データ内に埋め込んで、常時送信する方法、または、必要なときに何時でも送信することができるようにした方法であり、もう１つは、送信すべき一連のデータを送信する前にＭｏｄｅ切り替え信号を送信する方法である。図１６に示す例は、Ｍｏｄｅ切り替え信号を送信データ内に埋め込んだ場合の例である。
【００６８】
Ｍｏｄｅ切り替え信号を送信データ内に埋め込んで常時送信する場合、図１６に示すように、受信側の通信装置であるレシーバ回路が有効とするデータの中に埋め込むことによって実現することが可能である。もちろん、Ｍｏｄｅ切り替え信号のデータについても、２ビット以上のデータのかたまりとして送信する必要がある。このようなＭｏｄｅ切り替え信号の送信方法は、Ｍｏｄｅ切り替え信号用に、送信すべき一連のデータの中に２ビット以上を常に確保しなければならないため、送信データの転送レートそのものは落ちてしまうが、データの送信中であってもＭｏｄｅを切り替えることができるというメリットを得ることができる。
【００６９】
一方、送信すべき一連のデータを送る前にＭｏｄｅ切り替え信号を送る場合、送信データの転送レートを落とすことがなく、Ｍｏｄｅ切り替え信号を常時送る方法よりも送信データの転送レートが早いが、送信データの送信途中でＭｏｄｅを切り替えることができないというデメリットが生じることになる。
【００７０】
図１７は図１に示して説明した伝送システムにより伝送された伝送データが正常に伝送されていることを検証する構成について説明する図である。
【００７１】
伝送データが正常に伝送されているか否かで特に問題となるのは受信装置のレシーバ部を構成するＦＰＧＡ４ａ内のＬＶＤＳレシーバがＳＳＣＧに対応していない場合である。ＳＳＣＧをかけた信号が正常に出力されない場合、図１に示した伝送システムを使用した画像形成装置では、出力されたデータによる画像に、画像チリや縦筋が生じる等の影響を与えることがある。このため、間違ったデータが後段に出力されることを防止する必要がある。このため、伝送波形が正常に伝送されていることを確認する必要がある。本発明の実施形態では、そのための手段として、比較回路をＬＶＤＳレシーバの直後に配置することとしている。なお、このような検証は、送信側の通信装置が、ＳＳＣＧ回路を使用していない場合にも行われてよい。
【００７２】
図１７に示した伝送データが正常に伝送されていることを検証するための構成は、図１に示して説明したシステムのレシーバ部であるＦＰＧＡ４ａの後段に比較回路５ａを接続したものである。そして、図１７には示していない送信側のトランスミッタ部を構成するＡＳＩＣまたはＦＰＧＡ３ａから画像データを送信する直前に予め定めたパターンを有するテストパターンを複数回送信させる。レシーバ側の比較回路５ａは、送信されてきたテストパターンを、予め決められているパターンと比較し、合致しているときにイネーブル信号をＬＶＤＳレシーバ（ＦＰＧＡ）４ａに入力し、比較の結果が複数回（テストパターンの送信回数より少なくてもよい）に渡って合致しなかったときにディスイネーブル信号をＬＶＤＳレシーバ（ＦＰＧＡ）４ａに入力する。なお、前述のテストパターンは、複数ビットの内２ビットを連続する同一データとして持つ複数のデータ群により構成されたものとする。
【００７３】
また、前述のイネーブル信号、あるいは、ディスイネーブル信号は、送信側のトランスミッタ部を構成するＡＳＩＣまたはＦＰＧＡ３ａへ送信することができ、これにより、送信側において、受信したイネーブル信号、あるいは、ディスイネーブル信号をモード切り替え信号として用い、ＳＳＣＧ回路の使用の可否を選択するようにすることができる。また、送信側でＳＳＣＧ回路を使用しておらず、かつ、ディスイネーブル信号を受信した場合、連続する同一データとして持つ複数のデータ群の連続する同一データのビット数を３ビット以上としたテストパターンで検証を行うこと等も可能である。そして、送信側の通信装置は、テストパターンを、複数ビットの内の３ビット以上を連続する同一データとし、これによる検証の結果が正常であり、受信側からイネーブル信号を受けた場合、その後のデータの送信を連続する同一データとして持つ複数のデータ群の連続する同一データのビット数を３ビット以上として送信する。送信側の通信装置は、テストパターンの同一データのビット数を順次増加させていき、受信側の通信送信からデータを正常に受信することができなかった旨の報告を受ける毎に、順次前記連続する同一データのビット数の最少数を増加させて送信するようにする。さらに、ビット幅を最大に広げても（ＳＳＣＧ回路を使用しない場合にも）正常に信号を送信することができなかった場合、ＳＣ(Serviceman Call）という形でエラーを発することもできる。
【００７４】
前述では、伝送データが正常に伝送されていることの検証を、送信側の通信装置からテストパターンを送信することにより行うとして説明したが、この検証は、実際のデータ送信時に行うようにすることもできる。その場合、送信する画像データを誤り検出可能なデータとし、受信側において、受信した画像データに対する誤り検出を行うようにすればよい。
【００７５】
図１８は図１に示して説明した伝送システムの送信側のトランスミッタ部を構成するＡＳＩＣまたはＦＰＧＡ３ａに入力されるクロックを切り替える構成について説明する図である。
【００７６】
図１に示して説明した伝送システムの例では、クロック発振器ＯＳＣ１ａからのクロック信号をＳＳＣＧ回路２ａを介してシステムクロックとしてトランスミッタ部を構成するＡＳＩＣまたはＦＰＧＡ３ａに入力していたが、図１８に示す例では、送信側のトランスミッタ部を構成するＡＳＩＣまたはＦＰＧＡ３ａ内にクロック分岐回路６ａを設け、ＯＳＣ回路１ａからＡＳＩＣまたはＦＰＧＡ３ａに入力するクロック信号を、ＯＳＣ回路１ａから直接入力されるものと、ＳＳＣＧ回路２ａを介して入力されるものとの２種類としている。
【００７７】
これらの２種類のクロック信号は、ＡＳＩＣまたはＦＰＧＡ３ａ内のクロック分岐回路６ａに入力されて、クロック分岐回路６ａおいて分岐され、片方のみがシステムクロックとして用いられる。このクロック分岐回路６ａには、レシーバ側からクロック切り替え信号が入力されており、この切り替え信号によってどちらのクロックを選択するのかが決定される。この切り替え信号としては、図１７により説明したイネーブル信号、あるいは、ディスイネーブル信号によるモード切り替え信号を使用することができる。
【００７８】
図１９はＳＳＣＧ回路のモードを切り替える構成について説明する図である。
【００７９】
図１８により説明した例は、トランスミッタ部を構成するＡＳＩＣまたはＦＰＧＡ３ａが、クロック分岐回路６ａを有して、ＳＳＣＧ回路２ａを介したクロックを使用するか否かを選択するものであったが、図１９に示す例は、ＳＳＣＧ回路２ａ自身が持つモード選択機能を用いて、トランスミッタ部を構成するＡＳＩＣまたはＦＰＧＡ３ａが、ＳＳＣＧ回路２ａの機能を有効としたクロックを使用するか否かを選択するものである。
【００８０】
ＳＳＣＧ回路２ａは、デバイスにもよるが、その機能をオン、オフするモードを選択することが可能に構成されている場合があり、その場合、ＳＳＣＧ２ａ回路には、モードを設定するための入力ピンが備えられている。図１９に示す例では、トランスミッタ部を構成するＡＳＩＣまたはＦＰＧＡ３ａが、該当するピンへの入力（モード切り替え信号）を切り替えることによってモードを変更し、ＳＳＣＧ回路２ａの機能（クロック信号を周波数変調する機能）をオンまたはオフにすることが可能である。これにより、トランスミッタ部を構成するＡＳＩＣまたはＦＰＧＡ３ａは、ＳＳＣＧ回路２ａの機能を有効としたクロックを使用するか否かを選択することが可能となる。このモード切り替え信号は、ＡＳＩＣまたはＦＰＧＡ３ａ内で生成される。また、ＡＳＩＣまたはＦＰＧＡ３ａは、前述のモード切り替え信号を、図１７により説明したイネーブル信号、あるいは、ディスイネーブル信号によるモード切り替え信号をレシーバ側から受信して生成してもよいし、前述の図１７により説明したイネーブル信号、あるいは、ディスイネーブル信号によるモード切り替え信号をそのまま使用してもよい。
【００８１】
前述した本発明の実施形態は、送信側の通信装置が、複数ビットに渡って連続した同一のデータを送信し、受信側の通信送信が、受信した複数ビットの同一データの２ビット目を有効なものとするとして説明したが、本発明は、受信側の通信送信が、受信した複数ビットの同一データの２ビット目以降の任意のビットを有効なものとするようにすることもできる。
【００８２】
また、本発明は、送信側の通信装置が、ＳＳＣＧ回路を用いない場合、前記第１のモードにより、１クロック周期の中に複数ビットのデータを入れ込み、その際、前記複数ビットの内２ビットを連続する同一データとして持つ複数のデータ群として前記受信側の通信装置に送信し、前記ＳＳＣＧ回路を用いた場合、前記第２のモードにより、前記連続する同一データとして持つ複数のデータ群の連続する同一データのビット数を３ビット以上として送信するようにしてもよい。
【００８３】
また、本発明は、送信側の通信装置が、データ送信の開始時に、１クロック周期の中に複数の異なるビットのデータを入れ込んだデータと同一のデータを予め定めた複数回前記受信側の通信装置に送信し、受信側の通信送信から全てのデータを正常に受信することができた旨の報告を受けた場合、前記そのままデータの送信を続行し、受信側の通信装置から全データの内の１回でも正常に受信することができなかった旨の報告を受けた場合、１クロック周期の中に複数ビットのデータを入れ込み、その際、前記複数ビットの内の２ビットを連続する同一データとして持つ複数のデータ群として前記受信側の通信装置に送信するようにすることができる。
【００８４】
また、本発明は、送信側の通信装置が、１クロック周期の中に複数ビットのデータを入れ込み、その際、前記複数ビットの内の２ビットを連続する同一データとして持つ複数のデータ群として前記受信側の通信装置に送信し、前記受信側の通信送信から複数回に渡ってデータを正常に受信することができなかった旨の報告を受けた場合、前記連続する同一データとして持つ複数のデータ群の連続する同一データのビット数を３ビット以上として送信し、前記受信側の通信送信から複数回に渡ってデータを正常に受信することができなかった旨の報告を受ける毎に、順次前記連続する同一データのビット数の最少数を増加させて送信し、受信側の通信装置が、連続する３ビット以上の同一データを持つデータ群の内、３ビット目以降の何れか１ビットのデータを有効なデータとして受信するようにすることができる。
【００８５】
前述した本発明の実施形態によれば、コストの安いクロック併走タイプの ＬＶＤＳ ＩＣを使用し、併走クロックの転送レートを落とすことなく、信号の長距離伝送を行うことができ、これにより、本発明による信号の伝送装置を採用するシステムでの処理速度を低下させるようなことを防止することができ、また、システムの変更を少なくすることができるので、システムのコストを抑制することができる。
【００８６】
また、前述した本発明の実施形態によれば、受信側において、先頭ビットのアイパターンが十分に開いていない場合、クロックスキューがある場合にも、信号を正しく伝送することができる。さらに、前述した本発明の実施形態によれば、ＳＳＣＧ回路を使用した場合であっても長距離伝送を実現することができ、しかも、ＳＳＣＧ回路を使用した場合、ＥＭＩによる信号の伝送への影響を軽減することができる。
【００８７】
図２０は本発明の実施形態による伝送装置を備える画像形成装置の外観を示す斜視図、図２１は図２０に示す画像形成装置の構成を説明する縦断面図であり、次に、図２０、図２１を参照して、本発明の実施形態による伝送装置を備える画像形成装置について説明する。図２０、図２１に示す画像形成装置は、インクジェット記録装置の例である。
【００８８】
図２０に示すインクジェット記録装置は、シリアル型インクジェット記録装置であり、図２０に示すように記録装置１００と、それを支持する本体フレーム１７０とを備えて構成されている。記録装置１００の内部には、ガイドロッド１１０及び副ガイド１２０が掛け渡され、これらのガイドロッド１１０及び副ガイド１２０に、キャリッジ１５１が矢印Ａ方向（主走査方向）に動作可能なように保持されている。キャリッジ１５１は、タイミングベルト１１１と接続されており、主走査モータ１９０と駆動プーリ２８０とによってタイミングベルト１１１を駆動することにより主走査方向Ａを往復移動する。タイミングベルト１１１には副ガイド１２０によって張力が掛けられており、たるむことなくキャリッジ１５１を駆動することができる。
【００８９】
印字媒体１５０は、キャリッジ１５１が往復移動する下部を矢印Ｂ方向（副走査方向）に間欠的に搬送され、印字媒体１５０には、キャリッジ１５１に搭載された記録ヘッドから吐出されるインクにより所定の画像が形成される。
【００９０】
また、記録装置１００には、インクを供給するカートリッジ１６０と記録ヘッドをクリーニングする維持機構１２６が備えられている。
【００９１】
また、キャリッジ１５１内には、エンコーダセンサが配置されており、キャリッジ１５１は、主走査方向に掛け渡されたエンコーダシートを連続的に読み取ることにより、主走査方向位置を検知しながら駆動される。
【００９２】
図２１を参照すると、図２１に示す画像形成装置には、ガイドロッド１１０及び副ガイド１２０が左右側板２０３、２０４間に掛け渡され、これらのガイドロッド１１０及び副ガイド１２０にキャリッジ１５１が軸受け、副ガイド受け部２１２により保持され、図２０に示す矢印Ａの主走査方向に摺動可能とされている。
【００９３】
キャリッジ５１５には、黒（Ｋ）のインク滴を吐出する記録ヘッド２２１、２２２、イエロー（Ｙ）、マゼンタ（Ｍ）、シアン（Ｃ）の各色のインク滴を吐出する記録ヘッド２２３、２２４、２２５が搭載されている。
【００９４】
そして、キャリッジ１５１を移動走査する主走査機構は、主走査方向の一方側に配置される主走査モータ１９０と、主走査モータ１９０によって回転駆動される駆動プーリ２０７と、主走査方向の他方側に配置された従動プーリ２１４と、駆動プーリ２０７と従動プーリ２１４との間に掛け回されたタイミングベルト２０９とを備えて構成されている。なお、従動プーリ２１４は、図示しないテンションスプリングによって外方（駆動プーリ２０に対して離れる方向）にテンションが掛けられている。また、タイミングベルト２０９は、キャリッジ１５１の背面側に設けたベルト保持部２１１に一部が固定保持されており、これにより、主走査方向にキャリッジ１５１を牽引する。キャリッジ１５１と装置本体との間はキャリッジ側基板２０６と制御回路等が載置された本体側基板２１０とを結ぶフレキシブルフラットケーブル（ＦＦＣ）２１５により電気的に接続され、ＦＦＣ２１５は、主走査の摺動に耐えうるようにされている。
【００９５】
また、キャリッジ１５１の主走査方向に沿うようにエンコーダシート２００が配置されており、キャリッジ１５１に設けたエンコーダセンサ２１３によりエンコーダシート２００を読取る。これにより、キャリッジ１５１の主走査方向の位置を検知することができる。このキャリッジ１５１の主走査領域の内、記録領域には、印字媒体１５０としての用紙が図示しない紙送り機構によってキャリッジ１５１の主走査方向と直交する図２０に矢示Ｂとして示した方向（副走査方向）に間欠的に搬送される。
【００９６】
前述したように構成される画像形成装置は、キャリッジ１５１を主走査方向に移動させ、図示しない印字媒体としての用紙を間欠的に送りながら、記録ヘッド２２１〜２２５を画像情報に応じて駆動して液滴を吐出させることによって印字媒体上に所要の画像を形成することができる。
【００９７】
そして、前述した画像形成装置におけるキャリッジ側基板２０６と本体側基板２１０とを結ぶＦＦＣ２１５を介して、本体側基板２１０上の制御回路からキャリッジ１５１上の記録ヘッド２２１〜２２５に送信する記録ヘッド駆動用のデータの伝送のために、図５〜図１６までに説明した伝送方法、伝送装置が使用される。なお、図５〜図１６までに説明した本発明の実施形態は、ＦＦＣ３のデータを伝送するラインを１組だけ示して説明したが、前述したような画像形成装置に使用する場合、ＦＦＣ３のデータを伝送するラインを、複数の記録ヘッド対応に設け、各ラインをＬＶＤＳドライバ及びＬＶＤＳレシーバのＭｕｘの相互に接続する構成とされる。
【符号の説明】
【００９８】
１  ＦＰＧＡ(Field Programmable Gate Array）
２  ＬＶＤＳ(Low Voltage Differential Signal）ドライバ
２ａ  ＳＳＣＧ(Spread Spectrum Clock Generator）回路
３  ＦＦＣ（Flat Flexible Cable)
４  ＬＶＤＳレシーバ
１０、４５  入力ラッチ
１１、４６  制御部
１２、４４  ＰＬＬ(Phase Locked Loop）回路
１３、４３  Ｍｕｘ回路
１４、１５、１６  差動ドライバ回路
２０  ＦＩＦＯ ＭＥＭＯＲＹ
２１  セレクタ
２２  ＬＶＤＳドライバ
４１、４２  差動レシーバ回路
【先行技術文献】
【特許文献】
【００９９】
【特許文献１】特開平７−８７１３８号公報
【特許文献２】特開２０１０−６８１３１号公報
【図１】
0005948959.tif 000002
【図３】
0005948959.tif 000003
【図５】
0005948959.tif 000004
【図６】
0005948959.tif 000005
【図７】
0005948959.tif 000006
【図８】
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【図９】
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【図１０】
0005948959.tif 000009
【図１１】
0005948959.tif 000010
【図１２】
0005948959.tif 000011
【図１３】
0005948959.tif 000012
【図１４】
0005948959.tif 000013
【図１５】
0005948959.tif 000014
【図１６】
0005948959.tif 000015
【図１７】
0005948959.tif 000016
【図１８】
0005948959.tif 000017
【図１９】
0005948959.tif 000018
【図２０】
0005948959.tif 000019
【図２】
0005948959.tif 000020
【図４】
0005948959.tif 000021
【図２１】
0005948959.tif 000022