(57)【特許請求の範囲】
【請求項１】
ノーマリオフ複合半導体デバイスであって、
ノーマリオンIII-窒化物パワートランジスタと；
前記ノーマリオンIII-窒化物パワートランジスタとカスコード接続されて、前記ノーマリオフ複合半導体デバイスを形成する低電圧（ＬＶ）デバイスとを具え、
前記ＬＶデバイスは、前記ノーマリオフ複合半導体デバイスのゲインを約10,000以下にするように低減された出力抵抗を有し、
前記ＬＶデバイスは、前記ノーマリオンIII-窒化物パワートランジスタが半導体パッケージのインダクタンスを介して前記ＬＶデバイスとカスコード接続され、前記ノーマリオンIII-窒化物パワートランジスタが第１出力キャパシタンスを並列に有し、かつ前記ＬＶデバイスが第２出力キャパシタンスを並列に有する回路による発振を防止するように構成されていることを特徴とするノーマリオフ複合半導体デバイス。
【請求項２】
前記ノーマリオンIII-窒化物パワートランジスタが、III-窒化物電界効果トランジスタ（III-N FET）で構成されることを特徴とする請求項１に記載のノーマリオフ複合半導体デバイス。
【請求項３】
前記ノーマリオンIII-窒化物パワートランジスタが、III-窒化物高電子移動度トランジスタ（III-N HEMT）で構成されることを特徴とする請求項１に記載のノーマリオフ複合半導体デバイス。
【請求項４】
前記ＬＶデバイスが、ＬＶIV族半導体デバイスで構成されることを特徴とする請求項１に記載のノーマリオフ複合半導体デバイス。
【請求項５】
前記ＬＶデバイスが、ＬＶ電界効果トランジスタ（ＬＶ  ＦＥＴ）で構成されることを特徴とする請求項１に記載のノーマリオフ複合半導体デバイス。
【請求項６】
前記ノーマリオンIII-窒化物パワートランジスタと前記ＬＶデバイスとが、モノリシック集積されていることを特徴とする請求項１に記載のノーマリオフ複合半導体デバイス。
【請求項７】
複合半導体デバイスであって、
III-窒化物パワートランジスタと；
低電圧（ＬＶ）トランジスタとを具え、
前記ＬＶトランジスタのドレインは、前記III-窒化物パワートランジスタのソースに結合され、前記ＬＶトランジスタのソースは、前記複合半導体デバイスの複合ソース端子を提供し、前記ＬＶトランジスタのゲートは、前記複合半導体デバイスの複合ゲート端子を提供し、前記III-窒化物パワートランジスタのドレインは、前記複合半導体デバイスの複合ドレイン端子を提供し、前記III-窒化物パワートランジスタのゲートは、前記ＬＶトランジスタのソースに結合され、
前記ＬＶトランジスタは、ボディ打込み領域の修正により低減された出力抵抗を有して、前記複合半導体デバイスのゲインを約10,000以下にし、
前記ＬＶトランジスタは、前記III-窒化物パワートランジスタのソースが半導体パッケージのインダクタンスを介して前記ＬＶトランジスタのドレインに結合され、前記III-窒化物パワートランジスタが第１出力キャパシタンスを並列に有し、かつ前記ＬＶトランジスタが第２出力キャパシタンスを並列に有する回路による発振を防止するように構成されていることを特徴とする複合半導体デバイス。
【請求項８】
前記III-窒化物パワートランジスタが、III-窒化物電界効果トランジスタ（III-N FET）で構成されることを特徴とする請求項７に記載の複合半導体デバイス。
【請求項９】
前記III-窒化物パワートランジスタが、III-窒化物高電子移動度トランジスタ（III-N HEMT）で構成されることを特徴とする請求項７に記載の複合半導体デバイス。
【請求項１０】
前記ＬＶトランジスタが、ＬＶIV族半導体トランジスタで構成されることを特徴とする請求項７に記載の複合半導体デバイス。
【請求項１１】
前記ＬＶトランジスタが、ＬＶシリコン電界効果トランジスタ（ＦＥＴ）で構成されることを特徴とする請求項７に記載の複合半導体デバイス。
【請求項１２】
前記ＬＶトランジスタが、ＬＶ金属酸化膜半導体ＦＥＴ（ＬＶ  ＭＯＳＦＥＴ）及びＬＶ金属−絶縁体−半導体ＦＥＴ（ＬＶ  ＭＩＳＦＥＴ）の一方であることを特徴とする請求項７に記載の複合半導体デバイス。
【請求項１３】
前記III-窒化物パワートランジスタと前記ＬＶトランジスタとが、モノリシック集積されていることを特徴とする請求項７に記載の複合半導体デバイス。
【請求項１４】
複合半導体デバイスであって、
III-窒化物パワートランジスタと；
低電圧（ＬＶ）トランジスタとを具え、
前記ＬＶトランジスタのドレインは前記III-窒化物パワートランジスタのソースに結合され、前記ＬＶトランジスタのソースは、前記複合半導体デバイスの複合ソース端子を提供し、前記ＬＶトランジスタのゲートは、前記複合半導体デバイスの複合ゲート端子を提供し、前記III-窒化物パワートランジスタのドレインは、前記複合半導体デバイスの複合ドレイン端子を提供し、前記III-窒化物パワートランジスタのゲートは、前記ＬＶトランジスタのソースに結合され、
前記ＬＶトランジスタは、当該ＬＶトランジスタのゲート酸化物の厚さの修正により低減されたトランスコンダクタンスを有して、前記複合半導体デバイスのゲインを、約10,000以下にし、
前記ＬＶトランジスタは、前記III-窒化物パワートランジスタのソースが半導体パッケージのインダクタンスを介して前記ＬＶトランジスタのドレインに結合され、前記III-窒化物パワートランジスタが第１出力キャパシタンスを並列に有し、かつ前記ＬＶトランジスタが第２出力キャパシタンスを並列に有する回路による発振を防止するように構成されていることを特徴とする複合半導体デバイス。
【請求項１５】
前記III-窒化物パワートランジスタが、III-窒化物電界効果トランジスタ（III-N FET）で構成されることを特徴とする請求項１４に記載の複合半導体デバイス。
【請求項１６】
前記III-窒化物パワートランジスタが、III-窒化物高電子移動度トランジスタ（III-N HEMT）で構成されることを特徴とする請求項１４に記載の複合半導体デバイス。
【請求項１７】
前記ＬＶトランジスタが、ＬＶIV族半導体トランジスタで構成されることを特徴とする請求項１４に記載の複合半導体デバイス。
【請求項１８】
前記ＬＶトランジスタが、ＬＶシリコン電界効果トランジスタ（ＦＥＴ）で構成されることを特徴とする請求項１４に記載の複合半導体デバイス。
【請求項１９】
前記ＬＶトランジスタが、ＬＶ金属酸化膜半導体ＦＥＴ（ＬＶ  ＭＯＳＦＥＴ）及びＬＶ金属−絶縁体−半導体ＦＥＴ（ＬＶ  ＭＩＳＦＥＴ）の一方であることを特徴とする請求項１４に記載の複合半導体デバイス。
【請求項２０】
前記III-窒化物パワートランジスタと前記ＬＶトランジスタとが、モノリシック集積されていることを特徴とする請求項１４に記載の複合半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
背景
本願は、係属中の米国特許仮出願第６１／４５４７４３号、２０１１年３月２１日出願、発明の名称”III-Nitride Optimized Rugged Cascode Power Device”に基づいて優先権を主張する。この係属中の仮出願の開示は、その全文を参考文献として本明細書に含める。
【背景技術】
【０００２】
Ｉ．定義
本明細書で用いる「III族窒化物」または「III-窒化物」とは、窒素及び少なくとも１つのIII族元素を含む化合物半導体を称し、これらのIII族元素は、アルミニウム(Al)、ガリウム(Ga)、インジウム(In)、及びホウ素(B)を含み、そして、その任意の合金、例えばアルミニウム窒化ガリウム(AlxGa(1-x)N)、インジウム窒化ガリウム(InyGa(1-y)N)、アルミニウムインジウム窒化ガリウム(AlxInyGa(1-x-y)N)、ガリウムヒ素リン窒素(GaAsaPbN(1-a-b))、アルミニウムインジウムガリウムヒ素リン窒素(AlxInyGa(1-x-y)AsaPbN(1-a-b))を含むが、これらに限定されない。III-窒化物は一般に、あらゆる極性も称し、これらの極性は、極性Ga、極性N、半極性または非極性の結晶方位を含むが、これらに限定されない。III-窒化物材料は、ウルツ鉱型、閃亜鉛鉱型、あるいは混合型のポリタイプ（結晶多形）のいずれかを含むこともでき、そして、単結晶（モノクリスタル）、多結晶、または非結晶の結晶構造を含むことができる。
【０００３】
また、本明細書で用いる「ＬＶデバイス」、「低電圧半導体デバイス」、「低電圧トランジスタ」等は、50ボルトまでの標準的電圧範囲を有する低電圧デバイスを称する。標準的電圧範囲は、約0〜50Vの低電圧（ＬＶ）、約50〜200Vの中電圧（ＭＶ）、約200〜1200Vの高電圧（ＨＶ）、及び約1200V以上の超高電圧（ＵＨＶ）を含む。このデバイスは、電界効果トランジスタ（ＦＥＴ）またはダイオード、あるいはＦＥＴとダイオードの組合せを形成するのに適したあらゆる半導体材料で構成することができる。適切な半導体材料は、IV族半導体材料、例えばシリコン、ひずみシリコン、SiGe、及びIII-As、III-P、III-窒化物、またはこれらの合金のいずれをも含むIII-V族材料である。
【０００４】
ＩＩ  背景技術
III-窒化物材料は半導体化合物であり、比較的広幅の直接バンドギャップを有し、強い圧電分極を有する可能性があり、高い破壊電界、高い飽和速度、及び二次元電子ガスの生成を可能にすることができる。その結果、III-窒化物材料は、多くの電力用途、例えばデプレッションモード（例えばノーマリオン）電力用電界効果トランジスタ（パワーＦＥＴ）、高電子移動度トランジスタ（ＨＥＭＴ）、及びダイオードに使用されている。
【０００５】
パワーデバイスのノーマリオフ特性が望ましいパワーマネージメント（電力管理）用途では、デプレッションモードIII-窒化物パワートランジスタを低電圧（ＬＶ）半導体デバイスとカスコード接続して、エンハンスメントモード複合パワーデバイスを形成することができる。しかし、こうした複合デバイスの実用性及び耐久性は、III-窒化物パワートランジスタ及び組み合わせて用いるＬＶ半導体デバイスの特性に応じて制限され得る。例えば、ＬＶ半導体デバイスと共に実装して高電流用途に用いる複合デバイスを形成する場合、III-窒化物パワートランジスタは、半導体パッケージのインダクタンス及びＬＶ半導体デバイスの出力キャパシタンスと直列に構成されると、こうした複合デバイスに発振を生じさせやすくなり、例えばIII-窒化物パワートランジスタを不所望にターンオフ及びターンオンさせ得る。こうした発振は、制御して減衰させない限り、複合半導体デバイスの機能及び実用性に悪影響し得るし、破壊的になり、複合半導体デバイスの耐久性を低下させることもある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許仮出願第６１／４４８３４７号明細書
【特許文献２】米国特許仮出願第６１／４４８６１７号明細書
【特許文献３】米国特許出願公開第１２／４４５１１７号明細書
【特許文献４】米国特許出願公開第１２／６５３２４０号明細書
【特許文献５】米国特許出願公開第１３／０２０２４３号明細書
【発明の概要】
【０００７】
本発明は、アクティブ（能動的）発振防止付きの複合半導体デバイスに指向したものであり、実質的に、図面の少なくとも１つに示し、及び／またはこの図面に関連して説明し、特許請求の範囲により完全に記載している。
【図面の簡単な説明】
【０００８】
【図１】複合半導体デバイスの１つの好適な実現を示す図である。
【図２】アクティブ発振制御付き複合半導体デバイスのより詳細な実現を示す図であり、図１に示す実現に概ね相当する。
【図３】複合半導体デバイス内での使用に適し、アクティブ発振制御を行うように構成された低電圧（ＬＶ）トランジスタの１つの実現の断面図である。
【発明を実施するための形態】
【０００９】
詳細な説明
以下の説明は、本発明の実施に関連する詳細な情報を含む。本発明は、本明細書に具体的に説明するのとは異なる方法で実施することができることは、当業者の認める所である。本願中の図面及びその詳細な説明は、好適な実施例に指向したものに過ぎない。特に断りのない限り、図面中では、同様の、あるいは対応する要素は、同様の、あるいは対応する参照番号で示すことがある。さらに、本願中の図面及び例示は一般に原寸に比例しておらず、そして、実際の相対寸法に相当することを意図していない。
【００１０】
III-窒化物材料は、例えば、窒化ガリウム(GaN)及びその合金、例えばアルミニウム窒化ガリウム(AlGaN)、インジウム窒化ガリウム(InGaN)、及びアルミニウムインジウム窒化ガリウム(AlInGaN)を含む。これらの材料は半導体化合物であり、比較的広幅の直接バンドギャップ及び強い圧電分極を有し、高い破壊電界、高い飽和速度、及び二次元電子ガス（２−ＤＥＧ：two-dimensional electron gas）の生成を可能にすることができる。その結果、上述したように、GaNのようなIII-窒化物材料は、多くのマイクロエレクトロニクス用途、例えばデプレッションモード（例えばノーマリオン）電力用電界効果トランジスタ（パワーＦＥＴ）、高電子移動度トランジスタ（ＨＥＭＴ）、及びダイオードに使用されている。
【００１１】
さらに上述したように、パワーデバイスのノーマリオフ特性が望ましいパワーマネージメント（電力管理）用途では、デプレッションモードIII-窒化物パワートランジスタを低電圧（ＬＶ）半導体デバイスとカスコード接続して、エンハンスメントモード複合パワーデバイスを形成することができる。しかし、こうした複合デバイスの実用性及び耐久性は、III-窒化物パワートランジスタとＬＶ半導体デバイスとを一緒にカスコード接続した特性に応じて制限され得る。例えば、ＬＶ半導体デバイスと組み合わせて実装して高電流用途に用いる複合デバイスを形成する場合、III-窒化物パワートランジスタは、半導体パッケージのインダクタンス及びＬＶ半導体デバイスの出力キャパシタンスと直列に構成されると、こうした複合デバイスに発振を生じさせやすくなり、例えばIII-窒化物パワートランジスタをターンオフ及びターンオンさせることがある。こうした発振は、制御して減衰させない限り、破壊的になることがあり、複合半導体デバイスの耐久性を不所望に低下させ得る。従って、こうした複合半導体デバイスを、高いスルーレートに直面し得るパワーマネージメントシステムにおける動作に適したものとするために、この複合デバイスは耐発振性であるように構成すべきである。
【００１２】
本願は、アクティブ発振制御付きの複合半導体デバイスに指向したものである。１つの実現によれば、この複合半導体デバイスは、III-窒化物パワートランジスタ、及びこのIII-窒化物パワートランジスタとカスコード接続されたＬＶデバイスを含むことができ、このIII-窒化物パワートランジスタは、例えばノーマリオンデバイスとすることができる。上記の、ＬＶデバイスとノーマリオンIII-窒化物パワートランジスタとのカスコード結合は、ノーマリオフ複合半導体デバイスを形成するように実現することができる。本明細書に開示するように、上記の、ノーマリオンIII-窒化物パワートランジスタとカスコード接続したＬＶデバイスは、複合半導体デバイスのゲインを制限して、ノーマリオフ複合半導体デバイスにアクティブ発振制御を行わせるように構成することができる。
【００１３】
図１を参照し、図１は複合半導体デバイスの好適な実現を示す。図１に示すように、複合半導体デバイス１００は、III-窒化物パワートランジスタ１１０、及びIII-窒化物パワートランジスタ１１０とカスコード接続したＬＶデバイス１２０を含む。図１にさらに示すように、ＬＶデバイス１２０は、ＬＶトランジスタ１４０及びＬＶダイオード１３０を含む。図１には、複合半導体デバイス１００の複合ソース端子１０２、複合ドレイン端子１０４、及び複合ゲート端子１０６も示す。
【００１４】
III-窒化物パワートランジスタ１１０は、窒化ガリウム(GaN)で形成することができ、例えば絶縁ゲートＦＥＴ（ＩＧＦＥＴ：insulated-gate FET）またはヘテロ構造ＦＥＴ（ＨＦＥＴ：heterostructure FET）として実現することができる。１つの実現では、III-窒化物パワートランジスタ１１０は、金属−絶縁体−半導体ＦＥＴ（ＭＩＳＦＥＴ（metal-insulator-semiconductor FET）またはＭＩＳＨＦＥＴ）、例えば金属酸化膜半導体ＦＥＴ（ＭＯＳＦＥＴ）の形をとることができる。その代わりに、ＨＥＦＴとして実現する場合は、III-窒化物パワートランジスタ１１０は、２−ＤＥＧを実現するように構成されたＨＥＭＴとすることができる。例えば、１つの実現によれば、III-窒化物パワートランジスタ１１０、例えばIII-窒化物電界効果トランジスタ（III-Ｎ  ＦＥＴ）またはIII-窒化物高電子移動度トランジスタ（III-Ｎ ＨＥＭＴ）は、約600Vのドレイン電圧に耐えるように構成され、約40Vのゲート定格を有する高電圧（ＨＶ）デバイスとすることができる。なお、一部の実現では、複合半導体デバイス１００は、III-窒化物ＦＥＴまたはＨＥＭＴの代わりに絶縁ゲート・バイポーラトランジスタ（ＩＧＢＴ）を、パワーデバイスとして利用することができる。
【００１５】
ＬＶデバイス１２０は、ＬＶトランジスタ１４０及びＬＶダイオード１３０を含むように示している。一部の実現では、ＬＶダイオード１３０は、単にＬＶトランジスタ１４０のボディダイオードとすることができるのに対し、他の実現では、ＬＶダイオード１３０は、図１に示すようにＬＶトランジスタ１４０に結合されたディスクリート（個別）ダイオードとして、ＬＶデバイス１２０を形成することができる。ＬＶデバイス１２０は、ＬＶIV族デバイス、例えば約25Vの降伏電圧を有するＬＶシリコンデバイスとして実現することができる。１つの実現によれば、ＬＶデバイス１２０は、ＬＶボディダイオード１３０を含むＬＶＦＥＴ、例えばＬＶシリコンＭＩＳＦＥＴまたはＭＯＳＦＥＴとすることができる。
【００１６】
III-窒化物パワートランジスタ１１０とＬＶデバイス１２０とをカスコード接続した組合せが複合半導体デバイス１００を形成し、図１に示す実現によれば、複合半導体デバイス１００は三端子複合デバイスとなり、この三端子複合デバイスは実際に、ＬＶデバイス１２０によって提供される複合ソース端子１０２及び複合ゲート端子１０６、及びIII-窒化物パワートランジスタ１１０によって提供される複合ドレイン端子１０４を有するＦＥＴとして機能する。さらに、そして以下でより詳細に説明するように、複合半導体デバイス１００は、アクティブ発振制御を有するように構成されたＨＶ複合デバイスとして実現される。
【００１７】
続いて図２を参照し、図２は、アクティブ発振制御付きの複合半導体デバイスのより詳細な実現を示し、図１に示す実現に概ね相当する。複合半導体デバイス２００は、III-窒化物パワートランジスタ２１０、及びIII-窒化物パワートランジスタ２１０とカスコード接続されたＬＶデバイス２２０を含み、III-窒化物パワートランジスタ２１０は、例えばIII-Ｎ  ＦＥＴまたはIII-Ｎ  ＨＥＭＴとすることができる。図２にさらに示すように、ＬＶデバイス２２０はＬＶトランジスタ２４０及びＬＶダイオード２３０を含み、ＬＶダイオード２３０は、例えばＬＶトランジスタ２４０のボディダイオードとすることができる。図２には、複合半導体デバイス２００の複合ソース端子２０２、複合ドレイン端子２０４、及び複合ゲート端子２０６、並びにIII-窒化物パワートランジスタ２１０の両端子間で測った出力キャパシタンス２１８（Ｃ１）、ＬＶデバイス２２０（例えばＬＶダイオード２３０を有するＬＶトランジスタ２４０）の両端子間で測った出力キャパシタンス２４８（Ｃ２）、及び半導体パッケージのインダクタンス２０７（Ｌ１）及び２０９（Ｌ２）も示す。
【００１８】
複合ソース端子２０２、複合ドレイン端子２０４、複合ゲート端子２０６を有し、III-窒化物パワートランジスタ２１０を、ＬＶトランジスタ２４０及びＬＶダイオード２３０を含むＬＶデバイス２２０と組み合わせて形成された複合半導体デバイス２００は、図１の、複合ソース端子１０２、複合ドレイン端子１０４、複合ゲート端子１０６を有し、III-窒化物パワートランジスタ１１０を、ＬＶトランジスタ１４０及びＬＶダイオード１３０を含むＬＶデバイス１２０と組み合わせて形成された複合半導体デバイス１００に相当し、前の複合半導体デバイス１００の対応する構成要素に起因する、上述したあらゆる特徴を共有することができる。
【００１９】
図２に示すように、ＬＶトランジスタ２４０は、III-窒化物パワートランジスタ２１０とカスコード接続されて、複合半導体デバイス２００を形成する。即ち、ＬＶトランジスタ２４０のドレイン２４４はIII-窒化物パワートランジスタ２１０のソース２１２に結合され、ＬＶトランジスタ２４０のソース２４２は、複合半導体デバイス２００の複合ソース端子２０２を提供し、ＬＶトランジスタ２４０のゲート２５０は、複合半導体デバイス２００の複合ゲート２０６端子を提供する。これに加えて、III-窒化物パワートランジスタ２１０のドレイン２１４は、複合半導体デバイス２００の複合ドレイン端子２０４を提供し、III-窒化物パワートランジスタ２１０のゲート２１６はＬＶトランジスタ２４０のソース２４２に結合されている。
【００２０】
以下、ＬＶトランジスタ２４０をノーマリオンIII-窒化物パワートランジスタ２１０とカスコード接続して形成されたノーマリオフデバイスとして実現される複合半導体デバイス２００の動作を、特定の実現を参照しながら説明するが、この実現は好適な実現に過ぎない。前述したように、本明細書に開示するアクティブ発振制御がなければ、複合半導体デバイス２００のような複合半導体デバイスは、ある程度の高電流の印加で発振が生じやすいことがある。例えば、高いスルーレートの条件中に、III-窒化物パワートランジスタ２１０のソース２１２が、図２の出力キャパシタンス２１８、半導体パッケージのインダクタンス２０７、及び出力キャパシタンス２４８（例えばＣ１−Ｌ１−Ｃ２）を含む回路と結合されると、発振することがある。ソース２１２の発振は、III-窒化物パワートランジスタ２１０のゲート２１６も発振させることがあり、このことは、ノーマリオンIII-窒化物トランジスタ２１０を不所望にスイッチオフ及びスイッチオンさせることがある。制御しない限り、これらの発振は破壊的になり得る。
【００２１】
一部の実現では、半導体パッケージのインダクタンス２０７（Ｌ１）及び／または２０９（Ｌ２）を最適に低減することによって、説明した発振現象を制御することができる。１つの実現では、例えば、半導体パッケージのインダクタンス２０７及び半導体パッケージのインダクタンス２０９（Ｌ２）を、ダイ−オン−ダイ構成を用いて低減することができる。ダイ−オン−ダイ構成を実現するための特定例は、米国特許仮出願第６１／４４８３４７号明細書（特許文献１）、発明の名称”III-Nitride Transistor Stacked with FET in a Package”、２０１１年３月２日出願、並びに米国特許仮出願第６１／４４８６１７号明細書（特許文献２）、発明の名称”III-Nitride Transistor Stacked with Diode in a Package”、２０１１年３月２日出願に開示され、共にその全文を参考文献として本明細書に含める。
【００２２】
他の実現によれば、半導体パッケージのインダクタンス２０７及び２０９を、III-窒化物パワートランジスタ２１０及びＬＶデバイス２２０のモノリシック集積によって低減することができる。例えば、米国特許出願公開第１２／４４５１１７号明細書（特許文献３）、発明の名称”Monolithic Vertically Integrated Composite Group III-V and Group IV Semiconductor Device and Method for Fabricating Same”、２００９年５月２８日出願、２０１１年３月２９日に米国特許第７９１５６４５号として特許付与、並びに米国特許公開出願第１２／６５３２４０号明細書（特許文献４）、発明の名称”Highly Conductive Source/Drain Contacts in III-Nitride Transistors”、２００９年１２月１０日出願、米国特許出願公開第１３／０２０２４３号明細書（特許文献５）、発明の名称”Efficient High Voltage Switching Circuits and Monolithic Integration of Same”、２０１１年２月３日出願に開示されたように、III-窒化物パワートランジスタ２１０とＬＶデバイス２２０とをモノリシック集積することができ、これらの特許文献の各々は、その全文を参考文献として本明細書に含める。
【００２３】
その代わりに、そして本明細書に開示するように、複合半導体デバイス２００による不所望な発振は、アクティブ発振制御の実現によって低減または解消することができ、このアクティブ発振制御は、ＬＶトランジスタ２４０を、低減された出力抵抗、及び／または、酸化物の厚さ（ＴOX）の修正により低減されたトランスコンダクタンスを有するように構成することによって達成することができる。即ち、複合半導体デバイス２００が高電流動作用に設計される用途では、複合半導体デバイス２００のゲイン（Ａ）を、小信号モデル化の観点から約１万（10,000）以下に最適化（例えば制限）して、安定性を与えることが有利であり得る。例えば、ＬＶトランジスタ２４０は、ＬＶトランジスタ２４０の出力抵抗、及びＬＶトランジスタ２４０のＴOXによって部分的に決まるトランスコンダクタンスの一方または両方が、複合半導体デバイス２００のゲインを、約1.0から約10,000以下の範囲になるように最適化されるように設計することができる。なお、より一般的には、「酸化物の厚さ」またはＴOXの表現は、ＬＶトランジスタ２４０のゲート２５０をＬＶトランジスタ２４０のボディ領域（図２には図示しないボディ領域）に静電結合するために利用するのに適したあらゆるゲート絶縁体の厚さまたは有効厚を称することができる。従って、本明細書で用いるＴOXは、酸化物以外のゲート絶縁体を称することがある。
【００２４】
以下、図３を参照し、図３は、複合半導体デバイス内での使用に適し、アクティブ発振制御を行うように構成されたＬＶトランジスタ３４０の１つの実現の断面図を示す。図３に示すように、ＬＶトランジスタ３４０は、基板３６０内に形成されたウェル３６２内に配置され、ソース３４２、ドレイン３４４、及び３５０を含む。図３にさらに示すように、ＬＶトランジスタ３４０は、厚さ（例えばＴOX）３５４を有するゲート絶縁体３５２、スペーサ３５６ａ及び３５６ｂ、及びボディ打込み領域（インプラント）３４９を有するボディ領域３４６も含む。ソース３４２、ドレイン３４４、及びゲート３５０を含むＬＶトランジスタ３４０は、図２の、ソース２４２、ドレイン２４４、及びゲート２５０を含むＬＶトランジスタ２４０に相当する。
【００２５】
図３に示す実現によれば、ＬＶトランジスタ３４０はＦＥＴとして表現されている。こうしたものとして実現される場合、ＬＶトランジスタ３４０はｎ−チャネルデバイス（ＮＦＥＴ）またはｐ−チャネルデバイス（ＰＦＥＴ）として製造することができる。この実現の説明の目的で、ＬＶデバイス３４０はＮＦＥＴとして記載しているが、この例の特徴化は限定として解釈すべきでない。
【００２６】
ＬＶトランジスタ３４０をＮＦＥＴとして実現した場合は、ウェル３６２は、基板３６０内に形成されたＰ型ウェルとすることができ、基板３６０は、例えばシリコン基板上に形成されたエピタキシャル領域を含むことができる（図３では、エピタキシャル領域は、そのものとして区別していない）。さらに、こうした実現では、ソース３４２及びドレイン３４４は、強度にドーピングしたＮ＋領域とすることができるのに対し、ボディ領域３４６は、Ｐ型ボディ打込み領域３４９、例えばホウ素（ボロン）打込み領域を含むことができる。ゲート３５０は、適切なゲート材料、あるいは例えばドーピングしたポリシリコンで形成することができるのに対し、ゲート絶縁体３５２は、酸化シリコン(SiO2)のようなゲート酸化物、あるいは種々の実現では代わりに低誘電率（ローｋ）の誘電体で形成して、以下でさらに説明する増加したＴOXを達成することができる。スペーサ３５６ａ及び３５６ｂは、例えば窒化シリコン(Si3N4)スペーサとすることができ、そして、現在技術において既知の、あらゆる適切な技術を用いて形成することができる。
【００２７】
前述したように、図２の複合半導体デバイス２００のゲイン（Ａ）を約10,000以下に低減して、その不所望な発振に対する耐性を増強することが有利であり得る。このことは、複合半導体デバイス２００のトランスコンダクタンス（ｇｍ）の低減によって達成することができ、このトランスコンダクタンスは、ＬＶトランジスタ２４０のトランスコンダクタンス（ｇｍLV）並びにIII-窒化物パワートランジスタ２１０のトランスコンダクタンス（ｇｍIII-N）を含む。例えば、複合半導体デバイス２００の小信号ゲインは、式１のように記述することができる：
式１：  Ａ＝(ｇｍLV)×(ｇｍIII-N)×(ｒO-LV)×(ｒO-III-N)
ここに、ｒO-LVはＬＶトランジスタ２４０の出力抵抗であり、ｒO-III-Nは、III-窒化物パワートランジスタ２１０の出力抵抗である。
【００２８】
振動を低減または解消して、複合半導体デバイス２００を実質的に安定にするために、ゲイン（Ａ）を、例えば約10,000以下に制限されるようにすることによって、低減して最適化することができる。こうしたゲインの低減は、式１中に現れるゲイン要素の１つ以上、即ちｇｍLV、ｇｍIII-N、ｒO-LV、及びｒO-III-Nのうち１つ以上の低減によって達成することができる。例えば、ＬＶトランジスタ２４０は、約1.0モー(S)から約50モー(S)までの範囲内のトランスコンダクタンス（ｇｍLV）、及び約0.4Ωから約20.0Ωまでの範囲内の出力抵抗（ｒO-LV）を有することができるのに対し、III-窒化物パワートランジスタ２１０は、約10.0モー(S)から約500.0モー(S)の範囲内のトランスコンダクタンス（ｇｍIII-N）、及び約0.1Ωから約5.0Ωまでの範囲内の出力抵抗（ｒO-III-N）を有することができ、積：[(ｇｍLV)×(ｇｍIII-N)×(ｒO-LV)×(ｒO-III-N)]が、10,000以下のゲイン、例えば約1.0までも低いゲインを生じさせる。
【００２９】
ｇｍLVに関しては、ｇｍLV対ＴOXの比例関係は式２によって記述される：
式２：  ｇｍLV∝１／ＴOX
従って、ＴOXを増加させることによって酸化物の厚さを修正することは、ｇｍLVを減少させ、結果的に複合半導体デバイス２００のゲイン（Ａ）を減少させる。その結果、ＬＶトランジスタ２４０は、ゲインを制限するＴOX（例えば増加したＴOX）を有するように構成することによって、複合半導体デバイス２００にアクティブ発振制御を行わせることができる。
【００３０】
図３を参照すれば、ＴOXに相当するゲート絶縁体の厚さ３５４を、実質的に増加させるか実際に増加させるかのいずれかを行って、ＬＶトランジスタ３４０を含む複合半導体デバイスにアクティブ発振制御を行わせることができる。ゲート絶縁体の厚さ３５４の実際の増加は、ＬＶトランジスタ３４０を、ゲート絶縁体の厚さ３５４の厚さが増加するように製造することによって達成することができる。その代わりに、ゲート絶縁体の厚さ３５４の実質的な増加は、ＬＶトランジスタ３４０を、低誘電率（ローｋ）のゲート絶縁体を含むように製造することによって達成することができ、このことは例えば、これらに限定されないが、多孔質シリカ、フッ素化アモルファスカーボン（非晶質炭素）、芳香族炭化水素、炭素ドーピングした酸化物、パリレン、ポリアリールエーテル、シルセスキオキサン、フッ素化二酸化シリコン、及びダイヤモンド状炭素を用いて行うことができる。
【００３１】
再び図１を参照すれば、他の可能な、ゲインを制限する要素は、ＬＶトランジスタ３４０の出力抵抗、即ちｒO-LVである。明らかなように、ＬＶトランジスタ３４０を、ゲインを制限するボディ打込み領域をボディ打込み領域３４９として有するように製造することによって、ｒO-LVを低減して、ＬＶトランジスタ３４０を含む複合半導体デバイス内の発振を低減または解消することができる。例えば、説明した好適なＮＦＥＴの実現では、ボディ打込み領域３４９を形成するために用いるホウ素打込みのエネルギー及びドーズ（投与）量を修正して、ＬＶトランジスタ３４０の出力抵抗ｒO-LVを低減することができる。
【００３２】
従って、修正した酸化物の厚さにより、出力抵抗及びトランスコンダクタンスの一方または両方を低減したＬＶデバイスを利用し、このＬＶデバイスをIII-窒化物パワートランジスタとカスコード接続することによって、本願は、アクティブ発振制御付きの複合半導体デバイスの実現を開示する。その結果、ＬＶIV族デバイスを有利に、ノーマリオンIII-窒化物パワートランジスタとカスコード接続して、高電流用途において高い耐久性及び安定した動作を見せる頑丈なノーマリオフＨＶ複合デバイスを形成することができる。
【００３３】
以上の説明より、本願に記載した概念を、これらの概念の範囲を逸脱することなしに、種々の技術を用いて実現することができることは明らかである。さらに、これらの概念は特定の実現を具体的に参照して説明しているが、これらの概念の範囲を逸脱することなしに、その形態及び細部に変更を加えることができることは、当業者の認める所である。こうしたものとして、説明した実現は、あらゆる点で例示的であり限定的ではないと考えるべきである。また、本願は、本明細書に記載した特定の実現に限定されず、本開示の範囲を逸脱することなしに、多数の再構成、変更及び代替が可能であることも明らかである。
【符号の説明】
【００３４】
１００  複合半導体デバイス
１０２  複合ソース端子
１０４  複合ドレイン端子
１０６  複合ゲート端子
１１０  III-窒化物パワートランジスタ
１２０  ＬＶデバイス
１３０  ＬＶダイオード
１４０  ＬＶトランジスタ
２００  複合半導体デバイス
２０２  複合ソース端子
２０４  複合ドレイン端子
２０６  複合ゲート端子
２０７  半導体パッケージのインダクタンス
２０９  半導体パッケージのインダクタンス
２１０  III-窒化物パワートランジスタ
２１２  ソース
２１４  ドレイン
２１６  ゲート
２１８  出力キャパシタンス
２２０  ＬＶデバイス
２３０  ＬＶダイオード
２４０  ＬＶトランジスタ
２４２  ソース
２４４  ドレイン
２４８  出力キャパシタンス
２５０  ゲート
３４０  ＬＶトランジスタ
３４２  ソース
３４４  ドレイン
３４６  ボディ領域
３４９  ボディ打込み領域
３５０  ゲート
３５２  ゲート絶縁体
３５４  厚さ
３５６ａ、３５６ｂ  スペーサ
３６０  基板
【図１】
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【図２】
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【図３】
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