(57)【特許請求の範囲】
【請求項１】
複数のメモリセルを直列接続してなるメモリストリング、及び前記メモリストリングの両端の少なくとも一方に接続されるダミートランジスタをそれぞれ含む複数のＮＡＮＤストリングを配列してなるメモリセルアレイと、
前記複数のメモリセルの制御ゲート電極にそれぞれ接続される複数のワード線と、
前記ダミートランジスタの制御ゲート電極に接続されるダミーワード線と、
前記複数のＮＡＮＤストリングの第１の端部にそれぞれ接続される複数のビット線と、
前記複数のＮＡＮＤストリングの第２の端部に接続されるソース線と、
前記メモリセル及び前記ダミートランジスタに対する消去動作、並びに前記メモリセル及び前記ダミートランジスタが消去状態に遷移したか否かを確認する消去ベリファイ動作を繰り返す消去シーケンスを実行する制御回路とを備え、
前記制御回路は、前記消去ベリファイ動作がパスしなかった場合、前記ダミートランジスタを選択的に消去状態に遷移させるダミートランジスタ消去動作及び前記ダミートランジスタが消去状態に遷移したか否かを確認するダミートランジスタ消去ベリファイ動作を実行可能に構成されている
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記制御回路は、１回の前記消去シーケンス内における消去動作の回数に基づいて、前記ダミートランジスタ消去動作及び前記ダミートランジスタ消去ベリファイ動作を実行するか否かを判断可能に構成されている
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記制御回路は、前記メモリセルアレイに対して実行された書き込み／消去サイクルの回数に基づいて、前記ダミートランジスタ消去動作及び前記ダミートランジスタ消去ベリファイ動作を実行するか否かを判断可能に構成されている
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記制御回路は、前記消去ベリファイ動作がパスしなかった場合、前記ダミートランジスタを選択的に消去状態に遷移させるダミートランジスタ消去動作及び前記ダミートランジスタが消去状態に遷移したか否かを確認するダミートランジスタ消去ベリファイ動作を繰り返し実行可能に構成されている
ことを特徴とする請求項１乃至３のいずれか記載の不揮発性半導体記憶装置。
【請求項５】
前記制御回路は、前記ダミートランジスタ消去動作を１回実行した後、前記ダミートランジスタ消去ベリファイ動作を実行することなく、前記消去動作を実行するよう構成されている
ことを特徴とする請求項１乃至３のいずれか記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施の形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
電気的書き換えが可能でかつ、高集積化が可能な不揮発性半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリのメモリセルは、半導体基板にトンネル絶縁膜を介して形成された電荷蓄積層とその上にゲート間絶縁膜を介して積層された制御ゲートとを有し、電荷蓄積層の電荷蓄積状態によりデータを不揮発に記憶する。
【０００３】
このＮＡＮＤ型フラッシュメモリは、メモリセルの消去動作の後に、メモリセルが所望の状態まで消去されたかを検証する消去ベリファイ動作を実行する。消去ベリファイ動作を正確に実行できない場合、メモリセルに対して消去電圧の印加動作が繰り返されて、メモリセルが劣化するおそれがある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−５４７９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本実施の形態は、メモリセルに対する消去動作及び消去ベリファイ動作を正確に実行することのできる不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
一の実施の形態に係る不揮発性半導体記憶装置は、複数のメモリセルを直列接続してなるメモリストリング、及び前記メモリストリングの両端の少なくとも一方に接続されるダミートランジスタをそれぞれ含む複数のＮＡＮＤストリングを配列してなるメモリセルアレイと、前記複数のメモリセルの制御ゲート電極にそれぞれ接続される複数のワード線と、前記ダミートランジスタの制御ゲート電極に接続されるダミーワード線と、前記複数のＮＡＮＤストリングの第１の端部にそれぞれ接続される複数のビット線と、前記複数のＮＡＮＤストリングの第２の端部に接続されるソース線と、前記メモリセル及び前記ダミートランジスタに対する消去動作、並びに前記メモリセル及び前記ダミートランジスタが消去状態に遷移したか否かを確認する消去ベリファイ動作を繰り返す消去シーケンスを実行する制御回路とを備える。前記制御回路は、前記消去ベリファイ動作がパスしなかった場合、前記ダミートランジスタを選択的に消去状態に遷移させるダミートランジスタ消去動作及び前記ダミートランジスタが消去状態に遷移したか否かを確認するダミートランジスタ消去ベリファイ動作を実行可能に構成されている。
【図面の簡単な説明】
【０００７】
【図１】第１の実施の形態に係る不揮発性半導体記憶装置のブロック図である。
【図２】第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ及び周辺回路を示す回路図である。
【図３】第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイを示す回路図である。
【図４】第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルのしきい値電圧分布を示す図である。
【図５】比較例に係る不揮発性半導体記憶装置の消去シーケンスを示すフローチャートである。
【図６】不揮発性半導体記憶装置の消去動作時の印加電圧を説明する図である。
【図７】不揮発性半導体記憶装置の消去ベリファイ動作時の印加電圧を説明する図である。
【図８】比較例に係る不揮発性半導体記憶装置の消去シーケンスにおけるしきい値電圧を示す図である。
【図９】比較例に係る不揮発性半導体記憶装置の消去シーケンスにおける消去動作ループ回数を示す図である。
【図１０】第１の実施の形態に係る不揮発性半導体記憶装置の消去シーケンスを示すフローチャートである。
【図１１】第１の実施の形態に係る不揮発性半導体記憶装置のダミートランジスタ消去動作の実行を判断する条件を示す図である。
【図１２】第１の実施の形態に係る不揮発性半導体記憶装置のダミートランジスタ消去ベリファイ動作時の印加電圧を説明する図である。
【図１３】第１の実施の形態に係る不揮発性半導体記憶装置のダミートランジスタ消去動作時の印加電圧を説明する図である。
【図１４】第１の実施の形態に係る不揮発性半導体記憶装置の消去シーケンスにおけるしきい値電圧を示す図である。
【図１５】第１の実施の形態に係る不揮発性半導体記憶装置の消去シーケンスにおける消去動作ループ回数を示す図である。
【図１６】第２の実施の形態に係る不揮発性半導体記憶装置の消去シーケンスを示すフローチャートである。
【図１７】第２の実施の形態に係る不揮発性半導体記憶装置のダミートランジスタ消去動作の実行を判断する条件を示す図である。
【図１８】第３の実施の形態に係る不揮発性半導体記憶装置のダミートランジスタ消去ベリファイ動作時の印加電圧を説明する図である。
【図１９】第３の実施の形態に係る不揮発性半導体記憶装置のダミートランジスタ消去ベリファイ動作時の印加電圧を説明する図である。
【図２０】第４の実施の形態に係る不揮発性半導体記憶装置の消去シーケンスを示すフローチャートである。
【図２１】第５の実施の形態に係る不揮発性半導体記憶装置の消去シーケンスを示すフローチャートである。
【図２２】第６の実施の形態に係る不揮発性半導体記憶装置の消去シーケンスを示すフローチャートである。
【図２３】第７の実施の形態に係る不揮発性半導体記憶装置の消去シーケンスを示すフローチャートである。
【図２４】第７の実施の形態に係る不揮発性半導体記憶装置の消去動作時の印加電圧を説明する図である。
【図２５】第８の実施の形態に係る不揮発性半導体記憶装置のダミートランジスタ消去動作時の印加電圧を説明する図である。
【図２６】第９の実施の形態に係る不揮発性半導体記憶装置のダミートランジスタ消去ベリファイ動作時の印加電圧を説明する図である。
【図２７】第９の実施の形態に係る不揮発性半導体記憶装置のダミートランジスタ消去ベリファイ動作時の印加電圧を説明する図である。
【図２８】第１０の実施の形態に係る不揮発性半導体記憶装置の消去ベリファイ動作時の印加電圧を説明する図である。
【図２９】第１０の実施の形態に係る不揮発性半導体記憶装置の消去ベリファイ動作時の印加電圧を説明する図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照して、実施の形態に係る不揮発性半導体記憶装置について説明する。
【０００９】
［第１の実施の形態］
まず、第１の実施の形態に係る不揮発性半導体記憶装置の全体構成について説明する。図１は、本実施の形態に係る不揮発性半導体記憶装置のブロック図である。
【００１０】
このＮＡＮＤ型フラッシュメモリは、ＮＡＮＤチップ１０及びＮＡＮＤチップ１０を制御するコントローラ１１を備える。ＮＡＮＤチップ１０を構成するメモリセルアレイ１は、半導体基板にトンネル絶縁膜を介して形成された電荷蓄積層と、その上にゲート間絶縁膜を介して積層された制御ゲートとを有する、浮遊ゲート型の複数のメモリセルをマトリクス状に配置して構成される。このメモリセルアレイ１には、必要に応じて、ユーザからアクセスできないＲＯＭヒューズ領域１ａを設けても良い。このＲＯＭヒューズ領域１ａには、データ書き込み時など装置の制御に必要な各種情報が記憶される。
【００１１】
メモリセルアレイ１の周辺には、ロウデコーダ／ワード線ドライバ２ａ、カラムデコーダ２ｂ、センスアンプ／ラッチ回路３、ロジック制御回路６、シーケンス制御回路７及び電圧発生回路８が配置されている。これら、ロウデコーダ／ワード線ドライバ２ａ、カラムデコーダ２ｂ、センスアンプ／ラッチ回路３、ロジック制御回路６、シーケンス制御回路７及び電圧発生回路８は制御回路を構成するものであり、メモリセルアレイ１に対してページ単位でデータの書き込み、或いは読み出しを行う。
【００１２】
ロウデコーダ／ワード線ドライバ２ａは、メモリセルアレイ１のワード線及び選択ゲート線を駆動する。センスアンプ／ラッチ回路３は、１ページ分のセンスアンプ回路Ｓ／Ａとデータ保持回路ＤＬを備えている。センスアンプ／ラッチ回路３の１ページ分の読み出しデータは、カラムデコーダ２ｂにより順次カラム選択されて、Ｉ／Ｏバッファ９を介して外部Ｉ／Ｏ端子に出力される。Ｉ／Ｏ端子から供給される書き込みデータは、カラムデコーダ２ｂにより選択されてセンスアンプ／ラッチ回路３にロードされる。センスアンプ／ラッチ回路３には、１ページ分の書き込みデータがロードされる。ロウアドレス信号及びカラムアドレス信号はＩ／Ｏバッファ９を介して入力され、それぞれ、ロウデコーダ２ａ及びカラムデコーダ２ｂに転送される。ロウアドレスレジスタ５ａは、消去動作では、消去ブロックアドレスを保持し、書き込み動作や読み出し動作ではページアドレスを保持する。カラムアドレスレジスタ５ｂには、書き込み動作開始前の書き込みデータロードのための先頭カラムアドレスや、読み出し動作のための先頭カラムアドレスが入力される。書き込みイネーブル信号／ＷＥや読み出しイネーブル信号／ＲＥが、所定の条件で変更されるまで、カラムアドレスレジスタ５ｂは入力されたカラムアドレスを保持する。
【００１３】
ロジック制御回路６は、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号／ＲＥ等の制御信号に基づいて、コマンドやアドレスの入力、データの入出力を制御する。読み出し動作や書き込み動作はコマンドで実行される。コマンドを受けて、シーケンス制御回路７は、読み出し動作や、書き込み或いは消去のシーケンス制御を行う。電圧発生回路８は、シーケンス制御回路７により制御されて、種々の動作に必要な所定の電圧を発生する。
【００１４】
コントローラ１１は、ＮＡＮＤチップ１０の現在の書き込み状態に適した条件でデータの書き込み及び読み出しの制御を実行する。なお、書き込み動作の一部は、ＮＡＮＤチップ１０側で行うようにしても良い。
【００１５】
［メモリセルアレイ］
次に、本実施形態に係る不揮発性半導体記憶装置のメモリセルアレイ１及びセンスアンプ／ラッチ回路３について説明する。図２は、メモリセルアレイ１及び周辺の回路を示す回路図である。図３は、メモリセルアレイ１を示す回路図である。
【００１６】
図２及び図３に示すように、６４個の直列接続されたメモリセルＭＣ０〜ＭＣ６３からなるメモリストリング、その両端にそれぞれ接続されたダミートランジスタＤＴ０、ＤＴ１、その両端に接続された選択ゲートトランジスタＳＧ０、ＳＧ１により、ＮＡＮＤストリング４が構成されている。選択ゲートトランジスタＳＧ０のソースは、共通ソース線ＣＥＬＳＲＣに接続され、選択ゲートトランジスタＳＧ１のドレインはビット線ＢＬ（ＢＬ０〜ＢＬｎ）に接続される。メモリセルＭＣ０〜ＭＣ６３の制御ゲート電極はそれぞれワード線ＷＬ（ＷＬ０〜ＷＬ６３）に接続される。ダミートランジスタＤＴ０、ＤＴ１のゲート電極は、ダミーワード線ＤＷＬ０、ＤＷＬ１に接続される。選択ゲートトランジスタＳＧ０、ＳＧ１のゲート電極は、選択ゲート線ＳＧＳ、ＳＧＤに接続される。メモリストリングの両端にそれぞれ接続されるダミートランジスタＤＴの数は、１つに限定されることはなく、任意の数のダミートランジスタＤＴを設けることができる。あるいは、メモリストリングの一端側にのみ、ダミートランジスタＤＴが接続されるようにしても良い。
【００１７】
１つのワード線ＷＬに沿う複数のメモリセルＭＣの範囲が、一括したデータの読み出し及び書き込みの単位となるページとなる。また、ワード線ＷＬ方向に並ぶ複数のＮＡＮＤストリング４の範囲が、データの一括消去の単位となるブロックＢＬＫを構成する。図２では、ビット線ＢＬ方向にビット線ＢＬを共有する複数のブロックＢＬＫ０〜ＢＬＫｎを配列して、メモリセルアレイ１が構成されている。ワード線ＷＬ、ダミーワード線ＤＷＬ及び選択ゲート線ＳＧＳ、ＳＧＤは、ロウデコーダ／ワード線ドライバ２ａにより駆動される。
【００１８】
［メモリセルのデータ記憶状態］
次に、本実施形態に係るＮＡＮＤ型フラッシュメモリのメモリセルのデータ記憶状態について説明する。図４は、本実施形態に係るＮＡＮＤ型フラッシュメモリのメモリセルＭＣのしきい値電圧分布を示す図である。
【００１９】
ＮＡＮＤ型フラッシュメモリのメモリセルＭＣが２値データ（１ビット／セル）を記憶する場合、データのしきい値電圧分布は、図４中Ａ：２値データ記憶のようになる。しきい値電圧が負の状態がデータ“１”（消去状態）、しきい値電圧が正の状態がデータ“０”となっている。
【００２０】
また、ＮＡＮＤ型フラッシュメモリのメモリセルＭＣが４値データ（２ビット／セル）を記憶する場合、データのしきい値電圧分布は、図４中Ｂ：４値データ記憶のようになる。この場合、しきい値電圧の低い方から、４種類のしきい値電圧分布（Ｅ、Ａ、Ｂ及びＣ）が設けられる。これらのしきい値電圧分布に対して、４通りのデータ“１１”、“０１”、“００”、“１０”が割り付けられる。ここで、しきい値電圧分布Ｅは、消去動作時の一括ブロック消去によって得られる負のしきい値電圧状態である。また、各しきい値電圧分布間の電圧ＡＲ、ＢＲ、ＣＲは読み出し動作時の判定電圧である。正の各しきい値電圧分布の下限の電圧ＡＶ、ＢＶ、ＣＶは書き込みベリファイ動作時の判定電圧である。また、電圧ＶＲＥＡＤは、最も高いしきい値電圧分布Ｃの上限よりも高い電圧である。この読み出しパス電圧ＶＲＥＡＤは、読み出し動作又は書き込みベリファイ動作時において、非選択のワード線ＷＬに加わる電圧である。
【００２１】
［消去シーケンス］
次に、本実施の形態に係る不揮発性半導体記憶装置の消去シーケンスについて説明する前提として、本実施の形態の比較例（以下、「本比較例」と称する）における消去シーケンスについて説明しておく。図５は、本比較例における消去シーケンスのフローを示す図である。
【００２２】
まず、ステップＳ１１’において、メモリセルＭＣのしきい値電圧を消去状態に遷移させる消去動作を実行する。
【００２３】
図６は、消去動作時のメモリセルアレイ１の電圧印加状態を示す図である。消去動作は、ブロックＢＬＫ単位で実行する。消去動作では、シーケンス制御回路７の制御により、電圧発生回路８からメモリセルＭＣが形成されたウェルに対して消去電圧Ｖｅｒａ（１０Ｖ〜３０Ｖ程度、図６の場合、２０Ｖ）が印加される。また、シーケンス制御回路７の制御により、電圧発生回路８からロウデコーダ／ワード線ドライバ２ａを介して、選択ブロックＢＬＫ内の全ワード線ＷＬに対して電圧Ｖｅ（図６の場合、０Ｖ）が印加される。これによって、各メモリセルＭＣの電荷蓄積層に蓄積された電子が、ＦＮトンネル電流によってウェル側に放電される。なお、チャージトラップ型の電荷蓄積層の場合には、ウェル側からホールが注入される。
【００２４】
また、メモリセルアレイ１が、ダミーワード線ＤＷＬを有する場合、図６に示すように、ダミーワード線ＤＷＬ０、ＤＷＬ１に対してワード線ＷＬよりも高い電圧Ｖｅ＿ｄ（図６の場合、１Ｖ）を印加しておくと良い。この電圧は、ダミートランジスタＤＴ０、ＤＴ１に対する消去動作時のストレスを緩和することを目的としたストレス緩和電圧である。
【００２５】
次に、ステップＳ１２’において、メモリセルＭＣが消去状態になったことを確認する消去ベリファイ動作を実行する。
【００２６】
図７は、消去ベリファイ動作時のメモリセルアレイ１の電圧印加状態を示す図である。この消去ベリファイ動作では、シーケンス制御回路７の制御により、電圧発生回路８からメモリセルＭＣの消去状態のしきい値電圧よりも高いワード線ベリファイ電圧Ｖｖ（図７の場合、０Ｖ）が全ワード線ＷＬに印加される。そして、選択ゲート線ＳＧＳ、ＳＧＤは、オン状態にされ、共通ソース線ＣＥＬＳＲＣに正電圧が印加される。センスアンプ回路Ｓ／Ａは、このとき共通ソース線ＣＥＬＳＲＣ側からＮＡＮＤストリング４に流れる電流に基づくビット線ＢＬの充電状態を検出することにより、メモリセルＭＣが消去状態の閾値電圧分布に遷移したか否かを確認する。
【００２７】
また、メモリセルアレイ１がダミーワード線ＤＷＬを有する場合、ダミーワード線ＤＷＬ０、ＤＷＬ１には、ダミートランジスタＤＴ０、ＤＴ１が導通する程度のダミーワード線用読み出しパス電圧Ｖｖ＿ｄ（図７の場合、５Ｖ）を印加する。この消去ベリファイ動作では、ダミーワード線ＤＷＬ０、ＤＷＬ１に対して、ワード線ＷＬに印加されるワード線ベリファイ電圧Ｖｖよりも高い正の電圧Ｖｖ＿ｄが印加される。ここで、読み出し動作時や書き込みベリファイ動作時においては、ワード線ＷＬに印加する読み出しパス電圧は、メモリセルＭＣの取り得るもっとも高いしきい値電圧以上の電圧ＶＲＥＡＤである。しかし、ダミートランジスタＤＴ０、ＤＴ１は、ステップＳ１１’で消去状態に近いしきい値電圧となっていることから、ダミーワード線用読み出しパス電圧Ｖｖ＿ｄは、読み出し動作時、または、書き込みベリファイ動作時の読み出しパス電圧ＶＲＥＡＤほど大きくしなくても、ダミートランジスタＤＴ０、ＤＴ１を導通させることができる。これによって、消去ベリファイ動作時のダミートランジスタＤＴ０、ＤＴ１の電気的なストレスを軽減することができる。
【００２８】
このステップＳ１２’において、消去ベリファイ動作がパスしたか否かを確認し、消去ベリファイ動作をパスしなかった場合、ステップＳ１１’の消去動作及びステップＳ１２’の消去ベリファイ動作を再び実行する。一方、消去ベリファイ動作をパスした場合、消去シーケンスを終了する。
【００２９】
以上説明した消去シーケンスによって、理論的には、全てのメモリセルＭＣを消去状態にできる。しかし、実際には、ダミートランジスタＤＴ０、ＤＴ１の劣化によって、次のような問題が生じる。
【００３０】
書き込み／消去動作が繰り返されると、ＮＡＮＤストリング４の端部に近いダミートランジスタＤＴ０、ＤＴ１は、選択ゲートトランジスタＳＧ０、ＳＧ１に印加される電圧等の影響を受けて劣化する。
【００３１】
ダミートランジスタＤＴ０、ＤＴ１は、劣化すると消去動作によっても、しきい値電圧が下がりにくくなる。そのため、図７に示すように、消去ベリファイ動作時に、ダミートランジスタＤＴ０、ＤＴ１にダミーワード線用読み出しパス電圧Ｖｖ＿ｄを印加したとしても、導通しないおそれがある。このように、ダミートランジスタＤＴ０、ＤＴ１は、データ保持には使用しないが、劣化すると消去ベリファイ動作に悪影響を及ぼす。
【００３２】
図８は、本比較例の消去シーケンスにおける、消去ベリファイ動作時のメモリセルＭＣ０〜ＭＣ６３及びダミートランジスタＤＴ０、ＤＴ１のしきい値電圧を示す図である。図８に示すように、ダミートランジスタＤＴ０、ＤＴ１が、ダミーワード線用読み出しパス電圧Ｖｖ＿ｄで導通しない場合、メモリセルＭＣ０〜ＭＣ６３が消去状態にあったとしても、消去ベリファイ動作がパスしない。
【００３３】
この場合、ダミートランジスタＤＴ０、ＤＴ１のしきい値電圧が、ダミーワード線用読み出しパス電圧Ｖｖ＿ｄを下回るまで、消去動作及び消去ベリファイ動作が繰り返される。メモリセルＭＣ０〜ＭＣ６３が消去状態にあったとしても消去動作が繰り返されるため、メモリセルＭＣ０〜ＭＣ６３には過剰なストレスがかかる。その結果、メモリセルＭＣ０〜ＭＣ６３も劣化し、メモリセルＭＣ０〜ＭＣ６３に保持されるデータの信頼性が低下する。
【００３４】
図９は、本比較例の消去シーケンスにおける消去動作が繰り返される回数を示す図である。図９の縦軸は、１回の消去シーケンス内で消去動作が繰り返されるループ回数を示し、図９の横軸は、メモリセルアレイ１に対して書き込み／消去サイクルが繰り返された回数を示している。
【００３５】
図９に示すように、書き込み／消去動作回数が少ない場合、消去シーケンス内で消去動作が繰り返されるループ回数は、メモリセルＭＣの劣化により、緩やかに増える。しかし、書き込み／消去動作回数が多くなった場合、ダミートランジスタＤＴの劣化に起因して、消去シーケンス内で消去動作が繰り返されるループ回数が急激に多くなってしまう。
【００３６】
この問題に対して、本実施の形態に係る不揮発性半導体記憶装置は、以下に説明するような消去シーケンスを実行する。以下、図１０〜図１５を参照して、本実施の形態に係る不揮発性半導体記憶装置の消去シーケンスを説明する。
【００３７】
［第１の実施の形態に係る消去シーケンス］
図１０は、本実施の形態における消去シーケンスのフローを示す図である。
【００３８】
まず、ステップＳ１１において、メモリセルＭＣのしきい値電圧を消去状態に遷移させる消去動作を実行する。この消去動作は、図６を参照して説明した消去動作と同様の動作であるため、その説明を省略する。
【００３９】
次に、ステップＳ１２において、メモリセルＭＣが消去状態になったことを確認する消去ベリファイ動作を実行する。この消去ベリファイ動作は、図７を参照して説明した消去ベリファイ動作と同様の動作であるため、その説明を省略する。このステップＳ１２において、消去ベリファイ動作がパスしたか否かを確認する。消去ベリファイ動作をパスし、メモリセルＭＣ０〜ＭＣ６３及びダミートランジスタＤＴ０、ＤＴ１が消去状態に遷移したことが確認された場合、消去シーケンスを終了する。一方、消去ベリファイ動作をパスしなかった場合、消去シーケンスは、ステップＳ１３に移る。
【００４０】
ステップＳ１３において、１回の消去シーケンス内で実行された消去動作回数を確認する。消去動作回数が１回の消去シーケンス内で許容される最大の値に達した場合、それ以上消去シーケンスを続行しても消去ベリファイ動作がパスする見込みはないと判断して、消去シーケンスは終了する。この場合、消去動作の対象となったブロックＢＬＫは、消去動作が正確に実行されなかったものとして記憶され、以後の書き込み／消去動作の対象から除外される。
【００４１】
消去動作回数が１回の消去シーケンス内で許容される最大の値に達していない場合、次のステップＳ１４において、消去動作回数が所定回数ｎよりも小さいか否かを確認する。上述したように、書き込み／消去動作回数が多くなった場合、ダミートランジスタＤＴの劣化に起因して、消去シーケンス内で消去動作が繰り返されるループ回数が急激に多くなってしまう。本実施の形態の消去シーケンスでは、消去シーケンス内での消去動作の回数に基づいて、ダミートランジスタＤＴが劣化したか否かを判断する。
【００４２】
図１１は、本実施の形態の消去シーケンスにおける消去動作が繰り返される回数を示す図である。図１１に示すように、書き込み／消去動作回数が増えると、消去ループ回数が増える。消去ループ回数の所定値ｎは、書き込み／消去動作回数が多くなり、ダミートランジスタＤＴが劣化したときに到達するような回数に設定される。すなわち、消去ループ回数が所定値ｎ以上である場合、ダミートランジスタＤＴが劣化して消去状態に遷移していないため、消去ループ回数が増加しているものと判断される。
【００４３】
ステップＳ１４において、ループ回数が所定回数ｎより小さい場合、消去ベリファイ動作がパスしない原因は、メモリセルＭＣが消去状態に遷移していないためと判断して、ステップＳ１１の消去動作を再度実行する。
【００４４】
一方、ステップＳ１４において、ループ回数が所定回数ｎ以上である場合、消去ベリファイ動作がパスしない原因は、ダミートランジスタＤＴが消去状態に遷移していないためと判断する。消去シーケンス内で消去動作が繰り返される消去ループ回数が所定値ｎ以上である場合、消去シーケンスはステップＳ１５に移り、以下に説明するような動作を実行する。
【００４５】
ステップＳ１５において、ダミートランジスタＤＴが消去状態になったか否かを確認するダミートランジスタ消去ベリファイ動作を実行する。これにより、消去ベリファイ動作がパスしない原因が、実際にダミートランジスタＤＴが消去状態に遷移していないためか否かを判断する。
【００４６】
図１２は、本実施の形態におけるダミートランジスタ消去ベリファイ動作時のメモリセルアレイ１の電圧印加状態を示す図である。このダミートランジスタ消去ベリファイ動作では、シーケンス制御回路７の制御により、電圧発生回路８からメモリセルＭＣが確実に導通する電圧ＶＲＥＡＤが全ワード線ＷＬに印加される。また、ダミーワード線ＤＷＬ０、ＤＷＬ１には、ダミーワード線用読み出しパス電圧Ｖｄｖ＿ｄ（図１２の場合、５Ｖ）を印加する。そして、選択ゲート線ＳＧＳ、ＳＧＤは、オン状態にされ、共通ソース線ＣＥＬＳＲＣに正電圧が印加される。センスアンプ回路Ｓ／Ａは、このとき共通ソース線ＣＥＬＳＲＣ側からＮＡＮＤストリング４に流れる電流に基づくビット線ＢＬの充電状態を検出することにより、ダミートランジスタＤＴ０、ＤＴ１が消去状態の閾値電圧分布に遷移したか否かを確認する。ここで、ダミーワード線用読み出しパス電圧Ｖｄｖ＿ｄとして、消去ベリファイ動作時のダミーワード線用読み出しパス電圧Ｖｖ＿ｄと同一の電圧を印加しているので、ダミートランジスタ消去ベリファイ動作におけるダミーワード線ＤＷＬ０、ＤＷＬ１の電圧制御を容易に行うことができる。なお、ビット線ＢＬを充電した後、図１２に示すような電圧印加状態に設定して、ビット線ＢＬ側からＮＡＮＤストリング４に流れる電流に基づくビット線ＢＬの放電状態を検出することにより、ダミートランジスタ消去ベリファイ動作が実行されてもよい。
【００４７】
このステップＳ１５において、ダミートランジスタ消去ベリファイ動作がパスしたか否かを確認する。ダミートランジスタ消去ベリファイ動作をパスした場合、ステップＳ１２の消去ベリファイ動作がパスしない原因は、メモリセルＭＣが消去状態に遷移していないためであると判断して、ステップＳ１１の消去動作を再度実行する。一方、ダミートランジスタ消去ベリファイ動作をパスしなかった場合、ステップＳ１２の消去ベリファイ動作がパスしない原因は、ダミートランジスタＤＴが消去状態に遷移していないためであると判断して、消去シーケンスは、ステップＳ１６に移る。
【００４８】
次に、ステップＳ１６において、メモリセルＭＣ及びダミートランジスタＤＴのうち、ダミートランジスタＤＴのしきい値電圧を選択的に消去状態に遷移させるダミートランジスタ消去動作を実行する。
【００４９】
図１３は、本実施の形態におけるダミートランジスタ消去動作時のメモリセルアレイ１の電圧印加状態を示す図である。ダミートランジスタ消去動作では、シーケンス制御回路７の制御により、電圧発生回路８から選択ブロックＢＬＫのＮＡＮＤストリング４が形成されたウェルに対して、消去電圧Ｖｅｒａ（１０〜３０Ｖ程度、図１３の場合は２０Ｖ）が印加される。また、シーケンス制御回路７の制御により、電圧発生回路８からロウデコーダ／ワード線ドライバ２ａを介して、選択ブロックＢＬＫ内の全ワード線ＷＬに対して電圧ＶＲＥＡＤが印加される。あるいは、選択ブロックＢＬＫ内の全ワード線ＷＬは、フローティング状態に設定してもよい。また、本実施の形態では、ダミーワード線ＤＷＬ０、ＤＷＬ１に対してワード線ＷＬに印加される電圧ＶＲＥＡＤよりも低い電圧Ｖｄｅ＿ｄ（図１３の場合、０〜１Ｖ）が印加される。シーケンス制御回路７は、電圧Ｖｄｅ＿ｄの値を任意に変更することもできる。そして、選択ゲート線ＳＧＳ、ＳＧＤは、フローティング状態にされる。これによって、ダミートランジスタＤＴ０、ＤＴ１の電荷蓄積層に蓄積された電子が、ＦＮトンネル電流によってウェル側に放電される。なお、チャージトラップ型の電荷蓄積層の場合には、ウェル側からホールが注入される。
【００５０】
本実施の形態のように、ワード線ＷＬを電圧ＶＲＥＡＤが印加された状態にするか、フローティング状態にすることにより、ダミートランジスタ消去動作時に、メモリセルＭＣ０〜ＭＣ６３にかかるストレスを緩和することができる。
【００５１】
次に、ステップＳ１７において、ダミートランジスタＤＴが消去状態になったことを確認するダミートランジスタ消去ベリファイ動作を実行する。このダミートランジスタ消去ベリファイ動作は、図１２を参照して説明したダミートランジスタ消去ベリファイ動作と同様の動作であるため、その説明を省略する。
【００５２】
このステップＳ１７において、ダミートランジスタ消去ベリファイ動作がパスしたか否かを確認する。ダミートランジスタ消去ベリファイ動作をパスした場合、ダミートランジスタＤＴが消去状態に遷移したと判断して、消去シーケンスは、次のステップＳ１８に移る。一方、ダミートランジスタ消去ベリファイ動作をパスしなかった場合、再度ステップＳ１６のダミートランジスタ消去動作を実行する。
【００５３】
次に、ステップＳ１８において、消去ベリファイ動作を実行する。この消去ベリファイ動作は、ステップＳ１２の消去ベリファイ動作と同様の動作であるため、その説明を省略する。このステップＳ１８において、消去ベリファイ動作がパスしたか否かを確認する。消去ベリファイ動作をパスした場合、メモリセルＭＣ及びダミートランジスタＤＴとも消去状態に遷移したものと判断して、消去シーケンスを終了する。一方、消去ベリファイ動作をパスしなかった場合、ダミートランジスタＤＴは消去状態に遷移したものの、メモリセルＭＣが消去状態に遷移していないものと判断して、消去シーケンスは、ステップＳ１１に移る。
【００５４】
［効果］
本実施の形態の消去シーケンスによれば、ステップＳ１５のダミートランジスタ消去ベリファイ動作に基づいて、ステップＳ１２の消去ベリファイ動作がパスしない原因が、メモリセルＭＣが消去状態に遷移していないためか、又はダミートランジスタＤＴが消去状態に遷移していないためかが判断される。ダミートランジスタＤＴが消去状態に遷移していないためであると判断された場合、ステップＳ１６及びステップＳ１７のダミートランジスタ消去シーケンスが実行される。すなわち、消去ベリファイ動作がパスしない原因であるダミートランジスタＤＴを、選択的に消去状態に遷移させるために、ダミートランジスタ消去動作を実行する。
【００５５】
図１４は、本実施の形態の消去シーケンスにおける、メモリセルＭＣ０〜ＭＣ６３及びダミートランジスタＤＴ０、ＤＴ１のしきい値電圧を示す図である。ダミートランジスタＤＴ０、ＤＴ１が劣化して消去状態に遷移しにくくなったとしても、ダミートランジスタ消去動作により、ダミートランジスタＤＴ０、ＤＴ１のしきい値電圧を下げる。このとき、メモリセルＭＣ０からＭＣ６３には、消去電圧Ｖｅｒａによるストレスがかからないよう制御されている。その結果、図１４に示すように、ダミートランジスタＤＴ０、ＤＴ１のみのしきい値電圧を下げるとともに、メモリセルＭＣ０〜ＭＣ６３が過消去状態になることを防止できる。なお、ダミートランジスタＤＴ０、ＤＴ１のしきい値電圧は、メモリセルＭＣ０〜ＭＣ６３と同程度まで下げる必要はなく、ダミーワード線ＤＷＬ０、ＤＷＬ１へのダミーワード線用読み出しパス電圧Ｖｖ＿ｄの印加により、ダミートランジスタＤＴ０、ＤＴ１が導通することのできるような消去状態にまで遷移させられれば良い。
【００５６】
図１５は、本実施の形態の消去シーケンスにおける消去動作が繰り返される回数を示す図である。図１５に示すように、書き込み／消去動作回数が少ない場合、消去シーケンス内で消去動作が繰り返されるループ回数は、メモリセルＭＣの劣化により、緩やかに増える。また、書き込み／消去動作回数が多くなり、ダミートランジスタＤＴが劣化したとしても、ダミートランジスタＤＴのしきい値電圧を下げるダミートランジスタ消去動作を実行するため、メモリセルＭＣに対する消去動作の回数である消去ループ回数の増加を抑制することができる。
【００５７】
このように、ダミートランジスタ消去動作及びダミートランジスタ消去ベリファイ動作を実行することにより、メモリセルＭＣ０〜ＭＣ６３に対する消去動作の回数の増加を抑制することが可能となる。その結果、メモリセルＭＣ０〜ＭＣ６３の劣化を抑制し、メモリセルＭＣ０〜ＭＣ６３に保持されるデータの信頼性を向上させることができる。
【００５８】
本実施の形態の不揮発性半導体記憶装置によれば、メモリセルＭＣ０〜ＭＣ６３の劣化を抑制しつつ、消去動作及び消去ベリファイ動作を正確に実行することができる。
【００５９】
［第２の実施の形態］
次に、本発明の第２の実施の形態を、図１６及び図１７を参照して説明する。第２の実施の形態の不揮発性半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。
【００６０】
第１の実施の形態においては、ダミートランジスタＤＴが劣化しているか否かは、消去ループ回数に基づいて判断していた。本実施の形態の消去シーケンスは、ダミートランジスタＤＴが劣化しているか否かを、メモリセルアレイ１に対する書き込み／消去動作回数に基づいて判断する点において、第１の実施の形態と異なる。以下、図１６及び図１７を参照して、本実施の形態に係る不揮発性半導体記憶装置の消去シーケンスを説明する。
【００６１】
［第２の実施の形態に係る消去シーケンス］
図１６は、本実施の形態における消去シーケンスのフローを示す図である。図１６の消去シーケンスのうち、ステップＳ２１〜ステップＳ２３及びステップＳ２５〜ステップＳ２８は、図１０に示す第１の実施の形態の消去シーケンスのステップＳ１１〜ステップＳ１３及びステップＳ１５〜ステップＳ１８と同様であるため、説明を省略する。
【００６２】
本実施の形態の消去シーケンスでは、ステップＳ２４において、書き込み／消去動作回数が所定回数ｍよりも小さいか否かを確認する。上述したように、書き込み／消去動作回数が多くなった場合、ダミートランジスタＤＴの劣化に起因して、消去シーケンス内で消去動作が繰り返されるループ回数が急激に多くなってしまう。本実施の形態の消去シーケンスでは、メモリセルアレイ１に対する書き込み／消去動作回数に基づいて、ダミートランジスタＤＴが劣化したか否かを判断する。
【００６３】
図１７は、本実施の形態の消去シーケンスにおける消去動作が繰り返される回数を示す図である。図１７に示すように、書き込み／消去動作回数が増えると、消去ループ回数が増える。書き込み／消去動作回数の所定値ｍは、その所定値ｍに到達するとダミートランジスタＤＴが劣化するような回数に設定される。すなわち、書き込み／消去動作回数が所定値ｍ以上である場合、ダミートランジスタＤＴが劣化して消去状態に遷移していないものと判断される。
【００６４】
ステップＳ２４において、書き込み／消去動作回数が所定回数ｍより小さい場合、消去ベリファイ動作がパスしない原因は、メモリセルＭＣが消去状態に遷移していないためと判断して、ステップＳ２１の消去動作を再度実行する。
【００６５】
一方、ステップＳ２４において、書き込み／消去動作回数が所定回数ｍ以上である場合、消去ベリファイ動作がパスしない原因は、ダミートランジスタＤＴが消去状態に遷移していないためと判断する。書き込み／消去動作回数が所定値ｍ以上である場合、消去シーケンスはステップＳ２５に移り、ダミートランジスタ消去動作及びダミートランジスタ消去ベリファイ動作を実行する。
【００６６】
［効果］
本実施の形態の消去シーケンスでも、ダミートランジスタ消去動作及びダミートランジスタ消去ベリファイ動作を実行することにより、メモリセルＭＣ０〜ＭＣ６３に対する消去動作の回数の増加を抑制することが可能となる。その結果、メモリセルＭＣ０〜ＭＣ６３の劣化を抑制し、メモリセルＭＣ０〜ＭＣ６３に保持されるデータの信頼性を向上させることができる。
【００６７】
本実施の形態の不揮発性半導体記憶装置によれば、メモリセルＭＣ０〜ＭＣ６３の劣化を抑制しつつ、消去動作及び消去ベリファイ動作を正確に実行することができる。
【００６８】
なお、書き込み／消去動作回数は、ＮＡＮＤチップ１０のシーケンス制御回路７で保持するように構成されていてもよいし、外部のコントローラ１１で保持するように構成されていてもよい。また、書き込み／消去動作回数としては、メモリセルアレイ１内で消去シーケンスの対象となったブロックＢＬＫ毎の値を使用しても良い。あるいは、ＮＡＮＤ型フラッシュメモリでは一般にブロックＢＬＫ毎の書き込み／消去動作回数のばらつきを低減させるウェアレベリング処理が行われることを考慮して、メモリセルアレイ１の全ブロックＢＬＫ０〜ＢＬＫｎで平均化した共通の値を使用しても良い。メモリセルアレイ１に対する書き込み／消去動作回数は、メモリセルＭＣ及びダミートランジスタＤＴの劣化状態を、より的確に反映している。この書き込み／消去動作回数に基づきダミートランジスタ消去動作及びダミートランジスタ消去ベリファイ動作の実行を制御することにより、より確実にメモリセルＭＣ及びダミートランジスタＤＴの劣化状態を反映した消去シーケンスを実行することができる。
【００６９】
［第３の実施の形態］
次に、本発明の第３の実施の形態を、図１８及び図１９を参照して説明する。第３の実施の形態の不揮発性半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。
【００７０】
本実施の形態は、ダミートランジスタ消去ベリファイ動作時の印加電圧の制御が上述の実施の形態と異なる。以下、図１８及び図１９を参照して、本実施の形態に係る不揮発性半導体記憶装置のダミートランジスタ消去ベリファイ動作を説明する。なお、本実施の形態に係るダミートランジスタ消去ベリファイ動作は、上述の実施形態のいずれの消去シーケンスにも適用することができる。
【００７１】
［第３の実施の形態に係るダミートランジスタ消去ベリファイ動作］
図１８は、本実施の形態におけるダミートランジスタ消去ベリファイ動作時のメモリセルアレイ１の電圧印加状態を示す図である。このダミートランジスタ消去ベリファイ動作では、ダミーワード線ＤＷＬ０、ＤＷＬ１には、ダミーワード線用読み出しパス電圧Ｖｄｖ＿ｄ０、Ｖｄｖ＿ｄ１がそれぞれ印加される。センスアンプ回路Ｓ／Ａは、このときＮＡＮＤストリング４に流れる電流に基づくビット線ＢＬの充電状態又は放電状態を検出することにより、ダミートランジスタＤＴ０、ＤＴ１が消去状態の閾値電圧分布に遷移したか否かを確認する。
【００７２】
シーケンス制御回路７は、ダミーワード線用読み出しパス電圧Ｖｄｖ＿ｄ０、Ｖｄｖ＿ｄ１を、それぞれ別個に制御することができる。また、シーケンス制御回路７は、ダミーワード線用読み出しパス電圧Ｖｄｖ＿ｄ０、Ｖｄｖ＿ｄ１の値を任意に設定することもできる。これにより、ダミートランジスタ消去ベリファイ動作を精細に制御することができる。
【００７３】
図１９も、本実施の形態におけるダミートランジスタ消去ベリファイ動作時のメモリセルアレイ１の電圧印加状態を示す図である。このダミートランジスタ消去ベリファイ動作では、ワード線ＷＬ０〜ＷＬ６３には、ワード線用読み出しパス電圧Ｖｄｖが印加される。また、ダミーワード線ＤＷＬ０、ＤＷＬ１には、ダミーワード線用読み出しパス電圧Ｖｄｖ＿ｄが印加される。センスアンプ回路Ｓ／Ａは、このときＮＡＮＤストリング４に流れる電流に基づくビット線ＢＬの充電状態又は放電状態を検出することにより、ダミートランジスタＤＴ０、ＤＴ１が消去状態の閾値電圧分布に遷移したか否かを確認する。 
【００７４】
シーケンス制御回路７は、ワード線用読み出しパス電圧Ｖｄｖの値を任意に設定することができる。これにより、ダミートランジスタ消去ベリファイ動作時に、メモリセルＭＣ０〜ＭＣ６３にかかるストレスを低減することができる。
【００７５】
［効果］
本実施の形態の消去シーケンスでも、ダミートランジスタ消去動作及びダミートランジスタ消去ベリファイ動作を実行することにより、メモリセルＭＣ０〜ＭＣ６３に対する消去動作の回数の増加を抑制することが可能となる。その結果、メモリセルＭＣ０〜ＭＣ６３の劣化を抑制し、メモリセルＭＣ０〜ＭＣ６３に保持されるデータの信頼性を向上させることができる。本実施の形態の不揮発性半導体記憶装置によれば、メモリセルＭＣ０〜ＭＣ６３の劣化を抑制しつつ、消去動作及び消去ベリファイ動作を正確に実行することができる。
【００７６】
また、本実施の形態の不揮発性半導体記憶装置によれば、ダミートランジスタ消去ベリファイ動作をより細かく制御することが可能となる。
【００７７】
［第４の実施の形態］
次に、本発明の第４の実施の形態を、図２０を参照して説明する。第４の実施の形態の不揮発性半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。
【００７８】
上述の実施の形態においては、ダミートランジスタ消去動作及びダミートランジスタ消去ベリファイ動作は、ダミートランジスタＤＴが消去状態に遷移するまで繰り返されていた。本実施の形態の消去シーケンスは、ダミートランジスタ消去動作回数が所定の値になったとき、ダミートランジスタ消去動作を終了する点において、上述の実施の形態と異なる。以下、図２０を参照して、本実施の形態に係る不揮発性半導体記憶装置の消去シーケンスを説明する。
【００７９】
［第４の実施の形態に係る消去シーケンス］
図２０は、本実施の形態における消去シーケンスのフローを示す図である。図２０の消去シーケンスのうち、ステップＳ３１〜ステップＳ３６及びステップＳ３８〜ステップＳ３９は、図１０に示す第１の実施の形態の消去シーケンスのステップＳ１１〜ステップＳ１６及びステップＳ１７〜ステップＳ１８と同様であるため、説明を省略する。
【００８０】
本実施の形態の消去シーケンスでは、ステップＳ３７において、ダミートランジスタ消去動作回数を確認する。ダミートランジスタ消去動作回数がステップＳ３６及びステップＳ３８のダミートランジスタ消去シーケンス内で許容される最大の値に達した場合、それ以上ダミートランジスタ消去動作を続行すると、ダミートランジスタＤＴに過剰にストレスがかかると判断して、ダミートランジスタ消去動作は終了する。この場合、ステップＳ３１の消去動作及びステップＳ３２の消去ベリファイ動作を再度実行する。
【００８１】
［効果］
本実施の形態の消去シーケンスでも、ダミートランジスタ消去動作及びダミートランジスタ消去ベリファイ動作を実行することにより、メモリセルＭＣ０〜ＭＣ６３に対する消去動作の回数の増加を抑制することが可能となる。その結果、メモリセルＭＣ０〜ＭＣ６３の劣化を抑制し、メモリセルＭＣ０〜ＭＣ６３に保持されるデータの信頼性を向上させることができる。本実施の形態の不揮発性半導体記憶装置によれば、メモリセルＭＣ０〜ＭＣ６３の劣化を抑制しつつ、消去動作及び消去ベリファイ動作を正確に実行することができる。
【００８２】
また、本実施の形態の消去シーケンスによれば、ダミートランジスタ消去動作及びダミートランジスタ消去ベリファイ動作が多く繰り返されて、ダミートランジスタＤＴが劣化することを防止できる。
【００８３】
［第５の実施の形態］
次に、本発明の第５の実施の形態を、図２１を参照して説明する。第５の実施の形態の不揮発性半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。
【００８４】
上述の実施の形態においては、ダミートランジスタ消去動作は、消去動作回数、又は、書き込み／消去サイクル回数が所定の値以上になっていた場合に実行されていた。本実施の形態の消去シーケンスは、消去動作回数、又は、書き込み／消去サイクル回数にかかわらず、ダミートランジスタ消去ベリファイ動作がパスしなかったとき、ダミートランジスタ消去動作を実行する点において、上述の実施の形態と異なる。以下、図２１を参照して、本実施の形態に係る不揮発性半導体記憶装置の消去シーケンスを説明する。
【００８５】
［第５の実施の形態に係る消去シーケンス］
図２１は、本実施の形態における消去シーケンスのフローを示す図である。図２１の消去シーケンスのうち、ステップＳ４１〜ステップＳ４２は、図１０に示す第１の実施の形態の消去シーケンスのステップＳ１１〜ステップＳ１２と同様である。また、図２１の消去シーケンスのうち、ステップＳ４３〜ステップＳ４６は、図１０に示す第１の実施の形態の消去シーケンスのステップＳ１５〜ステップＳ１８と同様である。
【００８６】
本実施の形態の消去シーケンスでは、ステップＳ４２において消去ベリファイ動作がパスしなかった場合、消去動作回数や、書き込み／消去サイクル回数を確認することなく、ステップＳ４３においてダミートランジスタ消去ベリファイ動作を実行する。これにより、消去ベリファイ動作がパスしない原因がダミートランジスタＤＴの劣化に起因しているか否かを判断する動作を省略し、実際にダミートランジスタＤＴが消去状態に遷移しているか否かに基づいてダミートランジスタ消去動作を実行する。
【００８７】
［効果］
本実施の形態の消去シーケンスでも、ダミートランジスタ消去動作及びダミートランジスタ消去ベリファイ動作を実行することにより、メモリセルＭＣ０〜ＭＣ６３に対する消去動作の回数の増加を抑制することが可能となる。その結果、メモリセルＭＣ０〜ＭＣ６３の劣化を抑制し、メモリセルＭＣ０〜ＭＣ６３に保持されるデータの信頼性を向上させることができる。本実施の形態の不揮発性半導体記憶装置によれば、メモリセルＭＣ０〜ＭＣ６３の劣化を抑制しつつ、消去動作及び消去ベリファイ動作を正確に実行することができる。
【００８８】
また、本実施の形態の消去シーケンスによれば、消去動作回数や、書き込み／消去サイクル回数を確認して、消去ベリファイ動作がパスしない原因がダミートランジスタＤＴの劣化に起因しているか否かを判断する動作を省略することができる。その結果、消去シーケンスに必要な時間を低減することが可能になる。
【００８９】
［第６の実施の形態］
次に、本発明の第６の実施の形態を、図２２を参照して説明する。第６の実施の形態の不揮発性半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。
【００９０】
上述の第５の実施の形態においては、ダミートランジスタ消去動作の後に、ダミートランジスタ消去ベリファイ動作を実行していた。本実施の形態の消去シーケンスは、ダミートランジスタ消去動作の後は、ダミートランジスタＤＴの状態にかかわらず、消去動作に戻る点において、上述の第５の実施の形態と異なる。以下、図２２を参照して、本実施の形態に係る不揮発性半導体記憶装置の消去シーケンスを説明する。
【００９１】
［第６の実施の形態に係る消去シーケンス］
図２２は、本実施の形態における消去シーケンスのフローを示す図である。図２２の消去シーケンスのうち、ステップＳ５１〜ステップＳ５４は、図２１に示す第５の実施の形態の消去シーケンスのステップＳ４１〜ステップＳ４４と同様である。
【００９２】
本実施の形態の消去シーケンスでは、ステップＳ５４においてダミートランジスタ消去動作を実行した後、ダミートランジスタ消去ベリファイ動作を実行することなく、ステップＳ５１の消去動作を実行する。本実施の形態の消去シーケンスでは、ステップＳ５３においてダミートランジスタ消去ベリファイ動作がパスしなかった場合、ダミートランジスタＤＴに対して１回だけダミートランジスタ消去動作を実行して、ステップＳ５１の消去動作に戻る。
【００９３】
［効果］
本実施の形態の消去シーケンスでも、ダミートランジスタ消去動作及びダミートランジスタ消去ベリファイ動作を実行することにより、メモリセルＭＣ０〜ＭＣ６３に対する消去動作の回数の増加を抑制することが可能となる。その結果、メモリセルＭＣ０〜ＭＣ６３の劣化を抑制し、メモリセルＭＣ０〜ＭＣ６３に保持されるデータの信頼性を向上させることができる。本実施の形態の不揮発性半導体記憶装置によれば、メモリセルＭＣ０〜ＭＣ６３の劣化を抑制しつつ、消去動作及び消去ベリファイ動作を正確に実行することができる。
【００９４】
また、本実施の形態の消去シーケンスによれば、ダミートランジスタＤＴに対するダミートランジスタ消去動作及びダミートランジスタ消去ベリファイ動作にかかる時間を抑制することができる。その結果、消去シーケンスに必要な時間を低減することが可能になる。
【００９５】
［第７の実施の形態］
次に、本発明の第７の実施の形態を、図２３及び図２４を参照して説明する。第７の実施の形態の不揮発性半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。
【００９６】
本実施の形態は、ダミートランジスタ消去ベリファイ動作がパスしたか否かに基づいて、消去動作を異なる電圧印加状態に設定する点において、上述の実施の形態と異なる。以下、図２３及び図２４を参照して、本実施の形態に係る不揮発性半導体記憶装置の消去シーケンスを説明する。 
【００９７】
［第７の実施の形態に係る消去シーケンス］
図２３は、本実施の形態における消去シーケンスのフローを示す図である。図２３の消去シーケンスのうち、ステップＳ６２〜ステップＳ６８は、図１０に示す第１の実施の形態の消去シーケンスのステップＳ１２〜ステップＳ１８と同様である。
【００９８】
本実施の形態の消去シーケンスでは、ステップＳ６１において消去動作を実行する際、異なる２種類の電圧印加状態から一方を選択して消去動作を実行する。図２３に示す本実施の形態の消去シーケンスでは、ステップＳ６１において、第１消去動作又は第２消去動作のいずれか一方が実行される。
【００９９】
ステップＳ６１の第１消去動作は、図６を参照して説明した消去動作と同様の動作であるため、その説明を省略する。
【０１００】
図２４は、本実施の形態の第２消去動作時のメモリセルアレイ１の電圧印加状態を示す図である。第２消去動作は、ブロックＢＬＫ単位で実行する。第２消去動作では、シーケンス制御回路７の制御により、電圧発生回路８からメモリセルＭＣが形成されたウェルに対して消去電圧Ｖｅｒａ（１０Ｖ〜３０Ｖ程度、図２４の場合、２０Ｖ）が印加される。また、シーケンス制御回路７の制御により、電圧発生回路８からロウデコーダ／ワード線ドライバ２ａを介して、選択ブロックＢＬＫ内の全ワード線ＷＬに対して電圧Ｖｅ’（図２４の場合、０〜１Ｖ）が印加される。これによって、各メモリセルＭＣの電荷蓄積層に蓄積された電子が、ＦＮトンネル電流によってウェル側に放電される。なお、チャージトラップ型の電荷蓄積層の場合には、ウェル側からホールが注入される。
【０１０１】
また、本実施の形態の第２消去動作では、図２４に示すように、ダミーワード線ＤＷＬ０、ＤＷＬ１に対してワード線ＷＬよりも高い電圧Ｖｅ＿ｄ’（図２４の場合、２〜５Ｖ）を印加する。この電圧Ｖｅ＿ｄ’は、第１消去動作時に、ダミーワード線ＤＷＬ０、ＤＷＬ１に印加される電圧Ｖｅ＿ｄよりも大きい（Ｖｅ＿ｄ’＞Ｖｅ＿ｄ）。この電圧印加状態により、第２消去動作時にダミートランジスタＤＴ０、ＤＴ１にかかるストレスは、第１消去動作時にかかるストレスよりも緩和される。
【０１０２】
ステップＳ６１において、第１消去動作、又は、第２消去動作のいずれを実行するかは、ダミートランジスタＤＴ０、ＤＴ１の状態に基づいて決定される。本実施の形態の消去シーケンスでは、ステップＳ６５、又は、ステップＳ６８からステップＳ６１へ戻る場合、ダミートランジスタ消去ベリファイ動作は既にパスしている。この場合、ダミートランジスタＤＴ０、ＤＴ１にさらに消去動作を実行すると、ダミートランジスタＤＴ０、ＤＴ１がさらに劣化する原因となる。そこで、ステップＳ６５、又は、ステップＳ６８からステップＳ６１へ戻る場合には、第２消去動作を実行し、ダミートランジスタＤＴ０、ＤＴ１に対するストレスを緩和する。
【０１０３】
一方、消去シーケンス開始直後、又は、ステップＳ６４からステップＳ６１へ戻る場合、ダミートランジスタＤＴ０、ＤＴ１が消去状態に遷移しているか否かは判断できない。この場合、ダミートランジスタＤＴ０、ＤＴ１にも消去動作を実行する。すなわち、消去シーケンス開始直後、又は、ステップＳ６４からステップＳ６１へ戻る場合には、第１消去動作を実行し、ダミートランジスタＤＴ０、ＤＴ１に対しても消去動作を実行する。
【０１０４】
［効果］
本実施の形態の消去シーケンスでも、ダミートランジスタ消去動作及びダミートランジスタ消去ベリファイ動作を実行することにより、メモリセルＭＣ０〜ＭＣ６３に対する消去動作の回数の増加を抑制することが可能となる。その結果、メモリセルＭＣ０〜ＭＣ６３の劣化を抑制し、メモリセルＭＣ０〜ＭＣ６３に保持されるデータの信頼性を向上させることができる。本実施の形態の不揮発性半導体記憶装置によれば、メモリセルＭＣ０〜ＭＣ６３の劣化を抑制しつつ、消去動作及び消去ベリファイ動作を正確に実行することができる。
【０１０５】
また、本実施の形態の消去シーケンスによれば、ダミートランジスタ消去ベリファイ動作をパスした場合、その後に再度消去動作を実行する消去シーケンスにおいて、少なくともダミーワード線ＤＷＬ０、ＤＷＬ１に印加される電圧を変更することで、ダミートランジスタＤＴにかかるストレスを抑制することができる。その結果、ダミートランジスタＤＴの劣化を防ぐことが可能になる。
【０１０６】
［第８の実施の形態］
次に、本発明の第８の実施の形態を、図２５を参照して説明する。第８の実施の形態の不揮発性半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。
【０１０７】
本実施の形態の不揮発性半導体記憶装置は、ＮＡＮＤストリング４の一方の端部に複数のダミートランジスタＤＴが設けられ、他方の端部にも複数のダミートランジスタＤＴが設けられている点において、上述の実施の形態と異なる。本実施の形態では、このように構成された不揮発性半導体記憶装置のダミートランジスタ消去動作について説明する。以下、図２５を参照して、本実施の形態に係る消去シーケンスを説明する。 
【０１０８】
［第８の実施の形態に係るダミートランジスタ消去動作］
図２５は、本実施の形態におけるダミートランジスタ消去動作時のメモリセルアレイ１の電圧印加状態を示す図である。図２５に示すように、メモリセルＭＣ０〜ＭＣ６３からなるメモリストリングの一端には、ダミートランジスタＤＴ０、ＤＴ０’が接続され、他端にはダミートランジスタＤＴ１、ＤＴ１’が接続されている。ダミートランジスタＤＴ０、ＤＴ１にそれぞれ選択ゲートトランジスタＳＧ０、ＳＧ１が接続されている。ダミートランジスタＤＴ０’、ＤＴ１’のゲート電極は、ダミーワード線ＤＷＬ０’、ＤＷＬ１’に接続される。
【０１０９】
このダミートランジスタ消去動作では、シーケンス制御回路７の制御により、電圧発生回路８から選択ブロックＢＬＫのＮＡＮＤストリング４が形成されたウェルに対して、消去電圧Ｖｅｒａ（１０〜３０Ｖ程度、図２５の場合は２０Ｖ）が印加される。また、シーケンス制御回路７の制御により、電圧発生回路８からロウデコーダ／ワード線ドライバ２ａを介して、選択ブロックＢＬＫ内の全ワード線ＷＬに対して電圧ＶＲＥＡＤが印加される。あるいは、選択ブロックＢＬＫ内の全ワード線ＷＬは、フローティング状態に設定してもよい。
【０１１０】
また、本実施の形態では、ダミーワード線ＤＷＬ０、ＤＷＬ１に対して電圧Ｖｄｅ＿ｄが印加され、ダミーワード線ＤＷＬ０’、ＤＷＬ１’に対して電圧Ｖｄｅ＿ｄ’が印加される。そして、選択ゲート線ＳＧＳ、ＳＧＤは、フローティング状態にされる。これによって、ダミートランジスタＤＴ０、ＤＴ０’、ＤＴ１、ＤＴ１’の電荷蓄積層に蓄積された電子が、ＦＮトンネル電流によってウェル側に放電される。なお、チャージトラップ型の電荷蓄積層の場合には、ウェル側からホールが注入される。
【０１１１】
シーケンス制御回路７は、ダミーワード線ＤＷＬに印加する電圧Ｖｄｅ＿ｄの値を、電圧Ｖｄｅ＿ｄ’より大きな値に設定することができる（Ｖｄｅ＿ｄ＞Ｖｄｅ＿ｄ’）。また、シーケンス制御回路７は、ダミーワード線ＤＷＬに印加する電圧Ｖｄｅ＿ｄ，Ｖｄｅ＿ｄ’の値を任意に設定することもできる。これにより、ダミートランジスタＤＴのうち、選択ゲートトランジスタＳＧ０、ＳＧ１に最近接して設けられ劣化の進行しやすいダミートランジスタＤＴ０、ＤＴ１に対するダミートランジスタ消去動作時のストレスをより緩和しつつ、ダミートランジスタ消去動作を精細に制御することができる。
【０１１２】
［効果］
本実施の形態に係るダミートランジスタの構成は、上述の実施形態のいずれにも適用することができる。本実施の形態の不揮発性半導体記憶装置によれば、ＮＡＮＤストリング４に設けられるダミートランジスタＤＴの数を増やすことができる。選択ゲートトランジスタＳＧ０、ＳＧ１に近接するメモリセルＭＣは劣化しやすく、信頼性が低下しやすい。しかし、本実施の形態の不揮発性半導体記憶装置によれば、メモリセルＭＣを選択ゲートトランジスタＳＧ０、ＳＧ１から遠ざけることができ、メモリセルＭＣの信頼性が向上する。
【０１１３】
また、本実施の形態のダミートランジスタ消去動作によれば、ダミートランジスタ消去動作をより細かく制御することが可能となる。
【０１１４】
［第９の実施の形態］
次に、本発明の第９の実施の形態を、図２６及び図２７を参照して説明する。第９の実施の形態の不揮発性半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。
【０１１５】
本実施の形態の不揮発性半導体記憶装置は、ＮＡＮＤストリング４の一方の端部に複数のダミートランジスタＤＴが設けられ、他方の端部にも複数のダミートランジスタＤＴが設けられている点において、上述の第８の実施の形態と同様である。以下、図２６及び図２７を参照して、本実施の形態に係る不揮発性半導体記憶装置及びその消去シーケンスを説明する。 
【０１１６】
［第９の実施の形態に係る不揮発性半導体記憶装置］
図２６は、第９の実施の形態に係る不揮発性半導体記憶装置のダミートランジスタ消去ベリファイ動作時の電圧を示す図である。
【０１１７】
図２６に示すように、メモリセルＭＣ０〜ＭＣ６３からなるメモリストリングの一端には、ダミートランジスタＤＴ０、ＤＴ０’が接続され、他端にはダミートランジスタＤＴ１、ＤＴ１’が接続されている。ダミートランジスタＤＴ０、ＤＴ１にそれぞれ選択ゲートトランジスタＳＧ０、ＳＧ１が接続されている。ダミートランジスタＤＴ０’、ＤＴ１’のゲート電極は、ダミーワード線ＤＷＬ０’、ＤＷＬ１’に接続される。
【０１１８】
［第９の実施の形態に係るダミートランジスタ消去ベリファイ動作］
図２６は、本実施の形態におけるダミートランジスタ消去ベリファイ動作時のメモリセルアレイ１の電圧印加状態を示す図である。このダミートランジスタ消去ベリファイ動作では、ワード線ＷＬ０〜ＷＬ６３には、ワード線用読み出しパス電圧Ｖｄｖが印加される。また、ダミーワード線ＤＷＬ０、ＤＷＬ１には、ダミーワード線用読み出しパス電圧Ｖｄｖ＿ｄが印加される。そして、ダミーワード線ＤＷＬ０’、ＤＷＬ１’には、ダミーワード線用読み出しパス電圧Ｖｄｖ＿ｄ’が印加される。センスアンプ回路Ｓ／Ａは、このときＮＡＮＤストリング４に流れる電流に基づくビット線ＢＬの充電状態又は放電状態を検出することにより、ダミートランジスタＤＴ０、ＤＴ０’、ＤＴ１、ＤＴ１’が消去状態の閾値電圧分布に遷移したか否かを確認する。
【０１１９】
シーケンス制御回路７は、ワード線用読み出しパス電圧Ｖｄｖの値を任意に設定することができる。これにより、ダミートランジスタ消去ベリファイ動作時に、メモリセルＭＣ０〜ＭＣ６３にかかるストレスを低減することができる。また、シーケンス制御回路７は、ダミーワード線用読み出しパス電圧Ｖｄｖ＿ｄの値を、電圧Ｖｄｖ＿ｄ’より大きな値に設定することができる（Ｖｄｖ＿ｄ＞Ｖｄｖ＿ｄ’）。
【０１２０】
図２７も、本実施の形態におけるダミートランジスタ消去ベリファイ動作時のメモリセルアレイ１の電圧印加状態を示す図である。このダミートランジスタ消去ベリファイ動作では、ダミーワード線ＤＷＬ０、ＤＷＬ１には、ダミーワード線用読み出しパス電圧Ｖｄｖ＿ｄ０、Ｖｄｖ＿ｄ１がそれぞれ印加される。また、ダミーワード線ＤＷＬ０’、ＤＷＬ１’には、ダミーワード線用読み出しパス電圧Ｖｄｖ＿ｄ０’、Ｖｄｖ＿ｄ１’がそれぞれ印加される。センスアンプ回路Ｓ／Ａは、このときＮＡＮＤストリング４に流れる電流に基づくビット線ＢＬの充電状態又は放電状態を検出することにより、ダミートランジスタＤＴ０、ＤＴ０’、ＤＴ１、ＤＴ１’が消去状態の閾値電圧分布に遷移したか否かを確認する。
【０１２１】
シーケンス制御回路７は、ダミーワード線用読み出しパス電圧Ｖｄｖ＿ｄ０、Ｖｄｖ＿ｄ１、Ｖｄｖ＿ｄ０’、Ｖｄｖ＿ｄ１’を、それぞれ別個に制御することができる。また、シーケンス制御回路７は、ダミーワード線用読み出しパス電圧Ｖｄｖ＿ｄ０、Ｖｄｖ＿ｄ１、Ｖｄｖ＿ｄ０’、Ｖｄｖ＿ｄ１’の値を任意に設定することもできる。これにより、ダミートランジスタ消去ベリファイ動作を精細に制御することができる。
【０１２２】
［効果］
本実施の形態に係るダミートランジスタの構成は、上述の実施形態のいずれにも適用することができる。本実施の形態の不揮発性半導体記憶装置によれば、ＮＡＮＤストリング４に設けられるダミートランジスタＤＴの数を増やすことができる。選択ゲートトランジスタＳＧ０、ＳＧ１に近接するメモリセルＭＣは劣化しやすく、信頼性が低下しやすい。しかし、本実施の形態の不揮発性半導体記憶装置によれば、メモリセルＭＣを選択ゲートトランジスタＳＧ０、ＳＧ１から遠ざけることができ、メモリセルＭＣの信頼性が向上する。
【０１２３】
また、本実施の形態のダミートランジスタ消去ベリファイ動作によれば、ダミートランジスタ消去ベリファイ動作をより細かく制御することが可能となる。
【０１２４】
［第１０の実施の形態］
次に、本発明の第１０の実施の形態を、図２８及び図２９を参照して説明する。第１０の実施の形態の不揮発性半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。
【０１２５】
本実施の形態の不揮発性半導体記憶装置は、メモリセルＭＣが消去状態に遷移したか否か確認する消去ベリファイ動作を、１つおきのメモリセルＭＣに対して実行する点において、上述の実施の形態と異なる。以下、図２８及び図２９を参照して、本実施の形態に係る消去シーケンスを説明する。 
【０１２６】
［第１０の実施の形態に係る消去ベリファイ動作］
図２８及び図２９は、本実施の形態における消去ベリファイ動作時のメモリセルアレイ１の電圧印加状態を示す図である。消去ベリファイ動作では、まず図２８に示すように、シーケンス制御回路７の制御により、電圧発生回路８からメモリセルＭＣの消去状態のしきい値電圧よりも高いワード線ベリファイ電圧Ｖｖ（図７の場合、０Ｖ）が偶数ワード線ＷＬ０、ＷＬ２、・・・ＷＬ６２に印加される。また、シーケンス制御回路７の制御により、電圧発生回路８からメモリセルＭＣが導通状態になる読み出しパス電圧ＶＲＥＡＤが奇数ワード線ＷＬ１、ＷＬ３、・・・ＷＬ６３に印加される。センスアンプ回路Ｓ／Ａは、このときＮＡＮＤストリング４に流れる電流に基づくビット線ＢＬの充電状態を検出することにより、偶数メモリセルＭＣ０、ＭＣ２、・・・ＭＣ６２が消去状態の閾値電圧分布に遷移したか否かを確認する。
【０１２７】
次に、消去ベリファイ動作では、図２９に示すように、シーケンス制御回路７の制御により、電圧発生回路８からメモリセルＭＣの消去状態のしきい値電圧よりも高いワード線ベリファイ電圧Ｖｖ（図７の場合、０Ｖ）が奇数ワード線ＷＬ１、ＷＬ３、・・・ＷＬ６３に印加される。また、シーケンス制御回路７の制御により、電圧発生回路８からメモリセルＭＣが導通状態になる読み出しパス電圧ＶＲＥＡＤが偶数ワード線ＷＬ０、ＷＬ２、・・・ＷＬ６２に印加される。センスアンプ回路Ｓ／Ａは、このときＮＡＮＤストリング４に流れる電流に基づくビット線ＢＬの充電状態を検出することにより、奇数メモリセルＭＣ１、ＭＣ３、・・・ＭＣ６３が消去状態の閾値電圧分布に遷移したか否かを確認する。
【０１２８】
図２８及び図２９に示す２回の消去ベリファイ動作に基づいて、メモリセルＭＣが消去状態に遷移したか否かを確認することができる。
【０１２９】
ダミーワード線ＤＷＬ０、ＤＷＬ１には、ダミーワード線ＤＷＬ０、ＤＷＬ１が導通する程度のダミーワード線用読み出しパス電圧Ｖｖ＿ｄを印加する。シーケンス制御回路７は、ダミーワード線ＤＷＬに印加する電圧Ｖｖ＿ｄの値を任意に設定することもできる。これにより、消去ベリファイ動作を精細に制御することができる。
【０１３０】
［効果］
本実施の形態に係る消去ベリファイ動作は、上述の実施形態のいずれにも適用することができる。メモリセルＭＣが消去状態に遷移したか否か確認する消去ベリファイ動作を、１つおきのメモリセルＭＣに対して実行することにより、消去ベリファイ動作をより正確に実行することができる。
【０１３１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置換、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１３２】
１・・・メモリセルアレイ、  ２ａ・・・ロウデコーダ／ワード線ドライバ、  ２ｂ・・・カラムデコーダ、  ３・・・センスアンプ／ラッチ回路、  ４・・・ＮＡＮＤストリング、  ５ａ・・・ロウアドレスレジスタ、  ５ｂ・・・カラムアドレスレジスタ、  ６・・・ロジック制御回路、  ７・・・シーケンス制御回路、  ８・・・電圧発生回路、  ９・・・Ｉ／Ｏバッファ、  １０・・・ＮＡＮＤチップ、  １１・・・コントローラ、  ＢＬ・・・ビット線、  ＷＬ・・・ワード線、  ＣＥＬＳＲＣ・・・共通ソース線、  ＭＣ・・・メモリセル。
【図１】
0006042363.tif 000002
【図２】
0006042363.tif 000003
【図３】
0006042363.tif 000004
【図４】
0006042363.tif 000005
【図５】
0006042363.tif 000006
【図６】
0006042363.tif 000007
【図７】
0006042363.tif 000008
【図８】
0006042363.tif 000009
【図９】
0006042363.tif 000010
【図１０】
0006042363.tif 000011
【図１１】
0006042363.tif 000012
【図１２】
0006042363.tif 000013
【図１３】
0006042363.tif 000014
【図１４】
0006042363.tif 000015
【図１５】
0006042363.tif 000016
【図１６】
0006042363.tif 000017
【図１７】
0006042363.tif 000018
【図１８】
0006042363.tif 000019
【図１９】
0006042363.tif 000020
【図２０】
0006042363.tif 000021
【図２１】
0006042363.tif 000022
【図２２】
0006042363.tif 000023
【図２３】
0006042363.tif 000024
【図２４】
0006042363.tif 000025
【図２５】
0006042363.tif 000026
【図２６】
0006042363.tif 000027
【図２７】
0006042363.tif 000028
【図２８】
0006042363.tif 000029
【図２９】
0006042363.tif 000030