(57)【特許請求の範囲】
【請求項１】
集積回路の入力または出力（Ｉ／Ｏ）回路を複数のインターフェースブロックの１つに割り当てることと、ここにおいて、前記Ｉ／Ｏ回路が、前記集積回路以外のデバイスに結合される外部Ｉ／Ｏ回路と、前記集積回路のインターフェースロジックに結合される内部Ｉ／Ｏ回路とを備え、
各インターフェースブロックに対し、
第１の複数のＩ／Ｏ回路を前記インターフェースブロックの第１の側に、前記第１の複数のＩ／Ｏ回路から間隔が空けられた第２の複数のＩ／Ｏ回路を前記インターフェースブロックの前記第１の側の反対の前記インターフェースブロックの第２の側に設置することと、前記第１の複数のＩ／Ｏ回路および前記第２の複数のＩ／Ｏ回路の前記外部Ｉ／Ｏ回路が、前記インターフェースブロックの外郭を定義する、
前記インターフェースブロックのためのインターフェースロジックを提供することと、前記インターフェースロジックが、前記第１の複数のＩ／Ｏ回路と前記第２の複数のＩ／Ｏ回路との間に位置する領域を備え、前記領域が、前記インターフェースブロックの内郭を定義する、を備える方法であって、
前記インターフェースブロックのための前記インターフェースロジックが、前記インターフェースブロックの前記内郭においてロジックハブを備え、前記ロジックハブが、前記インターフェースブロックの前記内郭から前記インターフェースブロックの前記外郭における前記第１の複数のＩ／Ｏ回路および前記第２の複数のＩ／Ｏ回路にクロック信号を分配する最小長のクロック分配を含み、前記クロック信号が、前記インターフェースブロックの前記Ｉ／Ｏ回路への、および前記インターフェースブロックの前記Ｉ／Ｏ回路からの起動ロジックおよび取り込みロジックを駆動するためのものである、方法。
【請求項２】
各インターフェースブロックが、前記集積回路の矩形の領域を占有する、請求項１に記載の方法。
【請求項３】
各インターフェースブロックが、前記集積回路の正方形の領域を占有する、請求項１に記載の方法。
【請求項４】
少なくとも１つの前記外部Ｉ／Ｏ回路が、静電放電回路を含む、請求項１に記載の方法。
【請求項５】
前記内部Ｉ／Ｏ回路がいずれも、静電放電回路を含まない、請求項４に記載の方法。
【請求項６】
各インターフェースブロックに対し、前記インターフェースブロックの複数のＩ／Ｏ回路が、前記インターフェースブロックの軸の近くに前記Ｉ／Ｏ回路の内郭側の内郭要素を、また前記内郭側および前記軸の両方の反対に前記Ｉ／Ｏ回路の外郭側の外郭要素を備える、請求項１に記載の方法。
【請求項７】
第１のインターフェースブロックの外郭側が第２のインターフェースブロックの外郭側に隣接するように、前記複数のインターフェースブロックを配置することをさらに備える、請求項６に記載の方法。
【請求項８】
少なくとも１つのインターフェースブロックに対し、
前記インターフェースブロックの前記第１の側の前記第１の複数のＩ／Ｏ回路が、前記インターフェースブロックの軸の近くに前記Ｉ／Ｏ回路の内郭側の内郭要素を、また前記内郭側と前記軸の両方の反対に前記Ｉ／Ｏ回路の外郭側の外郭要素を備え、
前記インターフェースブロックの前記第２の側の前記第２の複数のＩ／Ｏ回路が、前記インターフェースブロックの前記軸の近くに前記Ｉ／Ｏ回路の内郭側の内郭要素を、また前記内郭側と前記軸の両方の反対に前記Ｉ／Ｏ回路の外郭側の外郭要素を備える、請求項１に記載の方法。
【請求項９】
コアロジックが、少なくとも２つの側面によって定義される領域内に設置され、前記方法は、少なくとも１つのインターフェースブロックを前記少なくとも２つの側面の各々に配置することをさらに備える、請求項１に記載の方法。
【請求項１０】
前記少なくとも２つの側面が、互いに直角である２つの側面を含む、請求項９に記載の方法。
【請求項１１】
コントロールロジックが各インターフェースブロックの軸に沿って設置され、少なくとも１つのインターフェースブロックを前記少なくとも２つの側面の各々に配置することが、第１のインターフェースブロックの軸の方位を、第２のインターフェースブロックの軸の方位に対して９０度回転させることを含む、請求項９に記載の方法。
【請求項１２】
前記第１のインターフェースブロックの前記内部Ｉ／Ｏ回路および前記外部Ｉ／Ｏ回路、ならびに前記第２のインターフェースブロックの前記内部Ｉ／Ｏ回路および前記外部Ｉ／Ｏ回路が、共通のポリ方位を有する、請求項１１に記載の方法。
【請求項１３】
前記第１のインターフェースブロックの前記内部Ｉ／Ｏ回路および前記外部Ｉ／Ｏ回路、ならびに前記第２のインターフェースブロックの前記内部Ｉ／Ｏ回路および前記外部Ｉ／Ｏ回路が、異なるポリ方位を有する、請求項１１に記載の方法。
【請求項１４】
集積回路であって、
コアロジックと、
前記コアロジックの周囲に設置された複数のインターフェースブロックと、
前記複数のインターフェースブロックの１つに割り当てられた複数の入力または出力（Ｉ／Ｏ）回路と、ここにおいて、前記Ｉ／Ｏ回路が、前記集積回路以外のデバイスに結合されるように適合された外部Ｉ／Ｏ回路と、前記集積回路に結合されるように適合された内部Ｉ／Ｏ回路とを備え、
各インターフェースブロックが、
前記インターフェースブロックの第１の側に設置された第１の複数のＩ／Ｏ回路および、前記第１の複数のＩ／Ｏ回路から間隔が空けられ、前記インターフェースブロックの前記第１の側の反対の前記インターフェースブロックの第２の側に設置された第２の複数のＩ／Ｏ回路と、前記第１の複数のＩ／Ｏ回路および前記第２の複数のＩ／Ｏ回路の前記外部Ｉ／Ｏ回路が、前記インターフェースブロックの外郭を定義する、
前記インターフェースブロックのためのインターフェースロジックと、前記インターフェースロジックが、前記第１の複数のＩ／Ｏ回路と前記第２の複数のＩ／Ｏ回路との間に位置する領域を備え、前記領域が、前記インターフェースブロックの内郭を定義する、
前記インターフェースブロックの前記内郭に位置する前記インターフェースロジックのロジックハブと、前記ロジックハブが、前記インターフェースブロックの前記内郭から前記インターフェースブロックの前記外郭における前記第１の複数のＩ／Ｏ回路および前記第２の複数のＩ／Ｏ回路にクロック信号を分配する最小長のクロック分配を含み、前記クロック信号が、前記インターフェースブロックの前記Ｉ／Ｏ回路への、および前記インターフェースブロックの前記Ｉ／Ｏ回路からの起動ロジックおよび取り込みロジックを駆動するためのものである、を含む、集積回路。
【請求項１５】
各インターフェースブロックが、前記集積回路の矩形の領域を占有する、請求項１４に記載の集積回路。
【請求項１６】
各インターフェースブロックが、前記集積回路の正方形の領域を占有する、請求項１４に記載の集積回路。
【請求項１７】
少なくとも１つの前記外部Ｉ／Ｏ回路が、静電放電回路を含む、請求項１４に記載の集積回路。
【請求項１８】
前記内部Ｉ／Ｏ回路がいずれも、静電放電回路を含まない、請求項１７に記載の集積回路。
【請求項１９】
各インターフェースブロックに対し、前記インターフェースブロックの複数のＩ／Ｏ回路が、前記インターフェースブロックの軸の近くに前記Ｉ／Ｏ回路の内郭側の内郭要素を、また前記内郭側および前記軸の両方の反対に前記Ｉ／Ｏ回路の外郭側の外郭要素を備える、請求項１４に記載の集積回路。
【請求項２０】
第１のインターフェースブロックの外郭側が第２のインターフェースブロックの外郭側に隣接するように、前記複数のインターフェースブロックが配置される、請求項１９に記載の集積回路。
【請求項２１】
少なくとも1つのインターフェースブロックに対し、
前記インターフェースブロックの前記第１の側の前記第１の複数のＩ／Ｏ回路が、前記インターフェースブロックの軸の近くに前記Ｉ／Ｏ回路の内郭側の内郭要素を、また前記内郭側と前記軸の両方の反対に前記Ｉ／Ｏ回路の外郭側の外郭要素を備え、
前記インターフェースブロックの前記第２の側の前記第２の複数のＩ／Ｏ回路が、前記インターフェースブロックの前記軸の近くに前記Ｉ／Ｏ回路の内郭側の内郭要素を、また前記内郭側と前記軸の両方の反対に前記Ｉ／Ｏ回路の外郭側の外郭要素を備える、請求項１４に記載の集積回路。
【請求項２２】
前記コアロジックが、少なくとも２つの側面によって定義される領域内に設置され、また、少なくとも1つのインターフェースブロックが前記少なくとも２つの側面の各々に配置される、請求項１４に記載の集積回路。
【請求項２３】
前記少なくとも２つの側面が、互いに直角である２つの側面を含む、請求項２２に記載の集積回路。
【請求項２４】
コントロールロジックが各インターフェースブロックの軸に沿って設置され、第１のインターフェースブロックの軸の方位が第２のインターフェースブロックの軸の方位に対して９０度回転される、請求項２２に記載の集積回路。
【請求項２５】
前記第１のインターフェースブロックの前記内部Ｉ／Ｏ回路および前記外部Ｉ／Ｏ回路、ならびに前記第２のインターフェースブロックの前記内部Ｉ／Ｏ回路および前記外部Ｉ／Ｏ回路が、共通のポリ方位を有する、請求項２４に記載の集積回路。
【請求項２６】
前記第１のインターフェースブロックの前記内部Ｉ／Ｏ回路および前記外部Ｉ／Ｏ回路、ならびに前記第２のインターフェースブロックの前記内部Ｉ／Ｏ回路および前記外部Ｉ／Ｏ回路が、異なるポリ方位を有する、請求項２４に記載の集積回路。
【発明の詳細な説明】
【関連出願】
【０００１】
[0001]本出願は、その全体が参照により本明細書に明確に組み込まれる、２０１３年３月６日に出願された「ＩＮＴＥＧＲＡＴＥＤ  ＣＩＲＣＵＩＴ  ＦＬＯＯＲＰＬＡＮ  ＦＯＲ  ＣＯＭＰＡＣＴ  ＣＬＯＣＫ  ＤＩＳＴＲＩＢＵＴＩＯＮ」と題する米国非仮出願番号第１３／７８７，６４７号の優先権を主張する。
【技術分野】
【０００２】
[0002]本開示は、一般的には、密な(dense)入力／出力要求を有する電気アセンブリに関し、より具体的には、高密度集積回路における物理的接続性を提供することに関する。
【背景技術】
【０００３】
[0003]典型的な集積回路（ＩＣ）は、システムバス、制御回路、または他のデバイスにＩＣの様々な回路要素を結合するための接続を提供するパッケージにおいて提供される。ＩＣは典型的には基板の上に設置されており、その下は、ボールグリッドアレイ（ＢＧＡ）のはんだボールの配列(array)でありうるか、または所定のパターンに配置された銅ピラー(copper pillar)の配列でありうる。プリント回路板（ＰＣＢ）またはプリント配線板（ＰＷＢ）に実装されるとき、各はんだボールまたは銅ピラーは、パッケージの電子デバイス内の電気ノードと、ＰＣＢ／ＰＷＢ上の対応する電気ノードとの間の電気的接続を提供する。したがって、パッケージがその上に実装されるＰＣＢ／ＰＷＢは、典型的には、パッケージの占有面積(footprint)と一致する端子(contact)の配列を有する。ＩＣの入力および出力回路は、一般的には、端子の配列における対応する入力および出力端子に物理的に近接するように配置される。
【０００４】
[0004]パッケージは、はんだボールまたは銅ピラーがＰＣＢ／ＰＷＢ上の対応する端子の配列と整列されるように、ＰＣＢ／ＰＷＢの表面上にパッケージを置くことによって実装されうる。このアセンブリは次に、はんだボールまたは銅ピラーを溶かすために、それによって、各はんだボールまたは銅ピラーとＰＣＢ／ＰＷＢ上の対応する端子との間の機械的および電気的接続を提供するために、リフロー炉内で加熱されうる。
【発明の概要】
【０００５】
[0005]パッケージ設計、モジュール設計、および消費者製品設計のための少ない占有面積を有する電気アセンブリ、例えば集積回路（ＩＣ）が提供される。１つの態様において、ＩＣは、コアロジックおよび、コアロジックの周囲に設置される複数のインターフェースブロックを含む。複数の入力または出力（Ｉ／Ｏ）回路が、複数のインターフェースブロックの１つに割り当てられている。Ｉ／Ｏ回路は、集積回路以外のデバイスに結合されるように適応された外部Ｉ／Ｏ回路と、集積回路に結合されるように適応された内部Ｉ／Ｏ回路とを含む。各インターフェースブロックは、インターフェースブロックの第１の側に設置された第１の複数のＩ／Ｏ回路と、インターフェースブロックの第２の側に設置された第２の複数のＩ／Ｏ回路とを含み、第２の側は第１の側とは異なる。各インターフェースブロックはまた、第１の複数のＩ／Ｏ回路と第２の複数のＩ／Ｏ回路との間の、インターフェースブロックのためのインターフェースロジックと、インターフェースブロックのＩ／Ｏ回路を形成するために起動ロジックおよび取り込みロジックを駆動する最小長のクロック分配を含む、インターフェースロジックのロジックハブとを含む。
【０００６】
[0006]別の態様では、方法は、集積回路のＩ／Ｏ回路を複数のインターフェースブロックの１つに割り当てることを含み、ここにおいて、Ｉ／Ｏ回路は、集積回路以外のデバイスに結合される外部Ｉ／Ｏ回路と、集積回路のインターフェースロジックに結合される内部Ｉ／Ｏ回路とを備える。各インターフェースブロックに対し、方法はさらに、第１の複数のＩ／Ｏ回路をインターフェースブロックの第１の側に、第２の複数のＩ／Ｏ回路をインターフェースブロックの第２の側に設置することと、第１の複数のＩ／Ｏ回路と第２の複数のＩ／Ｏ回路との間にインターフェースブロックのためのインターフェースロジックを提供することとを含み、第２の側は第１の側とは異なる。インターフェースブロックのためのインターフェースロジックは、インターフェースブロックのＩ／Ｏ回路を形成するために起動ロジックおよび取り込みロジックを駆動する最小長のクロック分配を含むロジックハブを備える。
【図面の簡単な説明】
【０００７】
【図１】ＩＣのインターフェースブロックを例証する図である。
【図２】本開示のある特定の態様に従って構成されたインターフェースブロックを例証する図である。
【図３】本開示のある特定の態様に従って構成されたＩＣを例証する図である。
【図４】コンパクトなクロック分配を可能にするために、密な物理的入力および出力のためのフロアプランを提供する方法を例証するフローチャートである。
【発明を実施するための形態】
【０００８】
[0011]添付の図面に関係して以下に述べられる詳細な説明は、様々な構成の説明として意図されるものであり、本明細書に説明される概念が実施されうる唯一の構成を表すことを意図されない。詳細な説明は、様々な概念の完全な理解を提供する目的のために具体的な詳細を含む。しかしながら、これらの概念がこれらの具体的な詳細なしに実施されうることは当業者にとって明らかであろう。いくつかの事例では、そのような概念を曖昧にすることを避けるために、周知の構造およびコンポーネントが、ブロック図形式で示される。
【０００９】
[0012]ここで、電気アセンブリ、ＩＣ、およびＩＣパッケージングのいくつかの態様が、様々な装置および方法を参照して提示されることになる。これらの装置および方法は、様々なブロック、モジュール、コンポーネント、回路、ステップ、プロセス、アルゴリズム等（まとめて「要素」と称される）によって、下記の詳細な説明において説明され、付随の図面において例証されることになる。
【００１０】
[0013]したがって、１つ以上の例示的な実施形態においては、説明される機能は、ハードウェア、ソフトウェア、ファームウェア、またはこれらの任意の組み合わせで実現されうる。ソフトウェアで実現される場合、機能は、コンピュータ可読媒体上に記憶または１つ以上の命令またはコードとして符号化されうる。コンピュータ可読媒体は、コンピュータ記憶媒体を含む。記憶媒体は、コンピュータによってアクセスされることのできる任意の利用可能な媒体でありうる。限定ではなく例として、そのようなコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥ−ＰＲＯＭ、ＣＤ−ＲＯＭもしくは他の光学ディスク記憶装置、磁気ディスク記憶装置もしくは他の磁気記憶デバイス、もしくは不揮発性メモリ、または、命令もしくはデータ構造の形式で所望のプログラムコードを搬送もしくは記憶するために使用されることができ、かつコンピュータによってアクセスされることのできる他の任意の媒体を備えることができる。本明細書において使用される場合、ディスク（disk）およびディスク（disc）は、コンパクトディスク（ＣＤ）、レーザーディスク（登録商標）、光ディスク、デジタル多目的ディスク（ＤＶＤ）、フロッピー（登録商標）ディスクおよびブルーレイディスクを含み、ここで、ディスク（disk）は通常、磁気的にデータを再生し、一方ディスク（disc）はレーザーを用いて光学的にデータを再生する。上記の組み合わせもまた、コンピュータ可読媒体の範囲内に含まれるべきである。
【００１１】
[0014]ＩＣ技術を実現する高性能デバイスに対する要求が増大するにつれて、デバイスの増大した機能性、スピードおよび携帯性に対する需要も増大している。消費者向け電子機器(consumer electronics)の増大する性能および機能性に関係して、最小占有面積、最小厚みおよび最小コストを有するアセンブリにおける、ＩＣデバイスの最高限度の機能的集積化が望まれている。しかしながら、機能性が増大するにつれて、アセンブリ内のＩＣおよび受動的電気コンポーネントの数は劇的に増大し、それゆえに、相互接続ＩＣに関する問題に起因して、より小型のアセンブリの目的を脅かしている。１つの例では、ダブルデータレートシンクロナスダイナミックランダムアクセスメモリー（ＤＤＲ  ＳＤＲＡＭ）は通常、ＤＤＲ  ＳＤＲＡＭ  ＩＣのコアロジックのデータ速度の少なくとも二倍のデータ速度をサポートしなければならないデータ経路に対し、６４ビット以上（エラー修正を有する場合は７２ビット以上）のビット幅を有する。高いデータ速度ならびに、入力および出力（Ｉ／Ｏ）の特定の物理的整列に対する需要は、ＤＤＲ設計者および他の種類のＩＣの設計者に深刻な課題をもたらしている。
【００１２】
[0015]ＩＣ設計者が直面する課題は、クロック分配に関連する問題を含む。ＳＤＲＡＭにおいて、データ記憶領域は、交互配置(interleave)されたＩ／Ｏを提供するために制御されうるいくつかのバンクに分割されてもよく、この交互配置されたＩ／Ｏは、コアロジックおよびデータ記憶装置が、外部のシステムバスにＩ／Ｏが提供したより低い周波数で動作できるようにする。ＤＤＲ  ＳＤＲＡＭが適正に動作するために、典型的には入力Ｉ／Ｏクロック間での、またコアロジッククロックとの、厳密な同期が必要である。Ｉ／Ｏは典型的には、ＩＣのボールグリッドアレイ（ＢＧＡ）または銅ピラーバンプの物理的レイアウトで整列され、結果として、クロック信号の周波数に対して（例えば、１０ギガヘルツの信号は約３センチメートルの波長を有する）、またクロック信号を搬送する伝送線の幅に対して測定されたとき、長距離にわたるクロック信号の伝送が必要となる細長い物理的構造になる。増大したジッタを引き起こす可能性のある、より長い伝送線に伴って増大したインピーダンスを補償するために、一般に、追加の回路構成が必要である。
【００１３】
[0016]本開示の一態様において、低減されたクロック分配全長(span)のクロックツリーを使用して密な物理的Ｉ／ＯをＩＣ上に提供するための方法および構造は、回路の複雑性を減少させ、より高い周波数クロッキングの集中型分配を可能にする一方で、クロックジッタを減少させうる。方法および構造のある特定の態様は、電子回路の総数を減少させる一方で、設計者が、システム定義の物理的Ｉ／Ｏレイアウト要求を、ダイまたはＩＣチップ上に提供されたＩ／Ｏ回路構成と、より厳密に合致させることを可能にする。
【００１４】
[0017]図１は、コアロジック１０６に隣接したＰＣＢ１０４上に実装されるＩＣ１０２を例証する図１００である。ＩＣ１０２は、薄いＩ／Ｏ回路１１０の長い並び(row)から形成される従来型の物理的Ｉ／Ｏ部１０８および、インターフェースロジック１１２を含む。Ｉ／Ｏ部１０８は、ＢＧＡレイアウトまたは銅ピラーレイアウトなどの電気的接続要素配列（図示せず）とＩ／Ｏ回路１１０を整列させるために、基板（図示せず）上に位置付けられる。図１において、電気的接続要素配列は、ＩＣ１０２の下面にあり、それゆえに見えていない。Ｉ／Ｏ回路１１０の長い配置に起因して、物理的Ｉ／Ｏ部１０８に対するクロック分配１１４も比較的長い。このように、クロックは典型的には、より大きい力で駆動されなければならず、Ｉ／Ｏ回路１０８間で伝送されるクロック信号の位相、遅延、および他の歪みを補償するために追加の回路が必要となりうる。
【００１５】
[0018]図２は、コンパクトなクロックツリーを使用してＩ／Ｏ回路のための物理的Ｉ／Ｏを提供するため、また、それによりＩＣにおけるクロックスキューを減少させるために、ＩＣ設計において採用されうるインターフェースブロック２０２の例を例証する図２００である。インターフェースブロック２０２は、特定用途向け集積回路（ＡＳＩＣ）設計において使用可能な、事前定義されたセルとして提供されうる。描写される例において、インターフェースブロック２０２は、インターフェースブロック２０２の第１の側２０６に設置された第１の複数のＩ／Ｏ回路２０４および、インターフェースブロック２０２の第２の側２１０に設置された第２の複数のＩ／Ｏ回路２０８を備えるウイング(wing)を有する「バタフライ」構成を有する。第１の側２０６は第２の側２１０とは異なる。第１および第２の複数のＩ／Ｏ回路２０４、２０８はそれゆえに、インターフェースブロック２０２の両側の２つの列２１２、２１４に配置され、また、第１および第２の複数のＩ／Ｏ回路２０４、２０８の間に位置するインターフェースロジック２１６を備えるボディによって区切られる。
【００１６】
[0019]典型的には、列２１２、２１４の少なくとも１つのＩ／Ｏ回路２０４、２０８は、ＩＣに提供される入力信号に応答する、および／またはＩＣの出力信号を伝送するように構成された、ラインドライバ、電圧シフタ、バッファおよびゲートロジックなどのＩ／Ｏ要素を備える。１つの例において、インターフェースブロック２０２は、ダブルデータレートシンクロナスダイナミックランダムアクセスメモリ（ＤＤＲ  ＳＤＲＡＭ）に伝送されたアドレス信号を受信するように構成されうる。
【００１７】
[0020]Ｉ／Ｏ回路２０４、２０８のＩ／Ｏ要素は、インターフェースロジック２１６またはＩＣ以外のデバイスのいずれかに結合される。ＩＣ以外のデバイスに結合されたＩ／Ｏ要素は、本明細書において「外郭(exterior)Ｉ／Ｏ要素」と称される。より具体的には、外郭Ｉ／Ｏ要素は、ＩＣとは違う別個のデバイスに、例えば銅ピラーを介して、電気的に接続されうるか、または別個のデバイスから信号を受信するように、および／または違うデバイスに信号を伝送するように構成されうる。ＩＣに結合されたＩ／Ｏ要素は、「内部(internal)Ｉ／Ｏ要素」と称される。Ｉ／Ｏ回路２０４、２０８自体が、内郭(interior)側と外郭側に分岐されうる。例を挙げると、第１の列２１２の第１の複数のＩ／Ｏ回路２０４の各々が、内郭要素が存在する内郭側２２４および、外郭要素が存在する外郭側２２６を有しうる。内郭側２２４および外郭側２２６は、インターフェースブロック２０２の中心軸２３０を基準としており、内郭側の方が軸に近い。同じように、第２の列２１４の第２の複数のＩ／Ｏ回路２０８の各々が、内郭側２３２および外郭側２３４を有しうる。第１および第２の列のＩ／Ｏ回路の内郭側および外郭側のそれぞれの配置を考慮すると、第１の列のＩ／Ｏ回路の内郭／外郭配置は、第２の列のＩ／Ｏ回路の内郭／外郭配置の鏡像であると説明しうる。この鏡像関係は、例えば内郭側／外郭側というＩ／Ｏ回路形状(geography)に対するものであり、必ずしも内郭側／外郭側に関連するＩ／Ｏ要素の機能性に対するものではない。例を挙げると、第１の列２１２の第１のＩ／Ｏ回路２０４の外郭側２２６におけるＩ／Ｏ要素は、第２の列２１４の第２のＩ／Ｏ回路２０８の外郭側２３４におけるＩ／Ｏ要素と同型でなくてもよい。
【００１８】
[0021]インターフェースロジック２１６は、Ｉ／Ｏ回路への、またＩ／Ｏ回路からの起動(launch)ロジックおよび取り込み(capture)ロジックを駆動する最小長のクロック分配２２２を含むロジックハブ２３６を含む。クロック分配２２２は、図１に示すクロック分配に対する最小長である。この最小長は、Ｉ／Ｏ回路２０４、２０８のバタフライ配置に起因して可能となる。インターフェースブロック２０２が、共通クロックにタイミングを合わせたデータ信号を有するシンクロナスであることを考慮すると、「起動ロジック」は、データ信号が共通クロック端に対して（比較的に）同時に生成されることを保証する。データ信号間のスキューを最小限に抑えることは、高周波数のために重要である。短く均衡の取れたクロック分配は、データ信号間における最小限のスキューを許す(allow for)。同様に、「取り込みロジック」は、データ信号が同時にサンプリングされることを保証する。
【００１９】
[0022]インターフェースロジック２１６の少なくとも一部は、アドレス信号を調整するように、また列２１２、２１４のＩ／Ｏ回路２０４、２０８の動作の他の態様を制御するように構成されうる。例を挙げると、インターフェースブロック２０２は、多重化信号および／または双方向信号を含みうるデータ信号を処理するように構成されてもよく、またインターフェースロジック２１６は、１つ以上のシステムクロックに基づいてインターフェースブロック２０２の動作を制御してもよい。
【００２０】
[0023]インターフェースロジック２１６は、ＩＣのコアロジック２２０によって提供されるタイミング信号および、Ｉ／Ｏ回路２０４、２０８を制御しそれに応答する多様なロジック機能のうち任意のものを行いうる。インターフェースロジック２１６は、（Ｉ／Ｏパワードメインからコアロジックパワードメインへの）電圧レベル変換回路、クロック生成、２逓倍(doubling)、分周(dividing)等および、アナログおよび／またはデジタル回路の何らかの組み合わせで実現されうる他の機能を備えうる。
【００２１】
[0024]タイミング信号および制御信号は、ロジックハブ２３６を通じて、コアロジック２２０とインターフェースロジック２１６との間で交換されうる。タイミング信号は、１つ以上のクロック信号を含んでもよく、バタフライインターフェースブロック２０２のコンパクトな性質は、図１に示されるような、従来の細長いクロック分配に対して、ＩＣのクロックツリーの物理的長さを最小限に抑えることができる。短いクロック分配２２２は、図２に示されるように、Ｉ／Ｏ回路２０４、２０８がインターフェースブロック２０２に配置されるときに使用されうる。
【００２２】
[0025]１つの例において、各列２１２、２１４は、本明細書において１対のバイトウイング(byte wings)と称されうるような、「バタフライセル」２０２のインターフェースロジック２１６に取り付けられたものにおいて、８つのＩ／Ｏ回路２０４、２０８を備えうる。別の例においては、４つのＩ／Ｏ回路２０４、２０８が各列２１２、２１４において提供されうる。各列２１２、２１４のＩ／Ｏ回路２０４、２０８の数は、典型的には、特定用途向け要求に基づいて選択され、また、インターフェースブロック２０２および／または個別のＩ／Ｏ回路２０４、２０８によって行われる機能に基づいて選択されうる。それぞれの列２１２におけるＩ／Ｏ回路２０４の数は、必ずしもそれぞれの列２１４におけるＩ／Ｏ回路２０８の数と同一でなくてもよい。
【００２３】
[0026]Ｉ／Ｏ回路２０４、２０８は異なる型であってもよく、また、１つ以上の機能を行う回路を含んでいてもよい。第１の型のＩ／Ｏ回路は、レベルシフト回路および静電放電（ＥＳＤ）回路を備えてもよく、また、パッドまたは外部回路基板もしくはチップキャリア等への他の接続を通じて、ＩＣの入力または出力信号を駆動するように展開(deploy)されてもよい。第２の型のＩ／Ｏ回路は、ＩＣのコアロジック２２０のロジック要素とインターフェースで接続する(interface with)ように構成された回路を備えうる。ＩＣのコアロジック２２０が、著しく異なる電圧レベルの信号を使用して動作しうること、および、インターフェースブロック２０２の１つ以上のＩ／Ｏ回路要素２０４、２０８を通じて受信または伝送されたＩ／Ｏ信号を処理するロジックと著しく異なるクロック速度でクロック(clock)されうることが認識されるであろう。ある特定の Ｉ／Ｏ回路は、一方向的でありうるインターフェース制御信号のために使用されてもよく、一方で他のＩ／Ｏ回路は、データ転送目的のために採用されてもよく、双方向的でありうる。
【００２４】
[0027]図３は、コアロジック３０８に対して配置された第１、第２および第３のインターフェースブロック３０２、３０４、３０６を含むＩＣの物理的インターフェースの一部分を例証する図３００である。インターフェースブロック３０２、３０４、３０６は図２のインターフェースブロック２０２と同様である。各インターフェースブロック３０２、３０４、３０６は、中心に位置するインターフェースロジック３３２、３３４、３３６を有し、その一部分はコアロジック３０８と境界を共有する。列３１２、３１４、３２２、３２４、３１６および３２６のＩ／Ｏ回路の具体的な機能割り当ては、Ｉ／Ｏパッドの位置をＩ／Ｏ回路と一致させるように定義されうる。バタフライインターフェースブロック３０２、３０４および３０６の使用は、クロックツリーの物理的長さを大幅に減少できることが認識されるであろう。
【００２５】
[0028]ある特定の態様によれば、各インターフェースブロック３０２、３０４、３０６の幾何学的配置(geometry)および／または内部配置は、１つ以上のその他のインターフェースブロック３０２、３０４、３０６とは異なりうる。例を挙げると、第１のインターフェースブロック３０２は、コアロジック３０８とインターフェースロジック３３２、３３４、３３６との間の隣接境界を提供するために、第２および第３のインターフェースブロック３０４、３０６の軸３４４、３４６に対して実質的に直角である軸３４２に沿って方位が定められ(be oriented)うる。
【００２６】
[0029]いくつかの実施形態では、第２および第３のインターフェースブロック３０４、３０６に適用されるのと同じ製作プロセスを第１のインターフェースブロック３０２に適用しうる一方で、例えば要素３２８、３４８といったＩ／Ｏ回路の方位(orientation)、およびＩ／Ｏ回路３２８，３４８の回路要素の対応する内郭／外部(external)配置を、望む通りの整列に維持しうる。例を挙げると、ポリシリコン要素の方位（ポリ方位）は、Ｉ／Ｏ回路３２８、３４８の両方のＩ／Ｏ要素に対し、各Ｉ／Ｏ回路を一定数の(a number of)相互接続された正方形部分から作成することによって、同一でありうる。
【００２７】
[0030]いくつかの実施形態において、隣接するインターフェースブロックのＩ／Ｏ回路の隣接する列は、同型または同様の型の外部(external)Ｉ／Ｏ要素を備えうる。１つの例において、第１のインターフェースブロック３０４および第２のインターフェースブロック３０６は、第１のインターフェースブロックの左の列３２４の外部側３５０が第２のインターフェースブロック３０６の右列３２６の外部側３５２に隣接するように配置される。これらの外部側３５０、３５２は、ＥＳＤ保護されており、かつ高電圧および／または高周波数レベルで動作するＩ／Ｏ要素を備えうる。同型のＩ／Ｏ要素のごく近接した展開(deployment)は、共有パワーレールを通じた電力の提供および／または電力供給源のＥＳＤ保護などの、共有要素の使用を通じて、製造プロセス効率における改善を導きうる。
【００２８】
[0031]クロック分配、電力供給分配、およびコアロジックを用いた他の信号の分配は、本明細書に説明されたインターフェースブロック３０２、３０４、３０６を使用して簡略化できることが認識されるであろう。各インターフェースブロック３０２、３０４、ａ３０６に関連する最大伝送路長は標準化および／または制御されることができ、回路設計の急速な開発(development)を可能にする。とりわけ、各インターフェースブロック３０２、３０４、３０６の機能および応答は特徴化されることができ、その結果、レイアウトのある特定の態様は自動化されうる。さらに、インターフェースブロック３０２、３０４、３０６の構成は、はんだボールおよび／または銅ポストを受ける(receive)パッドにごく近接したＩ／Ｏ回路のポジショニングを提供し(provide for)、それによって、相互接続の複雑性を減少させる。１つ以上のインターフェースブロック３０２、３０４、３０６は、必要に応じてシリコン貫通ビア（ＴＳＶ）に隣接して、またはその周りに設置されることができる。さらにまた、オンチップおよび／またはチップキャリアの相互接続を減少させるために、Ｉ／Ｏ端子の代替の配置が採用されうる。
【００２９】
[0032]図４を参照して、ＩＣ内に最適化されたクロック分配を可能にするフロアプランを提供するための方法が提示される。ステップ４０２では、ＩＣのＩ／Ｏ回路３１２、３１４、３１６、３２２、３２４、３２６が複数のインターフェースブロックの１つに割り当てられる。Ｉ／Ｏ回路３１２、３１４、３１６、３２２、３２４、３２６は、ＩＣ以外のデバイスに結合された外部Ｉ／Ｏ回路および、ＩＣのインターフェースロジック３３２、３３４、３３６に結合された内部Ｉ／Ｏ回路を含む。Ｉ／Ｏ回路３１２、３１４、３１６、３２２、３２４、３２６は、ＩＣに提供された入力信号に応答し、および／またはＩＣの出力信号を送信するように構成されたラインドライバ、電圧シフタ、バッファおよびゲートロジックなどのＩ／Ｏ要素を含みうる。
【００３０】
[0033]ステップ４０４では、各インターフェースブロック３０２、３０４、３０６に対し、第１の複数のＩ／Ｏ回路が、インターフェースブロックの第１の側、例えば左側または右側に設置され、第２の複数のＩ／Ｏ回路がインターフェースブロックの第２の側に設置される。インターフェースブロックの第２の側は、第１の側とは異なり、１つの構成においては、インターフェースブロック３０２、３０４、３０６の中心軸に対して第１の側の反対(opposite)である。
【００３１】
[0034]ステップ４０６では、各インターフェースブロック３０２、３０４、３０６に対し、インターフェースロジック３３２、３３４、３３６が、第１の複数のＩ／Ｏ回路と第２の複数のＩ／Ｏ回路との間に提供される。インターフェースロジック３３２、３３４、３３６は、最小長のクロック分配を含むロジックハブ３５４、３５６、３５８を含む。ステップ４０８では、各インターフェースブロックに対し、インターフェースブロック３０２、３０４、３０６の起動ロジックおよび取り込みロジックが、クロック分配を含むインターフェースロジックのロジックハブ３５４、３５６、３５８を使用してインターフェースブロックのＩ／Ｏ回路３２８、３４８を形成するために駆動される。
【００３２】
[0035]いくつかの実施形態においては、各インターフェースブロック３０２、３０４、３０６がＩＣの実質的に矩形の領域を占有する。各インターフェースブロック３０２、３０４、３０６は、実質的に正方形の領域を占有しうる。いくつかの実施形態においては、インターフェースブロック２０２の複数のＩ／Ｏ回路２０４、２０８が、インターフェースブロックの軸の近くにＩ／Ｏ回路の内郭側の内郭要素２２４、２３２を、内郭側および軸の両方の反対にＩ／Ｏ回路の外郭側の外郭要素２２６、２３４を含みうる。複数のインターフェースブロックは、第１のインターフェースブロックの外郭側が第２のインターフェースブロックの外郭側に隣接するように、図３に示すように配置されうる。
【００３３】
[0036]いくつかの構成では、インターフェースブロック２０２は、インターフェースブロックの第１の側２０６に第１の複数のＩ／Ｏ回路２０４を含み、これらは、インターフェースブロックの軸２３０の近くにＩ／Ｏ回路の内郭側の内郭要素２２４を含み、また、内部側と軸の両方の反対にＩ／Ｏ回路の外郭側の外郭要素２２６を含む。インターフェースブロック２０２はまた、インターフェースブロックの第２の側２１０に第２の複数のＩ／Ｏ回路２０４を含んでもよく、これらは、インターフェースブロックの軸２３０の近くにＩ／Ｏ回路の内郭側の内郭要素２３２を含み、また、内部側と軸の両方の反対にＩ／Ｏ回路の外郭側の外郭要素２３４を含む。
【００３４】
[0037]いくつかの実施形態では、コアロジック３０８は、少なくとも２つの周辺側面によって定義される領域内に設置される。少なくとも１つのインターフェースブロック３０２、３０４、３０６が、少なくとも２つの側面の各々に配置される。少なくとも２つの側面は、互いに実質的に直角である２つの側面を含みうる。制御ロジック３０８は各インターフェースブロックの軸に沿って設置されうる。少なくとも１つのインターフェースブロックが、第１のインターフェースブロックの軸の方位を第２のインターフェースブロックの軸の方位に対して９０度回転させることによって、少なくとも２つの側面の各々に配置されうる。第１および第２のインターフェースブロックの入力回路および出力回路は、同じまたは異なるポリ方位を有しうる。
【００３５】
[0038]開示されたプロセスにおけるステップの具体的な順番または階層は、例示的な手法の例証であるということが理解される。設計選好に基づいて、プロセスにおけるステップの具体的な順番または階層が再配置されうるということが理解される。さらに、いくつかのステップは、組み合わされるか、または省略されうる。付随の方法の請求項は、様々なステップの要素をサンプルの順番で提示するものであり、提示された具体的な順番または階層に限定されることを意図するものではない。
【００３６】
[0039]先の説明は、任意の当業者が、本明細書に説明された様々な態様を実施することを可能にするように提供される。これらの態様への様々な変更は、当業者に容易に明らかであり、本明細書に定義された包括的な原理は、他の態様に適用されうる。それゆえ、特許請求の範囲は、本明細書に示された態様に限定されることを意図するものではなく、特許請求の範囲における文言と一致する全範囲を付与されるべきものであり、単数形での要素への言及は、そのように具体的に記述されない限り、「１つおよび１つのみ」を意味することは意図せず、「１つ以上」を意味するものとする。そうでないと具体的に記述されない限り、「何らかの／いくつかの」という用語は、１つ以上を指す。当業者に周知の、または後に周知となる、本開示を通して説明される様々な態様の要素と構造的および機能的に同等なものは全て、参照によって本明細書に明確に組み込まれ、特許請求の範囲に包含されるよう意図される。さらに、本明細書に開示したいかなるものも、その開示が特許
請求の範囲に明示的に記載されているか否かに関わらず、公に捧げられることは意図されていない。いかなる請求項の要素も、その要素が「〜のための手段」という表現を使用して明確に記載されない限り、ミーンズプラスファンクションとして解釈されるべきではない。
以下に、出願当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
集積回路の入力または出力（Ｉ／Ｏ）回路を複数のインターフェースブロックの１つに割り当てることと、ここにおいて、前記Ｉ／Ｏ回路が、前記集積回路以外のデバイスに結合される外部Ｉ／Ｏ回路と、前記集積回路のインターフェースロジックに結合される内部Ｉ／Ｏ回路とを備え、
各インターフェースブロックに対し、
第１の複数のＩ／Ｏ回路を前記インターフェースブロックの第１の側に、第２の複数のＩ／Ｏ回路を前記インターフェースブロックの第２の側に設置することと、前記第２の側が前記第１の側とは異なり、
前記第１の複数のＩ／Ｏ回路と前記第２の複数のＩ／Ｏ回路との間に前記インターフェースブロックのためのインターフェースロジックを提供することとを備える方法であって、
前記インターフェースブロックのための前記インターフェースロジックが、前記インターフェースブロックの前記Ｉ／Ｏ回路を形成するために起動ロジックおよび取り込みロジックを駆動する最小長のクロック分配を含むロジックハブを備える、方法。
［Ｃ２］
各インターフェースブロックが、前記集積回路の実質的に矩形の領域を占有する、Ｃ１に記載の方法。
［Ｃ３］
各インターフェースブロックが、前記集積回路の実質的に正方形の領域を占有する、Ｃ１に記載の方法。
［Ｃ４］
少なくとも１つの前記外部Ｉ／Ｏ回路が、静電放電回路を含む、Ｃ１に記載の方法。
［Ｃ５］
前記内部Ｉ／Ｏ回路がいずれも、静電放電回路を含まない、Ｃ４に記載の方法。
［Ｃ６］
各インターフェースブロックに対し、前記インターフェースブロックの複数のＩ／Ｏ回路が、前記インターフェースブロックの軸の近くに前記Ｉ／Ｏ回路の内郭側の内郭要素を、また前記内郭側および前記軸の両方の反対に前記Ｉ／Ｏ回路の外郭側の外郭要素を備える、Ｃ１に記載の方法。
［Ｃ７］
第１のインターフェースブロックの外郭側が第２のインターフェースブロックの外郭側に隣接するように、前記複数のインターフェースブロックを配置することをさらに備える、Ｃ６に記載の方法。
［Ｃ８］
少なくとも１つのインターフェースブロックに対し、
前記インターフェースブロックの前記第１の側の前記第１の複数のＩ／Ｏ回路が、前記インターフェースブロックの軸の近くに前記Ｉ／Ｏ回路の内郭側の内郭要素を、また前記内部側と前記軸の両方の反対に前記Ｉ／Ｏ回路の外郭側の外郭要素を備え、
前記インターフェースブロックの前記第２の側の前記第２の複数のＩ／Ｏ回路が、前記インターフェースブロックの前記軸の近くに前記Ｉ／Ｏ回路の内郭側の内郭要素を、前記内部側と前記軸の両方の反対に前記Ｉ／Ｏ回路の外郭側の外郭要素を備える、Ｃ１に記載の方法。
［Ｃ９］
前記コアロジックが、少なくとも２つの側面によって定義される領域内に設置され、また、少なくとも１つのインターフェースブロックを前記少なくとも２つの側面の各々に配置することをさらに備える、Ｃ１に記載の方法。
［Ｃ１０］
前記少なくとも２つの側面が、互いに実質的に直角である２つの側面を含む、Ｃ９に記載の方法。
［Ｃ１１］
コントロールロジックが各インターフェースブロックの軸に沿って設置され、少なくとも１つのインターフェースブロックを前記少なくとも２つの側面の各々に配置することが、第１のインターフェースブロックの軸の方位を、第２のインターフェースブロックの軸の方位に対して９０度回転させることを含む、Ｃ９に記載の方法。
［Ｃ１２］
前記第１のインターフェースブロックの前記内部Ｉ／Ｏ回路および前記外部Ｉ／Ｏ回路、ならびに前記第２のインターフェースブロックの前記内部Ｉ／Ｏ回路および前記外部Ｉ／Ｏ回路が、共通のポリ方位を有する、Ｃ１１に記載の方法。
［Ｃ１３］
前記第１のインターフェースブロックの前記内部Ｉ／Ｏ回路および前記外部Ｉ／Ｏ回路、ならびに前記第２のインターフェースブロックの前記内部Ｉ／Ｏ回路および前記外部Ｉ／Ｏ回路が、異なるポリ方位を有する、Ｃ１１に記載の方法。
［Ｃ１４］
集積回路であって、
コアロジックと、
前記コアロジックの周囲に設置された複数のインターフェースブロックと、
前記複数のインターフェースブロックの１つに割り当てられた複数の入力または出力（Ｉ／Ｏ）回路と、ここにおいて、前記Ｉ／Ｏ回路が、前記集積回路以外のデバイスに結合されるように適合された外部Ｉ／Ｏ回路と、前記集積回路に結合されるように適合された内部Ｉ／Ｏ回路とを備え、
各インターフェースブロックが、
前記インターフェースブロックの第１の側に設置された第１の複数のＩ／Ｏ回路および、前記インターフェースブロックの第２の側に設置された第２の複数のＩ／Ｏ回路と、前記第２の側が前記第１の側とは異なり、
前記第１の複数のＩ／Ｏ回路および前記第２の複数のＩ／Ｏ回路との間の、前記インターフェースブロックのためのインターフェースロジックと、
前記インターフェースブロックの前記Ｉ／Ｏ回路を形成するために起動ロジックおよび取り込みロジックを駆動する最小長のクロック分配を含む、前記インターフェースロジックのロジックハブとを含む、集積回路。
［Ｃ１５］
各インターフェースブロックが、前記集積回路の実質的に矩形の領域を占有する、Ｃ１４に記載の集積回路。
［Ｃ１６］
各インターフェースブロックが、前記集積回路の実質的に正方形の領域を占有する、Ｃ１４に記載の集積回路。
［Ｃ１７］
少なくとも１つの前記外部Ｉ／Ｏ回路が、静電放電回路を含む、Ｃ１４に記載の集積回路。
［Ｃ１８］
前記内部Ｉ／Ｏ回路がいずれも、静電放電回路を含まない、Ｃ１７に記載の集積回路。
［Ｃ１９］
各インターフェースブロックに対し、前記インターフェースブロックの複数のＩ／Ｏ回路が、前記インターフェースブロックの軸の近くに前記Ｉ／Ｏ回路の内郭側の内郭要素を、また前記内郭側および前記軸の両方の反対に前記Ｉ／Ｏ回路の外郭側の外郭要素を備える、Ｃ１４に記載の集積回路。
［Ｃ２０］
第１のインターフェースブロックの外郭側が第２のインターフェースブロックの外郭側に隣接するように、前記複数のインターフェースブロックが配置される、Ｃ１９に記載の集積回路。
［Ｃ２１］
少なくとも1つのインターフェースブロックに対し、
前記インターフェースブロックの前記第１の側の前記第１の複数のＩ／Ｏ回路が、前記インターフェースブロックの軸の近くに前記Ｉ／Ｏ回路の内郭側の内郭要素を、前記内部側と前記軸の両方の反対に前記Ｉ／Ｏ回路の外郭側の外郭要素を備え、
前記インターフェースブロックの前記第２の側の前記第２の複数のＩ／Ｏ回路が、前記インターフェースブロックの前記軸の近くに前記Ｉ／Ｏ回路の内郭側の内郭要素を、前記内部側と前記軸の両方の反対に前記Ｉ／Ｏ回路の外郭側の外郭要素を備える、Ｃ１４に記載の集積回路。
［Ｃ２２］
前記コアロジックが、少なくとも２つの側面によって定義される領域内に設置され、また、少なくとも1つのインターフェースブロックが前記少なくとも２つの側面の各々に配置される、Ｃ１４に記載の集積回路。
［Ｃ２３］
前記少なくとも２つの側面が、互いに実質的に直角である２つの側面を含む、Ｃ２２に記載の集積回路。
［Ｃ２４］
コントロールロジックが各インターフェースブロックの軸に沿って設置され、第１のインターフェースブロックの軸の方位が第２のインターフェースブロックの軸の方位に対して９０度回転される、Ｃ２２に記載の集積回路。
［Ｃ２５］
前記第１のインターフェースブロックの前記内部Ｉ／Ｏ回路および前記外部Ｉ／Ｏ回路、ならびに前記第２のインターフェースブロックの前記内部Ｉ／Ｏ回路および前記外部Ｉ／Ｏ回路が、共通のポリ方位を有する、Ｃ２４に記載の集積回路。
［Ｃ２６］
前記第１のインターフェースブロックの前記内部Ｉ／Ｏ回路および前記外部Ｉ／Ｏ回路、ならびに前記第２のインターフェースブロックの前記内部Ｉ／Ｏ回路および前記外部Ｉ／Ｏ回路が、異なるポリ方位を有する、Ｃ２４に記載の集積回路。
【図１】
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【図２】
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【図３】
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【図４】
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