(57)【特許請求の範囲】
【請求項１】
第１の電極層と第２の電極層とを間隔をあけて形成し、
前記第１の電極層と重なる第１の領域と、前記第２の電極層と重なる第２の領域と、前記第１の電極層と前記第２の電極層との間の領域と重なる第３の領域と、を有するように、酸化物半導体層を形成し、
前記酸化物半導体層上に、ゲート絶縁層を形成し、
前記第３の領域と重なる領域を有するように、前記ゲート絶縁層上に、ゲート電極層を形成し、
前記ゲート電極層上に、絶縁層を形成し、
第１のマスクを用いて、前記絶縁層及び前記ゲート絶縁層をエッチングして、前記第１の領域に達する第１の開口を形成し、
第２のマスクを用いて、前記絶縁層及び前記ゲート絶縁層をエッチングして、前記第２の領域に達する第２の開口を形成し、
前記第１の開口及び前記第２の開口を埋め込むように、前記絶縁層上に、導電膜を形成し、
前記導電膜に研磨処理を行うことにより、前記絶縁層上に設けられた前記導電膜を除去して、前記第１の開口に第３の電極層を形成し、前記第２の開口に第４の電極層を形成し、
前記第３の電極層上にソース配線層を形成し、前記第４の電極層上にドレイン配線層を形成する半導体装置の作製方法であって、
トランジスタのチャネル長方向において、前記第３の導電層と前記第４の導電層との距離は、前記ソース配線層と前記ドレイン配線層との距離よりも小さい半導体装置の作製方法。
【請求項２】
請求項１において、
前記第１の電極層及び前記第２の電極層は、酸化物半導体材料を用いて形成される半導体装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
開示する発明は、半導体装置及びその作製方法に関する。
【０００２】
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、発光表示装置、半導体回路及び電子機器は全て半導体装置である。
【背景技術】
【０００３】
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（単に表示装置とも表記する）のような半導体電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
【０００４】
例えば、酸化物半導体として、酸化亜鉛、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物を用いてトランジスタを作製し、表示装置の画素のスイッチング素子などに用いる技術が特許文献１及び特許文献２で開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−１２３８６１号公報
【特許文献２】特開２００７−９６０５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、トランジスタの動作の高速化、トランジスタの低消費電力化、高集積化等を達成するためにはトランジスタの微細化が必須である。
【０００７】
より高性能な半導体装置を実現するため、微細化されたトランジスタのオン特性（例えば、オン電流や電界効果移動度）を向上させて、半導体装置の高速応答、高速駆動を実現する構成およびその作製方法を提供することを目的の一とする。
【０００８】
また、トランジスタの微細化に伴って作製工程における歩留まりの低下が懸念される。
【０００９】
また、微細な構造であっても高い電気特性を有するトランジスタを歩留まりよく提供することを目的の一とする。
【００１０】
また、該トランジスタを含む半導体装置においても、高性能化、高信頼性化、及び高生産化を達成することを目的の一とする。
【課題を解決するための手段】
【００１１】
開示する発明の一態様では、酸化物半導体層と電気的に接続するソース電極層及びドレイン電極層が、酸化物半導体層上のゲート絶縁層及び絶縁層の開口を埋め込むように設けられており、ソース電極層を設けるための開口とドレイン電極層を設けるための開口は、それぞれ異なるマスクを用いた個別のエッチング処理によって形成される。これにより、ソース電極層（またはドレイン電極層）と酸化物半導体層が接する領域と、ゲート電極層との距離を十分に縮小することができる。また、ソース電極層またはドレイン電極層は、開口を埋め込むように絶縁層上に導電膜を形成し、絶縁層上の導電膜を研磨（切削、研削）して除去することで形成される。研磨（切削、研削）方法としては化学的機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）処理を好適に用いることができる。
【００１２】
また、開示する発明の一態様では、酸化物半導体層は、第１の低抵抗領域、第２の低抵抗領域および第１の低抵抗領域と第２の低抵抗領域に挟まれたチャネル形成領域を含んでおり、第１の低抵抗領域または第２の低抵抗領域はトランジスタのソース領域またはドレイン領域として機能する。さらに、酸化物半導体層の下に第１の電極層と第２の電極層が設けられ、第１の低抵抗領域は、少なくとも第１の電極層の一部と接し、第２の低抵抗領域は、少なくとも第２の電極層の一部と接する。このように第１の電極層および第２の電極層を設けることにより、トランジスタのソース領域およびドレイン領域の厚膜化が図られるので、トランジスタのソース領域およびドレイン領域における抵抗を低減することができる。より具体的には、例えば以下の構成とすることができる。
【００１３】
開示する発明の一態様は、絶縁表面上に第１の電極層および第２の電極層を形成し、第１の電極層および第２の電極層上に酸化物半導体層を形成し、酸化物半導体層上にゲート絶縁層を形成し、ゲート絶縁層を介して酸化物半導体層上に、第１の電極層と第２の電極層の間に重畳するようにゲート電極層を形成し、ゲート電極層をマスクとして、酸化物半導体層に不純物を導入し、酸化物半導体層に自己整合的に、少なくとも第１の電極層の一部と重畳する第１の低抵抗領域、少なくとも第２の電極層の一部と重畳する第２の低抵抗領域、及び第１の低抵抗領域と第２の低抵抗領域に挟まれたチャネル形成領域を形成し、ゲート電極層上に絶縁層を形成し、第１のマスクを用いて、絶縁層及びゲート絶縁層をエッチングして、第１の低抵抗領域に達する第１の開口を形成し、第２のマスクを用いて、絶縁層及びゲート絶縁層をエッチングして、第２の低抵抗領域に達する第２の開口を形成し、第１の開口及び第２の開口を埋め込むように絶縁層上に導電膜を形成し、導電膜に研磨処理を行うことにより、絶縁層上に設けられた導電膜を除去して、第１の開口または第２の開口にソース電極層またはドレイン電極層を形成し、ソース電極層またはドレイン電極層上に、ソース配線層またはドレイン配線層を形成する半導体装置の作製方法である。
【００１４】
また、開示する発明の他の一態様は、絶縁表面上に第１の電極層および第２の電極層を形成し、第１の電極層および第２の電極層上に下地絶縁層を形成し、下地絶縁層に研磨処理を行って第１の電極層および第２の電極層の上面を露出させ、下地絶縁層、第１の電極層および第２の電極層上に酸化物半導体層を形成し、酸化物半導体層上にゲート絶縁層を形成し、ゲート絶縁層を介して酸化物半導体層上に、第１の電極層と第２の電極層の間に重畳するようにゲート電極層を形成し、ゲート電極層をマスクとして、酸化物半導体層に不純物を導入し、酸化物半導体層に自己整合的に、少なくとも第１の電極層の一部と重畳する第１の低抵抗領域、少なくとも第２の電極層の一部と重畳する第２の低抵抗領域、及び第１の低抵抗領域と第２の低抵抗領域に挟まれたチャネル形成領域を形成し、ゲート電極層上に絶縁層を形成し、第１のマスクを用いて、絶縁層及びゲート絶縁層をエッチングして、第１の低抵抗領域に達する第１の開口を形成し、第２のマスクを用いて、絶縁層及びゲート絶縁層をエッチングして、第２の低抵抗領域に達する第２の開口を形成し、第１の開口及び第２の開口を埋め込むように絶縁層上に導電膜を形成し、導電膜に研磨処理を行うことにより、絶縁層上に設けられた導電膜を除去して、第１の開口または第２の開口にソース電極層またはドレイン電極層を形成し、ソース電極層またはドレイン電極層上に、ソース配線層またはドレイン配線層を形成する半導体装置の作製方法である。
【００１５】
また、開示する発明の他の一態様は、絶縁表面上に第１の電極層および第２の電極層を形成し、第１の電極層の上面および側面の少なくとも一部、並びに第２の電極層の上面および側面の少なくとも一部に接して酸化物半導体層を形成し、酸化物半導体層上にゲート絶縁層を形成し、ゲート絶縁層を介して酸化物半導体層上に、第１の電極層と第２の電極層の間に重畳するようにゲート電極層を形成し、ゲート電極層をマスクとして、酸化物半導体層に不純物を導入し、酸化物半導体層に自己整合的に、少なくとも第１の電極層の一部と重畳する第１の低抵抗領域、少なくとも第２の電極層の一部と重畳する第２の低抵抗領域、及び第１の低抵抗領域と第２の低抵抗領域に挟まれたチャネル形成領域を形成し、ゲート電極層上に絶縁層を形成し、第１のマスクを用いて、絶縁層及びゲート絶縁層をエッチングして、第１の低抵抗領域に達する第１の開口を形成し、第２のマスクを用いて、絶縁層及びゲート絶縁層をエッチングして、第２の低抵抗領域に達する第２の開口を形成し、第１の開口及び第２の開口を埋め込むように絶縁層上に導電膜を形成し、導電膜に研磨処理を行うことにより、絶縁層上に設けられた導電膜を除去して、第１の開口または第２の開口にソース電極層またはドレイン電極層を形成し、ソース電極層またはドレイン電極層上に、ソース配線層またはドレイン配線層を形成する半導体装置の作製方法である。
【００１６】
また、上記において、下地絶縁層の研磨処理は、化学的機械研磨処理を用いて行うことが好ましい。また、導電膜の研磨処理は、化学的機械研磨処理を用いて行うことが好ましい。
【００１７】
また、開示する発明の他の一態様は、第１の電極層および第２の電極層と、第１の電極層および第２の電極層上に設けられ、少なくとも第１の電極層の一部と接する第１の低抵抗領域、少なくとも第２の電極層の一部と接する第２の低抵抗領域、及び第１の低抵抗領域と第２の低抵抗領域に挟まれたチャネル形成領域を含む酸化物半導体層と、酸化物半導体層上に設けられたゲート絶縁層と、ゲート絶縁層を介して、酸化物半導体層上に設けられたゲート電極層と、ゲート電極層上に設けられた絶縁層と、ゲート絶縁層及び絶縁層の第１の開口または第２の開口に埋め込まれ、第１の低抵抗領域または第２の低抵抗領域と電気的に接続するソース電極層またはドレイン電極層と、ソース電極層またはドレイン電極層上に接して設けられたソース配線層またはドレイン配線層と、を有し、ソース電極層とドレイン電極層との間のチャネル長方向の距離は、ソース配線層とドレイン配線層との間のチャネル長方向の距離よりも小さい半導体装置である。
【００１８】
また、開示する発明の他の一態様は、下地絶縁層と、下地絶縁層中に埋め込まれ、且つ、上面の少なくとも一部が下地絶縁層から露出した第１の電極層および第２の電極層と、下地絶縁層、第１の電極層および第２の電極層上に設けられ、少なくとも第１の電極層の一部と接する第１の低抵抗領域、少なくとも第２の電極層の一部と接する第２の低抵抗領域、及び第１の低抵抗領域と第２の低抵抗領域に挟まれたチャネル形成領域を含む酸化物半導体層と、酸化物半導体層上に設けられたゲート絶縁層と、ゲート絶縁層を介して、酸化物半導体層上に設けられたゲート電極層と、ゲート電極層上に設けられた絶縁層と、ゲート絶縁層及び絶縁層の第１の開口または第２の開口に埋め込まれ、第１の低抵抗領域または第２の低抵抗領域と電気的に接続するソース電極層またはドレイン電極層と、ソース電極層またはドレイン電極層上に接して設けられたソース配線層またはドレイン配線層と、を有し、ソース電極層とドレイン電極層との間のチャネル長方向の距離は、ソース配線層とドレイン配線層との間のチャネル長方向の距離よりも小さい半導体装置である。
【００１９】
また、開示する発明の他の一態様は、第１の電極層および第２の電極層と、下地絶縁層、第１の電極層および第２の電極層上に設けられ、少なくとも第１の電極層の上面および側面の少なくとも一部と接する第１の低抵抗領域、少なくとも第２の電極層の上面および側面の少なくとも一部と接する第２の低抵抗領域、及び第１の低抵抗領域と第２の低抵抗領域に挟まれたチャネル形成領域を含む酸化物半導体層と、酸化物半導体層上に設けられたゲート絶縁層と、ゲート絶縁層を介して、酸化物半導体層上に設けられたゲート電極層と、ゲート電極層上に設けられた絶縁層と、ゲート絶縁層及び絶縁層の第１の開口または第２の開口に埋め込まれ、第１の低抵抗領域または第２の低抵抗領域と電気的に接続するソース電極層またはドレイン電極層と、ソース電極層またはドレイン電極層上に接して設けられたソース配線層またはドレイン配線層と、を有し、ソース電極層とドレイン電極層との間のチャネル長方向の距離は、ソース配線層とドレイン配線層との間のチャネル長方向の距離よりも小さい半導体装置である。
【００２０】
なお、酸化物半導体は、単結晶、多結晶（ポリクリスタルともいう）、または非晶質（アモルファスともいう）などの状態をとる。
【００２１】
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いたトランジスタは動作させた際の界面散乱を低減でき、比較的容易に、比較的高い電界効果移動度を得ることができる。
【００２２】
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めれば、該結晶性を有する酸化物半導体を用いたトランジスタは、アモルファス状態の酸化物半導体を用いたトランジスタ以上の電界効果移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が０．１５ｎｍ以下、好ましくは０．１ｎｍ以下の表面上に形成するとよい。
【００２３】
なお、Ｒａは、ＪＩＳ  Ｂ０６０１で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式にて定義される。
【００２４】
【数１】
0005948037.tif 000002
【００２５】
なお、上記において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ１）（ｘ２，ｙ２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ０は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
【００２６】
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
【００２７】
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
【００２８】
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
【００２９】
本明細書等において厚さに関する「略等しい」の用語は、完全に等しい場合のみでなく、実質的に等しい場合をも含む趣旨で用いる。例えば、「略等しい」には、完全に等しい場合と比較して半導体装置の特性に与える影響が無視できる程度の差（特性に与える影響が５％以下）である場合や、意図せずに僅かに研磨された場合（研磨量が５ｎｍ未満程度の場合）などが含まれる。
【発明の効果】
【００３０】
開示する発明の一態様によって、トランジスタサイズの微細化を達成することが可能である。また、開示する発明の一態様によって、微細化されたトランジスタを歩留まりよく作製することができる。また、開示する発明の一態様によって、微細化されたトランジスタのオン特性を向上させて、半導体装置の高速応答、高速駆動を実現することができる。
【００３１】
また、開示する発明の一態様によって、良好な電気的特性を維持しつつ、トランジスタサイズを十分に小さくすることが可能になる。
【００３２】
トランジスタサイズを十分に小さくすることで、半導体装置の占める面積が小さくなり、一基板あたりの半導体装置の取り数が増大する。これにより、半導体装置の製造コストは抑制される。また、小型化された半導体装置を電子機器に用いることにより、同程度の大きさでさらに機能が高められた電子機器を実現することができる。また、チャネル長の縮小による、動作の高速化、低消費電力化などの効果を得ることもできる。つまり、開示する発明の一態様により酸化物半導体を用いたトランジスタの微細化が達成されることで、上述のような、微細化に付随する様々な効果を得ることが可能である。
【図面の簡単な説明】
【００３３】
【図１】半導体装置の一態様を示す平面図及び断面図。
【図２】半導体装置の作製工程の一例を示す断面図。
【図３】半導体装置の作製工程の一例を示す断面図。
【図４】半導体装置の作製工程の一例を示す断面図。
【図５】半導体装置の一形態を説明する断面図。
【図６】半導体装置の一形態を説明する断面図。
【図７】半導体装置の一形態を説明する断面図。
【図８】半導体装置の一形態を示す断面図、平面図及び回路図。
【図９】半導体装置の一形態を示す回路図及び斜視図。
【図１０】半導体装置の一形態を示す断面図及び平面図。
【図１１】半導体装置の一形態を説明する断面図。
【図１２】半導体装置の一形態を示す回路図。
【図１３】半導体装置の一形態を示すブロック図。
【図１４】半導体装置の一形態を示すブロック図。
【図１５】半導体装置の一形態を示すブロック図。
【発明を実施するための形態】
【００３４】
以下では、本明細書に開示する発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は以下の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同一部分または同様の機能を有する部分には、同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を有する部分を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
【００３５】
なお、本明細書等において、第１、第２として付される序数詞は便宜上用いるものであり、工程順又は積層順を示すものではない。また、本明細書等において発明を特定するための事項として固有の名称を示すものではない。
【００３６】
（実施の形態１）
本実施の形態では、半導体装置および半導体装置の作製方法の一態様を図１乃至図７を用いて説明する。
【００３７】
〈半導体装置の構成例〉
図１（Ａ）乃至図１（Ｃ）に半導体装置の例として、トランジスタ４２０の平面図および断面図を示す。図１（Ａ）は、トランジスタ４２０の平面図であり、図１（Ｂ）は、図１（Ａ）のＸ−Ｙにおける断面図であり、図１（Ｃ）は、図１（Ａ）のＶ−Ｗにおける断面図である。なお、図１（Ａ）では、煩雑になることを避けるため、トランジスタ４２０の構成要素の一部（例えば、絶縁層４０７など）を省略して図示している。
【００３８】
図１（Ａ）乃至図１（Ｃ）に示すトランジスタ４２０は、絶縁表面を有する基板４００上に、下地絶縁層４３６と、下地絶縁層４３６中に埋め込まれ且つ、上面の少なくとも一部が下地絶縁層４３６から露出した電極層４１５ａおよび電極層４１５ｂと、下地絶縁層４３６、電極層４１５ａおよび電極層４１５ｂ上に設けられた酸化物半導体層４０３と、酸化物半導体層４０３上に設けられたゲート絶縁層４０２と、ゲート絶縁層４０２を介して酸化物半導体層４０３上に設けられたゲート電極層４０１と、ゲート電極層４０１上に設けられた絶縁層４０７と、ゲート絶縁層４０２および絶縁層４０７の開口を介して、酸化物半導体層４０３と電気的に接続するソース電極層４０５ａまたはドレイン電極層４０５ｂと、ソース電極層４０５ａまたはドレイン電極層４０５ｂ上に接して設けられたソース配線層４６５ａまたはドレイン配線層４６５ｂと、を含んで構成される。
【００３９】
本実施の形態において、酸化物半導体層４０３は、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜であるのが好ましい。
【００４０】
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部を有する結晶−非晶質混相構造の酸化物半導体層である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動の低下が抑制される。
【００４１】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または表面に垂直な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書等において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。
【００４２】
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
【００４３】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または表面に垂直な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面または表面に垂直な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
【００４４】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射によるトランジスタの電気特性の変動が低減することが可能である。よって、当該トランジスタは信頼性が高い。
【００４５】
また、トランジスタ４２０において、酸化物半導体層４０３は、ゲート電極層４０１と重畳するチャネル形成領域４０３ｃと、チャネル形成領域４０３ｃを挟んでチャネル形成領域４０３ｃよりも抵抗が低く、不純物元素を含む低抵抗領域４０３ａおよび低抵抗領域４０３ｂを含む。低抵抗領域４０３ａおよび低抵抗領域４０３ｂは、ゲート電極層４０１の形成後に、当該ゲート電極層４０１をマスクとして不純物元素を導入することによって、自己整合的に形成することができる。また、当該低抵抗領域は、トランジスタ４２０のソース領域またはドレイン領域として機能させることができる。
【００４６】
また、トランジスタ４２０において、ソース電極層４０５ａおよびドレイン電極層４０５ｂは、ゲート絶縁層４０２および絶縁層４０７に設けられた開口を埋め込むように設けられており、酸化物半導体層４０３の低抵抗領域４０３ａおよび低抵抗領域４０３ｂとそれぞれ接している。これらの電極層は、酸化物半導体層４０３に達するゲート絶縁層４０２および絶縁層４０７の開口を埋め込むように絶縁層４０７上に導電膜を形成し、当該導電膜に研磨処理を行うことにより、絶縁層４０７上（少なくともゲート電極層４０１と重畳する領域）に設けられた導電膜を除去することで、導電膜が分断されて形成されたものである。
【００４７】
ソース電極層４０５ａとドレイン電極層４０５ｂとの間のチャネル長方向の距離は、ソース配線層４６５ａとドレイン配線層４６５ｂとの間のチャネル長方向の距離よりも小さい。ここで、ソース配線層４６５ａとドレイン配線層４６５ｂとの間のチャネル長方向の距離は、露光装置の解像限界に合わせて設定されており、ソース電極層４０５ａとドレイン電極層４０５ｂとの間のチャネル長方向の距離はそれよりも小さい。つまり、ソース電極層４０５ａと酸化物半導体層４０３のコンタクト領域（またはドレイン電極層４０５ｂと酸化物半導体層４０３のコンタクト領域）と、ゲート電極層４０１との距離が十分に縮小されている。これにより、トランジスタ４２０のソース電極層４０５ａ（またはドレイン電極層４０５ｂ）とチャネル形成領域４０３ｃの間の抵抗を低減することができる。よって、トランジスタの電気特性の一つであるオン特性（例えば、オン電流、及び電界効果移動度）を向上させることができる。なお、ソース電極層４０５ａとドレイン電極層４０５ｂとのチャネル長方向の幅を、ソース配線層４６５ａとドレイン配線層４６５ｂとのチャネル長方向の幅よりも小さくする作製方法の詳細については、図２乃至図４を用いて後述する。
【００４８】
また、トランジスタ４２０において、酸化物半導体層４０３の低抵抗領域４０３ａは、少なくとも電極層４１５ａの一部と接しており、低抵抗領域４０３ｂは、少なくとも電極層４１５ｂの一部と接している。このように電極層４１５ａおよび電極層４１５ｂを設けることにより、トランジスタのソース領域およびドレイン領域の厚膜化が図られるので、トランジスタ４２０のソース領域およびドレイン領域における抵抗を低減することができる。これにより、トランジスタの電気特性の一つであるオン特性が高く、高速動作、高速応答が可能なトランジスタ４２０とすることができる。ここで、チャネル形成領域４０３ｃの下には、電極層を設けないので、チャネル形成領域４０３ｃの膜厚を保持したまま、ソース領域およびドレイン領域における抵抗を低減することができる。
【００４９】
また、電極層４１５ａおよび電極層４１５ｂはそれぞれ、酸化物半導体層４０３の低抵抗領域４０３ａおよび低抵抗領域４０３ｂと接続するので、酸化物半導体層４０３と、電極層４１５ａおよび電極層４１５ｂと、のコンタクト抵抗を低減することができる。
【００５０】
また、上述のようにソース電極層４０５ａおよびドレイン電極層４０５ｂがそれぞれ、酸化物半導体層４０３の低抵抗領域４０３ａおよび低抵抗領域４０３ｂと接する構成とすることで、酸化物半導体層４０３と、ソース電極層４０５ａおよびドレイン電極層４０５ｂと、のコンタクト抵抗を低減することができる。
【００５１】
このように酸化物半導体層４０３とそれぞれの電極層とのコンタクト抵抗を低減することにより、トランジスタのオン特性の向上を図ることができる。
【００５２】
また、上記のようにトランジスタ４２０は、ソース電極層４０５ａと酸化物半導体層４０３のコンタクト領域（またはドレイン電極層４０５ｂと酸化物半導体層４０３のコンタクト領域）と、ゲート電極層４０１との距離を縮小して、トランジスタ４２０のソース電極層４０５ａ（またはドレイン電極層４０５ｂ）とチャネル形成領域４０３ｃの間の抵抗を低減している。これにより、電極層４１５ａと電極層４１５ｂとの間のチャネル長方向の距離をソース電極層４０５ａとドレイン電極層４０５ｂとの間のチャネル長方向の距離より大きくしても十分なオン特性を得ることができる。よって、電極層４１５ａと電極層４１５ｂとの間のチャネル長方向の距離を大きくして、ゲート電極層４０１を形成する際にゲート電極層４０１のアライメントの自由度を向上させることができる。
【００５３】
また、電極層４１５ａ及び電極層４１５ｂとてしては、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。または、電極層４１５ａ及び電極層４１５ｂとして、酸化物半導体を用いてもよく、上述の材料を用いて単層または積層とすることができる。
【００５４】
酸化物半導体からなる電極層４１６ａ及び電極層４１６ｂを用いたトランジスタ４２１を図１（Ｄ）に示す。このように酸化物半導体からなる電極層４１６ａ及び電極層４１６ｂを用いることにより、酸化物半導体層４０３と電極層４１６ａまたは電極層４１６ｂとのコンタクト抵抗をより低減することができる。なお、トランジスタ４２１の構成は、電極層４１６ａおよび電極層４１６ｂ以外は、トランジスタ４２０の構成と同様である。
【００５５】
電極層４１６ａ及び電極層４１６ｂとして酸化物半導体材料を適用する場合には、酸化物半導体層４０３のパターンを形成する際に、電極層４１６ａ及び電極層４１６ｂが極力エッチングされないように、少なくとも下地絶縁層４３６から露出した電極層４１６ａ及び電極層４１６ｂと、酸化物半導体層４０３とが、エッチングの選択比のとれる材料を用いる必要がある。ただし、エッチングの条件によっては、図１（Ｄ）のトランジスタ４２１に示すように、電極層４１６ａ及び電極層４１６ｂの一部がエッチングされた形状となることもある。
【００５６】
また、電極層に酸化物半導体材料を適用した場合、酸化物半導体層の材料や成膜条件によっては、電極層と、酸化物半導体層との界面が不明確になる場合もある。また、界面が不明確になる場合、電極層と、酸化物半導体層との混合領域または混合層と呼ぶことのできる箇所が形成されることもある。なお、図１（Ｄ）において、電極層４１６ａ及び電極層４１６ｂと、酸化物半導体層４０３との界面を模式的に点線で図示している。
【００５７】
〈半導体装置の作製方法〉
以下、図２乃至図４を用いて、図１に示すトランジスタ４２０の作製工程の例について説明する。
【００５８】
まず、絶縁表面を有する基板４００上に、電極層４１５ａ及び電極層４１５ｂとなる導電膜を形成し、当該導電膜を加工して電極層４１５ａ及び電極層４１５ｂを形成する。当該導電膜の加工には、フォトリソグラフィ法などを用いることができる。なお、フォトリソグラフィ法を用いて電極層４１５ａおよび電極層４１５ｂを形成する場合、電極層４１５ａと電極層４１５ｂとの間のチャネル長方向の距離は、露光装置の解像限界に依存して決定される。トランジスタ４２０の微細化のためには、電極層４１５ａと電極層４１５ｂとの間隔を、露光装置の解像限界に合わせて設定するのが好ましい。
【００５９】
絶縁表面を有する基板４００に使用することができる基板に大きな制限はないが、少なくとも、後の熱処理工程に耐えうる程度の耐熱性を有していることが必要となる。例えば、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することもでき、これらの基板上に半導体素子が設けられたものを、基板４００として用いてもよい。
【００６０】
また、基板４００として、可撓性基板を用いて半導体装置を作製してもよい。可撓性を有する半導体装置を作製するには、可撓性基板上に酸化物半導体層４０３を含むトランジスタ４２０を直接作製してもよいし、他の作製基板に酸化物半導体層４０３を含むトランジスタ４２０を作製し、その後可撓性基板に剥離、転置してもよい。なお、作製基板から可撓性基板に剥離、転置するために、作製基板と酸化物半導体層を含むトランジスタ４２０との間に剥離層を設けるとよい。
【００６１】
電極層４１５ａ及び電極層４１５ｂは、後の加熱処理に耐えられる材料を用いて、ＣＶＤ法又はスパッタリング法等によって１０ｎｍ以上５００ｎｍ以下の膜厚で形成する。例えば、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。また、アルミニウム、銅などの金属膜の下側または上側の一方または双方にチタン、モリブデン、タングステンなどの高融点金属膜またはそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を積層させた構成としても良い。
【００６２】
また、電極層４１５ａ及び電極層４１５ｂに用いる導電膜としては、酸化物半導体で形成しても良い。酸化物半導体としては、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ２Ｏ３−ＳｎＯ２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３−ＺｎＯ）またはこれらの酸化物半導体材料に酸化シリコンを含ませたものを用いることができる。
【００６３】
次いで、電極層４１５ａ及び電極層４１５ｂ上に下地絶縁層４３６を成膜する（図２（Ａ）参照）。下地絶縁層４３６は、酸化シリコン膜、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化ハフニウム、酸化ガリウム、またはこれらの混合材料を含む膜から選ばれた、単層または積層構造とすることができる。但し、下地絶縁層４３６は、酸化物絶縁膜を含む単層または積層構造として、該酸化物絶縁膜が後に形成される酸化物半導体層と接する構造とするのが好ましい。
【００６４】
また、下地絶縁層４３６は化学量論的組成比を超える酸素を含む領域（以下、酸素過剰領域とも表記する）を有すると、下地絶縁層４３６に含まれる過剰な酸素によって、後に形成される酸化物半導体層の酸素欠損を補填することが可能であるため好ましい。下地絶縁層４３６が積層構造の場合は、少なくとも酸化物半導体層と接する層において酸素過剰領域を有することが好ましい。下地絶縁層４３６に酸素過剰領域を設けるには、例えば、酸素雰囲気下にて下地絶縁層４３６を成膜すればよい。または、成膜後の下地絶縁層４３６に、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を注入して、酸素過剰領域を形成しても良い。酸素の注入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理などを用いることができる。
【００６５】
なお、下地絶縁層４３６の成膜前に、電極層４１５ａ及び電極層４１５ｂに窒素プラズマ処理を行ってもよい。窒素プラズマ処理を行うことにより、電極層４１５ａ及び電極層４１５ｂと、後に成膜される酸化物半導体層４０３とのコンタクト抵抗を低減することができる。
【００６６】
次いで、下地絶縁層４３６に研磨処理（例えば、化学的機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）処理）やエッチング処理を行うことにより、電極層４１５ａ及び電極層４１５ｂの上面を露出させる。研磨処理、またはエッチング処理は複数回行ってもよく、これらを組み合わせて行ってもよい。また、組み合わせて行う場合、工程順も特に限定されないが、下地絶縁層４３６上に設けられる酸化物半導体層の結晶性を向上させるためには、下地絶縁層４３６の表面は可能な限り平坦にしておくことが望ましい。
【００６７】
ここで、ＣＭＰ処理とは、被加工物の表面を化学的・機械的な複合作用により平坦化する手法である。より具体的には、研磨ステージの上に研磨布を貼り付け、被加工物と研磨布との間にスラリー（研磨剤）を供給しながら研磨ステージと被加工物とを各々回転または揺動させて、被加工物の表面を、スラリーと被加工物表面との間での化学反応と、研磨布と被加工物との機械的研磨の作用により、被加工物の表面を研磨する方法である。
【００６８】
なお、ＣＭＰ処理は、１回のみ行ってもよいし、複数回行ってもよい。複数回に分けてＣＭＰ処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行うのが好ましい。このように研磨レートの異なる研磨を組み合わせることによって、下地絶縁層４３６並びに電極層４１５ａおよび電極層４１５ｂの表面の平坦性をより向上させることができる。
【００６９】
ここで、下地絶縁層４３６の、後にチャネル形成領域４０３ｃと重畳する領域については、特に表面の平坦性を向上させることが好ましい。具体的には、下地絶縁層４３６の当該領域の表面の平坦性を、平均面粗さ（Ｒａ）が０．１５ｎｍ以下、好ましくは０．１ｎｍ以下にするとよい。
【００７０】
このように、電極層４１５ａおよび電極層４１５ｂを下地絶縁層４３６に埋め込むように形成することにより、電極層４１５ａおよび電極層４１５ｂの膜厚を厚くした場合でも、後の工程で形成する酸化物半導体層４０３がカバレッジ不良を起こすことなく成膜することができる。よって、電極層４１５ａおよび電極層４１５ｂの厚膜化を達成しつつ、酸化物半導体層４０３を薄膜化することが可能となり、トランジスタの微細化、高速駆動化を図ることができる。
【００７１】
次に、上面が露出した電極層４１５ａおよび電極層４１５ｂ、並びに下地絶縁層４３６上に接するように酸化物半導体層４０３を形成する。
【００７２】
酸化物半導体層４０３は、単層構造であってもよいし、積層構造であってもよい。また、非晶質構造であってもよいし、結晶性酸化物半導体としてもよい。酸化物半導体層４０３を非晶質構造とする場合には、後の作製工程において、酸化物半導体層に熱処理を行うことによって、結晶性酸化物半導体層としてもよい。非晶質酸化物半導体層を結晶化させる熱処理の温度は、２５０℃以上７００℃以下、好ましくは、４００℃以上、より好ましくは５００℃以上、さらに好ましくは５５０℃以上とする。なお、当該熱処理は、作製工程における他の熱処理を兼ねることも可能である。
【００７３】
酸化物半導体層４０３の成膜方法は、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌｅｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等を適宜用いることができる。また、酸化物半導体層４０３は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタリング装置、所謂ＣＰスパッタリング装置（Ｃｏｌｕｍｎｅｒ  Ｐｌａｓｍａ  Ｓｐｕｔｔｅｒｉｎｇ  ｓｙｓｔｅｍ）を用いて成膜してもよい。
【００７４】
酸化物半導体層４０３を形成する際、できる限り酸化物半導体層４０３に含まれる水素濃度を低減させることが好ましい。水素濃度を低減させるには、例えば、スパッタリング法を用いて成膜を行う場合には、スパッタリング装置の処理室内に供給する雰囲気ガスとして、水素、水、水酸基または水素化物などの不純物が除去された高純度の希ガス（代表的にはアルゴン）、酸素、および希ガスと酸素との混合ガスを適宜用いる。
【００７５】
また、成膜室内の残留水分を除去しつつ水素および水分が除去されたスパッタガスを導入して成膜を行うことで、成膜された酸化物半導体層の水素濃度を低減させることができる。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素分子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等の排気能力が高いため、当該成膜室で成膜した酸化物半導体層４０３に含まれる不純物の濃度を低減できる。
【００７６】
また、酸化物半導体層４０３をスパッタリング法で成膜する場合、成膜に用いる金属酸化物ターゲットの相対密度（充填率）は９０％以上１００％以下、好ましくは９５％以上９９．９％以下とする。相対密度の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体層を緻密な膜とすることができる。
【００７７】
また、基板４００を高温に保持した状態で酸化物半導体層４０３を形成することも、酸化物半導体層４０３中に含まれうる不純物濃度を低減するのに有効である。基板４００を加熱する温度としては、１５０℃以上４５０℃以下とすればよく、好ましくは基板温度が２００℃以上３５０℃以下とすればよい。また、成膜時に基板を高温で加熱することで、結晶性酸化物半導体層を形成することができる。
【００７８】
酸化物半導体層４０３に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を有することが好ましい。
【００７９】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【００８０】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物（ＩＴＺＯとも表記する）、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【００８１】
ここで、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
【００８２】
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素、若しくは上記のスタビライザーとしての元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
【００８３】
例えば、スパッタリング法を用いて成膜する場合、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、あるいはＩｎ：Ｇａ：Ｚｎ＝２：１：３の原子数比のＩｎ：Ｇａ：Ｚｎ系酸化物やその組成の近傍の酸化物をターゲットとして用いるとよい。ただし、ターゲットは、これらの材料及び組成に限定されるものではない。
【００８４】
なお、酸化物半導体層４０３は、成膜時に酸素が多く含まれるような条件（例えば、酸素１００％の雰囲気下でスパッタリング法により成膜を行うなど）で成膜して、酸素を多く含む（好ましくは酸化物半導体が結晶状態における化学量論的組成比に対し、酸素の含有量が過剰な領域が含まれている）膜とすることが好ましい。
【００８５】
また酸化物半導体層４０３を、成膜する際に用いるスパッタリングガスは水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
【００８６】
酸化物半導体層４０３としてＣＡＡＣ−ＯＳ膜を適用する場合、該ＣＡＡＣ−ＯＳ膜を得る方法としては、三つ挙げられる。一つ目は、成膜温度を２００℃以上４５０℃以下として酸化物半導体層の成膜を行い、表面に概略垂直にｃ軸配向させる方法である。二つ目は、酸化物半導体層を薄い膜厚で成膜した後、２００℃以上７００℃以下の熱処理を行い、表面に概略垂直にｃ軸配向させる方法である。三つ目は、一層目の膜厚を薄く成膜した後、２００℃以上７００℃以下の熱処理を行い、二層目の成膜を行い、表面に概略垂直にｃ軸配向させる方法である。
【００８７】
本実施の形態では、電極層４１５ａ及び電極層４１５ｂの上面を露出するための下地絶縁層４３６の研磨処理またはエッチング処理によって、酸化物半導体層４０３の成膜表面が平坦化されているため、効果的に酸化物半導体層４０３の結晶化を図ることが可能である。なお、電極層４１５ａ及び電極層４１５ｂの上面を露出するための下地絶縁層４３６の研磨処理またはエッチング処理に加えて、さらに平坦化処理を行ってもよい。平坦化処理としては、特に限定されないが、研磨処理、ドライエッチング処理、プラズマ処理を用いることができる。
【００８８】
プラズマ処理としては、例えば、アルゴンガスを導入してプラズマを発生させる逆スパッタリングを行うことができる。逆スパッタリングとは、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。逆スパッタリングを行うと、酸化物半導体層４０３の成膜表面に付着している粉状物質（パーティクル、ごみともいう）を除去することができる。
【００８９】
平坦化処理として、研磨処理、ドライエッチング処理、プラズマ処理は複数回行ってもよく、それらを組み合わせて行ってもよい。また、組み合わせて行う場合、工程順も特に限定されず、酸化物半導体層４０３の成膜表面の凹凸状態に合わせて適宜設定すればよい。
【００９０】
成膜後の酸化物半導体層をフォトリソグラフィ工程により加工して、島状の酸化物半導体層４０３が形成される。なお、酸化物半導体層４０３を島状に加工する際には、加工後の酸化物半導体層４０３と、露出した電極層４１５ａの上面及び電極層４１５ｂの上面とが、少なくとも一部において接するようにレジストマスクを形成する。本実施の形態においては、電極層４１５ａおよび電極層４１５ｂの端部が島状の酸化物半導体層４０３より外側で露出する構成を示すが、本発明の実施の形態はこれに限られない。例えば、露出した電極層４１５ａまたは電極層４１５ｂの全面を覆うように、酸化物半導体層４０３を島状に加工してもよい。
【００９１】
また、酸化物半導体層４０３に、当該酸化物半導体層４０３に含まれる過剰な水素（水や水酸基を含む）を除去（脱水化または脱水素化）するための熱処理を行うのが好ましい。熱処理の温度は、３００℃以上７００℃以下、または基板の歪み点未満とする。熱処理は減圧下または窒素雰囲気下などで行うことができる。
【００９２】
この熱処理によって、ｎ型の導電性を付与する不純物である水素を酸化物半導体から除去することができる。例えば、脱水化又は脱水素化処理後の酸化物半導体層１０２に含まれる水素濃度を、５×１０１９／ｃｍ３以下、好ましくは５×１０１８／ｃｍ３以下とすることができる。
【００９３】
なお、脱水化または脱水素化のための熱処理は、酸化物半導体層の成膜後であればトランジスタ４２０の作製工程においてどのタイミングで行ってもよい。但し、ゲート絶縁層４０２または絶縁層４０７として酸化アルミニウム膜を用いる場合には、当該酸化アルミニウム膜を形成する前に行うのが好ましい。また、脱水化又は脱水素化のための熱処理は、複数回行ってもよく、他の加熱処理と兼ねてもよい。
【００９４】
なお、脱水化または脱水素化のための熱処理を酸化物半導体層４０３を島状に加工する前に行うと、下地絶縁層に含まれる酸素が熱処理によって放出されるのを防止することができるため好ましい。
【００９５】
熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。または、熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【００９６】
また、熱処理で酸化物半導体層４０３を加熱した後、加熱温度を維持、またはその加熱温度から徐冷しながら同じ炉に高純度の酸素ガス、高純度の二窒化酸素ガス、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下の空気）を導入してもよい。酸素ガスまたは二窒化酸素ガスに、水、水素などが含まれないことが好ましい。または、熱処理装置に導入する酸素ガスまたは二窒化酸素ガスの純度を、６Ｎ以上好ましくは７Ｎ以上（即ち、酸素ガスまたは二窒化酸素ガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。酸素ガスまたは二窒化酸素ガスの作用により、脱水化または脱水素化処理による不純物の排除工程によって同時に減少してしまった酸化物半導体を構成する主成分材料である酸素を供給することによって、酸化物半導体層４０３を高純度化および電気的にｉ型（真性）化することができる。このように高純度化された酸化物半導体を用いることで、極めて優れたオフ特性のトランジスタを得ることができる。
【００９７】
また、脱水化又は脱水素化処理を行った酸化物半導体層に、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれかを含む）を導入して膜中に酸素を供給してもよい。
【００９８】
脱水化または脱水素化処理を行った酸化物半導体層４０３に、酸素を導入して膜中に酸素を供給することによって、酸化物半導体層４０３を高純度化、および電気的にｉ型（真性）化することができる。高純度化し、電気的にｉ型（真性）化した酸化物半導体層４０３を有するトランジスタは、電気特性変動が抑制されており、電気的に安定である。
【００９９】
酸素の導入工程は、酸化物半導体層４０３に酸素導入する場合、酸化物半導体層４０３に直接導入してもよいし、後に形成されるゲート絶縁層４０２や絶縁層４０７などの他の膜を通過して酸化物半導体層４０３へ導入してもよい。酸素を他の膜を通過して導入する場合は、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いればよいが、露出された酸化物半導体層４０３へ直接酸素を導入する場合は、上記の方法に加えてプラズマ処理なども用いることができる。
【０１００】
酸化物半導体層４０３への酸素の導入は、脱水化又は脱水素化処理を行った後であればよく、特に限定されない。また、上記脱水化または脱水素化処理を行った酸化物半導体層４０３への酸素の導入は複数回行ってもよい。
【０１０１】
次いで、酸化物半導体層４０３を覆うゲート絶縁層４０２を形成する（図２（Ｂ）参照）。
【０１０２】
ゲート絶縁層４０２は、１ｎｍ以上２０ｎｍ以下の膜厚で、スパッタリング法、ＭＢＥ法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法等を適宜用いて形成することができる。また、ゲート絶縁層４０２は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置、所謂ＣＰスパッタ装置を用いて成膜してもよい。
【０１０３】
ゲート絶縁層４０２の材料としては、酸化シリコン、酸化ガリウム、酸化アルミニウム、窒化シリコン、酸化窒化シリコン、酸化窒化アルミニウム、又は窒化酸化シリコン等を用いることができる。ゲート絶縁層４０２は、酸化物半導体層４０３と接する部分において酸素を含むことが好ましい。特に、ゲート絶縁層４０２は、膜中（バルク中）に少なくとも化学量論的組成比を超える量の酸素が存在することが好ましく、例えば、ゲート絶縁層４０２として、酸化シリコン膜を用いる場合には、ＳｉＯ２＋α（ただし、α＞０）とするのが好ましい。本実施の形態では、ゲート絶縁層４０２として、ＳｉＯ２＋α（ただし、α＞０）である酸化シリコン膜を用いる。この酸化シリコン膜をゲート絶縁層４０２として用いることで、酸化物半導体層４０３に酸素を供給することができ、特性を良好にすることができる。さらに、ゲート絶縁層４０２は、作製するトランジスタのサイズやゲート絶縁層４０２の段差被覆性を考慮して形成することが好ましい。
【０１０４】
また、ゲート絶縁層４０２の材料として酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉＯｘＮｙ（ｘ＞０、ｙ＞０））、ハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、酸化ランタンなどのｈｉｇｈ−ｋ材料を用いることでゲートリーク電流を低減できる。さらに、ゲート絶縁層４０２は、単層構造としても良いし、積層構造としても良い。
【０１０５】
次いで、ゲート絶縁層４０２を介して島状の酸化物半導体層４０３上に、電極層４１５ａと電極層４１５ｂの間に重畳するようにゲート電極層４０１を形成する。ゲート電極層４０１は、プラズマＣＶＤ法またはスパッタリング法等により形成することができる。また、ゲート電極層４０１の材料は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。また、ゲート電極層４０１としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。ゲート電極層４０１は、単層構造としてもよいし、積層構造としてもよい。
【０１０６】
また、ゲート電極層４０１の材料は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。また、上記導電性材料と、上記金属材料の積層構造とすることもできる。
【０１０７】
また、ゲート絶縁層４０２と接するゲート電極層４０１の一層として、窒素を含む金属酸化物、具体的には、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＳｎＮなど）を用いることができる。これらの膜は５ｅＶ（電子ボルト）、好ましくは５．５ｅＶ（電子ボルト）以上の仕事関数を有し、ゲート電極層として用いた場合、トランジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。
【０１０８】
なお、ゲート電極層４０１は、ゲート絶縁層４０２上に設けられた導電膜（図示しない）を、マスクを用いて加工することによって形成することができる。ここで、加工に用いるマスクは、フォトリソグラフィ法などによって形成されたマスクに、スリミング処理を行って、より微細なパターンを有するマスクとするのが好ましい。
【０１０９】
スリミング処理としては、例えば、ラジカル状態の酸素（酸素ラジカル）などを用いるアッシング処理を適用することができる。ただし、スリミング処理はフォトリソグラフィ法などによって形成されたマスクをより微細なパターンに加工できる処理であれば、アッシング処理に限定する必要はない。また、スリミング処理によって形成されるマスクによってトランジスタのチャネル長（Ｌ）が決定されることになるため、当該スリミング処理としては制御性の良好な処理を適用することができる。
【０１１０】
スリミング処理の結果、フォトリソグラフィ法などによって形成されたマスクを、露光装置の解像限界以下、好ましくは１／２以下、より好ましくは１／３以下の線幅まで微細化することが可能である。例えば、線幅は、１０ｎｍ以上２０００ｎｍ以下、好ましくは５０ｎｍ以上３５０ｎｍ以下とすることができる。これにより、トランジスタのさらなる微細化を達成することができる。
【０１１１】
また、後述する方法を用いてソース電極層４０５ａおよびドレイン電極層４０５ｂを形成することにより、ソース電極層４０５ａと酸化物半導体層４０３のコンタクト領域（またはドレイン電極層４０５ｂと酸化物半導体層４０３のコンタクト領域）と、ゲート電極層４０１との距離を縮小し、トランジスタ４２０のソース電極層４０５ａ（またはドレイン電極層４０５ｂ）とチャネル形成領域４０３ｃの間の抵抗を低減することができる。これにより、電極層４１５ａと電極層４１５ｂとの間のチャネル長方向の距離をソース電極層４０５ａとドレイン電極層４０５ｂとの間のチャネル長方向の距離より大きくしても十分なオン特性を得ることができる。よって、電極層４１５ａと電極層４１５ｂとの間のチャネル長方向の距離を大きくして、ゲート電極層４０１のアライメントの自由度を向上させることができ、歩留まりよくトランジスタ４２０を作製することができる。
【０１１２】
次に、ゲート電極層４０１をマスクとして酸化物半導体層４０３に不純物元素４３１を導入し、自己整合的に低抵抗領域４０３ａ、低抵抗領域４０３ｂおよびチャネル形成領域４０３ｃを形成する（図２（Ｃ）参照）。これにより、低抵抗領域４０３ａは少なくとも電極層４１５ａの一部と重畳するように形成され、低抵抗領域４０３ｂは少なくとも電極層４１５ｂの一部と重畳するように形成され、チャネル形成領域４０３ｃは低抵抗領域４０３ａと低抵抗領域４０３ｂに挟まれるように形成される。
【０１１３】
不純物元素４３１は、酸化物半導体層４０３の導電率を変化させる不純物である。不純物元素４３１としては、１５族元素（代表的にはリン（Ｐ）、砒素（Ａｓ）、およびアンチモン（Ｓｂ））、ホウ素（Ｂ）、アルミニウム（Ａｌ）、窒素（Ｎ）、アルゴン（Ａｒ）、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、インジウム（Ｉｎ）、フッ素（Ｆ）、塩素（Ｃｌ）、チタン（Ｔｉ）、および亜鉛（Ｚｎ）のいずれかから選択される一以上を用いることができる。
【０１１４】
不純物元素４３１は、注入法により、他の膜（例えば絶縁層４０７）を通過して、酸化物半導体層４０３に導入することもできる。不純物元素４３１の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。その際には、不純物元素４３１の単体のイオンあるいはフッ化物、塩化物のイオンを用いると好ましい。
【０１１５】
不純物元素４３１の導入工程は、加速電圧、ドーズ量などの注入条件、また通過させる膜の膜厚を適宜設定して制御すればよい。本実施の形態では、不純物元素４３１としてホウ素を用いて、イオン注入法でホウ素イオンの注入を行う。なお、不純物元素４３１のドーズ量は１×１０１３ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下とすればよい。
【０１１６】
低抵抗領域４０３ａおよび低抵抗領域４０３ｂにおける不純物元素４３１の濃度は、５×１０１８／ｃｍ３以上１×１０２２／ｃｍ３以下であることが好ましい。
【０１１７】
不純物元素４３１を導入する際に、基板４００を加熱しながら行ってもよい。
【０１１８】
なお、酸化物半導体層４０３に不純物元素４３１を導入する処理は、複数回行ってもよく、不純物元素の種類も複数種用いてもよい。
【０１１９】
また、不純物元素４３１の導入処理後、加熱処理を行ってもよい。加熱条件としては、温度３００℃以上７００℃以下、好ましくは３００℃以上４５０℃以下で１時間、酸素雰囲気下で行うことが好ましい。また、窒素雰囲気下、減圧下、大気（超乾燥エア）下で加熱処理を行ってもよい。
【０１２０】
酸化物半導体層４０３を結晶性酸化物半導体層とした場合、不純物元素４３１の導入により、一部非晶質化する場合がある。この場合、不純物元素４３１の導入後に加熱処理を行うことによって、酸化物半導体層４０３の結晶性を回復することができる。
【０１２１】
なお、ゲート絶縁層４０２または酸化物半導体層４０３の膜厚や、不純物元素４３１の導入条件によっては、電極層４１５ａ及び電極層４１５ｂに、特に電極層４１５ａ及び電極層４１５ｂと酸化物半導体層４０３またはゲート絶縁層４０２との界面近傍に不純物元素４３１が導入される場合もある。
【０１２２】
次いで、ゲート絶縁層４０２およびゲート電極層４０１上に絶縁層４０７を形成する（図３（Ａ）参照）。
【０１２３】
絶縁層４０７は、プラズマＣＶＤ法、スパッタリング法、または蒸着法等により成膜することができる。絶縁層４０７は、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または酸化ガリウム膜などの無機絶縁膜などを用いることができる。
【０１２４】
また、絶縁層４０７として、酸化アルミニウム膜、酸化ハフニウム膜、酸化マグネシウム膜、酸化ジルコニウム膜、酸化ランタン膜、酸化バリウム膜）、または金属窒化物膜（例えば、窒化アルミニウム膜）も用いることができる。
【０１２５】
絶縁層４０７は、単層でも積層でもよく、例えば酸化シリコン膜および酸化アルミニウム膜の積層を用いることができる。酸化アルミニウム膜は、水素、水分などの不純物、および酸素の両方に対して膜を通過させない遮断効果（ブロック効果）が高く、作製工程中および作製後において、変動要因となる水素、水分などの不純物の酸化物半導体層４０３への混入、および酸化物半導体を構成する主成分材料である酸素の酸化物半導体層４０３からの放出を防止する保護膜として機能するため好ましく適用することができる。
【０１２６】
絶縁層４０７は、スパッタリング法など、絶縁層４０７に水、水素等の不純物を混入させない方法を適宜用いて形成することが好ましい。
【０１２７】
酸化物半導体層４０３の成膜時と同様に、絶縁層４０７の成膜室内の残留水分を除去するためには、吸着型の真空ポンプ（クライオポンプなど）を用いることが好ましい。クライオポンプを用いて排気した成膜室で成膜した絶縁層４０７に含まれる不純物の濃度を低減できる。また、絶縁層４０７の成膜室内の残留水分を除去するための排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。
【０１２８】
本実施の形態では、絶縁層４０７として、ゲート電極層４０１に接する側から酸化アルミニウム膜と酸化シリコン膜の積層構造を用いるものとする。なお、酸化アルミニウム膜を高密度（膜密度３．２ｇ／ｃｍ３以上、好ましくは３．６ｇ／ｃｍ３以上）とすることによって、トランジスタ４２０に安定な電気特性を付与することができる。膜密度はラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ  Ｂａｃｋｓｃａｔｔｅｒｉｎｇ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）や、Ｘ線反射率測定法（ＸＲＲ：Ｘ−Ｒａｙ  Ｒｅｆｌｅｃｔｉｏｎ）によって測定することができる。
【０１２９】
次いで、絶縁層４０７上にマスク４４０を形成し、マスク４４０を用いて絶縁層４０７およびゲート絶縁層４０２をエッチングして、酸化物半導体層４０３（より具体的には、低抵抗領域４０３ａ）に達する開口４４２を形成する（図３（Ｂ）参照）。
【０１３０】
マスク４４０は、フォトレジストなどの材料を用い、フォトリソグラフィ法などによって形成することができる。マスク４４０形成時の露光には、波長が数ｎｍ〜数１０ｎｍと短い超紫外線（Ｅｘｔｒｅｍｅ  Ｕｌｔｒａｖｉｏｌｅｔ）を用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。したがって、微細なパターンを有するマスク４４０を形成することができる。
【０１３１】
なお、十分に微細なパターンのマスク４４０を形成できるのであれば、インクジェット法などの他の方法を用いてマスク４４０を形成しても良い。この場合には、マスク４４０の材料として、フォトレジストなどの感光性を有する材料を用いる必要はない。
【０１３２】
マスク４４０を除去した後、開口４４２および絶縁層４０７上にマスク４４４を形成する。マスク４４４は、マスク４４０と同様に形成することができる。そしてマスク４４４を用いて絶縁層４０７およびゲート絶縁層４０２をエッチングして、酸化物半導体層４０３（より具体的には、低抵抗領域４０３ｂ）に達する開口４４６を形成する（図３（Ｃ）参照）。これによって、ゲート絶縁層４０２および絶縁層４０７に、ゲート電極層４０１を挟んで一対の開口が形成されることとなる。
【０１３３】
次いで、開口４４２および開口４４６を埋め込むように、絶縁層４０７上にソース電極層およびドレイン電極層となる導電膜４０５を形成する（図４（Ａ）参照）。
【０１３４】
導電膜４０５は、後の加熱処理に耐えられる材料を用いる。例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗからから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。また、Ａｌ、Ｃｕなどの金属膜の下側又は上側の一方または双方にＴｉ、Ｍｏ、Ｗなどの高融点金属膜またはそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を積層させた構成としても良い。また、導電膜４０５は、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ２Ｏ３−ＳｎＯ２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３−ＺｎＯ）またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。
【０１３５】
次に、導電膜４０５にＣＭＰ処理を行う（図４（Ｂ）参照）。絶縁層４０７上（少なくともゲート電極層４０１と重畳する領域）に設けられた導電膜４０５を除去するように、導電膜４０５に対してＣＭＰ処理を行うことで、開口４４２または開口４４６に埋め込まれたソース電極層４０５ａおよびドレイン電極層４０５ｂを形成することができる。本実施の形態では、導電膜４０５に対して、絶縁層４０７の表面が露出する条件でＣＭＰ処理を行うことにより、ソース電極層４０５ａおよびドレイン電極層４０５ｂを形成する。なお、ＣＭＰ処理の条件によっては絶縁層４０７の表面またはゲート電極層４０１の表面も研磨される場合がある。
【０１３６】
なお、ＣＭＰ処理は、１回のみ行ってもよいし、複数回行ってもよい。複数回に分けてＣＭＰ処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行うのが好ましい。このように研磨レートの異なる研磨を組み合わせることによって、ソース電極層４０５ａ、ドレイン電極層４０５ｂ、絶縁層４０７の表面の平坦性をより向上させることができる。
【０１３７】
なお、本実施の形態では、絶縁層４０７と重畳する領域の導電膜４０５の除去にＣＭＰ処理を用いたが、他の研磨（研削、切削）処理を用いてもよい。または、ＣＭＰ処理等の研磨処理と、エッチング（ドライエッチング、ウェットエッチング）処理や、プラズマ処理などを組み合わせてもよい。例えば、ＣＭＰ処理後、ドライエッチング処理やプラズマ処理（逆スパッタリングなど）を行い、処理表面の平坦性向上を図ってもよい。研磨処理に、エッチング処理、プラズマ処理などを組み合わせて行う場合、工程順は特に限定されず、導電膜４０５の材料、膜厚、および表面の凹凸状態に合わせて適宜設定すればよい。
【０１３８】
上述したように、ソース電極層４０５ａまたはドレイン電極層４０５ｂは、ゲート絶縁層４０２および絶縁層４０７に設けられた開口を埋め込むように設けられる。したがって、トランジスタ４２０において、ソース電極層４０５ａと酸化物半導体層４０３が接する領域（ソース側コンタクト領域）とゲート電極層４０１との距離（図４（Ｂ）におけるＬＳＧ）は、開口４４２の端部とゲート電極層４０１の端部との距離によって決定される。同様にトランジスタ４２０において、ドレイン電極層４０５ｂと酸化物半導体層４０３が接する領域（ドレイン側コンタクト領域）とゲート電極層４０１との距離（図４（Ｂ）におけるＬＤＧ）は、開口４４６の端部とゲート電極層４０１の端部との距離によって決定される。
【０１３９】
ソース電極層４０５ａを設けるための開口４４２と、ドレイン電極層４０５ｂを設けるための開口４４６を、一度のエッチング処理によって形成する場合、開口４４２と開口４４６との間のチャネル長方向の幅の最小加工寸法は、マスクの形成に用いる露光装置の解像限界に制約される。したがって、開口４４２と開口４４６との距離を十分に縮小することが難しく、結果としてソース側コンタクト領域およびドレイン側コンタクト領域と、ゲート電極層４０１との距離（ＬＳＧおよびＬＤＧ）の微細化が困難である。
【０１４０】
しかしながら、本実施の形態で示す作製方法においては、開口４４２と開口４４６を、それぞれ異なるマスクを用いた個別のエッチング処理によって形成するため、露光装置の解像限界に依存せず、自由に開口の位置を設定することが可能である。よって、ソース側コンタクト領域またはドレイン側コンタクト領域と、ゲート電極層４０１との距離（ＬＳＧまたはＬＤＧ）を、例えば０．０５μｍ以上０．１μｍ以下まで縮小することができる。ＬＳＧおよびＬＤＧを縮小することで、トランジスタ４２０のソース電極層４０５ａ（またはドレイン電極層４０５ｂ）とチャネル形成領域４０３ｃの間の抵抗を低減することができるため、トランジスタの電気的特性（例えばオン電流特性）を向上させることができる。
【０１４１】
また、ソース電極層４０５ａおよびドレイン電極層４０５ｂを形成するために絶縁層４０７上の導電膜４０５を除去する工程において、レジストマスクを用いたエッチング処理を用いないため、ソース電極層４０５ａおよびドレイン電極層４０５ｂのチャネル長方向の幅が微細化されている場合でも精密な加工を正確に行うことができる。よって、半導体装置の作製工程において、形状や特性のばらつきを少ない微細な構造を有するトランジスタ４２０を歩留まりよく作製することができる。
【０１４２】
次いで、ソース電極層４０５ａ、ドレイン電極層４０５ｂおよび絶縁層４０７上にソース配線層またはドレイン配線層（これと同じ層で形成される配線も含む）となる導電膜を成膜し、該導電膜を加工してソース配線層４６５ａおよびドレイン配線層４６５ｂを形成する（図４（Ｃ）参照）。
【０１４３】
ソース配線層４６５ａおよびドレイン配線層４６５ｂはゲート電極層４０１と同様の材料および作製方法を用いて形成することができる。例えば、ソース配線層４６５ａおよびドレイン配線層４６５ｂとして窒化タンタル膜と銅膜との積層、または窒化タンタル膜とタングステン膜との積層などを用いることができる。
【０１４４】
上述のように、ソース電極層４０５ａとドレイン電極層４０５ｂとのチャネル長方向の距離は、露光装置の解像限界に依存せずに微細に加工することが可能である。一方、上述した電極層４１５ａと電極層４１５ｂ離や、ソース配線層４６５ａとドレイン配線層４６５ｂは、フォトリソグラフィ法によって形成したマスクを用いて加工されるため、その幅は、ソース電極層４０５ａとドレイン電極層４０５ｂよりも大きくなる。トランジスタ４２０の微細化のためには、ソース配線層４６５ａとドレイン配線層４６５ｂとの間隔を、電極層４１５ａと電極層４１５ｂとの間隔と同様に、露光装置の解像限界に合わせて設定するのが好ましい。
【０１４５】
以上の工程によって、本実施の形態のトランジスタ４２０が形成される。
【０１４６】
トランジスタ起因の表面凹凸を低減するためにトランジスタ４２０上に平坦化絶縁膜を形成してもよい。平坦化絶縁膜としては、ポリイミド、アクリル、ベンゾシクロブテン、等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、平坦化絶縁膜を形成してもよい。
【０１４７】
なお、トランジスタ４２０では、ソース電極層４０５ａおよびドレイン電極層４０５ｂに挟まれた領域におけるゲート絶縁層４０２と絶縁層４０７の合計の膜厚と、ソース電極層４０５ａおよびドレイン電極層４０５ｂの膜厚は、略等しい厚さであり、ソース電極層４０５ａ、ドレイン電極層４０５ｂおよび絶縁層４０７の上面が略一致する構成を示したが、本実施の形態はこれに限られない。
【０１４８】
例えば、図５（Ａ）に示すトランジスタ４２２のように、導電膜４０５の研磨処理の条件によっては、ソース電極層４０５ａまたはドレイン電極層４０５ｂの上面と、絶縁層４０７の上面と、に高低差が形成されることもある。または、図５（Ｂ）に示すトランジスタ４２３のように、導電膜４０５および絶縁層４０７の研磨処理によって、ゲート電極層４０１の上面を露出させてもよい。また、ゲート電極層４０１も上方の一部が研磨処理によって除去されてもよい。トランジスタ４２３のようにゲート電極層４０１を露出する構造は、トランジスタ４２３上に他の配線や半導体素子を積層する集積回路において用いることができる。なお、トランジスタ４２２およびトランジスタ４２３のその他の部分の構成は、トランジスタ４２０の構成と同様である。
【０１４９】
また、トランジスタ４２０では、開口４４２および開口４４６を形成する際に酸化物半導体層４０３がエッチングされず、開口４４２および開口４４６と重畳する領域においても酸化物半導体層４０３の膜厚が薄くならない構成を示したが、本実施の形態はこれに限られない。
【０１５０】
例えば、図６（Ａ）に示すトランジスタ４２４のように酸化物半導体層４０３に達する開口４４２および開口４４６を形成する際に、開口４４２および開口４４６と重畳する領域の酸化物半導体層４０３の一部がエッチングされることもある。トランジスタ４２４では、酸化物半導体層４０３の低抵抗領域４０３ａの一部と低抵抗領域４０３ｂの一部の膜厚が酸化物半導体層４０３の他の部分の膜厚と比較して薄くなっている。なお、トランジスタ４２４のその他の部分の構成は、トランジスタ４２０の構成と同様である。
【０１５１】
また、図６（Ｂ）に示すトランジスタ４２５のように酸化物半導体層４０３に達する開口４４２および開口４４６を形成する際に、開口４４２および開口４４６と重畳する領域の酸化物半導体層４０３がエッチングされて貫通してしまうこともある。トランジスタ４２４では、酸化物半導体層４０３の低抵抗領域４０３ａの一部と低抵抗領域４０３ｂの一部に貫通して開口が形成され、ソース電極層４０５ａおよびドレイン電極層４０５ｂがそれぞれ電極層４１５ａおよび電極層４１５ｂと接している。なお、トランジスタ４２５のその他の部分の構成は、トランジスタ４２０の構成と同様である。
【０１５２】
ここで、電極層４１５ａおよび電極層４１５ｂが設けられていないトランジスタにおいて、上述のように酸化物半導体層の膜厚が低減されてしまう、または除去されてしまう場合、酸化物半導体層とソース電極層またはドレイン電極層との電気的な接続にばらつきが生じる、または電気的な接続ができなくなるというおそれがある。特にトランジスタが微細化され、酸化物半導体層の膜厚が薄くなると、このような問題が顕著となる。
【０１５３】
しかし、トランジスタ４２４及びトランジスタ４２６は、酸化物半導体層４０３と酸化物半導体層４０３の下層に電極層４１５ａおよび電極層４１５ｂが設けられている。したがって、酸化物半導体層４０３の一部の膜厚が低減される場合、または酸化物半導体層４０３の一部が貫通して除去される場合であっても、下層に設けられた電極層４１５ａおよび電極層４１５ｂによって、ソース電極層またはドレイン電極層と酸化物半導体層との電気的な接続を補償することができる。よって、信頼性よくトランジスタの微細化を達成することが可能となる。また、開口の形成に要求されるアライメント精度及び加工精度の自由度を向上させることができる。
【０１５４】
また、トランジスタ４２０では、電極層４１５ａと電極層４１５ｂとの間のチャネル長方向の距離が、ソース電極層４０５ａとドレイン電極層４０５ｂとの間のチャネル長方向の距離より大きい構成について説明したが、本実施の形態はこれに限られない。
【０１５５】
図６（Ｃ）に示すトランジスタ４２６のように電極層４１５ａと電極層４１５ｂとの間のチャネル長方向の距離が、ソース電極層４０５ａとドレイン電極層４０５ｂとの間のチャネル長方向の距離より小さい構成とすることもできる。なお、トランジスタ４２６のその他の部分の構成は、トランジスタ４２０の構成と同様である。
【０１５６】
例えば、次のようにしてトランジスタ４２６を形成することができる。図２（Ａ）に示す工程で電極層４１５ａおよび電極層４１５ｂを形成する前に、下地絶縁層４３６を形成し、電極層４１５ａおよび電極層４１５ｂに当たる部分に開口を形成する。このとき、下地絶縁層４３６の電極層４１５ａと電極層４１５ｂの間に相当する部分（図６（Ｃ）に示す下地絶縁層４３６ａ）を、上述のゲート電極層４０１と同様にスリミング処理を行ったマスクを用いて形成することにより、下地絶縁層４３６のチャネル長方向の幅を露光装置の解像限界より微細化することができる。次に、当該下地絶縁層４３６上に導電膜を成膜して当該開口部を埋め込み、当該導電膜をＣＭＰ処理などで下地絶縁層４３６の表面が露出するまで研磨することで、互いの間隔が十分縮小された電極層４１５ａおよび電極層４１５ｂを形成することができる。以降、図２（Ｂ）乃至図４（Ｃ）で示した方法と同様の方法を用いてトランジスタ４２６を形成することができる。
【０１５７】
また、トランジスタ４２０では、電極層４１５ａおよび電極層４１５ｂを下地絶縁層４３６に埋め込んで用いる構成について示したが、本実施の形態はこれに限られない。例えば、図７（Ａ）に示すトランジスタ４２７のように、電極層４３５ａの上面および側面の少なくとも一部と酸化物半導体層４０３の低抵抗領域４０３ａが接し、電極層４３５ｂの上面および側面の少なくとも一部と酸化物半導体層４０３の低抵抗領域４０３ｂが接する構成としてもよい。なお、電極層４３５ａおよび電極層４３５ｂはトランジスタ４２０の電極層４１５ａおよび電極層４１５ｂと同様の材料を用いることができる。なお、トランジスタ４２０では、電極層４３５ａおよび電極層４３５ｂが酸化物半導体層４０３に覆われる構成を示すが、本実施の形態はこれに限られない。例えば、電極層４３５ａおよび電極層４３５ｂの端部が島状の酸化物半導体層４０３の外側で露出している構成としてもよい。また、電極層４３５ａおよび電極層４３５ｂの下に下地絶縁層を設ける構成としてもよい。
【０１５８】
このような構成とすることにより、電極層４３５ａおよび電極層４３５ｂの側面においても酸化物半導体層４０３と接触させることができ、酸化物半導体層４０３と電極層４３５ａおよび電極層４３５ｂとの接触面積の拡大を図ることができるので、コンタクト抵抗を低減することができる。
【０１５９】
作製方法としては、図２（Ａ）に示した工程と同様に電極層４３５ａおよび電極層４３５ｂを形成し、当該電極層４３５ａおよび電極層４３５ｂの上に酸化物半導体層を成膜すればよい。このとき、電極層４３５ａおよび電極層４３５ｂは、図７（Ａ）に示すように、側面をテーパー形状とすることが好ましい。テーパー角は、例えば２０°以上５０°以下とすることができる。なお、ここで、テーパー角とは、電極層４３５ａまたは電極層４３５ｂを、その断面に垂直な方向から観察した際に、電極層４３５ａまたは電極層４３５ｂの側面と底面がなす傾斜角を示す。このように、電極層４３５ａおよび電極層４３５ｂの側面をテーパー形状とすることにより、酸化物半導体層４０３の被覆性を向上させることができる。また、電極層４３５ａおよび電極層４３５ｂの側面をテーパー形状とすることにより、酸化物半導体層４０３と電極層４３５ａおよび電極層４３５ｂとの接触面積の拡大を図ることができるので、コンタクト抵抗を低減することができる。
【０１６０】
なお、トランジスタ４２７は、電極層４３５ａおよび電極層４３５ｂが下地絶縁層中に形成されていない点においてトランジスタ４２０と異なり、その他の部分の構成はトランジスタ４２０の構成と同様である。
【０１６１】
また、電極層４３５ａ及び電極層４３５ｂとてしては、トランジスタ４２０の電極層４１５ａ及び電極層４１５ｂと同様に酸化物半導体を用いてもよい。酸化物半導体からなる電極層４４５ａ及び電極層４４５ｂを用いたトランジスタ４２８を図７（Ｂ）に示す。なお、トランジスタ４２８の構成は、電極層４４５ａおよび電極層４４５ｂ以外は、トランジスタ４２７の構成と同様である。
【０１６２】
電極層に酸化物半導体材料を適用した場合、トランジスタ４２１の電極層４１６ａおよび電極層４１６ｂと同様に、酸化物半導体層の材料や成膜条件によっては、電極層と、酸化物半導体層との界面が不明確になる場合もある。また、界面が不明確になる場合、電極層と、酸化物半導体層との混合領域または混合層と呼ぶことのできる箇所が形成されることもある。なお、図７（Ｂ）において、電極層４４５ａ及び電極層４４５ｂと、酸化物半導体層４０３との界面を模式的に点線で図示している。
【０１６３】
また、電極層４４５ａ及び電極層４４５ｂに酸化物半導体材料を適用する場合には、電極層４４５ａ及び電極層４４５ｂと、酸化物半導体層４０３とが、エッチングの選択比のとれる材料を用いる必要がある。ただし、電極層４４５ａ及び電極層４４５ｂの端部が島状の酸化物半導体層４０３の外側に露出している場合、エッチングの条件によっては、電極層４４５ａ及び電極層４４５ｂの一部がエッチングされた形状となることもある。
【０１６４】
なお、本実施の形態に示す、以上のトランジスタの構成は、互いに適宜組み合わせて用いることができる。
【０１６５】
上述のように、開示する発明の一態様では、ソース電極層を設けるための開口とドレイン電極層を設けるための開口とを、それぞれ異なるマスクを用いた個別のエッチング処理によって形成する。これにより、トランジスタの十分な微細化を達成することが可能であり、ソース側コンタクト領域およびドレイン側コンタクト領域と、ゲート電極層との距離を十分に縮小することができるため、トランジスタのソース電極層（またはドレイン電極層）とチャネル形成領域の間の抵抗を低減することができる。よって、トランジスタの電気特性の一つであるオン特性（例えば、オン電流、及び電界効果移動度）を向上させることができる。
【０１６６】
また、上述のように、酸化物半導体層の第１の低抵抗領域は、少なくとも第１の電極層の一部と接しており、第２の低抵抗領域は、少なくとも第２の電極層の一部と接している。このように第１の電極層および第２の電極層を設けることにより、トランジスタのソース領域およびドレイン領域の厚膜化が図られるので、トランジスタのソース領域およびドレイン領域における抵抗を低減することができる。また、第１の電極層および第２の電極層がそれぞれ、酸化物半導体層の第１の低抵抗領域および第２の低抵抗領域と接する構成とすることで、酸化物半導体層と、第１の電極層および第２の電極層と、のコンタクト抵抗を低減することができる。さらに、ソース電極層およびドレイン電極層がそれぞれ、酸化物半導体層の第１の低抵抗領域および第２の低抵抗領域と接する構成とすることで、酸化物半導体層と、ソース電極層およびドレイン電極層と、のコンタクト抵抗を低減することができる。このように酸化物半導体層４０３とそれぞれの電極層とのコンタクト抵抗を低減することにより、トランジスタの電気特性の一つであるオン特性（例えば、オン電流、及び電界効果移動度）が高く、高速動作、高速応答が可能なトランジスタとすることができる。
【０１６７】
また、ソース電極層４０５ａおよびドレイン電極層４０５ｂの形成するために絶縁層４０７上の導電膜４０５を除去する工程において、レジストマスクを用いたエッチング処理を用いないため、ソース電極層４０５ａおよびドレイン電極層４０５ｂの間隔が微細化されている場合でも精密な加工を正確に行うことができる。よって、半導体装置の作製工程において、形状や特性のばらつきを少ない微細な構造を有するトランジスタ４２０を歩留まりよく作製することができる。
【０１６８】
このように、開示する発明の一態様によって、不良を抑制しつつ、または、良好な特性を維持しつつ、微細化を達成した半導体装置を提供することができる。
【０１６９】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、実施の形態１に示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置の一例を、図面を用いて説明する。
【０１７０】
図８は、半導体装置の構成の一例である。図８（Ａ）に、半導体装置の断面図を、図８（Ｂ）に半導体装置の平面図を、図８（Ｃ）に半導体装置の回路図をそれぞれ示す。ここで、図８（Ａ）は、図８（Ｂ）のＣ１−Ｃ２、及びＤ１−Ｄ２における断面に相当する。
【０１７１】
図８（Ａ）及び図８（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ１６０を有し、上部に第２の半導体材料を用いたトランジスタ１６２を有するものである。トランジスタ１６２としては、実施の形態１で示すトランジスタ４２０の構造を適用する例である。トランジスタ１６２としては、もちろん実施の形態１で示す他の構造のトランジスタを用いることもできる。
【０１７２】
ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
【０１７３】
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、情報を保持するために酸化物半導体を用いた実施の形態１に示すようなトランジスタに用いる他、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
【０１７４】
図８（Ａ）におけるトランジスタ１６０は、半導体材料（例えば、シリコンなど）を含む基板１００に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設けられた不純物領域１２０と、不純物領域１２０に接する金属化合物領域１２４と、チャネル形成領域１１６上に設けられたゲート絶縁膜１０８と、ゲート絶縁膜１０８上に設けられたゲート電極１１０と、を有する。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載には、ソース領域が含まれうる。
【０１７５】
基板１００上にはトランジスタ１６０を囲むように素子分離絶縁層１０６が設けられており、トランジスタ１６０を覆うように絶縁層１２８、及び絶縁層１３０が設けられている。なお、トランジスタ１６０において、ゲート電極１１０の側面に側壁絶縁層（サイドウォール絶縁層）を設け、不純物濃度が異なる領域を含む不純物領域１２０としてもよい。
【０１７６】
単結晶半導体基板を用いたトランジスタ１６０は、高速動作が可能である。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。トランジスタ１６０を覆うように絶縁膜を２層形成する。トランジスタ１６２および容量素子１６４の形成前の処理として、該絶縁膜２層にＣＭＰ処理を施して、平坦化した絶縁層１２８、絶縁層１３０を形成し、同時にゲート電極１１０の上面を露出させる。
【０１７７】
絶縁層１２８、絶縁層１３０は、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜などの無機絶縁膜を用いることができる。絶縁層１２８、絶縁層１３０は、プラズマＣＶＤ法又はスパッタリング法等を用いて形成することができる。
【０１７８】
また、ポリイミド、アクリル樹脂、ベンゾシクロブテン系樹脂、等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）等を用いることができる。有機材料を用いる場合、スピンコート法、印刷法などの湿式法によって絶縁層１２８、絶縁層１３０を形成してもよい。
【０１７９】
なお、本実施の形態において、絶縁膜として窒化シリコン膜、絶縁層１３０として酸化シリコン膜を用いる。
【０１８０】
絶縁層１３０表面において、酸化物半導体層１４４形成領域に、平坦化処理を行うことが好ましい。本実施の形態では、研磨処理（例えばＣＭＰ処理）により十分に平坦化した（好ましくは絶縁層１３０表面の平均面粗さは０．１５ｎｍ以下）絶縁層１３０上に酸化物半導体層１４４を形成する。
【０１８１】
図８（Ａ）に示すトランジスタ１６２は、酸化物半導体をチャネル形成領域に用いたトランジスタである。ここで、トランジスタ１６２に含まれる酸化物半導体層１４４は、高純度化されたものであることが望ましい。高純度化された酸化物半導体を用いることで、極めて優れたオフ特性のトランジスタ１６２を得ることができる。
【０１８２】
トランジスタ１６２は、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。
【０１８３】
トランジスタ１６２の作製工程において、絶縁層１３０上に下地絶縁層１３６と、下地絶縁層１３６中に埋め込まれた電極層１４５ａ及び電極層１４５ｂを形成する。このように、電極層１４５ａ及び電極層１４５ｂがそれぞれ、酸化物半導体層１４４の第１の低抵抗領域および第２の低抵抗領域と接する構成とすることで、トランジスタのソース領域およびドレイン領域の厚膜化が図られるので、トランジスタのソース領域およびドレイン領域における抵抗を低減することができ、トランジスタ１６２のオン特性を向上させることができるまた、本実施の形態では、電極層１４５ａ、１４５ｂと同工程でゲート電極１１０と電気的に接続する電極層１４５ｃを形成する。
【０１８４】
トランジスタ１６２は作製工程において、絶縁層１３５上に設けられた導電膜を化学機械研磨処理により除去する工程を用いて、ソース電極層及びドレイン電極層として機能する電極層１４２ａ、１４２ｂを形成する。本実施の形態では、電極層１４２ａ、１４２ｂと同工程で電極層１４５ｃと電気的に接続する電極層１４２ｃを形成する。
【０１８５】
また、電極層１４２ａ、電極層１４２ｂ、又は電極層１４２ｃに接続してソース配線層又はドレイン配線層として機能する配線層１３８ａ、１３８ｂを設ける。これにより、トランジスタ１６０のゲート電極１１０とトランジスタ１６２の電極層１４２ａは、電極層１４５ｃ、電極層１４２ｃおよび配線層１３８ａを介して電気的に接続される。
【０１８６】
よって、トランジスタ１６２は、ソース電極層又はドレイン電極層として機能する電極層１４２ａ、１４２ｂと酸化物半導体層１４４が接する領域（コンタクト領域）と、ゲート電極１４８との距離を短くすることができるため、電極層１４２ａ、１４２ｂと酸化物半導体層１４４とが接する領域（コンタクト領域）、及びゲート電極１４８間の抵抗が減少し、トランジスタ１６２のオン特性を向上させることが可能となる。
【０１８７】
電極層１４２ａ、１４２ｂの形成工程におけるゲート電極１４８上の導電膜を除去する工程において、レジストマスクを用いたエッチング工程を用いないため、精密な加工を正確に行うことができる。よって、半導体装置の作製工程において、形状や特性のばらつきを少ない微細な構造を有するトランジスタを歩留まりよく作製することができる。
【０１８８】
トランジスタ１６２上には、絶縁層１３５、絶縁膜１５０が単層または積層で設けられている。本実施の形態では、絶縁膜１５０として、酸化アルミニウム膜を用いる。酸化アルミニウム膜を高密度（膜密度３．２ｇ／ｃｍ３以上、好ましくは３．６ｇ／ｃｍ３以上）とすることによって、トランジスタ１６２に安定な電気特性を付与することができる。
【０１８９】
また、酸化物半導体層１４４、ゲート絶縁膜１４６及びゲート電極１４８を覆うように保護膜となる無機絶縁膜（好ましくは酸化アルミニウム膜）を設けてもよい。
【０１９０】
また、絶縁層１３５及び絶縁膜１５０を介して、トランジスタ１６２の電極層１４２ａと重畳する領域には、導電層１５３が設けられており、電極層１４２ｃと、配線層１３８ａと、絶縁層１３５と、絶縁膜１５０と、導電層１５３とによって、容量素子１６４が構成される。すなわち、トランジスタ１６２の電極層１４２ａは、容量素子１６４の一方の電極として機能し、導電層１５３は、容量素子１６４の他方の電極として機能する。なお、容量が不要の場合には、容量素子１６４を設けない構成とすることもできる。また、容量素子１６４は、別途、トランジスタ１６２の上方に設けてもよい。
【０１９１】
トランジスタ１６２および容量素子１６４の上には絶縁膜１５２が設けられている。そして、絶縁膜１５２上にはトランジスタ１６２と、他のトランジスタを接続するための配線１５６が設けられている。図８（Ａ）には図示しないが、配線１５６は、絶縁膜１５０、絶縁膜１５２などに形成された開口に形成された電極を介して配線層１３８ｂ及び電極層１４２ｂと電気的に接続される。ここで、該電極は、少なくともトランジスタ１６２の酸化物半導体層１４４の一部と重畳するように設けられることが好ましい。
【０１９２】
図８（Ａ）及び図８（Ｂ）において、トランジスタ１６０と、トランジスタ１６２とは、少なくとも一部が重畳するように設けられており、トランジスタ１６０のソース領域またはドレイン領域と酸化物半導体層１４４の一部が重畳するように設けられているのが好ましい。また、トランジスタ１６２及び容量素子１６４が、トランジスタ１６０の少なくとも一部と重畳するように設けられている。例えば、容量素子１６４の導電層１５３は、トランジスタ１６０のゲート電極１１０と少なくとも一部が重畳して設けられている。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
【０１９３】
なお、配線層１３８ｂ及び配線１５６の電気的接続は、配線層１３８ｂ及び配線１５６を直接接触させて行ってもよいし、配線層１３８ｂ及び配線１５６の間の絶縁膜に電極を設けて、該電極を介して行ってもよい。また、間に介する電極は、複数でもよい。
【０１９４】
次に、図８（Ａ）及び図８（Ｂ）に対応する回路構成の一例を図８（Ｃ）に示す。
【０１９５】
図８（Ｃ）において、第１の配線（１ｓｔ  Ｌｉｎｅ）とトランジスタ１６０のソース電極とは、電気的に接続され、第２の配線（２ｎｄ  Ｌｉｎｅ）とトランジスタ１６０のドレイン電極とは、電気的に接続されている。また、第３の配線（３ｒｄ  Ｌｉｎｅ）とトランジスタ１６２のソース電極またはドレイン電極の一方とは、電気的に接続され、第４の配線（４ｔｈ  Ｌｉｎｅ）と、トランジスタ１６２のゲート電極とは、電気的に接続されている。そして、トランジスタ１６０のゲート電極と、トランジスタ１６２のソース電極またはドレイン電極の一方は、容量素子１６４の電極の他方と電気的に接続され、第５の配線（５ｔｈ  Ｌｉｎｅ）と、容量素子１６４の電極の他方は電気的に接続されている。
【０１９６】
図８（Ｃ）に示す半導体装置では、トランジスタ１６０のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
【０１９７】
情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位が、トランジスタ１６０のゲート電極、および容量素子１６４に与えられる。すなわち、トランジスタ１６０のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極に与えられた電荷が保持される（保持）。
【０１９８】
トランジスタ１６２のオフ電流は極めて小さいため、トランジスタ１６０のゲート電極の電荷は長時間にわたって保持される。
【０１９９】
次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１６０のゲート電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ１６０をｎチャネル型とすると、トランジスタ１６０のゲート電極にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ１６０のゲート電極にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ１６０を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの中間の電位Ｖ０とすることにより、トランジスタ１６０のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ１６０は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１６０は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。
【０２００】
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極の状態にかかわらずトランジスタ１６０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線に与えればよい。または、ゲート電極の状態にかかわらずトランジスタ１６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
【０２０１】
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
【０２０２】
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁膜の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
【０２０３】
以上のように、微細化及び高集積化を実現し、かつ高い電気的特性を付与された半導体装置、及び該半導体装置の作製方法を提供することができる。
【０２０４】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２０５】
（実施の形態３）
本実施の形態においては、実施の形態１に示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置について、実施の形態２に示した構成と異なる構成について、図９及び図１０を用いて説明を行う。
【０２０６】
図９（Ａ）は、半導体装置の回路構成の一例を示し、図９（Ｂ）は半導体装置の一例を示す概念図である。まず、図９（Ａ）に示す半導体装置について説明を行い、続けて図９（Ｂ）に示す半導体装置について、以下説明を行う。
【０２０７】
図９（Ａ）に示す半導体装置において、ビット線ＢＬとトランジスタ１６２のソース電極又はドレイン電極とは電気的に接続され、ワード線ＷＬとトランジスタ１６２のゲート電極とは電気的に接続され、トランジスタ１６２のソース電極又はドレイン電極と容量素子２５４の第１の端子とは電気的に接続されている。
【０２０８】
次に、図９（Ａ）に示す半導体装置（メモリセル２５０）に、情報の書き込みおよび保持を行う場合について説明する。
【０２０９】
まず、ワード線ＷＬの電位を、トランジスタ１６２がオン状態となる電位として、トランジスタ１６２をオン状態とする。これにより、ビット線ＢＬの電位が、容量素子２５４の第１の端子に与えられる（書き込み）。その後、ワード線ＷＬの電位を、トランジスタ１６２がオフ状態となる電位として、トランジスタ１６２をオフ状態とすることにより、容量素子２５４の第１の端子の電位が保持される（保持）。
【０２１０】
酸化物半導体を用いたトランジスタ１６２は、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１６２をオフ状態とすることで、容量素子２５４の第１の端子の電位（あるいは、容量素子２５４に蓄積された電荷）を極めて長時間にわたって保持することが可能である。
【０２１１】
次に、情報の読み出しについて説明する。トランジスタ１６２がオン状態となると、浮遊状態であるビット線ＢＬと容量素子２５４とが導通し、ビット線ＢＬと容量素子２５４の間で電荷が再分配される。その結果、ビット線ＢＬの電位が変化する。ビット線ＢＬの電位の変化量は、容量素子２５４の第１の端子の電位（あるいは容量素子２５４に蓄積された電荷）によって、異なる値をとる。
【０２１２】
例えば、容量素子２５４の第１の端子の電位をＶ、容量素子２５４の容量をＣ、ビット線ＢＬが有する容量成分（以下、ビット線容量とも呼ぶ）をＣＢ、電荷が再分配される前のビット線ＢＬの電位をＶＢ０とすると、電荷が再分配された後のビット線ＢＬの電位は、（ＣＢ＊ＶＢ０＋Ｃ＊Ｖ）／（ＣＢ＋Ｃ）となる。従って、メモリセル２５０の状態として、容量素子２５４の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、電位Ｖ１を保持している場合のビット線ＢＬの電位（＝ＣＢ＊ＶＢ０＋Ｃ＊Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合のビット線ＢＬの電位（＝ＣＢ＊ＶＢ０＋Ｃ＊Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
【０２１３】
そして、ビット線ＢＬの電位を所定の電位と比較することで、情報を読み出すことができる。
【０２１４】
このように、図９（Ａ）に示す半導体装置は、トランジスタ１６２のオフ電流が極めて小さいという特徴から、容量素子２５４に蓄積された電荷は長時間にわたって保持することができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
【０２１５】
次に、図９（Ｂ）に示す半導体装置について、説明を行う。
【０２１６】
図９（Ｂ）に示す半導体装置は、上部に記憶回路として図９（Ａ）に示したメモリセル２５０を複数有するメモリセルアレイ２５１ａ及び２５１ｂを有し、下部に、メモリセルアレイ２５１（メモリセルアレイ２５１ａ及び２５１ｂ）を動作させるために必要な周辺回路２５３を有する。なお、周辺回路２５３は、メモリセルアレイ２５１と電気的に接続されている。
【０２１７】
図９（Ｂ）に示した構成とすることにより、周辺回路２５３をメモリセルアレイ２５１（メモリセルアレイ２５１ａ及び２５１ｂ）の直下に設けることができるため半導体装置の小型化を図ることができる。
【０２１８】
周辺回路２５３に設けられるトランジスタは、トランジスタ１６２とは異なる半導体材料を用いるのがより好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、十分な高速動作が可能である。したがって、該トランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
【０２１９】
なお、図９（Ｂ）に示した半導体装置では、２つのメモリセルアレイ２５１（メモリセルアレイ２５１ａと、メモリセルアレイ２５１ｂ）が積層された構成を例示したが、積層するメモリセルの数はこれに限定されない。３つ以上のメモリセルを積層する構成としても良い。
【０２２０】
次に、図９（Ａ）に示したメモリセル２５０の具体的な構成について図１０を用いて説明を行う。
【０２２１】
図１０は、メモリセル２５０の構成の一例である。図１０（Ａ）に、メモリセル２５０の断面図を、図１０（Ｂ）にメモリセル２５０の平面図をそれぞれ示す。ここで、図１０（Ａ）は、図１０（Ｂ）のＦ１−Ｆ２、及びＧ１−Ｇ２における断面に相当する。
【０２２２】
図１０（Ａ）及び図１０（Ｂ）に示すトランジスタ１６２は、実施の形態１で示した構成と同一の構成とすることができる。
【０２２３】
トランジスタ１６２は、絶縁層１３０上に設けられており、絶縁層１３０上には、電極層１４５ａおよび電極層１４５ｂが設けられた下地絶縁層１３６が形成されている。トランジスタ１６２上には、絶縁膜２５６が単層または積層で設けられている。また、絶縁膜２５６を介して、トランジスタ１６２の電極層１４２ａと電気的に接続する配線層１３８ａと重畳する領域には、導電層２６２が設けられており、電極層１４２ａと電気的に接続する配線層１３８ａと、絶縁層１３５と、絶縁膜２５６と、導電層２６２とによって、容量素子２５４が構成される。すなわち、トランジスタ１６２の電極層１４２ａは、容量素子２５４の一方の電極として機能し、導電層２６２は、容量素子２５４の他方の電極として機能する。
【０２２４】
トランジスタ１６２および容量素子２５４の上には絶縁膜２５８が設けられている。そして、絶縁膜２５８上にはメモリセル２５０と、隣接するメモリセル２５０を接続するための配線２６０が設けられている。図示しないが、配線２６０は、絶縁膜２５６及び絶縁膜２５８などに形成された開口を介してトランジスタ１６２の電極層１４２ｂと電気的に接続する配線層１３８ｂと電気的に接続されている。但し、開口に他の導電層を設け、該他の導電層を介して、配線２６０と電極層１４２ｂと電気的に接続する配線層１３８ｂとを電気的に接続してもよい。なお、配線２６０は、図９（Ａ）の回路図におけるビット線ＢＬに相当する。
【０２２５】
図１０（Ａ）及び図１０（Ｂ）において、トランジスタ１６２の電極層１４２ｂは、隣接するメモリセルに含まれるトランジスタのソース電極としても機能することができる。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
【０２２６】
図１０（Ａ）に示す平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
【０２２７】
また、図１１に、半導体装置の構成の他の一例を示す。図１１（Ａ）は、半導体装置の平面図、図１１（Ｂ）は半導体装置の断面図である。ここで、図１１（Ｂ）は、図１１（Ａ）のＦ５−Ｆ６における断面に相当する。なお、図１１（Ａ）においては、図の明瞭化のため、図１１（Ｂ）に示す半導体装置の一部の構成要素を省略している。また、トランジスタ１６２が形成される絶縁膜１３５以下の層に関しては図１１に示す半導体装置と同様の構成なので詳細な説明は省略する。
【０２２８】
図１１（Ａ）（Ｂ）において、配線２６０は絶縁層１３５上に接して設けられ、トランジスタ１６２の電極層１４２ｂと直接接続する。絶縁膜１３５上に絶縁膜１９５が形成されており、さらに絶縁膜１９５上に絶縁膜１９６が形成されている。絶縁膜１９６に形成された開口に埋め込まれるように容量素子２５４が形成されている。
【０２２９】
容量素子２５４は、導電層１９２、絶縁膜１９３、導電層１９４で構成され、絶縁膜１９６中に埋め込まれるように形成されている。なお、絶縁膜１９３は誘電率の高い絶縁材料を用いることが好ましい。このように容量素子２５４を形成することにより、容量素子２５４の占有面積を低減しつつ静電容量を増加させることができる。容量素子２５４とトランジスタ１６２とは、絶縁膜１９５に形成されたトランジスタ１６２の電極層１４２ａに達する開口に設けられた導電層１９１を介して電気的に接続されている。
【０２３０】
図１１で示すように、トランジスタ１６２、容量素子１６４を重畳するように密に積層して設けることで、より半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
【０２３１】
以上のように、上部に多層に形成された複数のメモリセルは、酸化物半導体を用いたトランジスタにより形成されている。酸化物半導体を用いたトランジスタは、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。
【０２３２】
このように、酸化物半導体以外の材料を用いたトランジスタ（換言すると、十分な高速動作が可能なトランジスタ）を用いた周辺回路と、酸化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）を用いた記憶回路とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。また、周辺回路と記憶回路を積層構造とすることにより、半導体装置の集積化を図ることができる。
【０２３３】
以上のように、微細化及び高集積化を実現し、かつ高い電気的特性を付与された半導体装置、及び該半導体装置の作製方法を提供することができる。
【０２３４】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０２３５】
（実施の形態４）
本実施の形態では、先の実施の形態で示した半導体装置を携帯電話、スマートフォン、電子書籍などの携帯機器に応用した場合の例を図１２乃至図１５を用いて説明する。
【０２３６】
携帯電話、スマートフォン、電子書籍などの携帯機器においては、画像データの一時記憶などにＳＲＡＭまたはＤＲＡＭが使用されている。ＳＲＡＭまたはＤＲＡＭが使用される理由としてはフラッシュメモリでは応答が遅く、画像処理では不向きであるためである。一方で、ＳＲＡＭまたはＤＲＡＭを画像データの一時記憶に用いた場合、以下の特徴がある。
【０２３７】
通常のＳＲＡＭは、図１２（Ａ）に示すように１つのメモリセルがトランジスタ８０１〜８０６の６個のトランジスタで構成されており、それをＸデコーダー８０７、Ｙデコーダー８０８にて駆動している。トランジスタ８０３とトランジスタ８０５、トランジスタ８０４とトランジスタ８０６はインバータを構成し、高速駆動を可能としている。しかし１つのメモリセルが６トランジスタで構成されているため、セル面積が大きいという欠点がある。デザインルールの最小寸法をＦとしたときにＳＲＡＭのメモリセル面積は通常１００〜１５０Ｆ２である。このためＳＲＡＭはビットあたりの単価が各種メモリの中で最も高い。
【０２３８】
それに対して、ＤＲＡＭはメモリセルが図１２（Ｂ）に示すようにトランジスタ８１１、保持容量８１２によって構成され、それをＸデコーダー８１３、Ｙデコーダー８１４にて駆動している。１つのセルが１トランジスタ１容量の構成になっており、面積が小さい。ＤＲＡＭのメモリセル面積は通常１０Ｆ２以下である。ただし、ＤＲＡＭは常にリフレッシュが必要であり、書き換えをおこなわない場合でも電力を消費する。
【０２３９】
しかし、先の実施の形態で説明した半導体装置のメモリセル面積は、１０Ｆ２前後であり、且つ頻繁なリフレッシュは不要である。したがって、メモリセル面積が縮小され、且つ消費電力が低減することができる。
【０２４０】
図１３に携帯機器のブロック図を示す。図１３に示す携帯機器はＲＦ回路９０１、アナログベースバンド回路９０２、デジタルベースバンド回路９０３、バッテリー９０４、電源回路９０５、アプリケーションプロセッサ９０６、フラッシュメモリ９１０、ディスプレイコントローラ９１１、メモリ回路９１２、ディスプレイ９１３、タッチセンサ９１９、音声回路９１７、キーボード９１８などより構成されている。ディスプレイ９１３は表示部９１４、ソースドライバ９１５、ゲートドライバ９１６によって構成されている。アプリケーションプロセッサ９０６はＣＰＵ９０７、ＤＳＰ９０８、インターフェイス９０９（ＩＦ９０９）を有している。一般にメモリ回路９１２はＳＲＡＭまたはＤＲＡＭで構成されており、この部分に先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
【０２４１】
図１４に、ディスプレイのメモリ回路９５０に先の実施の形態で説明した半導体装置を使用した例を示す。図１４に示すメモリ回路９５０は、メモリ９５２、メモリ９５３、スイッチ９５４、スイッチ９５５およびメモリコントローラ９５１により構成されている。また、メモリ回路は、画像データ（入力画像データ）からの信号線、メモリ９５２、及びメモリ９５３に記憶されたデータ（記憶画像データ）を読み出し、及び制御を行うディスプレイコントローラ９５６と、ディスプレイコントローラ９５６からの信号により表示するディスプレイ９５７が接続されている。
【０２４２】
まず、ある画像データがアプリケーションプロセッサ（図示しない）によって、形成される（入力画像データＡ）。入力画像データＡは、スイッチ９５４を介してメモリ９５２に記憶される。そしてメモリ９５２に記憶された画像データ（記憶画像データＡ）は、スイッチ９５５、及びディスプレイコントローラ９５６を介してディスプレイ９５７に送られ、表示される。
【０２４３】
入力画像データＡに変更が無い場合、記憶画像データＡは、通常３０〜６０Ｈｚ程度の周期でメモリ９５２からスイッチ９５５を介して、ディスプレイコントローラ９５６から読み出される。
【０２４４】
次に、例えばユーザーが画面を書き換える操作をしたとき（すなわち、入力画像データＡに変更が有る場合）、アプリケーションプロセッサは新たな画像データ（入力画像データＢ）を形成する。入力画像データＢはスイッチ９５４を介してメモリ９５３に記憶される。この間も定期的にメモリ９５２からスイッチ９５５を介して記憶画像データＡは読み出されている。メモリ９５３に新たな画像データ（記憶画像データＢ）が記憶し終わると、ディスプレイ９５７の次のフレームより、記憶画像データＢは読み出され、スイッチ９５５、及びディスプレイコントローラ９５６を介して、ディスプレイ９５７に記憶画像データＢが送られ、表示がおこなわれる。この読み出しはさらに次に新たな画像データがメモリ９５２に記憶されるまで継続される。
【０２４５】
このようにメモリ９５２及びメモリ９５３は交互に画像データの書き込みと、画像データの読み出しを行うことによって、ディスプレイ９５７の表示をおこなう。なお、メモリ９５２及びメモリ９５３はそれぞれ別のメモリには限定されず、１つのメモリを分割して使用してもよい。先の実施の形態で説明した半導体装置をメモリ９５２及びメモリ９５３に採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
【０２４６】
図１５に電子書籍のブロック図を示す。図１５はバッテリー１００１、電源回路１００２、マイクロプロセッサ１００３、フラッシュメモリ１００４、音声回路１００５、キーボード１００６、メモリ回路１００７、タッチパネル１００８、ディスプレイ１００９、ディスプレイコントローラ１０１０によって構成される。
【０２４７】
ここでは、図１５のメモリ回路１００７に先の実施の形態で説明した半導体装置を使用することができる。メモリ回路１００７の役割は書籍の内容を一時的に保持する機能を持つ。機能の例としては、ユーザーがハイライト機能を使用する場合などがある。ユーザーが電子書籍を読んでいるときに、特定の箇所にマーキングをしたい場合がある。このマーキング機能をハイライト機能と言い、表示の色を変える、アンダーラインを引く、文字を太くする、文字の書体を変えるなどによって、周囲との違いを示すことである。ユーザーが指定した箇所の情報を記憶し、保持する機能である。この情報を長期に保存する場合にはフラッシュメモリ１００４にコピーしても良い。このような場合においても、先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
【０２４８】
以上のように、本実施の形態に示す携帯機器には、先の実施の形態に係る半導体装置が搭載されている。このため、読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を低減した携帯機器が実現される。
【０２４９】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【符号の説明】
【０２５０】
１００    基板
１０２    酸化物半導体層
１０３    酸化物半導体層
１０６    素子分離絶縁層
１０８    ゲート絶縁膜
１１０    ゲート電極
１１６    チャネル形成領域
１２０    不純物領域
１２４    金属化合物領域
１２８    絶縁層
１３０    絶縁層
１３５    絶縁層
１３６    下地絶縁層
１３８ａ    配線層
１３８ｂ    配線層
１４２ａ    電極層
１４２ｂ    電極層
１４２ｃ    電極層
１４４    酸化物半導体層
１４５ａ    電極層
１４５ｂ    電極層
１４５ｃ    電極層
１４６    ゲート絶縁膜
１４８    ゲート電極
１５０    絶縁膜
１５２    絶縁膜
１５３    導電層
１５６    配線
１６０    トランジスタ
１６２    トランジスタ
１６４    容量素子
１７２    導電層
１９１    導電層
１９２    導電層
１９３    絶縁膜
１９４    導電層
１９５    絶縁膜
１９６    絶縁膜
２５０    メモリセル
２５１    メモリセルアレイ
２５１ａ    メモリセルアレイ
２５１ｂ    メモリセルアレイ
２５３    周辺回路
２５４    容量素子
２５６    絶縁膜
２５８    絶縁膜
２６０    配線
２６２    導電層
４００    基板
４０１    ゲート電極層
４０２    ゲート絶縁層
４０３    酸化物半導体層
４０３ａ    低抵抗領域
４０３ｂ    低抵抗領域
４０３ｃ    チャネル形成領域
４０５    導電膜
４０５ａ    ソース電極層
４０５ｂ    ドレイン電極層
４０７    絶縁層
４１５ａ    電極層
４１５ｂ    電極層
４１６ａ    電極層
４１６ｂ    電極層
４２０    トランジスタ
４２１    トランジスタ
４２２    トランジスタ
４２３    トランジスタ
４２４    トランジスタ
４２５    トランジスタ
４２６    トランジスタ
４２７    トランジスタ
４２８    トランジスタ
４３１    不純物元素
４３５ａ    電極層
４３５ｂ    電極層
４３６    下地絶縁層
４３６ａ    下地絶縁層
４４０    マスク
４４２    開口
４４４    マスク
４４５ａ    電極層
４４５ｂ    電極層
４４６    開口
４６５ａ    ソース配線層
４６５ｂ    ドレイン配線層
８０１    トランジスタ
８０３    トランジスタ
８０４    トランジスタ
８０５    トランジスタ
８０６    トランジスタ
８０７    Ｘデコーダー
８０８    Ｙデコーダー
８１１    トランジスタ
８１２    保持容量
８１３    Ｘデコーダー
８１４    Ｙデコーダー
９０１    ＲＦ回路
９０２    アナログベースバンド回路
９０３    デジタルベースバンド回路
９０４    バッテリー
９０５    電源回路
９０６    アプリケーションプロセッサ
９０７    ＣＰＵ
９０８    ＤＳＰ
９０９    インターフェイス（ＩＦ）
９１０    フラッシュメモリ
９１１    ディスプレイコントローラ
９１２    メモリ回路
９１３    ディスプレイ
９１４    表示部
９１５    ソースドライバ
９１６    ゲートドライバ
９１７    音声回路
９１８    キーボード
９１９    タッチセンサ
９５０    メモリ回路
９５１    メモリコントローラ
９５２    メモリ
９５３    メモリ
９５４    スイッチ
９５５    スイッチ
９５６    ディスプレイコントローラ
９５７    ディスプレイ
１００１    バッテリー
１００２    電源回路
１００３    マイクロプロセッサ
１００４    フラッシュメモリ
１００５    音声回路
１００６    キーボード
１００７    メモリ回路
１００８    タッチパネル
１００９    ディスプレイ
１０１０    ディスプレイコントローラ
【図１】
0005948037.tif 000003
【図２】
0005948037.tif 000004
【図３】
0005948037.tif 000005
【図４】
0005948037.tif 000006
【図５】
0005948037.tif 000007
【図６】
0005948037.tif 000008
【図７】
0005948037.tif 000009
【図８】
0005948037.tif 000010
【図９】
0005948037.tif 000011
【図１０】
0005948037.tif 000012
【図１１】
0005948037.tif 000013
【図１２】
0005948037.tif 000014
【図１３】
0005948037.tif 000015
【図１４】
0005948037.tif 000016
【図１５】
0005948037.tif 000017