(57)【特許請求の範囲】
【請求項１】
基準電位に対して第１の電源電圧が印加される第１の入力端子と、
前記第１の入力端子に印加された第１の電源電圧を出力する第１の出力端子と、
一端が前記第１の入力端子に接続されるとともに他端が前記基準電位に接続されることにより、前記第１の出力端子から前記基準電位に亘る電流経路と並列接続された遅延回路と、
前記基準電位に対して第２の電源電圧が印加される第２の入力端子と、
前記第２の電源電圧を出力する第２の出力端子と、
前記第２の入力端子に印加された第２の電源電圧を分圧する第１及び第２の分圧素子と、
前記第２の分圧素子に接続され、第１の制御端子に電流が流れると前記第１および第２の分圧素子の間に電流を流す電流制御スイッチと、
前記電流制御スイッチの第１の制御端子と前記遅延回路との間に電流が流れるように制御する電流制御素子と、
前記電流制御スイッチの第１の制御端子に電流が流れることによって、前記第１の分圧素子の分圧電圧が第２の制御端子に印加されると、前記第２の入力端子と前記第２の出力端子とを電気的に接続して、該第２の出力端子から前記第２の電源電圧を出力する電圧制御スイッチとを備え、
前記遅延回路は、前記第１の入力端子から前記基準電位に亘る電流経路上に、抵抗素子とコンデンサとが直列接続された回路からなり、該抵抗素子と該コンデンサとの接続点に、前記電流制御素子が接続されており、
前記第２の出力端子の出力が、前記第１の出力端子の出力よりも遅れてＯＮとなり、
前記第２の出力端子の出力が、前記第１の入力端子の入力をトリガとして前記第１の出力端子の出力が完全にＯＦＦとなるよりも速くＯＦＦになるように制御することを特徴とするシーケンス装置。
【請求項２】
前記遅延回路が有する抵抗素子と並列に接続され、前記第１の出力端子と該遅延回路との間の電流に方向性をもたせる素子を更に備えることを特徴とする請求項１記載のシーケンス装置。
【請求項３】
前記電圧制御スイッチがエンハンスメント型ＭＯＳＦＥＴであり、前記電流制御スイッチがバイポーラトランジスタであり、前記電流制御素子がツェナーダイオードであり、前記方向性素子がダイオードであることを特徴とする請求項１又は２記載のシーケンス装置。
【請求項４】
前記第１の電源電圧は、前記基準電位に対する負電源電圧であり、
前記第２の電源電圧は、前記基準電位に対する正電源電圧であることを特徴とする請求項１乃至３のうちいずれか１項記載のシーケンス装置。
【請求項５】
前記第１の電源電圧は、前記基準電位に対する正電源電圧であり、
前記第２の電源電圧は、前記基準電位に対する負電源電圧であることを特徴とする請求項１乃至３のうちいずれか１項記載のシーケンス装置。
【請求項６】
前記第１の電源電圧は、前記基準電位に対する第１の正電源電圧であり、
前記第２の電源電圧は、前記第１の正電源電圧より電圧値が高い第２の正電源電圧であることを特徴とする請求項１乃至３のうちいずれか１項記載のシーケンス装置。
【請求項７】
前記第１の電源電圧は、前記基準電位に対する第１の負電源電圧であり、
前記第２の電源電圧は、前記第１の負電源電圧より電圧値が低い第２の負電源電圧であることを特徴とする請求項１乃至３のうちいずれか１項記載のシーケンス装置。
【請求項８】
一端が前記第１の入力端子に接続されるとともに他端が前記基準電位に接続されることにより、前記第１の出力端子から前記基準電位に亘る電流経路と並列接続された第２の遅延回路と、
前記基準電位に対して第３の電源電圧が印加される第３の入力端子と、
前記第３の入力端子に印加された第３の電源電圧を出力する第３の出力端子と、
前記第３の入力端子に印加された第３の電源電圧を分圧する第３及び第４の分圧素子と、
前記第４の分圧素子に接続され、第３の制御端子に電流が流れると、前記第３および第４の分圧素子の間に電流を流す第２の電流制御スイッチと、
前記第２の電流制御スイッチの第３の制御端子と前記第２の遅延回路との間に電流が流れるように制御する第２の電流制御素子と、
前記第２の電流制御スイッチの第３の制御端子に電流が流れることによって、前記第３の分圧素子の分圧電圧が第４の制御端子に印加されると、前記第３の入力端子と前記第３の出力端子とを電気的に接続して、該第３の出力端子から前記第３の電源電圧を出力する第２の電圧制御スイッチとを備え、
前記第２の遅延回路は、前記第１の入力端子から前記基準電位に亘る電流経路上に、抵抗素子とコンデンサとが直列接続された回路からなり、該抵抗素子と該コンデンサとの接続点に、前記第２の電流制御素子が接続されており、
前記第３の出力端子の出力が、前記第２の出力端子の出力よりも遅れてＯＮとなり、
前記第３の出力端子の出力が、前記第２の入力端子の入力をトリガとして前記第２の出力端子の出力が完全にＯＦＦとなるよりも速くＯＦＦになるように制御することを特徴とする請求項１乃至３のうちいずれか１項記載のシーケンス装置。
【請求項９】
前記基準電位に対して第３の電源電圧が印加される第３の入力端子と、
前記第３の入力端子に印加された第３の電源電圧を出力する第３の出力端子と、
一端が前記第３の入力端子に接続されるとともに他端が前記基準電位に接続されることにより、前記第３の出力端子から前記基準電位に亘る電流経路と並列接続された第２の遅延回路と、
前記第２の出力端子が出力した第２の電源電圧が印加される第４の入力端子と、
前記第４の入力端子に印加された第２の電源電圧を出力する第４の出力端子と、
前記第４の入力端子に印加された第２の電源電圧を分圧する第３及び第４の分圧素子と、
前記第４の分圧素子に接続され、第３の制御端子に電流が流れると、前記第３および第４の分圧素子の間に電流を流す第２の電流制御スイッチと、
前記第２の電流制御スイッチの第３の制御端子と前記第２の遅延回路との間に電流が流れるように制御する第２の電流制御素子と、
前記第２の電流制御スイッチの第３の制御端子に電流が流れることによって、前記第３の分圧素子の分圧電圧が第４の制御端子に印加されると、前記第４の入力端子と前記第４の出力端子とを電気的に接続して、該第４の出力端子から前記第２の電源電圧を出力する第２の電圧制御スイッチとを備え、
前記第２の遅延回路は、前記第３の入力端子から前記基準電位に亘る電流経路上に、抵抗素子とコンデンサとが直列接続された回路からなり、該抵抗素子と該コンデンサとの接続点に、前記第２の電流制御素子が接続されており、
前記第４の出力端子の出力が、前記第１及び第３の出力端子の出力よりも遅れてＯＮとなり、
前記第４の出力端子の出力が、前記第１及び第３の入力をトリガとして前記第１及び第３の出力端子の出力が完全にＯＦＦとなるよりも速くＯＦＦになるように制御することを特徴とする請求項１乃至３のうちいずれか１項記載のシーケンス装置。
【請求項１０】
一端が前記電圧制御スイッチの出力側に接続されるとともに他端が前記基準電位に接続されることにより、前記第２の出力端子から前記基準電位に亘る電流経路と並列接続された第２の遅延回路と、
前記基準電位に対して第３の電源電圧が印加される第３の入力端子と、
前記第３の入力端子に印加された第３の電源電圧を出力する第３の出力端子と、
前記第３の入力端子に印加された第３の電源電圧を分圧する第３及び第４の分圧素子と、
前記第４の分圧素子に接続され、第３の制御端子に電流が流れると、前記第３及び第４の分圧素子の間に電流を流す第２の電流制御スイッチと、
前記第２の電流制御スイッチの第３の制御端子と前記第２の遅延回路との間に電流が流れるように制御する第２の電流制御素子と、
前記第２の電流制御スイッチの第３の制御端子に電流が流れることによって前記第３の分圧素子の分圧電圧が第４の制御端子に印加されると、前記第３の入力端子と前記第３の出力端子とを電気的に接続して、該第３の出力端子から前記第３の電源電圧を出力する第２の電圧制御スイッチとを備え、
前記第２の遅延回路は、前記電圧制御スイッチの出力側から前記基準電位に亘る電流経路上に、抵抗素子とコンデンサとが直列接続された回路からなり、該抵抗素子と該コンデンサとの接続点に、前記第２の電流制御素子が接続されており、
前記第３の出力端子の出力が、前記第２の出力端子の出力よりも遅れてＯＮとなり、前記第２の出力端子の出力が前記第１の出力端子の電圧よりも遅れてＯＮとなり、
前記第３の出力端子の出力が、第２の出力端子の出力が完全にＯＦＦとなるよりも速くＯＦＦになり、前記第２の出力端子の出力が前記第１の出力端子の出力が完全にＯＦＦとなるよりも速くＯＦＦになるように制御することを特徴とする請求項１乃至３のうちいずれか１項記載のシーケンス装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、第１の電源電圧を外部に出力するとともに、第１の電源電圧の出力に対して他の電源電圧を遅延させてから外部に出力するシーケンス装置に関する。
【背景技術】
【０００２】
ＧａＡｓＦＥＴなどの電界効果トランジスタを駆動するには、一般的に負電源と正電源を必要とする。このような電界効果トランジスタを保護する観点から、負電源の電圧を印加するタイミングをトリガとして、正電源の電圧を印加するタイミングを確実に遅延させるシーケンス回路が用いられている。
【０００３】
例えば、特許文献１には、ある一定のゲートバイアス用電圧に達した時にソースまたはドレインバイアス用電圧が立ち上がるように制御し、かつゲートバイアス用電圧がＧａＡｓＦＥＴのゲートに印加されてない限りドレイン電圧およびソースバイアス用電圧が印加されないように制御するＧａＡｓＦＥＴ保護電源回路が記載されている。
【０００４】
このＧａＡｓＦＥＴ保護電源回路は、例えば特許文献１に示すように、ＲＣ回路の充放電時間を利用して、バイポーラＰＮＰスイッチＱ１のＯＮ／ＯＦＦを切り替えることでソース電圧とゲート電圧とに電源電圧を供給するシーケンスを制御している。また、このＧａＡｓＦＥＴ保護電源回路は、例えば、特許文献１に示すように、負電源電圧側の充放電時間に応じて印加されるツェナー電圧によって、正電源電圧の供給ライン上に接続されているスイッチングトランジスタＱのＯＮ／ＯＦＦを切り替えている。
【０００５】
また、特許文献２には、電圧検出用素子である定電圧ダイオードで検出する電圧がツェナー電圧より高くなると、電圧制御用素子であるＰＮＰトランジスタからの電圧を確実に遅延させて出力させるシーケンス装置が記載されている。
【０００６】
このシーケンス装置は、特許文献２に示すように、Ｖ２とＧＮＤとの間の電位差がツェナー電圧となったとき、Ｑ２がＯＮし、Ｒ１を介してＶｉｎへ電流が流れ始めると、Ｑ１のベース電流が流れて、Ｖ１がＯＮする。このようにして、このシーケンス装置は、Ｖ１がＶ２より遅れて出力する。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平６−１３８６２号公報
【特許文献２】特開２００１−２９６９２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上記特許文献１に示すようなＧａＡｓＦＥＴ保護電源回路は、ＲＣ回路の充放電時間のみによって、ＶｓのＯＮ／ＯＦＦが切り替わるので、電圧Ｖｇが小さい場合は、スイッチングトランジスタＱがＯＮせず電源が入らない可能性がある。また、上記特許文献１の図２に示すようなＧａＡｓＦＥＴ保護電源回路は、Ｒ５によりＶｄが印加されたとき電流ロスが発生するため効率が悪いという問題がある。
【０００９】
上記引用文献２に示すようなシーケンス装置は、Ｖ２よりもＶ１を先に立下げることができず、遮断時にＶ１よりもＶ２を先に立ち下げることができない問題がある。また、バイポーラトランジスタのチャネル温度が低いため、過電流保護の観点から、エミッタ端子に高耐圧の抵抗素子を接続する必要があり、コストが上がるという問題がある。
【００１０】
そこで、第１の電源電圧を外部に出力するとともに、高耐圧かつ高耐電流を実現しつつ、第１の電源電圧と異なる第２の電源電圧を遅延させてから出力することが可能なシーケンス装置が望まれている。
【００１１】
本発明は、このような実情に鑑みて提案されたものであり、第１の電源電圧を外部に出力するとともに、高耐圧かつ高耐電流を実現しつつ第２の電源電圧を遅延させてから出力することが可能なシーケンス装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明は、基準電位に対して第１の電源電圧が印加される第１の入力端子と、第１の入力端子に印加された第１の電源電圧を出力する第１の出力端子と、一端が第１の入力端子に接続されるとともに他端が前記基準電位に接続されることにより、前記第１の出力端子から前記基準電位に亘る電流経路と並列接続された遅延回路と、前記基準電位に対して第２の電源電圧が印加される第２の入力端子と、第２の電源電圧を出力する第２の出力端子と、第２の入力端子に接続され、第２の電源電圧を分圧する第１の及び第２の分圧素子と、第２の分圧素子間に接続され、第１の制御端子に電流が流れると第１および第２の分圧素子の間に電流を流す電流制御スイッチと、電流制御スイッチの第１の制御端子と遅延回路との間に電流が流れるように制御する電流制御素子と、電流制御スイッチの第１の制御端子に電流が流れることによって、第１の分圧素子の分圧電圧が第２の制御端子に印加されると、第２の入力端子と第２の出力端子とを電気的に接続して、第２の出力端子から第２の電源電圧を出力する電圧制御スイッチとを備え、遅延回路は、前記第１の入力端子から前記基準電位に亘る電流経路上に、抵抗素子とコンデンサとが直列接続された回路からなり、抵抗素子とコンデンサとの接続点に、電流制御素子が接続されており、第２の出力端子の出力が、第１の出力端子の出力よりも遅れてＯＮとなり、第２の出力端子の出力が、第１の入力端子の入力をトリガとして第１の出力端子の出力が完全にＯＦＦとなるよりも速くＯＦＦになるように制御することを特徴とする。
【発明の効果】
【００１３】
本発明は、第１の電源電圧が第１の入力端子に入力されることをトリガとして電流制御スイッチの第１の制御端子に流れ、高耐圧かつ高耐電流特性を有する電圧制御スイッチ素子の第２の制御端子に分圧電圧が印加され、第２の入力端子と第２の出力端子とを電気的に接続して、第２の出力端子から第２の電源電圧を出力する。
【００１４】
このようにして、本発明は、第１の電源電圧を外部に出力するとともに、高耐圧かつ高耐電流を実現しつつ第２の電源電圧を確実に遅延させてから外部に出力することができる。また、本発明は、第１の分圧素子の分圧電圧によって電圧制御スイッチのスイッチング動作を行うので、第２の入力端子から第２の出力端子に第２の電源電圧を出力する時に、第１の分圧素子に流れる電流量を調整することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明が適用された第１の実施形態に係るシーケンス装置の具体的な構成について説明するための図である。
【図２】本発明が適用された第１の実施形態に係るシーケンス装置において、第２の電源電圧と第１の電源電圧を外部に出力するＯＮ動作を説明するための図である。
【図３】本発明が適用された第１の実施形態に係るシーケンス装置において、第２の電源電圧と第１の電源電圧を外部に出力している状態から、電源供給を停止するＯＦＦ動作を説明するための図である。
【図４】本発明が適用された第２の実施形態に係るシーケンス装置の具体的な構成及び動作について説明するための図である。
【図５】本発明が適用された第３の実施形態に係るシーケンス装置の具体的な構成及び動作について説明するための図である。
【図６】本発明が適用された第４の実施形態に係るシーケンス装置の具体的な構成及び動作について説明するための図である。
【図７】本発明が適用された第５の実施形態に係るシーケンス装置の具体的な構成及び動作について説明するための図である。
【図８】本発明が適用された第６の実施形態に係るシーケンス装置の具体的な構成及び動作について説明するための図である。
【図９】本発明が適用された第７の実施形態に係るシーケンス装置の具体的な構成及び動作について説明するための図である。
【発明を実施するための形態】
【００１６】
本発明は、第１の電源電圧を外部に出力するとともに、第１の電源電圧の出力に対して他の電源電圧を遅延させてから外部に出力するシーケンス装置に関する。
【００１７】
（１）第１の実施形態
以下に説明する第１の実施形態では、例えば、第１の入力端子を負電源入力端子とし、第１の出力端子を負電源出力端子とし、第２の入力端子を正電源入力端子とし、第２の出力端子を正電源出力端子とし、第１の制御端子をベース電極とし、第２の制御端子をゲート電極とし、基準電位をグランドＧＮＤ電位である０Ｖとする。また、「完全にＯＦＦとなる」とは、端子の電圧がＧＮＤ電位となることを示す。
【００１８】
すなわち、第１の実施形態に係るシーケンス装置は、電界効果トランジスタに対して、所定のシーケンスに従って電源電圧を供給する回路として用いられる。以下では、図１に示すような回路構成のシーケンス装置１の具体的な形態について説明する。
【００１９】
シーケンス装置１は、図１に示すように、入出力端子として、第１の入力端子１１と、第２の入力端子１２と、第１の出力端子１３と、第２の出力端子１４とを備える。第１の入力端子１１は、例えばグランドＧＮＤに対する電位差が−５Ｖの負電源電圧が印加される。第２の入力端子１２は、例えばグランドＧＮＤに対する電位差が＋５Ｖの正電源電圧が印加される。第１の出力端子１３は、第１の入力端子１１に印加された負電源電圧を外部に出力する。第２の出力端子１４は、第２の入力端子１２に印加された正電源電圧を外部に出力する。例えば、このような第１の出力端子１３及び第２の出力端子１４から出力される電圧は、それぞれ、ＧａＮやＧａＡｓなどを用いた電界効果トランジスタのゲートバイアス用電圧及びドレインバイアス用電圧として用いられる。なお、上述したＧａＮやＧａＡｓなどを用いた電界効果トランジスタに限定されず、２種類の異なる電圧源を必要とする負荷に適用してもよい。
【００２０】
ここで、第１の入力端子１１及び第１の出力端子１３は、グランドに対する電位差が０ＶのときＯＦＦとし、グランドに対する電位差が−５ＶのときＯＮとする。本実施の形態において、第１の入力端子１１は、ＯＦＦとＯＮとが切り替えられるものとする。
【００２１】
また、第２の入力端子１２及び第２の出力端子１４は、グランドに対する電位差が０ＶのときＯＦＦとし、グランドに対する電位差が＋５ＶのときＯＮとする。本実施の形態では、第２の入力端子１２は、常にＯＮであり、第２の出力端子１４は、後述するように電圧制御スイッチ２５のスイッチング動作に応じて、ＯＦＦからＯＮに変化するものとする。
【００２２】
また、シーケンス装置１は、遅延回路２１と、第１の分圧抵抗素子２２１と、第２の分圧抵抗素子２２２と、電流制御スイッチ２３と、電流制御素子２４と、電圧制御スイッチ２５と、方向性素子２６とを備える。
【００２３】
遅延回路２１は、第１の入力端子１１と第１の出力端子１３との経路上に並列接続された回路である。この遅延回路２１は、抵抗素子２１１とコンデンサ２１２とが並列接続された構成を有し、抵抗素子２１１とコンデンサ２１２との接続点Ｐ２を介して電流制御素子２４と接続されている。具体的に、抵抗素子２１１は、一端が、第１の入力端子１１と第１の出力端子１３とに亘る電流経路の接続点Ｐ１と接続され、他端が、接続点Ｐ２を介してコンデンサ２１２と接続されている。また、コンデンサ２１２は、一端が、接続点Ｐ２を介して抵抗素子２１１と接続され、他端がグランドＧＮＤに接続されている。
【００２４】
遅延回路２１は、第１の入力端子１１に負電源電圧が印加されると、グランドＧＮＤからコンデンサ２１２に電流が流れて充電することによって、第１の入力端子１１の電圧変動に対して、コンデンサ２１２の負電極側である接続点Ｐ２の電圧変動を遅延させる。
【００２５】
第１の分圧抵抗素子２２１は、一端が、接続点Ｐ３を介して、第２の入力端子１２及び電圧制御スイッチ２５のソース電極Ｓに接続され、他端が、電圧制御スイッチ２５のゲート電極Ｇ及び電流制御スイッチ２３のエミッタ電極Ｅに接続されている。
【００２６】
第２の分圧抵抗素子２２２は、一端が電流制御スイッチ２３のコレクタ電極Ｃに接続され、他端がグランドＧＮＤに接続されている。
【００２７】
電流制御スイッチ２３は、ｐｎｐ型のバイポーラトランジスタであって、ベース電極Ｂが電流制御素子２４と接続され、エミッタ電極Ｅが第１の分圧抵抗素子２２１及び電圧制御スイッチ２５のゲート電極Ｇに接続され、コレクタ電極Ｃが第２の分圧抵抗素子２２２に接続されている。電流制御スイッチ２３は、ベース電極Ｂに流れる電流に応じて、第１の分圧抵抗素子２２１と第２の分圧抵抗素子２２２とを電気的に接続する。
【００２８】
電流制御素子２４は、例えばツェナーダイオードであって、アノードが遅延回路２１の接続点Ｐ２と接続され、カソードが電流制御スイッチ２３のベース電極Ｂと接続されている。このような接続関係により、電流制御素子２４は、第１の入力端子１１に負電源電圧が印加され、遅延回路２１の時定数で決まる所定の遅延時間後に、遅延回路２１の接続点Ｐ２の電圧であるコンデンサ２１２の負電極電圧と、電流制御スイッチ２３のベース電極Ｂとの電位差がツェナー電圧以上になると、電流制御スイッチ２３のベース電極Ｂから遅延回路２１に電流が流れるように制御する。
【００２９】
電圧制御スイッチ２５は、例えばＰチャネルエンハンスメント型ＭＯＳＦＥＴトランジスタであって、ゲート電極Ｇが電流制御スイッチ２３のエミッタ電極Ｅ及び第１の分圧抵抗素子２２１に接続され、ソース電極Ｓが接続点Ｐ３を介して第２の入力端子１２及び第１の分圧抵抗素子２２１に接続され、ドレイン電極Ｄが第２の出力端子１４に接続されている。
【００３０】
このような接続関係により、電圧制御スイッチ２５は、第２の分圧抵抗素子２２２と電気的に接続された第１の分圧抵抗素子２２１の分圧電圧がゲート電極Ｇに印加されると、第２の入力端子１２と第２の出力端子１４とを電気的に接続して、第２の出力端子１４から正電源電圧を出力する。
【００３１】
ここで、後述するタイミングＴ１３において確実に電圧制御スイッチ２５がＯＮになるようにするため、上述した電流制御素子２４のツェナー電圧を次のように設計する。すなわち、正電源電圧をＶ＋、負電源電圧をＶ−、第１の分圧抵抗素子２２１の抵抗値をＲ２、第２の分圧抵抗素子２２２の抵抗値をＲ３、電圧制御スイッチ２５のソース−ゲート電極間の電圧ＶｓｇがＯＮとなる電圧をＶｓｇ=（Ｒ３／（Ｒ２＋Ｒ３））Ｖ＋−Ｖ＋としたとき、上述した電流制御素子２４のツェナー電圧が、Ｖｚ≦（Ｒ３／(Ｒ２＋Ｒ３））Ｖ＋−Ｖ−となるように設計する。本実施例では、このような設計例として、Ｒ１≒２．４ｋΩ、Ｒ２≒４．３ｋΩ、電圧制御スイッチ２５がＯＮになるＶｓｇを−１．８Ｖ、電流制御素子２４のツェナー電圧を約６．８Ｖとする。このような設計により、遅延回路２１のコンデンサ２１２の負電極の電圧が電流制御素子２４の閾値を超えると、電流制御素子２４に電流が流れ、電流制御スイッチ２３のエミッタ電極Ｅの電圧が約３．２Ｖ、Ｖｓｇが−１．８Ｖになり、電圧制御スイッチ２５がＯＮになる。
【００３２】
方向性素子２６は、抵抗素子２１１と並列に接続され、第１の出力端子１３からコンデンサ２１２への方向にのみ電流を流す素子である。すなわち、方向性素子２６は、アノードが接続点Ｐ１を介して第１の入力端子１１に接続され、カソードが接続点Ｐ２を介してコンデンサ２１２に接続されたダイオードである。このような接続関係により、方向性素子２６は、後述するように、第１の入力端子１１がＯＮからＯＦＦになると、第１の入力端子１１から遅延回路２１が有するコンデンサ２１２への方向にのみ電流を流す。
【００３３】
次に、シーケンス装置１が、正電源電圧と負電源電圧を外部に出力する動作について、図２に示す正電源出力及び負電源出力の時間応答を参照して説明する。
【００３４】
初期状態において、シーケンス装置１は、第２の入力端子１２に＋５Ｖの正電源電圧が印加されているものとする。
【００３５】
このような初期状態から、図２のタイミングＴ１１において、シーケンス装置１は、第１の入力端子１１に印加される電圧が、第１の入力端子１１に電圧を印加する電源装置の時定数に応じて０Ｖから−５Ｖに変化する。この第１の入力端子１１の電圧変動に応じて、第１の出力端子１３の出力電圧が０Ｖから立ち下がり、その後、タイミングＴ１２において、−５Ｖで定常状態となる。
【００３６】
また、図２のタイミングＴ１１において、第１の入力端子１１に印加される電圧が０Ｖから−５Ｖの負電源電圧に変化する間に、遅延回路２１のコンデンサ２１２が充電し、コンデンサ２１２の負電極側の接続点Ｐ２の電圧が０Ｖから立ち下がる。その後、接続点Ｐ２の電圧が電流制御素子２４の閾値を超えると、電流制御素子２４は、両端の電位差がツェナー電圧である約６．８Ｖ以上になり、電流制御スイッチ２３のベース電極Ｂから遅延回路２１に電流が流れるように制御する。このようにして、電流制御素子２４に電流が流れると、電流制御スイッチ２３、電圧制御スイッチ２５の順番でスイッチがＯＮになり、例えば図２のタイミングＴ１２から後のタイミングＴ１３に第２の出力端子１４の出力電圧が０Ｖから＋５Ｖに立ち上がる。
【００３７】
このようにして、シーケンス装置１は、負電源電圧の外部出力をトリガとして、電圧制御スイッチ２５により、高耐圧かつ高耐電流を実現しつつ正電源電圧を遅延させてから外部に出力することができる。
【００３８】
また、シーケンス装置１は、第１の分圧抵抗素子２２１の分圧電圧によって電圧制御スイッチ２５のスイッチング動作を行うので、第２の入力端子１２から第２の出力端子１４の間に抵抗等の素子が入らないため電力を損失することがない点で好ましい。
【００３９】
次に、シーケンス装置１が、正電源電圧と負電源電圧を外部に出力している状態から、電源供給を停止する状態へ切り替える動作について、図３に示す正電源出力及び負電源出力の時間応答を参照して説明する。
【００４０】
前提として、シーケンス装置１は、第２の出力端子１４から正電源電圧を出力し、第１の出力端子１２から負電源電圧を出力している状態とする。
【００４１】
このような状態から、図３のタイミングＴ２１において、シーケンス装置１は、第１の入力端子１１に印加される電圧が−５Ｖから０Ｖに変化する。この第１の入力端子１１の電圧変動に応じて、コンデンサ２１２は、接続点Ｐ２からグランドＧＮＤに放電電流が流れて放電動作を行う。これにより、第１の入力端子１１の電圧変動に対して遅延して、第１の出力端子１３の出力電圧は、−５Ｖから立ち上がり、その後、タイミングＴ２３において、ほぼ０Ｖで定常状態に収束する。このようにして、シーケンス装置１では、遅延回路２１により、第１の入力端子１１の電圧変動に対して遅延して、第１の出力端子１３の電圧を０Ｖにすることができる。
【００４２】
また、図３のタイミングＴ２１において、第１の入力端子１１がＯＮからＯＦＦになることで、第１の入力端子１１に印加される電圧が−５Ｖから、グランドと同電位の０Ｖに変化すると、遅延回路２１のコンデンサ２１２が放電して、コンデンサ２１２の負電極側の接続点Ｐ２の電圧が−５Ｖから０Ｖに立ち上がる。負電極側の接続点Ｐ２の電圧が−５Ｖから０Ｖに立ち上がる過渡状態において、第１の入力端子１１の電圧に対して接続点Ｐ２の電圧が低い状態となり、方向性素子２６に電流が流れる。
【００４３】
このようにして方向性素子２６に電流が流れることで、仮に方向性素子２６がない場合に比べて、より早く接続点Ｐ２の電圧が−５Ｖから０Ｖに立ち上がることで電流制御素子２４に電流が流れなくなり、結果として、第１の出力端子１３の出力電圧が０Ｖに収束するよりも早く電流制御スイッチ２３及び電圧制御スイッチ２５がＯＦＦ状態となる。すなわち、図３に示すように、第１の入力端子１１に印加される電圧が−５Ｖから０Ｖに変化するタイミングＴ２１の直後のタイミングＴ２２において、電圧制御スイッチ２５がＯＦＦ状態となり、第２の出力端子１４の電圧差が瞬間的に＋５Ｖから０Ｖに変化することになる。
【００４４】
このように、シーケンス装置１は、第１の入力端子１１の電圧がＯＦＦ状態になると方向性素子２６に電流が流れ、タイミングＴ２２で第２の出力端子１４が瞬間的に０Ｖになり、その後のタイミングＴ２３で第１の出力端子１３が０Ｖに収束する。したがって、シーケンス装置１は、第１の入力端子１１の電圧がＯＦＦ状態になると方向性素子２６に電流が流れることで、確実に正電源出力がＯＦＦになった後に負電源出力をＯＦＦにすることができ、結果としてシーケンス装置１に接続された電界効果トランジスタを過電流状態から保護することができる。
【００４５】
なお、本実施の形態では、グランドＧＮＤに対して正電源電圧を＋５Ｖとし、グランドＧＮＤに対して負電源電圧を−５Ｖとしたが、このような電圧に限定されず、どのような電圧を、正電源電圧と負電源電圧として用いてもよい。特に、上述したように電圧制御スイッチ２５により高耐圧かつ高耐電流を実現しつつ正電源電圧を外部に出力可能である。よって、本発明が適用されたシーケンス装置は、出力側の負荷回路が、例えば窒化ガリウム化合物を用いた電界効果トランジスタのように比較的高電圧で大電流によって駆動する場合など、負電源電圧の電圧レベルに対して、電圧レベルがより高い正電源電圧を必要とする用途に特に適している。
【００４６】
また、本発明は、上述した第１の実施の形態に限定されず、例えば、次に示すような第２の実施形態のように、第１の入力端子１１を正電源入力端子とし、第１の出力端子１３を正電源出力端子とし、第２の入力端子１２を負電源入力端子とし、第２の出力端子１４を負電源出力端子としてもよく、これに応じて電流スイッチの各端子、電圧制御スイッチの各端子、及び電流制御素子の極性を適宜変更してもよいことはもちろんである。
【００４７】
（２）第２の実施形態
第２の実施形態に係るシーケンス装置２は、例えば、図４に示すような回路構成を有する。すなわち、シーケンス装置２は、第１の実施形態に係るシーケンス装置１に対して、次の構成が異なる。まず、シーケンス装置２では、第１の入力端子１１に＋５Ｖの正電源電圧が印加され、第１の出力端子１３から＋５Ｖの正電源電圧を出力し、第２の入力端子１２に−５Ｖの負電源電圧が印加され、第２の出力端子１４から−５Ｖの負電源電圧を出力する。
【００４８】
また、シーケンス装置２は、電流制御スイッチ２３に代えて電流制御スイッチ２３ａが接続され、電流制御素子２４に代えて電流制御素子２４ａが接続され、電圧制御スイッチ２５に代えて電圧制御スイッチ２５ａが接続され、方向性素子２６に代えて方向性素子２６ａが接続されたものである。
【００４９】
すなわち、電流制御スイッチ２３ａは、例えばｎｐｎ型のバイポーラトランジスタであって、各端子の接続関係については電流制御スイッチ２３と同様である。また、電流制御素子２４ａは、電流制御素子２４とは反対の極性で接続される例えばツェナーダイオードであって、具体的には、アノードが電流制御スイッチ２３ａのベース電極Ｂに接続され、カソードが遅延回路２１の接続点Ｐ２に接続されている。また、電圧制御スイッチ２５ａは、例えばＮチャネルエンハンスメント型ＭＯＳＦＥＴトランジスタであって、各端子の接続関係について電圧制御スイッチ２５と同様である。方向性素子２６ａは、方向性素子２６とは反対の極性で接続される例えばダイオード、すなわちアノードが接続点Ｐ２を介してコンデンサ２１２に接続され、カソードが接続点Ｐ１を介して第１の入力端子１１に接続されたダイオードである。
【００５０】
以上のような構成からなるシーケンス装置２では、図４（Ｂ）の時点Ｔ２１１から時点Ｔ２１２に示すように、第２の出力端子１４の負電源出力Ｖ１４は、第１の出力端子１３の正電源出力Ｖ１３よりも遅れて立ち下がりＯＮになる。なお、図４（Ｂ）の破線は、コンデンサ２１２の電圧変動を示している。また、図５（Ｂ）の時点Ｔ２２１から時点Ｔ２２２に示すように、第２の出力端子１４の負電源出力Ｖ１４は、Ｔ２２１における第１の入力端子１１の入力をトリガとして第１の出力端子１３の正電源出力Ｖ１３が完全にＯＦＦとなるよりも速く立ち上がりＯＦＦになる。
【００５１】
このようにして、第２の実施形態に係るシーケンス装置２は、確実に正電源出力がＯＮになった後に負電源出力をＯＮにすることができ、かつ、正電源入力をトリガにして確実に負電源出力がＯＦＦになった後に正電源出力をＯＦＦにすることができる。
【００５２】
（３）第３の実施形態
第３の実施形態に係るシーケンス装置３は、例えば、図５に示すような回路構成を有する。すなわち、シーケンス装置３は、第１の実施形態に係るシーケンス装置１に対して、次の構成が異なる。まず、シーケンス装置３では、第１の入力端子１１に＋５Ｖの正電源電圧が印加され、第１の出力端子１３から＋５Ｖの正電源電圧を出力し、第２の入力端子１２に＋１２Ｖの正電源電圧が印加され、第２の出力端子１４から＋１２Ｖの正電源電圧を出力する。
【００５３】
また、シーケンス装置３は、電流制御スイッチ２３に代えて電流制御スイッチ２３ｂが接続され、電流制御素子２４に代えて電流制御素子２４ｂが接続され、方向性素子２６に代えて方向性素子２６ｂが接続されたものである。
【００５４】
すなわち、電流制御スイッチ２３ｂは、例えばｎｐｎ型のバイポーラトランジスタであって、ベース電極Ｂが電流制御素子２４ｂと接続され、エミッタ電極ＥがグランドＧＮＤに接続され、コレクタ電極Ｃが第２の分圧抵抗素子２２２に接続されている。シーケンス装置３は、第１の分圧抵抗素子２２１と第２の分圧抵抗素子２２２とが、電流制御スイッチ２３ｂを介することなく直接接続されている。電流制御素子２４ｂは、電流制御素子２４とは反対の極性で接続される例えばツェナーダイオードであって、アノードが電流制御スイッチ２３ｂのベース電極Ｂに接続され、カソードが遅延回路２１の接続点Ｐ２に接続されている。また、方向性素子２６ｂは、方向性素子２６とは反対の極性で接続されるダイオード、すなわちアノードが接続点Ｐ２を介してコンデンサ２１２に接続され、カソードが接続点Ｐ１を介して第１の入力端子１１に接続されたダイオードである。
【００５５】
以上のような構成からなるシーケンス装置３では、図５（Ｂ）の時点Ｔ３１１から時点Ｔ３１２に示すように、第２の出力端子１４の＋１２Ｖの正電源出力Ｖ１４は、第１の出力端子１３の＋５Ｖの正電源出力Ｖ１３よりも遅れて立ち上がりＯＮになる。なお、図５（Ｂ）の破線は、コンデンサ２１２の電圧変動を示している。また、図５（Ｂ）の時点Ｔ３２１から時点Ｔ３２２に示すように、第２の出力端子１４の＋１２Ｖの正電源出力Ｖ１４は、Ｔ３２１における第１の入力端子１１の入力をトリガとして第１の出力端子１３の＋５Ｖの正電源出力Ｖ１３が完全にＯＦＦするよりも速く立ち下がりＯＦＦになる。
【００５６】
このようにして、第３の実施形態に係るシーケンス装置３は、確実に＋５Ｖの正電源出力がＯＮになった後に＋１２Ｖの正電源出力をＯＮにすることができ、かつ、＋５Ｖの正電源入力をトリガとし確実に＋１２Ｖの電源出力がＯＦＦになった後に＋５Ｖの正電源出力をＯＦＦにすることができる。
【００５７】
（４）第４の実施形態
第４の実施形態に係るシーケンス装置４は、例えば、図６に示すような回路構成を有する。すなわち、シーケンス装置４は、第１の実施形態に係るシーケンス装置１に対して、次の構成が異なる。まず、シーケンス装置４では、第１の入力端子１１に−３Ｖの負電源電圧が印加され、第１の出力端子１３から−３Ｖの負電源電圧を出力し、第２の入力端子１２に−５Ｖの負電源電圧が印加され、第２の出力端子１４から−５Ｖの負電源電圧を出力する。
【００５８】
また、シーケンス装置４は、電流制御スイッチ２３に代えて電流制御スイッチ２３ｃが接続され、電圧制御スイッチ２５に代えて電圧制御スイッチ２５ｃが接続されたものである。
【００５９】
すなわち、電流制御スイッチ２３ｃは、例えばｐｎｐ型のバイポーラトランジスタであって、ベース電極Ｂが電流制御素子２４と接続され、エミッタ電極ＥがグランドＧＮＤに接続され、コレクタ電極Ｃが第２の分圧抵抗素子２２２に接続されている。シーケンス装置４は、第１の分圧抵抗素子２２１と第２の分圧抵抗素子２２２とが、電流制御スイッチ２３ｃを介することなく直接接続されている。また、電圧制御スイッチ２５ｃは、例えばＮチャネルエンハンスメント型ＭＯＳＦＥＴトランジスタであって、各端子の接続関係について電圧制御スイッチ２５と同様である。
【００６０】
以上のような構成からなるシーケンス装置４では、図６（Ｂ）の時点Ｔ４１１から時点Ｔ４１２に示すように、第２の出力端子１４の−５Ｖの負電源出力は、第１の出力端子１３の−３Ｖの負電源出力よりも遅れて立ち下がりＯＮになる。なお、図６（Ｂ）の破線は、コンデンサ２１２の電圧変動を示している。また、図６（Ｂ）の時点Ｔ４２１から時点Ｔ４２２に示すように、第２の出力端子１４の−５Ｖの負電源出力は、Ｔ４２１における第１の入力端子１１の入力をトリガとして第１の出力端子１２の−３Ｖの負電源出力が完全にＯＦＦとなるよりも速く立ち上がりＯＦＦになる。
【００６１】
このようにして、第４の実施形態に係るシーケンス装置４は、確実に−３Ｖの負電源出力がＯＮになった後に−５Ｖの負電源出力をＯＮにすることができ、かつ、−３Ｖの負電源入力をトリガとして確実に−５Ｖの負電源出力がＯＦＦになった後に−３Ｖの負電源出力をＯＦＦにすることができる。
【００６２】
（５）第５の実施形態
また、本発明が適用されたシーケンス装置は、２つの電源出力を行う場合に限らず、例えば図７に示すような第５の実施形態に係るシーケンス装置５のように、３つの電源出力を行うようにすることも可能である。
【００６３】
シーケンス装置５は、第１の実施形態に係るシーケンス装置１の構成に加えて、さらに次の構成を備えるものである。すなわち、シーケンス装置５は、＋５Ｖの正電源電圧が印加される第３の入力端子５０ａと、第３の入力端子５０ａに印加された＋５Ｖの正電源電圧を出力する第３の出力端子５０ｂと、遅延回路５１と、第１の分圧抵抗素子５２１と、第２の分圧抵抗素子５２２と、電流制御スイッチ５３と、電流制御素子５４と、電圧制御スイッチ５５と、方向性素子５６とを備える。
【００６４】
遅延回路５１は、第１の入力端子１１と第１の出力端子１３との経路上の接続点Ｐ５１から分岐して並列接続された回路であって、抵抗素子５１１とコンデンサ５１２とが並列接続された構成を有し、抵抗素子５１１とコンデンサ５１２との接続点Ｐ５２を介して電流制御素子５４と接続されている。第３の分圧抵抗素子５２１は、接続点Ｐ５３を介して第３の入力端子５０ａに接続されている。第４の分圧抵抗素子５２２は、一端が電流制御スイッチ５３のコレクタ電極Ｃに、他端がグランドＧＮＤに接続されている。電流制御スイッチ５３は、ｐｎｐ型のバイポーラトランジスタであって、ベース電極Ｂが電流制御素子５４に接続され、エミッタ電極Ｅが第３の分圧抵抗素子５２１に接続され、コレクタ電極Ｃが第４の分圧抵抗素子５２２に接続され、ベース電極Ｂに電流に流れる電流に応じて、第３の分圧抵抗素子５２１と第４の分圧抵抗素子５２２を電気的に接続する。電流制御素子５４は、例えばツェナーダイオードであって、アノードが遅延回路５２１の接続点Ｐ５２と接続され、カソードが電流制御スイッチ５３のベース電極Ｂと接続され、ツェナー電圧以上になると電流が流れるように制御する。電圧制御スイッチ５５は、例えばＰチャネルエンハンスメント型ＭＯＳＦＥＴトランジスタであって、電流制御スイッチ５３により、第４の分圧抵抗素子５２２と電気的に接続された第３の分圧抵抗素子５２１の分圧電圧がゲート電極Ｇに印加されると、ソース電極Ｓに接続された第３の入力端子５０ａとドレイン電極Ｄに接続された第３の出力端子５０ｂとを電気的に接続する。
【００６５】
以上のような構成からなるシーケンス装置５では、図７（Ｂ）の時点Ｔ５１１から時点Ｔ５１２に示すように、第１の出力端子１３の−５Ｖの負電源出力Ｖ１３が立ち下がった後に、第２の出力端子１４の＋５Ｖの正電源出力Ｖ１４が立ち上がり、その後、第３の出力端子５０ｂの＋５Ｖの正電源出力Ｖ５０ｂが立ち上がりＯＮになる。なお、図７（Ｂ）の破線Ｌ１はコンデンサ２１２の電圧変動を示し、一点鎖線Ｌ２はコンデンサ５１２の電圧変動を示している。
【００６６】
ここで、遅延回路５１、５４のツェナー電圧を調整することで、負電源出力Ｖ１３に対して正電源出力Ｖ５０ｂが立ち上がるタイミングを調節することができる。また、遅延回路２１、２４のツェナー電圧を調整することで負電源出力Ｖ１３に対して正電源出力Ｖ１４の立ち上がるタイミングを調整することができる。
【００６７】
また、シーケンス装置５は、図７（Ｂ）の時点Ｔ５２１から時点Ｔ５２２に示すように、第３の出力端子５０ｂの＋５Ｖの正電源出力Ｖ５０ｂと第２の出力端子１４の＋５Ｖの正電源出力Ｖ１４は、Ｔ５２１における第１の入力端子１１の入力をトリガとして第１の出力端子１３が完全にＯＦＦとなるよりも速く立ち下がりＯＦＦになる。
【００６８】
このようにして、シーケンス装置５は、複数の電圧で駆動するＧａＮＦＥＴやＧａＡｓＦＥＴを用いた増幅器の保護回路に適用することができる。たとえば、ドレイン電圧が２つ以上の電源から供給し、１つのゲート電圧で動作する装置で、ゲート電圧が負電源でありゲート電圧によりドレイン電流が決まる場合、ゲート電圧を先にＯＮし、後からＯＦＦしなければ多量のドレイン電流が流れてしまう虞がある。このような問題に対して、シーケンス装置５であれば、ゲート電圧をＯＦＦする前にドレイン電圧をＯＦＦすることができ、ドレイン電圧をＯＮする前にゲート電圧をＯＮすることが可能となる。
【００６９】
（６）第６の実施形態
また、本発明が適用されたシーケンス装置は、例えば図８に示すような第６の実施形態に係るシーケンス装置６のように、３つの電源出力を行うようにすることも可能である。
【００７０】
シーケンス装置６は、第１の実施形態に係るシーケンス装置１の構成に加えて、さらに次の構成を備えるものである。すなわち、シーケンス装置６は、−５Ｖの負電源電圧が印加される第３の入力端子６０ａと、第３の入力端子６０ａに印加された−５Ｖの負電源電圧を出力する第３の出力端子６０ｂと、第２の出力端子１４から出力された＋５Ｖの正電源電圧が印加される第４の入力端子６０ｃと、第４の入力端子６０ｃに印加された＋５Ｖの正電源電圧を出力する第４の出力端子６０ｄと、遅延回路６１と、第１の分圧抵抗素子６２１と、第２の分圧抵抗素子６２２と、電流制御スイッチ６３と、電流制御素子６４と、電圧制御スイッチ６５と、方向性素子６６と、を備える。
【００７１】
遅延回路６１は、第３の入力端子６０ａと第１の出力端子６０ｂとの経路上の接続点Ｐ６１から分岐して並列接続された回路であって、抵抗素子６１１とコンデンサ６１２とが並列接続された構成を有し、抵抗素子６１１とコンデンサ６１２との接続点Ｐ６２を介して電流制御素子６４と接続されている。第３の分圧抵抗素子６２１は、接続点Ｐ６３を介して第４の入力端子６０ｃに接続されている。第４の分圧抵抗素子６２２は、一端が電流制御スイッチ６３のコレクタ電極Ｃに、他端がグランドＧＮＤに接続されている。電流制御スイッチ６３は、例えばｐｎｐ型のバイポーラトランジスタであって、ベース電極Ｂが電流制御素子６４と接続され、エミッタ電極Ｅが第３の分圧抵抗素子６２１に接続され、コレクタ電極Ｃが第４の分圧抵抗素子６２２に接続され、ベース電極Ｂに電流に流れる電流に応じて、第３の分圧抵抗素子６２１と第４の分圧抵抗素子６２２を電気的に接続する。電流制御素子６４は、例えばツェナーダイオードであって、アノードが遅延回路６２１の接続点Ｐ６２と接続され、カソードが電流制御スイッチ６３のベース電極Ｂと接続され、ツェナー電圧以上になると電流が流れるように制御する。電圧制御スイッチ６５は、例えばＰチャネルエンハンスメント型ＭＯＳＦＥＴトランジスタであって、電流制御スイッチ６３により、第４の分圧抵抗素子６２２と電気的に接続された第３の分圧抵抗素子６２１の分圧電圧がゲート電極Ｇに印加されると、ソース電極Ｓに接続された第３の入力端子６０ｃとドレイン電極Ｄに接続された第３の出力端子６０ｄとを電気的に接続する。
【００７２】
以上のような構成からなるシーケンス装置６は、図８（Ｂ）の時点Ｔ６１１から時点Ｔ６１２に示すように、第１の出力端子１３及び第３の出力端子６０ｂの−５Ｖの負電源出力Ｖ１３、Ｖ６０ｂが立ち下がった後に、第４の出力端子６０ｄの＋５Ｖの正電源出力Ｖ６０ｄが立ち上がりＯＮになる。なお、図８（Ｂ）の破線Ｌ１はコンデンサ２１２の電圧変動を示し、一点鎖線Ｌ２はコンデンサ６１２の電圧変動を示している。
【００７３】
また、図８（Ｂ）の時点Ｔ６２１から時点Ｔ６２２に示すように、第４の出力端子６０ｄの＋５Ｖの正電源出力Ｖ６０ｄは、第１の入力端子１１の入力および第３の入力端子６０ａのうち先にＯＦＦになった入力（図中ではＴ６２１）をトリガとして、第１の出力端子１３及び第３の出力端子６０ｂが完全にＯＦＦとなるよりも速く立ち下がりＯＦＦになる。
【００７４】
このようにして、シーケンス装置６は、複数の負電圧を必要とし、１つの正電圧で動作する装置の保護回路に適用することができる。たとえば、ドレイン電圧は一定であるが、複数のゲート電圧とするＧａＮＦＥＴやＧａＡｓＦＥＴを利用した増幅器の保護には、それぞれの回路に保護回路が必要となるが、シーケンス装置６を用いて電源供給することにより回路規模を小さくし低価格を実現することができる。
【００７５】
（７）第７の実施形態
また、本発明が適用されたシーケンス装置は、例えば図９（Ａ）に示すような第７の実施形態に係るシーケンス装置７のように、３つの電源出力を行うようにすることも可能である。
【００７６】
シーケンス装置７は、第１の実施形態に係るシーケンス装置１の構成に対して、さらに次の構成を備えるものである。すなわち、シーケンス装置７は、＋５Ｖの正電源電圧が印加される第３の入力端子７０ａと、第３の入力端子７０ａに印加された＋５Ｖの正電源電圧を出力する第３の出力端子７０ｂと、遅延回路７１と、第１の分圧抵抗素子７２１と、第２の分圧抵抗素子７２２と、電流制御スイッチ７３と、電流制御素子７４と、電圧制御スイッチ７５と、方向性素子７６と、を備える。
【００７７】
遅延回路７１は、電圧制御スイッチ２５のドレイン電極Ｄと第２の出力端子１４との間の経路上の接続点Ｐ７１から分岐して並列接続された回路であって、抵抗素子７１１とコンデンサ７１２とが並列接続された構成を有し、抵抗素子７１１とコンデンサ７１２との接続点Ｐ７２を介して電流制御素子７４と接続されている。第３の分圧抵抗素子７２１は、接続点Ｐ７３を介して第３の入力端子７０ａに接続されている。第４の分圧抵抗素子７２２は、一端が第３の分圧抵抗素子７２１に、他端が電流制御スイッチ７３のコレクタ電極Ｃに接続されている。電流制御スイッチ７３は、例えばｎｐｎ型のバイポーラトランジスタであって、ベース電極Ｂが電流制御素子７４と接続され、エミッタ電極ＥがグランドＧＮＤに接続され、コレクタ電極Ｃが第４の分圧抵抗素子７２２に接続され、ベース電極Ｂに電流に流れる電流に応じて、第３の分圧抵抗素子７２１と第４の分圧抵抗素子７２２との間に電流を流す。電流制御素子７４は、例えばツェナーダイオードであって、アノードが電流制御スイッチ７３のベース電極Ｂに接続され、カソードが遅延回路７１の接続点Ｐ７２に接続され、ツェナー電圧以上になると電流が流れるように制御する。電圧制御スイッチ７５は、例えばＰチャネルエンハンスメント型ＭＯＳＦＥＴトランジスタであって、電流制御スイッチ７３により、第３の分圧抵抗素子７２１の分圧電圧がゲート電極Ｇに印加されると、ソース電極Ｓに接続された第３の入力端子７０ａとドレイン電極Ｄに接続された第３の出力端子７０ｂとを電気的に接続する。
【００７８】
以上のような構成からなるシーケンス装置７では、図９（Ｂ）の時点Ｔ７１１から時点Ｔ７１２に示すように、第２の出力端子１４の出力Ｖ１４は、第１の出力端子１３の出力Ｖ１３より遅れて立ち上がりＯＮになり、第３の出力端子７０ｂの出力Ｖ７０ｂは、第１及び第２の出力端子１３、１４の出力Ｖ１３、Ｖ１４よりも遅れて立ち上がりＯＮになる。なお、図９（Ｂ）の破線Ｌ２はコンデンサ７１２の電圧変動を示している。
【００７９】
また、図８（Ｂ）の時点Ｔ７２１から時点Ｔ７２２に示すように、第２の出力端子１４の出力Ｖ１４は、Ｔ７２１における第１の入力端子１１の入力をトリガとして第１の出力端子１３が完全にＯＦＦとなるよりも速く立ち下がりＯＦＦとなり、第３の出力端子７０ｂの出力Ｖ７０ｂは、Ｔ７２２における第２の入力端子１２の入力をトリガとして立ち下がりＯＦＦになる。
【００８０】
このようにして、シーケンス装置７は、複数の負電圧を必要とし、１つの正電圧で動作する装置の保護回路に適用することができる。たとえば、ゲート電圧が負電圧と正電圧の両方が必要であり、１つの正電圧をドレイン電圧とするＧａＮＦＥＴやＧａＡｓＦＥＴを利用した増幅器の保護には、それぞれの回路に保護回路が必要となるが、シーケンス装置７を用いて電源供給することにより、回路規模を小さくし低価格を実現することができる。
【符号の説明】
【００８１】
１−７  シーケンス装置
１１  第１の入力端子
１２  第２の入力端子
１３  第１の出力端子
１４  第２の出力端子
２１  遅延回路
２１１  抵抗素子
２１２  コンデンサ
２２１  第１の分圧抵抗素子
２２２  第２の分圧抵抗素子
２３  電流制御スイッチ
２４  電流制御素子
２５  電圧制御スイッチ
２６  方向性素子
【図７】
0005877172.tif 000002
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図８】
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【図９】
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