(57)【特許請求の範囲】
【請求項１】
第１トランジスタと、第２トランジスタと、を有し、
前記第１トランジスタは、第１のゲート電極と、第１のゲート絶縁物と、前記第１のゲート絶縁物を介して前記第１のゲート電極と重なる領域を有する第１の酸化物半導体層と、前記第１の酸化物半導体層と電気的に接続された第１のソース電極及び第１のドレイン電極とを有し、
前記第２トランジスタは、第２のゲート電極と、第２のゲート絶縁物と、前記第２のゲート絶縁物を介して前記第２のゲート電極と重なる領域を有する第２の酸化物半導体層と、前記第２の酸化物半導体層と電気的に接続された第２のソース電極及び第２のドレイン電極とを有し、
前記第１のソース電極及び前記第１のドレイン電極の一方は、前記第２のソース電極及び前記第２のドレイン電極の一方と電気的に接続され、
上方から見たときに、前記第１のソース電極及び前記第１のドレイン電極は、前記第１のゲート電極から離れており、
上方から見たときに、前記第２のソース電極及び前記第２のドレイン電極は、前記第２のゲート電極から離れており、
前記第２トランジスタは、不純物領域を有し、
前記不純物領域は、前記第２のゲート電極をマスクとして前記第２の酸化物半導体層に不純物をドーピングすることにより形成されたものであり、
前記第１トランジスタは、不純物領域を有していないことを特徴とする半導体装置。
【請求項２】
第１トランジスタと、第２トランジスタと、第１の容量と、第２の容量と、を有し、
前記第１トランジスタは、第１のゲート電極と、第１のゲート絶縁物と、前記第１のゲート絶縁物を介して前記第１のゲート電極と重なる領域を有する第１の酸化物半導体層と、前記第１の酸化物半導体層と電気的に接続された第１のソース電極及び第１のドレイン電極とを有し、
前記第２トランジスタは、第２のゲート電極と、第２のゲート絶縁物と、前記第２のゲート絶縁物を介して前記第２のゲート電極と重なる領域を有する第２の酸化物半導体層と、前記第２の酸化物半導体層と電気的に接続された第２のソース電極及び第２のドレイン電極とを有し、
前記第１のソース電極及び前記第１のドレイン電極の一方は、前記第２のソース電極及び前記第２のドレイン電極の一方と電気的に接続され、
前記第２のソース電極及び前記第２のドレイン電極の一方は、前記第１の容量と電気的に接続され、
前記第２のソース電極及び前記第２のドレイン電極のもう一方は、前記第２の容量と電気的に接続され、
上方から見たときに、前記第１のソース電極及び前記第１のドレイン電極は、前記第１のゲート電極から離れており、
上方から見たときに、前記第２のソース電極及び前記第２のドレイン電極は、前記第２のゲート電極から離れており、
前記第２トランジスタは、不純物領域を有し、
前記不純物領域は、前記第２のゲート電極をマスクとして前記第２の酸化物半導体層に不純物をドーピングすることにより形成されたものであり、
前記第１トランジスタは、不純物領域を有していないことを特徴とする半導体装置。
【請求項３】
請求項１又は２において、
さらに第３のゲート電極を含む第３トランジスタを有し、
前記第３のゲート電極は、前記第２のソース電極及び前記第２のドレイン電極のもう一方と電気的に接続されていることを特徴とする半導体装置。
【請求項４】
請求項１乃至３のいずれか一項において、
前記第１のゲート電極は前記第２のゲート電極と電気的に接続されていることを特徴とする半導体装置。
【請求項５】
請求項１乃至４のいずれか一項において、
前記第１の酸化物半導体層と前記第２の酸化物半導体層のそれぞれは、インジウム及び亜鉛を含むことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、酸化物半導体を用いた半導体装置に関する。ここで、半導体装置とは、半導体特性を利用することで機能する素子および装置全般を指すものである。例えば、半導体を使用したメモリ、演算回路、整流器、表示装置等が挙げられるが、これらに限定されない。例えば、半導体を用いたメモリとしては、特許文献１を参照すればよい。
【背景技術】
【０００２】
近年、インジウム、ガリウム、亜鉛の複合酸化物を用いた半導体によって作製されたトランジスタや表示装置、メモリ等が報告されている（例えば、特許文献２乃至特許文献５参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第７４６８９０１号明細書
【特許文献２】米国特許第７６７４６５０号明細書
【特許文献３】米国特許公開第２０１１／００５８１１６号明細書
【特許文献４】米国特許公開第２０１１／０２１６５７１号明細書
【特許文献５】米国特許公開第２０１１／０２７８５７１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一態様は、酸化物半導体を用いて形成される、少なくとも２つのトランジスタを含む新規な集積回路およびその作製方法を提供することを課題の一とする。なお、これ以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これ以外の課題を抽出することが可能である。
【課題を解決するための手段】
【０００５】
上記の課題を解決できる構成を以下に示す。それに先立って、本明細書で使用する用語について説明する。本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域またはドレイン電極）とソース（ソース端子、ソース領域またはソース電極）の間にチャネル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すことが出来るものである。
【０００６】
ここで、ソースとドレインとは、トランジスタの構造又は動作条件等によって変わるため、いずれがソースまたはドレインであるかを限定することが困難である。そこで、ソースとして機能する部分、及びドレインとして機能する部分を、ソース又はドレインと呼ばず、ソースとドレインとの一方を、第１電極と表記し、ソースとドレインとの他方を第２電極と表記する場合がある。
【０００７】
なお、キャパシタやダイオードのような二端子素子についても、一方の電極を第１電極と呼び、他方の電極を第２電極と呼ぶ場合がある。その際、キャパシタやダイオードにおいて、正極、負極の区別があるときであっても、第１電極がいずれであるかを指すものではない。ただし、回路の性質上、正極と負極を指定する必要があるときは、別途、記載することがある。
【０００８】
なお、本明細書等において、第１、第２、第３などの語句は、様々な要素、部材、領域、層、区域を他のものと区別して記述するために用いられる。よって、第１、第２、第３などの語句は、要素、部材、領域、層、区域などの数を限定するものではない。さらに、例えば、「第１の」を「第２の」又は「第３の」などと置き換えることが可能である。
【０００９】
なお、本明細書等において、ＸとＹとが接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とを含むものとする。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも含むものとする。
【００１０】
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオードなど）が、ＸとＹとの間に１個以上接続されることが可能である。
【００１１】
なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする。
【００１２】
なお、本明細書等においては、能動素子（トランジスタなど）、受動素子（キャパシタなど）などが有するすべての端子について、その接続先を特定しなくても、当業者であれば、発明の一態様を構成することは可能な場合がある。特に、端子の接続先が複数のケース考えられる場合には、その端子の接続先を特定の箇所に限定する必要はない。したがって、能動素子、受動素子などが有する一部の端子についてのみ、その接続先を特定することによって、発明の一態様を構成することが可能な場合がある。
【００１３】
なお、本明細書等においては、ある回路について、少なくとも接続先を特定すれば、当業者であれば、発明を特定することが可能な場合がある。または、ある回路について、少なくとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。
【００１４】
したがって、ある回路について、機能を特定しなくても、接続先を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。または、ある回路について、接続先を特定しなくても、機能を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。
【００１５】
なお、本明細書等において、明示的に単数として記載されているものについては、単数であることが望ましい。ただし、これに限定されず、複数であることも可能である。同様に、明示的に複数として記載されているものについては、複数であることが望ましい。ただし、これに限定されず、単数であることも可能である。
【００１６】
本発明の一態様は、酸化物半導体を有する第１トランジスタと第２トランジスタとを有し、第１トランジスタの第２電極と第２トランジスタの第１電極が接続し、第１トランジスタはゲートと第１電極および第２電極とがオフセットである構造を有するトランジスタ（以下、オフセットトランジスタという）である半導体装置である。
【００１７】
本発明の一態様は、酸化物半導体を有する第１トランジスタと第１容量素子と酸化物半導体を有する第２トランジスタと第２容量素子を有し、第１トランジスタの第２電極と第２トランジスタの第１電極と第１容量素子の第１電極とが接続し、第２トランジスタの第２電極は第２容量素子の第１電極と接続し、第１容量素子および第２容量素子の第２電極は、第１トランジスタのゲートおよび第２トランジスタのゲートと異なるノードに接続されており、第１トランジスタはオフセットトランジスタである半導体装置である。
【００１８】
本発明の一態様は、酸化物半導体を有する第１トランジスタと容量素子と酸化物半導体を有する第２トランジスタとフリップフロップ回路とを有し、第１トランジスタの第２電極と容量素子の第１電極と第２トランジスタのゲートが接続し、容量素子の第２電極は、第１トランジスタのゲートと異なるノードに接続されており、第２トランジスタの第１電極はフリップフロップ回路に接続する半導体装置である。
【００１９】
上記において、第２トランジスタはゲートが第１電極あるいは第２電極とオーバーラップする構造を有するトランジスタ（以下、オーバーラップトランジスタという）であってもよい。また、上記において、第２トランジスタはオフセットトランジスタでもよい。
【００２０】
また、本発明の一態様は、第１トランジスタの第１電極と第２トランジスタの第２電極とを作製する工程と、酸化物半導体の膜を形成する工程と、第１トランジスタのゲートと第２トランジスタのゲートと第１容量素子の第２電極と第２容量素子の第２電極とを形成する工程と、少なくとも第１トランジスタの第１電極とゲートを覆うマスクを形成する工程と、酸化物半導体の膜に不純物を混入させる工程と、を有し、第１トランジスタの第１電極とゲートはオフセットであり、第２トランジスタの第２電極とゲートがオフセットである半導体装置の作製方法である。
【００２１】
また、本発明の一態様は、酸化物半導体の膜を形成する工程と、第１トランジスタのゲートと第２トランジスタのゲートとを形成する工程と、少なくとも第１トランジスタのゲートを覆うマスクを形成する工程と、酸化物半導体の膜に不純物を混入させる工程と、第１トランジスタの第１電極と第２トランジスタの第２電極とを形成する工程と、第１容量素子の第２電極と第２容量素子の第２電極とを形成する工程とを有し、第１トランジスタの第１電極とゲートはオフセットであり、第２トランジスタの第２電極とゲートがオフセットである半導体装置の作製方法である。
【００２２】
用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
【００２３】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【００２４】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【００２５】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
【００２６】
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
【００２７】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【００２８】
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
【００２９】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
【００３０】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、
（ａ―Ａ）２＋（ｂ―Ｂ）２＋（ｃ―Ｃ）２≦ｒ２
を満たすことをいい、ｒは、０．０５とすればよい。他の酸化物でも同様である。
【００３１】
酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。
【００３２】
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。
【００３３】
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
【００３４】
なお、Ｒａは、ＪＩＳ  Ｂ０６０１で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式にて定義される。
【００３５】
【数１】
0006053105.tif 000002
【００３６】
なお、上記において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ１）（ｘ２，ｙ２）の４点で表される四角形の領域）の面積を指し、Ｚ０は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
【００３７】
なお、酸化物半導体の膜が結晶性を有している場合には、ｃ軸配向し、かつａｂ面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、ｃ軸においては金属原子が層状または金属原子と酸素原子とが層状に配列しており、ａｂ面においてはａ軸またはｂ軸の向きが異なる（ｃ軸を中心に回転した）結晶を含む酸化物半導体（ＣＡＡＣ：Ｃ−Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ（ＣＡＡＣ−ＯＳ）ともいう。）の膜であることが好ましい。
【００３８】
ＣＡＡＣ−ＯＳとは、広義に、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつｃ軸方向に垂直な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む酸化物半導体をいう。
【００３９】
ＣＡＡＣ−ＯＳは単結晶ではないが、非晶質のみから形成されているものでもない。また、ＣＡＡＣ−ＯＳは結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。
【００４０】
ＣＡＡＣ−ＯＳを構成する酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣ−ＯＳを構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣ−ＯＳが形成される基板面、ＣＡＡＣ−ＯＳの表面などに垂直な方向）に揃っていてもよい。または、ＣＡＡＣ−ＯＳを構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣ−ＯＳが形成される基板面、ＣＡＡＣ−ＯＳの表面などに垂直な方向）を向いていてもよい。
【００４１】
ＣＡＡＣ−ＯＳは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。
【００４２】
このようなＣＡＡＣ−ＯＳ膜の例として、膜表面またはＣＡＡＣ−ＯＳが形成される基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子および酸素原子（または窒素原子）の層状配列が認められる結晶を挙げることもできる。
【発明の効果】
【００４３】
オフセットトランジスタは、オフ電流（オフ状態でのソースとドレイン間のリーク電流）がそうでないものに比較して小さいという特徴がある。また、オフセットでないトランジスタは、オン電流（オン状態でのソースとドレイン間の電流）がオフセットトランジスタより大きいという特徴がある。
【００４４】
そのことについて、半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタのドレイン電流（ソース−ドレイン間の電流、ＩＤ）のゲート電圧（ソース−ゲート間の電位差、ＶＧ）依存性を数値計算した結果をもとに説明する。
【００４５】
なお、酸化物半導体としては、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のものを想定する。数値計算に先立って、この組成の酸化物を用いてトランジスタを作製し、その特性よりバルク内欠陥密度は１×１０１２／ｃｍ２程度であること、およびバルクの欠陥がない場合の移動度は１２０ｃｍ２／Ｖｓであることがわかった。
【００４６】
ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁物との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁物界面からｘだけ離れた場所における移動度μ１は以下の式で表される。
【００４７】
【数２】
0006053105.tif 000003
【００４８】
ここで、Ｄはゲート方向の電界、Ｂ、Ｇは定数である。ＢおよびＧは、実際の測定結果より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０７ｃｍ／ｓ、Ｇ＝１０ｎｍ（界面散乱が及ぶ深さ）である。Ｄが増加する（すなわち、ゲート電圧が高くなる）と数２の第２項が増加するため、移動度μ１は低下することがわかる。
【００４９】
以上の議論を元に、界面散乱のみを考慮したドレイン電流を計算した結果を図７に示す。なお、ソースの電位を０Ｖとし、ドレインの電位を＋１Ｖとした。数値計算にはシノプシス社製デバイス数値計算ソフト、Ｓｅｎｔａｕｒｕｓ  Ｄｅｖｉｃｅを使用し、酸化物半導体の比誘電率、バンドギャップ、電子親和力、厚さをそれぞれ、１５、２．８電子ボルト、４．７電子ボルト、１５ｎｍとした。これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。
【００５０】
数値計算に用いたトランジスタの断面構造を図６に示す。図６に示すトランジスタは酸化物半導体層にＮ型の半導体領域６０３ａおよび半導体領域６０３ｃを有する。半導体領域６０３ａおよび半導体領域６０３ｃの抵抗率は２×１０−３Ωｃｍとする。
【００５１】
図６（Ａ）に示すトランジスタは、下地絶縁物６０１と、下地絶縁物６０１に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物６０２の上に形成される。トランジスタは半導体領域６０３ａ、半導体領域６０３ｃと、それらに挟まれ、チャネル形成領域となる真性の半導体領域６０３ｂと、ゲート６０５を有する。ゲート６０５の幅を３３ｎｍとする。
【００５２】
ゲート６０５と半導体領域６０３ｂの間には、ゲート絶縁物６０４を有し、また、ゲート６０５の両側面には側壁絶縁物６０６ａおよび側壁絶縁物６０６ｂ、ゲート６０５の上部には、ゲート６０５と他の配線との短絡を防止するための絶縁物６０７を有する。側壁絶縁物の幅は５ｎｍとする。また、半導体領域６０３ａおよび半導体領域６０３ｃに接して、ソース６０８ａおよびドレイン６０８ｂを有する。なお、このトランジスタにおけるチャネル幅は４０ｎｍとする。
【００５３】
数値計算では、ゲート６０５、ソース６０８ａ、ドレイン６０８ｂの仕事関数をそれぞれ、５．５電子ボルト、４．６電子ボルト、４．６電子ボルトとした。また、ゲート絶縁物６０４の厚さは１００ｎｍ、比誘電率は４．１とした。チャネル長およびチャネル幅は３３ｎｍおよび４０ｎｍである。
【００５４】
図６（Ｂ）に示すトランジスタは、下地絶縁物６０１と、酸化アルミニウムよりなる埋め込み絶縁物６０２の上に形成され、半導体領域６０３ａ、半導体領域６０３ｃと、それらに挟まれた真性の半導体領域６０３ｂと、幅３３ｎｍのゲート６０５とゲート絶縁物６０４と側壁絶縁物６０６ａおよび側壁絶縁物６０６ｂと絶縁物６０７とソース６０８ａおよびドレイン６０８ｂを有する点で図６（Ａ）に示すトランジスタと同じである。
【００５５】
図６（Ａ）に示すトランジスタと図６（Ｂ）に示すトランジスタの相違点は、側壁絶縁物６０６ａおよび側壁絶縁物６０６ｂの下の半導体領域の導電型である。図６（Ａ）に示すトランジスタでは、側壁絶縁物６０６ａおよび側壁絶縁物６０６ｂの下の半導体領域はＮ型の半導体領域６０３ａおよび半導体領域６０３ｃであるが、図６（Ｂ）に示すトランジスタでは、真性の半導体領域６０３ｂである。
【００５６】
すなわち、半導体領域６０３ａ（半導体領域６０３ｃ）とゲート６０５がＬｏｆｆだけ重ならない領域（オフセット領域）ができている。Ｌｏｆｆをオフセット長という。図から明らかなように、オフセット長は、側壁絶縁物６０６ａ（側壁絶縁物６０６ｂ）の幅と同じである。なお、図６（Ａ）のトランジスタはＬｏｆｆが０ｎｍであり、オフセットトランジスタでもオーバーラップトランジスタでもない。本明細書では、このようなトランジスタをアラインドトランジスタと呼ぶことにする。
【００５７】
現実には全くオーバーラップではなく、オフセットでもない構造は有りえず、若干のオーバーラップやオフセットであることは避けられないが、オーバーラップとオフセットの間の構造を持つトランジスタとして、アラインドトランジスタを用いてもよい。
【００５８】
図７において、点線は図６（Ａ）の構造のトランジスタ（アラインドトランジスタ、Ｌｏｆｆ＝０ｎｍ）の特性を示し、実線はＬｏｆｆが１５ｎｍである図６（Ｂ）の構造のトランジスタ（オフセットトランジスタ）の特性を示す。
【００５９】
酸化物半導体はバンドギャップが２．５電子ボルト以上であるため、熱励起のキャリアが少なく、オフ状態では極めて高い抵抗を実現できる。しかしながら、シリコン半導体のように短チャネル効果を抑制するためにチャネルにドーピングをおこなうことができないので、ゲート電圧０Ｖでのドレイン電流は１ｐＡ以上である。
【００６０】
オフ電流は、オフセットトランジスタ（図６（Ｂ））ではより小さくなる。図６（Ａ）のトランジスタとの比較では、ゲート電圧０Ｖではドレイン電流は３桁小さく、ゲート電圧が−１Ｖでは６桁以上小さくなる。しかしながら、オフセットトランジスタでは、オン電流はオフセットでないトランジスタよりも少なくなる。ゲート電圧＋１Ｖでは、図６（Ｂ）のトランジスタのドレイン電流は、図６（Ａ）のトランジスタの１／３程度である。
【００６１】
本発明の一態様の構成により、オフセットトランジスタとそうでないトランジスタ（アラインドトランジスタ、オーバーラップトランジスタ等）を同じ基板上に同時に形成することができる。すなわち、回路内においては、オン電流が大きい方が好ましい部分にはオフセットでないトランジスタを用い、また、オフ電流が小さい方が好ましい部分にはオフセットトランジスタを用いることができる。
【図面の簡単な説明】
【００６２】
【図１】本発明の一態様の半導体装置の断面模式図と回路の例を説明する図である。
【図２】本発明の一態様の半導体装置の作製工程を説明する断面図である。
【図３】本発明の一態様の半導体装置の回路を説明する図である。
【図４】本発明の一態様の半導体装置の作製工程を説明する断面図である。
【図５】本発明の一態様の半導体装置の作製工程を説明する断面図である。
【図６】数値計算に用いたトランジスタの断面構造を説明する図である。
【図７】酸化物半導体を用いたトランジスタの特性の数値計算結果である。
【図８】電子機器の例を示す図である。
【発明を実施するための形態】
【００６３】
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
【００６４】
また、図において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
【００６５】
なお、図は、理想的な例を模式的に示したものであり、図に示す形状又は値などに限定されない。例えば、製造技術による形状のばらつき、誤差による形状のばらつき、などを含むことが可能である。
【００６６】
さらに、専門用語は、特定の実施の形態、又は実施例などを述べる目的で用いられる場合が多い。ただし、発明の一態様は、専門用語によって、限定して解釈されるものではない。
【００６７】
また、定義されていない文言（専門用語又は学術用語などの科学技術文言を含む）は、通常の当業者が理解する一般的な意味と同等の意味として用いることが可能である。辞書等により定義されている文言は、関連技術の背景と矛盾がないような意味に解釈されることが好ましい。
【００６８】
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、及び／又は、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換えなどをおこなうことが出来る。
【００６９】
（実施の形態１）
図１（Ａ）に本実施の形態の半導体装置の断面図を示す。半導体装置は基板１０１上に第１酸化物半導体層１０２ａと第２酸化物半導体層１０２ｂを有する。さらに、第１酸化物半導体層１０２ａに接して、第１層配線１０３ａ、第２酸化物半導体層１０２ｂに接して、第１層配線１０３ｂ、第１酸化物半導体層１０２ａと第２酸化物半導体層１０２ｂに接して、第１層配線１０３ｃを有する。
【００７０】
そして、第１酸化物半導体層１０２ａと第２酸化物半導体層１０２ｂ、第１層配線１０３ａ、第１層配線１０３ｂ、第１層配線１０３ｃ上にゲート絶縁物１０４を有し、ゲート絶縁物１０４上に第２層配線１０５ａ、第２層配線１０５ｂ、第２層配線１０５ｃ、第２層配線１０５ｄを有する。
【００７１】
この半導体装置には、２つのトランジスタと２つの容量素子が含まれている。このうち、第１トランジスタは第２層配線１０５ｂをゲートとし、第１層配線１０３ｂを第１電極とする。また、第２トランジスタは第２層配線１０５ａをゲートとし、第１層配線１０３ａを第２電極とする。また、第１層配線１０３ｃは、第１トランジスタの第２電極としての機能と第２トランジスタの第１電極としての機能を有する。第１トランジスタはゲートが第１電極や第２電極が重ならない、オフセットトランジスタであり、第２トランジスタはゲートが第１電極と第２電極と重なるオーバーラップトランジスタである。
【００７２】
さらに、第１容量素子は、第２層配線１０５ｃをその第２電極とする。また、第２容量素子は、第２層配線１０５ｄをその第２電極とする。なお、第１層配線１０３ａは、第２容量素子の第１電極としての機能も有する。第１層配線１０３ｃは、第１容量素子の第１電極としての機能も有する。
【００７３】
以上の２つのトランジスタと２つの容量素子によって構成される回路を図１（Ｄ）に示す。ここで、Ｔｒ１は第１トランジスタ、Ｔｒ２は第２トランジスタ、Ｃｓ１は第１容量素子、Ｃｓ２は第２容量素子である。第１トランジスタＴｒ１のゲートと第２トランジスタＴｒ２のゲートは同じ信号端子ＣＬＫに接続され、第１トランジスタＴｒ１と第２トランジスタＴｒ２は連動して動作する。例えば、第１トランジスタＴｒ１の第１電極は入力端子ＩＮに接続し、与えられた入力信号が第２容量素子Ｃｓ２の第１電極のノードであるストレージノードＳＮに保存される。なお、第１トランジスタＴｒ１のゲートと第２トランジスタＴｒ２のゲートを分離し、それぞれに異なる信号を入力してもよい。
【００７４】
また、第１容量素子Ｃｓ１、第２容量素子Ｃｓ２は、意図的に形成される容量である以外に、配線間容量や寄生容量のような意図的に形成されない容量であってもよい。
【００７５】
図１（Ｂ）に変形例を示す。図１（Ｂ）に示す半導体装置は、第２トランジスタがオフセットトランジスタであることを除けば、図１（Ａ）の半導体装置と同じである。
【００７６】
図１（Ｃ）に変形例を示す。図１（Ｃ）に示す半導体装置は、図１（Ａ）の半導体装置では、２つ設けられていた酸化物半導体層（第１酸化物半導体層１０２ａと第２酸化物半導体層１０２ｂ）を一つの第１酸化物半導体層１０２としたものである。その他の構成は図１（Ａ）の半導体装置と同じである。
【００７７】
（実施の形態２）
本実施の形態では、オフセットトランジスタとアラインドトランジスタを同一の酸化物半導体層上に作製する方法を図２を用いて説明する。
【００７８】
＜図２（Ａ）＞
基板２０１に酸化物半導体層２０２を形成する。基板２０１には各種基板を用いることができ、例えば、単結晶シリコンウェハー、ガラス基板、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板等を用いることができる。また、基板２０１の表面は絶縁性であることが好ましく、半導体あるいは導電性の基板を用いる場合には、表面に絶縁層（以下、第１の絶縁層、という）を設けるとよい。なお、基板２０１上に何らかの回路を形成し、その上に第１の絶縁層を設けてもよい。
【００７９】
第１の絶縁層は酸化物であることが好ましく、過剰な酸素を含有しているとより好ましい。また、その水素濃度は十分に低いことが好ましく、水素濃度は１×１０１９ｃｍ−３以下であることがより好ましい。そのためには、第１の絶縁層の少なくとも表面部は、十分に水素濃度の低減された雰囲気で、スパッタリング法により形成されるとよい。なお、第１の絶縁層は誘電率が低いことが好ましいので、酸化シリコンを用いるとよい。
【００８０】
第１の絶縁層は表面が十分に平坦であることが好ましく、平均面粗さが１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下とするとよい。特に、その上に形成される酸化物半導体層２０２が結晶性を有する場合には、表面の平坦性が十分でないと、結晶性が不十分となることがある。また、平坦性が十分でないと、トランジスタ特性のばらつきの原因となる。平坦な表面を得るためには、第１の絶縁層の表面を化学的機械的研磨法により平坦化するとよく、その後、その表面をプラズマ処理するとなお好ましい。
【００８１】
酸化物半導体層２０２は、上述の酸化物半導体のいずれかを用いて形成するとよく、その厚さはトランジスタのサイズに応じて決定される。酸化物半導体層２０２の厚さは、例えば、１ｎｍ以上３０ｎｍ以下とすればよい。あるいは、チャネル長をＬとするとき、酸化物半導体層２０２の厚さはその１％以上１０％未満となるようにするとよい。
【００８２】
酸化物半導体層２０２は、酸化物半導体の膜を必要な形状にエッチングして得られる。酸化物半導体の膜は、好ましくはスパッタリング法により、基板加熱温度を１００℃以上６００℃以下、好ましくは１５０℃以上５５０℃以下、さらに好ましくは２００℃以上５００℃以下とし、酸素ガスを有する雰囲気で成膜する。酸素ガスと希ガスの混合雰囲気とする場合は、酸素ガスの割合は３０体積％以上、好ましくは５０体積％以上、さらに好ましくは８０体積％以上とする。
【００８３】
成膜時の基板加熱温度が高いほど、得られる酸化物半導体の膜に含まれる不純物（水素等）濃度は低くなる。また、酸化物半導体膜中の原子配列が整い、高密度化され、結晶が形成されやすくなる。酸化物半導体の膜のドナー濃度は１×１０１１ｃｍ−３以下であることが好ましい。
【００８４】
次いで、ゲート絶縁物２０３を成膜する。ゲート絶縁物２０３の厚さはトランジスタのサイズに応じて決定される。ゲート絶縁物２０３の厚さは、例えば、５ｎｍ以上３０ｎｍ以下とすればよい。あるいは、チャネル長をＬとするとき、ゲート絶縁物２０３の厚さはその１０％未満となるようにするとよい。また、ゲート絶縁物２０３の厚さは、その比誘電率によっても決定され、比誘電率の大きな材料を用いれば、ゲート絶縁物２０３を厚くすることもできる。
【００８５】
なお、酸化物半導体層２０２の比誘電率ε１と厚さｔ１とゲート絶縁物２０３の比誘電率ε２と厚さｔ２とトランジスタとのチャネル長Ｌとの間で、（ε２ｔ１＋ε１ｔ２）＜０．１ε２Ｌ、という関係を満たすとさらに好ましい。
【００８６】
ゲート絶縁物２０３は、スパッタリング法、蒸着法、ＰＣＶＤ法、ＰＬＤ法、ＡＬＤ法またはＭＢＥ法を用いることができる。また、ゲート絶縁物２０３には、酸化シリコン、窒化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化ジルコニウム、酸化イットリウム等を用いればよい。本実施の形態では、スパッタリング法を用いて酸化シリコン膜を１００ｎｍの厚さで成膜する。
【００８７】
次いで、ゲート電極としても機能する第１層配線を形成するための第１の導電膜を形成する。第１の導電膜の材料は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。
【００８８】
また、第１の導電膜を積層構造とし、その最下層に窒素を含む金属酸化物、具体的には、窒素を含むＩｎ−Ｇａ−Ｚｎ系酸化物や、窒素を含むＩｎ−Ｓｎ系酸化物や、窒素を含むＩｎ−Ｇａ系酸化物や、窒素を含むＩｎ−Ｚｎ系酸化物や、窒素を含む酸化錫や、窒素を含む酸化インジウムや、金属窒化膜（ＩｎＮ、ＳｎＮなど）を用いてもよい。
【００８９】
これらの材料は５電子ボルト以上、好ましくは５．５電子ボルト以上の仕事関数を有し、ゲート電極として用いた場合、トランジスタのしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。
【００９０】
さらに、第１の導電膜上に第２の絶縁層を形成する。例えば、酸化シリコン、窒化シリコン、酸化窒化シリコン、酸化アルミニウム等を形成する。第２の絶縁層の材料は、その後の異方性エッチングの工程でのエッチングストッパとなるような材料であることが好ましい。
【００９１】
次いで、フォトリソグラフィ工程によって第１の導電膜と第２の絶縁層を加工して、第１層配線２０４ａ、第１層配線２０４ｂとその上のエッチングストッパ２０５ａ、エッチングストッパ２０５ｂを形成する。そして、オフセットトランジスタを設ける領域（図２（Ａ）では右側）にレジスト２０６を形成する。
【００９２】
＜図２（Ｂ）＞
レジスト２０６、および、第１層配線２０４ａとその上のエッチングストッパ２０５ａをマスクとして、酸化物半導体層２０２に不純物をドーピングする。用いる不純物としては、リン、硼素、窒素等が挙げられるがこれらに限定されず、酸化物半導体に含まれる酸素と化合して、酸化物半導体の酸素欠損を増加させ、酸化物半導体中のドナー濃度を高めるものであればよい。
【００９３】
このようにしてＮ型酸化物半導体領域２０７が形成される。Ｎ型酸化物半導体領域２０７のドナー濃度は１×１０２０ｃｍ−３以上であることが好ましい。この際、Ｎ型酸化物半導体領域２０７の境界が、第１層配線２０４ａの両端とほぼ揃った形状に形成される。
【００９４】
その後、プラズマＣＶＤ法等により、第３の絶縁層を形成し、これを異方性エッチングすることで側壁絶縁物２０８を形成する。この工程は公知の半導体技術（側壁形成技術）を参照できる。この際、ゲート絶縁物２０３は、側壁絶縁物２０８および第１層配線２０４ａ、第１層配線２０４ｂの下にある部分を除いて、エッチングし、Ｎ型酸化物半導体領域２０７を露出させる。
【００９５】
＜図２（Ｃ）＞
第２の導電膜を形成する。第２の導電膜の材料としては、第１の導電膜に用いることのできる材料から選択すればよい。第２の導電膜をエッチングして、第２層配線２０９ａ、第２層配線２０９ｂ、第２層配線２０９ｃを得る。第２層配線２０９ａと第２層配線２０９ｂはＮ型酸化物半導体領域２０７に接する。
【００９６】
この工程により、本実施の形態の半導体装置の主要な部分が形成される。すなわち、第１トランジスタ（オフセットトランジスタ）は、第１層配線２０４ｂをゲートとし、第２層配線２０９ｃを第１電極、第２層配線２０９ｂを第２電極とする。また、第２トランジスタ（アラインドトランジスタ）は、第１層配線２０４ａをゲートとし、第２層配線２０９ｂを第１電極、第２層配線２０９ａを第２電極とする。
【００９７】
＜図２（Ｄ）＞
その後、容量用絶縁物２１０を形成する。容量用絶縁物２１０は容量素子の誘電体として用いる。そのためには、その厚さと比誘電率を適切なものとするとよい。例えば、ゲート絶縁物２０３の厚さやそれに用いることのできる材料を参照すればよい。また、容量用絶縁物２１０の一部には必要に応じてコンタクトホール等を設けてもよい。
【００９８】
その後、第３層配線２１１ａ、第３層配線２１１ｂ、第３層配線２１１ｃを形成する。第３層配線２１１ａは第２層配線２０９ａと、第３層配線２１１ｂは第２層配線２０９ｂと、それぞれ容量素子を形成し、第３層配線２１１ａは第２容量素子の第２電極、第３層配線２１１ｂは第１容量素子の第２電極となる。なお、第２層配線２０９ａは第２容量素子の第１電極、第２層配線２０９ｂは第１容量素子の第１電極である。また、第３層配線２１１ｃは、第２層配線２０９ｃと接する。
【００９９】
さらに保護膜や層間絶縁物を設けてもよい。このようにして、酸化物半導体層２０２上に、オフセットトランジスタとアラインドトランジスタを形成できる。なお、アラインドトランジスタの代わりに、オーバーラップトランジスタやオフセットトランジスタを形成してもよい。
【０１００】
（実施の形態３）
本実施の形態では、図１（Ｄ）に示される回路を用いる例について説明する。図３（Ａ）は図１（Ｄ）の回路を用いた記憶素子の回路を示す。この記憶素子は第１トランジスタ３０１と第２トランジスタ３０２と第１容量素子３０４と第２容量素子３０５よりなる回路（図の点線で囲まれた部分）と読み出しトランジスタ３０３とを有する。図の点線で囲まれた部分は図１（Ｄ）に示す回路と同様なものである。
【０１０１】
第１トランジスタ３０１はオフセットトランジスタであり、第２トランジスタ３０２はアラインドトランジスタ、オーバーラップトランジスタ、オフセットトランジスタのいずれかであり、いずれも実施の形態１あるいは実施の形態２で示したように、酸化物半導体層を用いて構成される。
【０１０２】
データを入力する際には、第１トランジスタ３０１と第２トランジスタ３０２のゲートの信号端子ＣＬＫの電位を制御し、第１トランジスタ３０１と第２トランジスタ３０２をオンとする。そして、入力端子ＩＮをデータに応じた電位とする。その結果、第１容量素子３０４の第１電極と第２容量素子３０５の第１電極の電位（ストレージノードＳＮの電位）をデータに応じたものとすることができる。
【０１０３】
この回路のストレージノードＳＮの電位によって読み出しトランジスタ３０３の状態が変化する。すなわち、ストレージノードＳＮの電位が高ければ読み出しトランジスタ３０３はオンとなることがあるが、ストレージノードＳＮの電位が低ければ読み出しトランジスタ３０３はオフとなる。したがって、第１端子Ｔ１と第２端子Ｔ２の導通状態を調べることで、保持されているデータを判別できる。
【０１０４】
似たような構造の記憶素子はゲインセル（例えば、特許文献１参照）として知られているが、図３（Ａ）に示す回路の記憶素子は、オフ電流の低いオフセットトランジスタである第１トランジスタ３０１を有することにより、通常のゲインセルよりも長期間、データを保持できる。
【０１０５】
図３（Ｂ）は図１（Ｄ）の回路を用いた他の記憶素子の回路を示す。この記憶素子は第１トランジスタ３１７と第２トランジスタ３１８と第１容量素子３２０と第２容量素子３２１よりなる回路（図の点線で囲まれた部分）と読み出しトランジスタ３１９とを有する。図の点線で囲まれた部分は図１（Ｄ）に示す回路と同様なものである。また、点線で囲まれた部分と読み出しトランジスタ３１９は、図３（Ａ）で示した回路と同様のものである。
【０１０６】
第１トランジスタ３１７はオフセットトランジスタであり、第２トランジスタ３１８はアラインドトランジスタ、オーバーラップトランジスタ、オフセットトランジスタのいずれかであり、いずれも実施の形態１あるいは実施の形態２で示したように、酸化物半導体層を用いて構成される。
【０１０７】
図３（Ｂ）に示す回路は、さらに、Ｐチャネル型トランジスタ３１１とＮチャネル型トランジスタ３１３よりなる第１のインバータと、Ｐチャネル型トランジスタ３１２とＮチャネル型トランジスタ３１４よりなる第２のインバータと、それらに接続する第１スイッチングトランジスタ３１５と第２スイッチングトランジスタ３１６とを有する。これらはフリップフロップ回路を形成するものである。このような回路は、例えば、ＣＰＵのレジスタ等に使用される。
【０１０８】
データを書き込む際には、入力端子ＩＮをデータに応じた電位とし、第３端子Ｔ３を適切な高電位に、第４端子Ｔ４を適切な低電位とし、さらに第１スイッチングトランジスタ３１５のゲートの信号端子ＣＬＫ１の電位と、第２スイッチングトランジスタ３１６のゲートの信号端子ＣＬＫ２の電位を制御し、第１スイッチングトランジスタ３１５と、第２スイッチングトランジスタ３１６をオンとする。データは第１のインバータと第２のインバータによって形成された帰還回路に維持される。その後、第１スイッチングトランジスタ３１５はオフとする。
【０１０９】
記憶されているデータは出力端子ＯＵＴの電位を読み取ることで判定できる。なお、出力端子ＯＵＴの電位は、入力端子ＩＮに与えられた電位とは逆位相であることに注意する必要がある。例えば、データ”１”のときに入力端子ＩＮに与える電位を＋２Ｖ、データ”０”のときに入力端子ＩＮに与える電位を０Ｖとするとき、入力されたデータが”１”（入力端子ＩＮの電位が＋２Ｖ）であれば、出力端子ＯＵＴの電位は０Ｖである。
【０１１０】
上記の定常状態は、第３端子Ｔ３と第４端子Ｔ４の電位が維持されている場合に保持されるが、第３端子Ｔ３と第４端子Ｔ４の電位差が小さくなると、データが消滅してしまう。すなわち、上記のフリップフロップ回路のみでは、データを保持するには常に相当量の電力を消費する。しかし、図に点線で示す部分にデータを退避させることで、記憶素子の消費電力を低減することができる。
【０１１１】
データを退避させるには、フリップフロップ回路が定常状態を保った状態で、第１トランジスタ３１７と第２トランジスタ３１８のゲートの信号端子ＣＬＫ３の電位を制御して、第１トランジスタ３１７と第２トランジスタ３１８をオンとする。その結果、ストレージノードＳＮの電位は保持されていたデータに応じたものとなる。上記の例では、保持されていたデータが”１”の場合には、ストレージノードＳＮの電位は０Ｖ、保持されていたデータが”０”の場合には、ストレージノードＳＮの電位は＋２Ｖとなる。
【０１１２】
その後、第１トランジスタ３１７と第２トランジスタ３１８のゲートの信号端子ＣＬＫ３の電位を制御して、第１トランジスタ３１７と第２トランジスタ３１８をオフとする。第１スイッチングトランジスタ３１５と、第２スイッチングトランジスタ３１６もオフとするとよい。
【０１１３】
ストレージノードＳＮの電位はオフ電流の低いオフセットトランジスタである第１トランジスタ３１７により長期に維持される。なお、ストレージノードＳＮの電位は、時間の経過によって変動して、初期の値からずれることがある。
【０１１４】
データを上記回路に退避させている間には、信号端子ＣＬＫ３の電位を回路の他の部分の電位よりも低くしてもよい。そうすることによりストレージノードＳＮの電位をより長時間にわたって保持できる。その際に消費される電流は極めて限定的であり、ほとんどは、第１トランジスタ３１７と第２トランジスタ３１８のゲートリーク（ゲートとソースやドレイン間のリーク電流）であり、測定することが困難なほど微量である。
【０１１５】
退避させたデータを元に戻すには、以下のようにおこなえばよい。まず、第２スイッチングトランジスタ３１６と第１トランジスタ３１７と第２トランジスタ３１８はオフのままとする。また、第１スイッチングトランジスタ３１５をオンとして、さらに入力端子ＩＮの電位をデータ”１”に対応するもの（上記の例では＋２Ｖ）とする。第５端子Ｔ５の電位もこれにあわせて＋２Ｖとするとよい。第３端子Ｔ３、第４端子Ｔ４は、それぞれ所定の電位とする。この結果、第１のインバータのゲートの電位は＋２Ｖとなる。その後、第１スイッチングトランジスタ３１５をオフとする。
【０１１６】
次に第５端子の電位を０Ｖとする。もし、ストレージノードＳＮの電位が０Ｖ（あるいはそれに近い値）であれば、読み出しトランジスタ３１９はオフであるので、第１のインバータのゲートの電位は＋２Ｖのままである。しかし、ストレージノードＳＮの電位が＋２Ｖ（あるいはそれに近い値）であれば、読み出しトランジスタ３１９はオンであるので、第１のインバータのゲートの電位は０Ｖとなる。
【０１１７】
ところで、保存されていたデータが”１”であれば、ストレージノードＳＮの電位は０Ｖ（あるいはそれに近い値）、”０”であれば＋２Ｖ（あるいはそれに近い値）であったので、保存されていたデータが”１”であれば、第１のインバータのゲートの電位は＋２Ｖ、保存されていたデータが”０”であれば、第１のインバータのゲートの電位は０Ｖとなる。この状態は最初に入力された状態と同じである。
【０１１８】
その状態で、第２スイッチングトランジスタ３１６をオンとすると、フリップフロップ回路は第１のインバータのゲートの電位に応じた定常状態となる。この状態はデータを退避する前と同じである。
【０１１９】
このような記憶素子を作製する場合には、シリコンウェハー上に、公知の半導体作製技術を用いて、Ｐチャネル型トランジスタ３１１とＮチャネル型トランジスタ３１３よりなる第１のインバータと、Ｐチャネル型トランジスタ３１２とＮチャネル型トランジスタ３１４よりなる第２のインバータと、それらに接続する第１スイッチングトランジスタ３１５と第２スイッチングトランジスタ３１６とを形成し、その回路上に、酸化物半導体を用いて、第１トランジスタ３１７、第２トランジスタ３１８を形成するとよい。
【０１２０】
また、読み出しトランジスタ３１９は、フリップフロップ回路を構成するトランジスタと同じ層に形成してもよいが、第１トランジスタ３１７、第２トランジスタ３１８と同じ層に形成すると、従来の記憶素子と同じ面積で回路を作製でき、集積度を低下させなくて済む。
【０１２１】
なお、最小加工線幅をＦとするとき、フリップフロップ回路は５０Ｆ２以上の面積を要するため、第１トランジスタ３１７、第２トランジスタ３１８のチャネル長を、フリップフロップ回路を構成するトランジスタのチャネル長の５倍以上としてもよい。第１トランジスタ３１７、第２トランジスタ３１８を長チャネルとすることにより、オフ特性を向上させることができる。
【０１２２】
（実施の形態４）
本実施の形態では、図３（Ｂ）で示したような記憶素子を作製する際に用いることのできる方法について図４および図５を用いて説明する。なお、図４および図５に示す断面図は記憶素子の特定の断面ではない。
【０１２３】
まず、シリコンウェハー等の基板４０１上に公知の半導体集積回路作製技術を用いて、Ｎ型ウェル４０１ｎ、Ｐ型ウェル４０１ｐ、素子分離絶縁物４０２、Ｎ型領域４０３ｎ、Ｐ型領域４０３ｐ、第１層配線４０４ａ、第１層配線４０４ｂを形成する（図４（Ａ）参照）。第１層配線４０４ａ、第１層配線４０４ｂはトランジスタのゲートとなる。
【０１２４】
さらに、第１層間絶縁物４０５を形成し、コンタクトホールを形成して、第１コンタクトプラグ４０６ａ、第１コンタクトプラグ４０６ｂ、第１コンタクトプラグ４０６ｃを形成する（図４（Ｂ）参照）。
【０１２５】
さらに、第２層間絶縁物４０７と第２層配線４０８ａ、第２層配線４０８ｂ、第２層配線４０８ｃ、第２層配線４０８ｄを形成する。ここまでは公知の半導体集積回路作製技術を用いることができる。なお、第２層間絶縁物４０７と第２層配線４０８ａ、第２層配線４０８ｂ、第２層配線４０８ｃ、第２層配線４０８ｄの表面は実施の形態２で説明したように、十分に平坦化しておくことが好ましい。また、第２層間絶縁物４０７は実施の形態２の第１の絶縁層と同様な材料で形成するとよい。
【０１２６】
その後、酸化物半導体層４０９、ゲート絶縁物４１０、第３層配線４１１ａ、第３層配線４１１ｂ、第３層配線４１１ｃ、第３層配線４１１ｄを形成する（図４（Ｃ）参照）。これらの形成に関しては、実施の形態２を参照すればよい。
【０１２７】
ここで、第３層配線４１１ｂと第３層配線４１１ｄは、トランジスタのゲート配線となるべきものである。本実施の形態では、第３層配線４１１ｂと第３層配線４１１ｄと酸化物半導体層４０９が重なる部分では、第３層配線４１１ｂと第３層配線４１１ｄは第２層配線４０８ａ、第２層配線４０８ｂ、第２層配線４０８ｃ、第２層配線４０８ｄと重ならないようにする。
【０１２８】
すなわち、図に示すように、第２層配線４０８ｂと第３層配線４１１ｂ、第２層配線４０８ｃと第３層配線４１１ｂ、第２層配線４０８ｃと第３層配線４１１ｄ、第２層配線４０８ｄと第３層配線４１１ｄは、適切なオフセット長を有するオフセット状態となるようにする。
【０１２９】
レジスト４１２をもちいて、オフセットトランジスタを作製する部分を覆い、不純物を酸化物半導体層４０９に注入して、Ｎ型酸化物半導体領域４１３を形成する（図５（Ａ）参照）。Ｎ型酸化物半導体領域４１３の端は、おおよそ第３層配線４１１ｂの端と揃っているため、アラインドトランジスタを形成できる。この工程の詳細は実施の形態２を参照できる。
【０１３０】
さらに、第３層間絶縁物４１４を形成する（図５（Ｂ）参照）。以上のようにして、オフセットトランジスタである第１トランジスタ４１５ｄ、アラインドトランジスタである第２トランジスタ４１５ｂ、第１容量素子４１５ｃ、第２容量素子４１５ａを形成できる。
【０１３１】
これら第１トランジスタ４１５ｄ、第２トランジスタ４１５ｂ、第１容量素子４１５ｃ、第２容量素子４１５ａは、図３（Ａ）に示される第１トランジスタ３０１、第２トランジスタ３０２、第１容量素子３０４、第２容量素子３０５や図３（Ｂ）に示される第１トランジスタ３１７、第２トランジスタ３１８、第１容量素子３２０、第２容量素子３２１として使用できる。
【０１３２】
また、Ｎ型領域４０３ｎ、Ｐ型領域４０３ｐ、第１層配線４０４ａ、第１層配線４０４ｂ等によって形成されるトランジスタは、図３（Ｂ）のＰチャネル型トランジスタ３１１、Ｐチャネル型トランジスタ３１２、Ｎチャネル型トランジスタ３１３、Ｎチャネル型トランジスタ３１４、第１スイッチングトランジスタ３１５、第２スイッチングトランジスタ３１６として使用してもよい。このようにトランジスタを多層に形成することで回路の集積度を低下させることなく、優れた特性が得られる。
【０１３３】
（実施の形態５）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図８を用いて説明する。本実施の形態では、コンピュータ、電子ペーパー、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体装置を適用する場合について説明する。
【０１３４】
図８（Ａ）は、ノート型のパーソナルコンピュータ７００であり、筐体７０１、筐体７０２、表示部７０３、キーボード７０４などによって構成されている。筐体７０１と筐体７０２の少なくとも一には、先の実施の形態に示す記憶素子を有する半導体装置を設けるとよい。そのため、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。
【０１３５】
図８（Ｂ）は、電子ペーパーを実装した電子書籍７１０であり、筐体７１１と筐体７１２の２つの筐体で構成されている。筐体７１１および筐体７１２には、それぞれ表示部７１３および表示部７１４が設けられている。筐体７１１と筐体７１２は、軸部７１５により接続されており、該軸部７１５を軸として開閉動作をおこなうことができる。
【０１３６】
また、筐体７１１は、操作キー７１６、電源ボタン７１７、スピーカー７１８などを備えている。筐体７１１、筐体７１２の少なくとも一には、先の実施の形態に示す記憶素子を有する半導体装置を設けるとよい。そのため、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。
【０１３７】
図８（Ｃ）は、テレビジョン装置７２０であり、筐体７２１、表示部７２２、スタンド７２３などで構成されている。筐体７２１には、先の実施の形態に示す記憶素子を有する半導体装置が搭載できる。そのため、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。
【０１３８】
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る記憶素子が搭載されている。このため、長期間のデータの保存に耐え、消費電力を低減した電子機器が実現される。もちろん、図８に示された電子機器以外においても、先の実施の形態に係る半導体装置を搭載することにより同様の効果が得られる。
【符号の説明】
【０１３９】
１０１    基板
１０２    第１酸化物半導体層
１０２ａ    第１酸化物半導体層
１０２ｂ    第２酸化物半導体層
１０３ａ    第１層配線
１０３ｂ    第１層配線
１０３ｃ    第１層配線
１０４    ゲート絶縁物
１０５ａ    第２層配線
１０５ｂ    第２層配線
１０５ｃ    第２層配線
１０５ｄ    第２層配線
２０１    基板
２０２    酸化物半導体層
２０３    ゲート絶縁物
２０４ａ    第１層配線
２０４ｂ    第１層配線
２０５ａ    エッチングストッパ
２０５ｂ    エッチングストッパ
２０６    レジスト
２０７    Ｎ型酸化物半導体領域
２０８    側壁絶縁物
２０９ａ    第２層配線
２０９ｂ    第２層配線
２０９ｃ    第２層配線
２１０    容量用絶縁物
２１１ａ    第３層配線
２１１ｂ    第３層配線
２１１ｃ    第３層配線
３０１    第１トランジスタ
３０２    第２トランジスタ
３０３    読み出しトランジスタ
３０４    第１容量素子
３０５    第２容量素子
３１１    Ｐチャネル型トランジスタ
３１２    Ｐチャネル型トランジスタ
３１３    Ｎチャネル型トランジスタ
３１４    Ｎチャネル型トランジスタ
３１５    第１スイッチングトランジスタ
３１６    第２スイッチングトランジスタ
３１７    第１トランジスタ
３１８    第２トランジスタ
３１９    読み出しトランジスタ
３２０    第１容量素子
３２１    第２容量素子
４０１    基板
４０１ｎ    Ｎ型ウェル
４０１ｐ    Ｐ型ウェル
４０２    素子分離絶縁物
４０３ｎ    Ｎ型領域
４０３ｐ    Ｐ型領域
４０４ａ    第１層配線
４０４ｂ    第１層配線
４０５    第１層間絶縁物
４０６ａ    第１コンタクトプラグ
４０６ｂ    第１コンタクトプラグ
４０６ｃ    第１コンタクトプラグ
４０７    第２層間絶縁物
４０８ａ    第２層配線
４０８ｂ    第２層配線
４０８ｃ    第２層配線
４０８ｄ    第２層配線
４０９    酸化物半導体層
４１０    ゲート絶縁物
４１１ａ    第３層配線
４１１ｂ    第３層配線
４１１ｃ    第３層配線
４１１ｄ    第３層配線
４１２    レジスト
４１３    Ｎ型酸化物半導体領域
４１４    第３層間絶縁物
４１５ａ    第２容量素子
４１５ｂ    第２トランジスタ
４１５ｃ    第１容量素子
４１５ｄ    第１トランジスタ
６０１    下地絶縁物
６０２    埋め込み絶縁物
６０３ａ    半導体領域
６０３ｂ    半導体領域
６０３ｃ    半導体領域
６０４    ゲート絶縁物
６０５    ゲート
６０６ａ    側壁絶縁物
６０６ｂ    側壁絶縁物
６０７    絶縁物
６０８ａ    ソース
６０８ｂ    ドレイン
７００    パーソナルコンピュータ
７０１    筐体
７０２    筐体
７０３    表示部
７０４    キーボード
７１０    電子書籍
７１１    筐体
７１２    筐体
７１３    表示部
７１４    表示部
７１５    軸部
７１６    操作キー
７１７    電源ボタン
７１８    スピーカー
７２０    テレビジョン装置
７２１    筐体
７２２    表示部
７２３    スタンド
ＩＮ    入力端子
ＯＵＴ    出力端子
ＣＬＫ    信号端子
ＣＬＫ１    信号端子
ＣＬＫ２    信号端子
ＣＬＫ３    信号端子
ＳＮ    ストレージノード
Ｔｒ１    第１トランジスタ
Ｔｒ２    第２トランジスタ
Ｃｓ１    第１容量素子
Ｃｓ２    第２容量素子
Ｔ１    第１端子
Ｔ２    第２端子
Ｔ３    第３端子
Ｔ４    第４端子
Ｔ５    第５端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0006053105.tif 000010
【図８】
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