(57)【特許請求の範囲】
【請求項１】
化合物半導体積層構造と、
前記化合物半導体積層構造の上方に形成されたｐ型半導体層と、
前記ｐ型半導体層の上方に形成されたゲート電極と
を含み、
前記ｐ型半導体層は、前記ゲート電極の両側に不活性元素が導入されており、前記不活性元素の導入部分が不活性化されており、
前記ｐ型半導体層は、表層部分に前記不活性元素が導入されており、前記表層部分の下方に前記不活性元素の非導入部分が残存し、
前記不活性元素は、アルゴン（Ａｒ），リン（Ｐ），酸素（Ｏ2），ホウ素（Ｂ）から選ばれた少なくとも１種である
化合物半導体装置。
【請求項２】
前記ｐ型半導体層の前記不活性元素の導入部分を覆う保護絶縁膜を更に含むことを特徴とする請求項１に記載の化合物半導体装置。
【請求項３】
化合物半導体積層構造を形成する工程と、
前記化合物半導体積層構造の上方のゲート電極形成領域にｐ型半導体層を形成する工程と、
前記ｐ型半導体層のゲート電極形成領域の両側に不活性元素を導入し、前記ｐ型半導体層の前記不活性元素の導入部分を不活性化する工程と
を含み、
前記ｐ型半導体層の表層部分に前記不活性元素が導入されており、前記表層部分の下方に前記不活性元素の非導入部分を残存させ、
前記不活性元素は、アルゴン（Ａｒ），鉄（Ｆｅ），リン（Ｐ），酸素（Ｏ2），ホウ素（Ｂ）から選ばれた少なくとも１種である
化合物半導体装置の製造方法。
【請求項４】
前記ｐ型半導体層上を覆う保護絶縁膜を形成する工程を更に含み、
前記保護絶縁膜を通して、前記ｐ型半導体層に前記不活性元素を導入することを特徴とする請求項３に記載の化合物半導体装置の製造方法。
【請求項５】
前記ｐ型半導体層に前記不活性元素を導入する工程の後、
前記ｐ型半導体層の前記不活性元素の導入部分を覆う保護絶縁膜を形成する工程を更に含むことを特徴とする請求項３に記載の化合物半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
窒化物半導体は、高い飽和電子速度及びワイドバンドギャップ等の特徴を利用し、高耐圧及び高出力の半導体デバイスへの適用が検討されている。例えば、窒化物半導体であるＧａＮのバンドギャップは３．４ｅＶであり、Ｓｉのバンドギャップ（１．１ｅＶ）及びＧａＡｓのバンドギャップ（１．４ｅＶ）よりも大きく、高い破壊電界強度を有する。そのためＧａＮは、高電圧動作且つ高出力を得る電源用の半導体デバイスの材料として極めて有望である。
【０００３】
窒化物半導体を用いたデバイスとしては、電界効果トランジスタ、特に高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）についての報告が数多くなされている。例えばＧａＮ系のＨＥＭＴ（ＧａＮ−ＨＥＭＴ）では、ＧａＮを電子走行層として、ＡｌＧａＮを電子供給層として用いたＡｌＧａＮ／ＧａＮ・ＨＥＭＴが注目されている。ＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、ＧａＮとＡｌＧａＮとの格子定数差に起因した歪みがＡｌＧａＮに生じる。これにより発生したピエゾ分極及びＡｌＧａＮの自発分極により、高濃度の２次元電子ガス（２ＤＥＧ）が得られる。そのため、高効率のスイッチ素子、電気自動車用等の高耐圧電力デバイスとして期待されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２８９８２７号公報
【特許文献２】特開２００５−２４３７２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
窒化物半導体デバイスでは、２ＤＥＧの発生量を局所的に制御する技術が要求されている。例えばＨＥＭＴの場合には、いわゆるフェイルセーフの観点から、電圧のオフ時には電流が流れない、所謂ノーマリオフ動作が望まれる。そのためには、電圧のオフ時においてゲート電極の下方における２ＤＥＧの発生量を抑える工夫が必要である。
【０００６】
ノーマリオフ動作のＧａＮ・ＨＥＭＴを実現するための手法の一つとして、ｐ型ＧａＮ層を電子供給層上に形成し、ｐ型ＧａＮ層の下方に相当する部位の２ＤＥＧを打ち消してノーマリオフ動作を指向する手法が提案されている。この手法では、電子供給層となる例えばＡｌＧａＮ上の全面にｐ型ＧａＮを成長し、ｐ型ＧａＮをドライエッチングしてゲート電極の形成部位に残してｐ型ＧａＮ層を形成し、その上にゲート電極を形成する。
【０００７】
上記のように、ｐ型ＧａＮのパターニングにはドライエッチングが用いられる。このドライエッチングによりｐＧａＮ下に配置された電子供給層の表層がダメージを受け、シート抵抗（Ｒsh）及び接触抵抗（ρc）が上昇して、オン抵抗が低下する。この場合、ゲート電圧を印加しても十分なオン電流（ドレイン電流）を得ることができない。しかも、ドレイン電流に大きなバラツキが生じるという問題がある。
【０００８】
本発明は、上記の課題に鑑みてなされたものであり、バラツキのない安定した大きなドレイン電流を確保してデバイス性能を向上させ、確実なノーマリオフを実現する信頼性の高い化合物半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
半導体装置の一態様は、化合物半導体積層構造と、前記化合物半導体積層構造の上方に形成されたｐ型半導体層と、前記ｐ型半導体層の上方に形成された電極とを含み、前記ｐ型半導体層は、前記電極の両側に不活性元素が導入されており、前記不活性元素の導入部分が不活性化されている。
【００１０】
半導体装置の製造方法の一態様は、化合物半導体積層構造を形成する工程と、前記化合物半導体積層構造の上方の電極形成領域にｐ型半導体層を形成する工程と、前記ｐ型半導体層の電極形成領域の両側に不活性元素を導入し、前記ｐ型半導体層の前記不活性元素の導入部分を不活性化する工程とを含む。
【発明の効果】
【００１１】
上記の各態様によれば、バラツキのない安定した大きなドレイン電流を確保してデバイス性能を向上させ、確実なノーマリオフを実現する信頼性の高い化合物半導体装置が実現する。
【図面の簡単な説明】
【００１２】
【図１】第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図２】図１に引き続き、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図３】図２に引き続き、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図４】ＡｌＧａＮ／ＧａＮ・ＨＥＭＴにおけるゲート電圧とドレイン電流との関係を示す特性図である。
【図５】第１の実施形態の変形例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図６】図５に引き続き、第１の実施形態の変形例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図７】第１の実施形態又は変形例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを用いたＨＥＭＴチップを示す概略平面図である。
【図８】第１の実施形態又は変形例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを用いたＨＥＭＴチップのディスクリートパッケージを示す概略平面図である。
【図９】第２の実施形態によるＰＦＣ回路を示す結線図である。
【図１０】第３の実施形態による電源装置の概略構成を示す結線図である。
【図１１】第４の実施形態による高周波増幅器の概略構成を示す結線図である。
【発明を実施するための形態】
【００１３】
以下、諸実施形態について図面を参照して詳細に説明する。以下の諸実施形態では、化合物半導体装置の構成について、その製造方法と共に説明する。
なお、以下の図面において、図示の便宜上、相対的に正確な大きさ及び厚みに示していない構成部材がある。
【００１４】
（第１の実施形態）
本実施形態では、化合物半導体装置として、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。
図１〜図３は、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【００１５】
先ず、図１（ａ）に示すように、成長用基板として例えば半絶縁性のＳｉ基板１上に、化合物半導体積層構造２及びｐ型半導体層３を形成する。成長用基板としては、Ｓｉ基板の代わりに、サファイア基板、ＧａＡｓ基板、ＳｉＣ基板、ＧａＮ基板等を用いても良い。また、基板の導電性としては、半絶縁性、導電性を問わない。
【００１６】
化合物半導体積層構造２は、核形成層２ａ、電子走行層２ｂ、中間層（スペーサ層）２ｃ、及び電子供給層２ｄを有して構成される。電子供給層２ｄ上に、ｐ型半導体層３が形成される。
詳細には、Ｓｉ基板１上に、例えば有機金属気相成長（ＭＯＶＰＥ：Metal Organic Vapor Phase Epitaxy）法により、以下の各化合物半導体をエピタキシャル成長する。ＭＯＶＰＥ法の代わりに、分子線エピタキシー（ＭＢＥ：Molecular Beam Epitaxy）法等を用いても良い。
【００１７】
Ｓｉ基板１上に、核形成層２ａ、電子走行層２ｂ、中間層（スペーサ層）２ｃ、電子供給層２ｄ、及びｐ型半導体層３となる各化合物半導体を順次成長する。核形成層２ａは、Ｓｉ基板１上に、ＡｌＮを例えば０．１μｍ程度の厚みに成長することで形成される。引電子走行層２ｂは、ｉ（インテンショナリ・アンドープ）−ＧａＮを例えば３００ｎｍ程度の厚みに成長することで形成される。中間層２ｃは、ｉ−ＡｌＧａＮを例えば５ｎｍ程度の厚みに成長することで形成される。電子供給層２ｄは、ｎ−ＡｌＧａＮを３０ｎｍ程度の厚みに成長することで形成される。ｐ型半導体層３は、ｐ−ＧａＮを例えば３０ｎｍ程度に成長することで形成される。中間層２ｃは形成しない場合もある。電子供給層は、ｉ−ＡｌＧａＮを形成するようにしても良い。
【００１８】
ＧａＮの成長には、原料ガスとしてＧａ源であるトリメチルガリウム（ＴＭＧａ）ガス及びアンモニア（ＮＨ3）ガスの混合ガスを用いる。ＡｌＧａＮの成長には、原料ガスとしてトリメチルアルミニウム（ＴＭＡｌ）ガス、ＴＭＧａガス及びＮＨ3ガスの混合ガスを用いる。成長する化合物半導体層に応じて、ＴＭＡｌガス、ＴＭＧａガス、ＴＭＩｎガスの供給の有無及び流量を適宜設定する。共通原料であるＮＨ3ガスの流量は、１００ｓｃｃｍ〜１０ｓｌｍ程度とする。また、成長圧力は５０Torr〜３００Torr程度、成長温度は８００℃〜１２００℃程度とする。
【００１９】
ＡｌＧａＮをｎ型として成長する際、即ち電子供給層２ｅ（ｎ−ＡｌＧａＮ）の形成には、ｎ型不純物をＡｌＧａＮの原料ガスに添加する。ここでは、例えばＳｉを含む例えばシラン（ＳｉＨ4）ガスを所定の流量で原料ガスに添加し、ＡｌＧａＮにＳｉをドーピングする。Ｓｉのドーピング濃度は、１×１０18／ｃｍ3程度〜１×１０20／ｃｍ3程度、例えば１×１０18／ｃｍ3程度とする。
【００２０】
ＧａＮをｐ型として成長する際、即ちｐ型半導体層３（ｐ−ＧａＮ）の形成には、ｐ型不純物、例えばＭｇ，Ｃから選ばれたものをＧａＮの原料ガスに添加する。本実施形態では、ｐ型不純物としてＭｇを用いる。Ｍｇを所定の流量で原料ガスに添加し、ＧａＮにＭｇをドーピングする。Ｍｇのドーピング濃度は、例えば１×１０16／ｃｍ3程度〜１×１０21／ｃｍ3程度とする。ドーピング濃度が１×１０16／ｃｍ3程度よりも低いと、十分にｐ型とはならず、ノーマリオンとなる。１×１０21／ｃｍ3程度よりも高いと、結晶性が悪化し、十分な特性が得られなくなる。従って、Ｍｇのドーピング濃度を１×１０16／ｃｍ3程度〜１×１０21／ｃｍ3程度とすることにより、十分な特性の得られるｐ型半導体となる。本実施形態では、ｐ型半導体層３のＭｇのドーピング濃度を５×１０19／ｃｍ3程度とする。
【００２１】
化合物半導体積層構造１１では、仮にｐ型半導体層３を形成しなければ、電子走行層１１ｂの電子供給層１１ｄとの界面（正確には、中間層１１ｃとの界面。以下、ＧａＮ／ＡｌＧａＮ界面と記す。）には、ＧａＮの格子定数とＡｌＧａＮの格子定数との差に起因した歪みによるピエゾ分極が生じる。このピエゾ分極の効果と、電子走行層１１ｂ及び電子供給層１１ｄの自発分極の効果とが相俟って、ＧａＮ／ＡｌＧａＮ界面の全域で高い電子濃度の２ＤＥＧが発生する。
【００２２】
化合物半導体積層構造１１上にｐ型半導体層３を形成することにより、ＧａＮ／ＡｌＧａＮ界面の２ＤＥＧが打ち消されて消失する。図１（ａ）では、２ＤＥＧが消失した様子を示している。
【００２３】
続いて、図１（ｂ）に示すように、保護絶縁膜４を形成する。
詳細には、ｐ型半導体層３上を覆うように、絶縁膜、例えばシリコン窒化膜（ＳｉＮ膜）をプラズマＣＶＤ法等により例えば膜厚４０ｎｍ程度に堆積する。これにより、ｐ型半導体層３上を覆う保護絶縁膜４が形成される。保護絶縁膜としては、例えばシリコン酸化膜（ＳｉＯ2膜）等を成膜するようにしても良い。
【００２４】
続いて、図１（ｃ）に示すように、素子分離構造５を形成する。図２（ａ）以降では、素子分離構造５の図示を省略する。
詳細には、化合物半導体積層構造２の素子分離領域に、例えばアルゴン（Ａｒ）を注入する。これにより、化合物半導体積層構造２に素子分離構造５が形成される。素子分離構造５により、化合物半導体積層構造２上で活性領域が画定される。
なお、素子分離は、上記の注入法の代わりに、例えばＳＴＩ（Shallow Trench Isolation）法等既知の他の方法を用いて行っても良い。このとき、化合物半導体積層構造２のドライエッチングには、例えば塩素系のエッチングガスを用いる。
【００２５】
続いて、図２（ａ）に示すように、保護絶縁膜４上にレジストマスク１１を形成する。
詳細には、保護絶縁膜４上にレジストを塗布し、リソグラフィーによりレジストを加工して、保護絶縁膜４のゲート電極の形成予定部位の両側に相当する部分を開口するレジストマスク１１を形成する。レジストマスク１１の開口を開口１１ａとする。
【００２６】
続いて、図２（ｂ）に示すように、ｐ型半導体層３に不活性元素を導入する。
詳細には、レジストマスク１１を用いて、ｐ−ＧａＮを不活性化する不活性元素をｐ型半導体層３に注入する。不活性元素としては、例えばアルゴン（Ａｒ），鉄（Ｆｅ），リン（Ｐ），酸素（Ｏ2），ホウ素（Ｂ）から選ばれた少なくとも１種、ここではＡｒを用いる。Ａｒを、例えば加速エネルギー１０ｋｅＶ程度、ドーズ量１×１０14程度の条件で注入する。レジストマスク１１により、開口１１ａで露出する保護絶縁膜４の部分をＡｒが通過して、その下のｐ型半導体層３のみにＡｒが導入される。上記の注入条件でＡｒを導入することにより、ｐ型半導体層は、表層部分にＡｒが導入され、表層部分の下方にＡｒの非導入部分が残存する。Ａｒが導入されたｐ型半導体層３の表層部分をＡｒ導入領域３ａとする。このようにＡｒ導入領域３ａを形成することにより、Ａｒが表層部分に留まって電子供給層２ｄには到達せず、Ａｒ注入による電子供給層２ｄのダメージが防止される。
レジストマスク１１は、灰化処理又は薬液処理等により除去される。
【００２７】
ｐ型半導体層３に、ｐ−ＧａＮを不活性化する不活性元素であるＡｒを注入したことにより、ＧａＮ／ＡｌＧａＮ界面では、Ａｒ導入領域３ａ下に位置整合する部分で２ＤＥＧが復活する。これにより、必要な部分では高濃度の２ＤＥＧを確保すると共に、ゲート電極の形成予定部位に位置整合した部分のみで２ＤＥＧが効率良く消失し、確実なノーマリオフが実現する。
【００２８】
不活性元素としては、Ａｒを用いる代わりに、上記で列記したもの、例えばＦｅを用いることができる。Ｆｅは比較的重い元素であり、低い加速エネルギーでｐ型半導体層３の表層部分のみを確実に不活性化することができる。
【００２９】
続いて、図３（ａ）に示すように、ソース電極７及びドレイン電極８を形成する。
詳細には、先ず、ソース電極及びドレイン電極の形成予定部位に電極用リセス６ａ，６ｂを形成する。
化合物半導体積層構造２の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、ソース電極及びドレイン電極の形成予定部位に相当する保護絶縁膜４の表面を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
【００３０】
このレジストマスクを用いて、電子供給層２ｄの表面が露出するまで、保護絶縁膜４及びｐ型半導体層３のソース電極及びドレイン電極の形成予定部位をドライエッチングして除去する。これにより、電子供給層２ｄの表面のソース電極及びドレイン電極の形成予定部位を露出する電極用リセス６ａ，６ｂが形成される。エッチング条件としては、Ａｒ等の不活性ガス及びＣｌ2等の塩素系ガスをエッチングガスとして用い、例えばＣｌ2を流量３０ｓｃｃｍ、圧力を２Ｐａ、ＲＦ投入電力を２０Ｗとする。なお、電極用リセス６ａ，６ｂは、電子供給層２ｄの表面より深くエッチングして形成しても良い。
レジストマスクは、灰化処理又は薬液処理等により除去される。
【００３１】
ソース電極及びドレイン電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストを化合物半導体積層構造２上に塗布し、電極用リセス６ａ，６ｂを露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極材料として、例えばＴａ／Ａｌを、例えば蒸着法により、電極用リセス６ａ，６ｂを露出させる開口内を含むレジストマスク上に堆積する。Ｔａの厚みは３０ｎｍ程度、Ａｌの厚みは２００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴａ／Ａｌを除去する。その後、Ｓｉ基板１を、例えば窒素雰囲気中において４００℃〜１０００℃程度の温度、例えば６００℃程度で熱処理し、残存したＴａ／Ａｌを電子供給層２ｄとオーミックコンタクトさせる。Ｔａ／Ａｌの電子供給層２ｄとのオーミックコンタクトが得られるのであれば、熱処理が不要な場合もある。以上により、電極用リセス６ａ，６ｂを電極材料の一部で埋め込むソース電極７及びドレイン電極８が形成される。
【００３２】
続いて、図３（ｂ）に示すように、ゲート電極９を形成する。
詳細には、先ず、ゲート電極の形成予定部位に電極用リセス６ｃを形成する。
化合物半導体積層構造２の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、ゲート電極の形成予定部位に相当する保護絶縁膜４の表面を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
【００３３】
このレジストマスクを用いて、ｐ型半導体層３の表面が露出するまで、保護絶縁膜４の形成予定部位をドライエッチングして除去する。これにより、保護絶縁膜４には、ｐ型半導体層３の表面のゲート電極の形成予定部位を露出する電極用リセス４ａが形成される。エッチング条件としては、Ａｒ等の不活性ガス及びＣｌ2等の塩素系ガスをエッチングガスとして用い、例えばＣｌ2を流量３０ｓｃｃｍ、圧力を２Ｐａ、ＲＦ投入電力を２０Ｗとする。
レジストマスクは、灰化処理又は薬液処理等により除去される。
【００３４】
ゲート電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストを化合物半導体積層構造２上に塗布し、ｐ型半導体層３のゲート電極の形成予定部位である電極用リセス４ａを露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
【００３５】
このレジストマスクを用いて、電極材料として、例えばＮｉ／Ａｕを、例えば蒸着法により、開口で露出する電極用リセス４ａ内を含むレジストマスク上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、ｐ型半導体層３におけるＡｒ導入領域３ａ間の部位上にゲート電極９が形成される。ゲート電極９は、ｐ型半導体層３にショットキー接触する。
【００３６】
なお、保護絶縁膜４をゲート絶縁膜として用いるため、保護絶縁膜４に電極用リセス４ａを形成することなく、ｐ型半導体層３上に保護絶縁膜４を介してゲート電極９を形成しても良い。この場合、ＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
【００３７】
しかる後、ソース電極７、ドレイン電極８、ゲート電極９と接続される配線の形成等の諸工程を経て、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
【００３８】
本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴについて、比較例のＡｌＧａＮ／ＧａＮ・ＨＥＭＴとの比較に基づいて、ゲート電圧とドレイン電流との関係について調べた。その結果を図４に示す。比較例のＡｌＧａＮ／ＧａＮ・ＨＥＭＴは、本実施形態による不活性元素の導入を行わず、ドライエッチングでパターニングされたｐ型半導体層上にゲート電極を形成したものである。本実施形態及び比較例共に、作製されたＡｌＧａＮ／ＧａＮ・ＨＥＭＴの複数のサンプルを対象として調べた。
【００３９】
図４に示すように、比較例では、ドレイン電流の値が低く、しかもサンプル毎ごとでドレイン電流に大きなバラツキが生じることが確認された。これに対して本実施形態では、比較例よりもドレイン電流の値が高く、しかもサンプル毎ごとでドレイン電流に殆どバラツキがないことが確認された。
【００４０】
比較例のＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、ｐ型半導体層のドライエッチングにより、電子供給層のＡｌＧａＮが大きなダメージを受け、これによりドレイン電流の著しい低下を来たす。また、ｐ型半導体層のドライエッチングの制御が困難であり、製品ごとでエッチング状態（例えば電子供給層のＡｌＧａＮのエッチング量）が異なり、これによりドレイン電流のバラツキが生じる。
【００４１】
本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、ｐ型半導体層をドライエッチングすることなく、不活性元素を注入することにより、必要な２ＤＥＧのみを復活させる。不活性元素の注入では、所望濃度の不活性元素を所望領域に正確に注入することが可能である。従って、電子供給層のＡｌＧａＮにダメージを及ぼすことなく、不活性元素の注入を製品ごとでバラツキなく行うことができる。以上により、本実施形態では、ドレイン電流の値が高く、しかもドレイン電流に殆どバラツキのないＡｌＧａＮ／ＧａＮ・ＨＥＭＴが得られる。
【００４２】
以上説明したように、本実施形態では、バラツキのない安定した大きなドレイン電流を確保してデバイス性能を向上させ、確実なノーマリオフを実現する信頼性の高いＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
【００４３】
（変形例）
以下、第１の実施形態の変形例について説明する。本変形例では、第１の実施形態と同様のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示するが、その製造工程が一部異なる点で第１の実施形態と相違する。
図５及び図６は、第１の実施形態の変形例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法における主要工程を示す概略断面図である。なお、第１の実施形態と同様の構成部材等については同符号を付して詳しい説明を省略する。
【００４４】
本変形例では先ず、第１の実施形態の図１（ａ）の工程で化合物半導体積層構造２及びｐ型半導体層３を形成した後、図１（ｃ）の工程で素子分離構造５を形成する。
【００４５】
続いて、図５（ａ）に示すように、ｐ型半導体層３上にレジストマスク１１を形成する。
詳細には、ｐ型半導体層３上にレジストを塗布し、リソグラフィーによりレジストを加工して、ｐ型半導体層３のゲート電極の形成予定部位の両側に相当する部分を開口するレジストマスク１１を形成する。レジストマスク１１の開口を開口１１ａとする。
【００４６】
続いて、図５（ｂ）に示すように、ｐ型半導体層３に不活性元素を導入する。
詳細には、ｐ−ＧａＮを不活性化する不活性元素をレジストマスク１１を用いてｐ型半導体層３に直接的に注入する。不活性元素としては、例えばアルゴン（Ａｒ），鉄（Ｆｅ），リン（Ｐ），酸素（Ｏ2），ホウ素（Ｂ）から選ばれた少なくとも１種、ここではＡｒを用いる。Ａｒを、例えば加速エネルギー１５ｋｅＶ程度、ドーズ量１×１０14／ｃｍ2程度の条件で注入する。レジストマスク１１により、開口１１ａで露出するｐ型半導体層３の部分のみにＡｒが導入される。上記の注入条件でＡｒを導入することにより、ｐ型半導体層は、表層部分にＡｒが導入され、表層部分の下方にＡｒの非導入部分が残存する。Ａｒが導入されたｐ型半導体層３の表層部分をＡｒ導入領域３ａとする。このようにＡｒ導入領域３ａを形成することにより、Ａｒが表層部分に留まって電子供給層２ｄには到達せず、Ａｒ注入による電子供給層２ｄのダメージが防止される。
レジストマスク１１は、灰化処理又は薬液処理等により除去される。
【００４７】
ｐ型半導体層３に、ｐ−ＧａＮを不活性化する不活性元素であるＡｒを注入したことにより、ＧａＮ／ＡｌＧａＮ界面では、Ａｒ導入領域３ａ下に位置整合する部分で２ＤＥＧが復活する。これにより、必要な部分では高濃度の２ＤＥＧを確保すると共に、ゲート電極の形成予定部位に位置整合した部分のみで２ＤＥＧが効率良く消失し、確実なノーマリオフが実現する。
【００４８】
不活性元素としては、Ａｒを用いる代わりに、上記で列記したもの、例えばＦｅを用いることができる。Ｆｅは比較的重い元素であり、低い加速エネルギーでｐ型半導体層３の表層部分のみを確実に不活性化することができる。
レジストマスク１１は、灰化処理又は薬液処理等により除去される。
【００４９】
続いて、図６（ａ）に示すように、保護絶縁膜１２を形成する。
詳細には、ｐ型半導体層３上を覆うように、絶縁膜、例えばシリコン窒化膜（ＳｉＮ膜）をプラズマＣＶＤ法等により例えば膜厚４０ｎｍ程度に堆積する。これにより、ｐ型半導体層３上を覆う保護絶縁膜１２が形成される。保護絶縁膜としては、例えばシリコン酸化膜（ＳｉＯ2膜）等を成膜するようにしても良い。
その後、図３（ａ）及び図３（ｂ）の工程を行い、図６（ｂ）に示すように、ソース電極７、ドレイン電極８、及びゲート電極９を形成する。
【００５０】
なお、保護絶縁膜１２をゲート絶縁膜として用いるため、保護絶縁膜１２に上記の電極用リセスを形成することなく、ｐ型半導体層３上に保護絶縁膜１２を介してゲート電極９を形成しても良い。この場合、ＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
【００５１】
しかる後、ソース電極７、ドレイン電極８、ゲート電極９と接続される配線の形成等の諸工程を経て、本変形例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
【００５２】
本変形例では、バラツキのない安定した大きなドレイン電流を確保してデバイス性能を向上させ、確実なノーマリオフを実現する信頼性の高いＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
【００５３】
第１の実施形態又は変形例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴは、いわゆるディスクリートパッケージに適用される。
このディスクリートパッケージでは、第１の実施形態又は変形例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴのチップが搭載される。以下、第１の実施形態又は変形例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴのチップ（以下、ＨＥＭＴチップと言う）のディスクリートパッケージについて例示する。
【００５４】
ＨＥＭＴチップの概略構成を図７に示す。
ＨＥＭＴチップ１００では、その表面に、上述したＡｌＧａＮ／ＧａＮ・ＨＥＭＴのトランジスタ領域１０１と、ドレイン電極が接続されたドレインパッド１０２と、ゲート電極が接続されたゲートパッド１０３と、ソース電極が接続されたソースパッド１０４とが設けられている。
【００５５】
図８は、ディスクリートパッケージを示す概略平面図である。
ディスクリートパッケージを作製するには、先ず、ＨＥＭＴチップ１００を、ハンダ等のダイアタッチ剤１１１を用いてリードフレーム１１２に固定する。リードフレーム１１２にはドレインリード１１２ａが一体形成されており、ゲートリード１１２ｂ及びソースリード１１２ｃがリードフレーム１１２と別体として離間して配置される。
【００５６】
続いて、Ａｌワイヤ１１３を用いたボンディングにより、ドレインパッド１０２とドレインリード１１２ａ、ゲートパッド１０３とゲートリード１１２ｂ、ソースパッド１０４とソースリード１１２ｃをそれぞれ電気的に接続する。
その後、モールド樹脂１１４を用いて、トランスファーモールド法によりＨＥＭＴチップ１００を樹脂封止し、リードフレーム１１２を切り離す。以上により、ディスクリートパッケージが形成される。
【００５７】
（第２の実施形態）
本実施形態では、第１の実施形態及び変形例のうちから選ばれた１種によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを備えたＰＦＣ（Power Factor Correction）回路を開示する。
図９は、ＰＦＣ回路を示す結線図である。
【００５８】
ＰＦＣ回路２０は、スイッチ素子（トランジスタ）２１と、ダイオード２２と、チョークコイル２３と、コンデンサ２４，２５と、ダイオードブリッジ２６と、交流電源（ＡＣ）２７とを備えて構成される。スイッチ素子２１に、第１の実施形態及び変形例のうちから選ばれた１種によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴが適用される。
【００５９】
ＰＦＣ回路２０では、スイッチ素子２１のドレイン電極と、ダイオード２２のアノード端子及びチョークコイル２３の一端子とが接続される。スイッチ素子２１のソース電極と、コンデンサ２４の一端子及びコンデンサ２５の一端子とが接続される。コンデンサ２４の他端子とチョークコイル２３の他端子とが接続される。コンデンサ２５の他端子とダイオード２２のカソード端子とが接続される。コンデンサ２４の両端子間には、ダイオードブリッジ２６を介してＡＣ２７が接続される。コンデンサ２５の両端子間には、直流電源（ＤＣ）が接続される。なお、スイッチ素子２１には不図示のＰＦＣコントローラが接続される。
【００６０】
本実施形態では、第１の実施形態及び変形例から選ばれた１種によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴをＰＦＣ回路２０に適用する。これにより、信頼性の高いＰＦＣ回路３０が実現する。
【００６１】
（第３の実施形態）
本実施形態では、第１の実施形態及び変形例のうちから選ばれた１種によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを備えた電源装置を開示する。
図１０は、第３の実施形態による電源装置の概略構成を示す結線図である。
【００６２】
本実施形態による電源装置は、高圧の一次側回路３１及び低圧の二次側回路３２と、一次側回路３１と二次側回路３２との間に配設されるトランス３３とを備えて構成される。
一次側回路３１は、第２の実施形態によるＰＦＣ回路２０と、ＰＦＣ回路２０のコンデンサ２５の両端子間に接続されたインバータ回路、例えばフルブリッジインバータ回路３０とを有している。フルブリッジインバータ回路３０は、複数（ここでは４つ）のスイッチ素子３４ａ，３４ｂ，３４ｃ，３４ｄを備えて構成される。
二次側回路３２は、複数（ここでは３つ）のスイッチ素子３５ａ，３５ｂ，３５ｃを備えて構成される。
【００６３】
本実施形態では、一次側回路３１を構成するＰＦＣ回路が第２の実施形態によるＰＦＣ回路２０であると共に、フルブリッジインバータ回路３０のスイッチ素子３４ａ，３４ｂ，３４ｃ，３４ｄが、第１の実施形態及び変形例のうちから選ばれた１種によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴとされている。一方、二次側回路３２のスイッチ素子３５ａ，３５ｂ，３５ｃは、シリコンを用いた通常のＭＩＳ・ＦＥＴとされている。
【００６４】
本実施形態では、第２の実施形態によるＰＦＣ回路２０と、第１の実施形態及び変形例のうちから選ばれた１種によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴとを、高圧回路である一次側回路３１に適用する。これにより、信頼性の高い大電力の電源装置が実現する。
【００６５】
（第４の実施形態）
本実施形態では、第１の実施形態及び変形例のうちから選ばれた１種によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを備えた高周波増幅器を開示する。
図１１は、第４の実施形態による高周波増幅器の概略構成を示す結線図である。
【００６６】
本実施形態による高周波増幅器は、ディジタル・プレディストーション回路４１と、ミキサー４２ａ，４２ｂと、パワーアンプ４３とを備えて構成される。
ディジタル・プレディストーション回路４１は、入力信号の非線形歪みを補償するものである。ミキサー４２ａは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。パワーアンプ４３は、交流信号とミキシングされた入力信号を増幅するものであり、第１の実施形態及び変形例のうちから選ばれた１種によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを有している。なお図１１では、例えばスイッチの切り替えにより、出力側の信号をミキサー４２ｂで交流信号とミキシングしてディジタル・プレディストーション回路４１に送出できる構成とされている。
【００６７】
本実施形態では、第１の実施形態及び変形例のうちから選ばれた１種によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを高周波増幅器に適用する。これにより、信頼性の高い高耐圧の高周波増幅器が実現する。
【００６８】
（他の実施形態）
第１の実施形態及び変形例では、化合物半導体装置としてＡｌＧａＮ／ＧａＮ・ＨＥＭＴを例示した。化合物半導体装置としては、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴ以外にも、以下のようなＨＥＭＴに適用できる。
【００６９】
・その他の装置例１
本例では、化合物半導体装置として、ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴを開示する。
ＩｎＡｌＮとＧａＮは、組成によって格子定数を近くすることが可能な化合物半導体である。この場合、上記した第１の実施形態及び変形例では、電子走行層がｉ−ＧａＮ、中間層がＡｌＮ、電子供給層がｎ−ＩｎＡｌＮ、ｐ型半導体層がｐ−ＧａＮで形成される。また、この場合のピエゾ分極がほとんど発生しないため、２次元電子ガスは主にＩｎＡｌＮの自発分極により発生する。
【００７０】
本例によれば、上述したＡｌＧａＮ／ＧａＮ・ＨＥＭＴと同様に、バラツキのない安定した大きなドレイン電流を確保してデバイス性能を向上させ、確実なノーマリオフを実現する信頼性の高いＩｎＡｌＮ／ＧａＮ・ＨＥＭＴが実現する。
【００７１】
・その他の装置例２
本例では、化合物半導体装置として、ＩｎＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。
ＧａＮとＩｎＡｌＧａＮは、後者の方が前者よりも組成によって格子定数を小さくすることができる化合物半導体である。この場合、上記した第１の実施形態及び変形例では、電子走行層がｉ−ＧａＮ、中間層がｉ−ＩｎＡｌＧａＮ、電子供給層がｎ−ＩｎＡｌＧａＮ、ｐ型半導体層がｐ−ＧａＮで形成される。
【００７２】
本例によれば、上述したＡｌＧａＮ／ＧａＮ・ＨＥＭＴと同様に、バラツキのない安定した大きなドレイン電流を確保してデバイス性能を向上させ、確実なノーマリオフを実現する信頼性の高いＩｎＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
【００７３】
以下、化合物半導体装置及びその製造方法、並びに電源装置及び高周波増幅器の諸態様を付記としてまとめて記載する。
【００７４】
（付記１）化合物半導体積層構造と、
前記化合物半導体積層構造の上方に形成されたｐ型半導体層と、
前記ｐ型半導体層の上方に形成された電極と
を含み、
前記ｐ型半導体層は、前記電極の両側に不活性元素が導入されており、前記不活性元素の導入部分が不活性化されていることを特徴とする化合物半導体装置。
【００７５】
（付記２）前記ｐ型半導体層は、表層部分に前記不活性元素が導入されており、前記表層部分の下方に前記不活性元素の非導入部分が残存することを特徴とする付記１に記載の化合物半導体装置。
【００７６】
（付記３）前記ｐ型半導体層の前記不活性元素の導入部分を覆う保護絶縁膜を更に含むことを特徴とする付記１又は２に記載の化合物半導体装置。
【００７７】
（付記４）前記不活性元素は、アルゴン（Ａｒ），鉄（Ｆｅ），リン（Ｐ），酸素（Ｏ2），ホウ素（Ｂ）から選ばれた少なくとも１種であることを特徴とする付記１〜３のいずれか１項に記載の化合物半導体装置。
【００７８】
（付記５）化合物半導体積層構造を形成する工程と、
前記化合物半導体積層構造の上方の電極形成領域にｐ型半導体層を形成する工程と、
前記ｐ型半導体層の電極形成領域の両側に不活性元素を導入し、前記ｐ型半導体層の前記不活性元素の導入部分を不活性化する工程と
を含むことを特徴とする化合物半導体装置の製造方法。
【００７９】
（付記６）前記ｐ型半導体層の表層部分に前記不活性元素が導入されており、前記表層部分の下方に前記不活性元素の非導入部分を残存させることを特徴とする付記５に記載の化合物半導体装置の製造方法。
【００８０】
（付記７）前記ｐ型半導体層上を覆う保護絶縁膜を形成する工程を更に含み、
前記保護絶縁膜を通して、前記ｐ型半導体層に前記不活性元素を導入することを特徴とする付記５又は６に記載の化合物半導体装置の製造方法。
【００８１】
（付記８）前記ｐ型半導体層に前記不活性元素を導入する工程の後、
前記ｐ型半導体層の前記不活性元素の導入部分を覆う保護絶縁膜を形成する工程を更に含むことを特徴とする付記５又は６に記載の化合物半導体装置の製造方法。
【００８２】
（付記９）前記不活性元素は、アルゴン（Ａｒ），鉄（Ｆｅ），リン（Ｐ），酸素（Ｏ2），ホウ素（Ｂ）から選ばれた少なくとも１種であることを特徴とする付記５〜８のいずれか１項に記載の化合物半導体装置の製造方法。
【００８３】
（付記１０）変圧器と、前記変圧器を挟んで高圧回路及び低圧回路とを備えた電源装置であって、
前記高圧回路はトランジスタを有しており、
前記トランジスタは、
化合物半導体積層構造と、
前記化合物半導体積層構造の上方に形成されたｐ型半導体層と、
前記ｐ型半導体層の上方に形成された電極と
を含み、
前記ｐ型半導体層は、前記電極の両側に不活性元素が導入されており、前記不活性元素の導入部分が不活性化されていることを特徴とする電源装置。
【００８４】
（付記１１）入力した高周波電圧を増幅して出力する高周波増幅器であって、
トランジスタを有しており、
前記トランジスタは、
化合物半導体積層構造と、
前記化合物半導体積層構造の上方に形成されたｐ型半導体層と、
前記ｐ型半導体層の上方に形成された電極と
を含み、
前記ｐ型半導体層は、前記電極の両側に不活性元素が導入されており、前記不活性元素の導入部分が不活性化されていることを特徴とする高周波増幅器。
【符号の説明】
【００８５】
１  Ｓｉ基板
２  化合物半導体積層構造
２ａ  核形成層
２ｂ  電子走行層
２ｃ  中間層
２ｄ  電子供給層
３  ｐ型半導体層
３ａ  Ａｒ導入領域
４，１２  保護絶縁膜
４ａ，６ａ，６ｂ  電極用リセス
５  素子分離構造
７  ソース電極
８  ドレイン電極
９  ゲート絶縁膜
１１  レジストマスク
１１ａ  開口
２０  ＰＦＣ回路
２１，３４ａ，３４ｂ，３４ｃ，３４ｄ，３５ａ，３５ｂ，３５ｃ  スイッチ素子
２２  ダイオード
２３  チョークコイル
２４，２５  コンデンサ
２６  ダイオードブリッジ
３０  フルブリッジインバータ回路
３１  一次側回路
３２  二次側回路
３３  トランス
４１  ディジタル・プレディストーション回路
４２ａ，４２ｂ  ミキサー
４３  パワーアンプ
１００  ＨＥＭＴチップ
１０１  トランジスタ領域
１０２  ドレインパッド
１０３  ゲートパッド
１０４  ソースパッド
１１１  ダイアタッチ剤
１１２  リードフレーム
１１２ａ  ドレインリード
１１２ｂ  ゲートリード
１１２ｃ  ソースリード
１１３  Ａｌワイヤ
１１４  モールド樹脂
【図１】
0006054620.tif 000002
【図２】
0006054620.tif 000003
【図３】
0006054620.tif 000004
【図４】
0006054620.tif 000005
【図５】
0006054620.tif 000006
【図６】
0006054620.tif 000007
【図７】
0006054620.tif 000008
【図８】
0006054620.tif 000009
【図９】
0006054620.tif 000010
【図１０】
0006054620.tif 000011
【図１１】
0006054620.tif 000012