(57)【特許請求の範囲】
【請求項１】
基板上の酸化物半導体膜と、
前記酸化物半導体膜上のゲート絶縁膜と、
前記ゲート絶縁膜上のゲート電極と、
前記ゲート電極上の導電膜と、
前記酸化物半導体膜に接する領域と、前記ゲート絶縁膜の側面に接する領域と、を有するソース電極と、
前記酸化物半導体膜に接する領域と、前記ゲート絶縁膜の側面に接する領域と、を有するドレイン電極と、を有し、
前記ソース電極上面の前記基板表面からの高さと、前記ドレイン電極上面の前記基板表面からの高さとは、前記ゲート電極上面の前記基板表面からの高さより低く、
前記導電膜、前記ソース電極、及びドレイン電極は、同一の金属元素を有することを特徴とする半導体装置。
【請求項２】
基板上の酸化物半導体膜と、
前記酸化物半導体膜上のゲート絶縁膜と、
前記ゲート絶縁膜上のゲート電極と、
前記ゲート電極の側面と接する領域を有する側壁絶縁膜と、
前記ゲート電極上の導電膜と、
少なくとも、前記酸化物半導体膜に接する領域と、前記ゲート絶縁膜の側面に接する領域と、を有するソース電極と、
少なくとも、前記酸化物半導体膜に接する領域と、前記ゲート絶縁膜の側面に接する領域と、を有するドレイン電極と、を有し、
前記ソース電極上面の前記基板表面からの高さと、前記ドレイン電極上面の前記基板表面からの高さとは、前記ゲート電極上面の前記基板表面からの高さより低く、
前記導電膜、前記ソース電極、及びドレイン電極は、同一の金属元素を有することを特徴とする半導体装置。
【請求項３】
請求項１又は請求項２において、
前記ゲート電極と前記導電膜との間に、絶縁膜を有することを特徴とする半導体装置。
【請求項４】
請求項１乃至請求項３のいずれか一項において、
前記酸化物半導体膜は、ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域との間に配置され、前記ゲート電極と重畳するチャネル形成領域と、を有し、
前記ソース領域及びドレイン領域の各々は、リン、ホウ素、窒素及びフッ素から選ばれた一種以上の元素を含むことを特徴とする半導体装置。
【請求項５】
請求項１乃至請求項４のいずれか一項において、
前記酸化物半導体膜は、Ｉｎ、Ｇａ、Ｓｎ、及びＺｎから選ばれた一種以上の元素を含むことを特徴とする半導体装置。
【請求項６】
酸化物半導体膜を形成し、
前記酸化物半導体膜上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に、前記酸化物半導体膜と重畳する領域を有するゲート電極を形成し、
前記酸化物半導体膜、前記ゲート絶縁膜、及び前記ゲート電極を覆う導電膜を形成し、
前記導電膜を等方性エッチングして、少なくとも前記ゲート電極の側面を露出させ、ソース電極及びドレイン電極を形成することを特徴とする半導体装置の作製方法。
【請求項７】
酸化物半導体膜を形成し、
前記酸化物半導体膜上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に前記酸化物半導体膜と重畳する領域を有するゲート電極を形成し、
前記ゲート電極上に絶縁膜を形成し、
前記酸化物半導体膜、前記ゲート絶縁膜、前記ゲート電極、及び前記絶縁膜を覆う導電膜を形成し、
前記導電膜を等方性エッチングして、少なくとも前記ゲート電極の側面を露出させ、ソース電極及びドレイン電極を形成することを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
半導体装置及び半導体装置の作製方法に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能し得る装置全般をいい、電気光学装置、半導体回路及び電子機器は全て半導体装置である。
【背景技術】
【０００３】
基板上に形成された半導体薄膜を用いてトランジスタ（薄膜トランジスタ（ＴＦＴ）ともいう）を構成する技術が注目されている。該トランジスタは、集積回路（ＩＣ）や画像表示装置（表示装置）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
【０００４】
例えば、トランジスタの活性層として、インジウム（Ｉｎ）、ガリウム（Ｇａ）及び亜鉛（Ｚｎ）を含む非晶質酸化物を用いたトランジスタが開示されている（特許文献１参照。）。
【０００５】
また、半導体装置の動作速度を高速化させるために、微細加工技術が開発されている。しかし、半導体装置の微細加工が進むと、チャネル長は短く、ゲート絶縁層などに代表される各種の絶縁層は薄くなる。そのため、半導体装置におけるリーク電流は増えつつあり、動的な待機電力は増加の傾向にある。
【０００６】
また、半導体装置の微細加工が進むほど、ゲート電極と、ソース電極及びドレイン電極と、が重畳することによって形成される寄生容量の影響が大きくなるため、好ましくない。またゲート電極と、ソース電極及びドレイン電極と、が重畳する箇所はリーク電流増加の原因となることがある。そのため、ゲート電極と、ソース電極及びドレイン電極と、が重畳しない半導体装置が検討されている（特許文献２参照。）。しかし、特許文献２に記載の方法は、シリサイドを形成させることが必要であり、酸化物半導体を用いた半導体装置には適用することができない。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−１６５５２８号公報
【特許文献２】特開平１１−１６３３３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の一態様は、微細な構造であり、高い電気特性（例えば、高いオン電流や電界効果移動度）を有する半導体装置及びその作製方法を提供することを課題の一とする。
【０００９】
また、半導体装置の微細化に伴って作製工程における歩留まりの低下が懸念される。
【００１０】
本発明の一態様は、微細な構造であり、高い電気特性を有する半導体装置を歩留まりよく提供することを課題の一とする。
【課題を解決するための手段】
【００１１】
本発明の一態様は、酸化物半導体膜、ゲート絶縁膜及びゲート電極を覆う導電膜において、ゲート電極の側面に形成される導電膜の膜厚が、ゲート電極上及び酸化物半導体膜上に形成される導電膜の膜厚より小さくなることを特徴とする。これにより、導電膜を等方性エッチングして、少なくともゲート電極の側面を露出させ、且つ酸化物半導体膜上の導電膜を残存させることで、ソース電極及びドレイン電極を形成させることを技術思想とする。
【００１２】
本発明の一態様は、酸化物半導体膜と、酸化物半導体膜上のゲート絶縁膜と、ゲート絶縁膜上のゲート電極と、ゲート電極上の導電膜と、酸化物半導体膜及びゲート絶縁膜の側面に接するソース電極及びドレイン電極と、を有し、ソース電極及びドレイン電極の上面の高さは、ゲート電極の上面の高さより低く、導電膜、ソース電極及びドレイン電極は、同一の金属元素を有する半導体装置である。
【００１３】
また、上記半導体装置において、ゲート電極の側面を覆う側壁絶縁膜を形成してもよい。該側壁絶縁膜はゲート電極と、ソース電極及びドレイン電極と、のスペーサーとして機能する。そのため、該半導体装置においてゲート電極と、ソース電極及びドレイン電極と、が接触するのを防ぐことができる。さらに、ゲート電極と、ソース電極及びドレイン電極と、のオフセット領域を形成することができるため、半導体装置のオフ電流を低減させることができる。
【００１４】
また、ゲート電極及び導電膜の間に、絶縁膜を形成してもよい。該絶縁膜は、ゲート電極加工時にハードマスクとして機能することができる。
【００１５】
上記に示す本発明の一態様により、ゲート電極と、ソース電極及びドレイン電極と、が重畳しない、微細な半導体装置を形成することができる。そのため、寄生容量の形成を抑制し、高い電気特性を有する半導体装置を形成できる。
【００１６】
また、本発明の一態様は、酸化物半導体膜を形成し、酸化物半導体膜上にゲート絶縁膜を形成し、ゲート絶縁膜上に酸化物半導体膜と重畳するゲート電極を形成し、酸化物半導体膜、ゲート絶縁膜及びゲート電極を覆う導電膜を形成し、導電膜を等方性エッチングして、少なくともゲート電極の側面を露出させることによって、ソース電極及びドレイン電極を形成する半導体装置の作製方法である。
【００１７】
また、導電膜を形成する前に、ゲート電極の側面を覆う側壁絶縁膜を形成してもよい。該側壁絶縁膜はゲート電極と、ソース電極及びドレイン電極と、のスペーサーとして機能する。そのため、該半導体装置においてゲート電極と、ソース電極及びドレイン電極と、が接触するのを防ぐことができる。さらに、ゲート電極と、ソース電極及びドレイン電極と、のオフセット領域を形成することができるため、半導体装置のオフ電流を低減させることができる。
【００１８】
また、側壁絶縁膜を形成した場合、導電膜を等方性エッチングして、少なくとも側壁絶縁膜を露出させることによって、ソース電極及びドレイン電極を形成することができる。
【００１９】
また、ゲート電極及び導電膜の間に、絶縁膜を形成してもよい。該絶縁膜はゲート電極加工時にハードマスクとして機能することができる。
【００２０】
本発明の一態様に示す半導体装置の作製方法により、ソース電極及びドレイン電極の分離を、マスクを用いての加工を用いずに行うことができる。そのため、マスクの形成におけるパターニング工程におけるバラツキによる歩留まりの低下を抑制することができる。さらに、ソース電極及びドレイン電極の分離に研磨処理（例えば化学的機械研磨法（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ））を用いる方法も考えられるが、本発明の一態様に示すウェットエッチングと比べ、バラツキによる歩留まりの低下が懸念される。
【発明の効果】
【００２１】
本発明の一態様により、微細な構造であり、高い電気特性（例えば、高いオン電流や電界効果移動度）を有する半導体装置及びその作製方法を提供することができる。
【００２２】
また本発明の一態様により、微細な構造であり、高い電気特性を有する半導体装置を歩留まりよく作製することができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の一態様に係るトランジスタの一例を示す上面図及び断面図。
【図２】本発明の一態様に係るトランジスタの作製工程の一例を示す断面図。
【図３】本発明の一態様に係るトランジスタの作製工程の一例を示す断面図。
【図４】本発明の一態様に係るトランジスタの一例を示す上面図及び断面図。
【図５】本発明の一態様に係るトランジスタの作製工程の一例を示す断面図。
【図６】本発明の一態様に係るトランジスタの作製工程の一例を示す断面図。
【図７】本発明の一態様に係るトランジスタの一例を示す上面図及び断面図。
【図８】本発明の一態様に係るトランジスタの作製工程の一例を示す断面図。
【図９】本発明の一態様に係るトランジスタの作製工程の一例を示す断面図。
【図１０】本発明の一態様に係るトランジスタの一例を示す上面図及び断面図。
【図１１】本発明の一態様に係るトランジスタの作製工程の一例を示す断面図。
【図１２】本発明の一態様に係るトランジスタの作製工程の一例を示す断面図。
【図１３】本発明の一態様に係るトランジスタを用いた半導体記憶装置の一例を示す回路図及び電気特性を示す図。
【図１４】本発明の一態様に係るトランジスタを用いた半導体記憶装置の一例を示す回路図及び電気特性を示す図。
【図１５】本発明の一態様に係るトランジスタを用いたＣＰＵの具体例を示すブロック図及びその一部の回路図。
【図１６】本発明の一態様に係るトランジスタを有する電子機器の一例を示す斜視図。
【発明を実施するための形態】
【００２４】
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同一部分または同様な機能を有する部分には、同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
【００２５】
なお、本明細書で説明する各図において、各構成の大きさ、膜の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
【００２６】
また、本明細書にて用いる第１、第２、第３などの用語は、構成要素の混同を避けるために付したものであり、数的に限定するものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。
【００２７】
（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置であるトランジスタ及びその作製方法について図１乃至図３を用いて説明する。
【００２８】
図１は、本発明の一態様に係る半導体装置であるトランジスタの上面図及び断面図である。図１（Ａ）に示すトランジスタの上面図に示す一点鎖線Ａ−Ｂに対応するＡ−Ｂ断面を図１（Ｂ）に示す。なお、図１（Ａ）は、煩雑になるのを防ぐため、層間絶縁膜１１２及びゲート絶縁膜１０８などを省略して示す。
【００２９】
図１（Ｂ）に示すトランジスタは、基板１００と、基板１００上に設けられた下地絶縁膜１０２と、下地絶縁膜１０２上に設けられたチャネル形成領域１０６ａ、ソース領域及びドレイン領域１０６ｂを有する酸化物半導体膜１０６と、酸化物半導体膜１０６におけるチャネル形成領域１０６ａ上のゲート絶縁膜１０８と、ゲート絶縁膜１０８上のゲート電極１１０と、ゲート絶縁膜１０８の側面、ソース領域及びドレイン領域１０６ｂに接するソース電極及びドレイン電極１０４と、ゲート電極１１０上の導電膜１０５と、ソース電極及びドレイン電極１０４、ゲート絶縁膜１０８、ゲート電極１１０及び導電膜１０５上の層間絶縁膜１１２と、を有する。なお、下地絶縁膜１０２を設けない構造としても構わない。
【００３０】
また、特に図示しないが、層間絶縁膜１１２にコンタクトホールを形成してソース電極及びドレイン電極１０４の一部を露出させ、該ソース電極及びドレイン電極１０４と接続する配線を設けてもよい。
【００３１】
本実施の形態における酸化物半導体膜１０６は、チャネル形成領域１０６ａと、該チャネル形成領域１０６ａより低抵抗であるソース領域及びドレイン領域１０６ｂを有する。このようにソース領域及びドレイン領域１０６ｂを設けることによって、ソース電極及びドレイン電極１０４との接触抵抗を低減することができ、それにより半導体装置のオン特性を向上させることができる。ただし、このようにソース領域及びドレイン領域１０６ｂが形成された酸化物半導体膜１０６に限定されるものではなく、酸化物半導体膜の抵抗を下げるためのドーパントを添加しない構成としてもよい。
【００３２】
また、該ソース領域及びドレイン領域１０６ｂは、リン、ホウ素、窒素及びフッ素から選ばれた一種以上の元素を含んでいる。以上の元素を酸化物半導体膜に添加させることによって、酸化物半導体膜の抵抗値を低下させることができる。
【００３３】
基板１００に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板などを、基板１００として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、ＧａＮなどの化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板などを適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板１００として用いると好ましい。
【００３４】
また、基板１００として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板１００に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。
【００３５】
下地絶縁膜１０２は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化イットリウム、酸化ガリウム、酸化ランタン、酸化セシウム、酸化タンタル及び酸化マグネシウムの一種以上を選択して、単層または積層で用いればよい。
【００３６】
また、下地絶縁膜１０２は十分な平坦性を有することが好ましい。具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、さらに好ましくは０．１ｎｍ以下となるように下地となる膜を設ける。上述の数値以下のＲａとすることで、酸化物半導体膜に結晶領域が形成されやすくなる。なお、Ｒａは、ＪＩＳ  Ｂ０６０１で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、数式１にて定義される。
【００３７】
【数１】
0005881388.tif 000002
【００３８】
なお、数式１において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ１）（ｘ２，ｙ２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ０は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
【００３９】
酸化窒化シリコンとは、その組成において、窒素よりも酸素の含有量が多いものを示し、例えば、酸素が５０原子％以上７０原子％以下、窒素が０．５原子％以上１５原子％以下、シリコンが２５原子％以上３５原子％以下、水素が０原子％以上１０原子％以下の範囲で含まれるものをいう。また、窒化酸化シリコンとは、その組成において、酸素よりも窒素の含有量が多いものを示し、例えば、酸素が５原子％以上３０原子％以下、窒素が２０原子％以上５５原子％以下、シリコンが２５原子％以上３５原子％以下、水素が１０原子％以上２５原子％以下の範囲で含まれるものをいう。但し、上記範囲は、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ  Ｂａｃｋｓｃａｔｔｅｒｉｎｇ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）や、水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ  Ｆｏｒｗａｒｄ  ｓｃａｔｔｅｒｉｎｇ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いて測定した場合のものである。また、構成元素の組成は、その合計が１００原子％を超えない値をとる。
【００４０】
また、下地絶縁膜１０２は、加熱処理により酸素を放出する絶縁膜を用いると好ましい。
【００４１】
「加熱処理により酸素を放出する」とは、ＴＤＳ（Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子に換算しての酸素の放出量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上であることをいう。
【００４２】
ここで、ＴＤＳ分析にて、酸素原子に換算しての酸素の放出量の測定方法について、以下に説明する。
【００４３】
ＴＤＳ分析したときの気体の放出量は、スペクトルの積分値に比例する。このため、測定したスペクトルの積分値と標準試料の基準値との比により、気体の放出量を計算することができる。標準試料の基準値は、所定の原子を含む試料の、スペクトルの積分値に対する原子の密度の割合である。
【００４４】
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、及び絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の放出量（ＮＯ２）は、数式２で求めることができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるスペクトルの全てが酸素分子由来と仮定する。質量数３２のものとしてほかにＣＨ３ＯＨがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸素原子及び質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
【００４５】
【数２】
0005881388.tif 000003
【００４６】
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳ分析したときのスペクトルの積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、絶縁膜をＴＤＳ分析したときのスペクトルの積分値である。αは、ＴＤＳ分析におけるスペクトル強度に影響する係数である。数式２の詳細に関しては、特開平６−２７５６９７公報を参照する。なお、上記絶縁膜の酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ａｔｏｍｓ／ｃｍ３の水素原子を含むシリコンウェハを用いて測定する。
【００４７】
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。
【００４８】
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子の放出量の２倍となる。
【００４９】
酸化物半導体膜を用いたトランジスタの場合、下地絶縁膜から酸化物半導体膜に酸素が供給されることで、酸化物半導体膜と下地絶縁膜との界面準位密度を低減できる。この結果、トランジスタの動作などに起因して、酸化物半導体膜と下地絶縁膜との界面にキャリアが捕獲されることを抑制することができ、信頼性の高いトランジスタを得ることができる。
【００５０】
さらに、酸化物半導体膜の酸素欠損に起因して電荷が生じる場合がある。一般に酸化物半導体膜の酸素欠損は、一部がドナーとなりキャリアである電子を放出する。この結果、トランジスタのしきい値電圧がマイナス方向にシフトしてしまう。そこで、下地絶縁膜から酸化物半導体膜に酸素が十分に供給され、好ましくは酸化物半導体膜に酸素が過剰に含まれていることにより、しきい値電圧がマイナス方向へシフトする要因である、酸化物半導体膜の酸素欠損密度を低減することができる。
【００５１】
酸化物半導体膜１０６に用いる材料としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体膜１０６を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）またはジルコニウム（Ｚｒ）を有することが好ましい。
【００５２】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【００５３】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【００５４】
酸化物半導体膜１０６は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状態をとる。
【００５５】
好ましくは、酸化物半導体膜１０６は、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。
【００５６】
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
【００５７】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸及びｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
【００５８】
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
【００５９】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
【００６０】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
【００６１】
ゲート絶縁膜１０８は、プラズマＣＶＤ法又はスパッタリング法等により形成することができ、酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化ガリウム、酸化マグネシウム、酸化タンタル、酸化イットリウム、酸化ジルコニウム、酸化ランタン及び酸化ネオジムを含む材料から一種以上選択して、単層または積層して用いればよい。
【００６２】
ゲート電極１１０は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。また、ゲート電極１１０としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。ゲート電極１１０は、単層構造としてもよいし、積層構造としてもよい。
【００６３】
また、ゲート電極１１０は、酸化インジウム酸化スズ、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、酸化インジウム酸化亜鉛、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。
【００６４】
また、ゲート絶縁膜１０８と接するゲート電極１１０の一層として、窒素を含む金属酸化物、具体的には、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＳｎＮなど）を用いることができる。これらの膜は５ｅＶ（電子ボルト）、好ましくは５．５ｅＶ（電子ボルト）以上の仕事関数を有し、ゲート電極層として用いた場合、トランジスタの電気特性のしきい値電圧をプラスにすることができる。
【００６５】
ソース電極及びドレイン電極１０４は、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）から選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜等）を用いることができる。また、Ａｌ、Ｃｕなどの金属膜の下側又は上側の一方または双方にＴｉ、Ｍｏ、Ｗなどの高融点金属膜またはそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜等）を積層させた構成としても良い。また、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３―ＺｎＯ）またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。
【００６６】
導電膜１０５は、ソース電極及びドレイン電極１０４と同様の材料により形成される。
【００６７】
層間絶縁膜１１２は、下地絶縁膜１０２と同様の材料により形成する。
【００６８】
層間絶縁膜１１２は、比誘電率が小さく、かつ十分な厚さを有すると好ましい。例えば、比誘電率が３．８程度である酸化シリコン膜を用い、３００ｎｍ以上１０００ｎｍ以下の厚さとすればよい。層間絶縁膜１１２の表面は、大気成分などの影響でわずかに固定電荷を有し、その影響により、トランジスタのしきい値電圧が変動することがある。そのため、層間絶縁膜１１２は、表面に生じる電荷の影響が十分に小さくなるような範囲の比誘電率及び厚さとすることが好ましい。同様の理由で、層間絶縁膜１１２上に樹脂膜を形成することで、表面に生じる電荷の影響を低減しても構わない。
【００６９】
（トランジスタの作製方法）
次に、図１（Ｂ）に示したトランジスタの作製方法について、図２及び図３を用いて説明する。
【００７０】
まず、基板１００上に下地絶縁膜１０２を成膜する。下地絶縁膜１０２は、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、スパッタリング法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法またはパルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ  Ｌａｓｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法で成膜すればよく、スパッタリング法を用いると好ましい。なお、基板１００によっては、下地絶縁膜１０２を設けなくても構わない。
【００７１】
次に、下地絶縁膜１０２上に酸化物半導体膜を成膜する。酸化物半導体膜の成膜は、ＣＶＤ法、スパッタリング法、ＭＢＥ法またはＰＬＤ法で成膜すればよく、スパッタリング法を用いると好ましい。
【００７２】
酸化物半導体膜の成膜において、酸化物半導体膜中に水素又は水がなるべく含まれないようにするために、酸化物半導体膜の成膜前処理として、スパッタリング装置の処理室で基板を予備加熱し、基板及び下地絶縁膜１０２に吸着した水素、水分などの不純物を脱離させることが好ましい。
【００７３】
また、酸化物半導体膜を成膜する前に、下地絶縁膜１０２表面に平坦化処理を行ってもよい。平坦化処理としては、特に限定されないが、ＣＭＰ処理、ドライエッチング処理、プラズマ処理を用いることができる。
【００７４】
プラズマ処理としては、逆スパッタリングを行うことができる。逆スパッタリングとは、例えばアルゴン雰囲気下において、基板側にＲＦ電源を用いて電圧を印加し、基板近傍にプラズマを形成して被処理面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。
【００７５】
なお、酸化物半導体膜は、成膜時に酸素が多く含まれるような条件（例えば、酸素１００％の雰囲気下でスパッタリング法により成膜を行う等）により成膜することが好ましい。
【００７６】
酸化物半導体膜を成膜後、加熱処理を行ってもよい。該加熱処理を行うと、酸化物半導体膜の結晶化度が高まる。また、酸化物半導体膜中の不純物（水素及び水分など）の濃度を低減し、欠陥密度を低減することができる。
【００７７】
加熱処理は、酸化性雰囲気、不活性雰囲気、減圧雰囲気及び乾燥空気雰囲気を１種、または２種以上組み合わせて行えばよい。好ましくは、不活性雰囲気または減圧雰囲気にて加熱処理を行い、その後酸化性雰囲気または乾燥空気雰囲気にて加熱処理を行う。加熱処理の温度は、１５０℃以上６５０℃以下、好ましくは２５０℃以上５００℃以下、さらに好ましくは３００℃以上４５０℃以下の温度で行えばよい。加熱処理は、抵抗加熱方式、ランプヒータ方式、加熱ガス方式などを適用すればよい。
【００７８】
酸化性雰囲気とは、酸化性ガスを含む雰囲気をいう。酸化性ガスとは、酸素、オゾンまたは亜酸化窒素などであって、水、水素などが含まれないことが好ましい。例えば、熱処理装置に導入する酸素、オゾン、亜酸化窒素の純度を、８Ｎ（９９．９９９９９９％）以上、好ましくは９Ｎ（９９．９９９９９９９％）以上とする。酸化性雰囲気には、酸化性ガスと不活性ガスが混合されていてもよい。その場合、酸化性ガスが少なくとも１０ｐｐｍ以上含まれる雰囲気とする。酸化性雰囲気で加熱処理を行うことで、酸化物半導体膜の酸素欠損密度を低減することができる。
【００７９】
不活性雰囲気とは、窒素、希ガスなどの不活性ガスを主成分とする雰囲気をいう。具体的には、酸化性ガスなどの反応性ガスが１０ｐｐｍ未満である雰囲気とする。不活性雰囲気で加熱処理を行うことで、酸化物半導体膜に含まれる不純物濃度を低減することができる。
【００８０】
減圧雰囲気とは、処理室の圧力が１０Ｐａ以下の雰囲気をいう。減圧雰囲気で加熱処理を行うことで、不活性雰囲気よりもさらに酸化物半導体膜に含まれる不純物濃度を低減することができる。
【００８１】
乾燥空気雰囲気とは、露点−４０℃以下、好ましくは露点−５０℃以下の酸素２０％程度及び窒素８０％程度含まれる雰囲気をいう。酸化性雰囲気の一種であるが、比較的低コストであるため量産に適している。
【００８２】
次に、酸化物半導体膜を加工して酸化物半導体膜１０３を形成する（図２（Ａ）参照。）。なお、「加工する」とは、特に断りがない限り、フォトリソグラフィ法によって形成したレジストマスクを用い、エッチング処理を行って、所望の形状の膜を得ることをいう。
【００８３】
なお、酸化物半導体膜のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。酸化物半導体膜のウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、ＩＴＯ−０７Ｎ（関東化学社製）を用いてもよい。また、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング装置によるドライエッチングを行ってもよい。
【００８４】
また、酸化物半導体膜に、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入して膜中に酸素を供給してもよい。
【００８５】
酸化物半導体膜に酸素を導入して膜中に酸素を供給することによって、酸化物半導体膜における酸素欠損を補償し、真性半導体に近づけることができる。それにより、該酸化物半導体膜を用いたトランジスタの閾値をプラスシフトさせ、さらに信頼性を向上させることができる。
【００８６】
酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマ処理などを用いることができる。
【００８７】
次に、酸化物半導体膜１０３上にゲート絶縁膜を成膜する。ゲート絶縁膜は、ＣＶＤ法、スパッタリング法、ＭＢＥ法、ＰＬＤ法で成膜すればよく、特にスパッタリング法を用いると好ましい。
【００８８】
次に、ゲート絶縁膜上に導電膜を成膜し、ゲート絶縁膜及び導電膜をエッチングにより加工して、ゲート絶縁膜１０８及びゲート電極１１０を形成する（図２（Ｂ）参照。）。
【００８９】
次に、ゲート電極１１０をマスクにして、酸化物半導体膜１０３に対してドーパントを添加する。該ドーパントが添加された酸化物半導体膜１０３は低抵抗化される。このように酸化物半導体膜１０３にドーパントを添加することによって、ドーパントが添加されて低抵抗化したソース領域及びドレイン領域１０６ｂと、ドーパントが添加されていないチャネル形成領域１０６ａと、を有する酸化物半導体膜１０６が形成される（図２（Ｃ）参照。）。
【００９０】
ドーパントは、酸化物半導体膜の抵抗を低下させる不純物であり、リン（Ｐ）、ホウ素（Ｂ）、窒素（Ｎ）及びフッ素（Ｆ）から選ばれた一種以上の元素を用いることができる。
【００９１】
ドーパントを添加する方法としては、イオン注入法、イオンドーピング法などを用いることができる。また、その際に基板１００を加熱しながら行ってもよい。
【００９２】
なお、ドーパントを添加する処理は、複数回行ってもよく、ドーパントの種類も複数種用いてもよい。
【００９３】
また、ドーパント添加後に加熱処理を行ってもよい。加熱する条件としては、３００℃以上７００℃以下、好ましくは３００℃以上４５０℃以下で１時間、酸素雰囲気下で行うことが好ましい。また、窒素雰囲気下、減圧下、大気（超乾燥エア）下で加熱処理を行ってもよい。
【００９４】
次に、酸化物半導体膜１０６、ゲート絶縁膜１０８及びゲート電極１１０を覆う導電膜を成膜し、フォトリソグラフィ工程により該導電膜を選択的にエッチングして加工し、導電膜１０７を形成させる（図３（Ａ）参照。）。なお、該エッチングでは、ゲート電極１１０側面の導電膜１０７の除去は行わない。
【００９５】
導電膜１０７は、ソース電極及びドレイン電極１０４と同様の材料により形成する。導電膜１０７の形成は、スパッタリング法を用いて行うことが好ましい。特に、ロングスロースパッタリング法又はコリメータスパッタリング法を用いることが好ましい。さらに、導電膜１０７の形成時における圧力を極力低い状態で行うことが好ましい。それにより、スパッタ粒子の直進性を高めることができ、形成される導電膜の段差被覆性を低くすることができる。
【００９６】
このように導電膜１０７を形成させることによって、酸化物半導体膜１０６及びゲート電極１１０上面に形成される導電膜１０７の膜厚より、ゲート電極１１０の側面に形成される導電膜１０７の膜厚を小さくすることができる。さらに、条件を最適化することによって、ゲート電極１１０の側面には、導電膜１０７がほとんど形成されないようにすることもできる。
【００９７】
次に、ゲート電極１１０の側面を露出させるように、導電膜１０７を等方性エッチングにより除去する（図３（Ｂ）参照。）。ゲート電極１１０の側面に形成される導電膜１０７の膜厚より、酸化物半導体膜１０６及びゲート電極１１０上面に形成される導電膜１０７の膜厚は大きいため、ゲート電極１１０の側面を露出させるための等方性エッチング後において、酸化物半導体膜１０６上にはソース電極及びドレイン電極１０４が、ゲート電極１１０上面には導電膜１０５が形成される。
【００９８】
また、本実施の形態においては、ゲート電極１１０の側面における導電膜１０７の除去とともに、等方性エッチング後において、ゲート電極１１０と、ソース電極及びドレイン電極１０４と、が接触しないように、等方性エッチングの加減が必要である。
【００９９】
導電膜１０７の等方性エッチングには、薬液を用いたウェットエッチング処理が好ましい。なお、導電膜１０７をエッチングできる薬液であればよく、特に限定されるものではない。また、ドライエッチングによっても、エッチング条件を適切なものにすること（例えば、基板側に電圧を印加しないなど）により、等方性エッチングを行うことができる。
【０１００】
次に、ソース電極及びドレイン電極１０４、ゲート絶縁膜１０８、ゲート電極１１０及び導電膜１０５上に層間絶縁膜１１２を形成する（図３（Ｃ）参照。）。層間絶縁膜１１２は、ＣＶＤ法、スパッタリング法、ＭＢＥ法、ＰＬＤ法またはスピンコート法で成膜すればよく、下地絶縁膜１０２と同様の材料によって形成することができる。また特に図示しないが、層間絶縁膜１１２にコンタクトホールを形成し、ソース電極及びドレイン電極１０４の一部を露出させて、ソース電極及びドレイン電極１０４と接続する配線を設けてもよい。また、層間絶縁膜１１２上に樹脂膜を設ける構成としても構わない。
【０１０１】
以上のような本実施の形態により、微細な構造であり、高い電気特性（例えば、高いオン電流や電界効果移動度）を有する半導体装置及びその作製方法を提供することができる。
【０１０２】
また本実施の形態により、微細な構造であり、高い電気特性を有する半導体装置を歩留まりよく作製することができる。
【０１０３】
本実施の形態は適宜他の実施の形態と組み合わせて用いることができる。
【０１０４】
（実施の形態２）
本実施の形態では、実施の形態１とは異なる構造のトランジスタ及びその作製方法について図４乃至図６を用いて説明する。
【０１０５】
図４は、本発明の一態様に係る半導体装置であるトランジスタの上面図及び断面図である。図４（Ａ）に示すトランジスタの上面図に示す一点鎖線Ａ−Ｂに対応するＡ−Ｂ断面を図４（Ｂ）に示す。なお、図４（Ａ）は、煩雑になるのを防ぐため、層間絶縁膜１１２及びゲート絶縁膜１０８などを省略して示す。
【０１０６】
図４（Ｂ）に示すトランジスタは、基板１００と、基板１００上に設けられた下地絶縁膜１０２と、下地絶縁膜１０２上に設けられたチャネル形成領域１０６ａ、ソース領域及びドレイン領域１０６ｂを有する酸化物半導体膜１０６と、酸化物半導体膜１０６におけるチャネル形成領域１０６ａ上のゲート絶縁膜１０８と、ゲート絶縁膜１０８上のゲート電極１０９と、ゲート電極１０９上の絶縁膜１１１と、ゲート絶縁膜１０８の側面、ソース領域及びドレイン領域１０６ｂに接するソース電極及びドレイン電極１０４と、絶縁膜１１１上の導電膜１０５と、ソース電極及びドレイン電極１０４、ゲート絶縁膜１０８、ゲート電極１０９、絶縁膜１１１及び導電膜１０５上の層間絶縁膜１１２と、を有する。なお、下地絶縁膜１０２を設けない構造としても構わない。
【０１０７】
また、特に図示しないが、層間絶縁膜１１２にコンタクトホールを形成してソース電極及びドレイン電極１０４の一部を露出させ、該ソース電極及びドレイン電極１０４と接続する配線を設けてもよい。
【０１０８】
本実施の形態における酸化物半導体膜１０６は、チャネル形成領域１０６ａと、該チャネル形成領域１０６ａより低抵抗であるソース領域及びドレイン領域１０６ｂを有する。このようにソース領域及びドレイン領域１０６ｂを設けることによって、ソース電極及びドレイン電極１０４との接触抵抗を低減することができ、それにより半導体装置のオン特性を向上させることができる。ただし、このようにソース領域及びドレイン領域１０６ｂが形成された酸化物半導体膜１０６に限定されるものではなく、酸化物半導体膜の抵抗を下げるためのドーパントを添加しない構成としてもよい。
【０１０９】
また、該ソース領域及びドレイン領域１０６ｂは、リン、ホウ素、窒素及びフッ素から選ばれた一種以上の元素を含んでいる。以上の元素を酸化物半導体膜に添加させることによって、酸化物半導体膜の抵抗値を低下させることができる。
【０１１０】
ゲート電極１０９は、実施の形態１のゲート電極１１０と同様の材料を用いて形成すればよい。
【０１１１】
絶縁膜１１１は、下地絶縁膜１０２と同様の材料を用いて形成すればよい。絶縁膜１１１は、ゲート電極１０９を加工する際のハードマスクとして機能することができる。
【０１１２】
その他の構成は、実施の形態１の説明を参酌する。
【０１１３】
（トランジスタの作製方法）
次に、図４（Ｂ）に示したトランジスタの作製方法について、図５及び図６を用いて説明する。
【０１１４】
まず、基板１００上に、実施の形態１と同様にして下地絶縁膜１０２を成膜する。なお、基板１００によっては、下地絶縁膜１０２を設けなくても構わない。
【０１１５】
次に、下地絶縁膜１０２上に酸化物半導体膜を成膜する。酸化物半導体膜の成膜は、ＣＶＤ法、スパッタリング法、ＭＢＥ法またはＰＬＤ法で成膜すればよく、スパッタリング法を用いると好ましい。酸化物半導体膜は、実施の形態１と同様にして形成すればよい。
【０１１６】
酸化物半導体膜を成膜後、実施の形態１と同様にして加熱処理を行ってもよい。
【０１１７】
次に、酸化物半導体膜を加工して酸化物半導体膜１０３を形成する（図５（Ａ）参照。）。
【０１１８】
また、酸化物半導体膜に、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入して膜中に酸素を供給してもよい。
【０１１９】
酸化物半導体膜に酸素を導入して膜中に酸素を供給することによって、酸化物半導体膜における酸素欠損を補償し、真性半導体に近づけることができる。それにより、該酸化物半導体膜を用いたトランジスタの閾値をプラスシフトさせ、さらに信頼性を向上させることができる。
【０１２０】
酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマ処理などを用いることができる。
【０１２１】
次に、酸化物半導体膜１０３上にゲート絶縁膜を成膜する。ゲート絶縁膜は、ＣＶＤ法、スパッタリング法、ＭＢＥ法、ＰＬＤ法で成膜すればよく、特にスパッタリング法を用いると好ましい。
【０１２２】
次に、ゲート絶縁膜上に導電膜及び絶縁膜を積層させて形成し、ゲート絶縁膜、導電膜及び絶縁膜をエッチングにより加工して、ゲート絶縁膜１０８、ゲート電極１０９及び絶縁膜１１１を形成する（図５（Ｂ）参照。）。
【０１２３】
次に、ゲート電極１０９及び絶縁膜１１１をマスクにして、酸化物半導体膜１０３に対してドーパントを添加する。該ドーパントが添加された酸化物半導体膜１０３は低抵抗化される。このように酸化物半導体膜１０３にドーパントを添加することによって、ドーパントが添加されて低抵抗化したソース領域及びドレイン領域１０６ｂと、ドーパントが添加されていないチャネル形成領域１０６ａと、を有する酸化物半導体膜１０６が形成される（図５（Ｃ）参照。）。
【０１２４】
ドーパントは、酸化物半導体膜の抵抗を低下させる不純物であり、リン（Ｐ）、ホウ素（Ｂ）、窒素（Ｎ）及びフッ素（Ｆ）から選ばれた一種以上の元素を用いることができる。
【０１２５】
ドーパントを添加する方法としては、イオン注入法、イオンドーピング法などを用いることができる。また、その際に基板１００を加熱しながら行ってもよい。
【０１２６】
なお、ドーパントを添加する処理は、複数回行ってもよく、ドーパントの種類も複数種用いてもよい。
【０１２７】
また、ドーパント添加後に加熱処理を行ってもよい。加熱する条件としては、３００℃以上７００℃以下、好ましくは３００℃以上４５０℃以下で１時間、酸素雰囲気下で行うことが好ましい。また、窒素雰囲気下、減圧下、大気（超乾燥エア）下で加熱処理を行ってもよい。
【０１２８】
次に、酸化物半導体膜１０６、ゲート絶縁膜１０８、ゲート電極１０９及び絶縁膜１１１を覆う導電膜１０７を成膜し、フォトリソグラフィ工程により該導電膜を選択的にエッチングにより加工することで、導電膜１０７を形成する（図６（Ａ）参照。）。なお、該エッチングでは、ゲート電極１０９側面の導電膜１０７の除去は行わない。
【０１２９】
導電膜１０７は、実施の形態１におけるソース電極及びドレイン電極１０４と同様の材料により形成する。導電膜１０７の形成は、スパッタリング法を用いて行うことが好ましい。特に、ロングスロースパッタリング法又はコリメータスパッタリング法を用いることが好ましい。さらに、導電膜１０７の形成時における圧力を極力低い状態で行うことが好ましい。それにより、スパッタ粒子の直進性を高めることができ、形成される導電膜の段差被覆性を低くすることができる。
【０１３０】
このように導電膜１０７を形成させることによって、酸化物半導体膜１０６及び絶縁膜１１１上面に形成される導電膜１０７の膜厚より、ゲート電極１０９及び絶縁膜１１１の側面に形成される導電膜１０７の膜厚を小さくすることができる。さらに、条件を最適化することによって、ゲート電極１０９及び絶縁膜１１１の側面には、導電膜１０７がほとんど形成されないようにすることもできる。
【０１３１】
次に、ゲート電極１０９及び絶縁膜１１１の側面を露出させるように、導電膜１０７を等方性エッチングにより除去する（図６（Ｂ）参照。）。ゲート電極１０９及び絶縁膜１１１の側面に形成される導電膜１０７の膜厚より、酸化物半導体膜１０６及び絶縁膜１１１上面に形成される導電膜１０７の膜厚は大きいため、ゲート電極１０９及び絶縁膜１１１の側面を露出させるための等方性エッチング後において、酸化物半導体膜１０６上にはソース電極及びドレイン電極１０４が、絶縁膜１１１上面には導電膜１０５が形成される。
【０１３２】
また、本実施の形態においては、ゲート電極１０９及び絶縁膜１１１の側面における導電膜１０７の除去とともに、等方性エッチング後において、ゲート電極１０９と、ソース電極及びドレイン電極１０４と、が接触しないように、等方性エッチングの加減が必要である。
【０１３３】
導電膜１０７の等方性エッチングには、薬液を用いたウェットエッチング処理が好ましい。なお、導電膜１０７をエッチングできる薬液であればよく、特に限定されるものではない。また、ドライエッチングによっても、エッチング条件を適切なものにすること（例えば、基板側に電圧を印加しないなど）により、等方性エッチングを行うことができる。
【０１３４】
次に、ソース電極及びドレイン電極１０４、ゲート絶縁膜１０８、ゲート電極１０９、絶縁膜１１１及び導電膜１０５上に層間絶縁膜１１２を形成する（図６（Ｃ）参照。）。層間絶縁膜１１２は、ＣＶＤ法、スパッタリング法、ＭＢＥ法、ＰＬＤ法またはスピンコート法で成膜すればよく、下地絶縁膜１０２と同様の材料によって形成することができる。また特に図示しないが、層間絶縁膜１１２にコンタクトホールを形成し、ソース電極及びドレイン電極１０４の一部を露出させて、ソース電極及びドレイン電極１０４と接続する配線を設けてもよい。また、層間絶縁膜１１２上に樹脂膜を設ける構成としても構わない。
【０１３５】
以上のような本実施の形態により、微細な構造であり、高い電気特性（例えば、高いオン電流や電界効果移動度）を有する半導体装置及びその作製方法を提供することができる。
【０１３６】
また本実施の形態により、微細な構造であり、高い電気特性を有する半導体装置を歩留まりよく作製することができる。
【０１３７】
本実施の形態は適宜他の実施の形態と組み合わせて用いることができる。
【０１３８】
（実施の形態３）
本実施の形態では、実施の形態１及び実施の形態２とは異なる構造のトランジスタ及びその作製方法について図７乃至図９を用いて説明する。
【０１３９】
図７は、本発明の一態様に係る半導体装置であるトランジスタの上面図及び断面図である。図７（Ａ）に示すトランジスタの上面図に示す一点鎖線Ａ−Ｂに対応するＡ−Ｂ断面を図７（Ｂ）に示す。なお、図７（Ａ）は、煩雑になるのを防ぐため、層間絶縁膜２１２及びゲート絶縁膜２０８などを省略して示す。
【０１４０】
図７（Ｂ）に示すトランジスタは、基板１００と、基板１００上に設けられた下地絶縁膜１０２と、下地絶縁膜１０２上に設けられたチャネル形成領域２０６ａ、ソース領域及びドレイン領域２０６ｂを有する酸化物半導体膜２０６と、酸化物半導体膜２０６におけるチャネル形成領域２０６ａ上のゲート絶縁膜２０８と、ゲート絶縁膜２０８上のゲート電極２１０と、ゲート電極２１０の側面を覆う側壁絶縁膜２１３と、ゲート絶縁膜２０８の側面、ソース領域及びドレイン領域２０６ｂに接するソース電極及びドレイン電極２０４と、ゲート電極２１０及び側壁絶縁膜２１３上の導電膜２０５と、ソース電極及びドレイン電極２０４、ゲート絶縁膜２０８、側壁絶縁膜２１３及び導電膜２０５上の層間絶縁膜２１２と、を有する。なお、下地絶縁膜１０２を設けない構造としても構わない。
【０１４１】
また、特に図示しないが、層間絶縁膜２１２にコンタクトホールを形成してソース電極及びドレイン電極２０４の一部を露出させ、該ソース電極及びドレイン電極２０４と接続する配線を設けてもよい。
【０１４２】
本実施の形態における酸化物半導体膜２０６は、実施の形態１における酸化物半導体膜１０６と同様に形成することができ、チャネル形成領域２０６ａと、該チャネル形成領域２０６ａより低抵抗であるソース領域及びドレイン領域２０６ｂを有する。このようにソース領域及びドレイン領域２０６ｂを設けることによって、ソース電極及びドレイン電極２０４との接触抵抗を低減することができ、それにより半導体装置のオン特性を向上させることができる。ただし、このようにソース領域及びドレイン領域２０６ｂが形成された酸化物半導体膜２０６に限定されるものではなく、酸化物半導体膜の抵抗を下げるためのドーパントを添加しない構成としてもよい。
【０１４３】
また、該ソース領域及びドレイン領域２０６ｂは、リン、ホウ素、窒素及びフッ素から選ばれた一種以上の元素を含んでいる。以上の元素を酸化物半導体膜に添加させることによって、酸化物半導体膜の抵抗値を低下させることができる。
【０１４４】
ゲート絶縁膜２０８は、実施の形態１におけるゲート絶縁膜１０８と同様の材料により形成すればよい。
【０１４５】
ソース電極及びドレイン電極２０４は、実施の形態１におけるソース電極及びドレイン電極１０４と同様の材料により形成すればよい。
【０１４６】
ゲート電極２１０は、実施の形態１のゲート電極１１０と同様の材料を用いて形成すればよい。
【０１４７】
導電膜２０５は、ソース電極及びドレイン電極２０４と同様の材料を用いて形成される。
【０１４８】
層間絶縁膜２１２は、実施の形態１の層間絶縁膜１１２と同様の材料を用いて形成すればよい。
【０１４９】
側壁絶縁膜２１３は、ゲート絶縁膜２０８と同様の材料により形成することができる。側壁絶縁膜２１３は、ゲート電極２１０と、ソース電極及びドレイン電極２０４と、のスペーサーとして機能する。そのため、本実施の形態に係る半導体装置において、ゲート電極２１０と、ソース電極及びドレイン電極２０４と、が接触するのを防ぐことができる。さらに、ゲート電極２１０と、ソース電極及びドレイン電極２０４と、のオフセット領域を形成することができるため、半導体装置のオフ電流を低減させることができる。
【０１５０】
（トランジスタの作製方法）
次に、図７（Ｂ）に示したトランジスタの作製方法について、図８及び図９を用いて説明する。
【０１５１】
まず、基板１００上に、実施の形態１と同様にして下地絶縁膜１０２を成膜する。なお、基板１００によっては、下地絶縁膜１０２を設けなくても構わない。
【０１５２】
次に、下地絶縁膜１０２上に酸化物半導体膜を成膜する。酸化物半導体膜の成膜は、ＣＶＤ法、スパッタリング法、ＭＢＥ法またはＰＬＤ法で成膜すればよく、スパッタリング法を用いると好ましい。酸化物半導体膜は、実施の形態１と同様にして形成すればよい。
【０１５３】
酸化物半導体膜を成膜後、実施の形態１と同様にして加熱処理を行ってもよい。
【０１５４】
次に、酸化物半導体膜を加工して酸化物半導体膜２０３を形成する。
【０１５５】
また、酸化物半導体膜に、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入して膜中に酸素を供給してもよい。
【０１５６】
酸化物半導体膜に酸素を導入して膜中に酸素を供給することによって、酸化物半導体膜における酸素欠損を補償し、真性半導体に近づけることができる。それにより、酸化物半導体膜を用いたトランジスタの閾値をプラスシフトさせ、さらに信頼性を向上させることができる。
【０１５７】
酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマ処理などを用いることができる。
【０１５８】
次に、酸化物半導体膜２０３上にゲート絶縁膜２０１を成膜する。ゲート絶縁膜は、ＣＶＤ法、スパッタリング法、ＭＢＥ法、ＰＬＤ法で成膜すればよく、特にスパッタリング法を用いると好ましい。
【０１５９】
次に、ゲート絶縁膜２０１上に導電膜を形成し、該導電膜をエッチングにより加工して、ゲート電極２１０を形成する（図８（Ａ）参照。）。
【０１６０】
次に、ゲート電極２１０をマスクにして、酸化物半導体膜２０３に対してドーパントを添加する。該ドーパントが添加された酸化物半導体膜２０３は低抵抗化される。このように酸化物半導体膜２０３にドーパントを添加することによって、ドーパントが添加されて低抵抗化したソース領域及びドレイン領域２０６ｂと、ドーパントが添加されていないチャネル形成領域２０６ａと、を有する酸化物半導体膜２０６が形成される（図８（Ｂ）参照。）。
【０１６１】
ドーパントは、酸化物半導体膜の抵抗を低下させる不純物であり、リン（Ｐ）、ホウ素（Ｂ）、窒素（Ｎ）及びフッ素（Ｆ）から選ばれた一種以上の元素を用いることができる。
【０１６２】
ドーパントを添加する方法としては、イオン注入法、イオンドーピング法などを用いることができる。また、その際に基板１００を加熱しながら行ってもよい。
【０１６３】
なお、ドーパントを添加する処理は、複数回行ってもよく、ドーパントの種類も複数種用いてもよい。
【０１６４】
また、ドーパント添加後に加熱処理を行ってもよい。加熱する条件としては、３００℃以上７００℃以下、好ましくは３００℃以上４５０℃以下で１時間、酸素雰囲気下で行うことが好ましい。また、窒素雰囲気下、減圧下、大気（超乾燥エア）下で加熱処理を行ってもよい。
【０１６５】
次に、ゲート絶縁膜２０１及びゲート電極２１０を覆う絶縁膜を成膜する。該絶縁膜は、ゲート絶縁膜２０１と同様の材料を用いて形成することができ、ＣＶＤ法、スパッタリング法、塗布法などにより形成すればよい。特に、膜質が良く、段差被覆性に優れるＣＶＤ法を用いることが好ましい。
【０１６６】
次に、該絶縁膜及びゲート絶縁膜２０１について異方性エッチングによる加工を行い、ゲート絶縁膜２０８及び側壁絶縁膜２１３を形成させる（図８（Ｃ）参照。）。異方性エッチングは、ＩＣＰエッチング装置などを用いたドライエッチングにより行うことができる。
【０１６７】
側壁絶縁膜２１３は、ゲート電極２１０と、ソース電極及びドレイン電極２０４と、のスペーサーとして機能する。そのため、本実施の形態に係る半導体装置において、ゲート電極２１０と、ソース電極及びドレイン電極２０４と、が接触するのを防ぐことができる。さらに、ゲート電極２１０と、ソース電極及びドレイン電極２０４と、のオフセット領域を形成することができるため、半導体装置のオフ電流を低減させることができる。
【０１６８】
次に、酸化物半導体膜２０６、ゲート絶縁膜２０８、ゲート電極２１０及び側壁絶縁膜２１３を覆う導電膜を成膜し、フォトリソグラフィ工程により該導電膜を選択的にエッチングにより加工することで、導電膜２０７を形成する（図９（Ａ）参照。）。なお、該エッチングでは、側壁絶縁膜２１３側面の導電膜２０７の除去は行わない。
【０１６９】
導電膜２０７は、ソース電極及びドレイン電極２０４と同様の材料により形成する。導電膜２０７の形成は、スパッタリング法を用いて行うことが好ましい。特に、ロングスロースパッタリング法又はコリメータスパッタリング法を用いることが好ましい。さらに、導電膜２０７の形成時における圧力を極力低い状態で行うことが好ましい。それにより、スパッタ粒子の直進性を高めることができ、形成される導電膜の段差被覆性を低くすることができる。
【０１７０】
このように導電膜２０７を形成させることによって、酸化物半導体膜２０６、ゲート電極２１０及び側壁絶縁膜２１３上面に形成される導電膜２０７の膜厚より、側壁絶縁膜２１３の側面に形成される導電膜２０７の膜厚を小さくすることができる。さらに、条件を最適化することによって、側壁絶縁膜２１３の側面には、導電膜２０７がほとんど形成されないようにすることもできる。
【０１７１】
次に、側壁絶縁膜２１３の側面を露出させるように、導電膜２０７を等方性エッチングにより除去する（図９（Ｂ）参照。）。側壁絶縁膜２１３の側面に形成される導電膜２０７の膜厚より、酸化物半導体膜２０６、ゲート電極２１０及び側壁絶縁膜２１３上面に形成される導電膜２０７の膜厚は大きいため、側壁絶縁膜２１３の側面を露出させるための等方性エッチング後において、酸化物半導体膜２０６上にはソース電極及びドレイン電極２０４が、ゲート電極２１０及び側壁絶縁膜２１３上面には導電膜２０５が形成される。
【０１７２】
導電膜２０７の等方性エッチングには、薬液を用いたウェットエッチング処理が好ましい。なお、導電膜２０７をエッチングできる薬液であればよく、特に限定されるものではない。また、ドライエッチングによっても、エッチング条件を適切なものにすること（例えば、基板側に電圧を印加しないなど）により、等方性エッチングを行うことができる。
【０１７３】
次に、ソース電極及びドレイン電極２０４、ゲート絶縁膜２０８、側壁絶縁膜２１３及び導電膜２０５上に層間絶縁膜２１２を形成する（図９（Ｃ）参照。）。層間絶縁膜２１２は、ＣＶＤ法、スパッタリング法、ＭＢＥ法、ＰＬＤ法またはスピンコート法で成膜すればよく、下地絶縁膜１０２と同様の材料によって形成することができる。また特に図示しないが、層間絶縁膜２１２にコンタクトホールを形成し、ソース電極及びドレイン電極２０４の一部を露出させて、ソース電極及びドレイン電極２０４と接続する配線を設けてもよい。また、層間絶縁膜２１２上に樹脂膜を設ける構成としても構わない。
【０１７４】
以上のような本実施の形態により、微細な構造であり、高い電気特性（例えば、高いオン電流や電界効果移動度）を有する半導体装置及びその作製方法を提供することができる。
【０１７５】
また本実施の形態により、微細な構造であり、高い電気特性を有する半導体装置を歩留まりよく作製することができる。
【０１７６】
本実施の形態は適宜他の実施の形態と組み合わせて用いることができる。
【０１７７】
（実施の形態４）
本実施の形態では、実施の形態１乃至実施の形態３とは異なる構造のトランジスタ及びその作製方法について図１０乃至図１２を用いて説明する。
【０１７８】
図１０は、本発明の一態様に係る半導体装置であるトランジスタの上面図及び断面図である。図１０（Ａ）に示すトランジスタの上面図に示す一点鎖線Ａ−Ｂに対応するＡ−Ｂ断面を図１０（Ｂ）に示す。なお、図１０（Ａ）は、煩雑になるのを防ぐため、層間絶縁膜２１２及びゲート絶縁膜２０８などを省略して示す。
【０１７９】
図１０（Ｂ）に示すトランジスタは、基板１００と、基板１００上に設けられた下地絶縁膜１０２と、下地絶縁膜１０２上に設けられたチャネル形成領域２０６ａ、ソース領域及びドレイン領域２０６ｂを有する酸化物半導体膜２０６と、酸化物半導体膜２０６におけるチャネル形成領域２０６ａ上のゲート絶縁膜２０８と、ゲート絶縁膜２０８上のゲート電極２０９と、ゲート電極２０９上の絶縁膜２１１と、ゲート電極２０９及び絶縁膜２１１の側面を覆う側壁絶縁膜２１３と、ゲート絶縁膜２０８の側面、ソース領域及びドレイン領域２０６ｂに接するソース電極及びドレイン電極２０４と、絶縁膜２１１及び側壁絶縁膜２１３上の導電膜２０５と、ソース電極及びドレイン電極２０４、ゲート絶縁膜２０８、側壁絶縁膜２１３及び導電膜２０５上の層間絶縁膜２１２と、を有する。なお、下地絶縁膜１０２を設けない構造としても構わない。
【０１８０】
また、特に図示しないが、層間絶縁膜２１２にコンタクトホールを形成してソース電極及びドレイン電極２０４の一部を露出させ、該ソース電極及びドレイン電極２０４と接続する配線を設けてもよい。
【０１８１】
本実施の形態における酸化物半導体膜２０６は、実施の形態１における酸化物半導体膜１０６と同様に形成することができ、チャネル形成領域２０６ａと、該チャネル形成領域２０６ａより低抵抗であるソース領域及びドレイン領域２０６ｂを有する。このようにソース領域及びドレイン領域２０６ｂを設けることによって、ソース電極及びドレイン電極２０４との接触抵抗を低減することができ、それにより半導体装置のオン特性を向上させることができる。ただし、このようにソース領域及びドレイン領域２０６ｂが形成された酸化物半導体膜２０６に限定されるものではなく、酸化物半導体膜の抵抗を下げるためのドーパントを添加しない構成としてもよい。
【０１８２】
また、該ソース領域及びドレイン領域２０６ｂは、リン、ホウ素、窒素及びフッ素から選ばれた一種以上の元素を含んでいる。以上の元素を酸化物半導体膜に添加させることによって、酸化物半導体膜の抵抗値を低下させることができる。
【０１８３】
ゲート絶縁膜２０８は、実施の形態１におけるゲート絶縁膜１０８と同様の材料により形成すればよい。
【０１８４】
ソース電極及びドレイン電極２０４は、実施の形態１におけるソース電極及びドレイン電極１０４と同様の材料により形成すればよい。
【０１８５】
ゲート電極２０９は、実施の形態１のゲート電極１１０と同様の材料を用いて形成すればよい。
【０１８６】
絶縁膜２１１は、下地絶縁膜１０２と同様の材料を用いて形成すればよい。絶縁膜２１１は、ゲート電極２０９を加工する際のハードマスクとして機能することができる。
【０１８７】
導電膜２０５は、ソース電極及びドレイン電極２０４と同様の材料を用いて形成される。
【０１８８】
層間絶縁膜２１２は、実施の形態１の層間絶縁膜１１２と同様の材料を用いて形成すればよい。
【０１８９】
側壁絶縁膜２１３は、ゲート絶縁膜２０８と同様の材料により形成することができる。側壁絶縁膜２１３は、ゲート電極２０９と、ソース電極及びドレイン電極２０４と、のスペーサーとして機能する。そのため、本実施の形態に係る半導体装置において、ゲート電極２０９と、ソース電極及びドレイン電極２０４と、が接触するのを防ぐことができる。さらに、ゲート電極２０９と、ソース電極及びドレイン電極２０４と、のオフセット領域を形成することができるため、半導体装置のオフ電流を低減させることができる。
【０１９０】
（トランジスタの作製方法）
次に、図１０（Ｂ）に示したトランジスタの作製方法について、図１１及び図１２を用いて説明する。
【０１９１】
まず、基板１００上に、実施の形態１と同様にして下地絶縁膜１０２を成膜する。なお、基板１００によっては、下地絶縁膜１０２を設けなくても構わない。
【０１９２】
次に、下地絶縁膜１０２上に酸化物半導体膜を成膜する。酸化物半導体膜の成膜は、ＣＶＤ法、スパッタリング法、ＭＢＥ法またはＰＬＤ法で成膜すればよく、スパッタリング法を用いると好ましい。酸化物半導体膜は、実施の形態１と同様にして形成すればよい。
【０１９３】
酸化物半導体膜を成膜後、実施の形態１と同様にして加熱処理を行ってもよい。
【０１９４】
次に、酸化物半導体膜を加工して酸化物半導体膜２０３を形成する。
【０１９５】
また、酸化物半導体膜２０３に、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入して膜中に酸素を供給してもよい。
【０１９６】
酸化物半導体膜に酸素を導入して膜中に酸素を供給することによって、酸化物半導体膜における酸素欠損を補償し、真性半導体に近づけることができる。それにより、酸化物半導体膜を用いたトランジスタの閾値をプラスシフトさせ、さらに信頼性を向上させることができる。
【０１９７】
酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマ処理などを用いることができる。
【０１９８】
次に、酸化物半導体膜２０３上にゲート絶縁膜２０１を成膜する。ゲート絶縁膜は、ＣＶＤ法、スパッタリング法、ＭＢＥ法、ＰＬＤ法で成膜すればよく、特にスパッタリング法を用いると好ましい。
【０１９９】
次に、ゲート絶縁膜２０１上に導電膜及び絶縁膜を形成し、該導電膜及び絶縁膜をエッチングにより加工して、ゲート電極２０９及び絶縁膜２１１を形成する（図１１（Ａ）参照。）。
【０２００】
次に、ゲート電極２０９及び絶縁膜２１１をマスクにして、酸化物半導体膜２０３に対してドーパントを添加する。該ドーパントが添加された酸化物半導体膜２０３は低抵抗化される。このように酸化物半導体膜２０３にドーパントを添加することによって、ドーパントが添加されて低抵抗化したソース領域及びドレイン領域２０６ｂと、ドーパントが添加されていないチャネル形成領域２０６ａと、を有する酸化物半導体膜２０６が形成される（図１１（Ｂ）参照。）。
【０２０１】
ドーパントは、酸化物半導体膜の抵抗を低下させる不純物であり、リン（Ｐ）、ホウ素（Ｂ）、窒素（Ｎ）及びフッ素（Ｆ）から選ばれた一種以上の元素を用いることができる。
【０２０２】
ドーパントを添加する方法としては、イオン注入法、イオンドーピング法などを用いることができる。また、その際に基板１００を加熱しながら行ってもよい。
【０２０３】
なお、ドーパントを添加する処理は、複数回行ってもよく、ドーパントの種類も複数種用いてもよい。
【０２０４】
また、ドーパント添加後に加熱処理を行ってもよい。加熱する条件としては、３００℃以上７００℃以下、好ましくは３００℃以上４５０℃以下で１時間、酸素雰囲気下で行うことが好ましい。また、窒素雰囲気下、減圧下、大気（超乾燥エア）下で加熱処理を行ってもよい。
【０２０５】
次に、ゲート絶縁膜２０１、ゲート電極２０９及び絶縁膜２１１を覆う絶縁膜を成膜する。該絶縁膜は、ゲート絶縁膜２０１と同様の材料を用いて形成することができ、ＣＶＤ法、スパッタリング法、塗布法などにより形成すればよい。特に、膜質が良く、段差被覆性に優れるＣＶＤ法を用いることが好ましい。
【０２０６】
次に、該絶縁膜及びゲート絶縁膜２０１について異方性エッチングによる加工を行い、ゲート絶縁膜２０８及び側壁絶縁膜２１３を形成させる（図１１（Ｃ）参照。）。異方性エッチングは、ＩＣＰエッチング装置などを用いたドライエッチングにより行うことができる。
【０２０７】
なお、特に図示しないが、上記異方性エッチングの際に絶縁膜２１１の一部がエッチングされてもよい。
【０２０８】
側壁絶縁膜２１３は、ゲート電極２０９と、ソース電極及びドレイン電極２０４と、のスペーサーとして機能する。そのため、本実施の形態に係る半導体装置において、ゲート電極２０９と、ソース電極及びドレイン電極２０４と、が接触するのを防ぐことができる。さらに、ゲート電極２０９と、ソース電極及びドレイン電極２０４と、のオフセット領域を形成することができるため、半導体装置のオフ電流を低減させることができる。
【０２０９】
次に、酸化物半導体膜２０６、ゲート絶縁膜２０８、絶縁膜２１１及び側壁絶縁膜２１３を覆う導電膜を成膜し、フォトリソグラフィ工程により該導電膜を選択的にエッチングにより加工することで、導電膜２０７を形成する（図１２（Ａ）参照。）。なお、該エッチングでは、側壁絶縁膜２１３側面の導電膜１０７の除去は行わない。
【０２１０】
導電膜２０７は、ソース電極及びドレイン電極２０４と同様の材料により形成する。導電膜２０７の形成は、スパッタリング法を用いて行うことが好ましい。特に、ロングスロースパッタリング法又はコリメータスパッタリング法を用いることが好ましい。さらに、導電膜２０７の形成時における圧力を極力低い状態で行うことが好ましい。それにより、スパッタ粒子の直進性を高めることができ、形成される導電膜の段差被覆性を低くすることができる。
【０２１１】
このように導電膜２０７を形成させることによって、酸化物半導体膜２０６、絶縁膜２１１及び側壁絶縁膜２１３上面に形成される導電膜２０７の膜厚より、側壁絶縁膜２１３の側面に形成される導電膜２０７の膜厚を小さくすることができる。さらに、条件を最適化することによって、側壁絶縁膜２１３の側面には、導電膜２０７がほとんど形成されないようにすることもできる。
【０２１２】
次に、側壁絶縁膜２１３の側面を露出させるように、導電膜２０７を等方性エッチングにより除去する（図１２（Ｂ）参照。）。側壁絶縁膜２１３の側面に形成される導電膜２０７の膜厚より、酸化物半導体膜２０６、絶縁膜２１１及び側壁絶縁膜２１３上面に形成される導電膜２０７の膜厚は大きいため、側壁絶縁膜２１３の側面を露出させるための等方性エッチング後において、酸化物半導体膜２０６上にはソース電極及びドレイン電極２０４が、絶縁膜２１１及び側壁絶縁膜２１３上面には導電膜２０５が形成される。
【０２１３】
導電膜２０７の等方性エッチングには、薬液を用いたウェットエッチング処理が好ましい。なお、導電膜２０７をエッチングできる薬液であればよく、特に限定されるものではない。また、ドライエッチングによっても、エッチング条件を適切なものにすること（例えば、基板側に電圧を印加しないなど）により、等方性エッチングを行うことができる。
【０２１４】
次に、ソース電極及びドレイン電極２０４、ゲート絶縁膜２０８、側壁絶縁膜２１３及び導電膜２０５上に層間絶縁膜２１２を形成する（図１２（Ｃ）参照。）。層間絶縁膜２１２は、ＣＶＤ法、スパッタリング法、ＭＢＥ法、ＰＬＤ法またはスピンコート法で成膜すればよく、下地絶縁膜１０２と同様の材料によって形成することができる。また特に図示しないが、層間絶縁膜２１２にコンタクトホールを形成し、ソース電極及びドレイン電極２０４の一部を露出させて、ソース電極及びドレイン電極２０４と接続する配線を設けてもよい。また、層間絶縁膜２１２上に樹脂膜を設ける構成としても構わない。
【０２１５】
以上のような本実施の形態により、微細な構造であり、高い電気特性（例えば、高いオン電流や電界効果移動度）を有する半導体装置及びその作製方法を提供することができる。
【０２１６】
また本実施の形態により、微細な構造であり、高い電気特性を有する半導体装置を歩留まりよく作製することができる。
【０２１７】
本実施の形態は適宜他の実施の形態と組み合わせて用いることができる。
【０２１８】
（実施の形態５）
本実施の形態では、実施の形態１乃至実施の形態４で示したトランジスタを用いて、半導体記憶装置を作製する例について説明する。
【０２１９】
揮発性半導体記憶装置の代表的な例としては、記憶素子を構成するトランジスタを選択してキャパシタに電荷を蓄積することで、情報を記憶するＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、フリップフロップなどの回路を用いて記憶内容を保持するＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）がある。
【０２２０】
不揮発性半導体記憶装置の代表例としては、トランジスタのゲートとチャネル領域との間にノードを有し、当該ノードに電荷を保持することで記憶を行うフラッシュメモリがある。
【０２２１】
上述した半導体記憶装置に含まれるトランジスタの一部に実施の形態１乃至実施の形態４で示したトランジスタを適用することができる。
【０２２２】
まずは、実施の形態１乃至実施の形態４で示したトランジスタを適用した揮発性メモリについて図１３を用いて説明する。
【０２２３】
メモリセルは、ビット線ＢＬと、ワード線ＷＬと、センスアンプＳＡｍｐと、トランジスタＴｒと、キャパシタＣと、を有する（図１３（Ａ）参照。）。
【０２２４】
キャパシタＣに保持された電圧の時間変化は、トランジスタＴｒのオフ電流によって図１３（Ｂ）に示すように徐々に低減していくことが知られている。当初Ｖ０からＶ１まで充電された電圧は、時間が経過するとｄａｔａ１を読み出す限界点であるＶＡまで低減する。この期間を保持期間Ｔ＿１とする。即ち、２値のメモリセルの場合、保持期間Ｔ＿１の間にリフレッシュをする必要がある。
【０２２５】
ここで、トランジスタＴｒに実施の形態１乃至実施の形態４で示したトランジスタを適用すると、オフ電流が小さいため、保持期間Ｔ＿１を長くすることができる。即ち、リフレッシュ期間を長くとることが可能となるため、消費電力を低減することができる。例えば、オフ電流が１×１０−２１Ａ以下、好ましくは１×１０−２４Ａ以下となった酸化物半導体膜を用いたトランジスタをＤＲＡＭに適用すると、電力を供給せずに数日間から数十年間に渡ってデータを保持することが可能となる。
【０２２６】
以上のように、本発明の一態様によって、信頼性が高く、消費電力の小さい揮発性メモリを得ることができる。
【０２２７】
また、実施の形態１乃至実施の形態４で示したオン特性の優れたトランジスタを適用することで、キャパシタＣへの電荷の蓄積が速やかに行われ、高速動作が可能な半導体記憶装置を得ることができる。
【０２２８】
次に、実施の形態１乃至実施の形態４で示したトランジスタを適用した不揮発性メモリについて図１４を用いて説明する。
【０２２９】
図１４（Ａ）は、不揮発性メモリの回路図である。不揮発性メモリは、トランジスタＴｒ＿１と、トランジスタＴｒ＿１のゲートと接続するワード線ＷＬ＿１と、トランジスタＴｒ＿１のソースと接続するソース配線ＳＬ＿１と、トランジスタＴｒ＿２と、トランジスタＴｒ＿２のソースと接続するソース配線ＳＬ＿２と、トランジスタＴｒ＿２のドレインと接続するドレイン配線ＤＬ＿２と、キャパシタＣと、キャパシタＣの一端と接続する容量配線ＣＬと、キャパシタＣの他端、トランジスタＴｒ＿１のドレイン及びトランジスタＴｒ＿２のゲートと接続するノードＮと、を有する。
【０２３０】
なお、本実施の形態に示す不揮発性メモリは、ノードＮの電位に応じて、トランジスタＴｒ＿２のしきい値電圧が変動することを利用したものである。例えば、図１４（Ｂ）は容量配線ＣＬの電圧ＶＣＬと、トランジスタＴｒ＿２を流れるドレイン電流Ｉｄ＿２との関係を説明する図である。
【０２３１】
ここで、ノードＮは、トランジスタＴｒ＿１を介して電圧を調整することができる。例えば、ＳＬ＿１の電位をＶＤＤとする。このとき、ＷＬ＿１の電位をＴｒ＿１のしきい値電圧ＶｔｈにＶＤＤを加えた電位以上とすることで、ノードＮの電圧をＨＩＧＨにすることができる。また、ＷＬ＿１の電位をＴｒ＿１のしきい値電圧Ｖｔｈ以下とすることで、ノードＮの電位をＬＯＷにすることができる。
【０２３２】
そのため、Ｎ＝ＬＯＷで示したＶＣＬ−Ｉｄ＿２カーブと、Ｎ＝ＨＩＧＨで示したＶＣＬ−Ｉｄ＿２カーブのいずれかを得ることができる。即ち、Ｎ＝ＬＯＷでは、ＶＣＬ＝０ＶにてＩｄ＿２が小さいため、データ０となる。また、Ｎ＝ＨＩＧＨでは、ＶＣＬ＝０ＶにてＩｄ＿２が大きいため、データ１となる。このようにして、データを記憶することができる。
【０２３３】
ここで、トランジスタＴｒ＿１に実施の形態１乃至実施の形態４で示したトランジスタを適用すると、該トランジスタはオフ電流を極めて小さくすることができるため、ノードＮに蓄積された電荷がトランジスタＴｒ＿１のソース及びドレイン間を意図せずにリークすることを抑制できる。そのため、長期間に渡ってデータを保持することができる。また、本発明の一態様を用いることでトランジスタＴｒ＿１のしきい値電圧が調整されるため、書き込みに必要な電圧を低減することが可能となり、フラッシュメモリなどと比較して消費電力を低減することができる。
【０２３４】
なお、トランジスタＴｒ＿２に、実施の形態１乃至実施の形態４で示したトランジスタを適用しても構わない。該トランジスタは、オン特性に優れる。そのため、該トランジスタを用いた半導体記憶装置は高速動作が可能となる。
【０２３５】
以上のように、本発明の一態様によって、長期間の信頼性が高く、消費電力の小さく、高速動作が可能な半導体記憶装置を得ることができる。
【０２３６】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【０２３７】
（実施の形態６）
実施の形態１乃至実施の形態４で示したトランジスタ、または実施の形態５に示した半導体記憶装置を少なくとも一部に用いてＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）を構成することができる。
【０２３８】
図１５（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図１５（Ａ）に示すＣＰＵは、基板１１９０上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ）１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース（Ｂｕｓ  Ｉ／Ｆ）１１９８、書き換え可能なＲＯＭ１１９９、及びＲＯＭインターフェース（ＲＯＭ  Ｉ／Ｆ）１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９及びＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図１５（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
【０２３９】
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
【０２４０】
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
【０２４１】
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、及びレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。
【０２４２】
図１５（Ａ）に示すＣＰＵでは、レジスタ１１９６に、記憶素子が設けられている。レジスタ１１９６の記憶素子には、実施の形態５に示す半導体記憶装置を用いることができる。
【０２４３】
図１５（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作を行う。即ち、レジスタ１１９６が有する記憶素子において、位相反転素子によるデータの保持を行うか、キャパシタによるデータの保持を行う。位相反転素子によってデータが保持されている場合、レジスタ１１９６内の記憶素子への、電源電圧の供給が行われる。キャパシタによってデータが保持されている場合、キャパシタへのデータの書き換えが行われ、レジスタ１１９６内の記憶素子への電源電圧の供給を停止することができる。
【０２４４】
電源停止に関しては、図１５（Ｂ）または図１５（Ｃ）に示すように、記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図１５（Ｂ）及び図１５（Ｃ）の回路の説明を行う。
【０２４５】
図１５（Ｂ）及び図１５（Ｃ）では、記憶素子への電源電位の供給を制御するスイッチング素子に実施の形態１乃至実施の形態４に示すトランジスタ用いた構成の一例を示す。
【０２４６】
図１５（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、記憶素子１１４２を複数有する記憶素子群１１４３とを有している。具体的に、それぞれの記憶素子１１４２には、実施の形態５に示す記憶素子を用いることができる。記憶素子群１１４３が有するそれぞれの記憶素子１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤＤが供給されている。さらに、記憶素子群１１４３が有するそれぞれの記憶素子１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。
【０２４７】
図１５（Ｂ）では、スイッチング素子１１４１として、酸化物半導体などのバンドギャップの大きい半導体を活性層に有するトランジスタを用いており、該トランジスタは、そのゲートに与えられる信号ＳｉｇＡによりスイッチングが制御される。
【０２４８】
なお、図１５（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成を示しているが、これに限定されず、トランジスタを複数有していてもよい。スイッチング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されていてもよい。
【０２４９】
また、図１５（Ｃ）には、記憶素子群１１４３が有するそれぞれの記憶素子１１４２に、スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置の一例を示す。スイッチング素子１１４１により、記憶素子群１１４３が有するそれぞれの記憶素子１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。
【０２５０】
記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減することができる。
【０２５１】
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）などのＬＳＩにも応用可能である。
【０２５２】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０２５３】
（実施の形態７）
本実施の形態では、実施の形態１乃至実施の形態６に示すトランジスタ、半導体記憶装置及びＣＰＵの一種以上を含む電子機器の例について説明する。
【０２５４】
図１６（Ａ）は携帯型情報端末である。図１６（Ａ）に示す携帯型情報端末は、筐体９３００と、ボタン９３０１と、マイクロフォン９３０２と、表示部９３０３と、スピーカ９３０４と、カメラ９３０５と、を具備し、携帯型電話機としての機能を有する。
【０２５５】
図１６（Ｂ）は、ディスプレイである。図１６（Ｂ）に示すディスプレイは、筐体９３１０と、表示部９３１１と、を具備する。
【０２５６】
図１６（Ｃ）は、デジタルスチルカメラである。図１６（Ｃ）に示すデジタルスチルカメラは、筐体９３２０と、ボタン９３２１と、マイクロフォン９３２２と、表示部９３２３と、を具備する。
【０２５７】
図１６（Ｄ）は２つ折り可能な携帯情報端末である。図１６（Ｄ）に示す２つ折り可能な携帯情報端末は、筐体９６３０、表示部９６３１ａ、表示部９６３１ｂ、留め具９６３３、操作スイッチ９６３８、を有する。
【０２５８】
表示部９６３１ａまたは／及び表示部９６３１ｂは、一部または全部をタッチパネルとすることができ、表示された操作キーに触れることでデータ入力などを行うことができる。
【０２５９】
本発明の一態様を用いることで、電子機器の性能を高めることができる。
【０２６０】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【符号の説明】
【０２６１】
１００    基板
１０２    下地絶縁膜
１０３    酸化物半導体膜
１０４    ソース電極及びドレイン電極
１０５    導電膜
１０６    酸化物半導体膜
１０６ａ    チャネル形成領域
１０６ｂ    ソース領域及びドレイン領域
１０７    導電膜
１０８    ゲート絶縁膜
１０９    ゲート電極
１１０    ゲート電極
１１１    絶縁膜
１１２    層間絶縁膜
２０１    ゲート絶縁膜
２０３    酸化物半導体膜
２０４    ソース電極及びドレイン電極
２０５    導電膜
２０６    酸化物半導体膜
２０６ａ    チャネル形成領域
２０６ｂ    ソース領域及びドレイン領域
２０７    導電膜
２０８    ゲート絶縁膜
２０９    ゲート電極
２１０    ゲート電極
２１１    絶縁膜
２１２    層間絶縁膜
２１３    側壁絶縁膜
１１４１    スイッチング素子
１１４２    記憶素子
１１４３    記憶素子群
１１８９    ＲＯＭインターフェース
１１９０    基板
１１９１    ＡＬＵ
１１９２    ＡＬＵコントローラ
１１９３    インストラクションデコーダ
１１９４    インタラプトコントローラ
１１９５    タイミングコントローラ
１１９６    レジスタ
１１９７    レジスタコントローラ
１１９８    バスインターフェース
１１９９    ＲＯＭ
９３００    筐体
９３０１    ボタン
９３０２    マイクロフォン
９３０３    表示部
９３０４    スピーカ
９３０５    カメラ
９３１０    筐体
９３１１    表示部
９３２０    筐体
９３２１    ボタン
９３２２    マイクロフォン
９３２３    表示部
９６３０    筐体
９６３１ａ    表示部
９６３１ｂ    表示部
９６３３    留め具
９６３８    操作スイッチ
【図１】
0005881388.tif 000004
【図２】
0005881388.tif 000005
【図３】
0005881388.tif 000006
【図４】
0005881388.tif 000007
【図５】
0005881388.tif 000008
【図６】
0005881388.tif 000009
【図７】
0005881388.tif 000010
【図８】
0005881388.tif 000011
【図９】
0005881388.tif 000012
【図１０】
0005881388.tif 000013
【図１１】
0005881388.tif 000014
【図１２】
0005881388.tif 000015
【図１３】
0005881388.tif 000016
【図１４】
0005881388.tif 000017
【図１５】
0005881388.tif 000018
【図１６】
0005881388.tif 000019