(57)【特許請求の範囲】
【請求項１】
少なくとも第１メモリデバイスダイおよび第２メモリデバイスダイと、
少なくとも第１データチャネルおよび第２データチャネルと
を備え、
前記第１メモリデバイスダイは、前記第２メモリデバイスダイ上に積層されており、
前記第１および第２メモリデバイスダイのそれぞれは、少なくとも第１メモリバンクおよび第２メモリバンクを有し、
前記第１および第２データチャネルのそれぞれは、前記第１メモリデバイスダイに含まれる前記第１メモリバンクおよび前記第２メモリバンクに対して選択的に結合可能、かつ、前記第２メモリデバイスダイに含まれる前記第１メモリバンクおよび前記第２メモリバンクに選択的に結合可能であり、
前記第１メモリデバイスダイに含まれる前記第１および第２メモリバンクはそれぞれ、前記第１および第２データチャネルのうちの１つ目のものに対してデータを提供するよう動作し、
前記第２メモリデバイスダイに含まれる前記第１および第２メモリバンクはそれぞれ、前記第１および第２データチャネルのうちの２つ目のものに対してデータを提供するよう動作する、
積層メモリデバイス。
【請求項２】
前記第１および第２メモリデバイスダイのそれぞれは、第１マルチプレクサをさらに有し、
前記第１メモリデバイスダイに含まれる前記第１マルチプレクサは、前記第１メモリデバイスダイの前記第１および第２メモリバンクからの前記データを、前記第１および第２データチャネルのうちの前記１つ目のものに選択的に提供するよう動作し、
前記第２メモリデバイスダイに含まれる前記第１マルチプレクサは、前記第２メモリデバイスダイの前記第１および第２メモリバンクからの前記データを前記第１および第２データチャネルのうちの前記２つ目のものに選択的に提供するよう動作する、
請求項１に記載の積層メモリデバイス。
【請求項３】
前記第１メモリデバイスダイに含まれる前記第１マルチプレクサは、
前記第１メモリデバイスダイの前記第１および第２メモリバンクからの前記データを、前記第１および第２データチャネルのうちの前記１つ目のものに対し、交互の方式で選択的に提供するようさらに動作する、
請求項２に記載の積層メモリデバイス。
【請求項４】
前記第２メモリデバイスダイに含まれる前記第１マルチプレクサは、
前記第２メモリデバイスダイの前記第１および第２メモリバンクからの前記データを、前記第１および第２データチャネルのうちの前記２つ目のものに対し、交互の方式で選択的に提供するようさらに動作する、
請求項２または３に記載の積層メモリデバイス。
【請求項５】
前記第１および第２メモリデバイスダイのそれぞれは、第１送受信機をさらに有し、
前記第１メモリデバイスダイに含まれる前記第１送受信機は、前記第１メモリデバイスダイの前記第１マルチプレクサと、前記第１および第２データチャネルのうちの前記１つ目のものとの間に結合され、
前記第２メモリデバイスダイに含まれる前記第１送受信機は、前記第２メモリデバイスダイの前記第１マルチプレクサと、前記第１および第２データチャネルのうちの前記２つ目のものとの間に結合される、
請求項２に記載の積層メモリデバイス。
【請求項６】
前記第１および第２メモリデバイスダイのそれぞれは、第２マルチプレクサをさらに有し、
前記第１メモリデバイスダイに含まれる前記第２マルチプレクサは、前記第１メモリデバイスダイの前記第１および第２メモリバンクからのデータを前記第１および第２データチャネルのうちの前記２つ目のものに選択的に提供するよう動作し、
前記第２メモリデバイスダイに含まれる前記第２マルチプレクサは、前記第２メモリデバイスダイの前記第１および第２メモリバンクからのデータを前記第１および第２データチャネルのうちの前記１つ目のものに選択的に提供するよう動作する、
請求項５に記載の積層メモリデバイス。
【請求項７】
前記第１および第２メモリデバイスダイのそれぞれは、第２送受信機をさらに有し、
前記第１メモリデバイスダイに含まれる前記第２送受信機は、前記第１メモリデバイスダイの前記第２マルチプレクサと、前記第１および第２データチャネルのうちの前記２つ目のものとの間に結合され、
前記第２メモリデバイスダイに含まれる前記第２送受信機は、前記第２メモリデバイスダイの前記第２マルチプレクサと、前記第１および第２データチャネルのうちの前記１つ目のものとの間に結合される、
請求項６に記載の積層メモリデバイス。
【請求項８】
前記第１および第２メモリデバイスダイのそれぞれに関し、前記第１および第２送受信機のそれぞれは、関連付けられたドライブキャパシティを有し、
前記第１送受信機に関連付けられた前記ドライブキャパシティは、前記第２送受信機に関連付けられた前記ドライブキャパシティの少なくともおよそ２倍である、
請求項７に記載の積層メモリデバイス。
【請求項９】
システムバスと、
前記システムバスに通信可能に結合されたディスプレイと、
前記システムバスに通信可能に結合されたメモリコントローラと、
請求項１に記載の前記積層メモリデバイスと
を備え、
前記メモリコントローラは、前記積層メモリデバイスを制御するよう動作する、
コンピュータシステム。
【請求項１０】
少なくとも第１メモリバンクおよび第２メモリバンクと、
少なくとも第１データチャネルおよび第２データチャネルと
を備え、
前記第１および第２データチャネルのそれぞれは、前記第１メモリバンクおよび第２メモリバンクに選択的に結合可能であり、
前記第１および第２メモリバンクはそれぞれ、前記第１および第２データチャネルのうちの同じものに対してデータを提供するよう動作する、
積層可能なメモリデバイスダイ。
【請求項１１】
前記第１および第２メモリバンクからの前記データを前記第１および第２データチャネルのうちの前記同じものに選択的に提供するよう動作する第１マルチプレクサをさらに備える、
請求項１０に記載のメモリデバイスダイ。
【請求項１２】
前記第１マルチプレクサは、前記第１および第２メモリバンクからの前記データを前記第１および第２データチャネルのうちの前記同じものに対し、交互の方式で選択的に提供するようさらに動作する、
請求項１１に記載のメモリデバイスダイ。
【請求項１３】
前記第１マルチプレクサと、前記第１および第２データチャネルのうちの前記同じものとの間に結合された第１送受信機をさらに備える、
請求項１１または１２に記載のメモリデバイスダイ。
【請求項１４】
前記第１および第２メモリバンクからのデータを前記第１および第２データチャネルのうちの残りのものに対して選択的に提供するよう動作する第２マルチプレクサと、
前記第２マルチプレクサと、前記第１および第２データチャネルのうちの前記残りのものとの間に結合された第２送受信機と
をさらに備える、
請求項１３に記載のメモリデバイスダイ。
【請求項１５】
前記第１および第２送受信機それぞれは、関連付けられたドライブキャパシティを有し、
前記第１送受信機に関連付けられた前記ドライブキャパシティは、前記第２送受信機に関連付けられた前記ドライブキャパシティの少なくともおよそ２倍である、
請求項１４に記載のメモリデバイスダイ。
【請求項１６】
第２メモリデバイスダイ上に積層された少なくとも第１メモリデバイスダイと、
少なくとも第１データチャネルおよび第２データチャネルと
を備え、
前記第１および第２メモリデバイスダイそれぞれが少なくとも第１メモリバンクおよび第２メモリバンクを有する積層メモリデバイスにおいて個別の前記第１および第２データチャネルに対してデータを提供する方法であって、
前記第１および第２メモリデバイスダイのそれぞれに第１マルチプレクサを設ける段階と、
前記第１メモリデバイスダイにおける前記第１マルチプレクサにより、前記第１メモリデバイスダイの前記第１および第２メモリバンクからのデータを、前記第１および第２データチャネルのうちの１つ目のものに選択的に提供する段階と、
前記第２メモリデバイスダイにおける前記第１マルチプレクサにより、前記第２メモリデバイスダイの前記第１および第２メモリバンクからのデータを、前記第１および第２データチャネルのうちの２つ目のものに選択的に提供する段階と
を含む方法。
【請求項１７】
前記第１メモリデバイスダイの前記第１および第２メモリバンクからの前記データを前記第１および第２データチャネルのうちの前記１つ目のものに選択的に提供する前記段階は、
前記第１メモリデバイスダイの前記第１および第２メモリバンクからの前記データを、前記第１および第２データチャネルのうちの前記１つ目のものに対し、交互の方式で選択的に提供する段階を含む、
請求項１６に記載の方法。
【請求項１８】
前記第２メモリデバイスダイの前記第１および第２メモリバンクからの前記データを、前記第１および第２データチャネルのうちの前記２つ目のものに選択的に提供する前記段階は、
前記第２メモリデバイスダイの前記第１および第２メモリバンクからの前記データを、前記第１および第２データチャネルのうちの前記２つ目のものに対し、交互の方式で選択的に提供する段階を含む、
請求項１６または１７に記載の方法。
【請求項１９】
少なくとも第１メモリバンクおよび第２メモリバンクと、
少なくとも第１データチャネルおよび第２データチャネルと、
前記第１および第２メモリバンクの一方または両方からのデータを、前記第１および第２データチャネルのうちの同じものに対し選択的に提供する第１の手段と、
を備える、積層可能なメモリデバイスダイ。
【請求項２０】
データを選択的に提供する前記第１の手段は、前記第１および第２メモリバンクからの前記データを、前記第１および第２データチャネルのうちの前記同じものに対して、交互の方式で選択的に提供するよう動作する、
請求項１９に記載のメモリデバイスダイ。
【請求項２１】
データを選択的に提供する前記第１の手段と、前記第１および第２データチャネルのうち前記同じものとの間に結合された第１データ送信手段をさらに備える、請求項１９または２０に記載のメモリデバイスダイ。
【請求項２２】
前記第１および第２メモリバンクの一方または両方からのデータを、第１および第２データチャネルのうちの残りのものに選択的に提供する第２の手段と、
データを選択的に提供する前記第２の手段と、前記第１および第２データチャネルのうちの前記残りのものとの間に結合された第２データ送信手段と
をさらに備える、請求項２１に記載のメモリデバイスダイ。
【請求項２３】
前記第１および第２データ送信手段それぞれは、関連付けられたドライブキャパシティを有し、
前記第１データ送信手段に関連付けられた前記ドライブキャパシティは、前記第２データ送信手段に関連付けられた前記ドライブキャパシティの少なくともおよそ２倍である、
請求項２２に記載のメモリデバイスダイ。
【請求項２４】
積層メモリデバイスの第１データチャネルおよび第２データチャネルにデータを提供するためのプログラムであって、
前記積層メモリデバイスは、
第２メモリデバイスダイに積層された少なくとも第１メモリデバイスダイを備え、
前記第１および第２メモリデバイスダイそれぞれは、
少なくとも第１メモリバンクおよび第２メモリバンクと、
少なくとも第１マルチプレクサおよび第２マルチプレクサとを有し、
前記プログラムはコンピュータに、
前記第１メモリデバイスダイにおける前記第１マルチプレクサにより前記第１メモリデバイスダイの前記第１および第２メモリバンクからのデータを前記第１および第２データチャネルのうちの１つ目のものに選択的に提供することと、
前記第２メモリデバイスダイにおける前記第１マルチプレクサにより前記第２メモリデバイスダイの前記第１および第２メモリバンクからのデータを前記第１および第２データチャネルのうちの２つ目のものに選択的に提供することと
を行わせる、プログラム。
【請求項２５】
前記第１メモリデバイスダイの前記第１および第２メモリバンクからの前記データを前記第１および第２データチャネルのうちの前記１つ目のものに対して交互の方式で選択的に提供することと、
前記第２メモリデバイスダイの前記第１および第２メモリバンクからの前記データを前記第１および第２データチャネルのうちの前記２つ目のものに対して交互の方式で選択的に提供することと
をさらに前記コンピュータに行わせる、請求項２４に記載のプログラム。
【請求項２６】
請求項２４または２５に記載の前記プログラムを格納したコンピュータ可読記憶媒体。
【発明の詳細な説明】
【背景技術】
【０００１】
近年、メモリデバイスの製造業者は、２つまたはより多くのメモリデバイスダイが１つずつ上部に積層されたメモリデバイスを製造しており、これにより均一性を増大させつつ、個別のメモリデバイスの電線の長さを減少させている。例えば、通常の製造工程においては、そのようなメモリデバイスはそれぞれ第１メモリデバイスダイおよび第２メモリデバイスダイを備えてよく、第１メモリデバイスダイは第２メモリデバイスダイの上部に積層されるよう構成される。第１および第２メモリデバイスダイのそれぞれは、１つまたは複数のメモリバンクと、関連付けられた送受信機と、コントロール／アドレス論理とを有するダイナミックランダムアクセスメモリ（ＤＲＡＭ）として実現されうる。複数のメモリデバイスはそれぞれ、指定された数のコントロール／アドレスビットを持つコントロール／アドレスバスと、指定された数のデータビットを持つデータバスと、第１および第２メモリデバイスダイのそれぞれにおけるコントロール／アドレスおよびデータバスに対応する複数のチャネルとをさらに備えてよい。そのようなメモリデバイスにおいて、第１および第２メモリデバイスダイのそれぞれは別々のメモリランクに対応してよく、積層された第１および第２のメモリデバイスダイは第１および第２メモリデバイスダイのうちの１つと同じチャネル数を有する２ランクメモリスタックを表してよい。
【０００２】
上で説明した複数のメモリデバイスはそれぞれ、メモリコントローラを有するシステムメモリ内に実装されてよく、メモリコントローラは、当該メモリデバイスのコントロール／アドレスおよびデータバスとそれぞれインタフェースするためのコントロール／アドレスおよびデータバス接続を持つメモリインタフェースを有する。さらに、データバスは、第１および第２メモリデバイスダイそれぞれにおける前記数のチャネルとインタフェースするべくパーティション化されてよく、同様に、コントロール／アドレスバスは、第１および第２メモリデバイスダイそれぞれにおけるコントロール／アドレス論理とインタフェースするべくパーティション化されてよい。
【図面の簡単な説明】
【０００３】
本明細書に組み込まれてその一部を構成する添付の図面は、本明細書で説明される１または複数の実施形態を図示し、詳細な説明とともにこれらの実施形態を説明する。
【図１ａ】２ランクメモリスタックを有するメモリデバイスと、２ランクメモリスタックに結合されたメモリコントローラとを備えるシステムメモリのブロック図である。
【図１ｂ】図１ａのメモリデバイスに含まれる２ランクメモリスタックのブロック図である。
【図２ａ】図１ａのシステムメモリのデータレートおよび帯域幅を増大させる、本発明に係る例示的なシステムメモリのブロック図であり、図２ａの例示的なシステムメモリは、複数の積層されたメモリデバイスダイを有するメモリデバイスと、複数の積層されたメモリデバイスダイに結合されたメモリコントローラとを備える。
【図２ｂ】図２ａのメモリデバイスに含まれる、複数の積層されたメモリデバイスダイのブロック図である。
【図３】図２ａのメモリデバイスにおける複数の積層されたメモリデバイスダイの例示的な処理を説明するタイミングチャートである。
【図４】図２ａのメモリデバイスおよびメモリコントローラを組み込んだ例示的なコンピュータシステムのブロック図である。
【図５ａ】図２ｂの複数の積層されたメモリデバイスダイの例示的な代替の実施形態のブロック図である。
【図５ｂ】図２ｂの複数の積層されたメモリデバイスダイの例示的な代替の実施形態のブロック図である。
【図５ｃ】図２ｂの複数の積層されたメモリデバイスダイの例示的な代替の実施形態のブロック図である。
【図６】図２ａのシステムメモリの例示的な動作方法の流れ図である。
【発明を実施するための形態】
【０００４】
複数の積層されたメモリデバイスダイを備えるシステムメモリのデータレートおよび帯域幅を増大させる装置および方法が開示される。システムメモリは、積層構成の複数のメモリデバイスダイを有するメモリデバイスと、複数の積層されたメモリデバイスダイに結合されたメモリコントローラと、パーティション化されたデータバスとを備える。メモリデバイスダイはそれぞれ、１つ、２つまたはより多くの、メモリバンクのグループを有する。メモリデバイスダイの帯域幅の全てを、データチャネルの種々の単一のパーティションを介して提供するように各メモリデバイスダイを構成することにより、本システムメモリは、複数の積層されたメモリデバイスダイを有する典型的なシステムメモリ構成と比較してコストを著しく増大させることなく、増大したデータレートおよび帯域幅を達成することができる。
【０００５】
本願の詳細な説明を通して、下記で説明される定義に従って下記の用語が用いられる。「積層（スタック）」という用語は、１つの組立体にまとめられたメモリデバイスにおける全てのメモリデバイスダイを指し示すのに用いられる。「スライス」という用語は、複数のメモリデバイスダイのスタックにおける１つのメモリデバイスダイを指し示すのに用いられる。「チャネル」という用語は、メモリデバイスのパーティションを独立して制御する、メモリインタフェース内における物理的に別個の複数の接続のセットを指し示すのに用いられる。「ランク」という用語は、複数のメモリデバイスダイのスタック内においてマルチドロップの態様で単一のチャネルに対し接続された多数のスライスを指し示すのに用いられる。「帯域幅」という用語は、最大データ伝送レート×メモリデバイスのトータルデータバス幅を指し示すのに用いられる。
【０００６】
複数のメモリデバイスダイのスタックにおける各メモリデバイスダイは、特定のオーバーラップ機能をサポートする複数の奇数メモリバンクおよび複数の偶数メモリバンクにパーティション化され得ることに留意されたい。メモリインタフェースが４つ、８つ、または他の任意の適切な数の物理的なチャネルをサポートし得ることにさらに留意されたい。各チャネルは、メモリデバイスのパーティションを独立して制御するのに必要な、制御、データおよびクロック信号の全てを含んでよい。各チャネルは、複数の異なるメモリページをオープンにすることができ、独立してクロック制御される（ｃｌｏｃｋｅｄ）ことができ、かつ、異なる電力状態に存在することができる。物理的なチャネルはまた、入力／出力（Ｉ／Ｏ）パワーおよびグランド信号を含む。
【０００７】
図１ａは、２ランクメモリスタック１０３を有するメモリデバイス１０２と、２ランクメモリスタック１０３に結合されたメモリコントローラ１０４とを備えるシステムメモリ１００を示す。例えば、システムメモリ１００は、ワイドＩ／Ｏモバイルダイナミックランダムアクセスメモリ（ＤＲＡＭ）、即ちＪＥＳＤ２２９ワイドＩ／Ｏシングルデータレート（ＳＤＲ）、２０１１年１２月または最新改訂に関するＪＥＤＥＣ（Ｊｏｉｎｔ  ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｅｎｇｉｎｅｅｒｉｎｇ  Ｃｏｕｎｃｉｌ）規格に準拠するよう構成されてよい。図１ａに示されるように、２ランクメモリスタック１０３は第１メモリデバイスダイ１０６．０および第２メモリデバイスダイ１０６．１を有し、第１メモリデバイスダイ１０６．０は第２メモリデバイスダイ１０６．１の上に積層される。例えば、メモリデバイスダイ１０６．０、１０６．１のそれぞれは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）または他の任意の適切なメモリとして実現されてよい。システムメモリ１００はさらに、指定された数のＣＡビット（例えば１１のＣＡ０ビット＋１１のＣＡ１ビット＝２２のＣＡビット、または他の任意の適切な数のＣＡビット）を持つコントロール／アドレス（ＣＡ）バス１０８と、指定された数のＤビット（例えば６４のＤ０ビット＋６４のＤ１ビット＝１２８のＤビット、または他の任意の適切な数のＤビット）を持つデータ（Ｄ）バス１１０とを備える。メモリデバイス１０２において、メモリデバイスダイ１０６．０、１０６．１はそれぞれ別々のメモリランク０、１に対応することができ、積層構成のメモリデバイスダイ１０６．０、１０６．１は、メモリデバイスダイ１０６．０、１０６．１のうちの１つと同じチャネル数（例えば２チャネル、または他の任意の適切な数のチャネル）を持ち得る２ランクメモリスタック１０３を表すことができる。
【０００８】
図１ａにさらに示されるように、メモリコントローラ１０４は、システムメモリ１００のコントロール／アドレス（ＣＡ）およびデータ（Ｄ）バス１０８、１１０とそれぞれインタフェースするコントロール／アドレス（ＣＡ）およびデータ（Ｄ）バス接続を持つメモリインタフェースを有する。データ（Ｄ）バス１１０は、２ランクメモリスタック１０３の２つのチャネル０、１とインタフェースする２つの６４ビットデータチャネルＤ０、Ｄ１にパーティション化されてよく、コントロール／アドレス（ＣＡ）バス１０８は、２ランクメモリスタック１０３内のメモリデバイスダイ１０６．０、１０６．１のコントロール／アドレス論理とインタフェースする２つの１１ビットコントロール／アドレスチャネルＣＡ０、ＣＡ１にパーティション化されてよい。メモリデバイスダイ１０６．０、１０６．１はそれぞれ、他の任意の適切な数のデータおよび／またはコントロール／アドレスビットを持つ他の任意の適切な数のデータおよび／またはコントロール／アドレスチャネルを有してよいことに留意されたい。
【０００９】
図１ｂは、図１ａのメモリデバイス１０２に含まれる２ランクメモリスタック１０３の詳細図を示す。図１ｂに示されるように、２ランクメモリスタック１０３は、積層構成の第１および第２メモリデバイスダイ１０６．０、１０６．１を有する。メモリデバイスダイ１０６．０は、メモリバンク１１２．０、１１４．０の２つのグループを有することができ、ここでメモリバンク１１２．０、１１４．０の各グループは４つのメモリバンクを有することができる。２ランクメモリスタック１０３内において、メモリバンク１１２．０のグループは１１ビットコントロール／アドレスチャネルＣＡ０に結合され、メモリバンク１１４．０のグループは１１ビットコントロール／アドレスチャネルＣＡ１に結合される。メモリデバイスダイ１０６．０はさらに、メモリバンク１１２．０、１１４．０の複数のグループを６４ビットデータチャネルＤ０、Ｄ１にそれぞれ結合する２つの送受信機１１６．０、１１８．０を有する。
【００１０】
同様に、メモリデバイスダイ１０６．１は、メモリバンク１１２．１、１１４．１の２つのグループを有することができ、これらにおいてメモリバンク１１２．１、１１４．１の各グループは４つのメモリバンクを有することができる。２ランクメモリスタック１０３内において、メモリバンク１１２．１のグループは１１ビットコントロール／アドレスチャネルＣＡ１に結合され、メモリバンク１１４．１のグループは１１ビットコントロール／アドレスチャネルＣＡ０に結合される。メモリデバイスダイ１０６．１はさらに、メモリバンク１１２．１、１１４．１の複数のグループを６４ビットデータチャネルＤ１、Ｄ０にそれぞれ結合する２つの送受信機１１６．１、１１８．１を有する。
【００１１】
したがって、送受信機１１６．０、１１８．０および１１６．１、１１８．１の２つのペアを用い、システムメモリ１００の２ランクメモリスタック１０３内の個別のメモリデバイスダイ１０６．０、１０６．１は、ポイントツー２ポイント（Ｐ２２Ｐ）構成において、６４ビットデータチャネルＤ０、Ｄ１を介してメモリコントローラ１０４により提供されるデータを受信し、また、６４ビットデータチャネルＤ０、Ｄ１にデータをドライブすることができる。一実施形態において、メモリデバイスダイ１０６．０、１０６．１のそのようなＰ２２Ｐ構成は、その固有のランクツーランクターンアラウンドオーバーヘッドに起因するメモリチャネル利用の減少と共に、２つの６４ビットデータチャネルＤ０、Ｄ１を介しておよそ６８ギガバイト（ＧＢ）／秒（ｓｅｃ）までのピーク帯域幅を提供することができる。
【００１２】
図２ａは、図１ａのシステムメモリ１００のデータレートおよび帯域幅を増大させる、本発明に係る例示的なシステムメモリ２００を示す。図２ａに示されるように、システムメモリ２００は、積層構成における複数のメモリデバイスダイ２０６．０、２０６．１を有するメモリデバイス２０２と、積層されたメモリデバイスダイ２０６．０、２０６．１に結合されたメモリコントローラ２０４とを備える。例えば、メモリデバイスダイの２０６．０、２０６．１のそれぞれは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）または他の任意の適切なメモリとして実現されてよい。システムメモリ２００はさらに、指定された数のＣＡビット（例えば１１のＣＡ０ビット＋１１のＣＡ１ビット＝２２のＣＡビット、または他の任意の適切な数のＣＡビット）を持つコントロール／アドレス（ＣＡ）バス２０８と、指定された数のＤビット（例えば６４のＤ０ビット＋６４のＤ１ビット＝１２８のＤビット、または他の任意の適切な数のＤビット）を持つデータ（Ｄ）バス２１０とを備える。
【００１３】
図２ａにさらに示されるように、メモリコントローラ２０４は、システムメモリ２００のコントロール／アドレス（ＣＡ）およびデータ（Ｄ）バス２０８、２１０とそれぞれインタフェースするコントロール／アドレス（ＣＡ）およびデータ（Ｄ）バス接続を持つメモリインタフェースを有する。データ（Ｄ）バス２１０は、積層されたメモリデバイスダイ２０６．０、２０６．１の２つのチャネル０、１とインタフェースする２つの６４ビットデータチャネルＤ０、Ｄ１にパーティション化されてよく、コントロール／アドレス（ＣＡ）バス２０８は、積層されたメモリデバイスダイ２０６．０、２０６．１のコントロール／アドレス論理とインタフェースする２つの１１ビットコントロール／アドレスチャネルＣＡ０、ＣＡ１にパーティション化されてよい。１１ビットコントロール／アドレスチャネルＣＡ０、ＣＡ１および６４ビットデータチャネルＤ０、Ｄ１のダイツーダイ接続が、当業者に既知であるように、任意の適切なバンプ製造工程により作成されてよいことに留意されたい。メモリデバイスダイ２０６．０、２０６．１はそれぞれ、他の任意の適切な数のデータおよび／またはコントロール／アドレスビットを持つ他の任意の適切な数のデータおよび／またはコントロール／アドレスチャネルを有してよいことにさらに留意されたい。
【００１４】
図２ｂは、図２ａのメモリデバイス２０２に含まれる、複数の積層されたメモリデバイスダイ２０６．０、２０６．１の詳細図を示す。図２ｂに示されるように、メモリデバイスダイ２０６．０は、例えば複数の奇数メモリバンク２１２．０のグループおよび複数の偶数メモリバンク２１４．０のグループなど、１つ、２つまたはより多くの、メモリバンクのグループを有してよい。メモリデバイスダイ２０６．０はさらに、６４ビットデータチャネルＤ０、Ｄ１にそれぞれ結合された２つの送受信機２１６．０、２１８．０を有する。さらに、メモリデバイスダイ２０６．０は、１１ビットコントロール／アドレスチャネルＣＡ０、ＣＡ１を奇数および偶数メモリバンク２１２．０、２１４．０の個別のグループに選択的に結合する２つのマルチプレクサ２２０．０、２２２．０と、奇数および偶数メモリバンク２１２．０、２１４．０の複数のグループを送受信機２１６．０、２１８．０にそれぞれ選択的に結合する２つのマルチプレクサ２２４．０、２２６．０とを有する。
【００１５】
メモリデバイスダイ２０６．０の例示された実施形態において、複数の奇数メモリバンク２１２．０のグループはマルチプレクサ２２０．０によって１１ビットコントロール／アドレスチャネルＣＡ０に選択的に結合され、複数の偶数メモリバンク２１４．０のグループはマルチプレクサ２２２．０によって１１ビットコントロール／アドレスチャネルＣＡ０に選択的に結合される。奇数および偶数メモリバンク２１２．０、２１４．０の複数のグループはまたそれぞれ送受信機２１６．０に対し、マルチプレクサ２２４．０によって選択的に結合され、そして送受信機２１６．０は今度は６４ビットデータチャネルＤ０に結合される。例示された実施形態において、マルチプレクサ２２６．０は効果的に非アクティベート化され、ゆえに、奇数および偶数メモリバンク２１２．０、２１４．０の複数のグループからのいかなるデータも、上述したように６４ビットデータチャネルＤ１に結合される送受信機２１８．０に渡さない。ゆえに、メモリデバイスダイ２０６．０は、その帯域幅の全てを、単一の６４ビットデータチャネルＤ０を介して提供するよう構成される。
【００１６】
図２ｂにさらに示されるように、メモリデバイスダイ２０６．１は、例えば複数の奇数メモリバンク２１２．１のグループおよび複数の偶数メモリバンク２１４．１のグループなど、１つ、２つまたはより多くの、メモリバンクのグループを有してよい。メモリデバイスダイ２０６．１はさらに、６４ビットデータチャネルＤ１、Ｄ０にそれぞれ結合された２つの送受信機２１６．１、２１８．１を有する。さらに、メモリデバイスダイ２０６．１は、１１ビットコントロール／アドレスチャネルＣＡ１、ＣＡ０を奇数および偶数メモリバンク２１２．１、２１４．１の個別のグループに選択的に結合する２つのマルチプレクサ２２０．１、２２２．１と、奇数および偶数メモリバンク２１２．１、２１４．１の複数のグループを送受信機２１６．１、２１８．１にそれぞれ選択的に結合する２つのマルチプレクサ２２４．１、２２６．１とを有する。
【００１７】
メモリデバイスダイ２０６．１の例示された実施形態において、複数の奇数メモリバンク２１２．１のグループはマルチプレクサ２２０．１によって１１ビットコントロール／アドレスチャネルＣＡ１に選択的に結合され、複数の偶数メモリバンク２１４．１のグループはマルチプレクサ２２２．１によって１１ビットコントロール／アドレスチャネルＣＡ１に選択的に結合される。奇数および偶数メモリバンク２１２．１、２１４．１の複数のグループはまたそれぞれ送受信機２１６．１に対し、マルチプレクサ２２４．１によって選択的に結合され、そして送受信機２６１．１は今度は６４ビットデータチャネルＤ１に結合される。例示された実施形態において、マルチプレクサ２２６．１は効果的に非アクティベート化され、ゆえに、奇数および偶数メモリバンク２１２．１、２１４．１の複数のグループからのいかなるデータも、上述したように６４ビットデータチャネルＤ０に結合される送受信機２１８．１に渡さない。ゆえに、メモリデバイスダイ２０６．１は、その帯域幅の全てを、単一の６４ビットデータチャネルＤ１を介して提供するよう構成される。
【００１８】
したがって、マルチプレクサ２２４．０および送受信機２１６．０を用い、メモリデバイスダイ２０６．０は、６４ビットデータチャネルＤ０を介してメモリコントローラ２０４により提供されるデータを受信し、また、単一の６４ビットデータチャネルＤ０にデータをドライブすることができる。同様に、マルチプレクサ２２４．１および送受信機２１６．１を用い、メモリデバイスダイ２０６．１は、６４ビットデータチャネルＤ１を介してメモリコントローラ２０４により提供されるデータを受信し、また、単一の６４ビットデータチャネルＤ１にデータをドライブすることができる。ゆえに、メモリデバイスダイ２０６．０、２０６．１は、ポイントツーポイント（Ｐ２Ｐ）構成において、個別の６４ビットデータチャネルＤ０、Ｄ１を介してデータを受信し、個別の６４ビットデータチャネルＤ０、Ｄ１にデータをドライブすることができる。
【００１９】
一実施形態において、メモリデバイスダイ２０６．０、２０６．１のＰ２Ｐ構成は、個別の６４ビットデータチャネルＤ０、Ｄ１を介して、およそ１３６ＧＢ／秒までのピーク帯域幅を提供することができ、これは、システムメモリ１００内におけるメモリデバイスダイ１０６．０、１０６．１のＰ２２Ｐ構成により提供されうるピーク帯域幅のおよそ２倍（すなわち２倍のデータレートおよび帯域幅）である。システムメモリ２００は、システムメモリ１００のランクツーランクターンアラウンドオーバーヘッドを除去することによる、高められたメモリチャネル利用により、そのような増大したデータレートおよび帯域幅を達成することができる。
【００２０】
６４ビットデータチャネルＤ０を介して提供されうるダブルデータレート（ＤＤＲ）をサポートするべく、送受信機２１６．０は、そのドライブキャパシティが送受信機２１８．０の少なくともおよそ２倍であるように構成されてよいことに留意されたい。同様に、６４ビットデータチャネルＤ１を介して提供されうるＤＤＲをサポートするべく、送受信機２１６．１は、そのドライブキャパシティが送受信機２１８．１の少なくともおよそ２倍であるように構成されてよい。「ドライブキャパシティ」という用語は、メモリデバイスダイの２０６．０、２０６．１のＰ２Ｐ構成に求められる帯域幅を提供するのに要求されるドライブ強度で、個別の６４ビットデータチャネルＤ０、Ｄ１にデータをドライブする送受信機２１６．０、２１８．０、２１６．１、２１８．１の能力を指し示すよう本明細書において用いられる。
【００２１】
図３は、単一の６４ビットデータチャネルＤ０を介してメモリデバイスダイ２０６．０の帯域幅の全てを提供する例示的なタイミングチャートを示す。単一の６４ビットデータチャネルＤ１を介してメモリデバイスダイ２０６．１の帯域幅の全てを提供することを説明するべく同様のタイミングチャートが作成され得ることに留意されたい。図３に示されるように、複数のアドレスコマンド（ＡＣＴ）は、奇数および偶数メモリバンク２１２．０、２１４．０内の複数のメモリ位置をアドレッシングするべく、システムクロック（ＣＬＯＣＫ）のサイクル２および４の間に、１１ビットコントロール／アドレスチャネルＣＡ０を介して提供されてよい。複数の制御コマンド（Ｒｄａ０、Ｒｄａ１）は、奇数および偶数メモリバンク２１２．０、２１４．０内の複数のメモリ位置からデータを読み出すべく、ＣＬＯＣＫのサイクル７および９の間に、１１ビットチャネルＣＡ０を介して提供されてよい。図３にさらに示されるように、奇数メモリバンク２１２．０は、ＣＬＯＣＫのサイクル８〜１１の間に、そのデータバイト０〜３を複数のアドレスされたメモリ位置から提供するとともに、ＣＬＯＣＫのサイクル１２〜１５の間に、そのデータバイト４〜７を複数のアドレスされたメモリ位置から提供してよい。同様に、偶数メモリバンク２１４．０は、ＣＬＯＣＫのサイクル１０〜１３の間に、そのデータバイト０〜３を複数のアドレスされたメモリ位置から提供するとともに、ＣＬＯＣＫのサイクル１４〜１７の間に、そのデータバイト４〜７を複数のアドレスされたメモリ位置から提供してよい。上述したように、奇数および偶数メモリバンク２１２．０、２１４．０の複数のグループはそれぞれ送受信機２１６．０に対し、マルチプレクサ２２４．０によって選択的に結合され、そして送受信機２１６．０は今度は６４ビットデータチャネルＤ０に結合される。
【００２２】
一実施形態において、マルチプレクサ２２４．０を制御するようにメモリコントローラ２０４は動作し、その結果、ＣＬＯＣＫのサイクル９〜１２の間に６４ビットデータチャネルＤ０を介して提供されるデータによって示されるように、奇数メモリバンク２１２．０からのデータ（Ｄ０）バイト０〜３と、偶数メモリバンク２１４．０からのデータ（Ｄ０）バイト０〜３とが交互の方式で送受信機２１６．０に提供される。メモリコントローラ２０４はマルチプレクサ２２４．０を制御するようさらに動作し、その結果、ＣＬＯＣＫのサイクル１３〜１６の間に６４ビットデータチャネルＤ０を介して提供されるデータによって示されるように、奇数メモリバンク２１２．０からのデータ（Ｄ０）バイト４〜７と、偶数メモリバンク２１４．０からのデータ（Ｄ０）バイト４〜７とが交互の方式で送受信機２１６．０に提供される。図３のタイミングチャートにおいて、奇数メモリバンク２１２．０からのデータバイト０〜７、偶数メモリバンク２１４．０からのデータバイト０〜７の間のタイミングの関係も、個別の奇数および偶数メモリバンク２１２．０、２１４．０からの交互のデータバイト０〜３、４〜７の間のタイミングの関係も、図示の容易化のために圧縮されていることに留意されたい。明瞭性を目的として、メモリコントローラ２０４によるマルチプレクサ２２４．０（およびマルチプレクサ２２４．１）の制御の明示的な図示が図２ｂから省略されていることにさらに留意されたい。
【００２３】
図４は、図２ａのメモリデバイス２０２およびメモリコントローラ２０４を備える例示的なコンピュータシステム４００を示す。図４に示されるように、コンピュータシステム４００は、メモリコントローラ２０４を組み込んだ少なくとも１つのプロセッサ４０２をさらに備える。一実施形態において、プロセッサ４０２およびメモリコントローラ２０４は、別個のデバイスとして実装されうる。プロセッサ／メモリコントローラ４０２、２０４のブロックはシステムメモリ２０２と、ディスプレイ４０４などの少なくとも１つの周辺機器デバイスとに結合される。コンピュータシステム４００は、プロセッサ／メモリコントローラ４０２、２０４のブロックおよびディスプレイ４０４にも、プロセッサ／メモリコントローラ４０２、２０４のブロックを介してメモリデバイス２０２にも適切な電圧を供給するよう動作する電源４０６をさらに備える。例えば、コンピュータシステム４００は、コンピュータ、ラップトップコンピュータ、タブレットコンピュータ、モバイルデバイス、スマートフォン、携帯電話、カメラ、または、データを格納するメモリを使用する任意の他の適切なコンピュータ若しくはコンピュータ制御されたデバイスなど、任意の適切なタイプのリソースであってよい。
【００２４】
プロセッサ４０２は、メモリデバイス２０２および／または他の適したストレージデバイスの動作を制御するための１または複数の処理を含む、コンピュータシステム４００内の様々な処理を実行するべく、例えばメモリデバイス２０２または任意の他の適切な記憶媒体など、少なくとも１つの非一時記憶媒体に記憶された複数の命令を実行するよう動作する。メモリデバイス２０２は、ＳＲＡＭ、ＤＲＡＭまたは任意の他の適切な揮発性または不揮発性メモリとして実装されうる揮発性または不揮発性メモリなど、１つまたは複数のメモリコンポーネントを含んでよい。メモリ２０２はまた、プロセッサ４０２により実行可能なオペレーティングシステムと、オペレーティングシステムにより実行されうる１または複数ののアプリケーションを格納するよう構成されてよい。複数のアプリケーションのうちの１つにより生成される要求に応じて、プロセッサ４０２はメモリコントローラ２０４と共にオペレーティングシステムを実行して、メモリデバイス２０２および／または他の適したストレージデバイスでのデータの書き込み／読み出し処理を実行することができる。
【００２５】
開示された装置および方法についての上記の例示的な実施形態を説明したが、他の複数の代替の実施形態またはバリエーションが作成されうる。例えば、図５ａ、５ｂおよび５ｃは、図２ｂの複数のメモリデバイスダイ２０６．０、２０６．１の例示的な代替の実施形態５００ａ、５００ｂ、５００ｃをそれぞれ示す。図５ａに示されるように、代替の実施形態５００ａは、複数の奇数メモリバンク５１２ａのグループおよび複数の偶数メモリバンク５１４ａのグループなど、１つ、２つまたはより多くの、メモリバンクのグループを有する単一のメモリデバイスダイ５０６ａを備える。メモリデバイスダイ５０６ａは、６４ビットデータチャネルＤ１、Ｄ０にそれぞれ結合された２つの送受信機５１６ａ、５１８ａをさらに有する。さらに、メモリデバイスダイ５０６ａは、１１ビットコントロール／アドレスチャネルＣＡ０、ＣＡ１を奇数および偶数メモリバンク５１２ａ、５１４ａの個別のグループに選択的に結合する２つのマルチプレクサ５２０ａ、５２２ａと、奇数および偶数メモリバンク５１２ａ、５１４ａの複数のグループを送受信機５１６ａ、５１８ａにそれぞれ選択的に結合する２つのマルチプレクサ５２４ａ、５２６ａとを有する。
【００２６】
メモリデバイスダイ５０６ａの例示された実施形態において、複数の奇数メモリバンク５１２ａのグループはマルチプレクサ５２０ａによって１１ビットコントロール／アドレスチャネルＣＡ０に選択的に結合され、複数の偶数メモリバンク５１４ａのグループはマルチプレクサ５２２ａによって１１ビットコントロール／アドレスチャネルＣＡ０に選択的に結合される。奇数および偶数メモリバンク５１２ａ、５１４ａの複数のグループはまたそれぞれ送受信機５１８ａに対し、マルチプレクサ５２６ａにより選択的に結合され、そして送受信機５１８ｂは今度は６４ビットデータチャネルＤ０に結合される。図５ａに例示された実施形態において、マルチプレクサ５２４ａは効果的に非アクティベート化され、ゆえに、奇数および偶数メモリバンク５１２ａ、５１４ａの複数のグループからのいかなるデータも、上述したように６４ビットデータチャネルＤ１に結合される送受信機５１６ａに渡さない。ゆえに、図５ａのメモリデバイスダイ５０６ａは、その帯域幅の全てを、単一の６４ビットデータチャネルＤ０を介して提供するよう構成される。
【００２７】
図５ｂに示されるように、代替の実施形態５００ｂは、複数の奇数メモリバンク５１２ｂのグループおよび複数の偶数メモリバンク５１４ｂのグループなど、１つ、２つまたはより多くの、メモリバンクのグループを有する単一のメモリデバイスダイ５０６ｂを備える。メモリデバイスダイ５０６ｂは、６４ビットデータチャネルＤ１、Ｄ０にそれぞれ結合された２つの送受信機５１６ｂ、５１８ｂをさらに有する。さらに、メモリデバイスダイ５０６ｂは、１１ビットコントロール／アドレスチャネルＣＡ０、ＣＡ１を奇数および偶数メモリバンク５１２ｂ、５１４ｂの個別のグループに選択的に結合する２つのマルチプレクサ５２０ｂ、５２２ｂと、奇数および偶数メモリバンク５１２ｂ、５１４ｂの複数のグループを送受信機５１６ｂ、５１８ｂにそれぞれ選択的に結合する２つのマルチプレクサ５２４ｂ、５２６ｂとを有する。
【００２８】
メモリデバイスダイ５０６ｂの例示された実施形態において、複数の奇数メモリバンク５１２ｂのグループはマルチプレクサ５２０ｂにより１１ビットコントロール／アドレスチャネルＣＡ１に選択的に結合され、複数の偶数メモリバンク５１４ｂのグループはマルチプレクサ５２２ｂにより１１ビットコントロール／アドレスチャネルＣＡ０に選択的に結合される。複数の奇数メモリバンク５１２ｂのグループはまた送受信機５１６ｂに対し、マルチプレクサ５２４ｂにより選択的に結合され、そして送受信機５１６ｂは今度は６４ビットデータチャネルＤ１に結合される。複数の偶数メモリバンク５１４ｂのグループはまた送受信機５１８ｂに対し、マルチプレクサ５２６ｂにより選択的に結合され、そして送受信機５１８ｂは今度は６４ビットデータチャネルＤ０に結合される。ゆえに、図５ｂのメモリデバイスダイ５０６ｂは、複数の奇数メモリバンク５１２ｂのグループからの、その帯域幅の半分を６４ビットデータチャネルＤ１を介して提供し、複数の偶数メモリバンク５１４ｂのグループからの、その帯域幅の半分を６４ビットデータチャネルＤ０を介して提供するよう構成される。
【００２９】
図５ｃに示されるように、代替の実施形態５００ｃは、積層されたメモリデバイスダイ５０６ｃ．０、５０６ｃ．１および５０６ｃ．２、５０６ｃ．３の２つのペアを有する２ランクメモリスタック（ランク０、ランク１）であり、積層されたメモリデバイスダイ５０６ｃ．０、５０６ｃ．１および５０６ｃ．２、５０６ｃ．３の各ペアは図２ｂの積層されたメモリデバイスダイ２０６．０、２０６．１のように構成される。図５ｃに示されるように、メモリデバイスダイ５０６ｃ．０内の奇数および偶数メモリバンク５１２ｃ．０、５１４ｃ．０の複数のグループは個別のマルチプレクサ５２０ｃ．０、５２２ｃ．０により１１ビットコントロール／アドレスチャネルＣＡ０に選択的に結合され、メモリデバイスダイ５０６ｃ．１内の奇数および偶数メモリバンク５１２ｃ．１、５１４ｃ．１の複数のグループは個別のマルチプレクサ５２０ｃ．１、５２２ｃ．１により１１ビットコントロール／アドレスチャネルＣＡ１に選択的に結合される。同様に、メモリデバイスダイ５０６ｃ．２内の奇数および偶数メモリバンク５１２ｃ．２、５１４ｃ．２の複数のグループは個別のマルチプレクサ５２０ｃ．２、５２２ｃ．２により１１ビットコントロール／アドレスチャネルＣＡ０に選択的に結合され、メモリデバイスダイ５０６ｃ．３内の奇数および偶数メモリバンク５１２ｃ．３、５１４ｃ．３の複数のグループは個別のマルチプレクサ５２０ｃ．３、５２２ｃ．３により１１ビットコントロール／アドレスチャネルＣＡ１に選択的に結合される。メモリデバイスダイ５０６ｃ．０内の奇数および偶数メモリバンク５１２ｃ．０、５１４ｃ．０の複数のグループはまたマルチプレクサ５２４ｃ．０および送受信機５１６ｃ．０により６４ビットデータチャネルＤ０に選択的に結合され、メモリデバイスダイ５０６ｃ．１内の奇数および偶数メモリバンク５１２ｃ．１、５１４ｃ．１の複数のグループはまたマルチプレクサ５２４ｃ．１および送受信機５１６ｃ．１により６４ビットデータチャネルＤ１に選択的に結合される。同様に、メモリデバイスダイ５０６ｃ．２内の奇数および偶数メモリバンク５１２ｃ．２、５１４ｃ．２の複数のグループはまたマルチプレクサ５２４ｃ．２および送受信機５１６ｃ．２により６４ビットデータチャネルＤ０に選択的に結合され、メモリデバイスダイ５０６ｃ．３内の奇数および偶数メモリバンク５１２ｃ．３、５１４ｃ．３の複数のグループはまたマルチプレクサ５２４ｃ．３および送受信機５１６ｃ．３により６４ビットデータチャネルＤ１に選択的に結合される。ゆえに、図５ｃのメモリデバイスダイ５０６ｃは、個別のメモリデバイスダイ５０６ｃ．０、５０６ｃ．２内の奇数および偶数メモリバンク５１２ｃ．０、５１４ｃ．０および５１２ｃ．２、５１４ｃ．２の複数のグループからの、その帯域幅の半分を６４ビットデータチャネルＤ０を介して提供し、個別のメモリデバイスダイ５０６ｃ．１、５０６ｃ．３内の奇数および偶数メモリバンク５１２ｃ．１、５１４ｃ．１および５１２ｃ．３、５１４ｃ．３の複数のグループからの、その帯域幅の半分を６４ビットデータチャネルＤ１を介して提供するよう構成される。
【００３０】
積層された第１および第２のメモリデバイスダイ２０６．０、２０６．１を有するシステムメモリ２００の動作方法が、図２ａ、２ｂおよび６を参照して以下で説明される。ブロック６０２（図６参照）に示されるように、マルチプレクサ２２４．０（図２ｂ参照）などの第１マルチプレクサが、メモリデバイスダイ２０６．０（図２ａおよび２ｂ参照）などの第１メモリデバイスダイに設けられ、マルチプレクサ２２４．１（図２ｂ参照）などの第２マルチプレクサが、第２メモリデバイスダイ２０６．１（図２ａおよび２ｂ参照）などの第２メモリデバイスダイに設けられる。ブロック６０４に示されるように、第１メモリデバイスダイ２０６．０の奇数および偶数メモリバンク２１２．０、２１４．０からのデータが第１マルチプレクサ２２４．０により６４ビットデータチャネルＤ０に選択的に提供され、これにより、第１メモリデバイスダイ２０６．０の帯域幅の全てが単一の６４ビットデータチャネルＤ０を介して提供される。ブロック６０６に示されるように、第２メモリデバイスダイ２０６．１の奇数および偶数メモリバンク２１２．１、２１４．１からのデータが第２マルチプレクサ２２４．１により６４ビットデータチャネルＤ１に選択的に提供され、これにより、第２メモリデバイスダイ２０６．１の帯域幅の全てが単一の６４ビットデータチャネルＤ１を介して提供される。
【００３１】
本明細書で説明され開示された装置および方法の複数の例示的な実施形態に従って積層メモリデバイスの第１の実施形態が提供され、これは少なくとも第１メモリデバイスダイおよび第２メモリデバイスダイを備え、第１メモリデバイスダイは第２メモリデバイスダイ上に積層される。第１および第２メモリデバイスダイのそれぞれは少なくとも第１メモリバンクおよび第２メモリバンクと、少なくとも第１データチャネルおよび第２データチャネルとを有する。第１および第２データチャネルのそれぞれは、第１メモリデバイスダイに含まれる第１メモリバンクおよび第２メモリバンクに選択的に結合可能であり、第２メモリデバイスダイに含まれる第１メモリバンクおよび第２メモリバンクに選択的に結合可能である。第１メモリデバイスダイに含まれる第１および第２メモリバンクはそれぞれ第１および第２データチャネルのうちの１つ目のものに対してデータを提供するよう動作し、第２メモリデバイスダイに含まれる第１および第２メモリバンクはそれぞれ第１および第２データチャネルのうちの２つ目のものに対してデータを提供するよう動作する。
【００３２】
一態様において、第１および第２メモリデバイスダイのそれぞれは、第１マルチプレクサをさらに有する。第１メモリデバイスダイに含まれる第１マルチプレクサは第１メモリデバイスダイの第１および第２メモリバンクからのデータを第１および第２データチャネルのうちの１つ目のものに対して選択的に提供するよう動作し、第２メモリデバイスダイに含まれる第１マルチプレクサは第２メモリデバイスダイの第１および第２メモリバンクからのデータを第１および第２データチャネルのうちの２つ目のものに選択的に提供するよう動作する。第１メモリデバイスダイに含まれる第１マルチプレクサは第１メモリデバイスダイの第１および第２メモリバンクからのデータを第１および第２データチャネルのうちの１つ目のものに対し、交互の方式で選択的に提供するようさらに動作する。同様に、第２メモリデバイスダイに含まれる第１マルチプレクサは、第２メモリデバイスダイの第１および第２メモリバンクからのデータを、第１および第２データチャネルのうちの２つ目のものに対し、交互の方式で選択的に提供するようさらに動作する。
【００３３】
さらなる態様において、第１および第２メモリデバイスダイのそれぞれは、第１送受信機をさらに有する。  第１メモリデバイスダイに含まれる第１送受信機は、第１メモリデバイスダイの第１マルチプレクサと、第１および第２データチャネルのうちの１つ目のものとの間に結合され、第２メモリデバイスダイに含まれる第１送受信機は、第２メモリデバイスダイの第１マルチプレクサと、第１および第２データチャネルのうちの２つ目のものとの間に結合される。
【００３４】
他の態様において、第１および第２メモリデバイスダイのそれぞれは、第２マルチプレクサをさらに有する。  第１メモリデバイスダイに含まれる第２マルチプレクサは、第１メモリデバイスダイの第１および第２メモリバンクからのデータを第１および第２データチャネルのうちの２つ目のものに選択的に提供するよう動作し、第２メモリデバイスダイに含まれる第２マルチプレクサは、第２メモリデバイスダイの第１および第２メモリバンクからのデータを第１および第２データチャネルのうちの１つ目のものに選択的に提供するよう動作する。第１および第２メモリデバイスダイのそれぞれは、第２送受信機をさらに有する。第１メモリデバイスダイに含まれる第２送受信機は、第１メモリデバイスダイの第２マルチプレクサと、第１および第２データチャネルのうちの２つ目のものとの間に結合され、第２メモリデバイスダイに含まれる第２送受信機は、第２メモリデバイスダイの第２マルチプレクサと、第１および第２データチャネルのうちの１つ目のものとの間に結合される。第１および第２メモリデバイスダイのそれぞれに関し、第１および第２送受信機それぞれは、関連付けられたドライブキャパシティを有し、第１送受信機に関連付けられたドライブキャパシティは、第２送受信機に関連付けられたドライブキャパシティの少なくともおよそ２倍である。
【００３５】
さらに他の態様において、積層メモリデバイスは、少なくとも第１コントロールおよびアドレスチャネルと、第２コントロールおよびアドレスチャネルをさらに備える。第１および第２のコントロールおよびアドレスチャネルのそれぞれは、第１メモリデバイスダイに含まれる第１メモリバンクおよび第２メモリバンクに選択的に結合可能であり、第２メモリデバイスダイに含まれる第１メモリバンクおよび第２メモリバンクに選択的に結合可能である。第１および第２メモリデバイスダイのそれぞれは、第３マルチプレクサをさらに有する。第１メモリデバイスダイに含まれる第３マルチプレクサは、第１および第２のコントロールおよびアドレスチャネルのうちの１つ目のものからのコントロールおよびアドレスコマンドを第１メモリデバイスダイの第１メモリバンクに選択的に提供するよう動作し、第２メモリデバイスダイに含まれる第３マルチプレクサは、第１および第２のコントロールおよびアドレスチャネルのうちの２つ目のものからのコントロールおよびアドレスコマンドを第２メモリデバイスダイの第１メモリバンクに選択的に提供するよう動作する。第１および第２メモリデバイスダイのそれぞれは、第４マルチプレクサをさらに有する。第１メモリデバイスダイに含まれる第４マルチプレクサは、第１および第２のコントロールおよびアドレスチャネルのうちの１つ目のものからのコントロールおよびアドレスコマンドを第１メモリデバイスダイの第２メモリバンクに選択的に提供するよう動作し、第２メモリデバイスダイに含まれる第４マルチプレクサは、第１および第２のコントロールおよびアドレスチャネルのうちの２つ目のものからのコントロールおよびアドレスコマンドを第２メモリデバイスダイの第２メモリバンクに選択的に提供するよう動作する。
【００３６】
さらに他の態様において、システムバスと、システムバスに通信可能に結合されたディスプレイと、システムバスに通信可能に結合されたメモリコントローラと、本第１の実施形態に従って構成された積層メモリデバイスとを備えるコンピュータシステムが提供され、メモリコントローラは積層メモリデバイスを制御するよう動作する。本第１の実施形態において、第１および第２メモリデバイスダイはそれぞれダイナミックランダムアクセスメモリ（ＤＲＡＭ）およびスタティックランダムアクセスメモリ（ＳＲＡＭ）のうちの１つとして構成されうる。
【００３７】
第２の実施形態において、積層可能なメモリデバイスダイが提供され、これは少なくとも第１メモリバンクおよび第２メモリバンクと、少なくとも第１データチャネルおよび第２データチャネルとを備える。第１および第２データチャネルのそれぞれは、第１メモリバンクおよび第２メモリバンクに選択的に結合可能であり、第１および第２メモリバンクはそれぞれ第１および第２データチャネルのうちの同じものにデータを提供するよう動作する。
【００３８】
一態様において、メモリデバイスダイは、第１および第２メモリバンクからのデータを第１および第２データチャネルのうちの同じものに選択的に提供するよう動作する第１マルチプレクサをさらに備える。第１マルチプレクサは、第１および第２メモリバンクからのデータを第１および第２データチャネルのうちの同じものに対し、交互の方式で選択的に提供するようさらに動作する。他の態様において、メモリデバイスダイは、第１マルチプレクサと、第１および第２データチャネルのうちの同じものとの間に結合された第１送受信機をさらに備える。
【００３９】
さらに他の態様において、メモリデバイスダイは、  第１および第２メモリバンクからのデータを第１および第２データチャネルのうちの残りのものに対して選択的に提供するよう動作する第２マルチプレクサ、ならびに、第２マルチプレクサと、第１および第２データチャネルのうちの残りのものとの間に結合された第２送受信機をさらに備える。第１および第２送受信機それぞれは、関連付けられたドライブキャパシティを有し、第１送受信機に関連付けられたドライブキャパシティは、第２送受信機に関連付けられたドライブキャパシティの少なくともおよそ２倍であってよい。
【００４０】
さらなる態様において、メモリデバイスダイは、少なくとも第１コントロールおよびアドレスチャネルと、第２コントロールおよびアドレスチャネルをさらに備える。第１および第２のコントロールおよびアドレスチャネルのそれぞれは第１メモリバンクおよび第２メモリバンクに選択的に結合可能である。メモリデバイスダイは、第１および第２のコントロールおよびアドレスチャネルのうちの１つからのコントロールおよびアドレスコマンドを第１メモリバンクに選択的に提供するよう動作する第３マルチプレクサと、第１および第２のコントロールおよびアドレスチャネルのうちの１つからのコントロールおよびアドレスコマンドを第２メモリバンクに選択的に提供するよう動作する第４マルチプレクサとをさらに備える。
【００４１】
本第２の実施形態において、メモリデバイスダイはダイナミックランダムアクセスメモリ（ＤＲＡＭ）およびスタティックランダムアクセスメモリ（ＳＲＡＭ）のうちの１つとして構成されうる。
【００４２】
第３の実施形態において、第２メモリデバイスダイ上に積層された少なくとも第１メモリデバイスダイと、少なくとも第１データチャネルおよび第２データチャネルとを備え、第１および第２メモリデバイスダイそれぞれが少なくとも第１メモリバンクおよび第２メモリバンクを有する積層メモリデバイスにおいて個別の第１および第２データチャネルに対してデータを提供する方法が提供される。この方法は、第１および第２メモリデバイスダイのそれぞれに第１マルチプレクサを設ける段階と、第１メモリデバイスダイにおける第１マルチプレクサにより、第１メモリデバイスダイの第１および第２メモリバンクからのデータを、第１および第２データチャネルのうちの１つ目のものに選択的に提供する段階と、第２メモリデバイスダイにおける第１マルチプレクサにより、第２メモリデバイスダイの第１および第２メモリバンクからのデータを、第１および第２データチャネルのうちの２つ目のものに選択的に提供する段階とを含む。
【００４３】
一態様において、第１メモリデバイスダイの第１および第２メモリバンクからのデータを第１および第２データチャネルのうちの１つ目のものに選択的に提供する段階は、第１メモリデバイスダイの第１および第２メモリバンクからのデータを、第１および第２データチャネルのうちの１つ目のものに対し、交互の方式で選択的に提供する段階を含む。また、第２メモリデバイスダイの第１および第２メモリバンクからのデータを、第１および第２データチャネルのうちの２つ目のものに選択的に提供する段階は、第２メモリデバイスダイの第１および第２メモリバンクからのデータを、第１および第２データチャネルのうちの２つ目のものに対し、交互の方式で選択的に提供する段階を含む。
【００４４】
さらなる態様において、方法はさらに、第１および第２メモリデバイスダイのそれぞれに第２マルチプレクサを設ける段階と、第１メモリデバイスダイにおける第２マルチプレクサにより第１メモリデバイスダイの第１および第２メモリバンクからのデータを第１および第２データチャネルのうちの２つ目のものに選択的に提供する段階と、第２メモリデバイスダイにおける第２マルチプレクサにより第２メモリデバイスダイの第１および第２メモリバンクからのデータを第１および第２データチャネルのうちの１つ目のものに選択的に提供する段階とを含む。
【００４５】
他の態様において、積層メモリデバイスはさらに、少なくとも第１コントロールおよびアドレスチャネルと、第２コントロールおよびアドレスチャネルを備える。方法はさらに、第１および第２メモリデバイスダイのそれぞれに第３マルチプレクサを設ける段階と、第１メモリデバイスダイにおける第３マルチプレクサにより第１および第２のコントロールおよびアドレスチャネルのうちの１つ目のものからのコントロールおよびアドレスコマンドを第１メモリデバイスダイの第１メモリバンクに選択的に提供する段階と、第２メモリデバイスダイにおける第３マルチプレクサにより第１および第２のコントロールおよびアドレスチャネルのうちの２つ目のものからのコントロールおよびアドレスコマンドを第２メモリデバイスダイの第１メモリバンクに選択的に提供する段階とを含む。
【００４６】
さらに他の態様において、方法はさらに、第１および第２メモリデバイスダイのそれぞれに第４マルチプレクサを設ける段階と、第１メモリデバイスダイにおける第４マルチプレクサにより第１および第２のコントロールおよびアドレスチャネルのうちの１つ目のものからのコントロールおよびアドレスコマンドを第１メモリデバイスダイの第２メモリバンクに選択的に提供する段階と、第２メモリデバイスダイにおける第４マルチプレクサにより第１および第２のコントロールおよびアドレスチャネルのうちの２つ目のものからのコントロールおよびアドレスコマンドを第２メモリデバイスダイの第２メモリバンクに選択的に提供する段階とを含む。
【００４７】
第４の実施形態において、積層可能なメモリデバイスダイが提供され、これは、少なくとも第１メモリバンクおよび第２メモリバンクと、少なくとも第１データチャネルおよび第２データチャネルと、第１および第２メモリバンクの一方または両方からのデータを、第１および第２データチャネルのうちの同じものに対し選択的に提供する第１の手段と、を備える。データを選択的に提供する第１の手段は、第１および第２メモリバンクからのデータを、第１および第２データチャネルのうちの同じものに対して、交互の方式で選択的に提供するよう動作する。
【００４８】
一態様において、メモリデバイスダイはさらに、データを選択的に提供する第１の手段と、第１および第２データチャネルのうちの同じものとの間に結合された第１データ送信手段、第１および第２メモリバンクの一方または両方からのデータを第１および第２データチャネルのうちの残りのものに選択的に提供する第２の手段、ならびに、データを選択的に提供する第２の手段と、第１および第２データチャネルのうちの残りのものとの間に結合された第２データ送信手段を備える。第１および第２データ送信手段それぞれは、関連付けられたドライブキャパシティを有し、第１データ送信手段に関連付けられたドライブキャパシティは、第２データ送信手段に関連付けられたドライブキャパシティの少なくともおよそ２倍であってよい。
【００４９】
さらなる態様において、メモリデバイスダイはさらに、少なくとも第１コントロールおよびアドレスチャネルと、第２コントロールおよびアドレスチャネル、第１および第２のコントロールおよびアドレスチャネルのうちの１つからのコントロールおよびアドレスコマンドを第１メモリバンクに選択的に提供する第１の手段、ならびに、第１および第２のコントロールおよびアドレスチャネルのうちの１つからのコントロールおよびアドレスコマンドを第２メモリバンクに選択的に提供する第２の手段を備える。
【００５０】
本第４の実施形態において、メモリデバイスダイはダイナミックランダムアクセスメモリ（ＤＲＡＭ）およびスタティックランダムアクセスメモリ（ＳＲＡＭ）のうちの１つとして構成されうる。
【００５１】
第５の実施形態において、コンピュータ可読記憶媒体が提供され、これは、積層メモリデバイスの第１データチャネルおよび第２データチャネルにデータを提供するための実行可能命令を含み、積層メモリデバイスは第２メモリデバイスダイに積層された少なくとも第１メモリデバイスダイを備える。第１および第２メモリデバイスダイそれぞれは、少なくとも第１メモリバンクおよび第２メモリバンクと、少なくとも第１マルチプレクサおよび第２マルチプレクサとを有する。コンピュータ可読記憶媒体は、第１メモリデバイスダイにおける第１マルチプレクサにより第１メモリデバイスダイの第１および第２メモリバンクからのデータを第１および第２データチャネルのうちの１つ目のものに選択的に提供し、第２メモリデバイスダイにおける第１マルチプレクサにより第２メモリデバイスダイの第１および第２メモリバンクからのデータを第１および第２データチャネルのうちの２つ目のものに選択的に提供するための実行可能命令を含む。
【００５２】
一態様において、コンピュータ可読記憶媒体はさらに、第１メモリデバイスダイの第１および第２メモリバンクからのデータを第１および第２データチャネルのうちの１つ目のものに交互の方式で選択的に提供し、第２メモリデバイスダイの第１および第２メモリバンクからのデータを第１および第２データチャネルのうちの２つ目のものに交互の方式で選択的に提供するための実行可能命令を含む。
【００５３】
他の態様において、コンピュータ可読記憶媒体はさらに、第１メモリデバイスダイにおける第２マルチプレクサにより第１メモリデバイスダイの第１および第２メモリバンクからのデータを第１および第２データチャネルのうちの２つ目のものに選択的に提供し、第２メモリデバイスダイにおける第２マルチプレクサにより第２メモリデバイスダイの第１および第２メモリバンクからのデータを第１および第２データチャネルのうちの１つ目のものに選択的に提供するための実行可能命令を含む。
【００５４】
例示的な実施形態の前述の記載は、説明の目的で提供されており、包括的であること、あるいは、開示された精密な形態に本願を限定することを意図してはいない。変更及び変形は、本明細書の教示内容を鑑みて適用可能であり、また、請求項に記載の発明を実行することにより得ることができる。例えば、図６を参照して本明細書で一連の処理が説明されたが、他の実装において処理の順序は修正されてよい。さらに、非依存の処理は並列的に実行されてよい。
【００５５】
本明細書で説明された１または複数の実施形態が少なくとも部分的に、ソフトウェアおよび／またはハードウェアの多くの異なる形態で実装されてよいことは明確であろう。本明細書で説明された実施形態を実行するべく用いられるソフトウェアコードおよび／または専用ハードウェアは、請求項に記載の発明を制限してはいない。従って、いくつかの実施形態の処理および挙動は、特定のソフトウェアコードおよび／または専用ハードウェアを参照することなく本明細書において説明され、当業者の一人が本明細書の説明に基づいて複数の実施形態を実装するべくソフトウェアおよび／またはハードウェアをデザインし得ることが理解される。さらに、請求項に記載の発明の特定の特徴は、プロセッサまたはプロセッシングロジックにより実行され得るコンピュータ実行可能命令を用いて実現されてよい。
【００５６】
図４がコンピュータシステム４００の例示的な実施形態を図示しており、コンピュータシステム４００の他の実施形態は、図４に図示された装置コンポーネントに対してより多くまたはより少ない装置コンポーネントを有してよいことに留意されたい。さらに、装置コンポーネントは図４に図示されたのとは異なるように配置されてよい。さらに、コンピュータシステム４００の他の実施形態に含まれる様々な装置コンポーネントにより実行されるファンクションは、本明細書で説明されたものとは異なるように個別のコンポーネントの間で分散されてよい。
【００５７】
本明細書で採用された如何なる構成要素、処理または命令も、そのように明示的に説明されない限り、本願に重要または不可欠なものとして解釈されるべきではない。また、本明細書で採用されるように、数を記載していない要素は、１または複数の要素を含むと意図している。１つのみの要素が意図される場合には、「１つの」という用語または同様の記載が採用される。さらに、「基づく」という語句は、明示的に異なって記載されない限り、「少なくとも部分的に基づく」を意図している。
【００５８】
本明細書で開示された特定の実施形態に本願が制限されないことが意図されているが、本願は任意のそして全ての特定の実施形態と、複数の請求項の範囲内に含まれる同等物とを含む。
【図１ａ】
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【図１ｂ】
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【図２ａ】
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【図２ｂ】
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【図３】
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【図４】
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【図５ａ】
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【図５ｂ】
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【図５ｃ】
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【図６】
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