(57)【特許請求の範囲】
【請求項１】
厚さが１５０μｍ以下の炭化珪素半導体基板と、
前記炭化珪素半導体基板の第１の主面上に配設された半導体層と、
前記半導体層上に設けられた第１の電極と、
前記炭化珪素半導体基板の前記第１の主面とは反対側の第２の主面上に設けられた第２の電極と、を備え、前記炭化珪素半導体基板に対して垂直な方向に主電流が流れる炭化珪素半導体装置であって、
前記第２の電極は、
前記炭化珪素半導体基板側から順に、炭素層、金属シリサイド層および金属膜が積層された積層構造を有し、
前記金属シリサイド層に包まれて、炭素が凝集した直径１００〜２００ｎｍの複数の炭素凝集体が散在することを特徴とする炭化珪素半導体装置。
【請求項２】
前記金属シリサイド層は、ニッケルシリサイド層である、請求項１記載の炭化珪素半導体装置。
【請求項３】
（ａ）炭化珪素半導体基板を準備する工程と、
（ｂ）前記炭化珪素半導体基板の第１の主面上に半導体層を形成する工程と、
（ｃ）前記半導体層上に第１の電極を形成する工程と、
（ｄ）前記工程（ｃ）の後、前記炭化珪素半導体基板の前記第１の主面とは反対側の第２の主面を研削して、前記炭化珪素半導体基板の厚さを減ずる工程と、
（ｅ）前記工程（ｄ）の後、前記第２の主面上に第２の電極を形成する工程と、を備えた炭化珪素半導体装置の製造方法であって、
前記工程（ｅ）は、
（ｅ−１）前記第２の主面上に金属膜を形成する工程と、
（ｅ−２）前記金属膜上に前記炭化珪素半導体基板の全面よりも小さい面積のレーザ光をパルス的に照射しながら、前記炭化珪素半導体基板上を走査して、前記金属膜を金属シリサイド層に改質する工程と、
（ｅ−３）前記金属シリサイド層の最表面の炭素層を除去する工程と、
を有し、
前記工程（ｅ−２）は、
前記金属シリサイド層中に、前記金属シリサイド層に包まれて、炭素が凝集した炭素凝集体が形成されるまでの時間、一定のパワー密度で前記レーザ光を照射する工程を含む、炭化珪素半導体装置の製造方法。
【請求項４】
前記工程（ｅ−２）は、
前記レーザ光を１１２．５ｎｓｅｃ以上照射する工程を含む、請求項３記載の炭化珪素半導体装置の製造方法。
【請求項５】
前記工程（ｅ−２）は、
前記レーザ光に対して垂直となるように前記炭化珪素半導体基板を配置して前記レーザ光を照射する工程を含む、請求項３または請求項４記載の炭化珪素半導体装置の製造方法。
【請求項６】
前記工程（ｅ−２）は、
前記レーザ光に対して垂直よりも小さい角度となるように前記炭化珪素半導体基板を傾けて前記レーザ光を照射する工程を含む、請求項３または請求項４記載の炭化珪素半導体装置の製造方法。
【請求項７】
前記工程（ｅ−１）は、
前記金属膜としてニッケル膜を形成する工程を含み、
前記金属シリサイド層は、ニッケルシリサイド層である、請求項３または請求項４記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体基板として炭化珪素半導体を用いた炭化珪素半導体装置に関する。
【背景技術】
【０００２】
パワーエレクトロニクス機器では、電気モータなどの負荷を駆動するための電力供給の実行と停止を切り替える手段として、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）およびＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などのスイッチングデバイスや、ショットキーバリアダイオード(ＳＢＤ：Schottky Barrier Diode )、ｐｎダイオードなどの整流素子（rectifier）が使用されている。また、バイポーラ接合トランジスタ（ ＢＪＴ：Bipolar Junction Transistor ） 、サイリスタ、ＧＴＯ（gate turn off thyristor）なども使用される。【０００３】
炭化珪素(ＳｉＣ)半導体は、シリコン(Ｓｉ)半導体より広いワイドバンドギャップを有し、ＳｉＣ半導体を用いたＳｉＣ半導体装置は、Ｓｉ半導体を用いたＳｉ半導体装置と比較して、耐圧性に優れ、許容電流密度も高く、また耐熱性も高いため高温動作も可能である。従って、ＳｉＣ半導体装置は、次世代の電力用半導体装置として開発が進められている。【０００４】
現在、ＳｉＣ半導体装置の分野では、さらなる低損失化の実現を目指して低抵抗ＳｉＣ半導体装置の開発が精力的に行われている。【０００５】
ＳｉＣ半導体装置において、動作時にキャリアがＳｉＣ基板を通過して縦方向に移動するデバイスでは、ＳｉＣ半導体基板の裏面にも電極を設ける必要があり、基板裏面側のＳｉＣ（ドレイン）と裏面側電極との間のコンタクト抵抗を低抵抗にすることが求められている。【０００６】
低抵抗でのコンタクトを実現するために、ＳｉＣのドレインと金属で形成される裏面側電極との間に金属とシリコン（Ｓｉ）との化合物である金属シリサイドを形成する構成が採られている。【０００７】
ＳｉＣ半導体装置のさらなる低抵抗化のために、ＳｉＣ基板を薄板化して素子抵抗を低減させる構成も採られている。ＳｉＣ基板を薄板化するＳｉＣ半導体装置の製造方法では、薄いＳｉＣ基板の状態での製造工程数を削減することが望ましい。すなわち、薄いＳｉＣ基板の状態での製造工程においては、ＳｉＣ基板が割れる確率が増大するからである。そのため、裏面とは反対側の表面側の構造を形成した後にＳｉＣ基板を薄板化し、その後に裏面側の構造を形成することが望ましい。【０００８】
この製造工程で裏面側の構造を形成する場合、表面側の構造は低温を保ち、裏面側だけ１０００℃程度の高温でアニールすることでオーミック接続を実現したオーミック電極を形成する必要がある。【０００９】
このためには、例えば、短パルスレーザを用いた局部的な加熱を行うレーザアニールが考えられる。【００１０】
ＳｉＣ半導体基板に対してレーザアニールを用いたオーミック電極の形成方法は、例えば、特許文献１により開示されている。この方法では、まずＳｉＣ基板の裏面を研磨により薄板化する。その際、ＳｉＣ基板の裏面に凹凸を形成するように研磨する。【００１１】
次にＳｉＣ基板の裏面にニッケル（Ｎｉ）膜を堆積した後、ニッケル膜にレーザ光を照射してニッケル膜を加熱する。これにより、ニッケル膜とＳｉＣ半導体基板との界面でニッケルシリサイド（ＮｉＳｉ）層が形成される。ニッケルシリサイド層はＳｉＣ半導体基板に比べてオーミック性に優れており、ニッケルシリサイド層はオーミック電極となる。【００１２】
特許文献２では、ＳｉＣ基板の裏面にニッケル膜およびチタン（Ｔｉ）膜を堆積する。この膜を１０５０℃、２分の短時間熱処理（ＲＴＡ：Rapid Thermal Anneal）を行うことでニッケル膜とＳｉＣ半導体基板との界面でニッケルシリサイド層を形成する技術が開示されている。なお、Ｔｉ膜は、ニッケルシリサイド形成時のＳｉＣ中の炭素（Ｃ）と反応してチタンカーバイド（ＴｉＣ）層を形成する。このときのニッケルシリサイド層はオーミック電極となり、ＴｉＣ層は、この工程の後で裏面上に堆積される金属層とニッケルシリサイド層との密着性を向上させる役目を果たす。【００１３】
特許文献３では、ＳｉＣ基板の裏面に不純物（リン：Ｐ）を含んだ金属（ニッケルまたはモリブデン：Ｍｏ）膜を堆積し、この膜にレーザ光を照射することで、金属シリサイド膜が形成される際に、リンがＳｉＣ基板に拡散し、低抵抗の裏面側電極を技術が開示されている。【００１４】
特許文献４では、レーザアニールは使用していないが、ＳｉＣ基板の裏面にシリコン層とニッケル層を堆積して熱処理を行うことで、シリコンが高濃度に含まれた、シリコンリッチのニッケルシリサイド層が形成され、低抵抗の裏面側電極を得る技術が開示されている。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特表２００８−１３５６１１号公報
【特許文献２】特開２０１２−２４８７２９号公報
【特許文献３】特開２０１３−２１４６５７号公報
【特許文献４】特表２００８−５０６２５８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
特許文献１に開示される半導体装置の製造方法においては、金属シリサイド層を形成するＳｉＣ基板の裏面に凹凸を形成しているが、裏面の凹凸は研磨工程で形成している。一定の周期と深さの凹凸を形成するためには研磨の工程が複雑になり、スループットの減少などのコスト上昇を招く可能性がある。【００１７】
特許文献２に開示されるＳｉＣ半導体デバイスおよびその製造方法においては、ＮｉとＴｉの膜を堆積してニッケルシリサイド層およびＴｉＣ層を形成しており、特許文献４に開示される、シリコンリッチのニッケルシリサイド層は、ＳｉとＮｉの層を堆積してＮｉＳｉ層を形成している。これらのＳｉＣ半導体デバイスではニッケルの他に、Ｔｉ膜やＳｉ膜を堆積する工程が必要になり、コスト上昇を招くと考えられる。【００１８】
また、特許文献３に開示されるＳｉＣデバイスおよびその製造方法においては、スパッタ装置に、Ｐなどの不純物を含む金属のターゲットを備えた製造装置を別途用意する必要があり、これもコスト上昇の要因となる。【００１９】
本発明は上記のような問題を解決するためになされたものであり、ＳｉＣ基板を用いた炭化珪素半導体装置において、ＳｉＣ基板の裏面に低抵抗で低コストのオーミック電極を備えた炭化珪素半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００２０】
本発明に係る炭化珪素半導体装置は、厚さが１５０μｍ以下の炭化珪素半導体基板と、前記炭化珪素半導体基板の第１の主面上に配設された半導体層と、前記半導体層上に設けられた第１の電極と、前記炭化珪素半導体基板の前記第１の主面とは反対側の第２の主面上に設けられた第２の電極と、を備え、前記炭化珪素半導体基板に対して垂直な方向に主電流が流れる炭化珪素半導体装置であって、前記第２の電極は、前記炭化珪素半導体基板側から順に、炭素層、金属シリサイド層および金属膜が積層された積層構造を有し、前記金属シリサイド層に包まれて、炭素が凝集した直径１００〜２００ｎｍの複数の炭素凝集体が散在している。
【発明の効果】
【００２１】
本発明に係る炭化珪素半導体装置によれば、金属シリサイド層中に、炭素凝集体が散在した構成となっているので低抵抗となり、炭化珪素半導体基板との間でオーミック接続となった第２の電極を備えた炭化珪素半導体装置が得られる。また、第２の電極は、炭素層、金属シリサイド層および金属膜で構成されるのでコスト的に安価であり、低コストで炭化珪素半導体装置が得られる。
【図面の簡単な説明】
【００２２】
【図１】本発明に係る炭化珪素半導体装置の上面図である。
【図２】本発明に係る炭化珪素半導体装置の半導体基板の主面内に形成された各不純物領域を模式的に示す平面図である。
【図３】本発明に係る実施の形態１の炭化珪素半導体装置の断面図である。
【図４】本発明に係る実施の形態１の炭化珪素半導体装置の裏面側断面図である。
【図５】本発明に係る実施の形態１の炭化珪素半導体装置の製造工程を説明する断面図である。
【図６】本発明に係る実施の形態１の炭化珪素半導体装置の製造工程を説明する断面図である。
【図７】本発明に係る実施の形態１の炭化珪素半導体装置の製造工程を説明する断面図である。
【図８】本発明に係る実施の形態１の炭化珪素半導体装置の製造工程を説明する断面図である。
【図９】本発明に係る実施の形態１の炭化珪素半導体装置の製造工程を説明する断面図である。
【図１０】本発明に係る実施の形態１の炭化珪素半導体装置の製造工程を説明する断面図である。
【図１１】本発明に係る実施の形態１の炭化珪素半導体装置の製造工程を説明する断面図である。
【図１２】レーザアニール装置の構成を示すブロック図である。
【図１３】レーザ光の走査方法を模式的に示した図である。
【図１４】レーザ光の照射が完了したＳｉＣ基板の裏面側の断面図である。
【図１５】レーザアニールの条件を説明する図である。
【図１６】本発明に係る実施の形態１の炭化珪素半導体装置の製造工程を説明する断面図である。
【図１７】本発明に係る実施の形態１の炭化珪素半導体装置の製造工程を説明する断面図である。
【図１８】レーザパルスの波形図である。
【図１９】本発明に係る実施の形態２の製造方法で使用するレーザアニール装置の構成を示すブロック図である。
【図２０】ショットキーバリアダイオードの断面図である。
【発明を実施するための形態】
【００２３】
（はじめに）
「ＭＯＳ」という用語は、古くは金属／酸化物／半導体の接合構造に用いられており、Metal-Oxide-Semiconductorの頭文字を採ったものとされている。しかしながら特にＭＯＳ構造を有する電界効果トランジスタ（以下、単に「ＭＯＳトランジスタ」と称す）においては、近年の集積化や製造プロセスの改善などの観点からゲート絶縁膜やゲート電極の材料が改善されている。
【００２４】
例えばＭＯＳトランジスタにおいては、主としてソース・ドレインを自己整合的に形成する観点から、ゲート電極の材料として金属の代わりに多結晶シリコンが採用されてきている。また電気的特性を改善する観点から、ゲート絶縁膜の材料として高誘電率の材料が採用されるが、当該材料は必ずしも酸化物には限定されない。
【００２５】
従って「ＭＯＳ」という用語は必ずしも金属／酸化物／半導体の積層構造のみに限定されて採用されているわけではなく、本明細書でもそのような限定を前提としない。すなわち、技術常識に鑑みて、ここでは「ＭＯＳ」とはその語源に起因した略語としてのみならず、広く導電体／絶縁体／半導体の積層構造をも含む意義を有する。
【００２６】
また、以下の記載では、不純物の導電型に関して、ｎ型を「第１導電型」、ｐ型を「第２導電型」として一般的に定義するが、その逆の定義でも構わない。
【００２７】
（実施の形態１）
（装置構成）
（全体構成）
図１は、本発明に係る実施の形態１の炭化珪素半導体装置、より具体的には、ＳｉＣ基板上に形成されたＭＯＳ構造を有する電界効果トランジスタ（炭化珪素ＭＯＳＦＥＴ）１００の上面構成を模式的に示す平面図である。
【００２８】
図１に示すように、炭化珪素ＭＯＳＦＥＴ１００は四角形状の外形を有するチップ４０の主面の中央部に、「ユニットセル」と呼称されるＭＯＳの最小単位構造が複数配列されたセル配列領域２０が設けられ、セル配列領域２０の外方を囲むようにゲート配線１５ａが設けられている。
【００２９】
セル配列領域２０の平面視形状は、一辺の中央部が内側に凹んだ四角形をなし、セル配列領域２０の内側に凹んだ部分に入り込むように、周囲のゲート配線１５ａから延在するゲートパッド２１が設けられている。なお、セル配列領域２０とゲートパッド２１およびゲート配線１５ａとは離間している。
【００３０】
ゲートパッド２１には、外部の制御回路（図示せず）からゲート電圧が印加される外部出力ゲート電極１５が形成されており、ここに印加されたゲート電圧は、ゲート配線１５ａを通じてユニットセルのゲート電極（図示せず）に供給される。
【００３１】
また、セル配列領域２０には、各ユニットセルのソース電極（図示せず）を並列に接続する外部出力ソース電極１０が形成されている。
【００３２】
なお、チップ４０の最上部は図示されない保護膜で覆われているが、ゲートパッド２１およびセル配列領域２０においては、それぞれ外部出力ゲート電極１５および外部出力ソース電極１０の上方に矩形の開口部ＯＰが設けられており、その開口部ＯＰを介して、外部の制御回路（図示せず）および外部の電力線（図示せず）に接続される。
【００３３】
なお、通常の製品では、温度センサーおよび電流センサー用の電極が併せて形成されている場合が多いが、それらの電極の形成の有無は、本発明の構成および効果とは関係が薄いので、説明および図示は省略する。
【００３４】
また、ゲートパッド２１の位置、個数、ゲート配線１５ａの形状およびセル配列領域２０の形状、個数等もＭＯＳＦＥＴによっては多種多様であるが、それらも、本発明の構成および効果とは関係が薄いので、説明および図示は省略する。
【００３５】
図２は、図１に示す領域ＰＲの表面近傍の構成を模式的に示す平面図である。領域ＰＲは、セル配列領域２０のゲートパッド２１側の端縁部の一部と、それに対向するゲートパッド２１の端縁部の一部とに渡る領域を規定している。
【００３６】
ここで、セル配列領域２０には、複数のユニットセルＵＣ（ここでは縦型ＭＯＳＦＥＴのユニットセル）がマトリクス状に配列されているが、ゲートパッド２１にはユニットセルは配置されず、複数のゲートコンタクトホール１３がマトリクス状に配列されている。
【００３７】
なお、図２では、セル配列領域２０において、ユニットセルＵＣは左右上下に３×３行列で配列された例を示したが、これはセル配列領域２０の一部を示しただけであり、セル配列領域２０全体では、さらに多くのユニットセルが配列される。
【００３８】
図２に示すように、ユニットセルＵＣの平面視形状は、外形が略四角形のウェルコンタクト領域５の周囲をソース領域３が囲み、さらにその外周はウェル領域４によって囲まれている。なお、ウェルコンタクト領域５とその周囲のソース領域３の一部に接触するようにソースコンタクトホール１２が設けられ、ウェルコンタクト領域５はシリサイド層１７とソースコンタクトホール１２とを介して、上方の外部出力ソース電極１０（ハッチングを付されている）に電気的に接続されている。
【００３９】
また、ゲートパッド２１はフィールド酸化膜１４上に設けられ、ゲートパッド２１とセル配列領域２０との間には、フィールド酸化膜１４とフィールド酸化膜１４の端縁から延在するゲート酸化膜６が存在している。なお、図示されないゲート電極は、ゲートコンタクトホール１３を介して、上方の外部出力ゲート電極１５（ハッチングを付されている）に電気的に接続されている。
【００４０】
次に、図２に示すＡ−Ａ線での断面構成を、図３に示す断面図を用いて説明する。図３に示すように、炭化珪素ＭＯＳＦＥＴ１００は、ｎ型（第１導電型）不純物を比較的高濃度（ｎ＋）に含むＳｉＣ基板１上に形成されている。なお、ＳｉＣ基板１は、その厚さが１５０μｍ以下まで薄板化されている。
【００４１】
ＳｉＣ基板１の主面上には、ｎ型不純物を比較的低濃度（ｎ−）に含む半導体層であるドリフト層２が形成されている。ドリフト層２は、例えばエピタキシャル成長により形成される。
【００４２】
ドリフト層２の上層部には、ｐ型（第２導電型）不純物を含むウェル領域４が選択的に複数形成されており、それぞれのウェル領域４の上層部には、ｐ型不純物を比較的高濃度（ｐ＋）に含むウェルコンタクト領域５が選択的に形成されている。そして、ウェルコンタクト領域５を囲むようにｎ＋のソース領域３（電流出力領域）が形成されている。
【００４３】
なお、ソース領域３およびウェル領域４は、図２を用いて説明したように平面視的にコンタクト領域５を同心状に囲むように形成され、ウェル領域４のドリフト層２の最表面からの深さは、ソース領域３およびウェルコンタクト領域５のドリフト層２の最表面からの深さよりも深く形成され、ウェルコンタクト領域５はウェル領域４に接するように形成されている。
【００４４】
セル配列領域２０において、ドリフト層２の上には、ゲート酸化膜６が選択的に形成され、ゲート酸化膜６上にはゲート電極７が形成されている。また、ゲートパッド２１においては、ドリフト層２の上には、ゲート酸化膜６よりも厚いフィールド酸化膜１４が形成され、ゲート酸化膜６上からフィールド酸化膜１４上にかけて、リン（Ｐ）を含んだ多結晶シリコン膜でゲート電極７が形成されている。すなわち、ゲート電極７は、セル配列領域２０では、ウェル領域４間の上部にゲート酸化膜６を介して設けられるが、ゲートパッド２１からセル配列領域２０にかけては、フィールド酸化膜１４の上からゲート酸化膜６上にかけて形成されている。なお、図２に示した平面図は、図３におけるＢ−Ｂ線での矢視方向の平面構成を示している。
【００４５】
ＳｉＣ基板１の裏面（ドリフト層２が設けられた側とは反対の主面）上には、炭素膜とシリサイド膜との積層構造のドレイン電極９が形成されている。なお、図３では、便宜的に単層構造のように示している。そして、ドレイン電極９上には、例えばニッケル（Ｎｉ）膜と金（Ａｕ）膜の積層膜で構成される裏面接続電極１１が形成されている。なお、図３では、便宜的に単層構造のように示している。
【００４６】
ここで、外部出力ソース電極１０と裏面接続電極１１との間に高電圧を印加しても、ゲート電極７に電圧を印加していない場合には、ゲート電極７直下のウェル領域４にはチャネルが形成されない。つまり、当該電圧印加状況の場合には、炭化珪素ＭＯＳＦＥＴ１００には電子が流れないオフ状態となる。これに対して、外部出力ソース電極１０と裏面接続電極１１との間に高電圧を印加し、さらにゲート電極７に正電圧を印加すると、ゲート電極７直下のウェル領域４にチャネルが形成され、ソース領域３からチャネル領域（ウェル領域４）、ＪＦＥＴ領域１６、ドリフト層２、ＳｉＣ基板１、ドレイン電極９を通る経路で電子が流れる。つまり、炭化珪素ＭＯＳＦＥＴ１００は外部出力ソース電極１０からドレイン電極９に向けて電子が流れるオン状態となる。このように、ゲート電極７に印加するゲート電圧により電流のオン・オフが制御されることとなる。
【００４７】
ゲート酸化膜６は、ドリフト層２の主面上のほぼ全面を覆うように形成されているが、ウェルコンタクト領域５上から、その周囲のソース領域３の一部上部にかけてはシリサイド層１７が形成されており、ゲート酸化膜６は設けられていない。また、ゲートパッド２１の形成領域は、ゲート酸化膜６の代わりにフィールド酸化膜１４が設けられている。ゲート酸化膜６とフィールド酸化膜１４とを総称して「絶縁膜」とする場合もある。
【００４８】
そして、ＪＦＥＴ領域１６上からウェル領域４の端縁部上にかけてのゲート酸化膜６上にはゲート電極７が形成されているが、ゲート電極７はセル配列領域２０の端縁部からゲートパッド２１の形成領域のフィールド酸化膜１４上にかけても形成されている。なお、全てのゲート電極７は図示されない部分で互いに繋がっている。
【００４９】
そして、全てのゲート電極７を覆うように層間絶縁膜８が形成され、セル配列領域２０においては、層間絶縁膜８を貫通してシリサイド層１７に到達するようにソースコンタクトホール１２が設けられ、また、ゲートパッド２１の形成領域においては、層間絶縁膜８を貫通してフィールド酸化膜１４に到達するようにゲートコンタクトホール１３が設けられている。
【００５０】
そして、セル配列領域２０においては、ソースコンタクトホール１２を埋め込むように層間絶縁膜８上に、例えばアルミニウム（Ａｌ）で構成される外部出力ソース電極１０が形成され、また、ゲートパッド２１の形成領域においては、ゲートコンタクトホール１３を埋め込むように層間絶縁膜８上に、例えばＡｌで構成される外部出力ゲート電極１５が形成されている。
【００５１】
また、外部出力ソース電極１０および外部出力ゲート電極１５を覆うように保護膜１８が形成されているが、先に説明したように、保護膜１８には、外部出力ソース電極１０および外部出力ゲート電極１５の所定領域において開口部ＯＰが設けられている。
【００５２】
なお、図３においては、１つのユニットセルＵＣを破線で囲んで示している。図３に示すように、ユニットセルＵＣは、ＳｉＣ基板１と、その上に形成されたドリフト層２と、ドリフト層２の上層部に形成された１つのウェル領域４と、当該ウェル領域４の表面内に形成されたソース領域３と、ソース領域３の中央部上面側からソース領域３を貫通してウェル領域４内に達するウェルコンタクト領域５と、ＳｉＣ基板１の裏面に形成されたドレイン電極９と、その上に形成された裏面接続電極１１とを含んでいる。
【００５３】
また、互いに隣り合うウェル領域４の上面側端縁部間は、ＪＦＥＴ（Junction Field Effect Transistor）領域１６となるが、当該ＪＦＥＴ領域１６もユニットセルＵＣに含まれ、シリサイド層１７および外部出力ソース電極１０も、ユニットセルＵＣに含まれる。
【００５４】
なお、以下では、簡単のため、ソース領域３およびウェルコンタクト領域５を含む領域をＳｉＣ領域３５と呼称する場合もある。
【００５５】
（ドレイン電極の構成）
次に、ドレイン電極９の構成について詳細に説明する。ゲート電極７に正電圧を印加して炭化珪素ＭＯＳＦＥＴ１００をオン状態にした場合、そのオン抵抗は低い方が望ましい。オン抵抗が高いと電力用半導体装置としての電力損失が増大するためである。オン抵抗を下げるために、ＳｉＣ基板１の厚さを１５０μｍ以下にすることが望ましいが、本実施の形態１では１００μｍとした。
【００５６】
なお、ＳｉＣ基板１を薄くすることでＳｉＣ基板１の抵抗が低減され、炭化珪素ＭＯＳＦＥＴ１００のオン抵抗を小さくすることができる。
【００５７】
また、オン抵抗を小さくするには、ＳｉＣ基板１と裏面接続電極１１とを接続するドレイン電極９もＳｉＣ基板１との間でオーミック接続を実現し、抵抗を小さくしなければならない。このためドレイン電極９は図４に示すような構成とした。
【００５８】
図４は、図３に示したＳｉＣ基板１の裏面側の構成のみを示した断面図であり、ＳｉＣ基板１と接する炭素層９２と、ニッケルシリサイド層９４および炭素凝集体９５で構成される炭素凝集体含有ニッケルシリサイド層９３とでドレイン電極９が構成されている。
【００５９】
炭素層９２の厚さは１０〜２０ｎｍ、ニッケルシリサイド層９４の厚さは１００〜１５０ｎｍである。炭素凝集体９５はその断面が円形もしくは楕円形をしており、その直径は１００〜２００ｎｍであり、５〜１５μｍの間隔でニッケルシリサイド層９４中に散在している。炭素凝集体９５はニッケルシリサイド層９４に包まれており、炭素層９２とは接触していない。
【００６０】
ここで、ニッケルシリサイド層９４と炭素凝集体９５とを、炭素凝集体含有ニッケルシリサイド層９３と呼称する。また、炭素凝集体含有ニッケルシリサイド層９３と炭素層９２とでドレイン電極９が構成されるものとする。
【００６１】
以上のように本発明では高抵抗の原因となるニッケルシリサイド層９４中の炭素を凝集させて炭素凝集体９５として散在させることで、ニッケルシリサイド層９４中の炭素濃度が減少して低抵抗となり、ＳｉＣ基板１との間でオーミック接続となったドレイン電極９が得られた。
【００６２】
また、ドレイン電極９は、炭素層９２および炭素凝集体含有ニッケルシリサイド層９３で構成され、裏面接続電極１１は金属膜で構成されるのでコスト的に安価であり、低コストで炭化珪素ＭＯＳＦＥＴ１００が得られる。
【００６３】
（製造方法）
以下、図５〜図１７を用いて、炭化珪素ＭＯＳＦＥＴ１００の製造方法について説明する。
【００６４】
まず、図５に示す工程において、ＳｉＣ基板１の厚さ方向の一方の主面上に、ＣＶＤ（chemical vapor deposition）法を用いて、ｎ型のドリフト層２をエピタキシャル成長する。ＳｉＣ基板１は、その主面の面方位が（０００１）面から（１１−２０）方向に４°のオフ角がついた基板であり、４Ｈのポリタイプを有している。
【００６５】
ＳｉＣ基板１の厚さはこの段階では３５０μｍであり、ドリフト層２におけるｎ型不純物の濃度は、１×１０１５〜１×１０１７ｃｍ−３の範囲に設定される。また、ドリフト層２の厚さは５〜５０μｍの範囲に設定される。
【００６６】
このようなドリフト層２上に、後に、ウェル領域４となる領域が露出するように開口部を有するレジストマスク（図示せず）を写真製版（フォトリソグラフィー）技術を用いて形成する。このレジストマスクは、不純物注入阻止マスクとして使用される。
【００６７】
レジストマスクの形成後、当該レジストマスクの上方からｐ型の不純物をイオン注入して、セル配列領域２０におけるドリフト層２の上層部にウェル領域４を選択的に形成する。
【００６８】
ここで、ｐ型の不純物としては、例えばＡｌを使用し、その不純物濃度は、１×１０１７〜５×１０１７ｃｍ−３の範囲に設定されるが、ドリフト層２のｎ型の不純物濃度よりも高い値とする。なお、ウェル領域４は一回のイオン注入で形成しても良いし、加速電圧を変えて複数回のイオン注入を行って形成しても良く、Ａｌイオンの加速電圧は１００〜５００ｋＶの範囲に設定される。
【００６９】
次に、レジストマスクを除去した後、後に、ソース領域３となる領域が露出するように開口部を有する新たなレジストマスク（図示せず）を写真製版技術を用いて形成する。このレジストマスクも不純物注入阻止マスクとして使用される。
【００７０】
レジストマスクの形成後、当該レジストマスクの上方からｎ型の不純物をイオン注入して、ウェル領域４の上層部にソース領域３を形成する。
【００７１】
ここで、ｎ型の不純物としては、例えば窒素（Ｎ）を使用し、その不純物濃度は、１×１０１８〜１×１０２１ｃｍ−３の範囲に設定され、Ｎイオンの加速電圧は５０〜２００ｋＶの範囲に設定される。なお、ｎ型不純物のイオン注入の深さは、ウェル領域４の厚さよりも浅くなるように設定される。
【００７２】
次に、レジストマスクを除去した後、後に、ウェルコンタクト領域５となる領域が露出するように開口部を有する新たなレジストマスク（図示せず）を写真製版技術を用いて形成する。このレジストマスクも不純物注入阻止マスクとして使用される。
【００７３】
レジストマスクの形成後、当該レジストマスクの上方からｐ型の不純物をイオン注入して、ソース領域３の中央部にウェルコンタクト領域５を形成する。
【００７４】
ここで、ｐ型の不純物としては、例えばＡｌを使用し、その不純物濃度は、１×１０１８〜１×１０２１ｃｍ−３の範囲内に設定され、Ａｌイオンの加速電圧は１００〜２００ｋＶの範囲に設定される。なお、ｐ型不純物のイオン注入の深さは、ウェル領域３の厚さよりも浅くなるように設定される。
【００７５】
次に、レジストマスクを除去した後、注入されたｎ型およびｐ型の不純物を活性化するため、１５００℃以上の高温アニール処理を施す。
【００７６】
次に、例えば、ＣＶＤ法により、ドリフト層２上全面に厚さ１μｍ程度の酸化膜（ＳｉＯ２）を形成する。その後、写真製版技術を用いてセル配列領域２０が露出するように開口部を有するエッチングマスクを形成した後、当該エッチングマスクを用いてセル配列領域２０側の酸化膜をエッチングにより除去する。これにより、ゲートパッド２１の形成領域のドリフト層２上にフィールド酸化膜１４が形成される。
【００７７】
その後、図６に示す工程において、ＳｉＣ基板１（上部構成を含む）を酸素や水蒸気を含む１０００℃程度の雰囲気中に曝すことで、セル配列領域２０の表面を熱酸化して、熱酸化膜（ＳｉＯ２）のゲート酸化膜６を形成する。ゲート酸化膜６の厚さは、例えば５０ｎｍである。
【００７８】
当該ゲート酸化膜６およびフィールド酸化膜１４の形成工程を、セル配列領域２０およびゲートパッド２１の形成領域の上面に「絶縁膜」を形成する工程と呼称する。
【００７９】
なお、上記では、ゲート酸化膜６は熱酸化膜であるものとして説明したが、ゲート酸化膜６は、ＣＶＤ法で形成した酸化膜でも良いし、熱酸化膜とＣＶＤ法で形成した酸化膜との積層膜であっても良い。
【００８０】
次に、ＣＶＤ法により、絶縁膜上にリン（Ｐ）が１×１０１９〜５×１０２０／ｃｍ３の範囲で含まれる多結晶シリコン膜を形成してゲート電極７とする。ゲート電極７の厚さは３００〜６００ｎｍの範囲に設定されるが、本実施の形態１では５００ｎｍとし、リンの濃度は２×１０２０／ｃｍ３とした。
【００８１】
次に、写真製版技術を用いて、ソース領域３の上方およびウェルコンタクト領域５の上方のゲート電極７が露出するように開口部を有するエッチングマスクを形成した後、当該エッチングマスクを用いて、開口部において露出するゲート電極７をエッチングにより除去する。これにより、ＪＦＥＴ領域１６上からウェル領域４の端縁部上にかけてのゲート酸化膜６上およびセル配列領域２０の端縁部からゲートパッド２１の形成領域のフィールド酸化膜１４上にかけてはゲート電極７が残る。ゲート電極７上のエッチングマスクを除去した後の断面図を図６に示す。
【００８２】
次に、ＳｉＣ基板１（上部構成を含む）の全面に、例えばＣＶＤ法により厚さ１μｍの酸化膜を形成し、層間絶縁膜８とする。続いて、写真製版技術を用いて、セル配列領域２０のウェルコンタクト領域５の上方およびその周囲のソース領域３の上方の層間絶縁膜８が露出するように開口部を有するエッチングマスクを形成した後、当該エッチングマスクを用いて、開口部において露出する層間絶縁膜８をエッチングにより除去すると共に、その下のゲート酸化膜６も除去することで、ソースコンタクトホール１２を形成する。このエッチングには、ＲＩＥ（Reactive Ion Etching）を使用する。
【００８３】
当該エッチングにより、ソースコンタクトホール１２の底面には、ソース領域３の一部およびウェルコンタクト領域５が露出することになる。
【００８４】
次に、エッチングマスクを除去した後、ＳｉＣ基板１（上部構成を含む）の全面に、例えばスパッタ法により、厚さ５０ｎｍ程度のニッケル膜（図示せず）を形成した後、アニール処理を施す。
【００８５】
これにより、ソースコンタクトホール１２の底面に露出した、ソース領域３およびウェルコンタクト領域５の上部に、シリサイド膜 (ここではニッケルシリサイド膜)１７を形成する。
【００８６】
ここで、アニール処理は、例えば、ＲＴＡ(Rapid Thermal Annealing)法により、温度３００〜８００℃で行う。当該温度による加熱により、ニッケル膜のニッケルと、これに接するウェルコンタクト領域５およびソース領域３を構成するＳｉＣとが反応して、シリサイド層１７が形成される。
【００８７】
シリサイド層１７を形成した後、例えば、硫酸または塩酸を含む酸系の溶液でＳｉＣ基板１を洗浄する。この洗浄により、シリサイド化反応において未反応となったニッケル膜が除去される。当該未反応のニッケル膜を除去することで、図７に示す構成が得られる。
【００８８】
次に、図８に示す工程において、写真製版技術を用いて、ゲートパッド２１の形成領域のゲート電極７の上方の層間絶縁膜８が露出するように複数の開口部を有するエッチングマスクを形成した後、当該エッチングマスクを用いて、複数の開口部において露出する層間絶縁膜８をエッチングにより除去することで、ゲートコンタクトホール１３を形成する。このエッチングには、ＲＩＥを使用する。
【００８９】
当該エッチングにより、ゲートコンタクトホール１３の底面には、ゲート電極７が露出することになる。
【００９０】
次に、エッチングマスクを除去した後、ＳｉＣ基板１（上部構成を含む）の全面に、例えばスパッタ法により、厚さが３μｍ程度のＡｌ膜を形成することで、層間絶縁膜８をＡｌ膜で覆うと共に、ソースコンタクトホール１２およびゲートコンタクトホール１３にＡｌ膜を充填する。
【００９１】
続いて、写真製版技術を用いて、外部出力ソース電極１０および外部出力ゲート電極１５の電極パターンを有するエッチングマスクを形成した後、当該エッチングマスクを用いて、エッチングによりＡｌ膜をパターニングすることで、電気的にも形状的にも分離された外部出力ソース電極１０および外部出力ゲート電極１５を得る。これにより、図８に示す構成が得られる。
【００９２】
なお、外部出力ソース電極１０は、シリサイド層１７を介して、ＳｉＣ領域３５と電気的に接続され、外部出力ゲート電極１５は、ゲートパッド２１のゲート電極７と電気的に接続される。
【００９３】
その後、ＳｉＣ基板１（上部構成を含む）の全面に保護膜１８を形成する。保護膜１８には有機膜が使用できる。本実施の形態１では厚さ８μｍのポリイミド膜を形成して保護膜１８とした。
【００９４】
そして、写真製版技術を用いて、外部出力ソース電極１０および外部出力ゲート電極１５の開口部ＯＰに対応する領域に開口部を有するエッチングマスクを形成した後、当該エッチングマスクを用いて、開口部において露出する保護膜１８をエッチングにより除去することで、外部の制御回路および外部の電力線に接続するための開口部ＯＰが形成され、図９に示す構成が得られる。以上の工程を経て、ＳｉＣ基板１の一方の主面側の製造工程が完了する。
【００９５】
次に、ＳｉＣ基板１（上部構成を含む）の裏面側を研削装置を使用して研削し、ＳｉＣ基板１を薄板化することで、図１０に示す構成が得られる。ここでは、ＳｉＣ基板１の厚さは５０〜１５０μｍの範囲で薄板化されるが、本実施の形態１では１００μｍとした。
【００９６】
薄板化の工程をＳｉＣ基板１の一方主面側での製造工程が完了してから行うのは、薄板化後のＳｉＣ基板１は割れやすくなっているので、ＳｉＣ基板１の基板割れの発生率を下げるため、薄板化後の工程数を可能な限り少なくするためである。
【００９７】
従って、薄板化の工程をＳｉＣ基板１の一方主面側での製造工程が完了してから行うことで、ＳｉＣ基板１が割れる可能性を低減して、製造歩留まりが向上する。
【００９８】
その後、ＳｉＣ基板１の裏面にドレイン電極９を形成する。当該ドレイン電極９の形成方法について以下に説明する。
【００９９】
まず、図１１に示す工程において、ＳｉＣ基板１の裏面に対してスパッタ法により厚さが１００ｎｍのニッケル膜９１を形成する。このニッケル膜９１に熱処理を施してシリサイド化する必要がある。しかし、ＳｉＣ基板１の表面側には耐熱性の低い保護膜１８やＡｌで形成された外部出力ソース電極１０および外部出力ゲート電極１５が存在するために温度は３００℃以上に上げることはできない。そこで、ＳｉＣ基板１の裏面に形成されたニッケル膜９１のみを加熱して、ＳｉＣ基板１の表面側の温度を上昇させない熱処理方法としてレーザアニール法を用いる。図１１は、ニッケル膜９１にレーザ光５０を照射している状態を示す図である。当該レーザアニール法について以下に説明する。
【０１００】
まず、Ｎｄ：ＹＶＯ４をレーザ媒質として使用した半導体レーザ励起の固体レーザを準備し、レーザ共振器内部の非線形光学結晶（波長変換結晶）によって、Ｎｄ：ＹＶＯ４レーザの発振波長である１０６４ｎｍの３倍波である波長３５５ｎｍの紫外レーザ光を発生させる。
【０１０１】
レーザ光の発振状態としてはＱスイッチによりパルス発振させたレーザ光を使用する。この理由は、連続発振のレーザ光でＳｉＣ基板１の裏面を照射すると、ＳｉＣ基板１の表面側の温度が３００℃以上に上昇するためである。
【０１０２】
パルス発振としては、パルス幅を３５ｎｓｅｃ、発振周波数を１０ｋＨｚとする。パルス幅はパワーがピーク値の半分以上になる間の時間（半値幅）で定義されている。レーザ光のパワーは１２Ｗに設定する。
【０１０３】
図１２は、レーザアニール装置の構成を示すブロック図である。図１２に示すようにレーザアニール装置は、紫外レーザ光発振器６０、レーザ光学系６１、鏡６２およびステージ６３を備え、ステージ６３上にＳｉＣ半導体ウエハ３０が載置される。なお、ＳｉＣ半導体ウエハ３０は、ウエハ状態にあるＳｉＣ基板１を指す。
【０１０４】
図１２に示したように、紫外レーザ光発振器６０から出たレーザ光５０は、レーザ光学系６１により３００×２００μｍの長方形のビームに整形される。レーザ光学系６１により整形されたレーザ光５０は、鏡６２により反射されて、ステージ６３上に載置されたＳｉＣ半導体ウエハ３０に垂直に照射される。
【０１０５】
ＳｉＣ半導体ウエハ３０には、これまでの工程を経た炭化珪素ＭＯＳＦＥＴ１００が複数形成されており、ニッケル膜９１が形成されたＳｉＣ基板１の裏面が鏡６２側を向くようにステージ６３上に載置される。
【０１０６】
図１３はレーザ光５０の走査方法を模式的に示した図である。図１３に示すように、ステージ６３はオリエンテーションフラットＯＦに対して直交するＸ方向と、オリエンテーションフラットＯＦに対して平行なＹ方向に移動可能であり、レーザ光５０の照射に際しては、Ｘ方向に速度２０ｃｍ／ｓｅｃで走査され、ＳｉＣ基板１の裏面のニッケル膜９１を加熱する。
【０１０７】
図１３においては、レーザ光５０の照射領域の軌跡をライン１０１、１０２、１０３および１０４として表しており、ＳｉＣ半導体ウエハ３０のＹ方向の最上部が、図に向かって右端から左端に向けてライン１０１のようにレーザ光５０で照射された後、ステージ６３はＹ方向に１ライン分移動して、ＳｉＣ半導体ウエハ３０の左端から右端に向けてライン１０２のように照射される。これを繰り返すことでライン１０３およびライン１０４のように照射が行われる。なお、ライン１０４は照射途中の状態にあり、レーザ光５０はライン１０４の先頭に位置している。なお、隣接するライン（例えばライン１０１と１０２）では、Ｘ方向の走査方向を逆にすることで照射時間の短縮を図っている。
【０１０８】
レーザ光５０が照射された部分のニッケル膜９１がニッケルシリサイド層９３となるので、ライン１０１〜１０４はニッケルシリサイド層９３となった部分を示している。
【０１０９】
なお、１つのライン分の照射の後、ステージ６３をＹ方向に移動する移動量は１８０μｍである。ここで、レーザ光５０のＹ方向の長さは２００μｍであるので、ステージ６３をＹ方向に１８０μｍ移動させた場合、Ｙ方向のレーザ光５０の長さの１０％が重複領域となる。このような重複領域を設けるのは、レーザ光５０とニッケル膜９１との間の気体の揺らぎや、ステージ６３の移動時のずれなどによりレーザ光５０の未照射部が発生するのを防止するためである。
【０１１０】
このようにステージ６３をＸ方向、Ｙ方向に移動させて、ＳｉＣ半導体ウエハ３０の裏面全面にレーザ光５０を照射する。
【０１１１】
なお、ステージ６３はレーザ光５０に対して垂直に配置されているので、ステージ６３をＸ方向、Ｙ方向に移動させるための機構が比較的簡単なものとなり、コストの増加を抑制できる。
【０１１２】
レーザ光５０の照射が完了した場合のＳｉＣ基板１の裏面側の断面構造を図１４に示す。図１４に示すように、図１１の工程で形成したニッケル膜９１の全ては、ＳｉＣ基板１近傍の炭素層９２と、炭素凝集体９５と、ニッケルシリサイド９４と、裏面最表面の炭素層９６とに変化する。
【０１１３】
なお、上記のようにニッケルシリサイド層９４中の炭素が、ＳｉＣ基板１近傍の炭素層９２と、炭素凝集体９５と、裏面最表面の炭素層９６とに分離して集中する仕組みは以下の通りである。
【０１１４】
すなわち、レーザ光５０の照射によりニッケル膜９１の温度が上昇し、ＳｉＣ基板１中のＳｉと反応してニッケルシリサイドが形成される。このときＳｉＣ基板１中の炭素はニッケルと化合物を形成しない。なぜなら、ニッケルカーバイドが形成される温度はニッケルシリサイドが形成される温度より高いためである。
【０１１５】
そして、ニッケルシリサイド９４中に取り込まれた炭素のうち、ＳｉＣ基板１の近傍の炭素は炭素層９２を形成する。またニッケルシリサイド９４中に取り込まれた炭素のうち、ＳｉＣ基板１から遠い部分すなわち、裏面の最表面（図１４中で最下部）側の炭素は炭素層９６を形成し、ニッケルシリサイド９４中に取り込まれた炭素のうち、ニッケルシリサイド９４の膜厚方向の中央部付近に存在する炭素は凝集して炭素凝集体９５を形成する。
【０１１６】
次に、これらの層が形成されるレーザアニールの条件について図１５を用いて説明する。図１５は、レーザ光５０をニッケル膜９１に照射している状態を模式的に示す図であり、図１３に示した領域“Ａ”の拡大図であり、ライン１０３および１０４の一部を示している。
【０１１７】
ここで、レーザ光５０の走査速度（ステージ６３のＸ方向の移動速度）が２０ｃｍ／ｓｅｃ、レーザ光５０のパルス発振の発振周波数が１０ｋＨｚであるので、レーザ光５０は１パルス当たり２０μｍ（＝２０ｃｍ／１００００）移動することになる。この移動距離は図１５において長さＣで示されている。
【０１１８】
すなわち、図１５のライン１０４において破線で示した部分から先端までが１パルスで新たにシリサイド化されるが、レーザ光５０はＸ方向に３００μｍの長さがあるので、既にシリサイド化されてニッケルシリサイド層９３となっている部分が重複照射されながら照射領域が広がることとなる。すなわち、レーザ光５０のＸ方向の長さは３００μｍであるので、ニッケル膜９１の任意の１点は、１５回（＝３００μｍ／２０μｍ）に渡ってレーザ光５０の照射を受けることになる。
【０１１９】
このように、レーザ光５０をニッケル膜９１に複数回パルス照射することで、温度が高い状態を長く保つようにしたので、高抵抗化の原因となるニッケルシリサイド層９４中の炭素を、図１４に示されるように炭素凝集体９５と裏面最表面の炭素層９６とに分離して集中させることができた。これによりニッケルシリサイド層９４中の炭素濃度が減少して低抵抗となり、ＳｉＣ基板１との間でオーミック接続となったドレイン電極９が得られた。
【０１２０】
ここで、製造工程の説明に戻る。図１４に示したレーザ光５０の照射により形成された裏面最表面の炭素層９６は、スパッタエッチ等の方法により除去する。炭素層９６を除去した後のＳｉＣ基板１の裏面側の断面構造が図４に相当する。
【０１２１】
炭素層９６を除去した段階の炭化珪素ＭＯＳＦＥＴ１００の断面図を図１６に示す。図１６に示すように、炭素凝集体含有ニッケルシリサイド層９３と炭素層９２とでドレイン電極９が構成されている。
【０１２２】
なお、ＳｉＣ基板１の裏面の最表面（図１４中で最下部）に未反応のニッケルが残った場合は、炭素層９６と同じくスパッタエッチ法などにより除去する。
【０１２３】
その後、スパッタ法等により、ドレイン電極９上に裏面接続電極１１を形成する。裏面接続電極１１は、例えば、厚さが６００ｎｍのニッケル膜と、厚さが２００ｎｍの金膜との積層膜を使用することができ、図１７に示す断面構成を有する炭化珪素ＭＯＳＦＥＴ１００が完成する。
【０１２４】
このように、ドレイン電極９は、炭素層９２および炭素凝集体含有ニッケルシリサイド層９３で構成され、裏面接続電極１１は金属膜で構成されるのでコスト的に安価であり、低コストで炭化珪素ＭＯＳＦＥＴ１００が得られる。
【０１２５】
以上説明した炭化珪素ＭＯＳＦＥＴ１００の製造方法において、低抵抗のドレイン電極９を得るために重要な点は、炭素凝集体９５を形成することである。そのためにはレーザ光５０のパワー密度をニッケルシリサイドが形成される温度以上になるような値まで上げることが必要であるが、パワー密度を上げるだけでは充分ではない。ニッケルシリサイドが形成される温度、すなわちニッケル原子、シリコン原子および炭素原子が自由に拡散できる温度にある時間を長くして、炭素を凝集させることが必要である。
【０１２６】
ここで、レーザパワー（パワー密度）およびステージ６３の走査速度を変えて、ニッケルシリサイド層とＳｉＣ基板とのコンタクトパターンを種々作製し、その特性を評価した結果を以下の表１に示す。
【０１２７】
【表１】
0006053968.tif 000002
【０１２８】
表１においては、レーザパワーを８Ｗ〜２２Ｗまで２Ｗずつ変更した場合のそれぞれについて、ステージ６３の走査速度を２０ｃｍ／ｓｅｃ〜１２０ｃｍ／ｓｅｃまで２０ｃｍ／ｓｅｃずつ変更して、オーミック接続が得られた否かを判断した結果を示している。なお、パワー密度（Ｊ／ｃｍ２）は、レーザパワー×１秒÷発振周波数÷レーザ光面積（３００×２００μｍ）で求めた値となる。
【０１２９】
表１において、○印はオーミック接続が得られた条件を示し、×印はオーミック接続が得られなかった条件を示している。また、表１の最下段にはニッケル膜の１点に照射されたレーザ光の全照射時間（ｎｓｅｃ）を示しており、ステージ６３の走査速度が２０ｃｍ／ｓｅｃの場合が４５０ｎｓｅｃと最も長く、以下、走査速度の増加に比例して短くなっている。なお、レーザ光の全照射時間は、ニッケル膜の１点へのレーザ照射回数×シリサイド化に要するパワー持続時間で求めた値となる。
【０１３０】
表１よりレーザパワーは１２Ｗ以上、走査速度は８０ｃｍ／秒以下の条件でオーミック接続が得られており、走査速度１００ｃｍ／秒以上では、パワーを上げてもオーミック接続が得られていないことが判る。
【０１３１】
ここで、パワーを上げただけではレーザ光の面積は変わらず、また、レーザ光のパルス幅は前述したように半値幅で定義されているため、パワーを変えてもパルス幅は変わらない。しかし、パワーを上げると、ニッケル膜がシリサイド化するパワー以上になる時間が増加する。
【０１３２】
図１８にレーザパルスの波形図を示す。図１８においては、横軸に時間を取り、縦軸にパワー密度（任意単位）を取っており、パワーが１２Ｗの場合のパルスをＧ１とし、パワーが１８Ｗの場合のパルスをＧ２として、それぞれのパルス波形を示している。
【０１３３】
図１８において、ニッケルがシリサイド化するパワーをＦとして示しており、パルスＧ１およびＧ２においてパワーＦ以上になる時間はそれぞれＨ１およびＨ２であることが判る。
【０１３４】
図１８に示すように、レーザのパルスの立上り、立下り時間は急峻であるため、パワーを上げてもシリサイド化するパワーＦ以上になる時間は、Ｈ１からＨ２のように少ししか増加しない。すなわち、パワーを５０％増大させても、時間は３０％程度（Ｈ２／Ｈ１＝１．３）しか増加しない。従って、ニッケル膜の１点へのレーザ照射時間はパワーにほとんど依存せず走査速度のみによって決まるものと言える。
【０１３５】
また、表１中の○印の条件では炭素凝集体が発生していることが断面のＴＥＭ（透過型電子顕微鏡）による観察で確認された。
【０１３６】
また、走査速度１００ｃｍ／秒以上では、パワーを上げてもオーミック接続が得られていないことから、オーミック接続を得るためには１１２．５ｎｓｅｃ以上レーザ光を照射することが必要である。言い換えると、オーミック接続を得るためには、炭素凝集体ができるまでレーザ光を照射し続ける必要がある。
【０１３７】
（変形例１）
以上説明した実施の形態１では、レーザ光５０は波長３５５ｎｍのＮｄ：ＹＶＯ４レーザを用いる例について説明したが、レーザ光の波長は上記に限定されない。
【０１３８】
例えば、Ｎｄ：ＹＡＧレーザの第２高調波（波長５３２ｎｍ）、Ｎｄ：ＹＬＦレーザの第２高調波（波長５３２ｎｍ）、Ｎｄ：ガラスレーザの第２高調波（波長５３５ｎｍ）、Ｙｂ：ＹＡＧレーザの第２高調波（波長５１２ｎｍ）、Ｙｂ：ガラスレーザの第２高調波（波長５３５ｎｍ）、Ａｒイオンレーザ（波長４８８ｎｍ）、Ｔｉ：サファイアレーザの第２高調波（波長４００ｎｍ）を使用することができる。ただし波長が異なるとニッケルの反射率が変わるので、波長に合わせてパワーの調整を行う。
【０１３９】
（変形例２）
また、以上説明した実施の形態１では、ステージ６３を移動させることでレーザ光を実質的に走査させる構成を採ったが、図１２に示した鏡６２の代わりに、２軸（Ｘ軸、Ｙ軸）のガルバノミラーを備えたガルバノスキャナーを用いても良い。
【０１４０】
すなわち、ガルバノミラーをＸ方向およびＹ方向に回転させることによりレーザ光５０自体を走査する構成としても良い。
【０１４１】
ガルバノミラーを用いた場合、レーザ光の駆動系を小さくすることができるので、レーザアニール装置のフットプリント（装置平面面積）を小さくできる。工場（クリーンルーム）内に占める装置面積が小さくなるので炭化珪素半導体装置の製造コストを下げることができる。
【０１４２】
なお、ガルバノミラーを使用する場合は、その照射角度によって光路長が変化するので、光路長の変化分が許容範囲内に入るようガルバノミラーからＳｉＣ半導体ウエハ３０までの距離を長く設定するなどの措置を採る。
【０１４３】
（実施の形態２）
以上説明した実施の形態１の製造方法では、レーザ光５０をニッケル膜９１を形成したＳｉＣ基板１の裏面に複数回照射する必要があったが、複数回照射ではＳｉＣ半導体ウエハ３０に対するレーザアニールの処理時間が長いものになる。
【０１４４】
そこで、レーザアニール工程のスループットを向上させるためには、図１２に示したステージ６３の走査速度を上げることが考えられる。しかし単にステージ６３の走査速度を上げただけではニッケル膜９１に照射されるレーザ光５０の照射回数が減って、表１を用いて説明したように、低抵抗なオーミック接続を有するニッケルシリサイド層９３が得られなくなる。
【０１４５】
そのため、ステージ６３の走査速度を上げる場合は、パルスレーザの１回のパルス幅（パルス発振時間）を長くする、あるいはパルスレーザの発振周波数を上げる、あるいはレーザ光のパワーを上げた上でレーザ光の面積を大きくすることが必要になる。
【０１４６】
ところが、パルス幅はレーザの特性で決まっているために長くすることは容易ではない。また、図１２に示したような、Ｑスイッチでパルス発振させ、波長変換結晶で２倍波、３倍波の高調波のレーザ光を出力するタイプの紫外レーザ光発振器６０では、発振周波数を上げるとパワーが低下するという特性がある。これは、発振周波数を上げると高エネルギー状態に励起されるレーザ媒質の原子数が少なくなるためである。従って、パルスレーザの発振周波数を上げる方法も使用することができない。また、レーザパワーを上げてレーザ光の面積を大きくする方法は、パワーを上げることは比較的簡単に実行できるが、レーザ光の面積を大きくする（変える）ことは容易ではない。
【０１４７】
すなわち、レーザ光５０のプロファイル（強度分布）は、レーザ光の面積（３００×２００μｍ）内で均一になるようレーザ光学系６１（図１２）で整形されている。レーザ光学系６１はシリンドリカルレンズの組み合わせで構成されているため、面積を変えるためには新たな光学系を準備する必要があり、レーザパワーに対応して面積を変えることは量産装置としては不可能である。
【０１４８】
そこで、本発明に係る実施の形態２においては、高スループットで低抵抗なオーミック接続が得られるレーザアニール法について説明する。
【０１４９】
図１９には、実施の形態２の製造方法で使用するレーザアニール装置の構成を示すブロック図を示す。図１９に示すレーザアニール装置は、ステージ６３ａをレーザ光５０に対して所定角度傾けて設置することが可能に構成されている。なお、その他、図１２を用いて説明したレーザアニール装置と同一の構成については同一の符号を付し、重複する説明は省略する。なお、レーザ光５０の面積は３００×２００μｍであり実施の形態１と同じであるが、レーザ光５０のパワーは１７Ｗである。
【０１５０】
そして、ステージ６３ａとレーザ光５０に垂直な面とのなす角度Ｄを４５°とした。これにより、ＳｉＣ半導体ウエハ３０上でのレーザ光５０の面積は１．４倍になる。正確には１／ｃｏｓＤ＝１．４１４倍である。
【０１５１】
ここで、レーザ光５０のパワーは１７Ｗとしたので、１２Ｗであった実施の形態１の場合の約１．４１倍となり、ＳｉＣ半導体ウエハ３０上のレーザ光５０のパワー密度は実施の形態２と同じになる（１７Ｗ／１．４１４≒１２Ｗ）。
【０１５２】
なお、実施の形態２では、ステージ６３ａにとってのＸ方向は、図１９に示した矢印Ｅの方向であり、ステージ６３ａを傾けた状態でこの方向に走査する動作が、Ｘ方向走査である。
【０１５３】
そして、１ラインの走査が終了した後、ステージ６３ａを矢印Ｅに垂直な方向に１８０μｍ移動させる。これがＹ方向の走査である。
【０１５４】
なお、実施の形態２では、ステージ６３ａをＸ方向に実施の形態１での走査速度２０ｃｍ／秒の１．４倍（正確には１／ｃｏｓＤ＝１．４１４倍）の速度２８ｃｍ／秒で走査する。ステージ６３ａの走査速度を１．４倍にしても、ビーム径も１．４倍になっているため、ニッケル膜９１の任意の１点が照射される回数は１５回（＝３００μｍ×１．４／（２０μｍ×１．４））で変わらない。
【０１５５】
レーザ光５０の照射走査速度を実施の形態１より１．４倍（正確には１／ｃｏｓＤ＝１．４１４倍）にしているため、ＳｉＣ半導体ウエハ３０全体にレーザ光５０を照射する時間は０．７倍（正確にはｃｏｓＤ＝０．７０７１倍）になり、処理時間を約３０％短縮することができる。
【０１５６】
ここで、ステージ６３ａの傾き角度Ｄを変えた場合の各パラメータの実施の形態１に対する変化の度合いを以下の表２に示す。
【０１５７】
【表２】
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【０１５８】
ここで、各パラメータとしては、全照射面積、走査時間、必要パワー、レーザ光面積、走査速度、パワー増分、短縮時間および効率（＝短縮時間／パワー増分）の関係を示す。なお、全照射面積、走査時間、必要パワー、レーザ光面積、走査速度、パワー増分、短縮時間および効率は、それぞれｃｏｓＤ、ｃｏｓＤ、１／ｃｏｓＤ、１／ｃｏｓＤ、１／ｃｏｓＤ、１／ｃｏｓＤ−１、１−ｃｏｓＤおよび（１−ｃｏｓＤ）／（１／ｃｏｓＤ−１）で与えられ、表２では、ステージ６３ａの傾き角度Ｄが０°の場合（すなわち実施の形態１の各パラメータ）に対する倍率で表示している。
【０１５９】
表２から角度Ｄが小さいときはパワー増分は小さく、すなわちパワーを少し増加させるだけで良いが、処理時間はほとんど短縮されない。一方、角度Ｄを大きくすれば走査時間は短くなるが、必要なレーザパワーが急激に増大する傾向にあることが判る。実用的には角度Ｄは３０°〜６０°の範囲、効率では０．８６６０から０．５の範囲で設定することが望ましい。
【０１６０】
なお、ステージ６３ａを図１９の矢印Ｅで示した方向に走査するのは、レーザ光５０がＳｉＣ半導体ウエハ３０に照射される位置を変えないためである。レーザ光学系６１は照射位置で焦点を結び、この焦点においてレーザ光５０のプロファイル（強度分布）が均一になるよう調整しているからである。
【０１６１】
以上説明したように、実施の形態２の製造方法では、レーザ光のパワーを上げると共に、ステージ６３ａを傾けて設置したので、実施の形態１の製造方法で得られた低抵抗のオーミック接続を、実施の形態１の製造方法よりも短い時間で実現することができる。
【０１６２】
（その他の適用例）
以上説明した実施の形態１および２においては、縦型の炭化珪素ＭＯＳＦＥＴに本発明を適用するものとして説明したが、本発明の適用範囲はＭＯＳＦＥＴに限定されない。
【０１６３】
図２０は、他の適用例としてのショットキーバリアダイオード（ＳＢＤ）２００の断面構成を示した図である。
【０１６４】
図２０に示すように、ＳＢＤ２００は、ｎ型不純物を比較的高濃度（ｎ＋）に含むＳｉＣ基板１上に形成されている。なお、ＳｉＣ基板１は、その厚さが１５０μｍ以下まで薄板化されている。
【０１６５】
ＳｉＣ基板１の主面上には、ｎ型不純物を比較的低濃度（ｎ−）に含む半導体層であるドリフト層２が形成されている。ドリフト層２は、例えばエピタキシャル成長により形成される。
【０１６６】
ドリフト層２の上層部には、ｐ型不純物を含む２つのイオン注入領域７０が離間して形成されており、ドリフト層２の上には、離間した２つのイオン注入領域７０間に渡るように形成されたショットキー電極７１が設けられている。そして、ショットキー電極７１上には配線電極（アノード電極）７２が形成され、ショットキー電極７１と配線電極７２の端縁部を覆うように保護膜１８が設けられている。
【０１６７】
ＳｉＣ基板１の裏面（ドリフト層２が設けられた側とは反対の主面）上には、炭素膜とシリサイド膜との積層構造の裏面電極８０が形成されている。なお、図２０では、便宜的に単層構造のように示している。そして、裏面電極８０上には、例えばニッケル（Ｎｉ）膜と金（Ａｕ）膜の積層膜で構成される裏面接続電極（カソード電極）８１が形成されている。なお、図２０では、便宜的に単層構造のように示している。
【０１６８】
ドリフト層２におけるｎ型不純物の濃度は、１×１０１５〜１×１０１７ｃｍ−３の範囲に設定される。また、ドリフト層２の厚さは５〜５０μｍの範囲に設定される。
【０１６９】
イオン注入領域７０は、ｐ型不純物として、例えばＡｌをイオン注入することで形成され、その濃度は１×１０１５〜１×１０１７ｃｍ−３の範囲に設定される。
【０１７０】
ショットキー電極７１はチタン（Ｔｉ）で形成され、その厚さは５０〜２００ｎｍである。配線電極７２は、例えばＡｌで形成され、その厚さは２〜５μｍである。裏面電極８０および裏面接続電極８１は、それぞれ実施の形態１のドレイン電極９および裏面接続電極１１と同じ材質および同じ構造であるので説明は省略する。
【０１７１】
以上説明した構造のＳＢＤ２００において、配線電極７２に正電圧、裏面接続電極８１に負電圧を印加すると電流が流れ、配線電極７２に負電圧、裏面接続電極８１に正電圧を印加すると電流が流れない。
【０１７２】
イオン注入領域７０は、裏面接続電極８１に正の高電圧が印加されたとき電流が素子周辺部に流れないようにするために設けられている。このようにＳＢＤ２００は、配線電極７２および裏面接続電極８１に印加される電圧の正負により整流を行う。
【０１７３】
ここで、ＳＢＤ２００の裏面電極８０の材質および構造を、図４に示した炭化珪素ＭＯＳＦＥＴ１００のドレイン電極９と全く同じとすることで、高抵抗化の原因となるニッケルシリサイド層中の炭素を凝集させて炭素凝集体としてニッケルシリサイド層中に散在させることで、ニッケルシリサイド層中の炭素濃度が減少して低抵抗な裏面電極８０が得られた。
【０１７４】
（その他の変形例）
以上の説明においては、裏面電極をニッケルで形成する例を示したが、ニッケルに限定されるものではなく、ＳｉＣとの間で金属シリサイドを形成し、部分的に炭素凝集体ができる金属であれば裏面電極の材料として使用できる。例えばモリブデン（Ｍｏ）、コバルト（Ｃｏ）、タングステン（Ｗ）などが使用できる。なお、ニッケルを用いた場合は、コスト的に安価となる。
【０１７５】
また、以上の説明においては、ドリフト層２の上層部に設けたウェルコンタクト領域５上から、その周囲のソース領域３の一部上部にかけてＲＴＡ法により形成したシリサイド層１７を設けた例を示したが、ＲＴＡ法の代わりに、先に説明したレーザアニール法で形成しても良い。その場合はＳｉＣ基板１の（上部構成を含む）の全面に、例えばスパッタ法によりニッケル膜を形成した後に、レーザ光を照射すれば良い。
【０１７６】
また、以上の説明においては、縦型のＭＯＳＦＥＴやＳＢＤへの適用を例示したが、電子と正孔の両方が伝導に寄与するバイポーラデバイス、例えば図３に示す断面構造において、ＳｉＣ基板１の導電型を第２導電型（ｐ型）とした、ＩＧＢＴについても本発明を適用できることは言うまでもない。
【０１７７】
従って、本発明の適用範囲は、ＭＯＳＦＥＴなどのユニポーラデバイス、ｐｎダイオードやＩＧＢＴ等のバイポーラデバイスも含まれる。
【０１７８】
また、以上の説明においては、ＳｉＣ基板１は、その厚さが１５０μｍ以下まで薄板化されているものとして説明したが、厚さが１５０μｍを超えるＳｉＣ基板１であっても、本発明に係る製造方法を適用することで、高抵抗化の原因となるシリサイド層中の炭素を凝集させて炭素凝集体としてシリサイド層中に散在させ、シリサイド層中の炭素濃度を減少させて低抵抗な電極を得ることができることは言うまでもない。
【０１７９】
この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
【０１８０】
また、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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