(57)【特許請求の範囲】
【請求項１】
半導体基板の主面を厚さ方向に掘り下げて形成された溝と、
前記溝の一方の側方に位置する前記半導体基板である第１の側方部の上部の前記主面に接触するように形成された第１の導電体と、
前記溝の他方の側方に位置する前記半導体基板である第２の側方部の上部の前記主面に接触するように形成された第２の導電体と、
前記溝内にゲート絶縁膜を介して形成されたゲート電極であって、第１の上面と、第２の上面と、前記第１及び第２の上面間の段差とを有するゲート電極と、
前記ゲート電極を覆う層間絶縁膜であって、前記ゲート電極の前記第１の上面上に位置する第３の上面と、前記ゲート電極の前記第２の上面上に位置する第４の上面と、前記第３及び第４の上面間の段差とを有する層間絶縁膜と、
を有し、前記第１の上面は前記第２の上面よりも高く、前記第１の上面は前記第１の側方部に隣接し、前記第２の上面は前記第２の側方部に隣接し、前記第４の上面は前記第３の上面よりも高く、前記第３の上面は前記第１の側方部に隣接し、前記第４の上面は前記第２の側方部に隣接することを特徴とする半導体装置。
【請求項２】
前記第１の側方部において前記半導体基板の主面側に設けられ、前記第１の導電体と電気的に接続された、前記半導体基板と逆導電型の半導体領域からなる第１の不純物拡散領域と、
前記第２の側方部において前記半導体基板の主面側に設けられ、前記第２の導電体と電気的に接続された、前記半導体基板と逆導電型の半導体領域からなる第２の不純物拡散領域と、
を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記溝、前記ゲート絶縁膜、及び前記ゲート電極は、メモリセルの選択トランジスタを構成することを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記溝、前記ゲート絶縁膜、及び前記ゲート電極からなる電界効果トランジスタを複数有し、
前記第１の導電体に電気的に接続され、複数の前記電界効果トランジスタ間で共有された導体配線と、
前記第２の導電体に電気的に接続され、個々の前記電界効果トランジスタが個別に有しているキャパシタと、をさらに有することを特徴とする請求項１または２に記載の半導体装置。
【請求項５】
前記ゲート電極は、複数の前記電界効果トランジスタ間で共有されていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１の側方部の前記半導体基板の主面と前記第２の側方部の前記半導体基板の主面とは同一平面内にあることを特徴とする請求項１ないし５のうち、いずれか１項に記載の半導体装置。
【請求項７】
前記第１及び第２の導電体は、前記半導体基板の導電型とは逆の導電型の不純物が導入された多結晶シリコンを主体とする導電体であることを特徴とする請求項１ないし６のうち、いずれか１項に記載の半導体装置。
【請求項８】
半導体基板の主面を厚さ方向に掘り下げて溝を形成する工程と、
前記溝の第１の側方部の上部の前記主面に接触する第１の導電体を形成する工程と、
前記溝の第２の側方部の上部の前記主面に接触する第２の導電体を形成する工程と、
ゲート絶縁膜を介して、前記溝内にゲート電極を形成する工程と、
前記ゲート電極を覆う層間絶縁膜を形成する工程と、
を含み、
前記ゲート電極は、第１の上面と、第２の上面と、前記第１及び第２の上面間の段差とを有し、前記第１の上面は前記第２の上面よりも高く、前記第１の上面は前記第１の側方部に隣接し、前記第２の上面は前記第２の側方部に隣接し、
前記層間絶縁膜は、前記ゲート電極の前記第１の上面上に位置する第３の上面と、前記ゲート電極の前記第２の上面上に位置する第４の上面と、前記第３及び第４の上面間の段差とを有し、前記第４の上面は前記第３の上面よりも高く、前記第３の上面は前記第１の側方部に隣接し、前記第４の上面は前記第２の側方部に隣接することを特徴とする半導体装置の製造方法。
【請求項９】
前記第１の側方部の上部に位置する前記半導体基板の主面に、前記第１の導電体と電気的に接続される第１の不純物拡散領域を形成する工程と、
前記第２の側方部の上部に位置する前記半導体基板の主面に、前記第２の導電体と電気的に接続される第２の不純物拡散領域を形成する工程と、
を含むことを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第１の導電体と電気的に接続されるビット線を形成する工程と、
前記第２の導電体と電気的に接続されるキャパシタを形成する工程と、
を含むことを特徴とする請求項８または９に記載の半導体装置の製造方法。
【請求項１１】
前記第１の側方部の上部に位置する前記半導体基板の主面と前記第２の側方部の上部に位置する前記半導体基板の主面とを同一平面内に配置することを特徴とする請求項８ないし１０のうち、いずれか１項に記載の半導体装置の製造方法。
【請求項１２】
前記溝を形成する工程では、前記半導体基板の主面上に開口溝を有したエッチングマスクを形成し、その後、該エッチングマスクを介した異方性エッチングにより、前記溝を形成し、
前記ゲート電極を形成する工程は、前記ゲート絶縁膜を介して、前記溝に前記ゲート電極の母材となる導電膜を埋め込む段階と、
前記開口溝を埋め込まない厚さで、前記エッチングマスクの表面、及び前記導電膜の平坦な上面を覆うアモルファスカーボン膜を形成する段階と、
斜めイオン注入法により、前記アモルファスカーボン膜のうち、前記第１の側方部側に位置する前記導電膜の上面に形成された部分に選択的に不純物を注入することで、該不純物が注入された部分の前記アモルファスカーボン膜を改質する段階と、
改質されていない前記アモルファスカーボン膜を選択的に除去することで、前記第２の側方部側に位置する前記導電膜の上面を露出する段階と、
改質された前記アモルファスカーボン膜をマスクとする異方性エッチングにより、前記第２の側方部側に位置する前記導電膜の上部をエッチングして、前記段差を形成する段階と、
前記段差を形成後に、改質された前記アモルファスカーボン膜を除去する段階と、
改質された前記アモルファスカーボン膜を除去後に、前記エッチングマスクを除去する段階と、
を含むことを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記アモルファスカーボン膜を形成する段階の前に、前記開口溝を埋め込まない厚さで、前記エッチングマスクの表面、及び前記導電膜の平坦な上面を覆う保護膜を形成する段階を有し、
前記アモルファスカーボン膜を形成する段階では、前記保護膜上に前記アモルファスカーボン膜を積層形成し、
前記導電膜の上面を露出する段階では、改質されていない前記アモルファスカーボン膜を選択的に除去した後、改質された前記アモルファスカーボン膜から露出された前記保護膜を選択的に除去し、
前記段差を形成後に、残存する前記保護膜を除去する段階と、
を有することを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記エッチングマスク及び前記保護膜は、窒化シリコン膜よりなり、
前記エッチングマスクを除去する段階では、前記エッチングマスクと共に、前記保護膜を除去することを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記第１の導電体を形成する工程では、前記半導体基板の導電型とは逆の導電型の不純物が導入された多結晶シリコン膜を母材として、前記第１の導電体を形成することを特徴とする請求項８ないし１４のうち、いずれか１項に記載の半導体装置の製造方法。
【請求項１６】
前記第２の導電体を形成する工程では、前記半導体基板の導電型とは逆の導電型の不純物が導入された多結晶シリコン膜を母材として、前記第２の導電体を形成することを特徴とする請求項８ないし１４のうち、いずれか１項に記載の半導体装置の製造方法。
【請求項１７】
前記第１及び第２の不純物拡散領域は同じ深さを有する、請求項２に記載の半導体装置。
【請求項１８】
前記第１及び第２の不純物拡散領域は同じ深さを有する、請求項９に記載の半導体装置の製造方法。
【請求項１９】
前記第２の不純物拡散領域は前記ゲート電極にオーバーラップしていない、請求項２に記載の半導体装置。
【請求項２０】
前記第２の不純物拡散領域は前記ゲート電極にオーバーラップしていない、請求項９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
特許文献１には、埋め込みゲート電極構造の電界効果トランジスタを選択トランジスタとして有するＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）セルの構造が開示されている。
【０００３】
ここでは、シリコン基板（半導体基板）に形成された溝の底部に、絶縁膜を介して導電膜を埋め込むことで、溝の底部にＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を形成し、上部のシリコン基板面からソース／ドレイン（Ｓ／Ｄ）領域を取り出している。
そして、Ｓ／Ｄ領域の一方をビット線に、他方をキャパシタに接続することで、ＤＲＡＭセルを実現している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−１２９５６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、特許文献１に記載の埋め込みゲート型ＭＩＳトランジスタでは、活性領域に形成された溝の底部にゲート絶縁膜を介してゲート電極（埋め込みゲート電極）が配置される。
このため、埋め込みゲート電極にオン電圧が加わった際、シリコン基板の深さ方向に見て、埋め込みゲート電極の上面と同じレベルから深い位置に反転層（チャネル）が形成されることになる。
【０００６】
すなわち、埋め込みゲート型ＭＩＳトランジスタのオン動作時には、シリコン基板表面のＳ／Ｄコンタクト部（コンタクトプラグとＳ／Ｄ領域との接触部）から、チャネルが形成される埋め込みゲート電極の上面までの半導体領域を、キャリアがドリフトすることになる。
したがって、ゲート電極を埋め込む深さは、素子特性に影響を及ぼす。この点で、埋め込みゲート型ＭＩＳトランジスタの構造には改善の余地があった。
【課題を解決するための手段】
【０００７】
本発明の一観点によれば、半導体基板の主面を厚さ方向に掘り下げて形成された溝と、前記溝の一方の側方に位置する前記半導体基板である第１の側方部の上部の前記主面に接触するように形成された第１の導電体と、前記溝の他方の側方に位置する前記半導体基板である第２の側方部の上部の前記主面に接触するように形成された第２の導電体と、前記溝内にゲート絶縁膜を介して形成されたゲート電極であって、その上面の前記主面からの深さが、前記第１の側方部に近い部分よりも前記第２の側方部に近い部分の方が深くなるように形成されたゲート電極と、を有することを特徴とする半導体装置が提供される。
【発明の効果】
【０００８】
本発明の半導体装置によれば、埋め込みゲート電極型の電界効果トランジスタにおいて、ソース領域とドレイン領域とでコンタクトプラグ（第１の導電体、第２の導電体）からチャネル領域までの距離を非対称とすることができるので、トランジスタ特性の自由度を向上させることができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの概略構成を示す平面図である。
【図２】図１に示す半導体装置のＡ−Ａ線方向の断面図である。
【図３Ａ】本発明の第１の実施の形態に係る半導体装置に設けられたメモリセルアレイの製造工程中を示す平面図である。
【図３Ｂ】図３ＡのＡ−Ａ線断面に対応する要部断面図である。
【図３Ｃ】図３ＡのＢ−Ｂ線断面に対応する要部断面図である。
【図３Ｄ】図３ＡのＣ−Ｃ線断面に対応する要部断面図である。
【図４Ａ】図３Ａに続く製造工程中を示す平面図である。
【図４Ｂ】図４ＡのＡ−Ａ線断面に対応する要部断面図である。
【図４Ｃ】図４ＡのＢ−Ｂ線断面に対応する要部断面図である。
【図４Ｄ】図４ＡのＣ−Ｃ線断面に対応する要部断面図である。
【図５Ａ】図４Ａに続く製造工程中を示す平面図である。
【図５Ｂ】図５ＡのＡ−Ａ線断面に対応する要部断面図である。
【図５Ｃ】図５ＡのＢ−Ｂ線断面に対応する要部断面図である。
【図５Ｄ】図５ＡのＣ−Ｃ線断面に対応する要部断面図である。
【図６Ａ】図５Ａに続く製造工程中を示す平面図である。
【図６Ｂ】図６ＡのＡ−Ａ線断面に対応する要部断面図である。
【図６Ｃ】図６ＡのＢ−Ｂ線断面に対応する要部断面図である。
【図６Ｄ】図６ＡのＣ−Ｃ線断面に対応する要部断面図である。
【図７Ａ】図６Ａに続く製造工程中を示す平面図である。
【図７Ｂ】図７ＡのＡ−Ａ線断面に対応する要部断面図である。
【図７Ｃ】図７ＡのＢ−Ｂ線断面に対応する要部断面図である。
【図７Ｄ】図７ＡのＣ−Ｃ線断面に対応する要部断面図である。
【図８Ａ】図７Ａに続く製造工程中を示す平面図である。
【図８Ｂ】図８ＡのＡ−Ａ線断面に対応する要部断面図である。
【図８Ｃ】図８ＡのＢ−Ｂ線断面に対応する要部断面図である。
【図８Ｄ】図８ＡのＣ−Ｃ線断面に対応する要部断面図である。
【図９Ａ】図８Ａに続く製造工程中を示す平面図である。
【図９Ｂ】図９ＡのＡ−Ａ線断面に対応する要部断面図である。
【図９Ｃ】図９ＡのＢ−Ｂ線断面に対応する要部断面図である。
【図９Ｄ】図９ＡのＣ−Ｃ線断面に対応する要部断面図である。
【図１０Ａ】図９Ａに続く製造工程中を示す平面図である。
【図１０Ｂ】図１０ＡのＡ−Ａ線断面に対応する要部断面図である。
【図１０Ｃ】図１０ＡのＢ−Ｂ線断面に対応する要部断面図である。
【図１０Ｄ】図１０ＡのＣ−Ｃ線断面に対応する要部断面図である。
【図１１Ａ】図１０Ａに続く製造工程中を示す平面図である。
【図１１Ｂ】図１１ＡのＡ−Ａ線断面に対応する要部断面図である。
【図１１Ｃ】図１１ＡのＢ−Ｂ線断面に対応する要部断面図である。
【図１１Ｄ】図１１ＡのＣ−Ｃ線断面に対応する要部断面図である。
【図１２Ａ】図１１Ａに続く製造工程を示す平面図である。
【図１２Ｂ】図１２ＡのＡ−Ａ線断面に対応する要部断面図である。
【図１３】本発明の第２の実施の形態に係る半導体装置のメモリセルアレイの構成要素のうちの一部を示す平面図である。
【図１４】図１３のＡ−Ａ線方向の断面図である。
【図１５】図１３のＢ−Ｂ線方向の断面図である。
【図１６】図１３のＣ−Ｃ線方向の断面図である。
【図１７】本発明者が事前に検討した半導体装置の主要部の断面図である。
【図１８】本発明者が事前に検討した他の半導体装置の主要部の断面図である。
【発明を実施するための形態】
【００１０】
ところで、本発明者は、ＤＲＡＭの選択トランジスタとして埋め込みゲート電極型ＭＩＳトランジスタを適用した際の半導体基板の主面から埋め込みゲート電極の上面までの深さの違いが素子に及ぼす特性変動について、事前に検討した。以下、図１７と図１８を用いて事前検討例について説明する。
【００１１】
図１７を参照するに、半導体装置２００は、半導体基板２０１に設けられた素子分子領域２０２により区画された活性領域に、２つの溝２０４を有する。２つの溝２０４には、ゲート絶縁膜２０５を介して、埋め込みゲート電極２０６が配置されている。埋め込みゲート電極２０６の上面２０６ａは、半導体基板２０１の主面２０１ａの近傍に配置されている。
【００１２】
埋め込みゲート電極２０６間に位置する半導体基板２０１の主面２０１ａには、上面２０８ａが主面２０１ａと一致する第１の不純物拡散領域２０８（ソース／ドレイン領域）が配置されている。
第１の不純物拡散領域２０８の上面２０８ａには、ビットコンタクトプラグ２１１を介して、ビット線２１２が電気的に接続されている。
【００１３】
埋め込みゲート電極２０６と素子分離領域２０２との間に位置する半導体基板２０１の主面２０１ａには、上面２０９ａが主面２０１ａと一致する第２の不純物拡散領域２０９（ソース／ドレイン領域）が配置されている。
第２の不純物拡散領域２０９の上面２０９ａには、キャパシタ２１５と電気的に接続されたコンタクトプラグ２１３が接続されている。
【００１４】
Ｊ１は、第１の不純物拡散領域２０８の上面２０８ａを基準としたときの埋め込みゲート電極２０６の上面２０６ａの深さ（以下、「深さＪ１」という）を示しており、Ｊ２は、第２の不純物拡散領域２０９の上面２０９ａを基準としたときの埋め込みゲート電極２０６の上面２０６ａの深さ（以下、「深さＪ２」という）を示している。
【００１５】
図１８を参照するに、半導体装置２２０は、埋め込みゲート電極２０６の上面２０６ａを、図１に示す埋め込みゲート電極２０６の上面２０６ａよりも下方に配置した以外は、図１７に示す半導体装置２００と同様に構成される。
Ｊ３は、第１の不純物拡散領域２０８の上面２０８ａを基準としたときの埋め込みゲート電極２０６の上面２０６ａの深さ（以下、「深さＪ３」という）を示しており、Ｊ４は、第２の不純物拡散領域２０９の上面２０９ａを基準としたときの埋め込みゲート電極２０６の上面２０６ａの深さ（以下、「深さＪ４」という）を示している。
【００１６】
図１７及び図１８を参照して説明したように、埋め込みゲート型ＭＩＳトランジスタでは、活性領域に形成された溝２０４の底部にゲート絶縁膜２０５を介して埋め込みゲート電極２０６が配置されている。
このため、埋め込みゲート電極２０６にオン電圧が加わった際、半導体基板２０１の深さ方向に見て、埋め込みゲート電極２０６の上面２０６ａと同じレベルから深い位置に反転層（チャネル）が形成されることになる。
【００１７】
すなわち、埋め込みゲート型ＭＩＳトランジスタのオン動作時には、半導体基板２０１の主面２０１ａのＳ／Ｄコンタクト部（第１及び第２の不純物拡散領域２０８，２０９の上面２０８ａ，２０９ａ）から埋め込みゲート電極２０６の上面２０６ａまでの半導体領域（半導体基板２０１の一部）を、キャリアがドリフトすることになる。
【００１８】
ここで、図１７の半導体装置２００のように、埋め込みゲート電極２０６の上面２０６ａからの深さＪ１，Ｊ２が浅い場合、キャリアのドリフト距離が短くなる。これにより、寄生抵抗成分が減少し、オン電流（Ｉｏｎ）が向上する。例えばＤＲＡＭの特性で見た場合、ビット線２１２の電位をキャパシタ２１５に書き込む時間（書き込み時間ｔＷＲ）が短くなることを意味する。
【００１９】
一方、図１７の半導体装置２００の構造では、コンタクトプラグと２１３と第２の不純物拡散領域２０９の上面２０９ａとが接触する接触面と、埋め込みゲート電極２０６の上面２０６ａとが接近することになる。
【００２０】
このように、コンタクトプラグと２１３と第２の不純物拡散領域２０９の上面２０９ａとが接触する接触面のような電界集中個所にチャネルが接近する（言い換えれば、深さＪ２が小さくなる）と、接合リークが増大する。例えば、ＤＲＡＭの特性で見た場合、選択トランジスタオフ時にキャパシタ２１５に蓄積された電荷が抜け易くなり、リフレッシュまでの時間（リフレッシュ時間ｔＲＥＦ）が短くなることを意味する。
【００２１】
これに対し、図１８に示す半導体装置２２０のように、埋め込みゲート電極２０６の上面２０６ａの深さＪ３，Ｊ４を深くした場合、図１７を参照して説明した現象とは逆の現象により、ｔＲＥＦ特性が向上し、ｔＷＲ特性が劣化することになる。
【００２２】
このように、埋め込みゲート電極構造とされたＤＲＡＭのメモリセルの選択トランジスタにおいて、埋め込みゲート電極２０６の深さを一律に変えた場合、ｔＲＥＦ特性とｔＷＲ特性とがトレードオフの関係にあることが、本発明者の検討により分かった。
【００２３】
以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。
【００２４】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る半導体装置のメモリセルアレイの概略構成を示す平面図であり、ゲート電極２５及びビット線３１の延在方向、第２の不純物拡散領域２１の位置、及びキャパシタ４６のレイアウトを説明するための平面図である。
図１では、第１の実施の形態の半導体装置１０の構成要素のうち、ゲート電極２５、ビット線３１、第２の不純物拡散領域２１、及びキャパシタ４６のみを図示する。図２は、図１に示す半導体装置のＡ−Ａ線方向の断面図である。
【００２５】
また、図１において、Ｘ方向はビット線３１の延在方向、Ｙ方向はＸ方向と直交するゲート電極２５の延在方向、Ｚ方向は活性領域１４の延在方向（長手方向）をそれぞれ示している。
さらに、図２では、図１に示す半導体装置１０を構成する構成要素と同一構成部分には、同一符号を付す。なお、第１の実施の形態では、半導体装置１０としてＤＲＡＭを例に挙げて説明する。
【００２６】
図１及び図２を参照して、第１の実施の形態の半導体装置１０（メモリセルアレイ）について説明する。なお、図１及び図２には、図示していないが、半導体装置１０は、メモリセル領域を囲むように配置された周辺回路領域（周辺回路用トランジスタ等を含む）を有する。
【００２７】
図２を参照するに、第１の実施の形態の半導体装置１０は、半導体基板１１と、素子分離領域１３と、溝１６と、第１の不純物拡散領域１７と、第２の不純物拡散領域２１と、ゲート絶縁膜２４と、ゲート電極２５（埋め込み型ゲート電極）と、選択トランジスタ２６と、ビットコン用層間絶縁膜２７と、ビットコンタクトプラグ２９と、ビット線３１（導体配線）と、キャップ絶縁膜３２と、ライナー膜３４と、容量コンタクト用層間絶縁膜３５と、コンタクト孔３７と、サイドウォール膜３８と、容量コンタクトプラグ４１と、容量コンタクトパッド４２と、窒化シリコン膜４４と、キャパシタ４６と、メモリセル５１と、容量プレート５２と、を有する。
【００２８】
半導体基板１１は、板状とされた基板であり、例えば、導電型がｐ型の単結晶シリコン基板を用いることができる。なお、第１の実施の形態では、半導体基板１１としてｐ型の単結晶シリコン基板を用いた場合を、一例に挙げて以下の説明をする。
【００２９】
素子分離領域１３は、半導体基板１１の主面１１ａ側に内設されており、図１に示すＹ方向に延在する部分と、図１に示すＺ方向に延在する部分と、を有する。これにより、素子分離領域１３は、Ｚ方向に延在する（言い換えれば、Ｚ方向を長手方向とする）複数の活性領域１４を区画している。
【００３０】
素子分離領域１３は、半導体基板１１に設けられた素子分離用溝と、該素子分離用溝を埋め込む絶縁膜（例えば、酸化シリコン膜（ＳｉＯ２膜）や窒化シリコン膜（ＳｉＮ膜）等）と、を有した構成とされている。
また、素子分離領域１３は、平坦な面とされ、かつ半導体基板１１の主面１１ａに対して面一とされた上面１３ａを有する。
【００３１】
図１及び図２を参照するに、溝１６は、Ｙ方向に延在するように半導体基板１１の主面１１ａ側に設けられている。溝１６は、Ｙ方向に配置された複数の活性領域１４に亘るように配置されている。
溝１６は、１つの活性領域１４に対して２つ配置されている。溝１６は、半導体基板１１の主面１１ａ側からを半導体基板１１の厚さ方向に半導体基板１１を掘り下げることで形成されている。
また、半導体基板１１の主面１１ａを基準としたときの溝１６の深さは、素子分離領域１３の深さよりも浅くなるように構成されている。
【００３２】
図２を参照するに、第１の不純物拡散領域１７は、ソース／ドレイン領域として機能する領域であり、溝１６の一方の側方に位置する半導体基板１１である第１の側方部１６Ａにおいて半導体基板１１の主面１１ａ側に設けられている。
第１の不純物拡散領域１７は、ビットコンタクトプラグ２９（第１の導電体）と電気的に接続された、半導体基板１１とは逆導電型（第１の実施の形態の場合、ｎ型）の半導体領域により構成されている。
第１の不純物拡散領域１７は、２つの溝１６の間に位置する半導体基板１１に配置されている。
なお、第１の実施の形態の場合、溝１６の第１の側方部１６Ａとは、半導体基板１１のうち、活性領域１４に配置された２つの溝１６間に位置する部分のことをいう。
【００３３】
第１の不純物拡散領域１７は、半導体基板１１の主面１１ａと一致する上面１７ａと、ビットコン用層間絶縁膜２７から露出された側壁面１７ｂと、を有する。第１の不純物拡散領域１７の上面１７ａ及び側壁面１７ｂは、ビットコンタクトプラグ２９と接触している。
これにより、第１の不純物拡散領域１７の上面１７ａとビットコンタクトプラグ２９との間に、第１のコンタクト部１８Ａ（ビットコンタクト）が形成され、第１の不純物拡散領域１７の側壁面１７ｂとビットコンタクトプラグ２９との間に、第２のコンタクト部１８Ｂ（ビットコンタクト）が形成される。
【００３４】
第２の不純物拡散領域２１は、ソース／ドレイン領域として機能する領域であり、溝１６の他方の側方に位置する半導体基板１１である第２の側方部１６Ｂおいて半導体基板１１の主面１１ａ側に設けられている。
第２の不純物拡散領域２１は、容量コンタクトプラグ４１（第２の導電体）と電気的に接続された、半導体基板１１と逆導電型（第１の実施の形態の場合、ｎ型）の半導体領域により構成されている。
第２の不純物拡散領域２１は、素子分離領域１３のうち、Ｙ方向に延在する部分と溝１６との間に位置する半導体基板１１に配置されている。
【００３５】
なお、第１の実施の形態の場合、溝１６の第２の側方部１６Ｂとは、半導体基板１１のうち、活性領域１４に配置され、かつＹ方向に延在する素子分離領域１３と溝１６との間に位置する部分のことをいう。
【００３６】
第２の不純物拡散領域２１は、半導体基板１１の主面１１ａと一致する上面２１ａを有する。第２の不純物拡散領域２１の上面２１ａは、第１の不純物拡散領域１７の上面１７ａを通過する平面内に配置されている。つまり、第２の不純物拡散領域２１の上面２１ａは、第１の不純物拡散領域１７の上面１７ａと同じ高さに配置されている。
言い換えれば、第１の不純物拡散領域１７の上面１７ａ（第１の側方部１６Ａの半導体基板１１の主面１１ａ）と第２の不純物拡散領域２１の上面２１ａ（第２の側方部１６Ｂの半導体基板１１の主面１１ａ）とが同一平面内に配置されている。
【００３７】
第２の不純物拡散領域２１の上面２１ａは、キャパシタ４６と電気的に接続された容量コンタクトプラグ４１と接触している。これにより、第２の不純物拡散領域２１の上面２１ａと容量コンタクトプラグ４１との間に、第３のコンタクト部２２（容量コンタクト）が形成される。
【００３８】
ゲート絶縁膜２４は、溝１６の内面のうち、ゲート電極２５の形成領域に対応する部分を覆うように設けられている。ゲート絶縁膜２４としては、例えば、酸化シリコン膜（ＳｉＯ２膜）を用いることができる。
【００３９】
ゲート電極２５は、溝１６内にゲート絶縁膜を介して配置されている。ゲート電極２５は、高さの異なる上面２５ａ，２５ｂを有しており、ゲート電極２５の上面２５ａ，２５ｂ側には段差が設けられている。
ゲート電極２５の上面２５ａは、溝１６の第１の側方部１６Ａの上部に近い側（ビットコンタクト側）に配置されており、ゲート電極２５の上面２５ｂは、溝１６の第２の側方部１６Ｂの上部に近い側（容量コンタクト側）に配置されている。
ゲート電極２５は、複数の選択トランジスタ２６（電界効果トランジスタ）間で共有されている。
【００４０】
第２の不純物拡散領域２１の上面２１ａ（半導体基板１１の主面１１ａ）を基準としたときのゲート電極２５の上面２５ｂの深さＤ２は、第１の不純物拡散領域１７の上面１７ａ（半導体基板１１の主面１１ａ）を基準としたときのゲート電極２５の上面２５ａの深さＤ１よりも深くなるように構成されている。
このように、埋め込みゲート電極型の電界効果トランジスタにおいて、ソース領域とドレイン領域とでコンタクトプラグと基板との接触面からチャネル領域までの距離を非対称とすることができるので、トランジスタ特性の自由度を向上させることができる。
【００４１】
より具体的には、第３のコンタクト部２２（コンタクト接触界面）がチャネルから離れることで、第３のコンタクト部２２側では電界集中による接合リークが低減される。一方、第１及び第２のコンタクト部１８Ａ，１８Ｂ（コンタクト接触界面）がチャネルに近付くことで、第１及び第２のコンタクト部１８Ａ，１８Ｂ側ではトランジスタオン動作時の寄生抵抗が低減される。
【００４２】
例えば、このようなトランジスタをＤＲＡＭのメモリセル５１の選択トランジスタに用いた場合、キャパシタ４６のデータ保持特性を劣化させることなく、選択トランジスタ２６のオン電流（Ｉｏｎ）を向上させることが可能となる。これにより、ｔＲＥＦ特性を維持しつつ、ｔＷＲ特性を向上させることができる（トランジスタ特性の制御の自由度を向上させることができる）。
【００４３】
図１を参照するに、ゲート電極２５は、Ｙ方向延在している。また、後述する図７Ａに示すように、Ｚ方向を長手方向とする活性領域１４は、Ｙ方向に対して複数配置されており、１本のゲート電極２５は、Ｙ方向に対して複数配置された活性領域１４を通過している。これにより、ゲート電極２５は、複数の選択トランジスタ２６で共有されている。
【００４４】
選択トランジスタ２６は、電界効果トランジスタであり、溝１６、ゲート絶縁膜２４、ゲート電極２５、第１の不純物拡散領域１７、及び第２の不純物拡散領域２１を有した構成とされている。選択トランジスタ２６は、複数設けられている。選択トランジスタ２６は、１つの活性領域１４に対して、２つ設けられている。
【００４５】
ビットコン用層間絶縁膜２７は、ゲート絶縁膜２４及びゲート電極２５が配置された溝１６を埋め込むように、素子分離領域１３の上面１３ａ、及び第２の不純物拡散領域２１の上面２１ａの一部に設けられている。
ビットコン用層間絶縁膜２７のうち、溝１６内に配置された部分は、埋め込み絶縁膜として機能しており、段差が設けられたゲート電極２５の上面２５ａ,２５ｂを覆っている。
【００４６】
ビットコン用層間絶縁膜２７は、ビットコン開口部２７Ａを有する。ビットコン開口部２７Ａは、第１のコンタクト部１８Ａが形成される第１の不純物拡散領域１７の上面１７ａと、第２のコンタクト部１８Ｂが形成される第１の不純物拡散領域１７の側壁面１７ｂと、を露出している。
【００４７】
ビットコンタクトプラグ２９（第１の導電体）は、ビットコン開口部２７Ａを埋め込むように設けられている。これにより、ビットコンタクトプラグ２９は、第１の不純物拡散領域１７の上面１７ａ及び側壁面１７ｂと接触している。
ビットコンタクトプラグ２９は、溝１６の第１の側方部１６Ａの上部に位置する第１の不純物拡散領域１７の上面１７ａ（半導体基板１１の主面１１ａ）と接触するように配置されている。ビットコンタクトプラグ２９は、ビット線３１と電気的に接続されている。
【００４８】
ビットコンタクトプラグ２９は、半導体基板１１の導電型（第１の実施の形態の場合、ｐ型）とは逆の導電型（第１の実施の形態の場合、ｎ型）の不純物が導入された多結晶シリコン膜（ドープドポリシリコン膜）を主体とする導電体である。
【００４９】
ビット線３１（導体配線）は、ビットコンタクトプラグ２９上及びビットコン用層間絶縁膜２７上に設けられており、ビットコンタクトプラグ２９と一体に構成されている。
ビット線３１は、ビットコンタクトプラグ２９と電気的に接続され、複数の選択トランジスタ２６（電界効果トランジスタ）間で共有されている。
図１に示すように、ビット線３１は、Ｘ方向に延在しており、Ｙ方向に対して所定の間隔で複数配置されている。ビット線３１は、ゲート電極２５に対して直交している。
【００５０】
図２を参照するに、キャップ絶縁膜３２は、ビット線３１の上面を覆うように設けられている。キャップ絶縁膜３２は、ビット線３１の上面を保護する機能を有すると共に、ビット線３１となる導電膜を異方性エッチングで加工する際のエッチングマスクとして機能する。キャップ絶縁膜３２としては、窒化シリコン膜（ＳｉＮ膜）を用いることができる。
【００５１】
ライナー膜３４は、ビット線３１の側壁と、キャップ絶縁膜３２の上面及び側壁と、素子分離領域１３の上面１３ａ及び第２の不純物拡散領域２１の上面２１ａに配置されたビットコン用層間絶縁膜２７の上面と、を覆うように設けられている。
ライナー膜３４のうち、ビット線３１の側壁に設けられた部分は、ビット線３１の側壁を保護する機能を有する。ライナー膜３４としては、窒化シリコン膜（ＳｉＮ膜）を用いることができる。
【００５２】
容量コンタクト用層間絶縁膜３５は、素子分離領域１３及び第２の不純物拡散領域２１の上方に配置されたライナー膜３４の上面を覆うように設けられている。容量コンタクト用層間絶縁膜３５の上面３５ａは、平坦な面とされており、キャップ絶縁膜３２上に配置されたライナー膜３４の上面３４ａに対して面一とされている。
容量コンタクト用層間絶縁膜３５は、例えば、塗布系絶縁膜（ポリシラザン等の材料で構成された絶縁膜）を用いることができる。
【００５３】
コンタクト孔３７は、第２の不純物拡散領域２１上に積層されたビットコン用層間絶縁膜２７、ライナー膜３４、及び容量コンタクト用層間絶縁膜３５を貫通するように設けられている。コンタクト孔３７は、第２の不純物拡散領域２１の上面２１ａと、ビット線３２の側壁及びキャップ絶縁膜３２の側壁に設けられたライナー膜３４と、を露出している。
【００５４】
サイドウォール膜３８は、コンタクト孔３７の側壁（具体的には、コンタクト孔３７が露出するライナー膜３４の表面、ビットコン用層間絶縁膜２７の側壁、ライナー膜３４の側壁、及び容量コンタクト用層間絶縁膜３５の側壁）を覆うように設けられている。
【００５５】
容量コンタクトプラグ４１は、サイドウォール膜３８を介して、コンタクト孔３７を埋め込むように配置されている。これにより、容量コンタクトプラグ４１の下端は、第２の不純物拡散領域２１の上面２１ａと接触している。
容量コンタクトプラグ４１の上面４１ａは、容量コンタクト用層間絶縁膜３５の上面３５ａに対して面一とされている。
【００５６】
容量コンタクトプラグ４１（第２の導電体）は、溝１６の第２の側方部１６Ｂの上部に位置する第２の不純物拡散領域２１の上面２１ａ（半導体基板１１の主面１１ａ）と接触するように配置されている。
容量コンタクトプラグ４１は、容量コンタクトパッド４２を介して、キャパシタ４６と電気的に接続されている。
【００５７】
容量コンタクトプラグ４１は、半導体基板１１の導電型（第１の実施の形態の場合、ｐ型）とは逆の導電型（第１の実施の形態の場合、ｎ型）の不純物が導入された多結晶シリコン膜（ドープドポリシリコン膜）を主体とする導電体である。
【００５８】
容量コンタクトパッド４２は、円形とされており、少なくとも容量コンタクトプラグ４１の上面４１ａの一部と接触するように、ライナー膜３４の上面３４ａ或いは容量コンタクト用層間絶縁膜３５の上面３５ａに配置されている。
容量コンタクトパッド４２は、各容量コンタクトプラグ４１に対してそれぞれ１つ設けられている。
【００５９】
窒化シリコン膜４４は、容量コンタクトパッド４２の外周部を囲むように、ライナー膜３４の上面３４ａ、容量コンタクト用層間絶縁膜３５の上面３５ａ、及び容量コンタクトプラグ４１の上面４１ａに設けられている。
【００６０】
キャパシタ４６は、容量コンタクトパッド４２に対してそれぞれ１つ設けられている。キャパシタ４６は、容量コンタクトプラグ４１と電気的に接続され、個々の選択トランジスタ２６（電界効果トランジスタ）が個別に有する。
１つのキャパシタ４６は、１つの下部電極４７と、複数の下部電極４７に対して共通の容量絶縁膜４８と、複数の下部電極４７に対して共通の電極である上部電極４９と、を有する。
【００６１】
下部電極４７は、王冠形状とされており、容量コンタクトパッド４２上に配置されている。下部電極４７は、容量コンタクトパッド４２を介して、第２の不純物拡散領域２１と電気的に接続されている。
【００６２】
容量絶縁膜４８は、窒化シリコン膜４４から露出された複数の下部電極４７の表面、及び窒化シリコン膜４４の上面を覆うように設けられている。
上部電極４９は、容量絶縁膜４８の表面を覆うように設けられている。
【００６３】
図１及び図２を参照するに、メモリセル５１は、１つの選択トランジスタ２６と、１つのキャパシタ４６と、により構成されている。メモリセル５１は、メモリセル領域に複数  設けられている。
【００６４】
図２を参照するに、容量プレート５２は、容量絶縁膜４８及び上部電極４９が形成された下部電極４７の内部、及び下部電極４７間に形成された隙間を埋め込むように設けられている。容量プレート５２の上面５２ａは、上部電極４９よりも上方に配置されており、かつ平坦な面とされている。
【００６５】
なお、図２には、図示していないが、容量プレート５２の上面５２ａに配置された層間絶縁膜（図示せず）、該層間絶縁膜に内設され、かつ上部電極４９と接続されたコンタクトプラグ（図示せず）、該層間絶縁膜上に配置され、かつ該コンタクトプラグと接続された配線（図示せず）等を設けて、半導体装置１０を構成してもよい。
【００６６】
第１の実施の形態の半導体装置によれば、第１の不純物拡散領域１７の上面１７ａ（第１の側方部１６Ａの半導体基板１１の主面１１ａ）と第２の不純物拡散領域２１の上面２１ａ（第２の側方部１６Ｂの半導体基板１１の主面１１ａ）とを同一平面内に配置すると共に、第２の不純物拡散領域２１の上面２１ａを基準としたときのゲート電極２５の上面２５ｂの深さＤ２を、第１の不純物拡散領域１７の上面１７ａを基準としたときのゲート電極２５の上面２５ａの深さＤ１よりも深くなるように構成することにより、容量コンタクト側では第３のコンタクト部２２（コンタクト接触界面）がチャネルから離れることで、電界集中による接合リークが低減されると共に、ビットコンタクト側では第１及び第２のコンタクト部１８Ａ，１８Ｂ（コンタクト接触界面）がチャネルに近付くことで、トランジスタオン動作時の寄生抵抗が低減される。
【００６７】
言い換えれば、キャパシタ４６のデータ保持特性を劣化させることなく、トランジスタのオン電流（Ｉｏｎ）を向上させることが可能となる。つまり、トレードオフの関係にある特性の向上を両立可能となる。
【００６８】
すなわち、第１の実施の形態で説明した構造とされたゲート電極２５をＤＲＡＭの選択トランジスタに適用することで、接合リークによるキャパシタ蓄積電荷のリークが懸念される容量コンタクト側ではゲート電極２５の上面２５ｂの深さＤ２を深くすることでｔＲＥＦ特性を維持しつつ、電荷のリークが問題とならないビットコンタクト側ではゲート電極２５の上面２５ａの深さＤ１を浅くすることでｔＷＲ特性を向上させることができる。
【００６９】
次に、図３〜図１２を参照して、第１の実施の形態に係る半導体装置１０の製造方法について説明する。
【００７０】
始めに、図３Ａ〜図３Ｄに示す工程では、半導体基板１１として導電型がｐ型の単結晶シリコン基板を準備する。次いで、公知の手法（例えば、ＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）法）により、Ｙ方向に延在する部分と、Ｚ方向に延在する部分と、を有し、かつ上面１３ａが半導体基板１１の主面１１ａに対して面一とされた素子分離領域１３を形成する。これにより、Ｚ方向を長手方向とする複数の活性領域１４が区画される。
【００７１】
具体的には、素子分離領域１３は、半導体基板１１の主面１１ａをエッチングすることで素子分離用溝を形成し、その後、該素子分離用溝を絶縁膜（例えば、酸化シリコン膜（ＳｉＯ２膜）や窒化シリコン膜（ＳｉＮ膜）等）で埋め込むことで形成する。
【００７２】
次いで、半導体基板１１の主面１１ａ（活性領域１４）に、半導体基板１１の導電型（第１の実施の形態の場合、ｐ型）とは逆の導電型（この場合、ｎ型）の不純物をイオン注入することで、複数の活性領域１４に低濃度不純物拡散領域５６を形成する。
【００７３】
このときのドーズ量は、例えば、１×１０１７〜５×１０１８／ｃｍ３とすることができる。また、低濃度不純物拡散領域５６の深さＤ３及び濃度は、目的に応じて適宜選択することができる。
低濃度不純物拡散領域５６は、後述する図４Ａ〜図４Ｄに示す工程において、３つに分離されることで、１つの活性領域１４において、１つの第１の不純物拡散領域１７と、２つの第２の不純物拡散領域２１となる領域である。
【００７４】
次いで、図４Ａ〜図４Ｄに示す工程では、半導体基板１１の主面１１ａ上に、Ｙ方向に延在する開口溝５７Ａを有したエッチングマスク５７を形成する。
具体的には、半導体基板１１の主面１１ａ上に、エッチングマスク５７の母材となる窒化シリコン膜（ＳｉＮ膜）を成膜し、次いで、フォトリソグラフィ技術及びドライエッチング技術により、開口溝５７Ａを加工することで、エッチングマスク５７を形成する。
【００７５】
このとき、開口溝５７Ａは、図３Ａに示すＹ方向に配置された複数の活性領域１４（低濃度不純物拡散領域５６）を露出するように形成する。また、開口溝５７Ａは、１つの活性領域１４に対して２つ形成する。
【００７６】
次いで、エッチングマスク５７を介した異方性ドライエッチングにより、開口溝５７Ａに露出された半導体基板１１の主面１１ａを厚さ方向に掘り下げることで溝１６を形成する。
このとき、半導体基板１１の主面１１ａを基準としたときの溝１６の深さが、素子分離領域１３の深さよりも浅くなるように溝１６を形成する。
【００７７】
また、１つの活性領域１４（図３Ａ参照）には、２つの溝１６が形成され、２つの溝１６により１つの低濃度不純物拡散領域５６（図３Ａ参照）が３つに分離される。
これにより、溝１６の第１の側方部１６Ａの上部に位置する半導体基板１１の主面１１ａに、低濃度不純物拡散領域５６よりなる第１の不純物拡散領域１７が形成されると共に、溝１６の第２の側方部１６Ｂの上部に位置する半導体基板１１の主面１１ａに、低濃度不純物拡散領域５６よりなる第２の不純物拡散領域２１が形成される。
【００７８】
言い換えれば、２つの溝１６間に位置する半導体基板１１の主面１１ａに第１の不純物拡散領域１７が形成され、溝１６と素子分離領域１３との間に第２の不純物拡散領域２１が形成される。
第１及び第２の不純物拡散領域１７，２１の上面１７ａ，２１ａは、同一平面内に配置されると共に、半導体基板１１の主面１１ａと一致している。第１及び第２の不純物拡散領域１７，２１は、ソース／ドレイン領域として機能する領域である。
【００７９】
次いで、溝１６の内面のうち、図２に示すゲート電極２５の形成領域に対応する部分にゲート絶縁膜２４を形成する。
【００８０】
次いで、ゲート絶縁膜２４を介して溝１６内に、溝１６及び開口溝５７Ａを埋め込む厚さとされた導電膜５９（ゲート電極２５の母材）を成膜する。
その後、導電膜５９をエッチバックすることで、半導体基板１１の主面１１ａ（第１及び第２の不純物拡散領域１７，２１の上面１７ａ，２１ａ）よりも下方の位置に導電膜５９の平坦な上面５９ａを配置する。
【００８１】
このとき、第１の不純物拡散領域１７の上面１７ａを基準としたときの導電膜５９の上面５９ａの深さＤ１と、第２の不純物拡散領域２１の上面２１ａを基準としたときの導電膜５９の上面５９ａの深さＤ４とが等しくなるように、上記エッチバックを行う。
【００８２】
また、エッチングマスク５７の上面５７ａよりも下方の位置に導電膜５９の上面５９ａを配置することにより、エッチングマスク５７の上面５７ａと導電膜５９の上面５９ａとの間に、Ｙ方向に延在し、かつ上面５９ａを底面とする溝部６０が形成される。
この溝部６０は、導電膜５９の上面５９ａが第１及び第２の不純物拡散領域１７，２１の上面１７ａ，２１ａよりも下方に配置されることで、第１及び第２の不純物拡散領域１７，２１の側面（第１の側方部１６Ａの上部の側壁及び第２の側方部１６Ｂの上部の側壁）の一部を露出している。
【００８３】
次いで、開口溝５７Ａを埋め込まない厚さで、エッチングマスク５７の表面、及び溝部６０の内面（導電膜５９の平坦な上面５９ａも含む）を覆う保護膜６１を形成する。これにより、溝部６０に露出された第１及び第２の不純物拡散領域１７，２１の側面の一部が、保護膜６１で覆われる。保護膜６１は、具体的には、例えば、窒化シリコン膜を成膜することで形成する。
【００８４】
次いで、開口溝５７Ａを埋め込まない厚さで、保護膜６１の表面６１ａにアモルファスカーボン膜６２を積層形成する。これにより、溝部６０の内面は、保護膜６１を介して、アモルファスカーボン膜６２で覆われる。
【００８５】
次いで、図５Ａ〜図５Ｄに示す工程では、アモルファスカーボン膜６２上に、２つの溝部６０のうち、一方の溝部６０（図５Ｂにおいて、左側に位置する溝部６０）を露出する開口溝６５Ａを有したフォトレジスト膜６５を形成する。
このとき、開口溝６５Ａは、溝部６０の幅よりも広くなるように形成する。これにより、溝部６０の内面に形成されたアモルファスカーボン膜６２、及び溝部６０の上端の両側に配置され、かつエッチングマスク５７の上方に形成されたアモルファスカーボン膜６２が、フォトレジスト膜６５から露出される。
【００８６】
次いで、斜めイオン注入法により、図４Ｂに示す注入領域Ｆに対応するアモルファスカーボン膜６２に選択的に不純物イオン（例えば、ＢＦ２）を注入することで、図５Ｂに示すように、アモルファスカーボン膜６２を改質させる。
【００８７】
上記注入領域Ｆに対応するアモルファスカーボン膜６２は、溝１６の第１の側方部１６Ａ側に位置する溝部６０の一方の側壁に形成されたアモルファスカーボン膜６２と、エッチングマスク５７の上方に形成され、かつ溝部６０の一方の側壁側に配置されたアモルファスカーボン膜６２と、導電膜５９の上面５９ａの上方に形成され、かつ溝部６０の一方の側壁側に配置されたアモルファスカーボン膜６２と、で構成されている。
以下、注入領域Ｆで囲まれ、かつ改質されたアモルファスカーボン膜６２を改質アモルファスカーボン膜６２−１という。
【００８８】
図５Ａ〜図５Ｄに示す工程で行う斜めイオン注入時の注入角度θ１（半導体基板１１の主面１１ａに対して直交する平面Ｇと不純物イオンの注入方向とが成す角度）は、溝部６０の深さ及び幅、フォトレジスト膜６５の厚さ、開口溝６５Ａの幅等により適宜選択することができる。
【００８９】
次いで、図６Ａ〜図６Ｄに示す工程では、図５Ａ〜図５Ｄに示すフォトレジスト膜６５を除去する。次いで、アモルファスカーボン膜６２上に、活性領域１４に形成された２つの溝部６０のうち、他方の溝部６０（図６Ｂにおいて、右側に位置する溝部６０）を露出する開口溝６７Ａを有したフォトレジスト膜６７を形成する。
【００９０】
このとき、開口溝６７Ａは、溝部６０の幅よりも広くなるように形成する。これにより、溝部６０の内面に形成されたアモルファスカーボン膜６２、及び溝部６０の上端の両側に配置され、かつエッチングマスク５７の上方に形成されたアモルファスカーボン膜６２が、フォトレジスト膜６７から露出される。
【００９１】
次いで、斜めイオン注入法により、図６Ｂに示す注入領域Ｋに対応するアモルファスカーボン膜６２に選択的に不純物イオン（例えば、ＢＦ２）を注入することで、図６Ｂに示すように、アモルファスカーボン膜６２を改質させる。
【００９２】
上記注入領域Ｋに対応するアモルファスカーボン膜６２は、溝１６の第１の側方部１６Ａ側に位置する溝部６０の一方の側壁に形成されたアモルファスカーボン膜６２と、エッチングマスク５７の上方に形成され、かつ溝部６０の一方の側壁側に配置されたアモルファスカーボン膜６２と、導電膜５９の上面５９ａの上方に形成され、かつ溝部６０の一方の側壁側に配置されたアモルファスカーボン膜６２と、で構成されている。
以下、注入領域Ｋで囲まれ、かつ改質されたアモルファスカーボン膜６２を改質アモルファスカーボン膜６２−２という。
【００９３】
図６Ａ〜図６Ｄに示す工程で行う斜めイオン注入時の注入角度θ２（半導体基板１１の主面１１ａに対して直交する平面Ｇと不純物イオンの注入方向とが成す角度）は、溝部６０の深さ及び幅、フォトレジスト膜６７の厚さ、開口溝６７Ａの幅等により適宜選択することができる。
【００９４】
次いで、図７Ａ〜図７Ｄに示す工程では、図６Ａ〜図６Ｄに示すフォトレジスト膜６７を除去する。これにより、図６Ｂ〜図６Ｄに示す改質されていないアモルファスカーボン膜６２（未改質アモルファスカーボン膜）が露出される。
【００９５】
以上のようにして形成した改質アモルファスカーボン膜６２−１，６２−２と、未改質アモルファスカーボン膜６２とでは、特定のエッチングに対して選択性を有することが分かっている。
【００９６】
そこで、続く工程では、改質されていないアモルファスカーボン膜６２（図６Ａ〜図６Ｄ参照）を選択的に除去可能なエッチング液を用いたウエットエッチングにより、改質されていないアモルファスカーボン膜６２のみを選択除去することで、改質アモルファスカーボン膜６２−１，６２−２を残存させる。
例えば、ヒドラジンを含むエッチング液、或いはＮＨ４ＯＨ及びＨ２Ｏ２を含むエッチング液等を用いることで、改質アモルファスカーボン６２−１，６２−２に対して選択的に未改質アモルファスカーボン膜６２を除去できる。これにより、改質されていないアモルファスカーボン膜６２に覆われていた保護膜６１の表面６１ａが露出される。
【００９７】
次いで、図８Ａ〜図８Ｄに示す工程では、改質アモルファスカーボン膜６２−１，６２−２をマスクとする異方性ドライエッチングにより、保護膜６１のうち、改質アモルファスカーボン膜６２−１，６２−２に覆われていない部分を除去する。
これにより、エッチングマスク５７の上面５７ａ、及び図７Ｂに示す第２の側方部１６Ｂ側に位置する溝６０の側壁、及び図７Ｂに示す溝１６の第２の側方部１６Ｂ側に位置する導電膜５９の上面５９ａを露出させる。
【００９８】
次いで、エッチングマスク５７及び改質アモルファスカーボン膜６２−１，６２−２をマスクとする異方性ドライエッチングにより、図７Ｂに示す溝１６の第２の側方部１６Ｂ側に位置する導電膜５９の上面５９ａ側をエッチングすることで、エッチングされた導電膜５９の上面（ゲート電極２５の上面２５ｂ）を半導体基板１１の主面１１ａから深さＤ２の位置に配置する。
【００９９】
これにより、溝１６内に、半導体基板１１の主面１１ａから第１の側方部１６Ａに近い側の上面２５ａまでの深さＤ１よりも、半導体基板１１の主面１１ａから第２の側方部１６Ｂに近い側の上面２５ｂの深さＤ２が深く、上面２５ａ，２５ｂ側に段差を有し、かつ導電膜５９よりなるゲート電極２５が形成される。
【０１００】
次いで、図９Ａ〜図９Ｄに示す工程では、上記段差を形成後、公知の手法により、図８Ａ及び図８Ｂに示す改質アモルファスカーボン膜６２−１，６２−２を除去する。これにより、図８Ｂに示す保護膜６１の表面６１ａが露出される。
【０１０１】
次いで、公知の手法により、窒化シリコン膜（ＳｉＮ膜）よりなる保護膜６１及びエッチングマスク５７を除去することで、第１の不純物拡散領域１７の上面１７ａ、第２の不純物拡散領域２１の上面２１ａ、素子分離領域１３の上面１３ａ、及びゲート電極２５の上面２５ａ，２５ｂを露出させる。
このように、エッチングマスク５７及び保護膜６１を構成する膜として窒化シリコン膜（ＳｉＮ膜）を用いることで、エッチングマスク５７及び保護膜６１を一括して除去することが可能となるので、半導体装置１０の製造工程を簡略化することができる。
【０１０２】
また、この段階において、溝１６、ゲート絶縁膜２４、ゲート電極２５、第１の不純物拡散領域１７、及び第２の不純物拡散領域２１を有した選択トランジスタ２６（電界効果トランジスタ）が形成される。選択トランジスタ２６は、１つの活性領域１４に対して、２つ形成される
【０１０３】
次いで、第１の不純物拡散領域１７の上面１７ａ、第２の不純物拡散領域２１の上面２１ａ、素子分離領域１３の上面１３ａ、及びゲート電極２５の上面２５ａ，２５ｂを覆うと共に、ゲート電極２５が形成された溝１６を埋め込み、かつ上面２７ａが平坦な面とされたビットコン用層間絶縁膜２７を形成する。
【０１０４】
具体的には、ビットコン用層間絶縁膜２７は、例えば、以下の方法で形成することができる。始めに、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、溝１６を埋め込まない厚さで窒化シリコン膜（ＳｉＮ膜）を成膜する。
次いで、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、該窒化シリコン膜（ＳｉＮ膜）の表面に、溝１６を埋め込む厚さで酸化シリコン膜（ＳｉＯ２膜）を成膜する。
【０１０５】
その後、ＣＭＰ法により、該酸化シリコン膜（ＳｉＯ２膜）の表面側を研磨することで、平坦な上面２７ａを有し、かつ窒化シリコン膜（ＳｉＮ膜）及び酸化シリコン膜（ＳｉＯ２膜）よりなるビットコン用層間絶縁膜２７を形成する。
【０１０６】
次いで、図１０Ａ〜図１０Ｄに示す工程では、公知のフォトリソグラフィ技術及び異方性ドライエッチング技術を用いて、ビットコン用層間絶縁膜２７の一部をエッチングすることで、第１の不純物活性領域１７の上面１７ａ及び側壁面１７ｂの上部を露出するビットコン開口部２７Ａを形成する。
【０１０７】
次いで、公知の手法により、ビットコンタクトプラグ２９及びビット線３１の母材となる導電膜と、キャップ絶縁膜３２の母材となる絶縁膜（例えば、窒化シリコン膜（ＳｉＮ膜）と、を順次積層形成する。
その後、フォトリソグラフィ技術及び異方性ドライエッチング技術により、該導電膜及び該絶縁膜をエッチングしてパターニングすることで、ビットビットコン開口部２７Ａを埋め込むビットコンタクトプラグ２９、Ｘ方向に延在するビット線３１、及びビット線３１の上面を覆うキャップ絶縁膜３２を一括形成する。
【０１０８】
コンタクトプラグ２９は、ビットコン開口部２７Ａを埋め込むことで、第１の不純物活性領域１７の上面１７ａ、及び第１の不純物活性領域１７の側壁面１７ｂの上部と接触する。
これにより、第１の不純物活性領域１７の上面１７ａとビットコンタクトプラグ２９との境界には、第１のコンタクト部１８Ａが形成され、第１の不純物活性領域１７の側壁面１７ｂの上部とビットコンタクトプラグ２９との境界には、第２のコンタクト部１８Ｂが形成される。
【０１０９】
また、ビットコンタクトプラグ２９の母材となる導電膜を成膜する際には、例えば、半導体基板１１の導電型（第１の実施の形態の場合、ｐ型）とは逆の導電型（第１の実施の形態の場合、ｎ型）の不純物が導入された多結晶シリコン膜（ドープドポリシリコン膜）を主体とする膜を成膜する。
【０１１０】
次いで、公知の手法により、ビット線３１の側壁と、キャップ絶縁膜３２の上面及び側壁と、素子分離領域１３の上面１３ａ及び第２の不純物拡散領域２１の上面２１ａに配置されたビットコン用層間絶縁膜２７の上面２７ａと、を覆うライナー膜３４を形成する。
このとき、ライナー膜３４は、ビット線３１間に形成された空間を埋め込まない厚さで形成する。
具体的には、ＡＬＤ法により、窒化シリコン膜（ＳｉＮ膜）を成膜することで、該窒化シリコン膜（ＳｉＮ膜）よりなるライナー膜３４を形成する。
【０１１１】
次いで、公知の手法により、ビット線３１及びキャップ絶縁膜３２よりなる積層体間に位置する溝を埋め込み、かつ上面３５ａが平坦な面とされた容量コンタクト用層間絶縁膜３５を形成する。
このとき、上面３５ａがキャップ絶縁膜３２上に形成されたライナー膜３４の上面３４ａに対して面一となるように、容量コンタクト用層間絶縁膜３５を形成する。
容量コンタクト用層間絶縁膜３５の母材としては、例えば、スピンナ法により形成された塗布系絶縁膜（ポリシラザン等の材料で構成された絶縁膜）を用いることができる。
【０１１２】
次いで、公知の手法により、ライナー膜３４の上面３４ａ、及び容量コンタクト用層間絶縁膜３５の上面３５ａを覆うマスク形成用絶縁膜７１（酸化シリコン膜（ＳｉＯ２膜））を形成する。
【０１１３】
マスク形成用絶縁膜７１は、容量コンタクト用層間絶縁膜３５をエッチングする際のエッチング用マスクとして機能する膜である。
そのため、マスク形成用絶縁膜７１の母材となる絶縁膜としては、ライナー膜３４とは異なる膜であり、かつ容量コンタクト用層間絶縁膜３５よりもエッチング速度の遅い膜が好ましい。
【０１１４】
次いで、図１１Ａ〜図１１Ｄに示す工程では、公知のフォトリソグラフィ技術及び異方性ドライエッチング技術により、図１０Ｂ〜図１０Ｄに示すマスク形成用絶縁膜７１をパターニングしてＹ方向に延在する溝状開口部（図示せず）を形成する。
【０１１５】
次いで、パターニングされたマスク形成用絶縁膜７１を用いたＳＡＣ（Ｓｅｌｆ Ａｌｉｇｎ Ｃｏｎｔａｃｔ）法により、第２の不純物拡散領域２１上に積層されたビットコン用層間絶縁膜２７、ライナー膜３４、及び容量コンタクト用層間絶縁膜３５を貫通し、かつ第２の不純物拡散領域２１の上面２１ａを露出するコンタクト孔３７を形成する。
【０１１６】
次いで、公知の手法により、コンタクト孔３７の側壁（具体的には、コンタクト孔３７が露出するライナー膜３４の表面、ビットコン用層間絶縁膜２７の側壁、ライナー膜３４の側壁、及び容量コンタクト用層間絶縁膜３５の側壁）を覆うサイドウォール膜３８を形成する。
【０１１７】
具体的には、サイドウォール膜３８は、サイドウォール膜３８の母材となる膜として窒化シリコン膜（ＳｉＮ膜）を成膜し、その後、該窒化シリコン膜（ＳｉＮ膜）をエッチバックすることで形成する。
この段階において、第２の不純物拡散領域２１の上面２１ａは、サイドウォール膜３８から露出されている。
【０１１８】
次いで、公知の手法により、サイドウォール膜３８を介して、コンタクト孔３７を導電膜（図示せず）で埋め込む。該導電膜（容量コンタクトプラグ４１の母材となる導電膜）としては、例えば、半導体基板１１の導電型（第１の実施の形態の場合、ｐ型）とは逆の導電型（第１の実施の形態の場合、ｎ型）の不純物が導入された多結晶シリコン膜（ドープドポリシリコン膜）を主体とする導電膜を用いることができるが、高濃度に不純物がドープされたドープドポリシリコン膜、金属膜、シリサイド膜、及びこれらの積層膜を用いてもよい。
【０１１９】
次いで、ＣＭＰ処理により、容量コンタクト用層間絶縁膜３５の上面３５ａよりも上方に形成された余分な導電膜を除去することで、容量コンタクト用層間絶縁膜３５の上面３５ａに対して面一とされた上面４１ａを有する容量コンタクトプラグ４１を形成する。
容量コンタクトプラグ４１は、コンタクト孔３７を埋め込むことで、第２の不純物拡散領域２１の上面２１ａと接触する。
【０１２０】
次いで、公知の手法により、ライナー膜３４の上面３４ａ或いは容量コンタクト用層間絶縁膜３５の上面３５ａに、少なくとも容量コンタクトプラグ４１の上面４１ａの一部と接触する容量コンタクトパッド４２を形成する。
これにより、容量コンタクトパッド４２は、容量コンタクトプラグ４１を介して、第２の不純物拡散領域２１と電気的に接続される。
【０１２１】
次いで、公知の手法により、ライナー膜３４の上面３４ａ、容量コンタクト用層間絶縁膜３５の上面３５ａ、及び容量コンタクトプラグ４１の上面４１ａに、容量コンタクトパッド４２の外周部を囲む窒化シリコン膜４４を形成する。
【０１２２】
次いで、公知の手法により、容量コンタクトパッド４２上に、王冠形状とされた下部電極４７を形成する。このとき、下部電極４７は、各容量コンタクトパッド４２に対してそれぞれ１つ形成する。
これにより、下部電極４７は、容量コンタクトパッド４２を介して、第２の不純物拡散領域２１と電気的に接続される。
【０１２３】
次いで、公知の手法により、窒化シリコン膜４４から露出された複数の下部電極４７の表面、及び窒化シリコン膜４４の上面を覆う容量絶縁膜４８を形成する。その後、容量絶縁膜４８の表面を覆う上部電極４９を形成する。
これにより、１つの下部電極４７と、複数の下部電極４７に対して共通の容量絶縁膜４８と、複数の下部電極４７に対して共通の電極である上部電極４９と、を有したキャパシタ４６が複数形成されると共に、１つの選択トランジスタ２６及び１つのキャパシタ４６よりなるメモリセル５１が複数形成される。
【０１２４】
次いで、容量絶縁膜４８及び上部電極４９が形成された下部電極４７の内部、及び下部電極４７間に形成された隙間を埋め込み、かつ上面５２ａが平坦な面とされた容量プレート５２を形成する。
【０１２５】
なお、図１２Ａ及び図１２Ｂには、図示していないが、容量プレート５２上に層間絶縁膜（図示せず）を形成し、次いで、該層間絶縁膜を貫通し、かつ上部電極４９と接続されるコンタクトプラグ（図示せず）を形成し、その後、該層間絶縁膜上に、該コンタクトプラグと接続された配線（図示せず）等を形成することで、半導体装置１０を製造してもよい。
【０１２６】
第１の実施の形態の半導体装置の製造方法によれば、半導体基板１１の主面１１ａを厚さ方向に掘り下げて溝１６を形成する工程と、溝１６の第１の側方部１６Ａの上部に位置する第１の不純物拡散領域１７の上面１７ａに接触するビットコンタクトプラグ（第１の導電体）を形成する工程と、溝１６の第２の側方部１６Ｂの上部に位置する第２の不純物拡散領域２１の上面２１ａに接触する容量コンタクトプラグ４１（第２の導電体）を形成する工程と、ゲート絶縁膜２４を介して、溝１６内にゲート電極２５を形成する工程と、を含み、ゲート電極２５を形成する工程では、第１の不純物拡散領域１７の上面１７ａ（半導体基板１１の主面１１ａ）を基準としたときのゲート電極２５の第１の側方部１６Ａに近い部分の上面２５ａの深さＤ１よりも、第２の不純物拡散領域２１の上面２１ａ（半導体基板１１の主面１１ａ）を基準としたときのゲート電極２５の第２の側方部１６Ｂに近い部分の上面２５ｂの深さＤ２が深くなるようにゲート電極２５を形成する。
【０１２７】
これにより、容量コンタクト側では第３のコンタクト部２２（コンタクト接触界面）がチャネルから離れることで、電界集中による接合リークが低減され、ビットコンタクト側では第１及び第２のコンタクト部１８Ａ，１８Ｂ（コンタクト接触界面）がチャネルに近付くことで、トランジスタオン動作時の寄生抵抗が低減される。
【０１２８】
言い換えれば、キャパシタ４６のデータ保持特性を劣化させることなく、トランジスタのオン電流（Ｉｏｎ）を向上させることが可能となる。つまり、トレードオフの関係にある特性の向上を両立可能となる。
【０１２９】
すなわち、接合リークによるキャパシタ蓄積電荷のリークが懸念される容量コンタクト側ではゲート電極２５の上面２５ｂの深さＤ２を深くすることでｔＲＥＦ特性を維持しつつ、電荷のリークが問題とならないビットコンタクト側ではゲート電極２５の上面２５ａの深さＤ１を浅くすることでｔＷＲ特性を向上させることができる。
【０１３０】
（第２の実施の形態）
図１３は、本発明の第２の実施の形態に係る半導体装置のメモリセルアレイの構成要素のうちの一部を示す平面図である。図１３では、第２の実施の形態の半導体装置７５の構成要素のうち、ゲート電極７６、ビット線３１、容量コンタクト用層間絶縁膜３５、及び容量コンタクトプラグ４１のみ図示する。
図１３において、第１の実施の形態で説明した図１１Ａに示す構造体と同一構成部分には、同一符号を付す。
【０１３１】
図１４は、図１３に示す半導体装置のＡ−Ａ線方向の断面図であり、図１５は、図１３に示す半導体装置のＢ−Ｂ線方向の断面図であり、図１６は、図１３に示す半導体装置のＣ−Ｃ線方向の断面図である。
【０１３２】
図１４において、第１の実施の形態で説明した図２に示す半導体装置１０と同一構成部分には、同一符号を付す。また、図１５において、第１の実施の形態で説明した図１１Ｃに示す構造体と同一構成部分には、同一符号を付す。
また、図１６において、第１の実施の形態で説明した図１１Ｄに示す構造体と同一構成部分には、同一符号を付す。また、図１５及び図１６に示すＰは、ゲート電極７６の位置を示している。
【０１３３】
なお、図１４〜図１６では、第２の実施の形態の半導体装置７５の構成要素であり、図２に示す容量コンタクトパッド４２、窒化シリコン膜４４、下部電極４７、容量絶縁膜４８、上部電極４９、及び容量プレート５２の図示を省略する。
また、第２の実施の形態では、半導体装置７５の一例としてＤＲＡＭを例に挙げて以下の説明をする。
【０１３４】
図１３〜図１６を参照して、第２の実施の形態の半導体装置７５（メモリセルアレイ）について説明する。なお、図１３〜図１６には、図示していないが、半導体装置７５は、メモリセル領域を囲むように配置された周辺回路領域（周辺回路用トランジスタ等を含む）を有する。
【０１３５】
図１３〜図１６を参照するに、第２の実施の形態の半導体装置７５は、第１の実施の形態の半導体装置１０に設けられたゲート電極２５（上面２５ａ,２５ｂ側に段差を有するゲート電極）の替わりに、ゲート電極７６を設け、第２の側方部１６Ｂの半導体基板１１の主面１１ａよりも低い位置に第１の側方部１６Ａの半導体基板１１の主面１１ｂを配置したこと以外は、半導体装置１０と同様に構成される。
【０１３６】
ゲート電極７６は、ゲート絶縁膜２４を介して、溝１６内に配置されている。ゲート電極７６は、上面７６ａが平坦な面とされている（言い換えれば、上面７６ａ側に段差を有していない。）。
ゲート電極７６の上面７６ａは、半導体基板１１の主面１１ｂ（第１の不純物拡散領域１７の上面１７ａ）、及び半導体基板１１の主面１１ａ（第２の不純物拡散領域２１の上面２１ａ）よりも下方に配置されている。
ゲート電極７６は、第１の実施の形態で説明したゲート電極２５を構成する材料と同様な材料により構成されている。
【０１３７】
半導体基板１１の主面１１ｂは、第１の不純物拡散領域１７が形成される部分であり、半導体基板１１の主面１１ａとゲート電極７６の上面７６ａとの間に配置されている。
第２の不純物拡散領域２１の上面２１ａ（半導体基板１１の主面１１ａ）を基準としたときのゲート電極７６の上面７６ａまでの深さＤ２は、第１の不純物拡散領域１７の上面１７ａ（半導体基板１１の主面１１ｂ）を基準としたときのゲート電極７６の上面７６ａまでの深さＤ１よりも深くなるように構成されている。
このように、埋め込みゲート電極型の電界効果トランジスタにおいて、ソース領域とドレイン領域とでコンタクトプラグと半導体基板１１との接触面からチャネル領域までの距離を非対称とすることができるので、トランジスタ特性の自由度を向上させることができる。
【０１３８】
第２の実施の形態の半導体装置によれば、溝１６に配置されるゲート電極７６の上面７６ａを平坦な面にすると共に、第１の不純物拡散領域１７が形成される半導体基板１１の主面１１ｂ（第１の不純物拡散領域１７の上面１７ａ）を、第２の不純物拡散領域２１が形成される半導体基板１１の主面１１ａ（第２の不純物拡散領域２１の上面２１ａ）とゲート電極７６の上面７６ａとの間に配置して、容量コンタクト側のゲート電極７６の上面７６ａの深さＤ２を、ビットコンタクト側のゲート電極７６の上面７６ａの深さＤ１よりも深くすることにより、第１の実施の形態の半導体装置１０と同様な効果を得ることができる。
【０１３９】
すなわち、第２の実施の形態で説明した構造をＤＲＡＭの選択トランジスタ２６に適用することで、接合リークによるキャパシタ蓄積電荷のリークが懸念される容量コンタクト側でのゲート電極７６の上面７６ａの深さＤ２を深くすることでｔＲＥＦ特性を維持しつつ、電荷のリークが問題とならないビットコンタクト側ではゲート電極２５の上面２５ａの深さＤ１を浅くすることでｔＷＲ特性を向上できる。
【０１４０】
上記構成とされた第２の実施の形態の半導体装置７５は、第１の実施の形態の半導体装置の製造工程に、ゲート電極２５の上面側に段差を形成する工程（ゲート電極２５の上面２５ｂを形成する工程）に替えて、半導体基板１１の主面１１ｂを形成する工程を設けること以外は、第１の実施の形態の半導体装置１０の製造方法と同様な手法により製造できる。
【０１４１】
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【産業上の利用可能性】
【０１４２】
本発明は、半導体装置及びその製造方法に適用可能である。
【符号の説明】
【０１４３】
１０，７５…半導体装置、１１…半導体基板、１１ａ,１１ｂ…主面、１３…素子分離領域、１３ａ，１７ａ，２１ａ，２５ａ，２５ｂ，２７ａ，３４ａ，３５ａ，４１ａ，５２ａ，５６ａ，５７ａ，５９ａ，７６ａ…上面、１４…活性領域、１６…溝、１６Ａ…第１の側方部、１６Ｂ…第２の側方部、１７…第１の不純物拡散領域、１７ｂ…側壁面、１８Ａ…第１のコンタクト部、１８Ｂ…第２のコンタクト部、２１…第２の不純物拡散領域、２２…第３のコンタクト部、２４…ゲート絶縁膜、２５,７６…ゲート電極、２６…選択トランジスタ、２７…ビットコン用層間絶縁膜、２７Ａ…ビットコン開口部、２９…ビットコンタクトプラグ、３１…ビット線、３２…キャップ絶縁膜、３４…ライナー膜、３５…容量コンタクト用層間絶縁膜、３７…コンタクト孔、３８…サイドウォール膜、４１…容量コンタクトプラグ、４２…容量コンタクトパッド、４４…窒化シリコン膜、４６…キャパシタ、４７…下部電極、４８…容量絶縁膜、４９…上部電極、５１…メモリセル、５２…容量プレート、５６…低濃度不純物拡散領域、５７…エッチングマスク、５７Ａ，６５Ａ，６７Ａ…開口溝、６０…溝部、６１…保護膜、６１ａ…表面、６２…アモルファスカーボン膜、６２−１，６２−２…改質アモルファスカーボン膜、６５，６７…フォトレジスト膜、７１…マスク形成用絶縁膜、Ｄ１，Ｄ２，Ｄ３，Ｄ４…深さ、Ｆ，Ｋ…注入領域、θ１，θ２…注入角度、Ｇ…平面
【図１】
0006054046.tif 000002
【図２】
0006054046.tif 000003
【図３Ａ】
0006054046.tif 000004
【図３Ｂ】
0006054046.tif 000005
【図３Ｃ】
0006054046.tif 000006
【図３Ｄ】
0006054046.tif 000007
【図４Ａ】
0006054046.tif 000008
【図４Ｂ】
0006054046.tif 000009
【図４Ｃ】
0006054046.tif 000010
【図４Ｄ】
0006054046.tif 000011
【図５Ａ】
0006054046.tif 000012
【図５Ｂ】
0006054046.tif 000013
【図５Ｃ】
0006054046.tif 000014
【図５Ｄ】
0006054046.tif 000015
【図６Ａ】
0006054046.tif 000016
【図６Ｂ】
0006054046.tif 000017
【図６Ｃ】
0006054046.tif 000018
【図６Ｄ】
0006054046.tif 000019
【図７Ａ】
0006054046.tif 000020
【図７Ｂ】
0006054046.tif 000021
【図７Ｃ】
0006054046.tif 000022
【図７Ｄ】
0006054046.tif 000023
【図８Ａ】
0006054046.tif 000024
【図８Ｂ】
0006054046.tif 000025
【図８Ｃ】
0006054046.tif 000026
【図８Ｄ】
0006054046.tif 000027
【図９Ａ】
0006054046.tif 000028
【図９Ｂ】
0006054046.tif 000029
【図９Ｃ】
0006054046.tif 000030
【図９Ｄ】
0006054046.tif 000031
【図１０Ａ】
0006054046.tif 000032
【図１０Ｂ】
0006054046.tif 000033
【図１０Ｃ】
0006054046.tif 000034
【図１０Ｄ】
0006054046.tif 000035
【図１１Ａ】
0006054046.tif 000036
【図１１Ｂ】
0006054046.tif 000037
【図１１Ｃ】
0006054046.tif 000038
【図１１Ｄ】
0006054046.tif 000039
【図１２Ａ】
0006054046.tif 000040
【図１２Ｂ】
0006054046.tif 000041
【図１３】
0006054046.tif 000042
【図１４】
0006054046.tif 000043
【図１５】
0006054046.tif 000044
【図１６】
0006054046.tif 000045
【図１７】
0006054046.tif 000046
【図１８】
0006054046.tif 000047