(57)【特許請求の範囲】
【請求項１】
差動信号形態の第１及び第２入力信号同士を大小比較して比較結果を示す出力信号を生成するヒステリシスコンパレータであって、
ゲート端子に前記第１入力信号が供給され且つドレイン端子に第１入力ラインが接続されている第１トランジスタと、ゲート端子に前記第２入力信号が供給され且つドレイン端子に第２入力ラインが接続されている第２トランジスタと、前記第１及び第２トランジスタ各々のソース端子に電気的に接続されている第１電流源と、前記第１入力ラインに流れる電流に対応した第１出力電流を第１出力ラインに流す第１カレントミラー部と、前記第２入力ラインに流れる電流に対応した第２出力電流を第２出力ラインに流す第２カレントミラー部と、を含み、前記第１出力ライン上の電圧に対応した信号を第１出力信号として出力するコンパレータコア部と、
前記第１出力信号に応じて、前記第１及び第２入力ラインの内の少なくとも一方のラインの電流量を調整することにより前記コンパレータコア部にヒステリシス特性を付加するヒステリシス付加部と、を有し、
前記ヒステリシス付加部は、前記第１入力ラインにドレイン端子が電気的に接続されており且つゲート端子に前記第１出力信号が供給される第３トランジスタと、
前記第３トランジスタのソース端子に電気的に接続されており、前記第１入力ラインの電流量を調整可能な所定電流を生成し、且つヒステリシス幅調整信号に応じて前記所定電流の電流値を変更することが可能な第２電流源と、を含むことを特徴とするヒステリシスコンパレータ。
【請求項２】
前記ヒステリシス付加部は、ヒステリシスイネーブル信号に応じて前記第３トランジスタをオフ状態に設定することによりヒステリシス特性を無効にするゲートを更に有することを特徴とする請求項１に記載のヒステリシスコンパレータ。
【請求項３】
前記コンパレータコア部は、前記第２出力ライン上の電圧に対応した信号を第２出力信号として出力し、
前記ヒステリシス付加部は、前記第２入力ラインにドレイン端子が電気的に接続されており且つゲート端子に前記第２出力信号が供給される第４トランジスタを有することを特徴とする請求項１又は２に記載のヒステリシスコンパレータ。
【請求項４】
前記第１出力信号の振幅を他の振幅に変換すべく前記第１出力信号の信号レベルを増加又は低下させるレベル変換部を更に有し、
前記ヒステリシス付加部は、前記レベル変換部によって振幅変換が施された前記第１出力信号に応じて前記第１入力ラインの電流量を調整することを特徴とする請求項１又は２に記載のヒステリシスコンパレータ。
【請求項５】
前記コンパレータコア部は、前記第１及び第２出力ライン各々に接続されている第３カレントミラー部を含み、
前記ヒステリシス付加部は、前記第１出力信号の位相を反転させた反転信号及び前記第１出力信号に応じて、前記第１及び第２入力ラインの内の少なくとも一方のラインの電流量を調整することを特徴とする請求項１に記載のヒステリシスコンパレータ。
【請求項６】
前記反転信号を生成する反転回路を更に含み、
前記ヒステリシス付加部は、前記第２入力ラインにドレイン端子が電気的に接続されており、ソース端子が前記第２電流源に電気的に接続されており且つゲート端子に前記反転信号が供給される第４トランジスタを含むことを特徴とする請求項５に記載のヒステリシスコンパレータ。
【請求項７】
前記ヒステリシス付加部は、ヒステリシスイネーブル信号に応じて前記第３及び第４トランジスタをオフ状態に設定することによりヒステリシス特性を無効にするゲートを更に有することを特徴とする請求項６に記載のヒステリシスコンパレータ。
【請求項８】
前記第１出力信号及び前記反転信号の振幅を他の振幅に変換すべく前記第１出力信号及び前記反転信号の信号レベルを増加又は低下させるレベル変換部を更に有し、
前記ヒステリシス付加部は、前記レベル変換部によって振幅変換が施された前記第１出力信号及び反転信号に応じて前記第１又は第２入力ラインの電流量を調整することを特徴とする請求項５〜７のいずれか１に記載のヒステリシスコンパレータ。
【請求項９】
差動信号形態の第１及び第２受信信号を２値化した出力信号を得る２値化回路を含む通信装置が形成されている半導体装置であって、
前記２値化回路は、
ゲート端子に前記第１入力信号が供給され且つドレイン端子に第１入力ラインが接続されている第１トランジスタと、ゲート端子に前記第２入力信号が供給され且つドレイン端子に第２入力ラインが接続されている第２トランジスタと、前記第１及び第２トランジスタ各々のソース端子に電気的に接続されている第１電流源と、前記第１入力ラインに流れる電流に対応した第１出力電流を第１出力ラインに流す第１カレントミラー部と、前記第２入力ラインに流れる電流に対応した第２出力電流を第２出力ラインに流す第２カレントミラー部と、を含み、前記第１出力ライン上の電圧に対応した信号を前記第１出力信号として出力するコンパレータコア部と、
前記第１出力信号に応じて、前記第１及び第２入力ラインの内の少なくとも一方のラインの電流量を調整することにより前記コンパレータコア部にヒステリシス特性を付加するヒステリシス付加部と、を有するヒステリシスコンパレータであり、
前記ヒステリシス付加部は、前記第１入力ラインにドレイン端子が電気的に接続されており且つゲート端子に前記第１出力信号が供給される第３トランジスタと、
前記第３トランジスタのソース端子に電気的に接続されており、前記第１入力ラインの電流量を調整可能な所定電流を生成し、且つヒステリシス幅調整信号に応じて前記所定電流の電流値を変更することが可能な第２電流源と、を含むことを特徴とする半導体装置。
【請求項１０】
テスト信号に応じて、前記第１受信信号に代えて前記通信装置の機能モジュールから出力された信号をテスト対象信号として前記第１トランジスタのゲート端子に供給すると共に、前記第２受信信号に代えて前記テスト対象信号の目標値を示す目標信号を前記第２トランジスタのゲート端子に供給するセレクタを更に有し、
前記ヒステリシス付加部は、前記テスト信号に応じて、前記第３トランジスタをオフ状態に設定することによりヒステリシス特性を無効にするゲートを更に有することを特徴とする請求項９に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヒステリシスコンパレータ、特に差動信号の形態で信号レベルの比較を行うヒステリシスコンパレータ、及びこのヒステリシスコンパレータが形成されている半導体装置に関する。
【背景技術】
【０００２】
このようなヒステリシスコンパレータとして、比較対象となる差動信号形態の入力信号を夫々第１の抵抗を介してオペアンプの反転入力端子及び非反転入力端子に供給すると共に、このオペアンプの反転入力端子及び反転出力端子間、並びに非反転入力端子及び非反転出力端子間に夫々第２の抵抗を帰還接続してなるものが知られている。かかるヒステリシスコンパレータでは、第１及び第２の抵抗の抵抗比によってヒステリシス特性が調整可能となっている。
【０００３】
しかしながら、上記した構成によると、入力信号が第１の抵抗を介してオペアンプの反転入力端子及び非反転入力端子に供給されるという構造上、入力インピーダンスが低くなってしまう。更に、抵抗素子を用いている為、これを半導体チップ上に構築した場合、ヒステリシスコンパレータとしての占有面積が大きくなってしまうという問題があった。
【０００４】
そこで、差動信号形態の入力信号が供給される差動入力段を担う第１及び第２トランジスタに、一方のトランジスタに流れる電流に応じた電流を他方のトランジスタ側に帰還すると共に、他方のトランジスタに流れる電流に応じた電流を一方のトランジスタ側に帰還するカレントミラー回路を接続するようにしたコンパレータが提案されている（例えば、特許文献１の図１１参照）。かかるコンパレータによれば、差動信号形態の入力信号は直にＭＯＳ（Metal Oxide Semiconductor）トランジスタのゲート端子に供給されるので、高い入力インピーダンスが維持される。更に、ＭＯＳトランジスタでヒステリシスコンパレータを構築することが可能となるので、チップ面積が大となる抵抗素子を用いたコンパレータに比して、装置規模を小型化することが可能となる。
【０００５】
ここで、特許文献１の図１１に示されるコンパレータでは、上記したカレントミラー回路による電流帰還率を変更することにより、ヒステリシス特性、つまりヒステリシス幅が所望の幅となるように調整する。
【０００６】
ところが、この電流帰還率を変更する為には、電流帰還のカレントミラーを構成する各ＭＯＳトランジスタのチャネル幅、チャネル長を夫々適切な値に設定しなければならない為、所望のヒステリシス幅に調整するのが困難であるという問題があった。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００１−２８５０３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、小規模、高入力インピーダンスであり、且つヒステリシス幅を容易に調整することが可能なヒステリシスコンパレータ及びこのヒステリシスコンパレータが形成されている半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係るヒステリシスコンパレータは、差動信号形態の第１及び第２入力信号同士を大小比較して比較結果を示す出力信号を生成するヒステリシスコンパレータであって、ゲート端子に前記第１入力信号が供給され且つドレイン端子に第１入力ラインが接続されている第１トランジスタと、ゲート端子に前記第２入力信号が供給され且つドレイン端子に第２入力ラインが接続されている第２トランジスタと、前記第１及び第２トランジスタ各々のソース端子に電気的に接続されている第１電流源と、前記第１入力ラインに流れる電流に対応した第１出力電流を第１出力ラインに流す第１カレントミラー部と、前記第２入力ラインに流れる電流に対応した第２出力電流を第２出力ラインに流す第２カレントミラー部と、を含み、前記第１出力ライン上の電圧に対応した信号を第１出力信号として出力するコンパレータコア部と、前記第１出力信号に応じて、前記第１及び第２入力ラインの内の少なくとも一方のラインの電流量を調整することにより前記コンパレータコア部にヒステリシス特性を付加するヒステリシス付加部と、を有し、前記ヒステリシス付加部は、前記第１入力ラインにドレイン端子が電気的に接続されており且つゲート端子に前記第１出力信号が供給される第３トランジスタと、前記第３トランジスタのソース端子に電気的に接続されており、前記第１入力ラインの電流量を調整可能な所定電流を生成し、且つヒステリシス幅調整信号に応じて前記所定電流の電流値を変更することが可能な第２電流源と、を含む。
【００１０】
また、本発明に係る半導体装置は、差動信号形態の第１及び第２受信信号を２値化した出力信号を得る２値化回路を含む通信装置が形成されている半導体装置であって、前記２値化回路は、ゲート端子に前記第１入力信号が供給され且つドレイン端子に第１入力ラインが接続されている第１トランジスタと、ゲート端子に前記第２入力信号が供給され且つドレイン端子に第２入力ラインが接続されている第２トランジスタと、前記第１及び第２トランジスタ各々のソース端子に電気的に接続されている第１電流源と、前記第１入力ラインに流れる電流に対応した第１出力電流を第１出力ラインに流す第１カレントミラー部と、前記第２入力ラインに流れる電流に対応した第２出力電流を第２出力ラインに流す第２カレントミラー部と、を含み、前記第１出力ライン上の電圧に対応した信号を前記第１出力信号として出力するコンパレータコア部と、前記第１出力信号に応じて、前記第１及び第２入力ラインの内の少なくとも一方のラインの電流量を調整することにより前記コンパレータコア部にヒステリシス特性を付加するヒステリシス付加部と、を有するヒステリシスコンパレータであり、前記ヒステリシス付加部は、前記第１入力ラインにドレイン端子が電気的に接続されており且つゲート端子に前記第１出力信号が供給される第３トランジスタと、前記第３トランジスタのソース端子に電気的に接続されており、前記第１入力ラインの電流量を調整可能な所定電流を生成し、且つヒステリシス幅調整信号に応じて前記所定電流の電流値を変更することが可能な第２電流源と、を含む。
【発明の効果】
【００１１】
本発明に係るヒステリシスコンパレータによれば、第１に、差動信号形態の第１及び第２入力信号同士を大小比較して比較結果を示す出力信号を生成するヒステリシスコンパレータであって、ゲート端子に第１入力信号が供給され且つドレイン端子に第１入力ラインが接続されている第１トランジスタと、ゲート端子に第２入力信号が供給され且つドレイン端子に第２入力ラインが接続されている第２トランジスタと、第１入力ラインに流れる電流に対応した第１出力電流を第１出力ラインに流す第１カレントミラー部と、第２入力ラインに流れる電流に対応した第２出力電流を第２出力ラインに流す第２カレントミラー部と、を含み、第１出力ライン上の電圧に対応した信号を前記出力信号とするコンパレータコア部を有している。よって、比較対象となる差動信号形態の第１及び第２入力信号を抵抗素子等を介すことなく差動回路の第１及び第２トランジスタ各々のゲート端子に供給することができるので、高入力インピーダンス化を図ることができる。また、ＭＯＳトランジスタに比べてチップ占有面積が大となる抵抗素子、容量素子等を含まずに構成することができるので、小規模化を図ることができる。
【００１２】
また、第２に、コンパレータコア部の出力信号に応じて、第１及び第２入力ラインの内の少なくとも一方のラインの電流量を調整することにより、コンパレータコア部にヒステリシス特性を付加するようにしているので、ヒステリシス幅を調整する為に、ＭＯＳトランジスタのチャネル幅、チャネル長等を夫々適切な値に設定しなければならなかった従来のヒステリシスコンパレータに比して、回路の煩雑化を回避しつつ、容易にヒステリシス幅を調整することが可能となる。
【図面の簡単な説明】
【００１３】
【図１】本発明に係るヒステリシスコンパレータとして、差動出力型のヒステリシスコンパレータ１００の概略構成を示すブロック図である。
【図２】図１に示すヒステリシスコンパレータ１００の内部構成の一例を示す回路図である。
【図３】図１に示すヒステリシスコンパレータ１００の内部構成の他の一例を示す回路図である。
【図４】本発明に係るヒステリシスコンパレータとして、片相出力型のヒステリシスコンパレータ１００Ａの概略構成を示すブロック図である。
【図５】図４に示すヒステリシスコンパレータ１００Ａの内部構成の一例を示す回路図である。
【図６】図４に示すヒステリシスコンパレータ１００Ａの内部構成の他の一例を示す回路図である。
【図７】図２に示すヒステリシスコンパレータ１００にヒステリシス特性の有無切替機能を付加した場合におけるヒステリシスコンパレータ１００の内部構成を示す回路図である。
【図８】図３に示すヒステリシスコンパレータ１００にヒステリシス特性の有無切替機能を付加した場合におけるヒステリシスコンパレータ１００の内部構成を示す回路図である。
【図９】図５に示すヒステリシスコンパレータ１００Ａにヒステリシス特性の有無切替機能を付加した場合におけるヒステリシスコンパレータ１００Ａの内部構成を示す回路図である。
【図１０】図６に示すヒステリシスコンパレータ１００Ａにヒステリシス特性の有無切替機能を付加した場合におけるヒステリシスコンパレータ１００Ａの内部構成を示す回路図である。
【図１１】図７に示すヒステリシスコンパレータ１００の変形例を示す回路図である。
【図１２】図８に示すヒステリシスコンパレータ１００の変形例を示す回路図である。
【図１３】図９に示すヒステリシスコンパレータ１００Ａの変形例を示す回路図である。
【図１４】図１０に示すヒステリシスコンパレータ１００Ａの変形例を示す回路図である。
【図１５】図７に示すヒステリシスコンパレータ１００の変形例を示す回路図である。
【図１６】図８に示すヒステリシスコンパレータ１００の変形例を示す回路図である。
【図１７】図９に示すヒステリシスコンパレータ１００Ａの変形例を示す回路図である。
【図１８】図１０に示すヒステリシスコンパレータ１００Ａの変形例を示す回路図である。
【図１９】本発明に係るヒステリシスコンパレータを含む無線通信装置の構成の一例を示すブロック図である。
【図２０】本発明に係るヒステリシスコンパレータを含む無線通信装置の構成の他の一例を示すブロック図である。
【発明を実施するための形態】
【００１４】
本発明に係るヒステリシスコンパレータは、差動信号形態の第１及び第２入力信号（Ｖi1、Ｖi2）同士を、ヒステリシス特性をもって大小比較して比較結果を示す出力信号（ＶO1、ＶO2、ＶO）を生成するコンパレータであり、以下の如きコンパレータコア部（１０、１０Ａ）と、ヒステリシス付加部（３０）と、を有する。
【００１５】
コンパレータコア部には、ゲート端子に第１入力信号（Ｖi1）が供給され且つドレイン端子に第１入力ライン（Ｌ１）が接続されている第１トランジスタ（１１、１０１）と、ゲート端子に第２入力信号（Ｖi2）が供給され且つドレイン端子に第２入力ライン（Ｌ２）が接続されている第２トランジスタ（１２、１０２）と、を含む差動回路（ＳＧ１）が設けられている。更に、コンパレータコア部には、第１及び第２トランジスタ各々のソース端子に電気的に接続されている第１電流源（１９、１０９）と、第１入力ラインに流れる電流に対応した第１出力電流を第１出力ライン（ＬO1）に流す第１カレントミラー部（ＣＭ１）と、第２入力ラインに流れる電流に対応した第２出力電流を第２出力ライン（ＬO2）に流す第２カレントミラー部（ＣＭ２）と、が含まれている。コンパレータコア部は、第１出力ライン上の電圧に対応した信号を、第１及び第２入力信号同士の大小比較結果を示す出力信号として出力する。
【００１６】
ヒステリシス付加部は、コンパレータコア部から出力された出力信号に応じて、上記した第１及び第２入力ラインの内の少なくとも一方のラインの電流量を調整することにより、コンパレータコア部にヒステリシス特性を付加する。
【実施例】
【００１７】
図１は、本発明に係るヒステリシスコンパレータとしての差動出力型のヒステリシスコンパレータ１００の概略構成を示すブロック図である。
【００１８】
図１に示すヒステリシスコンパレータ１００は差動出力型であり、コンパレータコア部１０、レベル変換部２０、及びヒステリシス付加部３０を有する。
【００１９】
コンパレータコア部１０は、入力信号Ｖi1及びＶi2の大小比較結果に対応した電圧を有する差動信号形態の出力信号Ｃ1及びＣ2を生成し、夫々を出力端子ＶCO1及びＶCO2を介してレベル変換部２０に送出する。
【００２０】
レベル変換部２０は、出力信号Ｃ1及びＣ2各々の振幅を後段の回路（図示せぬ）に対応した他の振幅に変更すべく出力信号Ｃ1及びＣ2各々の信号レベルを増加又は低下させたものを出力信号ＶO1及びＶO2として出力する。
【００２１】
ヒステリシス付加部３０は、上記した出力信号ＶO1及びＶO2各々のレベルに対応した調整電流を、コンパレータコア部１０の端子ＶC1又はＶC2を介して入力ラインＬ１又はＬ２（後述する）に流入させる、又は入力ラインＬ１又はＬ２から上記した調整電流を流出させることにより、コンパレータコア部１０にヒステリシス特性を付加する。
【００２２】
図２は、図１に示されるコンパレータコア部１０、レベル変換部２０及びヒステリシス付加部３０各々の内部構成の一例を示す回路図である。
【００２３】
図２において、コンパレータコア部１０は、ｎチャネルＭＯＳ型のトランジスタ１１及び１２と、電流源１３、１４及び１９と、ｐチャネルＭＯＳ型のトランジスタ１５〜１８と、を有する。尚、上記トランジスタ１１及び１２は差動回路ＳＧ１を担い、トランジスタ１５及び１６はカレントミラー部ＣＭ１、トランジスタ１７及び１８はカレントミラー部ＣＭ２を夫々担う。
【００２４】
トランジスタ１１のゲート端子には、上記した入力信号Ｖi1が供給されており、そのソース端子は、電流源１９の高電位側端子及びトランジスタ１２のソース端子に接続されている。尚、電流源１９は所定の一定の電流Ｉ0を流す電流源である。トランジスタ１１のドレイン端子は入力ラインＬ１を介して、端子ＶC1、トランジスタ１５のドレイン端子、トランジスタ１５及び１６各々のゲート端子に接続されている。トランジスタ１５及び１６各々のソース端子には、高電位側の第１電源電圧として、電源電圧ＶＤＤが印加されている。トランジスタ１６のドレイン端子は、第１の出力ラインＬO1を介して電流源１３の高電位側端子及び出力端子ＶCO1に接続されている。電流源１３の低電位側端子は、電流源１４及び１９各々の低電位側端子に接続されている。尚、電流源１３及び１４は共に、上記した電流源１９の電流Ｉ0の１／２の電流（Ｉ0／２）を流す電流源である。これら電流源１３、１４及び１９各々の低電位側端子には、上記した第１電源電圧よりも低い低電位側の第２電源電圧として、電源電圧ＶＳＳが印加されている。上記した構成により、出力ラインＬO1上に生じた電圧が、出力信号Ｃ1として出力端子ＶCO1を介して出力される。
【００２５】
トランジスタ１２のゲート端子には、上記した入力信号Ｖi2が供給されており、そのソース端子は、電流源１９の高電位側端子及びトランジスタ１１のソース端子に接続されている。すなわち、差動回路ＳＧ１を担うトランジスタ１１及び１２のソース端子同士が共通に接続されている。トランジスタ１２のドレイン端子は入力ラインＬ２を介して、端子ＶC2、トランジスタ１７のドレイン端子、トランジスタ１７及び１８各々のゲート端子に接続されている。トランジスタ１７及び１８各々のソース端子には、上記した電源電圧ＶＤＤが印加されている。トランジスタ１８のドレイン端子は、第２の出力ラインＬO2を介して電流源１４の高電位側端子及び出力端子ＶCO2に接続されている。上記した構成により、出力ラインＬO2上に生じた電圧が、出力信号Ｃ2として出力端子ＶCO2を介して出力される。
【００２６】
レベル変換部２０は、コンパレータコア部１０の出力端子ＶCO1に接続されたバッファ２１と、出力端子ＶCO2に接続されたバッファ２２と、を有する。バッファ２１は、コンパレータコア部１０の出力端子ＶCO1から送出された出力信号Ｃ1の振幅を、例えばディジタル回路の振幅（例えば０〜５ボルト、０〜３．３ボルト）に変換したものを出力信号ＶO1として送出する。バッファ２２は、コンパレータコア部１０の出力端子ＶCO2から送出された出力信号Ｃ2の振幅を、例えばディジタル回路の振幅に変換したものを出力信号ＶO2として出力する。
【００２７】
ヒステリシス付加部３０は、ｎチャネルＭＯＳ型のトランジスタ３１及び３２からなる差動回路ＳＧ２と、可変電流源３３と、を有する。
【００２８】
トランジスタ３１のゲート端子には、上記した出力信号ＶO1が供給されており、そのソース端子は、可変電流源３３の高電位側端子及びトランジスタ３２のソース端子に電気的に接続されている。可変電流源３３の低電位側端子には第２の電源電圧ＶＳＳが印加されている。可変電流源３３は、外部供給されたヒステリシス幅調整信号ＣＨに応じた電流Ｉhを生成することが可能な可変電流源である。トランジスタ３１のドレイン端子はコンパレータコア部１０の端子ＶC1に接続されている。トランジスタ３２のゲート端子には、上記した出力信号ＶO2が供給されており、そのソース端子は、可変電流源３３の高電位側端子及びトランジスタ３１のソース端子に電気的に接続されている。すなわち、差動回路ＳＧ２を担うトランジスタ３１及び３２のソース端子同士が共通に接続されている。トランジスタ３２のドレイン端子はコンパレータコア部１０の端子ＶC2に接続されている。
【００２９】
尚、図２に示す実施例では、コンパレータコア部１０の差動回路ＳＧ１を担うＭＯＳトランジスタとして、ｎチャネルＭＯＳ型のトランジスタを用いているが、ｐチャネルＭＯＳ型のトランジスタを用いるようにしても良い。
【００３０】
図３は、かかる点に鑑みて為された、図１に示されるコンパレータコア部１０、レベル変換部２０及びヒステリシス付加部３０各々の他の内部構成を示す回路図である。
【００３１】
図３に示す構成では、コンパレータコア部１０は、ｐチャネルＭＯＳ型のトランジスタ１０１及び１０２と、電流源１０３、１０４及び１０９と、ｎチャネルＭＯＳ型のトランジスタ１０５〜１０８と、を有する。尚、上記トランジスタ１０１及び１０２は差動回路ＳＧ１を担い、トランジスタ１０５及び１０６はカレントミラー部ＣＭ１、トランジスタ１０７及び１０８はカレントミラー部ＣＭ２を夫々担う。
【００３２】
トランジスタ１０１のゲート端子には、大小比較の対象となる入力信号Ｖi1及びＶi2の内のＶi1が供給されており、そのソース端子は、電流源１０９の低電位側端子及びトランジスタ１０２のソース端子に接続されている。尚、電流源１０９は所定の一定の電流Ｉ0を流す電流源である。トランジスタ１０１のドレイン端子は入力ラインＬ１を介して、出力端子ＶC1、トランジスタ１０５のドレイン端子、トランジスタ１０５及び１０６各々のゲート端子に接続されている。トランジスタ１０５及び１０６各々のソース端子には、低電位側の第２電源電圧として、電源電圧ＶＳＳが印加されている。トランジスタ１０６のドレイン端子は、第１の出力ラインＬO1を介して電流源１０３の低電位側端子及び出力端子ＶCO1に接続されている。電流源１０３の高電位側端子は、電流源１０４及び１０９各々の高電位側端子に接続されている。尚、電流源１０３及び１０４は共に、上記した電流源１０９の電流Ｉ0の１／２の電流（Ｉ0／２）を流す電流源である。これら電流源１０３、１０４及び１０９各々の高電位側端子には、上記した第２電源電圧よりも高い高電位側の第１電源電圧として、電源電圧ＶＤＤが印加されている。上記した構成により、出力ラインＬO1上に生じた電圧が、出力信号Ｃ1として出力端子ＶCO1を介して出力される。
【００３３】
トランジスタ１０２のゲート端子には、上記した入力信号Ｖi2が供給されており、そのソース端子は、電流源１０９の低電位側端子及びトランジスタ１０１のソース端子に接続されている。すなわち、差動回路ＳＧ１を担うトランジスタ１０１及び１０２のソース端子同士が共通に接続されている。トランジスタ１０２のドレイン端子は入力ラインＬ２を介して、端子ＶC2、トランジスタ１０７のドレイン端子、トランジスタ１０７及び１０８各々のゲート端子に接続されている。トランジスタ１０７及び１０８各々のソース端子には、上記した電源電圧ＶＳＳが印加されている。トランジスタ１０８のドレイン端子は、第２の出力ラインＬO2を介して電流源１０４の低電位側端子及び出力端子ＶCO2に接続されている。上記した構成により、出力ラインＬO2上に生じた電圧が、出力信号Ｃ2として出力端子ＶCO2を介して出力される。
【００３４】
図３に示す構成では、レベル変換部２０は、コンパレータコア部１０の出力端子ＶCO1に接続されたインバータ２０１と、出力端子ＶCO2に接続されたインバータ２０２と、を有する。インバータ２０１は、コンパレータコア部１０の出力端子ＶCO1から送出された出力信号Ｃ1の振幅を、例えばディジタル回路の振幅（例えば０〜５ボルト、０〜３．３ボルト）に変換し、更にその位相を反転させたものを出力信号ＶO1として送出する。インバータ２０２は、コンパレータコア部１０の出力端子ＶCO2から送出された出力信号Ｃ2の振幅を、例えばディジタル回路の振幅に変換し、更にその位相を反転させたものを出力信号ＶO2として出力する。
【００３５】
図３に示すヒステリシス付加部３０は、ｐチャネルＭＯＳ型のトランジスタ３０１及び３０２からなる差動回路ＳＧ２と、可変電流源３０３と、を有する。トランジスタ３０１のゲート端子には、上記した出力信号ＶO1が供給されており、そのソース端子は、可変電流源３０３の低電位側端子及びトランジスタ３０２のソース端子に電気的に接続されている。可変電流源３０３の高電位側端子には第１の電源電圧ＶＤＤが印加されている。可変電流源３０３は、外部供給されたヒステリシス幅調整信号ＣＨに応じた電流Ｉhを生成することが可能な可変電流源である。トランジスタ３０１のドレイン端子はコンパレータコア部１０の端子ＶC2に接続されている。トランジスタ３０２のゲート端子には、上記した出力信号ＶO2が供給されており、そのソース端子は、可変電流源３０３の低電位側端子及びトランジスタ３０１のソース端子に電気的に接続されている。すなわち、差動回路ＳＧ２を担うトランジスタ３０１及び３０２のソース端子同士が共通に接続されている。トランジスタ３０２のドレイン端子はコンパレータコア部１０の端子ＶC1に接続されている。
【００３６】
以下に、図２及び図３に示すコンパレータコア部１０の動作について説明する。
【００３７】
差動回路ＳＧ１を担うトランジスタ対（［１１、１２］、［１０１、１０２］）は、夫々に入力された入力信号Ｖi1及びＶi2の信号レベルに対応した電流Ｉ1及びＩ2を入力ラインＬ１及びＬ２に夫々流す。尚、電流Ｉ1と電流Ｉ2との合計電流は、電流源（１９、１０９）で生成される電流Ｉ0となる。つまり、入力信号Ｖi1及びＶi2同士の信号レベルの大小結果に応じた電流差が、電流Ｉ1及びＩ2に生じるのである。
【００３８】
よって、入力信号Ｖi1及びＶi2各々の信号レベルが同一である場合には、電流源（１９、１０９）で生成された電流Ｉ0の１／２の電流が夫々電流Ｉ1及びＩ2として入力ラインＬ１及びＬ２各々に流れる。これにより、カレントミラー部ＣＭ１は電流（Ｉ0／２）を出力ラインＬO1に流し、カレントミラー部ＣＭ２は電流（Ｉ0／２）を出力ラインＬO2に流す。
【００３９】
ここで、入力信号Ｖi1及びＶi2各々の信号レベルが同一である時に、差動回路ＳＧ１のトランジスタ対を飽和領域で動作させると、差動回路ＳＧ１に流れる電流Ｉ1及びＩ2は、
【００４０】
【数１】
0005940371.tif 000002
【００４１】
Ｖc：ＳＧ１の各トランジスタのソース電圧
ＶTH：ＳＧ１の各トランジスタの閾値電圧
μ：ＳＧ１の各トランジスタのキャリア移動度
Ｃox：ＳＧ１の各トランジスタのゲート容量
Ｗ：ＳＧ１の各トランジスタのチャネル幅
Ｌ：ＳＧ１の各トランジスタのチャネル長
となる。
【００４２】
すなわち、Ｖi1及びＶi2は、電流Ｉ1及びＩ2と以下の関係を有する。
【００４３】
【数２】
0005940371.tif 000003
【００４４】
, 
この際、差動回路ＳＧ１の各トランジスタに流れる電流Ｉ1及びＩ2の合計は、基準電流としての電流I0と等しくなるので、電流Ｉ1及びＩ2同士による出力電流差をIdとすると、
【００４５】
【数３】
0005940371.tif 000004
【００４６】
となる。
【００４７】
よって、差動回路ＳＧ１での入力信号Ｖi1及びＶi2同士の電圧差と、出力電流差とのの関係は以下のようになる。
【００４８】
【数４】
0005940371.tif 000005
【００４９】
すなわち、コンパレータコア部１０単独では端子Ｖc1及びＶc2に対して、外部からの電流の流入又は流出が無いため、入力信号Ｖi1及びＶi2同士の電圧差がそのまま差動回路ＳＧ１での出力電流差となる。
【００５０】
よって、入力信号Ｖi1及びＶi2各々の信号レベルが異なっている場合には、カレントミラー部ＣＭ１及びカレントミラー部ＣＭ２各々の入力部（１５、１７、１０５、１０７）に流れる電流の内の一方は電流（Ｉ0／２）よりも大となり、他方は電流（Ｉ0／２）よりも小となる。この際、電流（Ｉ0／２）よりも大きい電流が入力される方のカレントミラー部は、それと同じ電流量の電流を出力ライン（ＬO1又はＬO2）に送出する為、かかる電流から電流（Ｉ0／２）を引いた電流分が出力端子（ＶCO1又はＶCO2）に送出される。この出力端子に流れ込んだ電流は出力端子の負荷容量を充電し続け、カレントミラー部が動作しなくなる、高電位側の第１の電源電圧ＶＤＤ付近までその電圧を増加させる。一方、電流（Ｉ0／２）よりも小さい電流が入力される方のカレントミラー部は、それと同じ電流量の電流を出力ライン（ＬO1又はＬO2）に送出する為、かかる電流を電流（Ｉ0／２）から引いた電流が出力端子（ＶCO1又はＶCO2）に流れる。この出力端子に流れ込む電流は出力端子の負荷容量を放電し続け、電流源１４が動作しなくなる、低電位側の第２の電源電圧ＶＳＳ付近まで電圧を低下させる。
【００５１】
従って、上記した動作により、出力端子ＶCO1及びＶCO2上には、入力信号Ｖi1及びＶi2の大小比較結果に対応した電圧を有する差動信号形態の出力信号Ｃ1及びＣ2が生成される。
【００５２】
次に、図２及び図３に示されるヒステリシス付加部３０の動作について説明する。
【００５３】
先ず、差動回路ＳＧ２を担うトランジスタ対（[31、32]、[301、302]）には、差動信号形態の出力信号ＶO1及びＶO2が供給されるので、トランジスタ対の内の一方がオン状態、他方がオフ状態となる。
【００５４】
これにより、図２の構成では、上記したトランジスタ対の内のオン状態にある方のトランジスタに接続されている端子（ＶC1又はＶC2）を介して、コンパレータコア部１０内の入力ラインＬ１及びＬ２の内の一方のラインから、可変電流源３３で生成された電流Ｉh分の電流が流出する。例えば、図２に示される差動回路ＳＧ２のトランジスタ３１がオン状態、トランジスタ３２がオフ状態にある場合には、可変電流源３３で生成された電流Ｉh分の電流が、コンパレータコア部１０の入力ラインＬ１から端子ＶC1を介してヒステリシス付加部３０側に流出する。
【００５５】
一方、図３の構成では、可変電流源３３で生成された電流Ｉh分の電流が、上記したトランジスタ対の内のオン状態にある方のトランジスタに接続されている端子（ＶC1又はＶC2）を介して、コンパレータコア部１０内の入力ラインＬ１及びＬ２の内の一方のラインに流入する。例えば、図３に示される差動回路ＳＧ２のトランジスタ３０１がオン状態、トランジスタ３０２がオフ状態にある場合には、可変電流源３３で生成された電流Ｉh分の電流が、コンパレータコア部１０の端子ＶC2を介して入力ラインＬ２に流入する。
【００５６】
すなわち、ヒステリシス付加部３０は、出力信号ＶO1及びＶO2に応じて、コンパレータコア部１０内の入力ラインＬ１及びＬ２の内の一方のラインに電流Ｉhを流入させる、或いは、入力ラインＬ１及びＬ２の内の一方のラインから電流Ｉhを流出させるのである。
【００５７】
よって、コンパレータコア部１０の出力結果（ＶO1、ＶO2）に応じて、入力ラインＬ１及びＬ２各々に流れる電流には、この電流Ih分の偏りが生じる。従って、差動回路ＳＧ１のトランジスタ対に流れる電流Ｉ1及びＩ2を、偏りが生じていなかった場合と同様に同一にする為には、入力信号Ｖi1及びＶi2同士に以下のレベル差が必要となる。
【００５８】
【数５】
0005940371.tif 000006
【００５９】
I0：ＳＧ１の各トランジスタに流れる合計電流
Ih：ヒステリシス付加部３０の可変電流源（３３、３０３）の電流
μ：ＳＧ１の各トランジスタのキャリア移動度
Ｃox：ＳＧ１の各トランジスタのゲート容量
Ｗ：ＳＧ１の各トランジスタのチャネル幅
Ｌ：ＳＧ１の各トランジスタのチャネル長
そのため、入力信号Ｖi1及びＶi2同士にこれ以上の差が生じないと出力は変化しないことになる。このような差は、偏りが逆になった場合も同様である。従って、コンパレータ出力が変化するのに必要な入力信号Ｖi1及びＶi2同士の差により、入力信号Ｖi1及びＶi2の内の一方が他方に比べて大であると判定する為の閾値と、一方が他方に比べて小であると判定する為の閾値とが異なってくる。つまり、コンパレータコア部１０にヒステリシス特性が付加されるのである。
【００６０】
この際、入力信号Ｖi1及びＶi2の内の一方が他方に比べて大であると判定する為の閾値と、一方が他方に比べて小であると判定する為の閾値との差、つまりヒステリシス幅ＶHISは、
【００６１】
【数６】
0005940371.tif 000007
【００６２】
となる。
【００６３】
上記ヒステリシス幅の式から、ヒステリシス幅ＶHISは、可変電流源（３３、３０３）で流す電流Ihを変えることで変化することになる。つまり、ヒステリシス付加部３０では、外部供給されたヒステリシス幅調整信号ＣＨに応じて可変電流源（３３、３０３）の電流Ｉhを変更することにより、ヒステリシス幅の調整が可能となっている。
【００６４】
以上の如く、本発明に係るヒステリシスコンパレータ１００によれば、比較対象となる差動信号形態の入力信号Ｖi1及びＶi2が抵抗素子等を介さずに差動回路ＳＧ１のＭＯＳトランジスタ対の各ゲート端子に供給されるので、高入力インピーダンス化が達成される。
【００６５】
また、このヒステリシスコンパレータ１００内には、図２又は図３に示す如く、ＭＯＳトランジスタに比べてチップ占有面積が大となる抵抗素子、容量素子等を含まずに構成できるので、小規模化が為される。
【００６６】
また、ヒステリシスコンパレータ１００では、上記した如く、ヒステリシス付加部３０の可変電流源（３３、３０３）で生成される電流Ｉhの電流値を変更すればヒステリシス幅を調整することが可能となる。よって、ヒステリシス幅を調整する為に、ＭＯＳトランジスタのチャネル幅、チャネル長等を夫々適切な値に設定しなければならない従来のヒステリシスコンパレータに比して、回路の煩雑化を回避しつつも、容易にヒステリシス幅を調整することが可能となる。
【００６７】
更に、かかるヒステリシスコンパレータ１００では、差動回路ＳＧ１はカレントミラー部ＣＭ１及びＣＭ２各々の入力側（１５、１７、１０５、１０７）の入力ラインＬ１及びＬ２に接続されており、これら入力ラインＬ１及びＬ２に対してだけ、ヒステリシス特性を付加する為の電流の流入又は流出が為されるようになっている。よって、カレントミラー部の出力側（１６、１８、１０６、１０８）には差動回路ＳＧ１は接続されていないので、入力信号（Ｖi1、Ｖi2）の振幅に変動が生じても誤動作することなく、比較結果を示す出力信号Ｃ1及びＣ2が得られる。また、カレントミラー部の出力側（１６、１８、１０６、１０８）に対しては、ヒステリシス付加の為の電流の流出又は流入は為されないので、処理速度の低下を招くこともない。
【００６８】
尚、図１〜図３に示す実施例では、差動出力型のヒステリシスコンパレータに本発明を適用した場合の構成について説明したが、片相出力型のものに対しても同様に適用可能である。
【００６９】
図４は、片相出力型のヒステリシスコンパレータ１００Ａの概略構成を示すブロック図である。
【００７０】
図４に示すヒステリシスコンパレータ１００Ａは、片相出力型のコンパレータコア部１０Ａ、レベル変換部２０Ａ、ヒステリシス付加部３０及び反転回路４０を有する。
【００７１】
コンパレータコア部１０Ａは、差動信号形態の入力信号Ｖi1及びＶi2の大小比較結果に対応した電圧を有する出力信号Ｃ1を生成しこれを出力端子ＶCO1を介してレベル変換部２０Ａに送出する。
【００７２】
レベル変換部２０Ａは、出力信号Ｃ1の振幅を後段の回路（図示せぬ）に対応した他の振幅に変更すべく出力信号Ｃ1の信号レベルを増加又は低下させたものを出力信号ＶOとして、ヒステリシス付加部３０及び反転回路４０に供給すると共に、これを出力する。
【００７３】
反転回路４０は、出力信号ＶOの位相を反転させた反転信号をヒステリシス付加部３０に供給する。
【００７４】
ヒステリシス付加部３０は、上記した出力信号ＶO及び反転信号各々のレベルに対応した調整電流を、コンパレータコア部１０Ａの端子ＶC1又はＶC2を介して入力ラインＬ１又はＬ２（後述する）に流入させる、又は入力ラインＬ１又はＬ２から上記した調整電流を流出させることにより、コンパレータコア部１０Ａにヒステリシス特性を付加する。
【００７５】
図５は、上記した片相出力型のヒステリシスコンパレータ１００Ａの内部構成の一例を示す回路図である。
【００７６】
尚、図５に示す構成では、コンパレータコア部１０Ａは、図２に示すコンパレータ部１０の電流源１３及び１４に代えてｎチャネルＭＯＳ型のトランジスタ対（１１３、１１４）からなる第３のカレントミラー部ＣＭ３を出力ラインＬO1及びＬO2に夫々接続すると共に、出力端子ＶCO2を省いた点を除く他の構成は、図２に示すものと同一である。よって、図５に示すコンパレータコア部１０Ａからは、入力信号Ｖi1及びＶi2同士の大小比較結果を示す出力信号Ｃ1だけが出力端子ＶCO1を介してレベル変換部２０Ａに送出される。レベル変換部２０Ａは、インバータ２０１からなり、コンパレータコア部１０Ａの出力端子ＶCO1から送出された出力信号Ｃ1の振幅をディジタル回路で用いる振幅に変換し、更にその位相を反転させた反転信号を次段の反転回路４０及びヒステリシス付加部３０のトランジスタ３２のゲート端子に供給する。反転回路４０はインバータ４１からなり、インバータ２０１から供給された反転信号の位相を反転させた信号を出力信号ＶOとして出力すると共に、かかる出力信号ＶOをヒステリシス付加部３０のトランジスタ３１のゲート端子に供給する。尚、図５に示されるヒステリシス付加部３０の内部構成は、図２に示されるものと同一である。
【００７７】
図６は、図４に示す片相出力型のヒステリシスコンパレータ１００Ａの内部構成の他の一例を示す回路図である。
【００７８】
図６に示す構成では、コンパレータコア部１０Ａは、図３に示すコンパレータ部１０の電流源１０３及び１０４に代えてｐチャネルＭＯＳ型のトランジスタ対（１２３、１２４）からなる第３のカレントミラー部ＣＭ３を出力ラインＬO1及びＬO2に夫々接続すると共に、出力端子ＶCO2を省いた点を除く他の構成は、図４に示すものと同一である。よって、図６に示すコンパレータコア部１０Ａからは、入力信号Ｖi1及びＶi2同士の大小比較結果を示す出力信号Ｃ1が出力端子ＶCO1を介してレベル変換部２０Ａに送出される。レベル変換部２０Ａはインバータ２０１からなり、コンパレータコア部１０Ａの出力端子ＶCO1から送出された出力信号Ｃ1の振幅をディジタル回路で用いる振幅に変換し、更にその位相を反転させた反転信号を、出力信号ＶOとして出力すると共に、これを反転回路４０及びヒステリシス付加部３０のトランジスタ３０１のゲート端子に供給する。反転回路４０はインバータ４１からなり、インバータ２０１から供給された反転信号の位相を反転させた信号をヒステリシス付加部３０のトランジスタ３０２のゲート端子に供給する。尚、図６に示されるヒステリシス付加部３０の内部構成は、図３に示されるものと同一である。
【００７９】
以下に、図５及び図６に示すコンパレータコア部１０Ａの動作について、特に図５の構成を抜粋して説明する。
【００８０】
差動回路ＳＧ１を担うトランジスタ対（［１１、１２］、［１０１、１０２］）は、夫々に入力された入力信号Ｖi1及びＶi2の信号レベルに対応した電流Ｉ1及びＩ2を入力ラインＬ１及びＬ２に夫々流す。尚、電流Ｉ1と電流Ｉ2との合計電流は、電流源（１９、１０９）で生成される電流Ｉ0となる。つまり、入力信号Ｖi1及びＶi2同士の信号レベルの大小結果に応じた電流差が、電流Ｉ1及びＩ2に生じる。
【００８１】
よって、入力信号Ｖi1及びＶi2各々の信号レベルが同一である場合には、電流源（１９、１０９）で生成された電流Ｉ0の１／２の電流が夫々電流Ｉ1及びＩ2として入力ラインＬ１及びＬ２各々に流れる。これにより、カレントミラー部ＣＭ１及びＣＭ３は電流（Ｉ0／２）を出力ラインＬO1に流し、カレントミラー部ＣＭ２及びＣＭ３は電流（Ｉ0／２）を出力ラインＬO2に流す。このとき、カレントミラー部ＣＭ１の出力電流（Ｉ1）とカレントミラー部ＣＭ３の出力電流（Ｉ2）は等しくなる。一方、入力信号Ｖi1及びＶi2同士に差が生じる場合は、差動回路ＳＧ１の各出力電流に差が生じる為、カレントミラー部ＣＭ１の入力電流とカレントミラー部ＣＭ２の入力電流とに差が生じる。カレントミラー部ＣＭ２の出力電流はカレントミラー部ＣＭ３に入力され、これがカレントミラー部ＣＭ３の出力電流となる。この際、カレントミラー部ＣＭ３の出力電流がカレントミラー部ＣＭ１の出力電流より小さい場合はその差分電流が出力端子Ｖco1に流れ出す。出力端子Ｖco1に流れ出した電流は出力端子Ｖco1の負荷容量を充電し続け、カレントミラー部ＣＭ１が動作しなくなる第１の電源電圧ＶＤＤ付近まで電圧を増加させる。一方、カレントミラー部ＣＭ３の出力電流がカレントミラー部ＣＭ１の出力電流より大きい場合はその差分電流が出力端子Ｖco1に流れ込む。出力端子Ｖco1に流れ込む電流により出力端子Ｖco1の負荷容量を放電し続け、カレントミラー部ＣＭ３が動作しなくなる第２の電源電圧ＶＳＳ付近まで電圧を低下させる。
【００８２】
従って、上記した動作により、出力端子ＶCO1上には、入力信号Ｖi1及びＶi2の大小比較結果に対応した電圧を有する出力信号Ｃ1が生成される。
【００８３】
図５及び図６に示すヒステリシス付加部３０は、この出力信号ＶO及び出力信号ＶOの位相を反転させた反転信号に応じて、コンパレータコア部１０Ａ内の入力ラインＬ１及びＬ２の内の一方のラインに電流Ｉhを流入させる、又はこの一方のラインから電流Ｉhを流出させることにより、図２及び図３の構成と同様に、コンパレータコア部１０Ａにヒステリシス特性を付加する。
【００８４】
これにより、図５及び図６に示す如き片相出力型のヒステリシスコンパレータ１００Ａにおいても、図２及び図３に示す差動出力型のヒステリシスコンパレータ１００と同様に、小規模化及び高入力インピーダンス化を図りつつ、ヒステリシス幅の調整容易化を実現することが可能となる。
【００８５】
要するに、本発明に係るヒステリシスコンパレータ（１００、１００Ａ）は、差動信号形態の第１及び第２入力信号（Ｖi1、Ｖi2）同士を、ヒステリシス特性をもって大小比較して比較結果を示す出力信号（ＶO1、ＶO2、ＶO）を生成するコンパレータであり、以下の如きコンパレータコア部（１０、１０Ａ）及びヒステリシス付加部（３０）を有する。コンパレータコア部（１０、１０Ａ）には、ゲート端子に第１入力信号（Ｖi1）が供給され且つドレイン端子に第１入力ライン（Ｌ１）が接続されている第１トランジスタ（１１、１０１）と、ゲート端子に第２入力信号（Ｖi2）が供給され且つドレイン端子に第２入力ライン（Ｌ２）が接続されている第２トランジスタ（１２、１０２）と、を含む差動回路（ＳＧ１）が設けられている。更に、コンパレータコア部には、第１及び第２トランジスタ各々のソース端子に接続されている第１電流源（１９、１０９）と、第１入力ラインに流れる電流に対応した第１出力電流を第１出力ライン（ＬO1）に流す第１カレントミラー部（ＣＭ１）と、第２入力ラインに流れる電流に対応した第２出力電流を第２出力ライン（ＬO2）に流す第２カレントミラー部（ＣＭ２）と、が含まれている。コンパレータコア部は、第１出力ライン上の電圧及び／又は第２出力ライン上の電圧に対応した信号を、第１及び第２入力信号同士の大小比較結果を示す出力信号（ＶO1、ＶO2、ＶO）として出力する。ヒステリシス付加部（３０）は、コンパレータコア部（１０、１０Ａ）から出力された出力信号（ＶO1、ＶO2、ＶO）に応じて、上記した第１及び第２入力ラインの内の一方のラインに所定電流（Ｉh）を流入させる、又はこの所定電流を上記した一方のラインから流出させる。すなわち、ヒステリシス付加部は、コンパレータコア部から出力された出力信号に応じて、上記した第１及び第２入力ラインの内の少なくとも一方のラインの電流量を調整することにより、コンパレータコア部にヒステリシス特性を付加するのである。尚、ヒステリシス付加部（３０）は、第１及び第２入力ライン（Ｌ１、Ｌ２）の内の一方の入力ラインにドレイン端子が接続されており且つゲート端子に出力信号（ＶO1、ＶO2、ＶO）が供給されるトランジスタ（３１、３２、３０１、３０２）と、このトランジスタのソース端子に接続されており、所定電流（Ｉh）を生成する電流源（３３、３０３）と、を有する。
【００８６】
ここで、図２、図３、図５及び図６に示す実施例では、入力信号（Ｖi1、Ｖi2）に対する比較処理に対して常にヒステリシス特性が付加されるようになっているが、外部信号に応じてヒステリシス特性の有無を切り替えられるようにしても良い。
【００８７】
図７は、図２に示される構成、つまりコンパレータコア部１０の差動回路ＳＧ１がｎチャネルＭＯＳ型のトランジスタ対からなり、且つ差動出力型のヒステリシスコンパレータに、ヒステリシス特性の有無切替機能を付加した場合におけるヒステリシスコンパレータ１００の内部構成を示す回路図である。
【００８８】
尚、図７に示す構成では、図２に示されるヒステリシス付加部３０内にアンドゲート３５及び３６を新たに追加した点を除く他の構成は、図２に示されるものと同一である。図７に示されるヒステリシス付加部３０のアンドゲート３５は、ヒステリシスイネーブル信号ＨＳHと、出力信号Ｖ01との論理積結果を示す信号をトランジスタ３１のゲート端子に供給する。アンドゲート３６は、上記したヒステリシスイネーブル信号ＨＳHと、出力信号Ｖ02との論理積結果を示す信号をトランジスタ３２のゲート端子に供給する。よって、ヒステリシスイネーブル信号ＨＳHが論理レベル１の状態にある間は、図２に示す構成と同様に出力信号Ｖ01及びＶ02が差動回路ＳＧ２のトランジスタ３１及び３２各々のゲート端子に供給される。従って、この際、出力信号Ｖ01及びＶ02に応じてトランジスタ３１及び３２の内の一方がオン状態となり、コンパレータコア部１０からヒステリシス特性付加の為の電流Ｉhの流出が為される。一方、ヒステリシスイネーブル信号ＨＳHが論理レベル０の状態にある間は、アンドゲート３５及び３６は出力信号Ｖ01及びＶ02の値に拘わらず論理レベル０の状態固定となる。よって、トランジスタ３１及び３２は共にオフ状態固定となるので、ヒステリシス特性付加の為の電流Ｉhの流出が停止する。これにより、コンパレータコア部１０はヒステリシス特性無しで、入力信号（Ｖi1、Ｖi2）に対する比較処理を行うことになる。
【００８９】
従って、上記した構成によれば、外部供給されたヒステリシスイネーブル信号ＨＳHに応じて、コンパレータコア部１０に対してヒステリシス特性を付加するか否かを切り替えることが可能となる。
【００９０】
図８は、図３に示される構成、つまりコンパレータコア部１０の差動回路ＳＧ１がｐチャネルＭＯＳ型のトランジスタ対からなり、且つ差動出力型のヒステリシスコンパレータに、ヒステリシス特性の有無切替機能を付加した場合におけるヒステリシスコンパレータ１００の内部構成を示す回路図である。尚、図８に示す構成では、図３に示されるヒステリシス付加部３０内にオアゲート３０４及び３０５を新たに追加した点を除く他の構成は、図３に示されるものと同一である。この際、オアゲート３０４は、ヒステリシスイネーブル信号ＨＳLと、出力信号Ｖ01との論理和結果を示す信号をトランジスタ３０１のゲート端子に供給する。オアゲート３０５は、上記したヒステリシスイネーブル信号ＨＳLと、出力信号Ｖ02との論理和結果を示す信号をトランジスタ３０２のゲート端子に供給する。よって、ヒステリシスイネーブル信号ＨＳLが論理レベル０の状態にある間は、図３に示す構成と同様に出力信号Ｖ01及びＶ02が差動回路ＳＧ２のトランジスタ３０１及び３０２各々のゲート端子に供給される。従って、この際、出力信号Ｖ01及びＶ02に応じてトランジスタ３０１及び３０２の内の一方がオン状態となり、コンパレータコア部１０に対してヒステリシス特性付加の為の電流Ｉhの流入が為される。一方、ヒステリシスイネーブル信号ＨＳLが論理レベル１の状態にある間は、オアゲート３０４及び３０５は出力信号Ｖ01及びＶ02の値に拘わらず論理レベル１の状態固定となる。よって、トランジスタ３０１及び３０２は共にオフ状態固定となるので、ヒステリシス特性付加の為の電流Ｉhの流入が停止する。これにより、コンパレータコア部１０はヒステリシス特性無しで、入力信号（Ｖi1、Ｖi2）に対する比較処理を行うことになる。
【００９１】
従って、図８に示す構成によれば、外部供給されたヒステリシスイネーブル信号ＨＳLに応じて、コンパレータコア部１０に対してヒステリシス特性を付加するか否かを切り替えることが可能となる。
【００９２】
図９は、図５に示される構成、つまりコンパレータコア部１０Ａの差動回路ＳＧ１がｎチャネルＭＯＳ型のトランジスタ対からなり、且つ片相出力型のヒステリシスコンパレータに、ヒステリシス特性の有無切替機能を付加した場合におけるヒステリシスコンパレータ１００Ａの内部構成を示す回路図である。
【００９３】
尚、図９に示す構成では、図５に示されるヒステリシス付加部３０内にアンドゲート３５及び３６を新たに追加した点を除く他の構成は、図５に示されるものと同一である。
【００９４】
よって、図９に示される構成においても、図５の構成と同様に、外部供給されたヒステリシスイネーブル信号ＨＳHが論理レベル１の状態にある間は、ヒステリシス特性を伴う比較処理が為される一方、ヒステリシスイネーブル信号ＨＳHが論理レベル０の状態にある間はヒステリシス特性無しの比較処理が実施される。
【００９５】
図１０は、図６に示される構成、つまりコンパレータコア部１０Ａの差動回路ＳＧ１がｐチャネルＭＯＳ型のトランジスタ対からなり、且つ片相出力型のヒステリシスコンパレータに、ヒステリシス特性の有無切替機能を付加した場合におけるヒステリシスコンパレータ１００Ａの内部構成を示す回路図である。
【００９６】
尚、図１０に示す構成では、図６に示されるヒステリシス付加部３０内にオアゲート３０４及び３０５を新たに追加した点を除く他の構成は、図６に示されるものと同一である。
【００９７】
よって、図１０に示される構成においても、図６の構成と同様に、外部供給されたヒステリシスイネーブル信号ＨＳLが論理レベル０の状態にある間は、ヒステリシス特性を伴う比較処理が為される一方、ヒステリシスイネーブル信号ＨＳLが論理レベル１の状態にある間はヒステリシス特性無しの比較処理が実施される。
【００９８】
また、上記実施例では、コンパレータコア部１０に対してヒステリシス特性を付加すべく生成される電流Ｉhの電流源として可変電流源（３３、３０３）を用いているが、ヒステリシス幅が固定であるならば、電流固定の電流源を用いるようにしても良い。
【００９９】
図１１〜図１４は、かかる点に鑑みて為された、図７〜図１０に示されるヒステリシスコンパレータ１００各々の変形例を示す回路図である。
【０１００】
尚、図１１に示す構成では、図７に示されるヒステリシス付加部３０内の可変電流源３３を電流固定の電流源３３ａに変更した点を除く他の構成は、図７に示すものと同一である。図１２に示す構成では、図８に示されるヒステリシス付加部３０内の可変電流源３０３を電流固定の電流源３０３ａに変更した点を除く他の構成は、図８に示すものと同一である。図１３に示す構成では、図９に示されるヒステリシス付加部３０内の可変電流源３３を電流固定の電流源３３ａに変更した点を除く他の構成は、図９に示すものと同一である。図１４に示す構成では、図１０に示されるヒステリシス付加部３０内の可変電流源３０３を電流固定の電流源３０３ａに変更した点を除く他の構成は、図１０に示すものと同一である。
【０１０１】
また、上記したレベル変換部２０（２０Ａ）では、コンパレータコア部１０（１０Ａ）から出力された出力信号（Ｃ1、Ｃ2）を、ディジタル回路に対応した振幅レベルに変換しているが、これに限定されない。要するに、レベル変換部２０（２０Ａ）では、コンパレータコア部１０（１０Ａ）から出力された出力信号を、ヒステリシスコンパレータ１００（１００Ａ）の後段に接続される回路に対応した振幅に変換するものであれば良いのである。
【０１０２】
尚、ヒステリシスコンパレータ１００（１００Ａ）の後段に接続される回路がコンパレータコア部１０（１０Ａ）の出力信号の振幅に対応しているのであれば、このレベル変換部２０（２０Ａ）を省いても良い。
【０１０３】
図１５〜図１８は、かかる点に鑑みて為された、図７〜図１０に示されるヒステリシスコンパレータ１００又は１００Ａの他の変形例を示す回路図である。
【０１０４】
尚、図１５に示す構成では、図７に示されるレベル変換部２０を削除し、コンパレータコア部１０の出力端子ＶCO1及びＶCO2をヒステリシス付加部３０のアンドゲート３５及び３６に夫々接続すると共に、出力端子ＶCO1及びＶCO2各々上の信号を出力信号ＶO1及びＶO2として出力するようにした点を除く他の構成は、図７に示すものと同一である。また、図１６に示す構成では、図８に示されるレベル変換部２０を削除し、コンパレータコア部１０の出力端子ＶCO1をオアゲート３０５、出力端子ＶCO2をオアゲート３０４に夫々接続すると共に、出力端子ＶCO1及びＶCO2各々上の信号を出力信号ＶO1及びＶO2として直接出力するようにした点を除く他の構成は、図８に示すものと同一である。また、図１７に示す構成では、図９に示すレベル変換部２０Ａを削除し、コンパレータコア部１０Ａの出力端子ＶCO1を反転回路４０Ａに接続すると共に、出力端子ＶCO1上の信号を出力信号ＶOとして直接出力するようにした点を除く他の構成は、図９に示すものと同一である。図１７に示す構成では、反転回路４０Ａとして、直列接続されたインバータ４１及び４２を採用し、インバータ４１の出力端子をアンドゲート３６に接続すると共に、インバータ４２の出力端子をアンドゲート３５に接続している。また、図１８に示す構成では、図１０に示すレベル変換部２０を削除し、コンパレータコア部１０Ａの出力端子ＶCO1を反転回路４０Ａに接続すると共に、出力端子ＶCO1上の信号を出力信号ＶOとして直接出力するようにした点を除く他の構成は、図１０に示すものと同一である。図１８に示す構成では、反転回路４０Ａとして、直列接続されたインバータ４１及び４２を採用し、インバータ４１の出力端子をオアゲート３０４に接続すると共に、インバータ４２の出力端子をオアゲート３０５に接続している。
【０１０５】
また、図７〜図１８に示す実施例では、ヒステリシス特性を無効化する為に、ヒステリシス特性を付加する為の電流Ｉhの流入又は流出を制御するトランジスタ（３１、３２、３０１、３０２）をオフ状態にしているが、ヒステリシス特性を無効にする方法は上記した方法に限定されない。例えば、上記した電流Ｉhを生成する電流源（３３、３３ａ、３０３、３０３ａ）に対する電源供給を遮断することにより、ヒステリシス特性を無効にするようにしても良い。要するに、ヒステリシス特性を付加する為の電流Ｉhを生成する電流源に供給する電源を遮断、又はこの電流Ｉhの流入又は流出を制御するトランジスタをオフ状態固定に設定することにより、ヒステリシス特性の無効化を行うのである。
【０１０６】
また、図５、図６、図９、図１０、図１３、図１４、図１７又は図１８に示す如き片相出力型のヒステリシスコンパレータ１００Ａでは、出力ラインＬO1及びＬO2の内のＬO1上に生じた電圧を出力信号として出力端子ＶCO1を介して出力するようにしているが、この出力信号Ｃ1に代えて、出力ラインＬO2上に生じた電圧を出力信号として出力端子ＶCO1を介して出力するようにしても良い。要するに、ヒステリシスコンパレータ１００Ａとしては、第１の出力ラインＬO1又は第２の出力ラインＬO2上に生じた電圧を、入力信号Ｖi1及びＶi2同士の大小比較結果を示す出力信号とし、これを出力端子ＶCO1を介して出力するものであれば良いのである。尚、出力ラインＬO2上に生じた電圧を出力信号として出力端子ＶCO1を介して出力する場合は、カレントミラー部ＣＭ３におけるトランジスタ１１３（１２３）、及び１１４（１２４）各々のゲート接続先を、トランジスタ１１４（１２４)のドレイン端子から、トランジスタ１１３（１２３)のドレイン端子に変更する。
【０１０７】
次に、図１〜図１８に示されるヒステリシスコンパレータ１００又は１００Ａの利用形態について説明する。
【０１０８】
図１９は、本発明に係るヒステリシスコンパレータを含む無線通信装置２００の概略構成を示すブロック図である。尚、かかる無線通信装置２００は、半導体装置としての半導体チップに形成されており、アンプ１、ミキサ３、局部発振回路４、バンドパスフィルタ５、リミッタ６、２値化回路７及び復調器８の如き機能モジュールを含む。
【０１０９】
図１９において、アンプ１は、アンテナ２で受信された受信信号を増幅して増幅受信信号ＡＲを生成しこれをミキサ３に供給する。局部発振器４は、受信信号中のキャリア信号周波数とほぼ等しい所定周波数の局部発振信号Ｆを生成しこれをミキサ３に供給する。ミキサ３は、上記した増幅受信信号ＡＲと局部発振信号Ｆとを乗算し、これを周波数変換受信信号ＩＦとしてバンドパスフィルタ５に供給する。バンドパスフィルタ５は、周波数変換受信信号ＩＦ中の不要な周波数成分を除去することにより、予め設定された周波数帯域の信号を抽出し、これを示す差動信号として帯域制限受信信号ＬＦOP及びＬＦONをリミッタ６に供給する。リミッタ６は、この差動信号形態の帯域制限受信信号ＬＦOP及びＬＦONを増幅しつつ、その振幅上限側及び下限側にリミッタを掛けることにより波形整形を施した差動信号形態の受信信号ＳＳOP及びＳＳONを生成して２値化回路７に供給する。
【０１１０】
２値化回路７は、例えば、図５、図６、図９、図１０、図１３、図１４、図１７又は図１８に示す如き片相出力型のヒステリシスコンパレータ１００Ａからなり、リミッタ６から供給された受信信号ＳＳOP及びＳＳONを夫々入力信号Ｖi1及びＶi2として取り込み、両者の大小比較を行うことにより、差動信号形態の受信信号ＳＳOP及びＳＳONを２値化した出力信号ＶOを得る。２値化回路７は、この出力信号ＶOを受信ディジタル信号ＲＤとして復調器７に供給する。復調器７は、かかる受信ディジタル信号ＲＤに対して所定の復調処理を施すことにより元のベースバンド信号を得てこれを出力する。
【０１１１】
尚、復調器７が差動信号形態の受信ディジタル信号に対する復調処理に対応しているのならば、２値化回路７として、図２、図３、図７、図８、図１１、図１２、図１５又は図１６に示す如き差動出力型のヒステリシスコンパレータ１００を用いても良い。
【０１１２】
ここで、２値化回路７としてのヒステリシスコンパレータ１００又は１００Ａは、リミッタ６から供給された受信信号ＳＳOP及びＳＳONに対して、上記した如きヒステリシス特性をもたせた大小比較処理を施す。これにより、２値化回路７としてチャタリングを防止することが可能となる。よって、チャタリングに伴う復調器７の復調精度の低下を抑制させることができる。更に、ヒステリシスコンパレータ１００Ａは、前述したように高入力インピーダンスであるので、リミッタ６の出力インピーダンスによる影響が軽減される。
【０１１３】
図２０は、図７〜図１８に示す如きヒステリシスコンパレータ１００を含む他の実施例による無線通信装置３００の内部構成の一部を示すブロック図である。
【０１１４】
無線通信装置３００は、半導体装置としての半導体チップに形成されており、アンプ１Ａ、ミキサ３Ａ、局部発振回路４Ａ、バンドパスフィルタ５Ａ、リミッタ６Ａ、２値化回路７Ａ、復調器８Ａ、セレクタ９Ａ、制御部１０Ａ及びテスト結果処理部１１Ａを含む第１の機能モジュールと、その他の第２の機能モジュール（図示せぬ）と、を含む。尚、第２の機能モジュールとは、無線通信装置３００の各種機能を担う機能モジュールの内で、上記した第１の機能モジュールを除いた機能モジュールである。
【０１１５】
図２０において、アンプ１Ａは、アンテナ２Ａで受信された受信信号を増幅して増幅受信信号ＡＲを生成しこれをミキサ３Ａに供給する。局部発振器４Ａは、受信信号中のキャリア信号周波数とほぼ等しい所定周波数の局部発振信号Ｆを生成しこれをミキサ３Ａに供給する。ミキサ３Ａは、上記した増幅受信信号ＡＲと局部発振信号Ｆとを乗算し、これを周波数変換受信信号ＩＦとしてバンドパスフィルタ５Ａに供給する。バンドパスフィルタ５Ａは、周波数変換受信信号ＩＦ中の不要な周波数成分を除去することにより、予め設定された周波数帯域の信号を抽出し、これを示す差動信号として帯域制限受信信号ＬＦOP及びＬＦONをリミッタ６Ａに供給する。リミッタ６Ａは、この差動信号形態の帯域制限受信信号ＬＦOP及びＬＦONを増幅しつつ、その振幅上限側及び下限側にリミッタを掛けることにより波形整形を施した差動信号形態の受信信号ＳＳOP及びＳＳONを生成し、復調器８Ａ及びセレクタ９Ａに供給する。復調器８Ａは、アナログ信号である受信信号ＳＳOP及びＳＳONに対して所定の復調処理を施すことにより元のベースバンド信号を得てこれを出力する。
【０１１６】
セレクタ９Ａには、上記した受信信号ＳＳOP及びＳＳONと共に、上記した第２の機能モジュールから出力された信号がテスト対象信号ＶTESとして供給されている。更に、セレクタ９Ａには、このテスト対象信号ＶTESの目標値を示す目標値ＶTGがテスト対象信号ＶTESと対を為して供給されている。セレクタ９Ａは、外部供給されたテスト信号ＴＥＳがテストの非実行を示す場合には、上記した受信信号ＳＳOP及びＳＳONと、上記目標値ＶTG及び出力信号ＶTESとの内から、受信信号ＳＳOP及びＳＳONに一対を選択して２値化回路７Ａに供給する。一方、テスト信号ＴＥＳがテストの実行を示す場合には、セレクタ９Ａは、目標値ＶTG及び出力信号ＶTESの一対を選択して２値化回路７Ａに供給する。尚、テスト信号ＴＥＳは、製品出荷時において、上記した第２の機能モジュールに故障が生じているか否かのテストを実施する場合に、テストの実行を示す状態に設定される。よって、製品出荷後、テスト信号ＴＥＳは、テストの非実行を示す状態に固定される。
【０１１７】
２値化回路７Ａは、例えば、図９、図１０、図１３、図１４、図１７又は図１８に示す如きヒステリシス特性の有無の切替機能を備えており且つ片相出力型のヒステリシスコンパレータ１００Ａからなる。２値化回路７Ａは、上記セレクタ９Ａから供給された受信信号ＳＳOP及びＳＳONの一対、又は目標値ＶTG及び出力信号ＶTESの一対を入力信号Ｖi1及びＶi2として取り込み、入力信号Ｖi1及びＶi2に対して上記した如き大小比較処理を施し、その処理結果を示す出力信号ＶOを得る。２値化回路７Ａは、かかる出力信号ＶOを、受信／テスト結果兼用信号ＲＴＤとして制御部１０Ａ及びテスト結果処理部１１Ａに供給する。
【０１１８】
尚、２値化回路７Ａは、テスト信号ＴＥＳをヒステリシスイネーブル信号ＨＳL（又はＨＳH）として取り込み、このテスト信号ＴＥＳがテストの非実行を示す場合、つまりヒステリシスイネーブル信号ＨＳL（又はＨＳH）が論理レベル０（又は１）を示す場合には、ヒステリシス特性を持たせて上記した大小比較処理を行う。すなわち、この際、２値化回路７Ａは、リミッタ６Ａで生成された受信信号ＳＳOP及びＳＳONに対してヒステリシス特性を持たせた大小比較処理を行うことにより、受信信号ＳＳOP及びＳＳONを２値の受信ディジタル信号に変換し、これを受信／テスト結果兼用信号ＲＴＤとして生成するのである。  一方、テスト信号ＴＥＳがテストの実行を示す場合、つまりヒステリシスイネーブル信号ＨＳL（又はＨＳH）が論理レベル１（又は０）を示す場合には、２値化回路７Ａは、ヒステリシス特性無しで上記した大小比較処理を行う。すなわち、この際、２値化回路７Ａは、第２の機能モジュールから出力された出力信号ＶTESと、目標値ＶTGとの大小比較をヒステリシス特性を付加することなく実行することにより、目標値ＶTGに対して出力信号ＶTESが大であるのか、或いは小であるのかを示す２値のテスト結果を得て、このテスト結果を示す受信／テスト結果兼用信号ＲＴＤを生成する。
【０１１９】
制御部１０Ａは、上記した受信ディジタル信号としての受信／テスト結果兼用信号ＲＴＤに応じて、無線通信装置３００の動作を制御する制御信号ＣＮＴを生成する。かかる制御信号ＣＮＴに応じて例えば局部発振４Ａの発振周波数が制御される。テスト結果処理部１１Ａは、上記したテスト結果を示す受信／テスト結果兼用信号ＲＴＤに応じてそのテスト結果の履歴を示すテスト結果履歴情報を生成する。
【０１２０】
尚、テスト結果処理部１１Ａ及び制御部１０Ａが、差動信号形態の信号処理に対応しているのならば、２値化回路７Ａとして、図７、図８、図１１、図１２、図１５又は図１６に示す如き差動出力型のヒステリシスコンパレータ１００を用いても良い。
【０１２１】
要するに、図２０に示される無線通信装置３００では、本来、差動信号形態の受信信号ＳＳOP及びＳＳONを２値のディジタル信号に変換する２値化回路７Ａを、製品出荷時には、上記した第２の機能モジュールから出力された出力信号ＶTESとその目標値ＶTGとの比較テストを行う為のコンパレータとして、用いるようにしたのである。
【０１２２】
かかる構成によれば、製品出荷時のテストに用いるコンパレータを新たに半導体チップ内に設ける必要が無くなるので、テスト回路のチップ占有面積を小さくすることが可能となる。尚、製品出荷時の比較テストを実施するにあたり、上記したヒステリシス特性が付加されているとそのテスト結果に誤差が生じる。そこで、図２０に示される２値化回路７Ａとして、製品出荷の比較テストを実施する場合にヒステリシス特性を無効にすることが可能な、図７〜図１８に示す如きヒステリシスコンパレータ１００又は１００Ａを採用したのである。
【符号の説明】
【０１２３】
１０、１０Ａ          コンパレータコア部
３０                  ヒステリシス付加部
３３、３０３          可変電流源
ＣＭ１〜ＣＭ３        カレントミラー部
ＳＧ１〜ＳＧ２        差動回路
【図１】
0005940371.tif 000008
【図２】
0005940371.tif 000009
【図３】
0005940371.tif 000010
【図４】
0005940371.tif 000011
【図５】
0005940371.tif 000012
【図６】
0005940371.tif 000013
【図７】
0005940371.tif 000014
【図８】
0005940371.tif 000015
【図９】
0005940371.tif 000016
【図１０】
0005940371.tif 000017
【図１１】
0005940371.tif 000018
【図１２】
0005940371.tif 000019
【図１３】
0005940371.tif 000020
【図１４】
0005940371.tif 000021
【図１５】
0005940371.tif 000022
【図１６】
0005940371.tif 000023
【図１７】
0005940371.tif 000024
【図１８】
0005940371.tif 000025
【図１９】
0005940371.tif 000026
【図２０】
0005940371.tif 000027