(57)【特許請求の範囲】
【請求項１】
第１の高電圧と第１の低電圧の振幅をもつ電圧が入力する入力端子と、該入力端子の電圧によってオン／オフする第１のＮＭＯＳトランジスタと、該第１のＮＭＯＳトランジスタのドレインに接続された第１の電流リミット回路とからなる信号入力部、
前記第１の電流リミット回路と第２の高電圧の電源端子との間に接続された第１のツェナーダイオードと、該第１のツェナーダイオードに並列接続された第２の抵抗と、前記第２の高電圧と第２の低電圧が電源電圧として印加し、前記第１の電流リミット回路と前記第１のツェナーダイオードの共通接続点の第１のノードの電圧に対応した電圧を入力し反転して出力端子に出力する第１のインバータとからなる信号出力部を備え、
前記第１の電流リミット回路は、前記第１のＮＭＯＳトランジスタのドレインに一端が接続された第１の抵抗と、該第１の抵抗がゲート・ソース間に接続されドレインに前記第１の高電圧の電源端子に接続された第１の電流源が接続された第２のＮＭＯＳトランジスタと、ソースが前記第１の抵抗の他端に接続されドレインが前記第１のノードに接続されゲートが前記第２のＮＭＯＳトランジスタのドレインに接続された第１の高耐圧用ＮＭＯＳトランジスタとから構成され、
前記第１の低電圧、前記第１の高電圧、前記第２の低電圧、前記第２の高電圧の順に電圧が高く設定されている、
ことを特徴とするレベル変換回路。
【請求項２】
請求項１に記載のレベル変換回路において、
前記信号入力部に、前記入力端子の電圧によって前記第１のＮＭＯＳトランジスタがオン／オフするとき逆にオフ／オンする第３のＮＭＯＳトランジスタと、該第３のＮＭＯＳトランジスタのドレインに接続された第２の電流リミット回路とが追加され、
前記信号出力部に、前記第２の電流リミット回路と第２の高電圧の電源端子との間に接続された第２のツェナーダイオードと、該第２のツェナーダイオードに並列接続された第４の抵抗と、前記第１のノードの電圧に対応する電圧を第１の端子に入力するとともに前記第２の電流リミット回路と前記第２のツェナーダイオードの共通接続点の第２のノードの電圧に対応する電圧を第２の端子に入力してラッチ動作を行い、第３の端子から出力する電圧を前記第１のインバータに入力するロジックレベル確定回路とが追加され、
前記第２の電流リミット回路は、前記第３のＮＭＯＳトランジスタのドレインに一端が接続された第３の抵抗と、該第３の抵抗がゲート・ソース間に接続されドレインに前記第１の高電圧の電源端子に接続された第２の電流源が接続された第４のＮＭＯＳトランジスタと、ソースが前記第３の抵抗の他端に接続されドレインが前記第２のノードに接続されゲートが前記第４のＮＭＯＳトランジスタのドレインに接続された第２の高耐圧用ＮＭＯＳトランジスタとから構成され、
前記ロジックレベル確定回路は、前記第１の端子が前記第２の高電圧から前記第２のツェナーダイオードの電圧を減算した電圧で且つ前記第２の端子が前記第２の高電圧のとき前記第３の端子を前記第２の低電圧にし、前記第１の端子が前記第２の高電圧で前記第２の端子が前記第２の高電圧から前記第１のツェナーダイオードの電圧を減算した電圧のとき第３の端子を第２の高電圧にする、
ことを特徴とするレベル変換回路。
【請求項３】
請求項２に記載のレベル変換回路において、
前記第２の抵抗は、ドレインが前記第２の高電圧の電源端子に接続されゲートが固定バイアスされる第７のＰＭＯＳトランジスタと、該第７のＰＭＯＳトランジスタのドレインと前記第１のノードとの間にダイオード接続された第９のＮＭＯＳトランジスタとからなり、前記第７のＰＭＯＳトランジスタと前記第９のＮＭＯＳトランジスタの共通ドレイン端子が前記ロジックレベル確定回路の前記第１の端子に接続され、
前記第４の抵抗は、ドレインが前記第２の高電圧の電源端子に接続されゲートが固定バイアスされる第８のＰＭＯＳトランジスタと、該第８のＰＭＯＳトランジスタのドレインと前記第２のノードとの間にダイオード接続された第１０のＮＭＯＳトランジスタとからなり、前記第８のＰＭＯＳトランジスタと前記第１０のＮＭＯＳトランジスタの共通ドレイン端子が前記ロジックレベル確定回路の第２の端子に接続されている、
ことを特徴とするレベル変換回路。
【請求項４】
請求項３に記載のレベル変換回路において、
前記第７のＰＭＯＳトランジスタに第９のＰＭＯＳトランジスタを並列接続するとともに、前記第８のＰＭＯＳトランジスタに第１０のＰＭＯＳトランジスタを並列接続し、
前記第１のノードが前記第２の高電圧から前記第１のツェナーダイオードの電圧を減算した電圧になるとき、前記第９のＰＭＯＳトランジスタをオンさせ、前記第２のノードが前記第２の高電圧から前記第２のツェナーダイオードの電圧を減算した電圧になるとき前記第１０のＰＭＯＳトランジスタをオンさせるレベル変換補助回路を設けた、
ことを特徴とするレベル変換回路。
【請求項５】
請求項１に記載のレベル変換回路において、
前記信号出力部に、ゲートが前記第１のノードに接続されソースに前記第２の低電圧の電源端子が接続された第１１のＮＭＯＳトランジスタと、該第１１のＮＭＯＳトランジスタのドレインと前記第２の高電圧の電源端子との間に接続された第３の電流リミット回路とが追加され、
前記第３の電流リミット回路は、前記第１１のＮＭＯＳトランジスタのドレインに一端が接続された第５の抵抗と、該第５の抵抗がゲート・ソース間に接続されドレインに前記第２の高電圧に接続された第３の電流源が接続された第１２のＮＭＯＳトランジスタと、ソースが前記第５の抵抗の他端に接続されゲートが前記第１２のＮＭＯＳトランジスタのドレインに接続された第１３のＮＭＯＳトランジスタと、ドレインとゲートが該第１３のＮＭＯＳトランジスタのドレインに接続されドレインが前記第２の高電圧の電源端子に接続された第１１のＰＭＯＳトランジスタと、該第１１のＰＭＯＳトランジスタとカレントミラー接続され前記第１の抵抗に並列接続された第１２のＰＭＯＳトランジスタとから構成されている、
ことを特徴とするレベル変換回路。
【請求項６】
請求項１乃至５に記載のレベル変換回路において、
前記第１の高電圧と前記第１の低電圧を互いに入れ替え、前記第２の高電圧と第２の低電圧を互いに入れ替えるとともに、入れ替えた後の前記第２の低電圧、前記第２の高電圧、前記第１の低電圧、前記第１の高電圧の順に電圧を高く設定し、且つ、前記ＮＭＯＳトランジスタをＰＭＯＳトランジスタに、前記ＰＭＯＳトランジスタをＮＭＯＳトランジスタにそれぞれ置き換えたことを特徴とするレベル変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ハイレベルおよびロウレベルともに異なる電圧にレベル変換でき、且つ定常時に定電流となりレベル遷移時に電流が増すようにした電流リミット回路を備えたレベル変換回路に関する。
【背景技術】
【０００２】
図７に、従来から用いられている典型的なレベル変換回路を示す（例えば、特許文献１参照）。このレベル変換回路は、ロウレベルをＧＮＤ共通として、ハイレベルの電圧をＶＤＤＬからＶＤＤＨ（ＶＤＤＬ＜ＶＤＤＨ）にレベルシフトする場合に用いられる。ＮＭＯＳトランジスタＭＮ２１とＰＭＯＳトランジスタＭＰ２１は１段目インバータを構成し、ＮＭＯＳトランジスタＭＮ２２とＰＭＯＳトランジスタＭＰ２２は２段目インバータを構成する。またＮＭＯＳトランジスタＭＮ２３，ＭＮ２４とＰＭＯＳトランジスタＭＰ２３，ＭＰ２４は、１段目インバータの出力と２段目インバータの出力で制御される出力回路を構成する。
【０００３】
入力端子ＩＮの信号振幅がＧＮＤ−ＶＤＤＬである場合、入力端子ＩＮがハイレベル（＝ＶＤＤＬ）のときは、ノードＮ２１がロウレベル（＝ＧＮＤ）、ノードＮ２２がハイレベル（＝ＶＤＤＬ）となり、ＮＭＯＳトランジスタＭＮ２４はオフし、ＮＭＯＳトランジスタＭＮ２３はオンする。すると、ＰＭＯＳトランジスタＭＰ２４はオンし、出力端子ＯＵＴの電圧はハイレベル（＝ＶＤＤＨ）となる。このとき、トランジスタＭＰ２３はゲート電圧がＶＤＤＨとなるのでオフする。一方、入力端子ＩＮがロウレベル（＝ＧＮＤ）のときは、トランジスタＭＮ２３，ＮＭ２４，ＭＰ２３，ＭＰ２４の動作は反対になり、出力端子ＯＵＴの電圧はロウレベル（＝ＧＮＤ）となる。したがって、入力端子ＩＮがハイレベル（＝ＶＤＤＬ）であれば、出力端子ＯＵＴはハイレベル（ＶＤＤＨ）となり、入力端子ＩＮがロウレベル（＝ＧＮＤ）であれば、出力端子ＯＵＴは同じくロウレベル（＝ＧＮＤ）となって、ハイレベルの電圧のみがＶＤＤＬからＶＤＤＨにレベル変換される。
【０００４】
図８に、別のレベル変換回路を示す（例えば、特許文献２参照）。これは、特に高耐圧回路に用いられる回路である。このレベル変換回路は、ＮＭＯＳトランジスタＭＮ３１，ＭＮ３２，ＭＮ３３と、ＰＭＯＳトランジスタＭＰ３１と、ツェナーダイオードＺＤ３１と、抵抗Ｒ３１，Ｒ３２とで構成される。
【０００５】
入力端子ＩＮがハイレベル（＝ＶＤＤＬ）のときは、トランジスタＭＮ３１がオンし、トランジスタＭＰ３１がオフして、トランジスタＭＮ３２，ＭＮ３３はオフする。このため、電源ＶＤＤＨに接続した抵抗Ｒ３２によって、トランジスタＭＮ３３のドレインはプルアップされ、出力端子ＯＵＴの電圧はＶＤＤＨとなる。入力端子ＩＮがロウレベ（＝ＧＮＤ）のときは、トランジスタＭＰ３１がオンしてトランジスタＭＮ３１がオフし、電源電圧ＶＤＤＬとトランジスタＭＮ３２のドレインとの電位差と抵抗Ｒ３１で決まる電流が、トランジスタＭＮ３２のドレイン電流として流れる。トランジスタＭＮ３２，ＭＮ３３はカレントミラー構成となっているので、トランジスタＭＮ３２のドレイン電流はトランジスタＭＮ３３のドレイン電流にミラーされ、トランジスタＭＮ３３のドレイン電流がツェナーダイオードＺＤ３１のツェナー電圧Ｖｚ３で決まる抵抗Ｒ３２の電流より多ければ、ツェナーダイオードＺＤ３１に電流が流れ、トランジスタＭＮ３３のドレイン電圧は、電源電圧ＶＤＤＨからツェナーダイオードＺＤ３１のツェナー電圧Ｖｚ３だけ低い電圧（＝ＶＤＤＨ−Ｖｚ３）でクランプされ、これが出力端子ＯＵＴに出力する。したがって、入力端子ＩＮが電源電圧ＶＤＤＬであれば、レベル変換回路の出力はＶＤＤＨとなり、入力端子ＩＮがＧＮＤであれば、レベル変換回路の出力は「ＶＤＤＨ−Ｖｚ３」となり、ハイレベルおよびロウレベルともに異なる電圧にレベル変換される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平７−１４２９６８号公報
【特許文献２】特開平１１−６８５４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、図８のレベル変換回路の場合、入力端子ＩＮがロウレベルのとき、ＮＭＯＳトランジスタＭＮ３２，ＭＮ３３に電流が流れ、消費電流の増加につながる。また、レベル変換回路出力がハイレベルのときは、抵抗Ｒ３２のみで出力端子ＯＵＴに接続される次段のＰＭＯＳトランジスタ（図示せず）のゲートを駆動し、ロウレベルのときはトランジスタＭＮ３３のドレイン定電流で該次段のトランジスタのゲートを駆動するので、出力端子ＯＵＴの電圧がロウレベルからハイレベルへ遷移する時間、およびハイレベルからロウレベルへ遷移する時間が長くなる傾向がある。さらに低消費電流化を実現しようとするときには、トランジスタＭＮ３３のドレイン電流を少なくする必要があり、このようにするとハイレベルからロウレベルへの遷移時間が長くなってしまうという問題が発生する。
【０００８】
また、図７のレベル変換回路では、状態遷移において、ＭＯＳトランジスタの一方がオンからオフに、他方がオフからオンになるので、遷移時間は短くでき、定常状態では消費電流は流れないものの、一方の電源側の電圧レベルしか変換できないという問題がある。
【０００９】
本発明の目的は、ハイレベルおよびロウレベルともに異なる電圧にレベル変換でき、且つ定常時の消費電流を低減でき、且つレベル遷移時の遷移時間を短縮できるようにしたレベル変換回路を提供することである。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、請求項１にかかる発明のレベル変換回路は、第１の高電圧と第１の低電圧の振幅をもつ電圧が入力する入力端子と、該入力端子の電圧によってオン／オフする第１のＮＭＯＳトランジスタと、該第１のＮＭＯＳトランジスタのドレインに接続された第１の電流リミット回路とからなる信号入力部、前記第１の電流リミット回路と第２の高電圧の電源端子との間に接続された第１のツェナーダイオードと、該第１のツェナーダイオードに並列接続された第２の抵抗と、前記第２の高電圧と第２の低電圧が電源電圧として印加し、前記第１の電流リミット回路と前記第１のツェナーダイオードの共通接続点の第１のノードの電圧に対応した電圧を入力し反転して出力端子に出力する第１のインバータとからなる信号出力部を備え、前記第１の電流リミット回路は、前記第１のＮＭＯＳトランジスタのドレインに一端が接続された第１の抵抗と、該第１の抵抗がゲート・ソース間に接続されドレインに前記第１の高電圧の電源端子に接続された第１の電流源が接続された第２のＮＭＯＳトランジスタと、ソースが前記第１の抵抗の他端に接続されドレインが前記第１のノードに接続されゲートが前記第２のＮＭＯＳトランジスタのドレインに接続された第１の高耐圧用ＮＭＯＳトランジスタとから構成され、前記第１の低電圧、前記第１の高電圧、前記第２の低電圧、前記第２の高電圧の順に電圧が高く設定されている、ことを特徴とする。
請求項２にかかる発明は、請求項１に記載のレベル変換回路において、前記信号入力部に、前記入力端子の電圧によって前記第１のＮＭＯＳトランジスタがオン／オフするとき逆にオフ／オンする第３のＮＭＯＳトランジスタと、該第３のＮＭＯＳトランジスタのドレインに接続された第２の電流リミット回路とが追加され、前記信号出力部に、前記第２の電流リミット回路と第２の高電圧の電源端子との間に接続された第２のツェナーダイオードと、該第２のツェナーダイオードに並列接続された第４の抵抗と、前記第１のノードの電圧に対応する電圧を第１の端子に入力するとともに前記第２の電流リミット回路と前記第２のツェナーダイオードの共通接続点の第２のノードの電圧に対応する電圧を第２の端子に入力してラッチ動作を行い、第３の端子から出力する電圧を前記第１のインバータに入力するロジックレベル確定回路とが追加され、前記第２の電流リミット回路は、前記第３のＮＭＯＳトランジスタのドレインに一端が接続された第３の抵抗と、該第３の抵抗がゲート・ソース間に接続されドレインに前記第１の高電圧の電源端子に接続された第２の電流源が接続された第４のＮＭＯＳトランジスタと、ソースが前記第３の抵抗の他端に接続されドレインが前記第２のノードに接続されゲートが前記第４のＮＭＯＳトランジスタのドレインに接続された第２の高耐圧用ＮＭＯＳトランジスタとから構成され、前記ロジックレベル確定回路は、前記第１の端子が前記第２の高電圧から前記第２のツェナーダイオードの電圧を減算した電圧で且つ前記第２の端子が前記第２の高電圧のとき前記第３の端子を前記第２の低電圧にし、前記第１の端子が前記第２の高電圧で前記第２の端子が前記第２の高電圧から前記第１のツェナーダイオードの電圧を減算した電圧のとき第３の端子を第２の高電圧にする、ことを特徴とする。
請求項３にかかる発明は、請求項２に記載のレベル変換回路において、前記第２の抵抗は、ドレインが前記第２の高電圧の電源端子に接続されゲートが固定バイアスされる第７のＰＭＯＳトランジスタと、該第７のＰＭＯＳトランジスタのドレインと前記第１のノードとの間にダイオード接続された第９のＮＭＯＳトランジスタとからなり、前記第７のＰＭＯＳトランジスタと前記第９のＮＭＯＳトランジスタの共通ドレイン端子が前記ロジックレベル確定回路の前記第１の端子に接続され、前記第４の抵抗は、ドレインが前記第２の高電圧の電源端子に接続されゲートが固定バイアスされる第８のＰＭＯＳトランジスタと、該第８のＰＭＯＳトランジスタのドレインと前記第２のノードとの間にダイオード接続された第１０のＮＭＯＳトランジスタとからなり、前記第８のＰＭＯＳトランジスタと前記第１０のＮＭＯＳトランジスタの共通ドレイン端子が前記ロジックレベル確定回路の第２の端子に接続されている、ことを特徴とする。
請求項４にかかる発明は、請求項３に記載のレベル変換回路において、前記第７のＰＭＯＳトランジスタに第９のＰＭＯＳトランジスタを並列接続するとともに、前記第８のＰＭＯＳトランジスタに第１０のＰＭＯＳトランジスタを並列接続し、前記第１のノードが前記第２の高電圧から前記第１のツェナーダイオードの電圧を減算した電圧になるとき、前記第９のＰＭＯＳトランジスタをオンさせ、前記第２のノードが前記第２の高電圧から前記第２のツェナーダイオードの電圧を減算した電圧になるとき前記第１０のＰＭＯＳトランジスタをオンさせるレベル変換補助回路を設けた、ことを特徴とする。
請求項５にかかる発明は、請求項１に記載のレベル変換回路において、前記信号出力部に、ゲートが前記第１のノードに接続されソースに前記第２の低電圧の電源端子が接続された第１１のＮＭＯＳトランジスタと、該第１１のＮＭＯＳトランジスタのドレインと前記第２の高電圧の電源端子との間に接続された第３の電流リミット回路とが追加され、前記第３の電流リミット回路は、前記第１１のＮＭＯＳトランジスタのドレインに一端が接続された第５の抵抗と、該第５の抵抗がゲート・ソース間に接続されドレインに前記第２の高電圧に接続された第３の電流源が接続された第１２のＮＭＯＳトランジスタと、ソースが前記第５の抵抗の他端に接続されゲートが前記第１２のＮＭＯＳトランジスタのドレインに接続された第１３のＮＭＯＳトランジスタと、ドレインとゲートが該第１３のＮＭＯＳトランジスタのドレインに接続されドレインが前記第２の高電圧の電源端子に接続された第１１のＰＭＯＳトランジスタと、該第１１のＰＭＯＳトランジスタとカレントミラー接続され前記第１の抵抗に並列接続された第１２のＰＭＯＳトランジスタとから構成されている、ことを特徴とする。
請求項６にかかる発明は、請求項１乃至５に記載のレベル変換回路において、前記第１の高電圧と前記第１の低電圧を互いに入れ替え、前記第２の高電圧と第２の低電圧を互いに入れ替えるとともに、入れ替えた後の前記第２の低電圧、前記第２の高電圧、前記第１の低電圧、前記第１の高電圧の順に電圧を高く設定し、且つ、前記ＮＭＯＳトランジスタをＰＭＯＳトランジスタに、前記ＰＭＯＳトランジスタをＮＭＯＳトランジスタにそれぞれ置き換えたことを特徴とする。
【発明の効果】
【００１１】
請求項１にかかる発明によれば、入力端子に対して出力端子をハイレベルおよびロウレベルともに異なる電圧にすることが可能である。また、第１の電流リミット回路により、入力端子がロウレベルからハイレベルに遷移するときに過渡的に大きな電流が流れるので出力端子のロウレベルからハイレベルへの遷移時間を短くできるとともに、定常時には定電流動作となるので低消費電流化が可能となる。
請求項２にかかる発明によれば、第２の電流リミット回路とロジックレベル確定回路により、入力端子がハイレベルからロウレベルに遷移するときにも、第１のインバータの入力電圧が短時間に遷移するので、請求項１の構成に対して第１のインバータの貫通電流を抑制することができる。
請求項３にかかる発明によれば、第２および第４の抵抗を第７および第８のＰＭＯＳトランジスタに置き換えることにより、チップ上の素子レイアウト面積削減が可能となる。また、ダイオード接続の第９および第１０のＮＭＯＳトランジスタを挿入することにより、ロジックレベル確定回路のＰＭＯＳトランジスタのゲート耐圧保護を向上させることができるとともに、第１および第２の高耐圧用ＮＭＯＳトランジスタのドレインのインピーダンスを第７および第８のトランジスタのドレインを直接つなげるよりも低くすることが可能である。
請求項４にかかる発明によれば、入力端子のハイレベルからロウレベルへの遷移に対する出力端子のハイレベルからロウレベルへの遷移の遷移時間も、短くすることができる。
請求項５にかかる発明によれば、信号出力部にも信号入力部の電流リミット回路と同様の電流リミット回路を用いているので、入力端子のハイレベルからロウレベルへの遷移と、ロウレベルからハイレベルへの遷移のどちらの遷移時間も短くでき、かつ回路規模を、同様な効果を実現する請求項２〜４にかかる発明の半分にできる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１の実施例のレベル変換回路を示す回路図である。
【図２】本発明の第２の実施例のレベル変換回路を示す回路図である。
【図３】本発明の第３の実施例のレベル変換回路を示回路図である。
【図４】本発明の第４の実施例のレベル変換回路を示す回路図である。
【図５】本発明の第５の実施例のレベル変換回路を示す回路図である。
【図６】本発明の入出力信号の電圧レベルを表す図である。
【図７】従来回路のレベル変換回路を示す回路図である。
【図８】従来回路の別のレベル変換回路示す回路図である。
【発明を実施するための形態】
【００１３】
＜第１の実施例＞  図１に第１の実施例のレベル変換回路を示す。ＭＮ１はゲートが入力端子ＩＮに接続されたＮＭＯＳトランジスタである。１は電流リミット回路であり、ＮＭＯＳトランジスタＭＮ２と、デプレッション型ＮＭＯＳトランジスタＤＭＮ１と、抵抗Ｒ１と、電流源Ｉ１とで構成され、電源電圧ＶＤＤ３で動作する。トランジスタＭＮ１，ＭＮ２は低耐圧素子である。このトランジスタＭＮ１および電流リミット回路１から構成される信号入力部を、ロウサイド回路と呼ぶことにする。
【００１４】
信号出力部は、ツェナーダイオードＺＤ１と、抵抗Ｒ２と、インバータＩＮＶ１とで構成され、電源電圧ＶＤＤ２で動作する。ツェナーダイオードＺＤ１のツェナー電圧Ｖｚ１は、低耐圧素子のトランジスタＭＮ１とＭＮ２の定格電圧以下であり、インバータＩＮＶ１は低耐圧素子で構成される。したがって、ＶＤＤ２は低耐圧素子の定格電圧以下に設定する。この信号出力部をハイサイド回路と呼ぶことにする。
【００１５】
ここで、ハイサイド回路の電源電圧は、ＧＮＤに対しては電源電圧ＶＤＤ１で設定し、
ＶＤＤ１＞（ＶＤＤ２＋ＶＤＤ３）
とする。例えば、ＶＤＤ１＝３０Ｖ、ＶＤＤ２＝５Ｖ、ＶＤＤ３＝３Ｖのような電源電圧設定になる。そしてロウサイド回路とハイサイド回路の両方に繋がるトランジスタＤＭＮ１には、電圧ＶＤＤ１の最大電圧に耐えうる素子を用る。本実施例では、このトランジスタＤＭＮ１に３０Ｖ以上の高耐圧素子を用いる。      
【００１６】
まず、入力端子ＩＮの入力信号がロウレベルＶＬ１（＝ＧＮＤ）からハイレベルＶＨ１（＝ＶＤＤ３）に遷移した場合の状態を説明する。遷移した直後、トランジスタＭＮ１はオンし、トランジスタＤＭＮ１のソース電圧と抵抗Ｒ１で決まる最大電流Ｉｄ１_maxが瞬時流れる。    Ｉｄ１_max＝（ＶＤＤ３−Ｖgsdmn1）／Ｒ１ここで、Ｖgsdmn1はトランジスタＤＭＮ１のゲート・ソース間電圧である。これにより、トランジスタＭＮ２が動作し、この後の定常時のトランジスタＭＮ１のドレイン電流Ｉｄ１は、
Ｉｄ１＝Ｖgsmn2／Ｒ１となる。ここで、Ｖgsmn2はトランジスタＭＮ２のゲート・ソース間電圧であり、トランジスタＭＮ２の閾値電圧と電流源Ｉ１の電流値で決まる。トランジスタＭＮ２のトランジスタサイズを大きくすることでその寄生容量を増やしたり、トランジスタＭＮ２のゲート・ソース間にキャパシタを接続したりすれば、トランジスタＭＮ１がオンして最大電流Ｉｄ１_maxが流れてから定常電流Ｉｄ１になるまでの時間を長くすることができる。
【００１７】
ハイサイド回路においては、トランジスタＤＭＮ１の電流がツェナーダイオードＺＤ１と抵抗Ｒ２に流れ、ツェナーダイオードＺＤ１のアノード電圧（ノードＮ１）は、ＶＤＤ１からツェナー電圧Ｖｚ１まで低下する。なお、抵抗Ｒ２の抵抗値は、トランジスタＤＭＮ１のドレインに電流Ｉｄ１が流れた状態で、ノードＮ１の電圧が「ＶＤＤ１−Ｖｚ１」となるように設定する。ノードＮ１の電圧がＶＤＤ１から「ＶＤＤ１−Ｖｚ１」に遷移すると、インバータＩＮＶ１の出力電圧はロウレベルＶＬ２（＝ＶＤＤ１−ＶＤＤ２）からハイレベルＶＨ２（＝ＶＤＤ１）に遷移する。この遷移している途中で、トランジスタＤＭＮ１のドレイン電流は最大電流Ｉｄ１_maxとなって、インバータＩＮＶ１のゲート入力の寄生容量の電荷を急峻に引き技くことで、インバータＩＮＶ１の出力電圧のロウレベルＶＬ２からハイレベルＶＨ２への遷移の時間を短くする。定常時では、ツェナーダイオードＺＤ１に流れる電流Ｉｚ１は、
Ｉｚ１＝Ｉｄ１−Ｖｚ１／Ｒ２
となり、ノードＮ１の電圧は「ＶＤＤ１−Ｖｚ１」で保持され、インバータＩＮＶ１の出力電圧はハイレベルＶＨ２（＝ＶＤＤ１）になる。定常時にロウサイド回路で電流クランプさせるのは、ツェナーダイオードＺＤ１が大電流継続により破壊されるのを防ぐためである。      
【００１８】
次に、入力端子ＩＮの入力信号がハイレベルＶＨ１（＝ＶＤＤ３）からロウレベルＶＬ１（＝ＧＮＤ）に遷移した場合を説明する。入力信号がロウレベルＶＬ１になると、トランジスタＭＮ１はオフしてトランジスタＤＭＮ１にドレイン電流が流れなくなる。すると、ハイサイド回路のツェナーダイオードＺＤ１にも電流が流れなくなり、そのアノード（ノードＮ１）からトランジスタＤＭＮ１のドレインを見ると、ハイインピーダンスになる。ノードＮ１の電圧は、抵抗Ｒ２がプルアップ抵抗の役割を果たして徐々に上昇し、最終的にハイレベルＶＨ２（＝ＶＤＤ１）になる。この状態の遷移における時間は、ツェナーダイオードＺＤ１のアノードの接続部分における寄生容量と抵抗Ｒ２の時定数で決まる。なお、抵抗Ｒ２は、電流Ｉｄ１が流れているときに、ノードＮ１の電圧を「ＶＤＤ１−Ｖｚ」にするので、比較的大きな抵抗値になり、インバータＩＮＶ１の出力電圧がハイレベルＶＨ２（＝ＶＤＤ１）からロウレベルＶＬ２（＝ＶＤＤ１−ＶＤＤ２）に遷移する時間は、ロウレベルＶＬ２からハイレベルＶＨ２に遷移する時間より長くなる。また、遷移時間が長い分だけインバータＩＮＶ１に大きな貫通電流が流れやすくなる。以上の動作状態を簡略して表したのが図６であり、入力端子ＩＮで電圧ＶＤＤ３を最大値としたパルスが、電圧ＶＤＤ１を最大値とし電圧ＶＤＤ２の振幅となるパルスに変換されて、出力端子ＯＵＴに現れる。
【００１９】
このように、第１の実施例では、入力信号に対して出力信号の電圧レベルをハイレベルおよびロウレベルとも異なる電圧にすることができる。また、入力信号がロウレベルからハイレベルに遷移するときに、過渡的にトランジスタＤＭＮ１に大きなドレイン電流が流れて、出力信号のロウレベルからハイレベルへの遷移時間が短くなる。また、定常時にはトランジスタＤＭＮ１，ＭＮ２、抵抗Ｒ１の働きにより定電流動作するので、その電流をツェナーダイオードＺＤ１が定電圧Ｖｚ１を保てる最小バイアス電流にまで少なくでき、低消費電流化が可能となる。
【００２０】
＜第２の実施例＞  図２に第２の実施例のレベル変換回路を示す。ロウサイド回路の構成では、同一構成の一対の電流リミット回路１Ａ，２が接続されている。電流リミット回路１Ａでは、図１の電流リミット回路１と異なって、電流源Ｉ１としてＰＭＯＳトランジスタＭＰ２が接続されている。電流リミット回路２は、抵抗Ｒ３、ＮＭＯＳトランジスタＭＮ４、デプレッション型ＮＭＯＳトランジスタＤＭＮ２、電流源Ｉ２としてのＰＭＯＳトランジスタＭＰ３から構成されている。トランジスタＭＰ２，ＭＰ３は、定電流源の電流Ｉref１を流すＰＭＯＳトランジスタＭＰ１とカレントミラー接続され、それらトランジスタＭＰ２，ＭＰ３に電流Ｉref１が流れる。電流リミット回路２のＮＭＯＳトランジスタＭＮ３のゲートには、電流リミット回路１ＡのトランジスタＭＮ１のゲート入力信号をインバータＩＮＶ２で反転した信号が入力する。      
【００２１】
ハイサイド回路の構成では、図１のハイサイド回路と同じように、電流リミット回路１ＡのトランジスタＤＭＮ１のドレイン（ノードＮ１）にはツェナーダイオードＺＤ１と抵抗Ｒ２が接続され、電流リミット回路２のトランジスタＤＭＮ２のドレイン（ノードＮ２）にはツェナーダイオードＺＤ２と抵抗Ｒ４が接続されている。３はロジックレベル確定回路であり、ノードＮ１とノードＮ２の電圧をノードＮ３，Ｎ４に入力し、ノードＮ６からインバータＩＮＶ１に電圧を出力する。このロジックレベル確定回路３は、ＮＭＯＳトランジスタＭＮ５〜ＭＮ８、ＰＭＯＳトランジスタＭＰ４，ＭＰ５で構成され、ラッチ動作する。ここで、トランジスタＭＮ１とそれに繋がる電流リミット回路１ＡからツェナーダイオードＺＤ１と抵抗Ｒ２の側の構成を非反転動作側とし、トランジスタＭＮ３とそれに繋がる電流リミット回路２からツェナーダイオードＺＤ２と抵抗Ｒ４の側の構成を反転動作側とする。      
【００２２】
入力端子ＩＮの入力信号がロウレベル（＝ＧＮＤ）からハイレベル（＝ＶＤＤ３）に遷移した場合の状態を説明する。非反転動作側は図１の動作と同じであり、ノードＮ１，Ｎ３の電圧は、ＶＨ２（＝ＶＤＤ１）からＶＬ２（＝ＶＤＤ１−ＶＤＤ２）に遷移する。反転動作側においては、入力信号をインバータＩＮＶ２で反転した信号をゲートに入力するトランジスタＭＮ３は、オンからオフに変わり、トランジスタＤＭＮ２の電流は流れなくなり、ハイサイド回路のノードＮ２、Ｎ４の電圧は、抵抗Ｒ４のプルアップによりロウレベルＶＬ２（＝ＶＤＤ１−ＶＤＤ２）からハイレベルＶＨ２（＝ＶＤＤ１）に遷移する。
【００２３】
そして、ロジックレベル確定回路３では、ノードＮ３が繋がったトランジスタＭＮ７がオフ、トランジスタＭＰ４がオンするので、トランジスタＭＰ４のドレイン電圧（ノードＮ５）がＶＤＤ１になり、トランジスタＭＮ６がオンする。一方、ノードＮ４が繋がったトランジスタＭＮ８はオンし、トランジスタＭＰ５がオフするので、ノードＮ６の電圧はロウレベルＶＬ２（＝ＶＤＤ１−ＶＤＤ２）になって、トランジスタＭＮ５がオフする。このように、最終的にインバータＩＮＶ３の入力であるノードＮ６は、ハイレベルＶＨ２（＝ＶＤＤ１）からロウレベルＶＬ２（＝ＶＤＤ１−ＶＤＤ２）に遷移するので、出力端子ＯＵＴの電圧は、ロウレベルＶＬ２からハイレベルＶＨ２に遷移する。
【００２４】
入力端子ＩＮの入力信号がハイレベルＶＨ１（＝ＶＤＤ３）からロウレベルＶＬ１（＝ＧＮＤ）に遷移した場合の状態については、非反転動作側と反転動作側の動作が入れ替わり、ロジックレベル確定回路３ではトランジスタＭＮ５，ＭＮ７，ＭＰ４と、トランジスタＭＮ６，ＭＮ８，ＭＰ５のそれぞれの動作が入れ替わるので、出力端子ＯＵＴの電圧はハイレベルＶＨ２（＝ＶＤＤ１）からロウレベルＶＬ２（＝ＶＤＤ１−ＶＤＤ２）に遷移する。      
【００２５】
本実施例では、反転動作側のノードＮ２の電圧がＶＤＤ１から「ＶＤＤ１−Ｖｚ」に低下するときトランジスタＤＭＮ２に最大ドレイン電流が流れることで、トランジスタＭＰ５のゲート電圧を短い時間にハイレベルＶＨ２からロウレベルＶＬ２に遷移させ、出力端子ＯＵＴの電圧のハイレベルＶＨ２（＝ＶＤＤ１）からロウレベルＶＬ２（＝ＶＤＤ１−ＶＤＤ２）への遷移時間をも短くすることできる。また、トランジスタＭＮ３のゲート入力がハイレベルＶＨ１（＝ＶＤＤ３）からロウレベルＶＬ１（＝ＧＮＤ）に遷移するときは、ノードＮ２は抵抗Ｒ４とツェナーダイオードＺＤ２のアノードの寄生容量によりロウレベルＶＬ２（＝ＶＤＤ１−ＶＤＤ２）からハイレベルＶＨ２（＝ＶＤＤ１）に遷移する時間が長くなるが、ノードＮ２の電圧がトランジスタＭＮ８の閾値電圧を超えると、トランジスタＭＮ８のドレイン（ノードＮ６）の電圧がロウレベルＶＬ２（＝ＶＤＤ１−ＶＤＤ２）となり、インバータＩＮＶ３の出力がロウレベルＶＬ２（＝ＶＤＤ１−ＶＤＤ２）からハイレベルＶＨ２（＝ＶＤＤ１）に遷移するので、図１の回路でのインバータＩＮＶ１の出力がハイレベルＶＨ２（＝ＶＤＤ１）からロウレベルＶＬ２（＝ＶＤＤ１−ＶＤＤ２）に遷移する時間よりも短くなる。
【００２６】
このように、第２の実施例では、インバータＩＮＶ１の入力は、電流リミット回路２とロジックレベル確定回路３により、ハイレベルからロウレベルへ、ロウレベルからハイレベルへの両方の遷移時間が短時間となるので、第１の実施例に対してインバータＩＮＶ１の貫通電流を抑制することができる。
【００２７】
＜第３の実施例＞  図３に第３の実施例のレベル変換回路を示す。本実施例では、図２のハイサイド回路の抵抗Ｒ２、Ｒ４に代えてＰＭＯＳトランジスタＭＰ７，ＭＰ８を使用し、このトランジスタＭＰ７，ＭＰ８を、電流源の電流Ｉref２を流すトランジスタＭＰ６とカレントミラー接続して、そのトランジスタＭＰ７，ＭＰ８に定電流を流すように構成した。また、トランジスタＭＰ７，ＭＰ８のドレイン電圧が瞬時でも定格を越えないように、それらのドレインに、ダイオード接続したＮＭＯＳトランジスタＭＮ９，ＭＮ１０を接続した。そして、ロジックレベル確定回路３のノードＮ３をトランジスタＭＰ７，ＭＮ９の共通ドレインに接続し、ノードＮ４をトランジスタＭＰ８，ＭＮ１０の共通ドレインに接続した。      
【００２８】
本実施例では、図２のレベル変換回路とツェナーダイオードＺＤ１，ＺＤ２のアノード部分（ノードＮ１，Ｎ２）の回路構成は違うが、入力端子ＩＮの入力信号によるノードＮ１，Ｎ２の電圧遷移は図２と同じになり、入力端子ＩＮの信号状態に対して出力端子ＯＵＴの電圧遷移も図２と同じになる。本実施例のように、抵抗Ｒ２，Ｒ４を定電流のＰＭＯＳトランジスタＭＰ７，ＭＰ８に置き換えれば、チップ上のレイアウト面積削減になる。また、ダイオード接続のトランジスタＭＮ９，ＭＮ１０を挿入することにより、ロジックレベル確定回路３のＰＭＯＳトランジスタＭＰ４，ＭＰ５のゲート耐圧保護を向上させることができるとともに、ＮＭＯＳトランジスタＤＭＮ１，ＤＭＮ２のドレインのインピーダンスをトランジスタＭＰ７，ＭＰ８のドレインを直接つなげるよりも低くすることが可能となる。
【００２９】
＜第４の実施例＞  図４に第４の実施例のレベル変換回路を示す。本実施例は、図３のレベル変換回路のトランジスタＭＰ７、ＭＰ８と並列に、スイッチの役割をするＰＭＯＳトランジスタＭＰ９，ＭＰ１０をそれぞれ接続し、レベル確定回路３のノードＮ５、Ｎ６の電圧を入力として動作するレベル変換補助回路４により、トランジスタＭＰ９，ＭＰ１０のゲートを制御する。レベル変換補助回路４は、ノードＮ５，Ｎ６に接続されたインバータＩＮＶ３，ＩＮＶ１、ノア回路ＮＯＲ１、ＳＲフリップフロップ４１、およびナンド回路ＮＡＮＤ１，ＮＡＮＤ２から構成されている。
【００３０】
本実施例の動作は次のようになる。非反転動作側では、入力端子ＩＮの電圧がロウレベルＶＬ１（＝ＧＮＤ）からハイレベルＶＨ１（＝ＶＤＤ３）となると、トランジスタＭＮ１はオンしてツェナーダイオードＺＤ１に電流が流れ、ノードＮ１の電圧が下がり、トランジスタＭＰ４がオンし、ＭＮ７がオフするので、ノードＮ５の電圧はハイレベルＶＨ２（＝ＶＤＤ１）になる。
【００３１】
一方、反転動作側では、インバータＩＮＶ２の出力はハイレベルＶＨ１（＝ＶＤＤ３）からロウレベルＶＬ１（＝ＧＮＤ）になるので、トランジスタＭＮ３がオフして、ノードＮ２の電圧が上昇し、トランジスタＭＮ８がオンし、トランジスタＭＰ５がオフするので、ノードＮ６はロウレベルＶＬ２（＝ＶＤＤ１-ＶＤＤ２）になる。このとき、ノードＮ６の電圧の遷移する時間は、トランジスタＭＰ８の電流とトランジスタＭＮ８のゲート接続点に生じる寄生容量との時定数で決まる。
【００３２】
そして、ノードＮ５に接続しているインバータＩＮＶ３の出力はロウレベルＶＬ２（＝ＶＤＤ１−ＤＤ２）となり、ノードＮ６に接続しているインバータＩＮＶ１の出力はハイレベルＶＨ２（＝ＶＤＤ１）になるが、ノードＮ６の電圧の遷移がノードＮ５の電圧の遷移より遅いので、インバータＩＮＶ３の出力がロウレベルＶＬ２になった時点では、インバータＩＮＶ１の出力もまだロウレベルＶＬ２のままであり、ＳＲフリップフロップ４１の出力ＱはロウレベルＶＬ２（＝ＶＤＤ１−ＤＤ２）からハイレベルＶＨ２（＝ＶＤＤ１）に遷移し、ノア回路ＮＯＲ１の出力もロウレベルＶＬ２（＝ＶＤＤ１−ＤＤ２）からハイレベルＶＨ２（＝ＶＤＤ１）に遷移するので、ナンド回路ＮＡＮＤ２の出力はハイレベルＶＨ２（＝ＶＤＤ１）からロウレベルＶＬ２（＝ＶＤＤ１−ＤＤ２）に遷移して、トランジスタＭＰ１０をオンさせる。
【００３３】
すると、トランジスタＭＰ８の定電流のみによるトランジスタＭＮ８のゲート電圧（ノードＮ４）の上昇遷移よりも、トランジスタＭＰ１０のオンするタイミングが早いので、短い時間でトランジスタＭＮ８のゲート電圧（ノードＮ４）を早く上昇遷移させることができる。
【００３４】
入力端子ＩＮの電圧がハイレベルＶＨ１（＝ＶＤＤ３）からロウレベルＶＬ１（＝ＧＮＤ）になる場合の非反転動作側と反転動作側、トランジスタＭＮ７，ＭＮ８のドレイン電圧（ノードＮ３，Ｎ４）遷移、それに繋がるレベル変換補助回路４の動作は、上記の動作の逆となる。
【００３５】
これにより、図３の第３の実施例のレベル変換回路では、入力端子ＩＮの信号がロウレベルＶＬ１（＝ＧＮＤ）からハイレベルＶＨ１（＝ＶＤＤ３）へ遷移するときの、出力端子ＯＵＴのロウレベルＶＨ２（＝ＶＤＤ１−ＶＤＤ２）からハイレベルＶＬ２（＝ＶＤＤ１）への遷移の遅延時間は短くできたが、それに加え、図４の第４の実施例のレベル変換回路では、入力端子ＩＮの信号がハイレベルＶＨ１（＝ＶＤＤ３）からロウレベルＶＬ１（＝ＧＮＤ）へ遷移するときの、出力端子ＯＵＴのハイレベルＶＬ２（＝ＶＤＤ１）からロウレベルＶＬ２（＝ＶＤＤ１−ＶＤＤ２）への遷移の遅延時間も、短くすることができる。
【００３６】
このように、本実施例では、レベル変換補助回路４を加えることにより、入力端子ＩＮの信号がハイレベルからロウレベルへの遷移するときの出力端子ＯＵＴのハイレベルからロウレベルへの遷移の遷移時間も短くすることができる。
【００３７】
＜第５の実施例＞  図５に第５の実施例のレベル変換回路を示す。本実施例は、ロウサイド回路は図１のレベル変換回路と同じである。ハイサイド回路は、ツェナーダイオードＺＤ１と、プルアップ用のＰＭＯＳトランジスタＭＰ７と、そのバイアス源であるＰＭＯＳトランジスタＭＰ６および定電流源Ｉref２と、ＮＭＯＳトランジスタＭＮ１１と、電流リミット回路５とを備える。電流リミット回路５は、ＮＭＯＳトランジスタＭＮ１２，ＭＮ１３と、ＰＭＯＳトランジスタＭＰ１１，ＭＰ１２と、抵抗Ｒ５と、定電流源Ｉ３とで構成されている。そして、ロウサイド回路のトランジスタＤＭＮ１のドレインと、ハイサイド回路のトランジスタＭＰ７のドレインと、トランジスタＭＰ１２のドレインと、トランジスタＭＮ１１のゲートの共通接続点のノードＮ１を入力としたインバータＩＮＶ１の出力が、出力端子ＯＵＴに接続されている。ハイサイド側の電流リミット回路回路５は、ロウサイド側の電流リミット回路１と同様な働きをする。
【００３８】
本実施例の動作は次のようになる。ロウサイド側の動作は図１のレベル変換回路と同様である。入力端子ＩＮの入力信号がロウレベルＶＬ１（＝ＧＮＤ）からハイレベルＶＨ１（＝ＶＤＤ３）に遷移したとき、トランジスタＤＭＮ１のドレイン電流はリミット電流（Ｉｄ１）よりも大きな電流を少しの時間に流そうとする。そのとき、トランジスタＭＰ７，ＭＰ１２での合計バイアス電流を、このときのトランジスタＤＭＮ１のドレイン電流（Ｉｄ１_max）より少なく設定しておくと、ノードＮ５の電圧は「ＶＤＤ１−Ｖｚ１」となり、ＶＤＤ２がＶｚ１以下であれば、トランジスタＭＮ１１はオフし、トランジスタＭＰ１２のバイアス電流は０になる。また、インバータＩＮＶ１の出力はロウレベルＶＬ２（＝ＶＤＤ１−ＶＤＤ２）からハイレベルＶＨ２（＝ＶＤＤ１）に遷移する。
【００３９】
入力端子ＩＮの入力信号がハイレベルＶＨ１（＝ＶＤＤ３）からロウレベルＶＬ１（＝ＧＮＤ）に遷移したときは、トランジスタＤＭＮ１のドレイン電流は０となり、トランジスタＭＰ７のバイアス電流によりノードＮ１の電圧は上昇する。この電圧がトランジスタＭＮ１１の閾値電圧を超えると、トランジスタＭＮ１１はオンしてドレイン電圧を下げ、トランジスタＭＮ１２がオンし、そしてトランジスタＭＮ１３もオンして、トランジスタＭＰ１１に電流が流れ、トランジスタＭＰ１２にバイアス電流が流れる。すると、トランジスタＭＰ７のバイアス電流でトランジスタＭＮ１１のゲート電圧をハイレベルに遷移させる時間より短い時間で、そのトランジスタＭＮ１１のゲート電圧をハイレベルに遷移させ、ノードＮ１の電圧が短時間でロウレベルＶＬ２（＝ＶＤＤ１−ＶＤＤ２）からハイレベルＶＨ２（＝ＶＤＤ１）になる。定常状態ではトランジスタＭＮ１１のドレイン電流はトランジスタＭＮ１２の閾値電圧と抵抗Ｒ５で決まる値となる。インバータＩＮＶ１の出力はハイレベルＶＨ２（＝ＶＤＤ１）からロウレベルＶＬ２（＝ＶＤＤ１−ＶＤＤ２）に遷移する。      
【００４０】
図５の実施例では、ハイサイド側にもロウサイド側の電流クランプ回路１と同じ構成の電流クランプ回路５を用いたことにより、出力端子ＯＵＴの入力信号のハイレベルＶＨ２（＝ＶＤＤ１）からロウレベルＶＬ２１（＝ＶＤＤ１−ＶＤＤ２）への遷移と、ロウレベルＶＬ２からハイレベルＶＨ２への遷移のどちらの時間も短くし、かつ第２〜第４の実施例と同様な効果を実現するための回路規模を第２〜第４の実施例の半分にできる。
【００４１】
＜その他の実施例＞
なお、以上説明した第１〜第５の実施例では、第１の低電圧（＝ＶＬ１＝ＧＮＤ）、第１の高電圧（＝ＶＨ１＝ＶＤＤ３）、第２の低電圧（＝ＶＬ２＝ＶＤＤ１−ＶＤＤ２）、第２の高電圧（ＶＨ２＝ＶＤＤ１）の順に電圧を高く設定していたが、第１の高電圧と第１の低電圧を互いに入れ替え、第２の高電圧と第２の低電圧を互いに入れ替えるとともに、入れ替えた後の第２の低電圧、第２の高電圧、第１の低電圧、第１の高電圧の順に電圧を高く設定したときは、ＮＭＯＳトランジスタをＰＭＯＳトランジスタに、ＰＭＯＳトランジスタをＮＭＯＳトランジスタにそれぞれ置き換えれば、同様に動作する。
【符号の説明】
【００４２】
１，１Ａ，２，５：電流リミット回路  ３：ロジックレベル確定回路
４：レベル変換補助回路、４１：ＲＳフリップフロップ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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