(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基材上に配置された第２導電型の第１半導体層と、
前記第１半導体層の表面層に選択的に形成された第２導電型のドレイン領域と、
前記第１半導体層の表面層に選択的に前記ドレイン領域と離れて形成された第１導電型のベース領域と、
前記第１半導体層の表面層に選択的に前記ドレイン領域と前記ベース領域との間に前記ドレイン領域と離れて前記ベース領域と部分的に接するように形成された第１導電型の第１ウェル領域と、
前記ベース領域の表面層に前記ドレイン領域に対向して選択的に形成された第２導電型のソース領域と、
前記ソース領域と前記第１半導体層との間の前記ベース領域の表面上にゲート絶縁膜を介して配置されたゲート電極と、を備える半導体装置において、
前記ベース領域の平面形状が環状であり、前記第１ウェル領域は前記ドレイン領域と前記ベース領域との間以外の領域に延在し、かつ平面形状が環状であり、前記半導体基材と前記第１ウェル領域により前記第１半導体層を挟み込むダブルリサーフ構造からなる高耐圧分離構造を有し、
前記ベース領域および前記第１ウェル領域に囲まれ、前記ドレイン領域より内側の前記第１半導体層に形成され、前記ドレイン領域と接続される駆動回路をさらに備え、
前記第１ウェル領域が第１導電型の低濃度領域と該低濃度領域より不純物濃度が高い第１導電型の高濃度領域を備え、
前記高濃度領域が前記低濃度領域で分離されていることを特徴とする半導体装置。
【請求項２】
第１導電型の半導体基材上に配置された第２導電型の第１半導体層と、前記第１半導体層の表面層に選択的に形成された第２導電型のドレイン領域と、前記第１半導体層の表面層に選択的に前記ドレイン領域と離れて形成された第１導電型のベース領域と、前記第１半導体層の表面層に選択的に前記ドレイン領域と前記ベース領域との間に前記ドレイン領域と離れて前記ベース領域と部分的に接するように形成された第１導電型の第１ウェル領域と、前記ベース領域の表面層に前記ドレイン領域に対向して選択的に形成された第２導電型のソース領域と、前記ソース領域と前記第１半導体層との間の前記ベース領域の表面上にゲート絶縁膜を介して配置されたゲート電極と、を備える半導体装置において、
前記ベース領域の平面形状が環状であり、前記第１ウェル領域は前記ドレイン領域と前記ベース領域との間以外の領域に延在し、かつ平面形状が環状であり、前記半導体基材と前記第１ウェル領域により前記第１半導体層を挟み込むダブルリサーフ構造からなる高耐圧分離構造を有し、
前記ベース領域および前記第1ウェル領域に囲まれ、前記ドレイン領域より内側の前記第１半導体層に形成され、前記ドレイン領域と接続される駆動回路をさらに備え、
前記第１ウェル領域が第１導電型の低濃度領域と該低濃度領域より不純物濃度が高い第１導電型の高濃度領域を備え、
前記第１ウェル領域のソースドレイン方向において前記高濃度領域の間に前記低濃度領域が形成されていることを特徴とする半導体装置。
【請求項３】
前記半導体基材と前記第１ウェル領域の間に埋め込み絶縁膜が配置されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記低濃度領域が１つ以上で、前記高濃度領域が２つ以上であることを特徴とする請求項１または２に記載の半導体装置。
【請求項５】
前記低濃度領域が、前記高濃度領域を取り囲むように配置されることを特徴とする請求項１または２に記載の半導体装置。
【請求項６】
第１導電型の半導体基材上に形成された第２導電型の第１半導体層と、
前記第１半導体層の表面層に拡散形成され平面形状が環状の第１導電型のベース領域と、
前記第１半導体層の表面層で前記ベース領域の内側に前記ベース領域と部分的に接するように形成された平面形状が環状の第１導電型の第１ウェル領域と、
前記ベース領域および前記第１ウェル領域に囲まれた前記第１半導体層に形成された駆動回路と、
前記第１半導体層の表面層で前記駆動回路と前記第１ウェル領域との間の一部に形成され、前記駆動回路と接続される第２導電型のドレイン領域と、
前記ベース領域の表面層で前記ドレイン領域に対向して選択的に形成された第２導電型のソース領域と、
前記ソース領域と前記第１半導体層との間の前記ベース領域上にゲート絶縁膜を介して配置されたゲート電極と、
を備え、
前記半導体基材と第１ウェル領域により前記第１半導体層を挟み込むダブルリサーフ構造からなる高耐圧分離構造を有する半導体装置において、
前記高耐圧分離構造の上面の平面形状が直線部分と一定の曲率を有するコーナー部分とからなり、前記第１ウェル領域が、拡散深さの深い高濃度領域と拡散深さの浅い低濃度領域を備え、
前記高濃度領域と前記低濃度領域とが環状に前記第１ウェル領域の幅方向に交互に形成されていることを特徴とする半導体装置。
【請求項７】
第１導電型の半導体基材上に形成された第２導電型の第１半導体層と、
前記第１半導体層の表面層に拡散形成され平面形状が環状の第１導電型のベース領域と、
前記第１半導体層の表面層で前記ベース領域の内側に前記ベース領域と部分的に接するように形成された平面形状が環状の第１導電型の第１ウェル領域と、
前記ベース領域および前記第１ウェル領域に囲まれた前記第１半導体層に形成された駆動回路と、
前記第１半導体層の表面層で前記駆動回路と前記第１ウェル領域との間の一部に形成され、前記駆動回路と接続される第２導電型のドレイン領域と、
前記ベース領域の表面層で前記ドレイン領域に対向して選択的に形成された第２導電型のソース領域と、
前記ソース領域と前記第１半導体層との間の前記ベース領域上にゲート絶縁膜を介して配置されたゲート電極と、
を備え、
前記半導体基材と第１ウェル領域により前記第１半導体層を挟み込むダブルリサーフ構造からなる高耐圧分離構造を有する半導体装置において、
前記高耐圧分離構造の上面の平面形状が直線部分と一定の曲率を有するコーナー部分とからなり、
前記第１ウェル領域が、拡散深さの深い高濃度領域と拡散深さの浅い低濃度領域を備え、
前記第１ウェル領域の幅方向において、前記高濃度領域の間に前記低濃度領域が形成されていることを特徴とする半導体装置。
【請求項８】
前記高濃度領域に対する低濃度領域の表面積の割合が前記直線部分よりも前記コーナー
部分において大きいことを特徴とする請求項７に記載の半導体装置。
【請求項９】
請求項１、２、６〜８のいずれか一項に記載の半導体装置の製造方法において、
第１導電型の半導体基材上に第２導電型の第１半導体層を形成する工程と、
前記第１半導体層上に選択的に形成された遮蔽用マスクを用いて第１導電型の不純物をイオン注入する工程と、
熱処理して、第１導電型のベース領域と、高濃度領域および遮蔽マスク下の横方向拡散による低濃度領域とからなり前記ベース領域と部分的に接続する第１導電型の第１ウェル領域とを形成する工程と、
を含む半導体装置の製造方法において、
前記半導体基材と前記第１半導体層および前記第１ウェル領域でダブルリサーフ構造を構成し、前記第１半導体層をイオン注入で形成するためのドーズ量と第１ウェル領域をイオン注入で形成するためのドーズ量がダブルリサーフ条件を満足することを特徴とする半導体装置の製造方法。
【請求項１０】
第１導電型の半導体基材上に形成された第２導電型の第１半導体層と、
前記第１半導体層の表面層に拡散形成され平面形状が環状の第１導電型のベース領域と、
前記第１半導体層の表面層で前記ベース領域の内側に前記ベース領域と部分的に接するように形成された第１導電型の第１ウェル領域と、
前記第１半導体層の表面層で前記第１ウェル領域の内側に選択的に形成された第２導電型のドレイン領域と、
前記ベース領域の表面層で前記ドレイン領域に対向して選択的に形成された第２導電型のソース領域と、
前記ソース領域と前記第１半導体層との間の前記ベース領域上にゲート絶縁膜を介して配置されたゲート電極と、
を備え、
前記半導体基材と第１ウェル領域により前記第１半導体層を挟み込むダブルリサーフ構造からなる高耐圧分離構造を有する半導体装置において、
前記高耐圧分離構造の上面の平面形状が直線部分と一定の曲率を有するコーナー部分とからなり、前記コーナー部分の前記第１ウェル領域が、拡散深さの深い高濃度領域と拡散深さの浅い低濃度領域を備え、
前記第１ウェル領域の幅方向において、前記高濃度領域の間に前記低濃度領域が形成され、
前記高濃度領域に対する低濃度領域の表面積の割合が前記直線部分よりも前記コーナー部分において大きいことを特徴とする半導体装置。
【請求項１１】
前記ソース領域をソースとし、前記ドレイン領域をドレインとするＭＯＳＦＥＴがレベルシフタであることを特徴とする請求項１，２，６，７および１０のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ダブルリサーフ構造である高耐圧分離構造を有する高耐圧ＩＣ（ＨＶＩＣ：Ｈｉｇｈ  Ｖｏｌｔａｇｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｉｕｔ）などの半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、産業用インバータにおいて、電力変換用ブリッジ回路を構成するＩＧＢＴ等の半導体装置のゲート駆動には、電気的絶縁のためにトランスやフォトカプラが用いられてきた。しかし近年では主に低容量の用途において、低コスト化のために電気的な絶縁を行わない高耐圧ＩＣが用いられている。
【０００３】
図１６は、高耐圧ＩＣにおける一般的なゲート駆動回路図である。高耐圧ＩＣ（ＨＶＩＣ）８０６は上側アームのＩＧＢＴ８０１の低電位側の主端子であるエミッタ電位（Ｖｓ）を基準とする電源Ｖｂにより動作するハイサイド駆動回路８０３を備えている。また、図示しない制御回路からハイサイド駆動回路８０３に信号を伝達するレベルシフタ８０４を備えている。さらに、図示しない制御回路からの信号を受けて下側アームのＩＧＢＴ８０２を駆動し、下側アームのＩＧＢＴ８０２の低電位側の主端子であるエミッタ電位（ＣＯＭ）を基準とする電源Ｖｃｃにより動作するローサイド駆動回路８０５を備えている。レベルシフタ８０４にはレベルシフト抵抗８０７が接続されており、このレベルシフト抵抗８０７に流す電流をレベルシフタ８０４で制御することにより、制御回路の信号をハイサイド駆動回路８０３に伝達する仕組みである。
【０００４】
レベルシフタ８０４での電力損失を小さくするため、セット（ＯＮ）用とリセット（ＯＦＦ）用の２つのレベルシフタ８０４を備えるのが普通である。
レベルシフタ８０４には通常、高耐圧ＭＯＳＦＥＴが用いられる。高耐圧ＩＣはＩＧＢＴ等のオン／オフに伴い発生する過電圧に耐える必要があるため、ＡＣ２００Ｖ用インバータの場合は６００Ｖ以上、ＡＣ４００Ｖ用インバータの場合には１２００Ｖ以上の耐圧が求められる。
【０００５】
この高耐圧を実現するため、レベルシフタ８０４に用いる高耐圧ＭＯＳＦＥＴにはリサーフ構造が広く用いられ、ＡＣ４００Ｖ用の場合には、高耐圧に適したダブルリサーフ構造が用いられることが多い。
【０００６】
図１７は、ダブルリサーフ構造のモデル図である。ダブルリサーフ構造はｎ型の半導体領域１０２が、２つのｐ型の半導体領域１０１と１０３により挟まれた構成をしている。
非特許文献１に記載されているように、ダブルリサーフ条件である次式を満たすように拡散層の単位面積当たりの正味の不純物量を調整することにより、高耐圧が実現できる。
【０００７】
【数１】
0006028402.tif 000002
ここでＱｎは半導体領域１０２の単位面積当たりの正味の不純物量、Ｑｐは半導体領域１０３の単位面積当たりの正味の不純物量である。
【０００８】
ダブルリサーフ構造は高耐圧の実現に適しているが、接合面積が大きいため、寄生容量が大きいという問題がある。図１６において、レベルシフタ８０４を構成するＭＯＳＦＥＴの寄生容量が大きいと、ＩＧＢＴ８０１，８０２のオン／オフに伴い発生する電圧の急激な変動、いわゆるｄＶ／ｄｔノイズにより、レベルシフタ８０４を介してレベルシフト抵抗８０７に大きな変位電流が流れる。このため、誤動作しやすくなる。
【０００９】
特許文献１にはｄＶ／ｄｔノイズによる誤動作の問題を解決するための回路として図１８の回路が記載されている。通常動作時には２つのレベルシフト抵抗８０７で同時に電圧降下が生じることはないが、ＶｂのラインにｄＶ／ｄｔノイズが入った際には、２つのレベルシフタ８０４の寄生容量とレベルシフト抵抗８０７の値が同じ場合、２つのレベルシフト抵抗８０７で同時に電圧降下が生じる。図１８の回路はこのことを利用した回路で、２つのレベルシフト抵抗８０７で同時に電圧降下が生じた場合には、セット／リセット動作を行なわず、変位電流による誤動作を防ぐ構成となっている。
【００１０】
図１９および図２０は、従来のダブルリサーフ構造である高耐圧分離構造を有する半導体装置の構成図であり、図１９は要部平面図、図２０（ａ）は図１９のＡ−Ａ線で切断した要部断面図、図２０（ｂ）は図１９のＢ−Ｂ線で切断した要部断面図である。
【００１１】
この半導体装置５００は、ｐ型半導体基板５１の表面層に形成されたｎ型拡散層５２と、ｎ型拡散層５２の表面層に形成されたｐ型拡散層５３を備える。ｎ型拡散層５２の表面層にｐ型拡散層５３と部分的に接するように形成されたｐ型ウェル領域５４と、ｐ型ウェル領域５４上にゲート絶縁膜６４を介して配置されたゲート電極６５を備える。前記ウェル領域５４の表面層に形成されたｎ型ソース領域５７と、ｎ型拡散層５２の表面層に、前記ｐ型ウェル領域５４と対向してｐ型拡散層５３の端部近傍に形成されたｎ型ドレイン領域５９を備える。ｎ型ドレイン領域５９は図示しないボンディングワイヤなどにより高電位領域と接続する。前記のｐ型拡散層５３は半導体基板５１の水平な方向に対して一様な濃度で形成されている。尚、図中の符号で５９はドレイン電極、６０はソース電極、６１ａ，６１ｂはフィールドプレートである。
【００１２】
図１９および図２０の従来の半導体装置５００のダブルリサーフ構造では、ｎ型ドレイン領域５６とｎ型ソース領域５７との間の接合容量Ｃｄｓ（寄生容量）の大部分を、ｎ型拡散層５２とｐ型拡散層５３との接合容量Ｃｐ（寄生容量）が占める。この接合容量Ｃｐは図２０（ｂ）に図示したようにｐ形拡散層５３の拡散抵抗Ｒｐを介してｎ型ソース領域５７と接続された形になるため、Ｒｐが小さいと、ドレインにｄＶ／ｄｔノイズが印加された際に発生する変位電流Ｉｄｉｓが大きくなる。
【００１３】
また、特許文献１では、ＰＷＭインバータブリッジ回路の上側アームのＩＧＢＴをオン／オフ駆動するレベルシフト回路において、それぞれの負荷抵抗の電圧降下が同時に生じたとき、出力パルスをマスクするＮＯＴ回路を設けることで、ｄＶ／ｄｔノイズによる誤動作を防止することが記載されている。
【００１４】
また、特許文献２では、ドリフト領域およびリサーフ領域をソースドレイン方向に波状に形成し、高耐圧を維持しつつ、従来よりもソースドレイン間長さを短くした（小型化）ＭＯＳＦＥＴが記載されている。
【００１５】
また、特許文献３では、オン抵抗の増加を抑制するために、リサーフ領域を波状に形成するＭＯＳＦＥＴが記載されている。
また、特許文献４では、ｐ型のトップ領域とｎ型のドリフト層が隣接して並行に伸びており、そのトップ領域には正孔が流動し、そのドリフト層には電子が流動することで、半導体装置のオン状態においてドリフト領域のチャージバランスを保ち耐圧を向上させることが記載されている。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２０００−２５２８０９号公報
【特許文献２】特開２００９−２７７７７６号公報
【特許文献３】特開平６−２０４４８２号公報
【特許文献４】特開２００５−１７５０６３号公報
【非特許文献】
【００１７】
【非特許文献１】”Ｄｅｓｉｇｎ  ａｎｄ  Ｏｐｔｉｍｉｚａｔｉｏｎ  ｏｆ  Ｄｏｕｂｌｅ−ＲＥＳＵＲＦ  Ｈｉｇｈ−Ｖｏｌｔａｇｅ  Ｌａｔｅｒａｌ  Ｄｅｖｉｃｅｓ  ｆｏｒ  ａ  Ｍａｎｕｆａｃｔｕｒａｂｌｅ  Ｐｒｏｃｅｓｓ”，ＩＥＥＥ  Ｔｒａｎｓ．  ｏｎ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ，ＵＳＡ，ＩＥＥＥ，ＪＵＬＹ  ２００３，ＶＯＬ．５０，ＮＯ．７，ＰＰ．１６９７−１７０１
【発明の概要】
【発明が解決しようとする課題】
【００１８】
しかし、図１８の回路において、通常は２つのレベルシフト抵抗８０７の値はプロセスばらつきのために完全には等しくないため、ｄＶ／ｄｔノイズによる誤動作を十分に防止することができない。
【００１９】
また、レベルシフト抵抗８０７が同じ場合でも、ｄＶ／ｄｔが大きいと、回路（レベルシフタなど）を構成するＭＯＳＦＥＴ８０４の寄生容量に流れる変位電流が大きくなる。この変位電流はレベルシフト抵抗８０７を通して流れレベルシフト抵抗８０７での電圧降下を大きくする。そうすると、図１８のバッファ回路を論理反転させて、ｄＶ／ｄｔノイズによる回路の誤動作が発生する。
【００２０】
また、図１６の回路においても、同様であり、ＭＯＳＦＥＴ８０４の寄生容量に流れる変位電流が大きくなるとＲＳ−ＦＦ回路を論理反転させ、ｄＶ／ｄｔノイズによる回路の誤動作が発生する。
【００２１】
特許文献１〜４において、ダブルリサーフ構造の表面の浅いｐ型拡散層を高濃度領域と低濃度領域で形成し、チャージバランスをとる電荷量を変えずにｐ型拡散層の横方向抵抗を大きくして、ｄＶ／ｄｔによる変位電流を小さくできる半導体装置については記載されていない。
【００２２】
この発明の目的は、ダブルリサーフ構造である高耐圧分離構造を有する半導体装置において、ｄＶ／ｄｔノイズにより発生する変位電流を小さくできる半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００２３】
前記の目的を達成するために、特許請求の範囲の請求項１記載の発明によれば、第１導電型の半導体基材上に配置された第２導電型の第１半導体層と、前記第１半導体層の表面層に選択的に形成された第２導電型のドレイン領域と、前記第１半導体層の表面層に選択的に前記ドレイン領域と離れて形成された第１導電型のベース領域と、前記第１半導体層の表面層に選択的に前記ドレイン領域と前記ベース領域との間に前記ドレイン領域と離れて前記ベース領域と部分的に接するように形成された第１導電型の第１ウェル領域と、前記ベース領域の表面層に前記ドレイン領域に対向して選択的に形成された第２導電型のソース領域と、前記ソース領域と前記第１半導体層との間の前記ベース領域の表面上にゲート絶縁膜を介して配置されたゲート電極と、を備える半導体装置において、前記ベース領域の平面形状が環状であり、前記第１ウェル領域は前記ドレイン領域と前記ベース領域との間以外の領域に延在し、かつ平面形状が環状であり、前記半導体基材と前記第１ウェル領域により前記第１半導体層を挟み込むダブルリサーフ構造からなる高耐圧分離構造を有し、前記ベース領域および前記第１ウェル領域に囲まれ、前記ドレイン領域より内側の前記第１半導体層に形成され、前記ドレイン領域と接続される駆動回路をさらに備え、前記第１ウェル領域が第１導電型の低濃度領域と該低濃度領域より不純物濃度が高い第１導電型の高濃度領域を備え、前記高濃度領域が前記低濃度領域で分離されている構成とする。
【００２４】
また、特許請求の範囲の請求項２記載の発明によれば、第１導電型の半導体基材上に配置された第２導電型の第１半導体層と、前記第１半導体層の表面層に選択的に形成された第２導電型のドレイン領域と、前記第１半導体層の表面層に選択的に前記ドレイン領域と離れて形成された第１導電型のベース領域と、前記第１半導体層の表面層に選択的に前記ドレイン領域と前記ベース領域との間に前記ドレイン領域と離れて前記ベース領域と部分的に接するように形成された第１導電型の第１ウェル領域と、前記ベース領域の表面層に前記ドレイン領域に対向して選択的に形成された第２導電型のソース領域と、前記ソース領域と前記第１半導体層との間の前記ベース領域の表面上にゲート絶縁膜を介して配置されたゲート電極と、を備える半導体装置において、前記ベース領域の平面形状が環状であり、前記第１ウェル領域は前記ドレイン領域と前記ベース領域との間以外の領域に延在し、かつ平面形状が環状であり、前記半導体基材と前記第１ウェル領域により前記第１半導体層を挟み込むダブルリサーフ構造からなる高耐圧分離構造を有し、前記ベース領域および前記第1ウェル領域に囲まれ、前記ドレイン領域より内側の前記第１半導体層に形成され、前記ドレイン領域と接続される駆動回路をさらに備え、前記第１ウェル領域が第１導電型の低濃度領域と該低濃度領域より不純物濃度が高い第１導電型の高濃度領域を備え、前記第１ウェル領域のソースドレイン方向において前記高濃度領域の間に前記低濃度領域が形成されている構成とする。
【００２６】
また、特許請求の範囲の請求項３記載の発明によれば、請求項１または２に記載の発明
において、前記半導体基材と前記第１ウェル領域の間に埋め込み絶縁膜が配置されている
とよい。
【００２７】
また、特許請求の範囲の請求項４記載の発明によれば、請求項１または２に記載の発明
において、前記低濃度領域が１つ以上で、前記高濃度領域が２つ以上であるとよい。
また、特許請求の範囲の請求項５記載の発明によれば、請求項１または２に記載の発明
において、前記低濃度領域が、前記高濃度領域を取り囲むように配置されるとよい。
【００２８】
また、特許請求の範囲の請求項６記載の発明によれば、第１導電型の半導体基材上に形成された第２導電型の第１半導体層と、前記第１半導体層の表面層に拡散形成され平面形状が環状の第１導電型のベース領域と、前記第１半導体層の表面層で前記ベース領域の内側に前記ベース領域と部分的に接するように形成された平面形状が環状の第１導電型の第１ウェル領域と、前記ベース領域および前記第１ウェル領域に囲まれた前記第１半導体層に形成された駆動回路と、前記第１半導体層の表面層で前記駆動回路と前記第１ウェル領域との間の一部に形成され、前記駆動回路と接続される第２導電型のドレイン領域と、前記ベース領域の表面層で前記ドレイン領域に対向して選択的に形成された第２導電型のソース領域と、前記ソース領域と前記第１半導体層との間の前記ベース領域上にゲート絶縁膜を介して配置されたゲート電極と、を備え、前記半導体基材と第１ウェル領域により前記第１半導体層を挟み込むダブルリサーフ構造からなる高耐圧分離構造を有する半導体装置において、前記高耐圧分離構造の上面の平面形状が直線部分と一定の曲率を有するコーナー部分とからなり、前記第１ウェル領域が、拡散深さの深い高濃度領域と拡散深さの浅い低濃度領域を備え、前記高濃度領域と前記低濃度領域とが環状に前記第１ウェル領域の幅方向に交互に形成される構成とする。
【００２９】
また、特許請求の範囲の請求項７記載の発明によれば、第１導電型の半導体基材上に形成された第２導電型の第１半導体層と、前記第１半導体層の表面層に拡散形成され平面形状が環状の第１導電型のベース領域と、前記第１半導体層の表面層で前記ベース領域の内側に前記ベース領域と部分的に接するように形成された平面形状が環状の第１導電型の第１ウェル領域と、前記ベース領域および前記第１ウェル領域に囲まれた前記第１半導体層に形成された駆動回路と、前記第１半導体層の表面層で前記駆動回路と前記第１ウェル領域との間の一部に形成され、前記駆動回路と接続される第２導電型のドレイン領域と、前記ベース領域の表面層で前記ドレイン領域に対向して選択的に形成された第２導電型のソース領域と、前記ソース領域と前記第１半導体層との間の前記ベース領域上にゲート絶縁膜を介して配置されたゲート電極と、を備え、前記半導体基材と第１ウェル領域により前記第１半導体層を挟み込むダブルリサーフ構造からなる高耐圧分離構造を有する半導体装置において、前記高耐圧分離構造の上面の平面形状が直線部分と一定の曲率を有するコーナー部分とからなり、前記第１ウェル領域が、拡散深さの深い高濃度領域と拡散深さの浅い低濃度領域を備え、前記第１ウェル領域の幅方向において、前記高濃度領域の間に前記低濃度領域が形成される構成とする。
【００３０】
また、特許請求の範囲の請求項８記載の発明によれば、請求項７に記載の発明において、前記高濃度領域に対する低濃度領域の表面積の割合が前記直線部分よりも前記コーナー部分において大きいとよい。
【００３１】
また、特許請求の範囲の請求項９記載の発明によれば、請求項１、２、６〜８のいずれか一項に記載の半導体装置の製造方法において、第１導電型の半導体基材上に第２導電型の第１半導体層を形成する工程と、前記第１半導体層上に選択的に形成された遮蔽用マスクを用いて第１導電型の不純物をイオン注入する工程と、熱処理して、第１導電型のベース領域と、高濃度領域および遮蔽マスク下の横方向拡散による低濃度領域とからなり前記ベース領域と部分的に接続する第１導電型の第１ウェル領域とを形成する工程と、を含む半導体装置の製造方法において、前記半導体基材と前記第１ウェル領域および前記第１ウェル領域でダブルリサーフ構造を構成し、前記第１半導体層をイオン注入で形成するためのドーズ量と第１ウェル領域をイオン注入で形成するためのドーズ量がダブルリサーフ条件を満足する製造方法とする。
【発明の効果】
【００３２】
この発明によれば、ダブルリサーフ構造を構成する最表面の半導体層を拡散深さが深い高濃度領域と拡散深さが浅い低濃度領域を交互に隣接して形成することで、最表面の半導体層の総電荷量を変えずに横方向抵抗を大きくすることができる。その結果、ｄＶ／ｄｔノイズにより発生する変位電流を小さくすることができる。
【００３３】
また、この構造のＭＯＳＦＥＴをレベルシフタに用いることで、ｄＶ／ｄｔノイズによる高耐圧ＩＣなどの半導体装置の誤動作を防止できる。
また、ＭＯＳＦＥＴを形成する半導体基板をＳＯＩ基板とすることで、さらにｄＶ／ｄｔノイズによる変位電流を減少させることができる。
【図面の簡単な説明】
【００３４】
【図１】この発明の第１実施例に係る半導体装置の要部平面図である。
【図２】この発明の第１実施例に係る半導体装置の断面図であり、（ａ）は図１のＡ−Ａ線で切断した要部断面図、（ｂ）は図１のＢ−Ｂ線で切断した要部断面図である。
【図３】ｐ型低濃度領域３ａとｐ型高濃度領域３ｂが交互に接して同心円状に配置したｐ型拡散層３の横方向抵抗について説明した概略説明図である。
【図４】ダブルリサーフ構造の高耐圧ＮｃｈＭＯＳＦＥＴの等価回路図である
【図５】本実施例の構造と従来構造の変位電流を計算した図である。
【図６】ｐ型拡散層３のｐ型高濃度領域３ｂをドット状に配置をした要部平面図である。
【図７】この発明の第２実施例に係る半導体装置２００の要部平面図である。
【図８】図７のＦ部の拡大要部平面図である。
【図９】この発明の第２実施例に係る半導体装置２００の断面図であり、（ａ）は図８のＡ−Ａ線で切断した要部断面図、（ｂ）は図８のＢ−Ｂ線で切断した要部断面図である。
【図１０】この発明の第３実施例に係る半導体装置の製造方法であり、（ａ）〜（ｃ）は工程順に示した要部製造工程断面図である。
【図１１】この発明の第４実施例に係る半導体装置の製造方法であり、（ａ）〜（ｄ）は工程順に示した要部製造工程断面図である。
【図１２】この発明の第５実施例の半導体装置３００の要部断面図である。
【図１３】この発明の第６実施例に係る半導体装置４００の構成図であり、図１３は図７のＦ部の別の例の拡大要部平面図である。
【図１４】図１４（ａ）は図１３のＡ−Ａ線で切断した要部断面図、図１４（ｂ）は図１３のＣ−Ｃ線で切断した要部断面図である。
【図１５】図１５は図７のＦ部の別の例の拡大要部平面図である。
【図１６】高耐圧ＩＣにおける一般的なゲート駆動回路図である。
【図１７】ダブルリサーフ構造のモデル図である。
【図１８】特許文献１に示されているｄＶ／ｄｔノイズによる誤動作を解決するための回路図である。
【図１９】従来のダブルリサーフ構造である高耐圧分離構造を有する半導体装置の要部平面図である。
【図２０】従来のダブルリサーフ構造である高耐圧分離構造を有する半導体装置の断面図であり、（ａ）は図１９のＡ−Ａ線で切断した要部断面図、（ｂ）は図１９のＢ−Ｂ線で切断した要部断面図である。
【発明を実施するための形態】
【００３５】
実施の形態を以下の実施例で説明する。
＜実施例１＞
図１および図２は、この発明の第１実施例に係る半導体装置の構成図であり、図１は要部平面図、図２（ａ）は図１のＡ−Ａ線で切断した要部断面図、図２（ｂ）は図１のＢ−Ｂ線で切断した要部断面図である。図１および図２は、図１６または図１８に記載されたＨＶＩＣ内に形成されるレベルシフタとして用いるＭＯＳＦＥＴを示した。このＭＯＳＦＥＴは低電位領域に形成され、ドレイン電極９はボンディングワイヤで図示しない高電位領域に接続する。また、低電位領域となるｐ型ウェル領域４の外周端はここでは円形で示したが、これに限らず任意の大きさで外側へ広がっている。
【００３６】
この半導体装置１００は、ｐ型半導体基板１の表面層に形成されたｎ型半導体層２と、ｎ型半導体層２の表面層に形成されたｐ型拡散層３を備える。ｎ型半導体層２は、ｐ型半導体基板１の表面層に拡散により形成された拡散層であっても、ｐ型半導体基板１上にエピタキシャル成長されたエピタキシャル成長層であってもよい。さらに、ｎ型半導体層２の表面層にｐ型拡散層３と部分的に接するように形成されたｐ型ウェル領域４と、ｐ型ウェル領域４上にゲート絶縁膜１４を介して配置されたゲート電極１５を備える。前記ｐ型ウェル領域４の表面層に形成されたｎ型ソース領域７と、ｎ型半導体層２の表面層に、前記ｐ型ウェル領域４と対向してｐ型拡散層３の端部近傍に形成されたｎ型ドレイン領域６を備える。ｐ型拡散層３とｐ型ウェル領域４とはｐ型拡散層３が浮遊領域とならないようにｐ型の領域である接続部５５によって接続されている。
【００３７】
前記のｐ型拡散層３は、同心円状となっている帯状のｐ型低濃度領域３ａとｐ型高濃度領域３ｂからなる。これらのｐ型低濃度領域３ａとｐ型高濃度領域３ｂは交互に形成され、その底面形状は波形であり、ｐ型高濃度領域３ｂはｐ型低濃度領域３ａで隔離されている。図３に示すように、拡散深さの平均値（拡散深さを横方向距離で積分した値を横方向
距離で割った値）より浅い領域をｐ型低濃度領域３ａとし、深い領域をｐ型高濃度領域３ｂとする。尚、図中の符号の５はＬＯＣＯＳ膜、９はドレイン電極、１０はソース電極、１１ａ，１１ｂはフィールドプレートである。
【００３８】
この半導体装置１００は、ｐ型拡散層３とｎ型半導体層２およびｐ型半導体基板１からなるダブルリサーフ構造を有し、ｎ型半導体層２は高電位領域、ｐ型ウェル領域４は低電位領域である。この半導体装置１００は高耐圧ＭＯＳＦＥＴ（ここではレベルシフタ用ＭＯＳＦＥＴを例に挙げた）を有し、高電位領域および低電位領域に各種回路が形成された高耐圧ＩＣなどである。
【００３９】
図３は、ｐ型低濃度領域３ａとｐ型高濃度領域３ｂが交互に接して同心円状に配置しｐ型拡散層３の底面を波形にした場合の横方向抵抗について説明した概略説明図である。
複数のｐ型低濃度領域３ａの正味の総不純物量の和をＦｐ１、正味の総電荷量の和をＱｐ１（＝Ｆｐ１）、横方向抵抗（ｒ１）の和をＲ１とし、複数のｐ型高濃度領域３ｂの正味の総不純物量の和をＦｐ２、正味の総電荷量の和をＱｐ２（＝Ｆｐ２）、横方向抵抗（ｒ２）の和をＲ２とする。また、ｐ型低濃度領域３ａとｐ型高濃度領域３ｂを合わせた正味の総不純物量をＦｔ、正味の総電荷量Ｑｔ、横方向抵抗Ｒｔとする。この「正味」とは、拡散プロフィルの不純物濃度を各層の厚さ分だけ積分した量を表し、ｐ型不純物量とｎ型不純物量の差分の量のことである。拡散プロフィルは差分の量で表されている。
【００４０】
Ｆｔ＝Ｆ１＋Ｆ２、Ｑｔ＝Ｑ１＋Ｑ２、Ｒｔ＝Ｒ１＋Ｒ２である。Ｆｔを変えずにｐ型低濃度領域３ａの濃度を局所的に小さくすると、Ｒ１＞＞Ｒ２を大きくできる。一方、ｐ型拡散層３の横方向に一定の不純物濃度（平坦）で形成した場合の横方向抵抗をＲ０とする。このときの正味の総不純物量（平坦）をＦｔ（波形）と等しくし、正味の総電荷量（平坦）をＱｔ（波形）と等しくする。つまり、耐圧に影響する正味の総電荷量（平坦）とＱｔ（波形）は同じであり、変わらない。
【００４１】
そして、ｐ型拡散層３をｐ型低濃度領域３ａとｐ型高濃度領域３ｂで構成し、Ｒ１＞＞Ｒ２とした場合、ＲｔはＲ１で決まり、Ｒｔ＞Ｒ１＞Ｒ０となる。つまり、正味の総電荷量を変えずに横方向抵抗を大きくすることができる。具体的内容は後述する。
【００４２】
前記のように、ｐ型低濃度領域３ａが存在することにより（底面が波形の場合）、ｐ型拡散層３のドレイン−ソース方向の横方向抵抗である拡散抵抗Ｒｐを、耐圧に影響する総電荷量を変えることなく従来構造（底面が平坦な場合）よりも高抵抗にすることができる。
【００４３】
本発明では、従来の半導体装置５００のダブルリサーフ構造でのＲｐに相当する抵抗Ｒｔを大きくすることができるため、ドレインにｄＶ／ｄｔノイズが印加された際に発生する変位電流Ｉｄｉｓを小さくすることができる。
【００４４】
つぎに、ｐ型拡散層３の横方向抵抗について具体的に説明する。
ｐ型低濃度領域３ａおよびｐ型高濃度領域３ｂの長さ（帯の幅のこと）は、例えばそれぞれ一周期（環状の帯一個）あたりそれぞれ１μｍと４μｍとし、ｐ型低濃度領域３ａとｐ型高濃度領域３ｂを交互に４０周期分連ねることにより長さ２００μｍの浅いｐ型拡散層３を構成する。なお、図２では簡略化のためｐ型低濃度領域３ａとｐ型高濃度領域３ｂは７周期分のみ図示してある。浅いｐ型拡散層３の幅Ｗ（帯の一周の長さ）は１００μｍとする。ｐ型低濃度領域３ａの有効アクセプター濃度（正味の総電荷量Ｑｐ１）とｐ型高濃度領域３ｂの有効アクセプター濃度（正味の総電荷量Ｑｐ２）はそれぞれＱｐ１＝６×１０１０／ｃｍ２、Ｑｐ２＝６×１０１１／ｃｍ２とし、深いｎ型半導体層２の有効ドナー濃度（正味の総電荷量Ｑｎ）はＱｎ＝１．２×１０１２／ｃｍ２とする。「有効ドナー濃度」、「有効アクセプタ濃度」とはダブルリサーフ構造における単位面積当たりの正味の総電荷量（ｃｍ−２）のことである。
【００４５】
この構造での浅いｐ型拡散層３の横方向抵抗である拡散抵抗Ｒｐはｐ型低濃度領域３ａの拡散抵抗Ｒｐ１とｐ型高濃度領域３ｂの拡散抵抗Ｒｐ２の和として（１）式で表される。
【００４６】
【数２】
0006028402.tif 000003
ここでμｈはホール移動度で、ここでは４００ｃｍ２／Ｖｓとする。また、ｑは電気素量、Ｌ１、Ｌ２はそれぞれｐ型低濃度領域３ａとｐ型高濃度領域３ｂの帯の幅、Ｎは周期、Ｗは帯の一周の長さである。前記のＮ／μｑＱはシート抵抗（／□）である。
（１）式の変数に上記の数値を入れることにより、浅いｐ型拡散層３の拡散抵抗ＲｐとしてＲｐ＝１２ＫΩが得られる。ｐ型低濃度領域３ａが存在しない従来構造で、ｐ型拡散層３の合計の総電荷量を本実施例と同じとした場合の拡散抵抗Ｒｐは（１）式でＱｐ２＝Ｑｐ１＝５．２×１０１１／ｃｍ２とすることにより得られ、Ｒｐ＝６ＫΩとなる。従って本実施例ではｐ型低濃度領域３ａの導入により、ｐ型拡散層３の合計の総電荷量を変えることなく、拡散抵抗Ｒｐを２倍にできている。
【００４７】
次に拡散抵抗Ｒｐの増加による変位電流の抑制効果を定量的に説明する。
図４の点線枠内はダブルリサーフ構造高耐圧ＮｃｈＭＯＳＦＥＴの等価回路である。Ｃｐは浅いｐ型拡散層３と深いｎ型半導体層２の接合による寄生容量、Ｃｏはその他の接合によるドレイン−ソース間の寄生容量である。Ｒｐ、Ｒｏは拡散抵抗等による寄生抵抗であり、Ｃｇｄはゲート−ドレイン間の寄生容量、Ｃｇｓはゲート−ソース間の寄生容量である。
【００４８】
図４の回路でドレインにｄＶ／ｄｔノイズであるｄＶ／ｄｔサージが入った際の各物理量の関係は（２）式の微分方程式で表される。ただし、ここではＣｇｄはＣｐ、Ｃｏに対して十分に小さいとし、ドレインからゲートに流れる電流は０とした。
【００４９】
【数３】
0006028402.tif 000004
ｄＶ／ｄｔサージが入った際の変位電流は、この微分方程式を解くことにより得られ、（３）式で表される。
【００５０】
【数４】
0006028402.tif 000005
ｄＶ／ｄｔサージが入った際の変位電流の最大値は、ｄＶ／ｄｔサージの持続時間をｔ１とするとＩｄ（ｔ１）で表される。
【００５１】
図５は（３）式を用いて本実施例の構造と従来構造の変位電流を計算した結果である。なお各パラメータは、Ｃｐ＝５ｐＦ，Ｃｏ＝２ｐＦ，Ｒｏ＝１ｋΩ，ｄＶｄ／ｄｔ＝５０ｋＶ／μｓと仮定した。Ｖｄはドレイン電圧であり、ここではｄＶｄ／ｄｔはｄＶ／ｄｔサージを意味である。
【００５２】
ｄＶ／ｄｔサージの持続時間ｔ１を３０ｎｓとした場合、従来構造の変位電流は最大２６０ｍＡであるのに対し、本実施例の構造では２００ｍＡであり、従来構造よりも２３％小さい結果が得られた。このように、拡散抵抗Ｒｐを大きくすることにより、ｄＶ／ｄｔサージ発生時の変位電流を抑制することができる。
【００５３】
図６は、ｐ型拡散層３のｐ型低濃度領域３ａとｐ型高濃度領域３ｂを図１とは異なる配置をした要部平面図である。このｐ型拡散層３は、ドット状のｐ型高濃度領域３ｂをｐ型低濃度領域３ａが取り囲んでおり、一つのｐ型低濃度領域３ａと複数のｐ型高濃度領域３ｂで構成されている。この場合も図１と同様の効果が得られる。
【００５４】
尚、図１および図２の半導体装置１００の適用例としてはレベルシフタに限ることはなく、Ｖ／ｄｔノイズで発生する変位電流を小さくして、誤動作を防止したい回路であればどのような回路にも適用できる。
＜実施例２＞
図７〜図９は、この発明の第１実施例に係る半導体装置２００の構成図であり、図７は要部平面図、図８は、図７のＦ部の拡大要部平面図、図９（ａ）および(ｃ)は図８をＣ−Ｃ線で切断した要部断面図、図９（ｂ）は図８のＤ−Ｄ線で切断した要部断面図である。
【００５５】
図７において、高耐圧分離構造２０の平面形状は環状の一定幅の帯状であり、高電位領域１８を取り囲んでいる。高耐圧分離構造２０の平面形状の外形は直線部分１６と一定曲率の曲線形状となっているコーナー部分１７を備えている。高耐圧分離構造２０の幅は、約２００μｍであり、コーナー部分１７の曲率半径は約８０μｍである。
【００５６】
実施例１の半導体装置１００との違いは、レベルシフト用のＭＯＳＦＥＴを高耐圧分離構造２０に形成している点である。高電位領域１８は高耐圧分離構造２０で取り囲まれ、高耐圧分離構造２０の外側に低電位領域１９が形成されている。高電位領域１８内には、図１６で示したハイサイド駆動回路が形成される。高耐圧分離構造２０内にはＭＯＳＦＥＴのｐ型拡散層３が延在して形成されている。このｐ型拡散層３はｐ型高濃度領域３ｂとｐ型低濃度領域３ａが交互に配置され、ｐ型高濃度領域３ｂはｐ型低濃度領域３ａで分離されている。ｐ型高濃度領域３ｂとｐ型低濃度領域３ａはそれぞれが環状に形成されている。
【００５７】
ｐ型低濃度領域３ａとｐ型高濃度領域３ｂをＭＯＳＦＥＴ以外の領域に延在して形成している理由は、ＭＯＳＦＥＴ以外の領域の接合容量も、ｎ型半導体層２やｐ型ウェル領域を介してドレインやソースに接続されており、ＭＯＳＦＥＴの寄生容量の一部を成しているからである。
【００５８】
この場合も実施例１と同様の効果が得られる。尚、図中の６ａおよび７ａはコンタクトを取るためのｎ＋領域およびｐ＋領域である。
＜実施例３＞
図１０は、この発明の第３実施例に係る半導体装置の製造方法であり、同図（ａ）〜同図（ｃ）は工程順に示した要部製造工程断面図である。ここでは、実施例２の半導体装置２００の製造工程を示す。製造工程断面図は図９（ａ）に相当する断面図である。また、ここでは遮蔽マスクを用いてｐ型拡散層３を構成するｐ型低濃度領域３ａとｐ型高濃度領域３ｂを形成する工程を示す。
【００５９】
ｎ型半導体層２の表面に遮蔽用マスクとなるレジストマスク２１を形成する（同図（ａ））。
つぎに、ボロン２２をイオン注入する。ドーズ量はダブルリサーフ条件を満足する最適値（耐圧が最も高くなるドーズ量）とする（同図（ｂ））。
【００６０】
つぎに、レジストマスク２１を除去した後、熱処理してｐ型高濃度領域３ｂと、レジストマスク２１下の箇所にイオン注入されたボロン２２を横方向に拡散させることでｐ型低濃度領域３ａを形成する。通常、不純物の熱による拡散距離は垂直方向（深さ方向）に対して横方向（シリコン面に平行な方向）は８０％程度である（同図（ｃ））。
＜実施例４＞
図１１は、この発明の第４実施例に係る半導体装置の製造方法であり、同図（ａ）〜同図（ｄ）は工程順に示した要部製造工程断面図である。ここでは、拡散でｐ型拡散層３を構成する低濃度領域と高濃度領域を形成する工程を示す。
【００６１】
ｎ型半導体層２の表面に遮蔽用マスクとなるレジストマスク２５を形成し、低ドーズ量のボロン２６をイオン注入する（同図（ａ））。
つぎに、レジストマスク２５を除去しｐ型拡散層３の表面に新たにレジストマスク２７を形成し、高ドーズ量のボロン２８をイオン注入する。但し、ボロン２６は煩雑になるので省略した（同図（ｂ））。
【００６２】
つぎに、レジストマスク２７を除去した後、熱処理してｐ型低濃度領域３ａとｐ型高濃度領域３ｂを形成する（同図（ｃ））。
低ドーズ量と高ドーズ量を合わせたドーズ量はダブルリサーフ条件を満足する最適値とする。
＜実施例５＞
図１２は、この発明の第５実施例の半導体装置３００の要部断面図である。実施例１の半導体装置１００との違いは、ｎ型半導体層２とｐ型半導体基板１の間に埋め込み酸化膜３０が形成されている点である。これはＳＯＩ基板を用いて半導体装置３００を形成した場合であり、その他の構造は上記の第１実施例と同じである。この構造では、ｐ型拡散層３とｎ型半導体層２および埋め込み酸化膜３０で擬似的なダブルリサーフ構造を構成する。
【００６３】
本実施例の構造では、実施例１の構造において寄生容量Ｃｏの主な要因となる深いｎ型半導体層２とｐ型半導体基板１の接合が存在しないため、寄生容量Ｃｏが小さい。このため本実施例では、第１実施例よりも、より変位電流を抑制することができる。
＜実施例６＞
図１３および図１４は、この発明の第６実施例に係る半導体装置４００の構成図であり、図１３は図７のＦ部の別の例の拡大要部平面図、図１４（ａ）は図１３のＥ−Ｅ線で切断した要部断面図、図１４（ｂ）は図１３のＧ−Ｇ線で切断した要部断面図である。なお、図１３のＦ−Ｆ線で切断した要部断面図は図８（ｂ）と同じである。
【００６４】
実施例２の半導体装置２００との違いは、ｎ型半導体層２が拡散により形成されたもののみを対象としている点、直線部分１６のｐ型低濃度領域３ａおよびｐ型高濃度領域３ｂはそれぞれ、コーナー部分１７のｐ型低濃度領域３ａおよびｐ型高濃度領域３ｂより帯の数が少ない点である。以下具体的な製造方法について説明する。
【００６５】
まず、シリコンからなる比抵抗４００Ωｃｍのｐ型半導体基板１の表面層にｎ型半導体層２を形成するためのイオン注入を、Ｐ（リン）イオンを加速エネルギーが５０ｋｅＶで、ドーズ量が４．０×１０１２／ｃｍ２の条件で行う。
【００６６】
つぎに、ｐ型ウェル領域４を形成するためのイオン注入を、Ｂ（ボロン）イオンを加速エネルギーが５０ｋｅＶで、ドーズ量が４．０×１０１２／ｃｍ２の条件で行う。
つぎに、処理温度が１２００℃で、処理時間が３００分の熱拡散を行い、ｎ型半導体層２とｐ型ウェル領域４を形成する。
【００６７】
つぎに、ｐ型拡散層３を形成するためイオン注入を、Ｂイオンを加速エネルギーが５０ｋｅＶで、ドーズ量が７．０×１０１２／ｃｍ２の条件で注入する。このとき、直線部分１６のシリコン内に入り込むＢイオンの単位面積当たりの不純物量は７．０×１０１２／ｃｍ２である。コーナー部分１７は直線部分１６よりも単位面積当たり１０％シリコン内に入り込む不純物量が少なくなるようにマスクを形成する。マスクは、実施例３で示したようにレジストにより形成する。よって、コーナー部分１７において実質シリコン内に入り込むＢイオンの単位面積当たりの不純物量は６．３×１０１２／ｃｍ２となる。
【００６８】
図７で示したように、ｐ型低濃度領域３ａとｐ型高濃度領域３ｂを平面形状が環状に形成することが望ましい。コーナー部分１７において直線部分１６よりもドーズ量を少なくする方法としては、レジストマスクにより形成するマスクをコーナー部分１７においてｐ型低濃度領域３ａとｐ型高濃度領域３ｂの帯の数を直線部分１６よりも増やす。こうすることにより、コーナー部分１７でマスクする単位面積当たりの面積を増やしシリコン内に入り込む不純物量を少なくすることができる。
【００６９】
コーナー部分１７における単位面積当たりのマスク面積は、直線部分１６における単位面積当たりのマスク面積より１０％少なくしたが、これは、ｎ型半導体層２の深さやコーナー部分１７の曲率半径などにより適宜こと変更することができる。
【００７０】
つぎに、温度が１１５０℃程度で、時間が２４０分程度の熱拡散を行い、ｐ型拡散層３を形成する。
つぎに、ＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法でシリコン窒化膜を形成した上で、ｎ型半導体層２とｐ型拡散層３の上の一部のシリコン窒化膜を残してエッチングする。温度が１０００℃の酸素雰囲気中で熱処理を行い、ＬＯＣＯＳ膜５を形成する。
【００７１】
つぎに、ｎ型半導体層２の上の活性領域およびｐ型拡散層３の表面層にＡｓ（砒素）イオンを注入しｎ型ドレイン領域６、ｎ＋領域６ａおよびｎ型ソース領域７を形成する。次にｐ型拡散層３の表面層にＢＦ２（フッ化ボロン）イオンを注入しｐ＋領域７ａを形成する。
【００７２】
つぎに、層間絶縁膜８を形成した後、熱処理を行い、Ａｓイオン及びＢＦ２イオンの活性化を行う。
つぎに、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）によりｎ型ドレイン領域６、ｎ＋領域６ａ、ｎ型ソース領域７及びｐ＋領域７ａの上にコンタクトホールを形成した後、スパッタによりアルミニウム膜を形成する。その後、アルミニウム膜のエッチングを行い、ドレイン電極９、ソース電極１０、フィールドプレート１１ａ、フィールドプレート１１ｂを形成する。
【００７３】
以上の工程により、コーナー部分１７のｐ型拡散層３の単位面積当たりの不純物量が直線部分１６のｐ型拡散層３の単位面積当たりの不純物量よりも少ない高耐圧分離構造が形成される。その結果、コーナー部分１７と直線部分１６のドーズ量を同一にしてイオン注入時のマスクをコーナー部分１７と直線部分１６で異ならせることで、高耐圧を実現することができる。
【００７４】
図１５は図７のＦ部の別の例の拡大要部平面図である。なお、図１３のＨ−Ｈ線で切断した要部断面図は図１４（ａ）と同じであり、図１３のＪ−Ｊ線で切断した要部断面図は図１４（ｂ）と同じであり、図１３のＦ−Ｆ線で切断した要部断面図は図８（ｂ）と同じである。
【００７５】
図１３と同様に直線部分１６のｐ型低濃度領域３ａおよびｐ型高濃度領域３ｂはそれぞれ、コーナー部分１７のｐ型低濃度領域３ａおよびｐ型高濃度領域３ｂより帯の数が少ないものである。
【００７６】
コーナー部分１７と直線部分１６との境界においては、低濃度領域３ａが連続して形成されず高濃度領域３ｂが分離されていない箇所がある。しかしながら、ｐ型拡散層３の幅方向（ソースドレイン方向）において高度領域３ｂの間に低濃度領域３ａが形成され、ｐ型拡散層３の幅方向の抵抗が十分高ければよい。
【００７７】
同様に実施例１、２においても低濃度領域３ａを環状に形成する必要はなく、ｐ型拡散層３の幅方向において高濃度領域３ｂの間に低濃度領域３ａが形成される構成としてもよい。
【００７８】
この実施例６においては、ｐ型拡散層３を形成する際のマスクを直線部分１６とコーナー部分１７とで同じ幅のマスクを形成しｐ型低濃度領域３ａとｐ型高濃度領域３ｂの帯の数を同じ数で形成したものと比べて、高耐圧分離構造２０の耐圧を向上することができた。
【符号の説明】
【００７９】
１    ｐ型半導体基板
２    ｎ型半導体層
３    ｐ型拡散層
３ａ  ｐ型低濃度領域
３ｂ  ｐ型高濃度領域
４    ｐ型ウェル領域
５    ＬＯＣＯＳ膜
６    ｎ型ドレイン領域
６ａ  ｎ＋領域
７    ｎ型ソース領域
７ａ  ｐ＋領域
８    層間絶縁膜
９    ドレイン電極
１０    ソース電極
１１ａ，１１ｂ  フィールドプレート
１４    ゲート絶縁膜
１５    ゲート電極
１６    直線部分
１７    コーナー部分
１８    高電位領域
１９    低電位領域
２０    高耐圧分離構造
２１，２５，２７  レジストマスク
２２，２６，２８  ボロン
３０    埋め込み酸化膜
５５    接続部
１００，２００，３００，４００  半導体装置
【図１】
0006028402.tif 000006
【図２】
0006028402.tif 000007
【図３】
0006028402.tif 000008
【図４】
0006028402.tif 000009
【図５】
0006028402.tif 000010
【図６】
0006028402.tif 000011
【図７】
0006028402.tif 000012
【図８】
0006028402.tif 000013
【図９】
0006028402.tif 000014
【図１０】
0006028402.tif 000015
【図１１】
0006028402.tif 000016
【図１２】
0006028402.tif 000017
【図１３】
0006028402.tif 000018
【図１４】
0006028402.tif 000019
【図１５】
0006028402.tif 000020
【図１６】
0006028402.tif 000021
【図１７】
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【図１８】
0006028402.tif 000023
【図１９】
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【図２０】
0006028402.tif 000025