(57)【特許請求の範囲】
【請求項１】
行列状に配置され、セルトランジスタと前記セルトランジスタの一端に接続された抵抗変化メモリ素子とをそれぞれ含む複数のメモリセルと、
前記複数のメモリセルの各行にそれぞれ対応して設けられ、当該行に配置された複数のメモリセルに含まれるセルトランジスタのゲートに共通に接続された複数のワード線と、
前記複数のメモリセルの各行あるいは各列にそれぞれ対応して設けられ、当該行あるいは当該列に配置された複数のメモリセルに含まれる抵抗変化メモリ素子に共通に接続された複数の第１のデータ線と、
前記複数のメモリセルの各行あるいは各列にそれぞれ対応して設けられ、当該行あるいは当該列に配置された複数のメモリセルに含まれるセルトランジスタの他端に共通に接続された複数の第２のデータ線と、
直列接続された複数の固定抵抗素子と、
複数のリファレンスセルトランジスタと、
前記複数のリファレンスセルトランジスタに対応して設けられ、当該対応するリファレンスセルトランジスタのゲートに接続された複数のリファレンスワード線と、
前記複数の固定抵抗素子が配置された抵抗経路の一端に接続された第１のリファレンスデータ線と、
前記複数のリファレンスセルトランジスタの一端に共通に接続された第２のリファレンスデータ線とを備え、
前記複数のリファレンスセルトランジスタの他端は、前記固定抵抗素子同士の接続点のうちいずれか１つ、または前記抵抗経路の他端に接続されている
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１の不揮発性半導体記憶装置において、
前記複数の固定抵抗素子、前記複数のワード線、および前記複数のリファレンスワード線は同等の材料で形成されており、
前記複数の固定抵抗素子は、前記複数のワード線および前記複数のリファレンスワード線の少なくとも一方と並行して配置されている
ことを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項１の不揮発性半導体記憶装置において、
前記複数の固定抵抗素子は、前記複数の第１のデータ線および前記複数の第２のデータ線の少なくとも一方と並行して配置されている
ことを特徴とする不揮発性半導体記憶装置。
【請求項４】
請求項２の不揮発性半導体記憶装置において、
前記複数の固定抵抗素子および前記複数のワード線はポリシリコンで形成されている
ことを特徴とする不揮発性半導体記憶装置。
【請求項５】
請求項３の不揮発性半導体記憶装置において、
前記複数の固定抵抗素子は、ポリシリコンで形成されている
ことを特徴とする不揮発性半導体記憶装置。
【請求項６】
請求項１の不揮発性半導体記憶装置において、
前記複数のセルトランジスタおよび前記複数のリファレンスセルトランジスタは、ゲート酸化膜厚が同一である
ことを特徴とする不揮発性半導体記憶装置。
【請求項７】
請求項１の不揮発性半導体記憶装置において、
前記複数のセルトランジスタおよび前記複数のリファレンスセルトランジスタは、ゲートチャネル長およびゲートチャネル幅が同一である
ことを特徴とする不揮発性半導体記憶装置。
【請求項８】
請求項１の不揮発性半導体記憶装置において、
前記複数のメモリセルに格納されているデータを判定するセンスアンプと、
ビット線である前記複数の第１のデータ線のいずれか１本を選択して前記センスアンプに接続するとともに、リファレンスビット線である前記第１のリファレンスデータ線を前記センスアンプに接続するカラムゲートとを備えている
ことを特徴とする不揮発性半導体記憶装置。
【請求項９】
請求項１の不揮発性半導体記憶装置において、
前記複数のメモリセルに格納されているデータを判定するセンスアンプと、
ビット線である前記複数の第２のデータ線のいずれか１本を選択して前記センスアンプに接続するとともに、リファレンスビット線である前記第２のリファレンスデータ線を前記センスアンプに接続するカラムゲートとを備えている
ことを特徴とする不揮発性半導体記憶装置。
【請求項１０】
請求項１の不揮発性半導体記憶装置において、
前記複数の固定抵抗素子は、前記複数のワード線および前記複数のリファレンスワード線のうち少なくとも一方と並行して、複数行にわたって配置されており、各行同士が屈曲部を有する配線によって接続されている
ことを特徴とする不揮発性半導体記憶装置。
【請求項１１】
請求項１，２および請求項１０のうちいずれか１つの不揮発性半導体記憶装置において、
前記複数の固定抵抗素子の少なくとも１つは、並列接続された複数の固定抵抗素子で構成されている
ことを特徴とする不揮発性半導体記憶装置。
【請求項１２】
請求項１の不揮発性半導体記憶装置において、
前記複数のリファレンスワード線のいずれかにゲートが接続されたダミートランジスタを備えている
ことを特徴とする不揮発性半導体記憶装置。
【請求項１３】
請求項１２の不揮発性半導体記憶装置において、
前記複数のセルトランジスタ、前記複数のリファレンスセルトランジスタ、および前記ダミートランジスタは、ゲート酸化膜厚が同一である
ことを特徴とする不揮発性半導体記憶装置。
【請求項１４】
請求項１２の不揮発性半導体記憶装置において、
前記複数のセルトランジスタ、前記複数のリファレンスセルトランジスタ、および前記ダミートランジスタは、ゲートチャネル長およびゲートチャネル幅が同一である
ことを特徴とする不揮発性半導体記憶装置。
【請求項１５】
請求項１２の不揮発性半導体記憶装置において、
前記ダミートランジスタのドレインおよびソースの少なくとも一方は、接地電位に接続されている
ことを特徴とする不揮発性半導体記憶装置。
【請求項１６】
請求項１の不揮発性半導体記憶装置において、
前記複数のリファレンスセルトランジスタと前記複数の固定抵抗素子とを含むリファレンスセルアレイは、前記複数のメモリセルを含むメモリセルアレイの列方向において隣り合って配置されており、
前記複数の、第１および第２のデータ線の少なくとも一方は、前記メモリセルアレイおよび前記リファレンスセルアレイにわたって延伸して配置されており、
前記第１および第２のリファレンスデータ線の少なくとも一方は、前記メモリセルアレイおよび前記リファレンスセルアレイにわたって、前記複数の、第１および第２のデータ線と同一方向に延伸して配置されている
ことを特徴とする不揮発性半導体記憶装置。
【請求項１７】
請求項１の不揮発性半導体記憶装置において、
前記抵抗変化メモリ素子は、抵抗変化型素子である
ことを特徴とする不揮発性半導体記憶装置。
【請求項１８】
請求項１の不揮発性半導体記憶装置において、
前記抵抗変化メモリ素子は、磁気抵抗変化型素子である
ことを特徴とする不揮発性半導体記憶装置。
【請求項１９】
請求項１の不揮発性半導体記憶装置において、
前記抵抗変化メモリ素子は、相変化型素子である
ことを特徴とする不揮発性半導体記憶装置。
【請求項２０】
請求項１の不揮発性半導体記憶装置において、
前記抵抗変化メモリ素子は、強誘電体素子である
ことを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関し、特に、回路面積を縮小する技術に関する。
【背景技術】
【０００２】
近年、電子機器として、特に携帯電話(スマートフォンを含む)、携帯音楽プレーヤー、デジタルカメラ、タブレット端末等の需要増に伴い、不揮発性半導体記憶装置の需要が高まっており、大容量化、小型化、高速書き換え、高速読み出し、および低消費電力動作を実現する技術開発が盛んに行われている。【０００３】
現在、不揮発性メモリの主力はフラッシュメモリである。フラッシュメモリでは、データの書き換え時間はマイクロ秒、あるいはミリ秒オーダーであり、また、データの書き換えに必要な電圧は１０Ｖ以上である。そのため、これらの要因によって、フラッシュメモリを搭載したセット機器の性能向上が阻害される場合があった。【０００４】
近年フラッシュメモリと比べて高速・低消費電力での書き換えが可能な新規な不揮発性メモリの開発が盛んに行われている。例えば、記憶素子として抵抗変化型素子を用いた抵抗変化型メモリ(ＲｅＲＡＭ：Resistive Random Access Memory)等がある。抵抗変化型メモリは、データの書き換え時間がナノ秒オーダーであり、書き換え時に必要な電圧が１．８Ｖ程度であることから、フラッシュメモリよりも高速化かつ低消費電力化が可能である。【０００５】
特許文献１には、ＲｅＲＡＭの回路構成が開示されている。ＲｅＲＡＭのメモリセルは抵抗変化型素子とセルトランジスタとの直列接続で構成される。ＲｅＲＡＭは、抵抗変化型素子の抵抗値を、例えば１ＫΩから１ＭΩの範囲において、低抵抗値あるいは高抵抗値に設定することで“０”データまたは“１”データを記憶する。【０００６】
抵抗変化型素子が低抵抗状態である場合には、メモリセル電流が多く流れるが、高抵抗状態である場合には、メモリセル電流が少なくなる。このように、抵抗変化型素子の状態に応じてメモリセル電流が変化することを利用して、メモリセル電流の差異をセンスアンプ回路で検知することで、メモリセルに格納されたデータが読み出される。【０００７】
ここで、センスアンプ回路でメモリセル電流の差異を判定するために、基準電流（リファレンス電流）を生成するためのリファレンスセルが用いられる。センスアンプ回路はメモリセル電流とリファレンス電流とを比較することで、メモリセルに格納されたデータを判定する。リファレンスセルは、例えばポリシリコン抵抗素子で形成される固定抵抗素子とセルトランジスタとが直列接続されて構成される（例えば、非特許文献１参照）。この固定抵抗素子の抵抗値を、メモリセルの抵抗変化型素子に設定される低抵抗値と高抵抗値との中間値に設定することで、読み出し動作時のリファレンス電流値が、“０”データおよび“１”データを表すメモリセル電流値の中間値となる。これにより、センスアンプ回路は、メモリセルに格納されたデータを判定することが可能となる。【０００８】
ＲｅＲＡＭでは、読み出し動作時において、複数種類のリファレンス電流が生成される。例えば、読み出し判定電流として、通常の読み出し判定電流、書き換え時のベリファイ読み出しで使用されるプログラムベリファイ判定電流、およびイレーズベリファイ判定電流等の複数種類の電流が生成される。さらに、通常読み出し、プログラムベリファイおよびイレーズベリファイに係る判定電流がチップ毎にばらつくことを補正するために、各々の判定電流を補正するためのリファレンス電流が複数種類生成される場合もある。【０００９】
例えば、特許文献１の図４の構成では、固定抵抗素子とセルトランジスタとが直列接続された回路を４つ備えたリファレンスセルにおいて、どのセルトランジスタを選択するかによって、異なるリファレンス電流を生成することができる。したがって、通常読み出し、プログラムベリファイ、イレーズベリファイの各動作に応じて所望のセルトランジスタを選択することで、必要なリファレンス電流を生成することできる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００４−２３４７０７号公報
【非特許文献】
【００１１】
【非特許文献１】大塚渉、外８名、"A 4Mb Conductive-Bridge Resistive Memory with 2.3GB/sRead-Throughput and 216MB/sProgram Throughput"，2011 IEEE International Solid-State Circuits Conference Digest of Technical Papers, ２０１１年２月，P210-211
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、特許文献１のＲｅＲＡＭには以下のような課題がある。具体的に、複数種類のリファレンス電流を生成するためには、上述したように、抵抗値が例えば１ＫΩ〜１ＭΩの範囲にある複数の固定抵抗素子をリファレンスセルに配置する必要がある。一般に、半導体装置に配置される固定抵抗素子にはポリシリコンで形成された固定抵抗素子（ポリシリコン抵抗素子）が用いられる。一般的なポリシリコン抵抗素子のシート抵抗値は数百Ωから１ＫΩ程度であるため、リファレンスセルの固定抵抗素子としてポリシリコン抵抗素子を用いて、抵抗値が１ＫΩから１ＭΩの範囲にある複数の固定抵抗素子を構成するためには、多くのポリシリコン抵抗素子が必要となる。そのため、ＲｅＲＡＭの回路面積が増大してしまう。【００１３】
一方、専用の半導体プロセスにより超高抵抗の抵抗素子で固定抵抗素子を構成するようにすれば、多数のポリシリコン抵抗素子を設ける必要がなくなるため、回路面積を縮小することができる。しかし、この手法では、抵抗変化型メモリの製造プロセスフローが増大し、製造コストおよびチップコストが増大してしまう。【００１４】
かかる点に鑑みて、本発明は、複数種類のリファレンス電流の生成が可能で、かつ回路面積を縮小することができる不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記課題を解決するため本発明によって次のような解決手段を講じた。すなわち、不揮発性半導体記憶装置は、行列状に配置され、セルトランジスタと前記セルトランジスタの一端に接続された抵抗変化メモリ素子とをそれぞれ含む複数のメモリセルと、前記複数のメモリセルの各行にそれぞれ対応して設けられ、当該行に配置された複数のメモリセルに含まれるセルトランジスタのゲートに共通に接続された複数のワード線と、前記複数のメモリセルの各行あるいは各列にそれぞれ対応して設けられ、当該行あるいは当該列に配置された複数のメモリセルに含まれる抵抗変化メモリ素子に共通に接続された複数の第１のデータ線と、前記複数のメモリセルの各行あるいは各列にそれぞれ対応して設けられ、当該行あるいは当該列に配置された複数のメモリセルに含まれるセルトランジスタの他端に共通に接続された複数の第２のデータ線と、直列接続された複数の固定抵抗素子と、複数のリファレンスセルトランジスタと、前記複数のリファレンスセルトランジスタに対応して設けられ、当該対応するリファレンスセルトランジスタのゲートに接続された複数のリファレンスワード線と、前記複数の固定抵抗素子が配置された抵抗経路の一端に接続された第１のリファレンスデータ線と、前記複数のリファレンスセルトランジスタの一端に共通に接続された第２のリファレンスデータ線とを備えている。そして、前記複数のリファレンスセルトランジスタの他端は、前記固定抵抗素子同士の接続点のうちいずれか１つ、または前記抵抗経路の他端に接続されている。
【００１６】
これによると、直列接続された複数の固定抵抗素子が配置された抵抗経路の一端には第１のリファレンスデータ線が接続されている。各リファレンスセルトランジスタは、第２のリファレンスデータ線と、固定抵抗素子同士の接続点のうちいずれか１つ、または抵抗経路の他端との間に接続されている。また、各リファレンスセルトランジスタのゲートにはそれぞれ、対応するリファレンスワード線が接続されている。【００１７】
リファレンスワード線を駆動すると、対応するリファレンスセルトランジスタが導通し、第２のリファレンスデータ線、導通状態のリファレンスセルトランジスタ、それに接続されている固定抵抗素子、および第１のリファレンスデータ線を介した経路が形成される。当該経路の抵抗値は、経路に含まれる固定抵抗素子の数に応じて決まるため、どのリファレンスワード線を駆動するかによって経路の抵抗値を切り替えることができる。これにより、第１および第２のリファレンスデータ線に所定の電圧を印加することで、当該経路に、その抵抗値に応じた電流（リファレンス電流）が流れる。【００１８】
また、各経路の抵抗値は、直列接続された複数の固定抵抗素子のうち、その経路に、どの固定抵抗素子が含まれるかによって定まる。すなわち、複数の経路で固定抵抗素子を共有することができる。【００１９】
したがって、リファレンス電流を生成するための固定抵抗素子の個数を削減することができるため、不揮発性半導体記憶装置の回路面積を縮小することができる。【００２０】
また、前記複数の固定抵抗素子、前記複数のワード線、および前記複数のリファレンスワード線は同等の材料で形成されていることが好ましく、前記複数の固定抵抗素子は、前記複数のワード線および前記複数のリファレンスワード線の少なくとも一方と並行して配置されていることが好ましい。【００２１】
これによると、複数の固定抵抗素子および複数のリファレンスワード線を、ワード線と同じ材料で形成するとともに、直列接続された複数の固定抵抗素子を、ワード線あるいはリファレンスワード線と並行して配置することで、各固定抵抗素子の効率的な配置が可能となる。
【発明の効果】
【００２２】
本発明によると、複数種類のリファレンス電流の生成が可能で、かつ回路面積が縮小可能な不揮発性半導体記憶装置を提供することができる。
【図面の簡単な説明】
【００２３】
【図１】図１は、本発明の一実施形態に係る不揮発性半導体記憶装置の主要部であるメモリアレイの構成図である。
【図２】図２は、図１のメモリアレイを備えた不揮発性半導体記憶装置の全体構成を示すブロック図である。
【図３】図３は、図１のメモリアレイに含まれるメモリセルの構成例を示す図である。
【図４】図４は、図３に示すメモリセルの断面図である。
【図５】図５は、図２の不揮発性半導体記憶装置の各動作モードとメモリセルに印加される電圧との関係を示す図である。
【図６】図６は、図２の不揮発性半導体記憶装置の読み出し動作時における選択メモリセルおよび選択リファレンスセルの一例を示す図である。
【図７】図７は、図２の不揮発性半導体記憶装置を簡略化した例を示す図である。
【図８】図８は、図１のリファレンスセルアレイに含まれる固定抵抗素子ブロックの別の構成例を示す図である。
【図９】図９は、図１のリファレンスセルトランジスタブロックにダミートランジスタを配置した場合の構成図である。
【図１０】図１０は、図１のメモリアレイの別の例を示す構成図である。
【図１１】図１１は、図１０のメモリアレイに係る固定抵抗素子ブロックの別の構成例を示す図である。
【発明を実施するための形態】
【００２４】
以下、本発明の一実施形態について、図面を参照して説明する。
【００２５】
図１は、本発明の一実施形態に係る不揮発性半導体記憶装置の主要部であるメモリアレイの構成図である。図２は、図１に示すメモリアレイを備えた不揮発性半導体記憶装置の全体構成を示す図である。まず、不揮発性半導体記憶装置の全体構成について説明し、その後、本実施形態のメモリアレイの詳細について説明する。
【００２６】
図２に示すように、不揮発性半導体記憶装置は、メモリアレイ１０と、ワード線ドライバ２０と、カラムゲート２１と、センスアンプ２２と、ライトドライバ２３と、制御回路２４と、複数のワード線ＷＬ０〜ＷＬｎ（適宜、ＷＬと略記する。）と、第１のデータ線である複数のビット線ＢＬ０〜ＢＬｍ（適宜、ＢＬと略記する。）と、第２のデータ線である複数のソース線ＳＬ０〜ＳＬｍ（適宜、ＳＬと略記する。）と、複数のリファレンスワード線ＲＷＬ０〜ＲＷＬｐ（適宜、ＲＷＬと略記する。）と、第１のリファレンスデータ線であるリファレンスビット線ＲＢＬと、第２のリファレンスデータ線であるリファレンスソース線ＲＳＬとを備えている。なお、ワード線ＷＬの添字であるｎ、ソース線ＳＬとビット線ＢＬとの添字であるｍ、ならびにリファレンスワード線ＲＷＬの添字であるｐは自然数である。
【００２７】
メモリアレイ１０には、データを格納する複数のメモリセルと、読み出し動作時のリファレンス電流を生成する複数のリファレンスセルとが配置されている。また、メモリアレイ１０内のメモリセルには、ワード線ＷＬ０〜ＷＬｎ、ビット線ＢＬ０〜ＢＬｍ、およびソース線ＳＬ０〜ＳＬｍが接続され、リファレンスセルには、リファレンスワード線ＲＷＬ０〜ＲＷＬｐ、リファレンスビット線ＲＢＬ、リファレンスソース線ＲＳＬが接続されている。
【００２８】
ワード線ドライバ２０は、図示しない入力アドレス信号を受けて、その入力アドレス信号によって特定されるワード線ＷＬおよびリファレンスワード線ＲＷＬを選択して駆動する回路である。
【００２９】
カラムゲート２１は、図示しない入力アドレス信号を受けて、その入力アドレス信号によって特定されるビット線ＢＬ、ソース線ＳＬ、リファレンスビット線ＲＢＬ、およびリファレンスソース線ＲＳＬを選択し、後述するセンスアンプ２２またはライトドライバ２３に接続する回路である。
【００３０】
センスアンプ２２は、メモリアレイ１０内のメモリセルから読み出されたデータが“０”データであるか“１”データであるかを判定する回路である。カラムゲート２１によって、ビット線ＢＬ０〜ＢＬｍのうちの１本が選択されるとともに、リファレンスビット線ＲＢＬと選択されたビット線ＢＬとがセンスアンプ２２に接続されることで、メモリセルからデータの読み出しが行われる。
【００３１】
ライトドライバ２３は、メモリセルに対するデータの書き換え動作を行うときに、そのメモリセルに書き換え電圧を印加する回路である。具体的に、ライトドライバ２３は、カラムゲート２１によって選択されたビット線ＢＬあるいはソース線ＳＬに、メモリセルに対して書き換え動作を行う場合には正の電圧を、書き換え動作を行わない場合には接地電圧を印加する。ライトドライバ２３から供給された電圧は、カラムゲート２１を介して、選択されたビット線ＢＬあるいはソース線ＳＬに印加される。
【００３２】
制御回路２４は、メモリアレイ１０に対する、データの読み出しや書き換えといった各種動作モードを制御する回路であり、ワード線ドライバ２０、カラムゲート２１、センスアンプ２２、およびライトドライバ２３を、動作モードに応じて制御する。
【００３３】
図１に戻り、メモリアレイ１０は、複数のメモリセルＭＣがマトリクス状に配置されたメモリセルアレイ１１と、読み出し動作時のリファレンス電流を生成する複数のリファレンスセルが配置されたリファレンスセルアレイ１２とで構成される。
【００３４】
メモリセルアレイ１１は、複数のメモリセルＭＣと、ワード線ＷＬ０〜ＷＬｎと、ビット線ＢＬ０〜ＢＬｍと、ソース線ＳＬ０〜ＳＬｍとを備えている。
【００３５】
メモリセルＭＣは、抵抗変化メモリ素子とセルトランジスタとが直列接続されて構成される。ここで、抵抗変化メモリ素子とは、抵抗値の変化を利用してデータを記録することができるメモリ素子のことである。
【００３６】
ワード線ＷＬは、各行のメモリセルＭＣに対応して配置され、同一行のメモリセルＭＣに含まれるセルトランジスタのゲートに接続されている。ビット線ＢＬは、各列のメモリセルＭＣに対応して配置され、同一列のメモリセルＭＣに含まれる抵抗変化メモリ素子の一端に接続されている。ソース線ＳＬは、各列のメモリセルＭＣに対応して配置され、同一列のセルトランジスタの一端に接続されている。すなわち、メモリセルアレイ１１は（ｎ＋１）×（ｍ＋１）個のメモリセルＭＣで構成されている。なお、本実施形態では、メモリセルアレイ１１内に、リファレンスビット線ＲＢＬに接続されたダミーメモリセルＤＭＣを配置しているが、ダミーメモリセルＤＭＣを省略してもよい。ダミーメモリセルＤＭＣとは、データの読み出し動作時にリファレンス電流が流れるリファレンスビット線ＲＢＬの配線負荷と、メモリセル電流が流れるビット線ＢＬの配線負荷とを等しくするために配置されるメモリセルであり、データを格納しないメモリセルである。メモリセルＭＣおよびダミーメモリセルＤＭＣの構成は同一である。
【００３７】
図３は、本実施形態に係るメモリセルの構成例を示す図である。本実施形態では、抵抗変化メモリ素子として抵抗変化型素子ＲＲを用いた抵抗変化型メモリ(ＲｅＲＡＭ)を一例として説明する。
【００３８】
メモリセルＭＣは、抵抗変化型素子ＲＲとセルトランジスタＴＣとが直列接続されて構成されている。そして、ワード線ＷＬはセルトランジスタＴＣのゲート端子に接続され、ビット線ＢＬは抵抗変化型素子ＲＲに接続され、ソース線ＳＬはセルトランジスタＴＣのソース端子に接続される。
【００３９】
なお、本実施形態では、ビット線ＢＬに抵抗変化型素子ＲＲが、ソース線ＳＬにセルトランジスタＴＣが接続された構成について説明しているが、ビット線ＢＬにセルトランジスタＴＣが、ソース線ＳＬに抵抗変化型素子ＲＲが接続されていてもよい。つまり、本実施形態に係るメモリセルは、１つのセルトランジスタＴＣと１つの抵抗変化型素子ＲＲから構成される、いわゆる１Ｔ１Ｒ型の抵抗変化型メモリセルである。
【００４０】
図４は、図３に示すメモリセルの断面図である。メモリセルＭＣにおいて、半導体基板３０上に拡散領域３１ａ，３１ｂが形成されており、拡散領域３１ａがセルトランジスタＴＣのソース端子として、拡散領域３１ｂがセルトランジスタＴＣのドレイン端子として作用する。拡散領域３１ａ，３１ｂ間がセルトランジスタＴＣのチャネル領域として作用し、このチャネル領域上に酸化膜３２と、例えばポリシリコンであるゲート電極３３（ワード線ＷＬ）とが形成されることで、セルトランジスタＴＣとして作用する。
【００４１】
セルトランジスタＴＣのソース端子３１ａは、ビア３４ａを介して第１配線層３５ａであるソース線ＳＬに接続される。セルトランジスタＴＣのドレイン端子３１ｂは、ビア３４ｂを介して第１配線層３５ｂに接続される。第１配線層３５ｂは、ビア３６を介して第２配線層３７に接続され、さらに、第２配線層３７は、ビア３８を介して抵抗変化型素子ＲＲに接続される。
【００４２】
抵抗変化型素子ＲＲは、下部電極３９、抵抗変化層４０、および上部電極４１から構成される。抵抗変化型素子ＲＲは、ビア４２を介して第３配線層４３であるビット線ＢＬに接続される。
【００４３】
図１に戻り、リファレンスセルアレイ１２は、リファレンスワード線ＲＷＬ０〜ＲＷＬｐと、リファレンスビット線ＲＢＬと、リファレンスソース線ＲＳＬとを備えている。また、リファレンスセルアレイ１２は、固定抵抗素子ブロック１３とリファレンスセルトランジスタブロック１４とを備えている。なお、リファレンスセルアレイ１２は、メモリセルアレイ１１の列方向の少なくとも一方に隣り合って配置されている。
【００４４】
固定抵抗素子ブロック１３は、複数の固定抵抗素子Ｒ０〜Ｒｑ（適宜、Ｒと略記する。）が直列接続されて構成されており、抵抗経路を形成している。抵抗経路の一端、つまり固定抵抗素子Ｒ０の一端はリファレンスビット線ＲＢＬに接続される。また、直列接続された複数の固定抵抗素子Ｒ０〜Ｒｑの間は、後述するリファレンスセルトランジスタブロック１４のリファレンスセルトランジスタＴ０〜Ｔｐ（適宜、Ｔと略記する。）の一端に各々接続されている。なお、固定抵抗素子Ｒの添字であるｑおよびリファレンスセルトランジスタＴの添字であるｐは自然数である。
【００４５】
リファレンスセルトランジスタブロック１４は、複数のリファレンスセルトランジスタＴ０〜Ｔｐにより構成されている。リファレンスセルトランジスタＴは、リファレンスワード線ＲＷＬに対応して設けられており、ゲート端子が対応するリファレンスワード線ＲＷＬ０〜ＲＷＬｐに接続されている。リファレンスセルトランジスタＴのソース端子はリファレンスソース線ＲＳＬに共通に接続され、ドレイン端子はそれぞれ複数の固定抵抗素子Ｒの間のいずれか１つに接続される。なお、リファレンスセルトランジスタＴｐのドレイン端子は、抵抗経路の他端（固定抵抗素子Ｒｑ）に接続されている。また、どのリファレンスセルトランジスタＴを、どの固定抵抗素子Ｒに接続するかは任意である。
【００４６】
ここで、一般的に、半導体装置に用いられる固定抵抗素子は、ポリシリコン抵抗素子で形成されることが多い。したがって、本実施形態では固定抵抗素子Ｒとしてポリシリコン抵抗素子を用いる場合について説明するが、ポリシリコン抵抗素子以外の抵抗素子として、拡散抵抗素子などを用いてもよい。
【００４７】
また、直列接続された固定抵抗素子Ｒは、ワード線ＷＬおよびリファレンスワード線ＲＷＬに対して並行に配置されていることが好ましい。これは、固定抵抗素子Ｒの材料であるポリシリコンと、ワード線ＷＬおよびリファレンスワード線ＲＷＬのゲート電極材料であるポリシリコンとが同じであるため、並行して配置することで固定抵抗素子Ｒのレイアウト配置を効率的に行うことが可能となり、固定抵抗素子ブロック１３の面積縮小を図ることができるからである。なお、直列接続された固定抵抗素子Ｒは、ワード線ＷＬおよびリファレンスワード線ＲＷＬの少なくとも一方に並行して配置されていてもよい。つまり、ワード線ＷＬおよびリファレンスワード線ＲＷＬは必ずしも並行して配置されていなくてもよい。
【００４８】
リファレンスセルアレイ１２は、固定抵抗素子ＲとリファレンスセルトランジスタＴとの直列接続で構成された、（ｐ＋１）個の固定抵抗値が異なるリファレンスセルを備えている。リファレンスワード線ＲＷＬのいずれかを駆動することで、対応するリファレンスセルを選択することが可能である。例えば、リファレンスワード線ＲＷＬ０を駆動すると、固定抵抗素子Ｒ０とリファレンスセルトランジスタＴ０とで構成されるリファレンスセルが選択される。このとき、リファレンスビット線ＲＢＬ、固定抵抗素子Ｒ０、リファレンスセルトランジスタＴ０、およびリファレンスソース線ＲＳＬが接続される電流経路が形成される。
【００４９】
また、リファレンスワード線ＲＷＬ１を駆動すると、固定抵抗素子Ｒ０，Ｒ１とリファレンスセルトランジスタＴ１とで構成されるリファレンスセルが選択される。これにより、リファレンスビット線ＲＢＬ、固定抵抗素子Ｒ０，Ｒ１、リファレンスセルトランジスタＴ１およびリファレンスソース線ＲＳＬが接続される電流経路が形成される。
【００５０】
リファレンスワード線ＲＷＬ２を駆動すると、リファレンスビット線ＲＢＬ、固定抵抗素子Ｒ０，Ｒ１，Ｒ２、リファレンスセルトランジスタＴ２およびリファレンスソース線ＲＳＬが接続される電流経路が形成される。リファレンスワード線ＲＷＬ３を駆動すると、リファレンスビット線ＲＢＬ、固定抵抗素子Ｒ０〜Ｒ３、リファレンスセルトランジスタＴ３およびリファレンスソース線ＲＳＬが接続される電流経路が形成される。
【００５１】
リファレンスワード線ＲＷＬｐ−１を駆動すると、リファレンスビット線ＲＢＬ、固定抵抗素子Ｒ０〜Ｒｑ−１、リファレンスセルトランジスタＴｐ−１およびリファレンスソース線ＲＳＬが接続される電流経路が形成される。リファレンスワード線ＲＷＬｐを駆動すると、リファレンスビット線ＲＢＬ、固定抵抗素子Ｒ０〜Ｒｑ、リファレンスセルトランジスタＴｐおよびリファレンスソース線ＲＳＬが接続される電流経路が形成される。
【００５２】
このように、駆動するリファレンスワード線ＲＷＬによって、抵抗値が異なる複数種類の電流経路が形成されるが、各電流経路において固定抵抗素子Ｒを共有することができる。つまり、本実施形態のリファレンスセルアレイ１２は、複数のリファレンスセルによって固定抵抗素子Ｒを共有する構成となっている。
【００５３】
そして、センスアンプ２２から例えばリファレンスビット線ＲＢＬに電圧を印加することで、電流経路にその抵抗値に応じたリファレンス電流が流れる。
【００５４】
以上のように、リファレンスセルアレイ１２において、リファレンスワード線ＲＷＬ０〜ＲＷＬｐのいずれかを駆動することで、固定抵抗値が異なるリファレンスセルを選択することが可能となる。すなわち、読み出し動作時に複数種類のリファレンス電流を生成・供給することが可能となる。
【００５５】
次に、本実施形態に係る不揮発性半導体記憶装置の動作について図５〜図７を用いて説明する。
【００５６】
図５は、本実施形態に係る不揮発性半導体記憶装置の各動作モードとメモリセルに印加される電圧との関係を示す図である。
【００５７】
図５において、データの読み出し動作時には、ワード線ＷＬにゲート電圧Ｖｇ＿ｒｅａｄ（例えば１．８Ｖ）を印加することでセルトランジスタＴＣを導通状態にして、ビット線ＢＬにドレイン電圧Ｖｒｅａｄ（例えば０．４Ｖ）を印加し、ソース線ＳＬに接地電圧ＶＳＳ（０Ｖ）を印加する。抵抗変化型素子ＲＲが高抵抗状態（リセットあるいはプログラム状態）である場合、メモリセル電流は少ない。一方、抵抗変化型素子ＲＲが低抵抗状態（セットあるいはイレーズ状態）である場合はメモリセル電流が多くなるため、センスアンプ２２でこれら電流値の差異を判定することでメモリセルＭＣに格納されたデータがわかる。
【００５８】
リセット動作時（プログラム動作）には、ワード線ＷＬにゲート電圧Ｖｇ＿ｒｅｓｅｔ（例えば２．４Ｖ）を印加することでセルトランジスタＴＣを導通状態にして、ビット線ＢＬにドレイン電圧Ｖｒｅｓｅｔ（例えば２．４Ｖ）を印加し、ソース線ＳＬに接地電圧ＶＳＳ（０Ｖ）を印加する。これにより、抵抗変化型素子ＲＲの上部電極に正電圧が印加されるため、抵抗変化型素子ＲＲが高抵抗状態（“０”データ）に抵抗変化する。
【００５９】
また、セット動作時(イレーズ動作)には、ワード線ＷＬにゲート電圧Ｖｇ＿ｓｅｔ（例えば２．４Ｖ）を印加することでセルトランジスタＴＣを導通状態にし、ビット線ＢＬに接地電圧ＶＳＳ（０Ｖ）を印加し、ソース線ＳＬにソース電圧Ｖｓｅｔ（例えば２．４Ｖ）を印加する。これにより、抵抗変化型素子ＲＲの下部電極に正電圧が印加されるため、抵抗変化型素子ＲＲが低抵抗状態（“１”データ）に抵抗変化する。
【００６０】
なお、リファレンスセルアレイ１２において、リセット動作時には、電流経路の抵抗値が例えば８０ＫΩとなるようにリファレンスセルが選択される。一方、セット動作時には、電流経路の抵抗値が例えば２０ＫΩとなるようにリファレンスセルが選択される。そして、読み出し動作時には、電流経路の抵抗値が、リセット動作時およびセット動作時における電流経路の抵抗値の中間値として、例えば４０ＫΩとなるようにリファレンスセルが選択される。
【００６１】
図６は、本実施形態に係る不揮発性半導体記憶装置の読み出し動作時における選択メモリセルおよび選択リファレンスセルの一例を示す図である。
【００６２】
図６では、メモリセルアレイ１１のワード線ＷＬ０およびビット線ＢＬ０に接続されるメモリセルＭＣが選択され、リファレンスセルアレイ１２のリファレンスワード線ＲＷＬ０に接続されるリファレンスセルＲＭＣが選択された場合を示している。なお、ソース線ＳＬ０およびリファレンスソース線ＲＳＬは、読み出し動作時には接地電圧ＶＳＳ（０Ｖ）に接続されるため、図６では、ソース線ＳＬおよびリファレンスソース線ＲＳＬを接地電圧ＶＳＳとして図示している。
【００６３】
まず、カラムゲート２１によって、ビット線ＢＬ０とリファレンスビット線ＲＢＬとがセンスアンプ２２に接続される。ワード線ＷＬ０とリファレンスワード線ＲＷＬ０とが駆動され、センスアンプ２２がビット線ＢＬ０およびリファレンスビット線ＲＢＬにドレイン電圧(例えば０．４Ｖ)を印加することで、メモリセルＭＣには抵抗変化型素子ＲＲの抵抗値に応じたメモリセル電流が流れるとともに、リファレンスセルＲＭＣには固定抵抗素子Ｒ０の抵抗値に応じたリファレンス電流が流れる。
【００６４】
メモリセル電流がリファレンス電流よりも少ない場合、すなわち抵抗変化型素子ＲＲが高抵抗状態である場合、センスアンプ２２は“０”データを出力する。一方、メモリセル電流がリファレンス電流よりも多い場合、すなわち抵抗変化型素子ＲＲが低抵抗状態である場合、センスアンプ２２は“１”データを出力する。このようにして、メモリセルＭＣからデータの読み出しが行われる。
【００６５】
なお、読み出し動作時において、メモリセル電流とリファレンス電流との差電流が抵抗変化型素子ＲＲの抵抗値と固定抵抗素子Ｒ０の抵抗値との差異のみに依存することが望ましいので、セルトランジスタＴＣとリファレンスセルトランジスタＴ０は同一特性であることが望ましい。具体的に、セルトランジスタＴＣおよびリファレンスセルトランジスタＴ０のゲート酸化膜厚が同一であればよい。あるいは、セルトランジスタＴＣのゲートチャネル長およびゲートチャネル幅とリファレンスセルトランジスタＴ０のゲートチャネル長およびゲートチャネル幅とが同一であればよい。
【００６６】
図７は、本実施形態に係る不揮発性半導体記憶装置を簡略化した例を示す図である。図７は、図６に示す構成例よりもリファレンスセルアレイ１２の回路構成を詳細に図示している。図７に示すように、本実施形態に係るリファレンスセルアレイ１２では、複数のリファレンスセルによって、固定抵抗素子Ｒを共用化するために、リファレンスセルトランジスタＴ０〜Ｔ３のドレイン端子が、直列接続された固定抵抗素子Ｒ０〜Ｒ３の固定抵抗素子間の異なるノードに接続されている。このような構成により、例えば、リファレンスセルトランジスタＴ３が導通状態である場合と、リファレンスセルトランジスタＴ２が導通状態である場合とにおける異なる電流経路において、固定抵抗素子Ｒ０〜Ｒ２を共有することができる。
【００６７】
したがって、複数種類のリファレンス電流を生成する場合でも、固定抵抗素子の数を削減することができる。この点について以下に説明する。
【００６８】
特許文献１の図４に示す構成では、リファレンスセル内に、トランジスタと固定抵抗素子とが直列接続された４つの回路が独立して配置されている。そして、いずれかの回路のトランジスタが選択されることで、そのトランジスタに接続された固定抵抗素子の抵抗値に応じたリファレンス電流が生成される。
【００６９】
ここで、前述したように、一般に、固定抵抗素子はポリシリコンで形成されることが多い。説明の便宜上、１つのポリシリコン抵抗素子の抵抗値を１ＫΩとする。また、特許文献１の図４に示す、独立した４つの回路の抵抗値は、それぞれ１０ＫΩ，２０ＫΩ，４０ＫΩ，８０ＫΩであるとする。この場合、ポリシリコン抵抗素子を用いて、これら４つの抵抗値を有する固定抵抗素子をそれぞれ構成しようとすると、必要なポリシリコン抵抗素子の数は、各回路の抵抗値分だけ必要となる。すなわち、１０＋２０＋４０＋８０＝１５０個必要となる。
【００７０】
これに対して本実施形態では、ポリシリコン抵抗素子である固定抵抗素子Ｒを、複数のリファレンスセルで共有することができるため、例えば、１つの固定抵抗素子Ｒの抵抗値を１ＫΩとすると、直列接続された複数の固定抵抗素子Ｒの合成抵抗値が最大で例えば８０ＫΩとなるように、固定抵抗素子Ｒの数を決定すればよい。つまり８０個の固定抵抗素子Ｒを直列接続すればよい。したがって、例えば、抵抗値が１０ＫΩである電流経路を構成する場合、その電流経路に固定抵抗素子Ｒ０〜Ｒ９が含まれるよう、リファレンスセルトランジスタＴと固定抵抗素子Ｒとが接続されるよう構成すればよい。
【００７１】
以上のように、本実施形態によると、複数のリファレンスセルで、固定抵抗素子Ｒを共有することができるため、リファレンスセルアレイ１２の回路面積の増大を抑えながら、複数種類の抵抗値を実現することができる。つまり、複数種類のリファレンス電流の生成が可能で、かつ不揮発性半導体記憶装置の回路面積を縮小することができる。
【００７２】
なお、固定抵抗素子Ｒ０〜Ｒｑの抵抗値は同一であることが好ましいが、それぞれ異なっていてもよい。つまり、固定抵抗素子Ｒ０〜Ｒｑの抵抗値は任意に設定することができる。また、抵抗値を小さく設定し、かつ多くの固定抵抗素子Ｒを用いるほど、高精度なリファレンス電流の生成が可能となる。
【００７３】
また、本実施形態に係るリファレンスセルアレイ１２において、固定抵抗素子ブロック１３は、複数の固定抵抗素子Ｒが一直線状に配置されてなくてもよい。
【００７４】
図８は本実施形態に係るリファレンスセルアレイの固定抵抗素子ブロックの別の構成例を示す図である。
【００７５】
例えば、レイアウトの関係などによって、直列接続された複数の固定抵抗素子Ｒを一直線状に配置することが困難である場合には、図８（ａ）に示すように、直列接続された固定抵抗素子Ｒを複数行にわたって配置し、各行同士を屈曲した配線で接続してもよい。なお、図８（ａ）において、固定抵抗素子Ｒを屈曲させる箇所や回数は任意である。
【００７６】
また、固定抵抗素子Ｒ０〜Ｒｑの少なくとも１つを、複数の固定抵抗素子の並列接続で構成してもよい。例えば、図８（ｂ）に示すように、固定抵抗素子Ｒ０〜Ｒ３を、２つの固定抵抗素子を並列接続して構成してもよい。
【００７７】
抵抗値が同じである固定抵抗素子Ｒを固定抵抗素子ブロック１３に配置した場合、固定抵抗素子Ｒの抵抗値以下の抵抗値を得ることができないが、２つの固定抵抗素子を並列接続して１つの固定抵抗素子Ｒを構成すれば、その合成抵抗値は半分となる。したがって、より精度の高い抵抗値を得ることが可能となる。なお、図８（ｂ）において、並列接続で構成する固定抵抗素子Ｒや、並列接続する固定抵抗素子の数は任意である。
【００７８】
また、図１に示す不揮発性半導体記憶装置において、リファレンスワード線ＲＷＬにダミーリファレンスセルトランジスタを接続することが好ましい。
【００７９】
図９は、本実施形態に係るリファレンスセルトランジスタブロックにダミーリファレンスセルトランジスタを配置した場合の構成図である。
【００８０】
図９（ａ）に示すように、リファレンスセルトランジスタブロック１４には、複数のダミーリファレンスセルトランジスタＤＴとリファレンスセルトランジスタＴとがマトリクス状に配置されている。同一行に配置されたダミーリファレンスセルトランジスタＤＴおよびリファレンスセルトランジスタＴのゲートには、同一のリファレンスワード線ＲＷＬが接続されている。なお、ダミーリファレンスセルトランジスタＤＴのドレイン端子およびソース端子の少なくとも一方はオープンになっていてもよい。
【００８１】
このような構成とすれば、データの読み出し動作時に、所定のワード線ＷＬと所定のリファレンスワード線ＲＷＬとが駆動された場合、そのワード線ＷＬおよびリファレンスワード線ＲＷＬの駆動負荷容量を同一にすることができる。これにより、ワード線ＷＬおよびリファレンスワード線ＲＷＬの、立ち上がりタイミングを同期させ、かつ立ち下りタイミングも同期させることができるため、高精度かつ高速の読み出し動作が可能となる。
【００８２】
なお、ワード線ＷＬおよびリファレンスワード線ＲＷＬの負荷容量を同一にするために、１本のワード線ＷＬに接続されるセルトランジスタＴＣ（図１に示すダミーメモリセルＤＭＣのセルトランジスタを含む）の数と、１本のリファレンスワード線ＲＷＬに接続されるダミーリファレンスセルトランジスタＤＴの数およびリファレンスセルトランジスタＴの数の合計とが同一であることが好ましい。
【００８３】
また、セルトランジスタＴＣ、リファレンスセルトランジスタＴ、およびダミーリファレンスセルトランジスタＤＴは同一のトランジスタであることが好ましい。すなわち、これらトランジスタのゲート酸化膜厚が同一サイズであるか、もしくはゲートチャネル長およびゲートチャネル幅のそれぞれが同一サイズであることが好ましい。
【００８４】
さらに、ビット線ＢＬおよびリファレンスビット線ＲＢＬの駆動負荷容量が等しく、ソース線ＳＬおよびリファレンスソース線ＲＳＬの駆動負荷容量が等しいことが好ましい。そのため、ビット線ＢＬおよびソース線ＳＬを、図１に示すリファレンスビット線ＲＢＬおよびリファレンスソース線ＲＳＬのように、メモリセルアレイ１１およびリファレンスセルアレイ１２にわたって配線すればよい。これにより、メモリアレイ１０において、ビット線ＢＬおよびリファレンスビット線ＲＢＬの駆動負荷容量が等しくなり、ソース線ＳＬおよびリファレンスソース線ＲＳＬの駆動負荷容量が等しくなるため、高精度で高速の読み出し動作が可能となる。なお、ビット線ＢＬおよびソース線ＳＬのうち少なくとも一方が、メモリセルアレイ１１およびリファレンスセルアレイ１２にわたって延伸し、リファレンスビット線ＲＢＬおよびリファレンスソース線ＲＳＬのうち少なくとも一方がメモリセルアレイ１１およびリファレンスセルアレイ１２にわたって延伸していてもよい。
【００８５】
また、図９（ｂ）に示すように、ダミーリファレンスセルトランジスタＤＴのソース端子を接地電圧ＶＳＳ（０Ｖ）に接続してもよい。これにより、リファレンスワード線ＲＷＬを駆動する際に、そのリファレンスワード線ＲＷＬに接続されているダミーリファレンスセルトランジスタＤＴには、非選択メモリセルのセルトランジスタと同様にチャネルが形成される。非選択メモリセルとは、接地電圧ＶＳＳが供給されている、非選択ビット線ＢＬと非選択ソース線ＳＬとに接続されているメモリセルである。したがって、非選択メモリセルのセルトランジスタおよびダミーリファレンスセルトランジスタのゲート負荷容量が同一になるため、ワード線ＷＬおよびリファレンスワード線ＲＷＬの駆動負荷容量がより近似する。したがって、さらなる高精度で高速の読み出し動作が可能となる。
【００８６】
なお、図９（ｂ）では、ダミーリファレンスセルトランジスタＤＴのソース端子のみが接地電圧ＶＳＳに接続されている場合について説明したが、ダミーリファレンスセルトランジスタＤＴのドレイン端子のみ、あるいは、ダミーリファレンスセルトランジスタＤＴのソース端子およびドレイン端子の双方が接地電圧ＶＳＳに接続されていてもよい。
【００８７】
また、図９（ｂ）においても、図９（ａ）と同様に、ビット線ＢＬおよびリファレンスビット線ＲＢＬの駆動負荷容量を等しく、ソース線ＳＬおよびリファレンスソース線ＲＳＬの駆動負荷容量を等しくするために、ビット線ＢＬおよびソース線ＳＬを、メモリセルアレイ１１およびリファレンスセルアレイ１２にわたって配線してもよい。
【００８８】
図１０は、図１のメモリアレイの別の例を示す構成図である。図１０のメモリアレイ１０は、固定抵抗素子ブロック１３とリファレンスセルトランジスタブロック１４とが、図面上において左右方向に位置している点で、図１のメモリアレイ１０と異なる。図１０では、リファレンスワード線ＲＷＬは、固定抵抗素子ブロック１３にポリシリコンで配線するのではなく、例えば、その上層に金属配線で配線され、リファレンスセルトランジスタブロック１４においてポリシリコンに接続されている。このように接続することで、図１０に示すように、図面上において、リファレンスセルトランジスタブロック１４の左側の領域に、固定抵抗素子Ｒ０〜Ｒｑを含む固定抵抗素子ブロック１３を配置することができる。
【００８９】
つまり、図１では、メモリセルアレイ１１とリファレンスセルトランジスタブロック１４との間に固定抵抗素子ブロック１３を配置しているが、必ずしもそのように配置しなくてもよい。また、図１０に示すように、固定抵抗素子Ｒ０〜Ｒｑを、リファレンスビット線ＲＢＬに並行するように配置してもよい。
【００９０】
図１１は、図１０に示すメモリアレイに係る固定抵抗素子ブロックの別の構成例を示す図である。複数の固定抵抗素子Ｒ０〜Ｒｑが一直線状に配置できない場合には、例えば、図１１に示すように、固定抵抗素子Ｒを複数列にわたって配置し、各列同士を屈曲した配線で接続してもよい。図１１において、固定抵抗素子Ｒの各列は、リファレンスビット線ＲＢＬと並行している。なお、図１１において、固定抵抗素子Ｒを屈曲させる箇所や回数は任意である。また、図１１において、図８（ｂ）に示すように、少なくとも１つの固定抵抗素子Ｒを、並列接続で構成してもよい。つまり、図１１の固定抵抗素子ブロック１３において、固定抵抗素子Ｒを配置する方向が図８と異なる以外は、図８と同じである。
【００９１】
また、図１０において、複数の固定抵抗素子Ｒを、図８のように配置してもよいし、図１１のように配置してもよい。
【００９２】
以上、本発明の実施形態を説明したが、本発明の不揮発性半導体記憶装置は、上述の例示にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更等を加えたものに対しても有効である。
【００９３】
また、本実施形態では、抵抗変化メモリ素子として抵抗変化型素子を用いた構成について説明したが、これ以外に、磁気抵抗変化型素子、相変化型素子および強誘電体型素子などを用いてもよい。すなわち、本実施形態に係る不揮発性半導体記憶装置は、磁気抵抗変化型不揮発性メモリ（ＭＲＡＭ：Magnetoresistive Random AccessMemory）、相変化型不揮発性メモリ（ＰＲＡＭ：Phase ChangeRandom Access Memory）、および強誘電体型不揮発性メモリ（ＦｅＲＡＭ：Ferroelectric Random AccessMemory）等にも適用可能である。
【００９４】
また、図１に示す不揮発性半導体記憶装置では、直列接続された複数の固定抵抗素子Ｒの接続点と複数のリファレンスセルトランジスタＴのドレインとがそれぞれ接続されているが、各固定抵抗素子Ｒの接続点の全てが各リファレンスセルトランジスタＴのドレインに接続される必要はない。例えば、固定抵抗素子Ｒ２，Ｒ３の接続点とリファレンスセルトランジスタＴ２のドレインとの接続配線を省略するとともに、リファレンスセルトランジスタＴ２を省略してもよい。
【００９５】
また、本実施形態において、第１のデータ線をソース線ＳＬ、第２のデータ線をビット線ＢＬとしてもよい。この場合、第１のリファレンスデータ線をリファレンスソース線ＲＳＬ、第２のリファレンスデータ線をリファレンスビット線ＲＢＬとする。
【００９６】
具体的に、各メモリセルＭＣにおいて、セルトランジスタの一端をビット線ＢＬに接続し、抵抗変化型素子の一端をソース線ＳＬに接続する。また、各リファレンスセルトランジスタＴのドレイン端子をリファレンスビット線ＲＢＬに共通に接続し、ソース端子を固定抵抗素子Ｒ０〜Ｒｑの接続点のうちのいずれか１つ、または固定抵抗素子ブロック１３の左端（固定抵抗素子Ｒｑ）に接続する。そして、固定抵抗素子ブロック１３の右端（固定抵抗素子Ｒ０）をリファレンスソース線ＲＳＬに接続すればよい。
【００９７】
また、本実施形態では、ビット線ＢＬ、ソース線ＳＬ、リファレンスビット線ＲＢＬおよびリファレンスソース線ＲＳＬは、行方向に配置されるワード線ＷＬおよびリファレンスワード線ＲＷＬに直交して列方向に配置される構成について説明したが、ビット線ＢＬ、ソース線ＳＬ、リファレンスビット線ＲＢＬおよびリファレンスソース線ＲＳＬのいずれかがワード線ＷＬおよびリファレンスワード線ＲＷＬと同様に行方向に配置されていてもよい。
【産業上の利用可能性】
【００９８】
本発明に係る不揮発性半導体記憶装置は、高精度なリファレンス電流の生成が可能で、かつ回路面積を縮小することができるため、小型化および高性能化が求められる各種電子機器に有用である。
【符号の説明】
【００９９】
１１                  メモリセルアレイ
１２                  リファレンスセルアレイ
２１                  カラムゲート
２２                  センスアンプ
ＢＬ０〜ＢＬｍ        ビット線
ＳＬ０〜ＳＬｍ        ソース線
ＷＬ０〜ＷＬｎ        ワード線
ＲＷＬ０〜ＲＷＬｐ    リファレンスワード線
ＲＢＬ                リファレンスビット線
ＲＳＬ                リファレンスソース線
Ｒ０〜Ｒｑ            固定抵抗素子
ＭＣ                  メモリセル
ＤＭＣ                ダミーメモリセル
ＴＣ                  セルトランジスタ
ＲＲ                  抵抗変化型素子
Ｔ０〜Ｔｐ            リファレンスセルトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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