(57)【特許請求の範囲】
【請求項１】
第１の電圧が印加される第１端子と、
前記第１の電圧とは異なる第２の電圧が印加される第２端子と、
前記第１の電圧および前記第２の電圧とは異なる第３の電圧が印加される第３端子と、
選択的に前記第３端子に電気的に接続される第１配線と、
前記第２端子に接続され、前記第２の電圧を、その動作電圧として受け、出力信号を形成する第１の回路と、
前記第１端子と前記第１配線とに接続され、前記第１の電圧と前記第１配線における電圧との差電圧により動作する第２の回路であって、前記第１の回路により形成された出力信号を信号配線を介して受ける第２の回路と、
前記第１配線に接続され、電荷を放電する第１放電回路と、
前記第１端子、前記第２端子および前記第３端子とは異なる第４端子と、
前記第４端子に選択的に接続され、前記第４端子に印加される第４の電圧に従った電圧が供給される第２配線と、
を具備し、
前記第１の回路は、前記第２の電圧と前記第２配線における電圧との差電圧により動作し、
前記第１放電回路は、１対の端子を有し、その一方の端子は前記第１配線に接続され、その他方の端子は前記第２配線に接続され、前記１対の端子間で双方向に電荷を放電する放電回路である、半導体集積回路装置。
【請求項２】
請求項１に記載の半導体集積回路装置において、
前記半導体集積回路装置は、
前記第３端子と前記第１配線との間に接続され、選択的に前記第３の電圧を前記第１配線に供給するスイッチ回路と、
前記第３端子と前記第２端子との間に接続されたクランプ回路と、
を具備する、半導体集積回路装置。
【請求項３】
請求項２に記載の半導体集積回路装置において、
前記第２の回路は、前記第１配線と前記第１端子との間に並列に接続された複数の回路を有し、前記複数の回路のうちの一の回路は、前記信号配線が、そのゲートに接続され、前記第１配線に、その一方の電極が接続されたＭＯＳＦＥＴを有する、半導体集積回路装置。
【請求項４】
請求項１に記載の半導体集積回路装置において、
前記半導体集積回路装置は、
前記第１端子と前記第４端子との間に接続されたクランプ回路と、
前記第２端子と前記第３端子との間に接続されたクランプ回路と、
を具備する、半導体集積回路装置。
【請求項５】
請求項４に記載の半導体集積回路装置において、
前記半導体集積回路装置は、前記第３端子と前記第４端子との間に接続された放電回路を、具備する、半導体集積回路装置。
【請求項６】
請求項１に記載の半導体集積回路装置において、
前記第２の回路は、前記第１配線と前記第１端子との間に並列に接続された複数の回路を有し、前記複数の回路のうちの一の回路は、前記信号配線が、そのゲートに接続され、前記第１配線に、その一方の電極が接続されたＭＯＳＦＥＴを有する、半導体集積回路装置。
【請求項７】
請求項１に記載の半導体集積回路装置において、
前記放電回路は、それぞれアノードとカソードとを有する１対のダイオード素子を含み、一方のダイオード素子のアノードが、他方のダイオードのカソードに接続され、前記一方のダイオード素子のカソードが、他方のダイオードのアノードに接続されている、半導体集積回路装置。
【請求項８】
第１の電圧が印加される第１端子と、
前記第１の電圧とは異なる第２の電圧が印加される第２端子と、
前記第１の電圧および前記第２の電圧とは異なる第３の電圧が印加される第３端子と、
選択的に前記第３端子に電気的に接続される第１配線と、
前記第２端子に接続され、前記第２の電圧を、その動作電圧として受け、出力信号を形成する第１の回路と、
前記第１端子と前記第１配線とに接続され、前記第１の電圧と前記第１配線における電圧との差電圧により動作する第２の回路であって、前記第１の回路により形成された出力信号を信号配線を介して受ける第２の回路と、
前記第１配線に接続され、電荷を放電する第１放電回路と、
前記第１端子、前記第２端子および前記第３端子とは異なる第５端子と、
前記第５端子に選択的に接続され、前記第５端子に印加される第５の電圧に従った電圧が供給される第３配線と、
前記第３配線に接続され、電荷を放電する第２放電回路と、
を具備し、
前記第１の回路は、前記第２の電圧と前記第３配線における電圧との差電圧により動作し、
前記第１放電回路は、１対の端子を有し、その一方の端子は前記第１配線に接続され、その他方の端子は前記第２端子に接続され、前記他方の端子における電位の上昇が早いとき、または前記一方の端子における電位が上昇したとき、前記第２端子または前記第１配線における電荷を放電する放電回路であり、
前記第２放電回路は、１対の端子を有し、その一方の端子は前記第３配線に接続され、その他方の端子は前記第１端子に接続され、前記他方の端子における電位の上昇が早いとき、または前記一方の端子における電位が上昇したとき、前記第１端子または前記第３配線における電荷を放電する放電回路である、半導体集積回路装置。
【請求項９】
請求項８に記載の半導体集積回路装置において、
前記半導体集積回路装置は、
前記第１端子と前記第５端子との間に接続されたクランプ回路と、
前記第２端子と前記第３端子との間に接続されたクランプ回路と、
を具備する、半導体集積回路装置。
【請求項１０】
第１の電圧が印加される第１端子と、
前記第１の電圧とは異なる第２の電圧が印加される第２端子と、
前記第１の電圧および前記第２の電圧とは異なる第３の電圧が印加される第３端子と、
選択的に前記第３端子に電気的に接続される第１配線と、
前記第２端子に接続され、前記第２の電圧を、その動作電圧として受け、出力信号を形成する第１の回路と、
前記第１端子と前記第１配線とに接続され、前記第１の電圧と前記第１配線における電圧との差電圧により動作する第２の回路であって、前記第１の回路により形成された出力信号を信号配線を介して受ける第２の回路と、
前記第１配線に接続され、電荷を放電する第１放電回路と、
前記第１端子、前記第２端子および前記第３端子とは異なる第６端子を、具備し、
前記第１の回路は、前記第２の電圧と前記第６端子における電圧との差電圧により動作し、
前記第１放電回路は、１対の端子を有し、その一方の端子は前記第２端子に接続され、その他方の端子は前記第１配線に接続され、前記他方の端子における電位の上昇が早いとき、または前記一方の端子における電位が上昇したとき、前記第１配線または前記第２端子における電荷を放電する放電回路である、半導体集積回路装置。
【請求項１１】
請求項１０に記載の半導体集積回路装置において、
前記半導体集積回路装置は、
前記第１端子と前記第６端子との間に接続されたクランプ回路と、
前記第２端子と前記第３端子との間に接続されたクランプ回路と、
を具備する、半導体集積回路装置。
【請求項１２】
請求項１１に記載の半導体集積回路装置において、
前記半導体集積回路装置は、選択的に前記第６端子に接続される第４配線と第２放電回路を備え、
前記第１の回路は、前記第２の電圧と前記第４配線における電圧との差電圧により動作し、
前記第２放電回路は、１対の端子を有し、その一方の端子が前記第１端子に接続され、その他方の端子が前記第４配線に接続され、前記他方の端子における電位の上昇が早いとき、または前記一方の端子における電位が上昇したとき、前記第４配線または前記第１端子における電荷を放電する、半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、特に互いに異なる電圧を電源電圧として動作する複数の回路が、１つの半導体チップに形成された半導体集積回路装置に関する。
【背景技術】
【０００２】
半導体集積回路装置を製造する半導体製造プロセスの進展に伴い、半導体チップに形成される回路を構成するところの電界効果型トランジスタ（以下、ＭＯＳＦＥＴと称する）の微細化が進んでいる。ＭＯＳＦＥＴの微細化により、ＭＯＳＦＥＴのゲートと半導体基板との間に形成されるゲート酸化膜は、薄膜化が進んでいる。ゲート酸化膜が薄膜化するに従い、ゲートに印加される電圧に対する破壊耐圧の低下が顕著になってきている。ゲートに印加される電圧としては、半導体集積回路装置の搬送あるいは取り扱い時に生じる静電気によって発生する高電圧も含まれる。そのため、半導体集積回路装置に対して静電破壊（ＥＳＤ）試験を実施し、破壊耐圧の低下している部分に対しての改良が行われる。【０００３】
この様な静電破壊試験として、ＣＤＭ（Ｃｈａｒｇｅｄ  Ｄｅｖｉｃｅ  Ｍｏｄｅｌ）試験がある。ＣＤＭは、半導体集積回路装置における静電気の放電モデルの一つである。ＣＤＭ試験においては、半導体集積回路装置全体が帯電した状態にされ、半導体集積回路装置に配置されている複数の端子から、試験用の端子が選択され、選択された端子に対して、金属端子が接触させられる。接触に際して、この金属端子には、回路の接地電圧が供給されている。この接触により、選択した試験用の端子を介して、帯電していた電荷が放電され、ＣＤＭ耐圧が評価される。【０００４】
ＣＤＭ試験においては、異なる電源電圧で動作する回路からの信号を受ける回路において、ＭＯＳＦＥＴのゲートが破壊され易い。特許文献１には、ＣＤＭ試験によるゲートの静電破壊を、少ない数の保護回路で防止する技術が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−１００６０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１には、その図１に、電源電圧Ｖｄｄ１および基準電圧Ｖｓｓ１で動作する回路ブロック［１］と、電源電圧Ｖｄｄ２および基準電圧Ｖｓｓ２で動作する回路ブロック［２］を含む半導体集積回路装置が示されている。特許文献１においては、電源電圧Ｖｄｄ１と基準電圧Ｖｓｓ２との間をクランプするクランプ回路［１］と、電源電圧Ｖｄｄ２と基準電圧Ｖｓｓ１との間をクランプするクランプ回路［２］が設けられる。また、基準電圧Ｖｓｓ１と基準電圧Ｖｓｓ２の間をクランプするクランプ回路［３］が設けられる。これにより、複数の電源の間（電源：Ｖｄｄ１、Ｖｓｓ１と電源：Ｖｄｄ２、Ｖｓｓ２間）で生じる静電破壊の内、特にＣＤＭによる静電破壊に対し、少ない数の保護回路で防止することを可能としている。【０００７】
一方、近年、半導体集積回路装置の低消費電力化の要求がますます強くなっており、特に携帯（モバイル）機器に用いられる、ＳｏＣの様な半導体集積回路装置に対する低消費電力化の要求が強くなっている。これに対応するために、携帯機器に用いられる半導体集積回路装置には、所謂電源遮断技術が導入されている。この電源遮断技術においては、半導体集積回路装置を構成する複数の回路のそれぞれに対して、電源遮断スイッチ回路が設けられる。電源遮断スイッチ回路は、そのとき動作させる必要の無い回路に対して電源の給電が行われない様に制御される。これにより、同時期に、動作させる回路の数を低減させ、低消費電力化を図るものである。この場合、電源遮断スイッチ回路は、それにより占有される半導体チップにおける面積および／あるいは制御性を考慮して、複数の回路に対して共通に設けられる。【０００８】
この様な複数の回路を１つの領域と見なした場合、半導体集積回路装置には、複数の電源遮断用の領域（電源遮断領域）が設けられることになる。そのため、処理されるべき（あるいは加工されるべき）信号を伝達する信号配線は、互いに異なる電源遮断領域間を接続することとなる。【０００９】
本願の発明者は、互いに異なる電源電圧により動作する回路であって、互いに異なる電源遮断領域に配置された回路におけるＭＯＳＦＥＴの破壊について、検討した。以下、発明者による検討を述べる。【００１０】
図１４は、特許文献１の図１に記載されている半導体集積回路装置を、発明者が検討するために、作成した回路図である。そのため、この回路図には、発明者の検討事項も記載されている。図１４において、１４００は、回路ブロック２を動作させるための電源電圧である電圧ＶＤＤ２が印加される端子、１４０１は、回路ブロック２の基準電圧（接地電圧）である電圧ＶＳＳ２が印加される端子である。また、１４０２は、回路ブロック１を動作させるための電源電圧である電圧ＶＤＤ１が印加される端子であり、１４０３は、回路ブロック１の基準電圧（接地電圧）である電圧ＶＳＳ１が印加される端子である。すなわち、回路ブロック１（２）は、電圧ＶＤＤ２と電圧ＶＳＳ２（電圧ＶＤＤ１と電圧ＶＳＳ１）との間の差電圧により動作する。【００１１】
回路ブロック１は、Ｐチャンネル型ＭＯＳＦＥＴ（以下、Ｐ−ＦＥＴと称する）１４０６とＮチャンネル型ＭＯＳＦＥＴ（以下、Ｎ−ＦＥＴと称する）１４０７により構成された回路として示されている。すなわち、Ｐ−ＦＥＴ１４０６のソースは、端子１４０２に接続され、Ｎ−ＦＥＴ１４０７のソースは端子１４０３に接続され、Ｐ−ＦＥＴ１４０６とＮ−ＦＥＴ１４０７のそれぞれのドレインは、信号配線１４１３に共通に接続されている。なお、Ｐ−ＦＥＴ１４０６のゲートとＮ−ＦＥＴ１４０７のゲートには、図示されていないが、入力信号が供給される。また、Ｐ−ＦＥＴ１４０６およびＮ−ＦＥＴ１４０７のバックゲートは、それぞれ矢印で示されており、それぞれのソースに接続されている。【００１２】
回路ブロック２は、Ｐ−ＦＥＴ１４０４とＮ−ＦＥＴ１４０５により構成されたインバータ回路として示されている。すなわち、Ｐ−ＦＥＴ１４０４のソースは、端子１４００に接続され、Ｎ−ＦＥＴ１４０５のソースは端子１４０１に接続され、Ｐ−ＦＥＴ１４０４とＮ−ＦＥＴ１４０５のそれぞれのドレインは共通に接続されている。Ｐ−ＦＥＴ１４０４のゲートとＮ−ＦＥＴ１４０５のゲートは、信号配線１４１３に共通に接続されている。また、Ｐ−ＦＥＴ１４０４およびＮ−ＦＥＴ１４０５のバックゲートは、それぞれ矢印で示されており、それぞれのソースに接続されている。【００１３】
同図において、１４０８―１４１０のそれぞれは、クランプ回路であり、クランプ回路１４０８は、特許文献１の図１におけるクランプ回路（１）１３ａに相当し、１４０９は、クランプ回路（２）１３ｂに相当し、１４１０は、クランプ回路（３）１３ｃに相当する。【００１４】
ＣＤＭ試験において、半導体集積回路装置が帯電され、端子１４０２が試験用の端子として選択された場合、同図において、ＣＤＭとして示されている様に、端子１４０２に金属端子が接触され、接地電圧が端子１４０２に印加される。【００１５】
この接地電圧の印加により、Ｐ−ＦＥＴ１４０４およびＮ−ＦＥＴ１４０５のそれぞれのゲートおよび信号配線１４１３に蓄積されていた電荷は、信号配線１４１３およびＰ−ＦＥＴ１４０６を介して、端子１４０２に放電される。この放電の経路が、同図では破線１４１２で示されている。また、Ｎ−ＦＥＴ１４０５のソースに蓄積されていた電荷は、クランプ回路１４０８を介して端子１４０２へ放電される。この放電経路は、破線１４１１として示されている。この様にして、半導体チップに帯電された電荷は、端子１４０２から放電される。なお、図面では、電荷が模式的に、「−を○で囲み」示してある。【００１６】
図１５は、互いに給電される電圧が異なる２個の電源遮断領域間を信号配線で電気的に接続した場合の回路を示す回路図である。同図では、図１４と同じ部分には同じ符号が付されている。この様に、互いに異なる電圧を電源電圧として受けて、それぞれ動作する電源遮断領域間（あるいは回路間）を信号配線で接続し、接続した信号配線を介して伝達される信号を、本明細書においては、異電源渡り信号と称する。【００１７】
２個の電源遮断領域のうちの一方の電源遮断領域は、図１４と同様に、Ｐ−ＦＥＴ１４０４とＮ−ＦＥＴ１４０５を有する回路ブロック２を含んでいる。また、この電源遮断領域には、回路の接地電圧である電圧ＶＳＳ２を受ける端子１４０１と回路ブロック２との間に、電源遮断スイッチ回路に相当するＮ−ＦＥＴ１５０２が設けられている。すなわち、Ｎ−ＦＥＴ１５０２のソースが端子１４０１に接続され、そのドレインが回路ブロック２に接続されている。また、Ｎ−ＦＥＴ１５０２のゲートには、電源遮断スイッチ回路であるこのＮ−ＦＥＴをオン／オフするための制御信号が供給される。【００１８】
回路ブロック２は、端子１４００と配線ＶＳＳＭ２との間に並列に接続された複数の回路を含んでいる。さらに、この複数の回路のそれぞれは、回路を構成するための複数のＭＯＳＦＥＴを含んでいる。上記したＭＯＳＦＥＴ１４０４、１４０５は、上記した複数の回路の内の１個の回路に含まれているＭＯＳＦＴを示しているものと理解して頂きたい。また、同図には、上記した複数の回路の内の他の回路に含まれているＭＯＳＦＥＴの例として、Ｎ−ＦＥＴ１５０４が示されている。電源遮断スイッチ回路であるＮ−ＦＥＴ１５０２は、これがオン状態にされたとき、上記した複数の回路に対して、電圧ＶＳＳ２を供給する。【００１９】
すなわち、複数の回路に含まれている複数のＭＯＳＦＥＴ（例えば、１４０５、１５０４）に電圧ＶＳＳ２を供給する。複数のＭＯＳＦＥＴ（この例では、複数のＮ−ＦＥＴ）を、電源遮断用のＮ−ＦＥＴ１５０２に接続するために、Ｎ−ＦＥＴ１５０２のドレインは、配線（電源電圧配線および接地電圧配線と区別するために、以下、遮断電源配線とも称する）ＶＳＳＭ２に接続される。複数のＭＯＳＦＥＴ（Ｎ−ＦＥＴ）は、この遮断電源配線ＶＳＳＭ２に接続される。この例においては、複数のＮ−ＦＥＴのソースが遮断電源配線ＶＳＳＭ２に接続されている。【００２０】
また、スイッチ回路であるＮ−ＦＥＴ１５０２は、複数のＭＯＳＦＥＴに対して、接地の電圧ＶＳＳ２を供給することができる様に、その物理的なサイズが大きくされている。本明細書においては、回路ブロックに含まれるＭＯＳＦＥＴに対して、その物理的なサイズが大きいＭＯＳＦＥＴであることを示すために、ゲートに相当する部分が長方形の箱として示されている。なお、特に制限されないが、電源遮断用のＮ−ＦＥＴ１５０２のバックゲートは、端子１４０１に接続されている。【００２１】
回路ブロック２におけるＰ−ＦＥＴ１４０４のゲートとＮ−ＦＥＴ１４０５のゲートとは、共通に接続され、２個の電源遮断領域のうちの他の電源遮断領域から異電源渡り信号が供給される。同図では、この他の電源遮断領域として、図１４に示した回路ブロック１を含む例が示されている。【００２２】
回路ブロック１については、図１４において説明しているので、その詳細は省略するが、回路ブロック１も、回路ブロック２と同様に、ＭＯＳＦＥＴ１４０６、１４０７以外に複数のＦＥＴを含んでいる。複数のＭＯＳＦＥＴを含む回路ブロック１に対して、電源遮断スイッチ回路であるＮ−ＦＥＴ１５０３が設けられている。上記した一方の電源遮断領域と同様に、回路ブロック１における複数のＮ−ＦＥＴのソースは、遮断電源配線ＶＳＳＭ１に接続され、遮断電源配線ＶＳＳＭ１と端子１４０３との間にＮ−ＦＥＴ１５０３が接続される。【００２３】
また、図１４において述べたクランプ回路１４０８−１４１０が、図１４と同様に、端子１４００−１４０３の間に接続されている。【００２４】
この様な構成において、図１４のときと同様に、半導体集積回路装置全体に帯電を行い、端子１４０２に、接地電圧を有する金属端子を接触させた場合、次に述べる様な現象が発生する。すなわち、帯電により、図１４で説明したのと同様に、信号（図１５では、異電源渡り信号）を伝達する信号配線１４１３およびＭＯＳＦＥＴ１４０４、１４０５のゲートに電荷が蓄積される。金属端子が接触されたとき、この帯電された電荷は、信号配線１４１３を介して、破線１４１２で示した経路を介して端子１４０２に到達し、放電される。【００２５】
一方、図１４で説明した様に、回路ブロック２におけるＮ−ＦＥＴ１４０５のソースにも、帯電により電荷が蓄積される。図１５の場合には、電源遮断用のスイッチ回路が設けられ、複数のＮ−ＦＥＴのそれぞれのソースに電荷が帯電されることになる。また、複数のＮ−ＦＥＴのソースを共通に接続するための遮断電源配線ＶＳＳＭ２にも、帯電により電荷が蓄積されることになる。この場合、遮断電源配線ＶＳＳＭ２は、複数のＮ−ＦＥＴのソースを接続し、接地の電圧ＶＳＳ２を供給することができる様にするために、その長さおよびその幅が比較的大きくされる。従って、遮断電源配線ＶＳＳＭ２が有する寄生容量も比較的大きな値となる。【００２６】
この様に、遮断電源配線ＶＳＳＭ２の寄生容量に蓄えられた電荷と、この遮断電源配線ＶＳＳＭ２に接続された複数のＦＥＴのソースのそれぞれに蓄えられた電荷は、金属端子が接触されたとき、破線１４１１で示された様に、電源遮断用のＮ−ＦＥＴ１５０２とクランプ回路１４０８を介して端子１４０２に放電される。ところが、遮断電源配線ＶＳＳＭ２の寄生容量に蓄えられた電荷およびＮ−ＦＥＴ１４０５を含む複数のＮ−ＦＥＴのソースに蓄えられた電荷の総量は、電源遮断領域内を設けない場合に比べて大きくなる。また、放電は、電源遮断用のスイッチ回路を介して行われることになる。そのため、端子１４０２に金属端子を接触したとき、これらの電荷を放電するのに時間が掛かることとなる。すなわち、遮断電源配線ＶＳＳＭ２の電位の変化、言い換えるならば、Ｎ−ＦＥＴ１４０５のソースの電位の変化は、遅くなる。一方、Ｎ−ＦＥＴ１４０５のゲートの電位は、電源遮断用のスイッチ回路を設けても、図１４のときと同様に変化する。そのため、Ｎ−ＦＥＴ１４０５のソースとゲートとの間の電位差が拡大してしまい、Ｎ−ＦＥＴ１４０５のゲートが破壊されることが危惧される。特に、半導体製造プロセスの進展に伴い、ＦＥＴの微細化が進むと、ＦＥＴのゲート耐圧が低下するため、より破壊の発生が危惧される。【００２７】
上記した様に、本願の発明者の検討により、互いに異なる電圧により動作する複数の電源遮断領域間を異電源渡り信号で信号の伝達を行う場合、新たな課題が生じることが判明した。【００２８】
特許文献１では、互いに異なる電圧により動作する複数の電源遮断領域におけるＦＥＴの破壊について意識されていない。【００２９】
その他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００３０】
半導体集積回路装置は、互いに異なる電圧により動作する第１および第２の領域と、第１の領域から第２の領域へ信号を供給する信号配線とを含む。第２の領域は、選択的に電圧が供給される第１配線と電圧が供給される第３端子との間に接続され、第１配線における電圧と第３端子に供給される電圧との差電圧により動作する回路と、第１配線における電荷を放電する放電回路とを含む。放電回路により、信号配線と第１配線との間の電位差が広がるのが抑制され、第２の領域に含まれる回路が破壊されるのを低減することが可能となる。【００３１】
一実施の形態によれば、第１配線と第３端子との間に、スイッチ回路が設けられる。また、第１の領域に含まれる回路に電源電圧を供給する第２端子と第３端子との間にクランプ回路が設けられる。第１配線における電荷は、スイッチ回路とクランプ回路を介して放電される。これにより、信号配線と第１配線との間の電位差が広がるのを、更に抑制することが可能となる。【００３２】
また、一実施の形態によれば、第２の領域に含まれる回路は、第１配線に接続された複数のＭＯＳＦＥＴを含む。選択的に第１配線に電圧が供給されることにより、低消費電力化を図ることが可能となる。
【発明の効果】
【００３３】
一実施の形態によれば、静電破壊の発生を低減することが可能な半導体集積回路装置を提供することができる。
【図面の簡単な説明】
【００３４】
【図１】実施の形態１に係わる半導体集積回路装置の全体的なレイアウトを示す模式図である。
【図２】実施の形態１に係わる半導体集積回路装置の要部レイアウトを示す模式図である。
【図３】実施の形態１に係わる半導体集積回路装置の構成を示すブロック図である。
【図４】実施の形態１に係わる半導体集積回路装置の構成を示すブロック図である。
【図５】実施の形態１に係わる半導体集積回路装置の構成を示す回路図である。
【図６】クランプ回路の構成を示す回路図である。
【図７】（Ａ）および（Ｂ）は、放電回路の構成を示す構造図である。
【図８】実施の形態２に係わる半導体集積回路装置の構成を示すブロック図である。
【図９】実施の形態２に係わる半導体集積回路装置の構成を示す回路図である。
【図１０】実施の形態３に係わる半導体集積回路装置の構成を示すブロック図である。
【図１１】実施の形態４に係わる半導体集積回路装置の構成を示すブロック図である。
【図１２】実施の形態５に係わる半導体集積回路装置の構成を示す回路図である。
【図１３】実施の形態６に係わる半導体集積回路装置の構成を示す回路図である。
【図１４】発明者による検討を説明する説明図である。
【図１５】発明者による検討を説明する説明図である。
【発明を実施するための形態】
【００３５】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部分には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００３６】
（実施の形態１）
＜半導体集積回路装置＞
図１は、実施の形態に係わる半導体集積回路装置のレイアウトを示す模式図である。図１において、１００は半導体集積回路装置に内蔵される半導体チップを示し、１０５−１０８のそれぞれは、半導体集積回路装置に設置された端子（ピン）を示す。端子１０５は、半導体チップ１００に形成される複数のデジタル回路に対して、電源電圧（第１の電圧）ＶＤＤ２を給電する端子であり、端子１０６は、複数のデジタル回路に対して、接地電圧（第３の電圧）ＶＳＳ２を供給する端子である。特に制限されないが、この実施の形態においては、半導体集積回路装置には、複数の端子１０５および１０６が設けられている。
【００３７】
端子１０７は、半導体チップ１００に形成されるアナログ回路に対して、電源電圧（第２の電圧）ＶＤＤ１を給電する端子であり、端子１０８は、アナログ回路に対して、接地電圧（第４の電圧）を給電する端子である。この実施の形態においては、半導体チップに、デジタル回路とアナログ回路が形成されている。アナログ回路に電源電圧および接地電圧を給電する端子は、デジタル回路に給電する端子（電源端子）とは、物理的に分離されており、デジタル回路とアナログ回路のそれぞれに対して適切な電圧値の電源電圧を給電することが可能とされている。また、分離することにより、相互にノイズが伝達されるのを低減することが可能とされている。
【００３８】
図１において、１０１は、半導体チップ１００に形成された周辺入力／出力回路（以下、周辺Ｉ／Ｏと称する）の領域（以下、周辺Ｉ／Ｏ領域と称する）であり、１１３は、この半導体集積回路装置のコアとなるロジック（複数のデジタル回路）が形成されたコアロジック領域である。また、同図において、１１４は、アナログマクロ領域であり、複数のアナログ回路と複数のデジタル回路が、マクロで形成されている。同図では、図面が複雑になるのを避けるために、一部を除いて、省略されているが、コアロジック領域１１３とアナログマクロ領域１１４との間は、複数の信号配線により接続され、信号の伝達が相互間で行われる。
【００３９】
周辺Ｉ／Ｏ領域１０１には、接地電圧ＶＳＳ２を、デジタル回路（コアロジック領域１１３およびアナログマクロ領域１１４におけるデジタル回路）に供給するために、リング状の接地電圧配線１１１と、上記したデジタル回路に電源電圧ＶＤＤ２を供給するために、リング状の電源電圧配線１１２とが配置されている。接地電圧配線１１１および電源電圧配線１１２には、複数の電源電圧セル１０３、複数の接地電圧セル１０４および複数の周辺Ｉ／Ｏセル１０２が接続されている。複数の電源電圧セル１０３のそれぞれは、電源端子１０５に接続され、電源端子１０５に給電された電源電圧ＶＤＤ２を、デジタル回路の電源電圧として、コアロジック領域１１３およびアナログマクロ領域１１４に供給する。また、リング状に形成されている電源配線１１２に供給する。
【００４０】
同様に、複数の接地電圧セル１０４のそれぞれは、接地電圧端子１０６に接続され、接地電圧ＶＳＳ２を、デジタル回路の接地電圧として、コアロジック領域１１３およびアナログマクロ領域１１４に供給する。デジタル回路のそれぞれは、供給される電源電圧ＶＤＤ２と接地電圧ＶＳＳ２との間の電位差（電圧差）に基づいて動作する。言い換えるならば、電位差を電源として、それぞれのデジタル回路は動作する。
【００４１】
複数の周辺Ｉ／Ｏセル１０２のそれぞれは、半導体集積回路装置に設置された信号用の端子（信号端子：同図では示されていない）と、半導体チップに形成された回路（デジタル回路およびアナログ回路）との間に設けられている。周辺Ｉ／Ｏセル１０２は、電源電圧配線１１２および接地電圧配線１１１から、電源電圧ＶＤＤおよび接地電圧ＶＳＳ２を受電し、信号端子と回路との間で信号の授受（入力および／あるいは出力）を行う。なお、図面が複雑になるのを避けるために、図１においては、周辺Ｉ／Ｏセル１０２は、いくつかのブロックを除き、符号を付さずにドットで埋め尽くされたブロックとしてのみ示されている。
【００４２】
アナログマクロ領域１１４は、この実施の形態においては、複数のデジタル回路を含む回路ブロック１１８（以下、回路ブロック２とも称する）と、複数のアナログ回路を含む回路ブロック１１９（以下、回路ブロック１とも称する）とを有している。また、アナログマクロ領域１１４には、電源遮断スイッチ回路１１５（図では、遮断ＳＷと表示）と、電源遮断スイッチ回路１１６（図では、遮断ＳＷと表示）と、放電回路１２０とを具備している。
【００４３】
回路ブロック１１８は、遮断電源配線によって電源遮断スイッチ回路１１５に接続されている。特に制限されないが、この実施の形態においては、コアロジック領域１１３および／あるいは周辺Ｉ／Ｏ領域１０１から、電源電圧ＶＤＤ２が回路ブロック２に供給され、接地電圧ＶＳＳ２が、コアロジック領域１１３および／あるいは周辺Ｉ／Ｏ領域１０１から電源遮断スイッチ回路１１５に供給される。一方、回路ブロック１は、電源電圧セル１０９を介して、電源電圧の端子１０７からアナログ回路用の電源電圧が供給される。また、回路ブロック１は、遮断電源配線を介して電源遮断スイッチ回路１１６に接続されている。電源遮断スイッチ回路１１６は、接地電圧セル１１０を介して、接地電圧の端子１０８からアナログ回路用の接地電圧が供給される。遮断電源配線については、後で図３等を用いて詳細に説明するが、遮断電源配線には、電荷を放電するための放電回路１２０が接続されている。
【００４４】
電源遮断スイッチ回路１１５および１１６は、コアロジック領域１１３に設けられた遮断スイッチ制御回路（図では遮断ＳＷ制御）１１７により、そのオン／オフが制御される。すなわち、遮断スイッチ制御回路１１７からの制御信号１２１（破線）によって、電源遮断スイッチ回路１１５、１１６のそれぞれはスイッチ制御される。回路ブロック１１８内のデジタル回路のそれぞれは、そのデジタル回路を動作させるとき、制御信号１２１により、電源遮断スイッチ回路１１５がオン状態にされ、電源電圧ＶＤＤ２と接地電圧ＶＳＳ２との間の差電圧が印加され、動作する。同様に、回路ブロック１１９に含まれるアナログ回路のそれぞれは、そのアナログ回路を動作させるとき、制御信号１２１により、電源遮断スイッチ回路１１６がオン状態にされ、電源電圧ＶＤＤ１と接地電圧ＶＳＳ１との間の差電圧が印加され、動作する。
【００４５】
回路ブロック１１８内のデジタル回路と、回路ブロック１１９内のアナログ回路との間は、信号配線１２２により接続されている。デジタル回路およびアナログ回路が動作することにより、この信号配線１２２を介して、信号の授受が、デジタル回路とアナログ回路との間で行われる。回路ブロック１１８と回路ブロック１１９は、互いに異なる電圧値の電源電圧により動作する。そのため、信号配線１２２を介して授受される信号は、異電源渡り信号となる。
【００４６】
電源電圧セル１０９は、アナログ回路用の電源電圧ＶＤＤ１が給電される端子（ピン）１０７に接続され、回路ブロック１１９に電源電圧ＶＤＤ１を供給する。同様に、接地電圧セル１０９は、アナログ回路用の接地電圧ＶＳＳ１が給電される端子（ピン）１０８に接続され、電源遮断スイッチ回路１１６に接地電圧ＶＳＳ１を供給する。なお、電源電圧セル１０９および接地電圧セル１１０のそれぞれは、リング状の電圧配線１１２およびリング状の接地電圧配線１１１とは接続されていない。また、同図には、示されていないが、電源電圧セル１０９および接地電圧セル１１０のそれぞれには、静電気から回路を保護するための保護回路が設けられている。
【００４７】
ＣＤＭ試験においては、半導体チップ１００を含む半導体集積回路装置が、帯電される。帯電された後、それに設置された複数の端子（ピン）から、試験用の端子が選択され、選択された端子に、金属端子を接触させて、接地電位が選択された端子に与えられる。図１に示した半導体集積回路装置の例においては、帯電された後、例えば端子（ピン）１０５−１０８から、試験用の端子が選択されて、金属端子が接触される。
【００４８】
次に、アナログマクロ領域１１４とその周辺部を、図２を用いて説明する。図には、アナログマクロ領域１１４と、それに関連する保護回路を有する周辺Ｉ／Ｏ領域が示されている。同図において、上側は半導体チップの内部を示し、下側は半導体チップの外周側を示している。また、同図において、図１と同じ部分には、同じ符号が付されている。
【００４９】
同図において、ＶＳＳＭ２は、電源遮断スイッチ回路１１５と回路ブロック１１８を接続する遮断電源配線であり、ＶＳＳＭ１は、電源遮断スイッチ回路１１６と回路ブロック１１９を接続する遮断電源配線である。遮断電源配線ＶＳＳＭ２は、制御信号１２１により、電源遮断スイッチ回路１１５がオン状態にされたとき、接地電圧ＶＳＳ２に応じた電圧となる。同様に、遮断電源配線ＶＳＳＭ１は、制御信号１２１により、電源遮断スイッチ回路１１６がオン状態にされたとき、接地電圧ＶＳＳ１に応じた電圧となる。
【００５０】
上記した放電回路１２０は、アナログマクロ領域１１４に設けられ、遮断電源配線ＶＳＳＭ１とＶＳＳＭ２との間に接続されている。放電回路１２０は、異電源渡り信号を形成する回路と、その異電源渡り信号を受ける回路との近傍に配置することが望ましい。さらに遮断電源配線との接続においては寄生抵抗を減らすことが望ましい。この実施の形態においては、アナログマクロ領域１１４に、異電源渡り信号を形成する回路ブロック１と、その異電源渡り信号を受ける回路ブロック２と、遮断電源配線ＶＳＳＭ１、ＶＳＳＭ２と、放電回路１２０が配置され、互いに近接する様にしている。これにより、寄生抵抗１〜２Ω程度で、遮断電源配線と放電回路１２０との接続を行うことが可能となる様にしている。また、電源遮断スイッチ回路１１５、１１６もアナログマクロ領域１１４に設けることにより、電源遮断スイッチ回路による損失の低減を図っている。
【００５１】
図２では、端子（ピン）との関係を理解しやすい様に、周辺Ｉ／Ｏ領域１０１に、電源電圧端子１０５、１０７および接地電圧端子１０６、１０８が示されている。上記した様に、電源電圧端子１０５および接地電圧端子１０６には、デジタル回路用の電源電圧ＶＤＤ２および接地電圧ＶＳＳ２が給電され、電源電圧端子１０７および接地電圧端子１０８には、アナログ回路用の電源電圧ＶＤＤ１および接地電圧ＶＳＳ１が給電される。図２には、電源電圧セル１０９および接地電圧セル１１０に含まれる保護回路が示されている。すなわち、電源電圧セル１０９には、接地配線１１１と電源電圧端子１０７との間に接続されたクランプ回路２０２（以下、クランプ回路１と称することもある）が含まれ、接地電圧セル１１０には、電源配線１１２と接地電圧端子１０８との間に接続されたクランプ回路２０１（以下、クランプ回路２と称することもある）が含まれている。図１においては、省略されていたが、アナログ回路用の接地電圧配線（接地電圧端子１０８に接続された接地配線）と、デジタル回路用の接地電圧配線１１１との間には、クランプ回路２００（以下、クランプ回路３と称することもある）が接続されている。これらのクランプ回路２００、２０１および２０２の構成については、後で、図５から図７を用いて説明するので、ここでは省略するが、特許文献１の図１に記載されているクランプ回路１３ａ、１３ｂおよび１３ｃに相当する。
【００５２】
＜回路ブロック１、２、電源遮断スイッチ回路および遮断電源配線＞
次に、回路ブロック、電源遮断スイッチ回路および遮断電源配線について述べる。図３は、半導体集積回路装置に含まれる回路ブロックの構成を示すブロック図である。図３には、アナログマクロ領域１１４に含まれている回路ブロック１１８、１１９および電源遮断スイッチ回路１１５、１１６が示されている。
【００５３】
図３において、３００−１から３００−Ｎのそれぞれは、アナログ回路を示しており、図１および図２に示した回路ブロック１１９に含まれている。また、３０１−１から３０１−Ｎのそれぞれは、デジタル回路を示しており、図１および図２に示した回路ブロック１１８に含まれている。アナログ回路３００−１から３００−Ｎは、デジタル回路３０１−１から３０１−Ｎとは、異なる値の電源電圧により動作する。
【００５４】
デジタル回路３０１−１から３０１−Ｎのそれぞれは、電源電圧配線１１２と遮断電源配線ＶＳＳＭ２との間に並列に接続され、遮断電源配線ＶＳＳＭ２と接地電圧配線１１１との間には、電源遮断スイッチ回路１１５が接続されている。電源遮断スイッチ回路１１５は、図示されていないが制御信号１２１により、オン／オフの制御が行われる。電源遮断スイッチ回路１１５がオン状態にされると、遮断電源配線ＶＳＳＭ２の電位は、接地電圧配線１１１における電圧ＶＳＳ２に応じた値となる。これにより、各デジタル回路３０１−１から３０１−Ｎには、電源電圧配線１１２における電圧とデジタル用遮断電源配線ＶＳＳＭ２における電圧との間の差電圧が供給され、動作する。
【００５５】
アナログ回路３００−１から３００−Ｎのそれぞれは、アナログ用電源電圧ＶＤＤ１を受ける端子１０７に接続されたアナログ用電源配線３０３と、遮断電源配線ＶＳＳＭ１との間に並列に接続され、遮断電源配線ＶＳＳＭ１は、電源遮断スイッチ回路１１６を介して、アナログ用接地配線３０２に接続されている。アナログ用接地配線３０２は、アナログ用の接地電圧ＶＳＳ１を受ける端子１０８に接続されている。これにより、電源遮断スイッチ回路１１６が、制御信号１２１によってオン状態にされたとき、アナログ用遮断電源配線ＶＳＳＭ１における電位は、接地電圧ＶＳＳ１に応じた値となる。従って、各アナログ回路３００−１から３００−Ｎには、電源電圧配線３０３における電圧と遮断電源配線ＶＳＳＭ１における電位との間の差電位が供給され、動作する。電源電圧配線１１２（３０３）と接地電圧配線３０２（１１１）との間には、クランプ回路２０１（２０２）が接続され、接地電圧配線１１１、３０２間には、クランプ回路２００が接続されている。
【００５６】
この様に、遮断電源配線ＶＳＳＭ２およびＶＳＳＭ１のそれぞれは、複数の回路（アナログ回路３００−１から３００−Ｎ、デジタル回路３０１−１から３０１−Ｎ）を共通に接続するために、その物理的な長さが比較的長くなる。また、複数の回路のそれぞれから／あるいはそれぞれへ電流を供給したときに、遮断電源配線（ＶＳＳＭ２、ＶＳＳＭ１）の電位が安定する様に、その物理的な幅も比較的大きくされる。同図では、これを明示するために、遮断電源配線は太い線で描かれている。また、電源遮断スイッチ回路１１５、１１６のそれぞれを構成する素子も比較的大きくされる。そのため、それぞれの遮断電源配線ＶＳＳＭ２およびＶＳＳＭ１が有する寄生容量は比較的大きくなる。
【００５７】
図３の様に、電源遮断スイッチ回路１１５、１１６を設けて、電源遮断を行うことにより、消費電力の低減を図ることが可能となる。また、複数の回路に対して、共通に電源遮断スイッチ回路を設ける様にしたことにより、半導体チップの大型化を抑制することが可能となる。
【００５８】
＜クランプ回路、放電回路＞
図４は、この実施の形態に係わる半導体集積回路装置の構成を示すブロック図である。先に説明した図３において、遮断電源配線ＶＳＳＭ１と遮断電源配線ＶＳＳＭ２との間に放電回路１２０が設けられる。なお、図４においては、図３において示したアナログ回路３００−１から３００−Ｎが、１つの回路ブロック１１９として示されており、デジタル回路３０１−から３０１−Ｎが、１つの回路ブロック１１８として示されている。図４において、電源遮断スイッチ回路１１５および１１６のそれぞれは、例えばＭＯＳＦＥＴにより構成することができる。また、回路ブロック１１８および回路ブロック１１９内のデジタル回路およびアナログ回路は、ＭＯＳＦＥＴにより構成される。
【００５９】
図５は、図４において、電源遮断スイッチ回路をＭＯＳＥＴで構成し、クランプ回路２００および放電回路１２０のそれぞれをダイオード素子により構成した場合の構成を示す回路図である。次に、図５を用いて、半導体集積回路装置の構成および動作を説明する。
【００６０】
図５において、５００はＰ−ＦＥＴであり、５０１はＮ−ＦＥＴである。Ｐ−ＦＥＴ５００のソースとバックゲートは、電源配線１１２に接続され、Ｎ−ＦＥＴ５０１のソース（一方の電極）とバックゲートは遮断電源配線ＶＳＳＭ２に接続されている。また、Ｐ−ＦＥＴ５００およびＮ−ＦＥＴ５０１のそれぞれのドレイン（他方の電極）は互いに共通に接続され、Ｐ−ＦＥＴ５００およびＮ−ＦＥＴ５０１のそれぞれのゲートも、互いに共通に接続されている。これにより、Ｐ−ＦＥＴ５００とＮ−ＦＥＴ５０１とによってインバータ回路が構成されている。インバータ回路の入力、すなわち、Ｐ−ＦＥＴ５００およびＮ−ＦＥＴ５０１のゲートは、信号配線１２２に接続されている。このインバータ回路は、上記した回路ブロック２に含まれる複数のデジタル回路のうちの１個の回路例である。
【００６１】
遮断電源配線ＶＳＳＭ２は、Ｎ−ＦＥＴ５０２を介して接地電圧配線１１１に接続されている。すなわち、Ｎ−ＦＥＴ５０２のソースとバックゲートは、接地電圧配線１１１に接続され、そのドレインは遮断電源配線ＶＳＳＭ２に接続されている。このＮ−ＦＥＴ５０２は、そのゲートに、電源遮断スイッチ制御回路１１７（図１）からの制御信号１２１を受け、図４に示した電源遮断スイッチ回路１１５を構成する。すなわち、制御信号１２１に従って、Ｎ−ＦＥＴ５０２は、選択的にオン状態にされ、接地電圧ＶＳＳ２を遮断電源配線ＶＳＳＭ２へ供給する。
【００６２】
図５において、５０３はＰ−ＦＥＴであり、５０４はＮ−ＦＥＴである。Ｐ−ＦＥＴ５０３のソースとバックゲートはアナログ用の電源電圧配線３０３に接続され、Ｎ−ＦＥＴ５０４のソース（一方の電極）とバックゲートは遮断電源配線ＶＳＳＭ１に接続されている。Ｐ−ＦＥＴ５０３のドレインとＮ−ＦＥＴ５０４のドレイン（他方の電極）は、互いに共通に接続されている。また、Ｐ−ＦＥＴ５０３とＮ−ＦＥＴ５０４のそれぞれのドレインは、信号配線１２２に接続されている。Ｐ−ＦＥＴ５０３およびＮ−ＦＥＴ５０４のそれぞれのゲートには、図示されていない前段の回路（アナログ回路）から信号が供給される。特に制限されないが、互いに異なるアナログ回路からの信号が、Ｐ−ＦＥＴ５０３のゲートとＮ−ＦＥＴ５０４のゲートに供給される。この場合、例えば、Ｎ−ＦＥＴ５０４のゲートには、差動増幅回路の様なアナログ回路からの出力信号が供給され、Ｐ−ＦＥＴ５０３のゲートは、カレントミラー回路に接続される。Ｐ−ＦＥＴ５０３とＮ−ＦＥＴ５０４は、アナログ回路の出力段を構成する回路に該当し、回路ブロック１１９に含まれる複数のアナログ回路のうちの１個の回路例である。
【００６３】
アナログ回路の出力は、信号配線１２２を介してデジタル回路に供給される。すなわち、信号配線１２２を介して、出力信号は、Ｎ−ＦＥＴ５０１およびＰ−ＦＥＴ５００のゲートに供給される。
【００６４】
図５において、５０５はＮ−ＦＥＴであり、Ｎ−ＦＥＴ５０２と同様に、電源遮断スイッチ回路を構成する。すなわち、Ｎ−ＦＥＴ５０５のソースとバックゲートは、アナログ用の接地電圧配線３０２に接続され、そのドレインは遮断電源配線ＶＳＳＭ１に接続されている。同図では省略されているが、上記した制御信号１２１が、Ｎ−ＦＥＴ５０５のゲートに供給される。これにより、Ｎ−ＦＥＴ５０５は、選択的にオン状態とされる。Ｎ−ＦＥＴ５０５がオン状態にされると、アナログ用の接地電圧ＶＳＳ１が、遮断電源配線ＶＳＳＭ２に供給される。
【００６５】
アナログ用の接地電圧配線３０２とデジタル用の接地電圧配線１１１との間には、１対のダイオード素子５０８、５０９が接続されている。ダイオード素子５０８のアノードは、ダイオード素子５０９のカソードに接続され、ダイオード素子５０８のカソードはダイオード素子５０９のアノードに接続されている。この様に接続することにより、双方向で順方向電流が流れる。この１対のダイオード素子により、上記したクランプ回路２００が構成される。双方向で順方向電流が流れる様に構成されているため、接地電位配線１１１と接地電位配線３０２との間に、ダイオードを導通させる以上の電位差が生じた場合、クランプ回路２００を電流が流れ、この２個の接地電位配線間の電位差をクランプする。このクランプ回路２００は、電位差をクランプするために、電流を流すことから、電荷を放電するための放電回路と見なすことができる。
【００６６】
図５において、５０６および５０７は、それぞれダイオード素子である。この１対のダイオード素子５０６、５０７も、ダイオード素子５０８、５０９と同様な構成にされている。すなわち、ダイオード素子５０６のアノードは、ダイオード素子５０７のカソードに接続され、ダイオード素子５０６のカソードはダイオード素子５０７のアノードに接続されている。また、ダイオード素子５０６のアノードは、遮断電源配線ＶＳＳＭ２に接続され、ダイオード素子５０６のカソードは、遮断電源配線ＶＳＳＭ１に接続されている。この１対のダイオード素子５０６、５０７により、図４に示した放電回路１２０が構成される。遮断電源配線ＶＳＳＭ１と遮断電源配線ＶＳＳＭ２との間に、ダイオード素子を導通させる以上の電位差が生じた場合、電流が流れ、電荷の放電が行われ、その結果として、電位差が低減される。
【００６７】
図５には、半導体集積回路装置が、帯電した後、例えば端子１０７が接地電圧になったときの放電経路が、矢印付きの破線１４１１、１４１２と、矢印付きの実線５０６で示されている。
【００６８】
先に、図１５を用いた説明から理解される様に、帯電により、Ｐ−ＦＥＴ５００およびＮ−ＦＥＴ５０１のゲートおよび信号配線１２２には、電荷が蓄積される。また、遮断電源配線ＶＳＳＭ２に寄生している寄生容量にも、帯電により、電荷が蓄積される。遮断電源配線ＶＳＳＭ２に寄生している寄生容量としては、図３および図１５を用いて説明したが、遮断電源配線ＶＳＳＭ２の寄生容量、遮断電源配線ＶＳＳＭ２に接続している素子（ＭＯＳＦＥＴのソース）の寄生容量、および電源遮断スイッチ回路（例えばＮ−ＦＥＴ５０２のドレイン）の寄生容量が含まれており、比較的大きな容量値となっている。そのため、図１５において説明した様に、Ｎ−ＦＥＴ５０１のゲートに接続されている信号配線１２２の電位が変化する速度に比べて、Ｎ−ＦＥＴ５０１のソースにおける電位の変化が遅くなり、Ｎ−ＦＥＴ５０１のゲートとソース間に大きな電位差が印加される。
【００６９】
これに対して、この実施の形態においては、放電回路１２０が遮断電源配線ＶＳＳＭ１、ＶＳＳＭ２間に接続されている。そのため、遮断電源配線ＶＳＳＭ２と遮断電源配線ＶＳＳＭ１との間に電位差が生じると、放電回路１２０により、電流が流れ、電荷の放電が行われ、遮断電源配線ＶＳＳＭ２の電位が変化させられる。これにより、信号配線１２２を介して、Ｎ−ＦＥＴ５０１のゲートに蓄積されている電荷の放電に対して、Ｎ−ＦＥＴ５０１のソース（遮断電源配線ＶＳＳＭ２）に蓄積されている電荷の放電の遅れを短くすることが可能となり、Ｎ−ＦＥＴ５０１のゲートとソース間の電位差が大きくなるのを低減することが可能となる。この放電回路１２０による放電経路は、矢印付きの実線５１０として示されている。
【００７０】
また、この実施の形態においては、Ｎ−ＦＥＴ５０１のソースに蓄積されている電荷は、電源遮断スイッチ回路１１５を構成するＮ−ＦＥＴ５０２とクランプ回路２０２とを介して、矢印付きの破線１４１１で示されている経路でも放電される。これにより、信号配線１２２を介しての放電によるＮ−ＦＥＴ５０１のゲート電位の変化に対する、Ｎ−ＦＥＴ５０１のソース電位の変化の遅れを、更に低減することが可能となり、Ｎ−ＦＥＴ５０１のゲート破壊を、更に低減することが可能となる。
【００７１】
なお、矢印付きの破線で示した放電経路１４１１は、電源遮断用のＮ−ＦＥＴ５０２およびクランプ回路２０２により形成される。また、矢印付きの破線で示した放電経路１４１２は、Ｐ−ＦＥＴ５０３の寄生ダイオードにより形成される。放電回路１２０を設けたことにより形成される放電経路５０６は、放電回路１２０、ＭＯＳＦＥＴ５０３および５０４の寄生ダイオードにより形成される。
【００７２】
次に、クランプ回路２０１および２０２の構成について説明する。図６は、このクランプ回路の構成を示す回路図である。図６において、６００は抵抗素子、６０１は容量素子、６０２から６０４はＭＯＳＦＥＴ、６０５はダイオード素子である。また、６０６および６０７は、クランプ回路の端子である。端子６０６は、高電位側に接続され、端子６０７は低電位側に接続される。例えば、図５において、電圧ＶＤＤ２およびＶＤＤ１が、電圧ＶＳＳ２およびＶＳＳ１に比べて、電位が高い場合、端子６０６が電源電圧配線１１２あるいは３０３に接続され、端子６０７は接地電圧配線１１１あるいは３０２に接続される。
【００７３】
抵抗素子６００と容量素子６０１は、直列に接続され、直列回路を構成する。この直列回路は、端子６０６と端子６０７との間に接続される。ＭＯＳＦＥＴ６０２はＰ−ＦＥＴであり、ＭＯＳＦＥＴ６０３はＮ−ＦＥＴである。このＰ−ＦＥＴ６０２とＮ−ＦＥＴ６０３は、インバータ回路を構成する様に、そのソース・ドレイン経路が直列となる様に接続され、インバータ回路の入力は、抵抗素子６００と容量素子６０１との接続点に接続される。また、インバータ回路の電源は端子６０６および６０７から給電される。ＦＥＴ６０４はＮ−ＦＥＴであり、そのゲートとバックゲートは、上記したインバータ回路の出力に接続されている。Ｎ−ＦＥＴ６０４の一方の電極（ソースあるいはドレイン）は、端子６０６に接続され、他方の電極（ドレインあるいはソース）は、端子６０７に接続される。ダイオード素子６０５のアノードは端子６０７に接続され、カソードは端子６０６に接続される。
【００７４】
このクランプ回路においては、端子６０６の電位が、端子６０７の電位に対して、上昇したとき、抵抗素子６００と容量素子６０１により構成される直列回路の時定数に従って、抵抗素子６００と容量素子６０１との接続点の電位が上昇する。例えば、端子６０６の電位の上昇が急激に発生すると、上記した接続点における電位の上昇が遅れるため、Ｐ−ＦＥＴ６０２がオン状態となり、Ｎ−ＦＥＴ６０４をオン状態にする。これにより、端子６０６における電位がクランプされる。一方、端子６０７の電位が、端子６０６の電位に対して上昇すると、ダイオード素子６０５が順方向のバイアス状態となり、端子６０７の電位をクランプする。このクランプ回路は、抵抗素子６００、容量素子６０１およびインバータ回路から構成されるタイマー回路と、タイマー回路により駆動されるＮ−ＦＥＴ６０４からなるパワークランプ回路と、ダイオード素子６０５により構成されていると見なすこともできる。
【００７５】
次に、放電回路１２０として用いられる１対のダイオード素子について、その構造を説明する。図７の（Ａ）は、半導体チップ１００（図１）に形成された１対のダイオード素子の平面図である。また、図７の（Ｂ）は、図７の（Ａ）における断面Ａ−Ａ’を示す断面図である。
【００７６】
図７の（Ａ）および図７の（Ｂ）には、１対のダイオード素子５０６、５０７（図５）が示されている。図７の（Ａ）および図７の（Ｂ）において、右側に示されている部分が、ダイオード素子５０６に相当し、左側に示されている部分が、ダイオード素子５０７に相当する。ダイオード素子５０６および５０７は、互いに同様な構成にされているため、図７の（Ａ）および（Ｂ）において、右側に示したダイオード素子５０６についてのみ、その構造を説明する。
【００７７】
図７の（Ａ）および図７の（Ｂ）において、７００は、半導体チップ１００に形成されているＰ型ウエル領域、７０４は、Ｐ型ウエル領域７００に形成されたＮ型ウエル領域、７０３は、Ｎ型ウエル領域７０４に形成されたＰ＋半導体領域である。特に制限されないが、Ｐ＋領域７０３は、Ｎ型ウエル７０４において、２カ所に形成されている。７０１は、Ｎ型ウエル領域７０４に形成され、２カ所のＰ＋領域７０３を囲む様に形成されたＮ＋領域である。７０２は、Ｐ＋領域７０３と、Ｎ＋領域７０１とを分離するための分離領域であり、この実施の形態においては、ＳＴＩである。Ｎ＋領域７０１により、Ｎ型ウエル７０４との電気的な接続が行われ、Ｎ型ウエル領域７０４とＰ＋領域７０３とによってＰＮ接合のダイオード素子が形成される。この実施の形態の様に、Ｐ＋領域７０３を複数形成することにより、ＰＮ接合の面積を広くすることが可能となる。すなわち、ダイオード素子のアノードとカソードとの総対抗長を長くすることが可能である。
【００７８】
放電回路１２０によるクランプ能力は高いことが望ましく、そのためには総対抗長を長くすることが望ましい。例えば、総対抗長は１００ｕｍ以上とすることが望ましい。この実施の形態の様にすることにより、１００ｕｍ以上の総対抗長を得ることが可能である。
【００７９】
図７の（Ｂ）において、７０５は、複数のＮ型ウエル領域７０４間を分離するための分離領域であり、この実施の形態においては、分離領域としてＳＴＩが用いられている。なお、図７の（Ａ）においては、分離領域７０５は省略されている。
【００８０】
図７の（Ａ）および図７の（Ｂ）において、右側に示されたダイオード素子５０６におけるＮ＋領域７０１と、左側に示されたダイオード素子５０７におけるＰ＋領域７０３とは、遮断電源配線ＶＳＳＭ１に接続されている。また、図７の（Ａ）および図７の（Ｂ）において、右側に示されたダイオード素子５０６におけるＰ＋領域７０３と、左側に示されたダイオード素子５０７におけるＮ＋領域７０１とは、遮断電源配線ＶＳＳＭ２に接続されている。これにより、双方向に電流を流すことが可能な放電回路が構成されている。
【００８１】
図５に示し１対のダイオード素子５０８および５０９についても、図７の（Ａ）および図７の（Ｂ）で説明した構造を有している。
【００８２】
この実施の形態によれば、選択的に電源遮断を行う様にするために、遮断電源配線を設ける様にしても、異なる電源電圧により動作する回路から信号を受けるＭＯＳＦＥＴのゲートとソース間の電位差が、時間的に大きく広がっていくことを防ぐことが可能となり、ＭＯＳＦＥＴのゲート破壊を低減することが可能となる。ゲートの破壊を低減することが可能と言う観点で見た場合、放電回路１２０は、ゲート保護回路と見なすことも可能であり、低消費電力化を図る場合に有効なゲート保護回路と見なすこともできる。
【００８３】
また、放電回路１２０として、例えば図６に示した様なクランプ回路を用いることも可能であるが、この実施の形態においては、１対のダイオード素子を用いて構成している。そのため、素子数の増加による占有面積の増加を抑えることが可能である。更に、半導体チップ１００（図１）における１対のダイオード素子の配置は、比較的自由にすることが可能であるため、半導体チップの空き領域を有効に活用することも可能である。
【００８４】
（実施の形態２）
図８は、実施の形態２に係わる半導体集積回路装置の構成を示すブロック図である。図８に示した構成は、図４に示した構成に類似しており、図４と同じ部分には、同一の符号を付している。以下、異なる部分について、主に説明する。
【００８５】
図８は、図４と同様に、図１に示したアナログマクロ領域１１４に形成される構成を示している。図８において、８０３は、図４の回路ブロック１１９に相当する回路ブロックであり、８０２は、図４の回路ブロック１１８に相当する回路ブロックである。すなわち、回路ブロック８０３は、アナログ回路であり、回路ブロック８０２は、アナログ回路である回路ブロック８０３からの信号を信号配線８０４を介して受けるデジタル回路である。８００および８０１は、電源遮断スイッチ回路であり、図４の電源遮断スイッチ回路１１５および１１６に相当する。実施の形態１においては、電源遮断スイッチ回路が、図４に示した様に、接地電圧と回路ブロックとの間に設けられていた。これに対して、この実施の形態２においては、電源遮断スイッチ回路８００および８０１は、電源電圧と回路ブロックとの間に設けられる。すなわち、電源遮断スイッチ回路８００は、電源電圧配線１１２と回路ブロック８０２との間に接続され、電源遮断スイッチ回路８０１は、電源電圧配線３０３と回路ブロック８０３との間に接続されている。
【００８６】
図８において、ＶＤＤＭ１およびＶＤＤＭ２は、図４に示したＶＳＳＭ１およびＶＳＳＭ２に相当する遮断電源配線である。図８においても、回路ブロック８０２および８０３のそれぞれは、１個の回路ブロックとして示してあるが、図４と同様に、それぞれの回路ブロック８０２、８０３には、複数の回路が含まれている。この複数の回路は、図３に示した様に、遮断電源配線と電源配線との間に並列に接続されている。ただし、図８に示した実施の形態２においては、各回路ブロックに含まれている複数の回路は、電源電圧配線１１２、３０３と遮断電源配線との間では無く、接地電圧配線１１１、３０２と遮断電源配線ＶＤＤＭ２、ＶＤＤＭ１との間に並列に接続されている。
【００８７】
電源遮断スイッチ回路８００および８０１のそれぞれは、電源遮断スイッチ回路１１５および１１６と同様に、制御信号１２１（図１）により、オン／オフ制御される。これにより、回路ブロック８０２および８０３を動作させる必要が無い期間においては、電源遮断スイッチ回路８００、８０１をオフ状態にし、消費電力の低減を図ることが可能とされている。
【００８８】
この実施の形態２においては、放電回路１２０は、遮断電源配線ＶＤＤＭ１と遮断電源配線ＶＤＤＭ２との間に接続され、上記した実施の形態１と同様に、ＭＯＳＦＥＴのゲートが破壊されるのを低減している。
【００８９】
図８に示した電源遮断スイッチ回路８００、８０１および回路ブロック８０２、８０３は、ＭＯＳＦＥＴにより構成される。次に、ＭＯＳＦＥＴによって構成したときの回路およびその動作を、説明する。図９は、図８に示したブロックをＭＯＳＦＥＴにより構成したときの回路を示す回路図である。
【００９０】
図９において、９００−９０２および９０４は、Ｐ−ＦＥＴであり、９０３および９０５は、Ｎ−ＦＥＴである。回路ブロック１（図８の８０３）は、接地電圧配線３０２にそのソースとバックゲートが接続されたＮ−ＦＥＴ９０５と、Ｎ−ＦＥＴ９０５のドレインにそのドレインが接続され、そのバックゲートとソースが遮断電源配線ＶＤＤＭ１に接続されたＰ−ＦＥＴ９０４を含んでいる。Ｎ−ＦＥＴ９０５およびＰ−ＦＥＴ９０４のそれぞれのゲートに信号が供給され、供給された信号に応じた出力信号が、信号配線８０４を介して、回路ブロック２に供給される。なお、信号配線８０４は、Ｎ−ＦＥＴ９０５のドレインとＰ−ＦＥＴ９０４のドレインに接続されている。
【００９１】
回路ブロック２（図８の８０２）は、接地電圧配線１１１にそのソースとバックゲートが接続されたＮ−ＦＥＴ９０３と、Ｎ−ＦＥＴ９０３のドレインにそのドレインが接続され、そのバックゲートとソースが遮断電源配線ＶＤＤＭ２に接続されたＰ−ＦＥＴ９０２を含んでいる。特に制限されないが、Ｎ−ＦＥＴ９０３とＰ−ＦＥＴ９０２はインバータ回路を構成している。すなわち、Ｐ−ＦＥＴ９０２のゲートとＮ−ＦＥＴ９０３のゲートは、共通に接続され、上記した信号配線８０４に接続されている。
【００９２】
電源遮断スイッチ回路８０１（図８）は、Ｐ−ＦＥＴ９０１を含み、電源遮断スイッチ回路８００（図８）は、Ｐ−ＦＥＴ９００を含む。電源遮断スイッチ回路８０１を構成するＰ−ＦＥＴ９０１は、そのソースとバックゲートが電源電圧配線３０３に接続され、そのドレインが遮断電源配線ＶＤＤＭ１に接続されている。同様に電源遮断スイッチ回路８００を構成するＰ−ＦＥＴ９００は、そのソースとバックゲートが電源電圧配線１１２に接続され、そのドレインが遮断電源配線ＶＤＤＭ２に接続されている。これらの電源遮断用のＭＯＳＦＥＴ（Ｐ−ＦＥＴ９００、９０１）のゲートには、制御信号１２１（図１）が供給され、制御信号１２１に従って、選択的にオン／オフ制御される。
【００９３】
制御信号１２１により、電源遮断用のＭＯＳＦＥＴをオン状態にしたとき、遮断電源配線ＶＤＤＭ１には、電源電圧ＶＤＤ１に従った電圧が供給され、遮断電源配線ＶＤＤＭ２には、電源電圧ＶＤＤ２に従った電圧が供給される。アナログ回路である回路ブロック１を動作させる電圧（ＶＤＤ１）と、デジタル回路である回路ブロック２を動作させる電圧（ＶＤＤ２）とでは、その電圧値が異なる。そのため、回路ブロック１および２を動作させたとき、回路ブロック１と回路ブロック２には、異なる値の電源電圧が供給され、信号配線８０９は、異電源渡りの信号を伝達する。
【００９４】
この実施の形態においても、実施の形態１と同様に、電源電圧配線３０３と接地電圧配線１１１との間には、クランプ回路２０２が接続され、電源電圧配線１１２と接地電圧配線３０２との間には、クランプ回路２０１が接続されている。また、接地電圧配線１１１と接地電圧配線３０２との間には、クランプ回路２００が接続されている。この実施の形態においても、クランプ回路２００は、双方向に順方向となる様に接続された１対のダイオード素子５０８、５０９を有しており、放電回路と見なすことができる。
【００９５】
この実施の形態２においては、遮断電源配線ＶＤＤＭ１と遮断電源配線ＶＤＤＭ２との間に放電回路１２０（図８）が接続される。放電回路１２０は、実施の形態１と同様に、１対のダイオード素子５０６および５０７を有し、これらの１対のダイオード素子は双方向に順方向となる様に接続されている。
【００９６】
ＣＤＭ試験において、半導体集積回路装置が帯電され、複数の端子（ピン）の内、端子１０５が試験用の選択端子として選択され、この端子１０５に金属端子が接触され、端子１０５に接地電圧が与えられた場合の動作を、次に説明する。
【００９７】
半導体集積回路装置に対する帯電により、電源電圧配線、接地電圧配線、信号配線、遮断電源配線および各回路における種々のノードに、電荷が蓄積される。選択した端子（ピン）１０５に接地電圧が与えられることにより、蓄積された電荷は、放電経路を介して試験用の端子（ピン）１０５に流れる。図９には、放電経路の内、次に述べる３種類（１）から（３）の放電経路が示されている。すなわち、同図において、（１）矢印付きの破線９０７は、遮断電源配線ＶＤＤＭ２に蓄積された電荷を放電する放電経路を示している。（２）矢印付きの破線９０６は、信号配線８０９およびＭＯＳＦＥＴ９０２および９０３のゲートに蓄積された電荷の放電経路を示している。ここで、放電経路９０６は、放電回路１２０（図８）を設けていない場合、すなわち双方向ダイオード５０６、５０７を設けていない場合の放電経路である。（３）矢印付きの実線９０８は、放電回路１２０（双方向ダイオード５０６、５０７）を設けた場合に追加される放電経路であり、遮断電源配線ＶＤＤＭ２に蓄積された電荷を放電する放電経路である。
【００９８】
放電経路９０７においては、Ｐ−ＦＥＴ９０２のソース（遮断電源配線ＶＤＤＭ２）に蓄積された電荷が、電源遮断用のＰ−ＦＥＴ９００における寄生ダイオードを介して端子１０５に放電される。放電経路９０６においては、信号配線８０４およびＭＯＳＦＥＴ９０２、９０３のゲートに蓄積されていた電荷が、Ｐ−ＦＥＴ９０４の寄生ダイオード、電源遮断用のＰ−ＦＥＴ９０１、クランプ回路２０２、クランプ回路２００（双方向ダイオード素子５０８、５０９）およびクランプ回路２０１を介して、端子１０５へ放電される。また、放電経路５０７においては、信号配線８０４およびＭＯＳＦＥＴ９０２、９０３のゲートに蓄積されていた電荷が、Ｐ−ＦＥＴ９０４の寄生ダイオード、放電回路１２０（双方向ダイオード素子５０６、５０７）および電源遮断用のＰ−ＦＥＴ９００を介して、放電される。
【００９９】
Ｐ−ＦＥＴ９０２のソース（遮断電源配線ＶＤＤＭ２）における電位は、そこに蓄積されている電荷が放電されることにより、変化する。同様に、Ｐ−ＦＥＴ９０２のゲートにおける電位は、信号配線８０４およびＭＯＳＦＥＴ９０２、９０３に蓄積されている電荷が放電されることにより、変化する。この２つの放電において、放電速度に大きな差が生じると、Ｐ−ＦＥＴ９０２のソースとゲート間に大きな電位差が生じ、ゲート破壊に繋がる。
【０１００】
この実施の形態によれば、放電回路１２０が、遮断電源配線ＶＤＤＭ１に接続される。これにより、放電回路１２０によって、信号配線８０４およびＭＯＳＦＥＴ９０２、９０３に蓄積された電荷を放電する速度を向上させることが可能となる。すなわち、信号配線８０４およびＭＯＳＦＥＴ９０２、９０３に蓄積された電荷を放電する経路として、放電経路９０６と新たな放電経路９０８が追加される。放電経路９０６においては、その経路に複数の回路素子（９０４、９０１、２０２、２００、２０１）が介在するため、Ｐ−ＦＥＴ９０２のゲート電位の変化が遅くなり、ソースとゲート間の電位差が大きくなってしまうことが危惧される。この実施の形態によれば、新たな放電経路が、放電回路１２０により追加されるため、Ｐ−ＦＥＴ９０２のゲートとソース間の電位差が大きくなるのを防ぐことが可能となる。すなわち、信号配線８０４およびＭＯＳＦＥＴ９０２、９０３のゲートに蓄積されている電荷を放電する放電速度を向上させ、遮断電源配線ＶＤＤＭ２に蓄積されている電荷の放電速度との差が小さくされ、Ｐ−ＦＥＴ９０２のソースとゲート間の電位差が大きくなるのを防ぐことが可能となる。異電源渡りの信号を、そのゲートに受けるＭＯＳＦＥＴ（Ｐ−ＦＥＴ９０２）のゲート破壊を低減することが可能となる。
【０１０１】
（実施の形態３）
図１０は、実施の形態３に係わる半導体集積回路装置の構成を示すブロック図である。図１０に示したブロックの構成は、実施の形態１において、図４を用いて説明したブロックの構成と類似している。そのため、図１０と図４との間で同じ部分には、同じ符号を付し、ここでは、その説明を省略する。以下、図４に示した半導体集積回路装置との相違点を説明する。
【０１０２】
図４においては、放電回路１２０が、遮断電源配線ＶＳＳＭ１と遮断電源配線ＶＳＳＭ２との間に接続されていた。これに対して、本実施の形態においては、電源電圧配線１１２と遮断電源配線ＶＳＳＭ１との間に放電回路１０００が接続される。また、電源電圧配線３０３と遮断電源配線ＶＳＳＭ２との間に放電回路１００１が接続される。放電回路１０００および１００１としては、図６に示したクランプ回路が用いられる。この場合、図６に示したクランプ回路の端子６０６が電源電圧配線１１２（３０３）に接続され、クランプ回路の端子６０７が遮断電源配線ＶＳＳＭ１（ＶＳＳＭ２）に接続される。
【０１０３】
この様にすることにより、帯電によって遮断電源配線ＶＳＳＭ２に蓄積された電荷は、電源遮断スイッチ回路１１５を介さずに、放電回路（クランプ回路）１００１を介して電源電圧配線３０３（端子１０７）へ放電される。これにより、遮断電源配線ＶＳＳＭ２に蓄積されている電荷の放電速度を向上させることができ、信号配線１２２を介して異電源渡り信号を、そのゲートに受けるＭＯＳＦＥＴにおけるゲート破壊を低減することが可能となる。すなわち、該ＭＯＳＦＥＴのゲート電位とソース電位との間の電位差が増大するのを防ぎ、ゲート破壊の低減が図れる。
【０１０４】
図１０においては、回路ブロック１１８から回路ブロック１１９へ異電源渡り信号が供給される場合に対応するために、放電回路１０００が、電源電圧配線１１２と遮断電源配線ＶＳＳＭ１との間に接続されている。この放電回路１０００についても、その動作は上記した放電回路１００１と同様である。この場合、回路ブロック１１９に含まれているＭＯＳＦＥＴが、回路ブロック１１８からの異電源渡り信号を受け、このＭＯＳＦＥＴのゲートが破壊されるのを低減することが可能となる。
【０１０５】
（実施の形態４）
図１１は、実施の形態４に係わる半導体集積回路装置の構成を示すブロック図である。同図に示されている半導体集積回路装置は、実施の形態１において説明した図４の半導体集積回路装置と類似している。そのため、図１１において、図４と同じ部分には、同じ符号を付し、ここでは、説明を省略する。以下、図４に示した半導体集積回路装置との相違点を説明する。
【０１０６】
図４の半導体集積回路装置においては、電源遮断スイッチ回路１１５、１１６が、接地電圧配線１１１、３０２と遮断電源配線ＶＳＳＭ２、ＶＳＳＭ１との間に接続され、回路ブロック１１８、１１９が、電源電圧配線１１２、３０３と遮断電源配線ＶＳＳＭ２、ＶＳＳＭ１との間に接続されていた。これに対して、この実施の形態においては、電源電圧配線３０３、１１２と遮断電源配線ＶＤＤＭ１、ＶＤＤＭ２との間に、電源遮断スイッチ回路１１６、１１５が接続されている。また、回路ブロック１１９、１１８は、遮断電源配線ＶＤＤＭ１、ＶＤＤＭ２と接地電圧配線３０２、１１１との間に接続されている。すなわち、この実施の形態においては、電源電圧（ＶＤＤ１、ＶＤＤ２）側に、電源遮断スイッチ回路が設けられている。これに伴い、電源スイッチ回路を構成するＭＯＳＦＥＴ（図５に示した電源スイッチ用のＭＯＳＦＥＴ５０５、５０２）は、Ｐ−ＦＥＴに変更される。
【０１０７】
更に、この実施の形態においては、図４において遮断電源配線間に接続されていた放電回路１２０が削除され、放電回路１１００が、遮断電源配線ＶＤＤＭ２と接地電圧配線３０２との間に接続され、放電回路１１０１が、遮断電源配線ＶＤＤＭ１と接地電圧配線１１１との間に接続される。放電回路１１００および１１０１の構成は、先に図６を用いて説明したクランプ回路が用いられる。ここで、図６に示したクランプ回路の端子６０６は、遮断電源配線ＶＤＤＭ２（ＶＤＤＭ１）に接続され、クランプ回路の端子６０７は、接地電圧配線３０２３（１１１）に接続される。
【０１０８】
この実施の形態においては、帯電により蓄積された遮断電源配線ＶＤＤＭ１、ＶＤＤＭ２の電荷は電源遮断スイッチ回路１１６、１１５を介さずに、放電回路１１０１、１１００を介して放電される。これにより、遮断電源配線に蓄積されていた電荷の放電速度を向上させることが可能となり、信号配線１２２を介して異電源渡り信号を受けるＭＯＳＦＥＴのゲートとソース間に印加される電位差を小さくすることが可能となる。その結果として、ＭＯＳＦＥＴのゲートが破壊されるのを低減することが可能となる。なお、図１１は、回路ブロック１１８から回路ブロック１１９へ、あるいは回路ブロック１１９から回路ブロック１１８へ、信号配線１２２を介して異電源渡り信号が供給される場合を示している。
【０１０９】
（実施の形態５）
図１２は、実施の形態５に係わる半導体集積回路装置の構成を示す回路図である。図１２に示した半導体集積回路装置は、先に実施の形態１で、図５を用いて述べた半導体集積回路装置と類似している。そのため、同じ部分には、同じ符号を付し、ここでは説明を省略する。以下、図５との相違点を説明する。
【０１１０】
この実施の形態においては、異電源渡り信号を発生する回路が変更される。すなわち、異電源渡り信号を発生する回路ブロック１は、電源遮断スイッチ回路を介さずに、接地電圧配線３０２に接続される。言い換えるならば、回路ブロック１は、電源遮断領域の外に配置され、例えば、常時動作状態とされる。この場合、放電回路１２０（図４）を構成する双方向ダイオード素子５０６、５０７は、遮断電源配線ＶＳＳＭ２と接地電圧配線３０２との間に接続される。
【０１１１】
この実施の形態においても、帯電された後、端子（ピン）１０７に接地電圧が与えられた場合、図５で説明したのと同様に、矢印付きの破線１４１１、１４１２および矢印付きの実線５１０で示した放電経路が形成される。放電回路１２０（双方向ダイオード素子５０６、５０７）により、放電経路５１０が形成されることにより、異電源渡り信号を受けるＮ−ＦＥＴ５０１におけるゲートとソース間の電位差が大きくなることを抑制することが可能であり、ゲート破壊の発生を低減することが可能となる。
【０１１２】
（実施の形態６）
図１３は、実施の形態６に係わる半導体集積回路装置の構成を示す回路図である。この実施の形態の半導体集積回路装置は、先に実施の形態２で説明した図９の半導体集積回路装置に類似している。そのため、図９と同じ部分には、同一の符号を付して、その説明は省略する。以下、図９との相違点を説明する。
【０１１３】
この実施の形態においては、異電源渡り信号を形成する回路の構成が変更される。すなわち、異電源渡り信号を形成する回路に含まれているところの回路ブロック１は、電源遮断スイッチ用のＭＯＳＦＥＴを介さずに、電源電圧配線３０３に接続される。言い換えるならば、回路ブロック１は、電源遮断領域の外に配置され、例えば常時動作する様にされる。図９に示した実施の形態においては、放電回路１２０（図８）を構成する双方向ダイオード素子５０６、５０７は、遮断電源配線間に接続されていたが、この実施の形態においては、電源電圧配線３０３と遮断電源配線ＶＤＤＭ２との間に接続される。
【０１１４】
これにより、帯電され、その後で端子（ピン）１０５に接地電圧が与えられた場合においても、矢印付きの破線９０６、９０７および矢印付きの実線９０８で示した放電経路が形成される。すなわち、この場合にも、放電回路１２０により放電経路９０８が形成されるため、異電源渡り信号を、そのゲートに受けるＰ−ＦＥＴ９０２のゲートとソース間の電位差が大きくなるのを抑制することができ、ゲート破壊を低減することが可能となる。なお、この場合の放電経路９０６は、図９の放電経路９０６から電源遮断用のＰ−ＦＥＴ９０１を除いた経路となる。
【０１１５】
放電回路を構成するダイオード素子として、ＳＴＩによりＰ型の半導体領域とＮ型の半導体領域を分離する構造を、図７の（Ａ）および図７の（Ｂ）において説明したが、これに限定されるものではない。例えば、ＭＯＳＦＥＴのゲート電極を用いて、Ｐ型の半導体領域とＮ型の半導体領域を分離する様な構造（ゲート分離型）のダイオード素子を用いてもよい。例えば、ダイオード素子として、ＳＴＩ分離でＮ＋半導体領域とＰ型ウエルにより形成したダイオード素子、ＳＴＩ分離でＰ＋半導体領域とＮ型ウエルにより形成したダイオード素子であってもよい。また、ゲート電極を用いた分離で、Ｎ＋半導体領域とＰ型ウエルにより形成したダイオード素子、ゲート電極を用いた分離で、Ｐ＋半導体領域とＮ型ウエルにより形成したダイオード素子であってもよい。さらには、Ｐ型ウエルとＮ型ウエルにより形成したダイオード素子であってもよい。
【０１１６】
以上では、ＣＤＭ試験を例にして説明したが、半導体集積回路装置を搬送する際等においては、半導体集積回路装置は帯電される。帯電した状態で端子（ピン）１０５等に、金属が接触して、端子（ピン）１０５に接地電位が与えられることがある。そのため、半導体集積回路装置の取り扱いにおいても、ゲート保護として有効である。また、アナログ回路とデジタル回路との間を異電源渡り信号が伝わる場合を例にして、説明したが、これに限定されるものでは無い。デジタル回路間あるいはアナログ回路間を異電源渡り信号が伝わる場合であってもよい。勿論、図１に示したコアロジック領域内の回路においても適用可能である。
【０１１７】
本発明は上記した実施形態に限定されるものではなく、様々な変形例が含まれる。上記した実施の形態１〜６は、本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施の形態の構成の一部を他の実施の形態の構成に置き換えることもできる。また、ある実施の形態の構成に他の実施の形態の構成を加えることもできる。また、各実施の形態の構成の一部について、他の構成を追加・削除・置換することもできる。
【符号の説明】
【０１１８】
１１５、１１６  電源遮断スイッチ回路
１１８  回路ブロック２
１１９  回路ブロック１
１２０  放電回路
２００  クランプ回路３
２０１  クランプ回路２
２０２  クランプ回路３
ＶＳＳ１、ＶＳＳ２  遮断電源配線
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図１】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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