(57)【特許請求の範囲】
【請求項１】
第１の導電型をもつ半導体からなりドレインとして機能する半導体基板上に、前記第１の導電型と逆の第２の導電型をもつ半導体層が形成された構造において、前記第２の導電型をもつ半導体層を貫通する溝が形成され、当該溝に隣接した前記第２の導電型をもつ半導体層の表面に前記第１の導電型をもつソース領域が形成され、ゲート酸化膜及びゲート電極が前記溝の中に埋め込まれて形成された構成を具備する半導体装置の製造方法であって、
前記第２の導電型をもつ半導体層の表面において、前記溝が形成される領域以外の領域を覆うマスク層を形成した後に前記第２の導電型をもつ半導体層をエッチングすることによって前記溝を形成する溝形成工程と、
前記溝の底部に光を照射することによって前記溝の底部に照射損傷層を形成する照射工程と、
前記マスク層を除去した後に酸化雰囲気で熱処理を行い前記溝の内面及び前記第２の導電型をもつ半導体層の表面に酸化膜層を形成する酸化工程と、
前記酸化膜層が形成された前記溝の中に前記ゲート電極を形成する電極形成工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
前記半導体基板及び前記第２の導電型をもつ半導体層は炭化珪素（ＳｉＣ）単結晶で構成されたことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記光の波長を３８０ｎｍ以下とすることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記溝形成工程におけるマスク層を残した状態で前記照射工程を行うことを特徴とする請求項１から請求項３までのいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、特にトレンチゲート形状を具備するＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の製造方法、及びこの半導体装置に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴは、各種のスイッチング素子等として使用されている。その中でも、特に大電流で駆動される素子（パワーＭＯＳＦＥＴ）として、トレンチゲート構造のものが知られている。
【０００３】
トレンチゲート構造のＭＯＳＦＥＴの断面構造の一例を図２に示す。この構造においては、ＭＯＳＦＥＴのドレインとして機能するｎ＋（不純物濃度の高いｎ型）基板９１上に、ｎ−（不純物濃度の低いｎ型）層９２、ｐ層９３が順次形成されている。この構造において、表面からｐ層９３を貫通し、ｎ−層９２に達する形態の溝（トレンチ）が形成され、溝の上端部に隣接するｐ層９３中にｎ＋層９４（ソース領域）が形成される。この溝は、図２中において紙面に垂直な方向に延びて形成されており、図２はこの溝が延伸する方向に垂直な断面となっている。この溝の内部の表面全面には酸化膜層（ＳｉＯ２）９５が形成された上で、この溝は多結晶シリコンで構成されたゲート電極９６で埋め込まれる。ｎ＋層９４及びｐ層９３の上面にはソース電極９７が接続され、ソース電極９７とゲート電極９６とは層間絶縁層９８で絶縁されている。また、ｎ＋基板９１の裏面には、ドレイン電極９９が形成されている。なお、溝の形態は任意であり、内部にゲート電極９６等を形成できる構造であれば、例えば溝ではなく平面視でドット状の形状とすることもできる。
【０００４】
この構成においては、ゲート電極（ゲート）９６に閾値以上の電圧を印加することによって、溝中においてゲート電極９６と酸化膜層９５を挟んで隣接したｐ層９３（酸化膜層９５と接する側）にｎ型のチャンネルが誘起され、ＭＯＳＦＥＴがオン状態となる。すなわち、この場合に、ソース電極９７（ｎ＋層９４）とドレイン電極９９（ドレイン領域：ｎ＋基板９１）間に電流が流れ、ｎチャンネルＭＯＳＦＥＴとして動作する。この構造においては、ソース、ドレインと、これらの間のチャンネルが基板面と垂直方向に並んで形成されるため、小さな面積でもチャンネル領域を広くとることができ、ソースとドレイン間に大電流を流すことができる。このため、この構造は、パワーＭＯＳＦＥＴとして特に好適である。
【０００５】
この際、トレンチの側面においては、酸化膜層９５はＭＯＳＦＥＴのゲート絶縁膜として機能するため、その厚さは５０ｎｍ以下と薄くすることが必要である。一方で、良好なスイッチング特性を得るためには、ゲート電極９６とドレイン（ｎ＋基板９１）との間の容量（ミラー容量Ｃｒｓｓ）を小さくすることが必要となるため、トレンチの底部におけるこの膜厚を例えば１００ｎｍ以上と厚くすることが必要となる。このため、トレンチの内部において、酸化膜層９５は、側面で薄く、底部で厚い構成とされる。
【０００６】
ＳｉやＳｉＣ等からなる半導体層が上記のＭＯＳＦＥＴの材料として用いられる場合において、ＭＯＳＦＥＴとしても良好な特性を得るためには、ゲート絶縁層となる酸化膜層９５は、熱酸化によって形成するのが一般的である。ところが、熱酸化を用いた場合には、半導体層の表面が一様に酸化されるため、その厚さをトレンチ側面で薄く、トレンチの底面で厚くすることは困難である。また、熱酸化においては、ＳｉＯ２を堆積するのではなく、半導体層表面を酸化反応させることによって半導体層を酸化膜層９５に変化させるため、酸化膜層９５を厚く形成することは容易ではない。ＳｉＯ２はＣＶＤ法等、熱酸化以外の様々な成膜法で形成することも可能であり、例えばＣＶＤ法によればＳｉＯ２を堆積することにより厚く形成することも可能である。しかしながら、この場合には良好なＭＯＳ特性を得ることは困難であり、かつこの場合でも酸化膜層９５をトレンチ側面で薄く、トレンチの底面で厚く形成することは困難である。
【０００７】
このため、特許文献１には、酸化膜層における上記の膜厚構成を実現する製造方法が記載されている。図３はその工程断面図である。
【０００８】
ここでは、ｎ＋基板９１上にｎ−層９２、ｐ層９３を順次エピタキシャル成長させる（図３（ａ））。次に、ｐ層９３の表面に局所的にソース領域となるｎ＋層９４をイオン注入等によって形成する（図３（ｂ））。その後、ｎ＋層９４が形成された領域と重複する範囲において、エッチングによってトレンチ（溝）２００を形成する（図３（ｃ））。このドライエッチングは、例えばフォトレジストをマスクとして行われ、その底面にはｎ−層９２が露出する。
【０００９】
次に、図３（ｄ）に示されるように、この構造の上側からイオンビーム５００を入射させる（イオン注入を行う）。このイオン注入は、半導体表面に結晶欠陥（照射損傷）を誘起するために行われ、イオンビーム５００を構成するイオン種としては、例えば酸素やネオンが用いられる。イオンビーム５００が上側から垂直に入射する場合には、図３（ｅ）に示されるように、このイオン照射損傷層１１０は、ｐ層９３の最表面とトレンチ２００の底面のｎ−層９２最表面に形成される。一方、トレンチの側面はイオンビームと平行となるため、イオン照射損傷層１１０は形成されない。イオン照射損傷層１１０が形成されていない箇所におけるｎ−層９２、ｐ層９３等においては単結晶の原子配列秩序が存在するのに対し、このイオン照射損傷層１１０中ではこの原子配列秩序が壊されている。
【００１０】
この状態で酸化雰囲気で熱処理を行うことにより熱酸化を行った場合、原子配列秩序が損なわれているイオン照射損傷層１１０中においては、原子配列秩序が維持されている他の箇所と比べて酸化は特に速く進行する。このため、図３（ｆ）に示されるように、形成された酸化膜層９５は、イオン照射損傷層１１０が形成されていたｐ層９３の表面とトレンチ２００底面のｎ−層９２表面において厚くなる。すなわち、図２の構成の酸化膜層９５が実現できる。
【００１１】
その後、図３（ｇ）に示されるように、ゲート電極９６、層間絶縁層９８、ソース電極９７、ドレイン電極９９を形成することにより、図２の構造のＭＯＳＦＥＴが形成される。
【００１２】
こうした製造方法を用いて、トレンチゲートを用いたＭＯＳＦＥＴを製造することができる。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２０００−３１２００３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかしながら、トレンチ２００の底面で充分に酸化膜層９５を厚くするためには、充分な深さまで結晶欠陥が導入されたイオン照射損傷層１１０を形成することが必要となる。こうしたイオン照射損傷層１１０を形成するために必要となるイオン注入の条件としては、特許文献１に記載されるように、酸素イオンの場合でエネルギーが３０ｋｅＶ以上、ドーズ量が１０１５ｃｍ−２以上である。こうした条件でイオン注入を行うための処理時間は長くなる。このため、低コストでこのＭＯＳＦＥＴを製造することは困難であった。
【００１５】
このように、ミラー容量が小さく高性能のトレンチゲート型のＭＯＳＦＥＴを低コストで製造することは困難であった。
【００１６】
本発明は、かかる問題点に鑑みてなされたものであり、上記問題点を解決する発明を提供することを目的とする。
【課題を解決するための手段】
【００１７】
本発明は、上記課題を解決すべく、以下に掲げる構成とした。
本発明の半導体装置の製造方法は、第１の導電型をもつ半導体からなりドレインとして機能する半導体基板上に、前記第１の導電型と逆の第２の導電型をもつ半導体層が形成された構造において、前記第２の導電型をもつ半導体層を貫通する溝が形成され、当該溝に隣接した前記第２の導電型をもつ半導体層の表面に前記第１の導電型をもつソース領域が形成され、ゲート酸化膜及びゲート電極が前記溝の中に埋め込まれて形成された構成を具備する半導体装置の製造方法であって、前記第２の導電型をもつ半導体層の表面において、前記溝が形成される領域以外の領域を覆うマスク層を形成した後に前記第２の導電型をもつ半導体層をエッチングすることによって前記溝を形成する溝形成工程と、前記溝の底部に光を照射することによって前記溝の底部に照射損傷層を形成する照射工程と、前記マスク層を除去した後に酸化雰囲気で熱処理を行い前記溝の内面及び前記第２の導電型をもつ半導体層の表面に酸化膜層を形成する酸化工程と、前記酸化膜層が形成された前記溝の中に前記ゲート電極を形成する電極形成工程と、を具備することを特徴とする。
本発明の半導体装置の製造方法において、前記半導体基板及び前記第２の導電型をもつ半導体層は炭化珪素（ＳｉＣ）単結晶で構成されたことを特徴とする。
本発明の半導体装置の製造方法は、前記光の波長を３８０ｎｍ以下とすることを特徴とする。
本発明の半導体装置の製造方法は、前記溝形成工程におけるマスク層を残した状態で前記照射工程を行うことを特徴とする。
【発明の効果】
【００１８】
本発明は以上のように構成されているので、ミラー容量が小さく高性能のトレンチゲート型のＭＯＳＦＥＴを低コストで製造することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施の形態に係る半導体装置の製造方法の工程断面図である。
【図２】トレンチゲート型のＭＯＳＦＥＴの一例の断面図である。
【図３】トレンチゲート型のＭＯＳＦＥＴの従来の製造方法の一例を示す工程断面図である。
【発明を実施するための形態】
【００２０】
以下、本発明の実施の形態となる半導体装置の製造方法につき説明する。ここで製造される半導体装置は、トレンチゲート型のＭＯＳＦＥＴである。このＭＯＳＦＥＴの基本的構造は図２に示されたものと同様である。
【００２１】
図１（ａ）〜（ｈ）は、この半導体装置の製造方法を示す工程断面図である。図１は、このトレンチゲート型ＭＯＳＦＥＴにおけるゲートが延伸する方向の溝に垂直な方向の断面図である。ここで、この半導体装置を構成する半導体は、例えばＳｉＣである。
【００２２】
まず、図１（ａ）に示されるように、ｎ型（第１の導電型）の半導体基板１１の上にｐ型（第２の導電型）の半導体層であるｐ層１２がエピタキシャル成長によって形成される。半導体基板１１は、ｎ＋基板１１ａ上にｎ−層１１ｂをエピタキシャル成長されることによって形成されている。ｎ＋基板１１ａ、ｎ−層１１ｂ、ｐ層１２は、いずれも４Ｈ−ＳｉＣ単結晶で構成される。この半導体基板１１の面方位（図１（ａ）中の上側に向かう側の面方位）は、α−ＳｉＣ（０００１）Ｓｉ面であり、ｐ層１２の面方位も同様となる。ｎ＋基板１１ａは、高濃度にドナーがドープされたｎ型のＳｉＣ単結晶ウェハ（高ドープ基板）であり、ｎチャンネルＭＯＳＦＥＴのドレインとして機能する。ｎ−層１１ｂは、これよりもドナーの濃度が低いｎ型ＳｉＣ層（低ドープ層）であり、通常のエピタキシャル成長によってこの上に形成されている。ｐ層１２も同様にＳｉＣ単結晶であるが、これらとは逆にアクセプタが添加されている。
【００２３】
次に、図１（ｂ）に示されるように、ｐ層１２の表面に、局所的にイオン注入を行うことによってソース領域となるｎ＋層１３を形成する（ソース領域形成工程）。ここでは、ＳｉＣにおいてドナーとなる窒素等が注入される。そのエネルギーは、例えば２００ｋｅＶ、ドーズ量は例えば５×１０１５ｃｍ−２程度であるが、これらの条件は、ソース領域の深さや電気特性によって適宜設定される。また、このイオン注入の際にはフォトレジストからなるマスクが用いられ、イオン注入後にこのマスクは除去される。また、このイオン注入後にはドナーの活性化のために熱処理が行われる。
【００２４】
次に、図１（ｃ）に示されるように、フォトレジストからなるマスク層１００を溝（トレンチ）が形成されるべき領域以外に形成する。この工程は、通常のフォトリソグラフィにより行われる。
【００２５】
次に、この状態でドライエッチングを行い、図１（ｄ）に示されるようにトレンチ２００を形成する（溝形成工程）。トレンチ２００の底面ではｎ−層１１ｂが露出する設定とされる。なお、図においてはこのトレンチ２００断面における側面は基板面に対して垂直とされているが、この角度（テーパー角）は、ドライエッチング条件の調整によって適宜設定することができる。また、図１（ｄ）はトレンチ２００が延伸する方向に垂直な断面を示しているが、トレンチ２００の平面視における形状は、ゲート電極等の形状に応じて適宜設定が可能である。
【００２６】
以上の工程については、特許文献１に記載の技術と同様である。
【００２７】
本発明の実施の形態に係る製造方法においては、その後、図１（ｅ）に示されるように、マスク層１００を残した状態で、レーザー光（光）３００を上方から照射する（照射工程）。レーザー光３００の波長は、ＳｉＣにおける吸収率が高い波長、例えば４Ｈ−ＳｉＣの禁制帯幅に対応するエネルギーの光の波長よりも短く、３８０ｎｍ以下とする。また、レーザー光３００は、基板面に対して垂直に入射させる。レーザー光３００は小さなスポット径のビーム形状であり、このレーザービームが面内方向において走査される。このレーザー光３００はトレンチ２００の底面では露出したｎ−層１１ｂの表面近くで吸収される。照射されたｎ−層１１ｂの表面近くの層の温度はこれによって急激に上昇し、照射が停止すると急激に冷却されるため、結晶内において大きな歪みが発生し、結晶配列の秩序が乱され、非晶質化する。また、レーザー光３００はマスク層１００においても吸収されるため、マスク層１００直下のｐ層１２、ｎ＋層１３までは達さない。
【００２８】
このため、図１（ｅ）に示されるように、レーザー光３００の照射後には、トレンチ２００の底面において照射損傷層３０が形成される。照射損傷層３０は主に非晶質相からなる。レーザー光３００が基板面に垂直に入射し、かつトレンチ２００の側面が基板面に垂直に形成された場合、トレンチ２００の側面にはレーザー光３００が照射されないため、トレンチ２００の側面には照射損傷層３０は形成されない。また、前記の通り、マスク層１００直下のｐ層１２までレーザー光３００は達さないため、ｐ層１２の表面にも照射損傷層３０は形成されない。
【００２９】
その後、図１（ｆ）に示されるようにマスク層１００を灰化処理等によって除去することができる。その後、この状態で酸化雰囲気で熱処理を行えば、図１（ｇ）に示されるように、表面にＳｉＯ２（酸化膜層１４）が形成される（酸化工程）。このＳｉＯ２は、ＳｉＣと酸素とが反応して形成されるため、酸化膜層１４が形成される箇所においては、半導体層（ｐ層１２、ｎ＋層１３、ｎ−層１１ｂ）の表面からある深さまでの範囲がこの酸化膜層１４に変化する。この際、原子配列秩序が乱された照射損傷層３０においては、特に酸化が速く進行する。このため、図１（ｇ）に示されるように、この酸化膜層１４は露出した半導体層表面全面に形成されるものの、トレンチ２００の底面において特に厚くなる。
【００３０】
その後、図１（ｈ）に示されるように、ゲート電極１５、層間絶縁層１６、ソース電極１７、ドレイン電極１８を形成することにより、図２の構造のトレンチゲート型のＭＯＳＦＥＴが形成される（電極形成工程）。ゲート電極１５はＳｉＯ２／ＳｉＣが用いられたＭＯＳ構造において良好なＭＯＳ特性が得られる電極材料、ソース電極１７、ドレイン電極１８はｎ型ＳｉＣとの間でオーミック接合を形成する材料で構成される。また、層間絶縁層１６は、例えば酸化膜層１４と同様のＳｉＯ２で構成されるが、層間絶縁層１６は熱酸化ではなくＣＶＤ法等によって形成される。その厚さはソース電極１７とゲート電極１５との間の絶縁性が高くこれらの間の容量が無視できるように適宜設定される。この構成については特許文献１に記載の技術と同様である。
【００３１】
この構成においては、ゲート電極１５と接するトレンチ２００の側面の酸化膜層１４は、薄いゲート酸化膜として機能する。一方、ゲート電極１５とｎ−層１１ｂあるいはｎ＋基板１１ａとの間の距離は底面において厚い酸化膜層１４で隔てられる。このため、ミラー容量Ｃｒｓｓを小さくすることができ、良好なスイッチング特性が得られる。
【００３２】
この効果は特許文献１に記載の技術と同様である。しかしながら、特許文献１に記載の技術においては、こうした不均一な厚さの酸化膜層を形成するためにイオン注入を用いており、こうした膜厚構成の酸化膜層を形成するために必要なイオン注入の処理時間は長くなる。このため、低コストでこのＭＯＳＦＥＴを製造することは困難である。
【００３３】
これに対して、上記の製造方法においては、レーザー照射を用いることにより、短時間で照射損傷層３０を形成することができるため、低コストでこのＭＯＳＦＥＴを製造することができる。また、上記の例においては、レーザー光３００を全面に照射したが、小さなスポットサイズ径をもったレーザー光３００を局所的にトレンチ２００内に照射することも可能である。この場合、更にその処理時間を短くすることができる。また、この場合には、レーザー光３００を照射する段階においてマスク層１００を予め除去しておくことも可能である。この場合、マスク層１００の除去も容易である。
【００３４】
また、レーザー光３００を照射する段階においてマスク層１００を残しておく、あるいはマスク層１００を用いずにトレンチ２００内にのみレーザー光３００を照射する場合には、ｐ層１２、ｎ＋層１３の表面には照射損傷層３０は形成されない。このため、その後の酸化工程において、ｐ層１２、ｎ＋層１３の表面の酸化膜層１４は厚くならず、ｐ層１２、ｎ＋層１３がＳｉＯ２に変化する表面からの深さも浅くなる。これに対して、特許文献１に記載の技術の場合には、ｐ層１２、ｎ＋層１３の表面にも厚くイオン照射損傷層が形成されるため、ｐ層１２、ｎ＋層１３においては、表面から深くまでがＳｉＯ２（酸化膜層）に変化する。このため、トレンチの底部における酸化膜層を充分厚くする際には、ｐ層１２、ｎ＋層１３が実質的に薄くなる。特にソース領域となるｎ＋層１３が薄くなる場合には、このＭＯＳＦＥＴのオン状態での抵抗が増大する。レーザ光３００を用いてトレンチ２００の底面においてのみ照射損傷層３０を形成すれば、トレンチ２００の外側におけるｎ＋層１３等を薄くせずにトレンチ２００の底部における酸化膜層１４を厚くすることができる。
【００３５】
また、上記の例においては、半導体基板１１やｐ層１２の面方位はα−ＳｉＣ（０００１）Ｓｉ面であり、一般に、エピタキシャル成長によって得られる面方位はこうした特定の面方位である場合が多い。こうした特定の面方位の結晶面に対して特許文献１に記載の技術のように垂直にイオン注入を行う場合には、チャンネリングによってイオンが表面から深く進入する場合が多い。この場合には、表面の極近傍にイオン照射損傷層を形成することは困難である。これを抑制するためには、イオンを垂直からずらした角度で入射させることが有効であるが、この場合には、イオンをトレンチの底面に効率的に入射させることが困難である。すなわち、イオン注入によってイオン照射損傷層を形成する特許文献１に記載の技術においては、実際には上記の酸化膜層の膜厚構成が実現されるようにイオン照射損傷層を最適に形成することは困難である。これに対して、レーザー照射を用いる上記の製造方法においては、こうした問題は発生せず、上記の酸化膜層の膜厚構成が実現されるように照射損傷層を最適に形成することが容易である。なお、ソース領域形成工程におけるイオン注入においては、イオンを垂直からずらした角度で入射させてｎ＋層１３を形成することができる。
【００３６】
なお、溝形成工程（図１（ｄ））において、トレンチ２００の側面のテーパー角（基板面に対する角度）は、垂直に近いことが好ましい。しかしながら、この角度はドライエッチングの条件によって設定が可能であり、この角度が垂直からずれた場合にはその角度に応じた厚さでトレンチ２００の側面にも照射損傷層３０が浅く形成される。この調整によってトレンチ２００の側面の酸化膜層１４の厚さを調整することも可能である。
【００３７】
また、溝形成工程後、あるいは照射工程後において、短時間の熱酸化を行うことにより薄い酸化膜を全面に形成した後に、この酸化膜（犠牲酸化膜）をウェットエッチングで除去する工程を設けてもよい。この場合、トレンチ２００の側面において、トレンチエッチング工程において損傷を受けたこの面における最表面層を除去することができる。また、特にＳｉＣが用いられた場合には、イオン注入後のドナー等の活性化のための熱処理の温度が高いため、ｐ層１２表面には荒れが発生する場合が多い。この荒れが発生した最表面層も、この犠牲酸化膜として除去することが可能である。この場合、この犠牲酸化膜となって除去されるｐ層１２、ｎ＋層１３表面やトレンチ２００の側面の最表面層の厚さを考慮して、照射工程におけるレーザー光３００の照射条件や酸化工程における熱酸化の条件が適宜設定される。
【００３８】
また、上記の例においては、ｎ＋基板１１ａ（高ドープ基板）上にｎ−層１１ｂ（低ドープ層）がエピタキシャル成長した構成の半導体基板１１が用いられる構成としたが、ドレインとして使用でき、かつｐ層１２をこの上に形成できる構成であれば、これらの構成や製造方法は任意である。例えば、ｐ層１２をエピタキシャル成長ではなくイオン注入等によって半導体基板１１上で得た構成としてもよい。また、ドレインとして使用できる限りにおいて、不純物濃度を一様としたｎ型の半導体基板を用いてもよい。
【００３９】
また、上記の例では、第１の導電型（ｎ型）をもつ半導体基板１１をドレイン側とし、この上に第２の導電型（ｐ型）をもつ半導体層としてｐ層１２を形成し、ｐ層１２中にｎ型のチャンネルが形成されたｎチャンネルのＭＯＳＦＥＴを製造する場合について記載した。しかしながら、第１の導電型と第２の導電型をこれらにおいて逆転させた構成のｐチャンネルのＭＯＳＦＥＴを製造する場合においても同様の効果を奏することは明らかである。
【００４０】
また、上記の例では、半導体基板、半導体層を構成する材料はＳｉＣであるとしたが、同様に熱酸化によって酸化膜層を形成してＭＯＳＦＥＴを構成することができる半導体材料であれば、同様の製造方法が適用できることは明らかである。一例として、ＳｉＣの代わりにシリコン（Ｓｉ）を用いた場合でも同様である。
【符号の説明】
【００４１】
１１  半導体基板
１１ａ、９１  ｎ＋基板
１１ｂ、９２  ｎ−層
１２、９３  ｐ層（半導体層）
１３、９４  ｎ＋層（ソース領域）
１４、９５  酸化膜層（ＳｉＯ２）
１５、９６  ゲート電極
１６、９８  層間絶縁層
１７、９７  ソース電極
１８、９９  ドレイン電極
３０  照射損傷層
１００  マスク層
１１０  イオン照射損傷層
２００  トレンチ（溝）
３００  レーザー光（光）
５００  イオンビーム
【図１】
0005879763.tif 000002
【図２】
0005879763.tif 000003
【図３】
0005879763.tif 000004