(57)【特許請求の範囲】
【請求項１】
集積回路基板と、
前記集積回路基板上に、隆起した形状を有し、それぞれがＮＡＮＤストリングとしての複数のストリングに沿って延出し、絶縁材料によって互いに分離された複数の半導体材料帯片を含み、前記ストリングが第１の平面位置における２つの第１ストリングと第２の平面位置における２つの第２ストリングとを備え、各前記半導体材料帯片の両端に第１端部及び第２端部を有する複数の半導体材料帯片スタックと、
それぞれが前記第１の平面位置および前記第２の平面位置に位置し、前記半導体材料帯片の前記第１端部に配設され、一方が前記第１ストリングを終端させ、もう一方が前記第２ストリングを終端させる２つのソース線と、
前記半導体材料帯片の前記第２端部に配設される複数のビット線構造と、
前記複数のスタックの上に直交して延出し、前記複数のスタックに共形の表面を有し、界面領域の３次元アレイが、前記複数のスタックの側面との間に画定される複数のワード線と、
前記複数の半導体材料帯片及び前記複数ワード線を介してアクセス可能であり、前記ストリング内かつ前記ビット線構造と前記ソース線との間に分散されるメモリセルの３次元アレイを確立する前記界面領域の記憶素子と、
前記ストリングにそれぞれ結合され、それぞれが前記ストリングのうちの一方と前記ビット線構造のうちの一方との間、又は、前記ストリングのうちの一方と前記ソース線のうちの一方との間に位置するダイオードと、
を備えるメモリデバイス。
【請求項２】
前記ビット線構造のうちの特定のビット線、前記ソース線のうちの特定のソース線及び、前記複数のワード線のうちの特定のワード線を組み合わせて選択することで、前記メモリセルの３次元アレイのうちの特定のメモリセルを特定することを特徴とする請求項１に記載のメモリデバイス。
【請求項３】
前記複数のスタックの上に直交して配列され、前記複数のスタックに共形の表面を有し、複数のストリング選択デバイスが、前記複数のスタックとの間の交点に画定されるストリング選択線と、
前記複数のスタックの上に直交して配列され、前記複数のスタックに共形の表面を有し、複数のグランド選択デバイスが、前記複数のスタックとの間の交点に画定されるグランド選択線と、を含むことを特徴とする請求項１に記載のメモリデバイス。
【請求項４】
前記ダイオードはそれぞれ、前記ストリング選択デバイスのうちの一方と前記ビット線構造のうちの一方、又は、前記グランド選択デバイスのうちの一方と前記ソース線のうちの一方との間に位置することを特徴とする請求項３に記載のメモリデバイス。
【請求項５】
前記界面領域における前記記憶素子はそれぞれ、トンネル層と、電荷トラップ層と、阻止層とを含むことを特徴とする請求項１に記載のメモリデバイス。
【請求項６】
前記半導体材料帯片は、ｎ型シリコンを含み、前記ダイオードは、前記帯片にｐ型領域又は前記帯片に接触するｐ型プラグを含むことを特徴とする請求項１に記載のメモリデバイス。
【請求項７】
前記メモリセルのプログラミング中にメモリセルの非選択ストリングの前記ダイオードを逆バイアスするための論理をさらに備えることを特徴とする請求項１に記載のメモリデバイス。
【発明の詳細な説明】
【関連出願の参照】
【０００１】
本出願は、参照することで本明細書に援用される２０１０年９月１日出願の米国特許仮出願第６１／３７９，２９７号の利益をここに主張する。
【技術分野】
【０００２】
本発明は、高密度メモリデバイスに関し、特に、メモリセルの平面を複数面配置して３次元（３Ｄ）アレイを提供するメモリデバイスに関する。
【背景技術】
【０００３】
集積回路内のデバイスの最小線幅が、一般のメモリセル技術の限界まで縮小するのに伴って、設計者は、メモリセルの平面を複数面重ねて、記憶容量がより大きくビット当たりのコストがより低いものを実現する技術を探し求めてきた。例えば、非特許文献１及び非特許文献２においては、薄膜トランジスタ技術を電荷トラップメモリ技術に適用している。
【０００４】
また、非特許文献３では、交点アレイ技術をアンチヒューズ型メモリに適用している。非特許文献３に記載されている設計では、ワード線とビット線の複数の層が設けられ、その交点に記憶素子が設けられる。記憶素子は、ワード線に接続されたｐ+ポリシリコンアノード及びビット線に接続されたｎ-ポリシリコンカソードを含み、アノードとカソードはアンチヒューズ材料によって分離される。
【０００５】
非特許文献１、非特許文献２及び非特許文献３に記載されたプロセスには、各メモリ層に対するいくつかの最小線幅のリソグラフィによる工程が含まれる。従って、デバイスを製造するために必要な最小線幅のリソグラフィの工程数は、実装される層の数を乗じたものとなる。そのため、３次元アレイを用いることで高密度の利点は実現できるが、製造コストが高いために、当該技術の利用が制限されている。
【０００６】
非特許文献４には、電荷トラップメモリ技術において、垂直ＮＡＮＤセルを設ける他の構造が記載されている。非特許文献４に記載された構造は、ＮＡＮＤゲートのように動作する垂直チャネルを有し、シリコン／酸化膜／窒化膜／酸化膜／シリコン（ＳＯＮＯＳ）電荷トラップ技術を用いて、各ゲートと垂直チャネルの界面にストレージサイトを作成するマルチゲート電界効果トランジスタ構造を含む。メモリ構造は、マルチゲートセル用の垂直チャネルとして配置された柱状の半導体材料に基づき、基板の近傍には下部選択ゲート及び最上部には上部選択ゲートを有する。柱状部と交差する平坦な電極層を用いて複数の水平コントロールゲートが形成される。コントロールゲートに用いた平坦な電極層は、最小線幅のリソグラフィを必要としないため、コストが削減される。しかしながら、垂直チャネルのそれぞれに対しては、最小線幅のリソグラフィの多くの工程が要求される。また、この方法で重ねることができるコントロールゲートの数には限界があり、その数は、垂直チャネルの導電率、用いた書き込み及び消去プロセス等の要因によって決定される。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】ライ（Lai）等、「マルチレイヤスケーラブル薄膜トランジスタ（ＴＦＴ）ＮＡＮＤ型フラッシュメモリ（A  Multi-Layer  Stackable  Thin-Film  transistor  （ＴＦＴ）  NAND-Type  Flash  Memory）」、米国電気電子学会国際電子デバイス会議（IEEE  Int’L  Electron  Devices  Meeting）  ２００６年１２月１１日〜１３日
【非特許文献２】ジュン（Jung）等、「単結晶Ｓｉ層のＩＬＤへの積層及び３０ｎｍ超ノード用のＴＡＮＯＳ構造を用いた３次元に積層されたＮＡＮＤ型フラッシュメモリ技術（Three  Dimensionally  Stacked  NAND-Type  Flash  Memory  Technology  Using  Stacking  Single  Crystal  Si  Layers  on  ILD  and  TANOS  Structure  for  Beyond  ３０nm  Node）」米国電気電子学会国際電子デバイス会議（IEEE  Int’L  Electron  Devices  Meeting）、２００６年１２月１１日〜１３日
【非特許文献３】ジョンソン（Jonson）等、「ダイオード／アンチヒューズ型メモリセルの３次元アレイを備えた５１２−ＭｂＰＲＯＭ（５１２-Mb  PROM  With  a  Three-Dimensional  Array  of  Diodｅ／Anti-fuse  Memory  cells）」、米国電気電子学会国際固体回路会議論文集（IEEE  J．  of  Solid-State  Circuits）、第３８巻、  第１１号、２００３年１１月１１日
【非特許文献４】タナカ（Tanaka）等「超高密度フラッシュメモリ用の穿孔と差込みプロセスを有するＢｉＣＳ技術（Bit  Cost  Scalable  Technology  with  Punch  and  Plug  Process  for  Ultra  High  Density  Flash  Memory）」２００７年のＶＬＳＩ技術に関するシンポジウム技術論文集ダイジェスト（Symposium  on  VLSI  Technology  Digest  of  Technical  Papers）、２００７年月１２日〜１４日、１４〜１５ページ。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
そのため、信頼できる非常に小型の記憶素子を含む、３次元集積回路メモリ用の構造を低い製造コストで提供することが望まれている。
【課題を解決するための手段】
【０００９】
本発明の一態様は、集積回路基板と、複数の半導体材料帯片スタックと、複数のワード線と、複数の記憶素子と、複数のダイオードと、を備えるメモリデバイスである。前記複数の半導体材料帯片スタックは、前記集積回路基板から延出する。前記複数のスタックは、隆起した形状であり、絶縁材料によって複数の平面位置のうちの異なる平面位置に分離された少なくとも２つの半導体材料帯片を含む。前記複数のワード線は、前記複数のスタックの上に直交して配列され、前記複数のスタックに共形な表面を有するので、界面領域の３次元アレイが、前記複数のスタックの表面と前記複数のワード線との交点に確立される。前記界面領域における前記記憶素子は、前記複数の半導体材料帯片及び前記複数のワード線を介してアクセス可能なメモリセルの３次元アレイを確立する。前記メモリセルは、ビット線構造とソース線との間のストリングに配置される。前記ダイオードは、前記メモリセルのストリングと、前記ビット線構造及びソース線のうちの一方との間の前記ストリングに結合される。
【００１０】
実施形態によっては、前記ストリングは、ＮＡＮＤストリングである。
【００１１】
実施形態によっては、前記ビット線構造のうちの特定のビット線、前記ソース線のうちの特定のソース線及び、前記複数のワード線のうちの特定のワード線を組み合わせて選択することにより、前記メモリセルの３次元アレイのうちの特定のメモリセルを特定する。
【００１２】
実施形態によっては、ダイオードが、前記メモリセルのストリングと前記ビット線構造との間の前記ストリングに結合される。
【００１３】
実施形態によっては、ダイオードが、前記メモリセルのストリングと前記ソース線との間の前記ストリングに結合される。
【００１４】
ある実施形態には、ストリング選択線及びグランド選択線が含まれる。前記ストリング選択線は、前記複数のスタックの上に直交して配列され、前記スタックに共形の表面を有するので、前記ストリング選択デバイスが、前記複数のスタックの表面と前記ストリング選択線との交点に確立される。前記グランド選択線は、前記複数のスタックの上に直交して配列され、前記スタックに共形の表面を有するので、前記グランド選択デバイスが、前記複数のスタックの表面と、前記グランド選択線との交点に確立される。
【００１５】
実施形態によっては、前記ダイオードが、前記ストリング選択デバイスと前記ビット線構造との間に結合される。実施形態によっては、前記ダイオードは、前記グランド選択デバイスと前記ソース線との間に結合される。
【００１６】
実施形態によっては、界面領域における複数の電荷トラップ構造がそれぞれ、トンネル層と、電荷トラップ層と、阻止層とを備える。
【００１７】
実施形態によっては、半導体帯片は、ｎ型シリコンを含み、前記ダイオードは、前記帯片にｐ型領域を含む。実施形態によっては、前記半導体帯片は、ｎ型シリコンを含み、前記ダイオードは、前記帯片に接触するｐ型プラグを含む。
【００１８】
ある実施形態には、前記メモリセルをプログラミングする間にメモリセルの非選択ストリングのダイオードを逆バイアスする論理が含まれる。
【００１９】
本発明の一態様は、集積回路基板と、前記集積回路基板上のメモリセルの３次元アレイを含むメモリデバイスである。前記３次元アレイは、メモリセルのＮＡＮＤストリングのスタックと、前記ストリングに結合されたダイオードを、前記メモリセルのストリングと、前記ビット線構造及び前記ソース線のうちの一方との間に含む。
【００２０】
実施形態によっては、前記ビット線構造のうちの特定のビット線、前記ソース線のうちの特定のソース線及び、前記複数のワード線のうちの特定のワード線を組み合わせて選択することにより、メモリセルの３次元アレイのうちの特定のメモリセルを特定する。
【００２１】
実施形態によっては、前記ダイオードが、前記メモリセルのストリングと前記ビット線構造との間の前記ストリングに結合される。実施形態によっては、前記ダイオードは、前記メモリセルのストリングと前記ソース線との間の前記ストリングに結合される。
【００２２】
ある実施形態は、前記ビット線構造と前記メモリセルのストリングとの間にストリング選択デバイスを含み、前記ソース線と前記メモリセルのストリングとの間にグランド選択デバイスを含む。
【００２３】
実施形態によっては、前記ダイオードが、前記ストリング選択デバイスと前記ビット線構造との間に結合される。実施形態によっては、前記ダイオードは、前記グランド選択デバイスと前記ソース線との間に結合される。
【００２４】
実施形態によっては、前記界面領域における前記電荷トラップ構造はそれぞれ、トンネル層と、電荷トラップ層と、阻止層とを含む。
【００２５】
本発明の一態様は、３次元ＮＡＮＤ型フラッシュメモリの動作方法である。工程には、書込みバイアス配列シーケンスを、ダイオードがメモリセルのストリングと、ビット線構造及びソース線のうちの一方との間にあるように、ストリングに結合されたダイオードを有する前記３次元ＮＡＮＤ型フラッシュメモリに適用する工程が含まれる。
【００２６】
１本以上の非選択ストリングを充電する。ここで、前記非選択ストリングには、前記書込みバイアス配列によって書き込まれるべきメモリセルは含まれない。様々な実施形態において、前記ソース線又は前記ビット線構造から充電が行われる。様々な実施形態において、前記ダイオードを通して又は前記ダイオードを通さず充電が行われる。前記ソース線及び前記ビット線構造は、前記非選択ストリング及び前記書込みバイアス配列によって書き込まれるべき１つ以上のメモリセルを含む選択ストリングから滅結合される。書込み電圧は、書込みバイアス配列によって書き込まれるべき前記１つ以上のメモリセルの１つ以上のワード線を介して、前記非選択ストリング及び前記選択ストリングに対して印加される。
【００２７】
前記記憶素子は、対応するビット線構造と共通のソース線との間のストリングに配置され、前記メモリセルのストリングと、前記ビット線構造及び共通のソース線のうちの一方との間のそれぞれのストリングに結合されたダイオードを含む。第１の選択ゲート（例えば、ＳＳＬ）は、前記対応するビット線構造とメモリセルのストリングとの間に結合することができ、第２の選択ゲート（例えば、ＣＳＬ）は、対応する共通のソース線とメモリセルのストリングとの間に結合することができる。前記ダイオードは、前記第１の選択ゲートと前記対応するビット線構造との間に結合することができる。前記ダイオードは、前記第２の選択ゲートと前記対応する共通のソース線との間に結合することができる。
【００２８】
３次元メモリデバイスには、絶縁材料によって分離された複数の半導体材料帯片の形状を有し、復号化回路を通してセンスアンプに結合可能なストリングとして本明細書で説明される実施例において配列された複数の隆起したスタックが含まれる。半導体材料の帯片は、前記隆起したスタックのサイドに側面を有する。実施例において配列された、本明細書では行デコーダに結合可能なワード線として説明する複数の導電線は、前記複数の隆起したスタックの上を直交して延びる。前記導電線は、前記スタックの表面に共形である表面（例えば、底面）を有する。この共形構造により、前記スタック上の前記半導体材料帯片の側面と導電線との交点の界面領域が多層アレイとなる。記憶素子は、前記帯片の側面と前記導電線との界面領域に位置する。前記記憶素子は、以下に説明する実施形態におけるプログラム可能な抵抗構造又は電荷トラップ構造のようにプログラム可能である。特定の界面領域のスタック内における前記共形の導電線、前記記憶素子及び、前記半導体材料帯片の組み合わせにより、メモリセルのスタックが形成される。前記アレイ構造の結果として、メモリセルの３次元アレイが提供される。
【００２９】
前記複数の隆起したスタック及び前記複数の導電線は、前記メモリセルが自己整合するように作成することができる。例えば、前記隆起したスタックにおける前記複数の半導体材料帯片は、比較的深くすることができるトレンチが結果として交互に形成される単一のエッチマスク及び前記半導体材料帯片の側面が垂直に位置合わせされる又は、前記エッチングに起因する前記隆起部の先細りの側面に位置合わせされるスタックを用いて画定することができる。前記記憶素子は、前記複数のスタックに対するブランケット蒸着プロセスによって作った材料の単一層又は多層を用いて形成することができ、最小線幅の位置合わせ工程を用いない他のプロセスを用いることで形成することができる。また、前記複数の導電線は、前記記憶素子を提供するために用いた前記材料の単一層又は多層の上に共形蒸着を用い、その後、単一のエッチマスクを用いて前記線を画定するためのエッチプロセスによって形成することができる。結果として、前記複数のスタックにおける前記複数の半導体材料帯片に対して１つの位置合わせ工程及び、前記複数の導電線に対して１つの位置合わせ工程を用いることで自己整合したメモリセルの３次元アレイが確立される。
【００３０】
また、本明細書に説明するものは、ＢＥ−ＳＯＮＯＳ技術に基づいた３次元埋込みチャネル型無接合ＮＡＮＤフラッシュ構造である。
【００３１】
本発明は、３次元ＶＧ−ＮＡＮＤ型フラッシュ設計に対する非常に効率的なアレイ復号化方法を提供するものである。ダイサイズは、現行のＦＧ−ＮＡＮＤ型フラッシュ設計に適する一方、密度を１Ｔビットまで拡張することができる。
【００３２】
本発明は、超高密度３次元ＮＡＮＤ型フラッシュ用の実践的回路設計アーキテクチャを提供する。
【００３３】
本発明の他の態様及び利点は、以下の図面、詳細な説明及び、請求項を検討することにより明らかとなる。
【図面の簡単な説明】
【００３４】
【図１】図１は、複数の隆起したスタック状に配置された、Ｙ軸に平行な半導体材料帯片の複数の平面と、半導体材料帯片の側面の記憶層と、複数の隆起したスタックを覆って配置された共形の底面を有する複数の導電線とを含む本明細書に記載された３次元メモリ構造の斜視図である。
【図２】図２は、図１の構造のＸ−Ｚ平面におけるメモリセルの断面図である。
【図３】図３は、図１の構造のＸ−Ｙ平面におけるメモリセルの断面図である。
【図４】図４は、図１の構造を有するアンチヒューズ型メモリの概略図である。
【図５】図５は、複数の隆起したスタック状に配置された、Ｙ軸に並行な半導体材料帯片の複数の平面と、半導体材料帯片の側面の電荷トラップ記憶層と、複数の隆起したスタックを覆って配置された共形の底面を有する複数の導電線とを含む本明細書に記載された３次元ＮＡＮＤ型フラッシュメモリ構造の斜視図である。
【図６】図６は、図５の構造のＸ−Ｚ平面におけるメモリセルの断面図である。
【図７】図７は、図５の構造のＸ−Ｙ平面におけるメモリセルの断面図である。
【図８】図８は、図５及び図２３の構造を有するＮＡＮＤ型フラッシュメモリの概略図である。
【図９】図９は、記憶層が導電線同士の間で取り除かれた、図５のような３次元ＮＡＮＤ型フラッシュメモリ構造の別の実施例の斜視図である。
【図１０】図１０は、図９の構造のＸ−Ｚ平面におけるメモリセルの断面図である。
【図１１】図１１は、図９の構造のＸ−Ｙ平面におけるメモリセルの断面図である。
【図１２】図１２は、図１、図５及び図９のようなメモリデバイスを製造する工程における第１段階を説明する図である。
【図１３】図１３は、図１、図５及び図９のようなメモリデバイスを製造する工程における第２段階を説明する図である。
【図１４Ａ】図１４Ａは、図１のようなメモリデバイスを製造する工程における第３段階を説明する図である。
【図１４Ｂ】図１４Ｂは、図５のようなメモリデバイスを製造する工程における第３段階を説明する図である。
【図１５】図１５は、図１、図５及び図９のようなメモリデバイスを製造する工程における第３段階を説明する図である。
【図１６】図１６は、図１、図５及び図９のようなメモリデバイスを製造する工程における第４段階を説明する図である。
【図１７】図１７は、行、列及び平面復号化回路を有する３次元のプログラム可能な抵抗メモリアレイを含む集積回路の概略図である。
【図１８】図１８は、行、列及び平面復号化回路を有する３次元ＮＡＮＤフラッシュメモリアレイを含む集積回路の概略図である。
【図１９】図１９は、３次元ＮＡＮＤ型フラッシュメモリアレイの一部分の透過型電子顕微鏡（ＴＥＭ）画像である。
【図２０】図２０は、ビット線構造とメモリストリングとの間のストリングにダイオードを含む３次元ＮＡＮＤ型フラッシュメモリ構造の斜視図である。
【図２１】図２１は、ＮＡＮＤ構造に配列された６つの電荷トラップセルを有するメモリセルの２平面を示す、ビット線構造とメモリストリングとの間のストリングにダイオードを含む３次元ＮＡＮＤ型フラッシュメモリ構造の概略斜視図である。
【図２２】図２２は、図２１のようなアレイにおけるプログラミング動作のためのタイミング図である。
【図２３】図２３は、読み出し動作を行っている、ビット線構造とメモリストリングとの間のストリングにダイオードを含む３次元ＮＡＮＤ型フラッシュメモリ構造の斜視図である。
【図２４】図２４は、書き込み動作を行っている、ビット線構造とメモリストリングとの間のストリングにダイオードを含む３次元ＮＡＮＤ型フラッシュメモリ構造の斜視図である。
【図２５】図２５は、ビット線構造とメモリストリングとの間のストリングに、ポリシリコンプラグによって実現されたダイオードを含む３次元ＮＡＮＤ型フラッシュメモリ構造の斜視図である。
【図２６】図２６は、ソース線とメモリストリングとの間のストリングにダイオードを含む３次元ＮＡＮＤ型フラッシュメモリ構造の斜視図である。
【図２７】図２７は、メモリセルの２平面を示す、ソース線とメモリストリングとの間のストリングにダイオードを含む３次元ＮＡＮＤ型フラッシュメモリ構造の概略図である。
【図２８】図２８は、図２７のようなアレイにおけるプログラミング動作の第１の例のためのタイミング図である。
【図２９】図２９は、図２７のようなアレイにおけるプログラミング動作の第２の例のためのタイミング図である。
【図３０】図３０は、図２１のようなアレイにおけるプログラミング動作のさらなる例のためのタイミング図である。
【図３１】図３１は、ソース線とメモリストリングとの間のストリングにダイオードを含む、図２７の３次元ＮＡＮＤ型フラッシュメモリ構造の立体概略図である。
【図３２】図３２は、図３１のようなアレイにおけるプログラミング動作の例のためのタイミング図である。
【図３３Ａ】図３３Ａは、３次元ＮＡＮＤ型フラッシュメモリアレイの一部分の透過型電子顕微鏡（ＴＥＭ）画像である。
【図３３Ｂ】図３３Ｂは、３次元ＮＡＮＤ型フラッシュメモリアレイの一部分の透過型電子顕微鏡（ＴＥＭ）画像である。
【図３４】図３４は、実験的に測定したポリシリコンダイオードのＩ−Ｖ特性のグラフである。
【図３５】図３５は、実験的に測定したポリシリコンダイオードを接続した３次元ＮＡＮＤ型メモリの読み取り電流のグラフである。
【図３６】図３６は、実験的に測定したポリシリコンダイオードを接続した３次元ＮＡＮＤ型メモリの書込み禁止特性のグラフである。
【図３７】図３７は、実験的に測定したポリシリコンダイオードを接続した３次元ＮＡＮＤ型メモリの書き込みディスターブにおけるソースバイアス効果のグラフである。
【図３８】図３８は、実験的に測定したポリシリコンダイオードを接続した３次元ＮＡＮＤ型メモリの書き込みディスターブに対するパスゲート電圧の効果のグラフである。
【図３９】図３９は、実験的に測定したポリシリコンダイオードを接続した３次元ＮＡＮＤ型メモリのブロック消去過渡電流のグラフである。
【図４０】図４０は、様々な書き込み／消去サイクル数を有する、実験的に測定したポリシリコンダイオードを接続した３次元ＮＡＮＤ型メモリに対して書き込みした又は消去した状態のＩ―Ｖ特性のグラフである。
【図４１】図４１は、書き込みした／消去したメモリセルのチェッカー盤の分布を有する実験的に測定したポリシリコンダイオードを接続した３次元ＮＡＮＤ型メモリに対する閾値電圧分布のグラフである。
【発明を実施するための形態】
【００３５】
図を参照して、本発明の実施形態を詳細に説明する。
【００３６】
図１は、３次元アレイを構成する半導体材料帯片スタック及び直交する導電線を示すために図から充填材料を取り除いた３次元のプログラム可能な抵抗メモリアレイの２ｘ２部分の斜視図である。この図では、２平面だけを示す。しかしながら、平面の数は非常に大きな数まで増やすことができる。図１に示したように、メモリアレイは、集積回路基板に形成され、下地の半導体又は他の構造（図示せず）を覆う絶縁層１０を有する。メモリアレイは、絶縁材料２１，２２，２３，２４によって分離された半導体材料帯片１１，１２，１３，１４の複数のスタックを含む。スタックは、図に示したようにＹ軸方向に延びて隆起しているので、半導体材料帯片１１〜１４は、ストリングとして構成される。半導体材料帯片１１及び１３は、第１のメモリ平面においてストリングとして機能することができる。半導体材料帯片１２及び１４は、第２のメモリ平面においてストリングとして機能することができる。この例では、アンチヒューズ材料等のメモリ材料の層１５は、複数の半導体材料帯片スタックを覆い、他の例においては、少なくとも半導体材料帯片の側壁を覆う。複数の導電線１６，１７は、複数の半導体材料帯片スタックに直交して一面に配置される。導電線１６，１７は、複数の半導体材料帯片スタックと共形の表面を有して、複数のスタックによって画定されるトレンチ（例えば、２０）を充填するとともにスタック上の半導体材料帯片１１〜１４の側面と導電線１６，１７との間の交点における界面領域に多層アレイを画定する。シリサイド（例えば、タングステンシリサイド、コバルトシリサイド、チタンシリサイド）の層１８，１９を導電線１６，１７の上面を覆って形成することができる。  
【００３７】
メモリ材料の層１５は、例えば、１〜５ナノメータ程度の厚さを有する、二酸化シリコン、酸窒化シリコン又は他の酸化シリコン等のアンチヒューズ材料から構成することができる。窒化シリコン等、他のアンチヒューズ材料を用いてもよい。半導体材料帯片１１〜１４は、第１の導電型（例えば、ｐ型）を有する半導体材料であってもよい。導電線１６，１７は、第２の導電型（例えば、ｎ型）を有する半導体材料であってもよい。例えば、半導体材料帯片１１〜１４は、ｐ型ポリシリコンを用いて作ることができる。一方、導電線１６，１７は、比較的高濃度にドープされたｎ+型ポリシリコンを用いて作ることができる。半導体材料帯片の幅は、ダイオードの動作を支えるための空乏領域に充分な空間を提供するものでなければならない。結果として、アノードとカソードの中間にプログラム可能なアンチヒューズ層を有するｐｎ接合によって形成された整流器を備えるメモリセルは、ポリシリコンの帯片と線との交点の３次元アレイとして形成される。他の実施形態においては、タングステン又はドープされた金属酸化膜の電導性帯片上の酸化タングステンのような遷移金属酸化物を含む、別のプログラム可能な抵抗メモリアレイ材料を用いることができる。そのような材料は、プログラム可能であるとともに消去可能であり、セル当たり複数ビットを記憶する動作のために用いることができる。
【００３８】
図２は、導電線１６と半導体材料帯片１４の交差点に形成されたメモリセルをＸ−Ｚ平面で切り取った断面図を示す。活性領域２５，２６は、導電線１６と半導体材料帯片１４との間の帯片１４の両面に形成される。自然のままの状態では、アンチヒューズ材料の層１５は、高抵抗である。プログラミング後、アンチヒューズ材料が降伏することで、アンチヒューズ材料内の活性領域２５，２６の一方又は両方が低抵抗状態であると仮定させる。ここに説明する実施形態では、各メモリセルが半導体材料帯片１４のそれぞれの面に１つずつ、２つの活性領域２５，２６を有する。図３は、導電線１６，１７と半導体材料帯片１４との交差点に形成されたメモリセルのＸ−Ｙ平面における断面図を示す。導電線１６によって画定されたワード線からアンチヒューズ材料の層１５を通る半導体材料帯片１４までの電流路を図示する。
【００３９】
電子電流は、図３において破線矢印で示したようにｎ+導電線１６からｐ型半導体材料帯片へと向かい、半導体材料帯片に沿って（破線矢印）、選択メモリセルの状態を測定可能なセンスアンプまで流れる。典型的な実施形態において、アンチヒューズ材料として約１ナノメータの厚さの酸化シリコンの層を用いると、プログラミングパルスは、約１マイクロ秒のパルス幅を有する５〜７ボルトのパルスを含んでもよく、以下に図２８を参照して説明するようにオンチップ制御回路の制御下で印加される。読出しパルスは、構成に基づくパルス幅を有する１〜２ボルトのパルスを含んでもよく、以下に図１７を参照して説明するようにオンチップ制御回路の制御下で印加される。読出しパルスは、プログラミングパルスよりもずっと短くすることができる。
【００４０】
図４は、メモリセルの２平面を示す概略図であり、それぞれの平面は６つのセルを有する。メモリセルは、アノードとカソードとの間のアンチヒューズ材料の層を表す破線を有するダイオード記号によって表されている。メモリセルの２平面は、第１のワード線ＷＬn及び第２のワード線ＷＬn+1として機能する導電線６０，６１の、アレイの第１の層及び第２の層においてストリングＢＬn，ＢＬn+1及びＢＬn+2として機能する、半導体材料帯片５１，５２の第１のスタックと、半導体材料帯片５３，５４の第２のスタックと、半導体材料帯片５５，５６の第３のスタックとの交点に画定される。メモリセルの第１の平面は、半導体材料帯片５２上のメモリセル３０，３１と、半導体材料帯片５４上のメモリセル３２，３３と、半導体材料帯片５６上のメモリセル３４，３５と、を含む。メモリセルの第２の平面は、半導体材料帯片５１上のメモリセル４０，４１と、半導体材料帯片５３上のメモリセル４２，４３と、半導体材料帯片５５上のメモリセル４４，４５と、を含む。図に示したように、ワード線ＷＬnとして機能する導電線６０は、図１に示したスタック間のトレンチ２０の材料に対応する垂直方向の拡張部６０−１，６０−２，６０−３を含み、導電線６０を各平面において例示した３つの半導体材料帯片に沿ってメモリセルに結合させる。多くの層を有するアレイを、本明細書に記載した通りに実施することで、チップ当たりテラビットに近づく又はテラビットに達する超高密度メモリを可能とすることができる。
【００４１】
図５は、３次元アレイを構成する半導体材料帯片スタック及び直交する導電線を示すために図から充填材料を取り除いた３次元電荷トラップメモリアレイの２ｘ２部分の斜視図である。この図では、２層だけを示す。しかしながら、層の数は、非常に大きな数まで増やすことができる。図５に示したように、メモリアレイは、集積回路基板に形成され、下地の半導体又は他の構造（図示せず）を覆う絶縁層１１０を有する。メモリアレイは、絶縁材料１２１，１２２，１２３，１２４によって分離された半導体材料帯片１１１，１１２，１１３，１１４の複数のスタック（そのうち２つのみを図に示す）を含む。スタックは、図に示したようにＹ軸方向に延びて隆起しているので、半導体材料帯片１１１〜１１４は、ストリングとして構成される。半導体材料帯片１１１及び１１３は、第１のメモリ平面においてストリングとして機能することができる。半導体材料帯片１１２及び１１４は、第２のメモリ平面においてストリングとして機能することができる。
【００４２】
第１のスタックにおける半導体材料帯片１１１と１１２の間の絶縁材料１２１及び第２のスタックにおける半導体材料帯片１１３と１１４の間の絶縁材料１２３の有効な酸化層の厚さは、約４０ｎｍ以上である。ここで、実効酸化層厚（ＥＯＴ）は、二酸化シリコンの比誘電率と選択絶縁材料の比誘電率の比率に従って正規化された絶縁材料の厚さである。ここで、「約４０ｎｍ」という用語を用いているのは、このタイプの構造を製造する際に典型的に起こるように、１０％程度のばらつきを説明するためである。絶縁材料の厚さは、構造の隣接する層におけるセル同士の間の干渉を低減させる決定的な役割を担うことができる。実施形態によっては、層間の充分な絶縁が実現できる限り、絶縁材料のＥＯＴは、３０ｎｍの薄さでもよい。
【００４３】
この例では、誘電電荷トラップ構造等のメモリ材料の層１１５は、複数の半導体材料帯片スタックを被覆する。複数の導電線１１６，１１７は、複数の半導体材料帯片スタックの上に直交して配置される。導電線１１６，１１７は、複数の半導体材料帯片スタックと共形の表面を有して、複数のスタックによって画定されるトレンチ（例えば、１２０）を充填するとともに、スタック上の半導体材料帯片１１１〜１１４の側面と導電線１１６，１１７との交点における界面領域に多層アレイを画定する。シリサイド（例えば、タングステンシリサイド、コバルトシリサイド、チタンシリサイド）の層１１８，１１９を導電線１１６，１１７の上面を覆って形成することができる。
【００４４】
このようにして導電線１１１〜１１４上のチャネル領域にナノワイヤ又はナノチューブ構造を提供することにより、ナノワイヤＭＯＳＦＥＴ型セルも構成することができる。このことは、ポール（Ｐａｕｌ）等、「ナノワイヤ及びナノチューブデバイス性能におけるプロセス変動の影響（Ｉｍｐａｃｔ  ｏｆ  ａ  Ｐｒｏｃｅｓｓ  Ｖａｒｉａｔｉｏｎ  ｏｎ  Ｎａｎｏｗｉｒｅ  ａｎｄ  Ｎａｎｏｔｕｂｅ  Ｄｅｖｉｃｅ  Ｐｅｒｆｏｒｍａｎｃｅ）」、米国電気電子学会電子デバイスに関するトランザクション（ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ），第５４巻，第９号，２００７年９月、に記載されており、この記事は、本明細書中に完全に記載されてものとして参照により援用される。
【００４５】
結果として、ＮＡＮＤ型フラッシュアレイに構成されたＳＯＮＯＳ型メモリセルの３次元アレイを形成することができる。ソース、ドレイン及びチャネルは、シリコン（Ｓ）半導体材料帯片１１１〜１１４に形成され、メモリ材料の層１１５は、酸化シリコン（Ｏ）から形成することができるトンネル誘電体層９７と、窒化シリコン（Ｎ）から形成することができる電荷蓄積層９８と、酸化シリコン（Ｏ）から形成することができる阻止誘電体層９９とを含み、ゲートは、導電線１１６，１１７のポリシリコン（Ｓ）を含む。  
【００４６】
半導体材料帯片１１１〜１１４は、ｐ型半導体材料であってもよい。導電線１１６，１１７は、同一又は異なる導電型（例えば、ｐ+型）を有する半導体材料であってもよい。例えば、半導体材料帯片１１１〜１１１４は、ｐ型ポリシリコン又はｐ型エピタキシャル単結晶シリコンを用いて作ることができ、導電線１１６，１１７は、比較的高濃度にドープされたｐ+型ポリシリコンを用いて作ることができる。
【００４７】
あるいは、半導体材料帯片１１１〜１１４は、ｎ型半導体材料であってもよい。導電線１１６，１１７は、同一又は異なる導電型（例えば、ｐ+型）を有する半導体材料であってもよい。このｎ型帯片の配置によって、埋込みチャネル空乏層式電荷トラップメモリセルになる。例えば、半導体材料帯片１１１〜１１１４は、ｎ型ポリシリコン又はｎ型エピタキシャル単結晶シリコンを用いて作ることができ、導電線１１６，１１７は、比較的高濃度にドープされたｐ+型ポリシリコンを用いて作ることができる。ｎ型半導体材料帯片に対する典型的なドーピング濃度は、約１０18／ｃｍ3とすることができ、利用可能な実施形態では、１０17／ｃｍ3〜１０19／ｃｍ3の範囲内があり得る。ｎ型半導体材料帯片の使用は、無接合の実施形態において特に有益であり、ＮＡＮＤストリングに沿って電気伝導度を向上させることで、より高い読出し電流が可能となる。
【００４８】
このように、電荷蓄積構造を有する電界効果トランジスタを含むメモリセルは、交点の３次元アレイに形成される。２５ナノメータ程度の隆起したスタック間の間隙を有する、２５ナノメータ程度の半導体材料帯片及び導電線の幅の大きさを用いると、数十層（例えば、３０層）を有するデバイスは、単一チップにおいてテラビットの記憶容量（１０12）に到達することができる。
【００４９】
メモリ材料の層１１５は、他の電荷蓄積構造を含むこともできる。例えば、ゼロバイアス下で逆「Ｕ」字型価電子帯を形成する材料の複合体を含む誘電体トンネル層９７を含む、バンドギャップ操作ＳＯＮＯＳ（ＢＥ−ＳＯＮＯＳ）電荷蓄積構造を用いることができる。ある実施形態では、複合トンネル誘電体層は、正孔トンネル層と呼ばれる第１の層と、バンドオフセット層と呼ばれる第２の層と、分離層と呼ばれる第３の層を含む。本実施形態の層１１５の正孔トンネル層は、例えば、堆積後ＮＯアニール又は堆積時にＮＯを雰囲気に加えることによる窒化物形成とともに、現場蒸気発生ＩＳＳＧ法を用いて形成された二酸化シリコンを半導体材料帯片の側面に含む。二酸化シリコンの第１の層の厚さは、２０Å未満であり、１５Å以下であることが好ましい。代表的な実施形態での厚さは、１０Å又は１２Åである。
【００５０】
本実施形態におけるバンドオフセット層は、例えば、ジクロロシランＤＣＳ及びＮＨ3前駆体を６８０℃で使用する低圧化学蒸着法ＬＰＣＶを用いて形成される、正孔トンネル層に位置する窒化シリコンを含む。別のプロセスでは、バンドオフセット層は、Ｎ2Ｏ前駆体を使用する同様のプロセスを用いて形成された酸窒化シリコンを含む。窒化シリコンのバンドオフセット層の厚さは、３０Å未満、好ましくは、２５Å未満である。
【００５１】
本実施形態における分離層は、例えば、ＬＰＣＶＤ高温酸化（ＨＴＯ）蒸着法を用いて形成される、窒化シリコンのバンドオフセット層に位置する二酸化シリコンを含む。二酸化シリコンの分離層の厚さは、３５Å未満であり、２５Å以下であることが好ましい。この三層トンネル層は、逆Ｕ字型価電子帯エネルギーレベルとなる。
【００５２】
第１の位置での価電子帯エネルギーレベルは、半導体本体との界面と第１の位置との間の薄い領域を正孔が通過するように誘起するのに充分な電界が、第１の位置の後の価電子帯エネルギーレベルを、第１の位置の後の複合トンネル誘電体内の正孔トンネル障壁を効果的に取り除くレベルに上昇させるのにも充分であるようになっている。この構造は、三層トンネル誘電体層に逆Ｕ字形価電子帯エネルギーレベルを確立し、高速の電界アシスト正孔トンネルを可能とするとともに、セルからデータを読み出したり、隣接するセルをプログラムしたりする等の他の操作のために電界のない部分又は、小さい電界の存在する部分の複合トンネル誘電体を通る電荷リークを効果的に防止することができる。
【００５３】
代表的なデバイスにおいて、メモリ材料の層には、２ｎｍ未満の二酸化シリコン層、３ｎｍ未満の窒化シリコン層及び、４ｎｍ未満の二酸化シリコン層を含むバンドギャップ操作複合トンネル誘電体層が含まれる。ある実施形態においては、複合トンネル誘電体層は、極薄酸化シリコン層Ｏ１（例えば、１５Å以下）、極薄窒化シリコン層Ｎ１（例えば、３０Å以下）及び、極薄酸化シリコン層Ｏ２（例えば、３５Å以下）で構成されるため、半導体本体との界面から１５Å以下のオフセットで、価電子帯エネルギーレベルが約２．６ｅＶ増加する。Ｏ２層は、第２のオフセット（例えば、界面から約３０Å〜４５Å）において、低価電子帯エネルギーレベル（より高い正孔トンネル障壁）及びより高い伝導帯エネルギーレベルによって、Ｎ１層を電荷トラップ層から分離する。正孔トンネルを誘起するのに充分な電界は、第２の位置の後の価電子帯エネルギーレベルを、正孔トンネル障壁を効果的に取り除くレベルへ上昇させるが、それは、第２の位置の界面からの距離がより離れているためである。従って、Ｏ２層は、電界アシスト正孔トンネルを著しく妨げることなく、低電界時のリークを阻止する操作トンネル誘電体の性能を向上させる。
【００５４】
本実施形態のメモリ材料の層１１５における電荷トラップ層は、例えば、ＬＰＣＶＤを用いて形成した、５０Åよりも厚い、例えば、本実施形態では約７０Åを含む厚さの窒化シリコンを含む。例えば、酸窒化シリコン（ＳｉxＯyＮz）、シリコンリッチな窒化物、シリコンリッチな酸化物、ナノ粒子が埋め込まれたトラップ層等を含む他の電荷トラップ材料及び構造を用いてもよい。
【００５５】
本実施形態のメモリ材料の層１１５における阻止誘電体層は、５０Åよりも厚く、例えば、本実施形態では約９０Åを含む二酸化シリコンの層を含み、湿式炉酸化プロセスによる窒化物から湿式転換法によって形成することができる。高温酸化（ＨＴＯ）又はＬＰＣＶＤ−ＳｉＯ2を用いる他の実施形態を実施してもよい。他の阻止誘電体は、酸化アルミニウムのような高ｋ材料を含むことができる。
【００５６】
代表的な実施形態では、正孔トンネル層は、１３Åの厚さの二酸化シリコン、バンドオフセット層は、２０Åの厚さの窒化シリコン、分離層は、２５Åの厚さの二酸化シリコン、電荷トラップ層は、７０Åの厚さの窒化シリコン、そして、阻止誘電体は、９０Åの厚さの酸化シリコンであってもよい。ゲート材料は、導電線１１６，１１７に用いたｐ+ポリシリコン（仕事関数は、約５．１ｅＶ）であってもよい。
【００５７】
図６は、導電線１１６と半導体材料帯片１１４の交差点に形成された電荷トラップメモリセルをＸ−Ｚ平面で切り取った断面図を示す。活性電荷トラップ領域１２５，１２６は、導電線１１６と帯片１１４との間の帯片１１４の両面に形成される。ここで説明する実施形態においては、図６に示したように、各メモリセルは、活性電荷蓄積領域１２５、１２６を半導体材料帯片１１４の各面にひとつずつ有するダブルゲート電界効果トランジスタである。
【００５８】
図７は、導電線１１６，１１７と半導体材料帯片１１４との交差点に形成された電荷トラップメモリセルをＸ−Ｙ平面で切り取った断面図を示す。半導体材料帯片１１４を下る電流路を図示する。図の中に破線矢印で示した電子電流は、ｐ型半導体材料帯片に沿って、選択メモリセルの状態を測定可能なセンスアンプまで流れる。ワード線として機能する導電線１１６，１１７の間のソース／ドレイン領域１２８，１２９，１３０は、ワード線の下のチャネル領域の導電型と反対の導電型を有する、ソース及びドレインのドーピングなしに「無接合」とすることができる。無接合の実施形態では、電荷トラップ電界効果トランジスタは、ｐ型チャネル構造を有することができる。また、実施形態によっては、ワード線を画定した後の自己整列インプラントにおいてソース及びドレインのドーピングを実施してもよい。
【００５９】
別の実施形態において半導体材料帯片１１１〜１１４は、無接合配列における低濃度にドープされたｎ型半導体本体を用いて実現できるので、電荷トラップセルに対して自然にシフトした低閾値分布を有する、デプレッションモードにおいて動作可能な埋込みチャネル型電界効果トランジスタとなる。  
【００６０】
図８は、多くの平面及び多くのワード線を含むことができる立方体の代表的なものである、ＮＡＮＤ構成において配置された９つの電荷トラップセルを有するメモリセルの２平面を示す概略図である。メモリセルの２平面は、ワード線ＷＬn-1、ワード線ＷＬn及びワード線ＷＬn+1として機能する導電線１６０，１６１，１６２の、半導体材料帯片の第１のスタック、半導体材料帯片の第２のスタック及び半導体材料帯片の第３のスタックとの交点に画定される。
【００６１】
メモリセルの第１の平面は、半導体材料帯片のＮＡＮＤストリングにメモリセル７０，７１，７２と、半導体材料帯片のＮＡＮＤストリングにメモリセル７３，７４，７５と、半導体材料帯片のＮＡＮＤストリングにメモリセル７６，７７，７８とを含む。メモリセルの第２の平面は、この例では立方体の底平面に対応し、第１の平面と同様にＮＡＮＤストリングに配置されたメモリセル（例えば、８０，８２，８４）を含む。
【００６２】
図に示したように、ワード線ＷＬnとして機能する導電線１６１は、図５に示すスタック間のトレンチ１２０の材料に対応する垂直方向の拡張部を含んで、導電線１６１を、全ての平面における半導体材料帯片同士の間のトレンチ内の界面領域にあるメモリセル（第１の平面のセル７１，７４，７７）に結合する。
【００６３】
ビット線とソース線はメモリストリングの両端にあり、ビット線１０６，１０７，１０８は、メモリストリングの異なるスタックに接続され、ビット線信号ＢＬｎ−１，ＢＬn，ＢＬn+1によって制御される。信号ＳＳＬnによって制御されるソース線８６は、本配列の上部平面のＮＡＮＤストリングを終端させる。同様に、信号ＳＳＬn+1によって制御されるソース線８７は、本配列の下部平面のＮＡＮＤストリングを終端させる。
【００６４】
ストリング選択トランジスタ８５，８８，８９は、本配列においてそれぞれのＮＡＮＤストリングとビット線ＢＬnとの間に接続される。さらに、立方体の底平面の類似のストリング選択トランジスタは、本配列においてＮＡＮＤストリングとビット線ＢＬn+1，ＢＬn，ＢＬn+1のそれぞれとの間に接続される。ストリング選択線８３は、ワード線に対して平行である。
【００６５】
ブロック選択トランジスタ９０〜９５は、ＮＡＮＤストリングをソースのうちのひとつに結合する。この例におけるグランド選択信号ＧＳＬは、ブロック選択トランジスタ９０〜９５のゲートに結合され、導電線１６０，１６１，１６２と同じ方法で実現することができる。ストリング選択トランジスタ及びブロック選択トランジスタは、実施形態によっては、同一ゲート酸化膜として同じ誘電体スタックをメモリセルとして用いることができる。典型的な他の実施形態においては、ゲート酸化膜が代わりに用いられる。また、チャネルの長さ及び幅は、トランジスタにスイッチ機能を提供する設計者の意図を満たすように調節することができる。
【００６６】
図９は、図５のような構造の別の構造の斜視図である。図において同様の構造には同様の参照符号を用い、説明は繰り返さない。図９は、ワード線を形成するエッチング工程の結果として、絶縁層１１０の表面１１０Ａ及び半導体材料帯片１１３，１１４の側面１１３Ａ，１１４Ａが、ワード線として機能する導電線（１１６）同士の間で露出している点において図５とは異なる。従って、操作によって害を与えることなしに、メモリ材料の層１１５をワード線同士の間で完全又は部分的にエッチングすることができる。しかしながら、いくつかの構造においては、ここに説明したもののように誘電電荷トラップ構造を形成するメモリ層１１５を完全にエッチングする必要はない。
【００６７】
図１０は、図６の構造のようなＸ−Ｚ平面におけるメモリセルの断面図である。図１０は、図６と同一のものであり、図９のような構造が、この断面図では、図５の構造で実現されたものと同じメモリセルになることを説明するものである。図１１は、図７のようなＸ−Ｙ平面におけるメモリセルの断面図である。図１１は、半導体材料帯片１１４の側面（例えば、１１４Ａ）に沿った領域１２８ａ，１２９ａ，１３０ａのメモリ材料が除去可能である点において図７とは異なる。
【００６８】
図１２〜１６は、アレイ形成のための微細加工による位置合わせ工程である２つのパターンマスキング工程だけを用いて、上述したような３次元メモリアレイを実現するための基本的プロセスの流れにおける各段階を説明するものである。図１２は、絶縁層２１０，２１２，２１４及び導体層２１１、２１３を交互に堆積させた結果の構造を示すが、これは、ドープされた半導体を、例えばチップのアレイエリアのブランケット堆積に用いて形成した。実施例によっては、導体層２１１，２１３は、ｎ型又はｐ型のドーピングを有するポリシリコン又はエピタキシャル単結晶シリコンを用いて実現することができる。層間絶縁層２１０，２１２，２１４は、例えば、二酸化シリコン、他の酸化シリコン又は、窒化シリコンを用いて実現することができる。これらの層は、当技術分野で利用可能な低圧力化学蒸着法ＬＰＣＶＤ法等を含む様々な方法で形成することができる。
【００６９】
図１３は、半導体材料帯片の複数の隆起したスタック２５０を画定するために用いた第１のリソグラフィによるパターニング工程の結果を示すが、ここで、半導体材料帯片は、導体層２１１，２１３の材料を用いて実現され、絶縁層２１２，２１４によって分離される。深く高いアスペクト比のトレンチを、カーボンハードマスク及び反応性イオンエッチングを適用するリソグラフィに基づくプロセスを用いて、多くの層を支えるスタックに形成することができる。
【００７０】
図１４Ａ及び図１４Ｂはそれぞれ、アンチヒューズセル構造等のプログラム可能な抵抗メモリ構造を含む実施形態及びＳＯＮＯＳ型メモリセル構造等のプログラム可能な電荷トラップメモリ構造を含む実施形態の次の段階を示す。
【００７１】
図１４Ａは、メモリ材料が図１に示したようなアンチヒューズ構造の場合のように単一層から構成される本実施形態におけるメモリ材料の層２１５のブランケット堆積の結果を示す。あるいは、ブランケット堆積ではなく、酸化プロセスを用いて半導体材料帯片の露出した面に、メモリ材料として機能する酸化物を形成することができる。
【００７２】
図１４Ｂは、図４に関連して上述したトンネル層３９７、電荷トラップ層３９８及び、阻止層３９９を含む多層電荷トラップ構造を含む層３１５のブランケット堆積の結果を示す。図１４Ａ及び図１４Ｂに示したように、メモリ層２１５，３１５を、半導体材料帯片の隆起したスタック（図１３の２５０）に対して共形して堆積させる。
【００７３】
図１５は、ワード線として機能する導電線に用いられる、ｎ型又はｐ型のドーピングを有するポリシリコン等の導電材料を堆積させて層２２５を形成する、高アスペクト比充填工程の結果を示す。また、ポリシリコンが用いられる実施形態においては、シリサイド２２６の層を層２２５の一面に形成することができる。図に示したように、説明した実施形態のポリシリコンの低圧化学蒸着法等の高アスペクト比堆積法の技術を用いて、隆起したスタック同士の間のトレンチ２２０を完全に充填するが、高アスペクト比１０ナノメータ程度の狭いトレンチさえも完全に充填する。
【００７４】
図１６は、３次元メモリアレイ用のワード線として機能する複数の導電線２６０を画定するために用いた第２のリソグラフィによるパターニング工程の結果を示す。第２のリソグラフィによるパターニング工程は、隆起したスタックをエッチングせずに、導電線同士の間の高アスペクト比のトレンチをエッチングするために、アレイの最小線幅の単一マスクを利用する。ポリシリコンは、酸化シリコン又は窒化シリコンに対してポリシリコンの選択性が高いエッチング工程を用いてエッチングすることができる。従って、導体及び絶縁層をエッチングするための同一マスクに基づき、下地の絶縁層２１０で停止する交互のエッチングプロセスを用いる。
【００７５】
任意の製造工程には、複数の導電線の上にハードマスクを形成するとともに、ワード線、グランド選択線及びストリング選択線を形成する工程が含まれる。ハードマスクは、窒化シリコンの比較的厚い層又はイオンインプラント工程を阻止できる他の材料を用いて形成することができる。ハードマスクを形成した後で、半導体材料帯片におけるドーピング濃度を増加させ、それによって、半導体材料帯片に沿った電流路の抵抗を低減させる。制御されたインプラントのエネルギーを利用することにより、インプラントを底部の半導体材料帯片及びスタックの上に重なった各半導体材料帯片まで透過させることができる。  
【００７６】
ハードマスクを取り除き、導電線の上面に沿ってシリサイド層が露出する。アレイの上部一面に層間誘電体を形成した後で、例えば、タングステンの充填材を用いるコンタクトプラグが形成されるバイアをあける。上に重なる金属線をパターニングしてＢＬ線としてデコーダ回路に接続する。図示したように、１本のワード線、１本のビット線及び、１本のソース線を用いて選択セルにアクセスする３平面の復号化ネットワークが確立される。「３次元メモリの平面復号化方法及びデバイス（Ｐｌａｎｅ  Ｄｅｃｏｄｉｎｇ  Ｍｅｔｈｏｄ  ａｎｄ  Ｄｅｖｉｃｅ  ｆｏｒ  Ｔｈｒｅｅ  Ｄｉｍｅｎｓｉｏｎａｌ  Ｍｅｍｏｒｉｅｓ）」と題する米国特許第６，９０６，９４０号を参照されたい。
【００７７】
選択アンチヒューズ型セルをプログラムするために本実施形態では、選択ワード線を−７ボルトでバイアスすることができ、非選択ワード線は０ボルトに設定でき、選択ビット線は０ボルトに設定でき、非選択ビット線は０ボルトに設定でき、選択ＳＬ線は−３．３ボルトに設定でき、非選択ＳＬ線は０ボルトに設定できる。選択セルを読み出すために本実施形態では、選択ワード線は−１．５ボルトでバイアスすることができ、非選択ワード線は０ボルトに設定でき、選択ビット線は０ボルトに設定でき、非選択ビット線は０ボルトに設定でき、選択ＳＬ線は−３．３ボルトに設定でき、非選択ＳＬ線は０ボルトに設定できる。  
【００７８】
図１７は、本発明の一実施形態に係る集積回路を単純化したブロック図である。集積回路線８７５は、本明細書に説明した通りに実現した３次元のプログラム可能な抵抗メモリアレイ８６０（ＲＲＡＭ）を半導体基板上に含む。行デコーダ８６１は、複数のワード線に結合され、メモリアレイ８６０の行に沿って配列される。列デコーダ８６３は、メモリアレイ８６０のメモリセルからデータを読み出したり書き込んだりするためのメモリアレイ８６０における列に沿って配列される複数のビット線８６４（又は上述したようなＳＳＬ線）に結合される。平面デコーダ８５８は、ＳＳＬ線８５９（又は、上述したようなビット線）上のメモリアレイ８６０における複数の平面に結合される。バス８６５を介してアドレスを列デコーダ８６３、行デコーダ８６１及び平面デコーダ８５８に供給する。ブロック８６６内のセンスアンプ及びデータ入力構造体は、この例では、データバス８６７を介して列デコーダ８６３に結合される。データは、集積回路８７５の入力／出力ポート又は集積回路８７５の内部又は外部の他のデータソースからデータ入力線８７１を介してブロック８６６内のデータ入力構造体に供給される。例示した実施形態において、汎用プロセッサ、専用アプリケーション回路又は、プログラム可能な抵抗セルアレイによって支援されたシステムオンチップの機能を提供するモジュールの組み合わせ等の他の回路８７４が集積回路に含まれる。データは、ブロック８６６内のセンスアンプから、集積回路８７５の入力／出力ポート又は集積回路８７５の内部又は外部の他のデータの送り先へデータ出力線８７２を介して供給される。
【００７９】
バイアス配置ステートマシン８６９を用いるこの実施例のコントローラは、電圧源を介して発生される又は提供されるバイアス配置供給電圧の印加を制御する、もしくは、ブロック８６８において、読出し電圧、消去電圧等を供給する。コントローラは、当技術分野において公知の専用論理回路を用いて実現することができる。別の実施形態においてコントローラは、同じ集積回路に実装してもよい、デバイスの動作を制御するためにコンピュータプログラムを実行する汎用プロセッサを含む。さらに他の実施形態においては、専用論理回路及び汎用プロセッサの組み合わせを用いて、コントローラを実現してもよい。
【００８０】
図１８は、本発明の一実施形態に係る集積回路を単純化したブロック図である。集積回路線９７５は、本明細書に説明したように実現され、メモリストリングのローカルビット線路にダイオードを含む３次元のＮＡＮＤ型フラッシュメモリアレイ９６０を半導体基板上に含む。行デコーダ９６１は、複数のワード線９２６に結合され、メモリアレイ９６０における行に沿って配列される。列デコーダ９６３は、アレイ９６０のメモリセルからデータを読み出したり書き込んだりするためのメモリアレイ９６０の列に沿って配列される複数のビット線９６４（又は上述したようなＳＳＬ線）に結合される。平面デコーダ９５８は、ＳＳＬ線９５９（又は、上述しようなビット線）を介してメモリアレイ９６０における複数の平面に結合される。バス９６５を介してアドレスをページバッファを含む列デコーダ９６３、行デコーダ９６１及び平面デコーダ９５８に供給する。ブロック９６６内のセンスアンプ及びデータ入力構造体は、この例では、データバス９６７を介して列デコーダ９６３に結合される。データは、集積回路９７５の入力／出力ポート又は集積回路９７５の内部又は外部の他のデータソースからデータ入力線９７１を介してブロック９６６内のデータ入力構造体へ供給される。例示した実施形態において、汎用プロセッサ、専用アプリケーション回路又は、ＮＡＮＤ型フラッシュメモリセルアレイによって支援されたシステムオンチップの機能を提供するモジュールの組み合わせ等の他の回路９７４が集積回路に含まれる。データは、ブロック９６６内のセンスアンプから、集積回路９７５の入力／出力ポート又は集積回路９７５の内部又は外部の他のデータの送り先へデータ出力線９７２を介して供給される。    
【００８１】
バイアス配置ステートマシン９６９を用いるこの実施例のコントローラは、電圧源を介して発生される又は提供されるバイアス配置供給電圧の印加を制御する、もしくは、ブロック９８６において、読出し電圧、消去電圧、書込み電圧、消去確認電圧及び、書込み確認電圧等を供給する。コントローラは、当技術分野において公知の専用論理回路を用いて実現されてもよい。別の実施形態においてコントローラは、デバイスの動作を制御するコンピュータプログラムを実行する汎用プロセッサであり、同じ集積回路に実現されてもよい。さらに他の実施形態においては、専用論理回路及び汎用プロセッサの組み合わせを用いてコントローラを実現してもよい。
【００８２】
図１９は、製造されてテストされた８層の垂直ゲート、薄膜トランジスタ、ＢＥ−ＳＯＮＯＳ電荷トラップＮＡＮＤ型デバイスの一部分のＴＥＭ断面図であり、図８及び図２３に示したように復号化のために配列されている。デバイスは、７５ｎｍハーフピッチで作成された。チャネルは、厚さ約１８ｎｍのｎ型ポリシリコンであった。追加の接合インプラントは用いなかったので、無接合の構造となった。Ｚ方向にチャネルを絶縁するための帯片間の絶縁材料は、厚さ約４０ｎｍの二酸化シリコンであった。ゲートは、ｐ+型ポリシリコン線によって提供された。ＳＳＬ及びＧＳＬデバイスは、メモリセルより長いチャネルを有した。テストデバイスは、３２本のワード線の無接合ＮＡＮＤストリングを実現した。図１９における下部帯片の幅が上部帯片の幅より広いのは、徐々に広くなる帯片をトレンチとして有する先細りの側壁になる構造を形成するために用いたトレンチエッチングが深くなり、帯片間の絶縁材料が、ポリシリコンよりもエッチングされるためである。
【００８３】
図２０は、ＮＡＮＤストリングの半導体本体にダイオード（例えば、ダイオード１４９２）を含む実施形態の斜視図である。この構造には、半導体材料帯片１４１４，１４１３，１４１２を基板１４１０上の複数の隆起したスタックのそれぞれの平面に含む、複数の隆起したスタックが含まれる。複数の導電線１４２５−１〜１４２５−ｎ（図では、分かりやすくするために２つだけを示す）は、上述したように、スタックを通って直交して延びるワード線として機能するとともに記憶層の上で共形である。導電線１４２７は、ストリング選択線（ＳＳＬ）として機能し、導電線１４２８は、共通ソース選択線（ＧＳＬ）として機能するので、これらの線は、ワード線として機能する複数の導電線に対して平行に配置される。これらの導電線は、ワード線として機能する導電線に用いられるｎ型又はｐ型をドーピングされたポリシリコン等の導電材料１４９１によって形成される。シリサイド層１４２６は、ワード線、ストリング選択線及び、共通ソース選択線として機能する導電線の最上部を覆うことができる。
【００８４】
領域１４１５において、半導体材料帯片１４１４，１４１３，１４１２は、共通ソース選択線の相互接続によって同じ平面の他の半導体材料帯片及び平面デコーダ（図示せず）に接続される。上述したように、半導体材料帯片は、階段状コンタクトエリアを用いる共通ソース選択線の相互接続部において拡張されている。
【００８５】
ダイオード（例えば、１４９２）を、ワード線１４２５−１〜１４２５−ｎに結合されたメモリセルと半導体材料帯片１４１４，１４１３，１４１２をビット線ＢＬn，ＢＬn+1に結合するプラグ１４５０，１４５１との間に配置する。説明した例では、ダイオードは、半導体材料帯片におけるＰ+注入領域（例えば、１４４９）によって形成される。プラグ１４５０，１４５１は、ドープされたポリシリコン、タングステン又は、他の垂直相互接続技術を含む。上に重なるビット線ＢＬn，ＢＬn+1は、プラグ１４５０，１４５１と列復号化回路（図示せず）との間に接続される。各層のソース線ＳＬは、別々に復号される。ストリング選択線ＳＬＬ／グランド選択線ＧＳＬ、ワード線ＷＬ及びビット線ＢＬは、多層スタックの垂直方向に共通である。  
【００８６】
図２０に示した構造において、ストリング選択ゲート及び共通ソース選択ゲートとなるようにコンタクトをアレイに形成する必要がない。
【００８７】
図２１は、多くの平面及び多くのワード線を含むことができる立方体の代表的なものである、ＮＡＮＤ構成に配置された６つの電荷トラップセルを有するメモリセルの２平面を示す概略図である。メモリセルの２平面は、ワード線ＷＬn-1、ワード線ＷＬn及びワード線ＷＬn+1として機能する導電線１１６０，１１６１，１１６２の交点に、半導体材料帯片の第１のスタック、半導体材料帯片の第２のスタック及び半導体材料帯片の第３のスタックを有して画定される。
【００８８】
メモリセルの第１の平面には、半導体材料帯片上のＮＡＮＤストリングにメモリセル１１７０，１１７１，１１７２と、半導体材料帯片上のＮＡＮＤストリングにメモリセル１１７３，１１７４，１１７５が含まれる。メモリセルの第２の平面は、この例では立方体の底平面に対応し、第１の平面と同様の方法でＮＡＮＤストリングに配置されたメモリセル（例えば、１１８２，１１８４）を含む。
【００８９】
図に示したように、ワード線ＷＬnとして機能する導電線１１６１は、図５に示すスタック間のトレンチ１２０の材料に対応する垂直方向の拡張部を含んで、導電線１１６１を、全ての平面における半導体材料帯片間のトレンチ内の界面領域にあるメモリセル（第１の平面のセル１１７１，１１７４）に結合する。
【００９０】
ストリング選択トランジスタ１１９６，１１９７は本配列において、それぞれのＮＡＮＤストリングと、対応するビット線ＢＬ1，ＢＬ2との間に接続される。同様に、立方体の底平面上の類似のストリング選択トランジスタは、本配列においてそれぞれのＮＡＮＤストリングと、対応するビット線ＢＬ1，ＢＬ2との間に接続されるので、列の復号化をビット線に適用する。ストリング選択線１１０６は、図２０に示したように、ストリング選択トランジスタ９６，９７に接続され、ワード線に対して平行に配置される。
【００９１】
この例においては、ダイオード１１１０，１１１１，１１１２，１１１３は、ストリングと、対応するビット線との間に接続される。
【００９２】
グランド選択トランジスタ１１９０，１１９１は、ＮＡＮＤストリングの両端に配置され、選択層のＮＡＮＤストリングを共通のソース基準線に結合するために用いられる。この構造において共通ソース基準線は、平面デコーダによって復号される。グランド選択信号ＧＳＬは、導電線１１６０，１１６１，１１６２と同じ方法で実現することができる。ストリング選択トランジスタ及びグランド選択トランジスタは、実施形態によっては、ゲート酸化膜として同じ誘電体スタックをメモリセルとして用いることができる。他の実施形態においては、メモリ材料を用いない典型的なゲート酸化膜が代わりに用いられる。また、チャネルの長さ及び幅は、トランジスタにスイッチ機能を提供する設計者の意図を満たすように調節することができる。書込み動作の説明をする。ここで、対象セルは、図２１のセルＡであり、書込みディスターブ条件は、セルＢに関しては、同一平面／ソース線及び同一行／ワード線上にあり、かつ、異なる列／ビット線上のセルを対象セルとし、セルＣに関しては、同一行／ワード線及び同一列／ビット線上にあり、かつ、異なる平面／ソース線上のセルを対象セルとし、セルＤに関しては、同一行／ワード線上のセルを対象セルとするが、当該対象セルとは異なる列／ビット線及び異なる平面／ソース線上のセルであり、セルＥに関しては、同一平面／ソース線及び同一列／ビット線上にあり、かつ、異なる行／ワード線にあるセルを対象セルとする。
【００９３】
この配列によると、ストリング選択線及び共通ソース選択線は、立方体単位で復号される。ワード線は、行単位で復号される。共通ソース線は、平面単位で復号される。ビット線は、列単位で復号される。
【００９４】
図２２は、図２０のようなアレイにおける書込み動作のためのタイミング図である。書込みインターバルは、Ｔ１，Ｔ２，Ｔ３と分類された３つの主要なセグメントに分割される。Ｔ１の第１部では、立方体に対してグランド選択線ＧＳＬ及び非選択共通ソース線ＣＳＬ（図ではソース線ＳＬとして示す）を約３．３ＶとすることができるＶＣＣとする一方、選択共通ソース線ＣＳＬ（図ではソース線ＳＬとして示す）は、０Ｖを維持する。立方体に対するストリング選択線は、約０Ｖを維持する。これには、選択平面を０Ｖに結合する効果があり、非選択共通ソース線と共通ソース選択線との間の差が、共通ソース選択ゲートをターンオンさせるには不十分なため非選択平面が浮遊したままとなる。短い移行インターバルの後、回路の非選択ワード線及び他の任意のパスゲート（例えば、ダミーワード線及び選択ゲート）を約１０Ｖとすることができるパス電圧レベルに結合する。同様に、選択ワード線を、同じ電圧に結合する又は同じ電圧に近づける一方で、グランド選択線ＧＳＬ及び非選択共通ソース線ＣＳＬ（図では、ソース線ＳＬとして示す）は、ＶＣＣのままとする。これは、立方体の非選択平面に対して本体領域をセルフブーストする効果がある。図２１を参照すると、セルＣ及びセルＤは、セグメントＴ１におけるこの動作の結果としてブーストチャネル領域を有する。
【００９５】
セグメントＴ２において、グランド選択線ＧＳＬ及び非選択共通ソース線ＣＳＬは移行して０Ｖに戻り、ワード線及びパスゲートは、パス電圧を維持する。グランド選択線及び非選択共通ソース線が０Ｖに戻った少し後で、立方体のストリング選択線が、上述したように約３．３ＶとすることができるＶＣＣに移行する。同様に、非選択ビット線がＶＣＣに移行する。セグメントＴ２においてバイアスをかけた結果として、選択平面、選択行及び、選択列（例えば、セルＢ）及び非選択平面、選択行及び非選択列（例えば、セルＤ）におけるメモリセルのチャネルは、セルフブースティングによってブーストする。セルＣのブーストチャネル電圧は、ＢＬによるダイオードによりリークしない。セグメントＴ２の後、ストリング選択線及び非選択ビット線は移行して０Ｖに戻る。
【００９６】
セグメントＴ３において、ストリング選択線及び非選択のビット線が落ち着いて０Ｖに戻ってから、選択ワード線の電圧が、約２０Ｖの書込み電位までブーストするが、ストリング選択線、グランド選択線、選択ビット線、非選択ビット線、選択共通ソース線及び、非選択共通ソース線は、０Ｖを維持する。セグメントＴ２及びＴ３において、反転チャネルが選択セルに形成されるので、ストリング選択ゲート及び共通ソース選択ゲートがともにオフの場合であっても、プログラミングが完了する。なお、対象セルとして同一平面及び同一列にあるが異なる行にあるセルＥは、非選択ワード線に印加されているパス電圧の結果としてのみディスターブを受けることに留意されたい。印加されたパス電圧は結果として、これらのセルに記憶されたデータをディスターブしない程度に十分に低くなければならない。
【００９７】
書込みインターバルの最後には、全ての電圧は、約０Ｖに戻る。
【００９８】
図２０の構造の様々な実施形態では、ドレイン側（ビット線）前方センシングを採用している。様々な実施形態においてダイオードは、読み出し及び書込み禁止動作中の漂遊電流パスを抑制する。
【００９９】
図２３には、図２０の構造に好適な読出しバイアスの条件を示す。図２３に示した基板４１０上の構造のバイアス条件によると、パス電圧を非選択ワード線及び読出し基準電圧を選択ワード線に印加して読み出すために、立方体におけるセルの平面をバイアスする。選択共通ソース線は、約０Ｖに結合され、非選択共通ソース線は、約ＶＣＣに結合されるが、立方体のグランド選択線ＧＳＬ及びストリング選択線ＳＳＬは共に約３．３Ｖに結合される。立方体のビット線ＢＬn及びＢＬn+1は、プレチャージレベルの約１．５Ｖに結合される。
【０１００】
この例におけるページ復号化は、共通ソース線及び平面復号化を用いて達成することができる。そのため、任意の読出しバイアス条件に対して、ビット線と同じ数のビット数を有するページは、立方体の選択共通ソース線又は平面毎に読み出すことができる。選択共通ソース線は、接地される又は基準電圧に設定されるが、他の共通ソース線は、約３．３Ｖに設定される。このように、非選択共通ソース線が浮遊する。非選択平面のビット線パスにおけるダイオードは、漂遊電流を防止する。
【０１０１】
ページ読み出し動作において、各ワード線は、立方体の平面毎に１度読み出される。同様に、ページ毎に行われる書き込み動作の間、書込み禁止条件は、ページに対する書き込み動作の所要回数、すなわち、平面毎に１度、に耐えられるだけ十分なものでなければならない。そのため、メモリセルの８つの平面を含む立方体に対する書込み禁止条件は、非選択セルに対する８サイクルの書き込みに耐えるものでなければならない。
【０１０２】
なお、ビット線ストリングのダイオードは、典型的に約０．７Ｖとなるダイオード接合部の電圧低下を補償するために、ビット線のバイアスを若干昇圧させる必要がある。
【０１０３】
図２４は、立方体消去動作のバイアス条件を説明する図である。図に示した配列において、ワード線は、約−５Ｖ等の負の電圧に結合され、共通ソース線及びビット線は、約８Ｖの正の電圧に結合され、グランド選択線ＧＳＬは、約＋８Ｖ等適度に高いパス電圧に結合される。これにより、ソース線バイアスの穴抜け現象の基準が抑制される。他のブロックのＳＳＬ／ＳＧＬは、ターンオフされる。ＢＬの高電圧要件は、ＢＬドライバ設計によって満たされている。あるいは、ワード線及びストリング選択線を接地し、共通ソース線及びグランド選択線を１３Ｖ等高電圧に結合する。
【０１０４】
図２５は、他の実施形態を示す図であり、ダイオード１４９２が、プラグを形成する間にその場所でｐ＋をドーピングすることにより形成されるポリシリコンプラグ１５５０，１５５１を用いて実現される。このように、ダイオードは自己整合型であり、製造工程を減らすことができる。その他の点では、構造は図２０に示したものと同様である。ねじれレイアウトコンタクト構造を４０ｎｍよりも小さいものに用いる（図２７参照）。
【０１０５】
セルフブースティング中に、ＰＮダイオードは、数十マイクロ秒内でブーストチャネル電圧〜８Ｖを維持しなければならない。８Ｖでの逆方向バイアスの予想されるリーク電流は、ブースト電位を維持するために１０ｐＡよりも小さくなければならない。もちろん、降伏電圧は、８Ｖよりもかなり大きくなければならない。低ターンオン電圧（例えば、＜０．７Ｖ）により、感知することが難しくなることを防止する。
【０１０６】
図２６は、ダイオードがメモリセルのストリングの共通ソース線端部に位置づけされる他の実施アレイの図である。従って、ｐ＋線又は注入により各平面のソース線が領域１５１５において共に結合されて、共通ソース線デコーダとグランド選択線ＧＳＬとの間の線の各ストリングにＰＮダイオードを形成する。その他の点では、この構造は、図２０のものと同様である。
【０１０７】
図２６の構造の様々な実施形態は、ソース側（ソース線）後方センシングを採用している。様々な実施形態において、ダイオードは、読み出し及び書込み禁止動作中の漂遊電流パスを抑制する。
【０１０８】
図２７は、立方体の概略図であり、共通ソース線ＣＳＬ０及び共通ソース線ＣＳＬ１に対応するセルの２平面と、ビット線ＢＬ０及びビット線ＢＬ１に対応するセルの２列と、図に示したワード線に対応するセルの４行を示す。ストリング選択線ＳＳＬは、立方体のストリング選択ゲートに結合され、グランド選択線ＧＳＬは、立方体の選択ゲートの共通ソースに結合される。以下に詳述する選択ワード線に印加された２段階の書込み電圧で、上述したものと同様のセルフブースティング書き込み動作を用いて書き込みを行う。ダイオードは、共通ソース線ＣＳＬ０と共通ソース線ＣＳＬ１と、対応するセルのストリングとの間に結合される。
【０１０９】
以下の議論において、ローカルビット線という語をストリングの他の用語として用いる。この構造において、全てのＣＳＬは、書き込みを禁止するために高電圧を印加することが可能である。選択ＣＳＬが低くなっても、ローカルビット線の高電圧は低くならない。ページバッファは、どのセルに書き込むべきかを決定することができる。ＢＬ電圧がＶＤＤの場合、書き込みは起こらない。ＢＬ電圧がＧＮＤの場合、書き込みが起こる。
【０１１０】
ＮＡＮＤ型フラッシュセルでは、ファウラーノルドハイムトンネル効果を用いて、選択セルに書き込む。選択解除されたセルの書き込みを禁止するために、高電圧をローカルビット線又はセルのチャネルに印加しなければならない。禁止しながら書き込みを実現するために、図２８及び図２９に示したような書込みシークエンスを適用することができる。
【０１１１】
書き込み動作には、高電圧を非選択共通ソース線に印加し、ＶＣＣ（約３．３Ｖ）を非選択ビット線に印加することが含まれる。非選択ビット線のローカルビット線は、ワード線がＶＣＣ又は高電圧のパス電圧になると、高電圧までブーストする。選択ビット線のローカルビット線は、共通ソース選択線によって強制的に高電圧になるか、又は、ビット線によってグランドまでプルダウンされる。選択セルのワード線が書込み電位になると、ローカルビット線の全てが浮遊する。選択解除されたビット線のローカルビット線の電圧レベルによって起こった如何なるファイティング電流（ｆｉｇｈｔｉｎｇ  ｃｕｒｒｅｎｔ）（ＶＣＣ／高電圧からグランドまで）も書き込みに影響を与えたり書込みディスターブ条件を起こしたりしないように、書き込み動作中に印加される電力は、十分なものでなければならない。
【０１１２】
図２８は、書き込みを達成するための５つのステップのシーケンスを示す図である。ステップ１において、グランド選択線は、グランド選択ゲートをターンオンし、ストリング選択線は、ストリング選択ゲートをターンオフする。非選択共通ソース線の高電圧は、立方体の非選択平面のローカルビット線を高電圧まで充電する。全てのワード線に対するワード線電圧は、第１のワード線レベルまで上がる。ステップ２では、ストリング選択ゲートをターンオンし、グランド選択ゲートをターンオフし、かつ、供給電位を非選択ビット線に加え、グランドを選択ビット線に加えることで、非選択列のローカルビット線がＶＣＣまで充電される。ステップ３では、ワード線は、次のパス電圧レベルまでバイアスされるが、ストリング選択ゲートは、オンのままであり、グランド選択ゲートは、オフのままである。これにより、非選択ローカルビット線上のローカルビット線が高電圧に結合される。ステップ４では、選択ビット線及び選択解除された共通ソース線を共有するローカルビット線が高電圧まで充電される。この段階では、ストリング選択線はオフであり、グランド選択線はオンである。ステップ５では、ワード線電圧が書込み電圧までバイアスされるが、ストリング選択線及びグランド選択線はオフのままである。
【０１１３】
図２９は、他の５ステップのシーケンスを示す図である。ステップ１では、全てのローカルビット線が、立方体の共通ソース線を高電圧までバイアスし、立方体のグランド選択ゲートＧＳＬをターンオンし、ストリング選択ゲートＳＳＬをターンオフすることで、共通ソース線を通して高電圧まで充電される。次に、立方体のグランド選択線がターンオフされストリング選択ゲートがターンオンされるので、選択ローカルビット線上のローカルビット線がグランド電圧となる。
【０１１４】
ステップ３では、ワード線は、パス電圧レベルまで駆動されるが、ストリング選択ゲート及びグランド選択ゲートは、オフのままである。選択ビット線のローカルビット線は、接地されたままであり、非選択ビット線上のローカルビット線は浮遊し、ワード線からブーストする。ステップ４では、グランド選択ゲートをターンオンし、ストリング選択ゲートをターンオフすることで非選択共通ソース線にバイアスを加え、選択ビット線上のローカルビット線及び非選択共通ソース線を高電圧まで充電する。ステップ５では、選択ワード線は、書込み電圧を受け、ストリング選択ゲート及びグランド選択ゲートはオフである。図２８のものと比較した図２９のアルゴリズムは、より良好なブースト禁止特性を有するが、より多くの電力を消費する。改善型ブースト禁止は、ＬＢＬ電圧がより高くなるように高電圧からＬＢＬ３をブーストすることによって禁止を改善する。電力消費が増加するのは、高電圧になり、グランドまで放電するＣＳＬに起因する。
【０１１５】
従って、このオペレーティング技術では、書込み禁止のために高電圧がソース線から印加される。書き込まれたビット線は、非選択ソース線をグランドまで引いた状態で書込み電圧が選択ビット線に印加されると浮遊する。また、バイアス電圧のシーケンスは、書込み禁止のために適切なブーストを維持する方法で適用される。電流パスのダイオードは、書き込み中に電流が共通ソースに戻って流れることを防止する。
【０１１６】
ＣＳＬはグローバルなので、ＣＳＬは、アレイ全体に対して一度復号することができる。反対に復号化ＳＳＬは、追加のＳＳＬドライバ及びコンタクトエリアを要求することができる。
【０１１７】
様々な実施形態において、ダイオード復号化メモリアレイは、ストリング選択線ＳＳＬゲートの数をブロック毎に１つのストリング選択線ＳＳＬ構造又はＮＡＮＤストリング毎に１つのストリング選択線ＳＳＬゲートまで減少させる。この構造は、処理の難しさを大きく緩和し、非常に対称的でスケーラブルである。このアーキテクチャでは、３次元メモリアレイにおいてメモリセルレイヤの数を増やす場合、ＳＳＬストリング選択線の数を大きくする必要はない。同様に、１つのブロックにおいては１本のＧＳＬグランド選択線で十分である。
【０１１８】
薄膜トランジスタ（ＴＦＴ）ＢＥ−ＳＯＮＯＳデバイスでは、３次元垂直ゲート（ＶＧ）デバイスが最もよく用いられている。一方、アンチヒューズ又は他のメモリ技術（他の高ｋ誘電体を有する電荷トラップデバイス等を用いる技術）を用いて他の同様のデバイスを開発することも可能である。
【０１１９】
図３０は、図２１のようなアレイにおける書き込み動作のさらなる例のためのタイミング図である。
【０１２０】
時間位相Ｔ１において、ソース線は、グランド選択線ＧＳＬ及び非選択ソース線ＳＬのＶＣＣによってセルフブーストされる。
【０１２１】
時間位相Ｔ２において、非選択ＢＬビット線は、ストリング選択線ＳＳＬ及び非選択ビット線ＢＬ上の高電圧ＨＶによって、高電圧ＨＶまで昇圧される。チャネル電圧ＶｃｈはセルＢに対して昇圧される。セルＣのブーストチャネル電圧Ｖｃｈは、ビット線ＢＬのダイオードによってリークしない。
【０１２２】
時間位相Ｔ３において、セルＡに書き込む。反転チャネルは、時間位相Ｔ１の間に既に形成されている。
【０１２３】
図３１は、ソース線とメモリストリングとの間のストリングにダイオードを含む、図２７の３次元ＮＡＮＤ型フラッシュメモリ構造の立体概略図である。このダイオードの位置は、書込み禁止をサポートする。
【０１２４】
対象セルは、セルＡである。書込みディスターブ条件は、以下の通り考えられる。セルＢに関しては、同一平面／ソース線及び同一行／ワード線上にあり、かつ、異なる列／ビット線上のセルを対象セルとし、セルＣに関しては、同一行／ワード線及び同一列／ビット線上にあり、かつ、異なる平面／ソース線上のセルを対象セルとし、セルＤに関しては、同一行／ワード線上のセルを対象セルとするが、当該対象セルとは異なる列／ビット線及び異なる平面／ソース線上のセルであり、セルＥに関しては、同一平面／ソース線及び同一列／ビット線上にあり、かつ、異なる行／ワード線にあるセルを対象セルとする。セルＥは、多くの実施形態において無視できるものである。
【０１２５】
図３２は、図３１のようなアレイにおける書き込み動作例のタイミング図である。
【０１２６】
時間位相Ｔ１において、非選択ＢＬビット線は、ＳＳＬストリング選択線及び非選択ＢＬビット線のＶＣＣ電圧によってセルフブーストする（セルＢ及びセルＤ）。
【０１２７】
時間位相Ｔ２において、非選択ソース線ＳＬは、グランド選択線ＳＧＬ及び非選択ソース線ＳＬの高電圧ＨＶによって、高電圧ＨＶまで昇圧される。チャネル電圧Ｖｃｈは、セルＣ等の非選択ソース線ＳＬに対して直接昇圧される。セルＢのブースト済みチャネル電圧Ｖｃｈは、ソース線ＳＬ＝０Ｖでグランド選択線ＧＳＬがターンオンする場合、低漏出の逆バイアスされたソース線ＳＬのダイオードによってリークしない。
【０１２８】
時間位相Ｔ３において、ストリング選択線ＳＳＬはターンオフされているが、セルＡは書き込まれる。反転チャネルは、時間位相Ｔ１の間に既に形成されている。
【０１２９】
図３３Ａ及び３３Ｂは、３次元ＮＡＮＤ型フラッシュメモリアレイの一部分の透過型電子顕微鏡（ＴＥＭ）画像である。
【０１３０】
７５ｎｍハーフピッチ（４Ｆ２）ＶＣデバイスのＴＥＭ画像を示す。チャネルの幅と長さはそれぞれ、３０ｎｍと４０ｎｍであり、チャネルの高さは３０ｎｍである。各デバイスは、ダブルゲート（垂直ゲート）水平チャネルデバイスであり、チャネルドーピングは、読出し電流を増やすために、軽くドーピングされたｎ型（埋め込みチャネルデバイス）である。ビット線ＢＬプロファイルは、平坦なＯＮＯトポロジーを作るために最適化される。処理を最適化することで小さい側壁の凹部が得られる。ビット線ＢＬの側壁に、極めて平坦なＯＮＯを配置する。
【０１３１】
図３３Ａは、アレイのＸ方向における断面図である。電荷トラップＢＥ−ＳＯＮＯＳデバイスが各チャネルの２側面で成長する。各デバイスは、ダブルゲートデバイスである。チャネル電流は水平に流れ、ゲートは縦方向に共通である。側壁のＯＮＯ凹部は、最小化される。
【０１３２】
図３３Ｂは、アレイのＹ方向における断面図である。ピッチが狭くビット線（ＢＬ）幅が小さいため、集束イオンビーム（ＦＩＢ）透過型電子顕微鏡（ＴＥＭ）画像では、ＢＬ線（水平半導体帯片）及びスペースにランディングするポリゲートを含む二重の画像を示す。チャネルの長さは、示したデバイスにおいては、４０ｎｍ程度である。
【０１３３】
図３４は、実験的に測定したポリシリコンダイオードのＩ−Ｖ特性のグラフである。
【０１３４】
ポリシリコンＰＮダイオードの順方向及び逆方向のＩ−Ｖ特性は、垂直ゲート（ＶＧ）３次元ＮＡＮＤアレイにおいて接続されたＰＮダイオードで直接測定される。ポリシリコンの高さ／幅のサイズは、３０ｎｍ／３０ｎｍである。逆方向のリークは、−８Ｖで１０ｐＡよりも随分低いが、これは、既にセルフブースティングの要件には十分であり、書込みディスターブを取り除く一助となる。ソースバイアスＶｓを印加し、７Ｖのパス電圧Ｖｐａｓｓを全てのワード線ＷＬに印加する。Ｐ＋Ｎダイオード（幅３０ｎｍ及び高さ３０ｎｍ）は、６桁よりも大きいオン／オフ比をうまい具合に示す。順方向電流は、ＮＡＮＤストリングの直列抵抗によってクランプされる。
【０１３５】
図３５は、実験的に測定したポリシリコンダイオードを接続した３次元ＮＡＮＤ型メモリの読出し電流のグラフである。
【０１３６】
３次元ＮＡＮＤ型メモリは、３２本のワード線ＷＬを有する。ワード線ＷＬのＶｐａｓｓ及びＶｒｅａｄ電圧は共に、７Ｖである。ソース線電圧ＶＳＬは、２．５Ｖ，２．０Ｖ，１．０Ｖ，０．５Ｖ，０．１Ｖの電圧で変化する。グラフでは、１．０Ｖよりも大きいソース線電圧が、十分な感応電流となる。読出しバイアス、この場合、正の電圧を、ソース側に印加する（ソース側センシング技術）。１．５Ｖよりも大きいソースバイアスによって十分な読出し電流となるように、十分なターンオン電圧を必要とするＰＮダイオードによって所要バイアスが増加する。
【０１３７】
図３６は、実験的に測定したポリシリコンダイオードを接続した３次元ＮＡＮＤ型メモリの書込み禁止特性のグラフである。
【０１３８】
セルＡ，Ｂ，Ｃ，Ｄの典型的な書込み禁止特性を示す。この場合、ＶＣＣ＝３．３Ｖ，ＨＶ＝８Ｖ，Ｖｐａｓｓ＝９Ｖである。ＩＳＰＰ（階段状のバイアスを有する）法をセルＡに適用する。グラフは、５Ｖよりも大きいディスターブのないウィンドウを示す。これは、ダイオードの絶縁特性の産物である。
【０１３９】
図３７は、実験的に測定したポリシリコンダイオードを接続した３次元ＮＡＮＤ型メモリの書込みディスターブに対するソースバイアス効果のグラフである。
【０１４０】
ソース線禁止バイアス（ＨＶ）は、書込みディスターブウィンドウに対して効果を有する。セルＣのディスターブは、ＨＶ＞７Ｖによって最小化される。
【０１４１】
図３８は、実験的に測定したポリシリコンダイオードを接続した３次元ＮＡＮＤ型メモリの書込みディスターブに対するパスゲート電圧効果のグラフである。
【０１４２】
パスゲート電圧は、書込みディスターブに対して効果を有する。セルＣのディスターブは、Ｖｐａｓｓ＞６Ｖによって減少する。
【０１４３】
図３９は、実験的に測定したポリシリコンダイオードを接続した３次元ＮＡＮＤ型メモリのブロック消去過渡電流のグラフである。
【０１４４】
ソース線ＳＬの様々なバイアスによってブロック消去の過渡的状態が変化する。消去は、全てのワード線ＷＬを接地しながら正のソース線バイアスを印加することで行う。これは、３次元ＮＡＮＤアレイの浮遊体を鑑みて行うものである。ＳＳＬ／ＧＳＬには、適当な正の電圧がディスターブを回避するために印加される。消去の過渡的状態を図３９に示す。実施形態によっては、アレイが電場増強効果（平坦なＯＮＯによる）を利用しないものがあり、消去は、ＢＥ−ＳＯＮＯＳの正孔トンネル注入によって主にサポートされる。
【０１４５】
図４０は、様々な書き込み／消去サイクル数を有する、実験的に測定したポリシリコンダイオードを接続した３次元ＮＡＮＤ型メモリの書込み状態及び消去状態のＩ―Ｖ特性のグラフである。
【０１４６】
Ｉ−Ｖ曲線は、１００００回未満のサイクルストレス、特に１０００サイクルと１サイクルで僅かな劣化を示す。耐久性の劣化は、界面状態（Ｄｉｔ）の生成に関連することが多く、サブシュレショルド傾斜が低下するが、メモリウィンドウは低下しない。デバイスは、ＢＥ−ＳＯＮＯＳスタックを最適化することで１００００回のサイクル後に適度に小さい劣化を示すが、バルク型デバイスに匹敵する。
【０１４７】
図４１は、書き込み／消去したメモリセルのチェッカー盤分布を有する実験的に測定したポリシリコンダイオードを接続した３次元ＮＡＮＤ型メモリの閾値電圧のグラフである。
【０１４８】
ＳＬＣ（Single  Level  Cell）型チェッカー盤ＣＫＢ分布は、ダイオード復号３次元ＮＡＮＤ型メモリアレイに用いられる。３次元的に最も近隣するセルを、最悪のケースのディスターブに対して反対の状態にプログラムする。従来のページ書き込み及び書込み禁止（セルＢの条件）方法は、各層で行われてから他の禁止された非選択ソース線（セルＣ及びセルＤ）において行われる。次に、ページ書き込みが他の層において実施される。非選択セルでは、多くのソースの３次元アレイにおける行ストレス及び列ストレスを受ける。
【０１４９】
様々な実施形態において、他の実施形態では、ストリング選択線ＳＳＬ／グランド選択線ＧＳＬ及びビット線ＢＬ／ソース線ＳＬの役割が切り替わった状態で、ダイオードがドレイン側（ＢＬビット線）又はソース側（ＳＬソース線）に接続される。これらの代替的な動作は、デバイスレベルで確かめられる。しかしながら、回路設計においては、ソース線はより低キャパシタンス負荷を有するので、速度と電力消費の観点から、高電圧ＨＶをソース線ＳＬに印加することがより有益である。
【０１５０】
本発明は、詳述した好適な実施形態及び例を参照して開示されているが、これらの例示は限定する意味においてではなく、例示を意図するものであることが理解される。当業者であれば、本発明の精神及び以下の請求項の範囲内である修正及び組み合わせを容易に行うことができるものと考えられる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３Ａ】
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【図３３Ｂ】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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