(57)【特許請求の範囲】
【請求項１】
スイッチングレギュレータの制御回路であって、
スイッチングトランジスタと、
前記スイッチングレギュレータの出力電圧に応じたフィードバック電圧が、所定の基準電圧と一致するようにデューティ比が調節されるパルス信号を生成するパルス信号生成部と、
前記パルス信号に応じて前記スイッチングトランジスタを駆動するドライバ回路と、
前記スイッチングトランジスタのゲート信号の遷移時間を設定するための設定端子と、
を備え、
前記ドライバ回路は、
前記制御回路の電源端子と前記スイッチングトランジスタのゲートとの間に設けられたハイサイドトランジスタと、
前記スイッチングトランジスタのゲートと接地端子の間に設けられたローサイドトランジスタと、
前記電源端子と前記ゲートの間に前記ハイサイドトランジスタと直列に設けられたハイサイド可変電流源、および、前記ゲートと前記接地端子の間に前記ローサイドトランジスタと直列に設けられたローサイド可変電流源の少なくとも一方と、
前記設定端子に対する指示に応じて、前記ハイサイド可変電流源および前記ローサイド可変電流源の少なくとも一方の電流値を制御するスルーレート制御部と、
を含み、
ひとつの半導体基板に集積化されており、
前記スルーレート制御部は、前記設定端子に接続される回路部品に応じた基準電流を生成する基準電流源と、前記基準電流に応じた電流の経路上に設けられた入力トランジスタと、を含み、
前記ハイサイド可変電流源および前記ローサイド可変電流源の少なくとも一方は、前記入力トランジスタとカレントミラー回路を形成するように接続された出力トランジスタを含み、前記基準電流に比例した電流を生成可能に構成されることを特徴とする制御回路。
【請求項２】
前記設定端子には、調節用抵抗が外付け可能であり、
前記基準電流源は、
そのエミッタが前記設定端子に接続されたＮＰＮ型の第１バイポーラトランジスタと、
そのエミッタが前記第１バイポーラトランジスタのベースに接続され、そのベースに所定の基準電圧が入力されたＰＮＰ型の第２バイポーラトランジスタと、
を含み、前記第１バイポーラトランジスタに流れる電流を、前記基準電流として出力することを特徴とする請求項１に記載の制御回路。
【請求項３】
スイッチングレギュレータの制御回路であって、
スイッチングトランジスタと、
前記スイッチングレギュレータの出力電圧に応じたフィードバック電圧が、所定の基準電圧と一致するようにデューティ比が調節されるパルス信号を生成するパルス信号生成部と、
前記パルス信号に応じて前記スイッチングトランジスタを駆動するドライバ回路と、
前記スイッチングトランジスタのゲート信号の遷移時間を設定するための設定端子と、
を備え、
前記ドライバ回路は、
前記制御回路の電源端子と前記スイッチングトランジスタのゲートとの間に設けられたハイサイドトランジスタと、
前記スイッチングトランジスタのゲートと接地端子の間に設けられたローサイドトランジスタと、
前記電源端子と前記ゲートの間に前記ハイサイドトランジスタと直列に設けられたハイサイド可変電流源、および、前記ゲートと前記接地端子の間に前記ローサイドトランジスタと直列に設けられたローサイド可変電流源の少なくとも一方と、
前記設定端子に対する指示に応じて、前記ハイサイド可変電流源および前記ローサイド可変電流源の少なくとも一方の電流値を制御するスルーレート制御部と、
を含み、
ひとつの半導体基板に集積化されており、
前記設定端子には、前記スイッチングトランジスタのゲート信号の遷移時間を指示する制御信号が入力可能であり、
前記スルーレート制御部は、前記制御信号に応じて、前記ハイサイド可変電流源および前記ローサイド可変電流源の少なくとも一方の電流値を制御するものであって、前記制御信号に応じた基準電流を生成する基準電流源と、前記基準電流に応じた電流の経路上に設けられた入力トランジスタと、を含み、
前記ハイサイド可変電流源および前記ローサイド可変電流源の少なくとも一方は、前記入力トランジスタとカレントミラー回路を形成するように接続された出力トランジスタを含み、前記基準電流に比例した電流を生成可能に構成されることを特徴とする制御回路。
【請求項４】
請求項１から３のいずれかに記載の制御回路を備えることを特徴とするスイッチングレギュレータ。
【請求項５】
請求項４に記載のスイッチングレギュレータを備えることを特徴とする電子機器。
【請求項６】
受信信号から所望チャンネルの放送信号を選局するチューナ部と、
前記チューナで選局された放送信号から映像信号と音声信号を生成するデコーダ部と、
前記映像信号を映像として出力する表示部と、
前記音声信号を音声として出力するスピーカ部と、
ユーザ操作を受け付ける操作部と、
外部入力信号を受け付けるインタフェイス部と、
上記各部の動作を統括的に制御する制御部と、
上記各部に電力供給を行う電源部と、
を有し、
前記電源部は、請求項４に記載のスイッチングレギュレータを含むことを特徴とするテレビ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチングレギュレータの制御回路に関する。また、本発明は、スイッチング電源装置に関するものである。
【背景技術】
【０００２】
＜第１の背景技術＞
スイッチングレギュレータ、モータドライバ、その他さまざまな電子回路において、パワートランジスタが利用される。図１は、パワートランジスタを有する昇圧型スイッチングレギュレータの構成例を示す回路図である。
【０００３】
スイッチングレギュレータ２ｒは、制御回路１００ｒと、インダクタＬ１、整流用のダイオードＤ１、出力キャパシタＣ１を含む。
【０００４】
制御回路１００ｒは、パワートランジスタであるスイッチングトランジスタＭ１と、パルス信号生成部１０、ドライバ回路２０ｒを備える。スイッチングレギュレータ２ｒの出力電圧ＶOUTは、抵抗Ｒ１、Ｒ２によって分圧される。パルス信号生成部１０は、スイッチングレギュレータ２ｒの出力電圧ＶOUTに応じたフィードバック電圧ＶFBを受け、当該フィードバック電圧ＶFBが目標レベルに近づくようにデューティ比が調節されるパルス信号ＳPWMを生成する。ドライバ回路２０ｒは、パルス信号ＳPWMにもとづきスイッチングトランジスタＭ１をスイッチングする。
【０００５】
スイッチングトランジスタＭ１のオン、オフを切りかえるためには、その制御端子（ゲート）の電圧（ゲート信号ＶG）のレベルをハイレベル（電源電圧）とローレベル（接地電圧）の２値で切りかえる必要がある。
【０００６】
＜第２の背景技術＞
従来より、重負荷領域ではＰＷＭ［pulse width modulation］方式のスイッチング制御を行い、軽負荷領域ではＰＦＭ［pulse frequency modulation］方式のスイッチング制御を行うスイッチング電源装置が開示・提案されている。
【０００７】
なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−９２７１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
＜第１の課題＞
ドライバ回路２０ｒは、ハイサイドトランジスタＭ２とローサイドトランジスタＭ３を有するインバータ形式で構成される。この構成では、ゲート信号ＶGがローレベルからハイレベルに立ち上がるときの遷移時間（ライズタイムＴR）は、ハイサイドトランジスタＭ２の電流能力、すなわちサイズに依存し、ゲート信号ＶGがハイレベルからローレベルに立ち下がるときの遷移時間（フォールタイムＴF）は、ローサイドトランジスタＭ３の電流能力に依存して決まる。
【００１０】
スイッチングレギュレータ２ｒの効率は、遷移時間ＴR、ＴFが短いほど高くなる。一方、遷移時間ＴR、ＴFが短くなると、高周波の電磁波ノイズ（ＥＭＩ：Electro-Magnetic Interference）が問題となる。すなわち、効率と電磁波ノイズはトレードオフの関係にある。
【００１１】
一般的に電磁波ノイズは、スイッチングレギュレータ２ｒをセットに実装した状態でなければ測定できない。そして測定した結果、ＥＭＩの規定を満たさない場合、ＥＭＩ対策として、セットの設計者は、制御回路１００ｒ、インダクタＬ１や周辺のプリント基板を修正するなど、多大な労力を払う必要がある。
【００１２】
図１の制御回路１００ｒでは、ゲート信号ＶGの遷移時間ＴR、ＴFは、トランジスタＭ２、Ｍ３の能力によって決まってしまう。ＥＭＩ対策には多大な労力が要求される一方、制御回路１００ｒには、いかなるセットに搭載されても問題なく動作する汎用性が求められる。したがって従来の制御回路１００ｒは、電磁波ノイズが発生しないように、遷移時間ＴR、ＴFを長くして設計されるため、効率を犠牲にする必要があった。
【００１３】
本発明は、係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、搭載されるセットごとに効率とＥＭＩのバランスを最適化可能なスイッチングレギュレータの提供にある。
【００１４】
＜第２の課題＞
上記第２の背景技術によれば、重負荷領域から軽負荷領域に至る幅広い負荷領域でスイッチング電源装置の効率を高めることができる（図１１を参照）。
【００１５】
しかしながら、ＰＦＭ方式のスイッチング制御では、スイッチング周波数が変動するので、スイッチング周波数が音声信号や無線信号の周波数帯域と重なった場合には、音声出力や無線通信に支障を生じるなど、スイッチング電源装置を搭載したアプリケーションの性能を損なうおそれがあった。
【００１６】
また、スイッチング電源装置を用いて入力電圧から所望の出力電圧を生成する過程で得られる矩形波状のスイッチ電圧を後段回路（例えばチャージポンプ回路）で利用しているアプリケーションでは、スイッチング周波数の変化に伴って後段回路の動作が不安定となるおそれがあり、効率向上のために軽負荷領域でＰＦＭ方式のスイッチング制御を行う従来技術は採用しにくかった。
【００１７】
本発明は、本願の発明者らにより見出された上記の問題点に鑑み、スイッチング周波数の変動を招くことなく、重負荷領域から軽負荷領域に至る幅広い負荷領域で高い効率を実現することのできるスイッチング電源装置を提供することを目的とする。
【課題を解決するための手段】
【００１８】
本発明のある態様は、スイッチングレギュレータの制御回路に関する。制御回路は、スイッチングトランジスタと、スイッチングレギュレータの出力電圧に応じたフィードバック電圧が所定の基準電圧と一致するようにデューティ比が調節されるパルス信号を生成するパルス信号生成部と、パルス信号に応じてスイッチングトランジスタを駆動するドライバ回路と、スイッチングトランジスタのゲート信号の遷移時間を設定するための設定端子と、を備える。ドライバ回路は、制御回路の電源端子とスイッチングトランジスタのゲートとの間に設けられたハイサイドトランジスタと、スイッチングトランジスタのゲートと接地端子の間に設けられたローサイドトランジスタと、電源端子とゲートの間にハイサイドトランジスタと直列に設けられたハイサイド可変電流源、および、ゲートと接地端子の間にローサイドトランジスタと直列に設けられたローサイド可変電流源の少なくとも一方と、設定端子に対する指示に応じて、ハイサイド可変電流源およびローサイド可変電流源の少なくとも一方の電流値を制御するスルーレート制御部と、を含む。制御回路は、ひとつの半導体基板に集積化される。
【００１９】
ハイサイドトランジスタまたはローサイドトランジスタに流れる電流は、ハイサイド可変電流源またはローサイド可変電流源が生成する電流によって規定される。そして、ゲート信号のライズタイム、フォールタイムはそれぞれ、ハイサイドトランジスタ、ローサイドトランジスタに流れる電流によって変化する。この態様の制御回路によれば、スイッチングレギュレータをセットに搭載した状態で、ゲート信号の遷移時間を変更できるため、セットごとに、ＥＭＩの仕様を満たす範囲で最大の効率を実現できる。
【００２０】
スルーレート制御部は、設定端子に接続される回路部品に応じた基準電流を生成する基準電流源を含んでもよい。ハイサイド可変電流源およびローサイド可変電流源の少なくとも一方は、基準電流に比例した電流を生成可能に構成されてもよい。
【００２１】
スルーレート制御部は、基準電流に応じた電流の経路上に設けられた入力トランジスタを含んでもよい。ハイサイド可変電流源およびローサイド可変電流源の少なくとも一方は、入力トランジスタとカレントミラー回路を形成するように接続された出力トランジスタを含んでもよい。
【００２２】
設定端子には、調節用抵抗が外付け可能であってもよい。基準電流源は、そのエミッタが設定端子に接続されたＮＰＮ型の第１バイポーラトランジスタと、そのエミッタが第１バイポーラトランジスタのベースに接続され、そのベースに所定の基準電圧が入力されたＰＮＰ型の第２バイポーラトランジスタと、を含み、第１バイポーラトランジスタに流れる電流を、基準電流として出力してもよい。
【００２３】
設定端子には、スイッチングトランジスタのゲート信号の遷移時間を指示する制御信号が入力可能であり、基準電流源は、制御信号に応じた基準電流を生成してもよい。
【００２４】
本発明の別の態様は、スイッチングレギュレータである。このスイッチングレギュレータは、上述の制御回路を備える。
【００２５】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【００２６】
また、本発明のある態様に係るスイッチング電源装置は、互いに並列に接続された複数の出力トランジスタと、入力電圧から所望の出力電圧を生成して負荷に供給するように所定の周波数で前記複数の出力トランジスタのオン／オフ制御信号を生成する制御部と、を有し、前記制御部は、前記負荷の重さに基づいて駆動対象の出力トランジスタを決定する構成（第１の構成）とされている。
【００２７】
なお、上記第１の構成から成るスイッチング電源装置において、前記制御部は、前記負荷が重いほどトランジスタのサイズを大きくし、前記負荷が軽いほどトランジスタのサイズを小さくするように前記駆動対象の出力トランジスタを決定する構成（第２の構成）にするとよい。
【００２８】
なお、上記第１または第２の構成から成るスイッチング電源装置において、前記複数の出力トランジスタは互いに異なるサイズに設計された構成（第３の構成）にするとよい。
【００２９】
また、上記第１〜第３いずれかの構成から成るスイッチング電源装置において、前記制御部は、前記駆動対象の出力トランジスタをオン／オフ制御することにより発生する矩形波状のスイッチ電圧を監視し、前記駆動対象の出力トランジスタがオンされているときに検出された前記スイッチ電圧と所定の閾値電圧との比較結果に基づいて、前記駆動対象の出力トランジスタを決定する構成（第４の構成）にするとよい。
【００３０】
また、上記第４の構成から成るスイッチング電源装置において、前記制御部は、前記スイッチ電圧と第１閾値電圧とを比較して第１比較信号を生成する第１比較器と、前記スイッチ電圧と前記第１閾値電圧よりも低い第２閾値電圧とを比較して第２比較信号を生成する第２比較器と、前記駆動対象の出力トランジスタがオンされているときに前記第１比較信号をラッチする第１ラッチと、前記駆動対象の出力トランジスタがオンされているときに前記第２比較信号をラッチする第２ラッチと、前記第１ラッチでラッチされた前記第１比較信号と前記第２ラッチでラッチされた前記第２比較信号に基づいて前記駆動対象の出力トランジスタを決定する判定部と、を含む構成（第５の構成）にするとよい。
【００３１】
また、上記第５の構成から成るスイッチング電源装置にて、前記判定部は、前記スイッチ電圧が前記第１閾値電圧よりも高いときにはトランジスタのサイズを現状よりも１段階大きくするように、前記スイッチ電圧が前記第１閾値電圧よりも低く前記第２閾値電圧よりも高いときにはトランジスタのサイズを現状に維持するように、前記スイッチ電圧が前記第２閾値電圧よりも低いときにはトランジスタのサイズを現状よりも１段階小さくするように、前記駆動対象の出力トランジスタを決定する構成（第６の構成）にするとよい。
【００３２】
また、上記第６の構成から成るスイッチング電源装置において、前記制御部は、前記出力電圧に応じた帰還電圧と所定の基準電圧との差分を増幅して誤差信号を生成する誤差増幅器と、前記所定の周波数でクロック信号とスロープ信号を生成する発振器と、前記誤差信号と前記スロープ信号を比較して比較信号を生成する比較器と、前記比較信号と前記クロック信号の入力を受けて前記オン／オフ制御信号を生成するＳＲフリップフロップと、前記判定部の出力を受けて前記駆動対象の出力トランジスタにのみ前記オン／オフ制御信号を供給する信号ゲート部と、をさらに含む構成（第７の構成）にするとよい。
【００３３】
また、上記第１〜第７いずれかの構成から成るスイッチング電源装置は、前記駆動対象の出力トランジスタをオン／オフ制御することにより発生する矩形波状のスイッチ電圧を用いて前記出力電圧を昇圧するチャージポンプ回路をさらに有する構成（第８の構成）にするとよい。
【００３４】
また、上記第１〜第８いずれかの構成から成るスイッチング電源装置は、前記オン／オフ制御信号の電流能力を高めて前記複数の出力トランジスタに供給する複数のドライバをさらに有する構成（第９の構成）にするとよい。
【００３５】
また、上記第９の構成から成るスイッチング電源装置において、前記複数のドライバはそれぞれ、対応する出力トランジスタの制御端に対して並列に接続されて個別に動作可否が制御される複数の単位ドライバを含む構成（第１０の構成）にするとよい。
【００３６】
また、上記第１０の構成から成るスイッチング電源装置において、前記複数の単位ドライバは、それぞれ、同一サイズのトランジスタによって形成された構成（第１１の構成）にするとよい。
【００３７】
また、上記第１０または第１１の構成から成るスイッチング電源装置は、スルーレート調整信号に応じて前記複数の単位ドライバ毎のイネーブル信号を生成するイネーブルロジック部をさらに有する構成（第１２の構成）にするとよい。
【００３８】
また、上記第９の構成から成るスイッチング電源装置において、前記複数の出力トランジスタは、半導体装置に外付けされたメイントランジスタと、前記半導体装置に内蔵されたサブトランジスタと、を含み、前記メイントランジスタは前記サブトランジスタよりもオン抵抗値が小さく、前記サブトランジスタは前記メイントランジスタよりもゲート容量値が小さい構成（第１３の構成）にするとよい。
【００３９】
また、上記第１３の構成から成るスイッチング電源装置において、前記制御部は、重負荷領域では前記メイントランジスタを駆動対象とし、軽負荷領域では前記サブトランジスタを駆動対象とする構成（第１４の構成）にするとよい。
【００４０】
また、本発明のある態様に係るテレビは、受信信号から所望チャンネルの放送信号を選局するチューナ部と、前記チューナで選局された放送信号から映像信号と音声信号を生成するデコーダ部と、前記映像信号を映像として出力する表示部と、前記音声信号を音声として出力するスピーカ部と、ユーザ操作を受け付ける操作部と、外部入力信号を受け付けるインタフェイス部と、上記各部の動作を統括的に制御する制御部と、上記各部に電力供給を行う電源部と、を有し、前記電源部は、上記のスイッチングレギュレータ、または、上記第１〜第１４いずれかの構成から成るスイッチング電源装置を含む構成（第１５の構成）にするとよい。
【発明の効果】
【００４１】
本発明のある態様によれば、セット毎に効率とＥＭＩのバランスを最適化可能となる。
【００４２】
また、本発明のある態様によれば、スイッチング周波数の変動を招くことなく、重負荷領域から軽負荷領域に至る幅広い負荷領域で高い効率を実現することのできるスイッチング電源装置を提供することが可能となる。
【図面の簡単な説明】
【００４３】
【図１】パワートランジスタを有する昇圧型スイッチングレギュレータの構成例を示す回路図である。
【図２】実施の形態に係るスイッチングレギュレータを搭載する電子機器の構成を示す回路図である。
【図３】図３（ａ）、（ｂ）は、ドライバ回路の構成例を示す回路図である。
【図４】変形例に係る制御回路の構成を示す回路図である。
【図５】スイッチング電源装置の第１実施形態を示す図
【図６】出力トランジスタ切替制御の一例を示す図
【図７】制御部１３の一構成例を示す図
【図８】信号Ｓ１〜Ｓ３の相互関係を示す図
【図９】スイッチ電圧Ｖｓｗと出力トランジスタ切替制御との関係を示す図
【図１０】スイッチング電源装置の第２実施形態を示す図
【図１１】ＰＷＭ／ＰＦＭ切替制御の一例を示す図
【図１２】出力トランジスタのスルーレートを説明するための図
【図１３】スイッチング電源装置の第３実施形態を示す図
【図１４】スルーレートの一調整例を示す図
【図１５】ドライバ１２ｋ（ただしｋ＝ｘ、ｙ、ｚ）の一構成例を示す図
【図１６】サイズの異なるドライバ間で貫通電流が生じる様子を示す図
【図１７】スイッチング電源装置の第４実施形態を示す図
【図１８】メイン／サブ切替制御の一例を示す図
【図１９】スイッチングレギュレータを搭載したテレビの一構成例を示すブロック図
【図２０Ａ】スイッチングレギュレータを搭載したテレビの正面図
【図２０Ｂ】スイッチングレギュレータを搭載したテレビの側面図
【図２０Ｃ】スイッチングレギュレータを搭載したテレビの背面図
【発明を実施するための形態】
【００４４】
＜スルーレート可変制御＞
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であり、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００４５】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【００４６】
図２は、実施の形態に係るスイッチングレギュレータ２を搭載する電子機器１の構成を示す回路図である。
【００４７】
電子機器１は、液晶ディスプレイやプラズマディスプレイなどの表示装置、ＤＶＤやブルーレイディスク、ハードディスクを有する録画機あるいは再生機など、商用交流電源で動作する機器、もしくは、ノートＰＣ、デジタルカメラ、デジタルビデオカメラ、携帯電話端末、ＰＤＡ（Personal Digital Assistant）などの電池駆動型の機器であり、高い電源電圧を必要とする回路ブロックを備える。こうした回路ブロックとしては、液晶ドライバやＬＥＤ（Light Emitting Diode）などが例示され、図１において負荷３として示されている。
【００４８】
電子機器１は、負荷３に電源電圧を供給するための昇圧型のスイッチングレギュレータ２を備える。スイッチングレギュレータ２の入力ラインＰ１には、入力電圧ＶINが入力される。スイッチングレギュレータ２は入力電圧ＶINを昇圧して、出力ラインＰ２に出力電圧ＶOUTを出力する。
【００４９】
スイッチングレギュレータ２は昇圧型のＤＣ／ＤＣコンバータであり、制御ＩＣ１００および出力回路１０２を備える。出力回路１０２は、インダクタＬ１、整流ダイオードＤ１、出力キャパシタＣ１を含む。出力回路１０２のトポロジーは一般的であるため、説明を省略する。
【００５０】
制御回路１００は、スイッチングトランジスタＭ１、パルス信号生成部１０およびドライバ回路２０を備え、一つの半導体基板に一体集積化されている。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。
【００５１】
制御回路１００のスイッチング端子（ＳＷ端子）は、インダクタＬ１と接続される。スイッチングトランジスタＭ１は、ＳＷ端子と接地端子の間に設けられる。スイッチングレギュレータ２の出力電圧ＶOUTは第１抵抗Ｒ１及び第２抵抗Ｒ２によって分圧され、フィードバック電圧ＶFBが生成される。制御回路１００のフィードバック端子（ＦＢ端子）には、出力電圧ＶOUTに比例したフィードバック電圧ＶFBが入力される。
【００５２】
パルス信号生成部１０は、フィードバック電圧ＶFBが、所定の基準電圧ＶREFと一致するようにデューティ比が調節されるパルス信号ＳPWMを生成する。パルス信号生成部１０は、公知のパルス幅変調器、パルス周波数変調器などを用いて構成すればよく、特に限定されない。
【００５３】
ドライバ回路２０は、パルス信号ＳPWMに応じてスイッチングトランジスタＭ１を駆動する。制御回路１００の設定端子ＡＤＪは、スイッチングトランジスタＭ１のゲート信号ＶGの遷移時間を設定するために設けられる。図２の制御回路１００は、ゲート信号ＶGのライズタイムＴR、フォールタイムＴFの両方が、外部から設定可能となっている。
【００５４】
ドライバ回路２０は、ハイサイドトランジスタＭ２、ローサイドトランジスタＭ３、ハイサイド可変電流源２２、ローサイド可変電流源２４、及び、スルーレート制御部３０を備える。
【００５５】
ハイサイドトランジスタＭ２は、制御回路１００の電源電圧ＶDDが供給される電源端子ＰVDDと、スイッチングトランジスタＭ１のゲートの間に設けられる。ローサイドトランジスタＭ３は、スイッチングトランジスタＭ１のゲートと接地端子の間に設けられる。
【００５６】
ハイサイド可変電流源２２は、電源端子ＰVDDとスイッチングトランジスタＭ１のゲートの間に、ハイサイドトランジスタＭ２と直列に設けられる。ローサイド可変電流源２４は、スイッチングトランジスタＭ１のゲートと接地端子の間に、ローサイドトランジスタＭ３と直列に設けられる。ハイサイドトランジスタＭ２およびローサイドトランジスタＭ３のゲートには、パルス信号ＳPWMが入力される。ハイサイドトランジスタＭ２およびローサイドトランジスタＭ３は、パルス信号ＳPWMに応じて相補的にオン、オフが切りかえられる。
【００５７】
スルーレート制御部３０は、設定端子ＡＤＪの電気的状態に応じて、ハイサイド可変電流源２２の電流量ＩHおよびローサイド可変電流源２４の電流量ＩLを制御する。
【００５８】
図３（ａ）、（ｂ）は、ドライバ回路２０の構成例を示す回路図である。図３（ａ）のスルーレート制御部３０は、基準電流源３２、トランジスタＭ１１〜Ｍ１３を含む。
【００５９】
基準電流源３２は、設定端子ＡＤＪの状態に応じた基準電流ＩREFを生成する。設定端子ＡＤＪには、調節用抵抗ＲADJが外付け可能となっている。基準電流源３２は、第１バイポーラトランジスタＱ１、第２バイポーラトランジスタＱ２、バンドギャップリファレンス回路３４、抵抗Ｒ１１、Ｒ１２を含む。バンドギャップリファレンス回路３４は、所定の基準電圧ＶBGRを生成する。基準電圧ＶBGRは、抵抗Ｒ１１、Ｒ１２によって分圧される。
【００６０】
ＮＰＮ型の第１バイポーラトランジスタＱ１のエミッタは、設定端子ＡＤＪと接続される。ＰＮＰ型の第２バイポーラトランジスタＱ２のエミッタは、第１バイポーラトランジスタＱ１のベースと接続される。第２バイポーラトランジスタＱ２のベースには分圧された基準電圧ＶBGR’が入力される。第２バイポーラトランジスタＱ２のエミッタには、第２バイポーラトランジスタＱ２のエミッタ電流および第１バイポーラトランジスタＱ１のベース電流を供給するための回路が接続されるが、その構成は特に限定されないため図示を省略している。
【００６１】
第１バイポーラトランジスタＱ１および第２バイポーラトランジスタＱ２のベースエミッタ間電圧Ｖｂｅが等しいと仮定すると、設定端子ＡＤＪの電圧は、基準電圧ＶBGR’と等しくなる。したがって、調節用抵抗ＲADJには、第１バイポーラトランジスタＱ１を経由して以下の式（１）で与えられる基準電流ＩREFが流れる。
ＩREF＝ＶBGR’／ＲADJ      …（１）
基準電流源３２は、第１バイポーラトランジスタＱ１に流れる電流を、基準電流ＩREFとして出力する。
【００６２】
ハイサイド可変電流源２２は、基準電流ＩREFに比例した電流ＩHを生成する。スルーレート制御部３０のトランジスタＭ１１は、第１バイポーラトランジスタＱ１のコレクタ側の基準電流ＩREFの経路上に設けられる。ハイサイド可変電流源２２は、入力トランジスタＭ１１とともにカレントミラー回路を構成するトランジスタＭ１４を含む。これにより、トランジスタＭ１４には、基準電流ＩREFに比例した電流ＩHが流れる。
【００６３】
同様にローサイド可変電流源２４は、基準電流ＩREFに比例した電流ＩLを生成する。トランジスタＭ１２は、トランジスタＭ１１とともにカレントミラー回路を構成し、基準電流ＩＲＥＦに応じた電流ＩREF’を生成する。トランジスタＭ１３は、電流ＩREF’の経路上に設けられる。ローサイド可変電流源２４は、トランジスタＭ１３とともにカレントミラー回路を形成するように接続されたトランジスタＭ１５を含む。これによりトランジスタＭ１５には、基準電流ＩREF’（延いては基準電流ＩREF）に比例した電流ＩLが流れる。
【００６４】
図３（ｂ）には、基準電流源３２の別の構成例が示される。基準電流源３２は、第３トランジスタＱ３および演算増幅器３６を含む。第３トランジスタＱ３は、調節用抵抗ＲADJの経路上に設けられ、その制御端子（ベース）は、演算増幅器３６の出力端子と接続される。演算増幅器３６の一方の入力端子（非反転入力端子）には、基準電圧ＶBGR’が入力され、その他方の入力端子（反転入力端子）には、第３トランジスタＱ３と抵抗ＲADJの接続点の電位がフィードバックされる。この構成によっても、式（１）の基準電流ＩREFが生成される。
【００６５】
以上が制御回路１００の構成である。続いてその動作を説明する。
【００６６】
スイッチングトランジスタＭ１は、ゲート信号ＶGがローレベル（接地電圧）のときオフ、ハイレベル（電源電圧ＶDD）のときオンする。ドライバ回路２０は、スイッチングトランジスタＭ１をオフからオンに切りかえるときに、ローサイドトランジスタＭ３をオフ、ハイサイドトランジスタＭ２をオンとし、スイッチングトランジスタＭ１のゲートを充電し、ゲート信号ＶGを上昇させる。このときの上昇速度（スルーレート）は、ハイサイド可変電流源２２の電流値ＩHが大きいほど速くなり、遷移時間ＴRは短くなる。
【００６７】
反対にドライバ回路２０は、スイッチングトランジスタＭ１をオンからオフに切りかえるとき、ローサイドトランジスタＭ３をオン、ハイサイドトランジスタＭ２をオフとし、スイッチングトランジスタＭ１のゲートを放電し、ゲート信号ＶGを低下させる。このときの低下速度（スルーレート）は、ローサイド可変電流源２４の電流値ＩLが大きいほど速くなり、遷移時間ＴFは短くなる。
【００６８】
上述のように、ハイサイド可変電流源２２およびローサイド可変電流源２４の電流値ＩH、ＩLは、設定端子ＡＤＪの電気的状態に応じて変更可能となっている。したがって、図２、図３の制御回路１００によれば、ゲート信号ＶGの遷移時間ＴR、ＴFを変化させることができる。
【００６９】
スイッチングレギュレータ２を搭載する電子機器１の設計者は、ある値の調節用抵抗ＲADJを設定端子ＡＤＪに接続し、スイッチングレギュレータ２を動作させる。このときにＥＭＩの仕様を満たせば、調節用抵抗ＲADJをさらに小さい抵抗値のものと交換し、ゲート信号ＶGの遷移時間ＴR、ＴFを短くして効率を高めることができる。反対に、ある抵抗値においてＥＭＩの仕様が満たされなければ、調整用抵抗ＲADJを大きいものと交換し、ゲート信号ＶGの遷移時間ＴR、ＴFを長くしてＥＭＩを低減できる。
【００７０】
このようにして、制御回路１００によれば、制御回路１００を製造した後においても、ゲート信号ＶGの遷移時間ＴR、ＴFを変更できるため、セットごとに、ＥＭＩの仕様を満たす範囲で最大の効率を実現できる。
【００７１】
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
【００７２】
図４は、変形例に係る制御回路１００ａの構成を示す回路図である。制御回路１００ａは、インタフェース回路４０、メモリ４２、スルーレート制御部３０ａを備える。設定端子ＡＤＪには、たとえばマイコン４から、スイッチングトランジスタＭ１のゲート信号ＶGの遷移時間ＴR、ＴFを指示する制御信号ＳADJが入力可能となっている。インタフェース回路４０は、受信した制御信号ＳADJをレジスタや不揮発性メモリなどのメモリ４２に書き込む。スルーレート制御部３０ａは、制御信号ＳADJに応じて、ハイサイド可変電流源２２、ローサイド可変電流源２４の電流量ＩH、ＩLを設定する。
【００７３】
たとえばスルーレート制御部３０ａは、制御信号ＳADJに応じた基準電流ＩREFを生成する基準電流源３２ａを含む。基準電流源３２ａの構成は特に限定されない。スルーレート制御部３０ａの、基準電流源３２ａ以外の構成は、図３（ａ）と同様であってもよい。
【００７４】
図４の変形例でも、図３（ａ）の制御回路１００と同様の効果を得ることができる。
【００７５】
設定端子ＡＤＪには外部から電流量ＩH、ＩLを指示する制御電圧を入力してもよい。この場合、スルーレート制御部は、制御電圧に比例した基準電流を生成すればよい。具体的には、図３（ａ）、（ｂ）のスルーレート制御部において調節用抵抗ＲADJを制御回路１００に内蔵し、代わりに基準電圧ＶBGRあるいはＶBGR’を、設定端子ＡＤＪに外部から入力するようにすればよい。
【００７６】
実施の形態では、ライズタイムＴRとフォールタイムＴFを、共通の単一の設定端子ＡＤＪに対する指示に応じて制御する場合を説明したが、これらを独立に設定可能としてもよい。図３（ａ）の制御回路１００においては、設定端子ＡＤＪおよび基準電流源３２のペアを２個設け、一方を用いてハイサイド可変電流源２２の電流値ＩHを設定し、他方を用いてローサイド可変電流源２４の電流値ＩLを設定すればよい。
【００７７】
図４の制御回路１００ａにおいては、制御信号ＳADJに、ライズタイムＴRを指定する第１データおよびフォールタイムＴFを指定する第２データを含め、基準電流源３２ａを２個設ければよい。そして第１の基準電流源３２ａによって、第１データに応じた基準電流を生成し、ハイサイド可変電流源２２の電流値ＩHを設定し、第２の基準電流源３２ａによって、第２データに応じた基準電流を生成し、ローサイド可変電流源２４の電流値ＩLを設定してもよい。
【００７８】
実施の形態では、ライズタイムＴRとフォールタイムＴFの両方を変更可能とする場合を説明したが、いずれか一方のみを変更可能としてもよい。ライズタイムＴRのみを変更可能とする場合、ローサイド可変電流源２４を省略し、あるいはローサイド可変電流源２４が生成する電流値ＩLを固定すればよい。反対に、フォールタイムＴFのみを変更可能とする場合、ハイサイド可変電流源２２を省略し、あるいはハイサイド可変電流源２２が生成する電流値ＩHを固定すればよい。
【００７９】
実施の形態で示す回路図において、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）とバイポーラトランジスタは、適宜置換可能である。また、ＮＰＮ型とＰＮＰ型、ＮチャンネルとＰチャンネルを置換し、天地を反転した構成もまた有効である。
【００８０】
実施の形態では、昇圧型のスイッチングレギュレータを例に説明したが、降圧型、あるいは昇降圧型にも本発明は適用可能であり、それらも本発明の範囲に含まれる。
【００８１】
実施の形態にもとづき、具体的な用語を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【００８２】
＜スイッチング電源装置＞
［第１実施形態］
図５は、スイッチング電源装置の第１実施形態を示す図である。第１実施形態のスイッチング電源装置１０１は、半導体集積回路装置１１０のほか、これに接続されるディスクリート素子として、コイルＬ１と、ショットキーバリアダイオードＤ１と、キャパシタＣ１と、抵抗Ｒ１及びＲ２と、を有する昇圧型スイッチングレギュレータである。
【００８３】
半導体集積回路装置１１０の外部において、コイルＬ１の第１端は、入力電圧Ｖｉｎの印加端に接続されている。コイルＬ１の第２端は、半導体集積回路装置１１０のスイッチ端子Ｔ１（スイッチ電圧Ｖｓｗの印加端）に接続される一方、ショットキーバリアダイオードＤ１のアノードにも接続されている。ショットキーバリアダイオードＤ１のカソードは、出力電圧Ｖｏｕｔの印加端に接続されている。キャパシタＣ１は、出力電圧Ｖｏｕｔの印加端と接地端との間に接続されている。抵抗Ｒ１及びＲ２は、出力電圧Ｖｏｕｔの印加端と接地端との間に直列に接続されている。抵抗Ｒ１と抵抗Ｒ２との接続ノードは、半導体集積回路装置１１０の帰還端子Ｔ１（帰還電圧Ｖｆｂの印加端）に接続されている。負荷Ｚは、出力電圧Ｖｏｕｔの印加端と接地端との間に接続されている。
【００８４】
半導体集積回路装置１１０は、いわゆるスイッチング電源ＩＣであり、出力トランジスタ１１ａ〜１１ｃと、ドライバ１２ａ〜１２ｃと、制御部１３と、を含む。なお、半導体集積回路装置１１０には、上記した回路ブロックのほか、保護回路ブロックなどを適宜組み込んでも構わない。
【００８５】
出力トランジスタ１１ａ〜１１ｃは、いずれもＮチャネル型ＭＯＳ［metal oxide semiconductor］電界効果トランジスタである。出力トランジスタ１１ａ〜１１ｃのドレインは、いずれもスイッチ端子Ｔ１に接続されている。出力トランジスタ１１ａ〜１１ｃのソースは、いずれも接地端に接続されている。出力トランジスタ１１ａ〜１１ｃのゲートはそれぞれドライバ１２ａ〜１２ｃの出力端に接続されている。このように、出力トランジスタ１１ａ〜１１ｃは、互いに並列に接続されている。
【００８６】
また、出力トランジスタ１１ａ〜１１ｃは、互いに異なるサイズ（半導体チップ上の占有面積）に設計されている。より具体的に述べると、出力トランジスタ１１ａのサイズを「×１」として定義した場合、出力トランジスタ１１ｂのサイズは「×２」であり、出力トランジスタ１１ｃのサイズは「×４」である。このような構成であれば、出力トランジスタ１１ａ〜１１ｃのうち、いずれを駆動対象（オン／オフ制御対象）とするかを切り替えることにより、出力トランジスタ１１ａ〜１１ｃを一つの出力トランジスタとして見た場合、そのサイズを７通りに切り替えることが可能となる。
【００８７】
出力トランジスタ１１ａ〜１１ｃのいずれか一つをオンとし、その他をオフとすれば、全体としてサイズ「×１」、「×２」、及び、「×４」の出力トランジスタを実現することができる。出力トランジスタ１１ａ及び１１ｂを同時にオンとし、出力トランジスタ１１ｃをオフとすれば、全体としてサイズ「×３」の出力トランジスタを実現することができる。出力トランジスタ１１ａ及び１１ｃを同時にオンとし、出力トランジスタ１１ｂをオフとすれば、全体としてサイズ「×５」の出力トランジスタを実現することができる。出力トランジスタ１１ｂ及び１１ｃを同時にオンとし、出力トランジスタ１１ａをオフとすれば、全体としてサイズ「×６」の出力トランジスタを実現することができる。出力トランジスタ１１ａ〜１１ｃを全て同時にオンとすれば、全体としてサイズ「×７」の出力トランジスタを実現することができる。ただし、出力トランジスタ１１ａ〜１１ｃのサイズは上記に限定されるものではなく、互いに同一のサイズに設計しても構わない。
【００８８】
ドライバ１２ａ〜１２ｃは、それぞれ、制御部１３から入力されるオン／オフ制御信号Ｓａ〜Ｓｃの電流能力を高めたゲート信号Ｇａ〜Ｇｃを生成し、これを出力トランジスタ１１ａ〜１１ｃに各々供給する。
【００８９】
制御部１３は、入力電圧Ｖｉｎから所望の出力電圧Ｖｏｕｔを生成して負荷Ｚに供給するように所定のスイッチング周波数で出力トランジスタ１１ａ〜１１ｃのオン／オフ制御信号Ｓａ〜Ｓｃを生成する。また、制御部１３は、負荷Ｚの重さに基づいて駆動対象の出力トランジスタを決定する機能を備えている。なお、制御部１３は、負荷Ｚの重さを知るために、負荷Ｚに流れる出力電流Ｉｏｕｔ若しくはこれと等価の電流または電圧（スイッチ端子Ｔ１に現れるスイッチ電流Ｉｓｗやスイッチ電圧Ｖｓｗ）を監視する構成とすればよい。或いは、制御部１３は、負荷Ｚの重さを知るために、スイッチング電源装置１０１が搭載されるアプリケーションのメインコントローラ（不図示）から負荷Ｚの重さに関する情報信号を受け付ける構成としてもよい。
【００９０】
まず、上記の構成から成るスイッチング電源装置１０１の基本動作（直流／直流変換動作）について説明する。なお、以下では便宜上、出力トランジスタ１１ａのみを駆動対象とした場合を例示して説明を行うが、駆動対象とされた出力トランジスタの組み合わせに応じて文中の符号を「１１ｂ」、「１１ｃ」、「１１ａ及び１１ｂ」、「１１ａ及び１１ｃ」、「１１ｂ及び１１ｃ」、或いは、「１１ａ〜１１ｃ」と読み替えることができる。
【００９１】
出力トランジスタ１１ａがオン状態にされると、コイルＬ１には出力トランジスタ１１ａを介して接地端に向けたスイッチ電流Ｉｓｗが流れ、その電気エネルギが蓄えられる。なお、トランジスタ１１ａのオン期間において既にキャパシタＣ１に電荷が蓄積されていた場合、負荷ＺにはキャパシタＣ１から出力電流Ｉｏｕｔが流れることになる。このときスイッチ端子Ｔ１の電位はトランジスタ１１ａを介してほぼ接地電位まで低下するので、ショットキーバリアダイオードＤ１は逆バイアス状態となり、キャパシタＣ１からトランジスタ１１ａに向けて電流が流れ込むことはない。一方、トランジスタ１１ａがオフ状態にされると、コイルＬ１に生じた逆起電圧によって、そこに蓄積されていた電気エネルギが放出される。このとき、ショットキーバリアダイオードＤ１は順バイアス状態となるため、ショットキーバリアダイオードＤ１を介して流れる電流は、出力電流Ｉｏｕｔとして負荷Ｚに流れ込むとともに、キャパシタＣ１を介して接地端にも流れ込み、キャパシタＣ１を充電することになる。上記の動作が繰り返されることにより、負荷Ｚには、入力電圧Ｖｉｎを昇圧した出力電圧Ｖｏｕｔが供給される。
【００９２】
このように、半導体集積回路装置１１０は、トランジスタ１１ａ〜１１ｃのオン／オフ制御によってエネルギ貯蔵素子であるコイルＬ１を駆動することにより、入力電圧Ｖｉｎを昇圧して出力電圧Ｖｏｕｔを生成する昇圧型スイッチングレギュレータの一構成要素として機能する。
【００９３】
次に、制御部１３の出力トランジスタ切替制御について説明する。スイッチ電流Ｉｓｗが小さくなる軽負荷領域では、出力トランジスタのオン抵抗Ｒｏｎに起因する損失（＝Ｉｓｗ2×Ｒｏｎ）よりも、出力トランジスタのゲート・ソース間に付随する寄生容量Ｃｇｓの充放電に伴う損失（＝ｆ×Ｃｇｓ×Ｖｇｓ2）の方が支配的となる（ｆはスイッチング周波数、Ｖｇｓは出力トランジスタのゲート・ソース間電圧）。従って、軽負荷領域では、寄生容量Ｃｇｓの小さい小型サイズの出力トランジスタを用いることが望ましい。一方、スイッチ電流Ｉｓｗが大きくなる重負荷領域では、出力トランジスタのオン抵抗Ｒｏｎに起因する損失の方が支配的となるので、オン抵抗Ｒｏｎの小さい大型サイズの出力トランジスタを用いることが望ましい。
【００９４】
上記の知見に鑑み、制御部１３は、負荷Ｚが重い（スイッチ電流Ｉｓｗが大きい）ほどトランジスタのサイズを大きくし、負荷Ｚが軽い（スイッチ電流Ｉｓｗが小さい）ほどトランジスタのサイズを小さくするように、駆動対象の出力トランジスタを決定する。
【００９５】
図６は、出力トランジスタ切替制御の一例を示す図である。図６の横軸はスイッチ電流Ｉｓｗ（出力電流Ｉｏｕｔと等価）を示しており、縦軸はスイッチング電源装置１の効率ηを示している。なお、第１閾値電流Ｉ１〜第６閾値電流Ｉ６は、Ｉ１＜Ｉ２＜Ｉ３＜Ｉ４＜Ｉ５＜Ｉ６となるように設定されている。
【００９６】
図６で示したように、スイッチ電流Ｉｓｗが第１閾値電流Ｉ１よりも小さいときには、出力トランジスタ１１ａのみが駆動対象とされて、サイズ「×１」の出力トランジスタが実現される。スイッチ電流Ｉｓｗが第１閾値電流Ｉ１よりも大きく第２閾値電流Ｉ２よりも小さいときには、出力トランジスタ１１ｂのみが駆動対象とされて、サイズ「×２」の出力トランジスタが実現される。スイッチ電流Ｉｓｗが第２閾値電流Ｉ２よりも大きく第３閾値電流Ｉ３よりも小さいときには、出力トランジスタ１１ａ及び１１ｂが駆動対象とされて、サイズ「×３」の出力トランジスタが実現される。スイッチ電流Ｉｓｗが第３閾値電流Ｉ３よりも大きく第４閾値電流Ｉ４よりも小さいときには、出力トランジスタ１１ｃのみが駆動対象とされて、サイズ「×４」の出力トランジスタが実現される。スイッチ電流Ｉｓｗが第４閾値電流Ｉ４よりも大きく第５閾値電流Ｉ５よりも小さいときには、出力トランジスタ１１ａ及び１１ｃが駆動対象とされて、サイズ「×５」の出力トランジスタが実現される。スイッチ電流Ｉｓｗが第５閾値電流Ｉ５よりも大きく第６閾値電流Ｉ６よりも小さいときには、出力トランジスタ１１ｂ及び１１ｃが駆動対象とされて、サイズ「×６」の出力トランジスタが実現される。スイッチ電流Ｉｓｗが第６閾値電流Ｉ６よりも大きいときには、出力トランジスタ１１ａ〜１１ｃがいずれも駆動対象とされて、サイズ「×７」の出力トランジスタが実現される。
【００９７】
このように、負荷Ｚの重さに応じて出力トランジスタのサイズを切り替える構成であれば、スイッチング周波数の変動を招くことなく、重負荷領域から軽負荷領域に至る幅広い負荷領域で高い効率を実現することが可能となる。
【００９８】
なお、上記では、スイッチ電流Ｉｓｗを監視して出力トランジスタの切替制御を行う構成を例に挙げて説明を行ったが、制御部１３では、スイッチ電流Ｉｓｗではなく、スイッチ電圧Ｖｓｗを監視対象とすることも可能である。以下では、スイッチ電圧Ｖｓｗを監視して出力トランジスタの切替制御を行う構成について説明する。
【００９９】
図７は、スイッチ電圧Ｖｓｗを監視して出力トランジスタの切替制御を行う制御部１３の一構成例を示す図である。本構成例の制御部１３は、誤差増幅器１３０と、発振器１３１と、比較器１３２と、ＲＳフリップフロップ１３３と、比較器１３４及び１３５と、Ｄフリップフロップ１３６及び１３７と、判定部１３８と、信号ゲート部１３９とを含む。
【０１００】
誤差増幅器１３０は、反転入力端（−）に印加される帰還電圧Ｖｆｂ（出力電圧Ｖｏｕｔの分圧電圧）と非反転入力端（＋）に印加される所定の基準電圧Ｖｒｅｆ（出力電圧Ｖｏｕｔの目標設定値に相当）との差分を増幅して誤差信号ＥＲＲを生成する。誤差信号ＥＲＲの電圧値は、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも低いほど大きくなる。
【０１０１】
発振器１３１は、所定のスイッチング周波数ｆで矩形波状のクロック信号ＣＬＫと鋸波状（或いは三角波状）のスロープ信号ＳＬＰを生成する。
【０１０２】
比較器１３２は、反転入力端（−）に印加される誤差信号ＥＲＲと非反転入力端（＋）に印加されるスロープ信号ＳＬＰとを比較して比較信号ＰＷＭ（比較結果に応じたデューティのパルス幅変調信号）を生成する。比較信号ＰＷＭは、誤差信号ＥＲＲがスロープ信号ＳＬＰよりも高ければローレベルとなり、低ければハイレベルとなる。従って、比較信号ＰＷＭのオンデューティ（スイッチング周期に対して出力トランジスタのオン期間が占める割合）は、誤差信号ＥＲＲの電圧値に応じて変動する。
【０１０３】
ＲＳフリップフロップ１３３は、リセット入力端（Ｒ）に入力される比較信号ＰＷＭとセット入力端（Ｓ）に入力されるクロック信号ＣＬＫに基づいて出力端（Ｑ）からオン／オフ制御信号ＳＷを出力する。オン／オフ制御信号ＳＷは、クロック信号ＣＬＫの立ち上がりエッジでハイレベルにセットされ、比較信号ＰＷＭの立ち上がりエッジでローレベルにリセットされる。
【０１０４】
比較器１３４は、非反転入力端（＋）に印加されるスイッチ電圧Ｖｓｗと、反転入力端（−）に印加される第１閾値電圧Ｖｔｈ１とを比較して第１比較信号Ｓ１を生成する。第１比較信号Ｓ１は、スイッチ電圧Ｖｓｗが第１閾値電圧Ｖｔｈ１よりも高ければハイレベルとなり、低ければローレベルとなる。
【０１０５】
比較器１３５は、非反転入力端（＋）に印加されるスイッチ電圧Ｖｓｗと、反転入力端（−）に印加される第２閾値電圧Ｖｔｈ２（ただしＶｔｈ２＜Ｖｔｈ１）とを比較して第２比較信号Ｓ２を生成する。第２比較信号Ｓ２は、スイッチ電圧Ｖｓｗが第２閾値電圧Ｖｔｈ２よりも高ければハイレベルとなり、低ければローレベルとなる。
【０１０６】
Ｄフリップフロップ１３６は、クロック信号ＣＬＫ（またはその遅延信号）の立ち上がりエッジでデータ入力端（Ｄ）に印加される第１比較信号Ｓ１をラッチする。すなわち、Ｄフリップフロップ１３６は、駆動対象の出力トランジスタがオンされているときに第１比較信号Ｓ１をラッチする第１ラッチとして機能する。すなわち、Ｄフリップフロップ１３６でラッチされた第１比較信号Ｓ１は、スイッチ電圧Ｖｓｗのローレベル（＝Ｒｏｎ×Ｉｓｗ）と第１閾値電圧Ｖｔｈ１との比較結果に相当する。
【０１０７】
Ｄフリップフロップ１３７は、クロック信号ＣＬＫ（またはその遅延信号）の立ち上がりエッジでデータ入力端（Ｄ）に印加される第２比較信号Ｓ２をラッチする。すなわち、Ｄフリップフロップ１３７は、駆動対象の出力トランジスタがオンされているときに第２比較信号Ｓ２をラッチする第２ラッチとして機能する。すなわち、Ｄフリップフロップ１３７でラッチされた第２比較信号Ｓ２は、スイッチ電圧Ｖｓｗのローレベル（＝Ｒｏｎ×Ｉｓｗ）と第２閾値電圧Ｖｔｈ２との比較結果に相当する。
【０１０８】
判定部１３８は、Ｄフリップフロップ１３６でラッチされた第１比較信号Ｓ１と、Ｄフリップフロップ１３７でラッチされた第２比較信号Ｓ２に基づいて、駆動対象の出力トランジスタを決定するための切替信号Ｓ３を生成して信号ゲート部１３９に出力する。
【０１０９】
具体的に述べると、スイッチ電圧Ｖｓｗのローレベルが第１閾値電圧Ｖｔｈ１よりも高いとき、すなわち、第１比較信号Ｓ１及び第２比較信号Ｓ２がいずれもハイレベルであるときには、トランジスタのサイズを現状よりも１段階大きくするように、ＵＰ指示の切替信号Ｓ３が生成される（図８の上段、ないしは、図９のタイミング（１）及び（２）を参照）。また、スイッチ電圧Ｖｓｗのローレベルが第１閾値電圧Ｖｔｈ１よりも低く第２閾値電圧Ｖｔｈ２よりも高いとき、すなわち、第１比較信号Ｓ１がローレベルであって第２比較信号Ｓ２がハイレベルであるときには、トランジスタのサイズを現状に維持するように、ＫＥＥＰ指示の切替信号Ｓ３を生成する（図８の中段、ないしは、図９のタイミング（３）及び（４）を参照）。また、スイッチ電圧Ｖｓｗのローレベルが第２閾値電圧Ｖｔｈ２よりも低いとき、すなわち、第１比較信号Ｓ１及び第２比較信号Ｓ２がいずれもローレベルであるときには、トランジスタのサイズを現状よりも１段階小さくするように、ＤＯＷＮ指示の切替信号Ｓ３を生成する（図８の下段、ないしは、図９のタイミング（５）及び（６）を参照）。
【０１１０】
信号ゲート部１３９は、判定部１３８から入力される切替信号Ｓ３に応じてオン／オフ制御信号ＳＷの供給先を切り替える。例えば、サイズ「×３」の出力トランジスタが実現されているときにＵＰ指示の切替信号Ｓ３が入力された場合には、サイズ「×４」の出力トランジスタを実現するようにオン／オフ制御信号ＳＷの供給先が変更される。一方、サイズ「×３」の出力トランジスタが実現されているときにＤＯＷＮ指示の切替信号Ｓ３が入力された場合には、サイズ「×２」の出力トランジスタを実現するようにオン／オフ制御信号ＳＷの供給先が変更される。また、サイズ「×３」の出力トランジスタが実現されているときにＫＥＥＰ指示の切替信号Ｓ３が入力された場合には、オン／オフ制御信号ＳＷの供給先が変更されることなく維持される。
【０１１１】
他のサイズの出力トランジスタが実現されているときに、ＵＰ指示、ＤＯＷＮ指示、または、ＫＥＥＰ指示の切替信号Ｓ３が入力された場合についても、基本的には上記と同様の考え方に基づいてオン／オフ制御信号ＳＷの供給先が決定される。ただし、サイズ「×７」の出力トランジスタが実現されているときにＵＰ指示の切替信号Ｓ３が入力された場合には、これ以上のサイズアップができないので、オン／オフ制御信号ＳＷの供給先が変更されることなく維持される。同様に、サイズ「×１」の出力トランジスタが実現されているときにＤＯＷＮ指示の切替信号Ｓ３が入力された場合には、これ以上のサイズダウンができないので、オン／オフ制御信号ＳＷの供給先が変更されることなく維持される。
【０１１２】
なお、出力トランジスタ１１ａのみが駆動対象とされて、サイズ「×１」の出力トランジスタが実現されるときには、オン／オフ制御信号Ｓａとしてオン／オフ制御信号ＳＷが出力され、オン／オフ制御信号Ｓｂ及びＳｃがローレベルに固定される。出力トランジスタ１１ｂのみが駆動対象とされて、サイズ「×２」の出力トランジスタが実現されるときには、オン／オフ制御信号Ｓｂとしてオン／オフ制御信号ＳＷが出力され、オン／オフ制御信号Ｓａ及びＳｃがローレベルに固定される。出力トランジスタ１１ａ及び１１ｂが駆動対象とされて、サイズ「×３」の出力トランジスタが実現されるときには、オン／オフ制御信号Ｓａ及びＳｂとしてオン／オフ制御信号ＳＷが出力され、オン／オフ制御信号Ｓｃがローレベルに固定される。出力トランジスタ１１ｃのみが駆動対象とされて、サイズ「×４」の出力トランジスタが実現されるときには、オン／オフ制御信号Ｓｃとしてオン／オフ制御信号ＳＷが出力され、オン／オフ制御信号Ｓａ及びＳｂがローレベルに固定される。出力トランジスタ１１ａ及び１１ｃが駆動対象とされて、サイズ「×５」の出力トランジスタが実現されるときには、オン／オフ制御信号Ｓａ及びＳｃとしてオン／オフ制御信号ＳＷが出力され、オン／オフ制御信号Ｓｂがローレベルに固定される。出力トランジスタ１１ｂ及び１１ｃが駆動対象とされて、サイズ「×６」の出力トランジスタが実現されるときには、オン／オフ制御信号Ｓｂ及びＳｃとしてオン／オフ制御信号ＳＷが出力され、オン／オフ制御信号Ｓａがローレベルに固定される。出力トランジスタ１１ａ〜１１ｃがいずれも駆動対象とされて、サイズ「×７」の出力トランジスタが実現されるときには、オン／オフ制御信号Ｓａ〜Ｓｃとしてオン／オフ制御信号ＳＷが出力される。
【０１１３】
上記したように、本構成例の制御部１３は、駆動対象の出力トランジスタをオン／オフ制御することにより発生する矩形波状のスイッチ電圧Ｖｓｗを監視し、駆動対象の出力トランジスタがオンされているときに検出されたスイッチ電圧Ｖｓｗ（すなわちスイッチ電圧Ｖｓｗのローレベル）と、所定の閾値電圧Ｖｔｈ１及びＶｔｈ２との比較結果に基づいて、駆動対象の出力トランジスタを決定する。このような構成とすることにより、非常に簡易な回路構成でありながら、負荷Ｚの重さに応じて適切に出力トランジスタのサイズを切り替えることが可能となる。
【０１１４】
［第２実施形態］
図１０は、スイッチング電源装置の第２実施形態を示す図である。第２実施形態のスイッチング電源装置１０１は、第１実施形態とほぼ同様の構成であり、チャージポンプ回路１２０をさらに有する点に特徴を有している。そこで、第１実施形態と同様の構成要素については図５と同一の符号を付すことで重複した説明を割愛し、以下では、第２実施形態の特徴部分について重点的な説明を行う。
【０１１５】
チャージポンプ回路１２０は、スイッチ電圧Ｖｓｗを用いて出力電圧Ｖｏｕｔを昇圧することにより、第２出力電圧Ｖｏｕｔ２を生成する回路ブロックであり、キャパシタ１２１及び１２２と、ダイオード１２３及び１２４と、を含む。
【０１１６】
キャパシタ１２１の第１端は、スイッチ電圧Ｖｓｗの印加端に接続されている。キャパシタ１２１の第２端は、ダイオード１２３のカソードとダイオード１２４のアノードに接続されている。ダイオード１２３のアノードは、出力電圧Ｖｏｕｔの印加端に接続されている。ダイオード１２４のカソードは、第２出力電圧Ｖｏｕｔ２の印加端に接続されている。キャパシタ１２２は、第２出力電圧Ｖｏｕｔ２の印加端と接地端との間に接続されている。
【０１１７】
スイッチ電圧Ｖｓｗのローレベル期間には、出力電圧Ｖｏｕｔの印加端からダイオード１２３とキャパシタ１２１を介してスイッチ電圧Ｖｓｗの印加端に向けた充電電流が流れる。このとき、キャパシタ１２１の両端間電圧はほぼ出力電圧Ｖｏｕｔとなる。その後、スイッチ電圧Ｖｓｗのハイレベル期間において、キャパシタ１２１の第１端が入力電圧Ｖｉｎの近傍まで引き上げられると、キャパシタ１２１の電荷保存則により、キャパシタ１２１の第２端も（Ｖｏｕｔ＋Ｖｉｎ）まで引き上げられ、ダイオード１２４を介してキャパシタ１２２が充電される。上記の動作が繰り返されることにより、出力電圧Ｖｏｕｔをさらに昇圧した第２出力電圧Ｖｏｕｔ２が生成される。
【０１１８】
第２実施形態のスイッチング電源装置１０１であれば、幅広い負荷領域での高効率化に際して、スイッチング周波数を一定に維持することができるので、スイッチ電圧Ｖｓｗを利用するチャージポンプ回路１２０を安定して動作させることが可能となる。
【０１１９】
［第３実施形態］
次に、スイッチング電源装置の効率に関連する回路特性として、出力トランジスタのスルーレートに着目する。図１２は、出力トランジスタのスルーレートを説明するための図である。スイッチング電源装置の効率を高めるためには、出力トランジスタのスルーレートを大きく設定して、スイッチ電圧Ｖｓｗの立上がり時間ｔｒ及び立下り時間ｔｆを短縮する必要がある。ただし、出力トランジスタのスルーレートを大きく設定すると、電磁波ノイズ（ＥＭＩ［electro-magnetic interference］ノイズ）の発生量が増大する。そのため、スイッチング電源装置の効率と電磁波ノイズの発生量とのトレードオフを考慮して出力トランジスタのスルーレートを最適値に調整することが重要である。
【０１２０】
図１３は、スイッチング電源装置の第３実施形態を示す図である。第３実施形態のスイッチング電源装置１０１は、半導体集積回路装置１１０のほか、これに接続されるディスクリート素子として、コイルＬ１と、ショットキーバリアダイオードＤ１と、キャパシタＣ１と、抵抗Ｒ１及びＲ２と、を有する昇圧型スイッチングレギュレータである。なお、ディスクリート素子の接続関係については、第１実施形態や第２実施形態と同様であるため、重複した説明は割愛する。
【０１２１】
半導体集積回路装置１１０は、いわゆるスイッチング電源ＩＣであり、出力トランジスタ１１と、ドライバ１２と、制御部１３と、イネーブルロジック部１４とを含む。なお、半導体集積回路装置１１０には、上記した回路ブロックのほか、保護回路ブロックなどを適宜組み込んでも構わない。
【０１２２】
出力トランジスタ１１は、Ｎチャネル型ＭＯＳ電界効果トランジスタである。出力トランジスタ１１のドレインは、スイッチ端子Ｔ１に接続されている。出力トランジスタ１１のソースは、接地端に接続されている。出力トランジスタ１１のゲートはドライバ１２の出力端に接続されている。
【０１２３】
ドライバ１２は、制御部１３から入力されるオン／オフ制御信号Ｓの電流能力を高めたゲート信号Ｇを生成し、これを出力トランジスタ１１に供給する。ドライバ１２は、単位ドライバ１２ｘ〜１２ｚを含む。単位ドライバ１２ｘ〜１２ｚは、制御部１３の信号出力端と出力トランジスタ１１のゲートに対してそれぞれ並列に接続されている。単位ドライバ１２ｘ〜１２ｚは、イネーブルロジック部１４から入力されるイネーブル信号ＥＮｘ〜Ｅｎｚに応じて個別に動作可否が制御される。単位ドライバ１２ｘ〜１２ｚは、それぞれ同一サイズのトランジスタによって形成されている。このような構成であれば、単位ドライバ１２ｘ〜１２ｚのうち、いずれを動作させるかを切り替えることにより、ドライバ１２の電流能力（延いては出力トランジスタ１１のスルーレート）を３通り（×１、×２、×３）に切り替えることが可能となる（図１４を参照）。
【０１２４】
制御部１３は、入力電圧Ｖｉｎから所望の出力電圧Ｖｏｕｔを生成して負荷Ｚに供給するように所定のスイッチング周波数で出力トランジスタ１１のオン／オフ制御信号Ｓを生成する。
【０１２５】
イネーブルロジック部１４は、半導体集積回路装置１１０の外部から入力されるスルーレート調整信号ＡＤＪに応じて単位ドライバ１２ｘ〜１２ｚ毎のイネーブル信号ＥＮｘ〜ＥＮｚを生成する。イネーブル信号ＥＮｘ〜ＥＮｚは、それぞれ、ドライバ１２ｘ〜１２ｚの動作を許可する際にハイレベルとされ、ドライバ１２ｘ〜１２ｚの動作を禁止する際にローレベルとされる。
【０１２６】
第３実施形態のスイッチング電源装置１０１であれば、スルーレート調整信号ＡＤＪに応じてドライバ１２の電流能力（ドライブ能力）を可変制御することができるので、ドライバ１２の設計変更（延いては半導体集積回路装置１１０の作り直し）を行うことなく、スイッチング電源装置１０１の効率と電磁波ノイズの発生量とのトレードオフを考慮して出力トランジスタ１１のスルーレートを最適値に調整することが可能となる。
【０１２７】
図１５は、ドライバ１２ｋ（ただしｋ＝ｘ、ｙ、ｚ）の一構成例を示す図である。本構成例のドライバ１２ｋは、Ｐチャネル型ＭＯＳ電界効果トランジスタＫ１と、Ｎチャネル型ＭＯＳ電界効果トランジスタＫ２と、ＯＲゲートＫ３と、ＡＮＤゲートＫ４と、ＮＯＴゲートＫ５及びＫ６と、を含む。
【０１２８】
トランジスタＫ１のソースは、電源電圧の印加端に接続されている。トランジスタＫ１及びＫ２のドレインは、いずれもゲート信号Ｇの印加端に接続されている。トランジスタＫ２のソースは、接地端に接続されている。トランジスタＫ１のゲートは、ＯＲゲートＫ３の出力端に接続されている。トランジスタＫ２のゲートは、ＡＮＤゲートＫ４の出力端に接続されている。ＯＲゲートＫ３の第１入力端とＡＮＤゲートＫ４の第１入力端は、いずれもＮＯＴゲートＫ５の出力端に接続されている。ＮＯＴゲートＫ５の入力端は、オン／オフ制御信号Ｓの印加端に接続されている。ＯＲゲートＫ３の第２入力端は、ＮＯＴゲートＫ６の出力端に接続されている。ＡＮＤゲートＫ４の第２入力端とＮＯＴゲートＫ６の入力端は、いずれもイネーブル信号ＥＮｋの印加端に接続されている。
【０１２９】
ドライバ１２ｋに入力されるイネーブル信号ＥＮｋがハイレベル（動作許可時の論理レベル）である場合、ＯＲゲートＫ３とＡＮＤゲートＫ４は、いずれもＮＯＴゲートＫ５で論理反転されたオン／オフ制御信号Ｓをスルー出力する状態となる。従って、オン／オフ制御信号Ｓがハイレベルであれば、トランジスタＫ１がオンとなってトランジスタＫ２がオフとなるので、ゲート信号Ｇがハイレベルとなる。一方、オン／オフ制御信号Ｓがローレベルであれば、トランジスタＫ１がオフとなってトランジスタＫ２がオンとなるので、ゲート信号Ｇがローレベルとなる。
【０１３０】
これに対して、ドライバ１２ｋに入力されるイネーブル信号ＥＮｋがローレベル（動作禁止時の論理レベル）である場合、オン／オフ制御信号Ｓに依らず、ＯＲゲートＫ３はハイレベルを出力し、ＡＮＤゲートＫ４はローレベルを出力する。従って、トランジスタＫ１及びＫ２がいずれもオフとなるので、ゲート信号Ｇがハイインピーダンス状態となる。
【０１３１】
このように、本構成例のドライバ１２ｋであれば、簡易な回路構成でイネーブル制御を実現することが可能となる。
【０１３２】
次に、単位ドライバ１２ｘ〜１２ｚを各々形成するトランジスタのサイズを同一とした理由について説明する。図１６は、サイズの異なるドライバ間で貫通電流が生じる様子を示す図である。なお、単位ドライバ１２ｍを形成するトランジスタＭ１１及びＭ１２は、単位ドライバ１２ｎを形成するトランジスタＮ１１及びＮ１２よりもサイズが小さく、オン／オフ制御信号Ｓに応じてより早くオン／オフ状態が切り替わるものとする。また、単位ドライバ１２ｍ及び１２ｎは、いずれも動作許可状態であるものとする。
【０１３３】
例えば、オン／オフ制御信号Ｓがハイレベルからローレベルに切り替わった場合、単位ドライバ１２ｍを形成するトランジスタＭ１１及びＭ１２は、それぞれ遅滞なく、オフ状態からオン状態及びオン状態からオフ状態に切り替わる。一方、単位ドライバ１２ｎを形成するトランジスタＮ１１及びＮ１２は、それぞれトランジスタＭ１１及びＭ１２よりも遅れて、オフ状態からオン状態及びオン状態からオフ状態に切り替わる。このようなオン／オフ切替タイミングのずれにより、トランジスタＭ１１とトランジスタＮ１２の同時オン期間が生じてしまうと、電源電圧の印加端からトランジスタＭ１１及びＮ１２を介して接地端に至る経路で過大な貫通電流が流れてしまい、素子の破壊や発煙・発火などを招くおそれがある。
【０１３４】
これに対して、第３実施形態のスイッチング電源装置１０１であれば、単位ドライバ１２ｘ〜１２ｚを各々形成するトランジスタのサイズが同一とされているので、上記のオン／オフ切替タイミングのずれは生じず、貫通電流の発生を未然に回避することができる。
【０１３５】
なお、第３実施形態では、出力トランジスタ１１とドライバ１２を一つずつ有する構成を例に挙げたが、先出の第１実施形態（または第２実施形態）と第３実施形態とを組み合わせて適用する場合には、図５に倣って出力トランジスタとドライバを各々複数組並列に設けた上で、複数のドライバは、それぞれ、対応する出力トランジスタの制御端に対して並列に接続されて個別に動作可否が制御される複数の単位ドライバを含む構成（すなわち複数のドライバ各々について第３実施形態を適用した構成）とすればよい。
【０１３６】
［第４実施形態］
図１７は、スイッチング電源装置の第４実施形態を示す図である。第４実施形態のスイッチング電源装置２０１は、半導体集積回路装置２１０のほか、これに外付けされるディスクリート素子として、Ｎチャネル型ＭＯＳ電界効果トランジスタＴｒ１及びＴｒ２（以下メイントランジスタＴｒ１及びＴｒ２と呼ぶ）と、コイルＬ２と、キャパシタＣ２と、抵抗Ｒ３及びＲ４と、を有する降圧型スイッチングレギュレータである。
【０１３７】
半導体修正回路装置２１０には、外部との電気的な接続を確立するために、外部端子Ｔ１１〜Ｔ１６が設けられている。半導体集積回路装置２１０の外部において、外部端子Ｔ１１は、入力電圧Ｖｉｎの印加端とメイントランジスタＴｒ１のドレインに接続されている。外部端子Ｔ１２は、メイントランジスタＴｒ１のゲートに接続されている。外部端子Ｔ１３（スイッチ電圧Ｖｓｗの印加端）は、メイントランジスタＴｒ１のソースと、メイントランジスタＴｒ２のドレインと、コイルＬ２の第１端に接続されている。外部端子Ｔ１４は、メイントランジスタＴｒ２のゲートに接続されている。外部端子Ｔ１５は、メイントランジスタＴｒ２のソースと接地端に接続されている。コイルＬ２の第２端は、出力電圧Ｖｏｕｔの印加端に接続されている。キャパシタＣ２は、出力電圧Ｖｏｕｔの印加端と接地端との間に接続されている。抵抗Ｒ３及びＲ４は、出力電圧Ｖｏｕｔの印加端と接地端との間に直列に接続されている。抵抗Ｒ３と抵抗Ｒ４との接続ノードは、半導体集積回路装置２１０の外部端子Ｔ１６（帰還電圧Ｖｆｂの印加端）に接続されている。負荷Ｚは、出力電圧Ｖｏｕｔの印加端と接地端との間に接続されている。
【０１３８】
半導体集積回路装置２１０は、いわゆるスイッチング電源ＩＣであり、Ｎチャネル型ＭＯＳ電界効果トランジスタ２１１及び２１２（以下、サブトランジスタ２１１及び２１２と呼ぶ）と、メインドライバ２１３及び２１４と、サブドライバ２１５及び２１６と、メインコントローラ２１７と、サブコントローラ２１８と、負荷検出部２１９と、を含む。なお、半導体集積回路装置２１０には、上記した回路ブロックのほか、保護回路ブロックなどを適宜組み込んでも構わない。
【０１３９】
サブトランジスタ２１１のドレインは、外部端子Ｔ１１に接続されている。サブトランジスタ２１１のソースは、外部端子Ｔ１３に接続されている。すなわち、メイントランジスタＴｒ１とサブトランジスタ２１１は、互いに並列に接続されている。
【０１４０】
サブトランジスタ２１２のドレインは、外部端子Ｔ１３に接続されている。サブトランジスタ２１２のソースは、外部端子Ｔ１５に接続されている。すなわち、メイントランジスタＴｒ２とサブトランジスタ２１２は、互いに並列に接続されている。
【０１４１】
なお、メイントランジスタＴｒ１及びＴｒ２は、サブトランジスタ２１１及び２１２よりもオン抵抗値が小さく、サブトランジスタ２１１及び２１２は、メイントランジスタＴｒ１及びＴｒ２よりもゲート容量値が小さいものとする。
【０１４２】
メインドライバ２１３及び２１４は、それぞれ、メインコントローラ２１７から入力されるメイン制御信号に応じたメインゲート信号を生成してメイントランジスタＴｒ１及びＴｒ２に供給する。
【０１４３】
サブドライバ２１５及び２１６は、それぞれ、サブコントローラ２１８から入力されるサブ制御信号に応じたサブゲート信号を生成してサブトランジスタ２１１及び２１２に供給する。なお、サブドライバ２１５及び２１６は、メインドライバ２１３及び２１４と比べて駆動能力の小さい小型サイズとされている。
【０１４４】
メインコントローラ２１７は、重負荷モード時にメイントランジスタＴｒ１及びＴｒ２を駆動するように所定のスイッチング周波数でメイン制御信号を生成する。
【０１４５】
サブコントローラ２１８は、軽負荷モード時にサブトランジスタ２１１及び２１２を駆動するように所定のスイッチング周波数でサブ制御信号を生成する。
【０１４６】
負荷検出部２１９は、負荷Ｚの重さを検出して重負荷モードと軽負荷モードを切り替えるようにメインコントローラ２１７及びサブコントローラ２１８を制御する。なお、負荷検出部２１９は、負荷Ｚの重さを知るために、負荷Ｚに流れる出力電流Ｉｏｕｔ若しくはこれと等価の電流または電圧（スイッチ端子Ｔ１に現れるスイッチ電流Ｉｓｗやスイッチ電圧Ｖｓｗ）を監視する構成とすればよい。或いは、負荷検出部２１９は、負荷Ｚの重さを知るために、スイッチング電源装置２０１が搭載されるアプリケーションのメインコントローラ（不図示）から負荷Ｚの重さに関する情報信号を受け付ける構成としてもよい。
【０１４７】
なお、上記のメインコントローラ２１７、サブコントローラ２１８、及び、負荷検出部２１９は、先出の図５や図１３で示したように、単一の制御部として形成してもよい。
【０１４８】
上記構成から成るスイッチング電源装置２０１において、メイントランジスタＴｒ１及びＴｒ２、若しくは、サブトランジスタ２１１及び２１２が相補的（排他的）にオン／オフされると、外部端子Ｔ１３に矩形波状のパルス電圧Ｖｓｗが生成される。このパルス電圧Ｖｓｗを平滑化することにより、負荷Ｚには、入力電圧Ｖｉｎを降圧した出力電圧Ｖｏｕｔが供給される。なお、本明細書中で用いられている「相補的（排他的）」という文言は、メイントランジスタＴｒ１及びＴｒ２、若しくは、サブトランジスタ２１１及び２１２のオン／オフ状態が完全に逆転している場合のほか、貫通電流防止の観点から両トランジスタのオン／オフ遷移タイミングに所定の遅延が与えられている場合（両トランジスタの同時オン防止期間が設けられている場合）も含む。
【０１４９】
このように、半導体集積回路装置２１０は、メイントランジスタＴｒ１及びＴｒ２、若しくは、サブトランジスタ２１１及び２１２のオン／オフ制御によってエネルギ貯蔵素子であるコイルＬ２を駆動することにより、入力電圧Ｖｉｎを降圧して出力電圧Ｖｏｕｔを生成する降圧型スイッチングレギュレータの一構成要素として機能する。
【０１５０】
次に、負荷検出部２１９の動作モード切替制御（メイン／サブ切替制御）について説明する。先にも述べたように、軽負荷領域では、ゲート容量の小さい小型サイズの出力トランジスタを用いることが望ましく、逆に、重負荷領域では、オン抵抗値の小さい大型サイズの出力トランジスタを用いることが望ましい。
【０１５１】
上記の知見に鑑み、負荷検出部２１９は、重負荷領域ではメイントランジスタＴｒ１及びＴｒ２を駆動対象とし、軽負荷領域ではサブトランジスタ２１１及び２１２を駆動対象とする。
【０１５２】
図１８は、メイン／サブ切替制御の一例を示す図であり、上から順に、システムの負荷状態と動作モード（メイン／サブ）が描写されている。
【０１５３】
図１８で示したように、重負荷領域（時刻ｔ１〜ｔ２）では、サブトランジスタ２１１及び２１２よりもオン抵抗値の小さいメイントランジスタＴｒ１及びＴｒ２が駆動対象とされる一方、軽負荷領域（時刻ｔ１以前、及び、時刻ｔ２以後）では、メイントランジスタＴｒ１及びＴｒ２よりもゲート容量の小さいサブトランジスタ２１１及び２１２が駆動対象とされる。
【０１５４】
このように、負荷Ｚの重さに応じて出力トランジスタを切り替える構成であれば、先述の第１実施形態（図５）と同様に、スイッチング周波数の変動を招くことなく、重負荷領域から軽負荷領域に至る幅広い負荷領域で高い効率を実現することが可能となる。
【０１５５】
＜テレビへの適用＞
図１９はスイッチング電源装置を搭載したテレビの一構成例を示すブロック図である。また、図２０Ａ〜図２０Ｃは、それぞれ、スイッチング電源装置を搭載したテレビの正面図、側面図、及び、背面図である。本構成例のテレビＸは、チューナ部Ｘ１と、デコーダ部Ｘ２と、表示部Ｘ３と、スピーカ部Ｘ４と、操作部Ｘ５と、インタフェイス部Ｘ６と、制御部Ｘ７と、電源部Ｘ８と、を有する。
【０１５６】
チューナ部Ｘ１は、テレビＸに外部接続されるアンテナＸ０で受信された受信信号から所望チャンネルの放送信号を選局する。
【０１５７】
デコーダ部Ｘ２は、チューナＸ１で選局された放送信号から映像信号と音声信号を生成する。また、デコーダ部Ｘ２は、インタフェイス部Ｘ６からの外部入力信号に基づいて、映像信号と音声信号を生成する機能も備えている。
【０１５８】
表示部Ｘ３は、デコーダ部Ｘ２で生成された映像信号を映像として出力する。
【０１５９】
スピーカ部Ｘ４は、デコーダ部で生成された音声信号を音声として出力する。
【０１６０】
操作部Ｘ５は、ユーザ操作を受け付けるヒューマンインタフェイスの一つである。操作部Ｘ５としては、ボタン、スイッチ、リモートコントローラなどを用いることができる。
【０１６１】
インタフェイス部Ｘ６は、外部デバイス（光ディスクプレーヤやハードディスクドライブなど）から外部入力信号を受け付けるフロントエンドである。
【０１６２】
制御部Ｘ７は、上記各部Ｘ１〜Ｘ６の動作を統括的に制御する。制御部Ｘ７としては、ＣＰＵ［central processing unit］などを用いることができる。
【０１６３】
電源部Ｘ８は、上記各部Ｘ１〜Ｘ７に電力供給を行う。電源部Ｘ８としては、先述のスイッチングレギュレータ２やスイッチング電源装置１０１及び２０１を好適に用いることができる。
【０１６４】
＜その他の変形例＞
上記の実施形態では、昇圧型や降圧型のスイッチング電源装置を例に挙げて説明を行ったが、本発明の適用対象は何らこれに限定されるものではなく、昇降圧型のスイッチング電源装置にも広く適用することが可能である。
【０１６５】
また、本明細書中に開示された種々の技術的特徴については、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。例えば、バイポーラトランジスタとＭＯＳ電界効果トランジスタとの相互置換や、各種信号の論理レベル反転は任意である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【産業上の利用可能性】
【０１６６】
本明細書中に開示されているスイッチング電源装置は、ＬＣＤ−ＴＶ、ＰＤＰ−ＴＶ、ＤＶＤレコーダ、ＢＤレコーダなど、様々なアプリケーションの電源として利用することが可能である。
【符号の説明】
【０１６７】
１…電子機器、Ｑ１…第１バイポーラトランジスタ、Ｍ１…スイッチングトランジスタ、２…スイッチングレギュレータ、Ｑ２…第２バイポーラトランジスタ、Ｍ２…ハイサイドトランジスタ、３…負荷、Ｍ３…ローサイドトランジスタ、１０…パルス信号生成部、２０…ドライバ回路、２２…ハイサイド可変電流源、２４…ローサイド可変電流源、３０…スルーレート制御部、３２…基準電流源、１００…制御回路。
【０１６８】
１０１、２０１    スイッチング電源装置
１１０、２１０    半導体集積回路装置（スイッチング電源ＩＣ）
１１、１１ａ、１１ｂ、１１ｃ    出力トランジスタ（ＮＭＯＳＦＥＴ）
１２、１２ａ、１２ｂ、１２ｃ    ドライバ
１２ｘ、１２ｙ、１２ｚ、１２ｋ    単位ドライバ
１３    制御部
１３０    誤差増幅器
１３１    比較器
１３２    発振器
１３３    ＲＳフリップフロップ
１３４、１３５    比較器
１３６、１３７    Ｄフリップフロップ
１３８    判定部
１３９    信号ゲート部
１４    イネーブルロジック部
１２０    チャージポンプ回路
１２１、１２２    キャパシタ
１２３、１２４    ダイオード
２１１、２１２    Ｎチャネル型ＭＯＳ電界効果トランジスタ（サブ）
２１３、２１４    メインドライバ（上側／下側）
２１５、２１６    サブドライバ（上側／下側）
２１７    メインコントローラ
２１８    サブコントローラ
２１９    負荷検出部
Ｌ１、Ｌ２    コイル
Ｃ１、Ｃ２    キャパシタ
Ｒ１、Ｒ２、Ｒ３、Ｒ４    抵抗
Ｄ１    ショットキーバリアダイオード
Ｔｒ１、Ｔｒ２    Ｎチャネル型ＭＯＳ電界効果トランジスタ（メイン）
Ｚ    負荷
Ｔ１    スイッチ端子
Ｔ２    帰還端子
Ｔ３    スルーレート調整端子
Ｔ１１〜Ｔ１６    外部端子
Ｋ１、Ｍ１１、Ｎ１１    Ｐチャネル型ＭＯＳ電界効果トランジスタ
Ｋ２、Ｍ１２、Ｎ１２    Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｋ３    ＯＲゲート
Ｋ４    ＡＮＤゲート
Ｋ５、Ｋ６    ＮＯＴゲート
Ｘ    テレビ
Ｘ０    アンテナ
Ｘ１    チューナ部
Ｘ２    デコーダ部
Ｘ３    表示部
Ｘ４    スピーカ部
Ｘ５    操作部
Ｘ６    インタフェイス部
Ｘ７    制御部
Ｘ８    電源部
【図１】
0006042091.tif 000002
【図２】
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【図３】
0006042091.tif 000004
【図４】
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【図５】
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【図６】
0006042091.tif 000007
【図７】
0006042091.tif 000008
【図８】
0006042091.tif 000009
【図９】
0006042091.tif 000010
【図１０】
0006042091.tif 000011
【図１１】
0006042091.tif 000012
【図１２】
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【図１３】
0006042091.tif 000014
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
0006042091.tif 000020
【図２０Ａ】
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【図２０Ｂ】
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【図２０Ｃ】
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