(57)【特許請求の範囲】
【請求項１】
高電位基準電位と接続され、第１の出力信号及び第２の出力信号の電位を比較する比較器と、
酸化物半導体層にチャネル形成領域が形成される第１の酸化物半導体トランジスタ及びシリコン層にチャネル形成領域が形成される第１のシリコントランジスタを有する第１のメモリ部と、
第２の酸化物半導体トランジスタ及び第２のシリコントランジスタを有する第２のメモリ部と、
低電位基準電位と接続され、前記第１の出力信号及び前記第２の出力信号の電位を確定する出力電位確定器と、を有し、
前記第１の酸化物半導体トランジスタのソース又はドレインの一方は、前記第１のシリコントランジスタのゲートに電気的に接続されており、
前記第２の酸化物半導体トランジスタのソース又はドレインの一方は、前記第２のシリコントランジスタのゲートに電気的に接続されており、
前記第１の出力信号は前記比較器及び前記第１のメモリ部から出力され、
前記第２の出力信号は前記比較器及び前記第２のメモリ部から出力されることを特徴とする半導体集積回路。
【請求項２】
請求項１において、
前記第１のシリコントランジスタ及び前記第２のシリコントランジスタは、ｎチャネル型トランジスタであることを特徴とする半導体集積回路。
【請求項３】
請求項１または請求項２において、
前記第１の酸化物半導体トランジスタのソース又はドレインの一方及び前記第１のシリコントランジスタのゲートと接続する第１の保持容量、及び、前記第２の酸化物半導体トランジスタのソース又はドレインの一方及び前記第２のシリコントランジスタのゲートと接続する第２の保持容量が設けられていることを特徴とする半導体集積回路。
【請求項４】
請求項１乃至請求項３のいずれか一項において、
前記第１の酸化物半導体トランジスタ及び前記第２の酸化物半導体トランジスタは、前記第１のシリコントランジスタ及び前記第２のシリコントランジスタに重畳して形成されることを特徴とする半導体集積回路。
【請求項５】
高電位基準電位と接続され、第１の出力信号及び第２の出力信号の電位を比較する比較器と、
酸化物半導体層にチャネル形成領域が形成される第１の酸化物半導体トランジスタ及び第２の酸化物半導体トランジスタを有する第１のメモリ部と、
第３の酸化物半導体トランジスタ及び第４の酸化物半導体トランジスタを有する第２のメモリ部と、
低電位基準電位と接続され、前記第１の出力信号及び前記第２の出力信号の電位を確定する出力電位確定器と、を有し、
前記第１の酸化物半導体トランジスタのソース又はドレインの一方は、前記第２の酸化物半導体トランジスタのゲートに電気的に接続されており、
前記第３の酸化物半導体トランジスタのソース又はドレインの一方は、前記第４の酸化物半導体トランジスタのゲートに電気的に接続されており、
前記第１の出力信号は前記比較器及び前記第１のメモリ部から出力され、
前記第２の出力信号は前記比較器及び前記第２のメモリ部から出力されることを特徴とする半導体集積回路。
【請求項６】
請求項５において、
前記第１の酸化物半導体トランジスタのソース又はドレインの一方及び前記第２の酸化物半導体トランジスタのゲートと接続する第１の保持容量、及び、前記第３の酸化物半導体トランジスタのソース又はドレインの一方及び前記第４の酸化物半導体トランジスタのゲートと接続する第２の保持容量が設けられていることを特徴とする半導体集積回路。
【請求項７】
請求項１乃至請求項６のいずれか一項において、
前記比較器は、４つのトランジスタを有することを特徴とする半導体集積回路。
【請求項８】
請求項７において、
前記比較器のトランジスタのそれぞれは、ｐチャネル型シリコントランジスタであることを特徴とする半導体集積回路。
【請求項９】
請求項１乃至請求項８のいずれか一項において、
前記出力電位確定器は、１つのトランジスタを有することを特徴とする半導体集積回路。
【請求項１０】
請求項９において、
前記出力電位確定器のトランジスタは、ｎチャネル型シリコントランジスタであることを特徴とする半導体集積回路。
【請求項１１】
請求項９において、
前記出力電位確定器のトランジスタは、酸化物半導体トランジスタであることを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
開示される発明の一態様は、酸化物半導体層を有する半導体集積回路に関する。
【背景技術】
【０００２】
中央演算処理装置（ＣＰＵ：Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）などの信号処理装置は、その用途によって多種多様な構成を有している。信号処理装置は、一般的に、データやプログラムを記憶するためのメインメモリの他に、レジスタ、キャッシュメモリなど、各種の記憶回路が設けられている。レジスタは、演算処理やプログラムの実行状態の保持などのために一時的にデータ信号を保持する役割を担っている。また、キャッシュメモリは、演算装置とメインメモリの間に介在し、低速なメインメモリへのアクセスを減らして演算処理を高速化させることを目的として設けられている。
【０００３】
当該レジスタを構成する回路として、ラッチ回路が挙げられる（特許文献１参照）。ラッチ回路の具体的な回路構成としては、例えば、２つのクロックドインバータ及び１つのインバータを有するラッチ回路が挙げられる。
【０００４】
ラッチ回路として、例えば強誘電体キャパシタを用いたラッチ回路が知られている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−２３６３５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ラッチ回路では、高電位基準電位である電源電位Ｖｘから低電位基準電位（例えば接地電位ＧＮＤ）との間にリーク電流のパスが複数存在する。そのため、ラッチ回路が待機状態の場合では、消費電力が大きい。
【０００７】
以上を鑑みて、開示される発明の一様態において、記憶装置の消費電力を低減することを課題の一とする。
【０００８】
開示される発明の一様態において、記憶装置の面積を低減することを課題の一とする。
【０００９】
開示される発明の一様態において、記憶装置を構成するトランジスタの数を低減することを課題の一とする。
【課題を解決するための手段】
【００１０】
開示される発明の一様態の記憶装置は、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、第４のトランジスタ、第５のトランジスタ、第６のトランジスタ、第７のトランジスタ、第８のトランジスタ、及び第９のトランジスタを有している。
【００１１】
第１のトランジスタ及び第２のトランジスタの２つのトランジスタとして、例えば酸化物半導体層にチャネルが形成されるトランジスタ（酸化物半導体トランジスタ）を用いる。当該酸化物半導体トランジスタはリーク電流（オフ電流ともいう）が極小という利点を有する。なお当該酸化物半導体トランジスタは、ｎチャネル型トランジスタである。
【００１２】
第３のトランジスタ、第４のトランジスタ、第５のトランジスタ、第６のトランジスタ、第７のトランジスタ、第８のトランジスタ、及び第９のトランジスタの７つのトランジスタとして、例えばシリコン（珪素）層にチャネルが形成されるトランジスタ（シリコントランジスタ）を用いる。また第３のトランジスタ、第４のトランジスタ、第５のトランジスタ、及び第６のトランジスタの４つのトランジスタとして、ｐチャネル型トランジスタを用いる。第７のトランジスタ、第８のトランジスタ、及び第９のトランジスタの３つのトランジスタとして、ｎチャネル型トランジスタを用いる。
【００１３】
第１のトランジスタのゲートには、クロック信号ＣＬＫと位相が反転した信号ＣＬＫＢが入力され、第２のトランジスタのゲートと電気的に接続されている。第１のトランジスタのソース又はドレインの一方には、入力信号Ａが入力される。第１のトランジスタのソース又はドレインの他方は、第７のトランジスタのゲートと電気的に接続されている。なお第１のトランジスタのソース又はドレインの他方と第７のトランジスタのゲートとの接続部分をノードＭ１とする。
【００１４】
第２のトランジスタのゲートには、クロック信号ＣＬＫと位相が反転した信号ＣＬＫＢが入力され、第１のトランジスタのゲートと電気的に接続されている。第２のトランジスタのソース又はドレインの一方には、入力信号Ａと位相が反転した信号ＡＢが入力される。第２のトランジスタのソース又はドレインの他方は、第８のトランジスタのゲートと電気的に接続されている。なお第２のトランジスタのソース又はドレインの他方と第８のトランジスタのゲートとの接続部分をノードＭ２とする。
【００１５】
第３のトランジスタのゲートには、クロック信号ＣＬＫが入力される。第３のトランジスタのソース又はドレインの一方は、電源電位が入力され、第４のトランジスタのソース又はドレインの一方、第５のトランジスタのソース又はドレインの一方、第６のトランジスタのソース又はドレインの一方と電気的に接続されている。第３のトランジスタのソース又はドレインの他方から、出力信号ＯＵＴ２が出力される。第３のトランジスタのソース又はドレインの他方は、第４のトランジスタのソース又はドレインの他方、第５のトランジスタのゲート、第７のトランジスタのソース又はドレインの一方と電気的に接続されている。
【００１６】
第４のトランジスタのゲートから出力信号ＯＵＴ１が出力される。第４のトランジスタのゲートは、第５のトランジスタのソース又はドレインの他方、第６のトランジスタのソース又はドレインの他方、第８のトランジスタのソース又はドレインの一方と電気的に接続されている。第４のトランジスタのソース又はドレインの一方は、電源電位が入力され、第３のトランジスタのソース又はドレインの一方、第５のトランジスタのソース又はドレインの一方、第６のトランジスタのソース又はドレインの一方と電気的に接続されている。第４のトランジスタのソース又はドレインの他方から出力信号ＯＵＴ２が出力される。第４のトランジスタのソース又はドレインの他方は、第３のトランジスタのソース又はドレインの他方、第５のトランジスタのゲート、第７のトランジスタのソース又はドレインの一方と電気的に接続されている。
【００１７】
第５のトランジスタのゲートから、出力信号ＯＵＴ２が出力される。第５のトランジスタのゲートは、第３のトランジスタのソース又はドレインの他方、第４のトランジスタのソース又はドレインの他方、第７のトランジスタのソース又はドレインの一方と電気的に接続されている。第５のトランジスタのソース又はドレインの一方は、電源電位が入力され、第３のトランジスタのソース又はドレインの一方、第４のトランジスタのソース又はドレインの一方、第６のトランジスタのソース又はドレインの一方と電気的に接続されている。第５のトランジスタのソース又はドレインの他方から、出力信号ＯＵＴ１が出力される。第５のトランジスタのソース又はドレインの他方は、第４のトランジスタのゲート、第６のトランジスタのソース又はドレインの他方、第８のトランジスタのソース又はドレインの一方と電気的に接続されている。
【００１８】
第６のトランジスタのゲートには、クロック信号ＣＬＫが入力される。第６のトランジスタのソース又はドレインの一方は、電源電位が入力され、第３のトランジスタのソース又はドレインの一方、第４のトランジスタのソース又はドレインの一方、第５のトランジスタのソース又はドレインの一方と電気的に接続されている。第６のトランジスタのソース又はドレインの他方から、出力信号ＯＵＴ１が出力される。第６のトランジスタのソース又はドレインの他方は、第４のトランジスタのゲート、第５のトランジスタのソース又はドレインの他方、第８のトランジスタのソース又はドレインの一方と電気的に接続されている。
【００１９】
第７のトランジスタのゲートは、第１のトランジスタのソース又はドレインの他方と電気的に接続されている。第７のトランジスタのソース又はドレインの一方から、出力信号ＯＵＴ２が出力される。第７のトランジスタのソース又はドレインの一方は、第３のトランジスタのソース又はドレインの他方、第４のトランジスタのソース又はドレインの他方、第５のトランジスタのゲートと電気的に接続されている。第７のトランジスタのソース又はドレインの他方は、第８のトランジスタのソース又はドレインの他方、第９のトランジスタのソース又はドレインの一方と電気的に接続されている。
【００２０】
第８のトランジスタのゲートは、第２のトランジスタのソース又はドレインの他方と電気的に接続されている。第８のトランジスタのソース又はドレインの一方から、出力信号ＯＵＴ１が出力される。第８のトランジスタのソース又はドレインの一方は、第４のトランジスタのゲート、第５のトランジスタのソース又はドレインの他方、第６のトランジスタのソース又はドレインの他方と電気的に接続されている。第８のトランジスタのソース又はドレインの他方は、第７のトランジスタのソース又はドレインの他方、第９のトランジスタのソース又はドレインの一方と電気的に接続されている。
【００２１】
第９のトランジスタのゲートには、クロック信号ＣＬＫが入力される。第９のトランジスタのソース又はドレインの一方は、第７のトランジスタのソース又はドレインの他方、第８のトランジスタのソース又はドレインの他方と電気的に接続されている。第９のトランジスタのソース又はドレインの他方は、低電位基準電位、例えば接地電位ＧＮＤが印加される。
【００２２】
当該記憶装置では、高電位基準電位である電源電位から低電位基準電位までにリーク電流のパスが１つしか存在しない。リーク電流のパスが１つしか存在しないため、待機状態の記憶装置の消費電力を低減することができる。
【００２３】
開示される発明の一様態の別の記憶装置は、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、第４のトランジスタ、第５のトランジスタ、第６のトランジスタ、第７のトランジスタ、第８のトランジスタ、及び第９のトランジスタを有している。
【００２４】
第１のトランジスタ及び第２のトランジスタの２つのトランジスタとして、例えば酸化物半導体トランジスタを用いる。
【００２５】
第３のトランジスタ、第４のトランジスタ、第５のトランジスタ、第６のトランジスタ、第７のトランジスタ、第８のトランジスタ、及び第９のトランジスタの７つのトランジスタとして、例えばシリコントランジスタを用いる。また第３のトランジスタ、第４のトランジスタ、第５のトランジスタ、及び第６のトランジスタの４つのトランジスタとして、ｎチャネル型トランジスタを用いる。第７のトランジスタ、第８のトランジスタ、及び第９のトランジスタの３つのトランジスタとして、ｐチャネル型トランジスタを用いる。
【００２６】
第１のトランジスタのゲートには、クロック信号ＣＬＫが入力され、第２のトランジスタのゲートと電気的に接続されている。第１のトランジスタのソース又はドレインの一方には、入力信号Ａが入力される。第１のトランジスタのソース又はドレインの他方は、第７のトランジスタのゲートと電気的に接続されている。なお第１のトランジスタのソース又はドレインの他方と第７のトランジスタのゲートとの接続部分をノードＭ３とする。
【００２７】
第２のトランジスタのゲートには、クロック信号ＣＬＫが入力され、第１のトランジスタのゲートと電気的に接続されている。第２のトランジスタのソース又はドレインの一方には、入力信号Ａと位相が反転した信号ＡＢが入力される。第２のトランジスタのソース又はドレインの他方は、第８のトランジスタのゲートと電気的に接続されている。なお第２のトランジスタのソース又はドレインの他方と第８のトランジスタのゲートとの接続部分をノードＭ４とする。
【００２８】
第３のトランジスタのゲートには、クロック信号ＣＬＫが入力される。第３のトランジスタのソース又はドレインの一方は、低電位基準電位、例えば接地電位ＧＮＤが入力され、第４のトランジスタのソース又はドレインの一方、第５のトランジスタのソース又はドレインの一方、第６のトランジスタのソース又はドレインの一方と電気的に接続されている。第３のトランジスタのソース又はドレインの他方から、出力信号ＯＵＴ２が出力される。第３のトランジスタのソース又はドレインの他方は、第４のトランジスタのソース又はドレインの他方、第５のトランジスタのゲート、第７のトランジスタのソース又はドレインの一方と電気的に接続されている。
【００２９】
第４のトランジスタのゲートから出力信号ＯＵＴ１が出力される。第４のトランジスタのゲートは、第５のトランジスタのソース又はドレインの他方、第６のトランジスタのソース又はドレインの他方、第８のトランジスタのソース又はドレインの一方と電気的に接続されている。第４のトランジスタのソース又はドレインの一方は、低電位基準電位、例えば接地電位ＧＮＤが入力され、第３のトランジスタのソース又はドレインの一方、第５のトランジスタのソース又はドレインの一方、第６のトランジスタのソース又はドレインの一方と電気的に接続されている。第４のトランジスタのソース又はドレインの他方から出力信号ＯＵＴ２が出力される。第４のトランジスタのソース又はドレインの他方は、第３のトランジスタのソース又はドレインの他方、第５のトランジスタのゲート、第７のトランジスタのソース又はドレインの一方と電気的に接続されている。
【００３０】
第５のトランジスタのゲートから、出力信号ＯＵＴ２が出力される。第５のトランジスタのゲートは、第３のトランジスタのソース又はドレインの他方、第４のトランジスタのソース又はドレインの他方、第７のトランジスタのソース又はドレインの一方と電気的に接続されている。第５のトランジスタのソース又はドレインの一方は、低電位基準電位、例えば接地電位ＧＮＤが入力され、第３のトランジスタのソース又はドレインの一方、第４のトランジスタのソース又はドレインの一方、第６のトランジスタのソース又はドレインの一方と電気的に接続されている。第５のトランジスタのソース又はドレインの他方から、出力信号ＯＵＴ１が出力される。第５のトランジスタのソース又はドレインの他方は、第４のトランジスタのゲート、第６のトランジスタのソース又はドレインの他方、第８のトランジスタのソース又はドレインの一方と電気的に接続されている。
【００３１】
第６のトランジスタのゲートには、クロック信号ＣＬＫが入力される。第６のトランジスタのソース又はドレインの一方は低電位基準電位、例えば接地電位ＧＮＤが入力され、第３のトランジスタのソース又はドレインの一方、第４のトランジスタのソース又はドレインの一方、第５のトランジスタのソース又はドレインの一方と電気的に接続されている。第６のトランジスタのソース又はドレインの他方から、出力信号ＯＵＴ１が出力される。第６のトランジスタのソース又はドレインの他方は、第４のトランジスタのゲート、第５のトランジスタのソース又はドレインの他方、第８のトランジスタのソース又はドレインの一方と電気的に接続されている。
【００３２】
第７のトランジスタのゲートは、第１のトランジスタのソース又はドレインの他方と電気的に接続されている。第７のトランジスタのソース又はドレインの一方から、出力信号ＯＵＴ２が出力される。第７のトランジスタのソース又はドレインの一方は、第３のトランジスタのソース又はドレインの他方、第４のトランジスタのソース又はドレインの他方、第５のトランジスタのゲートと電気的に接続されている。第７のトランジスタのソース又はドレインの他方は、第８のトランジスタのソース又はドレインの他方、第９のトランジスタのソース又はドレインの一方と電気的に接続されている。
【００３３】
第８のトランジスタのゲートは、第２のトランジスタのソース又はドレインの他方と電気的に接続されている。第８のトランジスタのソース又はドレインの一方から、出力信号ＯＵＴ１が出力される。第８のトランジスタのソース又はドレインの一方は、第４のトランジスタのゲート、第５のトランジスタのソース又はドレインの他方、第６のトランジスタのソース又はドレインの他方と電気的に接続されている。第８のトランジスタのソース又はドレインの他方は、第７のトランジスタのソース又はドレインの他方、第９のトランジスタのソース又はドレインの一方と電気的に接続されている。
【００３４】
第９のトランジスタのゲートには、クロック信号ＣＬＫが入力される。第９のトランジスタのソース又はドレインの一方は、第７のトランジスタのソース又はドレインの他方、第８のトランジスタのソース又はドレインの他方と電気的に接続されている。第９のトランジスタのソース又はドレインの他方は、電源電位が印加される。
【００３５】
上記記憶装置では、高電位基準電位である電源電位から低電位基準電位までにリーク電流のパスが１つしか存在しない。リーク電流のパスが１つしか存在しないため、待機状態の記憶装置の消費電力を低減ことができる。
【００３６】
また上記酸化物半導体トランジスタ及びシリコントランジスタを重畳して形成することで、記憶装置の面積を低減することができる。
【００３７】
また上記記憶装置は、９つのトランジスタによって構成される。これは従来の記憶装置が有するトランジスタの数より少ない。よって開示される発明により、記憶装置を構成するトランジスタの数を低減することができる。
【００３８】
なお、開示される発明の一様態の記憶装置は、酸化物半導体又はシリコン（珪素）を用いた半導体装置であると言える。
【００３９】
開示される発明の一様態は、第１の出力信号及び第２の出力信号の電位を比較する比較器と、酸化物半導体層にチャネル形成領域が形成される第１の酸化物半導体トランジスタ及びシリコン層にチャネル形成領域が形成される第１のシリコントランジスタを有する第１のメモリ部と、第２の酸化物半導体トランジスタ及び第２のシリコントランジスタを有する第２のメモリ部と、当該第１の出力信号及び当該第２の出力信号の電位を確定する出力電位確定器とを有し、当該第１の酸化物半導体トランジスタのソース又はドレインの一方は、当該第１のシリコントランジスタのゲートに電気的に接続されており、当該第２の酸化物半導体トランジスタのソース又はドレインの一方は、当該第２のシリコントランジスタのゲートに電気的に接続されており、当該第１の出力信号は当該比較器及び当該第１のメモリ部から出力され、当該第２の出力信号は当該比較器及び当該第２のメモリ部から出力されることを特徴とする半導体集積回路に関する。
【００４０】
開示される発明の一様態において、当該比較器は、高電位基準電位と接続され、当該出力電位確定器は、低電位基準電位と接続されていることを特徴とする。
【００４１】
開示される発明の一様態において、当該第１のシリコントランジスタ及び当該第２のシリコントランジスタは、ｎチャネル型トランジスタであることを特徴とする。
【００４２】
開示される発明の一様態において、当該比較器は、低電位基準電位と接続され、当該出力電位確定器は、高電位基準電位と接続されていることを特徴とする。
【００４３】
開示される発明の一様態において、当該第１のシリコントランジスタ及び当該第２のシリコントランジスタは、ｐチャネル型トランジスタであることを特徴とする。
【００４４】
開示される発明の一様態において、当該第１の酸化物半導体トランジスタのソース又はドレインの一方及び当該第１のシリコントランジスタのゲートと接続する第１の保持容量、及び、当該第２の酸化物半導体トランジスタのソース又はドレインの一方及び当該第２のシリコントランジスタのゲートと接続する第２の保持容量が設けられていることを特徴とする。
【００４５】
開示される発明の一様態において、当該第１の酸化物半導体トランジスタ及び当該第２の酸化物半導体トランジスタは、当該第１のシリコントランジスタ及び当該第２のシリコントランジスタに重畳して形成されることを特徴とする。
【００４６】
開示される発明の一様態は、高電位基準電位と接続され、第１の出力信号及び第２の出力信号の電位を比較する比較器と、酸化物半導体層にチャネル形成領域が形成される第１の酸化物半導体トランジスタ及び第２の酸化物半導体トランジスタを有する第１のメモリ部と、第３の酸化物半導体トランジスタ及び第４の酸化物半導体トランジスタを有する第２のメモリ部と、低電位基準電位と接続され、当該第１の出力信号及び当該第２の出力信号の電位を確定する出力電位確定器とを有し、当該第１の酸化物半導体トランジスタのソース又はドレインの一方は、当該第２の酸化物半導体トランジスタのゲートに電気的に接続されており、当該第３の酸化物半導体トランジスタのソース又はドレインの一方は、当該第４の酸化物半導体トランジスタのゲートに電気的に接続されており、当該第１の出力信号は当該比較器及び当該第１のメモリ部から出力され、当該第２の出力信号は当該比較器及び当該第２のメモリ部から出力されることを特徴とする半導体集積回路に関する。
【００４７】
開示される発明の一様態において、当該第１の酸化物半導体トランジスタのソース又はドレインの一方及び当該第２の酸化物半導体トランジスタのゲートと接続する第１の保持容量、及び、当該第３の酸化物半導体トランジスタのソース又はドレインの一方及び当該第４の酸化物半導体トランジスタのゲートと接続する第２の保持容量が設けられていることを特徴とする。
【００４８】
開示される発明の一様態において、当該比較器は、４つのトランジスタを有することを特徴とする。
【００４９】
開示される発明の一様態において、当該比較器のトランジスタのそれぞれは、ｐチャネル型シリコントランジスタであることを特徴とする。
【００５０】
開示される発明の一様態において、当該比較器のトランジスタのそれぞれは、ｎチャネル型シリコントランジスタであることを特徴とする。
【００５１】
開示される発明の一様態において、当該比較器のトランジスタのそれぞれは、酸化物半導体トランジスタであることを特徴とする。
【００５２】
開示される発明の一様態において、当該出力電位確定器は、１つのトランジスタを有することを特徴とする。
【００５３】
開示される発明の一様態において、当該出力電位確定器のトランジスタは、ｎチャネル型シリコントランジスタであることを特徴とする。
【００５４】
開示される発明の一様態において、当該出力電位確定器のトランジスタは、酸化物半導体トランジスタであることを特徴とする。
【００５５】
開示される発明の一様態において、当該出力電位確定器のトランジスタは、ｐチャネル型シリコントランジスタであることを特徴とする。
【発明の効果】
【００５６】
開示される発明の一様態により、記憶装置の消費電力を低減することができる。
【００５７】
開示される発明の一様態により、記憶装置の面積を低減することができる。
【００５８】
開示される発明の一様態により、記憶装置を構成するトランジスタの数を低減することができる。
【図面の簡単な説明】
【００５９】
【図１】記憶装置のブロック図。
【図２】記憶装置の回路図。
【図３】ラッチ回路、インバータ、クロックドインバータの回路図。
【図４】ラッチ回路の回路図。
【図５】記憶装置の回路図。
【図６】記憶装置の動作を示すタイミングチャート。
【図７】記憶装置の動作を示す図。
【図８】記憶装置の動作を示す図。
【図９】記憶装置の動作を示す図。
【図１０】記憶装置の動作を示す図。
【図１１】記憶装置のブロック図。
【図１２】記憶装置の回路図。
【図１３】記憶装置の回路図。
【図１４】記憶装置の動作を示すタイミングチャート。
【図１５】記憶装置の動作を示す図。
【図１６】記憶装置の動作を示す図。
【図１７】記憶装置の動作を示す図。
【図１８】記憶装置の動作を示す図。
【図１９】酸化物半導体トランジスタの断面図。
【図２０】記憶装置の構成を示す断面図。
【図２１】記憶装置を用いたＣＰＵのブロック図。
【図２２】酸化物材料の構造を説明する図。
【図２３】酸化物材料の構造を説明する図。
【図２４】酸化物材料の構造を説明する図。
【図２５】計算によって得られた移動度のゲート電圧依存性を説明する図。
【図２６】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図２７】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図２８】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図２９】計算に用いたトランジスタの断面構造を説明する図。
【図３０】酸化物半導体膜を用いたトランジスタ特性のグラフ。
【図３１】試料１のトランジスタのＢＴ試験後のＶｇ−Ｉｄ特性を示す図。
【図３２】試料２であるトランジスタのＢＴ試験後のＶｇ−Ｉｄ特性を示す図。
【図３３】Ｉｄおよび電界効果移動度のＶｇ依存性を示す図。
【図３４】基板温度としきい値電圧の関係および基板温度と電界効果移動度の関係を示す図。
【図３５】試料Ａおよび試料ＢのＸＲＤスペクトルを示す図。
【図３６】トランジスタのオフ電流と測定時基板温度との関係を示す図。
【図３７】トランジスタの構造を示す図。
【図３８】トランジスタの構造を示す図。
【図３９】酸化物材料の構造を説明する図。
【発明を実施するための形態】
【００６０】
以下、本明細書に開示された発明の実施の態様について、図面を参照して説明する。但し、本明細書に開示された発明は多くの異なる態様で実施することが可能であり、本明細書に開示された発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に示す図面において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
【００６１】
なお本明細書に開示された発明において、半導体装置とは、半導体を利用することで機能する素子及び装置全般を指し、電子回路、表示装置、発光装置等を含む電気装置およびその電気装置を搭載した電子機器をその範疇とする。
【００６２】
なお、図面等において示す各構成の、位置、大きさ、範囲などは、説明を分かりやすくするために、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【００６３】
なお、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
【００６４】
［実施の形態１］
＜記憶装置の構成＞
図１に本実施の形態の記憶装置のブロック図を示す。図１に示す記憶装置１００は、比較器２０１、メモリ部２０２、メモリ部２０３、出力電位確定器２０４を有している。
【００６５】
比較器２０１は、出力信号ＯＵＴ１及び出力信号ＯＵＴ２の電位の比較を行う機能を有する。比較器２０１は、高電位基準電位である電源電位Ｖｘ及びクロック信号ＣＬＫが入力される。また比較器２０１は、メモリ部２０２と電気的に接続され、出力信号ＯＵＴ２を出力する。また比較器２０１は、メモリ部２０３と電気的に接続され、出力信号ＯＵＴ１を出力する。
【００６６】
具体的な動作は後述するが、出力信号ＯＵＴ１又は出力信号ＯＵＴ２のいずれか一方がローレベル電位（ＶＳＳ）となったとき、比較器２０１により、出力信号ＯＵＴ１又は出力信号ＯＵＴ２の他方にハイレベル電位（ＶＤＤ）が供給される。
【００６７】
メモリ部２０２は、データ信号を記憶する機能を有する。メモリ部２０２は、クロック信号ＣＬＫと位相が反転した信号ＣＬＫＢ、及び入力信号Ａが入力される。またメモリ部２０２は、比較器２０１に電気的に接続され、出力信号ＯＵＴ２を出力する。またメモリ部２０２は、メモリ部２０３及び出力電位確定器２０４と電気的に接続されている。
【００６８】
メモリ部２０３は、データ信号を記憶する機能を有する。メモリ部２０３は、クロック信号ＣＬＫと位相が反転した信号ＣＬＫＢ、及び入力信号Ａと位相が反転した信号ＡＢが入力される。またメモリ部２０３は、比較器２０１に電気的に接続され、出力信号ＯＵＴ１を出力する。またメモリ部２０３は、メモリ部２０２及び出力電位確定器２０４と電気的に接続されている。
【００６９】
出力電位確定器２０４は、出力信号ＯＵＴ１及び出力信号ＯＵＴ２の電位を確定する機能を有する。出力電位確定器２０４は、クロック信号ＣＬＫが入力される。また出力電位確定器２０４は、メモリ部２０２及びメモリ部２０３と電気的に接続されている。また出力電位確定器２０４は、低電位基準電位、例えば接地電位ＧＮＤが入力される。
【００７０】
なお本実施の形態の記憶装置１００では、高電位基準電位である電源電位Ｖｘは常にハイレベル電位（ＶＤＤ）であり、低電位基準電位は、ローレベル電位（ＶＳＳ）、例えば接地電位ＧＮＤである。
【００７１】
比較器２０１は、出力信号ＯＵＴ１及び出力信号ＯＵＴ２の電位を比較する。クロック信号ＣＬＫがハイレベル電位（ＶＤＤ）の時、出力信号ＯＵＴ１又は出力信号ＯＵＴ２のいずれか一方がローレベル電位（ＶＳＳ）となると、比較器２０１を介して、出力信号ＯＵＴ１又は出力信号ＯＵＴ２のいずれか他方に、電源電位Ｖｘからハイレベル電位（ＶＤＤ）が供給される（後述の期間Ｔ２及び期間Ｔ４参照）。
【００７２】
メモリ部２０２及びメモリ部２０３はそれぞれ、クロック信号ＣＬＫがローレベル電位（ＶＳＳ）の時に、入力信号Ａ及び信号ＡＢが入力される。またメモリ部２０２及びメモリ部２０３はそれぞれ、入力された入力信号Ａ及び信号ＡＢを保持する（プリチャージ）（後述の期間Ｔ１及び期間Ｔ３参照）。
【００７３】
またクロック信号ＣＬＫがハイレベル電位（ＶＤＤ）の時に、メモリ部２０２及びメモリ部２０３は、それぞれ入力された入力信号Ａ及び信号ＡＢを出力する（後述の期間Ｔ２及び期間Ｔ４参照）。
【００７４】
出力電位確定器２０４は、クロック信号ＣＬＫがハイレベル電位（ＶＤＤ）の時に導通状態となり、記憶装置１００に低電位基準電位、例えば接地電位ＧＮＤを供給する。
【００７５】
図２に本実施の形態の記憶装置１００の詳細な回路図を示す。
【００７６】
図２に示す記憶装置１００は、第１のトランジスタ１０１、第２のトランジスタ１０２、第３のトランジスタ１１１、第４のトランジスタ１１２、第５のトランジスタ１１３、第６のトランジスタ１１４、第７のトランジスタ１１５、第８のトランジスタ１１６、及び第９のトランジスタ１１７を有している。
【００７７】
比較器２０１は、第３のトランジスタ１１１、第４のトランジスタ１１２、第５のトランジスタ１１３、第６のトランジスタ１１４によって形成されている。メモリ部２０２は、第１のトランジスタ１０１及び第７のトランジスタ１１５によって形成されている。メモリ部２０３は、第２のトランジスタ１０２及び第８のトランジスタ１１６によって形成されている。出力電位確定器２０４は、第９のトランジスタ１１７によって形成されている。
【００７８】
第１のトランジスタ１０１及び第２のトランジスタ１０２の２つのトランジスタとして、例えば酸化物半導体層にチャネルが形成されるトランジスタ（酸化物半導体トランジスタ）を用いる。当該酸化物半導体トランジスタはリーク電流（オフ電流ともいう）が極めて小さいという利点を有する。なお当該酸化物半導体トランジスタは、ｎチャネル型トランジスタである。
【００７９】
第３のトランジスタ１１１、第４のトランジスタ１１２、第５のトランジスタ１１３、第６のトランジスタ１１４、第７のトランジスタ１１５、第８のトランジスタ１１６、及び第９のトランジスタ１１７の７つのトランジスタとして、例えばシリコン（珪素）層にチャネルが形成されるトランジスタ（シリコントランジスタ）を用いる。当該シリコン（珪素）層は、単結晶珪素層、微結晶珪素層、非晶質珪素層であってもよい。また第３のトランジスタ１１１、第４のトランジスタ１１２、第５のトランジスタ１１３、及び第６のトランジスタ１１４の４つのトランジスタとして、ｐチャネル型トランジスタを用いる。第７のトランジスタ１１５、第８のトランジスタ１１６、及び第９のトランジスタ１１７の３つのトランジスタとして、ｎチャネル型トランジスタを用いる。
【００８０】
なおｎチャネル型トランジスタである第７のトランジスタ１１５、第８のトランジスタ１１６、及び第９のトランジスタ１１７の３つのトランジスタは、シリコントランジスタでなくてもよく、第１のトランジスタ１０１及び第２のトランジスタ１０２と同様に、酸化物半導体トランジスタであってもよい。
【００８１】
第１のトランジスタ１０１のゲートには、クロック信号ＣＬＫと位相が反転した信号ＣＬＫＢが入力され、第２のトランジスタ１０２のゲートと電気的に接続されている。第１のトランジスタ１０１のソース又はドレインの一方には、入力信号Ａが入力される。第１のトランジスタ１０１のソース又はドレインの他方は、第７のトランジスタ１１５のゲートと電気的に接続されている。なお第１のトランジスタ１０１のソース又はドレインの他方と第７のトランジスタ１１５のゲートとの接続部分をノードＭ１とする。
【００８２】
第２のトランジスタ１０２のゲートには、クロック信号ＣＬＫと位相が反転した信号ＣＬＫＢが入力され、第１のトランジスタ１０１のゲートと電気的に接続されている。第２のトランジスタ１０２のソース又はドレインの一方には、入力信号Ａと位相が反転した信号ＡＢが入力される。第２のトランジスタ１０２のソース又はドレインの他方は、第８のトランジスタ１１６のゲートと電気的に接続されている。なお第２のトランジスタ１０２のソース又はドレインの他方と第８のトランジスタ１１６のゲートとの接続部分をノードＭ２とする。
【００８３】
第３のトランジスタ１１１のゲートには、クロック信号ＣＬＫが入力される。第３のトランジスタ１１１のソース又はドレインの一方は、電源電位Ｖｘが入力され、第４のトランジスタ１１２のソース又はドレインの一方、第５のトランジスタ１１３のソース又はドレインの一方、第６のトランジスタ１１４のソース又はドレインの一方と電気的に接続されている。第３のトランジスタ１１１のソース又はドレインの他方から、出力信号ＯＵＴ２が出力される。第３のトランジスタ１１１のソース又はドレインの他方は、第４のトランジスタ１１１のソース又はドレインの他方、第５のトランジスタ１１３のゲート、第７のトランジスタ１１５のソース又はドレインの一方と電気的に接続されている。
【００８４】
第４のトランジスタ１１２のゲートから出力信号ＯＵＴ１が出力される。第４のトランジスタ１１２のゲートは、第５のトランジスタ１１３のソース又はドレインの他方、第６のトランジスタ１１４のソース又はドレインの他方、第８のトランジスタ１１６のソース又はドレインの一方と電気的に接続されている。第４のトランジスタ１１２のソース又はドレインの一方は、電源電位Ｖｘが入力され、第３のトランジスタ１１１のソース又はドレインの一方、第５のトランジスタ１１３のソース又はドレインの一方、第６のトランジスタ１１４のソース又はドレインの一方と電気的に接続されている。第４のトランジスタ１１２のソース又はドレインの他方から出力信号ＯＵＴ２が出力される。第４のトランジスタ１１２のソース又はドレインの他方は、第３のトランジスタ１１１のソース又はドレインの他方、第５のトランジスタ１１３のゲート、第７のトランジスタ１１５のソース又はドレインの一方と電気的に接続されている。
【００８５】
第５のトランジスタ１１３のゲートから、出力信号ＯＵＴ２が出力される。第５のトランジスタ１１３のゲートは、第３のトランジスタ１１１のソース又はドレインの他方、第４のトランジスタ１１２のソース又はドレインの他方、第７のトランジスタ１１５のソース又はドレインの一方と電気的に接続されている。第５のトランジスタ１１３のソース又はドレインの一方は、電源電位Ｖｘが入力され、第３のトランジスタ１１１のソース又はドレインの一方、第４のトランジスタ１１２のソース又はドレインの一方、第６のトランジスタ１１４のソース又はドレインの一方と電気的に接続されている。第５のトランジスタ１１３のソース又はドレインの他方から、出力信号ＯＵＴ１が出力される。第５のトランジスタ１１３のソース又はドレインの他方は、第４のトランジスタ１１２のゲート、第６のトランジスタ１１４のソース又はドレインの他方、第８のトランジスタ１１６のソース又はドレインの一方と電気的に接続されている。
【００８６】
第６のトランジスタ１１４のゲートには、クロック信号ＣＬＫが入力される。第６のトランジスタ１１４のソース又はドレインの一方は、電源電位Ｖｘが入力され、第３のトランジスタ１１１のソース又はドレインの一方、第４のトランジスタ１１２のソース又はドレインの一方、第５のトランジスタ１１３のソース又はドレインの一方と電気的に接続されている。第６のトランジスタ１１４のソース又はドレインの他方から、出力信号ＯＵＴ１が出力される。第６のトランジスタ１１４のソース又はドレインの他方は、第４のトランジスタ１１２のゲート、第５のトランジスタ１１３のソース又はドレインの他方、第８のトランジスタ１１６のソース又はドレインの一方と電気的に接続されている。
【００８７】
第７のトランジスタ１１５のゲートは、第１のトランジスタ１０１のソース又はドレインの他方と電気的に接続されている。第７のトランジスタ１１５のソース又はドレインの一方から、出力信号ＯＵＴ２が出力される。第７のトランジスタ１１５のソース又はドレインの一方は、第３のトランジスタ１１１のソース又はドレインの他方、第４のトランジスタ１１２のソース又はドレインの他方、第５のトランジスタ１１３のゲートと電気的に接続されている。第７のトランジスタ１１５のソース又はドレインの他方は、第８のトランジスタ１１６のソース又はドレインの他方、第９のトランジスタ１１７のソース又はドレインの一方と電気的に接続されている。
【００８８】
第８のトランジスタ１１６のゲートは、第２のトランジスタ１０２のソース又はドレインの他方と電気的に接続されている。第８のトランジスタ１１６のソース又はドレインの一方から、出力信号ＯＵＴ１が出力される。第８のトランジスタ１１６のソース又はドレインの一方は、第４のトランジスタ１１２のゲート、第５のトランジスタ１１３のソース又はドレインの他方、第６のトランジスタ１１４のソース又はドレインの他方と電気的に接続されている。第８のトランジスタ１１６のソース又はドレインの他方は、第７のトランジスタ１１５のソース又はドレインの他方、第９のトランジスタ１１７のソース又はドレインの一方と電気的に接続されている。
【００８９】
第９のトランジスタ１１７のゲートには、クロック信号ＣＬＫが入力される。第９のトランジスタ１１７のソース又はドレインの一方は、第７のトランジスタ１１５のソース又はドレインの他方、第８のトランジスタ１１６のソース又はドレインの他方と電気的に接続されている。第９のトランジスタ１１７のソース又はドレインの他方は、低電位基準電位、例えば接地電位ＧＮＤが印加される。
【００９０】
本実施の形態の記憶装置１００が待機状態の場合、リーク電流のパスは、高電位基準電位である電源電位Ｖｘから低電位基準電位である接地電位ＧＮＤまで１つしか存在しない。リーク電流のパスが１つしか存在しないため、待機状態の記憶装置１００の消費電力を抑えることができる。
【００９１】
比較として従来のラッチ回路を図３に示す。図３（Ａ）に示すラッチ回路１２０は、クロックドインバータ１２１、インバータ１２２、クロックドインバータ１２３を有している。
【００９２】
クロックドインバータ１２１の入力端子は、ラッチ回路１２０の入力端子ＩＮとして機能する。クロックドインバータ１２１の出力端子は、インバータ１２２の入力端子及びクロックドインバータ１２３の出力端子と電気的に接続されている。
【００９３】
インバータ１２２の入力端子は、クロックドインバータ１２１の出力端子及びクロックドインバータ１２３の出力端子と電気的に接続されている。インバータ１２２の出力端子は、クロックドインバータ１２３の入力端子に電気的に接続されており、ラッチ回路１２０の出力端子ＯＵＴとして機能する。
【００９４】
クロックドインバータ１２３の入力端子は、インバータ１２２の出力端子に電気的に接続されており、ラッチ回路１２０の出力端子ＯＵＴとして機能する。クロックドインバータ１２１の出力端子は、インバータ１２２の入力端子及びクロックドインバータ１２３の出力端子と電気的に接続されている。
【００９５】
インバータ１２２として用いることが可能な回路構成の例を図３（Ｂ）に示す。
【００９６】
図３（Ｂ）に示されるインバータ１３０は、ｐチャネル型トランジスタであるトランジスタ１３１及びｎチャネル型トランジスタであるトランジスタ１３２を有している。
【００９７】
インバータ１３０のトランジスタ１３１のゲートは、トランジスタ１３２のゲートと電気的に接続されており、インバータ１３０の入力端子ＩＮとして機能する。トランジスタ１３１のソース又はドレインの一方は、電源電位Ｖｘが印加される。トランジスタ１３１のソース又はドレインの他方は、トランジスタ１３２のソース又はドレインの一方と電気的に接続されており、インバータ１３０の出力端子ＯＵＴとして機能する。
【００９８】
インバータ１３０のトランジスタ１３２のゲートは、トランジスタ１３１のゲートと電気的に接続されており、インバータ１３０の入力端子ＩＮとして機能する。トランジスタ１３２のソース又はドレインの一方は、トランジスタ１３１のソース又はドレインの他方と電気的に接続されており、インバータ１３０の出力端子ＯＵＴとして機能する。トランジスタ１３２のソース又はドレインの他方は、低電位基準電位、例えば接地電位ＧＮＤが印加される。
【００９９】
クロックドインバータ１２１及びクロックドインバータ１２３のそれぞれとして用いることが可能な回路構成の例を図３（Ｃ）に示す。
【０１００】
図３（Ｃ）に示すクロックドインバータ１４０は、ｐチャネル型トランジスタであるトランジスタ１４１、ｐチャネル型トランジスタであるトランジスタ１４２、ｎチャネル型トランジスタであるトランジスタ１４３、ｎチャネル型トランジスタであるトランジスタ１４４を有している。
【０１０１】
トランジスタ１４１のゲートは、トランジスタ１４４のゲートと電気的に接続されており、クロックドインバータ１４０の入力端子ＩＮとして機能する。トランジスタ１４１のソース又はドレインの一方は、電源電位Ｖｘが印加される。トランジスタ１４１のソース又はドレインの他方は、トランジスタ１４２のソース又はドレインの一方と電気的に接続されている。
【０１０２】
トランジスタ１４２のゲートには、クロック信号ＣＬＫが入力される。トランジスタ１４２のソース又はドレインの一方は、トランジスタ１４１のソース又はドレインの他方と電気的に接続されている。トランジスタ１４２のソース又はドレインの他方は、トランジスタ１４３のソース又はドレインの一方と電気的に接続され、クロックドインバータ１４０の出力端子ＯＵＴとして機能する。
【０１０３】
トランジスタ１４３のゲートには、クロック信号ＣＬＫと位相が反転した信号ＣＬＫＢが入力される。トランジスタ１４３のソース又はドレインの一方は、トランジスタ１４２のソース又はドレインの他方と電気的に接続され、クロックドインバータ１４０の出力端子ＯＵＴとして機能する。トランジスタ１４３のソース又はドレインの他方は、トランジスタ１４４のソース又はドレインの一方と電気的に接続されている。
【０１０４】
トランジスタ１４４のゲートは、トランジスタ１４１のゲートと電気的に接続されており、クロックドインバータ１４０の入力端子ＩＮとして機能する。トランジスタ１４４のソース又はドレインの一方は、トランジスタ１４３のソース又はドレインの他方と電気的に接続されている。トランジスタ１４４のソース又はドレインの他方は、低電位基準電位、例えば接地電位ＧＮＤが印加される。
【０１０５】
インバータ１２２としてインバータ１３０、クロックドインバータ１２１及びクロックドインバータ１２３のそれぞれとしてクロックドインバータ１４０（クロックドインバータ１４０Ａ及びクロックドインバータ１４０Ｂ）を用いた場合のラッチ回路１２０の具体的な回路構成を図４に示す。なお図４において、クロックドインバータ１４０Ａ及びクロックドインバータ１４０Ｂ、並びにそれぞれに含まれるトランジスタは、クロックドインバータ１４０と同様であり、それぞれ「Ａ」及び「Ｂ」を追加して表記している。
【０１０６】
図４に示されるように、ラッチ回路１２０において、高電位基準電位である電源電位Ｖｘから低電位基準電位（接地電位ＧＮＤ）へのリーク電流のパスは３つ存在する（パスＩ１〜パスＩ３）。よってラッチ回路１２０の待機状態における消費電力は増大する恐れがある。
【０１０７】
一方、上述のように、本実施の形態の記憶装置１００は、高電位基準電位である電源電位Ｖｘから低電位基準電位（接地電位ＧＮＤ）へのリーク電流のパスは１つである。そのため、本実施の形態の記憶装置１００の待機状態での消費電力が低減できる。
【０１０８】
また本実施の形態の記憶装置１００では、２つの酸化物半導体トランジスタ及び７つのシリコントランジスタの合計９つのトランジスタが形成されている。一方、図４に示すラッチ回路１２０では、１０個のトランジスタが形成されている。このように、本実施の形態により、記憶装置を構成するトランジスタの数を低減することができる。
【０１０９】
酸化物半導体トランジスタは、上述のようにリーク電流が極めて小さい。そのため、記憶装置１００への電源電位の供給を停止しても、例えば酸化物半導体トランジスタである第１のトランジスタ１０１のソース又はドレインの他方及び第７のトランジスタ１１５のゲートとの間に蓄えられている電荷は保持される。よって、電源電位の供給を再開した場合、記憶装置１００への電源電位の供給を停止する前の状態から動作を開始することができる。
【０１１０】
本実施の形態の記憶装置１００における酸化物半導体トランジスタの特性は、リーク電流が極めて小さい。具体的には、本実施の形態の記憶装置１００における該酸化物半導体トランジスタとして、リーク電流が１×１０−１５Ａ以下、好ましくは、１×１０−１９Ａ以下のトランジスタを用いる。リーク電流が上述の値より大きいと、記憶装置１００の不揮発性が失われ、データに変動が起こり、記憶装置１００が正しく動作しない恐れがある。
【０１１１】
このように、記憶装置１００は電源電位の供給を停止してもデータが消失しない。すなわち、本実施の形態の記憶装置１００は、不揮発性の記憶回路である。電源電電位の供給を停止してもデータが消失しないので、記憶装置１００が待機状態の時は、電源電位の供給を停止することが可能である。このように、不揮発性の記憶装置１００では待機状態で電源電位の供給を停止した場合、記憶装置１００の消費電力をさらに低減することができる。
【０１１２】
また本実施の形態の記憶装置１００において、酸化物半導体トランジスタとシリコントランジスタは上下に重畳して形成することが可能である（後述）。そのため、記憶装置１００の占有面積を小さくすることができる。
【０１１３】
＜記憶装置の駆動方法＞
図６に、本実施の形態の記憶装置１００を駆動するためのタイミングチャートを示す。
【０１１４】
＜期間Ｔ１（図７）＞
まず図６の期間Ｔ１では、クロック信号ＣＬＫがローレベル電位（ＶＳＳ）、信号ＣＬＫＢがハイレベル電位（ＶＤＤ）、入力信号Ａがハイレベル電位（ＶＤＤ）、入力信号Ａと位相が反転した信号ＡＢはローレベル電位（ＶＳＳ）である。なお本実施の形態の記憶装置１００では、電源電位Ｖｘは常にハイレベル電位（ＶＤＤ）であり、低電位基準電位はローレベル電位（ＶＳＳ）、例えば接地電位ＧＮＤである。
【０１１５】
クロック信号ＣＬＫがローレベル電位（ＶＳＳ）であるので、ｐチャネル型トランジスタであるトランジスタ１１１及びトランジスタ１１４は、それぞれゲートにローレベル電位（ＶＳＳ）が入力される。これにより、トランジスタ１１１及びトランジスタ１１４は導通状態（オン状態ともいう）となる。これにより、出力信号ＯＵＴ１及び出力信号ＯＵＴ２は、それぞれハイレベル電位（ＶＤＤ）となる。
【０１１６】
出力信号ＯＵＴ１及び出力信号ＯＵＴ２がそれぞれハイレベル電位（ＶＤＤ）であるので、ｐチャネル型トランジスタであるトランジスタ１１２及びトランジスタ１１３は、それぞれゲートにハイレベル電位（ＶＤＤ）が入力される。そのため、ｐチャネル型トランジスタであるトランジスタ１１２及びトランジスタ１１３は非導通状態（オフ状態ともいう）となる。
【０１１７】
信号ＣＬＫＢがハイレベル電位（ＶＤＤ）であるので、酸化物半導体トランジスタ（ｎチャネル型トランジスタ）であるトランジスタ１０１及びトランジスタ１０２は、導通状態となる。このため、入力信号Ａ（期間Ｔ１においてはハイレベル電位（ＶＤＤ））がトランジスタ１０１を介して、ノードＭ１及びトランジスタ１１５のゲートに入力される。同様に、信号ＡＢ（期間Ｔ１においてはローレベル電位（ＶＳＳ））がトランジスタ１０２を介して、ノードＭ２及びトランジスタ１１６のゲートに入力される。
【０１１８】
本実施の形態では、ノードＭ１及びノードＭ２にそれぞれ入力信号Ａ及び信号ＡＢが入力されることを、プリチャージと呼ぶ。期間Ｔ１において、ノードＭ１及びノードＭ２には、それぞれハイレベル電位（ＶＤＤ）及びローレベル電位（ＶＳＳ）が入力される。
【０１１９】
またｎチャネル型トランジスタであるトランジスタ１１５は、ゲートにハイレベル電位（ＶＤＤ）である入力信号Ａが入力されるので、導通状態となる。ｎチャネル型トランジスタであるトランジスタ１１６は、ゲートにローレベル電位（ＶＳＳ）である信号ＡＢが入力されるので、非導通状態となる。ｎチャネル型トランジスタであるトランジスタ１１７は、ゲートにローレベル電位（ＶＳＳ）のクロック信号ＣＬＫが入力されるので、非導通状態となる。
【０１２０】
以上期間Ｔ１では、出力信号ＯＵＴ１及び出力信号ＯＵＴ２は、どちらもハイレベル電位（ＶＤＤ）である。また期間Ｔ１において、入力信号Ａ及び信号ＡＢが、それぞれノードＭ１及びノードＭ２に書き込まれる。
【０１２１】
＜期間Ｔ２（図８）＞
期間Ｔ２では、クロック信号ＣＬＫがハイレベル電位（ＶＤＤ）、信号ＣＬＫＢがローレベル電位（ＶＳＳ）となる。
【０１２２】
クロック信号ＣＬＫがハイレベル電位（ＶＤＤ）であるので、ｐチャネル型トランジスタであるトランジスタ１１１及びトランジスタ１１４は、非導通状態となる。これにより、出力信号ＯＵＴ１及び出力信号ＯＵＴ２に電源電位Ｖｘの供給がなくなる。
【０１２３】
また信号ＣＬＫＢがローレベル電位（ＶＳＳ）であるので、酸化物半導体トランジスタ（ｎチャネル型トランジスタ）であるトランジスタ１０１及びトランジスタ１０２は非導通状態となる。酸化物半導体トランジスタは上述のようにリーク電流が極小のため、ノードＭ１及びノードＭ２の電荷は保持される。期間Ｔ１において、ノードＭ１はハイレベル電位（ＶＤＤ）及びノードＭ２はローレベル電位（ＶＳＳ）であったため、ハイレベル電位（ＶＤＤ）がゲートに入力されるトランジスタ１１５は導通状態のままであり、ローレベル電位（ＶＳＳ）がゲートに入力されるトランジスタ１１６は非導通状態のままである。
【０１２４】
またｎチャネル型トランジスタであるトランジスタ１１７は、ゲートにハイレベル電位（ＶＤＤ）であるクロック信号ＣＬＫが入力されるため、導通状態となる。
【０１２５】
トランジスタ１１７が導通状態であるので、トランジスタ１１７のソース及びドレインの電位は、低電位基準電位（例えば接地電位ＧＮＤ）である。本実施の形態では、上述のように、低電位基準電位は、ローレベル電位（ＶＳＳ）、例えば接地電位ＧＮＤである。そのため、トランジスタ１１７のソース及びドレインの電位は、ローレベル電位（ＶＳＳ）である。
【０１２６】
トランジスタ１１７のソース又はドレインの一方の電位がローレベル電位（ＶＳＳ）であるため、トランジスタ１１５のソース又はドレインの他方もローレベル電位（ＶＳＳ）である。上述のように、トランジスタ１１５は導通状態であるので、トランジスタ１１５のソース又はドレインの一方もローレベル電位（ＶＳＳ）である。
【０１２７】
トランジスタ１１５のソース又はドレインの一方がローレベル電位（ＶＳＳ）であるため、出力信号ＯＵＴ２もローレベル電位（ＶＳＳ）となる。
【０１２８】
またトランジスタ１１５のソース又はドレインの一方がローレベル電位（ＶＳＳ）であるため、ｐチャネル型トランジスタであるトランジスタ１１３のゲートには、ローレベル電位（ＶＳＳ）が入力される。そのため、トランジスタ１１３は導通状態となる。
【０１２９】
トランジスタ１１３が導通状態であるので、ハイレベル電位（ＶＤＤ）である電源電位Ｖｘは、トランジスタ１１３を介して、ハイレベル電位（ＶＤＤ）の出力信号ＯＵＴ１として出力される。
【０１３０】
出力信号ＯＵＴ１がハイレベル電位（ＶＤＤ）であるので、トランジスタ１１２のゲートの電位もハイレベル電位（ＶＤＤ）となる。そのため、トランジスタ１１２は非導通状態である。
【０１３１】
また期間Ｔ２の途中で、入力信号Ａはハイレベル電位（ＶＤＤ）からローレベル電位（ＶＳＳ）に変化する。しかしトランジスタ１０１が非導通状態であるので、出力信号ＯＵＴ１及び出力信号ＯＵＴ２には影響しない。また、入力信号Ａに応じて信号ＡＢはローレベル電位（ＶＳＳ）からハイレベル電位（ＶＤＤ）に変化する。しかし上述と同様に、トランジスタ１０２が非導通状態であるので、出力信号ＯＵＴ１及び出力信号ＯＵＴ２には影響しない。
【０１３２】
以上期間Ｔ２では、期間Ｔ１にてノードＭ１及びノードＭ２にそれぞれ書き込まれた入力信号Ａ及び信号ＡＢに基づいて、記憶装置１００が動作する。期間Ｔ２において、出力信号ＯＵＴ１及び出力信号ＯＵＴ２は、それぞれハイレベル電位（ＶＤＤ）及びローレベル電位（ＶＳＳ）である。
【０１３３】
なお期間Ｔ２では、酸化物半導体トランジスタであるトランジスタ１０１及びトランジスタ１０２は非導通状態となる。しかし出力信号ＯＵＴ１及び出力信号ＯＵＴ２は一定の電位で出力される。本明細書では、このように酸化物半導体トランジスタが非導通状態でも、記憶装置１００が一定の電位を有する出力信号を出力し続ける状態を、記憶装置１００が待機状態であると呼ぶ。本実施の形態において、期間Ｔ２では記憶装置１００は待機状態である。
【０１３４】
＜期間Ｔ３（図９）＞
期間Ｔ３では、クロック信号ＣＬＫ及び信号ＣＬＫＢは、それぞれローレベル電位（ＶＳＳ）及びハイレベル電位（ＶＤＤ）であり、期間Ｔ１と同様である。ただし期間Ｔ３では、入力信号Ａ及び信号ＡＢがローレベル電位（ＶＳＳ）及びハイレベル電位（ＶＤＤ）であり、入力信号Ａ及び信号ＡＢは期間Ｔ１とは逆の位相となっている。
【０１３５】
期間Ｔ３において、トランジスタ１０１、トランジスタ１０２、トランジスタ１１１、トランジスタ１１２、トランジスタ１１３、トランジスタ１１４、トランジスタ１１７の動作については、期間Ｔ１と同様である。
【０１３６】
トランジスタ１１５のゲート及びノードＭ１には、導通状態のトランジスタ１０１を介して、ローレベル電位（ＶＳＳ）である入力信号Ａが入力される。またトランジスタ１１６のゲート及びノードＭ２には、導通状態のトランジスタ１０２を介して、ハイレベル電位（ＶＤＤ）である信号ＡＢが入力される。
【０１３７】
すなわち、期間Ｔ３では、期間Ｔ１と逆の位相の電位がノードＭ１及びノードＭ２に入力（プリチャージ）される。
【０１３８】
＜期間Ｔ４（図１０）＞
期間Ｔ４では、クロック信号ＣＬＫがハイレベル電位（ＶＤＤ）、信号ＣＬＫＢがローレベル電位（ＶＳＳ）となり、期間Ｔ２と同様である。ただし期間Ｔ３の終わりにおいて、ノードＭ１及びノードＭ２は、それぞれローレベル電位（ＶＳＳ）及びハイレベル電位（ＶＤＤ）となっている。
【０１３９】
期間Ｔ４において、トランジスタ１０１、トランジスタ１０２、トランジスタ１１１、トランジスタ１１４、トランジスタ１１７の動作については、期間Ｔ２と同様である。
【０１４０】
期間Ｔ４において、酸化物半導体トランジスタ（ｎチャネル型トランジスタ）であるトランジスタ１０１及びトランジスタ１０２は非導通状態となる。酸化物半導体トランジスタは上述のようにリーク電流が極小のため、ノードＭ１及びノードＭ２の電荷は保持されている。
【０１４１】
期間Ｔ３において、ノードＭ１はローレベル電位（ＶＳＳ）及びノードＭ２はハイレベル電位（ＶＤＤ）であったため、ローレベル電位（ＶＳＳ）がゲートに入力されるトランジスタ１１５は非導通状態となり、ハイレベル電位（ＶＤＤ）がゲートに入力されるトランジスタ１１６は導通状態となる。
【０１４２】
期間Ｔ２と同様に、トランジスタ１１７は導通状態である。またトランジスタ１１７のソース又はドレインの一方の電位がローレベル電位（ＶＳＳ）であるため、トランジスタ１１７のソース又はドレインの他方もローレベル電位（ＶＳＳ）である。上述のように、トランジスタ１１６は導通状態であるので、トランジスタ１１６のソース又はドレインの一方もローレベル電位（ＶＳＳ）である。
【０１４３】
トランジスタ１１６のソース又はドレインの一方がローレベル電位（ＶＳＳ）であるため、出力信号ＯＵＴ１もローレベル電位（ＶＳＳ）となる。
【０１４４】
またトランジスタ１１６のソース又はドレインの一方がローレベル電位（ＶＳＳ）であるため、ｐチャネル型トランジスタであるトランジスタ１１２のゲートには、ローレベル電位（ＶＳＳ）が入力される。そのため、トランジスタ１１２は導通状態となる。
【０１４５】
トランジスタ１１２が導通状態であるので、ハイレベル電位（ＶＤＤ）である電源電位Ｖｘは、トランジスタ１１２を介して、ハイレベル電位（ＶＤＤ）の出力信号ＯＵＴ２として出力される。
【０１４６】
出力信号ＯＵＴ２がハイレベル電位（ＶＤＤ）であるので、トランジスタ１１３のゲートの電位もハイレベル電位（ＶＤＤ）となる。そのため、トランジスタ１１３は非導通状態である。
【０１４７】
以上期間Ｔ４では、期間Ｔ３にてノードＭ１及びノードＭ２にそれぞれ書き込まれた入力信号Ａ及び信号ＡＢに基づいて、記憶装置１００が動作する。期間Ｔ４において、出力信号ＯＵＴ１及び出力信号ＯＵＴ２は、それぞれローレベル電位（ＶＳＳ）及びハイレベル電位（ＶＤＤ）である。
【０１４８】
なお期間Ｔ４でも、酸化物半導体トランジスタであるトランジスタ１０１及びトランジスタ１０２は非導通状態となる。しかし出力信号ＯＵＴ１及び出力信号ＯＵＴ２は一定の電位で出力される。よって、期間Ｔ４でも記憶装置１００は待機状態であると言える。
【０１４９】
なお図５に示すように、第１のトランジスタ１０１のソース又はドレインの他方と第７のトランジスタ１１５のゲートとの接続部分（ノードＭ１）、並びに、第２のトランジスタ１０２のソース又はドレインの他方と第８のトランジスタ１１６のゲートとの接続部分（ノードＭ２）に、それぞれ保持容量（保持容量１６１及び保持容量１６２）を設けてもよい。
【０１５０】
図５に示すように保持容量１６１及び保持容量１６２を設けた場合、クロック信号ＣＬＫがローレベル電位（ＶＳＳ）の時に、ノードＭ１及びノードＭ２に入力信号Ａ及び信号ＡＢが入力されるのと同時に、保持容量１６１及び保持容量１６２にもそれぞれ入力信号Ａ及び信号ＡＢが入力される。保持容量１６１及び保持容量１６２に入力された入力信号Ａ及び信号ＡＢは、保持容量１６１及び保持容量１６２に保持される。
【０１５１】
またノードＭ１及びノードＭ２と同様に、保持容量１６１及び保持容量１６２に保持された入力信号Ａ及び信号ＡＢは、クロック信号ＣＬＫがハイレベル電位（ＶＤＤ）の時に、それぞれトランジスタ１１５のゲート及びトランジスタ１１６のゲートに出力される。
【０１５２】
本実施の形態の記憶装置１００は、保持容量１６１及び保持容量１６２が設けられなくても動作する。しかし、保持容量１６１及び保持容量１６２が設けられた記憶装置１００は、保持容量１６１及び保持容量１６２が設けられない場合よりも安定に動作する。
【０１５３】
以上本実施の形態により、記憶装置のリーク電流のパスを低減することができる。
【０１５４】
また本実施の形態により、記憶装置の消費電力を低減することができる。
【０１５５】
また本実施の形態により、記憶装置の面積を低減することができる。
【０１５６】
また本実施の形態により、記憶装置を構成するトランジスタの数を低減することができる。
【０１５７】
［実施の形態２］
＜記憶装置の構成＞
本実施の形態では、実施の形態１とは異なる構成の記憶装置について説明する。
【０１５８】
図１１に本実施の形態の記憶装置のブロック図を示す。図１１に示す記憶装置２５０は、比較器２５１、メモリ部２５２、メモリ部２５３、出力電位確定器２５４を有している。
【０１５９】
比較器２５１は、低電位基準電位、例えば接地電位ＧＮＤ及びクロック信号ＣＬＫが入力される。また比較器２５１は、メモリ部２５２と電気的に接続され、出力信号ＯＵＴ２を出力する。また比較器２５１は、メモリ部２５３と電気的に接続され、出力信号ＯＵＴ１を出力する。
【０１６０】
メモリ部２５２は、クロック信号ＣＬＫ及び入力信号Ａが入力される。またメモリ部２５２は、比較器２５１に電気的に接続され、出力信号ＯＵＴ２を出力する。またメモリ部２５２は、メモリ部２５３及び出力電位確定器２５４と電気的に接続されている。
【０１６１】
メモリ部２５３は、クロック信号ＣＬＫ及び入力信号Ａと位相が反転した信号ＡＢが入力される。またメモリ部２５３は、比較器２５１に電気的に接続され、出力信号ＯＵＴ１を出力する。またメモリ部２５３は、メモリ部２５２及び出力電位確定器２５４と電気的に接続されている。
【０１６２】
出力電位確定器２５４は、クロック信号ＣＬＫが入力される。また出力電位確定器２５４は、メモリ部２５２及びメモリ部２５３と電気的に接続されている。また出力電位確定器２５４は、電源電位Ｖｘが入力される。
【０１６３】
なお本実施の形態の記憶装置２５０では、高電位基準電位である電源電位Ｖｘは常にハイレベル電位（ＶＤＤ）であり、低電位基準電位は、ローレベル電位（ＶＳＳ）、例えば接地電位ＧＮＤである。
【０１６４】
図１２に本実施の形態の記憶装置２５０の詳細な回路図を示す。
【０１６５】
図１２に示す記憶装置２５０は、第１のトランジスタ２２１、第２のトランジスタ２２２、第３のトランジスタ２１１、第４のトランジスタ２１２、第５のトランジスタ２１３、第６のトランジスタ２１４、第７のトランジスタ２１５、第８のトランジスタ２１６、及び第９のトランジスタ２１７を有している。
【０１６６】
比較器２５１は、第３のトランジスタ２１１、第４のトランジスタ２１２、第５のトランジスタ２１３、第６のトランジスタ２１４によって形成されている。メモリ部２５２は、第１のトランジスタ２２１及び第７のトランジスタ２１５によって形成されている。メモリ部２５３は、第２のトランジスタ２２２及び第８のトランジスタ２１６によって形成されている。出力電位確定器２５４は、第９のトランジスタ２１７によって形成されている。
【０１６７】
第１のトランジスタ２２１及び第２のトランジスタ２２２の２つのトランジスタとして、例えば酸化物半導体トランジスタを用いる。当該酸化物半導体トランジスタはリーク電流（オフ電流ともいう）が極小という利点を有する。なお当該酸化物半導体トランジスタは、ｎチャネル型トランジスタである。
【０１６８】
第３のトランジスタ２１１、第４のトランジスタ２１２、第５のトランジスタ２１３、第６のトランジスタ２１４、第７のトランジスタ２１５、第８のトランジスタ２１６、及び第９のトランジスタ２１７の７つのトランジスタとして、例えばシリコントランジスタを用いる。また第３のトランジスタ２１１、第４のトランジスタ２１２、第５のトランジスタ２１３、及び第６のトランジスタ２１４の４つのトランジスタとして、ｎチャネル型トランジスタを用いる。第７のトランジスタ２１５、第８のトランジスタ２１６、及び第９のトランジスタ２１７の３つのトランジスタとして、ｐチャネル型トランジスタを用いる。
【０１６９】
なおｎチャネル型トランジスタである第３のトランジスタ２１１、第４のトランジスタ２１２、第５のトランジスタ２１３、及び第６のトランジスタ２１４の３つのトランジスタは、シリコントランジスタでなくてもよく、第１のトランジスタ２２１及び第２のトランジスタ２２２と同様に、酸化物半導体トランジスタであってもよい。
【０１７０】
第１のトランジスタ２２１のゲートには、クロック信号ＣＬＫが入力され、第２のトランジスタ２２２のゲートと電気的に接続されている。第１のトランジスタ２２１のソース又はドレインの一方には、入力信号Ａが入力される。第１のトランジスタ２２１のソース又はドレインの他方は、第７のトランジスタ２１５のゲートと電気的に接続されている。なお第１のトランジスタ２２１のソース又はドレインの他方と第７のトランジスタ２１５のゲートとの接続部分をノードＭ３とする。
【０１７１】
第２のトランジスタ２２２のゲートには、クロック信号ＣＬＫが入力され、第１のトランジスタ２２１のゲートと電気的に接続されている。第２のトランジスタ２２２のソース又はドレインの一方には、入力信号Ａと位相が反転した信号ＡＢが入力される。第２のトランジスタ２２２のソース又はドレインの他方は、第８のトランジスタ２１６のゲートと電気的に接続されている。なお第２のトランジスタ２２２のソース又はドレインの他方と第８のトランジスタ２１６のゲートとの接続部分をノードＭ４とする。
【０１７２】
第３のトランジスタ２１１のゲートには、クロック信号ＣＬＫが入力される。第３のトランジスタ２１１のソース又はドレインの一方は、低電位基準電位、例えば接地電位ＧＮＤが入力され、第４のトランジスタ２１２のソース又はドレインの一方、第５のトランジスタ２１３のソース又はドレインの一方、第６のトランジスタ２１４のソース又はドレインの一方と電気的に接続されている。第３のトランジスタ２１１のソース又はドレインの他方から、出力信号ＯＵＴ２が出力される。第３のトランジスタ２１１のソース又はドレインの他方は、第４のトランジスタ２１２のソース又はドレインの他方、第５のトランジスタ２１３のゲート、第７のトランジスタ２１５のソース又はドレインの一方と電気的に接続されている。
【０１７３】
第４のトランジスタ２１２のゲートから出力信号ＯＵＴ１が出力される。第４のトランジスタ２１２のゲートは、第５のトランジスタ２１３のソース又はドレインの他方、第６のトランジスタ２１４のソース又はドレインの他方、第８のトランジスタ２１６のソース又はドレインの一方と電気的に接続されている。第４のトランジスタ２１２のソース又はドレインの一方は、低電位基準電位、例えば接地電位ＧＮＤが入力され、第３のトランジスタ２１１のソース又はドレインの一方、第５のトランジスタ２１３のソース又はドレインの一方、第６のトランジスタ２１４のソース又はドレインの一方と電気的に接続されている。第４のトランジスタ２１２のソース又はドレインの他方から出力信号ＯＵＴ２が出力される。第４のトランジスタ２１２のソース又はドレインの他方は、第３のトランジスタ２１１のソース又はドレインの他方、第５のトランジスタ２１３のゲート、第７のトランジスタ２１５のソース又はドレインの一方と電気的に接続されている。
【０１７４】
第５のトランジスタ２１３のゲートから、出力信号ＯＵＴ２が出力される。第５のトランジスタ２１３のゲートは、第３のトランジスタ２１１のソース又はドレインの他方、第４のトランジスタ２１２のソース又はドレインの他方、第７のトランジスタ２１５のソース又はドレインの一方と電気的に接続されている。第５のトランジスタ２１３のソース又はドレインの一方は、低電位基準電位、例えば接地電位ＧＮＤが入力され、第３のトランジスタ２１１のソース又はドレインの一方、第４のトランジスタ２１２のソース又はドレインの一方、第６のトランジスタ２１４のソース又はドレインの一方と電気的に接続されている。第５のトランジスタ２１３のソース又はドレインの他方から、出力信号ＯＵＴ１が出力される。第５のトランジスタ２１３のソース又はドレインの他方は、第４のトランジスタ２１２のゲート、第６のトランジスタ２１４のソース又はドレインの他方、第８のトランジスタ２１６のソース又はドレインの一方と電気的に接続されている。
【０１７５】
第６のトランジスタ２１４のゲートには、クロック信号ＣＬＫが入力される。第６のトランジスタ２１４のソース又はドレインの一方は低電位基準電位、例えば接地電位ＧＮＤが入力され、第３のトランジスタ２１１のソース又はドレインの一方、第４のトランジスタ２１２のソース又はドレインの一方、第５のトランジスタ２１３のソース又はドレインの一方と電気的に接続されている。第６のトランジスタ２１４のソース又はドレインの他方から、出力信号ＯＵＴ１が出力される。第６のトランジスタ２１４のソース又はドレインの他方は、第４のトランジスタ２１２のゲート、第５のトランジスタ２１３のソース又はドレインの他方、第８のトランジスタ２１６のソース又はドレインの一方と電気的に接続されている。
【０１７６】
第７のトランジスタ２１５のゲートは、第１のトランジスタ２２１のソース又はドレインの他方と電気的に接続されている。第７のトランジスタ２１５のソース又はドレインの一方から、出力信号ＯＵＴ２が出力される。第７のトランジスタ２１５のソース又はドレインの一方は、第３のトランジスタ２１１のソース又はドレインの他方、第４のトランジスタ２１２のソース又はドレインの他方、第５のトランジスタ２１３のゲートと電気的に接続されている。第７のトランジスタ２１５のソース又はドレインの他方は、第８のトランジスタ２１６のソース又はドレインの他方、第９のトランジスタ２１７のソース又はドレインの一方と電気的に接続されている。
【０１７７】
第８のトランジスタ２１６のゲートは、第２のトランジスタ２２２のソース又はドレインの他方と電気的に接続されている。第８のトランジスタ２１６のソース又はドレインの一方から、出力信号ＯＵＴ１が出力される。第８のトランジスタ２１６のソース又はドレインの一方は、第４のトランジスタ２１２のゲート、第５のトランジスタ２１３のソース又はドレインの他方、第６のトランジスタ２１４のソース又はドレインの他方と電気的に接続されている。第８のトランジスタ２１６のソース又はドレインの他方は、第７のトランジスタ２１５のソース又はドレインの他方、第９のトランジスタ２１７のソース又はドレインの一方と電気的に接続されている。
【０１７８】
第９のトランジスタ２１７のゲートには、クロック信号ＣＬＫが入力される。第９のトランジスタ２１７のソース又はドレインの一方は、第７のトランジスタ２１５のソース又はドレインの他方、第８のトランジスタ２１６のソース又はドレインの他方と電気的に接続されている。第９のトランジスタ２１７のソース又はドレインの他方は、電源電位Ｖｘが印加される。
【０１７９】
本実施の形態の記憶装置２５０が待機状態の場合、リーク電流のパスは、高電位基準電位である電源電位Ｖｘから低電位基準電位である接地電位ＧＮＤまで１つしか存在しない。リーク電流のパスが１つしか存在しないため、待機状態の記憶装置２５０の消費電力を抑えることができる。
【０１８０】
また実施の形態１と同様に、本実施の形態の記憶装置２５０では、２つの酸化物半導体トランジスタ及び７つのシリコントランジスタの合計９つのトランジスタが形成されている。このように、本実施の形態により、記憶装置を構成するトランジスタの数を低減することができる。
【０１８１】
また図１３に示すように、第１のトランジスタ２２１のソース又はドレインの他方と第７のトランジスタ２１５のゲートとの接続部分（ノードＭ３）、並びに、第２のトランジスタ２２２のソース又はドレインの他方と第８のトランジスタ２１６のゲートとの接続部分（ノードＭ４）に、それぞれ保持容量（保持容量２６１及び保持容量２６２）を設けてもよい。保持容量２６１及び保持容量２６２を設けた記憶装置２５０の動作については後述する。
【０１８２】
＜記憶装置の駆動方法＞
図１４に、本実施の形態の記憶装置２５０を駆動するためのタイミングチャートを示す。
【０１８３】
＜期間Ｔ１（図１５）＞
まず図１４の期間Ｔ１では、クロック信号ＣＬＫがハイレベル電位（ＶＤＤ）、入力信号Ａがハイレベル電位（ＶＤＤ）、入力信号Ａと位相が反転した信号ＡＢはローレベル電位（ＶＳＳ）である。なお本実施の形態の記憶装置２５０では、高電位基準電位である電源電位Ｖｘは常にハイレベル電位（ＶＤＤ）であり、低電位基準電位は、ローレベル電位（ＶＳＳ）、例えば接地電位ＧＮＤである。
【０１８４】
クロック信号ＣＬＫがハイレベル電位（ＶＤＤ）であるので、ｎチャネル型トランジスタであるトランジスタ２１１及びトランジスタ２１４は、それぞれゲートにハイレベル電位（ＶＤＤ）が入力される。これにより、トランジスタ２１１及びトランジスタ２１４は導通状態となる。これにより、出力信号ＯＵＴ１及び出力信号ＯＵＴ２は、それぞれ低電位基準電位、例えば接地電位ＧＮＤと同電位（ローレベル電位（ＶＳＳ））となる。
【０１８５】
出力信号ＯＵＴ１及び出力信号ＯＵＴ２がそれぞれローレベル電位（ＶＳＳ）であるので、ｎチャネル型トランジスタであるトランジスタ２１２及びトランジスタ２１３は、それぞれゲートにローレベル電位（ＶＳＳ）が入力される。そのため、ｎチャネル型トランジスタであるトランジスタ２１２及びトランジスタ２１３は非導通状態となる。
【０１８６】
クロック信号ＣＬＫがハイレベル電位（ＶＤＤ）であるので、酸化物半導体トランジスタ（ｎチャネル型トランジスタ）であるトランジスタ２２１及びトランジスタ２２２は、導通状態となる。このため、入力信号Ａ（期間Ｔ１においてはハイレベル電位（ＶＤＤ））がトランジスタ２２１を介して、ノードＭ３及びトランジスタ２１５のゲートに入力される。
【０１８７】
なお図１３に示すように保持容量２６１及び保持容量２６２を設けた場合、ノードＭ３に入力信号Ａが入力されるのと同時に、保持容量２６１に入力信号Ａが入力される。入力された入力信号Ａは、ノードＭ３及び保持容量２６１に保持される。
【０１８８】
同様に、信号ＡＢ（期間Ｔ１においてはローレベル電位（ＶＳＳ））がトランジスタ２２２を介して、ノードＭ４及びトランジスタ２１６のゲートに入力される。
【０１８９】
なお図１３に示すように保持容量２６１及び保持容量２６２を設けた場合、ノードＭ４に信号ＡＢが入力されるのと同時に、保持容量２６２に信号ＡＢが入力される。入力された信号ＡＢは、ノードＭ４及び保持容量２６２に保持される。
【０１９０】
本実施の形態では、保持容量２６１及び保持容量２６２が設けられる場合は、ノードＭ３及びノードＭ４に加えて当該保持容量２６１及び保持容量２６２に、それぞれ入力信号Ａ及び信号ＡＢが入力されることを、プリチャージと呼ぶ。期間Ｔ１において、ノードＭ３及びノードＭ４には、それぞれハイレベル電位（ＶＤＤ）及びローレベル電位（ＶＳＳ）が入力される。
【０１９１】
またｐチャネル型トランジスタであるトランジスタ２１５は、ゲートにハイレベル電位（ＶＤＤ）である入力信号Ａが入力されるので、非導通状態となる。ｐチャネル型トランジスタであるトランジスタ２１６は、ゲートにローレベル電位（ＶＳＳ）である信号ＡＢが入力されるので、導通状態となる。ｐチャネル型トランジスタであるトランジスタ２１７は、ゲートにハイレベル電位（ＶＤＤ）のクロック信号ＣＬＫが入力されるので、導通状態となる。
【０１９２】
以上期間Ｔ１では、出力信号ＯＵＴ１及び出力信号ＯＵＴ２は、どちらもローレベル電位（ＶＳＳ）である。また期間Ｔ１において、入力信号Ａ及び信号ＡＢが、それぞれノードＭ３及びノードＭ４に書き込まれる。
【０１９３】
＜期間Ｔ２（図１６）＞
期間Ｔ２では、クロック信号ＣＬＫがローレベル電位（ＶＳＳ）となる。
【０１９４】
クロック信号ＣＬＫがローレベル電位（ＶＳＳ）であるので、ｎチャネル型トランジスタであるトランジスタ２１１及びトランジスタ２１４は、非導通状態となる。これにより、出力信号ＯＵＴ１及び出力信号ＯＵＴ２に低電位基準電位、例えば接地電位ＧＮＤの供給がなくなる。
【０１９５】
またクロック信号ＣＬＫがローレベル電位（ＶＳＳ）であるので、酸化物半導体トランジスタ（ｎチャネル型トランジスタ）であるトランジスタ２２１及びトランジスタ２２２は非導通状態となる。酸化物半導体トランジスタは上述のようにリーク電流が極小のため、ノードＭ３及びノードＭ４の電荷は保持される。期間Ｔ１において、ノードＭ３はハイレベル電位（ＶＤＤ）及びノードＭ４はローレベル電位（ＶＳＳ）であったため、ハイレベル電位（ＶＤＤ）がゲートに入力されるトランジスタ２１５は非導通状態となり、ローレベル電位（ＶＳＳ）がゲートに入力されるトランジスタ２１６は導通状態となる。
【０１９６】
また保持容量２６１及び保持容量２６２が設けられている場合は、ノードＭ３及びノードＭ４と同様に、保持容量２６１及び保持容量２６２に保持された入力信号Ａ及び信号ＡＢは、それぞれトランジスタ２１５のゲート及びトランジスタ２１６のゲートに出力される。
【０１９７】
またｐチャネル型トランジスタであるトランジスタ２１７は、ゲートにローレベル電位（ＶＳＳ）であるクロック信号ＣＬＫが入力されるため、導通状態となる。
【０１９８】
トランジスタ２１７が導通状態であるので、トランジスタ２１７のソース及びドレインの電位は、電源電位Ｖｘである。本実施の形態では、上述のように、電源電位Ｖｘは、ハイレベル電位（ＶＤＤ）である。そのため、トランジスタ２１７のソース及びドレインの電位は、ハイレベル電位（ＶＤＤ）である。
【０１９９】
トランジスタ２１７のソース又はドレインの一方の電位が、ハイレベル電位（ＶＤＤ）であるため、トランジスタ２１６のソース又はドレインの他方もハイレベル電位（ＶＤＤ）である。上述のように、トランジスタ２１６は導通状態であるので、トランジスタ２１６のソース又はドレインの一方もハイレベル電位（ＶＤＤ）である。
【０２００】
トランジスタ２１６のソース又はドレインの一方がハイレベル電位（ＶＤＤ）であるため、出力信号ＯＵＴ１もハイレベル電位（ＶＤＤ）となる。
【０２０１】
またトランジスタ２１６のソース又はドレインの一方がハイレベル電位（ＶＤＤ）であるため、ｎチャネル型トランジスタであるトランジスタ２１２のゲートには、ハイレベル電位（ＶＤＤ）が入力される。そのため、トランジスタ２１２は導通状態となる。
【０２０２】
トランジスタ２１２が導通状態であるので、ローレベル電位（ＶＳＳ）である低電位基準電位、例えば接地電位ＧＮＤは、トランジスタ２１２を介して、ローレベル電位（ＶＳＳ）の出力信号ＯＵＴ２として出力される。
【０２０３】
出力信号ＯＵＴ２がローレベル電位（ＶＳＳ）であるので、トランジスタ２１３のゲートの電位もローレベル電位（ＶＳＳ）となる。そのため、トランジスタ２１３は非導通状態である。
【０２０４】
また期間Ｔ２の途中で、入力信号Ａはハイレベル電位（ＶＤＤ）からローレベル電位（ＶＳＳ）に変化する。しかしトランジスタ２２１が非導通状態であるので、出力信号ＯＵＴ１及び出力信号ＯＵＴ２には影響しない。また、入力信号Ａに応じて信号ＡＢはローレベル電位（ＶＳＳ）からハイレベル電位（ＶＤＤ）に変化する。しかし上述と同様に、トランジスタ２２２が非導通状態であるので、出力信号ＯＵＴ１及び出力信号ＯＵＴ２には影響しない。
【０２０５】
以上期間Ｔ２では、期間Ｔ１にてノードＭ３及びノードＭ４にそれぞれ書き込まれた入力信号Ａ及び信号ＡＢに基づいて、記憶装置２５０が動作する。期間Ｔ２において、出力信号ＯＵＴ１及び出力信号ＯＵＴ２は、それぞれハイレベル電位（ＶＤＤ）及びローレベル電位（ＶＳＳ）である。
【０２０６】
なお期間Ｔ２では、酸化物半導体トランジスタであるトランジスタ２２１及びトランジスタ２２２は非導通状態となる。しかし出力信号ＯＵＴ１及び出力信号ＯＵＴ２は一定の電位で出力される。よって、期間Ｔ２では記憶装置２５０は待機状態であると言える。
【０２０７】
＜期間Ｔ３（図１７）＞
期間Ｔ３では、クロック信号ＣＬＫハイレベル電位（ＶＤＤ）であり、期間Ｔ１と同様である。ただし期間Ｔ３では、入力信号Ａ及び信号ＡＢがローレベル電位（ＶＳＳ）及びハイレベル電位（ＶＤＤ）であり、入力信号Ａ及び信号ＡＢは期間Ｔ１とは逆の位相となっている。
【０２０８】
期間Ｔ３において、トランジスタ２２１、トランジスタ２２２、トランジスタ２１１、トランジスタ２１２、トランジスタ２１３、トランジスタ２１４、トランジスタ２１７の動作については、期間Ｔ１と同様である。
【０２０９】
トランジスタ２１５のゲート及びノードＭ３には、導通状態のトランジスタ２２１を介して、ローレベル電位（ＶＳＳ）である入力信号Ａが入力される。またトランジスタ２１６のゲート及びノードＭ４には、導通状態のトランジスタ２２２を介して、ハイレベル電位（ＶＤＤ）である信号ＡＢが入力される。
【０２１０】
すなわち、期間Ｔ３では、期間Ｔ１と逆の位相の電位がノードＭ３及びノードＭ４に入力（プリチャージ）される。
【０２１１】
なお図１３に示すように、保持容量２６１及び保持容量２６２が設けられた場合には、それぞれノードＭ３及びノードＭ４と同様の信号が入力される。入力された信号は、保持容量２６１及び保持容量２６２それぞれにおいて保持される。
【０２１２】
＜期間Ｔ４（図１８）＞
期間Ｔ４では、クロック信号ＣＬＫがローレベル電位（ＶＳＳ）となり、期間Ｔ２と同様である。ただし期間Ｔ３の終わりにおいて、ノードＭ３及びノードＭ４は、それぞれローレベル電位（ＶＳＳ）及びハイレベル電位（ＶＤＤ）となっている。
【０２１３】
期間Ｔ４において、トランジスタ２２１、トランジスタ２２２、トランジスタ２１１、トランジスタ２１４、トランジスタ２１７の動作については、期間Ｔ２と同様である。
【０２１４】
期間Ｔ４において、酸化物半導体トランジスタ（ｎチャネル型トランジスタ）であるトランジスタ２２１及びトランジスタ２２２は非導通状態となる。酸化物半導体トランジスタは上述のようにリーク電流が極小のため、ノードＭ３及びノードＭ４の電荷は保持されている。
【０２１５】
期間Ｔ３において、ノードＭ３はローレベル電位（ＶＳＳ）及びノードＭ４はハイレベル電位（ＶＤＤ）であったため、ローレベル電位（ＶＳＳ）がゲートに入力されるトランジスタ２１５は導通状態となり、ハイレベル電位（ＶＤＤ）がゲートに入力されるトランジスタ２１６は非導通状態となる。
【０２１６】
また保持容量２６１及び保持容量２６２が設けられている場合は、ノードＭ３及びノードＭ４と同様に、保持容量２６１及び保持容量２６２に保持された入力信号Ａ及び信号ＡＢは、それぞれトランジスタ２１５のゲート及びトランジスタ２１６のゲートに出力される。
【０２１７】
期間Ｔ２と同様に、トランジスタ２１７は導通状態である。またトランジスタ２１７のソース又はドレインの一方の電位がハイレベル電位（ＶＤＤ）であるため、トランジスタ２１５のソース又はドレインの他方もハイレベル電位（ＶＤＤ）である。上述のように、トランジスタ２１５は導通状態であるので、トランジスタ２１５のソース又はドレインの一方もハイレベル電位（ＶＤＤ）である。
【０２１８】
トランジスタ２１５のソース又はドレインの一方がハイレベル電位（ＶＤＤ）であるため、出力信号ＯＵＴ２もハイレベル電位（ＶＤＤ）となる。
【０２１９】
またトランジスタ２１５のソース又はドレインの一方がハイレベル電位（ＶＤＤ）であるため、ｎチャネル型トランジスタであるトランジスタ２１３のゲートには、ハイレベル電位（ＶＤＤ）が入力される。そのため、トランジスタ２１３は導通状態となる。
【０２２０】
トランジスタ２１３が導通状態であるので、ローレベル電位（ＶＳＳ）である低電位基準電位（接地電位ＧＮＤ）は、トランジスタ２１３を介して、ローレベル電位（ＶＳＳ）の出力信号ＯＵＴ１として出力される。
【０２２１】
出力信号ＯＵＴ１がローレベル電位（ＶＳＳ）であるので、トランジスタ２１２のゲートの電位もローレベル電位（ＶＳＳ）となる。そのため、トランジスタ２１２は非導通状態である。
【０２２２】
以上期間Ｔ４では、期間Ｔ３にてノードＭ３及びノードＭ４にそれぞれ書き込まれた入力信号Ａ及び信号ＡＢに基づいて、記憶装置２５０が動作する。期間Ｔ４において、出力信号ＯＵＴ１及び出力信号ＯＵＴ２は、それぞれローレベル電位（ＶＳＳ）及びハイレベル電位（ＶＤＤ）である。
【０２２３】
なお期間Ｔ４でも、酸化物半導体トランジスタであるトランジスタ２２１及びトランジスタ２２２は非導通状態となる。しかし出力信号ＯＵＴ１及び出力信号ＯＵＴ２は一定の電位で出力される。よって、期間Ｔ４でも記憶装置２５０は待機状態であると言える。
【０２２４】
また、本実施の形態の記憶装置２５０は、保持容量２６１及び保持容量２６２が設けられなくても動作する。しかし、保持容量２６１及び保持容量２６２が設けられた記憶装置２５０は、保持容量２６１及び保持容量２６２が設けられない場合よりも安定に動作する。
【０２２５】
以上本実施の形態により、記憶装置のリーク電流のパスを低減することができる。
【０２２６】
また本実施の形態により、記憶装置の消費電力を低減することができる。
【０２２７】
また本実施の形態により、記憶装置の面積を低減することができる。
【０２２８】
また本実施の形態により、記憶装置を構成するトランジスタの数を低減することができる。
【０２２９】
［実施の形態３］
本実施の形態では、酸化物半導体トランジスタについて説明する。
【０２３０】
図１９（Ａ）に示す酸化物半導体トランジスタ９０１は、絶縁膜９０２上に形成された、活性層として機能する酸化物半導体層９０３と、酸化物半導体層９０３上に形成されたソース電極９０４及びドレイン電極９０５と、酸化物半導体層９０３、ソース電極９０４及びドレイン電極９０５上のゲート絶縁膜９０６と、ゲート絶縁膜９０６上において酸化物半導体層９０３と重なる位置に設けられたゲート電極９０７とを有する。
【０２３１】
図１９（Ａ）に示す酸化物半導体トランジスタ９０１は、ゲート電極９０７が酸化物半導体層９０３の上に形成されているトップゲート型であり、なおかつ、ソース電極９０４及びドレイン電極９０５が酸化物半導体層９０３の上に形成されているトップコンタクト型である。そして、酸化物半導体トランジスタ９０１は、ソース電極９０４及びドレイン電極９０５と、ゲート電極９０７とが重なっていない。すなわち、ソース電極９０４及びドレイン電極９０５とゲート電極９０７との間には、ゲート絶縁膜９０６の膜厚よりも大きい間隔が設けられている。よって、酸化物半導体トランジスタ９０１は、ソース電極９０４及びドレイン電極９０５とゲート電極９０７との間に形成される寄生容量を小さく抑えることができるので、高速動作を実現することができる。
【０２３２】
また、酸化物半導体層９０３は、ゲート電極９０７が形成された後に酸化物半導体層９０３にｎ型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域９０８を有する。また、酸化物半導体層９０３のうち、ゲート絶縁膜９０６を間に挟んでゲート電極９０７と重なる領域がチャネル形成領域９０９である。酸化物半導体層９０３では、一対の高濃度領域９０８の間にチャネル形成領域９０９が設けられている。高濃度領域９０８を形成するためのドーパントの添加は、イオン注入法を用いることができる。ドーパントは、例えばヘリウム、アルゴン、キセノンなどの希ガスや、窒素、リン、ヒ素、アンチモンなどの１５族原子などを用いることができる。
【０２３３】
例えば、窒素をドーパントとして用いた場合、高濃度領域９０８中の窒素原子の濃度は、５×１０１９／ｃｍ３以上１×１０２２／ｃｍ３以下であることが望ましい。
【０２３４】
ｎ型の導電性を付与するドーパントが添加されている高濃度領域９０８は、酸化物半導体層９０３中の他の領域に比べて導電性が高くなる。よって、高濃度領域９０８を酸化物半導体層９０３に設けることで、ソース電極９０４とドレイン電極９０５の間の抵抗を下げることができる。
【０２３５】
また、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体を酸化物半導体層９０３に用いた場合、窒素を添加した後、３００℃以上６００℃以下で１時間程度加熱処理を施すことにより、高濃度領域９０８中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。高濃度領域９０８中の酸化物半導体がウルツ鉱型の結晶構造を有することで、さらに高濃度領域９０８の導電性を高め、ソース電極９０４とドレイン電極９０５の間の抵抗を下げることができる。なお、ウルツ鉱型の結晶構造を有する酸化物半導体を形成して、ソース電極９０４とドレイン電極９０５の間の抵抗を効果的に下げるためには、窒素をドーパントとして用いた場合、高濃度領域９０８中の窒素原子の濃度を、１×１０２０／ｃｍ３以上７ａｔｏｍｓ％以下とすることが望ましい。しかし、窒素原子が上記範囲よりも低い濃度であっても、ウルツ鉱型の結晶構造を有する酸化物半導体が得られる場合もある。
【０２３６】
また、酸化物半導体層９０３は、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）で構成されていても良い。酸化物半導体層９０３がＣＡＡＣ−ＯＳで構成されている場合、非晶質の場合に比べて酸化物半導体層９０３の導電率を高めることができるので、ソース電極９０４とドレイン電極９０５の間の抵抗を下げることができる。なおＣＡＡＣ−ＯＳについては後述する。
【０２３７】
そして、ソース電極９０４とドレイン電極９０５の間の抵抗を下げることで、酸化物半導体トランジスタ９０１の微細化を進めても、高いオン電流と、高速動作を確保することができる。また、酸化物半導体トランジスタ９０１の微細化により、当該トランジスタを用いた記憶素子の占める面積を縮小化し、単位面積あたりの記憶容量を高めることができる。
【０２３８】
なお図１９（Ａ）に示される酸化物半導体トランジスタ９０１は、ゲート電極９０７の側部に、絶縁膜で形成されたサイドウォールを有していてもよい。当該サイドウォールを用いて、チャネル形成領域９０９及び高濃度領域９０８との間に、低濃度領域を形成してもよい。当該低濃度領域を設けることで、短チャネル効果による閾値電圧のマイナスシフトを軽減することができる。
【０２３９】
図１９（Ｂ）に示す酸化物半導体トランジスタ９１１は、絶縁膜９１２上に形成されたソース電極９１４及びドレイン電極９１５と、ソース電極９１４及びドレイン電極９１５上に形成された活性層として機能する酸化物半導体層９１３と、酸化物半導体層９１３、ソース電極９１４及びドレイン電極９１５上のゲート絶縁膜９１６と、ゲート絶縁膜９１６上において酸化物半導体層９１３と重なる位置に設けられたゲート電極９１７とを有する。
【０２４０】
図１９（Ｂ）に示す酸化物半導体トランジスタ９１１は、ゲート電極９１７が酸化物半導体層９１３の上に形成されているトップゲート型であり、なおかつ、ソース電極９１４及びドレイン電極９１５が酸化物半導体層９１３の下に形成されているボトムコンタクト型である。そして、酸化物半導体トランジスタ９１１は、酸化物半導体トランジスタ９０１と同様に、ソース電極９１４及びドレイン電極９１５と、ゲート電極９１７とが重なっていないので、ソース電極９１４及びドレイン電極９１５とゲート電極９１７との間に形成される寄生容量を小さく抑えることができ、高速動作を実現することができる。
【０２４１】
また、酸化物半導体層９１３は、ゲート電極９１７が形成された後に酸化物半導体層９１３にｎ型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域９１８を有する。また、酸化物半導体層９１３のうち、ゲート絶縁膜９１６を間に挟んでゲート電極９１７と重なる領域がチャネル形成領域９１９である。酸化物半導体層９１３では、一対の高濃度領域９１８の間にチャネル形成領域９１９が設けられている。
【０２４２】
高濃度領域９１８は、上述した、酸化物半導体トランジスタ９０１が有する高濃度領域９０８の場合と同様に、イオン注入法を用いて形成することができる。そして、高濃度領域９１８を形成するためのドーパントの種類については、高濃度領域９０８の場合を参照することができる。
【０２４３】
例えば、窒素をドーパントとして用いた場合、高濃度領域９１８中の窒素原子の濃度は、５×１０１９／ｃｍ３以上１×１０２２／ｃｍ３以下であることが望ましい。
【０２４４】
ｎ型の導電性を付与するドーパントが添加されている高濃度領域９１８は、酸化物半導体層９１３中の他の領域に比べて導電性が高くなる。よって、高濃度領域９１８を酸化物半導体層９１３に設けることで、ソース電極９１４とドレイン電極９１５の間の抵抗を下げることができる。
【０２４５】
また、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体を酸化物半導体層９１３に用いた場合、窒素を添加した後、３００℃以上６００℃以下程度で加熱処理を施すことにより、高濃度領域９１８中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。高濃度領域９１８中の酸化物半導体がウルツ鉱型の結晶構造を有することで、さらに高濃度領域９１８の導電性を高め、ソース電極９１４とドレイン電極９１５の間の抵抗を下げることができる。なお、ウルツ鉱型の結晶構造を有する酸化物半導体を形成して、ソース電極９１４とドレイン電極９１５の間の抵抗を効果的に下げるためには、窒素をドーパントとして用いた場合、高濃度領域９１８中の窒素原子の濃度を、１×１０２０／ｃｍ３以上７ａｔｏｍｓ％以下とすることが望ましい。しかし、窒素原子が上記範囲よりも低い濃度であっても、ウルツ鉱型の結晶構造を有する酸化物半導体が得られる場合もある。
【０２４６】
また、酸化物半導体層９１３は、ＣＡＡＣ−ＯＳで構成されていても良い。酸化物半導体層９１３がＣＡＡＣ−ＯＳで構成されている場合、非晶質の場合に比べて酸化物半導体層９１３の導電率を高めることができるので、ソース電極９１４とドレイン電極９１５の間の抵抗を下げることができる。
【０２４７】
そして、ソース電極９１４とドレイン電極９１５の間の抵抗を下げることで、酸化物半導体トランジスタ９１１の微細化を進めても、高いオン電流と、高速動作を確保することができる。また、酸化物半導体トランジスタ９１１の微細化により、当該トランジスタを用いた記憶素子の占める面積を縮小化し、単位面積あたりの記憶容量を高めることができる。
【０２４８】
なお図１９（Ｂ）に示される酸化物半導体トランジスタ９１１は、ゲート電極９１７の側部に、絶縁膜で形成されたサイドウォールを有していてもよい。当該サイドウォールを用いて、チャネル形成領域９１９及び高濃度領域９１８との間に、低濃度領域を形成してもよい。当該低濃度領域を設けることで、短チャネル効果による閾値電圧のマイナスシフトを軽減することができる。
【０２４９】
以上説明した酸化物半導体トランジスタ９０１又は酸化物半導体トランジスタ９１１を、実施の形態１で述べたトランジスタ１０１及びトランジスタ１０２のいずれか一方あるいは両方、並びに、実施の形態２で述べたトランジスタ２２１及びトランジスタ２２２のいずれか一方あるいは両方として用いることができる。
【０２５０】
また、実施の形態１で述べたトランジスタ１０１及びトランジスタ１０２のいずれか一方あるいは両方、並びに、実施の形態２で述べたトランジスタ２２１及びトランジスタ２２２のいずれか一方あるいは両方は、本実施の形態で説明した酸化物半導体トランジスタに限定されず、例えば溝（トレンチともいう）を用いて形成した酸化物半導体トランジスタを用いてもよい。
【０２５１】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２５２】
［実施の形態４］
本実施の形態では、記憶装置の構造の一形態について説明する。
【０２５３】
図２０は、記憶装置の断面図である。図２０に示す記憶装置は上部に、多層に形成された複数の記憶素子を有し、下部に論理回路３００４を有する。複数の記憶素子のうち、記憶素子３１７０ａと、記憶素子３１７０ｂを代表で示す。記憶素子３１７０ａ及び記憶素子３１７０ｂとしては、例えば、上述した実施の形態において説明した記憶装置１００又は記憶装置２５０と同様の構成とすることもできる。
【０２５４】
なお、記憶素子３１７０ａに含まれるトランジスタ３１７１ａを代表で示す。記憶素子３１７０ｂに含まれるトランジスタ３１７１ｂを代表で示す。トランジスタ３１７１ａ及びトランジスタ３１７１ｂは、酸化物半導体層にチャネル形成領域を有する。トランジスタ３１７１ａ又はトランジスタ３１７１ｂを、実施の形態１で述べた酸化物半導体トランジスタであるトランジスタ１０１及びトランジスタ１０２のいずれか一方あるいは両方、又は、実施の形態２で述べた酸化物半導体トランジスタであるトランジスタ２２１及びトランジスタ２２２のいずれか一方あるいは両方として形成することができる。
【０２５５】
なお図２０に示すトランジスタ３１７１ａ及びトランジスタ３１７１ｂは、図１９（Ａ）に示す酸化物半導体トランジスタ９０１と同様の構造であるが、これに限定されない。図２０に示すトランジスタ３１７１ａ及びトランジスタ３１７１ｂの構造として、図１９（Ｂ）に示す酸化物半導体トランジスタ９１１と同様にしてもよい。酸化物半導体層にチャネル形成領域が形成されるトランジスタの構成については、上述の実施の形態において説明した構成と同様であるため、説明は省略する。
【０２５６】
トランジスタ３１７１ａのソース電極及びドレイン電極と同じ層に形成された電極３５０１ａは、電極３５０２ａによって、電極３００３ａと電気的に接続されている。トランジスタ３１７１ｂのソース電極及びドレイン電極と同じ層に形成された電極３５０１ｃは、電極３５０２ｃによって、電極３００３ｃと電気的に接続されている。
【０２５７】
また、論理回路３００４は、酸化物半導体以外の半導体材料をチャネル形成領域として用いたトランジスタ３００１を有する。トランジスタ３００１は、半導体材料（例えば、シリコンなど）を含む基板３０００に素子分離絶縁膜３１０６を設け、素子分離絶縁膜３１０６に囲まれた領域にチャネル形成領域となる領域を形成することによって得られるトランジスタとすることができる。なお、トランジスタ３００１は、絶縁表面上に形成されたシリコン膜等の半導体膜や、ＳＯＩ基板のシリコン膜にチャネル形成領域が形成されるトランジスタであってもよい。トランジスタ３００１の構成については、公知の構成を用いることが可能であるため、説明は省略する。
【０２５８】
トランジスタ３１７１ａが形成された層と、トランジスタ３００１が形成された層との間には、配線３１００ａ及び配線３１００ｂが形成されている。配線３１００ａとトランジスタ３００１が形成された層との間には、絶縁膜３１４０ａが設けられ、配線３１００ａと配線３１００ｂとの間には、絶縁膜３１４１ａが設けられ、配線３１００ｂとトランジスタ３１７１ａが形成された層との間には、絶縁膜３１４２ａが設けられている。
【０２５９】
同様に、トランジスタ３１７１ｂが形成された層と、トランジスタ３１７１ａが形成された層との間には、配線３１００ｃ及び配線３１００ｄが形成されている。配線３１００ｃとトランジスタ３１７１ａが形成された層との間には、絶縁膜３１４０ｂが設けられ、配線３１００ｃと配線３１００ｄとの間には、絶縁膜３１４１ｂが設けられ、配線３１００ｄとトランジスタ３１７１ｂが形成された層との間には、絶縁膜３１４２ｂが設けられている。
【０２６０】
絶縁膜３１４０ａ、絶縁膜３１４１ａ、絶縁膜３１４２ａ、絶縁膜３１４０ｂ、絶縁膜３１４１ｂ、絶縁膜３１４２ｂは、層間絶縁膜として機能し、その表面は平坦化された構成とすることができる。
【０２６１】
配線３１００ａ、配線３１００ｂ、配線３１００ｃ、配線３１００ｄによって、記憶素子間の電気的接続や、論理回路３００４と記憶素子との電気的接続等を行うことができる。
【０２６２】
論理回路３００４に含まれる電極３３０３は、上部に設けられた回路と電気的に接続することができる。
【０２６３】
例えば、図２０に示すように、電極３５０５によって電極３３０３は配線３１００ａと電気的に接続することができる。配線３１００ａは、電極３５０３ａによって電極３５０１ｂと電気的に接続することができる。こうして、配線３１００ａ及び電極３３０３を、トランジスタ３１７１ａのソースまたはドレインと電気的に接続することができる。また、電極３５０１ｂは、電極３５０２ｂによって、電極３００３ｂと電気的に接続することができる。電極３００３ｂは、電極３５０３ｂによって配線３１００ｃと電気的に接続することができる。
【０２６４】
図２０では、電極３３０３とトランジスタ３１７１ａとの電気的接続は、配線３１００ａを介して行われる例を示したがこれに限定されない。電極３３０３とトランジスタ３１７１ａとの電気的接続は、配線３１００ｂを介して行われてもよいし、配線３１００ａと配線３１００ｂの両方を介して行われてもよい。
【０２６５】
なお、図２０では、２つの記憶素子（記憶素子３１７０ａと、記憶素子３１７０ｂ）が上下に重畳した構成を例として示したが、重畳する記憶素子の数はこれに限定されない。
【０２６６】
また、図２０では、トランジスタ３１７１ａが形成された層と、トランジスタ３００１が形成された層との間には、配線３１００ａが形成された配線層と、配線３１００ｂが形成された配線層との、２つの配線層が設けられた構成を示したがこれに限定されない。トランジスタ３１７１ａが形成された層と、トランジスタ３００１が形成された層との間に、１つの配線層が設けられていてもよいし、３つ以上の配線層が設けられていてもよい。
【０２６７】
また、図２０では、トランジスタ３１７１ｂが形成された層と、トランジスタ３１７１ａが形成された層との間には、配線３１００ｃが形成された配線層と、配線３１００ｄが形成された配線層との、２つの配線層が設けられた構成を示したがこれに限定されない。トランジスタ３１７１ｂが形成された層と、トランジスタ３１７１ａが形成された層との間に、１つの配線層が設けられていてもよいし、３つ以上の配線層が設けられていてもよい。
【０２６８】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０２６９】
［実施の形態５］
本実施の形態では、開示される発明の一態様に係る信号処理回路の一つである、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ（中央処理装置、又は中央演算処理装置））の構成について説明する。
【０２７０】
図２１に、本実施の形態のＣＰＵの構成を示す。図２１に示すＣＰＵは、基板９９００上に、ＡＬＵ９９０１、ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２、Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ９９０３、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５、Ｒｅｇｉｓｔｅｒ９９０６、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７、Ｂｕｓ・Ｉ／Ｆ９９０８、書き換え可能なＲＯＭ９９０９、ＲＯＭ・Ｉ／Ｆ９９２０と、を主に有している。なお、ＡＬＵはＡｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔであり、Ｂｕｓ・Ｉ／Ｆはバスインターフェースであり、ＲＯＭ・Ｉ／ＦはＲＯＭインターフェースである。ＲＯＭ９９０９及びＲＯＭ・Ｉ／Ｆ９９２０は、別チップに設けても良い。勿論、図２１に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
【０２７１】
Ｂｕｓ・Ｉ／Ｆ９９０８を介してＣＰＵに入力された命令は、Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ９９０３に入力され、デコードされた後、ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７、Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５に入力される。
【０２７２】
ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７、Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２は、ＡＬＵ９９０１の動作を制御するための信号を生成する。また、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７は、Ｒｅｇｉｓｔｅｒ９９０６のアドレスを生成し、ＣＰＵの状態に応じてＲｅｇｉｓｔｅｒ９９０６の読み出しや書き込みを行なう。
【０２７３】
またＴｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５は、ＡＬＵ９９０１、ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２、Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ９９０３、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７の動作のタイミングを制御する信号を生成する。例えばＴｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。
【０２７４】
本実施の形態のＣＰＵでは、Ｒｅｇｉｓｔｅｒ９９０６に、上記実施の形態で示した構成を有する記憶装置１００又は記憶装置２５０が設けられている。上述のように、消費電力が低減され、面積が低減され、構成するトランジスタの数が低減された記憶装置を用いることにより、本実施の形態のＣＰＵにおいて、消費電力を低減すること、面積を低減すること、構成するトランジスタの数を低減することができる。
【０２７５】
本実施の形態では、ＣＰＵを例に挙げて説明したが、開示される発明の一様態の信号処理回路はＣＰＵに限定されず、マイクロプロセッサ、画像処理回路、ＤＳＰ、ＦＰＧＡ等のＬＳＩにも応用可能である。
【０２７６】
本実施の形態は、上記実施の形態と組み合わせて実施することが可能である。
【０２７７】
［実施の形態６］
本実施の形態では、開示される発明の一様態で用いられる酸化物半導体トランジスタについて詳細に説明する。なお本実施の形態の酸化物半導体トランジスタは、実施の形態３で説明した酸化物半導体トランジスタに援用可能である。
【０２７８】
本実施の形態の酸化物半導体トランジスタに用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
【０２７９】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【０２８０】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【０２８１】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
【０２８２】
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ３ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
【０２８３】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【０２８４】
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
【０２８５】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
【０２８６】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ―Ａ）２＋（ｂ―Ｂ）２＋（ｃ―Ｃ）２≦ｒ２を満たすことを言う。ｒとしては、例えば、０．０５とすればよい。他の酸化物でも同様である。
【０２８７】
酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。
【０２８８】
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。
【０２８９】
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
【０２９０】
なお、Ｒａは、ＪＩＳ  Ｂ０６０１で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式にて定義される。
【０２９１】
【数１】
0005877121.tif 000002
【０２９２】
なお、上記において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ１）（ｘ２，ｙ２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ０は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
【０２９３】
開示される発明の一様態の酸化物半導体膜が結晶性を有する場合には、上記ＣＡＡＣ−ＯＳを用いてもよい。ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）について以下に説明する。
【０２９４】
本実施の形態では、ＣＡＡＣ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌともいう。）を含む酸化物について説明する。ＣＡＡＣを含む酸化物は、ｃ軸配向し、かつａｂ面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、ｃ軸においては金属原子が層状または金属原子と酸素原子とが層状に配列しており、ａｂ面においてはａ軸またはｂ軸の向きが異なる（ｃ軸を中心に回転した）結晶を含む酸化物である。
【０２９５】
ＣＡＡＣを含む酸化物とは、広義に、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつｃ軸方向に垂直な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む酸化物をいう。
【０２９６】
ＣＡＡＣは単結晶ではないが、非晶質のみから形成されているものでもない。また、ＣＡＡＣは結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。
【０２９７】
ＣＡＡＣに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣを構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣが形成される基板面、ＣＡＡＣの表面などに垂直な方向）に揃っていてもよい。または、ＣＡＡＣを構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣが形成される基板面、ＣＡＡＣの表面などに垂直な方向）を向いていてもよい。
【０２９８】
ＣＡＡＣは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。
【０２９９】
このようなＣＡＡＣの例として、膜状に形成され、膜表面またはＣＡＡＣが形成される基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子および酸素原子（または窒素原子）の層状配列が認められる結晶を挙げることもできる。
【０３００】
ＣＡＡＣに含まれる結晶構造の一例について図２２乃至図２４を用いて詳細に説明する。なお、特に断りがない限り、図２２乃至図２４は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。また、図２２において、丸で囲まれたＯは４配位のＯを示し、二重丸で囲まれたＯは３配位のＯを示す。
【０３０１】
図２２（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図２２（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図２２（Ａ）の上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。図２２（Ａ）に示す小グループは電荷が０である。
【０３０２】
図２２（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図２２（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図２２（Ｂ）に示す構造をとりうる。図２２（Ｂ）に示す小グループは電荷が０である。
【０３０３】
図２２（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。図２２（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。または、図２２（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位のＯがあってもよい。図２２（Ｃ）に示す小グループは電荷が０である。
【０３０４】
図２２（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図２２（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図２２（Ｄ）に示す小グループは電荷が＋１となる。
【０３０５】
図２２（Ｅ）に、２個のＺｎを含む小グループを示す。図２２（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図２２（Ｅ）に示す小グループは電荷が−１となる。
【０３０６】
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう。）と呼ぶ。
【０３０７】
ここで、これらの小グループ同士が結合する規則について説明する。６配位のＩｎの上半分の３個のＯは下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは上方向に３個の近接Ｉｎを有する。６配位のＧａの上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の近接Ｇａを有する。６配位のＺｎの上半分の１個のＯは、下方向に１個の近接Ｚｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｚｎを有する。この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）または４配位の金属原子（Ｚｎ）のいずれかと結合することになる。
【０３０８】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。
【０３０９】
図２３（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。図２３（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図２３（Ｃ）は、図２３（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
【０３１０】
図２３（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図２３（Ａ）において、Ｉｎの上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図２３（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。
【０３１１】
図２３（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【０３１２】
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図２２（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
【０３１３】
具体的には、図２３（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）とする組成式で表すことができる。
【０３１４】
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物や、Ｉｎ−Ｇａ系酸化物、一元系金属の酸化物であるＩｎ系酸化物、Ｓｎ系酸化物、Ｚｎ系酸化物などを用いた場合も同様である。
【０３１５】
例えば、図２４（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。
【０３１６】
図２４（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【０３１７】
図２４（Ｂ）に３つの中グループで構成される大グループを示す。なお、図２４（Ｃ）は、図２４（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
【０３１８】
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
【０３１９】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、図２４（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。
【０３２０】
具体的には、図２４（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の結晶を得ることができる。なお、得られるＩｎ−Ｇａ−Ｚｎ−Ｏ系の層構造は、ＩｎＧａＯ３（ＺｎＯ）ｎ（ｎは自然数。）とする組成式で表すことができる。
【０３２１】
ｎ＝１（ＩｎＧａＺｎＯ４）の場合は、例えば、図３９（Ａ）に示す結晶構造を取りうる。なお、図３９（Ａ）に示す結晶構造において、図２２（Ｂ）で説明したように、Ｇａ及びＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。
【０３２２】
また、ｎ＝２（ＩｎＧａＺｎ２Ｏ５）の場合は、例えば、図３９（Ｂ）に示す結晶構造を取りうる。なお、図３９（Ｂ）に示す結晶構造において、図２２（Ｂ）で説明したように、Ｇａ及びＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。
【０３２３】
なお上述の酸化物半導体膜としてＩｎ−Ｇａ−Ｚｎ−Ｏ系材料をスパッタリング法で成膜する場合、好ましくは、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、４：２：３、３：１：２、１：１：２、２：１：３、または３：１：４で示されるＩｎ−Ｇａ−Ｚｎ−Ｏターゲットを用いる。前述の原子数比を有するＩｎ−Ｇａ−Ｚｎ−Ｏターゲットを用いて酸化物半導体膜を成膜することで、多結晶またはＣＡＡＣが形成されやすくなる。
【０３２４】
また、酸化物半導体膜としてＩｎ−Ｓｎ−Ｚｎ−Ｏ系材料をスパッタリング法で成膜する場合、好ましくは、原子数比がＩｎ：Ｓｎ：Ｚｎ＝１：１：１、２：１：３、１：２：２、または２０：４５：３５で示されるＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いる。前述の原子数比を有するＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いて酸化物半導体膜を成膜することで、多結晶またはＣＡＡＣが形成されやすくなる。
【０３２５】
酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。
【０３２６】
半導体本来の移動度をμ０、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁（粒界等）が存在すると仮定すると、電界効果移動度をμは以下の式で表現できる。
【０３２７】
【数２】
0005877121.tif 000003
【０３２８】
ここで、Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは、以下の式で表現できる。
【０３２９】
【数３】
0005877121.tif 000004
【０３３０】
ここで、ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃｏｘは単位面積当たりの容量、Ｖｇはゲート電圧、ｔはチャネルの厚さである。なお、厚さ３０ｎｍ以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。
線形領域におけるドレイン電流Ｉｄは、以下の式で表現できる。
【０３３１】
【数４】
0005877121.tif 000005
【０３３２】
ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。また、Ｖｄはドレイン電圧（ソースとドレイン間の電圧）である。
【０３３３】
上式の両辺をＶｇで割り、更に両辺の対数を取ると、以下の式で表現できる。
【０３３４】
【数５】
0005877121.tif 000006
【０３３５】
数５の右辺はＶｇの関数である。この式からわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）、横軸を１／Ｖｇとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度Ｎが求められる。すなわち、トランジスタのＩｄ―Ｖｇ特性から、欠陥密度を評価できる。酸化物半導体としては、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のものでは欠陥密度Ｎは１×１０１２／ｃｍ２程度である。
【０３３６】
このようにして求めた欠陥密度等をもとに数２および数３よりμ０＝１２０ｃｍ２／Ｖｓが導出される。欠陥のあるＩｎ−Ｓｎ−Ｚｎ酸化物で測定される移動度は３５ｃｍ２／Ｖｓ程度である。しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ０は１２０ｃｍ２／Ｖｓとなると予想できる。
【０３３７】
ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁膜との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁膜界面からｘだけ離れた場所における移動度μ１は、以下の式で表現できる。
【０３３８】
【数６】
0005877121.tif 000007
【０３３９】
ここで、Ｄはゲート方向の電界、Ｂ、Ｇは定数である。ＢおよびＧは、実際の測定結果より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０７ｃｍ／ｓ、Ｇ＝１０ｎｍ（界面散乱が及ぶ深さ）である。Ｄが増加する（すなわち、ゲート電圧が高くなる）と数６の第２項が増加するため、移動度μ１は低下することがわかる。
【０３４０】
半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μ２を計算した結果を図２５に示す。なお、計算にはシノプシス社製ソフト、Ｓｅｎｔａｕｒｕｓ  Ｄｅｖｉｃｅを使用し、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、２．８電子ボルト、４．７電子ボルト、１５、１５ｎｍとした。これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。
【０３４１】
さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、５．５電子ボルト、４．６電子ボルト、４．６電子ボルトとした。また、ゲート絶縁膜の厚さは１００ｎｍ、比誘電率は４．１とした。チャネル長およびチャネル幅はともに１０μｍ、ドレイン電圧Ｖｄは０．１Ｖである。
【０３４２】
図２５で示されるように、ゲート電圧１Ｖ強で移動度１００ｃｍ２／Ｖｓ以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｆｌａｔｎｅｓｓ）が望ましい。
【０３４３】
このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した結果を図２６乃至図２８に示す。なお、計算に用いたトランジスタの断面構造を図２９に示す。図２９に示すトランジスタは酸化物半導体層にｎ＋の導電型を呈する半導体領域５０３ａおよび半導体領域５０３ｃを有する。半導体領域５０３ａおよび半導体領域５０３ｃの抵抗率は２×１０−３Ωｃｍとする。
【０３４４】
図２９（Ａ）に示すトランジスタは、下地絶縁膜５０１と、下地絶縁膜５０１に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物５０２の上に形成される。トランジスタは半導体領域５０３ａ、半導体領域５０３ｃと、それらに挟まれ、チャネル形成領域となる真性の半導体領域５０３ｂと、ゲート電極５０５を有する。ゲート電極５０５の幅を３３ｎｍとする。
【０３４５】
ゲート電極５０５と半導体領域５０３ｂの間には、ゲート絶縁膜５０４を有し、また、ゲート電極５０５の両側面には側壁絶縁膜５０６ａおよび側壁絶縁膜５０６ｂ、ゲート電極５０５の上部には、ゲート電極５０５と他の配線との短絡を防止するための絶縁膜５０７を有する。側壁絶縁膜の幅は５ｎｍとする。また、半導体領域５０３ａおよび半導体領域５０３ｃに接して、ソース領域５０８ａおよびドレイン領域５０８ｂを有する。なお、このトランジスタにおけるチャネル幅を４０ｎｍとする。
【０３４６】
図２９（Ｂ）に示すトランジスタは、下地絶縁膜５０１と、酸化アルミニウムよりなる埋め込み絶縁物５０２の上に形成され、半導体領域５０３ａ、半導体領域５０３ｃと、それらに挟まれた真性の半導体領域５０３ｂと、幅３３ｎｍのゲート電極５０５とゲート絶縁膜５０４と側壁絶縁膜５０６ａおよび側壁絶縁膜５０６ｂと絶縁膜５０７とソース領域５０８ａおよびドレイン領域５０８ｂを有する点で図２９（Ａ）に示すトランジスタと同じである。
【０３４７】
図２９（Ａ）に示すトランジスタと図２９（Ｂ）に示すトランジスタの相違点は、側壁絶縁膜５０６ａおよび側壁絶縁膜５０６ｂの下の半導体領域の導電型である。図２９（Ａ）に示すトランジスタでは、側壁絶縁膜５０６ａおよび側壁絶縁膜５０６ｂの下の半導体領域はｎ＋の導電型を呈する半導体領域５０３ａおよび半導体領域５０３ｃであるが、図２９（Ｂ）に示すトランジスタでは、真性の半導体領域５０３ｂである。すなわち、図２９（Ａ）に示す半導体層において、半導体領域５０３ａ（半導体領域５０３ｃ）とゲート電極５０５がＬｏｆｆだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Ｌｏｆｆをオフセット長という。図２９（Ａ）及び図２９（Ｂ）から明らかなように、オフセット長は、側壁絶縁膜５０６ａ（側壁絶縁膜５０６ｂ）の幅と同じである。
【０３４８】
その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイス計算ソフト、Ｓｅｎｔａｕｒｕｓ  Ｄｅｖｉｃｅを使用した。図２６は、図２９（Ａ）に示される構造のトランジスタのドレイン電流（Ｉｄ、実線）および移動度（μ、点線）のゲート電圧（Ｖｇ、ゲート電極とソース領域の電位差）依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧（ドレイン領域とソース領域の電位差）を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
【０３４９】
図２６（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図２６（Ｂ）は１０ｎｍとしたものであり、図２６（Ｃ）は５ｎｍとしたものである。ゲート絶縁膜が薄くなるほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。一方、移動度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。ゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１０μＡを超えることが示された。
【０３５０】
図２７は、図２９（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧Ｖｇ依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図２７（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図２７（Ｂ）は１０ｎｍとしたものであり、図２７（Ｃ）は５ｎｍとしたものである。
【０３５１】
また、図２８は、図２９（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図２８（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図２８（Ｂ）は１０ｎｍとしたものであり、図２８（Ｃ）は５ｎｍとしたものである。
【０３５２】
いずれもゲート絶縁膜が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。
【０３５３】
なお、移動度μのピークは、図２６では８０ｃｍ２／Ｖｓ程度であるが、図２７では６０ｃｍ２／Ｖｓ程度、図２８では４０ｃｍ２／Ｖｓと、オフセット長Ｌｏｆｆが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流にはオフセット長Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。また、いずれもゲート電圧１Ｖ前後で、ドレイン電流は１０μＡを超えることが示された。
【０３５４】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタは、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成比で５ａｔｏｍｉｃ％以上含まれる元素をいう。
【０３５５】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧をプラスシフトさせ、ノーマリ・オフ化させることが可能となる。
【０３５６】
より具体的には、図３０（Ａ）乃至図３０（Ｃ）は、当該トランジスタのドレイン電流Ｉｄ（実線）及び移動度μ（点線）のゲート電圧Ｖｇ依存性を示している。
【０３５７】
例えば、図３０（Ａ）乃至図３０（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とし、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍである酸化物半導体膜と、厚さ１００ｎｍのゲート絶縁膜を用いたトランジスタの電気特性を示す図である。なお、Ｖｄは１０Ｖとした。
【０３５８】
例えば、図３０（Ａ）は基板を意図的に加熱せずにスパッタリング法でＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成したときのトランジスタ特性である。このとき電界効果移動度は１８．８ｃｍ２／Ｖｓｅｃが得られている。一方、基板を意図的に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成すると電界効果移動度を向上させることが可能となる。図３０（Ｂ）は基板を２００℃に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成したときのトランジスタ特性を示すが、電界効果移動度は３２．２ｃｍ２／Ｖｓｅｃが得られている。
【０３５９】
電界効果移動度は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成した後に熱処理をすることによって、さらに高めることができる。図３０（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を２００℃でスパッタリング成膜した後、６５０℃で熱処理をしたときのトランジスタ電気特性を示す。このとき電界効果移動度は３４．５ｃｍ２／Ｖｓｅｃが得られている。
【０３６０】
基板を意図的に加熱することでスパッタリング成膜中の水分が酸化物半導体膜中に取り込まれるのを低減する効果が実現できる。また、成膜後に熱処理をすることによっても、酸化物半導体膜から水素や水酸基若しくは水分を放出させ除去することができ、上記のように電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には１００ｃｍ２／Ｖｓｅｃを超える電界効果移動度を実現することも可能になると推定される。
【０３６１】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体に酸素イオンを注入し、熱処理により該酸化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はその後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。
【０３６２】
基板を意図的に加熱して成膜すること及び／又は成膜後に熱処理することの効果は、電界効果移動度の向上のみならず、トランジスタのノーマリ・オフ化を図ることにも寄与している。基板を意図的に加熱しないで形成されたＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトしてしまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトランジスタがノーマリ・オフとなる方向に動き、このような傾向は図３０（Ａ）と図３０（Ｂ）の対比からも確認することができる。
【０３６３】
なお、しきい値電圧はＩｎ、Ｓｎ及びＺｎの比率を変えることによっても制御することが可能であり、組成比としてＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることでトランジスタのノーマリ・オフ化を期待することができる。また、ターゲットの組成比をＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることで結晶性の高い酸化物半導体膜を得ることができる。
【０３６４】
意図的な基板加熱温度若しくは熱処理温度は、１５０℃以上、好ましくは２００℃以上、より好ましくは４００℃以上であり、より高温で成膜する、或いは熱処理することでトランジスタのノーマリ・オフ化を図ることが可能となる。
【０３６５】
また、意図的に基板を加熱した成膜及び／又は成膜後に熱処理をすることで、ゲートバイアス・ストレスに対する安定性を高めることができる。例えば、２ＭＶ／ｃｍ、１５０℃、１時間印加の条件において、ドリフトがそれぞれ±１．５Ｖ未満、好ましくは１．０Ｖ未満を得ることができる。
【０３６６】
実際に、酸化物半導体膜成膜後に加熱処理を行っていない試料１と、６５０℃の加熱処理を行った試料２のトランジスタに対してＢＴ試験を行った。
【０３６７】
まず基板温度を２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を行った。次に、基板温度を１５０℃とし、Ｖｄを０．１Ｖとした。次に、ゲート絶縁膜６０８に印加される電界強度が２ＭＶ／ｃｍとなるようにＶｇに２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇを０Ｖとした。次に、基板温度２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ測定を行った。これをプラスＢＴ試験と呼ぶ。
【０３６８】
同様に、まず基板温度を２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を行った。次に、基板温度を１５０℃とし、Ｖｄを０．１Ｖとした。次に、ゲート絶縁膜６０８に印加される電界強度が−２ＭＶ／ｃｍとなるようにＶｇに−２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇを０Ｖとした。次に、基板温度２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ測定を行った。これをマイナスＢＴ試験と呼ぶ。
【０３６９】
試料１のプラスＢＴ試験の結果を図３１（Ａ）に、マイナスＢＴ試験の結果を図３１（Ｂ）に示す。また、試料２のプラスＢＴ試験の結果を図３２（Ａ）に、マイナスＢＴ試験の結果を図３２（Ｂ）に示す。
【０３７０】
試料１のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ１．８０Ｖおよび−０．４２Ｖであった。また、試料２のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ０．７９Ｖおよび０．７６Ｖであった。
【０３７１】
試料１および試料２のいずれも、ＢＴ試験前後におけるしきい値電圧の変動が小さく、信頼性が高いことがわかる。
【０３７２】
熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、または減圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化・脱水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めることができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜に注入する方法を適用しても良い。
【０３７３】
酸化物半導体中及び該酸化物半導体と接する膜との界面には、酸素欠損による欠陥が生成されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間に存在する酸素であり、その酸素濃度は１×１０１６／ｃｍ３以上２×１０２０／ｃｍ３以下とすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませることができる。
【０３７４】
また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることで、より安定な酸化物半導体膜を得ることができる。例えば、組成比Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化物半導体膜は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）でハローパタンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させることができる。熱処理温度は任意であるが、例えば６５０℃の熱処理を行うことで、Ｘ線回折により明確な回折ピークを観測することができる。
【０３７５】
実際に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化膜のＸＲＤ分析を行った。ＸＲＤ分析には、Ｂｒｕｋｅｒ  ＡＸＳ社製Ｘ線回折装置Ｄ８  ＡＤＶＡＮＣＥを用い、Ｏｕｔ−ｏｆ−Ｐｌａｎｅ法で測定した。
【０３７６】
ＸＲＤ分析を行った試料として、試料Ａおよび試料Ｂを用意した。以下に試料Ａおよび試料Ｂの作製方法を説明する。
【０３７７】
脱水素化処理済みの石英基板上にＩｎ−Ｓｎ−Ｚｎ−Ｏ系酸化膜を１００ｎｍの厚さで成膜した。
【０３７８】
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化膜は、スパッタリング装置を用い、酸素雰囲気で電力を１００Ｗ（ＤＣ）として成膜した。ターゲットは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いた。なお、成膜時の基板加熱温度は２００℃とした。このようにして作製した試料を試料Ａとした。
【０３７９】
次に、試料Ａと同様の方法で作製した試料に対し加熱処理を６５０℃の温度で行った。加熱処理は、はじめに窒素雰囲気で１時間の加熱処理を行い、温度を下げずに酸素雰囲気でさらに１時間の加熱処理を行っている。このようにして作製した試料を試料Ｂとした。
【０３８０】
図３５に試料Ａおよび試料ＢのＸＲＤスペクトルを示す。試料Ａでは、結晶由来のピークが観測されなかったが、試料Ｂでは、２θが３５ｄｅｇ近傍および３７ｄｅｇ乃至３８ｄｅｇに結晶由来のピークが観測された。
【０３８１】
このように、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は成膜時に意図的に加熱すること及び／又は成膜後に熱処理することによりトランジスタの特性を向上させることができる。
【０３８２】
この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜中に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによってトランジスタのノーマリ・オフ化を図ることができ、酸化物半導体が高純度化されることによりオフ電流を１ａＡ／μｍ以下にすることができる。ここで、上記オフ電流値の単位は、チャネル幅１μｍあたりの電流値を示す。
【０３８３】
図３６に、トランジスタのオフ電流と、オフ電流測定時の基板温度（絶対温度）の逆数との関係を示す。ここでは、簡単のため測定時の基板温度の逆数に１０００を掛けた数値（１０００／Ｔ）を横軸としている。
【０３８４】
図３６に示すように、基板温度が１２５℃の場合には０．１ａＡ／μｍ（１×１０−１９Ａ／μｍ）以下、８５℃の場合には１０ｚＡ／μｍ（１×１０−２０Ａ／μｍ）以下であった。電流値の対数が温度の逆数に比例することから、室温（２７℃）の場合には０．１ｚＡ／μｍ（１×１０−２２Ａ／μｍ）以下であると予想される。従って、オフ電流を１２５℃において１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下に、８５℃において１００ｚＡ／μｍ（１×１０−１９Ａ／μｍ）以下に、室温において１ｚＡ／μｍ（１×１０−２１Ａ／μｍ）以下にすることができる。
【０３８５】
もっとも、酸化物半導体膜の成膜時に水素や水分が膜中に混入しないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図ることが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点−７０℃以下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は熱処理によって膜中の水分を除去することができるが、Ｉｎ、Ｇａ、Ｚｎを主成分とする酸化物半導体と比べて水分の放出温度が高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。
【０３８６】
また、酸化物半導体膜成膜後に６５０℃の加熱処理を行った試料Ｂを用いたトランジスタにおいて、基板温度と電気的特性の関係について評価した。
【０３８７】
測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍ、Ｌｏｖが片側０μｍ、ｄＷが０μｍである。なお、Ｖｄは１０Ｖとした。なお、基板温度は−４０℃、−２５℃、２５℃、７５℃、１２５℃および１５０℃で行った。ここで、トランジスタにおいて、ゲート電極と一対の電極との重畳する幅をＬｏｖと呼び、酸化物半導体膜に対する一対の電極のはみ出しをｄＷと呼ぶ。
【０３８８】
図３３に、Ｉｄ（実線）および電界効果移動度（点線）のＶｇ依存性を示す。また、図３４（Ａ）に基板温度としきい値電圧の関係を、図３４（Ｂ）に基板温度と電界効果移動度の関係を示す。
【０３８９】
図３４（Ａ）より、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で１．０９．Ｖ〜−０．２３Ｖであった。
【０３９０】
また、図３４（Ｂ）より、基板温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で３６ｃｍ２／Ｖｓ〜３２ｃｍ２／Ｖｓであった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。
【０３９１】
上記のようなＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタによれば、オフ電流を１ａＡ／μｍ以下に保ちつつ、電界効果移動度を３０ｃｍ２／Ｖｓｅｃ以上、好ましくは４０ｃｍ２／Ｖｓｅｃ以上、より好ましくは６０ｃｍ２／Ｖｓｅｃ以上とし、ＬＳＩで要求されるオン電流の値を満たすことができる。例えば、Ｌ／Ｗ＝３３ｎｍ／４０ｎｍのＦＥＴで、ゲート電圧２．７Ｖ、ドレイン電圧１．０Ｖのとき１２μＡ以上のオン電流を流すことができる。またトランジスタの動作に求められる温度範囲においても、十分な電気的特性を確保することができる。このような特性であれば、Ｓｉ半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することができる。
【０３９２】
本実施の形態は、上記実施の形態と組み合わせて実施することが可能である。
【実施例１】
【０３９３】
本実施例では、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜を酸化物半導体膜に用いたトランジスタの一例について、図３７などを用いて説明する。
【０３９４】
図３７は、コプラナー型であるトップゲート・トップコンタクト構造のトランジスタの上面図および断面図である。図３７（Ａ）にトランジスタの上面図を示す。また、図３７（Ｂ）に図３７（Ａ）の一点鎖線Ａ１−Ａ２に対応する断面Ａ１−Ａ２を示す。
【０３９５】
図３７（Ｂ）に示すトランジスタは、基板５５０と、基板５５０上に設けられた下地絶縁膜５５２と、下地絶縁膜５５２の周辺に設けられた保護絶縁膜５５４と、下地絶縁膜５５２および保護絶縁膜５５４上に設けられた高抵抗領域５５６ａおよび低抵抗領域５５６ｂを有する酸化物半導体膜５５６と、酸化物半導体膜５５６上に設けられたゲート絶縁膜５５８と、ゲート絶縁膜５５８を介して酸化物半導体膜５５６と重畳して設けられたゲート電極５６０と、ゲート電極５６０の側面と接して設けられた側壁絶縁膜５６２と、少なくとも低抵抗領域５５６ｂと接して設けられた一対の電極５６４と、少なくとも酸化物半導体膜５５６、ゲート電極５６０および一対の電極５６４を覆って設けられた層間絶縁膜５６６と、層間絶縁膜５６６に設けられた開口部を介して少なくとも一対の電極５６４の一方と接続して設けられた配線５６８と、を有する。
【０３９６】
なお、図示しないが、層間絶縁膜５６６および配線５６８を覆って設けられた保護膜を有していても構わない。該保護膜を設けることで、層間絶縁膜５６６の表面伝導に起因して生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減することができる。
【実施例２】
【０３９７】
本実施例では、上記とは異なるＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を酸化物半導体膜に用いたトランジスタの他の一例について示す。
【０３９８】
図３８は、本実施例で作製したトランジスタの構造を示す上面図および断面図である。図３８（Ａ）はトランジスタの上面図である。また、図３８（Ｂ）は図３８（Ａ）の一点鎖線Ｂ１−Ｂ２に対応する断面図である。
【０３９９】
図３８（Ｂ）に示すトランジスタは、基板６００と、基板６００上に設けられた下地絶縁膜６０２と、下地絶縁膜６０２上に設けられた酸化物半導体膜６０６と、酸化物半導体膜６０６と接する一対の電極６１４と、酸化物半導体膜６０６および一対の電極６１４上に設けられたゲート絶縁膜６０８と、ゲート絶縁膜６０８を介して酸化物半導体膜６０６と重畳して設けられたゲート電極６１０と、ゲート絶縁膜６０８およびゲート電極６１０を覆って設けられた層間絶縁膜６１６と、層間絶縁膜６１６に設けられた開口部を介して一対の電極６１４と接続する配線６１８と、層間絶縁膜６１６および配線６１８を覆って設けられた保護膜６２０と、を有する。
【０４００】
基板６００としてはガラス基板を、下地絶縁膜６０２としては酸化シリコン膜を、酸化物半導体膜６０６としてはＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を、一対の電極６１４としてはタングステン膜を、ゲート絶縁膜６０８としては酸化シリコン膜を、ゲート電極６１０としては窒化タンタル膜とタングステン膜との積層構造を、層間絶縁膜６１６としては酸化窒化シリコン膜とポリイミド膜との積層構造を、配線６１８としてはチタン膜、アルミニウム膜、チタン膜がこの順で形成された積層構造を、保護膜６２０としてはポリイミド膜を、それぞれ用いた。
【０４０１】
なお、図３８（Ａ）に示す構造のトランジスタにおいて、ゲート電極６１０と一対の電極６１４との重畳する幅をＬｏｖと呼ぶ。同様に、酸化物半導体膜６０６に対する一対の電極６１４のはみ出しをｄＷと呼ぶ。
【符号の説明】
【０４０２】
１００    記憶装置
１０１    トランジスタ
１０２    トランジスタ
１１１    トランジスタ
１１２    トランジスタ
１１３    トランジスタ
１１４    トランジスタ
１１５    トランジスタ
１１６    トランジスタ
１１７    トランジスタ
１２０    ラッチ回路
１２１    クロックドインバータ
１２２    インバータ
１２３    クロックドインバータ
１３０    インバータ
１３１    トランジスタ
１３２    トランジスタ
１４０    クロックドインバータ
１４０Ａ    クロックドインバータ
１４０Ｂ    クロックドインバータ
１４１    トランジスタ
１４２    トランジスタ
１４３    トランジスタ
１４４    トランジスタ
１６１    保持容量
１６２    保持容量
２０１    比較器
２０２    メモリ部
２０３    メモリ部
２０４    出力電位確定器
２１１    トランジスタ
２１２    トランジスタ
２１３    トランジスタ
２１４    トランジスタ
２１５    トランジスタ
２１６    トランジスタ
２１７    トランジスタ
２２１    トランジスタ
２２２    トランジスタ
２５０    記憶装置
２５１    比較器
２５２    メモリ部
２５３    メモリ部
２５４    出力電位確定器
２６１    保持容量
２６２    保持容量
５０１    下地絶縁膜
５０２    埋め込み絶縁物
５０３ａ    半導体領域
５０３ｂ    半導体領域
５０３ｃ    半導体領域
５０４    ゲート絶縁膜
５０５    ゲート電極
５０６ａ    側壁絶縁膜
５０６ｂ    側壁絶縁膜
５０７    絶縁膜
５０８ａ    ソース領域
５０８ｂ    ドレイン領域
５５０    基板
５５２    下地絶縁膜
５５４    保護絶縁膜
５５６    酸化物半導体膜
５５６ａ    高抵抗領域
５５６ｂ    低抵抗領域
５５８    ゲート絶縁膜
５６０    ゲート電極
５６２    側壁絶縁膜
５６４    電極
５６６    層間絶縁膜
５６８    配線
６００    基板
６０２    下地絶縁膜
６０６    酸化物半導体膜
６０８    ゲート絶縁膜
６１０    ゲート電極
６１４    電極
６１６    層間絶縁膜
６１８    配線
６２０    保護膜
９０１    酸化物半導体トランジスタ
９０２    絶縁膜
９０３    酸化物半導体層
９０４    ソース電極
９０５    ドレイン電極
９０６    ゲート絶縁膜
９０７    ゲート電極
９０８    高濃度領域
９０９    チャネル形成領域
９１１    酸化物半導体トランジスタ
９１２    絶縁膜
９１３    酸化物半導体層
９１４    ソース電極
９１５    ドレイン電極
９１６    ゲート絶縁膜
９１７    ゲート電極
９１８    高濃度領域
９１９    チャネル形成領域
３０００    基板
３００１    トランジスタ
３００３ａ    電極
３００３ｂ    電極
３００３ｃ    電極
３００４    論理回路
３１００ａ    配線
３１００ｂ    配線
３１００ｃ    配線
３１００ｄ    配線
３１０６    素子分離絶縁膜
３１４０ａ    絶縁膜
３１４０ｂ    絶縁膜
３１４１ａ    絶縁膜
３１４１ｂ    絶縁膜
３１４２ａ    絶縁膜
３１４２ｂ    絶縁膜
３１７０ａ    記憶素子
３１７０ｂ    記憶素子
３１７１ａ    トランジスタ
３１７１ｂ    トランジスタ
３３０３    電極
３５０１ａ    電極
３５０１ｂ    電極
３５０１ｃ    電極
３５０２ａ    電極
３５０２ｂ    電極
３５０２ｃ    電極
３５０３ａ    電極
３５０３ｂ    電極
３５０５    電極
９９００    基板
９９０１    ＡＬＵ
９９０２    ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ
９９０３    Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ
９９０４    Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ
９９０５    Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ
９９０６    Ｒｅｇｉｓｔｅｒ
９９０７    Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ
９９０８    Ｂｕｓ・Ｉ／Ｆ
９９０９    ＲＯＭ
９９２０    ＲＯＭ・Ｉ／Ｆ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図２３】
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【図２４】
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【図３９】
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