(57)【特許請求の範囲】
【請求項１】
バンドギャップ基準電圧を生成するバンドギャップリファレンス回路と、
前記バンドギャップ基準電圧に応じてバンドギャップ電流を生成するバンドギャップ電流生成回路と、
絶対温度に比例する電流を生成するＰＴＡＴ電流生成回路と、
前記ＰＴＡＴ電流生成回路から生成される電流と前記バンドギャップ電流を比較して補正電流を出力する補正回路とを備え、
前記補正回路は、前記ＰＴＡＴ電流生成回路から生成される電流が前記バンドギャップ電流より、小さい時に前記バンドギャップ電流を出力し、大きいときに線形近似補正電流を出力し、
前記バンドギャップリファレンス回路は、前記補正電流に基づき生じた補正電圧を加算したバンドギャップ基準電圧を出力する、基準電圧発生回路。
【請求項２】
バンドギャップ基準電圧を生成するバンドギャップリファレンス回路と、
前記バンドギャップ基準電圧に応じてバンドギャップ電流を生成するバンドギャップ電流生成回路と、
絶対温度に比例する電流を生成するＰＴＡＴ電流生成回路と、
前記ＰＴＡＴ電流生成回路から生成される電流と前記バンドギャップ電流を比較して補正電流を出力する補正回路とを備え、
前記補正回路は、前記ＰＴＡＴ電流生成回路から生成される電流が前記バンドギャップ電流より、大きい時に前記バンドギャップ電流を出力し、小さいときに線形近似補正電流を出力し、
前記バンドギャップリファレンス回路は、前記補正電流に基づき生じた補正電圧を加算したバンドギャップ基準電圧を出力する、基準電圧発生回路。
【請求項３】
前記バンドギャップリファレンス回路は、
基準電圧出力生成回路を含み、
前記基準電圧出力生成回路は、
複数の抵抗を有し、
前記複数の抵抗は直列接続され、
前記補正回路の出力は、各抵抗間の複数の接続ノードのうちの１つと接続され、前記補正電圧を生成する、請求項１〜２のいずれか１項に記載の基準電圧発生回路。
【請求項４】
前記補正回路は複数あり、
前記補正回路のうちの第１の補正回路は、
第１の温度から第２の温度までの前記バンドギャップリファレンス回路の出力電圧である第１の出力電圧に対して補正を行い、第１の補正電流を出力し、
前記補正回路のうちの第２の補正回路は、
前記第２の温度から第３の温度までの前記バンドギャップリファレンス回路の出力電圧である第２の出力電圧に対して補正を行い、第２の補正電流を出力し、
前記バンドギャップリファレンス回路は、前記第１の温度から前記第２の温度については、前記第１の補正電流に基づき生じた第１の補正電圧を前記第１の出力電圧に加算し、補正された第１のバンドギャップ基準電圧を出力し、
前記バンドギャップリファレンス回路は、前記第２の温度から前記第３の温度については、前記第２の補正電流に基づき生じた第２の補正電圧に前記第１の補正電圧を加算した電圧を第２のバンドギャップ基準電圧に加算し、補正された前記第２の出力電圧を出力する、請求項１〜３のいずれか１項に記載の基準電圧発生回路。
【請求項５】
バンドギャップ電圧を生成するバンドギャップリファレンス回路と、
前記バンドギャップ電圧に応じてバンドギャップ電流を生成するバンドギャップ電流生成回路と、
絶対温度に比例する電流を生成するＰＴＡＴ電流生成回路と、
前記ＰＴＡＴ電流生成回路から生成される電流が前記バンドギャップ電流より、小さい時に前記バンドギャップ電流を、大きいときに線形近似補正電流を、補正電流として出力する補正回路と、
バンドギャップ基準電圧を出力するアンプと、
前記バンドギャップ基準電圧と前記補正電流が入力される基準電圧出力生成回路とを備え、
前記アンプの正の入力端子には、前記バンドギャップ電圧が入力され、負の入力端子には、前記基準電圧出力生成回路の出力が接続される、基準電圧発生回路。
【請求項６】
前記基準電圧出力生成回路は、
複数の抵抗を含み、
前記複数の抵抗は直列接続され、
前記補正電流は、各抵抗間の複数の接続ノードのうちの１つから入力される、請求項５に記載の基準電圧発生回路。
【請求項７】
前記補正回路は、複数のＰＭＯＳトランジスタにより構成されるカレントミラー回路を含む、請求項１〜６のいずれか１項に記載の基準電圧発生回路。
【請求項８】
前記補正回路は、複数のＮＭＯＳトランジスタにより構成されるカレントミラー回路を含む、請求項１〜６のいずれか１項に記載の基準電圧発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基準電圧発生回路に関する。
【背景技術】
【０００２】
半導体回路、特にアナログ回路の高精度化のためには、温度変化に対する基準電圧の変動が極めて小さいものが要求される。
【０００３】
このような要求に対して、たとえば、特許文献１には、次のような基準電圧発生回路が開示されている。
【０００４】
ＢＧＲ（ＢａｎｄＧａｐ  Ｒｅｆｅｒｅｎｃｅ）回路に接続される抵抗から取り出した絶対温度に比例する電圧（ＰＴＡＴ電圧：Ｐｒｏｐｏｔｉｏｎａｌ  Ｔｏ  Ａｂｓｏｌｕｔｅ  Ｔｅｍｐｅｒａｔｕｒｅ電圧）と、ＢＧＲ回路の出力電圧とを抵抗分圧して取り出した電圧が差動対で構成される補正回路に入力される。補正回路の差動対は、温度に応じて変化する入力電圧差に応じて補正電流を発生する。発生した補正電流を再度ＢＧＲ回路に接続される抵抗に流すことによって、ＢＧＲ回路から出力される温度変化に応じて変化した基準電圧が補正される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第７４２０３５９号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１では、補正電流を差動対に温度に応じて変化する電位差を与えＢＧＲの温度特性の２次特性と逆特性を持った補正電流を作り、それをＢＧＲ回路内の抵抗にフィードバックすることで電圧を加算し、温度特性の補正を行っている。そのため補正電圧がトランスコンダクタンス及び抵抗分割された抵抗値に依存してしまうため、プロセス変動した場合に補正電圧も変動してしまい、所望の特性が得られなくなる。
【０００７】
それゆえに、本発明の目的は、基準電圧発生回路の出力の温度特性を区間で分割し、線形近似して近似したものの逆特性の電圧を加算することによって、温度依存性の極めて小さい基準電圧発生回路を提供することである。
【課題を解決するための手段】
【０００８】
本発明の一実施例によれば、基準電圧発生回路であって、バンドギャップ基準電圧を生成するバンドギャップリファレンス回路と、バンドギャップ基準電圧に応じてバンドギャップ電流を生成するバンドギャップ電流生成回路と、絶対温度に比例する電流を生成するＰＴＡＴ電流生成回路と、ＰＴＡＴ電流生成回路から生成される電流とバンドギャップ電流を比較して補正電流を生成する補正回路とを備え、バンドギャップリファレンス回路は、補正電流に基づき生じた補正電圧を加算したバンドギャップ基準電圧を出力する。
【発明の効果】
【０００９】
本発明の一実施形態の基準電圧発生回路によれば、バンドギャップ基準電圧の温度依存性を極めて小さくすることができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施の形態１の半導体装置の構成を表わす図である。
【図２】本発明の実施の形態の基準電圧発生回路１０の構成の概要を表わす図である。
【図３】実施の形態１の基準電圧発生回路１０の構成を表わす図である。
【図４】図３のＡＭＰ１の構成を表わす図である。
【図５】実施の形態１による基準電圧発生回路１０の動作を説明するための図である。
【図６】本発明の実施の形態２の基準電圧発生回路の構成の概要を表わす図である。
【図７】実施の形態２の基準電圧発生回路１０Ａの構成を表わす図である。
【図８】本発明の実施の形態３の基準電圧発生回路１０Ｂの構成の概要を表わす図である。
【図９】実施の形態３の基準電圧発生回路１０Ｂの構成を表わす図である。
【図１０】実施の形態３による基準電圧発生回路１０Ｂの動作を説明するための図である。
【図１１】本発明の実施の形態４の基準電圧発生回路１０Ｃの構成の概要を表わす図である。
【図１２】実施の形態４の基準電圧発生回路１０Ｃの構成を表わす図である。
【図１３】実施の形態４による基準電圧発生回路１０Ｃの動作を説明するための図である。
【図１４】本発明の実施の形態５の基準電圧発生回路１０Ｄの構成の概要を表わす図である。
【図１５】実施の形態５の基準電圧発生回路１０Ｄの構成を表わす図である。
【図１６】実施の形態５の基準電圧発生回路１０Ｄによるバンドギャップ基準電圧ＶＢＧの結果を示すための図である。
【図１７】実施の形態６の基準電圧発生回路１０Ｅの主要な回路を説明するための図である。
【発明を実施するための形態】
【００１１】
以下、本発明について図面を参照して詳しく説明する。なお、図中同一又は相当部分には同一の符号を付してその説明は繰返さない。
【００１２】
［実施の形態１］
図１は、本発明の実施の形態１の半導体装置の構成を表わす図である。
【００１３】
図１を参照して、この半導体装置１は、バッテリ監視に用いられるものであり、セルバランス制御回路２と、マルチプレクサ３と、基準電圧発生回路１０と、レギュレータ７と、自己診断回路８と、レベルシフト回路５と、１２ビットΔΣＡＤＣ６と、ＳＰＩ（Ｓｅｒｉａｌ  Ｐｅｒｉｐｈｅｒａｌ  Ｉｎｔｅｒｆａｃｅ）回路９Ａ，９Ｂと、ＷＤＴ／Ｒｅｓｅｔ部１１と、制御レジスタ４とを備える。
【００１４】
セルバランス制御回路２は、直列接続した多数のバッテリの電圧ＶＩＮ０１〜ＶＩＮ１２，ＣＩＮ０〜ＣＩＮ１２を受けて、これらのバッテリの放電に生じたアンバランスに対して、バランスが取れた充電を行なうように制御する。
【００１５】
マルチプレクサ３は、セルバランス制御回路２からの１２個の出力のうち１つを選択して出力する。
【００１６】
レベルシフト回路５は、１２ビットΔΣＡＤＣ６に与える電圧のレベルを変換する。
基準電圧発生回路１０は、高精度なバンドギャップ基準電圧ＶＢＧを１２ビットΔΣＡＤＣ６に供給する。
【００１７】
レギュレータ７は、バンドギャップ基準電圧ＶＧＢを増幅して出力したり、外部電源ＶＣＣを調整し内部回路に供給したりする。
【００１８】
１２ビットΔΣＡＤＣ６は、マルチプレクサから出力されるアナログの電圧と、デジタル出力をＤＡ（Ｄｉｇｉｔａｌ  ｔｏ  Ａｎａｌｏｇ）変換して積分した信号との差分（Δ）を求め、これを積分（Σ）した信号を参照電圧と比較して量子化した１２ビットの値を制御レジスタ４へ出力する。
【００１９】
自己診断回路８は、バッテリの電圧ＶＩＮ０１〜ＶＩＮ１２，ＣＩＮ０〜ＣＩＮ１２の異常を診断する。
【００２０】
ＳＰＩ回路９Ａ，９Ｂは、制御レジスタ４内の１２ビットΔΣＡＤＣ６の出力値に基づいて、他のＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）を制御する。
【００２１】
ＷＤＴ／Ｒｅｓｅｔ部１１は、ウオッチドグタイマ機能と、リセット機能を実行する。
図１の半導体装置１では、基準電圧発生回路１０から高精度なバンドギャップ基準電圧ＶＢＧが１２ビットΔΣＡＤＣ６に供給されるので、バッテリの監視精度がよくなる。
【００２２】
この半導体装置１において、後に説明する基準電圧発生回路を搭載することで、温度変化に対するΔΣＡＤＣの電圧検出精度が劣化することなく、高精度を維持することが出来る。そのため、この半導体装置の性能を向上させることができる。
【００２３】
（基準電圧発生回路１０の概要）
図２は、本発明の実施の形態の基準電圧発生回路１０の構成の概要を表わす図である。
【００２４】
図２を参照して、基準電圧発生回路１０は、ＢＧＲ回路１００と、ＢＧＲ電流生成回路２００と、線形近似補正電流生成回路３００と、ＰＴＡＴ（Ｐｒｏｐｏｔｉｏｎａｌ  Ｔｏ  Ａｂｓｏｌｕｔｅ  Ｔｅｍｐｅｒａｔｕｒｅ）電流生成回路４００とを含む。ＢＧＲ回路１００は、基準電圧出力生成回路１１０を含む。基準電圧出力生成回路１１０は抵抗Ｒ３，Ｒ４を含む。
【００２５】
ＢＧＲ電流生成回路２００の端子Ｖｉｎにバンドギャップ基準電圧ＶＢＧが入力され、端子Ｉｏｕｔから電流ＩＢＧＲ＿Ｈが線形近似補正電流生成回路３００に出力する。ＢＧＲ電流ＩＢＧＲ＿Ｈは後述するように所定の温度（例えば図５のＴ１）に達すると所定の電流値（ＩＢＧＲ＿Ｈ＿ＭＡＸ）にクランプされるように構成される。その電流値（ＩＢＧＲ＿Ｈ＿ＭＡＸ）の温度依存性はＰＴＡＴ電流生成回路４００に流れ込む電流ＩＰＴＡＴ＿Ｈの温度依存性と比較して小さい。
【００２６】
一方、線形近似補正電流生成回路３００の端子Ｉｉｎ２からＰＴＡＴ電流生成回路４００の端子Ｉｏｕｔに絶対温度に比例する電流ＩＰＴＡＴ＿Ｈが出力される。
【００２７】
線形近似補正電流生成回路３００は、ＢＧＲ電流生成回路２００のクランプされた所定の電流値（ＩＢＧＲ＿Ｈ＿ＭＡＸ）およびＰＴＡＴ電流生成回路４００からの絶対温度に比例する電流（ＩＰＴＡＴ＿Ｈ）を比較し、電流ＩＰＴＡＴ＿Ｈが電流ＩＢＧＲ＿Ｈ＿ＭＡＸより大きくなると、補正電流ＩＣＯＲＲＥＣＴ＿Ｈが生成され、端子ｏｕｔからＢＧＲ回路１００へ出力される。この補正電流は、バンドギャップ基準電圧ＶＢＧの温度特性と逆特性を有する。
【００２８】
基準電圧出力生成回路１１０は、この補正電流ＩＣＯＲＲＥＣＴ＿Ｈに基づき生じた補正電圧と、バンドギャップ基準電圧とを加算しバンドギャップ基準電圧ＶＢＧとして出力する。
【００２９】
（基準電圧発生回路１０の詳細）
図３は、実施の形態１の基準電圧発生回路１０の構成を表わす図である。図３を参照して、基準電圧発生回路１０は、ＢＧＲ回路１００と、ＢＧＲ電流生成回路２００と、線形近似補正電流生成回路３００と、ＰＭＯＳトランジスタＭ７と、ＮＭＯＳトランジスタＭ５，Ｍ６とを含む。ここで、電流源１０２と、ＮＰＮ型バイポーラトランジスタＱ１，Ｑ２と、抵抗Ｒ２と、ＰＭＯＳトランジスタＭ７と、ＮＭＯＳトランジスタＭ５，Ｍ６とを合わせてＰＴＡＴ電流生成回路４００とも称する。
【００３０】
（ＢＧＲ回路１００）
図３に示すように、ＢＧＲ回路１００は、電流源１０２と、基準電圧出力生成回路１１０とを含む。基準電圧出力生成回路１１０は、ＮＰＮ型バイポーラトランジスタＱ１およびＱ２、抵抗Ｒ２〜Ｒ４とを含む。なお、抵抗Ｒ３はトリミングにより抵抗値の微調整が可能な可変抵抗を意味するが、可変抵抗で無くても良い。
【００３１】
電流源１０２は、ほぼ同一の大きさの電流Ｉ１’および電流Ｉ２’を出力する。電流源１０２は、ＰＭＯＳトランジスタＭ８およびＭ９と、フィードバックを行なうアンプＡＭＰ２と、ボルテージフォロアを構成するアンプＡＭＰ３とを含む。
【００３２】
ＰＭＯＳトランジスタＭ８およびＭ９は、カレントミラー回路を構成する。ＰＭＯＳトランジスタＭ８のソースおよびＰＭＯＳトランジスタＭ９のソースは、電源ＶＣＣに接続される。ＰＭＯＳトランジスタＭ８のドレインは、ＮＰＮ型バイポーラトランジスタＱ１のコレクタ端子に接続される。ＰＭＯＳトランジスタＭ９のドレインは、バイポーラトランジスタＱ２のコレクタ端子に接続される。
【００３３】
アンプＡＭＰ２の正の入力端子は、ＰＭＯＳトランジスタＭ９のドレインおよびバイポーラトランジスタＱ２のコレクタ端子に接続される。アンプＡＭＰ２の負の入力端子は、ＰＭＯＳトランジスタＭ８のドレインおよびＮＰＮ型バイポーラトランジスタＱ１のコレクタ端子に接続される。アンプＡＭＰ２の出力端子は、ＰＭＯＳトランジスタＭ８のゲートおよびＰＭＯＳトランジスタＭ９のゲートに接続される。
【００３４】
ＰＭＯＳトランジスタＭ８とＰＭＯＳトランジスタＭ９のサイズは等しいときは、アンプＡＭＰ２によって、電流源１０２からＮＰＮ型バイポーラトランジスタＱ１へ送られる電流Ｉ１’と、電流源１０２からバイポーラトランジスタＱ２へ送られる電流Ｉ２’の大きさがほぼ等しくなる。
【００３５】
ＡＭＰ３の正の入力端子は、ＰＭＯＳトランジスタＭ８のドレインおよびＮＰＮ型バイポーラトランジスタＱ１のコレクタ端子に接続される。アンプＡＭＰ３の出力端子は、ノードＮＤ２に接続されるとともに、アンプＡＭＰ３の負の入力端子に接続される。
【００３６】
ＮＰＮ型バイポーラトランジスタＱ１のコレクタ端子は、ＰＭＯＳトランジスタＭ８のドレインに接続され、電流Ｉ１’が流入される。
【００３７】
ＮＰＮ型バイポーラトランジスタＱ１のベース端子はノードＮＤ２に接続され、エミッタ端子はノードＮＤ１に接続される。
【００３８】
バイポーラトランジスタＱ２のコレクタ端子は、ＰＭＯＳトランジスタＭ９のドレインに接続され、電流Ｉ２’が流入される。なお、電流Ｉ１，Ｉ２はそれぞれバイポーラトランジスタＱ１，Ｑ２のエミッタ電流である。
【００３９】
バイポーラトランジスタＱ２のベース端子はノードＮＤ２に接続され、エミッタ端子は抵抗Ｒ２に接続される。
【００４０】
抵抗Ｒ２の一方の端子は、バイポーラトランジスタＱ２のエミッタ端子に接続され、他方の端子は、ノードＮＤ１に接続される。
【００４１】
抵抗Ｒ３と抵抗Ｒ４とは直列に接続され、ノードＮＤ１とグランドとの間に設けられる。
【００４２】
ＮＰＮ型バイポーラトランジスタＱ１のベース端子とバイポーラトランジスタＱ２のベース端子とが接続されるノードＮＤ２は、バンドギャップ基準電圧ＶＢＧを出力する。
【００４３】
（ＢＧＲ電流生成回路２００）
ＢＧＲ電流生成回路２００は、ＡＭＰ１と、ＰＭＯＳトランジスタＭ１，Ｍ２と抵抗Ｒ１とを含む。
【００４４】
ＰＭＯＳトランジスタＭ１，Ｍ２のソースは、電源電圧ＶＣＣに接続され、ゲートは、ＡＭＰ１の出力を受ける。
【００４５】
ＰＭＯＳトランジスタＭ１のドレインは、抵抗Ｒ１の一方端に接続されるとともに、ＡＭＰ１の正の入力端子に接続される。
【００４６】
ＰＭＯＳトランジスタＭ２のドレインは、ＰＭＯＳトランジスタＭ２のドレイン信号は、線形近似補正電流生成回路３００に出力される。
【００４７】
ＡＭＰ１の正の入力端子は、ＰＭＯＳトランジスタＭ１のドレインおよび抵抗Ｒ１の一方端に接続される。ＡＭＰ１の正の入力端子は、ＮＰＮ型バイポーラトランジスタＱ１，Ｑ２のベース端子に接続される。アンプＡＭＰ３の出力端子は、ＰＭＯＳトランジスタＭ１，Ｍ２のゲートに接続される。
【００４８】
抵抗Ｒ１は、ＰＭＯＳトランジスタＭ１のドレインとグランドとの間に接続される。
このＢＧＲ電流生成回路２００によって生成された電流は、電流ＩＢＧＲ＿Ｈとして線形近似補正電流生成回路３００に出力される。ＰＭＯＳトランジスタＭ１とＭ２とはカレントミラー構成になっているので、ＰＭＯＳトランジスタＭ２が飽和領域で動作するときにはＰＭＯＳトランジスタＭ１に流れる電流とＰＭＯＳトランジスタＭ２に流れる電流はカレントミラー比に比例しており、電流ＩＢＧＲ＿Ｈの最大出力電流値はＰＭＯＳトランジスタＭ１に流れる電流に比例した電流値（ＩＢＧＲ＿Ｈ＿ＭＡＸ）となる。
【００４９】
（線形近似補正電流生成回路３００）
線形近似補正電流生成回路３００は、ソース型線形近似補正電流生成回路であって、ＰＭＯＳトランジスタＭ３，Ｍ４を含む。ＰＭＯＳトランジスタＭ３，Ｍ４のソースは電源電圧ＶＣＣと接続され、ゲートはＢＧＲ電流生成回路２００のＰＭＯＳトランジスタＭ２のドレインに接続され、ＢＧＲ電流生成回路２００からの出力を受ける。
【００５０】
ＰＭＯＳトランジスタＭ３のドレインもＢＧＲ電流生成回路２００からの出力を受ける。線形近似補正電流生成回路３００は、後述するように所定の温度（例えば図５のＴ１）に達するまではＢＧＲ電流生成回路のＢＧＲ電流ＩＢＧＲ＿Ｈを電流ＩＰＴＡＴ＿ＨとしてＰＴＡＰ電流生成回路４００に出力する。これは、ＰＭＯＳトランジスタＭ２が線形領域で動作し、ＰＭＯＳトランジスタＭ３、Ｍ４をカットオフしているからである。そして、所定の温度（Ｔ１）を超えると、ＰＴＡＰ電流生成回路４００に流れ込む電流ＩＰＴＡＴ＿ＨがＢＧＲ電流生成回路の最大出力電流値（ＩＢＧＲ＿Ｈ＿ＭＡＸ）より大きくなるため、ＰＭＯＳトランジスタＭ３からその差分電流（すなわち、電流ＩＰＴＡＴ＿Ｈから電流ＩＢＧＲ＿Ｈ＿ＭＡＸを差し引いた電流）が補正電流生成回路３００中のＰＭＯＳトランジスタＭ３のドレインに流れる。ＰＭＯＳトランジスタＭ３とＰＭＯＳトランジスタＭ４はカレントミラー回路を構成しており、ＰＭＯＳトランジスタＭ３に流れる電流に比例した電流がＰＭＯＳトランジスタＭ４から補正電流ＩＣＯＲＲＥＣＴ＿Ｈとして基準電圧出力生成回路１１０に出力される。
【００５１】
（ＰＴＡＴ電流生成回路４００）
ＰＴＡＴ電流生成回路４００は、ＢＧＲ回路１００の一部の回路と重複する。ＰＴＡＴ電流生成回路４００は、ＮＭＯＳトランジスタＭ５、Ｍ６とＰＭＯＳトランジスタＭ７と、電流源１０２と、ＮＰＮ型バイポーラトランジスタＱ１，Ｑ２と、抵抗Ｒ２とを含む。
【００５２】
ＮＭＯＳトランジスタＭ５，Ｍ６はカレントミラーを構成し、ＮＭＯＳトランジスタＭ５，Ｍ６のソースは、グランド電位が与えられる。また、ＮＭＯＳトランジスタＭ５，Ｍ６のゲートと、ＮＭＯＳトランジスタＭ６のドレインとが接続されるとともに、ＰＭＯＳトランジスタＭ７のドレインにも接続される。
【００５３】
ＮＭＯＳトランジスタＭ５のドレインは、線形近似補正電流生成回路３００の出力である電流ＩＰＴＡＴ＿Ｈを受ける。
【００５４】
ＰＭＯＳトランジスタＭ７のゲートは、電流源１０２のＰＭＯＳトランジスタＭ８，Ｍ９のゲートに接続され、ＰＭＯＳトランジスタＭ７のソースは電源電圧ＶＣＣと接続される。ＰＭＯＳトランジスタＭ７のドレインは、ＮＭＯＳトランジスタＭ５，Ｍ６のゲートに接続されるとともに、ＮＭＯＳトランジスタＭ６のドレインにも接続される。
【００５５】
（ＡＭＰ１）
図４は、図３のＡＭＰ１の構成を表わす図である。
【００５６】
図４を参照して、アンプＡＭＰ１は、入力差動対を構成するＮＭＯＳトランジスタＭＮ１，ＭＮ２と、テール電流源を構成するＮＭＯＳトランジスタＭＮ３と、負荷に対応するＰＭＯＳトランジスタＭＰ１，ＭＰ２で構成される。ＮＭＯＳトランジスタＭＮ３のゲートには、一定のバイアス電圧ＶＢＮが入力される。ＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭＮ２の接続ノードがＡＭＰ１の出力端子であり、電圧ＯＵＴＰが出力される。
【００５７】
なお、アンプＡＭＰ２、ＡＭＰ３および後に説明するＡＭＰ４、ＡＭＰ５もＡＭＰ１と同様な構成となるため、ＡＭＰ２〜５については説明を繰返さない。
【００５８】
（補正電流）
図５は、実施の形態１による基準電圧発生回路１０の動作を説明するための図である。図５の（Ａ）は、温度に対して、従来のバンドギャップ基準電圧ＶＢＧがどのように変化していたかを示す図である。図５（Ａ）の示すように、縦軸に電圧［Ｖ］が示され、横軸に温度が示される。また、波形Ｈ１は、バンドギャップ基準電圧ＶＢＧの２次特性を示す。直線Ｌ１は、温度Ｔ１，Ｔ２に対して、波形Ｈ１を線形近似した直線を示す。この温度Ｔ１，Ｔ２は、後に説明するように抵抗Ｒ１，Ｒ２のサイズやＮＰＮ型バイポーラトランジスタＱ１，Ｑ２の面積比、カレントミラーの比を設定することにより定まる。従来のバンドギャップ基準電圧ＶＢＧは、温度に応じて、図示はしないが数ｍＶの範囲で変化する。ここで、Ｔ１＝６０℃，Ｔ２＝１２０℃程度に設定することが好ましい。
【００５９】
本発明の実施の形態１では、高温側の数ｍＶの範囲での変化を更に小さくすることによって、温度依存性を極めて小さいバンドギャップ基準電圧ＶＢＧを生成することを目的としている。
【００６０】
図５の（Ｂ）は、バンドギャップ基準電圧ＶＢＧが温度によって変化しないようにするために必要な補正電圧を示す図である。
【００６１】
図５の（Ｂ）の示すように、縦軸に電圧［Ｖ］が示され、横軸に温度が示される。また、波形Ｃ１は、温度Ｔ１〜Ｔ２に対して上述した波形Ｈ１を線形近似した直線Ｌ１の電圧に基づいて生成された補正電圧を示す。
【００６２】
この補正電圧の生成方法を以下に説明する。
図３を再度参照して、ＢＧＲ電流生成回路２００の抵抗Ｒ１に流れる電流ＩＣＯＮＳＴ（一定）は、式（１）で表される。なお、後述するように抵抗Ｒ１の温度依存性の影響は電流を電圧に変換する際に相殺されるため、電流ＩＣＯＮＳＴ（一定）と表記している。
【００６３】
【数１】
0005879136.tif 000002
【００６４】
ここで、ＶＶＢＧはバンドギャップ基準電圧ＶＢＧを示す。従って、ＢＧＲ電流生成回路２００から出力される電流ＩＢＧＲ＿Ｈの最大値（ＩＢＧＲ＿Ｈ＿ＭＡＸ）は、式（２）で表される。
【００６５】
【数２】
0005879136.tif 000003
【００６６】
ここで、ｂは比例定数であり、ＰＭＯＳトランジスタＭ１とＭ２とのカレントミラー比で決定される値である。
【００６７】
一方、ＰＴＡＴ電流生成回路４００から出力される電流を計算するために、バイポーラトランジスタＱ２のベース・エミッタ間に順方向電圧Ｖｄを印加すると、そのときのコレクタ電流Ｉとの関係は式（３）で表される。
【００６８】
【数３】
0005879136.tif 000004
【００６９】
ここで、ｑは電子の電荷、ｋＢはボルツマン定数、Ｔは絶対温度を示し、Ｉｓは逆方向飽和電流と呼ばれ、バイポーラのエミッタの面積に比例する値である。
【００７０】
式（３）を用いて、抵抗Ｒ２に流れる電流Ｉ２を求めると式（４）で表される。なお、ここで、定数Ｍは、ＮＰＮ型バイポーラトランジスタＱ１に対するバイポーラトランジスタＱ２の面積比を示す。なお、この定数Ｍは８程度が好ましい。
【００７１】
【数４】
0005879136.tif 000005
【００７２】
電流ＩＰＴＡＴ＿Ｈは、ＮＭＯＳトランジスタＭ５とＭ６とのカレントミラー構成およびＰＭＯＳトランジスタＭ７とＭ９とのカレントミラー構成により、バイポーラトランジスタＱ２のコレクタ電流Ｉ２’と比例関係を有し、電流Ｉ２’とバイポーラトランジスタＱ２のエミッタ電流Ｉ２とは式（５）で表される。
【００７３】
【数５】
0005879136.tif 000006
【００７４】
ここで、ａは比例定数を示し、ＮＭＯＳトランジスタＭ５とＭ６とのカレントミラーによる電流比およびＰＭＯＳトランジスタＭ７とＭ９とのカレントミラー比で決定される値である。βはバイポーラトランジスタＱ２のエミッタ接地増幅率を示す。
【００７５】
補正電流ＩＣＯＲＲＥＣＴ＿Ｈが流れ出す条件は、ＰＴＡＰ電流生成回路４００に流れ込む電流ＩＰＴＡＴ＿ＨがＢＧＲ電流生成回路の最大出力電流値（ＩＢＧＲ＿Ｈ＿ＭＡＸ）より大きくなる条件であり、式（６）で表される条件を満たす必要がある。
【００７６】
【数６】
0005879136.tif 000007
【００７７】
この式（６）を用いて、電流ＩＢＧＲ＿Ｈが電流ＩＰＴＡＴ＿Ｈと等しくなるときの温度ＴをＴ１とすると、Ｔ１は式（７）で表される。式（７）に示されるように温度Ｔ１はカレントミラー比に基づく比例定数ａ，ｂや抵抗Ｒ１と抵抗Ｒ２との比等によって設定することができる。式（７）の示すように抵抗Ｒ１と抵抗Ｒ２とはそれぞれ分母と分子にあるので、例えば抵抗Ｒ１と抵抗Ｒ２とを同一半導体チップ上で同じ温度特性を有する材料を用いて製造することにより、抵抗Ｒ１と抵抗Ｒ２との温度依存性を相殺することができる。
【００７８】
【数７】
0005879136.tif 000008
【００７９】
補正電流ＩＣＣＯＲＥＣＴ＿Ｈは電流ＩＰＴＡＴ＿Ｈと電流ＩＢＧＲ＿Ｈ＿ＭＡＸとの差分に比例した電流であり、式（８）で表される。
【００８０】
【数８】
0005879136.tif 000009
【００８１】
式（８）の電流ＩＰＴＡＴ＿Ｈに式（５）、式（４）を代入し、電流ＩＢＧＲ＿Ｈ＿ＭＡＸに式（２）、式（１）を代入し、式（７）を用いて定数項を温度Ｔ１に置き換えると式（９）で表される。
【００８２】
【数９】
0005879136.tif 000010
【００８３】
式（９）の示すように、例えば、温度Ｔ１を６０℃とすると、温度Ｔが６０℃以上では電流ＩＣＯＲＲＥＣＴ＿Ｈの電流値は式（９）から求めることができる。
【００８４】
そして、補正電流ＩＣＣＯＲＥＣＴ＿Ｈは、基準電圧出力生成回路１１０の抵抗Ｒ４に流れ込み補正電圧を生成する。その補正電圧は電流ＩＣＯＲＲＥＣＴ＿Ｈに抵抗Ｒ４を乗じた値となり、図５（Ｂ）に示される波形Ｃ１の勾配Ｃは式（１０）で表される。式（１０）の示すように抵抗Ｒ４と抵抗Ｒ２とはそれぞれ分子と分母にあるので、例えば抵抗Ｒ４と抵抗Ｒ２とを同一半導体チップ上で同じ温度特性を有する材料を用いて製造することにより、抵抗Ｒ４と抵抗Ｒ２との温度依存性を相殺することができる。
【００８５】
【数１０】
0005879136.tif 000011
【００８６】
ここで、電位差ΔＶ＝Ｖ２−Ｖ１と温度差ΔＴ＝Ｔ２−Ｔ１との関係は、式（１１）で表される。
【００８７】
【数１１】
0005879136.tif 000012
【００８８】
図５の（Ｃ）は、図５の（Ａ）のバンドギャップ基準電圧に（Ｂ）の補正電圧を加えた図である。温度Ｔ１〜Ｔ２間について、図５の（Ａ）に示されるように、温度に対してバンドギャップ基準電圧の変動が２次関数的であるのに対し、図５の（Ｃ）に示されるように、線形近似された補正電圧を加算したことにより、温度Ｔ１〜Ｔ２間について、バンドギャップ基準電圧の変動が減少し、温度依存性が低下する。このときのバンドギャップ基準電圧の変動は、図５の（Ａ）の波形Ｈ１と直線Ｌ１との電位差ΔＶα程度に制限される。
【００８９】
従って、実施の形態１のような構成を取ることにより、高温側のバンドギャップ基準電圧の変動を抑えることができ、温度依存性の極めて小さい基準電圧を生成することができる。
【００９０】
［実施の形態２］
（基準電圧発生回路１０Ａの概要）
実施の形態１の基準電圧発生回路１０と比較しつつ、実施の形態２の基準電圧発生回路１０Ａを説明する。図６は、本発明の実施の形態２の基準電圧発生回路の構成の概要を表わす図である。図６を参照して、基準電圧発生回路１０Ａは、ＢＧＲ回路１００Ａと、ＢＧＲ電流生成回路２００Ａと、線形近似補正電流生成回路３００Ａと、ＰＴＡＴ電流生成回路４００Ａとを含む。
【００９１】
基準電圧発生回路１０Ａは、ＡＭＰ４と、基準電圧出力生成回路１１０Ａをさらに含む。基準電圧出力生成回路１１０Ａは抵抗Ｒ４Ａ〜Ｒ６Ａを含む。
【００９２】
図６の示すように、基準電圧発生回路１０Ａでは、図２のＢＧＲ回路１００内に設けられていた基準電圧出力生成回路１１０を、ＢＧＲ回路１００Ａ外に設けてもよい。すなわち、図２で示したような基準電圧の出力電圧をＢＧＲ回路１００内で生成してもよいし、図６で示したように、ＢＧＲ回路１００Ａ外の基準電圧出力生成回路１１０Ａを用いて基準電圧を生成しても実施の形態１と同様な温度依存性の極めて小さい基準電圧を生成することができる。
【００９３】
ＢＧＲ電流生成回路２００Ａの端子Ｖｉｎは、バンドギャップ基準電圧ＶＢＧが入力され、電流ＩＢＧＲ＿Ｈが端子Ｉｏｕｔから流入する。電流ＩＢＧＲ＿Ｈの流れる向きは変わるが、動作原理は既に説明したように所定の温度（Ｔ１）に達すると所定の電流値（ＩＢＧＲ＿Ｈ＿ＭＡＸ）にクランプされるように構成され、その電流値（ＩＢＧＲ＿Ｈ＿ＭＡＸ）の温度依存性はＰＴＡＴ電流生成回路４００に流れ込む電流ＩＰＴＡＴ＿Ｈの温度依存性と比較して小さい。
【００９４】
一方、ＰＴＡＴ電流生成回路４００Ａの端子Ｉｏｕｔから、絶対温度に比例する電流ＩＰＴＡＴ＿Ｈを線形近似補正電流生成回路３００Ａに出力する。
【００９５】
線形近似補正電流生成回路３００Ａは、ＰＴＡＴ電流生成回路４００Ａに流れる電流ＩＰＴＡＴ＿ＨがＢＧＲ電流生成回路２００Ａに流れる電流ＩＢＧＲ＿Ｈより大きくなると、基準電圧出力生成回路１１０Ａから端子ｏｕｔに補正電流ＩＣＯＲＲＥＣＴ＿Ｈが流入される。
【００９６】
基準電圧出力生成回路１１０Ａは、複数の抵抗Ｒ４Ａ〜Ｒ６Ａを含み、この複数の抵抗Ｒ４Ａ〜Ｒ６Ａは、基準電圧ＶＲＥＦとグランドとの間に直列に接続される。上述した補正電流ＩＣＯＲＲＥＣＴ＿Ｈは、抵抗Ｒ４Ａと抵抗Ｒ５Ａとの接続ノードＮＤ３Ａから流出する。この補正電流は、バンドギャップ基準電圧ＶＢＧの温度特性と逆特性を有する。
【００９７】
ＡＭＰ４は、正の入力端子にＢＧＲ回路１００Ａの出力電圧であるバンドギャップ基準電圧ＶＢＧが接続される。一方、負の入力端子は、基準電圧出力生成回路１１０Ａの抵抗Ｒ５Ａと抵抗Ｒ６Ａとの接続ノードに接続される。ＡＭＰ４の出力端子は、基準電圧ＶＲＥＦと出力するとともに、基準電圧出力生成回路１１０Ａの抵抗Ｒ４Ａの一方端に接続される。
【００９８】
このような構成を取ることにより、実施の形態１のように基準電圧出力発生回路をＢＧＲ回路の内部に設ける必要なく、温度依存性の極めて小さい基準電圧を出力させることができる。
【００９９】
（基準電圧発生回路１０Ａの詳細）
実施の形態１の基準電圧発生回路１０と比較しつつ、実施の形態２の基準電圧発生回路１０Ａを説明する。基準電圧発生回路１０では、ソース型の線形近似補正電流生成回路３００を用いて、補正電流を生成したのに対し、基準電圧発生回路１０Ａでは、シンク型の線形近似補正電流生成回路３００Ａを用いて、補正電流を生成する。
【０１００】
図７は、実施の形態２の基準電圧発生回路１０Ａの構成を表わす図である。図７を参照して、基準電圧発生回路１０Ａは、ＢＧＲ回路１００Ａと、ＢＧＲ電流生成回路２００Ａと線形近似補正電流生成回路３００Ａと、ＰＭＯＳトランジスタＭ７と、ＡＭＰ４と、基準電圧出力生成回路１１０Ａとを含む。なお、電流源１０２と、ＮＰＮ型バイポーラトランジスタＱ１，Ｑ２と、抵抗Ｒ２と、ＰＭＯＳトランジスタＭ７を合わせてＰＴＡＴ電流生成回路４００Ａとも称する。
【０１０１】
（ＢＧＲ回路１００Ａ）
図７に示すように、ＢＧＲ回路１００Ａは、図３のＢＧＲ回路１００の構成から、線形近似補正電流生成回路３００との接続点であるノードＮＤ３を除き、抵抗Ｒ３，Ｒ４を抵抗Ｒ７に置き換えた構成である。具体的には、ＢＧＲ回路１００Ａは、電流源１０２と、ＮＰＮ型バイポーラトランジスタＱ１，Ｑ２と、抵抗Ｒ２，Ｒ７とを含む。なお、抵抗Ｒ７はトリミングにより抵抗値の微調整が可能な可変抵抗を意味するが、可変抵抗で無くても良い。
【０１０２】
電流源１０２は、ほぼ同一の大きさの電流Ｉ１’および電流Ｉ２’を出力する。電流源１０２は、ＰＭＯＳトランジスタＭ８およびＭ９と、フィードバックを行なうアンプＡＭＰ２と、ボルテージフォロアを構成するアンプＡＭＰ３とを含む。
【０１０３】
ＰＭＯＳトランジスタＭ８およびＭ９は、カレントミラー回路を構成する。ＰＭＯＳトランジスタＭ８のソースおよびＰＭＯＳトランジスタＭ９のソースは、電源ＶＣＣに接続される。ＰＭＯＳトランジスタＭ８のドレインは、ＮＰＮ型バイポーラトランジスタＱ１のコレクタ端子に接続される。ＰＭＯＳトランジスタＭ９のドレインは、バイポーラトランジスタＱ２のコレクタ端子に接続される。
【０１０４】
アンプＡＭＰ２の正の入力端子は、ＰＭＯＳトランジスタＭ９のドレインおよびバイポーラトランジスタＱ２のコレクタ端子に接続される。アンプＡＭＰ２の負の入力端子は、ＰＭＯＳトランジスタＭ８のドレインおよびＮＰＮ型バイポーラトランジスタＱ１のコレクタ端子に接続される。アンプＡＭＰ２の出力端子は、ＰＭＯＳトランジスタＭ８のゲートおよびＰＭＯＳトランジスタＭ９のゲートに接続される。
【０１０５】
ＰＭＯＳトランジスタＭ８とＰＭＯＳトランジスタＭ９のサイズは等しいときは、アンプＡＭＰ２によって、電流源１０２からＮＰＮ型バイポーラトランジスタＱ１へ送られる電流Ｉ１’と、電流源１０２からバイポーラトランジスタＱ２へ送られる電流Ｉ２’の大きさがほぼ等しくなる。
【０１０６】
ＡＭＰ３の正の入力端子は、ＰＭＯＳトランジスタＭ８のドレインおよびＮＰＮ型バイポーラトランジスタＱ１のコレクタ端子に接続される。アンプＡＭＰ３の出力端子は、ノードＮＤ２に接続されるとともに、アンプＡＭＰ１の負の入力端子に接続される。
【０１０７】
ＮＰＮ型バイポーラトランジスタＱ１のコレクタ端子は、ＰＭＯＳトランジスタＭ８のドレインに接続され、電流Ｉ１’が流入される。
【０１０８】
ＮＰＮ型バイポーラトランジスタＱ１のベース端子はノードＮＤ２に接続され、エミッタ端子はノードＮＤ１に接続される。
【０１０９】
バイポーラトランジスタＱ２のコレクタ端子は、ＰＭＯＳトランジスタＭ９のドレインに接続され、電流Ｉ２’が流入される。なお、電流Ｉ１，Ｉ２はそれぞれバイポーラトランジスタＱ１，Ｑ２のエミッタ電流である。
【０１１０】
バイポーラトランジスタＱ２のベース端子はノードＮＤ２に接続され、エミッタ端子は抵抗Ｒ２に接続される。
【０１１１】
抵抗Ｒ２の一方の端子は、バイポーラトランジスタＱ２のエミッタ端子に接続され、他方の端子は、ノードＮＤ１に接続される。
【０１１２】
ノードＮＤ１とグランドとの間に抵抗Ｒ７は接続される。
ＮＰＮ型バイポーラトランジスタＱ１のベース端子とバイポーラトランジスタＱ２のベース端子とが接続されるノードＮＤ２は、バンドギャップ基準電圧ＶＢＧを出力する。
【０１１３】
アンプＡＭＰ４の正の入力端子は、ノードＮＤ２に接続され、バンドギャップ基準電圧ＶＢＧが供給される。アンプＡＭＰ４の負の入力端子は、抵抗Ｒ５Ａと抵抗Ｒ６Ａとの間のノードＮＤ４Ａに接続される。ＡＭＰ４の出力端子から基準電圧ＶＲＥＦが出力される。
【０１１４】
（基準電圧出力生成回路１１０Ａ）
基準電圧出力生成回路１１０Ａは、抵抗Ｒ４Ａ〜Ｒ６Ａを含む。抵抗Ｒ４Ａ〜Ｒ６Ａは基準電圧ＶＲＥＦとグランドとの間に直列接続される。
【０１１５】
抵抗Ｒ４Ａと抵抗Ｒ５Ａとが接続されているノードＮＤ３Ａは、後に説明する線形近似補正電流生成回路３００Ａと接続される。また、抵抗Ｒ５Ａと抵抗Ｒ６Ａとが接続されているノードＮＤ４Ａは、上述したようにＡＭＰ４の負の入力端子に接続される。
【０１１６】
（ＢＧＲ電流生成回路２００Ａ）
ＢＧＲ電流生成回路２００Ａは、図３のＢＧＲ電流生成回路２００の構成に加えて、さらにカレントミラーを構成するＮＭＯＳトランジスタＭ３Ａ，Ｍ４Ａをさらに含む。
【０１１７】
すなわちＢＧＲ電流生成回路２００Ａは、ＡＭＰ１と、ＰＭＯＳトランジスタＭ１，Ｍ２と抵抗Ｒ１と、ＮＭＯＳトランジスタＭ３Ａ，Ｍ４Ａとを含む。
【０１１８】
ＰＭＯＳトランジスタＭ１，Ｍ２のソースは、電源電圧ＶＣＣに接続され、ゲートは、ＡＭＰ１の出力を受ける。
【０１１９】
ＰＭＯＳトランジスタＭ１のドレインは、抵抗Ｒ１の一方端に接続されるとともに、ＡＭＰ１の正の入力端子に接続される。
【０１２０】
ＰＭＯＳトランジスタＭ２のドレインは、ＮＭＯＳトランジスタＭ３Ａ，Ｍ４Ａのゲートに接続されるとともに、ＮＭＯＳトランジスタＭ３Ａのドレインにも接続する。
【０１２１】
ＡＭＰ１の正の入力端子は、ＰＭＯＳトランジスタＭ１のドレインおよび抵抗Ｒ１の一方端に接続される。ＡＭＰ１の負の入力端子は、ＮＰＮ型バイポーラトランジスタＱ１，Ｑ２のベース端子に接続され、バンドギャップ基準電圧ＶＢＧが供給される。アンプＡＭＰ１の出力端子は、ＰＭＯＳトランジスタＭ１，Ｍ２のゲートに接続される。
【０１２２】
抵抗Ｒ１は、ＰＭＯＳトランジスタＭ１のドレインとグランドとの間に接続される。
ＮＭＯＳトランジスタＭ３Ａは、ゲートとドレインが接続され、ＮＭＯＳトランジスタＭ４Ａのゲートにも接続している。ＮＭＯＳトランジスタＭ３Ａ，Ｍ４Ａのソースは、グランドに接続される。
【０１２３】
ＮＭＯＳトランジスタＭ４Ａのドレインは、線形近似補正電流生成回路３００ＡのＮＭＯＳトランジスタＭ５Ａ，Ｍ６Ａのゲートに接続されるとともに、ＮＭＯＳトランジスタＭ５ＡおよびＰＭＯＳトランジスタＭ７のドレインに接続される。このＮＭＯＳトランジスタＭ４Ａのドレインには、線形近似補正電流生成回路３００Ａを経由して電流ＩＢＧＲ＿Ｈが流れ込む。
【０１２４】
（線形近似補正電流生成回路３００Ａ）
線形近似補正電流生成回路３００Ａは、図３の線形近似補正電流生成回路３００と比較してトランジスタの極性が変更されたカレントミラー回路を構成している。具体的には、線形近似補正電流生成回路３００Ａは、ＮＭＯＳトランジスタＭ５Ａ，Ｍ６Ａを含む。
【０１２５】
ＮＭＯＳトランジスタＭ５Ａ，Ｍ６ＡのゲートおよびＮＭＯＳトランジスタＭ５Ａのドレインは、ＢＧＲ電流生成回路２００ＡのＮＭＯＳトランジスタＭ４Ａのドレインと接続されるとともにＰＭＯＳトランジスタＭ７のドレインにも接続される。ＮＭＯＳトランジスタＭ５Ａ，Ｍ６Ａのソースは、グランドに接続される。
【０１２６】
ＮＭＯＳトランジスタＭ６Ａのドレインは基準電圧出力生成回路１１０ＡのノードＮＤ３Ａに接続され、ＮＭＯＳトランジスタＭ６Ａのドレインには補正電流ＩＣＯＲＲＥＣＴ＿Ｈが流れ込む。
【０１２７】
（ＰＴＡＴ電流生成回路４００Ａ）
ＰＴＡＴ電流生成回路４００Ａは、電流源１０２と、ＮＰＮ型バイポーラトランジスタＱ１，Ｑ２と、抵抗Ｒ２と、ＰＭＯＳトランジスタＭ７とを含む。
【０１２８】
ＰＭＯＳトランジスタＭ７のゲートは、ＰＭＯＳトランジスタＭ８，Ｍ９のゲートに接続されるとともに、ＡＭＰ２の出力端子にも接続される。ＰＭＯＳトランジスタＭ７のソースは電源電圧ＶＣＣに接続され、ドレインは、線形近似補正電流生成回路３００ＡのＮＭＯＳトランジスタＭ５Ａ，Ｍ６ＡのゲートおよびＮＭＯＳトランジスタＭ５Ａのドレインに接続されるとともに、ＢＧＲ電流生成回路２００ＡのＮＭＯＳトランジスタＭ４Ａのドレインにも接続される。ＰＴＡＴ電流生成回路４００Ａの他の構成は、ＰＴＡＴ電流生成回路４００と同様な構成のため、ここでは説明を繰返さない。
【０１２９】
従って、実施の形態２の基準電圧発生回路１０Ａの構成をとることにより、シンク型の線形近似補正電流生成回路３００Ａを用いても、高温側の補正電圧を生成でき、温度依存性の極めて小さい基準電圧ＶＲＥＦを出力することができる。
【０１３０】
なお、基準電圧発生回路１０Ａの他の構成は、基準電圧発生回路１０と同様なため、ここでは説明は繰返さない。
【０１３１】
［実施の形態３］
実施の形態１および実施の形態２では高温側について補正電圧を生成する方法について説明した。実施の形態３では、低温側についての補正電圧を生成する方法について以下に説明する。
【０１３２】
（基準電圧発生回路１０Ｂの概要）
図８は、本発明の実施の形態３の基準電圧発生回路１０Ｂの構成の概要を表わす図である。図２に示した実施の形態１の基準電圧発生回路１０と比較しつつ、基準電圧発生回路１０Ｂを説明する。
【０１３３】
図８を参照して、基準電圧発生回路１０Ｂは、ＢＧＲ回路１００と、ＢＧＲ電流生成回路２００Ｂと、線形近似補正電流生成回路３００Ｂと、ＰＴＡＴ電流生成回路４００とを含む。基準電圧発生回路１０Ｂの他の構成については、実施の形態１の基準電圧発生回路１０と同様なため、ここでは、説明を繰返さない。
【０１３４】
ＢＧＲ電流生成回路２００Ｂの端子Ｖｉｎは、バンドギャップ基準電圧ＶＢＧが入力され、線形近似補正電流生成回路３００Ｂの端子Ｉｉｎ２から低温側の電流ＩＢＧＲ＿Ｌが端子Ｉｏｕｔに入力される。電流ＩＢＧＲ＿Ｌの温度依存性はＰＴＡＴ電流生成回路４００Ｂからに流れ出る電流ＩＰＴＡＴ＿Ｌの温度依存性と比較して小さい。
【０１３５】
一方、ＰＴＡＴ電流生成回路４００Ｂの端子Ｉｏｕｔから、絶対温度に比例する低温側の電流ＩＰＴＡＴ＿Ｌが線形近似補正電流生成回路３００Ｂの端子Ｉｉｎ１に出力される。
【０１３６】
線形近似補正電流生成回路３００Ｂは、ＢＧＲ電流生成回路２００ＢおよびＰＴＡＴ電流生成回路４００Ｂからの電流を比較して、低温側の補正電流ＩＣＯＲＲＥＣＴ＿Ｌが生成され、端子ｏｕｔからＢＧＲ回路１００へ出力される。この補正電流は、バンドギャップ基準電圧ＶＢＧの温度特性と逆特性を有する。
【０１３７】
基準電圧出力生成回路１１０は、この補正電流ＩＣＯＲＲＥＣＴ＿Ｌに基づき生じた補正電圧と、バンドギャップ基準電圧とを加算しバンドギャップ基準電圧ＶＢＧとして出力する。
【０１３８】
この構成を取ることにより、高温側のみならず低温側についても補正電流を用いて、温度依存性の極めて小さいバンドギャップ基準電圧ＶＢＧを出力させることができる。
【０１３９】
（基準電圧発生回路１０Ｂの詳細）
実施の形態１の基準電圧発生回路１０と比較しつつ、実施の形態３の基準電圧発生回路１０Ｂを説明する。
【０１４０】
図９は、実施の形態３の基準電圧発生回路１０Ｂの構成を表わす図である。実施の形態１と異なる部分のみについて説明し、実施の形態１と同様な部分については、同一の符号を付して説明は繰返さない。図９を参照して、基準電圧発生回路１０Ｂは、基準電圧発生回路１０のＢＧＲ電流生成回路２００に代えて、ＢＧＲ電流生成回路２００Ｂを含む。
【０１４１】
（ＢＧＲ電流生成回路２００Ｂ）
ＢＧＲ電流生成回路２００Ｂは、実施の形態１のＢＧＲ電流生成回路２００の構成に加え、ＮＭＯＳトランジスタＭ５Ｂ，Ｍ６Ｂをさらに含む。
【０１４２】
ＮＭＯＳトランジスタＭ５Ｂ，Ｍ６Ｂはカレントミラーを構成し、ＮＭＯＳトランジスタＭ５Ｂ，Ｍ６Ｂのソースはグランドに接続される。また、ＮＭＯＳトランジスタＭ５Ｂ，Ｍ６Ｂのゲートは、ＮＭＯＳトランジスタＭ６Ｂのドレインに接続されるとともに、ＰＭＯＳトランジスタＭ２のドレインにも接続される。
【０１４３】
ＮＭＯＳトランジスタＭ６Ｂのドレインは、線形近似補正電流生成回路３００ＢのＰＭＯＳトランジスタＭ３Ｂのドレインに接続されるとともに、ＰＭＯＳトランジスタＭ３Ｂ，Ｍ４ＢのゲートおよびＰＴＡＴ電流生成回路４００ＢのＰＭＯＳトランジスタＭ７のドレインにも接続される。
【０１４４】
（線形近似補正電流生成回路３００Ｂ）
実施の形態１との相違は、低温側で補正電流を発生するようにしている点である。つまり、所定の温度（例えば後述する図１０のＴ２）に低下するまではＢＧＲ電流生成回路のＢＧＲ電流ＩＢＧＲ＿ＬはＢＧＲ電流生成回路の最大出力電流値（ＩＢＧＲ＿Ｌ＿ＭＡＸ）と等しくなっている。これは、ＰＭＯＳトランジスタＭ７が線形領域で動作し、ＰＭＯＳトランジスタＭ３Ｂ，Ｍ４Ｂをカットオフしているからである。
【０１４５】
そして、所定の温度（Ｔ２）より更に温度が下がると、ＰＴＡＰ電流生成回路４００Ｂから流れ出る電流ＩＰＴＡＴ＿ＬがＢＧＲ電流生成回路の最大出力電流値（ＩＢＧＲ＿Ｌ＿ＭＡＸ）より小さくなるため、ＰＭＯＳトランジスタＭ３Ｂからその差分電流（すなわち、電流ＩＢＧＲ＿Ｌ＿ＭＡＸから電流ＩＰＴＡＴ＿Ｌを差し引いた電流）が補正電流生成回路３００ＢのＰＭＯＳトランジスタＭ３Ｂに流れる。ＰＭＯＳトランジスタＭ３ＢとＰＭＯＳトランジスタＭ４Ｂとはカレントミラー回路を構成しており、ＰＭＯＳトランジスタＭ３Ｂに流れる電流に比例した電流がＰＭＯＳトランジスタＭ４Ｂから補正電流ＩＣＯＲＲＥＣＴ＿Ｌとして基準電圧出力生成回路１１０に出力される。
【０１４６】
（補正電流）
図１０は、実施の形態３による基準電圧発生回路１０Ｂの動作を説明するための図である。図１０の（Ａ）は、温度に対して、従来のバンドギャップ基準電圧ＶＢＧがどのように変化していたかを示す図である。図１０の（Ａ）の示すように、縦軸に電圧［Ｖ］が示され、横軸に温度が示される。また、波形Ｈ２は、バンドギャップ基準電圧ＶＢＧの２次特性を示す。直線Ｌ２は、任意の温度Ｔ１，Ｔ２に対して、波形Ｈ２を線形近似した直線を示す。バンドギャップ基準電圧ＶＢＧは、温度に応じて、図示はしないが数ｍＶの範囲で変化する。ここで、Ｔ１＝−４０℃、Ｔ２＝０℃程度に設定することが好ましい。
【０１４７】
本発明の実施の形態３では、低温側の数ｍＶの範囲での変化をなくすことによって、高精度なバンドギャップ基準電圧ＶＢＧを生成することを目的としている。
【０１４８】
図１０の（Ｂ）は、バンドギャップ基準電圧ＶＢＧが温度依存性を小さくするために必要な補正電圧を示す図である。
【０１４９】
図１０の（Ｂ）の示すように、縦軸に電圧［Ｖ］が示され、横軸に温度が示される。また、波形Ｃ２は、温度Ｔ１〜Ｔ２に対して上述した波形Ｈ２を線形近似した直線Ｌ２の電圧に基づいて生成された補正電圧を示す。
【０１５０】
図１０の（Ｃ）は、図１０の（Ａ）のバンドギャップ基準電圧に図１０の（Ｂ）の補正電圧を加えた図である。温度Ｔ１〜Ｔ２間について、図１０の（Ａ）に示されるように、従来、温度に対してバンドギャップ基準電圧の変動が２次関数的であるのに対し、図１０の（Ｃ）に示されるように、補正電圧を加算したことにより、温度Ｔ１〜Ｔ２間について、バンドギャップ基準電圧の変動が減少し、温度依存性が低下する。このときのバンドギャップ基準電圧の変動は、図１０の（Ａ）の波形Ｈ２と直線Ｌ２との電位差ΔＶα程度に制限される。
【０１５１】
従って、実施の形態３のような構成を取ることにより、低温側のバンドギャップ基準電圧の変動を抑えることができ、温度依存性の極めて小さい基準電圧を生成することができる。
【０１５２】
なお、補正電圧の生成の方法は、実施の形態１と同様なため、ここでは説明は繰返さない。
【０１５３】
［実施の形態４］
実施の形態１および実施の形態２では高温側について補正電圧を生成する方法について説明した。実施の形態４では、高温側についての複数の補正電圧をさらに高精度に生成する方法について以下に説明する。
【０１５４】
（基準電圧発生回路１０Ｃの概要）
図１１は、本発明の実施の形態４の基準電圧発生回路１０Ｃの構成の概要を表わす図である。図２に示した実施の形態１の基準電圧発生回路１０と比較しつつ、基準電圧発生回路１０Ｃを説明する。ここで温度Ｔ１から温度Ｔ２までと温度Ｔ２から温度Ｔ３までの２つの温度領域で補正電圧を生成し、温度依存性の極めて小さいバンドギャップ基準電圧ＶＢＧを生成するための構成について説明する。
【０１５５】
図１１を参照して、基準電圧発生回路１０Ｃは、ＢＧＲ回路１００Ｃと、ＢＧＲ電流生成回路２００Ｃと、線形近似補正電流生成回路３００Ｃ＿１，３００Ｃ＿２と、ＰＴＡＴ電流生成回路４００Ｃとを含む。ＢＧＲ回路１００Ｃは、基準電圧出力生成回路１１０Ｃを含む。基準電圧出力生成回路１１０Ｃは抵抗Ｒ３〜Ｒ５を含む。
【０１５６】
ＢＧＲ電流生成回路２００Ｃは、バンドギャップ基準電圧ＶＢＧが端子Ｖｉｎに入力され、高温側の電流ＩＢＧＲ＿Ｈ１，ＩＢＧＲ＿Ｈ２を生成する。この電流ＩＢＧＲ＿Ｈ１，ＩＢＧＲ＿Ｈ２はそれぞれ、端子Ｉｏｕｔ１，Ｉｏｕｔ２から線形近似補正電流生成回路３００Ｃ＿１，３００Ｃ＿２に出力される。電流ＩＢＧＲ＿Ｈ１は後述するように所定の温度（例えば図１３のＴ１）に達すると所定の電流値（ＩＢＧＲ＿Ｈ１＿ＭＡＸ）にクランプされるように構成され、その電流値（ＩＢＧＲ＿Ｈ１＿ＭＡＸ）の温度依存性はＰＴＡＴ電流生成回路４００Ｃに流れ込む電流ＩＰＴＡＴ＿Ｈ１の温度依存性と比較して小さい。また、電流ＩＢＧＲ＿Ｈ２は後述するように所定の温度（例えば図１３のＴ２）に達すると所定の電流値（ＩＢＧＲ＿Ｈ２＿ＭＡＸ）にクランプされるように構成され、その電流値（ＩＢＧＲ＿Ｈ２＿ＭＡＸ）の温度依存性はＰＴＡＴ電流生成回路４００Ｃに流れ込む電流ＩＰＴＡＴ＿Ｈ２の温度依存性と比較して小さい。
【０１５７】
一方、線形近似補正電流生成回路３００Ｃ＿１，３００Ｃ＿２の各端子Ｉｉｎ２はそれぞれ絶対温度に比例する電流ＩＰＴＡＴ＿Ｈ１，ＩＰＴＡＴ＿Ｈ２をＰＴＡＴ電流生成回路４００Ｃに出力する。
【０１５８】
線形近似補正電流生成回路３００Ｃ＿１は、ＢＧＲ電流生成回路２００ＣおよびＰＴＡＴ電流生成回路４００Ｃからの電流を比較して、高温側の補正電流ＩＣＯＲＲＥＣＴ＿Ｈ１が生成され、端子ｏｕｔからＢＧＲ回路１００Ｃへ出力される。
【０１５９】
線形近似補正電流生成回路３００Ｃ＿２は、ＢＧＲ電流生成回路２００ＣおよびＰＴＡＴ電流生成回路４００Ｃからの電流を比較して、高温側の補正電流ＩＣＯＲＲＥＣＴ＿Ｈ２が生成され、端子ｏｕｔからＢＧＲ回路１００Ｃへ出力される。
【０１６０】
基準電圧出力生成回路１１０Ｃは、この補正電流ＩＣＯＲＲＥＣＴ＿Ｈ１，ＩＣＯＲＲＥＣＴ＿Ｈ２に基づき生じた補正電圧と、バンドギャップ基準電圧とを加算しバンドギャップ基準電圧ＶＢＧとして出力する。
【０１６１】
基準電圧出力生成回路１１０Ｃは、抵抗Ｒ３〜Ｒ５を含み、この複数の抵抗Ｒ３〜Ｒ５は、バンドギャップ基準電圧ＶＢＧとグランドとの間に直列に接続される。上述した補正電流ＩＣＯＲＲＥＣＴ＿Ｈ１は、抵抗Ｒ３と抵抗Ｒ４との接続ノードに接続される。上述した補正電流ＩＣＯＲＲＥＣＴ＿Ｈ２は、抵抗Ｒ４と抵抗Ｒ５との接続ノードに接続される。
【０１６２】
この構成を取ることにより、高温側において、複数の補正電圧を用いて、高精度な温度依存性の極めて小さいバンドギャップ基準電圧ＶＢＧを出力させることができる。
【０１６３】
（基準電圧発生回路１０Ｃの詳細）
実施の形態１の基準電圧発生回路１０と比較しつつ、実施の形態４の基準電圧発生回路１０Ｃを説明する。
【０１６４】
図１２は、実施の形態４の基準電圧発生回路１０Ｃの構成を表わす図である。実施の形態１と異なる部分のみについて説明し、実施の形態１と同様な部分については、同一の符号を付して説明は繰返さない。
【０１６５】
図１２を参照して、基準電圧発生回路１０Ｃは、ＢＧＲ回路１００Ｃと、ＢＧＲ電流生成回路２００Ｃと、線形近似補正電流生成回路３００Ｃ＿１，３００Ｃ＿２と、ＰＭＯＳトランジスタＭ７と、ＮＭＯＳトランジスタＭ１０Ｃ〜Ｍ１２Ｃとを含む。ここで、電流源１０２と、ＮＰＮ型バイポーラトランジスタＱ１，Ｑ２と、抵抗Ｒ２と、ＰＭＯＳトランジスタＭ７と、ＮＭＯＳトランジスタＭ１０Ｃ〜Ｍ１２Ｃとを合わせてＰＴＡＴ電流生成回路４００Ｃとも称する。
【０１６６】
（ＢＧＲ回路１００Ｃ）
図１２に示すように、ＢＧＲ回路１００Ｃは、電流源１０２と、基準電圧出力生成回路１１０Ｃとを含む。
【０１６７】
基準電圧出力生成回路１１０Ｃは、ＮＰＮ型バイポーラトランジスタＱ１およびＱ２と、抵抗Ｒ２〜Ｒ５を含む。
【０１６８】
抵抗Ｒ３〜Ｒ５は直列に接続され、ノードＮＤ１とグランドとの間に設けられる。抵抗Ｒ３と抵抗Ｒ４とが接続されたノードＮＤ３は、線形近似補正電流生成回路３００Ｃ＿１のＰＭＯＳトランジスタＭ６Ｃのドレインに接続される。
【０１６９】
また、抵抗Ｒ４と抵抗Ｒ５とが接続されたノードＮＤ４は、線形近似補正電流生成回路３００Ｃ＿２のＰＭＯＳトランジスタＭ４Ｃのドレインに接続される。なお、ＰＭＯＳトランジスタＭ６ＣのドレインがノードＮＤ４に接続され、ＰＭＯＳトランジスタＭ４ＣのドレインがノードＮＤ３に接続されても良いし、ＰＭＯＳトランジスタＭ４ＣとＭ６Ｃのドレインが共にＮＤ３もしくはＮＤ４に接続されても良い。
【０１７０】
（ＢＧＲ電流生成回路２００Ｃ）
ＢＧＲ電流生成回路２００Ｃは、ＢＧＲ電流生成回路２００の構成に加えて、ＰＭＯＳトランジスタＭ１３Ｃをさらに含む。
【０１７１】
ＰＭＯＳトランジスタＭ１，Ｍ２、Ｍ１３Ｃのソースは、電源電圧ＶＣＣに接続され、ゲートは、ＡＭＰ１の出力を受ける。
【０１７２】
ＰＭＯＳトランジスタＭ１のドレインは、抵抗Ｒ１の一方端に接続されるとともに、ＡＭＰ１の正の入力端子に接続される。
【０１７３】
ＰＭＯＳトランジスタＭ２のドレインは、線形近似補正電流生成回路３００Ｃ＿２のＰＭＯＳトランジスタＭ３Ｃ，Ｍ４Ｃのゲートに接続されるとともに、ＰＭＯＳトランジスタＭ３ＣのドレインおよびＰＴＡＴ電流生成回路４００ＣのＮＭＯＳトランジスタＭ１０Ｃのドレインに接続される。
【０１７４】
ＰＭＯＳトランジスタＭ３Ｃのドレインは、線形近似補正電流生成回路３００Ｃ＿１のＰＭＯＳトランジスタＭ５Ｃ，Ｍ６Ｃのゲートに接続されるとともに、ＰＭＯＳトランジスタＭ５ＣのドレインおよびＰＴＡＴ電流生成回路４００ＣのＮＭＯＳトランジスタＭ１１Ｃのドレインに接続される。
【０１７５】
ＡＭＰ１の正の入力端子は、ＰＭＯＳトランジスタＭ１のドレインおよび抵抗Ｒ１の一方端に接続される。ＡＭＰ１の負の入力端子は、ＮＰＮ型バイポーラトランジスタＱ１，Ｑ２のベース端子に接続される。アンプＡＭＰ３の出力端子は、ＰＭＯＳトランジスタＭ１，Ｍ２のゲートに接続される。
【０１７６】
抵抗Ｒ１は、ＰＭＯＳトランジスタＭ１のドレインとグランドとの間に接続される。
（線形近似補正電流生成回路３００Ｃ＿１，３００Ｃ＿２）
線形近似補正電流生成回路３００Ｃ＿１，３００Ｃ＿２は、実施の形態１の線形近似補正電流生成回路３００の構成と同一かつソース型であり、接続関係が異なる。すなわち、線形近似補正電流生成回路３００Ｃ＿２のＰＭＯＳトランジスタＭ３Ｃ，Ｍ４Ｃのゲートには、ＢＧＲ電流生成回路２００ＣのＰＭＯＳトランジスタＭ２のドレインが接続される。また、線形近似補正電流生成回路３００Ｃ＿１のＰＭＯＳトランジスタＭ５Ｃ，Ｍ６Ｃのゲートには、ＢＧＲ電流生成回路２００ＣのＰＭＯＳトランジスタＭ３Ｃのドレインが接続される。
【０１７７】
線形近似補正電流生成回路３００Ｃ＿１，３００Ｃ＿２のＰＭＯＳトランジスタＭ４Ｃ，Ｍ６Ｃのドレインは、基準電圧出力生成回路１１０ＣのノードＮＤ３、ＮＤ４にそれぞれ接続される。
【０１７８】
（ＰＴＡＴ電流生成回路４００Ｃ）
ＰＴＡＴ電流生成回路４００は、電流源１０２と、ＮＰＮ型バイポーラトランジスタＱ１，Ｑ２と、抵抗Ｒ２と、ＰＭＯＳトランジスタＭ７と、ＮＭＯＳトランジスタＭ１０Ｃ〜Ｍ１２Ｃとを含む。
【０１７９】
ＰＭＯＳトランジスタＭ７〜Ｍ９およびＮＭＯＳトランジスタＭ１０Ｃ〜Ｍ１２Ｃは、それぞれカレントミラー回路を構成する。
【０１８０】
具体的には、ＰＭＯＳトランジスタＭ７〜Ｍ９のソースは電源電圧ＶＣＣが供給され、ゲートは、ＡＭＰ２の出力端子に接続される。ＰＭＯＳトランジスタＭ７のドレインは、ＮＭＯＳトランジスタＭ１０Ｃ〜Ｍ１２Ｃのゲートに接続されるとともに、ＮＭＯＳトランジスタＭ１２Ｃのドレインにも接続される。
【０１８１】
一方、ＮＭＯＳトランジスタＭ１０Ｃ〜Ｍ１２Ｃのソースはグランドに接続され、ゲートは、ＰＭＯＳトランジスタＭ７のドレインに接続されるとともに、ＮＭＯＳトランジスタＭ１２Ｃのドレインにも接続される。
【０１８２】
ＮＭＯＳトランジスタＭ１０Ｃのドレインは、線形近似補正電流生成回路３００Ｃ＿２のＰＭＯＳトランジスタＭ３Ｃ，Ｍ４Ｃのゲートに接続されるとともに、ＰＭＯＳトランジスタＭ３Ｃのドレインにも接続される。さらに、ＮＭＯＳトランジスタＭ１０Ｃのドレインは、ＢＧＲ電流生成回路２００ＣのＰＭＯＳトランジスタＭ２のドレインにも接続される。
【０１８３】
ＮＭＯＳトランジスタＭ１１Ｃのドレインは、線形近似補正電流生成回路３００Ｃ＿１のＰＭＯＳトランジスタＭ５Ｃ，Ｍ６Ｃのゲートに接続されるとともに、ＰＭＯＳトランジスタＭ５Ｃのドレインにも接続される。さらに、ＮＭＯＳトランジスタＭ１１Ｃのドレインは、ＢＧＲ電流生成回路２００ＣのＰＭＯＳトランジスタＭ１３Ｃのドレインにも接続される。
【０１８４】
ＮＭＯＳトランジスタＭ１２Ｃのドレインは、ＮＭＯＳトランジスタＭ１０Ｃ〜１２Ｃのゲートに接続されるとともに、ＰＭＯＳトランジスタＭ７のドレインにも接続される。
【０１８５】
（補正電流）
図１３は、実施の形態４による基準電圧発生回路１０Ｃの動作を説明するための図である。図１３の（Ａ）は、温度に対して、従来のバンドギャップ基準電圧ＶＢＧがどのように変化していたかを示す図である。図１３の（Ａ）の示すように、縦軸に電圧［Ｖ］が示され、横軸に温度が示される。また、波形Ｈ３は、バンドギャップ基準電圧ＶＢＧの２次特性を示す。直線Ｌ３１，Ｌ３２は、温度Ｔ１〜Ｔ２および温度Ｔ２〜Ｔ３に対して、波形Ｈ３を線形近似した直線をそれぞれ示す。なお、バンドギャップ電圧の変動を効率的に抑えるためにＴ１＝６０℃，Ｔ２＝１００℃，Ｔ３＝１４０℃程度に設定することが好ましい。
【０１８６】
本発明の実施の形態４は、実施の形態１と比較して、バンドギャップ基準電圧を同様に高温側の数ｍＶの範囲での変化をなくすことによって、高精度なバンドギャップ基準電圧ＶＢＧを生成することを目的としている。
【０１８７】
図１３の（Ｂ）は、バンドギャップ基準電圧ＶＢＧが温度によって変化しないようにするために必要な補正電圧を示す図である。
【０１８８】
図１３の（Ｂ）の示すように、縦軸に電圧［Ｖ］が示され、横軸に温度が示される。また、波形Ｃ３１は、温度Ｔ１〜Ｔ２に対して上述した波形Ｈ３を線形近似した直線Ｌ３１の電圧に基づいて生成された補正電圧を示す。また、波形Ｃ３２は、温度Ｔ２〜Ｔ３に対して上述した波形Ｈ３を線形近似した直線Ｌ３２の電圧に基づいて生成された形式的な補正電圧を示す。波形Ｃ３３は、温度Ｔ２〜Ｔ３の間の実質的な補正電圧を示す。この波形Ｃ３３は、波形Ｃ３２に示された補正電圧に、波形Ｃ３１が仮にＴ２〜Ｔ３の補正を行った場合の補正電圧を加算した値をとる。
【０１８９】
図１３の（Ｃ）は、図１３の（Ａ）のバンドギャップ基準電圧に図１３の（Ｂ）の補正電圧を加えた図である。温度Ｔ１〜Ｔ２間および温度Ｔ２〜Ｔ３間について、図１３の（Ａ）に示されるように、従来、温度に対してバンドギャップ基準電圧の変動が２次関数的であるのに対し、図１３の（Ｃ）に示されるように、補正電圧を加算したことにより、温度Ｔ１〜Ｔ２間および温度Ｔ２〜Ｔ３間について、バンドギャップ基準電圧の変動が減少し、温度依存性が極めて小さくなる。
【０１９０】
従って、実施の形態４のような構成を取ることにより、高温側のバンドギャップ基準電圧の変動を抑えることができ、温度依存性の極めて小さい基準電圧を生成することができる。
【０１９１】
なお、補正電圧の生成の方法は、実施の形態１と同様なため、ここでは説明は繰返さない。
【０１９２】
［実施の形態５］
（基準電圧発生回路１０Ｄの概要）
図１４は、本発明の実施の形態５の基準電圧発生回路１０Ｄの構成の概要を表わす図である。実施の形態５の基準電圧発生回路１０Ｄは、実施の形態１の基準電圧発生回路１０および実施の形態３の基準電圧発生回路１０Ｂの共通部分を共有して組合せた実施の形態であり、実施の形態１および３と比較しつつ、基準電圧発生回路１０Ｄを説明する。
【０１９３】
実施の形態５の基準電圧発生回路１０Ｄは、バンドギャップ基準電圧ＶＢＧの高温側、低温側についてそれぞれ補正電圧を用いて、温度依存性の極めて小さいバンドギャップ基準電圧ＶＢＧを生成する。ここで低温側として温度Ｔ１から温度Ｔ２までを補正し、高温側を温度Ｔ３から温度Ｔ４までを補正し、温度依存性の少ないバンドギャップ基準電圧ＶＢＧを生成するための構成について説明する。
【０１９４】
図１４を参照して、基準電圧発生回路１０Ｄは、ＢＧＲ回路１００Ｄと、ＢＧＲ電流生成回路２００Ｄと、線形近似補正電流生成回路３００Ｄ＿１，３００Ｄ＿２と、ＰＴＡＴ電流生成回路４００Ｄとを含む。ＢＧＲ回路１００Ｄは、基準電圧出力生成回路１１０Ｄを含む。基準電圧出力生成回路１１０Ｄは抵抗Ｒ３〜Ｒ５を含む。
【０１９５】
ＢＧＲ電流生成回路２００Ｄは、バンドギャップ基準電圧ＶＢＧが端子Ｖｉｎに入力され、高温側の電流ＩＢＧＲ＿Ｈと低温側の電流ＩＢＧＲ＿Ｌとを生成する。この電流ＩＢＧＲ＿Ｈ，ＩＢＧＲ＿Ｌはそれぞれ、端子Ｉｏｕｔ１，Ｉｏｕｔ２から線形近似補正電流生成回路３００Ｄ＿１，３００Ｄ＿２に出力される。
【０１９６】
一方、線形近似補正電流生成回路３００Ｄ＿１の端子Ｉｉｎ２は絶対温度に比例する電流ＩＰＴＡＴ＿ＨをＰＴＡＴ電流生成回路４００Ｄに出力する。線形近似補正電流生成回路３００Ｄ＿２の端子Ｉｉｎ１は絶対温度に比例する低温側の電流ＩＰＴＡＴ＿ＬをＰＴＡＴ電流生成回路４００Ｄから入力される。
【０１９７】
線形近似補正電流生成回路３００Ｄ＿１は、ＢＧＲ電流生成回路２００ＤおよびＰＴＡＴ電流生成回路４００Ｄからの電流を比較して、高温側の補正電流ＩＣＯＲＲＥＣＴ＿Ｈが生成され、端子ｏｕｔからＢＧＲ回路１００Ｄへ出力される。
【０１９８】
線形近似補正電流生成回路３００Ｄ＿２は、ＢＧＲ電流生成回路２００ＤおよびＰＴＡＴ電流生成回路４００Ｄからの電流を比較して、低温側の補正電流ＩＣＯＲＲＥＣＴ＿Ｌが生成され、端子ｏｕｔからＢＧＲ回路１００Ｄへ出力される。
【０１９９】
基準電圧出力生成回路１１０Ｄは、これらの補正電流ＩＣＯＲＲＥＣＴ＿Ｈ，ＩＣＯＲＲＥＣＴ＿Ｌに基づき生じた補正電圧と、バンドギャップ基準電圧とを加算しバンドギャップ基準電圧ＶＢＧとして出力する。
【０２００】
基準電圧出力生成回路１１０Ｄは、抵抗Ｒ３〜Ｒ５を含み、この複数の抵抗Ｒ３〜Ｒ５は、バンドギャップ基準電圧ＶＢＧとグランドとの間に直列に接続される。上述した補正電流ＩＣＯＲＲＥＣＴ＿Ｈは、抵抗Ｒ３と抵抗Ｒ４との接続ノードに接続される。上述した補正電流ＩＣＯＲＲＥＣＴ＿Ｌは、抵抗Ｒ４と抵抗Ｒ５との接続ノードに接続される。
【０２０１】
この構成を取ることにより、高温側、低温側ともに補正電圧を用いて、高精度な温度依存性の極めて小さいバンドギャップ基準電圧ＶＢＧを出力させることができる。
【０２０２】
（基準電圧発生回路１０Ｄの詳細）
実施の形態１の基準電圧発生回路１０と比較しつつ、実施の形態５の基準電圧発生回路１０Ｄを説明する。
【０２０３】
図１５は、実施の形態５の基準電圧発生回路１０Ｄの構成を表わす図である。実施の形態１の基準電圧発生回路１０と異なる部分のみについて説明し、実施の形態１の基準電圧発生回路１０と同様な部分については、同一の符号を付して説明は繰返さない。
【０２０４】
図１５を参照して、基準電圧発生回路１０Ｄは、ＢＧＲ回路１００Ｄと、ＢＧＲ電流生成回路２００Ｄと、線形近似補正電流生成回路３００Ｄ＿１，３００Ｄ＿２と、ＰＭＯＳトランジスタＭ７、Ｍ１５Ｄと、ＮＭＯＳトランジスタＭ１３Ｄ、Ｍ１４Ｄとを含む。ここで、電流源１０２と、ＮＰＮ型バイポーラトランジスタＱ１，Ｑ２と、抵抗Ｒ２と、ＰＭＯＳトランジスタＭ７、Ｍ１５Ｄと、ＮＭＯＳトランジスタＭ１３Ｄ、Ｍ１４Ｄとを合わせてＰＴＡＴ電流生成回路４００Ｄとも称する。
【０２０５】
（ＢＧＲ回路１００Ｄ）
図１５に示すように、ＢＧＲ回路１００Ｄは、電流源１０２と、基準電圧出力生成回路１１０Ｄとを含む。
【０２０６】
基準電圧出力生成回路１１０Ｄは、ＮＰＮ型バイポーラトランジスタＱ１およびＱ２と、抵抗Ｒ２〜Ｒ５を含む。
【０２０７】
抵抗Ｒ３〜Ｒ５は直列に接続され、ノードＮＤ１とグランドとの間に設けられる。抵抗Ｒ４と抵抗Ｒ５とが接続されたノードＮＤ４は、線形近似補正電流生成回路３００Ｄ＿２のＰＭＯＳトランジスタＭ６Ｄのドレインに接続される。
【０２０８】
また、抵抗Ｒ３と抵抗Ｒ４とが接続されたノードＮＤ３は、線形近似補正電流生成回路３００Ｄ＿１のＰＭＯＳトランジスタＭ４Ｄのドレインに接続される。なお、高温側および低温側の補償電流を流し始める温度設定により、ＰＭＯＳトランジスタＭ６ＤのドレインがノードＮＤ３に接続され、ＰＭＯＳトランジスタＭ４ＤのドレインがノードＮＤ４に接続されても良いし、ＰＭＯＳトランジスタＭ４ＤとＭ６Ｄのドレインが共にＮＤ３もしくはＮＤ４に接続されても良い。
【０２０９】
（ＢＧＲ電流生成回路２００Ｄ）
ＢＧＲ電流生成回路２００Ｄは、ＢＧＲ電流生成回路２００の構成に加えて、ＰＭＯＳトランジスタＭ１２、ＮＭＯＳトランジスタＭ１０，Ｍ１１をさらに含む。ＰＭＯＳトランジスタＭ１２は実施の形態１（図３）のＰＭＯＳトランジスタＭ２に相当し、ＮＭＯＳトランジスタＭ１０，Ｍ１１はそれぞれ実施の形態３（図９）のＮＭＯＳトランジスタＭ５Ｂ，Ｍ６Ｂに相当する。
【０２１０】
ＰＭＯＳトランジスタＭ１，Ｍ２、Ｍ１２のソースは、電源電圧ＶＣＣに接続され、ゲートは、ＡＭＰ１の出力を受ける。
【０２１１】
ＰＭＯＳトランジスタＭ１のドレインは、抵抗Ｒ１の一方端に接続されるとともに、ＡＭＰ１の正の入力端子に接続される。
【０２１２】
ＰＭＯＳトランジスタＭ２のドレインは、ＮＭＯＳトランジスタＭ１０のドレインに接続されるとともに、ＮＭＯＳトランジスタＭ１０、Ｍ１１のゲートにも接続される。
【０２１３】
ＰＭＯＳトランジスタＭ１２のドレインは、線形近似補正電流生成回路３００Ｄ＿１のＰＭＯＳトランジスタＭ３Ｄ，Ｍ４Ｄのゲートに接続されるとともに、ＰＭＯＳトランジスタＭ３ＤのドレインおよびＰＴＡＴ電流生成回路４００ＤのＮＭＯＳトランジスタＭ１３Ｄのドレインに接続される。
【０２１４】
ＡＭＰ１の正の入力端子は、ＰＭＯＳトランジスタＭ１のドレインおよび抵抗Ｒ１の一方端に接続される。ＡＭＰ１の負の入力端子は、ＮＰＮ型バイポーラトランジスタＱ１，Ｑ２のベース端子に接続される。アンプＡＭＰ１の出力端子は、ＰＭＯＳトランジスタＭ１，Ｍ２，Ｍ１２のゲートに接続される。
【０２１５】
抵抗Ｒ１は、ＰＭＯＳトランジスタＭ１のドレインとグランドとの間に接続される。
ＮＭＯＳトランジスタＭ１０、Ｍ１１のゲートは、ＰＭＯＳトランジスタＭ２のドレインに接続されるとともに、ＮＭＯＳトランジスタＭ１０のドレインにも接続される。ＮＭＯＳトランジスタＭ１０，Ｍ１１のソースはグランドに接続される。ＮＭＯＳトランジスタＭ１１のドレインは、線形近似補正電流生成回路３００Ｄ＿２のＰＭＯＳトランジスタＭ５Ｄのドレインに接続されるとともにＰＭＯＳトランジスタＭ５Ｄ，Ｍ６Ｄのゲートにも接続される。
【０２１６】
（線形近似補正電流生成回路３００Ｄ＿１，３００Ｄ＿２）
線形近似補正電流生成回路３００Ｄ＿１，３００Ｄ＿２は、それぞれ実施の形態１（図３）の線形近似補正電流生成回路３００と実施の形態３（図９）の線形近似補正電流生成回路３００Ｂの構成に相当する。
【０２１７】
具体的には、線形近似補正電流生成回路３００Ｄ＿１のＰＭＯＳトランジスタＭ３Ｄ，Ｍ４Ｄのゲートは、ＢＧＲ電流生成回路２００ＤのＰＭＯＳトランジスタＭ１２のドレインが接続されるとともに、ＰＭＯＳトランジスタＭ３Ｄのドレインも接続される。
【０２１８】
また、線形近似補正電流生成回路３００Ｄ＿２のＰＭＯＳトランジスタＭ５Ｄ，Ｍ６Ｄのゲートは、ＢＧＲ電流生成回路２００ＤのＮＭＯＳトランジスタＭ１１のドレインと接続されるとともに、ＰＭＯＳトランジスタＭ５Ｄのドレインにも接続され、また、ＩＰＴＡＴ電流生成回路４００ＤのＰＭＯＳトランジスタＭ１５Ｄのドレインにも接続される。また、ＰＭＯＳトランジスタＭ３Ｄ〜Ｍ６Ｄのソースは電源電圧ＶＣＣに接続される。
【０２１９】
線形近似補正電流生成回路３００Ｄ＿１のＰＭＯＳトランジスタＭ４Ｄのドレインは、基準電圧出力生成回路１１０ＤのノードＮＤ３に接続され、高温側のバンドギャップ基準電圧ＶＢＧが補正される。
【０２２０】
一方、線形近似補正電流生成回路３００Ｄ＿２のＰＭＯＳトランジスタＭ６Ｄのドレインは、基準電圧出力生成回路１１０ＤのノードＮＤ４に接続され、低温側のバンドギャップ基準電圧ＶＢＧが補正される。
【０２２１】
（ＰＴＡＴ電流生成回路４００Ｄ）
ＰＴＡＴ電流生成回路４００Ｄは、電流源１０２と、ＮＰＮ型バイポーラトランジスタＱ１，Ｑ２と、抵抗Ｒ２と、ＰＭＯＳトランジスタＭ７，Ｍ１５Ｄと、ＮＭＯＳトランジスタＭ１３Ｄ，Ｍ１４Ｄとを含む。ＰＭＯＳトランジスタＭ１５Ｄは実施の形態３（図９）のＰＭＯＳトランジスタＭ７に相当し、ＮＭＯＳトランジスタＭ１３Ｄ，Ｍ１４Ｄは実施の形態１（図３）のＮＭＯＳトランジスタＭ５，Ｍ６に相当する。
【０２２２】
ＰＭＯＳトランジスタＭ７〜Ｍ９、Ｍ１５ＤおよびＮＭＯＳトランジスタＭ１３Ｄ，Ｍ１４Ｄは、それぞれカレントミラー回路を構成する。
【０２２３】
具体的には、ＰＭＯＳトランジスタＭ７〜Ｍ９、Ｍ１５Ｄのソースは電源電圧ＶＣＣが供給され、ゲートは、ＡＭＰ２の出力端子に接続される。ＰＭＯＳトランジスタＭ７のドレインは、ＮＭＯＳトランジスタＭ１３Ｄ，Ｍ１４Ｄのゲートに接続されるとともに、ＮＭＯＳトランジスタＭ１４Ｄのドレインにも接続される。ＰＭＯＳトランジスタＭ１５Ｄのドレインは、ＰＭＯＳトランジスタＭ５Ｄ，Ｍ６Ｄのゲートに接続されるとともに、ＰＭＯＳトランジスタＭ５ＤのドレインおよびＮＭＯＳトランジスタＭ１１のドレインにも接続される。
【０２２４】
一方、ＮＭＯＳトランジスタＭ１３Ｄ，Ｍ１４Ｄのソースはグランドに接続され、これらのゲートは、ＰＭＯＳトランジスタＭ７のドレインに接続されるとともに、ＮＭＯＳトランジスタＭ１４Ｄのドレインにも接続される。
【０２２５】
ＮＭＯＳトランジスタＭ１３Ｄのドレインは、線形近似補正電流生成回路３００Ｄ＿１のＰＭＯＳトランジスタＭ３Ｄ，Ｍ４Ｄのゲートに接続されるとともに、ＰＭＯＳトランジスタＭ３Ｄのドレインにも接続される。さらに、ＮＭＯＳトランジスタＭ１３Ｄのドレインは、ＢＧＲ電流生成回路２００ＤのＰＭＯＳトランジスタＭ１２のドレインにも接続される。
【０２２６】
ＮＭＯＳトランジスタＭ１４Ｄのドレインは、ＮＭＯＳトランジスタＭ１３Ｄ〜１４Ｄのゲートに接続されるとともに、ＰＭＯＳトランジスタＭ７のドレインにも接続される。
【０２２７】
（補正電流）
図１６は、実施の形態５の基準電圧発生回路１０Ｄによるバンドギャップ基準電圧ＶＢＧの結果を示すための図である。図１６を参照して、縦軸に電圧［Ｖ］が示され、横軸に温度が示される。また、波形Ｈ４は、バンドギャップ基準電圧ＶＢＧの２次特性を示す。波形Ｈ４１は、温度Ｔ１〜Ｔ２および温度Ｔ３〜Ｔ４に対して、補正電圧により補正されたバンドギャップ基準電圧ＶＢＧの２次特性を示す。
【０２２８】
図１６の示すように、補正前のバンドギャップ基準電圧ＶＢＧを示す波形Ｈ４の温度依存性に比較して、補正後のバンドギャップ基準電圧ＶＢＧを示す波形Ｈ４１の温度依存性は高温側、低温側ともに小さくなる。
【０２２９】
［実施の形態６］
（ベース電流補償回路）
図１７は、実施の形態６の基準電圧発生回路１０Ｅの主要な回路を説明するための図である。実施の形態５の基準電圧発生回路１０Ｄと比較しつつ、基準電圧発生回路１０Ｅを説明する。
【０２３０】
図１７を参照して、基準電圧発生回路１０Ｅは、実施の形態５の基準電圧発生回路１０Ｄの構成に加えて、ＰＭＯＳトランジスタＭ１６，Ｍ１７と、ＮＭＯＳトランジスタＭ１５と、バイポーラトランジスタＱ３と、ＡＭＰ５とをさらに含む。なお、ＰＭＯＳトランジスタＭ７Ｅと、バイポーラトランジスタＱ３と、ＡＭＰ５と、ＮＭＯＳトランジスタＭ１７とを合わせてベース電流補償回路５００とも称する。
【０２３１】
ここで、基準電圧発生回路１０ＥのＰＭＯＳトランジスタＭ１６，Ｍ１７とはカレントミラーを構成し、ＰＭＯＳトランジスタＭ１６，Ｍ１７のゲートは、ＮＭＯＳトランジスタＭ１４のドレインに接続されるとともに、ＰＭＯＳトランジスタＭ１７のドレインにも接続される。またＰＭＯＳトランジスタＭ１６，Ｍ１７のソースは、電源電圧ＶＣＣに接続される。尚、ＰＭＯＳトランジスタＭ１６は実施の形態５（図１５）のＰＭＯＳトランジスタＭ１５Ｄに相当する。
【０２３２】
ＮＭＯＳトランジスタＭ１４のゲートは、ＮＭＯＳトランジスタＭ１３のゲートに接続されるとともに、ベース電流補償回路５００のＮＭＯＳトランジスタＭ１５のゲートおよびＡＭＰ５の出力端子に接続される。
【０２３３】
ＮＭＯＳトランジスタＭ１４のソースはグランドに接続され、ドレインは、ＰＭＯＳトランジスタＭ１６，Ｍ１７のゲートおよびＰＭＯＳトランジスタＭ１７のドレインに接続される。
【０２３４】
ベース電流補償回路５００において、ＰＭＯＳトランジスタＭ７ＥのゲートはＰＭＯＳトランジスタＭ８，Ｍ９のゲートに接続されるとともに、ＡＭＰ２の出力端子にも接続される。また、ＰＭＯＳトランジスタＭ７Ｅのソースは、電源電圧ＶＣＣに接続される。ＰＭＯＳトランジスタＭ７Ｅのドレインは、バイポーラトランジスタＱ３のコレクタ端子に接続されるとともに、ＡＭＰ５の正の入力端子にも接続される。
【０２３５】
バイポーラトランジスタＱ３のベース端子は、ＮＰＮ型バイポーラトランジスタＱ１，Ｑ２のベース端子に接続されるとともに、ＡＭＰ１の負の入力端子にも接続される。また、バイポーラトランジスタＱ３のベース端子には、バンドギャップ基準電圧ＶＢＧが供給される。また、バイポーラトランジスタＱ３のエミッタ端子には、ＮＭＯＳトランジスタＭ１５のドレインが接続される。
【０２３６】
ＡＭＰ５の正の入力端子には、ＰＭＯＳトランジスタＭ７Ｅのドレインと接続されるとともにバイポーラトランジスタＱ３のコレクタ端子が接続される。ＡＭＰ５の負の入力端子は、ＮＰＮ型バイポーラトランジスタＱ１〜Ｑ３のベース端子に接続されるとともに、ＡＭＰ１の負の入力端子に接続される。ＡＭＰ５の負の入力端子には、バンドギャップ基準電圧ＶＢＧが供給される。ＡＭＰ５の出力端子は、ＮＭＯＳトランジスタＭ１３，Ｍ１４，Ｍ１５のゲートに接続される。尚、ＮＭＯＳトランジスタＭ１３は実施の形態５（図１５）のＮＭＯＳトランジスタＭ１３Ｄに相当する。
【０２３７】
ＮＭＯＳトランジスタＭ１５のゲートは、ＡＭＰ５の出力端子が接続されるとともに、ＮＭＯＳトランジスタＭ１３，Ｍ１４のゲートにも接続される。ＮＭＯＳトランジスタＭ１５のドレインは、バイポーラトランジスタＱ３のエミッタ端子と接続され、ＮＭＯＳトランジスタＭ１５のソースは、グランドに接続される。
【０２３８】
抵抗Ｒ３〜Ｒ５は直列に接続され、ノードＮＤ１とグランドとの間に設けられる。抵抗Ｒ４と抵抗Ｒ５とが接続されたノードＮＤ４は、線形近似補正電流生成回路のＰＭＯＳトランジスタＭ６Ｄのドレインに接続される。
【０２３９】
また、抵抗Ｒ３と抵抗Ｒ４とが接続されたノードＮＤ３は線形近似補正電流生成回路のＰＭＯＳトランジスタＭ４Ｄのドレインに接続される。なお、高温側および低温側の補償電流を流し始める温度設定により、ＰＭＯＳトランジスタＭ６ＤのドレインがノードＮＤ３に接続され、ＰＭＯＳトランジスタＭ４ＤのドレインがノードＮＤ４に接続されても良いし、ＰＭＯＳトランジスタＭ４ＤとＭ６Ｄのドレインが共にＮＤ３もしくはＮＤ４に接続されても良い。
【０２４０】
ベース電流補償回路５００によりバイポーラトランジスタＱ２のベース電流の影響がトランジスタのＱ３より相殺される説明を行なう。ＮＭＯＳトランジスタＭ１５に流れる電流はバイポーラトランジスタＱ３を介して流れるため、（式）１２に示されるようにバイポーラトランジスタＱ３の電流増幅率βＱ３の影響を受ける。
【０２４１】
【数１２】
0005879136.tif 000013
【０２４２】
ここで、ａはＰＭＯＳトランジスタＭ７Ｅ，Ｍ８，Ｍ９が構成するカレントミラーのＭ７ＥとＭ９のカレントミラー比を示し、βＱ３は、バイポーラトランジスタＱ３の電流増幅率、電流Ｉ２’はバイポーラトランジスタＱ２のコレクタ電流Ｉ２’を示す。
【０２４３】
式（１２）の電流Ｉ２’に式（４）および式（５）を代入することにより式（１３）が導かれる。式（１３）に示すように、バイポーラトランジスタＱ２の電流増幅率の影響を示す（βＱ2／（１＋βＱ2））にバイポーラトランジスタＱ３の電流増幅率の影響を示す（βＱ2／（１＋βＱ2））の逆数が乗じられる。バイポーラトランジスタＱ２とＱ３は同一半導体チップ上で製造されるので、バイポーラトランジスタＱ２とＱ３の電流増幅率はほぼ等しいとみなせるので、バイポーラトランジスタＱ２の電流増幅率の影響は相殺される。
【０２４４】
【数１３】
0005879136.tif 000014
【０２４５】
ここで、βＱ2は、バイポーラトランジスタＱ２の電流増幅率を示す。
式（１３）の示すように、このバイポーラトランジスタＱ３のベース電流を加えることで、電流増幅率が小さい場合にも、プロセスの影響を受けにくい高精度な温度補正が可能となる。なお、本実施の形態６は、他の実施の形態とも組合せて使用してもよい。
【０２４６】
最後に、再び図１等を参照して本実施の形態について総括する。
本実施の形態１〜５は、図３、図７、図９、図１２、図１５に示されるように、バンドギャップ基準電圧を生成するＢＧＲ回路１００，１００Ａ，１００Ｃ，１００Ｄと、バンドギャップ基準電圧に応じてバンドギャップ電流を生成するＢＧＲ電流生成回路２００，２００Ａ〜２００Ｄと、絶対温度に比例する電流を生成するＰＴＡＴ電流生成回路４００，４００Ａ〜４００Ｄと、ＰＴＡＴ電流生成回路から生成される電流とバンドギャップ電流を比較して補正電流を生成する線形近似補正電流生成回路３００，３００Ａ，３００Ｂ，３００Ｃ＿１，３００Ｃ＿２，３００Ｄ＿１，３００Ｄ＿２とを備え、バンドギャップリファレンス回路は、補正電流に基づき生じた補正電圧を加算したバンドギャップ基準電圧を出力する。
【０２４７】
好ましくは、図５に示すように、線形近似補正電流生成回路３００は、ＰＴＡＴ電流生成回路４００から生成される電流がバンドギャップ電流より大きいときに補正電流を生成する。
【０２４８】
好ましくは、図１０に示すように、線形近似補正電流生成回路３００Ａは、ＰＴＡＴ電流生成回路４００Ａから生成される電流がバンドギャップ電流より小さいときに補正電流を生成する。
【０２４９】
本実施の形態１、３〜５は、図３、図９、図１２、図１５に示されるように、バンドギャップ基準電圧を生成するＢＧＲ回路１００，１００Ｃ，１００Ｄと、バンドギャップ基準電圧に応じてバンドギャップ電流を生成するＢＧＲ電流生成回路２００，２００Ｂ〜２００Ｄと、絶対温度に比例する電流を生成するＰＴＡＴ電流生成回路４００，４００Ｂ〜４００Ｄと、ＰＴＡＴ電流生成回路から生成される電流がバンドギャップ電流より大きいときに補正電流を生成する線形近似補正電流生成回路３００，３００Ｂ，３００Ｃ＿１，３００Ｃ＿２，３００Ｄ＿１，３００Ｄ＿２とを備え、ＢＧＲ回路は、補正電流に基づき生じた補正電圧を加算することにより、温度依存性のきわめて小さい補正されたバンドギャップ基準電圧ＶＢＧを出力する。
【０２５０】
好ましくは、ＢＧＲ回路１００，１００Ｃ，１００Ｄは、基準電圧出力生成回路１１０，１１０Ｃ，１１０Ｄを含み、基準電圧出力生成回路１１０，１１０Ｃ，１１０Ｄは、複数の抵抗Ｒ２〜Ｒ５を有し、複数の抵抗は直列接続され、補正回路の出力は、各抵抗間の複数の接続ノードのうちの１つと接続され、補正電圧を生成する。
【０２５１】
また、好ましくは、本実施の形態４は、図１２に示されるように、線形近似補正電流生成回路は複数あり、線形近似補正電流生成回路のうちの第１の線形近似補正電流生成回路（３００Ｃ＿１）は、第１の温度から第２の温度までのＢＧＲ回路の出力電圧である第１の出力電圧に対して補正を行い、第１の補正電流を出力し、補正回路のうちの第２の線形近似補正電流生成回路（３００Ｃ＿２）は、第２の温度から第３の温度までのＢＧＲ回路の出力電圧である第２の出力電圧に対して補正を行い、第２の補正電流を出力し、ＢＧＲ回路１００Ｃは、第１の温度から第２の温度については、第１の補正電流に基づき生じた第１の補正電圧を第１の出力電圧に加算し、補正された第１のバンドギャップ基準電圧を出力し、ＢＧＲ回路１００Ｃは、第２の温度から第３の温度については、第２の補正電流に基づき生じた第２の補正電圧に第１の補正電圧を加算した電圧を第２のバンドギャップ基準電圧に加算し、補正された第２の出力電圧を出力する。
【０２５２】
また、本実施の形態２は、図７に示されるように、基準電圧発生回路であって、バンドギャップ基準電圧を生成するＢＧＲ回路１００Ａと、バンドギャップ基準電圧に応じてバンドギャップ電流を生成するＢＧＲ電流生成回路２００Ａと、絶対温度に比例する電流を生成するＰＴＡＴ電流生成回路４００Ａと、バンドギャップ電流とＰＴＡＴ電流生成回路から生成される電流とに基づいて、補正電流を生成する線形近似補正電流生成回路３００Ａと、バンドギャップ基準電圧を生成する基準電圧出力生成回路１１０Ａと、ＢＧＲ回路の出力と、基準電圧出力生成回路の出力との電圧を比較して温度依存性の極めて小さい補正された基準電圧ＶＲＥＦを出力するＡＭＰ４とを備え、ＡＭＰ４の正の入力端子には、ＢＧＲ回路の出力が接続され、負の入力端子には、基準電圧出力生成回路の出力が接続される。
【０２５３】
好ましくは、基準電圧出力生成回路１１０Ａは、複数の抵抗Ｒ４〜Ｒ６を含み、複数の抵抗Ｒ４〜Ｒ６は直列接続され、線形近似補正電流生成回路３００Ａの出力は、各抵抗間の複数の接続ノードのうちの１つと接続される。
【０２５４】
さらに好ましくは、線形近似補正電流生成回路３００、３００Ｂ、３００Ｃ＿１，３００＿２、３００Ｄ＿１，３００Ｄ＿２は、図３、図９、図１２、図１５に示されるように、複数のＰＭＯＳトランジスタにより構成されるカレントミラー回路を含む。
【０２５５】
さらに好ましくは、線形近似補正電流生成回路３００Ａは、図７に示されるように、複数のＮＭＯＳトランジスタにより構成されるカレントミラー回路を含む。
【０２５６】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０２５７】
１０  基準電圧発生回路、１００  ＢＧＲ回路、１０２  電流源、１１０  基準電圧出力生成回路、２００  ＢＧＲ電流生成回路、４００  ＩＰＴＡＴ電流生成回路、３００  線形近似補正電流生成回路、５００  ベース電流補償回路、ＡＭＰ１〜４  アンプ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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