(57)【特許請求の範囲】
【請求項１】
被測定信号を受信するＲＦ部（１０）と、
基準クロックを発生するクロック発生部（４１）と、
前記基準クロックの位相を、異なる複数のシフト量でシフトする位相シフト部（４２）と、
入力されるトリガ信号を、前記位相シフト部で位相がシフトされたそれぞれのクロックでラッチし、前記ラッチして得られるそれぞれのラッチトリガ信号を、前記基準クロックによるタイミングで出力するラッチ部（４３、４６）と、
前記ラッチ部により前記基準クロックで得られる前記ラッチトリガ信号の個数に応じて、前記トリガ信号の入力タイミングを判定する判定部（４４）と、
前記判定部により判定された前記トリガ信号の入力タイミングで、前記ＲＦ部で受信された被測定信号の測定を開始する解析処理部（２０）とを備え、
前記ラッチ部で得られるそれぞれのラッチトリガ信号のデジタルデータの値が、最小桁の値から最大桁の値までの間に２回以上変動する値である場合、前記判定部は、その値を最小桁の値から最大桁の値までの間に１回以下で変動する所定の値に置き換える補正を行う補正部を有する
ことを特徴とする信号解析装置。
【請求項２】
請求項１に記載の信号解析装置において、
前記位相シフト部による、前記位相のシフト量である位相差が360°/nである場合、前記ラッチ部は、n個の第１のラッチ素子を含む第１のラッチ素子群（６１）を有する
ことを特徴とする信号解析装置。
【請求項３】
請求項２に記載の信号解析装置において、
前記ラッチ部は、n個の第２のラッチ素子を含む第２のラッチ素子群（６２）を有し、
前記各第２のラッチ素子には、前記各第１のラッチ素子からの出力信号および前記基準クロックがそれぞれ入力される
ことを特徴とする信号解析装置。
【請求項４】
請求項１に記載の信号解析装置において、
前記ラッチ部は、前記各ラッチトリガ信号を、前記位相シフト部で生成された前記各クロックの位相からそれぞれ遅れた位相のクロックによるタイミングでラッチする遅延用ラッチ素子群（６３）を有する
ことを特徴とする信号解析装置。
【請求項５】
請求項４に記載の信号解析装置において、
前記位相シフト部による、前記位相のシフト量である位相差が360°/nである場合、
前記ラッチ部は、n個の第１のラッチ素子を含む第１のラッチ素子群を有し、
前記遅延用ラッチ素子群は、前記各第１のラッチ素子からの出力信号を入力信号とする、少なくともn個のラッチ素子を有する
ことを特徴とする信号解析装置。
【請求項６】
被測定信号を受信し、
基準クロックを発生し、
前記基準クロックの位相を、異なる複数のシフト量でシフトし、
入力されるトリガ信号を、前記位相がシフトされたそれぞれのクロックでラッチし、
前記ラッチして得られるそれぞれのラッチトリガ信号を、前記基準クロックによるタイミングで出力し、
前記基準クロックで得られる前記ラッチトリガ信号の個数に応じて、前記トリガ信号の入力タイミングを判定し、
前記判定された前記トリガ信号の入力タイミングで、前記受信された被測定信号の測定を開始し、
前記入力タイミングの判定のステップでは、前記ラッチして得られるそれぞれのラッチトリガ信号のデジタルデータの値が、最小桁の値から最大桁の値までの間に２回以上変動する値である場合、その値を最小桁の値から最大桁の値までの間に１回以下で変動する所定の値に置き換える補正を行う
ことを特徴とする信号解析方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号の周波数やパワー等を解析する信号解析装置および信号解析方法に関する。
【背景技術】
【０００２】
一般に、無線機器等から出射される電波等の信号を受けて、その周波数成分やパワーを解析し、その時間経過の変化を測定する装置がある。例えば特許文献１に記載の信号解析装置（信号解析装置）は、利用者が希望する範囲内にある周波数成分を示すスペクトラムを表示部に表示させ、または、利用者が希望する範囲内にあるパワーについて、そのパワーの大きさの変化を示すスペクトログラムを表示部に表示させる表示制御部を備える（例えば、特許文献１の明細書段落［０００８］、［００２６］参照）。
【０００３】
ところで、上述のような信号解析装置は、例えば、この信号解析装置に入力される被測定信号（解析の対象となる信号）をデジタルデータに変換して表示部に表示する場合に、トリガ信号に基づいてデジタルデータに変換して表示部に信号を表示する。トリガ信号は、ファンクションジェネレータ等、信号解析装置に接続された信号発生装置により発生される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２５０７１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、信号解析装置内のＣＰＵ（Central Processing Unit）やＦＰＧＡ（Field Programmable Gate Array）等の制御部へのトリガ信号の入力タイミングと、そのトリガ信号をラッチするタイミングとにずれが生じる場合がある。このタイミングのずれの大きさは、制御部の動作クロックにより決まる。すなわち、制御部がトリガ信号をラッチするための時間分解能が低いほど、上記ずれは大きくなる。このようなずれが大きくなると、例えばユーザが想定した信号の測定開始時刻から実際の測定開始時刻が遅れる結果となる。
【０００６】
本発明の目的は、トリガ信号の入力タイミングとそのトリガ信号のラッチタイミングとのずれを小さくすることにより、被測定信号の測定開始時刻のずれを小さくすることができる信号解析装置および信号解析方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、請求項１に記載の信号解析装置は、被測定信号を受信するＲＦ部１０と、基準クロックを発生するクロック発生部４１と、前記基準クロックの位相を、異なる複数のシフト量でシフトする位相シフト部４２と、入力されるトリガ信号を、前記位相シフト部で位相がシフトされたそれぞれのクロックでラッチし、前記ラッチして得られるそれぞれのラッチトリガ信号を、前記基準クロックによるタイミングで出力するラッチ部４３、４６と、前記出力されたラッチトリガ信号に基づき、前記トリガ信号の入力タイミングを判定する判定部４４と、前記判定部により判定された前記トリガ信号の入力タイミングで、前記ＲＦ部で受信された被測定信号の測定を開始する解析処理部２０とを備えることを特徴とする。
【０００８】
このような信号解析装置では、ラッチ部が、入力されたトリガ信号を、異なる複数のシフト量（つまり位相差）（０°も含む、あるいは、０°は含まない）のクロックでそれぞれラッチすることにより、基準クロックに対して位相差分の分解能を持つラッチトリガ信号を生成することができる。これにより判定部は、トリガ信号の入力タイミングを、その位相差分の分解能で判定することができる。その結果、トリガ信号の入力タイミングとそのトリガ信号のラッチタイミングとのずれを小さくすることができる。
【０００９】
請求項２に記載の信号解析装置は、請求項１に記載の信号解析装置において、前記位相シフト部による、前記位相のシフト量である位相差が360°/nである場合、前記ラッチ部は、n個の第１のラッチ素子を含む第１のラッチ素子群６１を有することを特徴とする。
【００１０】
請求項３に記載の信号解析装置は、請求項２に記載の信号解析装置において、前記ラッチ部は、n個の第２のラッチ素子を含む第２のラッチ素子群６２を有し、前記各第２のラッチ素子には、前記各第１のラッチ素子からの出力信号および前記基準クロックがそれぞれ入力されることを特徴とする。
【００１１】
請求項４に記載の信号解析装置は、請求項１に記載の信号解析装置において、前記ラッチ部は、前記各ラッチトリガ信号を、前記位相シフト部で生成された前記各クロックの位相からそれぞれ遅れた位相のクロックによるタイミングでラッチする遅延用ラッチ素子群６３を有することを特徴とする。
遅延用ラッチ素子群が設けられることにより、トリガ信号の立上がりの純度に起因する、判定部の判定誤差の発生を抑えることができる。さらに、デバイスのセットアップタイムおよびホールドタイムによる判定誤差を抑えることができる。
【００１２】
請求項５に記載の信号解析装置は、請求項４に記載の信号解析装置において、前記位相シフト部による、前記位相のシフト量である位相差が360°/nである場合、前記ラッチ部は、n個の第１のラッチ素子を含む第１のラッチ素子群を有し、前記遅延用ラッチ素子群は、前記各第１のラッチ素子からの出力信号を入力信号とする、少なくともn個のラッチ素子を有することを特徴とする。
【００１３】
請求項６に記載の信号解析装置は、請求項１から５のうちいずれか１項に記載の信号解析装置において、前記判定部は、前記ラッチ部により前記基準クロックで得られる前記ラッチトリガ信号の個数に応じて、前記トリガ信号の入力タイミングを判定することを特徴とする。
【００１４】
請求項７に記載の信号解析装置は、請求項６に記載の信号解析装置において、前記ラッチ部で得られるそれぞれのラッチトリガ信号のデジタルデータの値が、最小桁の値から最大桁の値までの間に２回以上変動する値である場合、前記判定部は、その値を最小桁の値から最大桁の値までの間に１回以下で変動する所定の値に置き換える補正を行う補正部を有することを特徴とする。
これにより、本来検出されるべきでない、最小桁側から最大桁までの間に２回以上変動する値を、本来検出すべき値に置き換えて、その検出された値を所定の許容誤差範囲内の値とすることができる。
【００１５】
上記目的を達成するため、請求項８に記載の信号解析方法は、被測定信号を受信し、基準クロックを発生し、前記基準クロックの位相を、異なる複数のシフト量でシフトし、入力されるトリガ信号を、前記位相がシフトされたそれぞれのクロックでラッチし、前記ラッチして得られるそれぞれのラッチトリガ信号を、前記基準クロックによるタイミングで出力し、前記出力されたラッチトリガ信号に基づき、前記トリガ信号の入力タイミングを判定し、前記判定された前記トリガ信号の入力タイミングで、前記受信された被測定信号の測定を開始することを特徴とする。
【発明の効果】
【００１６】
以上、本発明に係る信号解析装置および信号解析方法によれば、トリガ信号の入力タイミングとそのトリガ信号のラッチタイミングとのずれを小さくすることにより、被測定信号の測定開始時刻のずれを小さくすることができる。
【図面の簡単な説明】
【００１７】
【図１】図１は、本発明の第１の実施形態に係る信号解析装置の機能的な構成を示すブロック図である。
【図２】図２は、本実施形態に係る信号解析装置のハードウェアの構成を示すブロック図である。
【図３】図３は、制御部が、トリガ信号に基づいてＲＦ信号のデジタルデータを生成する時のサンプリングのタイミングを示す。
【図４】図４は、制御部の機能的な構成を示すブロック図である。
【図５】図５は、位相シフト部から出力されるクロックの信号を示す。
【図６】図６は、ラッチ部の構成を示すブロック図である。
【図７】図７は、制御部の処理を示すフローチャートである。
【図８】図８は、トリガ信号の入力タイミングが、t1からの位相遅れ９０°より小さい場合に、ラッチ部により生成される信号を示す。
【図９】図９は、トリガ信号の入力タイミングが、t1からの位相遅れ１８０°より小さい場合に、ラッチ部により生成される信号を示す。
【図１０】図１０は、トリガ信号の入力タイミングが、t1からの位相遅れ２７０°より小さい場合に、ラッチ部により生成される信号を示す。
【図１１】図１１は、トリガ信号の入力タイミングが、t1からの位相遅れ３６０°より小さい場合に、ラッチ部により生成される信号を示す。
【図１２】図１２は、本実施形態による効果を概念的に示すグラフである。
【図１３】図１３は、本発明の第２の実施形態に係る信号解析装置のラッチ部の構成を示すブロック図である。
【図１４】図１４は、第１のラッチ素子群により生成されるラッチトリガ信号を示す。
【図１５】図１５は、遅延用ラッチ素子群の前段のラッチ素子により生成されるラッチトリガ信号を示す。
【図１６】図１６は、遅延用ラッチ素子群の後段のラッチ素子により生成されるラッチトリガ信号を示す。
【図１７】図１７は、第２のラッチ素子群により生成されるラッチトリガ信号を示す。
【図１８】図１８ＡおよびＢは、トリガ実入力時間とトリガずれ検出量との関係を示す。
【図１９】図１９は、２つの遷移域による重なり領域が発生する図１８Ｂの状態を表す別の図である。
【図２０】図２０は、３つの遷移域による重なり領域が発生する状態を示す。
【図２１】図２１は、第２のラッチ素子群からの出力が取り得る値を示す表である。
【発明を実施するための形態】
【００１８】
以下、図面を参照しながら、本発明の実施形態を説明する。
【００１９】
１．第１の実施形態
【００２０】
１）信号解析装置の構成
図１は、本発明の第１の実施形態に係る信号解析装置（ＳＡ：Signal (Spectrum) Analyzer）の機能的な構成を示すブロック図である。信号解析装置ＳＡは、ＲＦ部１０、Ａ／Ｄ変換部２１、解析処理部２０、表示部３０、および制御部４０を筐体５０内に備え、筐体５０には、操作部４５およびトリガ信号入力端子４８が設けられている。
【００２１】
ＲＦ部１０は、掃引部１１、ローカル信号発生部１２、およびミキサ部１３を有し、入力ＲＦ信号を受信する。
【００２２】
ローカル信号発生部１２は、制御部４０から掃引部１１を介して測定周波数の中心周波数ｆcの指示を受けて、ローカル周波数（ｆc＋ｆIF）のローカル信号を発振してミキサ部１３へ送るようになっている。
【００２３】
ミキサ部１３は、入力された入力ＲＦ信号とローカル周波数（ｆc＋ｆIF）のローカル信号（あるいは基準周波数信号）とをミキシングして中間周波数（ｆIF±ΔＦMax／２）の信号に変換して、当該中間周波数信号をＡ／Ｄ変換部２１へ送るようになっている。
【００２４】
Ａ／Ｄ変換部２１は、ＲＦ部１０から出力される中間周波数信号（周波数：ｆIF±ΔＦMax／２）を制御部４０からの所定のクロックでデジタルデータに変換するようになっている。
【００２５】
制御部４０は、信号解析装置ＳＡ全体を制御するようになっている。特に、制御部４０は、後述するように、トリガ信号入力端子４８から入力されたトリガ信号を受けて、ＲＦ部１０および解析処理部２０による、被測定信号の測定処理（解析処理）の開始のタイミングを制御するようになっている。制御部４０は、信号解析結果の表示部３０における表示タイミングを制御するようになっている。
【００２６】
解析処理部２０は、例えば、元データ記憶部２２、処理部２３、検波部２４、ログ変換部２５、および記憶部２６を有し、入力ＲＦ信号に対して信号解析処理を行うものである。
【００２７】
元データ記憶部２２は、Ａ／Ｄ変換部２１から出力されるデジタルデータ（振幅値）を、測定周波数、クロックの経過時間をアドレスとしたメモリ領域に、ほぼクロックと同じタイミングの書き込み信号により記憶するようになっている。記憶されたデジタルデータは、いわば時間領域のデータである。
【００２８】
処理部２３は、操作部４５から受けた、測定周波数ｆｖ、測定時間ｔｖを受けて、元データ記憶部２２から該当する測定周波数、およびクロックの経過時間の時間領域データ（デジタルデータ）を読み出すようになっている。
【００２９】
そして、処理部２３は、例えば、受けた時間領域データを所定時間間隔でＦＦＴ（Fast Fourier Transform）処理して周波数領域データに変換して、操作部４５から指定された測定帯域幅ΔＦの範囲で所望の分解能帯域幅（ＲＢＷ）で各周波数成分とその大きさを算出するようになっている。
【００３０】
このとき、処理部２３は、ＦＦＴ処理する処理のタイミングの時間間隔をΔｔとすると、測定周波数の時間領域データから各処理タイミングで時間窓ΔＴ（ΔＴ≧Δｔ）だけの時間領域データを元データ記憶部２２から読み出してＦＦＴ処理するようになっている。
【００３１】
そして、処理部２３は、処理タイミングを１間隔Δｔだけ時間窓Ｔごとずらしながら、測定時間のｔｖになるまで繰り返しＦＦＴ処理を行うようになっている。つまり、処理部２３は、ｍ×Δｔ（例えば、ｍは、１〜ｔｖ／Δｔ）のタイミングで時間位置（アドレス）ｍ×Δｔを中心とした±ΔＴ／２間の時間領域データを読み出してＦＦＴ演算し、これをｍ＝ｔｖ／Δｔになるまで繰り返すようになっている。
【００３２】
時間窓ΔＴは、時間領域データを周波数領域データに変換するのに十分な時間である。極端な例では、１周期にも満たない時間領域データを周波数領域データに変換してもその周波数が分解能良く特定できないおそれがある。なお、タイミングの時間間隔Δｔは、Ａ／Ｄ変換部２１のクロックと同じ周期であってもよい。
【００３３】
図１に示した構成では、解析処理部２０がＦＦＴ処理を行うとしているが、これはあくまで一例であり、解析処理部２０の処理方法がＦＦＴ処理に限定されるものではない。例えば、解析処理部２０は、変調解析を行うものでもよく、Power vs Time、Frequency vs Time、Phase vs Time等の処理を行うものであってもよい。つまり、これらの解析処理方法も本発明に適用可能である。なお、これらの解析処理方法は、信号解析装置の当業者であれば理解できる方法なので、それらの詳細は割愛する。
【００３４】
検波部２４は、各周波数成分の大きさを、実効値、平均値、もしくはピーク値に変換して出力するようになっている。以下、これを「パワー」と言う。ログ変換部２５は、検波部２４からの出力を対数に圧縮して記憶部２６へ送るようになっている。
【００３５】
記憶部２６は、例えば、一方のアドレスを測定周波数ｆｖ、他方のアドレスを測定時間ｔｖの経過とするメモリ領域に、該当する周波数成分のパワーを記憶するようになっている。
【００３６】
表示部３０は、記憶部２６に記憶された測定周波数各成分のパワーを、例えば測定周波数を縦軸、測定時間を横軸とする座標に色パラメータとして表示するようになっている。
【００３７】
図２は、本実施形態に係る信号解析装置ＳＡのハードウェアの構成を示すブロック図である。
【００３８】
信号解析装置ＳＡは、ＲＦ／ＩＦ回路１０'、ＡＤＣ（ＡＤ変換器）２１'、ＦＰＧＡ（Field Programmable Gate Array）６５を主に備える。
【００３９】
ＲＦ／ＩＦ回路１０'は、主に上記ＲＦ部１０を実現する回路である。また、ＲＦ／ＩＦ回路１０'は、被測定信号としてのＲＦ信号を受信する他、例えば有線接続により被測定信号を受信することも可能に構成されている。
【００４０】
ＡＤＣ２１'は、上記したＡ／Ｄ変換部２１を実現する回路である。ＦＰＧＡ６５は、Ａ／Ｄ変換部２１以外の解析処理部２０の各要素および制御部４０を実現する回路である。
【００４１】
２）ＳＡの内部経路による遅延時間
信号解析装置ＳＡの内部経路に起因して、信号解析装置ＳＡに入力されてから、ＦＰＧＡ６５やＡＤＣ２１'が処理するまでに遅延時間が発生する。例えばＲＦ信号がＲＦ／ＩＦ回路１０'に入力されて受信処理が行われ、ＡＤＣ２１'に入力されるまでに遅延時間taが発生する。一方、トリガ信号入力端子４８を介して信号解析装置ＳＡに入力されたトリガ信号がＦＰＧＡ６５に入力されるまでに遅延時間tbが発生する。
【００４２】
ここで、図３に示すようなＲＦ信号およびトリガ信号が、ＲＦ／ＩＦ回路１０'およびトリガ信号入力端子４８にそれぞれ入力されたとする。このとき、ＦＰＧＡ６５のクロックによりＡＤＣ２１'がデジタルデータを生成する時のサンプリングのタイミングを考える。
【００４３】
このサンプリングのタイミングを、ＲＦ信号およびトリガ信号上に黒丸（サンプリング点）で示す。この図からわかるように、サンプリング点が各トリガ信号を捉える（ラッチする）タイミングが、トリガ信号の実際の立上がりのタイミングから遅れる場合がある。
【００４４】
tdは、トリガ信号の実際の立上がりのタイミングと、ラッチタイミングとの時間差を示す。このtdは、サンプリング周波数、つまりトリガをラッチするＦＰＧＡ６５のクロック周波数により決定される。例えばクロック周波数が１００MHzである場合、最大Max(td)は、以下の式で表せる。
【００４５】
Max(td)= (1/100M)+ts = 10[ns]+ts
【００４６】
tsは、セットアップタイムであり、トリガ信号の立上がり開始から立上がり終了までにかかる時間である。上記の式より、上記tdは、以下の範囲をとる。
【００４７】
ts≦td<10[ns]+ts
【００４８】
tdがこの範囲のうちどの値をとるかはトリガ信号が入力されるまでわからない。この値tdは、トリガ信号の時間的な精度によって決まり、ラッチ周波数（クロック周波数）が１００MHzである場合、±5[ns]の誤差が発生する。この誤差の分布は平均値を5[ns]とした一様分布をとると考えられる。
【００４９】
ラッチの周波数、つまりＦＰＧＡ６５のクロック周波数を変えることなく、トリガ信号の時間的な精度を向上させることができれば、tdを小さくすることができ、高精度に信号を測定できることが期待できる。
【００５０】
なお、ＲＦ信号の信号解析装置ＳＡの入力端からＡＤＣ２１'の入力端までの遅延時間taと、トリガ信号のトリガ信号入力端子４８からＦＰＧＡ６５の入力端までの遅延時間tbとの差であるta-tbは、別途の手段で補正されるので、本明細書ではこれについては言及しない。
【００５１】
３）トリガ信号の高分解能を実現する手段および方法
図４は、上記制御部４０の機能的な構成を示すブロック図である。図７は、制御部４０の処理を示すフローチャートである。以下では、図７に示すフローチャートの各処理のステップの順に、制御部４０の構成を説明する。
【００５２】
制御部４０は、クロック発生部４１、位相シフト部４２、ラッチ部４３、および判定部４４を備える。
【００５３】
クロック発生部４１は、ＦＰＧＡ６５の動作クロック（基準クロック）を発生する（ステップ１０１）。この動作クロックをクロックclkとする。クロックclkは、上記のように例えば１００MHzなど、MHzオーダの周波数を有する。
【００５４】
位相シフト部４２は、クロック発生部４１で生成されたクロックclkの位相を、異なる複数のシフト量でシフトする（ステップ１０２）。位相シフト部４２は、例えばシフト量として９０°ずつずれたクロックclk_0, clk_90, clk_180, clk_270を出力する。
【００５５】
図５は、位相シフト部４２から出力される各クロックclk_0, clk_90, clk_180, clk_270の信号を示す。
【００５６】
クロックclk_0の位相は、クロックclkと同じであり、
クロックclk_90の位相は、クロックclkから９０°遅れ、
クロックclk_180の位相は、クロックclkから１８０°遅れ、
クロックclk_270の位相は、クロックclkから２７０°遅れる。
【００５７】
位相シフト部４２の構成は、公知の種々の構成により実現可能である。例えばＦＰＧＡ６５内のＰＬＬ（Phase Locked Loop）機能を利用することにより位相シフト部４２を実現できる。ここでは、クロックの分割数が４である場合を示したが、２または３、あるいは、５以上であってもよい。クロックの分割数をnとすると、各クロックの位相差は360°/nと表せる。
【００５８】
ラッチ部４３は、入力されるトリガ信号trgを、位相シフト部４２で位相がシフトされたそれぞれのクロックclk_0, clk_90, clk_180, clk_270でラッチする（ステップ１０３）。そしてラッチ部４３は、ラッチして得られるそれぞれのラッチトリガ信号を、クロックclkによりラッチするタイミングで出力する（ステップ１０４）。
【００５９】
図６は、ラッチ部４３の構成を示すブロック図である。ラッチ部４３は、第１のラッチ素子群６１と、その後段に設けられた第２のラッチ素子群６２とを有する。第１のラッチ素子群６１は、n個の第１のラッチ素子として例えば４つのラッチ素子６１ａ、６１ｂ、６１ｃ、６１ｄを含む。第２のラッチ素子群６２も、n個の第２のラッチ素子として例えば４つのラッチ素子６２ａ、６２ｂ、６２ｃ、６２ｄを含む。これらのラッチ素子は、例えばＤ−ＦＦ（Delay Flip-Flop）素子で構成される。このラッチ素子群に含まれるラッチ素子（第１のラッチ素子）の個数は、上述したクロックの分割数nに相当する。
【００６０】
ラッチ素子６１ａのクロック入力端子には、クロックclk_0が入力される。
ラッチ素子６１ｂのクロック入力端子には、クロックclk_90が入力される。
ラッチ素子６１ｃのクロック入力端子には、クロックclk_180が入力される。
ラッチ素子６１ｄのクロック入力端子には、クロックclk_270が入力される。
すべてのラッチ素子のＤ端子には、トリガ信号trgが入力される。
【００６１】
ラッチ素子６１ａ、６１ｂ、６１ｃ、６１ｄは、Ｄ端子に入力されたトリガ信号trgを、各クロックclk_0, clk_90, clk_180, clk_270でラッチすることにより、ラッチトリガ信号trg1_ltc0, trg1_ltc90, trg1_ltc180, trg1_ltc270をそれぞれ出力する（図８参照）。
【００６２】
ラッチ素子６２ａ、６２ｂ、６２ｃ、６２ｄの各Ｄ端子には、これらラッチトリガ信号trg1_ltc0, trg1_ltc90, trg1_ltc180, trg1_ltc270がそれぞれ入力される。そして、ラッチ素子６２ａ、６２ｂ、６２ｃ、６２ｄは、これらのラッチトリガ信号を元のクロックclkでそれぞれ取り出す。これにより、第２のラッチ素子群６２は、ラッチトリガ信号trg2_ltc0, trg2_ltc90, trg2_ltc180, trg2_ltc270を出力する（図８参照）。
【００６３】
これらのラッチトリガ信号は、判定部４４に被判定信号として入力される。判定部４４は、取得した被判定信号に基づき、トリガ信号trgの入力タイミングを判定する（ステップ１０５）。制御部４０は、この判定部４４により得られた高分解能のトリガ信号trgの入力タイミングで、解析処理部２０による処理、つまり被測定信号の測定を開始する。
【００６４】
４）ラッチ部により生成される信号
ａ）トリガ信号trgの入力タイミングtgが、クロックclkの立上がりタイミングt1以降であって、t1からの位相遅れ９０°より小さい場合
【００６５】
図８は、トリガ信号trgの入力タイミングtgが、クロックclkの立上がりタイミングt1以降であって、t1からの位相遅れ９０°より小さい場合に、ラッチ部４３により生成される信号を示す。
【００６６】
第１のラッチ素子群６１から出力されるラッチトリガ信号trg1_ltc0, trg1_ltc90, trg1_ltc180, trg1_ltc270のうち、ラッチトリガ信号trg1_ltc0が最も遅れてラッチされる。これは、クロックclk_0では、タイミングt1から、タイミングt1の次の立上がりであるタイミングt2までに最も長い時間（１クロック分）を要するからである。
【００６７】
一方、トリガ信号trgは、タイミングt1から９０°より小さい遅れでラッチ部４３に入力されるため、クロックclk_90が、タイミングt1から最も早く、トリガ信号trgをラッチすることができる。すなわち、ラッチトリガ信号trg1_ltc90が最も早く立ち上がる。
【００６８】
第２のラッチ素子群６２から出力されるラッチトリガ信号trg2_ltc0_1, trg2_ltc0_2, trg2_ltc0_3, trg2_ltc0_4のうち、ラッチトリガ信号trg2_ltc0_1が最も遅れてラッチされる。その他のラッチトリガ信号trg2_ltc0_2, trg2_ltc0_3, trg2_ltc0_4は、タイミングt2でラッチされる。これによりタイミングt2では「0111」という出力が得られる。
【００６９】
被判定信号は、タイミングt2でラッチされたラッチトリガ信号trg2_ltc0_2, trg2_ltc0_3, trg2_ltc0_4の加算分「3」である。判定部４４は、例えば図示しない論理回路により、「3」に対応する判定結果を生成する。「3」に対応する判定結果とは、つまり、トリガ信号trgの入力タイミングtgが、t1≦tg<t1+90°であるというものである。
【００７０】
ｂ）トリガ信号trgの入力タイミングが、クロックclkの立上がりタイミングt1からの位相遅れ９０°以上であって、１８０°より小さい場合
【００７１】
図９は、トリガ信号trgの入力タイミングtgが、クロックclkの立上がりタイミングt1からの位相遅れ９０°以上であって、１８０°より小さい場合に、ラッチ部４３により生成される信号を示す。
【００７２】
第１のラッチ素子群６１から出力されるラッチトリガ信号trg1_ltc0, trg1_ltc90, trg1_ltc180, trg1_ltc270のうち、ラッチトリガ信号trg1_ltc90が最も遅れてラッチされる。そして、次にラッチトリガ信号trg1_ltc0が遅れてラッチされる。一方、クロックclk_180が、タイミングt1から最も早く、トリガ信号trgをラッチすることができる。すなわち、ラッチトリガ信号trg1_ltc180が最も早く立ち上がる。
【００７３】
第２のラッチ素子群６２から出力されるラッチトリガ信号trg2_ltc0_1, trg2_ltc0_2, trg2_ltc0_3, trg2_ltc0_4のうち、ラッチトリガ信号trg2_ltc0_1, trg2_ltc0_2が最も遅れてラッチされる。その他のラッチトリガ信号trg2_ltc0_3, trg2_ltc0_4は、タイミングt2でラッチされる。これによりタイミングt2では「0011」という出力が得られる。
【００７４】
被判定信号は、タイミングt2でラッチされたラッチトリガ信号trg2_ltc0_2, trg2_ltc0_3の加算分「2」である。判定部４４は、「2」に対応する判定結果を生成する。「2」に対応する判定結果とは、つまり、トリガ信号trgの入力タイミングtgが、t1+90°≦tg<t1+180°であるというものである。
【００７５】
ｃ）トリガ信号trgの入力タイミングtgが、クロックclkの立上がりタイミングt1からの位相遅れ１８０°以上であって、２７０°より小さい場合
【００７６】
図１０は、トリガ信号trgの入力タイミングtgが、クロックclkの立上がりタイミングt1から１８０°以上であって２７０°より小さい場合に、ラッチ部４３により生成される信号を示す。この場合、上記と同様の原理で、判定部４４においてタイミングt2で「0001」という判定結果が得られる。
【００７７】
この場合、被判定信号は、タイミングt2でラッチされたラッチトリガ信号trg2_ltc0_4の出力分「1」である。判定部４４は、「1」に対応する判定結果を生成する。「1」に対応する判定結果とは、トリガ信号trgの入力タイミングtgが、t1+180°≦tg<t1+270°であるというものである。
【００７８】
ｄ）トリガ信号trgの入力タイミングtgが、クロックclkの立上がりタイミングt1からの位相遅れ２７０°以上であって、３６０°より小さい場合
【００７９】
この場合、図１１に示すように、同様の原理により判定結果「0000」が得られる。ラッチトリガ信号の出力分「0」に対応する判定結果は、トリガ信号trgの入力タイミングtgが、t1+270°≦tg<t1+360°であるというものである。
【００８０】
以上のように、本実施形態では、位相シフト部４２によりクロック異なる複数のシフト量（つまり位相差）のクロックclk_0, clk_90, clk_180, clk_270が生成される。そして、ラッチ部４３が、トリガ信号trgを、それらのクロックclk_0, clk_90, clk_180, clk_270でそれぞれラッチする。これにより、クロックclkに対して位相差分の分解能を持つラッチトリガ信号trg1_ltc0, trg1_ltc90, trg1_ltc180, trg1_ltc270を生成することができる。すなわち、クロックclk×nの分解能が得られる。
【００８１】
したがって、判定部４４は、トリガ信号trgの入力タイミングを、その位相差分の分解能で判定することができる。その結果、トリガ信号の入力タイミングとそのトリガ信号のラッチタイミングとのずれを小さくすることができ、制御部４０は、高分解能のトリガ信号trgの入力タイミングで、被測定信号の測定を開始することができる。すなわち、測定開始時刻の誤差を小さくすることができる。
【００８２】
本実施形態では、GHzレベルの高速な動作クロックを持つ、高価なＡＤＣやＦＰＧＡ等のデバイスを使用することなく、高い分解能を得ることができる。
【００８３】
図１２は、本実施形態による効果を概念的に示すグラフである。横軸がトリガの実入力時間（実際の入力タイミング）を示し、縦軸がトリガの検出時間を示す。このグラフは、破線で示す１クロックが入力されてトリガが検出される間に、clk_0, clk_90, clk_180, clk_270の４つの分割クロックが入力されて、４つのトリガが検出されることを示している。つまり、本実施形態ではn=4であるので、クロックclkによる分解能の４倍の分解能を得ることができる。nを増やすことにより、さらに高い分解能を得ることができる。実製品が取り得るnとしては、例えばn=8〜16である。
【００８４】
特に、ＭＩＭＯ（Multiple-Input Multiple-Output）技術を利用する通信システムでは、２つの送信アンテナから送信されるそれぞれの送信タイミングの誤差が、65ns以下と規格で定められている。また、その信号を受信する測定装置（例えば本実施形態のような信号解析装置ＳＡ）が持つ誤差（測定誤差）は25nsと規格で定められている。上記のように、時間差tdを10nsの誤差の範囲内に収めることができれば、25nsという測定誤差範囲を十分にクリアすることができる。
【００８５】
２．第２の実施形態
【００８６】
次に、本発明の第２の実施形態について説明する。これ以降の説明では、上記第１の実施形態に係る信号解析装置ＳＡが持つハードウェアや機能ブロック等について同様のものは説明を簡略化または省略し、異なる点を中心に説明する。
【００８７】
１）ラッチ部の構成
図１３は、本実施形態に係るラッチ部４６の構成を示すブロック図である。このラッチ部４６は、第１のラッチ素子群６１と第２のラッチ素子群６２との間に遅延用ラッチ素子群６３を有する。遅延用ラッチ素子群６３は、位相シフト部４２で生成された各クロックclk_0, clk_90, clk_180, clk_270の位相からそれぞれ遅れた位相のクロックによるタイミングで、第１のラッチ素子群６１からの出力信号をラッチする。
【００８８】
具体的には、遅延用ラッチ素子群６３は、ラッチ素子６１ａ、６１ｂ、６１ｃ、６１ｄからの各ラッチトリガ信号をそれぞれ取得するラッチ素子６３ａ、６３ｂ、６３ｃ、６３ｄを有する。また、遅延用ラッチ素子群６３は、ラッチ素子６３ａ、６３ｂ、６３ｃ、６３ｄからの各ラッチトリガ信号をそれぞれ取得するラッチ素子６４ａ、６４ｂ、６４ｃ、６４ｄを有する。
【００８９】
ラッチ素子６３ａ、６３ｂ、６４ａ、６４ｂ、６４ｃの各クロック入力端子には、クロックclkが入力される。
ラッチ素子６３ｃ、６３ｄ、６４ｄの各クロック入力端子には、クロックclk_90が入力される。
ラッチ素子６３ｄのクロック入力端子には、クロックclk_180が入力される。
【００９０】
２）ラッチ部により生成される信号
以降では、例えばトリガ信号trgの入力タイミングが、クロックclkの立上がりタイミングt1以降であって、t1からの位相遅れ９０°より小さい場合（図８参照）について説明する。
【００９１】
この場合、ラッチ素子６１ａ、６１ｂ、６１ｃ、６１ｄでラッチされて得られるラッチトリガ信号trg1_ltc0, trg1_ltc90, trg1_ltc180, trg1_ltc270は、図１４に示すようになる。これは図８で示したものと同様である。
【００９２】
図１５は、それらラッチトリガ信号trg1_ltc0, trg1_ltc90, trg1_ltc180, trg1_ltc270が、ラッチ素子６３ａ、６３ｂ、６３ｃ、６３ｄに入力されてラッチされて得られるラッチトリガ信号trg2_ltc0_1, trg2_ltc0_2, trg2_ltc90, trg2_ltc180を示す。
【００９３】
図１６は、それらラッチトリガ信号trg2_ltc0_1, trg2_ltc0_2, trg2_ltc90, trg2_ltc180が、ラッチ素子６４ａ、６４ｂ、６４ｃ、６４ｄに入力されてラッチされて得られるラッチトリガ信号trg3_ltc0_1, trg3_ltc0_2, trg3_ltc0_3, trg3_ltc90を示す。
【００９４】
図１７は、それらラッチトリガ信号trg3_ltc0_1, trg3_ltc0_2, trg3_ltc0_3, trg3_ltc90が、ラッチ素子６２ａ、６２ｂ、６２ｃ、６２ｄに入力されてラッチされて得られるラッチトリガ信号trg4_ltc0_1, trg4_ltc0_2, trg4_ltc0_3, trg4_ltc0_4を示す。この第２のラッチ素子群６２から出力される値は、図８で示した上記第１の実施形態に係る第２のラッチ素子群６２から出力される値と同じになる。
【００９５】
以上の動作は、トリガ信号trgの入力タイミングが、t1≦tg< t1+90°の場合について説明したが、t1+90°≦tg<t1+180°、t1+180°≦tg<t1+270°、t1+180°≦tg<t1+360°の場合にも、ラッチ部４６は同様の原理で動作する。
【００９６】
遅延用ラッチ素子群６３を設ける理由は、以下の通りである。
【００９７】
例えば、図１４に示したラッチトリガ信号trg1_ltc270について着目する。ラッチ素子６２ｄが、ラッチトリガ信号trg1_ltc270の入力タイミングを、クロックclk_0の次の立上がりのタイミングt2でラッチする。ここで、ラッチトリガ信号trg1_ltc270の純度が低い（立上がりの急峻さが低い）場合は、タイミングt2でラッチできないおそれがある。
【００９８】
したがって、図１５の破線の丸で囲まれた部分に示すように、遅延用ラッチ素子群６３におけるラッチ素子６３ｄは、そのクロックclk_0からよりも位相が遅れたクロック、例えばクロックclk_180でラッチすることにより、確実にラッチすることができる。これにより、トリガ信号の立上がりの純度に起因する、判定部４４の判定誤差の発生を抑えることができる。さらに、デバイスのセットアップタイムおよびホールドタイムによる判定誤差を抑えることができる。
【００９９】
３．第３の実施形態
【０１００】
次に、本発明の第３の実施形態を説明する。
【０１０１】
図１８Ａは、上記第１または第２の実施形態において、トリガ実入力時間とトリガずれ検出量との関係を示す。横軸は、トリガ信号の立上がりの形状に相当する。縦軸は、上記のようにクロックclkの分割数n=4である場合に、各ラッチ素子６２ａ〜６２ｄ（図６または１３参照）からの出力の加算値（被判定信号）に相当する。
【０１０２】
ハッチングで示す遷移域Ｓは、トリガ信号の立上がりの急峻さを示す領域であり、急峻なほどその遷移域Ｓの横幅は短く表される。図１８Ｂに示すように、トリガ信号の立上がりが遅いほど、遷移域Ｓは広がる。遷移域Ｓが広すぎると、遷移域Ｓ同士が重なる領域Ｓ'が発生する。この重なり領域Ｓ'では、得られるビットが不安定になる。例えば遷移域Ｓ１とＳ２の重なり領域Ｓ'では、縦の矢印の範囲内の値、つまり「0000」、「0001」、「0010」、「0011」の４つの値を取り得る。
【０１０３】
図１９は、図１８Ｂの状態を表す別の図である。例えば本来検出されるべき値が「0001」であったとしても、遷移域Ｓ１〜Ｓ４では、0と1が確定しておらず、0と1のどちらにも判定され得る状態にある。したがって、縦破線で示したタイミングでは「0000」、「0001」、「0010」、「0011」の４つの値が検出される可能性がある。
【０１０４】
ここで、これら４つの値のうち、「0010」の「010」は、最小桁の値から最大桁の値までの間に２回変動する値となっている。これは、本実施形態のアルゴリズム上は検出されるべきではない値である。本来検出されるべき値は、「0011」、「0000」や、あるいは、クロック分割数n=8の場合、「0011111」、「00000011」等のように、最小桁の値から最大桁の値までの間に１回以下で変動する値である。
【０１０５】
図２１は、各ラッチ素子６２ａ〜６２ｄからの出力が取り得る値を示す表である。ハッチングで示す部分が、本来検出されるべきでない値である。「0010」の場合、本来検出されるべきラッチ素子６２ｃの出力値0が1に遷移し、本来検出されるべきラッチ素子６２ｄの出力値1が0に遷移した結果である。この状況は、ラッチ素子６２ｃおよび６２ｄの出力値の両方が不安定になり、ビットが互いに反転している状況である。
【０１０６】
また、もちろんこれらのうち一方の出力値のビットが反転する場合もある。例えば、本来検出されるべき値が「0001」の場合において、ラッチ素子６２ｃのみの出力値0が1に反転すると、検出される値は「0011」となる。ラッチ素子６２ｄのみの出力値1が0に反転すると、検出される値は「0000」となる。
【０１０７】
以上より、本来検出されるべき値が例えば「0001」の場合、回路上では、「0010」を含め上記４つの値を取り得る。しかし、「0010」は本来検出されるべき値ではないので、判定部４４は、これを３つの「0000」=「0」、「0001」=「1」、「0011」=「2」の範囲内にあると推定することができる。具体的には、図２１に示す表では、「0010」=「1'」は、「0001」=「1」に置き換えられる。すなわち、「0010」が検出された場合、それは「1」±1の許容誤差範囲内にあるとする。
【０１０８】
なお、判定部４４は「0010」を「0011」や「0000」に置き換えるようにしてもよい。
【０１０９】
以上のように、判定部４４は、本来検出されるべきでない値を、本来検出されるべき値のうちいずれか所定の１つに置き換える補正を行う。この場合、判定部４４は「補正部」として機能する。この補正は、論理回路またはソフトウェアのどちらでも実現可能である。
【０１１０】
従来の技術の分解能をm [s]（=1/clk）とする。また、あるタイミングで重なる遷移域Ｓの数をx（：正の整数）、nをクロックclkの分割数とすると、分解能を以下の式で表すことができる。以下の式において、n>xのとき、分解能を向上させることができる。
【０１１１】
m/n±x×m/2n [s]
【０１１２】
上記の例では、m/4±2×m/(2×4) [s]（=1/(clk×4)±1/(clk×4)）の分解能を得ることができる。すなわち、従来に比べ分解能が向上する。
【０１１３】
図２１に示したように、判定部４４は、「0010」が検出される場合に限られず、「0101」または「1010」が検出された場合、「0101」=「2'」を「0011」=「2」に置き換え、「1010」=「3'」を「0111」=「3」に置き換える。
【０１１４】
以上の例は、あるタイミングで重なる遷移域Ｓの数が2であった。しかし、例えば図２０に示すように、あるタイミングで重なる遷移域Ｓの数が3の場合も想定される。破線で示したタイミングでは、「0001」、「0000」、「0011」、「0010」、「0111」、「0101」、「0110」、「0100」の８つのうち、ラッチ部４６の出力値はどれでも取り得る状態にある。このような場合であっても、分解能は、m/4±3×m/(2×4) [s]（=1/(clk×4)±3/(clk×8)）となり、向上する。
【０１１５】
４．その他の実施形態
【０１１６】
本発明は、以上説明した実施形態に限定されず、他の種々の実施形態を実現することができる。
【０１１７】
上記実施形態に係る信号解析装置ＳＡでは、ＦＰＧＡが用いられたが、これに代えて、他のＰＬＤ(Programmable Logic Device)が用いられてもよいし、ＣＰＵ（Central Processing Unit）が用いられてもよい。
【０１１８】
上記実施形態では、位相シフト部４２による各クロックの位相差が等間隔であったが、少なくとも２つの位相差が異なる間隔となるように位相がシフトされてもよい。例えば、位相シフト部４２は、クロックの分割数n=n1と、クロックの分割数n=n2（n2はn1とは異なる数）とを生成したり、あるいは３種類以上のクロック分割数を持つクロックを生成したりしもよい。
【０１１９】
上記第２の実施形態では、例えば遅延用ラッチ素子群６３では、ラッチ素子６１ｂにクロックclk_90が入力され、ラッチ素子６３ｂにクロックclk_0が入力された。すなわち、２７０°ずつ遅れたクロックがラッチ素子に順に入力されたが、例えばラッチ素子６１ｂにクロックclk_90が入力され、ラッチ素子６３ｂには、例えばそれより９０°遅れたクロックclk_180、あるいは１８０°遅れたクロックclk_270が入力されてもよい。あるいは、上記のようにn=4とは異なる分割数で生成されたクロックが、遅延用ラッチ素子群６３に入力されてもよい。
【０１２０】
以上説明した各形態の特徴部分のうち、少なくとも２つの特徴部分を組み合わせることも可能である。
【符号の説明】
【０１２１】
１０…ＲＦ部
１０'…ＲＦ／ＩＦ回路
２０…解析処理部
４０…制御部
４１…クロック発生部
４２…位相シフト部
４３、４６…ラッチ部
４４…判定部
４６…ラッチ部
４８…トリガ信号入力端子
６１…第１のラッチ素子群
６１ａ〜６１ｄ…第１のラッチ素子
６２…第２のラッチ素子群
６２ａ〜６２ｄ…第２のラッチ素子
６３…第３のラッチ素子群
６３ａ〜６３ｄ、６４ａ〜６４ｄ…ラッチ素子
ＳＡ…信号解析装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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