(57)【特許請求の範囲】
【請求項１】
第１の入力端子、第２の入力端子、出力端子および相補出力端子を備える第１の遅延セルと、
第１の入力端子、その第１の入力端子に結合された出力端子、相補出力端子および前記第１の遅延セルの前記出力端子に結合された第２の入力端子を備える第２の遅延セルと、
前記第１の遅延セルの前記出力端子に結合された第１の入力端子、前記第２の遅延セルの前記出力端子に結合された第２の入力端子、出力端子および前記第１の遅延セルの前記第１の入力端子に結合された相補出力端子を備える第３の遅延セルと、
出力端子、その出力端子に結合された第１の入力端子、前記第３の遅延セルの前記出力端子に結合された第２の入力端子、および前記第１の遅延セルの前記第２の入力端子に結合された相補出力端子を備える第４の遅延セルと
入力データ信号を受信すること、および前記入力データ信号中の遷移に応答して選択パルスを生成することを行うためのデータエッジ検出回路と
を備え、
前記第１の遅延セル、前記第２の遅延セル、前記第３の遅延セルおよび前記第４の遅延セルは、入力データ遷移に対応する前記選択パルスを受け取ることと、前記選択パルスの不在下で、それらのそれぞれの第２の入力端子を選択し、前記第２の遅延セルの前記出力において第１の位相シフト復元クロックを、前記第４の遅延セルの前記出力において第２の位相シフト復元クロックを、前記第２の遅延セルの前記相補出力において第３の位相シフト復元クロックを、および前記第４の遅延セルの前記相補出力において第４の位相シフト復元クロックを発生する発振で発振するためにそれぞれの遅延を適用することとを行うように構成され、
前記第１の遅延セル、前記第２の遅延セル、前記第３の遅延セルおよび前記第４の遅延セルは、前記選択パルスに応答してそれらのそれぞれの第１の入力端子を前記選択することに基づいて、前記第１の位相シフト復元クロック、前記第２の位相シフト復元クロック、前記第３の位相シフト復元クロック、および前記第４の位相シフト復元クロックを同期させて、それぞれ前記データ遷移検出回路に前記選択パルスを生成させる前記データ遷移に続いて、それぞれ第１のデータ、第２のデータ、第３のデータ、および第４のデータを整合するように構成される、ゲーテッド同期電圧制御多相クロック発振器。
【請求項２】
前記遅延は、前記発振が前記遅延の逆数の１／４に等しい周波数になるように、所与のビット持続時間の１／２である、請求項１に記載のゲーテッド同期電圧制御多相クロック発振器。
【請求項３】
前記第１の遅延セル、前記第２の遅延セル、前記第３の遅延セルおよび前記第４の遅延セルの各々がそれぞれのバイアス入力端子を含み、前記第１の遅延セル、前記第２の遅延セル、前記第３の遅延セルおよびさらなる遅延セルの各々が、その第１の入力端子および第２の入力端子のうちの前記選択された１つからその出力端子および相補出力端子への送信に関して、前記バイアス入力端子に印加されるバイアス電圧に少なくとも部分的に依存する遅延を適用する、請求項２に記載のゲーテッド同期電圧制御多相クロック発振器。
【請求項４】
前記第１の遅延セル、前記第２の遅延セル、前記第３の遅延セルおよび前記第４の遅延セルの各々がそれぞれのバイアス入力端子を含み、前記第１の遅延セル、前記第２の遅延セル、前記第３の遅延セルおよび前記第４の遅延セルの各々が、その第１の入力端子および第２の入力端子のうちの前記選択された１つからその出力端子および相補出力端子への送信に関して、前記バイアス入力端子に印加されるバイアス電圧に少なくとも部分的に依存する遅延を適用する、請求項１に記載のゲーテッド同期電圧制御多相クロック発振器。
【請求項５】
前記第１の遅延セル、前記第２の遅延セル、前記第３の遅延セルおよび前記第４の遅延セルによって適用される前記それぞれの遅延が等しく、前記等しいそれぞれの遅延において、前記第１の位相シフト復元クロック、前記第２の位相シフト復元クロック、前記第３の位相シフト復元クロックおよび前記第４の位相シフト復元クロックは位相が等間隔に離間した、請求項１に記載のゲーテッド同期電圧制御多相クロック発振器。
【請求項６】
前記発振器が少なくとも１つの半導体ダイに組み込まれた、請求項１に記載のゲーテッド同期電圧制御多相クロック発振器。
【請求項７】
前記発振器がその中に組み込まれた、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定ロケーションデータユニット、およびコンピュータからなるグループから選択されたデバイスをさらに備える、請求項６に記載のゲーテッド同期電圧制御多相クロック発振器。
【請求項８】
前記第１の位相シフト復元クロックが所与の基準に対して４５度であり、前記第２の位相シフト復元クロックが前記所与の基準の１３５度後であり、前記第３の位相シフト復元クロックが前記所与の基準の２２５度後であり、前記第４の位相シフト復元クロックが前記所与の基準の３１５度後である、請求項１に記載のゲーテッド同期電圧制御多相クロック発振器。
【請求項９】
前記第１の電圧制御遅延セル、前記第２の電圧制御遅延セル、前記第３の電圧制御遅延セルおよび前記第４の電圧制御遅延セルの各々は、その出力端子上の負荷と、その相補出力端子上の負荷との合計を備えるそれぞれの出力負荷を有し、前記それぞれの出力負荷のすべてが共通の値に等しい、請求項１に記載のゲーテッド同期電圧制御多相クロック発振器。
【請求項１０】
前記共通の値は２つの負荷であり、前記２つの負荷の各々は、前記第１の入力端子および前記第２の入力端子のうちの１つである、請求項９に記載のゲーテッド同期電圧制御多相クロック発振器。
【請求項１１】
バイアス入力を伴い、前記バイアス入力におけるバイアス電圧に基づく周波数（ＦＳ）で発振するように構成された電圧制御発振器を有し、ＦＳと基準周波数（ＦＲＣ）との間の差を検出し、前記検出された差に基づいてＦＳをＦＲＣのほうへ動かす方法で前記バイアス電圧を発生するように構成されたフィードバック誤差回路を有する周波数追跡位相ロックループ発振器と、ここにおいて、前記周波数追跡位相ロックループ発振器は、ＦＳのほうへ、前記バイアス電圧に従って発振するように、少なくとも部分的に前記バイアス電圧によって制御されるそれぞれの遅延を有する複数の電圧制御遅延セルを備える、
入力データ信号を受信すること、および、入力データ信号遷移に応答して選択パルスを生成することを行うためのエッジ検出回路と、
それぞれの入力端子および出力端子を有する複数のレプリカ電圧制御遅延セルを備え、前記バイアス電圧を受け取ることと、前記バイアス電圧に少なくとも部分的に基づいて遅延を適用することとを行うように構成されたレプリカ電圧制御発振器であって、前記周波数追跡位相ロックループ発振器の前記電圧制御遅延セルの前記それぞれの遅延をレプリカするレプリカ電圧制御発振器と
を備え、
前記複数のレプリカ電圧制御遅延セルは、それぞれの第１の入力端子と第２の入力端子、出力端子、および相補出力端子を有し、前記選択パルスの不在下ではそれらのそれぞれの第２の入力端子に切り替わり、前記選択パルスに応答してそれらのそれぞれの第１の入力端子に切り替わるように構成され、
前記レプリカ電圧制御遅延セルの前記それぞれの出力端子と相補出力端子およびそれぞれの第１の入力端子と第２の入力端子は、それらのそれぞれの第２の入力端子に切り替えられるとき、前記周波数追跡位相ロックループ発振器の電圧制御遅延セルの前記所与の相互接続をレプリカする相互接続を形成することと、ＦＳにおいて、前記バイアス電圧に少なくとも部分的に基づいて発振することと、それらのそれぞれの出力端子において、多相サンプリングクロックのそれぞれの位相を生成することとを行うために相互接続される、
前記レプリカ電圧制御遅延セルの前記それぞれの出力端子と相補出力端子およびそれぞれの第１の入力端子と第２の入力端子は、前記選択パルスに応答してそれらのそれぞれの第１の入力端子に切り替えられたときに、一連の前記入力データビットとの前記多相サンプリングクロックの同期を強制する相互接続を形成するために相互接続される、
クロックおよびデータ復元装置。
【請求項１２】
前記周波数追跡位相ロックループ発振器の前記複数の電圧制御遅延セルは、第１の電圧制御遅延セル、第２の電圧制御遅延セル、第３の電圧制御遅延セルおよび第４の電圧制御遅延セルを含み、
前記レプリカ電圧制御発振器の前記複数のレプリカ電圧制御遅延セルは、第１のレプリカ電圧制御遅延セル、第２のレプリカ電圧制御遅延セル、第３のレプリカ電圧制御遅延セルおよび第４のレプリカ電圧制御遅延セルを含み、
前記第１のレプリカ電圧制御遅延セル、前記第２のレプリカ電圧制御遅延セル、前記第３のレプリカ電圧制御遅延セルおよび前記第４のレプリカ電圧制御遅延セルの各々が、前記選択パルス信号を受信するように構成された選択入力端子を含み、その第１の入力端子およびその第２の入力端子のうちの選択された１つからその出力端子および相補出力端子への遅延経路を確立するように構成され、前記選択された１つが前記選択パルス信号に基づく、請求項１１に記載のクロックおよびデータ復元装置。
【請求項１３】
非ゼロ復帰（ＮＲＺ）モードとパルス幅変調（ＰＷＭ）モードとの間で選択的に切替え可能なマルチモードサンプリングクロック発生器をさらに備え、
前記マルチモードサンプリングクロック発生器が、前記ＮＲＺモードにおいて、前記選択パルスに応答して、前記データ信号中の第１のＮＲＺビットと整合された第１の位相ＮＲＺサンプリングクロックを有する多相ＮＲＺサンプリングクロックと、前記データ信号中の第２のＮＲＺビットと整合された第２の位相ＮＲＺサンプリングクロックとを、前記多相サンプリングクロックの位相から選択するように構成され、前記第１の位相ＮＲＺサンプリングクロックおよび前記第２の位相ＮＲＺサンプリングクロックがそれぞれ、前記第１のレプリカ電圧制御遅延セル、前記第２のレプリカ電圧制御遅延セル、前記第３のレプリカ電圧制御遅延セルおよび前記第４のレプリカ電圧制御遅延セルのうちの１つの前記出力端子および前記相補出力のうちの１つであり、
前記マルチモードサンプリングクロック発生器が、前記ＰＷＭモードにおいて、前記選択パルスに対応するＰＷＭビット中のサンプリングポイントと整合されたＰＷＭサンプリングクロックを選択するように構成され、前記ＰＷＭサンプリングクロックが前記第１のレプリカ電圧制御遅延セル、前記第２のレプリカ電圧制御遅延セル、前記第３のレプリカ電圧制御遅延セルおよび前記第４のレプリカ電圧制御遅延セルのうちの１つの前記出力端子および前記相補出力のうちの１つである、請求項１２に記載のクロックおよびデータ復元装置。
【請求項１４】
前記マルチモードサンプリングクロック発生器が、１／２レートＮＲＺモードと１／４レートＮＲＺモードとの間で選択可能であるようにさらに構成され、前記１／４レートサンプリングモードにおいて、前記多相ＮＲＺサンプリングクロックが、前記データ信号中の第３のＮＲＺビットと整合された第３の位相ＮＲＺサンプリングクロックと、前記データ信号中の第４のＮＲＺビットと整合された第４の位相ＮＲＺサンプリングクロックとをさらに備える、請求項１３に記載のクロックおよびデータ復元装置。
【請求項１５】
前記第２のレプリカ電圧制御遅延セルの前記第１の入力端子は、前記第２のレプリカ電圧制御遅延セルの前記出力端子に結合され、
前記第３のレプリカ電圧制御遅延セルの前記第１の入力端子が前記第１のレプリカ電圧制御遅延セルの前記出力端子に結合され、前記第３のレプリカ電圧制御遅延セルの前記相補出力端子が前記第１のレプリカ電圧制御遅延セルの前記第１の入力端子に結合され、
前記第４のレプリカ電圧制御遅延セルの前記第１の入力端子が前記第４のレプリカ電圧制御遅延セルの前記出力端子に結合され、前記第４のレプリカ電圧制御遅延セルの前記第２の入力端子が前記第３のレプリカ電圧制御遅延セルの前記出力端子に結合され、前記第４のレプリカ電圧制御遅延セルの前記相補出力端子が前記第１のレプリカ電圧制御遅延セルの前記第２の入力端子に結合され、
前記選択パルスの不在下では前記第１のレプリカ電圧制御遅延セル、前記第２のレプリカ電圧制御遅延セル、前記第３のレプリカ電圧制御遅延セルおよび前記第４のレプリカ電圧制御遅延セルは、それらのそれぞれの第２の入力端子を選択し、それに応じて、
前記第１のレプリカ電圧制御遅延セルの前記出力端子が所与の基準に対して０度にある第１の位相シフト復元クロックを出力し、前記第１のレプリカ電圧制御遅延セルの前記相補出力端子が前記所与の基準の１８０度後にある相補的な第１の位相シフト復元クロックを出力し、
前記第２のレプリカ電圧制御遅延セルの前記出力端子が前記所与の基準の４５度後にある第２の位相シフト復元クロックを出力し、前記第２のレプリカ電圧制御遅延セルの前記相補出力端子が前記所与の基準の２２５度後にある相補的な第２の位相シフト復元クロックを出力し、
前記第３のレプリカ電圧制御遅延セルの前記出力端子が前記所与の基準の９０度後にある第３の位相シフト復元クロックを出力し、前記第３のレプリカ電圧制御遅延セルの前記相補出力端子が前記所与の基準の２７０度後にある相補的な第３の位相シフト復元クロックを出力し、
前記第４のレプリカ電圧制御遅延セルの前記出力端子が前記所与の基準の１３５度後にある第４の位相シフト復元クロックを出力し、前記第４のレプリカ電圧制御遅延セルの前記相補出力端子が前記所与の基準の３１５度後にある相補的な第４の位相シフト復元クロックを出力する、請求項１２に記載のクロックおよびデータ復元装置。
【請求項１６】
第１の位相サンプリングクロック（ＣＬＫ４５）と、第２の位相サンプリングクロック（ＣＬＫ１３５）と、第３の位相サンプリングクロック（ＣＬＫ２２５）と、第４の位相サンプリングクロック（ＣＬＫ３１５）とを有するサンプリングクロックＳＣＬＫを発生するように構成された多相サンプリングクロック発生器をさらに備え、ＣＬＫ４５が前記第２の位相シフト復元クロックに対応し、ＣＬＫ１３５が前記第４の位相シフト復元クロックに対応し、ＣＬＫ２２５が前記第３の相補位相シフト復元クロックに対応し、ＣＬＫ３１５が前記第４の相補位相シフト復元クロックに対応する、請求項１５に記載のクロックおよびデータ復元装置。
【請求項１７】
前記多相サンプリングクロック発生器が、１／２レートサンプリングモードに選択的に切り替わることと、前記１／２レートサンプリングモードにおいて、前記第３の位相シフト復元クロックに基づいて第１のビットサンプリングクロック（ＣＬＫ９０）を発生することと、前記相補的な第３の位相シフト復元クロックに基づいて第２のビットサンプリングクロック（ＣＬＫ２７０）を発生することとを行うように構成された、請求項１６に記載のクロックおよびデータ復元装置。
【請求項１８】
前記第２のレプリカ電圧制御遅延セルの前記第１の入力端子が前記第２のレプリカ電圧制御遅延セルの前記出力端子に結合され、
前記第３のレプリカ電圧制御遅延セルの前記第１の入力端子が前記第１のレプリカ電圧制御遅延セルの前記出力端子に結合され、前記第３のレプリカ電圧制御遅延セルの前記相補出力端子が前記第１のレプリカ電圧制御遅延セルの前記第１の入力端子に結合され、
前記第４のレプリカ電圧制御遅延セルの前記第１の入力端子が前記第４のレプリカ電圧制御遅延セルの前記出力端子に結合され、前記第４のレプリカ電圧制御遅延セルの前記第２の入力端子が前記第３のレプリカ電圧制御遅延セルの前記出力端子に結合され、前記第４のレプリカ電圧制御遅延セルの前記相補出力端子が前記第１のレプリカ電圧制御遅延セルの前記第２の入力端子に結合され、
前記選択パルスに応答して、前記第１のレプリカ電圧制御遅延セル、前記第２のレプリカ電圧制御遅延セル、前記第３のレプリカ電圧制御遅延セルおよび前記第４のレプリカ電圧制御遅延セルは、それらのそれぞれの第１の入力端子を選択し、前記選択パルスの不在下では前記第１のレプリカ電圧制御遅延セル、前記第２のレプリカ電圧制御遅延セル、前記第３のレプリカ電圧制御遅延セルおよび前記第４のレプリカ電圧制御遅延セルは、それらのそれぞれの第２の入力端子を選択する
請求項１２に記載のクロックおよびデータ復元装置。
【請求項１９】
前記周波数追跡位相ロックループ発振器の前記第１の電圧制御遅延セル、前記第２の電圧制御遅延セル、前記第３の電圧制御遅延セルおよび前記第４の電圧制御遅延セルはそれぞれ、第１の入力端子、第２の入力端子、出力端子、相補出力端子、および選択入力端子を有し、そのそれぞれの第１の入力端子と第２の入力端子との間で切り替わることが可能であるように構成され、
前記第１の電圧制御遅延セル、前記第２の電圧制御遅延セル、前記第３の電圧制御遅延セルおよび前記第４の電圧制御遅延セルの前記切り替わる能力は、それらのそれぞれの選択入力端子が無効化電圧に結合されることによって無効にされ、
前記第３の電圧制御遅延セルの前記第１の入力端子が前記第１の電圧制御遅延セルの前記出力端子に結合され、前記第３の電圧制御遅延セルの前記相補出力端子が前記第１の電圧制御遅延セルの前記第１の入力端子に結合され、
前記第４の電圧制御遅延セルの前記第１の入力端子が前記第４のレプリカ電圧制御遅延セルの前記出力端子に結合され、前記第４の電圧制御遅延セルの前記第２の入力端子が前記第３の電圧制御遅延セルの前記出力端子に結合され、前記第４の電圧制御遅延セルの前記相補出力端子が前記第１の電圧制御遅延セルの前記第２の入力端子に結合される、
請求項１８に記載のクロックおよびデータ復元装置。
【請求項２０】
前記装置が少なくとも１つの半導体ダイに組み込まれた、請求項１１に記載のクロックおよびデータ復元装置。
【請求項２１】
前記装置がその中に組み込まれた、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定ロケーションデータユニット、およびコンピュータからなるグループから選択されたデバイスをさらに備える、請求項１１に記載のクロックおよびデータ復元装置。
【発明の詳細な説明】
【関連出願】
【０００１】
米国特許法第１１９条に基づく優先権の主張
本特許出願は、２０１１年１１月１６日に出願され、本出願の譲受人に譲渡され、参照により本明細書に明確に組み込まれ、「APPARATUS AND METHOD FOR RECOVERING BURST-MODE PULSE WIDTH MODULATION (PWM) AND NON-RETURN-TO-ZERO (NRZ) DATA」と題される仮出願第６１／５６０，４４２号への優先権を主張する。
【技術分野】
【０００２】
本特許出願は、クロックおよびデータ復元に関し、より詳細には、Ｍ−ＰＨＹおよび等価な埋込みクロック送信の復元に関する。
【背景技術】
【０００３】
「非ゼロ復帰（non-return-to-zero）」または「ＮＲＺ」シグナリングと呼ばれるシグナリング技法は、隣接する複数のビットをこれらビット間に「ゼロ復帰（return-to-zero）」（ＲＺ）や他の遷移を挿入せずに連結する。ＮＲＺシグナリングでは、データ値が例えば２進数「０」から２進数「１」に変化したときだけ遷移が起こる。従って、サンプリング基準のための各ビットを伴う遷移を有しないので、ＮＲＺ信号受信機はサンプリングクロックを局所的に発生しなければならず、同期のためにデータ遷移しか使用できない。ＮＲＺシグナリングは、しかしながら、所与のビットレートについて、ＲＺシグナリングによって必要とされる帯域幅のほぼ１／２を必要とする。
【０００４】
ＮＲＺ信号中のデータに周波数および位相が同期されたサンプリングクロックをＮＲＺ受信機が局所的に発生するための従来の技法が存在する。１つのそのような技法は、例えば局所基準発振器によって供給される位相ロックループ（ＰＬＬ）を使用し、ＮＲＺ信号のビットレートに等しい周波数でサンプリングクロックを発生する。１つのそのような技法では、ＮＲＺ信号がサンプラーの信号入力に供給され、次にこのサンプラーが局所的に発生されたサンプリングクロックによってトリガされる。しかしながら、局所的に発生されたサンプリングクロックはＮＲＺ信号ビットレートであるので、後者が高いレートに増加したとき、今度は前者が増加しなければならない。高周波サンプリングクロックの発生は、電力消費の観点、並びに製造許容誤差の低減に加えて信号路伝送線品質、雑音分離要件のような回路の考慮事項におけるコストを招き得る。さらに、ＮＲＺデータは、プリアンブルの恩恵なく、速いロック時間を必要とするバーストモードで通信され得る。
【０００５】
ＮＲＺデータを復元するための別の従来の技法は、ビットレートの分数、すなわち、１／Ｎ（Ｎは概ね整数）である周波数を有する局所クロックを発生することと、これとの組合せで、その１／Ｎレートクロックに基づいてＮ位相サンプリングクロックを発生することとを伴う。Ｎ位相サンプリングクロックは、Ｎ個のサンプラーがＮＲＺ信号を受信することをトリガできる。しかしながら、Ｎ位相サンプリングクロックの従来の発生は、連携する相互接続を伴い、電圧制御遅延要素、マルチプレクサ、および論理を含むかなりの数の回路ブロックまたはセルを概ね必要とする。回路ブロックまたはセルのうちの様々なもの、特に電圧制御遅延要素は、相互接続のうちの様々なものに配置されるタップオフを伴い、カスケード接続され。タップオフのＮが、今度は、サンプリングクロックのＮ位相になる。Ｎ位相サンプリングの従来の発生では、電圧制御遅延要素間で構成に差異があり、同様にこれら要素のうちの異なるものの出力の負荷に差異がある。しかしながら、電圧制御遅延要素間の相対的遅延がＮ位相サンプリングクロックの異なる位相を確立するので、これら構成および出力負荷におけるこうした差異が、Ｎ個のクロック位相間に一様でない位相差を生じさせる結果になり得る。この一様でない位相差は、次にＮＲＺ信号の理想的なサンプリング時点と実際のサンプリング時点との間のタイミングオフセットを生じさせる結果になり得る。補償回路が含まれ得るが、これ自体が回路構造に複雑さをもたらし得る。また、補償回路と電圧制御遅延要素とは通常異なる構造を有するので、プロセスの相違が遅延において一様でないずれを生させ、補償回路が補正しようとした該当の問題を持ち込む結果となる得る。
【０００６】
目的は電力消費をさらに低減することにあり、ある方法は複数の位相をもつ単一のクロックサイクル中で４つの並列データをサンプリングすることによってデータレートを増大することになる。これは以前にも行われたが、４つよりも相当多いマルチプレクサを必要とした。
【発明の概要】
【０００７】
以下に、１つまたは複数の態様の基本的理解を与えるために、こうした態様の簡略化された概要を提示する。この概要は、全ての企図された態様の包括的な概観ではなく、全ての態様の主要または重要な要素を識別するものでも、いずれかの態様の範囲を定めるものでもない。その唯一の目的は、後で提示するより詳細な説明の導入として、１つまたは複数の態様のいくつかの概念を簡略化された形で提示することにある。
【０００８】
様々な例示的な実施形態は、他の特徴および利益のうちで、安定した正確な低減された電力および低減された部品数のＮＲＺ復元を提供する、サンプラー回路、４段多相クロック発生器、および平衡負荷を有するゲート電圧制御発振器クロックデータ復元回路を含む。一態様では、安定性、正確さ、低減された電力および低減された部品数のＮＲＺ復元などの特徴に加えて、例示的な実施形態はさらに、他の特徴および利益うちで、マルチレートＮＲＺ、並びに一態様で、パルス幅変調データの共通ハードウェアを用いたマルチモード復元を提供できる。
【０００９】
一実施形態では、１／４レートゲート電圧制御発振器は、第１の位相シフト復元クロックに結合された第１の入力端子、第２の位相度シフト復元クロックに結合された第２の入力端子、および第３の位相シフト復元クロック信号を出力する出力端子を備える第１の遅延セルと、これとの組合せで、第４の位相シフト復元クロック信号を出力する出力端子、第２の遅延セルの出力端子に結合された第１の入力端子、および第１の遅延セルの出力端子に結合された第２の入力端子を備える第２の遅延セルと、これとの組合せで、第３の位相シフト復元クロック信号を出力する出力端子、第１の遅延セルの出力端子に結合された第１の入力端子、および第２の遅延セルの出力端子に結合された第２の入力端子を備える第３の遅延セルと、これとのさらなる組合せで、第２の位相シフト復元クロック信号を出力する出力端子、第４の遅延セルの出力端子に結合された第１の入力端子、および第３の遅延セルの出力に結合された第２の入力端子を備える第４の遅延セルとを含むことができ、第１の遅延セル、第２の遅延セル、第３の遅延セルおよび第４の遅延セルの各々の出力端子は同じ負荷を有する。
【００１０】
一態様では、例示的な一実施形態による１つの１／４レートゲート電圧制御発振器において、第１の遅延セル、第２の遅延セル、第３の遅延セルおよび第４の遅延セルの各々は第１の値と第２の値との間で切替え可能な選択信号を受信するように構成された選択入力をさらに含むことができ、第１の遅延セル、第２の遅延セル、第３の遅延セルおよび第４の遅延セルの各々は選択信号の切替え可能な値に応答してその第１の入力端子とその第２の入力端子との間で選択的に切り替わるように構成され得る。
【００１１】
別の態様では、例示的な一実施形態による１つの１／４レートゲート電圧制御発振器は、バイアス入力端子を有する第１の遅延セル、第２の遅延セル、第３の遅延セルおよび第４の遅延セルの各々を含むことができ、その第１の入力端子および第２の入力端子のうちの選択された１つからその出力端子への送信に関して、バイアス入力端子に印加されるバイアス電圧に少なくとも部分的に依存する遅延を適用するように第１の遅延セル、第２の遅延セル、第３の遅延セルおよびさらなる遅延セルの各々を構成できる。
【００１２】
例示的な一実施形態では、クロックおよびデータ復元装置が、バイアス入力を伴い、このバイアス入力におけるバイアス電圧に基づく周波数（ＦＳ：frequency）で発振する電圧制御発振器を有し、ＦＳと基準周波数（ＦＲＣ：reference frequency）との間の差を検出し、その差に基づいて、ＦＳをＦＲＣのほうへ動かす方法でバイアス電圧を発生するように構成されたフィードバック誤差回路を有する周波数追跡位相ロックループ発振器を提供するかまたは含むことができ、また、第１の入力端子、第２の入力端子、出力端子および相補出力端子を備える第１の遅延セルと、これとの組合せで、第１の入力端子、前記第１の端子に結合された出力端子、第１の遅延セルの出力端子に結合された第２の入力端子、および相補出力端子を備える第２の遅延セルと、これとの組合せで、第１の遅延セルの出力端子に結合された第１の入力端子、第２の遅延セルの出力端子に結合された第２の入力端子、出力端子、および第１の遅延セルの第１の入力端子に結合された相補出力端子を備える第３の遅延セルと、これとの組合せで、第１の入力端子、前記第１の入力端子に結合された出力端子、第３の遅延セルの出力端子に結合された第２の入力端子、および第１の遅延セルの第２の入力端子に結合された相補出力端子を備える第４の遅延セルとを有するレプリカ電圧制御発振器を含むことができ、第１の遅延セル、第２の遅延セル、第３の遅延セルおよび第４の遅延セルの各々の出力端子上に負荷を含むことができ、該当の負荷が実質的に等しい。
【００１３】
一態様では、例示的な一実施形態による１つのクロックおよびデータ復元装置は、非ゼロ復帰（ＮＲＺ）モードとパルス幅変調（ＰＷＭ）モードとの間で選択的に切替え可能なマルチモードサンプリングクロック発生器をさらに含むかまたは提供でき、この一態様に加えて、マルチモードサンプリングクロック発生器は、ＮＲＺモードにおいて、データ信号中の第１のＮＲＺビットと整合された第１の位相ＮＲＺサンプリングクロックを有する多相ＮＲＺサンプリングクロックと、データ信号中の第２のＮＲＺビットと整合された第２の位相ＮＲＺサンプリングクロックとを選択するように構成され得、第１の位相ＮＲＺサンプリングクロックおよび第２の位相ＮＲＺサンプリングクロックはそれぞれ、第１の遅延セル、第２の遅延セル、第３の遅延セルおよび第４の遅延セルのうちの１つの出力端子および相補出力のうちの１つであり、さらにこの一態様によれば、マルチモードサンプリングクロック発生器は、ＰＷＭモードにおいて、選択パルスに対応するＰＷＭビット中のサンプリングポイントと整合されたＰＷＭサンプリングクロックを選択するように構成され得、ＰＷＭサンプリングクロックは、第１の遅延セル、第２の遅延セル、第３の遅延セルおよび第４の遅延セルのうちの１つの出力端子および相補出力のうちの１つである。
【００１４】
１つまたは複数の例示的な実施形態のさらなる一態様では、マルチモードサンプリングクロック発生器は、１／２レートＮＲＺモードと１／４レートＮＲＺモードとの間で選択可能であるように構成され得、１／４レートサンプリングモードにおいて、多相ＮＲＺサンプリングクロックは、データ信号中の第３のＮＲＺビットと整合された第３の位相ＮＲＺサンプリングクロックと、データ信号中の第４のＮＲＺビットと整合された第４の位相ＮＲＺサンプリングクロックとをさらに含むことができる。
【００１５】
例示的な一実施形態は、入力信号遷移に位相ロックされた多相サンプリングクロックを発生するためのゲート電圧制御発振器を提供し、多相サンプリングクロックは、第１の位相シフト復元クロック信号と、第２の位相シフト復元クロック信号と、第３の位相シフト復元クロック信号と、第４の位相シフト復元クロック信号と、第５の位相シフト復元クロック信号と、第６の位相シフト復元クロック信号と、第７の位相シフト復元クロック信号と、第８の位相シフト復元クロック信号とを有する。本実施形態の一態様では、第１の位相シフト復元クロック信号と第５の位相シフト復元クロック信号とを出力するための第１の遅延手段であって、発生することが、第７の位相シフト復元クロック信号および第８の位相シフト復元クロック信号のうちの１つを選択し、選択された１つを遅延させることを含む、第１の遅延手段と、第２の位相シフト復元クロック信号と第６の位相シフト復元クロック信号とを出力するための第２の遅延手段であって、出力することが、第１の位相シフト復元クロック信号および第２の位相シフト復元クロック信号のうちの１つを選択し、選択された１つを遅延させることを含む、第２の遅延手段と、第３の位相シフト復元クロック信号と第７の位相シフト復元クロック信号とを出力するための第３の遅延手段であって、出力することが、第１の位相シフト復元クロック信号および第２の位相シフト復元クロック信号のうちの１つを選択し、選択された１つを遅延させることを含む、第３の遅延手段と、第４の位相シフト復元クロック信号と第８の位相シフト復元クロック信号とを出力するための第４の遅延手段であって、出力することが、第３の位相シフト復元クロック信号および第８の位相シフト復元クロック信号のうちの１つを選択し、選択された１つを遅延させることを含む、第４の遅延手段とがあり得る。一実施形態は、第１の遅延手段、第２の遅延手段、第３の遅延手段および第４の遅延手段の出力に、実質的に等しい負荷を装荷するための手段を含むことができる。
【００１６】
例示的な一実施形態は、第１の位相シフト復元クロック信号と、第２の位相シフト復元クロック信号と、第３の位相シフト復元クロック信号と、第４の位相シフト復元クロック信号と、第５の位相シフト復元クロック信号と、第６の位相シフト復元クロック信号と、第７の位相シフト復元クロック信号と、第８の位相シフト復元クロック信号とを有する多相サンプリングクロックを発生するための方法を提供する。
【００１７】
一態様では、一実施形態による方法は、第７の位相シフト復元クロック信号および第８の位相シフト復元クロック信号のうちの１つを選択し、選択された１つを遅延させることによって、第１の位相シフト復元クロック信号と第５の位相シフト復元クロック信号とを出力することと、第１の位相シフト復元クロック信号および第２の位相シフト復元クロック信号のうちの１つを選択し、選択された１つを遅延させることによって、第２の位相シフト復元クロック信号と第６の位相シフト復元クロック信号とを出力することと、第１の位相シフト復元クロック信号および第２の位相シフト復元クロック信号のうちの１つを選択し、選択された１つを遅延させることによって、第３の位相シフト復元クロック信号と第７の位相シフト復元クロック信号とを出力することと、第３の位相シフト復元クロック信号および第８の位相シフト復元クロック信号のうちの１つを選択し、選択された１つを遅延させることによって、第４の位相シフト復元クロック信号と第８の位相シフト復元クロック信号とを出力することと、第１の位相シフト復元クロック信号および第５の位相シフト復元クロック信号の出力と、第２の位相シフト復元クロック信号および第６の位相シフト復元クロック信号の出力と、第３の位相シフト復元クロック信号および第７の位相シフト復元クロック信号の出力と、第４の位相シフト復元クロック信号および第８の位相シフト復元クロック信号の出力とを等しく装荷することとを含むことができる。
【図面の簡単な説明】
【００１８】
【図１】デュアルループバーストモードクロックデータ復元システムの高レベル概略図。
【図２】例示的な一実施形態による１つの例示的なゲート発振器位相追跡データ復元ループ回路の概略図。
【図３】１つの例示的なデータエッジ検出器回路の概略図。
【図４Ａ】１／４レート復元モードで動作する、例示的な一実施形態による１つのゲート発振器位相追跡データ復元ループ回路のシミュレーションモデルへの１つの例示的な周期的データストリーム入力の１つの例示的なシミュレーション結果を示す図。
【図４Ｂ】１／４レート復元モードで動作する、例示的な一実施形態による１つのゲート発振器位相追跡データ復元ループ回路の、図４Ａにおいて使用されたシミュレーションモデルへの１つの例示的なシミュレートされたランダムデータストリーム入力の１つの例示的なシミュレーション結果を示す図。
【図５】１／２レート復元モードで動作する、例示的な一実施形態による１つのゲート発振器位相追跡データ復元ループ回路の図４Ａおよび図４Ｂにおいて使用されたシミュレーションモデルへの１つの例示的なシミュレートされた１／２レートデータストリーム入力の１つの例示的なシミュレーション結果を示す図。
【図６】パルス幅変調（ＰＷＭ）復元モードで動作する、例示的な一実施形態による１つのゲート発振器位相追跡データ復元ループ回路の図４Ａおよび図４Ｂにおいて使用されたシミュレーションモデルへの１つの例示的なシミュレートされたＰＷＭデータストリーム入力の１つの例示的なシミュレーション結果を示す図。
【図７】１つまたは複数の例示的な実施形態による例示的なデバイスを有するシステムの機能ブロック図。
【発明を実施するための形態】
【００１９】
添付の図面とともに以下に示す詳細な説明は、例示的な実施形態を説明するものであり、本発明が実施され得る唯一の実施形態を表すものではない。本明細書で使用する「例示的」という単語（およびその変形態）は、例、事例、または例示として働くことを意味する。「例示的」として本明細書で説明するいかなる態様または設計も、必ずしも他の態様または設計よりも好ましいまたは有利なものと解釈すべきではない。むしろ、「例示的」という単語の使用は、簡略化された具体的な例を使用して概念の例示的な適用例を例示するためのものにすぎない。
【００２０】
様々な具体的な詳細はまた、当業者が、本開示全文を介して、様々な例示的な実施形態のうちの１つまたは複数に従って実施するために、関係する概念の十分な理解を容易に得ることを促進するために記載されている。とはいえ、そのような当業者は、本開示全体を読めば、１つまたは複数の実施形態の様々な実施形態および態様がこれらの具体的な詳細のうちの１つまたは複数なしに、またはその代替を用いて実施され得ることがわかり得る。他の事例では、例示的な実施形態の様々な新規性を不明瞭にしないように、いくつかのよく知られている構造およびデバイスをブロック図の形式で示す。
【００２１】
様々な態様または特徴は、いくつかのデバイス、構成要素、モジュールなどを含み得るシステムに関して提示される。様々なシステムは、追加のデバイス、構成要素、モジュールなどを含み得、および／または図に関連して論じる全てのデバイス、構成要素、モジュールなどを含むとは限らないことを理解および諒解されたい。これらの手法の組合せも使用され得る。
【００２２】
本明細書で使用する「構成要素」、「モジュール」、「システム」などの用語は、ハードウェア、ファームウェア、ハードウェアとソフトウェアの組合せ、ソフトウェア、または実行中のソフトウェアなどで実施され得る、機能エンティティを指すものとする。「構成要素」は、プロセッサ上で実行されるプロセス、プロセッサ、オブジェクト、実行可能ファイル、実行スレッド、プログラム、および／またはコンピュータであり得るが、これらに限定されない。例として、コンピューティングデバイス上で実行されるアプリケーションと、そのコンピューティングデバイスの両方が構成要素であり得る。
【００２３】
「含む（include）」という用語は、発明を実施するための形態または特許請求の範囲のいずれかで使用されるとき、「備える（comprising）」という用語が使用時に請求項における移行語と解釈されるので、「備える（comprising）」と同様に包括的なものとする。発明を実施するための形態または特許請求の範囲のいずれかで使用される「または」という用語は、排他的な「または」ではなく包括的な「または」を意味するものとする。すなわち、別段に規定されていない限り、または文脈から明らかでない限り、「ＸがＡまたはＢを採用する」という句は、自然包括的並べ替えのいずれかを意味するものとする。すなわち、「ＸがＡまたはＢを採用する」という句は、ＸがＡを採用する場合、ＸがＢを採用する場合、またはＸがＡとＢの両方を採用する場合のいずれによっても満たされる。さらに、本出願と添付の特許請求の範囲とにおいて使用する冠詞「ａ」および「ａｎ」は、別段に規定されていない限り、または単数形を対象とすべきであると文脈から明らかでない限り、概ね「１つまたは複数」を意味すると解釈すべきである。
【００２４】
図１は、Ｒ位相サンプリングクロックＳＣＬＫのサイクルごとに、ＤＡＴＡ＿ＩＮ、または本明細書では「ＤＡＴＡ」と呼ぶＤＡＴＡ＿ＩＮの遅延形態のいずれかのＲ個のサンプルをサンプリングするようにサンプラー１０２をトリガするＳＣＬＫを発生するために局所的に発生された基準クロックＲＣＬＫを使用して、ＤＡＴＡ＿ＩＮとして受信されたＮＲＺベースバンド信号からビットを復元するための１つのゲート発振器（ＧＶＣＯ：gated oscillator）クロックデータ復元（ＣＤＲ：clock data recovery）回路１００の簡略ブロック図を示す。説明する例では、Ｒは、ＳＣＬＫが４位相クロックになるように４として選択した。とはいえ、４は一例にすぎず、いかなる例示的な実施形態、または、従って、いかなる態様の範囲をも限定するものでないことを理解されよう。
【００２５】
さらに図１を参照すると、ＧＶＣＯ  ＣＤＲ回路１００は、後のセクションでより詳細に説明するように、ベースサンプリングクロックＢＣＬＫを発生するためにＲＣＬＫにロックするように構成された主周波数追跡ＧＶＣＯ１０４と、ＢＬＣＫに基づいてＲ位相ＳＣＬＫを発生する位相追跡ＧＶＣＯ  ＣＤＲ１０６とを含み得る。ＢＣＬＫは、ＲＣＬＫの周波数（ＦＲＣ）に等しいかまたはＦＲＣの倍数である周波数（ＦＳ）であり得る。一態様において、主周波数追跡ＧＶＣＯ１０４は、ＦＲＣがＦＳの整数（Ｎ）分の１になることを可能にする周波数分割器（「１／Ｎ分割器」）１０８をフィードバックループ中に含むことができる。
【００２６】
引き続き図１を参照すると、主周波数追跡ＧＶＣＯ１０４は、ＦＲＣと発生されたＢＬＣＫの１／Ｎのフィードバックとの間の差に関する情報を有する誤差信号（図示したが別個に標示せず）を発生する位相／周波数検出器（ＰＦＤ）１１０を含み得る。一態様において、ＰＦＤ１１０は従来技術のフィードバックループ位相／周波数検出器に従うことができるので、さらなる詳細な説明を省略する。ＰＦＤ１１０からの誤差信号はチャージポンプ（ＣＰ）１１２に入力でき、チャージポンプ（ＣＰ）１１２はＦＲＣとＢＣＬＫの発振周波数との間の誤差に比例する信号を発生でき、その信号はループフィルタ（ＬＰＦ）１１４によって平滑化されて平滑化周波数制御信号（図示したが、別個に番号付けせず）を発生し得る。ループフィルタ１１４は、例示的な実施形態に従って実施するために、本開示を閲覧した当業者によって容易に適応される従来のＰＬＬフィードバック平滑化フィルタ技法に従うことができるので、さらなる詳細な説明を省略する。ループフィルタ１１４からの平滑化周波数制御信号はバイアス発生器（または「Ｂｉａｓ  Ｇｅｎ」）１１６に入力でき、バイアス発生器１１６は一態様においてＶＣＯ１２２の周波数を制御する（「バイアスＶＢ」と総称する）差動バイアス電圧ＶＢｐおよびＶＰｎ信号を発生する。
【００２７】
さらに図１を参照すると、一態様では、主周波数追跡ＧＶＣＯ１０４のフィードバック動作において発生されたＶＢはまた、位相追跡ＧＶＣＯ  ＣＤＲ１０６内に示されたレプリカゲートＶＣＯ（ＲＶＣＯ）１２４を制御する。ＲＶＣＯ１２４にＶＢを供給する目的は、その発生されたＲ位相サンプルクロックＳＣＬＫからのフィードバックなしに、周波数追跡ＧＶＣＯ１０４と同じ周波数で発振するようにＲＶＣＯ１２４を制御することにある。この目的に加えて、ＲＶＣＯ１２４の電圧対周波数特性は、ＶＣＯ１２２の電圧対周波数特性と実質的に同等でなければならないことを理解されよう。図２および図３に関してより詳細に説明する一態様では、ＲＶＣＯ１２４が、エッジ検出器１２６からの選択（ＳＥＬ）信号に応答してＳＣＬＫをＳＥＬ信号に同期させるゲート同期態様を含み得る。また説明されるように、エッジ検出器１２６は、ＤＡＴＡ＿ＩＮ信号中の立上りエッジ遷移に応答してＳＥＬを発生するように構成され得、ＲＶＣＯ１２４の同期態様はＳＥＬに応答して、データなしの合間の後にくる第１のビットを含む、ＤＡＴＡ＿ＩＮによって搬送される全てのビットがサンプリングされることを保証する。
【００２８】
引き続き図１を参照すると、ＲＶＣＯ１２４の例示的な実装形態では、ＳＥＬは、例えば、差動入力（図示せず）において受信される差分信号であり得る。一態様では、主周波数追跡ＧＶＣＯ１０４が、ＤＡＴＡ＿ＩＮの位相と無関係にＲＣＬＫに従って周波数を追跡するので、ＶＣＯ１２２はそのような同期を必要としないことを理解されよう。とはいえ、一態様において、ＶＣＯ１２２は依然として、ＲＶＣＯ１２４ゲート同期態様の構造的レプリカを有することを含むが、ＤＡＴＡ＿ＩＮの不在下でＲＶＣＯ１２４のゲート同期構造と同じ論理状態に設定された、ＲＶＣＯ１２４と同等に構成され得る。図１のＶＣＯ１２２は、そのＳＥＬ入力（または差分の場合は複数の入力）をフロート(float)させることである、本態様による１つの例示的な実装形態を示している。
【００２９】
引き続き図１を参照すると、バイアス発生器１１６の伝達特性、すなわち、ループフィルタ１１４から受け取られた電圧（または電流）に対するＶＢの電圧に関して、この伝達特性はＶＣＯ１２２（およびＲＶＣＯ１２４）の電圧対周波数伝達特性に依存することを理解されよう。後のセクションにおいてより詳細に説明する一態様では、ＶＣＯ１２２およびＲＶＣＯ１２４は電圧制御遅延（ＶＣＤ：voltage controlled delay）要素（図１に図示せず）を用いて実装され得る。本態様による実施では、ＶＣＤ要素の各々が、その名前に応じて、添付の図に示す例でＶＢであるバイアスに従って変動する送信遅延を有する。本開示を閲覧した当業者なら、ＶＣＯ１２２およびＲＶＣＯ１２４内のＶＣＤ要素の電圧対遅延特性を選択することとの組合せで、バイアス発生器１１６の伝達特性を容易に選択できる。さらにバイアス発生器１１６に関し、一態様において、ＶＣＤ要素およびバイアス発生器１１６は、名目上ＦＳでＶＣＯ１２２およびＲＶＣＯ１２４に発振させるＶＢ電圧が、バイアス発生器１１６が発生することが可能であり得るＶＢ電圧の範囲のほぼ中央で動作しているように構成され得る。バイアス発生器１１６の構造に関して、本開示を閲覧した当業者なら、１つまたは複数の例示的な実施形態に従って実施するために、伝達特性を含む仕様を用いてこのバイアス発生器１１６を実装するように従来のバイアス電圧発生設計および構造技法を容易に適応させることができるので、その設計および構造のさらなる詳細な説明を省略する。
【００３０】
さらに図１を参照すると、前に説明したように、位相追跡ＧＶＣＯ  ＣＤＲ１０６がＢＬＣＫに基づいてＲ位相ＳＣＬＫを発生し、一態様において、Ｒ位相ＳＣＬＫがＲ位相サンプラー１０２を供給する。Ｒ位相サンプラー１０２は、一態様において、Ｒ個のサンプルアンドホールドデバイス（図示せず）を有することができ、それらのサンプルアンドホールドデバイスの各々は後のセクションにおいてより詳細に説明するようにＤＡＴＡ＿ＩＮの遅延であり得るＤＡＴＡ信号を受信する。例示的なＲ位相サンプラー１０２は４位相サンプラーであるが、４は、いかなる実施形態の範囲をも限定するものでない一例にすぎない。一態様では、後のセクションにおいてより詳細に説明するように、Ｒ位相サンプラー１０２がマルチレートサンプリングを行うように構成され得る。例えば、Ｒが４である場合、マルチレート態様によれば、Ｒ位相サンプラー１０２は、１／４レートサンプリングモードを有するように構成され得、その４つ以上のサンプルアンドホールドデバイスのうちの４つが利用され、その各々がＳＣＬＫの４位相のうちの１つを受信する。本態様によれば、ＳＣＬＫの各サイクルがＤＡＴＡ信号の４つのサンプルを取得することになり、各位相が４つのサンプルアンドホールドデバイスのうちの対応する１つをトリガする。本態様に加えて、Ｒ位相サンプラー１０２は、１／２レートサンプラーを有するように構成され得、サンプルアンドホールドデバイスのうちの２つのみがクロック制御またはトリガされ、例えば、第１のサンプルアンドホールドデバイスはＳＣＬＫの１つの位相によってクロック制御またはトリガされ、第２のサンプルアンドホールドデバイスは、第１の位相から位相が１８０度外れているＳＣＬＫの別の位相によってクロック制御またはトリガされる。そのようなクロック発生の例については、図２および図３を参照してより詳細に説明される。またさらなる態様では、Ｒ位相サンプラー１０２がフルレートサンプリングモードを有するように構成され得、そのサンプルアンドホールドデバイスのうちの１つが（例えばＳＣＬＫの選択された位相によって）フルサンプリングレートでクロック制御される。言い換えれば、ＳＣＬＫの各サイクルはＤＡＴＡ信号の１つのサンプルを取得することになる。
【００３１】
図２に、図１のＲＶＣＯ１２４を実装でき、以下でより詳細に説明するように設定されたいくつかの制御電圧と共に、主周波数追跡ＧＶＣＯ１０４のＶＣＯ１２２を一態様において実装できる、例示的な一実施形態による１つのＧＶＣＯ２００の概略図を示す。説明の繰り返しを避けるために、ＧＶＣＯ２００の動作および態様の詳細について、図１の位相追跡ＧＶＣＯ  ＣＤＲ１０６のＲＶＣＯ１２４として機能する際の動作に関して説明する。図１の周波数追跡ＧＶＣＯ１０２を実装するような図２のＧＶＣＯ２００の軽微な再構成の例についても説明する。
【００３２】
図２を参照すると、概ねＧＶＣＯ２００は、（「（１つまたは複数の）選択器／ＶＣＤ要素２０２」と総称する）２０２Ａ、２０２Ｂ、２０２Ｃおよび２０２Ｄと標示された、複数の、例えば、４つの選択器／電圧制御遅延（ＶＣＤ）セルまたは要素を備える。一態様では、全ての４つの選択器／ＶＣＤ要素２０２は同等の構造を有することができる。図２の例示的なＧＶＣＯ２００では、選択器／ＶＣＤ要素２０２の各々が受信ＶＢへのバイアス入力ＢＤを有し、ＶＢ電圧に従って遅延を与えるように構成され得る。最高１／４レートサンプリングのための、４位相ＳＣＬＫを与える一態様では、各選択器／ＶＣＤ要素２０２によって与えられる公称遅延がＤＡＴＡのビットレートの１／４であるＳＣＬＫ発振周波数ＦＳにおいてＳＣＬＫの３６０度（または２π）サイクルに対して４５度（またはπ／４）であり得る。選択器／ＶＣＤ要素２０２は、図２の例示的な相互接続などの相互接続を有することができ、この相互接続は、各選択器／ＶＣＤ要素２０２によって与えられ得るπ／４遅延との組合せで、また、後のセクションにおいてより詳細に説明するように、ＤＡＴＡ＿ＩＮエッジ遷移およびそれに応答した選択器／ＶＣＤ要素２０２による切替えに応答したＳＥＬの発生とのさらなる組合せで、ＧＶＣＯ２００に多相復元クロック信号を発生させる。図２の例示的なＧＶＣＯ２００では、発生された多相復元クロック信号は、８位相復元クロック信号、例えば、実質的にＤＡＴＡ＿ＩＮエッジ遷移と整合された、または０度位相シフトされた、ＣＬＫ０と、４５度位相シフトされたＣＬＫ４５と、９０度位相シフトされたＣＬＫ９０と、１３５度位相シフトされたＣＬＫ１３５と、１８０度位相シフトされたＣＬＫ１８０と、２２５度位相シフトされたＣＬＫ２２５と、３１５度位相シフトされたＣＬＫ３１５とを含むことができる。
【００３３】
ＤＡＴＡへの位相追跡の目的で、選択器／ＶＣＤ要素２０２の各々は、「０」入力と、「１」入力と、例えば、図１のエッジ検出器１２６から、前に説明したＳＥＬ信号を受信している「ＳＬ」入力と、ＰＤＬ接続またはポートおよび相補ＮＤＬ接続またはポートから形成された差動出力とを有する。選択器／ＶＣＤ要素２０２の各々は、その「Ｓ」入力におけるＳＥＬ値に応答してその「０」入力と「１」入力との間で切り替わるように構成される。ＳＥＬがアクティブ「０」値と非アクティブ「１」値とを有すると仮定する例示的な動作について説明する。当業者なら、この極性は恣意的であることを理解され、ＳＥＬについて反対の極性の論理を使用して例示的な実施形態を実施するように、開示する概念を容易に適応させることができる。
【００３４】
引き続き図２を参照すると、選択器／ＶＣＤ要素２０２の１つの例示的な相互接続が示される。例示的な相互接続において、ＣＬＫ０を搬送する、第１の選択器／ＶＣＤ要素２０２ＡのＰＤＬ出力は、選択器／ＶＣＤ要素２０２Ｂの「１」入力と、第２の選択器／ＶＣＤ要素２０２Ｂの「０」入力とに結合する。本明細書から、クロックのいくつか、例えば、図２の例におけるＣＬＫ０、ＣＬＫ９０およびＣＬＫ２７０は、フィードバックおよび同期の目的で内部的に使用され得るにすぎず、必ずしもサンプリングクロックとして使用されるとは限らないことを理解されよう。
【００３５】
選択器／ＶＣＤ要素２０２の図２の例示的な相互接続についての説明を続けると、一態様において、第２の選択器／ＶＣＤ要素２０２ＢのＤＬ出力が第３の選択器／ＶＣＤ要素２０２Ｃの「１」入力に結合でき、同じ選択器／ＶＣＤ要素２０２Ｂの「０」入力へのフィードバックであり得る。一態様において、ＣＬＫ９０である、第３の選択器／ＶＣＤ要素２０２ＣのＰＤＬ出力が第４の選択器／ＶＣＤ要素２０２Ｄの「１」入力に結合される。ＣＬＫ２７０である、第３の選択器／ＶＣＤ要素２０２ＣのＮＤＬ出力は、第１の選択器／ＶＣＤ要素２０２Ａの「０」入力に結合される。ｃｌｏｃｋ１３５である、第４の選択器／ＶＣＤ要素２０２ＤのＰＤＬ出力は、同じデバイスの「１」入力にフィードバックされ、ＣＬＫ３１５である、第４の選択器／ＶＣＤ要素２０２Ｄの相補出力ＮＤＬは、第１の選択器／ＶＣＤ要素２０２Ａの「１」入力にフィードバックされる。
【００３６】
さらに図２を参照すると、選択器／ＶＣＤ要素２０２の図２の例示的な相互接続が例示的な実施形態の平衡負荷態様に従うことを理解されよう。平衡負荷態様によれば、選択器／ＶＣＤ要素２０２の全てはそれらの出力上に同じ負荷を有する。より詳細には、この図２の例において、第１の選択器／ＶＣＤ要素２０２ＡのＰＤＬ出力は２つの宛先または負荷に結合され、一方は第２の選択器／ＶＣＤ要素２０２Ｂの「１」入力であり、他方は第３の選択器／ＶＣＤ要素２０２Ｃの「０」入力である。第２の選択器／ＶＣＤ要素２０２ＢのＰＤＬ出力は２つの宛先に結合され、一方はそれ自体の「０」入力であり、他方は第３の選択器／ＶＣＤ要素２０２Ｃの「１」入力である。平衡負荷態様に加えて、第３の選択器／ＶＣＤ要素２０２ＣのＰＤＬ出力およびＮＤＬ出力はそれぞれ１つの宛先に結合し、ＰＤＬ（ＣＬＫ９０）は第４の選択器／ＶＣＤ要素２０２Ｄの「１」入力に結合し、ＮＤＬ（ＣＬＫ２７０）は第１の選択器／ＶＣＤ要素２０２Ａの「０」入力に結合する。同様に、第４の選択器／ＶＣＤ要素２０２ＣのＰＤＬ出力およびＮＤＬ出力はそれぞれ１つの宛先に結合し、ＰＤＬ（ＣＬＫ１３５）は第４の選択器／ＶＣＤ要素２０２Ｄの「０」入力にフィードバックされ、ＮＤＬ（ＣＬＫ３１５）は第１の選択器／ＶＣＤ要素２０２Ａの「１」入力に結合する。
【００３７】
平衡負荷態様は、他の特徴および利益の中でも、改善されたＶＢ対ＦＳ直線性を与えることができることを諒解されよう。
【００３８】
選択器／ＶＣＤ要素２０２のそれぞれの出力の図示した相互接続は、（ＦＳに対する）４５度の遅延で、所望のＦＳにおけるＳＣＬＫを用いた自走発振を生じる（「自走」はＳＥＬ信号がないことを意味する）。
【００３９】
ＧＶＣＯ２００の例示的な動作が、ＤＡＴＡ＿ＩＮライン上にデータがないことを意味する自走モードと、持続時間中に４ビットを超える合間についての、ビットなしの合間の後のビットのバーストとに関して説明する。例示的な動作について説明する際に図２を都合よく参照するために、選択器／ＶＣＤ要素２０２について、代替的に、ＤＡＴＡ＿ＩＮ中のビットの立上りエッジに対するそれらの遅延されたクロック出力の（ＳＣＬＣＫのサイクルに関する）位相に従って参照する。例えば、選択器／ＶＣＤ要素２０２Ａは代替的に「０／１８０クロック」要素２０２Ａと呼び、選択器／ＶＣＤ要素２０２Ｂは代替的に「４５／２２５クロック」要素２０２Ｂと呼び、選択器／ＶＣＤ要素２０２Ｃは代替的に「９０／２７０クロック」要素２０２Ｃと呼び、選択器／ＶＣＤ要素２０２Ｄは代替的に「１３５／３１５クロック」要素２０２Ｄと呼ぶ。前に説明したように、（例示的な論理極性によれば立下りエッジである）アクティブＳＥＬの立上りエッジは、ＤＡＴＡ＿ＩＮの第１のデータビットの立上りエッジと実質的に一致する。エッジ検出器１２６の１つの例示的な実装形態については、図３を参照して以下でさらに説明する。
【００４０】
再び図２を参照すると、ＲＶＣＯ１２４を通る０遅延を仮定すると、選択器／ＶＣＤ要素２０２の例示的な相互接続は、ＳＥＬアクティブ信号に応答して、ＳＥＬを生起させたＤＡＴＡ遷移の立上りエッジの（ＳＣＬＫのサイクルに対して）４５度後の時点でそのＣＬＣＫ４５のトリガリングエッジを発生する４５／２２５クロック要素２０２Ｂを与えることになる。ＲＶＣＯ１２４は０遅延を有することができないので、一態様において、その遅延は図１の整合遅延ゲート１２８によって補償され得る。図１の整合遅延ゲート１２８の使用を仮定すると、それらの例示的な相互接続によって与えられる図２の選択器／ＶＣＤ２０２要素の動作において、ＳＥＬの直後の４５／２２５クロック要素２０２Ｂによって発生されたＣＬＫ４５の立上り（トリガリング）エッジは第１のビットの（ビット間隔に関して）中間点にあり得る。そのようなタイミングの例を示すシミュレーションについては、図４Ａおよび図４Ｂを参照して説明する。１３５／３１５クロック要素２０２Ｄの正の差動出力ＤＬＰから出力されるＣＬＫ１３５のトリガリングエッジは、ＤＡＴＡ＿ＩＮ中の第２のビットの中間点にある、ＳＥＬに対応する第１のデータビットの立上りエッジの１３５度後の時刻において生じ、４５／２２５クロック要素２０２ＢのＤＬＮ出力からのＣＬＫ２２５は、ＳＥＣをトリガしたビットに続く第３のビットの中間点にあり、１３５／３１５クロック要素２０２ＤのＤＬＮ出力からのＣＬＫ３１５は第４のビットの中間点にあることになる。さらに、ＦＳで発振する図２のＧＶＣＯ２００の自走モードに従って、ＦＲＣがＦＳの正確な約数であると仮定すると、ＧＶＣＯ２００は、４の倍数に及ぶ「１」のランレングスでさえ、ＮＲＺビットのストリームの中間点の十分近くにＣＬＫ４５、ＣＬＫ１３５、ＣＬＣＫ２２５およびＣＬＫ３１５を維持し続けることができる。
【００４１】
また、「１０１０１０」などのＤＡＴＡ＿ＩＮバーストに応答して、「０」から「１」への各遷移において別のＳＥＬが発生することを諒解されよう。従って、１つまたは複数の例示的な実施形態によれば、位相追跡ＧＶＣＯ  ＣＤＲ１０６はＮＲＺビットのバースト中に数回再同期できる。位相追跡ＧＶＣＯ  ＣＤＲ１０６のそのような再同期は、「１０１０１０」の例で、ＣＬＫ４５が各遷移後に第１のビットをサンプリングするように必ずしもＳＣＬＫの完全なシフトを生じるとは限らないことを理解されよう。見方を変えれば、そのような再同期は、図１のＲ位相サンプラー１０２内で実行されるＲ位相サンプリングとの非互換性を有し得ることを理解されよう。代わりに、例示的な「１０１０１０」に応答して生じ得るものなど、ＳＥＬの反復発生は、ＳＣＬＫ位相のトリガリングエッジをＤＡＴＡビットの中間点と整合させる位相補正に影響を及ぼし得る。
【００４２】
図３は、図１の例に示したエッジ検出器１２６を実装できるエッジ検出器回路３００の一例を示す。一態様では、エッジ検出回路３００がＤＡＴＡ＿ＩＮライン上のフルレートＮＲＺデータのビット周期の１／２に等しい幅を有するようにＳＥＬを発生する。これはＳＣＬＫの１サイクルに対して４５度である。ＳＥＬの幅は、従って、図２の選択器／ＶＣＤ要素２０２のうちの１つの遅延に等しいことを諒解されよう。さらなる態様では、図２の選択器／ＶＣＤ要素２０２のうちの１つと同等の構造を使用して図１のエッジ検出器１２６内に４５度遅延を実装することによって、回路遅延のさらなる一貫性および均一性が与えられ得る。図３を参照すると、エッジ検出器回路３００は、その「１」入力ポートにおいてＤＡＴＡ＿ＩＮを受信し、４５度遅延されたＤＡＴＡ＿ＩＮを第１の２入力排他的ＮＯＲゲート３０４の１つの入力と第２の２入力排他的ＮＯＲゲート３０６の１つの入力とに出力するように構成され、図２の選択器／ＶＣＤ要素２０２から形成された１／２ビット遅延要素３０２を備える本態様による一例を示している。１／２ビット遅延要素のＳＥＬ入力Ｓは、フロートのままにされるか、または「１」入力を使用した状態に１／２ビット遅延要素を固定するために電圧レール（ビットを図示）に結合され得る。一態様において、１／２ビット遅延要素１０２はまた、前に説明したように、図１のＲＶＣＯ１２４とＶＣＯ１２２とを形成できる図２のＧＶＣＯ２００内の選択器／ＶＣＤ要素２０２における遅延を制御するバイアス電圧ＶＢを受信できる。
【００４３】
第１の排他的ＮＯＲゲート３０４および第２の排他的ＮＯＲゲート３０６を実装するための設計および技術に関し、従来の排他的ＮＯＲゲートの設計および技術は、例示的な実施形態による実施のために本開示を閲覧した当業者によって容易に選択され、適応させることができるので、さらなる詳細な説明を省略する。
【００４４】
さらに図３を参照すると、一態様において、第１の２入力排他的ＮＯＲゲート３０４の２つの入力のうちの他方は、フロートしているか、あるいは基準電圧（図示せず）、例えばグランド（ＧＮＤ）（明示的に図示せず）または電圧レール（図示せず）に結合され得る。従って、第１の２入力排他的ＮＯＲゲートの出力は、以下においてＤＡＴＡと呼ぶ、ＤＡＴＡ＿ＩＮの（ビット周期の１／２またはＳＣＬＫの約４５度だけ）遅延されたバージョンである。諒解されるように、（遅延されたＤＡＴＡ＿ＩＮに結合されない入力を意味する）他方をＧＮＤまたは電圧基準のうちの１つに結合すると、第１の２入力排他的ＮＯＲゲート３０４のＤＡＴＡ出力の極性が変化し得る。
【００４５】
引き続き図３を参照すると、前に説明したように、第２の２入力排他的ＮＯＲゲート３０６の一方の入力は１／２ビット遅延要素３０２から４５度遅延されたＤＡＴＡ＿ＩＮを受信し、その２入力の他方はＤＡＴＡ＿ＩＮ信号を受信する。従って、当業者なら容易に理解するように、ＤＡＴＡ＿ＩＮ信号がビット持続時間の１／２を超える間不変である（すなわち、１２ビット遅延要素３０２を通る遅延よりも長い間不変である）場合、第２の２入力専用のＮＯＲゲート３０６から出力されるＳＥＬは論理「１」である。図１および図２を参照すると、図２のＧＶＣＯ２００を用いて図１のＲＶＣＯ１２４を実装する態様では、選択器／ＶＣＤ要素２０２の全てが「１」入力モードになり、ＧＶＣＯは、従って、図１のバイアス発生器１１６から受け取られたＶＢに従って自由に発振する。図３を参照すると、とはいえ、ＤＡＴＡ＿ＩＮ信号の遷移時に、１／２ビット遅延要素３０２を通る４５度または１／２ビット遅延のために、ＳＥＬは、図３のタイミング図３５０によって示すように、論理「０」に切り替わり、ＤＡＴＡ＿ＩＮ遷移と一致するエッジ３５０２において開始し、時間的に１／２ビット持続時間または幅（ＢＴＷ：bit duration or width）である３５０４において終了する。図１および図２を参照すると、図２のＧＶＣＯ２００を用いて図１のＲＶＣＯ１２４を実装する一態様では、ＳＥＬが論理「０」に切り替わったことに応答して、選択器／ＶＣＤ要素２０２の全てが「０」入力に切り替わり、その「０」入力は、前に説明したように、ＳＥＬをトリガした遷移の直後のビットの中間点においてＣＬＫ４５のトリガリングエッジを発生するようにＳＣＬＫを再同期させる。
【００４６】
図４Ａは、１／４レート復元モードで動作する、例示的な一実施形態による１つのゲート発振器位相追跡データ復元ループ回路のシミュレーションモデルへの１つの例示的な周期的データストリーム入力の１つの例示的なシミュレーション結果を示す。ＤＡＴＡ＿ＩＮが、ＳＣＬＫのＦＳレートの４倍に等しいビットレートにおけるＮＲＺ信号であり、ＳＥＬが図３の例示的なエッジ検出器回路によって発生されることと、ＣＬＫ４５、ＣＬＫ１３５、ＣＬＫ２２５およびＣＬＫ３１５の波形が、図１のＧＶＣＯ  ＣＤＲ回路１００のＲＶＣＯ１２４を実装する図２のＧＶＣＯ２００によって発生されることとが仮定され得る。第１のＮＲＺデータビットの立上り遷移４０２Ｌより前に、ＳＣＬＫがＤＡＴＡ＿ＩＮと同期外れであることが仮定され得る。図示のように、立上り遷移４０２Ｌから図３のエッジ検出器回路３００によって発生されたＳＥＬ４１０Ａに応答して、図２のＧＶＣＯは、第１のＮＲＺビットの中間点４０２Ｍにある４２０Ａに到達するようにＣＬＫ４５を同期させる。第１のＮＲＺビットの立上り遷移４０２Ｌの１ビット持続時間後に、図示されたＮＲＺの第２のビット値はＮＲＺの第１のビット値と異なるので、第２のビット遷移４０４Ｌがある。図３のエッジ検出器回路３００はそれに応答して別のＳＥＬ４１０Ｂを発生するが、図２のＧＶＣＯ２００がすでに同期されているので、選択器／ＶＣＤ要素のそれらのそれぞれの「０」入力へのＳＥＬ切替えはＳＣＬＫの同期のシフトを生じない。ＣＬＫ１３５のトリガリングエッジ４３０Ａは第２のＮＲＺビットの中間点４０４Ｍに到達する。このプロセスは継続し、ＣＬＫ２２５のトリガリングエッジ４４０Ａは第３のＮＲＺビットの中間点４０６Ｍに到達し、ＣＬＫ３１５のトリガリングエッジ４５０Ａは第４のＮＲＺビットの中間点４０８Ｍに到達する。
【００４７】
図４Ｂは、１／４レート復元モードで動作する、例示的な一実施形態による１つのゲート発振器位相追跡データ復元ループ回路の、図４Ａで使用されたシミュレーションモデルへの１つの例示的なシミュレートされたランダムデータストリーム入力の１つの例示的なシミュレーション結果を示す。仮定は図４Ａのシミュレーションについて説明したものと同じであり、その違いは、例示的なＤＡＴＡ＿ＩＮが第１のＮＲＺ「１」ビットの立上りエッジ４６０Ｌから開始し、それに２つ以上の「１」ビットが続き、次いで「０」ビットが続く、ＮＲＺバーストであることにある。言い換えれば、例示的なＤＡＴＡ＿ＩＮは「１１１０」のＮＲＺビットシーケンスである。第１のＮＲＺビットの立上りエッジ４６０Ｌに応答して、図３のエッジ検出回路はＳＥＬ４７０を発生し、第１のＮＲＺビットの中間点４６０Ｍにおいてトリガリングエッジ４８０を有するＣＬＫ４５をもたらす。第２のＮＲＺビットおよび第３のＮＲＺビットの中間点はそれぞれ４６２Ｍおよび４６４Ｍと標示してある。第２のＮＲＺビットおよび第３のＮＲＺビットでは立上り遷移がなく、従ってＳＥＬがないが、ＳＥＬ４７０によって実現された同期により、ＣＬＫ１３５のトリガリングエッジ４８２が第２のＮＲＺビットの中間点４６２Ｍに維持され、ＣＬＫ２２５のトリガリングエッジ４８４が第３のＮＲＺビットの中間点４６４Ｍに維持される。例示的な「１１１０」シーケンスの第４のＮＲＺビットは４６６Ｌにおいて遷移を有し、別のＳＥＬ４７２を生じる。しかしながら、ＳＣＬＫはまだ同期されているので、図２のＧＶＣＯ２００中の選択器／ＶＣＤ要素２００のそれらの「０」入力への切替えは再同期の完全なシフトを実現しない。代わりに、第１の「１」ビットの立上りエッジ４６０Ｌと、「０」である第４のＮＲＺビットの立上りエッジ４６６Ｌとの間で蓄積されたＳＣＬＫの位相ドリフトが補正される。ＣＬＫ３１５のトリガリングエッジ４８６は、従って、第４のＮＲＺビットの中間点４６６Ｍと整合することが保証される。
【００４８】
図１の多相サンプラー１０２を参照すると、例示的な実施形態によるシステムおよび方法は、効果的なマルチビットサンプリングクロック、この例では、第１のビットサンプリング（ＣＬＫ４５）、第２のビットサンプリングクロック（ＣＬＫ１３５）、第３のビットサンプリングクロック（ＣＬＫ２２５）および第４のビットサンプリングクロック（ＣＬＫ３１５）を提供できることを諒解されよう。また、例示的な一実施形態は、各サイクルでより少ない数のＮＲＺビットをサンプリングするためにＳＣＬＫの位相の別のサブセットを選択するためのフレキシビリティを与えることを諒解されよう。
【００４９】
前に説明した例は、１／４データレートサンプリングモードで動作する図１のＧＶＣＯ  ＣＤＲ回路１００を示す。例示的な一実施形態によれば、図１のＧＶＣＯ  ＣＤＲ回路１００は、図２のＧＶＣＯ２００クロック位相の別のより小さいサブセットのみ、例えばＣＬＫ９０およびＣＬＫ２７０を使用する１／２データレートサンプリングモードを含む。ＳＣＬＫのサイクルごとに、４ビットの代わりに、ＮＲＺ  ＤＡＴＡ＿ＩＮの２ビットをサンプリングする。図５は、図２のＧＶＣＯ２００クロックＣＬＫ９およびＣＬＫ２７０を使用するように修正された、図４Ａおよび図４Ｂにおいて使用されたシミュレーションモデルへの１つの例示的なシミュレートされた１／２レートＮＲＺデータストリームＤＡＴＡ＿ＩＮ入力の１つの例示的なシミュレーション結果５００を示す。図１のＧＶＣＯ  ＣＤＲ回路１００のＲ位相サンプラー１０２は、利用可能なサンプラーのうちの４つの１／４レート使用とは対照的に、例えば、４つ（またはそれ以上）の利用可能なサンプラー（図示せず）のうち第１のサンプラーおよび第３のサンプラーを使用するように構成されたと仮定され得る。図５を参照すると、第１のＤＡＴＡ＿ＩＮ  ＮＲＺビットの立上りエッジ５０２ＬがＳＥＬ５０６Ａをもたらす。ＳＥＬ５０６Ａ持続時間ＤＷは、図４Ａおよび図４Ｂを参照して説明するＤＡＴＡ＿ＩＮのより高いレートビットの１／２の持続時間と同じであることを諒解されよう。これは、同じエッジ検出器回路（例えば、図３のエッジ検出器回路３００）が１／４レートサンプリングモードと１／２レートサンプリングモードの両方のために使用され得る１つまたは複数の例示的な実施形態による態様を示している。従って、ＤＡＴＡ＿ＩＮの１／２レートビットにおけるビット持続時間に対するＤＷのＳＥＬ持続時間は、１／４レートモードによる動作ではＤＡＴＡ＿ＩＮのフルレートビットに対してビット持続時間の１／２であることとは対照的に、ビット持続時間の１／４にすぎない。
【００５０】
図２および図５を参照すると、ＧＶＣＯ２００の選択器／ＶＣＤ要素２０２に対するＳＥＬ５０６Ａの動作が第１のデータビットの中間点５０２ＭにおいてＣＬＫ９０のトリガリングエッジ５０８を発生するようにＳＣＬＫを同期させることを諒解されよう。ＤＡＴＡ＿ＩＮの例示的な第２のビットは例示的な第１のビットとは異なる値を有するので、５０４Ｌに別の遷移があり、別のＳＥＬ５０６Ｂを生じる。図２を参照すると、ＧＶＣＯ２００が第１のビットの中間点５０２ＭにＣＬＫ９０のトリガリングエッジを配置するようにＳＥＬ５０６Ａによって同期されたので、ＳＥＬ５０６ＢがＳＣＬＫの完全な位相シフトを実現せず、代わりに、ＣＬＫ２７０のトリガリングエッジ５１０が例示的なＤＡＴＡ＿ＩＮ中の第２のＮＲＺビットの中間点５０４Ｍにあることを保証する軽微な位相補正のみを強制し得る。
【００５１】
前に説明した例は、図１のＧＶＣＯ  ＣＤＲ回路１００がＤＡＴＡ＿ＩＮライン上でＮＲＺデータを復元するために１／４レートサンプリングモードおよび１／２レートサンプリングモードで動作することを示している。１／４レートサンプリングモードと１／２レートサンプリングモードの両方において、ＳＣＬＫ位相は、ＮＲＺサンプリングクロック、すなわち、１／２レートモードにおける第１の位相ＮＲＺサンプリングクロックおよび第２の位相ＮＲＺサンプリングクロック、並びに１／４レートモードにおける第１の位相ＮＲＺサンプリングクロック、第２の位相ＮＲＺサンプリングクロック、第３の位相ＮＲＺサンプリングクロックおよび第４の位相ＮＲＺサンプリングクロックと見なされ得る。
【００５２】
例示的な一実施形態によれば、図１のＧＶＣＯ  ＣＤＲ回路１００はパルス幅変調（ＰＷＭ）復号モードを有するように構成され得、ＳＣＬＫは図示された４位相の例示的なＳＣＬＫの代わりに、以下でより詳細に説明するように、ＰＷＭにおける特定の時刻にあるべき前に説明したＣＬＫ０、ＣＬＫ４５、ＣＬＫ９０、ＣＬＫ１３５、ＣＬＫ１８０、ＣＬＫ２２５、ＣＬＫ２７０、およびＣＬＫ３１５から選択される単相ＰＷＭサンプリングクロックであり得る。一態様では、唯一の追加の変更は、パルスの幅が符号化方式によって参照されるエッジである、ＰＷＭ信号の立下りエッジおよび立上りエッジのうちの１つにのみ応答してＳＥＬを発生するというＳＥＬの発生をマスクするように図１のＧＶＣＯ  ＣＤＲ回路１００を構成することである。例示的な実施形態によるＰＷＭモードによってさらに提供される、マスクされたＳＥＬは、その発生されたクロックのうちの１つ、例えば、ＣＬＫ１８０が、パルス幅によって確定された値を有するＰＷＭパルスの立上りエッジに対する時刻に到達するように、図２のＧＶＣＯ２００によるＳＣＬＫ発生を同期させる。例えば、様々な従来のＰＷＭ方式では、信号は２つの幅のうちの１つを有し、一方は２進数「０」を表し、他方は２進数「１」を表す。様々なＰＷＭ方式によれば、パルスは、２進数「０」を表すために、その持続時間の小部分（例えば、持続時間の１／３）を第１の値（例えば「０」）に設定し、その持続時間の大部分（例えば、その持続時間の２／３）を第２の値（例えば「１」）に設定でき、２進数「１」を表すためにこの設定を逆転させることができる。以下でより詳細に説明するように、例示的な一実施形態によれば、図１のＧＶＣＯ  ＣＤＲ回路１００などのＧＶＣＯ  ＣＤＲは、サンプリングクロックをＰＷＭパルスの中間点に正確に配置するためにも、前に説明したＮＲＺ復号を可能にする、ビット遷移に対するサンプリングクロックの正確な同期を利用するように構成され得る。例示的な実施形態の方法およびシステムに従って、サンプリングポイントをＰＷＭパルスの中間点に正確に配置することにより、ＮＲＺ復号のために使用されるのと同じハードウェアを使用してＰＷＭパルスの正確な復号が行われ得ることを諒解されよう。従って、例示的な実施形態によるサンプルクロック発生およびサンプリングによって提供される特徴および利益の中でも、同じハードウェアを用いてＮＲＺおよびＰＷＭ復号を実行することが可能な図１のＧＶＣＯ  ＣＤＲ回路１００などのＧＶＣＯ  ＣＤＲがあり得る。
【００５３】
図６に、ＤＡＴＡ＿ＩＮライン上でＰＷＭデータを復号するための構成における、図４Ａおよび図４Ｂにおいて使用されたシミュレーションモデルへの１つの例示的なシミュレートされたパルス幅変調（ＰＷＭ）データストリーム入力の１つの例示的なシミュレーション結果６００を示す。一態様では、必要とされ得る、前に説明したものへの追加の唯一の特徴は、ＰＷＭパルスの立上りエッジのみまたは立下りエッジのみに応答してＳＥＬを発生するために、例えば、図３のエッジ検出回路３００に追加された論理マスクであり得ることを理解されよう。当業者なら本開示から容易に諒解するように、エッジのうちのどれがマスクされるかの選定は、使用されるＰＷＭ信号の極性に依存する。さらに、ＰＷＭシグナリングのいずれかの極性に適応するために、エッジ検出器回路（例えば、図３のエッジ検出器回路３００）の入力において、またはそれに先行してＤＡＴＡ＿ＩＮ経路中に選択的インバータ（図示せず）が含まれ得ることを諒解されよう。例として、図６のシミュレーションでは、ＳＥＬを発生するＰＷＭ信号のエッジが立下りエッジであり、従って立上りエッジがマスクされると仮定する。図６を参照すると、第１のＰＷＭコード持続時間またはシンボル６０２は持続時間ＢＷを有し、その持続時間ＢＷについて、先頭２／３は論理「０」であり、末尾１／３は論理「１」である。これが２進数「０」を表すと恣意的に仮定されよう。第１のＰＷＭシンボル６０２の立下りエッジ６０２Ｌは、エッジ検出器（例えば図３のエッジ検出器回路３００）にＳＥＬ６０８を発生させる。図２を参照すると、ＳＥＬ６０８は、選択器／ＶＣＤ要素２０２の全てをそれらのそれぞれの「０」入力に切り替える。
【００５４】
引き続き図６を参照すると、図６のシミュレーションによってモデル化された態様では、第１の選択器／ＶＣＤ要素２０２Ａ（代替的に０／１８０クロック要素２０２Ａと呼ぶ）のＮＤＬ出力であるＣＬＫ１８０がサンプリングクロックとして使用される。選択器／ＶＣＤ要素２０２のＳＥＬ６０８によるそれらのそれぞれの「０」入力への上記で説明した切替えが第１のＰＷＭシンボル６０２の中間点６０２ＭにおいてＣＬＫ１８０の立上り（この例では、トリガリング）エッジ６２０Ａを生じさせる。第１のＰＷＭシンボル６０２の（立上りエッジ６０２Ｒで終了する）先頭「０」部分および末尾「１」部分のそれぞれの２／３持続時間および１／３持続時間のために、中間点６０２Ｍにおける値は「０」である。図６のシミュレーション結果６００によって表されるＰＷＭ復号モードにおいて、サンプリング回路、例えば図１のＧＶＣＯ  ＣＤＲ回路１００のサンプリング回路１３０は、ＰＷＭモードサンプラーとして機能するためにサンプラー（明示的に図示せず）のうちの１つを割り当てるように構成されたと仮定する。この仮定の下で、割り当てられたサンプラーは、ＣＬＫ１８０のトリガリングエッジ６２０Ａによってトリガされて、第１のＰＷＭシンボル６０２のためにビット値「０」を復元する。
【００５５】
さらに図６を参照すると、前に説明したように、エッジ検出器回路、例えば図３のエッジ検出器回路３００が第１のＰＷＭシンボル６０２の立上りエッジ６０２Ｒをマスク（すなわち、無視）するように構成されたと仮定する。本開示を閲覧した当業者なら、開示する概念に従って従来の半導体論理技法を適応させることによって、立上りエッジをマスクするための様々な手段を容易に識別し、実装できるので、マスキング構造についてのさらなる詳細な説明を省略する。次のＳＥＬ、すなわちＳＥＬ６１０は、従って、例示的な第２のＰＷＭシンボル６０４に対応する次の立下りエッジ６０４Ｌにおいて発生する。前に説明した同期が、ＳＥＬ６１０に応答して繰り返され、それにより、第２のＰＷＭシンボルの中間点６０４Ｍと整合するようにＣＬＫ１８０のトリガリングエッジ６２０Ｂの位相が調整され、例えば、伝搬経路の変化による位相シフトが補償され得る。前に説明したように、立上りエッジ６０４Ｒが別のＳＥＬを発生するのを防ぐために立上りエッジ６０４Ｒはマスクされる。
【００５６】
例示的な実施形態によるシステム、デバイスおよび方法は、限定はしないが、セルラーワイヤレス通信を含む広範囲の通信環境に適用可能であり得る。例えば、ＭＰＨＹまたはＭ−ＰＨＹは、その仕様がシリアルインターフェース技術に高帯域幅能力を与えるので、１つの適用例である。ＭＰＨＹまたはＭ−ＰＨＹは、ＵｎｉＰｒｏSMおよびＤｉｇＲＦSMｖ４を含む複数のプロトコルと、広範囲の適用例とのために好適であることをターゲットにしている。ＭＰＨＹ受信（ＲＸ）適用例は、ＰＷＭデータ送信とＮＲＺデータ送信の両方のために、バーストモードクロックおよびデータ復元（ＣＤＲ：clock and data recovery）を必要とする。図１のＧＶＣＯ  ＣＤＲ回路１００などの回路は、単一のハードウェア構成を使用して、ＭＰＨＹバーストモードＮＲＺ通信、並びにより遅いレートのバーストモードＮＲＺ、連続ＮＲＺ、ＰＷＭおよび他のコーディング方式を受信するように容易に構成され得ることが、当業者には明らかであろう。
【００５７】
図７は、１つまたは複数の本開示の実施形態が有利に採用され得る例示的なワイヤレス通信システム７００を示す。説明のために、例示的なワイヤレス通信システム７００は、３つのリモートユニット７２０、７３０、および７５０と、２つの基地局７４０とを示している。従来のワイヤレス通信システムはより多くのリモートユニットおよび基地局を有し得ることを認識されよう。リモートユニット７２０、７３０、および７５０は半導体デバイス７２５、７３５および７５５を含むことができ、半導体デバイス７２５、７３５および７５５のうちの１つまたは複数は、限定はしないが、図１、図２または図３のいずれかに関して説明した実施形態を含む、例示的な実施形態のうちの１つまたは複数に従って集積回路を実装する１つまたは複数の半導体ダイを含むことができる。図７は、基地局７４０並びにリモートユニット７２０、７３０、および７５０からの順方向リンク信号７８０と、リモートユニット７２０、７３０、および７５０から基地局７４０への逆方向リンク信号７９０を示している。
【００５８】
図７では、リモートユニット７２０は携帯電話として示され、リモートユニット７３０はポータブルコンピュータとして示され、リモートユニット７５０はワイヤレスローカルループシステム中の固定ロケーションリモートユニットとして示されている。これらは、リモートユニット７２０、７３０および７５０のいずれかを実装し得るデバイスの例にすぎないことを理解されよう。例えば、リモートユニット７２０、７３０および７５０は、モバイルフォン、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、個人情報端末などのポータブルデータユニット、（ＧＰＳ対応デバイスなどの）ナビゲーションデバイス、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、または他のモバイルエンターテインメントユニットのいずれかであるか、あるいはメーター読取り機器などの固定ロケーションデータユニット、またはデータもしくはコンピュータ命令を記憶するかもしくは取り出す任意の他のデバイス、またはそれらの任意の組合せであり得る。図７は、本開示の教示によるリモートユニットを示すが、本開示は、これらの例示的な図示されたユニットに限定されない。本開示の実施形態は、テストおよび特徴づけのためのメモリおよびオンチップ回路を含む能動集積回路を含む任意のデバイスにおいて適切に採用され得る。
【００５９】
本発明の様々な実施形態は、これらおよび他の欠点を克服し、限定はしないが、構成要素の共有から得られたオーバーヘッドの低減、複数の電力モード動作、複数の電源投入モードのいずれかの間、結合されているかまたは結合されていないケーブルおよび他の負荷の検出の有効化を含む、さらなる利点を提供する。他の例示的な利益は、以下の詳細な説明から理解されよう。
【００６０】
上記で図示および説明した例示的なシステムに鑑みて、開示する主題に従って実装され得る方法は、様々なフローチャートを参照すればより良く諒解されよう。説明を簡単にするために、方法を一連のブロックとして図示および説明するが、いくつかのブロックは、本明細書で図示および説明する順序とは異なる順序で、および／または他のブロックと実質的に同時に行われ得るので、請求する主題はブロックの数または順序によって限定されないことを理解し、諒解されたい。さらに、本明細書で説明した方法を実装するために、図示された全てのブロックが必要とされるとは限らない。ブロックに関連する機能は、ソフトウェア、ハードウェア、それらの組合せあるいは任意の他の好適な手段（例えば、デバイス、システム、プロセス、または構成要素）によって実装され得ることを諒解されたい。さらに、本明細書全体にわたって開示する方法は、そのような方法を様々なデバイスに移送および転送することを可能にするために製造品に記憶されることが可能であることをさらに諒解されたい。方法は、代替的に、状態図など、一連の相互に関係する状態または事象として表現され得ることを、当業者なら理解し、諒解するであろう。さらに、本明細書で開示する様々な方法は、それらの方法を実施するためにコンピュータ可読記憶媒体に記憶されたコンピュータ実行可能命令を実行するプロセッサを採用することを含むことができる。
【００６１】
本明細書で説明したデータストア（例えばメモリ）構成要素は、揮発性メモリ、不揮発性メモリ、または両方を含むか、あるいはそれらを使用して実装され得ることを諒解されよう。不揮発性メモリは、本開示を読んだ当業者によって容易に確認され得る、実装される特定のメモリ機能に関係する性能要件を満たすことが可能な任意の不揮発性メモリ技術を含むかまたはそれらで実装され得、例示的であるが限定的な例として、読取り専用メモリ（ＲＯＭ）、プログラマブルＲＯＭ（ＰＲＯＭ）、電気的プログラマブルＲＯＭ（ＥＰＲＯＭ）、電気的消去可能ＲＯＭ（ＥＥＰＲＯＭ（登録商標））、またはフラッシュメモリを含み得る。揮発性メモリは、本開示を読んだ当業者によって容易に確認され得る、実装される特定のメモリ機能に関係する性能要件を満たすことが可能な任意の揮発性メモリ技術を含むかまたはそれらで実装され得、例示的であるが限定的な例として、同期ＲＡＭ（ＳＲＡＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期ＤＲＡＭ（ＳＤＲＡＭ）、ダブルデータレートＳＤＲＡＭ（ＤＤＲ  ＳＤＲＡＭ）、拡張ＳＤＲＡＭ（ＥＳＤＲＡＭ）、シンクリンクＤＲＡＭ（ＳＬＤＲＡＭ）、およびダイレクトランバスＲＡＭ（ＤＲＲＡＭ）を含み得る。様々な態様のメモリは、これらおよび他の適切なタイプのメモリを、これらに限定されることなく備えるものとする。
【００６２】
本明細書で説明した態様は、ハードウェア、ソフトウェア、ファームウェアまたはそれらの任意の組合せで実装され得ることを理解されたい。ソフトウェアで実装されるとき、機能は、１つまたは複数の命令またはコードとしてコンピュータ可読媒体上に記憶されるか、あるいはコンピュータ可読媒体を介して送信され得る。コンピュータ可読媒体は、ある場所から別の場所へのコンピュータプログラムの転送を可能にする任意の媒体を含む、コンピュータ記憶媒体と通信媒体の両方を含む。記憶媒体は、汎用または専用コンピュータによってアクセスされ得る任意の利用可能な媒体であり得る。限定ではなく例として、そのようなコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭまたは他の光ディスクストレージ、磁気ディスクストレージまたは他の磁気ストレージデバイス、あるいは命令またはデータ構造の形態の所望のプログラムコード手段を搬送または記憶するために使用され得、汎用もしくは専用コンピュータ、または汎用もしくは専用プロセッサによってアクセスされ得る、任意の他の媒体を備えることができる。また、いかなる接続もコンピュータ可読媒体と適切に呼ばれる。例えば、ソフトウェアが、同軸ケーブル、光ファイバーケーブル、ツイストペア、デジタル加入者回線（ＤＳＬ）、または赤外線、無線、およびマイクロ波などのワイヤレス技術を使用して、ウェブサイト、サーバ、または他のリモートソースから送信される場合、同軸ケーブル、光ファイバーケーブル、ツイストペア、ＤＳＬ、または赤外線、無線、およびマイクロ波などのワイヤレス技術は、媒体の定義に含まれる。本明細書で使用するディスク（disk）およびディスク（disc）は、コンパクトディスク（disc）（ＣＤ）、レーザディスク（登録商標）（disc）、光ディスク（disc）、デジタル多用途ディスク（disc）（ＤＶＤ）、フロッピー（登録商標）ディスク（disk）およびｂｌｕ−ｒａｙ（登録商標）ディスク（disc）を含み、ディスク（disk）は、通常、データを磁気的に再生し、ディスク（disc）は、データをレーザで光学的に再生する。上記の組合せもコンピュータ可読媒体の範囲内に含まれるべきである。
【００６３】
本明細書で開示する態様に関して説明した様々な例示的な論理、論理ブロック、モジュール、および回路は、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）または他のプログラマブル論理デバイス、個別ゲートまたはトランジスタ論理、個別ハードウェア構成要素、あるいは本明細書で説明した機能を実行するように設計されたそれらの任意の組合せを用いて実装または実行され得る。汎用プロセッサはマイクロプロセッサであり得るが、代替として、プロセッサは任意の従来のプロセッサ、コントローラ、マイクロコントローラ、または状態機械であり得る。プロセッサはまた、コンピューティングデバイスの組合せ、例えば、ＤＳＰとマイクロプロセッサとの組合せ、複数のマイクロプロセッサ、ＤＳＰコアと連携する１つまたは複数のマイクロプロセッサ、あるいは任意の他のそのような構成として実装され得る。さらに、少なくとも１つのプロセッサは、本明細書で説明したステップおよび／またはアクションのうちの１つまたは複数を実行するように動作可能な１つまたは複数のモジュールを備え得る。
【００６４】
ソフトウェア実装の場合、本明細書で説明した技法は、本明細書で説明した機能を実行するモジュール（例えば、プロシージャ、関数など）を用いて実装され得る。ソフトウェアコードは、メモリユニットに記憶され、プロセッサよって実行され得る。メモリユニットは、プロセッサの内部またはプロセッサの外部に実装され得、その場合、メモリユニットは、当技術分野で知られている様々な手段を介してプロセッサに通信可能に結合され得る。さらに、少なくとも１つのプロセッサは、本明細書で説明した機能を実行するように動作可能な１つまたは複数のモジュールを含み得る。
【００６５】
本明細書で説明した様々な態様または特徴は、標準のプログラミングおよび／またはエンジニアリング技法を使用した方法、装置、または製造品として実装され得る。本明細書で使用する「製造品」という用語は、任意のコンピュータ可読デバイス、キャリア、または媒体からアクセス可能なコンピュータプログラムを包含するものとする。例えば、コンピュータ可読媒体は、磁気ストレージデバイス（例えば、ハードディスク、フロッピーディスク、磁気ストリップなど）、光ディスク（例えば、コンパクトディスク（ＣＤ）、デジタル多用途ディスク（ＤＶＤ）など）、スマートカード、およびフラッシュメモリデバイス（例えば、ＥＰＲＯＭ、カード、スティック、キードライブなど）を含むことができるが、これらに限定されない。さらに、本明細書で説明した様々な記憶媒体は、情報を記憶するための１つまたは複数のデバイスおよび／または他の機械可読媒体を表すことができる。「機械可読媒体」という用語は、（１つまたは複数の）命令および／またはデータを記憶、含有、および／または搬送することが可能なワイヤレスチャネルおよび様々な他の媒体を含むことができるが、これらに限定されない。さらに、コンピュータプログラム製品は、本明細書で説明した機能をコンピュータに実行させるように動作可能な１つまたは複数の命令またはコードを有するコンピュータ可読媒体を含み得る。
【００６６】
さらに、本明細書で開示する態様に関して説明した方法またはアルゴリズムのステップおよび／またはアクションは、直接ハードウェアで実施され得るか、プロセッサによって実行されるソフトウェアモジュールで実施され得るか、またはそれらの組合せで実施され得る。ソフトウェアモジュールは、ＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ−ＲＯＭ、または当技術分野で知られている任意の他の形態の記憶媒体中に常駐し得る。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるようにプロセッサに結合され得る。代替として、記憶媒体はプロセッサに一体化され得る。さらに、いくつかの態様では、プロセッサおよび記憶媒体はＡＳＩＣ中に常駐し得る。さらに、ＡＳＩＣはユーザ端末中に常駐し得る。代替として、プロセッサおよび記憶媒体は、ユーザ端末中に個別構成要素として常駐し得る。さらに、いくつかの態様では、方法またはアルゴリズムのステップおよび／またはアクションは、コンピュータプログラム製品に組み込まれ得る、機械可読媒体および／またはコンピュータ可読媒体上のコードおよび／または命令の１つまたは任意の組合せ、あるいはそのセットとして常駐し得る。
【００６７】
上記の開示は、例示的な態様および／または実施形態について論じたが、添付の特許請求の範囲によって定義される説明した態様および／または実施形態の範囲から逸脱することなく、様々な変更および改変が本明細書で行われ得ることに留意されたい。従って、説明した態様は、添付の特許請求の範囲内に入る全てのそのような改変形態、変更形態および変形形態を包含するものとする。さらに、説明した態様および／または実施形態の要素は、単数形で説明または請求されていることがあるが、単数形に限定することが明示的に述べられていない限り、複数形が企図される。さらに、任意の態様および／または実施形態の全部または一部は、別段の規定がない限り、任意の他の態様および／または実施形態の全部または一部とともに利用され得る。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
[Ｃ１]  第１の位相シフト復元クロックに結合された第１の入力端子、第２の位相シフト復元クロックに結合された第２の入力端子、および第３の位相シフト復元クロック信号を出力する出力端子を備える第１の遅延セルと、
第４の位相シフト復元クロック信号を出力する出力端子、前記第２の遅延セルの前記出力端子に結合された第１の入力端子、および前記第１の遅延セルの前記出力端子に結合された第２の入力端子を備える第２の遅延セルと、
前記第３の位相シフト復元クロック信号を出力する出力端子、前記第１の遅延セルの前記出力端子に結合された第１の入力端子、および前記第２の遅延セルの前記出力端子に結合された第２の入力端子を備える第３の遅延セルと、
前記第２の位相シフト復元クロック信号を出力する出力端子、前記第４の遅延セルの前記出力端子に結合された第１の入力端子、および前記第３の遅延セルの前記出力に結合された第２の入力端子を備える第４の遅延セルとを備え、
前記第１の遅延セル、前記第２の遅延セル、前記第３の遅延セルおよび前記第４の遅延セルの各々の前記出力端子が同じ負荷を有する、１／４レートゲート電圧制御発振器。
[Ｃ２]  前記第１の遅延セル、前記第２の遅延セル、前記第３の遅延セルおよび前記第４の遅延セルの各々が、第１の値と第２の値との間で切替え可能な選択信号を受信するように構成された選択入力をさらに含み、前記第１の遅延セル、前記第２の遅延セル、前記第３の遅延セルおよび前記第４の遅延セルの各々が、前記選択信号の前記切替え可能な値に応答して、その第１の入力端子とその第２の入力端子との間で選択的に切り替わるように構成された、Ｃ１に記載の１／４レートゲート電圧制御発振器。
[Ｃ３]  前記第１の遅延セル、前記第２の遅延セル、前記第３の遅延セルおよび前記第４の遅延セルの各々が、その第１の入力端子および第２の入力端子のうちの前記選択された１つからその出力端子への送信に関して、ほぼ同じ遅延を適用するように構成された、Ｃ２に記載の１／４レートゲート電圧制御発振器。
[Ｃ４]  遅延が所与のビット持続時間のほぼ１／２であり、前記１／４レートゲート電圧制御発振器が前記遅延の逆数の１／４に等しい周波数で発振する、Ｃ３に記載の１／４レートゲート電圧制御発振器。
[Ｃ５]  前記第１の遅延セル、前記第２の遅延セル、前記第３の遅延セルおよび前記第４の遅延セルの各々がバイアス入力端子を含み、前記第１の遅延セル、前記第２の遅延セル、前記第３の遅延セルおよびさらなる遅延セルの各々が、その第１の入力端子および第２の入力端子のうちの前記選択された１つからその出力端子への送信に関して、前記バイアス入力端子に印加されるバイアス電圧に少なくとも部分的に依存する遅延を適用する、Ｃ４に記載の１／４レートゲート電圧制御発振器。
[Ｃ６]  前記第１の遅延セル、前記第２の遅延セル、前記第３の遅延セルおよび前記第４の遅延セルの各々がバイアス入力端子を含み、前記第１の遅延セル、前記第２の遅延セル、前記第３の遅延セルおよびさらなる遅延セルの各々が、その第１の入力端子および第２の入力端子のうちの前記選択された１つからその出力端子への送信に関して、前記バイアス入力端子に印加されるバイアス電圧に少なくとも部分的に依存する遅延を適用する、Ｃ２に記載の１／４レートゲート電圧制御発振器。
[Ｃ７]  前記第１の遅延セル、前記第２の遅延セル、前記第３の遅延セルおよび前記第４の遅延セルの各々がそれぞれの遅延を適用するように構成され、前記それぞれの遅延において、前記第１の位相シフト復元クロック、前記第２の位相シフト復元クロック、前記第３の位相シフト復元クロックおよび前記第４の位相シフト復元クロックは位相がほぼ等間隔に離間した、Ｃ１に記載の１／４レートゲート電圧制御発振器。
[Ｃ８]  前記第１の遅延セル、前記第２の遅延セル、前記第３の遅延セルおよび前記第４の遅延セルの各々が第１の値と第２の値との間の遷移を有する選択信号を受信するように構成された選択入力をさらに含み、前記第１の遅延セル、前記第２の遅延セル、前記第３の遅延セルおよび前記第４の遅延セルの各々が前記第１の位相シフト復元クロック、前記第２の位相シフト復元クロック、前記第３の位相シフト復元クロックおよび前記第４の位相シフト復元クロックの位相を前記選択信号の前記遷移と整合させるために、前記選択信号の前記値に応答して、その第１の入力端子とその第２の入力端子との間で選択的に切り替わるように構成された、Ｃ７に記載の１／４レートゲート電圧制御発振器。
[Ｃ９]  前記第１の遅延セル、前記第２の遅延セル、前記第３の遅延セルおよび前記第４の遅延セルの各々が同等に構成された、Ｃ１に記載の１／４レートゲート電圧制御発振器。
[Ｃ１０]  前記発振器が少なくとも１つの半導体ダイに組み込まれた、Ｃ１に記載の１／４レートゲート電圧制御発振器。
[Ｃ１１]  前記発振器がその中に組み込まれた、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定ロケーションデータユニット、およびコンピュータからなるグループから選択されたデバイスをさらに備える、Ｃ１０に記載の１／４レートゲート電圧制御発振器。
[Ｃ１２]  バイアス入力を伴い、前記バイアス入力におけるバイアス電圧に基づく周波数（ＦＳ）で発振する電圧制御発振器を有し、ＦＳと基準周波数（ＦＲＣ）との間の差を検出し、前記差に基づいてＦＳをＦＲＣのほうへ動かす方法で前記バイアス電圧を発生するように構成されたフィードバック誤差回路を有する周波数追跡位相ロックループ発振器と、
レプリカ電圧制御発振器であって、
第１の入力端子、第２の入力端子、出力端子および相補出力端子を備える第１の遅延セルと、
第１の入力端子、前記第１の端子に結合された出力端子、前記第１の遅延セルの前記出力端子に結合された第２の入力端子、および相補出力端子を備える第２の遅延セルと、
前記第１の遅延セルの前記出力端子に結合された第１の入力端子、前記第２の遅延セルの前記出力端子に結合された第２の入力端子、出力端子、および前記第１の遅延セルの前記第１の入力端子に結合された相補出力端子を備える第３の遅延セルと、
第１の入力端子、前記第１の入力端子に結合された出力端子、前記第３の遅延セルの前記出力端子に結合された第２の入力端子、および前記第１の遅延セルの前記第２の入力端子に結合された相補出力端子を備える第４の遅延セルと
を有し、
前記第１の遅延セル、前記第２の遅延セル、前記第３の遅延セルおよび前記第４の遅延セルの各々の前記出力端子がそれぞれの負荷を有し、前記それぞれの負荷が実質的に等しい、レプリカ電圧制御発振器とを備える、クロックおよびデータ復元装置。
[Ｃ１３]  前記第１の遅延セル、前記第２の遅延セル、前記第３の遅延セルおよび前記第４の遅延セルの各々が、選択信号を受信するように構成された選択入力端子を含み、その第１の入力端子およびその第２の入力端子のうちの選択された１つからその出力端子および相補出力端子への遅延経路を確立するように構成され、前記選択された１つが前記選択信号に基づく、Ｃ１２に記載のクロックおよびデータ復元装置。
[Ｃ１４]  前記第１の遅延セル、前記第２の遅延セル、前記第３の遅延セルおよび前記第４の遅延セルの各々が、前記バイアス電圧に結合されたバイアス入力端子を含み、前記第１の遅延セル、前記第２の遅延セル、前記第３の遅延セルおよび前記第４の遅延セルの各々が、前記確立された遅延経路に対して、前記バイアス電圧に対応する遅延を適用し、前記バイアス電圧において、前記第１の遅延セル、前記第２の遅延セル、前記第３の遅延セルおよび前記第４の遅延セルの前記相補出力端子上のそれぞれの信号が、ＦＳにほぼ等しい周波数で発振する、Ｃ１３に記載のクロックおよびデータ復元装置。
[Ｃ１５]  データ信号を受信し、前記データ信号のエッジ遷移に応答して前記選択信号を発生するように構成されたエッジ検出器回路をさらに備える、Ｃ１３に記載のクロックおよびデータ復元装置。
[Ｃ１６]  前記選択信号が選択パルスであり、前記第１の遅延セル、前記第２の遅延セル、前記第３の遅延セルおよび前記第４の遅延セルの各々が、前記選択パルスの不在に応答してその第１の入力端子を選択し、前記選択パルスを受信したことに応答してその第２の入力端子を選択するように構成された、Ｃ１５に記載のクロックおよびデータ復元装置。
[Ｃ１７]  非ゼロ復帰（ＮＲＺ）モードとパルス幅変調（ＰＷＭ）モードとの間で選択的に切替え可能なマルチモードサンプリングクロック発生器をさらに備え、
前記マルチモードサンプリングクロック発生器が、前記ＮＲＺモードにおいて、前記データ信号中の第１のＮＲＺビットと整合された第１の位相ＮＲＺサンプリングクロックを有する多相ＮＲＺサンプリングクロックと、前記データ信号中の第２のＮＲＺビットと整合された第２の位相ＮＲＺサンプリングクロックとを選択するように構成され、前記第１の位相ＮＲＺサンプリングクロックおよび前記第２の位相ＮＲＺサンプリングクロックがそれぞれ、前記第１の遅延セル、前記第２の遅延セル、前記第３の遅延セルおよび前記第４の遅延セルのうちの１つの前記出力端子および前記相補出力のうちの１つであり、
前記マルチモードサンプリングクロック発生器が、前記ＰＷＭモードにおいて、前記選択パルスに対応するＰＷＭビット中のサンプリングポイントと整合されたＰＷＭサンプリングクロックを選択するように構成され、前記ＰＷＭサンプリングクロックが前記第１の遅延セル、前記第２の遅延セル、前記第３の遅延セルおよび前記第４の遅延セルのうちの１つの前記出力端子および前記相補出力のうちの１つである、Ｃ１６に記載のクロックおよびデータ復元装置。
[Ｃ１８]  前記マルチモードサンプリングクロック発生器が、１／２レートＮＲＺモードと１／４レートＮＲＺモードとの間で選択可能であるように構成され、前記１／４レートサンプリングモードにおいて、前記多相ＮＲＺサンプリングクロックが、前記データ信号中の第３のＮＲＺビットと整合された第３の位相ＮＲＺサンプリングクロックと、前記データ信号中の第４のＮＲＺビットと整合された第４の位相ＮＲＺサンプリングクロックとをさらに備える、Ｃ１７に記載のクロックおよびデータ復元装置。
[Ｃ１９]  前記第１の遅延セル、前記第２の遅延セル、前記第３の遅延セルおよび前記第４の遅延セルの各々がそれぞれの遅延を適用するように構成され、前記それぞれの遅延において、前記第１の遅延セルの前記出力端子が第１の位相シフト復元クロックを出力し、前記第１の遅延セルの前記相補出力端子が相補的な第１の位相シフト復元クロックを出力し、前記第２の遅延セルの前記出力端子が第２の位相シフト復元クロックを出力し、前記第２の遅延セルの前記相補出力端子が相補的な第２の位相シフト復元クロックを出力し、前記第３の遅延セルの前記出力端子が第３の位相シフト復元クロックを出力し、前記第３の遅延セルの前記相補出力端子が相補的な第３の位相シフト復元クロックを出力し、前記第４の遅延セルの前記出力端子が第４の位相シフト復元クロックを出力し、前記第４の遅延セルの前記相補出力端子が相補的な第４の位相シフト復元クロックを出力する、Ｃ１２に記載のクロックおよびデータ復元装置。
[Ｃ２０]  前記第１の遅延セル、前記第２の遅延セル、前記第３の遅延セルおよび前記第４の遅延セルの各々がバイアス入力端子を含み、前記第１の遅延セル、前記第２の遅延セル、前記第３の遅延セルおよび前記第４の遅延セルの各々が、その第１の入力端子および第２の入力端子の各々からその出力端子への送信に関して、前記バイアス入力端子に印加されるバイアス電圧に少なくとも部分的に依存する遅延を適用する、Ｃ１９に記載のクロックおよびデータ復元装置。
[Ｃ２１]  前記第１の位相シフト復元クロックが所与の基準に対して０度にあり、前記相補的な第１の位相シフト復元クロックが前記所与の基準の１８０度後にあり、前記第２の位相シフト復元クロックが前記所与の基準の４５度後にあり、前記相補的な第２の位相シフト復元クロックが前記所与の基準の２２５度後にあり、前記第３の位相シフト復元クロックが前記所与の基準の９０度後にあり、前記相補的な第３の位相シフト復元クロックが前記所与の基準の２７０度後にあり、前記第４の位相シフト復元クロックが前記所与の基準の１３５度後にあり、前記相補的な第４の位相シフト復元クロックが前記所与の基準の３１５度後にある、Ｃ１９に記載のクロックおよびデータ復元装置。
[Ｃ２２]  前記所与の基準が選択パルスであり、前記クロックおよびデータ復元装置が、データ信号を受信し、前記データ信号のエッジ遷移に応答して前記選択パルスを発生するように構成されたエッジ検出器回路をさらに備える、Ｃ２１に記載のクロックおよびデータ復元装置。
[Ｃ２３]  第１の位相サンプリングクロック（ＣＬＫ４５）と、第２の位相サンプリングクロック（ＣＬＫ１３５）と、第３の位相サンプリングクロック（ＣＬＫ２２５）と、第４の位相サンプリングクロック（ＣＬＫ３１５）とを有するサンプリングクロックＳＣＬＫを発生するように構成された多相サンプリングクロック発生器をさらに備え、ＣＬＫ４５が前記第２の位相シフト復元クロックに対応し、ＣＬＫ１３５が前記第４の位相シフト復元クロックに対応し、ＣＬＫ２２５が前記第３の相補位相シフト復元クロックに対応し、ＣＬＫ３１５が前記第４の相補位相シフト復元クロックに対応する、Ｃ２１に記載のクロックおよびデータ復元装置。
[Ｃ２４]  前記多相サンプリングクロック発生器が、１／２レートサンプリングモードに選択的に切り替わることと、前記１／２レートサンプリングモードにおいて、前記第３の位相シフト復元クロックに基づいて第１のビットサンプリングクロック（ＣＬＫ９０）を発生することと、前記相補的な第３の位相シフト復元クロックに基づいて第２のビットサンプリングクロック（ＣＬＫ２７０）を発生することとを行うように構成された、Ｃ２３に記載のクロックおよびデータ復元装置。
[Ｃ２５]  前記周波数追跡位相ロックループ発振器の前記電圧制御発振器が、前記レプリカ電圧制御発振器の前記第１の遅延セル、前記第２の遅延セル、前記第３の遅延セルおよび前記第４の遅延セルと実質的に同等に構成された、別の第１の遅延セル、第２の遅延セル、第３の遅延セルおよび第４の遅延セルを備える、Ｃ１２に記載のクロックおよびデータ復元装置。
[Ｃ２６]  前記レプリカ電圧制御発振器の前記第１の遅延セル、前記第２の遅延セル、前記第３の遅延セルおよび前記第４の遅延セルの各々が前記バイアス電圧に結合されたバイアス入力端子を含み、前記第１の遅延セル、前記第２の遅延セル、前記第３の遅延セルおよび前記第４の遅延セルの各々が前記バイアス電圧に少なくとも部分的に依存する遅延を適用する、Ｃ２５に記載のクロックおよびデータ復元装置。
[Ｃ２７]  前記装置が少なくとも１つの半導体ダイに組み込まれた、Ｃ１２に記載のクロックおよびデータ復元装置。
[Ｃ２８]  前記装置がその中に組み込まれた、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定ロケーションデータユニット、およびコンピュータからなるグループから選択されたデバイスをさらに備える、Ｃ２７に記載のクロックおよびデータ復元装置。
[Ｃ２９]  入力信号遷移に位相ロックされた多相サンプリングクロックを発生するためのゲート電圧制御発振器であって、前記多相サンプリングクロックが、第１の位相シフト復元クロック信号と、第２の位相シフト復元クロック信号と、第３の位相シフト復元クロック信号と、第４の位相シフト復元クロック信号と、第５の位相シフト復元クロック信号と、第６の位相シフト復元クロック信号と、第７の位相シフト復元クロック信号と、第８の位相シフト復元クロック信号とを有し、ゲート電圧制御発振器は、
前記第１の位相シフト復元クロック信号と前記第５の位相シフト復元クロック信号とを出力するための第１の遅延手段であって、前記発生することが、前記第７の位相シフト復元クロック信号および前記第８の位相シフト復元クロック信号のうちの１つを選択し、前記選択された１つを遅延させることを含む、第１の遅延手段と、
前記第２の位相シフト復元クロック信号と前記第６の位相シフト復元クロック信号とを出力するための第２の遅延手段であって、前記出力することが、前記第１の位相シフト復元クロック信号および前記第２の位相シフト復元クロック信号のうちの１つを選択し、前記選択された１つを遅延させることを含む、第２の遅延手段と、
前記第３の位相シフト復元クロック信号と前記第７の位相シフト復元クロック信号とを出力するための第３の遅延手段であって、前記出力することが、前記第１の位相シフト復元クロック信号および前記第２の位相シフト復元クロック信号のうちの１つを選択し、前記選択された１つを遅延させることを含む、第３の遅延手段と、
前記第４の位相シフト復元クロック信号と前記第８の位相シフト復元クロック信号とを出力するための第４の遅延手段であって、前記出力することが、前記第３の位相シフト復元クロック信号および前記第８の位相シフト復元クロック信号のうちの１つを選択し、前記選択された１つを遅延させることを含む、第４の遅延手段と、
前記第１の遅延手段、前記第２の遅延手段、前記第３の遅延手段および前記第４の遅延手段の前記出力に、実質的に等しい負荷を装荷するための手段とを備える、ゲート電圧制御発振器。
[Ｃ３０]  第１の位相シフト復元クロック信号と、第２の位相シフト復元クロック信号と、第３の位相シフト復元クロック信号と、第４の位相シフト復元クロック信号と、第５の位相シフト復元クロック信号と、第６の位相シフト復元クロック信号と、第７の位相シフト復元クロック信号と、第８の位相シフト復元クロック信号とを有する多相サンプリングクロックを発生するための方法であって、ゲート電圧制御発振器が、
前記第７の位相シフト復元クロック信号および前記第８の位相シフト復元クロック信号のうちの１つを選択し、前記選択された１つを遅延させることによって、前記第１の位相シフト復元クロック信号と前記第５の位相シフト復元クロック信号とを出力することと、
前記第１の位相シフト復元クロック信号および前記第２の位相シフト復元クロック信号のうちの１つを選択し、前記選択された１つを遅延させることによって、前記第２の位相シフト復元クロック信号と前記第６の位相シフト復元クロック信号とを出力することと、
前記第１の位相シフト復元クロック信号および前記第２の位相シフト復元クロック信号のうちの１つを選択し、前記選択された１つを遅延させることによって、前記第３の位相シフト復元クロック信号と前記第７の位相シフト復元クロック信号とを出力することと、
前記第３の位相シフト復元クロック信号および前記第８の位相シフト復元クロック信号のうちの１つを選択し、前記選択された１つを遅延させることによって、前記第４の位相シフト復元クロック信号と前記第８の位相シフト復元クロック信号とを出力することと、
前記第１の位相シフト復元クロック信号および前記第５の位相シフト復元クロック信号の前記出力と、前記第２の位相シフト復元クロック信号および前記第６の位相シフト復元クロック信号の前記出力と、前記第３の位相シフト復元クロック信号および前記第７の位相シフト復元クロック信号の前記出力と、前記第４の位相シフト復元クロック信号および前記第８の位相シフト復元クロック信号の前記出力とを等しく装荷することとを備える、方法。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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