(57)【特許請求の範囲】
【請求項１】
トレンチ構造の縦型ＭＯＳトランジスタを有する半導体装置の製造方法において、
半導体基板上のゲート電極を埋め込むトレンチとなる部分の周辺に前記トレンチとなる部分から所定量離間してＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）による埋め込み酸化膜を設ける工程、
前記トレンチとなる部分にトレンチを設ける工程、
前記トレンチ内にゲート酸化膜を設けた後、多結晶シリコンを積層し、前記トレンチを埋め込み、さらに前記半導体基板よりも高く積層する工程、
前記トレンチ内および前記トレンチ上方以外の前記多結晶シリコンを除去し、前記半導体基板より突出したゲート電極を形成する工程、
前記ＳＴＩによる埋め込み酸化膜を除去する工程、
酸化膜を堆積した後、エッチバックをし、前記ゲート電極の周囲にサイドスペーサーを形成する工程、
前記ゲート電極を囲む前記半導体基板上にイオン注入し、ソース領域を形成する工程、
シリサイデーション用金属膜を付着する工程、
熱処理を加え、前記ゲート電極上および、前記ソース領域上にシリサイド層を形成する工程、
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置、特にトレンチ構造を備えた縦型ＭＯＳトランジスタに関する。
【背景技術】
【０００２】
ボルテージレギュレータ、ボルテージディテクタに代表される電源ＩＣのチップサイズは縮小し、出力電流は増加する傾向にある。その電源ＩＣを構成する素子の中では電流を流すためのドライバ素子がチップ面積の多くを占めるため、これまでも、トレンチ構造を備えたＭＯＳトランジスタを採用することで、面積の縮小と実効的なＷ長の増大による高駆動能力化を図ってきた。
【０００３】
従来のトレンチ構造を備えた半導体装置およびその製造方法に関して、例えば特許文献１あるいは特許文献２に紹介されている。
従来のトレンチ構造を備えた縦型ＭＯＳトランジスタの製造方法について、図４を基に説明する。図４は製造方法を示す模式的断面図による工程順フローである。
【０００４】
まず、図４（Ａ）に示すように、第２導電型埋め込み層２２を有し、トレンチ構造を備える領域には、第１導電型ウェル拡散層２３（ボディと呼ばれる）が形成されており、その表面には熱酸化膜２４および堆積酸化膜２５で積層されている。これらの酸化膜をトレンチエッチングのためのハードマスクとして用いるためのエッチングをレジスト膜２６でパターンニングしておこなう。次に図４（Ｂ）に示すように、レジスト膜２６を除去した後、上記パターニングされた熱酸化膜２４および堆積酸化膜２５で積層されたハードマスクを用いてエッチングによりトレンチ溝２７を形成させる。引き続き、図４（Ｃ）に示すように、ハードマスクとして用いた熱酸化膜２４および堆積酸化膜２５を除去した後、トレンチ溝２７の形状改善のため犠牲酸化膜２８を熱酸化にて形成する。
【０００５】
その後、図４（Ｄ）に示すように、犠牲酸化膜２８を除去して、ゲート絶縁膜２９を熱酸化で形成し、さらに不純物がドープされたドープト多結晶シリコン膜３０を堆積する。そして、図４（Ｅ）に示すように、レジスト膜３２でパターンニングしてドープト多結晶シリコン膜３０をオーバーエッチすることでゲート電極３１を得る。さらに、図４（Ｆ）に示すようにレジスト膜３３をパターンニングしてソース領域を形成するための第２導電型の不純物添加を行い、引き続き、図４（Ｇ）に示すように新たにレジスト膜３４をパターンニングして基板電位領域を形成するための第１導電型の不純物添加を行う。
【０００６】
その後、図４（Ｈ）に示すように、熱処理にて、第２導電型ソース高濃度拡散層３５および第１導電型基板電位高濃度拡散層３６を形成させる。引き続き、層間絶縁膜３７を堆積させた後、ゲート電極３１、第２導電型ソース高濃度拡散層３５および第１導電型基板電位高濃度拡散層３６の電気的接続を取るためのコンタクト孔３８を形成し、タングステンなどのプラグを埋め込み、ソース基板共通電位配線４０およびゲート電位配線３９を形成する。
これにより、第１導電型ウェル拡散層２３に形成されたトレンチ溝２７を備えた、縦方向に動作するトレンチ構造を備えた縦型ＭＯＳトランジスタの素子構造が整う。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００３−１０１０２７号公報
【特許文献２】特開平８−２５５９０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、トレンチ構造を備えた縦型ＭＯＳトランジスタにおいて、トレンチ溝に埋め込まれたゲート電極の電気的接続を取るためのコンタクト抵抗低減のためにセルフアラインシリサイデーションを実施すると、トレンチ溝に埋め込まれたゲート電極上とトレンチ溝に隣接している基板およびソース高濃度拡散層のシリサイドとが導通してしまうという問題があった。そのために、ゲート電極上のシリサイド化が難しく、チップ面積縮小のためにトレンチ溝の幅のサイズ縮小を図ると、ゲート電極の抵抗が増大してしまうという問題があった。
【０００９】
本発明は、トレンチ溝に埋め込まれたゲート電極上と基板およびソース高濃度拡散層とのシリサイドが分離可能であり、面積縮小のためのトレンチのサイズ縮小が可能であり高駆動能力化が可能である半導体装置およびその製造方法を供することを課題とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明は次の手段を用いた。
まず、第１導電型半導体基板と、第１導電型半導体基板上に第２導電型埋め込み層を挟んで設けられた第１導電型エピタキシャル成長層と、第２導電型埋め込み層の上の第１導電型エピタキシャル成長層の一部に形成された第１導電型ウェル拡散層と、第１導電型ウェル拡散層から第２導電型埋め込み層に達する深さで形成された格子状あるいはストライプ状の互いに連結したトレンチ溝と、トレンチ溝の表面に形成されたゲート絶縁膜とゲート絶縁膜を介してトレンチ溝を充填し、第１導電型ウェル拡散層表面より高く突出したゲート電極である多結晶シリコン膜と、ゲート電極の側面に形成されたサイドスペーサーと、第１導電型ウェル拡散層のトレンチ溝でない島状領域の表面の上部に形成された第２導電型ソース高濃度拡散層および第１導電型基板電位拡散層と、ゲート電極表面に形成されたシリサイド層と、第２導電型ソース高濃度拡散層および第１導電型基板電位拡散層の表面に形成されたシリサイド層とを有し、ゲート電極表面に形成されたシリサイド層と第２導電型ソース高濃度拡散層および第１導電型基板電位拡散層の表面に形成されたシリサイド層はサイドスペーサーによって分離されていることを特徴とする半導体装置とした。
【００１１】
また、第２導電型ソース高濃度拡散層は、トレンチ溝でない島状領域の表面の皿型形状の底部および周囲盛り上がり領域に形成されることを特徴とする上記半導体装置とした。
そして、上記記載の半導体装置の製造方法として、トレンチ溝でない島状領域の表面の皿型形状をＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）による埋め込み酸化膜である厚膜酸化膜をエッチング除去することにより形成する半導体装置の製造方法とした。
【発明の効果】
【００１２】
上述したように、トレンチ構造を備えた縦型ＭＯＳトランジスタにおいて、一定間隔で連続するトレンチ溝間の、基板およびソース高濃度拡散層が電気的接続をするために設けられているトレンチ溝とならない領域に厚膜酸化膜を作成しておいて後から除去することで、周囲が高く内部が低い領域を形成する。周囲に形成される高い領域を利用することでサイドスペーサーを有するトレンチ構造を備えた縦型ＭＯＳトランジスタが形成され、トレンチ溝に埋め込まれたゲート電極上と基板およびソース高濃度拡散層とのシリサイドの分離が可能となる。この構造を用いることで面積縮小のためのトレンチのサイズ縮小が可能であり高駆動能力化が可能である半導体装置を得ることができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の半導体装置の製造方法の実施例を示す模式的断面図である。
【図２】図１に続く、本発明の半導体装置の製造方法の実施例を示す模式的断面図である。
【図３】本発明の半導体装置の実施例を示す模式的平面図である。
【図４】従来の半導体装置の製造方法を示す模式的断面図である。
【発明を実施するための形態】
【００１４】
以下、本発明の形態を図面に基づいて説明する。図１および図２は本発明の半導体装置の製造方法の実施例を示すための模式的断面図による工程順フローである。これらの模式的断面図は、図３（Ａ）の平面図で示す本発明の半導体装置の実施例におけるＢ−Ｂ断面に相当する位置で切断した図である。
【００１５】
図１（Ａ）に示すように、抵抗率が２０Ωｃｍから３０Ωｃｍとなるように不純物となるホウ素を添加したＰ型半導体基板である第１導電型半導体基板に、砒素、燐、アンチモンなどのＮ型の不純物が、１×１０16ａｔｏｍ／ｃｍ3から１×１０18ａｔｏｍ／ｃｍ3程度の濃度で拡散された第２導電型埋め込み層１を有する第１導電型エピタキシャル成長層を成長層厚が数μｍから数十μｍとなるように成長させたものを基板とする。
【００１６】
さらに、後にトレンチ構造を備える領域には、ボディとも呼ばれる第１導電型ウェル拡散層２を、ホウ素あるいは二フッ化ホウ素などの不純物を用いて１×１０12ａｔｏｍ／ｃｍ2から１×１０13ａｔｏｍ／ｃｍ2のドーズ量でイオン注入して形成する。上記の第２導電型埋め込み層１が例えばＰ型埋め込み層ならホウ素などの不純物を上記の濃度になるように不純物添加を行なう。第１導電型半導体基板、第２導電型埋め込み層１および第１導電型エピタキシャル成長基板の導電型は適宜選択される。
【００１７】
さらに、後にトレンチ構造を備える領域の第１導電型ウェル拡散層２の表面に本発明の特徴のひとつである厚膜酸化膜３、例えば素子分離用のＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）に代表される埋め込み酸化膜を膜厚は例えば数十ｎｍとして、第１導電型ウェル拡散層２のトレンチ溝とはならない島状領域に備えておく。ここで、厚膜酸化膜３は島状領域の周囲において薄くなっており、内部では厚くなっており、一定の膜厚を有している。厚膜酸化膜３の周辺の形状はすり鉢状あるいは皿の縁状になっている。即ち、島状領域ではトレンチ溝に近い周囲では第１導電型ウェル拡散層２が盛り上がった盛り上がり領域となっており、その内部を取り囲んで底部を構成していることになる。さらに第１導電型ウェル拡散層２の表面および厚膜酸化膜３の表面にはトレンチエッチングのためのハードマスク４がパターンニングされ配置されている。このときのハードマスク４は、後のトレンチエッチングで十分な耐性が得られるならば熱酸化膜あるいは堆積酸化膜どちらかの単層構造も可能であり、レジスト膜あるいは窒化膜でも問題はない。
【００１８】
引き続き、ハードマスク４を用いてエッチングによりトレンチ溝５を形成する。トレンチ溝５の深さは、トレンチ底部が第２導電型埋め込み層１に達するように形成することが好ましい。図１（Ａ）はこの状態を表している。さらに、トレンチ溝５の平面形状は、図３（Ａ）および図３（Ｂ）に示すように格子状でもストライプ状でも良い。ここで素子平面図の図３（Ａ）および（Ｂ）はいずれもトレンチ構造を備えた縦型ＭＯＳトランジスタの基本セルを示している。実際の半導体装置においては、チップ内にこうした基本セルが少なくとも数百個から数千個のオーダーで集積される。
引き続き、図１（Ｂ）に示すように、ハードマスク４を除去した後、トレンチ溝５の形状改善のため犠牲酸化膜６を例えば膜厚は数ｎｍから数十ｎｍの熱酸化にて形成する。
【００１９】
その後、図１（Ｃ）に示すように、犠牲酸化膜８を除去すると同じくして厚膜酸化膜３を除去することで、厚膜酸化膜３を除去した領域は周囲平面より低く形成される。ここは本実施例の特徴のひとつとなっている。すなわち、島状領域である非トレンチ溝領域の第１導電型ウェル拡散層２の表面は、周囲が盛り上り、内部は低く平らな皿型形状となる。続いて、トレンチ溝５及び第１導電型ウェル拡散層２表面にゲート絶縁膜７を例えば膜厚が数百Åから数千Åの熱酸化膜で形成する。さらに、ドープト多結晶シリコン膜を好ましくは膜厚を１００ｎｍから５００ｎｍで堆積した後、レジスト膜８でパターンニングしてオーバーエッチングしてトレンチ溝５にドープト多結晶シリコン膜を埋め込んだゲート電極９を得る。レジスト膜８はトレンチ溝５の上方を被覆するようにパターンニングされているため、ゲート電極９表面は第１導電型ウェル拡散層２表面より突出し、皿型形状の最も高い周囲部分の盛り上がり領域よりもさらに高い形状となっている。
【００２０】
その後、図１（Ｄ）に示すようにレジスト膜８を除去して堆積酸化膜１０を、例えば膜厚は数百ｎｍで積層する。引き続き、図１（Ｅ）に示すように堆積酸化膜１０をエッチバックすることで、ゲート電極９側面にサイドスペーサー１１を形成する。次に、ソース高濃度拡散層および基板電位高濃度拡散層をイオン注入するための堆積酸化膜１２を例えば膜厚は数十ｎｍで堆積する。
【００２１】
さらに、図２（Ａ）に示すように、レジスト膜１３でパターンニングしてソース領域を形成するための第２導電型の不純物添加をイオン注入法でおこなう。不純物注入される領域はゲート電極９側方の第１導電型ウェル拡散層２表面近傍である。
【００２２】
さらに、図２（Ｂ）に示すようにレジスト膜１３を除去したのち、新たにレジスト膜１４をゲート電極９及びサイドスペーサー１１を被覆するようにパターンニングして基板電位領域を形成するための第１導電型の不純物添加をイオン注入法でおこなう。図２（Ａ）および図２（Ｂ）のイオン注入に関して、導電型がＮ型なら例えば砒素あるいは燐を好ましくは１×１０18ａｔｏｍ／ｃｍ2から１×１０１６ａｔｏｍ／ｃｍ2のドーズ量でイオン注入する。一方で、導電型がＰ型ならホウ素あるいはニフッ化ホウ素を好ましくは１×１０15ａｔｏｍ／ｃｍ2から１×１０16ａｔｏｍ／ｃｍ2のドーズ量でイオン注入する。さらに、ここでのソース領域および基板電位領域への不純物添加は、トレンチ溝５を備えない同一チップ内のＭＯＳトランジスタソース領域への不純物添加と同時におこなっても良い。
【００２３】
その後、図２（Ｃ）に示すように、８００℃〜１０００℃で数時間熱処理することで、ゲート電極９側方の第１導電型ウェル拡散層２表面に第２導電型ソース高濃度拡散層１５を、そして、複数の第２導電型ソース高濃度拡散層１５の間などに第１導電型基板電位高濃度拡散層１６を形成させる。このとき、第１導電型ウェル拡散層２表面は周囲が盛り上がった皿型形状となっているため、第２導電型ソース高濃度拡散層１５は、皿型の底部領域だけでなく、周囲の盛り上がり領域にも形成されることになる。
【００２４】
これにより、第１導電型ウェル拡散層２に形成されたトレンチ溝５を備えて、縦方向に動作するトレンチ構造を備えた縦型ＭＯＳトランジスタの素子構造が整う。引き続き、堆積酸化膜１２を除去した後、セルフアラインシリサイデーションのための金属膜１７、例えばコバルトやタングステンなどを数十ｎｍで堆積する。
【００２５】
次に、図２（Ｄ）に示すように、ＲＴＡなどで熱処理を例えば８００℃から１０００℃で数十秒から数分間で処理することでシリサイド１８をゲート電極９および第２導電型ソース高濃度拡散層１５および第１導電型基板電位高濃度拡散層１６の共通部分に形成する。このとき、サイドスペーサー１１表面にはシリサイドは形成されず、自己整合的にシリサイド（サリサイド構造）が形成されることになる。また、第２導電型ソース高濃度拡散層１５上の皿型の底部領域にはシリサイド形成されるが、周囲の盛り上がり領域にはシリサイドが形成されない。このことより、ゲート電極９上のシリサイド１８と第２導電型ソース高濃度拡散層１５上のシリサイド１８は十分な距離をもって分離されることになる。
【００２６】
その後、図２（Ｅ）に示すように、層間絶縁膜１９を例えば膜厚は数百ｎｍから１μｍで積層させた後、ゲート電極９、第２導電型ソース高濃度拡散層１５および第１導電型基板電位高濃度拡散層１６の共通部分の電気的接続を取るためのコンタクト孔２０を形成し、タングステンなどのプラグを埋め込み、ソース基板共通電位配線２１およびゲート電位配線２２を形成する。
【００２７】
以上より、本発明の特徴であるトレンチ溝に埋め込んだゲート電極上のシリサイドとソース高濃度拡散層、基板電位高濃度拡散層上のシリサイドとをサイドスペーサーを利用して自己整合的に分離して形成することが可能であることから、面積縮小のためのゲート電極のサイズ縮小をしても十分低いコンタクト抵抗が実現できる。
【符号の説明】
【００２８】
１、２２    第２導電型埋め込み層
２、２３    第１導電型ウェル拡散層
３          厚膜酸化膜
４          ハードマスク
５、２７    トレンチ溝
６、２８    犠牲酸化膜
７、２９    ゲート絶縁膜
８、１３、１４、２６、３３、３４    レジスト膜
９、３１    ゲート電極
１０、１２、２５    堆積酸化膜
１１        サイドスペーサー
１５、３５  第２導電型ソース高濃度拡散層
１６、３６  第１導電型基板電位高濃度拡散層
１７        金属膜
１８        シリサイド
１９、３７  層間絶縁膜
２０、３８  コンタクト孔
２１、３９  ソース基板共通電位配線
２２、４０  ゲート電位配線
２４        熱酸化膜
３０        ドープト多結晶シリコン膜
【図１】
0005881100.tif 000002
【図２】
0005881100.tif 000003
【図３】
0005881100.tif 000004
【図４】
0005881100.tif 000005