(57)【特許請求の範囲】
【請求項１】
主面と、該主面において露出している誘電体層及び少なくとも１つのボンドパッドと、を有する超小型電子素子であって、複数の能動回路素子を含む超小型電子素子と、
熱膨張係数が１０ｐｐｍ／℃未満である第２の素子であって、主面と、該第２の素子の該主面において露出している誘電体層と、を有する第２の素子と、
前記超小型電子素子の前記少なくとも１つのボンドパッド及び前記誘電体層の上に重なる第１の金属層であって、該第１の金属層において、前記少なくとも１つのボンドパッドと前記誘電体層との間にギャップが形成されている、第１の金属層と、
前記第２の素子の前記誘電体層の上に重なる第２の金属層と、
を備え、
前記誘電体層の上に重なる前記第１の金属層及び前記第２の金属層の第１の部分は、前記超小型電子素子を前記第２の素子と機械的にかつ電気的に接続するように、合わせて接合されており、
前記素子のうちの少なくとも１つにおける前記誘電体層は、いかなる寸法公差も吸収するように圧縮可能である、
超小型電子アセンブリ。
【請求項２】
前記第２の素子は、該第２の素子の前記主面において露出している少なくとも１つのボンドパッドを有し、前記第２の金属層は、前記第２の素子の前記少なくとも１つのボンドパッドに重なり、前記少なくとも１つのボンドパッドに重なり且つ前記第１の部分から分離している前記第１の金属層及び前記第２の金属層の第２の部分は、合わせて接合されている、請求項１に記載の超小型電子アセンブリ。
【請求項３】
前記ギャップは、前記超小型電子素子の前記少なくとも１つのボンドパッド及び前記誘電体層の上に重なる前記第１の金属層の上面の共平面性における全変動の和を補償するのに十分な逃げ容積を提供するのに十分大きい、請求項１に記載の超小型電子アセンブリ。
【請求項４】
前記第２の素子は、複数の能動回路素子を含む超小型電子素子である、請求項２に記載の超小型電子アセンブリ。
【請求項５】
前記素子のうちの少なくとも１つは、前記少なくとも１つのボンドパッドと電気的に接続されたシリコン貫通ビアを備え、該シリコン貫通ビアは、当該素子の前記主面から該主面から離れている当該素子の第２の面に向かって延在する、請求項４に記載の超小型電子アセンブリ。
【請求項６】
シリコン貫通ビアが、前記超小型電子素子及び前記第２の素子を通って延在し、かつ前記超小型電子素子のボンドパッド及び前記第２の素子のボンドパッドに電気的に接続される、請求項５に記載の超小型電子アセンブリ。
【請求項７】
前記素子の各々の上の前記少なくとも１つのボンドパッドは、複数の列状に配置されたボンドパッドのアレイを含む、請求項４に記載の超小型電子アセンブリ。
【請求項８】
前記素子の各々の上の前記少なくとも１つのボンドパッドは、当該素子の周辺部に隣接して配置された複数のボンドパッドを含み、前記誘電体層は、前記主面の中心領域の上に重なる、請求項４に記載の超小型電子アセンブリ。
【請求項９】
前記第２の金属層において、前記少なくとも１つのボンドパッドと前記誘電体層との間にギャップが形成されている、請求項４に記載の超小型電子アセンブリ。
【請求項１０】
前記超小型電子素子の前記主面の上方の前記少なくとも１つのボンドパッドの高さは、前記超小型電子素子の前記主面の上方の前記誘電体層の高さと異なる、請求項１に記載の超小型電子アセンブリ。
【請求項１１】
前記金属層のうちの少なくとも１つは、錫、はんだ、インジウム、金、及びそれらの任意の組合せからなる群から選択されたリフロー金属を含む、請求項１に記載の超小型電子アセンブリ。
【請求項１２】
前記第１の金属層及び前記第２の金属層は、前記素子のそれぞれの前記主面の上に直接重なっていない、請求項１に記載の超小型電子アセンブリ。
【請求項１３】
請求項１に記載の超小型電子アセンブリと、該超小型電子アセンブリに電気的に接続された１つ又は複数の他の電子コンポーネントと、を備えるシステム。
【請求項１４】
ハウジングを更に備え、前記超小型電子アセンブリ及び前記他の電子コンポーネントは、前記ハウジングに実装されている、請求項１３に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連出願の相互参照）
本出願は、２０１０年１２月２０日に出願された米国仮特許出願第６１／４２４，９０６号の出願日の利益を主張するものであり、この米国仮特許出願の開示は、参照することにより本明細書の一部をなすものとする。
【０００２】
本発明は、ウェハ結合、特に、ウェハを合わせて結合することに関し、接合は、こうしたウェハを同時に電気的に相互接続することを伴うことができる。
【背景技術】
【０００３】
種々の用途において、互いに電気的に相互接続されて上下に積層された半導体チップ等、複数の超小型電子素子を含む超小型電子アセンブリを同時に作製するために、ウェハレベルパッケージング技法を使用することができる。場合によっては、ウェハレベルパッケージング技法を使用して、パッケージング層として誘電体素子又は半導体素子が実装された、半導体チップ等、能動回路素子を有する超小型電子素子を含む超小型電子アセンブリを作製することができる。こうした技法は、通常、超小型電子デバイスウェハ、すなわち能動回路素子を有するデバイスウェハを、そのデバイスウェハとサイズ及び形状が同じである別のデバイスウェハ又はパッケージング層（例えばカバーウェハ又は他のウェハ）とすることができる別の素子と接合する必要がある。
【０００４】
こうしたウェハレベル処理の難題のうちの１つは、ウェハ間で十分に平面の接触面を達成し、それぞれのウェハ上のコンタクト間で信頼性の高い電気的相互接続を行うことである。これに関する更なる改善が望ましい。
【０００５】
チップのいかなる物理的構成においても、サイズは重要な考慮事項である。チップのより小型の物理的構成に対する要求は、携帯型電子デバイスの急速な発展により、更に強くなってきている。単に例として、一般に「スマートフォン」と呼ばれるデバイスは、携帯電話の機能と、強力なデータプロセッサやメモリ、並びに、全地球測位システム受信器、電子カメラ、ローカルエリアネットワーク接続等の補助デバイスとを、高解像度ディスプレイ及び関連する画像処理チップとともに一体化している。こうしたデバイスは、完全なインターネット接続、最大解像度の映像を含むエンターテイメント、ナビゲーション、電子銀行等の機能を、全てポケットサイズのデバイスで提供することができる。複雑な携帯型デバイスでは、多数のチップを小さい空間に詰め込む必要がある。さらに、チップのうちの幾つかは、一般に「Ｉ／Ｏ」と呼ばれる多くの入出力接続を有している。これらのＩ／Ｏを、他のチップのＩ／Ｏと相互接続しなければならない。相互接続は、短くあるべきであり、信号伝播遅延を最小限にするために低インピーダンスであるべきである。相互接続を形成するコンポーネントは、アセンブリのサイズを大幅に増大させるべきではない。同様の必要性は、例えばインターネット検索エンジンで使用されるもののようなデータサーバにおける用途等の、他の用途でも発生する。例えば、複雑なチップ間に多数の短い低インピーダンス相互接続を提供する構造により、検索エンジンの帯域幅を増大させ、その電力消費量を低減することができる。
【発明の概要】
【０００６】
本発明の第１の態様は、超小型電子アセンブリを形成する方法であって、主面と、該主面において露出している誘電体層及び少なくとも１つのボンドパッドと、を有する超小型電子素子を準備するステップであって、該超小型電子素子は複数の能動回路素子を含む、ステップと、熱膨張係数が１０ｐｐｍ／℃未満である第２の素子を準備するステップであって、該第２の素子は、主面と該主面において露出している誘電体層とを有する、ステップと、前記超小型電子素子の前記少なくとも１つのボンドパッド及び前記誘電体層の上に重なる第１の金属層を堆積させるステップと、前記第２の素子の前記誘電体層の上に重なる第２の金属層を堆積させるステップと、前記第１の金属層を前記第２の金属層に接合するステップと、を含む、超小型電子アセンブリを形成する方法である。
【０００７】
この第１の態様の或る特定の実施の形態によれば、前記堆積させるステップは、各々、銅又はアルミニウムのうちの少なくとも一方を含む第１段を、前記超小型電子素子又は前記第２の素子のうちの少なくとも一方の上に堆積させるステップを含むことができる。前記超小型電子素子はチップとすることができ、前記第２の素子は、前記チップの面積と実質的に同じ面積を有することができる。前記第１の金属層を堆積させるステップは、前記超小型電子素子の実質的に前記主面全体の上に金属を堆積させるステップを含むことができ、前記方法は、前記金属が前記超小型電子素子の前記主面の上方の所定の高さまで延在するように、該金属の一部を除去するステップを更に含むことができる。前記方法は、前記少なくとも１つのボンドパッドと前記誘電体層との間のギャップにおいて、前記超小型電子素子の前記主面の上に直接重なる前記金属を除去するステップを更に含むことができる。前記ギャップは、前記超小型電子素子上の前記少なくとも１つのボンドパッド及び前記誘電体層の上に重なる前記第１の金属層の上面の共平面性の全変動と、前記第２の素子の上の前記誘電体層と該第２の素子の前記主面において露出している少なくとも１つのボンドパッドとの上に重なる前記第２の金属層の上面の共平面性の全変動との和を補償するのに十分な逃げ容積を提供するのに十分大きくすることができる。
【０００８】
前記接合するステップは、前記第１の金属層及び前記第２の金属層のうちの少なくとも一方を、約５０℃と約３００℃との間の温度まで加熱するステップを含むことができる。前記第１の金属層及び前記第２の金属層のうちの少なくとも一方は、発熱性でありかつ加熱により熱的に活性化される少なくとも一部分を含むことができ、前記接合するステップは、前記発熱性金属層の前記少なくとも一部分を加熱してこうした層を熱的に活性化するステップを含むことができる。前記第２の素子は、複数の能動回路素子を含む超小型電子素子とすることができ、前記主面において露出している少なくとも１つのボンドパッドを備えることができる。前記素子のうちの少なくとも１つは、前記少なくとも１つのボンドパッドと電気的に接続された、かつこうした素子の前記主面から該主面から離れている該素子の第２の面に向かって延在する、シリコン貫通ビア、を備えることができる。シリコン貫通ビアは、前記超小型電子素子及び前記第２の素子を通って延在することができ、前記超小型電子素子のボンドパッド及び前記第２の素子のボンドパッドに電気的に接続されることができる。前記接合するステップは、前記超小型電子素子の前記少なくとも１つのボンドパッドを、前記第２の素子の前記少なくとも１つのボンドパッドと並置するステップと、前記第１の金属層及び前記第２の金属層を接合温度まで加熱するステップとを含むことができる。前記素子の各々の上の前記少なくとも１つのボンドパッドは、複数の列で位置合せされた複数のボンドパッドを含むことができる。前記素子の各々の上の前記少なくとも１つのボンドパッドは、それぞれの主面の周辺部に隣接して位置合せされた複数のボンドパッドを含むことができ、前記誘電体層は、前記主面の中心領域の上に重なることができる。
【０００９】
前記素子のうちの少なくとも１つにおける前記誘電体層は、いかなる寸法公差も吸収するように圧縮可能にすることができる。前記超小型電子素子の前記主面の上方の前記少なくとも１つのボンドパッドの高さは、該超小型電子素子の該主面の上方の前記誘電体層の高さと異なることができる。前記堆積させるステップのうちの少なくとも１つは、リフロー金属を堆積させるステップを含むことができ、前記接合するステップは、前記リフロー金属を、該リフロー金属を溶融させる温度まで加熱するステップを含むことができる。前記リフロー金属は、錫、はんだ、インジウム、金、及びそれらの任意の組合せからなる群から選択することができる。前記堆積させるステップは、銅を堆積させるステップを含むことができ、前記接合するステップは、前記超小型電子素子の上に重なる前記銅及び前記第２の素子の上に重なる前記銅が合わせて融解するように、前記素子の間に熱及び圧力を加えるステップを含むことができる。前記方法は、前記素子のうちの少なくとも１つの上に重なる前記銅の上に金の層を堆積させるステップを更に含むことができ、前記結合するステップは、前記金を、該金が前記銅内に拡散する温度まで加熱するステップを含むことができる。前記第１の金属層及び前記第２の金属層を堆積させるステップは、卑金属と該卑金属の上に重なる金の層とを堆積させるステップを含むことができ、前記結合するステップは、前記第１の金属層及び前記第２の金属層が合わせて融解するまで前記素子に熱及び圧力を加えるステップを含むことができる。
【００１０】
本発明の第２の態様は、超小型電子アセンブリであって、主面と、該主面において露出している誘電体層及び少なくとも１つのボンドパッドと、を有する超小型電子素子であって、複数の能動回路素子を含む超小型電子素子と、熱膨張係数が１０ｐｐｍ／℃未満である第２の素子であって、主面と、該第２の素子の該主面において露出している少なくとも１つのボンドパッド及び誘電体層と、を有する第２の素子と、前記超小型電子素子の前記少なくとも１つのボンドパッド及び前記誘電体層の上に重なる第１の金属層であって、該第１の金属層の前記少なくとも１つのボンドパッドと前記誘電体層との間にギャップが形成されている、第１の金属層と、前記第２の素子の前記少なくとも１つのボンドパッド及び前記誘電体層の上に重なる第２の金属層と、を具備し、前記誘電体の上に重なる前記第１の金属層及び前記第２の金属層の第１の部分は合わせて接合され、前記少なくとも１つのボンドパッドの上に重なりかつ前記第１の部分とは別個である、前記第１の金属層及び前記第２の金属層の第２の部分は、前記超小型電子素子を前記第２の素子と機械的にかつ電気的に接続するように、合わせて接合されている、超小型電子アセンブリである。
【００１１】
この第２の態様の或る特定の実施の形態によれば、前記超小型電子素子はチップとすることができ、前記第２の素子は、該チップの面積と実質的に同じ面積とすることができる。前記ギャップは、前記超小型電子素子の前記少なくとも１つのボンドパッド及び前記誘電体層の上に重なる前記第１の金属層の上面の共平面性の全変動と、前記第２の素子の上の前記少なくとも１つのボンドパッド及び前記誘電体層の上に重なる前記第２の金属層の上面の共平面性の全変動との和を補償するのに十分な逃げ容積を提供するのに十分大きくすることができる。前記第１の金属層及び前記第２の金属層のうちの少なくとも一方は、発熱性でありかつ加熱により熱的に活性化される少なくとも一部分を含むことができる。
【００１２】
前記第２の素子は、複数の能動回路素子を含む超小型電子素子とすることができる。前記素子のうちの少なくとも１つは、前記少なくとも１つのボンドパッドと電気的に接続された、かつこうした素子の前記主面から該主面から離れている前記素子の第２の面に向かって延在する、シリコン貫通ビア、を備えることができる。シリコン貫通ビアは、前記超小型電子素子及び前記第２の素子を通って延在することができ、かつ前記超小型電子素子のボンドパッド及び前記第２の素子のボンドパッドに電気的に接続されることができる。前記素子の各々の上の前記少なくとも１つのボンドパッドは、複数の列状に配置されたボンドパッドのアレイを含むことができる。前記素子の各々の上の前記少なくとも１つのボンドパッドは、こうした素子の周辺部に隣接して配置された複数のボンドパッドを含むことができ、前記誘電体層は、前記主面の中心領域の上に重なることができる。前記第２の金属層の前記少なくとも１つのボンドパッドと前記誘電体層との間にギャップを形成することができる。
【００１３】
前記素子のうちの少なくとも１つにおける前記誘電体層は、いかなる寸法公差も吸収するように圧縮可能にすることができる。前記超小型電子素子の前記主面の上方の前記少なくとも１つのボンドパッドの高さは、前記超小型電子素子の前記主面の上方の前記誘電体層の高さと異なることができる。前記金属層のうちの少なくとも１つは、錫、はんだ、インジウム、金、及びそれらの任意の組合せからなる群から選択されたリフロー金属を含むことができる。前記第１の金属層及び前記第２の金属層の各々は、前記リフロー金属によって濡れ性である金属の層を含むことができ、前記リフロー金属は該濡れ性金属層の上に重なる。前記第１の金属層及び前記第２の金属層は銅を含むことができる。前記アセンブリは、前記第１の金属層及び前記第２の金属層のうちの少なくとも一方の上に重なる金の層を更に具備することができる。前記第１の金属層及び前記第２の金属層は、前記素子のそれぞれの前記主面の上に直接重なっていなくてもよい。
【００１４】
本発明の第３の態様は、超小型電子アセンブリであって、主面と、該主面において露出している誘電体層とを有する超小型電子素子と、主面と、該主面において露出している誘電体層とを有する第２の素子と、を具備し、第１のウェハ及び第２のウェハの前記主面は、前記誘電体層の間に複数の金属素子が配置されて、互いに直面し、該金属素子は、前記超小型電子素子から電気的に絶縁されており、前記金属素子は前記第１のウェハ及び前記第２のウェハを互いに接合する、超小型電子アセンブリである。
【００１５】
この第３の態様の或る特定の実施の形態によれば、前記第２の素子は、熱膨張係数が１０ｐｐｍ／℃未満である。前記超小型電子素子は、複数の能動回路素子を含むことができる。前記第２の素子は、複数の能動回路素子を含む超小型電子素子とすることができ、前記主面において露出している少なくとも１つのボンドパッドを含むことができる。前記超小型電子素子はチップとすることができ、前記第２の素子は、該チップの面積と実質的に同じ面積とすることができる。各素子において、前記主面に沿って各金属素子と前記誘電体層の隣接部分との間にギャップを形成することができ、該ギャップは、前記超小型電子素子の前記主面の上に重なる前記金属素子及び前記誘電体層の上面の共平面性の全変動と、前記第２の素子の前記主面の上に重なる前記金属層及び前記誘電体層の上面の共平面性の全変動との和を補償するのに十分な逃げ容積を提供するのに十分大きくすることができる。前記素子のうちの少なくとも１つにおける前記誘電体層は、いかなる寸法公差も吸収するように圧縮可能にすることができる。
【００１６】
本発明の第４の態様は、上述した構造体と、該構造体に電気的に接続された１つ又は複数の他の電子コンポーネントとを具備するシステムである。この第４の態様の或る特定の実施の形態によれば、前記システムは、ハウジングを更に具備し、前記構造体及び前記他の電子コンポーネントは前記ハウジングに実装されている。
【００１７】
本発明の更なる態様は、他の電子デバイスとともに、本発明の上述した態様による超小型電子構造体、本発明の上述した態様による複合チップ、又は両方を組み込んだシステムを提供する。例えば、本システムを、携帯型ハウジングとすることができる単一ハウジング内に配置することができる。本発明のこの態様の好ましい実施の形態によるシステムを、同等の従来のシステムよりも小型にすることができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の第１の実施形態による超小型電子素子の断面図である。
【図２】図１に示す素子の一部の拡大図である。
【図３】図１に示す素子の上面図である。
【図４】上に薄い金属層が配置されている、図１に示す素子の断面図である。
【図５】図４に示す素子の一部の拡大図である。
【図４Ａ】本発明の別の実施形態による素子の断面図である。
【図５Ａ】上に薄い金属層が配置されている、図４Ａに示す素子の一部の断面図である。
【図６】図４に示す素子の上面図である。
【図７】上にリフロー可能な金属層が配置されている、図４に示す素子の断面図である。
【図８】図７に示す素子の一部の拡大図である。
【図９】図７に示す素子の上面図である。
【図１０】本発明の一実施形態による２つの素子のアセンブリの断面図である。
【図１１】本発明の一実施形態による２つの素子のアセンブリの断面図である。
【図１２】シリコン貫通ビアを有する本発明によるアセンブリの断面図である。
【図１３】シリコン貫通ビアを有する本発明によるアセンブリの断面図である。
【図１４】本発明の別の実施形態による２つの素子のアセンブリの断面図である。
【図１５】本発明の別の実施形態による２つの素子のアセンブリの断面図である。
【図１６】本発明の一実施形態によるシステムの概略図である。
【発明を実施するための形態】
【００１９】
（詳細な説明）
本発明の一実施形態によれば、図１〜図３は、主面１０２と、主面から離れている第２の面１０４と、を有する超小型電子素子１００、例えば能動回路素子を具現化するデバイスウェハを示す。主面１０２において、誘電体層１２０及び少なくとも１つのボンドパッド１１０が露出している。誘電体層１２０は、主面１０２の上方でボンドパッド１１０に関するあらゆる寸法公差を吸収するように圧縮可能とすることができる材料からなることが好ましい。或る特定の実施形態では、図２により明確に示すように、主面１０２の上方のボンドパッド１１０のうちの少なくとも１つの高さは、主面１０２の上方の誘電体層１２０の高さとは異なる。
【００２０】
超小型電子素子１００を、複数の能動回路素子を有するウェハ若しくは半導体チップか、又は複数の半導体チップを含むウェハの一部とすることができる。別の例では、超小型電子素子１００を、アレイで配置されかつ同時に処理するように合わせて保持される、複数の能動チップを備えた、再構成ウェハ又はパネルとすることができる。図３に、ダイシングレーン１１２において合わせて取り付けられた４つの半導体チップ１１１を含むウェハの一部をより明確に示す。ボンドパッド１１０を、例えば１つ又は複数の列で配置されることを含むアレイで配置することができる。例えば、ボンドパッド１１０を、各チップの周辺部１２５に沿ってダイシングレーンに隣接する列で配置することができる。或る特定の実施形態では、誘電体層１２０を、主面１０２の中心領域の上に重なるように周辺ボンドパッド内に配置することができる。
【００２１】
図４〜図６は、ボンドパッド１１０及び誘電体層１２０の上に重なる金属層１３０を有する超小型電子素子１００を示す。金属層１３０を比較的薄くすることができる。図７〜図９に示すように、リフロー可能な金属層１５０等の接合金属を、金属層１３０の上に重なるように堆積させることができる。金属層１５０は、リフロー可能である場合、錫、はんだ、インジウム、金又はそれらの任意の組合せを含むことができる。金属層１５０がリフロー可能金属である場合、下にある金属層１３０を、リフロー可能な金属によって濡れ性とすることができる。特定の例では、濡れ性金属層１３０としては、銅若しくは銅合金、アルミニウム若しくはアルミニウム合金又はそれらの組合せを挙げることができる。こうした１つ又は複数の層は、金属層１３０の基礎構造を形成することができる。こうした金属層１３０は、基礎構造の上に重なるニッケルの層を更に含むことができる。別の例では、金属層１３０は、こうしたニッケルの層と、ニッケル層の上に重なる金の層とを含むことができる。
【００２２】
金属層１５０は、主面１０２の上に直接重ならなくてもよく、ギャップ１４０は、金属層１５０においてボンドパッド１１０と誘電体層１２０との間に存在することができる。ギャップ１４０は、ボンドパッド１１０及び誘電体層１２０の各隣接する対に存在することができる。各個々のボンドパッド１１０及び誘電体層を、主面１０２の上で分離することができる。
【００２３】
図１０及び図１１は、超小型電子素子１００が、別の素子２００と組み立てられて、通常、ウェハレベルアセンブリ３００、あるいは、別の能動チップ又は他の素子と結合され、かつ電気的に相互接続される１つ又は複数の能動チップを含む他のアセンブリ３００、を形成する。素子２００を、能動回路素子を有する超小型電子素子１００と実質的に同様とすることができ、又は受動回路素子若しくは受動回路素子を有するウェハとすることができる。素子２００は、通常、半導体材料から作製され、通常、能動回路素子、例えばトランジスタ、ダイオード等を具現化する半導体デバイスウェハである。しかしながら、特定の実施形態では、素子２００を、受動半導体ウェハ又は本質的にブランクな半導体ウェハ、又はガラス若しくはセラミック材料、若しくはＣＴＥが１０ｐｐｍ／℃未満である他の材料のベースを備えることができる他の素子とすることができる。素子２００を、熱膨張係数が１０ｐｐｍ／℃未満である素子等、図４Ａ及び図５Ａに示すようなものとすることができる。素子２００は、主面２０２と、主面２０２から離れている第２面２０４と、主面２０２において露出している誘電体層２２０とを有している。図１０及び図１１に示すもののような或る特定の実施形態では、素子２００は、複数の能動回路素子を含む超小型電子素子とすることができ、少なくとも１つのボンドパッド２１０を備えることができる。薄い金属層２３０が、図５Ａに示すように誘電体層２２０の上に重なり、図１０に示すようにボンドパッド２１０の上にも重なる。リフロー可能な金属層２５０が、金属層２３０の上に重なるように堆積する。金属層２３０及び２５０を、超小型電子素子又はウェハ１００の金属１３０、１５０に対して上述したようなものとすることができる。金属層２５０のボンドパッド２１０と誘電体層２２０との間に、又は受動素子の場合は、誘電体層２２０の隣接する部分の間に、ギャップ２４０が存在することができる。
【００２４】
アセンブリ３００を形成する際、素子１００及び２００が提供され、少なくとも素子１００が能動超小型電子素子である。金属層１５０及び２５０が、それぞれの素子の上に堆積される。このステップを、種々の方法で行うことができる。例えば、金属を、任意のボンドパッド１１０、２１０及び／又は誘電体層１２０、２２０を覆って、実質的にそれぞれの素子１００、２００の主面１０２、１０４全体の上に堆積させることができる。そして、金属が主面１０２、１０４の上方の所定の高さまで延在するように、金属の一部を除去することができる。そして、ボンドパッド１１０、２１０と誘電体層１２０、２２０との間のギャップ１４０、２４０において、主面１０２、１０４の上に直接重なっている金属を除去することができる。さらに、それぞれの金属層１５０、２５０を堆積させる各ステップは、例えば銅又はアルミニウムを含むことができる金属を含む第１の段を堆積させることを含むことができる。
【００２５】
接合する前に、図１０に示すように、素子１００のボンドパッド１１０が、素子２００のボンドパッド２１０と並置される。合わせて、ボンドパッド１１０及び２１０は、誘電体層１２０、２２０の間のそれぞれの主面１０２、２０２の上に最終的に配置される、複数の電気的に絶縁された金属素子を含むことができる。誘電体材料の上方の金属層１３０、２３０（又は絶縁された金属素子）を、それぞれの素子１００、２００内の内部素子から電気的に絶縁することができ、又は代替的に、電源若しくはグラウンドに接続するために使用可能とすることができる。図１１に示すように、その後、リフロー金属をそれらが合わせて溶融し溶解する温度まで加熱すること等により、金属層１５０が金属層２５０に接合され、素子１００及び２００は、互いに接合されてアセンブリ３００を形成する。一実施形態では、金属層１５０、２５０の少なくとも一方が、約５０℃と３００℃との間の温度まで加熱される。例えば、はんだ、錫、インジウム若しくは金、又はそれらの組合せの金属層の接合を、通常、３００℃未満の温度で行うことができる。金属層１５０及び２５０のうちの少なくとも一方は、発熱性でありかつ加熱により熱的に活性化される少なくとも一部分を含むことができ、接合するステップは、発熱性金属層の少なくとも一部を加熱してこうした層を熱的に活性化することを含むことができる。圧縮可能な誘電体層１２０、２２０のうちの少なくとも１つにより、あらゆる寸法公差が考慮されかつ吸収されることが好ましい。
【００２６】
ギャップ１４０及び２４０を、それぞれのボンドパッド１１０及び２１０並びに誘電体層１２０及び２２０の上に重なる金属層１５０及び２５０の上面の共平面性の全変動の和を補償するのに十分な逃げ容積（relief volume）を提供するのに十分大きくすることができる。図１１に見ることができるように、接合された金属層１５０及び２５０の或る特定の部分は、領域１５２に見られるように、ギャップ１４０、２４０内に膨れ出ることができる。代替的に、こうした接合された金属層の一部は、領域１５４において示すように、ギャップ１４０、２４０に隣接する凹状面を有するように見えることができる。接合された金属層１５０及び２５０の一部が、１５６において見られるように、本質的に直線状かつ垂直な縁を有することも可能である。したがって、素子１００及び２００の接合は、素子１００及び２００に関連する任意の寸法の差異によりギャップ１４０、２４０内にあふれ出る可能性がある一方で電気的に接続することができる、リフロー可能な金属層１５０及び２５０によって支援される。
【００２７】
アセンブリ３００の変形では、金属層１５０及び２５０は、リフロー可能な金属の代りに銅を含むことができ、場合によっては、一方又は両方の金属層１３０、２３０を省略することができる。こうした層を接合することは、銅層が合わせて溶解するように素子１００、２００間に熱及び圧力を加えることを含む。金の層を金属層１５０及び２５０のうちの少なくとも一方の上に重ねることができ、それらを、金属層１５０、２５０間の接合接触面において金が銅内に拡散する温度まで加熱することができる。
【００２８】
別の実施形態では、金属層１５０、２５０を堆積させるステップは、卑金属及び卑金属の上に重なる金の層を堆積させることを含む。そして、金属層１５０、２５０が合わせて溶解するまで、素子に熱及び圧力が加えられる。
【００２９】
一実施形態では、素子１００及び２００を合わせて結合した後、アセンブリ３００を、ダイシングレーン（１つのこうしたダイシングレーンを線３０１によって示す）に沿って、個々の超小型電子アセンブリ又はユニットに切断することができる。通常、各ユニットは、能動チップ、すなわち能動回路素子を具現化するチップと、別の能動チップを含む場合も含まない場合もある素子２００の対応する部分とを備えている。アセンブリ３００を、図１２に示すように、素子１００及び２００の少なくとも一方が、ボンドパッドに電気的に接続されかつこうした素子の厚さを通して延在する貫通ビア３０２を備えるように、更に構成することができる。例えば、貫通ビア３０２は、素子１００を通して延在し、素子１００に、ボンドパッド１１０に電気的に接続される導電性素子を提供する。同様に、導電性貫通ビア３０２は、素子２００を通して延在し、導電性貫通ビア３０２をボンドパッド２１０に電気的に接続することができる。図１３に示すように、導電性貫通ビア３０３が、素子１００及び２００の両方を通って延在し、導電性貫通ビア３０３を、素子１００のボンドパッド１１０及び素子２００のボンドパッド２１０に電気的に接続することができる。
【００３０】
導電性貫通ビアを作製するさまざまな方法が存在し、それらを、例えば、米国仮特許出願第６１／４１９，０３３号及び同第６１／４１９，０３７号、米国特許出願公開第２００８／０２４６１３６号、又は米国特許出願第１２／８４２，７１７号及び同第１２／８４２，６５１号に記載されているもののようなものとすることができ、それらの開示内容は参照することにより本明細書の一部をなすものとする。
【００３１】
或る特定の実施形態では、素子１００及び２００を接合する前には、金属層１５０、２５０の一方のみが存在する。この構成を図１４に示し、そこでは、素子１１００は、金属層１１３０の上に重なる金属層１１５０を含み、素子１２００は、その最上層として金属層１２３０のみを含み、その上には他の金属層は重なっていない。
【００３２】
図１５に示す別の実施形態では、素子２２００を、ボンドパッドが露出していない、インターポーザ、カバーウェハ、又はブランクウェハとすることができる。素子２１００、２２００は各々、それぞれ誘電体層２１２０、２２２０と、それぞれ誘電体層２１２０、２２２０の上に重なる金属層２１３０、２２３０とを備えている。素子２１００の主面２１０２の上に重なるボンドパッド２１１０は、素子２２００の主面２２０２の露出部分に隣接している。ボンドパッド２１１０の上には重ならず誘電体層２１２０、２２２０の上にのみ重なることができる金属層２１３０、２２３０を、接合されたリフロー可能な金属層２１５０、２２５０を介して電気的に相互接続することができる。
【００３３】
上述した処理により、それぞれのウェハ又は素子の上の金属層１３０（図１１）又は金属層２１３０（図１５）を、互いから、かつそれらが設けられているウェハ又は素子から、ウェハ又は素子を結合する前及び後の両方において電気的に絶縁することができる。代替的に、ウェハ又は素子の上の金属層１３０又は２３０の幾つか又は全てを、電源又はグラウンドに接続するために使用可能とすることができる。例えば、ウェハ上の金属層１３０又は２３０は、こうしたウェハのチップに対してグラウンド接続を提供する同じウェハのグラウンドボンドパッドの上に延在するか又はそれに電気的に接続することができる。更に別の例では、ウェハ上の金属層１３０又は２３０は、こうしたウェハのチップに電源接続を提供する同じウェハの電源ボンドパッドの上に延在するか又はそれに電気的に接続することができる。更に別の例では、各超小型電子アセンブリの金属層１３０、２３０の幾つかの部分は、グラウンドボンドパッド上に延在するか又はそれに電気的に接続することができ、各超小型電子アセンブリの金属層１３０、２３０の他の部分は、電源ボンドパッドの上に延在するか又はそれに電気的に接続することができる。これらの場合、両ウェハの各チップの金属層、例えば金属層１３０、２３０と、各アセンブリにおけるそれらの間のリフロー可能な金属１５０（図１１）とは、チップが組み込まれている超小型電子アセンブリのグラウンド端子に又は電源端子に接続するために利用することができる。
【００３４】
上述した実施形態のうちの１つ又は複数による上記で説明した処理により、本明細書に提供する技法は、概して、結合接触面における非平面性を補償することができる。一例では、結合又はリフロー可能な金属層１５０、２５０は、それぞれのウェハの金属層１３０、２３０及びボンドパッド１１０、２１０の上に１ミクロン（μｍ）の厚さを有することができる。こうした実施形態では、金属層１５０（例えば図１１）の公称接合厚さは２ミクロン（μｍ）である。本明細書に提供する技法は、０．５ミクロン（μｍ）を超える程度までウェハの寸法全体を横切る結合接触面の平面性の全変動を補償することができる。別の例では、接合又はリフロー可能な金属層１５０、２５０が適切な厚さを有する場合、本明細書における技法は、３ミクロン（μｍ）等の更に大きい非平面性を補償することができる。
【００３５】
上述した構造体は、並外れた３次元相互接続機能を提供する。これらの機能をあらゆるタイプのチップで使用することができる。単に例として、チップの以下の組合せを、上述したような構造体に含めることができる。すなわち、（ｉ）プロセッサ及びプロセッサとともに使用されるメモリ、（ｉｉ）同じタイプの複数のメモリチップ、（ｉｉｉ）ＤＲＡＭ及びＳＲＡＭ等の異なるタイプの複数のメモリチップ、（ｉｖ）画像センサ及びセンサからの画像を処理するために使用される画像プロセッサ、（ｖ）特定用途向け集積回路（「ＡＳＩＣ」）及びメモリである。上述した構造体を、別の電子システムの構成で利用することができる。例えば、本発明の更なる実施形態によるシステム９００は、他の電子コンポーネント９０８及び９１０とともに上述したような構造体９０６を含む。説明した例では、コンポーネント９０８は半導体チップであり、コンポーネント９１０が表示画面であるが、他のあらゆるコンポーネントを使用することができる。当然ながら、例示を明確にするために図１６には２つの追加のコンポーネントのみを示すが、本システムは、あらゆる数のこうしたコンポーネントを含むことができる。上述した構造体９０６を、例えば、上記で論考したような複合チップ又は複数のチップを組み込んだ構造体とすることができる。更なる変形形態では、両方を提供することができ、あらゆる数のこうした構造体を使用することができる。構造体９０６並びにコンポーネント９０８及び９１０は、破線で概略的に示す共通ハウジング９０１内に取り付けられ、必要に応じて互いに電気的に相互接続されて所望の回路を形成する。図示する例示的なシステムでは、システムは、可撓性印刷回路基板等の回路パネル９０２を含み、回路パネルは、コンポーネントを互いに相互接続する多数の導体９０４を含み、それらのうちの１つのみを図１６に示す。しかしながら、これは単に例示的なものであり、電気接続をもたらすあらゆる適当な構造を使用することができる。ハウジング９０１は、例えば携帯電話又は携帯情報端末における使用可能なタイプの携帯型ハウジングとして示されており、画面９１０は、ハウジングの表面において露出している。構造体９０８が、撮像チップ等の感光素子を含む場合、光を構造体に誘導するために、レンズ９１１又は他の光学デバイスもまた提供することができる。この場合もまた、図１６に示す簡略化システムは単に例示的なものであり、上述した構造体を用いて、デスクトップコンピュータ、ルータ等、一般に固定構造体とみなされるシステムを含む他のシステムを作製することができる。
【００３６】
上記で検討した特徴のこれらの変形形態及び組み合わせ、並びに他の変形形態及び組み合わせは、本発明から逸脱することなく利用することができるので、実施形態の上述した説明は、本発明を限定するものではなく、説明するものとみなされるべきである。
【００３７】
本発明は特定の実施形態を参照しながら本明細書において説明されてきたが、これらの実施形態は本発明の原理及び応用形態を例示するにすぎないことは理解されたい。それゆえ、添付の特許請求の範囲によって規定されるような本発明の趣旨及び範囲から逸脱することなく、例示的な実施形態に数多くの変更を加えることができること、及び他の構成を考案することができることを理解されたい。
【産業上の利用可能性】
【００３８】
本発明は、限定はしないが、超小型電子アセンブリ及び超小型電子アセンブリを製造する方法を含む、広範な産業上の利用可能性を有する。
なお、出願当初の特許請求の範囲は以下の通りである。
（請求項１）
超小型電子アセンブリを形成する方法であって、
主面と、該主面において露出している誘電体層及び少なくとも１つのボンドパッドと、を有する超小型電子素子を準備するステップであって、該超小型電子素子は複数の能動回路素子を含む、ステップと、
熱膨張係数が１０ｐｐｍ／℃未満である第２の素子を準備するステップであって、該第２の素子は、主面と、該主面において露出している誘電体層と、を有する、ステップと、
前記超小型電子素子の前記少なくとも１つのボンドパッド及び前記誘電体層の上に重なる第１の金属層を堆積させるステップと、
前記第２の素子の前記誘電体層の上に重なる第２の金属層を堆積させるステップと、
前記第１の金属層を前記第２の金属層に接合するステップと、
を含む、方法。
（請求項２）
前記堆積させるステップは、それぞれ、銅又はアルミニウムのうちの少なくとも一方を含む第１段を、前記超小型電子素子又は前記第２の素子のうちの少なくとも一方の上に堆積させることを含む、請求項１に記載の方法。
（請求項３）
前記超小型電子素子はチップであり、前記第２の素子は、前記チップの面積と実質的に同じ面積を有する、請求項１に記載の方法。
（請求項４）
前記第１の金属層を堆積させるステップは、前記超小型電子素子の実質的に前記主面全体の上に金属を堆積させることを含み、前記方法は、前記金属が前記超小型電子素子の前記主面の上方の所定の高さまで延在するように、該金属の一部を除去するステップを更に含む、請求項１に記載の方法。
（請求項５）
前記少なくとも１つのボンドパッドと前記誘電体層との間のギャップにおいて、前記超小型電子素子の前記主面の上に直接重なる前記金属を除去するステップを更に含む、請求項４に記載の方法。
（請求項６）
前記ギャップは、前記超小型電子素子上の前記少なくとも１つのボンドパッド及び前記誘電体層の上に重なる第１の金属層の上面の共平面性における全変動と、前記第２の素子の上の前記誘電体層と該第２の素子の前記主面において露出している少なくとも１つのボンドパッドとの上に重なる前記第２の金属層の上面の共平面性における全変動との和を補償するのに十分な逃げ容積を提供するのに十分大きい、請求項５に記載の方法。
（請求項７）
前記接合するステップは、前記第１の金属層及び前記第２の金属層のうちの少なくとも一方を、約５０℃と約３００℃との間の温度まで加熱するステップを含む、請求項１に記載の方法。
（請求項８）
前記第１の金属層及び前記第２の金属層のうちの少なくとも一方は、発熱性でありかつ加熱により熱的に活性化される少なくとも一部分を含み、前記接合するステップは、前記発熱性金属層の前記少なくとも一部分を加熱して当該層を熱的に活性化するステップを含む、請求項１に記載の方法。
（請求項９）
前記第２の素子は、複数の能動回路素子を含む超小型電子素子であり、前記主面において露出している少なくとも１つのボンドパッドを備える、請求項１に記載の方法。
（請求項１０）
前記素子のうちの少なくとも１つは、前記少なくとも１つのボンドパッドと電気的に接続されたシリコン貫通ビアを備え、該シリコン貫通ビアは、当該素子の前記主面から該主面から離れている当該素子の第２の面に向かって延在する、請求項９に記載の方法。
（請求項１１）
シリコン貫通ビアが、前記超小型電子素子及び前記第２の素子を通って延在し、前記超小型電子素子のボンドパッド及び前記第２の素子のボンドパッドに電気的に接続される、請求項１０に記載の方法。
（請求項１２）
前記接合するステップは、前記超小型電子素子の前記少なくとも１つのボンドパッドを、前記第２の素子の前記少なくとも１つのボンドパッドと並置するステップと、前記第１の金属層及び前記第２の金属層を接合温度まで加熱するステップと、を含む、請求項９に記載の方法。
（請求項１３）
前記素子の各々の上の前記少なくとも１つのボンドパッドは、複数の列で位置合せされた複数のボンドパッドを含む、請求項９に記載の方法。
（請求項１４）
前記素子の各々の上の前記少なくとも１つのボンドパッドは、それぞれの主面の周辺部に隣接して位置合せされた複数のボンドパッドを含み、前記誘電体層は、前記主面の中心領域の上に重なる、請求項９に記載の方法。
（請求項１５）
前記素子のうちの少なくとも１つにおける前記誘電体層は、いかなる寸法公差も吸収するように圧縮可能である、請求項１に記載の方法。
（請求項１６）
前記超小型電子素子の前記主面の上方の前記少なくとも１つのボンドパッドの高さは、該超小型電子素子の該主面の上方の前記誘電体層の高さと異なる、請求項１に記載の方法。
（請求項１７）
前記堆積させるステップのうちの少なくとも１つは、リフロー金属を堆積させることを含み、前記接合するステップは、前記リフロー金属を、該リフロー金属を溶融させる温度まで加熱するステップを含む、請求項１に記載の方法。
（請求項１８）
前記リフロー金属は、錫、はんだ、インジウム、金、及びそれらの任意の組合せからなる群から選択される、請求項１７に記載の方法。
（請求項１９）
前記堆積させるステップは、銅を堆積させることを含み、前記接合するステップは、前記超小型電子素子の上に重なる前記銅及び前記第２の素子の上に重なる前記銅が合わせて融解するように、前記素子の間に熱及び圧力を加えるステップを含む、請求項１に記載の方法。
（請求項２０）
前記素子のうちの少なくとも１つの上に重なる前記銅の上に金の層を堆積させるステップを更に含み、前記結合するステップは、前記金を、該金が前記銅内に拡散する温度まで加熱するステップを含む、請求項１９に記載の方法。
（請求項２１）
前記第１の金属層及び前記第２の金属層を堆積させるステップは、卑金属と該卑金属の上に重なる金の層とを堆積させることを含み、前記結合するステップは、前記第１の金属層及び前記第２の金属層が合わせて融解するまで前記素子に熱及び圧力を加えるステップを含む、請求項１に記載の方法。
（請求項２２）
主面と、該主面において露出している誘電体層及び少なくとも１つのボンドパッドと、を有する超小型電子素子であって、複数の能動回路素子を含む超小型電子素子と、
熱膨張係数が１０ｐｐｍ／℃未満である第２の素子であって、主面と、該第２の素子の該主面において露出している誘電体層及び少なくとも１つのボンドパッドと、を有する第２の素子と、
前記超小型電子素子の前記少なくとも１つのボンドパッド及び前記誘電体層の上に重なる第１の金属層であって、該第１の金属層の前記少なくとも１つのボンドパッドと前記誘電体層との間にギャップが形成されている、第１の金属層と、
前記第２の素子の前記少なくとも１つのボンドパッド及び前記誘電体層の上に重なる第２の金属層と、
を具備し、
前記誘電体の上に重なる前記第１の金属層及び前記第２の金属層の第１の部分は合わせて接合され、前記少なくとも１つのボンドパッドの上に重なりかつ前記第１の部分とは分離されている、前記第１の金属層及び前記第２の金属層の第２の部分は、前記超小型電子素子を前記第２の素子と機械的にかつ電気的に接続するように、合わせて接合されている、超小型電子アセンブリ。
（請求項２３）
前記超小型電子素子はチップであり、前記第２の素子は、該チップの面積と実質的に同じ面積を有している、請求項２２に記載のアセンブリ。
（請求項２４）
前記ギャップは、前記超小型電子素子の前記少なくとも１つのボンドパッド及び前記誘電体層の上に重なる前記第１の金属層の上面の共平面性における全変動と、前記第２の素子の上の前記少なくとも１つのボンドパッド及び前記誘電体層の上に重なる前記第２の金属層の上面の共平面性における全変動との和を補償するのに十分な逃げ容積を提供するのに十分大きい、請求項２２に記載のアセンブリ。
（請求項２５）
前記第１の金属層及び前記第２の金属層のうちの少なくとも一方は、発熱性でありかつ加熱により熱的に活性化される少なくとも一部分を含む、請求項２２に記載のアセンブリ。
（請求項２６）
前記第２の素子は、複数の能動回路素子を含む超小型電子素子である、請求項２２に記載のアセンブリ。
（請求項２７）
前記素子のうちの少なくとも１つは、前記少なくとも１つのボンドパッドと電気的に接続されたシリコン貫通ビアを備え、該シリコン貫通ビアは、当該素子の前記主面から該主面から離れている当該素子の第２の面に向かって延在する、請求項２６に記載のアセンブリ。
（請求項２８）
シリコン貫通ビアが、前記超小型電子素子及び前記第２の素子を通って延在し、かつ前記超小型電子素子のボンドパッド及び前記第２の素子のボンドパッドに電気的に接続される、請求項２７に記載のアセンブリ。
（請求項２９）
前記素子の各々の上の前記少なくとも１つのボンドパッドは、複数の列状に配置されたボンドパッドのアレイを含む、請求項２６に記載のアセンブリ。
（請求項３０）
前記素子の各々の上の前記少なくとも１つのボンドパッドは、当該素子の周辺部に隣接して配置された複数のボンドパッドを含み、前記誘電体層は、前記主面の中心領域の上に重なる、請求項２６に記載のアセンブリ。
（請求項３１）
前記第２の金属層の前記少なくとも１つのボンドパッドと前記誘電体層との間にギャップが形成されている、請求項２６に記載のアセンブリ。
（請求項３２）
前記素子のうちの少なくとも１つにおける前記誘電体層は、いかなる寸法公差も吸収するように圧縮可能である、請求項２２に記載のアセンブリ。
（請求項３３）
前記超小型電子素子の前記主面の上方の前記少なくとも１つのボンドパッドの高さは、前記超小型電子素子の前記主面の上方の前記誘電体層の高さと異なる、請求項２２に記載のアセンブリ。
（請求項３４）
前記金属層のうちの少なくとも１つは、錫、はんだ、インジウム、金、及びそれらの任意の組合せからなる群から選択されたリフロー金属を含む、請求項２２に記載のアセンブリ。
（請求項３５）
前記第１の金属層及び前記第２の金属層の各々は、前記リフロー金属によって濡れ性である金属の層を含み、前記リフロー金属は該濡れ性金属層の上に重なる、請求項３４に記載のアセンブリ。
（請求項３６）
前記第１の金属層及び前記第２の金属層は銅を含む、請求項２２に記載のアセンブリ。
（請求項３７）
前記第１の金属層及び前記第２の金属層のうちの少なくとも一方の上に重なる金の層を更に具備する、請求項３６に記載のアセンブリ。
（請求項３８）
前記第１の金属層及び前記第２の金属層は、前記素子のそれぞれの前記主面の上に直接重なっていない、請求項２２に記載のアセンブリ。
（請求項３９）
請求項２２に記載のアセンブリと、該アセンブリに電気的に接続された１つ又は複数の他の電子コンポーネントと、を具備するシステム。
（請求項４０）
ハウジングを更に具備し、前記アセンブリ及び前記他の電子コンポーネントは前記ハウジングに実装されている、請求項３９に記載のシステム。
（請求項４１）
主面と、該主面において露出している誘電体層と、を有する超小型電子素子と、
主面と、該主面において露出している誘電体層と、を有する第２の素子と、
を具備し、
第１のウェハ及び第２のウェハの前記主面は、前記誘電体層の間に配置された複数の金属素子と互いに直面し、該金属素子は、前記超小型電子素子から電気的に絶縁されており、
前記金属素子は前記第１のウェハ及び前記第２のウェハを互いに接合する、超小型電子アセンブリ。
（請求項４２）
前記第２の素子は、熱膨張係数が１０ｐｐｍ／℃未満である、請求項４１に記載のアセンブリ。
（請求項４３）
前記超小型電子素子は、複数の能動回路素子を含む、請求項４１に記載のアセンブリ。
（請求項４４）
前記第２の素子は、複数の能動回路素子を含む超小型電子素子であり、前記主面において露出している少なくとも１つのボンドパッドを含む、請求項４３に記載のアセンブリ。
（請求項４５）
前記超小型電子素子はチップであり、前記第２の素子は、該チップの面積と実質的に同じ面積を有している、請求項４１に記載のアセンブリ。
（請求項４６）
各素子において、前記主面に沿って各金属素子と前記誘電体層の隣接部分との間にギャップが形成されており、該ギャップは、前記超小型電子素子の前記主面の上に重なる前記金属素子及び前記誘電体層の上面の共平面性における全変動と、前記第２の素子の前記主面の上に重なる前記金属素子及び前記誘電体層の上面の共平面性における全変動との和を補償するのに十分な逃げ容積を提供するのに十分大きい、請求項４１に記載のアセンブリ。
（請求項４７）
前記素子のうちの少なくとも１つにおける前記誘電体層は、いかなる寸法公差も吸収するように圧縮可能である、請求項４１に記載のアセンブリ。
（請求項４８）
請求項４１に記載のアセンブリと、該アセンブリに電気的に接続された１つ又は複数の他の電子コンポーネントと、を具備するシステム。
（請求項４９）
ハウジングを更に具備し、前記アセンブリ及び前記他の電子コンポーネントは前記ハウジングに実装されている、請求項４８に記載のシステム。

【図１】
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【図２】
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【図３】
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【図４】
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【図４Ａ】
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【図５】
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【図５Ａ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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