(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成され、素子領域を囲む素子分離膜と、
前記素子領域に位置する前記半導体基板上に設けられ、第１方向に延在するゲート電極と、
前記素子領域に位置する前記半導体基板上に設けられ、かつ前記第１方向とは直交する第２方向に前記ゲート電極と離間するソース電極と、
平面視で前記ゲート電極からみて前記ソース電極の反対側に位置し、前記素子領域に位置する前記半導体基板上に設けられ、かつ前記ゲート電極と離間するドレイン電極と、
平面視で前記ゲート電極と前記ドレイン電極の間に位置し、絶縁膜を介して前記半導体基板上に設けられ、かつ前記ゲート電極、前記ソース電極および前記ドレイン電極と離間する少なくとも一つのフィールドプレート電極と、
前記絶縁膜中に設けられ、かつ前記フィールドプレート電極と前記半導体基板を接続する少なくとも一つのフィールドプレートコンタクトと、
を備え、
平面視で前記フィールドプレート電極は、前記フィールドプレートコンタクトから前記ソース電極側または前記ドレイン電極側の少なくとも一方に延伸しており、かつ、前記第１方向において前記素子領域の全体を覆っている半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記フィールドプレート電極は、前記ゲート電極から前記ドレイン電極へ向かう方向において互いに離間するように複数設けられており、
前記フィールドプレートコンタクトは、前記フィールドプレート電極毎に設けられている半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記複数のフィールドプレート電極は、各前記フィールドプレート電極に接続する前記フィールドプレートコンタクトからの延伸方向が、互いに同一である半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記複数のフィールドプレート電極は、各前記フィールドプレート電極に接続する前記フィールドプレートコンタクトから前記第２方向に延伸しており、かつ前記第２方向における端部の間隔が互いに等しい半導体装置。
【請求項５】
請求項２ないし４いずれか１項に記載の半導体装置において、
前記複数のフィールドプレート電極、および前記複数のフィールドプレート電極毎に設けられた前記フィールドプレートコンタクトは、ゲート電圧をオフとした状態で前記ドレイン電極に電圧を印加した際に、ドレイン電極、ゲート電極および複数の前記フィールドプレート電極にかかる電位が前記ドレイン電極から前記ゲート電極に向けて線形の勾配をもって遷移するように設けられている半導体装置。
【請求項６】
請求項１ないし５いずれか１項に記載の半導体装置において、
前記フィールドプレート電極は、平面視で前記フィールドプレートコンタクトから前記ドレイン電極側に延伸している半導体装置。
【請求項７】
請求項１ないし５いずれか１項に記載の半導体装置において、
前記フィールドプレート電極は、平面視で前記フィールドプレートコンタクトから前記ソース電極側に延伸している半導体装置。
【請求項８】
請求項１ないし５いずれか１項に記載の半導体装置において、
前記フィールドプレート電極は、平面視で前記フィールドプレートコンタクトから前記ソース電極側および前記ドレイン電極側の双方に延伸している半導体装置。
【請求項９】
請求項１ないし８いずれか１項に記載の半導体装置において、
前記半導体基板は、二次元電子ガス層を有する半導体装置。
【請求項１０】
請求項１ないし８いずれか１項に記載の半導体装置において、
平面視で前記ゲート電極の両側に位置するように前記半導体基板に設けられたソース領域およびドレイン領域と、
平面視で前記ゲート電極と前記ドレイン領域との間に位置するように前記半導体基板に設けられたＬＤＤ領域と、
を備え、
前記ソース電極は、前記ソース領域と接続しており、
前記ドレイン電極は、前記ドレイン領域と接続しており、
前記フィールドプレート電極は、前記ＬＤＤ領域と接続している半導体装置。
【請求項１１】
請求項１ないし１０いずれか１項に記載の半導体装置において、
前記絶縁膜は、前記ゲート電極下にも設けられており、
前記ゲート電極下に位置する前記絶縁膜はゲート絶縁膜として機能する半導体装置。
【請求項１２】
請求項１ないし１０いずれか１項に記載の半導体装置において、
前記絶縁膜は、前記ゲート電極を覆うように前記半導体基板上に設けられている半導体装置。
【請求項１３】
請求項１２に記載の半導体装置において、
前記ゲート電極は、前記半導体基板上に設けられたゲート絶縁膜上に設けられており、
前記絶縁膜は、前記ゲート電極上および前記ゲート絶縁膜上に設けられており、
前記フィールドプレートコンタクトは、前記絶縁膜および前記ゲート絶縁膜を貫通して前記フィールドプレート電極と前記半導体基板を接続している半導体装置。
【請求項１４】
半導体基板に、素子領域を囲む素子分離膜を形成する工程と、
前記素子領域に位置する半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜上に、第１方向に延在するゲート電極の両側に位置するソース電極およびドレイン電極、ならびに前記ゲート電極と前記ドレイン電極の間に位置するフィールドプレート電極と形成するとともに、前記絶縁膜中に前記フィールドプレート電極と前記半導体基板を接続するフィールドプレートコンタクトを形成する工程と、
を備え、
前記フィールドプレート電極を形成する工程において、前記フィールドプレート電極は、平面視で、前記ゲート電極、前記ソース電極および前記ドレイン電極と離間し、前記フィールドプレートコンタクトから前記ソース電極側または前記ドレイン電極側の少なくとも一方に延伸するように、かつ、前記第１方向において前記素子領域の全体を覆うように形成される半導体装置の製造方法。
【請求項１５】
請求項１４に記載の半導体装置の製造方法において、
前記フィールドプレート電極を形成する工程において、前記フィールドプレート電極は、前記ゲート電極から前記ドレイン電極へ向かう第２方向において互いに離間するように複数設けられる半導体装置の製造方法。
【請求項１６】
請求項１４または１５に記載の半導体装置の製造方法において、
前記絶縁膜を形成する工程において、前記絶縁膜は、前記半導体基板上に設けられた前記ゲート電極を覆うように前記半導体基板上に形成される半導体装置の製造方法。
【請求項１７】
請求項１４ないし１６いずれか１項に記載の半導体装置の製造方法において、
前記半導体基板は、二次元電子ガス層を有している半導体装置の製造方法。
【請求項１８】
請求項１４ないし１６いずれか１項に記載の半導体装置の製造方法において、
前記ソース電極と、前記ドレイン電極と、前記フィールドプレート電極を形成する工程の前において、前記半導体基板にイオン注入を行い、ソース領域と、前記ソース領域と離間するドレイン領域と、前記ソース領域と前記ドレイン領域の間に位置し、前記ソース領域と離間し、かつ前記ドレイン領域と接するＬＤＤ領域と、を形成する工程を備え、
前記ソース電極と、前記ドレイン電極と、前記フィールドプレート電極を形成する工程において、前記ソース電極は前記ソース領域と接続するように設けられ、前記ドレイン電極は前記ドレイン領域と接続するように設けられ、前記フィールドプレート電極は前記フィールドプレートコンタクトを介して前記ＬＤＤ領域と接続するように設けられる半導体装置の製造方法。
【請求項１９】
請求項１６に記載の半導体装置の製造方法において、
前記絶縁膜を形成する工程の前において、
前記半導体基板上にゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記半導体基板にイオン注入を行い、前記ゲート電極の両側に位置するソース領域およびドレイン領域と、前記ゲート電極と前記ドレイン領域の間に位置し、かつ前記ドレイン領域と接するＬＤＤ領域と、を形成する工程を備え、
前記ソース電極と、前記ドレイン電極と、前記フィールドプレート電極を形成する工程において、前記ソース電極は前記ソース領域と接続するように設けられ、前記ドレイン電極は前記ドレイン領域と接続するように設けられ、前記フィールドプレート電極は前記フィールドプレートコンタクトを介して前記ＬＤＤ領域と接続するように設けられる半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
横型パワーＭＩＳＦＥＴ等の半導体素子においては、ドレイン耐圧を向上することが求められる。ドレイン耐圧は、ゲート電圧をオフとした状態でドレイン電極に定格電圧を印加し続けた場合の、半導体素子における特性変動や破壊の有無により評価される。ドレイン電極に電圧を印加した場合における半導体素子の特性変動や破壊は、例えばドレイン電圧を印加することにより半導体素子内に生じる電界集中に起因する。このような電界集中は、ゲート電極のドレイン側端部の下において特に生じやすい。
【０００３】
ドレイン電圧の印加により半導体素子内に生じる電界集中の緩和は、例えばフィールドプレート電極を設けることにより実現することができる。フィールドプレート電極を有する半導体装置に関する技術としては、例えば特許文献１〜６に記載のものが挙げられる。
【０００４】
特許文献１および２では、ゲート電極をひさし状に張り出した形状とすることで、フィールドプレート構造を実現することが開示されている。特許文献３〜５では、ゲート電極とドレイン電極の間の領域に設けられたフィールドプレート電極をソース電極と接続した構造が開示されている。特許文献６では、ゲート電極とドレイン電極間に設けられた電界制御電極を、ゲート電極に対して独立に制御することが開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−７１３０７号公報
【特許文献２】特開２００４−２００２４８号公報
【特許文献３】特開２００６−２５３６５４号公報
【特許文献４】特開平７−３２１３１２号公報
【特許文献５】特開２００８−２６３１４０号公報
【特許文献６】特開２００４−２１４４７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１〜５では、フィールドプレート電極は、ソース電極またはゲート電極と接続している。この場合、フィールドプレート電極は、ソース電極またはゲート電極と同じ電位を有することとなる。このため、フィールドプレート電極の電位を電界集中の緩和に最適な値とすることが難しい。
また、特許文献６では、フィールドプレート電極の電位を、ゲート電極やソース電極とは独立した外部電源により制御している。この場合、フィールドプレート電極と外部電源とを接続するためのパッド等を設ける必要がある。このため、半導体装置の面積は増大してしまう。
【課題を解決するための手段】
【０００７】
本発明によれば、半導体基板と、
前記半導体基板上に設けられたゲート電極と、
前記半導体基板上に設けられ、かつ前記ゲート電極と離間するソース電極と、
平面視で前記ゲート電極からみて前記ソース電極の反対側に位置し、前記半導体基板上に設けられ、かつ前記ゲート電極と離間するドレイン電極と、
平面視で前記ゲート電極と前記ドレイン電極の間に位置し、絶縁膜を介して前記半導体基板上に設けられ、かつ前記ゲート電極、前記ソース電極および前記ドレイン電極と離間する少なくとも一つのフィールドプレート電極と、
前記絶縁膜中に設けられ、かつ前記フィールドプレート電極と前記半導体基板を接続する少なくとも一つのフィールドプレートコンタクトと、
を備え、
平面視で前記フィールドプレート電極は、前記フィールドプレートコンタクトから前記ソース電極側または前記ドレイン電極側の少なくとも一方に延伸している半導体装置が提供される。
【０００８】
本発明によれば、半導体装置は、ゲート電極とドレイン電極の間に位置し、かつフィールドプレートコンタクトを介して半導体基板と接続するフィールドプレート電極を有する。また、フィールドプレート電極は、フィールドプレートコンタクトからソース電極側またはドレイン電極側の少なくとも一方に延伸している。
本発明の当該構成によれば、フィールドプレートコンタクトの位置によってフィールドプレート電極の電位を制御することができる。このため、フィールドプレート電極に適切な電位を与え、半導体基板に生じる電界集中の緩和を効果的に行うことが可能となる。
また、フィールドプレート電極は、半導体基板と接続している。このため、外部電源を設けずとも、フィールドプレート電極へ電位を与えることができる。従って、半導体装置の小型化を図ることが可能となる。
このように、本発明によれば、半導体装置について、小型化を図りつつ、ドレイン耐圧を向上することができる。
【０００９】
本発明によれば、半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜上に、ゲート電極の両側に位置するソース電極およびドレイン電極、ならびに前記ゲート電極と前記ドレイン電極の間に位置するフィールドプレート電極と形成するとともに、前記絶縁膜中に前記フィールドプレート電極と前記半導体基板を接続するフィールドプレートコンタクトを形成する工程と、
を備え、
前記フィールドプレート電極を形成する工程において、前記フィールドプレート電極は、平面視で前記フィールドプレートコンタクトから前記ソース電極側または前記ドレイン電極側の少なくとも一方に延伸するように形成される半導体装置の製造方法が提供される。
【発明の効果】
【００１０】
本発明によれば、半導体装置について、小型化を図りつつ、ドレイン耐圧を向上することができる。
【図面の簡単な説明】
【００１１】
【図１】第１の実施形態に係る半導体装置を示す断面図である。
【図２】図１に示す半導体装置の一例を示す平面図である。
【図３】図１に示す半導体装置の一例を示す平面図である。
【図４】図１に示す半導体装置のドレイン電極に電圧を印加した場合の、電位分布および電界分布を示すグラフである。
【図５】図１に示す半導体装置の第１変形例を示す断面図である。
【図６】図１に示す半導体装置の第２変形例を示す断面図である。
【図７】図１に示す半導体装置の第３変形例を示す断面図である。
【図８】図１に示す半導体装置の製造方法を示す断面図である。
【図９】図１に示す半導体装置の製造方法を示す断面図である。
【図１０】第２の実施形態に係る半導体装置を示す断面図である。
【図１１】図１０に示す半導体装置の製造方法を示す断面図である。
【図１２】図１０に示す半導体装置の製造方法を示す断面図である。
【図１３】第３の実施形態に係る半導体装置を示す断面図である。
【図１４】図１３に示す半導体装置の製造方法を示す断面図である。
【図１５】図１３に示す半導体装置の製造方法を示す断面図である。
【図１６】第４の実施形態に係る半導体装置を示す断面図である。
【図１７】図１６に示す半導体装置の製造方法を示す断面図である。
【図１８】図１６に示す半導体装置の製造方法を示す断面図である。
【図１９】第５の実施形態に係る半導体装置を示す断面図である。
【図２０】図１９に示す半導体装置の製造方法を示す断面図である。
【図２１】図１９に示す半導体装置の製造方法を示す断面図である。
【図２２】図１９に示す半導体装置の製造方法を示す断面図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１３】
図１は、第１の実施形態に係る半導体装置１００を示す断面図である。本実施形態に係る半導体装置１００は、半導体基板１０と、ゲート電極２０と、ソース電極２４と、ドレイン電極２２と、少なくとも一つのフィールドプレート電極３０と、少なくとも一つのフィールドプレートコンタクト４０と、を備えている。
本実施形態に係る半導体装置１００は、例えば高電子移動度トランジスタ（ＨＥＭＴ）を有する。
【００１４】
ゲート電極２０は、半導体基板１０上に設けられている。ソース電極２４は、半導体基板１０上に設けられている。また、ソース電極２４は、ゲート電極２０と離間している。ドレイン電極２２は、平面視でゲート電極２０からみてソース電極２４の反対側に位置している。また、ドレイン電極２２は、半導体基板１０上に設けられている。さらに、ドレイン電極２２は、ゲート電極と離間している。
【００１５】
フィールドプレート電極３０は、平面視でゲート電極２０とドレイン電極２２の間に位置している。また、フィールドプレート電極３０は、絶縁膜２６を介して半導体基板１０上に設けられている。さらに、フィールドプレート電極３０は、ゲート電極２０、ソース電極２４およびドレイン電極２２と離間している。フィールドプレートコンタクト４０は、絶縁膜２６中に設けられている。また、フィールドプレートコンタクト４０は、フィールドプレート電極３０と半導体基板１０とを接続する。平面視でフィールドプレート電極３０は、フィールドプレートコンタクト４０からソース電極２４側またはドレイン電極２２側の少なくとも一方に延伸している。以下、半導体装置１００の構成について詳細に説明する。
【００１６】
図１に示すように、絶縁膜２６は、半導体基板１０の一面を覆うように設けられている。絶縁膜２６は、ゲート電極２０下にも設けられている。ゲート電極２０下に位置する絶縁膜２６は、ゲート絶縁膜として機能する。絶縁膜２６は、例えばシリコン窒化膜、シリコン酸化膜またはアルミナ膜の単層膜や、これらの積層膜等により構成される。
【００１７】
図１に示すように、フィールドプレート電極３０は、平面視でゲート電極２０とドレイン電極２２の間に位置している。また、フィールドプレート電極３０は、ゲート電極２０、ドレイン電極２２、およびソース電極２４と離間している。
フィールドプレート電極３０は、例えばゲート電極２０からドレイン電極２２へ向かう第１方向において互いに離間するように複数設けられている。本実施形態において、フィールドプレート電極３０は、ゲート電極２０とドレイン電極２２の間に３つ設けられている。なお、フィールドプレート電極３０の数は、適宜選択することができる。複数のフィールドプレート電極３０は、ゲート電極２０側からドレイン電極２２へ向けて、それぞれフィールドプレート電極３２（３０）、フィールドプレート電極３４（３０）、フィールドプレート電極３６（３０）とする。なお、第１方向とは、図１における左から右へ向かう方向と一致する。
【００１８】
フィールドプレート電極３０は、絶縁膜２６中に設けられたフィールドプレートコンタクト４０により半導体基板１０と接続する。フィールドプレートコンタクト４０は、フィールドプレート電極３０毎に設けられている。すなわち、フィールドプレート電極３２は、フィールドプレートコンタクト４２（４０）を介して半導体基板１０と接続する。フィールドプレート電極３４は、フィールドプレートコンタクト４４（４０）を介して半導体基板１０と接続する。フィールドプレート電極３６は、フィールドプレートコンタクト４６（４０）を介して半導体基板１０と接続する。
【００１９】
図１に示すように、フィールドプレート電極３０は、平面視でフィールドプレートコンタクト４０からドレイン電極２２側に延伸している。また、複数のフィールドプレート電極３０は、各フィールドプレート電極３０に接続するフィールドプレートコンタクト４０からの延伸方向が互いに同一である。すなわち、複数のフィールドプレート電極３０は、各フィールドプレート電極３０と接続するフィールドプレートコンタクト４０からドレイン電極２２側へ延伸している。
【００２０】
フィールドプレート電極３０は、フィールドプレートコンタクト４０からみて一の方向（図１中Ｘ方向）に延伸している。
半導体基板１０のうちフィールドプレート電極３０の当該一の方向における端部下に位置する部分には、空乏層が発生する。このため、半導体基板１０のうちフィールドプレート電極３０の当該一の方向における端部下に位置する部分には、電界が集中する領域が発生する。
すなわち、本実施形態では、半導体基板１０のうちフィールドプレート電極３０のドレイン電極２２側端部の下に位置する部分に、電界が集中する領域が発生する。これにより、ゲート電極２０のドレイン電極２２側端部の下で発生する電界集中が、フィールドプレート電極３０のドレイン電極２２側端部の下に位置する領域に分散される。従って、半導体基板１０に発生する電界集中が緩和されることとなる。
【００２１】
複数のフィールドプレート電極３０は、各フィールドプレート電極３０に接続するフィールドプレートコンタクト４０から一の方向に延伸している。そして、複数のフィールドプレート電極３０の当該一の方向における端部の間隔は、互いに等しい。この場合、半導体基板１０に発生する電界集中を、効果的に分散することができる。
【００２２】
複数のフィールドプレート電極３０、および複数のフィールドプレート電極３０毎に設けられたフィールドプレートコンタクト４０は、ゲート電圧をオフとした状態でドレイン電極２２に電圧を印加した際に、ドレイン電極２２、ゲート電極２０および複数のフィールドプレート電極３０にかかる電位がドレイン電極２２からゲート電極２０に向けて線形の勾配をもって遷移するように設けられている。これにより、半導体基板１０に発生する電界集中を、効果的に抑制することができる。
なお、フィールドプレートコンタクト４０の配置は、例えば有限要素法による二次元デバイスシミュレータを用いて半導体基板１０表面の電位分布を計算することにより決定される。
【００２３】
図４は、図１に示す半導体装置１００のドレイン電極２２に電圧を印加した場合の、電位分布および電界分布を示すグラフである。図４（ａ）は、ゲート電極２０、各フィールドプレート電極３０、およびドレイン電極２２における電位を示している。なお、図４（ａ）中のＦＰ１、ＦＰ２、ＦＰ３とは、図１におけるフィールドプレート電極３２、フィールドプレート電極３４、フィールドプレート電極３６をそれぞれ示している。また、図４（ｂ）は、半導体基板１０表面における電界の分布を示している。
図４は、ゲート電圧をオフ状態（０Ｖ）とした場合において、ドレイン電極２２に１００Ｖの電圧を印加した際の電位分布を示す。このとき、図４（ａ）に示すように、各フィールドプレート電極３０の電位は、フィールドプレート電極３２が２５Ｖ、フィールドプレート電極３４が５０Ｖ、フィールドプレート電極３６が７５Ｖである。すなわち、ドレイン電極２２、フィールドプレート電極３０およびゲート電極２０の電位は、ドレイン電極２２からゲート電極２０に向けて線形の勾配をもって減少する。
この場合、半導体基板１０表面における電界は、図４（ｂ）に示すように、ゲート電極２０のドレイン電極２２側端部の下、各フィールドプレート電極３０のドレイン電極２２側端部の下に均等に分散される。この場合、図４（ｂ）に示すように、半導体基板１０の表面電界の値は、半導体素子に破壊等が生じる破壊電界レベルよりも低い。
このように、ドレイン電極２２、ゲート電極２０および複数のフィールドプレート電極３０に係る電圧がドレイン電極２２からゲート電極２０に向けて線形の勾配をもって遷移する場合に、半導体基板１０に生じる電界集中を効果的に分散できることが分かる。
【００２４】
図５は、図１に示す半導体装置１００の第１変形例を示す断面図である。図５に示すように、フィールドプレート電極３０は、平面視でフィールドプレートコンタクト４０からソース電極２４側に延伸していてもよい。
この場合、半導体基板１０のうちフィールドプレート電極３０のソース電極２４側端部の下に位置する部分において、キャリアが集中する領域が発生する。そして、キャリアが集中する領域の周囲には、空乏層が生じる。このため、半導体基板１０のうちフィールドプレート電極３０のソース電極２４側端部の下に位置する部分の周囲において、電界が集中する領域が発生する。これにより、半導体基板１０に発生する電界集中を緩和することができる。また、複数のフィールドプレート電極３０は、各フィールドプレート電極３０に接続するフィールドプレートコンタクト４０からの延伸方向が互いに同一である。すなわち、複数のフィールドプレート電極３０は、各フィールドプレート電極３０と接続するフィールドプレートコンタクト４０からソース電極２４側へ延伸している。
【００２５】
なお、複数のフィールドプレート電極３０は、例えば一部がフィールドプレートコンタクト４０からドレイン電極２２側に延伸し、他部がフィールドプレートコンタクト４０からドレイン電極２２に延伸していてもよい。
また、フィールドプレート電極３０は、例えば平面視でフィールドプレートコンタクト４０からソース電極２４側およびドレイン電極２２側の双方に延伸していてもよい。
【００２６】
図１に示すように、ゲート電極２０は、絶縁膜２６上に設けられている。ソース電極２４は、絶縁膜２６上に設けられている。また、ソース電極２４は、絶縁膜２６中に設けられたソースコンタクト２５を介して半導体基板１０と接続している。ドレイン電極２２は、絶縁膜２６上に設けられている。また、ドレイン電極２２は、絶縁膜２６中に設けられたドレインコンタクト２３を介して半導体基板１０と接続している。
【００２７】
また、図１に示すように、フィールドプレート電極３０とゲート電極２０は、いずれも絶縁膜２６上に設けられている。
フィールドプレート電極がゲート電極と接続する場合には、フィールドプレート電極は、ゲート電極と同じ電位を有することとなる。また、フィールドプレート電極は、ゲート電極よりもドレイン電極に近い。従って、この場合、フィールドプレート電極はゲート電極よりもドレイン電極に印加される電圧の影響を受けやすくなる。このため、フィールドプレート電極下に設けられる絶縁膜を、ゲート絶縁膜よりも厚くする必要がある。すなわち、フィールドプレート電極下に設けられる絶縁膜を形成するために、新たな工程を追加する必要がある。
一方で、本実施形態によれば、フィールドプレート電極３０は、半導体基板１０と接続し、ゲート電極２０とは接続していない。このため、フィールドプレート電極３０下に設けられる絶縁膜と、ゲート電極２０下に設けられるゲート絶縁膜とを、同一の絶縁膜２６により形成することができる。従って、フィールドプレート電極３０下の絶縁膜を形成するための新たな工程を追加する必要がない。従って、フィールドプレート電極３０の製造を容易とすることができる。
【００２８】
ゲート電極２０、ソース電極２４、ドレイン電極２２およびフィールドプレート電極３０は、例えば導電膜２８と導電膜５６を、絶縁膜２６上に順に積層してなる積層体により構成される。
図１に示すように、ソース電極２４の上層膜を構成する導電膜５６は、導電膜２８および絶縁膜２６に形成された開口内にも埋め込まれ、半導体基板１０と接続する。ソースコンタクト２５は、絶縁膜２６内に埋め込まれた導電膜５６により構成されることとなる。
また、ドレイン電極２２の上層膜を構成する導電膜５６は、導電膜２８および絶縁膜２６に形成された開口内にも埋め込まれ、半導体基板１０と接続する。ドレインコンタクト２３は、絶縁膜２６内に埋め込まれた導電膜５６により構成されることとなる。
また、フィールドプレート電極３０の上層膜を構成する導電膜５６は、導電膜２８および絶縁膜２６に形成された開口内にも埋め込まれ、半導体基板１０と接続する。フィールドプレートコンタクト４０は、絶縁膜２６内に埋め込まれた導電膜５６により構成されることとなる。
【００２９】
導電膜２８は、ゲート電極として好適な材料により構成される。導電膜２８は、例えばＡｌ、Ｔｉ、ＴｉＮ、Ｗ、ＷＳｉ、または多結晶シリコン膜等により構成される。ゲート電極２０のうちゲート絶縁膜として機能する絶縁膜２６と接する部分に、これらの材料からなる導電膜２８を用いることで、半導体素子のしきい値電圧を容易に制御することが可能となる。
また、導電膜５６は、ソース電極およびドレイン電極として好適な材料により構成される。導電膜５６は、例えばＡｌの単層膜、またはＴｉとＡｌの積層膜等により構成される。導電膜５６に、これらの材料からなる導電膜５６を用いることで、ドレイン電極２２、ソース電極２４、およびフィールドプレート電極３０と、半導体基板１０との接触抵抗を抑えることができる。
【００３０】
図２および図３は、図１に示す半導体装置１００の一例を示す平面図である。なお、図１は、図２および図３におけるＡ−Ａ'断面を、図２および図３における下方から上方へみた場合の断面図を示している。
図２および図３に示すように、半導体装置１００は、半導体素子を形成する素子領域８０と、素子領域８０の周囲に設けられた素子分離領域８２を有する。素子領域８０は、素子分離領域８２によって他の素子領域８０と分離されている。
【００３１】
図２に示すように、フィールドプレートコンタクト４０は、上述した第１方向と半導体基板１０平面内において垂直な第２方向においてフィールドプレート電極３０の一部に設けられた、コンタクトホール形状とすることができる。
また、コンタクトホール形状のフィールドプレートコンタクト４０は、フィールドプレート電極３０毎に複数形成されていてもよい。この場合、各フィールドプレート電極３０に設けられた複数のフィールドプレートコンタクト４０は、例えば互いに離間するように第２方向に配列される。さらに、フィールドプレート電極３０に設けられたフィールドプレートコンタクト４０の配置は、フィールドプレート電極３０毎に、第２方向において互いにずれていてもよい。
また、図３に示すように、フィールドプレートコンタクト４０は、第２方向に延伸するスリット形状とすることができる。
なお、第２方向は、図２中の上下方向と一致する。
【００３２】
図１に示すように、半導体基板１０は、半導体層１２および半導体層１４を順に積層してなる積層体により構成される。半導体層１４は、半導体層１２上にヘテロエピタキシャル成長法を用いて成膜される。これにより、半導体層１４と半導体層１２とのヘテロ界面に、二次元電子ガス層が形成される。このように、本実施形態に係る半導体装置１００は、二次元電子ガス層をチャネルとして用いる高電子移動度トランジスタを有することとなる。
【００３３】
半導体基板１０は、例えば窒化物半導体により構成される。この場合、例えば半導体層１２はＡｌＧａＮにより構成され、半導体層１４はＧａＮにより構成される。また、半導体層１２をＩｎＡｌＧａＮにより構成し、半導体層１４をＧａＮにより構成することもできる。さらに、半導体層１２をＡｌＮにより構成し、半導体層１４をＧａＮにより構成することもできる。
なお、半導体基板１０は、３種類以上の半導体層を積層してなる積層体により構成されてもよい。この場合、半導体基板１０は、ＡｌＧａＮとＧａＮとＡｌＧａＮを順に積層してなる積層体、またはＧａＮとＡｌＧａＮとＧａＮを順に積層してなる積層体等により構成することができる。
また、半導体基板１０は、窒化物半導体以外により構成されてもよい。この場合、例えば半導体層１２はＡｌＧａＡｓにより構成され、半導体層１４はＧａＡｓにより構成される。また、半導体層１２をＡｌＧａＡｓにより構成し、半導体層１４をＩｎｘＧａＡｓにより構成することもできる。さらに、半導体層１２をＩｎＡｌＡｓにより構成し、半導体層１４をＩｎＧａＡｓにより構成することもできる。
【００３４】
図６は、図１に示す半導体装置１００の第２変形例を示す断面図である。図６に示すように、半導体層１４は、ゲート電極２０下において開口を有していてもよい。この場合、半導体基板１０上に設けられた絶縁膜２６、導電膜２８、および導電膜５６により、半導体層１４に形成された当該開口が埋め込まれる。また、絶縁膜２６は、半導体層１２と接することとなる。
ゲート電極２０下の領域において、半導体層１４に開口が形成されることにより、半導体素子のしきい値電圧を０Ｖ以上とすることができる。これにより、ノーマリオフ特性を有する半導体素子を実現することができる。
【００３５】
図７は、図１に示す半導体装置１００の第３変形例を示す断面図である。図７に示すように、半導体基板１０は、リセス構造を有していてもよい。リセス構造とは、ゲート電極２０下に位置する半導体層１４に、半導体層１４を貫通しない凹部が形成された構造である。この場合、ゲート電極２０下に位置する絶縁膜２６に開口が形成される。そして、導電膜２８および導電膜５６により、絶縁膜２６に形成された開口および半導体層１４に形成された凹部が埋め込まれる。
リセス構造を有することにより、半導体素子のしきい値電圧の調整が可能となる。また、二次元電子ガス層をチャネルとして利用することにより、低損失な半導体素子が実現される。
【００３６】
次に、本実施形態に係る半導体装置１００の製造方法を説明する。図８および図９は、図１に示す半導体装置１００の製造方法を示す断面図である。
本実施形態に係る半導体装置１００の製造方法は、半導体基板１０上に絶縁膜２６を形成する工程と、絶縁膜２６上に、ソース電極２４、ドレイン電極２２、およびフィールドプレート電極３０を形成するとともに、絶縁膜２６中にフィールドプレート電極３０と半導体基板１０を接続するフィールドプレートコンタクト４０を形成する工程と、を備えている。
【００３７】
まず、図８（ａ）に示すように、半導体基板１０を準備する。半導体基板１０は、半導体層１２と、半導体層１２上にヘテロエピタキシャル成長法を用いて成膜された半導体層１４により構成される。このため、半導体層１４と半導体層１２とのヘテロ界面に、二次元電子ガス層が形成される。
【００３８】
次に、半導体基板１０に素子領域８０（図２参照）および素子分離領域８２（図２参照）を形成する。素子領域８０と素子分離領域８２の形成は、次のように行われる。
まず、素子領域８０となる部分にレジスト膜を形成する。次いで、当該レジスト膜をマスクとしてイオン注入を行う。当該イオン注入では、窒素やホウ素等の不純物が用いられる。また、当該イオン注入では、半導体層１４と半導体層１２の界面よりも深い領域に不純物が導入される。この不純物導入により、素子分離領域８２の二次元電子ガス層が消滅する。これにより、素子領域８０を、他の素子領域８０から電気的に分離することができる。
【００３９】
次に、半導体基板１０表面を、アルカリ性や酸性の薬液を用いて洗浄する。これにより、半導体基板１０表面のパーティクルや、金属または有機物等の汚染物が除去される。
次いで、図８（ｂ）に示すように、半導体基板１０上に、絶縁膜２６を形成する。絶縁膜２６の形成は、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によってシリコン窒化膜、シリコン酸化膜またはアルミナ膜の単層膜や、これらの積層膜等を成膜することにより行われる。
次いで、図８（ｂ）に示すように、絶縁膜２６上に導電膜２８を形成する。導電膜２８の形成は、例えばＰＶＤ（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によって金属膜を成膜することにより行われる。また、導電膜２８の形成は、ＣＶＤ法によって多結晶シリコン膜を成膜することにより行われてもよい。
【００４０】
次に、図９（ａ）に示すように、絶縁膜２６および導電膜２８に、フィールドプレートコンタクトホール５０、ドレインコンタクトホール５２、ソースコンタクトホール５４を形成する。フィールドプレートコンタクトホール５０、ドレインコンタクトホール５２、ソースコンタクトホール５４の形成は、次のように行われる。
まず、導電膜２８上にレジスト膜を形成する。次いで、当該レジスト膜を露光現像し、レジストパターンを形成する。次いで、当該レジストパターンをマスクとして、絶縁膜２６および導電膜２８をドライエッチングする。エッチングガスとしては、例えばフッ素系のガスを用いることができる。次いで、レジストパターンを酸素プラズマによりアッシングする。そして、当該レジストパターンを、酸溶液により剥離除去する。これにより、フィールドプレートコンタクトホール５０、ドレインコンタクトホール５２、ソースコンタクトホール５４が形成される。
なお、フィールドプレートコンタクトホール５０は、ドレインコンタクトホール５２とソースコンタクトホール５４の間に形成される。また、フィールドプレートコンタクトホール５０は、後述する工程において形成されるゲート電極２０とドレイン電極２２との間に位置するように形成される。
【００４１】
次に、図９（ｂ）に示すように、フィールドプレートコンタクトホール５０内、ドレインコンタクトホール５２内、ソースコンタクトホール５４内、および導電膜２８上に、導電膜５６を形成する。フィールドプレートコンタクトホール５０内に埋め込まれた導電膜５６により、フィールドプレートコンタクト４０が形成される。また、ドレインコンタクトホール５２内に埋め込まれた導電膜５６により、ドレインコンタクト２３が形成される。さらに、ソースコンタクトホール５４内に埋め込まれた導電膜５６により、ソースコンタクト２５が形成される。
【００４２】
導電膜５６は、Ａｌの単層膜、またはＴｉとＡｌの積層膜をＰＶＤ法により成膜することにより行われる。導電膜５６としてＴｉとＡｌの積層膜を適用する場合、導電膜５６は例えば次のように形成される。
まず、超高真空のスパッタチャンバ中に載置された半導体基板１０上に、Ｔｉをスパッタ法により堆積する。次いで、超高真空を保ったまま、半導体基板１０をアニールチャンバへ移動する。次いで、アニールチャンバ中に載置された半導体基板１０を、７００〜８００℃で５分程度加熱処理する。次いで、超高真空を保ったまま、半導体基板１０をスパッタチャンバへ移動する。次いで、スパッタチャンバ中に載置された半導体基板１０上に、Ａｌをスパッタ法により堆積する。このとき、Ｔｉ膜の厚さは、例えば５ｎｍ程度である。また、Ａｌ膜の厚さは、例えば１μｍ程度である。
導電膜５６を形成する当該工程において、超高真空を保つことにより、ドレイン電極２２、ソース電極２４およびフィールドプレート電極３０と、半導体基板１０との接触抵抗を低減することができる。なお、導電膜５６を形成する当該工程において超高真空を保たなくとも、本発明の効果は発揮される。
【００４３】
次に、ゲート電極２０、ドレイン電極２２、ソース電極２４およびフィールドプレートコンタクト４０を同時に形成する。ゲート電極２０、ドレイン電極２２、ソース電極２４およびフィールドプレートコンタクト４０の形成は、例えば次のように行われる。
まず、導電膜５６上にレジスト膜を形成する。次いで、当該レジスト膜を露光現像することにより、レジストパターンを形成する。次いで当該レジストパターンをマスクとして、導電膜５６をドライエッチングする。エッチングガスとしては、例えば塩素系のガスを用いることができる。次いで、レジストパターンを酸素プラズマによりアッシングする。そして、当該レジストパターンを、酸溶液により剥離除去する。これにより、ゲート電極２０、ドレイン電極２２、ソース電極２４およびフィールドプレートコンタクト４０が形成される。
このようにして、図１に示す半導体装置１００が形成される。
【００４４】
次に、本実施形態の作用および効果を説明する。本実施形態によれば、ゲート電極２０とドレイン電極２２の間に位置し、かつフィールドプレートコンタクト４０を介して半導体基板１０と接続するフィールドプレート電極３０を有する。また、フィールドプレート電極３０は、フィールドプレートコンタクト４０からソース電極２４側またはドレイン電極２２側の少なくとも一方に延伸している。
【００４５】
本実施形態の当該構成によれば、フィールドプレートコンタクト４０の位置によってフィールドプレート電極３０の電位を制御することができる。このため、フィールドプレート電極３０に適切な電位を与え、半導体基板１０に生じる電界集中の緩和を効果的に行うことが可能となる。
また、フィールドプレート電極３０は、半導体基板１０と接続している。このため、外部電源を設けずとも、フィールドプレート電極３０へ電位を与えることができる。すなわち、フィールドプレート電極３０を制御するための外部電源や、当該外部電源と接続するための電源ライン用のパッケージングのピンやパッド等を追加する必要がない。従って、半導体装置１００の面積増大を抑制することが可能となる。
このように、本実施形態によれば、半導体装置について、小型化を図りつつ、ドレイン耐圧を向上することができる。
【００４６】
また、外部電源を設ける必要がないため、回路上の制約により外部電源の追加ができない場合であっても、フィールドプレート電極３０を設け、ドレイン耐圧の向上を図ることができる。
また、フィールドプレート電極３０が電気的にフローティングである場合、フィールドプレート電極３０に電荷書き込みが発生し、素子動作が不安定となるおそれがある。本実施形態によれば、フィールドプレート電極３０は、半導体基板１０と接続している。このため、フィールドプレート電極３０が電気的にフローティングとなり、素子動作が不安定となることを抑制することができる。
【００４７】
また、本実施形態によれば、フィールドプレート電極３０は、ドレイン電極２２、ソース電極２４と同時に形成される。このため、フィールドプレート電極３０を形成するための新たな工程を追加する必要がない。従って、フィールドプレート電極３０の製造を容易とすることができる。
【００４８】
特許文献１〜５に開示される技術によれば、フィールドプレート電極は、ソース電極と接続しているか、またはゲート電極と一体として形成されている。これにより、フィールドプレート電極は、ゲート電極またはソース電極と同じ電位を有することとなる。
半導体基板の各領域における最適な電界緩和量は、ゲート電極からの距離により異なる。このため、フィールドプレート電極がゲート電極またはソース電極と同じ電位を有する場合、半導体基板の各領域において最適な電界緩和を実現するためには、例えば特許文献２に記載のように領域ごとにフィールドプレート電極下に設ける絶縁膜の厚さを異ならせる必要がある。このように、各領域において互いに異なる膜厚の絶縁膜を形成する場合、製造工程が増加してしまう。
【００４９】
一方で、本実施形態によれば、複数のフィールドプレート電極３０の電位を、フィールドプレートコンタクト４０の位置によりそれぞれ別個に制御することができる。すなわち、フィールドプレート電極３０ごとに、半導体基板１０の各領域において最適な電界緩和を実現するための電位を与えることができる。これにより、半導体基板１０の各領域において最適な電界緩和を実現することができる。このため、複数のフィールドプレート電極３０それぞれの下に設けられる、各絶縁膜の膜厚を、単一なものとすることができる。従って、フィールドプレート電極３０の製造を容易とすることができる。
【００５０】
また、本実施形態によれば、フィールドプレート電極３０は、半導体基板１０と接続し、ゲート電極２０とは接続していない。このため、フィールドプレート電極３０とゲート電極２０とを接続する場合と比べ、ゲートフリンジ容量の増加が抑制される。従って、半導体装置について、高速動作性を実現することができる。
【００５１】
図１０は、第２の実施形態に係る半導体装置１０２を示す断面図であり、第１の実施形態における図１に対応している。本実施形態に係る半導体装置１０２は、半導体基板１０の構成を除いて、第１の実施形態に係る半導体装置１００と同様の構成を有する。
【００５２】
図１０に示すように、半導体装置１０２が有する半導体基板１０は、ドレイン領域６０、ソース領域６２およびＬＤＤ領域６４を有している。ドレイン領域６０およびソース領域６２は、平面視でゲート電極２０の両側に位置するように半導体基板１０に設けられている。ＬＤＤ領域６４は、平面視でゲート電極２０とドレイン電極２２との間に位置するように半導体基板１０に設けられている。
なお、本明細書における半導体基板は、ソース領域、ドレイン領域およびＬＤＤ領域を含む概念である。
【００５３】
半導体基板１０は、例えばＧａＮ、またはＳｉ等により構成される。
半導体素子としてｎ型ＭＩＳＦＥＴを形成する場合には、例えばｐ型のＧａＮ基板、またはアンドープ基板等が、半導体基板１０として用いられる。ここで、アンドープ基板とは、キャリア濃度５×１０１７ｃｍ−３以下の弱くｎ型化した基板を含む。
【００５４】
ＬＤＤ領域６４の接合深さは、ドレイン領域６０およびソース領域６２の接合深さよりも、浅く形成されている。また、ＬＤＤ領域６４の不純物濃度は、ドレイン領域６０およびソース領域６２の不純物濃度よりも薄い。これにより、ドレイン電圧を印加した際のドレイン耐圧を向上することができる。
図１０に示すように、ドレイン電極２２は、ドレイン領域６０と接続している。また、ソース電極２４は、ソース領域６２と接続している。また、フィールドプレート電極３０は、ＬＤＤ領域６４と接続している。
【００５５】
次に、本実施形態に係る半導体装置１０２の製造方法を説明する。図１１および図１２は、図１０に示す半導体装置１０２の製造方法を示す断面図である。
まず、図１１（ａ）に示すように、半導体基板１０にイオン注入を行い、ソース領域６２と、ドレイン領域６０と、ＬＤＤ領域６４と、を形成する。ドレイン領域６０は、ソース領域６２と離間している。ＬＤＤ領域６４は、ソース領域６２とドレイン領域６０の間に位置し、ソース領域６２と離間し、かつドレイン領域６０と接している。本実施形態では、例えばｐ型のＧａＮ基板が、半導体基板１０として用いられる。
ソース領域６２、ドレイン領域６０およびＬＤＤ領域６４の形成は、次のように行われる。
【００５６】
まず、半導体基板１０上にレジスト膜を形成する。次いで、当該レジスト膜を露光現像し、ソース領域６２およびドレイン領域６０を形成する領域以外を覆うレジストパターンを形成する。次いで、当該レジストパターンをマスクとして、イオン注入を行う。当該イオン注入では、例えばｎ型の不純物が注入される。また、当該イオン注入は、例えば注入エネルギー１００ｋｅＶ、ドーズ量５×１０１５ｃｍ−２の条件下において行われる。そして、半導体基板１０上にレジストパターンを除去する。
【００５７】
次いで、半導体基板１０上にレジスト膜を形成する。次いで、当該レジスト膜を露光現像し、ＬＤＤ領域６４を形成する領域以外を覆うレジストパターンを形成する。次いで、当該レジストパターンをマスクとして、イオン注入を行う。当該イオン注入では、例えばＳｉが導入される。また、当該イオン注入は、例えば注入エネルギー１０ｋｅＶ、ドーズ量１×１０１４ｃｍ−２の条件下において行われる。そして、半導体基板１０上のレジストパターンを除去する。
【００５８】
次いで、半導体基板１０上にシリコン酸化膜を形成する。当該シリコン酸化膜は、ＰＥＣＶＤ（Ｐｌａｓｍａ−ｅｎｈａｎｃｅｄ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成される。また、当該シリコン酸化膜の厚さは、例えば５００ｎｍである。次いで、半導体基板１０に対し活性化アニール処理を行う。これにより、半導体基板１０に注入された不純物を活性化させる。当該活性化アニール処理は、例えば窒素雰囲気下、１２００℃、処理時間１分の条件下において行われる。
このようにして、図１１（ａ）に示す、ソース領域６２、ドレイン領域６０、およびＬＤＤ領域６４が形成される。
【００５９】
次に、半導体基板１０に素子領域（図示せず）および素子分離領域（図示せず）を形成する。素子領域と素子分離領域の形成は、次のように行われる。
まず、素子領域となる部分にレジストパターンを形成する。次いで、当該レジストパターンをマスクとしてイオン注入を行う。当該イオン注入では、例えば窒素やホウ素等の不純物が用いられる。これにより、半導体基板１０のうち、素子分離領域となる部分の絶縁性が高まる。従って、素子領域は、絶縁性の高い素子分離領域により、他の素子領域から電気的に分離されることとなる。
【００６０】
次に、図１１（ｂ）に示すように、絶縁膜２６および導電膜２８を形成する。次に、図１２（ａ）に示すように、絶縁膜２６および導電膜２８に、フィールドプレートコンタクトホール５０、ドレインコンタクトホール５２、ソースコンタクトホール５４を形成する。次に、図１２（ｂ）に示すように、フィールドプレートコンタクトホール５０内、ドレインコンタクトホール５２内、ソースコンタクトホール５４内、および導電膜２８上に、導電膜５６を形成する。そして、導電膜５６を選択的に除去し、ゲート電極２０、ドレイン電極２２、ソース電極２４およびフィールドプレート電極３０を形成する。
これらの工程については、第１の実施形態と同様に行うことができる。
これにより、図１０に示す半導体装置１０２が形成される。
【００６１】
本実施形態においても、第１の実施形態と同様の効果を得ることができる。
【００６２】
また、フィールドプレート電極３０を形成することにより、半導体装置１０２のドレイン耐圧を向上させることができる。このため、ＬＤＤ領域の不純物濃度を高めて低損失化を図りつつ、ドレイン耐圧を向上することが可能となる。
【００６３】
図１３は、第３の実施形態に係る半導体装置１０４を示す断面図であって、第１の実施形態に係る図１に対応している。本実施形態に係る半導体装置１０４は、各電極の構成を除いて、第１の実施形態に係る半導体装置１００と同様の構成を有する。
【００６４】
図１３に示すように、半導体装置１０４は、層間絶縁膜７０を有している。層間絶縁膜７０は、絶縁膜２６上に設けられたゲート電極２０を覆うように、絶縁膜２６上およびゲート電極２０上に設けられる。層間絶縁膜７０は、例えばシリコン酸化膜、シリコン窒化膜またはアルミナ等により構成される。
【００６５】
ドレイン電極２２、ソース電極２４およびフィールドプレート電極３０は、層間絶縁膜７０上に設けられている。
ドレインコンタクト２３は、層間絶縁膜７０および絶縁膜２６を貫通して、ドレイン電極２２と半導体基板１０を接続している。ソースコンタクト２５は、層間絶縁膜７０および絶縁膜２６を貫通して、ソース電極２４と半導体基板１０を接続している。フィールドプレートコンタクト４０は、層間絶縁膜７０および絶縁膜２６を貫通して、フィールドプレート電極３０と半導体基板１０を接続している。
【００６６】
次に、本実施形態に係る半導体装置１０４の製造方法を説明する。図１４および図１５は、図１３に示す半導体装置１０４の製造方法を示す断面図である。
まず、図１４（ａ）に示すように、半導体基板１０を準備する。次に、図１４（ｂ）に示すように、半導体基板１０上に絶縁膜２６および導電膜２８を形成する。これらの工程については、第１の実施形態と同様に行うことができる。
【００６７】
次に、導電膜２８上にレジスト膜を形成する。次いで、当該レジスト膜を露光現像し、ゲート電極２０を形成する領域上にレジストパターンを形成する。次いで、当該レジストパターンをマスクとして導電膜２８をドライエッチングする。次いで、導電膜２８上のレジストパターンをアッシング処理する。次いで、当該レジストパターンを、有機剥離液を用いて除去する。これにより、図１５（ａ）に示すように、絶縁膜２６上にゲート電極２０が形成される。なお、本実施形態において、ゲート電極２０は、導電膜２８のみから構成されることとなる。
次に、図１５（ａ）に示すように、絶縁膜２６上およびゲート電極２０上に、層間絶縁膜７０を形成する。
【００６８】
次に、図１５（ｂ）に示すように、絶縁膜２６中および層間絶縁膜７０中に、絶縁膜２６および層間絶縁膜７０を貫通するように、フィールドプレートコンタクトホール５０、ドレインコンタクトホール５２およびソースコンタクトホール５４を形成する。
フィールドプレートコンタクトホール５０、ドレインコンタクトホール５２およびソースコンタクトホール５４の形成は、例えば層間絶縁膜７０上に形成されたレジストパターンをマスクとしてドライエッチングすることにより行われる。エッチングガスとしては、例えばフッ素系のガスが用いられる。
【００６９】
次に、フィールドプレートコンタクトホール５０内、ドレインコンタクトホール５２内、ソースコンタクトホール５４内、および層間絶縁膜７０上に導電膜５６を形成する。次いで、当該導電膜５６上にレジストパターンを形成する。そして、当該レジストパターンをマスクとして、導電膜５６をエッチングし、ドレイン電極２２、ソース電極２４、およびフィールドプレート電極３０を形成する。
このとき、ドレイン電極２２は、ドレインコンタクト２３を介して半導体基板１０と接続する。ソース電極２４は、ソースコンタクト２５を介して半導体基板１０と接続する。フィールドプレート電極３０は、フィールドプレートコンタクト４０を介して半導体基板１０と接続する。なお、ドレイン電極２２、ソース電極２４およびフィールドプレート電極３０は、導電膜５６のみから構成されることとなる。
このようにして、図１３に示す半導体装置１０４が得られることとなる。
【００７０】
本実施形態においても、第１の実施形態と同様の効果を有することができる。
【００７１】
また、ドレイン電極２２、ソース電極２４およびフィールドプレート電極３０は、ゲート電極２０を覆う層間絶縁膜７０上に設けられる。このため、第１の実施形態と比較して、ゲート電極２０以外の電極のレイアウトを設計する際、それらの電極とゲート電極２０との干渉を考慮する必要がない。このため、配線レイアウトの自由度を向上することができる。
【００７２】
また、フィールドプレート電極３０は、ゲート電極２０を覆う層間絶縁膜７０上に設けられている。すなわち、ゲート電極２０とフィールドプレート電極３０は、異なる層に設けられている。このため、フォトレジストの解像限界等により、ゲート電極２０とフィールドプレート電極３０のレイアウトが制限されてしまうことが抑制される。これにより、フィールドプレート電極３０の製造を容易とすることができる。
【００７３】
図１６は、第４の実施形態に係る半導体装置１０６であって、第３の実施形態における図１３に対応している。本実施形態に係る半導体装置１０６は、半導体基板１０の構成を除いて、第３の実施形態に係る半導体装置１０４と同様の構成を有する。
【００７４】
半導体基板１０は、第２の実施形態に係る半導体装置１０２における半導体基板１０と同様の構成を有する。すなわち、半導体基板１０は、ソース領域６２、ドレイン領域６０およびＬＤＤ領域６４を有している。
【００７５】
次に、本実施形態に係る半導体装置１０６の製造方法を説明する。図１７および図１８は、図１６に示す半導体装置１０６の製造方法を示す断面図である。
まず、図１７（ａ）に示すように、半導体基板１０にドレイン領域６０、ソース領域６２、およびＬＤＤ領域６４を形成する。次いで、図１７（ｂ）に示すように絶縁膜２６および導電膜２８を形成する。これらの工程については、第２の実施形態と同様に行うことができる。
【００７６】
次に、図１８（ａ）に示すように、ゲート電極２０を形成する。次いで、ゲート電極２０上および絶縁膜２６上に層間絶縁膜７０を形成する。次いで、図１８（ｂ）に示すように、絶縁膜２６中および層間絶縁膜７０中に、フィールドプレートコンタクトホール５０、ドレインコンタクトホール５２、およびソースコンタクトホール５４を形成する。そして、フィールドプレートコンタクトホール５０内、ドレインコンタクトホール５２内、ソースコンタクトホール５４内および層間絶縁膜７０上に導電膜５６を形成する。そして導電膜５６をエッチングし、ドレイン電極２２、ソース電極２４、およびフィールドプレート電極３０を形成する。これらの工程については、第３の実施形態と同様に行うことができる。
このようにして、図１６に示す半導体装置１０６が得られる。
【００７７】
本実施形態においても、第３の実施形態と同様の効果を得ることができる。
【００７８】
図１９は、第５の実施形態に係る半導体装置１０８を示す断面図であって、第４の実施形態に係る図１６に対応している。本実施形態に係る半導体装置１０８は、半導体基板１０に設けられる拡散層をセルフアラインプロセスにより形成する点を除いて、第４の実施形態に係る半導体装置１０６と同様である。
【００７９】
本実施形態に係る半導体装置１０８の製造方法を説明する。図２０〜図２２は、図１９に示す半導体装置１０８の製造方法を示す断面図である。
まず、図２０（ａ）に示すように、半導体基板１０上に絶縁膜２６を形成する。本実施形態において、例えばｐ型のＧａＮ基板を半導体基板１０として用いることができる。
次いで、絶縁膜２６上に導電膜２８を形成する。導電膜２８は、例えばＣＶＤ法を用いて成膜される。また、導電膜２８は、例えば多結晶シリコン膜により構成される。さらに、導電膜２８には、例えばｎ型の不純物を導入することができる。
【００８０】
次いで、導電膜２８上にレジスト膜を形成する。当該レジスト膜を露光現像し、ゲート電極２０を形成する領域上にレジストパターンを形成する。次いで、当該レジストパターンをマスクとして、導電膜２８をドライエッチングする。エッチングガスとしては、例えば塩素系ガスを用いることができる。これにより、図２０（ｂ）に示すように、ゲート電極２０が形成される。
次いで、ゲート電極２０上のレジストパターンを除去する。当該レジストパターンは、例えばアッシング処理を用いて除去される。このとき、図２０（ｂ）に示すように、ゲート電極２０をマスクとしたエッチングにより、ゲート電極２０下の領域以外に位置する絶縁膜２６を除去することができる。当該エッチングは、例えばＨＦ溶液を用いて行うことができる。
【００８１】
次いで、図２１（ａ）に示すように、半導体基板１０にＬＤＤ領域６４を形成する。ＬＤＤ領域６４は、ゲート電極２０をマスクとして半導体基板１０にイオン注入を行うことにより形成される。当該イオン注入は、例えば注入エネルギー１００ｋｅＶ、ドーズ量５×１０１５ｃｍ−２の条件下において行われる。
次いで、図２１（ｂ）に示すように、半導体基板１０にドレイン領域６０およびソース領域６２を形成する。ドレイン領域６０およびソース領域６２の形成は、次のように行われる。
まず、半導体基板１０に設けられたＬＤＤ領域６４の一部を覆うように、半導体基板１０上およびゲート電極２０上にレジストパターンを形成する。次いで、当該レジストパターンを用いて、半導体基板１０にイオン注入を行う。当該イオン注入は、例えば注入エネルギー１０ｋｅＶ、ドーズ量１×１０１４ｃｍ−２の条件下において行われる。これにより、半導体基板１０に、ドレイン領域６０およびソース領域６２が形成される。
なお、ＬＤＤ領域６４を形成する工程と、ドレイン領域６０およびソース領域６２を形成する工程は、工程順序が逆であってもよい。
【００８２】
次に、図２２（ａ）に示すように、半導体基板１０上およびゲート電極２０上に、層間絶縁膜７０を形成する。層間絶縁膜７０は、例えばＰＥＣＶＤ法を用いて形成される。また、層間絶縁膜７０は、例えばシリコン酸化膜により構成される。層間絶縁膜７０の厚さは、例えば５００ｎｍとすることができる。次いで、半導体基板１０に対し活性化アニール処理を行う。これにより、半導体基板１０に注入された不純物を活性化させる。当該活性化アニール処理は、例えば窒素雰囲気下、１２００℃、処理時間１分の条件下において行われる。
【００８３】
次に、図２２（ｂ）に示すように、層間絶縁膜７０中にフィールドプレートコンタクトホール５０、ドレインコンタクトホール５２、およびソースコンタクトホール５４を形成する。次いで、フィールドプレートコンタクトホール５０内、ドレインコンタクトホール５２内、ソースコンタクトホール５４内、および層間絶縁膜７０上に、導電膜５６を形成する。そして、導電膜５６をエッチングすることにより、ドレイン電極２２、ソース電極２４、およびフィールドプレート電極３０を形成する。これらの工程については、第４の実施形態と同様に行うことができる。
【００８４】
本実施形態においても、第４の実施形態と同様の効果を得ることができる。
【００８５】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【００８６】
１０  半導体基板
１２  半導体層
１４  半導体層
２０  ゲート電極
２２  ドレイン電極
２３  ドレインコンタクト
２４  ソース電極
２５  ソースコンタクト
２６  絶縁膜
２８  導電膜
３０、３２、３４、３６  フィールドプレート電極
４０、４２、４４、４６  フィールドプレートコンタクト
５０  フィールドプレートコンタクトホール
５２  ドレインコンタクトホール
５４  ソースコンタクトホール
５６  導電膜
６０  ドレイン領域
６２  ソース領域
６４  ＬＤＤ領域
７０  層間絶縁膜
８０  素子領域
８２  素子分離領域
１００、１０２、１０４、１０６、１０８  半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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