(57)【特許請求の範囲】
【請求項１】
実装面上に第１の接続パッドを有する第１の接続部材と、
半導体集積回路が形成された回路形成面を有し、前記第１の接続部材上に前記回路形成面を前記実装面に対向させて実装され、前記回路形成面に第２の接続パッドを有する少なくとも一つの半導体チップと、
前記少なくとも一つの半導体チップにおいて、前記第１の接続パッドを前記第２の接続パッドに接続する、ＢｉとＳｎを含む金属よりなるはんだバンプと、
を備え、
前記はんだバンプは、前記第１の接続パッドおよび前記第２の接続パッドの一方に隣接して形成された第１の界面層と、前記第１の接続パッドおよび前記第２の接続パッドの他方に隣接して形成された第２の界面層と、前記第１の界面層に隣接して形成された第１の中間領域と、前記第１の中間領域および前記第２の界面層に隣接して形成された第２の中間領域とを含み、
前記第１の中間領域においてはＢｉの濃度がＳｎの濃度よりも高く、
前記第２の中間領域においてはＳｎの濃度がＢｉの濃度よりも高いことを特徴とする半導体装置。
【請求項２】
前記第１の中間領域は実質的にＳｎを含まず、前記第２の中間領域は実質的にＢｉを含まないことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１の中間領域は実質的にＳｎを含まず、前記第２の中間領域はＳｎとＢｉの合金よりなることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第２の中間領域はＳｎと、前記第２の界面層に隣接している前記第１および第２の接続パッドのうちの一方を構成する金属元素との金属間化合物あるいは固溶体を含むことを特徴とする請求項１〜３のうち、いずれか一項記載の半導体装置。
【請求項５】
前記金属元素は、銅，ニッケル、アンチモン、パラジウム、銀、金、白金およびコバルトよりなる群から選択されることを特徴とする請求項４記載の半導体装置。
【請求項６】
前記第１の中間領域においてはＢｉの濃度が８５重量％を超えることを特徴とする請求項１記載の半導体装置。
【請求項７】
前記第１の接続部材は、別の半導体チップであることを特徴とする請求項１〜６のうち、いずれか一項記載の半導体装置。
【請求項８】
前記第１の接続部材は前記実装面を構成する第１の主面と、前記第１の主面に対向する第２の主面と、前記第２の主面に形成され、前記第１の接続パッドに電気的に接続された電極パッドと、を有するインターポーザであることを特徴とする請求項１〜６のうち、いずれか一項記載の半導体装置。
【請求項９】
さらに配線基板を含み、前記半導体装置は前記配線基板の主面上に、前記電極パッド上に形成された第２のはんだバンプを介して実装されることを特徴とする請求項８記載の半導体装置。
【請求項１０】
システム基板と、
前記システム基板上にフリップチップ実装された、請求項１〜９のいずれか一項に記載した半導体装置と、
を含むことを特徴とする電子装置。
【請求項１１】
第１の接続部材の第１の主面に第１の接続パッドを形成する工程と、
半導体集積回路が形成された半導体チップの回路形成面に、第２の接続パッドを形成する工程と、
前記第１の接続部材の上に前記半導体チップを、前記回路形成面が前記第１の主面に対向するように、また前記第１の接続パッドが前記第２の接続パッドに、Ｓｎ−Ｂｉ合金よりなるはんだバンプを介してコンタクトするように載置する工程と、
前記はんだバンプをリフローさせ、前記第１の接続パッドと前記第２の接続パッドとを接合する接合工程と、
前記接合工程の後、前記第１および第２の接続パッドの一方をアノード、他方をカソードとして、前記アノードから前記カソードへと直流電流を通電し、前記はんだバンプ中のＢｉを前記アノードの側に濃集させ、前記はんだバンプ中のＳｎを前記カソードの側に濃集させる工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１２】
前記直流電流の通電は、前記はんだバンプを加熱しながら実行されることを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１３】
前記直流電流の通電は、１００℃以上で前記はんだバンプが溶融しない温度で実行されることを特徴とする請求項１１または１２記載の半導体装置の製造方法。
【請求項１４】
前記直流電流の通電は、１．０×１０８Ａｍ-2〜２．０×１０８Ａｍ-2の範囲の電流密度で実行されることを特徴とする請求項１１〜１３のうち、いずれか一項記載の半導体装置の製造方法。
【請求項１５】
前記直流電流の通電は、前記アノードの側に実質的にＳｎを含まない第１の中間領域が形成され、前記カソードの側に実質的にＢｉを含まない第２の中間領域が形成されるように、電流密度および時間を設定して実行されることを特徴とする請求項１１〜１４のうち、いずれか一項記載の半導体装置の製造方法。
【請求項１６】
前記直流電流の通電は、前記アノードの側に実質的にＳｎを含まない第１の中間領域が形成され、前記カソードの側にＳｎとＢｉを含む第２の中間領域が形成されるように、電流密度および時間を設定して実行されることを特徴とする請求項１１〜１４のうち、いずれか一項記載の半導体装置の製造方法。
【請求項１７】
前記第１の接続パッドを形成する工程は、前記第１の主面上において前記第１の接続パッドへの第１の通電路となる第１の金属膜を、前記第１の接続パッドに連続して形成する工程を含み、前記第２の接続パッドを形成する工程は、前記回路形成面上において前記第２の接続パッドへの第２の通電路となる第２の金属膜を、前記第２の接続パッドに連続して形成する工程を含み、前記直流電流の通電は、前記第１の通電路および第２の通電路を介して実行されることを特徴とする請求項１１〜１６のうち、いずれか一項記載の半導体装置の製造方法。
【請求項１８】
さらに前記直流電流の通電の後、前記第１の金属膜と前記第２の金属膜とを、ウェットエッチングにより除去する工程を含むことを特徴とする請求項１７記載の半導体装置の製造方法。
【請求項１９】
前記直流電流を通電する工程では、前記第１および第２の接続パッドの材料が前記はんだバンプ中に拡散により移動し、スズと金属間化合物相をあるいは固溶体を形成することを特徴とする請求項１１〜１８のうち、いずれか一項記載の半導体装置の製造方法。
【請求項２０】
前記材料は、銅、ニッケル、アンチモン、パラジウム、銀、金、白金、コバルトから選択されることを特徴とする請求項１９記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
以下、半導体装置、電子装置およびその製造方法について実施形態に従って説明する。
【背景技術】
【０００２】
半導体素子の集積密度の増大および電子部品の実装密度の増大に伴い、半導体素子あるいはこれを使った電子装置の入出力端子数は増加しつつある。例えばフリップチップ実装される半導体素子においては、接合端子相互のピッチが狭められ、また接合端子の面積も縮小されている。
【０００３】
また高速動作が要求される今日の半導体素子では、高速動作を実現すべく、厳しい要求が課せられている。例えば大規模集積回路（ＬＳＩ）などの今日の高速半導体素子では、層間絶縁膜として、配線パターン間の寄生容量を低減すべく、ポーラスシリカなどのいわゆるｌｏｗ−Ｋ材料が使われている。しかし、ｌｏｗ−Ｋ材料は一般に低い比誘電率に対応して密度が低く、このため機械的に脆弱で、接合時の熱歪みにより容易に損傷を受けてしまう問題を有している。例えばポーラスシリカでは、弾性率が４〜８ＧＰａと、従来のシリコン酸化膜などの層間絶縁材料よりも機械的強度が低下している。
【０００４】
このような事情で、ｌｏｗ−Ｋ材料を使った高速半導体素子では、半導体チップのフリップチップ実装により半導体装置を製造する際に、接続端子の接合を低温で行い、接合時における基板の熱歪みを低減することが望まれている。ところが接続端子として一般に使用されている鉛フリーはんだは、接合に２１７℃以上の温度が必要で、このような低温での接合には適していない。このような事情で、ｌｏｗ−Ｋ材料を使った高速半導体素子の実装においては、熱的ストレスを低減できるはんだ材料として融点が１３９℃の共晶点組成のＳｎ（スズ）−Ｂｉ（ビスマス）系はんだや、Ｓｎ−Ｂｉに延性など機械的な特性の改善を目的にＡｇやＣｕ、Ｓｂなどの元素を微量添加したはんだが使用されることが多い。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】Microstructural Changes in Micro-joins between Sn-58BiSolders and Copper by Electro-migration ICEP 2010 Proceedings FA2-1, pp.475-478
【非特許文献２】大竹他、16th Symposium on "Microjoining and Assembly Technology in Electronics, February 2-3, 2010, Yokohama
【発明の概要】
【発明が解決しようとする課題】
【０００６】
前述したように、共晶点組成のＳｎ−Ｂｉ系はんだは融点が１３９℃であり、従来の鉛フリーはんだである例えばＳｎ−Ａｇ−Ｃｕ系はんだ（融点２１７℃）と比較して、８０℃程度低い温度で実装できる。
【０００７】
しかし、実際の電子装置では、電子装置の信頼性を確保するため、実際の使用環境を考慮して、例えば１５０℃程度の環境温度で温度サイクル試験あるいは高温放置試験等の試験を行いたい要求が存在する。しかし、このような試験を行うと、試験の際の環境温度（１５０℃）がＳｎ−Ｂｉ系はんだの融点（１３９℃）を超えてしまい、接合部が再溶融するなどの問題が生じる恐れがある。
【０００８】
また回路基板や半導体チップを多数積層する構成の半導体装置あるいは電子装置では、半導体装置あるいは電子装置のうち、先にはんだバンプのリフローにより接合していた部分が、後で実行されるはんだバンプのリフローの際に溶融してしまう問題が生じることがある。
【課題を解決するための手段】
【０００９】
一の側面によれば半導体装置あるいは電子装置は、実装面上に第１の接続パッドを有する第１の接続部材と、半導体集積回路が形成された回路形成面を有し、前記第１の接続部材上に前記回路形成面を前記実装面に対向させて実装され、前記回路形成面に第２の接続パッドを有する少なくとも一つの半導体チップと、前記少なくとも一つの半導体チップにおいて、前記第１の接続パッドを前記第２の接続パッドに接続する、ＢｉとＳｎを含む金属よりなるはんだバンプと、を備え、前記はんだバンプは、前記第１の接続パッドおよび前記第２の接続パッドの一方に隣接して形成された第１の界面層と、前記第１の接続パッドおよび前記第２の接続パッドの他方に隣接して形成された第２の界面層と、前記第１の界面層に隣接して形成された第１の中間領域と、前記第１の中間領域および前記第２の界面層に隣接して形成された第２の中間領域とを含み、前記第１の中間領域においてはＢｉの濃度がＳｎの濃度よりも高く、前記第２の中間領域においてはＳｎの濃度がＢｉの濃度よりも高い。
【００１０】
他の側面によれば半導体装置の製造方法は、第１の接続部材の第１の主面に第１の接続パッドを形成する工程と、半導体集積回路が形成された半導体チップの回路形成面に、第２の接続パッドを形成する工程と、前記第１の接続部材の上に前記半導体チップを、前記回路形成面が前記第１の主面に対向するように、また前記第１の接続パッドが前記第２の接続パッドに、Ｓｎ−Ｂｉ合金よりなるはんだバンプを介してコンタクトするように載置する工程と、前記はんだバンプをリフローさせ、前記第１の接続パッドと前記第２の接続パッドとを接合する接合工程と、前記接合工程の後、前記第１および第２の接続パッドの一方をアノード、他方をカソードとして、前記アノードから前記カソードへと直流電流を通電し、前記はんだバンプ中のＢｉを前記アノードの側に濃集させ、前記はんだバンプ中のＳｎを前記カソードの側に濃集させる工程と、を含む。
【発明の効果】
【００１１】
上記の各実施形態によれば、半導体チップと回路基板、あるいは第１の接続部材と第２の接続部材を、Ｓｎ−Ｂｉ合金よりなるはんだバンプのリフローにより接合した後、前記はんだバンプに直流電流を通電することにより、前記はんだバンプ中にＢｉ濃度の高い領域とＳｎ濃度の高い領域を相互に形成することができ、はんだバンプの溶融温度を当初の溶融温度よりも高くすることができる。
【図面の簡単な説明】
【００１２】
【図１Ａ】第１の実施形態による半導体装置の構成を示す平面図である。
【図１Ｂ】図１Ａ中、線Ａ−Ａ'に沿った断面図である。
【図１Ｃ】図１Ａ中の部材に形成される配線パタ―ンの例を示す平面図である。
【図２Ａ】第１の実施形態で使われるはんだバンプの構造を示す断面図である。
【図２Ｂ】第１の実施形態の一変形例によるはんだバンプの構造を示す断面図である。
【図３Ａ】図２Ａのはんだバンプの形成工程を示す図（その１）である。
【図３Ｂ】図２Ａのはんだバンプの形成工程を示す図（その２）である。
【図３Ｃ】図２Ｂのはんだバンプの形成工程を示す図である。
【図４】Ｓｎ−Ｂｉ二元系の状態図である。
【図５Ａ】はんだバンプの初期状態を示すＳＥＭ像である。
【図５Ｂ】試料１についてのはんだバンプの終状態を示すＳＥＭ像である。
【図５Ｃ】試料２についてのはんだバンプの終状態を示すＳＥＭ像である。
【図６】はんだバンプの別の変形例を示す断面図である。
【図７Ａ】第２の実施形態による半導体装置の製造工程の第１の部分を説明する図（その１）である。
【図７Ｂ】第２の実施形態による半導体装置の製造工程の第１の部分を説明する図（その２）である。
【図７Ｃ】第２の実施形態による半導体装置の製造工程の第１の部分を説明する図（その３）である。
【図７Ｄ】第２の実施形態による半導体装置の製造工程の第１の部分を説明する図（その４）である。
【図８Ａ】第２の実施形態による半導体装置の製造工程の第２の部分を説明する別の図（その１）である。
【図８Ｂ】第２の実施形態による半導体装置の製造工程の第２の部分を説明する別の図（その２）である。
【図８Ｃ】第２の実施形態による半導体装置の製造工程の第２の部分を説明する別の図（その３）である。
【図８Ｄ】第２の実施形態による半導体装置の製造工程の第２の部分を説明する別の図（その４）である。
【図８Ｅ】第２の実施形態による半導体装置の製造工程の第２の部分を説明する別の図（その５）である。
【図８Ｆ】第２の実施形態による半導体装置の製造工程の第２の部分を説明する別の図（その６）である。
【図９Ａ】第２の実施形態による半導体装置の製造工程の第３の部分を説明する図（その１）である。
【図９Ｂ】第２の実施形態による半導体装置の製造工程の第３の部分を説明する図（その２）である。
【図９Ｃ】第２の実施形態による半導体装置の製造工程の第３の部分を説明する図（その３）である。
【図９Ｄ】第２の実施形態による半導体装置の製造工程の第３の部分を説明する図（その４）である。
【図１０】第３の実施形態による半導体装置の構成を示す断面図である。
【図１１】第４の実施形態による半導体装置の構成を示す断面図である。
【図１２】第５の実施形態による電子装置を示す斜視図である。
【発明を実施するための形態】
【００１３】
［第１の実施形態］
図１Ａは、第１の実施形態による半導体装置２０の構成を示す平面図、図１Ｂは図１Ａ中、線Ａ−Ａ'に沿った断面図を示す。
【００１４】
図１Ａおよび図１Ｂを参照するに、前記半導体装置２０は回路基板１１と半導体チップ２１とを含み、前記半導体チップ２１は前記回路基板１１の実装面１１Ａに、フリップチップ実装されている。
【００１５】
より詳細に説明すると、前記半導体チップ２１は大規模集積回路（ＬＳＩ）が形成された回路形成面２１Ａを有し、前記回路形成面２１Ａ上には例えば銅（Ｃｕ）よりなる電極パッド２１ａが多数、例えば行列状に形成されている。一方、前記配線基板１１上には、前記半導体チップ２１の回路形成面２１Ａに対向して前記実装面１１Ａ上に、前記電極パッド２１ａに対応した同じく銅よりなる電極パッド１１ａが、例えば行列状に形成されている。
【００１６】
前記半導体チップ２１は前記回路基板１１上に、前記回路形成面２１Ａが前記回路基板１１の実装面１１Ａに対向するように実装されており、前記電極パッド２１ａは対応する電極パッド１１ａに、Ｓｎ−Ｂｉ系のはんだバンプ３１Ａにより、電気的および機械的に結合されている。
【００１７】
前記回路基板１１の実装面１１Ａ上には、図１Ｃの平面図に示すような各々例えば銅よりなる多数の配線パタ―ン１１ｂが形成されており、各々の配線パタ―ン１１ｂは、対応する電極パッド１１ａから電極パッド１１ｃまで延在する。前記回路基板１１中には前記電極パッド１１ｃに対応して太い破線で概略的に示す貫通ビアプラグ１１Ｃが形成されており、前記貫通ビアプラグ１１Ｃは前記回路基板１１中を前記実装面１１Ａから対向する裏面１１Ｂまで延在する。ただし図１Ｃは、前記回路基板１１の実装面１１Ａの前記半導体チップ２１を除いた状態の平面図である。図１Ｃ中、前記半導体チップ２１は、除かれた状態に対応して細い破線で示してある。前記裏面１１Ｂには各々の貫通ビアプラグ１１Ｃに対応して前記電極パッド１１ａよりも大きいサイズの電極パッド１１ｄが例えば略行列状に、より大きなピッチで形成されており、各々の電極パッド１１ｄには、より大きなはんだバンプ１１Ｄが形成されている。前記電極パッド１１ｄも銅により形成することができ、また前記はんだバンプ１１Ｄも、前記はんだバンプ３１Ａと同様なＳｎ−Ｂｉ系のはんだより形成することができる。
【００１８】
かかる構成の半導体装置２０では、前記回路基板１１上にフリップチップ実装された半導体チップ２１の電極パッド２１ａが、前記はんだバンプ３１Ａおよび前記回路基板１１の実装面１１Ａ上の電極パッド１１ａ、さらに前記実装面１１Ａ上の配線パタ―ン１１ｂおよび電極パッド１１ｃ、貫通電極１１Ｃおよび対応する電極パッド１１ｄを介して、前記はんだバンプ１１Ｄに電気的に接続される。また前記回路基板１１では、必要に応じて前記実装面１１Ａあるいは回路基板１１の内部、さらには前記裏面１１Ｂに他の能動素子あるいは受動素子を設けることができる。
【００１９】
図２Ａは、前記はんだバンプ３１Ａの構成を詳細に示す断面図である。
【００２０】
図２Ａを参照するに、本実施形態では前記はんだバンプ３１Ａ中に、銅よりなる前記電極パッド２１ａに接して、銅スズ（Ｃｕ−Ｓｎ）合金よりなる第１の界面層３１ａが、また同じく銅よりなる前記電極パッド１１ａに接して、銅スズ合金よりなる第２の界面層３１ｂが形成されており、前記第１の界面層３１ａに接して、Ｂｉ（Ｂｉ）を主成分として８５重量％以上の濃度で含む第１の中間領域３１ｃが層状に形成されている。さらに前記第１の中間領域３１ｃと前記第２の界面層３１ｂの間の第２の中間領域３１ｄにはＳｎが濃集して前記電極パッド３１ｂ中の銅と反応して形成された、Ｓｎを高濃度で含む銅スズ合金よりなる第２の中間領域３１ｄが形成されている。
【００２１】
例えば前記はんだバンプ３１Ａが略１００μｍの径を有する場合、前記第１の中間領域３１ｃおよび第２の中間領域３１ｄは、それぞれ６５μｍおよび３５μｍに達する厚さを有することがある。
【００２２】
図２Ｂは、図２Ａの実施形態の変形例であり、図２Ｂの変形例においては、前記第１の中間領域３１ｃが第２の界面層３１ｂに隣接して形成されており、前記第２の中間領域３１ｄが第１の界面層３１ａに隣接して形成されている。
【００２３】
図２Ａあるいは図２Ｂに示す第１および第２の中間領域３１ｃ，３１ｄは、後で説明するように前記はんだバンプ３１Ａとして共晶点組成のＳｎ−Ｂｉ系はんだを使い、前記半導体チップ２１を回路基板１１上に、例えば１３９℃のリフロー温度で接合した後、前記はんだバンプ３１Ａに直流電流を流しエレクトロマイグレーションを誘起することにより形成されたものであり、当初のＳｎ−Ｂｉ系はんだよりもはるかに高い、例えば２１５℃を超える融点を有することを特徴とする。
【００２４】
このため、図２Ａあるいは図２Ｂのはんだバンプ３１Ａは低いリフロー温度で形成されたものでありながら、その後環境温度がリフロー温度程度まで昇温しても、はんだバンプ３１Ａが再溶融することはなく、半導体チップ２１と回路基板１１の間の電気的および機械的な接続が安定に維持されることに注意すべきである。
【００２５】
以下、図３Ａおよび図３Ｂを参照しながら、図２Ａの構造の形成工程について説明する。
【００２６】
図３Ａを参照するに、本実施形態では前記半導体チップ２１が回路基板１１上に、窒素ガス雰囲気中、略共晶点組成を有するＳｎ−Ｂｉ系のはんだバンプ３１Ａａを例えば１３９℃の温度でリフローさせることにより接合される。かかるリフローに伴う熱処理により、前記はんだバンプ３１Ａａには、前記接続パッド２１ａとの接合部に、銅スズ合金により前記第１の界面層３１ａが、また前記接続パッド１１ａとの接合部に、同じく銅スズ合金により前記第２の界面層３１ｂが形成される。以下、図３Ａの状態を「初期状態」と称する。
【００２７】
次に図３Ｂに示すように本実施形態では前記接続パッド２１ａをアノード、前記接続パッド１１ａをカソードとして前記はんだバンプ３１Ａａに直流電流Ｉを流す。このようにしてＳｎ−Ｂｉ系のはんだに直流電流Ｉを流すと、エレクトロマイグレーションにより、Ｂｉがアノード側に濃集し、Ｓｎがカソード側に濃集することが知られている（非特許文献１，２）。
【００２８】
そこで本実施形態では、このエレクトロマイグレーション現象を利用して、当初は均一であったはんだバンプ３１Ａａに偏析を誘起し、Ｂｉに富んだ第１の中間領域３１ｃと、Ｓｎに富んだ第２の中間領域３１ｄを形成する。
【００２９】
図４は、Ｓｎ−Ｂｉ二元系の状態図である。
【００３０】
図４を参照するに、Ｓｎ−Ｂｉ系はんだが略共晶点組成を有している場合、融点が約１３９℃であり、従って、図３Ａの構造は、このような低い温度で接合を行うことにより、半導体チップ２１に使われているＬｏｗ−Ｋ材料などに過大な熱応力を生じることなく形成することができる。
【００３１】
さらに図３Ｂの通電工程を行うことにより、前記第１の中間領域３１ｃにおいてはＢｉの濃度が前記共晶点組成に略対応する初期組成よりも高くなり、これに伴って前記第１の中間領域３１ｃの溶融温度は前記初期組成における溶融温度よりも高くなる。また同様に前記第２の中間領域３１ｄにおいてもＳｎの濃度が初期組成よりも高くなり、やはり第２の中間領域３１ｄの溶融温度が初期組成におけるよりも高くなる。すなわち、このように偏析を生じたはんだバンプ３１Ａにおいては溶融温度が、接合時におけるはんだバンプ３１Ａａの溶融温度よりも高くなるという好ましい特徴が得られる。以下、図３Ｂの状態を「終状態」と称する。
【００３２】
図５Ａは図３Ａの初期状態に対応した、リフロー直後で直流電流Ｉの通電前におけるはんだバンプ３１Ａａの、線Ｂ−Ｂ'に沿った断面を示すＳＥＭ（走査型電子顕微鏡）像である。
【００３３】
図５Ａを参照するに、前記はんだバンプ３１Ａａにおいては明るいＢｉに富んだドメインと暗いＳｎに富んだドメインがほぼ均一に混合されている、共晶合金に特徴的な組織が生じているのがわかる。
【００３４】
これに対し図５Ｂは、図３Ｂの通電を行った後の、すなわち終状態における前記はんだバンプ３１Ａの線Ｃ−Ｃ'に沿った断面構造を示している。
【００３５】
図５Ｂを参照するに、前記電極パッド２１ａの表面に沿って、組成がＣｕ６Ｓｎ５の合金（金属間化合物）層が前記第１の界面層３１ａとして、また前記電極パッド１１ａの表面に沿って、組成がＣｕ３Ｓｎの合金（金属間化合物）層３１ｂが前記第２の界面層３１ｂとして、形成されている。
【００３６】
さらに前記第１の界面層３１ａに隣接して、主としてＢｉよりなり、実質的にＳｎを含まない第１の中間領域３１ｃが層状に形成されており、さらに前記第１の中間領域と第２の界面層３１ｂの間には、主としてＣｕ６Ｓｎ５合金（金属間化合物）よりなり、実質的にＢｉを含まない領域が、全体として層状に形成されており、第２の中間領域３１ｄを形成する。なお図５Ｂの組織は、図５Ａの構造において、後の実施例１に対応して前記電極パッド２１ａから電極パッド１１ａまで直流電流を、加熱は行わず、１．０〜２．０×１０8Ａｍ-2の電流密度で通電した場合に得られたものである。
【００３７】
また図５Ｃは、図３Ｂの通電を行った後の、前記はんだバンプ３１Ａの線Ｃ−Ｃ'に沿った後の実施例２に対応した別の試料の終状態における断面構造を示している。
【００３８】
図５Ｃを参照するに、前記電極パッド２１ａの表面に沿って、前記図５Ｂの場合と同様に組成がＣｕ６Ｓｎ５の合金（金属間化合物）層が前記第１の界面層３１ａとして、また前記電極パッド１１ａの表面に沿って、組成がＣｕ３Ｓｎの合金（金属間化合物）層３１ｂが前記第２の界面層３１ｂとして、形成されている。
【００３９】
さらに図５Ｃの組織においても前記第１の界面層３１ａに隣接して、主としてＢｉよりなり、実質的にＳｎを含まない第１の中間領域３１ｃが層状に形成されており、さらに前記第１の中間領域と第２の界面層３１ｂの間には、主としてＣｕ６Ｓｎ５合金（金属間化合物）よりなり、実質的にＢｉを含まない領域が、層状に形成されており、第２の中間領域３１ｄを形成する。なお図５Ｃの組織は、図５Ａの構造において、前記電極パッド２１ａから電極パッド１１ａまで直流電流を、前記接合部を１００℃以上に加熱しながら、１．０〜２．０×１０8Ａｍ-2の電流密度で通電した場合に得られたものである。
【００４０】
また図５Ｂ，図５Ｃの結果は、前記直流電流の通電にともないＣｕがカソードとして作用する電極パッド１１ａから前記はんだバンプ３１Ａａ中に拡散により移動すること、および拡散により移動したＣｕが前記ハンダバンプ３１Ａ中に前記界面層３１ｂおよび中間領域３１ｄを、ハンダバンプ３１Ａａ中に存在していたＳｎとともに形成することを示している。また図５Ｂ，図５Ｃの結果は、前記直流電流の通電にともないＣｕがアノードとして作用する電極パッド２１ａから前記ハンダバンプ３１Ａａ中に拡散により移動すること、および拡散により移動したＣｕが前記ハンダバンプ３１Ａ中に前記界面層３１ａを、ハンダバンプ３１Ａａ中に存在していたＳｎとともに形成することを示している。
【００４１】
以下、具体的な実施例について説明する。
【実施例１】
【００４２】
半導体チップ２１の回路形成面２１Ａに前記電極パッド２１ａを、Ｃｕ膜の電解メッキにより１０μｍの膜厚で形成し、また前記回路基板１１の実装面１１Ａに前記電極パッド１１ａを、やはりＣｕ膜の電解メッキにより１０μｍの膜厚で形成した。さらに前記はんだバンプ３１Ａａとして、Ｂｉ組成が４０重量％〜７０重量％で略共晶点組成を有するＳｎ−Ｂｉ系のはんだを使い、前記図３Ａの工程に対応して前記はんだバンプ３１Ａを窒素ガス雰囲気中、１３９℃の温度でリフローさせることにより、前記半導体チップ２１を回路基板１１上に実装した。
【００４３】
さらにこの状態で前記電極パッド２１ａをアノード、前記電極パッド１１ａをカソードとして前記はんだバンプ３１Ａに直流電流Ｉを前記アノード２１ａの側からカソード１１ａの側に向けて、換言すると電子流ｅ−を前記カソード１１ａの側からアノード２１ａの側へと、５時間にわたり通電した。この実験では前記通電の間、前記はんだバンプ３１Ａａを外部から加熱することは行っていない。
【００４４】
このような実験で得られたのが、先に図５Ｂに示した層状の組織を有し、ＢｉとＳｎが偏析を生じているはんだバンプ３１Ａである。
【００４５】
このようにして得られた回路基板１１上に半導体チップ２１をフリップチップ実装した半導体装置２０について、電気接続を確認した後、−２５℃と＋１２５℃の温度の間で温度サイクル試験を５００サイクル行ったが、前記はんだバンプ３１Ａにより接続部の抵抗上昇は１０％以下に抑制されることが確認された。また同じ半導体装置２０を温度が１２１℃で湿度が８５％の環境に１０００時間放置して、前記接続部の抵抗を調査したところ、抵抗上昇は１０％以下であることが確認された。
【実施例２】
【００４６】
半導体チップ２１の回路形成面２１Ａに前記電極パッド２１ａを、Ｃｕ膜の電解メッキにより１０μｍの膜厚で形成し、また前記回路基板１１の実装面１１Ａに前記電極パッド１１ａを、やはりＣｕ膜の電解メッキにより１０μｍの膜厚で形成した。さらに前記電極パッド２１ａおよび１１ａの表面にフラックスを塗布した後、前記はんだバンプ３１Ａａとして、Ｂｉ組成が４０重量％〜７０重量％で略共晶点組成を有するＳｎ−Ｂｉ系のはんだを使い、前記図３Ａの工程に対応して前記はんだバンプ３１Ａを窒素ガス雰囲気中、１３９℃の温度でリフローさせることにより、前記半導体チップ２１を回路基板１１上に実装した。
【００４７】
さらにこの状態で前記電極パッド２１ａをアノード、前記電極パッド１１ａをカソードとして前記はんだバンプ３１Ａに直流電流Ｉを前記アノード２１ａの側からカソード１１ａの側に向けて、換言すると電子流ｅ−を前記カソード１１ａの側からアノード２１ａの側へと、５時間にわたり通電した。この実験では前記通電の間、外部からの加熱により、前記はんだバンプ３１Ａａの温度を、当初の融点である１３９℃以下で１００℃以上の温度に加熱した。
【００４８】
このような実験で得られたのが、先に図５Ｃに示した層状の組織を有し、ＢｉとＳｎが偏析を生じているはんだバンプ３１Ａである。
【００４９】
このようにして得られた回路基板１１上に半導体チップ２１をフリップチップ実装した半導体装置２０について、電気接続を確認した後、−２５℃と＋１２５℃の温度の間で温度サイクル試験を５００サイクル行ったが、前記はんだバンプ３１Ａにより接続部の抵抗上昇は１０％以下に抑制されることが確認された。また同じ半導体装置２０を温度が１２１℃で湿度が８５％の環境に１０００時間放置して、前記接続部の抵抗を調査したところ、抵抗上昇は１０％以下であることが確認された。
【実施例３】
【００５０】
このように本実施形態では、前記電極パッド２１ａおよび１１ａとして銅（Ｃｕ）を使うことができるが、他にもＳｎと金属間化合物を形成する他の金属元素、例えばニッケル（Ｎｉ）を使うことも可能である。
【００５１】
半導体チップ２１の回路形成面２１Ａに前記電極パッド２１ａを、ニッケル膜の電解メッキにより１０μｍの膜厚で形成し、また前記回路基板１１の実装面１１Ａに前記電極パッド１１ａを、やはりニッケル膜の電解メッキにより１０μｍの膜厚で形成した。さらに前記電極パッド２１ａおよび１１ａの表面にフラックスを塗布した後、前記はんだバンプ３１Ａａとして、Ｂｉ組成が４０重量％〜７０重量％で略共晶点組成を有するＳｎ−Ｂｉ系のはんだを使い、前記図３Ａの工程に対応して前記はんだバンプ３１Ａを窒素ガス雰囲気中、１３９℃の温度でリフローさせることにより、前記半導体チップ２１を回路基板１１上に実装した。
【００５２】
さらにこの状態で前記電極パッド２１ａをアノード、前記電極パッド１１ａをカソードとして前記はんだバンプ３１Ａに直流電流Ｉを前記アノード２１ａの側からカソード１１ａの側に向けて、換言すると電子流ｅ−を前記カソード１１ａの側からアノード２１ａの側へと、５時間にわたり通電した。
【００５３】
このようにして得られた回路基板１１上に半導体チップ２１をフリップチップ実装した半導体装置２０について、電気接続を確認した後、−２５℃と＋１２５℃の温度の間で温度サイクル試験を５００サイクル行ったが、前記はんだバンプ３１Ａにより接続部の抵抗上昇は１０％以下に抑制されることが確認された。また同じ半導体装置２０を温度が１２１℃で湿度が８５％の環境に１０００時間放置して、前記接続部の抵抗を調査したところ、抵抗上昇は１０％以下であることが確認された。
【実施例４】
【００５４】
このように本実施形態では、前記電極パッド２１ａおよび１１ａとして、銅のみならずニッケルを使うことができるが、他にもＳｎと金属間化合物を形成する他の金属元素、例えばアンチモン（Ｓｂ）やパラジウム（Ｐｄ），銀（Ａｇ），金（Ａｕ），白金（Ｐｔ），コバルト（Ｃｏ）などを使うことができる。
半導体チップ２１の回路形成面２１Ａに前記電極パッド２１ａを、パラジウム（Ｐｄ）膜の電解メッキにより３〜４μｍの膜厚で形成し、また前記回路基板１１の実装面１１Ａに前記電極パッド１１ａを、やはりパラジウム膜の電解メッキにより３〜４μｍの膜厚で形成した。さらに前記電極パッド２１ａおよび１１ａの表面にフラックスを塗布した後、前記はんだバンプ３１Ａａとして、Ｂｉ組成が４０重量％〜７０重量％で略共晶点組成を有するＳｎ−Ｂｉ系のはんだを使い、前記図３Ａの工程に対応して前記はんだバンプ３１Ａを窒素ガス雰囲気中、１３９℃の温度でリフローさせることにより、前記半導体チップ２１を回路基板１１上に実装した。
【００５５】
さらにこの状態で前記電極パッド２１ａをアノード、前記電極パッド１１ａをカソードとして前記はんだバンプ３１Ａに直流電流Ｉを前記アノード２１ａの側からカソード１１ａの側に向けて、換言すると電子流ｅ−を前記カソード１１ａの側からアノード２１ａの側へと、３時間にわたり通電した。
【００５６】
このようにして得られた回路基板１１上に半導体チップ２１をフリップチップ実装した半導体装置２０について、電気接続を確認した後、−２５℃と＋１２５℃の温度の間で温度サイクル試験を５００サイクル行ったが、前記はんだバンプ３１Ａにより接続部の抵抗上昇は１０％以下に抑制されることが確認された。また同じ半導体装置２０を温度が１２１℃で湿度が８５％の環境に１０００時間放置して、前記接続部の抵抗を調査したところ、抵抗上昇は１０％以下であることが確認された。
なお本実施形態において、必要に応じて通電の際の電流密度をより減少させることにより、あるいは通電時間を減少させることにより、図６に示すように第２の中間領域３１ｄとして、初期組成よりもＳｎ濃度が高いＳｎ−Ｂｉ合金層を形成することも可能である。
【００５７】
なお本実施形態において直流電流Ｉを通電する向きは、図３Ｂのような電極パッド２１ａから電極パッド１１ａに向かう向きに限定されるものではなく、図３Ｃに示すように電極パッド１１ａから電極パッド２１ａに向かう向きに設定することも可能である。この場合には、電極パッド１１ａがアノードとなり電極パッド２１ａがカソードとなるが、はんだバンプ３１Ａ中には、先に図２Ｂで説明したように第２の界面層３１ｂに隣接して第１の中間領域３１ｃが形成され、第１の界面層３１ａに隣接して第２の中間領域３１ｄが形成された構造が生じる。
［第２の実施形態］
以下、第２の実施形態による前記半導体装置２０の製造方法を、図７Ａ〜図７Ｄ，図８Ａ〜図８Ｄ，図９Ａ，図９Ｂ，図１０Ａ，図１０Ｂおよび図１１Ａ〜図１１Ｄを参照しながら説明する。
【００５８】
図７Ａを参照するに、前記半導体チップ２１の回路形成面２１Ａには、例えばスパッタ法により薄い銅膜あるいはニッケル膜２１ｓが、電解メッキのシード層として、例えば５０ｎｍ〜２００ｎｍの膜厚に形成され、さらに図７Ｂに示すように前記シード層２１ｓ上には、形成したい電極パッド２１ａに対応した開口部Ｒ１Ａを有するレジスト膜Ｒ１が形成される。
【００５９】
さらに図７Ｂの構造を銅あるいはニッケルの電解メッキ槽に浸漬し、前記シード槽２１ｓを電極とした電解メッキを行うことにより、図７Ｃに示すように、前記シード槽２１ｓ上に前記開口部Ｒ１Ａに対応して、銅あるいはニッケルよりなる電極パッド２１ａが、例えば１μｍ〜５μｍの膜厚に形成される。
【００６０】
さらに図７Ｄに示すように前記レジスト膜Ｒ１を除去することにより、前記半導体チップ２１の回路形成面２１Ａを覆うシード層２１ｓ上に電極パッド２１ａを形成した構造が得られる。
【００６１】
一方前記回路基板１１の実装面１１Ａ上には、図８Ａに示すように薄い銅膜あるいはニッケル膜１１ｓが電解メッキのシード層として、例えばスパッタ法により例えば５０ｎｍ〜２００ｎｍの膜厚に形成され、さらに図８Ｂに示すように前記シード層１１ｓ上には、形成したい電極パッド１１ａに対応した開口部Ｒ２Ａを有するレジスト膜Ｒ２が形成される。
【００６２】
さらに図８Ｂの構造を銅あるいはニッケルの電解メッキ槽に浸漬し、前記シード槽１１ｓを電極とした電解メッキを行うことにより、図８Ｃに示すように前記シード槽１１ｓ上に、前記開口部Ｒ２Ａに対応して、銅あるいはニッケルよりなる電極パッド１１ａが、例えば１μｍ〜５μｍの膜厚に形成される。
【００６３】
さらに図８Ｄに示すように前記レジスト膜Ｒ２を除去することにより、前記回路基板１１の実装面１１Ａを覆うシード層１１ｓ上に電極パッド１１ａを形成した構造が得られる。
【００６４】
さらに本実施形態では図８Ｅに示すように図８Ｄの構造上にレジスト膜Ｒ３を形成し、さらに図８Ｆに示すように前記レジスト膜Ｒ３を露光および現像してレジストパターンＲ３Ａを形成し、先に図１Ｃで説明した、前記回路基板１１の実装面１１Ａ上に形成された配線パタ―ン１１ｂに対応する部分を前記レジストパターンＲ３Ａで保護する。
【００６５】
さらに図９Ａに示すように前記図７Ｄの構造において、前記電極パッド２１ａにＳｎ−Ｂｉ系合金よりなり例えば共晶点組成に近い初期組成のはんだバンプ３１Ａａを、フラックス層（図示せず）を介して担持させ、さらにこのようにして電極パッド２１ａ上にはんだバンプ３１Ａａを担持させた半導体チップ２１を前記回路基板１１上に、その回路形成面２１Ａが回路基板１１の実装面１１Ａに対向するように載置し、前記はんだバンプ３１Ａａを前記実装面１１Ａ上の電極パッド１１ａ上に当接させる。
【００６６】
さらにこの状態で前記初期組成のはんだバンプ３１Ａａを例えば１３９℃の温度でリフローさせ、前記はんだバンプ３１Ａａを介して前記半導体チップ２１を回路基板１１上に実装する。
【００６７】
次に図９Ｂに示すように前記シード層２１ｓとシード層１１ｓの間に直流電源３５を接続し、前記はんだバンプ３１Ａａ中に直流電流Ｉを、アノードである前記電極パッド２１ａからカソードである電極パッド１１ａに向けて、換言すれば電子流ｅ−をカソードである前記電極パッド１１ａからアノードである電極パッド２１ａに向けて流す。
【００６８】
その結果、先に図３Ａおよび図３Ｂで説明したように前記初期組成のはんだバンプ３１Ａａ中においてＢｉが前記電極パッド２１ａ、すなわちアノードに近い側に濃集して前記第１の中間領域３１ｃを形成し、またＳｎが前記電極パッド１１ａ、すなわちカソードに近い側に濃集して前記第２の中間領域３１ｄを形成し、前記初期組成のはんだバンプ３１Ａａははんだバンプ３１Ａに変化する。
【００６９】
なお図９Ｂの工程において前記直流電流Ｉの方向を逆に設定すると、先に図２Ｂで説明したような、第１の界面層３１ａに隣接して第２の中間領域３１ｄが形成され、第２の界面層３１ｂに隣接して第１の中間領域３１ｃが形成される構造が得られる。
【００７０】
次に図９Ｃに示すように図９Ｂの構造は、例えば硫酸水素カリウムを主成分としたエッチング液３７中に例えば１分間浸漬され、これにより前記シード層２１ｓ、および前記シード層１１ｓのうち前記レジストパターンＲ３Ａで保護されていない部分がエッチングにより除去される。このエッチングは、薄いシード層２１ｓおよび１１ｓを除去するためだけに実行されるものであり、厚い電極パッド２１ａおよび１１ａは実質的な影響を受けない。
【００７１】
さらに前記エッチング液３７から引き上げた後、例えば剥離液により、あるいは酸素プラズマ中でのアッシングなどにより前記レジストパターンＲ３Ａが除去され、前記回路基板１１上に前記半導体チップ２１がはんだバンプ３１Ａを介して電気的および機械的に結合され、かつ前記回路基板１１の実装面１１Ａに所定の配線パタ―ン１１ｂが形成された構成の半導体装置２０が完成する。
【００７２】
なお本実施形態において図７Ａ〜図７Ｄの工程と図８Ａ〜図８Ｆの工程は、いずれを先に行ってもよく、また同時に並行して行ってもよい。
【００７３】
また本実施形態において前記回路基板１１では裏面１１Ｂにも同様な配線パタ―ンの形成がなされるが、その説明は省略する。
［第３の実施形態］
図１０は、第３の実施形態による半導体装置４０の概要を示す断面図である。
【００７４】
図１０を参照するに半導体装置４０は第１および第２の主面４１Ａ，４１Ｂを有するパッケージ基板４１と、前記パッケージ基板４２の主面４１Ａ上にＳｎ−Ｂｉ系のはんだバンプ４１ａにより実装された、先の実施形態における回路基板１１に対応するインターポーザ４２と、前記インターポーザ４２上に、各々前記はんだバンプ３１Ａよりなるはんだバンプアレイ４３１Ａにより実装された多数の半導体チップ２１を備えており、前記インターポーザ４２中には多層配線構造により回路パターン４２Ｃｋｔが多数形成されている。また前記パッケージ基板４１の主面４１Ｂには、システムボードなどへの実装のための、さらに別のはんだバンプ４１ｂが形成されている。
【００７５】
また前記パッケージ基板４１の主面４１Ａおよび４１Ｂには、それぞれ図示は省略するが多層配線構造による回路が形成されている。
【００７６】
このような半導体装置４０を組み立てる場合、半導体チップ２１への熱応力を低減すべく、前記はんだバンプアレイ４３１Ａにおいて通常の共晶点組成を有するＳｎ−Ｂｉ系のはんだを使って半導体チップ２１をインターポーザ４２に実装すると、その後で前記インターポーザ４２を前記パッケージ基板４１に実装する場合や、パッケージ基板４１を電子装置のシステムボードなどに実装する際に、はんだバンプ４１ａや４１ｂをリフローさせるための熱処理にともなって前記はんだバンプアレイ４３１Ａを構成するはんだバンプが再溶融してしまう問題が生じる。
【００７７】
これに対し本実施形態では、前記半導体チップ２１をインターポーザ４２に実装する際に、先の実施形態で説明したようにはんだバンプ３１Ａに直流電流を通電してＢｉに富んだ領域、すなわち第１の中間領域３１ｃとＳｎに富んだ領域、すなわち第２の中間領域３１ｄを分離しているため、はんだバンプ３１Ａ全体の溶融温度が当初の実装時の温度、例えば１３９℃から、２１５℃以上の温度まで上昇しており、このため、はんだバンプ４１ａあるいは４１ｂをその後でリフローさせても、はんだバンプ３１Ａが再溶融することはない。
【００７８】
また同様にして本実施形態では、前記はんだバンプ４１ａについても、前記インターポーザ４２をパッケージ基板４１上に実装した後で直流電流を通電することにより、個々のはんだバンプ４１ａ内においてＢｉに富んだ領域とＳｎに富んだ領域が分離しているためはんだバンプ４１ａの溶融温度がリフロー時の温度よりも上昇しており、前記パッケージ基板４１を実装するにあたり、はんだバンプ４１ａが再溶融するなどの問題は生じない。またこのような半導体装置４０に対して熱サイクル試験や高温放置試験を行った場合にも、接続が不良となることがない。
【００７９】
このように本実施形態によれば、多数の部品をはんだバンプで実装しながら積層する構成において、実装後にはんだバンプの溶融温度を上昇させることができ、信頼性の高い電子装置を、高い歩留まりで製造することが可能となる。
［第４の実施形態］
図１１は、第４の実施形態による半導体装置６０の構成を示す断面図である。
【００８０】
図１１を参照するに、半導体装置６０は主面６１Ａおよび６１Ｂを有する回路基板６１を有し、前記回路基板６１の主面６１Ａ上には樹脂層６２Ｃを介して半導体チップ６２がフェースアップ状態で、すなわち半導体集積回路が形成された回路形成面が上側、換言すると前記回路基板６１とは反対の側に向いた状態で接合されている。
【００８１】
さらに前記半導体チップ６２上には前記半導体チップ２１がフェースダウン状態で、先に説明したはんだバンプアレイ４３１Ａを介して実装されており、前記半導体チップ６２はボンディングワイヤ６２Ａ，６２Ｂにより、前記回路基板６１の主面６１Ａに形成された回路パターンに電気的に接続されている。
【００８２】
前記主面６１上において前記半導体チップ６２および２１は、ボンディングワイヤ６２Ａ，６２Ｂともども、封止樹脂６３により封止されており、また前記回路基板６１中には多数の貫通ビア６１ｔが形成されており、前記主面６１Ａ上の回路パタ―ンはかかる貫通ビア６１ｔを介して主面６１Ｂに形成された回路パターンに電気的に接続される。
【００８３】
前記主面６１Ｂにははんだバンプ６１ｂが多数形成されており、前記はんだバンプ６１ｂを介して前記回路基板６１は、サーバなど、様々な電子装置の例えばシステムボードなどに実装される。
【００８４】
本実施形態においても、前記はんだバンプアレイ４３１Ａを構成するはんだバンプ３１Ａが先に説明したように、例えば１３９℃の低温でのリフロー後、通電されており、その結果、溶融温度が例えば２１５℃以上に上昇している。
【００８５】
このため、前記はんだバンプ６１ｂをリフローさせることにより半導体装置６０を他の基板上に実装した場合でも、またこうして形成された電子装置に対して様々な熱サイクル試験や高温放置試験を行った場合でも、はんだバンプアレイ４３１Ａを構成するはんだバンプ３１Ａが再溶融することがない。
【００８６】
このように本実施形態によれば、信頼性の高い半導体装置を、高い歩留まりで製造することが可能となる。
［第５の実施形態］
以上に説明した様々な実施形態による半導体装置は、例えば図１２に示したような、システム基板７１を有するサーバ７０などの、いわゆるハイエンド用途の電子装置から携帯電話などの普及用途の電子装置への応用など、様々な用途に適用が可能である。
【００８７】
図１２を参照するに、前記システム基板７１上には、例えば図１０の半導体装置４０あるいは図１１の半導体装置６０が、放熱部材７１Ａを担持した状態で、メモリモジュール７１Ｂなどとともに、はんだバンプ４１ｂあるいは６１ｂを介してフリップチップ実装されている。
以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【符号の説明】
【００８８】
１１  回路基板
１１Ａ  実装面
１１Ｂ  裏面
１１Ｃ，６１ｔ  貫通ビアプラグ
１１Ｄ，３１Ａ，３１Ａａ，４１ａ，６１ｂ  はんだバンプ
１１ａ，１１ｄ，２１ａ  電極パッド
１１ｂ  配線パタ―ン
１１ｓ，２１ｓ  シード層
２０，４０，６０  半導体装置
２１  半導体チップ
２１Ａ  回路形成面
３１ａ，３１ｂ  界面層
３１ｃ  第１の中間領域
３１ｄ  第２の中間領域
３５  直流電圧源
３７  エッチング液
４１  パッケージ基板
４１Ａ，４１Ｂ，６１Ａ，６１Ｂ  主面
４２  インターポーザ
４２Ｃｋｔ  回路パターン
４３１Ａ  はんだバンプアレイ
６２Ａ，６２Ｂ  ボンディングワイヤ
６３  封止樹脂
７０  サーバ
７１  システム基板
７２  回路配線基板
７３  デジタルカメラ
Ｒ１，Ｒ２，Ｒ３  レジスト膜
Ｒ１Ａ，Ｒ２Ａ  レジスト開口部
Ｒ３Ａ  レジストパターン
【図１Ａ】
0006028449.tif 000002
【図１Ｂ】
0006028449.tif 000003
【図１Ｃ】
0006028449.tif 000004
【図２Ａ】
0006028449.tif 000005
【図２Ｂ】
0006028449.tif 000006
【図３Ａ】
0006028449.tif 000007
【図３Ｂ】
0006028449.tif 000008
【図３Ｃ】
0006028449.tif 000009
【図４】
0006028449.tif 000010
【図６】
0006028449.tif 000011
【図７Ａ】
0006028449.tif 000012
【図７Ｂ】
0006028449.tif 000013
【図７Ｃ】
0006028449.tif 000014
【図７Ｄ】
0006028449.tif 000015
【図８Ａ】
0006028449.tif 000016
【図８Ｂ】
0006028449.tif 000017
【図８Ｃ】
0006028449.tif 000018
【図８Ｄ】
0006028449.tif 000019
【図８Ｅ】
0006028449.tif 000020
【図８Ｆ】
0006028449.tif 000021
【図９Ａ】
0006028449.tif 000022
【図９Ｂ】
0006028449.tif 000023
【図９Ｃ】
0006028449.tif 000024
【図９Ｄ】
0006028449.tif 000025
【図１０】
0006028449.tif 000026
【図１１】
0006028449.tif 000027
【図１２】
0006028449.tif 000028
【図５Ａ】
0006028449.tif 000029
【図５Ｂ】
0006028449.tif 000030
【図５Ｃ】
0006028449.tif 000031