(57)【特許請求の範囲】
【請求項１】
第一電極と第二電極の間に流れる主電流をゲートに印加される電圧により制御するパワー半導体素子が複数並列接続され、この並列接続された複数のパワー半導体素子のうち一個のパワー半導体素子が主セルと電流センスセルを備え、前記主セルの電流を前記電流センスセルの出力電流により検出して、前記一個のパワー半導体素子の電流が過電流となった場合に前記複数のパワー半導体素子を保護するための過電流保護回路を備えた半導体装置において、
前記過電流保護回路は、前記電流センスセルの出力電流を検出する電流検出部と、この電流検出部の出力信号に応じて前記複数のパワー半導体素子のゲートに印加される電圧を低下させる過電流制限回路と、前記複数のパワー半導体素子のゲートに印加される電圧を制御して前記複数のパワー半導体素子のオンオフを制御するための駆動回路と、前記複数のパワー半導体素子のゲートと前記駆動回路との間に接続され、出力電流が所定の一定値となるように制御するゲート電流制御回路とを備え、
前記複数のパワー半導体素子を、銅パターンが形成された１枚の基板上に、前記複数のパワー半導体素子のそれぞれの第一電極が前記銅パターンに接続されるように配置し、前記複数のパワー半導体素子の、前記電流センスセルの第二電極以外のそれぞれの第二電極同士を前記複数のパワー半導体素子以外の部材を介さずに直接接続するワイヤ配線により電気接続したことを特徴とする半導体装置。
【請求項２】
前記所定の一定値は、前記複数のパワー半導体素子の正常動作時のゲート電流の値の９０％から１１０％の範囲の値であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記過電流制限回路は、前記複数のパワー半導体素子のゲートと前記ゲート電流制御回路の出力との接続点にコレクタが接続され、前記主セルの前記第二電極にエミッタが接続され、前記電流検出部の出力がベースに接続されたトランジスタにより構成されたことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記過電流制限回路の前記トランジスタのコレクタと前記複数のパワー半導体素子のゲートとの間には、保護用の素子が挿入され、この保護用の素子による電圧降下が２Ｖ以下
であることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記電流検出部と前記過電流制限回路との間に、前記電流検出部が前記一個のパワー半導体素子の過電流を検出した場合、その検出状態を所定時間保持するラッチ回路を備えたことを特徴とする請求項１から４のいずれか１項に記載の半導体装置。
【請求項６】
前記複数のパワー半導体素子がワイドバンドギャップ半導体により形成されていることを特徴とする請求項１から５のいずれか１項に記載の半導体装置。
【請求項７】
前記ワイドバンドギャップ半導体は、炭化珪素、窒化ガリウム系材料、ダイヤモンドのいずれかの半導体であることを特徴とする請求項６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、パワー半導体素子に流れる電流を分流させて、電流検出用の電流を得る電流センスセルを備えたパワー半導体素子を用いた半導体装置に関するものである。
【背景技術】
【０００２】
パワー半導体素子を用いた半導体装置において、過電流が流れた場合にパワー半導体素子を保護する目的などで電流を検出するために、パワー半導体素子に流れる電流を分流させて検出用の電流を得る電流センスセルを備えたものがある(例えば特許文献１)。【０００３】
特許文献１に記載されている半導体装置では、パワー半導体素子と、電流センスセルの出力電流を検出する電流検出部と、過電流制限回路と、過電流保護回路と、駆動回路とを備えている。過電流制限回路は、電流検出部の出力電圧が所定の動作電圧を超えると、ゲート電圧を所定電圧に低下させ、パワー半導体素子に流れる電流を制限する。過電流保護回路は、電流検出部の出力電圧が所定の動作電圧を超えると、所定時間経過後にパワー半導体素子をオフする。つまり、パワー半導体素子に流れる電流を制限した上で、その後パワー半導体素子をオフする。速やかにパワー半導体素子に流れる過電流を低減することで、パワー半導体素子の短絡耐量内で保護することが可能である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平０８−３１６８０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に記載された半導体装置において、低いゲート電圧から電流が流れ始める、いわゆるスレッシホールド電圧Ｖｔｈが低いパワー半導体素子を用いる場合、過電流制限回路のトランジスタのコレクタ電圧を下げる必要がある。過電流制限回路のトランジスタのコレクタ電圧を下げるためには、主セルに対する電流センスセルの比率を上昇させ、電流センスセルから流れる電流を増やせば良い。しかし、電流センスセルの比率を上げるほど主セルの割合が低下する、すなわち効率が悪化するため望ましくない。電流容量を増やすため複数のＭＯＳＦＥＴチップを並列接続しているパワー半導体モジュールにおいて、複数のＭＯＳＦＥＴチップに電流センスセルを設けると、効率が悪化することに加え、各チップの電流センスセルから電流を取り出すための配線をする必要があり、パワー半導体モジュール内の配線が増えるため小型化や設計の自由度の面から望ましくない。【０００６】
他にも駆動回路内のゲート抵抗を大きくすれば、過電流制限回路のコレクタ電圧を下げることが可能だが、ゲート抵抗の増加は半導体装置の損失の増加につながるため望ましくない。他にも、センス電流を増幅し、トランジスタのベース電流を増やして動作させる手法もあるが、増幅するには時間遅れが生じるため望ましくない。【０００７】
この発明は、上記のような問題点を解決するためになされたものであり、Ｖｔｈが低いパワー半導体素子を用いた半導体装置においても、損失を増加させずに過電流保護できる半導体装置を得ることを目的とする。
【課題を解決するための手段】
【０００８】
この発明は、第一電極と第二電極の間に流れる主電流をゲートに印加される電圧により制御するパワー半導体素子が複数並列接続され、この並列接続された複数のパワー半導体素子のうち一個のパワー半導体素子が主セルと電流センスセルを備え、主セルの電流を電流センスセルの出力電流により検出して、一個のパワー半導体素子の電流が過電流となった場合に複数のパワー半導体素子を保護するように制御するための過電流保護回路を備えた半導体装置において、過電流保護回路は、電流センスセルの出力電流を検出する電流検出部と、この電流検出部の出力信号に応じて複数のパワー半導体素子のゲートに印加される電圧を低下させる過電流制限回路と、複数のパワー半導体素子のゲートに印加される電圧を制御して複数のパワー半導体素子のオンオフを制御するための駆動回路と、複数のパワー半導体素子のゲートと駆動回路との間に接続され、出力電流が所定の一定値となるよう制御するゲート電流制御回路とを備え、複数のパワー半導体素子を、銅パターンが形成された１枚の基板上に、複数のパワー半導体素子のそれぞれの第一電極が前記銅パターンに接続されるように配置し、複数のパワー半導体素子の、電流センスセルの第二電極以外のそれぞれの第二電極同士を複数のパワー半導体素子以外の部材を介さずに直接接続するワイヤ配線により電気接続した構成とした。
【発明の効果】
【０００９】
本発明によれば、パワー半導体素子のＶｔｈが低い場合においても、損失が増加せずに過電流を保護できる半導体装置を得ることができる。
【図面の簡単な説明】
【００１０】
【図１】この発明の実施の形態１による半導体装置の概略構成を示すブロック図である。
【図２】この発明の実施の形態１による半導体装置の別の概略構成を示すブロック図である。
【図３】この発明の実施の形態１による半導体装置のさらに別の概略構成を示すブロック図である。
【図４】パワー半導体素子の一例としてのＭＯＳＦＥＴのゲート電圧とドレイン電流の関係を示す図である。
【図５】この発明の実施の形態１による半導体装置のゲート電流制御回路の一例を示す回路図である。
【図６】この発明の実施の形態１による半導体装置のゲート電流制御回路のＶ−Ｉ特性の一例を示す図である。
【図７】この発明の実施の形態１による半導体装置の出力が短絡状態となった場合の保護動作のシーケンス図である。
【図８】この発明の効果を説明するための比較例の半導体装置の概略構成を示すブロック図である。
【図９】比較例の半導体装置の正常動作のシーケンス図である。
【図１０】比較例の半導体装置の出力が短絡状態となった場合の保護動作のシーケンス図である。
【図１１】過電流制限回路のトランジスタの動作を説明するためのコレクタ電流−コレクタ電圧の特性図である。
【図１２】この発明の実施の形態２による半導体装置の概略構成を示すブロック図である。
【図１３】この発明の半導体装置を適用する電力変換器の一例としての３相インバータを示す概略回路図である。
【図１４】この発明の実施の形態３による半導体装置の要部を示す回路図である。
【図１５】この発明の実施の形態３による半導体装置の要部の実装状態を示す平面図である。
【発明を実施するための形態】
【００１１】
実施の形態１．
図１は本発明の実施の形態１による半導体装置を示す回路図である。ここでは、パワー半導体素子１として、ＭＯＳＦＥＴ１（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を用いているが、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）などゲート電極で制御する他のパワー半導体を用いても良い。図１では、パワー半導体素子１に対向して配置される還流ダイオードは省略して図示している。ここで述べる半導体装置は、例えば図１３に示す３相インバータ回路など、各種電力変換器に用いることが可能である。
【００１２】
パワー半導体素子１は、主に電流を通電する主セル２、および電流を分流させる電流センスセル３を持ち、ドレイン端子とゲート端子はお互いに接続されている。電流センスセル３のソースと主セル２のソースとの間には、電流センスセル３の電流を検出する電流検出部４が接続される。図１では、電流検出部の例として、抵抗を用いて電流を電圧に変換する電流検出部４を示した。
【００１３】
上記のように、パワー半導体素子にはＭＯＳＦＥＴやＩＧＢＴなど種々あるが、本発明を適用するパワー半導体素子は、２電極間に流れる主電流をゲート電極の電圧により制御する構造のパワー半導体素子である。主電流が流れる２電極をそれぞれ第一電極、第二電極と呼ぶことにする。図１に示すＭＯＳＦＥＴでは、ドレインが第一電極であり、ソースが第二電極である。パワー半導体素子がＩＧＢＴの場合、コレクタが第一電極であり、エミッタが第二電極である。主セルの第一電極と電流センスセルの第一電極とは接続されている。一方、電流センスセルの第二電極と主セルの第二電極とは、別々に外部に電気接続できる構造となっている。図１では、電流センスセルの第二電極と主セルの第二電極と間に電流検出部４が接続されている。
【００１４】
図２に電流検出部４の、図１とは別の例を示す。電流検出抵抗４１両端の電圧と基準電圧源４２の電圧を比較器４０で比較し、電流検出抵抗４１の両端電圧のほうが大きければ比較器４０の出力がハイインピーダンスとなり、電流検出部４は高出力信号を出力する。比較器４０と基準電圧源４２で短絡電流検出レベルを設定するので、図１に示す、抵抗のみで構成する電流検出部４よりも精度が高いことが利点である。
【００１５】
電流検出部４のさらに別の例を図３に示す。演算増幅器４３の反転入力端子を電流センスセル３のソースに接続し、非反転入力端子を主セル２のソースに接続する。反転入力端子と出力端子の間に抵抗４４を接続する。演算増幅器４３の出力電圧は、電流センスセル３の出力電流に比例した電圧となるため、比較器４０において基準電圧源４２と比較し、基準電圧源４２のほうが大きければ比較器４０の出力がハイインピーダンスとなり、電流検出部４は高出力信号を出力する。この方式の利点は次のとおりである。演算増幅器４３の反転入力端子と非反転入力端子間の電圧がゼロとなるため、主セル２と電流センスセル３のゲート‐ソース間電圧およびドレイン‐ソース間電圧が等しくなる。そのため、電流センスセル３と主セル２の電流の比は各セル数の比と等しくなり、高い精度での電流検出が可能となる。
【００１６】
電流検出部４の出力信号は、過電流制限回路５へ入力される。過電流制限回路５はこの信号を受けて、ＭＯＳＦＥＴ１のゲート電圧を低減させる。ゲート電圧が低下すれば、ＭＯＳＦＥＴ１に流れるドレイン電流も低下し、ＭＯＳＦＥＴ１は過電流から保護される。この状態ではまだ駆動回路６からの出力が出ており、ゲート電流制御回路１４で制御された電流が、過電流制限回路５のトランジスタ１３に流れる。図１〜図３では、過電流制限回路５として一つのトランジスタを用いたが、この構成に限るわけではなく、例えば、複数のトランジスタを用いて電流検出部４の出力信号を増幅させてからパワー半導体素子１のゲート電圧を低減させても良い。
【００１７】
図１〜図３に示す本発明の実施の形態１による半導体装置では、電流検出部４と過電流検出回路９との間に、フィルタ回路１０を入れている。大容量の半導体装置では、装置が大型になるため、電流検出部４、過電流制限回路５、ＭＯＳＦＥＴ１からなるパワー半導体モジュール１１と駆動回路６、過電流検出回路９などからなる制御回路１２との距離が離れていることが多い。大容量の半導体装置では装置が発生するノイズが大きいため、パワー半導体モジュール１１と制御回路１２の間にノイズ除去用のフィルタ回路１０を挿入する必要がある。フィルタ回路１０によって、過電流検出信号が遅れるため、過電流制限回路５にはＭＯＳＦＥＴ１が破壊しないようにドレイン電流がほぼゼロとなる程度までドレイン電流を制限する機能が求められる。
【００１８】
図１〜図３に示す本発明の実施の形態１による半導体装置では、ＭＯＳＦＥＴのゲートと過電流制限回路５のトランジスタ１３のコレクタとの間に通常接続されるツェナーダイオードを省略している。これは次の理由による。図４にパワー半導体素子の一例であるＭＯＳＦＥＴのゲート電圧とドレイン電流の関係を示す。従来の過電流保護回路では、スレッシホールド電圧Ｖｔｈが高く、ドレイン電流の変化が大きいパワー半導体素子を対象にしていた。そのため、必要以上にゲート電圧を下げないようにするため、ＭＯＳＦＥＴのゲートと過電流制限回路５のトランジスタ１３のコレクタとの間にツェナーダイオードを接続して保護時のゲート電圧を調整していた。本発明では、図４中に示すＶｔｈが低いＭＯＳＦＥＴをも対象にする。そのため、保護時のゲート電圧は、低減目標ゲート電圧で示す電圧まで下げる必要があり、ツェナーダイオードを省いた。ＭＯＳＦＥＴのゲートと過電流制限回路５のトランジスタ１３のコレクタとの間には、保護用としてダイオードや抵抗などの素子が挿入される場合もあるが、この保護用の素子による電圧降下が２Ｖ以下となるようにすれば良い。
【００１９】
電流検出部４からの信号はフィルタ回路１０に入力され、一定の遅れ時間を経たのち、過電流検出回路９へ入力される。過電流検出回路９は電流検出部４の出力信号と過電流設定値を比較し、過電流と判定すればエラー信号出力回路１５とオフ指令出力回路１６に信号を出力する。オフ指令出力回路１６は駆動回路６にオフ指令を出力し、駆動回路６からの出力がオフになる。それに伴い、過電流制限回路５のトランジスタ１３に流れる電流も低下する。
【００２０】
ゲート電流制御回路１４の制御電流値は、正常動作時のミラー期間のゲート電流値に設定する。正常動作のスイッチング時だけでなく、アーム短絡、もしくは負荷短絡時に過電流制限回路５が動作した時にも、駆動回路から流れ出る電流値は、ゲート電流制御回路１４の制御電流値に制御される。スイッチング時間はミラー期間のゲート電流値によって定まるため、ゲート電流制御回路１４によってゲート電流値を所定の一定値、すなわちパワー半導体素子１の正常動作時のミラー期間のゲート電流値となるように制御しても、スイッチング損失が増加することはない。
【００２１】
ゲート電流制御回路１４の構成例を図５に示す。ゲート電流制御回路１４に電流が流れ始めたときは、抵抗１９に流れる電流が小さく、トランジスタ１８はオフしたままであるので、トランジスタ１７がオンし、ゲート電流は制御されない。抵抗１９に流れる電流が大きくなるとトランジスタ１８がオンし、トランジスタ１７のエミッタ‐ベース間電圧が低下し、ゲート電流が所定の一定値に制御される。すなわち、抵抗１９による電圧降下がトランジスタ１８をオンさせるエミッタ‐ベース間電圧に等しくなるように、抵抗１９に流れる電流が制御される。駆動回路６とパワー半導体素子１のゲートの間に、ゲート電流制御回路１４以外にゲート電流を制御する回路がないため、ゲート電流は所定の一定値に制御される。図６にゲート電流制御回路１４のＶ−Ｉ特性を示す。パワー半導体素子１のゲート電圧値によって、ゲート電流制御回路１４の電圧値は変化するが、ゲート電流制御回路１４の出力電流は所定の一定値、すなわちパワー半導体素子１の正常動作時のミラー期間のゲート電流値となるように制御される。また、駆動回路６とパワー半導体素子１のゲートの間に、ミラー期間のゲート電流値に大きな影響を与えない程度（例えば、ゲート電流を１０％変更させない程度）の低抵抗を接続しても良い。
【００２２】
図７に、図１の回路の出力が短絡状態となった場合の保護動作のシーケンスを示す。ｔ０のタイミングでスイッチングオン指令が入ると、ゲート電流は所定の一定値の電流となる。ゲート電流が一定であるため、ゲート電圧は一定の傾きで上昇する。ゲート電圧がしきい値を超えると（ｔ１のタイミング）ドレイン電流は通電を始める。ゲート電圧の値が駆動回路６の電源電圧に達すると（ｔ４のタイミング）、ゲート電圧とドレイン電流は一定となり、ゲート電流はゼロとなる。回路が短絡状態となっているため過電流が流れ、ｔ５のタイミングから過電流制限動作を始める。駆動回路６から過電流制限回路５のトランジスタ１３に流れ込む電流は、ゲート電流制御回路１４で所定の一定値に制御される。過電流制限回路５のトランジスタ１３には、ＭＯＳＦＥＴ１のゲートからの放電電流も重畳されるが、駆動回路６から流れる電流がゲート電流制御回路１４で所定の一定値に制御されているので、トランジスタ１３のコレクタ電圧は低い値に保たれ、ＭＯＳＦＥＴ１のゲート電圧もｔ６のタイミングでほぼゼロに低減させることができる。図７に示すように、駆動回路６から過電流制限回路５のトランジスタ１３に流れ込む電流を制限すると、過電流制限時のゲート電圧を大幅に低下できることがわかる。
【００２３】
ここで、図８に示す、ゲート電流制御回路１４の代わりに駆動回路６内部に備えられたゲート抵抗７を用いて、パワー半導体素子１のスイッチング時間を制御する従来の回路方式による動作を比較例として説明する。図８に示す回路は、比較のため、ゲート電流制御回路１４を備えず、ゲート抵抗７を備えている以外は、図１の回路と同じ構成としている。ゲート抵抗７はゲート電流を制限する効果はあるものの、その電流値は、ゲート抵抗７の両端に印加される電圧値に依存する。すなわち、ゲート抵抗７の駆動回路側の電位は変化せず、ＭＯＳＦＥＴ１のゲート電圧が変化するので、ゲート抵抗７の両端に印加される電圧値が変化し、ゲート電流も変化する。
【００２４】
図８の比較例の回路の通常スイッチング時のスイッチング波形を図９に示す。ｔ０のタイミングでオンのスイッチング指令が入り、ゲート電圧がｔ１のタイミングでしきい値を超えると、ドレイン電流が流れ始める。このときの図９に示すゲート電流の最大値は、
（ゲート電流の最大値）＝（駆動回路の電源電圧）÷（ゲート抵抗）                                                            （１）
となる。ゲート電圧が上昇するとともにゲート電流は低下し、ｔ２からｔ３の期間に一定の電流値になる。ゲート電流が一定となるｔ２からｔ３の期間をミラー期間と呼び、スイッチング速度はミラー期間のゲート電流によって定まる。一般にパワー半導体素子１の定格電流におけるミラー電圧は１１Ｖ程度になる。駆動回路６の電源電圧を１５Ｖとすれば、ミラー期間のゲート電流は、
（ミラー期間のゲート電流）＝（４Ｖ）÷（ゲート抵抗）    （２）
となる。ｔ３のタイミングでドレイン電圧の変化が終わるとミラー期間も終了し、再びゲート電圧は上昇し、ｔ４のタイミングで駆動回路６の電源電圧まで上昇する。
【００２５】
次に過電流が流れたときの、図８に示す比較例における過電流保護回路の動作を図１０の動作シーケンス図に従って説明する。負荷短絡もしくはアーム短絡の状態でオン指令が入ると、ゲート電圧の上昇にしたがってドレイン電流も上昇する。電流センスセル３にはドレイン電流に比例した電流が流れるため、電流検出部４からはドレイン電流に比例した信号が出力される。電流検出部４からの信号にしたがって過電流制限回路５のトランジスタ１３のベース電流が上昇すると、ｔ５のタイミングでトランジスタ１３のコレクタ電圧が低下し始め、ＭＯＳＦＥＴ１のゲート電圧が低下するので、ＭＯＳＦＥＴ１のドレイン電流もｔ６のタイミングでＩｄ１まで低下する。トランジスタ１３のコレクタ電圧Ｖｃｅは図１０に示すように、トランジスタ１３の静特性と次式に示す回路特性からＶｇｓ１に定まる。
Ｉｃ＝（Ｖｃｃ−Ｖｃｅ）／Ｒｇ                  （３）
ただし、Ｉｃはトランジスタ１３のコレクタ電流、Ｖｃｅはトランジスタ１３のコレクタ電圧、Ｖｃｃは駆動回路６の電源電圧、Ｒｇは駆動回路６内部のゲート抵抗７である。
【００２６】
図４に示すＶｔｈが低いＭＯＳＦＥＴを保護するためには、保護時にゲート電圧をゼロ付近まで下げる必要があるが、そのためには、過電流制限回路５のトランジスタ１３に式（１）で示すゲート電流の最大値に近い電流まで流さなければならない。式（１）と式（２）の比較から、トランジスタ１３は、ミラー期間のゲート電流の４倍近い電流を流さなければならないことがわかる。
【００２７】
過電流制限動作時のトランジスタ１３のコレクタ電圧を下げるためには、主セル２に対する電流センスセル３の比率を上昇させ、電流センスセル３から流れる電流を増やせば良い。しかし、電流センスセル３の比率を上げるほど主セル２の割合が低下する、すなわち効率が悪化するため望ましくない。電流容量を増やすため複数のＭＯＳＦＥＴチップを並列接続しているパワー半導体モジュールにおいて、複数のＭＯＳＦＥＴチップに電流センスセルを設けると、効率が悪化することに加え、各チップの電流センスセルから電流を取り出すための配線をする必要があり、パワー半導体モジュール内の配線が増えるため小型化や設計の自由度の面から望ましくない。
【００２８】
図１１に、過電流制限回路５のトランジスタ１３の静特性と、動作状態を示す。図１１の横軸はトランジスタ１３のコレクタ電圧Ｖｃｅ、縦軸はコレクタ電流Ｉｃである。トランジスタ１３のベース電流をパラメータとして、Ｉｃ−Ｖｃｅの特性を示している。斜めの直線は、図８に示した比較例の回路における回路特性、すなわち式（３）を示している。比較例の回路では、ベース電流で決まる静特性とこの斜めの直線の交点がトランジスタ１３の動作点となる。例えば、過電流保護時のベース電流がＩｂ０であれば、トランジスタ１３のコレクタ電圧はＶｃｅ２となる。比較例の回路においては、駆動回路内のゲート抵抗Ｒｇを大きくすれば、図１１における、回路定数から定まる直線の縦軸の切片が下がり、過電流制限回路のコレクタ電圧を下げることが可能だが、ゲート抵抗の増加は半導体装置の損失の増加につながるため望ましくない。他にも、センス電流を増幅し、トランジスタのベース電流を増やして動作させる手法もあるが、増幅するには時間遅れが生じるため望ましくない。
【００２９】
そこで、本発明では、図１〜図３に示すように、ゲート電流制御回路１４を設けた。ゲート電流制御回路１４は、その出力電流を所定の一定値、すなわちパワー半導体素子１の正常動作時のミラー期間のゲート電流値となるように制御する。なお、所定の一定値はパワー半導体素子１の正常動作時のゲート電流値に正確に同じではなくても良く、正常動作時のゲート電流値の９０％〜１１０％の範囲の値であれば良い。この構成により、式（１）と式（２）の比較でわかるように、過電流制限回路５のトランジスタ１３のコレクタ電流が、比較例の過電流制限時のコレクタ電流の４分の１に近い低い電流値に制御されるため、同じベース電流が流れた場合でもトランジスタ１３のコレクタ電圧を、例えばＶｃｅ１で示す値まで低く抑えることができる。電流センスセル３から流れ出る電流は小さく、トランジスタ１３のベースに流れ込む電流も小さいが、本発明を適用することで、過電流保護動作時のＭＳＦＥＴ１のゲート電圧を、図１１に示すＶｃｅ１のように低く抑えることができるため、過電流から確実に保護することができる。
【００３０】
本発明におけるパワー半導体素子は、珪素によって形成されてもよい。また、珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体によって形成してもよい。ワイドバンドギャップ半導体としては、例えば、炭化珪素、窒化ガリウム系材料又はダイヤモンドがある。
【００３１】
このようなワイドバンドギャップ半導体は、Ｖｔｈが低い特性を持つ傾向が強いため、本発明によって得られる効果は大きくなる。また、ワイドバンドギャップ半導体によって形成されたパワー半導体素子は、耐電圧が高く、許容電流密度も高いため、パワー半導体素子の小型化が可能である。これら小型化されたパワー半導体素子を用いることにより、これらの素子を組み込んだ半導体装置の小型化が可能となる。
【００３２】
またワイドバンドギャップ半導体は、耐熱性も高いため、ヒートシンクの放熱フィンの小型化や、水冷部の空冷化が可能であるので、半導体装置の一層の小型化が可能になる。更に電力損失が低いため、パワー半導体素子の高効率化が可能であり、延いては半導体装置の高効率化が可能になる。
【００３３】
実施の形態２．
図１２は、本発明の実施の形態２による半導体装置を示す回路図である。図１２において、図１と同一符号は、同一または相当する部分を示す。図１２に示す回路は、図１の回路にラッチ回路２０が付加されている。電流検出部４において、過電流と判断される所定の閾値を超えた電流が検出されると、過電流保護回路８が動作して、パワー半導体素子１の電流が小さくなる。パワー半導体素子１の電流が小さくなると、電流検出部４における電流検出値も小さくなるため、過電流制限回路５への入力も小さくなり、過電流制限回路５のトランジスタ１３のコレクタ電圧が上昇する。トランジスタ１３のコレクタ電圧が上昇すると、パワー半導体素子１のゲート電圧も上昇し、パワー半導体素子１の電流が大きくなってしまう。再び過電流と判断される所定の閾値まで電流が達すると、過電流保護回路８が動作するというように、パワー半導体素子１の電流の上昇と下降が繰り返される。ラッチ回路２０は、一旦電流検出部４において、過電流と判断される所定の閾値を超えた電流が検出されると、電流検出値が下がっても、所定時間、トランジスタ１３への出力を下げない、すなわちラッチ動作を行う回路である。
【００３４】
ラッチ回路２０を設けることにより、特にスレッシホールド電圧の低いパワー半導体素子に対しゲート電流制御回路を設けた場合に、パワー半導体素子１の電流の上昇と下降を防ぐことができるので、確実に過電流保護動作を行うことができる半導体装置を提供できる。
【００３５】
実施の形態３．
図１３は、本発明の半導体装置を適用する電力変換器の一例としての３相インバータ回路を示す回路図である。図１３の回路は、交流を直流に変換し、変換された直流をスイッチングして３相の交流に変換してモータＭを駆動する電力変換器である。図１３の回路では、上側のアーム１００ａ、１００ｂ、１００ｃ、下側のアーム２００ａ、２００ｂ、２００ｃそれぞれに、複数のパワー半導体素子が並列に接続された構成となっている。上側のアーム１００ａと下側のアーム２００ａの詳細を図１４に示す。下側のアーム２００ａを例にとって詳細を説明すると、それぞれパワー半導体素子としてのＩＧＢＴ２１ａ〜２８ａと、それぞれのＩＧＢＴにそれぞれ並列接続されたダイオード３１ａ〜３８ａのセットが並列接続された構成となっている。さらに、ＩＧＢＴと並列に接続されたダイオードのセット８個は、ＩＧＢＴと並列に接続されたダイオードのセット４個ずつを基板２０１ａおよび基板２０２ａに配置した２個のモジュールを並列に接続して実装されている。
【００３６】
図１５に、下側のアーム２００ａの実装の概略構成の平面図を示す。ＩＧＢＴ２１ａ〜２４ａの第一電極であるコレクタを銅パターンが形成された基板２０１ａ上に、それぞれの第一電極が銅パターンに接続されるように配置している。ＩＧＢＴ２１ａ〜２４ａの第二電極であるエミッタは、それぞれの第二電極同士をアルミワイヤ配線２０３により銅パターンやダイオードなど、パワー半導体素子以外の部材を介さずに直接接続している。同様に基板２０２ａ上に配置されたＩＧＢＴ２５ａ〜２８ａの第二電極であるエミッタもアルミワイヤ配線２０４によりそれぞれ銅パターンやダイオードなど、パワー半導体素子以外の部材を介さずに接続している。ただし、ＩＧＢＴ２１ａ〜２８ａのうち１個のＩＧＢＴだけに電流センスセルが設けられており、この電流センスセルの第二電極であるエミッタは、別途電流検出部４に接続される。
【００３７】
アルミワイヤ配線２０３、２０４が無い場合、エミッタ間のインピーダンスは、端子台Ｎ１や端子台Ｎ２を介する、破線で示す経路のインピーダンスとなる。これに対し、エミッタ間を直接アルミワイヤ配線で接続することにより、エミッタ間のインピーダンスは、アルミワイヤ配線２０３や２０４による短い経路のインピーダンスとなり、インピーダンスが小さくなる。これにより、複数接続されているＩＧＢＴのエミッタ電位が全て等しくなるため、それぞれのＩＧＢＴのゲート電圧も等しく低減することができる。例えば、ワイドバンドギャップ半導体のようにスレッシホールド電圧の低いパワー半導体素子に対し、エミッタ間をアルミワイヤ配線で接続しなければそれぞれのエミッタ電位に差が生じるため、一部のパワー半導体素子のゲート電圧がスレッシホールド電圧以上、一部のパワー半導体素子のゲート電圧がスレッシホールド電圧以下という状態が生じ、ゲート電圧の高いパワー半導体素子に過電流が流れ続けてしまう。また、左右の端子台Ｎ１と端子台Ｎ２を短いアルミワイヤ配線２０５で接続することにより、左右の基板２０１ａおよび２０２ａのＩＧＢＴのエミッタ間のインピーダンスが小さくなり、同様の効果が得られる。
【００３８】
特に、本発明のゲート電流制御回路５を、ワイドバンドギャップ半導体のようにスレッシホールド電圧の低いパワー半導体素子に対し設けた場合、以上のような実装構造によれば、確実に並列に接続したすべてのパワー半導体素子に過電流保護動作を行うことができるという効果を奏する。また、以上では、パワー半導体素子としてＩＧＢＴを例にとって説明したが、パワー半導体素子がＭＯＳＦＥＴでも同様である。
【００３９】
なお、本発明は、その発明の範囲内において、各実施の形態を組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
【符号の説明】
【００４０】
１：パワー半導体素子、２：主セル、３：電流センスセル、
４：電流検出部、５：過電流制限回路、６：駆動回路、
８：過電流保護回路、９：過電流検出回路、１０：フィルタ回路、
１３：トランジスタ、１４：ゲート電流制御回路、２０１ａ、
２０２ａ：基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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