(57)【特許請求の範囲】
【請求項１】
スイッチング素子として用いられ、ゲート電極を、ソース電極とドレイン電極との間の電流路の開閉を制御する開閉制御信号の入力側電極とするＬＤＭＯＳと、
前記ドレイン電極の電圧を電圧検出値として検出する電圧検出回路と、
前記開閉制御信号及び前記電圧検出値を入力し、検出された前記ドレイン電極の電圧であるドレイン電圧から前記ソース電極の電圧であるソース電圧を求め、該ソース電圧と前記開閉制御信号の電圧との電圧差が、耐圧値を超えないように前記開閉制御信号の電圧を変換して前記ゲート電極に印加する電圧生成回路と、
を備えるスイッチ回路。
【請求項２】
前記電圧生成回路は、差分回路と、比較回路と、変換回路とを備え、
前記差分回路は、前記開閉制御信号の電圧と前記ソース電圧との電圧差を求め、
前記比較回路は、前記電圧差が、基準値として保有する前記耐圧値を超えるかどうか判定し、超える場合はその超えた分を超過値として求め、超えない場合は前記超過値を０とし、
前記変換回路は、前記開閉制御電圧と前記超過値とに基づき前記開閉制御信号の電圧を変換する、
請求項１に記載のスイッチ回路。
【請求項３】
スイッチング素子として用いられ、ゲート電極を、ソース電極とドレイン電極との間の電流路の開閉を制御する開閉制御信号の入力側電極とするＬＤＭＯＳと、
前記ソース電極の電圧を電圧検出値として検出する電圧検出回路と、
前記開閉制御信号及び前記電圧検出値を入力し、検出された前記ソース電極の電圧であるソース電圧と前記開閉制御信号の電圧との電圧差が、耐圧値を超えないように前記開閉制御信号の電圧を変換して前記ゲート電極に印加する電圧生成回路と、
を備え、
前記電圧生成回路は、差分回路と、比較回路と、変換回路とを備え、
前記差分回路は、前記開閉制御信号の電圧と前記ソース電圧との電圧差を求め、
前記比較回路は、前記電圧差が、基準値として保有する前記耐圧値を超えるかどうか判定し、超える場合はその超えた分を超過値として求め、超えない場合は前記超過値を０とし、
前記変換回路は、前記開閉制御電圧と前記超過値とに基づき前記開閉制御信号の電圧を変換するスイッチ回路。
【請求項４】
前記ＬＤＭＯＳは、Ｎ型ＬＤＭＯＳであり、
前記変換回路は、前記開閉制御電圧から前記超過値を差し引くことにより前記開閉制御信号の電圧を変換する、
請求項２または３に記載のスイッチ回路。
【請求項５】
前記ＬＤＭＯＳは、Ｐ型ＬＤＭＯＳであり、
前記変換回路は、前記開閉制御電圧に前記超過値を加えることにより前記開閉制御信号の電圧を変換する、
請求項２または３に記載のスイッチ回路。
【請求項６】
前記電圧差は、前記開閉制御信号の電圧から前記ソース電圧を差し引くことにより求められる差分値の絶対値であり、
前記変換回路は、前記電圧差が前記耐圧値を超えず、且つ前記差分値が負の場合には、更に、前記開閉制御信号の電圧に前記電圧差を加えることにより前記開閉制御信号の電圧を変換する、
請求項２から５のいずれか１項に記載のスイッチ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体スイッチング素子を使用したスイッチングロスの小さいスイッチ回路に関するものである。
【背景技術】
【０００２】
スイッチの開閉に使用されるスイッチング素子では、スイッチが閉状態（ＯＮ状態）のときの抵抗成分（以下ＯＮ抵抗と称す）が重要なパラメータとなる。すなわち、スイッチがＯＮの時の信号強度の損失（スイッチングロス）を抑えるために、スイッチング素子のＯＮ抵抗は極力低いことが望ましい。
【０００３】
ＯＮ抵抗を低くするために、ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）をスイッチング素子として用いることが一般的である。
【０００４】
ＭＯＳＦＥＴを使用した例としては、例えば、ＭＯＳＦＥＴを用いた降圧型ＤＣ−ＤＥＣコンバータがある（特許文献１）。この例では、ＭＯＳＦＥＴをＯＮ状態にするゲート駆動信号を定電圧回路を用いて一定電圧にし、広範囲の入力電圧の変化に対してＭＯＳＦＥＴのゲート駆動電圧の最大値が変化しないようにしている。
【０００５】
しかし、大電圧、大電流の用途に適用するスイッチに対しては、スイッチング素子のＯＮ抵抗を更に低くする必要がある。しかし、ＯＮ抵抗を更に低くするためにはＭＯＳＦＥＴのゲート長を大きくしなければならず、スイッチのサイズが大きくなる。そのため、大電圧、大電流の用途に適用するスイッチに対しては、スイッチング素子として、単位ゲート長あたりのＯＮ抵抗がＭＯＳＦＥＴよりも低い横型のＭＯＳＦＥＴ、すなわちＬＤＭＯＳ（Ｌａｔｅｒａｌｌｙ−Ｄｉｆｆｕｓｅｄ  Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）が適用されている。
【０００６】
ＬＤＭＯＳに関しては、素子を生成する際の不純物濃度の制御を行い、バイポーラで動作するＬＤＭＯＳにおけるスイッチングロスを低減したり（特許文献２）、耐圧特性を向上させたり（特許文献３）するなど各種の工夫がなされている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平05-304768号公報
【特許文献２】特開2010-251627号公報
【特許文献３】特開平04-309234号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
一方、ＬＤＭＯＳではソース電極とドレイン電極間の耐圧値に比較して、ゲート電極とソース電極間の耐圧値が小さい。そのため、特に単一電源回路における電源スイッチにＬＤＭＯＳを使用する場合は、スイッチングを行う制御信号をゲート電極に印加したときのゲート電極の電圧とソース電極の電圧との電圧差が、ゲート電極とソース電極間の耐圧値を超えてしまうことがあり、そのためにＬＤＭＯＳが破壊される恐れがある。従って、このような場合には、スイッチング素子としてＬＤＭＯＳを使用できず、単位ゲート長あたりのＯＮ抵抗の大きい通常のＭＯＳＦＥＴを使用しなければならなくなる。そのため、ＬＤＭＯＳを使用したスイッチ回路と同じスイッチングロスのスイッチ回路にするには、スイッチング素子のチップ面積が大きくなり、スイッチ回路の小型化が制限されていた。
【０００９】
特許文献１に開示されている発明は、ＭＯＳＦＥＴの利用に関するものであり、スイッチ回路の小型化は図れない。特許文献２に開示されている発明は、耐圧特性を維持しつつスイッチングロスを低減するというものであり、大電圧、大電流の用途に適用するためには、スイッチイング素子としての耐圧特性は必ずしも十分ではない。また、特許文献３に開示されている発明は耐圧特性を改善するための発明ではあるが、やはり、大電圧、大電流の用途に適用するためには、スイッチイング素子としての耐圧特性の改善は必ずしも十分なものではない。従って、これらの発明によっても、耐圧特性の点でＬＤＭＯＳの利用は限定されてしまい、スイッチ回路の小型化も制限されてしまう。
【００１０】
本発明は、上記の事情に鑑みて、小型化が可能で、耐圧特性の優れたスイッチングロスの小さいスイッチ回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明に係るスイッチ回路は、スイッチング素子として用いられ、ゲート電極を、ソース電極とドレイン電極との間の電流路の開閉を制御する開閉制御信号の入力側電極とするＬＤＭＯＳと、前記ドレイン電極の電圧を電圧検出値として検出する電圧検出回路と、前記開閉制御信号及び前記電圧検出値を入力し、検出された前記ドレイン電極の電圧であるドレイン電圧から前記ソース電極の電圧であるソース電圧を求め、該ソース電圧と前記開閉制御信号の電圧との電圧差が、耐圧値を超えないように前記開閉制御信号の電圧を変換して前記ゲート電極に印加する電圧生成回路と、を備える。
【発明の効果】
【００１２】
本発明に係るスイッチ回路によれば、スイッチング素子としてＬＤＭＯＳを使用し、ＬＤＭＯＳの開閉を制御するための開閉制御信号をＬＤＭＯＳのゲート電極に印加する際、開閉制御信号の印加時のゲート電極／ソース電極間の電圧差が、ゲート電極／ソース電極間の耐圧値以下になるように開閉制御信号の電圧を変換してゲート電極に印加するため、従来のＭＯＳＦＥＴをスイッチング素子として使用したスイッチ回路と比較して小型化が可能で、耐圧特性の優れた、スイッチングロスの小さいスイッチ回路を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施形態１に係るスイッチ回路の構成例を示すブロック図である。
【図２】実施形態１に係るスイッチ回路の電圧生成回路の構成例を示すブロック図である。
【図３】実施形態２に係るスイッチ回路の構成例を示すブロック図である。
【図４】実施形態２の変形例に係るスイッチ回路の構成例を示すブロック図である。
【発明を実施するための形態】
【００１４】
（実施形態１）
図１に本発明の実施形態１に係るスイッチ回路の構成例を示す。図１においてスイッチ回路１はＬＤＭＯＳ２と、電圧検出回路３と、電圧生成回路４と、入力端子５と、出力端子６と、制御端子７とを備える。なお、図１はＬＤＭＯＳ２としてＮ型ＬＤＭＯＳを使用した例である。
【００１５】
ＬＤＭＯＳ２は、スイッチング素子として使用され、ＬＤＭＯＳ２のゲート電極Ｇに入力される開閉制御信号により、ＬＤＭＯＳ２のドレイン電極Ｄとソース電極Ｓとの間の電流経路の開閉が制御される。Ｎ型ＬＤＭＯＳの場合は、閉状態（ＯＮ状態）では、電流は、ドレイン電極Ｄからソース電極Ｓに向かって流れる。ＬＤＭＯＳ２のドレイン電極Ｄには、入力端子５を介して入力信号が入力され、ソース電極Ｓからは出力端子６を介して出力信号が出力される。ゲート電極Ｇには、制御端子７を介して入力される開閉制御信号に基づき生成されるゲート電圧Ｖｇが入力される。この生成されたゲート電圧Ｖｇが新たな開閉制御信号となる。
【００１６】
電圧検出回路３は、ＬＤＭＯＳ２のソース電極Ｓの電圧（以下ではソース電圧と呼び、図１ではこれをＶｓで示す。）を検出し、検出信号として電圧生成回路４に送信する。電圧検出回路３は、通常の電圧計などの測定回路で容易に構成することができる。
【００１７】
電圧生成回路４は、制御端子７を介して開閉制御信号を入力すると共に、電圧検出回路３で検出されたソース電圧Ｖｓを検出信号として入力し、検出されたソース電圧Ｖｓと、入力された開閉制御信号の電圧との間の電圧差が所定の閾値を超えないように、開閉制御信号の電圧を変換し、電圧変換された開閉制御信号をゲート電圧ＶｇとしてＬＤＭＯＳ２のゲート電極Ｇに出力する。
【００１８】
所定の閾値とは、ＬＤＭＯＳ２のゲート電極Ｇとソース電極Ｓとの間の耐圧値（この電圧は図１ではＶｔｇｓとして示されている。）である。この耐圧値は仕様値としてカタログ等に記載されている。なお、ドレイン電極Ｄとソース電極Ｓとの間の耐圧値は、図１ではＶｔｄｓとして示されており、この耐圧値も仕様値としてカタログ等に記載されている。
【００１９】
図２に電圧生成回路４の構成例を示す。電圧生成回路４は差分回路４０と、比較回路４１と、変換回路４２とを備える。
【００２０】
差分回路４０は、開閉制御信号を電圧生成回路４の開閉制御信号入力端子４４を経由して入力し、また電圧検出回路３で検出されたソース電圧Ｖｓを、電圧生成回路４の検出電圧入力端子４３を経由して入力し、両者の差分である電圧差ΔＶを求めて、これを出力する。
【００２１】
比較回路４１は、電圧差ΔＶを入力し、設定されている耐圧値Ｖｔｇｓと比較し、ΔＶが耐圧値Ｖｔｇｓを超えた場合、超過した電圧分を超過電圧信号として出力する。超えない場合はこの信号は例えば０とする。
【００２２】
変換回路４２は、開閉制御信号と比較回路４１からの超過電圧信号とを入力し、超過電圧信号と開閉制御信号とに基づきゲート電圧Ｖｇを生成し、電圧生成回路４のゲート電圧出力端子４５を経由して出力する。ゲート電圧Ｖｇは、具体的には開閉制御信号の電圧から超過電圧信号の電圧値を差し引いた電圧とする。超過電圧信号の電圧値に所定の値を加えた分を開閉制御信号の電圧から差し引いて得られる電圧をゲート電圧Ｖｇとしてもよい。この所定の値はマージンとして位置づけられる。
【００２３】
スイッチ回路１の動作について具体的に説明する。以下では、単一電源回路を使用しているとし、その電源電圧信号をこのスイッチ回路１を使ってスイッチングする場合を例に説明する。なお、ＬＤＭＯＳ２はＮ型とする。
【００２４】
ＬＤＭＯＳ２の耐圧値Ｖｔｇｓが１５Ｖであるとし、耐圧値Ｖｔｄｓは耐圧値Ｖｔｇｓよりも大きいので、例えば２０Ｖとする。
【００２５】
単一電源回路の電源電圧を２０Ｖとし、入力信号の電圧は電源電圧の２０Ｖ、出力信号の電圧は０Ｖであるとする。すなわち、ドレイン電圧Ｖｄは２０Ｖ、ソース電圧Ｖｓは０Ｖに設定されているとする。このときソース電極Ｓとドレイン電極Ｄ間の電圧差は２０Ｖとなり、耐圧値Ｖｔｄｓの２０Ｖ以内なので問題はない。
【００２６】
一方、電源電圧が２０Ｖの単一電源回路の場合、Ｎ型のＬＤＭＯＳ２に対しては、開閉制御信号は、閉状態（ＯＮ状態）に対しては２０Ｖ、開状態（ＯＦＦ状態）に対しては０Ｖで構成される。
【００２７】
開閉制御信号をＬＤＭＯＳ２のゲート電極Ｇに直接印加すると、ゲート電圧Ｖｇとソース電圧Ｖｓとの電圧差が最大２０Ｖとなる。この電圧差２０Ｖは耐圧値Ｖｔｇｓの１５Ｖを超えてしまうので、ＬＤＭＯＳ２は破損の危険性が極めて高くなる。
【００２８】
本実施形態１では、このような事態を避けるために、開閉制御信号は、ＬＤＭＯＳ２のゲート電極Ｇに直接には印加されず、一旦、電圧生成回路４に入力される。
【００２９】
電圧検出回路３はソース電圧Ｖｓとして０Ｖを検出し電圧生成回路４に出力する。電圧生成回路４の差分回路４０は検出されたソース電圧Ｖｓ０Ｖと、入力された開閉制御信号の閉時（ＯＮ時）の電圧２０Ｖとの電圧差ΔＶを求め、比較回路４１に出力する。比較回路４１は、電圧差ΔＶと、設定されている基準値としての耐圧値Ｖｔｇｓの１５Ｖとを比較し、電圧差ΔＶが耐圧値Ｖｔｇｓを超えているかどうかを示す超過電圧信号を求めて出力する。このケースで超過電圧信号は５Ｖである。変換回路４２は、入力した開閉制御信号の２０Ｖから超過電圧信号５Ｖを差し引いて得られる電圧１５Ｖをゲート電圧Ｖｇとして出力する。一方、開時（ＯＦＦ時）には、開閉制御信号の電圧は０Ｖで、ソース電圧Ｖｓも０Ｖである。従って電圧差は０Ｖとなり、耐圧値Ｖｔｇｓの１５Ｖを超えない。このときは超過電圧信号は０Ｖとなるので、電圧生成回路４は入力した開閉制御信号の電圧をそのままゲート電圧Ｖｇとして出力する。従って２０Ｖ／０Ｖの開閉制御信号は１５Ｖ／０Ｖのゲート電圧Ｖｇ（＝新たな開閉制御信号）に変換されゲート端子Ｇに出力される。
【００３０】
ＬＤＭＯＳがＰ型ＬＤＭＯＳの場合は、スイッチ閉時（ＯＮ時）の電流はソース電極Ｓからドレイン電極Ｄに向かって流れる。そのため、スイッチ回路１は、図１の入力端子５と出力端子６とを左右逆にし、入力信号はソース電極Ｓ側に入力され、出力信号はドレイン電極Ｄ側から出力される。また、ゲート電圧Ｖｇは、開閉制御信号から超過電圧信号を差し引くのではなく、加えることにより生成される点がＮ型ＬＤＭＯＳの場合と異なる。
【００３１】
このときのスイッチ回路１の動作は次のようになる。Ｎ型ＬＤＭＯＳの場合と同じ条件にすると、閉時（ＯＮ時）に対応する開閉制御信号として０Ｖが電圧生成回路４に入力される。このとき電圧検出回路３で検出されるソース電圧Ｖｓは２０Ｖである。両電圧の電圧差ΔＶは２０Ｖとなり耐圧値Ｖｔｇｓの１５Ｖを超え、超過電圧信号は５Ｖである。従って、このときは電圧生成回路４は変換回路４２を介してゲート電圧Ｖｇとして開閉制御信号０Ｖに例えば電圧５Ｖを加えることにより５Ｖの電圧を生成し、ゲート電極Ｇに出力する。一方、開時（ＯＦＦ時）には開閉制御信号は２０Ｖで、検出されたソース電圧Ｖｓも２０Ｖである。従って電圧差ΔＶは０Ｖとなり、耐圧値Ｖｔｇｓの１５Ｖを超えない。このときは電圧生成回路４は入力した開閉制御信号の電圧２０Ｖをそのままゲート電圧Ｖｇとして出力する。従って０Ｖ／２０Ｖの開閉制御信号は５Ｖ／２０Ｖのゲート電圧Ｖｇ（＝新たな開閉制御信号）に変換されゲート端子Ｇに出力される。
【００３２】
以上説明したように、実施形態１に係るスイッチ回路１では、スイッチング素子としてＬＤＭＯＳ２を使用し、開閉制御信号を一旦電圧生成回路４に入力し、電圧生成回路４は、ソース電圧Ｖｓとの電圧差ΔＶが耐圧値Ｖｔｇｓを超えないようにゲート電圧Ｖｇを生成して出力するのでゲート電極Ｇとソース電極Ｓと間の電圧はＬＤＭＯＳ２の耐圧値Ｖｔｇｓを超えない。その結果、従来のＭＯＳＦＥＴをスイッチング素子として使用したスイッチ回路と比較して小型化が可能で、耐圧特性の優れた、スイッチングロスの小さいスイッチ回路１を提供することができる。
【００３３】
なお、電圧検出回路４の構成は図２に示すものに限らない。入力した開閉制御信号と検出されたソース電圧Ｖｓとに基づき、入力された開閉制御信号の電圧との間の電圧差が所定の閾値を超えないように、開閉制御信号の電圧を変換し、これをゲート電圧Ｖｇとして生成する機能を有するものであればどのような構成のものであってもよい。
【００３４】
（実施形態２）
出力信号として０Ｖ以外の電圧が設定される場合について説明する。このときのスイッチ回路１の構成は実施形態１の場合と同じであるが、電圧生成回路４の機能が一部異なる。
【００３５】
電圧生成回路４の変換回路４２は、開閉制御信号と比較回路４１からの超過電圧信号とを入力し、超過電圧信号と開閉制御信号とに基づきゲート電圧Ｖｇを生成し、出力するという機能は実施形態１の場合と同じである。しかし、実施形態２では、ΔＶを開閉制御信号の電圧からソース電圧Ｖｓを差し引いて得られる電圧差とし、このΔＶが負の値の場合、ゲート電圧Ｖｇは、開閉制御信号の電圧からΔＶを差し引いた電圧（すなわちΔＶの絶対値を加えた電圧）とする。
【００３６】
具体例について説明する。単一電源回路の電源電圧を３０Ｖとする。入力信号は３０Ｖ、ソース電極Ｖｓとドレイン電極Ｖｄとの間の電圧差が、例えば２０Ｖの耐圧値Ｖｔｄｓを超えないようにするために出力信号は１０Ｖとする。
【００３７】
Ｎ型のＬＤＭＯＳ２の場合は、閉状態（ＯＮ状態）に対する開閉制御信号は３０Ｖ、開状態（ＯＦＦ状態）に対応する開閉制御信号は０Ｖである。ソース電圧Ｖｓの検出値は１０Ｖなので、開閉制御信号として３０Ｖが入力されているときは、開閉制御信号の電圧からソース電圧Ｖｓを差し引いて得られる両者の電圧差ΔＶは＋２０Ｖとなりその絶対値は耐圧値Ｖｔｇｓの１５Ｖを５Ｖ分超える。従って、超過電圧信号は５Ｖとなり、電圧生成回路４は３０Ｖから例えば超過電圧信号分の５Ｖを差し引いた２５Ｖをゲート電圧Ｖｇとして出力する。一方、開閉制御信号として０Ｖが入力されているときは電圧差ΔＶは−１０Ｖとなり、その絶対値は、耐圧値Ｖｔｇｓ１５Ｖを超えない。しかし、電圧差ΔＶが負の値のときは、開閉制御信号から電圧差ΔＶを差し引いた電圧を生成し、これをゲート電圧Ｖｇとして出力する。従って、ゲート電圧Ｖｇは１０Ｖとなる。これにより、開閉制御信号３０Ｖ／０Ｖはゲート電圧Ｖｇとして２５Ｖ／１０Ｖに変換されて電圧生成回路４から出力される。
【００３８】
Ｐ型のＬＤＭＯＳ２の場合は、閉状態（ＯＮ状態）に対する開閉制御信号は０Ｖ、開状態（ＯＦＦ状態）に対応する開閉制御信号は３０Ｖである。開閉制御信号として０Ｖが入力されているときはソース電圧Ｖｓの検出値は３０Ｖなので両者の電圧差ΔＶは−３０Ｖとなり、その絶対値は耐圧値Ｖｔｇｓ１５Ｖを１５Ｖ分超える。従って、超過電圧信号は１５Ｖとなり、電圧生成回路４は０Ｖに超過電圧信号１５Ｖを加えて得られる１５Ｖをゲート電圧Ｖｇとして出力する。一方、開閉制御信号として３０Ｖが入力されているときは電圧差ΔＶは０Ｖとなり、耐圧値Ｖｔｇｓ１５Ｖを超えない。また、ΔＶも負の値ではない。従って、入力された開閉制御信号の電圧３０Ｖをそのままゲート電圧Ｖｇとして出力する。これにより、開閉制御信号０Ｖ／３０Ｖはゲート電圧Ｖｇとして１５Ｖ／３０Ｖに変換されて電圧生成回路４から出力される。
【００３９】
実施形態２に係るスイッチ回路１は、ゲート電圧Ｖｇがソース電圧Ｖｓよりも低くなることを防止できるため、各種の入出力信号条件に適用させることができるとともに、ゲート電極Ｇとソース電極Ｓ間の電圧は耐圧値Ｖｔｇｓを超えないので実施形態１と同様の効果を奏することができる。
【００４０】
なお、電圧検出回路４の構成は図２に示すものに限らない。入力した開閉制御信号と検出されたソース電圧Ｖｓとに基づき、入力された開閉制御信号の電圧との間の電圧差が所定の閾値を超えないように、開閉制御信号の電圧を変換し、これをゲート電圧Ｖｇとして生成する機能を有するものであればどのような構成のものであってもよい。
【００４１】
（実施形態３）
図３に実施形態２に係るスイッチ回路１の構成例を示す。図１と異なる点は電圧検出回路３がソース電圧Ｖｓではなくドレイン電圧Ｖｄを検出するという点である。
【００４２】
ＬＤＭＯＳ２のソース電圧Ｖｓは、Ｎ型ＬＤＭＯＳ２の場合はドレイン電圧Ｖｄから所定の電圧を差し引き、Ｐ型ＬＤＭＯＳ２の場合は所定の電圧を加えることにより求めることができる。このようにして求めたソース電圧Ｖｓに基づき、実施形態１と同様の処理により開閉制御信号をゲート電圧Ｖｇに変換する。
【００４３】
この場合の電圧生成回路４の差分回路４０は、入力した検出信号、すなわちドレイン電圧ＶｄからＬＤＭＯＳ２がＮ型かＰ型かに応じて所定の電圧を加減することによりソース電圧Ｖｓを求め、その後は実施形態１の場合と同様の処理を行う。
【００４４】
従って、実施形態３に係るスイッチ回路１は、実施形態１の場合と同様の効果を奏することができる。
【００４５】
なお、電圧検出回路４の構成は図２に示すものに限らない。入力した開閉制御信号と検出されたドレイン電圧Ｖｄとに基づき、入力された開閉制御信号の電圧とソース電圧Ｖｓとの間の電圧差が所定の閾値を超えないように、開閉制御信号の電圧を変換し、これをゲート電圧Ｖｇとして生成する機能を有するものであればどのような構成のものであってもよい。
【００４６】
なお、変形例として、図４に示すように、電圧検出部３はソース電圧Ｖｓとドレイン電圧Ｖｄのどちらも検出し、電圧生成回路４は両検出値に基づき開閉制御信号をゲート電圧Ｖｇに変換して出力してもよい。
【００４７】
この場合も、スイッチ回路１は、実施形態１の場合と同様の効果を奏することができる。
【符号の説明】
【００４８】
１  スイッチ回路
２  ＬＤＭＯＳ
３  電圧検出回路
４  電圧生成回路
５  入力端子
６  出力端子
７  制御端子
４０  差分回路
４１  比較回路
４２  変換回路
４３  検出電圧入力端子
４４  開閉制御信号入力端子
４５  ゲート電圧出力端子
Ｇ  ＬＤＭＯＳのゲート電極
Ｓ  ＬＤＭＯＳのソース電極
Ｄ  ＬＤＭＯＳのドレイン電極
Ｖｇ  ＬＤＭＯＳのゲート電極の電圧（ゲート電圧）
Ｖｓ  ＬＤＭＯＳのソース電極の電圧（ソース電圧）
Ｖｄ  ＬＤＭＯＳのドレイン電極の電圧（ドレイン電圧）
Ｖｔｇｓ  ＬＤＭＯＳのゲート電極／ソース電極間の耐圧値
Ｖｔｄｓ  ＬＤＭＯＳのドレイン電極／ソース電極間の耐圧値
【図１】
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【図２】
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【図３】
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【図４】
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