(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成された素子分離領域と、
前記半導体基板において、前記素子分離領域で画成される素子領域と、
前記半導体基板において、前記素子分離領域に連続して形成され、前記素子領域を活性領域とタップ領域とに分割する絶縁膜領域と、
前記絶縁膜領域において前記素子分離領域と連続して形成され、前記素子分離領域の下端よりも、前記半導体基板の表面から浅い位置に下端を有する第１の絶縁膜領域部分と、
前記絶縁膜領域において前記素子分離領域と連続して形成され、前記素子分離領域の下端よりも、前記半導体基板の表面から浅い位置に下端を有する第２の絶縁膜領域部分と、
前記絶縁膜領域の、前記第１の絶縁膜領域部分と前記第２の絶縁膜領域部分との間に連続して形成され、第１の絶縁膜領域部分の下端及び第２の絶縁膜領域部分の下端よりも、前記半導体基板の表面から浅い位置に下端を有する第３の絶縁膜領域部分と、
前記活性領域上及び前記絶縁膜領域上に形成され、前記タップ領域と電気的に接続するゲート電極と、
前記ゲート電極の相対向する第１および第２の側壁面上にそれぞれ形成された第１および第２の側壁絶縁膜と、
前記半導体基板に形成され、前記ゲート電極に沿って前記活性領域から前記タップ領域に前記絶縁膜領域の下を通して連続し、第１の導電型を有するボディと、
前記活性領域において、前記ゲート電極を挟んで形成され、前記第１の導電型とは逆の第２の導電型を有する拡散領域と、を含むことを特徴とする半導体装置。
【請求項２】
前記第1の絶縁膜領域部分の下端および第２の絶縁膜領域部分の下端は、前記拡散領域の下端よりも深い位置にあることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記活性領域の、前記ゲート電極の前記第１の側壁面側及び前記第２の側壁面側の前記拡散領域の下に、それぞれ第1の埋込絶縁膜領域及び第２の埋込絶縁膜領域を有し、
前記第1の埋込絶縁膜領域及び前記第２の埋込絶縁膜領域は、それぞれ前記第1の絶縁膜領域部分及び前記第２の絶縁膜領域部分に連続することを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記半導体基板において、前記ボディの下に形成され、前記第２の導電型を有するウェルを有し、
前記ウェルは前記ボディと、前記第１の埋込絶縁膜領域の上端および第２の埋込絶縁膜領域の上端よりも深く、前記第１の埋込絶縁膜領域の下端および第２の埋込絶縁膜領域の下端よりも浅い位置にｐｎ接合を形成することを特徴とする請求項３記載の半導体装置。
【請求項５】
前記タップ領域には、前記ボディの下に第３の埋込絶縁領域を含むことを特徴とする請求項３または４に記載の半導体装置。
【請求項６】
半導体基板に、第１の導電型を有する第１の不純物元素を第１の深さに導入する工程と、
前記半導体基板上に素子分離領域を形成することにより、前記素子分離領域により囲まれた素子領域を形成する工程と、
前記素子領域の前記半導体基板の一部を除去して、前記素子分離領域に接する絶縁膜領域開口部を形成する工程と、
前記絶縁膜領域開口部に第１の絶縁膜を形成して絶縁膜領域を形成しつつ、前記素子領域を前記素子分離領域および前記絶縁膜領域により囲まれた活性領域と、前記素子分離領域および前記絶縁膜領域により囲まれ、前記絶縁膜領域の下で前記活性領域に連続したタップ領域とに分割する工程と、
前記半導体基板上に、前記活性領域から前記絶縁膜領域まで延在するゲート電極を形成する工程と、
前記ゲート電極の相対向する第１および第２の側の側壁面に、それぞれ第１および第２の側壁絶縁膜を形成する工程と、
前記ゲート電極および前記第１および第２の側壁絶縁膜をマスクに、前記絶縁膜領域の第1の絶縁膜の一部を前記絶縁膜領域の下の前記半導体基板が露出するまで除去し、前記素子領域中、前記半導体基板に、第１および第２の凹部を形成する工程と、
前記ゲート電極および前記第１および第２の側壁絶縁膜をマスクに、少なくとも前記第1の凹部及び第２の凹部において、露出された前記半導体基板を除去する工程と、
前記第１および第２の凹部に第２の絶縁膜を形成する工程と、
前記活性領域に、前記第１の導電型とは異なる第２の導電型の第２の不純物元素を導入し、前記ゲート電極を挟んで拡散領域を形成する工程と、
前記ゲート電極を前記タップ領域に電気的に接続する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項７】
前記半導体基板に、前記第１の深さより深い第２の深さに前記第２の導電型を有する第３の不純物元素を注入する工程を更に有し、
前記第１および第２の凹部の下端は、前記第１の深さより深く前記第２の深さより浅いことを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
前記第１および第２の凹部を形成する工程は、前記ゲート電極及び前記第１の側壁絶縁膜、前記第２の側壁絶縁膜をマスクとし、前記活性領域の前記半導体基板を除去して、第３および第４の凹部を形成する工程を含み、
さらに、
前記第３および第４の凹部に、第１および第２のＳｉＧｅ混晶層をそれぞれエピタキシャルに形成する工程と、
前記第１および第２のＳｉＧｅ混晶層の上にそれぞれ第１および第２のシリコンエピタキシャル層をエピタキシャルに形成する工程と、
前記第１および第２のＳｉＧｅ混晶層を除去し、前記第１および第２のシリコンエピタキシャル層の下にそれぞれ第１および第２の開口部を形成する工程と、
前記第１および第２の開口部に絶縁膜を形成する工程と、
を含み、
前記拡散領域を形成する工程は、それぞれ前記第１および第２のシリコンエピタキシャル層中に前記第２の導電型の不純物元素を導入することを含むことを特徴とする請求項６または７に記載の半導体装置の製造方法。
【請求項９】
前記ゲート電極を形成する工程は、前記ゲート電極上に、前記半導体基板のエッチングに対してストッパとなる膜を形成する工程を含み、
前記第１および第２の凹部の深さを増大させる工程では、前記半導体基板のエッチングが、前記膜をエッチングストッパとして実行されることを特徴とする請求項６〜８のうち、いずれか一項記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
以下に説明する実施形態は半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ダイナミックスレッショルドＭＯＳトランジスタ（以下Ｄｔ−ＭＯＳトランジスタと表記する）は、ゲート電極を、チャネル領域が形成される半導体層ないしウェル領域に短絡させ、入力信号を前記ゲート電極とチャネル領域が形成される半導体層ないしウェル領域とに同時に印加することにより、低い閾値ながら、低いオフ電流と大きなオン電流を実現でき、低い電源電圧での低消費電力動作に適したＭＯＳトランジスタである。チャネル領域が形成される半導体層ないしウェル領域を、ボディとよぶこともある。
【０００３】
図１は、一般的なＤｔ−ＭＯＳトランジスタの原理を説明する図、図２は、前記図１のＤｔ−ＭＯＳトランジスタ１０の動作特性を示すグラフである。
【０００４】
図１を参照するに、この例ではＤｔ−ＭＯＳトランジスタ１０はｎチャネルＭＯＳトランジスタであり、ｎ型にドープされたソース領域１１Ｓおよびドレイン領域１１Ｄを含むｐ型ウェル１１Ｐが形成されたシリコン基板１１上に形成されており、前記シリコン基板１１上には、前記ソース領域１１Ｓとドレイン領域１１Ｄとの間のチャネル領域１１Ｃ上に、ゲート絶縁膜１２を介して例えばｎ型ポリシリコンよりなるゲート電極１３が形成されている。
【０００５】
図１のＤｔ−ＭＯＳトランジスタ１０では、さらに前記ゲート電極１３が前記ｐ型ウェル１１Ｐ、すなわちボディと電気的に接続されており、ゲート電極１３に印加される信号電圧が、前記ボディ１１Ｐにも印加される。その結果、前記信号電圧は前記Ｄｔ−ＭＯＳトランジスタ１０の閾値電圧を低下させるように作用し、Ｄｔ−ＭＯＳトランジスタ１０の動作特性は、前記信号電圧の増大と共に、閾値電圧が低いＭＯＳトランジスタの動作特性に漸近する。このため、前記Ｄｔ−ＭＯＳトランジスタ１０は低い信号電圧でスイッチオンする。
【０００６】
一方、信号電圧が０Ｖあるいはその近傍の低電圧である場合には、前記ボディ１１Ｐの電位が０Ｖあるいはその近傍となり、Ｄｔ−ＭＯＳトランジスタ１０の動作特性は、高い閾値電圧を有するＭＯＳトランジスタの動作特性に漸近する。すなわち前記Ｄｔ−ＭＯＳトランジスタ１０の閾値電圧は、通常の、高い閾値電圧を有するｎチャネルＭＯＳトランジスタのものと変わらず、その結果、Ｄｔ−ＭＯＳトランジスタ１０は図２に示すように低いオフ電流ないしリーク電流で特徴づけられるスイッチオフ動作を示す。
【０００７】
なお上記の説明は、上記のｐ型およびｎ型を反転させたｐチャネルＭＯＳトランジスタの場合にも、同様に成立する。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００２−１３４６２７号公報
【非特許文献】
【０００９】
【非特許文献１】シャープ技報第７９号・２００１年４月
【発明の概要】
【発明が解決しようとする課題】
【００１０】
従来、このようなＤｔ−ＭＯＳでは、ソース領域及びドレイン領域とボディとが接することとなるため、ボディの寄生容量が増加する問題が生じる。そこで特許文献１では、ゲート電極下において浅い溝型素子分離領域を設けることで、ボディの寄生容量増加の抑制を図っている。
【００１１】
しかし、浅い溝型素子分離領域によりボディの電流経路が絞られるため、ボディの抵抗が増大してしまう。また、ボディの抵抗を下げるために、浅い溝型素子分離領域をより浅いものとすると、ソース領域・ドレイン領域とボディとが接触する部分が増え、ボディの寄生容量を低減する効果が軽減されてしまう。
【課題を解決するための手段】
【００１２】
一の側面によれば半導体装置は、半導体基板と、前記半導体基板に形成された素子分離領域と、前記半導体基板において、前記素子分離領域で画成される素子領域と、前記半導体基板において、前記素子分離領域に連続して形成され、前記素子領域を活性領域とタップ領域とに分割する絶縁膜領域と、前記絶縁膜領域において前記素子分離領域と連続して形成され、前記素子分離領域の下端よりも、前記半導体基板の表面から浅い位置に下端を有する第1の絶縁膜領域部分と、前記絶縁膜領域において前記素子分離領域と連続して形成され、前記素子分離領域の下端よりも、前記半導体基板の表面から浅い位置に下端を有する第２の絶縁膜領域部分と、前記絶縁膜領域の、前記第1の絶縁膜領域部分と前記第２の絶縁膜領域部分との間に連続して形成され、第1の絶縁膜領域部分の下端及び第２の絶縁膜領域部分の下端よりも、前記半導体基板の表面から浅い位置に下端を有する第３の絶縁膜領域部分と、前記活性領域上及び前記絶縁膜領域上に形成され、前記タップ領域と電気的に接続するゲート電極と、前記ゲート電極に相対向する第１および第２のゲート側壁面上にそれぞれ形成された第１および第２の側壁絶縁膜と、前記半導体基板に形成され、前記ゲート電極に沿って前記活性領域から前記タップ領域に前記絶縁膜領域の下を通して連続し、第1導電型を有するボディと、前記活性領域において、前記ゲート電極を挟んで形成され、前記第1の導電型とは逆の第２の導電型を有する拡散領域と、を含む。
【００１３】
他の側面によれば半導体装置の製造方法は、半導体基板に、第1導電型を有する第1の不純物元素を第1の深さに導入する工程と、前記半導体基板上に素子分離領域を形成することにより、前記素子分離領域により囲まれた素子領域を形成する工程と、前記素子領域の前記半導体基板の一部を除去して、前記素子分離領域に接する絶縁膜領域開口部を形成する工程と、前記絶縁膜領域開口部に第１の絶縁膜を形成して絶縁膜領域を形成しつつ、前記素子領域を前記素子分離領域および前記絶縁膜領域により囲まれた活性領域と、前記素子分離領域および前記絶縁膜領域により囲まれ、前記絶縁膜領域の下で前記活性領域に連続したタップ領域とに分割する工程と、前記半導体基板上に、前記活性領域から前記絶縁膜領域まで延在するゲート電極を形成する工程と、前記ゲート電極の相対向する第１および第２の側の側壁面に、それぞれ第１および第２の側壁絶縁膜を形成する工程と、前記ゲート電極および前記第１および第２の側壁絶縁膜をマスクに、前記絶縁膜領域の第1の絶縁膜の一部を前記絶縁膜領域の下の前記半導体基板が露出するまで除去し、前記素子領域中、前記半導体基板に、第１および第２の凹部を形成する工程と、前記ゲート電極および前記第１および第２の側壁絶縁膜をマスクに、少なくとも前記第1の凹部及び第２の凹部において、露出された前記半導体基板を除去する工程と、前記第１および第２の凹部に第２の絶縁膜を形成する工程と、前記活性領域に、前記第1導電型とは異なる第２の導電型の第２の不純物元素を導入し、前記ゲート電極を挟んで拡散領域を形成する工程と、前記ゲート電極を前記タップ領域に電気的に接続する工程と、を含む。
【発明の効果】
【００１４】
上記実施形態によれば、Ｄｔ−ＭＯＳトランジスタのボディに十分な厚さが確保される結果、抵抗値が低減され、Ｄｔ−ＭＯＳトランジスタの動作速度が向上する。またボディとソース／ドレイン領域の短絡が回避され、半導体装置の歩留まりを向上させることが可能となる。
【図面の簡単な説明】
【００１５】
【図１】Ｄｔ−ＭＯＳトランジスタの基本構成を説明する図である。
【図２】Ｄｔ−ＭＯＳトランジスタの典型的な動作特性を示す図である。
【図３Ａ】第１の実施形態による半導体装置の構成を示す平面図である。
【図３Ｂ】図３Ａ中、線Ｂ−Ｂ'に沿った断面図である。
【図３Ｃ】図３Ａ中、線Ｃ−Ｃ'に沿った断面図である。
【図３Ｄ】図３Ａ中、線Ｄ−Ｄ'に沿った断面図である。
【図３Ｅ】図３Ａ中、線Ｅ−Ｅ'に沿った断面図である。
【図３Ｆ】図３Ａ中、線Ｆ−Ｆ'に沿った断面図である。
【図３Ｇ】図３Ａの平面図において、シリコン基板の構造を除去した状態を示す平面図である。
【図３Ｈ】図３Ｇの平面図において、さらに一部の絶縁膜を除去した状態を示す平面図である。
【図４Ａ】第１の実施形態による半導体装置の製造方法を説明する図（その１）である。
【図４Ｂ】第１の実施形態による半導体装置の製造方法を説明する図（その２）である。
【図４Ｃ】第１の実施形態による半導体装置の製造方法を説明する図（その３）である。
【図４Ｄ】第１の実施形態による半導体装置の製造方法を説明する図（その４）である。
【図４Ｅ】第１の実施形態による半導体装置の製造方法を説明する図（その５）である。
【図４Ｆ】第１の実施形態による半導体装置の製造方法を説明する図（その６）である。
【図４Ｇ】第１の実施形態による半導体装置の製造方法を説明する図（その７）である。
【図４Ｈ】第１の実施形態による半導体装置の製造方法を説明する図（その８）である。
【図４Ｉ】第１の実施形態による半導体装置の製造方法を説明する図（その９）である。
【図４Ｊ】第１の実施形態による半導体装置の製造方法を説明する図（その１０）である。
【図４Ｋ】第１の実施形態による半導体装置の製造方法を説明する図（その１１）である。
【図４Ｌ】第１の実施形態による半導体装置の製造方法を説明する図（その１２）である。
【図４Ｍ】第１の実施形態による半導体装置の製造方法を説明する図（その１３）である。
【図４Ｎ】第１の実施形態による半導体装置の製造方法を説明する図（その１４）である。
【図４Ｏ】第１の実施形態による半導体装置の製造方法を説明する図（その１５）である。
【図５Ａ】製造工程途中のシリコン基板を示す平面図である。
【図５Ｂ】図５Ａ中、線Ｂ−Ｂ'に沿った断面図である。
【図５Ｃ】図５Ａ中、線Ｃ−Ｃ'に沿った断面図である。
【図６】製造工程途中のシリコン基板を示す平面図である。
【図７Ａ】第１の実施形態による半導体装置の製造方法の一工程を説明するための平面図である。
【図７Ｂ】図７Ａ中、線Ｂ−Ｂ'に沿った断面図である。
【図７Ｃ】図７Ａ中、線Ｃ−Ｃ'に沿った断面図である。
【図７Ｄ】図７Ａ中、線Ｄ−Ｄ'に沿った断面図である。
【図７Ｅ】図７Ａ中、線Ｅ−Ｅ'に沿った断面図である。
【図８Ａ】第１の実施形態による半導体装置の製造方法の一工程を説明するための平面図である。
【図８Ｂ】図８Ａ中、線Ｂ−Ｂ'に沿った断面図である。
【図８Ｃ】図８Ａ中、線Ｃ−Ｃ'に沿った断面図である。
【図８Ｄ】図８Ａ中、線Ｄ−Ｄ'に沿った断面図である。
【図８Ｅ】図８Ａ中、線Ｅ−Ｅ'に沿った断面図である。
【図９Ａ】第１の実施形態による半導体装置の製造方法の一工程を説明するための平面図である。
【図９Ｂ】図９Ａ中、線Ｂ−Ｂ'に沿った断面図である。
【図９Ｃ】図９Ａ中、線Ｃ−Ｃ'に沿った断面図である。
【図９Ｄ】図９Ａ中、線Ｄ−Ｄ'に沿った断面図である。
【図９Ｅ】図９Ａ中、線Ｅ−Ｅ'に沿った断面図である。
【図１０Ａ】第１の実施形態による半導体装置の製造方法の一工程を説明するための平面図である。
【図１０Ｂ】図１０Ａ中、線Ｂ−Ｂ'に沿った断面図である。
【図１０Ｃ】図１０Ａ中、線Ｃ−Ｃ'に沿った断面図である。
【図１０Ｄ】図１０Ａ中、線Ｄ−Ｄ'に沿った断面図である。
【図１０Ｅ】図１０Ａ中、線Ｅ−Ｅ'に沿った断面図である。
【図１１Ａ】第１の実施形態による半導体装置の製造方法の一工程を説明するための平面図である。
【図１１Ｂ】図１１Ａ中、線Ｂ−Ｂ'に沿った断面図である。
【図１１Ｃ】図１１Ａ中、線Ｃ−Ｃ'に沿った断面図である。
【図１１Ｄ】図１１Ａ中、線Ｄ−Ｄ'に沿った断面図である。
【図１１Ｅ】図１１Ａ中、線Ｅ−Ｅ'に沿った断面図である。
【図１２Ａ】第１の実施形態による半導体装置の製造方法の一工程を説明するための平面図である。
【図１２Ｂ】図１２Ａ中、線Ｂ−Ｂ'に沿った断面図である。
【図１２Ｃ】図１２Ａ中、線Ｃ−Ｃ'に沿った断面図である。
【図１２Ｄ】図１２Ａ中、線Ｄ−Ｄ'に沿った断面図である。
【図１２Ｅ】図１２Ａ中、線Ｅ−Ｅ'に沿った断面図である。
【図１３Ａ】第１の実施形態による半導体装置の製造方法の一工程を説明するための平面図である。
【図１３Ｂ】図１２Ａ中、線Ｂ−Ｂ'に沿った断面図である。
【図１３Ｃ】図１２Ａ中、線Ｃ−Ｃ'に沿った断面図である。
【図１３Ｄ】図１２Ａ中、線Ｄ−Ｄ'に沿った断面図である。
【図１３Ｅ】図１２Ａ中、線Ｅ−Ｅ'に沿った断面図である。
【図１４Ａ】第１の実施形態による半導体装置の製造方法の一工程を説明するための平面図である。
【図１４Ｂ】図１４Ａ中、線Ｂ−Ｂ'に沿った断面図である。
【図１４Ｃ】図１４Ａ中、線Ｃ−Ｃ'に沿った断面図である。
【図１４Ｄ】図１４Ａ中、線Ｄ−Ｄ'に沿った断面図である。
【図１４Ｅ】図１４Ａ中、線Ｅ−Ｅ'に沿った断面図である。
【図１５Ａ】第１の実施形態による半導体装置の製造方法の一工程を説明するための平面図である。
【図１５Ｂ】図１５Ａ中、線Ｂ−Ｂ'に沿った断面図である。
【図１５Ｃ】図１５Ａ中、線Ｃ−Ｃ'に沿った断面図である。
【図１５Ｄ】図１５Ａ中、線Ｄ−Ｄ'に沿った断面図である。
【図１５Ｅ】図１５Ａ中、線Ｅ−Ｅ'に沿った断面図である。
【図１６Ａ】第１の実施形態による半導体装置の製造方法の一工程を説明するための平面図である。
【図１６Ｂ】図１６Ａ中、線Ｂ−Ｂ'に沿った断面図である。
【図１６Ｃ】図１６Ａ中、線Ｃ−Ｃ'に沿った断面図である。
【図１６Ｄ】図１６Ａ中、線Ｄ−Ｄ'に沿った断面図である。
【図１６Ｅ】図１６Ａ中、線Ｅ−Ｅ'に沿った断面図である。
【図１７Ａ】第１の実施形態による半導体装置の製造方法の一工程を説明するための平面図である。
【図１７Ｂ】図１７Ａ中、線Ｂ−Ｂ'に沿った断面図である。
【図１７Ｃ】図１７Ａ中、線Ｃ−Ｃ'に沿った断面図である。
【図１７Ｄ】図１７Ａ中、線Ｄ−Ｄ'に沿った断面図である。
【図１７Ｅ】図１７Ａ中、線Ｅ−Ｅ'に沿った断面図である。
【図１８Ａ】第１の実施形態による半導体装置の製造方法の一工程を説明するための平面図である。
【図１８Ｂ】図１８Ａ中、線Ｂ−Ｂ'に沿った断面図である。
【図１８Ｃ】図１８Ａ中、線Ｃ−Ｃ'に沿った断面図である。
【図１８Ｄ】図１８Ａ中、線Ｄ−Ｄ'に沿った断面図である。
【図１８Ｅ】図１８Ａ中、線Ｅ−Ｅ'に沿った断面図である。
【図１９Ａ】第１の実施形態による半導体装置の製造方法の一工程を説明するための平面図である。
【図１９Ｂ】図１９Ａ中、線Ｂ−Ｂ'に沿った断面図である。
【図１９Ｃ】図１９Ａ中、線Ｃ−Ｃ'に沿った断面図である。
【図１９Ｄ】図１９Ａ中、線Ｄ−Ｄ'に沿った断面図である。
【図１９Ｅ】図１９Ａ中、線Ｅ−Ｅ'に沿った断面図である。
【図２０Ａ】第１の実施形態による半導体装置の製造方法の一工程を説明するための平面図である。
【図２０Ｂ】図２０Ａ中、線Ｂ−Ｂ'に沿った断面図である。
【図２０Ｃ】図２０Ａ中、線Ｃ−Ｃ'に沿った断面図である。
【図２０Ｄ】図２０Ａ中、線Ｄ−Ｄ'に沿った断面図である。
【図２０Ｅ】図２０Ａ中、線Ｅ−Ｅ'に沿った断面図である。
【図２１Ａ】第１の実施形態による半導体装置の製造方法の一工程を説明するための平面図である。
【図２１Ｂ】図２１Ａ中、線Ｂ−Ｂ'に沿った断面図である。
【図２１Ｃ】図２１Ａ中、線Ｃ−Ｃ'に沿った断面図である。
【図２１Ｄ】図２１Ａ中、線Ｄ−Ｄ'に沿った断面図である。
【図２１Ｅ】図２１Ａ中、線Ｅ−Ｅ'に沿った断面図である。
【図２２Ａ】第１の実施形態による半導体装置の製造方法の一工程を説明するための平面図である。
【図２２Ｂ】図２２Ａ中、線Ｂ−Ｂ'に沿った断面図である。
【図２２Ｃ】図２２Ａ中、線Ｃ−Ｃ'に沿った断面図である。
【図２２Ｄ】図２２Ａ中、線Ｄ−Ｄ'に沿った断面図である。
【図２２Ｅ】図２２Ａ中、線Ｅ−Ｅ'に沿った断面図である。
【図２３Ａ】第１の実施形態の一変形例による半導体装置の構成を示す平面図である。
【図２３Ｂ】図２３Ａ中、線Ｂ−Ｂ'に沿った断面図である。
【図２３Ｃ】図２３Ａ中、線Ｃ−Ｃ'に沿った断面図である。
【図２３Ｄ】図２３Ａ中、線Ｄ−Ｄ'に沿った断面図である。
【図２３Ｅ】図２３Ａ中、線Ｅ−Ｅ'に沿った断面図である。
【図２４Ａ】第１の実施形態の他の変形例による半導体装置の構成を示す平面図である。
【図２４Ｂ】図２４Ａ中、線Ｂ−Ｂ'に沿った断面図である。
【図２４Ｃ】図２４Ａ中、線Ｃ−Ｃ'に沿った断面図である。
【図２４Ｄ】図２４Ａ中、線Ｄ−Ｄ'に沿った断面図である。
【図２４Ｅ】図２４Ａ中、線Ｅ−Ｅ'に沿った断面図である。
【図２４Ｆ】図２４Ａ中、線Ｆ−Ｆ'に沿った断面図である。
【図２５Ａ】第１の実施形態の他の変形例による半導体装置の構成を示す平面図である。
【図２５Ｂ】図２５Ａ中、線Ｂ−Ｂ'に沿った断面図である。
【図２６Ａ】第２の実施形態による半導体装置の構成を示す平面図である。
【図２６Ｂ】図２６Ａ中、線Ｂ−Ｂ'に沿った断面図である。
【図２６Ｃ】図２６Ａ中、線Ｃ−Ｃ'に沿った断面図である。
【図２６Ｄ】図２６Ａ中、線Ｄ−Ｄ'に沿った断面図である。
【図２６Ｅ】図２６Ａ中、線Ｅ−Ｅ'に沿った断面図である。
【図２７Ａ】第３の実施形態による半導体装置の構成を示す平面図である。
【図２７Ｂ】図２７Ａ中、線Ｂ−Ｂ'に沿った断面図である。
【図２７Ｃ】図２７Ａ中、線Ｃ−Ｃ'に沿った断面図である。
【図２７Ｄ】図２７Ａ中、線Ｄ−Ｄ'に沿った断面図である。
【図２７Ｅ】図２７Ａ中、線Ｅ−Ｅ'に沿った断面図である。
【図２８Ａ】第３の実施形態による半導体装置の製造方法の一工程を説明するための平面図である。
【図２８Ｂ】図２８Ａ中、線Ｂ−Ｂ'に沿った断面図である。
【図２８Ｃ】図２８Ａ中、線Ｃ−Ｃ'に沿った断面図である。
【図２８Ｄ】図２８Ａ中、線Ｄ−Ｄ'に沿った断面図である。
【図２８Ｅ】図２８Ａ中、線Ｅ−Ｅ'に沿った断面図である。
【図２９Ａ】第３の実施形態による半導体装置の製造方法の一工程を説明するための平面図である。
【図２９Ｂ】図２９Ａ中、線Ｂ−Ｂ'に沿った断面図である。
【図２９Ｃ】図２９Ａ中、線Ｃ−Ｃ'に沿った断面図である。
【図２９Ｄ】図２９Ａ中、線Ｄ−Ｄ'に沿った断面図である。
【図２９Ｅ】図２９Ａ中、線Ｅ−Ｅ'に沿った断面図である。
【図３０Ａ】第３の実施形態による半導体装置の製造方法の一工程を説明するための平面図である。
【図３０Ｂ】図３０Ａ中、線Ｂ−Ｂ'に沿った断面図である。
【図３０Ｃ】図３０Ａ中、線Ｃ−Ｃ'に沿った断面図である。
【図３０Ｄ】図３０Ａ中、線Ｄ−Ｄ'に沿った断面図である。
【図３０Ｅ】図３０Ａ中、線Ｅ−Ｅ'に沿った断面図である。
【図３１Ａ】第３の実施形態による半導体装置の製造方法の一工程を説明するための平面図である。
【図３１Ｂ】図３１Ａ中、線Ｂ−Ｂ'に沿った断面図である。
【図３１Ｃ】図３１Ａ中、線Ｃ−Ｃ'に沿った断面図である。
【図３１Ｄ】図３１Ａ中、線Ｄ−Ｄ'に沿った断面図である。
【図３１Ｅ】図３１Ａ中、線Ｅ−Ｅ'に沿った断面図である。
【図３２Ａ】第３の実施形態による半導体装置の製造方法の一工程を説明するための平面図である。
【図３２Ｂ】図３２Ａ中、線Ｂ−Ｂ'に沿った断面図である。
【図３２Ｃ】図３２Ａ中、線Ｃ−Ｃ'に沿った断面図である。
【図３２Ｄ】図３２Ａ中、線Ｄ−Ｄ'に沿った断面図である。
【図３２Ｅ】図３２Ａ中、線Ｅ−Ｅ'に沿った断面図である。
【図３３Ａ】第３の実施形態による半導体装置の製造方法の一工程を説明するための平面図である。
【図３３Ｂ】図３３Ａ中、線Ｂ−Ｂ'に沿った断面図である。
【図３３Ｃ】図３３Ａ中、線Ｃ−Ｃ'に沿った断面図である。
【図３３Ｄ】図３３Ａ中、線Ｄ−Ｄ'に沿った断面図である。
【図３３Ｅ】図３３Ａ中、線Ｅ−Ｅ'に沿った断面図である。
【発明を実施するための形態】
【００１６】
（第１の実施形態）
図３Ａは、第１の実施形態による半導体装置２０の構成を示す平面図、図３Ｂ〜図３Ｆは、前記図３Ａ中、それぞれ線Ｂ−Ｂ'，Ｃ−Ｃ'，Ｄ−Ｄ'，Ｅ−Ｅ'およびＦ−Ｆ'に沿った断面図である。
【００１７】
図３Ａ〜図３Ｆを参照するに、前記半導体装置２０はＤｔ−ＭＯＳトランジスタＴｒＡおよびＴｒＢを含み、前記Ｄｔ−ＭＯＳトランジスタＴｒＡ，ＴｒＢは、ｎ型ウェル２１ＮＷを形成されさらに前記ｎ型ウェル２１ＮＷ上にｐ型ウェル２１ＰＷを形成されたｐ型シリコン基板２１中において、図３Ｇおよび図３Ｈに太線で輪郭を示すように、ＳＴＩ型の素子分離領域２１Ｉにより囲まれた素子領域２１０中に形成されている。後ほど詳細に説明するが、図３Ｇは図３Ａの平面図において、前記シリコン基板２１上、および前記シリコン基板２１の表面上のゲート電極及びゲート絶縁膜、サイドウォールを除去した状態を示す平面図である。また、図３Ｈは、前記図３Ｇの平面図において、さらに一部の絶縁膜および一部の基板を除去してｐ型ウェル２１ＰＷを露出させた状態を示す平面図である。
【００１８】
本実施形態では前記素子領域２１０は、前記シリコン基板２１の表面に前記素子分離領域２１Ｉから連続して形成された、図３Ｇ中に破線で示す絶縁膜領域部分（２１ＩＴＡ）Ａ〜（２１ＩＴＡ）Ｃを含む絶縁膜領域２１ＩＴＡおよび絶縁膜領域部分（２１ＩＴＢ）Ａ〜（２１ＩＴＢ）Ｃを含む絶縁膜領域２１ＩＴＢにより、活性領域２１Ａと第１および第２のタップ領域２１ＴＡ．２１ＴＢとに分割されている。
【００１９】
図３Ａの平面図および図３Ｂの断面図を参照するに、前記シリコン基板２１上には前記活性領域２１Ａから前記タップ領域２１ＴＡまで第１のＤｔ−ＭＯＳトランジスタＴｒＡのポリシリコンゲート電極２３ＧＡが前記絶縁膜領域２１ＩＴＡの絶縁膜領域部分（２１ＩＴＡ）Ａを超えて延在し、また同様に前記活性領域２１Ａから前記タップ領域２１ＴＢまで第２のＤｔ−ＭＯＳトランジスタＴｒＢのポリシリコンゲート電極２３ＧＢが前記絶縁膜領域２１ＩＴＢの絶縁膜領域部分（２１ＩＴＢ）Ａを超えて延在する。図示の例ではポリシリコンゲート電極２３ＧＡ，２３ＧＢは平行に描画されているが、本実施形態は前記ゲート電極２３ＧＡ，２３ＧＢが平行でない場合をも含むものである。前記ポリシリコンゲート電極２３ＧＡはシリサイド層２３ＧＡｓを担持し、また前記ポリシリコンゲート電極２３ＧＢはシリサイド層２３ＧＢｓを担持する。
【００２０】
また前記ポリシリコンゲート電極２３ＧＡは、前記ポリシリコンゲート電極２３ＧＢから遠い側の側壁面上にシリコン窒化膜よりなる側壁絶縁膜２４ａを有し、また前記ゲート電極２３ｂに近い型の側壁面上に同じくシリコン窒化膜よりなる側壁絶縁膜２４ｂを有している。ただし前記側壁絶縁膜２４ａ，２４ｂは、前記ポリシリコンゲート電極２３ＧＡの両端部において連続している。同様に前記ゲート電極２３ＧＢは、前記ゲート電極２３ＧＡに近い側の側壁面上にシリコン窒化膜よりなる側壁絶縁膜２４ｃを有し、また前記ゲート電極２３ａから遠い型の側壁面上に同じくシリコン窒化膜よりなる側壁絶縁膜２４ｄを有している。ただし前記側壁絶縁膜２４ｃ，２４ｄは、前記ゲート電極２３ＧＢの両端部において連続している。
【００２１】
図３Ｂの断面図よりわかるように前記ポリシリコンゲート電極２３ＧＡは前記活性領域２１Ａにおいては前記シリコン基板２１上にゲート絶縁膜２２Ａを介して形成されており、また前記絶縁膜領域２１ＩＴＡの絶縁膜領域部分（２１ＩＴＡ）Ａおよびタップ領域２１ＴＡ上においては、前記ゲート絶縁膜２２Ａから連続する同様な絶縁膜２２Ａｉを介して形成されている。図示は省略するが、ポリシリコンゲート電極２３ＧＢも同様である。
【００２２】
前記タップ領域２１ＴＡは図３Ａおよび図３Ｇの平面図および図３Ｂおよび図３Ｆの断面図に示すように素子分離領域２１Ｉおよび絶縁膜領域２１ＩＴＡを構成する絶縁膜領域部分（２１ＩＴＡ）Ａ〜（２１ＩＴＡ）Ｃにより画成され、表面にコンタクト抵抗低減のためｎ＋型コンタクト領域２１ＴＡＰあるいは２１ＴＢＰが形成され、シリサイド層２１ＴＡｓにより覆われている。また前記ポリシリコンゲート電極２３ＧＡは前記タップ領域２１ＴＡに、シェアドコンタクトプラグ２３ＴＡＳｃにより、前記シリサイド層２１ＴＡｓおよびゲート電極２３ＧＡ上のシリサイド層２３ＧＡｓを介して、電気的に接続されている。また図３Ｂよりわかるように前記タップ領域２１ＴＡは前記絶縁膜領域部分（２１ＩＴＡ）Ａの下を通って前記活性領域に連続するｐ型ウェル２１ＰＷの一部により構成されている。このため、このようなトランジスタＴｒＡは、先に図１で説明したようなダイナミックスレッショルド動作を示す。
【００２３】
同様に前記タップ領域２１ＴＢも図３Ａおよび図３Ｇの平面図および図３Ｂおよび図３Ｆの断面図に示すようにシリサイド層２１ＴＢｓにより覆われており、前記ポリシリコンゲート電極２３ＧＢは前記タップ領域２１ＴＢにシェアドコンタクトプラグ２３ＴＢＳｃにより、前記シリサイド層２１ＴＢｓおよびゲート電極２３ＧＢ上のシリサイド層２３ＧＢｓを介して、電気的に接続されている。また図示は省略するが、前記タップ領域２１ＴＢも前記絶縁膜領域部分（２１ＩＴＢ）Ａの下を通って前記活性領域２１Ａに連続するｐ型ウェル２１ＰＷの一部により構成されている。このため、トランジスタＴｒＢもまた、先に図１で説明したようなダイナミックスレッショルド動作を示す。
【００２４】
さらに図３Ａの平面図および図３Ｃおよび図３Ｄの断面図を参照するに、前記活性領域２１Ａでは前記シリコン基板２１中、前記ゲート電極２３ＧＡの図中左側に前記第１のトランジスタＴｒＡのｎ＋型ソース領域２１ＳＡが、また図中右側にｎ＋型ドレイン領域２１ＤＡが形成されており、また前記ゲート電極２３ＧＢの図中左側において前記ドレイン領域２１ＤＡが前記第２のトランジスタＴｒＢのｎ＋型ソース領域２１ＳＢを兼用して形成されている。さらに前記ポリシリコンゲート電極２３ＧＢの右側には、前記第２のトランジスタＴｒＢのｎ＋型ドレイン領域２１ＤＢが形成されている。
【００２５】
図３Ａの平面図および図３Ｃの断面図よりわかるように前記ソース領域２１ＳＡの表面にはシリサイド層２１ＳＡｓが形成されており、前記ドレイン領域２１ＤＡの表面にはシリサイド層２１ＳＡｓが形成されている。さらに前記ソース領域２１ＳＢの表面にはシリサイド層２１ＳＢｓが形成されており、前記ドレイン領域２１ＤＢの表面にはシリサイド層２１ＤＢｓが形成されている。ここで前記シリサイド層２１ＤＡｓとシリサイド層２１ＳＢｓは連続して単一のシリサイド層を形成する。前記シリサイド層２１ＳＡｓ、シリサイド層２１ＤＡｓ、従ってシリサイド層２１ＳＢｓ、およびシリサイド層２１ＤＢｓ上には、コンタクトプラグＶＡ，ＶＢ，ＶＣがそれぞれ形成されている。
【００２６】
さらに図３Ｃおよび図３Ｄの断面図を参照するに、前記トランジスタＴｒＡのソース領域２１ＳＡの直下には前記素子分離領域２１Ｉから延在する埋込絶縁領域２１ＩＳＡが形成されており、また前記トランジスタＴｒＡのドレイン領域２１ＤＡの直下には、やはり前記素子分離領域２１Ｉより延在する埋込絶縁領域２１ＩＤＡが形成されている。またトランジスタＴｒＢのソース領域２１ＳＢの直下には、前記素子分離領域２１Ｉより延在する埋込絶縁領域２１ＩＳＢが形成されている。ここで埋込絶縁領域２１ＩＤＡは埋込絶縁領域２１ＩＳＢに連続して単一の埋込絶縁領域を形成する。さらに前記トランジスタＴｒＢのドレイン領域２１ＤＢの直下には、同様に素子分離領域２１Ｉより延在する埋込絶縁領域２１ＩＤＢが形成されている。
【００２７】
このようにソース領域あるいはドレイン領域の直下に埋め込み絶縁領域を形成することにより、本実施形態によるＤｔ−ＭＯＳトランジスタＴｒＡ，ＴｒＢにおいては前記したそれぞれのソースあるいはドレイン領域において寄生容量が低減され、動作速度が向上する。
【００２８】
さらに図３Ｄの断面図を参照するに、本実施形態では前記埋込絶縁領域２１ＩＳＡおよび２１ＩＤＡの間に、前記シリコン基板２１の一部により、前記ゲート絶縁膜２２Ａ，ゲート電極２３ＧＡおよび側壁絶縁膜２４ａ，２４ｂを支持するメサ領域２１ＭＡが形成され、前記メサ領域２１ＭＡ中には前記側壁絶縁膜２４ａ，２４ｂの直下にｎ型のソースエクステンション領域２１ａおよびドレインエクステンション領域２１ｂがそれぞれ形成されているのがわかる。また前記ソースエクステンション領域２１ａとドレインエクステンション領域２１ｂの間には、ｐ型のチャネル領域ＣＨＡが形成されている。
【００２９】
同様に前記埋込絶縁領域２１ＩＳＢおよび２１ＩＤＢの間には、前記シリコン基板２１の一部により、前記ゲート絶縁膜２２Ｂ，ゲート電極２３ＧＢおよび側壁絶縁膜２４ｃ，２４ｄを支持するメサ領域２１ＭＢが形成され、前記メサ領域２１ＭＢ中には前記側壁絶縁膜２４ｃ，２４ｄの直下にｎ型のソースエクステンション領域２１ｃおよびドレインエクステンション領域２１ｄがそれぞれ形成されている。また前記ソースエクステンション領域２１ｃとドレインエクステンション領域２１ｄの間には、ｐ型のチャネル領域ＣＨＢが形成されている。
【００３０】
そこで本実施形態によれば、前記ポリシリコンゲート電極２３ＧＡ，２３ＧＢに適当なゲート電圧を印加することにより、前記チャネル領域ＣＨＡあるいはＣＨＢの導通を通常のＭＯＳトランジスタと同様に制御することが可能となる。ただし本実施形態では、先にも説明したようにポリシリコンゲート電極２３ＧＡが前記タップ領域２１ＴＡに接続されており、タップ領域２１ＴＡは前記絶縁膜領域２１ＩＴＡの下を通って前記チャネル領域ＣＨＡに導通しているため、トランジスタＴｒＡは図１で説明したようなダイナミックスレッショルド動作を示す。同様に本実施形態では、先にも説明したようにポリシリコンゲート電極２３ＧＢが前記タップ領域２１ＴＢに接続されており、タップ領域２１ＴＢは前記絶縁膜領域２１ＩＴＢの下を通って前記チャネル領域ＣＨＢに導通しているため、トランジスタＴｒＡは図１で説明したようなダイナミックスレッショルド動作を示す。
【００３１】
さらに前記メサ構造２１ＭＡには前記埋込絶縁領域２１ＩＳＡおよび２１ＩＤＡ上にｐ−型のシリコンエピタキシャル層２１ｅｐ１，２１ｅｐ２が、前記メサ構造２１ＭＡのそれぞれの側壁面に結合して形成されており、前記ｎ＋型のソース領域２１ＳＡは前記シリコンエピタキシャル層２１ｅｐ１中に、また前記ｎ＋型のドレイン領域２１ＤＡは前記シリコンエピタキシャル層２１ｅｐ２中に、それぞれ形成されている。
【００３２】
同様に前記メサ構造２１ＭＢには前記埋込絶縁領域２１ＩＳＢおよび２１ＩＤＢ上にｐ−型のシリコンエピタキシャル層２１ｅｐ３，２１ｅｐ４が、前記メサ構造２１ＭＡのそれぞれの側壁面に結合して形成されており、前記ｎ＋型のソース領域２１ＳＢは前記シリコンエピタキシャル層２１ｅｐ３中に、また前記ｎ＋型のドレイン領域２１ＤＢは前記シリコンエピタキシャル層２１ｅｐ４中に、それぞれ形成されている。ここで前記シリコンエピタキシャル層２１ｅｐ２と２１ｅｐ３とは連続した単一のシリコンエピタキシャル層を形成する。
【００３３】
前記メサ構造ＭＡ中には、下部のｎ型ウェル２１ＮＷと上部のｐ型ウェル２１ＰＷにより破線で示したｐｎ接合面ｐｎＡが前記埋込絶縁膜２１ＩＳＡおよび２１ＩＤＡの上端よりも深く下端よりも浅い位置に形成されており、また同様に前記メサ構造ＭＢ中には、下部のｎ型ウェル２１ＮＷと上部のｐ型ウェル２１ＰＷにより破線で示したｐｎ接合面ｐｎＢが前記埋込絶縁膜２１ＩＳＢおよび２１ＩＤＢの上端よりも深く下端よりも浅い位置に形成されている。前記ｐｎ接合面ｐｎＡおよびｐｎＢをこのように形成することにより、前記トランジスタＴｒＡの動作とＴｒＢの動作の干渉を回避することができる。
【００３４】
先の説明と重複するが、本実施形態の半導体装置２０では、図３Ｃおよび図３Ｅの断面図、さらに図３Ｇの平面図よりわかるように、前記活性領域２１Ａからは前記タップ領域２１ＴＡ，２１ＴＢまで、前記ゲート電極２３ＧＡ，２３ＧＢの下を、前記ｎ型ウェル２１ＮＷおよびｐ型ウェル２１ＰＷを含み、シリコン基板２１の一部を構成し、それぞれ前記メサ構造２１ＭＡおよびメサ構造２１ＭＢを含む延在部２１ＥｘＡおよび２１ＥｘＢが延在していることに注意すべきである。前記延在部２１ＥｘＡは前記メサ構造２１ＭＡに対応する中央部分（２１ＥｘＡ）Ａとその両側の周辺部分（２１ＥｘＡ）Ｂ，（２１ＥｘＡ）Ｃとより構成され、前記中央部分は図３Ｈに示されるように前記シリコン基板２１のｐ型ウェル２１ＰＷより構成され、前記素子分離領域２１Ｉから連続する薄くて浅い絶縁膜領域（２１ＩＴＡ）Ａの下を通過して前記タップ領域２１ＴＡに到達し、前記Ｄｔ−ＭＯＳトランジスタＴｒＡのボディを構成する。同様に前記延在部２１ＥｘＢは前記メサ構造２１ＭＢに対応する中央部分（２１ＥｘＢ）Ａとその両側の周辺部分（２１ＥｘＢ）Ｂ，（２１ＥｘＢ）Ｃとより構成され、前記中央部分（２１ＥｘＢ）Ａは図３Ｈに示されるように前記シリコン基板２１のｐ型ウェル２１ＰＷより構成され、前記素子分離領域２１Ｉから連続する薄くて浅い絶縁膜領域部分（２１ＩＴＢ）Ａの下を通過して前記タップ領域２１ＴＢに到達し、前記Ｄｔ−ＭＯＳトランジスタＴｒＢのボディを構成する。ただし図３Ｈは図３Ｇの平面図において、前記浅い絶縁膜領域部分（２１ＩＴＡ）Ａおよび（２１ＩＴＢ）Ａを除去して示す平面図である。
【００３５】
このように前記Ｄｔ−ＭＯＳトランジスタＴｒＡではそのチャネル領域ＣＨＡがボディとして、前記延在部２１ＥｘＡの中央部分（２１ＥｘＡ）Ａを介して前記浅い絶縁領域部分（２１ＩＴＡ）Ａの下を通って、前記活性領域２１Ａの外に形成された前記タップ領域２１ＴＡまで引き出される。同様に前記Ｄｔ−ＭＯＳトランジスタＴｒＢではそのチャネル領域ＣＨＢがボディとして、前記延在部２１ＥｘＢの中央部分（２１ＥｘＢ）Ａを介して前記浅い絶縁領域部分（２１ＩＴＢ）Ａの下を通って、前記活性領域２１Ａの外に形成された前記タップ領域２１ＴＢまで引き出される。その際本実施形態によれば、前記浅い絶縁領域部分（２１ＩＴＡ）Ａの厚さを減少させることが可能で、前記延在部２１ＥｘＢの中央部分（２１ＥｘＢ）Ａを構成するｐ型ウェル２１ＰＷに十分な高さを確保することができる。その結果、前記Ｄｔ−ＭＯＳトランジスタＴｒＡのボディ抵抗を低減させることが可能となる。例えば図３Ｅの断面において前記ｐｎ接合面２１ｐｎＡの深さを２３０ｎｍ〜２７０ｎｍ、前記浅い絶縁膜領域部分（２１ＩＴＢ）Ａの厚さを４５ｎｍ〜５５ｎｍとした場合、前記メサ構造２１ＭＡ中のｐ型ウェル２１ＰＷより構成されるボディとして、１８５ｎｍ〜２２５ｎｍの高さを確保することが可能である。Ｄｔ−ＭＯＳトランジスタＴｒＢについても同様である。
【００３６】
なお前記メサ構造２１ＭＡの幅は、図３Ｄの断面では前記側壁絶縁膜２４ａの外端から側壁絶縁膜２４ｂの外端、あるいは前記側壁絶縁膜２４ｃの外端から側壁絶縁膜２４ｄの外端までの距離に対応し、前記トランジスタＴｒＡあるいはＴｒＢのゲート長が例えば６０ｎｍの場合には、１２０ｎｍ程度となり、図３Ｅの断面では、後で説明する製造方法を適用した場合、この幅よりもわずかに小さな値となる。ただし上記の寸法はあくまでも一例であり、本実施形態はかかる特定の寸法に限定されるものではない。
【００３７】
これに対し前記延在部２１ＥｘＡの周辺部分（２１ＥｘＡ）Ｂおよび（２１ＥｘＡ）Ｃは図３Ｃおよび図３Ｅの断面図、および図３Ｇおよび図３Ｈの平面図よりわかるように、前記浅い絶縁領域部分（２１ＩＴＡ）Ａの両側の深くて厚い絶縁膜領域部分（２１ＩＴＡ）Ｂ，（２１ＩＴＡ）Ｃの下を延在するｎ型ウェル２１ＮＷより構成されている。そこで図３Ｅの断面図よりわかるように、前記絶縁膜領域部分（２１ＩＴＡ）Ｂ，（２１ＩＴＡ）Ｃにより画成される前記延在部２１ＥｘＡの中央部分（２１ＥｘＡ）Ａは、前記ｐ型ウェル２１ＰＷよりなりボディを構成する上部とｎ型ウェル２１ＮＷよりなる下部との間でｐｎ接合面２１ｐｎＡを含み前記メサ構造２１ＭＡに連続するメサ構造を形成する。前記延在部２１ＥｘＡの周辺部分（２１ＥｘＡ）Ｂおよび（２１ＥｘＡ）Ｃは、隣接するＤｔ−ＭＯＳトランジスタＴｒＢに対し、素子分離領域２１Ｉにより電気的に分離される。
【００３８】
同様に前記延在部２１ＥｘＢの周辺部分（２１ＥｘＢ）Ｂおよび（２１ＥｘＢ）Ｃは図３Ｃおよび図３Ｅの断面図、および図３Ｇおよび図３Ｈの平面図よりわかるように、前記浅い絶縁膜領域部分（２１ＩＴＢ）Ａの両側の深くて厚い絶縁膜領域部分（２１ＩＴＢ）Ｂ，（２１ＩＴＢ）Ｃの下を延在するｎ型ウェル２１ＮＷより構成されている。そこで図３Ｅの断面図よりわかるように、前記絶縁膜領域部分（２１ＩＴＢ）Ｂ，（２１ＩＴＢ）Ｃにより画成される前記延在部２１ＥｘＡの中央部分（２１ＥｘＢ）Ａは、前記ｐ型ウェル２１ＰＷよりなりボディを構成する上部とｎ型ウェル２１ＮＷよりなる下部との間でｐｎ接合面２１ｐｎＡを含み前記メサ構造２１ＭＢに連続するメサ構造を形成する。前記延在部２１ＥｘＢの周辺部分（２１ＥｘＢ）Ｂおよび（２１ＥｘＢ）Ｃは、隣接するＤｔ−ＭＯＳトランジスタＴｒＡに対し、素子分離領域２１Ｉにより電気的に分離される。
【００３９】
さらに図３Ｃの断面図に示されるように前記深くて厚い絶縁膜領域部分（２１ＩＴＡ）Ｂは前記トランジスタＴｒＡのドレイン領域２１ＤＡ、すなわちトランジスタＴｒＢのソース領域２１ＳＢ直下の埋込絶縁膜２１ＩＤＡ、従って埋め込み絶縁膜２１ＩＳＢに連続しており、その結果、前記ドレイン領域２１ＤＡ、従ってソース領域２１ＳＢが前記タップ領域２１ＴＡを構成するｐ型ウェル２１ＰＷに直接に接することがない。ソース領域２１ＳＡおよびドレイン領域２１ＤＢについても同様である。
【００４０】
本実施形態によれば、図３Ｂ，図３Ｃおよび図３Ｅの断面図に端的に示されるように、前記絶縁膜領域部分（２１ＩＴＡ）Ｂおよび（２１ＩＴＡ）Ｃ、あるいは絶縁膜領域部分（２１ＩＴＢ）Ｂおよび（２１ＩＴＢ）Ｃを、前記ソース領域あるいはドレイン領域、例えばソース領域２１ＳＢ、従ってドレイン領域２１ＤＡの下端を超える深さ、図示の例では前記ｎ型ウェル２１ＮＷの深さ、まで深く形成する一方、前記絶縁膜領域部分（２１ＩＴＡ）Ａあるいは（２１ＩＴＢ）Ａの深さを浅く、前記タップ領域２１ＴＡ，２１ＴＢをそれぞれのトランジスタのソース領域あるいはドレイン領域から、ｐｎ接合ではなく絶縁膜により分離する一方、前記ボディ（２１ＥｘＡ）Ａあるいは（２１ＥｘＢ）Ａを構成するｐ型ウェル２１ＰＷに対し十分な高さを確保することが可能となり、前記Ｄｔ−ＭＯＳトランジスタＴｒＡ，ＴｒＢの動作速度を向上させることが可能となる。また本実施形態によれば、前記絶縁膜領域部分（２１ＩＴＡ）Ａが、前記絶縁膜領域部分（２１ＩＴＡ）Ｂおよび（２１ＩＴＡ）Ｃよりも浅いものとなり、ボディの低抵抗化が可能となる。
【００４１】
先にも述べたように本実施形態において、前記絶縁膜領域部分（２１ＩＴＡ）Ｂおよび（２１ＩＴＡ）Ｃ、あるいは絶縁膜領域部分（２１ＩＴＢ）Ｂおよび（２１ＩＴＢ）Ｃを、前記ｎ型ウェル２１ＮＷの深さまで深く形成する必要はかならずしもない。特に前記ソース領域あるいはドレイン領域、例えばソース領域２１ＳＢ、従ってドレイン領域２１ＤＡの下端を超える深さ、例えば前記シリコンエピタキシャル層２１ｅｐ１〜２１ｅｐ３の下端を超える深さに形成ことにより、例えば前記絶縁膜領域部分（２１ＩＴＡ）Ｂは前記活性領域２１Ａ中の埋込絶縁領域２１ＩＤＡ、すなわち２１ＩＳＢに連続し、その結果、前記活性領域２１Ａ中のドレイン領域２１ＤＡ、すなわちソース領域２１ＳＢは、前記素子分離領域２１Ｉ、埋込絶縁領域２１ＩＤＡおよび前記絶縁膜領域部分（２１ＩＴＡ）Ｂにより囲まれ、前記タップ領域２１ＴＡから完全にかつ確実に分離される。その他のソース領域２１ＳＡおよびドレイン領域２１ＤＢにおいても同様である。
【００４２】
またかかる構成によれば、例えば図３Ｃの断面において前記ドレイン領域２１ＤＡ、従ってソース領域２１ＳＢをイオン注入により形成する際に位置ずれが発生し、タップ領域２１ＴＡの一部にまで、ｎ＋型の不純物元素がイオン注入されたような場合であっても、前記ドレイン領域２１ＤＡ、従ってソース領域２１ＳＢが、前記タップ領域２１ＴＡから深い絶縁膜領域部分（２１ＩＴＡ）Ｂにより分離されているため、ソース領域やドレイン領域がタップ領域と短絡することはなく、Ｄｔ−ＭＯＳトランジスタの製造歩留まりを向上させることが可能となる。
【００４３】
以下、本実施形態の半導体装置２０の製造方法について、図４Ａ〜図４Ｍおよび図５Ａ〜図５Ｃ，図６および図７Ａ〜図２７Ｅを参照しながら説明する。図４Ａ〜図４Ｍまでは、前記Ｄｔ−ＭＯＳトランジスタＴｒＡについてのみ説明するが、Ｄｔ−ＭＯＳトランジスタＴｒＢの製造にあたっても、同様なプロセスが適用される。
【００４４】
図４Ａを参照するに本実施形態ではまず例えばｐ−型にドープされたシリコン基板２１を準備し、必要に応じてＢ（ボロン）などのｐ型不純物元素をイオン注入し、ｐ−型ウェル２１ＰＷを形成する。
【００４５】
次に図４Ｂに示すように前記シリコン基板２１の表面を酸化して熱酸化膜２１ｏｘを形成した後、シリコン窒化膜２１Ｎを堆積し、さらに図４Ｃの工程において前記シリコン窒化膜２１Ｎおよび熱酸化膜２１ｏｘをパターニングし、前記素子分離領域２１Ｉの形成領域および前記絶縁膜領域２１ＩＴＡの形成に開口部２１ＩＭおよび２１ＩＴＡＭをそれぞれ形成し、前記シリコン基板２１の表面を露出させる。
【００４６】
さらに図４Ｄの工程において前記開口部２１ＩＴＡＭをレジストパターンＲ１により保護し、図４Ｅの工程において前記シリコン基板２１を前記レジストパターンＲ１，シリコン窒化膜２１Ｎおよび熱酸化膜２１ｏｘをマスクにドライエッチングし、前記素子分離領域２１Ｉに対応して素子分離溝２１Ｉｔを形成する。
【００４７】
さらに図４Ｆの工程において前記レジストパターンＲ１を除去して前記開口部２１ＩＴＡＭにおいて前記シリコン基板２１の表面を露出し、さらに図４Ｇの工程において前記シリコン基板２１を前記シリコン窒化膜２１Ｎおよび熱酸化膜２１ｏｘをマスクにドライエッチングし、前記開口部２１ＩＴＡＭにおいて凹部２１Ｐｔを例えば２０ｎｍ〜１００ｎｍの深さｄで形成する。またこのドライエッチングに伴い、前記素子分離溝２１Ｉｔの深さが所定の例えば２５０ｎｍ〜４００ｎｍの深さに到達する。
【００４８】
さらに図４Ｈの工程において前記シリコン基板２１上に例えば高密度プラズマＣＶＤ法などによりシリコン酸化膜２１Ｏｘを、前記素子分離溝２１Ｉｔおよび前記凹部２１Ｐｔを充填するように形成し、図４Ｉの工程で前記シリコン窒化膜２１Ｎをストッパに、前記シリコン基板上のシリコン酸化膜２１Ｏｘを、化学機械研磨（ＣＭＰ）法およびドライエッチングにより除去する。
【００４９】
さらに図４Ｊの工程において、前記シリコン窒化膜２１Ｎおよび熱酸化膜２１Ｏｘを除去し、前記シリコン基板２１の表面を、前記活性領域２１Ａおよびタップ領域２１ＴＡ、さらに図示はされていないがタップ領域２１ＴＢに対応して露出させる。その結果、前記素子分離溝２１Ｉｔを充填してＳＴＩ型の素子分離構造２１Ｉが、素子領域２１０を画成するように形成され、さらに前記素子領域２１０中において前記凹部２１Ｐｔを充填して、絶縁膜領域２１ＩＴＡが、前記深さｄに対応する厚さで形成される。
【００５０】
さらに図４Ｋの工程において、前記シリコン基板２１中にＰ（リン）あるいはヒ素（Ａｓ）などのｎ型不純物元素を、前記素子分離領域２１Ｉの下端近傍の深さにイオン注入し、前記ｐ型ウェル２１ＰＷの下にｎ型ウェル２１ＮＷを、前記ｎ型ウェル２１ＮＷの上端が前記素子分離領域２１Ｉの下端よりも浅い、例えば２５０ｎｍ〜３５０ｎｍの深さになるように形成する。図示の例では前記ｎ型ウェル２１ＮＷの下端が素子分離領域２１Ｉの下端に一致しているが、ｎ型ウェル２１ＮＷの下端はこのような特定の深さに限定されるものではなく、より深くてもかまわない。
【００５１】
図５Ａは、前記図４Ｋの工程に対応する、前記シリコン基板２１の平面図を示す。
【００５２】
図５Ａを参照するに、素子分離領域２１Ｉが太線で示す素子領域２１０を画成しており、前記素子領域２１０中には、前記図４Ｋで説明した絶縁膜領域２１ＩＴＡの他に、同様な絶縁膜領域２１ＩＴＢが形成されており、その結果、前記素子領域２１０の表面は前記絶縁膜領域２１ＩＴＡおよび２１ＩＴＢにより、活性領域２１Ａおよびタップ領域２１ＴＡ，２１ＴＢに分割されているのがわかる。また前記活性領域２１Ａからは前記タップ領域２１ＴＡ，２１ＴＢまで、シリコン基板２１の一部が、先に説明した図３Ｇおよび図３Ｈの平面図に対応して、延在部２１ＥｘＡ，２１ＥｘＢとして延在しているのがわかる。
【００５３】
図５Ｂは図５Ａ中、線Ａ−Ａ'に沿った活性領域２１Ａの断面図、図５Ｃは図５Ａ中、線Ｂ−Ｂ'に沿った延在部２１ＥｘＡ，２１ＥｘＢの断面図である。
【００５４】
図５Ｂの断面図を参照するに、前記活性領域２１Ａは素子分離領域２１Ｉにより画成され、下部にｎ型ウェル２１ＮＷを、上部にｐ型ウェル２１ＰＷを有し、前記素子分離領域２１Ｉの下端よりもやや浅い位置に、前記ｐｎ接合２１ｐｎＡ，２１ｐｎＢに対応するｐｎ接合が形成されるのがわかる。
【００５５】
さらに図５Ｃの断面図を参照するに、前記延在部２１ＥｘＡ，２１ＥｘＢは前記素子領域２１Ｉにより画成されており、前記Ｂ−Ｂ'断面においては例えば２０ｎｍ〜１００ｎｍの厚さｄを有する絶縁膜領域２１ＩＴＡ，２１ＩＴＢの下をそれぞれ延在しており、前記ｐ型ウェル２１ＰＷはその下のｎ型ウェル２１ＮＷとの接合面から測って１５０ｎｍ〜２３０ｎｍの高さｈを有している。
【００５６】
次に図４Ｌの工程において、前記シリコン基板２１上に厚さが例えば１ｎｍ〜２ｎｍの熱酸化膜あるいはプラズマ酸化膜２２ｉを介してポリシリコン膜２３が、例えば１５０ｎｍ〜２００ｎｍの膜厚で形成され、さらに図４Ｍの工程において、前記ポリシリコン膜２３上に厚さが１ｎｍ〜２ｎｍの熱酸化膜あるいはプラズマ酸化膜２３ｉを介して厚さが１ｎｍ〜２ｎｍのシリコン窒化膜２３ｎを堆積する。ただし図４Ｌおよび図４Ｍは、前記図５Ａ中、線Ａ−Ａ'に沿った断面図である。
【００５７】
さらに図４Ｎの工程において前記ポリシリコン膜２３をパターニングし、ポリシリコンゲート電極２３ＧＡ，２３ＧＢを、それぞれが前記熱酸化膜あるいはプラズマ酸化膜２３ｉと前記シリコン窒化膜２３ｎを担持した状態で形成する。このようにして形成されたポリシリコンゲート電極２３ＧＡ，２３ＧＢは、前記シリコン基板２１上において、前記図６の平面図に示すように、前記活性領域２１Ａから前記タップ領域２１ＴＡあるいはタップ領域２１ＴＢまで、前記絶縁膜領域２１ＩＴＡ，２１ＩＴＢ上をそれぞれ延在する。また前記活性領域２１Ａにおいては前記熱酸化膜あるいはプラズマ酸化膜２２ｉは前記ゲート電極２３ＧＡの直下においてゲート絶縁膜２２Ａを形成し、また前記ゲート電極２３ＧＢの直下においてゲート絶縁膜２２Ｂを形成する。図示はしないが、かかるゲート電極２３ＧＡの形成に伴い、前記延在部２３ＥｘＡにおいて前記熱酸化膜あるいはプラズマ酸化膜２２ｉにより絶縁膜２２Ａｉが形成される。図示はしないが、前記延在部２３ＥｘＢにおいても、ゲート電極２３ＧＢの下に、前記熱酸化膜あるいはプラズマ酸化膜２２ｉにより、同様な絶縁膜が形成される。
【００５８】
さらに図４Ｏの工程において、前記図４Ｎの構造上にシリコン酸化膜２３Ｏおよびシリコン窒化膜２３Ｎが、略一様な厚さで、例えばＣＶＤ法により、順次形成される。
【００５９】
前記図４Ｋの工程の後、本実施形態による半導体装置の製造方法は、図７Ａ〜図７Ｅに示す工程に進む。ここで図７Ａは本工程における半導体装置２０の平面図、図７Ｂ〜図７Ｅは、それぞれ線Ｂ−Ｂ'，Ｃ−Ｃ'，Ｄ−Ｄ'およびＥ−Ｅ'に沿った断面図である。
【００６０】
図７Ａ〜図７Ｅを参照するに、この工程では前記シリコン窒化膜２３Ｎが、前記タップ領域２１ＴＡ，２１ＴＢを除き、その下のシリコン酸化膜２３Ｏをストッパにエッチバックされ、その結果、前記ゲート電極２３ＧＡには前記シリコン窒化膜２３Ｎから側壁絶縁膜２３Ｎａ，２３Ｎｂが、前記シリコン酸化膜２３Ｏを介して形成され、さらに前記ゲート電極２３ＧＢには前記シリコン窒化膜２３Ｎから側壁絶縁膜２３Ｎｃ，２３Ｎｄが、前記シリコン酸化膜２３Ｏを介して形成される。ここで前記側壁絶縁膜２３Ｎａ〜２３Ｎｄは、後で説明するように仮のゲート側壁絶縁膜である。
【００６１】
前記図７Ａ〜図７Ｅの工程の後、本実施形態による半導体装置の製造方法は、図８Ａ〜図８Ｅに示す工程に進む。ここで図８Ａは作製中の前記半導体装置２０を示す平面図、図８Ｂ〜図８Ｅは、それぞれ線Ｂ−Ｂ'，Ｃ−Ｃ'，Ｄ−Ｄ'およびＥ−Ｅ'に沿った断面図である。
【００６２】
図８Ａ〜図８Ｅに示す工程においては、先の図７Ａ〜図７Ｅの構造に対し、前記ポリシリコンゲート電極２３ＧＡおよび２３ＧＢのシリコン窒化膜２３ｎ、および側壁絶縁膜２３Ｎａ〜２３Ｎｄをストッパとしたシリコン酸化膜のドライエッチングが行われ、前記延在部２１ＥｘＡおよび２１ＥｘＢにおいて前記側壁絶縁膜２３Ｎａ，２３Ｎｂの外側および前記側壁絶縁膜２３Ｎｃ，２３Ｎｂの外側に深さがｄの前記凹部２１Ｐｔに対応する凹部２１ＰｔＡ、および同様な凹部２１ＰｔＢがそれぞれ露出される。前記凹部２１ＰｔＡ，２１ＰｔＢの底面および側壁面には、前記ｐ型ウェル２１ＰＷが露出されている。また前記活性領域２１Ａにおいても、前記ゲート電極２３ＧＡ，２３ＧＢおよびその側壁絶縁膜２３Ｎａ〜２１Ｎｄが形成されている部分を除いて、前記ｐ型ウェル２１ＰＷが露出される。図８Ｂあるいは図８Ｃ、さらに図８Ｅに示されているように、本工程では前記凹部２３ＰＡの底部が露出するまで、前記シリコン酸化膜を深さｄ以上エッチングしているため、素子分離領域２１Ｉにおいてもシリコン酸化膜が、図８Ｃ〜図８Ｅに示すように、前記深さｄ、あるいはそれ以上にエッチングされている。
【００６３】
前記図８Ａ〜図８Ｅの工程の後、本実施形態による半導体装置の製造方法は、図９Ａ〜図９Ｅに示す工程に進む。ここで図９Ａは作製中の半導体装置２０を示す平面図、図９Ｂ〜図９Ｅは、それぞれ線Ｂ−Ｂ'，Ｃ−Ｃ'，Ｄ−Ｄ'およびＥ−Ｅ'に沿った断面図である。
【００６４】
図９Ａ〜図９Ｅに示す工程においては、先の図８Ａ〜図８Ｅの構造に対し、前記タップ領域２１ＴＡ、２１ＴＢを覆うシリコン窒化膜２３Ｎおよびポリシリコンゲート電極２３ＧＡ，２３ＧＢを覆うシリコン窒化膜２３ｎおよび側壁絶縁膜２３Ｎａ〜２３Ｎｄをマスクに前記シリコン基板２１に対しドライエッチングを行い、前記延在部２１ＥｘＡにおいて前記図９Ｄの断面図中、ポリシリコンゲート電極２３ＧＡの左側で側壁絶縁膜２３Ｎａの外側、前記ゲート電極２３ＧＡの右側で側壁絶縁膜２３Ｎｂの右側、前記ポリシリコンゲート電極２３ＧＢの左側で前記側壁絶縁膜２３Ｎｃの外側、および前記ポリシリコンゲート電極２３ＧＢの右側で側壁絶縁膜２３Ｎｄの外側に、前記浅い凹部２１ＰｔＡ，２１ＰｔＢから深いトレンチ２１ＴＲＡ、２１ＴＲＢ，２１ＴＲＣ，２１ＴＲＤがそれぞれ形成され、このうちトレンチ２１ＴＲＢとトレンチ２１ＴＲＣは、素子分離領域２１Ｉを隔てて隣接している。
【００６５】
さらに前記トレンチ２１ＴＲＡおよび２１ＴＲＢは間にメサ構造２３ＭＡを形成し、前記メサ構造２３ＭＡは前記ｐ型ウェル２１ＰＷと、その上の絶縁膜領域（２１ＩＴＡ）Ａの積層により形成され、前記ゲート電極２３ＧＡを、その側壁絶縁膜２３Ｎａおよび２３Ｎｂ、および間に介在するシリコン酸化膜２３Ｏともども、支持している。同様に前記トレンチ２１ＴＲＣおよび２１ＴＲＤは間にメサ構造２３ＭＢを形成し、前記メサ構造２３ＭＢは前記ｐ型ウェル２１ＰＷと、その上の絶縁膜領域（２１ＩＴＢ）Ａの積層により形成され、前記ゲート電極２３ＧＢを、その側壁絶縁膜２３Ｎｃおよび２３Ｎｄ、および間に介在するシリコン酸化膜２３Ｏともども、支持している。
【００６６】
前記トレンチ２１ＴＲＡ〜２１ＴＲＤを形成するエッチングでは、同時に活性領域２１Ａにおいて、トレンチ２１ＴＲＥ，２１ＴＲＦおよび２１ＴＲＧが、それぞれ前記ゲート電極２３ＧＡの図中左側で側壁絶縁膜２３Ｎａの外側、前記ゲート電極２３ＧＡの図中右側で側壁絶縁膜２３Ｎｂの外側で、かつゲート電極２３ＧＢの図中左側で側壁絶縁膜２３Ｎｃの外側、さらに前記ゲート電極２３ＧＢの図中左側で側壁絶縁膜２３Ｎｄの外側に、形成される。
【００６７】
前記活性領域２１Ａでは前記メサ構造２１ＭＡは前記トレンチ２１ＴＲＥと前記トレンチ２１ＴＲＦの間を延在し、またメサ構造２１ＭＡは前記トレンチ２１ＴＲＦと前記トレンチ２１ＴＲＧの間を延在する。
【００６８】
図９Ｃよりわかるように、前記トレンチ２１ＴＲＢはトレンチ２１ＴＲＦに連続しているが、前記凹部２１ＰｔＡの深さｄだけ、前記トレンチ２１ＴＲＦより深く形成されている。他のトレンチ２１ＴＲＡ，２１ＴＲＣおよび２１ＴＲＤについても同様である。なおトレンチ２１ＴＲＡは前記トレンチ２１ＴＲＥに連続し、トレンチ２１ＴＲＢおよびトレンチ２１ＴＲＣは共通にトレンチ２１ＴＲＦに連続し、トレンチ２１ＴＲＤはトレンチ２１ＴＲＧに連続する。
【００６９】
なお図示の例では図９Ｃよりわかるように前記トレンチ２１ＴＲＢは前記延在部２１ＥｘＡにおいてｎ型ウェル２１ＮＷを露出するように形成されており、他のウェルも同様であるが、本実施形態では必ずしも前記トレンチ２１ＴＲＢがｎ型ウェル２１ＮＷを露出する必要はなく、トレンチ２１ＴＲＢは、例えばｐ型ウェル２１ＰＷ中に形成することも可能である。
【００７０】
前記図９Ａ〜図９Ｅの工程の後、本実施形態による半導体装置の製造方法は、図１０Ａ〜図１０Ｅに示す工程に進む。ここで図１０Ａは作製中の半導体装置２０を示す平面図、図１０Ｂ〜図１０Ｅは、それぞれ線Ｂ−Ｂ'，Ｃ−Ｃ'，Ｄ−Ｄ'およびＥ−Ｅ'に沿った断面図である。
【００７１】
図１０Ａ〜図１０Ｅに示す工程においては、前記図９Ａ〜図９Ｅの構造に対し、前記シリコン窒化膜２３Ｎ、前記ポリシリコンゲート電極２３ＧＡ上のシリコン窒化膜２３ｎおよび側壁絶縁膜２３Ｎａ，２３Ｎｂ、および前記ポリシリコンゲート電極２３ＧＢ上のシリコン窒化膜２３ｎおよび側壁絶縁膜２３Ｎｃ，２３Ｎｄを耐酸化マスクに使いながら、熱酸化処理あるいはプラズマ酸化処理を行い、前記活性領域２１Ａにおいては前記トレンチ２１ＴＡ〜２１ＴＤの底面および側壁面に、また延在部２１ＥｘＡおよび２１ＥｘＢにおいては前記トレンチ２１ＴＥ〜２１ＴＧの底面および側壁面に、連続したシリコン酸化膜２１Ｏｘｄを、５ｎｍ〜２０ｎｍ、例えば１０ｎｍの膜厚で形成する。その結果、図１０Ｄおよび図１０Ｅに示すように、前記メサ構造２１ＭＡの側壁面は、厚さが１０ｎｍの前記シリコン酸化膜２１Ｏｘｄにより、前記トレンチ２１Ｅおよび２１Ｆの底部から連続して覆われる。前記シリコン酸化膜２１Ｏｘｄは、前記タップ領域２１Ｔａあるいは２１Ｔｂをシリコン窒化膜２３Ｎの下で覆っているシリコン酸化膜２３Ｏに連続する。
【００７２】
前記図１０Ａ〜図１０Ｅの工程の後、本実施形態による半導体装置の製造方法は、図１１Ａ〜図１１Ｅに示す工程に進む。ここで図１１Ａは作製中の前記半導体装置２０を示す平面図、図１１Ｂ〜図１１Ｅは、それぞれ線Ｂ−Ｂ'，Ｃ−Ｃ'，Ｄ−Ｄ'およびＥ−Ｅ'に沿った断面図である。
【００７３】
図１１Ａ〜図１１Ｅに示す工程においては、前記図１０Ａ〜図１０Ｅの構造のうち、前記トレンチ２１ＴＲＡ，２１ＴＲＢ，２１ＴＲＣ，２１ＴＲＤにレジストパターンＲ２を形成し、それぞれのシリコン酸化膜２１Ｏｘｄを保護する。なお図１１Ｃおよび図１１Ｅの断面図においてレジストパターンＲ２が当初の基板の表面に対応する高さまで形成されるように描画されているが、本実施形態はかかる特定の構成に限定されるものではなく、前記レジストパターンＲ２は前記トレンチ２１ＴＲＡ，２１ＴＲＢ，２１ＴＲＣ，２１ＴＲＤにおいてシリコン酸化膜２１Ｏｘｄが保護されるのであれば、任意の高さに形成することができる。
【００７４】
前記図１１Ａ〜図１１Ｅの工程の後、本実施形態による半導体装置の製造方法は、図１２Ａ〜図１２Ｅに示す工程に進む。ここで図１２Ａは作製中の半導体装置２０を示す平面図、図１２Ｂ〜図１２Ｅは、それぞれ線Ｂ−Ｂ'，Ｃ−Ｃ'，Ｄ−Ｄ'およびＥ−Ｅ'に沿った断面図である。
【００７５】
図１２Ａ〜図１２Ｅに示す工程においては、前記レジストパターンＲ２が除去され、さらに前記活性領域２１Ａにおいてトレンチ２１ＴＲＥ，２１ＴＲＦおよび２１ＴＲＧの底面から前記シリコン酸化膜２１Ｏｘｄが、選択的にエッチング除去され、前記シリコン基板２１の表面が露出される。ただし図１２Ｄの断面図に示すように前記シリコン酸化膜２１Ｏｘｄは、前記トレンチトレンチ２１ＴＲＥ，２１ＴＲＦおよび２１ＴＲＧの側壁面、すなわち前記メサ構造２１ＭＡおよび２１ＭＢの側壁面には、前記除去されたシリコン酸化膜２１Ｏｘｄが形成されていた下端部を除き、残留している。
【００７６】
例えば上記の選択的なエッチングを、等方性エッチングと、前記シリコン基板２１の面に対して略垂直方向に作用する異方性エッチングにより行い、等方性エッチングにより膜厚を３ｎｍ減少させ、異方性エッチングにより膜厚を７ｎｍ減少させることにより、前記活性領域２１Ａにおいて、前記メサ構造２１ＭＡ，２１ＭＢの側壁面を覆うシリコン酸化膜２１Ｏｘｄの膜厚は、当初の１０ｎｍから７ｎｍに減少する。一方、前記延在部２１ＥｘＡ，２１ＥｘＢにおいては、前記シリコン酸化膜２１ＯｘｄはレジストパターンＲ２で保護されていたため、当初の１０ｎｍの膜厚を維持している。前記等方性エッチングは、ＨＦを使ったウェットエッチングにより実行することも可能である。
【００７７】
前記シリコン酸化膜２１Ｏｘｄのエッチングに伴い、本工程では図１２Ｂ〜図１２Ｄに示すように活性領域２１Ａを画成する素子分離領域２１Ｉの高さが、前記シリコン酸化膜２１Ｏｘｄの膜厚に対応する分だけ減少している。
【００７８】
前記図１２Ａ〜図１２Ｅの工程の後、本実施形態による半導体装置の製造方法は、図１３Ａ〜図１３Ｅに示す工程に進む。ここで図１３Ａは作製中の半導体装置２０を示す平面図、図１３Ｂ〜図１３Ｅは、それぞれ線Ｂ−Ｂ'，Ｃ−Ｃ'，Ｄ−Ｄ'およびＥ−Ｅ'に沿った断面図である。
【００７９】
図１３Ａ〜図１３Ｅに示す工程においては、前記シリコン基板２１が前記活性領域２１Ａにおいて、前記シリコン窒化膜２３Ｎ、前記ゲート電極２３ＧＡ，２３ＧＢ上のシリコン窒化膜２３ｎおよび側壁絶縁膜２３Ｎａ〜２３Ｎｄ、さらに前記トレンチ２１ＴＲＡ〜２１ＴＲＤの底面を覆うシリコン酸化膜２１Ｏｘｄをマスクに、前記シリコン基板２１の面に略垂直に作用する異方性エッチングによりエッチングされ、その結果、図１３Ｄに示すように前記トレンチ２１ＴＲＥ〜２１ＴＲＧが、前記ｎ型ウェル２１ＮＷが露出するまで掘り下げられる。
【００８０】
その結果、図１３Ｄよりわかるように、前記メサ構造２１ＭＡ，２１ＭＢの下部には前記ｐ型ウェル２１ＰＷとｎ型ウェル２１ＮＷのｐｎ接合面２１ｐｎＡおよび２１ｐｎＢが含まれるようになる。
【００８１】
なお図１３Ａ〜図１３Ｅの工程では、前記シリコン基板のエッチング後の後処理工程におけるＨＦを使ったウェットエッチングにより、前記活性領域２１Ａおよび延在部２１ＥｘＡ，２１ＥｘＢにおいて前記シリコン酸化膜２１Ｏｘｄが多少のエッチングを受け、その結果、図１３Ｄに示す活性領域２１Ａでメサ構造２１ＭＡ，２１ＭＢの側壁面に形成されるシリコン酸化膜２１Ｏｘｄの膜厚は、例えば先の７ｎｍから５ｎｍ程度に減少する。一方、図１３Ｅに示す延在部２１ＥｘＡ，２１ＥｘＢにおいて前記メサ構造２１ＭＡ，２１ＭＢの側壁面に形成されるシリコン酸化膜２１Ｏｘｄの膜厚は、先の１０ｎｍから例えば８ｎｍに減少する。
【００８２】
前記図１３Ａ〜図１３Ｅの工程の後、本実施形態による半導体装置の製造方法は、図１４Ａ〜図１４Ｅに示す工程に進む。ここで図１４Ａは作製中の半導体装置２０を示す平面図、図１４Ｂ〜図１４Ｅは、それぞれ線Ｂ−Ｂ'，Ｃ−Ｃ'，Ｄ−Ｄ'およびＥ−Ｅ'に沿った断面図である。
【００８３】
図１４Ａ〜図１４Ｅに示す工程においては前記活性領域２１Ａにおいて、前記シリコン窒化膜２３Ｎ、前記ゲート電極２３ＧＡ，２３ＧＢ上のシリコン窒化膜２３ｎおよび側壁絶縁膜２３Ｎａ〜２３Ｎｄ、さらに前記トレンチ２１ＴＲＡ〜２１ＴＲＤの底面を覆うシリコン酸化膜２１Ｏｘｄをマスクに、前記シリコン基板２１上にＳｉＧｅ混晶層のエピタキシャル成長を行い、図１４Ｄの断面図に示すように前記トレンチ２１ＴＲＥ〜２１ＴＲＧにそれぞれ対応してＳｉＧｅ混晶層２１ＳＧＥ，２１ＳＧＦ，２１ＳＧＧを、前記ｎ型ウェル２１ＮＷから、前記メサ構造２１ＭＡおよび２１ＭＢにおけるｐｎ接合面２１ｐｎＡおよび２１ｐｎＢを超えて、前記図３Ｃおよび図３Ｄにおける埋込絶縁膜２１ＩＳＡ〜２１ＩＤＢの上端に対応する所定の高さまでエピタキシャルに成長させ、さらに前記ＳｉＧｅ混晶層２１ＳＧＥ，２１ＳＧＦ，２１ＳＧＧ上にシリコンキャップ層２１ｅｐ１〜２１ｅｐ３を、それぞれエピタキシャルに成長させる。その際、前記シリコンキャップ層２１ｅｐ１〜２１えｐ３は、前記ＳｉＧｅ混晶層２１ＳｉＥ〜２１ＳｉＧ中における異常成長による表面荒れを抑制するように作用する。前記メサ構造２１ＭＡおよび２１ＭＢでは、側壁面が前記シリコン酸化膜２１Ｏｘｄにより覆われているため、前記ＳｉＧｅ混晶層２１ＳｉＥ〜２１ＳｉＧが前記側壁面を這い上がって成長をすることはない。
【００８４】
このようなＳｉＧｅ層のエピタキシャル成長は、例えば１３３０〜１３３００Ｐａ（１０〜１００Ｔｏｒｒ）の圧力下、好ましくは５３２０Ｐａ（４０Ｔｏｒｒ）の圧力下、６５０〜７５０℃の基板温度、好ましくは７００℃の基板温度にて、水素ガス分圧を４０００Ｐａ〜６０００Ｐａ、好ましくは５３００Ｐａに設定し、ジクロロシラン分圧を２０Ｐａ〜３０Ｐａ、好ましくは２６Ｐａに設定し、モノゲルマンの分圧を１０Ｐａ〜１５Ｐａ、好ましくは１２Ｐａに設定し、塩化水素分圧を１０Ｐａ〜１５Ｐａ、好ましくは１２Ｐａに設定し、４５ｎｍ／分の成長速度で行うことができる。
【００８５】
前記ＳｉＧｅ混晶層２１ＳＧＥ〜２１ＳＧＧとしては、例えばＧｅを原子分率で２０％程度含むものが使われるが、シリコン基板２１に対してエピタキシャルに成長できる範囲でＧｅの組成はより増大させることができる。例えばＧｅを原子分率で４０％程度含むＳｉＧｅ混晶を、前記ＳｉＧｅ混晶層２１ＳＧＥ〜２１ＳＧＧとして使うことも可能である。また前記ＳｉＧｅ混晶層２１ＳＧＥ〜２１ＳＧＧとして、Ｃをさらに含むＳｉＧｅＣ混晶層を使うことも可能である。
【００８６】
また前記シリコンエピタキシャル層２１ｅｐ１〜２１ｅｐ３の成長は、１３３０〜１３３００Ｐａ（１０〜１００Ｔｏｒｒ）の圧力下、好ましくは５３２０Ｐａ（４０Ｔｏｒｒ）の圧力下、６５０〜７５０℃の基板温度、好ましくは７００℃の基板温度にて、水素ガス分圧を４０００Ｐａ〜６０００Ｐａ、好ましくは５３００Ｐａに設定し、ジクロロシラン分圧を１５Ｐａ〜２５Ｐａ、好ましくは２１Ｐａに設定し、塩化水素分圧を３Ｐａ〜１０Ｐａ、好ましくは５Ｐａに設定し、０．７ｎｍ／分の成長速度で行うことができる。
【００８７】
図示の例では、前記シリコンキャップ層２１ｅｐ１〜２１ｅｐ３の上端が素子分離構造２１Ｉの上端に対応するように描画しているが、これは必須のことではなく、前記シリコンキャップ層２１ｅｐ１〜２１ｅｐ３の上端は前記素子分離構造２１Ｉの上端より上であっても下であってもよい。
【００８８】
なお図１４Ｅの断面では、前記トレンチ２１ＴＲＡ〜２１ＴＲＤの底面および側壁面がシリコン酸化膜２１Ｏｘｄにより覆われているため、ＳｉＧｅ混晶層やシリコンエピタキシャル層の成長は生じることがない。
【００８９】
また前記図１４Ａ〜図１４Ｅの工程では、前記ＳｉＧｅ混晶層のエピタキシャル成長に先立って、前記図１３Ａ〜図１３Ｅの構造に対してＨＦを使ったウェットエッチングを前処理工程として行っており、その結果、前記図１４Ｄに示す活性領域２１Ａにおいては前記メサ構造２１ＭＡ，２１ＭＢの側壁面上のシリコン酸化膜２１Ｏｘｄの膜厚が、当初の５ｎｍから３ｎｍ程度まで減少している。
【００９０】
前記図１４Ａ〜図１４Ｅの工程の後、本実施形態による半導体装置の製造方法は、図１５Ａ〜図１５Ｅに示す工程に進む。ここで図１５Ａは作製中の半導体装置２０を示す平面図、図１５Ｂ〜図１５Ｅは、それぞれ線Ｂ−Ｂ'，Ｃ−Ｃ'，Ｄ−Ｄ'およびＥ−Ｅ'に沿った断面図である。
【００９１】
図１５Ａ〜図１５Ｅに示す工程においては前記活性領域２１Ａにおいて、先に述べた厚さが３ｎｍまで減少している前記シリコン酸化膜２１Ｏｘｄが、前記メサ構造２１ＭＡ，２１ＭＢの側壁面からウェットエッチングにより除去される。これに伴い、前記延在部２１ＥｘＡ，２１ＥｘＢにおいては前記メサ構造２１ＭＡ，２１ＭＢの側壁絶縁膜２１Ｏｘｄの膜厚が３ｎｍ程度まで減少する。
【００９２】
また、これに伴い図示は省略するが、前記活性領域２１Ａではポリシリコンゲート電極２３ＧＡ，２３ＧＢでも側壁面に形成されている前記シリコン酸化膜２３Ｏが、それぞれのポリシリコンゲート電極２３ＧＡ，２３ＧＢの上端から、繰り返されたウェットエッチングなどの等方性エッチングに対応して多少後退するが、後退の距離はせいぜい１０ｎｍ程度であるため、先の図４Ｍの工程において前記ポリシリコン膜２３上に前記シリコン窒化膜２３ｎを、１０ｎｍ以上の膜厚に形成しておけば、図１５Ａ〜図１５Ｄの工程においてゲート電極２３ＧＡあるいは２３ＧＢが露出することはない。
【００９３】
前記図１５Ａ〜図１５Ｅの工程の後、作製中の半導体装置を示す製造方法は、図１６Ａ〜図１６Ｅに示す工程に進む。ここで図１６Ａは本工程における半導体装置２０の平面図、図１６Ｂ〜図１６Ｅは、それぞれ線Ｂ−Ｂ'，Ｃ−Ｃ'，Ｄ−Ｄ'およびＥ−Ｅ'に沿った断面図である。
【００９４】
図１６Ａ〜図１６Ｅに示す工程においては、前記図１５Ａ〜図１５Ｅの構造におけるシリコンエピタキシャル層２１ｅｐ１，２１ｅｐ２，２１ｅｐ３の成長が、先に説明したのと同様な条件下で再開され、これにより、前記活性領域２１Ａにおいて前記トレンチ２１ＴＲＥ，２１ＴＲＦ，２１ＴＲＧを、シリコンエピタキシャル層２１ｅｐ１，２１ｅｐ２，２１ｅｐ３により充填する。図１６Ｄの断面図では前記シリコンエピタキシャル層２１ｅｐ１は前記メサ構造２１ＭＡの図中左側壁面に結合され、一方前記シリコンエピタキシャル層２１ｅｐ２は前記メサ構造２１ＭＡの図中右側壁面に結合されている。また前記シリコンエピタキシャル層２１ｅｐ２は前記メサ構造２１ＭＢの図中左側壁面にも結合されており、一方前記シリコンエピタキシャル層２１ｅｐ３は前記メサ構造２１ＭＢの図中右側壁面に結合されている。図１６Ｅのシリコンエピタキシャル層２１ｅｐ１〜２１ｅｐ３は、図３Ｄのシリコンエピタキシャル層２１ｅｐ１〜２１ｅｐ３にそれぞれ対応している。
【００９５】
前記図１６Ａ〜図１６Ｅの工程の後、本実施形態による半導体装置の製造方法は、図１７Ａ〜図１７Ｅに示す工程に進む。ここで図１７Ａは作製中の半導体装置２０を示す平面図、図１７Ｂ〜図１７Ｅは、それぞれ線Ｂ−Ｂ'，Ｃ−Ｃ'，Ｄ−Ｄ'およびＥ−Ｅ'に沿った断面図である。
【００９６】
図１７Ａ〜図１７Ｅに示す工程において、前記素子分離領域２１Ｉを構成する素子分離絶縁膜を、前記シリコン窒化膜２３Ｎ、前記ゲート電極２３ＧＡ，２３ＧＢ上のシリコン窒化膜２３ｎおよび側壁絶縁膜２３Ｎａ〜２３Ｎｄをマスクにエッチバックし、素子分離溝２１Ｉｔにおいて前記ＳｉＧｅ混晶層２１ＳＧＥ〜２１ＳＧＧを露出させる。なお図示の例では、前記素子分離絶縁膜は素子分離溝２１Ｉｔから完全に除去されている。また図１７Ｃおよび図１７Ｅの断面図に示すように、前記トレンチ２１ＴＲＡ〜２１ＴＲＤにおいても、前記シリコン酸化膜２１Ｏｘｄが除去されている。
【００９７】
さらに図１７Ｂおよび図１７Ｅの断面図よりわかるように、前記素子分離絶縁膜のエッチバックに伴い、前記延在部２１ＥｘＡ，２１ＥｘＢにおいてゲート電極２３ＧＡ，２３ＧＢの直下に形成されている浅い絶縁膜領域（２１ＩＴＡ）Ａ，（２１ＩＴＢ）Ａが除去され、ボイド２１ＩＴＡＶ，２１ＩＴＢＶが、それぞれ形成される。ここで前記延在部２１ＥｘＡではメサ領域２１ＭＡが前記図３Ｅにおける延在部２１ＥｘＡの中央部分（２１ＥｘＡ）Ａを、その左右の部分が周辺部分（２１ＥｘＡ）Ｂ，（２１ＥｘＡ）Ｃを構成する。同様に前記延在部２１ＥｘＢではメサ領域２１ＭＢが前記図３Ｅにおける延在部２１ＥｘＢの中央部分（２１ＥｘＢ）Ａを、その左右の部分が周辺部分（２１ＥｘＢ）Ｂ，（２１ＥｘＢ）Ｃを構成する。
【００９８】
前記図１７Ａ〜図１７Ｅの工程の後、本実施形態による半導体装置の製造方法は、図１８Ａ〜図１８Ｅに示す工程に進む。ここで図１８Ａは作製中の半導体装置２０を示す平面図、図１８Ｂ〜図１８Ｅは、それぞれ線Ｂ−Ｂ'，Ｃ−Ｃ'，Ｄ−Ｄ'およびＥ−Ｅ'に沿った断面図である。
【００９９】
図１８Ａ〜図１８Ｅに示す工程において、前記シリコン窒化膜２３Ｎ、前記ゲート電極２３ＧＡ，２３ＧＢ上のシリコン窒化膜２３ｎおよび側壁絶縁膜２３Ｎａ〜２３Ｎｄをマスクに前記素子分離溝２１Ｉｔにおいて露出しているＳｉＧｅ混晶層２１ＳＧＥ〜２１ＳＧＧを、例えば塩素（Ｃｌ2）と水素の混合ガス、あるいは塩化水素ガスを使ったドライエッチングにより、あるいはフッ酸や硝酸や酢酸などの混合液を使ったウェットエッチングにより、さらにはＡｒで希釈したＣＦ４ガスを使ったドライエッチングにより、前記シリコン基板２１およびシリコンエピタキシャル層２１ｅｐ１，２１ｅｐ２，２１ｅｐ３に対して選択的にエッチングし、前記シリコン基板２１中に前記ＳｉＧｅ混晶層２１ＳＧＥ，２１ＳＧＦ，２１ＳＧＧの形成領域にそれぞれ対応して、ボイド２１Ｖ１〜２１Ｖ３を形成する。
【０１００】
前記図１８Ａ〜図１８Ｅの工程の後、本実施形態による半導体装置の製造方法は、図１９Ａ〜図１９Ｅに示す工程に進む。ここで図１９Ａは作製中の半導体装置２０を示す平面図、図１９Ｂ〜図１９Ｅは、それぞれ線Ｂ−Ｂ'，Ｃ−Ｃ'，Ｄ−Ｄ'およびＥ−Ｅ'に沿った断面図である。
【０１０１】
図１９Ａ〜図１９Ｅに示す工程において、前記図１８Ａ〜図１８Ｅに示す構造上にシリコン酸化膜４１を、例えば高密度ＣＶＤ法などにより、前記ポリシリコンゲート電極２３ＧＡ，２３ＧＢを覆うように堆積し、前記ボイド２１Ｖ１〜２１Ｖ３、およびボイド２１ＩＴＡＶ，２１ＩＴＢＶをシリコン酸化膜４１により充填する。
【０１０２】
前記図１９Ａ〜図１９Ｅの工程の後、本実施形態による半導体装置の製造方法は、図２０Ａ〜図２０Ｅに示す工程に進む。ここで図２０Ａは作製中の半導体装置２０を示す平面図、図２０Ｂ〜図２０Ｅは、それぞれ線Ｂ−Ｂ'，Ｃ−Ｃ'，Ｄ−Ｄ'およびＥ−Ｅ'に沿った断面図である。
【０１０３】
図２０Ａ〜図２０Ｅに示す工程において、前記シリコン酸化膜は化学機械研磨により平坦化された後、前記シリコン基板２１上においてタップ領域２１Ｔａ，２１Ｔｂを覆っているシリコン窒化膜２３Ｎが露出されるまでエッチバックされる。
【０１０４】
その結果、図２０Ａ〜図２０Ｅに示すように前記ポリシリコンゲート電極２３ＧＡ，２３ＧＢが、シリコン窒化膜２３ｎおよび側壁絶縁膜２３Ｎａ〜２３Ｎｄで覆われた状態で露出される。図２０Ｃあるいは図２０Ｄの断面図よりわかるように、前記シリコンエピタキシャル領域２１ｅｐ１〜２１ｅｐ３の表面は前記シリコン酸化膜４１により、前記シリコン酸化膜２３Ｏに略対応する厚さで覆われている。
【０１０５】
前記図２０Ａ〜図２０Ｅの工程の後、本実施形態による半導体装置の製造方法は、図２１Ａ〜図２１Ｅに示す工程に進む。ここで図２１Ａは作製中の半導体装置２０を示す平面図、図２１Ｂ〜図２１Ｅは、それぞれ線Ｂ−Ｂ'，Ｃ−Ｃ'，Ｄ−Ｄ'およびＥ−Ｅ'に沿った断面図である。
【０１０６】
図２１Ａ〜図２１Ｅの工程では、前記シリコン基板上のシリコン窒化膜が選択的に除去され、その結果、前記ポリシリコンゲート電極２３ＧＡ，２３ＧＢ上のシリコン窒化膜２３ｎが除去されてその下のシリコン酸化膜２３ｉが露出され、また側壁絶縁膜２３Ｎａ〜２３Ｎｄが全て除去される。また前記タップ領域２１ＴＡ，２１ＴＢにおいて前記シリコン窒化膜２３Ｎが除去されて、その下のシリコン酸化膜２３Ｏが露出される。
【０１０７】
前記図２１Ａ〜図２１Ｅの工程の後、本実施形態による半導体装置の製造方法は、図２２Ａ〜図２２Ｅに示す工程に進む。ここで図２２Ａは作製中の半導体装置２０を示す平面図、図２２Ｂ〜図２２Ｅは、それぞれ線Ｂ−Ｂ'，Ｃ−Ｃ'，Ｄ−Ｄ'およびＥ−Ｅ'に沿った断面図である。
【０１０８】
図２２Ａ〜図２２Ｅの工程では、前記シリコン酸化膜４１が、前記ポリシリコンゲート電極２３ＧＡ，２３ＧＢをマスクに、前記シリコンエピタキシャル層２１ｅｐ１〜２１ｅｐ３およびタップ領域２１ＴＡ，２１ＴＢの表面が露出するまでさらにエッチバックされる。その結果、前記素子分離溝２１Ｉｔにおいては当初のＳＴＩ型の素子分離構造２１Ｉが回復され、さらに前記図２２Ａにおいて破線で囲んだ浅い絶縁膜領域２１ＩＴＡの両側に深い絶縁膜領域（２１ＩＴＡ）Ｂ，（２１ＩＴＡ）Ｃが、また浅い絶縁膜領域２１ＩＴＢの両側に深い絶縁膜領域（２１ＩＴＢ）Ｂ，（２１ＩＴＢ）Ｃが、それぞれ素子分離領域２１Ｉに連続するように形成される。
【０１０９】
さらに、図示は省略するが、図２２Ａ〜２２Ｅの構造において前記シリコンエピタキシャル層２１ｅｐ１〜２１ｅｐ３中にｎ型不純物元素を、前記ポリシリコンゲート電極２３ＧＡ，２３ＧＢをマスクにＡｓやＰなどのｎ型不純物元素をイオン注入することにより、前記図３Ｃの断面図で説明したソースエクステンション領域２１ａおよび２１ｂが前記ゲート電極２３ＧＡそれぞれ図中の左側および右側に、また前記図３Ｃの断面図で説明したソースエクステンション領域２１ｃおよび２１ｄが前記ゲート電極２３ＧＡそれぞれ図中の左側および右側に、形成される。
【０１１０】
さらにその後、前記ゲート電極２３ＧＡ，２３ＧＢに図３Ａ〜図３Ｅで説明した側壁絶縁膜２４ａ〜２４ｄを形成し、再びＡｓやＰなどのｎ型不純物元素をイオン注入することにより、図３Ｄの断面図に示すように前記シリコンエピタキシャル層２１ｅｐ１中、前記側壁絶縁膜２４ａ直下のソースエクステンション領域２１ａよりも外側にｎ＋型のソース領域２１ＳＡが、また前記シリコンエピタキシャル層２１ｅｐ２中、前記側壁絶縁膜２４ｂ直下のドレインエクステンション領域２１ｂよりも外側にｎ＋型のドレイン領域２１ＤＡが、形成される。また同様に、図３Ｄの断面図に示すように前記シリコンエピタキシャル層２１ｅｐ２中、前記側壁絶縁膜２４ｃ直下のソースエクステンション領域２１ｃよりも外側にｎ＋型のソース領域２１ＳＢが、前記ｎ＋型のドレイン領域２１ＤＡに連続して、また前記シリコンエピタキシャル層２１ｅｐ３中、前記側壁絶縁膜２４ｄ直下のドレインエクステンション領域２１ｄよりも外側にｎ＋型のドレイン領域２１ＤＢが、形成される。
【０１１１】
また同時に、前記ゲート電極２３ＧＡ，２３ＧＢもそれぞれｎ＋型にドープされる。
【０１１２】
さらにこのようにして形成された構造において、前記タップ領域２１ＴＡ，２１ＴＢにＢなどのｐ型不純物元素をイオン注入することによりｐ＋型コンタクト領域２１ＴＡＰ，２１ＴＢＰを形成した後、露出シリコン面、すなわちポリシリコンゲート電極２３ＧＡ，２３ＧＢの上面、前記活性領域２１Ａにおけるソース領域２１ＳＡ，ドレイン領域２１ＳＢ、従ってソース領域２１ＳＢ、ドレイン領域２１ＤＢ、さらには前記ｎ−型のタップ領域２１ＴＡ，２１ＴＢの表面にシリサイド層２３ＧＡｓ，２３ＧＢｓ，２１ＳＡｓ，２１ＤＡｓ，２１ＳＢｓ，２１ＤＢｓを、サリサイド法により形成し、さらに前記シェアドコンタクトプラグ２３ＴＡＳｃ，２３ＴＢＳｃにより前記ポリシリコンゲート電極２３ＧＡを前記タップ領域２１ＴＡに前記シリサイド層２３ＧＡｓおよび２１ＴＡｓを介して電気的に接続し、前記ポリシリコンゲート電極２３ＧＢを前記タップ領域２１ＴＢに前記シリサイド層２３ＧＢｓおよび２１ＴＢｓを介して電気的に接続することにより、前記トランジスタＴｒＡおよびＴｒＢをＤｔ−ＭＯＳトランジスタとして形成することができる。
【０１１３】
このようにして形成されたＤｔ−ＭＯＳトランジスタＴｒＡおよびＴｒＢでは、チャネル領域が高品質シリコン単結晶よりなる当初のシリコン基板の一部に形成されるため、チャネルにおけるキャリアの散乱や消滅などが抑制され、低消費電力で高速な動作が可能となる。
【０１１４】
本実施形態では、例えばＤｔ−ＭＯＳトランジスタＴｒＡにおいて前記絶縁膜領域２１ＩＴＡの中央部分（２１ＩＴＡ）Ａが浅く、例えば前記シリコンエピタキシャル層２１ｅｐ１〜２１ｅｐ３の下端よりも浅く形成されているため、前記中央部分（２１ＩＴＡ）Ａの下を通りＤｔ−ＭＯＳトランジスタＴｒＡのボディを構成するｐ型ウェル２１ＰＷ、すなわち延在部２１ＥｘＡの中央部分（２１ＥｘＡ）Ａの高さが減じることがなく、ボディの抵抗増加を回避することができる。Ｄｔ−ＭＯＳトランジスタＴｒＢにおいても同様である。
【０１１５】
また本実施形態では、例えばＤｔ−ＭＯＳトランジスタＴｒＡにおいて、このように前記絶縁膜領域２１ＩＴＡの中央部分（２１ＩＴＡ）Ａの両側において絶縁膜領域部分（２１ＩＴＡ）Ｂ，（２１ＩＴＡ）Ｃが前記活性領域２１Ａにおいてソース領域２１ＳＡ，ドレイン領域２１ＤＡの下に形成されている埋込絶縁領域２１ＩＳＡ，２１ＩＤＳにそれぞれ連続するため、前記ソース領域２１ＳＡ，ドレイン領域２１ＤＡは前記タップ領域２１ＴＡから完全に分離される。Ｄｔ−ＭＯＳトランジスタＴｒＢにおいても同様である。
【０１１６】
図２３Ａ〜図２３Ｅは、第１の実施形態の一変形例による半導体装置の構成を示す図であり、図２３Ａは平面図、図２３Ｂ〜図２３Ｅは図２３Ａ中、それぞれ線Ｂ−Ｂ'，Ｃ−Ｃ'，Ｄ−Ｄ'およびＥ−Ｅ'に沿った断面図である。図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【０１１７】
図２３Ａ〜図２３Ｅを参照するに、本変形例では前記延在部２１ＥｘＡ，２１ＥｘＢの絶縁膜領域のうち、中央部分（２１ＥｘＡ）Ａおよび（２１ＥｘＢ）Ｂに対応した絶縁膜領域部分（２１ＩＴＡ）Ａ，（２１ＩＴＢ）Ａを省略し、絶縁膜領域部分（２１ＩＴＡ）Ｂ，（２１ＩＴＡ）Ｃ、および絶縁膜領域部分（２１ＩＴＢ）Ｂ，（２１ＩＴＢ）Ｃのみを形成している。その結果本変形例では、前記ｐ型ウェル２１ＰＷは前記活性領域２１Ａからタップ領域２１ＴＡまで、前記シリコン基板２１の平坦な表面に沿って延在する構造を有している。
【０１１８】
このような構成であっても、Ｄｔ−ＭＯＳトランジスタＴｒＡ，ＴｒＢはダイナミックスレッショルド動作を行い、その際、前記延在部２１ＥｘＡ，２１ＥｘＢの絶縁膜領域のうち、中央部分（２１ＥｘＡ）Ａおよび（２１ＥｘＢ）Ｂにより形成されるボディの抵抗を、さらに低減することができる。
【０１１９】
本変形例は、先の実施形態において、前記凹部２１Ｐｔの深さｄをゼロとした場合に相当する。本変形例による半導体装置では、前記シリコン基板２１の表面において、前記第絶縁膜領域部分（２１ＩＴＡ）Ｂと絶縁膜領域部分（２１ＩＴＡ）Ｃとの間、また前記第絶縁膜領域部分（２１ＩＴＢ）Ｂと絶縁膜領域部分（２１ＩＴＢ）Ｃとの間に、前記ウェル２１ＰＷが、前記活性領域２１Ａから連続して延在し、介在する。
【０１２０】
図２４Ａ〜図２４Ｆは、第１の実施形態の別の変形例による半導体装置の構成を示す図であり、図２４Ａは平面図、図２４Ｂ〜図２４Ｆは図２４Ａ中、それぞれ線Ｂ−Ｂ'，Ｃ−Ｃ'，Ｄ−Ｄ'，Ｅ−Ｅ'およびＦ−Ｆ'に沿った断面図である。図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【０１２１】
図２４Ａ〜図２４Ｅを参照するに、本変形例ではタップ領域２１ＴＡおよび２１ＴＢの下に、前記素子分離領域２１Ｉから延在する埋込絶縁膜２１ＩＴｂＴＡおよび２１ＩＴｂＴＢをそれぞれ、前記埋込絶縁膜２１ＩＳＡ〜２１ＩＤＢと同時に、また同様にして形成している。
【０１２２】
このようにタップ領域２１ＴＡおよび２１ＴＢの下に埋込絶縁膜２１ＩＴｂＴＡおよび２１ＩＴｂＴＢを形成することにより、前記タップ領域２１ＴＡおよび２１ＴＢの寄生容量をさらに低減することが可能となる。このような構成は、以上に説明した各実施形態のみならず、以下に説明する他の実施形態においても適用可能である。
【０１２３】
以上の各実施形態においては、ポリシリコンゲート電極２３ＧＡ，２３ＧＢとタップ領域２１ＴＡ，２１ＴＢの電気接続が、シェアドコンタクトプラグ２３ＴＡＳｃ，２３ＴＢＳｃによりなされていたが、本実施形態はかかるシェアドコンタクトプラグを使った特定の構成に限定されるものではなく、図２５Ａおよび図２５Ｂに示すように、配線パタ―ンを使って電気接続を行うことも可能である。ただし図２５Ａは平面図を、図２５Ｂは図２５Ａ中、線Ｂ−Ｂ'に沿った断面図である。図２５Ａの平面図では、簡単のため配線パタ―ンを除去した状態の半導体装置を示している。
【０１２４】
図２５Ａの平面図を参照するに、本実施形態では前記ポリシリコンゲート電極２３ＧＡ，２３ＧＢは前記タップ領域２１ＴＡ，２１ＴＢに到達しないように形成されており、その代わり、前記素子分離領域２１Ｉ上に前記ポリシリコンゲート電極２３ＧＡ，２３ＧＢにより接続パッド領域２３ＧＰＡ、２３ＧＰＢが、それぞれ前記側壁絶縁膜２４ａ，２４ｂから延在する側壁絶縁膜２４ｅにより囲まれて、また前記側壁絶縁膜２４ｃ，２４ｄから延在する側壁絶縁膜２４ｆに囲まれて、形成されている。前記接続パッド領域２３ＧＰＡ、２３ＧＰＢは、それぞれ前記シリサイド層２３ＧＡｓ、２３ＧＢｓから延在するシリサイド層２３ＧＰＡｓ、２３ＧＰＢｓにより覆われている。
【０１２５】
さらに図２５Ｂの断面図に示すように前記シリコン基板２１上には前記ポリシリコンゲート電極２３ＧＡ，２３ＧＢを覆って配線パタ―ン２７Ａを担持して絶縁膜２６が形成されており、前記配線パタ―ン２７Ａは前記タップ領域２１ＴＡを覆うシリサイド層２１ＴＡｓにビアプラグ２７ＡＶ１によりコンタクトして、また前記接続領域２３ＧＰＡを覆うシリサイド層２３ＧＰＡｓにビアプラグ２１ＡＶ２によりコンタクトして形成されている。また同様な配線パタ―ンとビアプラグは、図２５Ｂの断面図には図示されないが、前記ポリシリコンゲート電極２３ＧＢに対しても形成されている。
【０１２６】
このように以上の各実施形態において、また以下に説明する他の実施形態においても、前記ポリシリコンゲート電極２３ＧＡと２３ＧＢをそれぞれのボディに電気接続する手段は、シェアドコンタクトプラグに限定されるものではない。
【０１２７】
（第２の実施形態）
図２６Ａ〜図２６Ｅは、第２の実施形態による半導体装置の構成を示す図であり、図２６Ａは平面図、図２６Ｂ〜図２６Ｅは図２６Ａ中、それぞれ線Ｂ−Ｂ'，Ｃ−Ｃ'，Ｄ−Ｄ'およびＥ−Ｅ'に沿った断面図である。図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【０１２８】
図２６Ａ〜図２６Ｅを参照するに、本実施形態では単一のＤｔ−ＭＯＳトランジスタＴｒＡのみが活性領域２１Ａに形成されており、これに伴い、ドレイン領域２１ＤＡが隣接のＤｔ−ＭＯＳトランジスタのソース領域と兼用されることはない。
【０１２９】
このため図２３Ｄの断面図に示すように、メサ構造２１ＭＡ中に埋め込み絶縁領域２１ＩＳＡと２１ＩＤＡの間において、前記埋め込み絶縁領域２１ＩＳＡ，２１ＩＤＡの上端と下端の間に位置するようにｐｎ接合を形成してトランジスタＴｒＡとＴｒＢを分離する必要はなく、このためｎ型ウェル２１ＮＷは必ずしも必要でない。
【０１３０】
そこで本実施形態では、前記ｎ型ウェル２１ＮＷを省略している。
【０１３１】
このような構成であっても、Ｄｔ−ＭＯＳトランジスタＴｒＡは所望のダイナミックスレッショルド動作を高速に行うことができる。
【０１３２】
本実施形態においても、前記絶縁膜領域２１ＩＴＡの中央部分（２１ＩＴＡ）Ａを省略することが可能である。
【０１３３】
（第３の実施形態）
図２７Ａ〜図２７Ｅは、第３の実施形態による半導体装置の構成を示す図であり、図２７Ａは平面図、図２７Ｂ〜図２７Ｅは図２７Ａ中、それぞれ線Ｂ−Ｂ'，Ｃ−Ｃ'，Ｄ−Ｄ'およびＥ−Ｅ'に沿った断面図である。図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【０１３４】
図２７Ａ〜図２７Ｅを参照するに、本実施形態では単一のＤｔ−ＭＯＳトランジスタＴｒＡのみが活性領域２１Ａに形成されており、これに伴い、ドレイン領域２１ＤＡが隣接のＤｔ−ＭＯＳトランジスタのソース領域と兼用されることはない。
【０１３５】
本実施形態では活性領域２１Ａにおいて埋込絶縁領域２１ＩＳＡ，２１ＩＤＡ、従って２１ＩＳＢ、および埋込絶縁領域２１ＩＤＢが除去されており、素子分離はＳＴＩ型の素子分離領域２１Ｉおよびｐ型ウェル２１ＰＷ下のｎ型ウェル２１ＮＷにより実現される。
【０１３６】
その際、本実施形態では前記活性領域２１Ａとタップ領域２１ＴＡの間の絶縁膜領域２１ＩＴＡのうち、前記側壁絶縁膜２４ａおよび２４ｂの間にポリシリコンゲート電極２３ＧＡに対応して形成される絶縁膜領域部分（２１ＩＴＡ）Ａを浅く形成する一方、前記側壁絶縁膜２４ａおよび２４ｂの外側の絶縁膜領域部分（２１ＩＴＡ）Ｂおよび（２１ＩＴＡ）Ｃを、少なくとも前記ソース領域２１ＳＡあるいはドレイン領域２１ＤＡの下端よりも深く、例えば前記ｐ型ウェル２１ＰＷの下のｎ型ウェル２１ＮＷに到達するように深く形成することにより、前記ソース領域２１ＳＡおよびドレイン領域２１ＤＡの下に埋め込み絶縁領域２１ＩＳＡあるいは２１ＩＤＡが形成されておらずとも、前記ソース領域２１ＳＡおよびドレイン領域２１ＤＡをタップ領域２１ＴＡから電気的に分離させることが可能となる。
【０１３７】
また本実施形態においても、前記絶縁膜領域２１ＩＴＡの中央部分（２１ＩＴＡ）Ａを省略することが可能である。
【０１３８】
図２８Ａは、本実施形態による半導体装置の一製造工程を示す平面図、図２８Ｂ〜図２８Ｅは、図２８Ａ中、線Ｂ−Ｂ'，Ｃ−Ｃ'，Ｄ−Ｄ'およびＥ−Ｅ'に沿った断面図である。
【０１３９】
図２８Ａ〜図２８Ｅに示す工程においては、前記図４Ａ〜図４Ｋで説明した工程により前記シリコン基板２１上にＳＴＩ型の素子分離領域２１Ｉにより素子領域２１０が画成され、さらに絶縁膜領域２１ＩＴＡにより前記素子領域２１０においてシリコン基板２１の表面が活性領域２１Ａおよびタップ領域２１ＴＡに分割されている。
【０１４０】
さらに先の実施形態と同様に前記シリコン基板２１上には、前記活性領域２１Ａからタップ領域２１ＴＡまでポリシリコンゲート電極２３ＧＡが、前記活性領域２１Ａにおいてはゲート絶縁膜２２Ａを介して、また前記タップ領域２１ＴＡにおいては前記ゲート絶縁膜２２Ａから延在する絶縁膜２２Ａｉを介して形成されている。さらにポリシリコンゲート電極２３ＧＡにはシリコン窒化膜よりなるゲート側壁絶縁膜２３Ｎａ，２３Ｎｂが形成されている。また前記ポリシリコンゲート電極２３ＧＡの上面はシリコン窒化膜２３ｎにより覆われている。
【０１４１】
前記図２８Ａ〜図２８Ｅの工程の後、本実施形態による半導体装置の製造方法は、図２９Ａ〜図２９Ｅに示す工程に進む。ここで図２９Ａは作製中の半導体装置を示す平面図、図２９Ｂ〜図２９Ｅは、それぞれ線Ｂ−Ｂ'，Ｃ−Ｃ'，Ｄ−Ｄ'およびＥ−Ｅ'に沿った断面図である。
【０１４２】
図２９Ａ〜図２９Ｅの工程では、前記シリコン窒化膜２３ｎおよび側壁絶縁膜２３Ｎａ，２３Ｎｂを形成されたポリシリコンゲート電極２３ＧＡをマスクに前記絶縁膜領域２１ＩＴＡがエッチングされ、前記側壁絶縁膜２３Ｎａ，２３Ｎｂの外側に凹部２１ＰｔＡが、先の図８Ａ〜図８Ｅの工程と同様にして形成される。一方、前記ポリシリコンゲート電極２３ＧＡの下には、前記絶縁膜領域２１ＩＴＡの中央部分（２１ＩＴＡ）Ａが残っている。
【０１４３】
前記図２９Ａ〜図２９Ｅの工程の後、本実施形態による半導体装置の製造方法は、図３０Ａ〜図３０Ｅに示す工程に進む。ここで図３０Ａは作製中の半導体装置を示す平面図、図３０Ｂ〜図３０Ｅは、それぞれ線Ｂ−Ｂ'，Ｃ−Ｃ'，Ｄ−Ｄ'およびＥ−Ｅ'に沿った断面図である。
【０１４４】
図３０Ａ〜図３０Ｅの工程では、前記シリコン窒化膜２３ｎおよび側壁絶縁膜２３Ｎａ，２３Ｎｂを形成されたポリシリコンゲート電極２３ＧＡをマスクに、前記凹部２１ＰｔＡで露出されているシリコン基板２１がエッチングされ、前記側壁絶縁膜２３Ｎａ，２３Ｎｂの外側にトレンチ２１ＴＲＡ，２１ＴＲＢが、間にシリコン基板２１の一部よりなるメサ構造２１ＭＡを挟んで形成される。
【０１４５】
前記図３０Ａ〜図３０Ｅの工程の後、本実施形態による半導体装置の製造方法は、図３１Ａ〜図３１Ｅに示す工程に進む。ここで図３１Ａは作製中の半導体装置を示す平面図、図３１Ｂ〜図３１Ｅは、それぞれ線Ｂ−Ｂ'，Ｃ−Ｃ'，Ｄ−Ｄ'およびＥ−Ｅ'に沿った断面図である。
【０１４６】
図３１Ａ〜図３１Ｅの工程では、前記トレンチ２１ＴＲＡ，２１ＴＲＢがシリコン酸化膜により充填され、前記トレンチ２１ＴＲＡに対応して絶縁膜領域部分（２１ＩＴＡ）Ｂが、また前記トレンチ２１ＴＲＢに対応して絶縁膜領域部分（２１ＩＴＡ）Ｃが、それぞれ形成される。
【０１４７】
前記図３１Ａ〜図３１Ｅの工程の後、本実施形態による半導体装置の製造方法は、図３２Ａ〜図３２Ｅに示す工程に進む。ここで図３２Ａは作製中の半導体装置を示す平面図、図３２Ｂ〜図３２Ｅは、それぞれ線Ｂ−Ｂ'，Ｃ−Ｃ'，Ｄ−Ｄ'およびＥ−Ｅ'に沿った断面図である。
【０１４８】
図３２Ａ〜図３２Ｅの工程では、前記ポリシリコンゲート電極２３ＧＡから側壁絶縁膜２３Ｎａ，２３Ｎｂおよびシリコン窒化膜２３ｎが除去されており、この状態から前記活性領域２１Ａにおいて通常のＭＯＳトランジスタの製造工程を実行し、前記活性領域２１Ａにおいて前記ポリシリコンゲート電極２３ＧＡをマスクに、ＰやＡｓなどのｎ型の不純物元素をイオン注入し、前記ポリシリコンゲート電極２３ＧＡの図３２Ａあるいは図３２Ｃ中、左側にｎ型のソースエクステンション領域２１ａを、右側にｐ型のドレインエクステンション領域２１ｂを形成する。
【０１４９】
前記図３２Ａ〜図３２Ｅの工程の後、本実施形態による半導体装置の製造方法は、図３３Ａ〜図３３Ｅに示す工程に進む。ここで図３３Ａは作製中の半導体装置を示す平面図、図３３Ｂ〜図３３Ｅは、それぞれ線Ｂ−Ｂ'，Ｃ−Ｃ'，Ｄ−Ｄ'およびＥ−Ｅ'に沿った断面図である。
【０１５０】
図３３Ａ〜図３３Ｅの状態では、前記ポリシリコンゲート電極２３ＧＡに前記側壁絶縁膜２４ａが、前記図３３Ａあるいは図３３Ｃにおいて図中左側に、また前記側壁絶縁膜２４ｂが前記図３３Ａあるいは図３３Ｃにおいて図中右側に、それぞれ形成され、さらに前記ポリシリコンゲート電極２３ＧＡおよび前記側壁絶縁膜２４ａ，２４ｂをマスクに再びｎ型不純物元素をより高濃度に、かつより深くイオン注入し、図３３Ａの平面図あるいは図３３Ｃの断面図において前記側壁絶縁膜２４ａの左外側にｎ＋型のソース領域２１ＳＡを、また右外側にｎ＋型のドレイン領域２１ＤＡを、それぞれ形成する。
【０１５１】
さらに図示は省略するが、前記タップ領域２１ＴＡの表面にＢなどのｐ型不純物元素を高濃度でイオン注入しｐ＋型のコンタクト領域２１ＴＡＰを形成した後、前記ポリシリコンゲート電極２３ＳＡ上にゲートシリサイド膜２３ＳＡｓを、前記ソースおよびドレイン領域２１ＳＡ，２１ＳＢ上にシリサイド層２１ＳＡｓ，２１ＤＡｓを、さらに前記タップ領域２１ＴＡの表面にシリサイド層２１ＴＡｓを形成した後、例えば前記シェアドコンタクトプラグ２３ＴＡＳｃを形成することにより、図２７Ａ〜図２７Ｅで説明した半導体装置を製造することができる。
【０１５２】
なお以上の各実施形態において、ｐ型とｎ型を反転させてもよい。
【０１５３】
また前記ゲート電極２３ＧＡ，２３ＧＢは、ポリシリコンの代わりにアモルファスシリコンより構成してもよい。
【０１５４】
以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
（付記１）
半導体基板と、
前記半導体基板に形成された素子分離領域と、
前記半導体基板において、前記素子分離領域で画成される素子領域と、
前記半導体基板において、前記素子分離領域に連続して形成され、前記素子領域を活性領域とタップ領域とに分割する絶縁膜領域と、
前記絶縁膜領域において前記素子分離領域と連続して形成され、前記素子分離領域の下端よりも、前記半導体基板の表面から浅い位置に下端を有する第1の絶縁膜領域部分と、
前記絶縁膜領域において前記素子分離領域と連続して形成され、前記素子分離領域の下端よりも、前記半導体基板の表面から浅い位置に下端を有する第２の絶縁膜領域部分と、
前記絶縁膜領域の、前記第1の絶縁膜領域部分と前記第２の絶縁膜領域部分との間に連続して形成され、第1の絶縁膜領域部分の下端及び第２の絶縁膜領域部分の下端よりも、前記半導体基板の表面から浅い位置に下端を有する第３の絶縁膜領域部分と、
前記活性領域上及び前記絶縁膜領域上に形成され、前記タップ領域と電気的に接続するゲート電極と、
前記ゲート電極に相対向する第１および第２のゲート側壁面上にそれぞれ形成された第１および第２の側壁絶縁膜と、
前記半導体基板に形成され、前記ゲート電極に沿って前記活性領域から前記タップ領域に前記絶縁膜領域の下を通して連続し、第1導電型を有するボディと、
前記活性領域において、前記ゲート電極を挟んで形成され、前記第1の導電型とは逆の第２の導電型を有する拡散領域と、を含むことを特徴とする半導体装置。
（付記２）
前記第1の絶縁膜領域部分の下端および第２の絶縁膜領域部分の下端は、前記拡散領域の下端よりも深い位置にあることを特徴とする付記１に記載の半導体装置。
（付記３）
前記半導体基板において、前記第１の絶縁膜領域部分と前記第２の絶縁膜領域部分との間に、前記ボディがあることを特徴とする付記１記載の半導体装置。
（付記４）
前記半導体基板は、前記ボディの下に前記第２導電型のウェルを含み、前記第１の絶縁膜領域部分と前記第２の絶縁膜領域部分は、それぞれの下端が少なくとも前記ウェルの深さに到達していることを特徴とする付記１〜３のうち、いずれか一項記載の半導体装置。
（付記５）
前記活性領域の、前記ゲート電極の前記第1の側壁面側及び前記前記第1の側壁面側の前記拡散領域の下に、それぞれ第1の埋込絶縁膜領域及び第２の埋込絶縁膜領域を有し、
前記第1の埋込絶縁膜領域及び前記第２の埋込絶縁膜領域は、それぞれ前記第1の絶縁膜領域部分及び前記第２の絶縁膜領域部分に連続することを特徴とする付記１乃至４に記載の半導体装置。
（付記６）
前記素子分離領域の下端は、前記第１および第２の埋込絶縁領域の下端、および前記絶縁膜領域の下端のいずれよりも深いことを特徴とする付記１〜５のうち、いずれか一項記載の半導体装置。
（付記７）
前記ウェルは前記ボディと、前記第１の埋込絶縁領域の上端および第２の埋込絶縁領域の上端よりも深く、前記第１の埋込絶縁領域の下端および第２の埋込絶縁領域の下端よりも浅い位置にｐｎ接合を形成することを特徴とする付記５または６記載の半導体装置。
（付記８）
前記タップ領域には、前記ボディの下に第３の埋込絶縁領域を含むことを特徴とする付記５〜７のうち、いずれか一項記載の半導体装置。
（付記９）
前記ゲート電極は前記絶縁膜領域を超えて前記タップ領域に到達し、前記タップ領域においてシェアドコンタクトプラグにより前記ボディに接続されることを特徴とする付記１〜８のうち、いずれか一項記載の半導体装置。
（付記１０）
前記ゲート電極は前記タップ領域に、配線パタ―ンにより電気的に接続されることを特徴とする付記１〜８のうち、いずれか一項記載の半導体装置。
（付記１１）
第半導体基板と、
前記シリコン基板上において素子分離領域で画成された素子領域と、
前記半導体基板に、前記素子分離領域に連続して形成され、前記素子領域を活性領域と第１および第２のタップ領域とに分割する絶縁膜領域と、
前記絶縁膜領域において前記素子分離領域と連続して形成され、その下端が、前記素子分離領域の下端よりも、前記半導体基板の表面から浅い位置にある第1の絶縁膜領域部分と、
前記絶縁膜領域において前記素子分離領域と連続して形成され、その下端が、前記素子分離領域の下端よりも、前記半導体基板の表面から浅い位置にある第２の絶縁膜領域部分と、
前記絶縁膜領域の、前記第1の絶縁膜領域部分と前記第２の絶縁膜領域部分との間に連続して形成され、その下端が、第1の絶縁膜領域部分の下端及び第２の絶縁膜領域部分の下端よりも、前記半導体基板の表面から浅い位置にある第３の絶縁膜領域部分と
前記絶縁膜領域において前記素子分離領域と連続して形成され、その下端が、前記素子分離領域の下端よりも、前記半導体基板の表面から浅い位置にある第４の絶縁膜領域部分と、
前記絶縁膜領域において前記素子分離領域と連続して形成され、その下端が、前記素子分離領域の下端よりも、前記半導体基板の表面から浅い位置にある第５の絶縁膜領域部分と、
前記絶縁膜領域の、前記第４の絶縁膜領域部分と前記第５の絶縁膜領域部分との間に連続して形成され、その下端が、第1の絶縁膜領域部分の下端及び第２の絶縁膜領域部分の下端よりも、前記半導体基板の表面から浅い位置にある第６の絶縁膜領域部分と
前記活性領域上及び前記絶縁膜領域上に形成され、前記第1のタップ領域と電気的に接続する第1のゲート電極と、
前記ゲート電極に相対向する第１および第２のゲート側壁面上にそれぞれ形成された第１および第２の側壁絶縁膜と、
前記活性領域上及び前記絶縁膜領域上に形成され、前記第２のタップ領域と電気的に接続する第２のゲート電極と、
前記ゲート電極に相対向する第３および第４のゲート側壁面上にそれぞれ形成された第３および第４の側壁絶縁膜と、
前記活性領域において、前記半導体基板に、前記第1のゲート電極を挟んで形成され、前記第1の導電型とは逆の第２の導電型を有する第1の拡散領域と、
前記活性領域において、前記半導体基板に、前記第２のゲート電極を挟んで形成され、前記第２の導電型を有し、前記第1のゲート電極及び前記第2のゲート電極との間において前記第1の拡散領域に接続する第２の拡散領域と、
前記第1のゲート電極と前記第２のゲート電極との間の前記活性領域において、前記第1の拡散領域及び前記第２の拡散領域の下に形成され、前記第２の絶縁膜領域部分及び前記第４の絶縁膜領域部分に連続する中央埋込絶縁膜領域と、
前記第1のゲート電極を挟んで前記中央埋込絶縁膜領域の反対側の前記活性領域において、前期第1の拡散領域の下に形成され、前記第1の絶縁膜領域部分に連続する第１の埋込絶縁膜領域と
前記第２のゲート電極を挟んで前記中央埋込絶縁膜領域の反対側の前記活性領域において、前記第２の拡散領域の下に形成され、前記第５の絶縁膜領域部分に連続する第２の埋込絶縁膜領域と
前記半導体基板に形成され、前記第1のゲート電極に沿って前記活性領域から前記第1のタップ領域に前記第３の絶縁膜領域部分の下を通して連続し、第1導電型を有する第1のボディと、
前記半導体基板に形成され、前記第２のゲート電極に沿って前記活性領域から前記第２のタップ領域に前記第６の絶縁膜領域部分の下を通して連続し、第1導電型を有する第２のボディと、
を含むことを特徴とする半導体装置。
（付記１２）
前記第１及び第２、第４、第５の絶縁膜領域部分の下端は、前記中央埋込絶縁膜領域及び前記第1の埋込絶縁膜領域、前記第２の埋込絶縁膜領域の下端よりも浅いことを特徴とする付記１１記載の半導体装置。
（付記１３）
前記第１および第２のタップ領域において、それぞれ前記第1のボディ及び前記第２のボディの下に形成された第３および第４の埋込絶縁膜を有することを特徴とする付記１１または１２記載の半導体装置。
（付記１４）
半導体基板に、第1導電型を有する第1の不純物元素を第1の深さに導入する工程と、
前記半導体基板上に素子分離領域を形成することにより、前記素子分離領域により囲まれた素子領域を形成する工程と、
前記素子領域の前記半導体基板の一部を除去して、前記素子分離領域に接する絶縁膜領域開口部を形成する工程と、
前記絶縁膜領域開口部に第１の絶縁膜を形成して絶縁膜領域を形成しつつ、前記素子領域を前記素子分離領域および前記絶縁膜領域により囲まれた活性領域と、前記素子分離領域および前記絶縁膜領域により囲まれ、前記絶縁膜領域の下で前記活性領域に連続したタップ領域とに分割する工程と、
前記半導体基板上に、前記活性領域から前記絶縁膜領域まで延在するゲート電極を形成する工程と、
前記ゲート電極の相対向する第１および第２の側の側壁面に、それぞれ第１および第２の側壁絶縁膜を形成する工程と、
前記ゲート電極および前記第１および第２の側壁絶縁膜をマスクに、前記絶縁膜領域の第1の絶縁膜の一部を前記絶縁膜領域の下の前記半導体基板が露出するまで除去し、前記素子領域中、前記半導体基板に、第１および第２の凹部を形成する工程と、
前記ゲート電極および前記第１および第２の側壁絶縁膜をマスクに、少なくとも前記第1の凹部及び第２の凹部において、露出された前記半導体基板を除去する工程と、
前記第１および第２の凹部に第２の絶縁膜を形成する工程と、
前記活性領域に、前記第1導電型とは異なる第２の導電型の第２の不純物元素を導入し、前記ゲート電極を挟んで拡散領域を形成する工程と、
前記ゲート電極を前記タップ領域に電気的に接続する工程と、
を含むことを特徴とする半導体装置の製造方法。
（付記１５）
前記半導体基板に、前記第1の深さより深い第２の深さに前記第２導電型を有する第３の不純物元素を注入する工程を更に有し、
前記第１および第２の凹部の下端は、前記第１の深さより深く前記第２の深さより浅いことを特徴とする付記１４記載の半導体装置の製造方法。
（付記１６）
前記第１および第２の凹部を形成する工程は、前記ゲート電極及び前記第1の側壁絶縁膜、前記第２の側壁絶縁膜をマスクとし、前記活性領域の前記半導体基板を除去して、第３および第４の凹部を形成する工程を含み、
さらに、
前記第３および第４の凹部に、第１および第２のＳｉＧｅ混晶層をそれぞれエピタキシャルに形成する工程と、
前記第１および第２のＳｉＧｅ混晶層の上にそれぞれ第１および第２のシリコンエピタキシャル層をエピタキシャルに形成する工程と、
前記第１および第２のＳｉＧｅ混晶層を除去し、前記第１および第２のシリコンエピタキシャル層の下にそれぞれ第１および第２の開口部を形成する工程と、
前記第１および第２の開口部に絶縁膜を形成する工程と、
を含み、
前記拡散領域を形成する工程は、それぞれ前記第１および第２のシリコンエピタキシャル層中に前記第２の導電型の不純物元素を導入することを含むことを特徴とする付記１４または１５記載の半導体装置の製造方法。
（付記１７）
前記ゲート電極を形成する工程は、前記ゲート電極上に、前記半導体基板のエッチングに対してストッパとなる膜を形成する工程を含み、
前記第１および第２の凹部の深さを増大させる工程では、前記半導体基板のエッチングが、前記膜をエッチングストッパとして実行されることを特徴とする付記１４〜１６のうち、いずれか一項記載の半導体装置の製造方法。
【符号の説明】
【０１５５】
１０  Ｄｔ−ＭＯＳトランジスタ
１１，２１  シリコン基板
１１Ｃ  チャネル領域
１１Ｄ，２１ＤＡ，２１ＤＢ  ドレイン領域
１１Ｊ  接合部
１１Ｐ  ｐ型ウェル
１１Ｓ，２１ＳＡ，２１ＳＢ  ソース領域
１２  ゲート絶縁膜
１３  ゲート電極
２１Ａ  活性領域
２１ＥｘＡ，２１ＥｘＢ  延在部
（２１ＥｘＡ）Ａ，（２１ＥｘＢ）Ａ  延在部中央部分
（２１ＥｘＡ）Ｂ，（２１ＥｘＡ）Ｃ，（２１ＥｘＢ）Ｂ，（２１ＥｘＢ）Ｃ  延在部周辺部分
２１Ｉ  素子分離領域
２１ＩＭ，２１ＩＴＡＭ  マスク開口部
２１ＩＴＡ，２１ＩＴＢ  絶縁膜領域
（２１ＩＴＡ）Ａ，（２１ＩＴＢ）Ａ  絶縁膜領域中央部分
（２１ＩＴＡ）Ｂ，（２１ＩＴＡ）Ｃ，（２１ＩＴＢ）Ｂ，（２１ＩＴＢ）Ｃ  絶縁膜周辺部分
２１Ｉｔ  素子分離溝
２１ＭＡ，２１ＭＢ  メサ構造
２１ＮＷ  ｎ型ウェル
２１Ｎ，２３Ｎ，２３ｎ  シリコン窒化膜
２１Ｐｔ  凹部
２１ＰＷ  ｐ型ウェル
２１ＳＡｓ，２１ＳＢｓ  ソースシリサイド領域
２１ＳＧＥ〜２１ＳＧＧ  ＳｉＧｅ混晶層
２１ＴＡ，２１ＴＢ  タップ領域
２１ＴＲＡ〜２１ＴＲＤ，２１ＴＲＥ〜２１ＴＲＧ  トレンチ
２１Ｖ１〜２１Ｖ３，２１ＴＡＶ，２１ＴＢＶ  ボイド
２１ａ，２１ｃ  ソースエクステンション領域
２１ｂ，２１ｄ  ドレインエクステンション領域
２１ｏｘ，２１Ｏｘ，２１Ｏｘｄ  熱酸化膜
２１ｅｐ１〜２１ｅｐ３  シリコンエピタキシャル層
２２Ａ，２２Ｂ  ゲート絶縁膜
２２Ａｉ，２２Ｂｉ  ゲート絶縁膜延在部
２３ＧＡ，２３ＧＢ  ポリシリコンゲート電極
２３Ｎａ〜２３Ｎｄ  仮のゲート側壁絶縁膜
２３Ｏ，２３ｏｘｄ，２３ｉ  シリコン酸化膜
２３ＴＡＳｃ，２３ＴＢＳｃ  シェアドコンタクトプラグ
２４ａ〜２４ｄ  ゲート側壁絶縁膜
４１  シリコン酸化膜
２１０  素子領域
【図１】
0005874471.tif 000002
【図２】
0005874471.tif 000003
【図３Ｂ】
0005874471.tif 000004
【図３Ｃ】
0005874471.tif 000005
【図３Ｄ】
0005874471.tif 000006
【図３Ｅ】
0005874471.tif 000007
【図３Ｆ】
0005874471.tif 000008
【図３Ｇ】
0005874471.tif 000009
【図３Ｈ】
0005874471.tif 000010
【図４Ａ】
0005874471.tif 000011
【図４Ｂ】
0005874471.tif 000012
【図４Ｃ】
0005874471.tif 000013
【図４Ｄ】
0005874471.tif 000014
【図４Ｅ】
0005874471.tif 000015
【図４Ｆ】
0005874471.tif 000016
【図４Ｇ】
0005874471.tif 000017
【図４Ｈ】
0005874471.tif 000018
【図４Ｉ】
0005874471.tif 000019
【図４Ｊ】
0005874471.tif 000020
【図４Ｋ】
0005874471.tif 000021
【図４Ｌ】
0005874471.tif 000022
【図４Ｍ】
0005874471.tif 000023
【図４Ｎ】
0005874471.tif 000024
【図４Ｏ】
0005874471.tif 000025
【図５Ａ】
0005874471.tif 000026
【図５Ｂ】
0005874471.tif 000027
【図５Ｃ】
0005874471.tif 000028
【図６】
0005874471.tif 000029
【図７Ａ】
0005874471.tif 000030
【図７Ｂ】
0005874471.tif 000031
【図７Ｃ】
0005874471.tif 000032
【図７Ｄ】
0005874471.tif 000033
【図７Ｅ】
0005874471.tif 000034
【図８Ａ】
0005874471.tif 000035
【図８Ｂ】
0005874471.tif 000036
【図８Ｃ】
0005874471.tif 000037
【図８Ｄ】
0005874471.tif 000038
【図８Ｅ】
0005874471.tif 000039
【図９Ａ】
0005874471.tif 000040
【図９Ｂ】
0005874471.tif 000041
【図９Ｃ】
0005874471.tif 000042
【図９Ｄ】
0005874471.tif 000043
【図９Ｅ】
0005874471.tif 000044
【図１０Ａ】
0005874471.tif 000045
【図１０Ｂ】
0005874471.tif 000046
【図１０Ｃ】
0005874471.tif 000047
【図１０Ｄ】
0005874471.tif 000048
【図１０Ｅ】
0005874471.tif 000049
【図１１Ａ】
0005874471.tif 000050
【図１１Ｂ】
0005874471.tif 000051
【図１１Ｃ】
0005874471.tif 000052
【図１１Ｄ】
0005874471.tif 000053
【図１１Ｅ】
0005874471.tif 000054
【図１２Ａ】
0005874471.tif 000055
【図１２Ｂ】
0005874471.tif 000056
【図１２Ｃ】
0005874471.tif 000057
【図１２Ｄ】
0005874471.tif 000058
【図１２Ｅ】
0005874471.tif 000059
【図１３Ａ】
0005874471.tif 000060
【図１３Ｂ】
0005874471.tif 000061
【図１３Ｃ】
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【図１３Ｄ】
0005874471.tif 000063
【図１３Ｅ】
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【図１４Ａ】
0005874471.tif 000065
【図１４Ｂ】
0005874471.tif 000066
【図１４Ｃ】
0005874471.tif 000067
【図１４Ｄ】
0005874471.tif 000068
【図１４Ｅ】
0005874471.tif 000069
【図１５Ａ】
0005874471.tif 000070
【図１５Ｂ】
0005874471.tif 000071
【図１５Ｃ】
0005874471.tif 000072
【図１５Ｄ】
0005874471.tif 000073
【図１５Ｅ】
0005874471.tif 000074
【図１６Ａ】
0005874471.tif 000075
【図１６Ｂ】
0005874471.tif 000076
【図１６Ｃ】
0005874471.tif 000077
【図１６Ｄ】
0005874471.tif 000078
【図１６Ｅ】
0005874471.tif 000079
【図１７Ａ】
0005874471.tif 000080
【図１７Ｂ】
0005874471.tif 000081
【図１７Ｃ】
0005874471.tif 000082
【図１７Ｄ】
0005874471.tif 000083
【図１７Ｅ】
0005874471.tif 000084
【図１８Ａ】
0005874471.tif 000085
【図１８Ｂ】
0005874471.tif 000086
【図１８Ｃ】
0005874471.tif 000087
【図１８Ｄ】
0005874471.tif 000088
【図１８Ｅ】
0005874471.tif 000089
【図１９Ａ】
0005874471.tif 000090
【図１９Ｂ】
0005874471.tif 000091
【図１９Ｃ】
0005874471.tif 000092
【図１９Ｄ】
0005874471.tif 000093
【図１９Ｅ】
0005874471.tif 000094
【図２０Ａ】
0005874471.tif 000095
【図２０Ｂ】
0005874471.tif 000096
【図２０Ｃ】
0005874471.tif 000097
【図２０Ｄ】
0005874471.tif 000098
【図２０Ｅ】
0005874471.tif 000099
【図２１Ａ】
0005874471.tif 000100
【図２１Ｂ】
0005874471.tif 000101
【図２１Ｃ】
0005874471.tif 000102
【図２１Ｄ】
0005874471.tif 000103
【図２１Ｅ】
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【図２２Ａ】
0005874471.tif 000105
【図２２Ｂ】
0005874471.tif 000106
【図２２Ｃ】
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【図２２Ｄ】
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【図２２Ｅ】
0005874471.tif 000109
【図２３Ｂ】
0005874471.tif 000110
【図２３Ｃ】
0005874471.tif 000111
【図２３Ｄ】
0005874471.tif 000112
【図２３Ｅ】
0005874471.tif 000113
【図２４Ｂ】
0005874471.tif 000114
【図２４Ｃ】
0005874471.tif 000115
【図２４Ｄ】
0005874471.tif 000116
【図２４Ｅ】
0005874471.tif 000117
【図２４Ｆ】
0005874471.tif 000118
【図２５Ｂ】
0005874471.tif 000119
【図２６Ｂ】
0005874471.tif 000120
【図２６Ｃ】
0005874471.tif 000121
【図２６Ｄ】
0005874471.tif 000122
【図２６Ｅ】
0005874471.tif 000123
【図２７Ｂ】
0005874471.tif 000124
【図２７Ｃ】
0005874471.tif 000125
【図２７Ｄ】
0005874471.tif 000126
【図２７Ｅ】
0005874471.tif 000127
【図２８Ａ】
0005874471.tif 000128
【図２８Ｂ】
0005874471.tif 000129
【図２８Ｃ】
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【図２８Ｄ】
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【図２８Ｅ】
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【図２９Ａ】
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【図２９Ｂ】
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【図２９Ｃ】
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【図２９Ｄ】
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【図２９Ｅ】
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【図３０Ａ】
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【図３０Ｂ】
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【図３０Ｃ】
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【図３０Ｄ】
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【図３０Ｅ】
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【図３１Ａ】
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【図３１Ｂ】
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【図３１Ｃ】
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【図３１Ｄ】
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【図３１Ｅ】
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【図３２Ａ】
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【図３２Ｂ】
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【図３２Ｃ】
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【図３２Ｄ】
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【図３２Ｅ】
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【図３３Ａ】
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【図３３Ｂ】
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【図３３Ｃ】
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【図３３Ｄ】
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【図３３Ｅ】
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【図３Ａ】
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【図２３Ａ】
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【図２４Ａ】
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【図２５Ａ】
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【図２６Ａ】
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【図２７Ａ】
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