(57)【特許請求の範囲】
【請求項１】
２個のＭＯＳＦＥＴが直列に接続された直列回路と、前記直列回路の一端が接続された第１電源端子と、前記直列回路の他端が接続された第２電源端子とを有するモジュールを複数備えている電子回路であって、
前記各モジュールの第１電源端子に一端部が接続され、その第１電源端子を電源の一方の端子に接続するための外部配線の一部を構成する第１バスバーと、
前記各モジュールの第２電源端子に一端部が接続され、その第２電源端子を前記電源の他方の端子に接続するための外部配線の一部を構成する第２バスバーと、
前記直列回路毎に設けられ、その直列回路に前記第１電源端子を介して接続された前記第１バスバーと、その直列回路に前記第２電源端子を介して接続された前記第２バスバーとの間に接続されたスナバ回路とを備えており、
前記各モジュールのうち所定の１つのモジュールを第１モジュールとし、当該第１モジュールの第１電源端子に一端部が接続された第１バスバーを前記第１モジュールにおける第１バスバーとし、当該第１モジュールの第２電源端子に一端部が接続された第２バスバーを前記第１モジュールにおける第２バスバーとすると、前記第１モジュールにおける第１バスバーは、その一端が当該第１モジュールの前記第１電源端子に接続されかつ他端が前記電源の一方の端子に接続されており、前記第１モジュールにおける第２バスバーは、その一端が当該第１モジュールの前記第２電源端子に接続されかつ他端が前記電源の他方の端子に接続されており、
前記各モジュールのうち、前記第１モジュール以外のモジュールの前記第１電源端子に接続された前記第１バスバーは、その一端が当該モジュールの前記第１電源端子に接続されかつ他端が前記第１モジュールにおける第１バスバーの長さ中間部に連結されており、
前記各モジュールのうち、前記第１モジュール以外のモジュールの前記第２電源端子に接続された前記第２バスバーは、その一端が当該モジュールの前記第２電源端子に接続されかつ他端が前記第１モジュールにおける第２バスバーの長さ中間部に連結されており、
前記各スナバ回路の一端は、対応する前記第１バスバーにおける前記第１電源端子寄りの部分に接続され、前記各スナバ回路の他端は、対応する前記第２バスバーにおける前記第２電源端子寄りの部分に接続されており、
前記各モジュールは、対応する前記直列回路、前記第１電源端子および前記第２電源端子が固定された基板を含み、
前記各モジュールの前記第１電源端子に接続された前記第１バスバーと、当該モジュールの前記第２電源端子に接続された前記第２バスバーとは、それらのインダクタンス成分が相殺されるように、前記基板の上面に対して法線方向から見た平面視においてそれらの中間部が互いに上下に重なるように配置されている、電子回路。
【請求項２】
任意の前記直列回路とその両端に接続された前記第１および第２電源端子とそれらに接続された前記第１および第２バスバーとそれらの間に接続された前記スナバ回路との組み合わせにおいて、前記第１バスバーにおける前記スナバ回路の一端との接続点と前記第１電源端子との間部分のインダクタンスと、前記第２バスバーにおける前記スナバ回路の他端との接続点と前記第２電源端子との間部分のインダクタンスと、前記第１電源端子と前記第２電源端子間の前記直列回路のインダクタンスとの和が４０ｎＨ以下である、請求項１に記載の電子回路。
【請求項３】
前記スナバ回路の一端は、前記第１バスバーにおける前記第１電源端子側の一端と、前記第１バスバーにおける前記第１電源端子の外端に最も近い第１位置に対して前記第１電源端子から遠ざかる方向に第１所定距離だけ離れた第２位置との間に接続されており、前記第１所定距離は前記第１バスバーにおける前記第１位置から前記第２位置までの部分のインダクタンスが６．２５ｎＨ分以下となるように設定されており、
前記スナバ回路の他端は、前記第２バスバーにおける前記第２電源端子側の一端と、前記第２電源端子の外端に最も近い第３位置に対して前記第２電源端子から遠ざかる方向に第２所定距離だけ離れた第４位置との間に接続されており、前記第２所定距離は前記第２バスバーにおける前記第３位置から前記第４位置までの部分のインダクタンスが６．２５ｎＨ分以下となるように設定されている、請求項１または２に記載の電子回路。
【請求項４】
前記各ＭＯＳＦＥＴが、ＳｉＣを主とする半導体材料で作成されたＳｉＣ−ＭＯＳＦＥＴである、請求項１〜３のいずれか一項に記載の電子回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、三相インバータ回路、Ｈブリッジ回路等の電子回路に関する。
【背景技術】
【０００２】
ＤＭＯＳＦＥＴ（Double Diffused MOSFET）等のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）またはＩＧＢＴ（Insulated Gate Bipolar Transistor）は、三相インバータ回路、Ｈブリッジ回路等の電子回路のスイッチング素子として用いられている。ＭＯＳＦＥＴまたはＩＧＢＴのゲート端子には、ゲート抵抗を介してゲート駆動信号が供給される。
【０００３】
図５は、ゲート抵抗とＤＭＯＳＦＥＴのターンオフ時のスイッチング損失（ＤＭＯＳ  Ｅoff）およびサージ電圧との関係と、ゲート抵抗とＩＧＢＴのターンオフ時のスイッチング損失（ＩＧＢＴ  Ｅoff）およびサージ電圧との関係とを示すグラフである。
ＩＧＢＴでは、ターンオフ時のスイッチング損失のゲート抵抗依存性は低い。また、ＩＧＢＴでは、ゲート抵抗の増加に対するサージ電圧の増加量も少ない。これに対して、ＤＭＯＳＦＥＴでは、ゲート抵抗を小さくすることによって、ＩＧＢＴに比べて、ターンオフ時のスイッチング損失を大幅に低減することができる。その一方で、ＤＭＯＳＦＥＴでは、ゲート抵抗を小さくすると、ターンオフ時のドレイン電流の変化率ｄｉ／ｄｔが大きくなるため、大きなサージ電圧が発生する。
【０００４】
下記特許文献１の図４には、６個のＩＧＢＴを備えた三相インバータ回路において、サージ電圧を抑制するために、３相分のハイサイド側ＩＧＢＴのコレクタが接続された単一の直流入力端子Ｐと、３相分のローサイド側ＩＧＢＴのエミッタが接続された単一の直流入力端子Ｎとの間に、スナバ回路が接続された構成が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平７−１２２７０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
この発明の目的は、ＭＯＳＦＥＴのターンオフ時のスイッチング損失を低減できるとともにサージ電圧を低減できる電子回路を提供することである。
【課題を解決するための手段】
【０００７】
この発明の電子回路は、２個のＭＯＳＦＥＴが直列に接続された直列回路と、前記直列回路の一端が接続された第１電源端子と、前記直列回路の他端が接続された第２電源端子とを有するモジュールを複数備えている電子回路であって、前記各モジュールの第１電源端子に一端部が接続され、その第１電源端子を電源の一方の端子に接続するための外部配線の一部を構成する第１バスバーと、前記各モジュールの第２電源端子に一端部が接続され、その第２電源端子を前記電源の他方の端子に接続するための外部配線の一部を構成する第２バスバーと、前記直列回路毎に設けられ、その直列回路に前記第１電源端子を介して接続された前記第１バスバーと、その直列回路に前記第２電源端子を介して接続された前記第２バスバーとの間に接続されたスナバ回路とを備えている。前記各モジュールのうち所定の１つのモジュールを第１モジュールとし、当該第１モジュールの第１電源端子に一端部が接続された第１バスバーを前記第１モジュールにおける第１バスバーとし、当該第１モジュールの第２電源端子に一端部が接続された第２バスバーを前記第１モジュールにおける第２バスバーとすると、前記第１モジュールにおける第１バスバーは、その一端が当該第１モジュールの前記第１電源端子に接続されかつ他端が前記電源の一方の端子に接続されており、前記第１モジュールにおける第２バスバーは、その一端が当該第１モジュールの前記第２電源端子に接続されかつ他端が前記電源の他方の端子に接続されており、前記各モジュールのうち、前記第１モジュール以外のモジュールの前記第１電源端子に接続された前記第１バスバーは、その一端が当該モジュールの前記第１電源端子に接続されかつ他端が前記第１モジュールにおける第１バスバーの長さ中間部に連結されており、前記各モジュールのうち、前記第１モジュール以外のモジュールの前記第２電源端子に接続された前記第２バスバーは、その一端が当該モジュールの前記第２電源端子に接続されかつ他端が前記第１モジュールにおける第２バスバーの長さ中間部に連結されている。前記各スナバ回路の一端は、対応する前記第１バスバーにおける前記第１電源端子寄りの部分に接続され、前記各スナバ回路の他端は、対応する前記第２バスバーにおける前記第２電源端子寄りの部分に接続されている。前記各モジュールは、対応する前記直列回路、前記第１電源端子および前記第２電源端子が固定された基板を含む。前記各モジュールの前記第１電源端子に接続された前記第１バスバーと、当該モジュールの前記第２電源端子に接続された前記第２バスバーとは、それらのインダクタンス成分が相殺されるように、前記基板の上面に対して法線方向から見た平面視においてそれらの中間部が互いに上下に重なるように配置されている。
【０００８】
この発明では、直列回路毎に設けられ、その直列回路に第１電源端子を介して接続された第１バスバーと、その直列回路に第２電源端子を介して接続された第２バスバーとの間に接続されたスナバ回路を備えているので、ＭＯＳＦＥＴのターンオフ時にそのＭＯＳＦＥＴに印加されるサージ電圧を低減することができる。
また、スナバ回路の一端は、対応する第１バスバーにおける第１電源端子寄りの部分に接続されているので、第１バスバーにおけるスナバ回路の接続位置と第１電源端子との間部分のインダクタンスを小さくすることができる。また、各スナバ回路の他端は、対応する第２バスバーにおける第２電源端子寄りの部分に接続されているので、第２バスバーにおけるスナバ回路の接続位置と第２電源端子との間部分のインダクタンスを小さくすることができる。これにより、ＭＯＳＦＥＴがターンオフした場合に、そのＭＯＳＦＥＴに印加されるサージ電圧の発生原因となるインダクタンス（スナバ回路によってエネルギーが吸収されるインダクタンスを除く）を低減させることができる。
【０００９】
各スナバ回路のバスバーとの接続位置を変化させ、ターンオフしたＭＯＳＦＥＴに印加されるサージ電圧が一定となるようにゲート抵抗を変化させた場合、当該ＭＯＳＦＥＴに印加されるサージ電圧の発生原因となるインダクタンスが小さいほど、ターンオフ時のスイッチング損失が小さくなる。この発明では、前記インダクタンスを低減することができるので、ＭＯＳＦＥＴのターンオフ時のスイッチング損失を低減できるとともにサージ電圧を低減できる。
【００１０】
この発明の一実施形態では、任意の前記直列回路とその両端に接続された前記第１および第２電源端子とそれらに接続された前記第１および第２バスバーとそれらの間に接続された前記スナバ回路との組み合わせにおいて、前記第１バスバーにおける前記スナバ回路の一端との接続点と前記第１電源端子との間部分のインダクタンスと、前記第２バスバーにおける前記スナバ回路の他端との接続点と前記第２電源端子との間部分のインダクタンスと、前記第１電源端子と前記第２電源端子間の前記直列回路のインダクタンスとの和が４０ｎＨ以下である。
【００１１】
この構成では、前記組み合わせ内の直列回路に含まれる２つのＭＯＳＦＥＴのうちのいずれか一方がターンオフしたときに、ターンオフしたＭＯＳＦＥＴに印加されるサージ電圧の発生原因となるインダクタンスを４０ｎＨ以下に低減できるので、当該ＭＯＳＦＥＴのターンオフ時のスイッチング損失を低減できるとともにサージ電圧を低減できる。
この発明の一実施形態では、前記スナバ回路の一端は、前記第１バスバーにおける前記第１電源端子側の一端と、前記第１バスバーにおける前記第１電源端子の外端に最も近い第１位置に対して前記第１電源端子から遠ざかる方向に第１所定距離だけ離れた第２位置との間に接続されている。そして、前記第１所定距離は前記第１バスバーにおける前記第１位置から前記第２位置までの部分のインダクタンスが６．２５ｎＨ分以下となるように設定されている。また、前記スナバ回路の他端は、前記第２バスバーにおける前記第２電源端子側の一端と、前記第２電源端子の外端に最も近い第３位置に対して前記第２電源端子から遠ざかる方向に第２所定距離だけ離れた第４位置との間に接続されている。そして、前記第２所定距離は前記第２バスバーにおける前記第３位置から前記第４位置までの部分のインダクタンスが６．２５ｎＨ分以下となるように設定されている。
【００１２】
この構成では、ターンオフしたＭＯＳＦＥＴに印加されるサージ電圧の発生原因となるインダクタンスを低減できるので、当該ＭＯＳＦＥＴのターンオフ時のスイッチング損失を低減できるとともにサージ電圧を低減できる。
この発明の一実施形態では、前記各ＭＯＳＦＥＴが、ＳｉＣを主とする半導体材料で作成されたＳｉＣ−ＭＯＳＦＥＴである。
【図面の簡単な説明】
【００１３】
【図１】図１は、本発明の一実施形態に係る三相インバータ回路を示す電気回路図である。
【図２】図２は、図１のＵ相用モジュールの外観を示す図解的な斜視図である。
【図３】図３は、主として、モジュールの電源端子に接続された外部配線と、それに接続されたスナバ回路とを示す平面図である。
【図４】図４は、各サンプルａ〜ｇに対するＭＯＳＦＥＴのターンオフ時のスイッチング損失（ｍＪ）およびドレイン電流の変化率ｄｉ／ｄｔ（Ａ／ｎｓ）の測定結果を示すグラフである。
【図５】図５は、ゲート抵抗とＤＭＯＳＦＥＴのターンオフ時のスイッチング損失およびサージ電圧との関係と、ゲート抵抗とＩＧＢＴのターンオフ時のスイッチング損失およびサージ電圧との関係とを示すグラフである。
【発明を実施するための形態】
【００１４】
以下では、この発明の実施形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る三相インバータ回路１を示す電気回路図である。
この三相インバータ回路１は、三相ブラシレスモータ８（以下、「電動モータ」という）を駆動するための回路である。電動モータ８は、Ｕ相界磁コイル８ＵとＶ相界磁コイル８ＶとＷ相界磁コイル８Ｗを有するステータと、永久磁石が固定されたロータとを備えている。
【００１５】
三相インバータ回路１は、Ｕ相用モジュール３と、Ｖ相用モジュール４と、Ｗ相用モジュール５とを含む。Ｕ相用モジュール３は、第１電源端子（Ｐ端子）３１と、第２電源端子（Ｎ端子）３２と、出力端子（ＯＵＴ端子）３３と、２つのゲート端子３４，３７と、２つのソース端子３５，３８と、２つのソースセンス端子３６，３９とを備えている。
Ｖ相用モジュール４は、第１電源端子（Ｐ端子）４１と、第２電源端子（Ｎ端子）４２と、出力端子（ＯＵＴ端子）４３と、２つのゲート端子４４，４７と、２つのソース端子４５，４８と、２つのソースセンス端子４６，４９とを備えている。Ｗ相用モジュール５は、第１電源端子（Ｐ端子）５１と、第２電源端子（Ｎ端子）５２と、出力端子（ＯＵＴ端子）５３と、２つのゲート端子５４，５７と、２つのソース端子５５，５８と、２つのソースセンス端子５６，５９とを備えている。
【００１６】
各モジュール３，４，５の第１電源端子３１，４１，５１は、外部配線を介して電源６（直流電源）の正極端子に接続されている。具体的には、Ｕ相用モジュール３の第１電源端子３１は、第１外部配線６１を介して、電源６の正極端子に接続されている。Ｖ相用モジュール４の第１電源端子４１は、第２外部配線６２を介して、第１外部配線６１の中間部に接続されている。Ｗ相用モジュール５の第１電源端子５１は、第３外部配線６３を介して、第１外部配線６１の中間部に接続されている。
【００１７】
各モジュール３，４，５の第２電源端子３２，４２，５２は、外部配線を介して電源６の負極端子に接続されている。具体的には、Ｕ相用モジュール３の第２電源端子３２は、第４外部配線６４を介して、電源６の負極端子に接続されている。Ｖ相用モジュール４の第２電源端子４２は、第５外部配線６５を介して、第４外部配線６４の中間部に接続されている。Ｗ相用モジュール５の第２電源端子５２は、第６外部配線６６を介して、第４外部配線６４の中間部に接続されている。各外部配線６１〜６６には、それぞれインダクタンスが寄生している。
【００１８】
電源６には、平滑用コンデンサ７が並列に接続されている。各モジュール３，４，５の出力端子３３，４３，５３は、それぞれ第７、第８および第９の外部配線６７，６８，６９を介して電動モータ８のＵ相界磁巻線８Ｕ、Ｖ相界磁巻線８ＶおよびＷ相界磁巻線８Ｗに接続されている。各モジュール３，４，５のゲート端子３４，３７，４４，４７，５４，５７と、ソースセンス端子３６，３９，４６，４９、５６，５９には、図示しない制御ユニットが接続される。なお、各モジュール３，４，５のゲート端子３４，３７，４４，４７，５４，５７には、制御ユニットによって、それぞれ図示しないゲート抵抗を介してゲート駆動信号が供給される。
【００１９】
Ｕ相用モジュール３は、ハイサイドの第１のＭＯＳＦＥＴ１１と、それに直列に接続されたローサイドの第２のＭＯＳＦＥＴ１２とを含む。ＭＯＳＦＥＴ１１，１２は、それぞれ第１のＰＮ接合ダイオード（ボディダイオード）１１ａおよび第２のＰＮ接合ダイオード１２ａを内蔵している。各ＰＮ接合ダイオード１１ａ，１２ａのアノードは対応するＭＯＳＦＥＴ１１，１２のソースに電気的に接続され、そのカソードは対応するＭＯＳＦＥＴ１１，１２のドレインに電気的に接続されている。また、ＭＯＳＦＥＴ１１，１２は、それぞれ電流検出部１１ｂ，１２ｂを備えている。
【００２０】
第１のＭＯＳＦＥＴ１１のドレインは、接続金属部材７１を介してＵ相用モジュール３の第１電源端子３１に接続されている。第１のＭＯＳＦＥＴ１１のソースは、接続金属部材７２を介して、Ｕ相用モジュール３の出力端子３３に接続されている。接続金属部材７１，７２には、それぞれインダクタンスＬ１１，Ｌ１２が寄生している。第１のＭＯＳＦＥＴ１１のソースは、さらにＵ相用モジュール３のソース端子３５に接続されている。電流検出部１１ｂは、Ｕ相用モジュール３のソースセンス端子３６に接続されている。第１のＭＯＳＦＥＴ１１のゲートは、Ｕ相用モジュール３のゲート端子３４に接続されている。
【００２１】
第２のＭＯＳＦＥＴ１２のドレインは、接続金属部材７３を介してＵ相用モジュール３の出力端子３３に接続されている。第２のＭＯＳＦＥＴ１２のソースは、接続金属部材７４を介して、Ｕ相用モジュール３の第２電源端子３２に接続されている。接続金属部材７３，７４には、それぞれインダクタンスＬ１３，Ｌ１４が寄生している。第２のＭＯＳＦＥＴ１２のソースは、さらにＵ相用モジュール３のソース端子３８に接続されている。電流検出部１２ｂは、Ｕ相用モジュール３のソースセンス端子３９に接続されている。第２のＭＯＳＦＥＴ１２のゲートは、Ｕ相用モジュール３のゲート端子３７に接続されている。
【００２２】
Ｖ相用モジュール４は、ハイサイドの第３のＭＯＳＦＥＴ１３と、それに直列に接続されたローサイドの第４のＭＯＳＦＥＴ１４とを含む。ＭＯＳＦＥＴ１３，１４は、それぞれ第３および第４のＰＮ接合ダイオード（ボディダイオード）１３ａ，１４ａを内蔵している。各ＰＮ接合ダイオード１３ａ，１４ａのアノードは対応するＭＯＳＦＥＴ１３，１４のソースに電気的に接続され、そのカソードは対応するＭＯＳＦＥＴ１３，１４のドレインに電気的に接続されている。また、ＭＯＳＦＥＴ１３，１４は、それぞれ電流検出部１３ｂ，１４ｂを備えている。
【００２３】
第３のＭＯＳＦＥＴ１３のドレインは、接続金属部材７５を介してＶ相用モジュール４の第１電源端子４１に接続されている。第３のＭＯＳＦＥＴ１３のソースは、接続金属部材７６を介して、Ｖ相用モジュール４の出力端子４３に接続されている。接続金属部材７５，７６には、それぞれインダクタンスＬ１５，Ｌ１６が寄生している。第３のＭＯＳＦＥＴ１３のソースは、さらにＶ相用モジュール４のソース端子４５に接続されている。電流検出部１３ｂは、Ｖ相用モジュール４のソースセンス端子４６に接続されている。第３のＭＯＳＦＥＴ１３のゲートは、Ｖ相用モジュール４のゲート端子４４に接続されている。
【００２４】
第４のＭＯＳＦＥＴ１４のドレインは、接続金属部材７７を介してＶ相用モジュール４の出力端子４３に接続されている。第４のＭＯＳＦＥＴ１４のソースは、接続金属部材７８を介して、Ｖ相用モジュール４の第２電源端子４２に接続されている。接続金属部材７７，７８には、それぞれインダクタンスＬ１７，Ｌ１８が寄生している。第４のＭＯＳＦＥＴ１４のソースは、さらにＶ相用モジュール４のソース端子４８に接続されている。電流検出部１４ｂは、Ｖ相用モジュール４のソースセンス端子４９に接続されている。第４のＭＯＳＦＥＴ１４のゲートは、Ｖ相用モジュール４のゲート端子４７に接続されている。
【００２５】
Ｗ相用モジュール５は、ハイサイドの第５のＭＯＳＦＥＴ１５と、それに直列に接続されたローサイドの第６のＭＯＳＦＥＴ１６とを含む。ＭＯＳＦＥＴ１５，１６は、それぞれ第５および第６のＰＮ接合ダイオード（ボディダイオード）１５ａ，１６ａを内蔵している。各ＰＮ接合ダイオード１５ａ，１６ａのアノードは対応するＭＯＳＦＥＴ１５，１６のソースに電気的に接続され、そのカソードは対応するＭＯＳＦＥＴ１５，１６のドレインに電気的に接続されている。また、ＭＯＳＦＥＴ１５，１６は、それぞれ電流検出部１５ｂ，１６ｂを備えている。
【００２６】
第５のＭＯＳＦＥＴ１５のドレインは、接続金属部材７９を介してＷ相用モジュール５の第１電源端子５１に接続されている。第５のＭＯＳＦＥＴ１５のソースは、接続金属部材８０を介して、Ｗ相用モジュール５の出力端子５３に接続されている。接続金属部材７９，８０には、それぞれインダクタンスＬ１９，Ｌ２０が寄生している。第５のＭＯＳＦＥＴ１５のソースは、さらにＷ相用モジュール５のソース端子５５に接続されている。電流検出部１５ｂは、Ｗ相用モジュール５のソースセンス端子５６に接続されている。第５のＭＯＳＦＥＴ１５のゲートは、Ｗ相用モジュール５のゲート端子５４に接続されている。
【００２７】
第６のＭＯＳＦＥＴ１６のドレインは、接続金属部材８１を介してＷ相用モジュール５の出力端子５３に接続されている。第６のＭＯＳＦＥＴ１６のソースは、接続金属部材８２を介して、Ｗ相用モジュール５の第２電源端子５２に接続されている。接続金属部材８１，８２には、それぞれインダクタンスＬ２１，Ｌ２２が寄生している。第６のＭＯＳＦＥＴ１６のソースは、さらにＷ相用モジュール５のソース端子５８に接続されている。電流検出部１６ｂは、Ｗ相用モジュール５のソースセンス端子５９に接続されている。第６のＭＯＳＦＥＴ１６のゲートは、Ｗ相用モジュール５のゲート端子５７に接続されている。
【００２８】
第１〜第６のＭＯＳＦＥＴ１１〜１６は、たとえば、化合物半導体の一例であるＳｉＣ（炭化シリコン）を半導体材料として用いたＳｉＣ−ＤＭＯＳＦＥＴ等のＳｉＣ−ＭＯＳＦＥＴである。
第１外部配線６１におけるＵ相用モジュール３の第１電源端子３１寄りの部分と、第４外部配線６４におけるＵ相用モジュール３の第２電源端子３２寄りの部分との間に、コンデンサ９１からなるスナバ回路が接続されている。
【００２９】
第１外部配線６１とコンデンサ９１との接続点を接続点Ａ１とする。第１外部配線６１における電源６の正極端子と接続点Ａ１との間部分にはインダクタンスＬ１ａが寄生しており、第１外部配線６１における接続点Ａ１と第１電源端子３１との間部分にはインダクタンスＬ１ｂが寄生している。第４外部配線６４とコンデンサ９１との接続点を接続点Ａ４とする。第４外部配線６４における電源６の負極端子と接続点Ａ４との間部分にはインダクタンスＬ４ａが寄生しており、第４外部配線６４における接続点Ａ４と第２電源端子３２との間部分にはインダクタンスＬ４ｂが寄生している。
【００３０】
第２外部配線６２におけるＶ相用モジュール４の第１電源端子４１寄りの部分と、第５外部配線６５におけるＶ相用モジュール４の第２電源端子４２寄りの部分との間に、コンデンサ９２からなるスナバ回路が接続されている。
第２外部配線６２とコンデンサ９２との接続点を接続点Ａ２とする。第２外部配線６２における接続点Ａ２と第１電源端子４１との間部分にはインダクタンスＬ２ｂが寄生しており、残りの部分にはインダクタンスＬ２ａが寄生している。第５外部配線６５とコンデンサ９２との接続点を接続点Ａ５とする。第５外部配線６５における接続点Ａ５と第２電源端子４２との間部分にはインダクタンスＬ５ｂが寄生しており、残りの部分にはインダクタンスＬ５ａが寄生している。
【００３１】
第３外部配線６３におけるＷ相用モジュール５の第１電源端子５１寄りの部分と、第６外部配線６６におけるＷ相用モジュール５の第２電源端子５２寄りの部分との間に、コンデンサ９３からなるスナバ回路が接続されている。
第３外部配線６２とコンデンサ９２との接続点を接続点Ａ３とする。第３外部配線６３における接続点Ａ３と第１電源端子５１との間部分にはインダクタンスＬ３ｂが寄生しており、残りの部分にはインダクタンスＬ３ａが寄生している。第６外部配線６６とコンデンサ９３との接続点を接続点Ａ６とする。第６外部配線６６における接続点Ａ６と第２電源端子５２との間部分にはインダクタンスＬ６ｂが寄生しており、残りの部分にはインダクタンスＬ６ａが寄生している。コンデンサ（スナバ回路）９１〜９３は、サージ電圧を抑制するために設けられている。
【００３２】
図２は、図１のＵ相用モジュール３の外観を示す図解的な斜視図である。
Ｕ相用モジュール３は、放熱板２１と、放熱板２１に固定され、ＭＯＳＦＥＴ１１，１２、各端子３１〜３９の基端等が固定された基板（図示略）と、放熱板２１の一方の表面に固定され、基板を収容するケース２２とを含む。ケース２２は、平面視において略矩形に形成されている。モジュール３の出力端子３３は、ケース２２内において二股に分岐しており、２つの平板状の枝部を有している。各枝部の先端部３３ａ，３３ｂは、ケース２２の上面を貫通して、ケース２２の外側に露出している。これらの先端部３３ａ，３３ｂは、それぞれケース２２上面の一端部の両側部において、ケース２２の上面に沿った状態で配置されている。モジュール３の第１電源端子３１および第２電源端子３２は平板状であり、その先端部３１ａ，３２ａは、ケース２２の上面を貫通して、ケース２２の外側に露出している。これらの先端部３１ａ，３２ａは、それぞれケース２２上面の他端部の両側部において、ケース２２の上面に沿った状態で配置されている。
【００３３】
モジュール３の一方のゲート端子３４、ソース端子３５およびソースセンス端子３６は、棒状であり、その先端部３４ａ、３５ａ、３６ａは、ケース２２の上面を貫通して、ケース２２の外方に突出している。これらの先端部３４ａ、３５ａ、３６ａは、それぞれケース２２上面における第１電源端子３１の先端部３１ａに隣接して配置されている。モジュール３の他方のゲート端子３７、ソース端子３８およびソースセンス端子３９は、棒状であり、その先端部３７ａ、３８ａ、３９ａは、ケース２２の上面を貫通して、ケース２２外方に突出している。これらの先端部３７ａ、３８ａ、３９ａは、それぞれケース２２上面における出力端子３３の一方の先端部３３ｂに隣接して配置されている。
【００３４】
Ｖ相用モジュール４およびＷ相用モジュール５の外観および構造も、Ｕ相用モジュール３の外観および構造と同様であるので、その説明を省略する。
図３は、主として、モジュール２，３，４の電源端子３１，３２，４１，４２，５１，５２に接続された外部配線と、それに接続されたスナバ回路とを示す平面図である。
各モジュール３，４，５は、冷却板２０１に取り付けられている。Ｕ相用モジュール３の出力端子３３は、外部配線６７を介して電動モータ８のＵ相界磁巻線８Ｕに接続されている。Ｖ相用モジュール４の出力端子４３は、外部配線６８を介して電動モータ８のＶ相界磁巻線８Ｖに接続されている。Ｗ相用モジュール５の出力端子５３は、外部配線６９を介して電動モータ８のＷ相界磁巻線８Ｗに接続されている。
【００３５】
Ｕ相用モジュール３の第１電源端子３１には、バスバー６１ａの一端部がねじ止めされている。バスバー６１ａの他端部は、接続線６１ｂを介して電源６の正極端子に接続されている。バスバー６１ａと接続線６１ｂとによって、図１の第１外部配線６１が構成されている。Ｕ相用モジュール３の第２電源端子３１には、バスバー６４ａの一端部がねじ止めされている。バスバー６４ａの他端部は、接続線６４ｂを介して電源６の負極端子に接続されている。バスバー６４ａと接続線６４ｂとによって、図１の第４外部配線６４が構成されている。電源６には、平滑コンデンサ７が並列に接続されている。
【００３６】
Ｖ相用モジュール４の第１電源端子４１には、バスバー６２（図１の第２外部配線６２に相当する）の一端部がねじ止めされている。バスバー６２の他端部は、バスバー６１ａの中間部に連結されている。Ｖ相用モジュール４の第２電源端子４２には、バスバー６５（図１の第５外部配線６５に相当する）の一端部がねじ止めされている。バスバー６５の他端部は、バスバー６４ａの中間部に連結されている。
【００３７】
Ｗ相用モジュール５の第１電源端子５１には、バスバー６３（図１の第３外部配線６３に相当する）の一端部がねじ止めされている。バスバー６３の他端部は、バスバー６１ａの中間部に連結されている。Ｗ相用モジュール５の第２電源端子６２には、バスバー６６（図１の第６外部配線６６に相当する）の一端部がねじ止めされている。バスバー６６の他端部は、バスバー６４ａの中間部に連結されている。
【００３８】
バスバー６１ａにおける第１電源端子３１寄りの部分と、バスバー６４ａにおける第２電源端子３２寄りの部分との間に、コンデンサ９１が接続されている。バスバー６２における第１電源端子４１寄りの部分と、バスバー６５における第２電源端子４２寄りの部分との間に、コンデンサ９２が接続されている。バスバー６３における第１電源端子５１寄りの部分と、バスバー６６における第２電源端子５２寄りの部分との間に、コンデンサ９３が接続されている。
【００３９】
各コンデンサ９１，９２，９３の一端は、対応するバスバー６１ａ，６２，６３における第１電源端子３１，４１，５１側の一端（位置Ａ）と、対応するバスバー６１ａ，６２，６３における第１電源端子３１，４１，５１の外端に最も近い位置（位置Ｂ）に対して第１電源端子３１，４１，５１から遠ざかる方向に所定距離ｘだけ離れた位置（位置Ｃ）との間（Ａ−Ｃ間の領域Ｓ）に接続されることが好ましい。
【００４０】
同様に、各コンデンサ９１，９２，９３の他端は、対応するバスバー６４ａ，６５，６６における第２電源端子３２，４２，５２側の一端（位置Ａ）と、対応するバスバー６４ａ，６５，６６における第２電源端子３２，４２，５２の外端に最も近い位置（位置Ｂ）に対して第２電源端子３２，４２，５２から遠ざかる方向に所定距離ｘだけ離れた位置（位置Ｃ）との間（Ａ−Ｃ間の領域Ｓ）に接続されることが好ましい。
【００４１】
前記所定距離ｘは、バスバー６１ａ，６２，６３，６４ａ，６５，６６における位置Ｂから位置Ｃまでの部分のインダクタンスが６．２５（ｎＨ）以下となるような距離に設定されていることが好ましい。このようにｘを設定すると、後述するように、ＭＯＳＦＥＴがターンオフしたときのスイッチング損失および当該ＭＯＳＦＥＴに印加されるサージ電圧をともに低減させることが可能となる。
【００４２】
なお、モジュール３の２つの電源端子３１，３２に接続された２つのバスバー６１ａ，６４ａは、それらのインダクタンス成分が相殺されるように、平面視においてその中間部が互いに上下に重なるように配置されることが好ましい。同様に、モジュール４の２つの電源端子４１，４２に接続された２つのバスバー６２，６５は、平面視においてその中間部が互いに上下に重なるように配置されることが好ましい。同様に、モジュール５の２つの電源端子５１，５２に接続された２つのバスバー６３，６６は、平面視においてその中間部が互いに上下に重なるように配置されることが好ましい。
【００４３】
図１に戻り、ＭＯＳＦＥＴ１１〜１６のうち、例えば、Ｕ相用モジュール３内のハイサイドのＭＯＳＦＥＴ１１とＶ相用モジュール４内のローサイドのＭＯＳＦＥＴ１４がオンされると、電源６の正極端子から、第１外部配線６１、第１電源端子３１、接続金属部材７１、ＭＯＳＦＥＴ１１、接続金属部材７２、出力端子３３、第７外部配線６７、電動モータ８のＵ相界磁巻線８ＵおよびＶ相界磁巻線８Ｖ、第８外部配線６８、出力端子４３、接続金属部材７７、ＭＯＳＦＥＴ１４、接続金属部材７８、第２電源端子４２、第５外部配線６５および第４外部配線６４を経て電源６の負極端子へと電流が流れる。
【００４４】
この状態から、Ｕ相用モジュール３内のハイサイドのＭＯＳＦＥＴ１１がターンオフすると、出力端子３３、第７外部配線６７、電動モータ８のＵ相界磁巻線８ＵおよびＶ相界磁巻線８Ｖ、第８外部配線６８、出力端子４３、接続金属部材７７、ＭＯＳＦＥＴ１４、接続金属部材７８、第２電源端子４２、第５外部配線６５、第４外部配線６４における第５外部配線６５との接続点と第２出力端子３２との間部分、第２出力端子３２、接続金属部材７４、ＰＮ接合ダイオード１２ａおよび接続金属部材７３を含む閉回路を負荷電流が還流する。
【００４５】
この場合、ＭＯＳＦＥＴ１１のドレイン電流の電流変化率（ｄｉ／ｄｔ）と、回路配線の所定の寄生インダクタンスＬｓによるサージ電圧（Ｌｓ・ｄｉ／ｄｔ）が、ＭＯＳＦＥＴ１１に印加される。
スナバ回路９１〜９３が設けられていない場合には、ＭＯＳＦＥＴ１１に印加されるサージ電圧の発生原因となるインダクタンスＬｓｔは、第４外部配線６４における第５配線６５との接続点と電源６の負極端子との間のインダクタンス（Ｌ４ａの一部）と、第１外部配線６１のインダクタンス（Ｌ１ａ＋Ｌ１ｂ）と、接続金属部材７１，７２のインダクタンスＬ１１，Ｌ１２と、第４外部配線６４における第５配線６５との接続点と第２電源端子３２との間部分のインダクタンス（Ｌ４ａの一部とＬ４ｂとの和）と、接続金属部材７３，７４のインダクタンスＬ１３，Ｌ１４との和となる。
【００４６】
この実施形態では、スナバ回路９１〜９３が設けられているので、第４外部配線６４における接続点Ａ４と電源６の負極端子との間部分のインダクタンスＬ４ａと、第１外部配線６１における電源６の正極端子と接続点Ａ１との間部分のインダクタンスＬ１ａに蓄積されたエネルギーは、コンデンサ９１によって吸収される。この結果、ＭＯＳＦＥＴ１１に印加されるサージ電圧の発生原因となるインダクタンスＬｓｎは、第１外部配線６１における接続点Ａ１と第１電源端子３１との間部分のインダクタンスＬ１ｂと、接続金属部材７１，７２，７３，７４のインダクタンスＬ１１，Ｌ１２，Ｌ１３，Ｌ１４と、第４外部配線６４における接続点Ａ４と第２電源端子３１の間部分のインダクタンスＬ４ｂとの和となる。つまり、ＭＯＳＦＥＴ１１に印加されるサージ電圧の発生原因となるインダクタンスＬｓｎは、スナバ回路９１〜９３が設けられてない場合のインダクタンスＬｓｔに比べて大幅に低減される。このため、ＭＯＳＦＥＴ１１に印加されるサージ電圧は、スナバ回路９１〜９３が設けられてない場合に比べて大幅に低減される。
【００４７】
ＭＯＳＦＥＴ１１とＭＯＳＦＥＴ１４とがオンされている状態から、例えばＶ相用モジュール４内のローサイドのＭＯＳＦＥＴ１４がターンオフされると、第１電源端子３１、接続金属部材７１、ＭＯＳＦＥＴ１１、接続金属部材７２、出力端子３３、第７外部配線６７、電動モータ８のＵ相界磁巻線８ＵおよびＶ相界磁巻線８Ｖ、第８外部配線６８、出力端子４３、接続金属部材７６、ＰＮ接合ダイオード１３ａ、接続金属部材７５、第１電源端子４１、第２外部配線６２および第１外部配線６１における第２外部配線６２との接続点と第１電源端子３１との間部分を含む閉回路を負荷電流が還流する。
【００４８】
この場合、ＭＯＳＦＥＴ１４のドレイン電流の電流変化率（ｄｉ／ｄｔ）と、回路配線の所定の寄生インダクタンスＬｓによるサージ電圧（Ｌｓ・ｄｉ／ｄｔ）が、ＭＯＳＦＥＴ１４に印加される。
スナバ回路９１〜９３が設けられていない場合には、ＭＯＳＦＥＴ１４に印加されるサージ電圧の発生原因となるインダクタンスＬｓｔは、第１外部配線６１における電源６の正極端子と第２配線６２との接続点との間のインダクタンス（Ｌ１ａの一部）と、接続金属部材７７，７８のインダクタンスＬ１７，Ｌ１８と、第５外部配線６５のインダクタンス（Ｌ５ａ＋Ｌ５ｂ）と、第４外部配線６４における第５外部配線６５との接続点と電源６の負極端子との間部分のインダクタンス（Ｌ４ａの一部）と、第２外部配線部材６２のインダクタンス（Ｌ２ａ＋Ｌ２ｂ）と、接続金属部材７５，７６のインダクタンスＬ１５，Ｌ１６との和となる。
【００４９】
この実施形態では、スナバ回路９１〜９３が設けられているので、第１外部配線６１における電源６の正極端子と第２配線６２との接続点との間部分のインダクタンス（Ｌ１ａの一部）と、第５外部配線６５における接続点Ａ５と第４外部配線６４との接続点との間部分のインダクタンスＬ５ａと、第４外部配線６４における第５外部配線６５との接続点と電源６の負極端子との間部分のインダクタンス（Ｌ４ａの一部）と、第２外部配線６２における第１外部配線６１との接続点と接続点Ａ２との間部分のインダクタンスＬ２ａに蓄積されたエネルギーは、コンデンサ９２によって吸収される。この結果、ＭＯＳＦＥＴ１４に印加されるサージ電圧の発生原因となるインダクタンスＬｓｎは、第２外部配線６２における接続点Ａ２と第１電源端子４１との間部分のインダクタンスＬ２ｂと、接続金属部材７５，７６，７７，７８のインダクタンスＬ１５，Ｌ１６，Ｌ１７，Ｌ１８と、第５外部配線６５における第２電源端子４２と接続点Ａ５との間部分のインダクタンスＬ５ｂとの和となる。つまり、ＭＯＳＦＥＴ１４に印加されるサージ電圧の発生原因となるインダクタンスＬｓｎは、スナバ回路９１〜９３が設けられてない場合のインダクタンスＬｓｔに比べて大幅に低減される。このため、ＭＯＳＦＥＴ１４に印加されるサージ電圧は、スナバ回路９１〜９３が設けられてない場合に比べて大幅に低減される。
【００５０】
なお、ＭＯＳＦＥＴ１１とＭＯＳＦＥＴ１４とがオンされている状態から、ＭＯＳＦＥＴ１１とＭＯＳＦＥＴ１４の両方が同時にターンオフされた場合には、第４外部配線６４、第２電源端子３２、接続金属部材７４、ＰＮ接合ダイオード１２ａ、接続金属部材７３、出力端子３３、第７外部配線６７、電動モータ８のＵ相界磁巻線８ＵおよびＶ相界磁巻線８Ｖ、第８外部配線６８、出力端子４３、接続金属部材７６、ＰＮ接合ダイオード１３ａ、接続金属部材７５、第１電源端子４１、第２外部配線６２および第１外部配線６１における第２外部配線６２との接続点と電源６の正極端子との間部分に、第４外部配線６４から第１外部配線６１に向かう方向に負荷電流が流れる。
【００５１】
この場合、コンデンサ９１，９２によって、外部配線に寄生されているインダクタンスに蓄積されたエネルギーのうちの大部分が吸収される。このため、ＭＯＳＦＥＴ１１に印加されるサージ電圧の発生原因となるインダクタンスＬｓｎは、Ｌ１ｂとＬ１１〜Ｌ１２（Ｕ相用モジュール３内の内部インダクタンス）とＬ４ｂとの和となる。一方、ＭＯＳＦＥＴ１１に印加されるサージ電圧の発生原因となるインダクタンスＬｓｎは、Ｌ２ｂとＬ１５〜Ｌ１８（Ｖ相用モジュール４内の内部インダクタンス）とＬ５ｂの和となる。
【００５２】
つまり、Ｕ相用モジュール３内のＭＯＳＦＥＴ１１，１２のいずれか一方がターンオフしたときに、当該ＭＯＳＦＥＴに印加されるサージ電圧の発生原因となるインダクタンスＬｓｎ（以下において、「ＬｓｎＵ」という場合がある）は、Ｌ１ｂとＬ１１〜Ｌ１２（Ｕ相用モジュール３内の内部インダクタンス）とＬ４ｂとの和となる。
また、Ｖ相用モジュール４内のＭＯＳＦＥＴ１３，１４のいずれか一方がターンオフしたときに、当該ＭＯＳＦＥＴに印加されるサージ電圧の発生原因となるインダクタンスＬｓｎ（以下において、「ＬｓｎＶ」という場合がある）は、Ｌ２ｂとＬ１５〜Ｌ１８（Ｖ相用モジュール４内の内部インダクタンス）とＬ５ｂの和となる。
【００５３】
また、Ｗ相用モジュール５内のＭＯＳＦＥＴ１５，１６のいずれか一方がターンオフしたときに、当該ＭＯＳＦＥＴに印加されるサージ電圧の発生原因となるインダクタンスＬｓｎ（以下において、「ＬｓｎＷ」という場合がある）は、Ｌ３ｂとＬ１９〜Ｌ２２（Ｗ相用モジュール５内の内部インダクタンス）とＬ６ｂの和となる。この実施形態では、ＬｓｎＵとＬｓｎＶとＬｓｎＷとは、ほぼ等しい。ＬｓｎＵ，ＬｓｎＶ，ＬｓｎＷは、後述するように、４０（ｎＨ）以下であることが好ましい。
【００５４】
前記三相インバータ回路１において、コンデンサ９１〜９３の対応するバスバーへの接続位置を変化させ、ターンオフしたＭＯＳＦＥＴに印加されるサージ電圧が一定となるようにＭＯＳＦＥＴに対するゲート抵抗を変化させた場合、当該ＭＯＳＦＥＴに印加されるサージ電圧の発生原因となるインダクタンスＬｓｎ（スナバ回路９１〜９３によって蓄積されたエネルギーが吸収されるインダクタンスを除く）が小さいほど、当該ＭＯＳＦＥＴのドレイン電流の変化率ｄｉ／ｄｔが大きく（ｄｉの立下りが早く）なるため、当該ＭＯＳＦＥＴのターンオフ時のスイッチング損失は小さくなる。このため、サージ電圧の発生原因となるインダクタンスＬｓｎを小さくすることによって、ＭＯＳＦＥＴのターンオフ時のスイッチング損失を低減できるとともにサージ電圧を低減させることができる。
【００５５】
前記実施形態では、コンデンサ９１，９２，９３の一端は、それぞれ外部配線６１，６２，６３における第１電源端子３１，４１，５１寄りの位置に接続されているので、スナバ回路９１，９２，９３それぞれの一端と第１電源端子３１，４１，５１との間の外部配線部分のインダクタンスＬ１ｂ，Ｌ２ｂ，Ｌ３ｂを小さくできる。また、コンデンサ９１，９２，９３の他端は、それぞれ外部配線６４，６５，６６における第２電源端子３２，４２，５２寄りの位置に接続されているので、スナバ回路９１，９２，９３それぞれの他端と第２電源端子３２，４２，５２との間の外部配線部分のインダクタンスＬ４ｂ，Ｌ５ｂ，Ｌ６ｂを小さくできる。
【００５６】
したがって、任意のＭＯＳＦＥＴがターンオフされた場合の、当該ＭＯＳＦＥＴに印加されるサージ電圧の発生原因となるインダクタンスＬｓｎを小さくすることができる。これにより、ＭＯＳＦＥＴのターンオフ時のスイッチング損失を低減できるとともにサージ電圧を低減させることができる。
次に、ターンオフしたＭＯＳＦＥＴに印加されるサージ電圧の発生原因となるインダクタンスＬｓｎと、ＭＯＳＦＥＴのターンオフ時のスイッチング損失およびドレイン電流の変化率ｄｉ／ｄｔとの関係について説明する。
【００５７】
インダクタンスＬｓｎが異なる複数のサンプルａ〜ｇを用意した。具体的には、バスバー６１ａ，６４ａ，６２，６５，６３，６６における電源端子３１，３２，４１，４２，５１，５２側の一端からコンデンサ９１〜９３の接続位置までの距離を変化させることにより、インダクタンスＬｓｎが異なる複数のサンプルａ〜ｇを用意した。
バスバー６１ａ，６４ａ，６２，６５，６３，６６における電源端子３１，３２，４１，４２，５１，５２側の一端からコンデンサ９１〜９３の接続位置までの距離は、サンプルａが最も短く、ａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇの順に長くなるように設定されている。
【００５８】
サンプルａでは、図３に示すように、各コンデンサ９１〜９３の両端は、対応するバスバー６１ａ，６４ａ，６２，６５，６３，６６における電源端子３１，３２，４１，４２，５１，５２側の一端（位置Ａ）と電源端子３１，３２，４１，４２，５１，５２の外端に対応する位置（位置Ｂ）との間（Ａ−Ｂ間）に接続されている。サンプルｂ〜ｇでは、各コンデンサ９１〜９３の両端は、対応するバスバー６１ａ，６４ａ，６２，６５，６３，６６における電源端子３１，３２，４１，４２，５１，５２の外端に対応する位置（位置Ｂ）よりも電源端子３１，３２，４１，４２，５１，５２から離れた位置に接続されている。
【００５９】
したがって、インダクタンスＬ１ｂ，Ｌ４ｂ、Ｌ２ｂ，Ｌ５ｂ、Ｌ３ｂ，Ｌ５ｂは、ａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇの順に大きくなる。このため、ターンオフされたＭＯＳＦＥＴに印加されるサージ電圧の発生原因となるインダクタンスＬｓｎは、ａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇの順に大きくなる。
各サンプルａ〜ｇについて、ＭＯＳＦＥＴ１１とＭＯＳＦＥＴ１４とがオンされている状態からＭＯＳＦＥＴ１１をターンオフさせ、ターンオフさせた際にＭＯＳＦＥＴ１１に印加されるサージ電圧（Ｌｓｎ・ｄｉ／ｄｔ）が所定値となるようにゲート抵抗を調整した。サージ電圧が所定値となるようにゲート抵抗を調整した後において、ＭＯＳＦＥＴ１１とＭＯＳＦＥＴ１４とがオンされている状態からＭＯＳＦＥＴ１１をターンオフさせ、ＭＯＳＦＥＴ１１のターンオフ時のスイッチング損失（ｍＪ）と、ＭＯＳＦＥＴ１１のドレイン電流の変化率ｄｉ／ｄｔ（Ａ／ｎｓ）とを測定した。この場合には、ＭＯＳＦＥＴ１１に印加されるサージ電圧の発生原因となるインダクタンスＬｓｎは、ＬｓｎＵ（＝Ｌ１ｂ＋Ｌ４ｂ＋Ｌ１１＋Ｌ１２＋Ｌ１３＋Ｌ１４）となる。
【００６０】
なお、電源電圧Ｖは６００（Ｖ）とし、電源電流Ｉは１００（Ａ）とした。また、サージ電圧がほぼ１５６（Ｖ）となるように、ゲート抵抗を調整した。
表１および図４は、測定結果を示している。
【００６１】
【表１】
0005999677.tif 000002
【００６２】
図４において、黒三角（▲）はスイッチング損失を示し、白三角（△）はｄｉ／ｄｔを示している。
表１および図４から、ターンオフしたＭＯＳＦＥＴに印加されるサージ電圧が一定となるようにゲート抵抗を変化させた場合、インダクタンスＬｓｎ（この場合にはＬｓｎＵ）が、約４０（ｎＨ）以下であれば、ターンオフ時のＭＯＳＦＥＴのスイッチング損失を低く抑えることができることがわかる。
【００６３】
サンプルａのインダクタンスＬｓｎが２７．５（ｎＨ）であるので、インダクタンスＬｓｎを約４０（ｎＨ）以下とするためには、サンプルａに対してインダクタンスＬｓｎの増加量が（４０−２７．５）＝１２．５（ｎＨ）以下であればよい。この場合のインダクタンスＬｓｎＵには、Ｌ１ｂとＬ４ｂとが含まれているので、サンプルａに対して、Ｌ１ｂおよびＬ４ｂの増加量がそれぞれ１２．５（ｎＨ）の１／２の６．２５（ｎＨ）以下であればよい。
【００６４】
コンデンサ９１を、バスバー６１ａ，６４ａにおける電源端子３１，３２側の一端（位置Ａ）と電源端子３１，３２の外端に最も近い位置（位置Ｂ）との間に接続した場合には、その接続位置に係わらず、バスバー６１ａ，６４ａにおけるコンデンサ９１の接続点と電源端子３１，３２との間部分のインダクタンスＬ１ｂ，Ｌ４ｂは一定であると考えるものとする。また、サンプルａにおけるＬ１ｂおよびＬ４ｂは小さく、モジュール３内部のインダクタンス（Ｌ１１＋Ｌ１２＋Ｌ１３＋Ｌ１４）は、サンプルａに対するインダクタンスＬｓｎとほぼ等しいと考える。そうすると、モジュール３内部のインダクタンスが２７．５（ｎＨ）程度である場合には、インダクタンスＬｓｎＵを約４０（ｎＨ）以下とするためには、バスバー６１ａ，６４ａに対するコンデンサ９１の好ましい接続範囲（図３のＡ−Ｃ間の領域Ｓ）を規定するためのｘが６．２５（ｎＨ）以下であればよいことになる。
【００６５】
同様な理由により、モジュール４内部のインダクタンスおよびモジュール５内部のインダクタンスが２７．５（ｎＨ）程度である場合には、インダクタンスＬｓｎＶおよびインダクタンスＬｓｎＷも、それぞれ約４０（ｎＨ）以下とすることが好ましい。したがって、バスバー６２，６５に対するコンデンサ９２の好ましい接続範囲（図３のＡ−Ｃ間の領域Ｓ）を規定するためのｘおよびバスバー６３，６６に対するコンデンサ９３の好ましい接続範囲（図３のＡ−Ｃ間の領域Ｓ）を規定するためのｘも６．２５（ｎＨ）以下であればよいことになる。
【００６６】
以上、本発明の一実施形態について説明したが、本発明は、さらに他の形態で実施することもできる。たとえば、前述の実施形態では、各ＭＯＳＦＥＴ１１，１２，１３，１４は、ＳｉＣデバイスであるが、Ｓｉ（シリコン）を半導体材料として用いたＳｉデバイスであってもよい。
また、前述の実施形態では、この発明を三相インバータ回路に適用した場合について説明したが、この発明はＨブリッジ回路等の三相インバータ回路以外の電子回路にも適用することができる。
【００６７】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【符号の説明】
【００６８】
１  インバータ回路
３，４，５  モジュール
１１〜１４  ＭＯＳＦＥＴ
１１ａ〜１４ａ  ＰＮ接合ダイオード
３１，４１，５１  第１電源端子
３２，４２，５２  第２電源端子
６１〜６９  外部配線
６１ａ，６２，６３，６４ａ，６５，６６  バスバー
９１〜９２  コンデンサ（スナバ回路）
【図１】
0005999677.tif 000003
【図２】
0005999677.tif 000004
【図３】
0005999677.tif 000005
【図４】
0005999677.tif 000006
【図５】
0005999677.tif 000007