(57)【特許請求の範囲】
【請求項１】
入力される第一直流電圧をスイッチングするスイッチング素子と、
前記スイッチング素子に接続されスイッチングされた前記第一直流電圧が供給されて、前記第一直流電圧よりも小さい第二直流電圧を出力するインダクタと、
前記インダクタから出力される前記第二直流電圧を検出するための第一抵抗素子と、
前記第一抵抗素子によって検出された前記第二直流電圧と基準電圧を比較し、比較結果に従い前記スイッチング素子の動作を制御するためのコンパレータと、
前記コンパレータの前記第二直流電圧が入力される側と前記コンパレータの出力する側の間に接続される第二抵抗素子と、
前記スイッチング素子の前記第一直流電圧が入力される側に接続され、前記スイッチング素子に流れる電流を検知する電流検出手段と、
前記電流検出手段に接続され、前記電流検出手段で検知された値が所定値を超えた場合に前記スイッチング素子をターンオフする電流制限手段と、
前記第一抵抗素子と前記電流制限手段の間に接続され、コンデンサを有し、前記コンデンサの電圧に基づき、前記スイッチング素子のターンオフを維持するタイマーと、を有し、
前記第一直流電圧が前記スイッチング素子に入力される場合に、前記スイッチング素子は前記コンパレータの比較結果に従いターンオンされ、それから、前記タイマーの前記コンデンサの電圧の上昇に応答してターンオフされ、前記スイッチング素子のターンオフは前記コンデンサの電荷が前記第一抵抗素子を介して放電されるまで維持されることを特徴とするコンバータ。
【請求項２】
前記電流検出手段は、抵抗素子であることを特徴とする請求項１に記載のコンバータ。
【請求項３】
前記電流制限手段は、トランジスタであって、前記トランジスタのエミッタとベースの間に、前記電流検出手段が接続されていることを特徴とする請求項１又は２に記載のコンバータ。
【請求項４】
画像を形成するための画像形成手段と、
コンバータとを有し、
前記コンバータは、
入力される第一直流電圧をスイッチングするスイッチング素子と、
前記スイッチング素子に接続されスイッチングされた前記第一直流電圧が供給されて、前記第一直流電圧よりも小さい第二直流電圧を出力するインダクタと、
前記インダクタから出力される前記第二直流電圧を検出するための第一抵抗素子と、
前記第一抵抗素子によって検出された前記第二直流電圧と基準電圧を比較し、比較結果に従い前記スイッチング素子の動作を制御するためのコンパレータと、
前記コンパレータの前記第二直流電圧が入力される側と前記コンパレータの出力する側の間に接続される第二抵抗素子と、
前記スイッチング素子の前記第一直流電圧が入力される側に接続され、前記スイッチング素子に流れる電流を検知する電流検出手段と、
前記電流検出手段に接続され、前記電流検出手段で検知された値が所定値を超えた場合に前記スイッチング素子をターンオフする電流制限手段と、
前記第一抵抗素子と前記電流制限手段の間に接続され、コンデンサを有し、前記コンデンサの電圧に基づき、前記スイッチング素子のターンオフを維持するタイマーと、を有し、
前記第一直流電圧が前記スイッチング素子に入力される場合に、前記スイッチング素子は前記コンパレータの比較結果に従いターンオンされ、それから、前記タイマーの前記コンデンサの電圧の上昇に応答してターンオフされ、前記スイッチング素子のターンオフは前記コンデンサの電荷が前記第一抵抗素子を介して放電されるまで維持されることを特徴とする画像形成装置。
【請求項５】
前記画像形成手段の動作を制御するコントローラを有し、
前記コンバータで変換された前記第二直流電圧が前記コントローラに供給されることを特徴とする請求項４に記載の画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＣ／ＤＣコンバータに関するものである。
【背景技術】
【０００２】
図１３は、従来のＤＣ／ＤＣコンバータである。入力電圧Ｖｉｎは、スイッチング素子であるＦＥＴ１に供給される。ＦＥＴ１が駆動（以下、スイッチングともいう）することにより、インダクタＬｓにパルス電圧が供給される。このパルス電圧は、インダクタＬｓ、ダイオードＤｓ、コンデンサＣｓよって直流化され、出力電圧Ｖｏｕｔとなる。Ｖｏｕｔは、コンパレータＣｍｐ１のＶ＋端子に供給される。一方、Ｃｍｐ１のＶ−端子には、抵抗Ｒ１０を介して、基準電圧Ｖｒｅｆ１が供給される。Ｖｒｅｆ１はＶｉｎ＞Ｖｒｅｆ１の関係を満たすように設定される。更に、Ｖ−端子はダイオードＤ１を介して、ＦＥＴ１のドレインに接続される。Ｃｍｐ１の出力は、ＦＥＴ１のゲートＶｇに供給される。また、Ｃｍｐ１の出力は、抵抗Ｒ１によってＶｉｎにプルアップされる。
【０００３】
図１４に、上記のＤＣ／ＤＣコンバータの動作を示す。時刻ｔ８０でＦＥＴ１がオンすると、ＦＥＴ１のドレイン電圧が概ねＶｉｎとなり、ドレイン電流Ｉｄが流れ始める。この時、Ｖｉｎ＞Ｖｒｅｆ１を満たすようにＶｒｅｆ１が設定されているため、Ｄ１は逆バイアスとなる。従って、Ｖ−端子の電圧はＶｒｅｆ１となる。一方、ＦＥＴ１がオンすることでＶｏｕｔの電圧（＝Ｖ＋端子の電圧）も上昇していく。Ｖ＋端子の電圧が上昇してＶｒｅｆ１に達すると、Ｃｍｐ１の出力はハイインピーダンスとなる。Ｃｍｐ１の出力は、抵抗Ｒ１によってプルアップされているため、ＦＥＴ１がオフする。
【０００４】
時刻ｔ８１でＦＥＴ１がオフすると、それまでＶｉｎ→ＦＥＴ１→Ｌｓのルートで流れていた電流Ｉｄの流れが停止する。すると、ＬｓはＤｓ側から回生電流Ｉｆを引き込む。電流Ｉｆは、ＧＮＤ→Ｄｓ→Ｌｓのルートで流れる。この時、Ｄｓが順バイアスになるため、Ｄｓのカソード電圧は概ね零になる。すると、Ｖｒｅｆ１→Ｒ１０→Ｄ１のルートで電流が流れ、Ｖ−端子の電圧は概ね零となる。これにより、Ｃｍｐ１の出力はハイインピーダンスを保つこととなり、ＦＥＴ１はオフ状態を維持する。すると、Ｖｏｕｔ（＝Ｖ＋端子）の電圧は減少していく。また、Ｉｆも減少していく。時刻ｔ８２で、Ｉｆが零になると、ＦＥＴ１のドレイン端子電圧は、緩やかに上昇していく。これによりＶ−端子の電圧も緩やかに上昇し、時刻ｔ８３でＶ＋端子の電圧に達する。すると、Ｃｍｐ１の出力がＬレベルとなり、再びＦＥＴ１がオンする。これにより、Ｄ１が逆バイアスされ、Ｖ−端子の電圧はＶｒｅｆ１となる。よって、Ｃｍｐ１の出力がＬレベルを保つこととなり、ＦＥＴ１はオン状態を維持する。これ以降、上記ｔ８０〜ｔ８３の動作を繰り返すことで、ＤＣ／ＤＣコンバータはスイッチングを継続する。
【０００５】
ここでＶｒｅｆ１の電圧を、ＤＣ／ＤＣコンバータの所望出力電圧と概ね同じに設定することで、Ｖｏｕｔを所望の電圧に制御することができる。以上の構成は、特許文献１に開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００３−２８４３２７
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上記で説明したＤＣ／ＤＣコンバータは、一般に“電流不連続型”と呼ばれているコンバータである。電流不連続型のコンバータは、回生電流Ｉｆが減少し零となった時刻以降に、ＦＥＴ１がオンされドレイン電流Ｉｄが零から流れ始める。従って、Ｌｓに流れる電流が零となる時間（不連続となる時間）が存在する。これが“電流不連続型”と呼ばれる所以である。
【０００８】
このような電流不連続型のＤＣ／ＤＣコンバータには、以下の課題がある。図１４に示すように、ＤＣ／ＤＣコンバータの出力電流Ｉｏｕｔは、Ｌｓに流れる電流の平均値である。ＩｄおよびＩｆのピーク値をＩｐｋとすると、ＩｐｋがＩｏｕｔに対して非常に大きな値になってしまう。従って、ＦＥＴ１やＤｓに定格電流の大きい素子が必要となりコストアップを招く。また、定格電流の大きい素子を用いれば、動作時の消費電力が大きくなる。
【０００９】
この課題を解決するために“電流連続型”のＤＣ／ＤＣコンバータが考案されている。図１５に電流連続型のＤＣ／ＤＣコンバータの構成を示す。このＤＣ／ＤＣコンバータは、出力電圧Ｖｏｕｔと基準電圧Ｖｒｅｆ１をオペアンプＯＰ１で比較する。ＯＰ１は誤差増幅器であり、その出力は誤差増幅信号としてコンパレータＣｍｐ２に供給される。
【００１０】
一方、Ｃｍｐ２には、三角波信号発生装置ＯＳＣから三角波の信号が供給される。Ｃｍｐ２は、誤差増幅信号と三角波の信号を比較してＦＥＴ１をスイッチングさせる。よって、ＦＥＴ１のスイッチング周波数は、三角波の周波数と同じとなり、ＦＥＴ１のオンデューティを増減させることでＶｏｕｔを安定化させることができる。
【００１１】
図１６に示すように、このＤＣ／ＤＣコンバータでは、ＩｄおよびＩｆは、台形型となる。Ｌｓに流れる電流が零となる時間は存在しない。従って、Ｌｓに常時連続して電流が流れる。これが、”電流連続型”と呼ばれる所以である。
【００１２】
電流連続型は、電流不連続型のＤＣ／ＤＣコンバータと比べて、Ｌｓに流れる電流が零となる時間がない分、ＩｄおよびＩｆのピーク値ＩｐｋをＩｏｕｔに近づけることができる。従って、ＦＥＴ１やＤｓに電流定格の小さい素子を使用することができ、コストダウンにつながる。
【００１３】
しかし、電流連続型のＤＣ／ＤＣコンバータは、電流不連続型と比べて、オペアンプや三角波信号発生装置が別途必要となる。従って、電流連続型では、これらによるコストアップや回路規模が大きくなるという課題がある。
【００１４】
本発明は、以上の課題を解決するためになされたものであり、安価、且つ、回路規模の小さい電流連続型ＤＣ／ＤＣコンバータを提供することを目的とする。
【課題を解決するための手段】
【００１５】
以上の課題を解決するための本発明のコンバータは、入力される第一直流電圧をスイッチングするスイッチング素子と、前記スイッチング素子に接続されスイッチングされた前記第一直流電圧が供給されて、前記第一直流電圧よりも小さい第二直流電圧を出力するインダクタと、前記インダクタから出力される前記第二直流電圧を検出するための第一抵抗素子と、前記第一抵抗素子によって検出された前記第二直流電圧と基準電圧を比較し、比較結果に従い前記スイッチング素子の動作を制御するためのコンパレータと、前記コンパレータの前記第二直流電圧が入力される側と前記コンパレータの出力する側の間に接続される第二抵抗素子と、前記スイッチング素子の前記第一直流電圧が入力される側に接続され、前記スイッチング素子に流れる電流を検知する電流検出手段と、前記電流検出手段に接続され、前記電流検出手段で検知された値が所定値を超えた場合に前記スイッチング素子をターンオフする電流制限手段と、前記第一抵抗素子と前記電流制限手段の間に接続され、コンデンサを有し、前記コンデンサの電圧に基づき、前記スイッチング素子のターンオフを維持するタイマーと、を有し、前記第一直流電圧が前記スイッチング素子に入力される場合に、前記スイッチング素子は前記コンパレータの比較結果に従いターンオンされ、それから、前記タイマーの前記コンデンサの電圧の上昇に応答してターンオフされ、前記スイッチング素子のターンオフは前記コンデンサの電荷が前記第一抵抗素子を介して放電されるまで維持されることを特徴とする。
また、本発明の画像形成装置は、画像を形成するための画像形成手段と、コンバータとを有し、前記コンバータは、入力される第一直流電圧をスイッチングするスイッチング素子と、前記スイッチング素子に接続されスイッチングされた前記第一直流電圧が供給されて、前記第一直流電圧よりも小さい第二直流電圧を出力するインダクタと、前記インダクタから出力される前記第二直流電圧を検出するための第一抵抗素子と、前記第一抵抗素子によって検出された前記第二直流電圧と基準電圧を比較し、比較結果に従い前記スイッチング素子の動作を制御するためのコンパレータと、前記コンパレータの前記第二直流電圧が入力される側と前記コンパレータの出力する側の間に接続される第二抵抗素子と、前記スイッチング素子の前記第一直流電圧が入力される側に接続され、前記スイッチング素子に流れる電流を検知する電流検出手段と、前記電流検出手段に接続され、前記電流検出手段で検知された値が所定値を超えた場合に前記スイッチング素子をターンオフする電流制限手段と、前記第一抵抗素子と前記電流制限手段の間に接続され、コンデンサを有し、前記コンデンサの電圧に基づき、前記スイッチング素子のターンオフを維持するタイマーと、を有し、前記第一直流電圧が前記スイッチング素子に入力される場合に、前記スイッチング素子は前記コンパレータの比較結果に従いターンオンされ、それから、前記タイマーの前記コンデンサの電圧の上昇に応答してターンオフされ、前記スイッチング素子のターンオフは前記コンデンサの電荷が前記第一抵抗素子を介して放電されるまで維持されることを特徴とする。
【発明の効果】
【００１６】
安価、且つ、回路規模の小さい電流連続型ＤＣ／ＤＣコンバータを提供することができる。
【図面の簡単な説明】
【００１７】
【図１】実施例１のＤＣ／ＤＣコンバータを示す図
【図２】実施例１のＤＣ／ＤＣコンバータの動作波形を示す図
【図３】実施例１のＤＣ／ＤＣコンバータの変形例を示す図
【図４】実施例２のＤＣ／ＤＣコンバータを示す図
【図５】実施例２のＤＣ／ＤＣコンバータの動作波形を示す図
【図６】実施例２のＤＣ／ＤＣコンバータの変形例を示す図
【図７】実施例３のＤＣ／ＤＣコンバータを示す図
【図８】実施例３のＤＣ／ＤＣコンバータの動作波形を示す図
【図９】実施例３のＤＣ／ＤＣコンバータの変形例を示す図
【図１０】ＤＣ／ＤＣコンバータの起動時の動作波形を示す図
【図１１】実施例４のＤＣ／ＤＣコンバータを示す図
【図１２】実施例４のＤＣ／ＤＣコンバータの動作波形を示す図
【図１３】従来の電流不連続型のＤＣ／ＤＣコンバータを示す図
【図１４】従来の電流不連続型のＤＣ／ＤＣコンバータの動作波形を示す図
【図１５】従来の電流連続型のＤＣ／ＤＣコンバータを示す図
【図１６】従来の電流連続型のＤＣ／ＤＣコンバータの動作波形を示す図
【図１７】本発明のＤＣ／ＤＣコンバータの適用例を示す図
【発明を実施するための形態】
【００１８】
次に、上述した課題を解決するための本発明の具体的な構成について、以下に実施例に基づき説明する。なお、以下に示す実施例は一例であって、この発明の技術的範囲をそれらのみに限定する趣旨のものではない。
【００１９】
（実施例１）
図１に実施例１のＤＣ／ＤＣコンバータを示す。本実施例の特徴は、検出電圧と基準電圧を比較する誤差増幅器であるコンパレータＣｍｐ１をシュミットトリガ回路にするために、Ｃｍｐ１の入力側と出力側の間に正帰還用の抵抗素子Ｒｃを配したことである。これにより、電流連続型のＤＣ／ＤＣコンバータを構成することを可能としたものである。
【００２０】
入力電圧Ｖｉｎは、ＦＥＴ１に供給される。ＦＥＴ１がスイッチングを行うと、インダクタＬｓにパルス電圧が供給される。このパルス電圧は、Ｌｓ、ダイオードＤｓ、コンデンサＣｓよって直流化され、出力電圧Ｖｏｕｔとなる。Ｖｏｕｔは、検出抵抗Ｒａを介して、コンパレータＣｍｐ１のＶ＋端子に供給される。Ｖ＋端子は、正帰還抵抗Ｒｃを介して、Ｃｍｐ１の出力に接続される。Ｃｍｐ１の出力は、ＦＥＴ１のゲートＶｇに供給される。また、Ｃｍｐ１の出力は、抵抗Ｒ１によってＶｉｎにプルアップされる。この時、Ｒｃは、Ｒ１に対して十分に大きな抵抗値であることが望ましい。一方、Ｃｍｐ１のＶ−端子には、基準値としての基準電圧Ｖｒｅｆ１が供給される。Ｖｒｅｆ１はＤＣ／ＤＣコンバータの所望の出力電圧と概ね同じ値に設定する。
【００２１】
図２に、上記のＤＣ／ＤＣコンバータの動作を表す。時刻ｔ１０でＦＥＴ１がオンすると、ＦＥＴ１のドレイン電圧が概ねＶｉｎとなり、ドレイン電流Ｉｄが流れる。すると、Ｖｏｕｔの電圧が上昇していく。Ｖｏｕｔの電圧が上昇するとＶ＋端子の電圧もそれに伴って上昇する。Ｖ＋端子の電圧が上昇してＶｒｅｆ１に達すると、Ｃｍｐ１の出力はハイインピーダンスとなる。Ｃｍｐ１の出力は、Ｒ１によってプルアップされているから、ＦＥＴ１がオフする。ＦＥＴ１がオフすると、それまでＶｉｎ→ＦＥＴ１→Ｌｓのルートで流れていたＩｄが停止する。すると、ＬｓはＤｓ側から回生電流Ｉｆを引き込む。Ｉｆは、ＧＮＤ→Ｄｓ→Ｌｓのルートで流れる。
【００２２】
時刻ｔ１１でＣｍｐ１の出力がハイインピーダンスになると、Ｖｉｎ→Ｒ１→Ｒｃ→Ｒａ→Ｖｏｕｔのルートで電流が流れる。するとＶ＋端子の電圧は、Ｖｒｅｆ１からΔＶ１だけ上昇する。ΔＶ１は、正帰還抵抗ＲｃによるＶ＋端子電圧の増分である（所謂、シュミットトリガ回路）。ΔＶ１は概ね次式（１）で表される。
【００２３】
【数１】
0006049290.tif 000002
【００２４】
さらに、次式（２），（３）のように近似すれば、ΔＶ１は概ね次式（４）で表される。
【００２５】
【数２】
0006049290.tif 000003
【００２６】
【数３】
0006049290.tif 000004
【００２７】
【数４】
0006049290.tif 000005
【００２８】
Ｖ＋端子の電圧がＶｒｅｆ１からΔＶ１だけ上昇すると、Ｃｍｐ１の出力はハイインピーダンスを保つこととなり、ＦＥＴ１はオフ状態を維持する。すると、Ｖｏｕｔの電圧は減少していく。Ｖｏｕｔの電圧が減少するとＶ＋端子の電圧もそれに伴って減少する。
【００２９】
時刻ｔ１２で、Ｖ＋端子の電圧が減少してＶｒｅｆ１に達すると、Ｃｍｐ１の出力がＬｏｗレベル（Ｌレベル）となり、再びＦＥＴ１がオンする。すると、Ｖｏｕｔ→Ｒａ→Ｒｃ→Ｃｍｐ１の出力（Ｌレベル）のルートで電流が流れる。これにより、Ｖ＋端子の電圧がＶｒｅｆ１からΔＶ２だけ低下する。ΔＶ２は、正帰還抵抗ＲｃによるＶ＋端子電圧の減分である。ΔＶ２は概ね次式（５）で表される。
【００３０】
【数５】
0006049290.tif 000006
【００３１】
さらに、式（３）のように近似すれば、ΔＶ１は概ね次式（６）で表される。
【００３２】
【数６】
0006049290.tif 000007
【００３３】
Ｖ＋端子の電圧がＶｒｅｆ１からΔＶ２だけ低下すると、Ｃｍｐ１の出力はＬレベルを保つこととなり、ＦＥＴ１はオン状態を維持する。ＦＥＴ１がオンすると、ＦＥＴ１のドレイン電圧が概ねＶｉｎとなり、ドレイン電流Ｉｄが流れる。すると、Ｖｏｕｔの電圧が上昇していく。Ｖｏｕｔの電圧が上昇するとＶ＋端子の電圧もそれに伴って上昇する。これ以降、上記ｔ１０〜ｔ１２の動作を繰り返すことで、ＤＣ／ＤＣコンバータはスイッチングを継続する。このようにＲｃによって、Ｒａで検出した検出電圧を補正する機能を設けた点が本件の特徴である。
【００３４】
以上の動作において、ＦＥＴ１のオンおよびオフのタイミングに関与するパラメータは、シュミットトリガ回路によるＣｍｐ１の閾値電圧変動分ΔＶ１，ΔＶ２である。式（４），（６）より、ΔＶ１およびΔＶ２は、概ねＶｉｎ，Ｖｒｅｆ１，Ｒａ，Ｒｃの値によって決定する。また、ΔＶ１およびΔＶ２は、ＩｄおよびＩｆによらず概ね一定である。したがって、ＤＣ／ＤＣコンバータは、Ｃｍｐ１の比較結果に応じて動作し、電流連続型の動作を行うことになる。
【００３５】
また、図３に示すように、コンパレータＣｍｐ１への入力構成を変更して、ツェナーダイオード、ゲート抵抗Ｒｇ、分圧抵抗Ｒｂを設ける構成でも、上記で説明したように電流連続型の動作を実現することができる。
【００３６】
（実施例２）
図４に実施例２のＤＣ／ＤＣコンバータを示す。本実施例の特徴は、正帰還用の抵抗Ｒｃと整流素子であるダイオードＤ２を直列に接続した直列回路を配置したことである。
【００３７】
入力電圧Ｖｉｎは、ＦＥＴ１に供給される。ＦＥＴ１がスイッチングを行うと、インダクタＬｓにパルス電圧が供給される。このパルス電圧は、Ｌｓ、ダイオードＤｓ、コンデンサＣｓよって直流化され、出力電圧Ｖｏｕｔとなる。Ｖｏｕｔは、検出抵抗Ｒａを介して、コンパレータＣｍｐ１のＶ＋端子に供給される。Ｖ＋端子は、正帰還抵抗Ｒｃ、ダイオードＤ２を介して、Ｃｍｐ１の出力に接続される。Ｄ２の方向は、カソードがＣｍｐ１の出力と接続される方向（順方向）である。Ｃｍｐ１の出力は、ＦＥＴ１のゲートＶｇに供給される。また、Ｃｍｐ１の出力は、抵抗Ｒ１によってＶｉｎにプルアップされる。一方、Ｃｍｐ１のＶ−端子には、基準電圧Ｖｒｅｆ１が供給される。Ｖｒｅｆ１はＤＣ／ＤＣコンバータの所望出力電圧と概ね同じ値に設定する。
【００３８】
図５に、上記のＤＣ／ＤＣコンバータの動作を表す。時刻ｔ２０でＦＥＴ１がオンすると、ＦＥＴ１のドレイン電圧が概ねＶｉｎとなり、ドレイン電流Ｉｄが流れる。すると、Ｖｏｕｔの電圧が上昇していく。Ｖｏｕｔの電圧が上昇するとＶ＋端子の電圧もそれに伴って上昇する。Ｖ＋端子の電圧が上昇してＶｒｅｆ１に達すると、Ｃｍｐ１の出力はハイインピーダンスとなる。Ｃｍｐ１の出力は、Ｒ１によってプルアップされているから、ＦＥＴ１がオフする。ＦＥＴ１がオフすると、それまでＶｉｎ→ＦＥＴ１→Ｌｓのルートで流れていたＩｄが停止する。すると、ＬｓはＤｓ側から回生電流Ｉｆを引き込む。Ｉｆは、ＧＮＤ→Ｄｓ→Ｌｓのルートで流れる。
【００３９】
時刻ｔ２１でＣｍｐ１の出力がハイインピーダンスになると、Ｄ２が逆バイアスされる。
よって、それまでＶｏｕｔ→Ｒａ→Ｒｃ→Ｄ２→Ｃｍｐの出力（Ｌレベル）のルートで流れていた電流が停止する。これにより、Ｖ＋端子の電圧がＶｒｅｆ１からΔＶ３だけ上昇する。ΔＶ３は、正帰還抵抗ＲｃによるＶ＋端子電圧の増分である（所謂、シュミットトリガ回路）。ΔＶ３は概ね次式（７）で表される。
【００４０】
【数７】
0006049290.tif 000008
【００４１】
さらに、次式（８）のように近似すれば、ΔＶ３は概ね次式（９）で表される。
【００４２】
【数８】
0006049290.tif 000009
【００４３】
【数９】
0006049290.tif 000010
【００４４】
Ｖ＋端子の電圧がＶｒｅｆ１からΔＶ３だけ上昇すると、Ｃｍｐ１の出力はハイインピーダンスを保つこととなり、ＦＥＴ１はオフ状態を維持する。すると、Ｖｏｕｔの電圧は減少していく。Ｖｏｕｔの電圧が減少するとＶ＋端子の電圧もそれに伴って減少する。
【００４５】
時刻ｔ２２で、Ｖ＋端子の電圧が減少してＶｒｅｆ１に達すると、Ｃｍｐ１の出力がＬレベルとなり、再びＦＥＴ１がオンする。すると、Ｄ２が順バイアスされ、Ｖｏｕｔ→Ｒａ→Ｒｃ→Ｄ２→Ｃｍｐの出力（Ｌレベル）のルートで電流が流れる。これにより、Ｖ＋端子の電圧がＶｒｅｆ１からΔＶ４だけ低下する。ΔＶ４は、正帰還抵抗ＲｃによるＶ＋端子電圧の減分である。ΔＶ４は概ね次式（１０）で表される。
【００４６】
【数１０】
0006049290.tif 000011
【００４７】
さらに、式（３）のように近似できるとすれば、ΔＶ４は概ね式（１１）で表される。
【００４８】
【数１１】
0006049290.tif 000012
【００４９】
すなわち、式（９），（１１）より、下式（１２）が成り立つ。
【００５０】
【数１２】
0006049290.tif 000013
【００５１】
Ｖ＋端子の電圧がＶｒｅｆ１からΔＶ４だけ低下すると、Ｃｍｐ１の出力はＬレベルを維持し、ＦＥＴ１はオン状態を維持する。ＦＥＴ１がオンすると、ＦＥＴ１のドレイン電圧が概ねＶｉｎとなり、ドレイン電流Ｉｄが流れる。すると、Ｖｏｕｔの電圧が上昇していく。Ｖｏｕｔの電圧が上昇するとＶ＋端子の電圧もそれに伴って上昇する。これ以降、上記ｔ２０〜ｔ２２の動作を繰り返すことで、ＤＣ／ＤＣコンバータはスイッチングを継続する。
【００５２】
以上の動作において、ＦＥＴ１のオンおよびオフのタイミングに関与するパラメータは、
シュミットトリガ回路によるＣｍｐ１の閾値電圧変動分ΔＶ３，ΔＶ４である。式（１２）より、ΔＶ３およびΔＶ４は、概ねＶｒｅｆ１，Ｒａ，Ｒｃの値によって決定する。
また、ΔＶ３およびΔＶ４は、ＩｄおよびＩｆによらず概ね一定である。したがって、ＤＣ／ＤＣコンバータは、電流連続型の動作をすることとなる。
【００５３】
また、実施例１において、式（４）から分かるとおり、ΔＶ１はＶｉｎの値によって変化する。本実施例では、式（１２）から分かるとおり、ΔＶ３およびΔＶ４はＶｉｎの値によらない。よって、より安定した電流連続動作を実現することができる。これは、本実施例で追加したダイオードＤ２の効果である。
【００５４】
また、図６に示すように、コンパレータＣｍｐ１への入力構成を変更して、ツェナーダイオード、ゲート抵抗Ｒｇ、分圧抵抗Ｒｂを設ける構成でも、上記で説明したように電流連続型の動作を実現することができる。
【００５５】
（実施例３）
図７に実施例３のＤＣ／ＤＣコンバータを示す。本実施例の特徴は、正帰還抵抗Ｒｃと直列に配したダイオードＤ３の向きが実施例２と異なる。
【００５６】
入力電圧Ｖｉｎは、ＦＥＴ１に供給される。ＦＥＴ１がスイッチングを行うと、インダクタＬｓにパルス電圧が供給される。このパルス電圧は、Ｌｓ、ダイオードＤｓ、コンデンサＣｓよって直流化され、出力電圧Ｖｏｕｔとなる。Ｖｏｕｔは、検出抵抗Ｒａを介して、コンパレータＣｍｐ１のＶ＋端子に供給される。Ｖ＋端子は、正帰還抵抗Ｒｃ、ダイオードＤ３を介して、Ｃｍｐ１の出力に接続される。Ｄ３の方向は、アノードがＣｍｐ１の出力と接続される方向である。Ｃｍｐ１の出力は、ＦＥＴ１のゲートＶｇに供給される。また、Ｃｍｐ１の出力は、抵抗Ｒ１によってＶｉｎにプルアップされる。この時、Ｒｃは、Ｒ１に対して十分大きな抵抗値であることが望ましい。一方、Ｃｍｐ１のＶ−端子には、基準電圧Ｖｒｅｆ１が供給される。Ｖｒｅｆ１はＤＣ／ＤＣコンバータの所望出力電圧と概ね同じ値に設定する。
【００５７】
図８に、上記のＤＣ／ＤＣコンバータの動作を表す。時刻ｔ３０でＦＥＴ１がオンすると、ＦＥＴ１のドレイン電圧が概ねＶｉｎとなり、ドレイン電流Ｉｄが流れる。すると、Ｖｏｕｔの電圧が上昇していく。Ｖｏｕｔの電圧が上昇するとＶ＋端子の電圧もそれに伴って上昇する。Ｖ＋端子の電圧が上昇してＶｒｅｆ１に達すると、Ｃｍｐ１の出力はハイインピーダンスとなる。Ｃｍｐ１の出力は、Ｒ１によってプルアップされているから、ＦＥＴ１がオフする。ＦＥＴ１がオフすると、それまでＶｉｎ→ＦＥＴ１→Ｌｓのルートで流れていたＩｄが停止する。すると、ＬｓはＤｓ側から回生電流Ｉｆを引き込む。Ｉｆは、ＧＮＤ→Ｄｓ→Ｌｓのルートで流れる。
【００５８】
時刻ｔ３１でＣｍｐ１の出力がハイインピーダンスになると、Ｖｉｎ→Ｒ１→Ｄ３→Ｒｃ→Ｒａ→Ｖｏｕｔのルートで電流が流れる。するとＶ＋端子の電圧は、Ｖｒｅｆ１からΔＶ５だけ上昇する。ΔＶ５は、正帰還抵抗ＲｃによるＶ＋端子電圧の増分である（所謂、シュミットトリガ回路）。ΔＶ５は概ね次式（１３）で表される。
【００５９】
【数１３】
0006049290.tif 000014
【００６０】
さらに、下式（１４），（１５）のように近似すれば、ΔＶ５は概ね次式（１６）で表される。
【００６１】
【数１４】
0006049290.tif 000015
【００６２】
【数１５】
0006049290.tif 000016
【００６３】
【数１６】
0006049290.tif 000017
【００６４】
Ｖ＋端子の電圧がＶｒｅｆ１からΔＶ５だけ上昇すると、Ｃｍｐ１の出力はハイインピーダンスを保つこととなり、ＦＥＴ１はオフ状態を維持する。すると、Ｖｏｕｔの電圧は減少していく。Ｖｏｕｔの電圧が減少するとＶ＋端子の電圧もそれに伴って減少する。
【００６５】
時刻ｔ３２で、Ｖ＋端子の電圧が減少してＶｒｅｆ１に達すると、Ｃｍｐ１の出力がＬレベルとなり、再びＦＥＴ１がオンする。Ｃｍｐ１の出力がＬレベルになると、Ｄ３が逆バイアスされる。よって、それまでＶｉｎ→Ｒ１→Ｄ３→Ｒｃ→Ｒａ→Ｖｏｕｔのルートで流れていた電流が停止する。これにより、Ｖ＋端子の電圧がＶｒｅｆ１からΔＶ６だけ低下する。ΔＶ６は、正帰還抵抗ＲｃによるＶ＋端子電圧の減分である。ΔＶ６は概ね次式（１７）で表される。
【００６６】
【数１７】
0006049290.tif 000018
【００６７】
さらに、式（１４），（１５）のように近似すれば、ΔＶ６は概ね次式（１８）で表される。
【００６８】
【数１８】
0006049290.tif 000019
【００６９】
すなわち、式（１６），（１８）より、下式（１９）が成り立つ。
【００７０】
【数１９】
0006049290.tif 000020
【００７１】
Ｖ＋端子の電圧がＶｒｅｆ１からΔＶ６だけ低下すると、Ｃｍｐ１の出力はＬレベルを維持し、ＦＥＴ１はオン状態を維持する。ＦＥＴ１がオンすると、ＦＥＴ１のドレイン電圧が概ねＶｉｎとなり、ドレイン電流Ｉｄが流れる。すると、Ｖｏｕｔの電圧が上昇していく。Ｖｏｕｔの電圧が上昇するとＶ＋端子の電圧もそれに伴って上昇する。これ以降、上記ｔ３０〜ｔ３２の動作を繰り返すことで、ＤＣ／ＤＣコンバータはスイッチングを継続する。
【００７２】
以上の動作において、ＦＥＴ１のオンおよびオフのタイミングに関与するパラメータは、シュミットトリガ回路によるＣｍｐ１の閾値電圧変動分ΔＶ５，ΔＶ６である。式（１２）より、ΔＶ５およびΔＶ６は、概ねＶｉｎ，Ｖｒｅｆ１，Ｒａ，Ｒｃ，の値によって決定する。また、ΔＶ５およびΔＶ６は、ＩｄおよびＩｆによらず概ね一定である。したがって、ＤＣ／ＤＣコンバータは、電流連続型の動作をすることとなる。
【００７３】
また、図９に示すように、コンパレータＣｍｐ１への入力構成を変更して、ツェナーダイオード、ゲート抵抗Ｒｇ、分圧抵抗Ｒｂを設ける構成でも、上記で説明したように電流連続型の動作を実現することができる。
【００７４】
（実施例４）
次に実施例４について説明する。実施例４の構成は、実施例１の構成を前提としている。まず、実施例１で説明した図１のＤＣ／ＤＣコンバータにおいて、電源の起動時等で入力電圧Ｖｉｎを零から立ち上がった際の動作を図１０に示す。
【００７５】
時刻ｔ４０において、Ｖｉｎを零からオンすると、コンパレータＣｍｐ１のＶ−端子の電圧は瞬時にＶｒｅｆ１となる。このとき、出力電圧Ｖｏｕｔは零であるから、Ｃｍｐ１のＶ＋端子の電圧は零となる。よって、Ｃｍｐ１の出力はＬレベルとなり、ＦＥＴ１がオンする。すると、ＦＥＴ１のドレイン電流Ｉｄが流れ始め、次第に上昇していく。これに伴って、Ｖｏｕｔも次第に上昇し、Ｖ＋端子の電圧も上昇する。
【００７６】
時刻ｔ４１でＶ＋端子の電圧が上昇してＶｒｅｆ１に達すると、Ｃｍｐ１の出力はハイインピーダンスとなる。Ｃｍｐ１の出力は、Ｒ１によってプルアップされているから、ＦＥＴ１がオフする。ＦＥＴ１がオフすると、それまでＶｉｎ→ＦＥＴ１→Ｌｓのルートで流れていたＩｄが停止する。すると、ＬｓはＤｓ側から回生電流Ｉｆを引き込む。Ｉｆは、ＧＮＤ→Ｄｓ→Ｌｓのルートで流れる。
【００７７】
さて、Ｖｉｎをオンした後の最初のＦＥＴ１オンおよびオフ期間に、ＦＥＴに流れるＩｄおよびＤｓに流れるＩｆのピーク値Ｉｐｋは、非常に大きな値となる。したがって、このような起動時のピーク値を考慮してＦＥＴ１やＤｓに電流定格の大きなデバイスが必要となる可能性がある。
【００７８】
実施例４では、このような状況に対応するために、ＦＥＴ１に流れる電流Ｉｄにリミットをかける電流リミット回路と、電流リミット回路によって電流Ｉｄにリミットがかかった際、そのリミット動作を規定時間継続（規定時間保持）させるタイマ回路を設けたことが特徴である。Ｉｄリミット回路とタイマ回路を設けることにより、ＩｄおよびＩｆのピーク値Ｉｐｋを低く抑えることが可能となる。
【００７９】
図１１は、本実施例のＤＣ／ＤＣコンバータであり、実施例１で説明した図１のＤＣ／ＤＣコンバータに、Ｉｄリミット回路と、タイマ回路を追加したＤＣ／ＤＣコンバータである。
【００８０】
Ｉｄリミット回路は、電流検出抵抗Ｒｉｓ、抵抗Ｒ２、トランジスタＴｒ１からなる。タイマ回路は、抵抗Ｒ３、コンデンサＣ１、抵抗Ｒ４、ダイオードＤ４からなる。図１１のＤＣ／ＤＣコンバータにおいて、入力電圧Ｖｉｎを零からオンした際の動作を図１２に示す。
【００８１】
時刻ｔ５０において、Ｖｉｎを零からオンすると、コンパレータＣｍｐ１のＶ−端子の電圧は瞬時にＶｒｅｆ１となる。このとき、出力電圧Ｖｏｕｔは零であるから、Ｃｍｐ１のＶ＋端子の電圧は零となる。よって、Ｃｍｐ１の出力はＬレベルとなり、ＦＥＴ１がオンする。すると、Ｖｉｎ→Ｒｉｓ→ＦＥＴ１→ＬｓのルートでＩｄが流れ始め、次第に上昇していく。これに伴って、Ｖｏｕｔも上昇し、Ｖ＋端子の電圧も上昇する。ＩｄはＲｉｓによって電圧変換される。その電圧は、Ｔｒ１のエミッタ−ベース間に供給されている。
時刻５１で、Ｉｄが上昇しＲｉｓの両端電圧がトランジスタＴｒ１のエミッタ−ベース間のオン電圧Ｖｂｅ（一般に０．６Ｖ程度）に達すると、トランジスタＴｒ１がオンする。概ね下式（２０）が成り立つ。
【００８２】
【数２０】
0006049290.tif 000021
【００８３】
トランジスタＴｒ１がオンすると、Ｖｉｎ→Ｔｒ１→Ｒ３→Ｄ４→Ｃｍｐ１のＶ＋端子のルートで電圧が供給され、Ｖ＋端子の電圧が概ねＶｉｎとなる。
（Ｒ３の抵抗値は、Ｒａ，Ｒｃ，Ｒ４の各抵抗値に対して充分に小さい値であるものとする。）
従ってＣｍｐ１出力はハイインピーダンスとなる。Ｃｍｐ１の出力は、Ｒ１によってプルアップされているから、ＦＥＴ１がオフする。ＦＥＴ１がオフすると、それまでＶｉｎ→Ｒｉｓ→ＦＥＴ１→Ｌｓのルートで流れていたＩｄが停止する。すると、ＬｓはＤｓ側から回生電流Ｉｆを引き込む。Ｉｆは、ＧＮＤ→Ｄｓ→Ｌｓのルートで流れる。
【００８４】
この時、Ｔｒ１のコレクタ電圧は、Ｒ３を介してＣ１にも供給されているから、Ｃ１の電圧も瞬時に概ねＶｉｎまで充電される。Ｃ１の充電電圧は、Ｒ４およびＤ４を介してＲａから放電され低下する。充電電圧がＶｉｎからＶｒｅｆ１に低下するまでの時間ΔＴｒｃの間、Ｃｍｐ１の出力はハイインピーダンスを維持することとなり、ＦＥＴ１はオフを継続する。
【００８５】
時刻ｔ５２で、Ｃ１の充電電圧がＶｒｅｆ１まで低下すると、Ｖ＋端子の電圧もＶｒｅｆ１に達し、Ｃｍｐ１の出力がＬレベルとなる。Ｃｍｐ１の出力がＬレベルになるとＦＥＴ１が再度オンする。これ以降、以上の動作を継続する。
【００８６】
以上の動作において、式（２０）に示したとおり、ＩｄおよびＩｆのピーク値Ｉｐｋは、ＲｉｓとＶｂｅで規定される規定値（リミット値）で制限されることとなる。
【００８７】
（本発明の放電回路を備えた電源の適用例）
前述の放電回路を搭載した電源を、例えばプリンタ、複写機、ファクシミリ等の画像形成装置における低電圧電源として適用することができる。画像形成装置における制御部としてのコントローラへの電力供給のための電源として適用可能である。
【００８８】
図１７（ａ）に画像形成装置の一例であるレーザビームプリンタの概略構成を示す。レーザビームプリンタ２００は、画像形成部２１０として潜像が形成される像担持体としての感光ドラム２１１、感光ドラムに形成された潜像をトナーで現像する現像部２１２を備えている。そして感光ドラム２１１に現像されたトナー像をカセット２１６から供給された記録材としてのシート（不図示）に転写して、シートに転写したトナー像を定着器２１４で定着してトレイ２１５に排出する。また、図１７（ｂ）に画像形成装置の制御部としてのコントローラに対する電力供給ラインを示す。図１７（ｂ）は、商用交流電源からのＡＣ電圧をＤＣ電圧に変換するＡＣＤＣコンバータと、その後段にＤＣＤＣコンバータ３１３を設けた構成である。このようにＤＣＤＣコンバータ３１３は、画像形成装置の画像形成動作を制御するＣＰＵ３１０を有するコントローラ３００に電力を供給する低電圧電源として適用できる。図においてＡＣＤＣコンバータからの電圧は駆動部であるモータ３１２に出力されており、コントローラ３００がモータ３１２の動作を制御する構成である。なお、本発明を適用する装置としては、このような画像形成装置に限らず、他の電子機器の低電圧電源としても適用可能である。
【符号の説明】
【００８９】
Ｖｉｎ  入力電圧
ＦＥＴ１  スイッチングＦＥＴ
Ｖｏｕｔ  出力電圧
Ｉｏｕｔ  出力電流
Ｄｓ  ダイオード
Ｌｓ  インダクタ
Ｃｓ  コンデンサ
Ｃｍｐ１  コンパレータ
Ｖ＋  非反転入力端子
Ｖ−  反転入力端子
Ｖｒｅｆ１  基準電圧
Ｒ１  抵抗
Ｒａ  抵抗
Ｒｃ  抵抗
【図１】
0006049290.tif 000022
【図２】
0006049290.tif 000023
【図３】
0006049290.tif 000024
【図４】
0006049290.tif 000025
【図５】
0006049290.tif 000026
【図６】
0006049290.tif 000027
【図７】
0006049290.tif 000028
【図８】
0006049290.tif 000029
【図９】
0006049290.tif 000030
【図１０】
0006049290.tif 000031
【図１１】
0006049290.tif 000032
【図１２】
0006049290.tif 000033
【図１３】
0006049290.tif 000034
【図１４】
0006049290.tif 000035
【図１５】
0006049290.tif 000036
【図１６】
0006049290.tif 000037
【図１７】
0006049290.tif 000038