(57)【特許請求の範囲】
【請求項１】
ＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路を備える半導体装置であって、
前記ＤＬＬ回路は、
第１のクロック信号を遅延させて第２のクロック信号を生成する遅延部と、
前記第１のクロック信号と、前記第２のクロック信号をさらに遅延した信号との位相を比較する位相比較回路と、
前記遅延部の遅延量を決定するカウント値を前記遅延部に出力すると共に、前記位相比較回路の位相比較結果に応じてアップダウンするカウンタ回路と、
初期設定動作時において、前記第１のクロック信号の周期を検知し、検知した周期に応じた前記カウント値の初期値を前記カウンタ回路に対して出力する初期遅延量制御回路と、
を備え、
前記初期遅延量制御回路は、所定の時間内における前記第１のクロック信号のクロッキング回数をカウントし、該カウントの結果に基づいて前記カウント値の初期値を発生することを特徴とする半導体装置。
【請求項２】
前記カウンタ回路は、２分探索法によってアップダウン動作を行うことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記カウンタ回路は、線形探索法によってアップダウン動作を行うことを特徴とする請求項１に記載の半導体装置。
【請求項４】
リードコマンドに対応してデータを外部に出力する出力部を更に備え、前記第２のクロック信号は、前記出力部の出力タイミングを制御する信号であることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特に、ＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路を備える半導体装置に係る。
【背景技術】
【０００２】
近年、パーソナルコンピュータなどのメインメモリとして、クロックに同期した動作を行うシンクロナスメモリが広く使用されている。中でも、ＤＤＲ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ）型のシンクロナスメモリ等では、入出力データを外部クロック信号に対して正確に同期させる必要があることから、外部クロック信号に同期した内部クロック信号を生成するためのＤＬＬ回路が必須である。
【０００３】
特許文献１には、動作開始時点における基準クロックとフィードバッククロックの位相差によって初期設定コードを生成する初期遅延モニタリング手段と、初期設定コードに応答して遅延制御コードを生成するシフトレジスタと、遅延制御コードに応答して基準クロックを遅延させる遅延ラインと、を含むＤＬＬ回路が開示されている。このようなＤＬＬ回路によれば、初期動作時にフィードバッククロックの位相をモニタリングし、これによって遅延制御コードを設定することでより迅速な固定完了時間を有する効果がある。
【０００４】
また、特許文献２には、第１のクロック信号の位相に基づいて位相判定信号を生成する位相判定回路と、位相判定信号に基づいて、サンプリング周期ごとにカウント値が更新される第１のカウンタ回路と、カウント値に基づいて第１のクロック信号を遅延させることにより、第２のクロック信号を生成する第１のディレイラインと、位相判定信号が第１の論理レベルを示したことに応答して、同じサンプリング周期内におけるその後の位相判定信号の変化を無効化する第１の無効化回路と、を備えるＤＬＬ回路が開示されている。このようなＤＬＬ回路によれば、判定信号がサンプリング周期内で変化した場合、無効化回路によって判定信号が所定の論理レベルに固定されることから、ノイズやジッタ成分のように、短い周期で判定信号に影響を与える成分を排除することが可能となる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−１４１９５４号公報
【特許文献２】特開２０１０−１８７２２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
以下の分析は本発明において与えられる。
【０００７】
ところで、半導体装置を設計する際には、半導体装置が所定の周波数の範囲で動作することが求められる。したがって、半導体装置に備わるＤＬＬ回路は、その汎用性を高めるべく、所定の期間内で様々な周波数のクロック信号を其々に応じた所望の位相となるように調整することが好ましい。
【０００８】
しかしながら、従来の技術によれば、初期設定動作時において、様々な周波数のクロック信号に対応して所望の位相となるように調整する機能を有しないため、ＤＬＬ回路の調整を素早く完了することが困難である。
【課題を解決するための手段】
【０００９】
以上のことから、本願発明者は、入力するクロック信号の周波数領域毎にＤＬＬ回路が調整すべき範囲を考えると、周波数の高い範囲にある（クロックの周期が短い）場合、調整すべき遅延量を小さくし、周波数の低い範囲にある（クロックの周期が長い）場合、調整すべき遅延量を大きくするように、調整範囲は周波数毎に異なることが好ましいと考え、本願発明の創案に至った。
【００１０】
本発明の１つのアスペクト（側面）に係る半導体装置は、ＤＬＬ回路を備える半導体装置であって、ＤＬＬ回路は、第１のクロック信号を遅延させて第２のクロック信号を生成する遅延部と、第１のクロック信号と、第２のクロック信号をさらに遅延した信号との位相を比較する位相比較回路と、遅延部の遅延量を決定するカウント値を遅延部に出力すると共に、位相比較回路の位相比較結果に応じてアップダウンするカウンタ回路と、初期設定動作時において、第１のクロック信号の周期を検知し、検知した周期に応じたカウント値の初期値をカウンタ回路に対して出力する初期遅延量制御回路と、を備える。
【発明の効果】
【００１１】
本発明によれば、初期設定動作時において、第１のクロック信号の周期に応じたカウント値の初期値をカウンタ回路に与えて遅延部の遅延量を決定するので、第１のクロック信号の周波数によらずＤＬＬ回路の調整を素早く完了することが可能となる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１の実施例に係る半導体装置の構成を示す図である。
【図２】本発明の第１の実施例に係るＤＬＬ回路の構成を示す図である。
【図３】本発明の第１の実施例に係る第１制御部および遅延回路の回路図である。
【図４】本発明の第１の実施例に係る第２制御部の回路図である。
【図５】プリセット信号がクロック信号の周期によってどのようにセットされるかを模式的に示す図である。
【図６】本発明の第１の実施例に係る第１制御部および遅延回路の各部の動作波形の例を示す図である。
【図７】本発明の第２の実施例に係る第１制御部および遅延回路の回路図である。
【図８】本発明の第２の実施例に係る第２制御部の回路図である。
【図９】本発明の第２の実施例に係る第１制御部および遅延回路の各部の動作波形の例を示す図である。
【図１０】二分探索法によるカウンタ回路の動作を模式的に説明する図である。
【図１１】線形探索法によるカウンタ回路の動作を模式的に説明する図である。
【発明を実施するための形態】
【００１３】
以下、本発明を実施するための形態について、概説する。なお、以下の概説に付記した図面参照符号は、専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。
【００１４】
本発明の一実施形態に係る半導体装置は、ＤＬＬ回路（図１の２２）を備える半導体装置であって、ＤＬＬ回路は、第１のクロック信号（図２のＣＬＫＩＮ）を遅延させて第２のクロック信号（図２のＬＣＬＫ）を生成する遅延部（図２の３３、３４が相当する）と、第１のクロック信号と、第２のクロック信号をさらに遅延した信号（図２のＲＣＬＫ）との位相を比較する位相比較回路（図２の３６）と、遅延部の遅延量を決定するカウント値を遅延部に出力すると共に、位相比較回路の位相比較結果に応じてアップダウンするカウンタ回路（図２の３７）と、初期設定動作時において、第１のクロック信号の周期を検知し、検知した周期に応じたカウント値の初期値をカウンタ回路に対して出力する初期遅延量制御回路（図２の３０）と、を備える。
【００１５】
半導体装置において、初期遅延量制御回路は、第１のクロック信号の周期に比例したパルス幅を有するパルス信号を発生するパルス信号発生部（図３のＤＬ１１、ＤＬｌ２、ＥＸＯＲ１、ＤＬ１３に相当）と、パルス信号を遅延させる縦列接続された複数の遅延素子（図３のＤＬ２１〜ＤＬ２ｍに相当）と、パルス信号のパルス幅内にパルス信号が複数の遅延素子の何段目まで進んだかを検知する検知部（図４の３２、ただし４０を除く）と、検知部における検知結果に基づいてカウント値の初期値を発生するコード発生部（図４の４０）と、を備えるようにしてもよい。
【００１６】
半導体装置において、初期遅延量制御回路は、所定の時間内における第１のクロック信号のクロッキング回数をカウントし、該カウントの結果に基づいてカウント値の初期値を発生するようにしてもよい。
【００１７】
半導体装置において、カウンタ回路は、２分探索法（図１０参照）によってアップダウン動作を行うようにしてもよい。
【００１８】
半導体装置において、カウンタ回路は、線形探索法（図１１参照）によってアップダウン動作を行うようにしてもよい。
【００１９】
半導体装置において、リードコマンドに対応してデータを外部に出力する出力部（図１の２３、２４に相当）を更に備え、第２のクロック信号は、出力部の出力タイミングを制御する信号であってもよい。
【００２０】
以上のような半導体装置によれば、初期設定動作時において、第１のクロック信号の周期に応じたカウント値の初期値をカウンタ回路に対して設定する。すなわち、第１のクロック信号の周波数がどの範囲にあるかを半導体装置自身が検知し、その検知結果に応じて自己整合的にＤＬＬ回路の初期遅延量を設定する。このような初期遅延量を設定することで、第１のクロック信号の周波数によらずＤＬＬ回路の調整を素早く完了することが可能となる。
【００２１】
以下、実施例に即し、図面を参照して詳しく説明する。
【実施例１】
【００２２】
図１は、本発明の第１の実施例に係る半導体装置の構成を示す図である。図１において、半導体装置は、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）であって、アドレス入力回路１１、アドレスラッチ回路１２、コマンド入力回路１３、コマンドデコード回路１４、モードレジスタ１５、リフレッシュ制御回路１６、カラムデコーダ１７、ロウデコーダ１８、メモリセルアレイ１９、クロック入力回路２０、タイミングジェネレータ２１、ＤＬＬ回路２２、ＦＩＦＯ回路２３、入出力回路２４、内部電源発生回路２５を備える。
【００２３】
アドレス入力回路１１は、外部からアドレス信号ＡＤＤを入力してバッファリングし、アドレスラッチ回路１２に出力する。アドレスラッチ回路１２は、アドレス信号ＡＤＤを所定のタイミングでラッチし、モードレジスタ１５、カラムデコーダ１７、ロウデコーダ１８に出力する。
【００２４】
コマンド入力回路１３は、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、リセット信号／ＲＳＴを外部から入力し、コマンドに係る信号をコマンドデコード回路１４に出力し、ＤＲＡＭの動作モードを表すモード信号ＭＯＤＥをＤＬＬ回路２２に出力する。コマンドデコード回路１４は、コマンドに係る信号をデコードし、カラムアドレスのデコードタイミングをカラムデコーダ１７に出力し、ロウアドレスのデコードタイミングをロウデコーダ１８に出力し、モード設定タイミングをモードレジスタ１５に出力し、リフレッシュタイミングをリフレッシュ制御回路１６に出力する。
【００２５】
モードレジスタ１５は、モード設定タイミングに合わせてＤＲＡＭの動作モードを設定する。リフレッシュ制御回路１６は、リフレッシュタイミングに応じてロウデコーダ１８からリフレッシュアドレスを発生するようにロウデコーダ１８を制御する。
【００２６】
カラムデコーダ１７は、カラムアドレスをメモリセルアレイ１９に出力し、ロウデコーダ１８は、ロウアドレスをメモリセルアレイ１９に出力し、メモリセルアレイ１９は、カラムアドレスとロウアドレスとに対応するメモリセルにアクセスする。
【００２７】
クロック入力回路２０は、外部からクロック信号ＣＫ、／ＣＫを入力してバッファリングし、クロック信号ＣＬＫＩＮをタイミングジェネレータ２１およびＤＬＬ回路２２に出力する。タイミングジェネレータ２１は、クロック信号ＣＬＫＩＮに同期した各種タイミング信号を必要に応じて各部に分配し、各タイミング信号が半導体装置内を伝送する其々のタイミングを制御する。ＤＬＬ回路２２は、クロック信号ＣＬＫＩＮ、リセット信号／ＲＳＴ、モード信号ＭＯＤＥを入力し、クロック信号ＣＬＫＩＮの位相を調整したクロック信号ＬＣＬＫをＦＩＦＯ回路２３および入出力回路２４に出力する。
【００２８】
ＦＩＦＯ回路２３は、メモリセルアレイ１９と入出力回路２４間にあって入出力データをバッファリングする。入出力回路２４は、ＤＱ端子から入力されたライトデータをＦＩＦＯ回路２３に出力し、また、ＦＩＦＯ回路２３から入力されたリードデータをＤＱ端子に出力する。この場合、クロック信号ＬＣＬＫの位相は、クロック信号ＬＣＬＫに同期してＤＱ端子から出力されるデータ信号が外部のクロック信号ＣＫと同期するように調整される。
【００２９】
内部電源発生回路２５は、外部から電源ＶＤＤ、ＶＳＳを入力し、内部の電源電圧に変更して各部に電源を供給する。
【００３０】
次に、ＤＬＬ回路２２の詳細について説明する。図２は、本発明の第１の実施例に係るＤＬＬ回路の構成を示す図である。ＤＬＬ回路２２は、第１制御部３１および第２制御部３２を含む初期遅延量制御回路３０、遅延回路３３、遅延選択回路３４、レプリカ回路３５、位相比較回路３６、カウンタ回路３７を備える。
【００３１】
初期遅延量制御回路３０は、クロック信号ＣＬＫＩＮを入力し、リセット信号／ＲＳＴが非活性（非リセット状態）を示し、かつモード信号ＭＯＤＥが初期設定状態を表す初期設定動作時において、クロック信号ＣＬＫＩＮの周期を判定し、判定した周期に応じたカウント値の初期値をプリセット信号ＣＰＲＥ１〜６としてカウンタ回路３７に対して出力する。また、リセット信号／ＲＳＴが非活性を示し、かつモード信号ＭＯＤＥが通常状態を表す通常動作時では、入力したクロック信号ＣＬＫＩＮをクロック信号ＤＬＣＬＫとして遅延回路３３に出力する。
【００３２】
遅延回路３３は、ｎ個の遅延素子を縦続接続する遅延素子群から構成され、リセット信号／ＲＳＴが非活性を示す場合にクロック信号ＤＬＣＬＫを遅延し、それぞれ遅延時間の異なるｎ個の信号ＯＵＴ１〜ＯＵＴｎを遅延選択回路３４に出力し、ｎ個の信号ＯＵＴ１〜ＯＵＴｎの内のｍ個の信号ＯＵＴ１〜ＯＵＴｍを初期遅延量制御回路３０に出力する。
【００３３】
遅延選択回路３４は、カウンタ回路３７のカウント値に応じてｎ個の信号ＯＵＴ１〜ＯＵＴｎの内の１つを選択してクロック信号ＬＣＬＫとしてレプリカ回路３５、ＦＩＦＯ回路２３、入出力回路２４に出力する。
【００３４】
レプリカ回路３５は、クロック信号ＬＣＬＫを遅延しクロック信号ＲＣＬＫとして位相比較回路３６に出力する回路であって、ＦＩＦＯ回路２３、入出力回路２４を介してデータ信号を出力するのにかかる遅延量を反映した入出力回路等を模倣した回路である。
【００３５】
位相比較回路３６は、初期設定後の通常動作時においては、クロック信号ＣＬＫＩＮと、レプリカ回路３５を経由したクロック信号ＲＣＬＫとの位相差を比較し、位相の進み／遅れの情報をカウンタ回路３７へ出力する。
【００３６】
カウンタ回路３７は、プリセット信号ＣＰＲＥ１〜６に応じた初期値を設定した後、位相比較回路３６から出力される位相の進み／遅れの情報に応じて遅延量を調整するように遅延選択回路３４に対しカウンタの値を出力する。カウンタ回路３７の動作は、図１０に示すように移動する方向のＭＡＸ値半分の所へジャンプする二分探索法（バイナリサーチ型）と、図１１に示すような遅延量を１段ずつ増減する線形探索法（リニアサーチ、インクリメント型）とがある。
【００３７】
次に、本発明の要部である初期遅延量制御回路３０について説明する。
【００３８】
第１制御部３１は、リセット後（リセット信号／ＲＳＴが非活性状態）において、初期設定動作時（動作開始時）に活性化されるモード信号ＭＯＤＥを受け、遅延回路３３からの初期遅延情報を表す信号ＯＵＴ１〜ｍを出力するように制御する。信号ＯＵＴ１〜ｍは、遅延回路３３の出力であるが、例えば遅延回路３３の段数が６４であったとすると、６４本全て用いる必要はなく、初期遅延量を区別したい範囲で用いれば足りる（後述の図５では、ｍ＝４）。
【００３９】
図３は、第１制御部３１および遅延回路３３の回路図である。第１制御部３１は、ＮＡＮＤ回路ＮＡＮＤ１、インバータ回路ＩＮＶ１、遅延回路ＤＬ１１、ＤＬ１２、ＤＬ１３、排他的論理和回路ＥＸＯＲ１、セレクタＳＥＬ１を備える。遅延回路３３は、遅延回路ＤＬ２１〜ＤＬ２ｍを備える。
【００４０】
ＮＡＮＤ回路ＮＡＮＤ１は、一方の入力端にモード信号ＭＯＤＥを入力し、他方の入力端にクロック信号ＣＬＫＩＮを入力し、論理積反転出力を遅延回路ＤＬ１１、ＤＬ１２のそれぞれの反転クロック入力端に出力する。インバータ回路ＩＮＶ１は、ＮＡＮＤ回路ＮＡＮＤ１の出力を論理反転し、遅延回路ＤＬ１１、ＤＬ１２のそれぞれのクロック入力端に出力する。遅延回路ＤＬ１１は、リセット信号／ＲＳＴがＬレベルでリセットされ、入力端をＨレベルに固定し、出力を遅延回路ＤＬ１２の入力端に接続する。遅延回路ＤＬ１２は、リセット信号／ＲＳＴがＬレベルでリセットされる。
【００４１】
排他的論理和回路ＥＸＯＲ１は、一方の入力端に遅延回路ＤＬ１１の出力端を接続し、他方の入力端に遅延回路ＤＬ１２の出力端を接続し、排他的論理和出力を遅延回路ＤＬ１３に出力する。遅延回路ＤＬ１３は、排他的論理和回路ＥＸＯＲ１の出力信号を遅延し、ワンショットパルス信号ＴＣＫ１ＳＨＯＴとしてセレクタＳＥＬ１の一方の入力端に出力する。
【００４２】
セレクタＳＥＬ１は、他方の入力端にクロック信号ＣＬＫＩＮを入力し、モード信号ＭＯＤＥがＬレベルの場合（通常動作時）にクロック信号ＣＬＫＩＮを選択し、モード信号ＭＯＤＥがＨレベルの場合（初期設定動作時）にワンショットパルス信号ＴＣＫ１ＳＨＯＴを選択し、クロック信号ＤＬＣＬＫとして遅延回路ＤＬ２１に出力する。
【００４３】
遅延回路ＤＬ２１〜ＤＬ２ｍは、リセット信号／ＲＳＴがＬレベルでリセットされ、それぞれ縦続接続され、それぞれ異なる遅延時間を有する信号ＯＵＴ１〜ＯＵＴｍを第２制御部３２および遅延選択回路３４に出力する。なお、遅延回路３３は、さらに遅延回路ＤＬ２ｍに続く不図示の遅延回路ＤＬ２ｍ＋１〜ＤＬ２ｎを備え、それぞれ異なる遅延時間を有する信号ＯＵＴｍ＋１〜ＯＵＴｎを遅延選択回路３４にのみ出力する。
【００４４】
図４は、第２制御部３２の回路図である。第２制御部３２は、トランスファゲートＴＧ１１〜ＴＧ１ｍ、ＮＡＮＤ回路ＮＡＮＤ１１〜ＮＡＮＤ１ｍ、インバータ回路ＩＮＶ１０〜ＩＮＶ１ｍ、ＩＮＶ２１〜ＩＮＶ２ｍ、コード制御回路４０を備える。
【００４５】
トランスファゲートＴＧ１ｊ（ｊ＝１〜ｍ）は、制御端にワンショットパルス信号ＴＣＫ１ＳＨＯＴおよびインバータ回路ＩＮＶ１０を介したワンショットパルス信号ＴＣＫ１ＳＨＯＴの反転信号を受け、ワンショットパルス信号ＴＣＫ１ＳＨＯＴがＨレベルの場合に信号ＯＵＴｊをＮＡＮＤ回路ＮＡＮＤ１ｊの一方の入力端に伝達させ、ワンショットパルス信号ＴＣＫ１ＳＨＯＴがＬレベルの場合に遮断状態となる。
【００４６】
ＮＡＮＤ回路ＮＡＮＤ１ｊは、他方の入力端にリセット信号／ＲＳＴを入力し、出力端をインバータ回路ＩＮＶ１ｊを介してＮＡＮＤ回路ＮＡＮＤ１ｊの一方の入力端に接続すると共に、出力端をインバータ回路ＩＮＶ２ｊを介してコード制御回路４０の入力端に接続する。リセット信号／ＲＳＴがＨレベルであってトランスファゲートＴＧ１ｊが導通状態である場合、ＮＡＮＤ回路ＮＡＮＤ１ｊは、インバータ回路ＩＮＶ１ｊと共に、信号ＯＵＴｊをラッチするラッチ回路を構成する。
【００４７】
コード制御回路４０は、初期遅延情報を表す信号ＯＵＴ１〜ｍに基づいて、カウンタ回路の初期カウント情報をセットするプリセット信号ＣＰＲＥ１〜６を出力する。すなわち、コード制御回路４０は、温度計コードであるインバータ回路ＩＮＶ２１〜ＩＮＶ２ｍの出力信号をバイナリコードであるプリセット信号ＣＰＲＥ１〜６に変換して出力する。
【００４８】
このような構成の第２制御部３２は、信号ＯＵＴ１〜ｍを受け、信号ＯＵＴ１〜ｍに応じてカウンタ回路３７をプリセットするためのプリセット信号ＣＰＲＥ１〜６をカウンタ回路３７に出力する。プリセット信号ＣＰＲＥ１〜６によってカウンタ回路３７の初期値がセットされることで、遅延選択回路３４は、信号ＯＵＴ１〜ｍのいずれを選択してクロック信号ＬＣＬＫとして出力するかが設定され、初期遅延量を選択するように動作する。ここでは、遅延段数を２６＝６４段とするためにプリセット信号が６つの信号である場合を一例として示すが、段数はこれに限定されるものではない。
【００４９】
図５は、プリセット信号ＣＰＲＥ１〜６がクロック信号ＣＬＫＩＮの周期ｔＣＫによってどのようにセットされるかを模式的に示す図である。図５において、例えばｔＣＫ＝ｌｏｎｇとして信号ＯＵＴ１、２、３、４＝Ｘ、Ｈ、Ｈ、Ｌとなる場合（Ｘは不問）、信号ＯＵＴ２、３、４に対応して初期値（ｌｏｎｇ）のコード「０１１０００」がプリセット信号ＣＰＲＥ１〜６に設定される。なお、図５では、６ビットコードの内の上位３ビットのみを可変とし下位３ビットについては「０００」の固定としているが、これらのビット数は、初期遅延量をセットしたい範囲によって変えるようにしてもよい。
【００５０】
第１制御部３１および遅延回路３３は、リセット後のモード信号ＭＯＤＥの活性化時（初期動作を表す）に、クロック信号ＣＬＫＩＮの周期に対応するワンショットパルス信号ＴＣＫ１ＳＨＯＴを発生し、ワンショットパルス信号ＴＣＫ１ＳＨＯＴの立ち上がりエッジが信号ＯＵＴ１〜ｍに伝搬される。
【００５１】
そして、第２制御部３２は、ワンショットパルス信号ＴＣＫ１ＳＨＯＴがＨレベルである期間、トランスファゲートＴＧ１１〜ＴＧ１ｍが短絡状態となり、信号ＯＵＴ１〜ｍのそれぞれの信号レベルがそれぞれラッチ回路（インバータ回路ＩＮＶ１１とＮＡＮＤ回路ＮＡＮＤ１１〜インバータ回路ＩＮＶ１ｍとＮＡＮＤ回路ＮＡＮＤ１ｍ）でラッチされる。すなわち、ワンショットパルス信号ＴＣＫ１ＳＨＯＴの立ち上がりエッジが、ワンショットパルス信号ＴＣＫ１ＳＨＯＴのＨレベルの期間内に信号ＯＵＴ１〜ｍのどこまで伝搬するかを測る。クロック信号ＣＬＫＩＮの周期が長ければ長いほど、信号ＯＵＴ１〜ｍの順にＨレベルとなる信号の数が増大する。
【００５２】
図６は、第１制御部３１および遅延回路３３の各部の動作波形の例を示す図である。図６において、モード信号ＭＯＤＥがＨレベルになって所定の時間の後、ワンショットパルス信号ＴＣＫ１ＳＨＯＴが発生する。ワンショットパルス信号ＴＣＫ１ＳＨＯＴは、クロック信号ＤＬＣＬＫとして遅延回路ＤＬ２１〜ＤＬ２ｍを伝播し、ワンショットパルス信号ＴＣＫ１ＳＨＯＴがＨレベルである期間において、ここでは信号ＯＵＴ１〜３がＨレベルとなり、信号ＯＵＴ４以降はＬレベルであることが示される。信号ＯＵＴ１〜ｍのコードは、図５を参照すると、ｔＣＫ  ｌｏｎｇに相当し、第２制御部３２は、カウンタ回路３７の初期値としてＣＰＲＥ１〜６＝（０１１０００）をセットする。
【実施例２】
【００５３】
図７は、本発明の第２の実施例に係る第１制御部および遅延回路の回路図である。図７において、第１制御部３１ａは、ＮＡＮＤ回路ＮＡＮＤ３１、３２、ＮＯＲ回路ＮＯＲ３１、インバータ回路ＩＮＶ３１〜ＩＮＶ３４、トランスファゲートＴＧ３１を備える。また、遅延回路は、遅延回路３３ａ、３３ｂとして２個存在し、遅延回路３３ａは、多段のインバータ回路あるいはバッファ回路で構成され、遅延回路３３ｂは、遅延回路ＤＬ３１〜ＤＬ３ｍを備える。
【００５４】
ＮＡＮＤ回路ＮＡＮＤ３１は、一方の入力端にクロック信号ＣＬＫＩＮを入力し、他方の入力端にリセット信号／ＲＳＴを入力し、論理積反転出力を遅延回路３３ａの入力端およびＮＯＲ回路ＮＯＲ３１の一方の入力端に出力する。遅延回路３３ａは、各段から図２の信号ＯＵＴ１〜ｎに相当する各信号を遅延選択回路３４に出力する。
【００５５】
トランスファゲートＴＧ３１は、遅延選択回路３４の最終段の出力信号ＤＬＴおよび出力信号ＤＬＴをインバータ回路ＩＮＶ３１で反転した信号ＤＬＢを制御端に入力し、出力信号ＤＬＴがＬレベルの場合にＨレベルをＮＡＮＤ回路ＮＡＮＤ３２の一方の入力端に伝達させ、出力信号ＤＬＴがＨレベルの場合に遮断状態となる。
【００５６】
ＮＡＮＤ回路ＮＡＮＤ３２は、他方の入力端にリセット信号／ＲＳＴを入力し、出力端をインバータ回路ＩＮＶ３２を介してＮＡＮＤ回路ＮＡＮＤ３２の一方の入力端に接続すると共に、出力端をインバータ回路ＩＮＶ３３を介してＮＯＲ回路ＮＯＲ３１の他方の入力端に接続する。リセット信号／ＲＳＴがＨレベルであってトランスファゲートＴＧ１ｊが導通状態である場合、ＮＡＮＤ回路ＮＡＮＤ３２は、インバータ回路ＩＮＶ３２と共に、Ｈレベルをラッチするラッチ回路を構成する。
【００５７】
ＮＯＲ回路ＮＯＲ３１は、論理和反転出力である信号ＣＯＵＮＴを遅延回路ＤＬ３１〜ＤＬ３ｍのそれぞれのクロック入力端に出力する。インバータ回路ＩＮＶ３４は、信号ＣＯＵＮＴを論理反転して信号ＣＯＵＮＴＢとして、遅延回路ＤＬ３１〜ＤＬ３ｍのそれぞれの反転クロック入力端に出力する。遅延回路ＤＬ３１〜ＤＬ３ｍは、リセット信号／ＲＳＴがＬレベルでリセットされ、遅延回路ＤＬ３１の入力端をＨレベルに固定し、出力を遅延回路ＤＬ３２の入力端に接続する。遅延回路ＤＬ３ｋ（ｋ＝１〜ｍ−１）の出力は、遅延回路ＤＬ３ｋ＋１の入力に接続されると共に信号ＯＵＴｋとなる。遅延回路ＤＬ３ｍの出力は、信号ＯＵＴｍとなる。
【００５８】
図８は、本発明の第２の実施例に係る第２制御部の回路図である。第２制御部３２ａは、図４のコード制御回路４０と同じコード制御回路４０ａを備え、コード制御回路４０ａは、図７の信号ＯＵＴ１〜ｍを直接入力する。
【００５９】
以上のような構成の第１制御部３１ａおよび遅延回路３３ａによれば、リセット信号／ＲＳＴが活性状態であるＬレベルの場合、ＮＡＮＤ回路ＮＡＮＤ３１の出力であるクロック信号ＤＬＣＬＫはＨレベルとなり、遅延回路３３ａの出力である信号ＤＬＴは、Ｈレベルとなり、トランスファゲートＴＧ３１は、遮断状態にある。また、信号ＯＵＴ１〜ｍは、全てＬレベルである。
【００６０】
リセット信号／ＲＳＴが非活性状態であるＨレベルとなると、クロック信号ＣＬＫＩＮは、ＮＡＮＤ回路ＮＡＮＤ３１とＮＯＲ回路ＮＯＲ３１とを介して信号ＣＯＵＮＴ、ＣＯＵＮＴＢとして遅延回路ＤＬ３１〜ＤＬ３ｍのそれぞれのクロック入力、反転クロック入力に伝達される。遅延回路ＤＬ３１〜ＤＬ３ｍは、信号ＣＯＵＮＴに同期して温度計コードのカウンタとして機能する。
【００６１】
そして、クロック信号ＤＬＣＬＫが遅延回路３３ａを伝播することで遅延回路３３ａの出力である信号ＤＬＴにＬレベルが現れると、トランスファゲートＴＧ３１は、導通状態になる。したがって、ＮＡＮＤ回路ＮＡＮＤ３２は、２入力ともＨレベルとなり、信号ＣＯＵＮＴＥＮＤがＨレベルとなり、ＮＯＲ回路ＮＯＲ３１は、クロック信号ＤＬＣＬＫが遅延回路ＤＬ３１〜ＤＬ３ｍに伝播することを阻止する。すなわち、遅延回路３３ｂは、動作を停止する。
【００６２】
以上のように、第１制御部３１ａおよび遅延回路３３ａが動作し、クロック信号ＤＬＣＬＫが遅延回路３３ａを伝播することで遅延回路３３ａの最大遅延時間内にクロック信号ＣＬＫＩＮが何カウントされるかについての情報が信号ＯＵＴ１〜ｍとして得られる。クロック信号の周期が長ければカウント数は少なく、クロック信号の周期が短ければカウント数は多くなる。すなわち、遅延回路３３ａの最大遅延時間内に信号ＯＵＴ１〜ｍのどこまで伝搬するかを測る。クロック信号ＣＬＫＩＮの周期が長ければ長いほど、信号ＯＵＴ１〜ｍの順にＨレベルとなる信号の数が増大する。
【００６３】
図９は、第１制御部３１ａおよび遅延回路３３ｂの各部の動作波形の例を示す図である。図９において、遅延回路３３ａの出力である信号ＤＬＴが変化しなくなるまでリセット信号／ＲＳＴをＬレベルに保つ。リセット信号／ＲＳＴがＨレベルなると、クロック信号ＣＬＫＩＮがクロック信号ＤＬＣＬＫとして遅延回路３３ａを伝播し、遅延回路３３ａの遅延時間の後、トランスファゲートＴＧ３１が導通状態になる。トランスファゲートＴＧ３１が導通状態になるまでの期間、すなわち信号ＣＯＵＮＴＥＮＤがＨレベルになるまでの期間において、ここでは信号ＯＵＴ１、２がＨレベルとなり、信号ＯＵＴ３以降はＬレベルであることが示される。信号ＯＵＴ１〜ｍのコードは、図５を参照すると、ｔＣＫ  ｍｉｄｄｌｅに相当し、第２制御部３２ａは、カウンタ回路３７の初期値としてＣＰＲＥ１〜６＝（０１００００）をセットする。
【００６４】
第１の実施例では、「１ショットパルス信号の期間内で信号のＨレベルがどこまで伝搬するか」の情報からクロック信号ＣＬＫＩＮの周期を測っていた。これに対し、本実施例では、「所定の時間内にクロック信号が何カウントされるか」についての情報を用いる。すなわち、クロック信号ＣＬＫＩＮの周期が長ければカウント数は少なく、クロック信号ＣＬＫＩＮの周期が短ければカウント数は多くなることを利用する。その他の制御については、第１の実施例と同様であるので説明を省略する。
【００６５】
なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００６６】
１１  アドレス入力回路
１２  アドレスラッチ回路
１３  コマンド入力回路
１４  コマンドデコード回路
１５  モードレジスタ
１６  リフレッシュ制御回路
１７  カラムデコーダ
１８  ロウデコーダ
１９  メモリセルアレイ
２０  クロック入力回路
２１  タイミングジェネレータ
２２  ＤＬＬ回路
２３  ＦＩＦＯ回路
２４  入出力回路
２５  内部電源発生回路
３０  初期遅延量制御回路
３１、３１ａ  第１制御部
３２、３２ａ  第２制御部
３３、３３ａ、３３ｂ、ＤＬ１１、ＤＬ１２、ＤＬ１３、ＤＬ２１〜ＤＬ２ｍ、ＤＬ３１〜ＤＬ３ｍ  遅延回路
３４  遅延選択回路
３５  レプリカ回路
３６  位相比較回路
３７  カウンタ回路
４０、４０ａ  コード制御回路
ＥＸＯＲ１  排他的論理和回路
ＩＮＶ１、ＩＮＶ１０〜ＩＮＶ１ｍ、ＩＮＶ２１〜ＩＮＶ２ｍ、ＩＮＶ３１〜ＩＮＶ３４  インバータ回路
ＮＡＮＤ１、ＮＡＮＤ１１〜ＮＡＮＤ１ｍ、ＮＡＮＤ３１、３２  ＮＡＮＤ回路
ＮＯＲ３１  ＮＯＲ回路
ＳＥＬ１  セレクタ
ＴＧ１１〜ＴＧ１ｍ、ＴＧ３１  トランスファゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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