(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面上のシャロートレンチアイソレーション（ＳＴＩ）層パッドと、
コンタクトエッチストップ層上の層間誘電体（ＩＬＤ）層であって、前記コンタクトエッチストップ層が、前記ＳＴＩ層パッドから前記ＩＬＤ層を分離している、ＩＬＤ層と、
前記半導体基板を貫通し、且つ前記ＳＴＩ層パッドの中に部分的であって、貫通せずに延在している基板貫通ビアであって、導電性充填材料および側壁絶縁ライナー層を含み、前記側壁絶縁ライナー層が、前記ＳＴＩ層パッドの中に延びるが前記ＳＴＩ層パッドを貫通しない部分を有する、基板貫通ビアとを含む、半導体デバイス。
【請求項２】
前記側壁絶縁ライナー層の化学的な材料組成が、前記ＩＬＤ層内の前記少なくとも１つのコンタクトの化学的な材料組成または前記ＳＴＩ層パッドの化学的組成と異なる、請求項１に記載の半導体デバイス。
【請求項３】
前記側壁絶縁ライナー層が、ポリマー、窒化ケイ素、および酸化ケイ素からなる群から選択される材料で構成されている、請求項１に記載の半導体デバイス。
【請求項４】
前記基板貫通ビアの前記導電性充填材料に結合された再配線層をさらに含む、請求項１に記載の半導体デバイス。
【請求項５】
音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定位置のデータユニット、およびコンピュータの少なくとも１つに組み込まれた、請求項１に記載の半導体デバイス。
【請求項６】
半導体基板と、
前記半導体基板の表面上のシャロートレンチアイソレーション（ＳＴＩ）層パッドと、
コンタクトエッチストップ層上の層間誘電体（ＩＬＤ）層であって、前記コンタクトエッチストップ層が、前記ＳＴＩ層パッドから前記ＩＬＤ層を分離している、ＩＬＤ層と、
基板を貫通する導通のための手段であって、前記半導体基板を貫通し、且つ前記ＳＴＩ層パッドの中に部分的であって、貫通せずに延在しており、前記導通手段の側壁を絶縁するための手段を含み、前記絶縁手段が、前記ＳＴＩ層パッドの中に延びるが前記ＳＴＩ層パッドを貫通しない部分を有している、手段とを含む、半導体デバイス。
【請求項７】
前記絶縁手段の化学的な材料組成が、前記ＩＬＤ層内の前記コンタクトの化学的な材料組成または前記ＳＴＩ層パッドの化学的組成と異なる、請求項６に記載の半導体デバイス。
【請求項８】
前記絶縁手段が、ポリマー、窒化ケイ素、および酸化ケイ素からなる群から選択される材料を含む、請求項６に記載の半導体デバイス。
【請求項９】
導通のための前記手段に結合された再配線層をさらに含む、請求項６に記載の半導体デバイス。
【請求項１０】
音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定位置のデータユニット、およびコンピュータの少なくとも１つに組み込まれた、請求項６に記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本出願は、Ｖ．Ｒａｍａｃｈａｎｄｒａｎらの名義で２０１２年７月９日に出願された、米国仮特許出願第６１／６６９，６１１号の利益を主張し、上記の仮出願の開示は、参照によりその全体が本明細書に明示的に組み込まれる。
【０００２】
本開示は全般に、集積回路（ＩＣ）に関する。より詳細には、本開示は、ウェハ裏面から作製された基板貫通ビア（ＴＳＶ）を先端ＣＭＯＳ（相補型金属酸化膜半導体）ノードに統合することに関する。
【背景技術】
【０００３】
集積回路（ＩＣ）の半導体製造のプロセスフローは、基板工程（ＦＥＯＬ：ｆｒｏｎｔ−ｅｎｄ−ｏｆ−ｌｉｎｅ）プロセス、中間工程（ＭＯＬ：ｍｉｄｄｌｅ−ｏｆ−ｌｉｎｅ）プロセス、および配線工程（ＢＥＯＬ：ｂａｃｋ−ｅｎｄ−ｏｆ−ｌｉｎｅ）プロセスを含み得る。ＦＥＯＬプロセスは、ウェハ作製、絶縁、ウェル形成、ゲートパターニング、スペーサ、エクステンションおよびソース／ドレイン注入、シリサイド形成、ならびにデュアルストレスライナー形成を含み得る。ＭＯＬプロセスは、ゲートコンタクト形成を含み得る。中間工程層は、半導体デバイストランジスタまたは他の同様の能動デバイスに近接したＭＯＬコンタクト、ビア、または他の層を含み得るが、これらに限定されない。ＢＥＯＬプロセスは、ＦＥＯＬおよびＭＯＬプロセス中に作製された半導体デバイスを相互接続するための一連のウェハ加工ステップを含み得る。現代の半導体チップ製品の製造の成功には、採用される材料とプロセスの間の相互作用が必要である。
【０００４】
ＴＳＶ（基板貫通ビア）は一般に、集積回路（ＩＣ）デバイスの表側の能動デバイスに接続するために使用される。ＴＳＶは、ＭＯＬ部品（たとえば、ＭＯＬコンタクトおよびビア）と同じレベルで共存する。しかしながら、ＴＳＶの製造は、４５ナノメートル（ｎｍ）を下回るノードサイズのスケーリングでは、様々な問題を生じさせる。ＭＯＬデバイスの外形は１０ナノメートル（ｎｍ）のオーダーであるが、ＴＳＶはマイクロメートル（ｕｍ）のオーダーである。その結果、ＴＳＶの製造プロセスにおける小さな変動が、ＭＯＬデバイスを損傷させ得る。
【発明の概要】
【課題を解決するための手段】
【０００５】
本開示の一態様によれば、半導体ウェハの裏面から作製された統合された基板貫通ビアを有する半導体ウェハが説明される。この半導体ウェハは、半導体基板と、半導体基板の表面上のシャロートレンチアイソレーション（ＳＴＩ）層パッドとを含む。この半導体ウェハはまた、コンタクトエッチストップ層上に形成される層間誘電体（ＩＬＤ）層を含み、コンタクトエッチストップ層が、半導体基板の表面上のＳＴＩ層パッドからＩＬＤ層を分離する。この半導体ウェハはさらに、ＩＬＤ層内の少なくとも１つのコンタクトと結合するためにＳＴＩ層パッドおよび半導体基板を貫通して延びる、基板貫通ビアを含む。この基板貫通ビアは、導電性充填材料および側壁絶縁ライナー層を含む。この側壁絶縁ライナー層は、場合によってはＳＴＩ層パッドの中に延びるがそれを貫通しない部分を有する。
【０００６】
本開示の別の態様によれば、ウェハ裏面からの基板貫通ビア（ＴＳＶ）を先端ＣＭＯＳ（相補型金属酸化膜半導体）ノードに統合するための方法が説明される。この方法は、半導体基板の中へと基板貫通ビア（ＴＳＶ）キャビティをエッチングするステップを含む。ＴＳＶキャビティは、半導体基板内のシャロートレンチアイソレーション（ＳＴＩ）層パッドに延び得る。この方法はまた、ＳＴＩ層パッドを貫通して相互接続子／コンタクト上の膜までエッチングするステップを含む。この方法はさらに、ＴＳＶキャビティ内に絶縁ライナー層を堆積させるステップを含む。絶縁ライナー層は、相互接続子／コンタクト上の膜の材料とは異なる材料を含み得る。この方法はまた、相互接続子／コンタクト上の膜および絶縁ライナー層の一部分を貫通するようにエッチングして、相互接続子／コンタクトを露出させるステップを含む。
【０００７】
本開示のさらなる態様によれば、半導体ウェハの裏面から作製された統合された基板貫通ビアを有する半導体ウェハが説明される。この半導体ウェハは、半導体基板と、半導体基板の表面上のシャロートレンチアイソレーション（ＳＴＩ）層パッドとを含む。この半導体ウェハはまた、コンタクトエッチストップ層上に形成される層間誘電体（ＩＬＤ）層を含み、コンタクトエッチストップ層が、半導体基板の表面上のＳＴＩ層パッドからＩＬＤ層を分離する。この半導体ウェハはさらに、基板を貫通する導通のための手段を含む。この導通手段は、ＩＬＤ層内の少なくとも１つのコンタクトと結合するために、ＳＴＩ層パッドおよび半導体基板を貫通して延びる。この導通手段は、導通手段の側壁を絶縁するための手段を含み得る。この絶縁手段は、場合によってはＳＴＩ層パッドの中に延びるがそれを貫通しない部分を有する。
【０００８】
上記は、以下の発明を実施するための形態がより良く理解され得るように、本開示の特徴および技術的な利点を、かなり大まかに概説したものである。本開示のさらなる特徴および利点は、以下で説明される。本開示と同じ目的を実行するための他の構造を修正または設計するための基礎として、本開示が容易に利用され得ることを当業者は諒解されたい。そのような等価な構成は、添付の特許請求の範囲に記載される本開示の教示から逸脱しないことも当業者は認識されたい。機構と動作方法の両方に関して本開示の特性であると考えられる新規の特徴は、添付の図面と併せて考慮されれば、さらなる目的および利点とともに、以下の説明からより良く理解されよう。しかしながら、図面の各々は例示および説明のみを目的として提供され、本開示の範囲を規定するものとして意図されないことを明確に理解されたい。
【０００９】
本開示のより完全な理解のために、ここで、添付の図面と併せて以下の説明を参照する。
【図面の簡単な説明】
【００１０】
【図１Ａ】本開示の一態様による、配線層の中央部の中の能動デバイスのためのエッチストップ層を含む集積回路（ＩＣ）デバイスを示す、断面図である。
【図１Ｂ】本開示の一態様による、配線層の中央部の中の能動デバイスのためのエッチストップ層を含む集積回路（ＩＣ）デバイスを示す、断面図である。
【図２】本開示の一態様による、裏面絶縁層と、シャロートレンチアイソレーション（ＳＴＩ）層パッドの内部で止まる裏面基板貫通ビア（ＴＳＶ）キャビティとを含む、図１ＢのＩＣデバイスを示す断面図である。
【図３】本開示の一態様による、ＴＳＶキャビティの中および裏面絶縁層の上への絶縁ライナーの堆積を示す、図２のＩＣデバイスの断面図である。
【図４】本開示の一態様による、水平方向の表面上の絶縁ライナー膜を除去して側壁ライナーを形成することを示す、図３のＩＣデバイスの断面図である。
【図５】本開示の一態様による、配線層の中央部の中の能動デバイスからのコンタクトおよび／または局所的な相互接続子を露出させるための、シャロートレンチアイソレーション層の制御された選択的なエッチングの後の、図４のＩＣデバイスを示す断面図である。
【図６】本開示の一態様による、ＴＳＶバリアシードプロセスの後の、図５のＩＣデバイスを示す断面図である。
【図７】本開示の一態様による、裏面ＴＳＶを形成するための電気化学堆積および銅化学機械研磨（ＣＭＰ）プロセスの後の、図６のＩＣデバイスを示す断面図である。
【図８】本開示の一態様による、任意選択の再配線層（ＲＤＬ）プロセスの一部としてのバリアシード層の上へのレジストの形成を示す、図６のＩＣデバイスを示す断面図である。
【図９】本開示の一態様による、裏面ＴＳＶを形成するための電気化学堆積および銅化学機械研磨（ＣＭＰ）プロセスの後の、図８のＩＣデバイスを示す断面図である。
【図１０】本開示の一態様による、完成した裏面ＴＳＶおよびＲＤＬ層を示す、図９のＩＣデバイスの断面図である。
【図１１】本開示の一態様による、バリアシード層を伴わない完成した裏面ＴＳＶおよびＲＤＬ層を示す、図１０のＩＣデバイスの断面図である。
【図１２】本開示の一態様による、基板貫通ビア（ＴＳＶ）を先端ＣＭＯＳ（相補型金属酸化膜半導体）ノードに統合するための方法を示すブロック図である。
【図１３】本開示の一態様による、ＳＴＩ層パッドで止まる裏面ＴＳＶキャビティの形成を可能にするためのレジストを含む、図１ＡのＩＣデバイスを示す断面図である。
【図１４】本開示の一態様による、ＳＴＩ層パッドで止まる裏面ＴＳＶキャビティを含む、図１３のＩＣデバイスを示す断面図である。
【図１５】本開示の一態様による、配線層の中央部の能動デバイスからのコンタクトおよび／または局所的な相互接続子を露出させるための、ＳＴＩ層パッドの制御された選択的なエッチングの後の、図１４のＩＣデバイスを示す断面図である。
【図１６】本開示の一態様による、ＴＳＶキャビティの中および半導体基板の裏面への絶縁ライナーの堆積を示す、図１５のＩＣデバイスの断面図である。
【図１７】本開示の一態様による、ＴＳＶキャビティ内の側壁絶縁ライナーを保護するための絶縁ライナー上のレジストを示す、図１６のＩＣデバイスの断面図である。
【図１８】本開示の一態様による、配線層の中央部の能動デバイスからのコンタクトおよび／または局所的な相互接続子を露出させるためのＴＳＶキャビティの底部にある絶縁ライナーの無方向性エッチングの後の、図１７のＩＣデバイスを示す断面図である。
【図１９】本開示の一態様による、ＴＳＶキャビティを充填し半導体基板の裏面に配置される絶縁ライナーの堆積を示す、図１５のＩＣデバイスの断面図である。
【図２０】本開示の一態様による、配線層の中央部の能動デバイスからのコンタクトおよび／または局所的な相互接続子を露出させるためのＴＳＶキャビティの底部にある絶縁ライナーの無方向性エッチングの前の、絶縁ライナー上のレジストを示す、図１９のＩＣデバイスの断面図である。
【図２１】本開示の一態様による、配線層の中央部の能動デバイスからのコンタクトおよび／または局所的な相互接続子を露出させるためのＴＳＶキャビティ内の絶縁ライナーの無方向性エッチングの後の、図２０のＩＣデバイスを示す断面図である。
【図２２】本開示の一態様による、ＴＳＶバリアシードプロセスの後の、図２１のＩＣデバイスを示す断面図である。
【図２３】本開示の一態様による、任意選択の再配線層（ＲＤＬ）プロセスの一部としてのバリアシード層の上へのレジストの形成を示す、図２２のＩＣデバイスを示す断面図である。
【図２４】本開示の一態様による、裏面ＴＳＶを形成するための電気化学堆積および銅化学機械研磨（ＣＭＰ）プロセスの後の、図２３のＩＣデバイスを示す断面図である。
【図２５】本開示の一態様による、完成した裏面ＴＳＶおよびＲＤＬ層を示す、図２４のＩＣデバイスの断面図である。
【図２６】本開示の一態様による、パッシベーション層を含む完成した裏面ＴＳＶおよびＲＤＬ層を示す、図２５のＩＣデバイスの断面図である。
【図２７】本開示の構成が有利に採用され得るワイヤレス通信システムを示すブロック図である。
【発明を実施するための形態】
【００１１】
添付の図面に関する下記の詳細な説明は、様々な構成の説明として意図されており、本明細書で説明される概念が実行され得る唯一の構成を表すことは意図されていない。詳細な説明は、様々な概念の完全な理解をもたらす目的で、具体的な詳細を含んでいる。しかしながら、これらの概念はこれらの具体的な詳細がなくても実行され得ることが、当業者には明らかであろう。場合によっては、そのような概念を曖昧にするのを回避する目的で、周知の構造およびコンポーネントがブロック図の形式で示されている。本明細書の説明では、「および／または」という用語の使用は、「包含的論理和」を表すことを意図し、「または」という用語の使用は、「排他的論理和」を表すことを意図する。
【００１２】
本開示の様々な態様は、ウェハ裏面の基板貫通ビア（ＴＳＶ）を集積回路（ＩＣ）中の配線層の中央部と統合するための技法を提供する。集積回路（ＩＣ）の半導体製造のプロセスフローは、基板工程（ＦＥＯＬ）プロセス、中間工程（ＭＯＬ）プロセス、および配線工程（ＢＥＯＬ）プロセスを含み得る。「層」という用語は、膜を含み、別段述べられていない限り、縦または横の厚さを示すものと解釈されるべきではないことが理解されるだろう。本開示の一態様によれば、ＴＳＶは、表側のデバイス製造プロセスからＴＳＶプロセスを切り離すために、ウェハ裏面から製造される。一構成では、ＴＳＶキャビティ内の側壁ライナー絶縁層は、半導体ウェハのシャロートレンチアイソレーション（ＳＴＩ）層の中へと延びる。本明細書で説明されるように、「半導体基板」という用語は、ダイシングされたウェハの基板を指すことがあり、または、ダイシングされていないウェハの基板を指すことがある。同様に、ウェハおよびダイという用語は、それが軽信を強いない限り（ｕｎｌｅｓｓ  ｓｕｃｈ  ｉｎｔｅｒｃｈａｎｇｉｎｇ  ｗｏｕｌｄ  ｔａｘ  ｃｒｅｄｕｌｉｔｙ）、交換可能に使用され得る。
【００１３】
一構成では、側壁ライナー絶縁層は、ＳＴＩ層パッドおよび／またはＭＯＬ相互接続層の局所的な相互接続子（コンタクト）の膜とは異なる化学的な材料特性を示す。この構成は、ＭＯＬ相互接続層内のいずれの能動デバイスも損傷させることなく局所的な相互接続子を露出させるための制御されたエッチングを可能にするための、改善された選択性を実現する。側壁ライナー絶縁層の化学的な材料特性がＳＴＩ層パッドとは異なるこの構成では、ライナー絶縁層はＳＴＩ層パッドを貫通するようにエッチングする前に堆積される。側壁ライナー絶縁層の化学的な材料特性がＭＯＬ相互接続層の局所的な相互接続子の膜とは異なるある構成では、側壁ライナー絶縁層はＳＴＩ層パッドのエッチングの後に製造される。ウェハ裏面ＴＳＶは、ＭＯＬ相互接続層の局所的な相互接続子に接触するように形成される。別の構成では、ウェハ裏面ＴＳＶは、たとえば、ＭＯＬ相互接続層の局所的な相互接続子への接続を提供するための、再配線層を含む。
【００１４】
図１Ａは、本開示の一態様による、能動デバイス１１２〜１１６を含む集積回路（ＩＣ）デバイス１００を示す断面図を示す。典型的には、ＩＣデバイス１００は、シャロートレンチアイソレーション（ＳＴＩ）領域１０６およびＳＴＩ層パッド１３０を有する半導体基板（たとえば、シリコンウェハ）１０２を含む。層間誘電体（ＩＬＤ）層１０８は、半導体基板１０２のＳＴＩ領域１０６およびＳＴＩ層パッド１３０上に配置される。能動デバイス（たとえば、トランジスタ）１１２〜１１６を含むＦＥＯＬ層１１０も設けられる。ＭＯＬ相互接続層１２０も設けられる。ＩＬＤ層１０８は、ＦＥＯＬ層１１０の能動デバイス１１２〜１１６、ならびに、ＭＯＬ相互接続層１２０の導電素子（たとえば、ビア）１２２〜１２６および相互接続子（コンタクト）１２１と１２８を保護する。この構成では、ＩＬＤ層１０８は、ＭＯＬ相互接続層１２０の導電素子１２２〜１２６間の短絡を防止するために酸化ケイ素または他の同様の材料で形成される。代替的な構成では、ＩＬＤ層１０８は低誘電率誘電体または他の同様の材料である。
【００１５】
図１Ｂは、半導体基板１０２とは反対側の、ＩＬＤ層１０８の最上面に取り付けられたキャリア基板１０４を含む、ＩＣデバイス１００を示す。この構成では、コンタクトエッチストップ層１３２が、ＩＬＤ層１０８と半導体基板１０２との間に設けられる。コンタクトエッチストップ層は、たとえば、能動デバイス層（たとえば、ＦＥＯＬ層１１０）からのコンタクトを露出させるための湿式化学プロセスを制御するために使用される、薄膜の層であり得る。コンタクトエッチストップ層１３２は、炭化ケイ素、窒化ケイ素、または他の同様の保護材料で形成され得る。図１Ａおよび図１Ｂにさらに示されるように、ＭＯＬ相互接続層１２０は、ＩＬＤ層１０８内に形成される局所的な相互接続子（コンタクト）１４０を含む。この構成では、ＩＣデバイス１００はＴＳＶを伴わずに製造されるが、ＴＳＶ設置エリアを設けるためにサイズが大きくされていることがあるＳＴＩ層パッド１３０を含む。図２に示されるように、半導体基板１０２は、ＴＳＶキャビティのエッチングの準備において、厚みが２０ミクロンから１５０ミクロンの範囲となるように薄くされる。
【００１６】
図２は、裏面絶縁層２６０と、半導体基板１０２の裏面を貫通して形成されたＴＳＶキャビティ２５０とを含む、図１ＢのＩＣデバイスを示す断面図２００を示す。典型的には、ＴＳＶキャビティ２５０はＳＴＩ層パッド１３０の内部で止まる。この構成では、裏面絶縁層２６０は、半導体基板１０２の最上面に形成される。裏面絶縁層２６０は、炭化ケイ素、窒化ケイ素、酸化ケイ素、または他の同様の保護材料で形成され得る。裏面絶縁層２６０の形成に続き、ＴＳＶキャビティ２５０が、表側の能動デバイスと揃いＳＴＩ層パッド１３０の内部で止まるように、パターニングされエッチングされる。この構成では、ＴＳＶキャビティ２５０のサイズは１マイクロメートル（μｍ）〜２０マイクロメートルのオーダーである。
【００１７】
図３は、本開示の一態様による、ＴＳＶキャビティ２５０の中および裏面絶縁層２６０の上への絶縁ライナー層３７０の堆積を示す、図２のＩＣデバイスの断面図３００を示す。この構成では、エッチングおよび／またはリソグラフィプロセスが、半導体基板１０２およびＳＴＩ層パッド１３０の一部分を貫通するようにエッチングして、ＴＳＶキャビティ２５０を形成する。エッチングが完了した後、ライナー絶縁堆積が、裏面絶縁層２６０、側壁、およびＴＳＶキャビティ２５０の底部の上に、絶縁ライナー層３７０を形成する。絶縁ライナー層３７０は、ポリマー、酸化ケイ素、窒化ケイ素、または酸化膜を形成するための他の同様の前駆体の層で形成され得る。例示的な構成では、絶縁ライナー層３７０は１／４ミクロンの厚さを有し得る。
【００１８】
ＭＯＬ相互接続層のコンタクト膜を露出させるために方向性（たとえば、スペーサ状）エッチングが使用される、複数の異なる構成が企図される。側壁ライナー絶縁層の化学的な材料特性はＳＴＩ層パッドとは異なる、図４〜図１２で説明される本開示の態様では、ライナー絶縁層はＳＴＩ層パッドのエッチングの前に製造される。側壁ライナー絶縁層の化学的な材料特性がＭＯＬ相互接続層の局所的な相互接続子の膜とは異なる、図１３〜図２６に示される、ライナー開口リソグラフィを伴う本開示の態様では、側壁ライナー絶縁層はＳＴＩ層パッドのエッチングの後に製造される。
【００１９】
図４は、本開示の一態様による、絶縁ライナー層３７０の除去が側壁絶縁ライナー層４７０を形成する第１の構成を示す、断面図４００を示す。絶縁ライナー層３７０は、ＴＳＶキャビティ２５０の底部および裏面絶縁層２６０から除去され得る。絶縁ライナー層３７０の除去は、側壁絶縁ライナー層４７０の形成を可能にする。本開示の一態様では、側壁絶縁ライナー層４７０は、ＳＴＩ層パッド１３０とは異なる化学的な材料特性を示す。この構成は、半導体基板１０２を貫通し、場合によってはＳＴＩ層パッド１３０に入るがそれを貫通しない、制御された方向性エッチングを可能にする。すなわち、側壁絶縁層４７０の異なる化学的な材料特性は、ＳＴＩ層パッド１３０を貫通するようにエッチングすることなくＳＴＩ層パッド１３０を露出させるための制御されたエッチングを可能にする。
【００２０】
ＳＴＩ層パッド１３０はまた、ＭＯＬ相互接続層１２０の局所的な相互接続子（コンタクト）１４０の膜とは異なる化学的な材料特性を示し得る。この構成は、ＭＯＬ相互接続層１２０の局所的な相互接続子１４０を露出させるための制御された方向性エッチングを可能にするための、改善された選択性を実現する。側壁絶縁ライナー層４７０の化学的な材料特性がＳＴＩ層パッド１３０とは異なる構成では、側壁絶縁ライナー層４７０はＳＴＩ層パッド１３０のエッチングの前に製造される。側壁絶縁ライナー層４７０の化学的な材料特性がＭＯＬ相互接続層１２０の局所的な相互接続子１４０の膜とは異なるある構成では、側壁絶縁ライナー層４７０はＳＴＩ層パッド１３０のエッチングの後に製造される（図１３から図２６を参照されたい）。この構成は、材料のエッチングが指向的に実行され得ない状況のための、追加のリソグラフィプロセスを含む。
【００２１】
図５は、本開示の一態様による、ＭＯＬ相互接続層１２０内の能動デバイスからの局所的な相互接続子１４０を露出させるための、ＳＴＩ層パッド１３０の制御された選択的なエッチングの後の、図４のＩＣデバイスを示す断面図５００を示す。図５に示されるように、方向性反応性イオンエッチング（ＤＲＩＥ）が、ＴＳＶキャビティ２５０の底部で行われる。この構成では、ＤＲＩＥは、局所的な相互接続子１４０を露出させるための「ライナー絶縁スペーサエッチング」と呼ばれ得る。側壁絶縁ライナー層４７０と、ＳＴＩ層パッド１３０と、コンタクトエッチストップ層１３２との間の異なるエッチング速度が、コンタクトエッチストップ層１３２で止まって局所的な相互接続子１４０を露出させる選択的なエッチングを可能にする。
【００２２】
本開示のこの態様では、局所的な相互接続子１４０の膜とは異なる、ＳＴＩ層パッド１３０の化学的な材料特性が、半導体基板１０２のＭＯＬ相互接続層１２０に対する影響を軽減して、裏面ＴＳＶのエッチングに関連する欠陥（すなわち、起こり得るＭＯＬ相互接続層１２０のエッチング）を減らす、方向性スペーサエッチングを可能にする。
【００２３】
図６は、本開示の一態様による、バリアシード層６５２を形成するためのＴＳＶバリアシード充填プロセスの後の、図５のＩＣデバイスを示す断面図６００を示す。図６に示されるように、バリアシード層６５２は、図７に示されるような裏面ＴＳＶの連続的な形成の準備として、充填材料によってＴＳＶキャビティ２５０を覆う。一構成では、バリアシード層６５２は、アンダーバンプメタル（ＵＢＭ）層を提供する。
【００２４】
図７は、本開示の一態様による、裏面ＴＳＶ７８０を形成するための電気化学堆積（ＥＣＤ）および化学機械研磨（ＣＭＰ）プロセスの後の、図６のＩＣデバイスを示す断面図７００を示す。典型的には、裏面ＴＳＶ７８０のためのＴＳＶキャビティの形成は、上で論じられたように、半導体基板１０２のＭＯＬ相互接続層１２０の導電素子、相互接続子、および／またはコンタクトを損傷させることなく局所的な相互接続子１４０を露出させる、選択的な制御されたエッチングによって事前に形成される。この構成では、裏面ＴＳＶ７８０を形成するために、銅などの導電性充填材料にＣＭＰプロセスが加えられる。
【００２５】
図８は、本開示の一態様による、任意選択の再配線層（ＲＤＬ）プロセスの一部としてのバリアシード層６５２の上へのレジスト８９０の形成を示す、図６のＩＣデバイスを示す断面図８００を示す。レジスト８９０は、バリアシード層６５２上にパターニングされた被覆を形成するためにフォトリソグラフィプロセスの一部として使用される、フォトレジストまたは他の感光材料であり得る。
【００２６】
図９は、本開示の一態様による、裏面ＴＳＶ９８０を形成するための電気化学堆積および化学機械研磨（ＣＭＰ）プロセスの後の、図８のＩＣデバイスを示す断面図９００を示す。電気化学堆積およびＣＭＰプロセスはまた、ＲＤＬ９８２を形成する。ＲＤＬ９８２は、たとえば、ＭＯＬ相互接続層１２０の局所的な相互接続子１４０に対する接続を提供することができ、あるいは、ＴＳＶの間の、または導電性の相互接続子（たとえば、導電性のバンプ）もしくは他の同様の相互接続構造物などの他の裏面のコンポーネントの間の、ウェハの裏面での経路を提供することができる。
【００２７】
図１０は、本開示の一態様による、レジストの除去の後の裏面ＴＳＶ９８０およびＲＤＬ層９８２を示す、図９のＩＣデバイスの断面図１０００を示す。一構成では、パッシベーション層（図２６を参照されたい）が、ＲＤＬ９８２および裏面絶縁層２６０の上に堆積される。
【００２８】
図１１は、本開示の一態様による、バリアシード層を伴わない完成した裏面ＴＳＶ９８０およびＲＤＬ層９８２を示す、ＩＣデバイス１１００の断面図を示す。この構成では、裏面ＴＳＶ９８０がＭＯＬ相互接続層１２０の局所的な相互接続子に直接接触する。
【００２９】
図１２は、本開示の一態様による、基板貫通ビア（ＴＳＶ）を先端ＣＭＯＳ（相補型金属酸化膜半導体）ノードに統合するための方法１２００を示すブロック図である。ブロック１２１０において、たとえば図１Ｂに示されるように、シャロートレンチアイソレーション（ＳＴＩ）層パッドを伴うがＴＳＶを伴わない、ＩＣデバイス基板が提供される。本明細書ではシリコン基板について述べているが、他の基板材料も企図される。ブロック１２１２において、たとえば図１Ｂに示されるように、裏面ＴＳＶの準備として基板が薄くされ、ＩＣデバイス基板がキャリア上に配置される。
【００３０】
図１２を再び参照すると、ブロック１２１４において、たとえば図２に示されるように、基板に裏面絶縁層を設けるために、低温酸化／窒化ケイ素が堆積される。ブロック１２１６において、ＴＳＶキャビティが、ＳＴＩ層パッドの内部で止まるようにパターニングされエッチングされる。たとえば、図２に示されるように、ＴＳＶキャビティ２５０は、半導体基板１０２を貫通するように、かつＳＴＩ層パッド１３０の中へと、しかしそれを貫通しないようにエッチングすることによって、形成される。ブロック１２１８において、たとえば図３に示されるように、低温ライナーがＴＳＶキャビティおよび裏面絶縁層を覆うように堆積される。あるいは、低温ライナーは、たとえば図１３〜図２６に示されるように、ＳＴＩ層パッドを貫通するようにエッチングした後で堆積される。
【００３１】
たとえば、図４に示されるように、絶縁ライナー層３７０は、ＴＳＶキャビティ２５０の底部および裏面絶縁層２６０から除去される。絶縁ライナー層３７０の除去は、側壁絶縁ライナー層４７０の形成を可能にする。本開示の一態様では、側壁絶縁ライナー層４７０は、ＳＴＩ層パッド１３０の膜および／またはＭＯＬ相互接続層１２０の局所的な相互接続子１４０とは異なる化学的な材料特性を示し、局所的な相互接続子１４０を露出させるための制御されたエッチングを可能にするための改善された選択性を実現する。
【００３２】
ブロック１２２０において、中間工程（ＭＯＬ）相互接続層からのコンタクトおよび／または局所的な相互接続子を露出させるように、エッチングがＳＴＩ層パッドを貫通するように実行される。たとえば、図５に示されるように、側壁絶縁ライナー層４７０に沿った方向性反応性イオンエッチングは、ＭＯＬ相互接続層１２０内の能動デバイスを損傷させることなく局所的な相互接続子１４０を露出させるための、選択的で制御されたスペーサエッチングを実現する。ブロック１２２２において、たとえば図６〜図７に示されるように、ＴＳＶキャビティ２５０が導電性材料によって充填される。本明細書では銅充填材について述べているが、他の充填材料も企図される。図９〜図１１に示されるように、再配線層（ＲＤＬ）を含む裏面ＴＳＶを設けるために、任意選択のＲＤＬプロセスが実行され得る。ブロック１２２４において、裏面ＴＳＶの化学機械研磨が実行される。あるいは、レジストストリップ／バリアシードオーバーエッチングが実行され得る。
【００３３】
一構成では、ＩＣデバイス１１００は、シャロートレンチアイソレーション（ＳＴＩ）層および基板を貫通して延びる、導通のための手段を含む。導通手段は、導電性充填材料を有する。本開示の一態様では、導通手段は、導通手段によって列挙される機能を実行するように構成された、図７および／または図１１の裏面基板貫通ビア７８０／９８０である。この構成では、ＩＣデバイス１１００はまた、部分的にＳＴＩ層パッドの中に延びるがそれを貫通しない、導通手段を基板から絶縁するための手段を含む。本開示の一態様では、絶縁手段は、絶縁手段によって列挙される機能を実行するように構成された、図４および図１１の側壁絶縁ライナー層４７０である。別の態様では、上記の手段は、上記の手段によって列挙される機能を実行するように構成されたデバイスまたは任意の層であってよい。
【００３４】
図１３は、本開示の一態様による、ＳＴＩ層パッド１３０で止まる裏面ＴＳＶキャビティの形成を可能にするためのレジスト８９０を含む、図１ＡのＩＣデバイスを示す断面図１３００を示す。上で述べられたように、ライナー開口リソグラフィを伴う本開示の態様が、図１３〜図２６で示される。本開示のこの態様は、たとえば図２および図５で示される本開示の態様に従って実行される方向性エッチングのように、指向的に材料のエッチングが実行され得ない状況のための、追加のリソグラフィプロセス（たとえば、マスク）を含む。
【００３５】
図１４は、本開示の一態様による、ＳＴＩ層パッド１３０で止まるＴＳＶキャビティ２５０を含む、図１３のＩＣデバイスを示す断面図１４００を示す。この構成では、ＴＳＶキャビティ２５０が、表側の能動デバイスと揃いＳＴＩ層パッド１３０で止まるように、パターニングされエッチングされる。この構成では、ＴＳＶキャビティ２５０のサイズは１マイクロメートル（μｍ）〜２０マイクロメートルのオーダーである。
【００３６】
図１５は、本開示の一態様による、ＭＯＬ相互接続層１２０のコンタクトおよび／または局所的な相互接続子１４０上の膜（図示されず）を露出させるための、ＳＴＩ層パッド１３０の制御された無方向性エッチングの後の、図１４のＩＣデバイスを示す断面図１５００を示す。本開示のこれらの態様では、たとえば図１６以降で示されるように、側壁ライナー絶縁層が、ＳＴＩ層パッド１３０のエッチングの後に製造される。
【００３７】
図１６は、本開示の一態様による、ＴＳＶキャビティ２５０の中および半導体基板１０２の裏面への絶縁ライナー層３７０の堆積を示す、図１５のＩＣデバイスの断面図１６００を示す。ＴＳＶキャビティ２５０の中および半導体基板１０２の裏面に絶縁ライナー層３７０を堆積させるために、プラズマ堆積が実行され得る。側壁絶縁ライナー層４７０の化学的な材料特性は、ＭＯＬ相互接続層１２０のコンタクトの露出を容易にするために、局所的な相互接続子１４０の膜とは異なり得る。この構成では、たとえば図１５で示されるように、絶縁ライナー層３７０が、ＳＴＩ層パッド１３０のエッチングの後に堆積される。
【００３８】
図１７は、本開示の一態様による、ＴＳＶキャビティ２５０内の側壁絶縁ライナー層４７０を保護するための絶縁ライナー層３７０上のレジスト８９０を示す、図１６のＩＣデバイスの断面図１７００を示す。本開示のこの態様では、レジスト８９０の堆積は、材料のエッチングが指向的に実行され得ない状況のための追加のリソグラフィプロセスである。本開示のこの態様では、レジスト８９０は、たとえば図１８に示されるように、ＭＯＬ相互接続層１２０の局所的な相互接続子１４０を露出させるように実行される無方向性エッチングから、側壁絶縁ライナー層４７０を保護する。
【００３９】
図１８は、本開示の一態様による、ＭＯＬ相互接続層１２０の能動デバイスからのコンタクトおよび／または局所的な相互接続子１４０を露出させるためのＴＳＶキャビティ２５０の底部にある絶縁ライナー層３７０および膜（図示されず）の無方向性エッチングの後の、図１７のＩＣデバイスを示す断面図１８００を示す。この構成では、ＴＳＶキャビティ２５０の底部にある絶縁ライナー層３７０は、ＭＯＬ相互接続層１２０の局所的な相互接続子１４０の膜とは異なる化学的な材料特性を示す。この構成は、ＭＯＬ相互接続層１２０の局所的な相互接続子１４０を露出させるための制御された無方向性エッチングを可能にするための、改善された選択性を実現する。ＴＳＶキャビティ２５０の底部にある絶縁ライナー層３７０を開口させてＭＯＬ相互接続層１２０の局所的な相互接続子１４０を露出させるために、ウェットエッチングも使用され得る。
【００４０】
絶縁ライナー層３７０を堆積させるための代替的なプロセスが、図１９に関して説明される。図１９は、本開示の一態様による、ＴＳＶキャビティ２５０を充填し半導体基板１０２の裏面に配置される絶縁ライナー層３７０の堆積を示す、図１５のＩＣデバイスの断面図１９００を示す。この構成では、ポリマースピンオンプロセスが、絶縁ライナー層３７０によってＴＳＶキャビティ２５０を充填する。ポリマースピンオンプロセスが図１９に関してＴＳＶキャビティを充填するものとして説明されるが、絶縁材料によってＴＳＶキャビティ２５０を充填する任意の他のプロセスが、同じ結果を得るために使用され得る。絶縁ライナー層３７０は、ポリマー、酸化ケイ素、窒化ケイ素、または酸化膜を形成するための他の同様の前駆体の層で形成され得る。
【００４１】
図２０は、本開示の一態様による、絶縁ライナー層３７０上のレジスト８９０を示す、図１９のＩＣデバイスの断面図２０００を示す。典型的には、レジスト８９０は、半導体基板１０２の裏面の絶縁ライナー層３７０の一部分の上に形成される。たとえば図２１に示されるように、ＭＯＬ相互接続層１２０の能動デバイスからのコンタクトおよび／または局所的な相互接続子１４０を露出させるために、ＴＳＶキャビティ２５０内の絶縁ライナー層３７０の無方向性エッチングが実行され得る。
【００４２】
図２１は、本開示の一態様による、ＴＳＶキャビティ２５０内の絶縁ライナー層３７０の無方向性エッチングの後の、図２０のＩＣデバイスを示す断面図２１００を示す。この構成では、絶縁ライナー層３７０の無方向性エッチングが、ＭＯＬ相互接続層１２０の局所的な相互接続子１４０を露出させる。この構成は、局所的な相互接続子１４０の膜とは異なる、絶縁ライナー層３７０の化学機械特性により、ＭＯＬ相互接続層１２０の局所的な相互接続子１４０を露出させるための制御された無方向性エッチングを可能にするための、改善された選択性を実現する。ＴＳＶキャビティ２５０内の絶縁ライナー層３７０を開口させてＭＯＬ相互接続層１２０の局所的な相互接続子１４０を露出させるために、ウェットエッチングも使用され得る。
【００４３】
図２２は、本開示の一態様による、ＴＳＶバリアシードプロセスの後の、図２１のＩＣデバイスを示す断面図２２００を示す。図２２に示されるように、ＴＳＶバリアシードプロセスは、図２３に示されるような裏面ＴＳＶの連続的な形成の準備として、充填材料によってＴＳＶキャビティ２５０を覆う。一構成では、ＴＳＶバリアシードプロセスによって堆積される充填材料は、アンダーバンプメタル（ＵＢＭ）層６５４を提供する。
【００４４】
図２３は、本開示の一態様による、任意選択の再配線層（ＲＤＬ）プロセスの一部としてのＵＢＭ層６５４の上へのレジスト８９０の形成を示す、図２２のＩＣデバイスを示す断面図２３００を示す。レジスト８９０は、ＵＢＭ層６５４上にパターニングされた被覆を形成するためにフォトリソグラフィプロセスの一部として使用される、フォトレジストまたは他の感光材料であり得る。
【００４５】
図２４は、本開示の一態様による、裏面ＴＳＶ９８０を形成するための電気化学堆積および化学機械研磨（ＣＭＰ）プロセスの後の、図２３のＩＣデバイスを示す断面図を示す。電気化学堆積およびＣＭＰプロセスはまた、ＲＤＬ９８２を形成する。ＲＤＬ９８２は、たとえばＭＯＬ相互接続層１２０の局所的な相互接続子１４０への接続を提供することができる。
【００４６】
図２５は、本開示の一態様による、裏面ＴＳＶ９８０およびＲＤＬ層９８２を示す、レジストの除去の後の図２４のＩＣデバイスの断面図２５００を示す。この構成は、図１１に示される構成と同様であり得る。
【００４７】
図２６は、本開示の一態様による、パッシベーション層６５６を含む、裏面ＴＳＶ９８０およびＲＤＬ層９８２を示す、図２５のＩＣデバイスの断面図２６００を示す。この構成では、パッシベーション層６５６は、ＲＤＬ９８２の上、および半導体基板１０２の裏面の絶縁ライナー層３７０の部分の上に堆積される。図１４〜図２６に従って形成される裏面ＴＳＶ９８０は、たとえば図１７に示されるような、追加のリソグラフィプロセスを伴う。レジスト８９０の堆積は、材料のエッチングが指向的に実行され得ない状況のための追加のリソグラフィマスクを伴う。
【００４８】
本開示のこの態様では、レジスト８９０は、たとえば図１８に示されるように、ＭＯＬ相互接続層１２０の局所的な相互接続子１４０を露出させるように実行される無方向性エッチングから、側壁絶縁ライナー層４７０を保護する。この追加のリソグラフィマスクは、ＭＯＬ相互接続層１２０の局所的な相互接続子１４０を露出させるためのエッチングプロセスを簡単にする。側壁絶縁ライナー層４７０は保護されているので、ＭＯＬ相互接続層１２０の局所的な相互接続子１４０を露出させるために、無方向性エッチング、ウェットエッチング、または他の同様の無方向性エッチングが使用され得る。
【００４９】
図２７は、本開示の一構成が有利に採用され得る例示的なワイヤレス通信システム２７００を示すブロック図である。例示のために、図２７は、３つの遠隔ユニット２７２０、２７３０および２７５０、ならびに２つの基地局２７４０を示す。ワイヤレス通信システムがこれよりも多くの遠隔ユニットおよび基地局を有してもよいことが認識されよう。遠隔ユニット２７２０、２７３０および２７５０は、開示される裏面基板貫通ビア（ＴＳＶ）を含むＩＣデバイス２７２５Ａ、２７２５Ｂ、および２７２５Ｃを含む。基地局、スイッチングデバイス、およびネットワーク機器を含む、ＩＣを含む任意のデバイスも、本明細書で開示される裏面ＴＳＶを含み得ることが認識されよう。図２７は、基地局２７４０から遠隔ユニット２７２０、２７３０および２７５０への順方向リンク信号２７８０、ならびに遠隔ユニット２７２０、２７３０および２７５０から基地局２７４０への逆方向リンク信号２７９０を示す。
【００５０】
図２７では、遠隔ユニット２７２０は携帯電話として示され、遠隔ユニット２７３０はポータブルコンピュータとして示され、遠隔ユニット２７５０はワイヤレスローカルループシステム内の固定位置の遠隔ユニットとして示される。たとえば、遠隔ユニットは、携帯電話、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、携帯情報端末などのポータブルデータユニット、ＧＰＳ対応デバイス、ナビゲーションデバイス、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、メータ読取り機器などの固定位置のデータユニット、またはデータもしくはコンピュータ命令の記憶もしくは取り出しを行う任意の他のデバイス、あるいはそれらの任意の組合せであり得る。図２７は、開示される裏面基板貫通ビア（ＴＳＶ）を含むＩＣデバイス２７２５Ａ、２７２５Ｂ、および２７２５Ｃを示すが、本開示はこれらの例示的な示されるユニットに限定されない。本開示の態様は、裏面ＴＳＶを含む任意のデバイスで適切に採用され得る。
【００５１】
ファームウェアおよび／またはソフトウェアの実装形態の場合、これらの方法は、本明細書で説明された機能を実行するモジュール（たとえば、プロシージャ、関数など）で実装され得る。本明細書で説明された方法を実装する際に、命令を有形に具現化する任意の機械可読媒体が使用され得る。たとえば、ソフトウェアコードはメモリに記憶され、プロセッサユニットにより実行され得る。メモリは、プロセッサユニット内で実装されてよく、またはプロセッサユニットの外部で実装されてよい。本明細書で使用される場合、「メモリ」という用語は、長期メモリ、短期メモリ、揮発性メモリ、不揮発性メモリ、または他のメモリのいずれかの種類を指し、メモリのいかなる特定の種類またはメモリのいかなる特定の数にも、あるいはメモリが記憶される媒体のいかなる特定の種類にも限定されない。
【００５２】
本開示およびその利点が詳細に説明されたが、添付の特許請求の範囲によって規定される本開示の技術から逸脱することなく、本明細書において様々な変更、代用および改変が行われ得ることを理解されたい。たとえば、「上」および「下」などの関係性の用語が、基板または電子デバイスに関して使用される。もちろん、基板または電子デバイスが反転した場合、上は下に、下は上になる。加えて、横向きの場合、上および下は、基板または電子デバイスの側面を指す場合がある。さらに、本出願の範囲は、本明細書で説明されたプロセス、機械、製造、物質組成、手段、方法、およびステップの特定の実施形態に限定されるものではない。当業者が本開示から容易に諒解するように、本明細書で説明された対応する実施形態と実質的に同じ機能を実行するか、または実質的に同じ結果を実現する、既存または今後開発されるプロセス、機械、製造、物質組成、手段、方法、またはステップが、本開示に従って利用され得る。したがって、添付の特許請求の範囲は、そのようなプロセス、機械、製造、物質組成、手段、方法、またはステップをそれらの範囲内に含むものとする。
【符号の説明】
【００５３】
１００  ＩＣデバイス
１０２  半導体基板
１０４  キャリア基板
１０６  ＳＴＩ領域
１０８  ＩＬＤ層
１１０  ＦＥＯＬ層
１１２  能動デバイス
１１４  能動デバイス
１１６  能動デバイス
１２０  ＭＯＬ相互接続層
１２１  相互接続子
１２２  導電素子
１２３  導電素子
１２４  導電素子
１２５  導電素子
１２６  導電素子
１２８  相互接続子
１３０  ＳＴＩ層パッド
１３２  コンタクトエッチストップ層
１４０  局所的な相互接続子
２００  断面図
２５０  ＴＳＶキャビティ
２６０  裏面絶縁層
３００  断面図
３７０  絶縁ライナー層
４００  断面図
４７０  側壁絶縁ライナー層、壁側絶縁層、側壁ライナー
５００  断面図
６００  断面図
６５２  バリアシード層
６５４  アンダーバンプメタル層
６５６  パッシベーション層
７００  断面図
７８０  裏面ＴＳＶ
８００  断面図
８９０  レジスト
９００  断面図
９８０  裏面ＴＳＶ
９８２  ＲＤＬ
１０００  断面図
１１００  ＩＣデバイス
１３００  断面図
１４００  断面図
１５００  断面図
１６００  断面図
１７００  断面図
１８００  断面図
１９００  断面図
２０００  断面図
２１００  断面図
２２００  断面図
２３００  断面図
２５００  断面図
２６００  断面図
２７００  ワイヤレス通信システム
２７２０  遠隔ユニット
２７２５Ａ  ＩＣデバイス
２７２５Ｂ  ＩＣデバイス
２７２５Ｃ  ＩＣデバイス
２７３０  遠隔ユニット
２７４０  基地局
２７５０  遠隔ユニット
２７８０  順方向リンク信号
２７９０  逆方向リンク信号
【図１Ａ】
0006049877.tif 000002
【図１Ｂ】
0006049877.tif 000003
【図２】
0006049877.tif 000004
【図３】
0006049877.tif 000005
【図４】
0006049877.tif 000006
【図５】
0006049877.tif 000007
【図６】
0006049877.tif 000008
【図７】
0006049877.tif 000009
【図８】
0006049877.tif 000010
【図９】
0006049877.tif 000011
【図１０】
0006049877.tif 000012
【図１１】
0006049877.tif 000013
【図１２】
0006049877.tif 000014
【図１３】
0006049877.tif 000015
【図１４】
0006049877.tif 000016
【図１５】
0006049877.tif 000017
【図１６】
0006049877.tif 000018
【図１７】
0006049877.tif 000019
【図１８】
0006049877.tif 000020
【図１９】
0006049877.tif 000021
【図２０】
0006049877.tif 000022
【図２１】
0006049877.tif 000023
【図２２】
0006049877.tif 000024
【図２３】
0006049877.tif 000025
【図２４】
0006049877.tif 000026
【図２５】
0006049877.tif 000027
【図２６】
0006049877.tif 000028
【図２７】
0006049877.tif 000029