(57)【特許請求の範囲】
【請求項１】
第１機能情報によって定義された第１動作、及び第２機能情報によって定義された第２動作を行う第１機能ブロックと、
前記第１機能情報によって定義された第３動作、及び前記第２機能情報によって定義された第４動作を行う第２機能ブロックと、を含み、
前記第１機能ブロックは、設定情報を受信し、前記第１機能情報及び前記第２機能情報のうち一つを選択し、選択された機能情報に基づいて、第１動作または第２動作を行い、
前記第２機能ブロックは、前記設定情報を受信し、前記第１機能情報及び前記第２機能情報のうち一つを選択し、選択された機能情報に基づいて、第３動作または第４動作を行い、
複数個の配線情報によって、前記第１機能ブロックと前記第２機能ブロックとを連結する配線ユニットをさらに含み、
前記配線ユニットは、前記配線ユニットを制御する制御信号を生成する設定ユニットをさらに含み、
前記設定ユニットは、複数個の第３保存素子に保存された配線情報を読み取り、読み取られた前記配線情報を保存するラッチをさらに含み、
前記ラッチは、
電源電圧端子に連結される第１インバータと、
前記第１インバータに交差結合され、前記電源電圧端子に連結される第２インバータと、
イネーブルバー信号を基にして、前記第１インバータと前記第２インバータとを連結する等化部と、を含むことを特徴とする論理装置。
【請求項２】
前記第１機能ブロックは、前記設定情報が含まれた第１入力信号を受信し、前記第１動作または前記第２動作による第１出力信号を生成することを特徴とする請求項１に記載の論理装置。
【請求項３】
前記第１機能ブロックは、複数個の第１保存素子を含み、
前記第１動作は、前記第１保存素子のうち一部に基づいて行われ、
前記第２動作は、前記第１保存素子のうち残りの一部に基づいて行われることを特徴とする請求項１に記載の論理装置。
【請求項４】
前記第２機能ブロックは、前記設定情報が含まれた第２入力信号を受信し、前記第３動作または前記第４動作による第２出力信号を生成し、
前記第２機能ブロックは、複数個の第２保存素子を含み、
前記第３動作は、前記第２保存素子のうち一部に基づいて行われ、
前記第４動作は、前記第２保存素子のうち他の一部に基づいて行われることを特徴とする請求項３に記載の論理装置。
【請求項５】
前記複数個の第１保存素子は、それぞれプログラミング可能な不揮発性メモリ素子を含むことを特徴とする請求項３に記載の論理装置。
【請求項６】
前記不揮発性メモリ素子は、アレイ状に配列されることを特徴とする請求項５に記載の論理装置。
【請求項７】
前記配線ユニットは、前記設定情報を受信し、複数個の配線情報のうち１つの配線情報を選択し、選択された配線情報に基づいて、前記第１機能ブロックと前記第２機能ブロックとを連結することを特徴とする請求項１に記載の論理装置。
【請求項８】
前記配線ユニットは、
制御信号によって、前記第１機能ブロックと前記第２機能ブロックとを連結するスイッチング素子と、を含むことを特徴とする請求項７に記載の論理装置。
【請求項９】
前記複数個の第３保存素子は、不揮発性メモリ素子を含むことを特徴とする請求項８に記載の論理装置。
【請求項１０】
前記設定ユニットは、前記複数個の第３保存素子と連結された選択部をさらに含み、
前記選択部が前記設定情報に基づいて、前記第３保存素子のうち一つを選択することによって、配線情報が読み取られることを特徴とする請求項９に記載の論理装置。
【請求項１１】
前記ラッチは、
電源電圧端子に連結される第１プルアップ・トランジスタ、及び前記第１プルアップ・トランジスタと直列連結された第１プルダウン・トランジスタを含む前記第１インバータと、
前記電源電圧端子に連結される第２プルアップ・トランジスタ、及び前記第２プルアップ・トランジスタと直列連結された第２プルダウン・トランジスタを含み、前記第１インバータに交差結合される前記第２インバータと、
イネーブルバー信号を基にして、前記第１プルダウン・トランジスタのゲートと、前記第２プルダウン・トランジスタのゲートとを連結する前記等化部と、を含むことを特徴とする請求項８に記載の論理装置。
【請求項１２】
前記スイッチング素子の制御端子は、前記第１プルアップ・トランジスタと、前記第１プルダウン・トランジスタとの間のノードに連結されたことを特徴とする請求項１１に記載の論理装置。
【請求項１３】
前記複数個の第３保存素子は、前記第１プルダウン・トランジスタのソースと、接地電圧端子との間に連結されることを特徴とする請求項１１に記載の論理装置。
【請求項１４】
前記設定ユニットは、前記第２プルダウン・トランジスタのソースと、接地電圧端子との間に連結されたバイアス・トランジスタをさらに含むことを特徴とする請求項１１に記載の論理装置。
【請求項１５】
それぞれが複数個の機能ブロックを含む複数個の論理ブロックを含み、
前記機能ブロックそれぞれは、複数個の機能情報によって定義された複数個の動作を行い、
前記機能ブロックそれぞれは、設定情報を受信し、前記複数個の機能情報のうち１つの機能情報を選択し、選択された機能情報に基づいて、複数個の動作のうち１つの動作を行い、
前記論理ブロックそれぞれは、複数個の配線情報によって、前記論理ブロックを連結する少なくとも１つの配線ユニットをさらに含み、
前記配線ユニットは、前記配線ユニットを制御する制御信号を生成する設定ユニットをさらに含み、
前記設定ユニットは、複数個の第３保存素子に保存された配線情報を読み取り、読み取られた前記配線情報を保存するラッチをさらに含み、
前記ラッチは、
電源電圧端子に連結される第１インバータと、
前記第１インバータに交差結合され、前記電源電圧端子に連結される第２インバータと、
イネーブルバー信号を基にして、前記第１インバータと前記第２インバータとを連結する等化部と、を含むことを特徴とする論理装置。
【請求項１６】
前記配線ユニットは、前記設定情報を受信し、前記複数個の配線情報のうち一つを選択し、選択された配線情報に基づいて、前記複数個の機能ブロックを連結することを特徴とする請求項１５に記載の論理装置。
【請求項１７】
前記配線ユニットは、第１スイッチング素子及び第１設定ユニットを含み、
前記第１設定ユニットは、
前記配線情報を保存する複数個の保存素子と、
前記複数個の保存素子と連結された選択部と、を含み、
前記選択部が前記設定情報に基づいて、前記保存素子のうち一つを選択することによって、配線情報が読み取られることを特徴とする請求項１６に記載の論理装置。
【請求項１８】
複数個の連結情報によって、前記複数個の論理ブロックを連結する複数個の連結ユニットを含む連結ブロックをさらに含み、
前記連結ユニットそれぞれは、前記設定情報を受信し、前記複数個の連結情報のうち一つを選択し、選択された連結情報に基づいて、前記複数個の論理ブロックを連結することを特徴とする請求項１５に記載の論理装置。
【請求項１９】
前記連結ユニットそれぞれは、第２スイッチング素子及び第２設定ユニットを含み、
前記第２設定ユニットは、
前記連結情報を保存する複数個の保存素子と、
前記複数個の保存素子と連結された選択部と、をさらに含み、
前記選択部が前記設定情報に基づいて、前記保存素子のうち一つを選択することによって、連結情報が読み取られることを特徴とする請求項１８に記載の論理装置。
【請求項２０】
前記複数個の論理ブロックを連結する複数個の連結ブロックと、
複数個のルーティング情報によって、前記複数個の連結ブロックを連結する複数個のルーティングユニットを含むルーティングブロックと、をさらに含み、
前記ルーティングユニットそれぞれは、前記設定情報を受信し、前記複数個のルーティング情報のうち一つを選択し、選択されたルーティング情報に基づいて、前記複数個の連結ブロックを連結することを特徴とする請求項１５に記載の論理装置。
【請求項２１】
前記ルーティングユニットそれぞれは、
第１端子から第２端子の方向に信号を伝達する第１伝達ユニットと、
前記第２端子から前記第１端子の方向に信号を伝達する第２伝達ユニットと、を含むことを特徴とする請求項２０に記載の論理装置。
【請求項２２】
前記第１伝達ユニット及び前記第２伝達ユニットそれぞれは、第３設定ユニットを含み、
前記第３設定ユニットは、
前記ルーティング情報を保存する複数個の保存素子と、
前記複数個の保存素子とそれぞれ連結された選択部と、をさらに含み、
前記選択部が前記設定情報に基づいて、前記保存素子のうち一つを選択することによって、ルーティング情報が読み取られることを特徴とする請求項２１に記載の論理装置。
【請求項２３】
論理装置が具現された半導体チップと、
前記半導体チップを搭載する印刷回路基板と、を含み、
前記論理装置は、
第１機能情報によって定義された第１動作、及び第２機能情報によって定義された第２動作を行う第１機能ブロックと、
前記第１機能情報によって定義された第３動作、及び前記第２機能情報によって定義された第４動作を行う第２機能ブロックと、を含み、
前記第１機能ブロックは、設定情報を受信し、前記第１機能情報及び前記第２機能情報のうち一つを選択し、選択された機能情報に基づいて、第１動作または第２動作を行い、
前記第２機能ブロックは、前記設定情報を受信し、前記第１機能情報及び前記第２機能情報のうち一つを選択し、選択された機能情報に基づいて、第３動作または第４動作を行い、
複数個の配線情報によって、前記第１機能ブロックと前記第２機能ブロックとを連結する配線ユニットをさらに含み、
前記配線ユニットは、前記配線ユニットを制御する制御信号を生成する設定ユニットをさらに含み、
前記設定ユニットは、複数個の第３保存素子に保存された配線情報を読み取り、読み取られた前記配線情報を保存するラッチをさらに含み、
前記ラッチは、
電源電圧端子に連結される第１インバータと、
前記第１インバータに交差結合され、前記電源電圧端子に連結される第２インバータと、
イネーブルバー信号を基にして、前記第１インバータと前記第２インバータとを連結する等化部と、を含むことを特徴とする半導体パッケージ。
【請求項２４】
前記印刷回路基板は、前記設定情報を受信する外部端子を含むことを特徴とする請求項２３に記載の半導体パッケージ。
【請求項２５】
前記論理装置は、ＦＰＧＡ（field programmable gate array）、ＰＡＬ（programmable array logic）、ＰＬＡ（programmable logic array）またはＧＡＬ（generic array logic）を含むプログラム可能な論理装置であることを特徴とする請求項２３に記載の半導体パッケージ。
【請求項２６】
論理装置が具現された半導体チップと、
前記半導体チップを搭載する印刷回路基板と、を含み、
前記論理装置は、
複数個の連結情報によって複数個の論理ブロックを連結する連結ユニットを含む連結ブロックを含み、
前記連結ユニットは、設定情報を受信し、前記複数個の連結情報のうち一つを選択し、選択された連結情報に基づいて、前記複数個の論理ブロックを連結し、
前記連結ユニットは、前記連結ユニットを制御する制御信号を生成する設定ユニットをさらに含み、
前記設定ユニットは、複数個の第３保存素子に保存された設定情報を読み取り、読み取られた前記設定情報を保存するラッチをさらに含み、
前記ラッチは、
電源電圧端子に連結される第１インバータと、
前記第１インバータに交差結合され、前記電源電圧端子に連結される第２インバータと、
イネーブルバー信号を基にして、前記第１インバータと前記第２インバータとを連結する等化部と、を含むことを特徴とする半導体パッケージ。
【請求項２７】
第１機能ブロック及び第２機能ブロックを含む少なくとも１つのロジックブロックを含み、
前記第１機能ブロック及び前記第２機能ブロックそれぞれは、
保存素子にデータを保存し、
設定情報を含む入力信号を受信し、
前記保存素子の部分を使用し、少なくとも１つの動作を遂行するが、前記少なくとも１つの動作は、前記設定情報に基づいて、複数の動作のうちから選択され、
前記遂行された少なくとも１つの動作によって出力信号を生成するように構成され、
複数個の配線情報によって、前記第１機能ブロックと前記第２機能ブロックとを連結する配線ユニットをさらに含み、
前記配線ユニットは、前記配線ユニットを制御する制御信号を生成する設定ユニットをさらに含み、
前記設定ユニットは、複数個の第３保存素子に保存された配線情報を読み取り、読み取られた前記配線情報を保存するラッチをさらに含み、
前記ラッチは、
電源電圧端子に連結される第１インバータと、
前記第１インバータに交差結合され、前記電源電圧端子に連結される第２インバータと、
イネーブルバー信号を基にして、前記第１インバータと前記第２インバータとを連結する等化部と、を含むことを特徴とする論理装置。
【請求項２８】
前記入力信号は、外部情報をさらに含み、
前記第１機能ブロック及び前記第２機能ブロックそれぞれは、前記設定情報に基づいて、少なくとも１つの動作を遂行するのに使用される前記保存素子の部分を選択するように構成され、
前記第１機能ブロック及び前記第２機能ブロックそれぞれは、前記保存素子の前記選択された部分のデータの部分にアクセスするように構成され、
前記データの前記部分は、前記入力信号に含まれた前記外部情報に基づいて、選択され、
前記第１機能ブロック及び前記第２機能ブロックそれぞれは、前記データの前記部分を前記出力信号として出力するように構成されたことを特徴とする請求項２７に記載の論理装置。
【請求項２９】
前記第１機能ブロック及び前記第２機能ブロックのうち少なくとも一つは、
２ビット信号である設定情報を含む８ビットの入力信号を受信し、
前記設定情報の前記２ビット信号に応答し、ＥＣＣ動作、ＡＬＵ動作、圧縮動作及び保安動作のうち一つを遂行するように構成されたことを特徴とする請求項２８に記載の論理装置。
【請求項３０】
前記第１機能ブロック及び前記第２機能ブロックのうち少なくとも１つの保存素子は、第１グループないし第４グループに分離された複数のプログラミング可能な不揮発性メモリ素子を含み、
前記第１機能ブロック及び前記第２機能ブロックのうち少なくとも一つは、前記ＥＣＣ動作を遂行するための前記第１グループ、前記ＡＬＵ動作を遂行ための第２グループ、前記圧縮動作を遂行ための第３グループ、及び前記保安動作を遂行ための第４グループを使用するように構成されたことを特徴とする請求項２９に記載の論理装置。
【請求項３１】
前記第１機能ブロック及び前記第２機能ブロックそれぞれは、
１ビット信号である前記設定情報を含む入力信号を受信し、
前記設定情報の前記１ビット信号に応答し、２個の動作を遂行するように構成されたことを特徴とする請求項２７に記載の論理装置。
【請求項３２】
前記ロジックブロックそれぞれは、複数の連結情報に基づいて、前記第１機能ブロック及び前記第２機能ブロックを連結するように構成された連結ユニットを含み、
前記連結ユニットは、
前記設定情報を受信し、
前記複数の連結情報のうち１つの連結情報を選択し、
前記選択された連結情報に基づいて、前記第１機能ブロックと前記第２機能ブロックとを連結することを特徴とする請求項２７に記載の論理装置。
【請求項３３】
前記論理装置は、複数の論理ブロックを含み、
前記論理装置は、複数の設定情報に基づいて、前記複数の論理ブロックを連結するように構成された複数の連結ユニットを含む複数の連結ブロックさらに含み、
前記複数の連結ユニットそれぞれは、
前記設定情報を受信し、
前記設定情報に基づいて、前記複数の連結情報のうち１つの連結情報を選択し、
前記選択された連結情報に基づいて、前記複数のロジックブロックを連結するように構成されたことを特徴とする請求項３２に記載の論理装置。
【請求項３４】
複数のルーティング情報に基づいて、前記複数の連結ブロックを連結するように構成された複数のルーティングユニットを含む少なくとも１つのルーティングブロックをさらに含み、
前記複数のルーティングユニットそれぞれは、
前記設定情報を受信し、
前記設定情報に基づいて、前記複数のルーティング情報のうち１つのルーティング情報を選択し、
前記選択されたルーティング情報に基づいて、前記複数の連結ブロックを連結するように構成されたことを特徴とする請求項３３に記載の論理装置。
【請求項３５】
請求項２７ないし請求項３４のうち、いずれか１項に記載の論理装置を含む半導体チップと、
前記半導体チップに連結された少なくとも１つの外部端子と、を含み、
前記外部端子は、設定情報を含む前記入力信号を受信するように構成されたことを特徴とする半導体パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、論理装置（logic device）及びそれを含む半導体パッケージに係り、さらに詳細には、不揮発性メモリ素子を利用し、リアルタイムで再構成可能な（reconfigurable）論理装置に関する。
【背景技術】
【０００２】
最近、ユーザによる任意設計が容易なＰＬＤ（programmable logic device）のような再構成可能な論理装置が広く利用されている。ユーザは、論理装置に含まれた配線間の連結関係を制御することによって、論理装置を再構成して所望の機能を具現することができる。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明が解決しようとする課題は、短時間内に再構成することができる論理装置及びそれを含む半導体パッケージを提供することである。
【課題を解決するための手段】
【０００４】
本発明の一様態による論理装置が提供される。前記論理装置は、第１機能情報によって定義された第１動作、及び第２機能情報によって定義された第２動作を行う第１機能ブロック；及び前記第１機能情報によって定義された第３動作、及び前記第２機能情報によって定義された第４動作を行う第２機能ブロック；を含み、前記第１機能ブロックは、設定情報を受信し、前記第１機能情報及び前記第２機能情報のうち一つを選択し、選択された機能情報に基づいて、第１動作または第２動作を行い、前記第２機能ブロックは、前記設定情報を受信し、前記第１機能情報及び前記第２機能情報のうち一つを選択し、選択された機能情報に基づいて、第３動作または第４動作を行うことができる。
【０００５】
前記論理装置の一例によれば、前記第１機能ブロックは、前記設定情報が含まれた第１入力信号を受信し、前記第１動作または前記第２動作による第１出力信号を生成してもよい。
【０００６】
前記論理装置の他の例によれば、前記第１機能ブロックは、複数個の第１保存素子を含み、前記第１動作は、前記第１保存素子のうち一部（some of the first storage devices）に基づいて行われ、前記第２動作は、前記第１保存素子のうち残りの一部（the others of the first storage devices）に基づいて行われてもよい。
【０００７】
前記論理装置の他の例によれば、前記第２機能ブロックは、前記設定情報が含まれた第２入力信号を受信し、前記第３動作または前記第４動作による第２出力信号を生成し、前記第２機能ブロックは、複数個の第２保存素子を含み、前記第３動作は、前記第２保存素子のうち一部に基づいて行われ、前記第４動作は、前記第２保存素子のうち他の一部に基づいて行われてもよい。
【０００８】
前記論理装置の他の例によれば、前記複数個の第１保存素子は、それぞれ再構成可能な不揮発性メモリ素子を含んでもよい。また、前記不揮発性メモリ素子は、アレイ状に配列されてもよい。
【０００９】
前記論理装置の他の例によれば、前記論理装置は、複数個の配線情報によって、前記第１機能ブロックと前記第２機能ブロックとを連結する配線ユニットをさらに含み、前記配線ユニットは、前記設定情報を受信して複数個の配線情報のうち１つの配線情報を選択し、選択された配線情報に基づいて、前記第１機能ブロックと前記第２機能ブロックとを連結してもよい。
【００１０】
前記論理装置の他の例によれば、前記配線ユニットは、制御信号によって、前記第１機能ブロックと前記第２機能ブロックとを連結するスイッチング素子；及び前記制御信号を生成する設定ユニット；を含んでもよい。
【００１１】
前記論理装置の他の例によれば、前記設定ユニットは、前記配線情報を保存する複数個の第３保存素子を含んでもよい。また、前記複数個の第３保存素子は、不揮発性メモリ素子を含んでもよい。
【００１２】
前記論理装置の他の例によれば、前記設定ユニットは、前記複数個の第３保存素子と連結された選択部をさらに含み、前記選択部が前記設定情報に基づいて、前記第３保存素子のうち一つを選択することによって、配線情報が読み取られてもよい。
【００１３】
前記論理装置の他の例によれば、前記設定ユニットは、前記複数個の第３保存素子に保存された配線情報を読み取り、読み取られた前記配線情報を保存するラッチをさらに含んでもよい。この場合、前記ラッチは、電源電圧端子に連結される第１プルアップ・トランジスタ、及び前記第１プルアップ・トランジスタと直列連結された第１プルダウン・トランジスタを含む第１インバータ；前記電源電圧端子に連結される第２プルアップ・トランジスタ、及び前記第２プルアップ・トランジスタと直列連結された第２プルダウン・トランジスタを含み、前記第１インバータに交差結合される第２インバータ；及びイネーブルバー信号を基にして、前記第１プルダウン・トランジスタのゲートと、前記第２プルダウン・トランジスタのゲートとを連結する等化部；を含んでもよい。
【００１４】
前記論理装置の他の例によれば、前記スイッチング素子の制御端子は、前記第１プルアップ・トランジスタと、前記第１プルダウン・トランジスタとの間のノードに連結されてもよい。
【００１５】
前記論理装置の他の例によれば、前記複数個の第３保存素子は、前記第１プルダウン・トランジスタのソースと接地電圧端子との間に連結されてもよい。
【００１６】
前記論理装置の他の例によれば、前記設定ユニットは、前記第２プルダウン・トランジスタのソースと前記接地電圧端子との間に連結されたバイアス・トランジスタをさらに含んでもよい。
【００１７】
本発明の他の様態による論理装置が提供される。前記論理装置は、それぞれが複数個の機能ブロックを含む複数個の論理ブロックを含み、前記機能ブロックそれぞれは、複数個の機能情報によって定義された複数個の動作を行い、前記機能ブロックそれぞれは、設定情報を受信し、前記複数個の機能情報のうち１つの機能情報を選択し、選択された機能情報に基づいて、複数個の動作のうち１つの動作を行うことができる。
【００１８】
前記論理装置の一例によれば、前記論理ブロックそれぞれは、複数個の配線情報によって、前記複数個の機能ブロックを連結する少なくとも１つの配線ユニットをさらに含み、前記配線ユニットは、前記設定情報を受信し、前記複数個の配線情報のうち一つを選択し、選択された配線情報に基づいて、前記複数個の機能ブロックを連結することができる。
【００１９】
前記論理装置の他の例によれば、前記配線ユニットは、第１スイッチング素子及び第１設定ユニットを含み、前記第１設定ユニットは、前記配線情報を保存する複数個の保存素子；及び前記複数個の保存素子と連結された選択部；を含み、前記選択部が前記設定情報に基づいて、前記保存素子のうち一つを選択することによって、配線情報が読み取られてもよい。
【００２０】
前記論理装置の他の例によれば、前記論理装置は、複数個の連結情報によって、前記複数個の論理ブロックを連結する複数個の連結ユニットを含む連結ブロックをさらに含み、前記連結ユニットそれぞれは、前記設定情報を受信し、前記複数個の連結情報のうち一つを選択し、選択された連結情報に基づいて、前記複数個の論理ブロックを連結することができる。
【００２１】
前記論理装置の他の例によれば、前記連結ユニットそれぞれは、第２スイッチング素子及び第２設定ユニットを含み、前記第２設定ユニットは、前記連結情報を保存する複数個の保存素子；及び前記複数個の保存素子と連結された選択部；をさらに含み、前記選択部が前記設定情報に基づいて、前記保存素子のうち一つを選択することによって、連結情報が読み取られてもよい。
【００２２】
前記論理装置の他の例によれば、前記論理装置は、前記複数個の論理ブロックを連結する複数個の連結ブロック；及び複数個のルーティング情報によって、前記複数個の連結ブロックを連結する複数個のルーティングユニットを含むルーティングブロック；をさらに含み、前記ルーティングユニットそれぞれは、前記設定情報を受信し、前記複数個のルーティング情報のうち一つを選択し、選択されたルーティング情報に基づいて、前記複数個の連結ブロックを連結することができる。
【００２３】
前記論理装置の他の例によれば、前記ルーティングユニットそれぞれは、第１端子から第２端子の方向に信号を伝達する第１伝達ユニット；及び前記第２端子から前記第１端子の方向に信号を伝達する第２伝達ユニット；を含んでもよい。
【００２４】
前記論理装置の他の例によれば、前記第１伝達ユニット及び前記第２伝達ユニットそれぞれは、第３設定ユニットを含み、前記第３設定ユニットは、前記ルーティング情報を保存する複数個の保存素子；及び前記複数個の保存素子とそれぞれ連結された選択部；をさらに含み、前記選択部が前記設定情報に基づいて、前記保存素子のうち一つを選択することによって、ルーティング情報が読み取られてもよい。
【００２５】
本発明の一様態による半導体パッケージが提供される。前記半導体パッケージは、論理装置が具現された半導体チップ；前記半導体チップを搭載する印刷回路基板を含み、前記論理装置は、第１機能情報によって定義された第１動作、及び第２機能情報によって定義された第２動作を行う第１機能ブロック；及び前記第１機能情報によって定義された第３動作、及び前記第２機能情報によって定義された第４動作を行う第２機能ブロック；を含み、前記第１機能ブロックは、設定情報を受信し、前記第１機能情報及び前記第２機能情報のうち一つを選択し、選択された機能情報に基づいて、第１動作または第２動作を行い、前記第２機能ブロックは、前記設定情報を受信し、前記第１機能情報及び前記第２機能情報のうち一つを選択し、選択された機能情報に基づいて、第３動作または第４動作を行うことができる。
【００２６】
前記半導体パッケージの一例によれば、前記印刷回路基板は、前記設定情報を受信する外部端子を含んでもよい。また、前記論理装置は、ＦＰＧＡ（field programmable gate array）、ＰＡＬ（programmable array logic）、ＰＬＡ（programmable logic array）またはＧＡＬ（generic array logic）を含むプログラム可能な論理装置（programmable logic device）であってもよい。
【００２７】
本発明の一様態による半導体パッケージが提供される。前記半導体パッケージは、論理装置が具現された半導体チップ；及び前記半導体チップを搭載する印刷回路基板；を含み、前記論理装置は、複数個の連結情報によって複数個の論理ブロックを連結する連結ユニットを含む連結ブロックをさらに含み、前記連結ユニットは、前記設定情報を受信し、前記複数個の連結情報のうち一つを選択し、選択された連結情報に基づいて、前記複数個の論理ブロックを連結することができる。
【発明の効果】
【００２８】
従来の再構成可能な論理装置の場合、多種の機能を行うためには、機能ブロック及び連結ブロックの個別的な再構成が必要であり、前記再構成によって多くの時間がかかる。しかし、本発明の技術的思想による論理装置は、多様な機能を行うための情報があらかじめ保存されており、設定情報によって多様な機能がセッティングされるだけであるので、再構成のための時間が不要である。従って、短時間内に多種の機能が行われる。
【図面の簡単な説明】
【００２９】
【図１】一般的な論理装置及び外部メモリを具備する電子回路モジュールを概略的に示すブロック図である。
【図２】本発明の技術的思想による実施形態による論理装置を具備する電子回路モジュールを概略的に示すブロック図である。
【図３】本発明の技術的思想による実施形態による論理装置に含まれた機能ブロックを概略的に示すブロック図である。
【図４】本発明の技術的思想による実施形態による論理装置に含まれた機能ブロックを概略的に示すブロック図である。
【図５】本発明の技術的思想による一実施形態による論理装置に含まれた機能ブロックを概略的に示すブロック図である。
【図６】本発明の技術的思想による他の実施形態による論理装置に含まれた論理ブロックを概略的に示すブロック図である。
【図７】本発明の技術的思想による他の実施形態による半導体パッケージを概略的に示した断面図である。
【図８】本発明の技術的思想による他の実施形態に論理装置の論理ブロックを概略的に示したブロック図である。
【図９】図８の論理ブロックの変形例であり、配線ブロックをさらに具体的に示した論理ブロックに係わる回路図である。
【図１０】図９の配線ユニットが読み取りモードである場合の回路構成を示した図面である。
【図１１】読み取りモードの間の回路動作を示したタイミング図である。
【図１２】図９の配線ユニットが書き込みモードである場合の回路構成を示した図面である。
【図１３】書き込みモードの間の回路動作を示したタイミング図である。
【図１４】本発明の技術的思想によるさらに他の実施形態による論理装置を概略的に示したブロック図である。
【図１５】本発明の技術的思想によるさらなる実施形態による論理装置を概略的に示したブロック図である。
【図１６】図１５の論理装置の連結ブロック、論理ブロック及び入出力端子を具体的に示したブロック図である。
【図１７】図１６の論理装置が図６の論理装置と同じ機能を行うように構成された様子を示す一例である。
【図１８】図１５のルーティングブロックを具体的に図示したブロック図である。
【図１９】ルーティングブロック内のルーティングユニットそれぞれに具現された伝達ユニットを具体的に示した回路図である。
【図２０Ａ】例示的な実施形態による論理ブロックの内の機能ブロック間の接続を示した図である。
【図２０Ｂ】例示的な実施形態による論理ブロックの内の機能ブロック間の接続を示した図である。
【発明を実施するための形態】
【００３０】
以下、添付された図面を参照しつつ、本発明の望ましい実施形態について詳細に説明する。
【００３１】
本発明の実施形態は、当技術分野で当業者に、本発明についてさらに完全に説明するために提供されるものであり、以下の実施形態は、さまざまな他の形態に変形され、本発明の範囲が、以下の実施形態に限定されるものではない。それら実施形態は、本開示をさらに忠実であって完全なものにし、当業者に本発明の思想を完全に伝達するために提供されるのである。
【００３２】
本明細書で使われた用語は、特定実施形態について説明するために使われ、本発明を制限するためのものではない。本明細書で使われているように、単数形態は、文脈上、他の場合を明確に指すものではないならば、複数個の形態を含んでもよい。また、本明細書で使われる場合、「含む（comprise）」及び／または「含むところの（comprising）」は、言及した形状、数字、段階、動作、部材、要素及び／またはそれらグループの存在を特定するものであり、一つ以上の他の形状、数字、動作、部材、要素及び／またはグループの存在または付加を排除するものではない。本明細書で使われているように、用語「及び／または」は、当該列挙された項目のうちいずれか一つ、及び一つ以上のあらゆる組み合わせを含む。
【００３３】
本明細書で、第１、第２のような用語が多様な部材、領域及び／または部位について説明するために使われるが、それら部材、部品、領域、層及び／または部位は、それら用語によって限定されるものではないことは自明である。それら用語は、特定順序や上下または優劣を意味するものではなく、１つの部材、領域または部位を、他の部材、領域または部位と区別するためにのみ使われる。従って、以下で述べる第１部材、第１領域または第１部位は、本発明の教えから外れずに、第２部材、第２領域または第２部位を指すことができる。
【００３４】
以下、本発明の実施形態は、本発明の理想的な実施形態を概略的に図示する図面を参照しつつ説明する。図面において、例えば、製造技術及び／または公差によって、図示された形状の変形が予想される。従って、本発明の実施形態は、本明細書に図示された領域の特定形状に制限されるものであると解釈されることがあってはならない、例えば、製造上もたらされる形状の変化を含むものである。
【００３５】
図１は、一般的な論理装置及び外部メモリを具備する電子回路モジュールを概略的に示すブロック図である。
【００３６】
図１を参照すれば、電子回路モジュール１には、複数個の論理ブロック１１，１２，１３，１４を含む論理装置１０、及び外部メモリ１５が配置される。論理装置１０は、ユーザによってプログラム可能な論理装置（ＰＬＤ：programmable logic device）であり、例えば、ＦＰＧＡ（field programmable gate array）、ＰＡＬ（programmable array logic）、ＰＬＡ（programmable logic array）またはＧＡＬ（generic array logic）などであってもよい。外部メモリ１５は、論理装置１０に含まれた複数個の論理ブロック１１，１２，１３，１４間の配線の連結情報を保存するが、例えば、フラッシュ（flash）・メモリまたはＲＯＭ（read-only memory）などによって具現されてもよい。
【００３７】
電子回路モジュール１に電源が印加されれば、外部メモリ１５に保存された配線の連結情報は、論理装置１０にローディング（loading）され、それにより、外部メモリ１５に保存された配線の連結情報によって、複数個の論理ブロック１１，１２，１３，１４は、互いに連結され、複数個の論理ブロック１１，１２，１３，１４の連結関係を基にして、論理装置１０の機能が定義される。従って、論理装置１０について所定の機能を定義するためには、複数個の論理ブロック１１，１２，１３，１４間の配線の連結情報をあらかじめプログラムし、プログラムされた連結情報を外部メモリ１５に保存し、保存された連結情報を論理装置１０にローディングしなければならないので、論理装置１０をリアルタイムで再構成し難い。また、論理装置１０の動作のためには、必ず外部メモリ１５の具備が要求されるので、電子回路モジュール１のサイズが増大し、それによってコストも上昇する。
【００３８】
図２は、本発明の技術的思想による実施形態による論理装置を具備する電子回路モジュールを概略的に示すブロック図である。
【００３９】
図２を参照すれば、電子回路モジュール２には、複数個の論理ブロック２１，２２，２３，２４を含む論理装置２０が配置される。本実施形態によれば、論理装置２０は、複数個の不揮発性メモリ素子（図示せず）を含み、複数個の不揮発性メモリ素子は、複数個の論理ブロック２１，２２，２３，２４間の配線が交差する領域にそれぞれ配置され、また、複数個の論理ブロック２１，２２，２３，２４それぞれに含まれた複数個の機能ブロック（図示せず）間の配線が交差する領域に、それぞれ配置されてもよい。このような複数個の不揮発性メモリ素子に係わるデータ（例えば、配線情報、連結情報及びルーティング情報）の書き込み動作、すなわち、プログラミング動作を行うことによって、複数個の論理ブロック２１，２２，２３，２４間の配線のルーティング（routing）もまた、複数個の論理ブロック２１，２２，２３，２４それぞれに含まれた複数個の機能ブロック間の配線のルーティングを制御することができる。
【００４０】
このように、論理装置２０は、複数個の不揮発性メモリ素子を含むので、電子回路モジュール２は、従来とは異なり、外部メモリを別途に具備しなくともよい。従って、論理装置２０について所定の機能をさらに定義するためには、換言すれば、論理装置２０の機能を再構成するためには、複数個の論理ブロック２１，２２，２３，２４間の配線の連結情報、及び複数個の論理ブロック２１，２２，２３，２４それぞれに含まれた複数個の機能ブロック間の配線の連結情報を、複数個の不揮発性メモリ素子にリアルタイムでプログラムし、プログラムされた連結情報によって、複数個の論理ブロック２１，２２，２３，２４及び複数個の論理ブロック２１，２２，２３，２４それぞれに含まれた機能ブロックは、互いに連結されてもよい。これにより、論理装置２０をリアルタイムで再構成することが容易になり、外部メモリを具備しなくともよいので、電子回路モジュール２のサイズを縮小させることができる。
【００４１】
図３及び図４は、本発明の技術的思想による実施形態による論理装置に含まれた機能ブロック３０，３０ａを概略的に示すブロック図である。
【００４２】
論理装置は、複数個の論理ブロックを含み、複数個の論理ブロックそれぞれは、複数個の機能ブロック３０を含んでもよい。ここで、機能ブロック３０というのは、データ形態から他のデータ形態に変換するブロックであると定義することができる。
【００４３】
さらに具体的には、機能ブロック３０は、複数個の保存素子（図示せず）を含み、入力信号に係わる可能なあらゆる出力信号をテーブル化させ、保存素子に保存することができる。機能ブロック３０は、テーブル化された情報に基づいて、所定機能を行うことができる。例えば、機能ブロック３０は、入力信号を受信し、入力信号によって、テーブル化された情報をアクセスして出力することができる。このような機能ブロック３０は、ＩＰ（intellectual property）ブロックまたはＬＵＴ（lookup table）ブロックでもって具現される。図３及び図４では、機能ブロック３０がＬＵＴブロックによって具現されることを仮定して述べる。
【００４４】
図３を参照すれば、機能ブロック３０は、設定情報が含まれた入力信号を受信し、前記設定信号に基づいて、多種の機能が行われる。従来の機能ブロック３０は、１つの動作を行うための入力信号を受信し、前記入力信号によって、アクセスされた情報を出力信号として出力するだけであるが、本発明の技術思想による機能ブロック３０は、多様な機能を行うための入力信号（すなわち、設定情報が含まれた入力信号）を受信することに留意する必要がある。
【００４５】
すなわち、本発明の技術的思想による機能ブロック３０（または機能ブロック３０を含む論理装置）は、保存素子を設定領域（configuration area）とデータ領域（data area）とに区分する。機能ブロック３０は、設定情報が含まれた入力信号を受信し、設定情報によるデータ領域だけにアクセスし、出力信号として出力する。よって、本発明の技術的思想による機能ブロック３０は、多様な機能を行うことができる。例えば、設定情報が２ビット信号である場合、次の表１のように機能情報が定義される。
【００４６】
【表１】
0005932516.tif 000002
【００４７】
前記表１を参考にすれば、機能ブロック３０は、第１機能情報によって定義された動作（例えば、ＥＣＣのための動作）、第２機能情報によって定義された動作（例えば、ＡＬＵのための動作）、第３機能情報によって定義された動作（例えば、圧縮のための動作）、及び第４機能情報によって定義された動作（例えば、保安のための動作）を行うことができる。
【００４８】
この場合、機能ブロック３０は、設定情報を受信し、第１機能情報ないし第４機能情報のうち一つを選択し、選択された機能情報に基づいて、複数個の動作のうち一つを行うことができる。また、図面に図示されていないにしても、機能ブロック３０は、複数個の保存素子を含み、前記複数個の動作は、前記複数個の保存素子に基づいて行われてもよい。
【００４９】
例えば、入力信号に含まれた設定情報が「００」である場合、４個の６−bit ＬＵＴ（lookup table）Ｆ０，Ｆ１，Ｆ２，Ｆ３のうち第１ ６−bit ＬＵＴ Ｆ１に保存されたデータにのみアクセスすることができる。従って、機能ブロック３０は、ＥＣＣ（error correcting code）のための動作を行う。前記ＥＣＣのための動作は、前記複数個の保存素子のうち、第１部分に基づいて行われる。
【００５０】
入力信号に含まれた設定情報が「０１」である場合、４個の６−bit ＬＵＴ Ｆ０，Ｆ１，Ｆ２，Ｆ３のうち、第２ ６−bit ＬＵＴ Ｆ２に保存されたデータにのみアクセスすることができる。従って、機能ブロック３０は、ＡＬＵ（arithmetic and logic unit）のための動作を行う。前記ＡＬＵのための動作は、前記複数個の保存素子のうち、第２部分に基づいて行われる。
【００５１】
また、入力信号に含まれた設定情報が「１０」である場合、４個の ６−bit ＬＵＴ Ｆ０，Ｆ１，Ｆ２，Ｆ３のうち、第３ ６−bit ＬＵＴ Ｆ３に保存されたデータにのみアクセスすることができる。従って、機能ブロック３０は、圧縮のための動作を行う。前記圧縮のための動作は、前記複数個の保存素子のうち、第３部分に基づいて行われる。
【００５２】
最後に、入力信号に含まれた設定情報が「１１」である場合、４個の ６−bit ＬＵＴ Ｆ０，Ｆ１，Ｆ２，Ｆ３のうち、第４ ６−bit ＬＵＴ Ｆ４に保存されたデータにのみアクセスすることができる。従って、機能ブロック３０は、保安のための動作を行う。前記保安のための動作は、前記複数個の保存素子のうち、第４部分に基づいて行われる。
【００５３】
よって、本発明の技術思想による機能ブロック３０は、設定情報及び外部情報が含まれた第１入力信号を受信し、複数個の動作のうちから選択された１つの動作による出力信号を生成することができる。従来の機能ブロック３０及び論理装置の場合、再構成（reconfiguration）が可能であるとしても、多種の機能を行うためには、機能ブロック３０の個別的な再構成が必要であり、前記再構成によって、多くの時間がかかる。しかし、本発明の技術的思想による機能ブロック３０及びこれを含む論理装置は、設定情報によって多様な機能が設定されるのみであり、再構成のための時間が不要である。従って、短時間内に、多種の機能が行われる。
【００５４】
このような機能ブロックの動作は、図４の機能ブロック３０ａのブロック図のように表現されてもよい。まず、入力信号に含まれた外部情報によって、６−bit ＬＵＴ Ｆ０，Ｆ１，Ｆ２，Ｆ３に係わるデータがアクセスされ、その後、６−bit ＬＵＴ別にアクセスされたデータのうち、設定情報を受信するマルチプレクサによって選択されたデータだけ、出力信号として出力される。図３と図４は、順序において違いがあるのみ、その結果においては、同一であるということは、当技術分野の当業者であるならば、理解可能であろう。
【００５５】
図５は、本発明の技術的思想による一実施形態による論理装置に含まれた機能ブロック３０ｂを概略的に示すブロック図である。
【００５６】
図３で説明した通り、機能ブロック３０ｂは、複数個の保存素子３５を含み、前記保存素子３５は、例えば、再構成可能な（reconfigurable）不揮発性メモリ素子を含んでもよい。再構成可能な不揮発性メモリ素子は、それぞれトランジスタと共通ソース（ＣＳ）との間に連結され、共通ソース（ＣＳ）は、基準電圧を提供し、例えば、グラウンドであってもよい。
【００５７】
図５を参照すれば、アレイ状に配列された不揮発性メモリ素子を含む機能ブロック３０ｂの例が図示されている。前記不揮発性メモリ素子は、機能情報（表１参照）に基づいたデータを保存し、入力信号によってアクセスされ、出力信号を生成することができる。この場合、入力信号は、一種のアドレス信号として利用される。例えば、前記アドレス信号はデコーディングされ、ワードライン（ＷＬ）とビットライン（ＢＬ）とに印加される信号に変換される。
【００５８】
前記入力信号には、所定機能を行うための外部信号だけではなく、複数個の機能のうち１つの機能を選択するために提供された設定情報を含むということに留意する。例えば、入力信号が８−bit信号である場合、入力信号の最初の２−bit信号は、設定情報を含み、残りの６−bit信号は、外部情報を含んでもよい。この場合、不揮発性メモリ素子は、２５６個であり、８−bitの入力信号によってアクセスされる。
【００５９】
図３と関連させて具体的な動作について述べれば、不揮発性メモリ素子は、４個の部分から区分され、それぞれの部分は、６４個のメモリ素子（すなわち、６−bit ＬＵＴ）を含んでもよい。例えば、第１部分は、ＥＣＣのための動作遂行のための不揮発性メモリ素子であり、第２部分は、ＡＬＵのための動作遂行のための不揮発性メモリ素子であり、第３部分は、圧縮のための動作遂行のための不揮発性メモリ素子であり、第４部分は、保安のための動作遂行のための不揮発性メモリ素子である。
【００６０】
この場合、２−bitの設定情報によって、前記第１部分ないし第４部分のうち、１つの部分だけ選択され、６−bitの外部情報によってアクセスされた前記部分のデータが出力信号として出力される。このような動作は、設定情報及び外部情報を含む入力信号を受信し、不揮発性メモリ素子に保存されたデータにアクセスするデコーダによって具現される。
【００６１】
たとえ不揮発性メモリ素子によって具現された機能ブロック３０ｂを基に、本実施形態について説明しているにしても、本発明の技術思想は、これに制限されるものではないということに留意する。本発明の核心技術思想は、「複数の」機能情報による動作を機能ブロック３０ｂに保存した後、設定情報を受信して、適切なデータにアクセスすることにより、多種の機能を行わせるものである。従って、機能ブロック３０ｂが不揮発性メモリ素子によって具現される、揮発性メモリ素子、例えば、ＳＲＡＭ（static random access memory）で具現可能であるということは、当技術分野の当業者には理解可能であろう。
【００６２】
図６は、本発明の技術的思想による他の実施形態による論理装置に含まれた論理ブロック５０を概略的に示すブロック図である。この実施形態による論理装置は、図３の実施形態の変形例である。以下、実施形態間の重複する説明は省略する。
【００６３】
図６を参照すれば、論理装置内の論理ブロック５０は、第１機能ブロック３０−１及び第２機能ブロック３０−２を含んでもよい。
【００６４】
第１機能ブロック３０−１は、第１機能情報によって定義された第１動作、及び第２機能情報によって定義された第２動作を行うことができる。また、設定情報を受信し、前記第１機能情報及び前記第２機能情報のうち一つを選択し、選択された機能情報に基づいて、第１動作または第２動作を行うことができる。
【００６５】
さらに具体的には、第１機能ブロック３０−１は、設定情報及び第１外部情報が含まれた第１入力信号を受信する。たとえ図面に図示されていないにしても、第１入力信号は、他の機能ブロック（図示せず）の出力信号の情報をさらに含んでもよい。第１入力信号が、前記他の機能ブロックの出力信号の情報をさらに含むか否かということは、配線ユニットの連結関係に基づいて決められるのである。
【００６６】
第１機能ブロック３０−１は、複数個の第１保存素子３５（図５）を含み、前記第１保存素子３５（図５）は、第１入力信号によってアクセスされる。設定情報が１ビットの信号である場合、第１機能ブロック３０−１は、２種の機能を行うことができる。この場合、第１動作は、第１保存素子３５（図５）における一部（some of the first storage devices）に基づいて行われ、第２動作は、第１保存素子３５（図５）における残りの一部（the others of the first storage devices）に基づいて行われてもよい。第１動作または第２動作の遂行結果、第１機能ブロック３０−１は、第１出力信号を出力することができる。
【００６７】
第２機能ブロック３０−２は、第１機能情報によって定義された第３動作、及び第２機能情報によって定義された第４動作を行うことができる。また、設定情報を受信し、前記第１機能情報及び前記第２機能情報のうち一つを選択し、選択された機能情報に基づいて、第３動作または第４動作を行うことができる。
【００６８】
さらに具体的には、第２機能ブロック３０−２は、設定情報及び第２外部情報が含まれた第２入力信号を受信する。選択的に第２入力信号は、第１出力信号の情報をさらに含んでもよい。第２入力信号が第１出力信号の情報をさらに含んでいるか否かということは、配線ユニットの連結関係に基づいて決定され、これについては、図８でさらに具体的に説明する。
【００６９】
第２機能ブロック３０−２は、複数個の第２保存素子３５（図５）を含み、前記第２保存素子３５（図５）は、第２入力信号によってアクセスされる。設定情報が１ビットの信号である場合、第２機能ブロック３０−２は、２種の機能を行うことができる。この場合、第３動作は、第２保存素子３５（図５）における一部（some of the second storage devices）に基づいて行われ、第４動作は、第２保存素子３５（図５）における残りの一部（the others of the second storage devices）に基づいて行われてもよい。第３動作または第４動作の遂行結果、第２機能ブロック３０−２は、第２出力信号を出力することができる。
【００７０】
図７は、本発明の技術的思想による他の実施形態による半導体パッケージ１０００を概略的に示した断面図である。この実施形態による半導体パッケージ１０００は、図６の実施形態の変形例である。以下、実施形態間の重複する説明は省略する。
【００７１】
図７を参照すれば、半導体パッケージ１０００は、半導体チップ１１００及び印刷回路基板１２００を含んでもよい。
【００７２】
半導体チップ１１００の内部には、論理装置（図示せず）が具現されてもよい。例えば、論理装置は、図３ないし図６で説明された論理装置を含み、以下、重複する説明は省略する。
【００７３】
印刷回路基板１２００は、半導体チップ１１００を搭載してもよい。印刷回路基板１２００は、ソルダボールのような外部端子１２５０を含み、特に、前記外部端子１２５０は、設定情報を受信することができる。外部端子１２５０を介して印加された設定情報は、内部配線１２７０及びワイヤ１２８０を介して、半導体チップ１１００内の論理装置に伝達される。
【００７４】
従来の論理装置が具現された半導体チップ１１００または半導体パッケージ１０００は、このような設定情報を受信する外部端子１２５０が存在しないということに留意する。本発明の技術的思想による論理装置、半導体チップ１１００及び半導体パッケージ１０００は、外部端子１２５０を介して設定情報を受信することによって、前記設定情報を介して、多様な機能を行うことができる。従って、製品のスペック（specification）に多様な機能を設定するための設定情報が印加される外部端子１２５０が含まれる場合であるならば、本願発明の権利範囲内に属する発明の一実施形態になりうるということは、当業者に理解可能であろう。
【００７５】
図８は、本発明の技術的思想による他の実施形態である論理装置の論理ブロック５０ａを概略的に示したブロック図である。この実施形態による論理装置は、図６の実施形態の変形例である。以下、実施形態間の重複する説明は省略する。
【００７６】
図８を参照すれば、論理装置内の論理ブロック５０ａは、第１機能ブロック３０−１と、第２機能ブロック３０−２とを連結する配線ユニット７０をさらに含んでもよい。
【００７７】
配線ユニット７０は、設定情報を受信し、複数個の配線情報のうち１つの配線情報を選択することができる。配線ユニット７０は、選択された配線情報に基づいて、第１機能ブロック３０−１と、第２機能ブロック３０−２とを連結することができる。この配線情報は、論理装置がいかなる機能を遂行するかということによって決定される。
【００７８】
配線情報によって、第１機能ブロック３０−１と、第２機能ブロック３０−２とを連結するために、配線ユニット７０は、スイッチング素子７３及び設定ユニット７５を含んでもよい。
【００７９】
スイッチング素子７３は、制御信号によって、第１機能ブロック３０−１と、第２機能ブロック３０−２とを連結する役割を行い、例えば、Ｎ型トランジスタとして具現されてもよい。スイッチング素子７３がＮ型トランジスタとして具現された場合、前記Ｎ型トランジスタのゲートは、第１機能ブロック３０−１と、第２機能ブロック３０−２とを連結するか否かということを決定する制御端子としての機能を行うことができる。
【００８０】
設定ユニット７５は、配線情報を保存し、配線情報に基づいて制御信号を生成することができる。設定ユニット７５の具体的な構成については、図９で具体的に述べる。
【００８１】
図９は、図８の論理ブロック５０ａの変形例であり、配線ブロック７０をさらに具体的に示した論理ブロック５０ｂに係わる回路図である。
【００８２】
図９を参照すれば、設定ユニット７５は、複数個の第３保存素子１１０、選択部１２０、ラッチ１３０、書き込みトランジスタＷＴＲ１，ＷＴＲ２、及びバイアス・トランジスタＢＴＲを含んでもよい。
【００８３】
第３保存素子１１０は、配線情報を保存することができ、例えば、不揮発性メモリ素子を含んでもよい。例えば、論理装置が４種の機能（ＥＣＣ機能、ＡＬＵ機能、圧縮機能、保安機能、表１参照）を行う場合、第３保存素子１１０は、４個の不揮発性メモリ素子を含んでもよい。読み取り段階の間、複数個の第３保存素子１１０は、第１プルダウン・トランジスタＰＤＴＲ１のソースと、接地電圧端子ＶＳＳとの間に連結されてもよい。
【００８４】
選択部１２０は、複数個の第３保存素子１１０と連結され、複数個の第３保存素子１１０のうち一つを選択する機能を行う。このために、選択部１２０は、複数個の選択トランジスタＳＴＲ及びデコーダを含んでもよい。複数個の選択トランジスタＳＴＲは、複数個の第３保存素子１１０とそれぞれ連結され、デコーダによってデコーディングされた選択信号ＣＦ＜０＞，ＣＦ＜１＞，ＣＦ＜２＞，ＣＦ＜３＞を受信し、複数個の第３保存素子１１０のうち一つを接地電圧端子と連結させることができる。
【００８５】
読み取りモードで、設定情報に基づいて、複数個の第３保存素子１１０のうち一つが選択部１２０によって選択され、これを介して、配線情報が読み取られてもよい。また、書き込みモードで、設定情報に基づいて、複数個の第３保存素子１１０のうち一つが選択部１２０によって選択され、これを介して、配線情報が書き込まれてもよい。前記読み取りモード及び書き込みモードでの選択部１２０の動作は、図１０ないし図１３で、具体的に説明する。
【００８６】
ラッチ１３０は、複数個の第３保存素子１１０に保存された配線情報を読み取り、読み取られた配線情報を保存することができる。ラッチ１３０は、第１インバータＩＮＶ１及び第２インバータＩＮＶ２を含んでもよい。
【００８７】
第１インバータＩＮＶ１は、電源電圧端子ＶＤＤに連結される第１プルアップ・トランジスタＰＵＴＲ１、及び第１プルアップ・トランジスタＰＵＴＲ１と直列連結された第１プルダウン・トランジスタＰＤＴＲ１を含んでもよい。さらに具体的には、第１プルアップ・トランジスタＰＵＴＲ１は、電源電圧端子ＶＤＤに連結されたソース、第１ノードＮ１に連結されたドレイン、及び第２ノードＮ２に連結されたゲートを有するＰ型トランジスタとして具現されてもよい。第１プルダウン・トランジスタＰＤＴＲ１は、第３保存素子１１０と連結されたソース、第１ノードＮ１に連結されたドレイン、及び第２ノードＮ２に連結されたゲートを有するＮ型トランジスタとして具現されてもよい。ここで、スイッチング素子７３の制御端子（例えば、ゲート）は、第１プルアップ・トランジスタＰＵＴＲ１と、第１プルダウン・トランジスタＰＤＴＲ１との間のノード、すなわち、第１ノードＮ１に連結されてもよい。
【００８８】
第２インバータＩＮＶ２は、電源電圧端子ＶＤＤに連結される第２プルアップ・トランジスタＰＵＴＲ２、及び第２プルアップ・トランジスタＰＵＴＲ２と直列連結された第２プルダウン・トランジスタＰＤＴＲ２を含んでもよい。さらに具体的には、第２プルアップ・トランジスタＰＵＴＲ２は、電源電圧端子ＶＤＤに連結されたソース、第２ノードＮ２に連結されたドレイン、及び第１ノードＮ１に連結されたゲートを有するＰ型トランジスタとして具現されてもよい。第２プルダウン・トランジスタＰＤＴＲ２は、バイアス・トランジスタＢＴＲと連結されたソース、第２ノードＮ２に連結されたドレイン、及び第１ノードＮ１に連結されたゲートを有するＮ型トランジスタとして具現されてもよい。
【００８９】
第１プルアップ・トランジスタＰＵＴＲ１及び第１プルダウン・トランジスタＰＤＴＲ１のゲートは、第２ノードＮ２と連結され、第２プルアップ・トランジスタＰＵＴＲ２及び第２プルダウン・トランジスタＰＤＴＲ２のゲートは、第１ノードＮ１と連結されることによって、第１インバータＩＮＶ１と第２インバータＩＮＶ２は、交差結合され、従って、ラッチ１３０が具現される。
【００９０】
選択的に、ラッチ１３０は、等化部ＥＱをさらに含んでもよい。等化部ＥＱは、イネーブルバー信号ｎＥＮを基にして、第１プルダウン・トランジスタＰＤＴＲ１のゲートと、第２プルダウン・トランジスタＰＤＴＲ２のゲートとを連結することができる。さらに具体的には、等化部ＥＱは、第１プルダウン・トランジスタＰＤＴＲ１のゲートに連結されたソース、第２プルダウン・トランジスタＰＤＴＲ２のゲートに連結されたドレイン、及びイネーブルバー信号ｎＥＮを受信するゲートを有するＮ型トランジスタとして具現されてもよい。
【００９１】
書き込みトランジスタＷＴＲ１，ＷＴＲ２は、第３保存素子１１０の一端と連結される第１書き込みトランジスタＷＴＲ１、及び第３保存素子１１０の他端と連結される第２書き込みトランジスタＷＴＲ２を含んでもよい。書き込みモードで、第１書き込みトランジスタＷＴＲ１及び第２書き込みトランジスタＷＴＲ２は、書き込み信号ＷＳを印加されてターンオンされ、配線情報がデータラインＤｉｎ，ｎＤｉｎを介して伝送され、第３保存素子１１０に書き込まれてもよい。
【００９２】
バイアス・トランジスタＢＴＲは、第３保存素子１１０に保存された配線情報を読み取る間、基準抵抗値段を提供することができる。例えば、配線情報が「０」（非連結）である場合、第３保存素子１１０に保存された抵抗値が１ｋΩであり、配線情報が「１」（連結）である場合、第３保存素子１１０に保存された抵抗値が１ＭΩであるならば、バイアス・トランジスタＢＴＲは、５０ｋΩの抵抗値を有するように設定されてもよい。読み取り段階の間、バイアス・トランジスタＢＴＲは、第２プルダウン・トランジスタＰＤＴＲ２のソースと、接地電圧端子ＶＳＳとの間に連結されてもよい。たとえ本実施形態で、能動素子であるバイアス・トランジスタＢＴＲが開示されているにしても、基準抵抗値を提供するために、受動素子である抵抗素子が利用されても差し支えないことは自明である。
【００９３】
たとえ不揮発性メモリ素子でもって具現された第３保存素子１１０を基に、本実施形態について説明したにしても、本発明の技術思想がこれに制限されるものではないことに留意する。本発明の核心技術思想は、「複数の」機能情報による配線情報を、第３保存素子１１０に保存した後、設定情報を受信して適切な配線情報にアクセスすることにより、第１機能ブロック３０−１及び第２機能ブロック３０−２に多種の機能を行わせるものである。従って、第３保存素子１１０が不揮発性メモリ素子によって具現されずに、揮発性メモリ素子、例えば、ＳＲＡＭ（static random access memory）によって具現されてもよいということは、当技術分野の当業者に理解可能であろう。
【００９４】
図１０は、図９の配線ユニット７０が読み取りモードである場合の回路構成を示したものであり、図１１は、読み取りモードの間の回路動作を示したタイミング図である。
【００９５】
図１０及び図１１を参照すれば、読み取りモードで、イネーブル信号ＥＮは「０」に非活性化され、イネーブルバー信号ｎＥＮは、「１」に活性化される。書き込み信号ＷＳは、「０」に非活性化される。
【００９６】
イネーブルバー信号ｎＥＮが「１」に活性化されれば、等化部ＥＱはターンオンされ、第１プルダウン・トランジスタＰＤＴＲ１のゲートと、第２プルダウン・トランジスタＰＤＴＲ２のゲートとが連結される。従って、第１プルダウン・トランジスタＰＤＴＲ１のゲートと、第２プルダウン・トランジスタＰＤＴＲ２のゲートとの電圧レベルが同一になり、いずれもターンオン状態となる。
【００９７】
一方、等化部ＥＱがターンオンされる前に、設定情報に基づいてデコーディングされた選択信号（例えば、ＣＦ＜０＞）によって、選択トランジスタＳＴＲがターンオンされる。ターンオンされた選択トランジスタＳＴＲによって、第３保存素子１１０の抵抗値に相応する電圧レベルが、第１プルダウン・トランジスタＰＤＴＲ１のソースに印加される。例えば、第３保存素子１１０が、「連結」を意味する高抵抗状態である場合、バイアス・トランジスタＢＴＲに比べて、第３保存素子１１０が高抵抗であるから、ハイレベルの電圧が第１プルダウン・トランジスタＰＤＴＲ１のソースに印加される。一方、バイアス・トランジスタＢＴＲの抵抗値は、相対的に小さいので、ローレベル電圧が、第２プルダウン・トランジスタＰＤＴＲ２のソースに印加される。
【００９８】
その後、等化部ＥＱがターンオンされれば、第１ノードＮ１と第２ノードＮ２との電圧レベルが同一になる。その後、イネーブル信号ＥＮが「１」に活性化され、イネーブルバー信号ｎＥＮが「０」に非活性化されれば、第１プルダウン・トランジスタＰＤＴＲ１のソースのハイレベルの電圧は、第１ノードＮ１に伝えられ、第２プルダウン・トランジスタＰＤＴＲ２のソースのローレベルの電圧は、第２ノードＮ２に伝えられる。これは、同じ接地電圧端子ＶＳＳに連結された第３保存素子１１０の抵抗値が、バイアス・トランジスタＢＴＲの抵抗値より大きいので、第２ノードＮ２が接地電圧端子ＶＳＳに連結され、それにより、第２ノードＮ２の電圧レベルが「０」になり、第１ノードＮ１の電圧レベルが「１」になるということを意味する。結局、第１ノードＮ１に連結されたスイッチング素子７３の制御端子に、「１」の電圧レベルが印加されるので、スイッチング素子７３は、ターンオンされ、それにより、第１機能ブロック３０−１と第２機能ブロック３０−２とが連結される。
【００９９】
これと反対の場合、すなわち、例えば、第３保存素子１１０が「非連結」を意味する低抵抗状態である場合、バイアス・トランジスタＢＴＲに比べて、第３保存素子１１０が低抵抗であるから、ローレベルの電圧が、第１プルダウン・トランジスタＰＤＴＲ１のソースに印加される。一方、バイアス・トランジスタＢＴＲの抵抗値は、相対的に大きいので、ハイレベル電圧が、第２プルダウン・トランジスタＰＤＴＲ２のソースに印加される。
【０１００】
その後、等化部ＥＱがターンオンされれば、第１ノードＮ１と第２ノードＮ２との電圧レベルが同一になる。その後、イネーブル信号ＥＮが「１」に活性化され、イネーブルバー信号ｎＥＮが「０」に非活性化されれば、第１プルダウン・トランジスタＰＤＴＲ１のソースのローレベルの電圧は、第１ノードＮ１に伝えられ、第２プルダウン・トランジスタＰＤＴＲ２のソースのハイレベルの電圧は、第２ノードＮ２に伝えられる。結局、第１ノードＮ１に連結されたスイッチング素子７３の制御端子に「０」の電圧レベルが印加されるので、スイッチング素子７３はターンオフされ、それにより、第１機能ブロック３０−１と第２機能ブロック３０−２とが連結されない。
【０１０１】
図１２は、図９の配線ユニット７０が書き込みモードである場合の回路構成を示したものであって、図１３は、書き込みモードの間の回路動作を示したタイミング図である。
【０１０２】
図１２及び図１３を参照すれば、書き込みモードで、イネーブル信号ＥＮは、「０」に非活性化され、イネーブルバー信号ｎＥＮは、「１」に活性化される。また、書き込み信号ＷＳは、「１」に活性化される。
【０１０３】
一方、設定情報に基づいてデコーディングされた選択信号（例えば、ＣＦ＜０＞）によって、選択トランジスタＳＴＲがターンオンされる。ターンオンされた選択トランジスタＳＴＲによって、複数個の第３保存素子のうち一つが選択され、選択された第３保存素子１１０は、配線情報を書き込む準備がなされる。
【０１０４】
その後、データラインＤｉｎ，ｎＤｉｎを介して、配線情報が、前記選択された第３保存素子１１０に書き込まれる。例えば、４種類の機能（ＥＣＣ機能、ＡＬＵ機能、圧縮機能、保安機能、表１参照）を行う論理装置で、論理装置がＥＣＣ機能を行う間、第１機能ブロック３０−１と、第２機能ブロック３０−２とが連結されねばならないならば、第３保存素子１１０を高抵抗状態にするための配線情報（例えば、「１」に活性化された信号）が、選択信号（ＣＦ＜０＞）によって選択された第３保存素子１１０に書き込まれてもよい。
【０１０５】
図１４は、本発明の技術的思想によるさらに他の実施形態による論理装置を概略的に示したブロック図である。
【０１０６】
図１４を参照すれば、論理装置は、複数個の論理ブロック５０−１，５０−２、配線ユニット７０及び連結ブロック１００を含む。
【０１０７】
論理ブロック５０−１，５０−２それぞれは、複数個の機能ブロック３０−１ないし３０−４を含んでもよい。機能ブロック３０−１ないし３０−４それぞれは、複数個の機能情報によって定義された複数個の動作を行い、前記機能ブロック３０−１ないし３０−４それぞれが設定情報を受信し、複数個の機能情報のうち１つの機能情報を選択し、選択された機能情報に基づいて、複数個の動作のうち１つの動作を行うことができることは、図１ないし図７で説明した通りである。
【０１０８】
配線ユニット７０は、複数個の配線情報によって、複数個の機能ブロック３０−１及び３０−２または３０−３及び３０−４を連結することができる。配線ユニット７０が設定情報を受信し、複数個の配線情報のうち一つを選択し、選択された配線情報に基づいて、複数個の機能ブロック３０−１及び３０−２または３０−３及び３０−４を連結することができ、このために、配線ユニット７０が第１スイッチング素子７３及び第１設定ユニット７５を含むことができることは、図８及び図９で説明した通りである。
【０１０９】
連結ブロック１００は、複数個の連結ユニット９０を含み、複数個の連結ユニット９０それぞれは、複数個の連結情報によって、複数個の論理ブロック５０−１，５０−２を連結することができる。連結ユニット９０は、設定情報を受信して複数個の連結情報のうち一つを選択し、選択された連結情報に基づいて、複数個の論理ブロック５０−１，５０−２を連結することができる。連結ユニット９０は、実質的に前述の配線ユニット７０と同じ回路構成を有することができる。例えば、連結ユニット９０は、第２スイッチング素子９３及び第２設定ユニット９５を含んでもよい。
【０１１０】
配線ユニット７０は、同じ論理ブロック５０内で、機能ブロック３０−１及び３０−２または３０−３及び３０−４）を連結する機能を行うが、連結ユニット９０は、異なる論理ブロック５０−１，５０−２の機能ブロック間を連結することによって、複数個の論理ブロック５０−１，５０−２を連結する機能を行うという点で、それらの差があるということが分かるであろう。
【０１１１】
図１５は、本発明の技術的思想によるさらなる実施形態による論理装置を概略的に示したブロック図である。この実施形態による論理装置は、図１４の実施形態による論理装置の変形例である。以下、実施形態間の重複する説明は省略する。
【０１１２】
図１５を参照すれば、論理装置は、論理ブロック５０、連結ブロック１００、ルーティングブロック１５０及び入出力端子Ｉ／Ｏを含んでもよい。
【０１１３】
複数個の論理ブロック５０は、マトリックス状に配置されてもよい。また、連結ブロック１００は、マトリックス状に配置された論理ブロック５０間に配置され、複数個の論理ブロック５０を連結することができる。連結ブロック１００は、複数個の連結ユニット９０を含み、連結ユニット９０それぞれが、第２スイッチング素子７３（図１４）及び第２設定ユニット７５（図１４）を含むことができることは、図１４で説明した通りである。
【０１１４】
ルーティングブロック１５０それぞれは、複数個のルーティングユニット１７０（図１８）を含んでもよい。前記複数個のルーティングユニット１７０（図１８）それぞれは、設定情報を受信し、設定情報によって、複数個のルーティング情報のうち一つを選択し、選択されたルーティング情報に基づいて、複数個の連結ブロック１００を連結することができる。
【０１１５】
入出力端子Ｉ／Ｏは、連結ブロック１００または論理ブロック５０と連結され、設定情報を連結ブロック１００内の連結ユニット９０（図１４）（特に、設定ユニット内の保存素子）、または論理ブロック５０−１，５０−２（図１４）内の機能ブロック（または配線ユニット）に伝達されてもよい。また、入出力端子Ｉ／Ｏは、論理ブロック５０−１，５０−２（図１４）の出力信号を外部に伝達する機能を行うこともできる。入出力端子Ｉ／Ｏは、例えば、論理装置が具現された半導体チップのチップパッドによって具現されてもよい。
【０１１６】
図１６は、図１５の論理装置の連結ブロック１００、論理ブロック５０及び入出力端子Ｉ／Ｏを具体的に示したブロック図である。
【０１１７】
図１６を参照すれば、配線ブロックは、複数個の配線ユニット７０を含んでもよい。また、連結ブロック１００は、複数個の連結ユニット９０を含んでもよい。機能ブロック３０は、配線ユニット７０を介して、設定情報及び外部情報を受信することもでき、同じ論理ブロック５０内の機能ブロックと連結されてもよい。また、機能ブロック３０は、連結ユニット９０を介して、他の論理ブロック内の機能ブロックと連結されてもよい。
【０１１８】
一方、機能ブロック３０の出力端子は、入出力端子Ｉ／Ｏと連結されてもよい。機能ブロック３０の出力端子と入出力端子Ｉ／Ｏとの間には、ＤフリップフロップＤＦＦ及びマルチプレクサＭＵＸがさらに提供されてもよい。ＤフリップフロップＤＦＦ及びマルチプレクサＭＵＸは、機能ブロック３０の出力信号が、シーケンシャル・ロジック（sequential logic）によって出力されるか、あるいはコンビネーショナル・ロジック（combinational logic）によって出力されるかを決定する機能を行うことができる。また、機能ブロック３０の出力端子と入出力端子Ｉ／Ｏとの間に、スイッチング素子と設定ユニットとを含むユニット８０がさらに備わってもよい。
【０１１９】
図１７は、図１６の論理装置が、図６の論理装置と同じ機能を行うように構成された様子を示す一例である。
【０１２０】
図１７を参照すれば、第１機能ブロック３０−１は、第１外部情報及び設定情報を含む第１入力信号を受信することができる。第１機能ブロック３０−１は、前記第１入力信号から第１出力信号を出力することができ、出力された第１出力信号は、第２入力信号として第２機能ブロック３０−２に伝達されてもよい。従って、第２機能ブロック３０−２は、第１出力信号、第２外部情報及び設定情報を含む第２入力信号を受信することができる。第２機能ブロック３０−２の出力端子は、入出力端子Ｉ／Ｏと連結され、従って、第２出力信号が、前記入出力端子Ｉ／Ｏを介して出力される。
【０１２１】
図１８は、図１５のルーティングブロック１５０を具体的に図示したブロック図である。図１９は、ルーティングブロック１５０内のルーティングユニット１７０それぞれに具現された伝達ユニット１８０，１９０を具体的に示した回路図である。
【０１２２】
図１８及び図１９を参照すれば、ルーティングユニット１７０は、第１伝達ユニット１８０及び第２伝達ユニット１９０を含んでもよい。第１伝達ユニット１８０は、第１端子Ｔ１から第２端子Ｔ２の方向に信号を伝達し、第２伝達ユニット１９０は、第２端子Ｔ２から第１端子Ｔ１の方向に信号を伝達することができる。このような信号の伝達いかん及び方向の設定は、設定情報に基づいて行われ、従って、ルーティングユニット１７０によって、連結ブロック１００（図１５）が互いに適切に連結されてもよい。
【０１２３】
さらに具体的には、第１伝達ユニット１８０は、第３設定ユニット１８５及びトランジスタ１８７を含んでもよい。第３設定ユニット１８５は、設定情報を受信し、連結いかんを出力（例えば、ルーティング情報によっての連結の場合は「１」、非連結の場合は「０」の電圧レベルを出力）することができる。このような第３設定ユニット１８５の回路構成は、図９で説明した設定ユニット７５とその構成が同一であり、以下、重複する説明は省略する。
【０１２４】
第３設定ユニット１８５に保存されたルーティング情報が「連結」に該当し、それにより、例えば、第３設定ユニット１８５が「１」を出力した場合、第１ Ｎ型トランジスタＮＴＲ１及び第１ Ｐ型トランジスタＰＴＲ１がターンオンされる。従って、第１端子Ｔ１から第２端子Ｔ２の方向に信号が伝えられる。また、第３設定ユニット１８５に保存されたルーティング情報が「非連結」に該当し、それにより、例えば、第３設定ユニット１８５が「０」を出力した場合、第１ Ｎ型トランジスタＮＴＲ１及び第１ Ｐ型トランジスタＰＴＲ１がターンオフされる。従って、第１端子Ｔ１から第２端子Ｔ２の方向に信号が伝えられない。
【０１２５】
このような回路構成及び動作方式は、第２伝達ユニット１９０にも同一に適用されてもよい。従って、ルーティングユニット１７０の信号伝達は、次の表２のような場合に分けることができる。
【０１２６】
【表２】
0005932516.tif 000003
【０１２７】
図２０Ａ及び図２０Ｂは、例示的な実施形態による機能ブロックが連結された様子を示す例示的な図面である。
【０１２８】
図２０Ａを参照すれば、例示的な実施形態によるロジックブロックは、ＮＡＮＤ動作を遂行する第１機能ブロック（ＮＡ１）を、ＮＡＮＤ動作を遂行する第２機能ブロック（ＮＡ２）に直列連結することにより、ＡＮＤゲートとして機能するように構成されてもよい。例えば、連結ユニット（図示せず）は、第１機能ブロック（ＮＡ１）と第２機能ブロック（ＮＡ２）とを連結するように構成されてもよい（図１５参照）。また、第１機能ブロック（ＮＡ１）と第２機能ブロック（ＮＡ２）は、同一のロジックブロック内で連結されるように構成されもする（図１６参照）。
【０１２９】
図２０Ｂを参照すれば、例示的な実施形態によるロジックブロックは、ＮＡＮＤ動作を遂行する第１機能ブロック（ＮＡ１）を、ＮＡＮＤ動作を遂行する第３機能ブロック（ＮＡ３）の第１入力端子に連結し、ＮＡＮＤ動作を遂行する第２機能ブロック（ＮＡ２）を、ＮＡＮＤ動作を遂行する第３機能ブロック（ＮＡ３）の第２入力端子に連結することにより、ＯＲゲートとして機能するように構成されてもよい。例えば、連結ユニット（図示せず）は、第１機能ブロック（ＮＡ１）と第２機能ブロック（ＮＡ２）とが連結されないように構成されてもよい（図１５参照）。また、第１機能ブロック（ＮＡ１）と第２機能ブロック（ＮＡ２）は、同一のロジックブロック内で連結されないように構成されもする（図１６参照）。
【０１３０】
本発明の明確な理解のために添付図面の各部位の形状は、例示的なものであると理解せねばならない。図示された形状以外の多様な形状に変形可能であるということに注意せねばならない。図面に記載された同じ番号は、同じ要素を指す。
【０１３１】
以上で説明した本発明が、前述の実施形態及び添付された図面に限定されるものではなく、本発明の技術的思想を外れない範囲内で、さまざまな置換、変形及び変更が可能であるということは、本発明が属する技術分野で当業者であるならば明白であろう。
【産業上の利用可能性】
【０１３２】
本発明の論理装置及びそれを含む半導体パッケージは、例えば、電子機器関連の技術分野に効果的に適用可能である。
【符号の説明】
【０１３３】
１    電子回路モジュール
１０，２０    論理装置
１１，２１    第１論理ブロック
１２，２２    第２論理ブロック
１３，２３    第３論理ブロック
１４，２４    第４論理ブロック
１５    外部メモリ
３０，３０ａ，３０ｂ    機能ブロック
３０−１    第１機能ブロック
３０−２    第２機能ブロック
３０−３    第３機能ブロック
３０−４    第４機能ブロック
３５    保存素子
５０，５０ａ，５０ｂ    論理ブロック
５０−１    第１論理ブロック
５０−２    第２論理ブロック
７０    配線ユニット
７３    スイッチング素子
７５    設定ユニット
８０    スイッチング素子と設定ユニットとを含むユニット
９０    連結ユニット
９３    第２スイッチング素子
９５    第２設定素子
１００    連結ブロック
１１０    第３保存素子
１２０    選択部
１３０    ラッチ
１５０    ルーティングブロック
１７０    ルーティングユニット
１８０    第１伝達ユニット
１８５    第３設定ユニット
１８７    トランジスタ
１９０    第２伝達ユニット
１０００    半導体パッケージ
１１００    半導体チップ
１２００    印刷回路基板
１２５０    外部端子
１２７０    内部配線
１２８０    ワイヤ
Ｉ／Ｏ    入出力端子
Ｔ１    第１端子
Ｔ２    第２端子
【図１】
0005932516.tif 000004
【図２】
0005932516.tif 000005
【図３】
0005932516.tif 000006
【図４】
0005932516.tif 000007
【図５】
0005932516.tif 000008
【図６】
0005932516.tif 000009
【図７】
0005932516.tif 000010
【図８】
0005932516.tif 000011
【図９】
0005932516.tif 000012
【図１０】
0005932516.tif 000013
【図１１】
0005932516.tif 000014
【図１２】
0005932516.tif 000015
【図１３】
0005932516.tif 000016
【図１４】
0005932516.tif 000017
【図１５】
0005932516.tif 000018
【図１６】
0005932516.tif 000019
【図１７】
0005932516.tif 000020
【図１８】
0005932516.tif 000021
【図１９】
0005932516.tif 000022
【図２０Ａ】
0005932516.tif 000023
【図２０Ｂ】
0005932516.tif 000024