(57)【特許請求の範囲】
【請求項１】
バックゲート基板と、
前記バックゲート基板上のゲート絶縁層と、
前記ゲート絶縁層上のグラフェン層と、
前記グラフェン層の第１領域上に順次に積層された半導体層及び第１電極と、
前記グラフェン層で前記第１領域と離隔している第２領域上の第２電極と、を備え、
前記バックゲート基板と前記半導体層とは、前記グラフェン層を介して対向し、前記半導体層は、ｎ型またはｐ型にドーピングされたチューナブルバリアを備えるグラフェンスイッチング素子。
【請求項２】
前記半導体層は、シリコン、ゲルマニウム、シリコン−ゲルマニウム、ＩＩＩ−Ｖ族半導体、ＩＩ−ＶＩ族半導体を含む請求項１に記載のグラフェンスイッチング素子。
【請求項３】
前記グラフェン層は、前記第１電極と離隔している請求項１に記載のグラフェンスイッチング素子。
【請求項４】
前記半導体層は、１ｎｍ〜１０ｎｍの厚さを持つ請求項１に記載のグラフェンスイッチング素子。
【請求項５】
前記第１電極及び第２電極は、金属またはポリシリコンからなる請求項１に記載のグラフェンスイッチング素子。
【請求項６】
前記グラフェンスイッチング素子は、前記半導体層の不純物の極性と同じ極性のユニポーラトランジスタである請求項１に記載のグラフェンスイッチング素子。
【請求項７】
前記半導体層は、前記グラフェン層と前記第１電極との間にエネルギーギャップを形成し、前記バックゲート基板に印加されるゲート電圧によって前記エネルギーギャップが変わる請求項６に記載のグラフェンスイッチング素子。
【請求項８】
前記グラフェン層は、１層ないし４層のグラフェンからなる請求項１に記載のグラフェンスイッチング素子。
【請求項９】
導電性半導体基板と、
前記導電性半導体基板上で互いに離隔した第１領域及び第２領域にそれぞれ配された第１電極及び絶縁層と、
前記導電性半導体基板上で前記第１電極と前記絶縁層との間から前記絶縁層上に延びているグラフェン層と、
前記第２領域の前記グラフェン層上で前記絶縁層と対向する第２電極と、
前記グラフェン層を覆うゲート絶縁層と、
前記ゲート絶縁層上のゲート電極と、を備え、
前記導電性半導体基板は、前記グラフェン層と前記第１電極との間にエネルギーギャップを形成する半導体層であるチューナブルバリアを備えるグラフェンスイッチング素子。
【請求項１０】
前記導電性半導体基板は、シリコン、ゲルマニウム、シリコン−ゲルマニウム、ＩＩＩ−Ｖ族半導体、ＩＩ−ＶＩ族半導体を含む請求項９に記載のグラフェンスイッチング素子。
【請求項１１】
前記第１電極は、前記グラフェン層と離隔している請求項９に記載のグラフェンスイッチング素子。
【請求項１２】
前記グラフェン層と前記第１電極との間のギャップは、１ｎｍ〜３０ｎｍである請求項９に記載のグラフェンスイッチング素子。
【請求項１３】
前記第１電極及び第２電極は、金属またはポリシリコンからなる請求項９に記載のグラフェンスイッチング素子。
【請求項１４】
前記グラフェンスイッチング素子は、前記導電性半導体基板の不純物の極性と同じ極性のユニポーラトランジスタである請求項９に記載のグラフェンスイッチング素子。
【請求項１５】
前記ゲート電極に印加されるゲート電圧によって前記エネルギーギャップが変わる請求項１４に記載のグラフェンスイッチング素子。
【請求項１６】
前記グラフェン層は、１層ないし４層のグラフェンからなる請求項９に記載のグラフェンスイッチング素子。
【請求項１７】
第１面と第２面を持つグラフェン層と、
ｎ型不純物またはｐ型不純物を含み、前記グラフェン層の前記第１面の第１部分または前記グラフェン層の前記第２面の第１部分に接触する半導体層と、
前記半導体層と接触し、前記グラフェン層と離隔している第１電極と、
前記グラフェン層の前記第１面の第２部分と接触する第２電極と、
ゲート電極と、
前記グラフェン層と前記ゲート電極と接触し、前記ゲート電極と前記半導体層との間に配されたゲート絶縁層と、を備えるチューナブルバリアを備えるグラフェンスイッチング素子。
【請求項１８】
前記半導体層は、シリコン、ゲルマニウム、シリコン−ゲルマニウム、ＩＩＩ−Ｖ族半導体、ＩＩ−ＶＩ族半導体を含む請求項１７に記載のグラフェンスイッチング素子。
【請求項１９】
前記第１電極及び第２電極のうち少なくとも一つは、金属またはポリシリコンからなる請求項１７に記載のグラフェンスイッチング素子。
【請求項２０】
前記グラフェン層の少なくとも一部は、１層ないし４層のグラフェンからなる請求項１７に記載のグラフェンスイッチング素子。
【請求項２１】
前記グラフェンスイッチング素子は、前記半導体層の不純物の極性と同じ極性のユニポーラトランジスタである請求項１７に記載のグラフェンスイッチング素子。
【請求項２２】
前記半導体層は、前記グラフェン層と前記第１電極との間にエネルギーギャップを形成し、前記エネルギーギャップは、前記ゲート電極に印加されるゲート電圧によって変わる請求項２１に記載のグラフェンスイッチング素子。
【請求項２３】
前記ゲート絶縁層は、前記ゲート電極上に配され、
前記グラフェン層は、前記ゲート絶縁層上に配され、
前記半導体層は、前記グラフェン層上に配されて前記グラフェン層の前記第１面の前記第１部分と接触する請求項１７に記載のグラフェンスイッチング素子。
【請求項２４】
前記半導体層の厚さは、１ｎｍ〜１０ｎｍである請求項２３に記載のグラフェンスイッチング素子。
【請求項２５】
前記半導体層は、前記グラフェン層の前記第２面の前記第１部分と接触し、
前記グラフェン層は、前記半導体層上に配され、
前記第１電極は、前記半導体層上に配され、
前記ゲート絶縁層は、前記グラフェン層上に配され、
前記ゲート電極は、前記ゲート絶縁層上に配される請求項１７に記載のグラフェンスイッチング素子。
【請求項２６】
前記半導体層の表面に沿って前記グラフェン層と前記第１電極との間を１ｎｍ〜３０ｎｍ離隔させるギャップが形成された請求項２５に記載のグラフェンスイッチング素子。
【請求項２７】
前記ゲート絶縁層は、前記グラフェン層と前記第１電極とを離隔させる前記ギャップを満たす請求項２６に記載のグラフェンスイッチング素子。
【請求項２８】
前記半導体層及び前記グラフェン層の前記第２面の第２部分の間に絶縁層をさらに備え、
前記グラフェン層は、前記絶縁層と前記第２電極との間に延びている請求項２５に記載のグラフェンスイッチング素子。
【請求項２９】
前記グラフェン層は、ゲート電圧が前記ゲート電極に印加される時、前記グラフェン層を介して電子または正孔が通過する通路として作用する請求項１７に記載のグラフェンスイッチング素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チューナブル半導体バリアを備えるスイッチング素子に関する。
【背景技術】
【０００２】
２次元六方晶系炭素構造を持つグラフェンは、半導体を代替できる新たな物質であり、最近では全世界的に活発に研究が進められつつある。特に、グラフェンはゼロギャップ半導体であり、チャネル幅を１０ｎｍ以下にしてグラフェンナノリボン（ＧＮＲ）を製作する場合、サイズ効果によってバンドギャップが形成されて常温で作動可能な電界効果トランジスタを製作できる。
【０００３】
しかし、ＧＮＲを用いたグラフェントランジスタの製作時に、グラフェントランジスタのオン／オフ比は良くなるが、ＧＮＲの不規則的なエッジによりＧＮＲでの移動度が大きく低下し、グラフェントランジスタのオン電流（ｏｎ ｃｕｒｒｅｎｔ）が小さくなるという短所がある。このようなＧＮＲの対応策として、最近では二層グラフェンに垂直方向の電界をかけてバンドギャップを形成することができる。しかし、この方法は、大面積ＣＶＤ方法であって、均一な二層構造のグラフェンを成長させ難く、ランダムドメインのため実用化が困難である。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一実施形態によるチューナブルバリアを備えるグラフェンスイッチング素子は、ＧＮＲの代りに半導体バリアを使用してエネルギーギャップを形成したグラフェンスイッチング素子を提供する。
【課題を解決するための手段】
【０００５】
本発明の一実施形態によるチューナブルバリアを備えるグラフェンスイッチング素子は、バックゲート基板と、前記基板上のゲート絶縁層と、前記ゲート絶縁層上のグラフェン層と、前記グラフェン層の第１領域上に順次に積層された半導体層及び第１電極と、前記グラフェン層で前記第１領域と離隔している第２領域上の第２電極と、を備え、前記バックゲート基板と前記半導体層とは、前記グラフェン層を介して対向し、前記半導体層は、ｎ型またはｐ型にドーピングされたチューナブルバリアを備える。
【０００６】
前記半導体層は、シリコン、ゲルマニウム、シリコン−ゲルマニウム、ＩＩＩ−Ｖ族半導体、ＩＩ−ＶＩ族半導体を含む。
【０００７】
前記グラフェン層は、前記第１電極と離隔している。
【０００８】
前記半導体層は、１ｎｍ〜１０ｎｍの厚さを持つ。
【０００９】
前記第１電極及び第２電極は、金属またはポリシリコンからなる。
【００１０】
前記グラフェンスイッチング素子は、前記半導体層の不純物の極性と同じ極性のユニポーラトランジスタである。
【００１１】
前記半導体層は、前記グラフェン層と前記第１電極との間にエネルギーギャップを形成し、前記バックゲート電極に印加されるゲート電圧によって前記エネルギーギャップが変わる。
【００１２】
前記グラフェン層は、１層ないし４層のグラフェンからなる。
【００１３】
本発明の他の実施形態によるチューナブルバリアを備えるグラフェンスイッチング素子は、導電性半導体基板と、前記基板上で互いに離隔した第１領域及び第２領域にそれぞれ配された第１電極及び絶縁層と、前記基板上で前記第１電極と前記絶縁層との間から前記絶縁層上に延びているグラフェン層と、前記第２領域の前記グラフェン層上で前記絶縁層と対向する第２電極と、前記グラフェン層を覆うゲート絶縁層と、前記ゲート絶縁層上のゲート電極と、を備え、前記基板は、前記グラフェン層と前記第１電極との間にエネルギーギャップを形成する半導体層であるチューナブルバリアを備える。
【００１４】
前記グラフェン層と前記第１電極との間のギャップは、１ｎｍ〜３０ｎｍである。
【００１５】
本発明の他の実施形態によるチューナブルバリアを備えるグラフェンスイッチング素子は、第１面と第２面を持つグラフェン層と、ｎ型不純物またはｐ型不純物を含み、前記グラフェン層の前記第１面の第１部分または前記グラフェン層の前記第２面の第１部分に接触する半導体層と、前記半導体層と接触し、前記グラフェン層と離隔している第１電極と、前記グラフェン層の前記第１面の第２部分と接触する第２電極と、ゲート電極と、前記グラフェン層と前記ゲート電極と接触し、前記ゲート電極と前記半導体層との間に配されたゲート絶縁層と、を備えるチューナブルバリアを備える。
【００１６】
前記半導体層は、前記グラフェン層と前記第１電極との間にエネルギーギャップを形成し、前記エネルギーギャップは、前記ゲート電極に印加されるゲート電圧によって変わる。
【００１７】
一形態によれば、前記ゲート絶縁層は、前記ゲート電極上に配され、前記グラフェン層は、前記ゲート絶縁層上に配され、前記半導体層は、前記グラフェン層上に配されて前記グラフェン層の前記第１面の前記第１部分と接触する。
【００１８】
他の形態によれば、前記半導体層は、前記グラフェン層の前記第２面の前記第１部分と接触し、前記グラフェン層は、前記半導体層上に配され、前記第１電極は、前記半導体層上に配され、前記ゲート絶縁層は、前記グラフェン層上に配され、前記ゲート電極は、前記ゲート絶縁層上に配される。
【００１９】
前記半導体層の表面に沿って前記グラフェン層と前記第１電極との間を概略１ｎｍ〜３０ｎｍ離隔させるギャップが形成される。
【００２０】
前記ゲート絶縁層は、前記グラフェン層と前記第１電極とを離隔させる前記ギャップを満たす。
【００２１】
前記半導体層及び前記グラフェン層の前記第２表面の第２部分の間に絶縁層をさらに備え、前記グラフェン層は、前記絶縁層と前記第２電極との間に延びている。
【００２２】
前記グラフェン層は、ゲート電圧が前記ゲート電極に印加される時、前記グラフェン層を介して電子または正孔が通過する通路として作用する。
【発明の効果】
【００２３】
本発明の実施形態によるチューナブルバリアを備えるグラフェンスイッチング素子は、半導体バリアであって、電極とグラフェン電流経路との間にエネルギーギャップを形成することでＧＮＲなどの幅の制限を受けないので、グラフェンパターニング過程におけるグラフェンの欠陥を防止できる。
【図面の簡単な説明】
【００２４】
【図１】本発明の一実施形態による半導体バリアを含むチューナブルバリアを備えるグラフェンスイッチング素子を概括的に示す断面図である。
【図２Ａ】図１のグラフェンスイッチング素子の作用を説明するエネルギーバンドダイアグラムである。
【図２Ｂ】図１のグラフェンスイッチング素子の作用を説明するエネルギーバンドダイアグラムである。
【図２Ｃ】図１のグラフェンスイッチング素子の作用を説明するエネルギーバンドダイアグラムである。
【図２Ｄ】図１のグラフェンスイッチング素子の作用を説明するエネルギーバンドダイアグラムである。
【図３】本発明の実施形態によるｎ型グラフェンスイッチング素子のＩ−Ｖ特性曲線である。
【図４】本発明の実施形態によるｐ型グラフェンスイッチング素子のＩ−Ｖ特性曲線である。
【図５】本発明の他の実施形態による半導体バリアを含むチューナブルバリアを備えるグラフェンスイッチング素子を概括的に示す断面図である。
【図６】本発明のさらに他の実施形態によるチューナブルバリアを備えるグラフェンスイッチング素子を概括的に示す断面図である。
【発明を実施するための形態】
【００２５】
以下、添付した図面を参照して本発明の実施形態を詳細に説明する。この過程で図面に示した層や領域の厚さは、明細書の明確性のために誇張して示している。明細書にわたって実質的に同じ構成要素には同じ参照番号を使用し、詳細な説明は省略する。
【００２６】
図１は、本発明の一実施形態による半導体バリアを含むチューナブルバリアを備えるグラフェンスイッチング素子１００を概括的に示す断面図である。
【００２７】
図１を参照すれば、基板１１０上にゲート絶縁層１２０が形成されている。ゲート絶縁層１２０上にはグラフェン層１３０が形成される。グラフェン層１３０で第１領域上には半導体層１４０が形成され、半導体層１４０上には第１電極１５１が形成される。グラフェン層１３０で第１領域と離隔している第２領域上には第２電極１５２が形成される。
【００２８】
第１電極１５１と第２電極１５２とは、それぞれソース電極及びドレイン電極のうち相異なる一つでありうる。第１電極１５１及び第２電極１５２は、金属またはポリシリコンで形成される。
【００２９】
基板１１０はバックゲートとして作用し、不純物でドーピングされた半導体基板または金属で形成される。
【００３０】
ゲート絶縁層１２０は、シリコン酸化膜またはシリコン窒化膜で形成される。
【００３１】
グラフェン層１３０は、化学気相蒸着法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）で製造されたグラフェンが転写された後、パターニングされて形成される。グラフェン層１３０は、１層ないし４層のグラフェンからなる。グラフェン層１３０は、キャリアが移動する通路であり、バンドギャップがゼロまたは３０ｍｅＶでありうる。
【００３２】
半導体層１４０は、シリコン、ゲルマニウム、シリコン−ゲルマニウム、ＩＩＩ−Ｖ族半導体、ＩＩ−ＶＩ族半導体などで形成される。半導体層１４０の厚さは、キャリアのトンネリングが可能な厚さに形成され、その厚さは物質によって異なるが、概略１ｎｍ〜１０ｎｍ厚さに形成される。半導体層１４０は、ｎ型不純物またはｐ型不純物のうちいずれか一つでドーピングされる。半導体層１４０は、図１に示したように、グラフェン層１３０を介してゲート電極（バックゲート基板１１０）と対向するように配される。半導体層１４０は、ゲート電圧によりエネルギーギャップが調節される。したがって、半導体層１４０はチューナブルバリアであり、半導体バリアとも称する。
【００３３】
チューナブルバリアを備えるグラフェンスイッチング素子１００は、半導体層１４０の極性によってｎ型トランジスタまたはｐ型トランジスタになるユニポーラトランジスタである。すなわち、半導体層１４０がｎ型不純物でドーピングされた場合、チューナブルバリアを備えるグラフェンスイッチング素子１００はｎ型トランジスタになり、半導体層１４０がｐ型不純物でドーピングされた場合、チューナブルバリアを備えるグラフェンスイッチング素子１００はｐ型トランジスタになる。したがって、グラフェン層１３０は、基板１１０に印加されたゲート電圧によって静電気的にドーピングされうる。
【００３４】
図２Ａないし図２Ｄは、図１のグラフェンスイッチング素子１００の作用を説明するエネルギーバンドダイアグラムである。
【００３５】
図２Ａ及び図２Ｂは、ｎ型グラフェンスイッチング素子の作用を説明する図面である。図２Ａは、ゲート電圧を印加する前の状態であり、図２Ｂは、ゲート電圧を印加した状態を示す図面である。
【００３６】
図２Ａを参照すれば、ゲート電極の基板１１０にゲート電圧が印加されていない状態で、半導体層１４０の両側にそれぞれ、グラフェン層１３０及び第１電極１５１のそれぞれの仕事関数に対応するエネルギーバンド構造が形成される。グラフェンスイッチング素子はｎ型半導体層１４０を含むので、メインキャリアは電子となる。第１電極１５１とグラフェン層１３０との間の半導体層１４０は、これらの間のエネルギー障壁となる。本発明では、半導体層１４０を半導体バリアとも称する。グラフェン層１３０と半導体層１４０との間のエネルギーギャップＥｇによりキャリアの移動が制限される。図２Ａ及び図２Ｂで、ＥＦは、グラフェン層１３０のフェルミエネルギー準位を示す。
【００３７】
図２Ｂを参照すれば、第１電極１５１及び第２電極１５２に所定の電圧を印加した状態で、バックゲートである基板１１０に所定のポジティブゲート電圧＋Ｖｇを印加すれば、半導体層１４０のエネルギーギャップＥｇが、点線で図示されたように低くなる。したがって、グラフェン層１３０から、電子が容易に第１電極１５１に移動する。これは、ゲート電圧によりグラフェンスイッチング素子１００に電流が流れることを意味し、したがって、グラフェンスイッチング素子１００は電界効果トランジスタの役割を行う。グラフェン層１３０はキャリア通路になり、伝統的な電界効果トランジスタのチャネルとは区別される。
【００３８】
一方、エネルギーギャップＥｇの減少で、半導体層１４０のトンネル効果により、電子は半導体層１４０を通過して移動してもよい。
【００３９】
ゲート電圧が増大するにつれて半導体層１４０のエネルギーギャップＥｇはさらに低くなる。したがって、半導体層１４０のエネルギーギャップＥｇは調節可能である。
【００４０】
図３は、本発明の実施形態によるｎ型グラフェンスイッチング素子のＩ−Ｖ曲線である。
【００４１】
図３を参照すれば、ソース−ドレイン電圧がポジティブである時、ゲート電圧の増大につれてエネルギーギャップが低減しつつドレイン電流が矢印Ａ方向に増大する。
【００４２】
一方、図２Ａ及び図２Ｂで、ｎ型半導体層１４０を含むグラフェンスイッチング素子１００の第１電極１５１にネガティブ電圧を印加すれば、電子がエネルギー障壁なしによく流れるが、ポジティブ電圧を印加すれば、エネルギー障壁により電流がうまく流れない。したがって、グラフェンスイッチング素子１００はダイオードの作用をする。この時にもゲート電圧でエネルギー障壁のサイズが調節されるので、電流は矢印Ｂ方向に増大してダイオード特性が調節される。
【００４３】
図２Ｃ及び図２Ｄは、ｐ型グラフェンスイッチング素子の作用を説明する図面である。図２Ｃは、ゲート電圧を印加する前の状態であり、図２Ｄは、ゲート電圧を印加した状態を示す図面である。
【００４４】
図２Ｃを参照すれば、ゲート電極の基板１１０にゲート電圧が印加されていない状態で、半導体層１４０の両側にそれぞれ、グラフェン層１３０及び第１電極１５１のそれぞれの仕事関数に対応するエネルギーバンド構造が形成される。グラフェンスイッチング素子はｐ型半導体層１４０を含むので、メインキャリアは正孔になる。第１電極１５１とグラフェン層１３０との間の半導体層１４０は、これらの間のエネルギー障壁になる。グラフェン層１３０と半導体層１４０との間のエネルギーギャップＥｇによりキャリアの移動が制限される。図２Ｃ及び図２Ｄで、ＥＦは、グラフェン層１３０のフェルミエネルギー準位を示す。
【００４５】
図２Ｄを参照すれば、第１電極１５１及び第２電極１５２に所定の電圧を印加した状態で、バックゲートの基板１１０に所定のゲートネガティブ電圧−Ｖｇを印加すれば、半導体層１４０のエネルギーギャップＥｇが点線で図示されたように小さくなる。したがって、グラフェン層１３０から、正孔が容易に第１電極１５１に移動する。これは、ゲート電圧によりグラフェンスイッチング素子１００に電流が流れることを意味し、したがって、グラフェンスイッチング素子１００は電界効果トランジスタの役割を行う。
【００４６】
一方、エネルギーギャップＥｇの減少で、半導体層１４０のトンネル効果により、正孔は半導体層１４０を通過して移動してもよい。
【００４７】
ゲート電圧の増大につれて、半導体層１４０のエネルギーギャップＥｇはさらに低くなる。したがって、半導体層１４０のエネルギーギャップＥｇは調節可能である。
【００４８】
図４は、本発明の実施形態によるｐ型グラフェンスイッチング素子のＩ−Ｖ曲線である。
【００４９】
図４を参照すれば、ソース−ドレイン電圧がネガティブである時、ゲート電圧の増大につれてエネルギーギャップが低減しつつドレイン電流が矢印Ｃ方向に増大する。
【００５０】
一方、図２Ｃ及び図２Ｄで、ｐ型半導体層１４０を含むグラフェンスイッチング素子１００の第１電極１５１にポジティブ電圧を印加すれば、正孔がエネルギー障壁を超えて流れるが、ネガティブ電圧を印加すれば、エネルギー障壁により正孔がうまく流れない。したがって、グラフェンスイッチング素子１００はダイオードの作用を行いうる。この時にも、ゲート電圧の増大でエネルギー障壁のサイズが低く調節されるので、正孔は矢印Ｄ方向に増大してダイオード特性が調節される。
【００５１】
従来のグラフェンチャネルを使用する電界効果トランジスタは、グラフェン層にバンドギャップを形成するために、グラフェンをパターニングしてＧＮＲチャネルを形成したが、該パターニング過程でグラフェンチャネルは損傷しうる。しかし、本発明によるチューナブルバリアを備えるグラフェンスイッチング素子１００は、第１電極１５１とグラフェン層１３０との間に半導体バリア１４０を配することで、第１電極１５１とグラフェン層１３０との間にエネルギーギャップを形成でき、グラフェン層１３０は単にキャリア通路の役割を行うので、グラフェン層１３０を使用して電界効果トランジスタを具現しつつも、グラフェンの幅に対して実質的に制限されないので、ＧＮＲチャネルの形成過程における収率低下を回避できる。
【００５２】
図５は、本発明の他の実施形態による半導体バリアを含むチューナブルバリアを備えるグラフェンスイッチング素子２００を概括的に示す断面図である。
【００５３】
図５を参照すれば、基板２１０上の第１領域に第１電極２５１が配され、第１領域と離隔している第２領域に絶縁層２２０が形成されている。基板２１０上で第１電極２５１と離隔しており、第１領域と第２領域との間から延びて絶縁層２２０上にグラフェン層２３０が形成される。グラフェン層２３０と第１電極２５１との離隔距離ｄは、約１ｎｍ〜３０ｎｍの厚さに形成される。そして、第２領域でグラフェン層２３０を介して、絶縁層２２０と対向するように第２電極２５２が形成される。基板２１０上には、グラフェン層２３０の一部を覆うゲート絶縁層２６０が形成されている。ゲート絶縁層２６０上にはゲート電極２７０が形成される。
【００５４】
第１電極２５１と第２電極２５２とはそれぞれ、ソース電極及びドレイン電極のうち相異なる一つでありうる。第１電極２５１及び第２電極２５２は、金属またはポリシリコンで形成される。
【００５５】
基板２１０は半導体基板である。半導体基板２１０は、前述したスイッチング素子１００の半導体層１４０に該当する。半導体基板２１０は、シリコン、ゲルマニウム、シリコン−ゲルマニウム、ＩＩＩ−Ｖ族半導体、ＩＩ−ＶＩ族半導体などで形成される。半導体基板２１０は、ｎ型不純物またはｐ型不純物のうちいずれか一つでドーピングされる。半導体基板２１０は、図３に示したように、グラフェン層２３０を介してゲート電極２７０と対向するように配される。したがって、ゲート電圧により半導体基板２１０のエネルギーバンドが影響を受ける。
【００５６】
ゲート絶縁層２６０は、シリコン酸化膜またはシリコン窒化膜で形成される。
【００５７】
グラフェン層２３０は、化学気相蒸着法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）で製造されたグラフェンが転写された後、パターニングされて形成される。グラフェン層２３０は、１層ないし４層のグラフェンで形成される。グラフェン層２３０は、キャリアが移動する通路であり、バンドギャップがゼロまたは３０ｍｅＶ以下でありうる。
【００５８】
グラフェン層２３０と半導体基板２１０との接合時、半導体基板２１０の一部は、半導体基板２１０上にグラフェン層２３０を蒸着する前に露出される。半導体基板２１０上に絶縁層を形成する場合は、接合領域の絶縁層をエッチングして、その下部の半導体基板２１０を露出させる。そして、半導体基板２１０の露出された部分に直接グラフェンを蒸着できる。
【００５９】
チューナブルバリアを備えるグラフェンスイッチング素子２００は、半導体バリアである半導体基板２１０の極性によって、ｎ型トランジスタまたはｐ型トランジスタになるユニポーラトランジスタでありうる。すなわち、半導体基板２１０がｎ型不純物でドーピングされた場合、チューナブルバリアを備えるグラフェンスイッチング素子２００はｎ型トランジスタになり、半導体基板２１０がｐ型不純物でドーピングされた場合、チューナブルバリアを備えるグラフェンスイッチング素子２００はｐ型トランジスタになる。
【００６０】
図５の実施形態によるチューナブルバリアを備えるグラフェンスイッチング素子２００の作用は、図１のチューナブルバリアを備えるグラフェンスイッチング素子１００の作用と実質的に同一であるので、詳細な説明は省略する。
【００６１】
一方、半導体基板２１０を備えるグラフェンスイッチング素子２００は、半導体基板２１０のドーピング極性によって順方向に流れる電圧の極性が定められるので、ダイオードの役割を行うこともできる。この時にも、ゲート電圧の印加でエネルギー障壁のサイズが調節されるので、ダイオード特性が調節される。
【００６２】
図６は、本発明のさらに他の実施形態によるグラフェンスイッチング素子２００’の概括的な断面図である。
【００６３】
図６を参照すれば、グラフェンスイッチング素子２００’は、第１電極２５１’、ゲート絶縁層２６０’及び絶縁層２２０’の構造を除き、図５のグラフェンスイッチング素子２００と類似している。
【００６４】
図６で、絶縁層２２０’の一部が、第１電極２５１’と基板２１０との間にある。絶縁層２２０’の一部は、ホールＨを限定する。第１電極２５１’は、ホールＨを通じて延びて基板２１０と接触する。第１電極２５１’に隣接しているゲート絶縁層２６０’の一部は、第１電極２５１’と隣接している絶縁層２２０’の一部上に形成される。第１電極２５１’、ゲート絶縁層２６０’及び絶縁層２２０’の物質は、それぞれ図５の第１電極２５１、ゲート絶縁層２６０及び絶縁層２２０の物質と同一でありうる。
【００６５】
以上、図面を参照して説明された本発明の実施形態は例示的なものに過ぎず、当業者ならば、これより多様な変形及び均等な他の実施形態が可能であるということを理解できるであろう。したがって、本発明の真の保護範囲は特許請求の範囲のみにより定められねばならない。
【産業上の利用可能性】
【００６６】
本発明は、チューナブルバリアを備えるグラフェンスイッチング素子関連の技術分野に好適に用いられる。
【符号の説明】
【００６７】
１００  グラフェンスイッチング素子
１１０  基板
１２０  ゲート絶縁層
１３０  グラフェン層
１４０  半導体層
１５１  第１電極
１５２  第２電極
【図１】
0006049351.tif 000002
【図２Ａ】
0006049351.tif 000003
【図２Ｂ】
0006049351.tif 000004
【図２Ｃ】
0006049351.tif 000005
【図２Ｄ】
0006049351.tif 000006
【図３】
0006049351.tif 000007
【図４】
0006049351.tif 000008
【図５】
0006049351.tif 000009
【図６】
0006049351.tif 000010