(57)【特許請求の範囲】
【請求項１】
書き込み信号に応じて、第１のノードに電源電位を入力するか、または接地させるかを選択するコントローラと、
一方の電極が前記第１のノードと電気的に接続された第１の容量素子と、
前記第１の容量素子の他方の電極に、前記書き込み信号を遅延して出力する遅延回路と、
前記第１のノードと電気的に接続されたゲート電極と、データ信号が入力される第１の電極と、前記データ信号を記憶する第２のノードと電気的に接続された第２の電極と、を有する第１のトランジスタと、
前記第２のノードと電気的に接続された読み出し回路と、
一方の電極が接地され、他方の電極が前記第２のノードと電気的に接続された第２の容量素子と、を有し、
前記読み出し回路は、読み出し信号に応じて前記第２のノードの電位に応じた信号を出力し、
前記読み出し回路は、第２のトランジスタ乃至第４のトランジスタと、第３の容量素子と、反転素子と、を有し、
前記第２のトランジスタは、前記第２のノードと電気的に接続されたゲート電極と、接地された第１の電極と、前記第３のトランジスタの第１の電極と電気的に接続された第２の電極と、を有し、
前記第３のトランジスタは、前記読み出し信号が入力されるゲート電極と、前記第４のトランジスタの第１の電極と電気的に接続された第２の電極と、を有し、
前記第４のトランジスタは、前記読み出し信号が入力されるゲート電極と、前記電源電位が入力される第２の電極と、を有し、
前記第３の容量素子は、接地された一方の電極と、前記第３のトランジスタの第２の電極と電気的に接続された他方の電極と、を有し、
前記反転素子は、前記第３のトランジスタの第２の電極と電気的に接続された入力端子と、前記第２のノードの電位に応じた信号を出力する出力端子と、を有することを特徴とする記憶装置。
【請求項２】
請求項１において、
前記コントローラは、
電源と前記第１のノードとの間に、前記書き込み信号に応じて前記第１のノードに電源電位又は接地電位を入力するスイッチと、
前記電源と前記スイッチとの間に、前記電源から前記第１のノードに向かって順方向となるように電気的に接続されたダイオードと、を有することを特徴とする記憶装置。
【請求項３】
請求項１または請求項２において、
前記第１のトランジスタは、チャネルが酸化物半導体層に形成されることを特徴とする記憶装置。
【請求項４】
請求項１または請求項２において、
前記第１のトランジスタは、チャネルが酸化物半導体層に形成され、
前記酸化物半導体層は、透過型電子顕微鏡によって粒界が観察されない結晶部を有し、
前記結晶部は、前記酸化物半導体層の表面の法線ベクトルに平行な方向にｃ軸が揃う領域を有することを特徴とする記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は記憶装置及び記憶装置の駆動方法に関する。
【背景技術】
【０００２】
半導体を用いた記憶装置には多くの種類がある。例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）やスタティックランダムアクセスメモリ（ＳＲＡＭ）、電子的消去可能プログラマブルリードオンリーメモリー（ＥＥＰＲＯＭ）やフラッシュメモリ等である。
【０００３】
ＤＲＡＭは揮発性記憶装置の代表的な例である。ＤＲＡＭの記憶セルは書き込み及び読み出し用のトランジスタと容量素子からなり、記憶セルに設けた容量素子に電荷を保持することによってデータを記憶する（非特許文献１参照）。しかし、スイッチングに用いられているトランジスタは、オフ状態であってもリーク電流が生じるため、データ保持のためには数十ミリ秒間隔で再書き込み（リフレッシュ）動作を行う必要があり、消費電力の増大を招いている。
【０００４】
非特許文献１に記載のＤＲＡＭでは、メモリセルを構成するトランジスタを３次元に形成し、一つのメモリセルが占める面積を縮小しつつ、トランジスタの実効的なチャネル長を短チャネル効果が生じない程度に維持する方法が考えられている。例えば、トランジスタのチャネル部が形成される領域にＵ字状の縦長溝を形成し、その溝の壁面に沿ってゲート絶縁層を形成し、さらにその溝にゲート電極を埋め込んだ構造が開示されている。
【０００５】
しかしながら、従来のＤＲＡＭは、データを保持するために数十ミリ秒間隔でリフレッシュ動作を行う必要があり、消費電力の増大を招いている。また、頻繁にトランジスタのオン状態オフ状態が切り替わるのでトランジスタの劣化が問題となっている。
【０００６】
不揮発性の記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、トランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該フローティングゲートに電荷を保持させることで記憶を行う。そのため、データの保持期間は長く、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利点を有している（特許文献１参照）。
【０００７】
しかし、書き込みの際のトンネル電流によって記憶装置を構成するゲート絶縁層が劣化するため、多くの書き込み操作によって記憶装置が機能しなくなるという問題が生じる。また、フローティングゲートに電荷を注入する、またはその電荷を除去するためには、比較的高い電圧と長い時間を要するので、書き込みまたは消去の高速化が容易ではないという問題もある。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開昭５７―１０５８８９号公報
【非特許文献】
【０００９】
【非特許文献１】Ｋｉｎａｍ  Ｋｉｍ、「Ｔｅｃｈｎｏｌｏｇｙ  ｆｏｒ  ｓｕｂ−５０ｎｍ  ＤＲＡＭ  ａｎｄ  ＮＡＮＤ  Ｆｌａｓｈ  Ｍａｎｕｆａｃｔｕｒｉｎｇ」、Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  Ｍｅｅｔｉｎｇ，  ２００５．  ＩＥＤＭＴｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ、２００５年１２月、ｐ．  ３３３  −  ３３６
【発明の概要】
【発明が解決しようとする課題】
【００１０】
半導体を用いた記憶装置の多くは、複数の電源電位を用いて駆動する構成とすることで、データの書き込み速度を高めている。
【００１１】
例えば、スイッチとして機能するトランジスタを介して容量素子に電荷を蓄積してデータを書き込む記憶装置において、該記憶装置にデータを高速に書き込むには、該トランジスタのソース・ゲート間の電位差を十分に大きくする必要がある。したがって、該トランジスタのゲートを駆動する電源電位と、該容量素子にデータを書き込む信号の電源電位とが必要となり、ゲートを駆動する電源電位は容量素子にデータを書き込む信号の電源電位よりも高い必要がある。
【００１２】
複数の電源電位は、電圧変換器（コンバータともいう）を用いて生成するが、電圧変換器の変換効率は１より小さいため、記憶装置に用いる変換器の数が多いほど記憶装置の電力の利用効率は悪くなってしまうという問題がある。
【００１３】
本発明はこのような技術的背景のもとでなされたものである。したがって本発明の一態様は、書き込み速度を損なうことなく、消費電力の低減された記憶装置を提供することを課題の一とする。また、該記憶装置の駆動方法を提供することを課題の一とする。
【課題を解決するための手段】
【００１４】
そこで、電圧変換器を用いずに、ブートストラップ回路を用いることで、データとして書き込まれる信号と等しい電位だけで動作する記憶装置とする。具体的には、トランジスタのゲートと、第１の容量素子の一方の電極が接続された第１のノードに、電源から電源電圧を与えて電荷を蓄積し、続いて第１の容量素子の他方の電極に該電源電位と等しい電位を印加することにより、該トランジスタのゲートの電位を容量結合によって該電源電位よりも上昇させる。ゲートの電位の上昇によってトランジスタがオンとなり、そして該電源電圧と等しい電位あるいは接地電位を入力データ信号としてトランジスタを介して第２のノードに与えることでデータを書き込む。このデータ書き込みメカニズムを採用することで、単一の電位で記憶装置が駆動でき、トランジスタのゲートの電位を該電源電位より高い状態とすることで書き込み速度を向上させつつ、電圧変換器を削減することにより、記憶装置が消費する電力を削減できる。
【００１５】
したがって、本発明の一態様は、書き込み信号に応じて、第１のノードに電源電位を入力するか、電位を保持させるか、接地させるかを選択するコントローラと、一方の電極が第１のノードに接続する第１の容量素子と、第１の容量素子の他方の電極に、書き込み信号を遅延して出力する遅延回路と、第１のノードと接続されるゲート電極と、入力データ信号が入力される第１の電極と、入力データ信号を記憶する第２のノードと接続される第２の電極とを備える第１のトランジスタ（ｎチャネル型のノーマリーオフ型トランジスタ）と、第２のノードと接続される読み出し回路と、を有し、第２のノードは、一方の電極が接地された第２の容量素子の他方の電極と、読み出し回路が備える第２のトランジスタのゲート電極と、が接続され、読み出し回路は、読み出し信号に応じて前記第２のノードの電位に応じた信号を出力する記憶装置である。
【００１６】
本発明の一態様の記憶装置は、データとして書き込まれる信号と等しい電位を用いて、高速に書き込み動作を行うことができる構成となっている。したがって、電圧変換器を削減することができ、消費電力が低減された記憶装置を提供することができる。
【００１７】
本発明の記憶装置に用いるコントローラは電源と第１のノードとの間に、書き込み信号に応じて第１のノードに電源電位又は接地電位を入力するスイッチと、電源とスイッチとの間に、電源から第１のノードに向かって順方向となるように接続されたダイオードと、を有する記憶装置であることが好ましい。
【００１８】
コントローラが上記のような回路構成をとると、比較的、簡単な回路でコントローラを構成することができ、複雑な回路を用いることなく、消費電力の低減された記憶装置を提供することができる。
【００１９】
また、該記憶装置に用いる第１のトランジスタのソース電極及びドレイン電極の一方は、データを保持する第２のノードと電気的に接続している。そのため、第１のトランジスタはオフ電流が低減されたトランジスタであることが好ましい。例えば、第１のトランジスタのオフ状態におけるチャネル幅１μｍあたりの電流が１×１０―１７Ａ／μｍ以下であると好ましい。
【００２０】
また、第１のトランジスタに、半導体層に酸化物半導体を有するトランジスタを用いることが好ましい。酸化物半導体層にチャネルが形成されるトランジスタは、キャリアが少なく、オフ電流を極めて小さくすることができる。
【００２１】
また、本発明の記憶装置の駆動方法は、コントローラ及び遅延回路に、電源電位と等しい電位を有する第１の書き込み信号を入力し、第１の書き込み信号に応じてコントローラが第１のノードに電源電位を入力し、第１の容量素子の一方の電極が接続された第１のノードに電源電位に応じた電荷を保持させる第１のステップと、第１の容量素子の他方の電極に、遅延回路が遅延した第１の書き込み信号を入力し、第１のトランジスタのゲート電極と接続された第１のノードの電位を電源電位よりも高くする第２のステップと、第１のトランジスタの第１の電極に入力データ信号を入力し、第１のトランジスタの第２の電極と、一方の電極が接地した第２の容量素子の他方の電極と、が接続された第２のノードに、入力データ信号の電位に応じた電荷を書き込む第３のステップと、コントローラ及び遅延回路に、接地電位を有する第２の書き込み信号を入力してゲート電極を接地し、接地した第１のトランジスタを用いて第２のノードに入力データ信号を保持させる第４のステップと、ゲート電極が第２のノードに接続された第２のトランジスタを備える読み出し回路に読み出し信号を入力し、第２のトランジスタのオン−オフを判別することで、第２のノードの電位を読み出す第５のステップと、を有する記憶装置の駆動方法である。
【発明の効果】
【００２２】
本発明によれば、書き込み速度を損なうことなく、消費電力の低減された記憶装置を提供することができる。また、該記憶装置の駆動方法を提供することができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の一態様の記憶装置を示す図。
【図２】本発明の一態様の記憶装置の一部を示す図。
【図３】本発明の一態様の記憶装置の一部を示す図。
【図４】本発明の記憶装置のタイミングチャートを示す図。
【図５】本発明の一態様の記憶装置の一部を示す図。
【図６】本発明の一態様の記憶装置の一部を示す図。
【図７】酸化物材料の結晶構造を示す図。
【図８】酸化物材料の結晶構造を示す図。
【図９】酸化物材料の結晶構造を示す図。
【図１０】酸化物材料の結晶構造を示す図。
【図１１】計算によって得られた移動度のゲート電圧依存性を示す図。
【図１２】計算によって得られたドレイン電流と移動度のゲート電圧依存性を示す図。
【図１３】計算によって得られたドレイン電流と移動度のゲート電圧依存性を示す図。
【図１４】計算によって得られたドレイン電流と移動度のゲート電圧依存性を示す図。
【図１５】計算に用いたトランジスタの断面構造を示す図。
【図１６】本発明の一態様に用いるトランジスタの断面構造を示す図。
【発明を実施するための形態】
【００２４】
以下に本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の主旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更しうることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
【００２５】
また、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
【００２６】
また、ソースやドレインの機能は異なる極性のトランジスタを採用する場合や、回路動作において、電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、ソースやドレインの用語は入れ替えて用いることが出来るものとする。さらに、本明細書ではトランジスタのソース、またはドレインのどちらか一方のことを第１の電極と呼び、ソース、またはドレインの他方を第２の電極と呼ぶことがある。
【００２７】
また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、コイル、容量素子、その他の各種機能を有する素子などが含まれる。
【００２８】
なお、本明細書等においてノードとは、回路を構成する素子の電気的な接続を可能とする素子（例えば、配線など）のことをいう。したがって、”Ａが接続されたノード”とは、Ａと電気的に接続され、且つＡと同電位と見なせる配線のことをいう。なお、配線の途中に電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオードなど）が１個以上配置されていても、Ａと同電位と見なせれば同じノードであるとする。
【００２９】
なお、一般的に電圧とは、ある二点間における電位の差（電位差ともいう）のことをいう。しかし、電圧及び電位の値は、回路図などにおいていずれもボルト（Ｖ）で表されることがあるため、区別が困難である。そこで、本明細書では、特に指定する場合を除き、ある一点の電位と基準となる電位（基準電位ともいう）との電位差を、該一点の電圧として用いる場合がある。
【００３０】
（実施の形態１）
本実施の形態では、本発明の一態様の記憶装置について説明する。図１に本実施の形態の記憶装置を示す。
【００３１】
図１に示す記憶装置は、コントローラ１５１、遅延回路１５３、読み出し回路１５５、第１の容量素子１５７、第１のトランジスタ１５９、第２の容量素子１６１を有する。
【００３２】
コントローラ１５１の出力端子、第１の容量素子１５７の一方の電極、及び第１のトランジスタ１５９のゲート電極は互いに電気的に接続され、電荷が保持される第１のノード（Ｍ１）を形成する。また、第１のトランジスタ１５９の第２の電極、一方の電極が接地されている第２の容量素子１６１の他方の電極、及び読み出し回路１５５の入力端子は互いに電気的に接続され、電荷が保持される第２のノード（Ｍ２）を形成する。
【００３３】
コントローラ１５１には書き込み信号（ＯＳ＿ＷＥ）が入力され、書き込み信号の電位に応じて、第１のノードに電源電位（Ｖｄｄ）または接地電位を入力する。第１のノードに電源電位が入力されると、第１のノードと接続する第１の容量素子に電源電位に応じた電荷が蓄積される。なお、本明細書においてコントローラ１５１が第１のノードに電源電位を入力してから、第１のノード及び第１の容量素子に電源電位に応じた電荷が蓄積されるまでの期間をプリチャージ期間と呼ぶ。
【００３４】
本実施の形態のコントローラ１５１は書き込み信号（ＯＳ＿ＷＥ）としてＨレベルの信号が入力されると第１のノードを電源と接続し、書き込み信号（ＯＳ＿ＷＥ）としてＬレベルの信号が入力されると、第１のノードを接地するものとする。また、コントローラ１５１は第１のノードと電気的に接続する第１の容量素子に蓄積された電荷を保持する機能も有する。本発明の記憶装置に用いることのできるコントローラはこれに限られず、書き込み信号としてＨレベルの信号が入力された際に、第１のノードを接地し、Ｌレベルの信号が入力された際に第１のノードを電源と接続する構成であってもよい。
【００３５】
なお、ここでいうＨレベル、Ｌレベルの信号とは、それぞれ電源電位、接地電位と等しい電位の信号とする。Ｈレベルの信号として電源電位と等しい電位の信号を入力し、Ｌレベルの信号として接地電位と等しい信号を入力することによって、記憶装置内の電圧変換器の数を減らし、消費電力を低減することができる。また、ここで、電源電位または接地電位と等しい電位とは、電源電位または接地電位に対して、電圧変換器等の電圧を変化させるための回路を用いて、電位を変化させた電位ではないことを意味する。したがって、電源電位として入力された電位が配線抵抗等によって電圧降下し、電源電位と正確に一致する電位とはならなくとも、ここでは電源電位と等しい電位として扱う。なお、本実施の形態で示す他の信号についても以下同様である。
【００３６】
記憶装置に入力データ信号として、Ｈレベルの信号が入力されると、記憶装置は電源電位に応じた電荷を保持することでデータを記憶する。
【００３７】
遅延回路１５３には書き込み信号（ＯＳ＿ＷＥ）が入力される。遅延回路１５３は入力された書き込み信号を遅延し、遅延された書き込み信号を第１の容量素子１５７の他方の電極に出力する。遅延回路１５３が書き込み信号を遅延する時間は、少なくとも、コントローラ１５１に入力された書き込み信号に応じて第１のノードに電源電位が入力され、第１のノードに電源電位に応じた電荷が蓄積されるだけの時間であればよい。
【００３８】
図２にコントローラ１５１及び遅延回路１５３の具体的な回路構成の一例を示す。
【００３９】
図２に示すコントローラ１５１はダイオード２０１と、反転素子２０２と、第１のスイッチングトランジスタ２０３と、を有する。ダイオード２０１は電源と第１のノードの間にあり、電源から第１のノードに向かって順方向となるように接続されている。ダイオード２０１は第１のノードと電気的に接続する第１の容量素子に蓄積された電荷を保持する役割を果たしている。反転素子２０２には書き込み信号（ＯＳ＿ＷＥ）が入力され、書き込み信号を反転した値を第１のスイッチングトランジスタ２０３のゲート電極に出力する。第１のスイッチングトランジスタ２０３の第１の電極は接地され、第２の電極はダイオード２０１のカソードと電気的に接続している。
【００４０】
書き込み信号（ＯＳ＿ＷＥ）としてＨレベルの信号が入力されているとき、第１のスイッチングトランジスタ２０３のゲート電極には反転素子２０２によって反転されたＬレベルの信号が入力され、第１のスイッチングトランジスタはオフとなる。したがって、第１のノード（Ｍ１）には電源電位が入力され、第１のノードの電位は電源電位と等しい。書き込み信号にＬレベルの信号が入力されているとき、第１のスイッチングトランジスタ２０３には、反転素子によって反転されたＨレベルの信号が入力され、第１のスイッチングトランジスタがオンとなるため、第１のノードには接地電位が入力され、また、蓄積されていた電荷が放出される。
【００４１】
図２に示す遅延回路１５３は抵抗２０５と容量素子２０７と、バッファ回路２０９と、を有する。書き込み信号（ＯＳ＿ＷＥ）は抵抗２０５に入力され、抵抗２０５は、一方の電極が接地された容量素子２０７及びバッファ回路２０９の入力端子と電気的に接続し、バッファ回路２０９の出力端子は、第１の容量素子１５７と電気的に接続する。
【００４２】
図１に示すように、第１の容量素子１５７は、一方の電極がコントローラ１５１の出力端子及び第１のトランジスタ１５９のゲート電極と電気的に接続し、コントローラ１５１を介して第１の容量素子１５７の一方の電極に電源電位が入力される。第１の容量素子１５７の他方の電極は遅延回路１５３の出力端子と電気的に接続し、遅延回路１５３を介して、遅延された書き込み信号が入力される。
【００４３】
第１のトランジスタ１５９の第１の電極には入力データ信号（Ｄａｔａ）が入力される。
【００４４】
第１のトランジスタ１５９の第２の電極は入力データ信号を保持する第２のノード（Ｍ２）を形成する。そのため、第１のトランジスタ１５９の第１の電極と、第２の電極との間のオフ電流は低い方が好ましい。好ましくは、トランジスタをオフにした時のリーク電流がチャネル幅１μｍあたり、１０ａＡ（１×１０―１７Ａ）以下、好ましくはチャネル幅１μｍあたり１ａＡ（１×１０―１８Ａ）以下、さらに好ましくはチャネル幅１μｍあたり１ｚＡ（１×１０−２１Ａ）以下、さらに好ましくはチャネル幅１μｍあたり１００ｙＡ（１×１０−２２Ａ）以下である。
【００４５】
ここで、第１のトランジスタ１５９には、例えば、酸化物半導体を用いたトランジスタが適用される。酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有している。このため、第１のトランジスタ１５９をオフ状態とすることで、第２のノードの電位を極めて長期間にわたって保持することが可能である。そして、第２の容量素子１６１を有することによって、第２のノードに与えられた電荷の保持がさらに容易となる。図中では、酸化物半導体を用いたトランジスタであることを示すため、第１のトランジスタ１５９にＯＳの文字を付した。
【００４６】
第２のノードには、第１のトランジスタ１５９を介して、入力データ信号（Ｄａｔａ）が入力され、第２の容量素子１６１には、入力データ信号に応じた電荷が蓄積される。
【００４７】
読み出し回路１５５は第２のノードと電気的に接続し、読み出し信号（ＯＳ＿ＲＤ）に応じて、第２のノードに保持されている電荷に応じた信号を読み出し、読み出された信号を出力信号Ｑとして出力する回路である。なお、図示していないが、読み出し回路１５５は電源と接続しており、電源電位によって駆動する。そのため、本実施の形態の記憶装置は、読み出し回路を駆動するために、電位を生成する電圧変換器等を設ける必要がなく、消費電力を低減することができる。
【００４８】
本実施の形態の読み出し回路１５５は、第１のトランジスタ１５９の第２の電極及び、一方の電極が接地されている第２の容量素子１６１の他方の電極と電気的に接続するゲート電極を備えるトランジスタを有している。このような構成とすることで、読み出し回路が有する該トランジスタのゲート電極が第２のノードと接続し、第２のノードから読み出し回路へ流れるオフ電流が極めて少なく、第２のノードが電荷を長期間保持することができる。
【００４９】
読み出し回路１５５は例えば図３のような回路構成とすることができる。
【００５０】
図３に示す読み出し回路１５５は、ゲート電極が第２のノード（Ｍ２）と電気的に接続する第２のトランジスタ３０１と、第２のトランジスタ３０１と等しい導電型の第３のトランジスタ３０３と、第２のトランジスタ３０１及び第３のトランジスタ３０３とは異なる導電型の第４のトランジスタ３０５を有する。本実施の形態では、第２のトランジスタ３０１及び第３のトランジスタ３０３をｎ型のトランジスタとし、第４のトランジスタ３０５をｐ型のトランジスタとする。
【００５１】
第２のトランジスタ３０１のゲート電極は第１のトランジスタ１５９の第２の電極、及び第２の容量素子１６１の他方の電極と電気的に接続し、電荷を保持する第２のノード（Ｍ２）を形成している。第２のトランジスタ３０１の第１の電極は接地され、第２の電極は第３のトランジスタ３０３の第１の電極と電気的に接続している。
【００５２】
第３のトランジスタ３０３の第２の電極は第４のトランジスタ３０５の第１の電極と電気的に接続しており、第４のトランジスタ３０５の第２の電極は電源と電気的に接続している。
【００５３】
第３のトランジスタ３０３のゲート電極及び第４のトランジスタ３０５のゲート電極には読み出し信号（ＯＳ＿ＲＤ）が入力される。第３のトランジスタ３０３と第４のトランジスタ３０５の導電型は異なるため、第３のトランジスタ３０３と第４のトランジスタ３０５はどちらか一方がオンのときには他方はオフとなる。
【００５４】
第３の容量素子３０７の一方の電極は接地され、他方の電極は第３のトランジスタ３０３の第２の電極、第４のトランジスタ３０５の第１の電極及び反転素子３０９と電気的に接続し、第３のノード（Ｍ３）を形成している。
【００５５】
反転素子３０９の入力端子は第３のノード（Ｍ３）と電気的に接続している。したがって、反転素子３０９には第３のノードの電位が入力される。反転素子３０９の出力端子は、読み出し回路１５５の出力端子となっているため、反転素子３０９から出力された値が記憶装置に保持されていた値として読み出される。
【００５６】
読み出し回路１５５の構成は上記の回路に限定されず、この他にも比較器を用いた回路等、第２のノード（Ｍ２）が保持している電荷を判別することができる回路であればよい。
【００５７】
続いて、本実施の形態の記憶装置の駆動方法について説明する。図４に本発明の記憶装置を駆動する際のタイミングチャートについて示す。
【００５８】
図４（Ａ）は本実施の形態の記憶装置が書き込み動作を行う際のタイミングチャートである。タイミングチャート内のＶｓは電源からコントローラに入力される電位、ＯＳ＿ＷＥは書き込み信号の電位を示す。また、Ａ１は第１の容量素子１５７の他方の電極の電位を、Ｄａｔａは入力データ信号の電位を示し、Ｍ１は第１のノードの電位を、Ｍ２は第２のノードの電位を示す。
【００５９】
なお、初期状態では、第１のノードは接地されており、第１のノードに接続する第１の容量素子１５７には電荷が蓄積されておらず、第１のノードの電位は接地電位となる。同様に、第２のノード（Ｍ２）の電位も接地電位であるとする。電源は初期状態においてオン（Ｈレベルの電位）となっている。なお、Ｈレベルの信号の電位は電源電位Ｖｄｄである。
【００６０】
記憶装置へのデータの書き込み方法について示す。
【００６１】
記憶装置への書き込みには、まず第１のステップとして、書き込み信号（ＯＳ＿ＷＥ）をＨレベルの信号とし、コントローラ１５１及び遅延回路１５３にＨレベルの信号を入力する。Ｈレベルの信号がコントローラに入力されると、電源電位が第１のノードに入力されるため、第１のノードの電位（Ｍ１）が電源電位Ｖｄｄまで上昇する（図４（Ａ）の期間Ｔ１参照）。
【００６２】
第１のノードに入力された電源電位Ｖｄｄによって、第１のノードと接続する第１の容量素子１５７には電源電位Ｖｄｄに応じた電荷が蓄積され、上記プリチャージ期間（図４（Ａ）の期間Ｔ１）が終了する。
【００６３】
続く第２のステップでは、遅延回路１５３に入力された書き込み信号（Ｈレベルの信号）が、遅延回路によって遅延された後、前記第１の容量素子１５７の他方の電極（Ａ１）に入力される（図４（Ａ）の期間Ｔ２参照）。
【００６４】
第１の容量素子１５７の他方の電極にＨレベルの信号が入力されることで、第１の容量素子１５７の他方の電極の電位が、入力された信号の電位、つまりＨレベルの信号の電位（＝電源電位Ｖｄｄ）と等しい分だけ上昇する。それに伴い、第１の容量素子１５７の一方の電極も、第１の容量素子１５７の他方の電極との容量結合によって電源電位Ｖｄｄだけ電位が上昇する。
【００６５】
このとき、第１の容量素子１５７には、プリチャージ期間に蓄積された電源電位に応じた電荷が蓄積されている。また、第１のノードに蓄積された電荷はコントローラ１５１が有するダイオードによって保持されている。したがって、遅延回路１５３から遅延した信号が入力した際、第１の容量素子１５７の一方の電極の電位は、プリチャージ期間に蓄積した電源電位Ｖｄｄに応じた電荷に、遅延された書き込み信号を加算した電位となり、理想的には２Ｖｄｄとなる。つまり、第２のステップでは、容量結合を利用して第１のノードの電位を上昇させるブートストラップ動作が行われる。
【００６６】
続く、第３のステップでは、第１のノードの電位の上昇に応じて第１のトランジスタ１５９がオンとなり、第１のトランジスタ１５９を介して入力データ信号が第２のノード（Ｍ２）に入力される（図４（Ａ）期間Ｔ２および期間Ｔ３参照）。
【００６７】
第１のトランジスタ１５９の第１の電極（ソース電極）には、入力データ信号として電源電位または接地電位が入力されている。したがって、第１のトランジスタ１５９をオンとするためには、電源電位よりも高い電位を第１のトランジスタ１５９のゲート電極に与える必要がある。
【００６８】
しかし、高電位を入力するための電圧変換器を用いると消費電力が増大する。また、電圧変換器の変換効率は１００％ではないため、電圧変換器を用いたことによる、電力の損失が生じる。
【００６９】
本実施の形態の記憶装置は、上記のように、ブートストラップ動作を利用することで、電圧変換器を用いずに、第１のトランジスタ１５９のゲート電極に高電位を入力するので、高速動作を行わせることができる。また、電圧変換器の数が低減されるため、消費電力を低減した回路を構成することができる。
【００７０】
第１のトランジスタ１５９がオンとなると、入力データ信号が第１のトランジスタ１５９を介して第２のノードに入力され、第２の容量素子に入力データ信号に応じた電荷が蓄積される。
【００７１】
入力データ信号としては電源電位か接地電位が入力される。ここでは、電源電位（Ｈレベルの信号）が入力されたときに、データ”１”が書き込まれたとし、接地電位（Ｌレベルの電位）が入力されたときにデータ”０”が書き込まれたとする。いずれかが選択的に与えられることで、記憶装置に１ビットの情報を書き込むことができる。
【００７２】
なお、このとき第１のトランジスタ１５９のゲート電極の電位は、ブートストラップ動作によって２Ｖｄｄとなっているので、入力データ信号として電源電位、接地電位のどちらが入力されていても、第１のトランジスタ１５９の第１の電極（ソース電極）とゲート電極との電位差を、第１のトランジスタ１５９を高速でオンとするのに十分な電位差とすることができる。したがって、記憶装置への書き込み動作を高速に行うことが出来る。
【００７３】
なお、第１のトランジスタ１５９の第１の電極に入力データ信号を入力するタイミングは、ブートストラップ動作によって、第１のノードの電位が上昇する期間より前であればいつでもよい。本実施の形態では、第１のステップの書き込み信号（ＯＳ＿ＷＥ）の電位をＨレベルとするタイミングと等しいタイミングで入力データ信号を入力した。
【００７４】
ここまでで、記憶装置へのデータの書き込みは終了する。続くステップでは、記憶装置にデータの保持を行わせて、電源を落とす動作について説明する。
【００７５】
続く、第４のステップで、書き込み信号としてＬレベルの信号をコントローラ１５１及び遅延回路１５３に入力する。書き込み信号のＬレベルの信号がコントローラに入力されることで、コントローラ１５１が第１のノードに接地電位を入力する。したがって、第１のノードに蓄積されていた電荷は放出されて、第１のノードの電位は接地電位となる（図４（Ａ）の期間Ｔ４参照）。
【００７６】
したがって、第１のノードと電気的に接続されている第１のトランジスタ１５９のゲート電極の電位も接地電位となり、第１のトランジスタ１５９がオフとなる。第１のトランジスタ１５９がオフとなったことで、第２のノードに対する入力データ信号の入力は停止する。
【００７７】
第１のトランジスタ１５９はチャネルが酸化物半導体に形成されるトランジスタである。したがって、該トランジスタのオフ電流は極めて小さく、第１のトランジスタ１５９がオフとなり、第２のノードに対して入力データ信号の入力が停止しても、第２のノードに蓄積されていた電荷は長時間に渡って保持される。
【００７８】
そのため、電源を切って、記憶装置への電力の入力がなくなっても、第２のノードは書き込まれたデータを長時間保持することができる。データの保持に電力の供給を必要としないため、消費電力を低減することができる。
【００７９】
以上の動作によって、記憶装置はデータを保持することができる。
【００８０】
続いて、記憶装置に保持されているデータを読み出す動作について説明する。図４（Ｂ）に、記憶装置が保持されているデータを読み出す際のタイミングチャートを示す。なお、本実施の形態では、読み出し回路１５５として、図３に示す回路を用いて、読み出し動作を説明する。
【００８１】
図４（Ｂ）のタイミングチャートおいて、Ｖｓは電源の電位、ＯＳ＿ＲＤは読み出し信号の電位、Ｍ３は第３の容量素子３０７の他方の電極の電位、Ｑは記憶装置の出力の電位を示している。記憶装置は第２のノードに保持されている電荷に応じた信号を出力する。なお、図４（Ｂ）のタイミングチャートでは記憶装置にＨレベルの信号が書き込まれているときの動作について示す。
【００８２】
読み出し動作を行う前は、読み出し信号（ＯＳ＿ＲＤ）としてＬレベルの信号が入力されている。そのため、ｎ型トランジスタである第３のトランジスタ３０３は、オフ状態である。反対に、ｐ型トランジスタである第４のトランジスタ３０５はオンとなる。第４のトランジスタ３０５がオンであると、電源と第３の容量素子３０７が導通するため、第３の容量素子３０７には電源電位に応じた電荷が蓄積される（図４（Ｂ）の期間Ｔ５参照）。
【００８３】
なお、電源のスイッチが入るまでは、第３の容量素子３０７に蓄積された電荷量は不明であるため、タイミングチャート上では、点線で示し、不定状態（Ｘ）として示した。
【００８４】
記憶装置に記憶されたデータを読み出すためには、まず読み出し信号（ＯＳ＿ＲＤ）をＨレベルの信号とする（期間Ｔ６）。Ｈレベルの信号が入力されると、ｐ型トランジスタである第４のトランジスタ３０５がオフとなり、ｎ型トランジスタである第３のトランジスタ３０３がオンとなる。したがって、第３の容量素子３０７と電源との導通が切れて、第３の容量素子３０７に蓄積されている電荷が、第３のトランジスタ３０３へ流れ込む。
【００８５】
このとき、第３のトランジスタ３０３はオンであるため、第３の容量素子３０７に蓄積されている電荷は、第３のトランジスタ３０３を介して第２のトランジスタ３０１へと流れ込む。このとき、第２のノードＭ２にＨレベルの信号が保持され、第２のトランジスタ３０１のゲート電極にＨレベルの信号が入力されていると、第２のトランジスタ３０１はオンとなり、第３の容量素子３０７に蓄積されている電荷は第２のトランジスタ３０１を通じて接地電位へと流れ込み放出される。したがって、第３の容量素子３０７の他方の電極の電位はＬレベルとなる（図４（Ｂ）の期間Ｔ６参照）。
【００８６】
したがって、反転素子３０９にはＬレベルの信号が入力され、反転素子３０９の出力はＨレベルの信号となる。反転素子３０９の出力を記憶装置の出力として取り出しているため、Ｈレベルの信号が記憶装置の出力として取り出される。
【００８７】
ここで、反対に第２のノードにＬレベルの信号が保持されていた場合を考える。
【００８８】
第２のノードにＬレベルの信号が保持されていた場合、第２のトランジスタ３０１はオフとなる。そのため、読み出し信号にＨレベルの信号を入力し、第３のトランジスタ３０３をオンとしても、第３の容量素子３０７は接地電位とは接続せず、蓄積されていた電荷を保持する。
【００８９】
したがって、反転素子３０９には、第３の容量素子が蓄積していた電荷（電源電位＝Ｈレベルの信号）が入力され、反転素子３０９の出力はＬレベルとなり、記憶装置がＬレベルの信号を読み出す。
【００９０】
上記の動作より、読み出し回路１５５は第２のトランジスタ３０１のゲート電極に保持されている電荷を第２のトランジスタ３０１のオン・オフ状態から判別し、第２のノードに保持されているデータに応じた信号を読み出す。
【００９１】
以上の動作により、記憶装置はデータの読み出しを行う。
【００９２】
読み出し動作が終了したら、読み出し信号をＬレベルへと戻す（図４（Ｂ）の期間Ｔ７参照）。読み出し信号として、Ｌレベルの信号が入力されることで、ｐ型トランジスタである、第４のトランジスタ３０５がオンとなり、第３の容量素子３０７には電源電位に応じた電荷が蓄積される。
【００９３】
読み出し信号として、Ｌレベルの信号が入力されているとき、記憶装置の出力は第２のノードに保持されている電位にかかわらず、Ｌレベルである。したがって、記憶装置のデータを読む際には、読み出し信号がＨレベルとなっているときの、信号のみを読み込む。したがって、タイミングチャート上では、読み出し信号にＨレベルの信号が入力されていないときの記憶装置の出力は不定（ｘ）とした。
【００９４】
読み出し回路１５５は、電源と第４のトランジスタ３０５との間にスイッチを設けて、読み出し信号がＬレベルとなっているとき、すなわち、読み出し動作を行っていないときは、電源と他の電気素子との接続を切ることで、消費電力をさらに低減する構成としてもよい。
【００９５】
本実施の形態の記憶装置は、ブートストラップ回路を用いることで、データを書き込む信号と等しい電位のみで動作する記憶装置である。具体的には、トランジスタのゲートと、第１の容量素子の一方の電極が接続された第１のノードに、電源から電源電位を与えて電荷を蓄積し、続いて第１の容量素子の他方の電極に前記電源電位と等しい電位を印加することにより、該トランジスタのゲートの電位を前記電源電位よりも高くする。トランジスタのゲートの電位を前記電源電位より高い状態とすることで高速で書き込みができ、また、電圧変換器を削減することができるので、記憶装置が消費する電力を削減できる。
【００９６】
また、本実施の形態の記憶装置は、データを保持するノードを構成するトランジスタに、チャネル層が酸化物半導体層に形成されるトランジスタを用いることで、オフ電流が低減され、長時間、記憶を保持することができる記憶装置を提供することができる。
【００９７】
本実施の形態の記憶装置は、遅延回路を用いて、一つの信号で、ブートストラップ回路と、データの入力回路を制御することで、比較的シンプルな回路構成で、消費電力の低減された回路を構成することができる。
【００９８】
本実施の形態の記憶装置は、他の実施の形態と適宜組み合わせて用いることができる。
【００９９】
（実施の形態２）
本実施の形態では、実施の形態１に示した記憶装置が有するコントローラの、実施の形態１とは異なる構成について示す。
【０１００】
本実施の形態の記憶装置が用いるコントローラの回路図を図５に示す。なお、本実施の形態では実施の形態１と重複する説明は省略し、実施の形態１とは異なる点について主に説明する。
【０１０１】
図５に示すコントローラ１５１は、図２に示すコントローラ１５１と比較して、ダイオード２０１と電源との間に、第１のスイッチングトランジスタ２０３とは異なる導電型の第２のスイッチングトランジスタ５０３が接続されている。
【０１０２】
第２のスイッチングトランジスタ５０３のゲート電極には反転素子２０２を介して書き込み信号（ＯＳ＿ＷＥ）が入力され、第１の電極は電源と電気的に接続し、第２の電極はダイオード２０１を介して第１のノードＭ１と電気的に接続している。
【０１０３】
第１のスイッチングトランジスタ２０３は第１のノードと接地するかどうか決定するスイッチであり、第２のスイッチングトランジスタ５０３は第１のノードと電源との接続状態を決定するスイッチである。
【０１０４】
第１のスイッチングトランジスタ２０３のゲート電極にも、反転素子２０２を介して書き込み信号が入力される。また、第１のスイッチングトランジスタ２０３と第２のスイッチングトランジスタ５０３はそれぞれ異なる導電型のトランジスタであるため、第１のスイッチングトランジスタ２０３と第２のスイッチングトランジスタ５０３とはどちらか一方がオンであるとき、他方はオフである。
【０１０５】
したがって、第１のノードが接地されて電荷を放出している際には、第１のノードと電源との電気的な接続は切断され、第１のノードが電源と接続されているときは、接地電位は入力されない。
【０１０６】
このような構成とすることで、第１のノードが接地しているときに、電源から第１のノードへ電荷が与えられることがなくなり、記憶装置の消費電力を低減することができる。
【０１０７】
続いて、図６に、さらに形態の異なるコントローラ回路を示す。
【０１０８】
図６に示したコントローラは、図５に示したコントローラと比較すると、反転素子２０２の代わりにＮＯＲ回路７０１が設けられ、書き込み信号が第１のスイッチングトランジスタ２０３及び第２のスイッチングトランジスタ５０３にＮＯＲ回路７０１を介して入力される。ＮＯＲ回路７０１には書き込み信号の他に、抵抗と容量素子を有する遅延回路７０３によって遅延した書き込み信号と、遅延回路１５３によって書き込み信号が遅延した信号も入力されている。
【０１０９】
遅延回路７０３は遅延回路１５３よりも、遅延時間が長い回路とする。遅延回路が入力された信号を遅延する時間は、公知の設計方法によって調整することが可能であるが、本実施の形態で示すような遅延回路では、該遅延回路の容量素子の静電容量を変えることによって調整することが好ましい。抵抗の抵抗値を変えることで遅延回路の遅延時間を変えることもできるが、静電容量を変化させる方が、より回路の遅延時間を安定に調整することができる。
【０１１０】
ＮＯＲ回路７０１は入力している３つの信号のうち、どれかひとつでもＨレベルの信号となっていれば、Ｌレベルの信号を出力する。したがって、上記の信号のうちのどれか一つでもＨレベルの信号となれば、第２のスイッチングトランジスタ５０３がオンとなり、第１のノードと電源とが電気的に接続する。
【０１１１】
実施の形態１で示したとおり、遅延回路１５３によって書き込み信号が遅延した信号が第１の容量素子１５７に入力されると、容量結合により、第１のノード（Ｍ１）の電位が上昇する。このとき、第１のノードとゲート電極が接続している第１のトランジスタ１５９をオンとするためには、第１のノードが電源電位に応じた電荷を保持していなくてはならない、言い換えれば、遅延回路１５３から第１の容量素子１５７に信号が入力される際には、第１のノードには接地電位ではなく、電源電位が入力されている必要がある。
【０１１２】
そこで、図６に示す回路のように、書き込み信号ＯＳ＿ＷＥを直接ＮＯＲ回路７０１に入力するだけでなく、遅延回路１５３によって遅延した書き込み信号と、遅延回路７０３によって遅延した書き込み信号をＮＯＲ回路７０１に入力することで、ＮＯＲ回路がＬを出力している時間を延ばすことができる。また、第１の容量素子１５７に遅延回路１５３によって遅延した信号が入力されている時に、ＮＯＲ回路７０１には、該信号の少なくともいずれか一つが入力されているため、第１の容量素子１５７に遅延回路１５３によって遅延された信号が入力されるとき、第１のノードに確実に電源電位を入力することができる。
【０１１３】
また、遅延回路１５３よりも遅延時間の長い遅延回路７０３を設けることで、第１の容量素子１５７に遅延回路１５３からの信号が入力された後にも、ＮＯＲ回路７０１に信号が入力されているため、確実に容量結合による電位の上昇で、第１のトランジスタ１５９をオンとして、記憶装置にデータを書き込むことができる。
【０１１４】
本実施の形態で示したコントローラは、実施の形態１に示したコントローラと比較して、スイッチングトランジスタが多く設けられているため、電源からの電位が入力されていない期間には、第１のノードＭ１と電源との接続を切断することができ、実施の形態１に示す記憶装置よりもさらに、消費電力の低減された記憶装置である。
【０１１５】
本実施の形態では、複数の遅延回路を用いることで、書き込み信号（遅延回路１５３及び７０３によって遅延した信号も含む）がＮＯＲ回路７０１に入力されている時間が延びる。したがって、第１のトランジスタ１５９に電源電位が入力されている時間が延びるため、ブートストラップ動作が完了するまで確実に第１のトランジスタ１５９に電源電位を入力することができる。
【０１１６】
本実施の形態は他の実施の形態と適宜組み合わせて用いることができる。
【０１１７】
（実施の形態３）
本実施の形態では、上記実施の形態で示した記憶装置（不揮発性のランダムアクセルメモリ）に用いる、チャネルが酸化物半導体層に形成されるトランジスタについて説明する。まず、酸化物半導体について詳述する。
【０１１８】
酸化物半導体は、少なくともＩｎ、Ｇａ、Ｓｎ及びＺｎから選ばれた一種以上の元素を含有する。例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＳｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【０１１９】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
【０１２０】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【０１２１】
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
【０１２２】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
【０１２３】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ―Ａ）２＋（ｂ―Ｂ）２＋（ｃ―Ｃ）２≦ｒ２を満たすことをいい、ｒは、例えば、０．０５とすればよい。他の酸化物でも同様である。
【０１２４】
酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。
【０１２５】
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。
【０１２６】
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下の表面上に形成するとよい。
【０１２７】
なお、Ｒａは、ＪＩＳ  Ｂ０６０１で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式（１）にて定義される。
【０１２８】
【数１】
0006049962.tif 000002
【０１２９】
なお、上記において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ１）（ｘ２，ｙ２）の４点で表される四角形の領域）の面積を指し、Ｚ０は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
【０１３０】
ここで、酸化物半導体の結晶構造の一態様である、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜について説明する。
【０１３１】
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部及び非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
【０１３２】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは上表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸及びｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
【０１３３】
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し上表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物等を添加することにより結晶部が非晶質化することもある。
【０１３４】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜が形成される時の被形成面の法線ベクトルまたは膜の上表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
【０１３５】
ＣＡＡＣ−ＯＳ膜を用いることで、可視光や紫外光の照射によるトランジスタの電気特性の変動を低減することが可能である。よって、信頼性の高いトランジスタを得ることができる。
【０１３６】
次いで、ＣＡＡＣ−ＯＳ膜の結晶構造について図７乃至９を参照して詳述する。なお、図７乃至図９において、上方向がｃ軸方向であり、ｃ軸方向と直交する面がａｂ面である。
【０１３７】
本実施の形態において、上半分、下半分とは、ａｂ面を境にした場合の上半分、下半分をいう。また、図７において、丸で囲まれたＯは４配位のＯを示し、二重丸は３配位のＯを示す。
【０１３８】
図７（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造Ａを示す。ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。構造Ａは、八面体構造をとるが、簡単のため平面構造で示している。なお、構造Ａは上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。構造Ａに示す小グループは電荷が０である。
【０１３９】
図７（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造Ｂを示す。３配位のＯは、いずれもａｂ面に存在する。構造Ｂの上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、構造Ｂをとりうる。構造Ｂの小グループは電荷が０である。
【０１４０】
図７（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造Ｃを示す。構造Ｃの上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。または、構造Ｃの上半分に３個の４配位のＯがあり、下半分に１個の４配位のＯがあってもよい。構造Ｃの小グループは電荷が０である。
【０１４１】
図７（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造Ｄを示す。構造Ｄの上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。構造Ｄの小グループは電荷が＋１となる。
【０１４２】
図７（Ｅ）に、２個のＺｎを含む構造Ｅを示す。構造Ｅの上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。構造Ｅの小グループは電荷が−１となる。
【０１４３】
本実施の形態では複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう。）と呼ぶ。
【０１４４】
ここで、これらの小グループ同士が結合する規則について説明する。
【０１４５】
図７（Ａ）に示す６配位のＩｎの上半分の３個のＯは下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは上方向にそれぞれ３個の近接Ｉｎを有する。図７（Ｂ）に示す５配位のＧａの上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の近接Ｇａを有する。図７（Ｃ）に示す４配位のＺｎの上半分の１個のＯは下方向に１個の近接Ｚｎを有し、下半分の３個のＯは上方向にそれぞれ３個の近接Ｚｎを有する。
【０１４６】
この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。
【０１４７】
Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。
【０１４８】
従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。
【０１４９】
例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）、または４配位の金属原子（Ｚｎ）のいずれかと結合することになる。
【０１５０】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。
【０１５１】
図８（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループＡのモデル図を、図８（Ｂ）に、３つの中グループで構成される大グループＢを示す。
【０１５２】
なお、図８（Ｃ）は、図８（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
【０１５３】
中グループＡでは、３配位のＯは省略し、４配位のＯは個数のみである。例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、中グループＡにおいて、Ｉｎの上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。
【０１５４】
また、中グループＡにおいて、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。
【０１５５】
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループＡは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上半分および下半分にあるＩｎと結合する。なお、ＳｎとＩｎの間に存在する、丸枠の１と丸枠の３で示した合計４つの４配位の酸素の内の一つは、ＳｎとＩｎで共有される。このことは他の金属−酸素−金属結合でも同様である。
【０１５６】
Ｉｎが４配位の酸素を介して、上半分に３個の４配位のＯがあるＺｎと結合する。そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合する。そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと４配位の酸素を介して結合する。
【０１５７】
このＺｎを含む小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中グループが複数結合して大グループを構成する。ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。
【０１５８】
例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。
【０１５９】
電荷−１をとる構造として、構造Ｅに示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
【０１６０】
具体的には、大グループＢが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。
【０１６１】
得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）とする組成式で表すことができる。
【０１６２】
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系以外の酸化物半導体を用いた場合も同様である。
【０１６３】
例えば、図９（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループＬのモデル図を示す。
【０１６４】
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループＬは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位の酸素を介して４配位のＯが１個上半分にあるＺｎと結合する。
【０１６５】
そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａと結合する。そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合する。この中グループが複数結合して大グループを構成する。
【０１６６】
図９（Ｂ）に３つの中グループで構成される大グループＭを示す。
【０１６７】
なお、図９（Ｃ）は、図９（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは、電荷が０となる。
【０１６８】
そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、中グループＬに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。
【０１６９】
具体的には、図９（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｇａ−Ｚｎ系酸化物の結晶を得ることができる。なお、得られるＩｎ−Ｇａ−Ｚｎ系酸化物の層構造は、ＩｎＧａＯ３（ＺｎＯ）ｎ（ｎは自然数。）とする組成式で表すことができる。ｎ＝１（ＩｎＧａＺｎＯ４）の場合は、例えば、図１０（Ａ）に示す結晶構造を取りうる。なお、図１０（Ａ）に示す結晶構造において、図７（Ｂ）で説明したように、Ｇａ及びＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。
【０１７０】
また、ｎ＝２（ＩｎＧａＺｎ２Ｏ５）の場合は、例えば、図１０（Ｂ）に示す結晶構造を取りうる。なお、図１０（Ｂ）に示す結晶構造において、図７（Ｂ）で説明したように、Ｇａ及びＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。
【０１７１】
また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、原子数比で、Ｉｎ／Ｚｎ＝０．５〜５０、好ましくはＩｎ／Ｚｎ＝１〜２０、さらに好ましくはＩｎ／Ｚｎ＝１．５〜１５とする。Ｚｎの原子数比を好ましい前記範囲とすることで、上述の半導体素子における電界効果移動度を向上させることができる。ここで、化合物の原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
【０１７２】
また、酸化物半導体層としては、電子供与体（ドナー）となる水分又は水素などの不純物が低減されて高純度化されることが好ましい。具体的には、高純度化された酸化物半導体層は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）による水素濃度の測定値が、５×１０１９／ｃｍ３以下、好ましくは５×１０１８／ｃｍ３以下、より好ましくは５×１０１７／ｃｍ３以下、更に好ましくは１×１０１６／ｃｍ３以下である。また、ホール効果測定により測定できる酸化物半導体層のキャリア密度は、１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、更に好ましくは１×１０１１／ｃｍ３未満である。
【０１７３】
ここで、酸化物半導体層中の、水素濃度の分析について触れておく。半導体層中の水素濃度測定は、二次イオン質量分析法で行う。ＳＩＭＳ分析は、その原理上、試料表面近傍や、材質が異なる層との積層界面近傍のデータを正確に得ることが困難であることが知られている。そこで、層中における水素濃度の厚さ方向の分布をＳＩＭＳで分析する場合、対象となる層が存在する範囲において、値に極端な変動がなく、ほぼ一定の値が得られる領域における平均値を、水素濃度として採用する。また、測定の対象となる層の厚さが小さい場合、隣接する層内の水素濃度の影響を受けて、ほぼ一定の値が得られる領域を見いだせない場合がある。この場合、当該層が存在する領域における、水素濃度の極大値又は極小値を、当該層中の水素濃度として採用する。更に、当該層が存在する領域において、極大値、極小値が存在しない場合、変曲点の値を水素濃度として採用する。
【０１７４】
スパッタリング法を用いて酸化物半導体層を作製する場合には、ターゲット中の水素濃度のみならず、チャンバー内に存在する水、水素を極力低減しておくことが重要である。具体的には、当該形成以前にチャンバー内をベークする、チャンバー内に導入されるガス中の水、水素濃度を低減する、及びチャンバーからガスの排気する排気系における逆流を防止するなどを行うことが効果的である。
【０１７５】
酸化物半導体層は、好ましくはスパッタリング法により、基板加熱温度を１００℃以上６００℃以下、好ましくは１５０℃以上５５０℃以下、さらに好ましくは２００℃以上５００℃以下とし、酸素ガス雰囲気で成膜する。酸化物半導体層の厚さは、１ｎｍ以上４０ｎｍ以下、好ましくは３ｎｍ以上２０ｎｍ以下とする。成膜時の基板加熱温度が高いほど、得られる酸化物半導体層の不純物濃度は低くなる。また、酸化物半導体層中の原子配列が整い、高密度化され、多結晶または、ＣＡＡＣが形成されやすくなる。さらに、希ガスを含まない酸素ガス雰囲気で成膜することで、酸化物半導体層中に希ガスなどの余分な原子が含まれないため、多結晶またはＣＡＡＣが形成されやすくなる。ただし、酸素ガスと希ガスの混合雰囲気としてもよく、その場合は酸素ガスの割合は３０体積％以上、好ましくは５０体積％以上、さらに好ましくは８０体積％以上とする。なお、酸化物半導体層は薄いほど、トランジスタの短チャネル効果が低減される。ただし、薄くしすぎると界面散乱の影響が強くなり、電界効果移動度の低下が起こることがある。
【０１７６】
酸化物半導体層としてＩｎ−Ｇａ−Ｚｎ−Ｏ系材料をスパッタリング法で成膜する場合、好ましくは、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、４：２：３、３：１：２、１：１：２、２：１：３、または３：１：４で示されるＩｎ−Ｇａ−Ｚｎ−Ｏターゲットを用いる。前述の原子数比を有するＩｎ−Ｇａ−Ｚｎ−Ｏターゲットを用いて酸化物半導体層を成膜することで、多結晶またはＣＡＡＣが形成されやすくなる。
【０１７７】
酸化物半導体層としてＩｎ−Ｓｎ−Ｚｎ−Ｏ系材料をスパッタリング法で成膜する場合、好ましくは、原子数比がＩｎ：Ｓｎ：Ｚｎ＝１：１：１、４：２：３、３：１：２、１：１：２、３：１：４、２：１：３、１：２：２、または２０：４５：３５で示されるＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いる。前述の組成比を有するＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いて酸化物半導体層を成膜することで、多結晶またはＣＡＡＣが形成されやすくなる。
【０１７８】
次に、加熱処理を行う。加熱処理は、減圧雰囲気、不活性雰囲気または酸化性雰囲気で行う。加熱処理により、酸化物半導体層中の不純物濃度を低減することができる。
【０１７９】
加熱処理は、減圧雰囲気または不活性雰囲気で加熱処理を行った後、温度を保持しつつ酸化性雰囲気に切り替えてさらに加熱処理を行うと好ましい。これは、減圧雰囲気または不活性雰囲気にて加熱処理を行うと、酸化物半導体層中の不純物濃度を低減することができるが、同時に酸素欠損も生じてしまうためであり、このとき生じた酸素欠損を、酸化性雰囲気での加熱処理により低減することができる。
【０１８０】
酸化物半導体層は、成膜時の基板加熱に加え、加熱処理を行うことで、膜中の不純物準位を極めて小さくすることが可能となる。その結果、トランジスタの電界効果移動度を後述する理想的な電界効果移動度近くまで高めることが可能となる。
【０１８１】
＜チャネルが酸化物半導体層に形成されるトランジスタについて＞
チャネルが酸化物半導体層に形成されるトランジスタについて図１６（Ａ）〜（Ｄ）を参照して説明する。なお、図１６（Ａ）〜（Ｄ）は、トランジスタの構造例を示す断面模式図である。
【０１８２】
図１６（Ａ）に示すトランジスタは、導電層６０１（ａ）と、絶縁層６０２（ａ）と、酸化物半導体層６０３（ａ）と、導電層６０５ａ（ａ）と、導電層６０５ｂ（ａ）と、絶縁層６０６（ａ）と、を含んでいる。
【０１８３】
導電層６０１（ａ）は、被素子形成層６００（ａ）の上に設けられている。被素子形成層６００（ａ）には、埋め込み絶縁物６１２ａ（ａ）及び埋め込み絶縁物６１２ｂ（ａ）が埋め込まれている。
【０１８４】
絶縁層６０２（ａ）は、導電層６０１（ａ）の下に設けられている。
【０１８５】
酸化物半導体層６０３（ａ）は、絶縁層６０２（ａ）を介して導電層６０１（ａ）に重畳する。酸化物半導体層６０３（ａ）は、領域６０４ａ（ａ）及び領域６０４ｂ（ａ）を含んでいる。領域６０４ａ（ａ）及び領域６０４ｂ（ａ）は、互いに離間し、それぞれドーパントが添加された領域である。なお、領域６０４ａ（ａ）及び領域６０４ｂ（ａ）の間の領域がチャネル形成領域になる。領域６０４ａ（ａ）は、導電層６０５ａ（ａ）及び絶縁層６１６ａ（ａ）と重畳し、領域６０４ｂ（ａ）は導電層６０５ｂ（ａ）及び絶縁層６１６ｂ（ａ）と重畳する。
【０１８６】
導電層６０５ａ（ａ）及び導電層６０５ｂ（ａ）のそれぞれは、酸化物半導体層６０３（ａ）の上に設けられ、酸化物半導体層６０３（ａ）に電気的に接続されている。
【０１８７】
絶縁層６０６（ａ）は、酸化物半導体層６０３（ａ）、絶縁層６０２（ａ）、及び導電層６０１（ａ）の上に設けられている。
【０１８８】
図１６（Ｂ）に示すトランジスタは、導電層６０１（ｂ）と、絶縁層６０２（ｂ）と、酸化物半導体層６０３（ｂ）と、導電層６０５ａ（ｂ）と、導電層６０５ｂ（ｂ）と、絶縁層６０６（ｂ）と、を含んでいる。
【０１８９】
導電層６０１（ｂ）は、被素子形成層６００（ｂ）の上に設けられている。被素子形成層６００（ａ）には、埋め込み絶縁物６１２ａ（ｂ）及び埋め込み絶縁物６１２ｂ（ｂ）が埋め込まれている。
【０１９０】
絶縁層６０２（ｂ）は、導電層６０１（ｂ）の下に設けられている。
【０１９１】
導電層６０５ａ（ｂ）及び導電層６０５ｂ（ｂ）のそれぞれは、酸化物半導体層６０３（ｂ）上に設けられている。酸化物半導体層６０３（ｂ）は、領域６０４ａ（ｂ）及び領域６０４ｂ（ｂ）を含んでいる。領域６０４ａ（ｂ）及び領域６０４ｂ（ｂ）は、互いに離間し、それぞれドーパントが添加された領域である。なお、領域６０４ａ（ｂ）及び領域６０４ｂ（ｂ）の間の領域がチャネル形成領域になる。領域６０４ａ（ｂ）及び領域６０４ｂ（ｂ）は、導電層６０５ａ（ｂ）及び導電層６０５ｂ（ｂ）と重畳する。
【０１９２】
酸化物半導体層６０３（ｂ）は、導電層６０５ａ（ｂ）及び導電層６０５ｂ（ｂ）に電気的に接続されている。また、酸化物半導体層６０３（ｂ）は、絶縁層６０２（ｂ）を介して導電層６０１（ｂ）に重畳する。
【０１９３】
絶縁層６０６（ｂ）は、導電層６０１（ｂ）の上に設けられている。
【０１９４】
図１６（Ｃ）に示すトランジスタは、導電層６０１（ｃ）と、絶縁層６０２（ｃ）と、酸化物半導体層６０３（ｃ）と、導電層６０５ａ（ｃ）と、導電層６０５ｂ（ｃ）と、を含んでいる。
【０１９５】
酸化物半導体層６０３（ｃ）は、領域６０４ａ（ｃ）及び領域６０４ｂ（ｃ）を含んでいる。領域６０４ａ（ｃ）及び領域６０４ｂ（ｃ）は、互いに離間し、それぞれドーパントが添加された領域である。なお、領域６０４ａ（ｃ）及び領域６０４ｂ（ｃ）の間の領域がチャネル形成領域になる。酸化物半導体層６０３（ｃ）は、被素子形成層６００（ｃ）の上に設けられる。なお、必ずしも領域６０４ａ（ｃ）及び領域６０４ｂ（ｃ）を設けなくてもよい。
【０１９６】
導電層６０５ａ（ｃ）及び導電層６０５ｂ（ｃ）は、酸化物半導体層６０３（ｃ）の上に設けられ、酸化物半導体層６０３（ｃ）に電気的に接続されている。また、互いに面する導電層６０５ａ（ｃ）及び導電層６０５ｂ（ｃ）の側面は、テーパ状である。
【０１９７】
また、導電層６０５ａ（ｃ）は、領域６０４ａ（ｃ）の一部に重畳するが、必ずしもこれに限定されない。導電層６０５ａ（ｃ）を領域６０４ａ（ｃ）の一部に重畳させることにより、導電層６０５ａ（ｃ）及び領域６０４ａ（ｃ）の間の抵抗値を小さくすることができる。また、領域６０４ａ（ｃ）の全てが導電層６０５ａ（ｃ）と重畳してもよい。
【０１９８】
また、導電層６０５ｂ（ｃ）は、領域６０４ｂ（ｃ）の一部に重畳するが、必ずしもこれに限定されない。導電層６０５ｂ（ｃ）を領域６０４ｂ（ｃ）の一部に重畳させることにより、導電層６０５ｂ（ｃ）及び領域６０４ｂ（ｃ）の間の抵抗を小さくすることができる。また、領域６０４ｂ（ｃ）の全てが導電層６０５ｂ（ｃ）と重畳してもよい。
【０１９９】
絶縁層６０２（ｃ）は、酸化物半導体層６０３（ｃ）、導電層６０５ａ（ｃ）、及び導電層６０５ｂ（ｃ）の上に設けられている。
【０２００】
導電層６０１（ｃ）は、絶縁層６０２（ｃ）を介して酸化物半導体層６０３（ｃ）に重畳する。絶縁層６０２（ｃ）を介して導電層６０１（ｃ）と重畳する酸化物半導体層６０３（ｃ）の領域がチャネル形成領域になる。
【０２０１】
また、図１６（Ｄ）に示すトランジスタは、導電層６０１（ｄ）と、絶縁層６０２（ｄ）と、酸化物半導体層６０３（ｄ）と、導電層６０５ａ（ｄ）と、導電層６０５ｂ（ｄ）と、を含んでいる。
【０２０２】
導電層６０５ａ（ｄ）及び導電層６０５ｂ（ｄ）は、被素子形成層６００（ｄ）の上に設けられる。また、互いに面する導電層６０５ａ（ｄ）及び導電層６０５ｂ（ｄ）の側面は、テーパ状である。
【０２０３】
酸化物半導体層６０３（ｄ）は、領域６０４ａ（ｄ）及び領域６０４ｂ（ｄ）と、を含んでいる。領域６０４ａ（ｄ）及び領域６０４ｂ（ｄ）は、互いに離間し、それぞれドーパントが添加された領域である。また、領域６０４ａ（ｄ）及び領域６０４ｂ（ｄ）の間の領域がチャネル形成領域になる。酸化物半導体層６０３（ｄ）は、導電層６０５ａ（ｄ）、導電層６０５ｂ（ｄ）、及び被素子形成層６００（ｄ）の上に設けられ、導電層６０５ａ（ｄ）及び導電層６０５ｂ（ｄ）に電気的に接続される。なお、必ずしも領域６０４ａ（ｄ）及び領域６０４ｂ（ｄ）を設けなくてもよい。
【０２０４】
領域６０４ａ（ｄ）は、導電層６０５ａ（ｄ）に電気的に接続されている。
【０２０５】
領域６０４ｂ（ｄ）は、導電層６０５ｂ（ｄ）に電気的に接続されている。
【０２０６】
絶縁層６０２（ｄ）は、酸化物半導体層６０３（ｄ）の上に設けられている。
【０２０７】
導電層６０１（ｄ）は、絶縁層６０２（ｄ）を介して酸化物半導体層６０３（ｄ）に重畳する。絶縁層６０２（ｄ）を介して導電層６０１（ｄ）と重畳する酸化物半導体層６０３（ｄ）の領域がチャネル形成領域になる。
【０２０８】
さらに、図１６（Ａ）乃至図１６（Ｄ）に示す各構成要素について説明する。
【０２０９】
被素子形成層６００（ａ）乃至被素子形成層６００（ｄ）としては、例えば絶縁層、又は絶縁表面を有する基板などを用いることができる。また、予め素子が形成された層を被素子形成層６００（ａ）乃至被素子形成層６００（ｄ）として用いることもできる。
【０２１０】
導電層６０１（ａ）乃至導電層６０１（ｄ）のそれぞれは、トランジスタのゲートとしての機能を有する。なお、トランジスタのゲートとしての機能を有する層をゲート電極又はゲート配線ともいう。
【０２１１】
導電層６０１（ａ）乃至導電層６０１（ｄ）としては、例えばモリブデン、マグネシウム、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、若しくはスカンジウムなどの金属、又はこれらを主成分とする合金の層を用いることができる。また、これらの材料の層の積層により、導電層６０１（ａ）乃至導電層６０１（ｄ）を構成することもできる。
【０２１２】
絶縁層６０２（ａ）乃至絶縁層６０２（ｄ）のそれぞれは、トランジスタのゲート絶縁層としての機能を有する。
【０２１３】
絶縁層６０２（ａ）乃至絶縁層６０２（ｄ）としては、例えば酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、窒化アルミニウム層、酸化窒化アルミニウム層、窒化酸化アルミニウム層、酸化ハフニウム層、又は酸化ランタン層を用いることができる。また、これらの積層により絶縁層６０２（ａ）乃至絶縁層６０２（ｄ）を構成することもできる。
【０２１４】
これらの中でも、第１３族元素を含む絶縁層を用いることが好ましい。第１３族元素を含む絶縁層を用いることにより、該絶縁層と酸化物半導体層との界面の状態を良好にすることができる。
【０２１５】
第１３族元素を含む他の材料としては、例えば酸化ガリウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどが挙げられる。なお、酸化アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原子％）が多い物質のことをいい、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）がアルミニウムの含有量（原子％）以上の物質のことをいう。また、酸素過剰の材料、例えばＡｌ２Ｏｘ（ｘ＝３＋α、αは０より大きく１より小さい値）、Ｇａ２Ｏｘ（ｘ＝３＋α、αは０より大きく１より小さい値）、又はＧａｘＡｌ２−ｘＯ３＋α（ｘは０より大きく２より小さい値、αは０より大きく１より小さい値）で表記される材料を用いることもできる。
【０２１６】
絶縁層６０２（ａ）乃至絶縁層６０２（ｄ）の積層構造としては、例えば、異なる組成を有する酸化ガリウムを含む二つの層の積層が挙げられる。また、Ｇａ２Ｏｘで表記される酸化ガリウムを含む絶縁層及びＡｌ２Ｏｘで表記される酸化アルミニウムを含む絶縁層の積層により絶縁層６０２（ａ）乃至絶縁層６０２（ｄ）を構成してもよい。
【０２１７】
また、トランジスタのチャネル長を３０ｎｍとしたとき、酸化物半導体層６０３（ａ）乃至酸化物半導体層６０３（ｄ）の厚さを例えば５ｎｍ程度にしてもよい。このとき、酸化物半導体層６０３（ａ）乃至酸化物半導体層６０３（ｄ）がＣＡＡＣ−ＯＳ膜の酸化物半導体層であれば、トランジスタにおける短チャネル効果を抑制することができる。
【０２１８】
領域６０４ａ（ａ）乃至領域６０４ａ（ｄ）及び、領域６０４ｂ（ａ）乃至領域６０４ｂ（ｄ）は、Ｎ型又はＰ型の導電型を付与するドーパントが添加され、トランジスタのソース又はドレインとしての機能を有する。ドーパントとしては、例えば元素周期表における１３族の元素（例えば硼素など）、元素周期表における１５族の元素（例えば窒素、リン、及び砒素）、及び希ガス元素（例えばヘリウム、アルゴン、及びキセノン）の一つ又は複数を用いることができる。なお、トランジスタのソースとしての機能を有する領域をソース領域ともいい、トランジスタのドレインとしての機能を有する領域をドレイン領域ともいう。領域６０４ａ（ａ）乃至領域６０４ａ（ｄ）及び、領域６０４ｂ（ａ）乃至領域６０４ｂ（ｄ）にドーパントを添加することにより導電層との接続抵抗を小さくすることができるため、トランジスタを微細化することができる。
【０２１９】
導電層６０５ａ（ａ）乃至導電層６０５ａ（ｄ）、及び導電層６０５ｂ（ａ）乃至導電層６０５ｂ（ｄ）のそれぞれは、トランジスタのソース電極又はドレイン電極としての機能を有する。なお、ソース電極はソース配線ともいい、ドレイン電極はドレイン配線ともいう。
【０２２０】
導電層６０５ａ（ａ）乃至導電層６０５ａ（ｄ）、及び導電層６０５ｂ（ａ）乃至導電層６０５ｂ（ｄ）としては、例えばアルミニウム、マグネシウム、クロム、銅、タンタル、チタン、モリブデン、若しくはタングステンなどの金属、又はこれらの金属を主成分とする合金の層を用いることができる。例えば、銅、マグネシウム、及びアルミニウムを含む合金の層により、導電層６０５ａ（ａ）乃至導電層６０５ａ（ｄ）、及び導電層６０５ｂ（ａ）乃至導電層６０５ｂ（ｄ）を構成することができる。また、これらの材料の層の積層により、導電層６０５ａ（ａ）乃至導電層６０５ａ（ｄ）、及び導電層６０５ｂ（ａ）乃至導電層６０５ｂ（ｄ）を構成することもできる。例えば、銅、マグネシウム、及びアルミニウムを含む合金材料の層と銅を含む層の積層により、導電層６０５ａ（ａ）乃至導電層６０５ａ（ｄ）、及び導電層６０５ｂ（ａ）乃至導電層６０５ｂ（ｄ）を構成することができる。
【０２２１】
また、導電層６０５ａ（ａ）乃至導電層６０５ａ（ｄ）、及び導電層６０５ｂ（ａ）乃至導電層６０５ｂ（ｄ）としては、導電性の金属酸化物を含む層を用いることもできる。導電性の金属酸化物としては、例えば酸化インジウム、酸化スズ、酸化亜鉛、インジウムスズ酸化物、又はインジウム亜鉛酸化物を用いることができる。なお、これらの導電性の金属酸化物は、酸化シリコンを含んでいてもよい。
【０２２２】
絶縁層６０６（ａ）及び絶縁層６０６（ｂ）としては、絶縁層６０２（ａ）乃至絶縁層６０２（ｄ）に適用可能な材料の層を用いることができる。また、絶縁層６０６（ａ）及び絶縁層６０６（ｂ）に適用可能な材料の積層により、絶縁層６０６（ａ）及び絶縁層６０６（ｂ）を構成してもよい。例えば、酸化シリコン層、酸化アルミニウム層などにより絶縁層６０６（ａ）及び絶縁層６０６（ｂ）を構成してもよい。例えば、酸化アルミニウム層を用いることにより、酸化物半導体層６０３（ａ）及び酸化物半導体層６０３（ｂ）への不純物（水）の侵入抑制効果をより高めることができ、また、酸化物半導体層６０３（ａ）及び酸化物半導体層６０３（ｂ）中の酸素の脱離抑制効果を高めることができる。
【０２２３】
また、絶縁層６０２（ａ）乃至絶縁層６０２（ｄ）に適用可能な材料の積層によりチャネル保護層としての機能を有する絶縁層を構成してもよい。
【０２２４】
また、被素子形成層６００（ａ）乃至被素子形成層６００（ｄ）の上に下地層を形成し、該下地層の上にトランジスタを形成してもよい。このとき、下地層としては、例えば絶縁層６０２（ａ）乃至絶縁層６０２（ｄ）に適用可能な材料の層を用いることができる。また、絶縁層６０２（ａ）乃至絶縁層６０２（ｄ）に適用可能な材料の積層により下地層を構成してもよい。例えば、酸化アルミニウム層及び酸化シリコン層の積層により下地層を構成することにより、下地層に含まれる酸素が酸化物半導体層６０３（ａ）乃至酸化物半導体層６０３（ｄ）を介して脱離するのを抑制することができる。
【０２２５】
また、酸化物半導体層６０３（ａ）乃至酸化物半導体層６０３（ｄ）に接する絶縁層中の酸素を過剰にすることにより、酸化物半導体層６０３（ａ）乃至酸化物半導体層６０３（ｄ）に供給されやすくなる。よって、酸化物半導体層６０３（ａ）乃至酸化物半導体層６０３（ｄ）中、又は当該絶縁層と酸化物半導体層６０３（ａ）乃至酸化物半導体層６０３（ｄ）の界面における酸素欠陥を低減することができるため、酸化物半導体層６０３（ａ）乃至酸化物半導体層６０３（ｄ）のキャリア濃度をより低減することができる。また、酸素が過剰になるように酸化物半導体層６０３（ａ）乃至酸化物半導体層６０３（ｄ）を作成した場合であっても、酸化物半導体層６０３（ａ）乃至酸化物半導体層６０３（ｄ）に接する上記絶縁層により、酸化物半導体層６０３（ａ）乃至酸化物半導体層６０３（ｄ）からの酸素の脱離を抑制することができる。
【０２２６】
次いで、チャネルが酸化物半導体層に形成されるトランジスタの電界効果移動度の理論値について、図１１及び図１２を参照して説明する。酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって理論的移動度よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。
【０２２７】
理論的な移動度をμ０、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁（粒界等）が存在すると仮定すると、理論的な移動度をμ０は以下の式（２）で表される。
【０２２８】
【数２】
0006049962.tif 000003
【０２２９】
ここで、Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である。
【０２３０】
また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルではポテンシャル障壁の高さＥは以下の式（３）で表される。
【０２３１】
【数３】
0006049962.tif 000004
【０２３２】
ここで、ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、ｎはチャネルのキャリア面密度、Ｃｏｘは単位面積当たりの容量、Ｖｇはゲート電圧、ｔはチャネルの厚さである。なお、厚さ３０ｎｍ以下の酸化物半導体層であれば、チャネルの厚さは酸化物半導体層の厚さと同一として差し支えない。
【０２３３】
また、線形領域におけるドレイン電流Ｉｄは、以下の式（４）で表される。
【０２３４】
【数４】
0006049962.tif 000005
【０２３５】
ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。また、Ｖｄはドレイン電圧である。
【０２３６】
上式（４）の両辺をＶｇで割り、更に両辺の対数を取ると、以下の様になる。
【０２３７】
【数５】
0006049962.tif 000006
【０２３８】
数５の右辺はＶｇの関数である。この式からわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）、横軸を１／Ｖｇとし、実測値のプロットの傾きから欠陥密度Ｎが求められる。すなわち、トランジスタのＩｄ―Ｖｇ特性から、欠陥密度を評価できる。
【０２３９】
その結果、酸化物半導体としては、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のものでは、欠陥密度Ｎは１×１０１２／ｃｍ２程度であった。
【０２４０】
このようにして求めた欠陥密度をもとに数２および数３よりμ０＝１２０ｃｍ２／Ｖｓが導出され、半導体内部および半導体と絶縁膜との界面の欠陥が無い理想的な酸化物半導体の移動度は１２０ｃｍ２／Ｖｓとなると予想できる。また、欠陥のあるＩｎ―Ｓｎ―Ｚｎ酸化物で測定される移動度は４０ｃｍ２／Ｖｓ程度であった。
【０２４１】
ただし、酸化物半導体層内部に欠陥がなくても、チャネルとゲート絶縁層との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁層界面からｘだけ離れた場所における移動度μ１は、以下の式（６）で表される。
【０２４２】
【数６】
0006049962.tif 000007
【０２４３】
ここで、Ｄはゲート方向の電界、Ｂ、ｌは定数である。Ｂおよびｌは、実際の測定結果より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０７ｃｍ／ｓ、ｌ＝１０ｎｍ（界面散乱が及ぶ深さ）であった。Ｄが増加する（すなわち、ゲート電圧が高くなる）と式６の第２項が増加するため、移動度μ１は低下することがわかる。
【０２４４】
酸化物半導体層内部に欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μ２の計算結果を図１１に示す。なお、計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ  Ｄｅｖｉｃｅを使用し、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、２．８電子ボルト、４．７電子ボルト、１５、１５ｎｍとした。さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、５．５電子ボルト、４．６電子ボルト、４．６電子ボルトとした。また、ゲート絶縁層の厚さは１００ｎｍ、比誘電率は４．１とした。チャネル長およびチャネル幅はともに１０μｍ、ドレイン電圧Ｖｄは０．１Ｖである。
【０２４５】
図１１で示されるように、ゲート電圧１Ｖ強で移動度１００ｃｍ２／Ｖｓ以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｆｌａｔｎｅｓｓ）が望ましい。
【０２４６】
このような移動度を有する酸化物半導体を用いて微細なトランジスタの特性の計算結果を図１２乃至図１４に示す。なお、計算に用いたトランジスタの断面構造を図１５に示す。図１５に示すトランジスタは酸化物半導体層にｎ＋の導電型を呈する半導体領域１０３ａ及び半導体領域１０３ｃを有する。半導体領域１０３ａ及び半導体領域１０３ｃの抵抗率は２×１０―３Ωｃｍとする。
【０２４７】
図１５（Ａ）に示すトランジスタは、下地絶縁物１０１と、下地絶縁物１０１に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物１０２の上に形成される。トランジスタは半導体領域１０３ａ、半導体領域１０３ｃと、それらに挟まれ、チャネル形成領域となる真性の半導体領域１０３ｂと、ゲート１０５を有する。ゲート１０５の幅を３３ｎｍとする。
【０２４８】
ゲート１０５と半導体領域１０３ｂの間には、ゲート絶縁物１０４を有し、また、ゲート１０５の両側面には側壁絶縁物１０６ａおよび側壁絶縁物１０６ｂ、ゲート１０５の上部には、ゲート１０５と他の配線との短絡を防止するための絶縁物１０７を有する。側壁絶縁物の幅は５ｎｍとする。また、半導体領域１０３ａおよび半導体領域１０３ｃに接して、ソース１０８ａおよびドレイン１０８ｂを有する。なお、このトランジスタにおけるチャネル幅を４０ｎｍとする。
【０２４９】
図１５（Ｂ）に示すトランジスタは、下地絶縁物１０１と、酸化アルミニウムよりなる埋め込み絶縁物１０２の上に形成され、半導体領域１０３ａ、半導体領域１０３ｃと、それらに挟まれた真性の半導体領域１０３ｂと、幅３３ｎｍのゲート１０５とゲート絶縁物１０４と側壁絶縁物１０６ａおよび側壁絶縁物１０６ｂと絶縁物１０７とソース１０８ａおよびドレイン１０８ｂを有する点で図１５（Ａ）に示すトランジスタと同じである。
【０２５０】
図１５（Ａ）に示すトランジスタと図１５（Ｂ）に示すトランジスタの相違点は、側壁絶縁物１０６ａおよび側壁絶縁物１０６ｂの下の半導体領域の導電型である。図１５（Ａ）に示すトランジスタでは、側壁絶縁物１０６ａおよび側壁絶縁物１０６ｂの下の半導体領域はｎ＋の導電型を呈する半導体領域１０３ａおよび半導体領域１０３ｃであるが、図１５（Ｂ）に示すトランジスタでは、真性の半導体領域１０３ｂである。すなわち、図１５（Ｂ）に示す半導体装置において、真性の半導体領域１０３ｂとゲート１０５がＬｏｆｆだけ重ならない領域ができている。この領域をオフセット領域と言い、その幅Ｌｏｆｆをオフセット長という。図１５（Ｂ）から明らかなように、オフセット長は、側壁絶縁物１０６ａ（側壁絶縁物１０６ｂ）の幅と同じである。
【０２５１】
その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ  Ｄｅｖｉｃｅを使用した。図１２は、図１５（Ａ）に示される構造のトランジスタのドレイン電流（Ｉｄ、実線）および移動度（μ、点線）のゲート電圧（Ｖｇ、ゲートとソースの電位差）依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧（ドレインとソースの電位差）を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
【０２５２】
図１２（Ａ）はゲート絶縁層の厚さを１５ｎｍとしたものであり、図１２（Ｂ）は１０ｎｍとしたものであり、図１２（Ｃ）は５ｎｍとしたものである。ゲート絶縁層が薄くなるほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。一方、移動度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。ゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１０μＡを超えることが示された。
【０２５３】
図１３は、図１５（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧Ｖｇ依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図１３（Ａ）はゲート絶縁層の厚さを１５ｎｍとしたものであり、図１３（Ｂ）は１０ｎｍとしたものであり、図１３（Ｃ）は５ｎｍとしたものである。
【０２５４】
また、図１４は、図１５（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図１４（Ａ）はゲート絶縁層の厚さを１５ｎｍとしたものであり、図１４（Ｂ）は１０ｎｍとしたものであり、図１４（Ｃ）は５ｎｍとしたものである。
【０２５５】
いずれもゲート絶縁層が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。
【０２５６】
なお、移動度μのピークは、図１２では８０ｃｍ２／Ｖｓ程度であるが、図１３では６０ｃｍ２／Ｖｓ程度、図１４では４０ｃｍ２／Ｖｓ程度と、オフセット長Ｌｏｆｆが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流もオフセット長Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。また、いずれもゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１０μＡを超えることが示された。
【０２５７】
本実施の形態に示した酸化物半導体層にチャネルが形成されるトランジスタは、オフ電流が低減されたトランジスタである。したがって、本発明の一態様の記憶装置に用いることで、記憶装置が長時間記憶を保持することが可能である。
【０２５８】
また、酸化物半導体がＣＡＡＣを有するトランジスタを用いることにより、非晶質の酸化物半導体と比較して高い電界効果移動度を実現することが可能となる。ブートストラップ動作時にも、このような高移動度のトランジスタを用いることで記憶装置を高速に駆動させることができる。
【０２５９】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【符号の説明】
【０２６０】
１０１    下地絶縁物
１０２    絶縁物
１０３ａ    半導体領域
１０３ｂ    半導体領域
１０３ｃ    半導体領域
１０４    ゲート絶縁物
１０５    ゲート
１０６ａ    側壁絶縁物
１０６ｂ    側壁絶縁物
１０７    絶縁物
１０８ａ    ソース
１０８ｂ    ドレイン
１５１    コントローラ
１５３    遅延回路
１５５    回路
１５７    容量素子
１５９    トランジスタ
１６１    容量素子
２０１    ダイオード
２０２    反転素子
２０３    スイッチングトランジスタ
２０５    抵抗
２０７    容量素子
２０９    バッファ回路
３０１    トランジスタ
３０３    トランジスタ
３０５    トランジスタ
３０７    容量素子
３０９    反転素子
５０３    スイッチングトランジスタ
６００    被素子形成層
６０１    導電層
６０２    絶縁層
６０３    酸化物半導体層
６０４ａ    領域
６０４ｂ    領域
６０５ａ    導電層
６０５ｂ    導電層
６０６    絶縁層
６１２ａ    絶縁物
６１２ｂ    絶縁物
６１６ａ    絶縁層
６１６ｂ    絶縁層
７０１    ＮＯＲ回路
７０３    遅延回路
【図１】
0006049962.tif 000008
【図２】
0006049962.tif 000009
【図３】
0006049962.tif 000010
【図４】
0006049962.tif 000011
【図５】
0006049962.tif 000012
【図６】
0006049962.tif 000013
【図７】
0006049962.tif 000014
【図１１】
0006049962.tif 000015
【図１２】
0006049962.tif 000016
【図１３】
0006049962.tif 000017
【図１４】
0006049962.tif 000018
【図１５】
0006049962.tif 000019
【図１６】
0006049962.tif 000020
【図８】
0006049962.tif 000021
【図９】
0006049962.tif 000022
【図１０】
0006049962.tif 000023