(57)【特許請求の範囲】
【請求項１】
チャネル領域のドナーまたはアクセプタの濃度Ｎｄ［ｎｍ−３］（ただし、Ｎｄ＜１０−３）と酸化シリコン換算のゲート絶縁物の厚さｔｏｘ［ｎｍ］とチャネル長Ｌ［ｎｍ］の間に、Ｎｄ１／２×ｔｏｘ×Ｌ＜１［ｎｍ１／２］という関係があり、
前記ゲート絶縁物に接して設けられたインジウム、錫あるいは亜鉛の少なくとも一つと窒素とを有するｎ型半導体のゲート電極とを有し、
前記ｎ型半導体は、仕事関数が５．０電子ボルト以上であることを特徴とする半導体装置。
【請求項２】
チャネル領域のドナーまたはアクセプタの濃度Ｎｄ［ｎｍ−３］と酸化シリコン換算のゲート絶縁物の厚さｔｏｘ［ｎｍ］とチャネル長Ｌ［ｎｍ］の間に、Ｎｄ１／２×ｔｏｘ×Ｌ＜１［ｎｍ１／２］という関係があり、
チャネル領域に接するエクステンション領域と、
前記エクステンション領域とソースあるいはドレインのいずれか一に接するハロー領域と、
前記ゲート絶縁物に接して設けられたインジウム、錫あるいは亜鉛の少なくとも一つと窒素とを有するｎ型半導体のゲート電極とを有し、
前記ｎ型半導体は、仕事関数が５．０電子ボルト以上であることを特徴とする半導体装置。
【請求項３】
前記チャネル領域は厚さ５０ｎｍ以上のＳＯＩ層に設けられていることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記ＳＯＩ層は厚さ５０ｎｍ以上の埋め込み絶縁物上に設けられていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記ｎ型半導体のキャリア濃度が１×１０２０ｃｍ−３以上であることを特徴とする請求項１乃至請求項４のいずれか一に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体を用いたトランジスタ、ダイオード等の半導体装置に関する。
【背景技術】
【０００２】
シリコン絶縁ゲート型電界効果トランジスタ（以下、トランジスタと言う）は集積回路等に広く用いられてきたが、回路の微細化とともにいくつかの問題点が表面化している。最大の問題点は短チャネル効果である。短チャネル効果とは、ｎチャネル型トランジスタであればしきい値が負の方向にシフト（しきい値が低下）し、また、サブスレショールド特性が悪化（サブスレショールド値が上昇）することである。
【０００３】
トランジスタは、ソースとチャネル領域、チャネル領域とドレインの間にｐｎ接合を形成することにより、オフ状態での絶縁性を保つ。チャネル長がｐｎ接合の厚さ（あるいはｐｎ接合内に形成される空乏層の厚さ）と同程度以下となるとｐｎ接合による絶縁性が十分でなくなるため上記のような問題が生じる。
【０００４】
短チャネル効果を抑制するためには、例えば、チャネル長をｋ分の１にするのであれば、チャネル領域のドナーあるいはアクセプタ等の不純物の濃度をｋ倍にし、ゲート絶縁物の厚さをｋ分の１にすることが必要とされる。
【０００５】
しかしながら、そのように不純物濃度が高く、またゲート絶縁物が薄くなると別の問題が生じる。まず、不純物濃度が高くなると、キャリアの移動度が低下し、電流駆動能力に支障が生じる。例えば、チャネル領域の不純物濃度が１×１０１５ｃｍ−３では、電子の移動度は１４００ｃｍ２／Ｖｓ以上であるが、１×１０１９ｃｍ−３以上となると電子の移動度は１００ｃｍ２／Ｖｓ程度にまで低下する。
【０００６】
また、チャネル領域が微細化するとチャネル領域に含まれる不純物の統計的ゆらぎ（非特許文献１参照）によるしきい値ばらつきが無視できなくなる。しきい値のばらつきは（不純物濃度×空乏層の厚さ÷チャネル面積）の平方根に比例することが知られており、短チャネル化によるチャネル面積の縮小と、不純物濃度の増加により飛躍的に増大する。
【０００７】
しきい値ばらつきは、ゲート絶縁物の誘電率に反比例し、物理的な厚さに比例するので、高誘電率で薄いゲート絶縁物を用いることで抑制できるが、高誘電率材料の採用やゲート絶縁物の薄膜化には限度がある。
【０００８】
例えば、ゲート絶縁物を薄くすると、ゲートとチャネル領域間のリーク電流が増大する。特にゲート絶縁物として酸化シリコンを用いる場合には、厚さが２ｎｍ以下となるとトンネル電流によるリーク電流が急増して、消費電力が急増する。
【０００９】
さらに、Ｎチャネル型トランジスタでは、不純物濃度の高いｎ型多結晶シリコンがゲートに用いられてきたが、ゲートに正の電位が与えられると、ゲート絶縁物の近傍（厚さ０．２ｎｍ乃至０．５ｎｍ）が空乏化して、実効的なゲート絶縁物の厚さが大きくなるという現象もある。これはゲート絶縁物の厚さが２ｎｍ以下となると大きな問題となる。
【００１０】
これらの問題点に関しては、それぞれ対症療法的な解決策が提案されているが、本質的な問題解決には至っていない。例えば、ゲート絶縁物の厚さに関しては、ゲート絶縁物として、酸化シリコンよりも誘電率の大きな材料（高誘電率材料）を用いられている。高誘電率材料を用いることにより、短チャネル効果に関しては、ゲート絶縁物を物理的に厚くしても、薄い酸化シリコンのゲート絶縁物と同等な効果を得ることができる。
【００１１】
しかしながら、シリコンの伝導帯下端と絶縁体の伝導帯下端とのエネルギー差を比較すると、酸化ハフニウムで１．５電子ボルト程度であり、その他の材料でも酸化シリコン（３．５電子ボルト）を凌ぐ材料はなく、一般に高誘電率材料は絶縁性の面で不利である（非特許文献２参照）。
【００１２】
また、図２（Ａ）に示すように、ソース２０２ａとドレイン２０２ｂ近傍に比較的不純物濃度の高い領域（ハロー（ｈａｌｏ）領域２０５ａおよび２０５ｂ）を形成し、チャネル領域の不純物濃度を低く保つ方法が提案されている（特許文献１参照）。しかし、チャネル長１００ｎｍ以下の短チャネルには有効な手段とは言えない。
【００１３】
例えば、チャネル長が５０ｎｍ以下の場合には、チャネル領域近傍のエクステンション領域２０３ａおよび２０３ｂからのキャリアの流出を抑止する必要がある。短チャネル化とともに、エクステンション領域２０３ａおよび２０３ｂの不純物濃度は高くなり、それにともなって、エクステンション領域２０３ａおよび２０３ｂからのキャリアの注入を防止するためにハロー領域２０５ａおよび２０５ｂの濃度も高くする必要が生じる。具体的には、チャネル長が５０ｎｍ以下の場合にはハロー領域２０５ａおよび２０５ｂの不純物濃度を５×１０１８ｃｍ−３以上とすることが求められる。
【００１４】
いうまでもなく、図２（Ａ）に示す構造では、ソースドレイン間を流れるキャリアはエクステンション領域２０３ａから不純物濃度の高いハロー領域２０５ａおよび２０５ｂを経由して、エクステンション領域２０３ｂに移動する。経路に不純物濃度が高い領域があると不純物散乱が大きいため移動度が低下する。
【００１５】
加えて、経路に不純物濃度が高い部分があるということは、上述のしきい値のばらつきを大きくすることでもある。さらに、エクステンション領域２０３ａおよび２０３ｂの外側にハロー領域２０５ａおよび２０５ｂを形成するため、ゲートに対し斜めからイオン注入をおこなう必要があるが、その際にゲート端周辺のゲート絶縁物に高速イオンによるダメージが生じ、トラップ準位が増加すると報告されている。
【００１６】
ハロー領域等を形成するためのｐ型不純物としてはホウ素が用いられることが多い。実際にはホウ素以外に実用的なｐ型不純物がないと言っても過言ではない。しかしながら、ホウ素はイオン半径が小さいために拡散しやすく、また、原子量が小さいためにイオン注入の際にかなり広い領域に分布するという性質がある。具体的には、ホウ素は、増速拡散特性（Ｔｒａｎｓｉｅｎｔ  Ｅｎｈａｎｃｅｄ  Ｄｉｆｆｕｓｉｏｎ）を示し、熱活性化の際に異常に拡散することが知られている。
【００１７】
上記のようなホウ素の特性から、ホウ素で急峻な濃度分布の不純物領域を得ることは極めて困難である。そのため、実際には、ハロー領域２０５ａおよび２０５ｂ以外のチャネル領域にも５×１０１８ｃｍ−３以上の濃度のホウ素を注入することとなる。
【００１８】
これに対し、ハロー領域を使用せずに不純物濃度を低減させ、かつ、短チャネル効果を抑制する方法として、図２（Ｂ）のように、シリコン・オン・インシュレータ（ＳＯＩ）構造において、埋め込み絶縁物３０７を極めて薄くし、その上に設けられるＳＯＩ層３０６の中に不純物濃度を極めて低くしたチャネル領域３０８を設け、埋め込み絶縁物３０７の下の半導体基板３０１よりバイアスを加えることにより、チャネル領域３０８を空乏化させる完全空乏化トランジスタが提案されている（特許文献２参照）。
【００１９】
このように基板３０１からのバイアスでチャネル領域を空乏化させるには、ＳＯＩ層３０６および埋め込み絶縁物３０７の厚さは、いずれも２０ｎｍ以下であることが求められるが、ＳＯＩ層３０６および埋め込み絶縁物３０７を薄膜化させることは技術的に非常に難しい。量産性の面からは、ＳＯＩ層の厚さは５０ｎｍ以上、埋め込み絶縁物の厚さは５０ｎｍ以上であることが好ましいが、そのような条件では図２（Ｂ）に記載されているトランジスタは十分に動作しない。
【００２０】
一方、ゲートの空乏化に対しては、図２（Ｃ）に示すように、ＳＯＩ構造のアキュムレーション型トランジスタにおいて、ゲート４０４にｐ型シリコンを用いる方法、あるいは、ゲート４０４とは反対側に、厚さ２０ｎｍ以下の埋め込み絶縁物４０７を介してｐ型シリコンの層あるいはｐ型シリコンの基板４０１を設ける方法が提案されている（特許文献３参照）。
【００２１】
しかし、この場合もｐ型不純物としてホウ素が用いられるため、上述のとおり、ホウ素を添加したシリコンをゲート４０４として用いると、特にゲート絶縁物の物理的な厚さが２ｎｍ以下の場合はゲート絶縁物を通過してチャネル領域４０８にまでホウ素が拡散し、トランジスタのしきい値のばらつきの要因となってしまう。また、ＳＯＩ基板にチャネル領域を介してホウ素をイオン注入法で注入すると、当然のことながら、相当量のホウ素がチャネル領域４０８に注入されるので、やはりしきい値のばらつきの要因となる。
【００２２】
また、この場合も、ＳＯＩ層４０６の厚さは、チャネル長よりも十分に小さいことが必要であり、具体的には２０ｎｍ以下であることが求められ、量産性の面で大きな障害である。
【先行技術文献】
【特許文献】
【００２３】
【特許文献１】米国特許第５３６４８０７号
【特許文献２】米国特許公開２００７／０２９０２６４号明細書
【特許文献３】米国特許公開２００９／０２５０７５５号明細書
【非特許文献】
【００２４】
【非特許文献１】Ｋ．Ｔａｋｅｕｃｈｉ  ｅｔ  ａｌ．，  ”Ｃｈａｎｎｅｌ  Ｅｎｇｉｎｅｅｒｉｎｇ  ｆｏｒ  ｔｈｅ  Ｒｅｄｕｃｔｉｏｎ  ｏｆ  Ｒａｎｄｏｍ−Ｖｏｌｔａｇｅ−Ｉｎｄｕｃｅｄ  Ｔｈｒｅｓｈｏｌｄ  Ｖｏｌｔａｇｅ  Ｖａｒｉａｔｉｏｎ”，  ｐ．  ８４１，  ＩＥＤＭ  （１９９７）．
【非特許文献２】Ｊｏｈｎ  Ｒｏｂｅｒｔｓｏｎ，  ”Ｂａｎｄ  ｏｆｆｓｅｔｓ  ｏｆ  ｗｉｄｅ−ｂａｎｄ−ｇａｐ  ｏｘｉｄｅｓ  ａｎｄ  ｉｍｐｌｉｃａｔｉｏｎｓ  ｆｏｒ  ｆｕｔｕｒｅ  ｅｌｅｃｔｒｏｎｉｃ  ｄｅｖｉｃｅｓ”  Ｊｏｕｒｎａｌ  ｏｆ  Ｖａｃｕｕｍ  Ｓｃｉｅｎｃｅ  ａｎｄ  Ｔｅｃｈｎｏｌｏｇｙ  Ｂ，  １８  ｐ．  １７８５  （２０００）．
【非特許文献３】Ｒ．  Ｅ．  Ｊｏｎｅｓ  ｅｔ  ａｌ．  ”Ｅｖｉｄｅｎｃｅ  ｆｏｒ  ｐ−Ｔｙｐｅ  Ｄｏｐｉｎｇ  ｏｆ  ＩｎＮ”，  Ｐｈｙｓ．  Ｒｅｖ．  Ｌｅｔｔ．  ９６，  ｐ．  １２５５０５  （２００６）．
【非特許文献４】Ｍ．  Ｎａｋａｍｕｒａ  ｅｔ  ａｌ．，  Ｎ．  ”Ｔｈｅ  Ｐｈａｓｅ  Ｒｅｌａｔｉｏｎｓ  ｉｎ  ｔｈｅ  Ｉｎ２Ｏ３−Ｇａ２ＺｎＯ４−ＺｎＯ  Ｓｙｓｔｅｍ  ａｔ  １３５０℃”、Ｊ．  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｃｈｅｍ．，Ｖｏｌ．９３，  ｐ．  ２９８−３１５  （１９９１）．
【発明の概要】
【発明が解決しようとする課題】
【００２５】
本発明では、微細化しても短チャネル効果を抑制でき、しきい値のばらつきも小さく、ゲートリーク電流も十分に抑制された新規の半導体装置（トランジスタ等）を提供することを課題とする。
【００２６】
また、本発明では、新規の半導体装置（特に、トランジスタ）を提供することを課題とする。また、新規の半導体装置の駆動方法（特に、トランジスタの駆動方法）を提供することを課題とする。さらに、新規の半導体装置の作製方法（特に、トランジスタの作製方法）を提供することを課題とする。
【００２７】
また、本発明では、性能の向上したあるいは消費電力が低減できる半導体装置（特に、トランジスタ）を提供することを課題とする。また、性能の向上したあるいは消費電力が低減できる半導体装置の駆動方法（特に、トランジスタの駆動方法）を提供することを課題とする。さらに、性能の向上したあるいは消費電力が低減できる半導体装置の作製方法（特に、トランジスタの作製方法）を提供することを課題とする。本発明では以上の課題の少なくとも１つを解決する。
【課題を解決するための手段】
【００２８】
以下、本発明の説明をおこなうが、本明細書では、トランジスタのソースとドレインについては、本明細書においては、一方をドレインと呼ぶとき他方をソースとする。すなわち、電位の高低によって、それらを区別しない。したがって、本明細書において、ソースとされている部分をドレインと読み替えることもできる。
【００２９】
また、以下において、チャネル領域とは、エクステンション領域間のチャネルが形成される付近の半導体領域のことを指す。したがって、１つのチャネル領域に複数の導電型あるいは濃度の不純物領域を含むこともある。また、チャネル領域が基板の一部である場合もある。また、チャネル長とはエクステンション領域間の距離をいう。
【００３０】
本発明の一態様は、チャネル領域と、チャネル領域上に設けられたゲート絶縁物と、ゲート絶縁物に接して設けられたインジウム、錫あるいは亜鉛の少なくとも一つと窒素とを有するｎ型半導体を有する、しきい値が＋１．５ボルト以上であることを特徴とする半導体装置である。
【００３１】
本発明の一態様は、チャネル領域の不純物（ドナーおよびアクセプタ）の濃度Ｎｄ［ｎｍ−３］（ただし、Ｎｄ＜１×１０−３）と酸化シリコン換算のゲート絶縁物の厚さｔｏｘ［ｎｍ］（以下、単にゲート絶縁物の厚さ、ともいう）とチャネル長Ｌ［ｎｍ］の間に、Ｎｄ１／２×ｔｏｘ×Ｌ＜１［ｎｍ１／２］という関係があり、ゲート絶縁物に接して設けられたインジウム、錫あるいは亜鉛の少なくとも一つと窒素とを有する高仕事関数のｎ型半導体とを有する半導体装置である。
【００３２】
なお、ここでは特に不純物濃度として、ｎｍ−３、という単位を用いている。１ｎｍ−３は１×１０２１ｃｍ−３である。また、この場合の不純物濃度は、エクステンション領域間の平均的な不純物濃度であり、例えば、図２（Ａ）に示されるトランジスタのようにエクステンション領域２０３ａと２０３ｂの間にハロー領域２０５ａと２０５ｂを有する場合には、そこに含まれている不純物数も考慮される。
【００３３】
なお、不純物濃度が１×１０１５ｃｍ−３以下であれば、不純物はｎ型不純物であってもｐ型不純物であってもよい。また、チャネル領域の表面２０ｎｍ以内あるいはエクステンション領域の深さまでの領域の不純物濃度を１×１０１８ｃｍ−３以下のｎ型としてもよい。
【００３４】
例えば、チャネル領域の不純物濃度が１×１０１５ｃｍ−３でチャネル長が５０ｎｍでゲート絶縁物の厚さが１０ｎｍのトランジスタであれば、上記の関係を満たす。また、チャネル領域の不純物濃度が１×１０１７ｃｍ−３でチャネル長が５０ｎｍでゲート絶縁物の厚さが１ｎｍのトランジスタであれば、上記の関係を満たす。
【００３５】
本発明の一態様は、不純物（ドナーおよびアクセプタ）の濃度Ｎｄ［ｎｍ−３］と酸化シリコン換算のゲート絶縁物の厚さｔｏｘ［ｎｍ］とチャネル長Ｌ［ｎｍ］の間に、Ｎｄ１／２×ｔｏｘ×Ｌ＜１［ｎｍ１／２］という関係があり、チャネル領域に接するエクステンション領域と、エクステンション領域とソースあるいはドレインのいずれか一に接するハロー領域と、ゲート絶縁物に接して設けられたインジウム、錫あるいは亜鉛の少なくとも一つと窒素とを有する高仕事関数のｎ型半導体とを有する半導体装置である。
【００３６】
本発明の一態様は、チャネル長１００ｎｍ以下のチャネル領域と、チャネル領域に接する不純物濃度が１×１０１９ｃｍ−３以上の第１の導電型の第１不純物領域と、チャネル領域と第１不純物領域に接する不純物濃度が１×１０１８ｃｍ−３以上の第２の導電型の第２不純物領域と、ゲート絶縁物に接して設けられた仕事関数が５．０電子ボルト以上のｎ型半導体とを有する半導体装置である。
【００３７】
ここで、インジウム、錫あるいは亜鉛の少なくとも一方と窒素とを有する高仕事関数のｎ型半導体（以下、高仕事関数化合物半導体ともいう）に関しては、その仕事関数が５．０電子ボルト以上であることが必要で、５．５電子ボルト以上であることが望ましい。また、高仕事関数化合物半導体は、５原子％以上５０原子％以下の濃度の窒素を有する。また、高仕事関数化合物半導体は、５原子％以上６６．７原子％以下の濃度の亜鉛あるいは、５原子％以上５０原子％以下の濃度のインジウム、５原子％以上５７．１原子％以下の濃度の錫を有することが望ましい。
【００３８】
また、高仕事関数化合物半導体では、原子番号が２０以下の金属元素の濃度を１％以下、好ましくは０．０１％以下とするとよい。また、高仕事関数化合物半導体は、酸素や他の原子番号２１以上の金属元素を有していてもよい。また、高仕事関数化合物半導体は水素を０．０１原子％乃至１０原子％含有していてもよい。
【００３９】
なお、エクステンション領域は、浅いほどオフ特性が良好となるが、量産性および導電性を考慮すると過剰に浅くすることは好ましくない、エクステンション領域の深さは、ゲート絶縁物の厚さとの兼ね合いでもあるが、５ｎｍ乃至２０ｎｍとするとよい。なお、高仕事関数化合物半導体の厚さは５ｎｍ以上１００ｎｍ以下とするとよい。
【００４０】
また、好ましくは、高仕事関数化合物半導体は、ウルツ鉱型の結晶構造を有する単結晶もしくは多結晶体である。さらに多結晶体である場合も、チャネルを形成する面に対してｃ軸が概略垂直であることが好ましい。すなわち、高仕事関数化合物半導体を構成する結晶のうち９０％以上の結晶においてｃ軸がチャネルを形成する面に対してなす角度が８５°乃至９０°の範囲にあることが好ましい。
【００４１】
なお、高仕事関数化合物半導体はウルツ鉱型以外の六方晶の結晶構造を有してもよい。その場合にはｃ軸方向からは六角形の格子像を確認できることもある。また、高仕事関数化合物半導体は立方晶の結晶構造を有してもよい。
【発明の効果】
【００４２】
上述の高仕事関数化合物半導体の電子親和力は５．０電子ボルト以上である。そのため、真空準位から４電子ボルト乃至５電子ボルト下の準位（典型的には真空準位から４．９電子ボルト下の準位、非特許文献３参照）に形成される多くの欠陥準位がドナーとなり、特にドーピング処理を施さずとも、１×１０１９ｃｍ−３以上、好ましくは１×１０２０ｃｍ−３以上の電子濃度を有するｎ型の半導体となる。
【００４３】
高仕事関数化合物半導体の一例として化学式ＩｎＮとして知られる窒化インジウムがある。窒化インジウムはバンドギャップが０．７電子ボルト以下の半導体であるが、その電子親和力は５．６電子ボルトである。窒化インジウムはウルツ鉱型構造であることが知られている。
【００４４】
なお、インジウムの一部をガリウムあるいはアルミニウムで置き換えた窒化インジウムはバンドギャップが大きくなることが知られており、その程度は、置き換える比率や置き換える元素に依存する。同様に、仕事関数も置き換える比率や置き換える元素に応じて低下させることができる。
【００４５】
例えば、Ｉｎ０．９Ｇａ０．１Ｎという組成式で表される物質の電子親和力は約５．４電子ボルトとなる。一般にＩｎ１−ａＧａａＮという組成式で表される物質の電子親和力はおおよそ、（５．６−２ａ）［電子ボルト］（ただし、ａ≦０．３）となる。
【００４６】
他の例として化学式Ｚｎ３Ｎ２として知られる窒化亜鉛がある。窒化亜鉛についてはその物性値についての詳細は知られていないが、電子親和力は５．５電子ボルト程度であることが明らかとなった。窒化亜鉛は立方晶型構造であることが知られている。
【００４７】
このような高仕事関数化合物半導体の作製には、公知のスパッタリング法、真空蒸着法、イオンプレーティング法、ＭＢＥ（ｍｏｌｅｃｕｌａｒ  ｂｅａｍ  ｅｐｉｔａｘｙ）法、ＣＶＤ法（ＭＯＣＶＤ（ｍｅｔａｌ  ｏｒｇａｎｉｃ  ＣＶＤ）法やＡＬＤ（ａｔｏｍｉｃ  ｌａｙｅｒ  ｄｅｐｏｓｉｔｉｏｎ）法）等を用いればよい。
【００４８】
例えば、窒化ガリウムインジウム（Ｉｎ１−ａＧａａＮ）をＭＯＣＶＤ法で作製するのであれば、原料ガスとして、トリメチルインジウム（（ＣＨ３）３Ｉｎ）とトリメチルガリウム（（ＣＨ３）３Ｇａ）とアンモニアを用い、基板温度は３５０℃乃至５５０℃とすればよい。
【００４９】
上記のように、高仕事関数化合物半導体の仕事関数は５．０電子ボルト以上であり、好ましくは５．３電子ボルト以上とできる。これはｐ型シリコン（仕事関数は５．１５電子ボルト）よりも大きいため、ゲート絶縁物に接して設けると、チャネル領域の電子状態に大きな影響を与える。
【００５０】
半導体のｐｎ接合においては、ｐ型領域とｎ型領域の境界部分に空乏層が形成される。両者の濃度がいずれも１×１０１９ｃｍ−３である場合には空乏層の厚さは１０ｎｍ以下であり、例えば、ｎ型領域をエクステンション領域、ｐ型領域をチャネル領域として使用する場合には、チャネル長５０ｎｍのトランジスタにおいても明確な境界が形成できる。
【００５１】
しかしながら、チャネル領域の不純物濃度は低いことが好ましいので、ｐ型領域の不純物濃度を低減させて、１×１０１７ｃｍ−３としたとすると、空乏層がｐ型領域の奥深くに拡大し、境界から１００ｎｍの部分にまで電子が注入され、電子濃度の高い領域が形成されてしまう。このような状態では、チャネル長５０ｎｍのトランジスタの両エクステンション領域間を電子が容易に移動できてしまう状態となり、オフ特性が十分でないトランジスタとなる。
【００５２】
従来のトランジスタではチャネル領域のｐ型不純物の濃度を１×１０１７ｃｍ−３、ゲート絶縁物の厚さを１ｎｍとした場合、チャネル長は数百ｎｍ必要であった。すなわち、Ｎｄ１／２×ｔｏｘ×Ｌ＞１［ｎｍ１／２］であった。あるいは、チャネル長を５０ｎｍとするには、ｐ型不純物の濃度を高めて、５×１０１８ｃｍ−３以上とする必要があったが、やはり、Ｎｄ１／２×ｔｏｘ×Ｌ＞１［ｎｍ１／２］となる。
【００５３】
ゲート絶縁物の厚さを、例えば０．５ｎｍすれば、上記の関係式は１より小さくなる。しかし、トンネル電流を考慮するとゲート絶縁物の物理的な厚さは２ｎｍ以上が望ましい。すなわち、現実的に使用可能な、チャネル領域の不純物濃度Ｎｄ、ゲート絶縁物の厚さｔｏｘ、チャネル長Ｌにおいて、上記の関係式が１より小さいトランジスタを得ることは図２（Ａ）に示すような従来の構造のものでは無理である。
【００５４】
ことに、ゲートにｎ型シリコンを用いるとチャネル表面に電子を誘起するので全く改善できない。一方、ゲートにｐ型シリコンを用いるとチャネル表面に正孔を誘起し、両エクステンション領域間の導通をある程度、制御することも可能となる。しかしながら、ｐ型シリコンにはホウ素が多量に含まれているため、それがゲート絶縁物を透過してチャネル領域に拡散する懸念がある。
【００５５】
一方、高仕事関数化合物半導体は上記したような大きな仕事関数を有するがゆえにより、チャネル表面に正孔を誘起する作用がより大きく、より深い領域にまでおよぶ。また、ホウ素その他の拡散性の高い元素（特に原子番号２０以下の金属元素）の濃度を低減できるので、チャネル領域にドナーあるいはアクセプタが拡散することが避けられる。
【００５６】
また、本発明の一態様では、ハロー領域間の距離をエクステンション領域間の距離よりも大きくできる。すなわち、ホウ素の注入される領域（ハロー領域）はチャネル領域の中央部からより離れた構造とできる。そのためチャネル領域のホウ素の濃度をより低減できる。
【００５７】
また、高仕事関数化合物半導体が上記のような大きな仕事関数を有するということは、ゲート絶縁物を厚くしても、エクステンション領域間の導通を十分に制御できるということである。典型的には、酸化シリコン換算で２ｎｍ以上、好ましくは５ｎｍ以上の厚さのゲート絶縁物とすることもできる。このような厚さのゲート絶縁物であれば、ゲートの空乏化を懸念する必要はない。
【００５８】
そもそも、そのようなゲートの空乏化は、半導体（ゲート）中にドナーが点在するために問題となる。すなわち、ゲートに正の電位が与えられたためにイオン化したドナーからゲート絶縁物までの距離の分だけ、実質的なゲート絶縁物の厚さが増加するのである。
【００５９】
特許文献３のように、ゲートにｐ型シリコンを用いれば、ゲートに正の電位が与えられると、正孔がゲート絶縁物との界面に出現するため、実質的なゲート絶縁物の厚さは変わらない。同様に、ドナーがゲート絶縁物との界面に集中していれば、ドナーがイオン化しても、実質的なゲート絶縁物の厚さが変動することはない。
【００６０】
この点、高仕事関数化合物半導体においては、特に欠陥準位によるドナーは界面付近に集中して分布している（非特許文献３参照）。したがって、ゲートに正の電位が与えられても、ほとんど空乏化の影響はない。すなわち、高仕事関数化合物半導体はｎ型半導体であるにも関らず、ｐ型シリコン以上の効果を得ることができる。
【００６１】
非特許文献３によれば欠陥準位は、真空準位から４．９電子ボルトほど下の辺りに集中している。したがって、このような欠陥準位がドナーとなるためには、電子親和力は４．９電子ボルト以上であることが必要条件であり、十分なキャリア濃度を得るためには、電子親和力は５．３電子ボルト以上であることが好ましい。高仕事関数化合物半導体はその条件を満たすものである。
【００６２】
なお、ゲート絶縁物を厚くするとオン電流が低下することが懸念される。一般にトランジスタのオン電流はゲート絶縁物の厚さに反比例することが知られている。しかしながら、本発明の一態様では、チャネル領域の不純物濃度を低くすることができるのでゲート絶縁物を厚くしてもオン電流は従来のものとほとんど変わらない。
【００６３】
なぜならば、オン電流は移動度にも比例し、本発明の一態様によると、移動度を高く保てるので、ゲート絶縁物が厚くなることによる減少分を打ち消すことができるためである。図２（Ａ）に示す従来のトランジスタでは、チャネル長５０ｎｍの場合、チャネル領域の不純物濃度は平均して、５×１０１８ｃｍ−３程度となる。すると、電子の移動度は１００ｃｍ２／Ｖｓ程度にまで低下する。
【００６４】
一方、本発明の一態様では、チャネル領域の不純物濃度を１×１０１７ｃｍ−３以下とすることができる。このとき、電子の移動度は８００ｃｍ２／Ｖｓ以上である。すなわち、従来のトランジスタの８倍以上である。本発明の一態様では、チャネル領域の不純物濃度をさらに低減して１×１０１５ｃｍ−３以下とすることもでき、このとき、電子の移動度は１４００ｃｍ２／Ｖｓ以上である。すなわち、従来のトランジスタの１４倍以上である。
【００６５】
そのため、本発明の一態様では、従来のトランジスタの８倍以上、さらには１４倍以上の厚さのゲート絶縁物を用いても、オン電流は従来のトランジスタと遜色ない。例えば、本発明の一態様で、チャネル領域の不純物濃度を１×１０１７ｃｍ−３以下とすると、従来のトランジスタの５倍の厚さのゲート絶縁物であっても、従来のトランジスタよりもオン電流が増加する。
【００６６】
本発明はゲート絶縁物として、高誘電率材料を用いることを妨げるものではなく、上記の議論は、ゲート絶縁物として、高誘電率材料を用いる場合にも適用できる。酸化シリコンの４倍の誘電率の材料を用いることによって、ゲート絶縁物の物理的な厚さを酸化シリコンの場合の４倍としてもよい。
【００６７】
また、本発明は、ゲート絶縁物の物理的な厚さを２ｎｍ以下とすることを妨げるものではない。ゲート絶縁物の物理的な厚さは、必要とするオン電流と、ゲート絶縁物を介するリーク電流との兼ね合いで決定すればよく、本発明の半導体装置のゲート絶縁物の物理的な厚さが１ｎｍ以下であってもよい。
【００６８】
なお、本発明のようにゲート絶縁物に密接して高仕事関数化合物半導体を設ける構造では、オフ状態の際に直下のチャネル領域は空乏化するため、仮にゲート絶縁物が２ｎｍ以下であってもチャネル領域とゲートの間は十分に絶縁できる。
【００６９】
さらに、上述のとおり、高仕事関数化合物半導体とゲート絶縁物とを接合した場合、高仕事関数化合物半導体のドナーは界面付近に集中して形成されるので、ゲートの空乏化の影響はほとんどなく、ゲート絶縁物の物理的な厚さを２ｎｍ以下としてもよい。
【００７０】
また、チャネル領域の不純物濃度を適度なｎ型とするとトランジスタのしきい値を下げることもできる。本発明の一態様のトランジスタのしきい値は、チャネル領域の導電性および不純物濃度に応じて変化し、チャネル領域の導電性がｐ型から真性、ｎ型となるにしたがって低下する。
【００７１】
例えば、チャネル領域が真性シリコンで、高仕事関数電極の仕事関数が５．６電子ボルトの場合には、しきい値は＋１．５ボルト以上とできる。高いしきい値が必要であれば、この組み合わせを用いることができる。また、チャネル領域に１×１０１８ｃｍ−３以下のｐ型あるいはｎ型の不純物をド−ピングすることにより、しきい値を変動させることができる。
【００７２】
なお、チャネル領域の不純物濃度を１×１０１８ｃｍ−３以下とすると、しきい値のばらつきが抑制できる。上述のとおり、しきい値のばらつきはチャネル領域の不純物濃度が低いほど抑制できるので、チャネル領域の不純物濃度を１×１０１７ｃｍ−３以下、好ましくは、チャネル領域の不純物濃度を１×１０１５ｃｍ−３以下とするとよい。
【００７３】
以上、本発明の効果を述べてきたが、これらの効果を得るために、図２（Ｂ）や図２（Ｃ）で要求された過剰に薄いＳＯＩ層や過剰に薄い埋め込み絶縁物は必要とされないが、もちろん、本発明とそれらを組み合わせてもよいことは言うまでもない。
【図面の簡単な説明】
【００７４】
【図１】本発明の半導体装置の例を示す図である。
【図２】従来の半導体装置の例を示す図である。
【図３】本発明の半導体装置の作製方法の例を説明する図である。
【図４】本発明の半導体装置のバンド状態の例を説明する図である。
【図５】本発明の半導体装置の作製方法の例を説明する図である。
【図６】ＣＰＵのブロック図。
【図７】電子機器を示す図。
【発明を実施するための形態】
【００７５】
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
【００７６】
（実施の形態１）
図１（Ａ）に、本実施の形態の半導体装置の例を図示する。ここでは、トランジスタのチャネル方向の断面模式図を示す。トランジスタは単結晶半導体の基板１０１上に厚さ５ｎｍ以上１００ｎｍ以下の高仕事関数化合物半導体よりなる高仕事関数電極１０４を設け、基板１０１との間に適切な厚さのゲート絶縁物１０９を有する。
【００７７】
基板１０１はｐ型で、不純物濃度は１×１０１８ｃｍ−３以下、好ましくは、１×１０１７ｃｍ−３以下、より好ましくは、１×１０１５ｃｍ−３以下とする。なお、不純物濃度が１×１０１５ｃｍ−３以下の場合には、基板１０１としてｎ型の単結晶半導体を用いてもよい。
【００７８】
高仕事関数電極１０４の幅は、トランジスタのチャネル長を決定する上で重要な要素であるが、１００ｎｍ以下、好ましくは５０ｎｍ以下、より好ましくは２０ｎｍ以下とする。さらに、ゲート絶縁物の厚さは２ｎｍ乃至１０ｎｍとするとよい。
【００７９】
基板１０１には、ソース１０２ａ、ドレイン１０２ｂを形成する。また、ソース１０２ａの高仕事関数電極１０４側、およびドレイン１０２ｂの高仕事関数電極１０４側の表面付近には、それぞれエクステンション領域１０３ａおよび１０３ｂを設ける。ソース１０２ａ、ドレイン１０２ｂ、エクステンション領域１０３ａおよび１０３ｂはｎ型でそれらの不純物濃度は従来のトランジスタと同様にすればよい。
【００８０】
なお、エクステンション領域１０３ａと１０３ｂの間の距離はトランジスタのチャネル長となる。チャネル長はエクステンション領域１０３ａおよび１０３ｂの深さの２倍以上あることが好ましい。２倍未満であると、高仕事関数電極１０４による電子を排除する作用がエクステンション領域１０３ａおよび１０３ｂの底部にまでおよばず、オフ状態にこの部分を電子が流れることによりリーク電流が生じるためである。
【００８１】
また、ソース１０２ａ、ドレイン１０２ｂの少なくとも高仕事関数電極１０４側には、ｐ型のハロー領域１０５ａおよび１０５ｂを設ける。図１（Ａ）に示すようにソース１０２ａ、ドレイン１０２ｂは、エクステンション領域１０３ａ、１０３ｂ、ハロー領域１０５ａあるいは１０５ｂのいずれかで周囲を囲まれて、基板１０１およびそれと同じ不純物濃度を有する部分とは接しない構造としてもよい。
【００８２】
さらに、ハロー領域１０５ａおよび１０５ｂの不純物濃度は従来のトランジスタのハロー領域のものと同様にすればよい。例えば、１×１０１８ｃｍ−３以上１×１０２０ｃｍ−３以下の範囲で、ソース１０２ａ、ドレイン１０２ｂの不純物濃度と、チャネル長とを考慮して決定すればよい。
【００８３】
図１（Ａ）に示すトランジスタの中央部を拡大した様子を図１（Ｂ）に示す。図１（Ｂ）の線分ＡＢ、線分ＣＤ、線分ＥＦにおけるエネルギーバンドの状態の例を、それぞれ図４（Ａ）、図４（Ｂ）、図４（Ｃ）に示す。なお、ここでは、高仕事関数電極１０４、ソース１０２ａ、ドレイン１０２ｂの電位は等しいものとする。また、Ｅｆはフェルミ準位、Ｅｃが伝導帯下端、Ｅｖは価電子帯上端を意味する。
【００８４】
図４（Ａ）は高仕事関数電極１０４から、ゲート絶縁物１０９を経由して、基板１０１に向かう部分のエネルギーバンドの様子である。基板１０１は極めて不純物濃度が低いものとするが、点Ｂに近い部分では、ハロー領域１０５ａおよび１０５ｂの影響を受けてｐ型となる。
【００８５】
一方、ゲート絶縁物１０９の近傍ではエクステンション領域１０３ａ、１０３ｂの影響を受けてｎ型となるべきであるが、一方で、高仕事関数電極１０４の影響があるため、ほぼ真性となる。もし、高仕事関数電極１０４の代わりに、ゲート絶縁物１０９上にｎ型シリコンが設けられていた場合には、この部分はｎ型となるため、オフにおいてもこの部分を電子が流れ、リーク電流が大きなトランジスタとなる。
【００８６】
ここで注目すべきは、基板１０１のゲート絶縁物１０９の近くで、伝導帯下端が極小値（図４（Ａ）中にＸで示す部分）を示すことである。高仕事関数電極１０４に正の電位を与えると、伝導帯下端はフェルミ準位に接近し、ソースと同レベルとなるためチャネルが形成され電子が流れる。図４（Ａ）中のＸのような極小点があると、その部分に優先的に電子が集まる。
【００８７】
この部分はゲート絶縁物１０９からやや離れているので、ゲート絶縁物１０９と基板１０１との間の界面準位や界面にトラップされた電荷、ゲート絶縁物１０９自体にトラップされた電荷等の影響を受けることが少なく、それらによる散乱も少ないため高い移動度を得ることができる。
【００８８】
なお、極小点Ｘのエネルギー準位は、その部分のドナーあるいはアクセプタの濃度によって高下し、ドナー濃度が高いと低下し、アクセプタ濃度が高いと上昇する。したがって、ドナー濃度が高いとしきい値は低下し、アクセプタ濃度が高いとしきい値は上昇する。
【００８９】
図４（Ｂ）は、ソース１０２ａからエクステンション領域１０３ａ、基板１０１（と同じ不純物濃度を有する領域）、エクステンション領域１０３ｂ、ドレイン１０２ｂにかけての部分のエネルギーバンド図である。上述のとおり、中央部は高仕事関数電極１０４の影響でほぼ真性の状態となるため、ソース１０２ａとドレイン１０２ｂの間にエネルギー障壁が形成され、オフ状態ではソース１０２ａとドレイン１０２ｂ間の導通を遮断する。
【００９０】
図４（Ｃ）は、ソース１０２ａからハロー領域１０５ａ、基板１０１（と同じ不純物濃度を有する領域）、ハロー領域１０５ｂ、ドレイン１０２ｂにかけての部分のエネルギーバンド図である。ソース１０２ａとハロー領域１０５ａの間、およびドレイン１０２ｂとハロー領域１０５ｂの間には、ｐｎ接合が形成され、高いエネルギー障壁が形成されるためソース１０２ａとドレイン１０２ｂ間の導通を遮断する。また、この領域の中間部は、基板１０１と同程度の低い不純物濃度であるが、ハロー領域１０５ａおよび１０５ｂの影響を受けてｐ型を呈する。
【００９１】
図１（Ａ）に示すトランジスタの作製方法の例について図３を用いて簡単に説明する。なお、多くの工程は公知の半導体技術を用いればよいので詳細はそれらを参照できる。まず、ｐ型高抵抗単結晶シリコンの基板１０１の（１００）面上にゲート絶縁物１０９を形成する。ゲート絶縁物１０９としては、例えば、厚さ．０．５ｎｍ乃至２ｎｍの熱酸化によって得られる酸窒化シリコン膜と原子層堆積（ＡＬＤ）法によって得られる厚さ１ｎｍ乃至５ｎｍ酸化ハフニウムシリケート膜の積層膜（厚さ２ｎｍ乃至１０ｎｍ）を用いればよい。
【００９２】
その後、反応性スパッタリング法で酸窒化亜鉛もしくは酸窒化インジウム、酸窒化錫、酸窒化インジウム亜鉛、酸窒化インジウム亜鉛ガリウム（組成式はＩｎａＧａｂＺｎｃＯｄＮｅ、（０≦ａ≦１、０≦ｂ≦１、０≦ｃ≦１、０≦ｄ≦１、０≦ｅ≦１））等の仕事関数の高い酸窒化物膜（以下、高仕事関数酸窒化物膜という）を成膜する。
【００９３】
例えば、酸窒化亜鉛を成膜するには、酸化亜鉛をターゲットにして、窒素濃度が５０％以上かつ酸素濃度が５％以下の雰囲気という条件を採用すればよい。同様に、酸窒化インジウム、酸窒化錫、酸窒化インジウム亜鉛、酸窒化インジウム亜鉛ガリウムを成膜するには、窒素濃度が５０％以上かつ酸素濃度が５％以下の雰囲気で、それぞれ、酸化インジウム、酸化錫、酸化インジウム亜鉛、酸化インジウム亜鉛ガリウムをターゲットとして用いればよい。
【００９４】
また、その際には、基板温度は１００℃乃至６００℃、好ましくは１５０℃乃至４５０℃とするとよい。また、成膜後、１００℃乃至６００℃、好ましくは１５０℃乃至４５０℃の非酸化性雰囲気で熱処理してもよい。
【００９５】
なお、スパッタリング法以外にも、ＡＬＤ法やＣＶＤ法（ＭＯＣＶＤ法等）を採用してもよい。特に、ゲート絶縁物１０９の厚さが５ｎｍ以下の場合には、基板へのダメージの少ないＡＬＤ法やＣＶＤ法を用いることが好ましい。
【００９６】
高仕事関数酸窒化物膜の厚さは５ｎｍ乃至１００ｎｍとすればよい。厚さ５ｎｍ未満では、仕事関数の影響が基板１０１表面に及ばず、また、厚さが１００ｎｍを超えると、高仕事関数酸窒化物膜の抵抗が大きくなり、回路の特性に好ましくない。上述のように、高仕事関数酸窒化物膜では界面近傍の欠陥準位がドナーとなるため、界面から遠い部分ではドナー濃度が低下し、導電性が著しく悪化する。導電性を維持するには、別にドナーをドーピングする必要がある。
【００９７】
酸化インジウム亜鉛ガリウムの例として、組成式ＩｎＧａＺｎＯ４で表されるものは、ＹｂＦｅ２Ｏ４構造と呼ばれる結晶構造を取ることが知られている（非特許文献４参照）。しかしながら、例えば、５原子％以上の窒素が添加されるとウルツ鉱型構造が安定相となり、それにともなって電子状態も劇的に変化する。また、ＹｂＦｅ２Ｏ４構造に比べるとウルツ鉱型構造は結晶化が容易であるため、比較的低温で結晶化する。
【００９８】
電子状態に関しては、例えば、バンドギャップはＹｂＦｅ２Ｏ４構造のものが３．２電子ボルト程度であるが、ウルツ鉱型構造のものでは２．２電子ボルト以下となり、また、電子親和力も、前者が４．３電子ボルト程度のものが、後者では５．５電子ボルト以上となる。電子親和力が４．９電子ボルト以上となるため、欠陥準位によりｎ型の導電性を呈することとなる。なお、水素はドナーとして機能するため、水素を添加することによってもキャリア濃度を高めることもできる。
【００９９】
なお、高仕事関数酸窒化物膜は、窒素や亜鉛、錫、インジウム以外に酸素を窒素の２乃至５倍含有していると、ゲート絶縁物との界面でのトラップ準位の発生を抑制する上で好ましい。また、高仕事関数酸窒化物膜は、水素を１原子％乃至１０原子％含有していると、界面の状況が改善され、かつ、キャリアが増加して導電率が向上するため好ましい。高仕事関数酸窒化物膜への水素の添加は成膜時以外に、ドーピング工程の終了後の水素化処理でもおこなえる。
【０１００】
なお、酸化インジウム亜鉛ガリウム（Ｉｎ−Ｇａ−Ｚｎ−Ｏ）の代わりに、二元系金属酸化物である、Ｉｎ−Ｓｎ−Ｏ、Ｓｎ−Ｚｎ−Ｏ、Ａｌ−Ｚｎ−Ｏ、Ｉｎ−Ｇａ−Ｏや、三元系金属酸化物であるＩｎ−Ｓｎ−Ｚｎ−Ｏ、Ｉｎ−Ａｌ−Ｚｎ−Ｏ、Ｓｎ−Ｇａ−Ｚｎ−Ｏ、Ａｌ−Ｇａ−Ｚｎ−Ｏ、Ｓｎ−Ａｌ−Ｚｎ−Ｏ、Ｉｎ−Ｈｆ−Ｚｎ−Ｏ、Ｉｎ−Ｔｉ−Ｚｎ−Ｏ、Ｉｎ−Ｚｒ−Ｚｎ−Ｏ、Ｉｎ−Ｌａ−Ｚｎ−Ｏ、Ｉｎ−Ｃｅ−Ｚｎ−Ｏ、Ｉｎ−Ｐｒ−Ｚｎ−Ｏ、Ｉｎ−Ｎｄ−Ｚｎ−Ｏ、Ｉｎ−Ｓｍ−Ｚｎ−Ｏ、Ｉｎ−Ｅｕ−Ｚｎ−Ｏ、Ｉｎ−Ｇｄ−Ｚｎ−Ｏ、Ｉｎ−Ｔｂ−Ｚｎ−Ｏ、Ｉｎ−Ｄｙ−Ｚｎ−Ｏ、Ｉｎ−Ｈｏ−Ｚｎ−Ｏ、Ｉｎ−Ｅｒ−Ｚｎ−Ｏ、Ｉｎ−Ｔｍ−Ｚｎ−Ｏ、Ｉｎ−Ｙｂ−Ｚｎ−Ｏ、Ｉｎ−Ｌｕ−Ｚｎ−Ｏや、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ−Ｏ、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ−Ｏ、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ−Ｏ、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ−Ｏ、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ−Ｏなどを用いてもよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏとは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物という意味である。
【０１０１】
その後、導電性の高い金属膜や金属化合物膜を適切な厚さだけ形成する。金属膜としてはアルミニウム、チタン、タンタル、タングステン等やそれらを５０％以上有する合金を用いることができ、金属化合物膜としては、それらの窒化物膜を用いることができる。
【０１０２】
そして、金属膜や金属化合物膜および高仕事関数酸窒化物膜を必要な形状に加工して、高仕事関数電極１０４および金属配線１１０よりなるゲートを形成する。さらに、これらを用いて、自己整合的にエクステンション領域１０３ａおよび１０３ｂを形成する（図３（Ａ）参照）。
【０１０３】
次に、高仕事関数電極１０４および金属配線１１０よりなるゲートの側面に側壁１１１ａおよび１１１ｂを形成し、ホウ素イオン（水素化硼素イオン等も含む）を用いた斜めイオン注入法により、ハロー領域１０５ａおよび１０５ｂを形成する（図３（Ｂ）参照）。この際、ホウ素イオンはエクステンション領域１０３ａおよび１０３ｂの底面付近でもっとも濃度が高くなるように設定するとよい。
【０１０４】
なお、ホウ素の優れた拡散性（特に上記の増速拡散特性）を考慮すれば、通常の垂直にイオンを注入する方法を用いても必要とするハロー領域１０５ａおよび１０５ｂを形成できる。垂直にイオンを注入すると、チャネル領域の中央部に注入されるホウ素の濃度をより低くできる。
【０１０５】
また、エクステンション領域１０３ａおよび１０３ｂの周囲がハロー領域１０５ａおよび１０５ｂで覆われてしまわないようにすることも好ましい。エクステンション領域１０３ａおよび１０３ｂの周囲がハロー領域１０５ａおよび１０５ｂで覆われてしまう（例えば、図２（Ａ）で示される状態）と、キャリアがソースとドレイン間を通過する際、ハロー領域を通過する必要が生じるためである。
【０１０６】
また、エクステンション領域１０３ａおよび１０３ｂとハロー領域１０５ａおよび１０５ｂの関係が上述のとおりであれば、ハロー領域１０５ａおよび１０５ｂを形成する際に、イオンがチャネル領域上のゲート絶縁物１０９を通過することもないので、ゲート絶縁物１０９にトラップ準位等が形成されることがなく、トランジスタの信頼性を高める上で好ましい。
【０１０７】
その後、砒素イオン等のｎ型不純物を注入して、ソース１０２ａ、ドレイン１０２ｂを形成する（図３（Ｃ）参照）。この際、先にハロー領域１０５ａおよび１０５ｂを形成するために、ソース１０２ａ、ドレイン１０２ｂが形成される部分に注入されていたホウ素イオンは、このイオン注入によってその部分から追い出され、ハロー領域１０５ａおよび１０５ｂのうち、ソース１０２ａ、ドレイン１０２ｂとの境界に近い部分に高濃度のホウ素イオンが集積する。
【０１０８】
以上の工程により、トランジスタの主要な構成物が形成される。その後は公知の半導体作製技術を用いて、シリサイド化、多層配線や電極の形成、水素化処理等をおこなえばよい。
【０１０９】
（実施の形態２）
図１（Ｃ）に本実施の形態を示す。本実施の形態は絶縁表面上に作製された本発明の一態様のトランジスタである。単結晶半導体の基板１０１上に厚さ５０ｎｍ以上の埋め込み絶縁物１０７と、その上に厚さ５０ｎｍ以上のＳＯＩ層１０６を有するＳＯＩ基板にトランジスタを作製する。ＳＯＩ層１０６上に適切な厚さのゲート絶縁物１０９を形成し、さらに、これに接して、厚さ５ｎｍ以上１００ｎｍ以下の高仕事関数化合物半導体よりなる高仕事関数電極１０４を設ける。
【０１１０】
ＳＯＩ層１０６には、ソース１０２ａ、ドレイン１０２ｂを形成する。また、ソース１０２ａの高仕事関数電極１０４側、およびドレイン１０２ｂの高仕事関数電極１０４側の表面付近には、それぞれエクステンション領域１０３ａおよび１０３ｂを設ける。ソース１０２ａ、ドレイン１０２ｂ、エクステンション領域１０３ａおよび１０３ｂはｎ型であり、それらの不純物濃度は従来のトランジスタと同様にすればよい。エクステンション領域１０３ａと１０３ｂの間の距離はエクステンション領域１０３ａおよび１０３ｂの深さの２倍以上あることが好ましい。
【０１１１】
エクステンション領域１０３ａおよび１０３ｂと埋め込み絶縁物１０７の間には、ｐ型のハロー領域１０５ａおよび１０５ｂを設け、ソース１０２ａ、ドレイン１０２ｂが、エクステンション領域１０３ａ、１０３ｂ、ハロー領域１０５ａあるいは１０５ｂのいずれかで周囲を囲まれる構造とする。
【０１１２】
なお、ハロー領域１０５ａおよび１０５ｂの不純物濃度は従来のトランジスタのハロー領域のものと同様にすればよい。例えば、１×１０１８ｃｍ−３以上１×１０２０ｃｍ−３以下の範囲で、ソース１０２ａ、ドレイン１０２ｂの不純物濃度と、チャネル長とを考慮して決定すればよい。
【０１１３】
また、ＳＯＩ層にはチャネル領域ともなる低濃度不純物領域１０８を設ける。低濃度不純物領域１０８はｐ型で、その不純物濃度は１×１０１８ｃｍ−３以下、好ましくは、１×１０１７ｃｍ−３以下、より好ましくは、１×１０１５ｃｍ−３以下とする。不純物濃度が１×１０１５ｃｍ−３以下の場合には、低濃度不純物領域１０８はｎ型でもよい。
【０１１４】
図１（Ｃ）に示されるように低濃度不純物領域１０８はエクステンション領域１０３ａ、１０３ｂ、ハロー領域１０５ａあるいは１０５ｂのいずれかで周囲を囲まれ、ソース１０２ａあるいはドレイン１０２ｂとは接しない構造である。ＳＯＩ構造を採用すると、ソース１０２ａとドレイン１０２ｂ間のパンチスルー電流を低減することができ、オン電流とオフ電流の比率を向上させることができる。
【０１１５】
（実施の形態３）
図５を用いて本実施の形態を説明する。本実施の形態では、ＳＯＩ層に形成され、チャネル領域にｎ型の浅い不純物領域１１２を有するトランジスタの作製方法について説明する。上記に説明したようにチャネル領域の導電型や不純物濃度を変更することにより、トランジスタのしきい値を変化させることができる。なお、以下の作製工程の詳細に関しては実施の形態１あるいは公知の半導体作製技術を参照すればよい。
【０１１６】
まず、基板１０１上に埋め込み絶縁物１０７、ＳＯＩ層１０６を有するＳＯＩ基板を用意する。埋め込み絶縁物１０７、ＳＯＩ層１０６の厚さに特に限定はないが、量産性を考慮すると、埋め込み絶縁物１０７は厚さ５０ｎｍ以上、ＳＯＩ層１０６は厚さ５０ｎｍ以上であることが好ましい。そして、ＳＯＩ層１０６の表面の厚さ５ｎｍ乃至２０ｎｍの部分に濃度１×１０１６ｃｍ−３乃至１×１０１８ｃｍ−３の砒素をドーピングし、ｎ型の浅い不純物領域１１２を形成する（図５（Ａ）参照）。
【０１１７】
ｎ型の浅い不純物領域１１２の深さは、その後に形成するエクステンション領域１０３ａおよび１０３ｂより浅いことが好ましい。ｎ型の浅い不純物領域１１２の濃度は、目的とするしきい値に応じて決定すればよい。
【０１１８】
その後、ゲート絶縁物１０９、高仕事関数電極１０４、金属配線１１０を形成し、これらを用いてエクステンション領域１０３ａおよび１０３ｂを形成する。さらに、側壁１１１ａおよび１１１ｂを形成してハロー領域１０５ａおよび１０５ｂを形成する（図５（Ｂ）参照）。
【０１１９】
さらに、ソース１０２ａ、ドレイン１０２ｂを形成する（図５（Ｃ）参照）。以上の工程により、トランジスタの主要な構成物が形成される。その後は公知の半導体作製技術を用いて、シリサイド化、多層配線や電極の形成、水素化処理等をおこなえばよい。
【０１２０】
本実施の形態では、チャネル領域の表面にｎ型の浅い不純物領域１１２が形成される。ゲートがｎ型のシリコンであれば、このような構造では、いわゆるノーマリーオンの特性となってしまう。しかしながら、本実施の形態ではゲートに高仕事関数電極１０４を用いるため、ｎ型の浅い不純物領域１１２は空乏化し、ノーマリーオフとなる。
【０１２１】
また、オン状態では、図４（Ａ）にＸで示されるような極小点がゲート絶縁物１０９から離れた場所に生じ、電流は主としてこの部分を流れるため、ゲート絶縁物１０９と基板１０１との間の界面準位や界面にトラップされた電荷、ゲート絶縁物１０９自体にトラップされた電荷等の影響を受けることが少なく、それらによる散乱も少ないため高い移動度を得ることができる。
【０１２２】
なお、本実施の形態のトランジスタのしきい値は図５（Ａ）の工程でドーピングされる砒素の濃度およびドーピングの深さに依存するが、＋０．３ボルト乃至＋１．１ボルトとできる。
【０１２３】
（実施の形態４）
本実施の形態では、本発明の一態様に係る中央処理装置（ＣＰＵ）の構成について説明する。本実施の形態で説明するＣＰＵは実施の形態１乃至３で説明したトランジスタを用いた集積回路に作製される。
【０１２４】
図６に、本実施の形態のＣＰＵの構成を示す。図６に示すＣＰＵは、基板５０１上に、演算回路（ＡＬＵ）５０２、ＡＬＵコントローラ５０３、インストラクションデコーダ５０４、割り込みコントローラ５０５、タイミングコントローラ５０６、レジスタ５０７、レジスタコントローラ５０８、バスインターフェース５０９、書き換え可能なＲＯＭ５１０、ＲＯＭインターフェース５１１を主に有している。ＲＯＭ５１０及びＲＯＭインターフェース５１１は、別チップに設けても良い。もちろん、図６に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
【０１２５】
バスインターフェース５０９を介してＣＰＵに入力された命令は、インストラクションデコーダ５０４に入力され、デコードされた後、ＡＬＵコントローラ５０３、割り込みコントローラ５０５、レジスタコントローラ５０８、タイミングコントローラ５０６に入力される。
【０１２６】
ＡＬＵコントローラ５０３、割り込みコントローラ５０５、レジスタコントローラ５０８、タイミングコントローラ５０６は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ５０３は、ＡＬＵ５０２の動作を制御するための信号を生成する。また、割り込みコントローラ５０５は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ５０８は、レジスタ５０７のアドレスを生成し、ＣＰＵの状態に応じてレジスタ５０７の読み出しや書き込みを行なう。
【０１２７】
またタイミングコントローラ５０６は、ＡＬＵ５０２、ＡＬＵコントローラ５０３、インストラクションデコーダ５０４、割り込みコントローラ５０５、レジスタコントローラ５０８の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ５０６は、基準クロック信号を元に、内部クロック信号を生成する内部クロック生成部を備えており、クロック信号を上記各種回路に供給する。
【０１２８】
本実施の形態では、ＣＰＵを例に挙げて説明したが、本発明の半導体装置はＣＰＵに限定されず、ＤＳＰ、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）等のＬＳＩにも応用可能である。本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０１２９】
（実施の形態５）
本発明の一態様に係るトランジスタを用いることで、集積度の高い半導体集積回路、信頼性が高い電子機器、消費電力の低い電子機器を提供することが可能である。本発明の一態様に係るトランジスタは、表示装置、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。
【０１３０】
その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラやデジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図７に示す。
【０１３１】
図７（Ａ）は表示装置であり、筐体６０１、表示部６０２、支持台６０３等を有する。本発明の一態様に係るトランジスタは、表示装置の駆動を制御するための集積回路に用いることができる。集積回路に本発明の一態様に係るトランジスタを用いることで、信頼性が高い表示装置、消費電力の低い表示装置を提供することができる。なお、表示装置には、パーソナルコンピュータ用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。
【０１３２】
図７（Ｂ）は携帯型ゲーム機であり、筐体６１１、筐体６１２、表示部６１３、表示部６１４、マイクロホン６１５、スピーカー６１６、操作キー６１７、スタイラス６１８等を有する。本発明の一態様に係るトランジスタは、携帯型ゲーム機の駆動を制御するための集積回路に用いることができる。携帯型ゲーム機の駆動を制御するための集積回路に本発明の一態様に係るトランジスタを用いることで、信頼性が高い携帯型ゲーム機、消費電力の低い携帯型ゲーム機を提供することができる。なお、図７（Ｂ）に示した携帯型ゲーム機は、２つの表示部６１３と表示部６１４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
【０１３３】
図７（Ｃ）は携帯電話であり、筐体６２１、表示部６２２、音声入力部６２３、音声出力部６２４、操作キー６２５、受光部６２６等を有する。受光部６２６において受信した光を電気信号に変換することで、外部の画像を取り込むことができる。本発明の一態様に係るトランジスタは、携帯電話の駆動を制御するための集積回路に用いることができる。携帯電話の駆動を制御するための集積回路に本発明の一態様に係るトランジスタを用いることで、信頼性が高い携帯電話、消費電力の低い携帯電話を提供することができる。
【０１３４】
図７（Ｄ）は携帯情報端末であり、筐体６３１、表示部６３２、操作キー６３３等を有する。図７（Ｄ）に示す携帯情報端末は、無線通信用モデムが筐体６３１に内蔵されていても良い。本発明の一態様に係るトランジスタは、携帯情報端末の駆動を制御するための集積回路に用いることができる。携帯情報端末の駆動を制御するための集積回路に本発明の一態様に係るトランジスタを用いることで、信頼性が高い携帯情報端末、消費電力の低い携帯情報端末を提供することができる。
【０１３５】
本実施例は、上記実施の形態と適宜組み合わせて実施することが可能である。
【符号の説明】
【０１３６】
１０１    基板
１０２ａ    ソース
１０２ｂ    ドレイン
１０３ａ    エクステンション領域
１０３ｂ    エクステンション領域
１０４    高仕事関数電極
１０５ａ    ハロー領域
１０５ｂ    ハロー領域
１０６    ＳＯＩ層
１０７    埋め込み絶縁物
１０８    低濃度不純物領域
１０９    ゲート絶縁物
１１０    金属配線
１１１ａ    側壁
１１１ｂ    側壁
１１２    ｎ型の浅い不純物領域
２０１    基板
２０２ａ    ソース
２０２ｂ    ドレイン
２０３ａ    エクステンション領域
２０３ｂ    エクステンション領域
２０４    ゲート
２０５ａ    ハロー領域
２０５ｂ    ハロー領域
３０１    基板
３０２ａ    ソース
３０２ｂ    ドレイン
３０３ａ    エクステンション領域
３０３ｂ    エクステンション領域
３０４    ゲート
３０６    ＳＯＩ層
３０７    埋め込み絶縁物
３０８    チャネル領域
４０１    基板
４０２ａ    ソース
４０２ｂ    ドレイン
４０４    ゲート
４０６    ＳＯＩ層
４０７    埋め込み絶縁物
４０８    チャネル領域
５０１    基板
５０２    ＡＬＵ
５０３    ＡＬＵコントローラ
５０４    インストラクションデコーダ
５０５    割り込みコントローラ
５０６    タイミングコントローラ
５０７    レジスタ
５０８    レジスタコントローラ
５０９    バスインターフェース
５１０    ＲＯＭ
５１１    ＲＯＭインターフェース
６０１    筐体
６０２    表示部
６０３    支持台
６１１    筐体
６１２    筐体
６１３    表示部
６１４    表示部
６１５    マイクロホン
６１６    スピーカー
６１７    操作キー
６１８    スタイラス
６２１    筐体
６２２    表示部
６２３    音声入力部
６２４    音声出力部
６２５    操作キー
６２６    受光部
６３１    筐体
６３２    表示部
６３３    操作キー
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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