(57)【特許請求の範囲】
【請求項１】
画素内に配置され、フローティングディフュージョンからゲートに入力される電圧を増幅する増幅トランジスタと、画素外のカラム領域に配置され、前記増幅トランジスタに選択トランジスタ及び垂直信号線を介して接続された負荷トランジスタとを有する出力バッファ回路を備えた固体撮像装置であって、
前記カラム領域の基板電位を前記画素内の基板電位と分離し、前記負荷トランジスタの基板電位を出力電位又は電源電位に設定して前記負荷トランジスタの基板端子とソース端子とを接続するとともに、前記増幅トランジスタの基板電位を接地電位に設定して前記増幅トランジスタの基板端子とソース端子とを接続し、
前記増幅トランジスタ及び前記負荷トランジスタは、ｎＭＯＳトランジスタであり、
前記増幅トランジスタのドレイン端子は、前記選択トランジスタ及び前記垂直信号線を介して前記負荷トランジスタのソース端子に接続され、
前記負荷トランジスタのソース端子及び基板端子は出力端子に接続され、ドレイン端子は電源に接続されていることを特徴とする固体撮像装置。
【請求項２】
画素内に配置され、フローティングディフュージョンからゲートに入力される電圧を増幅する増幅トランジスタと、画素外のカラム領域に配置され、前記増幅トランジスタに選択トランジスタ及び垂直信号線を介して接続された負荷トランジスタとを有する出力バッファ回路を備えた固体撮像装置であって、
前記カラム領域の基板電位を前記画素内の基板電位と分離し、前記負荷トランジスタの基板電位を出力電位又は電源電位に設定して前記負荷トランジスタの基板端子とソース端子とを接続するとともに、前記増幅トランジスタの基板電位を接地電位に設定して前記増幅トランジスタの基板端子とソース端子とを接続し、
前記増幅トランジスタはｎＭＯＳトランジスタ、前記負荷トランジスタはｐＭＯＳトランジスタであり、
前記増幅トランジスタのドレイン端子は、前記選択トランジスタ及び前記垂直信号線を介して前記負荷トランジスタのドレイン端子に接続され、
前記負荷トランジスタのソース端子及び基板端子は電源に接続され、ドレイン端子とゲート端子は出力端子に接続されたことを特徴とする固体撮像装置。
【請求項３】
前記カラム領域の基板電位は、ディープＮウェルにより、前記画素内の基板電位と分離されていることを特徴とする請求項１又は２に記載の固体撮像装置。
【請求項４】
前記出力バッファ回路は、ソース接地増幅回路であることを特徴とする請求項１乃至３のいずれか一項に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置に関し、特に、画素内に配置され、フローティングディフュージョンからゲートに入力される電圧を増幅する増幅トランジスタと、画素外のカラム領域に配置され、前記増幅トランジスタに選択トランジスタ及び垂直信号線を介して接続された負荷トランジスタとを有する出力バッファ回路を備えた固体撮像装置に関する。
【背景技術】
【０００２】
現在、一般的に用いられているＣＭＯＳイメージセンサでは、増幅トランジスタ、転送トランジスタ、選択トランジスタ、リセットトランジスタの４つのトランジスタより構成されたＡＰＳ（Active Pixel Sensor）構成の画素が採用されている。ＡＰＳ構成の画素を用いた場合、画素信号は、画素内に配置された増幅トランジスタとカラム領域に配置された負荷トランジスタにより構成されたドレイン接地増幅回路（ソースフォロワ）により垂直信号線に読み出される（例えば、非特許文献１参照）。
【０００３】
図１は、従来のＣＭＯＳイメージセンサの概略図である。図１において、従来のＣＭＯＳイメージセンサは、画素１１０と、垂直シフトレジスタ１２０と、カラム領域１３０と、垂直信号線１４０と、信号処理回路１５０と、水平選択トランジスタ１６０と、水平シフトレジスタ１７０と、画像処理回路１８０とを備える。画素１１０は、フォトダイオードＰＤと、フローティングディフュージョンＦＤと、転送トランジスタＭ１と、リセットトランジスタＭ２と、増幅トランジスタＭ３と、選択トランジスタＭ４とを備える。また、画素１１０外のカラム領域には、負荷トランジスタＭ５が設けられている。
【０００４】
ここで、選択トランジスタＭ４は、線形領域で動作するためスイッチオンの状態と考えると、飽和領域で動作する増幅トランジスタＭ３及び負荷トランジスタＭ５でソースフォロワが構成される。なお、フォトダーオードＰＤで光電変換されて蓄積された光電荷は、転送トランジスタＭ１がオンするとフローティングディフュージョンＦＤに転送され、電荷量に応じて変化した増幅トランジスタＭ３のゲート電位、すなわちソースフォロワの入力電位がソースフォロワのゲイン倍されて垂直信号線１４０に読み出される。
【０００５】
図２は、従来のＣＭＯＳイメージセンサのソースフォロワを抜き出した回路図である。図２において、増幅トランジスタＭ３と負荷トランジスタＭ５からなるソースフォロワが示されており、負荷トランジスタＭ５のソース端子及び基板端子が接地され、ドレイン端子が増幅トランジスタＭ３のソース端子に接続されている。増幅トランジスタＭ３のドレイン端子は電源電圧ＶDDに接続され、ゲート端子に入力電圧Ｖinが入力され、負荷トランジスタＭ５のゲート端子にバイアス電圧ＶＢが印加されている。また、増幅トランジスタＭ３のソース端子及び負荷トランジスタＭ５のドレイン端子から出力電圧Ｖoutが出力され、増幅トランジスタＭ３の基板端子が接地された構成となっている。
【０００６】
ここで、飽和領域におけるドレイン電流Ｉｄｓは、（１）で近似することができる。
【０００７】
【数１】
0006001887.tif 000002
但し、（１）式において、Ｖｔｈはしきい値電圧、βは利得値、Ｌはゲート長、Ｗはゲート幅、μは移動度、Ｃｏｘは単位面積当たりのゲート酸化膜容量である。
【０００８】
ここで、増幅トランジスタＭ３のドレイン電流Ｉｄｓと負荷トランジスタＭ５のドレイン電流Ｉｄｓは等しいので、（２）式が成り立つ。
【０００９】
【数２】
0006001887.tif 000003
（２）式を解くと、（３）式が得られる。
【００１０】
【数３】
0006001887.tif 000004
但し、（３）式において、Ｖｔｈ３は増幅トランジスタＭ３の閾値電圧、Ｖｔｈ５は負荷トランジスタＭ５の閾値電圧、β３は増幅トランジスタＭ３の利得値、β５は負荷トランジスタＭ５の利得値である。
【００１１】
このように、従来のＣＭＯＳイメージセンサの出力電圧Ｖｏｕｔは、（３）式に従って変化する。
【先行技術文献】
【非特許文献】
【００１２】
【非特許文献１】三村秀典、原和彦、川人祥二、青木徹、廣本宜久、「ナノビジョンサイエンス  −画像技術の新展開−」、コロナ社、ｐ．８３−８５
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら、従来のＣＭＯＳイメージセンサにおいては、増幅トランジスタＭ３はｎＭＯＳトランジスタで画素内に配置されているため、基板電位は通常グラウンドに設定されるが、ソース端子はソースフォロワ（ドレイン接地）の出力端子として使用される。よって、ソース（Ｓ）−基板（Ｂ）間の電位差ＶＢＳ＝ＶＢ−ＶＳは−ＶＯＵＴとなり、出力電圧ＶＯＵＴに依存した基板バイアス効果が発生し、増幅トランジスタＭ３の閾値電圧Ｖｔｈ３は、出力電圧（入力電圧）によって変化することになるという問題があった。すなわち、入力電圧（出力電圧）が大きくなるに従って、閾値電圧Ｖｔｈ３が大きくなる。従って、（３）式の閾値電圧Ｖｔｈ３が出力電圧ＶＯＵＴの関数となるため、入出力特性が非線形となり、かつ出力電圧ＶＯＵＴが大きくなるに従ってゲインが小さくなってしまうという問題があった。
【００１４】
そこで、本発明は、入出力特性の線形性を改善することができるとともに、Ｓ／Ｎを高めることができる固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記目的を達成するため、第１の発明に係る固体撮像装置は、画素内に配置され、フローティングディフュージョンからゲートに入力される電圧を増幅する増幅トランジスタと、画素外のカラム領域に配置され、前記増幅トランジスタに選択トランジスタ及び垂直信号線を介して接続された負荷トランジスタとを有する出力バッファ回路を備えた固体撮像装置であって、
前記カラム領域の基板電位を前記画素内の基板電位と分離し、前記負荷トランジスタの基板電位を出力電位又は電源電位に設定して前記負荷トランジスタの基板端子とソース端子とを接続するとともに、前記増幅トランジスタの基板電位を接地電位に設定して前記増幅トランジスタの基板端子とソース端子とを接続し、
前記増幅トランジスタ及び前記負荷トランジスタは、ｎＭＯＳトランジスタであり、
前記増幅トランジスタのドレイン端子は、前記選択トランジスタ及び前記垂直信号線を介して前記負荷トランジスタのソース端子に接続され、
前記負荷トランジスタのソース端子及び基板端子は出力端子に接続され、ドレイン端子は電源に接続されていることを特徴とする。
【００１７】
また、第２の発明に係る固体撮像装置は、画素内に配置され、フローティングディフュージョンからゲートに入力される電圧を増幅する増幅トランジスタと、画素外のカラム領域に配置され、前記増幅トランジスタに選択トランジスタ及び垂直信号線を介して接続された負荷トランジスタとを有する出力バッファ回路を備えた固体撮像装置であって、
前記カラム領域の基板電位を前記画素内の基板電位と分離し、前記負荷トランジスタの基板電位を出力電位又は電源電位に設定して前記負荷トランジスタの基板端子とソース端子とを接続するとともに、前記増幅トランジスタの基板電位を接地電位に設定して前記増幅トランジスタの基板端子とソース端子とを接続し、
前記増幅トランジスタはｎＭＯＳトランジスタ、前記負荷トランジスタはｐＭＯＳトランジスタであり、
前記増幅トランジスタのドレイン端子は、前記選択トランジスタ及び前記垂直信号線を介して前記負荷トランジスタのドレイン端子に接続され、
前記負荷トランジスタのソース端子及び基板端子は電源に接続され、ドレイン端子とゲート端子は出力端子に接続された構成であってもよい。
【００１８】
ここで、前記カラム領域の基板電位は、ディープＮウェルにより、前記画素内の基板電位と分離されていることが好ましい。
【００１９】
また、前記出力バッファ回路は、ソース接地増幅回路であることが好ましい。
【００２０】
なお、前記画素内には、光電変換を行うフォトダイオードと、該フォトダイオードに蓄積された光電荷を前記フローティングディフュージョンに転送する転送トランジスタと、前記フローティングディフュージョンの電圧を初期化するリセットトランジスタとが設けられていることが好ましい。
【発明の効果】
【００２１】
本発明によれば、固体撮像装置の出力バッファ回路の入出力特性を線形にし、Ｓ／Ｎを向上させることができる。
【図面の簡単な説明】
【００２２】
【図１】従来のＣＭＯＳイメージセンサの概略図である。
【図２】従来のＣＭＯＳイメージセンサのソースフォロワを抜き出した回路図である。
【図３】本発明の実施形態１に係る固体撮像装置の一例を示した全体構成図である。
【図４】実施形態１に係る固体撮像装置の出力バッファ回路を抜き出して示した回路図である。
【図５】実施形態１に係る固体撮像装置のカラム領域に用いるディープＮウェルについて説明するための図である。
【図６】本発明の実施形態２に係る固体撮像装置の一例の全体構成を示した図である。
【図７】実施形態２に係る固体撮像装置の出力バッファ回路を抜き出した回路図である。
【発明を実施するための形態】
【００２３】
以下、図面を参照して、本発明を実施するための形態の説明を行う。
【００２４】
〔実施形態１〕
図３は、本発明の実施形態１に係る固体撮像装置の一例を示した全体構成図である。図３において、実施形態１に係る固体撮像装置は、画素１０と、垂直シフトレジスタ２０と、転送線２１と、垂直アドレス線２２と、リセット線２３と、カラム領域３０と、垂直信号線４０と、信号処理回路５０と、水平選択トランジスタ６０と、水平信号線６１と、水平シフトレジスタ７０と、画像処理回路８０とを有する。
【００２５】
画素１０は、固体撮像装置の撮像面を形成すべく、２次元状に配列されている。垂直シフトレジススタ２０は、２次元に配列された画素１０の信号読み出しを行う画素を垂直方向について定めるべく、２次元の画素１０に沿って垂直方向に延びて配置されている。画素１０からは、垂直信号線４０が垂直方向に延び、垂直シフトレジスタ２０により選択された行の画素信号を読み出すことができるように構成されている。垂直信号線４０は、各列の信号処理回路５０に接続され、水平選択トランジスタ６０により読み出す垂直信号線４０が選択されるようになっている。また、水平選択トランジスタ６０は、水平シフトレジスタ７０に接続され、水平シフトレジスタ７０により信号を読み出す信号読出線４０が選択されるように構成されている。なお、信号読み出す場合には、水平信号線６１を介して、画像処理回路８０で信号を読み出すとともに、種々の必要な画像処理を行うようにする。
【００２６】
画素１０は、光を受光して電気信号に変換する１単位であり、２次元状に配列され、固体撮像素子の撮像単位となる。画素１０は、フォトダイオードＰＤと、フローティングディフュージョンＦＤと、転送トランジスタＭ１と、リセットトランジスタＭ２と、増幅トランジスタＭ６と、垂直選択トランジスタＭ７とを備える。また、画素１０の外部のカラム領域３０には、負荷トランジスタＭ８が設けられている。図３においては、転送トランジスタＭ１、リセットトランジスタＭ２、増幅トランジスタＭ６、垂直選択トランジスタＭ７及び負荷トランジスタＭ８は、総てｎＭＯＳトランジスタにより構成されている。なお、フォトダイオードＰＤ、フローティングディフュージョンＦＤ、転送トランジスタＭ１及びリセットトランジスタＭ２は、図１、２で説明した従来の固体撮像装置と同様の構成要素を用いているので、図１、２と同一の参照符号をそのまま付している。
【００２７】
図３において、転送トランジスタＭ１のゲート端子は、垂直シフトレジスタ２０から出ている転送線２１に接続され、垂直選択トランジスタＭ７のゲート端子は、垂直シフトレジスタ２０から出ている垂直アドレス線２２に接続されている。また、リセットトランジスタＭ２のゲート端子は、垂直シフトレジスタ２０から出ているリセット線２３に接続されている。つまり、フォトダイオードＰＤで光電変換された光電荷は、転送線２１から転送パルスが送られて転送トランジスタＭ１がオンになると、フローティングディフュージョンＦＤに転送されて電圧値へと変換され、増幅トランジスタＭ６のゲート端子への入力電圧となる。また、増幅トランジスタＭ６の出力が、バッファ回路から垂直信号線４０に出力され、読み出される際には、垂直アドレス線２２に垂直選択パルスが送られ、垂直選択トランジスタＭ７がオンとなった状態で、バッファ回路が動作する。なお、読み出し対象となる画素１０の信号読み出しが終了した後は、リセット線２３にリセット信号が送られ、フローティングディフュージョンＦＤの電圧値を初期化するようになっている。
【００２８】
更に、増幅トランジスタＭ６のソース端子及び基板端子がアースに接続され、ドレイン端子は、垂直選択トランジスタＭ７及び垂直信号線４０を介してカラム領域３０に配置された負荷トランジスタＭ８に接続されている。負荷トランジスタＭ８のドレイン端子は電源電圧ＶＤＤに接続され、また、基板端子は、Deep N-Well（ＤＮＷ）プロセスを採用することにより、ソース端子と接続されている。本構成において、増幅トランジスタＭ６、垂直選択トランジスタＭ７、負荷トランジスタＭ８の３つのトランジスタで画素信号を垂直信号線４０に読み出す出力バッファ回路を構成しているが、垂直選択トランジスタＭ７は、線形領域で動作するため、出力バッファ回路動作時はオンとなり、出力バッファ回路は増幅トランジスタＭ６、負荷トランジスタＭ８の２個のトランジスタにより構成されるソース接地増幅回路となる。
【００２９】
また、垂直信号線４０に出力された出力バッファ回路からの出力は、水平シフトレジスタ７０により選択された水平選択トランジスタ６０がオンとなることにより、信号処理回路５０により信号処理され、水平信号線６１を介して画像処理回路８０で読み出されるとともに必要な画像処理が行われ、出力される。
【００３０】
次に、図４を用いて、実施形態１に係る固体撮像装置の出力バッファ回路についてより詳細に説明する。
【００３１】
図４は、実施形態１に係る固体撮像装置の出力バッファ回路を抜き出して示した回路図である。実施形態１に係る固体撮像装置の出力バッファ回路は、増幅トランジスタＭ６のソース端子及び基板端子がともに接地され、ドレイン端子は負荷トランジスタＭ８のソース端子に接続されている。また、増幅トランジスタＭ６のゲート端子には、入力電圧Ｖｉｎが入力される。一方、負荷トランジスタＭ８は、ドレイン端子が電源電圧ＶＤＤに接続され、ソース端子と基板端子とは接続されて出力端子となり、出力電位ＶＯＵＴとなっている。また、負荷トランジスタＭ８のゲート端子には、バイアス電圧ＶＢが印加されるようになっている。
【００３２】
図１に示した従来の固体撮像装置の出力バッファ回路においては、増幅トランジスタＭ３が高電位側、負荷トランジスタＭ５が低電位側に配置され、増幅トランジスタＭ３及び負荷トランジスタＭ５の基板端子はともに接地電位に設定され、増幅トランジスタＭ３のソース端子が出力端子となる構成であったため、負荷トランジスタＭ３の基板端子とソース端子との電位差ＶＢＳが（−ＶＯＵＴ）であり、０Ｖとはならない構成であった。よって、出力バッファ回路の出力電圧ＶＯＵＴが、基板バイアス効果の影響を受けざるを得ない構成であった。
【００３３】
しかしながら、図４に示した実施形態１に係る固体撮像装置の出力バッファ回路においては、増幅トランジスタＭ６が低電位側、負荷トランジスタＭ８が高電位側に配置され、増幅トランジスタＭ６の基板端子はソース端子とともに接地電位に設定されているが、負荷トランジスタＭ８の基板端子はソース端子に接続され、ともに出力電位ＶＯＵＴに設定されている。よって、増幅トランジスタＭ６及び負荷トランジスタＭ８の双方とも、基板端子とソース端子間の電位差は０Ｖであり、基板バイアス効果の影響を受けない構成となっている。なお、基板電位は、１つの基板で一意に定まるのが普通であり、一般的には接地電位に設定されるが、実施形態１に係る固体撮像装置においては、カラム領域３０に形成された負荷トランジスタＭ８を、ディープＮウェルを利用して画素１０が形成された基板と直流的に分離するとともに、ソース端子と基板端子とを接続し、基板電位がソース端子と同様に出力電位に設定されることを可能としている。かかる構成により、実施形態１に係る固体撮像装置は、基板バイアス効果の影響を排除し、線形な入出力特性を実現する。
【００３４】
なお、今まで説明した内容を、（１）式を用いて検証する。図４に示す出力バッファ回路の飽和領域におけるドレイン電流Ｉｄｓを（１）式で近似すると、（４）式が成立する。
【００３５】
【数４】
0006001887.tif 000005
但し、（４）式において、Ｖｉｎは入力電圧、ＶＢはバイアス電圧、Ｖｔｈ６は増幅トランジスタＭ６の閾値電圧、Ｖｔｈ８は負荷トランジスタＭ８の閾値電圧、β６は増幅トランジスタＭ６の利得値、β８は負荷トランジスタＭ８の利得値である。
【００３６】
（４）式を解くと、（５）式が得られる。つまり、出力電圧ＶＯＵＴは、（５）式に従って変化する。
【００３７】
【数５】
0006001887.tif 000006
ここで、増幅トランジスタＭ６、負荷トランジスタＭ８は飽和領域で動作するため、（６）式、（７）式の条件を満たす必要がある。
【００３８】
【数６】
0006001887.tif 000007
ここで、バイアス電圧ＶＢは電源電圧ＶＤＤ以下なので、（７）式は常に成り立つ。また、（５）式、（６）式より、入力電圧Ｖｉｎの範囲を表す以下の（８）式が成り立つ。
【００３９】
【数７】
0006001887.tif 000008
図３に示す実施形態１に係る固体撮像装置において、増幅トランジスタＭ６の入力電圧Ｖｉｎは、フォトダイオードＰＤに蓄積された電荷を、転送トランジスタＭ１をオンしてフローティングディフュージョンＦＤに読み出すと、リセットトランジスタＭ２により設定されるリセット電圧ＶＲＳＴから減少する方向に変化する。したがって、リセット電圧ＶＲＳＴを（８）式の右辺より小さくなるように設定すれば、出力バッファ回路を構成するトランジスタＭ６、Ｍ８は常に飽和領域で動作することになる。
【００４０】
この回路構成および動作条件の基では、増幅トランジスタＭ６、負荷トランジスタＭ８は基板バイアス効果の影響を受けないため、出力バッファ回路は、（５）式に示すように、入力に対する出力のゲインが（−√（β６／β８））で一定となる。増幅トランジスタＭ６は画素１０内に配置されているため、サイズは最小に設定することが一般的であるが、負荷トランジスタＭ８はカラム領域３０に配置されるので、サイズは自由に設定できる。したがって、負荷トランジスタＭ８の利得値β８を、増幅トランジスタＭ６の利得値β６よりも小さくなるようにトランジスタのサイズを適切に設定すれば、１以上の一定ゲインをもたせることができ、固体撮像装置の線形性を確保しながらＳ／Ｎを高めることができる。
【００４１】
なお、負荷トランジスタＭ８としてディプリーションタイプを採用すれば、（５）式において負荷トランジスタＭ８の閾値電圧Ｖｔｈ８が負となるので、エンハンスメントタイプよりも高いダイナミックレンジを実現できる。
【００４２】
図５は、実施形態１に係る固体撮像装置のカラム領域に用いるディープＮウェルについて説明するための図である。図５に示すように、カラム領域３０を、ディープＮウェル３１、Ｎウェル３２、３３で包囲することにより、Ｐ基板１１とのグラウンド同士の直流的な結合を無くすことができる。そして、Ｐウェルであるカラム領域にｎＭＯＳトランジスタである負荷トランジスタＭ８を形成すれば、画素１０が形成されたＰ基板１１と異なる電位に基板電位を設定することができ、図４で示した回路構成とすることができる。
【００４３】
このように、ディープＮウェルを利用することにより、画素１０が形成された基板電位と画素外のカラム領域３０の基板電位を異ならせて設定することができ、基板バイアス効果の影響を受けない出力バッファ回路を構成することができる。
【００４４】
以上、説明したように、実施形態２に係る固体撮像装置によれば、固体撮像装置の出力バッファ回路の入出力特性の線形性を改善することができるとともに、固体撮像装置のＳ／Ｎを高めることができる。
【００４５】
〔実施形態２〕
図６は、本発明の実施形態２に係る固体撮像装置の一例の全体構成を示した図である。図６において、実施形態２に係る固体撮像装置は、画素１０と、垂直シフトレジスタ２０と、転送線２１と、垂直アドレス線２２と、リセット線２３と、カラム領域３１と、垂直信号線４０と、信号処理回路５０と、水平選択トランジスタ６０と、水平信号線６１と、水平シフトレジスタ７０と、画像処理８０とを備える。
【００４６】
このうち、カラム領域３１以外は、実施形態１に係る固体撮像装置と同様の構成を有するので、同一の構成要素には同一の参照符号を付して、その説明を簡略化又は省略する。
【００４７】
実施形態２に係る固体撮像装置においては、カラム領域３１に形成された負荷トランジスタＭ９が、ｐＭＯＳトランジスタである点で、実施形態１に係る固体撮像装置と異なっている。
【００４８】
一方、画素１０内には、フォトダイオードＰＤ、フローティングディフュージョンＦＤ、増幅トランジスタＭ６、転送トランジスタＭ１、垂直選択トランジスタＭ７、リセットトランジスタＭ２が設けられており、総てｎＭＯＳトランジスタにより構成されている点は、実施形態１と同様である。
【００４９】
かかる構成において、増幅トランジスタＭ６のソース端子、基板端子がアースに接続され、ドレイン端子は垂直選択トランジスタＭ７、垂直信号線４０を介してカラム領域３１に配置された負荷トランジスタＭ９に接続している。また、負荷トランジスタＭ９のソース端子と基板端子は電源電圧ＶＤＤに接続されており、ゲート端子とドレイン端子が接続されている。本構成において、増幅トランジスタＭ６、選択トランジスタＭ７、負荷トランジスタＭ９の３つのトランジスタで画素信号を垂直信号線に読み出す出力バッファを構成しているが、選択トランジスタＭ７は線形領域で動作するため、出力バッファ回路は増幅トランジスタＭ６、負荷トランジスタＭ９の２つのトランジスタにより構成されるソース接地増幅回路となる。
【００５０】
図７は、実施形態２に係る固体撮像装置の出力バッファ回路を抜き出した回路図である。図７において、負荷トランジスタＭ９がｐＭＯＳトランジスタになったことに伴い、基板端子とソース端子とが共通に電源電圧ＶＤＤに接続され、ドレイン端子が出力端子となり、出力電位ＶＯＵＴに設定されている点で、実施形態１に係る出力バッファ回路と異なっている。しかしながら、基板端子とソース端子とが共通に電源電圧ＶDDに接続され、基板バイアス効果の影響を受けないようになっている点は、実施形態１に係る固体撮像装置と同様である。また、増幅トランジスタＭ６は、基板端子とソース端子とが接続され、接地電位に設定されるとともに、ドレイン端子が出力端子に接続されている点は、実施形態１と同様である。
【００５１】
このように、実施形態２に係る固体撮像装置においても、基板バイアス効果の影響を受けない構成となっていることが分かる。
【００５２】
次に、実施形態１に係る固体撮像装置と同様に、数式を用いて実施形態２に係る固体撮像装置が基板バイアス効果の影響を受けないことを検証する。
【００５３】
図７に示した出力バッファ回路において、飽和領域におけるドレイン電流を（１）式で近似すると、（９）式が成立する。
【００５４】
【数８】
0006001887.tif 000009
但し、（９）式において、ＶＤＤは電源電圧、Ｖｉｎは入力電圧、Ｖｔｈ６は増幅トランジスタＭ６の閾値電圧、−Ｖｔｈ９（＜０）は負荷トランジスタＭ９の閾値電圧、β６は増幅トランジスタＭ６の利得値、β９は負荷トランジスタＭ９の利得値である。ここで、ｐＭＯＳトランジスタの閾値電圧は負であることから、Ｖｔｈ９自体は正となるように、（−Ｖｔｈ９）を負荷トランジスタＭ９の閾値としている。
【００５５】
（９）式を解くと、（１０）式が得られる。出力バッファ回路の出力電圧ＶＯＵＴは、（１０）式に従って変化する。
【００５６】
【数９】
0006001887.tif 000010
ここで、増幅トランジスタＭ６、負荷トランジスタＭ９は飽和領域で動作する必要があるが、負荷トランジスタＭ９はダイオード接続のため常に飽和領域で動作するため、増幅トランジスタＭ６が、先に示した（６）式の条件を満たせばよい。
【００５７】
（６）式及び（１０）式より、入力電圧Ｖｉｎの範囲を表す以下の（１１）式が成り立つ。
【００５８】
【数１０】
0006001887.tif 000011
図６に示す実施形態２に係る固体撮像装置において、増幅トランジスタＭ６の入力電圧は、フォトダイオードＰＤに蓄積された電荷を、転送トランジスタＭ１をオンにしてフローティングディフュージョンＦＤに読み出すと、リセットトランジスタＭ２により設定されるリセット電圧ＶＲＳＴから減少する方向に変化する。従って、リセット電圧ＶＲＳＴを（１１）式の右辺より小さくなるように設定すれば、出力バッファ回路を構成するトランジスタＭ６、Ｍ９は、常に飽和領域で動作することになる。
【００５９】
この回路構成および動作条件の基では、増幅トランジスタＭ６、負荷トランジスタＭ９は基板バイアス効果の影響を受けないため、出力バッファ回路は（１０）式に示すように、入力に対する出力のゲインが（−√（β６／β９））で一定となる。増幅トランジスタＭ６は画素内に配置されているため、サイズは最小に設定することが一般的であるが、負荷トランジスタＭ９はカラム領域３１に配置されるので、サイズは自由に設定できる。
【００６０】
従って、負荷トランジスタＭ９の利得値β９を、増幅トランジスタＭ６の利得値β６よりも小さくなるようにトランジスタのサイズを適切に設定すれば、１以上の一定ゲインをもたせることができ、固体撮像装置の線形性を確保しながらＳ／Ｎを高めることができる。
【００６１】
なお、負荷トランジスタＭ９としてディプリーションタイプを採用すれば、（５）式において負荷トランジスタＭ９の閾値電圧（−Ｖｔｈ９）が正となるので、エンハンスメントタイプよりも高いダイナミックレンジを実現できる。
【００６２】
なお、実施形態２においては、負荷トランジスタＭ９はｐＭＯＳトランジスタであるので、Ｎウェル内に作製される。よって、カラム領域３１はＮウェルとして構成され、増幅トランジスタＭ６の基板であるｐ基板１１とは元々分離されているので、ディープＮウェルの形成は不要である。
【００６３】
以上説明したように、本実施形態に係る固体撮像装置の回路構成によれば、画素１０内に配置された増幅トランジスタＭ６とカラム領域３０、３１に配置された負荷トランジスタＭ８、Ｍ９より構成された出力バッファ回路において、増幅トランジスタＭ６をｎＭＯＳトランジスタとし、そのソース端子を基板端子と共にアースに接続したソース接地増幅回路とする。そして、負荷トランジスタＭ８をｎＭＯＳトランジスタで構成する場合はドレインを電源ＶＤＤに接続し、ソース端子を基板１１に接続する。また、負荷トランジスタＭ９をｐＭＯＳトランジスタで構成する場合には、ソース端子及び基板端子を電源ＶＤＤに接続し、ゲート端子をドレイン端子に接続する。これにより、出力バッファ回路を構成するトランジスタＭ６、Ｍ８、Ｍ９をすべて基板バイアス効果の影響を受けない状況で動作させることが可能となり、良好な線形性を確保した入出力特性を実現できる。
【００６４】
更に、本構成の出力バッファ回路はソース接地増幅回路となるので、増幅トランジスタＭ６と負荷トランジスタＭ８、Ｍ９のサイズを適当に設定することにより、適切なゲインをもたせることが可能となるため、高Ｓ／Ｎな出力特性をもつ固体撮像装置を実現することができる。
【００６５】
以上、本発明の好ましい実施形態について詳説したが、本発明は、上述した実施形態に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形及び置換を加えることができる。
【産業上の利用可能性】
【００６６】
本発明は、ＣＭＯＳイメージセンサ等の固体撮像装置に利用することができる。
【符号の説明】
【００６７】
１０    画素
１１    基板
２０    垂直シフトレジスタ
２１    転送線
２２    垂直アドレス線
２３    リセット線
３０、３１    カラム領域
４０    垂直信号線
５０    信号処理回路
６０    水平選択トランジスタ
６１    水平信号線
７０    水平シフトレジスタ
８０    画像処理回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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