(57)【特許請求の範囲】
【請求項１】
時間領域の信号に対する適応等化処理を周波数領域で行う適応等化器において、
高速フーリエ変換および逆高速フーリエ変換の少なくとも１つを行う信号変換部を有し、
前記信号変換部は、
２Ｍ（Ｍは自然数）サンプル分の信号を読み書きすることができるシングルポートメモリと、
前記シングルポートメモリにアクセス可能な２Ｍ個のレジスタと、
Ｍ個のバタフライ演算部と、
前記２Ｍ個のレジスタと前記Ｍ個のバタフライ演算部との間の接続状態を切り替える切替制御部と、を有する、
適応等化器。
【請求項２】
前記信号変換部は、
前記シングルポートメモリと前記２Ｍ個のレジスタとの組を２組有し、
前記切替制御部は、
高速フーリエ変換／逆高速フーリエ変換のステージごとに、前記シングルポートメモリの役割が、出力用メモリと入力用メモリとの間で切り替わるように、一方の組の前記２Ｍ個のレジスタと前記Ｍ個のバタフライ演算部との間の接続状態、および、他方の組の前記２Ｍ個のレジスタと前記Ｍ個のバタフライ演算部との間の接続状態を切り替える、
請求項１記載の適応等化器。
【請求項３】
高速フーリエ変換を行う前記信号変換部としての第１の信号変換部と、前記第１の信号変換部により高速フーリエ変換が行われた信号に対して逆高速フーリエ変換を行う前記信号変換部としての第２の信号変換部と、を有し、
前記第１の信号変換部は、
高速フーリエ変換におけるビットリバースの並べ替えを実施せず、
前記第２の信号変換部は、
逆高速フーリエ変換におけるビットリバースの並べ替えを実施しない、
請求項２記載の適応等化器。
【請求項４】
前記信号変換部は、
高速フーリエ変換／逆高速フーリエ変換の各ステージにおける回転子を格納した、Ｍサンプル分の信号を読み書きすることができる回転子用メモリと、
前記回転子用メモリにアクセス可能であって、前記回転子を取得して前記Ｍ個のバタフライ演算部へ渡すＭ個の回転子用レジスタと、を更に有する、
請求項１記載の適応等化器。
【請求項５】
前記時間領域の信号を入力し、逐次的に所定のブロックサイズ分を蓄積する蓄積部と、
前回蓄積されたブロックと最新のブロックとを連結するブロック間連結部と、
前記ブロック間連結部の出力に対して高速フーリエ変換を行う前記信号変換部としての第１の高速フーリエ変換部と、
前記第１の高速フーリエ変換部の出力と周波数領域の適応等化器係数とを乗じる第１の乗算器と、
前記第１の乗算器の出力に対して逆高速フーリエ変換を行う前記信号変換部としての第１の逆高速フーリエ変換部と、
前記第１の逆高速フーリエ変換部の出力から最新の信号系列ブロックを抽出するブロック抽出部と、
前記第１の逆高速フーリエ変換部の出力から適応等化処理のための基準点との誤差を抽出する誤差抽出部と、
抽出された前記誤差の系列のうち、所望のタップ係数以外の箇所をゼロにする第１のゼロ挿入部と、
前記第１のゼロ挿入部の出力に対して高速フーリエ変換を行う前記信号変換部としての第２の高速フーリエ変換部と、
前記第１の高速フーリエ変換部の出力の複素共役と前記第２の高速フーリエ変換部の出力とを乗じる第２の乗算器と、
前記第２の乗算器の乗算結果に対して逆高速フーリエ変換を行う前記信号処理部としての第２の逆高速フーリエ変換部と、
前記第２の逆高速フーリエ変換部の出力のうち、所望のタップ係数以外の箇所をゼロにする第２のゼロ挿入部と、
前記第２のゼロ挿入部の出力に対して高速フーリエ変換を行う前記信号処理部としての第３の高速フーリエ変換部と、
前記第３の高速フーリエ変換部の出力と所定の係数とを乗じる第３の乗算器と、
前記第３の乗算器の出力を累積する累積部と、を有する、
請求項１記載の適応等化器。
【請求項６】
前記第１の逆高速フーリエ変換部の出力に対して判定帰還型等化処理を行う時間領域フィルタ部、を更に有し、
前記第１〜第３の高速フーリエ変換部および前記第１および第２の逆高速フーリエ変換部の前記バタフライ演算器で用いられる乗算器の少なくとも１つが、前記時間領域フィルタ部の畳込み演算用乗算器と共用となっている、
請求項５記載の適応等化器。
【請求項７】
前記第１〜第３の高速フーリエ変換部および前記第１および第２の逆高速フーリエ変換部の前記バタフライ演算器で用いられる乗算器の少なくとも１つが、前記第１〜第３の乗算器の少なくとも１つと共用となっている、
請求項５記載の適応等化器。
【請求項８】
前記第１の逆高速フーリエ変換部の出力に対して判定帰還型等化処理を行う時間領域フィルタ部、を更に有し、
前記第１〜第３の高速フーリエ変換部および前記第１および第２の逆高速フーリエ変換部の前記レジスタの少なくとも１つが、前記時間領域フィルタ部のレジスタと共用となっている、
請求項５記載の適応等化器。
【請求項９】
前記ブロックサイズよりも短い頻度で更新したフィルタ係数を用いて、少なくとも主波の前記第１の逆高速フーリエ変換部の出力に対して判定帰還型等化処理を行う時間領域フィルタ部を更に有する、
請求項５記載の適応等化器。
【請求項１０】
マルチキャリア方式復調部を備えた受信装置に設けられ、
前記シングルポートメモリは、
前記マルチキャリア方式復調部のメモリと共用となっている、
請求項１記載の適応等化器。
【請求項１１】
アドレス変換部、シリアル／パラレル変換部、およびパラレル／シリアル変換部を含み、前記シングルポートメモリの信号の入出力を制御する入出力部と、
前記シングルポートメモリへのアクセス方法がランダムであるか連続であるかに応じて、前記入出力部の構成を切り替える制御部と、を更に有する、
請求項１０記載の適応等化器。
【請求項１２】
前記入出力部は、
前記シングルポートメモリへのアクセス方法がランダムである場合の書き込みモードにおいて、書き込みを行う前に前記シングルポートメモリから２Ｍサンプル分のデータを読み出し、データの上書きを前記シングルポートメモリの所定の位置に対してのみ行う、
請求項１１記載の適応等化器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、時間領域の信号に対する適応等化処理を周波数領域で行う適応等化器に関する。
【背景技術】
【０００２】
無線伝搬路では、反射物などに起因して主波以外にマルチパス波が生じる。このため、無線信号の受信装置は、この影響を取り除く必要がある。北米地域や韓国などにおけるデジタルテレビ放送方式であるＡＴＳＣ（Advanced Television Systems Committee）方式は、シングルキャリア変調を採用している。このため、ＡＴＳＣ方式の受信装置は、マルチキャリア変調を採用したＯＦＤＭ（Orthogonal Frequency Division Multiplexing）系など、他の放送規格とは異なり、適応等化器の適用を前提としている。【０００３】
シングルキャリア変調は、時間領域での適応等化処理を行うことが一般的である。ところが、時間領域における適応等化処理では、フィルタ処理および係数更新処理にて畳込み演算が必要とされ、タップ数増大に伴い回路規模が大きくなる。【０００４】
そこで、時間領域の信号に対する適応等化処理を、時間領域ではなく周波数領域で行うようにする技術が存在する（例えば、特許文献１、特許文献２、および非特許文献１参照）。特許文献１、特許文献２、および非特許文献１に記載の技術（以下「従来技術」という）は、時間領域の信号を高速フーリエ変換によって周波数領域の信号に変換してから適応等化処理を行う。更に、従来技術では、適応等化処理後の周波数領域の信号を、逆高速フーリエ変換によって時間領域の信号に変換する。このような従来技術を用いたシングルキャリア変調信号の受信装置では、回路規模の増大を抑えつつ、受信性能を向上させることが可能である。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特表２００４−５０３１８０号公報
【特許文献２】特表２００４−５３０３６５号公報
【非特許文献】
【０００６】
【非特許文献１】John J. Shynk, "Frequency-Domain and Multirate Adaptive Filtering", IEEE SP MAGAZINE, January 1992, p. 14-37
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来技術は、必要とされるタップ数が多い場合や、受信処理を高速に行う必要がある場合、適応等化器に必要な動作クロック周波数が高くなるという課題を有する。従来技術では、動作クロック周波数が増加すると、適応等化器の消費電力が増大したり、ＦＰＧＡ（Field Programmable Gate Array）に実装する場合に支障が出るなどの問題が生じる。したがって、時間領域の信号に対する適応等化処理を周波数領域で行う適応等化器では、回路規模の増大および動作クロック周波数の増加をできるだけ抑えられることが望まれる。【０００８】
本発明の目的は、時間領域の信号に対する適応等化処理を周波数領域で行う適応等化器において、回路規模の増大および動作クロック周波数の増加を抑えることができる適応等化器を提供することである。
【課題を解決するための手段】
【０００９】
本発明の適応等化器は、時間領域の信号に対する適応等化処理を周波数領域で行う適応等化器において、高速フーリエ変換および逆高速フーリエ変換の少なくとも１つを行う信号変換部を有し、前記信号変換部は、２Ｍ（Ｍは自然数）サンプル分の信号を読み書きすることができるシングルポートメモリと、前記シングルポートメモリにアクセス可能な２Ｍ個のレジスタと、Ｍ個のバタフライ演算部と、前記２Ｍ個のレジスタと前記Ｍ個のバタフライ演算部との間の接続状態を切り替える切替制御部と、を有する。
【発明の効果】
【００１０】
本発明によれば、時間領域の信号に対する適応等化処理を周波数領域で行う適応等化器において、回路規模の増大および動作クロック周波数の増加を抑えることができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の形態１に係る適応等化器の構成を示すブロック図
【図２】本発明の実施の形態１における各信号変換部の処理タイミングの一例を示すチャート図
【図３】本発明の実施の形態１に係る信号変換部の構成の第１の例を示すブロック図
【図４】本発明の実施の形態１に係る信号変換部の構成の第２の例を示すブロック図
【図５】本発明の実施の形態１に係る信号変換部の構成の第３の例を示すブロック図
【図６】本発明の実施の形態２に係る適応等化器の構成の第１の例を示すブロック図
【図７】本発明の実施の形態２における時間領域フィルタの構成の一例を示すブロック図
【図８】本発明の実施の形態２におけるバタフライ演算部の周辺の構成の一例を示すブロック図
【図９】本発明の実施の形態２におけるレジスタ周辺の構成の第１の例を示すブロック図
【図１０】本発明の実施の形態２におけるレジスタ周辺の構成の第２の例を示すブロック図
【図１１】本発明の実施の形態２におけるレジスタ周辺の構成の第３の例を示すブロック図
【図１２】本発明の実施の形態２に係る適応等化器の構成の第２の例を示すブロック図
【図１３】本発明の実施の形態３に係る適応等化器におけるメモリ周辺の構成の第１の例を示すブロック図
【図１４】本発明の実施の形態３に係る適応等化器におけるメモリ周辺の構成の第２の例を示すブロック図
【図１５】本発明の実施の形態４に係る適応等化器の構成を示すブロック図
【図１６】本発明の実施の形態４における時間領域フィルタの構成を示すブロック図
【発明を実施するための形態】
【００１２】
以下、本発明の各実施の形態について、図面を参照して詳細に説明する。
【００１３】
（実施の形態１）
図１は、本発明の実施の形態１に係る適応等化器の構成を示すブロック図である。
【００１４】
図１において、適応等化器１００は、蓄積部１０１、ブロック間連結部１０２、第１の高速フーリエ変換部（以下「ＦＦＴ部」と表記する）１０３、複素共役部１０４、および第１の乗算器１０５を有する。また、適応等化器１００は、第１の逆高速フーリエ変換部（以下「ＩＦＦＴ部」と表記する）１０６、ブロック抽出部１０７、判定部１０８、誤差抽出部１０９、第１のゼロ挿入部１１０、および第２のＦＦＴ部１１１を有する。また、適応等化器１００は、第２の乗算器１１２、第２のＩＦＦＴ部１１３、第２のゼロ挿入部１１４、第３のＦＦＴ部１１５、第３の乗算器１１６、第１の加算器１１７、および第１の遅延部１１８を有する。
【００１５】
蓄積部１０１は、時間領域の信号を入力し、逐次的に所定のブロックサイズ分を蓄積する。
【００１６】
ブロック間連結部１０２は、蓄積部１０１に蓄積されたブロックと最新のブロックとを連結して出力する。
【００１７】
第１のＦＦＴ部１０３は、ブロック間連結部１０２の出力に対して高速フーリエ変換を行い、得られた信号を出力する。
【００１８】
複素共役部１０４は、第１のＦＦＴ部１０３の複素共役を出力する。
【００１９】
第１の乗算器１０５は、第１のＦＦＴ部１０３の出力と、後述の第１の遅延部１１８の出力（周波数領域に変換された適応等化器係数）とを乗じ、得られた信号を出力する。
【００２０】
第１のＩＦＦＴ部１０６は、第１の乗算器１０５の出力に対して逆高速フーリエ変換を行い、得られた信号を出力する。
【００２１】
ブロック抽出部１０７は、第１のＩＦＦＴ部１０６の出力から最新の信号系列ブロックを抽出して出力する。
【００２２】
判定部１０８は、ブロック抽出部１０７の出力に対する判定結果を出力する。
【００２３】
誤差抽出部１０９は、判定部１０８の出力に基づいて、ブロック抽出部１０７の出力（つまり、第１のＩＦＦＴ１０６の出力）から、理想信号点との誤差を抽出し、抽出した誤差を出力する。
【００２４】
第１のゼロ挿入部１１０は、誤差抽出部１０９により抽出された誤差を入力し、誤差の系列のうち、所望のタップ係数以外の箇所をゼロにし、得られた信号を出力する。
【００２５】
第２のＦＦＴ部１１１は、第１のゼロ挿入部１１０の出力に対して高速フーリエ変換を行い、得られた信号を出力する。
【００２６】
第２の乗算器１１２は、複素共役部１０４の出力（つまり、第１のＦＦＴ部１０３の出力の複素共役）と第２のＦＦＴ部１１１の出力とを乗じ、得られた信号を出力する。
【００２７】
第２のＩＦＦＴ部１１３は、第２の乗算器１１２の乗算結果に対して逆高速フーリエ変換を行い、得られた信号を出力する。
【００２８】
第２のゼロ挿入部１１４は、第２のＩＦＦＴ部１１３の出力のうち、所望のタップ係数以外の箇所をゼロにし、得られた信号を出力する。
【００２９】
第３のＦＦＴ部１１５は、第２のゼロ挿入部１１４の出力に対して高速フーリエ変換を行い、得られた信号を出力する。
【００３０】
なお、適応等化器１００は、第２のＩＦＦＴ部１１３、第２のゼロ挿入部１１４、第３のＦＦＴ部１１５を、第２の乗算器１１２の後段に配置する。これにより、本実施の形態の適応等化器１００は、非連続的な信号をフーリエ変換することにより生ずる影響を、取り除くことを可能にしている。すなわち、これらの部分は、誤差系列と入力信号との周波数領域上での乗算結果を、敢えて時間領域に戻し、タップ係数として無効な部分をゼロにした後に、再び周波数領域に変換する機能を有している。これにより、時間領域におけるブロック更新と全く同じ演算結果を得ることが可能となり、高い受信性能を維持することができる。
【００３１】
第３の乗算器１１６は、第３のＦＦＴ部１１５の出力と所定の係数μとを乗じ、得られた信号を出力する。
【００３２】
第１の加算器１１７は、第３の乗算器１１６の出力と、後段の第１の遅延部１１８の出力とを加算し、得られた信号を出力する。
【００３３】
第１の遅延部１１８は、第１の加算器１１７の出力を遅延させて、周波数領域に変換された適応等化器係数として、第１の乗算器１０５へ出力する。
【００３４】
すなわち、第１の加算器１１７および第１の遅延部１１８は、第３の乗算器１１６の出力を累積する累積部として機能する。
【００３５】
また、複素共役部１０４および判定部１０８から第１の遅延部１１８までの部分は、適応等化器１００における第１の係数更新部１２０として機能する。
【００３６】
図１に示すように構成することにより、適応等化器１００は、時間領域の信号に対する適応等化処理を、時間領域ではなく周波数領域で行うようにすることができる。
【００３７】
ところで、受信信号がテレビジョン放送の信号である場合、放送を途切れることなく連続して視聴するためには、受信信号に対する処理を、実時間以内で処理しなくてはならない。すなわち、適応等化器１００で実行される演算の全ては、ブロックサイズの時間内に完了する必要がある。
【００３８】
適応等化器１００において、高速フーリエ変換／逆高速フーリエ変換は、第１〜第３のＦＦＴ部１０３、１１１、１１５、第１および第２のＩＦＦＴ部１０６、１１３の５箇所で行われる。これらの高速フーリエ変換／逆高速フーリエ変換は、その演算処理の一部を、複数並列に実行することにより、必要となる演算回数を低減させ、適応等化器１００の演算処理に要する時間を短縮することが可能である。したがって、適応等化器１００は、並列実行が可能な高速フーリエ変換／逆高速フーリエ変換の演算について、並列して実行するようにしてもよい。
【００３９】
以下の説明において、ブロック間連結部１０２から複素共役部１０４を経て第１の乗算器１０５へ至る系統は、Ａ系統と呼ぶ。また、第１の乗算器１０５から判定部１０８を経てＡ系統の第２の乗算器１１２へ至る系統は、Ｂ系統と呼ぶ。また、図１に示すように、第１のＦＦＴ部１０３の演算処理は処理Ａ−１、第２のＩＦＦＴ部１１３の演算処理は処理Ａ−２、第３のＦＦＴ部１１５の演算処理は処理Ａ−３、第１のＩＦＦＴ部１０６の演算処理は処理Ａ−４と表す。そして、第２のＦＦＴ部１１１の演算処理は、処理Ｂ−１と表す。また、第１〜第３のＦＦＴ部１０３、１１１、１１５、第１および第２のＩＦＦＴ部１０６、１１３は、適宜、「信号変換部」と総称する。
【００４０】
図２は、適応等化器１００の各信号変換部の処理タイミングの一例を示すチャート図である。
【００４１】
処理Ａ−１と、処理Ｂ−１とは、互いに依存性はない。そこで、適応等化器１００は、高速フーリエ変換／逆高速フーリエ変換の演算処理を行う系統を２系統設け、例えば、図２に示すように、処理Ａ−１と処理Ｂ−１とを、並列実行する。これにより、適応等化器１００は、１回分の高速フーリエ変換／逆高速フーリエ変換の演算処理の時間を短縮することができる。
【００４２】
ところが、処理Ａ−２は、処理Ｂ−１の処理データに依存しており、その開始タイミングよりも先に処理Ｂ−１が完了していなければならない。したがって、図２に示す様に、適応等化器１００は、Ａ系統については、処理Ａ−１〜Ａ−４を、ブロックサイズ内に完了させる必要がある。
【００４３】
すなわち、適応等化器１００は、信号処理データの依存性の制約により、３系統以上に増やしても、ブロックサイズ当たりに必要とされる高速フーリエ変換／逆高速フーリエ変換の演算時間を、４回分の時間未満に低減することはできない。
【００４４】
周波数領域にて一括して処理する受信シンボル数（ブロックサイズ）を、ＡＴＳＣ規格で規定されている１セグメントの半分である４１６シンボルとした場合、ブロックサイズの演算時間は、約３８.６５μｓｅｃとなる。したがって、ＡＴＳＣ規格では、約３８.６５μｓｅｃの間に、１０２４ポイントの高速フーリエ変換／逆高速フーリエ変換を、全部で５回（上述の例では４回）実施しなくてはならない。高速フーリエ変換／逆高速フーリエ変換以外の処理時間を無視しても、１回の高速フーリエ変換／逆高速フーリエ変換の演算処理は、７.７３μｓｅｃ（上述の例では９.６６μｓｅｃ）以内に完了しなければならない。
【００４５】
仮に、係数更新を最新の等化器出力を基に行う必要がなければ、適応等化器は、パイプライン的に処理させて処理遅延を長くしても、特に問題は生じない。ところが、実際の適応等化器では、最新の等化器出力を基に係数更新を行わなければ、著しく特性が劣化し、無線チャネルの動的変動により係数が収束せず、受信不能となる。
【００４６】
また、従来、高速フーリエ変換／逆高速フーリエ変換演算の処理サイクル数と、回路規模とは、相反関係にある。
【００４７】
より詳細に説明すると、以下の通りである。放送事業者にとっては、通常、インフラコストを抑えるため、なるべく放送エリアを広くし、大出力で信号を送出することが望ましい。このため、遠方の反射物による遅延波は、数百シンボル以上も遅延して到来するため、適応等化器で対応しなければならないタップ数も数百タップ以上に上る。
【００４８】
すなわち、想定される適用先システムでは、４０μｓｅｃ以上の長遅延マルチパスに対応しなくてはならず、少なくとも５００タップ以上のタップ数が必要とされる。高速フーリエ変換／逆高速フーリエ変換においては、ブロックサイズ４１６とタップ数５００との畳込み演算と同じ結果を算出する必要がある。したがって、５１２＜（４１６＋５００）＜１０２４の関係から、少なくとも１０２４ポイントが必要である。すなわち、４１６／５＝８３.２シンボルに１度の割合で、１０２４ポイントの高速フーリエ変換／逆高速フーリエ変換の演算を完了させる必要がある。
【００４９】
なお、ＯＦＤＭ系の場合、例えば、８１９２ポイント、ガードインターバル１／８を仮定すると、９２１６サンプルの間に８１９２ポイント高速フーリエ変換を一度完了させれば十分であり、処理サイクル数の制約が緩い。
【００５０】
１０２４ポイント高速フーリエ変換の場合、複素数の乗算回数は５１２０回である。したがって、仮にシングルポートメモリと単一のバタフライ演算回路とで実装すると、信号変換部は、５１２０／８３.２＝６１.５倍のオーバーサンプリング周波数で動作させなくてはならない。
【００５１】
また、適応等化器は、複数のバタフライ演算回路を並列的に構成し、マルチポートメモリと組み合わせることで、サイクル数を低減させることも考えられる。ところが、ポート数の増大に伴い回路規模が増大するうえ、１０ポートを越える様なポート数に対応したメモリは一般には用いられることが少なく、使用の制約がある。さらに、メモリは、レジスタに置き換えることも考えられるが、やはり回路規模が増大する。
【００５２】
そこで、本実施の形態の適応等化器１００は、同時アクセスに制限の無いレジスタで回路を構成し、シングルポートメモリの活用を実現するようにしたものである。一般に、同じ容量のデジタルデータを保持する手段としてのメモリは、レジスタに比べて数分の１以下の面積で実現可能である。すなわち、本実施の形態の適応等化器１００は、各信号変換部において、複数の信号サンプルを読み書き可能なメモリと、これにアクセス可能な複数のレジスタとを用いることにより、回路規模の増大を抑えることができる。
【００５３】
図３は、本実施の形態に係る信号変換部の構成の第１の例を示すブロック図である。なお、信号変換部とは、上述の通り、図１に示す、第１〜第３のＦＦＴ部１０３、１１１、１１５、第１および第２のＩＦＦＴ部１０６、１１３である。高速フーリエ変換／逆高速フーリエ変換で行われる各演算ステージは、以下、単に「ステージ」という。
【００５４】
信号変換部２００は、第１のワイドビットメモリ２０１、第１のレジスタ群２０２、第１の接続切替部２０３、バタフライ演算部群２０４、第２の接続切替部２０５、第２のレジスタ群２０６、および第２のワイドビットメモリ２０７を有する。
【００５５】
第１のワイドビットメモリ２０１および第２のワイドビットメモリ２０７は、Ｍサンプル分（２回で２Ｍサンプル分）の信号（データ）を読み書きすることが可能な、ワードサイズの大きいメモリである。第１のワイドビットメモリ２０１および第２のワイドビットメモリ２０７に保持されるデータの順序は、通常の高速フーリエ変換／逆高速フーリエ変換演算で読み出されるデータの順序と同一である。ただし、第１のワイドビットメモリ２０１および第２のワイドビットメモリ２０７は、Ｍサンプル分のデータを、まとめて一つのアドレスに格納する。
【００５６】
第１のレジスタ群２０２は、第１のワイドビットメモリ２０１にそれぞれアクセス可能な２Ｍ個のレジスタから成る。第１のレジスタ群２０２は、第１のワイドビットメモリ２０１に対して、２回アクセスすることにより、実質的に２Ｍ個のサンプルを並列化させた同時アクセスを行う。
【００５７】
第１の接続切替部２０３は、第１のレジスタ群２０２と、バタフライ演算部群２０４との間の接続状態（以下「第１のレジスタ群２０２側の接続状態」という）を切り替える。
【００５８】
バタフライ演算部群２０４は、Ｍ個のバタフライ演算部から成り、それぞれバタフライ演算を行う。
【００５９】
第２の接続切替部２０５は、バタフライ演算部群２０４と、第２のレジスタ群２０６との間の接続状態（以下「第２のレジスタ群２０６側の接続状態」という）を切り替える。
【００６０】
第２のレジスタ群２０６は、第２のワイドビットメモリ２０７にそれぞれアクセス可能な２Ｍ個のレジスタから成る。第２のレジスタ群２０６は、第２のワイドビットメモリ２０７に対して、２回アクセスすることにより、実質的に２Ｍ個のサンプルを並列化させた同時アクセスを行う。
【００６１】
なお、第１のレジスタ群２０２および第２のレジスタ群２０６のメモリアクセスに必要な動作クロック周波数は、バタフライ演算部群２０４の動作クロック周波数の２倍である。第１のレジスタ群２０２および第２のレジスタ群２０６は、１つのステージを完了するのに、２×（１０２４／Ｍ）回、メモリアクセスを行う必要がある。そして、第１の接続切替部２０３および第２の接続切替部２０５は、２回のメモリアクセス毎に、各レジスタと各バタフライ演算部との間の接続状態の切り替えを、適切に制御しなければならない。
【００６２】
第１の接続切替部２０３および第２の接続切替部２０５は、ステージごとに、第１のワイドビットメモリ２０１および第２のワイドビットメモリ２０７のそれぞれの役割が、出力用メモリと入力用メモリとの間で切り替わるようにする。すなわち、第１の接続切替部２０３および第２の接続切替部２０５は、ステージごとに、第１のレジスタ群２０２側の接続状態および第２のレジスタ群２０６側の接続状態を、適切な状態に切り替える。適切な状態とは、各バタフライ演算部に適切なレジスタから信号が入力され、各バタフライ演算部から適切なレジスタから信号が出力される状態である。
【００６３】
そして、バタフライ演算部群２０４は、各ステージの演算を、接続状態の切り替えに従って順次実施する。
【００６４】
すなわち、図３において、信号の進行方向は、ステージ毎に、左右に切り替わる。すなわち、１０ステージの演算が必要な場合には、例えば、１ステージ目では図３において右方向に信号が進み、次の２ステージ目では図３において左方向に信号が進む。このように、信号処理部２００（ＦＦＴ部／ＩＦＦＴ部）は、ステージ毎に信号の進む方向を切り替え、反復的に回路を使用することにより、回路規模の増大を防ぐことができる。
【００６５】
また、信号変換部（ＦＦＴ部／ＩＦＦＴ部）２００は、回路規模が増大するマルチポートの使用を回避しつつ、実時間内の受信処理を、低い動作クロック周波数で実現することができる。
【００６６】
なお、信号変換部２００は、２バンクのワイドビットメモリを用いてもよい。
【００６７】
図４は、信号変換部２００の構成の第２の例を示すブロック図である。
【００６８】
図４に示すように、例えば、信号変換部２００は、図３の第１のワイドビットメモリ２０１および第１のレジスタ群２０２に代えて、ワイドビットメモリ２０１ａ、２０１ｂおよびレジスタ群２０２ａ、２０２ｂを有する。また、信号変換部２００は、図３の第２のワイドビットメモリ２０７および第２のレジスタ群２０６に代えて、ワイドビットメモリ２０７ａ、２０７ｂおよびレジスタ群２０６ａ、２０６ｂを有する。
【００６９】
ワイドビットメモリ２０１ａ、２０１ｂ、２０７ａ、２０７ｂは、それぞれ、Ｍサンプル分のデータを一つのアドレスに格納し、アドレス空間が１０２４／２Ｍである。
【００７０】
レジスタ群２０２ａ、２０２ｂ、２０６ａ、２０６ｂは、それぞれ、順に、ワイドビットメモリ２０１ａ、２０１ｂ、２０７ａ、２０７ｂにアクセスする。
【００７１】
このように、信号変換部２００は、２バンクのワイドビットメモリを構成することにより、メモリアクセス回数の低減が可能となる。すなわち、１バンク構成（図３参照）の場合に２×（１０２４／Ｍ）回必要であったメモリアクセス回数は、半分に低減される。したがって、レジスタ群の動作クロック周波数は、バタフライ演算部と同一とし、図３に示す構成の半分とすることができる。すなわち、メモリアクセスの動作では、１バンク構成の場合にはバタフライ演算部の２倍のクロック周波数が必要であったのに対し、２バンク構成とすれば、１倍のクロック周波数のままでよい。
【００７２】
なお、信号変換部２００は、１バンク構成であっても、任意の２つのアドレスを同時にアクセス可能なデュアルポートを採用すれば、２バンク構成と同様に、１倍のクロック周波数のままとすることが可能である。ところが、デュアルポート構成は、多ポート化に伴い、回路規模が増大する。一方で、２バンク構成は、バンク間を跨いだアドレスにアクセスできない構成であり、１バンク構成に対する回路規模の増大は、無視できる程度である。
【００７３】
すなわち、信号変換部２００は、図４に示すような２バンク構成とすることにより、回路規模が増大するマルチポートの使用を回避しつつ、実時間内の受信処理を、更に低い動作クロック周波数で実現することが可能となる。
【００７４】
なお、各バタフライ演算部は、バタフライ演算に必要な回転子についても、ステージ毎に適切な値を取得する必要がある。図３および図４では、各バタフライ演算部が回転子を格納していることを前提としたが、バタフライ演算部の外部に、各ステージの回転子を格納した回転子メモリを配置してもよい。
【００７５】
図５は、信号変換部２００の構成の第３の例を示すブロック図である。
【００７６】
図５に示すように、信号変換部２００は、図３の構成に加えて、回転子用ワイドビットメモリ２０８および回転子用レジスタ群２０９を有する。なお、図５に示すバタフライ演算部群２０４は、回転子を保持していない。
【００７７】
回転子用ワイドビットメモリ２０８は、Ｍ回転子分の信号（データ）を読み書きすることが可能な、ワードサイズの大きいメモリである。そして、回転子用ワイドビットメモリ２０８は、各ステージ毎に割り当てられたアドレスを有し、各ステージにおける回転子を予め格納している。
【００７８】
回転子用レジスタ群２０９は、回転子用ワイドビットメモリ２０８にそれぞれアクセス可能なＭ個のレジスタから成る。すなわち、回転子用レジスタ群２０９は、回転子用ワイドビットメモリ２０８に対して、Ｍ個の回転子を並列化させた同時アクセスを行う。そして、回転子用レジスタ群２０９は、ステージ毎に、回転子用ワイドビットメモリ２０８から、対応するＭ個の回転子を読み出し、バタフライ演算部群２０４の適切なバタフライ演算部へ渡す。
【００７９】
このような構成により、信号変換部２００は、バタフライ演算部毎に回転子保持用のメモリを設ける必要がなくなり、回路規模を更に縮小することが可能となる。
【００８０】
以上のように、本実施の形態に係る適応等化器１００は、ワードサイズの大きいメモリとこれにアクセスする複数のレジスタとを用いた信号変換部２００を備えるようにした。これにより、適応等化器１００は、回路規模の増大および動作クロック周波数の増加を抑えることができる。
【００８１】
また、必要以上に高速な動作クロック周波数を用意することなく実時間で処理することが可能となるため、低消費電力化をも図ることができる。
【００８２】
なお、通常の高速フーリエ変換では、信号をビットリバースの関係に並び換える必要がある。この並び替えの手法としては、最初に行う手法や、最後に行う手法、他には、バタフライ演算途中で巧妙に行う手法などが知られている。
【００８３】
本実施の形態に係る信号変換部２００の構成において、ビットリバースの関係に並び替えを行うためには、まとめて読み出すサンプル内だけで閉じた処理に収まらず、他のアドレスから読み出したデータとの並び替えが必要となる。すなわち、ビットリバースの関係の並び替えには、並び替えのためだけの一時保持用のレジスタを追加しなければならず、メモリアクセスが増えるため、サイクル数も増大してしまう。
【００８４】
一方で、本実施の形態に係る適応等化器１００全体では、一旦高速フーリエ変換したものを必ず逆高速フーリエ変換するという条件が成立している。
【００８５】
このため、本実施の形態に係る適応等化器１００の各信号変換部２００は、敢えてビットリバースを行わない構成とすることが望ましい。
【００８６】
なお、適応等化器１００は、ステージ毎に備えたバタフライ演算部群２０４を直列に接続した構成であってもよい。この場合、第１の接続切替部２０３および第２の接続切替部２０５は、不要となるが、図３の構成に比べて、回路規模が増大し得る。
【００８７】
（実施の形態２）
本発明の実施の形態２は、時間領域処理による判定帰還型のフィードバックフィルタ（以下「時間領域フィルタ」という）を配置し、信号変換部の乗算器およびレジスタを、時間領域フィルタの乗算器およびレジスタと共用にした例である。
【００８８】
図６は、本実施の形態に係る適応等化器の構成の第１の例を示すブロック図であり、実施の形態１の図１に対応するものである。図１と同一部分については、同一符号を付し、これについての説明を省略する。
【００８９】
図６において、適応等化器１００ａの第１の係数更新部１２０ａは、図１に示す構成に加え、時間領域フィルタ１３１ａおよび第２の加算器１３２ａを有する。
【００９０】
時間領域フィルタ１３１ａは、トランスバーサルフィルタであり、判定部１０８の出力および誤差抽出部１０９の出力を入力し、時間領域のフィードバック信号を出力する。
【００９１】
第２の加算器１３２ａは、ブロック抽出部１０７の出力と時間領域フィルタ１３１ａの出力であるフィードバック信号とを加算し、得られた信号を出力する。なお、判定部１０８および誤差抽出部１０９は、ブロック抽出部１０７の出力ではなく、第２の加算器１３２ａの出力を入力する。
【００９２】
図７は、時間領域フィルタ１３１ａの構成の一例を示すブロック図である。
【００９３】
図７において、時間領域フィルタ１３１ａは、フィルタ演算部３１０ａおよび第２の係数更新部３２０ａを有する。
【００９４】
フィルタ演算部３１０ａは、Ｎタップの係数を有しており、Ｎ個の乗算器３１１ａ、Ｎ個のレジスタ３１２ａ、および加算器３１３ａなどを有する。フィルタ演算部３１０ａにおけるタップ係数（ｗｂ０，ｗｂ１，ｗｂ２，ｗｂ３，・・・，ｗｂＮ−１）は、第２の係数更新部３２０ａにて求まる係数である。
【００９５】
第２の係数更新部３２０ａは、Ｎ個の乗算器３２１ａ、Ｎ個のステップサイズ係数（μ）乗算器３２２ａ、Ｎ個の加算器３２３ａ、Ｎ個のレジスタ３２４ａなどを有する。第２の係数更新部３２０ａは、適応フィルタとして動作し、フィルタ演算部３１０ａにおけるタップ係数（ｗｂ０，ｗｂ１，ｗｂ２，ｗｂ３，・・・，ｗｂＮ−１）を求める。
【００９６】
以上のような構成を有する適応等化器１００ａは、時間領域においても適応等化処理を行うことができ、受信性能を更に向上させることができる。
【００９７】
ところで、時間領域フィルタ１３１ａには、ブロックサイズ単位でまとまって信号が入力される。すなわち、前段の周波数領域での適応等化処理が完了するまでは、入力信号が存在しないため、演算を行うことができない。逆に言えば、周波数領域での適応等化処理と、時間領域での適応等化処理とは、同時並行で実行することが可能である。
【００９８】
そこで、本実施の形態に係る適応等化器１００ａは、この特徴を利用して、周波数領域での適応等化処理で使用する回路の一部と、時間領域での適応等化処理で使用する回路の一部とを、共用とすることができる。
【００９９】
例えば、適応等化器１００ａは、信号変換部２００（図３参照）の各バタフライ演算部の乗算器（図３では図示せず）と、時間領域フィルタ１３１ａの乗算器３１１ａ、乗算器３２１ａとを、共用とすることができる。また、適応等化器１００ａは、信号変換部２００（図３参照）の第１および第２のレジスタ群２０２、２０６と、時間領域フィルタ１３１ａのレジスタ３１２ａ、３２４ａとを、共用とすることができる。
【０１００】
ただし、このように回路の共有を実現するためには、回路の入出力を切り替えるための構成が必要となる。
【０１０１】
まず、信号変換部２００の各バタフライ演算部の乗算器と、時間領域フィルタ１３１ａの乗算器３１１ａ、３２１ａとの共用を実現するための構成について説明する。
【０１０２】
図８は、バタフライ演算部の周辺の構成の一例を示すブロック図である。
【０１０３】
図８に示すバタフライ演算部４１０ａは、実施の形態１で説明した信号変換部２００のバタフライ演算部群２０４（図３参照）の個々のバタフライ演算部に対応している。
【０１０４】
図８において、バタフライ演算部４１０ａは、２個の加算器４１１ａ、４１２ａと、一方の加算器４１２ａの出力側に配置された、回転子を乗算するための乗算器４１３ａとを有する。そして、バタフライ演算部４１０ａは、更に、加算器４１２ａと乗算器４１３ａとの間に、第１の切替部４１４ａを配置している。
【０１０５】
また、信号変換部（図示せず）は、回転子を保持した回転子レジスタ４２０ａと乗算器４１３ａとの間に、第２の切替部４３０ａを配置し、乗算器４１３ａの出力側に、第３の切替部４４０ａを配置している。更に、信号変換部は、第１〜第３の切替部４１４ａ、４３０ａ、４４０ａの接続状態の切り替えを制御する制御部４５０ａを有している。
【０１０６】
第１の切替部４１４ａは、乗算器４１３ａの一方の入力を、加算器４１２ａの出力と、信号変換部以外の演算部（以下「他の演算部」という）の出力との間で切り替えるようになっている。
【０１０７】
第２の切替部４３０ａは、乗算器４１３ａの他方の入力を、回転子レジスタ４２０ａの出力と、他の演算部の出力との間で切り替えるようになっている。
【０１０８】
第３の切替部４４０ａは、乗算器４１３ａの出力先を、信号変換部の接続切替部と、他の演算部との間で切り替えるようになっている。
【０１０９】
高速フーリエ変換／逆高速フーリエ変換の演算処理を実施する場合、制御部４５０ａは、バタフライ演算部４１０ａの通常の接続となるように、第１〜第３の切替部４１４ａ、４３０ａ、４４０ａを制御する。つまり、制御部４５０ａは、バタフライ演算部４１０ａの乗算器４１３ａが、高速フーリエ変換／逆高速フーリエ変換の演算処理に用いられるようにする。
【０１１０】
一方、高速フーリエ変換／逆高速フーリエ変換の演算処理を実施しない場合、制御部４５０ａは、上記通常の接続とは逆の接続となるように、第１〜第３の切替部４１４ａ、４３０ａ、４４０ａを制御する。つまり、制御部４５０ａは、バタフライ演算部４１０ａの乗算器４１３ａが、例えば、時間領域フィルタ１３１ａの乗算器３１１ａ、３２１ａ（図７参照）として機能するように、第１〜第３の切替部４１４ａ、４３０ａ、４４０ａを制御する。
【０１１１】
以上で、信号変換部の各バタフライ演算部の乗算器と、時間領域フィルタ１３１ａの乗算器３１１ａ、３２１ａとの共用を実現するための構成についての説明を終える。
【０１１２】
次に、信号変換部の第１および第２のレジスタ群２０２、２０６と、時間領域フィルタ１３１ａのフィルタ演算部３１０ａのレジスタ３１２ａとの共用を実現するための構成について説明する。
【０１１３】
図９は、レジスタ周辺の構成の第１の例を示すブロック図である。
【０１１４】
図９において、レジスタ群配置部５００ａは、レジスタ入力側切替部群５１０ａ、レジスタ群５２０ａ、レジスタ出力側切替部群５３０ａ、および制御部５４０ａを有する。レジスタ群５２０ａは、実施の形態１で説明した信号変換部２００の第１および第２のレジスタ群２０２、２０６（図３参照）に対応している。
【０１１５】
図９において、レジスタ入力側切替部群５１０ａは、レジスタ群５２０ａの２Ｍ個のレジスタ５２１ａの入力側に１対１で配置された、２Ｍ個のレジスタ入力側切替部５１１ａを有する。レジスタ出力側切替部群５３０ａは、レジスタ群５２０ａの個々のレジスタ５２１ａの出力側に１対１で配置された、２Ｍ個のレジスタ出力側切替部５３１ａを有する。
【０１１６】
レジスタ入力側切替部５１１ａの１つは、対応するレジスタ５２１ａの入力を、信号変換部２００（図３参照）と、判定部１０８（図６参照）との間で切り替えるようになっている。そして、他のレジスタ入力側切替部５１１ａは、対応するレジスタ５２１ａの入力を、信号変換部２００（図３参照）と、対応するレジスタ５２１ａの隣のレジスタ５２１ａの出力との間で切り替える。
【０１１７】
レジスタ出力側切替部５３１ａは、対応するレジスタ５２１ａの出力先を、信号変換部２００（図３参照）と、対応するレジスタ５２１ａの隣のレジスタ５２１ａの入力側（レジスタ入力側切替部５１１ａの入力側）との間で切り替える。
【０１１８】
高速フーリエ変換／逆高速フーリエ変換の演算処理を実施する場合、制御部５４０ａは、レジスタ群５２０ａの通常の接続となる様に、レジスタ入力側切替部群５１０ａおよびレジスタ出力側切替部群５３０ａを制御する。すなわち、制御部５４０ａは、レジスタ群５２０ａが、高速フーリエ変換／逆高速フーリエ変換の演算処理に用いられる。
【０１１９】
一方、時間領域フィルタ１３１ａの演算処理を実施する場合、制御部５４０ａは、上記通常の接続とは逆の接続となるように、レジスタ入力側切替部群５１０ａおよびレジスタ出力側切替部群５３０ａを制御する。具体的には、制御部５４０ａは、隣り合うレジスタ５２１ａ間が接続され、レジスタ群５２０ａ全体がシフトレジスタとして機能するようにする。制御部５４０ａは、レジスタ群５２０ａが、時間領域フィルタ１３１ａのフィルタ演算部３１０ａのレジスタ３１２ａ（図７参照）として機能するように、レジスタ入力側切替部群５１０ａおよびレジスタ出力側切替部群５３０ａを制御する。
【０１２０】
以上で、信号変換部の第１および第２のレジスタ群２０２、２０６と、時間領域フィルタ１３１ａのフィルタ演算部３１０ａのレジスタ３１２ａとの共用を実現するための構成についての説明を終える。
【０１２１】
次に、信号変換部の第１および第２のレジスタ群２０２、２０６と、時間領域フィルタ１３１ａの第２の係数更新部３２０ａのレジスタ３２４ａとの共用を実現するための構成について説明する。
【０１２２】
図１０は、レジスタ周辺の構成の第２の例を示すブロック図であり、図９に対応するものである。図９と同一部分には同一符号を付し、これについての説明を省略する。
【０１２３】
図１０において、各レジスタ入力側切替部５１１ａは、対応するレジスタ５２１ａの入力を、信号変換部２００（図３参照）と、時間領域フィルタ１３１ａの第２の係数更新部３２０ａの加算器３２３ａ（図７参照）との間で切り替える。
【０１２４】
レジスタ出力側切替部５３１ａは、対応するレジスタ５２１ａの出力先を、信号変換部２００（図３参照）と、第２の係数更新部３２０ａの加算器３２３ａおよびフィルタ演算部３１０ａの乗算器３１１ａ（図７参照）との間で切り替える。
【０１２５】
高速フーリエ変換／逆高速フーリエ変換の演算処理を実施する場合、制御部５５０ａは、上述の通常の接続となるように、レジスタ入力側切替部群５１０ａおよびレジスタ出力側切替部群５３０ａを制御する。
【０１２６】
一方、時間領域フィルタ１３１ａの演算処理を実施する場合、制御部５５０ａは、上記通常の接続とは逆の接続となるように、レジスタ入力側切替部群５１０ａおよびレジスタ出力側切替部群５３０ａを制御する。制御部５５０ａは、レジスタ群５２０ａが、時間領域フィルタ１３１ａの第２の係数更新部３２０ａのレジスタ３２４ａ（図７参照）として機能するように、レジスタ入力側切替部群５１０ａおよびレジスタ出力側切替部群５３０ａを制御する。
【０１２７】
以上で、信号変換部の第１および第２のレジスタ群２０２、２０６と、時間領域フィルタ１３１ａの第２の係数更新部３２０ａのレジスタ３２４ａとの共用を実現するための構成についての説明を終える。
【０１２８】
なお、第２の係数更新部３２０ａのレジスタ３２４ａは、過去の係数値を保持しておく必要がある。このため、本実施の形態のように、信号変換部のレジスタと第２の係数更新部３２０ａのレジスタ３２４ａとを共用にする場合は、切替え前にレジスタのデータをメモリに蓄積しておき、切替え後に再度メモリからデータを読み出す必要がある。
【０１２９】
この場合、図１１に示すように、レジスタ入力側切替部５１１ａは、対応するレジスタ５２１ａの入力側に、更に、過去の係数値を保持する係数値メモリのメモリ読出部（いずれも図示せず）の出力側に切り替えて接続するようになっている。また、レジスタ出力側切替部５３１ａは、対応するレジスタ５２１ａの出力側を、更に、係数値メモリのメモリ書込部（図示せず）に切り替えて接続するようになっている。そして、制御部５６０ａは、上述の制御部５５０ａと同様の制御を行う。更に、制御部５６０ａは、時間領域フィルタ１３１ａの演算処理において、係数値メモリに対して係数値の読み出しおよび書き込みが行われるように、レジスタ入力側切替部群５１０ａおよびレジスタ出力側切替部群５３０ａを制御する。
【０１３０】
以上説明した構成により、適応等化器１００ａは、回路規模の増大を抑えた状態で、受信性能の向上を図ることができる。
【０１３１】
なお、時間領域でのフィードバックの頻度（時間領域フィルタ１３１ａの係数更新頻度）は、周波数領域でのフィードバックの頻度（図６の第１の係数更新部１２０ａの係数更新頻度）と同じく、ブロックサイズ毎に一度の割合としてもよい。この場合、時間領域フィルタ１３１ａの第２の係数更新部３２０ａは、不要となる。
【０１３２】
図１２は、適応等化器１００ａの構成の第２の例を示すブロック図であり、図６に対応するものである。図６と同一部分には、同一符号を付し、これについての説明を省略する。
【０１３３】
図１２に示す適応等化器１００ａは、時間領域フィルタ１３１ａにおいて、図７で説明した第２の係数更新部３２０ａを有していない。そして、適応等化器１００ａは、図１２に示すように、第２の係数更新部３２０ａに代えて、第４のＦＦＴ部１４１ａ、第４の乗算器１４２ａ、第３のＩＦＦＴ部１４３ａ、第５の乗算器１４４ａ、第３の加算器１４５ａ、および第２の遅延部１４６ａを有する。
【０１３４】
第４のＦＦＴ部１４１ａは、判定部１０８の出力（判定後のフィードバック信号）に対して高速フーリエ変換（周波数領域への変換）を行い、得られた信号を出力する。
【０１３５】
第４の乗算器１４２ａは、第２のＦＦＴ部１１１の出力と第４のＦＦＴ部１４１ａの出力とを乗算し、得られた信号を出力する。
【０１３６】
第３のＩＦＦＴ部１４３ａは、第４の乗算器１４２ａの出力（判定値との誤差成分）に対して逆高速フーリエ変換（時間領域への変換）を行い、得られた信号を出力する。
【０１３７】
第５の乗算器１４４ａは、第３のＩＦＦＴ部１４３ａの出力と係数更新のステップサイズ（μ）とを乗じ、得られた信号を出力する。
【０１３８】
第３の加算器１４５ａは、第５の乗算器１４４ａの出力と、後段の第２の遅延部１４６ａの出力とを加算し、得られた信号を出力する。
【０１３９】
第２の遅延部１４６ａは、第３の加算器１４５ａの出力を遅延させて、時間領域に変換された適応等化器係数として、時間領域フィルタ１３１ａへ出力する。
【０１４０】
すなわち、第３の加算器１４５ａおよび第２の遅延部１４６ａは、第５の乗算器１４４ａの出力を累積する累積部として機能する。
【０１４１】
このような構成により、適応等化器１００ａは、フィードバック部に多数の係数を保有しなくてはならない場合でも、トランスバーサルフィルタに必要な乗算器やレジスタの数を削減することができ、回路規模を低減することができる。
【０１４２】
（実施の形態３）
本発明の実施の形態３は、信号変換部のワイドビットメモリを他の装置部のメモリと共用にした例である。
【０１４３】
上述のＯＦＤＭ系復調部（マルチキャリア方式復調部）の場合、復調の基本的な処理に必要とされる高速フーリエ変換演算処理の回数が１回のみであるうえ、適応処理が必要なフィードバック系が無い。このため、ＯＦＤＭ系復調部では、パイプライン的に、同時に複数の回路で演算処理を行うことができ、本発明の信号変換部の構成を用いなくても、実時間処理が可能である。
【０１４４】
一方で、ＯＦＤＭ系復調部では、チャネル推定などにおいて、規則的に配置されたスキャッタードパイロット信号などを利用した、比較的複雑なメモリアクセスを必要とする。すなわち、ワードサイズの大きいメモリは、ＯＦＤＭ系復調部に必須のメモリである。
【０１４５】
また、ＯＦＤＭ系復調部の受信処理と、ＡＴＳＣ系復調部の受信処理とは、必ずしも同時に行う必要がない。
【０１４６】
そこで、ＯＦＤＭ系復調部のメモリを備えた受信装置では、ＯＦＤＭ系復調部に必須のメモリを、適応等化器１００のメモリと共用とすることで、適応等化器１００の追加による装置全体の回路規模の増大を抑えることが考えられる。
【０１４７】
ＯＦＤＭ系復調部は、高速フーリエ変換によって時間領域の信号を周波数領域の信号に変換し、チャネル推定値を基に等化する方式である。したがって、ＯＦＤＭ系復調部は、適応等化器とは構成が大きく異なり、これらに共通する部分は少ない。このため、ＡＴＳＣ系とＯＦＤＭ系の両方式に対応可能な回路を実現する際には、従来では、大きな面積が必要であり、コストの増大が避けられなかった。
【０１４８】
この点、本実施の形態に係る適応等化器１００を採用した受信装置は、メモリを共用とすることにより、ＡＴＳＣ系とＯＦＤＭ系の両方式に対応可能な回路の回路規模をより小さくすることが可能となる。
【０１４９】
ただし、このようなメモリの共用を実現するためには、ＡＴＳＣ用にはワイドビットメモリの複数サンプルに一括でアクセスし、ＯＦＤＭ用には１サンプル毎にアクセスすることが必要である。そこで、このようなアクセス方式の切り替えが可能な構成について説明する。
【０１５０】
図１３は、本実施の形態に係るメモリ周辺の構成の第１の例を示すブロック図である。
【０１５１】
図１３に示すように、本実施の形態に係る適応等化器（図示せず）は、アドレス変換部６２０ｂ、シリアル／パラレル変換部６３０ｂ、パラレル／シリアル変換部６４０ｂ、およびＡＴＳＣ／ＯＦＤＭ切替部６５０ｂを有する。これらは、ワイドビットメモリ６１０ｂのデータ入出力部である。
【０１５２】
ワイドビットメモリ６１０ｂは、実施の形態１で説明した第１のワイドビットメモリ２０１および第２のワイドビットメモリ２０７（図３参照）に対応している。ワイドビットメモリ６１０ｂは、読み出しモード／書き込みモードを指定する信号、アドレス信号、およびデータ信号が入力されると、これらに従ってデータの読み出し／書き込みを行う。
【０１５３】
アドレス変換部６２０ｂは、ＡＴＳＣ用の動作を行うＡＴＳＣモードのとき、アドレス信号を、変換せずにそのままワイドビットメモリ６１０ｂへ入力する。
【０１５４】
また、アドレス変換部６２０ｂは、ＯＦＤＭ用の動作を行うＯＦＤＭモードのとき、アドレス信号をＬｏｇ２（Ｍ）ビットだけ右にシフトし、上位ビットのみをワイドビットメモリ６１０ｂへ入力する。そして、アドレス変換部６２０ｂは、右シフトによって切り捨てられたビットを、シリアル／パラレル変換部６３０ｂおよびパラレル／シリアル変換部６４０ｂへ入力する。すなわち、シリアル／パラレル変換部６３０ｂおよびパラレル／シリアル変換部６４０ｂは、Ｍサンプル分まとめて保持されているデータのどの位置に相当するかを指定される。
【０１５５】
シリアル／パラレル変換部６３０ｂは、ＡＴＳＣモードのとき、入力データを、変換せずにそのままワイドビットメモリ６１０ｂへ入力する。
【０１５６】
また、シリアル／パラレル変換部６３０ｂは、ＯＦＤＭモードのとき、ワイドビットメモリ６１０ｂのうち、アドレス変換部６２０ｂから指定された位置のデータのみを、入力データで上書きする。この際、他の指定されていない位置のデータは、そのまま書き戻す必要がある。このため、シリアル／パラレル変換部６３０ｂは、指定されるアドレスのデータを一旦読み出しておき、読み出したＭサンプル分のデータのうち指定された位置のデータだけを、入力データで上書きして書き戻す。
【０１５７】
パラレル／シリアル変換部６４０ｂは、ＡＴＳＣモードのとき、ワイドビットメモリ６１０ｂから出力されるＭサンプル分のデータを、変換せずにそのまま出力データとする。
【０１５８】
また、パラレル／シリアル変換部６４０ｂは、ＯＦＤＭモードのとき、ワイドビットメモリ６１０ｂから出力されるＭサンプル分のデータのうち、アドレス変換部６２０ｂから指定された位置のデータのみを抽出し、出力データとする。
【０１５９】
ＡＴＳＣ／ＯＦＤＭ切替部６５０ｂは、アドレス変換部６２０ｂ、シリアル／パラレル変換部６３０ｂ、およびパラレル／シリアル変換部６４０ｂに対して、ＡＴＳＣモード／ＯＦＤＭモードの切り替えを行う。
【０１６０】
このような構成により、適応等化器は、ＡＴＳＣ系とＯＦＤＭ系とでワイドビットメモリを共用化することができる。すなわち、本実施の形態の適応等化器は、ＯＦＤＭ系復調部のメモリを、ＡＴＳＣの様なシングルキャリア系の復調にも活用することで、マルチモードに対応する小型な復調部を実現することができる。
【０１６１】
なお、図１３に示す構成は、ワイドビットメモリ６１０ｂへのアクセス方法が、ランダムである場合にも連続である場合にも対応可能な構成となっている。
【０１６２】
一方で、メモリへのアクセス方法が連続に限定されている場合には、図１４に示すように、シリアル／パラレル変換の頻度を低減できる構成が可能である。
【０１６３】
図１４に示すように、本実施の形態に係る適応等化器（図示せず）は、ワイドビットメモリ６１０ｂのデータ入出力部として、更に、Ｍカウンタ６６０ｂを有する。
【０１６４】
この構成では、アドレス変換部６２０ｂは、上述の右シフトによって切り捨てられたビットを、Ｍカウンタ６６０ｂに出力する。
【０１６５】
Ｍカウンタ６６０ｂは、入力されるビット（切り捨てられたビット）がゼロのタイミングで、カウントを開始する。そして、Ｍカウンタ６６０ｂは、カウント値がＭになる毎に、そのタイミングを示す信号を、シリアル／パラレル変換部６３０ｂおよびパラレル／シリアル変換部６４０ｂへ入力する。
【０１６６】
シリアル／パラレル変換部６３０ｂは、連続する入力データを並列化し、Ｍカウンタ６６０ｂからの信号入力タイミングに基づいて（つまり、Ｍサンプル毎に１回）、並列化したデータをワイドビットメモリ６１０ｂに書き込む。
【０１６７】
パラレル／シリアル変換部６４０ｂは、同様に、Ｍカウンタ６６０ｂからの信号入力タイミングに基づいて（つまり、Ｍサンプル毎に１回）、ワイドビットメモリ６１０ｂにアクセスしてデータを読み出す。そして、パラレル／シリアル変換部６４０ｂは、出力データとして、読み出したデータを、１サンプルずつ連続的に出力する。
【０１６８】
このような構成では、ワイドビットメモリ６１０ｂへのアクセス回数を抑えることができ、消費電力の低減に寄与できる。
【０１６９】
なお、適応等化器は、図１３に示す構成と図１４に示す構成とを組み合わせた構成を有してもよい。そして、適応等化器は、ワイドビットメモリ６１０ｂへのアクセス方法がランダムであるか連続であるかに応じて、データ入出力部の構成を切り替える制御部を更に有してもよい。
【０１７０】
また、信号変換部の回路の共用の態様は、以上説明した各実施の形態の例に限定されるものではない。例えば、適応等化器は、第１〜第３の乗算器と、時間領域フィルタの乗算器とを、共用とする構成であってもよい。
【０１７１】
（実施の形態４）
本発明の実施の形態４は、一部の領域のみフィルタ係数の更新頻度をブロックサイズよりも短くした例である。
【０１７２】
従来は、伝搬路の変動が緩やかであれば、上記のブロックサイズでの一括処理であっても、シンボル単位でフィルタ係数を更新する方式からの劣化は限定的であると想定されていた（例えば、非特許文献１）。しかしながら、実環境で使用する場合には、タイミング再生における同期誤差など、等化処理以外の影響を受けるため、全てのタップ係数をブロックサイズ単位で更新すると性能が劣化する。特に、Ｄ／Ｕの大きな近接マルチパス波が存在するときには、その影響が顕著となる。ＡＴＳＣ方式などのシングルキャリア方式に対応する一般的なタイミング再生方式は、２乗検波後にタンクリミッタ回路を通してタイミング成分を抽出する方式がある。Ｄ／Ｕの大きな近接マルチパス波が存在する場合には、近接マルチパス波と所望波との位相関係に応じて、タイミング成分を抽出する帯域の大部分の信号成分が消失し、タイミング再生信号に比較的大きな誤差が生じることがある。
【０１７３】
このような劣悪な伝搬環境化でも十分な等化性能を得るために、本実施の形態では、受信性能に与える影響の大きい、主波およびその近辺のタップ（例えば、前後１６タップ）のみに着目した。具体的には、本実施の形態では、主波およびその近辺のタップ（例えば、前後１６タップ）のみ、ブロックサイズよりも高頻度に（例えば毎シンボルで）フィルタ係数の更新を実施する。
【０１７４】
図１５は、本実施の形態に係る適応等化器１００ａの構成を示すブロック図である。
【０１７５】
図１５において、適応等化器１００ａは、図１２の適応等化器１００ａと比較して、第３のゼロ挿入部１５０１、第４のゼロ挿入部１５０２、及び部分タップ係数更新部１５０３を加えた。また、適応等化器１００ａは、判定帰還信号のみを入力とする時間領域フィルタ１３１ａを、判定帰還信号に加えて受信信号も入力とする時間領域フィルタ１５０４に変更したものである。
【０１７６】
第３のゼロ挿入部１５０１は、第２のゼロ挿入部１１４の出力において、主波のタップおよび主波のタップよりも前側の先行波を打ち消すためのタップのうち、更新頻度を早くするタップ係数に対応する部分のみを常にゼロにする。具体的には、適応等化器１００ａは、例えば、ＦＦＴポイント数が１０２４、及びフィードフォワード部のタップ数が３００タップとし、主波タップおよびこの直前の先行する９タップのみ更新頻度を早くすると仮定する。この場合、第２のゼロ挿入部１１４では、タップ係数の存在しないアドレス３０１〜１０２４までをゼロとする。一方、第３のゼロ挿入部１５０１では、更新頻度を早くする１０タップ（アドレス２９１〜３００）分をゼロにする。
【０１７７】
更新頻度がブロック単位である通常処理のタップでは、実施の形態１〜３に記載した通りに処理される。これに対し、本実施の形態において、更新頻度を早くするタップについて、ブロック単位である通常処理と更新頻度を早くした処理とが重複処理されることを防ぐため、第３のゼロ挿入部１５０１は、通常処理が無効化されるようにゼロを挿入する。なお、重複処理された場合には、適応処理における外乱要因がブロック単位の周期で発生することとなり、等化性能が劣化する。
【０１７８】
第３のゼロ挿入部１５０１は、得られた信号を第３のＦＦＴ部１１５に出力する。
【０１７９】
第４のゼロ挿入部１５０２は、第３のＩＦＦＴ部１４３ａの出力において、主波のタップよりも後方の遅延波を打ち消すためのタップのうち、更新頻度を早くするタップ係数のみを常にゼロにする。更新頻度を早くするタップの係数更新については、ブロック単位での周波数領域処理に代え、従来の時間領域処理を行うため、部分タップ係数更新部１５０３を設けている。第４のゼロ挿入部１５０２の役割は、フィードバックフィルタ演算部のうち、ブロック単位で処理される処理と、更新頻度を早くした部分タップ係数更新処理との重複処理を防ぐことである。このため、第４のゼロ挿入部１５０２は、ブロック単位の通常処理を無効化する。なお、ブロック単位である通常処理と更新頻度を早くした処理とが重複処理された場合には、適応処理における外乱要因がブロック単位の周期で発生することとなり、等化性能が劣化することになる。
【０１８０】
第４のゼロ挿入部１５０２は、得られた信号を第５の乗算器１４４ａに出力する。
【０１８１】
部分タップ係数更新部１５０３は、図７における係数更新部３２０ａと同様の構成であり、判定部１０８から入力された判定後のデータ列と、誤差抽出部１０９から入力された判定誤差成分とを乗じた結果に対して、時定数μを乗ずる。そして、部分タップ係数更新部１５０３は、その結果を更新前のタップ係数に加えることで新たなタップ係数を導出する。部分タップ係数更新部１５０３は、判定データを得る度にこの更新を行うことにより、毎シンボルでフィルタ係数を更新することとなる。部分タップ係数更新部１５０３は、得られたフィルタ係数を時間領域フィルタ１５０４に出力する。時間領域フィルタ１５０４の入力信号は、蓄積部１０１からの出力であるが、更新頻度を早くするタップ位置に対応する分だけ遅延させたものとする。
【０１８２】
上記より、更新頻度の早いタップの演算は、全て部分タップ係数更新部１５０３が担う。また、第３のゼロ挿入部１５０１及び第４のゼロ挿入部１５０２は、タップの演算において、ブロック単位である通常処理と更新頻度を早くした処理とが重複処理されないように設けられている。
【０１８３】
時間領域フィルタ１５０４は、図１６に示すように、判定帰還信号を入力とする図７のフィルタ演算部３１０ａに加え、受信信号を入力とするフィルタ演算部１６０３を有している。なお、図１６において、図７と同一構成である部分には同一符号を付して、その説明を省略する。
【０１８４】
フィルタ演算部１６０３は、Ｍタップの係数を有しており、Ｍ個の乗算器１６０２、Ｍ個のレジスタ１６０４、および加算器１６０１などを有する。フィルタ演算部１６０３は、フィルタ演算部３１０ａと同様の構成であるが、タップ数については、主波のタップおよび主波のタップよりも前側の先行波を打ち消すためのタップ数の合計に限定される。
【０１８５】
フィルタ演算部１６０３は、フィルタ係数に関して、部分タップ係数更新部１５０３の出力を設定している。フィルタ演算部３１０ａは、更新頻度を早くするタップ係数については同様に部分タップ係数更新部１５０３の出力を設定し、ブロック単位で更新するタップ係数については第２の遅延部１４６ａの出力を設定している。
【０１８６】
本実施の形態では、時間領域フィルタにおいて、受信性能に与える影響の大きい主波およびその近辺のタップの出力に対してのみ、ブロックサイズよりも短い頻度でフィルタ係数の更新を実施して判定帰還型等化処理を行う。これにより、本実施の形態によれば、劣悪な伝搬環境でも劣化の無い十分な等化性能を得ることができる。
【０１８７】
本発明に係る適応等化器は、時間領域の信号に対する適応等化処理を周波数領域で行う適応等化器において、高速フーリエ変換および逆高速フーリエ変換の少なくとも１つを行う信号変換部を有し、前記信号変換部は、２Ｍ（Ｍは自然数）サンプル分の信号を読み書きすることができるメモリと、前記メモリにアクセス可能な２Ｍ個のレジスタと、Ｍ個のバタフライ演算部と、前記２Ｍ個のレジスタと前記Ｍ個のバタフライ演算部との間の接続状態を切り替える切替制御部と、を有する。
【０１８８】
本発明に係る適応等化器は、前記構成において、前記信号変換部は、前記メモリと前記２Ｍ個のレジスタとの組を２組有し、前記切替制御部は、高速フーリエ変換／逆高速フーリエ変換のステージごとに、前記メモリの役割が、出力用メモリと入力用メモリとの間で切り替わるように、一方の組の前記２Ｍ個のレジスタと前記Ｍ個のバタフライ演算部との間の接続状態、および、他方の組の前記２Ｍ個のレジスタと前記Ｍ個のバタフライ演算部との間の接続状態を切り替える。
【０１８９】
本発明に係る適応等化器は、前記構成において、高速フーリエ変換を行う前記信号変換部としての第１の信号変換部と、前記第１の信号変換部により高速フーリエ変換が行われた信号に対して逆高速フーリエ変換を行う前記信号変換部としての第２の信号変換部と、を有し、前記第１の信号変換部は、高速フーリエ変換におけるビットリバースの並べ替えを実施せず、前記第２の信号変換部は、逆高速フーリエ変換におけるビットリバースの並べ替えを実施しない。
【０１９０】
本発明に係る適応等化器は、前記構成において、前記信号変換部は、高速フーリエ変換／逆高速フーリエ変換の各ステージにおける回転子を格納した、Ｍサンプル分の信号を読み書きすることができる回転子用メモリと、前記回転子用メモリにアクセス可能であって、前記回転子を取得して前記Ｍ個のバタフライ演算部へ渡すＭ個の回転子用レジスタと、を更に有する。
【０１９１】
本発明に係る適応等化器は、前記構成において、前記時間領域の信号を入力し、逐次的に所定のブロックサイズ分を蓄積する蓄積部と、前回蓄積されたブロックと最新のブロックとを連結するブロック間連結部と、前記ブロック間連結部の出力に対して高速フーリエ変換を行う前記信号変換部としての第１の高速フーリエ変換部と、前記第１の高速フーリエ変換部の出力と周波数領域に変換された適応等化器係数とを乗じる第１の乗算器と、前記第１の乗算器の出力に対して逆高速フーリエ変換を行う前記信号変換部としての第１の逆高速フーリエ変換部と、前記第１の逆高速フーリエ変換部の出力から最新の信号系列ブロックを抽出するブロック抽出部と、前記第１の逆高速フーリエ変換部の出力から理想信号点との誤差を抽出する誤差抽出部と、抽出された前記誤差の系列のうち、所望のタップ係数以外の箇所をゼロにする第１のゼロ挿入部と、前記第２のゼロ挿入部の出力に対して高速フーリエ変換を行う前記信号変換部としての第２の高速フーリエ変換部と、前記第１の高速フーリエ変換部の出力の複素共役と前記第２の高速フーリエ変換部の出力とを乗じる第２の乗算器と、前記第２の乗算器の乗算結果に対して逆高速フーリエ変換を行う前記信号処理部としての第２の逆高速フーリエ変換部と、前記第２の逆高速フーリエ変換部の出力のうち、所望のタップ係数以外の箇所をゼロにするゼロ挿入部と、前記第２のゼロ挿入部の出力に対して高速フーリエ変換を行う前記信号処理部としての第３の高速フーリエ変換部と、前記第３の高速フーリエ変換部の出力と所定の係数とを乗じる第３の乗算器と、前記第３の乗算器の出力を累積する累積部と、を有する。
【０１９２】
本発明に係る適応等化器は、前記構成において、前記第１の逆高速フーリエ変換部の出力に対して判定帰還型等化処理を行う時間領域フィルタ部、を更に有し、前記第１〜第３の高速フーリエ変換部および前記第１および第２の逆高速フーリエ変換部の前記バタフライ演算器で用いられる乗算器の少なくとも１つが、前記時間領域フィルタ部の畳込み演算用乗算器と共用となっている。
【０１９３】
本発明に係る適応等化器は、前記構成において、前記第１〜第３の高速フーリエ変換部および前記第１および第２の逆高速フーリエ変換部の前記バタフライ演算器で用いられる乗算器の少なくとも１つが、前記第１〜第３の乗算器の少なくとも１つと共用となっている。
【０１９４】
本発明に係る適応等化器は、前記構成において、前記第１の逆高速フーリエ変換部の出力に対して判定帰還型等化処理を行う時間領域フィルタ部、を更に有し、前記第１〜第３の高速フーリエ変換部および前記第１および第２の逆高速フーリエ変換部の前記レジスタの少なくとも１つが、前記時間領域フィルタ部のレジスタと共用となっている。
【０１９５】
本発明に係る適応等化器は、前記構成において、前記ブロックサイズよりも短い頻度で更新したフィルタ係数を用いて、少なくとも主波の前記第１の逆高速フーリエ変換部の出力に対して判定帰還型等化処理を行う時間領域フィルタ部を更に有する。
【０１９６】
本発明に係る適応等化器は、前記構成において、マルチキャリア方式復調部を備えた受信装置に設けられ、前記メモリは、前記マルチキャリア方式復調部のメモリと共用となっている。
【０１９７】
本発明に係る適応等化器は、前記構成において、アドレス変換部、シリアル／パラレル変換部、およびパラレル／シリアル変換部を含み、前記メモリの信号の入出力を制御する入出力部と、前記メモリへのアクセス方法がランダムであるか連続であるかに応じて、前記入出力部の構成を切り替える制御部と、を更に有する。
【０１９８】
本発明に係る適応等化器は、前記構成において、前記入出力部は、前記メモリへのアクセス方法がランダムである場合の書き込みモードにおいて、書き込みを行う前に前記メモリから２Ｍサンプル分のデータを読み出し、データの上書きを前記メモリの所定の位置に対してのみ行う。
【０１９９】
２０１１年１０月１７日出願の特願２０１１−２２７９２２の日本出願に含まれる明細書、図面及び要約書の開示内容は、すべて本願に援用される。
【産業上の利用可能性】
【０２００】
本発明は、時間領域の信号に対する適応等化処理を周波数領域で行う適応等化器において、回路規模の増大および動作クロック周波数の増加を抑えることができる適応等化器として有用である。特に、本発明は、ＡＴＳＣなどで採用されている、多値ＶＳＢ（Vestigial Sideband：残留側波帯）変調に対応する受信装置の適応等化器に好適である。また、本発明は、無線伝送の適応等化器以外にも、多数のタップ数が必要とされる、音声エコーキャンセラ、ノイズキャンセラーなどの各種デジタル適応等化器に好適である。
【符号の説明】
【０２０１】
１００、１００ａ  適応等化器
１０１  蓄積部
１０２  ブロック間連結部
１０３  第１のＦＦＴ部
１０４  複素共役部
１０５  第１の乗算器
１０６  第１のＩＦＦＴ部
１０７  ブロック抽出部
１０８  判定部
１０９  誤差抽出部
１１０  第１のゼロ挿入部
１１１  第２のＦＦＴ部
１１２  第２の乗算器
１１３  第２のＩＦＦＴ部
１１４  第２のゼロ挿入部
１１５  第３のＦＦＴ部
１１６  第３の乗算器
１１７  第１の加算器
１１８  第１の遅延部
１２０、１２０ａ  第１の係数更新部
１３１ａ  時間領域フィルタ
１３２ａ  第２の加算器
１４１ａ  第４のＦＦＴ部
１４２ａ  第４の乗算器
１４３ａ  第３のＩＦＦＴ部
１４４ａ  第５の乗算器
１４５ａ  第３の加算器
１４６ａ  第２の遅延部
２００  信号変換部
２０１  第１のワイドビットメモリ
２０１ａ、２０１ｂ、２０７ａ、２０７ｂ  ワイドビットメモリ
２０２  第１のレジスタ群
２０２ａ、２０２ｂ、２０６ａ、２０６ｂ  レジスタ群
２０３  第１の接続切替部
２０４  バタフライ演算部群
２０５  第２の接続切替部
２０６  第２のレジスタ群
２０７  第２のワイドビットメモリ
２０８  回転子用ワイドビットメモリ
２０９  回転子用レジスタ群
３１０ａ  フィルタ演算部
３１１ａ、３２１ａ、４１３ａ  乗算器
３１２ａ、５２１ａ  レジスタ
３１３ａ、３２３ａ、４１１ａ、４１２ａ  加算器
３２０ａ  第２の係数更新部
３２２ａ  ステップサイズ係数乗算器
３２４ａ  レジスタ
４１０ａ  バタフライ演算部
４１４ａ  第１の切替部
４２０ａ  回転子レジスタ
４３０ａ  第２の切替部
４４０ａ  第３の切替部
４５０ａ、５４０ａ、５５０ａ、５６０ａ  制御部
５００ａ  レジスタ群配置部
５１０ａ  レジスタ入力側切替部群
５１１ａ  レジスタ入力側切替部
５２０ａ  レジスタ群
５３０ａ  レジスタ出力側切替部群
５３１ａ  レジスタ出力側切替部
６１０ｂ  ワイドビットメモリ
６２０ｂ  アドレス変換部
６３０ｂ  シリアル／パラレル変換部
６４０ｂ  パラレル／シリアル変換部
６５０ｂ  ＡＴＳＣ／ＯＦＤＭ切替部
６６０ｂ  Ｍカウンタ
１５０１  第３のゼロ挿入部
１５０２  第４のゼロ挿入部
１５０３  部分タップ係数更新部
１５０４  時間領域フィルタ
１６０１  加算器
１６０２  乗算器
１６０３  フィルタ演算部
１６０４  レジスタ
【図１】
0005984122.tif 000002
【図２】
0005984122.tif 000003
【図３】
0005984122.tif 000004
【図４】
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【図５】
0005984122.tif 000006
【図６】
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【図７】
0005984122.tif 000008
【図８】
0005984122.tif 000009
【図９】
0005984122.tif 000010
【図１０】
0005984122.tif 000011
【図１１】
0005984122.tif 000012
【図１２】
0005984122.tif 000013
【図１３】
0005984122.tif 000014
【図１４】
0005984122.tif 000015
【図１５】
0005984122.tif 000016
【図１６】
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