(57)【特許請求の範囲】
【請求項１】
ＣＭＯＳ作製のための８００℃以上で且つ３０分以上の熱処理工程の少なくとも一部と、トレンチダイオード作製のための８００℃以上で且つ３０分以上の熱処理工程の少なくとも一部とを同時に行う同一基板へのＣＭＯＳ及びトレンチダイオードの作製方法であって、トレンチの内壁部にドーパント拡散を生じさせる際に基板のＣＭＯＳ形成領域にまで前記ドーパント拡散が生じることを防止する拡散防止膜を、基板にトレンチを形成する前に、Ｐ−ｗｅｌｌ及びＮ−ｗｅｌｌを形成するためにドーパントのイオン注入を行った後のＣＶＤによる基板上へのシリコン窒化膜の形成に続けて、ＣＶＤにより予め形成する、ことを特徴とする同一基板へのＣＭＯＳ及びトレンチダイオードの作製方法。
【請求項２】
Ｐ−ｗｅｌｌ及びＮ−ｗｅｌｌ形成のためにドーパントのイオン注入が行なわれた基板表面にＣＭＯＳ回路の絶縁分離用ＳｉＯ２膜を形成するための熱処理と、前記トレンチ内壁に前記トレンチ内壁のスキャロップを低減するために使用されるＳｉＯ２膜を形成するための熱処理とを、同時に行うようにした、請求項１に記載の同一基板へのＣＭＯＳ及びトレンチダイオードの作製方法。
【請求項３】
基板に形成されたＰ−ｗｅｌｌ及びＮ−ｗｅｌｌの拡散のための熱処理と、前記トレンチ内壁に前記トレンチ内壁のスキャロップを低減するために使用されるＳｉＯ２膜を形成するための熱処理とを、同時に行うようにした、請求項１に記載の同一基板へのＣＭＯＳ及びトレンチダイオードの作製方法。
【請求項４】
Ｐ−ｗｅｌｌ及びＮ−ｗｅｌｌ形成のためにドーパントのイオン注入が行なわれた基板表面にＣＭＯＳ回路の絶縁分離用ＳｉＯ２膜を形成するための熱処理と、前記基板に形成されたＰ−ｗｅｌｌ及びＮ−ｗｅｌｌの拡散のための熱処理と、前記トレンチ内壁に前記トレンチ内壁のスキャロップを低減するために使用されるＳｉＯ２膜を形成するための熱処理とを、同時に行うようにした、請求項１に記載の同一基板へのＣＭＯＳ及びトレンチダイオードの作製方法。
【請求項５】
基板に形成されたＰ−ｗｅｌｌ及びＮ−ｗｅｌｌの拡散のための熱処理と、前記トレンチの内壁部にドーパント拡散を生じさせるための熱処理とを、同時に行うようにした、請求項１に記載の同一基板へのＣＭＯＳ及びトレンチダイオードの作製方法。
【請求項６】
基板にトレンチを形成する前の、且つ、基板にＰ−ｗｅｌｌ及びＮ−ｗｅｌｌを形成するためにドーパントのイオン注入を行なった後の工程の中で、前記イオン注入した基板表面上へのＣＶＤによるＳｉＯ２膜及びその上のシリコン窒化膜の形成に続けて、前記シリコン窒化膜上に、後に行われる熱処理であって基板の表面及びトレンチ内壁に形成されたＰＳＧ膜からトレンチの内壁部にＰ（リン）を拡散してｐｎ接合を形成するための熱処理の際に前記ＰＳＧ膜からのＰ（リン）がＣＭＯＳ形成領域に拡散することを防止するためのＳｉＯ２膜を、同じＣＶＤにより予め形成するようにした、請求項１に記載の同一基板へのＣＭＯＳ及びトレンチダイオードの作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同一シリコン基板上にＣＭＯＳデバイス（水平方向デバイス）及びトレンチダイオード（垂直方向デバイス）を形成するための方法に関する。
【背景技術】
【０００２】
従来より、ＣＣＤやＣＭＯＳイメージャーなどに代表される半導体撮像素子は、ビデオカメラやデジタルカメラなどに用いられており、撮像画像の光信号を電気信号に変換するための廉価で消費電力の少ないイメージセンサーとして広く普及している。それらの多くは、人の目と同様の画像検知特性の実現を目指しており、可視光のセンシングを効率良く高感度にするために主にシリコン半導体で作られている。一方、シリコン系太陽電池は光エネルギーを電気エネルギーへ高効率で変換することができるためグリーンエネルギー源として期待され、各所への設置が進んでいる。光信号（エネルギー）を高効率で電気信号（エネルギー）に変換できる内部光電効果は、半導体のバンドギャップにより変換可能な光の波長が決まるが、シリコン半導体の場合、可視光から近赤外線の波長範囲（４００ｎｍ〜１１００ｎｍ）を検知（変換）することができる。
【０００３】
ところで、近赤外線は、可視光より波長が長いためシリコン半導体内での吸収係数が小さく、その基板への侵入長は数十μｍ〜数百μｍに及ぶため、従来のフォトダイオードにおいては、近赤外線の受光感度やエネルギー変換効率が十分に得られないという問題が生じていた。すなわち、内部光電効果で発生する電荷を効率良く収集できるのは、ＰＮ接合部の空乏層領域であるが、一般的な半導体素子ではＰＮ接合部は基板表面から数μｍ程度かそれより浅い所にあり、入射される近赤外線の殆どはそれより深い領域で電子を励起するため、それらの多くは空乏層領域に移動する前に再結合して消滅してしまう。そのため、従来のダイオードでは、近赤外線が半導体基板の内部で吸収されて発生する電荷を効率的に収集することができなかった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−２１９０８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
そこで、受光した近赤外光の受光感度及びエネルギー変換効率を高めることができるダイオードとして、半導体基板表面の受光面の一部を開口部とし前記受光面に対して略垂直方向に（すなわち光の入射方向に対して略平行に）前記基板内に延びる高アスペクト比のトレンチ（穴又は溝）を有し、このトレンチの内壁の内側（周囲）に前記内壁に沿ってｐｎ接合が形成されてなるトレンチダイオード、例えば、深さ約１００μｍのトレンチ内壁の周囲にＰＮ接合が形成されており波長１１００ｎｍ以下の近赤外光に対して高効率な受光検知を実現するトレンチダイオードが、最近注目されている。そして、このようなトレンチダイオードで受光され変換された電気信号を増幅・制御するためには、ＣＭＯＳ回路、ＣＭＯＳデバイスが必要である。さらに、このようなトレンチダイオードで受光し変換された信号の増幅及び信号処理を高速で行うためには、ＣＭＯＳ回路とトレンチダイオードを同一基板上に作製することが有用である。
【０００６】
そこで、本発明は、同一基板にＣＭＯＳ回路とトレンチダイオードを高品質に且つ高効率に作製することができる、同一基板へのＣＭＯＳ及びトレンチダイオードの作製方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
このような課題を解決するための本発明は、ＣＭＯＳ作製のための８００℃以上で且つ３０分以上の熱処理工程の少なくとも一部と、トレンチダイオード作製のための８００℃以上で且つ３０分以上の熱処理工程の少なくとも一部とを同時に行う同一基板へのＣＭＯＳ及びトレンチダイオードの作製方法であって、トレンチの内壁部にドーパント拡散を生じさせる際に基板のＣＭＯＳ形成領域にまで前記ドーパント拡散が生じることを防止する拡散防止膜を、基板にトレンチを形成する前に、Ｐ−ｗｅｌｌ及びＮ−ｗｅｌｌを形成するためにドーパントのイオン注入を行った後のＣＶＤによる基板上へのシリコン窒化膜の形成に続けて、ＣＶＤにより予め形成する、ことを特徴とするものである。
【０００８】
そして、本発明による同一基板へのＣＭＯＳ及びトレンチダイオードの作製方法においては、Ｐ−ｗｅｌｌ及びＮ−ｗｅｌｌ形成のためにドーパントのイオン注入が行なわれた基板表面にＣＭＯＳ回路の絶縁分離用ＳｉＯ２膜を形成するための熱処理と、前記トレンチ内壁に前記トレンチ内壁のスキャロップを低減するために使用されるＳｉＯ２膜を形成するための熱処理とを、略同時に行うようにしたことが望ましい。
【０００９】
また、本発明による同一基板へのＣＭＯＳ及びトレンチダイオードの作製方法においては、基板に形成されたＰ−ｗｅｌｌ及びＮ−ｗｅｌｌの拡散のための熱処理と、前記トレンチ内壁に前記トレンチ内壁のスキャロップを低減するために使用されるＳｉＯ２膜を形成するための熱処理とを、略同時に行うようにしたことが望ましい。
【００１０】
また、本発明による同一基板へのＣＭＯＳ及びトレンチダイオードの作製方法においては、Ｐ−ｗｅｌｌ及びＮ−ｗｅｌｌ形成のためにドーパントのイオン注入が行なわれた前記基板表面にＣＭＯＳ回路の絶縁分離用ＳｉＯ２膜を形成するための熱処理と、前記基板に形成されたＰ−ｗｅｌｌ及びＮ−ｗｅｌｌの拡散のための熱処理と、前記トレンチ内壁に前記トレンチ内壁のスキャロップを低減するために使用されるＳｉＯ２膜を形成するための熱処理とを、略同時に行うようにしたことが望ましい。
【００１１】
また、本発明による同一基板へのＣＭＯＳ及びトレンチダイオードの作製方法においては、基板に形成されたＰ−ｗｅｌｌ及びＮ−ｗｅｌｌの拡散のための熱処理と、前記トレンチの内壁部にドーパント拡散を生じさせるための熱処理とを、略同時に行うようにしたことが望ましい。
【００１２】
さらに、本発明による同一基板へのＣＭＯＳ及びトレンチダイオードの作製方法においては、基板にトレンチを形成する前の、且つ、基板にＰ−ｗｅｌｌ及びＮ−ｗｅｌｌを形成するためにドーパントのイオン注入を行なった後の工程の中で、前記イオン注入した基板表面上へのＣＶＤによるＳｉＯ２膜及びその上のシリコン窒化膜の形成に続けて、前記シリコン窒化膜上に、後に行われる熱処理であって基板の表面及びトレンチ内壁に形成されたＰＳＧ膜からトレンチの内壁部にＰ（リン）を拡散してｐｎ接合を形成するための熱処理の際に前記ＰＳＧ膜からのＰ（リン）がＣＭＯＳ形成領域に拡散することを防止するためのＳｉＯ２膜を、同じＣＶＤにより予め形成するようにしたことが望ましい。
【発明の効果】
【００１３】
本発明によれば、ＣＭＯＳ作製とトレンチダイオード作製とのそれぞれにおける約８００℃以上で且つ約３０分以上の熱処理工程の少なくとも一部を互いに略同時に行うようにしたので、ＣＭＯＳとトレンチダイオードを同一基板に作製する場合において、ＣＭＯＳ作製のための熱処理とトレンチダイオード作製のための熱処理とのいずれか一方の熱処理が他方の拡散層のサイズや濃度分布に不測の影響を与えてしまうことを避けることができると共に、全体の工程数の増加を抑えて前記２つのデバイスの同一基板への作製を効率的に行うことが可能になる。
【００１４】
すなわち、本発明において、Ｐ−ｗｅｌｌ及びＮ−ｗｅｌｌ形成のためのイオン注入が行なわれた基板表面にＣＭＯＳ回路の絶縁分離用ＳｉＯ２膜（なお、このＳｉＯ２膜は、後の工程でトレンチ内壁部にドーパント拡散を生じさせる際にそのドーパント拡散が基板のＣＭＯＳ形成領域にも生じてしまうことを防止するための拡散防止用膜としても機能し得る）を形成するための熱処理と、前記トレンチ内壁に前記トレンチ内壁のスキャロップを低減するために使用されるＳｉＯ２膜を形成するための熱処理とを、略同時に行うようにしたときは、ＣＭＯＳとトレンチダイオードを同一基板に作製する場合において、前記ＣＭＯＳ作製のための熱処理と前記トレンチダイオード作製のための熱処理とのいずれか一方の熱処理が他方の拡散層のサイズや濃度分布に不測の影響を与えてしまうことを避けることができると共に、全体の工程数の増加を抑えて前記２つのデバイスの同一基板への作製を効率的に行うことが可能になる。
【００１５】
また、本発明において、基板に形成されたＰ−ｗｅｌｌ及びＮ−ｗｅｌｌの拡散（途中）のための熱処理と、前記トレンチ内壁に前記トレンチ内壁のスキャロップを低減するために使用されるＳｉＯ２膜を形成するための熱処理とを互いに略同時に行うようにしたときは、ＣＭＯＳとトレンチダイオードを同一基板に作製する場合において、前記ＣＭＯＳ作製のための熱処理と前記トレンチダイオード作製のための熱処理とのいずれか一方の熱処理が他方の拡散層のサイズや濃度分布に不測の影響を与えてしまうことを避けることができると共に、全体の工程数の増加を抑えて前記２つのデバイスの同一基板への作製を効率的に行うことが可能になる。
【００１６】
また、本発明において、Ｐ−ｗｅｌｌ及びＮ−ｗｅｌｌ形成のためのイオン注入が行なわれた前記基板表面にＣＭＯＳ回路の絶縁分離用ＳｉＯ２膜（なお、このＳｉＯ２膜は、後の工程でトレンチ内壁部にドーパント拡散を生じさせる際にそのドーパント拡散がＣＭＯＳ形成領域にも生じてしまうことを防止するための拡散防止用膜としても機能し得る）を形成するための熱処理と、前記基板に形成されたＰ−ｗｅｌｌ及びＮ−ｗｅｌｌの拡散（途中）のための熱処理と、前記トレンチ内壁に前記トレンチ内壁のスキャロップを低減するために使用されるＳｉＯ２膜を形成するための熱処理とを、略同時に行うようにしたときは、ＣＭＯＳとトレンチダイオードを同一基板に作製する場合において、前記ＣＭＯＳ作製のための熱処理と前記トレンチダイオード作製のための熱処理とのいずれか一方の熱処理が他方の拡散層のサイズや濃度分布に不測の影響を与えてしまうことを避けることができると共に、全体の工程数の増加を抑えて前記２つのデバイスの同一基板への作製を効率的に行うことが可能になる。
【００１７】
また、本発明において、基板に形成されたＰ−ｗｅｌｌ及びＮ−ｗｅｌｌの拡散（完成）のための熱処理と、前記トレンチの内壁部にドーパント拡散を生じさせるための熱処理とを互いに略同時に行うようにしたときは、ＣＭＯＳとトレンチダイオードを同一基板に作製する場合において、前記ＣＭＯＳ作製のための熱処理と前記トレンチダイオード作製のための熱処理とのいずれか一方の熱処理が他方の拡散層のサイズや濃度分布に不測の影響を与えてしまうことを避けることができると共に、全体の工程数の増加を抑えて前記２つのデバイスの同一基板上への作製を効率的に行うことが可能になる。
【００１８】
さらに、本発明において、トレンチの内壁部にドーパント拡散を生じさせる際に基板のＣＭＯＳ形成領域にまで前記ドーパント拡散が生じることを防止する拡散防止膜を、基板にトレンチを形成する前に、Ｐ−ｗｅｌｌ及びＮ−ｗｅｌｌを形成するためにドーパントのイオン注入を行った後のＣＶＤによる基板上へのシリコン窒化膜の形成に続けて、ＣＶＤにより予め形成するようにしたときは、前記とは別個の工程で前記拡散防止膜を形成する場合に比べて、全体の工程数の増加を抑えることができ、ＣＭＯＳとトレンチダイオードとの同一基板への作製を効率的に行うことが可能になる。
【００１９】
すなわち、本発明において、基板にトレンチを形成する前の工程であって、基板にＰ−ｗｅｌｌ及びＮ−ｗｅｌｌを形成するためのイオン注入を行なった後の工程において、前記イオン注入した基板表面上へＣＶＤによりＳｉＯ２膜及びその上のシリコン窒化膜を形成し、それに続けて、前記シリコン窒化膜上に、後に行われる熱処理であって基板の表面及びトレンチ内壁に形成されたＰＳＧ膜からトレンチの内壁部にＰ（リン）を拡散してｐｎ接合を形成するための熱処理の際に前記ＰＳＧ膜からのＰ（リン）がＣＭＯＳ形成領域に拡散することを防止するためのＳｉＯ２膜を、前記と同じＣＶＤにより形成するようにしたときは、前記とは別個の工程で前記拡散防止膜としてのＳｉＯ２膜を形成する場合に比べて、全体の工程数の増加を抑えることができ、ＣＭＯＳとトレンチダイオードとの同一基板への作製を効率的に行うことが可能になる。
【００２０】
またさらに、本発明は、シリコン集積回路作製のために広く利用されているプレーナー技術と親和性の高い作製方法であるため、本発明によれば、比較的容易に信号処理回路（平面デバイス）と受光部（３次元構造）を同一基板上に作製することが可能となり、高速性が要求される車載用近赤外線センサーや高感度の暗所監視センサー等を比較的安価に提供することができるようになる。
【図面の簡単な説明】
【００２１】
【図１】本発明の一実施形態によるＣＭＯＳ回路及びトレンチダイオードを同一シリコン基板上に作製するための方法を説明するための模式図である。
【図２】図１における工程（５）の詳細を説明するための模式図である。
【図３】図１における工程（９）の詳細を説明するための模式図である。
【発明を実施するための形態】
【００２２】
以下に本発明の一実施形態について説明する。ＣＭＯＳに代表される平面電子デバイスとトレンチダイオードのようなシリコン基板を縦方向に利用する３次元構造とを融合する融合デバイス作製技術としては、３次元ＬＳＩ作製のための貫通電極技術が知られている。この貫通電極技術は、シリコン基板へのトレンチの作製、トレンチ周囲への絶縁膜堆積、及びトレンチ内部への金属の埋め込みの作製手順によって実現される。そして、前記トレンチ形成から金属埋め込みまでの前記貫通電極の作製をＣＭＯＳ作製のどの段階で行うかは、熱による金属のシリコン中への拡散を防ぐこと、ＣＭＯＳのパターニング（リソグラフィー）が可能であることなどの条件の下で決められる。そのため、貫通電極技術においては、貫通電極の作製プロセスがＣＭＯＳ構造に存在するＮ−ｗｅｌｌ及びＰ−ｗｅｌｌなどの拡散層の拡がりや濃度分布へ不測の影響を与える可能性を考慮する必要は基本的にない。
【００２３】
これに対して、ＣＭＯＳとトレンチダイオードを同一基板に融合させる場合は、ＣＭＯＳとトレンチダイオードのそれぞれにドーパント拡散層（ＣＭＯＳ側のＮ−ｗｅｌｌ及びＰ−ｗｅｌｌやトレンチ内壁側のｐｎ接合）が存在するため、いずれか一方のデバイスを作製する際の熱処理が他方のデバイスにおける拡散層の拡がりや濃度分布に不測の影響を与えてしまい、他方の拡散層のサイズや電気特性が設計通りに得られなくなるなどの問題が生じる恐れがある。
【００２４】
そこで、本発明者は、上記の問題を解決するため、同一の半導体基板へのＣＭＯＳ作製及びトレンチダイオード作製において、それぞれのドーパント拡散の原因となる約８００℃以上で且つ約３０分以上の熱処理工程、特に約９００℃以上で且つ約１時間以上の熱処理工程を、互いに略同時に行う方法を創出した。
【００２５】
ＣＭＯＳ作製において上記のような約８００℃以上で且つ約３０分以上の熱処理工程、特に約９００℃以上で且つ約１時間以上の熱処理が必要な工程は、絶縁分離酸化膜（ＳｉＯ２膜）形成のための熱酸化工程、及びＰ−ｗｅｌｌ及びＮ−ｗｅｌｌ形成のための拡散工程である。他方、トレンチダイオード作製において上記のような約８００℃以上で且つ約３０分以上の熱処理、特に約９００℃以上で且つ約１時間以上の熱処理が必要な工程は、例えばボッシュプロセスにより基板の略垂直方向に高アスペクト比トレンチを形成したときにトレンチ内壁に生じてしまうスキャロップ（凹凸）を低減させる（トレンチ内壁に対して熱酸化膜の形成と除去を繰り返すことによりトレンチ内壁の表面側を削ってスキャロップを低減させる）ためにトレンチ内壁にＳｉＯ２膜を形成する熱酸化工程、及びトレンチ内壁の内側（周囲）にＰＮ接合を形成するためのドーパント拡散工程（例えばトレンチ内壁に形成されたＰＳＧ膜からのＰ（リン）拡散によりＮ＋拡散層を形成する工程）である。
【００２６】
また、同一基板に効率的にＣＭＯＳ及びトレンチダイオードを作製するためには、トレンチ内壁の内側（周囲）に拡散層を形成する際にＣＭＯＳ形成領域にも同じ拡散層が形成されてしまうことを防止することを、全体の工程数を格別に増加させることなく実現する必要がある。そこで、本発明者は、トレンチ内壁の内側（周囲）に拡散層を形成する際にＣＭＯＳ形成領域にも同じ拡散層が形成されることを防止する拡散防止層を、基板にトレンチを形成する前の工程であって、Ｐ−ｗｅｌｌ及びＮ−ｗｅｌｌを形成するためのイオン注入を行った後の基板上にＳｉＯ２膜等を形成する工程の中で、予め形成する方法を創出した。
【００２７】
以上のように、本発明者は、上記問題を解決するため、ＣＭＯＳ作製のための約８００℃以上で且つ約３０分以上の熱処理工程、例えばＣＭＯＳ回路の絶縁分離酸化膜の形成工程及び／又はＰ−ｗｅｅｌ及びＮ−ｗｅｌｌの拡散工程と、トレンチダイオード作製のための約８００℃以上で且つ約３０分以上の熱処理工程、例えば前記トレンチのスキャロップ（凹凸）低減のためのＳｉＯ２膜形成工程及び／又は前記トレンチ内壁へのＰ（リン）拡散工程とを、略同時に行うことを内容とする同一基板へのＣＭＯＳ及びトレンチダイオードの作製方法を創出した。また、本発明者は、トレンチ内壁の内側（周囲）に拡散層を形成する際にＣＭＯＳ形成領域にも同じ拡散層が形成されることを防止する拡散防止層を、基板にトレンチを形成する前に、Ｐ−ｗｅｌｌ及びＮ−ｗｅｌｌを形成するためにドーパントのイオン注入を行った後のＣＶＤによる基板上へのシリコン窒化膜（ＳｉＮ膜）の形成に続けて、ＣＶＤにより予め形成することを内容とする同一基板へのＣＭＯＳ及びトレンチダイオードの作製方法を創出した。
【００２８】
本発明は、上記のようにＣＭＯＳ回路のｗｅｌｌ構造およびトレンチダイオードのＰＮ接合構造を同一のシリコン基板上に高品質に且つ高効率に作製するための工程を確立するものであるが、特に次の３つの技術を確立するものである。
１．ＣＭＯＳ回路のｗｅｌｌ構造に注入されたドーパントの拡散のための熱処理と、基板表面へのＣＭＯＳ回路の絶縁分離酸化膜の形成のための熱処理と、トレンチ内壁のスキャロップ低減のための熱酸化膜形成のための熱処理と、トレンチ内壁の内側（周囲）にＰＮ接合（ドーパント拡散）を形成するための熱処理とのそれぞれのタイミングを互いに考慮した作製方法の確立
２．ＣＭＯＳ回路作製におけるＣＭＯＳ回路の絶縁分離用ＳｉＯ２膜の形成と、トレンチダイオード作製におけるスキャロップ低減のためのトレンチ内壁へのＳｉＯ２膜の形成とを略同時に行う作製方法の確立
３．トレンチ内壁周囲へのドーパント拡散時における、トレンチ内壁以外の領域、例えばＣＭＯＳ回路領域へのドーパント拡散を防止する方法の確立
【００２９】
ＣＭＯＳ回路およびトレンチダイオードを同一シリコン基板上へ高品質に且つ高効率に作製するためには、所望のサイズおよび濃度の拡散領域を形成するための熱処理工程の最適化、およびトレンチダイオードを作製する際のドーパント拡散をトレンチ内壁周囲だけに止めてそれ以外（特にＣＭＯＳ形成領域）への拡散を防止することが必須となる。また、同一工程に複数の役割を持たせることにより、工程を削減する又は工程の増加を抑えることを含めたプロセスインテグレーションも必要となる。
【００３０】
図１はこのような観点から本発明者が創出した本発明の一実施形態に係るＣＭＯＳ回路及びトレンチダイオードを同一シリコン基板に作製するための方法を説明するための模式図である。以下、図１の各工程を順次説明する。
【００３１】
図１の（１）工程では、これ以降の作製工程における熱処理（拡散など）の温度および時間などを考慮しつつ、Ｐ型Ｓｉ基板１へのＮ−ｗｅｌｌ形成のためのＰ（リン）イオンの注入、及びＰ−ｗｅｌｌ形成のためのＢ（ボロン）イオンもしくはＢＦ２イオンの注入を行う。
【００３２】
図１の（２）工程では、基板１の表面に、ＰＥ−ＣＶＤ法により約２０ｎｍ厚のＳｉＯ２膜２、約２００ｎｍ厚のＳｉＮ膜３、及び約２００ｎｍ厚のＳｉＯ２膜４を順次堆積させる。最下層の２０ｎｍ厚のＳｉＯ２膜２は、直上のＳｉＮ膜３の密着を保つためのバッファ層として機能する。また、中間の（前記ＳｉＯ２膜２上の）ＳｉＮ膜３は、後述の（５）工程においてＣＭＯＳ回路の絶縁分離用ＳｉＯ２膜５を形成する時の前記Ｐ−ｗｅｌｌ，Ｎ−ｗｅｌｌ領域へのＳｉＯ２形成防止膜として機能するものである。なお、この後述の（５）工程における絶縁分離用ＳｉＯ２膜５を形成する際におけるＳｉＯ２形成防止膜として、この（２）工程で示すようなＳｉＮ膜３を形成する方法は、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法として確立された技術である。
【００３３】
また、図１の（２）工程において、最上部の（前記ＳｉＮ膜３上の）ＳｉＯ２膜４は、後述の（９）工程でのトレンチ６内壁へのＰ（リン）拡散の際においてＣＭＯＳ回路領域へのＰ（リン）原子の拡散を防止する拡散防止膜として機能させるために、この（２）工程の段階で予め形成しておくものである。すなわち、同一基板にＣＭＯＳ回路とトレンチダイオードを形成する場合には、トレンチ６内壁周囲へのＰ（リン）拡散を行う前に、トレンチ６内壁周囲へのＰ（リン）拡散の際においてＣＭＯＳ回路領域へもＰ（リン）原子が拡散してしまうことを防止するための拡散防止膜を予め形成しておく必要がある。そのため、本実施形態では、この拡散防止膜としてのＳｉＯ２膜４の形成を、この（２）工程において、前記ＳｉＯ２膜２及びＳｉＮ膜３の形成に続けて、前記各膜２，３を形成したのと同じＰＥ−ＣＶＤ法により、形成するようにした。これにより、本実施形態においては、前記拡散防止膜としてのＳｉＯ２膜４の形成をこの（２）工程とは別個の工程の中で行なう場合に比べて、全体の工程数の増加を抑えることができ、同一基板へのＣＭＯＳ回路及びトレンチダイオードの作製を効率的に行うことが可能になる。
【００３４】
図１の（３）工程では、ＩＣＰ−ＲＩＥにより、前記（２）工程で形成した前記ＳｉＯ２膜２（２０ｎｍ厚）／ＳｉＮ膜３（２００ｎｍ厚）／ＳｉＯ２膜４（２００ｎｍ厚）の積層構造を、ＣＭＯＳのトランジスタ部に当たる領域にのみ残し、その後、フォトレジスト７によりトレンチダイオード用のトレンチの開口部となる穴をパターニングする。その後、Ｄ−ＲＩＥ（ボッシュプロセス）により直径約５μｍで深さ約１００μｍのトレンチ６を形成する。このとき、ボッシュプロセスにより、トレンチ６内壁表面には図示のように高さ約１００ｎｍのスキャロップ（凹凸）が形成されてしまう。
【００３５】
図１の（４）工程では、前記フォトレジスト７を超音波を印加した状態でアセトン溶液で除去し、その後、シリコン清浄表面を出すためにＲＣＡ洗浄を行う。
【００３６】
図１の（５）工程では、基板１表面及びトレンチ６内壁に、１０５０℃、２ｈの熱酸化処理を行う。これにより、シリコン表面では、前記（２）工程で形成したＳｉＯ２膜２（２０ｎｍ厚）／ＳｉＮ膜３（２００ｎｍ厚）／ＳｉＯ２膜４（２００ｎｍ厚）の積層構造が無い部分に、選択的に約８００ｎｍ厚のＳｉＯ２膜５が形成され、これと同時に、トレンチ６内壁にも同程度の厚さのＳｉＯ２膜５が形成される。
【００３７】
この（５）工程で形成されるシリコン表面のＳｉＯ２膜５は、次の２つの機能を有している。一つは、ＣＭＯＳ回路の絶縁分離用としての機能である。もう一つは、後述の（９）工程におけるトレンチ６内壁周囲へのｐｎ接合形成のためのＰ（リン）拡散の際に、ＣＭＯＳ回路領域へのＰ（リン）拡散を防止するための拡散防止膜としての機能である（なお、この機能は、前記（２）工程で予め形成しておいた前記ＳｉＯ２膜４も有している）。
【００３８】
一方、この（５）工程で形成されるＳｉＯ２膜５であってトレンチ６内壁に形成されるＳｉＯ２膜５は、前記（３）工程でトレンチ６が形成された際にその内壁に生じたスキャロップを低減するために形成されるものである。すなわち、前記トレンチ６内壁のスキャロップは、前記トレンチ６内壁への前記ＳｉＯ２膜５の形成とその除去を繰り返すことにより、低減される。
【００３９】
さらに、この（５）工程では、ＣＭＯＳ回路のｗｅｌｌ構造となるべき領域８（Ｐ−ｗｅｌｌ），９（Ｎ−ｗｅｌｌ）のドーパントが拡散し、前記ｗｅｌｌ構造の各領域８，９が前記（１）工程でイオン注入した各領域よりも拡がる。ただし、これらの各ｗｅｌｌの最終的な不純物濃度と領域の拡散は、これ以降にも未だ熱処理工程が存在する（後述する図１の（９）工程など）ため、この（５）工程では拡散を完成させないで拡散途中のままとする。
【００４０】
以上のように、この（５）工程においては、ＣＭＯＳ回路領域における絶縁分離などの機能を有するＳｉＯ２膜５形成のための熱処理、ＣＭＯＳ回路のｗｅｌｌ構造となるべき各領域８，９の拡散（Ｗｅｌｌ拡散）のための熱処理、及び、トレンチ６内壁に生じたスキャロップの低減のためのＳｉＯ２膜５形成のための熱処理が一つの工程内で同時に行われるようにしたので、これらがそれぞれ別個の工程で行なわれる場合に比べて、ＣＭＯＳ作製のための熱処理とトレンチダイオード作製のための熱処理とのいずれか一方の熱処理が他方の拡散層などに不測の影響を与えてしまうことを避けることができると共に、前記２つのデバイスの同一基板への作製を効率的に行うことができるという効果が得られる（図２参照）。
【００４１】
図１の（６）工程では、通常のフォトリソグラフィーによりフォトレジスト７をパターニングすることでトレンチ６の開口部の周囲のみを開口する。
【００４２】
図１の（７）工程では、ＢＨＦ溶液を用いてトレンチ６内壁に形成されたＳｉＯ２膜５を除去する（これによりトレンチ６内壁のスキャロップが低減される）。このときの除去時間は１０〜４０ｍｉｎである。
【００４３】
図１の（８）工程では、Ｐ（リン）が１％程度含有されたＳｉＯ２膜（ＰＳＧ膜（リン珪酸ガラス膜））１０をカソードカップリングプラズマＣＶＤ法により、基板１表面及びトレンチ６内壁に堆積する。このときの堆積膜厚は１００ｎｍ程度である。
【００４４】
図１の（９）工程では、トレンチ６内壁の内側（周囲）にＮ＋拡散層１１を形成してｐｎ接合を形成するため、窒素ガス中で１０５０℃、２ｈの熱処理を行う。この時、ＰＳＧ膜１０中のＰ（リン）原子は、ＰＳＧ膜１０とシリコンが直接接している部分においてのみ、シリコン中への拡散が可能となる。そのため、図１（９）工程に示すように、ＰＳＧ膜１０とシリコンが直接接しているトレンチ６内壁のみにＮ＋拡散層１１が形成される。すなわち、この（９）の工程においては、その前の前記（２）工程で形成されたＳｉＯ２膜４と前記（５）工程で形成されたＳｉＯ２膜５との２つの拡散防止膜により、前記ＰＳＧ膜からのＰ（リン）原子がＣＭＯＳ形成領域に拡散することが有効に防止される。
【００４５】
また、この（９）工程での熱処理により、ＣＭＯＳ回路領域におけるＮ−ｗｅｌｌ，Ｐ−ｗｅｌｌ（符号８，９参照）の所望の濃度および構造が形成されＷｅｌｌ拡散が完成する。
【００４６】
以上のように、この（９）工程では、トレンチ６の内壁周囲へのＰＳＧ膜１０からのＰ（リン）拡散によるＮ＋拡散層１１の形成（ｐｎ接合の形成）のための熱処理、及び、ＣＭＯＳ回路領域におけるＮ−ｗｅｌｌ，Ｐ−ｗｅｌｌ（符号８，９参照）の拡散を完成させるための熱処理を、同一の工程内で同時に行うようにしたので、これらをそれぞれ別個の工程で行なう場合に比べて、ＣＭＯＳ作製のための熱処理とトレンチダイオード作製のための熱処理とのいずれか一方の熱処理が他方の拡散層などに不測の影響を与えてしまうことを避けることができると共に、前記２つのデバイスの同一基板への作製を効率的に行うことができるという効果が得られる（図３参照）。
【００４７】
また、前述のように、本実施形態においては、前記ＰＳＧ膜１０からのＰ（リン）が前記ＣＭＯＳ回路領域へ拡散することを防止する機能を有する拡散防止膜として、前記ＳｉＯ２膜４を前記（２）工程において予め形成するようにしている（また前記（５）工程においても同様の機能を有するＳｉＯ２膜５を予め形成するようにしている）。よって、この（９）工程においては、トレンチ６内壁へのＰＳＧ膜１０からのＰ（リン）拡散によるＮ＋拡散層１１の形成のための熱処理を行なう際にＣＭＯＳ回路領域へ前記ＰＳＧ膜１０からのＰ（リン）原子の拡散が生じることが、前記（２）工程において形成されたＳｉＯ２膜４と前記（５）工程において形成されたＳｉＯ２膜５とにより、有効に防止される。このように、本実施形態においては、前記拡散防止膜としてのＳｉＯ２膜４の形成を、前記（２）工程の中で、前記ＳｉＯ２膜２及びＳｉＮ膜３の形成に続けて同じＰＥ−ＣＶＤ法により形成するようにしたので、前記拡散防止膜としてのＳｉＯ２膜４の形成を上記とは別個の工程の中で行なう場合に比べて、全体の工程数の増加を抑えて、同一基板へのＣＭＯＳ回路及びトレンチダイオードの作製を効率的に行うことが可能になる（図３参照）。
【００４８】
図１の（１０）工程では、この後の工程のために不要な前記ＳｉＯ２膜２（２０ｎｍ厚）／ＳｉＮ膜３（２００ｎｍ厚）／ＳｉＯ２膜４（２００ｎｍ厚）の積層構造（前記（２）工程参照）およびＰＳＧ膜１０を除去する。
【産業上の利用可能性】
【００４９】
トレンチダイオードは特にシリコン半導体素子で直接検知することができる波長１１００ｎｍ以下の近赤外光に対して高効率な受光を実現するものであり、ＣＭＯＳデバイスはトレンチダイオードで受光され変換された電気信号を増幅するための装置であるから、本発明は、高感度近赤外線撮像素子やシリコン太陽電池に利用でき、さらに、ＣＭＯＳに代表される平面電子デバイスと３次元デバイスを同一基板に有するＭＥＭＳデバイス作製にも広く利用可能である。また、本発明は、シリコン集積回路作製のために広く利用されているプレーナー技術と親和性の高い作製方法であるため、本発明によれば、比較的容易に信号処理回路（平面デバイス）と受光部（３次元構造）を同一基板上に作製することが可能となり、高速性が要求される車載用近赤外線センサーや高感度の暗所監視センサー等を比較的安価に提供することができる。
【符号の説明】
【００５０】
１     Ｐ型Ｓｉ基板
２，４，５    ＳｉＯ２膜
３     ＳｉＮ膜
６     トレンチ
７     フォトレジスト
８     Ｐ−ｗｅｌｌ
９     Ｎ−ｗｅｌｌ
１０   ＰＳＧ膜
１１   Ｎ＋拡散層
【図１】
0005856868.tif 000002
【図２】
0005856868.tif 000003
【図３】
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