(57)【特許請求の範囲】
【請求項１】
第１の導電型、および前記第１の導電型とは異なる第２の導電型の層を有する少なくとも２層構造を有するバイポーラパンチスルー半導体デバイスを製造するための方法であって、前記半導体デバイスを作成するために、
（ａ）第１の面（１５）と第２の面（１７）とウエハの厚さと前記第２の面に配置された第１の導電型の高ドープ層（３４）とを有するウエハ（１）が提供され、前記高ドープ層（３４）は一定の高ドーピング濃度を有する、
（ｂ）前記第１の導電型の低ドープ層（２２）が前記第１の面（１５）にエピタキシャル成長によって作成され、
（ｃ）その後、拡散ステップが実行され、それにより、前記高ドープ層（３４）の部分と前記低ドープ層（２２）の部分とを備える、拡散された空間領域（３２）が作成され、前記部分は互いに隣接して配置され、前記空間領域（３２）は、前記低ドープ層の前記ドーピング濃度よりも高く、前記高ドープ層の前記ドーピング濃度よりも低いドーピング濃度を有し、前記空間領域（３２）は（１０〜３０）μｍの厚さ（３３）を有し、前記低ドープ層の残りの部分はドリフト層（２）を形成し、
（ｄ）その後、前記第２の導電型の少なくとも１つの層が前記第１の面（１５）に作成され、
（ｅ）その後、前記ウエハの厚さが前記高ドープ層（３４）内の前記第２の面（１７）で縮小され、その結果バッファ層（３）が作成され、前記バッファ層（３）は前記空間領域（３２）と、高ドープ領域（３６）を形成する前記高ドープ層の残りの部分とを備え、前記バッファ層（３）のドーピングプロファイルが、前記高ドープ領域（３６）の前記ドーピング濃度から前記ドリフト層（２）の前記ドーピング濃度に着実に減少する
ステップが実行され、前記バッファ層（３）は（２０〜４０）μｍの厚さ（３１）を有する、方法。
【請求項２】
前記ウエハ（１）が前記第１の導電型から完全に作成され、高ドーピング濃度で常にドープされることを特徴とする、請求項１に記載の方法。
【請求項３】
ステップ（ａ）における前記ウエハ（１）が、前記第２の面（１７）と、ステップ（ｅ）で完全に除去されるマウンティング層（１８）とを備えることを特徴とする、請求項１に記載の方法。
【請求項４】
−  前記高ドープ層（３４）が５＊１０14〜５＊１０16ｃｍ-3のドーピング濃度を有することを特徴とする、請求項１から３のいずれか一項に記載の方法。
【請求項５】
前記拡散ステップが、
−  少なくとも１２００℃の温度、および
−  少なくとも１８０分の期間中
のうちの少なくとも１つで実行されることを特徴とする、請求項１から４のいずれか一項に記載の方法。
【請求項６】
前記低ドープ層（２２）が３＊１０13ｃｍ-3〜２＊１０14ｃｍ-3のドーピング濃度で作成されることを特徴とする、請求項１から５のいずれか一項に記載の方法。
【請求項７】
前記デバイスが絶縁ゲートバイポーラトランジスタ（１０）であること、または前記デバイスがダイオード（１２）であることを特徴とする、請求項１から６のいずれか一項に記載の方法。
【請求項８】
第１の導電型、および前記第１の導電型とは異なる第２の導電型の層を有する４層構造を、第１の主要面（１４）と第２の主要面（１６）との間に有する絶縁ゲートバイポーラトランジスタの形のバイポーラパンチスルー半導体デバイスであって、
−  ３＊１０13ｃｍ-3〜２＊１０14ｃｍ-3のドーピング濃度で常に低ドープされた、前記第１の導電型のドリフト層（２）と、
−  前記第２の主要面（１６）に向かって前記ドリフト層（２）に配置され、前記ドリフト層（２）よりも高いドーピング濃度を有する前記第１の導電型のバッファ層（３）であって、前記バッファ層（３）が（２０〜４０）μｍの厚さ（３１）を有し、前記バッファ層（３）が、前記第２の主要面（１６）に向かって５＊１０14〜５＊１０16ｃｍ-3のドーピング濃度で常に高ドープされた高ドープ領域（３６）と、前記高ドープ領域（３６）と前記ドリフト層（２）との間に、拡散領域であり、前記高ドープ領域（３６）の前記ドーピング濃度から前記ドリフト層（２）の前記低ドーピング濃度に着実に減少するドーピング濃度を有する空間領域（３２）とを備え、前記空間領域（３２）領域が（１０〜３０）μｍの厚さ（３３）を有する、バッファ層（３）と、
−  前記第１の主要面（１４）にあるベース層（４）の形の前記第２の導電型の層と
を備える、半導体デバイス。
【請求項９】
前記空間領域の前記ドーピング濃度がガウス関数によって減少することを特徴とする、請求項８に記載の半導体デバイス。
【請求項１０】
前記ドリフト層（２）が３＊１０13〜２＊１０14ｃｍ-3のドーピング濃度を有することを特徴とする、請求項８または９のいずれか一項に記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワーエレクトロニクスの分野に関し、より詳細には、請求項１のプリアンブルによるバイポーラパンチスルー半導体デバイスを製造するための方法、および請求項６のプリアンブルによるバイポーラパンチスルー半導体デバイスに関する。
【背景技術】
【０００２】
ＥＰ１０１７０９３Ａ１では、エミッタ面１４とコレクタ面１６とを有するＩＧＢＴを製造するための方法が記載される。ウエハのコレクタ面１６には、ｎドープ層が拡散によって作成される。エミッタ面１４には、ｐベース層４、ｎソース領域５およびゲート電極６が次に作成される。その後、エミッタ電極８２が加えられる。ウエハの厚さがコレクタ面１６で縮小され、その結果ｎドープ層の尾部がバッファ層３として残る。最後に、ｐコレクタ層７５およびコレクタ電極９２が加えられる。そのような方法により、低くドープされたバッファ層３を有するＩＧＢＴが作成される。したがって、そのようなデバイスはソフトパンチスルーデバイスと呼ばれる。しかしながら、そこからバッファ層が作成されるｎ層は、図２の破線によって示された上昇ドーピングプロファイル内でカットされるべきなので、ウエハを正確にカットすることは困難である。ドーピング濃度が低過ぎる場合、間違った深さでのカットがＩＧＢＴのパンチスルー特性をもはや保証できないデバイスをもたらす可能性があるか、またはパンチスルー特性を保証するのに電気的に必要な厚さよりも厚くバッファ層が作成される可能性がある。しかしながら、バッファ層が厚くなると、バイポーラ利得における損失および変動が高くなる。さらに、デバイスが不均一な電流を有する。
【０００３】
そのようなデバイスは比較的薄いので、そのような従来技術の方法は約２０００Ｖまでの電圧をブロックして、デバイスに使用される。ウエハが低電圧ＩＧＢＴにおいて薄い場合、薄いウエハ上で直接作業することはかなり複雑なプロセスを必要とするので、そのようなデバイスが薄いウエハ上に直接製造された場合、エミッタＭＯＳセルと成端部（termination）とを含む前面層と、アノード領域とバッファ領域とを含む背面層とを形成することは困難である。しかしながら、上記に記載された方法を実装する場合でも、そのようなデバイスは、いくつかの限定的なプロセス選択を有する、静的性能および動的性能を改善するための最適化を必要とする。
【０００４】
薄いウエハ加工に基づいてファストリカバリーダイオードを設計するときに、同様の課題に遭遇する。加えて、ウエハの直径が大きいほど、薄いウエハ加工の場合より多くの困難に遭遇する。最後に、シリコン基板材料の品質および可用性も、たとえば、特に２００ｍｍを超える大きいウエハ直径用の深い拡散方法を利用する薄いウエハ技術についての問題である。
【０００５】
ＥＰ０７４９１６６Ａ１は、高くドープされたウエハと、各々は一定のドーピング濃度だが、連続して減少するドーピング濃度で順にエピタキシャル成長する層とを供給して、中間バッファ層を形成して作成されたダイオードを示す。したがって、バッファ層は、一定のドーピング濃度の第１の部分と、減少するドーピング濃度の別の部分とを備える。ドリフト層はまた、減少するドーピング濃度の複数の層で成長する。ｐドープアノード層は、拡散された層である。ＥＰ０７４９１６６Ａ１ではダイオードが製造されるので、ＩＧＢＴの設計にあるようにカソード（エミッタ）面に精巧な構造は必要ない。
【０００６】
ＥＰ０７４９１６６Ａ１に適用された方法は、複数のエピタキシャル層を成長させる必要があるため複雑で、時間がかかり、かつ高価であり、減少するドーピング濃度を有するエピタキシャル層を続いて成長させ、製造用の基盤として使用されるべき厚い高くドープされたウエハに起因する厚いバッファ層でデバイスを終端させるためになお一層複雑である。
【発明の概要】
【０００７】
低電圧デバイスに適用可能なバイポーラパンチスルー半導体デバイスを製造するための方法を提供することが本発明の目的であり、その方法により、製造方法自体、および結果としてデバイスの電気的特性の制御可能性の向上が実現される。
【０００８】
この目的は、請求項１によるバイポーラパンチスルー半導体デバイスを製造するための方法、および請求項８によるバイポーラパンチスルー半導体デバイスによって実現される。
【０００９】
本発明の方法を用いて半導体ウエハを有するバイポーラパンチスルー半導体デバイスが製造され、それは半導体のタイプに応じて、少なくとも第１の導電型の層と、第１の導電型とは異なる第２の導電型の層とを有する２層構造を備え、それらの層のうちの１つは第１の導電型のドリフト層である。
【００１０】
本発明の方法では、以下の製造ステップが実行される。
【００１１】
（ａ）第１の面と第２の面とを有するウエハの厚さがあるウエハが提供され、第１の面に一定の高ドーピング濃度を有する第１の導電型の高ドープ層が配置される。
【００１２】
（ｂ）第１の導電型の低ドープ層が第１の面にエピタキシャル成長によって作成される。
【００１３】
（ｃ）その後、拡散ステップが実行され、それにより、元の高ドープ層の部分と低ドープ層の部分とを備える、拡散された空間（界面）領域が作成される。これらの部分は互いに隣接して配置される。空間領域は、低ドープ層のドーピング濃度よりも高く、高ドープ層のドーピング濃度よりも低いドーピング濃度を有し、低ドープ層の残りの部分はドリフト層を形成する。
【００１４】
（ｄ）その後、第２の導電型の少なくとも１つの層が第１の面に作成される。
【００１５】
（ｅ）その後、ウエハの厚さが高ドープ層内の第２の面で縮小され、その結果バッファ層が作成され、バッファ層は空間領域と、高ドープ領域を形成する高ドープ層の残りの部分とを備える。バッファ層のドーピングプロファイルは、高ドープ領域の均一な（すなわち一定の）ドーピング濃度から、ドリフト層の均一な（すなわち一定の）ドーピング濃度に着実に減少する。
【００１６】
新しいバッファ設計は、従来技術のバッファ形成プロセスに関係する多くのプロセス問題を解消しながら、従来技術のソフトパンチスルー設計と同様の最終的な厚さを提供する。たとえば、菲薄化は高ドープ層のプロファイルされていない部分、すなわち一定のドーピング濃度の部分で行われるので、バッファ層を作成するためにその中で高ドープ層が薄くされる深さの最終的な厚さのより良い制御が実現される。それは、場合によっては様々な状態下でバイポーラ利得内の変動と不均一な電流フローとをもたらす研削または腐食が、上昇ドーピング濃度勾配内で実行されないことを意味する。
【００１７】
さらに、ドリフト層はエピタキシャルプロセスのために高品質であるが、バッファ層は、均質にドープされたウエハが原材料として使用された場合、低コストの影響でより厳しくない仕様を利用する可能性がある。
【００１８】
このプロセスと設計は、より大きなウエハ直径の加工に容易に適合することができる。従来技術の方法では、プロセス中のバッファ形成が非常に早い段階で薄いウエハの処理を必要とするので、より大きなウエハ用に深く拡散されたバッファ層を作成することは困難であり、したがってウエハ搬送プロセスの解決策が必要になる。本発明によれば、他のバッファ設計とプロセスに、ならびに大きいウエハ用にも制御可能なプロセスに比べて、このプロセスはバックエンド段階で薄いウエハの処理を必要とするにすぎないので、より良い処理が可能である。
【００１９】
本発明のデバイスは、デバイス性能の観点から、漏洩電流が低く、短絡回路能力が改善され、電源切動作がソフトな、より良い設計制御とプロセスを提供する。
【００２０】
本発明の主題のより好ましい実施形態が、従属クレームで開示される。
【００２１】
本発明の主題は、添付図面を参照しながら以下の文章でより詳細に説明される。
【図面の簡単な説明】
【００２２】
【図１】プレーナゲート電極を用いた従来技術のＩＧＢＴの横断面図。
【図２】図１による従来技術のＩＧＢＴのドーピングプロファイルを示す図。
【図３】プレーナゲート電極を用いた本発明のＩＧＢＴの横断面図。
【図４】図３による本発明のＩＧＢＴのドーピングプロファイルを示す図。
【図５】本発明の半導体デバイスを製造するための製造ステップを示す図。
【図６】本発明の半導体デバイスを製造するための製造ステップを示す図。
【図７】本発明の半導体デバイスを製造するための製造ステップを示す図。
【図８】本発明の半導体デバイスを製造するための製造ステップを示す図。
【図９】本発明の半導体デバイスを製造するための製造ステップを示す図。
【図１０】本発明のダイオードを製造するための製造ステップを示す図。
【図１１】本発明のダイオードの横断面図。
【図１２】本発明のトレンチＩＧＢＴの横断面図。
【発明を実施するための形態】
【００２３】
図で使用される参照符号およびそれらの意味は、参照符号のリストに集約される。全般的に、同様または同様の機能の部分は同じ参照符号が与えられる。記載された実施形態は例としての意味があり、本発明を限定しない。
【００２４】
図３、図１１および図１２に示された本発明によるバイポーラパンチスルー半導体デバイスは、第１の主要面１４と、第１の主要面１４と向かい合わせに配置された第２の主要面１６とを有する、半導体基板とも呼ばれる半導体ウエハ１を備える。第１の電気接点８は第１の主要面１４に配置され、第２の電気接点９は第２の主要面１６に配置される。デバイスは、少なくとも第１の導電型、および第１の導電型とは異なる第２の導電型の層を有する２層構造を有する。層のうちの１つは、第１の導電型、すなわちｎ型の低ドープドリフト層２である。
【００２５】
図３に示された本発明のデバイスは、第１の電気接点がエミッタ電極８２として形成され、第２の電気接点９がコレクタ電極９２として形成された、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）１０である。
【００２６】
専門家にはよく知られているように、ノンパンチスルーパワー半導体デバイスは、間に（バッファ層と呼ばれる）第１の導電型の高くドープされた層をもたずに、第１の導電型のドリフト層がコレクタ層に接触しているデバイスである。ノンパンチスルーデバイスに対してブロッキング状態にある電場は三角形であり、ドリフト層内で停止する。空間電荷領域はコレクタ層に達しない。
【００２７】
（ドリフト層よりも高いドーピング濃度を有する）そのようなバッファ層を備えるデバイスは、パンチスルーデバイスと呼ばれる。より高いブロッキング電圧で、ドリフト層とバッファ層との間の境界にある電場はゼロに達しなかった。バッファ層内の短い距離に沿って、電場は、次に高ドーピング濃度に起因してゼロに急に低下する。
【００２８】
ベース層４の形のｐ型層は、第１の主要面１４（エミッタ面）に配置される。少なくとも１つのｎ型ソース領域５は、エミッタ面１４に配置され、ベース層４によって囲まれる。少なくとも１つのソース領域５は、ドリフト層２よりも高いドーピングを有する。第１の電気絶縁層６２は、ドリフト層２、ベース層４およびソース領域５の上部のエミッタ面１４に配置される。第１の電気絶縁層６２は、少なくとも部分的にソース領域５と、ベース層４と、ドリフト層２とを覆う。導電性ゲート電極６は、通常二酸化ケイ素から作られた電気絶縁層６２により、少なくとも１つのベース層４、ソース領域５およびドリフト層２から電気絶縁されたエミッタ面１４に配置される。好ましくは、ゲート電極６は電気絶縁層６２に埋め込まれ、好ましくは、第１の絶縁層６２と同じ材料の別の第２の絶縁層６４によって覆われる。
【００２９】
ドリフト層２のドーピング濃度および厚さの選択は、ブロッキング能力要件に依存する。低ドープドリフト層２は、主要ＰＮ接合面（ＩＧＢＴの場合のエミッタ、ダイオードの場合のアノード）上のブロッキング電圧をサポートするための主要領域であり、高ドープバッファ層は第２の主要面（ＩＧＢＴの場合のコレクタ面、ダイオードの場合のカソード面）の近くにある。６００Ｖデバイス用のドリフト層の通常の厚さは３０〜７０μｍであり、１２００Ｖデバイスの場合８０〜１２０μｍ、１７００Ｖデバイスの場合１５０〜１９０μｍである。低電圧デバイス用のドーピング濃度は、通常高電圧デバイス用のドーピング濃度よりも高く、たとえば、６００Ｖデバイスの場合約１．５＊１０14ｃｍ-3であり、１７００Ｖデバイスの場合５＊１０13ｃｍ-3に落ちる。しかしながら、デバイス用の具体的な値は、その適用例に応じて変化する場合がある。
【００３０】
図３に示されたプレーナゲート電極９として形成されたゲート電極を有するＩＧＢＴの場合、第１の電気絶縁領域６２は、エミッタ面の上部に配置される。第１の電気絶縁層６２と第２の電気絶縁層６４との間にはゲート電極６が埋め込まれ、通常それは完全に埋め込まれる。ゲート電極６は、通常重度にドープされたポリシリコンまたはアルミニウムのような金属から作られる。
【００３１】
少なくとも１つのソース領域５、ゲート電極６および電気絶縁層６２、６４は、開口がベース層４の上に作成されるように形成される。開口は、少なくとも１つのソース領域５、ゲート電極６および電気絶縁層６２、６４によって囲まれる。
【００３２】
第１の電気接点８は第１の主要面１４に配置され、ベース層４およびソース領域５に直接電気接触するように開口を覆う。この第１の電気接点８は、通常電気絶縁層６２、６４も覆うが、分離され、したがって第２の電気絶縁層６４によりゲート電極６から電気絶縁される。
【００３３】
プレーナゲート電極６を有する本発明のＩＧＢＴの代替として、本発明のＩＧＢＴは図１２に示されたトレンチゲート電極６’として形成されたゲート電極を備えることができる。トレンチゲート電極６’は、ベース層４と同じ平面内でソース領域５に隣接して配置され、第１の絶縁層６２により互いに分離され、第１の絶縁層６２はまた、ゲート電極６をドリフト層２から分離する。第２の絶縁層６４は、トレンチゲート電極９’として形成されたゲート電極の上部に配置され、したがってトレンチゲート電極６’を第１の電気接点８から絶縁する（図１２）。
【００３４】
ドリフト層２よりも高いドーピング濃度を有するバッファ層３は、第２の主要面１６に向かってドリフト層２に配置される。バッファ層３は、第２の主要面１６に向かって常に高ドープされた高ドープ領域３６と、高ドープ領域３６とドリフト層２との間に拡散された領域である空間領域３２とを備え、このことはバッファ層３が、均一に高ドープされた領域のドーピング濃度からドリフト層の均一な低ドーピング濃度に着実に減少するドーピング濃度を有することを意味する。高ドープ領域３６は、低ドープドリフト層２よりも高いドーピング濃度を有する領域になる。
【００３５】
拡散された空間領域３２では、ドーピング濃度は通常ガウス関数によって減少する。しかしながら、拡散によりドーピング濃度の別の連続的に減少するプロファイルが実現された場合、これも本発明によってカバーされる。
【００３６】
コレクタ層７５は、バッファ層３とコレクタ電極９２との間の第２の主要面１６に配置される。
【００３７】
本発明のバイポーラパンチスルー半導体デバイスは、ｐドープコレクタ層７５と、第２の主要面１６に平行な面内のｎ＋ドープ追加層とを交替させることにより、ＩＧＢＴを逆通電している可能性もある。
【００３８】
図１１では、バイポーラダイオード１２の形の本発明のバイポーラパンチスルー半導体デバイスが示される。ダイオード１２は、第１の主要面１４と、第１の主要面１４に向かい合う第２の主要面１６とを有する、第１の導電型、すなわちｎ型のドリフト層２を備える。アノード層７の形のｐドープ層は、第１の主要面１４に配置される。通常金属層の形のアノード電極８４としての第１の電気接点８は、アノード層７の上部、すなわちドリフト層２に向かい合う層７のその面に配置される。
【００３９】
第２の主要面１６に向かって、本発明の（ｎ）ドープバッファ層３が配置される。このバッファ層３は、ドリフト層２よりも高いドーピング濃度を有する。通常金属層の形のカソード電極９４としての第２の電気接点９は、バッファ層３の上部、すなわちドリフト層２に向かい合うバッファ層３のその面に配置される。同じく、バッファ層３は、アノード電極９４に向かって配置された常時高ドープ層３６と、高ドープ領域３６とドリフト層２との間に配置された空間領域３２とを備える。空間領域３２は、本発明のＩＧＢＴ１０について上記に開示されたように設計される。
【００４０】
いかなる本発明のバイポーラパンチスルー半導体デバイスも、たとえば変換器に使用することができる。
【００４１】
本発明のバイポーラパンチスルー半導体デバイスを製造するために、以下のステップが実行される。
【００４２】
（ａ）第１の面１５と第２の面１７とを有するウエハの厚さがあるウエハが提供され、一定の高ドーピング濃度を有する高ドープｎ型層３４が第１の面１５に配置される（図５）。通常、高ドープ層３４は５＊１０14〜５＊１０16ｃｍ-3のドーピング濃度を有する。
【００４３】
（ｂ）低ドープｎ型層２２が、高ドープ層３４の上部の第１の面１５（図６）にエピタキシャル成長によって作成される。エピタキシャル成長により、一定のドーピング濃度を有する層が実現される。これは、その層が均一なドーピング濃度を示すことを意味する。例として、低ドープ層２２は３＊１０13ｃｍ-3〜２＊１０14ｃｍ-3のドーピング濃度で作成される。
【００４４】
（ｃ）その後、拡散ステップが実行され、それにより高ドープ層３４の部分と低ドープ層２２の部分とを備える拡散された空間領域３２が作成され、それらの部分は互いに隣接して配置される（図８）。空間領域３２は、低ドープ層のドーピング濃度よりも高く、高ドープ層のドーピング濃度よりも低いドーピング濃度を有し、低ドープ層の残りの部分はドリフト層２を形成する。図８では、高ドープ層３４と低ドープ層２２との間の元の境界３５が点線として示される。
【００４５】
（ｄ）その後、第２の導電型の少なくとも１つの層が、ドリフト層２の上部の第１の面１５に作成される（ダイオード用の製造方法を示す図９）。当然、ｐドープ層はまた、ｐドープ層の下のドリフト層２とともにｐドープ層が第１の主要面１５に配置されるように、ドリフト層２に拡散することができる。
【００４６】
（ｅ）その後、ウエハの厚さが高ドープ層３４内の第２の面１７で縮小され、その結果空間領域３２と、高ドープ領域３６を形成する高ドープ層の少なくとも残りの部分とを備えるバッファ層３が作成される（ダイオードの作成用の方法が例示的に示された図１０）。研削または腐食のような専門家によく知られたいかなる適切な方法も、厚さの縮小に使用することができる。厚さは、第２の面の上のウエハおよび第２の面に平行なウエハの平面全体にわたってウエハの一部を除去することによって縮小される。バッファ層のドーピングプロファイルは、高ドープ領域のドーピング濃度からドリフト層のドーピング濃度に着実に減少する。
【００４７】
ステップ（ａ）に提供されたウエハは、常に高ドープされた完全なｎ型ウエハであり得る。ウエハの厚さは、ステップ（ａ）における第１の面１５と第２の面１７との間のウエハの厚さになる。代替的に、ウエハ全体１は、（図７に示されたように）第２の面１７にステップ（ｅ）で完全に除去されるマウンティング層１８と、第１の面１５に高ドープ層３４とを備えることができる。マウンティング層１８は、通常ｎ型またはｐ型の低コスト材料であり得る。例として、それはｐ型高ドープ層である。マウンティング層１８は完全に除去されるので、マウンティング層に高ドープ層３４と低ドープ層２２とを作成することが可能でなければならないこと以外に、マウンティング層１８に対する高い要件は存在しない。高ドープ層３４（ならびに低ドープ層２２）は一定のドーピング濃度である必要があるので、高ドープ層３４は、通常エピタキシャル成長によって作成される。さらなる製造ステップは、均一なｎ型ウエハについて上記に開示されたステップと同じである。
【００４８】
拡散は、例示的に、少なくとも１２００℃の温度で、少なくとも１８０分の期間中実行される。ステップ（ｃ）では、拡散により、高ドープ層３４からの微粒子が低ドープ層２２に拡散し、その結果空間領域３２が作成され、空間領域３２は、そこから微粒子が拡散した高ドープ層３４からのそのような部分と、高ドープ層からそこに微粒子が拡散した低ドープ層２２のそのような部分とを備える。ドリフト層２は、未修正の低ドーピング濃度を有する低ドープ層２２のそのような部分であり、バッファ層３は、ｎ型でドリフト層２よりも高いドーピング濃度を有する、第２の面１７に向かうそのような領域を備える。それは、空間領域３２、および、菲薄化および拡散の後高いドーピング濃度で留まる高ドープ層３４のそのような部分である。この部分は高ドープ領域３６を形成する。
【００４９】
図４は、様々な製造ステップにおける均一なｎ型ウエハについて、ウエハ内のドーピング濃度を示す。破線は、注入（ステップ（ｂ））後の高ドープ層３４および低ドープ層２２のドーピング濃度を示す。実線は拡散（ステップ（ｃ））後のウエハを示し、点線は、ｐ型層が第１の主要面に作成された（ステップ（ｄ））後のウエハを示す。
【００５０】
ステップ（ｄ）では、ダイオード１２の場合、アノード層７が作成される。アノード電極８４として形成された第１の電気接点８はこのステップで作成することができ、通常第１の面１５および第２の面１７への金属の堆積であり得る。代替的に、アノード電極８４は、ステップ（ｅ）の菲薄化の後、カソード電極９４と一緒に作成することができる。
【００５１】
ステップ（ｄ）では、ＩＧＢＴ１０の場合、ｐベース層４およびソース領域５が第１のノード１５に作成される。その後、プレーナゲート電極６またはトレンチゲート電極６’は、その絶縁層６２および絶縁層６４と一緒に第１の面に作成される。エミッタ電極８２として形成された第１の電気接点８は、このステップ（ｄ）で第１の面１５に作ることができる。代替的に、エミッタ電極８２は、ステップ（ｅ）の菲薄化の後、コレクタ電極９２と一緒に作成することができる。ｐコレクタ層７５は、ステップ（ｅ）の菲薄化の後であるが、当然コレクタ電極９２の作成の前に第２の面１７に作成される。ＩＧＢＴを逆通電する場合、ｎ＋ドープ追加層と交替するドープコレクタ層は、専門家にはよく知られているマスキング技法を使用することによって、菲薄化（ステップ（ｅ））の後、第２の面１７に平行な平面に作成される。
【００５２】
バッファ層（３）の典型的な厚さは（２０〜４０）μｍである。バッファ層３は、第２の主要面１６に向かって、高ドープ層３６、すなわち一定のドーピング濃度を有するセクションを常に備える。高ドープ層３６とドリフト層２との間の空間領域３２は、いずれの場合も、高ドープ層３６の存在に起因してバッファ層３よりも薄い。通常、空間領域３２は（１０〜３０）μｍの厚さを有する。
【００５３】
バッファ層３が作成された後、他の層は、第２の面１７にあるウエハ１の中または上に、かつ菲薄化の後作成することができる。ＩＧＢＴを作成する場合、たとえば、ｐドープコレクタ層７５およびコレクタ電極９２はここで作成される。当然、菲薄化の後第１の面１５に層を作成することは、本発明から除外されない。
【００５４】
これらの例は、本発明の範囲を限定しない。上述された設計および構成は、ベース層およびウェル（ゾーン）に関する任意の種類の可能な設計および構成についての例にすぎない。
【００５５】
別の実施形態では、導電型が交換される、すなわち、第１の導電型のすべての層がｐ型（たとえば、ドリフト層２、ソース領域５）であり、第２の導電型のすべての層がｎ型（たとえば、ベース層４、コレクタ層７５）である。
【００５６】
「備えている」という用語は他の要素またはステップを除外せず、不定冠詞「ａ」または「ａｎ」は複数を除外しないことに留意されたい。また、様々な実施形態に関連して記載された要素は結合することができる。特許請求の範囲の中の参照符号は、特許請求の範囲を限定するものとは解釈されないことにも留意されたい。
【００５７】
本発明の精神および本質的な特性から逸脱することなく、本発明が他の特定の形態で具現化できることは、当業者によって諒解されよう。したがって、本開示の実施形態は、あらゆる点で例示的であり限定的ではないと考えられる。本発明の範囲は、上記の説明よりもむしろ添付の特許請求の範囲によって示され、それらの意味および範囲および等価性内のすべての変更はその中に包含されるものである。
以下に、本願出願時の特許請求の範囲に記載された発明を付記する。
［１］  第１の導電型、および前記第１の導電型とは異なる第２の導電型の層を有する少なくとも２層構造を有するバイポーラパンチスルー半導体デバイスを製造するための方法であって、前記半導体デバイスを作成するために、
（ａ）第１の面（１５）と第２の面（１７）とウエハの厚さとを有するウエハ（１）が提供され、一定の高ドーピング濃度を有する前記第１の導電型の高ドープ層（３４）が前記第１の面（１７）に配置され、
（ｂ）前記第１の導電型の低ドープ層（２２）が前記第１の面（１５）にエピタキシャル成長によって作成され、
（ｃ）その後、拡散ステップが実行され、それにより、前記高ドープ層（３４）の部分と前記低ドープ層（２２）の部分とを備える、拡散された空間領域（３２）が作成され、前記部分は互いに隣接して配置され、前記空間領域（３２）は、前記低ドープ層の前記ドーピング濃度よりも高く、前記高ドープ層の前記ドーピング濃度よりも低いドーピング濃度を有し、前記低ドープ層の残りの部分はドリフト層（２）を形成し、
（ｄ）その後、前記第２の導電型の少なくとも１つの層が前記第１の面（１５）に作成され、
（ｅ）その後、前記ウエハの厚さが前記高ドープ層（３４）内の前記第２の面（１７）で縮小され、その結果バッファ層（３）が作成され、前記バッファ層（３）は前記空間領域（３２）と、高ドープ領域（３６）を形成する前記高ドープ層の残りの部分とを備え、前記バッファ層（３）のドーピングプロファイルが、前記高ドープ領域（３６）の前記ドーピング濃度から前記ドリフト層（２）の前記ドーピング濃度に着実に減少する
ステップが実行される、方法。
［２］  前記ウエハ（１）が前記第１の導電型から完全に作成され、高ドーピング濃度で常にドープされることを特徴とする、前記［１］に記載の方法。
［３］  ステップ（ａ）における前記ウエハ（１）が、前記第２の面（１７）と、ステップ（ｅ）で完全に除去されるマウンティング層（１８）とを備えることを特徴とする、前記［１］に記載の方法。
［４］  −  前記バッファ層（３）が（２０〜４０）μｍの厚さ（３１）を有するように、前記ウエハの前記厚さがステップ（ｅ）で縮小されること、
−  前記空間領域（３２）が（１０〜３０）μｍの厚さ（３３）を有するように、前記空間領域（３２）がステップ（ｃ）で作成されること、および
−  前記高ドープ層（３４）が５＊１０14〜５＊１０16ｃｍ-3のドーピング濃度を有すること
のうちの少なくとも１つを特徴とする、前記［１］から［３］のいずれか一項に記載の方法。
［５］  前記拡散ステップが、
−  少なくとも１２００℃の温度、および
−  少なくとも１８０分の期間中
のうちの少なくとも１つで実行されることを特徴とする、前記［１］から［４］のいずれか一項に記載の方法。
［６］  前記低ドープ層（２２）が３＊１０13ｃｍ-3〜２＊１０14ｃｍ-3のドーピング濃度で作成されることを特徴とする、前記［１］から［５］のいずれか一項に記載の方法。
［７］  前記デバイスが絶縁ゲートバイポーラトランジスタ（１０）であること、または前記デバイスがダイオード（１２）であることを特徴とする、前記［１］から［６］のいずれか一項に記載の方法。
［８］  第１の導電型、および前記第１の導電型とは異なる第２の導電型の層を有する４層構造を、第１の主要面（１４）と第２の主要面（１６）との間に有する絶縁ゲートバイポーラトランジスタの形のバイポーラパンチスルー半導体デバイスであって、
−  常に低ドープされた、前記第１の導電型のドリフト層（２）と、
−  前記第２の主要面（１６）に向かって前記ドリフト層（２）に配置され、前記ドリフト層（２）よりも高いドーピング濃度を有する前記第１の導電型のバッファ層（３）であって、前記バッファ層（３）が、前記第２の主要面（１６）に向かって常に高ドープされた高ドープ領域（３６）と、前記高ドープ領域（３６）と前記ドリフト層（２）との間に、拡散領域であり、前記高ドープ領域（３６）の前記ドーピング濃度から前記ドリフト層（２）の前記低ドーピング濃度に着実に減少するドーピング濃度を有する空間領域（３２）とを備える、バッファ層（３）と、
−  前記第１の主要面（１４）にあるベース層（４）の形の前記第２の導電型の層と
を備える、半導体デバイス。
［９］  前記空間領域の前記ドーピング濃度がガウス関数によって減少することを特徴とする、前記［８］に記載の半導体デバイス。
【符号の説明】
【符号の説明】
【００５８】
１  ウエハ
１０  ＩＧＢＴ
１２  ダイオード
１４  第１の主要面
１５  第１の面
１６  第２の面
１７  第２の主要面
１８  マウンティング層
２  ドリフト層
２１  ドリフト層の厚さ
２２  低ドープ層
２４  低ドープ領域
２５  低ドープ領域の厚さ
３  バッファ層
３１  バッファ層の厚さ
３２  空間領域
３３  空間領域の厚さ
３４  高ドープ層
３５  低ドープ層と高ドープ層の間の元の境界
３６  高ドープ領域
３７  高ドープ領域の厚さ
４  ベース層
５  ソース領域
６  ゲート電極
６２  第１の絶縁層
６４  第２の絶縁層
７  アノード層
７５  コレクタ層
８  第１の電気接点
８２  エミッタ電極
８４  カソード電極
９  第２の電気接点
９２  コレクタ電極
９４  アノード電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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