(57)【特許請求の範囲】
【請求項１】
Ｉｎ、Ｇａ、およびＺｎを含む半導体層用酸化物を、２５０〜４５０℃で、３０分〜４時間加熱処理することにより、下記（１）〜（３）を満足する薄膜トランジスタの半導体層用酸化物薄膜を製造することを特徴とする薄膜トランジスタの半導体層用酸化物薄膜の製造方法。
（１）前記酸化物薄膜の最表面から膜厚方向７ｎｍまでの膜表層部と、前記最表面から膜厚方向１０ｎｍ〜１５ｎｍの膜内部をＸ線光電子分光法で測定したとき、前記膜表層部のＩｎ含有量（原子％）の平均値は、前記膜内部のＩｎ含有量（原子％）の平均値に対して１．５倍以下
（２）前記膜表層部のＧａ含有量（原子％）の平均値は、前記膜内部のＧａ含有量（原子％）の平均値に対して０．５倍以上
（３）前記膜表層部のＺｎ含有量（原子％）の平均値は、前記膜内部のＺｎ含有量（原子％）の平均値に対して０．８〜１．３倍。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶ディスプレイや有機ＥＬディスプレイなどの表示装置に用いられる薄膜トランジスタの半導体層用酸化物薄膜、当該薄膜を備えた薄膜トランジスタ、および当該薄膜トランジスタを備えた表示装置に関するものである。
【背景技術】
【０００２】
アモルファス（非晶質）酸化物半導体は、汎用のアモルファスシリコン（ａ−Ｓｉ）に比べて高いキャリア移動度を有し、光学バンドギャップが大きく、低温で成膜できるため、大型・高解像度・高速駆動が要求される次世代ディスプレイや、耐熱性の低い樹脂基板などへの適用が期待されている。
【０００３】
酸化物半導体のなかでも特に、インジウム、ガリウム、亜鉛、および酸素を含むアモルファス酸化物半導体（Ｉｎ−Ｇａ−Ｚｎ−Ｏ、以下「ＩＧＺＯ」と呼ぶ場合がある。）は、非常に高いキャリア移動度を有するため、好ましく用いられている。例えば特許文献１には、Ｉｎ、Ｇａ、Ｚｎの組成比（原子数）を０〜１に制御したとき、当該酸化物半導体の密度が適切に制御された酸化物半導体が開示されている。また非特許文献１および２には、Ｉｎ：Ｇａ：Ｚｎ＝１．１：１．１：０．９（原子％比）の酸化物薄膜を薄膜トランジスタ（ＴＦＴ）の半導体層（活性層）に用いたものが開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２７７３２６号公報
【非特許文献】
【０００５】
【非特許文献１】固体物理、ＶＯＬ４４、Ｐ６２１（２００９）
【非特許文献２】Ｎａｔｕｒｅ、ＶＯＬ４３２、Ｐ４８８（２００４）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
酸化物薄膜を薄膜トランジスタ（ＴＦＴ）の半導体層として用いる場合、キャリア濃度が高いだけでなく、ＴＦＴのスイッチング特性（「ＴＦＴ特性」ということがある）に優れていることが要求される。具体的には、移動度が高いことに加えて、（１）オン電流（ゲート電極とドレイン電極に正電圧をかけたときの最大ドレイン電流）が高く、（２）オフ電流（ゲート電極に負電圧を、ドレイン電圧に正電圧を夫々かけたときのドレイン電流）が低く、（３）ＳＳ（Ｓｕｂｔｈｒｅｓｈｏｌｄ  Ｓｗｉｎｇ、サブスレッショルド  スィング、ドレイン電流を１桁あげるのに必要なゲート電圧）値が低く、（４）電圧や光照射の負荷（ストレス）を長時間加えた場合にしきい値（ドレイン電極に正電圧をかけ、ゲート電圧に正負いずれかの電圧をかけたときにドレイン電流が流れ始める電圧であり、しきい値電圧とも呼ばれる）が変化せず安定であり（基板面内で均一であることを意味する）、などが要求される。
【０００７】
Ｉｎ、Ｇａ、およびＺｎを含む酸化物薄膜（ＩＧＺＯ膜）の成膜に当たっては、成分や膜厚の面内均一性に優れた薄膜を容易に形成できるなどの理由により、スパッタリング法が広く用いられている。しかしながら本発明者らがスパッタリング法で形成したＩＧＺＯ膜の特性を調べたところ、十分なＴＦＴ特性やストレス耐性が得られていないことが分かった。
【０００８】
本発明は上記事情に鑑みてなされたものであり、その目的は、ＴＦＴ特性やストレス耐性が良好である薄膜トランジスタに好適な酸化物薄膜（ＩＧＺＯ膜）を提供することにある。
【課題を解決するための手段】
【０００９】
上記課題を達成し得た本発明とは、薄膜トランジスタの半導体層用酸化物薄膜であって、前記酸化物薄膜は、Ｉｎ、Ｇａ、およびＺｎを含むと共に、
前記酸化物薄膜の最表面から膜厚方向７ｎｍまでの膜表層部と、前記最表面から膜厚方向１０ｎｍ〜１５ｎｍの膜内部をＸ線光電子分光法で測定したとき、前記膜表層部のＩｎ含有量（原子％）の平均値は、前記膜内部のＩｎ含有量（原子％）の平均値に対して１．５倍以下であることに要旨を有する。
【００１０】
また本発明は、前記膜表層部のＧａ含有量（原子％）の平均値は、前記膜内部のＧａ含有量（原子％）の平均値に対して０．５倍以上であることや、前記膜表層部のＺｎ含有量（原子％）の平均値は、前記膜内部のＺｎ含有量（原子％）の平均値に対して０．８〜１．３倍であることも好ましい実施態様である。
【００１１】
本発明の好ましい実施態様において、上記の半導体層用酸化物薄膜は、半導体層用酸化物を２５０〜４５０℃で、５分〜４時間加熱処理して得られる。
【００１２】
本発明には、上記のいずれかに記載の薄膜トランジスタの半導体層用酸化物薄膜を備えた薄膜トランジスタも包含される。
【００１３】
本発明には、上記の薄膜トランジスタを備えた表示装置も包含される。
【発明の効果】
【００１４】
本発明によれば、ＴＦＴ特性やストレス耐性に優れた薄膜トランジスタの半導体層用酸化物薄膜を提供することができた。
【図面の簡単な説明】
【００１５】
【図１】図１は、実験例１のＩＧＺＯ膜のＸＰＳ測定に基づくＩｎプロファイルである。
【図２】図２は、実験例１のＩＧＺＯ膜のＸＰＳ測定に基づくＧａプロファイルである。
【図３】図３は、実験例１のＩＧＺＯ膜のＸＰＳ測定に基づくＺｎプロファイルである。
【図４】図４は、実験例２（試料４）のドレイン電流−ゲート電圧特性（Ｉｄ−Ｖｇ特性）の結果を示すグラフである。
【図５】図５は、実験例２（試料５）のドレイン電流−ゲート電圧特性（Ｉｄ−Ｖｇ特性）の結果を示すグラフである。
【図６】図６は、実験例２で作製したＴＦＴの概略説明図である。
【図７】図７は、実験例３で作製したエッチストップ型ＴＦＴの概略説明図である。
【図８】図８は、実験例３において、大気雰囲気中にて３５０℃、６０分のプレアニール処理を行なった例について、しきい値電圧の変化量とストレス印加時間の関係を示す図である。
【発明を実施するための形態】
【００１６】
上記問題を解決すべく本発明者らが研究を重ねた結果、スパッタリング法によって成膜した場合、ＩＧＺＯ膜の表面側にＩｎが偏析（濃化）しており、該表面側に偏析したＩｎに起因してＴＦＴ特性が悪化していることがわかった。
【００１７】
本発明者らの検討の結果、Ｉｎが膜表面側に偏析する原因は以下のように考えられる。すなわち、Ｉｎは融点が低く、また酸素と結合してＩｎ酸化物導電体を形成し易い。そのためＩｎ−Ｇａ−Ｚｎを含むスパッタリングターゲットを用いてスパッタリングするとＩｎは、膜内部と比べて酸素との結合が不安定になり易い膜表面でも、酸素と結合し易く、且つ後記するように膜表面での酸素との結合力はＧａに比べてＩｎの方が高いため、膜表面側のＩｎ含有量が増加するものと考えられる。
【００１８】
そして膜最表面から膜厚方向７ｎｍまでの位置（膜表層部）と膜最表面から膜厚方向１０ｎｍ〜１５ｎｍの位置（膜内部）とで組成の構成割合のずれが大きくなって膜表層部でＩｎが偏析すると、生成するキャリアトラップが多くなり、薄膜トランジスタのＴＦＴ特性が低下することがわかった。これは過剰にＩｎが存在していると、トラップ準位が多くなることに起因すると推測される。詳細にはＩｎが過度に偏析するとドナーが多くなり、ドナーに補足されている電子が伝導帯に励起されて伝導電子となると、ドナーが電子を失ってイオン化した（帯電）状態になるため、光で励起された電子がこの帯電に捕捉（トラップ）され、ＴＦＴ特性が悪くなると考えられる。
【００１９】
そこで本発明では、ＩＧＺＯ膜の膜表層部のＩｎ含有量（原子％）の平均値（表面Ｉｎ濃度）と、膜内部のＩｎ含有量（原子％）の平均値（内部Ｉｎ濃度）の差（表面Ｉｎ濃度／内部Ｉｎ濃度で表されるＩｎ偏析の程度を表す指標であり、「Ｉｎ濃度差」と表記する場合がある。）を、１．５倍以下とすることによって、上記問題を解決し、優れたＴＦＴ特性を発揮する薄膜トランジスタの半導体層に適した酸化物薄膜（ＩＧＺＯ膜）を提供できることを見出し、本発明を完成した。
【００２０】
上記Ｉｎ濃度差（Ｉｎ偏析）解消によるＴＦＴ特性向上の詳細なメカニズムは不明であるが、ＩＧＺＯ膜の表面Ｉｎ濃度と内部Ｉｎ濃度の差が縮小すると、ＩＧＺＯ膜中で余剰電子の原因となるキャリアトラップの発生抑制効果があると推察される。すなわち、膜表面Ｉｎ濃度と内部Ｉｎ濃度の差が縮小することにより、キャリアトラップが低減され、ＩＧＺＯ酸化物が安定な構造を有することになり、電圧や光などのストレスに対するストレス耐性なども向上すると考えられる。
【００２１】
ＩＧＺＯ膜の表面Ｉｎ濃度と内部Ｉｎ濃度との差が大きいと、上記のように、キャリアトラップが生じて、ＴＦＴ特性が悪化する。したがってＩｎ濃度差はできるだけ少なく、１に近いほど望ましく、具体的には１．５倍以下、好ましくは１．４倍以下とする。最も好ましくは１倍である。
【００２２】
なお、本発明において膜表層部を、膜最表面（０ｎｍ）から膜厚方向７ｎｍまでの範囲としたのは、この範囲において特にＩｎの濃化（あるいはＧａの膜表面からの抜け）が生じ易く、ＴＦＴ特性に影響しているからである。また膜厚方向７ｎｍを超える範囲では組成がおおむね安定しており、膜表層部のＩｎ含有量の平均値を、膜内部（具体的には最表面から膜厚方向１０〜１５ｎｍ）のＩｎ含有量の平均値に近似させることが、膜特性改善の観点から望ましいため、上記Ｉｎ濃度差の値を設定した。
【００２３】
次にＩＧＺＯ膜に含まれるＧａについて説明する。本発明では上記Ｉｎ濃度差に加えて更にＧａ濃度差も抑制することが望ましい。ここで「Ｇａ濃度差」とは、ＩＧＺＯ膜の膜表層部のＧａ含有量（原子％）の平均値（表面Ｇａ濃度）と、膜内部のＧａ含有量（原子％）の平均値（内部Ｇａ濃度）の差（表面Ｇａ濃度／内部Ｇａ濃度で表されるもの）を意味する。膜表層部のＧａ含有量（原子％）の平均値（表面Ｇａ濃度）は、膜内部のＧａ含有量（原子％）の平均値（内部Ｇａ濃度）と比べて低くなる傾向がある。これはＩＧＺＯ膜を構成するＧａは膜表面で酸素と十分に結合できず、雰囲気中に拡散してしまうため、膜表層部でのＧａ濃度が低下すると推測される。その結果、膜表層部ではＧａ含有量が減少するが、その減少に伴って、上記のように膜表面で酸素と結合するＩｎ量が増えて膜表面でのＩｎ濃度が一層高くなり、Ｉｎの偏析が生じるものと考えられる。したがってＩｎの偏析を抑制する観点から、表面Ｇａ濃度と内部Ｇａ濃度との差は好ましくは０．５倍以上とする。より好ましくは０．６倍以上である。なお、Ｇａ濃度差の上限は特に限定されず、上記Ｉｎ濃度差が上記範囲内に収まる値を採用し得る。
【００２４】
次にＩＧＺＯ膜に含まれるＺｎについて説明する。ＺｎはＩｎと比べて表面に濃化してもＴＦＴ特性に大きな影響を与えることがない。したがって本発明では、本発明の酸化物薄膜を構成するＺｎの膜厚方向の濃度プロファイルは特に規定しないが、膜中の金属元素の合計含有量（原子％）からＩｎとＧａの合計量（原子％）を減じた値がほぼＺｎ含有量（原子％）に該当する。そのため、上記Ｉｎ濃度差やＧａ濃度差を適切な範囲に制御してＴＦＴ特性を向上させる観点からは、膜表層部のＺｎ含有量（原子％）の平均値（表面Ｚｎ濃度）は、膜内部のＺｎ含有量（原子％）の平均値（内部Ｚｎ濃度）に対して、０．８〜１．３倍であることが好ましい。より好ましくは０．９〜１．１倍である。
【００２５】
以下では、ＩＧＺＯ膜の膜表層部のＺｎ含有量（原子％）の平均値（表面Ｚｎ濃度）と、膜内部のＺｎ含有量（原子％）の平均値（内部Ｚｎ濃度）の差（表面Ｚｎ濃度／内部Ｚｎ濃度で表されるもの）を、「Ｚｎ濃度差」と呼ぶ場合がある。
【００２６】
ＩＧＺＯ膜に含まれる上記Ｉｎ、Ｇａ、およびＺｎの各（金属元素）濃度は、後記するＸ線光電子分光法（ＸＰＳ法）で測定する。ＸＰＳ法は、Ｘ線照射により放出される光電子のエネルギー分布を測定し、試料表面の元素の種類・存在量・化学結合などを非破壊的に検出できる方法として知られている。
【００２７】
具体的には、Ｘ線光電子分光装置を用い、膜最表面の広域光電子スペクトルによる定性分析を実施し、その後、Ａｒ+プラズマにより表面から深さ方向にスパッタリングし、一定深さ毎に膜の構成元素と最表面で検出された元素の狭域光電子スペクトルを測定する。各深さで得られた狭域光電子スペクトルの面積強度比と相対感度係数から深さ方向組成分布（原子％）を算出することができる。
【００２８】
次に、本発明の酸化物を構成する成分である金属元素（Ｉｎ、Ｇａ、およびＺｎ）について説明する。
【００２９】
上記金属元素（Ｉｎ、Ｇａ、およびＺｎ）について、各金属元素間の比率は、これら金属元素を含む酸化物（ＩＧＺＯ）がアモルファス相を有し、且つ、半導体特性を示す範囲であれば特に限定されない。ＩＧＺＯ自体は公知であり、アモルファス相を形成し得る各金属元素の比率（詳細には、ＩｎＯ、ＧａＯ、ＺｎＯの各モル比）は、例えば前述した非特許文献１に記載されている。また代表的な組成として、Ｉｎ：Ｇａ：Ｚｎの比（原子％比）が例えば２：２：１や、１：１：１のものが挙げられるが、原料コスト等を考慮すると高価なＩｎやＧａの含有量が少ないＩｎ：Ｇａ：Ｚｎの比が１：１：１のものが推奨される。もっとも、Ｉｎ：Ｇａ：Ｚｎの比は厳密に１：１：１に限らず、各金属元素の比率が変動してもよいが、各金属元素の比率が大幅に異なり、ＺｎやＩｎの比率が極端に高くなると、ウェットエッチングによる加工が困難になったり、トランジスタ特性を示さなくなるなどの問題が生じることから、各金属元素の比率の変動幅は、好ましくは上記比率±２０％の範囲内、より好ましくは±１０％の範囲内、更に好ましくは±５％の範囲内とすることが望ましい。本発明の酸化物は上記Ｉｎ、Ｇａ、およびＺｎを含むものであり、好ましくはＩｎ、Ｇａ、およびＺｎからなり、残部：不可避的不純物である。
【００３０】
以上、本発明の酸化物について説明した。次にＩｎ、Ｇａ、およびＺｎを含む酸化物半導体膜（ＩＧＺＯ膜）の製造方法について説明する。
【００３１】
ＩＧＺＯ膜は、基板上に直接、又は他の層（例えばゲート絶縁膜）を介して設けられる。ＩＧＺＯ膜はスパッタリング法にて、ＩＧＺＯの多結晶焼結体のスパッタリングターゲット（以下、「ターゲット」ということがある。）を用いて成膜する。
【００３２】
スパッタリング法に用いられるターゲットとして、前述した元素を含み、所望の酸化物と同一組成のスパッタリングターゲット（単一のターゲット）を用いてもよいし、あるいは所定組成の酸化物が得られるように組成の異なる２以上の複数のターゲットを用いてもよい。具体的にはターゲットとして、Ｉｎ、Ｇａ、およびＺｎからなり、残部：不可避的不純物である酸化物ターゲットを用いる。またスパッタリングに際しては、ＩＧＺＯターゲット単独、あるいは組成の異なるスパッタリングターゲットを同時放電するＣｏ−Ｓｐｕｔｔｅｒ法を用いて成膜してもよい。ターゲットは、例えば粉末焼結法によって製造することができる。
【００３３】
また本発明では、上記ＩＧＺＯ膜を成膜したときの、前記膜表層部のＩｎ含有量（原子％）の平均値は、膜内部のＩｎ含有量（原子％）の平均値に対して１．５倍以下（好ましくはＧａ濃度差を０．５倍以上、Ｚｎ濃度差を０．８〜１．３倍）であるが、このようなＩＧＺＯ膜を成膜するためには、スパッタリング条件、および成膜後の（プレ）アニール処理条件を以下のように制御することが好ましい。
【００３４】
まず、スパッタリング条件について説明する。スパッタリング条件としては、成膜時のガス圧、スパッタリングターゲットへの投入パワー、ガス流量、雰囲気などを適切に制御することが好ましい。
【００３５】
例えば成膜時のガス圧を制御することによって、スパッタ原子は基板（膜）表面上で拡散して膜の孔や隙間などの欠陥となり得る箇所を補充することができる。スパッタ原子の表面拡散を生じさせるためには、好ましくは０．１ｍＴｏｒｒ以上、より好ましくは０．５ｍＴｏｒｒ以上である。一方、成膜時のガス圧が高すぎると、スパッタ原子が基板（膜）表面と衝突する前に、衝突エネルギーが失われてスパッタ原子が散乱する。したがって好ましくは３ｍＴｏｒｒ以下、より好ましくは２ｍＴｏｒｒ以下に制御することが望ましい。
【００３６】
また、投入パワーは高い程良く、おおむねＤＣまたはＲＦにて０．５Ｗ／ｃｍ2以上に設定することが推奨される。
【００３７】
上記ターゲットを用いてスパッタリングするに当たっては、アルゴン（Ａｒ）と酸素（Ｏ2）を導入しながら行う反応性スパッタが望ましい。酸素添加量は、スパッタリング装置の構成やターゲット組成などに応じて適切に制御すれば良いが、おおむね、酸化物半導体のキャリア濃度が１０15〜１０16ｃｍ-3となるように酸素量を添加することが好ましい。酸素添加量は添加流量比で例えばＯ2／（Ａｒ＋Ｏ2）＝２〜８％とすることが推奨される。
【００３８】
基板温度は特に限定されず、２０℃以上、２００℃以下が好ましく、より好ましくは室温程度（おおむね２０℃以上、２５℃以下）が望ましい。
【００３９】
上記のようにして成膜される酸化物の好ましい膜厚は１０ｎｍ以上、３００ｎｍ以下であり、より好ましくは１５ｎｍ以上、２００ｎｍ以下である。
【００４０】
更に本発明では、上記のようにＩＧＺＯ膜を成膜した後、所定の条件でアニール処理を施すことが必要である。本明細書においてアニール処理とは、ＩＧＺＯ膜の膜質改善のための熱処理であって、ＩＧＺＯ膜が加熱される処理を全て含む。例えば、後記する実験例２のように、ＩＧＺＯ膜を成膜した後、ソース電極／ドレイン電極（Ｓ／Ｄ）等の配線膜を成膜する前に、ＩＧＺＯ膜の改質を目的とするアニール処理（プレアニール）が含まれる。或いは、後記する実験例３のように、ＩＧＺＯ膜の成膜後、ＩＧＺＯ膜の表面を保護するためのエッチストッパー層を成膜する前に、ＩＧＺＯ膜の改質を目的とするアニール処理（プレアニール）も含まれる。エッチストッパー層の形成により、ＩＧＺＯ膜中のＺｎ元素の抜けなどを有効に防止できると考えられる。上記の他、ＩＧＺＯ膜が加熱される他の処理として、例えば、パターニング後の熱処理や、絶縁膜などの他の膜の成膜に伴う加熱処理等も含まれる。アニール処理を施すことによって、ＩＧＺＯ膜表層部に濃化しているＩｎ量（原子％）を低減できる。その結果、ギャップ内準位の密度が低減されるなどＩＧＺＯ膜の膜質が良好となり、ＴＦＴ特性やストレス耐性が向上すると考えられる。
【００４１】
アニール処理の雰囲気は酸素含有雰囲気であれば良く、大気雰囲気下や、酸素を含む水蒸気雰囲気などが挙げられる。酸素供給量を高めて膜表層部のＩｎ量を効率的に低減する観点からは、水蒸気雰囲気が好適である。水蒸気雰囲気の場合は、含まれる酸素量を適切に制御することが望ましい。なお、水蒸気雰囲気とする際は、密封した容器（たとえば石英ガラス管など）内に水蒸気と酸素を導入して雰囲気を置換すればよく、その際、装置内の圧力は大気圧でよい。
【００４２】
アニール処理の温度は、低すぎると酸素欠陥が生じることがあるため、好ましくは２５０℃以上、より好ましくは３００℃以上とする。一方、温度が高くなりすぎるとＺｎが雰囲気中に拡散してしまい膜中濃度が低下することがあるため、好ましくは４５０℃以下、より好ましくは４００℃以下とする。
【００４３】
アニール処理の時間は、所望の効果を得るために上記温度域で所定時間処理する必要がある。詳細には、アニール処理の温度によっても相違し得るが、５分以上、好ましくは３０分以上、より好ましくは１時間以上であって、４時間以下、好ましくは３時間以下である。アニール処理時間が短すぎるとＩＧＺＯ膜表層部のＩｎ濃度を十分に低減する効果が得られず、一方、アニール処理時間が長すぎると、効果が飽和して生産性を低下させるため望ましくない。
【００４４】
更にアニール処理後の冷却工程における雰囲気を制御することも酸素欠陥を改善する観点からは望ましい。すなわち、冷却過程において、Ｏ2および／またはＯＨが含まれている雰囲気（例えば水蒸気）に制御することによって、酸素欠陥を低減できる。
【００４５】
本発明は、膜表層部と膜内部とのＩｎ濃度差に着目し、Ｉｎ濃度差を解消することによって、キャリアトラップなどの欠陥が減少した良好な表面性状を有するＩＧＺＯ膜を提供するものである。そのため、本発明のＩＧＺＯ膜をＴＦＴの半導体層として用いると、優れたＴＦＴ特性を示す。したがって本発明のＩＧＺＯ膜はＴＦＴの半導体層として好適に利用できる。
【００４６】
本発明には、上記半導体層を備えたＴＦＴも包含される。ＴＦＴは各種公知のものでよく、例えば基板上に、ゲート電極、ゲート絶縁膜、上記ＩＧＺＯ膜の半導体層、ソース電極、ドレイン電極を少なくとも有していれば良く、その構成は通常用いられるものであれば特に限定されない。
【００４７】
本発明には、上記ＴＦＴを備えた表示装置も含まれる。表示装置には、例えば液晶ディスプレイや有機ＥＬディスプレイなどが包含される。
【実施例】
【００４８】
以下、実施例を挙げて本発明をより具体的に説明するが、本発明はもとより下記実施例によって制限を受けるものではなく、前・後記の趣旨に適合し得る範囲で適当に変更を加えて実施することも勿論可能であり、それらはいずれも本発明の技術的範囲に包含される。
【００４９】
実験例１
本実験例では、以下のようにして試料１（従来例）、試料２（本発明例）、試料３（従来例）を製造し、Ｉｎ濃度差、Ｇａ濃度差、Ｚｎ濃度差を測定した。
【００５０】
（試料１）
低抵抗Ｓｉ基板（ＳＵＭＣＯ社製：面方位＜１００＞、抵抗値０．０３Ωｃｍ以下、直径１００ｍｍ）上に、下記ＩＧＺＯ成膜条件によってＩＧＺＯ膜（膜厚４０ｎｍ）を成膜して試料１を得た（アズデポ：ａｓ−ｄｅｐｏｓｉｔｅｄ）。
【００５１】
（試料２）
試料１と同様にして低抵抗Ｓｉ基板上にＩＧＺＯ膜（膜厚：４０ｎｍ）を成膜した。得られたＩＧＺＯ膜にアニール処理を行った。アニール処理は、大気圧下で水蒸気雰囲気中（Ｈ2Ｏ分圧５０％：Ｏ2を１Ｌ／分で置換した容器内）、３５０℃で３０分間行って試料２を得た（水蒸気アニール処理）。
【００５２】
（試料３）
試料１と同様にして低抵抗Ｓｉ基板上にＩＧＺＯ膜（膜厚：４０ｎｍ）を成膜した。得られたＩＧＺＯ膜をエッチャント液（（ナガセケムテックス社製のりん硝酸系液「ＡＣ１０１」）：純水＝１００：７で希釈）に５秒間浸漬させた後、乾燥させて試料３を得た（ＡＣ１０１）。なお、試料３は、半導体層製造工程で薄膜に与えられるプロセスダメージを模擬してエッチャント液浸漬を行ったものである。
【００５３】
ＩＧＺＯ膜成膜条件
・スパッタリングターゲット組成：Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（原子％比）
・ターゲットサイズ：φ４インチ×５ｍｍ
・スパッタリング装置：株式会社アルバック社製「ＣＳ−２００」
・スパッタ方法：ＤＣスパッタリング
・基板温度：室温
・成膜パワー：２００Ｗ
・酸素分圧：Ｏ2／（Ａｒ＋Ｏ2）＝４％
・ガス圧：１ｍＴｏｒｒ
【００５４】
（ＸＰＳ分析）
上記の様にして得られた試料１〜３のＩＧＺＯ膜中のＩｎ、Ｇａ、Ｚｎの各含有量（原子％）の深さ方向の分布を、ＸＰＳ（Ｘ−ｒａｙ  Ｐｈｏｔｏｅｌｅｃｔｒｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）法によって分析した（測定条件は以下の通り）。具体的には、Ｐｈｙｓｉｃａｌ  Ｅｌｅｃｔｒｏｎｉｃｓ社製Ｘ線光電子分光装置Ｑｕａｎｔｅｒａ  ＳＸＭを用い、最表面の広域光電子スペクトルによる定性分析を実施した。その後、Ａｒ+スパッタにより表面から深さ方向にエッチングし、一定深さ毎に膜の構成元素と最表面で検出された元素の狭域光電子スペクトルを測定した。各深さで得られた狭域光電子スペクトルの面積強度比と相対感度係数から深さ方向組成分布（原子％）を算出した。なお、Ｉｎ、Ｇａ、Ｚｎの各組成分布（原子％）は、Ｉｎ＝Ｉｎ／（Ｉｎ＋Ｇａ＋Ｚｎ）、Ｇａ＝Ｇａ／（Ｉｎ＋Ｇａ＋Ｚｎ）、Ｚｎ＝Ｚｎ／（Ｉｎ＋Ｇａ＋Ｚｎ）によって算出した。結果を表１、及び図１〜３に示す。
【００５５】
測定条件
・Ｘ線源：Ａｌ  Ｋα（１４８６．６ｅＶ）
・Ｘ線出力：２５Ｗ
・Ｘ線ビーム径：１００μｍ
・光電子取り出し角：４５°
・装置：Ｑｕａｎｔｅｒａ  ＳＸＭ
Ａｒ+スパッタ条件  
・入射エネルギー：１ｋｅＶ
・ラスター：２ｍｍ×２ｍｍ
・スパッタ速度：１．８３ｎｍ／分（ＳｉＯ2換算）
・スパッタ深さは全てＳｉＯ2換算の深さとする。
【００５６】
【表１】
0005856559.tif 000002
【００５７】
表１、及び図１〜３より、アニール処理を施した試料２（本発明例）は、成膜まま（アズデポ）の試料１（従来例）、及びアズデポにプロセスダメージを加えた試料３（従来例）と比べて、Ｉｎ濃度差が小さいことがわかった。
【００５８】
なお、試料３は、試料１よりもＩｎ濃度差が大きくなっているが、これはエッチャント液浸漬によって膜表層部にダメージが与えられたことに起因すると推測される。
【００５９】
また、Ｇａ濃度差およびＺｎ濃度差を参照すると、試料１は、試料２よりもＧａ及びＺｎの濃度差が抑えられている。これは試料１の膜表層部のＩｎ含有量が多いために、相対的にＧａ及びＺｎ含有量が少なくなったためである。試料２は、Ｚｎ濃度差が他の試料と比べて高くなっているが、これは試料２の膜表層部のＩｎ含有量が抑えられた結果、相対的にＺｎ含有量が多くなったためである。なお、Ｚｎが濃化しても膜表面性状に大きな影響を及ぼさず、ＴＦＴ特性も優れていることは、後記実験例２に示されている。試料３は、Ｚｎの濃度差が抑えられているが、これは試料３の膜表層部のＩｎ含有量が多いために、相対的にＺｎ含有量が少なくなったためである。
【００６０】
実験例２
本実施例では、ＩＧＺＯ膜中のＩｎ濃度差がＴＦＴ特性にどのような影響を与えるか調べた。詳細には、上記実験例１に用いた試料１、試料２と同じＩｎ濃度差を有するＩＧＺＯ膜を用いて、図６に示す薄膜トランジスタ（ＴＦＴ）を作製し、ＴＦＴ特性を評価した。以下の試料４は、上記実験例１の試料１に対応し、以下の試料５は、上記実験例１の試料２に対応する。
【００６１】
（試料４、５）
まず、ガラス基板（Ｃｏｒｎｉｎｇ社製「イーグル２０００」、直径１００ｍｍ×厚さ０．７ｍｍ）１上に、ゲート電極２としてＭｏ薄膜を１００ｎｍ、およびゲート絶縁膜３としてＳｉＯ2（２００ｎｍ）成膜した。ゲート電極２は純Ｍｏのスパッタリングターゲットを使用し、ＤＣスパッタ法により形成した。スパッタリング条件は、成膜温度：室温、成膜パワー密度：３．８Ｗ／ｃｍ2、キャリアガス：Ａｒ、成膜時のガス圧：２ｍＴｏｒｒ、Ａｒガス流量：２０ｓｃｃｍとした。ゲート絶縁膜３はプラズマＣＶＤ法を用い、キャリアガス：ＳｉＨ4とＮ2Ｏの混合ガス、パワー：１００Ｗ、成膜温度：３００℃にて成膜した。
【００６２】
次に、上記実験例１の試料１（従来例）を得たのと同じＩＧＺＯ膜成膜条件でＩＧＺＯ膜４を成膜した（アズデポのみ）。ＩＧＺＯ膜を成膜した後、フォトリソグラフィおよびウェットエッチングによりパターニングを行った。ウェットエッチャント液としては、酸化物半導体用のシュウ酸系ウェットエッチング液である関東化学社製「ＩＴＯ−０７Ｎ」を使用した。パターニング後、適切にエッチングされた試料にソース・ドレイン電極５を形成した（試料４）。
【００６３】
一方、試料５は、上記試料４と同様にしてＩＧＺＯ膜を成膜し、フォトリソグラフィおよびウェットエッチングによりパターニングを行った後、大気圧下で水蒸気雰囲気中（Ｈ2Ｏ分圧５０％：Ｏ2を１Ｌ／分で置換した容器内）、３５０℃で３０分間のアニール処理をして上記実験例１の試料２と同じＩｎ濃度差を有するＩＧＺＯ膜としてから、ソース・ドレイン電極を形成した。
【００６４】
ソース・ドレイン電極５は純Ｍｏを使用し、リフトオフ法により形成した。具体的にはフォトレジストを用いてパターニングを行った後、ソース・ドレイン電極用Ｍｏ薄膜をＤＣスパッタリング法（成膜パワー：ＤＣ３００Ｗ）により成膜（膜厚は１００ｎｍ）した。次いで、アセトン液中で超音波洗浄器にかけて不要なフォトレジストを除去し、ＴＦＴのチャネル長を１０μｍ、チャネル幅を２００μｍとした。
【００６５】
このようにしてソース・ドレイン電極５を形成した後、保護膜６を形成した。保護膜６として、ＳｉＯ2（膜厚２００ｎｍ）とＳｉＮ（膜厚２００ｎｍ）の積層膜（合計膜厚４００ｎｍ）を用いた。上記ＳｉＯ2およびＳｉＮの形成は、サムコ社製「ＰＤ−２２０ＮＬ」を用い、プラズマＣＶＤ法で行なった。Ｎ2Ｏガスによってプラズマ処理を行った後、ＳｉＯ2、およびＳｉＮ膜を順次形成した。ＳｉＯ2膜の形成にはＮ2ＯおよびＳｉＨ4の混合ガスを用い、ＳｉＮ膜の形成にはＳｉＨ4、Ｎ2、ＮＨ3の混合ガスを用いた。いずれの場合も成膜パワーを１００Ｗ、成膜温度を１５０℃とした。
【００６６】
次にフォトリソグラフィ、およびドライエッチングにより、保護膜６にトランジスタ特性評価用プロービングのためのコンタクトホール７を形成した。次に、ＤＣスパッタリング法を用い、キャリアガス：アルゴンおよび酸素ガスの混合ガス、成膜パワー：２００Ｗ、ガス圧：５ｍＴｏｒｒにてＩＴＯ膜８（膜厚８０ｎｍ）を成膜し、ＴＦＴを作製した。
【００６７】
このようにして得られた各ＴＦＴ（試料４、５）について、トランジスタ特性（ドレイン電流−ゲート電圧特性、Ｉｄ−Ｖｇ特性）、およびキャリア移動度（ｃｍ2／Ｖｓ）を調べた。
【００６８】
（１）トランジスタ特性の測定
トランジスタ特性の測定はＮａｔｉｏｎａｌ  Ｉｎｓｔｒｕｍｅｎｔｓ社製「４１５６Ｃ」の半導体パラメータアナライザーを使用した。詳細な測定条件は以下のとおりである。
ソース電圧  ：０Ｖ
ドレイン電圧：１０Ｖ
ゲート電圧  ：−３０〜３０Ｖ（測定間隔：０．２５Ｖ）
【００６９】
ドレイン電流−ゲート電圧特性（Ｉｄ−Ｖｇ特性）の結果を図４、図５に示す。
【００７０】
（２）キャリア移動度（電界効果移動度）の測定
キャリア移動度（電界効果移動度）は、Ｉｄ∝（Ｖｇ−Ｖｔｈ）（Ｖｔｈ＝しきい値電圧）の関係が成り立つ領域（線形領域）についてＩｄ∝（Ｖｇ−Ｖｔｈ）の傾きから算出した。
【００７１】
試料４は、上記試料１（従来例）と同じＩｎ濃度差を有するＩＧＺＯ膜を用いた例であり、図４に示すようにキャリア移動度は０．６ｃｍ2／Ｖｓであった。
【００７２】
一方、試料５は、上記試料２（本発明例）と同じＩｎ濃度差を有するＩＧＺＯ膜を用いた例であり、図５に示すようにキャリア移動度は５．１６ｃｍ2／Ｖｓと高い値を示した。
【００７３】
（参考例）
上記実験例２において、ウェットエッチャント液（関東化学社製「ＩＴＯ−０７Ｎ」）を上記試料３で使用したウェットエッチャント液（ＡＣ１０１）に変更した以外は、試料４と同様にしてＴＦＴを作製したが、スイッチングしなかったため、キャリア移動度を測定できなかった。
【００７４】
実験例３
本実施例では、図７に示すエッチストップ型ＴＦＴを作製し、保護膜（絶縁膜）形成後のＴＦＴ特性およびストレス耐性を評価した。
【００７５】
図７のＴＦＴは、前述した実験例２で作製した図６のＴＦＴと異なり、ＩＧＺＯ膜４の上に、ＩＧＺＯ膜４の表面を保護するためのエッチストッパー層（ＥＳＬ）９を有している。一般にエッチストッパー層９は、ソース・ドレイン電極５をウェットエッチングする際、ＩＧＺＯ膜４がエッチングされてダメージを受け、ＩＧＺＯ膜４の表面に欠陥が発生してトランジスタ特性が低下するのを防止する目的で形成される。
【００７６】
まず、ガラス基板（コーニング社製イーグル２０００、直径１００ｍｍ×厚さ０．７ｍｍ）１上に、ゲート電極２としてＭｏ薄膜を１００ｎｍ、およびゲート絶縁膜３としてＳｉＯ2（２００ｎｍ）を順次成膜した。ゲート電極２は純Ｍｏのスパッタリングターゲットを使用し、ＤＣスパッタ法により形成した。スパッタリング条件は、成膜温度：室温、成膜パワー密度：３．８Ｗ／ｃｍ2、キャリアガス：Ａｒ、成膜時のガス圧：２ｍＴｏｒｒ、Ａｒガス流量：２０ｓｃｃｍとした。また、ゲート絶縁膜３はプラズマＣＶＤ法を用い、キャリアガス：ＳｉＨ4とＮ2Ｏの混合ガス、成膜パワー密度：０．７８Ｗ／ｃｍ2、成膜温度：３２０℃、成膜時のガス圧：１３３Ｐａとした。
【００７７】
次に、ＩＧＺＯ膜４を下記条件のスパッタリング法によって成膜した。
・スパッタリングターゲット組成：Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（原子％比）
・ターゲットサイズ：φ４インチ×５ｍｍ
・スパッタリング装置：株式会社アルバック社製「ＣＳ−２００」
・スパッタ方法：ＤＣスパッタリング
・基板温度：室温
・成膜パワー：２００Ｗ
・酸素分圧：Ｏ2／（Ａｒ＋Ｏ2）＝４％
・ガス圧：１ｍＴｏｒｒ
【００７８】
上記のようにしてＩＧＺＯ膜４を成膜した後、フォトリソグラフィおよびウェットエッチングによりパターニングを行った。ウェットエッチャント液としては、酸化物半導体用のシュウ酸系ウェットエッチング液である関東化学社製「ＩＴＯ−０７Ｎ」を使用した。
【００７９】
ＩＧＺＯ膜４のパターニング後、ソース・ドレイン電極５を成膜する前に、膜質を向上させるため、プレアニール処理を行った。具体的にはプレアニール処理は、大気圧下、大気雰囲気中（温度２３℃、湿度５０％の大気を使用）または水蒸気雰囲気中（実験例２と同様、Ｈ2Ｏ分圧５０％：Ｏ2を１Ｌ／分で置換した容器内）にて、温度：２５０〜４００℃、時間：５分〜２時間の範囲で種々変化させて行った。
【００８０】
次に、ＩＧＺＯ膜４のバックチャネルを保護するエッチストッパー層（ＥＳＬ）９をプラズマＣＶＤ法により成膜した。成膜条件は、キャリアガス：ＳｉＨ4とＮ2Ｏの混合ガス、成膜パワー密度：０．２６Ｗ／ｃｍ2、成膜温度：２３０℃、成膜時のガス圧：１３３Ｐａとした。次に、フォトリソグラフィおよびドライエッチングにより、エッチストッパー層９をパターニングした。
【００８１】
次に、ＩＧＺＯ膜４の上に、ソース・ドレイン電極５として純Ｍｏ（膜厚２００ｎｍ）を、スパッタリング法によって成膜した。純Ｍｏの成膜条件は投入パワー：ＤＣ３００Ｗ，ガス圧：２ｍＴｏｒｒ，基板温度：室温とした。次いで、フォトリソグラフィにより、ソース・ドレイン電極５をパターニングした。具体的には、リン酸：硝酸：酢酸＝７０：２：１０（質量比）の混合液からなる混酸エッチャントを用い、ウェットエッチングにより加工した。
【００８２】
このようにしてソース・ドレイン電極５を形成した後、保護膜６を形成した。保護膜として、ＳｉＯ2（膜厚１００ｎｍ）とＳｉＮ（膜厚１５０ｎｍ）の積層膜（合計膜厚２５０ｎｍ）を用いた。上記ＳｉＯｘおよびＳｉＮｘの形成は、前述したゲート絶縁膜３およびエッチストッパー層９と同様にして行った。ＳｉＯｘ膜の形成にはＮ2ＯおよびＳｉＨ4の混合ガスを用い、ＳｉＮｘ膜の形成にはＳｉＨ4、Ｎ2、ＮＨ3の混合ガスを用いた。いずれの場合も成膜パワーを１００Ｗ、成膜温度を１５０℃とした。
【００８３】
次にフォトリソグラフィ、およびドライエッチングにより、保護膜６にトランジスタ特性評価用プロービングのためのコンタクトホール７を形成した。次に、ＤＣスパッタリング法を用い、キャリアガス：アルゴンおよび酸素ガスの混合ガス、成膜パワー：２００Ｗ、ガス圧：５ｍＴｏｒｒにて透明導電膜としてＩＴＯ膜８（膜厚８０ｎｍ）を成膜し、図７のＴＦＴを作製した。
【００８４】
本実験例では、プレアニールの有用性を調べるため、上記のプレアニール処理を行わなかったこと以外は上記と同様の方法により、ＴＦＴを作製した。
【００８５】
このようにして得られた各ＴＦＴのストレス耐性を以下のようにして測定し、評価した。
【００８６】
（ストレス耐性の評価）
本実施例では、実際の液晶パネル駆動時の環境（ストレス）を模擬して、試料に光（白色光）を照射しながら、ゲート電極に負バイアスをかけ続けるストレス印加試験を行った。ストレス印加条件は以下のとおりである。
・ソース電圧：０Ｖ
・ドレイン電圧：１０Ｖ
・ゲート電圧：−２０Ｖ
・基板温度：６０℃
・ストレス印加時間：２時間
・光源：白色ＬＥＤ（Ｙａｎｇ電子Ｓｙｓｔｅｍ．ｃｏ．Ｌｔｄ製、  ６”Ｂａｃｋ  Ｌｉｇｈｔ  Ｈｏｔ  Ｃｈｕｃｋ  Ｓｙｓｔｅｍ  ＹＳＭ−１４１０）
【００８７】
本実施例では、２時間のストレス印加前後のしきい値電圧（Ｖｔｈ）の変動値をしきい値電圧シフト量ΔＶｔｈ（Ｖ）とし、ＴＦＴ特性におけるストレス耐性の指標とした。ΔＶｔｈ（Ｖ）が小さい程、ストレス耐性に優れている。
【００８８】
ここで、しきい値電圧とは、おおまかにいえば、トランジスタがオフ状態（ドレイン電流の低い状態）からオン状態（ドレイン電流の高い状態）に移行する際のゲート電圧の値である。本実施例では、ドレイン電流が、オン電流とオフ電流の間の１ｎＡ付近であるときの電圧をしきい値電圧と定義し、各ＴＦＴのしきい値電圧を測定した。
【００８９】
その結果は以下のとおりである。
【００９０】
まず、プレアニール無しのＴＦＴ（比較例）におけるΔＶｔｈは５．７５Ｖと、非常に高いものであった。
【００９１】
これに対し、本発明で規定するプレアニール条件（２５０〜４５０℃で、５分〜４時間の加熱処理）を行った場合、大気雰囲気中、水蒸気雰囲気中のいずれにおいても、ΔＶｔｈは最大でも４．２５Ｖ以下に低減され、ストレス耐性が向上した。
【００９２】
詳細には、大気雰囲気中の場合、２５０℃で６０分のプレアニール処理後のΔＶｔｈは２．２５Ｖ；３００℃で６０分のプレアニール処理後のΔＶｔｈは１．７５Ｖ；３５０℃で５分のプレアニール処理後のΔＶｔｈは３．７５Ｖ；３５０℃で３０分のプレアニール処理後のΔＶｔｈは３Ｖ；３５０℃で６０分のプレアニール処理後のΔＶｔｈは１．２５Ｖ；３５０℃で１２０分のプレアニール処理後のΔＶｔｈは３Ｖであり、いずれも、上記比較例に比べてΔＶｔｈが著しく低下した。
【００９３】
同様の傾向は、水蒸気雰囲気中でも見られ、雰囲気が異なっても本発明で規定するプレアニール処理を行なえば、ストレス耐性が向上することが分かった。すなわち、水蒸気雰囲気中では、２５０℃で６０分のプレアニール処理後のΔＶｔｈは３．７５Ｖ；３５０℃で３０分のプレアニール処理後のΔＶｔｈは３．２５Ｖ；３５０℃で６０分のプレアニール処理後のΔＶｔｈは３Ｖ；３５０℃で１２０分のプレアニール処理後のΔＶｔｈは３．２５Ｖ；４００℃で６０分のプレアニール処理後のΔＶｔｈは４．２５Ｖであり、いずれも、上記比較例に比べてΔＶｔｈが低下した。
【００９４】
参考のため、図８に、大気雰囲気中にて３５０℃、６０分のプレアニール処理を行なった例について、しきい値電圧の変化量とストレス印加時間の関係を示す。
【００９５】
また、ここには記載していないが、本発明に規定するアニール温度の上限（４５０℃）より高い温度では、ＩＧＺＯ膜４中のＺｎ元素が抜け始め、ＩＧＺＯ膜表面の組成ずれが大きくなり、ＴＦＴ特性やストレス耐性の低下などが見られることを確認している。
【符号の説明】
【００９６】
１  基板
２  ゲート電極
３  ゲート絶縁膜
４  ＩＧＺＯ膜
５  ソース・ドレイン電極
６  保護膜（絶縁膜）
７  コンタクトホール
８  ＩＴＯ膜
９  エッチストッパー層
【図１】
0005856559.tif 000003
【図２】
0005856559.tif 000004
【図３】
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【図４】
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【図５】
0005856559.tif 000007
【図６】
0005856559.tif 000008
【図７】
0005856559.tif 000009
【図８】
0005856559.tif 000010