(57)【特許請求の範囲】
【請求項１】
複数の電源装置を備え、それらの入力部および出力部がそれぞれ並列接続された電源システムにおいて、
前記複数の電源装置は、
電力変換を行うコンバータ部と、
スイッチング周期同期用の同期パルスを生成する同期パルス生成部と、
前記同期パルスに同期して、スイッチ素子のスイッチング制御を行うスイッチング制御回路と、
を備え、
前記電源システムは、
前記同期パルス生成部および前記スイッチング制御回路の同期信号入力部を接続する同期パルスバスラインを備え、
前記同期パルス生成部は前記同期パルスバスラインに対してオープンコレクタ形式またはオープンドレイン形式でワイヤードOR接続され、
前記同期パルス生成部は前記同期パルスバスラインの立ち上がりまたは立ち下がりに同期して前記同期パルスを生成し、
前記同期パルスの周期は、前記スイッチング周期の２以上の整数倍であることを特徴とする電源システム。
【請求項２】
前記同期パルス生成部は、前記スイッチング制御回路が他の電源装置のパルス生成部から出力された同期パルスにより同期した場合に、前記同期パルスの生成周期を、他の電源装置の同期パルス生成部から出力される同期パルスの周期より長く設定する、請求項１に記載の電源システム。
【請求項３】
前記複数の電源装置のうち、少なくとも１つの電源装置の前記スイッチング制御回路は、前記同期パルスの立ち上がりまたは立ち下がりエッジと前記スイッチ素子のスイッチングとの間に一定の遅延時間を設定する、請求項１または２に記載の電源システム。
【請求項４】
複数の電源装置の入力部および出力部がそれぞれ並列接続されて電源システムを構成する、当該電源装置において、
電力変換を行うコンバータ部と、
スイッチング周期同期用の同期パルスを生成する同期パルス生成部と、
前記同期パルスに同期して、スイッチ素子のスイッチング制御を行うスイッチング制御回路と、
を備え、
前記電源システムは、前記同期パルス生成部および前記スイッチング制御回路の同期信号入力部を接続する同期パルスバスラインを備え、
前記同期パルス生成部は前記同期パルスバスラインに対してオープンコレクタ形式またはオープンドレイン形式でワイヤードOR接続され、
前記同期パルス生成部は前記同期パルスバスラインの立ち上がりまたは立ち下がりに同期して前記同期パルスを生成し、
前記同期パルスの周期は、前記スイッチング周期の２以上の整数倍であることを特徴とする電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の電源装置を備え、それらの入力部および出力部がそれぞれ並列接続された電源システムに関するものである。
【背景技術】
【０００２】
高出力化や冗長運転を目的として、複数の電源装置を並列接続して構成される電源システムが利用される。複数の電源装置を用いる場合、複数のスイッチング動作による干渉現象（スイッチングビート）を抑制するためには、各電源装置のスイッチング動作を同期させる必要がある。例えば特許文献１には、スイッチング電源回路のスイッチング動作のタイミング及び周波数を同期させるため、スレーブ側はマスター側から同期信号を受信する構成が示されている。また、特許文献２には、マスターとなる制御装置から位相をずらして同期信号をスレーブに送ることで、スイッチング周波数を同期させ且つ互いに位相角をもたせて電源装置を駆動する構成が示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平９−１６３７２８号公報
【特許文献２】特開２０１１−２５９５３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１や特許文献２に示されている電源システムでは、マスター用の電源装置とスレーブ用の電源装置のそれぞれを用意する必要がある。また、スイッチング動作のタイミングおよび周波数を同期させるための同期信号は高周波であるため、同期信号の伝送ラインを引き回すことにより、その伝送ラインはノイズの発生源になり、ノイズの受容部ともなるので、これらの対策が必要になる。【０００５】
本発明の目的は、マスター用の電源装置とスレーブ用の電源装置とを区別して設けることなく、また、同期信号の伝送ラインによるノイズの問題を解消した電源システムおよび電源装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の電源システムは、複数の電源装置を備え、それらの入力部および出力部がそれぞれ並列接続され、
前記複数の電源装置は、電力変換を行うコンバータ部と、スイッチング周期同期用の同期パルスを生成する同期パルス生成部と、前記同期パルスに同期して、スイッチ素子のスイッチング制御を行うスイッチング制御回路と、を備え、
前記電源システムは、前記同期パルス生成部および前記スイッチング制御回路の同期信号入力部を接続する同期パルスバスラインを備え、前記同期パルス生成部は前記同期パルスバスラインに対してオープンコレクタ形式またはオープンドレイン形式でワイヤードOR接続され、前記同期パルス生成部は前記同期パルスバスラインの立ち上がりまたは立ち下がりに同期して前記同期パルスを生成し、前記同期パルスの周期は、前記スイッチング周期の２以上の整数倍であることを特徴とする。
【０００７】
上記構成により、マスター・スレーブを区別する必要なく電源装置を同期させて並列運転できる。また、同期パルスはスイッチング周波数以下にできるため、同期パルスバスラインによる信号の歪みやノイズの発生・受容の課題を低減できる。【０００８】
前記同期パルス生成部は、前記スイッチング制御回路が他の電源装置のパルス生成部から出力された同期パルスにより同期した場合に、前記同期パルスの生成周期を、他の電源装置の同期パルス生成部から出力される同期パルスの周期より長く設定することが好ましい。これにより、電源装置は同じ構成でありながら、動作においてはマスターとスレーブを区別することができる。【０００９】
前記複数の電源装置のうち、少なくとも１つの電源装置の前記スイッチング制御回路は、前記同期パルスの立ち上がりまたは立ち下がりエッジと前記スイッチ素子のスイッチングとの間に一定の遅延時間を設定するものであってもよい。このことで、マルチフェーズ動作を実現できる。【００１０】
本発明の電源装置は、複数の電源装置の入力部および出力部がそれぞれ並列接続されて電源システムを構成する電源装置であり、
電源装置は、電力変換を行うコンバータ部と、スイッチング周期同期用の同期パルスを生成する同期パルス生成部と、前記同期パルスに同期して、スイッチ素子のスイッチング制御を行うスイッチング制御回路と、を備え、
前記電源システムは、前記同期パルス生成部および前記スイッチング制御回路の同期信号入力部を接続する同期パルスバスラインを備え、
前記同期パルス生成部は前記同期パルスバスラインに対してオープンコレクタ形式またはオープンドレイン形式でワイヤードOR接続され、
前記同期パルス生成部は前記同期パルスバスラインの立ち上がりまたは立ち下がりに同期して前記同期パルスを生成し、
前記同期パルスの周期は、前記スイッチング周期の２以上の整数倍であることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、マスター・スレーブを区別する必要なく電源装置を同期させて並列運転できる。また、同期パルスはスイッチング周波数以下にできるため、同期パルスバスラインによる信号の歪みやノイズの発生・受容の課題を低減できる。
【図面の簡単な説明】
【００１２】
【図１】図１は第１の実施形態に係る電源システムの回路図である。
【図２】図２は各コントローラ内の回路または機能をブロック化して表した図である。
【図３】図３は同期パルス生成部および同期ＰＷＭ生成部が発生する信号の波形図である。
【図４】図４は、同期パルス生成部の状態および同期パルスバスラインのレベルの波形図である。
【図５】図５は、第２の実施形態に係る電源システムにおける同期パルス生成部および同期ＰＷＭ生成部が発生する信号の波形図である。
【図６】図６は第３の実施形態に係る電源システムの回路図である。
【図７】図７は第３の実施形態に係る電源システムの動作を示す波形図である。
【図８】図８はインターリーブ動作について示す波形図である。
【発明を実施するための形態】
【００１３】
以降、図を参照して幾つかの具体的な例を挙げて、本発明を実施するための複数の形態を示す。各図中には同一箇所に同一符号を付している。各実施形態は例示であり、異なる実施形態で示した構成の部分的な置換または組み合わせが可能であることは言うまでもない。
【００１４】
《第１の実施形態》
図１は第１の実施形態に係る電源システムの回路図である。この電源システム２０１は、複数の電源装置ユニット（以下、単に「ユニット」）１００Ａ，１００Ｂ・・・を備え、それらの入力部および出力部がそれぞれ並列接続されて構成されている。図１では３つめ以降のユニットの図示は省略している。ユニット１００Ａ，１００Ｂ・・・のそれぞれは基本的に同一構成である。
【００１５】
ユニット１００Ａを例に挙げると、ユニット１００Ａは、コンバータ部１、ＰＷＭ制御部２、コントローラ１０Ａ、出力電圧検出回路３を備えている。コンバータ部１はスイッチ素子Ｑ１、ダイオードＤ１、インダクタＬ１およびキャパシタＣ１を備えて、非絶縁の降圧コンバータ回路を構成している。ＰＷＭ制御部２は、誤差増幅器ＯＰＡＭＰ１，ＰＷＭコンパレータＣＭＰ１、三角波生成回路２１を備えている。ＰＷＭ制御部２およびコントローラ１０Ａにより、本発明に係る「スイッチング制御回路」を構成する。
【００１６】
出力電圧検出回路３は抵抗Ｒ１，Ｒ０による分圧回路である。誤差増幅器ＯＰＡＭＰ１は基準電圧Vrefと出力電圧検出回路３の出力電圧とを比較し、誤差電圧をＰＷＭコンパレータＣＭＰ１の非反転端子へ与える。誤差増幅器ＯＰＡＭＰ１の反転入力端と出力端との間には、キャパシタＣ２および抵抗Ｒ２が接続されている。この回路は制御系の発振防止のための位相補償回路として作用する。
【００１７】
コントローラ１０ＡはマイクロコントロールユニットMCUで構成されている。コントローラ１０Ａは三角波生成回路２１に対して方形波信号を与える。三角波生成回路２１はこの方形波信号に同期して三角波信号を発生し、これをＰＷＭコンパレータＣＭＰ１の反転端子へ与える。ＰＷＭコンパレータＣＭＰ１は、非反転端子への入力電圧と三角波信号とを比較することでＰＷＭ変調信号をスイッチ素子Ｑ１へ与える。
【００１８】
スイッチ素子Ｑ１は上記ＰＷＭ変調された信号で制御される。スイッチ素子Ｑ１のオン期間にインダクタＬ１に励磁電流が流れ、オフ期間にダイオードＤ１を通して還流電流が流れる。
【００１９】
コントローラ１０Ａは同期パルスバスライン４へ同期パルス信号を出力する。上記方形波信号は同期パルス信号の立ち上がりまたは立ち下がりエッジと同期している。すなわち、コントローラ１０Ａは、同期パルス信号を出力するとともに、この同期パルス信号の立ち上がりまたは立ち下がりエッジと同期する方形波信号を発生する。
【００２０】
ユニット１００Ｂ内のコントローラ１０Ｂは、同期パルスバスライン４の電圧レベルを入力し、その立ち上がりまたは立ち下がりエッジと同期する方形波信号を発生し、これを三角波生成回路２１へ与える。
【００２１】
図２は各コントローラ内の回路または機能をブロック化して表した図である。コントローラ１０Ａ，１０Ｂ・・・は、同期ＰＷＭ生成部１１および同期パルス生成部１２を備えている。各ユニットの同期パルス生成部は同期パルスバスライン４に接続されている。このバスラインは抵抗Ｒｐでプルアップされている。同期パルス生成部１２の出力はオープンコレクタ形式である。したがって、同期パルス生成部１２は同期パルスバスライン４に対して、負論理でワイヤードOR（正論理でワイヤードNOR）接続されている。
【００２２】
同期ＰＷＭ生成部１１は同期パルスバスライン４の信号を同期信号として入力し、この同期信号に同期した方形波信号を発生する。同期パルス生成部１２は同期パルスバスライン４の信号を同期信号として入力する。また、同期パルス生成部１２は出力部のトランジスタをオンすることで同期パルスバスライン４をＬレベルにする。同期パルス生成部１２の動作については後に詳述する。
【００２３】
図３は上記同期パルス生成部１２および同期ＰＷＭ生成部１１が発生する信号の波形図である。同期パルスはPWM用方形波信号よりも周期が長い。起動直後などで、まだユニット間で同期が行われていない場合、いずれかのユニットのコントローラは同期パルス信号を出力する。これにより、同期パルスバスライン４はＨレベルからＬレベルに立ち下げられ、このエッジに同期パルスおよび同期PWM（方形波信号）が同期する。図３に示す例のように、各ユニットのコントローラ内の同期パルス生成部１２はそれぞれ一定周期TPULSEの同期パルスを生成する構成である場合、一旦同期した後は、各ユニットのコントローラ内の同期パルス生成部１２は同時に同期パルスを生成する。同期パルス生成部１２が生成する同期パルスの周期がユニット毎に異なる場合は、周期最小の同期パルス生成部１２が生成した同期パルスに他の同期パルス生成部１２が同期することになる。
【００２４】
図４は、同期パルス生成部１２の状態および同期パルスバスライン４の電圧レベルの波形図である。各信号の意味は次のとおりである。
【００２５】
Tx_CTR      同期パルス生成部xのタイマのカウンタ
Tx_EN        同期パルス生成部xの動作許可ビットであり、MCUの起動後の初期化処理完了後にＨレベルになる。
【００２６】
Tx_OUT      同期パルス生成部xの出力（同期パルスx）
同期パルス生成部の動作は次のとおりである。
【００２７】
・Tx_CTRはTPULSEまでカウントアップすると、値がクリアされる。
【００２８】
・Tx_CTRがカウントアップによるクリアが発生するとワンショットパルスTx_OUTを発生する。
【００２９】
・Tx_CTRは同期パルスバスライン４の立ち下がりエッジを検出すると値がクリアされる。
【００３０】
図４中の各タイミングにおける動作は次のとおりである。
【００３１】
ｔ１：同期パルス生成部ａの初期化が終了し、同期パルス生成部ａの動作が許可され、Ta_CTRのカウントアップが始まる。
【００３２】
ｔ２：Ta_CTRがTPULSEに達してクリアされ、Ta_OUTが出力される。Ta_OUTによりTa_CTRのクリアも行われるが、カウントアップによるクリアと同時に起きているため、外見上は同期による影響は見えない。同期パルスバスライン４の波形の立ち上がりがなまっているのは、同期パルスバスライン４の寄生容量への充電作用を表現している。
【００３３】
ｔ３：同期パルス生成部ｂの初期化が終了し、同期パルス生成部ｂの動作が許可され、Tb_CTRのカウントアップが始まる。
【００３４】
ｔ４：Ta_CTRがTPULSEに達してクリアされ、Ta_OUTが出力される。同期パルスバスライン４の立ち下がりを同期パルス生成部ｂが検出し、Tb_CTRをクリアする。カウントアップによるクリアではないので、このときTb_OUTは生成されない。
【００３５】
ｔ５：Ta_CTRおよびTb_CTRがTPULSEに達してクリアされる。Ta_OUTおよびTb_OUTが出力され、同期パルスバスライン４が立ち下り、すべての同期パルス生成部は同期する。
【００３６】
以降、ｔ４，ｔ５における処理を繰り返す。
【００３７】
このように、各電源装置ユニットをワイヤードOR接続した同期パルスバスラインを介して同期制御することにより、マスター・スレーブを区別することなく、電源装置を同期させることができる。
【００３８】
また、同期パルスはPWM用方形波信号よりも周期が長いため、同期パルスバスラインによる信号の歪みやノイズの発生・受容を抑制できる。
【００３９】
《第２の実施形態》
第２の実施形態は、ある同期パルス生成部が他のユニットの同期パルス生成部から出力された同期パルスにより同期した場合に、そのある同期パルス生成部の同期パルス生成周期を、同期した同期パルスの周期より長く設定する。第２の実施形態に係る電源システムの回路構成は図１に示したものと同じである。
【００４０】
図５は同期パルス生成部および同期ＰＷＭ生成部が発生する信号の波形図である。この図に示す例のように、同期パルス生成部が生成する同期パルスの周期がユニット毎に異なる場合は、周期最小（TPULSE_M）の同期パルス生成部が生成した同期パルスにより、他の同期パルス生成部が同期することになる。例えば、周期（TPULSE_S）の同期パルスを生成する同期パルス生成部を備えるコントローラであっても、周期最小（TPULSE_M）の同期パルス生成部が生成した同期パルスに同期することになる。
【００４１】
このように、一度同期パルスを生成したユニット（マスター）は、以降他のユニット（スレーブ）よりも同期パルス生成周期が短いため、以降は常にマスターとなったユニットから同期パルスが生成される。もしマスターが動作を停止した場合は、スレーブ動作をしていた別のユニットにより同期が行われ、そのユニットがマスターとなる。
【００４２】
なお、複数の電源装置が同時に起動した場合、複数のユニットが同時にマスターとなり、TPULSE_Mの同期パルスを生成する状態になることがある。このような場合には、TPULSE_Mを一定とせずTPULSE_S以下でランダムに変動させればよい。このことにより、マスターとなる電源装置を１つにすることができる。
【００４３】
本実施形態によれば、電源装置ユニットは同じ構成ながら、動作においてはマスターとスレーブを区別することができる。
【００４４】
《第３の実施形態》
図６は第３の実施形態に係る電源システムの回路図である。この電源システム２０２は、２つのユニット１００Ａ，１００Ｂを備え、それらの入力部および出力部がそれぞれ並列接続されて構成されている。この２つのユニット１００Ａ，１００Ｂの基本的な構成は図１に示したユニット１００Ａ，１００Ｂと同じであるが、スレーブ動作するコントローラの動作が異なる。
【００４５】
図７は第３の実施形態に係る電源システムの動作を示す波形図である。図３に示した例とは、コントローラ１０Ｂの同期PWM生成部が発生する信号同期PWMbの波形が異なる。この例では、スレーブとして動作するコントローラ１０Ｂ等内の同期ＰＷＭ生成部１１が発生する信号同期PWMbは同期パルスバスラインの立ち下がりエッジから一定時間遅延して立ち上がる。この遅延時間は、マスターとして動作するユニット（この例では１００Ａ）と、スレーブとして動作するユニット（この例では１００Ｂ）とがインターリーブ動作するように定めておいてもよいし、別途シリアル通信などの手段によりマスターとして動作するユニットからスレーブとして動作するユニットへ指令してもよい。
【００４６】
図８はインターリーブ動作について示す波形図である。ここで、ユニット１００Ａのスイッチング動作の位相をＡ相、ユニット１００Ｂのスイッチング動作の位相をＢ相で表すと、Ａ相とＢ相のインダクタ電流およびゲート電圧は図８に示すような波形となる。Ａ相ゲート電圧（ユニット１００Ａ内のスイッチ素子Ｑ１のゲート電圧）と、Ｂ相ゲート電圧（ユニット１００Ｂ内のスイッチ素子Ｑ１のゲート電圧）とは位相差がある。これに伴い、Ａ相インダクタ電流（ユニット１００Ａ内のインダクタＬ１に流れる電流）と、Ｂ相インダクタ電流（ユニット１００Ｂ内のインダクタＬ１に流れる電流）とに位相差が生じ、インターリーブ動作する。これにより出力電流のリプル成分を抑制できる。
【００４７】
なお、２相のインターリーブ動作に限らず、同様にして３相以上のマルチフェーズ動作をさせることもできる。すなわち、スレーブであるユニットを複数設け、これら複数のユニット内のコントローラの同期ＰＷＭ生成部に対して複数とおりの遅延時間を定めておくか、シリアル信号によりマスターからスレーブへ指令すればよい。例えば遅延時間が２とおりであれば、３相のマルチフェーズ動作となる。
【００４８】
《他の実施形態》
以上に示した実施形態では、コンバータ部が非絶縁の降圧コンバータ回路である例を示したが、コンバータ部は昇圧コンバータや昇降圧コンバータであってもよい。また絶縁トランスを用いた絶縁型であってもよい。また、ＰＷＭ制御部を誤差増幅器、ＰＷＭコンパレータおよび受動素子の組み合わせで構成したアナログ制御の例を示したが、これをＭＣＵで処理するディジタル制御としてもよい。
【００４９】
また、以上に示した実施形態では、同期パルス生成部の出力がオープンコレクタ形式であるが、同期パルス生成部の出力がMOS-FET回路で構成されている場合にはオープンドレイン形式とすればよい。
【符号の説明】
【００５０】
Ｃ１…キャパシタ
ＣＭＰ１…ＰＷＭコンパレータ
Ｄ１…ダイオード
Ｌ１…インダクタ
ＯＰＡＭＰ１…誤差増幅器
Ｑ１…スイッチ素子
Ｒｐ…プルアップ抵抗
１…コンバータ部
２…ＰＷＭ制御部
３…出力電圧検出回路
４…同期パルスバスライン
１０Ａ，１０Ｂ…コントローラ
１１…同期ＰＷＭ生成部
１２…同期パルス生成部
２１…三角波生成回路
１００Ａ，１００Ｂ…電源装置ユニット
２０１，２０２…電源システム
【図１】
0005999271.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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