(57)【特許請求の範囲】
【請求項１】
電子走行層と、
前記電子走行層の上方に形成された電子供給層と、
前記電子供給層の上方に形成された２次元電子ガス抑制層と、
前記電子供給層の上方で、前記２次元電子ガス抑制層を間に挟む位置に形成されたソース電極及びドレイン電極と、
前記２次元電子ガス抑制層の上方に形成されたゲート電極と、
少なくとも、前記２次元電子ガス抑制層と前記ゲート電極との間に位置してゲート絶縁膜として機能する第１の部位、及び前記電子供給層の上方で、前記第１の部位と前記ドレイン電極との間に位置する第２の部位を備えた絶縁層と、
を有し、
前記第２の部位の前記第１の部位側に位置する端部にテーパ状の傾斜面が形成されており、
前記ゲート電極は前記傾斜面に倣うようにして形成されており、
さらに、
前記第２の部位に前記第１の部位よりも薄い箇所が存在し、
前記薄い箇所は、前記第２の部位のうちの、前記ゲート電極が存在する領域であることを特徴とする化合物半導体装置。
【請求項２】
前記電子走行層はＧａＮ層であり、
前記電子供給層はＡｌＧａＮ層であり、
前記２次元電子ガス抑制層はｐ型ＧａＮ層であることを特徴とする請求項１に記載の化合物半導体装置。
【請求項３】
前記ゲート電極の下端の一部は、前記２次元電子ガス抑制層と前記ドレイン電極との間において、前記２次元電子ガス抑制層の上面よりも前記電子供給層側に位置していることを特徴とする請求項１又は２に記載の化合物半導体装置。
【請求項４】
電子走行層の上方に電子供給層を形成する工程と、
前記電子供給層の上方に２次元電子ガス抑制層を形成する工程と、
前記電子供給層の上方で、前記２次元電子ガス抑制層を間に挟む位置にソース電極及びドレイン電極を形成する工程と、
前記２次元電子ガス抑制層の上方にゲート電極を形成する工程と、
少なくとも、前記２次元電子ガス抑制層と前記ゲート電極との間に位置してゲート絶縁膜として機能する第１の部位、及び前記電子供給層の上方で、前記第１の部位と前記ドレイン電極との間に位置する第２の部位を備えた絶縁層を形成する工程と、
を有し、
前記絶縁層を形成する工程は、前記第２の部位の前記第１の部位側に位置する端部にテーパ状の傾斜面を形成する工程を有し、
前記ゲート電極を前記傾斜面に倣うようにして形成し、
さらに、
前記絶縁層を形成する工程は、前記第２の部位に前記第１の部位よりも薄い箇所が存在するように形成し、前記薄い箇所は、前記第２の部位のうちの、前記ゲート電極が存在する領域であることを特徴とする化合物半導体装置の製造方法。
【請求項５】
前記電子走行層はＧａＮ層であり、
前記電子供給層はＡｌＧａＮ層であり、
前記２次元電子ガス抑制層はｐ型ＧａＮ層であることを特徴とする請求項４に記載の化合物半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、窒化物系化合物半導体の高い飽和電子速度及び広いバンドギャップ等の特徴を利用した、高耐圧・高出力の化合物半導体装置の開発が活発に行われている。例えば、高電子移動度トランジスタ（ＨＥＭＴ：high electron mobility transistor）等の電界効果トランジスタの開発が行われている。その中でも、特にＧａＮ層を電子走行層（チャネル層）、ＡｌＧａＮ層を電子供給層として含むＧａＮ系ＨＥＭＴが注目されている。このようなＧａＮ系ＨＥＭＴでは、ＡｌＧａＮとＧａＮとの格子定数の差に起因する歪みがＡｌＧａＮ層に生じ、この歪みに伴ってピエゾ分極が生じ、高濃度の二次元電子ガスがＡｌＧａＮ層下のＧａＮ層の上面近傍に発生する。このため、高い出力が得られるのである。
【０００３】
但し、二次元電子ガスが高濃度で存在するために、ノーマリオフ型のトランジスタの実現が困難である。この課題を解決するために種々の技術について検討が行われている。例えば、ゲート電極と電子供給層との間にｐ型ＧａＮ層を形成して二次元電子ガスを打ち消す技術等が提案されている。
【０００４】
また、ゲートリーク電流の抑制のためには、ゲート絶縁膜を用いたＭＩＳ（metal insulator semiconductor）構造を採用することが好ましい。
【０００５】
しかしながら、従来のｐ型ＧａＮ層を備えたＭＩＳ構造のＧａＮ系ＨＥＭＴでは、ソース−ドレイン間のリーク電流の低減が困難となっている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−２４４０７２号公報
【特許文献２】特開２００６−３２５５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、ソース−ドレイン間のリーク電流を効果的に低減することができる化合物半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
化合物半導体装置の一態様には、電子走行層と、前記電子走行層の上方に形成された電子供給層と、前記電子供給層の上方に形成された２次元電子ガス抑制層と、が設けられている。前記電子供給層の上方で、前記２次元電子ガス抑制層を間に挟む位置に形成されたソース電極及びドレイン電極と、前記２次元電子ガス抑制層の上方に形成されたゲート電極と、が設けられている。更に、少なくとも、前記２次元電子ガス抑制層と前記ゲート電極との間に位置してゲート絶縁膜として機能する第１の部位、及び前記電子供給層の上方で、前記第１の部位と前記ドレイン電極との間に位置する第２の部位を備えた絶縁層が設けられている。前記第２の部位の前記第１の部位側に位置する端部にテーパ状の傾斜面が形成されており、前記ゲート電極は前記傾斜面に倣うようにして形成されている。
【０００９】
化合物半導体装置の製造方法の一態様では、前記電子走行層の上方に電子供給層を形成し、前記電子供給層の上方に２次元電子ガス抑制層を形成する。前記電子供給層の上方で、前記２次元電子ガス抑制層を間に挟む位置にソース電極及びドレイン電極を形成し、前記２次元電子ガス抑制層の上方にゲート電極を形成する。少なくとも、前記２次元電子ガス抑制層と前記ゲート電極との間に位置してゲート絶縁膜として機能する第１の部位、及び前記電子供給層の上方で、前記第１の部位と前記ドレイン電極との間に位置する第２の部位を備えた絶縁層を形成する。前記絶縁層を形成する際に、前記第２の部位の前記第１の部位側に位置する端部にテーパ状の傾斜面を形成し、前記ゲート電極を前記傾斜面に倣うようにして形成する。
【発明の効果】
【００１０】
上記の化合物半導体装置等によれば、絶縁層に適切な第２の部位が形成され、この第２の部位の傾斜面に倣うようにしてゲート電極が形成されているため、電界集中を緩和してソース−ドレイン間のリーク電流を効果的に低減することができる。
【図面の簡単な説明】
【００１１】
【図１】第１の実施形態に係る化合物半導体装置の構造を示す断面図である。
【図２】第２の実施形態に係る化合物半導体装置の構造を示す断面図である。
【図３Ａ】第２の実施形態に係る化合物半導体装置の製造方法を断面図である。
【図３Ｂ】図３Ａに引き続き、化合物半導体装置の製造方法を断面図である。
【図３Ｃ】図３Ｂに引き続き、化合物半導体装置の製造方法を断面図である。
【図３Ｄ】図３Ｃに引き続き、化合物半導体装置の製造方法を断面図である。
【図３Ｅ】図３Ｄに引き続き、化合物半導体装置の製造方法を断面図である。
【図４】第３の実施形態に係る化合物半導体装置の構造を示す断面図である。
【図５Ａ】第３の実施形態に係る化合物半導体装置の製造方法を断面図である。
【図５Ｂ】図５Ａに引き続き、化合物半導体装置の製造方法を断面図である。
【図５Ｃ】図５Ｂに引き続き、化合物半導体装置の製造方法を断面図である。
【図６】第４の実施形態に係るディスクリートパッケージを示す図である。
【図７】第５の実施形態に係るＰＦＣ回路を示す結線図である。
【図８】第６の実施形態に係る電源装置を示す結線図である。
【図９】第７の実施形態に係る高周波増幅器を示す結線図である。
【発明を実施するための形態】
【００１２】
以下、添付の図面を参照しながら実施形態について詳細に説明する。
【００１３】
（第１の実施形態）
先ず、第１の実施形態について説明する。図１は、第１の実施形態に係る化合物半導体装置の構造を示す断面図である。
【００１４】
第１の実施形態に係る化合物半導体装置（ＧａＮ系ＨＥＭＴ）では、図１に示すように、電子走行層（チャネル層）３の上方に電子供給層４が形成され、電子供給層４の上方にｐ型ＧａＮ層等の２次元電子ガス（２ＤＥＧ）抑制層５が形成されている。電子供給層４の材料のバンドギャップは、電子走行層３の材料のそれよりも大きい。電子供給層４の上方で、平面視で２ＤＥＧ抑制層５を間に挟む位置にソース電極１２ｓ及びドレイン電極１２ｄが形成されている。２ＤＥＧ抑制層５の上方にゲート電極２１が形成されている。また、電子供給層４の上方に、絶縁層２２が形成されている。絶縁層２２には、少なくとも、２ＤＥＧ抑制層５とゲート電極２１との間に位置してゲート絶縁膜として機能する第１の部位２２ａ、及び電子供給層４の上方で、平面視で第１の部位２２ａとドレイン電極１２ｄとの間に位置する第２の部位２２ｂが含まれている。そして、第２の部位２２ｂの、平面視で第１の部位２２ａ側に位置する端部にテーパ状の傾斜面２２ｃが形成されており、ゲート電極２１は傾斜面２２ｃに倣うようにして形成されている。
【００１５】
このように構成された第１の実施形態に係る化合物半導体装置では、電子供給層４のバンドギャップが電子走行層３のバンドギャップよりも大きいため、量子井戸が生じ、その量子井戸に電子が蓄積される。この結果、電子走行層３の電子供給層４との界面近傍に２次元電子ガス（２ＤＥＧ１３）が発生する。但し、２ＤＥＧ抑制層５及び第１の部位２２ａが設けられているため、２ＤＥＧ抑制層５の下方では、２ＤＥＧ１３が打ち消されている。このため、適切なノーマリオフ動作が実現可能である。また、ゲート電極２１は、第２の部位２２ｂの端部に形成された傾斜面２２ｃに倣うようにして形成されているため、その下方における電界集中が２ＤＥＧ抑制層５の直下からドレイン電極１２ｄに向かうに連れて徐々に緩和される。このため、従来のＧａＮ系ＨＥＭＴで生じているような電界集中に伴うソース−ドレイン間のリーク電流を効果的に抑制することができる。
【００１６】
（第２の実施形態）
次に、第２の実施形態について説明する。図２は、第２の実施形態に係る化合物半導体装置の構造を示す断面図である。
【００１７】
第２の実施形態に係る化合物半導体装置（ＧａＮ系ＨＥＭＴ）では、図２に示すように、基板１０１上にバッファ層１０２、電子走行層（チャネル層）１０３及び電子供給層１０４が形成されている。電子供給層１０４の材料のバンドギャップは、電子走行層１０３の材料のそれよりも大きい。バッファ層１０２、電子走行層１０３及び電子供給層１０４に、素子領域を区画する素子分離領域１０６が形成されている。電子供給層１０４及び素子分離領域１０６上に保護膜１０７が形成されている。保護膜１０７には、素子領域内に位置する開口部１０７ａが形成されており、この開口部１０７ａ内において電子供給層１０４上に２ＤＥＧ抑制層１０５が形成されている。開口部１０７ａはテーパ状に形成されており、その内側面は、例えば平坦な傾斜面１０７ｂとなっている。また、２ＤＥＧ抑制層１０５を覆う絶縁膜１０８が、２ＤＥＧ抑制層１０５を基準として傾斜面１０７ｂの外側まで延出して保護膜１０７上に形成されている。この絶縁膜１０８上にゲート電極１２１が形成されている。更に、ゲート電極１２１を覆う絶縁膜１１０が保護膜１０７上に形成されている。絶縁膜１１０及び保護膜１０７の平面視で２ＤＥＧ抑制層１０５を間に挟む位置に開口部１１１ｓ及び開口部１１１ｄが形成されており、開口部１１１ｓ及び開口部１１１ｄ内に、それぞれソース電極１１２ｓ及びドレイン電極１１２ｄが形成されている。
【００１８】
また、本実施形態では、保護膜１０７及び絶縁膜１０８の積層体を含む絶縁層１２２が、ゲート絶縁膜として機能する第１の部位１２２ａ、及び平面視で第１の部位１２２ａとドレイン電極１１２ｄとの間に位置する第２の部位１２２ｂを備えている。そして、第２の部位１２２ｂの、平面視で第１の部位１２２ａ側に位置する端部にテーパ状の傾斜面１２２ｃが存在し、ゲート電極１２１がこの傾斜面１２２ｃに倣うようにして形成されている。
【００１９】
第２の実施形態では、電子供給層１０４のバンドギャップが電子走行層１０３のバンドギャップよりも大きいため、量子井戸が生じ、その量子井戸に電子が蓄積される。この結果、電子走行層１０３の電子供給層１０４との界面近傍に２次元電子ガス（２ＤＥＧ１１３）が発生する。但し、２ＤＥＧ抑制層１０５の下方では、２ＤＥＧ抑制層１０５の作用により２ＤＥＧ１１３が打ち消されている。このため、ノーマリオフ動作が可能である。
【００２０】
更に、本実施形態では、ゲート電極１２１が第２の部位１２２ｂの端部に形成された傾斜面１２２ｃに倣うようにして形成されているため、その下方における電界集中が２ＤＥＧ抑制層１０５の直下からドレイン電極１１２ｄに向かうに連れて徐々に緩和される。このため、従来のＧａＮ系ＨＥＭＴで生じているような電界集中に伴うソース−ドレイン間のリーク電流を効果的に抑制することができる。特に、平面視で２ＤＥＧ抑制層１０５とドレイン電極１１２ｄとの間の領域では、ゲート電極１２１の下端と電子供給層１０４との間には薄い絶縁膜１０８が存在するだけである。このため、この領域における電界集中をより効果的に緩和することができる。そして、ソース−ドレイン間のリーク電流をより効果的に低減することができる。
【００２１】
次に、第２の実施形態に係る化合物半導体装置の製造方法について説明する。図３Ａ〜図３Ｅは、第２の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。
【００２２】
先ず、図３Ａ（ａ）に示すように、Ｓｉ基板又はＳｉＣ基板等の基板１０１上にバッファ層１０２を形成する。バッファ層１０２としては、例えば厚さが０．５μｍ〜５．０μｍ程度のＡｌＮ層を形成する。バッファ層１０２として、ＡｌＮ層及びＧａＮ層を交互に複数積層した積層体を形成してもよく、基板１０１との界面から離間するほどＡｌ組成が減少するＡｌxＧａ(1-x)Ｎ（０＜ｘ≦１）層（基板１０１との界面ではＡｌＮ）を形成してもよい。その後、バッファ層１０２上に電子走行層（チャネル層）１０３を形成する。電子走行層１０３としては、例えば厚さが１μｍ〜３μｍ程度のＧａＮ層を形成する。続いて、電子走行層１０３上に電子供給層１０４を形成する。電子供給層１０４としては、例えば厚さが５ｎｍ〜４０ｎｍ程度でＡｌ組成が１０％以上３０％以下のＡｌＧａＮ層を形成する。電子走行層１０３のＧａＮのバンドギャップよりも電子供給層１０４のＡｌＧａＮのバンドギャップが大きいので、量子井戸が生じ、その量子井戸に電子が蓄積される。この結果、キャリアである２次元電子ガス（２ＤＥＧ）が電子走行層１０３の電子供給層１０４との界面近傍に発生する。次いで、電子供給層１０４上に、２ＤＥＧを減少させる２ＤＥＧ抑制層１０５を形成する。この結果、電子走行層１０３の電子供給層１０４との界面近傍に発生していた２ＤＥＧが消失する。２ＤＥＧ抑制層１０５としては、例えば厚さが１０ｎｍ〜１５０ｎｍ程度で、ｐ型不純物としてＭｇを４×１０19ｃｍ-3程度の濃度で含有するｐ型ＧａＮ層を形成する。
【００２３】
次いで、図３Ａ（ｂ）に示すように、２ＤＥＧ抑制層１０５のＧａＮ系ＨＥＭＴのゲートを形成する予定の部分を覆うエッチングマスク等を用いて、ドライエッチングにより２ＤＥＧ抑制層１０５の他の部分を除去する。この結果、２ＤＥＧ抑制層１０５が除去された領域において、２ＤＥＧが電子走行層１０３の電子供給層１０４との界面近傍に再度発生する。このドライエッチングでは、例えば塩素系ガス又はＳＦx系ガスをエッチングガスとして用いる。その後、イオン注入により少なくとも電子供給層１０４及び電子走行層１０３の結晶にダメージを与えて、素子領域を区画する素子分離領域１０６を形成する。このイオン注入では、例えばＡｒイオン又はＢ系のイオンの注入を行う。
【００２４】
続いて、図３Ｂ（ｃ）に示すように、全面に保護膜１０７を形成する。保護膜１０７としては、例えば厚さが１００ｎｍ〜５００ｎｍ程度のシリコン窒化膜をプラズマ化学気相成長（ＣＶＤ：chemical vapor deposition）法、熱ＣＶＤ法又は原子層堆積（ＡＬＤ：atomic layer deposition）法により形成する。プラズマＣＶＤ法により形成する場合、例えば成膜温度は４００℃程度とする。次いで、保護膜１０７上に、開口部を形成する予定の領域を露出し、他の部分を覆うレジストパターン１３１を形成する。
【００２５】
その後、図３Ｂ（ｄ）に示すように、レジストパターン１３１をエッチングマスクとして用いて保護膜１０７のウェットエッチングを行う。このウェットエッチングでは、例えばフッ酸を含む薬液をエッチング液として用いる。このウェットエッチングの結果、内側面が傾斜した開口部１０７ａが形成される。つまり、保護膜１０７に傾斜面１０７ｂが形成される。この傾斜面１０７ｂは平面であり、電子供給層１０４の表面に対して４５°程度傾斜する。
【００２６】
続いて、図３Ｃ（ｅ）に示すように、レジストパターン１３１を除去する。そして、全面にゲート絶縁膜として機能する絶縁膜１０８を形成する。絶縁膜１０８としては、例えば厚さが５ｎｍ〜１００ｎｍ程度のアルミニウム窒化膜、シリコン窒化膜、アルミニウム酸窒化膜、ハフニウム酸化膜又はアルミニウム酸化膜等をＡＬＤ法等により形成する。また、これらの積層体を形成してもよい。すなわち、例えばアルミニウム窒化膜及びその上のシリコン窒化膜の積層体を形成してもよい。絶縁膜１０８の形成後に４００℃〜１０００℃程度のアニールを行ってもよい。
【００２７】
次いで、図３Ｃ（ｆ）に示すように、絶縁膜１０８上に導電膜１０９を形成する。導電膜１０９としては、例えば厚さが１０ｎｍ〜５００ｎｍ程度のチタン膜、チタン窒化膜、タンタル窒化膜、アルミニウム膜等を物理気相成長（ＰＶＤ：physical vapor deposition）法にて形成する。その後、導電膜１０９上に、ゲート電極１２１を形成する予定の領域を覆い、他の部分を露出するレジストパターン１３２を形成する。
【００２８】
続いて、図３Ｄ（ｇ）に示すように、レジストパターン１３２をエッチングマスクとして用いて導電膜１０９及び絶縁膜１０８のドライエッチングを行う。そして、レジストパターン１３２を除去する。ドライエッチング後の導電膜１０９がゲート電極１２１となる。
【００２９】
次いで、図３Ｄ（ｈ）に示すように、全面に絶縁膜１１０を形成する。絶縁膜１１０としては、例えばシリコン酸化膜を形成する。絶縁膜１１０の表面は平坦にすることが好ましく、そのために絶縁膜１１０としてスピンオングラス（ＳＯＧ：spin on glass）を用いたシリコン酸化膜を形成してもよい。また、堆積法等によりシリコン酸化膜等を形成した後に、その表面を化学機械的研磨（ＣＭＰ：chemical mechanical polishing）法等により平坦化してもよい。その後、絶縁膜１１０上に、ソース電極を形成する予定の領域及びドレイン電極を形成する予定の領域を露出し、他の部分を覆うレジストパターン１３３を形成する。
【００３０】
続いて、図３Ｅ（ｉ）に示すように、レジストパターン１３３をエッチングマスクとして用いて絶縁膜１１０及び保護膜１０７のドライエッチングを行う。この結果、ソース電極用の開口部１１１ｓ及びドレイン電極用の開口部１１１ｄが絶縁膜１１０及び保護膜１０７に形成される。このドライエッチングでは、例えば、並行平板型エッチング装置を用いて、ＣＦ4、ＳＦ6、ＣＨＦ3又はフッ素を含むガス雰囲気にて、基板温度を２５℃〜２００℃とし、圧力を１０ｍＴ〜２Ｔｏｒｒとし、ＲＦパワーを１０Ｗ〜４００Ｗとする。
【００３１】
次いで、図３Ｅ（ｊ）に示すように、開口部１１１ｓ内にソース電極１１２ｓを形成し、開口部１１１ｄ内にドレイン電極１１２ｄを形成する。ソース電極１１２ｓ及びドレイン電極１１２ｄとしては、例えば厚さが１０ｎｍのタンタル膜及びその上の厚さが３００ｎｍのアルミニウム膜の積層体をＰＶＤ法にて形成する。その後、アニール処理を行ってソース電極１１２ｓ及びドレイン電極１１２ｄに含まれるタンタル膜を、よりコンタクト抵抗が低い膜に変化させる。例えば、このアニール処理の雰囲気は、希ガス、窒素、酸素、アンモニア及び水素の１種又は２種以上の雰囲気とし、時間は１８０秒間以下とし、温度は５５０℃〜６５０℃とする。このアニール処理によって、タンタル膜とアルミニウム膜とが反応し、半導体部分（電子供給層１０４）に対して微少なＡｌスパイクが生じる。この結果、コンタクト抵抗が低下する。このとき、Ａｌの低い仕事関数も低抵抗化に寄与する。
【００３２】
その後、配線及びパッシベーション膜等を形成して化合物半導体装置を完成させる。
【００３３】
なお、２ＤＥＧを再度発生させる際に、平面視でゲートを形成する予定の領域以外の領域において、２ＤＥＧ抑制層１０５の全体を除去するのではなく、２ＤＥＧ抑制層１０５を薄くするだけでもよい。この場合、薄膜化後の厚さは１０ｎｍ以下とすることが好ましい。十分な量の２ＤＥＧを発生させるためである。
【００３４】
（第３の実施形態）
次に、第３の実施形態について説明する。図４は、第３の実施形態に係る化合物半導体装置の構造を示す断面図である。
【００３５】
第３の実施形態に係る化合物半導体装置（ＧａＮ系ＨＥＭＴ）では、図４に示すように、第２の実施形態における絶縁膜１０８に代えて、絶縁膜１０８ａ及び絶縁膜１０８ｂの積層体が設けられている。少なくとも絶縁膜１０８ｂは絶縁膜１０８よりも薄い。絶縁膜１０８ｂはゲート電極１２１の下方全体に形成されているのに対し、絶縁膜１０８ａはゲート電極１２１の下方の一部のみに形成されている。すなわち、平面視で２ＤＥＧ抑制層１０５とドレイン電極１１２ｄとの間の領域では、絶縁膜１０８ａは、保護膜１０７との間に隙間１１５が存在するように形成されている。そして、この隙間１１５に絶縁膜１０８ｂが入り込んでいる。他の構成は第２の実施形態と同様である。
【００３６】
第３の実施形態でも、第２の実施形態と同様に、ノーマリオフ動作が可能である。また、保護膜１０７、絶縁膜１０８ａ及び絶縁膜１０８ｂの積層体が、第１の部位１２２ａ及び第２の部位１２２ｂを備えた絶縁層１２２として機能する。そして、ゲート電極１２１の下端と電子供給層１０４との間に絶縁膜１０８よりも薄い絶縁膜１０８ｂのみが介在する領域が、平面視で２ＤＥＧ抑制層１０５とドレイン電極１１２ｄとの間に存在する。つまり、第１の部位１２２ａよりも薄い絶縁膜１０８ｂのみが介在する領域が、平面視で２ＤＥＧ抑制層１０５とドレイン電極１１２ｄとの間に存在する。このため、第２の実施形態よりも一層、電界集中を緩和することができ、ソース−ドレイン間のリーク電流を抑制することができる。
【００３７】
次に、第３の実施形態に係る化合物半導体装置の製造方法について説明する。図５Ａ〜図５Ｃは、第３の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。
【００３８】
先ず、図５Ａ（ａ）に示すように、第２の実施形態と同様にして保護膜１０７への開口部１０７ａの形成及びレジストパターン１３１の除去までの処理を行う。そして、全面にゲート絶縁膜として機能する絶縁膜１０８ａを形成する。絶縁膜１０８ａとしては、例えばアルミニウム窒化膜、シリコン窒化膜、アルミニウム酸窒化膜、ハフニウム酸化膜又はアルミニウム酸化膜等をＡＬＤ法等により形成する。また、これらの積層体を形成してもよい。すなわち、例えばアルミニウム窒化膜及びその上のシリコン窒化膜の積層体を形成してもよい。なお、絶縁膜１０８ａは、第２の実施形態における絶縁膜１０８よりも薄く、例えば半分程度の厚さに形成する。
【００３９】
次いで、図５Ａ（ｂ）に示すように、上述の隙間１１５が存在するように絶縁膜１０８ａを加工するために、絶縁膜１０８ａを残存させる領域を覆い、他の部分を露出するレジストパターン１３４を絶縁膜１０８ａ上に形成する。
【００４０】
その後、図５Ｂ（ｃ）に示すように、レジストパターン１３４をエッチングマスクとして用いて絶縁膜１０８ａのエッチングを行う。この結果、絶縁膜１０８ａと保護膜１０７との間に隙間１１５が形成される。このエッチングとしては、例えばフッ酸を含む薬液を用いたウェットエッチングを行う。
【００４１】
続いて、図５Ｂ（ｄ）に示すように、レジストパターン１３４を除去する。そして、全面にゲート絶縁膜として機能する絶縁膜１０８ｂを形成する。絶縁膜１０８ｂとしては、例えば厚さが５ｎｍ〜１００ｎｍ程度のアルミニウム窒化膜、シリコン窒化膜、アルミニウム酸窒化膜、ハフニウム酸化膜又はアルミニウム酸化膜等をＡＬＤ法等により形成する。また、これらの積層体を形成してもよい。すなわち、例えばアルミニウム窒化膜及びその上のシリコン窒化膜の積層体を形成してもよい。絶縁膜１０８ｂの形成後に４００℃〜１０００℃程度で６０秒間程度のアニールを行ってもよい。
【００４２】
次いで、図５Ｃ（ｅ）に示すように、第２の実施形態と同様にして、絶縁膜１０８ｂ上に導電膜１０９を形成し、導電膜１０９上にレジストパターン１３２を形成する。その後、レジストパターン１３２をエッチングマスクとして用いて導電膜１０９、絶縁膜１０８ｂ及び絶縁膜１０８ａのドライエッチングを行う。
【００４３】
続いて、図５Ｄ（ｇ）に示すように、レジストパターン１３２を除去する。そして、第２の実施形態と同様にして、絶縁膜１１０の形成以降の処理を行う。
【００４４】
このようにして、化合物半導体装置を完成させる。
【００４５】
なお、第２の実施形態、第３の実施形態では、平面視で２ＤＥＧ抑制層１０５とドレイン電極１１２ｄとの間において、絶縁層１２２の上面の一部が２ＤＥＧ抑制層１０５の上面よりも電子供給層１０４側に位置している。つまりゲート電極１２１の下端の一部が２ＤＥＧ抑制層１０５の上面よりも電子供給層１０４側に位置している。ゲート電極１２１の下端の全体が２ＤＥＧ抑制層１０５の上面と同一の面内又は電子供給層１０４から離間した側に位置していてもよい。
【００４６】
また、第２の実施形態、第３の実施形態では、電子走行層１０３にＧａＮが用いられ、電子供給層１０４にＡｌＧａＮが用いられ、ＧａＮ及びＡｌＧａＮの量子井戸構造が採用されているが、２ＤＥＧを発生させることが可能であれば、電子走行層１０３及び電子供給層１０４の材料は特に限定されない。
【００４７】
（第４の実施形態）
次に、第４の実施形態について説明する。第４の実施形態は、ＧａＮ系ＨＥＭＴを含む化合物半導体装置のディスクリートパッケージに関する。図６は、第４の実施形態に係るディスクリートパッケージを示す図である。
【００４８】
第４の実施形態では、図６に示すように、第１〜第３の実施形態のいずれかの化合物半導体装置のＨＥＭＴチップ２１０の裏面がはんだ等のダイアタッチ剤２３４を用いてランド（ダイパッド）２３３に固定されている。また、ドレイン電極１２ｄ又は１１２ｄが接続されたドレインパッド２２６ｄに、Ａｌワイヤ等のワイヤ２３５ｄが接続され、ワイヤ２３５ｄの他端が、ランド２３３と一体化しているドレインリード２３２ｄに接続されている。ソース電極１２ｓ又は１１２ｓに接続されたソースパッド２２６ｓにＡｌワイヤ等のワイヤ２３５ｓが接続され、ワイヤ２３５ｓの他端がランド２３３から独立したソースリード２３２ｓに接続されている。ゲート電極２１又は１２１に接続されたゲートパッド２２６ｇにＡｌワイヤ等のワイヤ２３５ｇが接続され、ワイヤ２３５ｇの他端がランド２３３から独立したゲートリード２３２ｇに接続されている。そして、ゲートリード２３２ｇの一部、ドレインリード２３２ｄの一部及びソースリード２３２ｓの一部が突出するようにして、ランド２３３及びＨＥＭＴチップ２１０等がモールド樹脂２３１によりパッケージングされている。
【００４９】
このようなディスクリートパッケージは、例えば、次のようにして製造することができる。先ず、ＨＥＭＴチップ２１０をはんだ等のダイアタッチ剤２３４を用いてリードフレームのランド２３３に固定する。次いで、ワイヤ２３５ｇ、２３５ｄ及び２３５ｓを用いたボンディングにより、ゲートパッド２２６ｇをリードフレームのゲートリード２３２ｇに接続し、ドレインパッド２２６ｄをリードフレームのドレインリード２３２ｄに接続し、ソースパッド２２６ｓをリードフレームのソースリード２３２ｓに接続する。その後、トランスファーモールド法にてモールド樹脂２３１を用いた封止を行う。続いて、リードフレームを切り離す。
【００５０】
（第５の実施形態）
次に、第５の実施形態について説明する。第５の実施形態は、ＧａＮ系ＨＥＭＴを含む化合物半導体装置を備えたＰＦＣ（Power Factor Correction）回路に関する。図７は、第５の実施形態に係るＰＦＣ回路を示す結線図である。
【００５１】
ＰＦＣ回路２５０には、スイッチ素子（トランジスタ）２５１、ダイオード２５２、チョークコイル２５３、コンデンサ２５４及び２５５、ダイオードブリッジ２５６、並びに交流電源（ＡＣ）２５７が設けられている。そして、スイッチ素子２５１のドレイン電極と、ダイオード２５２のアノード端子及びチョークコイル２５３の一端子とが接続されている。スイッチ素子２５１のソース電極と、コンデンサ２５４の一端子及びコンデンサ２５５の一端子とが接続されている。コンデンサ２５４の他端子とチョークコイル２５３の他端子とが接続されている。コンデンサ２５５の他端子とダイオード２５２のカソード端子とが接続されている。また、スイッチ素子２５１のゲート電極にはゲートドライバが接続されている。コンデンサ２５４の両端子間には、ダイオードブリッジ２５６を介してＡＣ２５７が接続される。コンデンサ２５５の両端子間には、直流電源（ＤＣ）が接続される。そして、本実施形態では、スイッチ素子２５１に、第１〜第３の実施形態のいずれかの化合物半導体装置が用いられている。
【００５２】
ＰＦＣ回路２５０の製造に際しては、例えば、はんだ等を用いて、スイッチ素子２５１をダイオード２５２及びチョークコイル２５３等に接続する。
【００５３】
（第６の実施形態）
次に、第６の実施形態について説明する。第６の実施形態は、ＧａＮ系ＨＥＭＴを含む化合物半導体装置を備えた電源装置に関する。図８は、第６の実施形態に係る電源装置を示す結線図である。
【００５４】
電源装置には、高圧の一次側回路２６１及び低圧の二次側回路２６２、並びに一次側回路２６１と二次側回路２６２との間に配設されるトランス２６３が設けられている。
【００５５】
一次側回路２６１には、第６の実施形態に係るＰＦＣ回路２５０、及びＰＦＣ回路２５０のコンデンサ２５５の両端子間に接続されたインバータ回路、例えばフルブリッジインバータ回路２６０が設けられている。フルブリッジインバータ回路２６０には、複数（ここでは４つ）のスイッチ素子２６４ａ、２６４ｂ、２６４ｃ及び２６４ｄが設けられている。
【００５６】
二次側回路２６２には、複数（ここでは３つ）のスイッチ素子２６５ａ、２６５ｂ及び２６５ｃが設けられている。
【００５７】
本実施形態では、一次側回路２６１を構成するＰＦＣ回路２５０のスイッチ素子２５１、並びにフルブリッジインバータ回路２６０のスイッチ素子２６４ａ、２６４ｂ、２６４ｃ及び２６４ｄに、第１〜第３の実施形態のいずれかの化合物半導体装置が用いられている。一方、二次側回路２６２のスイッチ素子２６５ａ、２６５ｂ及び２６５ｃには、シリコンを用いた通常のＭＩＳ型ＦＥＴ（電界効果トランジスタ）が用いられている。
【００５８】
（第７の実施形態）
次に、第７の実施形態について説明する。第７の実施形態は、ＧａＮ系ＨＥＭＴを含む化合物半導体装置を備えた高周波増幅器に関する。図９は、第７の実施形態に係る高周波増幅器を示す結線図である。
【００５９】
高周波増幅器には、ディジタル・プレディストーション回路２７１、ミキサー２７２ａ及び２７２ｂ、並びにパワーアンプ２７３が設けられている。
【００６０】
ディジタル・プレディストーション回路２７１は、入力信号の非線形歪みを補償する。ミキサー２７２ａは、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ２７３は、第１〜第３の実施形態のいずれかの化合物半導体装置を備えており、交流信号とミキシングされた入力信号を増幅する。なお、本実施形態では、例えば、スイッチの切り替えにより、出力側の信号をミキサー２７２ｂで交流信号とミキシングしてディジタル・プレディストーション回路２７１に送出できる。
【００６１】
以下、本発明の諸態様を付記としてまとめて記載する。
【００６２】
（付記１）
電子走行層と、
前記電子走行層の上方に形成された電子供給層と、
前記電子供給層の上方に形成された２次元電子ガス抑制層と、
前記電子供給層の上方で、前記２次元電子ガス抑制層を間に挟む位置に形成されたソース電極及びドレイン電極と、
前記２次元電子ガス抑制層の上方に形成されたゲート電極と、
少なくとも、前記２次元電子ガス抑制層と前記ゲート電極との間に位置してゲート絶縁膜として機能する第１の部位、及び前記電子供給層の上方で、前記第１の部位と前記ドレイン電極との間に位置する第２の部位を備えた絶縁層と、
を有し、
前記第２の部位の前記第１の部位側に位置する端部にテーパ状の傾斜面が形成されており、
前記ゲート電極は前記傾斜面に倣うようにして形成されていることを特徴とする化合物半導体装置。
【００６３】
（付記２）
前記電子走行層はＧａＮ層であり、
前記電子供給層はＡｌＧａＮ層であり、
前記２次元電子ガス抑制層はｐ型ＧａＮ層であることを特徴とする付記１に記載の化合物半導体装置。
【００６４】
（付記３）
前記ゲート電極の下端の一部は、前記２次元電子ガス抑制層と前記ドレイン電極との間において、前記２次元電子ガス抑制層の上面よりも前記電子供給層側に位置していることを特徴とする付記１又は２に記載の化合物半導体装置。
【００６５】
（付記４）
前記第２の部位に前記第１の部位よりも薄い箇所が存在することを特徴とする付記１乃至３のいずれか１項に記載の化合物半導体装置。
【００６６】
（付記５）
前記傾斜面は、前記電子供給層の上面に対して４５°傾斜していることを特徴とする付記１乃至４のいずれか１項に記載の化合物半導体装置。
【００６７】
（付記６）
電子走行層の上方に電子供給層を形成する工程と、
前記電子供給層の上方に２次元電子ガス抑制層を形成する工程と、
前記電子供給層の上方で、前記２次元電子ガス抑制層を間に挟む位置にソース電極及びドレイン電極を形成する工程と、
前記２次元電子ガス抑制層の上方にゲート電極を形成する工程と、
少なくとも、前記２次元電子ガス抑制層と前記ゲート電極との間に位置してゲート絶縁膜として機能する第１の部位、及び前記電子供給層の上方で、前記第１の部位と前記ドレイン電極との間に位置する第２の部位を備えた絶縁層を形成する工程と、
を有し、
前記絶縁層を形成する工程は、前記第２の部位の前記第１の部位側に位置する端部にテーパ状の傾斜面を形成する工程を有し、
前記ゲート電極を前記傾斜面に倣うようにして形成することを特徴とする化合物半導体装置の製造方法。
【００６８】
（付記７）
前記電子走行層はＧａＮ層であり、
前記電子供給層はＡｌＧａＮ層であり、
前記２次元電子ガス抑制層はｐ型ＧａＮ層であることを特徴とする付記６に記載の化合物半導体装置の製造方法。
【００６９】
（付記８）
前記絶縁層の上面の一部を、前記２次元電子ガス抑制層と前記ドレイン電極との間において、前記２次元電子ガス抑制層の上面よりも前記電子供給層側に位置させることを特徴とする付記６又は７に記載の化合物半導体装置の製造方法。
【００７０】
（付記９）
前記絶縁層を形成する工程は、前記第２の部位に前記第１の部位よりも薄い箇所を形成する工程を有することを特徴とする付記６乃至８のいずれか１項に記載の化合物半導体装置の製造方法。
【００７１】
（付記１０）
前記傾斜面は、前記電子供給層の上面に対して４５°傾斜していることを特徴とする付記６乃至９のいずれか１項に記載の化合物半導体装置の製造方法。
【符号の説明】
【００７２】
３：電子走行層
４：電子供給層
５：２次元電子ガス（２ＤＥＧ）抑制層
１２ｇ：ゲート電極
１２ｓ：ソース電極
１２ｄ：ドレイン電極
２２：絶縁層
２２ａ：第１の部位
２２ｂ：第２の部位
２２ｃ：傾斜面
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６】
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【図７】
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【図８】
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【図９】
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