(57)【特許請求の範囲】
【請求項１】
第１の順方向電圧が印加される第１のPN接合素子と，
前記第１のＰＮ接合素子と電流密度が異なり，前記第１の順方向電圧より高い第２の順方向電圧が印加される第２のPN接合素子と，
前記第１のPN接合素子のアノードが第１の入力に接続され，出力と第１の電位との間に直列に設けられた第１および第２の抵抗の第１の接続ノードが第２の入力に接続され，前記出力に第１の出力電圧を生成する第１の差動増幅器と，
前記第２のPN接合素子のアノードが第１の入力に接続され，出力と前記第１の差動増幅器の出力との間に直列に設けられた第４および第３の抵抗の第２の接続ノードが第２の入力に接続され，前記出力に基準電圧を生成する第２の差動増幅器とを有し，
前記第１の出力電圧は，前記第２の順方向電圧と温度依存特性が異なり，
前記第１の出力電圧は，前記第１および第２の抵抗の抵抗比に応じて，第１の温度で，前記第２の順方向電圧と同じ電圧になり，
前記第３および第４の抵抗の抵抗比が可変である基準電圧生成回路。
【請求項２】
第１の順方向電圧を有する第１のPN接合素子と，
前記第１のＰＮ接合素子と電流密度が異なり，前記第１の順方向電圧より高い第２の順方向電圧を有する第２のPN接合素子と，
前記第１の順方向電圧が第１の入力に入力され，出力が第２の入力に入力され，前記出力に前記第１の順方向電圧を生成する第１の差動増幅器と，
前記第２の順方向電圧が第１の入力に入力され，出力が第２の入力に入力され，前記出力と第１の電位との間に第５および第６の抵抗が設けられ，前記第５および第６の抵抗の第３の接続ノードに第３の出力電圧を生成する第３の差動増幅器と，
前記第３の出力電圧が第１の入力に入力され，出力と前記第１の差動増幅器の出力との間に直列に設けられた第４および第３の抵抗の第２の接続ノードが第２の入力に入力され，前記出力に基準電圧を生成する第２の差動増幅器とを有し，
前記第３の出力電圧は，前記第１の順方向電圧と温度依存特性が異なり，
前記第３の出力電圧は，前記第５および第６の抵抗の抵抗比に応じて，第１の温度で，前記第１の順方向電圧と同じ電圧になり，
前記第３および第４の抵抗の抵抗比が可変である基準電圧生成回路。
【請求項３】
第１の順方向電圧を有する第１のPN接合素子と，
前記第１のＰＮ接合素子と電流密度が異なり，前記第１の順方向電圧より高い第２の順方向電圧を有する第２のPN接合素子と，
前記第１の順方向電圧が第１の入力に入力され，出力と第１の電位との間に直列に設けられた第１および第２の抵抗の第１の接続ノードが第２の入力に入力され，前記出力に第１の出力電圧を生成する第１の差動増幅器と，
前記第２の順方向電圧が第１の入力に入力され，出力が第２の入力に入力され，前記出力と前記第１の電位との間に第５および第６の抵抗が設けられ，前記第５および第６の抵抗の第３の接続ノードに第３の出力電圧を生成する第３の差動増幅器と，
前記第３の出力電圧が第１の入力に入力され，出力と前記第１の差動増幅器の出力との間に直列に設けられた第４および第３の抵抗の第２の接続ノードが第２の入力に入力され，前記出力に基準電圧を生成する第２の差動増幅器とを有し，
前記第１の出力電圧は，前記第３の出力電圧と温度依存特性が異なり，
前記第１の出力電圧は，前記第１および第２の抵抗の抵抗比および第５および第６の抵抗の抵抗比に応じて，第１の温度で，前記第３の出力電圧と同じ電圧になり，
前記第３および第４の抵抗の抵抗比が可変である基準電圧生成回路。
【請求項４】
請求項１、２、３のいずれかにおいて，
前記可変調節される前記第３および第４の抵抗の抵抗比に応じて，前記第１の温度のおける前記基準電圧を一定電圧に保ちながら且つ前記基準電圧の温度依存特性の傾きが変化する基準電圧生成回路。
【請求項５】
請求項１、２、３、４のいずれかにおいて，
前記第１の温度は、室温である基準電圧生成回路。
【請求項６】
請求項１乃至５のいずれかにおいて，
前記第４の抵抗は，直列に接続された複数の第４抵抗素子を有し，
前記第２の差動増幅器は，差動増幅回路と，前記差動増幅回路の出力がゲートに供給され並列に設けられた複数の出力トランジスタとを有し，
前記複数の出力トランジスタは，前記複数の第４抵抗素子の各端子にそれぞれ設けられ，
前記複数の出力トランジスタは，前記第４の抵抗の調節信号により選択的に活性化され，
前記第４の抵抗の抵抗値が前記調節信号により可変調節される基準電圧生成回路。
【請求項７】
請求項１乃至６のいずれかに記載の基準電圧生成回路と，
第１の電源電圧が供給され，前記基準電圧に基づいて第２の電源電圧を生成する電源生成部と，
リング状に接続され前記第２の電源電圧が供給される複数のインバータを有する発振器とを有する発振回路。
【請求項８】
請求項７において，
前記発振器は，さらに、いずれかの前記インバータの出力ノードに第７の抵抗と容量とを有し，
前記発振器の調整信号に応じて前記第７の抵抗の抵抗値または前記容量の容量値のいずれか一方または両方が調整可能に構成されている発振回路。
【請求項９】
請求項１乃至６のいずれかに記載の基準電圧生成回路と，
第１の電源電圧が供給され，前記基準電圧に基づいて第２の電源電圧を生成する電源生成部と，
リング状に接続され前記第２の電源電圧が供給される複数のインバータを有する発振器と、いずれかの前記インバータの出力ノードに第７の抵抗と容量とを有し，
前記発振器の調整信号に応じて前記第７の抵抗の抵抗値または前記容量の容量値のいずれか一方または両方が調整可能に構成されている発振回路の発振周波数の校正方法において，
前記第１の温度で，前記発振周波数が第１の所望の周波数になるように前記発振器の調整信号を設定する第１の工程と，
前記第１の温度と異なる第２の温度で，前記発振周波数が第２の所望の周波数になるように前記第３および第４の抵抗の抵抗比の調整信号を設定する第２の工程とを有する発振回路の発振周波数の校正方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，基準電圧生成回路，それを有する発振回路および発振回路の発振周波数の校正方法に関する。
【背景技術】
【０００２】
基準電圧生成回路は，要求される温度特性に対応した基準電圧を生成する。基準電圧生成回路として，バンドギャップレファレンス回路が一般に知られている。バンドギャップレファレンス回路（以下BGR回路）は，正の温度特性を有する電圧と負の温度特性を有する電圧とを加算して，温度変化に対して一定の電圧を生成する。BGR回路については，例えば，特許文献１に記載されている。
【０００３】
一方，発振回路は，奇数段のインバータとインバータの出力ノードに設けたR,C回路とを有するRC発振回路が知られており，例えば，特許文献２に記載されている。LSI内部のクロック源として，外付けの水晶発振器とその水晶発振器が生成する高精度のクロックを分周するLSI内部に設けられた分周回路で構成することが行われる。また，水晶発振器を用いない技術として，LSI内部に発振回路を形成し，内部のクロック発生源に利用することが提案されている。
【０００４】
LSIに内蔵される発振回路の内部電源は，電源レギュレータがBGR回路などの基準電圧生成回路が生成する基準電圧に基づいて生成する。一般には，内部電源は温度依存性のない一定電圧である。したがって，基準電圧生成回路は温度依存性のない一定電圧を基準電圧として出力する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】国際公開第２００８／１２０３５０号
【特許文献２】特開２００８−２５２４１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
近年のLSIには様々な仕様が要求される。例えば，高温時にLSI内蔵トランジスタが高速動作になることに対応して，発振回路の周波数を上げて高速処理を行ったり，逆に，高温時の内蔵トランジスタの高速動作に伴う消費電力の増大を抑制するために，発振回路の周波数を下げることなどが要求される。
【０００７】
そこで，本発明の目的は，上記のような様々な温度特性を持つ発振回路を提供すること，そのような発振回路のための基準電圧生成回路を提供することにある。
【課題を解決するための手段】
【０００８】
第１の順方向電圧が印加される第１のPN接合素子と，
前記第１のＰＮ接合素子と電流密度が異なり，前記第１の順方向電圧より高い第２の順方向電圧が印加される第２のPN接合素子と，
前記第１のPN接合素子のアノードが第１の入力に接続され，出力と第１の電位との間に直列に設けられた第１および第２の抵抗の第１の接続ノードが第２の入力に接続され，前記出力に第１の出力電圧を生成する第１の差動増幅器と，
前記第２のPN接合素子のアノードが第１の入力に接続され，出力と前記第１の差動増幅器の出力との間に直列に設けられた第４および第３の抵抗の第２の接続ノードが第２の入力に接続され，前記出力に基準電圧を生成する第２の差動増幅器とを有し，
前記第３および第４の抵抗の抵抗比（R4/R3)が可変である。
【発明の効果】
【０００９】
第１の側面によれば，様々な温度特性を有する基準電圧発生回路が提供される。
【図面の簡単な説明】
【００１０】
【図１】発振器の一例を示す図である。
【図２】図１のCR発振器の発振動作を示す図である。
【図３】インバータの伝播遅延時間Tpdを無視できなくなるほどの高周波のクロックを生成する発振器の温度特性および電源電圧特性を示す図である。
【図４】本実施の形態における発振回路の構成図である。
【図５】図４の発振回路の温度特性を示す図である。
【図６】第１の実施の形態における基準電圧生成回路の回路図である。
【図７】基準電圧生成回路の特性を示す図である。
【図８】本実施の形態における発振回路での周波数の温度特性設定方法を示す図である。
【図９】一般的なバンドギャップレファレンス回路が生成する基準電圧Vrefの温度特性と，その基準電圧Vrefに対応した発振器の周波数foutの温度特性を示す図である。
【図１０】本実施の形態における基準電圧生成回路の第２の差動増幅器の回路図である。
【図１１】第２の実施の形態における基準電圧生成回路の回路図である。
【図１２】基準電圧生成回路の特性を示す図である。
【図１３】第３の実施の形態における基準電圧生成回路の回路図である。
【発明を実施するための形態】
【００１１】
図１は，発振器の一例を示す図である。図１の発振器の例は，リング状に接続された複数すなわち奇数のインバータIV1,IV2,IV3と，いずれかのインバータ，図１ではインバータIV3の出力ノードN3に設けられた抵抗R0と容量C1,C2とを有する。インバータIV3は，電源電圧VDDとグランドVSSとの間に設けられたPチャネルMOSトランジスタQ1とNチャネルMOSトランジスタQ2とを有する。他のインバータIV1,IV2もインバータIV3と同じ構成である。また，図１の例では，インバータIV1の出力ノードN1から発振クロックである出力クロックCKfoutが出力される。
【００１２】
図２は，図１のCR発振器の発振動作を示す図である。インバータIV1の出力ノードN1とインバータIV2の出力ノードN2とは，互いに逆相の電源電圧VDDのHレベルとグランドVSSのLレベルを繰り返すクロック信号である。一方，インバータIV3の出力ノードN3は，出力ノードN2がLレベルからHレベルに立ち上がることに応答して，HレベルからLレベルにCR時定数による積分波形で低下する。そして，出力ノードN3がインバータIV1の閾値電圧であるVDD/2より低くなると，インバータIV1の出力ノードN1がLからHレベルに，インバータIV2の出力ノードN2がHからLレベルに反転し，容量C1による容量カップリングにより，出力ノードN3もVDD/2からLレベルに低下する。
【００１３】
逆に，インバータIV3の出力ノードN3は，出力ノードN2がHレベルからLレベルに立ち下がることに応答して，LレベルからHレベルにCR時定数の積分波形で上昇する。そして，出力ノードN3がVDD/2より高くなると，インバータIV1，IV2が反転し，容量C1の容量カップリングにより，出力ノードN3もVDD/2からHレベルに上昇する。
【００１４】
一般に，CR発振器の発振周波数はCR時定数の逆数に比例する。つまり，出力クロックCKfoutの発振周波数foutは，
fout∝1/CR＝1/R0(C1+C2)
である。
【００１５】
一方，図１のCR発振器は，カップリング容量C1を設けたことにより出力ノードN3のCR時定数による上昇と低下がVDD/2までであり，さらに，３つのインバータIV1-IV3の伝播遅延時間Tpdを考慮すると，発振周波数foutは次の通りである。
fout=1/{2*R0*(C1+C2)*LN(2)+Tpd}            （１）
LN(2)は，logナチュラルである。
【００１６】
上記式（１）の発振周波数foutは，インバータの伝播遅延時間Tpdを無視できるほど低周波の場合は，次の通りである。
fout=1/{2*R0*(C1+C2)*LN(2)}
したがって，電源電圧VDDに依存しない周波数である。
【００１７】
しかしながら，高周波の場合はインバータの伝播遅延時間Tpdを無視することができなくなり，発振周波数foutは式（１）のようになる。そして，このインバータの伝播遅延時間Tpdは，インバータを構成するトランジスタQ1,Q2の特性に依存し，トランジスタ特性は電源電圧VDDが高くなるほどオン抵抗が低くなり，インバータの伝播遅延時間が短くなり，発振周波数はより高くなる。また，温度が上昇する場合もインバータの伝播遅延時間が短くなり，発振周波数はより高くなる。
【００１８】
図３は，インバータの伝播遅延時間Tpdを無視できなくなるほどの高周波のクロックを生成する発振器の温度特性および電源電圧特性を示す図である。図３には，温度Tと電源電圧VDDに対するインバータの伝播遅延時間Tpdの特性と，発振周波数foutの特性が示されている。
【００１９】
伝播遅延時間Tpdは，温度Tに対して負の傾きで変化し，電源電圧VDDに対しても同様である。その結果，発振器の発振周波数foutは，伝播遅延時間TpdとCR時定数に反比例するので，温度Tに対して正の傾きで変化し，電源電圧VDDに対しても同様である。
【００２０】
図３の温度特性と電源電圧特性によれば，温度Tに対して正の傾きで変化する発振周波数foutを，温度Tに対して負の傾きで変化する電源電圧VDDで制御することで発振周波数を温度Tに対して一定値にすることができる。さらに，電源電圧VDDの温度Tに対する傾きを負または正の任意の傾きに制御することができれば，発振周波数の温度Tに対する変化を正の傾きまたは負の傾きのいずれにも，そしていずれの傾きの程度にも設定することができる。
【００２１】
そこで，本実施の形態では，温度Tに対する基準電圧を任意の傾きに且つ少ない工数で設定できる基準電圧生成回路を提供し，その基準電圧生成回路を利用した発振器であって，発振周波数を温度Tに対して正または負の傾きそして任意の傾きに設定できる発振器を提供する。
【００２２】
［本実施の形態における発振回路］
図４は，本実施の形態における発振回路の構成図である。発振回路は，第１の電源EVDDを供給され所望の温度特性を有する基準電圧Vrefを生成する基準電圧生成回路１０と，第１の電源EVDDに接続され基準電圧Vrefに基づいて所定の電圧を有する第２の電源VDDを生成する電源レギュレータ１２と，第２の電源VDDが供給される発振器OSCとを有する。
【００２３】
基準電圧生成回路１０は，例えばバンドキャップレファレンス回路であり，基準電圧Vrefに温度に対する所望の傾きを設定できる補正機能を有する。この基準電圧の所望の温度特性は，レジスタREG1に格納される設定信号S4により設定される。それに伴い，電源レギュレータ１２が基準電圧Vrefを基準に生成する第２の電源VDDの電圧も，所望の温度特性を有することになる。
【００２４】
発振器OSCは，図１と同様に，複数すなわち奇数のインバータIV1,IV2,IV3とインバータIV3の出力ノードN3に設けられたRC回路とを有する。３つのインバータには，第２の電源VDDが供給されている。RC回路は，抵抗R0と容量C1,C2とを有し，図４の例では，抵抗R0と容量C2のいずれか一方または両方が可変設定になっていて，レジスタREG2に設定された設定信号S0,S2により可変設定される。抵抗R0と容量C2とが可変設定可能になっていることを除いて，発振器OSCは図１の発振器と同じ回路構成である。
【００２５】
本実施の形態では，LSI外部のテスタ２０が，発振器OSCの出力クロックCKfoutの発振周波数foutと温度Tをモニタしながら，周波数が温度Tに対して所望の傾き特性を有するように，レジスタREG1,REG2内の設定信号S4,S0,S2を設定する。
【００２６】
図３で説明したとおり，発振器OSC内のインバータの伝播遅延時間Tpdは，温度Tに対して負の傾きを有する温度特性を持つ。従って，発振器OSCの周波数は温度Tに対して正の傾きを有する温度特性を持つ。一方，インバータの伝播遅延時間は，第２の電源電圧VDDに対しても負の傾きを有する特性を持つ。従って，発振器の周波数は，第２の電源電圧VDDの電圧が上昇すれば上昇し，電圧が低下すれば低下し，第２の電源電圧VDDに対して正の傾きの特性を有する。
【００２７】
図５は，図４の発振回路の温度特性を示す図である。図５には，温度Tに対する第２の電源電圧VDDと，インバータの伝播遅延時間Tpdと，周波数foutの特性が示されている。図３に示したように，伝播遅延時間Tpdが温度Tに対して負の傾きを有するので，図５（１）に示されるように，第２の電源電圧VDDを温度Tに対して負の傾きを有する特性aのようにすれば，図５（２）のように伝播遅延時間Tpdは温度Tに対して一定の値になる特性aにでき，図５（３）のように周波数foutも温度Tに対して一定の値の特性aにできる。第２の電源電圧VDDは基準電圧Vrefと同じ温度特性であるので，図５（１）の第２の電源電圧VDDの特性は，基準電圧生成回路の基準電圧Vrefの温度特性を設定することで実現できる。
【００２８】
さらに，第２の電源電圧VDDの温度Tに対する負の傾き特性を，特性aより急峻な負の傾きの特性cにすれば，図５（２）の伝播遅延時間Tpdは温度Tに対して正の傾きを有する特性cになるので，図５（３）の周波数foutは温度Tに対して負の傾きを有する特性cになる。
【００２９】
そして，第２の電源電圧VDDの温度Tに対する負の傾き特性を，特性aより緩やかな傾きまたは正の傾きの特性bにすれば，図５（２）の伝播遅延時間Tpdは温度Tに対して負の傾きを有する特性bになるので，図５（３）の周波数foutは温度Tに対して正の傾きを有する特性bになる。これは，図３と同じ特性である。
【００３０】
このように，基準電圧Vrefの温度特性を調節することで，周波数foutの温度Tに対する特性を正の傾きbまたは負の傾きcまたは一定の値aのいずれにも設定することができる。
【００３１】
［第１の実施の形態における基準電圧生成回路］
図６は，第１の実施の形態における基準電圧生成回路の回路図である。さらに，図７は，基準電圧生成回路の特性を示す図である。図６の基準電圧生成回路であるバンドギャップレファレンス回路１０は，第１，第２のPN接合素子D1,D2と，第１の差動増幅器A1と，第２の差動増幅器A2とを有する。
【００３２】
第１，第２のPN接合素子D1,D2は，PNPバイポーラトランジスタのベースとコレクタとを短絡したダイオードであり，バイポーラトランジスタのエミッタ・ベース間のPN接合によるPN接合素子である。第１のPN接合素子D1のエミッタ面積（M=2）は，第２のPN接合素子D2のエミッタ面積（M=1）よりも２倍と大きい。
【００３３】
NMOSトランジスタQ10と，PMOSトランジスタQ11,Q12,Q13とで，第１，第２のPN接合素子D1,D2に所定の電流I1,I2を生成する。すなわち，NMOSトランジスタQ10のゲートには所定のバイアス電圧Vbiasが供給され，ソースはグランドVSSに接続されており，NMOSトランジスタQ10はバイアス電圧Vbiasに応じた電流I0を生成する。PMOSトランジスタQ11,Q12,Q13は，それぞれソースが第１の電源電圧EVDDに接続され，ゲートが共通に接続されたカレントミラー回路を構成し，電流I0のトランジスタQ11とQ12,Q13とのゲート幅比倍の電流I1,I2が，トランジスタQ12,Q13に流れる。例えば，トランジスタQ12,Q13のゲート幅を等しくすれば電流I1,I2は等しくなり，トランジスタQ13のゲート幅をトランジスタQ12より広くすればその比に対応して電流I2は電流I1より大きくなる。
【００３４】
I1=I2またはI1<I2の場合は，第１，第２のPN接合素子D1,D2の接合面積がD1>D2であるので，第２のPN接合素子D2の電流密度は，第１のPN接合素子D1よりも高くなる。PN接合は，電流密度が大きい程，順方向電圧VBEが大きく，温度Tに対する負の傾きが緩やかになる。したがって，図７（１）に示したように，第２の順方向電圧VBE2が第１の順方向電圧VBE1より大きく，温度Tに対する負の傾きはVBE2のほうがVBE1より緩やかである。この順方向電圧の違いと傾きの違いは，電流密度の違いに起因する。
【００３５】
図６において，第１の差動増幅器A1の正極入力には第１の順方向電圧VBE1が入力され，負極入力には出力電圧V11とグランドVSSとの間に設けた抵抗R1,R2の接続ノードV10が入力される。差動増幅器A1により両入力の電圧は等しく（V10=VBE1）なるので，出力電圧V11は，次の通りとなる。
V11={(R1+R2)/R2}*VBE1        （２）
この出力電圧V11は，図７（１）の第１の順方向電圧VBE1のレベルを（R1+R2）/R2倍に高くした電圧であり，図７（２）に示されるように，第２の順方向電圧VBE2と所定の温度T1で交差する温度特性を有する。どの温度T1で交差するかは，抵抗R1,R2の抵抗値に依存する。一例としては，温度T1は室温になるように抵抗R1,R2の抵抗値が選択されることが望ましい。
【００３６】
さらに，図６において，第２の差動増幅器A2の正極入力には，第２の順方向電圧VBE2が入力され，負極入力には，出力の基準電圧Vrefと第１の差動増幅器A1の出力電圧V11との間に直列に設けられた抵抗R4,R3の接続ノードV12が入力される。つまり，抵抗R3にはV12とV11との差電圧V12-V11が印加されているので，抵抗R3と直列接続された抵抗R4には差電圧V12-V11の抵抗R4,R3の抵抗比R4/R3倍の電圧が印加される。差動増幅器A2の動作により両入力は等しい電圧になるので，V12=VBE2となっている。したがって，出力の基準電圧Vrefは，次の通りになる。
Vref=VBE2+(R4/R3)*[V12-V11]                    （３）
そして，V12=VBE2と式（２）の電圧V11とから，基準電圧Vrefは次の通りである。
Vref= VBE2+(R4/R3)*[VBE2-{(R1+R2)/R2}*VBE1]    （４）
この式（３）（４）において，V12-V11=VBE2-V11は，図７（３）に示されるように，温度T1で負から正になる正の傾きの温度特性を有する。そして，(R4/R3)*[V12-V11]は，抵抗R4とR3の抵抗比R4/R3に応じて，その正の傾きが変動する温度特性を有する。
【００３７】
したがって，式（３）（４）の基準電圧Vrefは，図７（１）の第２の順方向電圧VBE2の負の傾き特性と，図７（３）の(R4/R3)*[V12-V11]の正の傾き特性との和であるので，基準電圧Vrefの温度特性は，図７（４）に示されるように，温度T1の定電圧を中心として，抵抗比R4/R3に応じて正の傾きから負の傾きに変化する。つまり，図７（４）に示した基準電圧Vrefは，バンドギャップレファレンス回路１０内の抵抗R1,R2の抵抗値を適切設計することで，任意の温度T1での定電圧を中心として，抵抗R4,R3の抵抗比R4/R3に依存した温度に対する傾きを持つ温度特性にすることができる。
【００３８】
図８は，本実施の形態における発振回路での周波数の温度特性設定方法を示す図である。図７（４）で示したとおり，基準電圧Vrefは，所定温度T1での定電圧を中心として，抵抗比R4/R3の依存した傾きの温度特性を有する。一方，基準電圧Vrefが高ければ発振器のインバータの伝播遅延時間Tpdが短くなり周波数foutが高くなる。したがって，発振周波数foutも基準電圧Vrefと同じ温度特性になる。図８（１）には，温度Tに対して基準電圧Vrefと周波数foutとが同じ温度特性になることが示されている。
【００３９】
しかしながら，製造ばらつきに起因して抵抗R3,R4の相対ばらつきが発生すると，抵抗比R4/R3がばらつく。つまり，図８（２）に示されるとおり，抵抗比R4/R3が製造ばらつきにより期待値より大きくなると，図８（１）の特性が，反時計方向にばらつく。従って，本実施の形態の図４の発振回路では次のようにして周波数の温度特性の校正を行う。
【００４０】
（１）第１に，温度をT1℃にして，周波数foutをモニタしながら，発振器OSC内の抵抗R0または容量C2を可変制御して，周波数foutが所望の値になる抵抗R0または容量C2の抵抗値または容量値を設定する設定値を探索し，その設定値をレジスタREG2に記憶させる。温度がT1℃のため，基準電圧Vrefは抵抗比R4/R3が如何なる値であっても固定電圧になる。つまり，発振器OSC内の抵抗R0や容量C2を設定することで，図８（１）（２）の温度T1での固定の周波数を所望の周波数に設定できる。
【００４１】
（２）第２に，温度をT1と異なる例えばT2にした状態で，周波数foutをモニタしながら，基準電圧生成回路１０内の例えば第４の抵抗R4の抵抗値を可変させて，所望の周波数になる抵抗R4の設定値を探し，その設定値をレジスタREG1に書込む。つまり，図８（２）に示すとおり抵抗比R4/R3の製造ばらつきにより，周波数foutの温度特性が図８（２）のような時計回り方向またはそれとは逆の反時計周り方向にばらつくことがある。従って，温度T1と異なる温度T2で抵抗R4の各設定値毎に周波数foutを測定して温度特性を確認し，所望の温度特性になる抵抗R4の設定値をレジスタREG1に設定する。なお，第４の抵抗R4の抵抗値を可変する代わりに，第３の抵抗R3の抵抗値を可変にしたり，抵抗R3,R4の抵抗比R4/R3を可変にしたりしてもよい。
【００４２】
図９は，一般的なバンドギャップレファレンス回路が生成する基準電圧Vrefの温度特性と，その基準電圧Vrefに対応した発振器の周波数foutの温度特性を示す図である。図９の温度特性では，基準電圧Vrefは温度T1で定電圧にならないため，校正工程では，全ての温度特性を検出するために，温度T1での全ての設定値に対する基準電圧Vref（または周波数fout）と，温度T1とは異なる温度T2での全ての設定値に対する基準電圧Vref（または周波数fout）を測定する。そして，（１）第１に，温度T1で所望の基準電圧Vref（または周波数fout）となり，（２）第２に，所望の温度特性となることを両方満たす設定をするためには，発振器での設定値を可変設定して（１）の周波数を設定した後，（２）の温度特性を設定し，再度（１）の周波数を設定するという工程を繰り返す必要がある。
【００４３】
それに対して，本実施の形態では，図８において上記した（１）の設定と（２）の設定とをそれぞれ１回ずつ行えばよいので，校正工程の工数を削減することができ，校正コストを少なくすることができる。
【００４４】
図６の基準電圧生成回路内の可変抵抗R4は，複数の抵抗素子と，それらの接続ノードに設けられた複数のスイッチとで構成することができる。そして，設定信号により複数のスイッチのオン，オフを制御することで，基準電圧Vrefの温度特性を所望の温度特性に設定することができる。通常，そのようなスイッチは，PMOSとNMOSとを並列に接続したCMOSトランスファゲートで構成される。
【００４５】
ただし，LSIのデバイスの微小化に伴い，MOSトランジスタのゲート耐圧が低下して内部電源が低下する一方で，オフ状態でのリーク電流を抑制するために，MOSトランジスタの閾値電圧を高く設計することが行われている。その場合，ゲート電圧が低下する一方で閾値電圧は高くなり，CMOSトランスファゲートを完全にオン動作させることが困難になる。
【００４６】
そこで，基準電圧生成回路内の可変抵抗R4の可変設定をCMOSトランスファゲート以外の回路で実現することが望まれる。
【００４７】
図１０は，本実施の形態における基準電圧生成回路の第２の差動増幅器の回路図である。図１０の第２の差動増幅器は，CMOSトランスファゲートを使用せずに，抵抗R4の抵抗値を可変設定可能になっている。
【００４８】
この第２の差動増幅器A2は，入力電圧V12とVBE2とを入力し，それらの電圧差に応じた出力電圧をノードN26に出力する前段増幅器A2-1と，ノードN26の出力電圧をさらに増幅する後段増幅器A2-2とを有する。前段増幅器A2-1は，入力電圧V12，VBE2がゲートに印加されるNMOSトランジスタQ21,Q22と，パワーダウン信号PDがゲートに印加されるNMOSトランジスタQ28とインバータIV10を介してゲートに印加されるPMOSトランジスタQ23,Q24と，カレントミラー回路を構成するPMOSトランジスタQ25,Q26と，バイアス電圧BIASがゲートに印加され電流源となるNMOSトランジスタQ27とを有する。前段増幅器A2-1は，パワーダウン信号PDがHレベルの時に前段増幅器A2-1は活性化され，入力電圧V12,VBE2の差動電圧に応じて出力ノードN26に出力信号を生成する。
【００４９】
後段増幅器A2-2は，出力ノードN26がゲートに供給されソース接地増幅器を構成するPMOSトランジスタQ32（Q42,Q52,Q62）と，バイアス電圧BIASがゲートに供給され電流源トランジスタとなるNMOSトランジスタQ33（Q43,Q53,Q63）と，デコーダ３０の出力信号S4(0)（S4(1),S4(2),S4(3)）がゲートに供給される１対のPMOSトランジスタQ31（Q41,Q51,Q61）とNMOSトランジスタQ33（Q43,Q53,Q63）とを有する回路ユニットを並列に４段有する。そして，それらの４段の回路ユニットの間には，第４の抵抗R4を構成する複数の抵抗素子R4-1,R4-2,R4-3,R4-5が設けられている。
【００５０】
レジスタREG1に格納される２ビットの設定値S4がデコーダ３０に入力され，設定値S4に応じて，４つの設定信号S4(0)，S4(1)，S4(2)，S4(3)のいずれかが選択されてLレベルになり，他の設定信号は全てHレベルになる。設定信号がLレベルになった回路ユニットは活性化状態になり，前段増幅器A2-1の出力ノードN26を増幅する。一方，設定信号がHレベルになった回路ユニットは非活性状態になり，例えばトランジスタQ32,Q33の接続ノードはHインピーダンス状態になる。
【００５１】
従って，出力信号S4(0)がLレベルの場合には，第４の抵抗は，抵抗素子R4-1,R4-2,R4-3,R4-4とR4-5の合計抵抗になり，最も抵抗値が大きくなる。一方，出力信号S4(3)がLレベルの場合には，第４の抵抗は，抵抗素子R4-4とR4-5の合計抵抗になり，最も抵抗値が小さくなる。このように，図１０の第２の差動増幅器A2では，第４の抵抗の４つの抵抗素子R4-1乃至R4-4を出力段の複数のソース接地増幅器間に設けて，一つのソース接地増幅器だけを活性化して，第４の抵抗の抵抗値を可変設定可能にしている。
【００５２】
図１０の第２の差動増幅器の基準電圧Vrefを出力する出力ノードは，活性化状態にされたソース接地回路ユニットのトランジスタQ32,Q33の接続ノード，Q42,Q43の接続ノード，Q52,Q53の接続ノード，Q62,Q63の接続ノードになる。さらに，抵抗R5と容量C5とは，閉アンプ構成の位相補償用の抵抗と容量である。
【００５３】
［第２の実施の形態における基準電圧生成回路］
図１１は，第２の実施の形態における基準電圧生成回路の図である。図６の第１の実施の形態の基準電圧生成回路と同様に，図１１の基準電圧生成回路は，NMOSトランジスタQ10，PMOSトランジスタQ11,Q12,Q13，PNダイオードD1,D2，抵抗R3,R4，及び差動増幅器A2とを有する。一方，図１１の基準電圧生成回路は，図６と異なり，第１の順方向電圧VBE1は，差動増幅器A1を介して電圧V11として抵抗R3を介して差動増幅器A2の負極入力に入力され，第２の順方向電圧VBE2は，差動増幅器A3を介して抵抗R5,R6の抵抗比R6/(R5+R6)倍に低下して，電圧V13（＝｛R6/(R5+R6)｝VBE2）として，差動増幅器A2の正極入力に入力される。
【００５４】
したがって，図１１の基準電圧生成回路が生成する基準電圧Vrefは，以下の通りである。
【００５５】
【数１】
0005862313.tif 000002
【００５６】
上記の式に示されるとおり，負の温度特性を有するV13を生成する差動増幅器A3と，正の温度特性を有するV12-V11(VBE1)とにより，基準電圧Vrefは，抵抗比R4/R3に応じて正の温度特性，負の温度特性，温度特性無しのいずれにも設定可能である。
【００５７】
図１２は，第２の実施の形態における基準電圧生成回路の温度特性を示す図である。図６の例では，第１の順方向電圧VBE1を上昇させて，第２の順方向電圧VBE2の温度特性と温度T1で交差させている。それに対して，図１１の例では，第２の順方向電圧VBE2を差動増幅器A3と抵抗R5,R6とで低下させて（V13-V12=(V6/(V5+V6))*VBE2)，第１の順方向電圧VBE1（＝V11)の温度特性と温度T1で交差させている。したがって，抵抗R3に印加される電圧V12-V11は，図６と同じになる。その結果，図１１においても，抵抗比R4/R3の設定に応じて，図１２（３）の電圧V12-V11の温度特性の正の傾きの程度を可変設定できる。その結果，図７（４）と同様に，図１２（４）のように，基準電圧Vrefの温度特性を，抵抗比R4/R3の設定により任意の正（R4/R3大）または負（R4/R3小）の傾きの特性にすることができる。
【００５８】
［第３の実施の形態における基準電圧生成回路］
図１３は，第３の実施の形態における基準電圧生成回路の図である。図６の第１の実施の形態の基準電圧生成回路と同様に，図１３の基準電圧生成回路は，NMOSトランジスタQ10，PMOSトランジスタQ11,Q12,Q13，PNダイオードD1,D2，抵抗R3,R4，及び差動増幅器A2とを有する。さらに，図１３の基準電圧生成回路は，第１の順方向電圧VBE1を，差動増幅器A1と抵抗R1,R2とにより抵抗比（R1+R2)/R2倍に高くして，抵抗R3を介して差動増幅器A2の負極入力に入力している。
【００５９】
一方，図１３の基準電圧生成回路では，図６と異なり，第２の順方向電圧VBE2を，差動増幅器A3を介して抵抗R5,R6の抵抗比R6/(R5+R6)倍に低下して，電圧V13（＝｛R6/(R5+R6)｝VBE2）として，差動増幅器A2の正極入力に入力される。
【００６０】
つまり，図１３の基準電圧生成回路では，第１の順方向電圧VBE1を高い電圧にシフトし，第２の順方向電圧VBE2を低い電圧にシフトし，図７（２）（３）や図１２（２）（３）のように，温度T1で交差する特性を生成し，抵抗R3の電圧V12-V11を正の温度特性にしている。それ以外の動作特性は，図６，図１１と同じである。
【００６１】
したがって，図１３の基準電圧生成回路が生成する基準電圧Vrefは，以下の通りである。
【００６２】
【数２】
0005862313.tif 000003
【００６３】
上記の式に示されるとおり，負の温度特性を有するV13を生成する差動増幅器A3と，正の温度特性を有するV12-V11(VBE1)とにより，基準電圧Vrefは，抵抗比R4/R3に応じて正の温度特性，負の温度特性，温度特性無しのいずれにも設定可能である。
【００６４】
以上の通り，本実施の形態の基準電圧生成回路によれば，所定の温度T1で固定電圧になり，抵抗比R4/R3で正から負の任意の傾きの温度特性を有する基準電圧Vrefを生成することができる。したがって，この基準電圧Vrefに基づいて内部電源VDDを生成する電圧レギュレータを設け，その内部電源VDDを電源とする奇数段のインバータとRC回路からなるRC発振回路を設けることで，発振周波数の温度特性を任意の正または負の傾きに設定することができる。
【００６５】
以上の実施の形態をまとめると，次の付記のとおりである。
【００６６】
（付記１）
第１の順方向電圧が印加される第１のPN接合素子と，
前記第１のＰＮ接合素子と電流密度が異なり，前記第１の順方向電圧より高い第２の順方向電圧が印加される第２のPN接合素子と，
前記第１のPN接合素子のアノードが第１の入力に接続され，出力と第１の電位との間に直列に設けられた第１および第２の抵抗の第１の接続ノードが第２の入力に接続され，前記出力に第１の出力電圧を生成する第１の差動増幅器と，
前記第２のPN接合素子のアノードが第１の入力に接続され，出力と前記第１の差動増幅器の出力との間に直列に設けられた第４および第３の抵抗の第２の接続ノードが第２の入力に接続され，前記出力に基準電圧を生成する第２の差動増幅器とを有し，
前記第３および第４の抵抗の抵抗比が可変である基準電圧生成回路。
【００６７】
（付記２）
付記１において，
前記第１の出力電圧は，前記第２の順方向電圧と温度依存特性が異なり，
前記第１の出力電圧は，前記第１および第２の抵抗の抵抗比に応じて，第１の温度で，前記第２の順方向電圧と同じ電圧になる基準電圧生成回路。
【００６８】
（付記３）
第１の順方向電圧を有する第１のPN接合素子と，
前記第１のＰＮ接合素子と電流密度が異なり，前記第１の順方向電圧より高い第２の順方向電圧を有する第２のPN接合素子と，
前記第１の順方向電圧が第１の入力に入力され，出力が第２の入力に入力され，前記出力に前記第１の順方向電圧を生成する第１の差動増幅器と，
前記第２の順方向電圧が第１の入力に入力され，出力が第２の入力に入力され，前記出力と基準電圧との間に第５および第６の抵抗（R5,R6)が設けられ，前記第５および第６の抵抗の第３の接続ノードに第２の出力電圧を生成する第３の差動増幅器と，
前記第２の出力電圧が第１の入力に入力され，出力と前記第１の差動増幅器の出力との間に直列に設けられた第４および第３の抵抗の第２の接続ノードが第２の入力に入力され，前記出力に基準電圧を生成する第２の差動増幅器とを有し，
前記第３および第４の抵抗の抵抗比が可変である基準電圧生成回路。
【００６９】
（付記４）
付記３において，
前記第２の出力電圧は，前記第１の順方向電圧と温度依存特性が異なり，
前記第２の出力電圧は，前記第５および第６の抵抗の抵抗比に応じて，第１の温度で，前記第１の順方向電圧と同じ電圧になる基準電圧生成回路。
【００７０】
（付記５）
第１の順方向電圧を有する第１のPN接合素子と，
前記第１のＰＮ接合素子と電流密度が異なり，前記第１の順方向電圧より高い第２の順方向電圧を有する第２のPN接合素子と，
前記第１の順方向電圧が第１の入力に入力され，出力と第１の電位との間に直列に設けられた第１および第２の抵抗の第１の接続ノードが第２の入力に入力され，前記出力に第１の出力電圧を生成する第１の差動増幅器と，
前記第２の順方向電圧が第１の入力に入力され，出力が第２の入力に入力され，前記出力と前記第１の電位との間に第５および第６の抵抗が設けられ，前記第５および第６の抵抗の第３の接続ノードに第２の出力電圧を生成する第３の差動増幅器と，
前記第２の出力電圧が第１の入力に入力され，出力と前記第１の差動増幅器の出力との間に直列に設けられた第４および第３の抵抗の第２の接続ノードが第２の入力に入力され，前記出力に基準電圧を生成する第２の差動増幅器とを有し，
前記第３および第４の抵抗の抵抗比が可変である基準電圧生成回路。
【００７１】
（付記６）
付記５において，
前記第１の出力電圧は，前記第２の出力電圧と温度依存特性が異なり，
前記第１の出力電圧は，前記第１および第２の抵抗の抵抗比および第５および第６の抵抗の抵抗比に応じて，第１の温度で，前記第２の出力電圧と同じ電圧になる基準電圧生成回路。
【００７２】
（付記７）
付記２，４，６のいずれかにおいて，
前記可変調節される前記第３および第４の抵抗の抵抗比に応じて，前記第１の温度のおける前記基準電圧を一定電圧に保ちながら且つ前記基準電圧の温度依存特性の傾きが変化する基準電圧生成回路。
【００７３】
（付記８）
付記１乃至７のいずれかにおいて，
前記第４の抵抗は，直列に接続された複数の第４抵抗素子を有し，
前記第２の差動増幅器は，差動増幅回路と，前記差動増幅回路の出力がゲートに供給され並列に設けられた複数の出力トランジスタとを有し，
前記複数の出力トランジスタは，前記複数の第４抵抗素子の各端子にそれぞれ設けられ，
前記複数の出力トランジスタは，前記第４の抵抗の調節信号により選択的に活性化され，
前記第４の抵抗の抵抗値が前記調節信号により可変調節される基準電圧生成回路。
【００７４】
（付記９）
付記１乃至７のいずれかにおいて，
前記第４の抵抗は，直列に接続された複数の第４抵抗素子を有し，
前記第４の抵抗の調整信号に応じて，前記複数の第４の抵抗素子の数を可変切り換えするスイッチを有する基準電圧生成回路。
【００７５】
（付記１０）
付記１乃至９のいずれかに記載の基準電圧生成回路と，
第１の電源電圧が供給され，前記基準電圧に基づいて第２の電源電圧を生成する電源生成部と，
リング状に接続され前記第２の電源電圧が供給される複数のインバータを有する発振器とを有する発振回路。
【００７６】
（付記１１）
付記１０において，
前記発振器は，さらに、いずれかの前記インバータの出力ノードに第７の抵抗と容量とを有し，
前記発振器の調整信号に応じて前記第７の抵抗の抵抗値または前記容量の容量値のいずれか一方または両方が調整可能に構成されている発振回路。
【００７７】
（付記１２）
付記２，４，６，７のいずれかに記載の基準電圧生成回路と，
第１の電源電圧が供給され，前記基準電圧に基づいて第２の電源電圧を生成する電源生成部と，
リング状に接続され前記第２の電源電圧が供給される複数のインバータを有する発振器と、
いずれかの前記インバータの出力ノードに第７の抵抗と容量とを有し，
前記発振器の調整信号に応じて前記第７の抵抗の抵抗値または前記容量の容量値のいずれか一方または両方が調整可能に構成されている発振回路の発振周波数の校正方法において，
前記第１の温度で，前記発振周波数が第１の所望の周波数になるように前記発振器の調整信号を設定する第１の工程と，
前記第１の温度と異なる第２の温度で，前記発振周波数が第２の所望の周波数になるように前記第３および第４の抵抗の抵抗比の調整信号を設定する第２の工程とを有する発振回路の発振周波数の校正方法。
【符号の説明】
【００７８】
D1:第１のPN接合素子
D2:第２のPN接合素子
VBE1: 第１の順方向電圧
VBE2: 第2の順方向電圧
R1,R2:第１および第２の抵抗
V10:第１の接続ノード
V11:第１の出力電圧
A1:第１の差動増幅器
R4,R3:第４および第３の抵抗
V12:第２の接続ノード
Vref:基準電圧
A2:第２の差動増幅器
【図１】
0005862313.tif 000004
【図２】
0005862313.tif 000005
【図３】
0005862313.tif 000006
【図４】
0005862313.tif 000007
【図５】
0005862313.tif 000008
【図６】
0005862313.tif 000009
【図７】
0005862313.tif 000010
【図８】
0005862313.tif 000011
【図９】
0005862313.tif 000012
【図１０】
0005862313.tif 000013
【図１１】
0005862313.tif 000014
【図１２】
0005862313.tif 000015
【図１３】
0005862313.tif 000016