(57)【特許請求の範囲】
【請求項１】
デバイス部とデバイス終端部を有する第１導電型の第１の半導体層の前記デバイス終端部表面に第１の溝が設けられ、前記第１の溝の底面及び側面にシリコン酸化膜（ＳｉＯ２膜）が設けられ、前記シリコン酸化膜（ＳｉＯ２膜）を介して前記第１の溝を覆うように第１の絶縁物が埋設された第１のトレンチ構造体と、
前記第１の半導体層表面に設けられ、前記第１の溝のデバイス部側に接し、前記第１の溝よりも深さが浅い第２導電型の第２の半導体層と、
前記第１の溝の前記第２の半導体層と相対向する側に接し、前記第１の半導体層表面に前記第１の溝よりも幅の広い第２の溝が設けられ、前記第２の溝を覆うように第２の絶縁物が埋設された第２のトレンチ構造体と、
を具備することを特徴とする半導体装置。
【請求項２】
前記第２の溝は、前記第１の溝よりも深いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２の溝は前記第１の溝底部を覆うように延在し、前記第１の溝底部の下ではデバイス部側に傾いたテーパー形状を有することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第２の絶縁物は、デバイスの表面保護膜と同じ材質であることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
ダイオード、パワーＭＯＳトランジスタ、ＩＧＢＴ（insulated gate bipolar transistor）等のパワーデバイスには、耐圧を確保するためにデバイス形成領域の外側にガードリング層やリサーフ層等からなるデバイス終端部が必要である。
【０００３】
デバイス終端部にガードリング層やリサーフ層を設けた場合、デバイス終端部の幅を短縮化することが困難であるという問題点がある。また、デバイス終端部にデバイス形成領域とは異なる半導体層を設けると製造工程が長くなるという問題点がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−４５４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、高い耐圧特性を満足し、デバイス終端部の幅を短縮化することができる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
一つの実施形態によれば、半導体装置は、トレンチ構造体と第２の半導体層が設けられる。トレンチ構造体は、デバイス部とデバイス終端部を有する第１導電型の第１の半導体層の、デバイス終端部表面に溝が設けられ、溝を覆うように絶縁物が埋設される。第２の半導体層は、第２導電型を有し、第１の半導体層表面に設けられ、溝の少なくともデバイス部側に接し、溝よりも深さが浅い。前記絶縁物と半導体装置の表面保護膜は同じ材質である。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る半導体装置を示す断面図である。
【図２】第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図３】第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図４】第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図５】第２の実施形態に係る半導体装置を示す断面図である。
【図６】第２の実施形態に係る半導体装置の製造工程を示す断面図である。
【図７】第２の実施形態に係る半導体装置の製造工程を示す断面図である。
【図８】第２の実施形態に係る半導体装置の製造工程を示す断面図である。
【図９】第１の変形例の半導体装置を示す断面図である。
【図１０】第２の変形例の半導体装置を示す断面図である。
【図１１】第３の変形例の半導体装置を示す断面図である。
【図１２】第４の変形例の半導体装置を示す断面図である。
【図１３】第３の実施形態に係る半導体装置を示す断面図である。
【図１４】第４の実施形態に係る半導体装置を示す断面図である。
【図１５】第４の実施形態に係る半導体装置の製造工程を示す断面図である。
【図１６】第４の実施形態に係る半導体装置の製造工程を示す断面図である。
【図１７】第５の実施形態に係る半導体装置を示す断面図である。
【図１８】第５の実施形態に係る半導体装置の製造工程を示す断面図である。
【図１９】第５の実施形態に係る半導体装置の製造工程を示す断面図である。
【図２０】変形例の半導体装置を示す断面図である。
【発明を実施するための形態】
【０００８】
以下本発明の実施形態について図面を参照しながら説明する。
【０００９】
（第１の実施形態）
まず、第１の実施形態に係る半導体装置について、図面を参照して説明する。図１は半導体装置を示す断面図である。本実施形態では、トレンチ型パワーＭＯＳトランジスタのデバイス終端部の溝に絶縁物が埋設されたトレンチ構造体を設けている。
【００１０】
図１に示すように、半導体装置９０は、ディープトレンチであるトレンチ構造体１１がデバイス終端部に設けられたＮｃｈトレンチパワーＭＯＳトランジスタである。半導体装置９０は、移動体端末、パソコン、モータ駆動等などに適用される。
【００１１】
Ｎ−ドリフト層１の第１主面（表面）にはＰベース層３が設けられる。Ｎ−ドリフト層１の第１主面（表面）と相対向する第２主面（裏面）には、Ｎ−ドリフト層１よりも不純物濃度の高いＮ＋ドレイン層２が設けられる。本実施形態では、Ｎ−ドリフト層１に半導体基板を用い、半導体基板の裏面に拡散層であるＮ＋ドレイン層２を用いている。なお、Ｎ＋ドレイン層２に半導体基板を用いた場合、Ｎ−ドリフト層１がエピタキシャル層となる。
【００１２】
Ｐベース層３には、Ｐベース層３を貫通してＮ−ドリフト層１に達する溝２１が設けられる。溝２１の底面及び側面にはゲート絶縁膜５が設けられ、ゲート絶縁膜５を介して溝２１を覆うようにゲート電極６が埋設される。ゲート絶縁膜５及びゲート電極６はトレンチゲートを構成し、ゲートとして束ねられる。溝２１に接するＰベース層表面にはＮ＋ソース層４が設けられる。
【００１３】
Ｎ−ドリフト層１、Ｐベース層３、Ｎ＋ソース層４、及びトレンチゲート上には絶縁膜７が設けられる。Ｐベース層３及びＮ＋ソース層４上の絶縁膜７は、エッチングされ図示しない第１の開口部がデバイス部に設けられる。第１の開口部により露呈されたＰベース層３及びＮ＋ソース層４、絶縁膜７上にはソース電極８が設けられる。
【００１４】
Ｎ−ドリフト層１上の絶縁膜７は、エッチングされ図示しない第２の開口部がデバイス終端部に設けられる。第２の開口部の一端（デバイス部側）はＰベース層３に接する。デバイス終端部の下のＮ−ドリフト層１表面には、幅Ｗ１、深さＤ１を有するトレンチ構造体１１が設けられる。トレンチ構造体１１は溝２２、溝２２を覆うように溝内に埋設された絶縁物２３から構成される。深さＤ１は、Ｐベース層３の深さよりも深く設定されている。ここでは、溝２２はＮ＋ドレイン層２に達していないが、Ｎ＋ドレイン層２に達するように形成してもよい。幅Ｗ１は、半導体装置９０に要求される耐圧特性に対応するように適宜設定され、トレンチゲート幅よりも広く設定される。
【００１５】
第２の開口部、絶縁膜７、及びソース電極８上には、絶縁膜９が設けられる。絶縁膜９は、外部から侵入する汚染物や水分等から半導体装置９０を防護する表面保護膜として機能する。トレンチ構造体１１の絶縁物２３は、上部が直接絶縁膜９と接する構造となっている。ここでは、絶縁物２３と絶縁膜９は同じ材質を用いているが、別の材質としてもよい。また、絶縁膜９は同種の同じまたは異なる材料を複数層重ねて形成してもよい。Ｎ＋ドレイン層２の第１主面（Ｎ−ドリフト層１と接する面）と相対向する第２主面（裏面）には、ドレイン電極１０が設けられる。
【００１６】
ここで絶縁物２３、絶縁膜９には、例えばポリイミド（ＰＩ）膜を用いている。ポリイミド（ＰＩ）膜は、シリコン酸化膜よりも比誘電率が３．２〜３．５と低く、絶縁膜９を酸化膜としたときよりも高い耐圧を得ることができる。例えば、３００〜４００℃で硬化（イミド化）することで絶縁性に優れ、有機材料としては耐熱性の高い材料である。なお、ポリイミド（ＰＩ）の代わりに、ポリベンゾオキサゾール（ＰＢＯ）、ポリベンゾシクロブテン（ＢＣＢ）、ポリフロロカーボン、或いはポリアリルエーテル（ＰＡＥ）等を用いてもよい。
【００１７】
絶縁物２３が埋設されたトレンチ構造体１１をデバイス終端部に設けると、デバイス終端部にガードリング層やリサーフ層を設けた場合と比較してデバイス終端部の幅を短縮化することができる。また、デバイス終端部にデバイス部とは異なる種々の半導体層を設ける必要がなくなり、半導体装置９０の製造工程を短縮化することができる。
【００１８】
次に、半導体装置の製造方法について図２乃至４を参照して説明する。図２乃至４は半導体装置の製造工程を示す断面図である。
【００１９】
図２に示すように、Ｎ−ドリフト層１表面にＰベース層３、トレンチゲート、Ｎ＋ソース層４、及び絶縁膜７を形成し、Ｎ−ドリフト層１裏面にＮ＋ドレイン層２を形成する。デバイス部のＮ−ドリフト層１上の絶縁膜７をエッチングして図示しない開口部を形成する。開口部により露呈されたＰベース層３及びＮ＋ソース層４、絶縁膜７上にソース電極８を形成する。以上の工程は、周知の技術を用いて行われる。
【００２０】
次に、図３に示すように、デバイス終端部の絶縁膜７を、図示しないレジスト膜をマスクにして、例えばＲＩＥ(reactive ion etching）法を用いて絶縁膜７をエッチングして開口部を形成する。ガス種を変更し、レジスト膜をマスクにして開口部の下のＮ−ドリフト層１をＤｅｅｐ  ＲＩＥ法を用いて開口部の下のＮ−ドリフト層１をエッチングし、幅Ｗ１及び深さＤ１を有する溝２２を形成する。表面の平滑化のため露呈されたシリコン表面をケミカルエッチングし、レジスト膜を除去後、溝２２の底面及び側面を薬液処理する。
【００２１】
続いて、図４に示すように、溝２２を覆うよう絶縁物２３を埋設する。ポリイミドである絶縁物２３は、パターニングを行い比較的低温度（例えば、300〜400℃）でイミド化させている。
【００２２】
絶縁物２３、絶縁膜７、及びソース電極８上に、絶縁膜９を形成する。Ｎ＋ドレイン層２の裏面にドレイン電極１０を形成して半導体装置９０が完成する。
【００２３】
上述したように、本実施形態の半導体装置及びその製造方法では、溝２２及び溝２２に埋設された絶縁物２３から構成されるトレンチ構造体１１がデバイス終端部に設けられる。トレンチ構造体１１は、一端がＰベース層３と接し、トレンチゲート及びＰベース層３よりも深く、幅Ｗ１及び深さＤ１を有する。
【００２４】
このため、ガードリング層やリサーフ層を設けた場合と比較してデバイス終端部の幅を短縮化することができる。また、半導体装置９０の製造工程を短縮化することができる。
【００２５】
なお、本実施形態では、トレンチ形状は加工形状をコントロールし易くする目的でストレート形状にするか、或いは、図２０に示すように、電気的特性向上の目的でトレンチ幅が下側に向かって広がる逆テーパー形状にするのが好ましい。具体的には、変形例の半導体装置９０ａのトレンチ構造体１１ｂでは、溝２２ｂの底面部の幅Ｗ１１が上面部の幅Ｗ１よりも広く形成される。逆テーパー形状のトレンチの場合、トレンチ端部の沿面距離が長くなるので、電圧印加時の等電位幅が広くなり電界集中を緩和することができる。このため、耐圧を向上することができる。また、本実施形態では、ＮｃｈトレンチパワーＭＯＳトランジスタに適用しているがＰｃｈトレンチパワーＭＯＳトランジスタにも適用することができる。
【００２６】
（第２の実施形態）
次に、第２の実施形態に係る半導体装置及びその製造方法について、図面を参照して説明する。図５は半導体装置を示す断面図である。本実施形態では、トレンチ型パワーＭＯＳトランジスタのデバイス終端部にＰベース層３と接し、第１の溝、シリコン酸化膜、及び絶縁膜から構成される第１のトレンチ構造体を設け、第１のトレンチ構造体と接し、第２の溝及び絶縁物から構成される第２のトレンチ構造体を設けている。
【００２７】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００２８】
図５に示すように、半導体装置９１は、ディープトレンチであるトレンチ構造体１１がデバイス終端部に設けられ、トレンチ構造体１１とＰベース層３の間にトレンチ構造体１２が設けられたＮｃｈトレンチパワーＭＯＳトランジスタである。半導体装置９１は、移動体端末、パソコン、モータ駆動等などに適用される。
【００２９】
Ｐベース層３とトレンチ構造体１１の間のＮ−ドリフト層１表面にはトレンチ構造体１２（第１のトレンチ構造体）が設けられる。トレンチ構造体１２は、幅Ｗ２及び深さＤ２を有する。幅Ｗ２は、トレンチ構造体１１（第２のトレンチ構造体）の幅Ｗ１よりも狭い。深さＤ２は、Ｐベース層３の深さよりも深く、トレンチ構造体１１の深さＤ１よりも浅い。トレンチ構造体１２は、溝３１、溝３１の底部及び側面に形成されたシリコン熱酸化膜（ＳｉＯ２膜）からなる絶縁膜３２、及び絶縁膜３２を介して溝３１を覆うように埋設された絶縁膜３３から構成される。
【００３０】
比較的高温度でＮ−ドリフト層１表面を高温熱酸化して形成されたシリコン熱酸化膜（ＳｉＯ２膜）を絶縁膜３２に用いると、ＰＮ接合端部に流れるリーク電流が抑制することができる。
【００３１】
次に、半導体装置（ＮｃｈトレンチパワーＭＯＳトランジスタ）のＰＮ接合端部でのリーク電流特性について説明する。
【００３２】
第１の実施形態の半導体装置９０（図１参照）では、Ｐベース層３の側面とトレンチ構造体１１の絶縁物２３の上部側面が接している。
【００３３】
一方、本実施形態の半導体装置９１（図５参照）では、トレンチ構造体１１とＰベース層３の間にトレンチ構造体１２が設けられている。Ｐベース層３の側面とトレンチ構造体１２の溝３１の側面に設けられる絶縁膜３２（シリコン熱酸化膜（ＳｉＯ２膜））が接している。また、トレンチ構造体１２の下のＮ−ドリフト層１表面とトレンチ構造体１２の溝３１の底面に設けられる絶縁膜３２（シリコン熱酸化膜（ＳｉＯ２膜））が接している。
【００３４】
このため、本実施形態の半導体装置９１では、このシリコン熱酸化膜（ＳｉＯ２膜）からなる絶縁膜３２を設けることにより、第１の実施形態の半導体装置９０よりもデバイス終端部でのＰＮ接合端部に流れるリーク電流を抑制し、半導信頼性を向上することができる。
【００３５】
次に、半導体装置の製造方法について図６乃至８を参照して説明する。図６乃至８は半導体装置の製造工程を示す断面図である。
【００３６】
図６に示すように、トレンチゲート、Ｎ＋ソース層４、及び絶縁膜７を形成後、デバイス終端部の絶縁膜７を、図示しないレジスト膜をマスクにして、例えばＲＩＥ法を用いて絶縁膜７をエッチングして開口部を形成する。ガス種を変更し、ＲＩＥ法を用いてレジスト膜をマスクにして開口部の下のＮ−ドリフト層１をエッチングし、幅Ｗ２及び深さＤ２を有する溝３１を形成する。Ｎ−ドリフト層１のエッチングは、例えばトレンチゲートの溝２１の形成と同様なＲＩＥ条件を用いる。レジスト膜を除去後、ＲＩＥ後処理を行い溝３１の底面及び側面を清浄化する。
【００３７】
次に、図７に示すように、例えば温度１０００℃、酸素（Ｏ２）雰囲気で溝３１の底面及び側面に露呈されるＮ−ドリフト層１表面を酸化してシリコン熱酸化膜（ＳｉＯ２膜）からなる絶縁膜３２を形成する。なお、塩素系のガスを添加して熱酸化してもよい。絶縁膜３２を介して溝３１を覆うように絶縁膜３３を埋設する。このとき絶縁膜３３はトレンチ上部がふさがればよく、必ずしも内部を完全に埋め込む必要はない。トレンチ構造体１２の絶縁膜３３の埋設後、例えばＣＭＰ（chemical mechanical  polishing）法を用いて絶縁膜３３を研磨し、平坦化する。この結果、溝３１、絶縁膜３２、及び絶縁膜３３から構成されるトレンチ構造体１２が形成される。
【００３８】
続いて、図８に示すように、デバイス終端部の絶縁膜７を、図示しないレジスト膜をマスクにして、例えばＲＩＥ(reactive ion etching）法を用いて絶縁膜７をエッチングして開口部を形成する。この開口部の一端（デバイス部側）はトレンチ構造体１２と接している。ガス種を変更し、レジスト膜をマスクにして開口部の下のＮ−ドリフト層１をＤｅｅｐ  ＲＩＥ法を用いて開口部の下のＮ−ドリフト層１をエッチングし、幅Ｗ１及び深さＤ１を有する溝２２を形成する。これ以降の工程は第１の実施形態と同様なので説明を省略する。
【００３９】
上述したように、本実施形態の半導体装置及びその製造方法では、溝２２及び溝２２に埋設された絶縁物２３から構成されるトレンチ構造体１１がデバイス終端部に設けられる。Ｐベース層３とトレンチ構造体１１の間にトレンチ構造体１２が設けられる。トレンチ構造体１２は、幅Ｗ２及び深さＤ２を有する。トレンチ構造体１２は、溝３１、溝３１の底部及び側面に形成されたシリコン熱酸化膜（ＳｉＯ２膜）からなる絶縁膜３２、絶縁膜３２を介して溝３１に埋設された絶縁膜３３から構成される。
【００４０】
このため、第１の実施形態の効果の他に、デバイス終端部のＰベース層３とＮ−ドリフト層１からなるＰＮダイオードの逆方向リーク電流を第１の実施形態よりも低減することができる。
【００４１】
なお、本実施形態では、トレンチ構造体１１を深さＤ１に設定しているが必ずしもこれに限定されるものではない。例えば図９に示す第１の変形例の半導体装置９１ａのように、溝２２をＮ−ドリフト層１を貫通してＮ＋ドレイン層２に達するように形成し、トレンチ構造体１１を深さＤ１ａに設定してもよい。
【００４２】
また、本実施形態では、トレンチ構造体１２を断面が矩形形状に設定しているが必ずしもこれに限定されるものではない。例えば図１０に示す第２の変形例の半導体装置９１ｂのように、断面が逆台形を有するトレンチ構造体１２ａなどにしてもよい。
【００４３】
また、本実施形態では、トレンチ構造体１２をＰベース層３とトレンチ構造体１１の間に設けているが必ずしもこれに限定されるものではない。例えば図１１に示す第３の変形例の半導体装置９１ｃのように、Ｐベース層３とトレンチ構造体１１の間に埋め込み酸化膜６１を設けてもよい。具体的には、埋め込み酸化膜６１の深さＤ２をＰベース層３よりも深く形成する。埋め込み酸化膜６１は、シリコン熱酸化膜（ＳｉＯ２膜）からなる埋め込み型ＬＯＣＯＳ構造体である。ここでは、埋め込み酸化膜６１はトレンチ構造体１１の形成前に形成している。
【００４４】
また、本実施形態では、トレンチ構造体１２をＰベース層３とトレンチ構造体１１の間に設けているが必ずしもこれに限定されるものではない。例えば図１２に示す第４の変形例の半導体装置９１ｄのように、Ｐベース層３とトレンチ構造体１１の間にシリコン酸化膜４２を設けてもよい。具体的には、シリコン酸化膜４２の深さＤ２をＰベース層３よりも深く形成する。シリコン酸化膜４２は、シリコン熱酸化膜（ＳｉＯ２膜）からなるＬＯＣＯＳ構造体である。ここでは、シリコン酸化膜４２はトレンチ構造体１１の形成前に形成している。
【００４５】
また、本実施形態では、溝３１の側面及び底面にシリコン熱酸化膜（ＳｉＯ２膜）からなる絶縁膜３２を設けているが必ずしもこれに限定されるものではない。少なくとも溝３１のデバイス部側の側面及びデバイス部側の底面にシリコン熱酸化膜（ＳｉＯ２膜）からなる絶縁膜３２を設ければよい。
【００４６】
（第３の実施形）
次に、第３の実施形態に係る半導体装置及びその製造方法について図面を参照して説明する。図１３は半導体装置を示す断面図である。本実施形態では、第１の溝の底面及び側面にシリコン熱酸化膜が設けられる第１のトレンチ構造体の深さＤ３を絶縁物が第２の溝に埋設される第２のトレンチ構造体の深さＤ１よりも深く形成してリーク電流を改善している。
【００４７】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００４８】
図１３に示すように、半導体装置９２は、ディープトレンチであるトレンチ構造体１１（第２のトレンチ構造体）がデバイス終端部に設けられ、トレンチ構造体１１とＰベース層３の間にトレンチ構造体１２ｂ（第１のトレンチ構造体）が設けられたＮｃｈトレンチパワーＭＯＳトランジスタである。半導体装置９２は、移動体端末、パソコン、モータ駆動等などに適用される。
【００４９】
Ｐベース層３とトレンチ構造体１１の間のＮ−ドリフト層１表面にはトレンチ構造体１２ｂが設けられる。トレンチ構造体１２ｂは、幅Ｗ２及び深さＤ３を有する。深さＤ３は、トレンチ構造体１１の深さＤ１よりも深い。トレンチ構造体１２ｂは、溝３１ｂ、溝３１ｂの底部及び側面に形成されたシリコン熱酸化膜（ＳｉＯ２膜）からなる絶縁膜３２、及び絶縁膜３２を介して溝３１ｂを覆うように埋設された絶縁膜３３から構成される。このとき絶縁膜３３はトレンチ上部がふさがればよく、必ずしも内部を完全に埋め込む必要はない。また、絶縁膜３２、絶縁膜３３の上部がトレンチ構造体１１形成工程でエッチングされても問題ない。
【００５０】
次に、半導体装置（ＮｃｈトレンチパワーＭＯＳトランジスタ）のＰＮ接合端部でのリーク電流特性について説明する。
【００５１】
第２の実施形態の半導体装置９１（図５参照）では、Ｐベース層３とトレンチ構造体１１の間に、Ｐベース層３よりも深く、トレンチ構造体１１よりも浅いトレンチ構造体１２が設けられる。
【００５２】
本実施形態の半導体装置９２（図１３参照）では、Ｐベース層３とトレンチ構造体１１の間に、Ｐベース層３及びトレンチ構造体１１よりもよりも深いトレンチ構造体１２ｂが設けられる。Ｐベース層３の側面及びＰベース層３の下のＮ−ドリフト層１の側面はトレンチ構造体１２ｂの溝３１ｂの側面に設けられるシリコン熱酸化膜（ＳｉＯ２膜）からなる絶縁膜３２と接している。トレンチ構造体１２ｂの下のＮ−ドリフト層１の表面はトレンチ構造体１２ｂの溝３１ｂの底面に設けられるシリコン熱酸化膜（ＳｉＯ２膜）からなる絶縁膜３２と接している。
【００５３】
また、本実施形態の半導体装置９２では、トレンチ構造体１２ｂのトレンチ３１ｂの側面及び底面がすべてシリコン熱酸化膜で覆われているので、常に安定した界面が形成され、歩留が安定する。また、第２の実施形態の半導体装置９１よりもデバイス終端部でのＰベース層３とＮ−ドリフト層１から構成されるＰＮダイオードの逆方向リーク電流を低減することができる。
【００５４】
上述したように、本実施形態の半導体装置及びその製造方法では、溝２２及び溝２２に埋設された絶縁物２３から構成されるトレンチ構造体１１がデバイス終端部に設けられる。Ｐベース層３とトレンチ構造体１１の間にトレンチ構造体１２ｂが設けられる。トレンチ構造体１２ｂの深さＤ３は、トレンチ構造体１１の深さＤ１よりも深い。
【００５５】
このため、第１の実施形態の効果の他に、デバイス終端部のＰベース層３とＮ−ドリフト層１からなるＰＮダイオードの逆方向リーク電流を第２の実施形態よりも低減することができる。
【００５６】
なお、本実施形態では、トレンチ構造体１２ｂを深さＤ３に設定しているがかならずしもこれに限定されるものではない。トレンチ構造体１２ｂをＮ−ドリフト層１を貫通してＮ＋ドレイン層２に達するように形成してもよい。
【００５７】
（第４の実施形態）
次に、第４の実施形態に係る半導体装置及びその製造方法について、図面を参照して説明する。図１４は半導体装置を示す断面図である。本実施形態では、第２のトレンチ構造体の第２の溝の形状を変更して耐圧を改善している。
【００５８】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００５９】
図１４に示すように、半導体装置９３は、ディープトレンチであるトレンチ構造体１１ａ（第２のトレンチ構造体）がデバイス終端部に設けられ、トレンチ構造体１１ａとＰベース層３の間にトレンチ構造体１２（第１のトレンチ構造体）が設けられたＮｃｈトレンチパワーＭＯＳトランジスタである。半導体装置９３は、移動体端末、パソコン、モータ駆動等などに適用される。
【００６０】
トレンチ構造体１１ａは、溝２２ａ及び溝２２ａに埋設された絶縁物２３から構成される。溝２２ａは、一端（デバイス部側）の上部がトレンチ構造体１２の側面及び底面と接している。領域Ａとして示すトレンチ構造体１２の下の溝２２ａは、上部がテーパー形状（深くなるにつれてデバイス部側に延在する）となっている。領域Ａは上部のみに限らず、トレンチ構造体１１ａの側面全域に及んでも良い。
【００６１】
次に、半導体装置（ＮｃｈトレンチパワーＭＯＳトランジスタ）のＰＮ接合端部での特性について説明する。
【００６２】
第２の実施形態の半導体装置９１（図５参照）では、Ｐベース層３とトレンチ構造体１１の間に、Ｐベース層３よりも深く、トレンチ構造体１１よりも浅いトレンチ構造体１２が設けられる。
【００６３】
一方、本実施形態の半導体装置９３（図１４参照）では、Ｐベース層３とトレンチ構造体１１ａの間に、トレンチ構造体１２が設けられる。トレンチ構造体１２の下の溝２２ａは、上部がテーパー形状（深くなるにつれてデバイス部側に延在する）となっている。
【００６４】
このため、本実施形態の半導体装置９３では、電圧が印加されたときＰベース層３の下で電界集中が緩和（領域Ａで）される（第１の実施形態におけるテーパー形状と同様）。したがって、第２の実施形態の半導体装置９１よりもデバイス終端部でのＰベース層３とＮ−ドリフト層１から構成されるＰＮダイオードの耐圧を改善することができる。
【００６５】
次に、半導体装置の製造方法について図１５及び図１６を参照して説明する。図１５及び図１６は半導体装置の製造工程を示す断面図である。
【００６６】
図１５に示すように、トレンチ構造体１２を形成後、デバイス終端部の絶縁膜７を、図示しないレジスト膜をマスクにして、例えばＲＩＥ(reactive ion etching）法を用いて絶縁膜７をエッチングして開口部を形成する。この開口部の一端（デバイス部側）はトレンチ構造体１２と接している。
【００６７】
次に、図１６に示すように、例えばＣＤＥ（chemical dry etching）法を用いて、側面及び底面をエッチングし、溝２２ａの一端側（デバイス部側）のトレンチ構造体１２の下、溝２２ａの他端（チップ端側）表面をテーパー形状にする。これ以降の工程は第１の実施形態と同様なので説明を省略する。
【００６８】
上述したように、本実施形態の半導体装置及びその製造方法では、溝２２ａ及び溝２２ａに埋設された絶縁物２３から構成されるトレンチ構造体１１ａがデバイス終端部に設けられる。Ｐベース層３とトレンチ構造体１１ａの間にトレンチ構造体１２が設けられる。溝２２ａは、一端（デバイス部側）の上部がトレンチ構造体１２の側面及び底面と接するように形成される。トレンチ構造体１２の下の溝２２ａは、テーパー形状となっている。
【００６９】
このため、第１の実施形態の効果の他に、デバイス終端部のＰベース層３とＮ−ドリフト層１からなるＰＮダイオードの耐圧を第２の実施形態よりも改善することができる。
【００７０】
（第５の実施形態）
次に、第５の実施形態に係る半導体装置及びその製造方法について、図面を参照して説明する。図１７は半導体装置を示す断面図である。本実施形態では、Ｋｒ／Ｏ２プラズマにより低温度でシリコン基板を酸化したシリコン酸化膜をトレンチ構造体の側面及び底面に形成している。
【００７１】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００７２】
図１７に示すように、半導体装置９４は、ディープトレンチであるトレンチ構造体１３がデバイス終端部に設けられたＮｃｈトレンチパワーＭＯＳトランジスタである。半導体装置９４は、移動体端末、パソコン、モータ駆動等などに適用される。
【００７３】
トレンチ構造体１３は、溝２２、シリコン酸化膜５１、及び絶縁物（ポリイミド）５２から構成される。シリコン酸化膜５１及び絶縁膜５２は、溝２２を覆うように積層形成される。シリコン酸化膜５１は、溝２２の側面及び底面に設けられる。絶縁膜５２は、シリコン酸化膜５１を介して溝２２を覆うように埋設される。シリコン酸化膜５１は、Ｋｒ／Ｏ２プラズマにより低温度でシリコン基板（Ｎ−ドリフト層１及びＰベース層３）を酸化して形成される。トレンチ構造体１３上には、絶縁膜９が設けられる。
【００７４】
シリコン酸化膜５１は、９００℃以上の温度でシリコン基板を酸化して形成されるシリコン熱酸化膜と膜質が同等の酸化膜である。具体的には、リーク電流、ＴＤＤＢ、界面準位密度などがシリコン熱酸化膜と同等レベルである。シリコン酸化膜５１は、比較的低温度で形成されているので、デバイス部（ＮｃｈトレンチパワーＭＯＳトランジスタ）の特性を劣化させることがない。シリコン酸化膜５１をトレンチ終端部のトレンチ構造体１３に適用することにより、第１の実施形態の半導体装置９０のシリコン基板（Ｎ−ドリフト層１及びＰベース層３）と絶縁膜２３との界面状態よりも、シリコンが酸素と結合することにより常に安定した界面が得られるため、特性バラツキが少なくなる。したがって、半導体装置９４を高信頼性化することができる。
【００７５】
次に、半導体装置の製造方法について図１８及び図１９を参照して説明する。図１８及び図１９は半導体装置の製造工程を示す断面図である。
【００７６】
図１８に示すように、デバイス終端部に溝２２を形成後、例えば基板温度３００℃で、マイクロ波励起によるＫｒ（クリプトン）／Ｏ２ガスの組み合わせで酸素ラジカルを発生させる（Ｋｒ（クリプトン）／Ｏ２プラズマ法）。発生した酸素プラズマを用いて、溝２２の底面及び側面のシリコン基板（Ｎ−ドリフト層１及びＰベース層３）を酸化してシリコン酸化膜５１を形成する。ここでは、Ｋｒ（クリプトン）／Ｏ２ガスを用いているが、代わりにＯ２ガスを用いた酸素プラズマ（Ｏ２プラズマ法、）や光励起法などを用いてもよい。
【００７７】
次に、図１９に示すように、絶縁物５２を、溝２２を覆うようにシリコン酸化膜５１を介して溝２２に埋め込む。ここでは、絶縁物としてポリイミド膜を用いているが、代わりにポリベンゾオキサゾール（ＰＢＯ）膜或いはポリベンゾシクロブテン（ＢＣＢ）膜などを用いてもよい。これ以降の工程は第１の実施形態と同様なので説明を省略する。
【００７８】
上述したように、本実施形態の半導体装置及びその製造方法では、積層形成されるシリコン酸化膜５１及び絶縁物５２が溝２２に埋設されたトレンチ構造体１３がデバイス終端部に設けられる。トレンチ構造体１３は、一側面がＰベース層３に接し、幅Ｗ１及び深さＤ１を有する。シリコン酸化膜５１は、Ｋｒ（クリプトン）／Ｏ２ガスの組み合わせで発生される酸素ラジカルを用いて、シリコン基板（Ｎ−ドリフト層１及びＰベース層３）を比較的低温度で酸化して形成される。
【００７９】
このため、第１の実施形態の効果の他に、第１の実施形態の半導体装置９０よりも界面準位密度が低減され、Ｐベース層３とＮ-ドリフト層１からなるＰＮダイオードの逆方向リーク電流を第１の実施形態よりも低減することができる。また、デバイス部（ＮｃｈトレンチパワーＭＯＳトランジスタ）の特性の劣化を抑制することができる。したがって、半導体装置９４を高信頼性化することができる。
【００８０】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。第２の実施形態ではトレンチ構造体１１に接するトレンチ構造体１２、１２ａを設け、第３の実施形態ではトレンチ構造体１１に接するトレンチ構造体１２ｂを設け、第４の実施形態ではトレンチ構造体１１ａに接するトレンチ構造体１２を設けてデバイス終端部でのＰＮ接合リーク電流を低減しているが必ずしもこれに限定されるものではない。Ｎ-ドリフト層１とＰベース層３のＰＮ接合端部に流れる接合リーク電流を低減するためにシリコン熱酸化膜が形成されていればよい。また、トレンチ構造体１２、１２ａ、１２ｂの形成は、デバイスのトレンチ形成時に行ってもよい。
【００８１】
実施形態では、ＮｃｈトレンチパワーＭＯＳトランジスタを例にして説明したが、プレーナ型パワーＭＯＳトランジスタ、ＩＧＢＴ、ダイオード等にも適用することができる。
【００８２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８３】
１  Ｎ−ドリフト層
２  Ｎ＋ドレイン層
３  Ｐベース層
４  Ｎ＋ソース層
５  ゲート絶縁膜
６  ゲート電極
７、９  絶縁膜
８  ソース電極
１０  ドレイン電極
１１、１１ａ、１１ｂ、１２、１２ａ、１２ｂ、１３  トレンチ構造体
２１、２２、２２ａ、２２ｂ、３１、３１ａ、３１ｂ  溝
２３、５２  絶縁物
３２、３３  絶縁膜
４１  埋め込み酸化膜
４２、５１  シリコン酸化膜
９０、９０ａ、９１、９１ａ、９１ｂ、９１ｃ、９１ｄ、９２、９３、９４  半導体装置
Ｄ１、Ｄ１ａ、Ｄ２、Ｄ３  深さ
Ｗ１、Ｗ２、Ｗ３、Ｗ１１  幅
【図１】
0005856537.tif 000002
【図２】
0005856537.tif 000003
【図３】
0005856537.tif 000004
【図４】
0005856537.tif 000005
【図５】
0005856537.tif 000006
【図６】
0005856537.tif 000007
【図７】
0005856537.tif 000008
【図８】
0005856537.tif 000009
【図９】
0005856537.tif 000010
【図１０】
0005856537.tif 000011
【図１１】
0005856537.tif 000012
【図１２】
0005856537.tif 000013
【図１３】
0005856537.tif 000014
【図１４】
0005856537.tif 000015
【図１５】
0005856537.tif 000016
【図１６】
0005856537.tif 000017
【図１７】
0005856537.tif 000018
【図１８】
0005856537.tif 000019
【図１９】
0005856537.tif 000020
【図２０】
0005856537.tif 000021