(57)【特許請求の範囲】
【請求項１】
入力された信号を増幅する増幅素子と、
前記増幅素子によって増幅された信号を出力する出力端子と、
前記増幅素子と前記出力端子との間に直列に設けられインピーダンス整合を行う整合回路と、
前記増幅素子と前記整合回路との間または前記整合回路と前記出力端子との間に直列に設けられたインピーダンス変換器と、前記インピーダンス変換器の端部に接続された第一共振器および第二共振器と、を含み、前記整合回路におけるインピーダンスの周波数特性を補償する補償回路と、
を備えることを特徴とする増幅器。
【請求項２】
前記第一共振器は、前記インピーダンス変換器の前段に直列に接続され、または前記インピーダンス変換器の後段に並列に接続され、
前記第二共振器は、前記インピーダンス変換器の後段に直列に接続され、または前記インピーダンス変換器の前段に並列に接続されていることを特徴とする請求項１に記載の増幅器。
【請求項３】
前記第一共振器および前記第二共振器の一方の共振周波数は、前記信号の中心周波数より低く、
前記第一共振器および前記第二共振器の他方の共振周波数は、前記中心周波数より高いことを特徴とする請求項１または２に記載の増幅器。
【請求項４】
前記第一共振器および前記第二共振器の一方の共振周波数は、前記信号の帯域の下端付近の周波数であり、
前記第一共振器および前記第二共振器の他方の共振周波数は、前記信号の帯域の上端付近の周波数であることを特徴とする請求項１または２に記載の増幅器。
【請求項５】
前記インピーダンス変換器は、前記信号の中心波長の１／４の長さの伝送線路であることを特徴とする請求項１〜４のいずれか一つに記載の増幅器。
【請求項６】
前記第一共振器および前記第二共振器の少なくともいずれかの共振器は、前記インピーダンス変換器の端部に並列に接続された並列共振回路であり、電源が供給される端子を有することを特徴とする請求項１〜５のいずれか一つに記載の増幅器。
【請求項７】
信号が入力される入力端子と、
前記入力端子から入力された信号を増幅する増幅素子と、
前記入力端子と前記増幅素子との間に直列に設けられインピーダンス整合を行う整合回路と、
前記入力端子と前記整合回路との間または前記整合回路と前記増幅素子との間に直列に設けられたインピーダンス変換器と、前記インピーダンス変換器の端部に接続された第一共振器および第二共振器と、を含み、前記整合回路におけるインピーダンスの周波数特性を補償する補償回路と、
を備えることを特徴とする増幅器。
【請求項８】
信号が入力される入力端子と、
前記入力端子から入力された信号を増幅する増幅素子と、
前記増幅素子によって増幅された信号を出力する出力端子と、
前記入力端子と前記増幅素子との間に直列に設けられインピーダンス整合を行う第一整合回路と、
前記入力端子と前記第一整合回路との間または前記第一整合回路と前記増幅素子との間に直列に設けられた第一インピーダンス変換器と、前記第一インピーダンス変換器の端部に接続された第一共振器および第二共振器と、を含み、前記第一整合回路におけるインピーダンスの周波数特性を補償する第一補償回路と、
前記増幅素子と前記出力端子との間に直列に設けられインピーダンス整合を行う第二整合回路と、
前記増幅素子と前記第二整合回路との間または前記第二整合回路と前記出力端子との間に直列に設けられた第二インピーダンス変換器と、前記第二インピーダンス変換器の端部に接続された第三共振器および第四共振器と、を含み、前記第二整合回路におけるインピーダンスの周波数特性を補償する第二補償回路と、
を備えることを特徴とする増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、増幅器に関する。
【背景技術】
【０００２】
たとえば移動通信システムなどの無線通信装置においては、高周波の信号を増幅する増幅器が用いられる（たとえば、下記特許文献１〜４参照。）。増幅器においては、たとえば、増幅素子の入力側と出力側にインピーダンス整合回路が設けられる。
【０００３】
増幅器の入力側のインピーダンス整合回路は、たとえば、増幅器の入力端子の特性インピーダンス（たとえば５０［Ω］）を、増幅素子の入力インピーダンスの複素共役に変換する。増幅器の出力側のインピーダンス整合回路は、増幅器の出力端子の特性インピーダンス（たとえば５０［Ω］）を、増幅素子の出力インピーダンスの複素共役に変換する。
【０００４】
高効率な電力増幅器を設計するためには、たとえば、増幅素子から見込んだ出力端子のインピーダンスが、最も効率が高い負荷点に変換されるように出力側のインピーダンス整合回路を設計する。また、高利得な電力増幅器を設計するためには、たとえば、増幅素子から見込んだ入力端子のインピーダンスが、最も利得が高い負荷点に変換されるように入力側のインピーダンス整合回路を設計する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−２６８２４８号公報
【特許文献２】国際公開第２００９／１３１１３８号
【特許文献３】特表２００２−５１０９２７号公報
【特許文献４】特開２００９−２１３０９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述した従来技術では、インピーダンス整合回路がインピーダンスの周波数特性を有するため、広帯域の信号を入力すると、信号の帯域内のインピーダンスが不均一になる場合がある。
【０００７】
本発明は、上述した従来技術による問題点を解消するため、周波数に対するインピーダンスの均一化を図ることができる増幅器を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上述した課題を解決し、目的を達成するため、本発明の一側面によれば、入力された信号を増幅する増幅素子と、前記増幅素子によって増幅された信号を出力する出力端子と、前記増幅素子と前記出力端子との間に直列に設けられインピーダンス整合を行う整合回路と、前記増幅素子と前記整合回路との間または前記整合回路と前記出力端子との間に直列に設けられたインピーダンス変換器と、前記インピーダンス変換器の端部に接続された第一共振器および第二共振器と、を備える増幅器が提案される。
【０００９】
また、本発明の別の側面によれば、信号が入力される入力端子と、前記入力端子から入力された信号を増幅する増幅素子と、前記入力端子と前記増幅素子との間に直列に設けられインピーダンス整合を行う整合回路と、前記入力端子と前記整合回路との間または前記整合回路と前記増幅素子との間に直列に設けられたインピーダンス変換器と、前記インピーダンス変換器の端部に接続された第一共振器および第二共振器と、を備える増幅器が提案される。
【発明の効果】
【００１０】
本発明の一側面によれば、周波数に対するインピーダンスの均一化を図ることができるという効果を奏する。
【図面の簡単な説明】
【００１１】
【図１】図１は、実施の形態１にかかる増幅器の構成の一例を示す図である。
【図２】図２は、増幅器の具体的な構成の一例を示す図である。
【図３】図３は、信号帯域と共振周波数との関係の一例を示す図である。
【図４−１】図４−１は、補償回路を設けないと仮定した場合の増幅器における負荷の周波数特性の一例を参考として示す図である。
【図４−２】図４−２は、実施の形態１にかかる増幅器における負荷の周波数特性の一例を示す図である。
【図５−１】図５−１は、補償回路を設けないと仮定した場合の増幅器の出力電力に対する効率の特性の一例を参考として示す図である。
【図５−２】図５−２は、実施の形態１にかかる増幅器の出力電力に対する効率の特性の一例を示す図である。
【図６】図６は、インピーダンス変換器の特性の一例を示す図である。
【図７−１】図７−１は、インピーダンス変換器の別の構成例１を示す図である。
【図７−２】図７−２は、インピーダンス変換器の別の構成例２を示す図である。
【図７−３】図７−３は、インピーダンス変換器の別の構成例３を示す図である。
【図７−４】図７−４は、インピーダンス変換器の別の構成例４を示す図である。
【図８−１】図８−１は、補償回路の別の構成例１を示す図である。
【図８−２】図８−２は、補償回路の別の構成例２を示す図である。
【図８−３】図８−３は、補償回路の別の構成例３を示す図である。
【図８−４】図８−４は、補償回路の別の構成例４を示す図である。
【図８−５】図８−５は、補償回路の別の構成例５を示す図である。
【図９】図９は、実施の形態１にかかる増幅器の変形例を示す図である。
【図１０】図１０は、増幅器の適用例１を示す図である。
【図１１】図１１は、増幅器の適用例２を示す図である。
【図１２】図１２は、増幅器の適用例３を示す図である。
【図１３】図１３は、実施の形態２にかかる増幅器の構成の一例を示す図である。
【図１４−１】図１４−１は、補償回路を設けないと仮定した場合の増幅器における負荷の周波数特性の一例を参考として示す図である。
【図１４−２】図１４−２は、実施の形態２にかかる増幅器における負荷の周波数特性の一例を示す図である。
【図１５−１】図１５−１は、補償回路を設けないと仮定した場合の増幅器の入力電力に対する出力電力の特性の一例を参考として示す図である。
【図１５−２】図１５−２は、実施の形態２にかかる増幅器の入力電力に対する出力電力の特性の一例を示す図である。
【図１６】図１６は、実施の形態２にかかる増幅器の変形例を示す図である。
【図１７】図１７は、実施の形態３にかかる増幅器の構成の一例を示す図である。
【図１８】図１８は、増幅器の変形例１を示す図である。
【図１９】図１９は、増幅器の変形例２を示す図である。
【発明を実施するための形態】
【００１２】
以下に添付図面を参照して、本発明にかかる増幅器の実施の形態を詳細に説明する。
【００１３】
（実施の形態１）
（実施の形態１にかかる増幅器の構成）
図１は、実施の形態１にかかる増幅器の構成の一例を示す図である。図１に示すように、実施の形態１にかかる増幅器１０は、入力端子１１と、入力インピーダンス整合回路１２と、増幅素子１３と、出力インピーダンス整合回路１４と、補償回路１９と、出力端子１８と、を備えている。増幅器１０は、たとえば高周波の信号を増幅する増幅器である。入力端子１１には、増幅器１０の増幅対象の信号（電気信号）が入力される。入力端子１１へ入力された信号は、入力インピーダンス整合回路１２へ出力される。
【００１４】
入力インピーダンス整合回路１２は、入力端子１１から出力された信号を増幅素子１３へ出力するとともに、入力端子１１と増幅素子１３とのインピーダンス整合を行う。たとえば、入力インピーダンス整合回路１２は、入力端子１１の特性インピーダンスを、増幅素子１３の入力インピーダンスの複素共役に変換する。
【００１５】
増幅素子１３は、入力インピーダンス整合回路１２から出力された信号を増幅する。増幅素子１３は、増幅した信号を出力インピーダンス整合回路１４へ出力する。
【００１６】
出力インピーダンス整合回路１４は、増幅素子１３から出力された信号を補償回路１９へ出力するとともに、増幅素子１３と補償回路１９とのインピーダンス整合を行う。たとえば、出力端子の特性インピーダンスが５０［Ω］であり、補償回路１９のインピーダンス変換器１６は、インピーダンスを２５［Ω］から５０［Ω］に変換するとする。この場合は、出力インピーダンス整合回路１４は、増幅素子１３の出力インピーダンスから２５［Ω］にインピーダンスを変換することによってインピーダンス整合を行う。
【００１７】
補償回路１９は、出力インピーダンス整合回路１４から出力された信号を出力端子１８へ出力するとともに、出力インピーダンス整合回路１４におけるインピーダンスの周波数特性を補償する。具体的には、補償回路１９は、基本波共振器１５と、インピーダンス変換器１６と、基本波共振器１７と、を備えている。
【００１８】
基本波共振器１５は、インピーダンス変換器１６の前段に接続された共振回路である。基本波共振器１５は、出力インピーダンス整合回路１４から出力された信号をインピーダンス変換器１６へ出力する。インピーダンス変換器１６は、基本波共振器１５から出力された信号を基本波共振器１７へ出力するとともに、インピーダンスを変換する。基本波共振器１７は、インピーダンス変換器１６の後段に接続された共振回路である。基本波共振器１７は、インピーダンス変換器１６から出力された信号を出力端子１８へ出力する。
【００１９】
基本波共振器１５，１７のうちの一方の共振周波数は、増幅対象の信号の中心周波数より低く設定する。また、基本波共振器１５，１７のうち他方の共振周波数は、増幅対象の信号の中心周波数より高く設定する。これにより、増幅対象の信号の帯域のうちの中心周波数付近において、周波数に対するインピーダンスの均一化を図ることができる。
【００２０】
たとえば、基本波共振器１５，１７のうちの一方の共振周波数は、増幅対象の信号の帯域の下端付近の周波数に設定する（たとえば図３参照）。また、基本波共振器１５，１７のうちの他方の共振周波数は、増幅対象の信号の帯域の上端付近の周波数に設定する（たとえば図３参照）。これにより、増幅対象の信号のほぼ全帯域において、周波数に対するインピーダンスの均一化を図ることができる。また、たとえば、基本波共振器１５，１７の共振周波数は、増幅対象の信号の中心周波数の２倍（高調波成分）より低く、増幅対象の信号の中心周波数の１／２倍より高い周波数とする。
【００２１】
出力端子１８は、補償回路１９から出力された信号を出力する。このように、インピーダンス変換器１６と、インピーダンス変換器１６の端部に接続された基本波共振器１５，１７と、を含む補償回路１９を増幅器１０の出力に接続する。これにより、出力インピーダンス整合回路１４におけるインピーダンスの周波数特性を補償し、周波数に対するインピーダンスの均一化を図ることができる。
【００２２】
このため、増幅対象の帯域における増幅の効率を均一化することができる。したがって、たとえば、増幅対象の帯域全体で増幅の効率が一様に高くなるような設計が可能になる。なお、増幅の効率は、たとえば、増幅素子１３に与えられた直流エネルギーが、出力端子１８から出力される高周波エネルギーに変換される割合である。
【００２３】
たとえば、増幅対象の中心周波数において増幅の効率が高くなるように出力インピーダンス整合回路１４を設計すれば、増幅対象の帯域端の周波数においても増幅の効率を高くすることができる。このため、たとえば、広帯域な信号を増幅する場合の効率を向上させることができる。
【００２４】
（増幅器の具体的な構成）
図２は、増幅器の具体的な構成の一例を示す図である。図２において、図１に示した部分と同様の部分については同一の符号を付して説明を省略する。図２に示すように、図１に示した増幅素子１３は、たとえば、ＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：電界効果トランジスタ）やＢＪＴ（Ｂｉｐｏｌａｒ  Ｊｕｎｃｔｉｏｎ  Ｔｒａｎｓｉｓｔｏｒ：バイポーラ接合トランジスタ）などの半導体増幅素子２１によって実現することができる。
【００２５】
図１に示した基本波共振器１５は、たとえば、直列に接続されたインダクタ２２およびコンデンサ２３によって実現することができる。図１に示したインピーダンス変換器１６は、たとえば、１／４波長インピーダンス変換器２４によって実現することができる。１／４波長インピーダンス変換器２４は、たとえば、増幅対象の信号の中心波長の１／４の長さの伝送線路である。図１に示した基本波共振器１７は、たとえば、直列に接続されたインダクタ２５およびコンデンサ２６によって実現することができる。
【００２６】
（信号帯域と共振周波数との関係）
図３は、信号帯域と共振周波数との関係の一例を示す図である。図３の横軸は周波数［ＭＨｚ］を示している。図３の縦軸は信号成分のレベル［ｄＢ］を示している。スペクトラム３１は、増幅器１０による増幅対象の信号のスペクトラムの一例を示している。スペクトラム帯域３２は、スペクトラム３１の帯域を示している。
【００２７】
たとえば、図３に示すように、基本波共振器１５の共振周波数は、スペクトラム帯域３２の下端の周波数ｆ１とする。また、基本波共振器１７の共振周波数は、スペクトラム帯域３２の上端の周波数ｆ２とする。これにより、増幅対象の信号のスペクトラム帯域３２のほぼ全域において、周波数に対するインピーダンスの均一化を図ることができる。
【００２８】
また、基本波共振器１５の共振周波数を周波数ｆ２とし、基本波共振器１７の共振周波数を周波数ｆ１としてもよい。このように、基本波共振器１５，１７のうちの一方の共振周波数は、増幅対象の信号の帯域における下端の周波数ｆ１とする。また、基本波共振器１５，１７のうちの他方の共振周波数は、増幅対象の信号の帯域における上端の周波数ｆ２とする。これにより、増幅対象の帯域（周波数ｆ１〜ｆ２）において、周波数に対するインピーダンスの均一化を図ることができる。
【００２９】
（負荷の周波数特性）
図４−１は、補償回路を設けないと仮定した場合の増幅器における負荷の周波数特性の一例を参考として示す図である。図４−２は、実施の形態１にかかる増幅器における負荷の周波数特性の一例を示す図である。図４−１および図４−２は、増幅器１０における負荷点をスミスチャートによって示している。
【００３０】
図４−１および図４−２において、負荷特性４０は、増幅素子１３から出力側を見込んだ負荷の周波数に対する特性を示している。負荷点４１（○印）は、帯域の下端の周波数ｆ１（図３参照）における、増幅素子１３から出力側を見込んだ負荷を示す負荷点を示している。また、負荷点４２（×印）は、帯域の上端の周波数ｆ２（図３参照）における、増幅素子１３から出力側を見込んだ負荷を示す負荷点を示している。
【００３１】
補償回路１９を設けないと仮定した場合の増幅器１０においては、図４−１に示すように、周波数ｆ１における負荷点４１と、周波数ｆ２における負荷点４２と、が異なる負荷点となる。これに対して、補償回路１９を設けた増幅器１０によれば、図４−２に示すように、周波数ｆ１における負荷点４１と、周波数ｆ２における負荷点４２と、をほぼ一致させることができる。
【００３２】
（出力電力に対する効率の特性）
図５−１は、補償回路を設けないと仮定した場合の増幅器の出力電力に対する効率の特性の一例を参考として示す図である。図５−２は、実施の形態１にかかる増幅器の出力電力に対する効率の特性の一例を示す図である。図５−１および図５−２の横軸は、増幅器１０からの出力電力［ｄＢｍ］を示している。図５−１および図５−２の縦軸は、増幅器１０における増幅の効率［％］を示している。
【００３３】
図５−１および図５−２において、効率特性５１は、増幅対象の信号の中心周波数における増幅器１０の出力電力に対する効率の特性を示している。また、効率特性５２は、増幅対象の信号の帯域端（たとえば周波数ｆ１または周波数ｆ２）における増幅器１０の出力電力に対する効率の特性を示している。
【００３４】
補償回路１９を設けないと仮定した場合の増幅器１０においては、図５−１に示すように、中心周波数における効率特性５１と、帯域端における効率特性５２と、にずれが生じる。これに対して、補償回路１９を設けた増幅器１０によれば、図５−２に示すように、中心周波数における効率特性５１と、帯域端における効率特性５２と、をほぼ一致させることができる。
【００３５】
（インピーダンス変換器の特性）
図６は、インピーダンス変換器の特性の一例を示す図である。たとえば、図６に示すように、インピーダンス変換器１６の一端に接続された負荷を負荷６１とする。また、インピーダンス変換器１６の他端に接続された端子を端子６２とする。
【００３６】
そして、負荷６１をＺ１とする。また、インピーダンス変換器１６の特性インピーダンスをＺ０とする。また、端子６２からみたインピーダンス変換器１６のインピーダンスをＺ２とする。このとき、インピーダンス変換器１６は、Ｚ２＝Ｚ０2／Ｚ１となるように設計される（たとえば１／４波長インピーダンス変換器２４）。たとえば、インピーダンス変換器１６は、Ｚ１＝５０［Ω］、Ｚ２＝２５［Ω］の時、Ｚ０＝３５.３６［Ω］となるように設定される。
【００３７】
（インピーダンス変換器の別の構成例）
図７−１は、インピーダンス変換器の別の構成例１を示す図である。図７−１に示すように、インピーダンス変換器１６は、直列に接続されたコンデンサ７１と、並列に接続されたインダクタ７３，７４と、によって実現してもよい。コンデンサ７１は、インピーダンス変換器１６の入力端と出力端との間に直列に接続されている。
【００３８】
インダクタ７３は、インピーダンス変換器１６の入力端とコンデンサ７１との間に一端が接続され、他端が接地されている。インダクタ７４は、インピーダンス変換器１６の出力端とコンデンサ７１との間に一端が接続され、他端が接地されている。コンデンサ７１の容量Ｃおよびインダクタ７３，７４のインダクタンスＬは、一端からみたインピーダンスＺ２を他端から見てＺ１となるように設定される。
【００３９】
図７−２は、インピーダンス変換器の別の構成例２を示す図である。図７−２に示すように、インピーダンス変換器１６は、並列に接続されたコンデンサ７１，７２と、直列に接続されたインダクタ７３と、によって実現してもよい。インダクタ７３は、インピーダンス変換器１６の入力端と出力端との間に直列に接続されている。
【００４０】
コンデンサ７１は、インピーダンス変換器１６の入力端とインダクタ７３との間に一端が接続され、他端が接地されている。コンデンサ７２は、インピーダンス変換器１６の出力端とインダクタ７３との間に一端が接続され、他端が接地されている。コンデンサ７１，７２の容量Ｃおよびインダクタ７３のインダクタンスＬは、一端からみたインピーダンスＺ２を他端から見てＺ１となるように設定される。
【００４１】
図７−３は、インピーダンス変換器の別の構成例３を示す図である。図７−３に示すように、インピーダンス変換器１６は、直列に接続されたコンデンサ７１，７２と、並列に接続されたインダクタ７３と、によって実現してもよい。コンデンサ７１，７２は、インピーダンス変換器１６の入力端と出力端との間に直列に接続されている。
【００４２】
インダクタ７３は、コンデンサ７１とコンデンサ７２との間に一端が接続され、他端が接地されている。コンデンサ７１，７２の容量Ｃおよびインダクタ７３のインダクタンスＬは、一端からみたインピーダンスＺ２を他端から見てＺ１となるように設定される。
【００４３】
図７−４は、インピーダンス変換器の別の構成例４を示す図である。図７−４に示すように、インピーダンス変換器１６は、並列に接続されたコンデンサ７１と、直列に接続されたインダクタ７３，７４と、によって実現してもよい。インダクタ７３，７４は、インピーダンス変換器１６の入力端と出力端との間に直列に接続されている。
【００４４】
コンデンサ７１は、インダクタ７３とインダクタ７４との間に一端が接続され、他端が接地されている。コンデンサ７１の容量Ｃおよびインダクタ７３，７４のインダクタンスＬは、一端からみたインピーダンスＺ２を他端から見てＺ１となるように設定される。
【００４５】
（補償回路の別の構成例）
図８−１は、補償回路の別の構成例１を示す図である。図８−１において、図２に示した部分と同様の部分については同一の符号を付して説明を省略する。図８−１に示すように、基本波共振器１５および基本波共振器１７をそれぞれ並列共振回路としてもよい。この場合は、基本波共振器１５は１／４波長インピーダンス変換器２４の後段に設けられ、基本波共振器１７は１／４波長インピーダンス変換器２４の前段に設けられる。
【００４６】
基本波共振器１５のインダクタ２２およびコンデンサ２３は、基本波共振器１５の入力端と出力端との間に並列に一端が接続され、他端が接地されている。基本波共振器１７のインダクタ２５およびコンデンサ２６は、基本波共振器１７の入力端と出力端との間に並列に一端が接続され、他端が接地されている。図８−１に示す補償回路１９は、図２に示した補償回路１９と等価な回路である。
【００４７】
図８−２は、補償回路の別の構成例２を示す図である。図８−２において、図２に示した部分と同様の部分については同一の符号を付して説明を省略する。図８−２に示すように、基本波共振器１５を並列共振回路とし、基本波共振器１７を直列共振回路としてもよい。この場合は、基本波共振器１５および基本波共振器１７は、１／４波長インピーダンス変換器２４の後段に設けられる。
【００４８】
図８−２に示す構成例では、基本波共振器１５が、基本波共振器１７と１／４波長インピーダンス変換器２４との間に設けられている。基本波共振器１５のインダクタ２２およびコンデンサ２３は、基本波共振器１５の入力端と出力端との間に並列に一端が接続され、他端が接地されている。図８−２に示す補償回路１９は、図２および図８−１に示した補償回路１９と等価な回路である。
【００４９】
図８−３は、補償回路の別の構成例３を示す図である。図８−３において、図８−２に示した部分と同様の部分については同一の符号を付して説明を省略する。図８−３に示すように、基本波共振器１５は、バイアス端子８１およびコンデンサ８２をさらに備えていてもよい。バイアス端子８１には電源が供給される。
【００５０】
バイアス端子８１は、インダクタ２２、コンデンサ２３およびコンデンサ８２に接続されている。コンデンサ８２は、インダクタ２２、コンデンサ２３およびバイアス端子８１に一端が接続され、他端が接地されている。
【００５１】
並列共振回路である基本波共振器１５は、基本波を通さず、基本波より周波数が高い高周波もインダクタ２２のインピーダンスが大きくなるため通さない。一方、並列共振回路である基本波共振器１５は、直流成分を通す。このため、バイアス端子８１を接続することで、基本波共振器１５に電源供給回路としての機能を持たせることができる。
【００５２】
また、図８−３に示した構成例では、補償回路１９の出力端に対して直列にコンデンサ２６が接続されているため、コンデンサ２６にＤＣカット（直流成分除去）の機能を持たせることができる。
【００５３】
図８−４は、補償回路の別の構成例４を示す図である。図８−４において、図８−２に示した部分と同様の部分については同一の符号を付して説明を省略する。図８−４に示すように、基本波共振器１７が、１／４波長インピーダンス変換器２４と基本波共振器１５との間に設けられていてもよい。この場合は、たとえば図８−３に示したように、基本波共振器１５にバイアス端子８１およびコンデンサ８２がさらに設けられてもよい。
【００５４】
図８−５は、補償回路の別の構成例５を示す図である。図８−５において、図２に示した部分と同様の部分については同一の符号を付して説明を省略する。図８−５に示すように、基本波共振器１７を並列共振回路とし、基本波共振器１５を直列共振回路としてもよい。この場合は、基本波共振器１５および基本波共振器１７は、１／４波長インピーダンス変換器２４の前段に設けられる。
【００５５】
図８−５に示す構成例では、基本波共振器１５が、基本波共振器１７と１／４波長インピーダンス変換器２４との間に設けられている。基本波共振器１７のインダクタ２５およびコンデンサ２６は、基本波共振器１７の入力端と出力端との間に並列に一端が接続され、他端が接地されている。図８−５に示す補償回路１９は、図２、図８−１および図８−２に示した補償回路１９と等価な回路である。
【００５６】
図８−５に示した補償回路１９において、たとえば図８−３に示したように、基本波共振器１７にバイアス端子８１およびコンデンサ８２がさらに設けられてもよい。また、図８−５に示した補償回路１９において、基本波共振器１７が、１／４波長インピーダンス変換器２４と基本波共振器１５との間に設けられていてもよい。
【００５７】
図２，図８−１〜図８−５に示したように、基本波共振器１５は、１／４波長インピーダンス変換器２４の前段に直列に接続された直列共振回路、または１／４波長インピーダンス変換器２４の後段に並列に接続された並列共振回路によって実現することができる。また、基本波共振器１７は、１／４波長インピーダンス変換器２４の後段に直列に接続された直列共振回路、または１／４波長インピーダンス変換器２４の前段に並列に接続された並列共振回路によって実現することができる。
【００５８】
（実施の形態１にかかる増幅器の変形例）
図９は、実施の形態１にかかる増幅器の変形例を示す図である。図９において、図１に示した部分と同様の部分については同一の符号を付して説明を省略する。図９に示すように、補償回路１９が、増幅素子１３と出力インピーダンス整合回路１４との間に設けられてもよい。このように、出力インピーダンス整合回路１４と補償回路１９の前後を入れ替えた構成においても、図１に示した構成と同様に、周波数に対するインピーダンスの均一化を図ることができる。
【００５９】
なお、図９に示した構成においては、増幅素子１３と出力端子１８とのインピーダンス整合を行うための、インピーダンス変換器１６および出力インピーダンス整合回路１４の各パラメータは、図１に示した構成と異なるパラメータになり得る。
【００６０】
（増幅器の適用例）
図１０は、増幅器の適用例１を示す図である。図１０において、図１に示した部分と同様の部分については同一の符号を付して説明を省略する。図１０に示す増幅器１００は、入力端子１０１，１０２と、増幅部１０３，１０４と、インダクタ１０５と、コンデンサ１０６と、伝送線路１０７，１０８と、補償回路１９と、出力端子１０９と、を備えるＣｈｉｒｅｉｘ型のアウトフェージング増幅器である。入力端子１０１，１０２には、増幅対象の信号強度に応じた位相差の２つの信号がそれぞれ入力される。
【００６１】
増幅部１０３，１０４のそれぞれは、たとえば図１に示した入力インピーダンス整合回路１２、増幅素子１３および出力インピーダンス整合回路１４を備えている。増幅部１０３は、入力端子１０１から入力された信号を増幅して伝送線路１０７へ出力する。増幅部１０４は、入力端子１０２から入力された信号を増幅して伝送線路１０８へ出力する。
【００６２】
インダクタ１０５は、増幅部１０３と伝送線路１０７との間に一端が接続され、他端が接地されている。コンデンサ１０６は、増幅部１０４と伝送線路１０８との間に一端が接続され、他端が接地されている。
【００６３】
伝送線路１０７，１０８は、ともに９０［°］の遅延量を有する伝送線路である。伝送線路１０７は、増幅部１０３から出力された信号を補償回路１９へ出力する。伝送線路１０８は、増幅部１０４から出力された信号を補償回路１９へ出力する。伝送線路１０７，１０８から出力された各信号は、合成されて補償回路１９へ入力される。
【００６４】
補償回路１９のインピーダンス変換器１６には、Ｃｈｉｒｅｉｘ型のアウトフェージング増幅器の構成要素である１／４波長インピーダンス変換器を用いることができる。これにより、Ｃｈｉｒｅｉｘ型のアウトフェージング増幅器において、回路規模の増大を抑えつつ、周波数に対するインピーダンスの均一化を図ることができる。出力端子１０９は、補償回路１９から出力された信号を出力する。
【００６５】
図１１は、増幅器の適用例２を示す図である。図１１において、図１０に示した部分と同様の部分については同一の符号を付して説明を省略する。図１１に示す増幅器１００は、入力端子１０１，１０２と、増幅部１０３，１０４と、伝送線路１１１，１１２と、補償回路１９と、出力端子１０９と、を備えるオフセット型のアウトフェージング増幅器である。増幅部１０３は、増幅した信号を伝送線路１１１へ出力する。増幅部１０４は、増幅した信号を伝送線路１１２へ出力する。
【００６６】
伝送線路１１１は、９０−θ［°］の遅延量を有する伝送線路である。伝送線路１１１は、増幅部１０３から出力された信号を補償回路１９へ出力する。伝送線路１１２は、９０＋θ［°］の遅延量を有する伝送線路である。伝送線路１１２は、増幅部１０４から出力された信号を補償回路１９へ出力する。伝送線路１１１，１１２から出力された各信号は、合成されて補償回路１９へ入力される。
【００６７】
補償回路１９のインピーダンス変換器１６には、オフセット型のアウトフェージング増幅器の構成要素である１／４波長インピーダンス変換器を用いることができる。これにより、オフセット型のアウトフェージング増幅器において、回路規模の増大を抑えつつ、周波数に対するインピーダンスの均一化を図ることができる。
【００６８】
図１２は、増幅器の適用例３を示す図である。図１２において、図１に示した部分と同様の部分については同一の符号を付して説明を省略する。図１２に示す増幅器１２０は、入力端子１２１と、１／４波長伝送線路１２２，１２５と、キャリア増幅器１２３，１２４と、補償回路１９と、出力端子１２６と、を備えるドハティ型の増幅器である。
【００６９】
入力端子１２１には、増幅対象の信号が入力される。入力端子１２１から入力された信号は、１／４波長伝送線路１２２およびキャリア増幅器１２３へ入力される。１／４波長伝送線路１２２は、増幅対象の信号の中心波長の１／４の長さの伝送線路である。１／４波長伝送線路１２２は、入力端子１２１から入力された信号をキャリア増幅器１２４へ出力する。
【００７０】
キャリア増幅器１２３，１２４のそれぞれは、たとえば図１に示した入力インピーダンス整合回路１２、増幅素子１３および出力インピーダンス整合回路１４を備えている。キャリア増幅器１２３は、入力端子１２１から入力された信号を増幅して１／４波長伝送線路１２５へ出力する。キャリア増幅器１２４は、１／４波長伝送線路１２２から出力された信号を増幅して補償回路１９へ出力する。１／４波長伝送線路１２５は、増幅対象の信号の中心波長の１／４の長さの伝送線路である。１／４波長伝送線路１２５は、キャリア増幅器１２３から出力された信号を補償回路１９へ出力する。
【００７１】
補償回路１９のインピーダンス変換器１６には、ドハティ型の増幅器の構成要素である１／４波長インピーダンス変換器を用いることができる。これにより、ドハティ型の増幅器において、回路規模の増大を抑えつつ、周波数に対するインピーダンスの均一化を図ることができる。出力端子１２６は、補償回路１９から出力された信号を出力する。
【００７２】
このように、実施の形態１にかかる増幅器１０においては、インピーダンス変換器１６の端部に基本波共振器１５，１７を設けた補償回路１９が、出力インピーダンス整合回路１４に直列に接続される。これにより、出力インピーダンス整合回路１４の周波数特性を補償し、周波数に対するインピーダンスの均一化を図ることができる。
【００７３】
（実施の形態２）
実施の形態２について、実施の形態１と異なる部分について説明する。
【００７４】
（実施の形態２にかかる増幅器の構成）
図１３は、実施の形態２にかかる増幅器の構成の一例を示す図である。図１３において、図１に示した部分と同様の部分については同一の符号を付して説明を省略する。図１３に示すように、実施の形態２にかかる増幅器１０は、補償回路１９が入力端子１１と入力インピーダンス整合回路１２との間に設けられている。入力インピーダンス整合回路１２は、補償回路１９と増幅素子１３とのインピーダンス整合を行う。
【００７５】
たとえば、入力端子の特性インピーダンスが５０［Ω］であり、補償回路１９のインピーダンス変換器１６は、インピーダンスを５０［Ω］から２５［Ω］に変換するとする。この場合は、入力インピーダンス整合回路１２は、インピーダンスを２５［Ω］から増幅素子１３の入力インピーダンスに変換することによってインピーダンス整合を行う。
【００７６】
また、入力インピーダンス整合回路１２は、周波数特性を有するため、利得に周波数偏差が発生する。これに対して、補償回路１９は、入力端子１１から入力された信号を入力インピーダンス整合回路１２へ出力するとともに、入力インピーダンス整合回路１２におけるインピーダンスの周波数特性を補償する。
【００７７】
このように、インピーダンス変換器１６と、インピーダンス変換器１６の端部に接続された基本波共振器１５，１７と、を含む補償回路１９を増幅器１０の入力に接続する。これにより、入力インピーダンス整合回路１２におけるインピーダンスの周波数特性を補償し、周波数に対するインピーダンスの均一化を図ることができる。
【００７８】
このため、増幅対象の帯域における利得を均一化することができる。したがって、たとえば、増幅対象の帯域全体で利得が一様に高くなるような設計が可能になる。たとえば、増幅対象の中心周波数において利得が高くなるように出力インピーダンス整合回路１４を設計すれば、増幅対象の帯域端の周波数においても利得を高くすることができる。このため、たとえば、広帯域な信号を増幅する場合の利得を向上させることができる。
【００７９】
（負荷の周波数特性）
図１４−１は、補償回路を設けないと仮定した場合の増幅器における負荷の周波数特性の一例を参考として示す図である。図１４−２は、実施の形態２にかかる増幅器における負荷の周波数特性の一例を示す図である。図１４−１および図１４−２は、増幅器１０における負荷点をスミスチャートによって示している。
【００８０】
図１４−１および図１４−２において、負荷特性１４０は、増幅素子１３から入力側を見込んだ負荷の周波数に対する特性を示している。負荷点１４１（○印）は、帯域の下端の周波数ｆ１（図３参照）における、増幅素子１３から入力側を見込んだ負荷を示す負荷点を示している。また、負荷点１４２（×印）は、帯域の上端の周波数ｆ２（図３参照）における、増幅素子１３から入力側を見込んだ負荷を示す負荷点を示している。
【００８１】
補償回路１９を設けないと仮定した場合の増幅器１０においては、図１４−１に示すように、周波数ｆ１における負荷点１４１と、周波数ｆ２における負荷点１４２と、が異なる負荷点となる。これに対して、補償回路１９を設けた増幅器１０によれば、図１４−２に示すように、周波数ｆ１における負荷点１４１と、周波数ｆ２における負荷点１４２と、をほぼ一致させることができる。
【００８２】
（入力電力に対する出力電力の特性）
図１５−１は、補償回路を設けないと仮定した場合の増幅器の入力電力に対する出力電力の特性の一例を参考として示す図である。図１５−２は、実施の形態２にかかる増幅器の入力電力に対する出力電力の特性の一例を示す図である。図１５−１および図１５−２の横軸は、増幅器１０への入力電力［ｄＢｍ］を示している。図１５−１および図１５−２の縦軸は、増幅器１０からの出力電力［ｄＢｍ］を示している。
【００８３】
図１５−１および図１５−２において、入出力特性１５１は、増幅対象の信号の中心周波数における増幅器１０の入力電力に対する出力電力の特性を示している。また、入出力特性１５２は、増幅対象の信号の帯域端（たとえば周波数ｆ１または周波数ｆ２）における増幅器１０の入力電力に対する出力電力の特性を示している。入力電力と出力電力の比が利得となる。
【００８４】
補償回路１９を設けないと仮定した場合の増幅器１０においては、図１５−１に示すように、中心周波数における入出力特性１５１と、帯域端における入出力特性１５２と、にずれが生じる。これに対して、補償回路１９を設けた増幅器１０によれば、図１５−２に示すように、中心周波数における入出力特性１５１と、帯域端における入出力特性１５２と、をほぼ一致させることができる。
【００８５】
（実施の形態２にかかる増幅器の変形例）
図１６は、実施の形態２にかかる増幅器の変形例を示す図である。図１６において、図１３に示した部分と同様の部分については同一の符号を付して説明を省略する。図１６に示すように、補償回路１９が、入力インピーダンス整合回路１２と増幅素子１３との間に設けられてもよい。このように、入力インピーダンス整合回路１２と補償回路１９の前後を入れ替えた構成においても、図１３に示した構成と同様に、周波数に対するインピーダンスの均一化を図ることができる。
【００８６】
なお、図１６に示した構成においては、増幅素子１３とインダクタ２２とのインピーダンス整合を行うための、入力インピーダンス整合回路１２およびインピーダンス変換器１６の各パラメータは、図１３に示した構成と異なるパラメータになり得る。
【００８７】
このように、実施の形態２にかかる増幅器１０においては、インピーダンス変換器１６の端部に基本波共振器１５，１７を設けた補償回路１９が、入力インピーダンス整合回路１２に直列に接続される。これにより、入力インピーダンス整合回路１２の周波数特性を補償し、周波数に対するインピーダンスの均一化を図ることができる。
【００８８】
（実施の形態３）
実施の形態３について、実施の形態１，２と異なる部分について説明する。
【００８９】
図１７は、実施の形態３にかかる増幅器の構成の一例を示す図である。図１７において、図１または図１３に示した部分と同様の部分については同一の符号を付して説明を省略する。図１７に示すように、実施の形態３にかかる増幅器１０は、入力端子１１と、入力インピーダンス整合回路１２と、増幅素子１３と、出力インピーダンス整合回路１４と、出力端子１８と、補償回路１９ａ，１９ｂと、を備えている。
【００９０】
補償回路１９ａは、たとえば図１に示した補償回路１９と同様の構成である。補償回路１９ｂは、たとえば図１３に示した補償回路１９と同様の構成である。このように、増幅器１０は、入力インピーダンス整合回路１２に対応する補償回路１９ａと、出力インピーダンス整合回路１４に対応する補償回路１９ｂと、の両方を備えていてもよい。
【００９１】
また、図１７に示した構成において、図９に示した構成と同様に、出力インピーダンス整合回路１４と補償回路１９ｂの前後を入れ替えてもよい。また、図１７に示した構成において、図１６に示した構成と同様に、入力インピーダンス整合回路１２と補償回路１９ａの前後を入れ替えてもよい。
【００９２】
このように、実施の形態３にかかる増幅器１０においては、入力インピーダンス整合回路１２に対応する補償回路１９ａと、出力インピーダンス整合回路１４に対応する補償回路１９ｂと、が設けられる。これにより、増幅対象の帯域における効率の均一化と、増幅対象の帯域における利得の均一化と、を図ることができる。
【００９３】
（各実施の形態の変形例）
つぎに、上述した各実施の形態の変形例について説明する。
【００９４】
図１８は、増幅器の変形例１を示す図である。図１８において、図１に示した部分と同様の部分については同一の符号を付して説明を省略する。図１８に示すように、実施の形態１にかかる増幅器１０において、入力インピーダンス整合回路１２を省いた構成としてもよい。たとえば、入力端子１１と増幅素子１３とにおけるインピーダンスが一致している場合や、入力端子１１と増幅素子１３とにおけるインピーダンスの相違が許容範囲内である場合などにおいて図１８に示す構成を用いることができる。図１８に示す構成においても、増幅対象の帯域における効率の均一化を図ることができる。
【００９５】
図１９は、増幅器の変形例２を示す図である。図１９において、図１３に示した部分と同様の部分については同一の符号を付して説明を省略する。図１９に示すように、実施の形態２にかかる増幅器１０において、出力インピーダンス整合回路１４を省いた構成としてもよい。たとえば、増幅素子１３と出力端子１８とにおけるインピーダンスが一致している場合や、増幅素子１３と出力端子１８とにおけるインピーダンスの相違が許容範囲内である場合などにおいて図１９に示す構成を用いることができる。図１９に示す構成においても、増幅対象の帯域における利得の均一化を図ることができる。
【００９６】
上述した各実施の形態に関し、さらに以下の付記を開示する。
【００９７】
（付記１）入力された信号を増幅する増幅素子と、
前記増幅素子によって増幅された信号を出力する出力端子と、
前記増幅素子と前記出力端子との間に直列に設けられインピーダンス整合を行う整合回路と、
前記増幅素子と前記整合回路との間または前記整合回路と前記出力端子との間に直列に設けられたインピーダンス変換器と、
前記インピーダンス変換器の端部に接続された第一共振器および第二共振器と、
を備えることを特徴とする増幅器。
【００９８】
（付記２）前記第一共振器は、前記インピーダンス変換器の前段に直列に接続され、または前記インピーダンス変換器の後段に並列に接続され、
前記第二共振器は、前記インピーダンス変換器の後段に直列に接続され、または前記インピーダンス変換器の前段に並列に接続されていることを特徴とする付記１に記載の増幅器。
【００９９】
（付記３）前記第一共振器および前記第二共振器の一方の共振周波数は、前記信号の中心周波数より低く、
前記第一共振器および前記第二共振器の他方の共振周波数は、前記中心周波数より高いことを特徴とする付記１または２に記載の増幅器。
【０１００】
（付記４）前記第一共振器および前記第二共振器の一方の共振周波数は、前記信号の帯域の下端付近の周波数であり、
前記第一共振器および前記第二共振器の他方の共振周波数は、前記信号の帯域の上端付近の周波数であることを特徴とする付記１または２に記載の増幅器。
【０１０１】
（付記５）前記インピーダンス変換器は、前記信号の中心波長の１／４の長さの伝送線路であることを特徴とする付記１〜４のいずれか一つに記載の増幅器。
【０１０２】
（付記６）前記インピーダンス変換器の特性インピーダンスをＺ０、前記インピーダンス変換器の一端に接続された負荷をＺ１、前記インピーダンス変換器の他端からみた前記インピーダンス変換器のインピーダンスをＺ２とした場合にＺ２＝Ｚ０2／Ｚ１となることを特徴とする付記１〜４のいずれか一つに記載の増幅器。
【０１０３】
（付記７）前記第一共振器および前記第二共振器の少なくともいずれかの共振器は、前記インピーダンス変換器の端部に並列に接続された並列共振回路であり、電源が供給される端子を有することを特徴とする付記１〜６のいずれか一つに記載の増幅器。
【０１０４】
（付記８）アウトフェージング増幅器であることを特徴とする付記１〜７のいずれか一つに記載の増幅器。
【０１０５】
（付記９）ドハティ型の増幅器であることを特徴とする付記１〜７のいずれか一つに記載の増幅器。
【０１０６】
（付記１０）前記インピーダンス変換器は、前記整合回路と前記出力端子との間に設けられ、
前記整合回路は、前記増幅素子と前記インピーダンス変換器との間のインピーダンス整合を行うことを特徴とする付記１〜９のいずれか一つに記載の増幅器。
【０１０７】
（付記１１）前記インピーダンス変換器は、前記増幅素子と前記整合回路との間に設けられ、
前記整合回路は、前記インピーダンス変換器と前記出力端子との間のインピーダンス整合を行うことを特徴とする付記１〜９のいずれか一つに記載の増幅器。
【０１０８】
（付記１２）信号が入力される入力端子と、
前記入力端子から入力された信号を増幅する増幅素子と、
前記入力端子と前記増幅素子との間に直列に設けられインピーダンス整合を行う整合回路と、
前記入力端子と前記整合回路との間または前記整合回路と前記増幅素子との間に直列に設けられたインピーダンス変換器と、
前記インピーダンス変換器の端部に接続された第一共振器および第二共振器と、
を備えることを特徴とする増幅器。
【０１０９】
（付記１３）信号が入力される入力端子と、
前記入力端子から入力された信号を増幅する増幅素子と、
前記増幅素子によって増幅された信号を出力する出力端子と、
前記入力端子と前記増幅素子との間に直列に設けられインピーダンス整合を行う第一整合回路と、
前記入力端子と前記第一整合回路との間または前記第一整合回路と前記増幅素子との間に直列に設けられた第一インピーダンス変換器と、
前記第一インピーダンス変換器の端部に接続された第一共振器および第二共振器と、
前記増幅素子と前記出力端子との間に直列に設けられインピーダンス整合を行う第二整合回路と、
前記増幅素子と前記第二整合回路との間または前記第二整合回路と前記出力端子との間に直列に設けられた第二インピーダンス変換器と、
前記第二インピーダンス変換器の端部に接続された第三共振器および第四共振器と、
を備えることを特徴とする増幅器。
【符号の説明】
【０１１０】
ｆ１，ｆ２  周波数
１０，１００，１２０  増幅器
１１，１０１，１０２，１２１  入力端子
１２  入力インピーダンス整合回路
１３  増幅素子
１４  出力インピーダンス整合回路
１５，１７  基本波共振器
１６  インピーダンス変換器
１８，１０９，１２６  出力端子
１９，１９ａ，１９ｂ  補償回路
２１  半導体増幅素子
２２，２５，７３，７４，１０５  インダクタ
２３，２６，７１，７２，８２，１０６  コンデンサ
２４  １／４波長インピーダンス変換器
３１  スペクトラム
３２  スペクトラム帯域
４０，１４０  負荷特性
４１，４２，１４１，１４２  負荷点
５１，５２  効率特性
６１  負荷
６２  端子
８１  バイアス端子
１０３，１０４  増幅部
１０７，１０８，１１１，１１２  伝送線路
１２２，１２５  １／４波長伝送線路
１２３，１２４  キャリア増幅器
１５１，１５２  入出力特性
【図１】
0005874441.tif 000002
【図２】
0005874441.tif 000003
【図３】
0005874441.tif 000004
【図４−１】
0005874441.tif 000005
【図４−２】
0005874441.tif 000006
【図５−１】
0005874441.tif 000007
【図５−２】
0005874441.tif 000008
【図６】
0005874441.tif 000009
【図７−１】
0005874441.tif 000010
【図７−２】
0005874441.tif 000011
【図７−３】
0005874441.tif 000012
【図７−４】
0005874441.tif 000013
【図８−１】
0005874441.tif 000014
【図８−２】
0005874441.tif 000015
【図８−３】
0005874441.tif 000016
【図８−４】
0005874441.tif 000017
【図８−５】
0005874441.tif 000018
【図９】
0005874441.tif 000019
【図１０】
0005874441.tif 000020
【図１１】
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【図１２】
0005874441.tif 000022
【図１３】
0005874441.tif 000023
【図１４−１】
0005874441.tif 000024
【図１４−２】
0005874441.tif 000025
【図１５−１】
0005874441.tif 000026
【図１５−２】
0005874441.tif 000027
【図１６】
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【図１７】
0005874441.tif 000029
【図１８】
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【図１９】
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