(57)【特許請求の範囲】
【請求項１】
トランスミッションゲートと、
少なくとも１つのチャージポンプと、を備える集積回路であって、
前記トランスミッションゲートが、ある導電型の金属酸化膜半導体（ＭＯＳ）トランジスタを少なくとも１つ備え、
前記少なくとも１つのＭＯＳトランジスタは、ドープバルクウェルを備え、
前記少なくとも１つのチャージポンプは、前記ドープバルクウェルを第１の所定電圧までポンピングするように構成され、
前記トランスミッションゲートは、第１の制御電圧で操作された場合には入力電圧を転送し、第２の制御電圧で操作された場合には入力電圧を阻止するように構成され、
前記第１の所定電圧は、前記導電型に応じて、前記第１の制御電圧より少なくともダイオード降下電圧分だけ小さいか、前記第２の制御電圧より少なくともダイオード降下電圧分だけ大きいかのいずれかである、
集積回路。
【請求項２】
トランスミッションゲートと、
少なくとも１つのチャージポンプと、を備える集積回路であって、
前記トランスミッションゲートが、ある導電型の金属酸化膜半導体（ＭＯＳ）トランジスタを少なくとも１つ備え、
前記少なくとも１つのＭＯＳトランジスタは、ドープバルクウェルを備え、
前記少なくとも１つのチャージポンプは、前記ドープバルクウェルを第１の所定電圧までポンピングするように構成され、
前記少なくとも１つのＭＯＳトランジスタはさらにゲート端子を備え、
前記少なくとも１つのチャージポンプはさらに、前記ゲート端子を第２の所定電圧までポンピングするように構成され、
前記第２の所定電圧は、前記導電型に応じて、最小入力電圧より小さいか、最大入力電圧より大きいかのいずれかである、
集積回路。
【請求項３】
請求項１又は２に記載の集積回路を備える多チャネルマルチプレクサ。
【請求項４】
複数の二重トランスミッションゲートと、
少なくとも１つのチャージポンプと、を備え、
前記二重トランスミッションゲートのそれぞれは、第１の導電型の金属酸化膜半導体（ＭＯＳ）トランジスタを少なくとも２つ備え、
前記少なくとも２つのＭＯＳトランジスタは、第２の導電型の共通ドープバルクウェルを共用し、
前記少なくとも１つのチャージポンプは、前記ドープバルクウェルを所定電圧までポンピングするように構成され、
前記複数の二重トランスミッションゲートの少なくとも１つは、第１の制御電圧で操作された場合には入力電圧を転送し、第２の制御電圧で操作された場合には入力電圧を阻止するように構成され、
前記少なくとも１つのチャージポンプは、前記第１の制御電圧または前記第２の制御電圧のうちの低い方より少なくともダイオード降下電圧分だけ小さい電圧、および／または、前記第１の制御電圧または前記第２の制御電圧のうちの高い方より少なくともダイオード降下電圧分だけ大きい電圧を提供するように構成されている、
多チャネルマルチプレクサ。
【請求項５】
多入力チャネルシステムの複数の入力チャネルを操作する方法であって、前記複数の入力チャネルのそれぞれは、少なくとも１つの、ある導電型のドープバルクウェルを備え、前記方法は、
前記複数の入力チャネルのうちの選択された各入力チャネルを、少なくとも１つの対応する制御電圧により、非導通状態にするステップと、
前記複数の入力チャネルのうちの前記選択された各入力チャネルの前記少なくとも１つのドープバルクウェルのそれぞれを、少なくとも１つの対応する所定電圧にするステップと、を含み、
前記少なくとも１つの対応する所定電圧は、前記導電型に応じて、前記対応する制御電圧より小さいか、前記対応する制御電圧より大きいかのいずれかである、
方法。
【請求項６】
対応する入力チャネルのドープバルクウェルに含まれる少なくとも１つの金属酸化膜半導体（ＭＯＳ）トランジスタの少なくとも１つの特性に基づいて、前記少なくとも１つの対応する所定電圧を決定するステップをさらに含む、
請求項５に記載の方法。
【請求項７】
前記少なくとも１つのドープバルクウェルのそれぞれを前記少なくとも１つの対応する所定電圧にするステップは、チャージポンプにより電圧をポンピングすることを含む、請求項５に記載の方法。
【請求項８】
１つの入力チャネル以外のすべての入力チャネルを非導通状態にするステップと、
前記１つの入力チャネルで受信された入力電圧を出力チャネルに転送するステップと、
をさらに含む、請求項５に記載の方法。
【請求項９】
入力チャネルのうちの前記選択された各入力チャネルを、前記少なくとも１つの対応する制御電圧により、非導通状態にするステップはさらに、
前記対応する入力チャネルの前記少なくとも１つのＭＯＳトランジスタのゲート端子に、前記少なくとも１つの対応する制御電圧を印加するステップを含む、
請求項６に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、マルチプレクサに関し、かつ、マルチプレクサの操作方法に関する。より具体的には、本開示は、ポンプバルクウェルを有するアナログ多チャネルマルチプレクサ、ならびに、そのようなアナログ多チャネルマルチプレクサの操作方法に関する。
【背景技術】
【０００２】
従来のマイクロコントローラシステムまたはマイクロプロセッサシステム（例えば、自動車分野で使用されるシステム）では、多数のアナログ入力チャネルを監視することが頻繁に必要とされる。典型的には、複数のアナログ入力チャネルが何らかのアナログデジタル変換器（ＡＤＣ）によってデジタイズされることが可能である。これは、複数の入力チャネルを多チャネルマルチプレクサに入力することによって可能であり、この場合、このマルチプレクサの出力は、ＡＤＣの入力として動作することが可能である。
【０００３】
典型的には、アナログ多チャネルマルチプレクサは、（アナログ）トランスミッションゲートスイッチの配列を含む。そのようなトランスミッションゲートスイッチは、典型的には、制御電圧によって制御される。トランスミッションゲートスイッチは、制御電圧が、典型的にはＶＤＤで表される第１の値を呈する場合には、入力チャネルで受信した入力信号をその出力に転送することが可能である。一方、トランスミッションゲートスイッチは、制御電圧が、典型的にはグラウンドＶＧＮＤで与えられる第２の値を呈する場合には、入力チャネルで受信された入力信号を阻止することが可能である。
【０００４】
知られているトランスミッションゲートスイッチとして、半導体デバイスがあり、典型的には、異なる導電型を有する金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、すなわち、電子（ｎ）ドープソース領域およびドレイン領域と、正孔（ｐ）ドープバルク領域とを有するもの（ｎＭＯＳ）、または、ｐドープソース領域およびドレイン領域と、ｎドープバルク領域とを有するもの（ｐＭＯＳ）がある。
【０００５】
このため、各ＭＯＳＦＥＴは、２つのダイオード（ｎｐ）構造を含み、これは、ｎ構造がｐ構造より低いポテンシャルにある場合は順バイアスされることになり、ｎ構造がｐ構造より高いポテンシャルにある場合は逆バイアスされることになる。電流が順バイアスダイオードを流れるためには、いわゆるビルトイン電圧またはダイオード降下電圧がｎｐ構造の端子に印加されることが必要であることが知られている。この条件下でのみ、ｎｐ接合の近傍に出現する拡散電流を平衡させることが可能である。
【０００６】
ダイオード降下電圧は、いくつかの要因に依存し、たとえば、ｎ構造およびｐ構造のドープ、電流、半導体材料、および温度などに依存する。典型的には、ダイオード降下電圧の範囲は０．４Ｖ〜１．０Ｖである。
【０００７】
まずｎＭＯＳトランジスタについて考えると、典型的には、制御電圧はｎＭＯＳトランジスタのゲート端子に印加され、入力線はドレイン領域と接続される（この事例では、ドレイン領域はソース領域と均等である）。ｎＭＯＳトランジスタのバルク領域もＶＧＮＤに保持される。入力電圧がＶＧＮＤより小さく、その差がダイオード降下電圧の１つ分を超えることが起こりうる。このため、ｎドープドレイン領域のポテンシャルはｐドープバルク領域のポテンシャルより低く、その差がダイオード降下電圧分を超える。しかしながら、このことは、制御電圧がｎＭＯＳトランジスタの非導通状態を指示するＶＧＮＤであっても、電流がｎＭＯＳトランジスタを流れることにつながる。
【０００８】
同様の考察が、ｐドープソース領域およびｐドープドレイン領域と、ｎドープバルク領域と、を含むｐＭＯＳトランジスタにもあてはまる。知られているトランスミッションゲートスイッチは、典型的には、ｐＭＯＳトランジスタのゲート端子における制御電圧を、ｎＭＯＳトランジスタのゲート端子における制御電圧に対して反転するインバータを含む。このことは、制御電圧がＶＧＮＤに設定される場合には、ｐＭＯＳトランジスタのゲート端子がＶＤＤに設定されること、およびその逆を意味する。ｐＭＯＳトランジスタのソース端子に印加された入力電圧がＶＤＤより高く、その差がダイオード降下電圧の１つ分を超えることが起こりうる。ｐＭＯＳトランジスタのバルク領域もＶＤＤに保持される。このため、ｐドープドレイン領域のポテンシャルはｎドープバルク領域のポテンシャルより高く、その差はダイオード降下電圧分を超える。このことは、制御電圧が、トランスミッションゲートスイッチ全体の非導通状態を指示するＶＧＮＤであっても、電流がｐＭＯＳトランジスタを流れることにつながりうる。
【０００９】
したがって、入力電圧がＶＧＮＤより低く、その差がダイオード降下電圧分を超える場合、あるいは、入力電圧がＶＤＤより高く、その差がダイオード降下電圧分を超える場合には、トランスミッションゲートスイッチは、ソース−バルクダイオードまたはドレイン−バルクダイオードが順バイアスされることから、バイポーラ伝導に移行する可能性がある。
【００１０】
入力電圧がＶＧＮＤより低く、その差がダイオード降下電圧よりは小さいもののＭＯＳＦＥＴ閾値電圧分より大きい場合であっても、あるいは、入力電圧がＶＤＤより高く、その差がダイオード降下電圧よりは小さいもののＭＯＳＦＥＴ閾値電圧分より大きい場合であっても、第２の作用が、知られているトランスミッションゲートスイッチの弱い伝導につながる可能性がある。ＭＯＳＦＥＴ閾値電圧はいくつかの物理パラメータに依存する可能性があり、たとえば、ゲート材料、酸化物層の厚さ、導電型、バルク領域のドープ濃度、ソース領域とドレイン領域との間の距離、温度、およびソース領域とバルク領域との間の電圧などに依存する可能性がある。典型的なＭＯＳＦＥＴ閾値電圧は、ソース領域とバルク領域が同じポテンシャルにある場合には、数百ｍＶである。すでに前述のＭＯＳＦＥＴ閾値電圧にある場合、ｎＭＯＳトランジスタの半導体−酸化物界面においてｎ型（導電性）反転チャネルが成長することが可能であり（したがって、導電型はｎであり）、ｐＭＯＳトランジスタの半導体−酸化物界面においてｐ型（導電性）反転チャネルが成長することが可能である（したがって、導電型はｐである）。反転チャネルはソース領域およびドレイン領域と同じ型であるため、電流が反転チャネルを通り抜けることが可能である。
【００１１】
前述の２つの現象は、寄生伝導として知られている。寄生伝導は、すでに多チャネルマルチプレクサの入力チャネルおよび／または出力の両方にある場合には、多チャネルマルチプレクサの入力信号のひずみにつながる可能性がある。
【００１２】
多チャネルマルチプレクサの設計においてトランスミッションゲートスイッチが使用される場合、入力信号の少なくとも１つが、ＶＧＮＤよりわずか数百ｍＶ低い電圧、またはＶＤＤよりわずか数百ｍＶ高い電圧に相当する場合には必ず、選択された入力信号が出力においてひずみうるであろう。電圧がすでにそのように小さい場合は、ＭＯＳＦＥＴの反転チャネルを通る弱い伝導が発生する可能性がある。入力電圧がＶＧＮＤより少なくともダイオード降下電圧だけ低いか、ＶＤＤより少なくともダイオード降下電圧だけ高い場合は、（たとえば、ｎＭＯＳトランジスタのソース−バルクダイオードが順バイアスされることに起因して）バイポーラ伝導が追加されるために、状況はさらに悪化する。
【００１３】
しかしながら、今日の集積回路設計では、典型的には、多チャネルマルチプレクサの出力信号が非常に正確であること、すなわち、誤差が５ｍＶ未満であり、典型的には０．１ｍＶ〜１ｍＶであることが必要である。しかしながら、これは、知られている多チャネルマルチプレクサに含まれる、知られているトランスミッションゲートスイッチによって提供することができない。
【００１４】
多チャネルマルチプレクサの各チャネルは、いわゆる二重トランスミッションゲートを形成する２つのトランスミッションゲートスイッチの組み合わせを含んでよく、したがって、２つのｎＭＯＳトランジスタと２つのｐＭＯＳトランジスタとを含んでよい。そのような二重トランスミッションゲートスイッチの組み立て工程では、２つのｎＭＯＳトランジスタのそれぞれが、単一のｐドープバルク層、いわゆるｐウェルに埋め込まれる。同様に、ｐＭＯＳトランジスタのそれぞれが、単一のｎドープバルク層、いわゆるｎウェルに埋め込まれる。
【００１５】
しかしながら、このように単一トランジスタ同士を空間的に分離することは、（たとえば、マイクロコントローラシステムまたはマイクロプロセッサシステム内での）多チャネルマルチプレクサの占有面積の激増につながる。
【発明の概要】
【発明が解決しようとする課題】
【００１６】
これらの理由または他の理由により、改良された多チャネルマルチプレクサ、および多チャネルマルチプレクサを操作するための、改良された方法が必要とされている。
【００１７】
添付図面は、本開示がよりよく理解されるように含まれており、本明細書に組み込まれて、本明細書の一部を構成する。図面は、本開示の実施形態を図解し、本明細書とともに、本開示の原理を説明する役割を果たす。本開示の他の実施形態、および本開示の意図された利点の多くについては、以下の詳細説明を参照することにより、よりよく理解されるため、容易に理解されるであろう。
【図面の簡単な説明】
【００１８】
【図１ａ】選択されたアナログ入力チャネルの１つをアナログデジタル変換器（ＡＤＣ）に供給するアナログ多チャネルマルチプレクサの概略図である。
【図１ｂ】本開示の一実施形態によるアナログ多チャネルマルチプレクサに含まれるトランスミッションゲートの１つの可能な配列の概略図である。
【図２】本開示の実施形態に含まれるトランスミッションゲートの１つの可能な配線図を概略的に示す。
【図３】本開示の一代替実施形態によるアナログ多チャネルマルチプレクサにおいて例示的に使用可能な２つのトランスミッションゲートの組み合わせを概略的に示す。
【図４ａ】本開示の実施形態に含まれる、単一ｐウェル上で組み立てられた２つのｎＭＯＳトランジスタの例示的概略図である。
【図４ｂ】本開示の実施形態に含まれる、単一ｎウェル上で組み立てられた例示的な２つのｐＭＯＳトランジスタを概略的に示す。
【図５】本開示の実施形態による、アナログ入力チャネルのうちの選択されたチャネルをアナログデジタル変換器（ＡＤＣ）に供給するアナログ多チャネルマルチプレクサを概略的に示す。
【発明を実施するための形態】
【００１９】
以下の詳細説明では、本明細書の一部を成す添付図面を参照しており、添付図面には、本開示を実施できる具体的な実施形態が図示されている。本開示の範囲から逸脱することなく、他の実施形態も利用できること、ならびに構造またはその他の変更が可能であることを理解されたい。したがって、以下の詳細説明は限定的な意味で解釈されるべきではなく、本開示の範囲は添付の特許請求の範囲によって定義される。
【００２０】
図１ａは、アナログデジタル変換器（ＡＤＣ）１０２に接続された多チャネルマルチプレクサ（ＭＵＸ）１０１の概略図を示す。マルチプレクサ１０１は、複数の信号のうちの１つを選択することが可能である。一般に、これらの信号は、アナログ信号であってもデジタル信号であってもよい。以下では、アナログ信号について考察する。この場合、マルチプレクサは、いわゆるトランスミッションゲートを含む、特殊なタイプのアナログスイッチであってよい。トランスミッションゲートについては、後で図１ｂに関して詳述する。マルチプレクサ１０１は、ｎ本の入力線ＩＮ１、ＩＮ２、ＩＮ３、．．．、ＩＮｎ（それぞれ、１０１．１、１０１．２、１０１．３、．．．、１０１．ｎ）を有してよい。原則として、ｎは、任意の非負整数であってよい。典型的には、集積回路として利用可能なマルチプレクサは、限定ではないが、４〜３２本の入力線を有する。この複数の入力線１０１．１、１０１．２、１０１．３、．．．、１０１．ｎの中から、１つ以上の制御信号１０６によって、１つの入力線が選択されうる。選択された入力線の信号は、多チャネルマルチプレクサ１０１の出力１０３に転送される。図１ａの事例では、出力１０３の信号は、選択された１つの入力信号に対応するアナログ信号である。この、出力１０３に転送されたアナログ信号は、その後、ＡＤＣ  １０２の入力信号として動作することが可能である。ＡＤＣ  １０２は、連続アナログ信号（たとえば、その入力１０４に印加された電圧）をデジタル信号ＯＵＴ  １０５に変換することが可能である。たとえば、このデジタル信号ＯＵＴ  １０５は、マシン、たとえば、車両（たとえば、自動車やトラックや自動二輪など）のマイクロコントローラまたはマイクロプロセッサによって処理されてよい。
【００２１】
図１ｂは、トランスミッションゲート１１０．１、１１０．２、１１０．３、．．．、１１０．ｎの配列を概略的に示す。相補型金属酸化膜半導体（ＣＭＯＳ）技術において、トランスミッションゲートを含む多チャネルマルチプレクサは、アナログ多チャネルマルチプレクサ（アナログマルチプレクサ）と呼ばれる。アナログマルチプレクサの場合、入力信号全体（たとえば、入力電圧）がアナログマルチプレクサの出力に転送されることが可能である。これは、アナログマルチプレクサの入力と出力との間に導電チャネルを形成することにより、達成される。導電チャネルは、流れる電流の方向に影響されないため、アナログマルチプレクサは、同時にアナログデマルチプレクサとして使用されることも可能である。すなわち、マルチプレクサの、たとえば、出力１０３（これはデマルチプレクサの入力である）に入力された信号が、マルチプレクサの入力線１０１．１、１０１．２、１０１．３、．．．、１０１．ｎ（これはデマルチプレクサの出力線である）のうちの１つに転送されることが可能である。
【００２２】
各トランスミッションゲートは、トランスミッションゲート１１０．１、１１０．２、１１０．３、．．．、１１０．ｎに制御電圧Ｖｇ１、Ｖｇ２、Ｖｇ３、．．．、Ｖｇｎ（それぞれ、１１１．１、１１１．２、１１１．３、．．．、１１１．ｎ）がそれぞれ印加されることにより、制御される（すなわち、非導通状態または導通状態にされる）ことが可能である。典型的には、制御電圧Ｖｇ１、Ｖｇ２、Ｖｇ３、．．．、Ｖｇｎ（それぞれ、１１１．１、１１１．２、１１１．３、．．．、１１１．ｎ）は、トランスミッションゲート１１０．１、１１０．２、１１０．３、．．．、１１０．ｎのうちの１つだけを導通状態にし、それ以外を非導通状態にするように選択される（いわゆるｎ対１マルチプレクサ）。そのような構成では、たとえば、入力電圧Ｖｉｎ１、Ｖｉｎ２、Ｖｉｎ３、．．．、Ｖｉｎｎ（それぞれ、１１２．１、１１２．２、１１２．３、．．．、１１２．ｎ）の入力信号のうちの選択された１つだけが、アナログマルチプレクサの出力１０３に転送される。典型的には、制御電圧Ｖｇ１、Ｖｇ２、Ｖｇ３、．．．、Ｖｇｎ（それぞれ、１１１．１、１１１．２、１１１．３、．．．、１１１．ｎ）のそれぞれは、２つの値、たとえば、負の電源電圧ＶＳＳおよび正の電源電圧ＶＤＤを呈してよく（ＶＳＳおよびＶＤＤについては後で詳述する）、たとえば、ＶＳＳ＝−３Ｖ〜０Ｖであってよく、たとえば、ＶＳＳ＝ＶＧＮＤ＝０Ｖ、かつ、ＶＤＤ＝２Ｖ〜６Ｖ（たとえば、ＶＤＤ＝５Ｖ）またはＶＤＤ＝６Ｖ〜２０Ｖ（たとえば、ＶＤＤ＝１５Ｖ）であってよく、これらが、対応する各トランスミッションゲート１１０．１、１１０．２、１１０．３、．．．、１１０．ｎの非導通状態および導通状態を、それぞれ特徴づける。
【００２３】
図２は、本開示の実施形態（たとえば、図１ｂに示されたようなトランスミッションゲートの配列）に含まれてよいトランスミッションゲートの一例示的概略配線図を示す。トランスミッションゲート２００は、導電型が異なる金属酸化膜半導体（ＭＯＳ）トランジスタ、すなわち、ｎチャネル金属酸化膜半導体（ｎＭＯＳ）トランジスタ２０１およびｐチャネル金属酸化膜半導体（ｐＭＯＳ）トランジスタ２０２と、インバータ２０３とを含む。集積回路設計では、相補型ＭＯＳ（ＣＭＯＳ）構造は、たとえば、フォトリソグラフィを用いて組み立て可能である。典型的には、基板、たとえば、ｎドープまたはｐドープされた半導体が感光性化学物質および（たとえば、紫外波長領域にある）光によって処理されてよく、これは、たとえば、ｐドープまたはｎドープされたバルクウェル（ｐウェルまたはｎウェル）をそれぞれ基板内に拡散させるためである。これらのｐウェルまたはｎウェルは、その後、それぞれ、ｎＭＯＳトランジスタまたはｐＭＯＳトランジスタのバルクとして動作してよい。次のステップでは、ｎドープまたはｐドープされたソース領域およびドレイン領域が、それぞれ、ｐウェルまたはｎウェルに埋め込まれてよい。
【００２４】
ｎＭＯＳトランジスタ２０１は、ｐドープウェル（ｐウェル）内で組み立て可能な第１のｎドープ領域に接続されたドレイン端子２０１．１と、ｐウェル内で組み立て可能な第２のｎドープ領域に接続されたソース端子２０１．３と、ゲート端子２０１．２と、を含む。ゲート端子２０１．２は、金属（たとえば、アルミニウム）で形成されてよいが、これに限定されるものではなく、今日では、ゲート端子は、たとえば、多結晶シリコンまたは遷移金属の層によって形成されることが多い。ゲート端子２０１．２は、酸化物によって隔てられてよいが、これに限定されるものではなく、それは、様々な誘電性材料（たとえば、特に高ｋ誘電体）が、ｐウェルに対応してよいｐドープバルク２１０から使用されてもよいためである。例示的トランスミッションゲート２００においては、ドレイン端子２０１．１は、入力線２０６（たとえば、入力電圧Ｖｉｎ）に接続されており、ソース端子２０１．３は、出力チャネル２０７に接続されている。ゲート端子２０１．２は、制御電圧Ｖｇ２０４に接続されている。たとえば、ｐウェルに対応してよい、またはｐウェルの一部であってよいｐドープバルク２１０は、電圧ＶＢｎ２０８に接続されている。ｐドープバルク２１０は、たとえば、負の電源電圧ＶＳＳに接続されてよい（この事例ではＶＢｎ＝ＶＳＳである）。なお、この事例では、ソース端子とドレイン端子は、完全に均等である。すなわち、電流がｎＭＯＳトランジスタ２０１内を、いずれの方向にも流れることが可能である。ｐＭＯＳトランジスタ２０２は、ｎドープウェル（ｎウェル）内で組み立て可能な第１のｐドープ領域に接続されたドレイン端子２０２．１と、ｎウェル内で組み立て可能な第２のｐドープ領域に接続されたソース端子２０２．３と、ゲート端子２０２．２と、を含む。ゲート端子２０２．２は、金属（たとえば、アルミニウム）で形成されてよいが、これに限定されるものではなく、たとえば、多結晶シリコンまたは遷移金属の層によって形成されてもよい。ゲート端子２０２．２は、酸化物によって隔てられてよいが、これに限定されるものではなく、それは、様々な誘電性材料（たとえば、特に高ｋ誘電体）が、ｎウェルに対応してよいｎドープバルク２１１から使用されてもよいためである。例示的トランスミッションゲート２００においては、ドレイン端子２０２．１は、出力チャネル２０７に接続されており、かつ、ｎＭＯＳトランジスタ２０１のソース端子２０１．３に接続されている。ソース端子２０２．３は、入力線２０６（たとえば、入力電圧Ｖｉｎ）に接続されており、かつ、ｎＭＯＳトランジスタ２０１のドレイン端子２０１．１に接続されている。ゲート端子２０２．２は制御電圧
0006049041.tif 000002
に接続されており、これは制御電圧２０４をインバータ２０３で反転したものに相当する。すなわち、トランスミッションゲートが、たとえば、２つの制御電圧Ｖｃ１、Ｖｃ２で動作する場合（ただし、Ｖｃ１はトランスミッションゲート２００を非導通状態にし（たとえば、Ｖｃ１＝ＶＳＳ）、一方でＶｃ２はトランスミッションゲート２００を導通状態にし（たとえば、Ｖｃ２＝ＶＤＤ））、Ｖｇ＝Ｖｃ１であれば、
0006049041.tif 000003
が得られ、一方でＶｇ＝Ｖｃ２であれば、
0006049041.tif 000004
が得られる。ｎドープバルク２１１は電圧ＶＢｐ２０９に接続されている。ｎドープバルク２１１は、たとえば、正の電源電圧ＶＤＤに接続されてよく、したがって、ＶＢｐ＝ＶＤＤであってよい。なお、負の電源電圧は必ずしも負である必要はなく、正の電源電圧は必ずしも正である必要はない。これらの術語は、負の電源電圧が正の電源電圧より小さいことを強調することを意図している。
【００２５】
したがって、トランスミッションゲート２００の機能性は、特に、ｎＭＯＳトランジスタ２０１およびｐＭＯＳトランジスタ２０２の機能性によって支配される。ｎＭＯＳトランジスタ２０１は、ゲート端子２０１．２の電圧Ｖｇ，ｎがソース端子２０１．３の電圧ＶＳ，ｎより、典型的な閾値電圧Ｕｔｈ，ｎ分だけ高い場合には、導通状態になることが可能である。ゲート電圧Ｖｇ，ｎがソース電圧ＶＳ，ｎより、典型的な閾値電圧Ｕｔｈ，ｎ分だけ高くなったら、いわゆる（ｎ導通）反転チャネルがｐドープバルクを貫通して形成されることが可能である。閾値電圧は多くの要因に依存する可能性があり、たとえば、ゲート材料、酸化物層の厚さ、導電型、バルクのドープ濃度、温度、およびチャネル長に依存する可能性があり、チャネル長は、ソース端子２０１．３のｎドープ領域とドレイン端子２０１．１のｎドープ領域との間の距離である。バルク電圧ＶＢｎがソース電圧ＶＳ，ｎに等しい場合、典型的な閾値電圧Ｕｔｈ，ｎは数百ミリボルトでよい。バルク電圧ＶＢｎがソース電圧ＶＳ，ｎに等しくなることは必要ではない。ＶＢｎ＜ＶＳ，ｎである場合、閾値電圧は、特に、差ＶＳ，ｎ−ＶＢｎに依存する。そのような電圧差の作用については、ｎドープソース領域とｐドープバルク領域とによって形成される逆バイアスされたダイオードを考察することにより説明可能である。ソース端子の電圧ＶＳ，ｎはバルクの電圧ＶＢｎより高いため、このダイオードは逆バイアスされる。このため、反転チャネルを形成するためには、より高い閾値電圧をゲート端子に印加することが必要になる場合がある。同様の考察がｐＭＯＳトランジスタ２０２にもあてはまる。ｐＭＯＳトランジスタ２０２は、ゲート端子２０２．２の電圧Ｖｇ，ｐがソース端子２０２．３の電圧ＶＳ，ｐより、典型的な閾値電圧Ｕｔｈ，ｐ分だけ低い場合には、導通状態になりうる。ゲート電圧Ｖｇ，ｐがソース電圧ＶＳ，ｐより、典型的な閾値電圧Ｕｔｈ，ｐ分だけ低くなったら、いわゆる（ｐ導通）反転チャネルがｎドープバルクを貫通して形成されることが可能であり、電流がソース領域からドレイン領域に流れることが可能である。閾値電圧は、たとえば、ｎＭＯＳトランジスタ２０１に関して上述されたものと同じ要因に依存すると考えてよい。バルク電圧ＶＢｐがソース電圧ＶＳ，ｐに等しい場合、典型的な閾値電圧は数百ミリボルトでよい。ｎＭＯＳトランジスタ２０１に関して上述されたものと同様の理由で、ＶＳ，ｐ＜ＶＢｐの場合には、反転チャネルを形成するためには、より高い閾値電圧をゲート端子に印加することが必要になる場合がある。すなわち、ＶＳ，ｐ＜ＶＢｐの場合には、ＶＳ，ｐ＝ＶＢｐの場合より、差ＶＳ，ｐ−Ｖｇ，ｐが大きいことが必要になる場合がある。
【００２６】
最後に、ｐＭＯＳトランジスタ２０２のゲート端子２０２．２に制御電圧を印加することも可能であることに注意されたい。この場合、ｎＭＯＳトランジスタ２０１には反転された電圧が印加される。
【００２７】
まず、理想的なトランスミッションゲート２００の挙動を説明する。制御電圧Ｖｇ２０４は２つの値ＶＳＳおよびＶＤＤを呈するものとし、ＶＳＳおよびＶＤＤは、ｐバルク２０８およびｎバルク２０９とそれぞれ接続されてよい負および正の電源電圧である。あくまで例として、制御電圧Ｖｇ２０４は、トランスミッションゲート２００の非導通状態を指示することが可能な値ＶＳＳを有するものとする。この場合、入力電圧Ｖｉｎ２０６の如何に関わらず、ｎＭＯＳトランジスタ２０１のゲート端子２０１．２およびバルク２１０は同じポテンシャルにあり、ｎＭＯＳトランジスタ２０１のドレイン領域２０１．１とソース領域２０１．３との間には反転チャネルが成長しないか、弱い反転チャネルだけが成長することになる。同時に、インバータ２０３はＶＤＤと同じ電圧
0006049041.tif 000005
を生成することが可能である。したがって、ｐＭＯＳトランジスタ２０２のゲート端子は、ｐＭＯＳトランジスタ２０２のバルク２１１と同じポテンシャル、すなわち、ＶＤＤにある。したがって、入力電圧Ｖｉｎ２０６の如何に関わらず、ｐＭＯＳトランジスタ２０２のｎドープバルク全体にわたって、反転チャネルが形成されないか、弱い反転チャネルだけが形成されることになる。制御電圧Ｖｇ２０４がＶＤＤに設定されている場合（ＶＤＤはＶＳＳより十分高くてよく、典型的には、ＶＤＤ＝ＶＳＳ＋３Ｖ〜ＶＳＳ＋２０Ｖであり、たとえば、ＶＤＤ＝ＶＳＳ＋５Ｖ、ＶＤＤ＝ＶＳＳ＋１０Ｖである）、ｎＭＯＳトランジスタ２０１を貫通する反転チャネルが成長することになる。電圧差ＶＤＤ−ＶｉｎがｎＭＯＳトランジスタ２０１の閾値電圧Ｕｔｈ，ｎより大きい限り、ｎＭＯＳトランジスタ２０１のドレイン端子２０１．１からソース端子２０１．３へ電流が流れうる。すなわち、ｎＭＯＳトランジスタ２０１は、ＶＤＤ−Ｖｉｎより高い入力電圧Ｖｉｎ２０６を、たとえ制御電圧Ｖｇ２０４がそのような電圧の転送を指示したとしても、減衰させるか、部分的に阻止しうる。一方、Ｖｇ＝ＶＤＤである場合、ｐＭＯＳトランジスタ２０２のゲート端子２０２．２の電圧は
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に等しい。入力電圧Ｖｉｎ２０６がＶＳＳより閾値電圧Ｕｔｈ，ｐ分だけ大きい限り、ｐＭＯＳトランジスタ２０２を貫通するｐ導通反転チャネルが成長しうる。ｐＭＯＳトランジスタ２０２の場合、入力電圧Ｖｉｎ２０６がＶＳＳから典型的にはＶＳＳ＋Ｕｔｈ，ｐの範囲であれば、入力電圧Ｖｉｎ２０６が減衰されるか部分的に阻止されうる。このため、ｎＭＯＳトランジスタ２０１とｐＭＯＳトランジスタ２０２の組み合わせがトランスミッションゲート２００に含まれることにより、Ｖｇ＝ＶＤＤの場合には入力電圧Ｖｉｎ２０６が出力２０７に転送され、Ｖｇ＝ＶＳＳの場合には入力電圧Ｖｉｎ２０６が阻止されることが保証されうる。
【００２８】
前述の挙動は、理想的なトランスミッションゲート２００の機能に対応する。しかしながら、状況は、トランスミッションゲート２００の組み立てに含まれる半導体デバイスが原因で、より複雑になる可能性がある。たとえば、ｎＭＯＳトランジスタ２０１は、ソース領域とバルクとの間にｎｐ接合を含み、バルクとドレイン領域との間にｐｎ接合を含む。このため、ｎＭＯＳトランジスタ２０１は、２つのダイオードが並んでいるものと考えられてよく、そのうちの一方は順バイアスされており、他方は逆バイアスされている。ｎ領域の電圧がｐ領域の電圧より、典型的なダイオード閾値（ダイオード降下）電圧分だけ小さくなると、ｎｐ接合が導通状態を開始しうる。この場合、このダイオードは順バイアスされていることになる。このダイオード降下電圧は複数の要因に依存する可能性があり、たとえば、半導体材料、導電型、ｎ領域およびｐ領域のドープ濃度、ならびに温度などに依存する可能性がある。ダイオード降下電圧の典型的な値は、０．５Ｖ〜１．０Ｖ、または０．６Ｖ〜０．８Ｖの範囲であり、典型的には約０．７Ｖである。同様の作用がｎＭＯＳトランジスタ２０１内で発生しうる。入力電圧Ｖｉｎ２０６は、ｎＭＯＳトランジスタ２０１のバルク２１０に印加された負の電源電圧ＶＳＳより、典型的なダイオード降下電圧分だけ低いことが起こりうる。前述のように、ｎＭＯＳトランジスタ２０１は、バイポーラｎｐｎトランジスタが内在する構造を含む。したがって、ｎＭＯＳトランジスタ２０１が導通状態を開始しうるのは、ｎ導通反転チャネルが成長したときだけでなく、入力電圧Ｖｉｎ２０６がバルク２１０の電圧よりダイオード降下電圧分だけ低くなったときにも導通状態を開始しうる。このことは、そのような伝導が起こる以外の場合、たとえば、Ｖｇ＝ＶＳＳの場合にも、ｎＭＯＳトランジスタ２０１が導通状態を開始しうることを暗示しうる。ｎＭＯＳトランジスタ２０１に含まれる内在ｎｐｎトランジスタを通るバイポーラ伝導は、いわゆる寄生伝導の一因である。同様の考察が、内在ｐｎｐトランジスタを含むｐＭＯＳトランジスタ２０２にもあてはまる。このｐｎｐトランジスタは、入力電圧Ｖｉｎ２０６がＶＤＤよりダイオード降下電圧分だけ大きくなったときに導通状態を開始しうる。
【００２９】
以下では、本開示の第１の実施形態を図１ｂ、図２、および図５に関して説明し、この実施形態では、アナログマルチプレクサが、たとえば図２の配線図に従って組み立てられてよいｎ個のトランスミッションゲート１１０．１、１１０．２、１１０．３、．．．、１１０．ｎを含む。ｎは任意の整数を表すものであってよく、典型的には、ｎは４〜３２の範囲であるが、これに限定されない。各トランスミッションゲートは、入力チャネルＩＮ１、ＩＮ２、ＩＮ３、．．．、ＩＮｎ（それぞれ、１０１．１、１０１．２、１０１．３、．．．、１０１．ｎ）に接続されてよい。さらに、トランスミッションゲート１１０．１、１１０．２、１１０．３、．．．、１１０．ｎのそれぞれ１つずつが、それぞれ対応する制御電圧Ｖｇ１、Ｖｇ２、Ｖｇ３、．．．、Ｖｇｎ（それぞれ、１１１．１、１１１．２、１１１．３、．．．、１１１．ｎ）によって制御されてよい。各制御電圧Ｖｇ，ｊは、それぞれがトランスミッションゲートの非導通状態または導通状態を指示する少なくとも２つの値を呈してよい。なお、たとえば、すべての制御電圧が互いに異なっていてよく、あるいは、いくつかの制御電圧が等しくてよく、一方で他の制御電圧が、互いに異なっていて、かつ、前述の等しいいくつかの制御電圧とも異なっていてよく、あるいは、すべての制御電圧が等しくてもよい。トランスミッションゲート１１０．１、１１０．２、１１０．３、．．．、１１０．ｎのそれぞれ１つずつは、それぞれ、ＶＳＳ，１〜ＶＤＤ，１、ＶＳＳ，２〜ＶＤＤ，２、ＶＳＳ，３〜ＶＤＤ，３、およびＶＳＳ，ｎ〜ＶＤＤ，ｎの範囲で動作するものであってよい。すなわち、トランスミッションゲート１１０．１、１１０．２、１１０．３、．．．、１１０．ｎのそれぞれが、入力信号Ｖｉｎ，ｊ（ｊは１〜ｎの範囲）１１２．１、１１２．２、１１２．３、．．．、１１２．ｎを阻止または転送することが可能であってよく、これらの入力信号のそれぞれは、それぞれに対する制御電圧Ｖｇ，ｊ＝ＶＳＳ，ｊまたはＶｇ，ｊ＝ＶＤＤ，ｊに応じて、ＶＳＳ，ｊ〜ＶＤＤ，ｊの範囲である。
【００３０】
以下では、本開示の第１の実施形態によるアナログマルチプレクサに含まれているトランスミッションゲートを非導通状態にすることについて説明する。典型的には、ｎ対１アナログマルチプレクサでは、ｎ−１個のトランスミッションゲートが非導通状態であってよく、一方で１個だけ、たとえば、ｍ番目のトランスミッションゲートだけが導通状態であってよい。これは、たとえば、ｎ−１個の制御電圧がＶｇ，ｊ＝ＶＳＳ，ｊである一方、１個の制御電圧がＶｇ，ｍ＝ＶＤＤ，ｍであることを示していてよい。すべてのｊについて、ＶＳＳ，ｊ＝ＶＳＳ、ＶＤＤ，ｊ＝ＶＤＤであってよい。前述の例は限定的でないことを理解されたい。本開示の第１の実施形態によるアナログマルチプレクサは、ｋ個の出力を含んでもよく、ｋは一般に１〜ｎまでの整数であり、ｎはアナログマルチプレクサの入力線の数である。この一般的な例では、ｎ−ｋ個のトランスミッションゲートが非導通状態であって、ｋ個のトランスミッションゲートが導通状態であってよい。
【００３１】
上述のように、入力電圧Ｖｉｎ，ｊ１１２．１、１１２．２、１１２．３、．．．、１１２．ｎが、対応する制御電圧Ｖｇ，ｊ１１１．１、１１１．２、１１１．３、．．．、１１１．ｎの如何に関わらず、ＶＳＳ，ｊ〜ＶＤＤ，ｊの動作範囲から外れている場合には、寄生伝導が発生しうる。このため、トランスミッションゲート１１０．１、１１０．２、１１０．３、．．．、１１０．ｎのそれぞれのｎＭＯＳトランジスタおよびｐＭＯＳトランジスタのそれぞれのバルクの電圧ＶＢｎ，ｊおよびＶＢｐ，ｊは、それぞれ、ＶＳＳ，ｊまたはＶＤＤ，ｊより少なくともダイオード降下電圧分だけ低いか高い電圧に設定されてよい。典型的には、ＶＢｎ，ｊおよびＶＢｐ，ｊは、それぞれ、ＶＳＳ，ｊ−ａｊ・ＵｄｉｏｄｅおよびＶＤＤ，ｊ＋ａｊ・Ｕｄｉｏｄｅであるように選択されてよく、Ｕｄｉｏｄｅはダイオード降下電圧を表しており、ａｊのそれぞれは、典型的には１より大きい任意の実数であってよく、典型的には０．８〜２の範囲であってよい。ａｊとして選択される各値は、複数の要因に依存する可能性があり、たとえば、典型的な入力電圧値Ｖｉｎ，ｊ１１２．１、１１２．２、１１２．３、．．．、１１２．ｎ、入力信号１１２．１、１１２．２、１１２．３、．．．、１１２．ｎに対する出力信号１０３の要求される精度などに依存する可能性がある。しかしながら、典型的には、ａｊは、いわゆる静電気放電（ＥＳＤ）防止構造によってソース端子２０２．３またはドレイン端子２０１．１を通過してしまう最小入力電圧Ｖｉｎ，ｊ，ｌｏｗ＊または最大入力電圧Ｖｉｎ，ｊ，ｈｉｇｈ＊によって制限される可能性がある。そのようなＥＳＤ防止構造は、電子部品や電子アセンブリ（たとえば、トランスミッションゲートやマルチプレクサ）の損傷または破壊を引き起こしうる電圧がそのような部品やアセンブリに印加されないようにする。多くの用途においては、出力信号１０３が入力信号に対してまったく無ひずみであるのは事実でありえ、これは、実際には、選択された入力の電圧に対する出力１０３の電圧は、１０−９Ｖ〜１０−３Ｖの範囲の差があるという意味を含んでよい（ただし、典型的な入力電圧は数ボルトのオーダーであってよい）。したがって、最も重要なのは、非導通状態にあるトランスミッションゲートのそれぞれを信号、たとえば電流または電圧が通り抜けることができないことであると考えられる。非導通状態にあるトランスミッションゲートの１つを信号が通り抜けたとすると、その１つの選択されたチャネル（トランスミッションゲート）の信号、たとえば電流または電圧は、ひずむことになる。
【００３２】
前述の電圧、典型的にはＶＢｎ，ｊおよびＶＢｐ，ｊは、たとえば、図５に概略が示されている１つ以上のチャージポンプ５０１を用いて、適正に調節されてよい。この１つ以上のチャージポンプ５０１は、したがって、ｎＭＯＳトランジスタのバルク２１０、またはｐＭＯＳトランジスタのバルク２１１とそれぞれ接続されてよい。チャージポンプはアナログマルチプレクサの配線図に含まれてよい。チャージポンプは、キャパシタと、キャパシタへの電圧の接続を制御するスイッチング素子と、を含んでよい。チャージポンプを用いることにより、たとえば、任意の電圧を発生させることが可能であり、たとえば、元の電圧の１／２、１／３、３／２、４／３などの電圧を発生させることが可能であり、さらに、元の電圧を反転することも可能であってよい。
【００３３】
ここまでは、寄生バイポーラ伝導を排除することについてのみ説明してきた。前に指摘されているように、ｎＭＯＳトランジスタ２０１は、ゲート端子２０１．２の電圧Ｖｇ，ｎがソース端子２０１．３（ソース電圧ＶＳ，ｎ）より高くなると、導通状態を開始しうる。電圧差Ｖｇ，ｎ−ＶＳ，ｎが典型的な閾値電圧Ｕｔｈ，ｎより大きくなると、ｎＭＯＳトランジスタ２０１はｎ導通反転チャネルを成長させ、入力信号はｎＭＯＳトランジスタ２０１を通り抜けることが可能になる。なお、閾値電圧Ｕｔｈ，ｎは差ＶＳ，ｎ−ＶＢｎに依存しうることが知られている。このため、差ＶＳＳ−ＶＢｎが大きくなるにつれて、必要な閾値電圧が大きくなる可能性がある。それにもかかわらず、差ＶＳＳ−ＶＢｎが非常に高い場合でも、すなわち、ａｊの値が大きい（たとえば、１．５〜２の範囲である）ことが示されうる場合でも、入力信号２０６はｎＭＯＳトランジスタ２０１を通り抜けうる。これは、ＶＳ，ｎ−ＶＢｎ＞０の場合の閾値電圧が約数百ｍＶにとどまりうるためである。同様の考察がｐＭＯＳトランジスタ２０２にも当てはまり、ｐＭＯＳトランジスタ２０２は、ゲート端子２０２．２の電圧Ｖｇ，ｐがソース端子２０２．３（ソース電圧ＶＳ，ｐ）より低くなると導通状態を開始しうる。電圧差ＶＳ，ｐ−Ｖｇ，ｐが典型的な閾値電圧より大きくなると、ｐＭＯＳトランジスタ２０２はｐ導通反転チャネルを成長させ、入力信号はｐＭＯＳトランジスタ２０２を通り抜けることが可能になる。なお、ｐＭＯＳトランジスタ２０２の閾値電圧の値は差ＶＢｐ−ＶＳ，ｐに依存しうることが知られている。このため、差ＶＢ，ｐ−ＶＤＤが大きくなるにつれて、必要な閾値電圧が大きくなる可能性がある。ｎＭＯＳトランジスタ２０１に関して上述された場合と同じ理由により、差ＶＢｐ−ＶＤＤが非常に高い場合でも、すなわち、ａｊの値が大きくなる（たとえば、１．５〜２の範囲になる）ことが示されうる場合でも、入力信号２０６はｐＭＯＳトランジスタ２０２を通り抜けることが可能である。
【００３４】
本開示の第１の実施形態によるアナログマルチプレクサ１０１に含まれるトランスミッションゲート１１０．１、１１０．２、１１０．３、．．．、１１０．ｎのそれぞれにおいて、ｎＭＯＳトランジスタ２０１のゲート端子２０１．２、およびｐＭＯＳトランジスタ２０２のゲート端子２０２．２のそれぞれが、１つ以上のチャージポンプ５０１に接続されてよい。これらのチャージポンプは、バルク２１０および２１１に接続されるチャージポンプとは別のものであってよい。これにより、マルチプレクサ１０１に含まれる各ｎＭＯＳトランジスタ２０１および各ｐＭＯＳトランジスタ２０２のそれぞれのゲート端子を、それぞれ、極限入力電圧Ｖｉｎ，ｊ，ｌｏｗ＊より低くてよい電圧、および極限入力電圧Ｖｉｎ，ｊ，ｈｉｇｈ＊より高くてよい電圧に設定することが可能になる。すなわち、極限入力電圧Ｖｉｎ，ｊ，ｌｏｗ＊は、対応する入力１０１．１、１０１．２、１０１．３、．．．、１０１．ｎにおいて発生しうる最低電圧に対応し、一方で極限入力電圧Ｖｉｎ，ｊ，ｈｉｇｈ＊は、対応する入力１０１．１、１０１．２、１０１．３、．．．、１０１．ｎにおいて発生しうる最高電圧に対応する。たとえば、ｎＭＯＳトランジスタ２０１の各ゲート端子２０１．２、またはｐＭＯＳトランジスタ２０２の各ゲート端子２０２．２は、別々の値に設定されてよい。あるいは、すべてのｎＭＯＳトランジスタ２０１のすべてのゲート２０１．２が、同じ電圧に、たとえば、電圧Ｖｉｎ，ｊ，ｌｏｗ＊のうちの最低電圧にポンピングされてよく、かつ／または、すべてのｐＭＯＳトランジスタ２０２のすべてのゲート２０２．２が、同じ電圧に、たとえば、電圧Ｖｉｎ，ｊ，ｈｉｇｈ＊のうちの最高電圧にポンピングされてよい。本開示の第１の実施形態のさらに別の代替形態では、ｎＭＯＳトランジスタ２０１のゲート端子、およびｐＭＯＳトランジスタ２０２のゲート端子は、たとえば、それぞれ、上記で与えられた値を有するＶＢｎ，ｊ、およびＶＢｐ，ｊ、すなわち、ＶＢｎ，ｊ＝ＶＳＳ，ｊ−ａｊ・Ｕｄｉｏｄｅ、およびＶＢｐ，ｊ＝ＶＤＤ，ｊ＋ａｊ・Ｕｄｉｏｄｅに等しい電圧にポンピングされてよい。
【００３５】
本開示の第１の実施形態によるアナログマルチプレクサに含まれるトランスミッションゲート１１０．１、１１０．２、１１０．３、．．．、１１０．ｎを非導通状態にすることについてまとめると、ｎＭＯＳトランジスタ２０１のゲート端子２０１．２の電圧の調節、ならびに、ｐＭＯＳトランジスタ２０２のゲート端子２０２．２の電圧の調節を、たとえば、少なくとも１つのチャージポンプを使用して行うことにより、特に、入力線からトランスミッションゲートを通って対応する出力に至る信号がないことが保証されることに注目されたい。すべての非導通状態のトランスミッションゲートのゲート端子およびバルク端子の電圧を十分低くするためには、単一のチャージポンプを使用すれば十分であると考えられる。この電圧の値は複数の要因に依存する可能性があり、たとえば、各入力線に印加される電圧１１２．１、１１２．２、１１２．３、．．．、１１２．ｎ、選択された、すなわち、導通状態のトランスミッションゲートの入力信号に対する出力信号の正確さなどに依存する可能性がある。本開示の第１の実施形態に関連して説明されたトランスミッションゲート１１０．１、１１０．２、１１０．３、．．．、１１０．ｎは、トランスミッションゲート内の寄生伝導の２つの原因を排除することが可能である。原因の１つは、上記で詳述されたように、バルク領域を通る、ソース領域とドレイン領域との間のバイポーラ伝導であり、これは、ソースの電圧が、ｎＭＯＳトランジスタのｐドープバルクに印加された電圧よりダイオード降下電圧分だけ低い場合、または、ソースの電圧が、ｐＭＯＳトランジスタのｎドープバルクに印加された電圧よりダイオード降下電圧分だけ高い場合に、有意に発生する。本開示の第１の実施形態によって排除される、寄生伝導のもう１つの原因は、ソース端子またはドレイン端子の電圧とゲート端子の電圧との差が閾値電圧Ｕｔｈより大きい場合に発生しうる伝導であり、これは、ＭＯＳトランジスタの酸化物−半導体界面を通る導電反転チャネルの形成につながる可能性がある。
【００３６】
本開示の第１の実施形態によるアナログマルチプレクサに含まれるトランスミッションゲートを非導通状態にすることの説明に続き、１つ以上の選択されたトランスミッションゲートを導通状態にする方法について考察する。上述のように、制御電圧Ｖｇ２０４が、トランスミッションゲートの非導通状態を指示する制御電圧値より高い電圧に設定された場合、トランスミッションゲートは導通状態を開始する。たとえば、Ｖｇ＝ＶＤＤが選択されたとする。導通状態のトランスミッションゲート１１０．１、１１０．２、１１０．３、．．．、１１０．ｎの各ｎＭＯＳトランジスタ２０１のゲート端子２０１．２が、制御電圧Ｖｇ１、Ｖｇ２、Ｖｇ３、．．．、Ｖｇｎ（それぞれ、１１１．１、１１１．２、１１１．３、．．．、１１１．ｎ）に接続されているとすると、対応する各ゲート端子２０１．２は同じ電圧になる。同様に、導通状態のトランスミッションゲート１１０．１、１１０．２、１１０．３、．．．、１１０．ｎの各ｐＭＯＳトランジスタ２０２のゲート端子２０２．２が、制御電圧
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（それぞれ、１１３．１、１１３．２、１１３．３、．．．、１１３．ｎ）に接続され、対応する各ゲート端子２０２．２は同じ電圧になる。これは、ゲート端子２０１．２および２０２．２の電圧を能動的に制御することにより達成可能であることに注目されたい。すなわち、ゲート端子２０１．２および２０２．２と少なくとも１つのチャージポンプとの間の接続を、トランスミッションゲートが導通状態のときはオフにする一方、トランスミッションゲートが非導通状態のときはオンにすることが必要であると考えられる。バルク電圧ＶＢｎ，ｊ、ＶＢｐ，ｊは、トランスミッションゲートの非導通状態に関して上述されたものと同じ値、すなわち、ＶＢｎ，ｊ＝ＶＳＳ，ｊ−ａｊ・Ｕｄｉｏｄｅ、ＶＢｐ，ｊ＝ＶＤＤ，ｊ＋ａｊ・Ｕｄｉｏｄｅなどを引き続き有してよい。この構成は、特定の使用目的によって、すなわち、ＶＢｎ，ｊ２０８およびＶＢｐ，ｊ２０９の選択された値によって決まる電圧範囲内にある入力電圧Ｖｉｎ，ｊ１１２．１、１１２．２、１１２．３、．．．、１１２．ｎを転送することを可能にすることができる。ｎＭＯＳトランジスタのゲート端子２０１．２が十分高い電圧、たとえば、Ｖｇ，ｊ＝ＶＤＤ，ｊになったら、差Ｖｇ，ｊ−Ｖｉｎ，ｊがｎＭＯＳトランジスタ２０１の閾値電圧より大きい限り、ｎＭＯＳトランジスタ２０１はｎ導通反転チャネルを成長させる。入力電圧が、導通状態を指示するＶｇに近い場合、あるいはこれより高い場合でも、ｎＭＯＳトランジスタ２０１は非導通状態になる。この場合、一方では、ｐＭＯＳトランジスタ２０２のゲート端子２０２．２が電圧
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になり、ｐＭＯＳトランジスタ２０２は導通状態になる。なお、Ｖｇ，ｊ、ＶＢｎ，ｊ、およびＶＢｐ，ｊは、差ＶＳ，ｎ，ｊ−ＶＢｎ，ｊおよＶＢｐ，ｊ−ＶＳ，ｐ，ｊが大きくなるにつれて閾値電圧が大きくなることを考慮することなどのために選択されてよい。
【００３７】
したがって、本開示の第１の実施形態によるアナログマルチプレクサは、選択された入力線の入力信号をアナログマルチプレクサの出力に高精度で転送することにつながる。入力信号に対する出力信号のひずみは、無視できるパーセンテージまで低減可能であり、すなわち、典型的な相対ひずみは１０−２％より小さい。
【００３８】
次に、本開示の第２の実施形態を、図３、図４ａ、図４ｂ、および図５に関して説明する。本実施形態によれば、アナログマルチプレクサが、入力線ＩＮ１、ＩＮ２、ＩＮ３、．．．、ＩＮｎ（それぞれ、１０１．１、１０１．２、１０１．３、．．．、１０１．ｎ）を含み、これらのそれぞれが、二重トランスミッションゲート３００の対応する入力３０１．３に接続されている。すなわち、ｎ本の入力チャネル１０１．１、１０１．２、１０１．３、．．．、１０１．ｎの場合（ただし、ｎは正の整数であり、ｎは典型的には４〜３２の範囲にあってよいが、これに限定されない）、第２の実施形態のアナログマルチプレクサは、ｎ個の二重トランスミッションゲート３００を含んでよい。二重トランスミッションゲート３００のそれぞれは、２つのトランスミッションゲート３０１、３０３を含んでよく、トランスミッションゲート３０１、３０３は、たとえば、本開示の第１の実施形態に関連して既にある程度の詳細が述べられたとおりであり、トランスミッションゲート３０１、３０３は直列に接続されている。すなわち、第１のトランスミッションゲート３０１の、そのドレイン端子に相当してよい出力３０１．４は、第２のトランスミッションゲートの、そのソース端子に相当してよい入力３０３．３に接続されてよい。このことは、各二重トランスミッションゲート３００が、特に、２つのｎＭＯＳトランジスタＭ２  ３０１．２、Ｍ４  ３０３．２、および２つのｐＭＯＳトランジスタＭ１  ３０１．１、Ｍ３  ３０３．１を含んでよいことを示している。本開示の第２の実施形態のアナログマルチプレクサ１０１に含まれる二重トランスミッションゲート３００のそれぞれは、ｎＭＯＳトランジスタ３０１、３０３のゲート端子に印加される制御電圧Ｖｇ，ｊ３１０によって制御されてよい。たとえば、図３の二重トランスミッションゲート３００においては、両ｎＭＯＳトランジスタＭ２  ３０１．２およびＭ４  ３０３．２のゲート端子は、同じ電圧に接続される。しかしながら、２つのｎＭＯＳトランジスタＭ２  ３０１．２およびＭ４  ３０３．２の各ゲート端子に別々の制御電圧を使用することが妥当な場合がある。本開示の第１の実施形態に関して既に説明されているように、各二重トランスミッションゲート３００の制御電圧Ｖｇ，ｊ３１０は、２つの値、たとえば、ＶＳＳ，ｊおよびＶＤＤ，ｊを呈してよく、ＶＳＳ，ｊおよびＶＤＤ，ｊは、それぞれ、ｊ番目の二重トランスミッションゲート３００（ｊは１〜ｎまでの正の整数）の負の電源電圧および正の電源電圧に相当してよい。そして、Ｖｇ，ｊ＝ＶＳＳ，ｊは、ｊ番目の二重トランスミッションゲート３００の非導通状態を指示する一方、Ｖｇ，ｊ＝ＶＤＤ，ｊは、ｊ番目の二重トランスミッションゲート３００の導通状態を指示する。電源電圧ＶＳＳ，ｊ、ＶＤＤ，ｊは、ｎＭＯＳトランジスタＭ２  ３０１．２、Ｍ４  ３０３．２のｐドープバルク、およびｐＭＯＳトランジスタＭ１  ３０１．１、Ｍ３  ３０３．１のｎドープバルクに、それぞれ印加される。典型的には、ｎ対１アナログマルチプレクサでは、ｎ−１個の二重トランスミッションゲート３００が非導通状態であってよく、一方で１個のトランスミッションゲート３００だけが導通状態であってよい。これは、たとえば、ｎ−１個の制御電圧がＶｇ，ｊ＝ＶＳＳ，ｊである一方、１つの、たとえば、ｍ番目の二重トランスミッションゲートの制御電圧がＶｇ，ｍ＝ＶＤＤ，ｍであることを示しうる。前述の例は限定的でないことを理解されたい。本開示の第２の実施形態によるアナログマルチプレクサは、ｋ個の出力を含んでもよく、ｋは一般に１〜ｎまでの整数であり、ｎはアナログマルチプレクサの入力線の数である。この一般的な例では、ｎ−ｋ個の二重トランスミッションゲートが非導通状態であってよく、一方でｋ個の二重トランスミッションゲートが導通状態である。さらに、すべてのＶＳＳ，ｊおよび／またはＶＤＤ，ｊが互いに異なることは必須ではない。別の代替形態では、すべてのＶＳＳ，ｊが等しくてよく、かつ、すべてのＶＤＤ，ｊが等しくてよく、あるいは、いくつかのＶＳＳ，ｊが等しくてよく、一方で他のＶＳＳ，ｊが互いに異なっていてよく、同様に、いくつかのＶＤＤ，ｊが等しくてよく、一方で他のＶＤＤ，ｊが互いに異なっていてよい。
【００３９】
二重トランスミッションゲート３００に含まれるｎＭＯＳトランジスタＭ２  ３０１．２、Ｍ４  ３０３．２を含むｎＭＯＳ構造４１０の物理的な配置を、図４ａに示し、ｐＭＯＳトランジスタＭ１  ３０１．１、Ｍ３  ３０３．１を含むｐＭＯＳ構造４２０の物理的な配置を、図４ｂに示す。二重トランスミッションゲート３００全体の組み立ては、たとえば、上述のフォトリソグラフィにより可能である。二重トランスミッションゲート構造には、ｎドープ基板またはｐドープ基板が使用されてよい。ｎドープ基板の場合、ｐＭＯＳトランジスタＭ１  ３０１．１およびＭ３  ３０３．１は、ｐドープソース領域４２１．１、４２３．１およびｐドープドレイン領域４２１．２、４２３．２をｎドープ基板４２１内に拡散させることによって形成される。対応するｎＭＯＳトランジスタＭ２  ３０１．２およびＭ４  ３０３．２は、１つ以上のｎＭＯＳトランジスタのバルクを形成するためにｎ基板内に拡散されてよいｐウェル４１１に含まれる。そこで、図４ａに示されるように、たとえば、１つの二重トランスミッションゲートに対応するすべてのｎドープドレイン領域４１２．１、４１４．１、およびすべてのｎドープソース領域４１２．２、４１４．２を、１つの単一ｐウェルに埋め込むことが、限定ではないが望ましい。本開示の第２の実施形態の一代替形態では、アナログマルチプレクサ１０１に含まれるすべての二重トランスミッションゲートのｎドープドレイン領域およびｎドープソース領域が、単一の、または限定された数のｐウェルに埋め込まれてよい。本開示の第２の実施形態の別の代替形態では、ソース領域４１２．２およびドレイン領域４１４．１は、単一のｎドープ領域に含まれてよい。これにより、ｎＭＯＳ構造４１０の面積がさらに低減される。
【００４０】
同様の考察が、ｐドープ基板を使用する場合にもあてはまり、１つ以上のｎウェルをｐドープ基板内に拡散させることによって、アナログマルチプレクサ１０１に含まれる各二重トランスミッションゲートのｐＭＯＳトランジスタＭ１  ３０１．１、Ｍ３  ３０３．１のバルクが形成される。そこで、たとえば、１つの二重トランスミッションゲートに対応するすべてのｐドープソース領域４２１．１、４２３．１、およびすべてのｐドープドレイン領域４２１．２、４２３．２を、１つの単一ｎウェルに埋め込むことが、限定ではないが望ましい。上述のように、アナログマルチプレクサ１０１に含まれるすべての二重トランスミッションゲートのｐドープソース領域およびｐドープドレイン領域が、単一の、または限定された数のｎウェルに埋め込まれてよい。この第２の実施例では、本開示の第２の実施形態のアナログマルチプレクサ１０１に含まれる二重トランスミッションゲートのｎＭＯＳトランジスタＭ２  ３０１．２、Ｍ４  ３０３．２のｎドープドレイン領域４１２．１、４１４．１およびｎドープソース領域４１２．２、４１４．２が、ｐドープ基板に埋め込まれてよい。本開示の第２の実施形態の別の代替形態では、ソース領域４２１．２およびドレイン領域４２３．１は単一のｐドープ領域に含まれてよい。これにより、ｐＭＯＳ構造４２０の面積がさらに低減される。
【００４１】
本開示の第２の実施形態の別の代替形態では、いわゆるトリプルウェル構造が使用されてよく、この場合は、１つ以上のｎウェル４２１がｐ基板内に最初に拡散されてよい。ｎウェル４２１はｐＭＯＳトランジスタのバルクを形成する。次に、１つ以上のｐウェル４１１が（各）ｎウェル内に拡散されてよい。ｐウェル４１１はｎＭＯＳトランジスタのバルクを形成する。ｐＭＯＳトランジスタＭ１  ３０１．１およびＭ３  ３０３．１は、ｐドープソース領域４２１．１、４２３．１およびｐドープドレイン領域４２１．２、４２３．２をｎウェル４２１内に拡散させることにより形成される。対応するｎＭＯＳトランジスタＭ２  ３０１．２およびＭ４  ３０３．２は、ｎウェル内に拡散されたｐウェル４１１に含まれる。図４ａに示されるように、１つの二重トランスミッションゲートに対応するすべてのｎドープドレイン領域４１２．１、４１４．１、およびｎドープソース領域４１２．２、４１４．２が、１つの単一ｐウェルに埋め込まれてよい。しかしながら、アナログマルチプレクサ１０１に含まれるすべての二重トランスミッションゲートのｎドープドレイン領域およびｎドープソース領域を、単一の、または限定された数のｐウェルに埋め込むことが好ましい場合がある。トリプルウェル構造の１つの利点は、ウェルだけをポンピングすればよいことである。基板をポンピングすることは必須でなくてよい。最後に、ソース領域４１２．２およびドレイン領域４１４．１は、単一のｎドープ領域に含まれてよい。これにより、ｎＭＯＳ構造４１０の面積がさらに低減される。
【００４２】
それぞれが１つ以上のｎウェルを含む１つ以上のｐウェルを含むｎドープ基板を使用することにより、トリプルウェル構造が同様に形成されてよい。ｐウェルは１つ以上のｎＭＯＳ構造のバルクを形成する。ｎウェルは１つ以上のｐＭＯＳ構造のバルクを形成する。
【００４３】
以下ではまず、本開示の第２の実施形態のアナログマルチプレクサ１０１のｎＭＯＳ構造４１０について説明する。１つ以上のｐウェルは、少なくとも２つのｎＭＯＳ構造Ｍ２  ３０１．２、Ｍ３  ３０３．１を含む。前に指摘されているように、一代替形態では、アナログマルチプレクサ１０１に含まれる３つ以上またはすべてのｎＭＯＳ構造を、単一ｐウェルに埋め込むことが望ましい場合がある。金属酸化物構造であるゲート端子４１５、４１６のそれぞれは、本開示の第１の実施形態に関して上述されたように組み立てられてよい。
【００４４】
次に、本開示の第２の実施形態による二重トランスミッションゲート３００の一例を非導通状態にすることについて説明する。この場合、非導通状態にされる必要がある各二重トランスミッションゲート３００のゲート端子４１５、４１６は、対応する制御電圧Ｖｇ，ｊ、たとえば、Ｖｇ，ｊ＝ＶＳＳ，ｊ、あるいはＶｇ，ｊ＝ＶＳＳ（すべての負の電源電圧が同じである場合）に設定されてよい。１つ以上のｐウェル４１１は、ＶＳＳ，ｊより少なくともダイオード降下電圧Ｕｄｉｏｄｅ分だけ低い電圧ＶＢｎ，ｊ４１３に設定され、典型的にはＶＢｎ，ｊ＝ＶＳＳ，ｊ−ａｊ・Ｕｄｉｏｄｅであり、Ｕｄｉｏｄｅはダイオード降下電圧を表し、各ａｊは、典型的には０．８〜２の範囲にある任意の実数であってよい。ａｊとして選択される値は、いくつかの要因に依存する可能性があり、たとえば、ＥＳＤ防止構造によって決まる典型的な最小入力電圧Ｖｉｎ，ｊ，ｌｏｗ＊または最大入力電圧Ｖｉｎ，ｊ，ｈｉｇｈ＊、入力信号１１２．１、１１２．２、１１２．３、．．．、１１２．ｎに対する出力信号１０３の要求される精度などに依存する可能性がある。多くの用途においては、出力信号１０３が入力信号に対してまったく無ひずみであるのは事実でありえ、これは、実際には、出力１０３の電圧と選択された入力の電圧との間の相対誤差が１０−２％より小さいという意味を含んでよい。したがって、最も重要なのは、非導通状態にある二重トランスミッションゲートのそれぞれを信号、たとえば電流または電圧が通り抜けることができないことであると考えられる。非導通状態にある二重トランスミッションゲートの１つを信号が通り抜けたとすると、その１つの選択されたチャネル（二重トランスミッションゲート）の信号、たとえば電流または電圧はひずむことになる。したがって、１つ以上のｐウェルの電圧ＶＢｎ，ｊ４１３を適正に設定することにより、寄生バイポーラ伝導を排除することが可能である。なお、ｎＭＯＳ構造４１０は２つ以上のｎｐｎトランジスタ構造を含み、たとえば、ｎｐｎトランジスタ４１７．１は、ｎドープドレイン領域４１２．１、ｎドープソース領域４１２．２、およびｐウェル自体を含み、あるいは、ｎｐｎトランジスタ４１７．２は、ｎドープドレイン領域４１２．１、ｎドープソース領域４１４．２、およびｐウェル自体を含む。したがって、適正に選択されたバルク電圧ＶＢｎ，ｊ４１３を印加することにより、寄生バイポーラ伝導の原因となる可能性のあるものがすべて排除されるか高度に抑圧される。バルク電圧ＶＢｎ，ｊ４１３を適正に選択する１つの可能な方法を、以下の段落において説明する。
【００４５】
ｎＭＯＳ構造４１０のｐドープ基板またはｐウェル４１１は、１つ以上のチャージポンプ５０１に接続されてよい。典型的なチャージポンプについては、本開示の第１の実施形態に関して既に説明されているため、ここではそれらの説明を繰り返すことなく参照している。これにより、マルチプレクサ１０１に含まれるｎＭＯＳ構造４１０のｐドープ基板またはｐウェル４１１を、極限入力電圧Ｖｉｎ，ｊ，ｌｏｗ＊より低くてよい電圧に設定することが可能になる。すなわち、極限入力電圧Ｖｉｎ，ｊ，ｌｏｗ＊は、対応する入力１０１．１、１０１．２、１０１．３、．．．、１０１．ｎにおいて発生しうる最低電圧、たとえば、ＥＳＤ防止構造によって可能になっている電圧に対応する。たとえば、ｎＭＯＳ構造４１１の各ｐウェルは、それらが存在する場合には、別々の値に設定されてよい。あるいは、すべてのｎＭＯＳ構造４１０のすべてのｐウェル（２つ以上が存在する場合）４１１が、同じ電圧に、たとえば、電圧Ｖｉｎ，ｊ，ｌｏｗ＊のうちの最低電圧にポンピングされてよい。なお、上記で与えられた値ａｊは、対応するＶｉｎ，ｊ，ｌｏｗ＊に関連付けられてよく、すなわち、たとえば、ＶＢｎ，ｊ＝＝ＶＳＳ，ｊ−ａｊ・Ｕｄｉｏｄｅによって関連付けられてよい。
【００４６】
本開示の第１の実施形態に関して既に説明されたように、寄生伝導の第２の原因が存在する可能性がある。ｐドープ基板またはｐウェル４１１のポテンシャルがゲート端子４１５より低くなると、入力線３０１．３の電圧Ｖｉｎ，ｊによっては、ｎ導通反転チャネルが成長する場合がある。ｎＭＯＳ構造４１０のドレイン端子４１２．１に印加された入力電圧Ｖｉｎ，ｊが、ゲート電圧Ｖｇ，ｊ３１０より閾値電圧Ｕｔｈ，ｎ，ｊ分だけ低い場合には、そのような反転チャネルが成長する可能性がある。本開示の第１の実施形態に関して既に指摘されているように、閾値電圧は多くの原因に依存する可能性があり、たとえば、ゲート材料、酸化物層の厚さ、導電型、ｐウェルまたはバルクのドープ濃度、温度、およびチャネル長などの依存する可能性がある。チャネル長は、ソース端子４１２．２のｎドープ領域とドレイン端子４１２．１のｎドープ領域との間の距離である。さらに、閾値電圧は、差Ｖｉｎ，ｊ−ＶＢｎ，ｊに応じて増減されてよいことが知られている。このため、差ＶＳＳ，ｊ−ＶＢｎ，ｊが大きくなるにつれて、必要な閾値電圧が大きくなる可能性がある。それにもかかわらず、差ＶＳＳ，ｊ−ＶＢｎ，ｊが非常に高い場合でも、すなわち、ａｊの値が大きい（たとえば、１．５〜２の範囲である）ことが示されうる場合でも、入力信号は、ｎＭＯＳトランジスタＭ２  ３０１．２を通り抜けうる。これは、Ｖｉｎ，ｊ−ＶＢｎ，ｊ＞０の場合の閾値電圧が約数百ｍＶにとどまりうるためである。ｎＭＯＳトランジスタＭ２  ３０１．２の出力の信号３０１．４は、たとえば、減衰した、またはひずんだ入力信号Ｖｉｎ，ｊとなる可能性がある。本開示の第２の実施形態によれば、ｎＭＯＳトランジスタＭ２  ３０１．２の出力信号３０１．４は、ｎＭＯＳトランジスタＭ４  ３０３．２が確実に非導通状態になる電圧ＶＴ，ｊ３０８にされてよい。このため、電圧ＶＴ，ｊ３０８は、二重トランスミッションゲートの非導通状態を指示する制御電圧Ｖｇ，ｊに等しいか、これより高くてよく、たとえば、ＶＴ，ｊ＝ＶＳＳ，ｊまたはＶＴ，ｊ＞ＶＳＳ，ｊであってよい。本実施形態の一例では、すべての二重トランスミッションゲートに対して単一のＶＴ，ｊ３０８を選択すれば十分であってよく、たとえば、ＶＴ＝ＶＴ，ｊ＝ＶＳＳ，ｊ＋ε＝ＶＳＳ＋εであれば十分であってよく、εは小さな正の実数であってよく、典型的には、たとえば、εは数百ｍＶに等しい。別の代替形態では、ε，ｊ＝（ＶＤＤ，ｊ−ＶＳＳ，ｊ）／２であり、これによって、ＶＴはＶＤＤ，ｊとＶＳＳ，ｊとの中間の値に設定される。ＶＴ，ｊ３０８として選択される値は、いくつかの要因に依存する可能性があり、たとえば、ｎＭＯＳトランジスタの非導通状態を指示する制御電圧Ｖｇ，ｊ、入力信号１１２．１、１１２．２、１１２．３、．．．、１１２．ｎに対する出力信号１０３の要求される精度などに依存する可能性がある。ｎＭＯＳトランジスタＭ４  ３０３．２の入力３０３．３の電圧を調節するために、トランジスタ４１９が使用されてよい。トランジスタ４１９は、制御電圧Ｖｇ，ｊが二重トランスミッションゲートの非導通状態を指示したときに活性化されてよい。すなわち、その伝導方向に設置されてよい。ト���ンジスタ４１９は可変抵抗として動作し、Ｖｇ，ｊが二重トランスミッションゲート３００の非導通状態を指示した場合には、対応するベース電圧がトランジスタに印加され、これは、トランジスタが（抵抗が典型的には数オームから数キロオームであってよい）低オーム抵抗として動作することを意味する。したがって、第２のトランスミッションゲート３０３の入力３０３．３は、ポテンシャルがほぼＶＴ，ｊ３０８になり、これがトランジスタ４１９の一方の端子に印加される。トランジスタ４１９での電圧降下分は、これに応じて上述のεを選択することにより補正可能である。この場合、ｎＭＯＳトランジスタＭ２  ３０１．２を通り抜ける電流がトランジスタ４１９から流れ出ることが可能である。ｎＭＯＳトランジスタＭ４  ３０３．２の入力３０３．３の電圧を所定値に設定するために、たとえば、トランジスタＭ５  ３０９を使用することにより、ｎＭＯＳトランジスタＭ４  ３０３．２は非導通状態になる。トランジスタＭ５  ３０９は、制御可能スイッチとして使用されてよく、このスイッチが閉じられると、第１のトランスミッションゲートの出力３０１．４と第２のトランスミッションゲートの入力３０３．３との間の接続線のポテンシャルがＶＴ，ｊ３０８になり、このスイッチが開かれると、出力信号３０１．４は、そのまま入力３０３．３に渡される。ＶＴ，ｊ＝Ｖｇ，ｊまたはＶＴ，ｊ＞Ｖｇ，ｊであるため（Ｖｇ，ｊは非導通状態を指示する制御電圧）、ドレイン領域４１４．１のポテンシャルは、ゲート電圧Ｖｇ，ｊに等しいか、これより高くなり、したがって、反転チャネルが形成されない可能性があり、したがって、ｎＭＯＳトランジスタＭ４  ３０３．２のソース４１４．２に信号（たとえば、電圧または電流）が転送されない。
【００４７】
ｐＭＯＳ構造４２０についても、ｎＭＯＳ構造４１０の場合と同様の考察があてはまる。ｐＭＯＳ構造４２０は、上述のようなｎウェルおよび対応するｎＭＯＳ構造４１０を含んでよいｎドープ基板に埋め込まれてよく、あるいは、ｐＭＯＳ構造４２０は、基板内に拡散された１つ以上のｎウェル４２１を含んでよい。したがって、ｐＭＯＳトランジスタＭ１  ３０１．１のソース領域４２１．１およびドレイン領域４２１．２、ならびにｐＭＯＳトランジスタＭ３  ３０３．１のソース領域４２３．１およびドレイン領域４２３．２は、ｎドープ基板または１つ以上のｎウェルに埋め込まれてよい。
【００４８】
制御電圧Ｖｇ，ｊが、二重トランスミッションゲート３００の非導通状態を指示するように選択されている場合（たとえば、Ｖｇ，ｊ＝ＶＳＳ，ｊの場合）、ｐＭＯＳトランジスタＭ１  ３０１．１およびＭ３  ３０３．１のゲート端子４２５、４２６は、二重トランスミッションゲートに含まれるインバータによって、対応する電圧
0006049041.tif 000009
に設定されてよく、たとえば、Ｖｇ，ｊ＝ＶＳＳ，ｊであれば、
0006049041.tif 000010
に設定されてよい。ｎドープ基板またはｎウェル４２１は、ＶＤＤ，ｊの（たとえば、最大）値より少なくともダイオード降下電圧Ｕｄｉｏｄｅ分だけ高い電圧ＶＢｐ，ｊ４２３、典型的にはＶＢｐ，ｊ＝ＶＤＤ，ｊ＋ａｊ・Ｕｄｉｏｄｅに設定される。値ａｊは、ｎＭＯＳ構造４１０に関して上述されたものと同じであってよく、あるいは、値ａｊは、別の選択がなされてよく、たとえば、上述の要因に基づく別の選択がなされてよい。ｎドープ基板またはｎウェルの電圧ＶＢｐ，ｊ４２３を適正に設定することにより、寄生バイポーラ伝導を排除することが可能である。ｎドープ基板またはｎウェル４２１が、極限入力電圧Ｖｉｎ，ｊ，ｈｉｇｈ＊より高くてよい電圧に設定され、極限入力電圧Ｖｉｎ，ｊ，ｈｉｇｈ＊は、（たとえば、ＥＳＤ防止構造により）対応する入力１０１．１、１０１．２、１０１．３、．．．、１０１．ｎにおいて発生しうる最高電圧に対応する場合、ｎドープ基板またはｎウェル４２１は、つねにｐＭＯＳトランジスタＭ１  ３０１．１のソース領域４２１．１より電圧が高い。このため、寄生バイポーラ伝導が排除または高度に抑圧されるのは、ソース領域４２１．１とドレイン領域４２１．２と基板またはｐウェル４２１とを含む内在ｐｎｐトランジスタ４２７．１によるだけでなく、たとえば、ソース領域４２１．１とドレイン領域４２３．２と基板またはｐウェル４２１とを含む内在ｐｎｐトランジスタ４２７．１にもよる。たとえば、ｐＭＯＳ構造４２１の各ｎウェルは、それらが存在する場合には、別々の値に設定されてよい。あるいは、すべてのｐＭＯＳ構造４２０のすべてのｎウェル（２つ以上が存在する場合）４２１が、同じ電圧に、たとえば、電圧Ｖｉｎ，ｊ，ｈｉｇｈ＊のうちの最高電圧にされてよい。
【００４９】
ｐＭＯＳ構造４２０のｎドープ基板またはｎウェル４２１は、１つ以上のチャージポンプ５０１に接続されてよい。典型的なチャージポンプについては、本開示の第１の実施形態に関して既に説明されているため、ここではそれらの説明を繰り返すことなく参照している。これにより、マルチプレクサ１０１に含まれるｐＭＯＳ構造４２０のｎウェル４２１を、極限入力電圧Ｖｉｎ，ｊ，ｈｉｇｈ＊より高くてよい電圧に設定することが可能になる。たとえば、ｐＭＯＳ構造４２１の各ｎウェルは、それらが存在する場合には、別々の値に設定されてよい。あるいは、すべてのｐＭＯＳ構造４２０のすべてのｎウェル（２つ以上が存在する場合）４２１が、同じ電圧に、たとえば、電圧Ｖｉｎ，ｊ，ｈｉｇｈ＊のうちの最高電圧にポンピングされてよい。なお、上記で与えられた値ａｊは、対応するＶｉｎ，ｊ，ｈｉｇｈ＊に関連付けられてよく、すなわち、たとえば、ＶＢｐ，ｊ＝＝ＶＤＤ，ｊ＋ａｊ・Ｕｄｉｏｄｅによって関連付けられてよい。
【００５０】
ｎＭＯＳ構造４１０に関して既に説明されたように、寄生伝導の第２の原因が存在する可能性がある。ｎドープ基板またはｎウェル４２１のポテンシャルがゲート端子４２５より高くなると、入力線３０１．３の電圧Ｖｉｎ，ｊによっては、ｐ導通反転チャネルが、ｐＭＯＳトランジスタＭ１  ３０１．１を貫通して成長する場合がある。ｐＭＯＳトランジスタ  Ｍ１  ３０１．１のソース端子４２１．１に印加された入力電圧Ｖｉｎ，ｊが、ゲート電圧Ｖｇ，ｊ４２５より閾値電圧Ｕｔｈ，ｐ，ｊ分だけ高い場合には、そのような反転チャネルが成長する可能性がある。閾値電圧Ｕｔｈ，ｐ，ｊは、ｎＭＯＳ構造４１０に関して上記で与えられた要因に依存する可能性があり、さらに、閾値電圧は、差ＶＢｐ，ｊ−Ｖｉｎ，ｊに応じて増減されてよいことが知られている。このため、差ＶＢｐ，ｊ−ＶＤＤ，ｊが大きくなるにつれて、必要な閾値電圧Ｕｔｈ，ｐ，ｊが大きくなる可能性がある。それにもかかわらず、差ＶＢｐ，ｊ−ＶＤＤ，ｊ下が非常に高い場合でも、すなわち、ａｊの値が大きい（たとえば、１．５〜２の範囲である）ことが示されうる場合でも、入力信号はｐＭＯＳトランジスタＭ１  ３０１．１を通り抜けうる。これは、ＶＢｐ，ｊ−Ｖｉｎ，ｊ＞０の場合の閾値電圧が約数百ｍＶにとどまりうるためである。ｐＭＯＳトランジスタＭ１  ３０１．１の出力の信号３０１．４は、たとえば、減衰した、またはひずんだ入力信号Ｖｉｎ，ｊとなる可能性がある。
【００５１】
本開示の第２の実施形態によれば、第１のトランスミッションゲート３０１と第２のトランスミッションゲート３０３との間の接続部にトランジスタＭ５  ３０９が接続されてよい。ｎＭＯＳ構造４１０に関して上記で詳述されたように、トランジスタＭ５”４２９がスイッチまたは可変抵抗として動作してよい。なお、トランジスタは１つあれば十分であってよく、すなわち、Ｍ５’４１９はＭ５”４２９と同じである。制御電圧Ｖｇ，ｊが二重トランスミッションゲート３００の非導通状態を指示した場合（たとえば、Ｖｇ，ｊ＝ＶＳＳ，ｊである場合）には、トランジスタは、オーム抵抗が非常に低くなり（典型的には数オームから数キロオーム）、第１のトランスミッションゲートの出力３０１．４と第２のトランスミッションゲートの入力３０３．３との間の接続部を、ｎＭＯＳ構造４１０に関して上述された電圧ＶＴ，ｊ３０８にする。ＶＴ，ｊ３０８がＶＳＳ＋ε〜ＶＤＤ−ε（εは上述のとおり）の範囲で選択される限り、ｐＭＯＳ構造４２０はｐ導通反転チャネルを成長させることができず、これは、ゲート端子４２６の電圧が、非導通状態の場合には
0006049041.tif 000011
であり、一方でｐＭＯＳトランジスタＭ３  ３０３．１のソース端子４２３．１がより低いポテンシャルＶＴ，ｊ３０８にあるためである。ここまで、単一トランジスタＭ５＝Ｍ５’＝Ｍ５”について説明した。ｎＭＯＳ構造４１０とｐＭＯＳ構造４２０とに対して別々のトランジスタＭ５’４１９およびＭ５”４２９を選択することも可能であってよいことに注目されたい。そのような場合、一方の側は、ｎドープ領域４１２．２および４１４．１だけを１つの接続部３０１．４、３０３．３でつなぎ、他方の側は、ｐドープ領域４２１．２および４２３．１だけを別の接続部３０１．４、３０３．３でつなぐのが理にかなっていると考えられる。そうすることにより、制御電圧Ｖｇ，ｊが二重トランスミッションゲートの非導通状態を指示した場合に、トランジスタＭ５’４１９が、ｎＭＯＳトランジスタＭ２  ３０１．２を通り抜ける信号を阻止することが可能であり、トランジスタＭ５”４２９が、ｐＭＯＳトランジスタＭ１  ３０１．１を通り抜ける信号を阻止することが可能である。この代替形態では、トランジスタＭ５の一方の端子が、非導通状態を指示する制御電圧Ｖｇ，ｊより高いポテンシャルＶＴｎ，ｊ４１８に接続され（たとえば、ＶＴｎ，ｊ＞ＶＳＳ，ｊ）、トランジスタＭ５’の一方の端子が、非導通状態を指示する電圧
0006049041.tif 000012
より低いポテンシャルＶＴｐ，ｊ４２８に接続される（たとえば、ＶＴｐ，ｊ＜ＶＤＤ，ｊ）。そうして、制御電圧Ｖｇ，ｊが二重トランスミッションゲート３００の非導通状態を指示したときには必ず、対応するゲート電圧を印加することにより、トランジスタＭ５  ４１９およびＭ５’４２９のオーム抵抗を低くすることが可能である。
【００５２】
本開示の第２の実施形態に従って二重トランスミッションゲート３００を非導通状態にすることについてまとめると、たとえば、少なくとも１つのチャージポンプを使用して、ｎＭＯＳ構造４１０のｐウェル４１１のポテンシャルを、負の電源電圧ＶＳＳ，ｊより少なくともダイオード降下電圧分だけ低くし、ｐＭＯＳ構造４２０のｎドープ基板またはｎウェル４２１のポテンシャルを、正の電源電圧ＶＤＤ，ｊより少なくともダイオード降下電圧分だけ高くすることを、第２のトランスミッションゲート３０３の入力線３０３．３のポテンシャルを調節することが可能なトランジスタ３０９を使用することと、ともに行うことにより、内在バイポーラトランジスタ構造４１７．１、４１７．２、４２７．１、および４２７．２に起因する不要なバイポーラ伝導、ならびに、ＭＯＳ構造を貫通する導通反転チャネルの形成に起因する弱い伝導の両方を排除することが可能である。
【００５３】
次に、二重トランスミッションゲート３００を導通状態にすることについて説明する。この場合、トランジスタＭ５  ３０９、またはトランジスタＭ５’４１９およびＭ５”４２９はスイッチオフ状態である。すなわち、トランジスタＭ５  ３０９、Ｍ５’４１９、およびＭ５”４２９は、オーム抵抗が極限まで高く（抵抗が典型的には、たとえば、数ギガオームであり）、このため、第１のトランスミッションゲート３０１の出力信号３０１．４は、そのまま、第２のトランスミッションゲート３０３の入力３０３．３に渡される。二重トランスミッションゲートの導通状態は、対応する制御電圧Ｖｇ，ｊによって指示され（たとえば、Ｖｇ，ｊ＝ＶＤＤ，ｊ）、本開示の第２の実施形態の代替形態によっては、すべてのＶｇ，ｊを等しく選択することが望ましい場合がある（たとえば、Ｖｇ＝Ｖｇ，ｊ＝ＶＤＤ，ｊ＝ＶＤＤ）。その結果、ｎＭＯＳトランジスタＭ２  ３０１．２およびＭ４  ３０３．２のゲート端子４１５および４１６もポテンシャルがＶｇ，ｊになってよく、ｐＭＯＳトランジスタＭ１  ３０１．１およびＭ３  ３０３．１のゲート端子４２５および４２６はポテンシャル
0006049041.tif 000013
が、たとえば、
0006049041.tif 000014
になってよい。本開示の第１の実施形態に関して上述されたように、ＶＳＳ，ｊより高くはあるがＶＳＳ，ｊに近い入力電圧Ｖｉｎ，ｊは、電圧差Ｖｇ，ｊ−Ｖｉｎ，ｊが正であることにより、第１のｎＭＯＳトランジスタＭ２  ３０１．２のｎ導通反転チャネルを通り抜ける。Ｖｉｎ，ｊがＶＤＤ，ｊに近づくほど、差
0006049041.tif 000015
が大きくなることにより、より多くの入力信号Ｖｉｎ，ｊがｐＭＯＳトランジスタＭ１  ３０１．１のｐ導通反転チャネルを通り抜ける。ｎＭＯＳトランジスタＭ２  ３０１．２とｐＭＯＳトランジスタＭ１  ３０１．１とを組み合わせることにより、入力信号Ｖｉｎ，ｊがひずんだり減衰したりすることなくトランスミッションゲート３０１を通り抜けることが保証される。トランスミッションゲート３０１を介して信号を転送することのさらなる態様については、本開示の第１の実施形態に関して既に説明されており、ここではそれらの説明を繰り返すことなく参照している。トランジスタＭ５、Ｍ５およびＭ５’のオーム抵抗がそれぞれ高いため、出力信号３０１．４は、そのまま、第２のトランスミッションゲート３０３の入力３０３．３に渡される。したがって、第１のトランスミッションゲート３０１を介して信号を転送することに関して説明されたことと同じ論証がここでもあてはまる。結局、二重トランスミッションゲートの導通状態を指示する制御電圧が印加された場合には必ず、入力信号Ｖｉｎ，ｊは、そのまま、二重トランスミッションゲート３００全体を介して転送される。
【００５４】
本開示の第２の実施形態によるアナログマルチプレクサは、一実施形態では、（たとえば、上記で概説されたように単一基板に埋め込まれた）複数（ｎ）個の上述の二重トランスミッションゲート３００と、１つ以上のチャージポンプ５０１と、同じ基板または別々の基板に配列されてよい少なくともｎ個のトランジスタと、を含んでよい。本開示の第２の実施形態によれば、アナログマルチプレクサの二重トランスミッションゲートに含まれるトランスミッションゲートを、単一のｐドープウェルまたはｎドープウェルに埋め込むことが可能である。このため、本マルチプレクサは、各ＭＯＳ構造が別々のウェルに埋め込まれる場合より著しく小さい面積に展開される。したがって、より小さな構造を、たとえば、マイクロコントローラおよび／またはマイクロチップの設計において達成することが可能である。これは、ウェルのポテンシャルを、最小入力電圧より低くしたり、最大入力電圧より高くしたりすることにより達成される。これは、一実施形態では、単一のチャージポンプを使用することにより達成可能である。
【符号の説明】
【００５５】
１０１  多チャネルマルチプレクサ（ＭＵＸ）
１０１．１、１０１．２、１０１．３、．．．、１０１．ｎ  入力線ＩＮ１、ＩＮ２、ＩＮ３、．．．、ＩＮｎ
１０２  アナログデジタル変換器（ＡＤＣ）
１０３  出力
１０４  入力
１０５  デジタル信号ＯＵＴ
１０６  制御信号
１１０．１、１１０．２、１１０．３、．．．、１１０．ｎ  トランスミッションゲート
１１１．１、１１１．２、１１１．３、．．．、１１１．ｎ  制御電圧Ｖｇ１、Ｖｇ２、Ｖｇ３、．．．、Ｖｇｎ
１１２．１、１１２．２、１１２．３、．．．、１１２．ｎ  入力電圧Ｖｉｎ１、Ｖｉｎ２、Ｖｉｎ３、．．．、Ｖｉｎｎ
１１３．１、１１３．２、１１３．３、．．．、１１３．ｎ  制御電圧
0006049041.tif 000016
２００  トランスミッションゲート
２０１  ｎチャネル金属酸化膜半導体（ｎＭＯＳ）トランジスタ
２０１．１、２０２．１  ドレイン端子
２０１．２、２０２．２  ゲート端子
２０１．３、２０２．３  ソース端子
２０２  ｐチャネル金属酸化膜半導体（ｐＭＯＳ）トランジスタ
２０３  インバータ
２０４  制御電圧Ｖｇ
２０５  制御電圧
0006049041.tif 000017
２０６  入力線
２０７  出力チャネル
２０８  電圧ＶＢｎ
２０９  電圧ＶＢｐ
２１０  バルク
２１１  ｎドープバルク
３００  二重トランスミッションゲート
３０１  トランスミッションゲート
３０１．１  ｐＭＯＳトランジスタＭ１
３０１．２  ｎＭＯＳトランジスタＭ２
３０１．３  入力
３０１．４  出力
３０３．１  ｐＭＯＳトランジスタＭ３
３０３．２  ｎＭＯＳトランジスタＭ４
３０３  トランスミッションゲート
３０３．３  入力
３０８  電圧ＶＴ，ｊ
３０９  トランジスタＭ５
４１０  ｎＭＯＳ構造
４１１  ｐウェル
４１２．１  ｎドープドレイン領域
４１２．２  ｎドープソース領域
４１３  電圧ＶＢｎ，ｊ
４１４．１  ｎドープドレイン領域
４１４．２  ｎドープソース領域
４１５  ゲート端子
４１６  ゲート端子
４１７．１  ｎｐｎトランジスタ
４１７．２  ｎｐｎトランジスタ
４１９  トランジスタＭ５’
４２０  ｐＭＯＳ構造
４２１  ｎウェル
４２１．１  ｐドープソース領域
４２１．２  ｐドープドレイン領域
４２３  電圧ＶＢｐ，ｊ
４２３．１  ｐドープソース領
４２３．２  ｐドープドレイン領域
４２５  ゲート端子
４２６  ゲート端子
４２７．１  ｐｎｐトランジスタ
４２７．２  ｐｎｐトランジスタ
４２９  トランジスタＭ５”
５０１  チャージポンプ
【図１ａ】
0006049041.tif 000018
【図１ｂ】
0006049041.tif 000019
【図２】
0006049041.tif 000020
【図３】
0006049041.tif 000021
【図４ａ】
0006049041.tif 000022
【図４ｂ】
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【図５】
0006049041.tif 000024