(57)【特許請求の範囲】
【請求項１】
支持基板上に配線の層を形成することと、
複数の撮像半導体チップ及び複数の画像処理半導体チップをタイル式に前記支持基板の表面に貼り合わせることと、
前記複数の撮像半導体チップ及び前記複数の画像処理半導体チップの間の空隙を樹脂で充填することと、
前記複数の撮像半導体チップ及び前記複数の画像処理半導体チップを研磨することと、
前記複数の撮像半導体チップ及び前記複数の画像処理半導体チップの裏面から配線の前記層にかけて貫通ビアを形成することと
を具備した固体撮像装置の製造方法。
【請求項２】
前記貼り合わせることは、前記複数の撮像半導体チップ及び前記複数の画像処理半導体チップの隣接する対をそれぞれ備えたチップクラスタを貼り合わせることを更に具備した
請求項１に記載の固体撮像装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、２つのチップの積層構造を有する固体撮像装置の製造方法に関するものである。
【背景技術】
【０００２】
従来、撮像装置はＣＭＯＳイメージセンサ（ＣＩＳ）チップと画像処理チップの２チップをそれぞれパッケージに搭載し、モジュールとして組み立てを行っている。
もしくは、それぞれのチップをＣＯＢ(Chip On Board)実装している場合もある。
【０００３】
近年、携帯電話などに撮像装置を搭載する場合に、実装面積の低減、小型化が求められており、上記２チップを１チップ化するＳＯＣ(System On Chip)が開発されている。
【０００４】
しかし、１チップ化するために、ＣＩＳプロセスと高速ロジックプロセスが混載されたプロセスは工程数が増加しコスト高なだけでなく、アナログ特性とロジック特性の両立が難しくなり、撮像装置の特性劣化につながる懸念がある。
そこで、上記の２チップをチップレベルで組み立て、小型化と特性向上の両立を図る方法が提案されている（特許文献１，２参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−１４６８１６号公報
【特許文献２】特開２００８−８５７５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところが、２つのチップ間接続において、その構造上、配置ピッチは小さく、また、歩留まり低下を招くおそれがある。
また、論理チップからＣＩＳチップへの電源やリファレンス信号などＤＣ成分の供給において、１／ｆノイズ等の影響を受けやすい。そのため、上論理チップ間の通信に特別な回路を必要とし、結果的にコスト増大を招くという不利益がある。
【０００７】
本開示は、両チップ間の接続部によるノイズの影響を低減でき、通信に特別な回路を必要とせず、結果的にコスト削減を図ることができ、しかも両チップ間の接続部における配置密度の向上を図れ、寄生抵抗や容量の増加を抑止することが可能な固体撮像装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
本開示に係る固体撮像装置の製造方法は、支持基板上に配線の層を形成することと、複数の撮像半導体チップ及び複数の画像処理半導体チップをタイル式に前記支持基板の表面に貼り合わせることと、前記複数の撮像半導体チップ及び前記複数の画像処理半導体チップの間の空隙を樹脂で充填することと、前記複数の撮像半導体チップ及び前記複数の画像処理半導体チップを研磨すると、前記複数の撮像半導体チップ及び前記複数の画像処理半導体チップの裏面から配線の前記層にかけて貫通ビアを形成することと、を具備する。
【発明の効果】
【００１１】
本発明によれば、両チップ間の接続部によるノイズの影響を低減でき、通信に特別な回路を必要とせず、結果的にコスト削減を図ることができる。
しかも、本実施形態によれば、両チップ間の接続部における配置密度の向上を図れ、寄生抵抗や容量の増加を抑止することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施形態に係る半導体装置としての固体撮像装置の構成例を示す図である。
【図２】本実施形態に係る積層構造の固体撮像装置のプロセスフローを示す図である。
【図３】本実施形態に係る固体撮像装置の構成例を示すブロック図である。
【図４】本実施形態に係る第１のパッド構造について説明するための図である。
【図５】本実施形態に係る第２のパッド構造について説明するための図である。
【図６】ＣＳＰ（チップスケールパッケージ）の第１の構成例を示す図である。
【図７】ＣＳＰ（チップスケールパッケージ）の第２の構成例を示す図である。
【図８】ＣＳＰ（チップスケールパッケージ）の第３の構成例を示す図である。
【図９】第１チップ（ＣＩＳチップ）および第２チップ（論理チップ）の支持基板ウェハーへの貼り合わせの第１の例を説明するための図である。
【図１０】第１チップ（ＣＩＳチップ）および第２チップ（論理チップ）の支持基板ウェハーへの貼り合わせの第２の例を説明するための図である。
【図１１】本実施形態に係る固体撮像装置の他の構成例を示すブロック図である。
【図１２】本実施形態に係る固体撮像装置のさらに他の構成例を示すブロック図である。
【図１３】本実施形態に係る固体撮像装置のさらに他の構成例を示すブロック図である。
【図１４】本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．固体撮像装置の概要
２．プロセスフロー
３．回路構成および配置
４．パッド構造
５．チップスケールパッケージ（ＣＳＰ）
６．個辺チップの貼り合わせ
【００１４】
＜１．固体撮像装置の概要＞
図１は、本発明の実施形態に係る半導体装置としての固体撮像装置の構成例を示す図である。
本実施形態においては、半導体装置の一例としてＣＭＯＳイメージセンサの構成について説明する。
【００１５】
固体撮像装置１０は、図１に示すように、第１チップ１１と第２チップ１２が、たとえば支持基板（インターポーザー）１３上に並列に配置されている。
この固体撮像装置１０は、後で述べるように、ＣＭＯＳイメージセンサ（ＣＩＳ：CMOSImage Sensor）に用いられる支持基板１３に配線層を施し、支持基板上に貼り合わせた第１チップ（ＣＩＳチップ）および論理チップ間の電気的接続を行うことを特徴としている。
【００１６】
本実施形態において、第１チップ１１はＣＭＯＳイメージセンサ（ＣＩＳ)チップ、第２チップ１２は第１チップの制御回路および画像処理回路を含む論理（ロジック）チップで構成される。
【００１７】
第１チップ（ＣＩＳチップ）１１と、第２チップ（論理チップ）１２は、それぞれの回路面が支持基板（インターポーザー）１３と接触するように、裏返して支持基板１３上に配置される。
そして、第１チップ１１および第２チップ１２のそれぞれのチップの信号は貫通ビア（ＶＩＡ）１４、支持基板１３上に形成された配線１５により接続されている。
【００１８】
第１チップ（ＣＩＳチップ）１１は高耐圧トランジスタ(ＣＭＯＳ)で構成され、画素特性を含め、アナログ特性とノイズ特性が十分に管理されたプロセスを用いており、ノイズ量は十分に低い。
ここで、高耐圧トランジスタとは、ゲート絶縁膜であるゲート酸化膜の厚さが、通常のＭＯＳ系トランジスタにより厚く設定されており、高い電圧において問題なく動作可能なトランジスタである。
高耐圧トランジスタのゲート酸化膜の厚さは、実質的に５ｎｍから７ｎｍの厚さであることが好ましい。
また、配線層１５は搭載する回路に必要な最小限の配線層数で構成され、その数は、一般的にＣＩＳ ロジック（Logic）混載回路よりも少ない。
【００１９】
本実施形態の第１チップ（ＣＩＳチップ）１１には、後で詳述するように、画素アレイ１０１、 高耐圧Tr.で構成される垂直駆動回路としての垂直デコーダ１０２、ドライバ１０３、アナログ回路が搭載される。
特に、１／ｆノイズが特性に影響を及ぼす回路（画素トランジスタ、コンパレータ１０４１、ＤＡＣ(Digital Analog converter)回路など）を第１チップ（ＣＩＳチップ）１１に搭載することが、本実施形態の特徴となる。
【００２０】
一方、第１チップ（ＣＩＳチップ）１１に搭載された回路以外の回路については第２チップ（論理チップ）１２に搭載される。
低電圧高速ロジックプロセスで構成可能な回路およびＩＯ回路などがこれにあたる。
第２チップ（論理チップ）１２は論理回路やメモリ回路用の低電圧高速トランジスタ（ＬＶ Ｔｒ.）と、入出力回路用の高耐圧トランジスタ（ＨＶ Ｔｒ.）が用いられている。
低電圧高速トランジスタＴｒ.とはゲート絶縁膜の膜厚を通常のＭＯＳ系トランジスタと同じあるいはそれ以下に設定して低電圧でも高速に動作するように形成されるトランジスタをいう。
各低電圧トランジスタのゲート酸化膜の厚さは、実質的に１．５ｎｍから３ｎｍの厚さであることが好ましい。
【００２１】
ＦＡＢの変更や展開を考慮して、一般的なＡＳＩＣ設計フローを用いて設計可能な回路構成とすることが望ましく、同一のＣＩＳチップに対して、機能や特性、プロセスの異なる論理チップを組み合わせて製品展開を図ることが容易になる。
一般的にLogicプロセスの各種ノイズ、ＲＴＳ、熱、たとえば１／ｆノイズ量は、ノイズ量を管理されたアナログプロセスより大きい。
ノイズ等の問題を解決しようとすれば、Logicプロセスのコスト上昇を招くだけでなく、Logic回路特性やその信頼性が劣化する可能性がある。このため、Logic ＦＡＢの変更や展開を考慮すると、アナログ回路、特に１／ｆノイズが特性に影響する回路は第２チップ（論理チップ）１２を避けて、第１チップ（ＣＩＳチップ）１１に搭載する。
なお、低コストのLogicを使うと１／ｆノイズは管理されていない、逆に管理されているプロセスは高コストになる。
【００２２】
支持基板１３は、一般的なＣＩＳ（図示しない）に用いられる基板で、シリコン結晶基板やＳＯＩ基板が用いられる。
本実施形態では、シリコンまたはＳＯＩ基板上に単層もしくは複数層の配線層１５を形成し、インターポーザーとして、主に第１チップ（ＣＩＳチップ）１１と第２チップ（論理チップ）１２間の信号および電源の接続に用いる。
また、配線の他に、抵抗や容量など受動素子や、トランジスタなどの能動素子を備えることも可能である。
【００２３】
＜２．プロセスフロー＞
図２の（A）〜（Ｄ）は、本実施形態に係る固体撮像装置のプロセスフローを示す図である。
【００２４】
以下はプロセスフローの概略である。
図２の（A）に示すように、単層もしくは複数層の配線層による配線１５が形成された支持基板ウェハー２０上に、個辺に切り出された、第１チップ（ＣＩＳチップ）１１および第２チップ（論理チップ）１２を、回路面を下向きに（裏返して）貼り合わせる。
支持基板ウェハー３０１の全面に個辺チップ（CISとLogic）１１、１２をタイル状に貼り合わせる。そしてその後、図２の（B）に示すように、レジン１６を塗布し、チップ間の隙間を埋める。
次に、個辺チップの裏面側を研磨する。
次いで、図２の（C）に示すように、固体撮像装置１０に必要な所定の薄さまで研磨し、個辺の第１チップ（ＣＩＳチップ）１１の厚さを制御する。
この際、同時に第２チップ（論理チップ）１２も研磨される。
この時点で、それぞれの個辺チップ１２２、１２３は、支持基板ウェハー３０１上にタイル状に凹凸なく実装されており、この後のプロセスでは、再構築ウェハーとして、通常のウェハープロセスと同様の加工が可能となる。
図２の（D）に示すように、個辺チップ１１、１２の裏面側から、ウェハープロセスで貫通ＶＩＡ１４を形成し、個辺チップの配線（信号、電源）と、支持基板上の配線１５を接続する。
図示しないが、カラーフィルタ、オンチップレンズ等を形成した後に、ウェハーからチップを切り出して、図１の固体撮像装置１０が完成する。
【００２５】
＜３．回路構成および配置＞
次に、本実施形態に係る回路配置、すなわち、第１チップ（ＣＩＳチップ）１１および第２チップ（論理チップ）１２それぞれに搭載する回路の分類（切り分け）について、図３に関連付けて説明する。
【００２６】
図３は、本実施形態に係る固体撮像装置の構成例を示すブロック図である。
【００２７】
図３の固体撮像装置１０Ａは光電変換素子を含む単位画素（図示しない）が行列状（マトリックス状）に多数２次元配置された画素アレイ部１０１を有する。
固体撮像装置１０Ａは、垂直駆動回路（行走査回路）１０２、垂直デコーダ１０３、カラム処理部１０４、参照信号供給部１０５を有する、水平走査回路（列走査回路）１０６、タイミング制御回路１０７、および画像信号処理部１０８を含んで構成される。
固体撮像装置１０Ａは、さらにＩ／Ｆ系回路１０９を有する。
カラム処理部１０４は、コンパレータ１０４１およびカウンタ回路１０４２を含む。
【００２８】
この固体撮像装置１０Ａにおいて、タイミング制御回路１０７は、マスタークロックに基づいて、垂直駆動回路１０２、カラム処理部１０４、参照信号供給部１０５、および水平走査回路１０６などの動作の基準となるクロック信号や制御信号などを生成する。
また、画素アレイ部１０１の各単位画素を駆動制御する周辺の駆動系や、アナログ系、すなわち垂直駆動回路１０２、カラム処理部１０４のうちコンパレータ１０４１および参照信号供給部１０５などは画素アレイ部１０１と同一の第１チップ１１上に集積される。
一方、タイミング制御回路１０７や画像信号処理部１０８、およびカラム処理部１０４のうち、カウンタ回路１０４２や水平走査回路１０６は上記とは別の第２チップ（論理チップ）１２上に集積される。
図３において、図中の破線に囲まれた部分が第１チップ（ＣＩＳチップ）１１、それ以外が第２チップ（論理チップ）１２に配置される。
【００２９】
単位画素としては、ここでは図示を省略するが、光電変換素子（たとえばフォトダイオード）を有する。単位画素は、光電変換素子に加えて、たとえば光電変換素子で光電変換して得られる電荷をＦＤ（フローティングディフュージョン）部に転送する転送トランジスタを有する。
単位画素は、転送トランジスタに加えてＦＤ部の電位を制御するリセットトランジスタと、ＦＤ部の電位に応じた信号を出力する増幅トランジスタとを有する３トランジスタ構成のものを適用可能である。あるいは、単位画素は、さらに画素選択を行うための選択トランジスタを別に有する４トランジスタ構成のものなどを用いることができる。
【００３０】
画素アレイ部１０１には、単位画素がｍ列ｎ行分だけ２次元配置され、このｍ行ｎ列の画素配置に対して行毎に行制御線が配線され、列毎に列信号線が配線されている。
行制御線の各一端は、垂直駆動回路１０２の各行に対応した各出力端に接続されている。垂直駆動回路１０２は、シフトレジスタなどによって構成され、行制御線を介して画素アレイ部１０１の行アドレスや行走査の制御を行う。
【００３１】
カラム処理部１０４は、たとえば画素アレイ部１０１の画素列毎、すなわち垂直信号線ＬＳＧＮ毎に設けられたＡＤＣ（Analog digital converter)を有し、画素アレイ部１０１の各単位画素から列毎に出力されるアナログ信号をデジタル信号に変換して出力する。
【００３２】
参照信号供給部１０５は、時間が経過するにつれてレベルが傾斜状に変化する、いわゆるランプ（ＲＡＭＰ）波形の参照電圧Ｖｒｅｆを生成する手段として、たとえばＤＡＣ（デジタル−アナログ変換器）を有している。
なお、ランプ波形の参照電圧Ｖｒｅｆを生成する手段としては、ＤＡＣに限られるものではない。
ＤＡＣは、タイミング制御回路１０７から与えられる制御信号による制御の下に、タイミング制御回路１０７から与えられるクロックに基づいてランプ波形の参照電圧Ｖｒｅｆを生成してカラム処理部１０４のＡＤＣに対して供給する。
【００３３】
なお、ＡＤＣの各々は、単位画素全ての情報を読み出すプログレッシブ走査方式での通常フレームレートモードと、高速フレームレートモードとの各動作モードに対応したＡＤ変換動作を選択的に行い得る構成を有する。
高速フレームレートモードとは、通常フレームレートモード時に比べて、単位画素の露光時間を１／Ｎに設定してフレームレートをＮ倍、たとえば２倍に上げる動作モードである。
この動作モードの切り替えは、タイミング制御回路１０７から与えられる制御信号による制御によって実行される。また、タイミング制御回路１０７に対しては、外部のシステムコントローラ（図示せず）から、通常フレームレートモードと高速フレームレートモードの各動作モードとを切り替えるための指示情報が与えられる。
ＡＤＣは全て同じ構成となっており、コンパレータ１０４１、カウンタ回路１０４２である、たとえばアップ／ダウンカウンタ、転送スイッチおよびメモリ装置を有する。
【００３４】
コンパレータ１０４１は、画素アレイ部１０１のｎ列目の各単位画素から出力される信号に応じた垂直信号線の信号電圧と、参照信号供給部１０５から供給されるランプ波形の参照電圧Ｖｒｅｆとを比較する。
コンパレータ１０４１は、たとえば参照電圧Ｖｒｅｆが信号電圧よりも大なるときに出力Ｖｃｏが“Ｈ”レベルになり、参照電圧Ｖｒｅｆが信号電圧Ｖｘ以下のときに出力Ｖｃｏが“Ｌ”レベルになる。
アップ／ダウンカウンタであるカウンタ回路１０４２は、非同期カウンタであり、タイミング制御回路１０７から与えられる制御信号による制御の下に、タイミング制御回路からクロックがＤＡＣと同時並列的に与えられる。
カウンタ回路１０４２は、このクロックに同期してダウン（ＤＯＷＮ）カウントまたはアップ（ＵＰ）カウントを行うことにより、コンパレータ１０４１での比較動作の開始から比較動作の終了までの比較期間を計測する。
【００３５】
このようにして、画素アレイ部１０１の各単位画素から列信号線を経由して列毎に供給されるアナログ信号が、コンパレータ１０４１およびアップ／ダウンカウンタ回路１０４２の各動作により、Ｎビットのデジタル信号に変換されてメモリ装置に格納される。
【００３６】
水平走査回路１０６は、シフトレジスタなどによって構成され、カラム処理部１０４におけるＡＤＣの列アドレスや列走査の制御を行う。
この水平走査回路１０６による制御の下に、ＡＤＣの各々でＡＤ変換されたＮビットのデジタル信号は順に水平信号線ＬＨＲに読み出され、この水平信号線ＬＨＲを経由して撮像データとして画像信号処理部１０８に出力される。
【００３７】
画像信号処理部１０８は、撮像データに対して各種の信号処理を施す回路で、画像信号処理回路ＩＳＰ(Image Signal Processor)１０８１、マイクロプロセッサ１０８２、およびメモリ回路１０８３などを含んで構成される。
【００３８】
本実施形態においては、第１チップ（ＣＩＳチップ）１１に搭載されたコンパレータ１０４１で各単位画素から出力される信号に応じた垂直信号線ＬＳＧＮの信号電圧と、参照信号供給部１０５から供給されるランプ波形の参照電圧Ｖｒｅｆが比較される。
そして、その比較結果を、第２チップ（論理チップ）１２に搭載された、カウンタ回路１０４２により比較動作の開始から比較動作の終了までの比較期間を計測する。
ここで、上下のチップにそれぞれ搭載されたコンパレータ１０４１とカウンタ回路１０４２間に貫通ＶＩＡおよび支持基板１３上の配線１５が挿入され、これを通して信号転送が行われる、映像信号パスをこの部分で分離することが本実施形態の特徴の一つである。
【００３９】
第１チップ（ＣＩＳチップ）１１に搭載されるコンパレータ１０４１は高耐圧トランジスタ（ＨＶ Ｔｒ.）のみで構成される。
コンパレータ１０４１は、画素アレイ部１０１および参照信号供給部１０５と同一チップ（ＣＩＳチップ）１１に搭載され、アナログ特性およびノイズ特性（特に1/fノイズ）を十分な特性が得られるようにプロセスが管理される。
【００４０】
第２チップ（論理チップ）１２に搭載するカウンタ回路１０４２は、低耐圧トランジスタ（ＬＶ Ｔｒ.）のみで構成され、先端のLogicプロセスを用いた、高速動作設計が行われる。
【００４１】
貫通ビアはその構造上、隣接信号からのクロストークノイズを受けやすく、特に配線ピッチの狭いＡＤＣ部の映像信号を接続する場合は、できるだけノイズに強いＣＭＯＳデジタル信号を用いる必要がある。
コンパレータ１０４１の出力は、たとえば参照電圧Ｖｒｅｆが信号電圧よりも大なるときに出力Ｖｃｏが“Ｈ”レベルになり、参照電圧Ｖｒｅｆが信号電圧Ｖｘ以下のときに出力Ｖｃｏが“Ｌ”レベルになるいわゆる時間軸にデータを持つＣＭＯＳ論理信号である。
このＣＭＯＳ論理信号は、ノイズ耐性が比較的高い。
【００４２】
＜４．パッド構造＞
図４は、本実施形態に係る第１のパッド構造について説明するための図である。
パッドは、チップの切り出し加工前に、支持基板１３のウェハー２０上の第１チップ（ＣＩＳチップ）１１および第２チップ（論理チップ）１２の、それぞれの裏面側からウェハープロセスで開口部２０１，２０２が形成される。
そして、パッドは、それぞれのチップのＡｌにより形成される最上位配線層（Al）２０３、２０４により形成される。
また、第１チップ（ＣＩＳチップ）１１の光入射側にはカラーフィルタ、オンチップレンズ２０５が配置される。
【００４３】
図５は、本実施形態に係る第２のパッド構造について説明するための図である。
図５の例では、それぞれの個辺チップ１１、１２の裏面に、金属配線加工を施し、パッド２１１、２１２を形成する。
この場合、図４の例に比べてプロセス工程が増加するが、個辺チップ１１，１２のパッド下部領域２１３、２１４を、回路配置や配線領域として活用することが可能となる。
その結果、同一機能のチップで比較すると、図４のパッド構成に比べチップサイズの削減が可能となる。
【００４４】
＜５．チップスケールパッケージ（ＣＳＰ）＞
次に、ＣＳＰについて説明する。
図６は、ＣＳＰ（チップスケールパッケージ）の第１の構成例を示す図である。
図７は、ＣＳＰ（チップスケールパッケージ）の第２の構成例を示す図である。
図８は、ＣＳＰ（チップスケールパッケージ）の第３の構成例を示す図である。
それぞれの個辺のＰＡＤ電極（端子）２０３、２０４、支持基板（インターポーザー）１３上の金属配線１５を貫通ＶＩＡ１４を経由して接続する。
支持基板（インターポーザー）１３上の金属配線１５とＣＳＰの裏面配線２４１間をＴＳＶ(Through Silicon Via)２４２で接続する。
パッド構造は、図４および図５の構成のどちらでも適用可能である。
また、カバーガラス２２１を接着剤２４３で接着し、ＣＩＳ受光面のカラーフィルタおよびオンチップレンズ２０５を保護する。
カバーガラス２２１は、ウェハー状態で接着した後にダイシングして切り出しても、チップ個辺に切り出した後にチップごとに接着しても良い。
図６において、２３１は第１チップ（ＣＩＳチップ）１１の回路領域を、２３２は第２チップ（論理チップ）１２の回路領域を、２３３は第１チップ１１の周辺回路領域を示している。
【００４５】
パッド開口部２０１、２０２はプローブ試験時（カバーガラス接着前）に使用するが、図７に示すように、プローブ試験を金属ボール２４３もしくはＲＤＬ配線２４１の電極を用いて行うことを前提に、プローブパッド開口部２０１、２０２を省いても構わない。
この場合、更なるチップサイズの縮小が可能となる。
【００４６】
本実施形態の特徴は、パッド（PAD）電極（端子）２０３、２０４とＣＳＰの裏面配線２４１の接続に支持基板（インターポーザー）１３上の配線１５を経由する。
このことにより、図６および図７に示すように、ＴＳＶ２４２は、それぞれの個辺チップのフロアプランに因らず、任意の位置に配置することが可能となる。
これにより、ＣＳＰ１、ＳＣＰ２のボール配置と個辺チップ１１，１２の回路配置の関係の不整合を軽減することが可能で、より自由なボール配置、もしくは個辺チップのフロアプランが可能となる。
もしくは、図８に示すように、ＲＤＬ配線２４１を省略することも可能である。
【００４７】
＜６．個辺チップの貼り合わせ＞
図９は、第１チップ（ＣＩＳチップ）および第２チップ（論理チップ）の支持基板ウェハーへの貼り合わせの第１の例を説明するための図である。
図１０は、第１チップ（ＣＩＳチップ）および第２チップ（論理チップ）の支持基板ウェハーへの貼り合わせの第２の例を説明するための図である。
【００４８】
個辺チップを支持基板ウェハー２０に貼り合わせる際、基本的には図９に示すように、ＣＩＳチップ１１と論理チップ１２を交互に配置し、それぞれ１チップずつのペアで切り出す。
しかし、特にチップサイズが小さい場合などは、ウェハーあたりのチップ取得数が増大し、１チップずつでの貼り合わせは、実装コストが増加する。
そのため、たとえば図１０に示すように、チップの配置を変更し、複数個のチップの塊（チップクラスタ）４１、４２で貼り合わせすることで、実装コストを削減することが可能である。
この場合、貼り合わせ前のチップ選別テストは行わない。
チップの配置や、クラスタ内のチップ数は図９の例の限りではない。
【００４９】
以上説明したように、本実施形態の半導体装置の一例である固体撮像装置１０は、以下の特徴を有する。
【００５０】
本実施形態においては、ＣＩＳに用いられる支持基板１３に配線層を施し、支持基板１３上に貼り合わせた第１チップ（ＣＩＳチップ）１１および第２チップ（論理チップ）１２間の電気的接続を行う。
支持基板（インターポーザー）１３は、Ａｌ,Ｃｕ等の配線層を備え、第１チップ（ＣＩＳチップ）１１と第２チップ（論理チップ）１２間の電気的接続を行う。
第１チップ（ＣＩＳチップ）１１の配線と支持基板１３の配線間の電気的接続、および第２チップ（論理チップ）１２の配線と支持基板１３の配線間の接続はそれぞれ貫通ＶＩＡ１４により行う。
貫通ＶＩＡ１４はウェハープロセスで加工されるため、十分に微細なパターニングが可能である。
貫通ＶＩＡ１４の穴径は、第１チップ（ＣＩＳチップ）１１および第２チップ（論理チップ）１２のチップ厚により影響されるため、ＣＩＳチップおよび論理チップのチップ厚は薄いほうが貫通ＶＩＡ１４の微細加工には有利である。
また、支持基板１３には配線の他に、抵抗や容量など受動素子や、トランジスタなどの能動素子を搭載することも可能である。
ＣＩＳ、たとえば裏面照射型で用いられている支持基板１３を活用してインターポーザーを形成することで、低コストでの製造が可能となる。
支持基板１３は、第１チップ（ＣＩＳチップ）１１や第２チップ（論理チップ）１２と熱膨張係数が等しい、もしくは同等の材質、たとえばシリコン単結晶基板などを用いる。
【００５１】
本実施形態と同一の機能を持ったＳＯＣ(System On Chip)型のＣＩＳと比較した場合、本実施形態の２つの個辺チップの回路構成（回路の切り口）を最適に分割する。
これにより、本実施形態の第１チップ（ＣＩＳチップ）１１のトランジスタＴｒ.は高耐圧Ｔｒ.(ＣＭＯＳ)のみで構成することができる。
また、配線層数を画素アレイおよびその周辺回路の構成に必要な最低限の配線層数とし、製造コストの低減が可能になる。
ちなみに、一般的なＣＩＳプロセスは、制御回路や画像処理回路など高速論理回路の為に低耐圧ＬＶの高速Ｔｒ.も高耐圧Ｔｒ.と共に必要であり、さらに高速論理回路のために、画素アレイおよび周辺回路に最低必要な配線層数より多い配線層数が必要である。
【００５２】
本実施形態では、論理チップはＦＡＢの変更や展開が容易な汎用ＬＯＧＩＣプロセスを用いる。
一般的なLogic回路（メモリ回路やインターフェース回路を含む）を第２チップ（論理チップ）１２上に搭載し、アナログ特性やノイズ特性が重要な回路については、論理チップには搭載せずに、第１チップ（ＣＩＳチップ）１１に搭載する。
第２チップ（論理チップ）１２はプロセス世代の進化を積極的に活用し、最先端のプロセスを用いることで、低消費電力化、高速化などの特性向上を図ることができる。結果として、第１チップ（ＣＩＳチップ）１１と第２チップ（論理チップ）１２のプロセス世代は異なる場合が多い。
【００５３】
支持基板（インターポーザー）ウェハー２０に個辺チップを実装し、再組み立てウェハーを構築した後に、ウェハープロセスを用いた貫通ＶＩＡ等による電気的接続を行うことにより、バンプ（Bump）接続などと比較して端子の配置密度を向上できる。
なお、本実施形態では、電気的接続は貫通ＶＩＡに限定しない、ウェハープロセスを用いることが特徴であり、バンプ接続などの組立てプロセスに比べて、微細加工を安価で実現できる。
特にチップサイズが小さく、ウェハーあたりのチップ取得数が多い場合に有効である。
また、配置密度を向上することにより、第１チップ（ＣＩＳチップ）１１と第２チップ（論理チップ）１２のそれぞれに搭載すべき最適な回路分割が可能となり、固体撮像装置の特性向上と製造コストの削減が可能となる。
【００５４】
第１チップ（ＣＩＳチップ）１１および第２チップ（論理チップ）１２、それぞれに最適プロセスを用いることで、特性を最大限に活用できる。
余剰プロセス、たとえば第１チップ（ＣＩＳ）チップ１１における高速論理プロセス、または、第２チップ（論理チップ）１２における画素プロセスを省き、工程での熱履歴の改善によるトランジスタの特性改善および画素特性の向上を図ることができる。
また、欠陥発生確率の減少による歩留まり改善が可能となる。
【００５５】
異なるサイズおよび特性の第１チップ（ＣＩＳチップ）、および異なる機能の第２チップ（論理チップ）１２を組み合わせることが可能となり、多様な商品展開が可能となる。
ボンディングＰＡＤを形成する際には、それぞれの個辺チップに形成された金属電極を用いる。
個辺チップ貼り合わせの際、実装コスト低減のために、複数のチップ（チップクラスタ）を切断せずに切り出し、そのまま実装することが可能である。
【００５６】
本実施形態では、チップスケールパッケージ(ＣＳＰ)に加工する場合には、それぞれの個辺のＰＡＤ電極（端子）と、支持基板（インターポーザー）上の金属配線を、貫通ＶＩＡを経由して接続する。そして、支持基板（インターポーザー）上の金属配線とＣＳＰの裏面配線間をＴＳＶ(Through Silicon Via)で接続する。
ＰＡＤ電極（端子）とＣＳＰの裏面配線の接続に支持基板（インターポーザー）上の配線を経由することで、ＴＳＶは、それぞれの個辺チップのフロアプランに因らず、任意の位置に配置することが可能となる。
また、支持基板（インターポーザー）上の配線をＣＳＰ裏面のＲＤＬ配線の一部の代替として利用することも可能で、たとえば、チップの電源端子間を接続することで、電源端子を統合することが容易となり、ＣＳＰのボール数を削減することが可能となる。
さらには、ＲＤＬ配線を省略し、支持基板（インターポーザー）上の配線だけで、ＣＳＰを実現することが可能である。
【００５７】
また、個辺チップを支持基板ウェハーに貼り合わせる際、基本的には、第１チップ（ＣＩＳチップ）１１と第２チップ（論理チップ）１２を交互に配置し、それぞれ１チップずつのペアで切り出すことができる。
なお、特にチップサイズが小さい場合などは、ウェハーあたりのチップ取得数が増大し、1チップずつでの貼り合わせは、実装コストが増加する。
そのため、たとえばチップの配置を変更し、複数個のチップの塊（チップクラスタ）で貼り合わせすることで、実装コストを削減できる。
【００５８】
さらに、本実施形態によれば、以下の効果を得ることができる。
画像データの信号授受を行う端縁部における信号はコンパレータの出力信号とすることで、ＶＩＡ接続部におけるノイズの問題を低減することができ、論理チップ間の回路配置にもっとも適した回路構成を可能とする。
アナログ特性とノイズ特性（特に１／ｆノイズ）に着目し、ノイズが特性に影響を及ぼす回路を第１チップ（ＣＩＳチップ）に配置することにより、ＣＩＳチップはノイズ耐性に優れた特性を実現することができる。
アナログ特性とノイズ特性（特に１／ｆノイズ）に着目し、ノイズが特性に影響を及ぼす回路をＣＩＳチップに配置することにより、論理チップは汎用のＡＳＩＣ（Logic）プロセスを使用することが可能となる。また、論理チップについては、ウェハーＦＡＢの変更や、他ＦＡＢへの展開が容易に可能となる。
ＣＩＳチップに最小限の配線層を用いてコスト削減を図ると共に、それに伴うＣＩＳチップでのＩＲ-ドロップ（Drop）などの問題を、支持基板（インターポーザー）上の配線で補強することにより解決できる。
最適なプロセスとは、ＣＩＳチップは高電圧トランジスタ（ＨＶ.Ｔｒ）だけで構成される、必要最小限の配線層数を備えた回路であり、論理チップは汎用のＡＳＩＣプロセスである。
同一のＣＩＳチップを用いて、論理チップを変更することで、多様な製品展開が可能となる。
ＣＩＳで使用されている支持基板を活用してインターポーザーを形成することにより、複合チップ化のコスト増加を最小限に抑えると共に、それぞれの個辺チップのプロセス最適化により、更なるコスト削減が可能となる。
支持基板（インターポーザー）に、配線に加えて、抵抗、容量などの受動部品や、トランジスタなどの能動部品を形成することにより、本固体撮像装置を実装するシステムでの、部品点数の削減や小型化ができる。
ＣＳＰを構成する際に、ＴＳＶの位置に制限がなく、ＣＳＰのボール配置と個辺チップの回路配置の関係の不整合を軽減することが可能で、本固体撮像素装置を実装するシステムの基板に対して、フレキシブルなボール配置の対応が可能となる。
【００５９】
なお、本実施形態においては、半導体装置の一例としてＣＭＯＳイメージセンサの構成について説明したが、上記構成はたとえば裏面照射型ＣＭＯＳイメージセンサに適用することができ、上記各効果を発現することが可能である。ただし、前面照射型であっても十分に上記各効果を発現することが可能である。
このような効果を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。
なお、図３の構成では、デジタル系回路である垂直デコーダ１０３を第１チップ１１に配置した。ただし、本発明は、図１１に示すように、この垂直デコーダ１０３を第２チップ１２Ｂ側に搭載し、アナログ系回路とデジタル系回路を異なるチップに振り分けて構成することも可能である。
さらに、上記実施形態では、一例として列並列型ＡＤＣとして、カラム処理部１０４としてコンパレータ回路１０４１およびカウンタ回路１０４２を有する固体撮像装置として説明したが、本発明は、カラムＣＤＳ、カラムＱＶ等の方式も採用可能である。
この場合、図３および図１１に対応して、図１２および図１３に示すように、カラム処理部１０４Ａが、カラム回路１０４１ＡとＡＤＣ１０４２Ａを有するように構成することも可能である。この例では、カラム回路１０４１Ａが第１チップ１１側に配置し、ＡＤＣ１０４２Ａが第２チップ１２側に配置される。
【００６０】
図１４は、本発明の実施形態に係る固体撮像装置が適用されるカメラシステムの構成の一例を示す図である。
【００６１】
本カメラシステム３００は、図１４に示すように、本実施形態に係るＣＭＯＳイメージセンサ（固体撮像装置）１０，１０Ａ〜１０Ｉが適用可能な撮像デバイス３１０を有する。
さらに、カメラシステム３００は、この撮像デバイス３１０の画素領域に入射光を導く（被写体像を結像する）光学系、たとえば入射光（像光）を撮像面上に結像させるレンズ２２０を有する。
カメラシステム３００は、撮像デバイス３１０を駆動する駆動回路(ＤＲＶ)３３０と、撮像デバイス３１０の出力信号を処理する信号処理回路(ＰＲＣ)３４０と、を有する。
【００６２】
駆動回路３３０は、撮像デバイス３１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス３１０を駆動する。
【００６３】
また、信号処理回路３４０は、撮像デバイス３１０の出力信号に対して所定の信号処理を施す。
信号処理回路３４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路３４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
【００６４】
上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス３１０として、先述した撮像素子１０，１０Ａ〜１０Ｉを搭載することで、高精度なカメラが実現できる。
本開示は２０１０年６月２日付けで日本国特許庁に出願された優先権主張を伴う日本国特許出願JP２０１０−１２７２３７の開示に関する要旨を含み、その全内容は参照によって本願に組み込まれる。
種々の変更、組合せ、下位の組合せ、及び修正はこれらが添付された請求の範囲またはその等価物の範囲内である限りにおいて、設計要件及び他の要素に応じて当業者によってなされ得ることを理解すべきである。
【符号の説明】
【００６５】
１０，１０Ａ〜１０Ｉ・・・固体撮像装置（半導体装置）、１１・・・第１チップ（ＣＩＳチップ）、１２・・・第２チップ（論理チップ）、１０１・・・画素アレイ部、１０２・・・垂直駆動回路（行走査回路）、１０３・・・垂直デコーダ、１０４・・・カラム処理部、１０４１・・・コンパレータ、１０４２・・・カウンタ回路、１０４１Ａ・・・カラム回路、１０４１Ｂ・・・ＡＤＣ、１０５・・・参照信号供給部、１０６・・・水平走査回路（列走査回路）、１０７・・・タイミング制御回路、１０８・・・画像信号処理部、１０９・・・Ｉ／Ｆ系回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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