(57)【特許請求の範囲】
【請求項１】
データ読出装置であって、
データ読み出しを行うタイミングを生成する為の源振となる水晶発振回路と、
前記源振を分周する分周回路と、
前記分周回路で生成される任意の周波数信号を用いて前記水晶発振回路が発振しているかを検出する発振停止検出回路と、
データ読み出し信号を出力する読出信号生成回路と、
前記データ読み出し信号を遅延させる遅延回路と、
不揮発性記憶素子を含むデータ読出回路と、を備え、
前記読出信号生成回路は第１読出信号と第２読出信号を出力し、前記データ読出回路は前記第１読出信号と前記遅延回路で遅延された前記第２読出信号が入力されることを特徴とするデータ読出装置。
【請求項２】
前記読出信号生成回路は、
任意の周波数に同期した信号が入力される場合には前記第１読出信号を出力し、発振停止検出信号あるいはリセット解除信号が入力された場合には前記第２読出信号を出力することを特徴とする、請求項１に記載のデータ読出装置。
【請求項３】
前記第２読出信号の遅延時間Ｔ２はＩＣの静電気放電時間Ｔ１よりも長いことを特徴とする、請求項１または２に記載のデータ読出装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性記憶素子のデータを読み出すデータ読出装置に関する。
【背景技術】
【０００２】
従来の不揮発性記憶素子のデータを読み出すデータ読出装置について説明する。図３は、従来のデータ読出装置を示す図である。データ読出装置は、水晶発振回路１０、分周回路２０、発振停止検出回路３０、読出信号生成回路４０、データ読出回路５０で構成されている。
【０００３】
水晶発振回路１０は、データ読み出しを行うタイミングを生成する為の源振Φ１を出力する。分周回路２０は、水晶発振回路１０で生成した源振Φ１の周波数を１／２ずつ分周し、任意の周波数を生成する回路である。発振停止検出回路３０は、分周回路２０で分周された任意の周波数信号Φ３が入力され、信号Φ３が発振している場合は出力Φ４がＨｉｇｈとなり、信号Φ３が発振していない場合には出力Φ４がＬｏｗとなる。
【０００４】
電源投入直後は、水晶発振回路１０の源振Φ１は発振していない為、分周回路２０で生成されるΦ３も発振しない。従って、発振停止検出回路３０の出力４はＬｏｗとなる。電源投入後しばらくして、水晶発振回路１０の発振が開始され源振Φ１が発振すると、分周回路Φ３も発振して、発振停止検出回路３０の出力Φ４はＨｉｇｈとなる。このように、発振停止検出回路３０は電源投入や、何らかの影響で水晶発振回路１０の発振が停止した場合に検出信号を出力する回路である。
【０００５】
読出信号生成回路４０は、分周回路２０で分周された任意の周波数信号Φ２と発振停止検出回路３０の出力Φ４が入力される。周波数信号Φ２がＬｏｗからＨｉｇｈに変化すると、出力である読出信号Φ５０がＨｉｇｈからＬｏｗとなり、一定時間後に再びＨｉｇｈとなる。また、出力Φ４がＬｏｗからＨｉｇｈと変化すると、同様に読出信号Φ５０がＨｉｇｈからＬｏｗとなり、一定時間後に再びＨｉｇｈとなる。
【０００６】
周波数信号Φ２によるデータ読み出しは、データ読出回路５０のデータが反映される被調整回路が間欠で動作する場合に使用される。発振停止検出回路３０の出力Φ４によるデータ読み出しは、データ読出回路５０のデータが反映される被調整回路が電源投入直後、あるいは図示しないがリセット解除後などに直ちに動作しなくてはならない場合に使用される。データ読出回路５０は、読出信号生成回路４０から出力される読出信号Φ５０がＬｏｗとなると、データ読み出しを開始する。ここまで説明した従来のデータ読出装置のタイミングチャートを図５に示す。
【０００７】
データ読出回路５０は、特許文献１、２に示すような構成が知られている。図４は、特許文献１に示されているデータ読出回路を示した図である。
図４に示したデータ読出回路の動作について説明する。
【０００８】
先ず、Φ０２がＨｉｇｈとなりＮＭＯＳトランジスタ５４がＯＮする。これにより、ラッチ回路５５がセットされＤｏｕｔにはＬｏｗが出力される。次に、Φ０２がＬｏｗとなった後にΦ０１がＬｏｗとなりＰＭＯＳトランジスタ５１、５２がＯＮする。ＯＴＰ素子５３がデプレッション状態つまり書き込み状態であれば、ＯＴＰ素子のＯＮ電流によりラッチ回路５５が反転し、ＤｏｕｔにＨｉｇｈを出力する。
【０００９】
特許文献１には明記されていないが、不揮発性記憶素子周辺の電位状態は、データ読み出し時とデータ書き込み時で等しくなっている。
同様に、特許文献２に示された構成においても、不揮発性記憶素子周辺の電位状態は、データ読み出し時とデータ書込み時で等しくなっている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２０１０−１９２０３９号公報
【特許文献２】特開２００４−２９４２６０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
従来のデータ読出装置では、例えば電源端子に静電気が印加されることにより、発振停止検出回路３０が誤動作して出力がＬｏｗからＨｉｇｈと変化することがある。これによって、静電気印加中あるいは静電気放電中に読み出し動作が開始されてしまう。データ読出回路５０の不揮発性記憶素子周辺の電位状態は、データ読み出し時とデータ書き込み時で等しくなっている為、不揮発性記憶素子にデータが誤書込みされてしまう恐れがあった。
【課題を解決するための手段】
【００１２】
本発明は、上記課題を解決するため、電源投入後やリセット解除後に生成されるデータ読出信号に遅延をもたせる遅延回路、を備えることを特徴とするデータ読出装置を提供する。
【発明の効果】
【００１３】
本発明により、従来のデータ読出回路はそのままの構成でよく、電源投入後あるいはリセット解除後に必要最小限の遅延幅で被調整回路に不揮発性記憶素子のデータを反映することが可能となり、静電気による誤書込みも防止できる。
【図面の簡単な説明】
【００１４】
【図１】本実施形態のデータ読出装置を示す図である。
【図２】本実施形態のデータ読出装置のタイミングチャートである。
【図３】従来のデータ読出装置を示す図である。
【図４】従来のデータ読出回路を示す図である。
【図５】従来のデータ読出装置のタイミングチャートである。
【発明を実施するための形態】
【００１５】
以下、本実施形態を、図面を参照して説明する。
データ読出発振装置の構成について説明する。
図１は、本実施形態のデータ読出装置を示す図である。データ読出装置は、水晶発振回路１０、分周回路２０、発振停止検出回路３０、読出信号生成回路４０、データ読出回路５０、遅延回路６０を備える。
【００１６】
水晶発振回路１０の出力である源振Φ１は分周回路２０の入力に接続される。分周回路２０は水晶発振回路１０の源振Φ１を任意の数だけ分周した信号を生成する。分周回路２０で生成した任意の周波数信号Φ２は読出信号生成回路４０の入力に接続される。分周回路２０で生成した任意の周波数信号Φ３は発振停止検出回路３０の入力に接続される。発振停止検出回路３０の出力Φ４は読出信号生成回路４０のもう一方の入力に接続される。読出信号生成回路４０の出力である第１読出信号Φ５１はデータ読出回路５０の入力に接続され、読出信号生成回路４０のもう一方の出力である第２読出信号Φ５２は遅延回路６０の入力に接続される。遅延回路６０の出力Φ６はデータ読出回路５０の入力に接続される。
【００１７】
次に、データ読出装置の動作について説明する。
［定期的に読出動作する場合］
定期的に読出動作する場合は、分周回路２０から出力される任意の周波数信号Φ２が読出信号生成回路４０に入力され、任意の周波数信号Φ２に同期した周波数で第１読出信号Φ５１がデータ読出回路５０に入力されデータ読み出しが実施される。
【００１８】
［電源投入後、あるいはリセット解除後に読出動作する場合］
電源投入後に読み出し動作する場合について説明する。電源投入後は水晶発振回路１０が正常に動作しておらず、源振Φ１は発振していない。したがって、発振停止検出回路３０に入力される任意の周波数信号Φ３も発振していない為に、発振停止検出回路３０の出力Φ４はＬｏｗとなっている。しばらくすると水晶発振回路１０の発振が開始され、源振Φ１も発振する。すると、発振停止検出回路３０の入力Φ３も任意の周波数で発振するため、発振停止検出回路３０の出力Φ４はＬｏｗからＨｉｇｈへと変化する。その結果、読出信号生成回路４０から第２読出信号Φ５２が生成され、遅延回路６０で任意の遅延時間Ｔ２だけ遅延されたΦ６がデータ読出回路５０に入力される。遅延回路６０は、分周回路２０で生成される任意の周波数信号の組み合わせで生成してもよく、一般的に知られている容量と抵抗の組み合わせで生成されてもよい。
【００１９】
リセット解除後の動作について説明する。図示していないが読出信号生成回路４０には、分周回路２０の出力Φ２と発振停止検出回路３０の出力Φ４のほかに、リセット信号も入力される。リセット信号がＨｉｇｈからＬｏｗへと変化した場合に、発振停止検出回路３０の出力がＬｏｗからＨｉｇｈへと変化した場合同様に第２読出信号Φ５２が生成されるよう構成されている為、電源投入後と同様の動作となる。
【００２０】
ＩＣに静電気が印加された場合について説明する。例えばＩＣの電源端子に静電気が印加されると、静電気はＩＣ内部の静電気保護回路により放電されるが、一定の期間Ｔ１の期間は電源端子に高電圧が印加される。この期間中に発振停止検出回路３０の出力Φ４がＬｏｗからＨｉｇｈと誤動作しても、遅延回路による遅延時間Ｔ２がＴ１＜Ｔ２と設定されている為、電源端子に高電圧が印加されている間にデータ読み出しは実行されず、不揮発性記憶素子の誤書込みは発生しない。静電気による誤動作でリセット解除状態となったとしても、同様の理由によって不揮発性記憶素子の誤書込みは発生しない。
【００２１】
ここまで説明した本発明のデータ読出装置のタイミングチャートを図２に示す。
上記のようにして、発振停止検出回路３０の出力Φ４が生成された場合に遅延回路による遅延をもたせてデータ読出回路に入力させることにより、電源投入後あるいはリセット解除後に必要最小限の遅延幅で被調整回路に不揮発性記憶素子のデータを反映することが可能となり、静電気による誤書込みも防止できる。
【符号の説明】
【００２２】
１０    水晶発振回路
２０    分周回路
３０    発振停止検出回路
４０    読出信号生成回路
５０    データ読出回路
５１    ラッチ回路
５１、５２    ＰＭＯＳトランジスタ
５３    不揮発性記憶素子
５４    ＮＭＯＳトランジスタ
６０    遅延回路
【図１】
0005856461.tif 000002
【図２】
0005856461.tif 000003
【図３】
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【図４】
0005856461.tif 000005
【図５】
0005856461.tif 000006