(57)【特許請求の範囲】
【請求項１】
複数の画素を備える撮像装置であって、
光電変換部と、
前記光電変換部で生成された電荷を前記光電変換部とは別の場所で保持する第１保持部と、
前記第１保持部で保持された電荷を前記光電変換部および前記第１保持部とは別の場所で保持する第２保持部と、
前記第２保持部とは別のノードである入力ノードを有し、前記第２保持部から前記入力ノードに転送された電荷に基づく信号を出力する増幅部と、
前記第１保持部の電荷を排出する第１排出部と、
前記光電変換部の電荷を排出する第２排出部と、を前記複数の画素のそれぞれが有し、
前記第１排出部が電荷排出ノードを含み、
前記電荷排出ノードは、所定の電圧が供給された配線に接続され、
前記第１排出部は、前記第１保持部が保持する電荷を前記電荷排出ノードに排出し、
前記第２排出部が第２の電荷排出ノードを含み、
前記第２の電荷排出ノードは、所定の電圧が供給された配線に接続され、
前記第２排出部は、前記光電変換部の電荷が前記電荷排出ノードに排出することを特徴とする撮像装置。
【請求項２】
前記光電変換部から前記第１保持部へ第１経路を介して電荷が転送され、
前記第１保持部から前記第２保持部へ第２経路を介して電荷が転送され、
前記第１排出部が、前記第１経路および前記第２経路とは異なる第３経路を介して、前記第１保持部の電荷を排出することを特徴とする請求項１に記載の撮像装置。
【請求項３】
前記第１経路のポテンシャルを制御する第１転送部と、
前記第２経路のポテンシャルを制御する第２転送部と、を前記複数の画素のそれぞれが有することを特徴とする請求項２に記載の撮像装置。
【請求項４】
前記複数の画素のそれぞれが、前記入力ノードの電圧をリセットするリセット部を有することを特徴とする請求項１乃至請求項３のいずれか一項に記載の撮像装置。
【請求項５】
前記リセット部が、前記入力ノードを介して前記第２保持部の電荷を排出することを特徴とする請求項４に記載の撮像装置。
【請求項６】
前記第１排出部が、前記第１保持部を介して前記光電変換部の電荷を排出することを特徴とする請求項１乃至請求項５のいずれか一項に記載の撮像装置。
【請求項７】
前記複数の画素のそれぞれが、前記第２保持部と前記入力ノードとの間のポテンシャルを制御する第３転送部を有することを特徴とする請求項１乃至請求項６のいずれか一項に記載の撮像装置。
【請求項８】
前記撮像装置は制御部を備え、
前記制御部は、前記第２保持部が電荷を保持しているときに、前記第１排出部が前記第１保持部の電荷を排出するように、前記第１排出部を制御することを特徴とする請求項１乃至請求項７のいずれか一項に記載の撮像装置。
【請求項９】
請求項１乃至請求項８のいずれか一項に記載の撮像装置と、
前記撮像装置から出力された信号を処理する信号処理部と、を有することを特徴とする撮像システム。
【請求項１０】
複数の画素を備える撮像装置の駆動方法であって、
前記複数の画素のそれぞれが、光電変換部と、前記光電変換部で生成された電荷を前記光電変換部とは別の場所で保持する第１保持部と、前記第１保持部で保持された電荷を前記光電変換部および前記第１保持部とは別の場所で保持する第２保持部と、を有し、
前記駆動方法は、
前記第１保持部に保持された電荷を前記第２保持部に転送する転送ステップと、
前記転送ステップにおける電荷の転送経路とは別の経路で、前記第１保持部の電荷を排出する排出ステップと、を有し、
前記排出ステップにおいて電荷が排出される先は、前記光電変換部であることを特徴とする撮像装置の駆動方法。
【請求項１１】
前記排出ステップにおいて電荷が排出される先は、前記第２保持部とは異なる場所であることを特徴とする請求項１０に記載の撮像装置の駆動方法。
【請求項１２】
前記第２保持部が電荷を保持しているときに、前記排出ステップを行うことを特徴とする請求項１０または請求項１１に記載の撮像装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は撮像装置、およびその駆動方法に関する。
【背景技術】
【０００２】
近年、撮像装置の更なる高性能化のために、画素内に光電変換部及びフローティングディフュージョン（以下、ＦＤ）とは別に電荷の保持部を有する構成が検討されている。保持部の用途としては、特許文献１に記載されているようにグローバル電子シャッタを実現するために設けられる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−２９６５７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に開示された撮像装置は、光電変換部、光電変換部で生成した信号電荷を保持可能な第１保持部、および第１保持部から転送される信号電荷を保持可能な第２保持部を画素内に有する。特許文献１によれば、このような構成によって、光電変換部で生成した信号電荷を当該光電変換部及び第１保持部で保持している期間中に、第２保持部において電荷を保持することが可能になるとされている。
しかしながら、特許文献１では、このような構成において第１保持部の電荷をリセットすることについて開示されていない。そのため、第１保持部に残留する電荷によるノイズが発生するなど、画質が低下する可能性がある。
以上の課題に鑑み、本発明は、グローバル電子シャッタが可能な画素構成を有する撮像装置において、画質を向上させることを目的とする。
【課題を解決するための手段】
【０００５】
本発明の第１の側面に係る撮像装置は、複数の画素を備える撮像装置であって、光電変換部と、前記光電変換部で生成された電荷を前記光電変換部とは別の場所で保持する第１保持部と、前記第１保持部で保持された電荷を前記光電変換部および前記第１保持部とは別の場所で保持する第２保持部と、前記第２保持部とは別のノードである入力ノードを有し、前記第２保持部から前記入力ノードに転送された電荷に基づく信号を出力する増幅部と、前記第１保持部の電荷を排出する第１排出部と、前記光電変換部の電荷を排出する第２排出部と、を前記複数の画素のそれぞれが有し、前記第１排出部が電荷排出ノードを含み、前記電荷排出ノードは、所定の電圧が供給された配線に接続され、前記第１排出部は、前記第１保持部が保持する電荷を前記電荷排出ノードに排出し、前記第２排出部が第２の電荷排出ノードを含み、前記第２の電荷排出ノードは、所定の電圧が供給された配線に接続され、前記第２排出部は、前記光電変換部の電荷が前記電荷排出ノードに排出することを特徴とする。
【０００６】
本発明の第２の側面に係る撮像装置の駆動方法は、複数の画素を備える撮像装置の駆動方法であって、前記複数の画素のそれぞれが、光電変換部と、前記光電変換部で生成された電荷を前記光電変換部とは別の場所で保持する第１保持部と、前記第１保持部で保持された電荷を前記光電変換部および前記第１保持部とは別の場所で保持する第２保持部と、を有し、前記駆動方法は、前記第１保持部に保持された電荷を前記第２保持部に転送する転送ステップと、前記転送ステップにおける電荷の転送経路とは別の経路で、前記第１保持部の電荷を排出する排出ステップと、を有し、前記排出ステップにおいて電荷が排出される先は、前記光電変換部であることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、グローバル電子シャッタが可能な画素構成を有する撮像装置において、画質を向上させることができる。
【図面の簡単な説明】
【００１０】
【図１】本発明に係る撮像装置の実施例１乃至実施例３のブロック図。
【図２】本発明に係る撮像装置の実施例１の等価回路を示す図。
【図３】本発明に係る撮像装置の実施例１の上面を示す概略図。
【図４】本発明に係る撮像装置の実施例１の断面を示す概略図。
【図５】本発明に係る撮像装置の実施例１の駆動パルスを示す図。
【図６】本発明に係る撮像装置の実施例１のポテンシャルを表す図。
【図７】本発明に係る撮像装置の実施例１のポテンシャルを表す図。
【図８】本発明に係る撮像装置の実施例１のポテンシャルを表す図。
【図９】本発明に係る撮像装置の実施例２の等価回路を示す図。
【図１０】本発明に係る撮像装置の実施例２の上面を示す概略図。
【図１１】本発明に係る撮像装置の実施例２の断面を示す概略図。
【図１２】本発明に係る撮像装置の実施例２の駆動パルスを示す図。
【図１３】本発明に係る撮像装置の実施例２のポテンシャルを表す図。
【図１４】本発明に係る撮像装置の実施例２のポテンシャルを表す図。
【図１５】本発明に係る撮像装置の実施例２のポテンシャルを表す図。
【図１６】本発明に係る撮像装置の実施例２のポテンシャルを表す図。
【図１７】本発明に係る撮像装置の実施例３の等価回路を示す図。
【図１８】本発明に係る撮像装置の実施例３の上面を示す概略図。
【図１９】本発明に係る撮像システムのブロック図。
【発明を実施するための形態】
【００１１】
本発明の実施形態について、図面を用いて説明する。本発明に係る撮像装置は、複数の画素を有する。図２は撮像装置の画素の等価回路の一例を示している。図２が示す通り、画素は、光電変換部８と、光電変換部８とは別の場所で電荷を保持する第１保持部１０と、第１保持部１０に保持された電荷を光電変換部８および第１保持部１０とは別の場所で保持する第２保持部１２を有する。
【００１２】
図３は画素の上面図の一例を示している。光電変換部８は、領域１０１が示す場所に配される。第１保持部１０は領域１０３が示す場所に配される。第２保持部１２は領域１０５が示す場所に配される。このように、光電変換部８、第１保持部１０、および第２保持部１２は互いに異なる場所に配される。
【００１３】
本発明の特徴は、第１保持部１０の電荷を排出することである。これにより、たとえば、第１保持部１０に残留する電荷が少ないあるいは完全にない状態で、第１保持部１０での電荷の保持を開始することができる。その結果、撮像装置の画質を向上させることが可能である。
【００１４】
第１保持部１０からの電荷の排出は、第１保持部１０から第２保持部１２への電荷の転送経路とは異なる経路を介してなされうる。図３の例では、第１保持部１０から第２保持部１２への電荷の転送経路は領域１０４で示され、第１保持部１０から電荷が排出される経路は領域１１１で示される。
【００１５】
別の観点では、第１保持部１０からの電荷の排出は、第２保持部１２が電荷を保持しているときに行われる。さらに別の観点では、第１保持部１０から第２保持部１２への電荷の転送が繰り返して行われ、その転送と転送の間に第１保持部１０に蓄積された電荷の一部を排出する。転送と転送の間に第１保持部１０に蓄積された電荷の一部とは、例えば、シャッタ期間に第１保持部１０に混入した電荷である。
【００１６】
また、本発明に係る撮像装置は第１電荷排出部７を有しうる。第１電荷排出部７は、電荷の排出先となる電荷排出ノードを含む。電荷排出ノードは半導体領域を含んで構成されうる。あるいは、電荷排出ノードが導電体を含んで構成されてもよい。あるいは、電荷排出ノードが半導体領域および当該半導体領域に接続された導電体を含んで構成されてもよい。電荷排出ノードには所定の電圧が供給される。所定の電圧は例えば電源電圧である。このような構成によれば、上述のリセット動作を行うことが可能となる。
【００１７】
なお、電荷の排出とは、電荷が第１保持部１０から排出先へ移動することである。このような電荷の移動は、電荷排出ノードのポテンシャルを第１保持部１０のポテンシャルより低くすることによりなされうる。また、制御電極によって電荷の排出が制御されてもよい。
【００１８】
以下、本発明の実施例について説明する。本明細書で使用される「第１導電型」および「第２導電型」は、相互に異なる導電型を表現するために用いられる用語である。「第１導電型」がＮ型である場合には「第２導電型」はＰ型である。「第１導電型」がＰ型である場合には「第２導電型」はＮ型である。以下では、説明の簡略化のために、「第１導電型」がＮ型であり、「第２導電型」がＰ型である例を説明する。しかし、本発明はこれに限定されるものではなく、「第１導電型」がＰ型であり、「第２導電型」がＮ型である場合にも適用される。保持部を構成する半導体領域がＮ型である場合には、保持部には光電変換によって生じた電子および正孔のうち電子が蓄積されうる。保持部を構成する半導体領域がＰ型である場合には、保持部には光電変換によって生じた電子および正孔のうち正孔が蓄積されうる。
【００１９】
また、以下では、画素ごとに増幅部を有する画素増幅型の撮像装置に本発明を適用した例を説明する。これに限られず、本発明は、電荷の保持部と、保持部に保持された電荷を転送する転送部を有する種々のセンサに適用されうる。
【実施例１】
【００２０】
本発明に係る撮像装置の実施例について説明する。本実施例については画素が第１保持部１０と、第２保持部１２と、第１保持部の電荷を排出する第１電荷排出部を有することが特徴である。
【００２１】
図１は、本実施例の撮像装置の全体ブロック図である。撮像装置１は半導体基板を用いて１つのチップで構成することができる。撮像装置１は、撮像領域２に配された複数の画素を有している。更に、撮像装置１は制御部３を有している。制御部３は、垂直走査部４、信号処理部５及び出力部６に制御信号、電源電圧等を供給する。
【００２２】
垂直走査部４は撮像領域２に配された複数の画素に駆動パルスを供給する。通常、画素行ごともしくは複数の画素行ごとに駆動パルスを供給する。垂直走査部４はシフトレジスタもしくはアドレスデコーダにより構成することができる。
【００２３】
信号処理部５は、列回路、水平走査回路、水平出力線を含んで構成される。列回路は、各々が、垂直走査部４により選択された画素行に含まれる複数の画素の信号を受ける複数の回路ブロックにより構成されている。各回路ブロックは、メモリ部、増幅回路、ノイズ除去回路、アナログデジタル変換回路のいずれか、全て、もしくはそれらの組み合わせにより構成することができる。これらの回路は、デジタル信号を処理する回路であってもよいし、アナログ信号を処理する回路であってもよい。水平走査回路はシフトレジスタもしくはアドレスデコーダにより構成することができる。
【００２４】
出力部６は水平出力線を介して伝達された信号を撮像装置１外に出力する。出力部６は、バッファもしくは増幅回路を含んで構成されている。
【００２５】
図２に本実施例の撮像装置の等価回路を示す。ここでは、２行３列の計６画素を示しているが、更に多数の画素を配して撮像領域が構成されていてもよい。
【００２６】
光電変換部８は入射光を信号電荷（電子、あるいは正孔）に変換する。光電変換部８の例としてフォトダイオードを示している。
【００２７】
第１電荷転送部９は、光電変換部８で生成した電荷を後段の回路素子へ転送する。以降では信号電荷として電子を用いる場合を例に説明する。第１電荷転送部９は半導体基板の上に絶縁膜を介して配された制御電極を含んで構成され得る。
【００２８】
第１保持部１０は光電変換部８で生成した電子を保持する。第２電荷転送部１１は第１保持部１０で保持した電子を後段の回路素子へ転送する。第２電荷転送部１１は半導体基板の上に絶縁膜を介して配された制御電極を含んで構成され得る。
【００２９】
第２保持部１２は、第１保持部１０から第２電荷転送部１１を介して転送された電子を保持する。第３電荷転送部１３は、第２保持部１２で保持された電子を後段の回路素子へ転送する。第３電荷転送部１３は半導体基板の上に絶縁膜を介して配された制御電極を含んで構成され得る。
【００３０】
増幅部１５の入力ノード１４は、第２保持部１２から第３電荷転送部１３を介して転送された電子を保持可能な構成である。増幅部１５の入力ノード１４は半導体基板に配されたフローティングディフュージョン領域（以下、ＦＤ領域）を含んで構成することができる。増幅部１５は入力ノード１４に転送された電子に基づく信号を垂直信号線２０へ出力する。ここでは増幅部１５としてＭＯＳトランジスタ（以下、増幅トランジスタ）を用いている。増幅トランジスタは例えばソースフォロワ回路を構成する。また、増幅部１５の入力ノード１４と第２保持部１２との間の電気的経路には、第３電荷転送部１３が配される。つまり、増幅部１５の入力ノード１４と第２保持部１２とは別のノードである。このような例に限らず、２つのノードが電気的に絶縁されうる構成であれば、別のノードである。
【００３１】
第１電荷排出部７は第１保持部１０の電子をオーバーフロードレイン領域（以下、ＯＦＤ領域）へ転送する。ＯＦＤ領域は電荷が排出される電荷排出ノードである。ＯＦＤ領域は、例えば電源電圧を供給する配線１６に電気的に接続されたＮ型の半導体領域により構成することができる。第１電荷排出部７は半導体基板上に絶縁膜を介して配された制御電極を含んで構成され得る。第１電荷排出部７の制御電極に供給される電圧によって、第１保持部１０の電荷の排出が制御されうる。
【００３２】
本実施例においては、第１電荷転送部９および第１電荷排出部７により電子シャッタ動作を行うことができる。つまり、第１電荷転送部９および第１電荷排出部７を制御することによって、光電変換部８で生じた電子を排出する期間（シャッタ期間）と、電子を蓄積する期間（露光期間）とを制御できる。
【００３３】
リセット部１７は、増幅部１５の入力ノード１４に基準電圧を供給する。言い換えると、リセット部１７は増幅部１５の入力ノード１４の電圧をリセットする。ここではリセット部１７としてＭＯＳトランジスタ（以下、リセットトランジスタ）が用いられる。なお、本実施例においてリセット部１７は省略されうる。これは第１電荷排出部７によって、画素のリセットを行うことができるからである。
【００３４】
選択部１８は、各画素を選択して画素毎もしくは画素行ごとに画素の信号を垂直信号線２０へ読み出す。ここでは選択部１８としてＭＯＳトランジスタ（以下、選択トランジスタ）を用いている。なお、選択部１８は、増幅部１５と垂直信号線２０の間の経路に配されてもよい。あるいは、選択部１８が省略されてもよい。選択部１８が省略される例では、リセット部１７が増幅部１５の入力ノード１４に供給する電圧によって、画素が選択されうる。
【００３５】
リセットトランジスタのドレイン及び選択トランジスタのドレインには配線１９を介して所定の電圧が供給されている。所定の電圧は例えば電源電圧である。なお、選択部１８が増幅部１５と垂直信号線２０の間の経路に配された場合、および選択部１８が省略された場合には、増幅トランジスタのドレインが配線１９に接続される。
【００３６】
リセット制御配線２１は、リセットトランジスタのゲートに駆動パルスＰＲＥＳを供給する。選択制御配線２２は、選択トランジスタのゲートに駆動パルスＰＳＥＬを供給する。第３転送制御配線２３は、第３電荷転送部１３を構成する制御電極（以下、第３制御ゲート）に駆動パルスＰＴＸ３を供給する。第２転送制御配線２４は、第２電荷転送部１１を構成する制御電極（以下、第２制御ゲート）に駆動パルスＰＴＸ２を供給する。第１転送制御配線２５は第１電荷転送部９を構成する制御電極（以下、第１制御ゲート）に駆動パルスＰＴＸ１を供給する。第４転送制御配線２６は第１電荷排出部７を構成する制御電極（以下、第４制御ゲート）に駆動パルスＰＭＲＥＳ１を供給する。各制御ゲートに供給されるパルス値により、各制御ゲート下の半導体領域のポテンシャル障壁の高さを変化させることが可能となる。つまり、各電荷転送部および電荷排出部は、制御電極の下に配される電荷転送経路のポテンシャルを制御することができる。
【００３７】
本実施例は、図２に例示した等価回路により示される画素構成において、光電変換部８と第１保持部１０との間の電気的経路が以下の構成を有しうる。その構成とは、光電変換部８と第１保持部１０との間の電気経路に配された第１電荷転送部９が非導通状態で、光電変換部８から第１保持部１０へ電子が移動可能な構成である。ここで非導通状態とは、第１電荷転送部９に供給されるパルス値のうち、生じるポテンシャル障壁が最も高いパルス値を供給された状態である。したがって、第１電荷転送部９の非導通状態は、第１電荷転送部９がいわゆる完全なオフになっている必要はなく、完全にオンした場合に比べて何らかのポテンシャル障壁が生じている状態も含む。
【００３８】
具体的な構成としては、例えば第１電荷転送部９がＭＯＳトランジスタであるとすると、このＭＯＳトランジスタを埋め込みチャネル構造とすることで実現することができる。より一般的にいえば、第１電荷転送部９が非導通状態の時に表面よりも深い領域に表面よりも電子に対するポテンシャル障壁が低くなっている部分が存在している構成である。この場合には第１電荷転送部９に供給される駆動パルスを固定値とすることもできる。つまり導通状態と非導通状態との２状態を切り替え可能な構成としなくとも固定のポテンシャル障壁としても良い。
【００３９】
このような構成によれば、光電変換部８に光が入射した際に光電変換により生成した電子の大半が露光期間中に第１保持部１０へ移動する。したがって、撮像領域２に配された全ての画素において、第１保持部１０から第２保持部１２への電荷の転送を並行して行うことで、撮像領域２に配された全ての画素の蓄積時間を揃えることが可能となる。
【００４０】
更に、第１電荷転送部９が非導通状態となっていると表面にホールが蓄積される。そして、電子が移動するチャネルが表面から所定深さに存在するため、半導体基板と絶縁膜との界面を電子が移動する場合に比べて暗電流の影響を低減することが可能となる。
【００４１】
あるいは、光電変換部８と第１保持部１０との間の電気的経路は別の構成を有してもよい。別の構成とは、光電変換部８と第１保持部１０との間の電気経路に配された第１電荷転送部９が非導通状態で、光電変換部８から第１保持部１０へ電子が移動しない構成である。ここで非導通状態とは、第１電荷転送部９に供給されるパルス値のうち、生じるポテンシャル障壁が最も高いパルス値を供給された状態である。これは言い換えると光電変換により生成した発生した電子の大半を光電変換部８に蓄積する構成である。
【００４２】
光電変換部８で電子を蓄積している期間において、第１電荷転送部９におけるポテンシャル障壁よりも低いポテンシャル障壁が光電変換部８の周囲に形成されることにより、光電変換部８から第１保持部１０へ電子が移動しない構成を得ることができる。具体的な構成としては、第１電荷転送部９が非導通状態であるときに、第１制御電極の下に形成されるポテンシャル障壁が、光電変換部８と他の回路素子との間に形成されるポテンシャル障壁よりも高い。他の回路素子とは、例えば第１電荷排出部７のＯＦＤ領域である。あるいは、他の回路素子とは、リセットトランジスタ、選択トランジスタ、増幅トランジスタなどである。
【００４３】
このような構成によれば、光電変換部８に光が入射した際に光電変換により生成した電子の大半が露光期間中に光電変換部８に蓄積される。したがって、撮像領域２に配された全ての画素において並行して、光電変換部８に蓄積された電荷を第１保持部１０へ転送することにより、全ての画素の蓄積時間を揃えることが可能となる。
【００４４】
図３、図４を用いて、本実施例の画素の具体的な構造を説明する。図２で説明した部材と同じ名称の部材は、同様の機能を有する部材であるため詳細な説明は省略する。
【００４５】
図３に本実施例の撮像装置の上面図を示す。ここでは２行３列の計６画素を示しているが更に多数の画素が配されて撮像領域を構成していてもよい。
【００４６】
画素１００は、光電変換部８を構成するＮ型半導体領域１０１、第１電荷転送部９を構成する制御電極１０２、第１保持部１０を構成するＮ型半導体領域１０３、第２電荷転送部１１を構成する制御電極１０４、第２保持部１２を構成するＮ型半導体領域１０５、第３電荷転送部１３を構成する制御電極１０６、ＦＤ領域１０７、リセットトランジスタ１０８、増幅トランジスタ１０９、選択トランジスタ１１０を含んで構成される。更に、画素１００は、第１電荷排出部７を構成する制御電極１１１、ＯＦＤ領域１１２を有している。ＦＤ領域１０７は、第２保持部１２で保持された電子が転送されるＮ型半導体領域を含んで構成される。ＯＦＤ領域１１２は、第１保持部１０からの電荷が排出されるＮ型半導体領域を含んで構成される。
【００４７】
なお、ＯＦＤ領域１１２は、リセットトランジスタ、選択トランジスタ、あるいは増幅トランジスタのいずれかのソースあるいはドレインと兼用されてもよい。つまり、第１保持部１０の電荷が、リセットトランジスタ、選択トランジスタ、あるいは増幅トランジスタのいずれかのソースまたはドレインに転送される。このような構成によれば、光電変換部８の面積を大きくすることができるため、感度を向上させることができる。
【００４８】
Ｎ型半導体領域１０３の下に、Ｐ型半導体領域１１４が配される。Ｎ型半導体領域１０３とＰ型半導体領域１１４とがＰＮ接合を構成している。Ｎ型半導体領域１０５の下に、Ｐ型半導体領域１１５が配される。Ｎ型半導体領域１０５とＰ型半導体領域１１５とがＰＮ接合を構成している。なお、本実施例においてＰ型半導体領域１１４、１１５は省略されてもよい。
【００４９】
本実施例の特徴は、画素１００に第１保持部１０のＮ型半導体領域１０３の電荷を排出する第１電荷排出部７が配されたことである。第１電荷排出部７が、制御電極１１１、Ｎ型半導体領域１０３、ＯＦＤ領域１１２で構成されるＭＯＳトランジスタであってもよい。第１電荷排出部７に含まれる制御電極１１１は、平面視において、Ｎ型半導体領域１０３と隣り合って配される。このような配置により、第１電荷排出部７が第１保持部１０の電荷を排出することができる。
【００５０】
光電変換部８の電荷は、制御電極１０２の下の半導体領域を通って、第１保持部１０に転送されうる。つまり、光電変換部８から第１保持部１０へ電荷が転送される経路が制御電極１０２の下に配されうる。第１保持部１０の電荷は、制御電極１０２の下の半導体領域を通って、第２保持部１２に転送されうる。つまり、第１保持部１０から第２保持部１２へ電荷が転送される経路が制御電極１０４の下に配されうる。また、第１保持部１０の電荷は、制御電極１１１の下の半導体領域を通って、ＯＦＤ領域１１２に排出されうる。つまり、第１保持部１０から電荷が排出される経路が、制御電極１１１の下に配されうる。このように、光電変換部８から第１保持部１０への電荷の転送経路、および第１保持部１０から第２保持部１２への電荷の転送経路のいずれとも異なる経路を介して、第１保持部１０の電荷が排出されうる。
【００５１】
図４（ａ）に図３のＡ−Ｂ−Ｃに沿った断面の概略図を示す。図４（ｂ）に図３のＢ−Ｃ−Ｄに沿った断面の概略図を示す。図２と同様の機能を有する部材には同様の符号を付し詳細な説明は省略する。
【００５２】
本実施例の撮像装置は、半導体基板３００ａと、その上に配された絶縁膜３００ｂとを有する。半導体基板３００ａは例えばシリコンである。半導体基板３００ａはエピタキシャル成長によって形成された半導体領域を含みうる。絶縁膜３００ｂは例えばシリコン酸化膜である。半導体基板３００ａの内部に半導体領域が形成される。また、半導体基板３００ａの上に絶縁膜３００ｂを介して制御電極が配される。
【００５３】
半導体基板３００ａにＮ型半導体領域３０１が配される。Ｎ型半導体領域３０１の上にＰ型半導体領域３０２が配される。Ｐ型半導体領域３０２とＰＮ接合を構成するように、Ｎ型半導体領域１０１が配される。Ｎ型半導体領域１０１の表面側、つまり絶縁膜３００ｂに近い側にはＰ型半導体領域３０３が配される。Ｐ型半導体領域３０２、Ｎ型半導体領域１０１、Ｐ型半導体領域３０３によりいわゆる埋め込み型のフォトダイオードが構成されている。
【００５４】
光電変換部８で生じた電子は、第１チャネル３０４を移動し、第１保持部１０を構成するＮ型半導体領域１０３に到達する。Ｎ型半導体領域１０３で保持された電子は、第２チャネル３０５を移動し、第２保持部１２を構成するＮ型半導体領域１０５に到達する。Ｎ型半導体領域１０５で保持された電子は、第３チャネル３０６を移動し、ＦＤ領域を構成するＮ型半導体領域１０７へ到達する。また、第１保持部１０の電子は、制御電極１１１の下に配されたチャネル３０７を介して、ＯＦＤ領域１１２に排出可能となっている。
【００５５】
制御電極１０２は第１チャネル３０４の上部に絶縁膜３００ｂを介して配されている。本実施例では、制御電極１０２が、Ｎ型半導体領域１０３の上に配された部分１０２ａを含んでいる。制御電極１０２は、第１電荷転送部９及び第１保持部１０で兼用されている。つまり、制御電極１０２に印加される電圧によって、光電変換部８と第１保持部１０との間のポテンシャルが制御される。加えて、制御電極１０２に印加される電圧によって、保持部１０のポテンシャルが制御される。第１電荷転送部９は、第１チャネル３０４及び第１チャネル３０４上に絶縁膜を介して配された制御電極１０２の一部を含んで構成されている。
【００５６】
第１保持部１０は、Ｎ型半導体領域１０３と、Ｎ型半導体領域１０３とＰＮ接合を構成するＰ型半導体領域１１４を含む。Ｎ型半導体領域１０３がＰＮ接合容量を構成することによって、電子が蓄積されうる。更に、第１保持部１０は、絶縁膜を介してＮ型半導体領域１０３上に配された制御電極１０２の一部１０２ａを含んで構成されている。制御電極１０２に印加される電圧によって、Ｎ型半導体領域１０３の界面３００側に反転層が形成されるとよい。これにより、暗電流が第１保持部１０に混入することを低減することができる。
【００５７】
制御電極１０４は第２チャネル３０５の上に絶縁膜３００ｂを介して配されている。本実施例では、制御電極１０４が、Ｎ型半導体領域１０５の上に配された部分１０４ａを含んでいる。制御電極１０４は、第２電荷転送部１１及び第２保持部１２で兼用されている。つまり、制御電極１０４に印加される電圧によって、第１保持部１０と第２保持部１２との間のポテンシャルが制御される。加えて、制御電極１０４に印加される電圧によって、第２保持部１２のポテンシャルが制御される。第２電荷転送部１１は、第２チャネル３０５及び第２チャネル３０５上に絶縁膜を介して配された制御電極１０４の一部を含んで構成されている。
【００５８】
第２保持部１２は、Ｎ型半導体領域１０５と、Ｎ型半導体領域１０５とＰＮ接合を構成するＰ型半導体領域１１５を含む。Ｎ型半導体領域１０５がＰＮ接合容量を構成することによって、電子が蓄積されうる。更に、第２保持部１２は、絶縁膜を介してＮ型半導体領域１０５上に配された制御電極１０４の一部１０４ａを含んで構成されている。制御電極１０４に印加される電圧によって、Ｎ型半導体領域１０５の界面３００側に反転層が形成されるとよい。これにより、暗電流が第２保持部１２に混入することを低減することができる。
【００５９】
制御電極１０６は第３チャネル３０６の上に絶縁膜３００ｂを介して配されている。第３電荷転送部１３は、第３チャネル３０６及び第３チャネル３０６上に絶縁膜を介して配された制御電極１０６を含んで構成されている。
【００６０】
ＦＤ領域１０７およびＯＦＤ領域１１２には、不図示のプラグが接続される。ＦＤ領域１０７は、プラグを介して増幅トランジスタのゲート電極に接続される。ＯＦＤ領域１１２は、プラグを介して不図示の配線１６に接続される。プラグはタングステンなどの金属で構成されうる。
【００６１】
また、Ｎ型半導体領域１０３の下に、Ｐ型半導体領域１１４が配される。Ｐ型半導体領域１１４は、Ｎ型半導体領域１０３の一部の下にのみ配されてもよいし、Ｎ型半導体領域１０３の全部の下に配されてもよい。Ｎ型半導体領域１０３とＰ型半導体領域１１４とがＰＮ接合を構成している。Ｐ型半導体領域１１４の不純物濃度は、Ｐ型半導体領域１１４より下に配されたＰ型の半導体領域の不純物濃度より高い。例えば、本実施例では、Ｐ型半導体領域１１４の不純物濃度が、Ｐ型半導体領域３０２の不純物濃度より高い。このような構成によれば、Ｎ型半導体領域１０３からの空乏層の広がりを低減することができるので、第１保持部１０から低電圧で電荷を転送することができる。
【００６２】
また、Ｎ型半導体領域１０５の下に、Ｐ型半導体領域１１５が配される。Ｐ型半導体領域１１５は、Ｎ型半導体領域１０５の一部の下にのみ配されてもよいし、Ｎ型半導体領域１０５の全部の下に配されてもよい。Ｎ型半導体領域１０５とＰ型半導体領域１１５とがＰＮ接合を構成している。Ｐ型半導体領域１１５の不純物濃度は、Ｐ型半導体領域１１５より下に配されたＰ型の半導体領域の不純物濃度より高い。例えば、本実施例では、Ｐ型半導体領域１１５の不純物濃度が、Ｐ型半導体領域３０２の不純物濃度より高い。このような構成によれば、Ｎ型半導体領域１０５からの空乏層の広がりを低減することができるので、第２保持部１２から低電圧で電荷を転送することができる。
【００６３】
なお、Ｐ型半導体領域１１４、１１５はいずれか一方あるいは両方が省略されてもよい。Ｐ型半導体領域１１４が省略された例では、Ｎ型半導体領域１０３の下に配されたＰ型半導体領域３０２が、深くなるにつれて不純物濃度が高くなる不純物分布、あるいは一様な不純物分布を有しうる。
【００６４】
次に、各半導体領域の不純物濃度について説明する。なお、各半導体領域の不純物濃度は、これに限られることはなく、必要に応じて適宜変更されうるものである。
【００６５】
Ｎ型半導体領域１０３およびＮ型半導体領域１０５の不純物濃度は、それぞれＮ型半導体領域１０１の不純物濃度より高いことが好ましい。これにより、第１保持部１０および第２保持部１２の電荷保持容量を大きくすることができる。あるいは、光電変換部８の感度を向上させることができる。
【００６６】
Ｐ型半導体領域３０３の不純物濃度は、Ｐ型半導体領域３０２の不純物濃度より高いことが好ましい。あるいは、Ｐ型半導体領域３０３の不純物濃度は、Ｎ型半導体領域１０１の不純物濃度より高いことが好ましい。このような構成によって、光電変換部８における暗電流によるノイズを低減することができる。
【００６７】
遮光部材１１３は第１保持部１０および第２保持部１２の上部に配されている。遮光部材１１３により、第１保持部１０および第２保持部が遮光されうる。好ましくは、遮光部材１１３が第１保持部１０および第２保持部１２に入射し得る光の全部を遮光する。遮光部材１１３の光電変換部８側の端は、第１保持部１０の光電変換部８側の端よりも、光電変換部８に近い。遮光部材１１３のＦＤ領域１０７側の端は、第２保持部１２のＦＤ領域１０７側の端よりも、ＦＤ領域１０７に近い。
【００６８】
しかしながらこれに限るものではなく、制御電極１０２が第１電荷転送部９と、第１保持部１０とで兼用される場合には、少なくとも制御電極１０２の光電変換部８側の端部を覆わない構成としてもよい。このような構成によれば、光電変換部８に対する遮光部材１１３の影響が小さくなるため、光電変換部８の感度を向上させることができる。更に、垂直方向に対して一定の角度をもって入射する光の画素位置に対する影響を低減させることが可能となる。または、第１保持部１０を構成するＮ型半導体領域１０３もしくはＰ型半導体領域３０２において光電変換された電子をＮ型半導体領域１０３において蓄積することができる。これによって画素の感度を向上させることが可能となる。
【００６９】
なお、第１保持部１０の全部が遮光部材１１３によって被覆されなくてもよい。たとえば、第１保持部１０を構成する制御電極１０２に駆動パルスを供給するための導電体を配するために、遮光部材１１３に開口が設けられてもよい。
【００７０】
第２保持部１２の全部が遮光部材１１３によって被覆されなくてもよい。たとえば、第２保持部１２を構成する制御電極１０４に駆動パルスを供給するための導電体を配するために、遮光部材１１３に開口が設けられてもよい。
【００７１】
遮光部材１１３は配線層を構成する金属を用いることができる。もしくは異なる配線層間、あるいは配線と半導体領域間の電気的接続をするためのプラグを構成する金属を用いることができる。遮光部材１１３はできるだけ半導体基板３００ａに近い場所に配された方が好ましい。複数の配線層のうち最も半導体基板３００ａの近くに配された配線層を構成する金属、もしくは最下層の配線層と半導体領域とを電気的に接続するプラグの金属を用いるのが良い。もしくは最下層の配線層と半導体基板との聞に遮光部材１１３専用の金属を配してもよい。
【００７２】
図４では第１保持部１０の上に配された遮光部材１１３のみが図示されている。しかし、他の画素回路を構成するトランジスタの上にも遮光部材を配してもよい。もしくは他の画素回路を構成するトランジスタを配線により遮光してもよい。他の画素回路を構成するトランジスタは、上述のリセットトランジスタ、選択トランジスタ、増幅トランジスタなどである。
【００７３】
続いて本実施例の駆動方法について説明する。図５に本実施例の撮像装置の駆動パルス図を示す。撮像領域２に配された全ての画素で露光期間が一致するグローパル電子シャッタ動作を行う場合のパルス図である。カッコ内の数字は行数を示しており、本図では、１行目、２行目の画素に供給される駆動パルスを示している。ＰＳＥＬは選択トランジスタのゲートに供給される駆動パルスを示している。ＰＲＥＳはリセットトランジスタのゲートに供給される駆動パルスを示している。ＰＴＸ１は第１制御ゲートに供給される駆動パルスを示している。ＰＴＸ２は第２制御ゲートに供給される駆動パルスを示している。ＰＴＸ３は第３制御ゲートに供給される駆動パルスを示している。ＰＭＲＥＳ１は第４制御ゲートに供給される駆動パルスを示している。ＰＴＳは、例えば列回路に配されたメモリ部により光信号をサンプルホールドするための駆動パルスを示している。ＰＴＮは、例えば列回路に配されたメモリ部によりノイズ信号をサンプルホールドするための駆動パルスを示している。全てハイレベルで導通状態となる。
【００７４】
時刻ｔ１以前は、撮像領域２における全ての行のＰＲＥＳがハイレベルとなっている。このため、増幅部１５の入力ノードの電圧はリセットされている。ここで図５に示された他の全てのパルスはローレベルである。このため、光電変換部８および第１保持部１０において、光電変換によって生成した電子が蓄積されている。つまり、時刻ｔ１より前に露光期間が開始している。露光期間中は光電変換部８で生じた電子のうち所定量の電子は、第１保持部１０へ移動する。
【００７５】
時刻ｔ１において、ＰＲＥＳがハイレベルを維持した状態で、撮像領域２に配された全ての画素において、ＰＴＸ３がローレベルからハイレベルへ遷移する。これにより第２保持部１２がリセットされる。つまり、第２保持部１２の電荷がリセット部１７を介して排出される。時刻ｔ２において、撮像領域２に配された全ての画素において、ＰＴＸ３がハイレベルからローレベルへ遷移する。これにより、第２保持部１２のリセットが完了する。
【００７６】
時刻ｔ２から所定期間経過後、時刻ｔ３において撮像領域２における全ての行のＰＴＸ１がローレベルからハイレベルへ遷移し、時刻ｔ４において撮像領域２における全ての行のＰＴＸ１がハイレベルからローレベルへ遷移する。この動作により光電変換部８に残っていた電子が第１保持部１０へ転送される。この動作により露光期間が終了する。
【００７７】
時刻ｔ５において、撮像領域２に配された全ての行のＰＴＸ２がローレベルからハイレベルへ遷移し、時刻ｔ６において、撮像領域２に配された全ての行のＰＴＸ２がハイレベルからローレベルへ遷移する。この動作により、第１保持部１０で保持されていた電子が、第２保持部１２へ転送される。
【００７８】
時刻ｔ７において、撮像装置に配された全ての行のＰＴＸ１およびＰＭＲＥＳ１がローレベルからハイレベルへ遷移する。これにより光電変換部８で生じた電子が第１保持部１０へ移動し、第１保持部１０の電子がＯＦＤ領域１１２へ排出される。つまり、光電変換によって生成した電子が蓄積されず、排出される。このように、本実施例では、第１電荷転送部９および第１電荷排出部７が導通しているときが、シャッタ期間である。
【００７９】
時刻ｔ８において、ＰＳＥＬ（１）がローレベルからハイレベルへ遷移する。この動作により１行目の画素の信号が垂直信号線２０に出力され得る状態となる。更に、時刻ｔ８において、ＰＲＥＳ（１）がハイレベルからローレベルへ遷移する。これにより、増幅部１５の入力ノード１４のリセット動作が完了する。
【００８０】
時刻ｔ９において、ＰＴＮがローレベルからハイレベルへ遷移し、時刻ｔ１０において、ＰＴＮがハイレベルからローレベルへ遷移する。この動作により例えば列回路に配されたノイズ信号用のメモリ部においてノイズ信号が保持される。
【００８１】
時刻ｔ１１において、ＰＴＸ３（１）がローレベルからハイレベルへ遷移し、時刻ｔ１２においてＰＴＸ３（１）がハイレベルからローレベルへ遷移する。この動作により、１行目の画素の第２保持部１２で保持されていた電子が、増幅部１５の入力ノード１４に転送される。
【００８２】
時刻ｔ１３においてＰＴＳがローレベルからハイレベルへ遷移し、時刻ｔ１４において、ＰＴＳがハイレベルからローレベルへ遷移する。この動作により例えば列回路に配された光信号用のメモリ部においてノイズ信号が重畳した光信号が保持される。
【００８３】
時刻ｔ１５において、ＰＳＥＬ（１）がハイレベルからローレベルへ遷移する。この動作により１行目の画素の信号の読み出し期間が終了する。１行目の画素の読み出し期間は、時刻ｔ８から時刻ｔ１５までの期間となる。更に時刻ｔ１５において、ＰＲＥＳ（１）がローレベルからハイレベルへ遷移する。これにより、１行目の画素の増幅部１５の入力ノード１４のリセットが開始される。
【００８４】
この後、時刻ｔ１６から時刻ｔ２３までの期間において、２行目の画素の信号の読み出しが行われる。１行目と同様の動作であるため詳細な説明は省略する。ハイレベルとなる駆動パルスの対象が２行目となる点が異なること以外は、時刻ｔ１６から時刻ｔ２３の各時刻における動作は、時刻ｔ８から時刻ｔ１５の各時刻における動作と同様である。
【００８５】
ここで、時刻ｔ１５と時刻ｔ１６の間の時刻ｔＡｃｃにおいて、撮像装置に配された全ての行のＰＴＸ１およびＰＭＲＥＳ１がハイレベルからローレベルへ遷移する。これにより、光電変換によって生成した電子が光電変換部８および第１保持部に蓄積される。つまり、露光期間が開始される。
【００８６】
本実施例では、時刻ｔＡｃｃに露光期間が開始する前まで、ＰＭＲＥＳ１がハイレベルである。つまり、露光期間が始まる前に第１保持部１０の電荷がＯＦＤ領域１１２に排出されうる。好適には、露光期間が始まる前に第１保持部１０の全ての電子が排出される。したがって、第１保持部１０での電子の蓄積を開始する時に、第１保持部１０に残っている電子を少なくする、あるいは完全になくすにすることができる。
【００８７】
換言すると、時刻ｔ６において第１保持部１０から第２保持部１２に電荷が転送された後、時刻ｔ７から時刻ｔＡｃｃまでの期間に第１保持部１０に保持された電荷が排出される。そして時刻ｔＡｃｃ以降、次に第１保持部１０から第２保持部１２に電荷が転送されるまでの期間に、第１保持部１０に保持された電荷は排出されない。つまり、電荷の転送と転送との間に第１保持部１０に保持される電荷の一部が排出される。
【００８８】
また、時刻ｔＡｃｃにおいては、２行目の画素の第２保持部１２が電子を保持している。本実施例では、第１保持部１０の電子を排出する第１電荷排出部７が配されたことにより、第２保持部１２が電子を保持しているときに、第１保持部１０の電子を排出することができる。
【００８９】
なお、図５では、時刻ｔ１５と時刻ｔ１６との間に、露光期間を開始する例を示している。しかし、露光期間を開始する時刻ｔＡｃｃはこれに限定されない。露光期間を開始する時刻ｔＡｃｃは、第１保持部１０から電子が転送される時刻ｔ６の後であれば、いつでもよい。
【００９０】
このような動作によって撮像領域２に配された全ての画素で、露光期間を等しくすることが可能となる。本動作においては、第１保持部１２の転送までは撮像面全体で同時に行う。具体的な時刻としては時刻ｔ６である。その後、読み出し動作を繰り返すことで、撮像領域２における全ての行の読み出しを行なう。
【００９１】
続いて本実施例の画素におけるポテンシャルについて説明する。図６乃至図８は、図５に示した駆動パルス図のそれぞれの期間においてのポテンシャル障壁の高さの関係を示したものである。図６乃至図８には、ＯＦＤ領域１１２、第１電荷排出部７、光電変換部８、第１電荷転送部９、第１保持部１０、第２電荷転送部１１、第２保持部１２、第３電荷転送部１３、および入力ノード１４（ＦＤ領域１０７）のポテンシャルが示されている。実線で本実施例における画素のポテンシャルが示されている。
【００９２】
なお、本明細書においては、ポテンシャルは信号電荷の位置エネルギーである。例えば、信号電荷が電子の場合、制御電極により高い電圧が印加されるほど、制御電極の下の半導体領域のポテンシャルが低くなる。これは、電子が負の電荷だからである。電圧が高い領域では、電子の位置エネルギーは低い。一方、信号電荷がホールの場合、制御電極により高い電圧が印加されるほど、制御電極の下の半導体領域のポテンシャルが高くなる。これは、ホールが正の電荷だからである。電圧が高い領域では、ホールの位置エネルギーは高い。図６乃至図８では、図の下の方が信号電荷にとって低いポテンシャルを表し、図の上の方が信号電荷にとって高いポテンシャルを表す。
【００９３】
図６（ａ）は時刻ｔ１より前のポテンシャル状態を示す図である。第１電荷転送部９、第２電荷転送部１１、第３電荷転送部１３、および第１電荷排出部７が非導通状態である。つまり、第１電荷転送部９および第１電荷排出部７に生じるポテンシャル障壁が高くなっている。このとき、第１電荷排出部７のポテンシャルが、第１電荷転送部９のポテンシャルより高くなっていることが好ましい。また、第１電荷転送部９および第１電荷排出部７が非導通の時に、光電変換部８のポテンシャルより第１保持部１０のポテンシャルのほうが低くなっているほうが好ましい。これにより、光電変換によって生成した電荷が、光電変換部８および第１保持部１０に保持される。
【００９４】
なお、第１電荷転送部９のポテンシャルが光電変換部８のポテンシャルより高い場合は、少量の電子は光電変換部のみに蓄積される。この場合、光電変換部８に一定以上の電子が生じた場合には、第１電荷転送部９に生じたポテンシャル障壁を乗り越えて、第１保持部１０に電子は移動する。つまり、所定量以上の光が入射した場合、露光期間中は光電変換部８と第１保持部１０とが電子を保持している。
【００９５】
図６（ｂ）は時刻ｔ１から時刻ｔ２までの期間におけるポテンシャル状態を示す図である。図５で説明したように、時刻ｔ１から時刻ｔ２までの期間においては、第３電荷転送部１３にハイレベルのパルスが供給される。つまり第３電荷転送部１３において生じるポテンシャル障壁が低い状態となっている。これにより第２保持部１２の電子は、リセットトランジスタのドレイン（不図示）に排出される。好ましくは、第２保持部１２には電子が存在しない。
【００９６】
この時、第２保持部１２から増幅部１５の入力ノード１４まで順にポテンシャルが低くなっている状態が好ましい。つまり、第２保持部１２のポテンシャルが、第３電荷転送部１３のポテンシャルより高くてもよい。そして、第３電荷転送部１３のポテンシャルが入力ノード１４のポテンシャルより高くてもよい。
【００９７】
図６（ｃ）は時刻ｔ２から時刻ｔ３までの期間におけるポテンシャル状態を示す図である。第３電荷転送部１３が非導通となるため、第３電荷転送部１３のポテンシャル障壁が高くなる。この状態は図６（ａ）と同じである。
【００９８】
図６（ｄ）は時刻ｔ３から時刻ｔ４までの期間におけるポテンシャル状態を示す図である。このとき、第１電荷転送部は導通状態である。これにより、光電変換部８で蓄積されていた電子が第１保持部１０に転送される。光電変換部８からの電子の転送効率を高めるためには、光電変換部８のポテンシャルよりも第１電荷転送部９の導通時のポテンシャル障壁が低くなっているとよい。更に、第１保持部１０のポテンシャルが光電変換部８のポテンシャルよりも低い方が良い。
【００９９】
本実施例では、制御電極１０２が第１電荷転送部９と第１保持部１０とで兼用されているため、第１電荷転送部９を導通させる駆動パルスが供給されると、第１保持部１０のポテンシャルも低くなる。これにより、図６（ｄ）が示すように、第１保持部１０に電子がない場合のポテンシャルが、第２保持部１２のポテンシャルよりも低くなっていてもよい。
【０１００】
図７（ａ）は時刻ｔ４から時刻ｔ５までの期間のポテンシャル状態を示す図である。第１電荷転送部９が非導通状態になった後であり、かつ、第２電荷転送部１１が導通状態となる前の状態を示している。また、第１電荷排出部７は非導通状態である。このため、第１保持部１０には第１電荷転送部９および第１電荷排出部７に生じるポテンシャル障壁で決まる量の電子が蓄積されている。
【０１０１】
図７（ｂ）は時刻ｔ５から時刻ｔ６までの期間のポテンシャル状態を示す図である。第２電荷転送部１１が導通状態になっている。これにより、第１保持部１０で保持されていた電子が第２電荷転送部１１を介して第２保持部１２に転送される。第１保持部１０からの電子の転送効率を高めるためには、第１保持部１０のポテンシャルよりも第２電荷転送部１１の導通時のポテンシャル障壁の高さが低い方がよい。更に、第２保持部１２のポテンシャルが第１保持部１０のポテンシャルよりも低い方が良い。
【０１０２】
本実施例では、制御電極１０４が第２電荷転送部１１と第２保持部１２とで兼用されている。そのため、第２電荷転送部１１を導通させる駆動パルスが供給されると、第２電荷転送部１１のポテンシャルが低くなるのに伴い、第２保持部１２のポテンシャルも低くなる。なお、すべての電荷転送部および第１電荷排出部７が非導通状態のときは、第１保持部１０と第２保持部１２のポテンシャルは同じであってもよい。あるいは、このときには、第１保持部１０のポテンシャルが第２保持部１２のポテンシャルより高くてもよい。
【０１０３】
図７（ｃ）は時刻ｔ６から時刻ｔ７までの期間のポテンシャル状態を示す図である。第２電荷転送部１１が非導通状態となる。また、第３電荷転送部１３が非導通状態である。これにより、第２保持部１２が電子を保持する。
【０１０４】
図７（ｄ）は時刻ｔ７から時刻ｔ１１までの期間における１行目の画素のポテンシャル状態、および時刻ｔ７から時刻ｔＡｃｃまでの期間における２行目の画素のポテンシャル状態を示している。第２電荷転送部１１が非導通状態となった後、第３電荷転送部１３が導通するまでの期間である。この期間の長さは画素行ごとに異なりうる。第２電荷転送部１１及び第３電荷転送部１３がともに非導通状態となっており、これらのポテンシャル障壁により第２保持部１２が電子を蓄積している。
【０１０５】
また、時刻ｔ７において、第１電荷転送部９および第１電荷排出部７が導通する。これによって、光電変換部８で生成した電子が第１保持部１０に移動しうる。そして、第１保持部１０の電子がＯＦＤ領域１１２に排出される。このとき、第１電荷排出部７におけるポテンシャル障壁は、光電変換部８のポテンシャルより低くなっていることが好ましい。このようなポテンシャル状態によって、光電変換部８で発生した電子がＯＦＤ領域１１２に移動することができる。このように、第２保持部１２が電子を保持しているときに、第１保持部１０の電荷がＯＦＤ領域１１２に排出される。つまり、第１保持部１０をリセットすることができる。
【０１０６】
図８（ａ）は、時刻ｔＡｃｃから時刻ｔ１９までの期間における２行目の画素のポテンシャル状態を示す図である。つまり、第２保持部１２が電子を保持しているときに、蓄積期間が開始した状態を示している。第１電荷転送部９および第１電荷排出部７が非導通状態になる。そのため、光電変換部
８で生成した電子が、光電変換部８および第１保持部１０に蓄積される。
【０１０７】
図８（ｂ）は、時刻ｔ１９から時刻ｔ２０までの期間における２行目の画素のポテンシャル状態を示している。第３電荷転送部１３が導通状態となる。これにより、第２保持部１２で保持されていた電子が増幅部１５の入力ノード１４に転送される。第２保持部１２からの電子の転送効率を高めるためには、第２保持部１２のポテンシャルの高さよりも第３電荷転送部１３の導通時のポテンシャル障壁の高さが低い方がよい。更に、増幅部１５の入力ノード１４のポテンシャルの高さが第２保持部１２のポテンシャルの高さよりも低い方が良い。
【０１０８】
図８（ｃ）は、時刻ｔ２０から時刻ｔ２３までの期間における２行目の画素のポテンシャル状態を表す図である。第３電荷転送部１３が非導通状態となった後のポテンシャル状態を示す図である。
【０１０９】
なお、時刻ｔ１１から時刻ｔ１２までの期間における１行目の画素のポテンシャルは、図７（ｄ）のように第１電荷転送部９および第１電荷排出部７が導通状態のときに、第３電荷転送部１３が導通状態となる。これにより、光電変換部８には光が入射しているものの、第１電荷排出部７によりＯＦＤ領域１１２へ電子は排出される。その一方で、第２保持部１２の電子が増幅部１５の入力ノード１４に転送される。第２保持部１２からの電子の転送効率を高めるためには、第２保持部１２のポテンシャルの高さよりも第３電荷転送部１３の導通時のポテンシャル障壁の高さが低い方がよい。更に、増幅部１５の入力ノード１４のポテンシャルの高さが第２保持部１２のポテンシャルの高さよりも低い方が良い。
【０１１０】
時刻ｔ１２から時刻ｔ１５までの期間における１行目の画素のポテンシャルは、図７（ｄ）が示すポテンシャル状態において、電子が増幅部１５の入力ノード１４に保持された状態である。時刻ｔ１５において、１行目の画素の増幅部１５の入力ノード１４がリセットされると、増幅部１５の入力ノード１４に保持された電荷は排出される。
【０１１１】
本実施例においては、第１保持部１０のポテンシャルが光電変換部８のポテンシャルより低い。図６（ａ）が示すように第１電荷転送部９が非導通状態のとき、および図６（ｄ）が示すように第１電荷転送部９が導通状態のときのいずれも、第１保持部１０のポテンシャルが光電変換部８のポテンシャルより低い。このような構成においては、第１保持部１０に第１電荷排出部が接続されることによって、第１保持部１０の電子を排出しやすくなる。これは、光電変換部８のポテンシャルのほうが高いため、光電変換部８を介して第１保持部１０の電子を排出することが困難だからである。
【０１１２】
なお、本実施例において、光電変換部８に第１電荷排出部７が接続されてもよい。この場合、第１電荷転送部９が導通状態の時に、第１保持部１０のポテンシャルが光電変換部８のポテンシャルより高くなることで、第１保持部１０の電荷が排出されうる。このようなポテンシャル状態が、第１保持部１０を構成する半導体領域と、光電変換部８を構成する半導体領域の不純物濃度の関係によって形成されてもよい。あるいは、第１保持部１０の制御電極に印加される電圧によって、上述のポテンシャル状態が形成されてもよい。第１電荷転送部９の制御電極と、第１保持部１０の制御電極とが電気的に分離されているとよい。これによって、第１電荷転送部９のポテンシャルと、第１保持部１０のポテンシャルとを独立に制御することができる。そのため、第１保持部１０のポテンシャルを光電変換部８より高くすることが容易である。
【０１１３】
また、本実施例においては、図７（ｂ）が示すように、第２電荷転送部１１が導通状態のときに、第２保持部１２のポテンシャルが第１保持部１０のポテンシャルより低い。このようなポテンシャル状態によって、第１保持部１０から第２保持部１２への電荷の転送を効率的に行うことができる。あるいは、このようなポテンシャル状態によって、第１保持部１０から第２保持部１２への完全空乏転送が可能となる。完全空乏転送とは、第１保持部１０を構成するＮ型半導体領域１０３の全体が空乏化することによって電荷が転送されることである。
【０１１４】
第２電荷転送部１１が導通状態のときに、第２保持部１２のポテンシャルが第１保持部１０のポテンシャルより低い構成では、増幅部１５の入力ノード１４にリセット部を接続することが好ましい。これにより、増幅部１５の入力ノード１４を介して第２保持部１２の電子を排出することができる。つまり、増幅部１５の入力ノード１４を介して第２保持部１２をリセットすることができる。第１保持部１０のポテンシャルのほうが高いため、第１保持部１０を介して第２保持部１２の電子を排出することが困難だからである。
【０１１５】
また、第２保持部１２では行によって電子を保持する期間が異なりうる。そのため、第２保持部１２で生じるノイズが大きいとシェーディングとなり画質が低下する可能性がある。これに対し、第２保持部に接続されるチャネルの数を少なくすることで、第２保持部１２で生じるノイズを低減することができる。チャネルはポテンシャルが制御される電荷の転送経路である。具体的には、第２保持部１２に接続されるチャネルの数は２つであることが良い。１つは、第１保持部１０から第２保持部１２への電荷の転送経路である。もう１つは、第２保持部１２から入力ノード１４への電荷の転送経路である。なお、第２保持部１２から溢れた電荷が移動する別の経路があってもよい。
【０１１６】
以上に説明したように、本実施例においては第１保持部１０の電荷を排出することができる。このような構成によれば、撮像装置の画質を向上させることができる。
【実施例２】
【０１１７】
本発明に係る撮像装置の別の実施例について説明する。光電変換部８に接続された第２電荷排出部２９を有する点において、本実施例は実施例１と異なる。他の部分は、全て実施例１と同様である。そこで、本実施例において、実施例１とは異なる点のみを説明し、他の部分については説明を省略する。
【０１１８】
本実施例の撮像装置の全体ブロック構成は実施例１と同様である。つまり、図１が、本実施例の撮像装置の全体ブロック図である。
【０１１９】
図９に本実施例の撮像装置の等価回路を示す。図２と同様の機能を有する部分については、図２と同じ符号を付し、詳細な説明は省略する。ここでは、２行３列の計６画素を示しているが、更に多数の画素を配して撮像領域が構成されていてもよい。
【０１２０】
本実施例においては、画素が第２電荷排出部２９を含む。第２電荷排出部２９は光電変換部８の電子を第２のＯＦＤ領域へ転送する。第２のＯＦＤ領域は電荷が排出される電荷排出ノードである。第２のＯＦＤ領域は、例えば電源電圧を供給する配線２８に電気的に接続されたＮ型の半導体領域により構成することができる。第２電荷排出部２９は半導体基板上に絶縁膜を介して配された制御電極を含んで構成され得る。本実施例においては、第２電荷排出部２９により電子シャッタ動作を行うことができる。つまり、第２電荷排出部２９を制御することによって、光電変換部８で生じた電子を排出する期間（シャッタ期間）と、電子を蓄積する期間（露光期間）とを制御できる。
【０１２１】
第５転送制御配線２７は、第２電荷排出部２９を構成する制御電極（以下、第５制御ゲート）に駆動パルスＰＴＸ４を供給する。第５制御ゲートに供給されるパルス値により、第５制御ゲート下の半導体領域のポテンシャル障壁の高さを変化させることが可能となる。つまり、第２電荷排出部２９は、制御電極の下に配される電荷転送経路のポテンシャルを制御することができる。本実施例の画素の他の部分は、すべて実施例１と同様である。
【０１２２】
本実施例は、図９に例示した等価回路により示される画素構成において、光電変換部８と第１保持部１０との間の電気的経路が以下の構成を有しうる。その構成とは、光電変換部８と第１保持部１０との間の電気経路に配された第１電荷転送部９が非導通状態で、光電変換部８から第１保持部１０へ電子が移動可能な構成である。ここで非導通状態とは、第１電荷転送部９に供給されるパルス値のうち、生じるポテンシャル障壁が最も高いパルス値を供給された状態である。したがって、第１電荷転送部９の非導通状態は、第１電荷転送部９がいわゆる完全なオフになっている必要はなく、完全にオンした場合に比べて何らかのポテンシャル障壁が生じている状態も含む。
【０１２３】
具体的な構成としては、例えば第１電荷転送部９がＭＯＳトランジスタであるとすると、このＭＯＳトランジスタを埋め込みチャネル構造とすることで実現することができる。より一般的にいえば、第１電荷転送部９が非導通状態の時に表面よりも深い領域に表面よりも電子に対するポテンシャル障壁が低くなっている部分が存在している構成である。この場合には第１電荷転送部９に供給される駆動パルスを固定値とすることもできる。つまり導通状態と非導通状態との２状態を切り替え可能な構成としなくとも固定のポテンシャル障壁としても良い。
【０１２４】
このような構成によれば、光電変換部８に光が入射した際に光電変換により生成した電子の大半が露光期間中に第１保持部１０へ移動する。したがって、撮像領域２に配された全ての画素において、第１保持部１０から第２保持部１２への電荷の転送を並行して行うことで、撮像領域２に配された全ての画素の蓄積時間を揃えることが可能となる。
【０１２５】
更に、第１電荷転送部９が非導通状態となっていると表面にホールが蓄積される。そして、電子が移動するチャネルが表面よりも所定深さの部分に存在するため、半導体基板と絶縁膜との界面を電子が移動する場合に比べて暗電流の影響を低減することが可能となる。
【０１２６】
あるいは、光電変換部８と第１保持部１０との間の電気的経路は別の構成を有してもよい。別の構成とは、光電変換部８と第１保持部１０との間の電気経路に配された第１電荷転送部９が非導通状態で、光電変換部８から第１保持部１０へ電子が移動しない構成である。ここで非導通状態とは、第１電荷転送部９に供給されるパルス値のうち、生じるポテンシャル障壁が最も高いパルス値を供給された状態である。これは言い換えると光電変換により生成した発生した電子の大半を光電変換部８に蓄積する構成である。
【０１２７】
光電変換部８で電子を蓄積している期間において、第１電荷転送部９におけるポテンシャル障壁よりも低いポテンシャル障壁が形成されることにより、光電変換部８から第１保持部１０へ電子が移動しない構成を得ることができる。具体的な構成としては、第１電荷転送部９および第２電荷排出部２９が非導通状態であるときに、第１制御ゲートの下に形成されるポテンシャル障壁が、第５制御ゲートの下に形成されるポテンシャル障壁よりも高い。なお、第１電荷転送部９および第２電荷排出部７が非導通状態であるときに、光電変換部８において電子が蓄積されうる。
【０１２８】
このような構成によれば、光電変換部８に光が入射した際に光電変換により生成した電子の大半が露光期間中に光電変換部８に蓄積される。したがって、撮像領域２に配された全ての画素において並行して、光電変換部８に蓄積された電荷を第１保持部１０へ転送することにより、全ての画素の蓄積時間を揃えることが可能となる。
【０１２９】
図１０、図１１を用いて、本実施例の画素の具体的な構造を説明する。それぞれ、図３、図４と同様の機能を有する部分には同じ符号を付してある。図３、図４と同じ符号が付された部分については、実施例１と同様であるため、詳細な説明は省略する。
【０１３０】
図１０に本実施例の撮像装置の上面図を示す。ここでは２行３列の計６画素を示しているが更に多数の画素が配されて撮像領域を構成していてもよい。
【０１３１】
画素１００は、第２電荷排出部２９を構成する制御電極２０１、第２のＯＦＤ領域２０２を有している。そのほかの部分は実施例１と同様である。なお、第２のＯＦＤ領域２０２は、リセットトランジスタ、選択トランジスタ、あるいは増幅トランジスタのいずれかのソースあるいはドレインと兼用されてもよい。つまり、光電変換部８の電荷が、リセットトランジスタ、選択トランジスタ、あるいは増幅トランジスタのいずれかのソースまたはドレインに転送される。このような構成によれば、光電変換部８の面積を大きくすることができるため、感度を向上させることができる。
【０１３２】
第２電荷排出部２９が、制御電極２０１、Ｎ型半導体領域１０１、第２のＯＦＤ領域２０２で構成されるＭＯＳトランジスタであってもよい。第２電荷排出部２９に含まれる制御電極２０１は、平面視において、Ｎ型半導体領域１０１と隣り合って配される。このような配置により、第２電荷排出部２９が光電変換部８の電荷を排出することができる。
【０１３３】
図１１（ａ）に図１０のＥ−Ｆ−Ｇに沿った断面の概略図を示す。図４（ａ）と同様の機能を有する部分には同じ符号を付している。図１１（ｂ）に図１０のＧ−Ｆ−Ｈに沿った断面の概略図を示す。図１１（ｂ）は図４（ｂ）とまったく同様である。つまり、本実施例のＧ−Ｆ−Ｈに沿った断面は、実施例１のＢ−Ｃ−Ｄに沿った断面と同様である。
【０１３４】
図１１（ａ）が示すように、本実施例においては、光電変換部８で生じた電子は、制御電極２０１の下に配されたチャネル３０８を介して、第２のＯＦＤ領域２０２に排出可能となっている。第２のＯＦＤ領域２０２には、不図示のプラグが接続される。第２のＯＦＤ領域２０２は、プラグを介して不図示の配線２８に接続される。プラグはタングステンなどの金属で構成されうる。なお、図１１（ａ）の他の部分は全て実施例１と同様である。
【０１３５】
続いて本実施例の駆動方法について説明する。図１２に本実施例の撮像装置の駆動パルス図を示す。撮像領域２に配された全ての画素で露光期間が一致するグローパル電子シャッタ動作を行う場合のパルス図である。カッコ内の数字は行数を示しており、本図では、１行目、２行目の画素に供給される駆動パルスを示している。ＰＳＥＬは選択トランジスタのゲートに供給される駆動パルスを示している。ＰＲＥＳはリセットトランジスタのゲートに供給される駆動パルスを示している。ＰＴＸ１は第１制御ゲートに供給される駆動パルスを示している。ＰＴＸ２は第２制御ゲートに供給される駆動パルスを示している。ＰＴＸ３は第３制御ゲートに供給される駆動パルスを示している。ＰＴＸ４は第５制御ゲートに供給される駆動パルスを示している。ＰＭＲＥＳ１は第４制御ゲートに供給される駆動パルスを示している。ＰＴＳは、例えば列回路に配されたメモリ部により光信号をサンプルホールドするための駆動パルスを示している。ＰＴＮは、例えば列回路に配されたメモリ部によりノイズ信号をサンプルホールドするための駆動パルスを示している。全てハイレベルで導通状態となる。
【０１３６】
時刻ｔ１以前は、撮像領域２における全ての行のＰＲＥＳがハイレベルとなっている。このため、増幅部１５の入力ノードの電圧はリセットされている。ここで図５に示された他の全てのパルスはローレベルである。このため、光電変換部８において、光電変換によって生成した電子が蓄積されている。つまり、時刻ｔ１より前に露光期間が開始している。露光期間中は光電変換部８で生じた電子のうち所定量の電子は、第１保持部１０へ移動してもよい。露光期間中に全部の電荷が光電変換部８に蓄積されてもよい。
【０１３７】
時刻ｔ１において、ＰＲＥＳがハイレベルを維持した状態で、撮像領域２に配された全ての画素において、ＰＴＸ３がローレベルからハイレベルへ遷移する。これにより第２保持部１２がリセットされる。つまり、第２保持部１２の電荷がリセット部１７を介して排出される。時刻ｔ２において、撮像領域２に配された全ての画素において、ＰＴＸ３がハイレベルからローレベルへ遷移する。これにより、第２保持部１２のリセットが完了する。
【０１３８】
また、本実施例では、時刻ｔ１において、撮像領域２に配された全ての画素において、ＰＭＲＥＳ１がローレベルからハイレベルへ遷移する。これにより第１電荷排出部７が導通し、第１保持部１０の電子がＯＦＤ領域１１２に排出される。つまり、第１保持部１０がリセットされる。そのご、時刻ｔ２において、撮像領域２に配された全ての画素において、ＰＭＲＥＳ１がハイレベルからローレベルへ遷移する。これにより、第１保持部のリセットが完了する。このように、本実施例では、第１保持部１０へ電荷を転送する前に、第１保持部１０をリセットしている。
【０１３９】
時刻ｔ２から所定期間経過後、時刻ｔ３において撮像領域２における全ての行のＰＴＸ１がローレベルからハイレベルへ遷移し、時刻ｔ４において撮像領域２における全ての行のＰＴＸ１がハイレベルからローレベルへ遷移する。この動作により光電変換部８に蓄積された電子が第１保持部１０へ転送される。この動作により露光期間が終了する。
【０１４０】
時刻ｔｓｈにおいて、ＰＴＸ４がローレベルからハイレベルに遷移する。これによって、第２電荷排出部２９が導通状態になる。そのため、光電変換部８において光電変換によって生成した電子が、第２のＯＦＤ領域２０２に排出される。このように、本実施例では、第２電荷排出部２９が導通しているときが、シャッタ期間である。なお、時刻ｔｓｈにおいては、第１保持部１０が電子を保持している。
【０１４１】
時刻ｔ５において、撮像領域２に配された全ての行のＰＴＸ２がローレベルからハイレベルへ遷移し、時刻ｔ６において、撮像領域２に配された全ての行のＰＴＸ２がハイレベルからローレベルへ遷移する。この動作により、第１保持部１０で保持されていた電子が、第２保持部１２へ転送される。
【０１４２】
時刻ｔ７において、撮像装置に配された全ての行のＰＭＲＥＳ１がローレベルからハイレベルへ遷移する。これにより第１電荷排出部７が導通するため、第１保持部１０の電子がＯＦＤ領域１１２へ排出される。このように、本実施例では、時刻ｔ７から時刻ｔＡｃｃまでの期間に、第１電荷排出部７および第２電荷排出部２９の両方が導通している。
【０１４３】
時刻ｔ８において、ＰＳＥＬ（１）がローレベルからハイレベルへ遷移する。この動作により１行目の画素の信号が垂直信号線２０に出力され得る状態となる。更に、時刻ｔ８において、ＰＲＥＳ（１）がハイレベルからローレベルへ遷移する。これにより、増幅部１５の入力ノード１４のリセット動作が完了する。
【０１４４】
時刻ｔ９において、ＰＴＮがローレベルからハイレベルへ遷移し、時刻ｔ１０において、ＰＴＮがハイレベルからローレベルへ遷移する。この動作により例えば列回路に配されたノイズ信号用のメモリ部においてノイズ信号が保持される。
【０１４５】
時刻ｔ１１において、ＰＴＸ３（１）がローレベルからハイレベルへ遷移し、時刻ｔ１２においてＰＴＸ３（１）がハイレベルからローレベルへ遷移する。この動作により、１行目の画素の第２保持部１２で保持されていた電子が、増幅部１５の入力ノード１４に転送される。
【０１４６】
時刻ｔ１３においてＰＴＳがローレベルからハイレベルへ遷移し、時刻ｔ１４において、ＰＴＳがハイレベルからローレベルへ遷移する。この動作により例えば列回路に配された光信号用のメモリ部においてノイズ信号が重畳した光信号が保持される。
【０１４７】
時刻ｔ１５において、ＰＳＥＬ（１）がハイレベルからローレベルへ遷移する。この動作により１行目の画素の信号の読み出し期間が終了する。１行目の画素の読み出し期間は、時刻ｔ８から時刻ｔ１５までの期間となる。更に時刻ｔ１５において、ＰＲＥＳ（１）がローレベルからハイレベルへ遷移する。これにより、１行目の画素の増幅部１５の入力ノード１４のリセットが開始される。
【０１４８】
この後、時刻ｔ１６から時刻ｔ２３までの期間において、２行目の画素の信号の読み出しが行われる。１行目と同様の動作であるため詳細な説明は省略する。ハイレベルとなる駆動パルスの対象が２行目となる点が異なること以外は、時刻ｔ１６から時刻ｔ２３の各時刻における動作は、時刻ｔ８から時刻ｔ１５の各時刻における動作と同様である。
【０１４９】
ここで、時刻ｔ１５と時刻ｔ１６の間の時刻ｔＡｃｃにおいて、撮像装置に配された全ての行のＰＴＸ４およびＰＭＲＥＳ１がハイレベルからローレベルへ遷移する。これにより、光電変換によって生成した電子が光電変換部８および第１保持部に蓄積される。つまり、露光期間が開始される。
【０１５０】
本実施例では、時刻ｔＡｃｃに露光期間が開始する前まで、ＰＭＲＥＳ１がハイレベルである。つまり、露光期間が始まる前に第１保持部１０の電荷がＯＦＤ領域１１２に排出されうる。好適には、露光期間が始まる前に第１保持部１０の全ての電子が排出される。したがって、第１保持部１０での電子の蓄積を開始する時に、第１保持部１０に残っている電子を少なくする、あるいは完全になくすにすることができる。
【０１５１】
一方で、時刻ｔＡｃｃにおいては、２行目の画素の第２保持部１２が電子を保持している。本実施例では、第１保持部１０の電子を排出する第１電荷排出部７が配されたことにより、第２保持部１２が電子を保持しているときに、第１保持部１０の電子を排出することができる。
【０１５２】
なお、本実施例では、時刻ｔＡｃｃに第２電荷排出部２９のみを非導通状態としてもよい。このような動作によれば、第１保持部１０の電子を排出しつつ、光電変換によって生成した電子を光電変換部８に蓄積することができる。この場合、光電変換部８の電荷を第１保持部１０に転送する前に、ＰＭＲＥＳ１がハイレベルに遷移する。
【０１５３】
なお、図５では、時刻ｔ１５と時刻ｔ１６との間に、露光期間を開始する例を示している。しかし、露光期間を開始する時刻ｔＡｃｃはこれに限定されない。露光期間を開始する時刻ｔＡｃｃは、第１保持部１０から電子が転送される時刻ｔ６の後であれば、いつでもよい。
【０１５４】
このような動作によって撮像領域２に配された全ての画素で、露光期間を等しくすることが可能となる。本動作においては、第１保持部１２の転送までは撮像面全体で同時に行う。具体的な時刻としては時刻ｔ６である。その後、読み出し動作を繰り返すことで、撮像領域２における全ての行の読み出しを行なう。
【０１５５】
本実施例においては、第１電荷排出部７と第２電荷排出部２９とを独立に駆動することによって、撮像装置の駆動の自由度が向上する。たとえば、第１電荷転送部９が光電変換部８の電子を第１保持部１０に転送することで露光期間が終了してから、第２電荷転送部１１が第１保持部１０の電子を転送する前に、第２電荷排出部２９を導通する。このような動作によって、光電変換部８で発生した電子が第１保持部１０に混入せず、第２のＯＦＤ領域２０２に排出される。その結果、ノイズを低減することができる。
【０１５６】
また本実施例においては、第１電荷排出部７によって第１保持部１０の電子が排出され、第２電荷排出部２９によって光電変換部８の電子が排出される。このため、光電変換部８のポテンシャル、第１保持部１０のポテンシャル、およびその両者の間の第１電荷転送部９のポテンシャルの状態にかかわらず、シャッタ期間に発生する電子を排出できる。その結果、ノイズを低減することができる。
【０１５７】
続いて本実施例の画素におけるポテンシャルの関係について説明する。図１３乃至図１５は、図１２に示した駆動パルス図のそれぞれの期間においてのポテンシャル障壁の高さの関係を示したものである。図１３乃至図１５は、光電変換部８、第１電荷転送部９、第１保持部１０、第２電荷転送部１１、第２保持部１２、第３電荷転送部１３、増幅部１５の入力ノード１４（ＦＤ領域１０７）、第１電荷排出部７、ＯＦＤ領域１１２、第２電荷排出部２９、および第２のＯＦＤ領域２０２のポテンシャルを示している。実線で本実施例における画素のポテンシャルが示されている。ポテンシャルは信号電荷の位置エネルギーである。図１３乃至図１５では、図の下の方が信号電荷にとって低いポテンシャルを表し、図の上の方が信号電荷にとって高いポテンシャルを表す。
【０１５８】
図１３（ａ）は時刻ｔ１より前のポテンシャル状態を示す図である。第１電荷転送部９、第２電荷転送部１１、第３電荷転送部１３、第１電荷排出部７及び第２電荷排出部９が非導通状態である。そのため、第１電荷転送部９および第１電荷排出部７に生じるポテンシャル障壁が高くなっている。これにより、光電変換によって生成した電荷が、光電変換部８に保持される。
【０１５９】
本実施例では、このとき、第２電荷排出部２９のポテンシャルと、第１電荷転送部９のポテンシャルとがほぼ同じ高さである。第２電荷排出部２９のポテンシャルが第１電荷転送部９のポテンシャルより低くてもよい。あるいは、逆に第２電荷排出部２９のポテンシャルが第１電荷転送部９のポテンシャルより高くてもよい。２つのポテンシャルの高さが異なると、光電変換部８に所定量以上の電子が生じた場合に、ポテンシャルの低いほうのチャネルを介して電子が移動する。
【０１６０】
また、本実施例では、この状態において、光電変換部８のポテンシャル、第１保持部１０のポテンシャル、第２保持部１２のポテンシャルがほぼ同じである。これらのポテンシャルが異なる高さであってもよい。
【０１６１】
図１３（ｂ）は時刻ｔ１から時刻ｔ２までの期間におけるポテンシャル状態を示す図である。図１２で説明したように、時刻ｔ１から時刻ｔ２までの期間においては、第３電荷転送部１３にハイレベルのパルスが供給される。つまり第３電荷転送部１３において生じるポテンシャル障壁が低い状態となっている。これにより第２保持部１２の電子は、リセットトランジスタのドレイン（不図示）に排出される。第２保持部１２には電子が存在しないことが好ましい。また、第１電荷排出部７にハイレベルのパルスが供給される。つまり第１電荷排出部７において生じるポテンシャル障壁が低い状態となっている。これにより第１保持部１０の電子は、ＯＦＤ領域１１２に排出される。第１保持部１０には電子が存在しないことが好ましい。
【０１６２】
図１３（ｃ）は、時刻ｔ２から時刻ｔ３までの期間におけるポテンシャル状態を示す図である。第３電荷転送部１３および第１電荷排出部７が非導通となるため、第３電荷転送部１３および第１電荷排出部７のポテンシャル障壁が高くなる。この状態は、図１３（ａ）と同じである。
【０１６３】
図１３（ｄ）は、時刻ｔ３から時刻ｔ４までの期間におけるポテンシャル状態を示す図である。このとき、第１電荷転送部は導通状態である。これにより、光電変換部８で蓄積されていた電子が第１保持部１０に転送される。光電変換部８からの電子の転送効率を高めるためには、光電変換部８のポテンシャルよりも第１電荷転送部９の導通時のポテンシャル障壁が低くなっているとよい。更に、第１保持部１０のポテンシャルが光電変換部８のポテンシャルよりも低い方が良い。
【０１６４】
本実施例では、制御電極１０２が第１電荷転送部９と第１保持部１０とで兼用されている。そのため、第１電荷転送部９を導通させる駆動パルスが供給されると、第１保持部１０のポテンシャルも低くなる。これにより、図１３（ａ）が示すように、光電変換部８に電子がない場合のポテンシャルが、第１保持部１０のポテンシャルと同じあるいは低くなっていてもよい。
【０１６５】
図１４（ａ）は時刻ｔ４から時刻ｔｓｈまでの期間のポテンシャル状態を示す図である。第１電荷転送部９が非導通状態になった後であり、かつ、第２電荷転送部１１が導通状態となる前の状態を示している。また、第１電荷排出部７は非導通状態である。このため、第１保持部１０には第１電荷転送部９および第１電荷排出部７に生じるポテンシャル障壁で決まる量の電子が蓄積されている。
【０１６６】
図１４（ｂ）は時刻ｔｓｈから時刻ｔ５までの期間のポテンシャル状態を示す図である。第２電荷排出部２９が導通状態になる。つまり、第２電荷排出部２９のポテンシャル障壁が低い状態である。光電変換部８のポテンシャルより、第２電荷排出部２９のポテンシャルが低いことが好ましい。これにより、光電変換部８で生成した電荷が排出される。
【０１６７】
図１４（ｃ）は時刻ｔ５から時刻ｔ６までの期間のポテンシャル状態を示す図である。第２電荷転送部１１が導通状態になっている。これにより、第１保持部１０で保持されていた電子が第２電荷転送部１１を介して第２保持部１２に転送される。第１保持部１０からの電子の転送効率を高めるためには、第１保持部１０のポテンシャルよりも第２電荷転送部１１の導通時のポテンシャル障壁の高さが低い方がよい。更に、第２保持部１２のポテンシャルが第１保持部１０のポテンシャルよりも低い方が良い。
【０１６８】
本実施例では、制御電極１０４が第２電荷転送部１１と第２保持部１２とで兼用されている。そのため、第２電荷転送部１１を導通させる駆動パルスが供給されると、第２電荷転送部１１のポテンシャルが低くなるのに伴い、第２保持部１２のポテンシャルも低くなる。このため、図１３（ａ）が示すように、全ての電荷転送部が非導通状態の時に、第１保持部１０のポテンシャルが、第２保持部１２のポテンシャルと同じであってもよい。
【０１６９】
図１４（ｄ）は時刻ｔ６から時刻ｔ７までの期間のポテンシャル状態を示す図である。第２電荷転送部１１及び第３電荷転送部１３がともに非導通状態となっており、これらのポテンシャル障壁により第２保持部１２が電子を蓄積している。
【０１７０】
時刻ｔ７において第１電荷排出部７が導通状態になると、図１４（ｄ）の第１電荷排出部７のポテンシャル障壁が低くなる。これにより、第１保持部１０の電子がＯＦＤ領域１１２に排出される。
【０１７１】
図１５（ａ）は、時刻ｔＡｃｃにおいて、第１電荷排出部７と第２電荷排出部２９が非導通状態になったときのポテンシャル状態を示す。なお、図１５（ａ）は、このとき第２保持部１２で電荷が蓄積されている２行目の画素のポテンシャル状態を示している。図１５（ａ）が示すように、第２保持部１２で電荷を保持しつつ、露光期間を開始することができる。
【０１７２】
図１５（ｂ）は時刻ｔ１９から時刻ｔ２０までの期間における２行目の画素のポテンシャル状態を示す。第２保持部１２の電子が増幅部１５の入力ノード１４に転送される。図１５（ｃ）は時刻ｔ２０から時刻ｔ２２までの期間における２行目の画素のポテンシャル状態を示す。第３電荷転送部１３が非導通状態になる。
【０１７３】
なお、光電変換部８、第１電荷転送部９、第１保持部１０、第２電荷転送部１１、第２保持部１２、第３電荷転送部１３、増幅部１５の入力ノード１４、第１電荷排出部７、ＯＦＤ領域１１２のポテンシャルは、実施例１と同様であってもよい。
【０１７４】
本実施例においては、図１３（ｄ）が示すように第１電荷転送部９が導通状態のとき、第１保持部１０のポテンシャルが光電変換部８のポテンシャルより低い。このような構成においては、第１保持部１０に第１電荷排出部が接続されることによって、第１保持部１０の電子を排出しやすくなる。これは、光電変換部８のポテンシャルのほうが高いため、光電変換部８を介して第１保持部１０の電子を排出することが困難だからである。
【０１７５】
なお、本実施例において、第１電荷排出部７が省略されてもよい。この場合、第１電荷転送部９が導通状態の時に、第１保持部１０のポテンシャルが光電変換部８のポテンシャルより高くなることで、第１保持部１０の電荷が排出されうる。
【０１７６】
図１６に第１電荷排出部７が省略された画素において、第１保持部１０がリセットされているときのポテンシャル状態を示す。第１保持部１０のポテンシャルより、第１電荷転送部９のポテンシャルが低い。第１電荷転送部９のポテンシャルより、光電変換部８のポテンシャルが低い。そして、光電変換部８のポテンシャルより第２電荷排出部２９のポテンシャルが低い。これにより、第１保持部１０の電子が、第２のＯＦＤ領域２０２に排出される。
【０１７７】
このようなポテンシャル状態が、第１保持部１０を構成する半導体領域と、光電変換部８を構成する半導体領域の不純物濃度の関係によって形成されてもよい。あるいは、第１保持部１０の制御電極に印加される電圧によって、上述のポテンシャル状態が形成されてもよい。このとき、第１電荷転送部９の制御電極と、第１保持部１０の制御電極とが電気的に分離されているとよい。これによって、第１電荷転送部９のポテンシャルと、第１保持部１０のポテンシャルとを独立に制御することができる。そのため、第１保持部１０のポテンシャルを光電変換部８より高くすることが容易である。
【０１７８】
また、本実施例においては、図１４（ｃ）が示すように、第２電荷転送部１１が導通状態のときに、第２保持部１２のポテンシャルが第１保持部１０のポテンシャルより低い。このようなポテンシャル状態によって、第１保持部１０から第２保持部１２への電荷の転送を効率的に行うことができる。あるいは、このようなポテンシャル状態によって、第１保持部１０から第２保持部１２への完全空乏転送が可能となる。完全空乏転送とは、第１保持部１０を構成するＮ型半導体領域１０３の全体が空乏化することによって電荷が転送されることである。
【０１７９】
第２電荷転送部１１が導通状態のときに、第２保持部１２のポテンシャルが第１保持部１０のポテンシャルより低い構成では、増幅部１５の入力ノード１４にリセット部を接続することが好ましい。これにより、増幅部１５の入力ノード１４を介して第２保持部１２の電子を排出することができる。つまり、増幅部１５の入力ノード１４を介して第２保持部１２をリセットすることができる。第１保持部１０のポテンシャルのほうが高いため、第１保持部１０を介して第２保持部１２の電子を排出することが困難だからである。
【０１８０】
また、第２保持部１２では行によって電子を保持する期間が異なりうる。そのため、第２保持部１２で生じるノイズが大きいとシェーディングとなり画質が低下する可能性がある。これに対し、第２保持部に接続されるチャネルの数を少なくすることで、第２保持部１２で生じるノイズを低減することができる。チャネルはポテンシャルが制御される電荷の転送経路である。具体的には、第２保持部１２に接続されるチャネルの数は２つであることが良い。１つは、第１保持部１０から第２保持部１２への電荷の転送経路である。もう１つは、第２保持部１２から入力ノード１４への電荷の転送経路である。なお、第２保持部１２から溢れた電荷が移動する別の経路があってもよい。
【０１８１】
以上に説明したように、本実施例においては第１保持部１０の電荷を排出することができる。このような構成によれば、撮像装置の画質を向上させることができる。
【実施例３】
【０１８２】
本発明に係る撮像装置の別の実施例について説明する。第２保持部１２に接続された第３電荷排出部３０を有する点において、本実施例は実施例２と異なる。他の部分は、全て実施例１または実施例２と同様である。そこで、本実施例において、実施例１および実施例２と異なる点のみを説明し、他の部分については説明を省略する。
【０１８３】
本実施例の撮像装置の全体ブロック構成は実施例１あるいは実施例２と同様である。つまり、図１が、本実施例の撮像装置の全体ブロック図である。
【０１８４】
図１７に本実施例の撮像装置の等価回路を示す。図２または図９と同様の機能を有する部分については、図２または図９と同じ符号を付し、詳細な説明は省略する。ここでは、２行３列の計６画素を示しているが、更に多数の画素を配して撮像領域が構成されていてもよい。
【０１８５】
本実施例においては、画素が第３電荷排出部３０を含む。第３電荷排出部３０は第２保持部１２の電子をＯＦＤ領域へ転送する。ＯＦＤ領域は電荷が排出される電荷排出ノードである。ＯＦＤ領域は、例えば電源電圧を供給する配線３１に電気的に接続されたＮ型の半導体領域により構成することができる。第３電荷排出部３０は半導体基板上に絶縁膜を介して配された制御電極を含んで構成され得る。
【０１８６】
第６転送制御配線３２は、第３電荷排出部３０を構成する制御電極（以下、第６制御ゲート）に駆動パルスＰＭＲＥＳ２を供給する。第６制御ゲートに供給されるパルス値により、第６５制御ゲート下の半導体領域のポテンシャル障壁の高さを変化させることが可能となる。つまり、第３電荷排出部３０は、制御電極の下に配される電荷転送経路のポテンシャルを制御することができる。本実施例の画素の他の部分は、すべて実施例１と同様である。
【０１８７】
本実施例は、図１７に例示した等価回路により示される画素構成において、光電変換部８と第１保持部１０との間の電気的経路が以下の構成を有しうる。その構成とは、光電変換部８と第１保持部１０との間の電気経路に配された第１電荷転送部９が非導通状態で、光電変換部８から第１保持部１０へ電子が移動可能な構成である。ここで非導通状態とは、第１電荷転送部９に供給されるパルス値のうち、生じるポテンシャル障壁が最も高いパルス値を供給された状態である。したがって、第１電荷転送部９の非導通状態は、第１電荷転送部９がいわゆる完全なオフになっている必要はなく、完全にオンした場合に比べて何らかのポテンシャル障壁が生じている状態も含む。
【０１８８】
具体的な構成としては、例えば第１電荷転送部９がＭＯＳトランジスタであるとすると、このＭＯＳトランジスタを埋め込みチャネル構造とすることで実現することができる。より一般的にいえば、第１電荷転送部９が非導通状態の時に表面よりも深い領域に表面よりも電子に対するポテンシャル障壁が低くなっている部分が存在している構成である。この場合には第１電荷転送部９に供給される駆動パルスを固定値とすることもできる。つまり導通状態と非導通状態との２状態を切り替え可能な構成としなくとも固定のポテンシャル障壁としても良い。
【０１８９】
このような構成によれば、光電変換部８に光が入射した際に光電変換により生成した電子の大半が露光期間中に第１保持部１０へ移動する。したがって、撮像領域２に配された全ての画素において、第１保持部１０から第２保持部１２への電荷の転送を並行して行うことで、撮像領域２に配された全ての画素の蓄積時間を揃えることが可能となる。
【０１９０】
更に、第１電荷転送部９が非導通状態となっていると表面にホールが蓄積される。そして、電子が移動するチャネルが表面よりも所定深さの部分に存在するため、半導体基板と絶縁膜との界面を電子が移動する場合に比べて暗電流の影響を低減することが可能となる。
【０１９１】
あるいは、光電変換部８と第１保持部１０との間の電気的経路は別の構成を有してもよい。別の構成とは、光電変換部８と第１保持部１０との間の電気経路に配された第１電荷転送部９が非導通状態で、光電変換部８から第１保持部１０へ電子が移動しない構成である。ここで非導通状態とは、第１電荷転送部９に供給されるパルス値のうち、生じるポテンシャル障壁が最も高いパルス値を供給された状態である。これは言い換えると光電変換により生成した発生した電子の大半を光電変換部８に蓄積する構成である。
【０１９２】
光電変換部８で電子を蓄積している期間において、第１電荷転送部９におけるポテンシャル障壁よりも低いポテンシャル障壁が形成されることにより、光電変換部８から第１保持部１０へ電子が移動しない構成を得ることができる。具体的な構成としては、第１電荷転送部９および第２電荷排出部２９が非導通状態であるときに、第１制御ゲートの下に形成されるポテンシャル障壁が、第５制御ゲートの下に形成されるポテンシャル障壁よりも高い。なお、第１電荷転送部９および第２電荷排出部７が非導通状態であるときに、光電変換部８において電子が蓄積されうる。
【０１９３】
このような構成によれば、光電変換部８に光が入射した際に光電変換により生成した電子の大半が露光期間中に光電変換部８に蓄積される。したがって、撮像領域２に配された全ての画素において並行して、光電変換部８に蓄積された電荷を第１保持部１０へ転送することにより、全ての画素の蓄積時間を揃えることが可能となる。
【０１９４】
図１８を用いて、本実施例の画素の具体的な構造を説明する。図３または図１０と同様の機能を有する部分には同じ符号を付してある。図３または図１０と同じ符号が付された部分については、実施例１または実施例２と同様であるため、詳細な説明は省略する。
【０１９５】
図１８に本実施例の撮像装置の上面図を示す。ここでは２行３列の計６画素を示しているが更に多数の画素が配されて撮像領域を構成していてもよい。
【０１９６】
画素１００は、第３電荷排出部３０を構成する制御電極２０３を有している。そのほかの部分は実施例１と同様である。なお、図１８では、第３電荷排出部３０の電荷排出ノードが隣接する画素の第１電荷排出部７（制御電極１１１）の電荷排出ノードと共通のＯＦＤ領域である。これに限ることなく、第１電荷排出部７の電荷排出ノードと、第３電荷排出部３０の電荷排出ノードが別の半導体領域であってもよい。また、第３電荷排出部３０の電荷排出ノードは、リセットトランジスタ、選択トランジスタ、増幅トランジスタのソースあるいはドレインと兼用されてもよい。
【０１９７】
第３電荷排出部３０に含まれる制御電極２０３は、平面視において、Ｎ型半導体領域１０５と隣り合って配される。このような配置により、第３電荷排出部３０が第２保持部１２の電荷を排出することができる。第３電荷排出部３０が、制御電極２０３、Ｎ型半導体領域１０５、ＯＦＤ領域１１２で構成されるＭＯＳトランジスタであってもよい。
【０１９８】
本実施例の断面構造は実施例１または実施例２と同様であってもよい。また、本実施例の駆動方法は、実施例１または実施例２と同様であってもよい。ただし、第２保持部１２をリセットするときに、第３電荷排出部３０を導通させる。
【実施例４】
【０１９９】
本発明に係る撮像システムの実施例について説明する。撮像システムとして、デジタルスチルカメラ、デジタルカムコーダ、複写機、ファックス、携帯電話、車載カメラ、観測衛星などがあげられる。図１９に、撮像システムの例としてデジタルスチルカメラのブロック図を示す。
【０２００】
図１９において、１００１はレンズの保護のためのバリア、１００２は被写体の光学像を撮像装置１００４に結像させるレンズ、１００３はレンズ１００２を通った光量を可変するための絞りである。１００４は上述の各実施例で説明した撮像装置であって、レンズ１００２により結像された光学像を画像データとして変換する。ここで、撮像装置１００４の半導体基板にはＡＤ変換部が形成されているものとする。１００７は撮像装置１００４より出力された撮像データに各種の補正やデータを圧縮する信号処理部である。そして、図１９において、１００８は撮像装置１００４および信号処理部１００７に、各種タイミング信号を出力するタイミング発生部、１００９はデジタルスチルカメラ全体を制御する全体制御部である。１０１０は画像データを一時的に記憶する為のフレームメモリ部、１０１１は記録媒体に記録または読み出しを行うためのインターフェース部、１０１２は撮像データの記録または読み出しを行う為の半導体メモリ等の着脱可能な記録媒体である。そして、１０１３は外部コンピュータ等と通信する為のインターフェース部である。ここで、タイミング信号などは撮像システムの外部から入力されてもよく、撮像システムは少なくとも撮像装置１００４と、撮像装置１００４から出力された撮像信号を処理する信号処理部１００７とを有すればよい。
【０２０１】
本実施例では、撮像装置１００４とＡＤ変換部とが同一の半導体基板に形成されている構成を説明した。しかし、撮像装置１００４とＡＤ変換部とが別の半導体基板に設けられていてもよい。また、撮像装置１００４と信号処理部１００７とが同一の基板上に形成されていてもよい。
【０２０２】
以上に述べたように、本発明に係る撮像装置を撮像システムに適用することが可能である。本発明に係る撮像装置を撮像システムに適用することにより、撮像システムの画質を向上することが可能となる。
【符号の説明】
【０２０３】
１  撮像装置
７  第１電荷排出部
８  光電変換部
１０  第１保持部
１２  第２保持部
１４  入力ノード
１５  増幅部
１６  配線
１１２  オーバーフロードレイン領域
【図１】
0005995457.tif 000002
【図２】
0005995457.tif 000003
【図３】
0005995457.tif 000004
【図４】
0005995457.tif 000005
【図５】
0005995457.tif 000006
【図６】
0005995457.tif 000007
【図７】
0005995457.tif 000008
【図８】
0005995457.tif 000009
【図９】
0005995457.tif 000010
【図１０】
0005995457.tif 000011
【図１１】
0005995457.tif 000012
【図１２】
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【図１３】
0005995457.tif 000014
【図１４】
0005995457.tif 000015
【図１５】
0005995457.tif 000016
【図１６】
0005995457.tif 000017
【図１７】
0005995457.tif 000018
【図１８】
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【図１９】
0005995457.tif 000020