(57)【特許請求の範囲】
【請求項１】
キャパシタを含む半導体装置であって、
前記キャパシタは、
下部電極と、
前記下部電極に接し、前記下部電極上に形成された結晶質酸化ジルコニウム膜と、前記結晶質酸化ジルコニウム上に形成された非晶質酸化アルミニウム膜と、前記非晶質酸化アルミニウム膜上に形成された非晶質ＺｒＡｌＯ膜を含む誘電体膜と、
前記誘電体膜上に形成される上部電極であって、前記非晶質ＺｒＡｌＯ膜と接する窒化チタンを含む上部電極と、
を備える半導体装置。
【請求項２】
前記結晶質酸化ジルコニウム膜の膜厚が４〜６ｎｍの範囲であり、前記非晶質酸化アルミニウム膜の膜厚が０．３〜１．０ｎｍの範囲であり、前記非晶質ＺｒＡｌＯ膜の膜厚が１．０〜５．０ｎｍの範囲である請求項１に記載の半導体装置。
【請求項３】
前記ＺｒＡｌＯ膜中のＡｌ濃度が、Ａｌ／（Ａｌ＋Ｚｒ）で表される金属原子比で５〜１０原子％の範囲である請求項２に記載の半導体装置。
【請求項４】
キャパシタを含む半導体装置であって、
前記キャパシタは、
下部電極と、
前記下部電極上に形成された酸化ジルコニウム膜と、前記酸化ジルコニウム上に形成された酸化アルミニウム膜と、前記酸化アルミニウム膜上に形成された非晶質ＺｒＡｌＯ膜を含む誘電体膜と、
前記誘電体膜上に形成された上部電極と、
を備えた半導体装置。
【請求項５】
前記酸化ジルコニウム膜が結晶質であり、前記酸化アルミニウム膜が非晶質である請求項４に記載の半導体装置。
【請求項６】
前記酸化ジルコニウム膜の厚みが４〜１０ｎｍの範囲である請求項４に記載の半導体装置。
【請求項７】
前記酸化ジルコニウム膜の厚みが４〜６ｎｍの範囲である請求項６に記載の半導体装置。
【請求項８】
前記酸化アルミニウム膜の厚みが０．３〜１．０ｎｍの範囲である請求項４に記載の半導体装置。
【請求項９】
前記酸化アルミニウム膜の厚みが０．３〜０．５ｎｍの範囲である請求項８に記載の半導体装置。
【請求項１０】
前記ＺｒＡｌＯ膜の厚みが１．０〜５．０ｎｍの範囲である請求項４に記載の半導体装置。
【請求項１１】
前記ＺｒＡｌＯ膜の厚みが１．０〜２．０ｎｍの範囲である請求項１０に記載の半導体装置。
【請求項１２】
前記ＺｒＡｌＯ膜中のＡｌ濃度が、Ａｌ／（Ａｌ＋Ｚｒ）で表される金属原子比で５〜１０原子％の範囲である請求項４に記載の半導体装置。
【請求項１３】
前記ＺｒＡｌＯ膜は、ＺｒＯとＡｌＯの積層体である請求項４に記載の半導体装置。
【請求項１４】
前記上部電極は、窒化チタン膜を含む請求項１３に記載の半導体装置。
【請求項１５】
前記窒化チタン膜は、前記ＺｒＯとＡｌＯの積層体の前記ＡｌＯ膜に接触しており、前記ＺｒＯとＡｌＯの積層体が一つの原子層蒸着法（ＡＬＤ）サイクルによって形成されている請求項１４に記載の半導体装置。
【請求項１６】
前記窒化チタン膜は８ｎｍ以上の膜厚を有する請求項１４に記載の半導体装置。
【請求項１７】
前記上部電極は、
前記窒化チタン膜と、
該窒化チタン膜上に形成された不純物ドープポリシリコン膜と、
金属プレート電極と
を含む請求項１４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、詳しくは、キャパシタ構造に関する。
【背景技術】
【０００２】
コンピューター及び他の電子機器において、高速動作が可能な半導体記憶装置としてＤＲＡＭ（Dynamic Random Access Memory）が用いられている。ＤＲＡＭは、メモリセルアレイと、それを駆動するための周辺回路とで主に構成される。メモリセルアレイは、マトリックス状に複数配列された、一つのスイッチングトランジスタと一つのキャパシタを単位構成要素として構成されている。
【０００３】
他の半導体装置と同様に、ＤＲＡＭにおいても高集積化の要求を満たすために、個々のセルの微細化が進められている。その結果、キャパシタを形成するために許容される平面面積が縮小され、記憶装置として必要な容量を確保することが困難となってきた。この問題の対策として、電極構造の立体化、上下部電極の金属材料化（ＭＩＭ構造）、容量絶縁膜の高誘電率化などの検討が進められてきた。この結果、技術レベルの標準指標として用いられる最小加工寸法（Ｆ値）が７０ｎｍ以下となる領域のＤＲＡＭでは、電極構造の立体化は必須構成となっており、また、上下部電極の金属材料化は既に実用化に至っている。したがって、これらの技術開発に基くキャパシタのさらなる特性向上は期待が薄くなっている。今後のさらなる微細化に対しては、最後に残された容量絶縁膜の高誘電率化によって、キャパシタの特性を向上させる検討が主流となっている。
【０００４】
容量絶縁膜の高誘電率化のなかでも、酸化ジルコニウム膜（以下、ＺｒＯ膜と記載する）の比誘電率は結晶化すると立方晶構造では３５、正方晶構造では４５と比較的大きく、且つバンドギャップが５．８eＶ程度あるためにリーク電流の抑制効果がある。一方で、結晶化膜は結晶粒界を介したリーク電流が増大する問題がある。
【０００５】
リーク電流を抑制するために、誘電体膜全体を非晶質膜とすることが提案されている。非晶質膜とすることで、結晶粒界に起因したリーク電流を抑制できるとしている。非晶質膜を形成するために、特許文献１では下地の電極層を非晶質膜として結晶性の膜が形成されないようにしている。しかしながら、非晶質の誘電体膜は、結晶質の誘電体膜と比較して比誘電率が低くなり、所望の容量を得るためには厚膜化しなければならない。特許文献２では、ＨｆＯ膜やＺｒＯ膜中にＹやＬａなどのイオン半径の大きい元素の酸化物を添加することで、非晶質でも比誘電率が３０以上の誘電体膜が得られるとしている。しかしながら、結晶質のＺｒＯ膜と比較して比誘電率は依然として低いままである。
【０００６】
結晶質のＺｒＯ膜を用いて、そのリーク電流を解決する策として、図１及び図２に示すような結晶ＺｒＯ膜１と非晶質酸化アルミニウム膜（以下、ＡｌＯ膜と記載する）２を組み合わせたＺｒＯ／ＡｌＯ／ＺｒＯ（以下、ＺＡＺ）構造やＺｒＯ／ＡｌＯスタック(以下、ＺＡ)構造が用いられている（特許文献３）。非晶質であるＡｌＯ膜を用いることで、単層ＺｒＯ膜の結晶粒界を介したリーク電流を抑制することが可能となった。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−１５８２２２号公報
【特許文献２】特開２００７−２６６４７４号公報
【特許文献３】特開２００６−１３５３３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかし、ＺＡＺ構造やＺＡ構造では、キャパシタの上部電極として形成する窒化チタン電極の膜厚が薄くなるという問題が生じている。例えば、目標の膜厚１０ｎｍで窒化チタンを熱ＣＶＤ法により成膜したところ、ＺＡＺ構造上では６ｎｍ程度しか成膜されておらず、上部窒化チタン電極の薄膜化により、良品率が低下してしまう問題が生じている。ＺＡ構造でも同様の傾向が見られる。
【０００９】
スパッタ法などにより窒化チタン膜を物理的に堆積する方法では、厚い膜厚に形成することができるが、スパッタ法はカバレジ性が極めて低く、立体構造のキャパシタには適用困難である。
【課題を解決するための手段】
【００１０】
即ち、本発明の一実施形態によれば、
下部電極と、
前記下部電極表面に形成された結晶質酸化ジルコニウムを含む誘電体膜と、
前記誘電体膜表面に形成された窒化チタンを含む上部電極と、
で構成されるキャパシタを含む半導体装置であって、
前記誘電体膜は、前記上部電極を構成する窒化チタンとの界面に非晶質膜を含む半導体装置が提供される。
【発明の効果】
【００１１】
上部電極として窒化チタン膜を形成する誘電体膜界面が非晶質膜であることにより、上部窒化チタン電極の薄膜化による良品率の低下を抑制することができる。
【図面の簡単な説明】
【００１２】
【図１】従来のＺＡＺ構造の誘電体膜の模式図である。
【図２】従来のＡＺ構造の誘電体膜の模式図である。
【図３】下地に対する窒化チタン膜の膜厚依存性を示す図である。
【図４】本発明の一実施形態に係る半導体装置の模式的断面図である。
【図５】実施例１に係る誘電体膜の模式図である。
【図６】実施例１に係る誘電体膜のＡＬＤシーケンスを示すフローチャートである。
【図７】実施例１に係る誘電体膜のＡＬＤタイミングチャートである。
【図８】結晶化アニールを施したＺｒＯ膜の比誘電率の膜厚依存性を示す図である。
【図９】実施例２に係る誘電体膜の模式図である。
【図１０】実施例２に係る誘電体膜のＡＬＤシーケンスを示すフローチャートである。
【図１１】実施例２に係る誘電体膜のＡＬＤタイミングチャートである。
【図１２】実施例３に係る誘電体膜の模式図である。
【図１３】実施例３に係る誘電体膜のＡＬＤシーケンスを示すフローチャートである。
【図１４】実施例３に係る誘電体膜のＡＬＤタイミングチャートである。
【図１５】アニールを施したＺｒＡｌＯ膜のＡｌ濃度と比誘電率の関係を示す図である。
【図１６】各実施例で作製したキャパシタのリーク電流特性を示す図である。
【発明を実施するための形態】
【００１３】
以下、具体的な実施例を挙げて本発明を説明するが、本発明はこれらの実施例のみに限定されるものではない。
【００１４】
［実施例１］
本発明の一実施形態に係るキャパシタ素子が適用されたメモリセルを有するＤＲＡＭの断面図を図４に示す。
【００１５】
図４に示すＤＲＡＭでは、半導体基板２００上にＤＲＡＭのメモリセルのスイッチング素子となるＭＯＳトランジスタ２０１を構成するため、半導体基板中に素子分離領域２０３を形成してメモリセルを形成する活性領域２０４を区分している。素子分離領域２０３はＳＴＩ（Shallow Trench Isolation）法などの公知の方法で形成できる。活性領域２０４にはＭＯＳトランジスタ２０１のソース／ドレイン電極となる拡散層領域２０５が形成されており、半導体基板２００上には不図示のゲート絶縁膜を介してゲート電極２０６が形成されている。ゲート電極２０６は、複数の活性領域２０４を跨ってライン状に形成されており、ワード線を構成している。図４に示す例では、一つの拡散層領域（便宜的にソース領域とする）を共有する２つのＭＯＳトランジスタで構成されるメモリセルを示しているが、これに限定されるものではない。各拡散層領域には第１層間絶縁膜２１０を貫通するセルコンタクトプラグ２０７，２０８，２０９が接続されており、ソース領域に接続されるセルコンタクトプラグ２０７には、ビアプラグ２１１を介してビット線２１２が接続されている。２つのＭＯＳトランジスタの共有されていない２つの拡散層領域（部宜的にドレイン領域と称す）に接続されるセルコンタクトプラグ２０８及び２０９には、それぞれ第２層間絶縁膜２１３を貫通する容量コンタクトプラグ２１４，２１５が接続されて、容量コンタクトプラグ２１４，２１５には、それぞれキャパシタ素子２１７が接続されている。キャパシタ素子２１７は、第３層間絶縁膜２１６を型枠として立体構造（この例ではシリンダ構造）に形成された下部電極２１７ａと、下部電極２１７ａの内表面に形成された誘電体膜２１７ｂと、誘電体膜２１７ｂ上に形成された上部電極２１７ｃで構成される。また、上部電極２１７ｃは誘電体膜２１７ｂと接するＴｉＮ膜を含み、ＴｉＮ膜上に不純物ドープポリシリコン膜及びＷ等の金属プレート電極を含んでいても良い。キャパシタ素子２１７上には、第４層間絶縁膜２１８，上層側配線層２２０、上層側配線層２２０を覆う第５層間絶縁膜２１９などを形成してＤＲＡＭが構成される。
【００１６】
図４に示す例では、最も単純な構成としてプレーナ型のＭＯＳトランジスタを用い、立体構造のキャパシタとしてシリンダ型下部電極を用いる場合について説明したが、これに限定されず、ＭＯＳトランジスタとしてリセスゲート型ＭＯＳトランジスタ、キャパシタ素子として、下部電極の外壁を利用するペデスタル型、外壁及び内壁を利用するクラウン型などであっても良い。
【００１７】
実施例１のキャパシタにおける誘電体膜は、図５の模式図に示すように、窒化チタン下部電極（不図示）上に第１ＺｒＯ膜１０１→第１ＡｌＯ膜１０２→第２ＺｒＯ膜１０３→第２ＡｌＯ膜１０４を積層に成膜したＺＡＺＡ構造からなる。第１ＺｒＯ膜１０１及び第２ＺｒＯ膜１０３は結晶質であり、第１ＡｌＯ膜１０２及び第２ＡｌＯ膜１０４は非晶質である。これらの膜は被覆性に優れているＡＬＤ(原子層成長：Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ)法により形成する。実施例１のＡＬＤシーケンスを図６に示す。図７は、実施例１に係る誘電体膜のＡＬＤタイミングチャートである。ＺｒＯ膜の材料となるジルコニウム材料ガス（Ｚｒソースと称す）として、例えばＴＥＭＡＺ（テトラキスエチルメチルアミノジルコニウム）が用いられる。また、ＡｌＯ膜の材料となるアルミニウム材料ガス（Ａｌソースと称す）として、例えばＴＭＡ（トリメチルアルミニウム）が用いられる。さらに、酸化反応に必要な酸化材料ガスとしてＯ３（オゾン）が用いられる。
【００１８】
まず、第１ＺｒＯ膜１０１を形成する。第１ＺｒＯ膜を形成する成膜シーケンス（ＺｒＯ成膜シーケンス）〔Ａ〕は、反応室へＺｒソースを供給し、窒化チタン下部電極表面にＺｒソースを吸着させ、パージと真空引きにより吸着しなかったＺｒソースを反応室から排出する。次に、Ｏ３ガスを反応室内へ供給し、下部電極（下地層）の表面に吸着しているＺｒソースと反応させ、酸化ジルコニウム（ＺｒＯ）とし、パージと真空引きにより未反応のＯ３ガス及び分解物を排出するサイクルを１サイクルとする。このサイクルを繰り返し行うことで、所望の膜厚のＺｒＯ膜が形成される。図８に結晶化アニールを施したＺｒＯ膜の比誘電率の膜厚依存性を示す。ＺｒＯ膜は薄くなると比誘電率が低下してしまうため、結晶ＺｒＯ膜厚は４〜１０ｎｍ、好ましくは４〜６ｎｍに設定することが望ましい。
【００１９】
次に、第１ＡｌＯ膜１０２を形成する。ＺｒＯ成膜シーケンス〔Ａ〕と同様に、ＡｌＯ成膜シーケンス〔Ｂ〕は、反応室へＡｌソースを供給し、第１ＺｒＯ膜１０１表面にＡｌソースを吸着させ、パージと真空引きにより吸着しなかったＡｌソースを反応室から排出する。次に、Ｏ３ガスを反応室内へ供給し、下地層の表面に吸着しているＡｌソースと反応させ、ＡｌＯが形成される。ＡｌＯ成膜サイクルを繰り返し所望の膜厚のＡｌＯ膜が形成される。第１ＡｌＯ膜１０２は第１ＺｒＯ膜１０１と第２ＺｒＯ膜１０３を分断するため、０．３〜１．０ｎｍ、好ましくは０．３〜０．５ｎｍの膜厚に設定することが望ましい。
【００２０】
続けて、第２ＺｒＯ膜１０３、第２ＡｌＯ膜１０４を上記と同様にして形成する（それぞれ、ＺｒＯ成膜シーケンス〔Ｃ〕、ＡｌＯ成膜シーケンス〔Ｄ〕と称す）。第２ＺｒＯ膜１０３の膜厚は第１ＺｒＯ膜１０１と同じく、４〜１０ｎｍ、好ましくは４〜６ｎｍに設定することが望ましい。第２ＡｌＯ膜１０４はＺｒＯ膜をキャップすることを目的としているため、０．１〜０．５ｎｍに設定することが望ましい。
【００２１】
立体構造内へ均一に成膜するためには、Ｚｒソース（ＴＥＭＡＺ）及びＡｌソース（ＴＭＡ）の供給時間はそれぞれ３０秒と９０秒とし、さらに十分に膜中の不純物を除去するためにはＯ３ガス供給時間は３００秒とすることが望ましい。また、ＡＬＤ法による成膜温度は、各原料ガスの分解温度より低い温度で成膜する必要があり、上記の原料ガスを用いる場合、３００℃以下の温度で成膜する。このような温度で成膜されるＺｒＯ膜は明確な結晶粒界を有する多結晶状態ではなく微結晶状態で成膜されるが、上部電極として窒化チタンを成膜する熱ＣＶＤ法による昇温段階で結晶化され、多結晶状態となる。ＡｌＯ膜は、膜厚が薄いこと及びＡｌＯの結晶化温度が高いことから、窒化チタン膜の成膜段階では結晶化されず、非晶質のままである。
【００２２】
次いで、ＺＡＺＡ構造の誘電体膜上に接する窒化チタン膜を含む上部電極を形成することでキャパシタが構成される。窒化チタン膜の成膜は、立体構造への適用を考慮して、四塩化チタン（ＴｉＣｌ４）とアンモニア（ＮＨ３）を反応ガスとするＣＶＤ法により形成した。堆積温度は４５０℃、設定膜厚は１０ｎｍとした。
【００２３】
実施例１では、窒化チタン上部電極形成時の昇温でＺｒＯ膜を結晶化させているが、窒化チタン上部電極形成前にアニールを施してＺｒＯ膜を結晶化させても良い。
【００２４】
また、実施例１では第１ＺｒＯ膜→第１ＡｌＯ膜→第２ＺｒＯ膜を連続で成膜しているが、第１ＺｒＯ膜→結晶化アニール→第１ＡｌＯ膜→第２ＺｒＯ膜→結晶化アニール→第２ＡｌＯ膜というように、各ＺｒＯ膜成膜後に結晶化アニール工程を有していても良い。このような結晶化アニールは、３５０℃以上、好ましくは４００℃以上の温度で実施される。また、結晶化アニールの雰囲気はどのような雰囲気でも良いが、下部電極のＴｉＮ膜の酸化を避けるため、非酸化性雰囲気、例えば、窒素ガス等の不活性ガス中で実施することが好ましく、あるいは窒化チタン上部電極形成時の昇温が結晶化アニール兼ねる場合はアンモニアガス雰囲気中でも良い。
【００２５】
図３に示すように、実施例１のＺＡＺＡ構造の誘電体膜を用いることにより、上部電極における窒化チタン膜厚は８ｎｍ程度まで回復しており、従来例のＺＡＺ構造と比較して薄膜化に対する抑制効果があることが確認された。
【００２６】
［実施例２］
実施例２のキャパシタにおける誘電体膜は、図９に示すように、窒化チタン下部電極（不図示）上に第１ＺｒＯ膜３０１→ＡｌＯ膜３０２→第２ＺｒＯ膜３０３を積層に成膜し、第１ＺｒＯ膜３０１に対して第２ＺｒＯ膜３０３の膜厚を薄くした非対称ＺＡＺ構造からなる。第１ＺｒＯ膜３０１は、実施例１と同様に結晶質の膜であり、第２ＺｒＯ膜は非結晶の膜である。実施例２における成膜シーケンスとタイミングチャートを図１０、図１１にそれぞれ示す。
【００２７】
実施例２の非対称ＺＡＺ構造は、実施例１と同じく、ＡＬＤ法により形成する。第１ＺｒＯ膜は結晶質の膜として形成するため、４〜１０ｎｍ、好ましくは４〜６ｎｍに設定することが望ましい。また、ＡｌＯ膜はＺｒＯ膜を分断するため、０．３〜１．０ｎｍ、好ましくは０．３〜０．５ｎｍに設定することが望ましい。第２ＺｒＯ膜は非晶質膜として形成するため、２ｎｍ以下、好ましくは１．０〜２．０ｎｍに設定することが望ましい。
【００２８】
次いで、このように形成した非対称ＺＡＺ構造の誘電体膜上に接する窒化チタン膜を含む上部電極を形成することでキャパシタが構成される。窒化チタン膜は実施例１と同様に熱ＣＶＤ法で形成する。
【００２９】
実施例２でも、上部電極としての窒化チタン膜形成時の昇温で第１ＺｒＯ膜を結晶化させているが、第１ＺｒＯ膜を、窒化チタン膜成膜前にアニールを施して結晶化させても良い。第２ＺｒＯ膜は膜厚が薄いために結晶化せず、非晶質のままである。
【００３０】
また、第１ＺｒＯ膜→ＡｌＯ→第２ＺｒＯ膜を連続で成膜しているが、第１ＺｒＯ膜成膜後に結晶化アニールを施してからＡｌＯ膜→第２ＺｒＯ膜を成膜しても良い。
【００３１】
図３に示すように、実施例２の非対称ＺＡＺ構造は、実施例１よりも上部電極としての窒化チタン膜の薄膜化に対する抑制効果が大きいことを見出した。
【００３２】
［実施例３］
実施例３のキャパシタは、図１２に示すように、窒化チタン下部電極（不図示）上にＺｒＯ膜４０１→ＡｌＯ膜４０２→ＺｒＡｌＯ膜４０３を積層に成膜したＺｒＡｌＯ／ＡｌＯ／ＺｒＯ構造からなる誘電体膜を有する。ＺｒＯ膜４０１は結晶質、ＡｌＯ膜は非晶質である。ＺｒＡｌＯ膜４０３とはＺｒＯ膜とＡｌＯ膜をラミネート状に成膜した非晶質膜である。実施例３における成膜シーケンスとタイミングチャートを図１３、図１４にそれぞれ示す。同図に示すように、ＺｒＯ膜４０１、ＡｌＯ膜４０２の成膜シーケンス〔Ａ〕、〔Ｂ〕は実施例１，２と同様であり、ＺｒＡｌＯ膜４０３の成膜シーケンス〔Ｅ〕はＺｒＯ膜の成膜シーケンス〔Ｃ１〕、〔Ｃ２〕・・・と、ＡｌＯ膜の成膜シーケンス〔Ｄ１〕、〔Ｄ２〕・・・とを交互に繰り返して行う。なお、この例では、ＡｌＯ膜の成膜シーケンス〔Ｄ１〕、〔Ｄ２〕・・・はそれぞれ１サイクルのみ行う例を示しているが、これに限定されるものではない。
【００３３】
実施例３のＺｒＡｌＯ／ＡｌＯ／ＺｒＯ構造の誘電体膜は、実施例１や実施例２と同じく、ＡＬＤ法により形成する。ＺｒＯ膜４０１は結晶質膜として形成するため、４〜１０ｎｍ、好ましくは４〜６ｎｍに設定することが望ましい。また、ＡｌＯ膜４０２はＺｒＯ膜を分断するため、０．３〜１．０ｎｍ、好ましくは０．３〜０．５ｎｍに設定することが望ましい。
【００３４】
ＺｒＡｌＯ膜４０３は１．０〜５．０ｎｍ、好ましくは１．０〜２．０ｎｍに設定することが望ましい。図１５にアニールを施したＺｒＡｌＯ膜のＡｌ濃度と比誘電率を示しているが、Ａｌ濃度が５ａｔ％未満では結晶化してしまい、１０ａｔ％を超えると比誘電率の低下が大きいため、非晶質ＺｒＡｌＯ膜４０３のＡｌ濃度は５〜１０ａｔ％に設定することが望ましい。また、最上層はＺｒＯ膜とＡｌＯ層のいずれでも良いが、ＡｌＯ層であることが望ましい。
【００３５】
ＺｒＡｌＯ膜中のＡｌ濃度は５〜１０ａｔ％に制御するが、ＺｒＡｌＯ膜が非晶質である限り、膜中のＡｌ分布は均一でも不均一でも良い。
【００３６】
次いで、ＺｒＡｌＯ／ＡｌＯ／ＺｒＯ構造の誘電体膜上に接する窒化チタン膜を含む上部電極を形成することでキャパシタが構成される。
【００３７】
実施例３でも、上部電極としての窒化チタン膜の形成時の昇温でＺｒＯ膜４０１を結晶化させているが、窒化チタン膜形成前にアニールを施してＺｒＯ膜４０１を結晶化させても良い。
【００３８】
また、ＺｒＯ→ＡｌＯ→ＺｒＡｌＯ膜を連続で成膜しているが、ＺｒＯ膜４０１成膜後に結晶化アニールを施してからＡｌＯ膜４０２→ＺｒＡｌＯ膜４０３を成膜しても良い。
【００３９】
図３に示すように、実施例３のＺｒＡｌＯ／ＡｌＯ／ＺｒＯ構造は、実施例１及び実施例２よりも上部電極としての窒化チタン膜の薄膜化に対する抑制効果がさらに大きいことを見出した。
【００４０】
図１６に、各実施例で作製したキャパシタのリーク電流特性を示す。図１６に示すとおり、実施例３は実施例２と比較してリーク電流特性が優れている。
【符号の説明】
【００４１】
１０１  第１ＺｒＯ膜
１０２  第１ＡｌＯ膜
１０３  第２ＺｒＯ膜
１０４  第２ＡｌＯ膜
２００  半導体基板
２０１  ＭＯＳトランジスタ
２０３  素子分離領域
２０４  活性領域
２０５  拡散層
２０６  ゲート電極
２０７〜２０９  セルコンタクトプラグ
２１０  第１層間絶縁膜
２１１  ビアプラグ
２１２  ビット線
２１３  第２層間絶縁膜
２１４，２１５  容量コンタクトプラグ
２１６  第３層間絶縁膜
２１７  キャパシタ素子
２１７ａ  下部電極
２１７ｂ  誘電体膜
２１７ｃ  上部電極
２１８  第４層間絶縁膜
２１９  第５層間絶縁膜
２２０  上層側配線層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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