(57)【特許請求の範囲】
【請求項１】
ＰＷＭ信号に基づいてモータを駆動する駆動回路に対し、入力信号のデューティ比に応じた前記ＰＷＭ信号を出力するＰＷＭ信号出力回路であって、
前記モータの回転速度に応じた周期を有するとともに論理レベルが交互に変化する速度信号に基づいて、前記速度信号が一方の論理レベル及び他方の論理レベルとなる夫々の期間をクロック信号に基づいて検出する検出部と、
前記検出部で検出された夫々の期間を前記クロック信号に基づいて第１〜第３の期間に分割する分割部と、
前記第１の期間において、前記モータのモータコイルに流れる電流を増加させるべく、前記クロック信号に基づいて前記ＰＷＭ信号のデューティ比が前記入力信号のデューティ比に向かって第１の変化量の割合で直線的に変化するよう前記ＰＷＭ信号のデューティ比を制御して出力する第１出力部と、
前記第２の期間において、前記モータコイルに流れる電流を一定とすべく、前記クロック信号に基づいて前記ＰＷＭ信号のデューティ比が前記入力信号のデューティ比で一定になるよう前記ＰＷＭ信号のデューティ比を制御して出力する第２出力部と、
前記第３の期間において、前記モータコイルに流れる電流を減少させるべく、前記クロック信号に基づいて前記ＰＷＭ信号のデューティ比が前記入力信号のデューティ比から第２の変化量の割合で直線的に変化するよう前記ＰＷＭ信号のデューティ比を制御して出力する第３出力部と、
を備えることを特徴とするＰＷＭ信号出力回路。
【請求項２】
請求項１に記載のＰＷＭ信号出力回路であって、
クロック信号に同期してカウント値を変化させるカウンタを更に備え、
前記第１出力部は、
前記入力信号のデューティ比に応じた値と、前記第１の期間における前記カウンタのカウント値の第１の変化量と、前記カウンタのカウント値とに基づいて、前記ＰＷＭ信号のデューティ比を制御して出力し、
前記第３出力部は、
前記入力信号のデューティ比に応じた値と、前記第３の期間における前記カウンタのカウント値の第２の変化量と、前記カウンタのカウント値とに基づいて、前記ＰＷＭ信号のデューティ比を制御して出力すること、
を特徴とするＰＷＭ信号出力回路。
【請求項３】
請求項２に記載のＰＷＭ信号出力回路であって、
前記第１出力部は、
前記入力信号のデューティ比に応じた値と前記カウンタのカウント値との積を前記第１の変化量で除算する第１演算部と、
前記第１演算部の演算結果に応じたデューティ比の前記ＰＷＭ信号を生成する第１生成部と、
を含み、
前記第３出力部は、
前記入力信号のデューティ比に応じた値と前記カウンタのカウント値に応じた値との積を前記第２の変化量で除算する第２演算部と、
前記第２演算部の演算結果に応じたデューティ比の前記ＰＷＭ信号を生成する第２生成部と、
を含むことを特徴とするＰＷＭ信号出力回路。
【請求項４】
請求項３に記載のＰＷＭ信号出力回路であって、
前記入力信号のデューティ比を算出するデューティ算出部を更に備え、
前記第１演算部は、
検出された前記デューティ比を示す値と前記カウンタのカウント値との積を前記第１の変化量で除算し、
前記第２演算部は、
検出された前記デューティ比を示す値と前記カウンタのカウント値に応じた値との積を前記第２の変化量で除算すること、
を特徴とするＰＷＭ信号出力回路。
【請求項５】
請求項３または請求項４に記載のＰＷＭ信号出力回路であって、
前記分割部は、
前記第３の期間を第４の期間と第５の期間とに更に分割し、
前記第３出力部は、
前記第４の期間における前記ＰＷＭ信号のデューティ比の変化が前記第５の期間における前記ＰＷＭ信号のデューティ比の変化よりも緩やかになるよう、前記第２演算部の演算結果に対し所定の演算処理を施して出力する第３演算部を更に含み、
前記第２生成部は、
前記第３演算部の演算結果に応じたデューティ比の前記ＰＷＭ信号を生成すること、
を特徴とするＰＷＭ信号出力回路。
【請求項６】
請求項２〜５の何れか一項に記載のＰＷＭ信号出力回路であって、
前記検出部は、
前記カウンタのカウント値に基づいて、前記夫々の期間を検出すること、
を特徴とするＰＷＭ信号出力回路。
【請求項７】
請求項３に記載のＰＷＭ信号出力回路であって、
前記入力信号の論理レベルのうち一方の論理レベルの期間を検出する期間検出部と、
前記第１演算部は、
前記期間検出部で検出された前記一方の論理レベルの期間を示す値と前記カウンタのカウント値との積を、前記第１の変化量で除算し、
前記第１生成部は、
前記第１演算部の演算結果に応じたデューティ比の前記ＰＷＭ信号を、前記入力信号に同期して生成すること、
前記第２演算部は、
前記期間検出部で検出された前記一方の論理レベルの期間を示す値と前記カウンタのカウント値との積を、前記第２の変化量で除算し、
前記第２生成部は、
前記第２演算部の演算結果に応じたデューティ比の前記ＰＷＭ信号を、前記入力信号に同期して生成すること、
を特徴とするＰＷＭ信号出力回路。
【請求項８】
請求項１〜請求項７の何れか一項に記載のＰＷＭ信号出力回路であって、
前記第１の期間が開始された後に、前記第１の期間より短い期間だけ前記駆動回路の動作が停止させ、前記第３の期間が終了する前に、前記第３の期間より短い期間だけ前記駆動回路の動作を停止させる停止部を更に含むこと、
を特徴とするＰＷＭ信号出力回路。
【請求項９】
請求項１〜請求項８の何れか一項に記載のＰＷＭ信号出力回路であって、
前記入力信号のデューティ比が所定値より大きいか否かを判定する判定部と、
前記入力信号のデューティ比が前記所定値より大きいことが判定された場合には、前記駆動回路を同期整流方式で動作させ、前記入力信号のデューティ比が前記所定値より小さいことが判定された場合には、前記駆動回路をダイオード整流方式で動作させる制御部と、
を備え、
前記同期整流方式は、電源と接地との間に直列接続された第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタと、前記電源と前記接地との間に直列接続された第２のＰＭＯＳトランジスタ及び第２のＮＭＯＳトランジスタと、を含み、前記第１のＰＭＯＳトランジスタと前記第１のＮＭＯＳトランジスタの間の第１の接続点と、前記第２のＰＭＯＳトランジスタと前記第２のＮＭＯＳトランジスタの間の第２の接続点と、の間にモータコイルが接続される前記駆動回路に対して、前記第２のＰＭＯＳトランジスタをオフし、前記第２のＮＭＯＳトランジスタをオンするとき、前記第１のＰＭＯＳトランジスタと前記第１のＮＭＯＳトランジスタを相補的にスイッチングし、前記第１のＰＭＯＳトランジスタをオフし、前記第１のＮＭＯＳトランジスタをオンするとき、前記第２のＰＭＯＳトランジスタと前記第２のＮＭＯＳトランジスタを相補的にスイッチングする方式であり、
前記ダイオード整流方式は、前記駆動回路に対して、前記第２のＰＭＯＳトランジスタと前記第１のＮＭＯＳトランジスタをオフし、前記第１のＰＭＯＳトランジスタをスイッチングし、前記第２のＮＭＯＳトランジスタがオンのとき、前記第１のＰＭＯＳトランジスタがオフの期間に前記モータコイルに流れる駆動電流を前記第１のＮＭＯＳトランジスタの第１のボディダイオードに流し、前記第１のＰＭＯＳトランジスタと前記第２のＮＭＯＳトランジスタをオフし、前記第２のＰＭＯＳトランジスタをスイッチングし、前記第１のＮＭＯＳトランジスタがオンのとき、前記第２のＰＭＯＳトランジスタがオフの期間に前記モータコイルに流れる駆動電流を前記第２のＮＭＯＳトランジスタの第２のボディダイオードに流す方式である
ことを特徴とするＰＷＭ信号出力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＷＭ信号出力回路に関する。
【背景技術】
【０００２】
モータコイルの電流を緩やかに変化させつつ、モータを駆動するモータ駆動回路としては、ＢＴＬ（Bridged Transformer Less）方式のモータ駆動回路や、ソフトスイッチングを行うモータ駆動回路が知られている（例えば、特許文献１及び２参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−３７３８７号公報
【特許文献２】特開２００４−１５３９２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に開示されたＢＴＬ方式のモータ駆動回路では、一般には精度の良いオペアンプ等を用いる必要があるため回路規模が大きくなる。  
一方、特許文献２に開示されたソフトスイッチングを行うモータ駆動回路では、モータコイルの駆動電流を徐々に変化させるためのソフトスイッチの期間は一定である。したがって、このような回路では、モータの回転速度が低くなると、モータが駆動される期間のうちソフトスイッチの期間の割合は小さくなる。このため、駆動電流を緩やかに変化させることが難しくなる。
【０００５】
本発明は上記課題を鑑みてなされたものであり、回路規模を抑制しつつモータコイルの電流を緩やかに変化させることができるＰＷＭ信号出力回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、本発明の一つの側面に係る、ＰＷＭ信号に基づいてモータを駆動する駆動回路に対し、入力信号のデューティ比に応じた前記ＰＷＭ信号を出力するＰＷＭ信号出力回路は、前記モータの回転速度に応じた周期を有するとともに論理レベルが交互に変化する速度信号に基づいて、前記速度信号が一方の論理レベル及び他方の論理レベルとなる夫々の期間をクロック信号に基づいて検出する検出部と、前記検出部で検出された夫々の期間を前記クロック信号に基づいて第１〜第３の期間に分割する分割部と、前記第１の期間において、前記モータのモータコイルに流れる電流を増加させるべく、前記クロック信号に基づいて前記ＰＷＭ信号のデューティ比が前記入力信号のデューティ比に向かって第１の変化量の割合で直線的に変化するよう前記ＰＷＭ信号のデューティ比を制御して出力する第１出力部と、前記第２の期間において、前記モータコイルに流れる電流を一定とすべく、前記クロック信号に基づいて前記ＰＷＭ信号のデューティ比が前記入力信号のデューティ比で一定になるよう前記ＰＷＭ信号のデューティ比を制御して出力する第２出力部と、前記第３の期間において、前記モータコイルに流れる電流を減少させるべく、前記クロック信号に基づいて前記ＰＷＭ信号のデューティ比が前記入力信号のデューティ比から第２の変化量の割合で直線的に変化するよう前記ＰＷＭ信号のデューティ比を制御して出力する第３出力部と、を備える。
【発明の効果】
【０００７】
回路規模を抑制しつつモータコイルの電流を緩やかに変化させることができるＰＷＭ信号出力回路を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の一実施形態であるモータ駆動ＩＣ１０の構成を示す図である。
【図２】駆動信号出力回路２４ａの構成を示す図である。
【図３】ＦＧカウンタ５１の一例を示す図である。
【図４】ＦＧカウンタ５１の動作を説明するための図である。
【図５】期間ＴＡと期間Ｔ１〜Ｔ３との関係を示す図である。
【図６】モード信号出力回路５２の一例を示す図である。
【図７】モード信号出力回路５２の動作を説明するための図である。
【図８】ＰＷＭ信号生成回路５３の動作を説明するための図である。
【図９】Ｈｉｚ期間生成回路５４の構成を示す図である。
【図１０】Ｈブリッジ回路２５をダイオード整流方式で動作させる場合の駆動信号Ｖｄｒ１〜Ｖｄｒ４の波形を示す図である。
【図１１】Ｈブリッジ回路２５の動作を説明するための図である。
【図１２】Ｈブリッジ回路２５を同期整流方式で動作させる場合の駆動信号Ｖｄｒ１〜Ｖｄｒ４の波形を示す図である。
【図１３】駆動電流Ｉｄｒの一例を示す図である。
【図１４】駆動信号出力回路２４ｂの構成を示す図である。
【図１５】ＰＷＭ信号生成回路２００の動作を説明するための図である。
【図１６】期間ＴＡと期間Ｔ１，Ｔ２，Ｔ３ａ，Ｔ３ｂとの関係を示す図である。
【図１７】期間Ｔ３が分割された際のＰＷＭ信号Ｓ２のデューティ比の変化の一例を示す図である。
【図１８】ＰＷＭ信号Ｓ３のデューティ比の変化の一例を示す図である。
【発明を実施するための形態】
【０００９】
本明細書および添付図面の記載により、少なくとも以下の事項が明らかとなる。  
図１は、本発明の一実施形態であるモータ駆動ＩＣ１０の構成を示す図である。モータ駆動ＩＣ１０は、モータ１１の回転速度が、マイコン（不図示）から出力されるＰＷＭ（Pulse Width Modulation）信号ＩＮのデューティ比に応じた回転速度となるよう、モータ１１を駆動する回路である。
【００１０】
モータ駆動ＩＣ１０は、コンパレータ２０、デューティ検出回路２１、ＰＷＭ信号生成回路２２、セレクタ（ＳＥＬ）２３、駆動信号出力回路２４、Ｈブリッジ回路２５、及び端子Ａ，Ｂ，ＰＩＮ，ＣＩＮ，ＯＵＴ１，ＯＵＴ２を含んで構成される。
【００１１】
モータ１１は、例えば、冷却用のファンを回転させるための単相のファンモータである。
【００１２】
ホール素子１２は、モータ１１におけるロータ（不図示）の回転位置に応じたホール信号ＶＨ１，ＶＨ２を端子Ａ，Ｂに出力する。
【００１３】
コンパレータ２０は、ホール信号ＶＨ１，ＶＨ２のレベルを比較し、モータ１１の回転速度に応じて周期が変化するＦＧ（Frequency Generator）信号を生成する。ＦＧ信号（速度信号）は、ホール信号ＶＨ１のレベルがホール信号ＶＨ２のレベルより高くなるとローレベル（以下、Ｌレベル）となり、ホール信号ＶＨ１のレベルがホール信号ＶＨ２のレベルより低くなるとハイレベル（以下、Ｈレベル）となる。したがって、ＦＧ信号の論理レベルは半周期毎に変化する。
【００１４】
デューティ検出回路２１は、端子ＰＩＮを介してマイコン（不図示）から入力されるＰＷＭ信号ＩＮのＨレベルのデューティ比（以下、単にデューティ比と称する）が１００％であるか否かを検出する。具体的には、デューティ検出回路２１は、ＰＷＭ信号ＩＮの立ち上がりエッジを所定期間検出しないと、ＰＷＭ信号ＩＮのデューティ比が１００％であることを検出する。
【００１５】
ＰＷＭ信号生成回路２２は、例えば、デューティ比が９９％である所定周期のＰＷＭ信号を生成する。
【００１６】
セレクタ２３は、ＰＷＭ信号ＩＮのデューティ比が１００％であることが検出されると、Ｂ入力に入力される信号を出力し、ＰＷＭ信号ＩＮのデューティ比が１００％でないことが検出されると、Ａ入力に入力されるＰＷＭ信号ＩＮを出力する。
【００１７】
したがって、セレクタ２３からは、常にデューティ比が９９％以下のＰＷＭ信号Ｓ１が出力されることになる。なお、セレクタ２３等の回路は、デューティ比が１００％のＰＷＭ信号により駆動信号出力回路２４が誤動作することを防ぐための回路である。
【００１８】
駆動信号出力回路２４は、端子ＣＩＮを介して入力される所定周期のクロック信号ＣＬＫ１、ＦＧ信号、及びＰＷＭ信号Ｓ１に基づいて、Ｈブリッジ回路２５を制御するための駆動信号Ｖｄｒ１〜Ｖｄｒ４を出力する。
【００１９】
Ｈブリッジ回路２５（駆動回路）は、ＰＭＯＳトランジスタ４０，４１、ＮＭＯＳトランジスタ４２，４３を含んで構成される。ＰＭＯＳトランジスタ４０及びＮＭＯＳトランジスタ４２の接続点は、端子ＯＵＴ１に接続され、ＰＭＯＳトランジスタ４１及びＮＭＯＳトランジスタ４３の接続点は、端子ＯＵＴ２に接続される。そして、Ｈブリッジ回路２５の各トランジスタがオン、オフされると、モータ１１のモータコイルＬに流れる駆動電流Ｉｄｒは、端子ＯＵＴ１から端子ＯＵＴ２、または端子ＯＵＴ２から端子ＯＵＴ１へと流れる。
【００２０】
＝＝駆動信号出力回路２４ａ（第１の実施形態）について＝＝
図２は、駆動信号生成回路２４の第１の実施形態の構成を示す図である。  
駆動信号生成回路２４ａ（ＰＷＭ信号出力回路）は、駆動電流Ｉｄｒを段階的に変化させるための駆動信号Ｖｄｒ１〜Ｖｄｒ４を生成する回路である。駆動信号生成回路２４ａは、分周回路５０、ＦＧカウンタ５１、モード信号出力回路５２、ＰＷＭ信号生成回路５３、Ｈｉｚ期間生成回路５４、及びＨブリッジ制御回路５５を含んで構成される。
【００２１】
分周回路５０は、クロック信号ＣＬＫ１を例えば１２８分周したクロック信号ＣＬＫ２を生成する。
【００２２】
ＦＧカウンタ５１（検出部）は、ＦＧ信号がＨレベル及びＬレベルとなる夫々の期間ＴＡ、つまり、ＦＧ信号の半周期であり駆動電流Ｉｄｒの方向が変化しない期間を検出する。
【００２３】
モード信号出力回路５２（分割部）は、ＦＧカウンタ５１で検出された期間ＴＡを３つの期間Ｔ１〜Ｔ３に分割し、夫々の期間を示すモード信号ＭＯＤＥ１〜ＭＯＤＥ３を出力する。なお、期間Ｔ１（第１の期間）は、駆動電流Ｉｄｒを段階的に増加させる期間であり、期間Ｔ２（第２の期間）は、駆動電流Ｉｄｒを一定とする期間であり、期間Ｔ３（第３の期間）は、駆動電流Ｉｄｒを段階的に減少させる期間である。
【００２４】
ＰＷＭ信号生成回路５３（第１〜第３出力部）は、入力されるＰＷＭ信号Ｓ１（入力信号）のデューティ比に応じたデューティ比を有し、所定周期のＰＷＭ信号Ｓ２を生成する。具体的には、ＰＷＭ信号生成回路５３は、デューティ比が、期間Ｔ１において段階的に増加し、期間Ｔ２においてＰＷＭ信号Ｓ１のデューティ比となり、期間Ｔ３において段階的に減少するようなＰＷＭ信号Ｓ２を生成する。
【００２５】
Ｈｉｚ期間生成回路５４（停止部）は、Ｈブリッジ回路２５に含まれるトランジスタを全てオフする期間、すなわち、端子ＯＵＴ１，ＯＵＴ２のインピーダンスをハイインピーダンスとする期間を算出する。そして、算出した期間に、Ｈブリッジ回路２５のスイッチング動作を停止させるための停止信号を出力する。
【００２６】
Ｈブリッジ制御回路５５（制御部）は、ＰＷＭ信号Ｓ２、ＦＧ信号、停止信号等に基づいて駆動信号Ｖｄｒ１〜Ｖｄｒ４を生成し、Ｈブリッジ回路２５を制御する。
【００２７】
＜＜ＦＧカウンタ５１の詳細＞＞
ＦＧカウンタ５１は、例えば、図３に示すように、エッジ検出回路１００、遅延回路１０１、アップカウンタ１０２、及びレジスタ１０３を含んで構成される。
【００２８】
エッジ検出回路１００は、ＦＧ信号の立ち上がりエッジ、及び立下りエッジを検出し、エッジパルスＶｅ１を出力する。
【００２９】
遅延回路１０１は、所定時間だけエッジパルスＶｅ１を遅延させ、エッジパルスＶｅ２として出力する。なお、遅延回路７１における遅延時間は、クロック信号ＣＬＫ２の周期より十分短くなるよう設計されている。
【００３０】
アップカウンタ１０２は、クロック信号ＣＬＫ２に基づいてアップカウントし、エッジパルスＶｅ１が入力されると、カウント値をレジスタ１０３に格納する。また、アップカウンタ１０２のカウント値は、エッジパルスＶｅ２が入力されるとリセットされる。
【００３１】
このため、例えば、図４に示すように、エッジパルスＶｅ１が出力される毎に、ＦＧ信号のＨレベルの期間を示すカウント値、または、ＦＧ信号のＬレベルの期間を示すカウント値がレジスタ１０３に格納される。なお、ここでは、アップカウンタ１０２のカウント値をカウント値ｆｇ＿ｃｎｔとし、レジスタ１０３に格納されるカウント値をカウント値ｆｇ＿ｒｅｇとする。また、カウント値ｆｇ＿ｒｅｇは、アップカウンタ１０２がカウント値を格納する度に更新される。
【００３２】
＜＜モード信号出力回路５２の詳細＞＞
モード信号出力回路５２は、例えば、図５に示すように、期間ＴＡを３つの期間Ｔ１〜Ｔ３に分割し、夫々の期間を示すモード信号ＭＯＤＥ１〜ＭＯＤＥ３を出力する。
【００３３】
モード信号出力回路５２は、図６に示すように、開始値算出回路１１０、レジスタ１１１、及びモード信号生成回路１１２を含んで構成される。
【００３４】
開始値算出回路１１０は、期間ＴＡを示すカウント値ｆｇ＿ｒｅｇから、期間Ｔ２、期間Ｔ３の夫々が開始される際のカウント値を算出する。具体的には、例えば、期間Ｔ１、期間Ｔ２、期間Ｔ３の比率が１：１：２となるように期間ＴＡを分割する場合、期間Ｔ２の開始を示すカウント値ＣＮＴ１は、（１／４）×ｆｇ＿ｒｅｇとなり、期間Ｔ３の開始を示すカウント値ＣＮＴ２は、（１／２）×ｆｇ＿ｒｅｇとなる。したがって、開始値算出回路１１０は、例えば、カウント値ｆｇ＿ｒｅｇを１ビット右シフトしてカウント値ＣＮＴ２を算出し、カウント値ｆｇ＿ｒｅｇを２ビット右シフトしてカウント値ＣＮＴ１を算出する。
【００３５】
また、開始値算出回路１１０は、モード信号ＭＯＤＥ１が出力されている際、つまり期間Ｔ１の間には、期間Ｔ２の開始を示すカウント値ＣＮＴ１をレジスタ１１１に格納する。さらに、開始値算出回路１１０は、モード信号ＭＯＤＥ２が出力されている際には、カウント値ＣＮＴ２をレジスタ１１１に格納し、モード信号ＭＯＤＥ３が出力されている際には、カウント値ｆｇ＿ｒｅｇをレジスタ１１１に格納する。なお、レジスタ１１１のカウント値ｍｏｄｅ＿ｒｅｇは、カウント値が格納される度に更新される。
【００３６】
モード信号生成回路１１２は、ＦＧ信号のカウント値ｆｇ＿ｃｎｔと、カウント値ｍｏｄｅ＿ｒｅｇとを比較し、比較結果に応じたモード信号を出力する。また、モード信号生成回路１１２は、エッジ信号Ｖｅ１が入力されると、つまり、カウント値ｆｇ＿ｃｎｔがゼロとなると、モード信号ＭＯＤＥ１を生成する。そして、カウント値ｆｇ＿ｃｎｔがインクリメントされて、カウント値ＣＮＴ１となると、モード信号生成回路１１２は、モード信号ＭＯＤＥ２を生成する。さらに、カウント値ｆｇ＿ｃｎｔがインクリメントされて、カウント値ＣＮＴ２となると、モード信号生成回路１１２は、モード信号ＭＯＤＥ３を生成する。
【００３７】
図７は、モード信号出力回路５２の動作を説明するための図である。なお、ここでは、カウント値ｆｇ＿ｒｅｇを例えば“１６”として説明する。このため、期間Ｔ２が開始する際のカウント値ＣＮＴ１は、“４”（（１／４）×ｆｇ＿ｒｅｇ）となり、期間Ｔ３が開始する際のカウント値ＣＮＴ２は、“８” （（１／２）×ｆｇ＿ｒｅｇ）となる。
【００３８】
まず、エッジパルスＶｅ１が出力されると、モード信号ＭＯＤＥ１が生成され、カウント値ｍｏｄｅ＿ｒｅｇとして“４”が設定される。したがって、カウント値ｆｇ＿ｃｎｔが“４”となるまでは、期間Ｔ１を示すモード信号ＭＯＤＥ１が出力される。
【００３９】
つぎに、カウント値ｆｇ＿ｃｎｔが“４”となると、モード信号はＭＯＤＥ２に変化するとともに、カウント値ｍｏｄｅ＿ｒｅｇは“８”に変更される。したがって、カウント値ｆｇ＿ｃｎｔが“８”となるまでは、期間Ｔ２を示すモード信号ＭＯＤＥ２が生成される。
【００４０】
そして、カウント値ｆｇ＿ｃｎｔが“８” となると、期間Ｔ３を示すモード信号ＭＯＤＥ３が生成される。このように、モード信号出力回路５２は、期間ＴＡを３つの期間Ｔ１〜Ｔ３に分割し、夫々の期間に応じたモード信号ＭＯＤＥ１〜ＭＯＤＥ３を出力する。
【００４１】
＜＜ＰＷＭ信号生成回路５３の詳細＞＞
ＰＷＭ信号生成回路５３は、期間検出回路６０、判定回路６１、パルス数計算回路６２、演算回路６３、及び信号生成回路６４を含んで構成される。
【００４２】
期間検出回路６０（期間検出部）は、入力されるＰＷＭ信号Ｓ１の周期と、ＰＷＭ信号Ｓ１の１周期におけるＨレベルの期間とを検出する。なお、期間検出回路６０は、例えば、ＦＧカウンタ５１と同様に、クロック信号ＣＬＫ１に同期してカウント値を変化させるカウンタ（不図示）を用いて、ＰＷＭ信号Ｓ１の周期等を検出する。また、期間検出回路６０は、検出したＰＷＭ信号Ｓ１の周期をカウント値ｗｃｎｔとして出力し、検出したＰＷＭ信号Ｓ１の１周期におけるＨレベルの期間をカウント値ｈｃｎｔとして出力する。
【００４３】
判定回路６１（判定部）は、カウント値ｈｃｎｔ，ｗｃｎｔから、ＰＷＭ信号Ｓ１のデューティ比を計算し、計算されたデューティ比が所定の値（例えば、３０％）より大きいか否かを判定する。
【００４４】
パルス数計算回路６２は、期間Ｔ１，Ｔ３の夫々において、ＰＷＭ信号生成回路５３が出力できるＰＷＭ信号Ｓ２のパルス数を計算する。本実施形態のＰＷＭ信号Ｓ２は、期間ＴＡをカウントする際のクロック信号ＣＬＫ２に同期して生成される。このため、パルス数計算回路６２は、期間Ｔ１に出力できるＰＷＭ信号Ｓ２のパルス数ｃｓｌｐ＿ｒｅｇ０を、期間ＴＡの全体のパルス数を示すカウント値ｆｇ＿ｒｅｇに、期間Ｔ１の比率を乗算して算出する。また、パルス数計算回路６２は、期間Ｔ３に出力できるＰＷＭ信号Ｓ２のパルス数ｃｓｌｐ＿ｒｅｇ２を、カウント値ｆｇ＿ｒｅｇに期間Ｔ３の比率を乗算して算出する。なお、このパルス数ｃｓｌｐ＿ｒｅｇ０は、ＦＧカウンタ５１における期間Ｔ１におけるカウント値ｆｇ＿ｃｎｔの変化量（第１の変化量）と等しくなり、パルス数ｃｓｌｐ＿ｒｅｇ３は、期間Ｔ３におけるカウント値ｆｇ＿ｃｎｔの変化量（第２の変化量）と等しくなる。
【００４５】
演算回路６３（第１及び第２演算部、デューティ算出部）は、期間Ｔ１〜Ｔ３の夫々におけるＰＷＭ信号Ｓ２のデューティ比Ｄ１〜Ｄ３を、クロック信号ＣＬＫ２に同期して計算する。
【００４６】
具体的には、演算回路６３は、期間Ｔ１におけるデューティ比Ｄ１を、カウント値ｆｇ＿ｃｎｔが変化する毎に下記の式（１）に基づいて計算する。  
Ｄ１＝（ｄｕｔｙ／ｃｓｌｐ＿ｒｅｇ０）×ｆｇ＿ｃｎｔ・・・（１）
なお、ここで、ｄｕｔｙ＝ｈｃｎｔ／ｗｃｎｔである。式（１）から明らかなように、期間Ｔ１が開始し、カウント値ｆｇ＿ｃｎｔがインクリメントされるとデューティＤ１は増加する。また、式（１）において、“ｃｓｌｐ＿ｒｅｇ０”は、期間Ｔ１が終了するまでのカウント値ｆｇ＿ｃｎｔの変化量である。したがって、期間Ｔ１が終了すると、デューティ比Ｄ１は、Ｄ１＝ｄｕｔｙとなる。
【００４７】
また、演算回路６３は、期間Ｔ２におけるデューティ比Ｄ２を、式（２）に基づいて算出する。  
Ｄ２＝ｄｕｔｙ・・・（２）
さらに、演算回路６３は、期間Ｔ３におけるデューティ比Ｄ３を、カウント値ｆｇ＿ｃｎｔが変化する毎に式（３）に基づいて算出する。  
Ｄ３＝ｄｕｔｙ−（ｄｕｔｙ／ｃｓｌｐ＿ｒｅｇ２）×（ｆｇ＿ｃｎｔ−ＣＮＴ２）
・ ・・（３）
【００４８】
なお、カウント値ＣＮＴ２は、期間Ｔ３が開始される際のカウント値ｆｇ＿ｃｎｔの値であり、例えば（１／２）×ｆｇ＿ｒｅｇである。このため、カウント値ｆｇ＿ｃｎｔがインクリメントされると、デューティ比Ｄ３は低下する。さらに、式（３）において、“ｃｓｌｐ＿ｒｅｇ２”は、期間Ｔ３が終了するまでのカウント値ｆｇ＿ｃｎｔの変化量である。したがって、期間Ｔ３が終了すると、デューティ比Ｄ３は、Ｄ３＝０となる。
【００４９】
また、演算回路６３は、式（１）、（３）の計算を実行する際には、計算精度を向上させるために、デューティ比を示す値（ｈｃｎｔ／ｗｃｎｔ）と、カウント値ｆｇ＿ｃｎｔとの積を除算処理の前に行っている。
【００５０】
信号生成回路６４（第１及び第２生成部）は、期間Ｔ１〜Ｔ３の夫々で計算されたデューティ比Ｄ１〜Ｄ３のＰＷＭ信号Ｓ２を、クロック信号ＣＬＫ２に同期して生成する。
【００５１】
ここで、図８を参照しつつ、信号生成回路６４で生成されるＰＷＭ信号Ｓ２の波形の一例について説明する。なお、ここでは、図７の場合と同様に、カウント値ｆｇ＿ｒｅｇを例えば“１６”とし、期間Ｔ２が開始する際のカウント値ＣＮＴ１を“４”（（１／４）×ｆｇ＿ｒｅｇ）とし、期間Ｔ３が開始する際のカウント値ＣＮＴ２を“８” （（１／２）×ｆｇ＿ｒｅｇ）とする。このため、“ｃｓｌｐ＿ｒｅｇ０”は“４”となり、“ｃｓｌｐ＿ｒｅｇ２”は“８”となる。さらに、ｄｕｔｙ＝ｈｃｎｔ／ｗｃｎｔ＝４０％であることとする。
【００５２】
まず、期間Ｔ１におけるデューティ比Ｄ１は、前述の式（１）の各変数に値を代入することにより、式（４）に示すようになる。  
Ｄ１＝（４０／４）×ｆｇ＿ｃｎｔ・・・（４）
したがって、まず、カウント値ｆｇ＿ｃｎｔが“０”〜“４”となるまで、デューティ比Ｄ１は段階的に増加する。また、カウント値ｆｇ＿ｃｎｔがインクリメントして“４”となると、期間Ｔ２が開始される。期間Ｔ２におけるデューティ比Ｄ２は、式（２）から明らかなように一定（４０％）である。
【００５３】
そして、カウント値ｆｇ＿ｃｎｔがインクリメントして“８”となると、期間Ｔ３が開始される。期間Ｔ３におけるデューティ比Ｄ３は、式（３）の各変数に値を代入することにより、式（５）に示すようになる。  
Ｄ３＝４０−（４０／８）×（ｆｇ＿ｃｎｔ−８）・・・（５）
したがって、カウント値ｆｇ＿ｃｎｔが“９”〜“１６”となるまで、デューティ比Ｄ３は段階的に減少する。このように、ＰＷＭ信号Ｓ２のデューティ比は徐々に増加して一定となり、その後、徐々に減少する。
【００５４】
＜＜Ｈｉｚ期間生成回路５４の詳細＞＞
Ｈｉｚ期間生成回路５４は、図９に示すように、演算回路１２０、及び停止信号生成回路１２１を含んで構成される。
【００５５】
演算回路１２０は、期間ＴＡの例えば１／１６の期間を、Ｈブリッジ回路２５に含まれるトランジスタを全てオフする期間Ｔｚとして算出する。具体的には、演算回路１２０はカウント値ｆｇ＿ｒｅｇを取得し、カウント値ｆｇ＿ｒｅｇを４ビット右シフトすることにより期間Ｔｚを算出する。
【００５６】
停止信号生成回路１２１は、例えば、ＦＧ信号の論理レベルが変化する前後の夫々において、期間Ｔｚだけ停止信号を生成する。具体的には、停止信号生成回路１２１は、アップカウンタ１０２のカウント値ｆｇ＿ｃｎｔが、“０”〜“ｆｇ＿ｒｅｇ×（１／１６）”となるまでの間と、“ｆｇ＿ｒｅｇ−（ｆｇ＿ｒｅｇ×（１／１６））”〜“ｆｇ＿ｒｅｇ”となるまでの間、停止信号を出力する。したがって、停止信号は、期間Ｔ１が開始されたから期間Ｔｚの間と、期間Ｔ３が終了する前の期間Ｔｚの間だけ出力されることになる。
【００５７】
＜＜Ｈブリッジ制御回路５５の詳細＞＞
Ｈブリッジ制御回路５５は、ＰＷＭ信号Ｓ２、ＦＧ信号、判定回路６１の判定結果、及び停止信号に基づいて駆動信号Ｖｄｒ１〜Ｖｄｒ４を生成し、Ｈブリッジ回路２５を制御する。
【００５８】
具体的には、Ｈブリッジ制御回路５５は、停止信号が入力されると、Ｈブリッジ回路２５に含まれるトランジスタを全てオフするような駆動信号Ｖｄｒ１〜Ｖｄｒ４を出力する。また、ＰＷＭ信号Ｓ１のデューティ比が所定の値（例えば、３０％）より小さいことが判定されている場合、Ｈブリッジ制御回路５５は、Ｈブリッジ回路２５をダイオード整流方式で動作させる。一方、ＰＷＭ信号Ｓ１のデューティ比が所定の値より大きいことが判定されている場合、Ｈブリッジ制御回路５５は、Ｈブリッジ回路２５を同期整流方式で動作させる。
【００５９】
まず、Ｈブリッジ制御回路５５が、Ｈブリッジ回路２５をダイオード整流方式で動作させる際の詳細について説明する。
【００６０】
Ｈブリッジ制御回路５５は、ＦＧ信号がＨレベルの場合、駆動電流Ｉｄｒを端子ＯＵＴ１から端子ＯＵＴ２へと流すべく、図１０に示すような駆動信号Ｖｄｒ１〜Ｖｄｒ４を出力する。具体的には、Ｈブリッジ制御回路５５は、ＮＭＯＳトランジスタ４３をオンし、ＰＭＯＳトランジスタ４１、及びＮＭＯＳトランジスタ４２をオフするとともに、ＰＭＯＳトランジスタ４０をＰＷＭ信号Ｓ２に基づいてスイッチングする。このような場合、ＰＭＯＳトランジスタ４０がオフされている期間には、駆動電流Ｉｄｒは、図１１の実線で示すように、ＮＭＯＳトランジスタ４２のボディダイオードＤ１を介して流れることになる。
【００６１】
一方、Ｈブリッジ制御回路５５は、ＦＧ信号がＬレベルの場合、駆動電流Ｉｄｒを端子ＯＵＴ２から端子ＯＵＴ１へと流すための駆動信号Ｖｄｒ１〜Ｖｄｒ４を出力する。
【００６２】
具体的には、Ｈブリッジ制御回路５５は、ＮＭＯＳトランジスタ４２をオンし、ＰＭＯＳトランジスタ４０、及びＮＭＯＳトランジスタ４３をオフするとともに、ＰＭＯＳトランジスタ４１をＰＷＭ信号Ｓ２に基づいてスイッチングする。この結果、ＰＭＯＳトランジスタ４１がオフされている場合には、駆動電流Ｉｄｒは、図１１の点線で示すように、ＮＭＯＳトランジスタ４３のボディダイオードＤ２を介して流れることになる。
【００６３】
つぎに、Ｈブリッジ制御回路５５が、Ｈブリッジ回路２５を同期整流方式で動作させる際の詳細について説明する。
【００６４】
Ｈブリッジ制御回路５５は、ＦＧ信号がＨレベルの場合、図１２に示すように、ＮＭＯＳトランジスタ４３をオンし、ＰＭＯＳトランジスタ４１をオフするとともに、ＰＭＯＳトランジスタ４０及びＮＭＯＳトランジスタ４２をＰＷＭ信号Ｓ２に基づいて相補的にスイッチングする。
【００６５】
また、Ｈブリッジ制御回路５５は、ＦＧ信号がＬレベルの場合、ＮＭＯＳトランジスタ４２をオンし、ＰＭＯＳトランジスタ４０をオフするとともに、ＰＭＯＳトランジスタ４１及びＮＭＯＳトランジスタ４３をＰＷＭ信号Ｓ２に基づいて相補的にスイッチングする。このため、この場合には、Ｈブリッジ回路２５を同期整流方式で動作させている場合には、ボディダイオードＤ１，Ｄ２を介して流れる駆動電流Ｉｄｒを少なくすることができる。なお、図１１においては特に図示していないが、ＰＭＯＳトランジスタ４０，４１も、ＮＭＯＳトランジスタ４２，４３と同様のボディダイオードを有している。
【００６６】
図１３は、Ｈブリッジ制御回路５５に、図８で示したデューティ比が０％〜４０％まで変化するＰＷＭ信号Ｓ２が入力された場合の駆動電流Ｉｄｒの変化を示す図である。
【００６７】
例えば、時刻ｔ０から時刻ｔ１においては、停止信号が出力されているため、ＰＷＭ信号Ｓ２のデューティ比に関わらず、駆動電流Ｉｄｒはゼロとなる。そして、時刻ｔ１となり、Ｈブリッジ回路２５の出力をハイインピーダンスとする期間が終了すると、駆動電流Ｉｄｒは、ＰＷＭ信号Ｓ２のデューティ比に応じて変化する。具体的には、ＰＷＭ信号Ｓ２のデューティ比が段階的に高くなると、駆動電流Ｉｄｒは徐々に増加し、ＰＷＭ信号Ｓ２のデューティ比が一定となると、駆動信号Ｉｄｒの変化も抑制される。そして、ＰＷＭ信号Ｓ２のデューティ比が段階的に低くなると、駆動電流Ｉｄｒは徐々に減少する。なお、ここでは、端子ＯＵＴ１から端子ＯＵＴ２へと流れる電流を正の電流としている。そして、再び停止信号が出力される時刻ｔ２となると、駆動電流Ｉｄｒはゼロとなる。
【００６８】
また、時刻ｔ３〜時刻ｔ４においては、ＦＧ信号がＬレベルとなるため、時刻ｔ１〜時刻ｔ２の間に流れる電流と同様の駆動電流Ｉｄｒが負の方向に流れる。
【００６９】
このように、本実施形態では、ＰＷＭ信号Ｓ２のデューティ比に応じて緩やかに変化する駆動電流Ｉｄｒが流れ続けることになる。
【００７０】
＝＝駆動信号出力回路２４ｂ（第２の実施形態）について＝＝
図１４は、駆動信号生成回路２４の第２の実施形態の構成を示す図である。なお、図２と図１４とで同一の符号の付されたブロックは同じである。  
図１４の駆動信号生成回路２４ｂ（ＰＷＭ信号出力回路）では、ＰＷＭ信号生成回路５３の代わりに、ＰＷＭ信号生成回路２００が用いられている。
【００７１】
ＰＷＭ信号生成回路２００は、入力されるＰＷＭ信号Ｓ１（入力信号）と同期したＰＷＭ信号Ｓ３を生成する回路であり、期間検出回路６０、判定回路６１、パルス数カウンタ３００、演算回路３１０、及び信号生成回路３２０を含んで構成される。なお、期間検出回路６０及び判定回路６１は、図２に示したブロックと同様であるため説明は省略する。
【００７２】
パルス数カウンタ３００は、期間Ｔ１，Ｔ３の夫々に入力されるＰＷＭ信号Ｓ１のパルス数をカウントする。そして、パルス数カウンタ３００は、期間Ｔ１にカウントされるＰＷＭ信号Ｓ１のパルス数を、“ａｓｌｐ＿ｒｅｇ０”とし、期間Ｔ３にカウントされるＰＷＭ信号Ｓ１のパルス数を、“ａｓｌｐ＿ｒｅｇ２”として演算回路３１０に出力する。なお、“ａｓｌｐ＿ｒｅｇ０”は、期間Ｔ１におけるパルス数カウンタ３００のカウント値ｓｌｐ＿ｃｎｔの変化量（第１の変化量）であり、“ａｓｌｐ＿ｒｅｇ２” は、期間Ｔ３におけるパルス数カウンタ３００のカウント値ｓｌｐ＿ｃｎｔの変化量（第２の変化量）である。
【００７３】
また、パルス数カウンタ３００は、例えば、エッジパルスＶｅ１が入力されるとリセットされ、ＭＯＤＥ信号３が入力されるとカウント値ｓｌｐ＿ｃｎｔとして“１”が設定される。
【００７４】
演算回路３１０（第１及び第２演算部）は、期間Ｔ１〜Ｔ３の夫々におけるＰＷＭ信号Ｓ３の１周期におけるＨレベルの期間Ｈ１〜Ｈ３を、ＰＷＭ信号Ｓ１に同期して計算する。
【００７５】
具体的には、演算回路３１０は、期間Ｔ１におけるＨレベルの期間Ｈ１を、カウント値ｓｌｐ＿ｃｎｔが変化する毎に下記の式（６）に基づいて計算する。  
Ｈ１＝（ｈｃｎｔ／ａｓｌｐ＿ｒｅｇ０）×ｓｌｐ＿ｃｎｔ・・・（６）
式（６）から明らかなように、期間Ｔ１が開始し、カウント値ｓｌｐ＿ｃｎｔがインクリメントされるとＨレベルの期間Ｈ１は増加する。また、式（６）において、“ａｓｌｐ＿ｒｅｇ０”は、期間Ｔ１が終了するまでのカウント値ｓｌｐ＿ｃｎｔの変化量である。したがって、期間Ｔ１が終了すると、Ｈレベルの期間Ｈ１は、Ｈ１＝ｈｃｎｔとなる。
【００７６】
また、演算回路３１０は、期間Ｔ２におけるＨレベルの期間Ｈ２を、式（７）に基づいて算出する。  
Ｈ２＝ｈｃｎｔ・・・（７）
さらに、演算回路３１０は、期間Ｔ３におけるＨレベルの期間Ｈ３を、カウント値ｓｌｐ＿ｃｎｔが変化する毎に式（８）に基づいて算出する。  
Ｈ３＝ｈｃｎｔ−（ｈｃｎｔ／ａｓｌｐ＿ｒｅｇ２）×（ｓｌｐ＿ｃｎｔ）
・・・（８）
このため、カウント値ｓｌｐ＿ｃｎｔがインクリメントされると、Ｈレベルの期間Ｈ３は低下する。さらに、式（８）において、“ａｓｌｐ＿ｒｅｇ２”は、期間Ｔ３が終了するまでのカウント値ｓｌｐ＿ｃｎｔの変化量である。したがって、期間Ｔ３が終了すると、Ｈレベルの期間Ｈ３は、Ｈ３＝０となる。
【００７７】
また、演算回路３１０は、式（６）、（８）の計算を実行する際には、計算精度を向上させるために、Ｈレベルの期間を示す値ｈｃｎｔと、カウント値ｓｌｐ＿ｃｎｔとの積を除算処理の前に行っている。
【００７８】
信号生成回路３２０（第１及び第２生成部）は、期間Ｔ１〜Ｔ３の夫々で計算されたＨレベルの期間Ｈ１〜Ｈ３のＰＷＭ信号Ｓ３を、ＰＷＭ信号Ｓ１に同期して生成する。
【００７９】
ここで、図１５を参照しつつ、信号生成回路３２０で生成されるＰＷＭ信号Ｓ３の波形の一例について説明する。なお、ここでは、期間Ｔ１におけるＰＷＭ信号Ｓ１のパルス数 “ａｓｌｐ＿ｒｅｇ０”を“４”とし、期間Ｔ３におけるＰＷＭ信号Ｓ１のパルス数“ａｓｌｐ＿ｒｅｇ２”を“８”とする。また、ＰＷＭ信号Ｓ１のＨレベルの期間を示すカウント値“ｈｃｎｔ”は、“８０”であり、１周期の期間を示すカウント値“ｗｃｎｔ”は、“１６０”であることとする。つまり、ＰＷＭ信号Ｓ１のデューティ比は５０％である。
【００８０】
まず、期間Ｔ１におけるＨレベルの期間Ｈ１は、前述の式（６）の各変数に値を代入することにより、式（９）に示すようになる。  
Ｈ１＝（８０／４）×ｓｌｐ＿ｃｎｔ・・・（９）
したがって、まず、カウント値ｓｌｐ＿ｃｎｔが“０”〜“４”となるまで、Ｈレベルの期間Ｈ１は段階的に増加する。また、期間Ｔ２におけるＨレベルの期間Ｈ２は、式（７）から明らかなように一定“８０”である。
【００８１】
そして、期間Ｔ３が開始されると、期間Ｔ３におけるＨレベルの期間Ｈ３は、式（８）の各変数に値を代入することにより、式（１０）に示すようになる。  
Ｈ３＝８０−（（８０／８）×ｓｌｐ＿ｃｎｔ）・・・（１０）
このため、カウント値ｓｌｐ＿ｃｎｔが“１”〜“８”となるまで、Ｈレベルの期間Ｈ３は段階的に減少する。また、ＰＷＭ信号Ｓ３及びＰＷＭ信号Ｓ１の周期は等しいため、Ｈレベルの期間Ｈ１〜Ｈ３が変化すると、ＰＷＭ信号Ｓ３のデューティ比も、同様に変化する。この結果、ＰＷＭ信号Ｓ３のデューティ比は徐々に増加して一定（５０％）となり、その後、徐々に減少する。
【００８２】
＝＝他の実施形態＝＝
＜＜期間Ｔ３を２分割する場合＞＞
本実施形態では、期間ＴＡを３つに分割して処理していたが、例えば期間Ｔ３を図１６に示すように、更に２つの期間Ｔ３ａ（第４の期間）と期間Ｔ３ｂ（第５の期間）に分割（例えば、２等分）し、モード信号出力回路５２に夫々の期間を示すモード信号ＭＯＤＥ３ａ，３ｂを出力させても良い。なお、前述したカウント値ＣＮＴ１，ＣＮＴ２と同様に、例えば、期間Ｔ３ｂの開始を示すカウント値を求め、レジスタ１１１に適宜格納することにより、モード信号出力回路５２にモード信号ＭＯＤＥ３ａ，３ｂを出力させることは可能である。
【００８３】
そして、演算回路６３は、期間Ｔ３において式（３）を実行していたが、モード信号ＭＯＤＥ３ａ，３ｂに基づいて異なる演算を実行させても良い。  
Ｄ３＝ｄｕｔｙ−（ｄｕｔｙ／ｃｓｌｐ＿ｒｅｇ２）×（ｆｇ＿ｃｎｔ−ＣＮＴ２）
・・・（３）
具体的には、モード信号ＭＯＤＥ３ａが出力されている際に、演算回路６３（第３演算部）に式（１１）に基づく演算を実行させ、モード信号ＭＯＤＥ３ｂが出力されている際に、演算回路６３に式（１２）に基づく演算を実行させても良い。  
Ｄ３ａ＝ｄｕｔｙ−ｓｌｄｔ×０．５・・・（１１）
Ｄ３ｂ＝ｄｕｔｙ−ｓｌｄｔ×１．５・・・（１２）
なお、ｓｌｄｔは、（ｄｕｔｙ／ｃｓｌｐ＿ｒｅｇ２）×（ｆｇ＿ｃｎｔ−ＣＮＴ２）である。このような演算が実行されると、ＰＷＭ信号Ｓ２のデューティ比は、図１７の実線の様に変化することになる。したがって、期間Ｔ３におけるＰＷＭ信号Ｓ２のデューティ比の変化をより滑らかにすることが可能となる。
【００８４】
＜＜相切り替え時のデューティ比を高くする場合＞＞
図１４における駆動信号生成回路２４ｂでは、ＰＷＭ信号Ｓ３のデューティ比が“０”から増加して“０”へと減少するように演算回路３１０が式（６）〜（８）を実行していたが、これに限られない。例えば、ＰＷＭ信号Ｓ３のデューティ比を、ＰＷＭ信号Ｓ１のデューティ比の２５％のデューティ比から増加させ、同じ値まで低下させても良い。このような場合、演算回路３１０では、期間Ｔ１においては、式（６）に代わりに、式（１３）が実行される。  
Ｈ１＝（ｈｃｎｔ／ａｓｌｐ＿ｒｅｇ０）×ｓｌｐ＿ｃｎｔ×０．７５
＋（ｈｃｎｔ×０．２５）・・・（１３）
【００８５】
このような式（１３）に基づいた演算が実行されると、図１８の実線に示すように、期間Ｔ１が開始される際のＨレベルの期間Ｈ１は、カウント値ｓｌｐ＿ｃｎｔが“０”であるため、“ｈｃｎｔ×０．２５”となる。このため、ＰＷＭ信号Ｓ１のデューティ比の２５％のデューティ比のＰＷＭ信号Ｓ３が出力される。そして、期間Ｔ１が終了する際には、カウント値ｓｌｐ＿ｃｎｔは、“ａｓｌｐ＿ｒｅｇ０”と等しくなるため、ＰＷＭ信号Ｓ１のデューティ比と等しいデューティ比のＰＷＭ信号Ｓ３が出力される。なお、演算回路３１０は、 “ｓｌｐ＿ｃｎｔ”を、１ビット右シフトした結果と、２ビット右シフトした結果が加算し、“ｓｌｐ＿ｃｎｔ×０．７５”が計算する。また、演算回路３１０は、“ｈｃｎｔ×０．２５”を、“ｈｃｎｔ”を２ビット右シフトして求める。
【００８６】
また、期間Ｔ３において、演算回路３１０では、式（８）に代わりに、式（１４）が実行される。  
Ｈ３＝ｈｃｎｔ−（ｈｃｎｔ／ａｓｌｐ＿ｒｅｇ２）×ｓｌｐ＿ｃｎｔ×０．７５
・・・（１３）
この結果、図１８の実線に示すように、期間Ｔ３が経過した際のＨレベルの期間Ｈ３は、カウント値ｓｌｐ＿ｃｎｔが“ａｓｌｐ＿ｒｅｇ２”であるため、“ｈｃｎｔ×０．２５”となる。したがって、期間Ｔ３が経過すると、ＰＷＭ信号Ｓ３のデューティ比は、ＰＷＭ信号Ｓ１のデューティ比の２５％の値となる。
【００８７】
このように、演算回路３１０に式（１３）、式（１４）を実行させることにより、ＰＷＭ信号Ｓ３のデューティ比を、ＰＷＭ信号Ｓ１のデューティ比の２５％のデューティ比から増加させ、同じ値まで低下させることができる。また、このような場合、期間Ｔ１、及び期間Ｔ３におけるデューティ比の傾きは緩やかになるため、モータ１１の騒音を抑制することができる。
【００８８】
以上、本実施形態のモータ駆動ＩＣ１０について説明した。本実施形態では、ＦＧ信号がＨレベル（若しくはＬレベル）となる期間ＴＡに対する期間Ｔ１，Ｔ３（ソフトスイッチングの期間）の比率は一定である。このため、モータ駆動ＩＣ１０は、モータ１１の回転速度に関わらず、モータコイルＬの駆動電流Ｉｄｒを緩やかに変化させることができる。また、本実施形態は、精度の良いオペアンプ等を用いる必要が無いため、回路規模を抑制することが可能となる。
【００８９】
また、ＰＷＭ信号生成回路５３は、出力されるＰＷＭ信号Ｓ２に同期して変化するカウント値ｆｇ＿ｃｎｔに基づいて、ＰＷＭ信号Ｓ２のデューティ比を変化させている。このため、ＰＷＭ信号生成回路５３は、ソフトスイッチングをさせる期間において、ＰＷＭ信号Ｓ２を出力する度に、ＰＷＭ信号Ｓ２のデューティ比を確実に変化させることができる。
【００９０】
また、例えば、演算回路６３は、式（１）、（３）の計算を実行する際に、乗算処理を実行した後に除算処理を行っているため、計算精度の悪化を防ぐことができる。
【００９１】
また、ＰＷＭ信号生成回路５３は、入力されるＰＷＭ信号Ｓ１とは周期の異なるＰＷＭ信号Ｓ２を生成することが可能である。
【００９２】
また、例えば、図１６、図１７に示すように、期間Ｔ３を更に分割することにより、ＰＷＭ信号Ｓ２のデューティ比の変化を滑らかにすることが可能となる。この結果、駆動電流Ｉｄｒもより緩やかになる。
【００９３】
また、駆動信号出力回路２４ａでは、ＦＧカウンタ５１のカウント値ｆｇ＿ｃｎｔに基づいて、ＰＷＭ信号Ｓ２のデューティ比が制御されている。つまり、駆動信号出力回路２４ａでは、ＰＷＭ信号Ｓ２のデューティ比を制御するための専用のカウンタを設ける必要は無い。
【００９４】
また、ＰＷＭ信号生成回路２００は、ソフトスイッチングさせるためのＰＷＭ信号Ｓ３を、入力されるＰＷＭ信号Ｓ１に同期して生成することができる。
【００９５】
また、ＦＧ信号の論理レベルが変化する前後の期間Ｔｚでは、Ｈブリッジ回路２５の出力がハイインピーダンス状態となる。このため、駆動電流Ｉｄｒの方向が変化する際には、駆動電流Ｉｄｒを確実にゼロとすることができる。
【００９６】
また、入力されるＰＷＭ信号Ｓ１のデューティ比が高い状態から急激に低くなると、同期整流方式で駆動されるＨブリッジ回路２５の電源側に過電流が流れることがある。本実施形態では、ＰＷＭ信号Ｓ１のデューティ比が所定より低い場合、Ｈブリッジ回路２５は、ダイオード整流方式で駆動される。このため、電源側への過電流の発生を抑制できる。
【００９７】
なお、上記実施例は本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物も含まれる。
【符号の説明】
【００９８】
１０  モータ駆動ＩＣ
１１  モータ
１２  ホール素子
２０  コンパレータ
２１  デューティ検出回路
２２，５３，２００  ＰＷＭ信号生成回路
２３  セレクタ（ＳＥＬ）
２４  駆動信号出力回路
２５  Ｈブリッジ回路
４０，４１  ＰＭＯＳトランジスタ
４２，４３  ＮＭＯＳトランジスタ
５０  分周回路
５１  ＦＧカウンタ
５２  モード信号出力回路
５４  Ｈｉｚ期間生成回路
５５  Ｈブリッジ制御回路
６０  期間検出回路
６１  判定回路
６２  パルス数計算回路
６３，１２０，３１０  演算回路
６４  信号生成回路
１００  エッジ検出回路
１０１  遅延回路
１０２  アップカウンタ
１０３，１１１  レジスタ
１１０  開始値算出回路
１１２  モード信号生成回路
１２１，３２０  停止信号生成回路
３００  パルス数カウンタ
Ｄ１，Ｄ２  ボディダイオード
【図１】
0005972546.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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