(57)【特許請求の範囲】
【請求項１】
ダイオード素子を備え、前記ダイオード素子のアノード側を入力、カソード側を出力とした整流回路であって、
ソース、ドレインおよびゲートを有し、ドレインが前記ダイオード素子のアノードに接続され、ソースが前記ダイオード素子のカソードに接続されており、ゲートに印加される電圧によって入出力間の電流をスイッチングするスイッチング素子と、
エミッタ、コレクタおよびベースを有し、エミッタが前記スイッチング素子のドレインに接続され、コレクタがベースに接続された第１のバイポーラトランジスタと、
前記第１のバイポーラトランジスタのコレクタとベースとの接続点に一端が接続され、他端がグランドに接続された第１の抵抗器と、
エミッタ、コレクタおよびベースを有し、前記第１のバイポーラトランジスタとベース同士が接続され、エミッタが前記スイッチング素子のソースに接続され、コレクタが前記スイッチング素子のゲートに接続された第２のバイポーラトランジスタと、
前記第２のバイポーラトランジスタのコレクタと前記スイッチング素子のゲートとの接続点に一端が接続され、他端がグランドに接続された第２の抵抗器とを備える整流回路。
【請求項２】
前記第１のバイポーラトランジスタのエミッタと前記スイッチング素子のドレインは、第３の抵抗器を介して接続されていることを特徴とする請求項１記載の整流回路。
【請求項３】
前記ダイオード素子のアノードに一端が接続され、前記第１のバイポーラトランジスタのコレクタに他端が接続されたキャパシタを備えることを特徴とする請求項２記載の整流回路。
【請求項４】
ダイオード素子を備え、前記ダイオード素子のアノード側を入力、カソード側を出力とした整流回路であって、
ソース、ドレインおよびゲートを有し、ドレインが前記ダイオード素子のアノードに接続され、ソースが前記ダイオード素子のカソードに接続されており、ゲートに印加される電圧によって入出力間の電流をスイッチングするスイッチング素子と、
エミッタ、コレクタおよびベースを有し、エミッタが前記スイッチング素子のドレインに接続された第１のバイポーラトランジスタと、
前記第１のバイポーラトランジスタのコレクタに一端が接続され、前記第１のバイポーラトランジスタのベースが他端に接続された第４の抵抗器と、
前記第４の抵抗器の他端と前記第１のバイポーラトランジスタのベースとの接続点に一端が接続され、他端がグランドに接続された第１の抵抗器と、
エミッタ、コレクタおよびベースを有し、ベースが前記第１のバイポーラトランジスタのコレクタに接続され、エミッタが前記スイッチング素子のソースに接続され、コレクタが前記スイッチング素子のゲートに接続された第２のバイポーラトランジスタと、
前記第２のバイポーラトランジスタのコレクタと前記スイッチング素子のゲートとの接続点に一端が接続され、他端がグランドに接続された第２の抵抗器とを備える整流回路。
【請求項５】
前記ダイオード素子のアノードに一端が接続され、前記第１および前記第４の抵抗器と前記第１のバイポーラトランジスタのベースとの接続点に他端が接続されたキャパシタを備えることを特徴とする請求項４記載の整流回路。
【請求項６】
ダイオード素子を備え、前記ダイオード素子のアノード側を入力、カソード側を出力とした整流回路であって、
ソース、ドレインおよびゲートを有し、ドレインが前記ダイオード素子のアノードに接続され、ソースが前記ダイオード素子のカソードに接続されており、ゲートに印加される電圧によって入出力間の電流をスイッチングするスイッチング素子と、
前記スイッチング素子のドレインに一端が接続された第３の抵抗器と、
エミッタ、コレクタおよびベースを有し、エミッタが前記第３の抵抗器の他端に接続され、コレクタがベースに接続された第１のバイポーラトランジスタと、
前記第１のバイポーラトランジスタのコレクタとベースとの接続点に一端が接続され、他端がグランドに接続された、前記第１のバイポーラトランジスタのコレクタ電流を一定にする定電流回路と、
エミッタ、コレクタおよびベースを有し、前記第１のバイポーラトランジスタとベース同士が接続され、エミッタが前記スイッチング素子のソースに接続され、コレクタが前記スイッチング素子のゲートに接続された第２のバイポーラトランジスタと、
前記第２のバイポーラトランジスタのコレクタと前記スイッチング素子のゲートとの接続点に一端が接続され、他端がグランドに接続された第２の抵抗器とを備える整流回路。
【請求項７】
直列に接続された複数のダイオード素子を備え、前記複数のダイオード素子のアノード側の端部を入力、カソード側の端部を出力とした整流回路であって、
エミッタ、コレクタおよびゲートを有するＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）からなり、エミッタが前記複数のダイオード素子のアノード側の端部に接続され、コレクタが前記複数のダイオード素子のカソード側の端部に接続されており、ゲートに印加される電圧によって入出力間の電流をスイッチングするスイッチング素子と、
エミッタ、コレクタおよびベースを有し、エミッタが前記スイッチング素子のエミッタに接続され、コレクタがベースに接続された第１のバイポーラトランジスタと、
前記第１のバイポーラトランジスタのコレクタとベースとの接続点に一端が接続され、他端がグランドに接続された第１の抵抗器と、
エミッタ、コレクタおよびベースを有し、前記第１のバイポーラトランジスタとベース同士が接続され、エミッタが前記スイッチング素子のコレクタに接続され、コレクタが前記スイッチング素子のゲートに接続された第２のバイポーラトランジスタと、
前記第２のバイポーラトランジスタのコレクタと前記スイッチング素子のゲートとの接続点に一端が接続され、他端がグランドに接続された第２の抵抗器とを備える整流回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、実ダイオードより低い順方向電圧をシミュレートする整流回路に関する。
【背景技術】
【０００２】
特許文献１には、ＮチャンネルＭＯＳＦＥＴ、ＮＰＮトランジスタおよび抵抗を用いて構成された、電力損を低減するダイオードをシミュレートする回路が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特表２００３−５３３１１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に記載の回路では、図１に示すように、トランジスタＱａを制御するためのトランジスタＱ１ａ，Ｑ２ａの回路電流（制御電流）Ｉａ，Ｉｂが負荷（Ｖｏｕｔ）側に流れ込む可能性があるという課題があった。
また、トランジスタＱ１ａ，Ｑ２ａを制御する制御電圧Ｖｃｃが入力電圧Ｖｉより高い必要があるという構成上の制約があった。
【０００５】
この発明は、上記のような課題を解決するためになされたもので、負荷側に制御電流が流れ込まず、かつ入力電圧よりも高い制御電圧を不要にすることができる整流回路を得ることを目的とする。
【課題を解決するための手段】
【０００６】
この発明に係る整流回路は、ダイオード素子を備え、ダイオード素子のアノード側を入力、カソード側を出力とした整流回路であって、ソース、ドレインおよびゲートを有し、ドレインがダイオード素子のアノードに接続され、ソースがダイオード素子のカソードに接続されており、ゲートに印加される電圧によって入出力間の電流をスイッチングするスイッチング素子と、エミッタ、コレクタおよびベースを有し、エミッタがスイッチング素子のドレインに接続され、コレクタがベースに接続された第１のバイポーラトランジスタと、第１のバイポーラトランジスタのコレクタとベースとの接続点に一端が接続され、他端がグランドに接続された第１の抵抗器と、エミッタ、コレクタおよびベースを有し、第１のバイポーラトランジスタとベース同士が接続され、エミッタがスイッチング素子のソースに接続され、コレクタがスイッチング素子のゲートに接続された第２のバイポーラトランジスタと、第２のバイポーラトランジスタのコレクタとスイッチング素子のゲートとの接続点に一端が接続され、他端がグランドに接続された第２の抵抗器とを備える。
【発明の効果】
【０００７】
この発明によれば、負荷側に制御電流が流れ込まず、かつ入力電圧よりも高い制御電圧を不要にすることができるという効果がある。
【図面の簡単な説明】
【０００８】
【図１】従来の整流回路を示す回路図である。
【図２】この発明の実施の形態１に係る整流回路を示す回路図である。
【図３】この発明の実施の形態２に係る整流回路を示す回路図である。
【図４】この発明の実施の形態３に係る整流回路を示す回路図である。
【図５】この発明の実施の形態４に係る整流回路を示す回路図である。
【図６】この発明の実施の形態５に係る整流回路を示す回路図である。
【発明を実施するための形態】
【０００９】
実施の形態１．
図２は、この発明の実施の形態１に係る整流回路を示す回路図であり、図２（ａ）は、実施の形態１に係る整流回路の基本的な構成を示しており、図２（ｂ）は、図２（ａ）に抵抗器Ｒ３を追加した構成を示している。
図２に示す整流回路は、ダイオード素子Ｄ１を備え、ダイオード素子Ｄ１のアノード側を入力（Ｖｉ）、カソード側を出力（Ｖｏｕｔ）とした整流回路であり、入出力間の電位差が極めて小さく、全体として順方向電圧が低いダイオードと等価に働く回路である。
なお、図２に示すダイオード素子Ｄ１は、固定のダイオードであるが、ダイオード素子Ｄ１を省略して、スイッチング素子Ｑの寄生ダイオードを利用してもよい。
【００１０】
図２（ａ）に示すように、実施の形態１に係る整流回路の基本構成は、ダイオードＤ１、スイッチング素子Ｑ、バイポーラトランジスタＱ１，Ｑ２および抵抗器Ｒ１，Ｒ２を備える。ここで、スイッチング素子Ｑは、ソースＳ、ドレインＤおよびゲートＧを有する、エンハンスメント型のＰチャンネルＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）である。
また、スイッチング素子Ｑは、ドレインＤがダイオード素子Ｄ１のアノードに接続され、ソースＳがダイオード素子Ｄ１のカソードに接続されており、ゲートＧに印加される電圧によって入出力間の電流をスイッチングする。
【００１１】
バイポーラトランジスタＱ１は、エミッタ、コレクタおよびベースを有するＰＮＰバイポーラトランジスタ（第１のバイポーラトランジスタ）であり、エミッタがスイッチング素子ＱのドレインＤに接続され、コレクタがベースに接続される。
バイポーラトランジスタＱ２は、バイポーラトランジスタＱ１と電気的特性が近いＰＮＰバイポーラトランジスタ（第２のバイポーラトランジスタ）であり、バイポーラトランジスタＱ１とベース同士が接続されており、エミッタがスイッチング素子ＱのソースＳに接続され、コレクタがスイッチング素子ＱのゲートＧに接続される。
【００１２】
抵抗器Ｒ１は、バイポーラトランジスタＱ１のコレクタとベースとの接続点に一端が接続され、他端がグランドＧＮＤに接続された第１の抵抗器である。
また、抵抗器Ｒ２は、抵抗器Ｒ１と同様な抵抗値を有する抵抗器であって、バイポーラトランジスタＱ２のコレクタとスイッチング素子ＱのゲートＧとの接続点に一端が接続され、他端がグランドＧＮＤに接続された第２の抵抗器である。
なお、図２（ｂ）に示すように、バイポーラトランジスタＱ１のエミッタとスイッチング素子ＱのドレインＤを、抵抗器Ｒ３（第３の抵抗器）を介して接続してもよい。
抵抗器Ｒ３の抵抗値は、抵抗器Ｒ１，Ｒ２より極めて小さい（Ｒ３＜＜Ｒ１，Ｒ２）。
【００１３】
次に動作について説明する。
図２において、バイポーラトランジスタＱ１（以下、トランジスタＱ１と呼ぶ）はダイオード接続されているので、入力電圧ＶｉとグランドＧＮＤの電位とが一定であるとき、トランジスタＱ１のベースおよびコレクタの電位は一定である。
ここで、出力電圧Ｖｏｕｔ、すなわちバイポーラトランジスタＱ２（以下、トランジスタＱ２と呼ぶ）のエミッタ電位が上昇すると、トランジスタＱ２のベース電位が一定であるので、トランジスタＱ２のベース−エミッタ間の電位が上昇していく。
このようにしてトランジスタＱ２はより導通した状態となるため、トランジスタＱ２のコレクタ−エミッタ間の飽和電圧は小さくなる。このとき、トランジスタＱ２のコレクタ電位（スイッチング素子Ｑのゲート電位）は高くなり、スイッチング素子Ｑは、遮断する方向に制御される。これにより、出力電圧Ｖｏｕｔは低下する。
【００１４】
反対に、出力電圧Ｖｏｕｔ、すなわちトランジスタＱ２のエミッタ電位が低下すると、トランジスタＱ２のベース電位は一定であることから、トランジスタＱ２のベース−エミッタ間の電位が低下していく。これにより、トランジスタＱ２のコレクタ−エミッタ間の飽和電圧が大きくなる。このとき、トランジスタＱ２のコレクタ電位（スイッチング素子Ｑのゲート電位）は低くなり、スイッチング素子Ｑは、導通する方向に制御される。これにより、出力電圧Ｖｏｕｔは上昇する。
【００１５】
トランジスタＱ１，Ｑ２のベース−エミッタ間電圧をＶＢＥとし、スイッチング素子Ｑのゲートのリーク電流およびトランジスタＱ１，Ｑ２のベース電流を無視して、トランジスタＱ１のエミッタ（またはコレクタ）電流をＩ１、さらに抵抗器Ｒ１≠０とすることにより、入力電圧Ｖｉと出力電圧Ｖｏｕｔの電位差（順方向電圧）Ｖｆには、下記式（１）の関係が成り立つ。
Ｖｆ＝Ｖｉ−Ｖｏｕｔ
＝Ｒ３・（Ｖｉ−ＶＢＥ）／（Ｒ３＋Ｒ１）＝Ｒ３・Ｉ１      ・・・（１）
Ｉ１＝（Ｖｉ−ＶＢＥ）／（Ｒ３＋Ｒ１）
【００１６】
上記式（１）において、Ｒ３＜＜Ｒ１とすれば、実際のダイオードよりも小さい順方向電圧Ｖｆを実現することができる。
また、図２（ａ）に示したように抵抗器Ｒ３を短絡してＲ３＝０とした場合には、入力電圧Ｖｉと出力電圧Ｖｏｕｔが等しくなり、順方向電圧Ｖｆ（スイッチング素子Ｑの飽和電圧）が計算上は０となる。
【００１７】
以上のように、この実施の形態１によれば、ソースＳ、ドレインＤおよびゲートＧを有し、ドレインＤがダイオード素子Ｄ１のアノードに接続され、ソースＳがダイオード素子Ｄ１のカソードに接続されており、ゲートＧに印加される電圧によって入出力間の電流をスイッチングするスイッチング素子Ｑと、エミッタ、コレクタおよびベースを有し、エミッタがスイッチング素子ＱのドレインＤに接続され、コレクタがベースに接続されたバイポーラトランジスタＱ１と、トランジスタＱ１のコレクタとベースとの接続点に一端が接続され、他端がグランドＧＮＤに接続された抵抗器Ｒ１と、エミッタ、コレクタおよびベースを有し、トランジスタＱ１とベース同士が接続され、エミッタがスイッチング素子ＱのソースＳに接続され、コレクタがスイッチング素子ＱのゲートＧに接続されたトランジスタＱ２と、トランジスタＱ２のコレクタとスイッチング素子ＱのゲートＧとの接続点に一端が接続され、他端がグランドＧＮＤに接続された抵抗器Ｒ２とを備える。
このように構成することで、現実のダイオードよりも低い順方向電圧を有する整流回路を、負荷側（出力側）に制御電流が流れ込まず、かつ入力電圧よりも高い制御電圧を不要にした回路で実現することができる。
【００１８】
また、この実施の形態１によれば、トランジスタＱ２のエミッタとスイッチング素子Ｑ１のドレインが、抵抗器Ｒ３を介して接続されているので、上記式（１）を用いて順方向電圧Ｖｆを求めることができる。
【００１９】
実施の形態２．
図３は、この発明の実施の形態２に係る整流回路を示す回路図である。図３に示す整流回路は、実施の形態１と同様に、ダイオード素子Ｄ１を備え、ダイオード素子Ｄ１のアノード側を入力（Ｖｉ）、カソード側を出力（Ｖｏｕｔ）とした整流回路であり、入出力間の電位差が極めて小さく、全体として順方向電圧が低いダイオードと等価に働く回路である。なお、図３に示すダイオード素子Ｄ１は、固定のダイオードであるが、ダイオード素子Ｄ１を省略して、スイッチング素子Ｑの寄生ダイオードを利用してもよい。
【００２０】
実施の形態２に係る整流回路は、実施の形態１で示した図２（ａ）の構成において、トランジスタＱ１のコレクタ−ベース間に抵抗器Ｒ４を挿入し、トランジスタＱ２のベースをトランジスタＱ１のコレクタに接続したものである。
トランジスタＱ１のコレクタと抵抗器Ｒ４を接続し、トランジスタＱ２のコレクタ電流をＩ１とした場合に、トランジスタＱ２のベース電位を図２の構成と比較してＲ４・Ｉ１分だけ上昇させることができる。すなわち、トランジスタＱ２のエミッタ電位を仮想的に入力電圧ＶｉよりＲ４・Ｉ１分だけ高い値に設定しておく。
【００２１】
このようにすることで、出力電位Ｖｏｕｔが低下したとき、トランジスタＱ２のベース−エミッタ間電圧が図２の構成と比較して低くなって、トランジスタＱ２を確実に遮断させることができる。これにより、その分、スイッチング素子Ｑを導通させることができるので、順方向電圧Ｖｆを図２の構成よりも低くすることが可能である。
【００２２】
以上のように、この実施の形態２によれば、ソースＳ、ドレインＤおよびゲートＧを有し、ドレインＤがダイオード素子Ｄ１のアノードに接続され、ソースＳがダイオード素子Ｄ１のカソードに接続されており、ゲートＧに印加される電圧によって入出力間の電流をスイッチングするスイッチング素子Ｑと、エミッタ、コレクタおよびベースを有し、エミッタがスイッチング素子ＱのドレインＤに接続されたトランジスタＱ１と、トランジスタＱ１のコレクタに一端が接続され、トランジスタＱ１のベースが他端に接続された抵抗器Ｒ４と、抵抗器Ｒ４の他端とトランジスタＱ１のベースとの接続点に一端が接続され、他端がグランドＧＮＤに接続された抵抗器Ｒ１と、エミッタ、コレクタおよびベースを有し、ベースがトランジスタＱ１のコレクタに接続され、エミッタがスイッチング素子ＱのソースＳに接続され、コレクタがスイッチング素子ＱのゲートＧに接続されたトランジスタＱ２と、トランジスタＱ２のコレクタとスイッチング素子ＱのゲートＧとの接続点に一端が接続され、他端がグランドＧＮＤに接続された抵抗器Ｒ２とを備える。
このように構成することで、スイッチング素子Ｑの飽和電圧が低い、すなわち順方向電圧Ｖｆが低い整流回路を実現することができる。これにより、スイッチング素子Ｑにおける電力損失を低減することが可能である。
【００２３】
実施の形態３．
図４は、この発明の実施の形態３に係る整流回路を示す回路図であり、図４（ａ）は、実施の形態３に係る整流回路の基本的な構成を示しており、図４（ｂ）は、図４（ａ）における抵抗器Ｒ３を短絡し、抵抗器Ｒ４を追加した構成を示している。
図４に示す整流回路は、ダイオード素子Ｄ１を備え、ダイオード素子Ｄ１のアノード側を入力（Ｖｉ）、カソード側を出力（Ｖｏｕｔ）とした整流回路であり、入出力間の電位差が極めて小さく、全体として順方向電圧が低いダイオードと等価に働く回路である。
なお、図４に示すダイオード素子Ｄ１は、固定のダイオードであるが、ダイオード素子Ｄ１を省略して、スイッチング素子Ｑの寄生ダイオードを利用してもよい。
【００２４】
図４（ａ）に示す整流回路は、実施の形態１で図２（ｂ）を用いて示した構成において、ダイオード素子Ｄ１のアノード（入力）に一端が接続され、トランジスタＱのコレクタに他端が接続されたキャパシタＣ１を備えるものである。
また、図４（ｂ）のように、実施の形態２（図３）の構成において、キャパシタＣ１が、ダイオード素子Ｄ１のアノード（入力）に一端が接続され、他端が抵抗器Ｒ１，Ｒ４とトランジスタＱ１のベースとの接続点に接続されていてもよい。
【００２５】
次に動作について説明する。
まず、実施の形態１に係る整流回路（図２）における動作電流（整流回路で消費される電流）は抵抗器Ｒ１，Ｒ２で決定され、抵抗器Ｒ１，Ｒ２の抵抗値を高くすると、整流回路の動作電流を下げることができる。
入力電圧Ｖｉが急激に低下したときに出力から入力への逆流を防ぐためには、スイッチング素子Ｑを直ちに遮断する必要があるが、その応答速度は抵抗器Ｒ１，Ｒ２とスイッチング素子Ｑのゲート容量による時定数で決定される。
従って、消費電流を下げるために抵抗器Ｒ１またはＲ２の抵抗値を高くすると、スイッチング素子Ｑを遮断するために必要な時間が延びてしまう。
【００２６】
そこで、実施の形態３では、図４に示すようにキャパシタＣ１を挿入することで、入力電圧Ｖｉが急激に低下した際、トランジスタＱ２のベース電位が直ちに下げられ、抵抗器Ｒ２の端子間電圧が上昇する。これによってスイッチング素子Ｑを直ちに遮断することができるため、出力から入力への逆流時間を短縮させることができる。
【００２７】
以上のように、この実施の形態３によれば、図２（ｂ）の構成において、ダイオード素子Ｄ１のアノードに一端が接続され、トランジスタＱ１のコレクタに他端が接続されたキャパシタＣ１を備える。または、図３の構成において、ダイオード素子Ｄ１のアノードに一端が接続され、抵抗器Ｒ１，Ｒ４とトランジスタＱ１のベースとの接続点に他端が接続されたキャパシタＣ１を備える。
このように構成することで、入力電圧Ｖｉが急激に低下したときのスイッチング素子Ｑの遮断応答速度を向上させることができる。
また、出力側にバックアップキャパシタ等を接続している場合、本回路の入力側への漏れを削減できる。
【００２８】
実施の形態４．
図５は、この発明の実施の形態４に係る整流回路を示す回路図である。図５に示す整流回路は、実施の形態１と同様に、ダイオード素子Ｄ１を備え、ダイオード素子Ｄ１のアノード側を入力（Ｖｉ）、カソード側を出力（Ｖｏｕｔ）とした整流回路であり、入出力間の電位差が極めて小さく、全体として順方向電圧が低いダイオードと等価に働く回路である。なお、図５に示すダイオード素子Ｄ１は、固定のダイオードであるが、ダイオード素子Ｄ１を省略して、スイッチング素子Ｑの寄生ダイオードを利用してもよい。
【００２９】
実施の形態４に係る整流回路は、実施の形態１で示した図２（ｂ）の構成において、トランジスタＱ１のコレクタとグランドＧＮＤに介在していた抵抗器Ｒ１を省略し、代わりに定電流回路ＣＩ１を設けたものである。
抵抗器Ｒ３が０でない場合、上記式（１）から、順方向電圧Ｖｆは入力電圧Ｖｉの値に依存する。従って、トランジスタＱ１のコレクタ側に定電流回路ＣＩ１を挿入することにより、順方向電圧Ｖｆを入出力電圧の値に拘わらず一定にすることができる。すなわち、定電流回路ＣＩ１の電流をＩ１とした場合、順方向電圧Ｖｆは、Ｉ１とＲ３の積となって一定値となる。
【００３０】
以上のように、この実施の形態４によれば、ソースＳ、ドレインＤおよびゲートＧを有し、ドレインＤがダイオード素子Ｄ１のアノードに接続され、ソースＳがダイオード素子Ｄ１のカソードに接続されており、ゲートＧに印加される電圧によって入出力間の電流をスイッチングするスイッチング素子Ｑと、スイッチング素子ＱのドレインＤに一端が接続された抵抗器Ｒ３と、エミッタ、コレクタおよびベースを有し、エミッタが抵抗器Ｒ３の他端に接続され、コレクタがベースに接続されたトランジスタＱ１と、トランジスタＱ１のコレクタとベースとの接続点に一端が接続され、他端がグランドに接続された、トランジスタＱ１のコレクタ電流Ｉ１を一定にする定電流回路ＣＩ１と、エミッタ、コレクタおよびベースを有し、トランジスタＱ１とベース同士が接続され、エミッタがスイッチング素子ＱのソースＳに接続され、コレクタがスイッチング素子ＱのゲートＧに接続されたトランジスタＱ２と、トランジスタＱ２のコレクタとスイッチング素子ＱのゲートＧとの接続点に一端が接続され、他端がグランドＧＮＤに接続された抵抗器Ｒ２とを備える。このように構成することで、入力電圧Ｖｉの値に拘わらず、入出力間が一定の電位差を有する整流回路を実現することができる。
【００３１】
実施の形態５．
図６は、この発明の実施の形態５に係る整流回路を示す回路図である。図６に示す整流回路は、直列接続されたダイオード素子Ｄ１，Ｄ２を備え、ダイオード素子Ｄ１のアノード側を入力（Ｖｉ）、ダイオード素子Ｄ２のカソード側を出力（Ｖｏｕｔ）とした整流回路であり、全体として順方向電圧が一つ分のダイオードと等価となる回路である。
【００３２】
実施の形態５に係る整流回路は、実施の形態１で示した図２（ａ）の構成において、トランジスタＱを、エンハンスメント型ＰチャンネルＭＯＳＦＥＴの代わりに、ＰチャンネルＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）に置き換え、さらにダイオード素子Ｄ１，Ｄ２を２個直列に接続したものである。
ＩＧＢＴのスイッチング素子Ｑは、実施の形態１と同様に制御することが可能である。ただし、ＰチャンネルＩＧＢＴは、等価的にエミッタ−コレクタ間に寄生ＰＮダイオードを含んでいる。このため、ＩＧＢＴ導通時にダイオード素子Ｄ１，Ｄ２側に大きな電流が流れないように、ダイオードを二つシリーズにしてスイッチング素子Ｑのエミッタとコレクタとの間に接続する。
【００３３】
以上のように、この実施の形態５によれば、エミッタＥ、コレクタＣおよびゲートＧを有するＩＧＢＴからなり、エミッタＥが直列接続されたダイオード素子Ｄ１，Ｄ２のうち、ダイオード素子Ｄ１のアノード側の端部に接続され、コレクタがダイオード素子Ｄ２のカソード側の端部に接続されており、ゲートＧに印加される電圧によって入出力間の電流をスイッチングするスイッチング素子Ｑと、エミッタ、コレクタおよびベースを有し、エミッタがスイッチング素子Ｑのエミッタに接続され、コレクタがベースに接続されたトランジスタＱ１と、トランジスタＱ１のコレクタとベースとの接続点に一端が接続され、他端がグランドＧＮＤに接続された抵抗器Ｒ１と、エミッタ、コレクタおよびベースを有し、トランジスタＱ１とベース同士が接続され、エミッタがスイッチング素子Ｑのコレクタに接続され、コレクタがスイッチング素子Ｑのゲートに接続されたトランジスタＱ２と、トランジスタＱ２のコレクタとスイッチング素子Ｑのゲートとの接続点に一端が接続され、他端がグランドＧＮＤに接続された抵抗器Ｒ２とを備える。このように構成することで、大電流回路でも低い飽和電圧（ダイオード一つ分の飽和電圧）を有する整流回路を実現することができる。
【００３４】
なお、本発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
【符号の説明】
【００３５】
Ｃ１  キャパシタ、ＣＩ１  定電流回路、Ｄ１，Ｄ２  ダイオード素子、ＧＮＤ  グランド、Ｒ１〜Ｒ４  抵抗器、Ｑ  スイッチング素子、Ｑ１，Ｑ２  バイポーラトランジスタ。
【図１】
0005984759.tif 000002
【図２】
0005984759.tif 000003
【図３】
0005984759.tif 000004
【図４】
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【図５】
0005984759.tif 000006
【図６】
0005984759.tif 000007