(57)【特許請求の範囲】
【請求項１】
複数のワード線から構成され、第１のアドレスにより前記複数のワード線のいずれかが選択される第１の記憶部と、
前記第１のアドレスを特定するための第１の情報を記憶する第２の記憶部と、
を含み、
前記第１の記憶部にデータを書き込むときに前記第１の情報から特定される前記第１のアドレスは、前記第１の記憶部からデータを読み出すときに前記第１の情報から特定される前記第１のアドレスの次のワード線を選択するアドレスであり、
前記第１の記憶部にデータが書き込まれるときは、略同一のタイミングで前記第２の記憶部に前記第１の情報が書き込まれ、
前記第２の記憶部からデータを読み出すときは、前記複数のワード線の全ワード線を選択し、同一ビット線に接続されたメモリセルに記憶されたデータ値の論理積を出力することを特徴とする半導体記憶装置。
【請求項２】
前記第２の記憶部は、少なくとも前記第１の記憶部のワード線の数と同数の前記第１の情報を記憶できることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１の記憶部に対するデータラインと前記第２の記憶部に対するデータラインとが異なるラインであることを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記第１の記憶部へのデータの書込みは、前記複数のワード線のそれぞれに対して一回であることを特徴とする請求項１乃至３のいずれか一項に記載の半導体記憶装置。
【請求項５】
半導体記憶装置の制御方法であって、複数のワード線から構成される第１の記憶部と前記複数のワード線のいずれかを選択する第１のアドレスを特定する第１の情報を記憶する第２の記憶部とを用い、
前記第１の記憶部にデータを書き込むときに前記第１の情報から特定される前記第１のアドレスは、前記第１の記憶部からデータを読み出すときに前記第１の情報から特定される前記第１のアドレスの次のワード線を選択するアドレスであり、
前記第１の記憶部に対してデータを書き込むときは、略同一のタイミングで前記第２の記憶部に前記第１の情報を書き込み、
前記第２の記憶部からデータを読み出すときは、全ワード線を選択し、同一ビット線に記憶されたデータ値の論理積を出力することを特徴とする半導体記憶装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ワンタイムプログラマブルの不揮発性メモリー（以降、ＯＴＰメモリーと呼ぶ）を用いた半導体記憶装置、及び、ＯＴＰメモリーを用いた半導体記憶装置の制御方法に関する。
【背景技術】
【０００２】
従来、電源を切っても記憶された情報が消えない不揮発性メモリーは、電子機器などの制御プログラムの記憶やデータの保存など、様々な用途に使用されている。不揮発性メモリーには、一度だけ書込みが可能なＯＴＰメモリーと、書き込まれている情報を消去し、再書込みが可能なマルチタイムプログラマブルの不揮発性メモリー（以降、ＭＴＰメモリーと呼ぶ）とが存在する。
【０００３】
不揮発性メモリーの方式には、マスクＲＯＭ型、電気ヒューズ型、ホットキャリア型、アンチヒューズ型、ＣＭＯＳフローティングゲート型及びフラッシュ型などの方式が存在する。この中で、ＯＴＰメモリーとして用いられる方式が、概ね、マスクＲＯＭ型、電気ヒューズ型、ホットキャリア型、アンチヒューズ型及びＣＭＯＳフローティングゲート型であり、ＭＴＰメモリーとして用いられる方式が、概ね、ＣＭＯＳフローティングゲート型及びフラッシュ型である。製造前にプログラム若しくはデータが決まり後の変更がない場合には、製造コストが低いマスクＲＯＭ型のＯＴＰメモリーが好ましい選択となる。また、頻繁に書き換える必要がある場合は、製造コストは高いがフラッシュ型のＭＴＰメモリーが好ましい選択となる。フラッシュ型の場合、一般的に１０万回以上の書き換えが可能と言われている。
【０００４】
不揮発性メモリーの用途のひとつとして、アナログ回路などの調整のためのパラメーター（データ）の保存に用いられる場合がある。例えば、半導体装置の製造バラツキ若しくは半導体装置の使用環境の違いなどにより発生するアナログ信号値のバラツキの調整並びに補正のためのデータを記憶しておくような場合である。このような用途の場合は、メモリーに対するデータの消去及び書き込みが頻繁に行われることを想定する必要がないことから、製造コストの高いＭＴＰメモリーに代えて製造コストが低いＯＴＰメモリーを用いた代替の擬似ＭＴＰメモリー装置が構成され、使用されることがある。特許文献１には、ＯＴＰメモリーを用いた記憶素子群を複数用いて構成された擬似ＭＴＰメモリーについて記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−２３８２７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１における擬似ＭＴＰメモリーでは、データを記憶する記憶素子群の所定のアドレス（セレクトアドレス）にデータを書き込んだ後に、セレクトアドレスを指定するための情報を格納する記憶素子群に所定の情報の書込みが行われ、その後に当該所定の情報を読出しアドレスを生成してセレクトアドレス保持部に保持するなど、データ書込み時における処理が複雑であり時間がかかるという問題がある。
【課題を解決するための手段】
【０００７】
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態または適用例として実現することが可能である。
【０００８】
［適用例１］
本適用例にかかる半導体記憶装置は、複数のワードから構成され、第１のアドレスにより前記複数のワードのいずれかが選択される第１の記憶部と、前記第１のアドレスを特定するための第１の情報を記憶する第２の記憶部と、を含み、前記第１の記憶部にデータを書き込むときに前記第１の情報から特定される前記第１のアドレスは、前記第１の記憶部からデータを読み出すときに前記第１の情報から特定される前記第１のアドレスの次のワードを選択するアドレスであり、前記第１の記憶部にデータが書き込まれるときは、略同一のタイミングで前記第２の記憶部に前記第１の情報が書き込まれることを特徴とする。
【０００９】
この構成によれば、複数のワードから構成され第１のアドレスによりいずれかのワードが選択される第１の記憶部と、第１のアドレスを特定するための第１の情報を記憶する第２の記憶部とを含み、第１の記憶部にデータの書込みを行うときに第１の情報から特定される第１のアドレスが第１の記憶部からデータを読み出すときに第１の情報から特定される第１のアドレスで選択されるワードの次のワードを選択する値であり、第２の記憶部に対する第１の情報の書込みが第１の記憶部に対するデータの書込みのタイミングと略同一のタイミングで行われることで、新たなアドレス値を設定して第１の記憶部の書込みに要する時間の後の第２の記憶部の書込みに要する時間をなくすことができ、処理の効率を上げることができる。
【００１０】
尚、第１の情報は、第１の記憶部若しくは第２の記憶部のアドレスの値そのままであってもよし、フラグやコードのようなものであってもよい。また、第１の情報は、第２の記憶部に記憶されるものであるが、第１のアドレスを特定する場合に用いられる第１の情報は、第２の記憶部に記憶されたものであっても半導体記憶装置の外部から与えられるものであってもどちらでもよい。例えば、半導体記憶装置の出荷時にデータを書き込む場合には、テスター等を用いて半導体記憶装置の外部から第１の情報を与えることが好ましい場合があると考えられる。
【００１１】
［適用例２］
上記適用例にかかる半導体記憶装置において、前記第２の記憶部は、少なくとも前記第１の記憶部のワード数と同数の前記第１の情報を記憶できることが好ましい。
【００１２】
この構成によれば、第１の情報は第１の記憶部における所定のワードにデータの書き込みが行われたことを示す情報であり、第２の記憶部が第１の記憶部のワード数と同数以上の第１の情報を記憶できることで、第２の記憶部に記憶された第１の情報により、第１の記憶部の全てのワードの識別を可能とすることができる。
【００１３】
［適用例３］
上記適用例にかかる半導体記憶装置において、前記第１の記憶部に対するデータラインと前記第２の記憶部に対するデータラインとが異なるラインであることが好ましい。
【００１４】
この構成によれば、第１の記憶部と第２の記憶部とにおいて、異なるデータラインを設けることで、第１の記憶部の動作と第２の記憶部の動作とを並列に行うことができる。
【００１５】
［適用例４］
上記適用例にかかる半導体記憶装置において、前記第１の記憶部へのデータの書込みは、前記複数のワードのそれぞれに対して一回であることが好ましい。
【００１６】
この構成によれば、第１の記憶部の任意の１ワードに対する書き込みを一回とすることにより、第１の記憶部にＯＴＰメモリーを使用することができ、半導体記憶素子の製造原価の低減を図ることができる。
【００１７】
［適用例５］
本適用例にかかる半導体記憶装置の制御方法は、複数のワードから構成される第１の記憶部と前記複数のワードのいずれかを選択する第１のアドレスを特定する第１の情報を記憶する第２の記憶部とを用い、前記第１の記憶部にデータを書き込むときに前記第１の情報から特定される前記第１のアドレスは、前記第１の記憶部からデータを読み出すときに前記第１の情報から特定される前記第１のアドレスの次のワードを選択するアドレスであり、前記第１の記憶部に対してデータを書き込むときは、略同一のタイミングで前記第２の記憶部に前記第１の情報を書き込むことを特徴とする。
【００１８】
この方法によれば、第１のアドレスにより任意のワードが選択される第１の記憶部と第１のアドレスを特定する第１の情報を記憶する第２の記憶部とを用い、第１の記憶部にデータを書き込むときに第１の情報から特定される第１のアドレスは、第１の記憶部からデータを読み出すときに第１の情報から特定される第１のアドレスの次のワードを選択するアドレスであり、第１の記憶部に対してデータを書き込むときは、略同一のタイミングで第２の記憶部に第１の情報を書き込むことで、新たなアドレス値を設定して第１の記憶部の書込みに要する時間の後の第２の記憶部の書込みに要する時間をなくすことができ、処理の効率を上げることができる。
【００１９】
［適用例６］
上記適用例にかかる半導体記憶装置の制御方法において、前記第２の記憶部は、少なくとも前記第１の記憶部のワード数と同数の前記第１の情報を記憶できることが好ましい。
【００２０】
この方法によれば、前記第１の情報は前記第１の記憶部における所定のワードにデータの書き込みが行われたことを示す情報であり、第２の記憶部が第１の記憶部のワード数と同数以上の第１の情報を記憶できることで、第２の記憶部に記憶された第１の情報により、第１の記憶部の全てのワードの識別が可能となる。
【００２１】
［適用例７］
上記適用例にかかる半導体記憶装置の制御方法において、前記第１の記憶部に対するデータラインと前記第２の記憶部に対するデータラインとが異なるラインであることが好ましい。
【００２２】
この方法によれば、第１の記憶部と第２の記憶部とにおいて、異なるデータラインを設けることで、第１の記憶部の動作と第２の記憶部の動作とを並列に行うことができる。
【００２３】
［適用例８］
上記適用例にかかる半導体記憶装置の制御方法において、前記第１の記憶部へのデータの書込みは、前記複数のワードのそれぞれに対して一回であることが好ましい。
【００２４】
この方法によれば、第１の記憶部の任意の１ワードに対する書き込みを一回とすることにより、第１の記憶部にＯＴＰメモリーを使用することができ、半導体記憶素子の製造原価の低減を図ることができる。
【図面の簡単な説明】
【００２５】
【図１】第１実施形態における半導体記憶装置の概略ブロック図。
【図２】第２実施形態における半導体記憶装置の概略ブロック図。
【図３】第３実施形態における半導体記憶装置の概略ブロック図。
【図４】半導体記憶装置におけるタイミングチャートの概略図。
【図５】半導体記憶装置におけるタイミングチャートの概略図。
【図６】第１記憶部及び第２記憶部の状態の例を示す図。
【図７】第４実施形態における半導体記憶装置の概略ブロック図。
【発明を実施するための形態】
【００２６】
図を用いて、本発明の実施形態についての説明を行う。尚、用いる図は、説明のための便宜上のものである。また、以降の説明において、信号値の電位が所定の閾値よりも高い電位である場合をＨレベル、当該所定の閾値よりも低い場合をＬレベルと記載することにする。
【００２７】
（第１実施形態）
図１に、本発明を適用した半導体記憶装置１００の一部の概略ブロック図を示す。半導体記憶装置１００は、第１記憶部１０、第２記憶部２０、アドレス生成部３０及び制御部４０を有する。半導体記憶装置１００は、外部信号９０を介して接続される外部装置（図示しない）の調整若しくは設定を行う為の所定のパラメーターを記憶するものである。当該所定のパラメーターは、第１記憶部１０に記憶され、出力データ１２として制御部４０に出力され、制御部４０により出力されて外部信号９０を介して外部装置に伝達される。
【００２８】
制御部４０は、外部信号９０を介した外部装置の指示に基づき、第１記憶部１０、第２記憶部２０及びアドレス生成部３０の制御を行う部分であり、それぞれに対するデータの送受信を行うと共に、その動作に必要な後述する制御信号を生成する。制御部４０は、外部信号９０とのインターフェイスを実行するが、外部信号９０は、バス形式のものでもよく、専用接続線により構成されていてもよい。制御部４０における外部装置に対する処理部分は外部装置の仕様に合わせた機能を有することでよく、本発明の内容には直接影響しない。
【００２９】
制御部４０が出力する制御信号は、ＲＷ切替信号４１、ラッチタイミング信号４２、第１読出指示信号４３、第２読出指示信号４４及び書込指示信号４５を含む。これらの制御信号は、外部装置から外部信号９０を介して与えられるコマンドなどを実行するために、制御部４０が生成する信号である。
【００３０】
ＲＷ切替信号４１は、アドレス生成部３０に対する制御信号であり、外部装置からの指示がパラメーターの読出し指示であるか又はパラメーターの書き込み指示であるかを識別するために用いられる信号である。
【００３１】
ラッチタイミング信号４２は、アドレス生成部３０に対する制御信号であり、第１アドレス３１として出力する値を保持するために用いられる信号である。
【００３２】
第１読出指示信号４３は、第１記憶部１０に対する制御信号であり、第１記憶部１０からのデータの読出しを指示するために用いられる信号である。第１記憶部１０から読み出されたデータは、出力データ１２として制御部４０に伝達され、外部信号９０を介して外部装置に伝達される。
【００３３】
第２読出指示信号４４は、第２記憶部２０に対する制御信号であり、第２記憶部２０からのデータの読出しを指示するために用いられる信号である。第２記憶部２０から読み出されたデータは、出力データ２２としてアドレス生成部３０に伝達される。
【００３４】
書込指示信号４５は、第１記憶部１０及び第２記憶部２０に対するデータの書込みを指示するための信号である。第１記憶部１０に対する書込みデータが入力データ１１であり、第２記憶部２０に対する書込みデータが入力データ２１である。入力データ１１及び入力データ２１は、共に制御部４０から出力される。
【００３５】
第１記憶部１０は、複数のワードの不揮発性メモリーから構成される。１ワードのビット数は特に限定するものではなく、上述した外部装置に必要とされるビット数を有していればよい。複数のワードの中のいずれのワードを選択するかの指定は、第１アドレス３１により行われる。第１記憶部１０に対する書込みの指示は制御部４０から出力される書込指示信号４５により行われ、入力データ１１の値が記憶される。また、第１記憶部１０からの読出しの指示は制御部４０から出力される第１読出指示信号４３により行われ、入力データ２１として値が出力される。
【００３６】
第２記憶部２０は、第１記憶部１０と同数のワード数の不揮発性メモリーから構成される。第２記憶部２０における１ワードのビット数は当該ワード数と同数であり、第１記憶部１０の所定の１ワードが第２記憶部２０の全てのワードにおける所定の１ビットに対応付けられる。当該所定の１ビットのビット位置は、全てのワードにおいて同じである。この１ビットの情報を第１情報と呼ぶ。第２記憶部２０は、第１記憶部１０のワード数と同数の第１情報を有するメモリーである。尚、本実施形態においては、第２記憶部２０における各々のビットの初期値はＨレベルであるとする。
【００３７】
第１記憶部１０の所定の１ワードにデータの書込みが行われると、略同一のタイミングで、第２記憶部２０の第２アドレス３２で指定されるワードに対して、所定の１ビットの値が変更される書込みが行われる。第１アドレス３１の値と第２アドレス３２の値とは１対１に対応していればよく、同じ値でもよいし異なっていてもよいが、同じ値とした方が概ね制御論理が簡単となる場合が多い。例えば、第１記憶部１０に対して第１アドレス３１の値が“１０”のときに選択されるワードに対してデータの書込みが行われる場合に、第２記憶部２０の第２アドレス３２が“１０”のときに選択されるワードの所定の１ビットの値が変更されることでよい。
【００３８】
また、当該所定の１ビットは、第１アドレス３１の値と１対１に対応するものであれば、上述した所定の１ビットの位置は任意の位置でよい。第２記憶部２０に対する書込みの指示は、制御部４０から出力される書込指示信号４５により行われる。上述したように、本実施形態において第２記憶部２０の各々のビットの初期値はＨレベルである。従って、本実施形態においては値が変更される書込みとはＨレベルをＬレベルに書き換えることを示し、変更するためのデータは制御部４０により決定され入力データ２１として第２記憶部２０に伝達される。
【００３９】
第２記憶部２０に対する読出しの指示は、制御部４０から出力される第２読出指示信号４４により行われる。第２記憶部２０における読出しのときは、第２アドレス３２の値は無視され、全ワードが同時に選択されたときのデータが出力データ２２として出力される。この場合、出力データ２２の各々のビットの出力値は、全ワードの同じ位置のビットの値の論理積となる。書込みのときは第２アドレス３２により選択されたワードの所定のビットの値が変更されるが、読出しのときに全てのワードの値が同時に読み出されることにより、変更された第１情報のすべてが読み出されることになる。
【００４０】
不揮発性メモリーのデータの書込みのときの消費電力は、読出しのときの消費電力に比べて一般的に大きい。第２記憶部２０に対するデータの書込みを、第２アドレス３２により選択された１ワードの所定の１ビットに限定することにより、第２記憶部２０に対する書込みのときの消費電力の低減化を図ることができる。
【００４１】
アドレス生成部３０は、出力データ２２の値（複数の第１情報）を基にして第１アドレス３１及び第２アドレス３２を生成する部分である。複数の第１情報は、ラッチタイミング信号４２で規定されるタイミングでアドレス生成部３０内にラッチされる。
【００４２】
第１記憶部１０に対するアドレス制御は次のように行われる。ＲＷ切替信号４１が読出しを指示しているときは、複数の第１情報により規定されるアドレス値が第１アドレス３１として出力される。ＲＷ切替信号４１が書込みを指示しているときは、複数の第１情報により規定されるアドレスで選択されるワードの次のワードを選択するアドレス値が第１アドレス３１として出力される。
【００４３】
また、第２記憶部２０に対するアドレス制御は次のように行われる。書込指示信号４５が書込み許可としているときに、複数の第１情報により規定されるアドレスで選択されるワードの次のワードを選択するアドレス値が第２アドレス３２として出力される。これ以外のときは、第２アドレス３２の値は第２記憶部２０において無視され、第２記憶部２０の全てのワードが選択されている状態となる。尚、第２アドレス３２の値として全てのワードを選択するアドレス値を定義し、第２読出指示信号４４が読出しを指示しているときに、当該アドレス値を出力するようにしてもよい。
【００４４】
書込指示信号４５は、半導体記憶装置１００の書込みサイクルの中の所定の期間を経過した後に書込みの指示を行うように制御部４０により制御される。このため、当該所定の期間、第２記憶部２０は読出しの状態となる。このときに読み出された複数の第１情報がラッチタイミング信号４２によりラッチされ、第１アドレス３１及びに第２アドレス３２の生成に用いられる。
【００４５】
入力データ１１は、外部信号９０により伝達された設定データを基に制御部４０により生成され出力されるデータである。入力データ１１の値は当該設定データと同じでもよく、当該設定データを所定の方法によりエンコードするなどして異なる値としてもよい。設定データをエンコードして入力データ１１とした場合には、制御部４０において出力データ１２の値をデコードして外部信号９０を介して外部装置に伝達する必要がある。
【００４６】
入力データ２１は、制御部４０により管理され、第１記憶部１０に書込みが行われるときに、所定の１ビットの値を変更する値として生成され出力されるデータである。制御部４０に複数の第１情報に係わる情報を有することで、外部装置において複数の第１情報の管理を要する場合に、半導体記憶装置１００内における構成をより簡易なものにすることができる。外部装置における複数の第１情報の管理が必要ない場合は、図示はしないが、入力データ２１の値の生成を複数の第１情報が読み出されるアドレス生成部３０で行うこととしてもよい。
【００４７】
次に、タイミングチャートを用いて、半導体記憶装置１００の動作を説明する。半導体記憶装置１００における書込み動作を示したタイミングチャート２００を図４に、読出し動作を示したタイミングチャート３００を図５に示す。いずれの図においても、図中の→ｔは時間の経過を示す。尚、図中のＨ側における信号レベルがＨレベル、Ｌ側における信号レベルがＬレベルである。
【００４８】
まず、タイミングチャート２００を用いて半導体記憶装置１００における書き込み動作について説明する。制御部４０は、外部装置からの書込みの指示が外部信号９０を介してなされることで、書込み動作の制御を開始する。
【００４９】
タイミングＴ１において、外部装置からの指示を受けて制御部４０よる制御が開始される。ＲＷ切替信号４１が書込み動作を示す値（Ｌレベル）に設定され、第２読出指示信号４４が読出し指示を示す値（Ｌレベル）に設定される。これにより、第２記憶部２０から複数の第１情報（Ａ）が出力される。
【００５０】
出力データ２２に複数の第１情報（Ａ）が出力されることにより、アドレス生成部３０は、複数の第１情報（Ａ）によって規定されるアドレスで選択されるワードの次のワードを選択するアドレス（Ｃ）を第１アドレス３１及び第２アドレス３２に出力する。
【００５１】
その後、タイミングＴ２でラッチタイミング信号４２がＬレベルとなり、複数の第１情報（Ａ）がアドレス生成部３０内の所定のラッチレジスターに保持される。複数の第１情報（Ａ）がラッチされることで、第２記憶部２０に対して書き込みの指示がなされ、第２アドレス３２が有効となり所定のワードが選択されて出力データ２２の値が変化したときの第１アドレス３１及び第２アドレス３２に対する影響を無くすことができる。尚、複数の第１情報（Ａ）の代わりに、生成された第１アドレス３１及び第２アドレス３２をラッチすることにしてもよい。
【００５２】
複数の第１情報（Ａ）がラッチされた後のタイミングＴ３において、制御部４０は書込指示信号４５を書込みの指示を示す値（Ｌレベル）に設定する。入力データ１１及び入力データ２１に対する値（Ｄ及びＥ）の設定は、便宜上図４ではタイミングＴ１の直後に設定することとして記載されているが、タイミングＴ１からタイミングＴ３までの間に設定が行われることでよい。
【００５３】
書込指示信号４５がＬレベルに設定されることで、第２記憶部２０において第２アドレス３２の値（Ｃ）が有効になる。これにより、第１記憶部１０に入力データ１１（Ｄ）が書き込まれ、第２記憶部２０に第２入力データ（Ｅ）が書き込まれる。これにより、複数の第１情報が、第１記憶部１０のアドレス（Ｃ）に書込みが行われたという情報を含むものになる。これにより、第２記憶部２０における複数の第１情報は、第１記憶部１０に既に書込みが行われている全てのアドレスに関する情報を有していることになる。
【００５４】
この状態の例を図６に示す。図６−（ａ）は、第１記憶部１０の状態を模式的に示したものであり、図６−（ｂ）は第２記憶部２０の状態を模式的に示したものである。ここで、第１記憶部１０のワード数をｍ（ｍは自然数）としている。図６−（ａ）のように、第１記憶部１０はアドレスＡ０、Ａ１及びＡ２で選択されるワードにデータが書き込まれている。
【００５５】
この場合の第２記憶部２０は、図６−（ｂ）のようになっている。第１記憶部１０のアドレスＡ０に書き込みが行われたときに、第２記憶部２０のアドレスＡ０で選択されるワードのアドレスＡ０に対応するビットの値がＨレベルからＬレベルに変更されている。第１記憶部１０のアドレスＡ１に書き込みが行われたときに、第２記憶部２０のアドレスＡ１で選択されるワードのアドレスＡ１に対応するビットの値がＨレベルからＬレベルに変更されている。第１記憶部１０のアドレスＡ２に書き込みが行われたときに、第２記憶部２０のアドレスＡ２で選択されるワードのアドレスＡ２に対応するビットの値がＨレベルからＬレベルに変更されている。
【００５６】
次に、タイミングチャート３００を用いて半導体記憶装置１００における読出し動作について説明する。制御部４０は、外部装置からの読出しの指示が外部信号９０を介してなされることで、読出し動作の制御を開始する。
【００５７】
タイミングＴ５において、外部装置からの指示を受けて制御部４０よる制御が開始される。ＲＷ切替信号４１が読出し動作を示す値（Ｈレベル）に設定され、第２読出指示信号４４が読出し指示を示す値（Ｌレベル）に設定される。これにより、第２記憶部２０から複数の第１情報（Ｇ）が出力される。
【００５８】
出力データ２２に複数の第１情報（Ｇ）が出力されることにより、アドレス生成部３０は、複数の第１情報（Ｇ）によって規定されるアドレス（Ｈ）を第１アドレス３１に出力する。
【００５９】
その後、タイミングＴ６でラッチタイミング信号４２がＬレベルとなり、複数の第１情報（Ｇ）がアドレス生成部３０内の所定のラッチレジスターに保持される。また、第１読出指示信号４３が読出し指示を示すレベル（Ｌレベル）に設定され、これにより第１記憶部１０のアドレス値（Ｈ）で選択されるワードの値（Ｊ）が出力データ１２として制御部４０に出力される。制御部４０は、出力データ１２の値（Ｊ）若しくは（Ｊ）に基づくデータを外部信号９０を介して外部装置に伝達する。
【００６０】
図６に示した状態で外部装置から読出しの指示がなされた場合、第２記憶部２０から出力データ２２として読み出される値は図６−（ｂ）のＫで示した値となり、当該Ｋの値から生成されるアドレスがアドレスＡ２となる。第１記憶部１０のアドレスＡ２で選択されるワードの値が上述した値（Ｊ）である。ちなみに、この状態で外部装置から書込みの指示がなされた場合、アドレス生成部３０において生成される第１アドレス３１及び第２アドレス３２として出力される値がアドレスＡ３を示す値であり、制御部４０において生成される入力データ２１がワード対応ビット位置Ａ３をＬレベルとする値である。
【００６１】
第１記憶部１０及び第２記憶部２０の記憶素子はいずれもＯＴＰメモリーであり、ＯＴＰメモリー固有の制御素子（センスアンプなど）が第１記憶部１０及び第２記憶部２０のそれぞれに存在する。ＯＴＰメモリーの構造はＭＴＰメモリーに比較して簡素である。本発明を適用することにより、ＯＴＰメモリーの特性を生かした擬似ＭＴＰメモリーを構成することができる。
【００６２】
（第２実施形態）
図２に本実施形態における半導体記憶装置１０１を示す。尚、本実施形態も含む以降の実施形態において、第１実施形態で説明をした構成要素と同一若しくは類似の構成要素については同一の番号を付し、その説明を省略する。また、構成が異なるものにおいても、第１実施形態における対応部分と同様の動作となる部分についても、その説明を省略する。
【００６３】
半導体記憶装置１０１は、第１記憶部１０、第２記憶部５０、アドレス生成部７０及び制御部４０を有する。半導体記憶装置１０１は、外部信号９０を介して接続される外部装置（図示しない）の調整若しくは設定を行う為の所定のパラメーターを記憶するものである。当該所定のパラメーターは、第１記憶部１０に記憶され、出力データ１２として出力されて外部信号９０を介して外部装置に伝達される。
【００６４】
半導体記憶装置１０１と上述した半導体記憶装置１００との違いは、第２記憶部５０と第２記憶部２０とにおける構成の違い、及び、アドレス生成部３０とアドレス生成部７０とにおける構成の違いである。第２記憶部２０は、第１記憶部１０と同数のワードの記憶素子を有したが、第２記憶部５０は、第１記憶部１０のワード数と同数のビット幅を有する１ワードの記憶素子から構成される。
【００６５】
このため、アドレス生成部７０において第２記憶部５０に対してのアドレスの設定は必要なく、第１アドレス３１の値に関係なく、常にひとつのワードに対するアクセスが行われる。当該ひとつのワードにおいて、第１記憶部１０の所定のワードに対応する所定のビットの値が変更される。尚、第２記憶部５０は、第２記憶部２０と同様にＯＴＰメモリーから構成される。ＯＴＰメモリーの特性として、一度Ｌレベルに変えたものをＨレベルに変えることはできないが、ＨレベルをＬレベルに変えるためのアクセスは繰り返し行うことが可能である。尚、第２記憶部５０における書込みの制御をビット毎に行うようにしてもよい。次に値の変更を行うビットの位置は、複数のビットの変更状態から決定することが可能である。
【００６６】
本実施形態における例は、第１実施形態で示した例よりも、第２記憶部５０における面積を小さくすることが出来ると共に、アドレス生成部７０の制御を簡易なものにすることができる。
【００６７】
（第３実施形態）
図３に本実施形態における半導体記憶装置１０２を示す。半導体記憶装置１０２は、第１記憶部１０、第２記憶部６０、アドレス生成部８０及び制御部４６を有する。半導体記憶装置１０２は、外部信号９０を介して接続される外部装置（図示しない）の調整若しくは設定を行う為の所定のパラメーターを記憶するものである。当該所定のパラメーターは、第１記憶部１０に記憶され、出力データ１２として出力されて外部信号９０を介して外部装置に伝達される。
【００６８】
本実施形態と上述した実施形態との違いは、第２記憶部６０と第２記憶部６０に対応する部分（第２記憶部２０及び第２記憶部５０）とにおける構成の違い、アドレス生成部８０とアドレス生成部８０に対応する部分（アドレス生成部３０若しくはアドレス生成部７０）とにおける構成の違い、及び、制御部４６と制御部４０とにおける構成の違いである。
【００６９】
第２記憶部６０は、１ワード当たり１ビットの記憶素子を、第１記憶部１０のワード数と同数有する。制御部４６から出力される入力データ２３は１ビットのデータであり、これが全てのワードに供給される。第２記憶部６０に対して書込みが行われる場合は、第１アドレス３１の値により選択されたワードの値（１ビット）が変更される。また、全てのワードの出力は独立して出力され、出力データ２２を構成する。第２記憶部６０からの読出しのときは、全てのワードが選択される。
【００７０】
また、アドレス生成部８０が生成するアドレスは第１アドレス３１であり、第１アドレス３１が第２記憶部６０に出力されている。第２記憶部６０においてワードの選択が必要なのは、データの書き換えのときだけでよいのは第２記憶部２０と同じである。従って、第１実施形態においても本実施形態と同様に、第２記憶部２０において第１アドレス３１を用いるようにし、アドレス生成部８０を用いることは可能である。尚、第２記憶部６０は、上述した実施形態と同様にＯＴＰメモリーから構成される。
【００７１】
（第４実施形態）
本実施形態は、第１記憶部１０並びに第２記憶部２０のアドレスを外部装置から指定する場合の実施形態である。図７に本実施形態における半導体記憶装置１０３を示す。半導体記憶装置１０３は、テストセレクター９１を有する。尚、図７における内部制御信号９６は、入力データ１１、出力データ１２及び入力データ２１をまとめて表したものである。同様に、内部制御信号９７は、ＲＷ切替信号４１、ラッチタイミング信号４２、第１読出指示信号４３、第２読出指示信号４４及び書込指示信号４５をまとめて表したものである。他の構成については、半導体記憶装置１０３は半導体記憶装置１００と同様の構成を有する。
【００７２】
テストセレクター９１により、外部入力アドレス９２及び第１アドレス３１のいずれかが選択され第１メモリーアドレス９４として第１記憶部１０に出力される。同様に、テストセレクター９１により、外部入力アドレス９３及び第２アドレス３２のいずれかが選択され第２メモリーアドレス９５として第２記憶部２０に出力される。
【００７３】
図示していないが、テストセレクター９１による選択の指示は、外部装置若しくは半導体記憶装置１０３の外部ピンの設定により行われることでよい。例えば、外部装置若しくは半導体記憶装置１０３の外部ピンにテストモードの設定の機能を有するテストピンを持たせ、テストピンがテストモードを示す所定の値のときのテストセレクター９１の出力が、外部入力アドレス９２及び外部入力アドレス９３となるようにすればよい。これにより、第１記憶部１０及び第２記憶部２０のアドレスを外部から直接指定しての書き込み動作並びに読出し動作を行うことができる。
【００７４】
また、図示はしていないが、テストモードにおける入力データ１１及び入力データ２１についても、テストセレクター９１と同様のセレクターを設けて、外部ピンから与えるようにしてもよい。尚、セレクターを設けず、外部信号９０及び制御部４０を介して与えるようにしてもよい。
【００７５】
以上、本発明に係る適用例及び実施形態の説明を行ったが、本発明の実施は上述した適用例若しくは実施形態に限定されるものではない。例えば、入力データ２１をアドレス生成部３０において生成し、第２記憶部２０若しくは第２記憶部５０に対して出力してもよい。入力データ２３は固定値でもよいので、第２記憶部６０内で設定するようにしてもよい。本発明は、その趣旨を逸脱しない範囲において広く適用が可能である。
【符号の説明】
【００７６】
１０…第１記憶部、１１…入力データ、１２…出力データ、２０…第２記憶部、２１…入力データ、２２…出力データ、２３…入力データ、３０…アドレス生成部、３１…第１アドレス、３２…第２アドレス、４０…制御部、４１…ＲＷ切替信号、４２…ラッチタイミング信号、４３…第１読出指示信号、４４…第２読出指示信号、４５…書込指示信号、４６…制御部、５０…第２記憶部、６０…第２記憶部、７０…アドレス生成部、８０…アドレス生成部、９０…外部信号、９１…テストセレクター、９２…外部入力アドレス、９３…外部入力アドレス、９４…第１メモリーアドレス、９５…第２メモリーアドレス、９６…内部制御信号、９７…内部制御信号、１００…半導体記憶装置、１０１…半導体記憶装置、１０２…半導体記憶装置、１０３…半導体記憶装置、２００…タイミングチャート、３００…タイミングチャート。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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