(57)【特許請求の範囲】
【請求項１】
アレイに配置された複数のMEMSデバイスと、
前記MEMSデバイスにデータおよび駆動電圧を伝達するように前記複数のMEMSデバイスに結合された制御回路とを備える装置であって、
各MEMSデバイスに対して、前記制御回路が、前記MEMSデバイスのシャッタを作動させるように構成されたラッチを含み、
前記ラッチが、
それぞれが少なくとも2つのトランジスタを含む、第1および第2の交差結合されたインバータと、
前記第1のインバータの前記少なくとも2つのトランジスタのゲートを、前記第2のインバータの前記少なくとも2つのトランジスタのドレインに結合するインバータ結合相互接続部と、
前記第1および第2のインバータの間の電流の通過を制御するように構成された、前記インバータ結合相互接続部上に配置されたトランジスタを含む第1のスイッチと、
前記インバータ結合相互接続部および前記第1のインバータの前記少なくとも2つのトランジスタのゲートに結合され、前記第1のインバータの前記少なくとも2つのトランジスタのゲートにデータを伝達するように構成されたトランジスタを含む第2のスイッチと、
前記第1のスイッチに結合されたラッチング制御線と、
前記第2のスイッチに結合されたデータ転送制御線とを含み、
前記ラッチング制御線からのラッチ制御信号が、前記データ転送制御線からのデータ転送制御信号に基づいて、前記第2のスイッチが前記第1のインバータの前記少なくとも2つのトランジスタのゲートに前記データを伝達する時間の少なくとも一部の期間、前記第1のスイッチをオフ状態にさせる、装置。
【請求項２】
前記ラッチは、第1のアクチュエータおよび第2のアクチュエータに結合され、前記第1および第2のアクチュエータ上の電圧の差を維持するように構成され、前記第1および第2のアクチュエータは、前記電圧の差に基づいて前記シャッタを作動させる、請求項1に記載の装置。
【請求項３】
前記第1のスイッチがn型トランジスタを含む、請求項1に記載の装置。
【請求項４】
前記第1のスイッチがp型トランジスタを含む、請求項1に記載の装置。
【請求項５】
動作時には、前記第1のスイッチは、前記第2のスイッチが前記第1のインバータの前記少なくとも2つのトランジスタのゲートに前記データを伝達した時点の後で、オン状態に切り換えられる、請求項1に記載の装置。
【請求項６】
前記第2のスイッチのドレインは、前記インバータ結合相互接続部および前記第1のインバータの前記少なくとも2つのトランジスタのゲートに結合された、請求項1に記載の装置。
【請求項７】
前記ラッチング制御線は前記第1のスイッチおよび前記第2のスイッチのそれぞれのゲートに結合される、請求項1に記載の装置。
【請求項８】
前記第1のスイッチの前記トランジスタは、前記第2のスイッチの前記トランジスタとは異なる導電型のトランジスタである、請求項7に記載の装置。
【請求項９】
前記第1のスイッチのゲートが前記ラッチング制御線に結合された、請求項7に記載の装置。
【請求項１０】
前記第2のスイッチのゲートが前記データ転送制御線に結合された、請求項7に記載の装置。
【請求項１１】
前記装置はディスプレイデバイスであり、前記MEMSデバイスはシャッタを備え、前記ラッチは、第1のアクチュエータおよび第2のアクチュエータに結合され、前記第1および第2のアクチュエータ上の電圧の差を維持するように構成され、前記第1および第2のアクチュエータは前記電圧の差に基づいて前記シャッタを作動させる、請求項1に記載の装置。
【請求項１２】
アレイに配置された複数のMEMSデバイスと、
前記MEMSデバイスにデータおよび駆動電圧を伝達するように前記複数のMEMSデバイスに結合された制御回路とを備える装置であって、
各MEMSデバイスに対して、前記制御回路が、前記MEMSデバイスのシャッタを作動させるように構成されたラッチを含み、
前記ラッチが、
2つの交差結合されたインバータであって、それらの第1のインバータおよび第2のインバータのそれぞれが少なくとも2つのトランジスタを含む、2つの交差結合されたインバータと、
インバータ結合相互接続部上に配置された第1のスイッチと、
前記インバータ結合相互接続部、および前記第1のインバータの前記少なくとも2つのトランジスタのゲートに結合された第2のスイッチであって、前記第1のインバータの前記少なくとも2つのトランジスタのゲートに前記データを伝達するように構成された、第2のスイッチと、
電源線、前記第2のスイッチ、および前記第1のインバータの前記少なくとも2つのトランジスタのゲートに結合された第3のスイッチと
を含み、
前記インバータ結合相互接続部が、前記第1のインバータの前記少なくとも2つのトランジスタの共通ゲートを、前記第2のインバータの前記少なくとも2つのトランジスタの共通ドレインに結合し、
動作時には、前記第1のスイッチは、前記第2のスイッチが前記第1のインバータの前記少なくとも2つのトランジスタのゲートに前記データを伝達する時間の少なくとも一部の期間、オフ状態である、装置。
【請求項１３】
前記第2のスイッチはトランジスタを含み、前記第3のスイッチは前記第2のスイッチのドレインに結合される、請求項12に記載の装置。
【請求項１４】
前記ラッチが、前記第1のインバータの前記少なくとも2つのトランジスタの共通ゲートと、前記第2のインバータの前記少なくとも2つのトランジスタの共通ドレインとの間に接続された第4のスイッチをさらに含む、請求項12に記載の装置。
【請求項１５】
前記ラッチが、前記第3のスイッチを前記第1のインバータの前記少なくとも2つのトランジスタのゲートに結合するコンデンサをさらに含み、前記ラッチは、前記第3のスイッチおよび前記第4のスイッチがオン状態に切り換えられ、その後にオフ状態に切り換えられる期間、前記第1のスイッチがオフ状態に切り換えられるように構成され、
前記第1のスイッチがオフ状態であり、前記第2のスイッチが前記第1のインバータの前記少なくとも2つのトランジスタのゲートにデータを伝達する時間の少なくとも一部である前記期間が、前記第2のスイッチが前記第1のインバータの前記少なくとも2つのトランジスタのゲートに前記データを伝達する時間の全期間を含む、請求項14に記載の装置。
【請求項１６】
前記ラッチは第1のアクチュエータおよび第2のアクチュエータに結合され、前記第1および第2のアクチュエータ上の電圧の差を維持するように構成され、前記第1および第2のアクチュエータは前記電圧の差に基づいて前記シャッタを作動させる、請求項12に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示はラッチング回路の分野に関する。具体的には本開示は、ラッチング回路を含むピクセル回路およびディスプレイデバイスに関する。
【０００２】
関連出願の相互参照
本出願は、2011年6月1日に出願した「MEMS Display Pixel Control Circuits and Methods」という名称の米国特許仮出願第61/492,205号、および2012年5月30日に出願した「MEMS Display Pixel Control Circuits and Methods」という名称の米国特許非仮出願第13/484,034号の優先権を主張するものである。これらの先行出願の開示は本出願の一部と見なされ、参照により本出願に組み込まれる。
【背景技術】
【０００３】
ディスプレイデバイスは画像および映像コンテンツを表示するために、光変調素子の2次元配列を用いる。ディスプレイデバイスは、可動シャッタの位置を電気的に制御することによって画像を表示するために用いられることができる。可動シャッタ(S)の作動による2次元アレイの各ピクセルでの光の選択的変調は、映像コンテンツの各フレームの画像を生成する。
【０００４】
電気的手段によって可動シャッタを変調するディスプレイデバイスは、より高速なシャッタ移動を可能にし、したがって表示時に、より高速なピクセルリフレッシュレートをもたらす。
【０００５】
液晶ディスプレイパネルと同様に、ディスプレイの走査線とデータ線の各交点にピクセル回路を配置することができ、各交点はディスプレイ内のピクセルに対応する。各ピクセル回路はラッチング回路を含む。ラッチング回路の出力電圧は、各ピクセルに関連するシャッタを作動させるために用いられる。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本開示は新規なラッチング回路、ならびにラッチング回路を含むピクセル回路およびディスプレイデバイスを提供する。
【課題を解決するための手段】
【０００７】
本開示のシステム、方法、およびデバイスはそれぞれ、いくつかの革新的な態様を有しており、それらの単一のものが、本明細書に開示された望ましい属性を専らもたらすものではない。
【０００８】
本開示で述べられる主題の1つの革新的な態様は、アレイに配置された複数のMEMSデバイスと、MEMSデバイスにデータおよび駆動電圧を伝達するように複数のMEMSデバイスに結合された制御回路とを有する装置において実装することができる。各MEMSデバイスに対して制御回路は、MEMSデバイスのシャッタを作動させるように構成されたラッチを含む。ラッチは第1および第2の交差結合されたインバータを含み、それぞれは少なくとも2つのトランジスタを含む。ラッチはまた、第1のインバータの少なくとも2つのトランジスタのゲートを、第2のインバータの少なくとも2つのトランジスタのドレインに結合するインバータ結合相互接続部を含む。ラッチはまた、第1および第2のインバータの間の電圧の通過を制御するように構成された、インバータ結合相互接続部上に配置された第1のスイッチを含む。一部の実装形態では、ラッチは、第1のアクチュエータおよび第2のアクチュエータに結合され、第1および第2のアクチュエータ上の電圧の差を維持するように構成される。一部のこのような実装形態では、第1および第2のアクチュエータは、電圧の差に基づいてシャッタを作動させる。
【０００９】
一部の実装形態では、第1のスイッチはn型トランジスタを含む。一部の実装形態では、第1のスイッチはp型トランジスタを含む。一部の実装形態では、装置はまた、インバータ結合相互接続部および第1のインバータの少なくとも2つのトランジスタのゲートに結合され、第1のインバータの少なくとも2つのトランジスタのゲートにデータを伝達するように構成された第2のスイッチを含む。一部の実装形態では、第1のスイッチは、第2のスイッチが第1のインバータの少なくとも2つのトランジスタのゲートにデータを伝達した時点で、オフ状態に切り換えられる。一部の実装形態では、第1のスイッチは、第2のスイッチが第1のインバータの少なくとも2つのトランジスタのゲートにデータを伝達した時点の後で、オン状態に切り換えられる。一部の実装形態では、第2のスイッチはトランジスタを含み、第2のスイッチのドレインは、インバータ結合相互接続部および第1のインバータの少なくとも2つのトランジスタのゲートに結合される。一部の実装形態では、第1のスイッチおよび第2のスイッチはそれぞれトランジスタを含み、装置はラッチング制御線をさらに含み、ラッチング制御線は第1のスイッチおよび第2のスイッチのそれぞれのゲートに結合される。一部の実装形態では、第1のスイッチのトランジスタは、第2のスイッチのトランジスタとは異なる導電型のトランジスタである。一部の実装形態では、第1のスイッチおよび第2のスイッチはそれぞれトランジスタを含み、装置はさらに、第1のスイッチに結合されたラッチング制御線と、第2のスイッチに結合されたデータ転送制御線とを含む。一部のこのような実装形態では、ラッチング制御線からのラッチ制御信号は、データ転送制御線からのデータ転送制御信号に基づいて、第2のスイッチが第1のインバータの少なくとも2つのトランジスタのゲートにデータを伝達した時点で、第1のスイッチをオフ状態に切り換えさせる。一部の実装形態では、第1のスイッチのゲートは、ラッチング制御線に結合される。一部の実装形態では、第2のスイッチのゲートは、データ転送制御線に結合される。一部の実装形態では、装置はディスプレイデバイスであり、MEMSデバイスはシャッタを備える。一部のこのような実装形態では、ラッチは、第1のアクチュエータおよび第2のアクチュエータに結合され、第1および第2のアクチュエータ上の電圧の差を維持するように構成され、第1および第2のアクチュエータは電圧の差に基づいてシャッタを作動させる。
【００１０】
本開示において述べられる主題の他の革新的な態様は、アレイに配置された複数のMEMSデバイスと、MEMSデバイスにデータおよび駆動電圧を伝達するように複数のMEMSデバイスに結合された制御回路とを含む装置において実装することができる。各MEMSデバイスに対して制御回路は、MEMSデバイスのシャッタを作動させるように構成されたラッチを含む。ラッチは2つの交差結合されたインバータを含み、それぞれは少なくとも2つのトランジスタを含む。ラッチはまた、第1のインバータの少なくとも2つのトランジスタの共通ゲートを、第2のインバータの少なくとも2つのトランジスタの共通ドレインに結合するインバータ結合相互接続部上に配置された、第1のスイッチを含む。ラッチはまた、インバータ結合相互接続部、および第1のインバータの少なくとも2つのトランジスタのゲートに結合された第2のスイッチと、電源線、第2のスイッチ、および第1のインバータの少なくとも2つのトランジスタのゲートに結合された第3のスイッチとを含む。
【００１１】
一部の実装形態では、第2のスイッチは、第1のインバータの少なくとも2つのトランジスタのゲートにデータを伝達するように構成される。一部の実装形態では、第2のスイッチはトランジスタを含み、第3のスイッチは第2のスイッチのドレインに結合される。一部の実装形態では、ラッチはさらに、第1のインバータの少なくとも2つのトランジスタの共通ゲートと、第2のインバータの少なくとも2つのトランジスタの共通ドレインとの間に接続された第4のスイッチを含む。一部の実装形態では、ラッチは、第3のスイッチを第1のインバータの少なくとも2つのトランジスタのゲートに結合するコンデンサをさらに含み、ラッチは、(i)第3のスイッチおよび第4のスイッチがオフ状態に切り換えられ、その後にオン状態に切り換えられた時点、および(ii)その後の、コンデンサを通して第2のスイッチが第1のインバータの少なくとも2つのトランジスタのゲートにデータを伝達した時点で、第1のスイッチがオフ状態に切り換えられるように構成される。一部の実装形態では、ラッチは第1のアクチュエータおよび第2のアクチュエータに結合され、第1および第2のアクチュエータ上の電圧の差を維持するように構成され、第1および第2のアクチュエータは電圧の差に基づいてシャッタを作動させる。
【００１２】
本明細書で述べられる本主題の1つまたは複数の実装形態の詳細は、添付の図面および以下の説明に記載される。この概要に示された例は主としてMEMSベースのディスプレイに関して述べられるが、本明細書に示される概念は、LCD、OLED、電気泳動、および電界放出ディスプレイなどの他のタイプのディスプレイ、ならびにMEMSマイクロホン、センサ、および光スイッチなどのディスプレイ以外の他のMEMSデバイスに応用することができる。他の特徴、態様、および利点は、説明、図面、および特許請求の範囲から明らかになるであろう。以下の図の相対的な寸法は、原寸に比例して描かれていない場合があることに留意されたい。
【図面の簡単な説明】
【００１３】
【図１】例示のラッチング回路を示す図である。
【図２】図1のラッチング回路の動作の例示のタイミング図である。
【図３】ディスプレイパネルの例示のブロック図である。
【図４】例示のディスプレイデバイスを示す図である。
【図５】ディスプレイデバイスの例示の断面図である。
【図６】ディスプレイデバイスの別の例示の断面図である。
【図７】例示の可動シャッタを示す図である。
【図８】図7に示される可動シャッタの例示の平面図である。
【図９】可動シャッタを含む例示のピクセル回路を示す図である。
【図１０】可動シャッタを含む別の例示のピクセル回路を示す図である。
【図１１】図9または図10のピクセル回路の動作の例示のタイミング図である。
【図１２】ピクセル回路のアレイから形成される例示のディスプレイを示すである。
【図１３】ピクセル回路の例示の回路図である。
【図１４】図13のピクセル回路を使用するための例示のタイミング図である。
【図１５】ピクセル回路の別の例示の回路図である。
【図１６】図15のピクセル回路の動作の別の例示のタイミング図である。
【発明を実施するための形態】
【００１４】
ラッチング回路は2つの交差結合されたインバータから形成されることができ、それぞれは2つのトランジスタ、すなわちp型金属酸化物半導体(p-MOS)トランジスタおよびn型MOSトランジスタ(n-MOS)を含む。一部の実装形態では、p-MOSトランジスタは、光変調器アクチュエータの充電を管理し、したがって充電トランジスタと呼ばれる。n-MOSトランジスタはアクチュエータの放電を管理し、したがって放電トランジスタと呼ばれる。
【００１５】
2つのインバータは、2つのインバータ結合相互接続部によって結合される。インバータ結合相互接続部が、一方のインバータの2つのトランジスタのゲートを、他方のインバータの2つのトランジスタのドレインに結合する。インバータ結合相互接続部の少なくとも1つを通る電流の流れは、スイッチによって管理される。
【００１６】
ラッチング回路はまた、データ電圧を記憶するために用いられる保持コンデンサと、保持コンデンサを2つの交差結合されたインバータに結合するスイッチとを含む。
【００１７】
インバータ結合相互接続部の少なくとも1つを通る電流の流れを管理するスイッチをもたない同様なラッチング回路は、放電トランジスタのリーク電流が大きすぎる場合、または放電トランジスタが十分速やかにオフにならない場合は、潜在的に正しくない状態にラッチし得る。例えば、一部の実装形態では、第1のインバータのトランジスタのゲート、およびインバータ結合相互接続部を通して第2のインバータの放電トランジスタのドレインに、保持コンデンサを結合することができる。この放電トランジスタが、高すぎるしきい値電圧を有する場合、またはあまりに長く開放のままである場合は、結果として電流リークが発生し、保持コンデンサに記憶された電荷は、それが第1のインバータの状態に適切な効果を及ぼす機会をもつ前に、第2のインバータの放電トランジスタを通して抜き取られる場合がある。インバータ結合相互接続部上にスイッチを導入することにより、保持コンデンサおよびしたがってそれに記憶されたデータ電圧が、第1のインバータの状態が設定されるまで、起こり得る放電から切り離される。
【００１８】
本開示は少なくとも1つのスイッチング型のインバータ結合相互接続部を有するラッチング回路、ならびにこのようなラッチング回路を含むピクセル回路およびディスプレイデバイスを提供する。インバータ結合相互接続部上のスイッチは、第1および第2のインバータの間の電流の通過を制御するように構成される。保持コンデンサからインバータへの初期データ電圧転送の時点でスイッチをオフに切り換えることによって、インバータの間のリーク電流を遮断することができる。結果としてラッチの誤動作を防止することができ、信頼性が改善される。
【００１９】
本開示において述べられる主題の特定の実装形態は、以下の見込まれる利点の1つまたは複数を実現するように実装することができる。ラッチング回路はピクセル回路へのデータの高速で信頼性のあるラッチングをもたらす。より具体的には、インバータ結合相互接続部上にスイッチを設けることで、保持コンデンサ上に記憶されたデータ電圧を、それが第1のインバータの状態を適切に設定するまで効果的に切り離し、許容できないレベルの電流リークによる放電トランジスタに起因する誤動作を防止する。
【００２０】
図1は例示のラッチング回路を示す。より具体的には図1は、ディスプレイの可動シャッタ(S)を作動させるために使用されることができるピクセル回路の回路図を示す。動作時には、回路の出力(OUT1およびOUT2)を制御することにより、ピクセル回路を用いて画像が表示される。ピクセル回路の出力(OUT1およびOUT2)は、可動シャッタ(S)の位置を電気的に制御するために用いられる。
【００２１】
可動シャッタ(S)は、図1のピクセル回路の出力(OUT1およびOUT2)の間の電界の方向に沿って高速で移動される。したがって可動シャッタ(S)が接地電圧(GND)にあるときに、例えば、ノード(N2)が電圧GNDを有し、ノード(N3)が電圧Vddを有するときは、可動シャッタ(S)はノード(N3)に向かって移動する。ノード(N2)が電圧Vddを有し、ノード(N3)が電圧GNDを有するときは、可動シャッタ(S)はノード(N2)に向かって高速で移動する。
【００２２】
可動シャッタの移動は、ディスプレイのピクセルの発光状態を変更する。例えば、可動シャッタ(S)がノード(N2)に向かって移動したときは、ディスプレイのバックライトによって放射される光はピクセルによって透過され、ピクセルは発光状態となる。可動シャッタ(S)がノード(N3)に向かって移動したときは、バックライトによって放射される光はピクセルによって透過されず、ピクセルは非発光状態となる。
【００２３】
図2は、図1のラッチング回路の動作の例示のタイミング図である。図1のピクセル回路の動作について図2に関連して以下に述べる。
【００２４】
図2に示されるようにディスプレイでは、フレーム期間は、書き込み/照明期間(TW)とシャッタ移動期間(TS)とに分離することができる。図2ではBLはバックライト出力を表し、TBはバックライト照明期間を表す。
【００２５】
書き込み/照明期間(TW)では、走査電圧(gn、ただしn=1、2、3)が、走査線(LG)に順次印加される。走査線(LG)上の走査電圧がローレベル(本明細書の以降ではLレベル)電圧から、ハイレベル(本明細書の以降ではHレベル)電圧に変更されたときは、入力トランジスタ(SW1)はオンに切り換えられる。入力トランジスタはn-MOSトランジスタである。データ線(LD)上の電圧は、保持コンデンサ(C1)上に記憶される。
【００２６】
バックライト(BL)は、シャッタ移動期間(TS)ではオフに切り換えられ、電源線(LVdd)上の電圧は電圧GNDとなる。この状態では、データ転送制御線(LT)上のデータ転送制御信号(T)はHレベル電圧であるので、スイッチングトランジスタ(n-MOSトランジスタ;SW2)はオンに切り換えられ、保持コンデンサ(C1)上の電圧はp-MOS充電トランジスタ(PM1)およびn-MOS放電トランジスタ(NM1)のゲートに入力される。
【００２７】
その後に、データ転送制御線(LT)上のデータ転送制御信号(T)がLレベル電圧に変更された後に、電源線(LVdd)上の電圧が電圧GNDから電圧Vdataに変更される。この状態において、ノード(N2)およびノード(N3)の電圧が確定される。
【００２８】
この時点で電源線(LVdd)上の電圧は電圧Vddとなり、ノード(N2)およびノード(N3)の電圧が増加される。
【００２９】
保持コンデンサ(C1)上の電圧がLレベル電圧であるときは、p-MOS充電トランジスタ(PM1)およびn-MOS放電トランジスタ(NM2)はオンに切り換えられる。p-MOS充電トランジスタ(PM2)およびn-MOS放電トランジスタ(NM1)はオフに切り換えられる。ノード(N2)(出力端子(OUT2))はLレベル電圧GNDとなり、ノード(N3)(出力端子(OUT1))はHレベル電圧Vddとなる。
【００３０】
保持コンデンサ(C1)上の電圧がHレベル電圧であるときは、p-MOS充電トランジスタ(PM2)およびn-MOS放電トランジスタ(NM1)はオンに切り換えられ、p-MOS充電トランジスタ(PM1)およびn-MOS放電トランジスタ(NM2)はオフに切り換えられる。結果としてノード(N2)(出力端子(OUT2))はHレベル電圧Vddを取得し、ノード(N3)(出力端子(OUT1))はLレベル電圧GNDを取得する。一例ではHレベル電圧Vddは25Vとすることができ、電圧Vdataは5Vとすることができる。図1ではLGNDは電源線であり接地電圧(GND)を供給し、LSSは可動シャッタ制御線である。
【００３１】
図3はディスプレイパネル100の例示のブロック図を示す。ディスプレイパネル100は、表示領域101を有する。図3は、ディスプレイパネル100、走査線駆動回路104、およびデータ線駆動回路102を示す。ディスプレイデータおよびディスプレイ制御信号は、フレキシブルプリント回路103を通して外部供給源からディスプレイパネル100に伝達される。
【００３２】
複数の走査線(g1、g2、g3、...)は、走査線駆動回路104から選択された走査信号を供給する。表示領域101内に配置された複数のデータ線(d1、d2、d3、...)は、データ線駆動回路からデータ電圧を供給する。
【００３３】
液晶ディスプレイパネルと同様に、走査線(g1、g2、g3、...)とデータ線(d1、d2、d3、...)の交点がある位置にピクセル回路が配置される。
【００３４】
一例では、走査線駆動回路104およびデータ線駆動回路102は、基板上に搭載された半導体チップ上に製作された回路内に構成されることができる。他の例では、走査線駆動回路104およびデータ線駆動回路102は、半導体層が多結晶基板上に形成された、n-MOSトランジスタおよびp-MOSトランジスタを有する回路内に構成されることができる。
【００３５】
図4は例示のディスプレイデバイスを示す。図4に示されるように、第1の基板200の表示領域101内に複数の開口部201が形成される。各開口部の開放および閉鎖は、可動シャッタ202によって制御される。
【００３６】
図4の例では、可動シャッタ202が開口部201を覆った場合は、ピクセルは閉じられた状態にあると見なされる。可動シャッタ202に対応する開口部201が開いたときは、バックライトからの光は透過され、対応するピクセルは発光状態となる。可動シャッタ202に対応する開口部201が覆われた場合は、バックライトからの光は透過されず、対応するピクセルは非発光状態となる。ディスプレイは、ピクセルを発光および非発光状態の間で循環することによって画像を発生する。
【００３７】
図5はディスプレイデバイスの例示の断面図を示す。図6はディスプレイデバイスの別の例示の断面図を示す。
【００３８】
図5および図6において、ディスプレイは、第1の基板111および第2の基板113を含む。遮光膜112は、開口部201に対応する領域を除いて第1の基板111上に形成される。図5に示されるように第1の基板111の一方の側上に、バックライト(BL)が配置される。薄膜トランジスタ(TFT)回路114は第2の基板113上に配置される。一例では、本明細書で述べられるピクセル回路は、TFT回路114として形成されることができる。
【００３９】
可動シャッタ118は、TFT回路114の上に配置される。本明細書で述べられる1つまたは複数の電圧は、可動シャッタ118のコンタクト部117を通して印加されることができる。
【００４０】
図5では、TFT回路114上に第1の電極116が配置される。ピクセル回路(以下でより詳細に述べる)からの出力電圧は、第1の電極116のコンタクト部115を通して印加される。
【００４１】
図5では、可動シャッタ118と第1の電極116の間に電界を印加することによって、可動シャッタ118は第1の電極116に向かって移動される。
【００４２】
図6の例では、第1の電極116および第2の電極122がTFT回路114上に配置される。ピクセル回路の2つの出力端子の一方からの出力電圧が、第1の電極116のコンタクト部115を通して供給される。ピクセル回路の他方の出力端子からの他方の出力電圧は、第2の電極122のコンタクト部121を通して供給される。図6では、可動シャッタ118と第1の電極116の間に電界が印加されたときは、可動シャッタ118は第1の電極116に向かって移動される。同様に、可動シャッタ118と第2の電極122の間に電界を印加することによって、可動シャッタ118は第2の電極122に向かって移動される。
【００４３】
図5および図6では、スペーサ119は第1の基板111と第2の基板113の間の間隔を維持し、スペーサ119とTFT回路114の間にコンタクト部120が配置される。図5および図6では単一のピクセルのみが示される。しかし本明細書におけるディスプレイは複数のピクセルのアレイを含むことが理解される。
【００４４】
図7は可動シャッタ118の一例を示す。可動シャッタ118は図6に関連して述べたように作動させられることができる。図8は、図7に示される可動シャッタの例示の平面図を示す。
【００４５】
図7および図8は可動シャッタの、遮光部211、開口部212、第1のばね213、第2のばね214、およびアンカー部215を示す。
【００４６】
一例ではアンカー部215は、可動シャッタ118を第2の基板113に取り付ける手段として、およびTFT回路114からの電力供給点としての、二重の目的のために用いられることができる。
【００４７】
可動シャッタの遮光部211および開口部212は、それらが基板の上に持ち上げられるように第1のばね213の上に配置される。
【００４８】
可動シャッタの遮光部211および開口部212は、第1のばね213と第2のばね214の間に電界を印加することにより、第1のばね213を第2のばね214に対して移動することによって作動される。
【００４９】
図7および図8に示される可動シャッタでは、可動シャッタ118の遮光部211において、第1の基板111上に形成された開口部201を覆うことによって、ピクセルは非発光状態に変更される。
【００５０】
図3に示される例示のピクセル回路は、n-MOSトランジスタおよびp-MOSトランジスタから形成されることができる。一例ではトランジスタは、多結晶材料(多結晶シリコンなど)から形成された半導体層内に形成される。
【００５１】
n-MOSトランジスタおよびp-MOSトランジスタのしきい値電圧(Vth)は、例えば、半導体層が多結晶材料から形成される場合などは変動し得る。例えば、多結晶材料を用いて製作されたn-MOSトランジスタまたはp-MOSトランジスタのしきい値電圧(Vth)は、約±1Vだけ変動し得る。このしきい値電圧の結果として、データラッチが誤動作し始める場合がある。データラッチが誤動作した場合は、ディスプレイは所望のように画像を表示できなくなり得る。
【００５２】
例えば、p-MOS充電トランジスタ(PM2)のしきい値電圧(Vth)が高いとき、またはn-MOS放電トランジスタ(NM2)のしきい値電圧(Vth)が低いときは、p-MOS充電トランジスタ(PM2)およびn-MOS放電トランジスタ(NM2)のリーク電流が増加され得る。保持コンデンサ(C1)に記憶されたデータ電圧は、スイッチングトランジスタ(n-MOSトランジスタ;SW2)がオンに切り換えられたときに、p-MOS充電トランジスタ(PM2)またはn-MOS放電トランジスタ(NM2)を通して失われ得る。結果としてデータラッチの誤動作が生じる。
【００５３】
本明細書で述べられる装置および方法は、ピクセル回路内のデータラッチの起こり得る誤動作を防止することができるように構成されたピクセル回路を提供する。
【００５４】
図9は、可動シャッタを含む例示のピクセル回路を示す。
【００５５】
図9の例は、ディスプレイデバイスのシャッタを作動させるように構成されたラッチを含む。ディスプレイデバイスはMEMSデバイスとすることができる。
【００５６】
図9のピクセル回路はラッチを含む。ラッチは2つの交差結合されたインバータを含み、それぞれのインバータは2つのトランジスタを含む。インバータ結合相互接続部が、一方のインバータの2つのトランジスタのゲートを、他方のインバータの2つのトランジスタのドレインに結合する。インバータ結合相互接続部上にスイッチが配置される。スイッチは、第1および第2のインバータの間の電流の通過を制御するように構成される。したがって図9に示されるピクセル回路ではリーク電流を防止することができる。
【００５７】
図9を参照すると、第1のインバータは、p-MOS充電トランジスタ(PM1)およびn-MOS放電トランジスタ(NM1)から形成される。第2のインバータは、p-MOS充電トランジスタ(PM2)およびn-MOS放電トランジスタ(NM2)から形成される。ピクセル回路は、p-MOS充電トランジスタ(PM1)およびn-MOS放電トランジスタ(NM1)、すなわち第1のインバータのゲートと、p-MOS充電トランジスタ(PM2)およびn-MOS放電トランジスタ(NM2)、すなわち第2のインバータのドレインとの間に配置されたスイッチ(SW3)を含む。ピクセル回路は、一方のインバータの2つのトランジスタのゲートを、他方のインバータの2つのトランジスタのドレインに結合する2つのインバータ結合相互接続部を含む。一方のインバータ結合相互接続部上にスイッチ(SW3)が配置される。
【００５８】
動作時には、データ電圧転送の時点で、ラッチ制御信号(RS)を用いてスイッチ(SW3)をオフに切り換えることによって、リーク電流は遮断されることができる。すなわち、ラッチング回路は、スイッチングトランジスタ(n-MOSトランジスタ;SW2)がオンに切り換えられたときに、データ転送制御信号(T)に基づいて、p-MOS充電トランジスタ(PM2)およびn-MOS放電トランジスタ(NM2)を通して保持コンデンサ(C1)に記憶されたデータ電圧が失われるのを防止するように構成される。結果として、データラッチの誤動作が防止される。
【００５９】
図10は、可動シャッタを含む別の例示のピクセル回路を示す。図10のピクセル回路では、図9に示されるスイッチ(SW3)は、n-MOSトランジスタ(NM3)として構成される。図11は、図9および図10に示されるピクセル回路の動作の例示のタイミング図を示す。
【００６０】
図11に示されるように、単一のフレーム期間は、書き込み/照明期間(TW)とシャッタ移動期間(TS)とに分離される。図11では、BLはディスプレイのバックライトの出力を表し、TBはバックライトの発光期間を表す。
【００６１】
書き込み/照明期間(TW)の間の図10のピクセル回路の動作は、図1に示されるピクセル回路の動作と同様である。
【００６２】
シャッタ移動期間(TS)では、バックライト(BL)はオフに切り換えられ、ラッチ制御線(LRS)のラッチ制御信号(RS)はLレベル電圧にあるので、n-MOSトランジスタ(NM3)はオフに切り換えられる。
【００６３】
電源線(LVdd)上の電圧は、電圧Vdataになる。この状態では、データ転送制御線(LT)のデータ転送制御信号(T)はHレベル電圧にあるので、スイッチ(n-MOSトランジスタ;SW2)はオンに切り換えられ、保持コンデンサ(C1)上の電圧がp-MOS充電トランジスタ(PM1)およびn-MOS放電トランジスタ(NM1)のゲートに印加される。
【００６４】
ラッチ制御線(LRS)のラッチ制御信号(RS)はHレベル電圧にあり、n-MOSトランジスタ(NM3)はオンに切り換えられる。データ転送制御線(LT)のデータ転送制御信号(T)はLレベル電圧を取得し、スイッチ(n-MOSトランジスタ;SW2)はオフに切り換えられる。この状態において、ノード(N2)およびノード(N3)の電圧が確定される。電圧Vdataは、記憶されたデータ電圧のHレベル電圧である。
【００６５】
電源線(LVdd)上の電圧は電圧Vddを取得し、ノード(N2)およびノード(N3)の電圧は増加される。
【００６６】
上述のように、データ電圧転送の時点でラッチ制御信号(RS)を用いてn-MOSトランジスタ(NM3)をオフに切り換えることにより、データラッチの誤動作を防止することができる。さらに図1のピクセル回路と比べて、電源線(LVdd)の電圧変動を低減することができる。
【００６７】
図12は、ピクセル回路のアレイから形成された例示のディスプレイを示す。
【００６８】
図12に示されるディスプレイは、図8に示される複数のピクセル回路から形成されることができる。ピクセル回路(PIXで表される)は2次元アレイに配置される。走査線(LG)は、あらゆる行および走査線駆動回路104に結合される。
【００６９】
データ線はあらゆる列、およびデータ線駆動回路102に結合される。電源線(LVddおよびLGND)、ラッチ制御線(LRS)、データ転送制御線(LT)、および可動シャッタ制御線(LSS)は、あらゆるピクセルに共通に結合され、データ線駆動回路102に接続される。
【００７０】
図2の例では、データは、書き込み/照明期間(TW)の間に、あらゆる行ユニット内のあらゆるピクセル(PIX)に書き込まれ、可動シャッタ(S)は、シャッタ移動期間(TS)に第1の電極116に向かってまたは第2の電極122に向かって移動され、書き込み/照明期間(TW)の間に画像が表示される。
【００７１】
図13はピクセル回路の例示の回路図を示す。図13のピクセル回路では、図9に示されるスイッチ(SW3)はp-MOSトランジスタ(PM3)として構成される。図14は、図13に示されるピクセル回路を使用するための例示のタイミング図を示す。
【００７２】
図13に示されるピクセル回路について、図14の説明に関連して述べる。図14に示されるように、フレーム期間は、書き込み/照明期間(TW)とシャッタ移動期間(TS)とに分離される。BLという表記はバックライトの出力を表し、TBはバックライトの照明期間を表す。
【００７３】
書き込み/照明期間(TW)の間での図13のピクセル回路の動作は、図1に関連して示されたピクセル回路の動作と同じである。
【００７４】
シャッタ移動期間(TS)の間は、バックライト(BL)はオフに切り換えられ、電源線(LVdd)上の電圧は電圧Vdataになる。Hレベル電圧Vdataは、記憶されたデータ電圧の電圧である。
【００７５】
データ転送制御線(LT)のデータ転送制御信号(T)はHレベル電圧にあるので、p-MOSトランジスタ(PM3)はオフに切り換えられる。スイッチ(n-MOSトランジスタ;SW2)はオンに切り換えられる。保持コンデンサ(C1)上の電圧は、p-MOS充電トランジスタ(PM1)およびn-MOS放電トランジスタ(NM1)のゲートに印加される。この状態において、ノード(N2)およびノード(N3)の電圧が確定される。
【００７６】
電源線(LVdd)上の電圧は電圧Vddを取得し、ノード(N2)およびノード(N3)の電圧は増加される。
【００７７】
この例では、データ電圧転送の時点でデータ転送制御信号(T)を用いてp-MOSトランジスタ(PM3)をオフに切り換えることによって、データラッチの誤動作を防止することができる。
【００７８】
図13の例では、(図10の例と比べて)ラッチ制御線(LRS)は省くことができる。
【００７９】
図13の例示のピクセル回路は、ディスプレイを形成するように、2次元アレイに配置されることができる。例えば、図12を参照すると、図13のピクセル回路を用いてピクセル(PIX)を形成することができる。走査線(LG)は、あらゆる行および走査線駆動回路104に結合される。
【００８０】
データ線(LD)は、あらゆる列、およびデータ線駆動回路102に接続される。電源線(LVdd、LGND)、データ転送制御線(LT)、および可動シャッタ制御線(LSS)は、あらゆるピクセルおよびデータ線駆動回路102に共通に接続される。
【００８１】
図13のピクセル回路の配列を用いて形成された例示のディスプレイでは、データは、書き込み/照明期間(TW)の間に、あらゆる行内のあらゆるピクセル(PIX)に書き込まれる。シャッタ移動期間(TS)において、可動シャッタ(S)は、第1の電極116に向かってまたは第2の電極122に向かって移動され、記憶されたデータに対応する画像が、次に続く書き込み/照明期間(TW)で表示される。
【００８２】
図15は、ピクセル回路の別の例示の回路図を示す。
【００８３】
図15の例示のピクセル回路は、図9に示される例示のピクセル回路といくつかの点で異なる。第1に、スイッチ(n-MOSトランジスタ;SW2)のドレインと、p-MOS充電トランジスタ(PM1)およびn-MOS放電トランジスタ(NM1)のゲートとの間に、コンデンサ(C2)が接続される。第2に、スイッチ(n-MOSトランジスタ;SW2)のドレインは、昇圧(pressure-rise)制御信号(CS)によって制御されるスイッチ(SW4)を通して電源線(LV1)に接続される。第3に、p-MOS充電トランジスタ(PM1)およびn-MOS放電トランジスタ(NM1)のゲートと、p-MOS充電トランジスタ(PM1)およびn-MOS放電トランジスタ(NM1)のドレインとの間に、昇圧制御信号(CS)によって制御されるスイッチ(SW5)が接続される。
【００８４】
電源線(LV1)に印加される電圧(V1)は、Lレベルデータ電圧とHレベルデータ電圧の間の電圧レベルに設定される。この例示のピクセル回路でのフィードスルーを考慮すると、電圧(V1)は、Lレベルデータ電圧とHレベルデータ電圧の間の中間点よりいくらか低くするべきである。
【００８５】
この例でのピクセル回路は、p-MOS充電トランジスタ(PM1)およびn-MOS放電トランジスタ(NM1)によって構成されるインバータにおいて、追加された比較器の機能を有する。比較器は、コンデンサC2上の記憶のために、p-MOS充電トランジスタ(PM1)およびn-MOS放電トランジスタ(NM1)のしきい値電圧を決定するように働く。
【００８６】
図16は、図15のピクセル回路の動作の例示のタイミング図を示す。図15ではスイッチ(SW4およびSW5)は、n-MOSトランジスタとして構成される。図16に示されるように、フレーム期間は、書き込み/照明期間(TW)とシャッタ移動期間(TS)とに分離される。図16ではBLはバックライトの出力を表し、TBはバックライトの照明期間を表す。
【００８７】
図16に示される書き込み/照明期間の間の図15のピクセル回路の動作は、図1に示されるピクセル回路の動作と同じである。
【００８８】
シャッタ移動期間(TS)ではバックライト(BL)はオフに切り換えられ、ラッチ制御線(LRS)のラッチ制御信号(RS)はLレベル電圧にあるので、スイッチ(n-MOSトランジスタ;SW3)はオフに切り換えられる。
【００８９】
昇圧制御線(LSC)の昇圧制御信号(CS)はHレベル電圧にあり、したがってスイッチ(n-MOSトランジスタ;SW4)はオンにされる。電圧V1は、コンデンサ(C2)の一方の端子上に記憶される。
【００９０】
同様に、昇圧制御線(LSC)の昇圧制御信号(CS)がHレベル電圧にある場合は、スイッチ(n-MOSトランジスタ;SW5)がオンに切り換えられる。p-MOS充電トランジスタ(PM1)およびn-MOS放電トランジスタ(NM1)によって構成されるインバータの入力から出力への時間間隔は短縮される。コンデンサ(C2)の他方の端子の電圧は、p-MOS充電トランジスタ(PM1)およびn-MOS放電トランジスタ(NM1)によって構成されるインバータのしきい値電圧にある。
【００９１】
この状態では、昇圧制御線(LSC)の昇圧制御信号(CS)は、Lレベル電圧を取得する。スイッチ(n-MOSトランジスタ;SW5)がオフに切り換えられた場合は、電圧V1と、p-MOS充電トランジスタ(PM1)およびn-MOS放電トランジスタ(NM1)によって構成されるインバータのしきい値電圧との間の電圧差は、コンデンサ(C2)上に維持される。
【００９２】
その後に、データ転送制御線(LT)のデータ転送制御信号(T)はHレベル電圧にあるので、スイッチ(n-MOSトランジスタ;SW2)はオンに切り換えられる。保持コンデンサ(C1)上の電圧は、保持コンデンサ(C1)を通して、p-MOS充電トランジスタ(PM1)およびn-MOS放電トランジスタ(NM1)のゲートに印加される。
【００９３】
ノード(N2)およびノード(N3)の電圧は昇圧によって確定される。
【００９４】
データ電圧転送の時点でラッチ制御信号(RS)を用いてスイッチ(n型MOSトランジスタ;SW3)を切り換えることによって、データラッチの誤動作を防止することができる。この例では電源線(LVdd)の電圧は一定に保たれ、動作を簡単にすることができる。
【００９５】
例示のディスプレイは、2次元アレイでの図15のピクセル回路の配列を用いて形成されることができ、それぞれがピクセル(PIX)に対応する。ここで走査線(LG)は、あらゆる行および走査線駆動回路104に結合される。
【００９６】
データ線(LD)は、あらゆる列、およびデータ線駆動回路102に結合される。電源線(LVdd、GND、およびLV1)、データ転送制御線(LT)、ラッチ制御線(LRS)、昇圧制御線(LCS)、および可動シャッタ制御線(LSS)は、あらゆるピクセルおよびデータ線駆動回路102に共通に結合される。
【００９７】
図15の例示のピクセル回路に基づくディスプレイでは、データは、書き込み/照明期間(TW)の間に、あらゆる行内のあらゆるピクセル(PIX)に書き込まれ、シャッタ移動期間(TS)の間に、可動シャッタ(S)は、第1の電極116に向かってまたは第2の電極122に向かって移動される。書き込まれたデータに対応する画像が、それに続く書き込み/照明期間(TW)の間に表示される。
【００９８】
本開示について本明細書における例に基づいて説明してきたが、本開示はこれらの例に限定されない。本開示の範囲から逸脱せずに本明細書における例に様々な変更を行うことができる。
【符号の説明】
【００９９】
100  ディスプレイパネル
101  表示領域
102  データ線駆動回路
103  フレキシブルプリント回路
104  走査線駆動回路
111、200  第1の基板
112  遮光膜
113  第2の基板
114  TFT回路形成部
115、117、120、121  コンタクト部分
116、122  電極
118、202、S  可動シャッタ
119  スペーサ、充填材料
201  開口部
211  可動シャッタの遮光部
212  可動シャッタの開口部
213  第1のばね
214  第2のばね
215  アンカー部
LG  走査線
LD  データ線
PM* p-MOS  トランジスタ
NM* n-MOS  トランジスタ
SW1  入力トランジスタ
SW2〜SW5  スイッチ
C1  保持コンデンサ
C2  コンデンサ
LVdd、GND、LVI  電源線
LSS  可動シャッタ制御線
LT  データ転送制御線
LRS  ラッチ制御線
LSC  昇圧制御線
PIX  ピクセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0005972360.tif 000008
【図８】
0005972360.tif 000009
【図９】
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【図１０】
0005972360.tif 000011
【図１１】
0005972360.tif 000012
【図１２】
0005972360.tif 000013
【図１３】
0005972360.tif 000014
【図１４】
0005972360.tif 000015
【図１５】
0005972360.tif 000016
【図１６】
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