(57)【特許請求の範囲】
【請求項１】
シーケンシャルな複数の第１のデータビットをそれぞれ伝送する複数の第１のデータ線と、
シーケンシャルな複数の第２のデータビットをそれぞれ伝送する複数の第２のデータ線と、
パッドに接続され、シーケンシャルな複数の第３のデータビットをそれぞれ伝送する複数の第３のデータ線と、
アドレス情報に従って前記複数の第１のデータ線から供給された前記複数の第１のデータビットの順序を並べ替えて、前記複数の第２のデータビットとして前記複数の第２のデータ線へ供給するＢＯＣ回路と、
所定の条件に従って、前記複数の第２のデータ線から供給された前記複数の第２のデータビットを互いに独立して反転または非反転して前記複数の第３のデータビットとして前記複数の第３のデータ線へ供給するＤＢＩ回路と、を備える半導体装置。
【請求項２】
更に、シーケンシャルな複数の第４のデータビットをそれぞれ伝送する複数の第４のデータ線を備え、
前記ＤＢＩ回路は、更に、前記反転の情報を示す判定ビットを生成して前記複数の第４のデータビットとして前記複数の第４のデータ線へ供給する、請求項１に記載の半導体装置。
【請求項３】
更に、前記複数の第１のデータ線及び前記複数の第２のデータ線を、ライト制御信号に対応して接続するバイパス回路を備え、
前記ＢＯＣ回路は、リード制御信号に対応して前記並べ替えを実行する、請求項１または２に記載の半導体装置。
【請求項４】
前記ＤＢＩ回路は、同時に供給される複数の前記第２のデータビットのうち第１の論理レベルであるものの個数が所定値以上であるか否かに応じて、同時に出力される複数の前記第３のデータビットを反転する、請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記ＤＢＩ回路は、
同時に供給される複数の前記第２のデータビットのうち第１の論理レベルであるものの個数が所定値以上である場合に、第１の論理レベルとなるＤＢＩデータを生成する多数決回路と、
前記ＤＢＩデータが前記第１の論理レベルであるか否かに応じて、前記同時に出力される複数の前記第３のデータビットを反転する反転処理回路と、を含む、請求項４に記載の半導体装置。
【請求項６】
前記所定値は、前記同時に供給される複数の前記第２のデータビットの半数より大きい、請求項４に記載の半導体装置。
【請求項７】
前記ＢＯＣ回路は、前記複数の第２のデータ線ごとに設けられる複数の選択回路を含み、
前記複数の選択回路のそれぞれは、前記複数の第１のデータ線のうちの少なくとも一部のそれぞれと、対応する前記第２のデータ線との間に設けられた複数のトランスファーゲートを有し、前記アドレス情報に従って、該複数のトランスファーゲートのうちのひとつを導通状態とするとともに、他を非導通状態とする、請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
前記半導体装置は、更に、複数のバンクと、前記アドレス情報を受ける第１のパッド群と、前記複数の第３のデータビットを出力する複数の第２のパッド群とを備え、
前記複数のバンクはそれぞれ、前記半導体装置の第２の方向の一端寄りに配置された第１のメモリアレイと、該半導体装置の第２の方向の他端寄りに配置された第２のメモリアレイとを含み、
前記第１及び第２のパッド群は、前記第１のメモリアレイと前記第２のメモリアレイの間に位置する配線エリア内に配置される、請求項１乃至７のいずれか一項に記載の半導体装置。
【請求項９】
前記複数の第２のパッド群は、更に、前記複数の第４のデータビットを出力する、請求項８に記載の半導体装置。
【請求項１０】
前記半導体装置は、更に、前記ＢＯＣ回路及び前記ＤＢＩ回路を含み、かつ前記配線エリアの一部に設けられる中央制御回路を備える、請求項８又は９に記載の半導体装置。
【請求項１１】
前記第１のパッド群と前記第２のパッド群とは、前記中央制御回路を挟んで前記第２の方向と垂直な第１の方向の互いに反対側に配置される、請求項１０に記載の半導体装置。
【請求項１２】
前記複数のバンクは、前記半導体装置の前記第１の方向の一端側に位置する第１のバンク群と、前記半導体装置の前記第１の方向の他端側に位置する第２のバンク群とからなり、
前記半導体装置は、更に、
前記中央制御回路と前記第１のバンク群とを接続する複数の第５のデータ線と、
前記中央制御回路と前記第２のバンク群とを接続する複数の第６のデータ線と、を備え、
前記中央制御回路は、前記アドレス情報に応じて前記複数の第５及び第６のデータ線のいずれか一方を前記複数の第１のデータ線に接続するマルチプレクサを含む、請求項１０に記載の半導体装置。
【請求項１３】
前記半導体装置は、更に、前記複数の第１のデータビットを供給する複数のバンクを備え、
前記複数の第２のデータ線は、前記複数の第１のデータ線よりも短い、請求項１乃至７のいずれか一項に記載の半導体装置。
【請求項１４】
前記半導体装置は、更に、前記複数の第３のデータビットを出力する複数の第２のパッド群を備え、
前記複数の第２のデータ線は、前記複数の第３のデータ線よりも短い、請求項８に記載の半導体装置。
【請求項１５】
メモリアレイと、
前記メモリアレイから読み出された複数の第１のリードデータの順序を入れ替えて、複数の第２のリードデータとして出力するＢＯＣ回路と、
前記ＢＯＣ回路から供給された前記複数の第２のリードデータを所定の条件に従って反転して複数の第３のリードデータとして出力するＤＢＩ回路と、
前記ＤＢＩ回路から供給された前記複数の第３のリードデータを出力する複数のデータ入出力端子と、を備える半導体装置。
【請求項１６】
前記複数の第１のリードデータ乃至前記複数の第３のリードデータのそれぞれは、前記複数のデータ入出力端子毎に対応するシーケンシャルな複数の第１のビットと、前記複数のデータ入出力端子の幅に対応するパラレルな複数の第２のビットと、のマトリックスな複数のビットで構成され、
前記ＢＯＣ回路は、前記複数の第１のビットの順序を入れ替え、
前記ＤＢＩ回路は、前記複数の第２のビットを、前記複数の第１のビット毎に、互いに独立して反転する、請求項１５に記載の半導体装置。
【請求項１７】
更に、ＤＢＩ端子を備え、
前記ＤＢＩ回路は、前記複数の第３のリードデータが反転されているか否かを示すＤＢＩデータを生成し、前記ＤＢＩ端子へ出力する、請求項１５または１６に記載の半導体装置。
【請求項１８】
前記複数の第２のリードデータは、前記複数のデータ入出力端子のそれぞれに対応してシーケンシャルな複数のビットに割り当てられ、
前記ＢＯＣ回路は、前記複数のデータ入出力端子毎に、前記シーケンシャルな複数のビットの順序を入れ替える処理を行う、請求項１５乃至１７のいずれか一項に記載の半導体装置。
【請求項１９】
前記ＤＢＩ回路は、前記複数のデータ入出力端子から同時に出力されるパラレルな複数のリードデータのうち第１の論理レベルであるものの個数が所定値以上であるか否かに応じて、該パラレルな複数のリードデータを反転する、請求項１７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、ＢＯＣ(Burst Order Control)とＤＢＩ(Data Bus Inversion)を行う半導体装置に関する。また、本発明は、このような半導体装置を含むデータ処理システムに関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）の主力規格であるＤＤＲ３や次世代規格であるＤＤＲ４では、好適なランダムアクセスを実現するため、ＢＯＣという技術が用いられる。ＢＯＣでは、例えばバースト長が８である場合、１つのデータ入出力端子から連続して出力される８ビットのリードデータの出力順が、外部のコントローラから入力される３ビットのカラムアドレスＹ０，Ｙ１，Ｙ２に応じて入れ替えられる。これにより、外部のコントローラは、メモリアレイに記録されたデータを所望の順序で取り出すことが可能になる。ＢＯＣは、ライトデータには適用されない。特許文献１には、ＢＯＣの例が開示されている。
【０００３】
また、ＤＤＲ４では、さらにＤＢＩという技術が追加される予定である。これは、同時に出力される８ビット（ＤＱ０〜ＤＱ７）分のリードデータの中の５ビット以上が「０」である場合に、８ビットすべてを反転させる技術である。「０」に比べて「１」の方が転送時の消費電力が少ないことから、ＤＢＩを採用することで消費電力を削減できる。ＤＢＩでは、８ビット分のリードデータとともに、これらを反転したか否かを示す１ビットのＤＢＩデータが、リードデータを出力するためのデータ入出力端子とは別に設けられた専用の端子（ＤＢＩ端子）から出力される。ＤＢＩは、ライトデータにも適用される。ライト時のＤＲＡＭ内では、コントローラから入力されるＤＢＩデータに基づき、反転されたビットを元に戻す処理が行われる。特許文献２には、ＤＤＲ４の仕様とは異なるＤＢＩの一般的な例が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平０６−２９０５８２号公報
【特許文献２】米国特許第７４０５９８１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＤＤＲ４のＤＲＡＭには、それぞれ上述したＢＯＣ及びＤＢＩを実現するＢＯＣ回路及びＤＢＩ回路が設けられる。リード時には、メモリアレイから読み出された６４ビットのリードデータは、６４本のバス線からなるリードライトバスＲＷＢＵＳ＿ＡＲＡＹを介して、まずＤＢＩ回路に供給される。ＤＢＩ回路は、こうして供給される６４ビットのリードデータを必要に応じて反転し、８ビットのＤＢＩデータを付加してＢＯＣ回路に出力する。ＢＯＣ回路は、カラムアドレスＹ０，Ｙ１，Ｙ２に応じて、６４ビットのリードデータと８ビットのＤＢＩデータからなる計７２ビットのデータの出力順を入れ替え、リードライトバスＲＷＢＵＳ＿ＤＱ及びリードライトバスＲＷＢＵＳ＿ＤＢＩを介して、データ入出力回路に出力する。
【０００６】
この構成では、８個のデータ入出力端子とＤＢＩ端子とからなる９個の出力端子ごとにＢＯＣ回路を設ける必要がある。つまり、９個のＢＯＣ回路が必要となる。ＢＯＣ回路は多数の転送ゲートを必要とするため、９個ものＢＯＣ回路（９番目のＢＯＣ回路）を設ける必要があることは、回路面積の増大につながる。また、消費電力も大きくなるので、ＢＯＣ回路の削減が求められる。
【課題を解決するための手段】
【０００７】
本発明による半導体装置は、シーケンシャルな複数の第１のデータビットをそれぞれ伝送する複数の第１のデータ線と、シーケンシャルな複数の第２のデータビットをそれぞれ伝送する複数の第２のデータ線と、シーケンシャルな複数の第３のデータビットをそれぞれ伝送する複数の第３のデータ線と、アドレス情報に従って前記複数の第１のデータ線から供給された前記複数の第１のデータビットの順序を並べ替えて、前記複数の第２のデータビットとして前記複数の第２のデータ線へ供給するＢＯＣ回路と、所定の条件に従って、前記複数の第２のデータ線から供給された前記複数の第２のデータビットを互いに独立して反転または非反転して前記複数の第３のデータビットとして前記複数の第３のデータ線へ供給するＤＢＩ回路と、を備える半導体装置である。
【０００８】
本発明の他の一側面による半導体装置は、メモリアレイと、前記メモリアレイから読み出された複数の第１のリードデータの順序を入れ替えて、複数の第２のリードデータとして出力するＢＯＣ回路と、前記ＢＯＣ回路から供給された前記複数の第２のリードデータを所定の条件に従って反転して複数の第３のリードデータとして出力するＤＢＩ回路と、前記ＤＢＩ回路から供給された前記複数の第３のリードデータを出力する複数のデータ入出力端子と、を備える半導体装置である。
【０００９】
また、本発明のさらに他の一側面によるデータ処理システムは、上記のような半導体装置と、該半導体装置を制御するコントローラとを備える、データ処理システムである。
【発明の効果】
【００１０】
本発明によれば、メモリアレイから供給されたデータは、ＢＯＣ回路、ＤＢＩ回路の順序を介して処理される。よって、反転の情報を示す判定ビット（ＤＢＩデータ）がＢＯＣ回路を通過しないので、その分、ＢＯＣ回路の個数を減ずることが可能になる。したがって、回路面積の縮小及び消費電力の低減が実現される。
【図面の簡単な説明】
【００１１】
【図１】本発明の原理を説明するための模式図である。
【図２】（ａ）は、メモリアレイ内のメモリセルからプリフェッチされ、データバスｄｒｗｂｕｓ＿ｉｎに１ビットずつ供給される６４ビット分のリードデータを示す図である。（ｂ）は、本発明の好ましい実施の形態によるＢＯＣ回路による並び替えの例を示す図である。
【図３】（ａ）は、本発明の好ましい実施の形態によるＤＢＩ回路に供給されるリードデータの具体例を示す図である。（ｂ）は、図３（ａ）に示したリードデータが、本発明の好ましい実施の形態によるＤＢＩ回路によって反転された後の状態を示す図である。
【図４】本発明の好ましい実施の形態による半導体装置の構成を示すブロック図である。
【図５】本発明の好ましい実施の形態による半導体装置の平面図である。
【図６】本発明の好ましい実施の形態による中央制御回路の一部分の内部構成を示すブロック図である。
【図７】本発明の好ましい実施の形態によるＲＷＢＵＳ制御回路の回路図である。
【図８】本発明の好ましい実施の形態によるＢＯＣ回路の回路図である。
【図９】本発明の好ましい実施の形態によるアドレス情報Ｙ００，Ｙ０１，Ｙ１０，Ｙ１１を生成する回路の回路図である。
【図１０】本発明の好ましい実施の形態によるＢＯＣ回路内の選択回路の回路図である。
【図１１】本発明の好ましい実施の形態によるＤＢＩ回路の回路図である。
【図１２】本発明の好ましい実施の形態による半導体装置のリード時の動作波形図である。
【図１３】比較例による半導体装置を示す図である。
【図１４】本発明の好ましい実施の形態による半導体装置を用いたデータ処理システムの構成を示すブロック図である。
【発明を実施するための形態】
【００１２】
本発明の課題を解決する技術思想（コンセプト）の代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。すなわち、本発明による半導体装置は、シーケンシャルな（順序付けられた）複数の第１のデータビット（メモリセルからプリフェッチされた６４ビット分のリードデータ）をそれぞれ伝送する複数の第１のデータ線（ｄｗｂｕｓ＿ｉｎ）と、シーケンシャルな複数の第２のデータビットをそれぞれ伝送する複数の第２のデータ線（ｄｗｂｕｓ−ｏｕｔ）と、シーケンシャルな複数の第３のデータビットをそれぞれ伝送する複数の第３のデータ線（ＲＷＢＵＳ＿ＤＱ）と、シーケンシャルな複数の第４のデータビットをそれぞれ伝送する複数の第４のデータ線（ＲＷＢＵＳ＿ＤＢＩ）と、を有する。そしてさらに、本発明による半導体装置は、アドレス情報に従って複数の第１のデータ線から供給された複数の第１のデータビット（リードデータＤＱ）の順序を並べ替えて、複数の第２のデータビットとして複数の第２のデータ線へ供給するＢＯＣ回路と、所定の条件に従って、複数の第２のデータ線から供給された複数の第２のデータビットを反転して複数の第３のデータビットとして複数の第３のデータ線へ供給すると共に、反転の情報（反転したか否かを示す情報）を示す判定ビット（ＤＢＩデータ）を生成して複数の第４のデータビットとして複数の第４のデータ線へ供給するＤＢＩ回路とを備える。これによれば、ＤＢＩデータがＢＯＣ回路を通過しないので、その分、ＢＯＣ回路の個数を減ずることが可能になる。具体的には８個で足りる。したがって、回路面積の縮小及び消費電力の低減が実現される。
【００１３】
図１は、本発明の原理を説明するための模式図である。
【００１４】
本発明による半導体装置１は、図１に示すように、メモリアレイ１１、ＢＯＣ回路１７、ＤＢＩ回路１８、入出力回路１９を備える。同図に示すように、ＢＯＣ回路１７は２個の入出力ノード１７ａ，１７ｂを有し、ＤＢＩ回路１８は３個の入出力ノード１８ａ〜１８ｃを有している。なお、以下では、ｚ［ｘ：０］、ｚ［ｙ］という表記を用いることがある。前者は、構成ｚが０番目からｘ番目までのｘ＋１個あることを示し、後者は、複数ある構成ｚのうちｙ番目のものであることを示している。
【００１５】
メモリアレイ１１は、６４本のデータバスｄｒｗｂｕｓ＿ｉｎ［６３：０］（第１のデータ線）を介して、ＢＯＣ回路１７の入出力ノード１７ａと接続される。ＢＯＣ回路１７の入出力ノード１７ｂとＤＢＩ回路１８の入出力ノード１８ａとは、６４本のデータバスｄｒｗｂｕｓ＿ｏｕｔ［６３：０］（第２のデータ線）によって互いに接続される。ＤＢＩ回路１８の入出力ノード１８ｂは、６４本のリードライトバスＲＷＢＵＳ＿ＤＱ［６３：０］（第３のデータ線）によって、入出力回路１９と接続される。ＤＢＩ回路１８の入出力ノード１８ｃは、８本のリードライトバスＲＷＢＵＳ＿ＤＢＩ［７：０］（第４のデータ線）によって、入出力回路１９と接続される。入出力回路１９は、８個のデータ入出力端子５４［７：０］（ＤＱ０〜ＤＱ７）と、１個のＤＢＩ端子５５とを介して、外部のコントローラと接続される。つまり、データバスｄｒｗｂｕｓ＿ｏｕｔ（第２のデータ線）は、データバスｄｒｗｂｕｓ＿ｉｎ（第１のデータ線）よりも短い。更に、データバスｄｒｗｂｕｓ＿ｏｕｔ（第２のデータ線）は、ＲＷＢＵＳ＿ＤＱ（第３のデータ線）よりも短い。つまり、ＢＯＣ回路１７及びＤＢＩ回路１８が隣接して配置されることによって、関連する多くの信号線を効率的に処理している。後述する図５に詳細が示される。
【００１６】
以下、メモリアレイ１１からデータを読み出す場合（リード時）に着目して説明する。図２（ａ）は、メモリアレイ１１内のメモリセルからプリフェッチされ、データバスｄｒｗｂｕｓ＿ｉｎ［６３：０］に１ビットずつ供給される６４ビット分のリードデータＤＱ［６３：０］を示している。この６４ビット分のリードデータＤＱ［６３：０］は、同図にも示すように、８個のデータ入出力端子５４［７：０］（ＤＱ０〜ＤＱ７）のそれぞれから、出力順（ｎ）にシーケンシャルな８ビット（例えば、０〜７）が出力される。シーケンシャルな８ビットは、バーストデータと呼ばれる。他方、出力順（ｎ）のそれぞれから、８個のデータ入出力端子５４［７：０］（ＤＱ０〜ＤＱ７）に対応するパラレルな８ビット（例えば、０，８，１６，２４，３２，４０，４８，５６）が出力される。パラレルな８ビットは、Ｉ／Ｏ幅を示す。後述する図２（ｂ）、  図３（ａ）、及び図３（ｂ）においても同様である。よって、６４ビット分のリードデータＤＱ［６３：０］は、時間軸を示す出力順（ｎ）と、同時に出力するＩ／Ｏ幅と、で示されるマトリックスな複数のビットで構成されている。なお、図２（ａ）では、ｍ番目のデータ入出力端子５４［ｍ］からｎ番目に出力されるリードデータＤＱを、リードデータＤＱ［８ｍ＋ｎ］としている。ただし、ｍ，ｎはそれぞれ０〜７の整数である。リードデータＤＱ［８ｍ＋ｎ］は、メモリアレイ１１からプリフェッチされた後、データバスｄｒｗｂｕｓ＿ｉｎ［８ｍ＋ｎ］を介してＢＯＣ回路１７に供給される。
【００１７】
ＢＯＣ回路１７は、外部のコントローラの指定に従ってリードデータＤＱ［６３：０］の順序（出力順）を並べ替える回路である。ＢＯＣ回路１７はデータ入出力端子５４ごとに設けられ、出力するデータ入出力端子５４を変える機能は有しない。
【００１８】
図２（ｂ）は、ＢＯＣ回路１７による並び替えの例を示す図である。この例では、並び替え前の出力順をｋとすると、ｎ＝０，１，２，３，４，５，６，７のそれぞれに対して、ｋ＝７，４，５，６，３，０，１，２が対応している。並び替え後のリードデータＤＱ［８ｍ＋ｎ］（＝並び替え前のリードデータＤＱ［８ｍ＋ｋ］）は、データバスｄｒｗｂｕｓ＿ｏｕｔ［８ｍ＋ｎ］を介してＤＢＩ回路１８に供給される。
【００１９】
ＤＢＩ回路１８は、データバスｄｒｗｂｕｓ＿ｏｕｔ［６３：０］から供給されるリードデータＤＱ［６３：０］を、所定の条件に従って反転する回路である。反転は、パラレルな８ビット毎（バーストデータの列毎）に処理される。具体的には、以下の処理を出力順ｎの値（Ｄ０〜Ｄ７）ごとに行う。すなわち、ＤＢＩ回路１８はまず、データバスｄｒｗｂｕｓ＿ｏｕｔ［８・０＋ｎ］〜［８・７＋ｎ］から供給される８ビット分のリードデータＤＱ［８・０＋ｎ］〜［８・７＋ｎ］を取得する。そして、これらのうち「０」となっているものの個数が５個以上となっている場合に、取得した８ビット分のリードデータすべてを反転する。データの反転及び非反転は、出力順ｎの値（Ｄ０〜Ｄ７）毎に独立して制御される。
【００２０】
図３（ａ）は、ＤＢＩ回路１８に供給されるリードデータＤＱ［６３：０］の具体例を示している。この例では、ｎの値が０から１増えるごとに、各ｎに対応する８個のリードデータＤＱ［８・０＋ｎ］〜［８・７＋ｎ］のうち「０」となっているリードデータの個数が、０から１ずつ増えていくようにしている。したがって、この例では、ｎ≧５の場合に、「０」となっているリードデータの個数が５以上となる。
【００２１】
図３（ｂ）は、図３（ａ）に示したリードデータＤＱ［６３：０］がＤＢＩ回路１８によって反転された後の状態を示している。この例ではｎ≧５の場合に「０」となっているリードデータの個数が５以上となることから、ＤＢＩ回路１８は、ｎ≧５の場合にリードデータを反転する。その結果、「０」となっているリードデータの個数は、いずれのｎについても半数以下（４個以下）となっている。
【００２２】
ＤＢＩ回路１８は、また、反転の情報（反転したか否かを示す情報）を示す判定ビット（ＤＢＩデータＤＢＩ［７：０］）を生成する機能も有する。ＤＢＩデータＤＢＩは、出力順ｎの値ごとに生成される。具体的なＤＢＩデータＤＢＩ［７：０］の値は、図３（ｂ）に示すように、リードデータを反転したｎについては「１」、反転していないｎについては「０」とすることが好適である。
【００２３】
ＤＢＩ回路１８を通過したリードデータＤＱ［８ｍ＋ｎ］は、リードライトバスＲＷＢＵＳ＿ＤＱ［８ｍ＋ｎ］に供給される。また、ＤＢＩ回路１８は、生成したＤＢＩデータＤＢＩ［ｎ］を、それぞれリードライトバスＲＷＢＵＳ＿ＤＢＩ［ｎ］に出力する。
【００２４】
入出力回路１９は、８個のデータ入出力端子５４［ｍ］（ｍ＝０〜７）それぞれに８ビット分（ｎ＝０〜７）のリードデータＤＱ［８ｍ＋ｎ］を割り当て、データ入出力端子５４間でタイミングを合わせて、ｎ＝０からｎ＝７まで順次連続して外部に出力（バースト出力）する回路である。また、入出力回路１９は、リードデータＤＱ［８ｍ＋ｎ］の出力とタイミングを合わせて、ＤＢＩデータＤＢＩ［ｎ］をＤＢＩ端子５５から外部に出力する機能も有する。
【００２５】
このように、半導体装置１では、ＢＯＣ回路１７と入出力回路１９の間にＤＢＩ回路１８を設けている。これにより、ＤＢＩデータがＢＯＣ回路１７を通過することがなくなるので、半導体装置１では、ＤＢＩデータの順序を並べ替えるためのＢＯＣ回路１７を設ける必要がない。したがって、ＤＢＩデータの順序を並べ替えるためのＢＯＣ回路を設ける背景技術に比べ、回路面積の縮小及び消費電力の低減が実現される。
【００２６】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００２７】
図４は、本発明の好ましい実施の形態による半導体装置１の構成を示すブロック図である。本実施形態による半導体装置１はＤＤＲ４型のＳＤＲＡＭであり、外部端子として、クロック端子５１ａ，５１ｂ、コマンド端子５２、アドレス端子５３、データ入出力端子５４、ＤＢＩ端子５５、データストローブ端子５６、及び電源端子５７を備えている。
【００２８】
クロック端子５１ａ，５１ｂは、それぞれ外部クロック信号ＣＫ，／ＣＫが供給される端子である。供給された外部クロック信号ＣＫ，／ＣＫは、入力回路６０を介して、タイミング発生回路６１及びＤＬＬ回路６２に供給される。なお、本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はローアクティブな信号である。したがって、外部クロック信号ＣＫ，／ＣＫは互いに相補の信号である。タイミング発生回路６１は、外部クロック信号ＣＫ，／ＣＫに基づいて単相の内部クロック信号ＩＣＬＫを生成し、半導体装置１内部の各回路に供給する。
【００２９】
ＤＬＬ回路６２は、外部クロック信号ＣＫ，／ＣＫを受けて、外部クロック信号ＣＫ，／ＣＫに対して位相制御され、かつデューティー制御された内部クロック信号ＬＣＬＫＯＥＴを生成するクロック生成回路である。生成された内部クロック信号ＬＣＬＫＯＥＴは、後述する制御回路３０及び入出力回路１９，８６に供給される。
【００３０】
コマンド端子５２は、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳ、オンダイターミネーション信号ＯＤＴなどの各種コマンド信号ＣＭＤが供給される端子である。これらのコマンド信号ＣＭＤは、入力ラッチ回路６３を介してコマンドデコーダ６４に供給される。
【００３１】
コマンドデコーダ６４は、入力されたコマンド信号ＣＭＤから各種内部コマンドを生成し、半導体装置１内部の各回路に供給する回路である。ここで生成される各種内部コマンドには、リードモードへのエントリを指示するリードコマンドＲＥＡＤ、ライトモードへのエントリを指示するライトコマンドＷＲＩＴＥ、オンダイターミネーションのオンオフを示すオンダイターミネーションコマンドＯＤＴ、リード時のカラムスイッチ１２の動作を制御する制御コマンドＣＹＣＬＫＴ（Ｒｅａｄ）、ライト時のカラムスイッチ１２の動作を制御する制御コマンドＣＹＣＬＫＴ（Ｗｒｉｔｅ）、リード時のＲＷＢＵＳ制御回路１６、ＢＯＣ回路１７、ＤＢＩ回路１８、入出力回路１９等の動作タイミングを制御する制御コマンドＤＲＣＬＫＴ、ライト時のＲＷＢＵＳ制御回路１６、スイッチ２０、ＤＢＩ回路１８、入出力回路１９等の動作タイミングを制御する制御コマンドＤＷＣＬＫＴが含まれる。
【００３２】
アドレス端子５３はアドレス信号ＡＤＤが供給される端子であり、供給されたアドレス信号ＡＤＤは、入力ラッチ回路６５を介してラッチ回路６６に供給される。アドレス信号ＡＤＤには、ロウアドレスＸ０〜Ｘ１１、カラムアドレスＹ０〜Ｙ９，Ｙ１１、及びバンクアドレスＢＡが含まれる。ラッチ回路６６は、入力ラッチ回路６５に供給されたアドレス信号ＡＤＤをラッチし、ロウアドレスＸ０〜Ｘ１１及びバンクアドレスＢＡを救済回路７３に、カラムアドレスＹ０〜Ｙ９，Ｙ１１及びバンクアドレスＢＡを救済回路７１に、それぞれ供給する。また、ラッチ回路６６は、バンクアドレスＢＡ及びカラムアドレスＹ０，Ｙ１，Ｙ２を、後述する制御回路３０に供給する。
【００３３】
半導体装置１がモードレジスタセットにエントリしている場合には、外部のコントローラから入力されるアドレス信号ＡＤＤはモードレジスタ６９に供給され、これによってモードレジスタ６９の記憶内容が更新される。モードレジスタ６９が記憶する情報には、使用するデータ入出力端子５４の本数に関連する動作モード信号ＰＢＸ８Ｂが含まれる。動作モード信号ＰＢＸ８Ｂによって示されるデータ入出力端子５４の使用本数は、４本（×４動作）又は８本（×８動作）のいずれかである。動作モード信号ＰＢＸ８Ｂは、後述する制御回路３０によって取り出される。
【００３４】
ロウアドレス及びカラムアドレスはそれぞれ、メモリアレイ１１内のワード線ＷＬとビット線ＢＬを特定してアクセス対象のメモリセルを確定するアドレスである。また、メモリアレイ１１は、後述するように１６個のバンクに分割配置されており、バンクアドレスＢＡは、それらのひとつを特定するアドレスである。メモリアレイ１１内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図４では、１本のワード線ＷＬ、１本のビット線ＢＬ、及び１個のメモリセルＭＣのみを示している）。ビット線ＢＬは、センス回路８１内の対応するセンスアンプＳＡに接続されている。
【００３５】
救済回路７３は、バンクアドレスＢＡごとに、不良ワード線ＷＬに対応するロウアドレスと、その置き換え先となるワード線ＷＬに対応するロウアドレスとを対応付けて記憶している。この記憶は、アンチヒューズ素子又はヒューズ素子によって実現される。
【００３６】
Ｘ系制御回路７２は、リードコマンドＲＥＡＤ又はライトコマンドＷＲＩＴＥが活性化されると、救済回路７３にロウアドレスを出力するよう指示する。救済回路７３は、この指示を受け、ラッチ回路６６より供給されるロウアドレスを、ラッチ回路６６より供給されるバンクアドレスＢＡに対応するロウデコーダ（Ｘデコーダ）８０に出力する。ただし、ラッチ回路６６より供給されるロウアドレスが不良ワード線ＷＬに対応するロウアドレスとして記憶されているものである場合、供給されたロウアドレスではなく、置き換え先となるワード線ＷＬに対応するロウアドレスをロウデコーダ８０に出力する。ロウデコーダ８０は、こうして入力されたロウアドレスに基づき、メモリアレイ１１に含まれるいずれかのワード線ＷＬを選択する。選択されたワード線ＷＬに接続されるメモリセルＭＣでは、セルキャパシタがビット線ＢＬに接続される。
【００３７】
救済回路７１は、バンクアドレスＢＡごとに、不良ビット線ＢＬに対応するカラムアドレスと、その置き換え先となるビット線ＢＬに対応するカラムアドレスとを対応付けて記憶している。この記憶も、アンチヒューズ素子又はヒューズ素子によって実現される。
【００３８】
Ｙ系制御回路７０は、リードコマンドＲＥＡＤ又はライトコマンドＷＲＩＴＥが活性化されると、救済回路７１にカラムアドレスを出力するよう指示する。救済回路７１は、この指示を受け、ラッチ回路６６より供給されるカラムアドレスを、ラッチ回路６６より供給されるバンクアドレスＢＡに対応するカラムデコーダ（Ｙデコーダ）８２に出力する。ただし、ラッチ回路６６より供給されるカラムアドレスが不良ビット線ＢＬに対応するカラムアドレスとして記憶されているものである場合、供給されたカラムアドレスではなく、置き換え先となるビット線ＢＬに対応するカラムアドレスをカラムデコーダ８２に出力する。カラムデコーダ８２は、こうして入力されたカラムアドレスに基づいてカラム選択信号（メモリアレイ１１に含まれるいずれかのビット線ＢＬを選択するための信号）を生成し、カラムデコーダ８２内のカラムスイッチ１２に出力する。カラムスイッチ１２は、入力されたカラム選択信号により選択されたビット線ＢＬと、相補のメインＩ／Ｏ線ＭＩＯＴ／Ｂとを接続する。選択されたビット線ＢＬに対応するセンスアンプＳＡは、相補のメインＩ／Ｏ線ＭＩＯＴ／Ｂを介して、メインアンプ回路８４内のメインアンプ１３に接続される。
【００３９】
半導体装置１には、リフレッシュカウンタ７４も設けられる。リフレッシュカウンタ７４は、ロウアドレスを自動的に生成する回路である。リフレッシュ動作時には、リフレッシュカウンタ７４により生成されたロウアドレスが救済回路７３に供給され、このロウアドレスにより特定されるメモリセルＭＣのリフレッシュ動作が行われる。
【００４０】
データ入出力端子５４はリードデータＤＱの出力及びライトデータＤＱの入力を行うための端子であり、半導体装置１には８個のデータ入出力端子５４［７：０］が設けられる。×８動作を行う場合には、半導体装置１は、８個のデータ入出力端子５４［７：０］すべてを用いて、８ビットのデータを同時に入力又は出力する。一方、×４動作を行う場合には、４個のデータ入出力端子５４［３：０］のみを用いて、４ビットのデータを同時に入力又は出力する。
【００４１】
ＤＢＩ端子５５はＤＢＩデータの出力及び入力を行うための端子であり、同時に１ビットを入力又は出力可能に構成される。
【００４２】
メモリアレイ１１からデータ入出力端子５４までのリードデータＤＱの転送経路には、メモリアレイ１１側から順に、センス回路８１、カラムデコーダ８２、メインアンプ回路８４、中間バッファ１５、ＲＷＢＵＳ制御回路１６、ＢＯＣ回路１７、ＤＢＩ回路１８、及び入出力回路１９が配置される。一方、データ入出力端子５４からメモリアレイ１１までのライトデータＤＱの転送経路には、データ入出力端子５４側から順に、入出力回路１９、ＤＢＩ回路１８、スイッチ２０、ＲＷＢＵＳ制御回路１６、中間バッファ１５、メインアンプ回路８４、カラムデコーダ８２、及びセンス回路８１が配置される。
【００４３】
入出力回路１９がデータ入出力端子５４からライトデータＤＱを取り込むタイミングは、データストローブ端子５６から入出力回路８６を介して供給される相補のデータストローブ信号ＤＱＳ，／ＤＱＳによって制御される。リード時の入出力回路８６は、データ出力の動作基準となる相補のデータストローブ信号ＤＱＳ，／ＤＱＳを生成し、データストローブ端子５６から外部に出力する。
【００４４】
制御回路３０は、コマンドデコーダ６４からリードコマンドＲＥＡＤ、ライトコマンドＷＲＩＴＥ、オンダイターミネーションコマンドＯＤＴ、制御コマンドＣＹＣＬＫＴ（Ｒｅａｄ）、制御コマンドＣＹＣＬＫＴ（Ｗｒｉｔｅ）、制御コマンドＤＲＣＬＫＴ、及び制御コマンドＤＷＣＬＫＴを、ラッチ回路６６からバンクアドレスＢＡ及びカラムアドレスＹ０，Ｙ１，Ｙ２を、モードレジスタ６９から動作モード信号ＰＢＸ８Ｂをそれぞれ受け取り、これらに基づいてカラムスイッチ１２、ＲＷＢＵＳ制御回路１６、ＢＯＣ回路１７、ＤＢＩ回路１８、及び入出力回路１９の動作を制御する回路である。
【００４５】
カラムスイッチ１２に関して、制御回路３０は、１６個のバンクのうちバンクアドレスＢＡによって選択されるバンクに含まれるカラムスイッチ１２を活性化し、その他のカラムスイッチ１２を非活性とする。これにより、バンクアドレスＢＡによって選択されたバンクのメモリアレイ１１のみが、後述するリードライトバスＲＷＢＵＳ＿ＡＲＡＹに接続される。また、制御回路３０は、リード時には制御コマンドＣＹＣＬＫＴ（Ｒｅａｄ）に応じてカラムスイッチ１２の動作タイミングを制御し、ライト時には制御コマンドＣＹＣＬＫＴ（Ｗｒｉｔｅ）に応じてカラムスイッチ１２の動作タイミングを制御する。
【００４６】
また、制御回路３０は、次の各信号を生成することによって、カラムスイッチ１２以外の上記各回路の動作を制御する。すなわち、制御回路３０は、バンクアドレスＢＡに応じて、左側バンク有効化信号ＢＡ＿ｌｅ及び右側バンク有効化信号ＢＡ＿ｒｉのいずれか一方を活性化する。また、制御回路３０は、制御コマンドＤＷＣＬＫＴに基づいてライト制御クロック信号ＤＷＣＬＫを生成するとともに、制御コマンドＤＲＣＬＫＴに基づいてライト制御クロック信号ＤＲＣＬＫを生成する。また、制御回路３０は、ライトコマンドＷＲＩＴＥが活性化されたことに応じてライト制御信号ＷＴを活性化し、リードコマンドＲＥＡＤが活性化されたことに応じてリード制御信号ＲＤを活性化する。さらに、制御回路３０は、動作モード信号ＰＢＸ８Ｂにより「×８動作」が示されている場合にＤＢＩイネーブル信号ＤＢＩ＿ｅｎを活性化し、「×４動作」が示されている場合にＤＢＩイネーブル信号ＤＢＩ＿ｅｎを非活性化する。以上の各信号の詳細については、後述する。
【００４７】
電源端子５７は、外部電源電圧ＶＤＤ，ＶＳＳが供給される端子である。内部電圧発生回路９０は、これら外部電源電圧ＶＤＤ，ＶＳＳに基づいて各種の内部電圧を生成し、半導体装置１内部の各回路に供給する。
【００４８】
以上が本実施の形態による半導体装置１の全体構成である。次に、半導体装置１を構成する各回路の平面的な配置について説明する。
【００４９】
図５は、半導体装置１の平面図である。本実施の形態による半導体装置１は、それぞれ同図に示すメモリアレイ１１−０〜１１−１５を含む１６個のバンクを備えて構成される。メモリアレイ１１−０〜１１−１５はそれぞれ、半導体装置１のｙ方向（第２の方向）の一端寄り（図面上側）に配置された部分（第１のメモリアレイ）と、半導体装置１のｙ方向の他端寄り（図面下側）に配置された部分（第２のメモリアレイ）との２つの部分からなる。各部分はそれぞれ、半導体装置１のｘ方向の一端（図面左側）から他端（図面右側）に向かって、バンク順に１列に配置される。
【００５０】
図面下側に配置された各メモリアレイの部分と、図面上側に配置された各メモリアレイの部分との間には、各種回路及び配線を配置するための配線エリアＡＡが設けられる。配線エリアＡＡには、メモリアレイごとのメインアンプ１３−０〜１３−１５、ＢＯＣ回路１７（図４）などを含む中央制御回路２、コマンドデコーダ６４（図４）などを含む入力回路３、それぞれＤＱ０〜ＤＱ７に対応する８個のデータ入出力端子５４、及びＤＢＩ端子５５などが配置される。
【００５１】
メインアンプ１３−０〜１３−１５はそれぞれ、メモリアレイ１１−０〜１１−１５に対応するメインアンプである。メインアンプ１３−０〜１３−１５も、各メモリアレイの部分に対応して、図面上側と図面下側とに分かれて配置される。メインアンプ１３−０〜１３−１５はそれぞれ、６４本（図面上側３２本＋図面下側３２本）のメインＩ／Ｏ線ＭＩＯＴ／Ｂによって、対応するメインアンプと接続される。
【００５２】
中央制御回路２は、配線エリアＡＡの中央付近に配置される。中央制御回路２には、図４に示したＲＷＢＵＳ制御回路１６、ＢＯＣ回路１７、ＤＢＩ回路１８、及び制御回路３０が含まれる。ＲＷＢＵＳ制御回路１６は、６４本のリードライトバスＲＷＢＵＳ＿ＡＲＡＹを介して、メインアンプ１３−０〜１３−１５と接続される。
【００５３】
リードライトバスＲＷＢＵＳ＿ＡＲＡＹは、６４本の左側リードライトバスＲＷＢＵＳ＿ＡＲＡＹ＿ｌｅ（第５のデータ線）と６４本の右側リードライトバスＲＷＢＵＳ＿ＡＲＡＹ＿ｒｉ（第６のデータ線）とから構成される。６４本の左側リードライトバスＲＷＢＵＳ＿ＡＲＡＹ＿ｌｅはそれぞれ、中央制御回路２から半導体装置１のｘ方向（第１の方向）の一端（図面左側）に向かって直線状に延伸する部分を有し、その途中でメインアンプ１３−０〜１３−７と接続されている。同様に、６４本の右側リードライトバスＲＷＢＵＳ＿ＡＲＡＹ＿ｒｉはそれぞれ、中央制御回路２から半導体装置１のｘ方向の他端（図面右側）に向かって直線状に延伸する部分を有し、その途中でメインアンプ１３−８〜１３−１５と接続されている。このように、各メインアンプは互いに共通のリードライトバスＲＷＢＵＳ＿ＡＲＡＹに接続されるが、バンクアドレスＢＡにより選択されるメモリアレイ１１以外は、上述したように制御回路３０によってリードライトバスＲＷＢＵＳ＿ＡＲＡＹから切り離されるので、ＲＷＢＵＳ制御回路１６に同時に接続されるメインアンプは１つだけである。
【００５４】
６４本の左側リードライトバスＲＷＢＵＳ＿ＡＲＡＹ＿ｌｅのそれぞれは、メインアンプ１３−４が接続される部分と、メインアンプ１３−５が接続される部分との間に、中間バッファ１５を有している。同様に、６４本の右側リードライトバスＲＷＢＵＳ＿ＡＲＡＹ＿ｒｉのそれぞれは、メインアンプ１３−１１が接続される部分と、メインアンプ１３−１２が接続される部分との間に、中間バッファ１５を有している。中間バッファ１５を設けるのは、リードライトバスＲＷＢＵＳ＿ＡＲＡＹを通過中に信号が減衰してしまうのを防止するためである。
【００５５】
入力回路３は、中央制御回路２から見て半導体装置１のｘ方向の一端寄り（図面左側）に配置される。図５には明示していないが、配線エリアＡＡ内の入力回路３の近傍には、アドレス端子５３に接続されるアドレスパッド群、コマンド端子５２に接続されるコマンドパッド群などからなる第１のパッド群が配置される。入力回路３は、図４に示した入力ラッチ回路６５及びラッチ回路６６を含んでおり、図５に示すように、バンクアドレスＢＡ及びカラムアドレスＹ０，Ｙ１，Ｙ２などを中央制御回路２に供給する役割を果たす。
【００５６】
８個あるデータ入出力端子５４及びＤＢＩ端子５５は、中央制御回路２から見て半導体装置１のｘ方向の他端寄り（図面右側）に配置される。図５には明示していないが、各データ入出力端子５４及びＤＢＩ端子５５の近傍には、図４に示した入出力回路１９のうちそれぞれに対応する部分が配置され、さらに、各データ入出力端子５４及びＤＢＩ端子５５それぞれに接続されるＤＱパッド群からなる第２のパッド群も配置される。各データ入出力端子５４は、それぞれ８本のリードライトバスＲＷＢＵＳ＿ＤＱを介して、中央制御回路２内のＤＢＩ回路１８と接続される。また、ＤＢＩ端子５５は、８本のリードライトバスＲＷＢＵＳ＿ＤＢＩを介して、中央制御回路２内のＤＢＩ回路１８と接続される。
【００５７】
図６は、中央制御回路２の一部分の内部構成を示すブロック図である。同図中に示した左側バンク有効化信号ＢＡ＿ｌｅ、右側バンク有効化信号ＢＡ＿ｒｉ、ライト制御クロック信号ＤＷＣＬＫ、リード制御クロック信号ＤＲＣＬＫ、ライト制御信号ＷＴ、リード制御信号ＲＤ、及びＤＢＩイネーブル信号ｄｂｉ＿ｅｎは、上述したように、制御回路３０によって生成される信号である。
【００５８】
ＲＷＢＵＳ制御回路１６は、６４本のデータバスｄｒｗｂｕｓ＿ｉｎと接続される入出力ノード１６ａを有している。また、ＲＷＢＵＳ制御回路１６には、制御回路３０から、左側バンク有効化信号ＢＡ＿ｌｅ、右側バンク有効化信号ＢＡ＿ｒｉ、ライト制御クロック信号ＤＷＣＬＫ、及びリード制御クロック信号ＤＲＣＬＫが供給される。ＲＷＢＵＳ制御回路１６は、これら制御回路３０から供給される信号に基づいて、６４本のデータバスｄｒｗｂｕｓ＿ｉｎと、６４本の左側リードライトバスＲＷＢＵＳ＿ＡＲＡＹ＿ｌｅ及び６４本の右側リードライトバスＲＷＢＵＳ＿ＡＲＡＹ＿ｒｉのいずれか一方とを接続する回路（マルチプレクサ）である。
【００５９】
図７は、ＲＷＢＵＳ制御回路１６の回路図である。同図に示すように、ＲＷＢＵＳ制御回路１６では、入出力ノード１６ａと左側リードライトバスＲＷＢＵＳ＿ＡＲＡＹ＿ｌｅとの間に設けられた選択回路１６ｂと、入出力ノード１６ａと右側リードライトバスＲＷＢＵＳ＿ＡＲＡＹ＿ｒｉとの間に設けられた選択回路１６ｃとを有している。なお、同図には明記していないが、選択回路１６ｂは６４本の左側リードライトバスＲＷＢＵＳ＿ＡＲＡＹ＿ｌｅごとに設けられ、選択回路１６ｃは６４本の右側リードライトバスＲＷＢＵＳ＿ＡＲＡＹ＿ｒｉごとに設けられる。
【００６０】
選択回路１６ｂは、図７に示すように、インバータ回路１００ｌｅ，１０１ｌｅと、ＮＡＮＤ回路１０２ｌｅ，１０３ｌｅとによって構成される。同様に、選択回路１６ｃは、インバータ回路１００ｒｉ，１０１ｒｉと、ＮＡＮＤ回路１０２ｒｉ，１０３ｒｉとによって構成される。
【００６１】
ＮＡＮＤ回路１０２ｌｅ，１０２ｒｉには、ライト制御クロック信号ＤＷＣＬＫが供給される。一方、ＮＡＮＤ回路１０３ｌｅ，１０３ｒｉには、リード制御クロック信号ＤＲＣＬＫが供給される。また、ＮＡＮＤ回路１０２ｌｅ，１０３ｌｅには左側バンク有効化信号ＢＡ＿ｌｅが、ＮＡＮＤ回路１０２ｒｉ，１０３ｒｉには右側バンク有効化信号ＢＡ＿ｒｉが、それぞれさらに供給される。ＮＡＮＤ回路１０２ｌｅ，１０２ｒｉ，１０３ｌｅ，１０３ｒｉの出力信号は、反転されたうえで、それぞれインバータ回路１００ｌｅ，１００ｒｉ，１０１ｌｅ，１０１ｒｉに供給される。
【００６２】
インバータ回路１００ｌｅの出力端とインバータ回路１０１ｌｅの入力端とは、対応する左側リードライトバスＲＷＢＵＳ＿ＡＲＡＹ＿ｌｅに共通に接続される。また、インバータ回路１００ｌｅの入力端とインバータ回路１０１ｌｅの出力端とは、対応するデータバスｄｒｗｂｕｓ＿ｉｎに共通に接続される。同様に、インバータ回路１００ｒｉの出力端とインバータ回路１０１ｒｉの入力端とは、対応する右側リードライトバスＲＷＢＵＳ＿ＡＲＡＹ＿ｒｉに共通に接続される。また、インバータ回路１００ｒｉの入力端とインバータ回路１０１ｒｉの出力端とは、対応するデータバスｄｒｗｂｕｓ＿ｉｎに共通に接続される。
【００６３】
以上の構成により、左側リードライトバスＲＷＢＵＳ＿ＡＲＡＹ＿ｌｅ及び右側リードライトバスＲＷＢＵＳ＿ＡＲＡＹ＿ｒｉのうち、バンクアドレスＢＡによって選択されたメモリアレイ１１に対応する一方が、ライト時にはインバータ回路１００ｌｅ又はインバータ回路１００ｒｉを介して、リード時にはインバータ回路１０１ｌｅ又はインバータ回路１０１ｒｉを介して、データバスｄｒｗｂｕｓ＿ｉｎに接続されることになる。これにより、バンクアドレスＢＡによって選択されたメモリアレイ１１が、６４本のデータバスｄｒｗｂｕｓ＿ｉｎと接続されることになる。
【００６４】
図６に戻る。ＢＯＣ回路１７は８個のＢＯＣ回路１７−０〜１７−７からなり、それぞれに８本のデータバスｄｒｗｂｕｓ＿ｉｎ及び８本のデータバスｄｒｗｂｕｓ＿ｏｕｔが接続される。具体的には、ＢＯＣ回路１７−０にはデータバスｄｒｗｂｕｓ＿ｉｎ［７：０］及びデータバスｄｒｗｂｕｓ＿ｏｕｔ［７：０］が、ＢＯＣ回路１７−１にはデータバスｄｒｗｂｕｓ＿ｉｎ［１５：８］及びデータバスｄｒｗｂｕｓ＿ｏｕｔ［１５：８］がそれぞれ接続される。その他のＢＯＣ回路１７−２〜１７−７についても同様である。また、中央制御回路２には、ＢＯＣ回路１７に代えてスイッチ２０を経由してデータバスｄｒｗｂｕｓ＿ｉｎとデータバスｄｒｗｂｕｓ＿ｏｕｔとを接続するバイパス回路も設けられる。
【００６５】
各ＢＯＣ回路１７−０〜１７−７にはカラムアドレスＹ０，Ｙ１，Ｙ２及びリード制御信号ＲＤが供給され、スイッチ２０にはライト制御信号ＷＴが供給される。各ＢＯＣ回路１７−０〜１７−７は、リード制御信号ＲＤが活性化されている場合にのみ動作するよう（並べ替えを実行するよう）構成される。一方、スイッチ２０は、ライト制御信号ＷＴが活性化されている場合にのみ動作するよう（信号を通過させるよう）構成される。したがって、ＢＯＣ回路１７はリード時のみ有効となり、ライト時には、ライトデータはスイッチ２０を経由するバイパス回路を通り、ＢＯＣ回路１７はスキップされる。
【００６６】
図８は、ＢＯＣ回路１７−０の回路図である。同図には示していないが、ＢＯＣ回路１７−１〜１７−７も同様の構成を有している。
【００６７】
図８に示すように、ＢＯＣ回路１７−０は８個の選択回路１７−０［７：０］を有している。各選択回路１７−０［７：０］は、それぞれ８本のデータバスｄｒｗｂｕｓ＿ｉｎ［７：０］すべてと、データバスｄｒｗｂｕｓ＿ｏｕｔ［７：０］のうちの対応する１本とに接続される。各選択回路１７−０［７：０］はそれぞれ、この８本のデータバスｄｒｗｂｕｓ＿ｉｎ［７：０］のうちのいずれか１本をカラムアドレスＹ０，Ｙ１，Ｙ２に応じて選択し、対応するデータバスｄｒｗｂｕｓ＿ｏｕｔ［７：０］に接続する機能を有している。
【００６８】
以下、選択回路１７−０［０］に着目して詳しく説明する。図８に示すように、選択回路１７−０［０］には、カラムアドレスＹ２と、アドレス情報Ｙ００，Ｙ０１，Ｙ１０，Ｙ１１とが供給される。アドレス情報Ｙ００，Ｙ０１，Ｙ１０，Ｙ１１は、制御回路３０（図４）から供給されるカラムアドレスＹ０，Ｙ１に基づいて、ＢＯＣ回路１７内で生成される情報である。
【００６９】
図９は、アドレス情報Ｙ００，Ｙ０１，Ｙ１０，Ｙ１１を生成する回路の回路図である。同図に示すように、ＢＯＣ回路１７はＮＡＮＤ回路１１０〜１１３を有している。ＮＡＮＤ回路１１０には、カラムアドレスＹ０，Ｙ１が供給される。ＮＡＮＤ回路１１１には、カラムアドレスＹ０とカラムアドレスＹ１の反転信号とが供給される。ＮＡＮＤ回路１１２には、カラムアドレスＹ０の反転信号とカラムアドレスＹ１とが供給される。ＮＡＮＤ回路１１３には、カラムアドレスＹ０，Ｙ１それぞれの反転信号が供給される。これらの構成により、アドレス情報Ｙ００，Ｙ０１，Ｙ１０，Ｙ１１はそれぞれ、カラムアドレスＹ０，Ｙ１の組み合わせが（１，１），（１，０），（０，１），（０，０）であるときに「０」、それ以外のときに「１」となる。
【００７０】
選択回路１７−０［０］の説明に戻る。図１０は、選択回路１７−０［０］の回路図である。同図に示すように、選択回路１７−０［０］には選択信号ｓｅｌ０〜ｓｅｌ３が供給される。選択信号ｓｅｌ０〜ｓｅｌ３は選択回路１７−０［０］内の図示しない回路によって生成される信号であり、その値の組み合わせは、アドレス情報Ｙ００，Ｙ０１，Ｙ１０，Ｙ１１の値の組み合わせと一対一に対応付けて予め決定されている。表１は、この対応付けの一例である。この例では、例えばアドレス情報Ｙ００，Ｙ０１，Ｙ１０，Ｙ１１が（０，１，１，１）である場合、選択信号ｓｅｌ０〜ｓｅｌ３は（１，１，１，０）となる。選択回路１７−０［７：０］は、それぞれが表１のような対応付けを記憶しており、入力されたアドレス情報Ｙ００，Ｙ０１，Ｙ１０，Ｙ１１に対応付けられた選択信号ｓｅｌ０〜ｓｅｌ３を読み出して、以下で説明する処理のために使用する。
【００７１】
【表１】
0005972549.tif 000002
【００７２】
図１０に示すように、選択回路１７−０［０］は、トランスファーゲート１２０［７：０］，１２３，１２４と、インバータ回路１２１，１２２，１２５とを有している。各トランスファーゲートは、並列に接続されたＰ型チャネルＭＯＳトランジスタ及びＮ型チャネルＭＯＳトランジスタによって構成される。
【００７３】
トランスファーゲート１２０［０］を構成するＰ型チャネルＭＯＳトランジスタ及びＮ型チャネルＭＯＳトランジスタの各ゲートには、それぞれ選択信号ｓｅｌ０及び選択信号ｓｅｌ０の反転信号が供給される。したがって、トランスファーゲート１２０［０］は、選択信号ｓｅｌ０の論理レベルが「０」である場合に導通状態となり、「１」である場合に非導通状態となる。
【００７４】
他のトランスファーゲート１２０についても同様である。結果だけ述べると、トランスファーゲート１２０［１］及びトランスファーゲート１２０［５］は、選択信号ｓｅｌ１の論理レベルが「０」である場合に導通状態となり、「１」である場合に非導通状態となる。トランスファーゲート１２０［２］及びトランスファーゲート１２０［６］は、選択信号ｓｅｌ２の論理レベルが「０」である場合に導通状態となり、「１」である場合に非導通状態となる。トランスファーゲート１２０［３］及びトランスファーゲート１２０［７］は、選択信号ｓｅｌ３の論理レベルが「０」である場合に導通状態となり、「１」である場合に非導通状態となる。トランスファーゲート１２０［４］は、トランスファーゲート１２０［０］と同じく、選択信号ｓｅｌ０の論理レベルが「０」である場合に導通状態となり、「１」である場合に非導通状態となる。
【００７５】
トランスファーゲート１２０［７：０］の入力端には、それぞれデータバスｄｒｗｂｕｓ＿ｉｎ［７：０］が接続される。一方、トランスファーゲート１２０［３：０］の出力端は、インバータ回路１２１を介してトランスファーゲート１２３の入力端に共通に接続される。また、トランスファーゲート１２０［７：４］の出力端は、インバータ回路１２２を介してトランスファーゲート１２４の入力端に共通に接続される。
【００７６】
選択信号ｓｅｌ０〜ｓｅｌ３は、表１にも例示したように、いずれか１つのみが「０」、他の３つが「１」となるように構成される。したがって、トランスファーゲート１２３の入力端には、データバスｄｒｗｂｕｓ＿ｉｎ［３：０］のうちのひとつのみが接続される。同様に、トランスファーゲート１２４の入力端には、データバスｄｒｗｂｕｓ＿ｉｎ［７：４］のうちのひとつのみが接続される。
【００７７】
トランスファーゲート１２３を構成するＰ型チャネルＭＯＳトランジスタ及びＮ型チャネルＭＯＳトランジスタの各ゲートには、それぞれカラムアドレスＹ２及びカラムアドレスＹ２の反転信号Ｙ２Ｂが供給される。したがって、トランスファーゲート１２３は、カラムアドレスＹ２の論理レベルが「０」である場合に導通状態となり、「１」である場合に非導通状態となる。
【００７８】
一方、トランスファーゲート１２４を構成するＰ型チャネルＭＯＳトランジスタ及びＮ型チャネルＭＯＳトランジスタの各ゲートには、それぞれカラムアドレスＹ２の反転信号Ｙ２Ｂ及びカラムアドレスＹ２が供給される。したがって、トランスファーゲート１２４は、カラムアドレスＹ２の論理レベルが「１」である場合に導通状態となり、「０」である場合に非導通状態となる。
【００７９】
トランスファーゲート１２３，１２４の出力端はインバータ回路１２５の入力端に共通に接続される。インバータ回路１２５にはリード制御クロック信号ＤＲＣＬＫの反転信号が供給されており、インバータ回路１２５は、リード制御クロック信号ＤＲＣＬＫに応じたタイミングで、トランスファーゲート１２３，１２４の出力端をデータバスｄｒｗｂｕｓ＿ｏｕｔ［０］に接続する。
【００８０】
以上の構成により、例えばアドレス情報Ｙ００，Ｙ０１，Ｙ１０，Ｙ１１と選択信号ｓｅｌ０〜ｓｅｌ３とを表１に示すように対応付けた場合、データバスｄｒｗｂｕｓ＿ｏｕｔ［０］は、カラムアドレスＹ０，Ｙ１，Ｙ２の組み合わせごとに、次の表２に示されるデータバスｄｒｗｂｕｓ＿ｉｎに接続されることになる。このように、選択回路１７−０［０］によれば、８本のデータバスｄｒｗｂｕｓ＿ｉｎ［７：０］のうちのいずれか１本を、カラムアドレスＹ０，Ｙ１，Ｙ２に応じてデータバスｄｒｗｂｕｓ＿ｏｕｔ［０］に接続することが実現される。
【００８１】
【表２】
0005972549.tif 000003
【００８２】
このように、選択回路１７−０［０］はデータバスｄｒｗｂｕｓ＿ｏｕｔ［０］に供給するデータを制御する回路である。これに対し、他の選択回路１７−０［７：１］は、それぞれデータバスｄｒｗｂｕｓ＿ｏｕｔ［７：１］に供給するデータを制御する。したがって、選択信号ｓｅｌ０〜ｓｅｌ３とアドレス情報Ｙ００，Ｙ０１，Ｙ１０，Ｙ１１の対応付けを選択回路１７−０［７：０］ごとに異ならせ、データバスｄｒｗｂｕｓ＿ｏｕｔ［７：０］に供給されるデータが互いに重複しないようにすることで、データ入出力端子５４［０］からバースト出力される８ビットのリードデータＤＱの出力順を、カラムアドレスＹ０，Ｙ１，Ｙ２に応じて入れ替えること（ＢＯＣ）が実現される。
【００８３】
図６に戻る。ＤＢＩ回路１８は、６４本のデータバスｄｒｗｂｕｓ＿ｏｕｔ［６３：０］と、６４本のリードライトバスＲＷＢＵＳ＿ＤＱ［６３：０］と、８本のリードライトバスＲＷＢＵＳ＿ＤＢＩ［７：０］とに接続される。ＤＢＩ回路１８は、リード時には、データバスｄｒｗｂｕｓ＿ｏｕｔ経由で入力されてきたリードデータＤＱを所定の条件に従って反転するとともに、反転の情報を示すＤＢＩデータを生成する役割を果たす。一方、ライト時には、リードライトバスＲＷＢＵＳ＿ＤＢＩ経由で外部から入力されてきたＤＢＩデータに従い、リードライトバスＲＷＢＵＳ＿ＤＱ経由で外部から入力されてきたリードデータＤＱのうち反転されているものを再反転して元に戻す処理を行う。以下、リード時にかかる構成について説明する。
【００８４】
図１１は、ＤＢＩ回路１８の回路図である。ＤＢＩ回路１８はバースト出力の出力順ごとに１つの内部回路を有して構成され、同図には、このうち０番目の出力順に対応する内部回路のみを示している。なお、他の出力順に対応する内部回路の構成も同様である。また、図１１にはリードにかかる構成のみを示しており、ライトにかかる構成は省略している。図２を参照して説明したように、０番目の出力順に対応するリードデータは、リードデータＤＱ［８・０＋０］〜ＤＱ［８・７＋０］（リードデータＤＱ［０］〜ＤＱ［５６］）の８個である。
【００８５】
図１１に示すように、ＤＢＩ回路１８は、多数決回路１８ｄと多数決回路１８ｅとによって構成される。まず、多数決回路１８ｄについて説明すると、多数決回路１８ｄは、ＮＡＮＤ回路１３０，１３２，１３４，１３６，１７４，１７５と、ＮＯＲ回路１３１，１３３，１３５，１３７，１４１，１４３，１４４，１４５，１４９，１５１，１５２，１５３，１５４，１５５，１５６，１５８，１５９，１６０と、インバータ回路１３８，１３９，１４０，１４２，１４６，１４７，１４８，１５０，１５７，１６１と、ＯＲ回路１７０，１７１，１７２，１７３，１７６とを有して構成される。以下、これらの接続について説明する。
【００８６】
ＮＡＮＤ回路１３０の入力端には、データバスｄｒｗｂｕｓ＿ｏｕｔ［５６］及びデータバスｄｒｗｂｕｓ＿ｏｕｔ［４８］が接続されるとともに、ＤＢＩイネーブル信号ｄｂｉ＿ｅｎが供給される。ＮＯＲ回路１３１の入力端には、データバスｄｒｗｂｕｓ＿ｏｕｔ［５６］及びデータバスｄｒｗｂｕｓ＿ｏｕｔ［４８］が接続されるとともに、ＤＢＩイネーブル信号ｄｂｉ＿ｅｎの反転信号が供給される。ＮＡＮＤ回路１３２の入力端には、データバスｄｒｗｂｕｓ＿ｏｕｔ［４０］及びデータバスｄｒｗｂｕｓ＿ｏｕｔ［３２］が接続されるとともに、ＤＢＩイネーブル信号ｄｂｉ＿ｅｎが供給される。ＮＯＲ回路１３３の入力端には、データバスｄｒｗｂｕｓ＿ｏｕｔ［４０］及びデータバスｄｒｗｂｕｓ＿ｏｕｔ［３２］が接続されるとともに、ＤＢＩイネーブル信号ｄｂｉ＿ｅｎの反転信号が供給される。ＮＡＮＤ回路１３４の入力端には、データバスｄｒｗｂｕｓ＿ｏｕｔ［２４］及びデータバスｄｒｗｂｕｓ＿ｏｕｔ［１６］が接続されるとともに、ＤＢＩイネーブル信号ｄｂｉ＿ｅｎが供給される。ＮＯＲ回路１３５の入力端には、データバスｄｒｗｂｕｓ＿ｏｕｔ［２４］及びデータバスｄｒｗｂｕｓ＿ｏｕｔ［１６］が接続されるとともに、ＤＢＩイネーブル信号ｄｂｉ＿ｅｎの反転信号が供給される。ＮＡＮＤ回路１３６の入力端には、データバスｄｒｗｂｕｓ＿ｏｕｔ［８］及びデータバスｄｒｗｂｕｓ＿ｏｕｔ［０］が接続されるとともに、ＤＢＩイネーブル信号ｄｂｉ＿ｅｎが供給される。ＮＯＲ回路１３７の入力端には、データバスｄｒｗｂｕｓ＿ｏｕｔ［８］及びデータバスｄｒｗｂｕｓ＿ｏｕｔ［０］が接続されるとともに、ＤＢＩイネーブル信号ｄｂｉ＿ｅｎの反転信号が供給される。
【００８７】
ＮＡＮＤ回路１３０の出力信号は、インバータ回路１３８及びＮＯＲ回路１４１，１４３に供給される。ＮＯＲ回路１３１の出力信号は、インバータ回路１４０及びＮＯＲ回路１４４，１４５に供給される。ＮＡＮＤ回路１３２の出力信号は、インバータ回路１３９及びＮＯＲ回路１４１，１４４に供給される。ＮＯＲ回路１３３の出力信号は、インバータ回路１４２及びＮＯＲ回路１４３，１４５に供給される。ＮＡＮＤ回路１３４の出力信号は、インバータ回路１４６及びＮＯＲ回路１４９，１５１に供給される。ＮＯＲ回路１３５の出力信号は、インバータ回路１４８及びＮＯＲ回路１５２，１５３に供給される。ＮＡＮＤ回路１３６の出力信号は、インバータ回路１４７及びＮＯＲ回路１４９，１５２に供給される。ＮＯＲ回路１３７の出力信号は、インバータ回路１５０及びＮＯＲ回路１４１，１５３に供給される。
【００８８】
ＮＯＲ回路１５４の入力端には、インバータ回路１３８，１３９の各出力信号が供給される。ＮＯＲ回路１５５の入力端には、インバータ回路１４０，１４２及びＮＯＲ回路１４１の各出力信号が供給される。ＮＯＲ回路１５６の入力端には、ＮＯＲ回路１４３，１４４の各出力信号が供給される。インバータ回路１５７の入力端には、ＮＯＲ回路１４５の出力信号が供給される。ＮＯＲ回路１５８の入力端には、インバータ回路１４６，１４７の各出力信号が供給される。ＮＯＲ回路１５９の入力端には、インバータ回路１４８，１５０及びＮＯＲ回路１４９の各出力信号が供給される。ＮＯＲ回路１６０の入力端には、ＮＯＲ回路１５１，１５２の各出力信号が供給される。インバータ回路１６１の入力端には、ＮＯＲ回路１５３の出力信号が供給される。
【００８９】
ＯＲ回路１７０の入力端には、ＮＯＲ回路１５４及びインバータ回路１６１の各出力信号が供給される。ＯＲ回路１７１の入力端には、ＮＯＲ回路１５５，１６０の各出力信号が供給される。ＯＲ回路１７２の入力端には、インバータ回路１５７及びＮＯＲ回路１５８の各出力信号が供給される。ＯＲ回路１７３の入力端には、ＮＯＲ回路１５６，１５９の各出力信号が供給される。
【００９０】
ＮＡＮＤ回路１７４の入力端には、ＯＲ回路１７０，１７１の各出力信号が供給される。ＮＡＮＤ回路１７５の入力端には、ＮＯＲ回路１７２，１７３の各出力信号が供給される。最後に、ＯＲ回路１７６の入力端には、ＮＡＮＤ回路１７４，１７５の各出力信号が供給され、ＯＲ回路１７６の出力信号は、出力順０番目に対応するＤＢＩデータＤＢＩ［０］となる。
【００９１】
以上説明した多数決回路１８ｄの構成により、ＤＢＩデータＤＢＩ［０］の論理レベルは、出力順０番目に対応する８個のリードデータＤＱ［８・０＋０］〜［８・７＋０］のうち論理レベルが「０」のものが５個以上ある場合（半数より多い場合）に必ず「０」となり、３個以下である場合（半数より少ない場合）に必ず「１」となる。「０」のものが４個である場合（半数ちょうどである場合）には、ＤＢＩデータＤＢＩ［０］の論理レベルは「０」となる場合もあれば「１」となる場合もあるが、「０」のものが４個である場合には「１」のものも４個であり、ＤＢＩによってリードデータを反転させても「０」の個数が変化することはないので、特に問題とはならない。
【００９２】
次に、多数決回路１８ｅについて説明する。多数決回路１８ｅは、図１１に示すように、ＸＮＯＲ回路１８０〜１８７と、インバータ回路１８８，１９０〜１９８とを有している。
【００９３】
ＸＮＯＲ回路１８０〜１８７の入力端には、それぞれデータバスｄｒｗｂｕｓ＿ｏｕｔ［８・７］〜［８・０］が供給されるとともに、ＤＢＩデータＤＢＩ［０］が供給される。インバータ回路１８８の入力端には、ＤＢＩデータＤＢＩ［０］が供給される。ＸＮＯＲ回路１８０〜１８７及びインバータ回路１８８の各出力信号は、それぞれインバータ回路１９０〜１９８に供給される。インバータ回路１９０〜１９８の出力端は、それぞれリードライトバスＲＷＢＵＳ＿ＤＱ［８・７］〜［８・０］及びリードライトバスＲＷＢＵＳ＿ＤＢＩ［０］に供給される。
【００９４】
インバータ回路１９０〜１９８には、図１１に示すように、リード制御クロック信号ＤＲＣＬＫの反転信号が供給される。これにより、インバータ回路１９０〜１９８はそれぞれ、リード制御クロック信号ＤＲＣＬＫが活性化されている場合に、対応するリードライトバスに、対応するＸＮＯＲ回路又はインバータ回路の出力信号の反転信号を出力する。
【００９５】
以上の構成により、多数決回路１８ｅは、ＤＢＩデータＤＢＩ［０］が「１」であるときには、データバスｄｒｗｂｕｓ＿ｏｕｔ［８・０＋０］〜［８・７＋０］のデータをそのまま、それぞれリードライトバスＲＷＢＵＳ＿ＤＱ［８・０］〜［８・７］に供給する。一方、ＤＢＩデータＤＢＩ［０］が「０」であるときには、データバスｄｒｗｂｕｓ＿ｏｕｔ［８・０＋０］〜［８・７＋０］のデータを反転したうえで、それぞれリードライトバスＲＷＢＵＳ＿ＤＱ［８・０］〜［８・７］に供給する。これにより、同時に出力される８ビット（ＤＱ０〜ＤＱ７）分のリードデータの中の５ビット以上が「０」である場合に、８ビットすべてを反転させること（ＤＢＩ）が実現される。
【００９６】
以上、図５に示した各回路の具体的な構成及び機能について説明した。次に、半導体装置１の動作について、動作波形図を参照しながら説明する。
【００９７】
図１２は、半導体装置１のリード時の動作波形図である。同図には、リードコマンドＲＥＡＤを２回連続して外部から半導体装置１に供給した例を示している。以下、図４も参照しながら説明する。
【００９８】
図１２に示すように、外部のコントローラからアドレス信号ＡＤＤ及びリードコマンドＲＥＡＤが供給されると、アドレス信号ＡＤＤに含まれるバンクアドレスＢＡに対応するメインアンプ１３が活性化され、対応するメモリアレイ１１から、リードライトバスＲＷＢＵＳ＿ＡＲＡＹにリードデータＤＱ［６３：０］が供給される。
【００９９】
リードデータＤＱ［６３：０］は、ＲＷＢＵＳ制御回路１６を経てデータバスｄｒｗｂｕｓ＿ｉｎ［６３：０］に供給される。そして、ＢＯＣ回路１７によってデータ入出力端子５４ごとにリードデータの出力順が入れ替えられ、データバスｄｒｗｂｕｓ＿ｏｕｔ［６３：０］に出力される。
【０１００】
続いてリードデータＤＱ［６３：０］は、ＤＢＩ回路１８によって、同時に出力される８ビット（ＤＱ０〜ＤＱ７）分のリードデータの中の５ビット以上が「０」であるように変換され、リードライトバスＲＷＢＵＳ＿ＤＱ［６３：０］に出力される。このとき同時に、ＤＢＩ回路１８は、リードデータを反転したか否かを示すＤＢＩデータＤＢＩ［７：０］を生成し、リードライトバスＲＷＢＵＳ＿ＤＢＩ［７：０］に出力する。
【０１０１】
こうして各リードライトバスに出力されたリードデータＤＱ［６３：０］及びＤＢＩデータＤＢＩ［７：０］は入出力回路１９に供給され、図１２に示すように、所定のリードレイテンシ（図１２では「７」としている。）の後、外部クロックＣＫに同期して、対応するデータ入出力端子５４又はＤＢＩ端子５５から８ビットずつバースト出力される。
【０１０２】
以上説明したように、本実施の形態による半導体装置１によれば、ＢＯＣ回路１７と入出力回路１９の間にＤＢＩ回路１８を設けたことから、ＤＢＩデータの順序を並べ替えるためのＢＯＣ回路１７が必要なくなっている。
【０１０３】
ここで、本発明の優位性を示すため、発明者が検討した比較例としての半導体装置の構成について説明する。図１３は、比較例による半導体装置２００を示す図である。同図は、本実施の形態による半導体装置１を示す図６に対応している。図１３に示すように、半導体装置２００では、ＤＢＩ回路２０２がＢＯＣ回路２０２とＲＷＢＵＳ制御回路２０１の間に設けられる。この構成では、図１３にも示すように、ＤＢＩ回路２０２とＢＯＣ回路２０２との間にデータバスｄｒｗｂｕｓ＿ｄｂｉを設け、ＢＯＣ回路２０２内に９個目のＢＯＣ回路２０２−８を設ける必要がある。ＤＢＩ回路２０２は、リードライトバスデータバスｄｒｗｂｕｓ＿ｉｎ［６３：０］の６４ビットのデータから、出力順（ｎ）のそれぞれに対応したＤＢＩデータ８ビットを生成する。このＤＢＩデータもＢＯＣ回路２０２でデータの並び替えを行なう必要があるため、ＢＯＣ回路２０２内に９個目のＢＯＣ回路２０２−８を設ける必要がある。これらは、本実施の形態による半導体装置１では必要のないものである。データバスｄｒｗｂｕｓ＿ｄｂｉ及びＢＯＣ回路２０２−８があることで、半導体装置２００では、半導体装置１に比べて回路面積と消費電力が大きくなっている。
【０１０４】
このように、本実施の形態による半導体装置１では、比較例による半導体装置２００に比べ、回路面積の縮小及び消費電力の低減が実現される。
【０１０５】
図１４は、本実施の形態による半導体装置１を用いたデータ処理システム８００の構成を示すブロック図である。
【０１０６】
図１４に示すように、データ処理システム８００は、データプロセッサ８２０（コントローラ）、本実施の形態による半導体装置１であるＤＲＡＭ１、ストレージデバイス８４０、Ｉ／Ｏデバイス８５０、及びＲＯＭ８６０が、システムバス８１０を介して相互に接続された構成を有している。
【０１０７】
データプロセッサ８２０は、ＤＲＡＭ１に外部クロック信号ＣＫ，／ＣＫを供給するとともに、ＤＲＡＭ１０のデータ入出力部（図８）の出力信号（リードデータＤＱ）を受け取り、受け取ったリードデータＤＱに応じた処理を実行する機能を有する。具体的なデータプロセッサ８２０としては、例えば、マイクロプロセッサ（ＭＰＵ）、ディジタルシグナルプロセッサ（ＤＳＰ）などを用いることができる。なお、データプロセッサ８２０とＤＲＡＭ１０とは、システムバス８１０を介さずにローカルなバスによって互いに接続されていても構わない。
【０１０８】
ストレージデバイス８４０としては、ハードディスクドライブ、光学ディスクドライブ、フラッシュメモリなどを用いることができる。また、Ｉ／Ｏデバイス８５０としては、液晶ディスプレイなどのディスプレイデバイスや、キーボード、マウスなどの入力デバイスなどを用いることができる。なお、Ｉ／Ｏデバイス８５０は、入力デバイス及び出力デバイスのいずれか一方のみであっても構わない。
【０１０９】
図１４には、簡単のためシステムバス８１０が１組しか描かれていないが、必要に応じ、コネクタなどを介しシリアルないしパラレルに複数のシステムバス８１０が設けられていても構わない。また、ストレージデバイス８４０、Ｉ／Ｏデバイス８５０、及びＲＯＭ８６０は、必ずしも必須の構成要素ではない。さらに、図１３に示す各構成要素は簡単のため１つずつ描かれているが、本発明がこれに限定されるものではなく、１又は２以上の構成要素がそれぞれ複数個ずつ設けられていても構わない。
【０１１０】
以上、本発明の好ましい実施の形態について説明したが、本発明は、上記の実施の形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【０１１１】
また、本発明のメモリセルは、揮発性、不揮発性、及びそれらの混合でも構わない。
【０１１２】
本願の技術思想は、信号伝送回路を有する半導体装置に適用できる。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式に限られない。
【０１１３】
本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Product）、メモリ（Memory）等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。
【０１１４】
また、トランジスタは、電界効果トランジスタ（Field Eeffect Transistor;FET）であれば良く、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、TFT(Thin Film Transistor)等の様々なＦＥＴに適用できる。トランジスタ等の様々なＦＥＴに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。
【０１１５】
更に、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。
【０１１６】
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【０１１７】
本発明は、次のように構成することも可能であるので、以下に付記する。
【０１１８】
本発明の一側面によるデータ処理システムは、シーケンシャルな複数の第１のデータビットをそれぞれ伝送する複数の第１のデータ線と、シーケンシャルな複数の第２のデータビットをそれぞれ伝送する複数の第２のデータ線と、シーケンシャルな複数の第３のデータビットをそれぞれ伝送する複数の第３のデータ線と、アドレス情報に従って前記複数の第１のデータ線から供給された前記複数の第１のデータビットの順序を並べ替えて、前記複数の第２のデータビットとして前記複数の第２のデータ線へ供給するＢＯＣ回路と、所定の条件に従って、前記複数の第２のデータ線から供給された前記複数の第２のデータビットを互いに独立して反転または非反転して前記複数の第３のデータビットとして前記複数の第３のデータ線へ供給するＤＢＩ回路と、を備える半導体装置と、該半導体装置を制御するコントローラとを備える、データ処理システムである。
【０１１９】
上記データ処理システムは、前記半導体装置は、動作モードを示す動作モード信号を記憶するモードレジスタを有し、前記ＤＢＩ回路は、前記動作モード信号によって示される動作モードに応じて反転処理を行い、前記コントローラは、前記動作モード信号を前記モードレジスタに設定する、こととしてもよい。
【符号の説明】
【０１２０】
１                      半導体装置
２                      中央制御回路
３                      入力回路
１１                    メモリアレイ
１２                    カラムスイッチ
１３                    メインアンプ
１５                    中間バッファ
１６                    ＲＷＢＵＳ制御回路
１６ａ                  入出力ノード
１６ｂ，１６ｃ          選択回路
１７，１７−０〜１７−７  ＢＯＣ回路
１７ａ，１７ｂ          ＢＯＣ回路１７の入出力ノード
１８                    ＤＢＩ回路
１８ａ〜１８ｃ          ＤＢＩ回路１８の入出力ノード
１８ｄ                  多数決回路
１８ｅ                  反転処理回路
１９，８６              入出力回路
２０                    スイッチ
３０                    制御回路
５１ａ，５１ｂ          クロック端子
５２                    コマンド端子
５３                    アドレス端子
５４                    データ入出力端子
５５                    ＤＢＩ端子
５６                    データストローブ端子
５７                    電源端子
６０                    入力回路
６１                    タイミング発生回路
６２                    ＤＬＬ回路
６３，６５              入力ラッチ回路
６４                    コマンドデコーダ
６６                    ラッチ回路
６９                    モードレジスタ
７０                    Ｙ系制御回路
７１，７３              救済回路
７２                    Ｘ系制御回路
７４                    リフレッシュカウンタ
８０                    ロウデコーダ
８１                    センス回路
８２                    カラムデコーダ
８４                    メインアンプ回路
９０                    内部電圧発生回路
１００ｌｅ，１００ｒｉ，１０１ｌｅ，１０１ｒｉ，１２１，１２２，１２５  インバータ回路
１０２ｌｅ，１０２ｒｉ，１０３ｌｅ，１０３ｒｉ，１１０〜１１３，１３０，１３２，１３４，１３６，１７４，１７５  ＮＡＮＤ回路
１２０，１２３，１２４      トランスファーゲート
１３１，１３３，１３５，１３７，１４１，１４３〜１４５，１４９，１５１〜１６０  ＮＯＲ回路
１３８〜１４０，１４２，１４６〜１４８，１５０，１５７，１６１  インバータ回路
１７０〜１７３，１７６  ＯＲ回路
１８８，１９０〜１９８  インバータ回路
１８０〜１８７          ＸＮＯＲ回路
８００                  データ処理システム
８１０                  システムバス
８２０                  データプロセッサ
８４０                  ストレージデバイス
８５０                  デバイス
ＡＡ                    配線エリア
ＢＬ                    ビット線
ｄｒｗｂｕｓ＿ｉｎ      データバス（第１のデータ線）
ｄｒｗｂｕｓ＿ｏｕｔ    データバス（第２のデータ線）
ＭＣ                    メモリセル
ＭＩＯＴ／Ｂ            メインＩ／Ｏ線
ＲＷＢＵＳ＿ＡＲＡＹ    リードライトバス
ＲＷＢＵＳ＿ＡＲＡＹ＿ｌｅ  左側リードライトバス（第５のデータ線）
ＲＷＢＵＳ＿ＡＲＡＹ＿ｒｉ  右側リードライトバス（第６のデータ線）
ＲＷＢＵＳ＿ＤＢＩ      リードライトバス（第４のデータ線）
ＲＷＢＵＳ＿ＤＱ        リードライトバス（第３のデータ線）
ＳＡ                    センスアンプ
ＷＬ                    ワード線
【図１】
0005972549.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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