(57)【特許請求の範囲】
【請求項１】
第１導電型のＳｉＣからなる半導体層と、
前記半導体層の表面に露出するように形成された第１導電型のソース層と、
前記ソース層に対して前記半導体層の裏面側に前記ソース層に接するように形成された第２導電型のチャネル層と、
前記チャネル層に対して前記半導体層の前記裏面側に前記チャネル層に接するように形成された第１導電型のドリフト層とを含み、
前記半導体層の前記表面に形成され、前記ソース層を選択的に露出させるコンタクトホールを有する層間膜と、
前記層間膜上に形成され、前記コンタクトホールを介して前記ソース層に選択的に接するポリシリコン層であって、前記層間膜の表面と、前記コンタクトホールに露出する前記半導体層の前記表面との高低差に基づいて形成された凹凸形状に比べて滑らかな表面を有するポリシリコン層と、
前記ポリシリコン層上に形成された金属材料からなるソース電極とを含み、
前記ポリシリコン層は、前記ソース層に接する第１導電型部分を選択的に含み、
前記チャネル層は、前記半導体層の前記表面に露出し、当該チャネル層の他の部分よりも高濃度な第２導電型のチャネルコンタクト層を含み、
前記ポリシリコン層は、前記チャネルコンタクト層に接する第２導電型部分をさらに含む、半導体装置。
【請求項２】
前記半導体装置は、
前記半導体層の前記表面から前記ソース層および前記チャネル層を貫通して前記ドリフト層に達するゲートトレンチと、前記ゲートトレンチの側面および底面に形成されたゲート絶縁膜と、前記ゲートトレンチに埋め込まれたゲート電極とを含むトレンチゲート型構造を有する、請求項１に記載の半導体装置。
【請求項３】
前記半導体装置は、
前記半導体層の前記表面に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを含むプレーナゲート型構造を有する、請求項１または２に記載の半導体装置。
【請求項４】
前記半導体装置は、前記半導体層の前記表面から前記ソース層および前記チャネル層を貫通して前記ドリフト層に達するソーストレンチをさらに含み、
前記凹凸形状は、前記ソーストレンチの底面と、前記半導体層の前記表面との高低差に基づいて形成された凹凸を含む、請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
半導体層の表面に所定の不純物層を選択的に形成することによって、半導体素子を形成する工程と、
前記半導体層の前記表面に絶縁膜を形成する工程と、
前記絶縁膜を選択的に除去することによって、前記不純物層を露出させるコンタクトホールを形成する工程と、
前記コンタクトホールを埋め戻し、その堆積面が、前記絶縁膜の表面と、前記コンタクトホールに露出する前記半導体層の前記表面との高低差に基づいて形成された凹凸形状に比べて滑らかになるまでポリシリコンを堆積させることによって、ポリシリコン層を形成する工程と、
前記ポリシリコン層上に金属材料を堆積させることによって、表面電極を形成する工程とを含み、
前記表面電極を形成する工程は、前記ポリシリコン層の前記堆積面の平坦化処理を行わずに、堆積後のままの状態の前記ポリシリコン層に前記金属材料を堆積させる工程を含む、半導体装置の製造方法。
【請求項６】
前記ポリシリコン層を形成する工程は、ＬＰＣＶＤ法でポリシリコンを堆積させる工程を含む、請求項５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製法に関する。
【背景技術】
【０００２】
たとえば、特許文献１は、半導体基板と、半導体基板に形成されたドリフト領域と、ドリフト領域に交互に形成されたｎカラム領域およびｐカラム領域と、ドリフト領域の上端部に形成されたｐウェル領域と、ｐウェル領域に形成された一対のｎ型ソース領域と、一対のｎ型ソース領域を連結するように形成されたｐ＋ボディコンタクト領域と、半導体基板のデバイス面にゲート絶縁膜を介して形成されたゲート電極と、ゲート電極を被覆する層間膜と、層間膜上にバリアメタル層を介して形成されたソースメタル電極層とを含む、半導体装置を開示している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−１４６４２９号公報
【発明の概要】
【課題を解決するための手段】
【０００４】
本発明の第１の局面に係る半導体装置は、半導体素子が配置された最表面に凹凸形状を有する半導体層と、前記凹凸形状上に形成され、前記凹凸形状に比べて滑らかな表面を有し、前記半導体素子の一部と電気的に接続する導電性の凹凸緩和層と、前記凹凸緩和層上に形成された金属材料からなる表面電極とを含む。
この構成によれば、凹凸緩和層が形成されているため、半導体層の最表面（凹凸形状）に金属材料を直接堆積させて表面電極を形成する場合に比べて、表面電極の表面を滑らかもしくは平坦にすることができる。これにより、表面電極にワイヤを接続するときに、表面電極の表面に対するワイヤの引っ掛かりをなくして、ワイヤ接合部を表面電極の表面全体に広げることができる。その結果、表面電極に対するワイヤの接触面積を増やすことができるので、ワイヤの密着性を向上させることができる。その結果、ワイヤの剥がれ頻度を減らすことができるので、半導体装置を組み立てる際の歩留まりを向上させ、コストを低減することができる。また、ワイヤの密着性の向上により、ワイヤ接合部の信頼性を向上させることができる。
【０００５】
前記凹凸形状は、前記半導体層の表面上に形成され、当該表面を選択的に露出させるコンタクトホールを有する絶縁膜の表面と、当該コンタクトホールに露出する前記半導体層の前記表面との高低差に基づいて形成されていてもよい。また、前記凹凸形状は、前記絶縁膜間に前記半導体層の表面から裏面に向かって形成されたトレンチの底面と、前記半導体層の前記表面との高低差に基づいて形成されていてもよい。
前記凹凸緩和層は、ポリシリコン層を含むことが好ましい。
【０００６】
ポリシリコンは埋め込み性に優れる材料なので、凹凸形状の窪みを簡単に埋め戻すことができる。そのため、ポリシリコンの堆積という簡単な方法で、表面電極の表面を滑らかもしくは平坦にすることができる。
前記ポリシリコン層の厚さＴは、前記凹凸形状の窪みの最大幅Ｗの２／３以上であることが好ましい。
【０００７】
この条件を満たす厚さＴまでポリシリコンを堆積させることによって、凹凸形状の窪みを確実に埋め戻すことができる。
前記半導体層が、第１導電型不純物領域が選択的に形成されたＳｉＣ層である場合、前記ポリシリコン層は、前記第１導電型不純物領域に接する第１導電型部分を選択的に含むことが好ましい。
【０００８】
第１導電型のポリシリコンは、第１導電型のＳｉＣに対して低いコンタクト抵抗で接触できる物質である。そのため、ＲＴＡ（Rapid Thermal Anneal）等の処理を行ってＳｉＣ層の表面にシリサイドを形成しなくても、ＳｉＣ層（第１導電型不純物領域）とポリシリコン層（第１導電型部分）との間に簡単にオーミック接合を形成することができる。
前記ＳｉＣ層が、選択的に形成された第２導電型不純物領域をさらに含む場合、前記ポリシリコン層は、前記第２導電型不純物領域に接する第２導電型部分を選択的にさらに含むことが好ましい。
【０００９】
第２導電型のポリシリコンは、第２導電型のＳｉＣに対して低いコンタクト抵抗で接触できる物質である。そのため、ＲＴＡ（Rapid Thermal Anneal）等の処理を行ってＳｉＣ層の表面にシリサイドを形成しなくても、ＳｉＣ層（第２導電型不純物領域）とポリシリコン層（第２導電型部分）との間に簡単にオーミック接合を形成することができる。
本発明の第２の局面に係る半導体装置は、第１導電型のＳｉＣからなる半導体層と、前記半導体層の表面に露出するように形成された第１導電型のソース層と、前記ソース層に対して前記半導体層の裏面側に前記ソース層に接するように形成された第２導電型のチャネル層と、前記チャネル層に対して前記半導体層の前記裏面側に前記チャネル層に接するように形成された第１導電型のドリフト層とを含み、前記半導体層の前記表面に形成され、前記ソース層を選択的に露出させるコンタクトホールを有する層間膜と、前記層間膜上に形成され、前記コンタクトホールを介して前記ソース層に選択的に接するポリシリコン層であって、前記層間膜の表面と、前記コンタクトホールに露出する前記半導体層の前記表面との高低差に基づいて形成された凹凸形状に比べて滑らかな表面を有するポリシリコン層と、前記ポリシリコン層上に形成された金属材料からなるソース電極とを含む。
【００１０】
この構成によれば、金属材料からなるソース電極と半導体層との間にポリシリコン層が形成されているため、半導体層の最表面（凹凸形状）に金属材料を直接堆積させてソース電極を形成する場合に比べて、ソース電極の表面を滑らかもしくは平坦にすることができる。これにより、ソース電極にワイヤを接続するときに、ソース電極の表面に対するワイヤの引っ掛かりをなくして、ワイヤ接合部をソース電極の表面全体に広げることができる。その結果、ソース電極に対するワイヤの接触面積を増やすことができるので、ワイヤの密着性を向上させることができる。その結果、ワイヤの剥がれ頻度を減らすことができるので、半導体装置を組み立てる際の歩留まりを向上させ、コストを低減することができる。また、ワイヤの密着性の向上により、ワイヤ接合部の信頼性を向上させることができる。
【００１１】
また、ポリシリコンは埋め込み性に優れる材料なので、層間膜のコンタクトホールを簡単に埋め戻すことができる。そのため、ポリシリコンの堆積という簡単な方法で、ソース電極の表面を滑らかもしくは平坦にすることができる。
前記ポリシリコン層は、前記ソース層に接する第１導電型部分を選択的に含むことが好ましい。
【００１２】
第１導電型のポリシリコンは、第１導電型のＳｉＣに対して低いコンタクト抵抗で接触できる物質である。そのため、ＲＴＡ（Rapid Thermal Anneal）等の処理を行ってＳｉＣ層の表面にシリサイドを形成しなくても、ソース層とポリシリコン層（第１導電型部分）との間に簡単にオーミック接合を形成することができる。
前記チャネル層は、前記半導体層の前記表面に露出し、当該チャネル層の他の部分よりも高濃度な第２導電型のチャネルコンタクト層を含み、前記ポリシリコン層は、前記チャネルコンタクト層に接する第２導電型部分をさらに含むことが好ましい。
【００１３】
第２導電型のポリシリコンは、第２導電型のＳｉＣに対して低いコンタクト抵抗で接触できる物質である。そのため、ＲＴＡ（Rapid Thermal Anneal）等の処理を行ってＳｉＣ層の表面にシリサイドを形成しなくても、チャネルコンタクト層とポリシリコン層（第２導電型部分）との間に簡単にオーミック接合を形成することができる。
前記半導体装置は、前記半導体層の前記表面から前記ソース層および前記チャネル層を貫通して前記ドリフト層に達するゲートトレンチと、前記ゲートトレンチの側面および底面に形成されたゲート絶縁膜と、前記ゲートトレンチに埋め込まれたゲート電極とを含むトレンチゲート型構造を有していてもよい。また、前記半導体装置は、前記半導体層の前記表面に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを含むプレーナゲート型構造を有していてもよい。
【００１４】
前記半導体装置は、前記半導体層の前記表面から前記ソース層および前記チャネル層を貫通して前記ドリフト層に達するソーストレンチをさらに含み、前記凹凸形状は、前記ソーストレンチの底面と、前記半導体層の前記表面との高低差に基づいて形成された凹凸を含んでいてもよい。この場合でも、ポリシリコンによってソーストレンチを簡単に埋め戻すことができる。
【００１５】
本発明の第１の局面に係る半導体装置の製造方法は、半導体層の表面に所定の不純物層を選択的に形成することによって、半導体素子を形成する工程と、前記半導体層の前記表面に絶縁膜を形成する工程と、前記絶縁膜を選択的に除去することによって、前記不純物層を露出させるコンタクトホールを形成する工程と、前記コンタクトホールを埋め戻し、その堆積面が、前記絶縁膜の表面と、前記コンタクトホールに露出する前記半導体層の前記表面との高低差に基づいて形成された凹凸形状に比べて滑らかになるまでポリシリコンを堆積させることによって、ポリシリコン層を形成する工程と、前記ポリシリコン層上に金属材料を堆積させることによって、表面電極を形成する工程とを含む。
【００１６】
この方法によれば、埋め込み性に優れるポリシリコンを半導体層上に堆積させるので、コンタクトホールを簡単に埋め戻すことができる。これにより、表面電極の表面を簡単に滑らかもしくは平坦にすることができる。
前記表面電極を形成する工程は、前記ポリシリコン層の前記堆積面の平坦化処理を行わずに、堆積後のままの状態の前記ポリシリコン層に前記金属材料を堆積させる工程を含むことが好ましい。
【００１７】
この方法では、平坦化処理を省略することができるので、製造工程を簡略化することができる。しかも、ポリシリコンに対してエッチバック等の平坦化処理を行うと、結晶性によってエッチバック面に凹凸が発生するおそれがあるが、そのような凹凸の発生を防止することもできる。
前記ポリシリコン層を形成する工程は、ＬＰＣＶＤ法でポリシリコンを堆積させる工程を含むことが好ましい。
【００１８】
ＬＰＣＶＤ法でポリシリコンを堆積させることによって、コンタクトホールの底面および側面の全ての面に対して均一に膜を付けることができる。
【図面の簡単な説明】
【００１９】
【図１】図１は、本発明の第１実施形態に係る半導体装置の模式的な断面図である。
【図２】図２は、前記半導体装置を含む半導体パッケージの構成を説明するための図であって、図２（ａ）はパッケージ内部の透視図、図２（ｂ）は図２（ａ）の切断面線IIｂ−IIｂから見た断面図である。
【図３】図３は、前記半導体装置の製造方法を説明するためのフロー図である。
【図４】図４は、本発明の第２実施形態に係る半導体装置の模式的な断面図である。
【図５】図５は、本発明の第３実施形態に係る半導体装置の模式的な断面図である。
【図６】図６は、本発明の第４実施形態に係る半導体装置の模式的な断面図である。
【図７】図７は、本発明の第５実施形態に係る半導体装置の模式的な断面図である。
【図８】図８は、本発明の第６実施形態に係る半導体装置の模式的な断面図である。
【図９】図９は、本発明の第７実施形態に係る半導体装置の模式的な断面図である。
【発明を実施するための形態】
【００２０】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の第１実施形態に係る半導体装置の模式的な断面図である。
半導体装置１は、ＳｉＣ（炭化シリコン）を用いたパワーＭＯＳＦＥＴ(Metal-Oxide-Semiconductor Field Effect Transistor)素子（半導体素子）を含み、半導体層の一例としての、ＳｉＣ基板２、およびＳｉＣ基板２上に形成されたＳｉＣエピタキシャル層３を含む。ＳｉＣ基板２およびＳｉＣエピタキシャル層３の導電型は、いずれも第１導電型としてのｎ型である。具体的には、ＳｉＣ基板２は、ｎ＋型（たとえば、濃度が１×１０１８〜１×１０２１ｃｍ−３）であり、ＳｉＣエピタキシャル層３は、ＳｉＣ基板２よりも低濃度のｎ−型（たとえば、濃度が１×１０１５〜１×１０１７ｃｍ−３）である。ＳｉＣエピタキシャル層３は、電界効果トランジスタのドレイン領域（ドリフト層）として機能する。
【００２１】
ＳｉＣエピタキシャル層３の表面３１側には、チャネル層の一例としての複数のｐ型ウェル４が格子配列されて多数形成されている。また、ＳｉＣ基板２の裏面２２には、たとえば、ニッケル金属膜からなるドレイン電極５が形成されている。
個々のｐ型ウェル４内には、第１導電型不純物領域およびソース層の一例としてのｎ＋型ソース領域６と、このｎ＋型ソース領域６に取り囲まれた、第２導電型不純物領域およびチャネルコンタクト層の一例としてのｐ＋型ウェルコンタクト領域７とが形成されている。ｎ＋型ソース領域６およびｐ＋型ウェルコンタクト領域７は共にＳｉＣエピタキシャル層３の表面３１に露出している。そして、隣接するｐ型ウェル４に跨るようにゲート電極８が形成されており、このゲート電極８とＳｉＣエピタキシャル層３との間にゲート絶縁膜９が介在されている。ゲート電極８は、ｎ＋型ソース領域６とドレイン領域としてのＳｉＣエピタキシャル層３（ｐ型ウェル４の間の領域）との間に跨っていて、ｐ型ウェル４の表面における反転層（チャネル）の形成を制御する。すなわち、この半導体装置１は、いわゆるプレーナゲート型構造のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を有している。
【００２２】
さらに、ゲート電極８を覆うように、たとえば酸化シリコンからなる絶縁膜の一例としての層間膜１０が形成されている。層間膜１０には、ｐ型ウェル４の中央領域にコンタクトホール１１が選択的に形成されている。このコンタクトホール１１は、ｐ＋型ウェルコンタクト領域７およびその周囲のｎ＋型ソース領域６の一部を選択的に露出させることができる領域に形成されている。このように、ＳｉＣエピタキシャル層３の表面３１（平坦面）がコンタクトホール１１を有する層間膜１０で覆われることによって、半導体装置１の最表面には、層間膜１０の表面と、コンタクトホール１１に露出するＳｉＣエピタキシャル層３の表面３１との高低差Ｈ１に基づく凹凸形状が形成されている。なお、「最表面」とは、平坦なＳｉＣエピタキシャル層３の表面３１（半導体部分の表面）とは異なる概念であり、当該表面３１にゲート電極８、層間膜１０等が選択的に形成されることによって突出もしくは盛り上がった部分も含むものである。
【００２３】
そして、コンタクトホール１１に入り込むように、凹凸緩和層の一例としてのポリシリコン層１２が形成されている。ポリシリコン層１２は、コンタクトホール１１を埋め戻し、さらに層間膜１０が隠れる厚さＴ１で形成されている。具体的な厚さＴ１は、コンタクトホール１１の最大幅Ｗ１の２／３以上であることが好ましい。なお、この実施形態では、コンタクトホール１１は深さ方向に一定の径で形成されているので、最大幅Ｗ１を測定する場合、深さ方向どの位置で測定してもよい。この実施形態では、ポリシリコン層１２は一様にｎ＋型であり、コンタクトホール１１内において、ｎ＋型ソース領域６およびｐ＋型ウェルコンタクト領域７に対して一括して接続されている。また、ポリシリコン層１２は、平坦な表面１２１を有している。この表面１２１は、高低差Ｈ１に基づく凹凸形状に比べて滑らかであればよい。たとえば、表面１２１に高低差Ｈ１よりも浅い凹部が選択的に形成されていて、当該凹部によって微細な凹凸形状が形成されていてもよい。
【００２４】
ポリシリコン層１２の表面１２１には、表面電極の一例としてのソース電極１３（たとえばアルミニウム等の金属材料からなるもの）が形成されている。ソース電極１３は、ポリシリコン層１２を介してｎ＋型ソース領域６およびｐ＋型ウェルコンタクト領域７に対して電気的に接続される。したがって、ｎ＋型ソース領域６は、ソース電極１３と同電位となる。また、ｐ型ウェル４は、ｐ＋型ウェルコンタクト領域７を介してソース電極１３に接続されるので、このソース電極１３と同電位となる。
【００２５】
図２は、前記半導体装置を含む半導体パッケージの構成を説明するための図であって、図２（ａ）はパッケージ内部の透視図、図２（ｂ）は図２（ａ）の切断面線IIｂ−IIｂから見た断面図である。なお、図２（ｂ）では、明確化のため、ソース電極１３よりも直下の部分を選択的に拡大して示している。
半導体パッケージ１４は、端子フレーム１５と、半導体装置１と、ショットキーバリアダイオード１６と、樹脂パッケージ１７とを含む。
【００２６】
端子フレーム１５は、金属製の板状に形成されている。端子フレーム１５は、ベース部１８と、当該ベース部１８と一体的に形成されたドレイン端子１９と、当該ベース部１８に対して離間して形成されたソース端子２０およびゲート端子２１とを含む。
ベース部１８には、半導体装置１およびショットキーバリアダイオード１６が互いに間隔を空けて配置されている。半導体装置１は、前記最表面が上方に向く姿勢でベース部１８に設置されている。設置状態において、半導体装置１の最表面には、ソース電極１３と、ゲート電極８に電気的に接続されたゲートパッド２３とが露出している。一方、ショットキーバリアダイオード１６の最表面には、アノード電極２４が露出している。
【００２７】
ドレイン端子１９、ソース端子２０およびゲート端子２１は、それぞれ一端および他端を有する平面視直線状に形成され、ゲート端子２１、ドレイン端子１９およびソース端子２０の順に互いに平行に並べて配置されている。ドレイン端子１９は、ゲート端子２１とソース端子２０との間に配置されている。
そして、半導体装置１のドレイン電極５およびショットキーバリアダイオード１６のカソード電極（図示せず）は、ベース部１８に接してドレイン端子１９に電気的に接続されている。半導体装置１のソース電極１３およびショットキーバリアダイオード１６のアノード電極２４は、共通のワイヤ２５を用いて、ソース端子２０に電気的に接続されている。また、半導体装置１のゲートパッド２３は、ワイヤ２６を用いて、ゲート端子２１に電気的に接続されている。
【００２８】
樹脂パッケージ１７は、たとえば、エポキシ樹脂など公知のモールド樹脂からなり、半導体装置１およびショットキーバリアダイオード１６とともに、ベース部１８およびワイヤ２５，２６を封止している。３本の端子（ドレイン端子１９、ソース端子２０およびゲート端子２１）は、樹脂パッケージ１７から選択的に露出している。
図３は、前記半導体装置の製造方法を説明するためのフロー図である。
【００２９】
たとえば、ＣＶＤ(Chemical Vapor Deposition：化学気相成長)法、ＬＰＥ（Liquid Phase Epitaxy：液相エピタキシ）法、ＭＢＥ（Molecular Beam Epitaxy：分子線エピタキシ）法などのエピタキシャル成長法により、ＳｉＣ基板２上に、不純物をドーピングしながらＳｉＣ結晶を成長させる（ステップＳ１）。これにより、ＳｉＣ基板２上に、ＳｉＣエピタキシャル層３が形成される。次に、ＳｉＣエピタキシャル層３の表面３１に選択的に不純物を注入し、アニール処理する（ステップＳ２）。これにより、ｐ型ウェル４、ｎ＋型ソース領域６およびｐ＋型ウェルコンタクト領域７が形成される。次に、ＳｉＣエピタキシャル層３の表面３１を熱酸化させることによって、ゲート絶縁膜９を形成し、当該ゲート絶縁膜９上に、所定パターンのゲート電極８を形成する（ステップＳ３）。次に、ＣＶＤ法により、ＳｉＣエピタキシャル層３上に、層間膜１０を形成する（ステップＳ４）。
【００３０】
次の工程は、コンタクトホール１１の形成である（ステップＳ５）。具体的には、公知のパターニング技術によって、層間膜１０およびゲート絶縁膜９を連続して選択的に除去する。これにより、層間膜１０およびゲート絶縁膜９を貫通するコンタクトホール１１が形成され、同時に、ＳｉＣエピタキシャル層３の最表面には、層間膜１０の表面と、コンタクトホール１１に露出するＳｉＣエピタキシャル層３の表面３１との高低差Ｈ１に基づく凹凸形状が形成される。
【００３１】
次に、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法によって、コンタクトホール１１を埋め戻し、その堆積面（表面１２１）が高低差Ｈ１に基づく凹凸形状に比べて滑らかになるまで、不純物を導入しないでポリシリコンを堆積させる（ステップＳ６）。ＬＰＣＶＤ法でポリシリコンを堆積させることによって、コンタクトホール１１の底面および側面の全ての面に対して均一に膜を付けることができる。
【００３２】
具体的には、コンタクトホール１１の最大幅Ｗ１の２／３以上の高さまでポリシリコンを堆積させる。この条件を満たす高さ（厚さＴ１）までポリシリコンを堆積させることによって、コンタクトホール１１を確実に埋め戻すことができる。
その後、堆積したポリシリコンの全体に、マスクを介さずにｎ型不純物を注入する。これにより、ｎ＋型のポリシリコン層１２が形成される。
【００３３】
次に、ポリシリコン層１２の堆積面（表面１２１）に対してエッチバック等の平坦化処理を行わずに、スパッタ法、蒸着法によって、堆積後のままの状態のポリシリコン層１２の表面１２１に、アルミニウム等の金属材料を堆積させる（ステップＳ７）。これにより、ソース電極１３が形成される。この後、ドレイン電極５等を形成することによって、図１に示す半導体装置１が得られる。
【００３４】
以上の方法によれば、ＳｉＣエピタキシャル層３の最表面に、高低差Ｈ１に基づく凹凸形状が形成されていても、ソース電極１３の形成前に埋め込み性に優れるポリシリコンを堆積させることによって（ステップＳ６）、コンタクトホール１１を簡単に埋め戻すことができる。これにより、ＳｉＣエピタキシャル層３の最表面（凹凸形状）を平坦もしくは滑らかにすることができる。そのため、ＳｉＣエピタキシャル層３の最表面に金属材料を直接堆積させてソース電極１３を形成する場合に比べて、ソース電極１３の表面を簡単に滑らかもしくは平坦にすることができる。
【００３５】
これにより、図２（ａ）（ｂ）に示すように、ソース電極１３にワイヤ２５を接続するときに、ソース電極１３の表面に対するワイヤ２５の引っ掛かりをなくして、ワイヤ接合部２７をソース電極１３の表面全体に広げることができる。その結果、ソース電極１３に対するワイヤ２５の接触面積を増やすことができるので、ワイヤ２５の密着性を向上させることができる。そのため、ワイヤ２５の剥がれ頻度を減らすことができるので、半導体装置１を組み立てる際の歩留まりを向上させ、コストを低減することができる。また、ワイヤ２５の密着性の向上により、ワイヤ接合部２７の信頼性を向上させることができる。
【００３６】
また、ｎ型のポリシリコンは、ｎ型のＳｉＣに対して低いコンタクト抵抗で接触できる物質である。そのため、ＲＴＡ（Rapid Thermal Anneal）等の処理を行ってＳｉＣエピタキシャル層３（ｎ＋型ソース領域６）の表面にシリサイドを形成しなくても、ｎ＋型ソース領域６とポリシリコン層１２との間に簡単にオーミック接合を形成することができる。
また、この実施形態の方法では、ポリシリコンの堆積後、平坦化処理を省略することができるので、製造工程を簡略化することができる。しかも、ポリシリコンに対してエッチバック等の平坦化処理を行うと、結晶性によってエッチバック面に凹凸が発生するおそれがあるが、そのような凹凸の発生を防止することもできる。なお、ＣＭＰによる平坦化処理は、ポリシリコン層１２に凹凸を発生させるおそれが低いので、適切な程度で行ってもよい。
【００３７】
図４は、本発明の第２実施形態に係る半導体装置の模式的な断面図である。
半導体装置５１は、ＳｉＣを用いたパワーＭＯＳＦＥＴ素子（半導体素子）を含み、半導体層の一例としての、ＳｉＣ基板５２、およびＳｉＣ基板５２上に形成されたＳｉＣエピタキシャル層５３を含む。ＳｉＣ基板５２およびＳｉＣエピタキシャル層５３の導電型は、いずれも第１導電型としてのｎ型である。具体的には、ＳｉＣ基板５２は、ｎ＋型（たとえば、濃度が１×１０１８〜１×１０２１ｃｍ−３）であり、ＳｉＣエピタキシャル層５３は、ＳｉＣ基板５２よりも低濃度のｎ−型（たとえば、濃度が１×１０１５〜１×１０１７ｃｍ−３）である。ＳｉＣエピタキシャル層５３は、電界効果トランジスタのドレイン領域（ドリフト層）として機能する。
【００３８】
ＳｉＣエピタキシャル層５３の表面５３１側には、ｐ型チャネル層５４が形成されている。また、ＳｉＣ基板５２の裏面５２２には、たとえば、ニッケル金属膜からなるドレイン電極５５が形成されている。
ｐ型チャネル層５４内には、第１導電型領域の一例としてのｎ＋型ソース層５６と、このｎ＋型ソース層５６に取り囲まれた、第２導電型不純物領域の一例としてのｐ＋型チャネルコンタクト層５７とが形成されている。ｎ＋型ソース層５６およびｐ＋型チャネルコンタクト層５７は共にＳｉＣエピタキシャル層５３の表面５３１に露出している。
【００３９】
また、ＳｉＣエピタキシャル層５３の表面５３１側には、ｎ＋型ソース層５６およびｐ型チャネル層５４を貫通してドレイン領域としてのＳｉＣエピタキシャル層３に達するゲートトレンチ６４が形成されている。ゲートトレンチ６４の形状は、格子状、ストライプ状、ハニカム状等であってよい。このゲートトレンチ６４によって、ｐ型チャネル層５４は、たとえば格子配列する多数のセルに区画されている。
【００４０】
そして、ゲートトレンチ６４にゲート電極５８が埋め込まれており、このゲート電極５８とＳｉＣエピタキシャル層５３との間にゲート絶縁膜５９が介在されている。ゲート電極５８は、ｎ＋型ソース層５６とドレイン領域としてのＳｉＣエピタキシャル層３との間に跨っていて、ｐ型チャネル層５４の表面（ゲートトレンチ６４の側面）における反転層（チャネル）の形成を制御する。すなわち、この半導体装置５１は、いわゆるトレンチゲート型構造のＭＩＳＦＥＴを有している。
【００４１】
さらに、ＳｉＣエピタキシャル層５３の表面５３１には、たとえば酸化シリコンからなる絶縁膜の一例としての層間膜６０が形成されている。層間膜６０には、ｐ型チャネル層５４の中央領域にコンタクトホール６１が選択的に形成されている。このコンタクトホール６１は、ｐ＋型チャネルコンタクト層５７およびその周囲のｎ＋型ソース層５６の一部を選択的に露出させることができる領域に形成されている。このように、ＳｉＣエピタキシャル層５３の表面５３１（平坦面）がコンタクトホール６１を有する層間膜６０で覆われることによって、半導体装置５１の最表面には、層間膜６０の表面と、コンタクトホール６１に露出するＳｉＣエピタキシャル層５３の表面５３１との高低差Ｈ２に基づく凹凸形状が形成されている。なお、「最表面」とは、平坦なＳｉＣエピタキシャル層５３の表面５３１（半導体部分の表面）とは異なる概念であり、当該表面５３１に層間膜６０等が選択的に形成されることによって突出もしくは盛り上がった部分も含むものである。
【００４２】
そして、コンタクトホール６１に入り込むように、凹凸緩和層の一例としてのポリシリコン層６２が形成されている。ポリシリコン層６２は、コンタクトホール６１を埋め戻し、さらに層間膜６０が隠れる厚さＴ２で形成されている。具体的な厚さＴ２は、コンタクトホール６１の最大幅Ｗ２の２／３以上であることが好ましい。なお、この実施形態では、コンタクトホール６１は深さ方向に一定の径で形成されているので、最大幅Ｗ２を測定する場合、深さ方向どの位置で測定してもよい。この実施形態では、ポリシリコン層６２は一様にｎ＋型であり、コンタクトホール６１内において、ｎ＋型ソース層５６およびｐ＋型チャネルコンタクト層５７に対して一括して接続されている。また、ポリシリコン層６２は、平坦な表面６２１を有している。この表面６２１は、高低差Ｈ２に基づく凹凸形状に比べて滑らかであればよい。たとえば、表面６２１に高低差Ｈ２よりも浅い凹部が選択的に形成されていて、当該凹部によって微細な凹凸形状が形成されていてもよい。
【００４３】
ポリシリコン層６２の表面６２１には、表面電極の一例としてのソース電極６３（たとえばアルミニウム等の金属材料からなるもの）が形成されている。ソース電極６３は、ポリシリコン層６２を介してｎ＋型ソース層５６およびｐ＋型チャネルコンタクト層５７に対して電気的に接続される。したがって、ｎ＋型ソース層５６は、ソース電極６３と同電位となる。また、ｐ型チャネル層５４は、ｐ＋型チャネルコンタクト層５７を介してソース電極６３に接続されるので、このソース電極６３と同電位となる。
【００４４】
以上、この半導体装置５１によっても、前述の半導体装置１と同様の作用効果を達成することができる。
図５は、本発明の第３実施形態に係る半導体装置の模式的な断面図である。図５において、前述の図４に示された各部と対応する部分には同一の参照符号を付して示す。
この半導体装置７１では、ゲートトレンチ６４で区画された各ｐ型チャネル層５４の中央部に、ｎ＋型ソース層５６およびｐ型チャネル層５４を貫通してドリフト層に達するソーストレンチ７２が形成されている。これにより、半導体装置７１の最表面には、高低差Ｈ２に基づく凹凸形状に加えて、ＳｉＣエピタキシャル層５３の表面５３１と、ソーストレンチ７２の底面との高低差Ｈ３に基づく凹凸形状がさらに形成されている。また、ｎ＋型ソース層５６およびｐ型チャネル層５４は、ソーストレンチ７２の側面に露出している。
【００４５】
さらに半導体装置７１では、ｐ型チャネル層５４の下方でソーストレンチ７２に露出するドレイン領域としてのＳｉＣエピタキシャル層５３が隠れるように、ソーストレンチ７２の底面および側面に底部ｐ型層７３が形成されている。底部ｐ型層７３は、ソーストレンチ７２の側面においてｐ型チャネル層５４に連続している。そして、この底部ｐ型層７３内に、ソーストレンチ７２の底面に露出するｐ＋型チャネルコンタクト層５７が形成されている。この実施形態では、ｐ＋型チャネルコンタクト層５７は、ソーストレンチ７２の底面の中央部に形成されており、このｐ＋型チャネルコンタクト層５７を取り囲むように底部ｐ型層７３が形成されている。
【００４６】
そして、ソーストレンチ７２およびコンタクトホール６１に入り込むように、ポリシリコン層６２が形成されている。ポリシリコン層６２は、ソーストレンチ７２およびコンタクトホール６１を埋め戻し、さらに層間膜６０が隠れる厚さＴ３で形成されている。具体的な厚さＴ３は、凹凸形状の最大幅の２／３以上であることが好ましい。この実施形態では、コンタクトホール６１の幅Ｗ２＞ソーストレンチ７２の幅Ｗ３なので、幅Ｗ２の２／３以上であることが好ましい。また、ポリシリコン層６２は、ＳｉＣエピタキシャル層５３の表面５３１およびソーストレンチ７２の側面でｎ＋型ソース層５６に接続され、ソーストレンチ７２の底面でｐ＋型チャネルコンタクト層５７に接続されている。
【００４７】
以上、この半導体装置７１によっても、前述の半導体装置１と同様の作用効果を達成することができる。
図６〜図９は、本発明の第４〜第７実施形態に係る半導体装置の模式的な断面図である。図６および図７において、前述の図１に示された各部と対応する部分には同一の参照符号を付して示す。また、図８および図９において、前述の図５に示された各部と対応する部分には同一の参照符号を付して示す。
【００４８】
前述の実施形態では、ポリシリコン層１２，６２は、一様にｎ＋型であったが、図６〜図９に示すように、第１導電型部分の一例としてのｎ＋型部分と、第２導電型部分の一例としてのｐ＋型部分とを選択的に有していてもよい。
たとえば、プレーナゲート型構造のＭＩＳＦＥＴを有する図６および図７の半導体装置８１，９１では、ポリシリコン層１２は、ｐ＋型ウェルコンタクト領域７の内方領域にｐ＋型部分８３，９３を有し、残りの主体部がｎ＋型部分８２，９２であってもよい。ｎ型のポリシリコンはｎ型のＳｉＣに対して低いコンタクト抵抗で接触でき、ｐ型のポリシリコンはｐ型のＳｉＣに対して低いコンタクト抵抗で接触できる物質である。そのため、ＲＴＡ（Rapid Thermal Anneal）等の処理を行ってＳｉＣエピタキシャル層３（ｎ＋型ソース領域６およびｐ＋型ウェルコンタクト領域７）の表面にシリサイドを形成しなくても、ｎ＋型ソース領域６およびｐ＋型ウェルコンタクト領域７の両方に対して、ポリシリコン層１２を簡単にオーミック接触させることができる。
【００４９】
図６および図７の例では、ｎ＋型ソース領域６がｐ＋型ウェルコンタクト領域７を取り囲むように接している。ｐ＋型部分８３，９３を、ｐ＋型ウェルコンタクト領域７からはみ出さないようにその内方領域に形成することによって、ｐ＋型部分８３，９３とｎ＋型ソース領域６との接触を防止して、これらの間のｐｎ接合の形成を防止することができる。
【００５０】
また、ｐ＋型部分は、図６のｐ＋型部分８３のように、ｐ＋型ウェルコンタクト領域７との接触面からポリシリコン層１２の表面１２１まで、ポリシリコン層１２を厚さ方向に貫通するように形成されていてもよいし、図７のｐ＋型部分９３のように、ｐ＋型ウェルコンタクト領域７との接触面からポリシリコン層１２の厚さ方向途中まで形成されていてもよい。これらｎ＋型部分８２，９２とｐ＋型部分８３，９３との区画は、たとえば、ポリシリコンの堆積後（ステップＳ６）、選択的に不純物を注入することによって行うことができる。
【００５１】
一方、トレンチゲート型構造（ソーストレンチあり）のＭＩＳＦＥＴを有する図８および図９の半導体装置１０１，２０１では、ポリシリコン層６２は、ソーストレンチ７２の側面に対して間隔が空くようにｐ＋型チャネルコンタクト層５７に接するｐ＋型部分１０３，２０３を有し、残りの主体部がｎ＋型部分１０２，２０２であってもよい。このｐ＋型部分１０３，２０３は、図８および図９に示すように、ｐ＋型チャネルコンタクト層５７全体を覆い、ｐ＋型チャネルコンタクト層５７を取り囲む底部ｐ型層７３に接していてもよいし、ｐ＋型チャネルコンタクト層５７の内方領域のみに形成されていてもよい。このｐ＋型部分１０３，２０３およびｎ＋型部分１０２，２０２による作用効果は、図６および図７の例と同様である。
【００５２】
図８および図９の例では、ｐ＋型チャネルコンタクト層５７がソーストレンチ７２の底面に形成されていて、ｎ＋型ソース層５６との間に間隔が設けられている。さらにソーストレンチ７２の底面全体に底部ｐ型層７３が形成されている。したがって、ｐ＋型部分１０３，２０３がｐ＋型チャネルコンタクト層５７からはみ出ても、ソーストレンチ７２の側面（ｎ＋型ソース層５６）と接しない限りは、同じｐ型の底部ｐ型層７３に接するだけなので特に問題がない。そのため、ｐ＋型部分１０３，２０３がＳｉＣエピタキシャル層５３の表面５３１に沿って横方向に多少ずれてもよいので、ｐ＋型部分１０３，２０３を形成する際の位置合わせマージンを広く確保することができる。
【００５３】
また、ｐ＋型部分は、図８のｐ＋型部分１０３のように、ｐ＋型チャネルコンタクト層５７との接触面からポリシリコン層６２の表面６２１まで、ポリシリコン層６２を厚さ方向に貫通するように形成されていてもよいし、図９のｐ＋型部分２０３のように、ｐ＋型チャネルコンタクト層５７との接触面からポリシリコン層６２の厚さ方向途中まで形成されていてもよい。これらｎ＋型部分１０２，２０２とｐ＋型部分１０３，２０３との区画は、たとえば、ポリシリコンの堆積後（ステップＳ６）、選択的に不純物を注入することによって行うことができる。
【００５４】
以上、本発明の実施形態について説明したが、本発明は、さらに他の形態で実施することも可能である。
たとえば、前述の半導体装置１，５１，７１，８１，９１，１０１，２０１の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
【００５５】
また、ＳｉＣエピタキシャル層３，５３の最表面の凹凸形状を緩和する凹凸緩和層は、ポリシリコンからなる層に限らず、たとえば、タングステン（Ｗ）等であってもよい。
また、層間膜１０，６０のコンタクトホール１１，６１は、ＳｉＣエピタキシャル層３，５３の表面３１，５３１に対して垂直に開口する必要はなく、たとえば、層間膜１０，６０の表面に向かって広がるテーパ状、もしくは狭まるテーパ状に開口してもよい。
【００５６】
また、半導体装置１，５１，７１，８１，９１，１０１，２０１に採用される半導体は、ＳｉＣに限らず、たとえば、Ｓｉ、ＧａＮ、ダイヤモンド等であってもよい。
また、前述の実施形態では、本発明をパワーＭＯＳＦＥＴに適用した例について説明したが、本発明は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、ＪＦＥＴ(Junction Field Effect Transistor)、その他の構造の半導体デバイスにも同様に適用することができる。
【００５７】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【符号の説明】
【００５８】
１  半導体装置
２  ＳｉＣ基板
３  ＳｉＣエピタキシャル層
３１  表面
４  ｐ型ウェル
６  ｎ＋型ソース領域
７  ｐ＋型ウェルコンタクト領域
８  ゲート電極
９  ゲート絶縁膜
１０  層間膜
１１  コンタクトホール
１２  ポリシリコン層
１２１  表面
１３  ソース電極
５１  半導体装置
５２  ＳｉＣ基板
５３  ＳｉＣエピタキシャル層
５３１  表面
５４  ｐ型チャネル層
５６  ｎ＋型ソース層
５７  ｐ＋型チャネルコンタクト層
５８  ゲート電極
５９  ゲート絶縁膜
６０  層間膜
６１  コンタクトホール
６２  ポリシリコン層
６２１  表面
６３  ソース電極
７１  半導体装置
７２  ソーストレンチ
８１  半導体装置
８２  ｎ＋型部分
８３  ｐ＋型部分
９１  半導体装置
９２  ｎ＋型部分
９３  ｐ＋型部分
１０１  半導体装置
１０２  ｎ＋型部分
１０３  ｐ＋型部分
２０１  半導体装置
２０２  ｎ＋型部分
２０３  ｐ＋型部分
【図１】
0005995518.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
0005995518.tif 000007
【図７】
0005995518.tif 000008
【図８】
0005995518.tif 000009
【図９】
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