(57)【特許請求の範囲】
【請求項１】
Ｐ型の半導体基板を有する半導体集積回路と、
前記半導体集積回路を搭載する金属のダイパッドと、
前記半導体集積回路と前記ダイパッドとを接着する１×１０12Ω・ｃｍ以上の体積抵抗率を有する絶縁性ペーストと、
からなり、
前記ダイパッドが、半導体集積回路動作上の最低電位となる端子以外の端子となっていることを特徴とする半導体集積回路装置。
【請求項２】
前記半導体集積回路動作上の最低電位となる端子以外の端子が、半導体集積回路動作上の最高電位となる端子であることを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
Ｎ型の半導体基板を有する半導体集積回路と、
前記半導体集積回路を搭載する金属のダイパッドと、
前記半導体集積回路と前記ダイパッドとを接着する１×１０12Ω・ｃｍ以上の体積抵抗率を有する絶縁性ペーストと、
からなり、
前記ダイパッドが、半導体集積回路動作上の最高電位となる端子以外の端子となっていることを特徴とする半導体集積回路装置。
【請求項４】
前記半導体集積回路動作上の最高電位となる端子以外の端子が、半導体集積回路動作上の最低電位となる端子であることを特徴とする請求項３記載の半導体集積回路装置。
【請求項５】
前記半導体集積回路の消費電流が１００μＡ以下であることを特徴とする請求項１乃至４のいずれか１項に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の実装形態に関する。
【背景技術】
【０００２】
半導体集積回路を作製するにあたり用いられる半導体基板には用途に応じて様々なものがあるが、多くはリンをはじめとするＮ型不純物を含むＮ型半導体基板もしくはボロンなどのＰ型不純物を含むＰ型半導体基板である。
【０００３】
ＣＭＯＳ回路を含む半導体集積回路を作製する場合、Ｎ型半導体基板を使用するときには、図４（１）のような構成とする。すなわちＮ型半導体基板２にＰ型ウェル領域６を設け、このＰ型領域内にＮチャネル型ＭＯＳトランジスタ（以下ＮＭＯＳと称す）１０２、それ以外のＮ型半導体基板上にＰチャネル型ＭＯＳトランジスタ（以下ＰＭＯＳと称す）１０１を集積しこれらを金属配線で結線して回路を構成する。この時このＰ型ウェル領域及びＮ型半導体基板を確実に分離・絶縁するために、Ｐ型ウェル領域を半導体集積回路内の最低電位（以下ＶＳＳ電位と称す）とし、Ｎ型半導体基板を半導体集積回路内の最高電位（以下ＶＤＤ電位と称す）となるよう電位固定し、Ｎ型半導体基板とＰ型ウェル領域において順方向電流が流れる事を防いでいる。
【０００４】
具体的には、Ｎ型半導体基板上に電位導通させるためのＮ型高濃度拡散領域１３を設け、ＰＭＯＳのソース端子をはじめ、回路内でＶＤＤ電位となる全ての端子と接続し、またＰ型ウェル領域にＰ型高濃度拡散領域１２を設け、ＮＭＯＳのソース端子をはじめ、回路内でＶＳＳ電位となる全ての端子と接続する。
【０００５】
一方Ｐ型半導体基板上に半導体素子を集積した場合は図４（２）のように、Ｐ型半導体基板１と電位導通させるためのＰ型高濃度拡散領域１２を設け、ＮＭＯＳのソース端子をはじめ、回路内でＶＳＳ電位となる全ての端子と接続し、Ｎ型ウェル領域７にＮ型高濃度拡散領域１３を設け、ＰＭＯＳのソース端子をはじめ、回路内でＶＤＤ電位となる全ての端子と接続する。
【０００６】
上記のように構成した場合、Ｎ型半導体基板を用いた半導体集積回路は半導体基板表面の素子形成領域を除いた半導体基板内部・底面・側面のＮ型領域全体がＶＤＤ電位となり、Ｐ型半導体基板を用いた半導体集積回路は半導体基板表面の素子形成領域を除いた半導体基板内部・底面・側面のＰ型領域全体がＶＳＳ電位となる。そのためダイシング工程等を経てチップ個片化した場合、半導体基板表面以外の部分でＶＤＤ電位もしくはＶＳＳ電位となるような半導体基板が露出することになる。
【０００７】
このＮ型半導体基板／Ｐ型半導体基板は様々な理由で使い分けられ、例えば搭載するトランジスタなどの素子の性能や回路的な要請、さらには半導体集積回路装置を搭載するモジュール基板、モジュール回路の構成上の都合などに依存する。
【０００８】
一つの例として、回路動作の制約上、半導体集積回路内の特定のＭＯＳのバックバイアスをコントロールする場合が想定される。例えばＮＭＯＳのバックバイアスを回路的にコントロールする場合、図４（１）において特定のＮＭＯＳ１０２のＰ型ウェル領域６内のＰ型高濃度拡散領域１２とＮＭＯＳのソースの結線を外し、Ｐ型高濃度拡散領域に通じる配線をバックバイアスコントロール用の回路に接続することで実現できる。このようにＮ型半導体基板の場合は、ＮＭＯＳを搭載するＰ型ウェル領域を独立に分割形成する事が可能であるため、特定のＰ型ウェル領域の電位を変化させＮＭＯＳのバックバイアスをコントロールする事が可能となる。
【０００９】
ところが、図４（２）のようにＰ型半導体基板を使用する場合、ＮＭＯＳを搭載するＰ型領域が全てつながっており同一電位となるため、特定のＮＭＯＳのバックバイアスをコントロールすることが不可能である。このような回路的な要請があれば、Ｎ型半導体基板を選ぶことになる。
【００１０】
図２はこのようなＮ型半導体基板を使用した半導体集積回路を、ダイシング工程等を経て個片化し、パッケージに実装した様子を表している。図２（１）では個片化した半導体集積回路チップを、成形された金属製のリードフレーム内のダイパッド９に接着用ペースト８で接着し、しかるのちに形成するボンディングワイヤ１０を通じて半導体集積回路上に形成している金属のパッドとダイパッドを電気的に接続させている。図２（２）に例示してあるように、半導体集積回路チップは通常複数の電気的接続用パッドを有しており、リードフレーム側もそれぞれそのパッドに対応したリード（端子）を用意しそれぞれボンディングワイヤで接続する。
【００１１】
このとき通常接着用ペーストには半導体集積回路チップ下のダイパッドと、むきだしになっている半導体基板との電気的な接続を得るために銀ペーストを用いている。この例では半導体集積回路チップはＮ型半導体基板を用いているのでＮ型半導体基板と銀ペーストを介して接着するダイパッドはそのままＶＤＤ端子とし、図２（２）のように半導体集積回路チップ表面に形成するＶＤＤパッド１０３とボンディングワイヤを通じて接続する構成をとる。
【００１２】
半導体集積回路チップをダイパッドに接着しボンディングワイヤで導通させる方法は、例えば特許文献１に開示されている。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開平５−１６０３３３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかしながら、半導体基板の極性を変えた場合、従来の実装方法には以下のような課題があった。
半導体集積回路装置のラインナップバラエティを増やしていく際、既存半導体集積回路装置が実装されているモジュールを変更せずに半導体集積回路装置のみ新しい性能のものに付け替えるという制約がある場合、既存モジュールの端子と半導体集積回路装置のダイパッドにつながる端子の属性を一致（ピンコンパチブル化）させる必要が生じる。その場合、最もピンコンパチブル化を阻害する要因が半導体基板の極性の違いである。
【００１５】
例えばＮ型半導体基板を用いた例である図２で用いているダイパッドにはＰ型半導体基板を用いて作製した同様の機能をもつ半導体集積回路チップを搭載する事はできない。なぜなら図３に示すようにＰ型半導体基板の電位はＶＳＳ電位に設定するので、銀ペーストを通じて接続するダイパッドもそのままＶＳＳ端子となり、図２（２）におけるＶＤＤ端子は図３（２）の例ではＶＳＳ端子に変えざるを得ない。そのため同一のダイパッドを使用するためにはＮ型半導体基板を予定した回路設計を行う必要があるが、回路的な要請によりそれが不可能な場合があり、設計柔軟性を著しく阻害する。
【００１６】
最も確実な方法は、半導体集積回路装置に設計変更を加えず、既存モジュールのピン配置構成に合わせた新たなダイパッドを、搭載するモジュール基板毎に設計・製造する方法が挙げられるが、これは新規ダイパッド作製のためのコストと立ち上げ・確認期間が必要なことや量産効果面でもコスト増につながるというデメリットがある。
そのため、既存モジュール基板のピン属性に関わらず半導体集積回路チップを設計でき、しかも容易に実装工程でピンコンパチブル化を実現できる方法が望まれていた。
【課題を解決するための手段】
【００１７】
上記課題を解決するために本発明では以下の手段を用いた。
まず、Ｐ型の半導体基板を有する半導体集積回路と、前記半導体集積回路を搭載する金属のダイパッドと、前記半導体集積回路と前記ダイパッドとを接着する１×１０12Ω・ｃｍ以上の体積抵抗率を有する絶縁性ペーストと、からなり、前記ダイパッドが、半導体集積回路動作上の最低電位となる端子以外の端子となっていることを特徴とする半導体集積回路装置とした。
【００１８】
さらに、前記半導体集積回路動作上の最低電位となる端子以外の端子が、半導体集積回路動作上の最高電位となる端子であることを特徴とする半導体集積回路装置とした。
【００１９】
また、Ｎ型の半導体基板を有する半導体集積回路と、前記半導体集積回路を搭載する金属のダイパッドと、前記半導体集積回路と前記ダイパッドとを接着する１×１０12Ω・ｃｍ以上の体積抵抗率を有する絶縁性ペーストと、からなり、前記ダイパッドが、半導体集積回路動作上の最高電位となる端子以外の端子となっていることを特徴とする半導体集積回路装置とした。
【００２０】
さらに、前記半導体集積回路動作上の最高電位となる端子以外の端子が、半導体集積回路動作上の最低電位となる端子であることを特徴とする半導体集積回路装置とした。
【発明の効果】
【００２１】
本発明によれば、半導体基板のＰ，Ｎ極性に関わらず同一ダイパッドを採用できる半導体集積回路装置の実装方法を提供することができる。
【図面の簡単な説明】
【００２２】
【図１】（１）本発明の第１の実施例の半導体集積回路装置を含む模式断面図である。（２）本発明の第１の実施例の半導体集積回路装置を含む平面図である。
【図２】（１）従来の半導体集積回路装置を含む模式断面図である。（２）従来の半導体集積回路装置の平面図である。
【図３】（１）従来の別の半導体集積回路装置を含む模式断面図である。（２）従来の別の半導体集積回路装置の平面図である。
【図４】（１）Ｐ半導体基板上に構成されたＣＭＯＳ回路を含む模式断面図である。（２）Ｎ半導体基板上に構成されたＣＭＯＳ回路を含む模式断面図である。
【発明を実施するための形態】
【００２３】
以下に本発明の実施の形態を図面に基づいて説明する。図１（１）、（２）は、本発明の実装方法を採用した半導体集積回路装置の断面図及び平面図である。
図１においては、Ｐ型半導体基板１を用いた半導体集積回路チップを、接着用ペースト８を介してダイパッド９に接着している。ここで接着用ペーストは１×１０12Ω・ｃｍ以上の抵抗率を有する絶縁ペーストを用いている。そのためＰ半導体基板とその下のダイパッドは電気的な絶縁がなされ、それぞれの電位が異なっても電流が流れる事はない。
【００２４】
またこのＰ型半導体基板を接着したダイパッド９にはボンディングワイヤ１０を介して半導体集積回路の最大電位であるＶＤＤ端子１０３と導通する構成をとっている。このＶＤＤ端子は、図示はしないが、金属配線とＮ型高濃度拡散領域を介してＮ型ウェル領域７（図４（２））に接続している。一方、ＶＳＳ端子１０４は別の端子にボンディングワイヤを介して導通する構成をとっており、回路上の最低電位となるＰ型ウェル領域６や最低電位となる他の素子端子と接続している。
【００２５】
この半導体集積回路チップ及びボンディングワイヤはモールド樹脂１１に囲まれ、外界の環境から守られている。一方、複数のリードの一端は図１（２）のようにモールド樹脂から外に露出され、他の回路基板と接続できるようにしている。
【００２６】
この端子構成は図２におけるＮ型半導体基板を使用した半導体集積回路装置と同様の端子配置になっており、ピンコンパチブル化が確保されている事が分る。その理由は上述の通り、Ｐ型半導体基板を使っているにも関らず、絶縁性ペーストでダイパッドに接着しているためこのダイパッドの電位を上の半導体集積回路チップの基板によらず自由に設定できるからであり、従来例ではＶＳＳ端子となるはずのものをＶＤＤ端子とすることが可能となっている。
【００２７】
図１、図２の例ではＶＤＤ端子、ＶＳＳ端子の取り扱いの自由度について述べたが、本発明では半導体集積回路チップを載せるダイパッドの電位を独立に設定できる事から、ＶＤＤ端子、ＶＳＳ端子以外の端子、例えば出力電圧端子、ＯＮ／ＯＦＦスイッチ端子などあらゆる端子に対応可能であることはいうまでもなく、幅の広いピンコンパチビリティが実現できていることがわかる。
【００２８】
また、これまで図１に基づき、Ｐ型半導体基板に搭載した半導体集積回路を例に説明したが、この技術はＮ型半導体基板にも同様に適用することはいうまでもない。すなわち、絶縁ペーストを介して半導体集積回路を搭載したＮ型半導体基板をダイパッドに接着した場合、このＮ型半導体基板下ダイパッドの電位は従来必ずＶＤＤとなるはずだったものを任意の端子に設定することが出来る。そのため、既存のＰ型半導体基板を使用している半導体集積回路装置に対しＮ型半導体基板を使用した半導体集積回路装置で容易にピンコンパチブル化が達成できる。
【００２９】
さらにＮ型半導体基板を使用した半導体集積回路装置におけるメリットは、Ｎ型半導体基板を接着するダイパッドの電位を低電位にすることで、金属マイグレーション現象を考慮する必要がない、ということが挙げられる。
【００３０】
ところで、本発明で必須となる絶縁性ペーストは一般に熱伝導率が金属ペーストに比べて低いため、半導体集積回路チップが大量の電流を扱う場合、その大電流に起因する発熱を逃がしにくいという特徴がある。これは実装パッケージの許容損失を低下させることにつながるため、高温環境下、大電流動作には適していない。そのため本発明は熱伝導率が気にならない程度の発熱で収まる１００μＡ以下の消費電流をもつ半導体集積回路にとって好ましい技術といえる。
【符号の説明】
【００３１】
１    Ｐ型半導体基板
２    Ｎ型半導体基板
３    ゲート絶縁膜
４    ソース・ドレイン領域
５    Ａｌパッド
６    Ｐ型ウェル領域
７    Ｎ型ウェル領域
８    接着用ペースト
９    ダイパッド
１０    ボンディングワイヤ
１１    モールド樹脂
１２    Ｐ型高濃度拡散領域
１３    Ｎ型高濃度拡散領域
１０１    Ｐチャネル型ＭＯＳトランジスタ
１０２    Ｎチャネル型ＭＯＳトランジスタ
１０３    ＶＤＤ端子
１０４    ＶＳＳ端子
【図１】
0005856883.tif 000002
【図２】
0005856883.tif 000003
【図３】
0005856883.tif 000004
【図４】
0005856883.tif 000005