(57)【特許請求の範囲】
【請求項１】
初段から最終段までの遅延時間が入力クロックの１周期分の時間に設定される２Ｎ個の遅延段を有する遅延部と、
前記遅延部の初段の遅延段の入力クロックと、最終段の遅延段の出力クロックとの位相差を検出し、位相差に応じた第１位相差信号を出力する第１位相検出部と、
前記第１位相検出部が出力する前記第１位相差信号を表す第１電流を出力する第１チャージポンプと、
前記第１チャージポンプが出力する第１電流を積分して得る第１電圧に基づき、前記遅延部の各遅延段の遅延量を調整する第１ループフィルタと、
前記遅延部の初段の遅延段の入力クロックと、Ｎ個目の遅延段の出力クロックとの位相差を検出し、位相差に応じた第２位相差信号を出力する第２位相検出部と、
前記第２位相検出部が出力する前記第２位相差信号を表す第２電流を出力する第２チャージポンプと、
前記第２チャージポンプが出力する第２電流を積分して得る第２電圧に基づき、前記遅延部の各遅延段の出力クロックのデューティ比を調整する第２ループフィルタと
を含み、
前記第１ループフィルタと前記第２ループフィルタは、互いに帯域幅の異なるループフィルタである、クロック生成回路。
【請求項２】
初段から最終段までの遅延時間が入力クロックの２Ｎ周期分の時間に設定される４Ｎ個の遅延段を有する遅延部と、
前記遅延部の初段の遅延段の入力クロックと、最終段の遅延段の出力クロックとの位相差を検出し、位相差に応じた第１位相差信号を出力する第１位相検出部と、
前記第１位相検出部が出力する前記第１位相差信号を表す第１電流を出力する第１チャージポンプと、
前記第１チャージポンプが出力する第１電流を積分して得る第１電圧に基づき、前記遅延部の各遅延段の遅延量を調整する第１ループフィルタと、
前記遅延部の初段の遅延段の入力クロックと、Ｎ個目又は３Ｎ個目の遅延段の出力クロックとの位相差を検出し、位相差に応じた第２位相差信号を出力する第２位相検出部と、
前記第２位相検出部が出力する前記第２位相差信号を表す第２電流を出力する第２チャージポンプと、
前記第２チャージポンプが出力する第２電流を積分して得る第２電圧に基づき、前記遅延部の各遅延段の出力クロックのデューティ比を調整する第２ループフィルタと
を含む、クロック生成回路。
【請求項３】
前記第１ループフィルタと前記第２ループフィルタは、互いに帯域幅の異なるループフィルタである、請求項２記載のクロック生成回路。
【請求項４】
前記第１チャージポンプと前記第２チャージポンプとはサイズが異なり、前記第１チャージポンプが出力する第１電流と、前記第２チャージポンプが出力する第２電流とは電流値が異なる、請求項１乃至３のいずれか一項記載のクロック生成回路。
【請求項５】
前記遅延部の前段に挿入され、前記遅延部の入力クロックの直流成分を遮断するキャパシタと、
一端が前記第２ループフィルタの出力端子に接続され、他端が前記キャパシタの出力端子と前記遅延部の入力端子との間に接続される抵抗器と
をさらに含み、
前記第２ループフィルタは、前記キャパシタを介して前記遅延部に入力される入力クロックに前記抵抗器を通じて前記第２電圧を重畳して、前記入力クロックの直流成分を調整することにより、前記遅延部の各遅延段の出力クロックのデューティ比を調整する、請求項１乃至４のいずれか一項記載のクロック生成回路。
【請求項６】
前記遅延部が有する遅延段は、差動入出力型のインバータであり、一方の入力クロックの立ち上がりと他方の入力クロックの立ち下がりとのスルーレート、又は、一方の入力クロックの立ち下がりと他方の入力クロックの立ち上がりとのスルーレートを調整した出力クロックを出力し、
前記第１位相検出部は、初段のインバータの差動入力クロックの一方の立ち上がりと、最終段のインバータの差動出力クロックの一方の立ち上がりとの位相差、又は、初段のインバータの差動入力クロックの一方の立ち下がりと、最終段のインバータの差動出力クロックの一方の立ち下がりとの位相差を検出し、
前記第２位相検出部は、初段のインバータの差動入力クロックの一方の立ち上がりと、Ｎ個目のインバータの差動出力クロックの一方の立ち下がりとの位相差、又は、初段のインバータの差動入力クロックの一方の立ち下がりと、Ｎ個目のインバータの差動出力クロックの一方の立ち上がりとの位相差を検出する、請求項１又は２記載のクロック生成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック生成回路に関する。
【背景技術】
【０００２】
従来より、２つのセレクタによって、例えば、遅延回路のＮ段目と２Ｎ段目から出力される遅延クロックｒｉｓｅ、遅延クロックｆａｌｌをライズフリップフロップとフォールフリップフロップによってそれぞれ１／２分周し、排他的論理和回路により該１／２分周された２つのクロックの排他的論理和を出力するクロック生成回路があった。
【０００３】
従来のクロック生成回路は、デューティ比５０％で位相のみが基本クロックと異なるサンプリングクロックを生成する（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−３２８４４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、従来のクロック生成回路はデューティ比を補正したクロックを排他的論理和回路から出力しているが、デューティ比を調整する際にクロックの位相がずれた場合には、クロックの位相を調整することができないという問題がある。
【０００６】
そこで、クロックの位相の調整とデューティ比の補正とを両立できるクロック生成回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の実施の形態のクロック生成回路は、初段から最終段までの遅延時間が入力クロックの１周期分の時間に設定される２Ｎ個の遅延段を有する遅延部と、前記遅延部の初段の遅延段の入力クロックと、最終段の遅延段の出力クロックとの位相差を検出し、位相差に応じた第１位相差信号を出力する第１位相検出部と、前記第１位相検出部が出力する前記第１位相差信号を表す第１電流を出力する第１チャージポンプと、前記第１チャージポンプが出力する第１電流を積分して得る第１電圧に基づき、前記遅延部の各遅延段の遅延量を調整する第１ループフィルタと、前記遅延部の初段の遅延段の入力クロックと、Ｎ個目の遅延段の出力クロックとの位相差を検出し、位相差に応じた第２位相差信号を出力する第２位相検出部と、前記第２位相検出部が出力する前記第２位相差信号を表す第２電流を出力する第２チャージポンプと、前記第２チャージポンプが出力する第２電流を積分して得る第２電圧に基づき、前記遅延部の各遅延段の出力クロックのデューティ比を調整する第２ループフィルタとを含み、前記第１ループフィルタと前記第２ループフィルタは、互いに帯域幅の異なるループフィルタである。
【発明の効果】
【０００８】
クロックの位相の調整とデューティ比の補正とを両立できるクロック生成回路を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】比較例のクロック生成回路を示すブロック図である。
【図２】遅延制御回路１３の回路構成を示す図である。
【図３】遅延制御回路１３の内部におけるクロックの波形の一例を示す図である。
【図４】実施の形態１のクロック生成回路１００を示す図である。
【図５】ＰＤ１３１、１４１に関連するクロックを示す図である。
【図６】ＰＤ１４１に関連するクロックを示す図である。
【図７】デューティ比の補正の仕方を説明する図である。
【図８】実施の形態２のクロック生成回路２００を示す図である。
【図９】ＰＤ２４１に関連するクロックを示す図である。
【図１０】実施の形態２のクロック生成回路２００の遅延部２２０に含まれる遅延素子２２１の回路構成を示す図である。
【図１１】遅延素子２２１の動作を示すタイミングチャートである。
【発明を実施するための形態】
【００１０】
以下、本発明のクロック生成回路を適用した実施の形態について説明する。
【００１１】
まず、実施の形態１、２のＤＬＬ（Delay Locked Loop：遅延ロックループ）回路について説明する前に、図１及び図２を用いて比較例のクロック生成回路における問題点について説明する。
【００１２】
図１は、比較例のクロック生成回路を示すブロック図である。
【００１３】
比較例のクロック生成回路１０は、デューティサイクル補正部１１と、ＤＬＬ回路１２とを含む。
【００１４】
デューティサイクル補正部１１は、入力クロック１１Ａのデューティ比を補正して出力する。図１には、デューティ比が５０％よりも低い差動の入力クロック１１Ａがデューティサイクル補正部１１で補正されて、デューティ比が５０％の出力クロック１１Ｂとして出力されている状態を示す。
【００１５】
デューティサイクル補正部１１でデューティ比が補正された出力クロック１１Ｂは、ＤＬＬ回路１２に入力され、位相の調整が行われる。
【００１６】
ＤＬＬ回路１２は、互いに位相の異なる多相クロック１２Ａを出力する。
【００１７】
図２は、遅延制御回路１３の回路構成を示す図である。遅延制御回路１３は、図１に示すＤＬＬ回路１２に含まれる回路である。
【００１８】
遅延制御回路１３は、入力端子１３Ａ、出力端子１３Ｂ、インバータ１４Ａ〜１４Ｇ、及び制御信号入力端子１５を含む。
【００１９】
入力端子１３Ａは、遅延制御回路１３にクロックを入力するための端子である。入力端子１３Ａには、初段のインバータ１４Ａが接続されており、入力端子１３Ａに入力されるクロックは、インバータ１４Ａに入力される。
【００２０】
出力端子１３Ｂは、最終段のインバータ１４Ｇの出力端子に接続されており、インバータ１４Ｇから出力されるクロックを出力する。
【００２１】
インバータ１４Ａ〜１４Ｇは、直列に接続される７つのインバータである。インバータ１４Ａ〜１４Ｇの各々には、電源電圧ＶＤＤが供給される。初段のインバータ１４Ａの入力端子は、遅延制御回路１３の入力端子１３Ａに接続される。最終段のインバータ１４Ｇの出力端子は、遅延制御回路１３の出力端子１３Ｂに接続される。
【００２２】
インバータ１４Ａ、１４Ｆ、１４Ｇは、電源電圧ＶＤＤによって動作するため、クロックに与える遅延時間は一定（固定値）である。
【００２３】
インバータ１４Ｂ、１４Ｃ、１４Ｄ、１４Ｅは、制御信号入力端子１５に接続されており、制御信号入力端子１５に印加する電圧値を制御することにより、各々に入力するクロックに与える遅延量を制御することができる。
【００２４】
図３は、遅延制御回路１３の内部におけるクロックの波形の一例を示す図である。
【００２５】
図３（Ａ）には、インバータ１４Ａに入力するクロックの波形の一例を示す。図３（Ｂ）には、インバータ１４Ｄから出力されるクロックの波形の一例を示す。図３（Ｃ）には、インバータ１４Ｆから出力されるクロックの波形の一例を示す。
【００２６】
図３（Ａ）に示すように、インバータ１４Ａには、デューティ比が５０％で、波形の変形のない理想的なクロックが入力される。このようなクロックは、例えば、ＰＬＬ（Phase Locked Loop：位相同期回路）で生成され、図１に示すデューティサイクル補正部１１でデューティ比が５０％に補正された後に、ＤＬＬ１２（図１参照）に含まれる補正遅延制御回路１３に入力される。
【００２７】
図３（Ｂ）には、インバータ１４Ｄから出力されるクロックの一例として、立ち上がり及び立ち下がりの波形が鈍ったクロックを示す。インバータ１４Ｄから出力されるクロックは、入力端子１３Ａに入力されるクロックが、インバータ１４Ａ、１４Ｂ、１４Ｃ、１４Ｄで遅延されたクロックである。
【００２８】
このような立ち上がり及び立ち下がりの波形の鈍りは、入力端子１３Ａに入力されるクロックがインバータ１４Ａ、１４Ｂ、１４Ｃ、１４Ｄで遅延される際に、例えばスルーレートが変化することによって生じる。
【００２９】
図３（Ｃ）には、インバータ１４Ｆから出力されるクロックの一例として、立ち上がり及び立ち下がりの波形の鈍りはインバータ１４Ｆで改善されているものの、デューティ比が５０％よりも低くなっているクロックを示す。
【００３０】
このようなデューティ比の変化は、インバータ１４Ａ〜１４Ｆでクロックが遅延される間に、デューティ比が変化する場合があるために生じるものである。図３（Ｃ）には、デューティ比が５０％よりも低くなっている場合の波形を示すが、デューティ比が５０％よりも高くなる場合もある。
【００３１】
以上のように、図１に示す比較例のクロック生成回路１０は、デューティサイクル補正部１１でクロックのデューティ比を補正し、その後に、ＤＬＬ回路１２で多相クロック１２Ａを生成して出力する。
【００３２】
しかしながら、ＤＬＬ回路１２に含まれる遅延制御回路１３では、図３（Ｃ）に示すようにクロックのデューティ比が変化することがあるため、ＤＬＬ回路１２から出力される多相クロック１２Ａのデューティ比は、デューティサイクル補正部１１で補正されたデューティ比からずれる場合がある。
【００３３】
このように、比較例のクロック生成回路１０では、クロックの位相の調整と、デューティ比の補正とを両立させることは困難である。
【００３４】
また、デューティサイクル補正部１１とＤＬＬ回路１２とを入れ替えて、ＤＬＬ回路１２で位相を調整したクロックをデューティサイクル補正部１１に入力してデューティ比を補正することが考えられる。
【００３５】
しかしながら、ＤＬＬ回路１２から出力されるクロックの位相は、デューティサイクル補正部１１でデューティ比を補正する際にずれる場合がある。従って、デューティサイクル補正部１１とＤＬＬ回路１２とを入れ替えても、比較例のクロック生成回路１０では、クロックの位相の調整と、デューティ比の補正とを両立させることは困難である。
【００３６】
また、ＤＬＬ回路１２から出力される多相クロック１２Ａの各々のデューティ比を補正することが考えられる。
【００３７】
しかしながら、ＤＬＬ回路１２から出力される多相クロック１２Ａの各々のデューティ比を補正すると、多相クロック１２Ａの各々の位相がずれる場合がある。また、多相クロック１２Ａの各々のデューティ比を補正するには、多相クロック１２Ａの一つ一つのデューティ比を個別的に補正する必要が生じるため、複数のデューティサイクル補正部が必要になり、クロック生成回路１０の製造コストが増大するという問題が生じる。
【００３８】
以上のように、比較例のクロック生成回路１０は、クロックの位相の調整と、デューティ比の補正とを両立させることは困難であるという問題がある。
【００３９】
従って、以下で説明する実施の形態１、２では、上述の問題を解決したクロック生成回路を提供することを目的とする。
【００４０】
＜実施の形態１＞
図４は、実施の形態１のクロック生成回路１００を示す図である。
【００４１】
クロック生成回路１００は、入力端子１０１Ａ、１０１Ｂ、キャパシタ１１０Ａ、１１０Ｂ、遅延部１２０、ＰＤ（Phase Detector：位相検出部）１３１、ＣＰ（Charge Pump：チャージポンプ）１３２、ループフィルタ１３３、ＰＤ１４１、ＣＰ（Charge Pump：チャージポンプ）１４２、ループフィルタ１４３、抵抗器１５０Ａ、１５０Ｂ、及び出力端子１６１Ａ〜１６４Ａ、１６１Ｂ〜１６４Ｂを含む。
【００４２】
クロック生成回路１００の構成要素のうち、遅延部１２０、ＰＤ１３１、ＣＰ１３２、及びループフィルタ１３３は、ＤＬＬ（Delay Locked Loop：遅延ロックループ）回路を構築する。また、遅延部１２０、ＰＤ１４１、ＣＰ１４２、及びループフィルタ１４３は、ＤＣＣ（Duty Cycle Corrector：デューティサイクル補正）回路を構築する。
【００４３】
入力端子１０１Ａ、１０１Ｂは、クロック生成回路１００の入力端子であり、例えば、ＰＬＬで生成され、所定の周波数を有するクロックＣＬＰ＿ＩＮＰ、ＣＬＫ＿ＩＮＮが入力される。なお、クロック生成回路１００が２つの入力端子１０１Ａ、１０１Ｂを有するのは、差動形式のクロックＣＬＰ＿ＩＮＰ、ＣＬＫ＿ＩＮＮが入力されるからである。
【００４４】
キャパシタ１１０Ａ、１１０Ｂは、それぞれ、入力端子１０１Ａ、１０１Ｂと遅延部１２０との間に直列に挿入される。キャパシタ１１０Ａ、１１０Ｂは、入力端子１０１Ａ、１０１Ｂに入力される差動形式のクロックから直流成分を除去するために設けられている。
【００４５】
遅延部１２０は、キャパシタ１１０Ａ、１１０Ｂの出力側の端子（図４中の右側の端子）に接続されており、遅延素子１２１、１２２、１２３、１２４を有する。遅延素子１２１〜１２４は、それぞれ、遅延段の一例である。ここでは、遅延部１２０が４つの遅延段を含む形態について説明するが、遅延段の数は偶数個（２Ｎ個（Ｎは任意の１以上の整数））であればよい。遅延素子１２１〜１２４は、例えば、作動型のバッファ、又は、作動型のインバータであってもよい。
【００４６】
遅延素子１２１〜１２４は、実際には、それぞれ、差動形式の一対の入力クロックのうちの一方が入力される１つのインバータと、差動形式の一対の入力クロックのうちの他方が入力される１つのインバータとを有するが、図４では遅延素子１２１〜１２４をそれぞれ１つの記号で表す。
【００４７】
遅延素子１２１、１２２、１２３、１２４は、それぞれ、一対の入力端子（図４中の左側の上下の一対の端子）と、一対の出力端子（図４中の右側の上下の一対の端子）とを有し、この順に直列に接続されている。
【００４８】
遅延素子１２１〜１２４は、それぞれ、差動形式の入力クロックの一方が上側の入力端子に入力され、遅延時間を与えるとともに反転して上側の出力端子から出力する。また、遅延素子１２１〜１２４は、それぞれ、差動形式の入力クロックの他方が下側の入力端子に入力され、遅延時間を与えるとともに反転して下側の出力端子から出力する。
【００４９】
遅延素子１２１〜１２４が入力クロックに与える遅延時間は、すべて同一の時間に設定されており、４つの遅延素子１２１〜１２４の遅延時間の合計は、遅延素子１２１〜１２４に入力するクロックの１周期の時間と等しい時間に設定されている。
【００５０】
このため、遅延素子１２１〜１２４の各々の遅延時間は、遅延素子１２１〜１２４に入力するクロックの１周期の１／４の時間である。
【００５１】
遅延素子１２１〜１２４の位相制御端子には、ループフィルタ１３３の出力端子が接続されている。遅延素子１２１〜１２４が入力クロックに与える遅延時間は、ループフィルタ１３３から位相制御端子に入力される電圧値によって設定される。
【００５２】
遅延素子１２１〜１２４が入力クロックに与える遅延時間は、ループフィルタ１３３から位相制御端子に入力される電圧値が高くなると長くなり、ループフィルタ１３３から位相制御端子に入力される電圧値が低くなると短くなる。
【００５３】
遅延素子１２１の一対の出力端子は、それぞれ、クロック生成回路１００の出力端子１６１Ａ、１６１Ｂに接続されている。遅延素子１２２の一対の出力端子は、それぞれ、クロック生成回路１００の出力端子１６２Ａ、１６２Ｂに接続されている。遅延素子１２３の一対の出力端子は、それぞれ、クロック生成回路１００の出力端子１６３Ａ、１６３Ｂに接続されている。遅延素子１２４の一対の出力端子は、それぞれ、クロック生成回路１００の出力端子１６４Ａ、１６４Ｂに接続されている。
【００５４】
ＰＤ１３１の一対の入力端子は、遅延素子１２１の一方の入力端子（図４中の上側の入力端子）と、遅延素子１２４の一方の出力端子（図４中の上側の出力端子）とに接続されている。ＰＤ１３１は、一対の入力端子に入力されるクロックの位相を検出し、位相差を表す信号を出力する。ＰＤ１３１が出力する位相差を表す信号は、ＣＰ１３２に入力される。ＰＤ１３１は、第１位相検出部の一例である。
【００５５】
ＣＰ１３２は、ＰＤ１３１から出力される位相差を表す信号の電圧値に応じた電流を出力する。ＣＰ１３２は、第１チャージポンプの一例である。
【００５６】
ループフィルタ１３３は、ＣＰ１３２が出力する電流を積分し、積分値を表す電圧を出力する。ループフィルタ１３３は、所定の帯域幅を有するＬＰＦ（Low Pass Filter：ローパスフィルタ）である。ループフィルタ１３３は、第１ループフィルタの一例である。
【００５７】
実施の形態１では、一例として、ループフィルタ１３３の帯域幅は、ループフィルタ１４３の帯域幅とは異なる。ループフィルタ１３３のカットオフ周波数は、ループフィルタ１４３のカットオフ周波数よりも高く設定される。
【００５８】
ループフィルタ１３３の出力端子は、遅延素子１２１〜１２４の各々の位相制御端子に接続される。ループフィルタ１３３が出力する電圧は遅延素子１２１〜１２４の位相制御端子に入力され、この結果、遅延素子１２１〜１２４の遅延時間は、遅延素子１２１〜１２４に入力されるクロックの１周期の時間に設定される。
【００５９】
ＰＤ１４１の一対の入力端子は、遅延素子１２１の一方の入力端子（図４中の上側の入力端子）と、遅延素子１２２の他方の出力端子（図４中の下側の出力端子）とに接続されている。遅延素子１２２は、遅延部１２０が含む４段の遅延段のうち、２段目の遅延段の一例である。すなわち、整数Ｎが２の場合に、２Ｎ個ある遅延段のうちのＮ番目の遅延段である。
【００６０】
ＰＤ１４１は、一対の入力端子に入力されるクロックの位相を検出し、位相差を表す信号を出力する。ＰＤ１４１が出力する位相差を表す信号は、ＣＰ１４２に入力される。ＰＤ１４１は、第２位相検出部の一例である。
【００６１】
ＣＰ１４２は、ＰＤ１４１から出力される位相差を表す信号の電圧値に応じた電流を出力する。ＣＰ１４２は、第２チャージポンプの一例である。
【００６２】
ループフィルタ１４３は、ＣＰ１４２が出力する電流を積分し、積分値を表す電圧を出力する。ループフィルタ１４３は、所定の帯域幅を有するＬＰＦ（Low Pass Filter：ローパスフィルタ）である。ループフィルタ１４３は、第２ループフィルタの一例である。
【００６３】
実施の形態１では、一例として、ループフィルタ１４３の帯域幅は、ループフィルタ１３３の帯域幅とは異なる。ループフィルタ１４３のカットオフ周波数は、ループフィルタ１３３のカットオフ周波数よりも低く設定される。
【００６４】
ループフィルタ１４３の出力端子は、抵抗器１５０Ａ、１５０Ｂの一端（図４中の下側の端子）に接続される。
【００６５】
ループフィルタ１４３が出力する電圧は、抵抗器１５０Ａ、１５０Ｂを介して遅延部１２０に入力され、遅延部１２０に入力される差動形式のクロックの直流成分になる。
【００６６】
抵抗器１５０Ａ、１５０Ｂの一端（図４中の下側の端子）は、ともにループフィルタ１４３の出力端子に接続される。また、抵抗器１５０Ａ、１５０Ｂの他端（図４中の上側の端子）は、それぞれ、遅延部１２０の一対の入力端子に接続される。抵抗器１５０Ａの他端は、遅延部１２０の遅延素子１２１の一方の入力端子（図４中の上側の入力端子）に接続される。抵抗器１５０Ｂの他端は、遅延部１２０の遅延素子１２１の他方の入力端子（図４中の下側の入力端子）に接続される。
【００６７】
ループフィルタ１４３から出力される電圧は、抵抗器１５０Ａ、１５０Ｂを介して、遅延部１２０の遅延素子１２１の一対の入力端子に入力される。すなわち、クロック生成回路１００の入力端子１０１Ａ、１０１Ｂから遅延素子１２１の一対の入力端子にそれぞれ入力されるクロックには、ループフィルタ１４３の出力電圧が抵抗器１５０Ａ、１５０Ｂを介して重畳される。
【００６８】
出力端子１６１Ａ、１６１Ｂは、それぞれ、遅延素子１２１の一対の出力端子に接続される。同様に、出力端子１６２Ａ、１６２Ｂは、それぞれ、遅延素子１２２の一対の出力端子に接続される。出力端子１６３Ａ、１６３Ｂは、それぞれ、遅延素子１２３の一対の出力端子に接続される。出力端子１６４Ａ、１６４Ｂは、それぞれ、遅延素子１２４の一対の出力端子に接続される。
【００６９】
遅延素子１２１〜１２４は、それぞれ、入力クロックの１周期の１／４の長さの遅延時間を有する。
【００７０】
このため、出力端子１６１Ａ、１６２Ａ、１６３Ａ、１６４Ａから出力されるクロックは、入力クロックの１周期の１／４の長さずつ位相がずれた多相クロックになる。
【００７１】
また、出力端子１６１Ｂ、１６２Ｂ、１６３Ｂ、１６４Ｂからは、それぞれ、出力端子１６１Ａ、１６２Ａ、１６３Ａ、１６４Ａから出力されるクロックとは１８０度（π）だけ位相の異なるクロックが出力される。
【００７２】
すなわち、出力端子１６１Ａ〜１６４Ａ、１６１Ｂ〜１６４Ｂからは、４相の差動形式の多相クロックが出力される。
【００７３】
次に、図５を用いて、ＰＤ１３１、１４１の入力端子に入力するクロックについて説明する。
【００７４】
図５は、ＰＤ１３１、１４１に関連するクロックを示す図である。図５には、位相誤差を含まない理想的なクロックを示す。
【００７５】
図５（Ａ）は、ＰＤ１３１に入力されるクロックＣＬＫ＿ＩＮＰ、及び、遅延素子１２１の一方の出力端子（図４中の上側の出力端子）から出力されるクロックＣＬＫ＿Ａを示す。図５（Ａ）は、さらに、遅延素子１２２の一方の出力端子（図４中の上側の出力端子）から出力されるクロックＣＬＫ＿Ｂ、及び、遅延素子１２４の一方の出力端子（図４中の上側の出力端子）から出力されるクロックＣＬＫ＿ＯＮＰを示す。
【００７６】
ＰＤ１３１に入力されるクロックＣＬＫ＿ＩＮＰは、遅延素子１２１の一方の入力端子（図４中の上側の入力端子）に入力されるクロックと同一である。
【００７７】
図５（Ａ）に示すように、クロックが位相誤差を含まない状態では、ＰＤ１３１に入力されるクロックＣＬＫ＿ＩＮＰと、遅延素子１２４の一方の出力端子（図４中の上側の出力端子）から出力されるクロックＣＬＫ＿ＯＮＰとの位相誤差（Phase error）は０である。
【００７８】
これは、遅延素子１２１の一方の入力端子（図４中の上側の入力端子）に入力されるクロックと、遅延素子１２４の一方の出力端子（図４中の上側の出力端子）から出力されるクロックＣＬＫ＿ＯＮＰとの位相差は、入力クロックの１周期の時間に等しいからである。
【００７９】
また、遅延素子１２１の一方の出力端子（図４中の上側の出力端子）から出力されるクロックＣＬＫ＿Ａは、クロックＣＬＫ＿ＩＮＰに対して９０度（π／２）位相の遅れたクロックである。また、遅延素子１２２の一方の出力端子（図４中の上側の出力端子）から出力されるクロックＣＬＫ＿Ｂは、クロックＣＬＫ＿Ａに対して９０度（π／２）位相の遅れたクロックである。
【００８０】
図５（Ｂ）は、ＰＤ１４１に入力されるクロックＣＬＫ＿ＩＮＰ、遅延素子１２２の一方の出力端子（図４中の上側の出力端子）から出力されるクロックＣＬＫ＿Ｂ、及びクロックＣＬＫ＿Ｂの逆相のクロックＣＬＫ＿Ｂ'を示す。逆相とは、クロックのＨレベル（'１'）とＬレベル（'０'）が逆になっていることであり、クロックの立ち上がりと立ち下がりを入れ替えた状態である。
【００８１】
ＰＤ１４１に入力されるクロックＣＬＫ＿ＩＮＰは、遅延素子１２１の一方の入力端子（図４中の上側の入力端子）に入力されるクロックと同一である。
【００８２】
また、クロックＣＬＫ＿Ｂは、クロックＣＬＫ＿ＩＮＰに対して１８０度（π）位相が遅れているので、各クロックに位相誤差がない理想的な状態では、クロックＣＬＫ＿Ｂの逆相のクロックＣＬＫ＿Ｂ'と、クロックＣＬＫ＿ＩＮＰとは位相が等しく、位相誤差（Phase error）は０である。
【００８３】
また、実施の形態１のクロック生成回路１００では、クロックのデューティ比を５０％に設定する。
【００８４】
クロックＣＬＫ＿ＩＮＰとクロックＣＬＫ＿Ｂとは１８０度（π）位相が異なり、クロックＣＬＫ＿Ｂ'は、クロックＣＬＫ＿Ｂの逆相である。
【００８５】
従って、ＰＤ１４１でクロックＣＬＫ＿ＩＮＰとクロックＣＬＫ＿Ｂ'の位相差を検出すれば、クロックＣＬＫ＿ＩＮＰのデューティ誤差（Duty error）を検出することができる。
【００８６】
これは、クロックＣＬＫ＿Ｂ'は、クロックＣＬＫ＿ＩＮＰからは１８０度（π）位相が遅れたクロックＣＬＫ＿Ｂの逆相のクロックであるため、クロックＣＬＫ＿ＩＮＰにデューティ誤差（Duty error）が含まれる場合は、クロックＣＬＫ＿ＩＮＰとクロックＣＬＫ＿Ｂ'の位相差がデューティ誤差（Duty error）として現れるからである。
【００８７】
また、クロックＣＬＫ＿ＩＮＰとクロックＣＬＫ＿Ｂ'の位相差がデューティ誤差（Duty error）が０になるようにデューティ誤差（Duty error）を補正することにより、遅延部１２０から出力されるクロックのデューティ比を５０％に設定することができる。
【００８８】
なお、図５（Ｂ）に示すクロックＣＬＫ＿ＩＮＰはデューティ誤差を含まない理想的な状態であるため、デューティ誤差（Duty error）は０である。
【００８９】
次に、図６を用いて、クロックＣＬＫ＿ＩＮＰがデューティ誤差を含む場合について説明する。
【００９０】
図６は、ＰＤ１４１に関連するクロックを示す図である。図６には、ＰＤ１４１に入力されるクロックＣＬＫ＿ＩＮＰ、遅延素子１２２の一方の出力端子（図４中の上側の出力端子）から出力されるクロックＣＬＫ＿Ｂ、及びクロックＣＬＫ＿Ｂの逆相のクロックＣＬＫ＿Ｂ'を示す。
【００９１】
図６（Ａ）はデューティ比が５０％未満の場合の波形を示し、図６（Ｂ）はデューティ比が５０％よりも多い場合の波形を示す。
【００９２】
図６（Ａ）に示すように、クロックＣＬＫ＿ＩＮＰのデューティ比が５０％未満である場合は、クロックＣＬＫ＿ＩＮＰの立ち上がりと、クロックＣＬＫ＿ＩＮＰの立ち上がりよりも前のクロックＣＬＫ＿Ｂ'の立ち上がりとの矢印Ａで示す誤差は、デューティ誤差（Duty error）である。
【００９３】
クロックＣＬＫ＿Ｂ'は、クロックＣＬＫ＿ＩＮＰよりも１８０度（π）位相が遅れたクロックＣＬＫ＿Ｂの逆相のクロックだからである。
【００９４】
また、図６（Ｂ）に示すように、クロックＣＬＫ＿ＩＮＰのデューティ比が５０％より大きい場合は、クロックＣＬＫ＿ＩＮＰの立ち上がりと、クロックＣＬＫ＿ＩＮＰの立ち上がりよりも後のクロックＣＬＫ＿Ｂ'の立ち上がりとの矢印Ｂで示す誤差は、デューティ誤差（Duty error）である。
【００９５】
従って、クロックＣＬＫ＿ＩＮＰの立ち上がりがクロックＣＬＫ＿Ｂ'の立ち上がりよりも遅れている場合は、クロックＣＬＫ＿ＩＮＰのデューティ比が５０％未満であり、デューティ誤差（Duty error）は、図６（Ａ）に示す矢印Ａで表される誤差である。
【００９６】
また、クロックＣＬＫ＿ＩＮＰの立ち上がりがクロックＣＬＫ＿Ｂ'の立ち上がりよりも進んでいる場合は、クロックＣＬＫ＿ＩＮＰのデューティ比が５０％より大きく、デューティ誤差（Duty error）は、図６（Ｂ）に示す矢印Ｂで表される誤差である。
【００９７】
次に、図７を用いて、デューティ比の補正の仕方について説明する。
【００９８】
図７は、デューティ比の補正の仕方を説明する図である。図７（Ａ）、（Ｂ）は、デューティ比を小さくする場合を示し、図７（Ｃ）、（Ｄ）はデューティ比を大きくする場合を示す。
【００９９】
図７（Ａ）に示すように入力信号が正弦波である場合に、５０％のデューティ比のクロックを得る標準閾値を破線で示す。図７（Ａ）に破線で示す標準閾値は、実線で示す正弦波状の入力信号から５０％のデューティ比のクロックを生成する際に用いる閾値であり、正弦波状の入力信号の振幅の中心の高さに位置する。
【０１００】
標準閾値よりも正弦波状の入力信号の方が信号レベルが高い部分をクロックの信号レベルがＨレベルである区間とし、標準閾値よりも正弦波状の入力信号の方が信号レベルが低い部分をＬレベルの区間にすれば、図７（Ａ）に示す正弦波状の入力信号からデューティ比が５０％のパルス状のクロックを得ることができる。
【０１０１】
図７（Ａ）に示す正弦波状の入力信号から得るクロックのデューティ比を小さくするには、破線で示す標準閾値よりもレベルの高い閾値を用いればよい。図７（Ａ）に一点鎖線で示す閾値１を用いれば、図７（Ｂ）に実線で示すクロックのように、Ｈレベルの区間の割合がＬレベルの区間の割合よりも少ないクロックを生成することができる。
【０１０２】
一方、図７（Ｃ）に示す正弦波状の入力信号から得るクロックのデューティ比を大きくするには、破線で示す標準閾値よりもレベルの低い閾値を用いればよい。図７（Ｃ）に一点鎖線で示す閾値２を用いれば、図７（Ｄ）に実線で示すクロックのように、Ｈレベルの区間の割合がＬレベルの区間の割合よりも多いクロックを生成することができる。
【０１０３】
なお、上述のように閾値を変えると、図７（Ａ）、（Ｃ）に示すように正弦波状の入力信号が閾値１、閾値２を跨ぐ位置が矢印Ａ１、Ｃ１で示す分だけ変わることにより、クロックの位相も変わる。
【０１０４】
このようにデューティ比を変えるとクロックの位相が変わるが、実施の形態１のクロック生成回路１００では、遅延部１２０、ＰＤ１３１、ＣＰ１３２、及びループフィルタ１３３が構築するＤＬＬ回路によって位相を調整するため、デューティ比の補正に伴って生じるクロックの位相の変化は解消される。
【０１０５】
また、図７（Ａ）〜（Ｄ）に示すような標準閾値、閾値１、及び閾値２と、入力信号との信号レベル方向（図７（Ａ）〜（Ｄ）における縦方向）の関係は、相対的なものである。
【０１０６】
このため、閾値のレベルを変える代わりに、入力信号のレベルを変えても、図７（Ａ）〜（Ｄ）に示す場合と同様に、デューティ比を変えることができる。
【０１０７】
実施の形態１のクロック生成回路１００では、ＰＤ１４１で検出されるデューティ誤差（Duty error）をＣＰ１４２で電流に変換し、この電流をループフィルタ１４３で積分する。すなわち、ループフィルタ１４３が出力する電圧値は、ＰＤ１４１で検出されるデューティ誤差（Duty error）に基づく電圧値である。
【０１０８】
そして、ループフィルタ１４３が出力する電圧値は、抵抗器１５０Ａ、１５０Ｂを介して、遅延部１２０に入力されるクロックに重畳される。
【０１０９】
これにより、遅延部１２０に入力されるクロックの直流成分が分かるため、図７（Ａ）、（Ｃ）に示す入力信号の信号レベルを変えることと同様の効果を得ることができる。
【０１１０】
実施の形態１のクロック生成回路１００は、ループフィルタ１４３が出力する電圧値を用いて、クロックのデューティ比を補正する。
【０１１１】
ループフィルタ１４３が出力する電圧値は、ＰＤ１４１で検出されるデューティ誤差（Duty error）に基づく電圧値であるため、ループフィルタ１４３が出力する電圧値を抵抗器１５０Ａ、１５０Ｂを介して、遅延部１２０に入力されるクロックに重畳すれば、遅延部１２０から出力される多相クロックのデューティ比を補正することができる。
【０１１２】
以上のように、実施の形態１のクロック生成回路１００によれば、遅延部１２０、ＰＤ１３１、ＣＰ１３２、及びループフィルタ１３３が構築するＤＬＬ回路によるクロックの位相の調整と、遅延部１２０、ＰＤ１４１、ＣＰ１４２、及びループフィルタ１４３が構築するＤＣＣ回路によるデューティ比の補正とを同時に行うことができる。
【０１１３】
従って、クロック生成回路１００は、位相の調整とデューティ比の補正とを同時に行うことにより、位相のずれとデューティ比のずれを抑制した多相クロックを出力端子１６１Ａ〜１６４Ａ、１６１Ｂ〜１６４Ｂから出力することができる。
【０１１４】
また、実施の形態１のクロック生成回路１００は、初段の遅延素子１２１の一方の入力端子（図４中の上側の入力端子）に入力するクロックと、入力側から２番目の遅延素子１２２の他方の出力端子（図４中の下側の出力端子）が出力するクロックとの位相差をＰＤ１４１で検出する。
【０１１５】
遅延素子１２２の他方の出力端子（図４中の下側の出力端子）が出力するクロックは、初段の遅延素子１２１の一方の入力端子（図４中の上側の入力端子）に入力するクロックよりも１８０度位相の遅れたクロックの逆相のクロックである。
【０１１６】
ＰＤ１４１で位相差を検出する場合は、遅延部１２０から出力されるクロックのデューティ比が５０％からずれている場合である。
【０１１７】
従って、ＰＤ１４１で位相差をデューティ誤差（Duty error）として取り扱ってデューティ比の補正を行うことにより、出力端子１６１Ａ〜１６４Ａ、１６１Ｂ〜１６４Ｂから出力する多相クロックのデューティ比を５０％に補正することができる。
【０１１８】
また、実施の形態１のクロック生成回路１００は、ＤＬＬ回路に含まれるループフィルタ１３３の帯域幅と、ＤＣＣ回路に含まれるループフィルタ１４３の帯域幅とが異なる。
【０１１９】
このため、ＤＬＬ回路とＤＣＣ回路の応答性が異なることになり、ＤＬＬ回路とＤＣＣ回路の干渉を抑制することができる。
【０１２０】
この場合において、実施の形態１のクロック生成回路１００は、ＤＬＬ回路に含まれるループフィルタ１３３のカットオフ周波数を、ＤＣＣ回路に含まれるループフィルタ１４３のカットオフ周波数よりも高くしている。換言すれば、ループフィルタ１４３のカットオフ周波数をループフィルタ１３３のカットオフ周波数よりも低くしている。
【０１２１】
これは、例えば、ループフィルタ１４３に含まれるキャパシタのキャパシタンスを大きくするか、又は、抵抗器の抵抗値を大きくすることによって実現できる。
【０１２２】
従って、ループフィルタ１３３を含むＤＬＬ回路のループの応答性は、ループフィルタ１４３を含むＤＣＣ回路のループの応答性よりも早くなる。
【０１２３】
このため、ＤＣＣ回路とＤＣＣ回路との干渉を抑制できるとともに、ＤＣＣ回路によるクロックのデューティ比の補正よりもＤＬＬ回路によるクロックの位相の調整を優先させたクロック生成回路１００を提供することができる。
【０１２４】
また、以上では、ＤＬＬ回路のループの応答性をＤＣＣ回路のループの応答性よりも優先させるために、ループフィルタ１４３のカットオフ周波数をループフィルタ１３３のカットオフ周波数よりも低くする形態について説明した。
【０１２５】
しかしながら、ループフィルタ１４３のカットオフ周波数を低くする代わりに、ＣＰ１４２の出力電流値をＣＰ１３２の出力電流値よりも小さくしてもよい。ＣＰ１４２の出力電流値をＣＰ１３２の出力電流値よりも小さくすることにより、ＤＬＬ回路のループの応答性がＤＣＣ回路のループの応答性よりも早くすることができる。
【０１２６】
ＣＰ１４２の出力電流値をＣＰ１３２の出力電流値よりも小さくするには、例えば、ＣＰ１４２に含まれるトランジスタのサイズを、ＣＰ１３２に含まれるトランジスタのサイズよりも小さくすればよい。
【０１２７】
また、ループフィルタ１４３のカットオフ周波数をループフィルタ１３３のカットオフ周波数よりも低くすることに加えて、ＣＰ１４２の出力電流値をＣＰ１３２の出力電流値よりも小さくしてもよい。
【０１２８】
また、ＤＬＬ回路に含まれるループフィルタ１３３のカットオフ周波数を、ＤＣＣ回路に含まれるループフィルタ１４３のカットオフ周波数よりも低くしてもよい。用途によって、ＤＬＬ回路によるクロックの位相の調整よりも、ＤＣＣ回路によるクロックのデューティ比の補正を優先させたい場合には、ＤＬＬ回路に含まれるループフィルタ１３３のカットオフ周波数を、ＤＣＣ回路に含まれるループフィルタ１４３のカットオフ周波数よりも低くすればよい。
【０１２９】
また、ＤＬＬ回路とＤＣＣ回路との応答性が異なるようにするためにＣＰ１４２の出力電流値をＣＰ１３２の出力電流値よりも小さくする代わりに、ＣＰ１３２の出力電流値をＣＰ１４２の出力電流値よりも小さくしてもよい。
【０１３０】
また、ＤＬＬ回路とＤＣＣ回路との干渉が生じない場合、又は、干渉が問題にならない場合は、ループフィルタ１３３とループフィルタ１４３のカットオフ周波数を等しくするとともに、ＣＰ１３２とＣＰ１４２の出力電流値を等しくしてもよい。
【０１３１】
なお、以上では、整数Ｎが２の場合に、遅延部１２０が２Ｎ個（４個）の遅延段（遅延素子１２１〜１２４）を含み、初段の遅延素子１２１の入力と、２段目のインバータの出力とを用いてデューティ比の補正を形態について説明した。
【０１３２】
しかしながら、インバータの数は４つに限られない。１以上の整数Ｎに対して、２Ｎ個のインバータを有し、初段から最終段までの遅延時間がクロックのＮ周期である遅延部を用いれば、初段とＮ番目のインバータの出力に基づいてデューティ比を５０％に補正することができる。
【０１３３】
また、例えば、１以上の整数Ｎに対して、４Ｎ個のインバータを含み、４Ｎ個のインバータが初段から最終段まででクロックの２Ｎ周期分の遅延時間を有する場合に、Ｎ段目又は３Ｎ段目のインバータの出力を用いて、デューティ比を５０％に補正してもよい。例えば、整数Ｎが１の場合に、４個のインバータを含み、４個のインバータが初段から最終段まででクロックの２周期分の遅延時間を有する場合に、１段目又は３段目のインバータの出力を用いて、デューティ比を５０％に補正してもよい。
【０１３４】
＜実施の形態２＞
図８は、実施の形態２のクロック生成回路２００を示す図である。
【０１３５】
実施の形態２のクロック生成回路２００は、ループフィルタ１４３のカットオフ周波数を低下させる代わりに、ＰＤ１３１とＰＤ２４１で検出するクロックのスルーレートが異なるようにする点が実施の形態１のクロック生成回路１００と異なる。
【０１３６】
実施の形態２のクロック生成回路２００のその他の構成は、実施の形態１のクロック生成回路１００の構成と同様であるため、実施の形態１のクロック生成回路１００の構成要素と同様の構成要素には同一符号を付し、その説明を省略する。
【０１３７】
クロック生成回路２００は、入力端子１０１Ａ、１０１Ｂ、遅延部２２０、ＰＤ１３１、ＣＰ１３２、ループフィルタ２３３、ＰＤ２４１、ＣＰ１４２、ループフィルタ２４３、及び出力端子１６１Ａ〜１６４Ａ、１６１Ｂ〜１６４Ｂを含む。
【０１３８】
クロック生成回路２００は、実施の形態１のクロック生成回路１００（図４参照）とは異なり、キャパシタ１１０Ａ、１１０Ｂと抵抗器１５０Ａ、１５０Ｂを含まない。
【０１３９】
遅延部２２０は、遅延素子２２１、２２２、２２３、２２４を有する。遅延素子２２１〜２２４は、実施の形態１の遅延部１２０（図４参照）の遅延素子１２１〜１２４と同様に、互いに直列に接続されている。
【０１４０】
遅延素子２２１、２２２、２２３、２２４は、それぞれ、一対の入力端子（図８中の左側の上下の一対の端子）と、一対の出力端子（図８中の右側の上下の一対の端子）とを有し、この順に直列に接続されている。
【０１４１】
遅延素子２２１〜２２４は、それぞれ、差動形式の入力クロックの一方が上側の入力端子に入力され、遅延時間を与えるとともに反転して上側の出力端子から出力する。また、遅延素子２２１〜２２４は、それぞれ、差動形式の入力クロックの他方が下側の入力端子に入力され、遅延時間を与えるとともに反転して下側の出力端子から出力する。
【０１４２】
遅延素子２２１〜２２４が入力クロックに与える遅延時間は、すべて同一の時間に設定されており、４つの遅延素子２２１〜２２４の遅延時間の合計は、遅延素子２２１〜２２４に入力するクロックの１周期の時間と等しい時間に設定されている。
【０１４３】
このため、遅延素子２２１〜２２４の各々の遅延時間は、遅延素子２２１〜２２４に入力するクロックの１周期の１／４の時間である。
【０１４４】
遅延素子２２１〜２２４は、２つの制御端子（位相制御端子とデューティ制御端子）を有する。一方の制御端子である位相制御端子（図８中の上側の制御端子）には、ループフィルタ２３３の出力端子が接続されている。遅延素子２２１〜２２４が入力クロックに与える遅延時間は、ループフィルタ２３３から位相制御端子に入力される電圧値によって設定される。
【０１４５】
遅延素子２２１〜２２４が入力クロックに与える遅延時間は、ループフィルタ２３３から位相制御端子に入力される電圧値が高くなると短くなり、ループフィルタ２３３から位相制御端子に入力される電圧値が低くなると長くなる。
【０１４６】
遅延素子２２１〜２２４の他方の制御端子であるデューティ制御端子（図８中の下側の制御端子）には、ループフィルタ２４３の出力端子が接続されている。ループフィルタ２４３は、実施の形態１のループフィルタ１４３（図４参照）と同様に、デューティ誤差（Duty error）に応じた電圧値を出力する。ループフィルタ２４３は、デューティ誤差（Duty error）に応じた電圧値をデューティ制御端子に入力することにより、遅延部２２０の遅延素子２２１〜２２４が出力するクロックの立ち上がり、立ち下がりのスルーレートを設定する。
【０１４７】
遅延素子２２１の一対の出力端子は、それぞれ、クロック生成回路２００の出力端子１６１Ａ、１６１Ｂに接続されている。遅延素子２２２の一対の出力端子は、それぞれ、クロック生成回路１００の出力端子１６２Ａ、１６２Ｂに接続されている。遅延素子２２３の一対の出力端子は、それぞれ、クロック生成回路１００の出力端子１６３Ａ、１６３Ｂに接続されている。遅延素子２２４の一対の出力端子は、それぞれ、クロック生成回路１００の出力端子１６４Ａ、１６４Ｂに接続されている。
【０１４８】
ループフィルタ２３３は、実施の形態１のループフィルタ１３３と同様にＣＰ１３２が出力する電流を積分するループフィルタであるが、ループフィルタ２３３のカットオフ周波数は、ループフィルタ２４３のカットオフ周波数と等しい周波数に設定される。
【０１４９】
ＰＤ２４１は、他方の入力端子（図８中の右側の入力端子）の接続先が実施の形態１のＰＤ１４１（図４参照）と異なる。
【０１５０】
ＰＤ２４１の一対の入力端子は、遅延素子２２１の一方の入力端子（図８中の上側の入力端子）と、遅延素子２２２の一方の出力端子（図８中の上側の出力端子）とに接続されている。ＰＤ２４１は、遅延素子２２１の一方の入力端子（図８中の上側の入力端子）に入力されるクロックの立ち上がりの位相と、遅延素子２２２の一方の出力端子（図８中の上側の出力端子）から出力されるクロックの立ち下がりの位相との位相差を検出する。ＰＤ２４１が出力する位相差を表す信号は、ＣＰ１４２に入力される。
【０１５１】
ここで、遅延素子２２２の一方の出力端子（図８中の上側の出力端子）から出力されるクロックの立ち下がりの位相は、遅延素子２２２の他方の出力端子（図８中の下側の出力端子）から出力されるクロックの立ち上がりの位相と等しい。これらは互いに逆相のクロックだからである。
【０１５２】
従って、ＰＤ２４１は、遅延素子２２１の一方の入力端子（図８中の上側の入力端子）に入力されるクロックの立ち上がりの位相と、遅延素子２２２の一方の出力端子（図８中の上側の出力端子）から出力されるクロックの立ち下がりの位相との位相差を検出することにより、実施の形態１のＰＤ１４１と同様に、位相誤差（Phase error）を検出できる。
【０１５３】
ループフィルタ２４３は、実施の形態１のループフィルタ１４３と同様にＣＰ１４２が出力する電流を積分するループフィルタであるが、ループフィルタ２４３のカットオフ周波数は、ループフィルタ２３３のカットオフ周波数と等しい周波数に設定される。
【０１５４】
ここで、図９を用いて、ＰＤ２４１の動作について説明する。
【０１５５】
図９は、ＰＤ２４１に関連するクロックを示す図である。図９には、遅延素子２２１の一方の入力端子（図８中の上側の入力端子）に入力されるクロックＣＬＫ＿ＩＮＰ、遅延素子２２２の一方の出力端子（図８中の上側の出力端子）から出力されるクロックＣＬＫ＿Ｂ、及びクロックＣＬＫ＿Ｂの逆相のクロックＣＬＫ＿Ｂ'を示す。
【０１５６】
ＰＤ２４１は、遅延素子２２１の一方の入力端子（図８中の上側の入力端子）に入力されるクロックＣＬＫ＿ＩＮＰの立ち上がりの位相と、遅延素子２２２の一方の出力端子（図８中の上側の出力端子）から出力されるクロックＣＬＫ＿Ｂの立ち下がりの位相との位相差を検出する。これにより、ＰＤ２４１で、実施の形態１のＰＤ１４１と同様に位相誤差（Phase error）を検出できる。
【０１５７】
図９（Ａ）に示すように、クロックＣＬＫ＿ＩＮＰのデューティ比が５０％未満である場合は、クロックＣＬＫ＿ＩＮＰの立ち上がりと、クロックＣＬＫ＿ＩＮＰの立ち上がりよりも前のクロックＣＬＫ＿Ｂの立ち下がりとの矢印Ｃで示す誤差は、デューティ誤差（Duty error）である。矢印Ｃで示す誤差は、クロックＣＬＫ＿ＩＮＰの立ち上がりと、クロックＣＬＫ＿ＩＮＰの立ち上がりよりも前のクロックＣＬＫ＿Ｂ'の立ち上がりとの誤差に等しい。
【０１５８】
また、図９（Ｂ）に示すように、クロックＣＬＫ＿ＩＮＰのデューティ比が５０％より大きい場合は、クロックＣＬＫ＿ＩＮＰの立ち上がりと、クロックＣＬＫ＿ＩＮＰの立ち上がりよりも後のクロックＣＬＫ＿Ｂの立ち下がりとの矢印Ｄで示す誤差は、デューティ誤差（Duty error）である。矢印Ｄで示す誤差は、クロックＣＬＫ＿ＩＮＰの立ち上がりと、ロックＣＬＫ＿ＩＮＰの立ち上がりよりも後のクロックＣＬＫ＿Ｂ'の立ち上がりとの誤差に等しい。
【０１５９】
以上より、ＰＤ２４１は、遅延素子２２１の一方の入力端子（図８中の上側の入力端子）に入力されるクロックＣＬＫ＿ＩＮＰの立ち上がりの位相と、遅延素子２２２の一方の出力端子（図８中の上側の出力端子）から出力されるクロックＣＬＫ＿Ｂの立ち下がりの位相との位相差を検出すことにより、位相誤差（Phase error）を検出できる。
【０１６０】
次に、図１０を用いて、遅延素子２２１の回路構成について説明する。
【０１６１】
図１０は、実施の形態２のクロック生成回路２００の遅延部２２０に含まれる遅延素子２２１の回路構成を示す図である。遅延部２２０に含まれる遅延素子２２１〜２２４の回路構成はすべて同様であるため、ここでは遅延素子２２１について説明する。
【０１６２】
遅延素子２２１は、入力端子３０１Ａ、３０１Ｂ、出力端子３０２Ａ、３０２Ｂ、位相制御端子３０３Ａ、３０３Ｂ、バラクタ３０４Ａ、３０４Ｂ、及びデューティ制御端子３０５Ａ、３０５Ｂを含む。
【０１６３】
遅延素子２２１は、さらに、ＰＭＯＳ（P type Metal Oxide Silicon）トランジスタ３１１Ａ、３１１Ｂ、３１２Ａ、３１２Ｂ、３２１Ａ、３２１Ｂ、３２２Ａ、３２２Ｂ、３３１Ａ、３３１Ｂ、３３２Ａ、３３２Ｂを含む。
【０１６４】
遅延素子２２１は、さらに、ＮＭＯＳ（N type Metal Oxide Silicon）トランジスタ３１３Ａ、３１３Ｂ、３１４Ａ、３１４Ｂ、３２３Ａ、３２３Ｂ、３２４Ａ、３２４Ｂ、３３３Ａ、３３３Ｂ、３３４Ａ、３３４Ｂを含む。
【０１６５】
入力端子３０１Ａは、ＰＭＯＳトランジスタ３１２Ａ及びＮＭＯＳトランジスタ３１３Ａのゲートに接続される。入力端子３０１Ｂは、ＰＭＯＳトランジスタ３１２Ｂ及びＮＭＯＳトランジスタ３１３Ｂのゲートに接続される。
【０１６６】
入力端子３０１Ａ、３０１Ｂは、それぞれ、入力側がクロック生成回路２００の入力端子１０１Ａ、１０１Ｂに接続され、差動形式のクロックＣＬＰ＿ＩＮＰ、ＣＬＫ＿ＩＮＮが入力される。すなわち、入力端子３０１Ａ、３０１Ｂは、遅延部２２０の入力端子と等価である。
【０１６７】
出力端子３０２Ａは、ＰＭＯＳトランジスタ３２２Ａ及びＮＭＯＳトランジスタ３２３Ａによって構築されるＣＭＯＳ（Complementary Metal Oxide Semiconductor：相補型金属酸化膜半導体）回路の出力端子に接続される。
【０１６８】
出力端子３０２Ｂは、ＰＭＯＳトランジスタ３２２Ｂ及びＮＭＯＳトランジスタ３２３Ｂによって構築されるＣＭＯＳ回路の出力端子に接続される。
【０１６９】
出力端子３０２Ａ、３０２Ｂの出力側は、それぞれ、次段の遅延素子２２２（図８参照）の一対の入力端子（入力端子３０１Ａ、３０１Ｂと同様の入力端子）に接続される。すなわち、遅延素子２２１で遅延時間が与えられるとともに位相が反転されたクロックは、出力端子３０２Ａ、３０２Ｂを介して、次段の遅延素子２２２に入力される。
【０１７０】
位相制御端子３０３Ａ、３０３Ｂは、それぞれ、バラクタ３０４Ａ、３０４Ｂの入力端子に接続される。
【０１７１】
位相制御端子３０３Ａ、３０３Ｂの入力側は、ループフィルタ２２３（図８参照）の出力端子に接続される。遅延素子２２１は、ループフィルタ２３３から位相制御端子３０３Ａ、３０３Ｂに入力される電圧値でバラクタ３０４Ａ、３０４Ｂの可変容量を調整することにより、遅延素子２２１がクロックに与える遅延時間を調整する。
【０１７２】
バラクタ３０４Ａ、３０４Ｂは、入力電圧に応じて容量を変化させることのできる可変容量素子である。バラクタ３０４Ａ、３０４Ｂの入力端子は、それぞれ、位相制御端子３０３Ａ、３０３Ｂに接続される。
【０１７３】
バラクタ３０４Ａの出力端子は、ＣＭＯＳ回路を構築するＰＭＯＳトランジスタ３２２Ａ及びＮＭＯＳトランジスタ３２３Ａのゲートに接続される。バラクタ３０４Ｂの出力端子は、ＣＭＯＳ回路を構築するＰＭＯＳトランジスタ３２２Ｂ及びＮＭＯＳトランジスタ３２３Ｂのゲートに接続される。
【０１７４】
デューティ制御端子３０５Ａは、ＮＭＯＳトランジスタ３３４Ａのゲートと、ＮＭＯＳトランジスタ３２４Ａのゲートとに接続される。また、デューティ制御端子３０５Ｂは、ＮＭＯＳトランジスタ３３４Ｂのゲートと、ＮＭＯＳトランジスタ３２４Ｂのゲートとに接続される。
【０１７５】
デューティ制御端子３０５Ａの入力側は、ループフィルタ２４３（図８参照）の出力端子に接続される。このため、ＮＭＯＳトランジスタ３３４Ａ、３２４Ａ、３３４Ｂ、３２４Ｂのゲート電圧は、ループフィルタ２４３の出力電圧によって制御される。
【０１７６】
ＰＭＯＳトランジスタ３１１Ａ、３１２Ａと、ＮＭＯＳトランジスタ３１３Ａ、３１４Ａとは、この順に縦積みされる。
【０１７７】
ＰＭＯＳトランジスタ３１１Ａのソースは電源ＶＤＤに接続され、ドレインはＰＭＯＳ３１２Ａのソースに接続される。また、ＰＭＯＳ３１１Ａのゲートは、ＰＭＯＳトランジスタ３３１のドレイン及びゲートと、ＰＭＯＳトランジスタ３３２Ａのソースとに接続される。
【０１７８】
ＰＭＯＳトランジスタ３１２Ａのソースは、ＰＭＯＳトランジスタ３１１Ａのドレインに接続され、ドレインは、ＮＭＯＳトランジスタ３１３Ａのドレインと、ＰＭＯＳトランジスタ３２２Ａ及びＮＭＯＳトランジスタ３２３Ａのゲートとに接続される。
【０１７９】
また、ＰＭＯＳトランジスタ３１２Ａのゲートは、入力端子３０１Ａに接続される。ＰＭＯＳトランジスタ３１２Ａは、ＮＭＯＳトランジスタ３１３ＡとＣＭＯＳ回路を構築する。
【０１８０】
ＮＭＯＳトランジスタ３１３Ａのドレインは、ＰＭＯＳトランジスタ３１２Ａのドレインと、ＰＭＯＳトランジスタ３２２Ａ及びＮＭＯＳトランジスタ３２３Ａのゲートとに接続される。ＮＭＯＳトランジスタ３１３Ａのソースは、ＮＭＯＳトランジスタ３１４Ａのドレインに接続され、ゲートは入力端子３０１Ａに接続される。ＮＭＯＳトランジスタ３１３Ａは、ＰＭＯＳトランジスタ３１２ＡとＣＭＯＳ回路を構築する。
【０１８１】
ＮＭＯＳトランジスタ３１４Ａのドレインは、ＮＭＯＳトランジスタ３１３Ａのソースに接続され、ソースは接地される。ＮＭＯＳトランジスタ３１４Ａのゲートは、電源ＶＤＤが接続される。すなわち、ＮＭＯＳトランジスタ３１４Ａは常時オンにされる。
【０１８２】
ＰＭＯＳトランジスタ３２１Ａ、３２２Ａと、ＮＭＯＳトランジスタ３２３Ａ、３２４Ａとは、この順に縦積みされる。
【０１８３】
ＰＭＯＳトランジスタ３２１Ａのソースは電源ＶＤＤに接続され、ドレインはＰＭＯＳトランジスタ３２２Ａのソースに接続され、ゲートは接地されてＧＮＤ（グランド）電位に保持される。このため、ＰＭＯＳトランジスタ３１２Ａは常時オンにされる。
【０１８４】
ＰＭＯＳトランジスタ３２２Ａのソースは、ＰＭＯＳトランジスタ３２１Ａのドレインに接続され、ドレインは、ＮＭＯＳトランジスタ３２３Ａのドレインと、出力端子３０２Ａとに接続される。
【０１８５】
ＰＭＯＳトランジスタ３２２Ａのゲートは、ＮＭＯＳトランジスタ３２３Ａのゲート、バラクタ３０４Ａの出力端子、ＰＭＯＳトランジスタ３１２Ａのドレイン、及びＮＭＯＳトランジスタ３１３Ａのドレインに接続される。ＰＭＯＳトランジスタ３２２Ａは、ＮＭＯＳトランジスタ３２３ＡとＣＭＯＳ回路を構築する。
【０１８６】
ＮＭＯＳトランジスタ３２３Ａのドレインは、ＰＭＯＳトランジスタ３２２Ａのドレインと、出力端子３０２Ａとに接続される。ＮＭＯＳトランジスタ３２３Ａのソースは、ＮＭＯＳトランジスタ３２４Ａのドレインに接続される。
【０１８７】
ＮＭＯＳトランジスタ３２３Ａのゲートは、ＰＭＯＳトランジスタ３２２Ａのゲート、バラクタ３０４Ａの出力端子、ＰＭＯＳトランジスタ３１２Ａのドレイン、及びＮＭＯＳトランジスタ３１３Ａのドレインに接続される。
【０１８８】
ＮＭＯＳトランジスタ３２３Ａは、ＰＭＯＳトランジスタ３２２Ａと、ＣＭＯＳ回路を構築する。ＰＭＯＳトランジスタ３２２ＡとＮＭＯＳトランジスタ３２３Ａとが構築するＣＭＯＳ回路の出力は、出力端子３０２Ａから出力される。
【０１８９】
ＮＭＯＳトランジスタ３２４Ａのドレインは、ＮＭＯＳトランジスタ３２３Ａのソースに接続され、ソースは接地され、ゲートはデューティ制御端子３０５Ａに接続される。ＮＭＯＳトランジスタ３２４Ａは、デューティ制御端子３０５Ａからゲートに入力されるゲート電圧によって駆動される。
【０１９０】
ＰＭＯＳトランジスタ３３１Ａ、３３２Ａと、ＮＭＯＳトランジスタ３３３Ａ、３３４Ａとは、この順に縦積みされる。
【０１９１】
ＰＭＯＳトランジスタ３３１Ａのソースは、電源ＶＤＤに接続され、ドレインは、自己のゲートと、ＰＭＯＳトランジスタ３３２Ａのソースとに接続される。
【０１９２】
ＰＭＯＳトランジスタ３３２Ａのソースは、ＰＭＯＳトランジスタ３３１Ａのドレイン及びゲートと、ＰＭＯＳトランジスタ３３１Ａのゲートとに接続される。ＰＭＯＳトランジスタ３３２Ａのドレインは、ＮＭＯＳトランジスタ３３３Ａのドレインに接続される。ＰＭＯＳトランジスタ３３２Ａのゲートは、接地される。すなわち、ＰＭＯＳトランジスタ３３２Ａは、常時オンにされる。
【０１９３】
ＮＭＯＳトランジスタ３３３Ａのドレインは、ＰＭＯＳトランジスタ３３２Ａのドレインに接続され、ソースは、ＮＭＯＳトランジスタ３３４Ａのドレインに接続される。ＮＭＯＳトランジスタ３３３Ａのゲートは電源ＶＤＤに接続される。このため、ＮＭＯＳトランジスタ３３３Ａは、常時オンにされる。
【０１９４】
ＮＭＯＳトランジスタ３３４Ａのドレインは、ＮＭＯＳトランジスタ３３３Ａのソースに接続され、ソースは接地される。ＮＭＯＳトランジスタ３３４Ａのゲートは、デューティ制御端子３０５Ａに接続される。従って、ＮＭＯＳトランジスタ３３４Ａは、デューティ制御端子３０５Ａからゲートに入力されるゲート電圧によって駆動される。
【０１９５】
以上のように、ＰＭＯＳトランジスタ３１１Ａ、３１２Ａ、３２１Ａ、３２２Ａ、３３１Ａ、３３２Ａと、ＮＭＯＳトランジスタ３１３Ａ、３１４Ａ、３２３Ａ、３２４Ａ、３３３Ａ、３３４Ａとは、図１０の上半部に示す回路である。
【０１９６】
この上半分に示す回路は、遅延素子２２１（図８参照）のうち、クロックＣＬＫ＿ＩＮＰが入力される部分の回路である。ここでは、図１０の上半分に示す回路を回路２２１Ａと称す。遅延素子２２１は、図１０の上半分に示す回路２２１Ａと、図１０の下半分に示す回路２２１Ｂとを有する。
【０１９７】
回路２２１Ａは、ＰＭＯＳトランジスタ３３１Ａ、３３２Ａと、ＮＭＯＳトランジスタ３３３Ａ、３３４Ａとを縦積みにした回路と、ＰＭＯＳトランジスタ３１１Ａ、３１２Ａと、ＮＭＯＳトランジスタ３１３Ａ、３１４Ａとを縦積みにした回路とがカレントミラー回路を構築する。
【０１９８】
これは、ゲートとドレインを接続したＰＭＯＳトランジスタ３３１Ａのゲートと、ＰＭＯＳトランジスタ３１１Ａのゲートとが接続されており、また、２つの縦積みの回路は、ともに電源ＶＤＤと接地との間に接続されているからである。
【０１９９】
なお、遅延素子２２１の回路２２１Ａの動作については図１１を用いて後述する。
【０２００】
ＰＭＯＳトランジスタ３１１Ｂ、３１２Ｂと、ＮＭＯＳトランジスタ３１３Ｂ、３１４Ｂとは、この順に縦積みされる。
【０２０１】
ＰＭＯＳトランジスタ３１１Ｂのソースは、電源ＶＤＤに接続され、ドレインは、ＰＭＯＳトランジスタ３１２Ｂのソースに接続される。また、ＰＭＯＳトランジスタ３１１Ｂのゲートは接地され、ＧＮＤ（グランド）電位に保持される。このため、ＰＭＯＳトランジスタ３１１Ｂは、常時オンにされる。
【０２０２】
ＰＭＯＳトランジスタ３１２Ｂのソースは、ＰＭＯＳトランジスタ３１１Ｂのドレインに接続され、ドレインは、ＮＭＯＳトランジスタ３１３Ｂのドレインと、ＰＭＯＳトランジスタ３２２Ｂ及びＮＭＯＳトランジスタ３２３Ｂのゲートとに接続される。ＰＭＯＳトランジスタ３１２Ｂのゲートは、入力端子３０１Ｂに接続される。このため、ＰＭＯＳトランジスタ３１２Ｂは、入力端子３０１Ｂからゲートに入力されるゲート電圧によって駆動される。ＰＭＯＳトランジスタ３１２Ｂは、ＮＭＯＳトランジスタ３１３ＢとＣＭＯＳ回路を構築する。
【０２０３】
ＮＭＯＳトランジスタ３１３Ｂのドレインは、ＰＭＯＳトランジスタ３１２Ｂのドレインと、ＰＭＯＳトランジスタ３２２Ｂ及びＮＭＯＳトランジスタ３２３Ｂのゲートとに接続される。ＮＭＯＳトランジスタ３１３Ｂのゲートは、入力端子３０１Ｂに接続される。このため、ＰＭＯＳトランジスタ３１３Ｂは、入力端子３０１Ｂからゲートに入力されるゲート電圧によって駆動される。ＮＭＯＳトランジスタ３１３Ｂは、ＰＭＯＳトランジスタ３１２ＢとＣＭＯＳ回路を構築する。
【０２０４】
ＮＭＯＳトランジスタ３１４Ｂのドレインは、ＮＭＯＳトランジスタ３１３Ｂのソースに接続され、ソースは接地される。ＮＭＯＳトランジスタ３１４Ｂのゲートは、デューティ制御端子３０５Ｂに接続される。このため、ＮＭＯＳトランジスタ３１４Ｂは、デューティ制御端子３０５Ｂからゲートに入力されるゲート電圧によって駆動される。
【０２０５】
ＰＭＯＳトランジスタ３２１Ｂ、３２２Ｂと、ＮＭＯＳトランジスタ３２３Ｂ、３２４Ｂとは、この順に縦積みされる。
【０２０６】
ＰＭＯＳトランジスタ３２１Ｂは、ソースが電源ＶＤＤに接続され、ドレインは、ＰＭＯＳトランジスタ３２２Ｂのソースに接続される。ＰＭＯＳトランジスタ３２１Ｂのゲートは、ＰＭＯＳトランジスタ３３１Ｂのドレイン及びゲートと、ＰＭＯＳトランジスタ３３２Ｂのソースとに接続される。
【０２０７】
ＰＭＯＳトランジスタ３２２Ｂのソースは、ＰＭＯＳトランジスタ３２１Ｂのドレインに接続され、ドレインは、出力端子３０２Ｂに接続される。ＰＭＯＳトランジスタ３２２Ｂのゲートは、ＮＭＯＳトランジスタ３２３Ｂのゲート、バラクタ３０４Ｂの出力端子、ＰＭＯＳトランジスタ３１２Ｂのドレイン、及びＮＭＯＳトランジスタ３１３Ｂのドレインに接続されている。
【０２０８】
ＰＭＯＳトランジスタ３２２Ｂは、ＮＭＯＳトランジスタ３２３ＢとＣＭＯＳ回路を構築する。ＰＭＯＳトランジスタ３２２ＢとＮＭＯＳトランジスタ３２３ＢのＣＭＯＳ回路は、ＰＭＯＳトランジスタ３１２ＢとＮＭＯＳトランジスタ３１３ＢのＣＭＯＳ回路の出力によって駆動される。
【０２０９】
ＮＭＯＳトランジスタ３２３Ｂのドレインは、出力端子３０２Ｂに接続され、ソースは、ＰＭＯＳトランジスタ３２４Ｂのドレインに接続される。ＮＭＯＳトランジスタ３２３Ｂのゲートは、ＰＭＯＳトランジスタ３２２Ｂのゲート、バラクタ３０４Ｂの出力端子、ＰＭＯＳトランジスタ３１２Ｂのドレイン、及びＮＭＯＳトランジスタ３１３Ｂのドレインに接続される。
【０２１０】
ＮＭＯＳトランジスタ３２３Ｂは、ＰＭＯＳトランジスタ３２２ＢとＣＭＯＳ回路を構築する。ＮＭＯＳトランジスタ３２３ＢとＰＭＯＳトランジスタ３２２ＢのＣＭＯＳ回路は、ＰＭＯＳトランジスタ３１２ＢとＮＭＯＳトランジスタ３１３ＢのＣＭＯＳ回路の出力によって駆動される。
【０２１１】
ＮＭＯＳトランジスタ３２４Ｂのドレインは、ＮＭＯＳトランジスタ３２３Ｂのソースに接続され、ソースは接地される。ＮＭＯＳトランジスタ３２４Ｂのゲートは、電源ＶＤＤに接続される。このため、ＮＭＯＳトランジスタ３２４Ｂは、常時オンにされる。
【０２１２】
ＰＭＯＳトランジスタ３３１Ｂ、３３２Ｂと、ＮＭＯＳトランジスタ３３３Ｂ、３３４Ｂとは、この順に縦積みされる。
【０２１３】
ＰＭＯＳトランジスタ３３１Ｂは、ソースが電源ＶＤＤに接続され、ドレインは、自己のゲート、ＰＭＯＳトランジスタ３３２Ｂのソース、及びＰＭＯＳトランジスタ３２１Ｂのゲートに接続される。ＰＭＯＳトランジスタ３３１Ｂのゲートは、自己のドレイン、ＰＭＯＳトランジスタ３３２Ｂのソース、及びＰＭＯＳトランジスタ３２１Ｂのゲートに接続されている。
【０２１４】
ＰＭＯＳトランジスタ３３２Ｂのソースは、ＰＭＯＳトランジスタ３３１Ｂのドレイン及びゲートと、ＰＭＯＳトランジスタ３２１Ｂのゲートとに接続されている。ＰＭＯＳトランジスタ３３２Ｂのドレインは、ＮＭＯＳトランジスタ３３３Ｂのドレインに接続される。ＰＭＯＳトランジスタ３３２Ｂのゲートは、接地される。このため、ＰＭＯＳトランジスタ３３２Ｂは、常時オンにされる。
【０２１５】
ＮＭＯＳトランジスタ３３３Ｂのドレインは、ＰＭＯＳトランジスタ３３２Ｂのドレインに接続され、ソースは、ＮＭＯＳトランジスタ３３４Ｂのドレインに接続される。ＮＭＯＳトランジスタ３３３Ｂのゲートは、電源ＶＤＤに接続される。このため、ＮＭＯＳトランジスタ３３３Ｂは、常時オンにされる。
【０２１６】
ＮＭＯＳトランジスタ３３４Ｂのドレインは、ＮＭＯＳトランジスタ３３３Ｂのソースに接続され、ソースは、接地される。ＮＭＯＳトランジスタ３３４Ｂのゲートは、デューティ制御端子３０５Ｂに接続される。このため、ＮＭＯＳトランジスタ３３４Ｂは、デューティ制御端子３０５Ｂからゲートに入力されるゲート電圧によって駆動される。
【０２１７】
以上のように、ＰＭＯＳトランジスタ３１１Ｂ、３１２Ｂ、３２１Ｂ、３２２Ｂ、３３１Ｂ、３３２Ｂと、ＮＭＯＳトランジスタ３１３Ｂ、３１４Ｂ、３２３Ｂ、３２４Ｂ、３３３Ｂ、３３４Ｂとは、図１０の下半部に示す回路である。
【０２１８】
この下半分に示す回路は、遅延素子２２１（図８参照）のうち、クロックＣＬＫ＿ＩＮＮが入力される部分の回路である。ここでは、図１０の下半分に示す回路を回路２２１Ｂと称す。遅延素子２２１は、図１０の上半分に示す回路２２１Ａと、図１０の下半分に示す回路２２１Ｂとを有する。
【０２１９】
回路２２１Ｂは、ＰＭＯＳトランジスタ３３１Ｂ、３３２Ｂと、ＮＭＯＳトランジスタ３３３Ｂ、３３４Ｂとを縦積みにした回路と、ＰＭＯＳトランジスタ３２１Ｂ、３２２Ｂと、ＮＭＯＳトランジスタ３２３Ｂ、３２４Ｂとを縦積みにした回路とがカレントミラー回路を構築する。
【０２２０】
これは、ゲートとドレインを接続したＰＭＯＳトランジスタ３３１Ｂのゲートと、ＰＭＯＳトランジスタ３２１Ｂのゲートとが接続されており、また、２つの縦積みの回路は、ともに電源ＶＤＤと接地との間に接続されているからである。
【０２２１】
なお、遅延素子２２１の回路２２１Ｂの動作については図１１を用いて後述する。
【０２２２】
図１１は、遅延素子２２１の動作を示すタイミングチャートである。図１１（Ａ）は、回路２２１ＡにクロックＣＬＫ＿ＩＮＰが入力されたときに、ノード２２１Ａ１、２２１Ａ２で得られる波形を示す図である。
【０２２３】
ノード２２１Ａ１は、ＰＭＯＳトランジスタ３１２ＡとＮＭＯＳトランジスタ３１３Ａとが構築するＣＭＯＳ回路の出力ノードである。ノード２２１Ａ２は、ＰＭＯＳトランジスタ３２２ＡとＮＭＯＳトランジスタ３２３Ａとが構築するＣＭＯＳ回路の出力ノードである。図１１（Ａ）には、入力端子３０１Ａに入力されるクロックをｉｎＰと示し、ノード２２１Ａ１で得られるクロックの波形を２２１Ａ１と示し、ノード２２１Ａ２で得られるクロックの波形をｏｕｔＰと示す。
【０２２４】
回路２２１Ａの入力端子３０１ＡにクロックＣＬＫ＿ＩＮＰのＨ（High）レベルが入力されると、ＮＭＯＳトランジスタ３１３ＡとＰＭＯＳトランジスタ３２２Ａとがオンする。
【０２２５】
このときに、例えば、ＰＤ１３１（図８参照）で位相誤差（Phase error）が検出され、ループフィルタ２３３の出力電圧によってバラクタ３０４Ａの容量が例えば増大されたとする。ここでは、一例として、クロックｉｎＰに対してクロックｏｕｔＰの位相を遅らせる場合について説明する。
【０２２６】
この場合は、入力端子３０１Ａに入力されるクロックｉｎＰの立ち上がりの波形が鈍らされ、立ち上がりのスルーレートが遅いクロックになる。このため、ノード２２１Ａ１で得られる波形の立ち上がりは、クロックｉｎＰよりも鈍っており、ノード２２１Ａ２で得られるクロックｏｕｔＰの立ち上がりは、さらに波形が鈍ることとなる。
【０２２７】
また、回路２２１Ａの入力端子３０１ＡにクロックＣＬＫ＿ＩＮＰのＬ（Low）レベルが入力されると、ＰＭＯＳトランジスタ３１２ＡとＮＭＯＳトランジスタ３２３Ａとがオンする。
【０２２８】
このときに、例えば、ＰＤ１３１（図８参照）で位相誤差（Phase error）が検出され、ループフィルタ２３３の出力電圧によってバラクタ３０４Ａの容量が増大されたとする。
【０２２９】
この場合は、入力端子３０１Ａに入力されるクロックｉｎＰの立ち下がりの波形が鈍らされ、立ち下がりのスルーレートが遅いクロックになる。このため、ノード２２１Ａ１で得られる波形の立ち下がりは、クロックｉｎＰよりも鈍っており、ノード２２１Ａ２で得られるクロックｏｕｔＰの立ち下がりは、さらに波形が鈍ることとなる。これにより、クロックｉｎＰの１周期の長さが延長される。
【０２３０】
なお、ＰＤ１３１（図８参照）で検出される位相誤差（Phase error）によってバラクタ３０４Ａの容量が低減される場合には、スルーレートが速くなるため、クロックｉｎＰの立ち上がり及び立ち下がりは鋭くなる。これにより、クロックｉｎＰの１周期の長さが短縮される。
【０２３１】
以上、ＰＤ１３１（図８参照）で位相誤差（Phase error）が検出されると、図１１（Ａ）に示すように、クロックの立ち上がり及び立ち下がりの両方のスルーレートが変更され、位相のシフト（Phase shift）が生じる。これにより、クロックの位相が調整される。
【０２３２】
位相のシフト（Phase shift）は、クロックｉｎＰに対してクロックｏｕｔＰの位相がシフトされたシフト量を示す。
【０２３３】
次に、図１１（Ｂ）、（Ｃ）を用いて、デューティ制御端子３０５Ａ、３０５Ｂに、ループフィルタ２４３からＰＤ２４１で検出されるデューティ誤差（Duty error）に基づく電圧が入力される場合について説明する。
【０２３４】
図１１（Ｂ）は、デューティ制御端子３０５Ａにループフィルタ２４３からデューティ誤差（Duty error）に基づく電圧が入力された場合における、入力端子３０１Ａに入力されるクロックｉｎＰ、ノード２２１Ａ１で得られるクロックの波形２２１Ａ１、ノード２２１Ａ２で得られるクロックｏｕｔＰの波形を示す。
【０２３５】
ＰＤ１４１でデューティ誤差（Duty error）が検出されると、ループフィルタ２４３はデューティ誤差（Duty error）に基づく電圧値を出力する。
【０２３６】
この電圧がデューティ制御端子３０５Ａに入力されると、ＮＭＯＳトランジスタ３３４Ａのゲート電圧が制御されるため、ＰＭＯＳトランジスタ３３１Ａ、３３２Ａと、ＮＭＯＳトランジスタ３３３Ａ、３３４Ａが縦積みされた回路に流れる電流値が制御される。
【０２３７】
この結果、ＰＭＯＳトランジスタ３３１Ａ、３３２Ａ、及びＮＭＯＳトランジスタ３３３Ａ、３３４Ａとカレントミラー回路を構築する、ＰＭＯＳトランジスタ３１１Ａ、３１２Ａと、ＮＭＯＳトランジスタ３１３Ａ、３１４Ａとの縦積み回路の電流値が制御される。
【０２３８】
また、デューティ制御端子３０５Ａにループフィルタ２４３からデューティ誤差（Duty error）に基づく電圧が入力されると、ＮＭＯＳトランジスタ３２４Ａのゲート電圧が制御されることにより、ＮＭＯＳトランジスタ３２４Ａの出力電流値が制御される。
【０２３９】
ここで、ＮＭＯＳトランジスタ３２４Ａは、入力端子３０１Ａに入力されるクロックｉｎＰの立ち上がりと立ち下がりのうち、立ち下がりに関与するトランジスタである。
【０２４０】
このため、ノード２２１Ａ１で得られる波形は、図１１（Ｂ）に示すように、立ち上がりの波形だけがクロックｉｎＰの立ち下がりよりも鈍っており、出力端子３０２Ａから出力されるクロックｏｕｔＰは、立ち下がりの波形だけがさらに鈍らされた波形となる。すなわち、出力端子３０２Ａから出力されるクロックｏｕｔＰは、立ち上がりのスルーレートが調整されたクロックとなる。これにより、クロックのデューティが調整される。
【０２４１】
立ち上がりのスルーレートの調整分は、クロックｉｎＰに対してクロックｏｕｔＰのデューティが変更された量(duty change)を示す。
【０２４２】
図１１（Ｃ）は、デューティ制御端子３０５Ｂにループフィルタ２４３からデューティ誤差（Duty error）に基づく電圧が入力された場合における、入力端子３０１Ｂに入力されるクロックｉｎＮ、ノード２２１Ｂ１で得られるクロックの波形２２１Ｂ１、ノード２２１Ｂ２で得られるクロックｏｕｔＮの波形を示す。
【０２４３】
なお、ノード２２１Ｂ１は、ＰＭＯＳトランジスタ３１２ＢとＮＭＯＳトランジスタ３１３Ｂとが構築するＣＭＯＳ回路の出力ノードである。ノード２２１Ｂ２は、ＰＭＯＳトランジスタ３２２ＢとＮＭＯＳトランジスタ３２３Ｂとが構築するＣＭＯＳ回路の出力ノードである。
【０２４４】
ＰＤ１４１でデューティ誤差（Duty error）が検出されると、ループフィルタ２４３はデューティ誤差（Duty error）に基づく電圧値を出力する。
【０２４５】
この電圧がデューティ制御端子３０５Ｂに入力されると、ＮＭＯＳトランジスタ３３４Ｂのゲート電圧が制御されるため、ＰＭＯＳトランジスタ３３１Ｂ、３３２Ｂと、ＮＭＯＳトランジスタ３３３Ｂ、３３４Ｂが縦積みされた回路に流れる電流値が制御される。
【０２４６】
この結果、ＰＭＯＳトランジスタ３３１Ｂ、３３２Ｂ、及びＮＭＯＳトランジスタ３３３Ｂ、３３４Ｂとカレントミラー回路を構築する、ＰＭＯＳトランジスタ３２１Ｂ、３２２Ｂと、ＮＭＯＳトランジスタ３２３Ｂ、３２４Ｂとの縦積み回路の電流値が制御される。
【０２４７】
また、デューティ制御端子３０５Ｂにループフィルタ２４３からデューティ誤差（Duty error）に基づく電圧が入力されると、ＮＭＯＳトランジスタ３１４Ｂのゲート電圧が制御されることにより、ＮＭＯＳトランジスタ３１４Ｂの出力電流値が制御される。
【０２４８】
ここで、ＮＭＯＳトランジスタ３１４Ｂは、入力端子３０１Ｂに入力されるクロックｉｎＮの立ち上がりと立ち下がりのうち、立ち下がりに関与するトランジスタである。
【０２４９】
このため、ノード２２１Ｂ１で得られる波形は、図１１（Ｃ）に示すように、立ち下がりの波形だけがクロックｉｎＮの立ち上がりよりも鈍っており、出力端子３０２Ｂから出力されるクロックｏｕｔＮは、立ち下がりの波形だけが鈍らされた波形となる。
【０２５０】
すなわち、出力端子３０２Ｂから出力されるクロックｏｕｔＮは、立ち上がりのスルーレートが調整されたクロックとなる。これにより、クロックのデューティが調整される。
【０２５１】
立ち上がりのスルーレートの調整分は、クロックｉｎＰに対してクロックｏｕｔＰのデューティが変更された量(duty change)を示す。
【０２５２】
以上、実施の形態２のクロック生成回路２００によれば、遅延素子２２１の回路２２１Ａでは、クロックｉｎＰの立ち下がりだけを鈍らせたクロックｏｕｔＰを出力でき、回路２２１Ｂでは、クロックｉｎＰの立ち上がりだけを鈍らせたクロックｏｕｔＰを出力できる。
【０２５３】
これは、遅延部２２０に含まれる遅延素子２２２〜２２４についても同様である。
【０２５４】
そして、ＤＬＬ回路用のＰＤ１３１は、遅延素子２２１の一方の入力端子（図８中の上側の入力端子）に入力されるクロックの立ち上がりと、遅延素子２２４の一方の出力端子（図８中の上側の出力端子）から出力されるクロックの立ち上がりとの位相差を検出する。
【０２５５】
すなわち、ＰＤ１３１は、鈍り（スルーレートの調整）を含まない立ち上がりと、鈍り（スルーレートの調整）を含まない立ち上がりとの位相差を検出する。
【０２５６】
一方、ＤＣＣ回路用のＰＤ２４１は、遅延素子２２１の一方の入力端子（図８中の上側の入力端子）に入力されるクロックの立ち上がりと、遅延素子２２２の一方の出力端子（図８中の上側の出力端子）から出力されるクロックの立ち下がりとの位相差を検出する。
【０２５７】
遅延素子２２１の一方の入力端子（図８中の上側の入力端子）に入力されるクロックの立ち上がりは、鈍り（スルーレートの調整）を含まない立ち上がりである。これに対して、遅延素子２２２の一方の出力端子（図８中の上側の出力端子）から出力されるクロックの立ち下がりは、鈍り（スルーレートの調整）を含む立ち下がりである。
【０２５８】
ここで、ＰＤ２４１が遅延素子２２２の一方の出力端子（図８中の上側の出力端子）から出力されるクロックの立ち下がりの位相を検出するのは、この立ち下がりの位相は、遅延素子２２２の他方の出力端子（図８中の下側の出力端子）から出力されるクロックの立ち上がりの位相と等しいからである。
【０２５９】
従って、ＰＤ２４１は、実施の形態１のＰＤ１４１と同様に、クロックＣＬＫ＿ＩＮＰのデューティ誤差（Duty error）を検出することができる。
【０２６０】
また、ＰＤ１３１は、鈍り（スルーレートの調整）を含まない立ち上がりと、鈍り（スルーレートの調整）を含まない立ち上がりとの位相差を検出する。これに対して、ＰＤ２４１は、鈍り（スルーレートの調整）を含まない立ち上がりと、鈍り（スルーレートの調整）を含む立ち下がりとの位相差を検出する。
【０２６１】
このため、ＰＤ１３１を含むＤＬＬ回路のループと、ＰＤ２４１を含むＤＣＣ回路のループの応答性が異なることになり、ＤＬＬ回路とＤＣＣ回路の干渉を抑制することができる。
【０２６２】
実施の形態１のクロック生成回路１００では、ＤＬＬ回路に含まれるループフィルタ１３３のカットオフ周波数を、ＤＣＣ回路に含まれるループフィルタ１４３のカットオフ周波数とは異なるようにすることにより、ＤＬＬ回路とＤＣＣ回路の応答性が異なるようにした。
【０２６３】
これに対して、実施の形態２のクロック生成回路２００では、ＰＤ２４１がＰＤ１３１とはスルーレートの異なるクロックを検出することにより、ＤＬＬ回路とＤＣＣ回路の応答性が異なるようにすることができる。
【０２６４】
例えば、ＰＤ１３１を含むＤＬＬ回路のループの応答性を、ＰＤ２４１を含むＤＣＣ回路のループの応答性よりも早くすれば、ＤＣＣ回路とＤＣＣ回路との干渉を抑制できるとともに、ＤＣＣ回路によるクロックのデューティ比の補正よりもＤＬＬ回路によるクロックの位相の調整を優先させたクロック生成回路２００を提供することができる。
【０２６５】
なお、実施の形態１のクロック生成回路１００と同様に、ＤＣＣ回路の応答性をＤＬＬ回路の応答性よりも速くしてもよく、干渉が問題にならない場合は、ＤＣＣ回路とＤＬＬ回路の応答性を等しくしてもよい。
【０２６６】
また、ＰＤ１３１で検出するクロックの立ち上がりを立ち下がりに入れ替えるとともに、ＰＤ２４１で検出するクロックの立ち上がりと立ち下がりとを入れ替えて、上述の場合と同様に、ＤＬＬ回路におけるクロックの位相の調整と、ＤＣＣ回路におけるデューティ比の補正を両立させてもよい。
【０２６７】
以上、本発明の例示的な実施の形態のクロック生成回路について説明したが、本発明は、具体的に開示された実施の形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。
以上の実施の形態に関し、さらに以下の付記を開示する。
（付記１）
初段から最終段までの遅延時間が入力クロックの１周期分の時間に設定される２Ｎ個の遅延段を有する遅延部と、
前記遅延部の初段の遅延段の入力クロックと、最終段の遅延段の出力クロックとの位相差を検出し、位相差に応じた第１位相差信号を出力する第１位相検出部と、
前記第１位相検出部が出力する前記第１位相差信号を表す第１電流を出力する第１チャージポンプと、
前記第１チャージポンプが出力する第１電流を積分して得る第１電圧に基づき、前記遅延部の各遅延段の遅延量を調整する第１ループフィルタと、
前記遅延部の初段の遅延段の入力クロックと、Ｎ個目の遅延段の出力クロックとの位相差を検出し、位相差に応じた第２位相差信号を出力する第２位相検出部と、
前記第２位相検出部が出力する前記第２位相差信号を表す第２電流を出力する第２チャージポンプと、
前記第２チャージポンプが出力する第２電流を積分して得る第２電圧に基づき、前記遅延部の各遅延段の出力クロックのデューティ比を調整する第２ループフィルタと
を含む、クロック生成回路。
（付記２）
初段から最終段までの遅延時間が入力クロックの２Ｎ周期分の時間に設定される４Ｎ個の遅延段を有する遅延部と、
前記遅延部の初段の遅延段の入力クロックと、最終段の遅延段の出力クロックとの位相差を検出し、位相差に応じた第１位相差信号を出力する第１位相検出部と、
前記第１位相検出部が出力する前記第１位相差信号を表す第１電流を出力する第１チャージポンプと、
前記第１チャージポンプが出力する第１電流を積分して得る第１電圧に基づき、前記遅延部の各遅延段の遅延量を調整する第１ループフィルタと、
前記遅延部の初段の遅延段の入力クロックと、Ｎ個目又は３Ｎ個目の遅延段の出力クロックとの位相差を検出し、位相差に応じた第２位相差信号を出力する第２位相検出部と、
前記第２位相検出部が出力する前記第２位相差信号を表す第２電流を出力する第２チャージポンプと、
前記第２チャージポンプが出力する第２電流を積分して得る第２電圧に基づき、前記遅延部の各遅延段の出力クロックのデューティ比を調整する第２ループフィルタと
を含む、クロック生成回路。
（付記３）
前記第１ループフィルタと前記第２ループフィルタは、互いに帯域幅の異なるループフィルタである、付記１又は２記載のクロック生成回路。
（付記４）
前記第１チャージポンプと前記第２チャージポンプとはサイズが異なり、前記第１チャージポンプが出力する第１電流と、前記第２チャージポンプが出力する第２電流とは電流値が異なる、付記１乃至３のいずれか一項記載のクロック生成回路。
（付記５）
前記遅延部の前段に挿入され、前記遅延部の入力クロックの直流成分を遮断するキャパシタと、
一端が前記第２ループフィルタの出力端子に接続され、他端が前記キャパシタの出力端子と前記遅延部の入力端子との間に接続される抵抗器と
をさらに含み、
前記第２ループフィルタは、前記キャパシタを介して前記遅延部に入力される入力クロックに前記抵抗器を通じて前記第２電圧を重畳して、前記入力クロックの直流成分を調整することにより、前記遅延部の各遅延段の出力クロックのデューティ比を調整する、付記１乃至４のいずれか一項記載のクロック生成回路。
（付記６）
前記遅延部が有する遅延段は、差動入出力型のインバータであり、一方の入力クロックの立ち上がりと他方の入力クロックの立ち下がりとのスルーレート、又は、一方の入力クロックの立ち下がりと他方の入力クロックの立ち上がりとのスルーレートを調整した出力クロックを出力し、
前記第１位相検出部は、初段のインバータの差動入力クロックの一方の立ち上がりと、最終段のインバータの差動出力クロックの一方の立ち上がりとの位相差、又は、初段のインバータの差動入力クロックの一方の立ち下がりと、最終段のインバータの差動出力クロックの一方の立ち下がりとの位相差を検出し、
前記第２位相検出部は、初段のインバータの差動入力クロックの一方の立ち上がりと、Ｎ個目のインバータの差動出力クロックの一方の立ち下がりとの位相差、又は、初段のインバータの差動入力クロックの一方の立ち下がりと、Ｎ個目のインバータの差動出力クロックの一方の立ち上がりとの位相差を検出する、付記１又は２記載のクロック生成回路。
【符号の説明】
【０２６８】
１００、２００  クロック生成回路
１１０Ａ、１１０Ｂ  キャパシタ
１２０、２２０  遅延部
１２１、１２２、１２３、１２４、２２１、２２２、２２３、２２４  遅延素子
１３１、１４１  ＰＤ
１３２、１４２  ＣＰ
１３３、１４３  ループフィルタ
１５０Ａ、１５０Ｂ  抵抗器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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