(57)【特許請求の範囲】
【請求項１】
金属基板の上面に３次元パターンを形成する段階であって、前記金属基板の前記上面の前記３次元パターンが第１のレベルと第２のレベルとを有し、前記第１のレベルは前記第２のレベルよりも高い、３次元パターンを形成する段階と、
前記金属基板の前記上面の前記３次元パターンの前記第１のレベルおよび前記第２のレベルの上に第１のパターンを形成する段階であって、前記金属基板の前記上面に前記３次元パターンの前記第１のレベルおよび前記第２のレベルの上に形成された前記第１のパターンは、ｉ）誘電材料を用いて形成され、かつｉｉ）前記３次元パターンの前記第１のレベルの上に形成された前記誘電材料から、前記金属基板の前記上面の複数の第１の部分を露出させる、第１のパターンを形成する段階と、
前記金属基板の下面の部分を除去することにより、前記金属基板の前記下面に、前記誘電材料と組み合わせて第２のパターンを形成する段階と
を備え、
前記除去することは、前記誘電材料が前記金属基板の前記下面と実質的に同一平面となるように、前記金属基板の前記上面の前記３次元パターンの前記第２のレベルを除去することを含み、
前記金属基板の前記下面に半導体素子を結合する段階と、
ｉ）前記半導体素子とｉｉ）前記金属基板の前記下面との間に、複数の別個の電気接続部分を形成する段階と、
前記金属基板の前記上面の露出させられた前記複数の第１の部分のうち少なくとも１つに、プリント回路基板に結合される電気コネクタを結合する段階と
をさらに備える、方法。
【請求項２】
金属基板の上面に３次元パターンを形成する段階であって、前記金属基板の前記上面の前記３次元パターンが第１のレベルと第２のレベルとを有し、前記第１のレベルは前記第２のレベルよりも高い、３次元パターンを形成する段階と、
前記金属基板の前記上面の前記３次元パターンの前記第１のレベルおよび前記第２のレベルの上に第１のパターンを形成する段階であって、前記金属基板の前記上面に前記３次元パターンの前記第１のレベルおよび前記第２のレベルの上に形成された前記第１のパターンは、ｉ）誘電材料を用いて形成され、かつｉｉ）前記３次元パターンの前記第１のレベルの上に形成された前記誘電材料から、前記金属基板の前記上面の複数の第１の部分を露出させる、第１のパターンを形成する段階と、
前記金属基板の下面の部分を除去することにより、前記金属基板の前記下面に、前記誘電材料と組み合わせて第２のパターンを形成する段階と
を備え、
前記除去することは、前記誘電材料が前記金属基板の前記下面と実質的に同一平面となるように、前記金属基板の前記上面の前記３次元パターンの前記第２のレベルを除去することを含み、
前記金属基板の前記上面の露出させられた前記複数の第１の部分に表面処理を施す段階と、
前記金属基板の前記下面の複数の部分に、部分的に表面処理を施す段階と、
（ｉ）前記誘電材料の前記下面、および（ｉｉ）前記金属基板の前記下面のうち少なくとも一方に半導体素子を結合する段階と、
前記半導体素子と前記金属基板の前記下面の前記表面処理が施された前記複数の部分との間に複数の別個の電気接続部分を形成する段階と、
前記金属基板の前記上面の前記表面処理が施された前記複数の部分の少なくとも１つに、プリント回路基板に結合される電気コネクタを結合する段階と
をさらに備える、方法。
【請求項３】
前記金属基板の前記上面の露出させられた前記複数の第１の部分の１以上は、前記誘電材料により互いに電気絶縁される、請求項１または２に記載の方法。
【請求項４】
前記金属基板の前記上面の露出させられた前記複数の第１の部分のそれぞれの表面積は、前記金属基板の前記下面に露出させられた前記金属基板の表面積より小さい、請求項１から３のいずれか１項に記載の方法。
【請求項５】
前記金属基板の前記上面の露出させられた前記複数の第１の部分に表面処理を施す段階と、
前記金属基板の前記下面の複数の部分に、部分的に表面処理を施す段階と、
（ｉ）前記誘電材料の前記下面、および（ｉｉ）前記金属基板の前記下面のうち少なくとも一方に半導体素子を結合する段階と、
前記半導体素子と前記金属基板の前記下面の前記表面処理が施された前記複数の部分との間に複数の別個の電気接続部分を形成する段階と、
前記金属基板の前記上面の前記表面処理が施された前記複数の部分の少なくとも１つに、プリント回路基板に結合される電気コネクタを結合する段階と
をさらに備える、請求項１、３、４のいずれか１項に記載の方法。
【請求項６】
金属基板の上面に３次元パターンを形成する段階と、
前記金属基板の前記上面に絶縁材料を堆積させる段階と、
前記絶縁材料の部分を除去する段階であり、前記金属基板の前記上面と残っている前記絶縁材料とが実質的に同一平面となるようにする段階と、
前記金属基板の下面の部分を除去する段階であり、前記金属基板の前記下面が前記絶縁材料と実質的に同一平面となるようにする段階と、
（ｉ）前記金属基板の前記上面の１以上の部分を露出させる第１マスク層を前記金属基板の前記上面および前記絶縁材料に形成し、（ｉｉ）前記金属基板の前記下面の１以上の部分を露出させる第２マスク層を前記金属基板の前記下面および前記絶縁材料に形成する段階と
を備える、方法。
【請求項７】
前記金属基板の前記上面の露出させられた前記１以上の部分は、前記金属基板の前記上面の他の露出させられた前記１以上の部分のうち大部分と、前記絶縁材料により電気絶縁される、請求項６に記載の方法。
【請求項８】
前記金属基板の前記下面の露出させられた前記１以上の部分は、前記金属基板の前記下面の他の露出させられた前記１以上の部分のうち大部分と、前記絶縁材料により電気絶縁される、請求項７に記載の方法。
【請求項９】
前記金属基板の前記上面の前記露出させられた１以上の部分の大部分はそれぞれ、前記金属基板の前記下面の対応する露出させられた部分と導電する、請求項８に記載の方法。
【請求項１０】
前記第１マスク層の上面に半導体素子を結合する段階と、
（ｉ）前記半導体素子と（ｉｉ）前記金属基板の前記上面との間に、互いに電気絶縁される複数の別個の電気接続部分を形成する段階と、
前記金属基板の前記下面の露出させられた前記１以上の部分の少なくとも１つに、プリント回路基板に結合される電気コネクタを結合する段階と
をさらに備える、請求項６から９のいずれか１項に記載の方法。
【請求項１１】
前記金属基板の前記上面の露出させられた前記１以上の部分に表面処理を施す段階と、
前記金属基板の前記下面の露出させられた前記１以上の部分のそれぞれに、部分的に表面処理を施す段階と、
前記第１マスク層の下面に半導体素子を結合する段階と、
（ｉ）前記半導体素子と（ｉｉ）前記金属基板の前記下面の前記表面処理が施された前記１以上の部分のそれぞれとの間に複数の別個の電気接続部分を形成する段階と、
前記金属基板の前記上面の前記表面処理が施された前記１以上の部分の少なくとも１つに、プリント回路基板に結合される電気コネクタを結合する段階と
をさらに備える、請求項６から９のいずれか１項に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
［関連出願の相互参照］
本開示は、２０１１年１月２８日に提出された仮特許出願第６１／４３７，２００号、および２０１１年５月１２日に提出された米国仮特許出願第６１／４８５，４５３号の優先権を主張する、２０１２年１月２５日に提出された米国特許出願第１３／３５８，４０５の優先権を主張する。当該明細書はその全体が、本明細書と一致しない部分があればそれらの部分除き、あらゆる目的において参照により本願に組み込まれる。
【０００２】
本開示の実施形態は集積回路の分野に関し、より詳細には、半導体チップパッケージングの技術、構造、および構成に関する。
【０００３】
本明細書で示される背景技術の説明は、本開示の背景を一般的に示すことを目的とする。この背景技術のセクションで説明される範囲において、本発明者による発明、および出願時において従来技術として認められ得ない説明の態様は、明示又は黙示を問わず本開示の先行技術として認められない。
【０００４】
半導体パッケージは、１以上の半導体素子を収容する、金属、プラスチック、ガラス、セラミック、または他の材料からなる筐体である。一般的に半導体パッケージは衝撃および腐食から保護し、半導体パッケージ内の半導体素子を当該半導体パッケージの外部にある回路へ接続するのに用いられる接続ピン、またはリードを支持する。典型的には半導体パッケージは、複数の層、金属配線、およびボールパッドから構成される基板など、多数の部材を含む。典型的には、基板の複数の層のそれぞれを形成し、半導体素子をパッケージングするのに用いられる金属配線およびボールパッドを画定するには複数のパターニングの段階が必要となる。パターニングの段階数を最小限にすることにより、半導体素子の製造コストを削減できる。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本開示は、接続される半導体素子を支持するための基板を形成する方法に関する。
【０００６】
一態様において、３次元パターンが金属基板の上面に形成される。誘電体層が、３次元パターン上に堆積させられ、下地の金属基板を露出させるべくパターニングされる。金属基板の下面も、金属基板の上面に堆積させられた誘電材料を露出させるべく、パターニングされる。
【課題を解決するための手段】
【０００７】
他の態様において、３次元パターンが金属基板の上面に形成される。絶縁材料が金属基板の上面に堆積させられる。絶縁材料の部分が除去され、金属基板の上面と残っている絶縁材料とが実質的に同一平面となるようにされる。その後、金属基板の下面が、金属基板の上面に堆積させられた絶縁材料と実質的に同一平面となるよう、金属基板の下面の部分が除去される。その後、第１マスク層が基板の上面に形成され、併せて、第２マスク層が基板の下面に形成される。
【０００８】
さらに他の態様において、金属基板を、下地となる当該金属基板を露出させるべくパターニングされた絶縁材料と併せて用い、金属／誘電体基板が形成される。半導体素子が、パターニングされた金属／誘電体基板の上面に接続され、金属基板が当該金属基板の上面に堆積させられた絶縁材料と実質的に同一平面となるまで、金属基板の下面が研磨される。
【図面の簡単な説明】
【０００９】
本開示の実施形態は、添付の図面を参照して説明される以下の詳細な説明から容易に理解されるであろう。説明を容易にする目的で、同様の参照番号は同様の構成要素を指す。添付の図面に示され本明細書で説明される実施形態は、例示を目的とし、限定することを意図しない。
【図１】図１は、半導体パッケージの製造において用いることが出来る段階を説明するプロセスフロー図面を、当該プロセスフロー図面の各段階に対応する側面図面と共に示す。
【図２】図２は、半導体パッケージの製造において用いることが出来る段階を説明する他のプロセスフロー図面を、当該プロセスフロー図面の各段階に対応する側面図面と共に示す。
【図３】図３は、半導体パッケージの製造において用いることが出来る段階を説明する他のプロセスフロー図面を、当該プロセスフロー図面の各段階に対応する側面図面と共に示す。
【図４】図４は、半導体パッケージの製造において用いることが出来る段階を説明する他のプロセスフロー図面を、当該プロセスフロー図面の各段階に対応する側面図面と共に示す。
【発明を実施するための形態】
【００１０】
図１は、半導体パッケージの製造において用いることが出来る段階を説明するプロセスフロー図面１００を示す。図１は、プロセスフロー図面１００の各段階に対応する側面図面１０２も含む。各段階の側面図面は、プロセスフロー図面１００の段階の右側に位置する。
【００１１】
１０４において、金属基板１１４がパターニングされ、金属基板１１４の上面に３次元パターンが形成される。一実施形態において、金属基板１１４はエッチングされ、半導体パッケージの下地となるパターニングされた基板１１６が形成される。本実施形態において、パターニングされた基板１１６は２段階のパターンを有し、パターニングされた基板１１６の一部分がパターニングされた基板１１６の上面のエッチングされた部分よりも高い位置にある。パターニングされた基板１１６のエッチングされた部分は、半導体パッケージのサイズ、半導体パッケージの入力／出力接続部分の数、および、入力／出力接続部分に用いられるコネクタの種類に基づいて装置特有である、３次元パターンの基礎を形成する窪み、または溝を画定する。例えば、３次元パターンの構成は、Ｂａｌｌ−Ｇｒｉｄ  Ａｒｒａｙ（ＢＧＡ）、Ｑｕａｄ−Ｆｌａｔ  Ｐａｃｋ（ＱＦＰ）、Ｑｕａｄ−Ｆｌａｔ  Ｎｏ  Ｌｅａｄｓ（ＱＦＮ）、フリップチップ、ワイヤボンディング、または他の何らかの半導体パッケージング方式など適応されるべきパッケージング要件の種類に基づいて決定される。
【００１２】
他の実施形態において、上述したエッチングプロセスとは対照的に、めっきプロセスを用いて金属基板１１４へ追加の金属を追加し、金属基板の表面に３次元パターンを形成してもよい。
【００１３】
１０６において、誘電材料１１８を堆積させ、誘電材料１１８の部分を選択的に除去して下地のパターニングされた金属基板１１６の部分１２０ａ、１２０ｂを露出させることにより、パターニングされた基板１１６の上面に他のパターンを形成する。露出させられた部分１２０ａ、１２０ｂによって、半導体素子（図示せず）、または、パターニングされた金属基板１１６をプリント回路基板（図示せず）へと結合する外部の電気コネクタを電気接続するのに用いることが出来る接続領域が提供される。理解いただけるように、本実施形態において、上面の誘電材料１１８はパターニングされた金属基板１１６と重なり合っており、誘電材料の重なり部分１２２ａ、１２２ｂ、１２２ｃによって上部接続領域１２０ａ、１２０ｂを画定する。重なり部分１２２ｃは半導体素子、または、完成した半導体パッケージのプリント回路基板（図示せず）への接続を促す電気コネクタを支持することが出来る。
【００１４】
１０８において、パターニングされた金属基板１１６の下面が部分１２４ａ、１２４ｂにおいて誘電材料１１８と実質的に同一平面となるまでパターニングされた金属基板１１６の下面部分を選択的に除去することにより、パターニングされた金属基板１１６の下面にパターンが形成される。部分１２４ａ、１２４ｂの下面は、上述した上部接続領域１２０ａ、１２０ｂとは異なり重なり合う誘電材料１１８を何ら含まない下部接続領域を画定する。除去プロセスは、研削または化学機械研磨プロセスを含んでよく、代替的に、湿式または乾式化学エッチングプロセスを含んでよい。
【００１５】
一実施形態において、パターニングされた金属基板１１６の残っている部分１２４ａ、１２４ｂは、誘電材料１１８によって互いに電気絶縁されている。これらの金属領域１２４ａ、１２４ｂは、パターニングされた金属基板１１６の上部の頂部とパターニングされた金属基板１１６の下部との間の電流の流れを可能とする電気ビアホールを形成する。本実施形態において、残っている部分１２４ａ、１２４ｂの上部接続領域１２０ａ、１２０ｂの表面積は、重なり部分１２２ａ、１２２ｂ、１２２ｃがあるので、金属領域１２４ａ、１２４ｂの下面の下部接続領域の表面積よりも実質的に小さい。表面積の差は、用いられる（ＢＧＡ、ＱＦＮなど）半導体パッケージング方式、または（フリップチップ、ワイヤボンディングなど）素子の接続方式の種類などによって決まる。
【００１６】
他の実施形態において、金属領域１２４ａ、１２４ｂは互いに常に電気絶縁されていなくてもよく、一般的に、金属領域１２４ａ、１２４ｂの少なくとも大部分が互いに電気絶縁されている。
【００１７】
１１０において、用いられる所望される接続方式の接続強度を高めるべく、上部および下部接続領域のそれぞれに表面処理１２６、１２８を施してもよい。他の実施形態において、表面処理は必須ではなく、施されなくてもよい。そのような他の実施形態において、製造プロセスから特定の処理を省略してもよい。
【００１８】
１１２において、何らかの接着剤または技術を用いて、半導体素子１３０が金属領域１２４ｂの下面、および／または誘電材料領域１２２ｃの下面に結合される。金属領域１２４ａ、１２４ｂの下部接続領域の表面積は上部接続領域１２０ａ、１２０ｂの表面積よりも大きい。上面の接続領域の表面積が小さいことにより、接続領域１２０ａ、１２０ｂにおいて基板に結合される電気コネクタ１３４の密度を高めることが出来る。本実施形態において、電気コネクタはＢＧＡパッケージング構成を形成する金属球、またははんだボール１３４である。半導体素子１３０も金属線１３２を用いて、金属領域１２４ａ、１２４ｂにワイヤボンディングにより接続される。金属線１３２により、素子１３０との間で電気信号の送受信を行うための電子回路がプリント回路基板（図示せず）に対して提供される。例えば、金属線１３２、金属領域１２４ａ、１２４ｂ、および金属球１３４を介して、半導体素子１３０とプリント回路基板（図示せず）との間で信号が流れる。素子１３０により送受信される信号のインテグリティを保つべく、示される２つの金属領域１２４ａ、１２４ｂは互いに電気絶縁されている。金属線１３２および金属球１３４は、アルミニウム、金、銅、または銀により形成されていてもよい。
【００１９】
他の実施形態（図示せず）において、半導体素子１３０は、金属線１３２の代わりに金属球を介して金属領域１２４ａ、１２４ｂへ直接電気接続される。例えば、金属球を用いて素子１３０を基板に結合し、金属球１３４の他のセットにより、基板をプリント回路基板（図示せず）に結合する。
【００２０】
図２は、半導体パッケージの製造において用いることが出来る段階を説明するプロセスフロー図面２００を示し、プロセスフロー図面２００の各段階に対応する側面図面２０２も示す。各段階の側面図面は、プロセスフロー図面２００の段階の右側に位置する。
【００２１】
２０４において、金属基板２１４がパターニングされ、金属基板２１４の上面に３次元パターンが形成される。一実施形態において、金属基板２１４はエッチングされ、半導体パッケージの下地を含むパターニングされた基板２１６が形成される。本実施形態において、パターニングされた基板２１６は図１に示されるパターンと同様に２段階のパターンを有する。ここでもパターンは素子特有のものであり、所望されるパッケージング方式に応じて決定される。
【００２２】
他の実施形態において、上述したエッチングプロセスとは対照的に、めっきプロセスを用いて金属基板２１４へ追加の金属を追加し、金属基板の表面に３次元パターンを形成してもよい。
【００２３】
２０６において、絶縁材料２１８がパターニングされた金属基板２１６の上面に堆積させられる。絶縁材料は、エポキシ系材料（Ｉｎｔｅｒｖｉａ（登録商標）、Ｄｏｗ  Ｃｈｅｍｉｃａｌ  Ｃｏ．，１５００  Ｊｏｈｎ  Ｔｉｐｔｏｎ  Ｂｌｖｄ．，Ｐｅｎｎｓａｕｋｅｎ，ＮＪ  ０８１１０など）、またはシリコン系材料（ＳｉＯ２、Ｓｉ２Ｎ４、オルトケイ酸テトラエチル（ＴＥＯＳ）、ホウ素入りリン酸シリカガラス（ＢＰＳＧ）、またはリンケイ酸塩ガラス（ＰＳＧ）など）のうち何れかの種類のものであってよい。堆積プロセスは、絶縁材料をパターニングされた金属基板２１６に一致するよう適用することが出来る何らかの化学蒸着プロセスまたは化学浴を含んでよい。
【００２４】
２０８において、絶縁材料２１８がパターニングされ、絶縁材料２１８の部分が除去され、絶縁材料２１８を通して、パターニングされた金属基板２１６の部分２２０ａ、２２０ｂを露出するパターンを形成する。露出させられた部分２２０ａ、２２０ｂは、他の電気部材（図示せず）と電気通信を行う状態とされる上部接続領域と呼ぶこともある。パターニングプロセスは、リソグラフィおよびエッチング技術のうち何らかの種類のものによって実行され得る。本実施形態には、パターニングされた金属基板２１６に重なり合う誘電材料の部分２２４ａ、２２４ｂ、２２４ｃも含まれる。
【００２５】
２１０において、パターニングされた金属基板２１６の露出させられた部分２２０ａ、２２０ｂは材料２２６ａ、２２６ｂを用いてコーティングされるか処理され、パターニングされた金属基板２１６が腐食するのを防ぎ、および／または、他の電気コネクタをパターニングされた金属基板２１６へ適用する性能を高める。他の実施形態において、材料２２６ａ、２２６ｂはパターニングされた金属基板２１６へ適用されなくてもよく、電気コネクタは金属基板２１６へ直接適用される。
【００２６】
２１２において、半導体素子２２８は重なり部分２２４ｃに結合される。半導体素子２２８は何らかのワイヤボンディング技術を用いて、金属線２３０ａ、２３０ｂを介して、パターニングされた金属基板２１６へ電気接続される。
【００２７】
２１４において、パターニングされた金属基板２１６の下面が、研削、エッチング、または他の何らかの材料除去技術を用いて除去される。パターニングされた金属基板２１６の下面が絶縁材料２１８の下面と実質的に同一平面となるまで、パターニングされた金属基板２１６の下面の部分が除去される。除去プロセスが完了すると、金属線２１０ａ、２３０ｂは下地である同一の基板２１６の多くの異なる部分に結合されているが、金属線２３０ａ、２３０ｂの大部分が互いに電気絶縁されている。例えば、下部接続領域２３２ａ、２３２ｂが互いに電気絶縁されている。下部接続領域２３２ａ、２３２ｂに処理を施し、はんだボール（図示せず）へのはんだ付けを促してもよい。代替的に、はんだ付けプロセスは、下部接続領域２３２ａ、２３２ｂをプリント回路基板（図示せず）に対して同一平面となるよう固定することを可能とするＱＦＮパッケージング技術を可能とする。
【００２８】
図３は、半導体パッケージの製造において用いることが出来る段階を説明する他のプロセスフロー図面３００を示し、プロセスフロー図面３００の各段階に対応する側面図面３０２も示す。各段階の側面図面は、プロセスフロー図面３００の段階の右側に位置する。
【００２９】
３０４において、金属基板３１６がパターニングされ、金属基板３１６の上面に３次元パターンが形成される。一実施形態において、金属基板３１６はエッチングされ、半導体パッケージの下地を含むパターニングされた基板３１８が形成される。本実施形態において、パターニングされた基板３１８は図３の断面図に示すように２段階のパターンを有する。
【００３０】
３０６において、絶縁材料３２０がパターニングされた金属基板３１８の上面に堆積させられる。堆積プロセスは、絶縁材料をパターニングされた金属基板３１８に一致するよう適用することが出来る何らかの化学蒸着プロセスまたは化学浴を含んでよい。
【００３１】
３０８において、金属基板の部分３２４ａ、３２４ｂが上面および下面の両方に関し絶縁材料の部分３２２ａ、３２２ｂ、３２２ｃと実質的に同一平面となるまで、パターニングされた金属基板３１８および絶縁材料３２０の部分が除去される。例えば、除去プロセスは、研削または化学機械研磨プロセスを含んでよい。
【００３２】
３１０において、第１マスク層３２６が部分３２２、３２４の上面に適用され、第２マスク層３２８が部分３２２、３２４の下面へ適用される。第１マスク層３２６は、上面に堆積させられ、金属基板の部分３２４ａ、３２４ｂの部分３３０ａ、３３０ｂを露出するようパター二ングされる。第１マスク層３２６は、金属基板の部分３２４ａ、３２４ｂを互いに電気絶縁させる絶縁材料を含む。第２マスク層３２８は、部分３２２ａ、３２２ｂ、３２２ｃ、３２４ａ、３２４ｂの下面に堆積させられ、金属基板の部分３２４ｂの部分３３２を露出するようパター二ングされる。
【００３３】
一実施形態において、マスク層３２６、３２８は別々に堆積させられる。他の実施形態において、マスク層３２６、３２８は部分３２２ａ、３２２ｂ、３２２ｃ、３２４ａ、３２４ｂに同時に堆積させられる。マスク層３２６、３２８はそれぞれ同時に、または別々にパターニングされる。
【００３４】
３１２において、金属基板の露出させられた部分３３０ａ、３３０ｂ、３３２は材料３３４ａ、３３４ｂ、３３６を用いてコーティングされるか処理され、金属基板が腐食するのを防ぎ、および／または、他の電気コネクタを基板へ適用する性能を高める。他の実施形態において、露出させられた部分３３０ａ、３３０ｂ、３３２へ材料３３４ａ、３３４ｂ、３３６が適用されなくてもよく、電気コネクタは露出させられた部分３３０ａ、３３０ｂ、３３２へ直接適用される。代替的に、露出させられた部分３３０ａ、３３０ｂに材料３３４ａ、３３４ｂがコーティングされるが、露出させられた部分３３２にはコーティングされない。同様に、露出させられた部分３３２に材料３３６がコーティングされるが、露出させられた部分３３０ａ、３３０ｂにはコーティングされない。材料３３４ａ、３３４ｂ、３３６を適用するかしないかは、用いられるパッケージング技術、および半導体素子３３８に求められる性能または信頼性に応じて判断される。
【００３５】
３１４において、半導体素子３３８が第１マスク層３２６に結合される。一実施形態において素子は、金属線３４０ａ、３４０ｂを用いて、コーティングされた（または、パッケージング技術によってはコーティングされていない）露出させられた部分３３０ａ、３３０ｂへワイヤボンディングにより接続される。他の実施形態において、素子は、金属球（図示せず）などの電気コネクタを用いて（フリップチップなど）、コーティングされた（または、コーティングされていない）露出させられた部分３３０ａ、３３０ｂへ直接結合される。コーティングされた（または、コーティングされていない）露出させられた部分３３２は、露出させられた部分３３２をプリント回路基板（図示せず）に結合するのに用いられ得る他の電気コネクタも含む。一実施形態において、金属球、またははんだボール３４２を、コーティングされた（または、コーティングされていない）露出させられた部分３３２上の電気コネクタとして用いる。
【００３６】
図４は、半導体パッケージの製造において用いることが出来る段階を説明するプロセスフロー図面４００を示し、プロセスフロー図面４００の各段階に対応する側面図面４０２も示す。各段階の側面図面は、プロセスフロー図面４００の段階の右側に位置する。
【００３７】
４０４において、金属基板４１６がパターニングされ、金属基板４１８の上面に３次元パターンが形成される。一実施形態において、金属基板４１６はエッチングされ、半導体パッケージの下地を含むパターニングされた基板４１８が形成される。本実施形態において、パターニングされた基板４１８は断面図において、ここでは３段階である複数の段階のパターンを含むものとして示されている。他の実施形態において、３以上の段階を基板パターンとして用いてもよい。
【００３８】
４０６において、絶縁材料４２０がパターニングされた金属基板４１８の上面に堆積させられる。絶縁材料は、エポキシ系材料（Ｉｎｔｅｒｖｉａ（登録商標）、Ｄｏｗ  Ｃｈｅｍｉｃａｌ  Ｃｏ．，１５００  Ｊｏｈｎ  Ｔｉｐｔｏｎ  Ｂｌｖｄ．，Ｐｅｎｎｓａｕｋｅｎ，ＮＪ  ０８１１０など）、またはシリコン系材料（ＳｉＯ２、Ｓｉ２Ｎ４、オルトケイ酸テトラエチル（ＴＥＯＳ）、ホウ素入りリン酸シリカガラス（ＢＰＳＧ）、またはリンケイ酸塩ガラス（ＰＳＧ）など）のうち何れかの種類のものであってよい。堆積プロセスは、絶縁材料をパターニングされた金属基板４１８に一致するよう適用することが出来る何らかの化学蒸着プロセスまたは化学浴を含んでよい。
【００３９】
４０８において、パターニングされた金属基板４１８の上面が絶縁材料４２０の上面と実質的に同一平面となるよう、絶縁材料４２０が研磨されるか、またはエッチングされる。絶縁材料４２０を除去した後、金属基板４１８の部分４２２ａ、４２２ｂが露出させられる。これらの部分４２２ａ、４２２ｂは、電気接続部分が形成される上部接続領域を画定する。加えて、誘電材料４２０の部分４２４ａ、４２４ｂ、４２４ｃはパターニングされた金属基板４１８の露出させられた部分４２２ａ、４２２ｂと重なり合ったままとなる。
【００４０】
４１０において、パターニングされた金属基板４１８の下面が研磨されるかエッチングされ、パターニングされた金属基板４１８の下面を絶縁材料４２０の下面と実質的に同一平面とする。絶縁材料４２０を除去した後、パターニングされた金属基板４１８の部分４２６ａ、４２６ｂが露出させられる。これらの部分４２６ａ、４２６ｂは、電気接続部分が形成される下部接続領域を画定する。
【００４１】
４１２において、パターニングされた金属基板４１８の露出させられた部分４２２ａ、４２２ｂ、４２６ａ、４２６ｂは、材料４２８ａ、４２８ｂ、４３０ａ、４３０ｂを用いてコーティングされるか処理され、パターニングされた金属基板が腐食するのを防ぎ、および／または、他の電気コネクタを基板へ適用する性能を高める。他の実施形態において、露出させられた部分４２２ａ、４２２ｂ、４２６ａ、４２６ｂへ材料４２８ａ、４２８ｂが適用されなくてもよく、電気コネクタは露出させられた部分４２２ａ、４２２ｂ、４２６ａ、４２６ｂへ直接適用される。
【００４２】
４１４において、半導体素子４３２が絶縁部分４２４ｃの下面に結合される。半導体素子４３２は何らかのワイヤボンディング技術を用いて、金属線４３４ａ、４３４ｂを介して、露出させられた部分４２６ａ、４２６ｂへ電気接続される。その後、金属球４３６ａ、４３６ｂが、露出させられた部分４２２ａ、４２２ｂの下面に結合される。金属球４３６ａ、４３６ｂを用いて、露出させられた部分４２２ａ、４２２ｂがプリント回路基板（図示せず）へ接続される。
【００４３】
他の実施形態において、素子を絶縁部分４２４ｂの下面に直接結合する代わりに、金属球が、半導体素子４３２（図示せず）の下面に結合される。金属球は、半導体素子４３２に結合されると、その後、絶縁部分４２４ｂの下面に結合される（フリップチップなど）。
【００４４】
上記の説明においては、上下、上方／下方、および／または上面／下面など遠近法に基づく説明（ｐｅｒｓｐｅｃｔｉｖｅ−ｂａｓｅｄ  ｄｅｓｃｒｉｐｔｉｏｎｓ）を用いた。そのような説明は、理解を促すべく用いられており、本明細書に説明される実施形態の適用を何らかの特定の方向にのみに限定するわけではない。
【００４５】
様々な動作について、請求項に記載される主題を理解いただくのに最も有用なやり方で、順序に行われる複数の別個の動作として説明した。しかし、説明の順序は、これらの動作が必ずしも順序に依存するものとして解釈されるべきではない。特に、これらの動作は、示された通りの順序で実行されなくてもよい。説明された動作は、説明された実施形態におけるものとは異なる順序で実行されてもよい。様々な追加的な動作が実行されてもよく、および／または説明された動作は、他の実施形態において省略されてもよい。
【００４６】
説明においては、「一実施形態において」、「実施形態において」、または同様の表現が用いられるが、それぞれの表現は、同一の、または異なる実施形態の１以上を指してよい。さらに、本開示の実施形態に関して「備える」、「含む」、「有する」などといった用語は、同義語として用いられている。
【００４７】
チップ、集積回路、モノリシック素子、半導体素子、ダイ、およびマイクロ電子素子は、マイクロ電子分野において多くの場合、互換的に用いられる。当技術分野で一般的に理解いただけるように本願発明は、上記の全てに適用可能である。
【００４８】
本明細書において特定の実施形態を示し、説明してきたが、同様の目的を達成すべく設計された幅広い、代替の、および／または同様の実施形態または実施例が、本開示の態様から逸脱することなく、示され、説明されてきた実施形態に置き換わることが出来る。本開示は本明細書で説明された実施形態の適応例または変形例のいずれをも網羅することが意図されている。よって、本明細書に説明された実施形態が請求項およびその同等物のみによって限定されることが明白に意図されている。
【図１】
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【図２】
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【図３】
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【図４】
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