(57)【特許請求の範囲】
【請求項１】
切り替えトランジスタの導通状態をコンフィグレーションデータにより切り替えることで、論理状態を切り替えできる複数の演算回路と、
前記複数の演算回路のコンフィグレーションデータを書き換えることで前記論理状態を切り替えるコンフィグレーション状態切り替え回路と、
前記複数の演算回路の電源電圧の供給または停止を切り替える電源制御回路と、
前記複数の演算回路のコンフィグレーション状態、使用状況、使用頻度、及び最終使用時を記憶する状態記憶回路と、
前記コンフィグレーション状態、前記使用状況、前記使用頻度、及び前記最終使用時をもとに、前記コンフィグレーション状態切り替え回路及び前記電源制御回路の制御を行う演算状態制御回路と、を有し、
前記複数の演算回路の一は、酸化物半導体膜にチャネル形成領域が形成されるトランジスタを有する記憶回路及び第１の切り替え演算回路を有し、
前記複数の演算回路の他は、半導体基板またはＳＯＩ基板にチャネル形成領域が形成されるトランジスタを有する記憶回路及び第２の切り替え演算回路を有することを特徴とするプログラマブルロジックデバイス。
【請求項２】
請求項１において、
前記演算状態制御回路は、前記使用頻度をもとに前記複数の演算回路の使用頻度を判断し、前記判断の結果をもとに前記コンフィグレーションデータを記録する記憶回路を選択することを特徴とするプログラマブルロジックデバイス。
【請求項３】
請求項１または請求項２において、
前記複数の演算回路の使用頻度が高頻度及び中頻度の場合、前記コンフィグレーションデータを前記酸化物半導体膜にチャネル形成領域が形成されるトランジスタを有する記憶回路に記録することを特徴とするプログラマブルロジックデバイス。
【請求項４】
請求項１乃至請求項３のいずれか一において、
前記複数の演算回路の使用頻度が低頻度の場合、前記コンフィグレーションデータを前記半導体基板またはＳＯＩ基板にチャネル形成領域が形成されるトランジスタを有する記憶回路に記録することを特徴とするプログラマブルロジックデバイス。
【請求項５】
請求項１乃至請求項４のいずれか一において、
前記コンフィグレーション状態切り替え回路は、前記コンフィグレーション状態をもとに前記複数の演算回路の論理状態を検索し、前記検索の結果をもとに前記コンフィグレーションデータを書き換えることを特徴とするプログラマブルロジックデバイス。
【請求項６】
請求項１乃至請求項５のいずれか一において、
前記コンフィグレーション状態切り替え回路は、前記使用頻度及び前記最終使用時をもとに、前記コンフィグレーションデータを書き換えることを特徴とするプログラマブルロジックデバイス。
【請求項７】
請求項１乃至請求項６のいずれか一において、
前記電源制御回路は、前記使用頻度をもとに、前記複数の演算回路への電源電圧の供給を制御することを特徴とするプログラマブルロジックデバイス。
【請求項８】
請求項１乃至請求項７のいずれか一において、
前記最終使用時は、演算状態制御回路が有するタイマー回路をもとに更新されることを特徴とするプログラマブルロジックデバイス。
【請求項９】
請求項１乃至請求項８のいずれか一において、
前記複数の演算回路と前記コンフィグレーション状態切り替え回路との間には、前記切り替えトランジスタのゲートに接続された、酸化物半導体膜にチャネル形成領域が形成されるトランジスタが設けられており、前記電源制御回路からの電源電圧の停止時に、前記切り替えトランジスタのゲートに前記コンフィグレーションデータを保持することを特徴とするプログラマブルロジックデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
プログラマブルロジックデバイスに関する。
【背景技術】
【０００２】
プログラマブルロジックデバイス（ＰＬＤ：Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）は、製品出荷後にユーザーによる内部の論理回路の設計変更が可能なことから、試作品から量産品に至るまで利用が進んでいる。
【０００３】
ＰＬＤとしては、代表的にＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）がある。ＦＰＧＡは複数の論理回路を有し、メモリ部に格納されたデータ（コンフィギュレーションデータ）により、論理回路間の結線状態を切替えるスイッチのオン又はオフを制御することで、製造後における内部の論理状態の変更を可能にしている。
【０００４】
近年では、電源電圧が停止しても、論理回路の結線状態を保持可能なプログラマブルロジックデバイスにおいて、コンフィギュレーションメモリとして、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ−Ｏｎｌｙ  Ｍｅｍｏｒｙ）、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ＲＡＭ）等の不揮発性メモリを用いるプログラマブルロジックデバイスが提案されている（特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１０−２８５０１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、ＥＥＰＲＯＭは書込電圧が高い。このため、ＥＥＰＲＯＭをコンフィギュレーションメモリとして用いる場合、コンフィギュレーションデータを書き込むための昇圧回路が必要であり、プログラマブルロジックデバイスの高集積化及び低消費電力化に問題がある。
【０００７】
そこで、本発明の一態様は、電源電圧の供給の停止と電源電圧の供給とを切替える際のプログラマブルロジックデバイスにおいて、処理速度の向上及び低消費電力化を図ることを課題の一とする。
【課題を解決するための手段】
【０００８】
本発明の一態様は、切替えトランジスタの導通状態をコンフィグレーションデータにより切替えることで、論理状態を切替えできる複数の演算回路と、複数の演算回路のコンフィグレーションデータを書き換えることで論理状態を切替えるコンフィグレーション状態切替え回路と、複数の演算回路の電源電圧の供給または停止を切替える電源制御回路と、複数の演算回路のコンフィグレーション状態、電源電圧状態、使用頻度、及び最終使用時を記憶する状態記憶回路と、コンフィグレーション状態、電源電圧状態、使用頻度、及び最終使用時をもとに、コンフィグレーション状態切替え回路及び電源制御回路の制御を行う演算状態制御回路と、を有し、複数の演算回路の一は、酸化物半導体膜にチャネル形成領域が形成されるトランジスタを有する記憶回路及び第１の切り替え演算回路を有し、複数の演算回路の他は、半導体基板またはＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板にチャネル形成領域が形成されるトランジスタを有する記憶回路及び第２の切り替え演算回路を有するプログラマブルロジックデバイスである。
【０００９】
本発明の一態様は、切替えトランジスタの導通状態をコンフィグレーションデータにより切替えることで、論理状態を切替えできる複数の演算回路と、複数の演算回路のコンフィグレーションデータを書き換えることで論理状態を切替えるコンフィグレーション状態切替え回路と、複数の演算回路の電源電圧の供給または停止を切替える電源制御回路と、複数の演算回路のコンフィグレーション状態、使用状況、使用頻度、及び最終使用時を記憶する状態記憶回路と、コンフィグレーション状態、使用状況、使用頻度、及び最終使用時をもとに、コンフィグレーション状態切替え回路及び電源制御回路の制御を行う演算状態制御回路と、を有し、複数の演算回路の一は、酸化物半導体膜にチャネル形成領域が形成されるトランジスタを有する記憶回路及び第１の切り替え演算回路を有し、複数の演算回路の他は、半導体基板またはＳＯＩ基板にチャネル形成領域が形成されるトランジスタを有する記憶回路及び第２の切り替え演算回路を有するプログラマブルロジックデバイスである。
【００１０】
本発明の一態様において、演算状態制御回路は、使用頻度をもとに複数の演算回路の使用頻度を判断し、該判断の結果をもとにコンフィグレーションデータを記録する記憶回路を選択することが好ましい。なお、複数の演算回路の使用頻度が高頻度及び中頻度の場合、コンフィグレーションデータを酸化物半導体膜にチャネル形成領域が形成されるトランジスタを有する記憶回路に記録する。また、複数の演算回路の使用頻度が低頻度の場合、コンフィグレーションデータを半導体基板またはＳＯＩ基板にチャネル形成領域が形成されるトランジスタを有する記憶回路に記録する。
【００１１】
本発明の一態様において、コンフィグレーション状態切替え回路は、コンフィグレーション状態をもとに複数の演算回路の論理状態を検索し、該検索の結果をもとにコンフィグレーションデータを書き換えることが好ましい。
【００１２】
本発明の一態様において、コンフィグレーション状態切り替え回路は、使用頻度及び最終使用時をもとに、前記コンフィグレーションデータを書き換えることが好ましい。
【００１３】
本発明の一態様において、電源制御回路は、使用頻度をもとに、複数の演算回路への電源電圧の供給を制御することが好ましい。
【００１４】
本発明の一態様において、最終使用時は、演算状態制御回路が有するタイマー回路をもとに更新されることが好ましい。
【００１５】
本発明の一態様において、複数の演算回路とコンフィグレーション状態切り替え回路との間には、切り替えトランジスタのゲートに接続された、酸化物半導体膜にチャネル形成領域が形成されるトランジスタが設けられており、電源制御回路からの電源電圧の停止時に、切り替えトランジスタのゲートに前記コンフィグレーションデータを保持することが好ましい。
【発明の効果】
【００１６】
本発明の一態様により、電源電圧の供給の停止と電源電圧の供給とを切替える際のプログラマブルロジックデバイスにおいて、処理速度の向上及び低消費電力化を図ることができる。
【図面の簡単な説明】
【００１７】
【図１】プログラマブルロジックデバイスを説明するブロック図である。
【図２】演算回路の使用頻度を説明する図である。
【図３】プログラマブルロジックデバイスを説明するブロック図である。
【図４】演算状態制御回路を説明するブロック図である。
【図５】状態記憶回路を説明するブロック図である。
【図６】コンフィグレーション状態切替え回路を説明するブロック図である。
【図７】電源制御回路を説明するブロック図である。
【図８】演算回路を説明する回路図である。
【図９】プログラマブルロジックデバイスの演算回路の使用頻度と電源制御を説明するタイミングチャートである。
【図１０】プログラマブルロジックデバイスの演算回路の使用頻度と電源制御を説明するフローチャートである。
【図１１】プログラマブルロジックデバイスの演算回路の書込み及び上書き動作を説明するフローチャートである。
【図１２】プログラマブルロジックデバイスの演算回路の書込み及び上書き動作を説明するタイミングチャートである。
【図１３】プログラマブルロジックデバイスの作製工程を示す図である。
【図１４】プログラマブルロジックデバイスの作製工程を示す図である。
【図１５】プログラマブルロジックデバイスの作製工程を示す図である。
【図１６】プログラマブルロジックデバイスの作製工程を示す図である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明の構成は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じ物を指し示す符号は異なる図面間において共通とする。
【００１９】
なお、各実施の形態の図面等において示す各構成の、大きさ、層の厚さ、信号波形、又は領域は、明瞭化のために誇張されて表記している場合がある。よって、必ずしもそのスケールに限定されない。
【００２０】
なお、ＡとＢとが接続されている、と明示的に記載する場合は、ＡとＢとが電気的に接続されている場合と、ＡとＢとが機能的に接続されている場合と、ＡとＢとが直接接続されている場合とを含むものとする。
【００２１】
なお本明細書にて用いる第１、第２、第３、乃至第Ｎ（Ｎは自然数）という用語は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
【００２２】
（実施の形態１）
本実施の形態では、開示する発明の一態様に係るプログラマブルロジックデバイスの回路構成について、図１乃至図７を参照して説明する。
【００２３】
図１にプログラマブルロジックデバイスの構成を示す。プログラマブルロジックデバイス１００は、演算状態制御回路１０１、状態記憶回路１０２、コンフィグレーション状態切替え回路１０３、電源制御回路１０４、及び演算回路部１０５を有する。演算回路部１０５は、不揮発性の記憶回路１１２ａ及び切替演算回路１１３ａを有する演算回路１０９ａと、揮発性の記憶回路１１２ｂ及び切替演算回路１１３ｂを有する演算回路１０９ｂとを有する。
【００２４】
演算状態制御回路１０１は、コマンドデコーダ回路１０６からの命令信号（コマンド信号）及び状態記憶回路１０２の記憶データをもとに、コンフィグレーション状態切替え回路１０３及び電源制御回路１０４を制御するための回路である。なおコマンドデコーダ回路１０６は、プログラマブルロジックデバイス１００の外部からの信号を解析して、演算状態制御回路１０１に送信する回路である。
【００２５】
状態記憶回路１０２は、演算回路部１０５が有する複数の演算回路１０９ａ、１０９ｂ（ＡＬＵ回路ともいう。ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ  ａｎｄ  Ｌｏｇｉｃ  Ｕｎｉｔ）の状態を記憶するための回路である。例えば複数の演算回路１０９ａ、１０９ｂのそれぞれにおけるコンフィグレーション状態、使用状況、使用頻度、及び最終使用時に関する状態を記憶データとして記憶する回路である。
【００２６】
なお、コンフィグレーション状態とは、演算回路１０９ａ、１０９ｂに書込まれたコンフィグレーションデータに基づく回路の論理状態のデータのことをいう。使用頻度とは、演算回路の使用頻度であり、以下に示す高頻度、中頻度、及び低頻度に分けられる。使用状況とは、演算回路１０９ａ、１０９ｂの使用状況であり、演算回路が使用されているかどうかを表すデータである。最終使用時に関する状態は、演算回路１０９ａ、１０９ｂの論理状態が切り替わってから該演算回路１０９ａ、１０９ｂを最後に用いた時間を記憶するものである。
【００２７】
ここで、本明細書では、演算の使用頻度を、使用されていない時間（以下、使用インターバル期間Ｔとする。）によって、高頻度、中頻度、及び低頻度の３段階に分ける。各使用頻度に関し、図２を用いて説明する。
【００２８】
高頻度とは、使用インターバル期間Ｔ＿ｈが、ＯＮ状態からＯＦＦ状態への処理時間Ｔ１、省電力が見込められる最低限のＯＦＦ時間Ｔ２、及びＯＦＦ状態からＯＮ状態への処理時間Ｔ３の総和より短い場合をいう。図２においては、使用インターバル期間Ｔ＿ｈが処理時間Ｔ１より短い形態を示す。高頻度の演算回路は、使用インターバル期間Ｔ＿ｈにおいて書込時間Ｔ４を含まないため、演算処理のたびに書込みまたは上書き処理を必要としない不揮発性の記憶回路を有する演算回路である。
【００２９】
中頻度とは、使用インターバル期間Ｔ＿ｍが、処理時間Ｔ１、ＯＦＦ時間Ｔ２、及び処理時間Ｔ３の総和以上であり、且つ処理時間Ｔ１、ＯＦＦ時間Ｔ２、処理時間Ｔ３、及び書込み時間Ｔ４の総和未満の場合をいう。中頻度の演算回路は、使用インターバル期間Ｔ＿ｍにおいて書込時間Ｔ４を含まないため、演算処理のたびに書込みまたは上書き処理を必要としない不揮発性の記憶回路を有する演算回路である。また、使用インターバル期間Ｔ＿ｍにおいてＯＦＦ時間Ｔ２を有するため、消費電力を低減することができる。
【００３０】
低頻度とは、使用インターバル期間Ｔ＿ｌが、処理時間Ｔ１、ＯＦＦ時間Ｔ２、処理時間Ｔ３、及び書込み時間Ｔ４の総和以上である場合をいう。低頻度の演算回路は、使用インターバル期間Ｔ＿ｌにおいて書込時間Ｔ４を含むため、演算処理のたびに書込みまたは上書き処理をすることが可能であり、揮発性の記憶回路を有する演算回路である。また、使用インターバル期間Ｔ＿ｌにおいてＯＦＦ時間Ｔ２を有するため、消費電力を低減することができる。
【００３１】
コンフィグレーション状態切替え回路１０３は、各演算回路１０９ａ、１０９ｂに書き込むコンフィグレーションデータを演算状態制御回路１０１の制御に応じて書き換えるための回路である。具体的に、コンフィグレーション状態切替え回路１０３は、演算回路１０９ａ、１０９ｂがとりえる論理状態に切替え可能なコンフィグレーションデータを記憶しておき、演算状態制御回路１０１の制御信号に応じて必要なコンフィグレーションデータを所定の演算回路に出力するための回路である。
【００３２】
電源制御回路１０４は、電源回路１０７からの電源電圧を演算状態制御回路１０１の制御に応じて、各演算回路１０９ａ、１０９ｂに供給するか停止するかを制御するための回路である。なお、電源電圧を供給するか停止するかについては、状態記憶回路１０２の記憶データに応じて切替えが制御されることとなる。
【００３３】
演算回路部１０５には、データ入出力バス１０８を介して入力データ及び出力データが入出力される。また、演算回路部１０５は複数の演算回路１０９ａ、１０９ｂを有する。複数の演算回路１０９ａ、１０９ｂは、コンフィグレーション状態切替え回路１０３からのコンフィグレーションデータを各演算回路１０９ａ、１０９ｂに入力するためのコンフィグレーションバス１１０に接続されている。また、複数の演算回路１０９ａ、１０９ｂは、電源制御回路１０４からの電源電圧を各演算回路１０９ａ、１０９ｂに入力するための電源電圧バス１１１に接続されている。
【００３４】
演算回路１０９ａ、１０９ｂは、コンフィグレーションデータを記憶可能な記憶回路１１２ａ、１１２ｂ、及び記憶回路１１２ａ、１１２ｂに記憶されたコンフィグレーションデータに応じて導通状態が切替え可能な切替えトランジスタにより、論理状態が切替え可能な切替演算回路１１３ａ、１１３ｂを有する。
【００３５】
演算回路１０９ａが有する記憶回路１１２ａは、不揮発性の記憶回路であり、代表的には、フラッシュメモリ、強誘電体メモリ（ＦｅＲＡＭ）、磁気抵抗メモリ（ＭＲＡＭ）、相変化メモリ（ＰＲＡＭ）、抵抗変化型メモリ（ＲｅＲＡＭ）等がある。また、記憶回路１１２ａを酸化物半導体膜にチャネル形成領域が形成されるトランジスタ１２１ａで作製することができる。不揮発性である記憶回路１１２ａには、使用頻度が高頻度及び中頻度である演算のコンフィグレーションデータが記憶される。
【００３６】
記憶回路１１２ａが不揮発性であるため、プログラマブルデバイスがＯＮ状態からＯＦＦ状態となるときに、コンフィグレーションデータを別の記憶回路に退避する必要がない。また、プログラマブルデバイスがＯＦＦ状態からＯＮ状態となるときに、演算回路を演算処理するたびにコンフィグレーションデータを書込むまたは上書きする必要がない。なお、不揮発性の記憶回路は、揮発性の記憶回路と比較して書替え速度及び上書き速度が遅いが、コンフィグレーションデータを書込むまたは上書きする回数が少ないため、プログラマブルデバイスの動作速度に影響が少ない。
【００３７】
演算回路１０９ｂが有する記憶回路１１２ｂは、揮発性の記憶回路であり、代表的には、スタティックメモリ（ＳＲＡＭ）、ダイナミックメモリ（ＤＲＡＭ）等の半導体基板またはＳＯＩ基板にチャネル形成領域が形成されるトランジスタを有する記憶回路がある。揮発性である記憶回路１１２ｂには、使用頻度が低頻度である演算のコンフィグレーションデータが記憶される。
【００３８】
コンフィグレーションデータを退避させずに電源が遮断され、データが消えてしまっても、使用頻度が低頻度なので再書込みの必要性が少なく、また書込速度が速いため、プログラマブルデバイスがＯＮ状態からＯＦＦ状態となるときに、コンフィグレーションデータを別の記憶回路に退避する必要がない。また、プログラマブルデバイスがＯＦＦ状態からＯＮ状態となるときに、演算回路を演算処理するたびにコンフィグレーションデータを書込むまたは上書きする。なお、使用頻度が低頻度であるため、演算処理するたびにコンフィグレーションデータを書込みまたは上書きしても、プログラマブルデバイスの動作速度に影響がない。また、揮発性の記憶回路は、不揮発性の記憶回路と比較して書替え速度及び上書き速度が早いため、プログラマブルデバイスの動作速度に影響が少ない。
【００３９】
なお、演算回路１０９ａ、１０９ｂはマトリクス状に設けられ、複数の演算回路の間を行方向または列方向に延設してコンフィグレーションバス１１０及び電源電圧バス１１１を設ける構成とすればよい。なお、演算回路１０９ａ、１０９ｂは必ずしもマトリクス状に設ける必要はなく、例えば、行方向または列方向に隣接させて設け、コンフィグレーションバス１１０及び電源電圧バス１１１を行方向または列方向に延設して設けてもよい。
【００４０】
ここで、図３に図１に示した演算回路１０９ａ、１０９ｂの詳細な構成について示す。ここでは、記憶回路１１２ａとして、酸化物半導体膜にチャネル形成領域が形成されるトランジスタ１２１ａを用い、記憶回路１１２ｂとして、ＳＲＡＭを用いる一構成例を用いて説明する。
【００４１】
図３に示す演算回路１０９ａは、記憶回路１１２ａ及び切替演算回路１１３ａを有する。演算回路１０９ｂは、記憶回路１１２ｂ及び切替演算回路１１３ｂを有する。図３では、各演算回路は１つの記憶回路、及び１つの切替演算回路を有する構成を例示したが、記憶回路及び切替回路をそれぞれ複数有してもよい。
【００４２】
コンフィグレーションバス１１０は、記憶回路１１２ａ、及び記憶回路１１２ｂごとに異なるコンフィグレーションデータが入力されるよう複数の配線を有する。切替演算回路１１３ａ及び切替演算回路１１３ｂには、データ入出力バス１０８を介して入力データが入力され、切替演算回路１１３ａ及び切替演算回路１１３ｂによる論理状態に応じた出力データを出力する。
【００４３】
記憶回路１１２ａは、酸化物半導体膜にチャネル形成領域が形成されるトランジスタ１２１ａを有している。また、切替演算回路１１３ａは、複数の論理回路１２２、及びトランジスタ１２１ａごとに設けられた切替えトランジスタ１２３を有する。
【００４４】
記憶回路１１２ｂは、ＳＲＡＭ１２１ｂを有している。また、切替演算回路１１３ｂは、複数の論理回路１２２、及びＳＲＡＭ１２１ｂごとに設けられた切替えトランジスタ１２３を有する。
【００４５】
切替えトランジスタ１２３は、導通状態を制御することで論理回路１２２間の結線状態を制御することができる。結線状態を制御することで、切替演算回路１１３ａ、１１３ｂは論理状態を切替えることができる。
【００４６】
なお、記憶回路１１２ａが有するトランジスタ１２１ａは、トランジスタのオフ電流を低減することにより、切替えトランジスタ１２３のゲート電位の保持が可能となる。従って図３の構成により、電源電圧の供給を停止しても切替演算回路１１３ａ内の論理回路１２２間の結線状態を保持できる。
【００４７】
また、図３の構成では、トランジスタのオフ電流を低減することで切替えトランジスタのゲート電位を保持する構成とすることにより、コンフィグレーションデータの保持を可能にするものである。従って、図３に示すトランジスタの導通状態と非導通状態を切替えてコンフィグレーションデータの書き換え及び保持を行う構成は、構造変化の繰り返しによりコンフィグレーションデータを書き換え及び保持を行う構成に比べて、記憶素子の劣化を低減することができる。
【００４８】
なお、本明細書で説明するオフ電流とは、トランジスタが非導通状態のときに、ソースとドレインの間に流れる電流をいう。ｎチャネル型のトランジスタ（例えば、閾値電圧が０乃至２Ｖ程度）では、ゲートとソースとの間に印加される電圧が負の電圧の場合に、ソースとドレインとの間を流れる電流のことをいう。
【００４９】
本実施の形態では、記憶回路１１２ａが有するトランジスタ１２１ａのオフ電流を極力低減するための構成として、酸化物半導体膜にチャネル形成領域が形成されるトランジスタを用いる。なお、図面において、図３に示すように、トランジスタ１２１ａには、酸化物半導体膜にチャネル形成領域が形成されるトランジスタであることを示すために、ＯＳの符号を付している。
【００５０】
記憶回路１１２ｂが有するＳＲＡＭ１２１ｂは、酸化物半導体膜にチャネル形成領域が形成されるトランジスタ１２１ａと比較して高速動作が可能である。このため、ＯＮ状態において高速動作が可能であると共に、書換えを高速に行うことができる。
【００５１】
ここで、トランジスタ１２１ａのチャネル形成領域が形成される酸化物半導体について、説明する。トランジスタ１２１ａのチャネル形成領域に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）若しくは亜鉛（Ｚｎ）を含むことが好ましい。または、ＩｎとＺｎの双方を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすため、それらと共に、スタビライザーの一または複数を有することが好ましい。
【００５２】
スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、またはジルコニウム（Ｚｒ）等がある。
【００５３】
また、他のスタビライザーとしては、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）等がある。
【００５４】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属酸化物であるＩｎ−Ｚｎ系金属酸化物、Ｓｎ−Ｚｎ系金属酸化物、Ａｌ−Ｚｎ系金属酸化物、Ｚｎ−Ｍｇ系金属酸化物、Ｓｎ−Ｍｇ系金属酸化物、Ｉｎ−Ｍｇ系金属酸化物、Ｉｎ−Ｇａ系金属酸化物、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ系金属酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系金属酸化物、Ｉｎ−Ｓｎ−Ｚｎ系金属酸化物、Ｓｎ−Ｇａ−Ｚｎ系金属酸化物、Ａｌ−Ｇａ−Ｚｎ系金属酸化物、Ｓｎ−Ａｌ−Ｚｎ系金属酸化物、Ｉｎ−Ｈｆ−Ｚｎ系金属酸化物、Ｉｎ−Ｌａ−Ｚｎ系金属酸化物、Ｉｎ−Ｃｅ−Ｚｎ系金属酸化物、Ｉｎ−Ｐｒ−Ｚｎ系金属酸化物、Ｉｎ−Ｎｄ−Ｚｎ系金属酸化物、Ｉｎ−Ｓｍ−Ｚｎ系金属酸化物、Ｉｎ−Ｅｕ−Ｚｎ系金属酸化物、Ｉｎ−Ｇｄ−Ｚｎ系金属酸化物、Ｉｎ−Ｔｂ−Ｚｎ系金属酸化物、Ｉｎ−Ｄｙ−Ｚｎ系金属酸化物、Ｉｎ−Ｈｏ−Ｚｎ系金属酸化物、Ｉｎ−Ｅｒ−Ｚｎ系金属酸化物、Ｉｎ−Ｔｍ−Ｚｎ系金属酸化物、Ｉｎ−Ｙｂ−Ｚｎ系金属酸化物、Ｉｎ−Ｌｕ−Ｚｎ系金属酸化物、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系金属酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系金属酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系金属酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系金属酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系金属酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系金属酸化物を用いることができる。
【００５５】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系金属酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
【００５６】
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
【００５７】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）、あるいはＩｎ：Ｇａ：Ｚｎ＝３：１：２（＝１／２：１／６：１／３）の原子数比のＩｎ−Ｇａ−Ｚｎ系金属酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系金属酸化物やその組成の近傍の酸化物を用いるとよい。
【００５８】
しかし、これらに限られず、必要とする半導体特性及び電気特性（電界効果移動度、しきい値電圧、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
【００５９】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系金属酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系金属酸化物でも、バルク内欠陥密度を低くすることにより移動度を上げることができる。
【００６０】
また、酸化物半導体は、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。このように、エネルギーギャップの広い酸化物半導体を用いることで、トランジスタのオフ電流を低減することができる。
【００６１】
酸化物半導体は単結晶でも、非単結晶でもよい。非単結晶の場合、アモルファスより高い電界効果移動度が見込める多結晶またはＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒともいう。）であることが好ましい。また非単結晶の場合、アモルファスでも良い。また、アモルファス中に結晶性を有する部分を含む構造でもよい。なお、アモルファス中に含まれる結晶性を有する部分は、１ｎｍ以上１０ｎｍ未満のサイズの微結晶であってもよい。すなわち、酸化物半導体は、アモルファスでも良く、トランジスタにおける電界効果移動度の向上や信頼性を高めるためには酸化物半導体中に結晶成分を含む非アモルファスであることがより好ましい。
【００６２】
なお、酸化物半導体が、ＣＡＡＣ−ＯＳ、微結晶酸化物半導体、非晶質酸化物半導体の混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、を有する。また、混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、の積層構造を有してもよい。
【００６３】
酸化物半導体は、複数の結晶部を有し、当該結晶部のｃ軸が被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃っていることが好ましい。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。そのような酸化物半導体膜の一例としては、ＣＡＡＣ−ＯＳ膜がある。ＣＡＡＣ−ＯＳは、例えば、ｃ軸配向し、ａ軸または／およびｂ軸はマクロに揃っていない。
【００６４】
ＣＡＡＣ−ＯＳは、完全な非晶質ではない。ＣＡＡＣ−ＯＳは、結晶部及び非晶質部を有する結晶−非晶質混相構造の酸化物半導体を有している。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳに含まれる非晶質部と結晶部との境界、結晶部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳには明確な粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳは、粒界に起因する電子移動度の低下が抑制される。
【００６５】
ＣＡＡＣ−ＯＳに含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸及びｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８０°以上１００°以下、好ましくは８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−１０°以上１０°以下、好ましくは−５°以上５°以下の範囲も含まれることとする。なお、酸化物半導体膜を構成する酸素の一部は窒素で置換されてもよい。
【００６６】
なお、ＣＡＡＣ−ＯＳにおいて、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳの形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳへ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
【００６７】
ＣＡＡＣ−ＯＳに含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳの形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。また、結晶部は、成膜したとき、または成膜後に加熱処理などの結晶化処理を行ったときに形成される。従って、結晶部のｃ軸は、ＣＡＡＣ−ＯＳが形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃う。
【００６８】
ＣＡＡＣ−ＯＳを用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
【００６９】
酸化物半導体内の水素を徹底的に排除することで高純度化された酸化物半導体膜にチャネル形成領域が形成されるトランジスタは、オフ電流を１００ｚＡ／μｍ以下、好ましくは１０ｚＡ／μｍ以下、更に好ましくは１ｚＡ／μｍ以下にすることができる。よって、このオフ電流が、結晶性を有するシリコンを用いたトランジスタのオフ電流に比べて著しく低い。その結果、トランジスタ１２１ａが非導通状態である時、切替えトランジスタ１２３のゲート電位を長期間にわたり保持することができる。
【００７０】
なお、酸化物半導体において、アルカリ金属またはアルカリ土類金属の濃度は、１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下であることが望ましい。アルカリ金属及びアルカリ土類金属は、酸化物半導体と結合するとキャリアが生成されることがあり、トランジスタのオフ電流の上昇の原因となるためである。
【００７１】
また、酸化物半導体には、５×１０１８ａｔｏｍｓ／ｃｍ３以下の窒素が含まれてもよい。
【００７２】
なお、上記において、酸化物半導体材料の代わりに酸化物半導体材料と同等のオフ電流特性が実現できる材料を用いても良い。例えば、炭化シリコンをはじめとするワイドギャップ材料（より具体的には、例えば、エネルギーギャップＥｇが３ｅＶより大きい半導体材料）などを適用することができる。また、トランジスタの代わりにＭＥＭＳスイッチ等を用いて配線間の接続を切り離すことにより、切替えトランジスタ１２３のゲート電位の保持を実現する構成としてもよい。
【００７３】
次に、図４に図１に示した演算状態制御回路１０１の詳細な構成について示す。図４に示す演算状態制御回路１０１は、入出力部１３１、制御回路部１３２、タイマー回路１３３及び状態記憶回路読み出し書込み制御回路１３４を有する。
【００７４】
入出力部１３１は、コマンドデコーダ回路１０６からの命令信号が入力され、制御回路部１３２に命令信号を出力する回路である。
【００７５】
制御回路部１３２は、入出力部１３１からの命令信号、及び状態記憶回路読み出し書込み制御回路１３４を介した状態記憶回路１０２の記憶データをもとに、コンフィグレーション状態切替え回路１０３及び電源制御回路１０４を制御するための回路である。例えば、制御回路部１３２は、命令信号が入力データの論理和を出力データとして出力する命令である場合、状態記憶回路１０２の記憶データをもとに該当する論理和の演算が可能な演算回路が演算回路部１０５にあるかの記憶データと併せて、コンフィグレーション状態切替え回路１０３及び電源制御回路１０４を制御する回路である。
【００７６】
タイマー回路１３３は、各演算回路１０９ａ、１０９ｂが最後に演算を行った時間を検出するための回路である。タイマー回路１３３はカウンター回路等を用いて構成すればよい。
【００７７】
状態記憶回路読み出し書込み制御回路１３４は、コンフィグレーション状態切替え回路１０３及び電源制御回路１０４を制御するための記憶データを状態記憶回路１０２から読み出し、且つ命令信号に応じた演算回路１０９での最終使用時、使用イネーブル、コンフィグレーション状態、使用頻度等を書き込むための回路である。
【００７８】
次に、図５に、図１に示した状態記憶回路１０２の詳細な構成について示す。図５に示す状態記憶回路１０２は、入出力部１４１、及び複数の記憶回路１４２＿１乃至１４２＿Ｎ（Ｎは自然数）、１５０を有する。なお、図５では複数の記憶回路１４２＿１乃至１４２＿Ｎ、１５０に分けて示しているが、一つの記憶回路内の記憶領域を複数の領域に分けて複数の記憶回路１４２＿１乃至１４２＿Ｎ、１５０と同様の機能を得る構成であってもよい。
【００７９】
入出力部１４１は、演算状態制御回路１０１からの書込み信号が入力され、演算状態制御回路１０１に記憶データを出力するための回路である。
【００８０】
状態記憶回路１０２は、演算回路部１０５が有する複数の演算回路１０９ａ、１０９ｂの状態を記憶するため、複数の記憶回路１４２＿１乃至１４２＿Ｎを複数の演算回路１０９ａ、１０９ｂに対応して有している。複数の記憶回路１４２＿１乃至１４２＿Ｎは、それぞれ複数の演算回路１０９ａ、１０９ｂのコンフィグレーション状態を記憶する領域１４３、使用状況（使用イネーブル）を記憶する領域１４４、使用頻度を記憶する領域１４５、及び最終使用時に関する情報を記憶する領域１４６を有する。各領域１４３乃至領域１４６に記憶される情報は、記憶データとして演算状態制御回路１０１より書込まれ、演算状態制御回路１０１に読み出される。
【００８１】
また、記憶回路１５０には、ＮＡＮＤ、ＮＯＲ，ＡＮＤ、ＯＲ、ＸＯＲ、ＡＤＤ、ＳＵＢ、ＭＵＬＴＩ、ＤＩＶ、ＮＯＴ、ＳＨＩＦＴ、ＣＯＭＰ等の演算それぞれにおける、使用されていない時間、即ち使用インターバル時間に関するデータを記憶する領域である。
【００８２】
なお、コンフィグレーション状態を記憶する領域１４３には、演算回路１０９ａ、１０９ｂに書込まれたコンフィグレーションデータに基づく回路の論理状態の情報が記憶される。使用状況を記憶する領域１４４には、各演算回路１０９ａ、１０９ｂの使用状況（使用イネーブル）が記憶される。使用頻度を記憶する領域１４５には、演算の使用頻度、例えば高頻度、中頻度、低頻度のいずれかが記憶される。最終使用時に関する情報を記憶する領域１４６は、演算回路１０９ａ、１０９ｂの論理状態が切り替わってから該演算回路１０９ａ、１０９ｂを用いた時間に関する情報が記憶される。
【００８３】
複数の記憶回路１４２＿１乃至１４２＿Ｎは、図１に示す不揮発性の記憶回路１１２ａ、図１に示す揮発性の記憶回路１１２ｂを適宜用いることができる。
【００８４】
次に、図６に図１に示したコンフィグレーション状態切替え回路１０３の詳細な構成について示す。図６に示すコンフィグレーション状態切替え回路１０３は、入出力部１５１、コンフィグレーションデータ書込制御回路１５２及びコンフィグレーションデータ記憶回路１５３を有する。
【００８５】
入出力部１５１は、演算状態制御回路１０１からの制御信号が入力され、当該制御信号をコンフィグレーションデータ書込制御回路１５２に出力する回路である。
【００８６】
コンフィグレーションデータ書込制御回路１５２は、演算状態制御回路１０１からの制御信号に応じて、演算回路１０９ａ、１０９ｂがとりえる論理状態に切替え可能なコンフィグレーションデータを記憶するコンフィグレーションデータ記憶回路１５３よりコンフィグレーションデータを読み出し、演算回路部１０５の所定の演算回路１０９ａ、１０９ｂにコンフィグレーションバス１１０を介して出力する回路である。
【００８７】
コンフィグレーションデータ記憶回路１５３は、演算回路１０９ａ、１０９ｂがとりえる論理状態に切替え可能なコンフィグレーションデータを記憶するための記憶領域１５４を有する回路である。そしてコンフィグレーションデータ記憶回路１５３は、コンフィグレーションデータ書込制御回路１５２の制御に応じて所定のコンフィグレーションデータの読み出し、コンフィグレーションデータ書込制御回路１５２に出力する回路である。
【００８８】
なお、コンフィグレーションデータ記憶回路１５３は、図１に示す不揮発性の記憶回路１１２ａ、図１に示す揮発性の記憶回路１１２ｂを適宜用いることができる。
【００８９】
次に、図７に図１に示した電源制御回路１０４の詳細な構成について示す。図７に示す電源制御回路１０４は、入出力部１６１及び電源切替回路１６２を有する。
【００９０】
入出力部１６１は、演算状態制御回路１０１からの制御信号が入力され、当該制御信号を電源切替回路１６２に出力する回路である。
【００９１】
電源切替回路１６２は、演算状態制御回路１０１の制御信号に応じて電源回路１０７からの電源電圧を演算回路部１０５が有する各演算回路１０９ａ、１０９ｂに供給するか停止するかを制御するための回路である。具体的には、各演算回路１０９ａ、１０９ｂの使用頻度によって、各演算回路に電源電圧を供給するか停止するかを制御する。電源切替回路１６２は、各演算回路１０９ａ、１０９ｂに供給する電源電圧を個別に制御するためのスイッチ等の導通状態を切替え、電源電圧バス１１１を介して電源電圧の供給または停止を制御することとなる。
【００９２】
次に、図８（Ａ）に図３に示した不揮発性の記憶回路１１２ａ及び切替演算回路１１３ａの具体的な構成について示す。
【００９３】
図８（Ａ）に示す一例では、切替演算回路１１３ａが有する切替えトランジスタ１２３の代わりに、アナログスイッチを有するセレクタ回路１２３＿１乃至１２３＿４を設ける構成とする。そして各セレクタ回路内のアナログスイッチの導通状態を制御するため、３組のトランジスタ１２１ａを設け、トランジスタ１２１ａそれぞれのコンフィグレーションデータとしてＤ０乃至Ｄ２及びＤＢ０乃至ＤＢ２が供給される例を説明する。またトランジスタ１２１ａの導通状態を制御するための信号としてゲート選択制御信号ＧＳＥが供給される例を説明する。
【００９４】
なお、コンフィグレーションデータＤ０乃至Ｄ２及びＤＢ０乃至ＤＢ２、並びにゲート選択制御信号ＧＳＥは、図１で説明したコンフィグレーションバス１１０を介して供給される信号である。いずれの信号もＨレベルの電位による信号（Ｈ信号）またはＬレベルの電位の信号（Ｌ信号）が供給される。Ｌ信号はグラウンド電位の信号であることが好ましい。
【００９５】
図８（Ｂ）にはセレクタ回路１２３＿１の回路構成例を示している。図８（Ｂ）に示すセレクタ回路１２３＿１はアナログスイッチ１７１＿１及びアナログスイッチ１７１＿２を有する。アナログスイッチ１７１＿１及びアナログスイッチ１７１＿２はｎチャネル型トランジスタ及びｐチャネル型を組み合わせて構成される。そのため、図８（Ａ）に示す一例では、記憶回路１１２ａにはセレクタ回路１２３＿１に、１組のトランジスタ１２１ａを設ける構成となる。そしてトランジスタ１２１ａのソース及びドレインの一方よりコンフィグレーションデータＤ０及びＤＢ０が供給され、アナログスイッチ１７１＿１またはアナログスイッチ１７１＿２を導通状態とすることで入力端子ＩＮ１または入力端子ＩＮ２の信号を出力端子ＯＵＴに出力する。
【００９６】
図８（Ａ）に示す一例では、切替演算回路１１３ａが有する論理回路として、論理積を演算する論理回路１２２＿１、論理和を演算する論理回路１２２＿２、排他的論理和を演算する論理回路１２２＿３、加算演算する論理回路１２２＿４を有する例を示す。また図８（Ａ）に示す一例では、論理回路１２２＿４の入力端子側にはインバータ回路１７０を設け論理回路１２２＿４で減算演算する構成について示している。なお論理回路１２２＿４に入力される信号Ｃｉｎは加算演算の際の桁上がりによる信号であり、桁上がりがあれば信号Ｃｏｕｔを出力するものとして示している。
【００９７】
図８（Ａ）に示す一例では、コンフィグレーションデータＤ０乃至Ｄ２及びＤＢ０乃至ＤＢ２を表１のように切替えて、結線状態を切替えることで論理状態を切替えることができる。なお表１において、「１」はＨ信号、「０」はＬ信号を表す。表１に示すようにコンフィグレーションデータを切替えることで切替えトランジスタとなるセレクタ回路の導通状態を切替え、論理状態を切替えることができる。そして入力端子Ａ，Ｂからの入力データを出力端子Ｙからの出力データとして得ることができる。
【００９８】
【表１】
0006049969.tif 000002
【００９９】
なお、図８（Ｂ）で示したアナログスイッチ１７１＿１及びアナログスイッチ１７１＿２が有するトランジスタ（例えばｎチャネル型トランジスタ及びｐチャネル型トランジスタ）をトランジスタ１７１＿Ａ及びトランジスタ１７１＿Ｂとすると、トランジスタ１２１ａのソース電極またはドレイン電極の一方は、図８（Ｃ）に示すようにトランジスタ１７１＿Ａ及びトランジスタ１７１＿Ｂのゲートに接続される。上述したように本実施の形態においては、記憶回路１１２ａが有するトランジスタ１２１ａとして、トランジスタのオフ電流を低減したトランジスタを用いる。そのため図８（Ｃ）に示すトランジスタ１７１＿Ａ及びトランジスタ１７１＿Ｂのゲート電位（図８（Ｃ）中のノード１７２）の保持が可能となる。従って図８（Ａ）の構成により、電源電圧の供給が停止した状態であっても、トランジスタ１２１ａを非導通状態とすることで、論理回路１２２間の結線状態を保持できる。
【０１００】
また、図８（Ｃ）の構成では、トランジスタ１２１ａのオフ電流を低減することでトランジスタ１７１＿Ａ及びトランジスタ１７１＿Ｂのゲート電位を保持する構成とし、電位を保持することでコンフィグレーションデータの保持を可能にするものである。従って、図８（Ａ）のトランジスタの導通状態と非導通状態を切替えてコンフィグレーションデータの書き換え及び保持を行う構成は、構造変化の繰り返しによりコンフィグレーションデータを書き換え及び保持を行う構成に比べて、記憶素子の劣化を低減することができる。
【０１０１】
なお、ここでは演算回路１０９ａの具体的な構成を説明したが、図８（Ａ）に示す記憶回路１１２ａに示すトランジスタ１２１ａをＳＲＡＭに替えることで、演算回路１０９ｂとなる。
【０１０２】
次に、図１に示すプログラマブルロジックデバイス１００の演算回路の使用頻度と電源制御に関し、図９及び図１０を用いて説明する。
【０１０３】
なお、本明細書における信号または電源電圧の供給の停止とは、信号または電源電圧を供給する配線に、信号または電源電圧の供給を行わないことをいう。
【０１０４】
また、図９において、演算処理状況のＨは演算回路が演算処理中であること、Ｌは演算回路において演算処理中でないことを示す。使用イネーブルのＨは、演算回路が演算処理中であること、または近い未来に演算処理を行う予定であることを示すデータ、Ｌは演算回路が演算処理中でないこと、または近い未来に演算処理を行う予定がないことを示すデータである。コンフィグレーションデータ書込みのＨは、記憶回路にコンフィグレーションデータを書込む状態を表し、Ｌは記憶回路にコンフィグレーションデータを書込まない状態を表す。電源制御のＯＮは演算回路に電源電圧を供給している状態（ＯＮ状態ともいう。）を表し、ＯＦＦは演算回路への電源電圧の供給を停止している状態（ＯＦＦ状態ともいう。）を表し、ＯＮからＯＦＦへの斜線はＯＮ状態からＯＦＦ状態への遷移状態を表し、ＯＦＦからＯＮへの斜線はＯＦＦ状態からＯＮ状態への遷移状態を表す。
【０１０５】
図９（Ａ）は、使用頻度が高頻度である演算回路の動作に関するタイミングチャートである。使用頻度が高頻度である演算回路１０９ａは、不揮発性の記憶回路１１２ａを有する。ここでは、処理状況がＨ、Ｌ、Ｈの順に変化する動作について説明する。
【０１０６】
前の演算回路の演算処理が終了し（図１０のステップＳ７０１）、処理状況がＨからＬへと変化する。なお、Ｌの期間は、図２に示す、使用インターバル期間Ｔ＿ｈに相当する。次に、演算状態制御回路１０１が、演算処理状況がＨからＬへ変化したことを判断し、状態記憶回路１０２の該当する演算回路１０９ａの記憶情報、ここでは、使用イネーブルをＨからＬへと変更する（図１０のステップＳ７０２）。
【０１０７】
次に、演算状態制御回路１０１が、次に処理される演算回路の使用頻度が高頻度であると判断すると（図１０のステップＳ７０３）、電源をＯＮ状態のままとする（図１０のステップＳ７０５）。
【０１０８】
次に、演算状態制御回路１０１が、処理される演算回路の起動タイミングを判断した後、状態記憶回路１０２中の該当する演算回路１０９ａの記憶情報、ここでは使用イネーブルをＬからＨへと変更する（図１０のステップＳ７０６）。次に、演算回路１０９ａの演算処理状態がＬからＨへと変化する。次に、データ入出力バス１０８から演算回路１０９ａに入力データが入力され、演算回路の演算処理が実行される（図１０のステップＳ７１０）。なお、使用頻度が高頻度であるため、Ｌの期間の期間、即ち使用インターバル期間Ｔ＿ｈが短い。
【０１０９】
使用頻度が高頻度の演算回路１０９ａは、演算処理が実行されないＬの期間が短い。このため、常時、電源電圧が供給されるＯＮ状態である。また、演算回路１０９ａが頻繁に使用されるため、コンフィグレーションデータは既に不揮発性の記憶回路１１２ａに記憶されている。よって、新たな演算処理の実行のたびにコンフィグレーションデータを記憶回路１１２ａに書込む必要がない。
【０１１０】
図９（Ｂ）は、演算回路の使用頻度が中頻度である演算回路の動作に関するタイミングチャートである。使用頻度が中頻度である演算回路１０９ａは、不揮発性の記憶回路１１２ａを有する。ここでは、演算処理状況がＨ、Ｌ、Ｈ、Ｌの順に変化する動作について説明する。
【０１１１】
前の演算回路の演算処理が終了し（図１０のステップＳ７０１）、演算処理状況がＨからＬへと変化する。なお、Ｌの期間は、図２に示す、使用インターバル期間Ｔ＿ｍに相当する。次に、演算状態制御回路１０１が、演算回路１０９ａの演算処理状況がＨからＬへ変化したことを判断し、状態記憶回路１０２の該当する演算回路１０９ａの記憶情報、ここでは、使用イネーブルをＨからＬへと変更する（図１０のステップＳ７０２）。
【０１１２】
次に、演算状態制御回路１０１が、次に処理される演算回路の使用頻度が低頻度または中頻度であると判断すると（図１０のステップＳ７０３）、電源制御回路１０４により、電源回路１０７から演算回路１０９ａへの電源電圧の供給を停止させる。この結果、電源は、ＯＮからＯＦＦへの遷移状態となった後、ＯＦＦ状態となる（図１０のステップＳ７０４）。
【０１１３】
次に、演算状態制御回路１０１が、処理される演算回路の起動タイミングを判断した後、状態記憶回路１０２中の該当する演算回路１０９ａの記憶情報、ここでは使用イネーブルをＬからＨへと変更する（図１０のステップＳ７０６）。演算状態制御回路１０１が、状態記憶回路１０２に記録されている使用イネーブルがＬからＨとなったことを判断すると、電源制御回路１０４により、電源回路１０７から演算回路１０９ａへ電源電圧を供給する。この結果、電源は、ＯＦＦからＯＮへの遷移状態となった後、ＯＮ状態となる（図１０のステップＳ７０７）。
【０１１４】
次に、処理される演算回路の使用頻度が中頻度であると判断すると（図１０のステップＳ７０８）、演算回路１０９ａの演算処理状況がＬからＨへと変化する。次に、データ入出力バス１０８から演算回路１０９ａに入力データが入力され、演算処理が実行される（図１０のステップＳ７１０）。
【０１１５】
こののち、演算処理状況がＨからＬへと変化する場合は、既に説明したＨからＬへと変化する場合と同様の動作を行う。
【０１１６】
使用頻度が中頻度の演算回路は、高頻度の演算回路と比較すると演算処理が実行されない期間、即ち使用インターバル期間Ｔ＿ｍが長いため、使用インターバル期間Ｔ＿ｍにおいて、電源をＯＦＦ状態とすることができる。このため、演算回路の消費電力を低減することができる。また、演算回路が頻繁に使用されるため、コンフィグレーションデータは不揮発性の記憶回路に既に記憶されている。よって、新たな処理のたびにコンフィグレーションデータを書込む必要がない。
【０１１７】
図９（Ｃ）は、使用頻度が低頻度である演算回路の動作に関するタイミングチャートである。使用頻度が低頻度である演算回路１０９ｂは、揮発性の記憶回路１１２ｂを有する。ここでは、演算処理状況がＨ、Ｌ、Ｈ、Ｌの順に変化する動作について説明する。
【０１１８】
前の演算回路の演算処理が終了し（図１０のステップＳ７０１）、処理状況がＨからＬへと変化する。なお、Ｌの期間は、図２に示す、使用インターバル期間Ｔ＿ｌに相当する。次に、演算状態制御回路１０１が、演算回路１０９ｂの演算処理状況がＨからＬと変化したことを判断し、状態記憶回路１０２の該当する演算回路１０９ｂの記憶情報、ここでは、使用イネーブルをＨからＬへと変更する（図１０のステップＳ７０２）。
【０１１９】
次に、演算状態制御回路１０１が、次に処理される演算回路の使用頻度が低頻度であると判断すると（図１０のステップＳ７０３）、電源制御回路１０４により、電源回路１０７から演算回路１０９ｂへの電源電圧の供給を停止させる。この結果、電源は、ＯＮからＯＦＦへの遷移状態となった後、ＯＦＦ状態となる（図１０のステップＳ７０４）。
【０１２０】
次に、演算状態制御回路１０１が、処理される演算回路の起動タイミングを判断した後、状態記憶回路１０２中の該当する演算回路１０９ｂの記憶情報、ここでは使用イネーブルをＬからＨへと変更する（図１０のステップＳ７０６）。演算状態制御回路１０１が、状態記憶回路１０２に記録されている使用イネーブルがＬからＨとなったことを判断すると、電源制御回路１０４により、電源回路１０７から演算回路１０９ｂへ電源電圧を供給する。この結果、電源は、ＯＦＦからＯＮへの遷移状態となった後、ＯＮ状態となる（図１０のステップＳ７０７）。
【０１２１】
次に、処理される演算回路の使用頻度が低頻度であると判断すると（図１０のステップＳ７０８）、コンフィグレーション状態切替え回路１０３が、コンフィグレーションデータを演算回路１０９ｂに出力し、コンフィグレーションデータ書込みがＬからＨへと変化し、コンフィグレーションデータが演算回路１０９ｂに含まれる揮発性の記憶回路１１２ｂに上書きされる（図１０のステップＳ７０９）。上書き後、コンフィグレーションデータ書込みがＨからＬへと変化する。
【０１２２】
次に、演算回路１０９ｂの演算処理状況がＬからＨへと変化する。即ち、データ入出力バス１０８から演算回路１０９ｂに入力データが入力され、書込まれたコンフィグレーションデータを元に、演算処理が実行される（図１０のステップＳ７１０）。
【０１２３】
こののち、演算処理状況がＨからＬへと変化する場合は、既に説明したＨからＬへと変化する場合と同様を行う。
【０１２４】
使用頻度が低頻度の演算回路は、高頻度及び中頻度の演算回路と比較すると、演算処理が実行されない期間、即ち使用インターバル期間Ｔ＿ｌが長いため、使用インターバル期間Ｔ＿ｌにおいて、電源をＯＦＦ状態とすることができる。一方、演算回路に含まれる揮発性の記憶回路にコンフィグレーションデータを書込むため、演算回路を使用するたびにコンフィグレーションデータを書換えする必要がある。しかしながら、演算回路の使用頻度が低いこと、また、高速動作が可能な揮発性の記憶回路であるため、書換え時間が短いことから、消費電力を低減しつつ、高速動作が可能である。
【０１２５】
次に、図１に示すプログラマブルロジックデバイス１００の書込み及び上書き動作について、図１１及び図１２を用いて説明する。
【０１２６】
はじめに、プログラマブルロジックデバイス１００が指令を行うのに必要な演算を決定する（ステップＳ８０１）。
【０１２７】
次に、状態記憶回路１０２中に記憶された全演算回路１０９ａ、１０９ｂに関するコンフィグレーション状態、特に使用頻度数及び最終使用時について検索する（ステップＳ８０２）。
【０１２８】
次に、該当する演算のコンフィグレーション状態が全演算回路１０９ａ、１０９ｂから検出されたかを判断する（ステップＳ８０３）。なお、ステップＳ８０３は、例えば入力データを論理和で演算したい場合に、全演算回路１０９ａ、１０９ｂ中に論理和の結線状態にある演算回路１０９ａ、１０９ｂがあるか否かを検出するためのステップである。従って、該当する演算のコンフィグレーション状態が全演算回路１０９ａ、１０９ｂから検出されるか否かにより処理が分岐する。
【０１２９】
まず、ステップＳ８０３で該当する演算が検出された場合について説明する。この場合、データ入出力バス１０８から演算回路１０９ａ、１０９ｂに入力データを入力し、所定の演算処理を行う（ステップＳ８０９）。
【０１３０】
次に、ステップＳ８０３で該当する演算が検出されない場合について説明する。この場合、図５に示す記憶回路１５０に記憶されているデータをもとに書込む演算の使用頻度を判断する（ステップＳ８０４）。書込む演算の使用頻度が高頻度及び中頻度の場合は、ステップＳ８０５において、書込み先として不揮発性の演算回路１０９ａを選択する。書込む演算の使用頻度が低頻度の場合は、ステップＳ８１１において、書込み先として揮発性の記憶回路１１２ｂを有する演算回路１０９ｂを選択する。
【０１３１】
次に、ステップＳ８０６で、書込み先である演算回路１０９ａ、１０９ｂに含まれる記憶回路１１２ａ、１１２ｂに空きがあるかを判断する。書込み先に空きがある場合、ステップＳ８０７で、状態記憶回路１０２中の該当する演算回路の記憶情報を、ステップＳ８０８の書込みが終わった状態に該当するコンフィグレーション状態に更新する。次に、ステップＳ８０８で、演算回路１０９ａ、１０９ｂに含まれる記憶回路１１２ａ、１１２ｂにコンフィグレーションデータを書き込む。
【０１３２】
また、ステップＳ８０６で該当する書込み先に空きがない場合について説明する。この場合、状態記憶回路１０２中の全演算回路に関する最終使用時を検索し、最終使用時からの時間の経過が最も長い演算回路１０９ａ、１０９ｂを検索する（ステップＳ８２１）。
【０１３３】
次に、ステップＳ８２２で、状態記憶回路１０２中の該当する演算回路のコンフィグレーション状態に関する記憶情報を、ステップＳ８２３の書込みが終わった状態に該当するコンフィグレーション状態に変更する。次に、ステップＳ８２３で、演算回路１０９ａ、１０９ｂに含まれる記憶回路１１２ａ、１１２ｂにコンフィグレーションデータを上書きする。
【０１３４】
次に、データ入出力バス１０８から演算回路１０９ａ、１０９ｂに入力データを入力し、所定の演算処理を行う（ステップＳ８０９）。
【０１３５】
以上が、プログラマブルロジックデバイスにおける、使用頻度によってコンフィギュレーションデータを書込み及び上書きする動作の説明である。
【０１３６】
ここで、図１１のステップＳ８０７及びステップＳ８０８（コンフィグレーションデータの書込み処理）において、高頻度、中頻度、及び低頻度の演算回路１０９ａ、１０９ｂにおける、処理状況、使用イネーブル、コンフィギュレーションデータの書込み、及び電源制御に関して、図１２（Ａ）を用いて説明する。
【０１３７】
書込み先に空きがあることが判断された演算回路において、演算状態制御回路１０１から状態記憶回路１０２の該当する演算回路の記憶情報が変更され、使用イネーブルがＬからＨへと変化する（ステップＳ８０７）。
【０１３８】
また、演算状態制御回路１０１が、状態記憶回路１０２に記録されている使用イネーブルがＬからＨとなったことを判断し、電源制御回路１０４により、電源回路１０７から演算回路１０９ａ、１０９ｂへ電源電圧を供給する。この結果、電源は、ＯＦＦからＯＮへの遷移状態となった後、ＯＮ状態となる。
【０１３９】
また、演算状態制御回路１０１が、状態記憶回路１０２に記録されている使用イネーブルがＬからＨとなったことを判断し、コンフィグレーション状態切替え回路１０３が、コンフィグレーションデータを演算回路１０９ａ、１０９ｂに出力し、コンフィグレーションデータ書込みがＬからＨへと変化する。次に、コンフィグレーションデータが演算回路１０９ａ、１０９ｂに含まれる記憶回路１１２ａ、１１２ｂに書込まれる（ステップＳ８０８）。
【０１４０】
書込み後、コンフィグレーションデータ書込みがＨからＬへと変化する。また、演算回路の演算処理状況がＬからＨへと変化する。次に、データ入出力バス１０８から演算回路１０９ａ、１０９ｂに入力データが入力され、演算処理が実行される。
【０１４１】
以上が、プログラマブルロジックデバイスにおける書込み動作の説明である。
【０１４２】
次に、図１１のステップＳ８２１乃至Ｓ８２３及びステップＳ８０９（コンフィグレーションデータの上書き処理）において、高頻度及び中頻度の演算回路１０９ａ、１０９ｂにおける、処理状況、使用イネーブル、コンフィギュレーションデータの書込み、及び電源制御に関して、図１２（Ｂ）及び図１２（Ｃ）を用いて説明する。
【０１４３】
図１２（Ｂ）は、図１１におけるステップＳ８２１において、状態記憶回路１０２中の全演算回路１０９ａ、１０９ｂに関する最終使用時を検索した結果、最終使用時からの時間の経過が最も長い演算回路として、使用頻度が高頻度の演算回路が検出された場合、当該演算回路に中頻度の演算のコンフィグレーションデータを上書きする動作のタイミングチャートである。
【０１４４】
ステップＳ８２１において、最終使用時からの時間の経過が最も長い演算回路１０９ａとして、使用頻度が高頻度の演算回路が検出された場合、演算状態制御回路１０１から状態記憶回路１０２へ演算回路１０９ａを演算処理させる信号が入力され、使用イネーブルをＬからＨへと変化させる（ステップＳ８２２）。
【０１４５】
また、演算状態制御回路１０１が、状態記憶回路１０２に記録されている使用イネーブルがＬからＨとなったことを判断し、コンフィグレーション状態切替え回路１０３が、コンフィグレーションデータを演算回路１０９ａに出力し、コンフィグレーションデータ書込みがＬからＨへと変化する。次に、コンフィグレーションデータが演算回路１０９ａに含まれる不揮発性の記憶回路１１２ａに上書きされる（ステップＳ８２３）。
【０１４６】
上書き後、コンフィグレーションデータ書込みがＨからＬへと変化する。また、演算回路１０９ａの演算処理状況がＬからＨへと変化する。次に、データ入出力バス１０８から演算回路１０９ａ入力データが入力され、演算処理が実行される。
【０１４７】
なお、使用頻度が高頻度の演算回路の場合は、電源は常時ＯＮである。また、使用頻度が中頻度の演算回路において、コンフィグレーションデータの上書きから、演算処理状況がＨの期間はＯＮ状態である。また、中頻度の演算回路において、演算処理状況がＬの期間は、図９（Ｂ）に示すように、電源がＯＦＦとなる。
【０１４８】
図１２（Ｃ）は、図１１におけるステップＳ８２１において、状態記憶回路１０２中の全演算回路１０９ａ、１０９ｂに関する最終使用時を検索した結果、最終使用時からの時間の経過が最も長い演算回路として、使用頻度が中頻度の演算回路が検出された場合、当該演算回路に中頻度の演算のコンフィグレーションデータを上書きする動作のタイミングチャートである。
【０１４９】
ステップＳ８２１において、最終使用時からの時間の経過が最も長い演算回路１０９ａ、１０９ｂとして、使用頻度が中頻度の演算回路１０９ａが検出された場合、演算状態制御回路１０１から状態記憶回路１０２へ演算回路を演算処理させる信号が入力され、使用イネーブルをＬからＨへと変化させる（ステップＳ８２２）。
【０１５０】
また、演算状態制御回路１０１が、状態記憶回路１０２に記録されている使用イネーブルがＬからＨとなったことを判断し、電源制御回路１０４により、電源回路１０７から演算回路１０９ａへ電源電圧を供給する。この結果、電源は、ＯＦＦからＯＮへの遷移状態となった後、ＯＮ状態となる。また、演算状態制御回路１０１が、状態記憶回路１０２に記録されている使用イネーブルがＬからＨとなったことを判断し、コンフィグレーション状態切替え回路１０３が、コンフィグレーションデータを演算回路１０９ａに出力し、コンフィグレーションデータ書込みがＬからＨへと変化する。次に、コンフィグレーションデータが演算回路１０９ａに含まれる不揮発性の記憶回路１１２ａに上書きされる。
【０１５１】
上書き後、コンフィグレーションデータ書込みがＨからＬへと変化する。また、演算回路１０９ａの演算処理状況がＬからＨへと変化する。即ち、データ入出力バス１０８から演算回路１０９ａに入力データが入力され、書込まれたコンフィグレーションデータを元に、演算処理が実行される。
【０１５２】
以上が、プログラマブルロジックデバイスにおける、演算回路の使用頻度における、書込み及び上書きの動作の説明である。本実施の一態様は、プログラマブルロジックデバイスにおいて、演算回路の使用頻度ごとに、電源電圧の供給及び停止を制御することが可能であり、所定の演算処理を常に行いつつ、低消費電力化を図ることができる。また、演算回路に含まれる記憶回路として揮発性の記憶回路を有するため、プログラマブルロジックデバイスの高速動作が可能である。
【０１５３】
（実施の形態２）
本実施の形態では、実施の形態１に示すプログラマブルロジックデバイスが有する各トランジスタの作製方法について、図８（Ｃ）、及び図１３乃至図１６を用いて説明する。ここでは、例として図８（Ｃ）に示す、トランジスタ１２１ａ、トランジスタ１７１＿Ａ及びトランジスタ１７１＿Ｂの作製方法について説明する。
【０１５４】
なお、図１３〜図１６において、Ａ−Ｂに示す断面図は、酸化物半導体膜にチャネル形成領域を有するトランジスタ１２１ａ、ｎ型チャネル型のトランジスタ１７１＿Ａ及びｐ型チャネル型のトランジスタ１７１＿Ｂが形成される領域の断面図に相当し、Ｃ−Ｄに示す断面図は、酸化物半導体膜にチャネル形成領域を有するトランジスタ１２１ａのソース電極またはドレイン電極の一方とｎチャネル型のトランジスタ１７１＿Ａのゲート電極とが接続されたノード１７２における断面図に相当する。なお、本実施の形態では、直接図示しないが、図８（Ｃ）に示すようにｐチャネル型のトランジスタ１７１＿Ｂのゲート電極もノード１７２と接続される。
【０１５５】
図１３（Ａ）に示すように、ｎ型の半導体基板２０１に素子分離領域２０３を形成した後、ｎ型の半導体基板２０１の一部にｐウェル領域２０５を形成する。
【０１５６】
ｎ型の半導体基板２０１としては、ｎ型の導電型を有する単結晶シリコン基板（シリコンウェハー）、または化合物半導体基板（ＳｉＣ基板、サファイア基板、ＧａＮ基板等）を用いることができる。
【０１５７】
また、ｎ型の半導体基板２０１の代わりに、ＳＯＩ基板として、鏡面研磨ウェハーに酸素イオンを注入した後、高温加熱することにより、表面から一定の深さに酸化層を形成させるとともに、表面層に生じた欠陥を消滅させて作られた所謂ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  ＩＭｐｌａｎｔｅｄ  ＯＸｙｇｅｎ）基板や、水素イオン注入により形成された微小ボイドの熱処理による成長を利用して半導体基板を劈開するスマートカット法や、ＥＬＴＲＡＮ法（Ｅｐｉｔａｘｉａｌ  Ｌａｙｅｒ  Ｔｒａｎｓｆｅｒ：キャノン社の登録商標）等を用いて形成したＳＯＩ基板を用いてもよい。
【０１５８】
素子分離領域２０３は、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法またはＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法等を用いて形成する。
【０１５９】
ｐウェル領域２０５は、ホウ素等のｐ型を付与する不純物元素が、５×１０１５ｃｍ−３以上１×１０１６ｃｍ−３以下程度の濃度で添加されている。ｐウェル領域２０５は、半導体基板２０１の一部にマスクを形成したのち、半導体基板２０１の一部にｐ型を付与する不純物元素を添加して、形成される。
【０１６０】
なお、ここでは、ｎ型の半導体基板を用いているが、ｐ型の半導体基板を用い、ｐ型の半導体基板にｎ型を付与するリン、ヒ素等の不純物元素が添加されたｎウェル領域を形成してもよい。
【０１６１】
次に、図１３（Ｂ）に示すように、半導体基板２０１上にゲート絶縁膜２０７、２０８及びゲート電極２０９、２１０を形成する。
【０１６２】
はじめに、熱処理を行い半導体基板２０１の表面を酸化した酸化シリコン膜を形成する。または、熱酸化法により酸化シリコン膜を形成した後に、窒化処理を行うことによって酸化シリコン膜の表面を窒化させることにより、酸化シリコン膜と酸素と窒素を有するシリコン膜（酸化窒化シリコン膜）との積層構造で形成する。次に、酸化シリコン膜または酸窒化シリコン膜の一部を選択的にエッチングして、ゲート絶縁膜２０７、２０８を形成する。若しくは、厚さ５〜５０ｎｍの酸化シリコン、酸化窒化シリコン、高誘電率物質（ｈｉｇｈ−ｋ材料ともいう）であるタンタル酸化物、酸化ハフニウム、酸化ハフニウムシリケート、酸化ジルコニウム、酸化アルミニウム、酸化チタンなどの金属酸化物、または酸化ランタンなどの希土類酸化物等を、ＣＶＤ法、スパッタリング法等を用いて形成した後、選択的に一部をエッチングして、ゲート絶縁膜２０７、２０８を形成する。
【０１６３】
ゲート電極２０９、２１０は、タンタル、タングステン、チタン、モリブデン、クロム、ニオブ等から選択された金属、またはこれらの金属を主成分とする合金材料若しくは化合物材料を用いることが好ましい。また、リン等の不純物を添加した多結晶シリコンを用いることができる。また、金属窒化物膜と上記の金属膜の積層構造でゲート電極２０９、２１０を形成してもよい。金属窒化物としては、窒化タングステン、窒化モリブデン、窒化チタンを用いることができる。金属窒化物膜を設けることにより、金属膜の密着性を向上させることができ、剥離を防止することができる。
【０１６４】
ゲート電極２０９、２１０は、導電膜をスパッタリング法、ＣＶＤ法、蒸着法等により形成した後、該導電膜の一部を選択的にエッチングして形成される。
【０１６５】
ここでは、熱処理を行い、半導体基板２０１上の表面を酸化した酸化シリコン膜を形成し、該酸化シリコン膜上に窒化タンタル膜及びタングステン膜が積層された導電膜をスパッタリング法により形成した後、酸化シリコン膜及び導電膜のそれぞれ一部を選択的にエッチングして、ゲート絶縁膜２０７、２０８及びゲート電極２０９、２１０を形成する。
【０１６６】
なお、高集積化を実現するためには、ゲート電極２０９、２１０の側面にサイドウォール絶縁膜を有しない構成とすることが望ましい。一方で、トランジスタの特性を重視する場合には、ゲート電極２０９、２１０の側面にサイドウォール絶縁膜を設けることもできる。
【０１６７】
次に、図１３（Ｃ）に示すように、半導体基板２０１にｐ型を付与する不純物元素を添加してｐ型の不純物領域２１３ａ、２１３ｂを形成する。また、ｐウェル領域２０５にｎ型を付与する不純物元素を添加して、ｎ型の不純物領域２１１ａ、２１１ｂを形成する。ｎ型の不純物領域２１１ａ、２１１ｂ、及びｐ型の不純物領域２１３ａ、２１３ｂにおけるｎ型を付与する不純物元素及びｐ型を付与する不純物元素の濃度は、１×１０１９／ｃｍ３以上１×１０２１／ｃｍ３以下である。ｎ型を付与する不純物元素及びｐ型を付与する不純物元素は、イオンドーピング法、イオン注入法等を適宜用いて、半導体基板２０１及びｐウェル領域２０５に添加する。
【０１６８】
また、ゲート電極２０９およびゲート電極２１０の側面にサイドウォール絶縁膜を設ける場合、当該サイドウォール絶縁膜と重畳する領域に、ｎ型の不純物領域２１１ａ、ｎ型の不純物領域２１１ｂ、ｐ型の不純物領域２１３ａ及びｐ型の不純物領域２１３ｂとは異なる不純物濃度の不純物領域を形成することができる。
【０１６９】
次に、図１３（Ｄ）に示すように、半導体基板２０１、素子分離領域２０３、ゲート絶縁膜２０７、２０８、及びゲート電極２０９、２１０上に、スパッタリング法、ＣＶＤ法、塗布法等により、絶縁膜２１５、２１７を形成する。
【０１７０】
絶縁膜２１５、２１７はそれぞれ、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよく、積層または単層で設ける。なお、絶縁膜２１５をＣＶＤ法により形成することで、絶縁膜２１５の水素含有量が高まるため、加熱処理により、半導体基板を水素化し、水素によりダングリングボンドを終端させ、半導体基板の欠陥を低減することができる。
【０１７１】
また、絶縁膜２１７として、ＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）などの無機材料、または、ポリイミド、アクリルなどの有機材料を用いて形成することで、絶縁膜２１７の平坦性を高めることができる。
【０１７２】
絶縁膜２１５または絶縁膜２１７を形成した後、ｎ型の不純物領域２１１ａ、２１１ｂ、ｐ型の不純物領域２１３ａ、２１３ｂに添加された不純物元素を活性化するための熱処理を行う。
【０１７３】
以上の工程により、図８Ｃに示すｎチャネル型のトランジスタ１７１＿Ａおよびｐチャネル型のトランジスタ１７１＿Ｂを作製することができる。
【０１７４】
次に、絶縁膜２１５、２１７の一部を選択的にエッチングして、開口部を形成する。次に、開口部にコンタクトプラグ２１９ａ〜２１９ｄを形成する。代表的には、スパッタリング法、ＣＶＤ法、メッキ法等により導電膜を形成した後、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法、エッチング法等により平坦化処理を行い、導電膜の不要な部分を除去して、コンタクトプラグ２１９ａ〜２１９ｄを形成する。
【０１７５】
コンタクトプラグ２１９ａ〜２１９ｄとなる導電膜は、ＷＦ６ガスとＳｉＨ４ガスからＣＶＤ法でタングステンシリサイドを形成し、開口部に導電膜を埋め込むことで形成される。
【０１７６】
次に、絶縁膜２１７及びコンタクトプラグ２１９ａ〜２１９ｄ上に、スパッタリング法、ＣＶＤ法等により絶縁膜を形成した後、該絶縁膜の一部を選択的にエッチングし、溝部を有する絶縁膜２２１ａ〜２２１ｅを形成する。次に、スパッタリング法、ＣＶＤ法等により導電膜を形成した後、ＣＭＰ法、エッチング法等により平坦化処理を行い、該導電膜の不要な部分を除去して、配線２２３ａ〜２２３ｃを形成する（図１４（Ａ）参照）。
【０１７７】
絶縁膜２２１ａ〜２２１ｅは、絶縁膜２１５と同様の材料を用いて形成することができる。
【０１７８】
配線２２３ａ〜２２３ｃとして、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンからなる単体金属、またはこれを主成分とする合金を単層構造または積層構造として用いる。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、タングステン膜上にチタン膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造などがある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
【０１７９】
なお、コンタクトプラグ２１９ａ〜２１９ｄ及び配線２２３ａ〜２２３ｃをデュアルダマシン法で形成してもよい。
【０１８０】
平坦化された絶縁膜２２１ａ〜２２１ｅ及び配線２２３ａ〜２２３ｃを用いることで、後に形成する酸化物半導体膜にチャネル形成領域を有するトランジスタにおける電気特性のばらつきを低減することができる。また、歩留まり高く酸化物半導体膜にチャネル形成領域を有するトランジスタを形成することができる。
【０１８１】
次に、加熱処理またはプラズマ処理により、絶縁膜２２１ａ〜２２１ｅ及び配線２２３ａ〜２２３ｃに含まれる水素、水等を脱離させることが好ましい。この結果、後の加熱処理において、後に形成される絶縁膜及び酸化物半導体膜中に水素、水等が拡散することを防ぐことができる。
【０１８２】
次に、絶縁膜２２１ａ〜２２１ｅ及び配線２２３ａ〜２２３ｃ上に、スパッタリング法、ＣＶＤ法等により、絶縁膜２２５を形成する。絶縁膜２２５としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム、酸化アルミニウム、酸化窒化アルミニウムを単層または積層して形成する。また、絶縁膜２２５として、加熱により酸素の一部が脱離する酸化絶縁膜を用いて形成することが好ましい。加熱により酸素の一部が脱離する酸化絶縁膜としては、化学量論比を満たす酸素よりも多くの酸素を含む酸化絶縁膜を用いる。加熱により酸素の一部が脱離する酸化絶縁膜は、加熱により酸素が脱離するため、加熱により酸化物半導体膜に酸素を拡散させることができる。
【０１８３】
また、絶縁膜２２５をＣＶＤ法で形成する場合、原料ガス由来の水素または水が絶縁膜２２５中に混入される場合がある。このため、ＣＶＤ法で絶縁膜２２５を形成した後、脱水素化または脱水化として、加熱処理を行うことが好ましい。該加熱処理の温度は、絶縁膜２２５から水素または水を放出させる温度が好ましい。
【０１８４】
また、該加熱処理は、電気炉、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）装置等を用いることができる。ＲＴＡ装置を用いることで、短時間に限り、基板の歪み点以上の温度で熱処理を行うことができる。そのため、酸化絶縁膜からの水素または水の放出の時間を短縮することができる。
【０１８５】
熱処理によって、絶縁膜２２５の脱水素化または脱水化を行うことができ、後に形成される酸化物半導体膜への水素または水の拡散を抑制することができる。
【０１８６】
また、脱水化または脱水素化のための熱処理は、複数回行ってもよく、他の熱処理と兼ねてもよい。
【０１８７】
さらに、ＣＶＤ法で形成した絶縁膜２２５に、酸素を導入することで、加熱により脱離する酸素量を増加させることができる。絶縁膜２２５に酸素を導入する方法としては、イオン注入法、イオンドーピング法、プラズマ処理等がある。
【０１８８】
次に、絶縁膜２２５上に、スパッタリング法、塗布法、印刷法、パルスレーザー蒸着法等を用いて酸化物半導体膜２２７を形成する（図１４（Ｂ）参照）。ここでは、酸化物半導体膜２２７として、スパッタリング法により、１ｎｍ以上５０ｎｍ以下、更に好ましくは３ｎｍ以上３０ｎｍ以下の厚さで酸化物半導体膜を形成する。
【０１８９】
なお、酸化物半導体膜２２７を形成する際に、例えば、スパッタリング法を用いる場合、基板温度を１５０℃以上７５０℃以下、好ましくは１５０℃以上４５０℃以下、さらに好ましくは２００℃以上３５０℃以下として、酸化物半導体膜を成膜することで、酸化物半導体膜中への水素または水等の混入を低減しつつ、ＣＡＡＣ−ＯＳを形成することができる。
【０１９０】
ここで、酸化物半導体膜２２７を成膜するスパッタリング装置について、以下に詳細を説明する。
【０１９１】
酸化物半導体膜２２７を成膜する処理室は、リークレートを１×１０−１０Ｐａ・ｍ３／秒以下とすることが好ましく、それによりスパッタリング法により成膜する際、膜中への不純物の混入を低減することができる。
【０１９２】
また、スパッタリング装置の処理室の排気は、ドライポンプ等の粗引きポンプと、スパッタイオンポンプ、ターボ分子ポンプ及びクライオポンプ等の高真空ポンプとを適宜組み合わせて行うとよい。ターボ分子ポンプは大きいサイズの分子の排気が優れる一方、水素及び水の排気能力が低い。さらに、水素の排気能力の高いスパッタイオンポンプまたは水の排気能力の高いクライオポンプを組み合わせることが有効となる。
【０１９３】
処理室の内側に存在する吸着物は、内壁に吸着しているために処理室の圧力に影響しないが、処理室を排気した際のガス放出の原因となる。そのため、リークレートと排気速度に相関はないが、排気能力の高いポンプを用いて、処理室に存在する吸着物をできる限り脱離し、予め排気しておくことが重要である。なお、吸着物の脱離を促すために、処理室をベーキングしてもよい。
【０１９４】
このように、酸化物半導体膜２２７の成膜工程において、更に好ましくは絶縁膜２２５の成膜工程において、処理室の圧力、処理室のリークレートなどにおいて、不純物の混入を極力抑えることによって、酸化物半導体膜２２７に含まれる水素を含む不純物の混入を低減することができる。また、絶縁膜２２５から酸化物半導体膜２２７への水素、水等の不純物の拡散を低減することができる。
【０１９５】
酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水となると共に、酸素が脱離した格子（あるいは酸素が脱離した部分）には欠損が形成されてしまう。このため、酸化物半導体膜の成膜工程において、水素を含む不純物を極めて減らすことにより、酸化物半導体膜の欠損を低減することが可能である。このため、不純物をできるだけ除去し、高純度化させた酸化物半導体膜をチャネル領域とすることにより、トランジスタの信頼性を高めることができる。
【０１９６】
スパッタリング法において、プラズマを発生させるための電源装置は、ＲＦ電源装置、ＡＣ電源装置、ＤＣ電源装置等を適宜用いることができる。
【０１９７】
なお、スパッタリングガスは、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、希ガス及び酸素の混合ガスを適宜用いる。なお、希ガス及び酸素の混合ガスの場合、希ガスに対して酸素のガス比を高めることが好ましい。また、スパッタリングガスには、水素を含む不純物が除去された高純度ガスを用いることが好ましい。
【０１９８】
なお、酸化物半導体膜２２７をスパッタリング装置で成膜する前に、スパッタリング装置にダミー基板を搬入し、ダミー基板上に酸化物半導体膜を成膜して、ターゲット表面、または防着板に付着した水素、水等を取り除く工程を行ってもよい。
【０１９９】
また、絶縁膜２２５及び酸化物半導体膜２２７は大気に触れず連続的に成膜することで、界面に大気中の水素、水等の不純物の混入を抑制することができるため、好ましい。例えば、マルチチャンバー型のスパッタリング装置において、第１の処理室で絶縁膜２２５を形成する。次に、予備加熱室で絶縁膜２２５が形成された半導体基板２０１を加熱し、半導体基板２０１及び絶縁膜２２５に含まれる水素、水等の不純物を脱離させる。なお、このときの加熱温度は、絶縁膜２２５から酸素が脱離しない温度範囲内とすることが好ましい。次に、第２の処理室で酸化物半導体膜２２７を形成することで、大気に触れず連続的に絶縁膜２２５及び酸化物半導体膜２２７を成膜することができる。
【０２００】
酸化物半導体膜２２７は、実施の形態１に示す酸化物半導体を適宜用いる。
【０２０１】
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の電界効果移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
【０２０２】
なお、Ｒａとは、ＪＩＳ  Ｂ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている算術平均粗さを曲面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」で表現でき、以下の式にて定義される。
【０２０３】
【数１】
0006049969.tif 000003
【０２０４】
ここで、指定面とは、粗さ計測の対象となる面であり、座標（ｘ１，ｙ１，ｆ（ｘ１，ｙ１）），（ｘ１，ｙ２，ｆ（ｘ１，ｙ２）），（ｘ２，ｙ１，ｆ（ｘ２，ｙ１）），（ｘ２，ｙ２，ｆ（ｘ２，ｙ２））の４点で表される四角形の領域とし、指定面をｘｙ平面に投影した長方形の面積をＳ０、基準面の高さ（指定面の平均の高さ）をＺ０とする。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）にて測定可能である。
【０２０５】
絶縁膜２２５の表面を平坦にする方法としては、ＣＭＰ処理、エッチング法、プラズマ処理法等がある。なお、プラズマ処理とは、真空のチャンバーに不活性ガス、例えばアルゴンガスを導入し、被処理面を陰極とする電界をかけて、表面の微細な凹凸を平坦化する、いわゆる逆スパッタ処理である。
【０２０６】
ここでは、酸化物半導体膜２２７として非晶質構造の酸化物半導体膜をスパッタリング法により形成する。
【０２０７】
次に、加熱処理を行うことが好ましい。当該加熱処理により、酸化物半導体膜２２７の脱水素化または脱水化をすることができる。
【０２０８】
また、絶縁膜２２５に含まれる酸素の一部を、絶縁膜２２５及び酸化物半導体膜２２７の界面近傍に拡散させることができる。この結果、絶縁膜２２５及び酸化物半導体膜２２７の界面近傍における界面準位を低減することができる。図１４（Ｃ）に、加熱処理された後の酸化物半導体膜２２８を示す。
【０２０９】
加熱処理は、電気炉、ＲＴＡ装置等を用いることができる。ＲＴＡ装置を用いることで、短時間に限り、基板の歪み点以上の温度で熱処理を行うことができる。そのため、酸化物半導体膜からの水素または水の放出、及び絶縁膜２２５から酸化物半導体膜２２７への酸素拡散の時間を短縮することができる。
【０２１０】
加熱処理は、ヘリウム、ネオン、アルゴン、キセノン、クリプトン等の希ガス、または窒素を含む不活性ガス雰囲気で行う。または、不活性ガス雰囲気で加熱した後、酸素雰囲気で加熱してもよい。なお、上記不活性雰囲気及び酸素雰囲気に水素、水などが含まれないことが好ましい。処理時間は３分〜２４時間とする。
【０２１１】
ここでは、絶縁膜２２５上に酸化物半導体膜２２７を形成した後、上記脱水素化または脱水化のための加熱処理を行うため、脱水素化または脱水化のための加熱処理において、絶縁膜２２５が全て酸化物半導体膜で覆われており、絶縁膜２２５に含まれる酸素を酸化物半導体膜２２７に効率よく拡散させることができる。
【０２１２】
また、上記脱水素化または脱水化のための加熱処理を、後に形成する酸化物半導体膜２２９を形成した後に行ってもよい。この結果、加熱処理工程数を削減しつつ、酸化物半導体膜２２９及び絶縁膜２２５からの水または水素を脱離させることができる。
【０２１３】
また、脱水化または脱水素化のための加熱処理は、複数回行ってもよく、他の加熱処理と兼ねてもよい。
【０２１４】
次に、酸化物半導体膜２２８の一部を選択的にエッチングして、酸化物半導体膜２２９を形成する。次に、酸化物半導体膜２２９上に、スパッタリング法、ＣＶＤ法等により絶縁膜２３１を形成する。次に、絶縁膜２３１上にゲート電極２３３を形成する（図１５（Ａ）参照）。
【０２１５】
絶縁膜２３１は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ−Ｚｎ−Ｏ系金属酸化物などを用いればよく、積層または単層で設ける。また、絶縁膜２３１は、絶縁膜２２５に示すような、加熱により酸素が脱離する酸化絶縁膜を用いてもよい。絶縁膜２３１に加熱により酸素が脱離する膜を用いることで、後の加熱処理により酸化物半導体膜２２９に生じる酸素欠損を修復することができ、トランジスタの電気特性の劣化を抑制できる。
【０２１６】
また、絶縁膜２３１として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−ｋ材料を用いることでゲート絶縁膜の厚さを薄くしてもゲートリークを低減できる。
【０２１７】
絶縁膜２３１の厚さは、１０ｎｍ以上３００ｎｍ以下、より好ましくは５ｎｍ以上５０ｎｍ以下、より好ましくは１０ｎｍ以上３０ｎｍ以下とするとよい。
【０２１８】
絶縁膜２３１は、スパッタリング法、ＣＶＤ法等を用いて形成することができる。また、原料ガスとしてシラン及び一酸化二窒素を用いたマイクロ波プラズマＣＶＤ法により形成される酸化窒化シリコン膜は緻密であるため、当該酸化窒化シリコン膜を絶縁膜２３１として用いることで、膜厚が薄くとも、後に形成されるトランジスタのゲートリーク電流の発生を抑制することができる。
【０２１９】
ゲート電極２３３は、ゲート電極２０９、２１０の材料を適宜用いることができる。また、ゲート電極２３３は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
【０２２０】
ゲート電極２３３は、印刷法またはインクジェット法により形成される。若しくは、スパッタリング法、ＣＶＤ法、蒸着法等で導電膜を形成した後、該導電膜の一部を選択的にエッチングして、形成される。
【０２２１】
なお、ゲート電極２３３と絶縁膜２３１との間に、絶縁膜２３１に接する材料層として、Ｉｎ−Ｇａ−Ｚｎ系酸窒化物半導体膜、Ｉｎ−Ｓｎ系酸窒化物半導体膜、Ｉｎ−Ｇａ系酸窒化物半導体膜、Ｉｎ−Ｚｎ系酸窒化物半導体膜、Ｓｎ系酸窒化物半導体膜、Ｉｎ系酸窒化物半導体膜、金属窒化膜（ＩｎＮ、ＺｎＮ等）等を設けることが好ましい。これらの膜は５ｅＶ以上、好ましくは５．５ｅＶ以上の仕事関数を有し、酸化物半導体の電子親和力よりも大きい値であるため、酸化物半導体を用いたトランジスタのしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。例えば、Ｉｎ−Ｇａ−Ｚｎ系酸窒化物半導体膜を用いる場合、少なくとも酸化物半導体膜２２９より高い窒素濃度、具体的には７原子％以上のＩｎ−Ｇａ−Ｚｎ系酸窒化物半導体膜を用いる。
【０２２２】
この後、加熱処理を行うことが好ましい。当該加熱処理により、絶縁膜２２５または絶縁膜２３１から酸化物半導体膜２２９に酸素を拡散させて、酸化物半導体膜２２９に含まれる酸素欠損を補填し、酸素欠損を低減することができる。
【０２２３】
次に、ゲート電極２３３をマスクとして、酸化物半導体膜２２９にドーパントを添加する処理を行う。この結果、図１５（Ｂ）に示すように、ゲート電極２３３に覆われ、ドーパントが添加されない第１の領域２３５ａと、ドーパントを含む一対の第２の領域２３５ｂ、２３５ｃを形成する。ゲート電極２３３をマスクにしてドーパントを添加するため、セルフアラインで、ドーパントが添加されない第１の領域２３５ａ、及びドーパントを含む一対の第２の領域２３５ｂ、２３５ｃを形成することができる。なお、ゲート電極２３３と重畳する第１の領域２３５ａはチャネル領域として機能する。また、第１の領域２３５ａ、及びドーパントを含む一対の第２の領域２３５ｂ、２３５ｃを酸化物半導体膜２３５と示す。
【０２２４】
酸化物半導体膜２３５の第１の領域２３５ａは、水素濃度を５×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下とすることが好ましい。酸化物半導体及び水素の結合により、水素の一部がドナーとなり、キャリアである電子が生じてしまう。これらのため、酸化物半導体膜２３５の第１の領域２３５ａ中の水素濃度を低減することで、しきい値電圧のマイナスシフトを低減することができる。
【０２２５】
ドーパントを含む一対の第２の領域２３５ｂ、２３５ｃに含まれるドーパントの濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以上１×１０２２ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以上５×１０１９ａｔｏｍｓ／ｃｍ３未満とする。
【０２２６】
ドーパントを含む一対の第２の領域２３５ｂ、２３５ｃはドーパントを含むため、キャリア密度または欠陥を増加させることができる。このため、ドーパントを含まない第１の領域２３５ａと比較して導電性を高めることができる。なお、ドーパント濃度を増加させすぎると、ドーパントがキャリアの移動を阻害することになり、ドーパントを含む一対の第２の領域２３５ｂ、２３５ｃの導電性を低下させることになる。
【０２２７】
ドーパントを含む一対の第２の領域２３５ｂ、２３５ｃは、導電率が０．１Ｓ／ｃｍ以上１０００Ｓ／ｃｍ以下、好ましくは１０Ｓ／ｃｍ以上１０００Ｓ／ｃｍ以下とすることが好ましい。
【０２２８】
酸化物半導体膜２３５において、ドーパントを含む一対の第２の領域２３５ｂ、２３５ｃを有することで、ソース−ドレイン耐圧を高めることが可能である。
【０２２９】
酸化物半導体膜２２９にドーパントを添加する方法として、イオンドーピング法またはイオンインプランテーション法を用いることができる。また、添加するドーパントとしては、ホウ素、窒素、リン、及びヒ素の少なくとも一以上がある。または、ドーパントとしては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノンの少なくとも一以上がある。または、ドーパントとしては、水素がある。なお、ドーパントとして、ホウ素、窒素、リン、及びヒ素の一以上と、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノンの一以上と、水素とを適宜組み合わしてもよい。
【０２３０】
また、酸化物半導体膜２２９へのドーパントの添加は、酸化物半導体膜２２９を覆って、絶縁膜などが形成されている状態を示したが、酸化物半導体膜２２９が露出している状態でドーパントの添加を行ってもよい。
【０２３１】
さらに、上記ドーパントの添加はイオンドーピング法またはイオンインプランテーション法などによる注入する以外の方法でも行うことができる。例えば、添加する元素を含むガス雰囲気にてプラズマを発生させて、被添加物に対してプラズマ処理を行うことによって、ドーパントを添加することができる。上記プラズマを発生させる装置としては、ドライエッチング装置やＣＶＤ装置などを用いることができる。
【０２３２】
この後、加熱処理を行ってもよい。当該加熱処理により、ドーパントを含む一対の第２の領域２３５ｂ、２３５ｃの抵抗を低減することができる。なお、当該加熱処理において、ドーパントを含む一対の第２の領域２３５ｂ、２３５ｃは、結晶状態でも非晶質状態でもよい。
【０２３３】
次に、図１５（Ｃ）に示すように、ゲート電極２３３の側面にサイドウォール絶縁膜２３７、及びゲート絶縁膜２３９、並びに電極２４１ａ、２４１ｂを形成する。
【０２３４】
サイドウォール絶縁膜２３７は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよく、積層または単層で設ける。なお、サイドウォール絶縁膜２３７として、絶縁膜２２５と同様に、加熱により酸素の一部が脱離する酸化絶縁膜を用いて形成してもよい。
【０２３５】
ここで、サイドウォール絶縁膜２３７の形成方法について説明する。
【０２３６】
まず、絶縁膜２３１及びゲート電極２３３上に、後にサイドウォール絶縁膜２３７となる絶縁膜を形成する。絶縁膜は、スパッタリング法、ＣＶＤ法等により形成する。また、当該絶縁膜の厚さは特に限定はないが、ゲート電極２３３の形状に応じる被覆性を考慮して、適宜選択すればよい。
【０２３７】
次に、絶縁膜をエッチングすることによりサイドウォール絶縁膜２３７を形成する。該エッチングは、異方性の高いエッチングであり、サイドウォール絶縁膜２３７は、絶縁膜に異方性の高いエッチング工程を行うことでセルフアラインに形成することができる。
【０２３８】
また、サイドウォール絶縁膜２３７の形成工程と共に、異方性の高いエッチングを用いて絶縁膜２３１をエッチングし、酸化物半導体膜２３５を露出させることで、ゲート絶縁膜２３９を形成することができる。
【０２３９】
一対の電極２４１ａ、２４１ｂは配線２２３ａ〜２２３ｃと同様の材料を適宜用いて形成することができる。なお、一対の電極２４１ａ、２４１ｂは配線としても機能させてもよい。
【０２４０】
一対の電極２４１ａ、２４１ｂは、印刷法またはインクジェット法を用いて形成される。または、スパッタリング法、ＣＶＤ法、蒸着法等で導電膜を形成した後、該導電膜の一部を選択的にエッチングして、一対の電極２４１ａ、２４１ｂを形成する。
【０２４１】
一対の電極２４１ａ、２４１ｂは、サイドウォール絶縁膜２３７及びゲート絶縁膜２３９の側面と接するように、形成されることが好ましい。即ち、トランジスタの一対の電極２４１ａ、２４１ｂの端部がサイドウォール絶縁膜２３７上に位置し、酸化物半導体膜２３５において、ドーパントを含む一対の第２の領域２３５ｂ、２３５ｃの露出部を全て覆っていることが好ましい。この結果、ドーパントが含まれる一対の第２の領域２３５ｂ、２３５ｃにおいて、一対の電極２４１ａ、２４１ｂと接する領域がソース領域及びドレイン領域として機能する。また、サイドウォール絶縁膜２３７及びゲート絶縁膜２３９と重なる領域において、ソース−ドレイン耐圧を高めることができる。また、サイドウォール絶縁膜２３７の幅によりソース−ドレイン間の距離が制御できるため、酸化物半導体膜２３５と接する一対の電極２４１ａ、２４１ｂのチャネル側の端部を、マスクを用いずに形成させることができる。また、マスクを使用しないため、複数のトランジスタにおける加工ばらつきを低減することができる。
【０２４２】
なお、本実施の形態では、ゲート電極２３３の側面に接してサイドウォール絶縁膜２３７を設けたが、本発明はこれに限られるものではなく、サイドウォール絶縁膜２３７を設けない構成とすることもできる。また、本実施の形態では、一対の第２の領域２３５ｂ、第２の領域２３５ｃを形成した後でサイドウォール絶縁膜２３７を設けたが、本発明はこれに限られるものではなく、サイドウォール絶縁膜２３７を設けた後で一対の第２の領域２３５ｂ、第２の領域２３５ｃを形成しても良い。
【０２４３】
以上の工程により、酸化物半導体膜を有するトランジスタをトランジスタ１２１ａとして作製することができる。
【０２４４】
次に、図１６（Ａ）に示すように、スパッタリング法、ＣＶＤ法、塗布法、印刷法等により、絶縁膜２４３及び絶縁膜２４５を形成する。
【０２４５】
絶縁膜２４３、２４５は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよく、積層または単層で設ける。なお、絶縁膜２４５として、外部への酸素の拡散を防ぐ絶縁膜を用いることで、絶縁膜２４３から脱離する酸素を酸化物半導体膜に供給することができる。外部への酸素の拡散を防ぐ絶縁膜の代表例としては、酸化アルミニウム、酸化窒化アルミニウム等がある。また、絶縁膜２４５として、外部からの水素の拡散を防ぐ絶縁膜を用いることで、外部から酸化物半導体膜への水素の拡散を低減することが可能であり、酸化物半導体膜の欠損を低減することができる。外部からの水素の拡散を防ぐ絶縁膜の代表例としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。また、絶縁膜２４３として、絶縁膜２２５と同様に、加熱により酸素の一部が脱離する酸化絶縁膜と、外部への酸素の拡散を防ぐ絶縁膜と、酸化絶縁膜との３層構造とすることで、効率よく酸化物半導体膜へ酸素を拡散すると共に、外部への酸素の脱離を抑制することが可能であり、温度及び湿度の高い状態でも、トランジスタの特性の変動を低減することができる。
【０２４６】
以上の工程により、酸化物半導体にチャネル形成領域を有するトランジスタ１２１ａを作製することができる。なお、上記トランジスタ１２１ａは、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体膜２３５を有するため、極めて優れた特性を示す。
【０２４７】
なお、本実施の形態でトランジスタ１２１ａをトップゲート構造としたが、本発明はこれに限られるものではなく、例えばボトムゲート構造としても良い。
【０２４８】
次に、絶縁膜２１５、２１７、２２１ｅ、２２５，２４３、２４５のそれぞれ一部を選択的にエッチングし、開口部を形成してゲート電極２０９、電極２４１ａおよび電極２４１ｂのそれぞれ一部を露出する。次に、開口部に導電膜を形成した後、該導電膜の一部を選択的にエッチングして、電極２４１ａ及びゲート電極２０９に接する配線２４９、電極２４１ｂに接する配線２５０を形成する。配線２４９、２５０は、コンタクトプラグ２１９ａ〜２１９ｄに示す材料を適宜用いることができる。
【０２４９】
以上の工程により、ｎチャネル型のトランジスタ１７１＿Ａおよびｐチャネル型のトランジスタ１７１＿Ｂ、並びにトランジスタ１２１ａを作製することができる。
【０２５０】
記憶装置を構成する記憶素子において、半導体基板または絶縁性基板上に設けられた半導体膜を用いたトランジスタ上に、酸化物半導体膜にチャネル領域を有するトランジスタを積層することができる。この結果、プログラマブルロジックデバイスの高集積化が可能である。
【０２５１】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【図１】
0006049969.tif 000004
【図２】
0006049969.tif 000005
【図３】
0006049969.tif 000006
【図４】
0006049969.tif 000007
【図５】
0006049969.tif 000008
【図６】
0006049969.tif 000009
【図７】
0006049969.tif 000010
【図８】
0006049969.tif 000011
【図９】
0006049969.tif 000012
【図１０】
0006049969.tif 000013
【図１１】
0006049969.tif 000014
【図１２】
0006049969.tif 000015
【図１３】
0006049969.tif 000016
【図１４】
0006049969.tif 000017
【図１５】
0006049969.tif 000018
【図１６】
0006049969.tif 000019