(57)【特許請求の範囲】
【請求項１】
複数の論理回路を有する、複数の論理ブロックと、
前記複数の論理ブロックと電気的に接続された複数の配線と、
前記複数の配線の電気的接続を制御するプログラマブルスイッチと、を有し、
前記プログラマブルスイッチは、第１のトランジスタと、第２のトランジスタと、を有し、
前記第１のトランジスタのソース電極またはドレイン電極の一方は、前記複数の配線の一と電気的に接続され、
前記第１のトランジスタのソース電極またはドレイン電極の他方は、前記複数の配線の他の一と電気的に接続され、
前記第２のトランジスタのソース電極またはドレイン電極の一方は、前記第１のトランジスタのゲート電極と電気的に接続され、
前記第１のトランジスタのチャネル形成領域は、単結晶シリコンに設けられ、
前記第２のトランジスタのチャネル形成領域は、酸化物半導体層に設けられ、
前記第１のトランジスタのゲート電極上に絶縁層を有し、
前記絶縁層上に、前記酸化物半導体層が設けられ、
前記第２のトランジスタのソース電極またはドレイン電極の他方から入力された電位を、前記第１のトランジスタのゲート電極に保持する、プログラマブルロジックデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
プログラマブルロジックデバイスまたは当該プログラマブルロジックデバイスを用いた
半導体装置に関する。また、当該半導体装置を用いた電子機器に関する。
【背景技術】
【０００２】
通常、ＩＣやＬＳＩに代表される半導体集積回路は、製造時に回路構成を固定され、製
造後に回路構成を変更することはできない。これに対して、プログラマブルロジックデバ
イス（ＰＬＤ：Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）と呼ばれる半導
体集積回路は、複数の論理回路からなる論理ブロックを単位として、各論理ブロックが配
線を介して電気的に接続される構造となっている。プログラマブルロジックデバイスでは
、各論理ブロックの回路構成を電気信号によって制御することができる。
【０００３】
これにより、プログラマブルロジックデバイスは、製造後も設計変更を行うことが可能
となるので、プログラマブルロジックデバイスを用いることにより、半導体集積回路の設
計、開発に費やされる期間およびコストを大幅に削減させることができる。
【０００４】
プログラマブルロジックデバイスには、ＣＰＬＤ（Ｃｏｍｐｌｅｘ  ＰＬＤ）、ＦＰＧ
Ａ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）と呼ばれるものも
存在する。いずれにおいても、各論理ブロック間の配線の交差部に設けられている、メモ
リ部に格納されたデータ（コンフィギュレーションデータ）に従ってスイッチの切換を行
うプログラマブルスイッチによって各論理ブロックの接続を制御している。つまり、各論
理ブロック間の配線接続を制御するプログラマブルスイッチにデータをプログラミングす
ることで、プログラマブルロジックデバイスの回路構成を変更することができる。
【０００５】
プログラマブルロジックデバイスのメモリ部には、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄ
ｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などの揮発性メモリが主に用いられている。また、
その一方で特許文献１に示すように、当該メモリ部に、フラッシュメモリのようにフロー
ティングゲートトランジスタからなる不揮発性メモリを用いる技術も存在する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００２−３７４１６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
近年、電子機器の消費電力の低減は重要な課題として取り上げられており、電子機器に
用いられる半導体集積回路の低消費電力化も強く求められている。そこで、消費電力低減
のために、半導体装置全体またはその一部への電源電位の供給を一時的に遮断し、必要な
ときのみ必要な回路ブロックにおいて電源電位の供給を選択する駆動方法（以下、ノーマ
リーオフの駆動方法と呼ぶ）が提案されている。
【０００８】
しかし、プログラマブルロジックデバイスにおいて、各論理ブロック間の配線接続を制
御するプログラマブルスイッチのメモリ部に揮発性メモリを用いる場合、電源電位の供給
が遮断された時に、メモリ部に格納されていたコンフィギュレーションデータが失われる
ことになる。これにより、プログラマブルスイッチのメモリ部に揮発性メモリを用いたプ
ログラマブルロジックデバイスでは、電源投入の度に、当該揮発性メモリにコンフィギュ
レーションデータを毎回書き込む必要がある。よって、電源投入を行ってからプログラマ
ブルロジックデバイスを動作させるまでに大きな遅延時間が生じる。つまり、プログラマ
ブルスイッチのメモリ部に揮発性メモリを用いたプログラマブルロジックデバイスにおい
ては、電源電位の供給を一時的に遮断するノーマリーオフの駆動方法を行うことが困難に
なる。
【０００９】
また、プログラマブルロジックデバイスにおいて、各論理ブロック間の配線接続を制御
するプログラマブルスイッチのメモリ部にフローティングゲートトランジスタを有する不
揮発性メモリを用いる場合、ノーマリーオフの駆動方法を用いて電源電位の供給を一時的
に遮断してもコンフィギュレーションデータは保持される。しかし、データを書き込む際
にはフローティングゲートに電子を注入するので、高い電位が必要となり、書き込みに長
い時間を必要とするという問題があった。また、当該書き込みの際のトンネル電流により
フローティングゲートのゲート絶縁層が劣化するという問題もある。
【００１０】
上述の問題に鑑み、電源電位の供給が遮断されたときでもコンフィギュレーションデー
タの保持が可能で、電源投入後のプログラマブルロジックデバイスの起動時間が短い、低
消費電力化が可能なプログラマブルロジックデバイスを提供することを課題の一とする。
【課題を解決するための手段】
【００１１】
開示する発明の一態様では、各論理ブロック間の配線接続を制御するプログラマブルス
イッチのメモリ部のトランジスタに、トランジスタのオフ電流を十分に小さくすることが
できる材料、例えば、ワイドバンドギャップ半導体である酸化物半導体材料を用いて当該
トランジスタを構成する。トランジスタのオフ電流を十分に小さくすることができる半導
体材料を用いることで、電源電位の供給が遮断されたときでもコンフィギュレーションデ
ータを保持することが可能となる。本明細書で開示するプログラマブルロジックデバイス
の具体的な構成は以下のようになる。
【００１２】
開示する発明の一態様は、複数の論理回路を有する、複数の論理ブロックと、複数の論
理ブロックと電気的に接続され、行方向または列方向に延設された複数の配線と、複数の
配線の交差する部分にそれぞれ設けられ、当該交差する部分における複数の配線の接続を
制御する複数の配線選択回路と、を有し、複数の配線選択回路それぞれは、当該交差する
部分における複数の配線の二と電気的に接続され、当該配線の二の接続を制御する、少な
くとも一以上のプログラマブルスイッチと、を有し、プログラマブルスイッチは、複数の
配線の一と、ソース電極またはドレイン電極の一方が電気的に接続され、複数の配線の他
の一と、ソース電極またはドレイン電極の他方が電気的に接続される第１のトランジスタ
と、第１のトランジスタのゲート電極と、ソース電極またはドレイン電極の一方が電気的
に接続される第２のトランジスタと、を有し、第２のトランジスタは酸化物半導体層を含
み、第２のトランジスタのソース電極またはドレイン電極の他方から入力された電位を、
第１のトランジスタのゲート電極に保持する、プログラマブルロジックデバイスである。
【００１３】
また、上記において、第２のトランジスタのソース電極またはドレイン電極の一方と、
第１のトランジスタのゲート電極との間に、インバータが電気的に接続された構成として
も良い。さらに、第１のトランジスタのソース電極またはドレイン電極の一方と、ソース
電極またはドレイン電極の一方が電気的に接続され、第１のトランジスタのソース電極ま
たはドレイン電極の他方と、ソース電極またはドレイン電極の他方が電気的に接続され、
第２のトランジスタのソース電極またはドレイン電極の一方と、ゲート電極が電気的に接
続される第３のトランジスタを有し、第３のトランジスタと第１のトランジスタは導電型
が異なる構成としても良い。
【００１４】
また、上記において、第１のトランジスタは、単結晶シリコンを用いて形成されること
が好ましい。また、第２のトランジスタは、絶縁膜を介して第１のトランジスタの上に積
層して形成され、且つ第２のトランジスタの少なくとも一部は、第１のトランジスタの少
なくとも一部と重畳して形成されることが好ましい。また、第２のトランジスタの少なく
とも一部は、第２のトランジスタを有するプログラマブルスイッチに隣接するプログラマ
ブルスイッチが有する第１のトランジスタの少なくとも一部と重畳して形成されることが
好ましい。
【００１５】
また、第２のトランジスタのソース電極またはドレイン電極の一方に、一方の端子が電
気的に接続される容量素子を有する構成としても良い。
【００１６】
開示する発明の他の一態様は、複数の論理回路を有する、複数の論理ブロックと、複数
の論理ブロックと電気的に接続され、行方向または列方向に延設された複数の配線と、複
数の配線の交差する部分にそれぞれ設けられ、当該交差する部分における複数の配線の接
続を制御する複数の配線選択回路と、を有し、複数の配線選択回路それぞれは、当該交差
する部分における複数の配線の二と電気的に接続され、当該配線の二の接続を制御する、
少なくとも一以上のプログラマブルスイッチと、を有し、プログラマブルスイッチは、複
数の配線の一と、ソース電極またはドレイン電極の一方が電気的に接続され、複数の配線
の他の一と、ソース電極またはドレイン電極の他方が電気的に接続される第１のトランジ
スタと、前記複数の配線の一と、ソース電極またはドレイン電極の一方が電気的に接続さ
れ、前記複数の配線の他の一と、ソース電極またはドレイン電極の他方が電気的に接続さ
れる第２のトランジスタと、第１のトランジスタのゲート電極と、ソース電極またはドレ
イン電極の一方が電気的に接続される第３のトランジスタと、第２のトランジスタのゲー
ト電極と、ソース電極またはドレイン電極の一方が電気的に接続され、第３のトランジス
タのゲート電極と、ゲート電極が電気的に接続される第４のトランジスタと、を有し、第
２のトランジスタと第１のトランジスタは導電型が異なり、第３のトランジスタおよび第
４のトランジスタは酸化物半導体層を含み、第３のトランジスタのソース電極またはドレ
イン電極の他方から入力された第１の電位を、第１のトランジスタのゲート電極に保持し
、第４のトランジスタのソース電極またはドレイン電極の他方から入力された第１の電位
と逆の極性の第２の電位を、第２のトランジスタのゲート電極に保持するプログラマブル
ロジックデバイスである。
【００１７】
また、上記において第３のトランジスタまたは第４のトランジスタのソース電極または
ドレイン電極の一方に、一方の端子が電気的に接続される容量素子を有する構成としても
良い。
【発明の効果】
【００１８】
各論理ブロック間の配線接続を制御するプログラマブルスイッチのメモリ部のトランジ
スタに、トランジスタのオフ電流を十分に小さくすることができる、酸化物半導体のよう
なワイドバンドギャップ半導体を用いることにより、電源電位の供給が遮断されたときで
もコンフィギュレーションデータを保持することが可能となる。これにより、電源投入後
のコンフィギュレーションデータの書き込みを省略することが可能となるので、プログラ
マブルロジックデバイスの起動時間を短くすることができる。よって、プログラマブルロ
ジックデバイスにノーマリーオフの駆動方法を用いて、低消費電力化を図ることができる
。
【図面の簡単な説明】
【００１９】
【図１】本発明の一態様に係るプログラマブルロジックデバイスを説明する回路図。
【図２】本発明の一態様に係るプログラマブルロジックデバイスの一部を説明する回路図。
【図３】本発明の一態様に係るプログラマブルロジックデバイスの一部を説明する回路図。
【図４】本発明の一態様に係るプログラマブルロジックデバイスの一部を説明する回路図。
【図５】本発明の一態様に係るプログラマブルロジックデバイスの一部を説明する回路図。
【図６】プログラマブルロジックデバイスの作製工程を示す図。
【図７】プログラマブルロジックデバイスの作製工程を示す図。
【図８】プログラマブルロジックデバイスの作製工程を示す図。
【図９】プログラマブルロジックデバイスの作製工程を示す図。
【図１０】携帯用の電子機器のブロック図。
【図１１】電子書籍のブロック図。
【図１２】酸化物の構造を説明する図。
【図１３】酸化物の構造を説明する図。
【図１４】酸化物の構造を説明する図。
【図１５】酸化物の構造を説明する図。
【図１６】計算によって得られた移動度のゲート電圧依存性を説明する図。
【図１７】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図１８】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図１９】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図２０】計算に用いたトランジスタの断面構造を説明する図。
【図２１】酸化物半導体膜を用いたトランジスタ特性のグラフ。
【図２２】試料Ａおよび試料ＢのＸＲＤスペクトルを示す図。
【図２３】トランジスタのオフ電流と測定時基板温度との関係を示す図。
【図２４】Ｉｄｓおよび電界効果移動度のＶｇｓ依存性を示す図。
【図２５】基板温度としきい値電圧の関係および基板温度と電界効果移動度の関係を示す図。
【図２６】測定に用いたトランジスタの平面図と断面構造を説明する図。
【図２７】プログラマブルロジックデバイスの構造の一部を説明する平面図。
【図２８】プログラマブルロジックデバイスの構造の一部を説明する平面図。
【図２９】本発明の一態様に係るプログラマブルロジックデバイスを説明する回路図。
【発明を実施するための形態】
【００２０】
以下では、実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の
説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を
様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以
下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２１】
なお、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合
や、回路動作において電流の方向が変化する場合などには入れかわることがある。このた
め、本明細書においては、「ソース」や「ドレイン」の用語は、入れかえて用いることが
できるものとする。
【００２２】
「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場
合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信
号の授受を可能とするものであれば、特に制限はない。例えば、「何らかの電気的作用を
有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素
子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
【００２３】
回路図上は独立している構成要素どうしが電気的に接続しているように図示されている
場合であっても、実際には、例えば配線の一部が電極としても機能する場合など、一つの
導電膜が、複数の構成要素の機能を併せ持っている場合もある。本明細書において電気的
に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も
、その範疇に含める。
【００２４】
「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限
定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート
絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。
【００２５】
図面において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位
置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも
、図面に開示された位置、大きさ、範囲などに限定されない。
【００２６】
「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付すもの
である。
【００２７】
（実施の形態１）
本実施の形態では、開示する発明の一態様に係るプログラマブルロジックデバイスの回
路構成について、図１乃至図５を参照して説明する。
【００２８】
開示する発明の一態様に係る、プログラマブルロジックデバイスの構成を図１（Ａ）に
示す。プログラマブルロジックデバイスは、複数の論理回路を有する複数の論理ブロック
１０と、複数の論理ブロック１０と電気的に接続された複数の配線１１と、複数の配線１
１が交差する部分に設けられたスイッチマトリックス１２と、を有する。複数の論理ブロ
ック１０は、図１（Ａ）に示すように、マトリクス状に設けることが好ましい。配線１１
は、各論理ブロック１０の間に少なくとも１本以上設けられるように、行方向または列方
向に延設して設けられる。また、行方向に延設された複数の配線１１と列方向に延設され
た複数の配線１１とが交差する部分にスイッチマトリックス１２が設けられる。図１（Ａ
）に示すように、複数の論理ブロック１０の外周部を囲むように複数の配線１１および複
数のスイッチマトリックス１２が設けられる。
【００２９】
なお、論理ブロック１０は必ずしもマトリックス状に間隔を空けて設ける必要はなく、
例えば、複数の論理ブロック１０の間に配線１１を設けずに、行方向または列方向に隣接
させて設けて設置してもよい。その場合配線１１は、行方向または列方向に隣接された複
数の論理ブロック群の間に少なくとも１本以上設けられる。また、行方向に延設された複
数の配線１１または列方向に延設された複数の配線１１が交差する部分にスイッチマトリ
ックス１２が設けられる。また、複数の論理ブロック１０の外周部を囲むように複数の配
線１１および複数のスイッチマトリックス１２を設けても良い。論理ブロック１０を構成
する論理回路は、任意の論理回路を用いることができ、論理ゲートを用いても良いし、論
理ゲートを組み合わせた組み合わせ論理回路を用いても良い。
【００３０】
また、論理ブロック１０、配線１１およびスイッチマトリックス１２の個数は適宜設定
すればよく、図１中に示す数に限られるものではない。
【００３１】
また、プログラマブルロジックデバイスは、更に、マルチプライヤ（乗算器）や、ＲＡ
Ｍ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）ブロックや、ＰＬＬ（Ｐｈａｓｅ  Ｌ
ｏｃｋｅｄ  Ｌｏｏｐ）ブロックや、Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）エレメントを
有していてもよい。マルチプライヤ（乗算器）は、複数のデータの乗算を高速で行う機能
を有する。ＲＡＭブロックは、メモリとして任意のデータを記憶する機能を有する。ＰＬ
Ｌブロックは、クロック信号をプログラマブルロジックデバイス内部の回路に供給する機
能を有する。Ｉ／Ｏエレメントは、プログラマブルロジックデバイスと外部回路との信号
の受け渡しを制御する機能を有する。
【００３２】
論理ブロック１０は、複数の論理回路を有しており、当該複数の論理回路から所望の論
理回路を選択して接続することにより、所望の論理機能を有する論理回路を形成すること
ができる。このような論理ブロック１０は、格納されたデータに応じて接続の切り替えを
行うスイッチを設け、当該スイッチを介して複数の論理回路を接続する構成とすることに
より形成することができる。
【００３３】
また、上記のような論理ブロック１０は、複数の論理回路を用いてルックアップテーブ
ルを構成することにより形成することもできる。ここで、ルックアップテーブルは、入力
信号に対して、各論理ブロックに設けられたメモリに格納されたデータに応じた演算処理
を行って出力信号を出力することができる。
【００３４】
また、論理ブロック１０には、フリップフロップやカウンタ回路などの順序回路が含ま
れてもよく、例えば、シフトレジスタなどを一緒に設けても良い。
【００３５】
図１（Ａ）に示すスイッチマトリックス１２の構成を図１（Ｂ）に示す。スイッチマト
リックス１２は、図１（Ｂ）に示すように、行方向に延設された複数の配線１１の一と列
方向に延設された複数の配線１１の一とが交差する部分に配線選択回路１３を有する。
【００３６】
さらに図１（Ｂ）に示す配線選択回路１３の構成を図２（Ａ）に示す。配線選択回路１
３は、配線１１ａ乃至配線１１ｄ、およびプログラマブルスイッチ３０ａ乃至プログラマ
ブルスイッチ３０ｆを有している。配線１１ａは、プログラマブルスイッチ３０ａを介し
て配線１１ｂと、プログラマブルスイッチ３０ｅを介して配線１１ｃと、プログラマブル
スイッチ３０ｄを介して配線１１ｄと、電気的に接続されている。また、配線１１ｂは、
プログラマブルスイッチ３０ｂを介して配線１１ｃと、プログラマブルスイッチ３０ｆを
介して配線１１ｄと、電気的に接続されている。また、配線１１ｃは、プログラマブルス
イッチ３０ｃを介して配線１１ｄと、電気的に接続されている。
【００３７】
ここで、配線１１ａおよび配線１１ｃは、図１（Ａ）および図１（Ｂ）において、行方
向に延設された配線１１に相当するが、配線選択回路１３において行方向以外の方向にも
分岐させることができる。例えば、図２（Ａ）に示すように、行方向に延設された配線１
１ａはプログラマブルスイッチ３０ａおよびプログラマブルスイッチ３０ｄによって配線
１１ｂと１１ｄに電気的に接続させて列方向に分岐させることができる。また同様に、配
線１１ｂおよび配線１１ｄは、図１（Ａ）および図１（Ｂ）において、列方向に延設され
た配線１１に相当するが、配線選択回路１３のプログラマブルスイッチ３０ａ乃至３０ｄ
によって行方向にも分岐させることができる。
【００３８】
なお、図２（Ａ）に示される配線選択回路１３では、配線を４本（配線１１ａ乃至配線
１１ｄ）設けたが、本実施の形態に示す配線選択回路１３はこれに限られるものではない
。配線選択回路に設けられる配線の本数はプログラマブルロジックデバイスの配線の本数
に応じて決定されるので、適宜２本以上の配線を設ければよく、配線の数に応じてプログ
ラマブルスイッチも設ければよい。
【００３９】
ここでプログラマブルスイッチ３０ａ乃至プログラマブルスイッチ３０ｆは、格納され
たデータ（以下コンフィギュレーションデータとも呼ぶ。）に応じて配線１１ａ乃至配線
１１ｄのうちいずれか二つの接続を制御する。よって、配線選択回路１３は、プログラマ
ブルスイッチ３０ａ乃至プログラマブルスイッチ３０ｆを切り替えることで、配線１１ａ
乃至配線１１ｄを所望の接続関係とすることができる。
【００４０】
つまり、スイッチマトリックス１２の各配線１１の交差する部分に設けられた配線選択
回路１３において、プログラマブルスイッチを切り替えることで、複数の論理ブロック１
０のうち所望の論理ブロック１０を選択して接続することができる。これにより、所望の
論理機能を有するプログラマブルロジックデバイスを形成することができる。このように
スイッチマトリックス１２を設けることにより、二つの所望の論理ブロック１０を、間に
別の論理ブロック１０を介することなく、直接接続することが可能になる。
【００４１】
図２（Ａ）に示すプログラマブルスイッチ３０ａ乃至プログラマブルスイッチ３０ｆに
対応するプログラマブルスイッチ３０の構成を図２（Ｂ）に示す。図２（Ｂ）に示すプロ
グラマブルスイッチは、端子Ａと、端子Ｂと、メモリ部３２およびスイッチ部３４からな
る。
【００４２】
プログラマブルスイッチ３０は、メモリ部３２に格納されたコンフィギュレーションデ
ータによりスイッチ部３４を制御し、端子Ａと端子Ｂの接続を制御する。端子Ａおよび端
子Ｂは、それぞれ配線選択回路１３に設けられた複数の配線１１の一と電気的に接続され
ている。スイッチ部３４は、端子Ａおよび端子Ｂを介して配線選択回路１３に設けられた
配線１１と電気的に接続されている。メモリ部３２は、メモリ部に格納するコンフィギュ
レーションデータの電位を入力するデータ線Ｄと電気的に接続され、メモリ部へのコンフ
ィギュレーションデータの書き込みを制御する信号を入力するワード線Ｗと電気的に接続
され、コンフィギュレーションデータを格納するノードにおいて、スイッチ部３４と電気
的に接続されている。
【００４３】
プログラマブルスイッチ３０が有するメモリ部３２の構成を図２（Ｃ）に示す。図２（
Ｃ）に示すように、メモリ部３２は、スイッチ部３４と電気的に接続されるソース電極ま
たはドレイン電極の一方と、データ線Ｄと電気的に接続されるソース電極またはドレイン
電極の他方と、ワード線Ｗと電気的に接続されるゲート電極と、を有する、トランジスタ
４０で構成されている。ここで、トランジスタ４０として、オフ電流が極めて低いトラン
ジスタを用い、当該トランジスタ４０がオフ状態の時、スイッチ部３４と電気的に接続さ
れるソース電極またはドレイン電極の一方にコンフィギュレーションデータに対応する電
位を保持することができる。例えば、ソース電極またはドレイン電極の一方が高電位の状
態を「１」に対応させ、ソース電極またはドレイン電極の一方が低電位の状態を「０」に
対応させることによって、１ビットのコンフィギュレーションデータを記憶することがで
きる。
【００４４】
オフ電流が極めて低いトランジスタは、シリコン半導体よりもバンドギャップが広く、
真性キャリア密度がシリコンよりも低い、ワイドバンドギャップ半導体を、チャネル形成
領域に含むものとする。シリコン半導体よりもバンドギャップが広く、真性キャリア密度
がシリコンよりも低い、ワイドバンドギャップ半導体の一例として、炭化珪素（ＳｉＣ）
、窒化ガリウム（ＧａＮ）などの化合物半導体、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体な
どの金属酸化物でなる酸化物半導体などを適用することができる。本実施の形態において
、メモリ部３２に用いるオフ電流の極めて低いトランジスタとしては、酸化物半導体を含
むものを用いることとし、回路図においては、酸化物半導体を用いたトランジスタである
ことを示すために、ＯＳの符号を併せて付す場合がある。
【００４５】
メモリ部３２およびスイッチ部３４を有するプログラマブルスイッチ３０の具体的な回
路構成を図３（Ａ）に示す。図３（Ａ）に示すプログラマブルスイッチは、端子Ａとソー
ス電極またはドレイン電極の一方とが電気的に接続され、当該プログラマブルスイッチの
端子Ｂとソース電極またはドレイン電極の他方とが電気的に接続されるトランジスタ１１
２と、トランジスタ１１２のゲート電極とソース電極またはドレイン電極の一方とが電気
的に接続され、データ線Ｄとソース電極またはドレイン電極の他方とが電気的に接続され
、ワード線Ｗとゲート電極とが電気的に接続されるトランジスタ１１０と、を有する。
【００４６】
端子Ａは当該プログラマブルスイッチの一方の端子であり、配線選択回路１３に設けら
れた複数の配線１１の一と電気的に接続されているものとする。また、端子Ｂは当該プロ
グラマブルスイッチの他方の端子であり、配線選択回路１３に設けられた複数の配線１１
の他の一と電気的に接続されているものとする。また、トランジスタ１１０は、図２（Ｂ
）に示すメモリ部３２に対応し、酸化物半導体層を含んで形成される。また、トランジス
タ１１２は、図２（Ｂ）に示すスイッチ部３４に対応する。なお、トランジスタ１１２の
導電型は、ｎ型としてもよいし、ｐ型としてもよい。本実施の形態では、トランジスタ１
１２の導電型をｎ型とする。
【００４７】
図３（Ａ）に示すプログラマブルスイッチは、トランジスタ１１０のソース電極または
ドレイン電極の一方とトランジスタ１１２のゲート電極とが電気的に接続されたノード（
以下ノードＦＧとも表記する）にコンフィギュレーションデータに対応する電位を与え、
当該電位をノードＦＧに保持することにより、端子Ａと端子Ｂを導通状態とするか非導通
状態とするかを選択することができる。以下にプログラマブルスイッチにおけるコンフィ
ギュレーションデータの書き込みおよび保持の動作について説明する。
【００４８】
まず、ワード線Ｗの電位をトランジスタ１１０がオン状態となる電位にしてトランジス
タ１１０をオン状態とする。これによりデータ線Ｄの電位がノードＦＧに与えられる。つ
まり、トランジスタ１１２のゲート電極に所定の電位が与えられる（データの書き込み）
。ここで、当該所定の電位が高電位の場合、ｎ型のトランジスタ１１２がオン状態となり
、端子Ａと端子Ｂが導通状態となる。また、当該所定の電位が低電位の場合、ｎ型のトラ
ンジスタ１１２がオフ状態となり、端子Ａと端子Ｂが非導通状態となる。
【００４９】
データ線Ｄの電位をノードＦＧに書き込んだ後、当該データ線Ｄの電位を保持した状態
で、ワード線Ｗの電位をトランジスタ１１０がオフ状態となる電位にしてトランジスタ１
１０をオフ状態とする。トランジスタ１１０は、酸化物半導体のようなワイドギャップ半
導体が用いられており、オフ電流が極めて低いので、ノードＦＧに与えられた所定の電位
が保持されることになる（データの保持）。つまり、トランジスタ１１２のゲート電極の
所定の電位が保持されるので、トランジスタ１１２の接続状態も保持されることになる。
これにより、図３（Ａ）に示すプログラマブルスイッチの接続状態を電源電位の供給無し
で保持することが可能になる。
【００５０】
このように、各論理ブロック間の配線接続を制御するプログラマブルスイッチのメモリ
部のトランジスタに、トランジスタのオフ電流を十分に小さくすることができる、酸化物
半導体のようなワイドバンドギャップ半導体を用いることにより、電源電位の供給が遮断
されている間も長期間に渡ってコンフィギュレーションデータを保持し、プログラマブル
スイッチの接続状態を保持することができる。これにより、プログラマブルロジックデバ
イス全体またはその一部への電源電位の供給を一時的に遮断し、必要なときのみ必要な回
路ブロックにおいて電源電位供給を選択する駆動方法（ノーマリーオフの駆動方法）を用
いて、当該プログラマブルスイッチを含む複数の論理ブロックへの電源電位の供給を遮断
しても、各論理ブロック間の接続状態は保持される。よって、ノーマリーオフの駆動方法
を用いて、電源投入を行うときに、コンフィギュレーションデータの書き込みを省略する
ことが可能となるので、プログラマブルロジックデバイスの起動時間を短くすることがで
きる。故に、本実施の形態に示すプログラマブルロジックデバイスで、ノーマリーオフの
駆動方法を用いて低消費電力化を図ることができる。
【００５１】
また、トランジスタ１１０を介してコンフィギュレーションデータに応じた電位をノー
ドＦＧに与えることで当該データを書き込むことができるので、プログラマブルスイッチ
のメモリ部にフローティングゲートを用いて電子注入でコンフィギュレーションデータを
書き込む場合と比較して、書き込みに必要な電位および時間を大幅に低減することができ
る。また、フローティングゲートに電子注入を行うときに生じたトンネル電流によるゲー
ト絶縁層の劣化の問題も生じないので、データの書き換え可能回数を増やすことができる
。
【００５２】
また、一般的にプログラマブルロジックデバイスは、当該プログラマブルロジックデバ
イスを有する半導体装置の動作を停止した状態で、プログラマブルスイッチの切り替えを
行なって各論理ブロック間の接続状態の変更を行う。これをコンフィギュレーションと呼
ぶ。コンフィギュレーションに対して、当該半導体装置の動作中にコンフィギュレーショ
ンを行うことを動的コンフィギュレーションと呼ぶ。上述のように、本実施の形態に示す
プログラマブルスイッチはコンフィギュレーションデータの書き込みが高速化されている
ので、動的コンフィギュレーションも容易に行うことができる。
【００５３】
また、上述のプログラマブルスイッチは、図１（Ａ）に示す配線選択回路１３だけでな
く、図１（Ａ）に示す論理ブロック１０に用いて複数の論理回路の接続状態を記憶させて
おくこともできる。
【００５４】
また、図３（Ａ）に示す構成とは異なるプログラマブルスイッチについて図３（Ｂ）乃
至図３（Ｄ）、図４（Ａ）乃至図４（Ｃ）および図５（Ａ）乃至図５（Ｃ）を用いて説明
する。
【００５５】
図３（Ｂ）に示すプログラマブルスイッチは、一方の端子がノードＦＧと電気的に接続
し、他方の端子が一定の電位に固定される容量素子１１６を有する点において、図３（Ａ
）に示すプログラマブルスイッチと異なる。ここで本実施の形態に示す容量素子１１６は
他方の端子を接地させている。なお、その他の構成については図３（Ａ）に示すプログラ
マブルスイッチの構成と同様である。
【００５６】
このように容量素子１１６を設けることにより、データ線ＤからノードＦＧにコンフィ
ギュレーションデータに応じた電位を入力する際にノードＦＧに与えられた電荷を容易に
保持することができるので、プログラマブルスイッチのコンフィギュレーションデータの
保持特性を容易に向上させることができる。またノードＦＧの寄生容量が十分大きい場合
には、特別に容量素子を設けなくとも容量素子１１６を設ける場合と同様の効果を得るこ
ともできる。
【００５７】
また、図３（Ｃ）に示すプログラマブルスイッチは、トランジスタ１１０のソース電極
またはドレイン電極の一方と、トランジスタ１１２のゲート電極との間にバッファ１１８
を設けている点において、図３（Ａ）に示すプログラマブルスイッチと異なる。ここでは
、トランジスタ１１２のゲート電極を含むノードをノードＦＧとする。なお、その他の構
成については図３（Ａ）に示すプログラマブルスイッチの構成と同様である。
【００５８】
このようにバッファ１１８を設けて、電源線からノードＦＧに電位を与えることにより
、端子Ａまたは端子Ｂの電位が変動しても、トランジスタ１１２の容量結合でノードＦＧ
の電位が変化することを防ぐことができる。また、バッファ１１８を設けることにより、
データ線Ｄから入力した電位がトランジスタ１１０においてトランジスタ１１０のしきい
値電位の分だけ電圧降下しても、電源電位に応じた電位をノードＦＧに入力することがで
きる。
【００５９】
また、図３（Ｄ）に示すプログラマブルスイッチは、トランジスタ１１０のソース電極
またはドレイン電極の一方と、トランジスタ１１２のゲート電極との間にインバータ１２
０を設けている点において、図３（Ａ）に示すプログラマブルスイッチと異なる。ここで
は、トランジスタ１１２のゲート電極を含むノードをノードＦＧとする。なお、その他の
構成については図３（Ａ）に示すプログラマブルスイッチの構成と同様である。ただし、
データ線Ｄから入力された電位がインバータ１２０によって逆極性になるので、図３（Ａ
）に示すプログラマブルスイッチとトランジスタ１１２の動作が逆転することになる。
【００６０】
このようにインバータ１２０を設けて、電源線からノードＦＧに電位を与えることによ
り、端子Ａまたは端子Ｂの電位が変動しても、トランジスタ１１２の容量結合でノードＦ
Ｇの電位が変化することを防ぐことができる。また、インバータ１２０を設けることによ
り、データ線Ｄから入力した電位がトランジスタ１１０においてトランジスタ１１０のし
きい値電位の分だけ電圧降下しても、電源電位に応じた電位をノードＦＧに入力すること
ができる。
【００６１】
また、図３（Ａ）乃至図３（Ｄ）に示すプログラマブルスイッチにおいては、スイッチ
部にトランジスタ１１２を用いたが、本実施の形態に係るスイッチ部の構成はこれに限ら
れるものではない。スイッチ部を構成するトランジスタ１１２の代わりにトランスミッシ
ョンゲート１３４を設けることもできる。
【００６２】
例えば、図４（Ａ）に示すような構成とすればよい。図４（Ａ）に示すプログラマブル
スイッチは、トランジスタ１３０とトランスミッションゲート１３４とインバータ１４４
と、を有している。ここでトランスミッションゲート１３４は、ｎ型のトランジスタとｐ
型のトランジスタからなり、お互いにソース電極またはドレイン電極の一方を端子Ａと電
気的に接続し、お互いにソース電極またはドレイン電極の他方を端子Ｂと電気的に接続し
、ｎ型のトランジスタのゲート電極（ノードＦＧ１）をトランジスタ１３０のソース電極
またはドレイン電極の一方と電気的に接続し、ｐ型のトランジスタのゲート電極（ノード
ＦＧ２）をトランジスタ１３０のソース電極またはドレイン電極の一方とインバータ１４
４を介して電気的に接続している。トランジスタ１３０は、データ線Ｄとソース電極また
はドレイン電極の他方とが電気的に接続され、ワード線Ｗとゲート電極とが電気的に接続
されている。ここで、トランジスタ１３０は、酸化物半導体層を含んで形成されるものと
する。なお、図４（Ａ）では、インバータ１４４をトランジスタ１３０のソース電極また
はドレイン電極の一方とトランスミッションゲート１３４のｐ型のトランジスタのゲート
電極との間に設けたが、これに限られることなく、インバータ１４４をトランジスタ１３
０のソース電極またはドレイン電極の一方とトランスミッションゲート１３４のｎ型のト
ランジスタのゲート電極との間に設けてもよい。
【００６３】
つまり、図４（Ａ）に示すプログラマブルスイッチは、スイッチ部を構成するトランジ
スタ１１２の代わりにトランスミッションゲート１３４が設けられている点、およびトラ
ンスミッションゲート１３４の一方のトランジスタのゲート電極とトランジスタ１３０の
ソース電極またはドレイン電極の一方との間にインバータ１４４が設けられている点にお
いて、図３（Ａ）に示すプログラマブルスイッチと異なる。
【００６４】
プログラマブルスイッチのスイッチ部が一つのトランジスタで構成されている場合、当
該トランジスタの接続状態（オン状態またはオフ状態のこと）を維持するには、当該トラ
ンジスタのソース電極またはドレイン電極にかかる最大電位（または最小電位）より当該
トランジスタのしきい値電位分だけ高い（または低い）電位を、当該トランジスタのゲー
ト電極にかける必要がある。しかし、上述のように、プログラマブルスイッチのスイッチ
部にトランスミッションゲートを用いることにより、上記のしきい値電位分だけ高い（ま
たは低い）電位をゲート電極にかけなくてもスイッチングを行うことができるので、プロ
グラマブルスイッチの低消費電力化を図ることができる。
【００６５】
また、図４（Ｂ）に示すプログラマブルスイッチは、一方の端子がノードＦＧ１と電気
的に接続し、他方の端子が一定の電位と電気的に接続される容量素子１３６を有する点に
おいて、図４（Ａ）に示すプログラマブルスイッチと異なる。ここで本実施の形態に示す
容量素子１３６は他方の端子を接地させている。なお、その他の構成については図４（Ａ
）に示すプログラマブルスイッチの構成と同様である。
【００６６】
このように容量素子１３６を設けることにより、データ線ＤからノードＦＧ１にコンフ
ィギュレーションデータに応じた電位を入力する際にノードＦＧ１に与えられた電荷を容
易に保持することができるので、プログラマブルスイッチのコンフィギュレーションデー
タの保持特性を容易に向上させることができる。またノードＦＧ１の寄生容量が十分大き
い場合には、特別に容量素子を設けなくとも容量素子１３６を設ける場合と同様の効果を
得ることもできる。
【００６７】
また、図４（Ｃ）に示すプログラマブルスイッチは、トランジスタ１３０のソース電極
またはドレイン電極の一方と、トランスミッションゲート１３４のｎ型のトランジスタの
ゲート電極との間にバッファ１４６を設けている点において、図４（Ａ）に示すプログラ
マブルスイッチと異なる。なお、その他の構成については図４（Ａ）に示すプログラマブ
ルスイッチの構成と同様である。
【００６８】
このようにインバータ１４４およびバッファ１４６を設けて、電源線からノードＦＧ１
およびノードＦＧ２に電位を与えることにより、端子Ａまたは端子Ｂの電位が変動しても
、トランスミッションゲート１３４を構成するトランジスタの容量結合でノードＦＧ１お
よびノードＦＧ２の電位が変化することを防ぐことができる。また、インバータ１４４お
よびバッファ１４６を設けることにより、データ線Ｄから入力した電位がトランジスタ１
３０においてトランジスタ１３０のしきい値電位の分だけ電圧降下しても、電源電位に応
じた電位をノードＦＧ１およびノードＦＧ２に入力することができる。
【００６９】
また、図４（Ａ）乃至図４（Ｃ）に示すプログラマブルスイッチにおいては、スイッチ
部のトランスミッションゲート１３４の各ゲート電極に互いに逆極性の電位を入力するた
めにインバータ１４４を用いたが、本実施の形態に係るプログラマブルスイッチの構成は
これに限られるものではない。互いに逆極性の電位が入力されるデータ線Ｄとデータ線Ｄ
Ｂ、およびそれぞれに電気的に接続される酸化物半導体を含むトランジスタを用いても良
い。
【００７０】
例えば、図５（Ａ）に示すような構成とすればよい。図５（Ａ）に示すプログラマブル
スイッチは、トランジスタ１５０とトランジスタ１５２とトランスミッションゲート１５
４と、を有している。ここでトランスミッションゲート１５４は、ｎ型のトランジスタと
ｐ型のトランジスタからなり、お互いにソース電極またはドレイン電極の一方を端子Ａと
電気的に接続し、お互いにソース電極またはドレイン電極の他方を端子Ｂと電気的に接続
し、ｎ型のトランジスタのゲート電極（ノードＦＧ１）をトランジスタ１５０のソース電
極またはドレイン電極の一方と電気的に接続し、ｐ型のトランジスタのゲート電極（ノー
ドＦＧ２）をトランジスタ１５２のソース電極またはドレイン電極の一方と電気的に接続
している。トランジスタ１５０は、データ線Ｄとソース電極またはドレイン電極の他方と
が電気的に接続され、ワード線Ｗとゲート電極とが電気的に接続されている。トランジス
タ１５２は、データ線ＤＢとソース電極またはドレイン電極の他方とが電気的に接続され
、ワード線Ｗとゲート電極とが電気的に接続されている。ここで、トランジスタ１５０お
よびトランジスタ１５２は、酸化物半導体層を含んで形成されるものとする。また、デー
タ線Ｄの電位とデータ線ＤＢの電位は互いに逆極性とする。
【００７１】
つまり、図５（Ａ）に示すプログラマブルスイッチは、スイッチ部を構成するトランジ
スタ１１２の代わりにトランスミッションゲート１５４が設けられている点、およびデー
タ線ＤＢとトランジスタ１５２が設けられている点において、図３（Ａ）に示すプログラ
マブルスイッチと異なる。
【００７２】
このように、プログラマブルスイッチのスイッチ部にトランスミッションゲートを用い
ることにより、図４（Ａ）に示すトランスミッションゲートを用いたプログラマブルスイ
ッチと同様に、トランジスタのソース電極またはドレイン電極にかかる最大電位（または
最小電位）より当該トランジスタのしきい値電位分だけ高い（または低い）電位をゲート
電極にかけなくてもスイッチングを行うことができるので、プログラマブルスイッチの低
消費電力化を図ることができる。
【００７３】
また、図５（Ｂ）に示すプログラマブルスイッチは、一方の端子がノードＦＧ１と電気
的に接続し、他方の端子が一定の電位と電気的に接続される容量素子１５６と、一方の端
子がノードＦＧ２と電気的に接続し、他方の端子が一定の電位と電気的に接続される容量
素子１５８と、を有する点において、図５（Ａ）に示すプログラマブルスイッチと異なる
。ここで本実施の形態に示す容量素子１５６および容量素子１５８は他方の端子を接地さ
せている。なお、その他の構成については図５（Ａ）に示すプログラマブルスイッチの構
成と同様である。
【００７４】
このように容量素子１５６および容量素子１５８を設けることにより、データ線Ｄから
ノードＦＧ１に、データ線ＤＢからノードＦＧ２にコンフィギュレーションデータに応じ
た電位を入力する際にノードＦＧ１およびノードＦＧ２に与えられた電荷を容易に保持す
ることができるので、プログラマブルスイッチのコンフィギュレーションデータの保持特
性を容易に向上させることができる。またノードＦＧ１およびノードＦＧ２の寄生容量が
十分大きい場合には、特別に容量素子を設けなくとも容量素子１５６および容量素子１５
８を設ける場合と同様の効果を得ることもできる。
【００７５】
また、図５（Ｃ）に示すプログラマブルスイッチのように、一方の端子がノードＦＧ１
と電気的に接続し、他方の端子がノードＦＧ２と電気的に接続される容量素子１６０を設
ける構成としても良い。なお、その他の構成については図５（Ａ）に示すプログラマブル
スイッチの構成と同様である。
【００７６】
なお、図４（Ａ）乃至図４（Ｃ）および図５（Ａ）乃至図５（Ｃ）に示すプログラマブ
ルスイッチについても図３（Ｂ）乃至図３（Ｄ）に示すプログラマブルスイッチと同様の
構成を組み合わせることができる。
【００７７】
以上のように、各論理ブロック間の配線接続を制御するプログラマブルスイッチのメモ
リ部のトランジスタに、トランジスタのオフ電流を十分に小さくすることができる、酸化
物半導体のようなワイドバンドギャップ半導体を用いることにより、電源電位の供給が遮
断されたときでもコンフィギュレーションデータを保持することが可能となる。これによ
り、電源投入後のコンフィギュレーションデータの書き込みを省略することが可能となる
ので、プログラマブルロジックデバイスの起動時間を短くすることができる。よって、プ
ログラマブルロジックデバイスにノーマリーオフの駆動方法を用いて、低消費電力化を図
ることができる。
【００７８】
以上、本実施の形態に示す構成、方法などは、本実施の形態に示す構成、方法どうしで
組み合わせて用いることもできるし、他の実施の形態に示す構成、方法などと適宜組み合
わせて用いることもできる。
【００７９】
（実施の形態２）
本実施の形態においては、実施の形態１に示すプログラマブルロジックデバイスのプロ
グラマブルスイッチの作製方法について、図６乃至図９を用いて説明する。例として図３
（Ａ）に示す、トランジスタ１１０およびトランジスタ１１２からなるプログラマブルス
イッチの作製方法について説明する。なお、図６乃至図９において、Ａ−Ｂに示す断面図
は、酸化物半導体膜を有するトランジスタ１１０、ｎ型のトランジスタ１１２が形成され
る領域の断面図に相当し、Ｃ−Ｄに示す断面図は、酸化物半導体膜を有するトランジスタ
１１０のソース電極またはドレイン電極の一方とｎ型のトランジスタ１１２のゲート電極
とが接続されたノードＦＧにおける断面図に相当する。
【００８０】
まず、図６（Ａ）に示すように、ｐ型の半導体基板２０１に素子分離領域２０３を形成
する。
【００８１】
ｐ型の半導体基板２０１としては、ｐ型の導電型を有する単結晶シリコン基板（シリコ
ンウェハー）、化合物半導体基板（ＳｉＣ基板、サファイア基板、ＧａＮ基板等）を用い
ることができる。
【００８２】
また、ｐ型の半導体基板２０１の代わりに、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕ
ｌａｔｏｒ）基板として、鏡面研磨ウェハーに酸素イオンを注入した後、高温加熱するこ
とにより、表面から一定の深さに酸化層を形成させるとともに、表面層に生じた欠陥を消
滅させて作られた所謂ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  
ＯＸｙｇｅｎ）基板や、水素イオン注入により形成された微小ボイドの熱処理による成長
を利用して半導体基板を劈開するスマートカット法や、ＥＬＴＲＡＮ法（Ｅｐｉｔａｘｉ
ａｌ  Ｌａｙｅｒ  Ｔｒａｎｓｆｅｒ：キャノン社の登録商標）等を用いて形成したＳＯ
Ｉ基板を用いてもよい。
【００８３】
素子分離領域２０３は、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌ
ｉｃｏｎ）法またはＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法等
を用いて形成する。
【００８４】
また、同一基板上にｐ型のトランジスタを形成する場合、例えば、図４（Ａ）に示すト
ランスミッションゲートやインバータを同一基板上に作製する場合、ｐ型半導体基板２０
１の一部にｎウェル領域を形成してもよい。ｎウェル領域は、リン、ヒ素等のｎ型を付与
する不純物元素を添加して形成される。
【００８５】
なお、ここでは、ｐ型の半導体基板を用いているが、ｎ型の半導体基板を用いて、ｐ型
のトランジスタを形成してもよい。その場合、ｎ型の半導体基板にｐ型を付与するホウ素
等の不純物元素が添加されたｐウェル領域を形成して、同一基板上にｎ型のトランジスタ
を形成してもよい。
【００８６】
次に、図６（Ｂ）に示すように、半導体基板２０１上にゲート絶縁膜２０７およびゲー
ト電極２０９を形成する。
【００８７】
熱処理を行い半導体基板２０１の表面を酸化した酸化シリコン膜を形成する。または、
熱酸化法により酸化シリコン膜を形成した後に、窒化処理を行うことによって酸化シリコ
ン膜の表面を窒化させることにより、酸化シリコン膜と酸素と窒素を有するシリコン膜（
酸化窒化シリコン膜）との積層構造で形成する。次に、酸化シリコン膜または酸窒化シリ
コン膜の一部を選択的にエッチングして、ゲート絶縁膜２０７を形成する。若しくは、厚
さ５〜５０ｎｍの酸化シリコン、酸化窒化シリコン、高誘電率物質（ｈｉｇｈ−ｋ材料と
もいう）であるタンタル酸化物、酸化ハフニウム、酸化ハフニウムシリケート、酸化ジル
コニウム、酸化アルミニウム、酸化チタンなどの金属酸化物、または酸化ランタンなどの
希土類酸化物等を、ＣＶＤ法、スパッタリング法等を用いて形成した後、選択的に一部を
エッチングして、ゲート絶縁膜２０７を形成する。
【００８８】
ゲート電極２０９は、タンタル、タングステン、チタン、モリブデン、クロム、ニオブ
等から選択された金属、またはこれらの金属を主成分とする合金材料若しくは化合物材料
を用いることが好ましい。また、リン等の不純物を添加した多結晶シリコンを用いること
ができる。また、金属窒化物膜と上記の金属膜の積層構造でゲート電極２０９を形成して
もよい。金属窒化物としては、窒化タングステン、窒化モリブデン、窒化チタンを用いる
ことができる。金属窒化物膜を設けることにより、金属膜の密着性を向上させることがで
き、剥離を防止することができる。
【００８９】
ゲート電極２０９は、導電膜をスパッタリング法、ＣＶＤ法等により形成した後、該導
電膜の一部を選択的にエッチングして形成される。
【００９０】
ここでは、熱処理を行い、半導体基板２０１上の表面を酸化した酸化シリコン膜を形成
し、該酸化シリコン膜上に窒化タンタル膜及びタングステン膜が積層された導電膜をスパ
ッタリング法により形成した後、酸化シリコン膜及び導電膜のそれぞれ一部を選択的にエ
ッチングして、ゲート絶縁膜２０７およびゲート電極２０９を形成する。
【００９１】
なお、高集積化を実現するためには、ゲート電極２０９の側面にサイドウォール絶縁層
を有しない構成とすることが望ましい。一方で、トランジスタの特性を重視する場合には
、ゲート電極２０９の側面にサイドウォール絶縁層を設けることもできる。
【００９２】
次に、図６（Ｃ）に示すように、半導体基板２０１にｎ型を付与する不純物元素を添加
して、ｎ型の不純物領域２１１ａ、ｎ型の不純物領域２１１ｂを形成する。また、同一基
板上にｎウェル領域を形成している場合、当該領域にｐ型を付与する不純物元素を添加し
てｐ型の不純物領域を形成する。ｎ型の不純物領域２１１ａ、ｎ型の不純物領域２１１ｂ
およびｐ型の不純物領域におけるｎ型を付与する不純物元素及びｐ型を付与する不純物元
素の濃度は、１×１０１９／ｃｍ３以上１×１０２１／ｃｍ３以下である。ｎ型を付与す
る不純物元素及びｐ型を付与する不純物元素は、イオンドーピング法、イオン注入法等を
適宜用いて、半導体基板２０１及びｎウェル領域に添加する。
【００９３】
また、ゲート電極２０９の側面にサイドウォール絶縁層を設ける場合、当該サイドウォ
ール絶縁層と重畳する領域に、ｎ型の不純物領域２１１ａ、ｎ型の不純物領域２１１ｂお
よびｐ型の不純物領域とは異なる不純物濃度の不純物領域を形成することができる。
【００９４】
次に、図６（Ｄ）に示すように、半導体基板２０１、素子分離領域２０３、ゲート絶縁
膜２０７およびゲート電極２０９上に、スパッタリング法、ＣＶＤ法等により、絶縁膜２
１５および絶縁膜２１７を形成する。
【００９５】
絶縁膜２１５および絶縁膜２１７は、酸化シリコン、酸化窒化シリコン、窒化酸化シリ
コン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム
、窒化アルミニウムなどを用いればよく、積層または単層で設ける。なお、絶縁膜２１５
をＣＶＤ法により形成することで、絶縁膜２１５の水素含有量が高まる。このような絶縁
膜２１５を用いて加熱処理を行うことにより、半導体基板を水素化し、水素によりダング
リングボンドを終端させ、当該半導体基板中の欠陥を低減することができる。
【００９６】
また、絶縁膜２１７として、ＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉ
ｃｏｎ  Ｇｌａｓｓ）などの無機材料、または、ポリイミド、アクリル樹脂などの有機材
料を用いて形成することで、絶縁膜２１７の平坦性を高めることができる。
【００９７】
絶縁膜２１５または絶縁膜２１７を形成した後、ｎ型の不純物領域２１１ａ、ｎ型の不
純物領域２１１ｂおよびｐ型の不純物領域に添加された不純物元素を活性化するための熱
処理を行う。
【００９８】
以上の工程により、図６（Ｄ）に示すように、ｎ型のトランジスタ１１２を作製するこ
とができる。ここで、トランジスタ１１２は、単結晶シリコンなどの酸化物半導体とは異
なる半導体を用いて形成されるので、十分な高速動作が可能となる。これにより、十分な
高速動作が可能なプログラマブルスイッチを形成することができる。
【００９９】
次に、絶縁膜２１５および絶縁膜２１７の一部を選択的にエッチングして、開口部を形
成する。次に、開口部にコンタクトプラグ２１９ａおよびコンタクトプラグ２１９ｂを形
成する。代表的には、スパッタリング法、ＣＶＤ法等により導電膜を形成した後、ＣＭＰ
（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法やエッチングなど
により平坦化処理を行い、導電膜の不要な部分を除去して、コンタクトプラグ２１９ａお
よびコンタクトプラグ２１９ｂを形成する。
【０１００】
コンタクトプラグ２１９ａおよびコンタクトプラグ２１９ｂとなる導電膜は、ＷＦ６ガ
スとＳｉＨ４ガスからＣＶＤ法でタングステンシリサイドを形成し、開口部に埋め込むこ
とで形成される。
【０１０１】
次に、絶縁膜２１７及びコンタクトプラグ２１９ａおよびコンタクトプラグ２１９ｂ上
に、スパッタリング法、ＣＶＤ法等により絶縁膜を形成した後、該絶縁膜の一部を選択的
にエッチングし、溝部を有する絶縁膜２２１を形成する。次に、スパッタリング法、ＣＶ
Ｄ法等により導電膜を形成した後、ＣＭＰ法やエッチングなどにより平坦化処理を行い、
該導電膜の不要な部分を除去して、配線２２３ａおよび配線２２３ｂを形成する（図７（
Ａ）参照）。
【０１０２】
ここで、配線２２３ａは、トランジスタ１１２のソース電極またはドレイン電極の一方
として機能し、図３（Ａ）に示す端子Ａまたは端子Ｂの一方と電気的に接続される。また
、配線２２３ｂは、トランジスタ１１２のソース電極またはドレイン電極の他方として機
能し、図３（Ａ）に示す端子Ａまたは端子Ｂの他方と電気的に接続される。
【０１０３】
絶縁膜２２１は、絶縁膜２１５と同様の材料を用いて形成することができる。
【０１０４】
配線２２３ａおよび配線２２３ｂとして、アルミニウム、チタン、クロム、ニッケル、
銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンから
なる単体金属、またはこれを主成分とする合金を単層構造または積層構造として用いる。
例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層
する二層構造、タングステン膜上にチタン膜を積層する二層構造、銅−マグネシウム−ア
ルミニウム合金膜上に銅膜を積層する二層構造、チタン膜と、そのチタン膜上に重ねてア
ルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造などがある。なお、
酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
【０１０５】
平坦化された絶縁膜２２１、配線２２３ａおよび配線２２３ｂを用いることで、後に形
成する酸化物半導体膜を有するトランジスタにおける電気特性のばらつきを低減すること
ができる。また、酸化物半導体膜を有するトランジスタを歩留まり高く形成することがで
きる。
【０１０６】
次に、加熱処理またはプラズマ処理により、絶縁膜２２１、配線２２３ａおよび配線２
２３ｂに含まれる水素を脱離させることが好ましい。この結果、後の加熱処理において、
後に形成される絶縁膜及び酸化物半導体膜中に水素が拡散することを防ぐことができる。
なお、加熱処理は、不活性雰囲気、減圧雰囲気または乾燥空気雰囲気にて、１００℃以上
基板の歪み点未満で行う。また、プラズマ処理は、希ガス、酸素、窒素または酸化窒素（
亜酸化窒素、一酸化窒素、二酸化窒素など）を用いる。
【０１０７】
次に、絶縁膜２２１及び配線２２３ａおよび配線２２３ｂ上に、スパッタリング法、Ｃ
ＶＤ法等により、絶縁膜２２５を形成する。絶縁膜２２５としては、酸化シリコン、酸化
窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム、
酸化アルミニウム、酸化窒化アルミニウムを単層または積層して形成する。また、絶縁膜
２２５として、加熱により酸素の一部が脱離する酸化絶縁膜を用いて形成することが好ま
しい。加熱により酸素の一部が脱離する酸化絶縁膜としては、化学量論比を満たす酸素よ
りも多くの酸素を含む酸化絶縁膜を用いる。加熱により酸素の一部が酸化絶縁膜から脱離
するため、後の工程で行う加熱により酸化物半導体膜に酸素を拡散させることができる。
【０１０８】
また、絶縁膜２２５は、ＣＭＰ処理などを行って平坦化を図ることが望ましい。絶縁膜
２２５の表面の平均面粗さ（Ｒａ）は、１ｎｍ以下、好ましくは０．３ｎｍ以下、より好
ましくは０．１ｎｍ以下とする。
【０１０９】
なお、本明細書などにおいて平均面粗さ（Ｒａ）とは、ＪＩＳＢ０６０１：２００１（
ＩＳＯ４２８７：１９９７）で定義されている中心線平均粗さ（Ｒａ）を、測定面に対し
て適用できるよう三次元に拡張したものであり、基準面から指定面までの偏差の絶対値を
平均した値で表現される。
【０１１０】
平均面粗さ（Ｒａ）は、測定面をＺ＝Ｆ（Ｘ，Ｙ）で表すとき、基準面から指定面まで
の偏差の絶対値を平均した値で表現され、次の式（１）で与えられる。
【０１１１】
【数１】
0006006891.tif 000002
【０１１２】
ここで、指定面とは、粗さ計測の対象となる面であり、座標（Ｘ１，Ｙ１）（Ｘ１，Ｙ
２）（Ｘ２，Ｙ１）（Ｘ２，Ｙ２）で表される４点により囲まれる長方形の領域とし、指
定面が理想的にフラットであるとしたときの面積をＳ０とする。また、基準面とは、指定
面の平均の高さにおける、ＸＹ平面と平行な面のことである。つまり、指定面の高さの平
均値をＺ０とするとき、基準面の高さもＺ０で表される。平均面粗さ（Ｒａ）は原子間力
顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能であ
る。
【０１１３】
上記ＣＭＰ処理は、１回行ってもよいし、複数回行ってもよい。複数回に分けてＣＭＰ
処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨
を行うのが好ましい。このように研磨レートの異なる研磨を組み合わせることによって、
絶縁膜２２５の表面の平坦性をさらに向上させることができる。
【０１１４】
また、絶縁膜２２５を平坦化させる処理としては、プラズマ処理を用いることもできる
。プラズマ処理は、真空のチャンバーに不活性ガス、例えばアルゴンガスなどの希ガスを
導入し、被処理面を陰極とする電界をかけて行う。その原理としてはプラズマドライエッ
チ法と同等であるが、不活性ガスを用いて行う。すなわち、このプラズマ処理は、被処理
面に不活性ガスのイオンを照射して、スパッタリング効果により表面の微細な凹凸を平坦
化する処理である。このことから、当該プラズマ処理を「逆スパッタ処理」と呼ぶことも
できる。
【０１１５】
このプラズマ処理時、プラズマ中には電子とアルゴンの陽イオンが存在し、陰極方向に
アルゴンの陽イオンが加速される。加速されたアルゴンの陽イオンは被処理面をスパッタ
する。このとき、該被処理面の凸部から優先的にスパッタされる。被処理面からスパッタ
された粒子は、被処理面の別の場所に付着する。このとき、該被処理面の凹部に優先的に
付着する。このように凸部を削り、凹部を埋めることで被処理面の平坦性が向上する。な
お、プラズマ処理とＣＭＰ処理と併用することにより絶縁膜２２５のさらなる平坦化を図
ることができる。
【０１１６】
なお、当該プラズマ処理によって、絶縁膜２２５表面に付着した水素、水分、有機物な
どの不純物をスパッタリングの効果で除去することも可能である。
【０１１７】
なお、酸化物半導体の成膜を行う前に、成膜室の加熱および排気を行って、成膜室中の
水素、水、水酸基を有する化合物、水素化物などの不純物を除去しておくことが好ましい
。特に成膜室の内壁に吸着して存在するこれらの不純物を除去することが重要である。こ
こで、加熱処理は、例えば、１００℃以上４５０℃以下で行えばよい。また、成膜室の排
気は、ドライポンプなどの粗引きポンプと、スパッタイオンポンプ、ターボ分子ポンプ及
びクライオポンプなどの高真空ポンプとを適宜組み合わせて行うとよい。ターボ分子ポン
プは大きいサイズの分子の排気が優れる一方、水素や水の排気能力が低い。さらに、水の
排気能力の高いクライオポンプまたは水素の排気能力の高いスパッタイオンポンプを組み
合わせることが有効となる。またこのとき、不活性ガスを導入しながら不純物の除去を行
うと、排気するだけでは脱離しにくい水などの脱離速度をさらに大きくすることができる
。このような処理を行って酸化物半導体の成膜前に成膜室の不純物を除去することにより
、酸化物半導体への水素、水、水酸基を有する化合物、水素化物などの混入を低減するこ
とができる。
【０１１８】
また、酸化物半導体膜をスパッタリング装置で成膜する前に、スパッタリング装置にダ
ミー基板を搬入し、ダミー基板上に酸化物半導体膜を成膜して、ターゲット表面、または
防着板に付着した水素、水分を取り除く工程を行ってもよい。
【０１１９】
次に、絶縁膜２２５上に、スパッタリング法、塗布法、印刷法、蒸着法、ＰＣＶＤ法、
ＰＬＤ法、ＡＬＤ法またはＭＢＥ法等を用いて酸化物半導体膜２２７を形成する（図７（
Ｂ）参照）。ここでは、酸化物半導体膜２２７として、スパッタリング法により、１ｎｍ
以上５０ｎｍ以下、好ましくは３ｎｍ以上２０ｎｍ以下の厚さで酸化物半導体膜を形成す
る。酸化物半導体膜２２７の厚さを上記厚さとすることで、トランジスタの微細化に伴っ
て発生するおそれのある短チャネル効果を抑制することができる。
【０１２０】
酸化物半導体膜２２７に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）
あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。ま
た、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビラ
イザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビ
ライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフ
ニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａ
ｌ）を有することが好ましい。
【０１２１】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム
（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウ
ム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホ
ルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、
ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【０１２２】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸
化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ
系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属
の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ
系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系
酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸
化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化
物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物
、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、
Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉ
ｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、
Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ
−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を
用いることができる。また、上記酸化物半導体に酸化シリコンを含んでもよい。ここで、
例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛
（Ｚｎ）を主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わ
ない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。このとき、上記酸化
物半導体においては、化学量論比に対し、酸素を過剰にすると好ましい。酸素を過剰にす
ることで酸化物半導体膜の酸素欠損に起因するキャリアの生成を抑制することができる。
【０１２３】
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない
）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれ
た一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ３ＳｎＯ
５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
【０１２４】
なお、酸化物半導体膜２２７において、アルカリ金属またはアルカリ土類金属の濃度は
、１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは２×１０１６ａｔｏｍｓ／ｃ
ｍ３以下であることが望ましい。アルカリ金属及びアルカリ土類金属は、酸化物半導体と
結合するとキャリアが生成されることがあり、トランジスタのオフ電流の上昇の原因とな
るためである。
【０１２５】
また、酸化物半導体膜２２７には、５×１０１８ａｔｏｍｓ／ｃｍ３以下の窒素が含ま
れてもよい。
【０１２６】
なお、酸化物半導体膜２２７に用いることが可能な酸化物半導体は、シリコン半導体よ
りもバンドギャップが広く、真性キャリア密度がシリコンよりも低い、ワイドバンドギャ
ップ半導体とする。このように、エネルギーギャップの広い酸化物半導体を用いることで
、トランジスタのオフ電流を低減することができる。
【０１２７】
酸化物半導体膜２２７は、単結晶構造であってもよいし、非単結晶構造であってもよい
。後者の場合、アモルファス構造でも、多結晶構造でもよい。また、アモルファス中に結
晶性を有する部分を含む構造でも、非アモルファス構造でもよい。
【０１２８】
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため
、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的
高い移動度を得ることができる。
【０１２９】
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表
面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる
。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好まし
く、上述のように、絶縁膜２２５の表面の平均面粗さ（Ｒａ）を、１ｎｍ以下、好ましく
は０．３ｎｍ以下、より好ましくは０．１ｎｍ以下とし、その上に酸化物半導体膜２２７
を形成することが好ましい。
【０１３０】
ここでは、酸化物半導体膜２２７をスパッタリング法により形成する。
【０１３１】
スパッタリング法に用いるターゲットとしては、例えば、酸化インジウム、酸化スズ、
酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−
Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−
Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記
する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸
化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化
物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物
、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、
Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉ
ｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ
−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓ
ｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系
酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈ
ｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【０１３２】
酸化物半導体としてＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの
組成比は、例えば、原子数比でＩｎ：Ｇａ：Ｚｎ＝１：１：１、４：２：３、３：１：２
、１：１：２、２：１：３、または３：１：４などとすればよい。このような原子数比の
Ｉｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物をターゲットとして用いることがで
きる。また、ターゲットの組成比を上記のようにすることにより、多結晶または後述する
ＣＡＡＣ−ＯＳが形成されやすくなる。
【０１３３】
また、酸化物半導体としてＩｎ−Ｓｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲ
ットの組成比は、例えば、原子数比で、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１、２：１：３、１
：２：２、または２０：４５：３５などとすればよい。このような原子数比のＩｎ−Ｓｎ
−Ｚｎ系酸化物やその組成の近傍の酸化物をターゲットとして用いることができる。また
、ターゲットの組成比を上記のようにすることにより、多結晶または後述するＣＡＡＣ−
ＯＳが形成されやすくなる。
【０１３４】
酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組成比
は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３：Ｚ
ｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算
するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：
１〜１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２〜３：４）とする
。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ
：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ≧１．５Ｘ＋Ｙとする。このような原子数比のＩｎ−
Ｚｎ−Ｏ系酸化物やその組成の近傍の酸化物をターゲットとして用いることができる。
【０１３５】
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）
に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、
キャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密
度等を適切なものとすることが好ましい。
【０１３６】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしな
がら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を
上げることができる。
【０１３７】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ
＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋
Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、
（ａ―Ａ）２＋（ｂ―Ｂ）２＋（ｃ―Ｃ）２≦ｒ２
を満たすことをいい、ｒは、例えば、０．０５とすればよい。他の酸化物でも同様である
。
【０１３８】
なお、スパッタリングガスは、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、希
ガス及び酸素の混合ガスを適宜用いる。なお、希ガス及び酸素の混合ガスの場合、希ガス
に対して酸素のガス比を高めることが好ましい。また、スパッタリングガスは、酸化物半
導体膜への水素、水、水酸基を有する化合物、水素化物などの混入を防ぐために、水素、
水、水酸基を有する化合物、水素化物などの不純物が十分に除去された高純度ガスを用い
た雰囲気とすることが望ましい。
【０１３９】
スパッタリング法において、プラズマを発生させるための電源装置は、ＲＦ電源装置、
ＡＣ電源装置、ＤＣ電源装置等を適宜用いることができる。
【０１４０】
なお、酸化物半導体膜を成膜する処理室は、リークレートを１×１０−１０Ｐａ・ｍ３
／秒以下とすることが好ましく、それによりスパッタリング法により成膜する際、膜中へ
の不純物の混入を低減することができる。このように、酸化物半導体膜の成膜工程におい
て、更に好ましくは酸化絶縁膜の成膜工程において、処理室の圧力、処理室のリークレー
トなどにおいて、不純物の混入を極力抑えることによって、酸化物半導体膜に含まれる水
素を含む不純物の混入を低減することができる。また、酸化絶縁膜から酸化物半導体膜へ
の水素などの不純物の拡散を低減することができる。
【０１４１】
また、酸化物半導体膜２２７として、結晶化した部分を有するＣＡＡＣ−ＯＳ（Ｃ  Ａ
ｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃ
ｔｏｒ）膜を用いてもよい。
【０１４２】
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ
膜は、非晶質相に結晶部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、
当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また
、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒ
ｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境
界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダ
リーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子
移動度の低下が抑制される。
【０１４３】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベク
トルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三
角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状また
は金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸
およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、
８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−
５°以上５°以下の範囲も含まれることとする。
【０１４４】
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡ
ＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被
形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、Ｃ
ＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非
晶質化することもある。
【０１４５】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜が形成される時の表面
（すなわち被形成面）の法線ベクトル、または形成されたＣＡＡＣ−ＯＳ膜の上表面の法
線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状また
は表面の断面形状）によっては面内で互いに異なる方向を向くことがある。結晶部は、成
膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成され
る。
【０１４６】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変
動を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
【０１４７】
なお、酸化物半導体膜を構成する酸素の一部は窒素で置換されてもよい。
【０１４８】
また、ＣＡＡＣ−ＯＳのように結晶部を有する酸化物半導体では、よりバルク内欠陥を
低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移
動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体
を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは
０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
【０１４９】
ＣＡＡＣ−ＯＳに含まれる結晶構造の一例について図１２乃至図１５を用いて詳細に説
明する。なお、特に断りがない限り、図１２乃至図１５は上方向をｃ軸方向とし、ｃ軸方
向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にし
た場合の上半分、下半分をいう。また、図１２において、丸で囲まれたＯは４配位のＯを
示し、二重丸で囲まれたＯは３配位のＯを示す。
【０１５０】
図１２（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下
４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素
原子のみ示した構造を小グループと呼ぶ。図１２（Ａ）の構造は、八面体構造をとるが、
簡単のため平面構造で示している。なお、図１２（Ａ）の上半分および下半分にはそれぞ
れ３個ずつ４配位のＯがある。図１２（Ａ）に示す小グループは電荷が０である。
【０１５１】
図１２（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下
３配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは
、いずれもａｂ面に存在する。図１２（Ｂ）の上半分および下半分にはそれぞれ１個ずつ
４配位のＯがある。また、Ｉｎも５配位をとるため、図１２（Ｂ）に示す構造をとりうる
。図１２（Ｂ）に示す小グループは電荷が０である。
【０１５２】
図１２（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する
構造を示す。図１２（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配
位のＯがある。または、図１２（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個
の４配位のＯがあってもよい。図１２（Ｃ）に示す小グループは電荷が０である。
【０１５３】
図１２（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する
構造を示す。図１２（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配
位のＯがある。図１２（Ｄ）に示す小グループは電荷が＋１となる。
【０１５４】
図１２（Ｅ）に、２個のＺｎを含む小グループを示す。図１２（Ｅ）の上半分には１個
の４配位のＯがあり、下半分には１個の４配位のＯがある。図１２（Ｅ）に示す小グルー
プは電荷が−１となる。
【０１５５】
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体
を大グループ（ユニットセルともいう。）と呼ぶ。
【０１５６】
ここで、これらの小グループ同士が結合する規則について説明する。図１２（Ａ）に示
す６配位のＩｎの上半分の３個のＯは下方向にそれぞれ３個の近接Ｉｎを有し、下半分の
３個のＯは上方向にそれぞれ３個の近接Ｉｎを有する。図１２（Ｂ）に示す５配位のＧａ
の上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個
の近接Ｇａを有する。図１２（Ｃ）に示す４配位のＺｎの上半分の１個のＯは下方向に１
個の近接Ｚｎを有し、下半分の３個のＯは上方向にそれぞれ３個の近接Ｚｎを有する。こ
の様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数
は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属
原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある
近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、
別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種
の小グループ同士は結合することができる。例えば、６配位の金属原子（ＩｎまたはＳｎ
）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の
金属原子（ＧａまたはＩｎ）、または４配位の金属原子（Ｚｎ）のいずれかと結合するこ
とになる。
【０１５７】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する
。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合し
て中グループを構成する。
【０１５８】
図１３（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を
示す。図１３（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図１３
（Ｃ）は、図１３（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
【０１５９】
図１３（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示
し、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸
枠の３として示している。図１３（Ａ）において、Ｉｎの上半分および下半分にはそれぞ
れ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図１３（Ａ）
において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎ
と、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示
している。
【０１６０】
図１３（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上
から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ
上半分および下半分にあるＩｎと４配位のＯを介して結合し、そのＩｎが、上半分に３個
の４配位のＯがあるＺｎと４配位のＯを介して結合し、そのＺｎの下半分の１個の４配位
のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが
、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グルー
プの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にある
Ｓｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【０１６１】
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．
６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（
４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従
って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成す
るためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図
１２（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含
む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消さ
れるため、層構造の合計の電荷を０とすることができる。
【０１６２】
具体的には、図１３（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚ
ｎ−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓ
ｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。
）とする組成式で表すことができる。
【０１６３】
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物
や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物（ＩＧＺＯとも表記する。
）、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物、Ａｌ−Ｇａ−Ｚｎ
−Ｏ系酸化物、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ−Ｏ系酸化物、Ｉｎ
−Ｌａ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ−Ｏ系酸
化物、Ｉｎ−Ｎｄ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｅｕ−Ｚ
ｎ−Ｏ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ−Ｏ系酸化物、Ｉｎ
−Ｄｙ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ−Ｏ系酸
化物、Ｉｎ−Ｔｍ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｌｕ−Ｚ
ｎ−Ｏ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ｚｎ−Ｏ
系酸化物、Ａｌ−Ｚｎ−Ｏ系酸化物、Ｚｎ−Ｍｇ−Ｏ系酸化物、Ｓｎ−Ｍｇ−Ｏ系酸化物
、Ｉｎ−Ｍｇ−Ｏ系酸化物や、Ｉｎ−Ｇａ−Ｏ系酸化物、などを用いた場合も同様である
。
【０１６４】
例えば、図１４（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループのモ
デル図を示す。
【０１６５】
図１４（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上
から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半
分にあるＺｎと４配位のＯを介して結合し、そのＺｎの下半分の３個の４配位のＯを介し
て、４配位のＯが１個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の
１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合
している構成である。この中グループが複数結合して大グループを構成する。
【０１６６】
図１４（Ｂ）に３つの中グループで構成される大グループを示す。なお、図１４（Ｃ）
は、図１４（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
【０１６７】
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、そ
れぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループ
は、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの
合計の電荷は常に０となる。
【０１６８】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、図１４（Ａ）に示し
た中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた
大グループも取りうる。
【０１６９】
具体的には、図１４（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｇａ−Ｚ
ｎ−Ｏ系の結晶を得ることができる。なお、得られるＩｎ−Ｇａ−Ｚｎ−Ｏ系の層構造は
、ＩｎＧａＯ３（ＺｎＯ）ｎ（ｎは自然数。）とする組成式で表すことができる。
【０１７０】
ｎ＝１（ＩｎＧａＺｎＯ４）の場合は、例えば、図１５（Ａ）に示す結晶構造を取りう
る。なお、図１５（Ａ）に示す結晶構造において、図１２（Ｂ）で説明したように、Ｇａ
及びＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。
【０１７１】
また、ｎ＝２（ＩｎＧａＺｎ２Ｏ５）の場合は、例えば、図１５（Ｂ）に示す結晶構造
を取りうる。なお、図１５（Ｂ）に示す結晶構造において、図１２（Ｂ）で説明したよう
に、Ｇａ及びＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。
【０１７２】
酸化物半導体膜２２７をＣＡＡＣ−ＯＳとする場合は、酸化物半導体膜２２７を成膜す
る際に、基板温度が２００℃を超えて７００℃以下、好ましくは３００℃を超えて５００
℃以下、より好ましくは４００℃以上４５０℃以下となるように、基板を加熱する。この
ように、基板を加熱しながら酸化物半導体膜２２７を成膜することにより、酸化物半導体
膜２２７をＣＡＡＣ−ＯＳとすることができる。
【０１７３】
また、上記の温度範囲で加熱しながら、一原子層以上１０ｎｍ以下、好ましくは２ｎｍ
以上５ｎｍ以下の薄い膜厚の第１の酸化物半導体膜を成膜したのち、同様の方法で加熱し
ながら、第１の酸化物半導体膜よりも大きい膜厚の第２の酸化物半導体膜を成膜し、第１
の酸化物半導体膜と第２の酸化物半導体膜を積層して、ＣＡＡＣ−ＯＳの酸化物半導体膜
２２７を形成しても良い。
【０１７４】
また、酸化物半導体膜２２７を非晶質構造とする場合は、酸化物半導体膜２２７を、基
板温度を２００℃未満、より好ましくは１８０℃未満で成膜する。このように、酸化物半
導体膜２２７を成膜することにより、酸化物半導体膜２２７を非晶質構造とすることがで
きる。
【０１７５】
また、上記の方法で酸化物半導体膜を非晶質構造として成膜した後、２５０℃以上７０
０℃以下、好ましくは４００℃以上、より好ましくは５００℃、さらに好ましくは５５０
℃以上の温度で加熱処理を行って、当該非晶質構造の酸化物半導体膜の少なくとも一部を
結晶化し、ＣＡＡＣ−ＯＳの酸化物半導体膜２２７を形成しても良い。なお、当該熱処理
は不活性ガス雰囲気下で行うことができる。不活性ガス雰囲気としては、窒素、または希
ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが
含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリ
ウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましく
は７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは
０．１ｐｐｍ以下）とする。また、当該熱処理は、後述する脱水化または脱水素化の熱処
理などで兼ねることも可能である。
【０１７６】
以上の方法において、成膜時の基板加熱温度が高いほど、得られる酸化物半導体膜２２
７の不純物濃度は低くなる。また、酸化物半導体膜２２７中の原子配列が整い、高密度化
され、多結晶またはＣＡＡＣ−ＯＳが形成されやすくなる。さらに、酸素ガス雰囲気で成
膜することでも、希ガスなどの余分な原子が含まれないため、多結晶またはＣＡＡＣ−Ｏ
Ｓが形成されやすくなる。ただし、酸素ガスと希ガスの混合雰囲気としてもよく、その場
合は酸素ガスの割合は３０体積％以上、好ましくは５０体積％以上、さらに好ましくは８
０体積％以上とする。
【０１７７】
酸化物半導体膜２２７形成後、酸化物半導体膜２２７に対して、熱処理を行ってもよい
。熱処理を行うことによって、酸化物半導体膜２２７中に含まれる水素原子を含む物質を
さらに除去し、酸化物半導体膜２２７の構造を整え、エネルギーギャップ中の欠陥準位を
低減することができる。当該熱処理は不活性ガス雰囲気下で行い、熱処理の温度は、３０
０℃以上７００℃以下、好ましくは４５０℃以上６００℃以下、また、基板が歪み点を有
する場合は基板の歪み点未満とする。不活性ガス雰囲気としては、窒素、または希ガス（
ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれ
ない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、
ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ
（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１
ｐｐｍ以下）とする。
【０１７８】
当該熱処理は、例えば、抵抗発熱体などを用いた電気炉に半導体基板２０１を導入し、
窒素雰囲気下、４５０℃、１時間の条件で行うことができる。
【０１７９】
また、熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、また
は熱輻射によって、被処理物を加熱する装置を用いても良い。例えば、ＬＲＴＡ（Ｌａｍ
ｐ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、ＧＲＴＡ（Ｇａｓ  Ｒａｐｉｄ
Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎ
ｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライ
ドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧
水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置
である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、
アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活
性気体が用いられる。なお、加熱処理装置としてＧＲＴＡ装置を用いる場合には、その熱
処理時間が短いため、６５０℃〜７００℃の高温に加熱した不活性ガス中で基板を加熱し
てもよい。
【０１８０】
また、上記熱処理で酸化物半導体膜２２７を加熱した後、同じ炉に高純度の酸素ガス、
高純度のＮ２Ｏガス、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光
法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以
下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）とすることが好ましい
。特にこれらのガスには、水、水素などが含まれないことが好ましい。また、同じ炉に導
入する酸素ガスまたはＮ２Ｏガスの純度を、６Ｎ以上好ましくは７Ｎ以上（即ち不純物濃
度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。酸素ガスまた
はＮ２Ｏガスの作用によって、脱水化または脱水素化処理による不純物の排除工程で低減
してしまった酸化物半導体を構成する主成分材料の一つである酸素を供給することができ
る。
【０１８１】
なお、上述の熱処理には水素や水などを除去する効果があるため、当該熱処理を、脱水
化または脱水素化などと呼ぶこともできる。当該熱処理は、例えば、酸化物半導体層を島
状に加工する前、ゲート絶縁膜の形成後などのタイミングにおいて行うことも可能である
。また、このような脱水化または脱水素化の熱処理は、一回に限らず複数回行っても良い
。
【０１８２】
次に、酸化物半導体膜２２７の一部を選択的にエッチングして、酸化物半導体膜２２９
を形成する。それから、酸化物半導体膜２２９上に、スパッタリング法、ＣＶＤ法等によ
り絶縁膜２３１を形成する。そして、絶縁膜２３１上にゲート電極２３３を形成する（図
８（Ａ）参照）。
【０１８３】
絶縁膜２３１は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シ
リコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ−Ｚｎ−Ｏ系金属
酸化物膜などを用いればよく、積層または単層で設ける。また、絶縁膜２３１は、絶縁膜
２２５に示すような、加熱により酸素が脱離する酸化絶縁膜を用いてもよい。絶縁膜２３
１に加熱により酸素が脱離する膜を用いることで、後の加熱処理により酸化物半導体膜２
２９に生じる酸素欠損を修復することができ、トランジスタの電気特性の劣化を抑制でき
る。
【０１８４】
また、絶縁膜２３１として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加され
たハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアルミネ
ート（ＨｆＡｌｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−ｋ材
料を用いることでゲート絶縁膜の厚さを薄くしてもゲートリークを低減できる。
【０１８５】
絶縁膜２３１の厚さは、１０ｎｍ以上３００ｎｍ以下、より好ましくは５ｎｍ以上５０
ｎｍ以下、より好ましくは１０ｎｍ以上３０ｎｍ以下とするとよい。
【０１８６】
ゲート電極２３３は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タ
ングステンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述し
た金属元素を組み合わせた合金などを用いて形成することができる。また、マンガン、ジ
ルコニウムのいずれか一または複数から選択された金属元素を用いてもよい。また、ゲー
ト電極２３３は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを
含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化
チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する
二層構造、窒化タンタル膜上にタングステン膜を積層する二層構造、チタン膜と、そのチ
タン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造などが
ある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、
ネオジム、スカンジウムから選ばれた元素の膜、または複数組み合わせた合金膜、もしく
は窒化膜を用いてもよい。
【０１８７】
また、ゲート電極２３３は、インジウム錫酸化物、酸化タングステンを含むインジウム
酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸
化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加
したインジウム錫酸化物などの透光性を有する導電性材料を適用することもできる。また
、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
【０１８８】
ゲート電極２３３は、印刷法またはインクジェット法により形成される。若しくは、ス
パッタリング法、ＣＶＤ法、蒸着法等で導電膜を形成した後、該導電膜の一部を選択的に
エッチングして形成される。
【０１８９】
なお、ゲート電極２３３と絶縁膜２３１との間に、絶縁膜２３１に接する材料層として
、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩ
ｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含
むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＺｎＮなど）を設けることが好ましい。これらの
膜は５ｅＶ、あるいは５．５ｅＶ以上の仕事関数を有し、トランジスタの電気特性のしき
い値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現でき
る。例えば、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜を用いる場合、酸化物半導体膜２２９よ
り高い窒素濃度、具体的には７原子％以上の窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜を用いる
。
【０１９０】
なお、絶縁膜２３１の成膜後に、不活性ガス雰囲気下、または酸素雰囲気下で熱処理（
第２の熱処理）を行ってもよい。熱処理の温度は、２００℃以上４５０℃以下とするのが
好ましく、２５０℃以上３５０℃以下とするのがより好ましい。このような熱処理を行う
ことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、酸
化物半導体膜２２９と接する絶縁膜２３１または絶縁膜２２５が酸素を含む場合、酸化物
半導体膜２２９に酸素を供給し、該酸化物半導体膜２２９の酸素欠損に酸素を補填するこ
ともできる。このように、上述の熱処理には酸素を供給する効果があるため、当該熱処理
を、加酸化（加酸素化）などと呼ぶこともできる。
【０１９１】
なお、本実施の形態では、絶縁膜２３１の形成後に加酸化の熱処理を行っているが、加
酸化の熱処理のタイミングはこれに限定されず、絶縁膜２３１の形成後に適宜行えばよい
。
【０１９２】
上述のように、脱水化または脱水素化の熱処理と加酸化の熱処理を適用し、酸化物半導
体膜２２９中の不純物を低減し、酸素欠損を補填することで、酸化物半導体膜２２９を不
純物が極力含まれないように高純度化することができる。
【０１９３】
次に、ゲート電極２３３をマスクとして、酸化物半導体膜２２９にドーパントを添加す
る処理を行う。この結果、図８（Ｂ）に示すように、ゲート電極２３３に覆われ、ドーパ
ントが添加されない第１の領域２３５ａと、ドーパントを含む一対の第２の領域２３５ｂ
、第２の領域２３５ｃを形成する。ゲート電極２３３をマスクにしてドーパントを添加す
るため、セルフアラインで、ドーパントが添加されない第１の領域２３５ａ、及びドーパ
ントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃを形成することができる。
【０１９４】
なお、ゲート電極２３３と重畳する第１の領域２３５ａはチャネル領域として機能する
。また、ドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃは、電界緩和
領域として機能する。また、第１の領域２３５ａ、及びドーパントを含む一対の第２の領
域２３５ｂ、第２の領域２３５ｃを酸化物半導体膜２３５と示す。
【０１９５】
酸化物半導体膜２３５の第１の領域２３５ａは、水素濃度を５×１０１８ａｔｏｍｓ／
ｃｍ３未満、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０
１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下と
することが好ましい。酸化物半導体及び水素の結合により、水素の一部がドナーとなり、
キャリアである電子が生じてしまう。これらのため、酸化物半導体膜２３５の第１の領域
２３５ａ中の水素濃度を低減することで、しきい値電圧のマイナスシフトを抑制すること
ができる。
【０１９６】
ドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃに含まれるドーパン
トの濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以上１×１０２２ａｔｏｍｓ／ｃｍ３以下
、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以上５×１０１９ａｔｏｍｓ／ｃｍ３未満
とする。
【０１９７】
ドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃはドーパントを含む
ため、キャリア密度または欠陥を増加させることができる。このため、ドーパントを含ま
ない第１の領域２３５ａと比較して導電性を高めることができる。なお、ドーパント濃度
を増加させすぎると、ドーパントがキャリアの移動を阻害することになり、ドーパントを
含む一対の第２の領域２３５ｂ、第２の領域２３５ｃの導電性を低下させることになる。
【０１９８】
ドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃは、導電率が０．１
Ｓ／ｃｍ以上１０００Ｓ／ｃｍ以下、好ましくは１０Ｓ／ｃｍ以上１０００Ｓ／ｃｍ以下
とすることが好ましい。
【０１９９】
酸化物半導体膜２３５において、ドーパントを含む一対の第２の領域２３５ｂ、第２の
領域２３５ｃを有することで、チャネル領域として機能する第１の領域２３５ａの端部に
加わる電界を緩和させることができる。このため、トランジスタの短チャネル効果を抑制
することができる。
【０２００】
酸化物半導体膜２２９にドーパントを添加する方法として、イオンドーピング法または
イオンインプランテーション法を用いることができる。また、添加するドーパントとして
は、例えばホウ素、窒素、リン、及びヒ素などが挙げられる。または、ヘリウム、ネオン
、アルゴン、クリプトン、及びキセノンなどが挙げられる。または、水素が挙げられる。
なお、ドーパントとして、ホウ素、窒素、リン、及びヒ素の一以上と、ヘリウム、ネオン
、アルゴン、クリプトン、及びキセノンの一以上と、水素とを適宜組み合わしてもよい。
【０２０１】
また、酸化物半導体膜２２９へのドーパントの添加は、酸化物半導体膜２２９を覆って
、絶縁膜２３１などが形成されている状態を示したが、酸化物半導体膜２２９が露出して
いる状態でドーパントの添加を行ってもよい。
【０２０２】
さらに、上記ドーパントの添加はイオンドーピング法またはイオンインプランテーショ
ン法などによる注入する以外の方法でも行うことができる。例えば、添加する元素を含む
ガス雰囲気にてプラズマを発生させて、被添加物に対してプラズマ処理を行うことによっ
て、ドーパントを添加することができる。上記プラズマを発生させる装置としては、ドラ
イエッチング装置やＣＶＤ装置、高密度ＣＶＤ装置などを用いることができる。
【０２０３】
この後、加熱処理を行ってもよい。当該加熱処理の温度は、代表的には、１５０℃以上
４５０℃以下、好ましくは２５０℃以上３２５℃以下とする。または、２５０℃から３２
５℃まで徐々に温度上昇させながら加熱してもよい。
【０２０４】
当該加熱処理により、ドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５
ｃの抵抗を低減することができる。なお、当該加熱処理において、ドーパントを含む一対
の第２の領域２３５ｂ、第２の領域２３５ｃは、結晶状態でも非晶質状態でもよい。
【０２０５】
次に、図８（Ｃ）に示すように、ゲート電極２３３の側面にサイドウォール絶縁膜２３
７、及びゲート絶縁膜２３９、並びに電極２４１ａ、電極２４１ｂを形成する。
【０２０６】
サイドウォール絶縁膜２３７は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン
、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒
化アルミニウムなどを用いればよく、積層または単層で設ける。なお、サイドウォール絶
縁膜２３７として、絶縁膜２２５と同様に、加熱により酸素の一部が脱離する酸化絶縁膜
を用いて形成してもよい。
【０２０７】
ここで、サイドウォール絶縁膜２３７の形成方法について説明する。
【０２０８】
まず、絶縁膜２３１およびゲート電極２３３上に、後にサイドウォール絶縁膜２３７と
なる絶縁膜を形成する。絶縁膜は、スパッタリング法、ＣＶＤ法等により形成する。また
、当該絶縁膜の厚さは特に限定はないが、ゲート電極２３３の形状を考慮して、適宜選択
すればよい。
【０２０９】
次に、絶縁膜をエッチングすることによりサイドウォール絶縁膜２３７を形成する。該
エッチングは、異方性の高いエッチングであり、サイドウォール絶縁膜２３７は、絶縁膜
に異方性の高いエッチング工程を行うことでセルフアラインに形成することができる。
【０２１０】
また、ドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃにおいて、電
界緩和領域として機能する幅は、サイドウォール絶縁膜２３７の幅に対応し、またサイド
ウォール絶縁膜２３７の幅は、ゲート電極２３３の厚さにも対応することから、電界緩和
領域の範囲が、所望の範囲となるように、ゲート電極２３３の厚さを決めればよい。
【０２１１】
また、サイドウォール絶縁膜２３７の形成工程と共に、異方性の高いエッチングを用い
て絶縁膜２３１をエッチングし、酸化物半導体膜２３５を露出させることで、ゲート絶縁
膜２３９を形成することができる。
【０２１２】
一対の電極２４１ａ、電極２４１ｂは配線２２３ａおよび配線２２３ｂと同様の材料を
適宜用いて形成することができる。なお、一対の電極２４１ａ、電極２４１ｂは配線とし
ても機能させてもよい。
【０２１３】
一対の電極２４１ａ、電極２４１ｂは、印刷法またはインクジェット法を用いて形成さ
れる。または、スパッタリング法、ＣＶＤ法、蒸着法等で導電膜を形成した後、該導電膜
の一部を選択的にエッチングして、一対の電極２４１ａ、電極２４１ｂを形成する。
【０２１４】
一対の電極２４１ａ、電極２４１ｂは、サイドウォール絶縁膜２３７及びゲート絶縁膜
２３９の側面と接するように、形成されることが好ましい。即ち、トランジスタの一対の
電極２４１ａ、電極２４１ｂの端部がサイドウォール絶縁膜２３７上に位置し、酸化物半
導体膜２３５において、一対の第２の領域２３５ｂ、第２の領域２３５ｃの露出部を全て
覆っていることが好ましい。この結果、一対の第２の領域２３５ｂ、第２の領域２３５ｃ
において、一対の電極２４１ａ、電極２４１ｂと接する領域がソース領域及びドレイン領
域として機能すると共に、サイドウォール絶縁膜２３７及びゲート絶縁膜２３９と重なる
領域が電界緩和領域として機能する。また、サイドウォール絶縁膜２３７の長さにより電
界緩和領域の幅が制御できるため、一対の電極２４１ａ、電極２４１ｂを形成するための
マスク合わせの精度を緩和することができる。よって、複数のトランジスタにおけるばら
つきを低減することができる。
【０２１５】
なお、本実施の形態では、ゲート電極２３３の側面に接してサイドウォール絶縁膜２３
７を設けたが、本発明はこれに限られるものではなく、サイドウォール絶縁膜２３７を設
けない構成とすることもできる。また、本実施の形態では、一対の第２の領域２３５ｂ、
第２の領域２３５ｃを形成した後でサイドウォール絶縁膜２３７を設けたが、本発明はこ
れに限られるものではなく、サイドウォール絶縁膜２３７を設けた後で一対の第２の領域
２３５ｂ、第２の領域２３５ｃを形成しても良い。このような構成とすることにより、第
１の領域２３５ａをサイドウォール絶縁膜２３７と重畳する領域まで広げることができる
。
【０２１６】
次に、図９（Ａ）に示すように、スパッタリング法、ＣＶＤ法、塗布法、印刷法等によ
り、絶縁膜２４３及び絶縁膜２４５を形成する。
【０２１７】
絶縁膜２４３、絶縁膜２４５は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン
、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒
化アルミニウムなどを用いればよく、積層または単層で設ける。なお、絶縁膜２４５とし
て、外部への酸素の拡散を防ぐ絶縁膜を用いることで、絶縁膜２４３から脱離する酸素を
酸化物半導体膜に供給することができる。外部への酸素の拡散を防ぐ絶縁膜の代表例とし
ては、酸化アルミニウム、酸化窒化アルミニウム等がある。また、絶縁膜２４５として、
外部からの水素の拡散を防ぐ絶縁膜を用いることで、外部から酸化物半導体膜への水素の
拡散を抑制することが可能であり、酸化物半導体膜の欠損を低減することができる。外部
からの水素の拡散を防ぐ絶縁膜の代表例としては、窒化シリコン、窒化酸化シリコン、窒
化アルミニウム、窒化酸化アルミニウム等がある。また、絶縁膜２４３を、加熱により酸
素の一部が脱離する酸化絶縁膜、外部への酸素の拡散を防ぐ絶縁膜と、酸化絶縁膜との３
層構造とすることで、効率よく酸化物半導体膜へ酸素を拡散すると共に、外部への酸素の
脱離を抑制することが可能であり、温度及び湿度の高い状態でも、トランジスタの特性の
変動を低減することができる。
【０２１８】
以上の工程により、図９（Ａ）に示すように、酸化物半導体膜を有するトランジスタ１
１０を作製することができる。なお、上記トランジスタ１１０は、ｉ型（真性半導体）ま
たはｉ型に限りなく近い領域２３５ａを含む酸化物半導体膜２３５を有するため、極めて
優れた特性を示す。
【０２１９】
なお、本実施の形態でトランジスタ１１０をトップゲート構造としたが、本発明はこれ
に限られるものではなく、例えばボトムゲート構造としても良い。また、本実施の形態で
トランジスタ１１０は、一対の電極２４１ａおよび電極２４１ｂが、一対の第２の領域２
３５ｂおよび第２の領域２３５ｃの上面の少なくとも一部と接する構成としているが、本
発明はこれに限られるものではなく、例えば、一対の第２の領域２３５ｂおよび第２の領
域２３５ｃが、一対の電極２４１ａおよび電極２４１ｂの少なくとも一部と接する構成と
しても良い。
【０２２０】
次に、絶縁膜２１５、絶縁膜２１７、絶縁膜２２１、絶縁膜２２５、絶縁膜２４３、絶
縁膜２４５のそれぞれ一部を選択的にエッチングし、開口部を形成して、ゲート電極２０
９、電極２４１ａおよび電極２４１ｂのそれぞれ一部を露出する。次に、開口部に導電膜
を成膜した後、該導電膜の一部を選択的にエッチングして、電極２４１ｂに接して配線２
４９を、電極２４１ａに接して配線２５０を形成する。配線２４９および配線２５０は、
コンタクトプラグ２１９ａおよびコンタクトプラグ２１９ｂに示す材料を適宜用いること
ができる。
【０２２１】
ここで、配線２４９は、トランジスタ１１０のソース電極またはドレイン電極の一方と
トランジスタ１１２のゲート電極２０９とを電気的に接続するノードＦＧとして機能する
。また、配線２５０は、トランジスタ１１０のソース電極またはドレイン電極の他方とし
て機能し、図３（Ａ）に示すデータ線Ｄと電気的に接続される。また、図９（Ｂ）では直
接的に示していないが、トランジスタ１１０のゲート電極２３３も、図３（Ａ）に示すワ
ード線Ｗと電気的に接続されるものとする。
【０２２２】
また、図９（Ｂ）においては、トランジスタ１１０のソース電極またはドレイン電極の
一方（電極２４１ｂ）と、トランジスタ１１２のゲート電極２０９と、を配線２４９を介
して接続する構成としているが、本実施の形態に示すプログラマブルスイッチはこれに限
られるものではない。例えば、トランジスタ１１２上に設けられた絶縁膜の上面にトラン
ジスタ１１２のゲート電極の上面が露出されるような構造とし、当該ゲート電極の上面に
直接接するようにトランジスタ１１０のソース電極またはドレイン電極の一方を設ける構
成としても良い。
【０２２３】
以上の工程により、トランジスタ１１０およびトランジスタ１１２からなるプログラマ
ブルスイッチを作製することができる。
【０２２４】
ここで、図９（Ｂ）に示す断面図に対応するプログラマブルスイッチの平面図の一例を
図２７（Ａ）および図２７（Ｂ）に示す。図２７（Ａ）は絶縁膜２２５より下層の構成、
つまりトランジスタ１１２の平面図を示しており、図２７（Ｂ）は絶縁膜２２５より上層
の構成、つまりトランジスタ１１０の平面図を示している。なお、図２７（Ａ）および図
２７（Ｂ）において、図の理解を容易にするため一部の構成（絶縁膜２１５など）を図示
していない。また、図２７（Ａ）および図２７（Ｂ）に示す、一点鎖線Ａ−Ｂおよび一点
鎖線Ｃ−Ｄは、図６乃至図９に示す断面図に対応している。
【０２２５】
図２７（Ａ）および図２７（Ｂ）に示すプログラマブルスイッチでは、図９（Ｂ）に示
すように、一点鎖線Ｃ−Ｄに係る領域においてトランジスタ１１０と、トランジスタ１１
２とが、電気的に接続される。ここで、トランジスタ１１０の少なくとも一部と、トラン
ジスタ１１２の少なくとも一部と、が重畳して設けられる。より好ましくは、酸化物半導
体膜２３５の少なくとも一部と、ｎ型の不純物領域２１１ａまたはｎ型の不純物領域２１
１ｂの少なくとも一部と、が重畳して設けられる。このような平面レイアウトを採用する
ことにより、酸化物半導体のようなワイドバンドギャップ半導体を用いたトランジスタを
設けることによるプログラマブルスイッチの占有面積の増大を抑制することができる。よ
って、当該プログラマブルスイッチを用いたプログラマブルロジックデバイスの高集積化
を図ることができる。
【０２２６】
また、図２７（Ａ）および図２７（Ｂ）に示すプログラマブルスイッチを用いて図２（
Ａ）に示す配線選択回路１３を形成した平面図の一例を、図２８に示す。なお、図２８に
おいて、図の理解を容易にするために、図２７（Ｂ）のトランジスタ１１０に対応するト
ランジスタ１１０ａ乃至トランジスタ１１０ｆを点線で示す。図２８に示す配線選択回路
は、行方向に延設された配線１１１ａおよび配線１１１ｃと、列方向に延設された配線１
１１ｂおよび配線１１１ｄと、を有する。配線１１１ａと配線１１１ｂとは、電極１１３
ａと、トランジスタ１１０ａと電気的に接続されたトランジスタ１１２ａと、電極１１４
ａと、を介して電気的に接続される。配線１１１ｂと配線１１１ｄとは、電極１１３ｂと
、トランジスタ１１０ｂと電気的に接続されたトランジスタ１１２ｂと、電極１１４ｂと
、を介して電気的に接続される。配線１１１ｃと配線１１１ｄとは、電極１１３ｃと、ト
ランジスタ１１０ｃと電気的に接続されたトランジスタ１１２ｃと、電極１１４ｃと、を
介して電気的に接続される。配線１１１ａと配線１１１ｃとは、電極１１３ｄと、トラン
ジスタ１１０ｄと電気的に接続されたトランジスタ１１２ｄと、電極１１４ｄと、を介し
て電気的に接続される。配線１１１ａと配線１１１ｄとは、電極１１３ｅと、トランジス
タ１１０ｅと電気的に接続されたトランジスタ１１２ｅと、電極１１４ｅと、を介して電
気的に接続される。配線１１１ｂと配線１１１ｃとは、電極１１３ｆと、トランジスタ１
１０ｆと電気的に接続されたトランジスタ１１２ｆと、電極１１４ｆと、を介して電気的
に接続される。
【０２２７】
ここで、配線１１１ａ乃至配線１１１ｄは図２（Ａ）に示す配線１１ａ乃至配線１１ｄ
に対応する。例えば、配線１１１ａ乃至配線１１１ｄは、配線２２３ａおよび配線２２３
ｂと同じ層に形成することができる。また、電極１１３ａ乃至電極１１３ｆ、電極１１４
ａ乃至電極１１４ｆは、配線２２３ａおよび配線２２３ｂと同様の材料および方法で形成
することができる。また、トランジスタ１１０ａ乃至トランジスタ１１０ｆは図９（Ａ）
および図２７（Ｂ）に示すトランジスタ１１０に対応し、トランジスタ１１２ａ乃至トラ
ンジスタ１１２ｆは図６（Ｄ）および図２７（Ａ）に示すトランジスタ１１２に対応する
。また、トランジスタ１１０ａとトランジスタ１１２ａ、乃至トランジスタ１１０ｆとト
ランジスタ１１２ｆからなるそれぞれのプログラマブルスイッチは、図２（Ａ）に示すプ
ログラマブルスイッチ３０ａ乃至プログラマブルスイッチ３０ｆに対応する。
【０２２８】
図２８に示すように、トランジスタ１１０ａの少なくとも一部と、トランジスタ１１２
ａの少なくとも一部およびトランジスタ１１２ｅの少なくとも一部と、が重畳して設けら
れ、以下トランジスタ１１０ｂ乃至トランジスタ１１０ｆも同様に設けられる。つまり、
上層のトランジスタの少なくとも一部は、対応する下層のトランジスタの少なくとも一部
および当該下層のトランジスタと隣接するトランジスタの少なくとも一部と重畳して設け
られる。このような平面レイアウトを採用することにより、酸化物半導体のようなワイド
バンドギャップ半導体を用いたトランジスタを設けることによるプログラマブルスイッチ
の占有面積の増大を抑制することができる。よって、当該プログラマブルスイッチを用い
たプログラマブルロジックデバイスの高集積化を図ることができる。
【０２２９】
また、トランジスタ１１２の作製のために用いた半導体基板を用いてデータ線Ｄやワー
ド線Ｗに電位を供給する駆動回路のトランジスタを作製することもできる。ここで、この
ような駆動回路を設けたプログラマブルロジックデバイスの構成を図２９に示す。図２９
に示すプログラマブルロジックデバイスは、図１（Ａ）に示すプログラマブルロジックデ
バイスと同様に、複数の配線で電気的に接続された複数の論理ブロック１０と、行方向の
配線と列方向の配線とが交差する部分に設けられたスイッチマトリックス１２と、を有す
る。ここで、図の理解を容易にするため、図２９では、図１に示す配線１１に対応する配
線を図示していない。
【０２３０】
さらに、図２９に示すプログラマブルロジックデバイスは、複数の論理ブロック１０の
上側に設けられた第１の駆動回路１４と、複数の論理ブロック１０の左側に設けられた第
２の駆動回路１５と、第１の駆動回路１４に電気的に接続して、列方向に延設して設けら
れた複数の第１の配線１６と、第２の駆動回路１５に電気的に接続して、行方向に延設し
て設けられた複数の第２の配線１７と、を有する。第１の配線１６および第２の配線１７
は、それぞれスイッチマトリックス１２と電気的に接続される。ただし、第１の駆動回路
１４および第２の駆動回路１５の構成と配置は上記に限定されるものではなく、例えば、
第１の駆動回路１４および第２の駆動回路１５を設ける位置を変えても良いし、３個以上
の駆動回路を設ける構成としても良い。
【０２３１】
本実施の形態において、第１の配線１６および第２の配線１７は、図２（Ｂ）および図
２（Ｃ）に示す、メモリ部に格納するコンフィギュレーションデータの電位を入力するデ
ータ線Ｄ、およびメモリ部へのコンフィギュレーションデータの書き込みを制御する信号
を入力するワード線Ｗとして用いることができる。また、第１の駆動回路１４および第２
の駆動回路１５は、データ線Ｄに電位を供給するデータ線駆動回路およびワード線Ｗに電
位を供給するワード線駆動回路として用いることができる。なお、本実施の形態では、第
１の駆動回路１４をデータ線Ｄの駆動回路とし、第２の駆動回路１５をワード線Ｗの駆動
回路とし、第１の配線１６をデータ線Ｄとし、第２の配線１７をワード線Ｗとしているが
、本発明はこれに限られるものではない。
【０２３２】
ここで、第１の駆動回路１４および第２の駆動回路１５に用いるトランジスタは、図６
（Ｄ）および図２７（Ａ）に示すトランジスタ１１２と同様の構成とすることができる。
よって、第１の駆動回路１４および第２の駆動回路１５に用いるトランジスタは、単結晶
シリコンなどの酸化物半導体とは異なる半導体を用いて形成されるので、十分な高速動作
が可能となる。これにより、十分な高速動作が可能な駆動回路を形成することができる。
また、第１の配線１６および第２の配線１７として、図９（Ｂ）および図２７（Ｂ）に示
す配線２４９または配線２５０と同じ層またはより上層に設けられた導電膜を用いること
ができる。
【０２３３】
以上に示すように、トランジスタのオフ電流を十分に小さくすることができる、酸化物
半導体のようなワイドバンドギャップ半導体を、各論理ブロック間の配線接続を制御する
プログラマブルスイッチのメモリ部のトランジスタに用いることにより、電源電位の供給
が遮断されたときでもコンフィギュレーションデータを保持することが可能なプログラマ
ブルスイッチを作製することができる。また、電源投入後の論理ブロックの起動時間を短
くしたプログラマブルスイッチを作製することができる。これにより、ノーマリーオフの
駆動方法を用いて、低消費電力化を図ることができるプログラマブルロジックデバイスを
提供することができる。
【０２３４】
以上、本実施の形態に示す構成、方法などは、本実施の形態に示す構成、方法どうしで
組み合わせて用いることもできるし、他の実施の形態に示す構成、方法などと適宜組み合
わせて用いることもできる。
【０２３５】
（実施の形態３）
本実施の形態では、先の実施の形態で示した酸化物半導体膜を有するトランジスタにつ
いて、電界効果移動度を理論的に導出し、当該電界効果移動度を用いてトランジスタ特性
を導出する。
【０２３６】
酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度
は、さまざまな理由によって理論的な移動度よりも低くなる。移動度を低下させる要因と
しては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモ
デルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導
き出せる。
【０２３７】
半導体中に何らかのポテンシャル障壁（粒界等）が存在すると仮定すると、測定される
電界効果移動度μは次の式（２）で表現できる。
【０２３８】
【数２】
0006006891.tif 000003
【０２３９】
ここで、μ０は半導体の理論的な電界効果移動度、Ｅはポテンシャル障壁の高さ、ｋは
ボルツマン定数、Ｔは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定
すると、Ｌｅｖｉｎｓｏｎモデルでは、次の式（３）で表現できる。
【０２４０】
【数３】
0006006891.tif 000004
【０２４１】
ここで、ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体
の誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃｏｘは単位面積当た
りの容量、Ｖｇはゲート電圧、ｔはチャネルの厚さである。なお、厚さ３０ｎｍ以下の半
導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。線形領域
におけるドレイン電流Ｉｄは、次の式（４）で表現できる。
【０２４２】
【数４】
0006006891.tif 000005
【０２４３】
ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである
。また、Ｖｄはドレイン電圧である。式（４）の両辺をＶｇで割り、更に両辺の対数を取
ると、次の式（５）となる。
【０２４４】
【数５】
0006006891.tif 000006
【０２４５】
式（５）の右辺はＶｇの関数である。この式からわかるように、縦軸をｌｎ（Ｉｄ／Ｖ
ｇ）、横軸を１／Ｖｇとする直線の傾きから欠陥密度Ｎが求められる。すなわち、トラン
ジスタのＩｄ―Ｖｇ特性から、欠陥密度を評価できる。その結果、酸化物半導体としては
、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：
１：１のものでは欠陥密度Ｎは１×１０１２／ｃｍ２程度であった。
【０２４６】
このようにして求めた欠陥密度等をもとに式（２）および式（３）よりμ０＝１２０ｃ
ｍ２／Ｖｓが導出される。欠陥のあるＩｎ−Ｓｎ−Ｚｎ酸化物で測定される移動度は４０
ｃｍ２／Ｖｓ程度であった。しかし、半導体内部および半導体と絶縁膜との界面の欠陥が
無い酸化物半導体の移動度μ０は１２０ｃｍ２／Ｖｓとなると予想できる。
【０２４７】
ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁物との界面での散乱によ
ってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁物界面からｘだけ離
れた場所における移動度μ１は、次の式（６）で表現できる。
【０２４８】
【数６】
0006006891.tif 000007
【０２４９】
ここで、Ｄはゲート方向の電界、Ｂ、ｌは定数である。Ｂおよびｌは、実際の測定結果
より求めることができ、上記の測定結果から、Ｂ＝４．７５×１０７ｃｍ／ｓ、ｌ＝１０
ｎｍ（界面散乱が及ぶ深さ）であった。Ｄが増加する（すなわち、ゲート電圧が高くなる
）と式（６）の第２項が増加するため、移動度μ１は低下することがわかる。
【０２５０】
半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動
度μ２を計算した結果を図１６に示す。なお、計算にはシノプシス社製デバイスシミュレ
ーションソフト、Ｓｅｎｔａｕｒｕｓ  Ｄｅｖｉｃｅを使用し、酸化物半導体のバンドギ
ャップ、電子親和力、比誘電率、厚さをそれぞれ、２．８電子ボルト、４．７電子ボルト
、１５、１５ｎｍとした。これらの値は、スパッタリング法により形成された薄膜を測定
して得られたものである。
【０２５１】
さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、５．５電子ボルト、４．６
電子ボルト、４．６電子ボルトとした。また、ゲート絶縁物の厚さは１００ｎｍ、比誘電
率は４．１とした。チャネル長およびチャネル幅はともに１０μｍ、ドレイン電圧Ｖｄは
０．１Ｖである。
【０２５２】
図１６で示されるように、ゲート電圧１Ｖ強で移動度１００ｃｍ２／Ｖｓ以上のピーク
をつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する
。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること（Ａ
ｔｏｍｉｃ  Ｌａｙｅｒ  Ｆｌａｔｎｅｓｓ）が望ましい。
【０２５３】
このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の
特性を計算した結果を図１７乃至図１９に示す。なお、計算に用いたトランジスタの断面
構造を図２０に示す。図２０に示すトランジスタは酸化物半導体層にｎ＋の導電型を呈す
る第２の領域１１０３ｂおよび第２の領域１１０３ｃを有する。第２の領域１１０３ｂお
よび第２の領域１１０３ｃの抵抗率は２×１０−３Ωｃｍとする。
【０２５４】
図２０（Ａ）に示すトランジスタは、下地絶縁膜１１０１と、下地絶縁膜１１０１に埋
め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物１１０２の上に形
成される。トランジスタは第２の領域１１０３ｂ、第２の領域１１０３ｃと、それらに挟
まれ、チャネル形成領域となる真性の第１の領域１１０３ａと、ゲート電極１１０５を有
する。ゲート電極１１０５の幅を３３ｎｍとする。
【０２５５】
ゲート電極１１０５と第１の領域１１０３ａの間には、ゲート絶縁膜１１０４を有し、
また、ゲート電極１１０５の両側面にはサイドウォール絶縁膜１１０６ａおよびサイドウ
ォール絶縁膜１１０６ｂ、ゲート電極１１０５の上部には、ゲート電極１１０５と他の配
線との短絡を防止するための絶縁物１１０７を有する。サイドウォール絶縁膜の幅は５ｎ
ｍとする。また、第２の領域１１０３ｂおよび第２の領域１１０３ｃに接して、ソース電
極１１０８ａおよびドレイン電極１１０８ｂを有する。なお、このトランジスタにおける
チャネル幅を４０ｎｍとする。
【０２５６】
図２０（Ｂ）に示すトランジスタは、下地絶縁膜１１０１と、酸化アルミニウムよりな
る埋め込み絶縁物１１０２の上に形成され、第２の領域１１０３ｂ、第２の領域１１０３
ｃと、それらに挟まれた真性の第１の領域１１０３ａと、幅３３ｎｍのゲート電極１１０
５とゲート絶縁膜１１０４とサイドウォール絶縁膜１１０６ａおよびサイドウォール絶縁
膜１１０６ｂと絶縁物１１０７とソース電極１１０８ａおよびドレイン電極１１０８ｂを
有する点で図２０（Ａ）に示すトランジスタと同じである。
【０２５７】
図２０（Ａ）に示すトランジスタと図２０（Ｂ）に示すトランジスタの相違点は、サイ
ドウォール絶縁膜１１０６ａおよびサイドウォール絶縁膜１１０６ｂの下の半導体領域の
導電型である。図２０（Ａ）に示すトランジスタでは、サイドウォール絶縁膜１１０６ａ
およびサイドウォール絶縁膜１１０６ｂの下の半導体領域はｎ＋の導電型を呈する第２の
領域１１０３ｂおよび第２の領域１１０３ｃであるが、図２０（Ｂ）に示すトランジスタ
では、真性の第１の領域１１０３ａである。すなわち、第２の領域１１０３ｂ（第２の領
域１１０３ｃ）とゲート電極１１０５がＬｏｆｆだけ重ならない領域ができている。この
領域をオフセット領域といい、その幅Ｌｏｆｆをオフセット長という。図から明らかなよ
うに、オフセット長は、サイドウォール絶縁膜１１０６ａ（サイドウォール絶縁膜１１０
６ｂ）の幅と同じである。
【０２５８】
その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバ
イスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ  Ｄｅｖｉｃｅを使用した。図１７は
、図２０（Ａ）に示される構造のトランジスタのドレイン電流（Ｉｄ、実線）および移動
度（μ、点線）のゲート電圧（Ｖｇ、ゲートとソースの電位差）依存性を示す。ドレイン
電流Ｉｄは、ドレイン電圧（ドレインとソースの電位差）を＋１Ｖとし、移動度μはドレ
イン電圧を＋０．１Ｖとして計算したものである。
【０２５９】
図１７（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図１７（Ｂ）は１０
ｎｍとしたものであり、図１７（Ｃ）は５ｎｍとしたものである。ゲート絶縁膜が薄くな
るほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。一方、移動
度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。
ゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１０μＡを超えるこ
とが示された。
【０２６０】
図１８は、図２０（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを５
ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧Ｖｇ依
存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧
を＋０．１Ｖとして計算したものである。図１８（Ａ）はゲート絶縁膜の厚さを１５ｎｍ
としたものであり、図１８（Ｂ）は１０ｎｍとしたものであり、図１８（Ｃ）は５ｎｍと
したものである。
【０２６１】
また、図１９は、図２０（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆ
ｆを１５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電
圧依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン
電圧を＋０．１Ｖとして計算したものである。図１９（Ａ）はゲート絶縁膜の厚さを１５
ｎｍとしたものであり、図１９（Ｂ）は１０ｎｍとしたものであり、図１９（Ｃ）は５ｎ
ｍとしたものである。
【０２６２】
いずれもゲート絶縁膜が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピ
ーク値やオン電流には目立った変化が無い。
【０２６３】
なお、移動度μのピークは、図１７では８０ｃｍ２／Ｖｓ程度であるが、図１８では６
０ｃｍ２／Ｖｓ程度、図１９では４０ｃｍ２／Ｖｓと、オフセット長Ｌｏｆｆが増加する
ほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流にはオフセット長Ｌ
ｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである
。また、いずれもゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１
０μＡを超えることが示された。また、このように移動度の高いトランジスタを、先の実
施の形態で示したプログラマブルスイッチのメモリ部に用いることにより、コンフィギュ
レーションデータの書き込みを高速でおこなうことができるので、動的コンフィギュレー
ションを容易に行うことができるプログラマブルロジックデバイスを提供することができ
る。
【０２６４】
（実施の形態４）
本実施の形態では、先の実施の形態で示した酸化物半導体膜を有するトランジスタにつ
いて、特にＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を有するトランジスタについ
て説明する。
【０２６５】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタ
は、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜
を形成した後に熱処理を行うことで良好な特性を得ることができる。なおここで、主成分
とは組成比で５ａｔｏｍｉｃ％以上含まれる元素をいう。
【０２６６】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜の成膜後に基板を意図的に加熱するこ
とで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジス
タのしきい値電圧をプラスシフトさせ、ノーマリーオフ化させることが可能となる。以下
、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を有するトランジスタを作製して各種
測定を行った結果について説明する。
【０２６７】
まず、本実施の形態で各種測定に用いたトランジスタの構造について図２６を用いて説
明する。図２６（Ａ）は、当該トランジスタの平面図であり、図２６（Ｂ）は図２６（Ａ
）の一点鎖線Ａ−Ｂに対応する断面図である。
【０２６８】
図２６（Ｂ）に示すトランジスタは、基板６００と、基板６００上に設けられた下地絶
縁膜６０２と、下地絶縁膜６０２上に設けられた酸化物半導体膜６０６と、酸化物半導体
膜６０６と接する一対の電極６１４と、酸化物半導体膜６０６および一対の電極６１４上
に設けられたゲート絶縁膜６０８と、ゲート絶縁膜６０８を介して酸化物半導体膜６０６
と重畳して設けられたゲート電極６１０と、ゲート絶縁膜６０８およびゲート電極６１０
を覆って設けられた層間絶縁膜６１６と、層間絶縁膜６１６とゲート絶縁膜６０８に設け
られた開口部を介して一対の電極６１４と接続する配線６１８と、層間絶縁膜６１６およ
び配線６１８を覆って設けられた保護膜６２０と、を有する。ここで、一対の電極６１４
は、当該トランジスタのソース電極およびドレイン電極として機能する。
【０２６９】
基板６００としてはガラス基板を、下地絶縁膜６０２としては酸化シリコン膜を、酸化
物半導体膜６０６としてはＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を、一対の電極６１４としてはタング
ステン膜を、ゲート絶縁膜６０８としては酸化シリコン膜を、ゲート電極６１０としては
窒化タンタル膜とタングステン膜との積層構造を、層間絶縁膜６１６としては酸化窒化シ
リコン膜とポリイミド膜との積層構造を、配線６１８としてはチタン膜、アルミニウム膜
、チタン膜がこの順で形成された積層構造を、保護膜６２０としてはポリイミド膜を、そ
れぞれ用いた。
【０２７０】
なお、図２６（Ａ）に示す構造のトランジスタにおいて、ゲート電極６１０と一対の電
極６１４との重畳する幅をＬｏｖと呼ぶ。同様に、酸化物半導体膜６０６に対する一対の
電極６１４のはみ出しをｄＷと呼ぶ。
【０２７１】
図２１（Ａ）〜図２１（Ｃ）は、図２６に示すトランジスタにおいて、チャネル長Ｌが
３μｍ、チャネル幅Ｗが１０μｍである酸化物半導体膜と、厚さ１００ｎｍのゲート絶縁
膜を用いたトランジスタの特性である。なお、Ｖｄは１０Ｖとした。
【０２７２】
図２１（Ａ）は基板を意図的に加熱せずにスパッタリング法でＩｎ、Ｓｎ、Ｚｎを主成
分とする酸化物半導体膜を形成したときのトランジスタ特性である。このとき電界効果移
動度は１８．８ｃｍ２／Ｖｓｅｃが得られている。一方、基板を意図的に加熱してＩｎ、
Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成すると電界効果移動度を向上させること
が可能となる。図２１（Ｂ）は基板を２００℃に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とす
る酸化物半導体膜を形成したときのトランジスタ特性を示すが、電界効果移動度は３２．
２ｃｍ２／Ｖｓｅｃが得られている。
【０２７３】
電界効果移動度は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成した後に熱
処理をすることによって、さらに高めることができる。図２１（Ｃ）は、Ｉｎ、Ｓｎ、Ｚ
ｎを主成分とする酸化物半導体膜を２００℃でスパッタリング成膜した後、６５０℃で熱
処理をしたときのトランジスタ特性を示す。このとき電界効果移動度は３４．５ｃｍ２／
Ｖｓｅｃが得られている。
【０２７４】
基板を意図的に加熱することでスパッタリング成膜中の水分が酸化物半導体膜中に取り
込まれるのを抑制する効果が期待できる。また、成膜後に熱処理をすることによっても、
酸化物半導体膜から水素や水酸基若しくは水分を除去することができ、上記のように電界
効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水化・脱
水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推
定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を図るこ
とができる。このように高純度化された非単結晶酸化物半導体は、理想的には１００ｃｍ
２／Ｖｓｅｃを超える電界効果移動度を実現することも可能になると推定される。
【０２７５】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体に酸素イオンを注入し、熱処理により該
酸化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又は
その後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化の処理によ
り結晶性の良い非単結晶酸化物半導体を得ることができる。
【０２７６】
基板を意図的に加熱して成膜すること及び／又は成膜後に熱処理することの効果は、電
界効果移動度の向上のみならず、トランジスタのノーマリーオフ化を図ることにも寄与し
ている。基板を意図的に加熱しないで形成されたＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物
半導体膜をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトして
しまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた
場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧は正の
方向に動き、このような傾向は図２１（Ａ）と図２１（Ｂ）の対比からも確認することが
できる。
【０２７７】
なお、しきい値電圧はＩｎ、Ｓｎ及びＺｎの比率を変えることによっても制御すること
が可能であり、組成比としてＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることでトランジスタの
ノーマリーオフ化を期待することができる。また、ターゲットの組成比をＩｎ：Ｓｎ：Ｚ
ｎ＝２：１：３とすることで結晶性の高い酸化物半導体膜を得ることができる。
【０２７８】
成膜時の基板温度若しくは成膜後の熱処理温度は、１５０℃以上、好ましくは２００℃
以上、より好ましくは４００℃以上であり、より高温で成膜し或いは熱処理することでト
ランジスタのノーマリーオフ化を図ることが可能となる。
【０２７９】
熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、または減
圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化・
脱水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めるこ
とができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体
膜に注入する方法を適用しても良い。
【０２８０】
酸化物半導体中及び積層される膜との界面には、酸素欠損による欠陥が生成されやすい
が、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、酸素を補償
することが可能となる。過剰酸素は主に格子間に存在する酸素であり、過剰酸素濃度は１
×１０１６／ｃｍ３以上２×１０２０／ｃｍ３以下とすれば、結晶に歪み等を与えること
なく酸化物半導体中に含ませることができる。
【０２８１】
また、成膜後の熱処理によって酸化物半導体の少なくとも一部が結晶化するようにする
ことで、より安定な酸化物半導体膜を得ることができる。例えば、組成比Ｉｎ：Ｓｎ：Ｚ
ｎ＝１：１：１のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜し
た酸化物半導体膜は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）でハロ
ーパタンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化
させることができる。熱処理温度は任意であるが、例えば６５０℃の熱処理を行うことで
、Ｘ線回折により明確な回折ピークを観測することができる。
【０２８２】
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜のＸＲＤ分析の結果を具体的に示す。ＸＲＤ分析には、Ｂｒｕ
ｋｅｒ  ＡＸＳ社製Ｘ線回折装置Ｄ８  ＡＤＶＡＮＣＥを用い、Ｏｕｔ−ｏｆ−Ｐｌａｎ
ｅ法で測定した。
【０２８３】
ＸＲＤ分析を行った試料として、試料Ａおよび試料Ｂを用意した。以下に試料Ａおよび
試料Ｂの作製方法を説明する。
【０２８４】
脱水素化処理済みの石英基板上にＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を１００ｎｍの厚さで成膜し
た。
【０２８５】
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜は、スパッタリング装置を用い、酸素雰囲気で電力を１００Ｗ
（ＤＣ）として成膜した。ターゲットは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１［原子数比］の
Ｉｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いた。なお、成膜時の基板加熱温度は２００℃とし
た。このようにして作製した試料を試料Ａとした。
【０２８６】
次に、試料Ａと同様の方法で作製した試料に対し加熱処理を６５０℃の温度で行った。
加熱処理は、はじめに窒素雰囲気で１時間の加熱処理を行い、温度を下げずに酸素雰囲気
でさらに１時間の加熱処理を行っている。このようにして作製した試料を試料Ｂとした。
【０２８７】
図２２に試料Ａおよび試料ＢのＸＲＤスペクトルを示す。試料Ａでは、結晶由来のピー
クが観測されなかったが、試料Ｂでは、２θが３５ｄｅｇ近傍および３７ｄｅｇ〜３８ｄ
ｅｇに結晶由来のピークが観測された。
【０２８８】
このように、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は成膜時に意図的に加熱す
ること及び／又は成膜後に熱処理することによりトランジスタの特性を向上させることが
できる。
【０２８９】
この酸化物半導体成膜時の基板加熱や成膜後の熱処理は、酸化物半導体にとって悪性の
不純物である水素や水酸基を膜中に含ませないようにすること、或いは膜中から除去する
作用がある。すなわち、酸化物半導体中でドナー不純物となる水素を除去することで高純
度化を図ることができ、それによってトランジスタのノーマリーオフ化を図ることができ
、酸化物半導体が高純度化されることによりオフ電流を１ａＡ／μｍ以下にすることがで
きる。ここで、上記オフ電流値の単位は、チャネル幅１μｍあたりの電流値を示す。
【０２９０】
図２３に、トランジスタのオフ電流と測定時の基板温度（絶対温度）の逆数との関係を
示す。ここでは、簡単のため測定時の基板温度の逆数に１０００を掛けた数値（１０００
／Ｔ）を横軸としている。
【０２９１】
具体的には、図２３に示すように、基板温度が１２５℃の場合には０．１ａＡ／μｍ（
１×１０−１９Ａ／μｍ）以下、８５℃の場合には１０ｚＡ／μｍ（１×１０−２０Ａ／
μｍ）以下であった。電流値の対数が温度の逆数に比例することから、室温（２７℃）の
場合には０．１ｚＡ／μｍ（１×１０−２２Ａ／μｍ）以下であると予想される。従って
、オフ電流を１２５℃において１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下に、８５℃
において１００ｚＡ／μｍ（１×１０−１９Ａ／μｍ）以下に、室温において１ｚＡ／μ
ｍ（１×１０−２１Ａ／μｍ）以下にすることができる。
【０２９２】
もっとも、酸化物半導体膜の成膜時に水素や水分が膜中に混入しないように、成膜室外
部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図
ることが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点−７０℃
以下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの
不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい
。Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は熱処理によって膜中の水分を除去する
ことができるが、Ｉｎ、Ｇａ、Ｚｎを主成分とする酸化物半導体と比べて水分の放出温度
が高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。
【０２９３】
また、酸化物半導体膜成膜後に６５０℃の加熱処理を行った試料Ｂのトランジスタにお
いて、測定時の基板温度と電気的特性の関係について評価した。
【０２９４】
測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍ、Ｌｏ
ｖが片側３μｍ（合計６μｍ）、ｄＷが０μｍである。なお、Ｖｄｓは１０Ｖとした。な
お、基板温度は−４０℃、−２５℃、２５℃、７５℃、１２５℃および１５０℃で行った
。ここで、トランジスタにおいて、ゲート電極と一対の電極との重畳する幅をＬｏｖと呼
び、酸化物半導体膜に対する一対の電極のはみ出しをｄＷと呼ぶ。
【０２９５】
図２４に、Ｉｄｓ（実線）および電界効果移動度（点線）のＶｇｓ依存性に対する、基
板温度の影響を示す。また、図２５（Ａ）に基板温度としきい値電圧の関係を、図２５（
Ｂ）に基板温度と電界効果移動度の関係を示す。
【０２９６】
図２５（Ａ）より、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、
その範囲は−４０℃〜１５０℃で１．０９Ｖ〜−０．２３Ｖであった。
【０２９７】
また、図２５（Ｂ）より、基板温度が高いほど電界効果移動度が低くなることがわかる
。なお、その範囲は−４０℃〜１５０℃で３６ｃｍ２／Ｖｓ〜３２ｃｍ２／Ｖｓであった
。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。
【０２９８】
上記のようなＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とする
トランジスタによれば、オフ電流を１ａＡ／μｍ以下に保ちつつ、電界効果移動度を３０
ｃｍ２／Ｖｓｅｃ以上、好ましくは４０ｃｍ２／Ｖｓｅｃ以上、より好ましくは６０ｃｍ
２／Ｖｓｅｃ以上とし、ＬＳＩで要求されるオン電流の値を満たすことができる。例えば
、Ｌ／Ｗ＝３３ｎｍ／４０ｎｍのＦＥＴで、ゲート電圧２．７Ｖ、ドレイン電圧１．０Ｖ
のとき１２μＡ以上のオン電流を流すことができる。
【０２９９】
このようにオフ電流の低いトランジスタを、先の実施の形態で示したプログラマブルス
イッチのメモリ部に用いることにより、電源電位の供給が遮断されたときでもコンフィギ
ュレーションデータを保持することが可能となる。これにより、電源投入後のコンフィギ
ュレーションデータの書き込みを省略することが可能となるので、論理ブロックの起動時
間を短くすることができる。よって、ノーマリーオフの駆動方法を用いて、低消費電力化
を図ることができるプログラマブルロジックデバイスを提供することができる。
【０３００】
また、このように移動度の高いトランジスタを、先の実施の形態で示したプログラマブ
ルスイッチのメモリ部に用いることにより、コンフィギュレーションデータの書き込みを
高速でおこなうことができるので、動的コンフィギュレーションを容易に行うことができ
るプログラマブルロジックデバイスを提供することができる。
【０３０１】
また、このような特性であれば、Ｓｉ半導体で作られる集積回路の中に酸化物半導体で
形成されるトランジスタを混載しても、動作速度を犠牲にすることのないプログラマブル
ロジックデバイスを提供することができる。
【０３０２】
（実施の形態５）
本発明の一態様に係るプログラマブルロジックデバイスを用いることで、消費電力の低
い電子機器を提供することが可能である。特に電力の供給を常時受けることが困難な携帯
用の電子機器の場合、本発明の一態様に係る消費電力の低い半導体装置をその構成要素に
追加することにより、連続使用時間が長くなるといったメリットが得られる。
【０３０３】
本発明の一態様に係るプログラマブルロジックデバイスを用いた半導体装置は、表示装
置、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉ
ｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しう
るディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る
半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携
帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイ
（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーデ
ィオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリン
ター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。
【０３０４】
本発明の一態様に係るプログラマブルロジックデバイスを用いた半導体装置を、携帯電
話、スマートフォン、電子書籍などの携帯用の電子機器に応用した場合について説明する
。
【０３０５】
図１０は、携帯用の電子機器のブロック図である。図１０に示す携帯用の電子機器はＲ
Ｆ回路４２１、アナログベースバンド回路４２２、デジタルベースバンド回路４２３、バ
ッテリー４２４、電源回路４２５、アプリケーションプロセッサ４２６、フラッシュメモ
リ４３０、ディスプレイコントローラ４３１、メモリ回路４３２、ディスプレイ４３３、
タッチセンサ４３９、音声回路４３７、キーボード４３８などより構成されている。ディ
スプレイ４３３は表示部４３４、ソースドライバ４３５、ゲートドライバ４３６によって
構成されている。アプリケーションプロセッサ４２６はＣＰＵ４２７、ＤＳＰ４２８、イ
ンターフェース４２９を有している。例えば、ＣＰＵ４２７、デジタルベースバンド回路
４２３、メモリ回路４３２、ＤＳＰ４２８、インターフェース４２９、ディスプレイコン
トローラ４３１、音声回路４３７のいずれかまたは全てに上記実施の形態で示したプログ
ラマブルロジックデバイスを採用することによって、消費電力を低減することができる。
【０３０６】
図１１は電子書籍のブロック図である。電子書籍はバッテリー４５１、電源回路４５２
、マイクロプロセッサ４５３、フラッシュメモリ４５４、音声回路４５５、キーボード４
５６、メモリ回路４５７、タッチパネル４５８、ディスプレイ４５９、ディスプレイコン
トローラ４６０によって構成される。マイクロプロセッサ４５３はＣＰＵ４６１、ＤＳＰ
４６２、インターフェース４６３を有している。例えば、ＣＰＵ４６１、音声回路４５５
、メモリ回路４５７、ディスプレイコントローラ４６０、ＤＳＰ４６２、インターフェー
ス４６３のいずれかまたは全てに上記実施の形態で示したプログラマブルロジックデバイ
スを採用することで、消費電力を低減することが可能になる。
【０３０７】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０３０８】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと
適宜組み合わせて用いることができる。
【符号の説明】
【０３０９】
１０    論理ブロック
１１    配線
１１ａ    配線
１１ｂ    配線
１１ｃ    配線
１１ｄ    配線
１２    スイッチマトリックス
１３    配線選択回路
１４    第１の駆動回路
１５    第２の駆動回路
１６    第１の配線
１７    第２の配線
３０    プログラマブルスイッチ
３０ａ    プログラマブルスイッチ
３０ｂ    プログラマブルスイッチ
３０ｃ    プログラマブルスイッチ
３０ｄ    プログラマブルスイッチ
３０ｅ    プログラマブルスイッチ
３０ｆ    プログラマブルスイッチ
３２    メモリ部
３４    スイッチ部
４０    トランジスタ
１１１ａ    配線
１１１ｂ    配線
１１１ｃ    配線
１１１ｄ    配線
１１０    トランジスタ
１１０ａ    トランジスタ
１１０ｂ    トランジスタ
１１０ｃ    トランジスタ
１１０ｄ    トランジスタ
１１０ｅ    トランジスタ
１１０ｆ    トランジスタ
１１２    トランジスタ
１１２ａ    トランジスタ
１１２ｂ    トランジスタ
１１２ｃ    トランジスタ
１１２ｄ    トランジスタ
１１２ｅ    トランジスタ
１１２ｆ    トランジスタ
１１３ａ    電極
１１３ｂ    電極
１１３ｃ    電極
１１３ｄ    電極
１１３ｅ    電極
１１３ｆ    電極
１１４ａ    電極
１１４ｂ    電極
１１４ｃ    電極
１１４ｄ    電極
１１４ｅ    電極
１１４ｆ    電極
１１６    容量素子
１１８    バッファ
１２０    インバータ
１３０    トランジスタ
１３４    トランスミッションゲート
１３６    容量素子
１４４    インバータ
１４６    バッファ
１５０    トランジスタ
１５２    トランジスタ
１５４    トランスミッションゲート
１５６    容量素子
１５８    容量素子
１６０    容量素子
２０１    半導体基板
２０３    素子分離領域
２０７    ゲート絶縁膜
２０９    ゲート電極
２１１ａ    不純物領域
２１１ｂ    不純物領域
２１５    絶縁膜
２１７    絶縁膜
２１９ａ    コンタクトプラグ
２１９ｂ    コンタクトプラグ
２２１    絶縁膜
２２３ａ    配線
２２３ｂ    配線
２２５    絶縁膜
２２７    酸化物半導体膜
２２９    酸化物半導体膜
２３１    絶縁膜
２３３    ゲート電極
２３５    酸化物半導体膜
２３５ａ    領域
２３５ｂ    領域
２３５ｃ    領域
２３７    サイドウォール絶縁膜
２３９    ゲート絶縁膜
２４１ａ    電極
２４１ｂ    電極
２４３    絶縁膜
２４５    絶縁膜
２４９    配線
２５０    配線
４２１    ＲＦ回路
４２２    アナログベースバンド回路
４２３    デジタルベースバンド回路
４２４    バッテリー
４２５    電源回路
４２６    アプリケーションプロセッサ
４２７    ＣＰＵ
４２８    ＤＳＰ
４２９    インターフェース
４３０    フラッシュメモリ
４３１    ディスプレイコントローラ
４３２    メモリ回路
４３３    ディスプレイ
４３４    表示部
４３５    ソースドライバ
４３６    ゲートドライバ
４３７    音声回路
４３８    キーボード
４３９    タッチセンサ
４５１    バッテリー
４５２    電源回路
４５３    マイクロプロセッサ
４５４    フラッシュメモリ
４５５    音声回路
４５６    キーボード
４５７    メモリ回路
４５８    タッチパネル
４５９    ディスプレイ
４６０    ディスプレイコントローラ
４６１    ＣＰＵ
４６２    ＤＳＰ
４６３    インターフェース
６００    基板
６０２    下地絶縁膜
６０６    酸化物半導体膜
６０８    ゲート絶縁膜
６１０    ゲート電極
６１４    電極
６１６    層間絶縁膜
６１８    配線
６２０    保護膜
１１０１    下地絶縁膜
１１０２    埋め込み絶縁物
１１０３ａ    第１の領域
１１０３ｂ    第２の領域
１１０３ｃ    第２の領域
１１０４    ゲート絶縁膜
１１０５    ゲート電極
１１０６ａ    サイドウォール絶縁膜
１１０６ｂ    サイドウォール絶縁膜
１１０７    絶縁物
１１０８ａ    ソース電極
１１０８ｂ    ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図１３】
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【図１４】
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【図１５】
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