(57)【特許請求の範囲】
【請求項１】
平行に形成された第１及び第２の配線と、
入力クロック信号と同一理論の駆動信号によって前記第１の配線を駆動する第１の信号入力回路と、
入力クロック信号に基づき、前記第２の配線を駆動する第２の信号入力回路と、
前記第１及び前記第２の配線を介して得た信号を合成して出力クロック信号を出力する出力回路と、と有し、
前記第２の信号入力回路は、
前記入力クロック信号の活性状態を示す制御信号が、前記入力クロック信号が活性状態を示すとき、前記入力クロック信号と同一理論の駆動信号により、前記第２の配線を駆動し、
前記制御信号が、前記入力クロック信号が非活性状態を示すとき、前記入力クロック信号と反転論理の駆動信号により、前記第２の配線を駆動する、クロックドライバ回路。
【請求項２】
前記出力回路は、
前記制御信号が、前記入力クロック信号が活性状態を示すとき、前記第１の配線を介して得た駆動信号と、前記第２の配線を介して得た駆動信号とを合成して、前記入力クロック信号と同一理論の前記出力クロック信号を出力し、
前記制御信号が、前記入力クロック信号が非活性状態を示すとき、前記第１の配線を介して得た駆動信号と、前記第２の配線を介して得た駆動信号の反転理論の信号と合成して、前記入力クロック信号と同一理論の出力クロック信号を出力する、請求項１記載のクロックドライバ回路。
【請求項３】
前記第１の配線は、前記制御信号が前記入力クロック信号の非活性状態を示す場合、電源とＧＮＤの一方に接続され、
前記第２の配線は、前記電源と前記ＧＮＤの他方に接続される、請求項１又は２記載のクロックドライバ回路。
【請求項４】
前記第２の信号入力回路は、
前記入力クロック信号と同一論理の駆動信号により前記第２の配線を駆動する第１のバッファと、
前記入力クロック信号と反転論理の駆動信号により前記第２の配線を駆動する第２のバッファと、
前記第１のバッファ及び前記第２のバッファのうち１つを選択して、前記第２の配線に接続する選択部と、を有する、請求項１乃至３のうちいずれか１項に記載のクロックドライバ回路。
【請求項５】
前記出力回路は、
前記第１の配線を介して得た駆動信号と同一理論の信号を出力する第３のバッファと、
前記第２の配線を介して得た駆動信号と同一理論の信号を出力する第４のバッファと、
前記第２の配線を介して得た駆動信号と反転理論の信号を出力する出力する第５のバッファと、
前記第４及び第５のバッファのいずれか一方を選択して前記第３のバッファの出力と接続する、出力選択回路と、
前記出力選択回路の出力と、前記第３のバッファの出力に接続された、出力端子と、を有し、
前記出力選択回路は、前記制御信号が、前記入力クロック信号が活性状態を示すとき、前記第４のバッファを選択し、前記制御信号が、前記入力クロック信号が非活性状態を示すとき、前記第５のバッファを選択する、請求項１乃至４のうちいずれか１項記載のクロックドライバ回路。
【請求項６】
前記第１及び第２の配線と平行であって、かつ、前記第２の配線に対して前記第１の配線とは反対の側に形成され、前記第１の配線の一端と他端とをバイパスする第３の配線を更に有する、請求項１乃至５のうちいずれか１項記載のクロックドライバ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はクロックドライバ回路に関する。
【背景技術】
【０００２】
半導体集積回路は一般に、内部動作を同期させるために、クロック信号を回路ブロックに対して供給する、クロックドライバ回路を有する。
【０００３】
特許文献１には、クロック信号と同一論理の信号及びクロック信号と反対論理の信号からなる差動信号生成する差動信号生成部と、前記差動信号を伝送する配線対とを備えたクロックドライバ回路が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平９−１９１２４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
近年では、半導体集積回路の動作の高速化により、電源ノイズが回路動作に及ぼす影響が増加している。その対策として、回路内に設けられたデカップリング容量を、大きくすることが行われる。デカップリング容量を大きくすることにより、回路面積は増加してしまう。しかしながら、特許文献１に記載の技術では、ノイズ対策のために、回路面積の増大を抑制しながら、デカップリング容量を大きくすることについて、全く触れられていない。
【０００６】
本発明はこのような問題を解決するためになされたものであり、回路面積の増大を抑制しながらデカップリング容量をより大きくするクロックドライバ回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明にかかるクロックドライバ回路は、平行に形成された第１及び第２の配線と、入力クロック信号と同一理論の駆動信号によって第１の配線を駆動する第１の信号入力回路と、入力クロック信号に基づき、第２の配線を駆動する第２の信号入力回路と、第１及び第２の配線を介して得た信号を合成して出力クロック信号を出力する出力回路と、と有し、第２の信号入力回路は、入力クロック信号の活性状態を示す制御信号が、入力クロック信号が活性状態を示すとき、入力クロック信号と同一理論の駆動信号により、第２の配線を駆動し、制御信号が、入力クロック信号が非活性状態を示すとき、入力クロック信号と反転論理の駆動信号により、第２の配線を駆動するものである。
【発明の効果】
【０００８】
本発明によれば、回路面積の増大を抑制しながらデカップリング容量をより大きくするクロックドライバ回路を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】実施の形態１にかかる本実施の形態にかかるクロックドライバ回路を示す図である。
【図２】実施の形態１にかかるクロックドライバ回路を、より詳細に示す図である。
【図３】実施の形態１にかかるメインバッファ回路を示す図である。
【図４】実施の形態２にかかるクロックドライバ回路を示す図である。
【発明を実施するための形態】
【００１０】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。本実施の形態にかかるクロックドライバ回路は、入力クロック信号が非活性時に、デカップリング容量を形成するものである。
【００１１】
図１は、本実施の形態にかかるクロックドライバ回路を示す図である。クロックドライバ回路１は、第１の信号入力回路としての信号入力回路２と、第２の信号入力回路としての信号入力回路３と、第１の配線としての配線４と、第２の配線としての配線５と、出力回路６と、を有し、外部から、制御信号Ｓが入力されるものである。
【００１２】
信号入力回路２は、入力クロック信号と同一理論の駆動信号によって配線４を駆動する。信号入力回路３は、入力クロック信号に基づき、配線５を駆動する。信号入力回路３は、入力クロック信号の活性状態を示す制御信号Ｓが、入力クロック信号が活性状態を示すとき、入力クロック信号と同一理論の駆動信号により、配線５を駆動する。信号入力回路３は、制御信号Ｓが、入力クロック信号が非活性状態を示すとき、入力クロック信号と反転論理の駆動信号により、配線５を駆動する。
【００１３】
ここで、入力クロック信号Ｎ１が活性であるとは、入力クロック信号Ｎ１の論理レベルが周期的に切り替わる状態を示す。これに対し、入力クロック信号Ｎ１が不活性であるとは、入力クロック信号Ｎ１の論理レベルがＨｉｇｈ、又はＬｏｗに固定されている状態を示す。
【００１４】
配線４と、配線５とは、半導体集積回路上で、ほぼ平行に形成されている。配線４は、信号入力回路２と出力回路６との間に接続される。配線５は、信号入力回路３と、出力回路６との間に接続される。
【００１５】
出力回路６は、配線４及び配線５を介して得た信号を合成して、出力クロック信号を出
力する。
【００１６】
これにより、入力クロック信号が非活性状態である際に、平行に設けられた配線４及び５が、異電位になるため、デカップリング容量が形成される。
【００１７】
一般に、クロックドライバ回路は、信号速度向上のために、配線容量が小さくなるように設計されていた。そのため、クロック信号の非活性時に形成される配線間容量は、デカップリング容量としては小さな値になっていた。
【００１８】
本実施の形態にかかるクロックドライバ回路１では、クロック信号の活性時に、配線４及び５は、同一論理の駆動信号により駆動するため、配線間容量を、より大きくしても、信号速度に影響がない。従って、配線４と５との配線間容量を大きくすることができ、よりデカップリング容量が大きくなるために、よりノイズ耐性に優れたクロックドライバ回路とすることができる。
【００１９】
図２は、本実施の形態にかかるクロックドライバ回路１を、より詳細に示す図である。図２においては、説明の便宜上、配線４及び５をまとめて配線部７として説明する。
【００２０】
信号入力回路２は、バッファ回路２１とバッファ回路２２とを有する。信号入力回路３は、インバータ回路３１と、バッファ回路３２と、セレクタ回路３３と、バッファ回路３４とを有する。バッファ回路２２及びバッファ回路３４で、メインバッファ回路４０を形成する。
【００２１】
配線部８は、配線４と配線５とを有する。配線４と５とは、１つの配線をスリットにより分割して、形成される。
【００２２】
出力回路６は、バッファ回路６１と、インバータ回路６２と、バッファ回路６３と、セレクタ回路６４と、を有する。
【００２３】
入力端子１０から入力クロック信号Ｎ１が入力され、入力クロック信号Ｎ１は信号入力回路２と、信号入力回路３とに入力される。
【００２４】
信号入力回路２のバッファ回路２１は、入力クロック信号Ｎ１と同一論理の駆動信号Ｎ２を出力し、バッファ回路２２は、駆動信号Ｎ２と同一論理、つまり入力クロック信号Ｎ１と同一論理の駆動信号Ｎ３を出力する。
【００２５】
信号入力回路３のインバータ回路３１は、入力クロック信号Ｎ１と反転論理の駆動信号Ｎ４を出力する。バッファ回路３２は、入力クロック信号Ｎ１と同一論理の駆動信号Ｎ５を出力する。
【００２６】
セレクタ回路３３は、制御端子１３から入力される制御信号Ｓに応じて、インバータ回路３１とバッファ回路３２のうちいずれか一方を選択することにより、駆動信号Ｎ４及びＮ５のうちいずれか一方を選択し、駆動信号Ｎ６としてバッファ回路３４に接続する。バッファ回路３４は、駆動信号Ｎ６と同一論理の駆動信号Ｎ７を出力する。
【００２７】
ここで、制御信号Ｓは、入力クロック信号Ｎ１の活性状態を示す信号である。制御信号Ｓは、入力クロック信号Ｎ１が活性状態である場合、ハイレベル（例えば電源電圧）であり、入力クロック信号Ｎ１が非活性状態である場合には、ロウレベル（例えば接地電圧）である。
【００２８】
セレクタ回路３３は、入力クロック信号Ｎ１が活性状態である場合、つまり、制御信号Ｓがハイレベル（例えば電源電圧）である場合には、バッファ回路３２を選択する。よって、駆動信号Ｎ６は、入力クロック信号Ｎ１と同一論理の信号となる。
【００２９】
セレクタ回路３３は、入力クロック信号Ｎ１が非活性である場合、つまり、制御信号Ｓがロウレベル（例えば接地電圧）である場合は、インバータ回路３１を選択する。よって、駆動信号Ｎ６は、入力クロック信号Ｎ１の反対論理の信号となる。
【００３０】
バッファ回路６１は、配線４を介して得た駆動信号Ｎ３と同一論理の出力クロック信号Ｎ８を出力する。インバータ回路６２は、配線５を介して得た駆動信号Ｎ７と反対論理の駆動信号Ｎ９を出力する。バッファ回路６３は、配線５を介して得た駆動信号駆動信号Ｎ７と同一論理の駆動信号Ｎ１０を出力する。
【００３１】
セレクタ回路６４は、制御端子１３から入力される制御信号Ｓに応じて、インバータ回路６２とバッファ回路６３のうちいずれか一方を選択することにより、駆動信号Ｎ９及びＮ１０のうち、入力クロック信号Ｎ１と同一論理のものを選択し、出力クロック信号Ｎ８として出力する。出力端子１２は、出力クロック信号Ｎ８を出力する。
【００３２】
すなわち、セレクタ回路６４は、入力クロック信号Ｎ１が活性状態のとき、つまり、制御信号Ｓがハイレベル（例えば電源電圧）のとき、バッファ回路６３を選択し、入力クロック信号Ｎ１が非活性状態のとき、つまり、制御信号Ｓがロウレベル（例えば接地電圧）のとき、インバータ回路６２を選択する。
【００３３】
入力クロック信号Ｎ１がハイレベル（例えば電源電圧）で非活性状態となった場合、信号入力回路２を介して出力される駆動信号Ｎ３は、ハイレベル（例えば電源電圧）となり、配線４は、ハイレベル（例えば電源電圧）で駆動する。この時、信号入力回路３では、セレクタ回路３３は、制御信号Ｓにより、インバータ回路３１を選択するため、信号入力回路３から出力される駆動信号Ｎ７は、入力クロック信号Ｎ１と反対論理のロウレベル（例えば接地電圧）となり、配線５は、ロウレベル（例えば接地電圧）で駆動する。
【００３４】
出力回路６では、配線４を介して得る駆動信号Ｎ３はハイレベル（例えば電源電圧）、配線５を介して得る駆動信号Ｎ７はロウレベル（例えば接地電圧）となり、出力回路６のセレクタ回路６４は、インバータ回路６２を選択する。
【００３５】
これにより、入力クロック信号Ｎ１が非活性状態のとき、配線部７により、容量が形成される。さらに、出力回路６のセレクタ回路６４の出力はハイレベル（例えば電源電圧）となり、バッファ回路６１の出力と、セレクタ回路６４の出力とが同電位になるため、バッファ回路６１とセレクタ回路６４の出力を短絡しても問題が発生しない。
【００３６】
容量が形成されている際の、信号入力回路２のバッファ回路２２と、バッファ回路３４について、更に詳細に説明する。図３は、メインバッファ回路４０の一例を示す図である。図３に示すように、バッファ回路２２は、ＰＭＯＳトランジスタ２２１、ＮＭＯＳトランジスタ２２２、ＰＭＯＳトランジスタ２２３、及びＮＭＯＳトランジスタ２２４を有する。
【００３７】
ＰＭＯＳトランジスタ２２１とＮＭＯＳトランジスタ２２２とで、電源ＶＤＤとグラウンドＧＮＤと接続されたインバータ２２５を形成されている。ＰＭＯＳトランジスタ２２３と、ＮＭＯＳトランジスタ２２４とで電源ＶＤＤとグラウンドＧＮＤと接続されたインバータ２２６が形成されている。そして、インバータ回路２２５とインバータ回路２２６とは直列に接続されている。
【００３８】
バッファ回路３４は、ＰＭＯＳトランジスタ３４１、ＮＭＯＳトランジスタ３４２、ＰＭＯＳトランジスタ３４３、及びＮＭＯＳトランジスタ３４４と、を有する。
【００３９】
ＰＭＯＳトランジスタ３４１とＮＭＯＳトランジスタ３４２とで、電源ＶＤＤとグラウンドＧＮＤと接続されたインバータ３４５が形成されている。ＰＭＯＳトランジスタ３４３と、ＮＭＯＳトランジスタ３４４とで電源ＶＤＤとグラウンドＧＮＤと接続されたインバータ３４６が形成されている。そして、インバータ回路３４５とインバータ回路３４６とが直列に接続されている。
【００４０】
ここで、入力クロック信号Ｎ１が非活性状態である場合について説明する。例えば、入力クロック信号Ｎ１がハイレベル（例えば電源電圧）、つまり電源電圧で非活性状態になった場合、バッファ回路２２の後段のインバータ回路２２６を構成するＰＭＯＳトランジスタ２２３は、ゲート入力Ｎ４１がロウレベル（例えば接地電圧）、つまり接地電圧でＯＮ状態になり、信号入力回路２の駆動信号Ｎ３をハイレベル（例えば電源電圧）にする。
【００４１】
同様に、入力クロック信号Ｎ１がハイレベル（例えば電源電圧）で非活性状態になった場合、バッファ回路３４の後段のインバータ回路３４６を構成するＮＭＯＳトランジスタ３４４は、ゲート入力Ｎ４２はハイレベル（例えば電源電圧）となることでＯＮ状態になり、信号入力回路３の駆動信号Ｎ７をロウレベル（例えば接地電圧）にする。
【００４２】
ここで、バッファ回路２２及び３４は、高駆動力が必要であるために、低抵抗で設計されている。従って、ＰＭＯＳトランジスタ２２３がＯＮである際、配線４は、電源ＶＤＤと低抵抗で接続される。同様に、ＮＭＯＳトランジスタ３４４がＯＮである場合、配線５は、グランドＧＮＤと低抵抗で接続される。
【００４３】
さらに、一般に配線部７は、高周波で動作させる必要があるために、配線膜厚のより大きな配線層を使用し、低抵抗化されている。そのため、配線４と配線５は、それぞれ電源ＶＤＤとグランドＧＮＤのいずれか一方と接続されることになる。したがって、入力クロック信号Ｎ１が非活性状態のとき、配線部７は、電源ＶＤＤとグランドＧＮＤとの間に、低抵抗で容量の大きなデカップリング容量（電源デカップリング容量）である配線間容量７ａが形成される。
【００４４】
本実施の形態にかかるクロックドライバ回路１は、入力クロック信号Ｎ１の非活性状態のときにより大きな電源デカップリング容量が実現できる。これにより、例えばマルチコア等チップ内の一部を選択的に動作させるとき、クロックドライバ回路１の電源デカップリング容量が増えることで、他の動作部で発生するノイズが低減できる。ノイズの低減により、動作部をさらに高速に動作させることが可能になり、半導体集積回路全体として高性能化が実現できる。また、クロックドライバ回路１は、配線間容量を大きくすることにより、デカップリング容量をより大きくするため、新たにデカップリング容量を設けるのに比べて、デカップリング容量を大きくしても、回路面積の増加を抑制することができる。  
【００４５】
実施の形態２
図４は、本実施の形態にかかるクロックドライバ回路１０を示す図である。本実施の形態では、クロックドライバ回路１と比較して、配線部７に更に配線を追加した点が異なる。配線部７は、配線４ａと、配線５と、配線４ｂとを有する。配線４ａ、５及び４ｂは平行に形成され、配線４ｂは、配線５に対して、配線４ａとは反対の側に形成される。配線４ｂの一端及び他端は、それぞれ配線４ａの一端及び他端と接続され、配線４ａの一端と他端とをバイパスする。
【００４６】
これにより、入力クロック信号Ｎ１が非活性状態である場合、配線４ａと、配線５との間に、配線間容量７ａが形成され、配線５と、配線４ｂとの間に、配線間容量７ｂが形成されるため、実施の形態１に比べて、より大きなデカップリング容量を形成することができる。
【００４７】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
【符号の説明】
【００４８】
１  クロックドライバ回路
２、３  信号入力回路
４、４ａ、４ｂ、５  配線
６  出力回路
７  配線部
７ａ、７ｂ  配線間容量
１０  クロックドライバ回路
１１  入力端子
１２  出力端子
１３  制御端子
Ｓ  制御信号
Ｎ１、Ｎ８  入力クロック信号
Ｎ２〜Ｎ７、Ｎ９、Ｎ１０  駆動信号
２１、２２  バッファ回路
３１  インバータ回路
３２、３４  バッファ回路
３３  セレクタ回路
４０  メインバッファ回路
６１、６３  バッファ回路
６２  インバータ回路
６４  セレクタ回路
２２１、２２３  ＰＭＯＳトランジスタ
２２２、２２４  ＮＭＯＳトランジスタ
２２５、２２６  インバータ回路
３４１、３４３  ＰＭＯＳトランジスタ
３４２、３４４  ＮＭＯＳトランジスタ
３４５、３４６  インバータ回路
【図１】
0005862420.tif 000002
【図２】
0005862420.tif 000003
【図３】
0005862420.tif 000004
【図４】
0005862420.tif 000005