(57)【特許請求の範囲】
【請求項１】
第１のクロック周波数（ｆ１）の入力信号を受信するための入力（１２）と、前記第１のクロック周波数（ｆ１）より大きい第２のクロック周波数（ｆ２）の補間済み信号を提供するための出力（１８）とを備える、デジタル補間器であって、
前記デジタル補間器は：
−前記入力（１２）に接続された微分器（２０）；
−前記微分器の出力（２５）に接続された補間器ステージ（３０）；並びに
−前記出力（１８）及び前記補間器ステージ（３０）の出力（３９）に接続された積分器（４０）
を備える、デジタル補間器において、
前記デジタル補間器は：
前記補間器ステージ（３０）はストレージ（３２）、加算器（３４）、除算器（３６）、減算器（３８）を備え；
前記加算器（３４）の出力（３４ｃ）は前記除算器の入力（３６ａ）に接続され；
前記除算器の出力（３６ｂ）は前記ストレージの入力（３２ａ）に接続され；
前記ストレージの出力（３２ｃ）は前記加算器（３４）の入力（３４ｂ）に接続され；
前記減算器（３８）の第１の入力（３８ａ）は前記微分器の前記出力（２５）に接続され；
前記減算器（３８）の第２の入力（３８ｂ）は前記除算器の前記出力（３６ｂ）に接続され；
前記加算器（３４）の更なる入力（３４ａ）は前記微分器の前記出力（２５）に接続され、さらに、
前記微分器は前記第１のクロック周波数（ｆ１）で動作し、
前記補間器ステージ（３０）及び前記積分器（４０）は前記第１のクロック周波数（ｆ１）より大きい第２のクロック周波数（ｆ２）で動作する
ことを特徴とする、デジタル補間器。
【請求項２】
前記第１のクロック周波数（ｆ１）で動作する第１のクロック（１５）と、前記第２のクロック周波数（ｆ２）で動作する第２のクロック（１９）とを更に備える、請求項１に記載のデジタル補間器。
【請求項３】
前記第２のクロック周波数（ｆ２）は前記第１のクロック周波数（ｆ１）の整数倍である、請求項１又は２に記載のデジタル補間器。
【請求項４】
前記微分器（２０）は、前記第１のクロック周波数（ｆ１）で駆動されるストレージ（２２）と、前記第１のクロック（１５）の第１のクロックタイム（ｔ１）における入力信号と前記第１のクロック（１５）の後続のクロックタイム（ｔ２）における入力信号との間の差分を計算するための減算器（２４）とを備える、請求項１乃至３のいずれか１項に記載のデジタル補間器。
【請求項５】
前記除算器（３６）は、前記加算器（３４）の前記出力（３４ｃ）を一定の因数で除算する、請求項１に記載のデジタル補間器。
【請求項６】
前記補間器ステージ（３０）の前記減算器（３８）の出力（３８ｃ）は、前記積分器（４０）に接続される、請求項１に記載のデジタル補間器。
【請求項７】
前記積分器（４０）はストレージ（４２）及び加算器（４４）を備え、
前記加算器（４４）の一方の入力（４４ｂ）は前記積分器の前記ストレージ（４２）に接続され、その一方で前記加算器（４４）の更なる入力（４４ａ）は前記補間器ステージ（３０）の前記出力（３９）に接続される、請求項１乃至６のいずれか１項に記載のデジタル補間器。
【請求項８】
前記補間器ステージ（３０）の前記ストレージ（３２）及び前記積分器の前記ストレージ（４２）は、前記第２のクロック周波数（ｆ２）で動作する、請求項１乃至７のいずれか１項に記載のデジタル補間器。
【請求項９】
前記補間器ステージ（３０）の前記ストレージ（３２）及び前記積分器の前記ストレージ（４２）のうちの少なくとも１つは、前記第１のクロック（１５）によってリセットできる、請求項８に記載のデジタル補間器。
【請求項１０】
前記補間器ステージの前記ストレージ（３２）及び前記積分器の前記ストレージ（４２）のうちの少なくとも１つは、前記第１のクロック（１５）に接続された入力を有するＯＲゲート（３５、４５）の出力（３５ｃ、４５ｃ）と接続される、請求項９に記載のデジタル補間器。
【請求項１１】
請求項１乃至１０のいずれか１項に記載のデジタル補間器（１０）を少なくとも１つ備える、電子デバイス。
【請求項１２】
第１のクロック周波数（ｆ１）のデジタル入力信号（５０）を、該第１のクロック周波数（ｆ１）より大きい第２のクロック周波数（ｆ２）の出力信号（５２）へと補間する方法であって、
前記方法は：
−前記第１のクロック周波数（ｆ１）で動作する微分器によって前記入力信号（５０）のデジタルシーケンスを微分するステップ；
−前記第２のクロック周波数（ｆ２）で動作する補間器ステージ（３０）において、微分された前記シーケンスを補間するステップ；
−前記第２のクロック周波数（ｆ２）で動作する積分器によって前記補間器ステージ（３０）からの補間済み信号を積分するステップ
を含み、
前記補間器ステージ（３０）はストレージ（３２）、加算器（３４）、除算器（３６）、減算器（３８）を備え、
前記加算器（３４）の出力（３４ｃ）は前記除算器の入力（３６ａ）に接続され；
前記除算器の出力（３６ｂ）は前記ストレージの入力（３２ａ）に接続され；
前記ストレージの出力（３２ｃ）は前記加算器（３４）の入力（３４ｂ）に接続され；
前記減算器（３８）の第１の入力（３８ａ）は前記微分器の前記出力（２５）に接続され；
前記減算器（３８）の第２の入力（３８ｂ）は前記除算器の前記出力（３６ｂ）に接続され；
前記加算器（３４）の更なる入力（３４ａ）は前記微分器の前記出力（２５）に接続される
ことを特徴とする、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はデジタル補間器に関し、また第１のクロック周波数のデジタル信号のシーケンスを、第１のクロック周波数より大きい第２のクロック周波数の信号のシーケンスへと補間する各方法に関する。
【背景技術】
【０００２】
効率的なデータ記憶のために、ストレージ内のデータ量を低下させ、２つの連続して記憶された信号又は記憶値のみから信号の列又はシーケンスを再生すると有利である。このようにして記憶空間を節約でき、及び／又は記憶されるデータを圧縮できる。例えば携帯電話又は腕時計といったウェアラブル又は移動体電子デバイスを用いた特定の応用例に関して、かなり低いサンプリングレートで音声又は音楽を表すデータを記憶することに対する需要が存在し得る。メモリからデータを読み出す際、及び記憶されているデータから音声又は音楽を再生するためには、記憶されている信号の補間を実行するハードウェアが一般に必要となる。
【０００３】
例えば３２ｋＨｚから２５６ｋＨｚへの補間を実施するために有限応答フィルタ（ｆｉｎｉｔｅ  ｒｅｓｐｏｎｓｅ  ｆｉｌｔｅｒ：ＦＩＲ）のカスケードを利用するデジタル補間器に関して、複数の解決策が存在する。このようなＦＩＲのカスケードは、かなり多量のゲート又はメモリブロックを必要とし、これは各集積回路（ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ：ＩＣ）の領域の大部分を占めることになり得る。
【０００４】
特許文献１、特許文献２から、補間フィルタも公知である。
【０００５】
特許文献３は、入力サンプルストリームの補間を実施できる装置について記載している。このために、補間機構はアップサンプラ構造を備え、これは線形補間器を含む。アップサンプラ回路は、微分器と、線形補間器と、入力信号の周波数より大きい周波数を有する補間済み出力信号を提供するための積分器とを備える。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】欧州特許第０６５８９７９Ａ２号
【特許文献２】米国特許第５８３５３９０号
【特許文献３】米国特許出願第２０１０／０１３５３６８Ａ１号
【発明の概要】
【発明が解決しようとする課題】
【０００７】
従って本発明の目的は、デジタル補間器のハードウェアが集積回路上で必要とする空間が削減された、改良されたデジタル補間器を提供することである。更にこのデジタル補間器は、集積回路上での空間を節約するために、ゲート又はメモリブロックの個数及び配置に関してかなり簡単な構造を呈することになる。同時にこのデジタル補間器は、良好な又は優れた補間結果を提供することになり、また長期的に見ても安定して動作するものとなる。
【課題を解決するための手段】
【０００８】
第１の態様では、本発明は、第１のクロック周波数の入力信号を受信するための入力を備えるデジタル補間器に関する。このデジタル補間器は、第２のクロック周波数の補間済み信号を提供するための出力を更に備え、この第２のクロック周波数は第１のクロック周波数より大きい。この補間器は、入力に接続された微分器を備える。この補間器は、微分器の出力に接続された補間器ステージを更に備え、また上記出力及び補間器の出力に接続された積分器を更に備える。
【０００９】
従ってこのデジタル補間器は３つのステージ又は構成部品、即ち微分器として示される微分器ステージと、補間器ステージと、積分器又は積分器ステージとを備える。これら３つの構成部品又はステージは直列に、又は複数のステージのカスケードとして配設される。デジタル補間器の入力は、微分器の入力によって提供される。微分器の出力は補間器ステージの入力に接続され、補間器ステージの出力は積分器の入力に接続され、積分器の出力はデジタル補間器の出力を形成する。以下に説明するように、微分器、補間器ステージ及び積分器の列又はカスケードにより、デジタル補間器のための空間節約アプローチが提供され、これは多数のＦＩＲのカスケードに比べて空間的に小さい。また、ＩＣ上のメモリブロック又はメモリセルの総数も減少させることができる。同時にデジタル補間器の全体的なアーキテクチャを簡略化できる。実際には、微分器、補間器ステージ及び積分器からなるデジタル補間器は、かなり堅牢なものであり、十分な品質の、又は優れた品質でさえある補間済み信号を提供する役割を果たす。
【００１０】
ある実施形態によると、このデジタル補間器は、第１のクロック周波数で動作する第１のクロックを備え、第２のクロック周波数で動作する第２のクロックを更に備える。上述のように、第２のクロック周波数は第１のクロック周波数より大きい。更なる実施形態では、第２のクロック周波数は第１のクロック周波数の整数倍である。このデジタル補間器、つまり微分器、補間器ステージ及び積分器の列又はカスケードは、第１のクロック周波数の連続する信号に基づいて、第２のクロック周波数の各クロック信号にある信号を提供する役割を果たす。例えば、第２のクロック周波数は第１のクロック周波数の８倍である。このようにして、メモリ内に記憶され、第１のクロック周波数に基づく読み出し動作を受ける圧縮データを、第２のクロック周波数に基づく補間済み信号に変換できる。
【００１１】
別の実施形態によると、微分器は第１のクロック周波数で動作し、その一方で補間器ステージ及び積分器は第２のクロック周波数で動作する。まず微分器を用いて、補間するべき信号を微分する。これによりデータ信号のシーケンスの一次導関数を導出及び取得する。そして補間器ステージによって実行される補間を、微分された信号シーケンスに基づいて実施する。最後に積分器は、補間済み信号を、データの読み出しが実施される第１のクロック周波数よりも大きい第２のクロック周波数のデータ信号に変換する。
【００１２】
このようにして、ＦＩＲステージのカスケードに基づいたものであり得る従来の解決策に比べて信号品質に関するいずれの有害な影響を実質的に発生させずに、デジタル補間器の全体的なアーキテクチャを簡略化できる。
【００１３】
更なる実施形態によると、微分器は、第１のクロック周波数で駆動される又は動作するストレージを備え、また第１のクロックの第１のクロックタイムにおける入力信号と第１のクロックの後続のクロックタイムにおける入力信号との間の差分を計算するための減算器を更に備える。典型的には、上記ストレージはシフトレジスタとして効果的に作用する。これは第１のクロックの第１のクロックタイムにおける入力信号を記憶し、記憶した信号を、第１のクロックの上記後続のクロックタイムにおいて微分器へと前進させる。
【００１４】
第１の入力信号を微分器へと前進させている間、又は上記後続のクロックタイム中、第１のクロックの上記後続のクロックタイムと符合する信号が提供され、ストレージによって記憶される。更なる、即ち次の連続するクロックタイム中、上記第２のクロックタイムによって又は第２のクロックタイム中に記憶された信号が微分器へと前進し、これ以降同様の手順が続く。従ってストレージは、微分器の減算器が微分器のストレージの出力及びデジタル補間器全体の入力、即ち微分器の入力の両方に接続されている間に、先行するクロックタイムに対応する入力信号を提供してこれを微分器へと前進させる。そして減算器は、第１のクロックタイムの入力信号と第２の又は連続するクロックタイムの入力信号との差分を計算するよう動作できる。従って減算器の出力は常に、第１のクロック周波数で提供される連続する複数の入力信号間の変化及び差分を示すものとなる。
【００１５】
別の実施形態によると、補間器ステージはストレージ、加算器、除算器、減算器を備える。ここで加算器の出力は除算器の入力に接続される。除算器の出力はストレージの入力に接続される。ストレージの出力は加算器の入力に接続され、加算器の更なる入力は微分器の出力に接続される。換言すると、補間器ステージは加算器、除算器及びストレージで構成されるループを備える。
【００１６】
ここで減算器の一方の入力は、補間器ステージの入力に接続される。従ってこれは加算器と並列であり、その一方で減算器の第２の入力は除算器の出力と接続される。ストレージ、加算器、除算器及び減算器のこのような特定の配置により、第１のクロックタイムにおいて微分器の出力に位置するものと、後続の又は第２のクロックタイムにおいて微分器の出力に位置するものとの間の複数の信号の列を計算できる。ストレージ、加算器、除算器及び減算器の上記配列によって実装されるような補間器ステージは、特定の補間機能を提供し、これは、第１のクロック周波数に基づいて提供される連続する複数の信号の値に連続的に近づく、第２のクロック周波数に基づく複数の信号値の列を計算するにあたって非常に有益かつ効果的である。
【００１７】
ストレージ、加算器及び除算器のループを用いて、例えば第１のクロック周波数の第１のクロック時間において初めに提供される信号を、ストレージに以前に記憶された信号と加算できる。これら２つの信号の和を除算器で除算し、除算された信号をメモリに記憶し、このメモリは微分器のストレージに相当し、一種のシフトレジスタとして機能し得る。微分器と比較して、補間器ステージは第２のクロック信号で動作する。従って補間器ステージの連続する複数の動作間の時間間隔は、第１のクロック周波数で提供される２つの連続する信号間の時間間隔より短い。
【００１８】
微分器の出力が第１のクロックの第１のクロックタイムにおいて０であり、第１のクロックの連続するクロックタイムにおける上記出力が１であると仮定すると、補間器ステージは、これら連続する出力信号間の信号のシーケンスを計算するよう動作できる。補間器ステージの除算器が常に因数２による商を提供すると仮定すると、加算器、除算器及びストレージのループは、以下の値：１／２、３／４、７／８、１５／１６、３１／３２…（これ以降同様に続く）のシーケンスを生成するよう動作できる。
【００１９】
更なる実施形態によると、補間器ステージの除算器は、加算器の出力を一定の因数で除算する。除算器の出力は補間器ステージのストレージの入力に接続される。補間器ステージのストレージは第２のクロック周波数で駆動される。第２のクロックの第１のクロックタイムにおいて提供されるストレージの入力は、第２のクロックの後続の又は連続するクロックタイムにおいて加算器の入力に提供される。従って補間器ステージの加算器の一方の入力は、補間器ステージのストレージの出力に接続され、その一方で加算器のもう一方の入力は微分器の出力に接続され、特に微分器の減算器の出力に接続される。
【００２０】
更なる実施形態によると、補間器ステージの除算器は、加算器の出力を一定の因数で除算し、その後、除算された加算器の出力は補間器ステージのストレージに記憶される。
【００２１】
別の実施形態によると、補間器ステージの減算器は微分器の出力に接続される第１の入力を有し、また除算器の出力に接続される第２の入力を更に有する。このようにして、補間器ステージの減算器は、第２のクロック周波数に基づいて信号のシーケンスを提供する役割を果たす。
【００２２】
補間器ステージの入力信号が０から１にジャンプすると仮定し、除算器が加算器の出力を常に因数２で除算すると更に仮定すると、減算器の出力シーケンスは１／２、１／４、１／８、１／１６、１／３２…（これ以降同様に続く）のようになる。このようにして、連続する信号間の差分が常に減少する信号の列を生成できる。このようにして、線形補間と比較してはるかに効果的な補間スキームを提供できる。
【００２３】
更なる実施形態によると、補間器ステージの減算器の出力は、デジタル補間器の積分器に接続される。つまり上述のような信号の列は、積分器を用いて積分可能である。更に積分器を用いて、微分器によって提供された一次導関数を補償でき、デジタル補間器の信号出力はその初期入力と同一のドメインのものとなる。
【００２４】
別の実施形態によると、積分器はストレージ及び加算器を備える。加算器の一方の入力は積分器のストレージに接続され、その一方で加算器の更なる入力は補間器ステージの出力に接続される。積分器もまた第２のクロック信号で駆動される。このようにして補間済み信号のシーケンスを生成できる。
【００２５】
別の実施形態では、補間器ステージのストレージと積分器のストレージとは第２のクロック周波数で動作する。このようにして、補間器ステージと積分器とは、第２のクロック周波数及び各クロック信号によって効果的にクロック供給される。
【００２６】
更なる実施形態によると、補間器ステージのストレージ及び積分器のストレージのうちの少なくとも一方は、第１のクロックによって、即ち第１のクロック信号によってリセットできる。このようにして、デジタル補間器を補間動作の最初にリセットできる。このようにして、デジタル補間器の出力に潜在的に発生し得るドリフトを防止できる。
【００２７】
更に別の実施形態では、補間器ステージのストレージ及び積分器のストレージのうちの少なくとも一方は、第１のクロックに接続された入力を有するＯＲゲートの出力と接続される。このようにして、補間器ステージ又は積分器のうちの少なくとも一方のストレージは、第１のクロックの連続する信号間の時間間隔に対応する規則的な時間間隔においてリセットされる。またこのようにして、デジタル補間器の出力信号のドリフトを防止でき、相殺できる。
【００２８】
典型的には、補間器ステージのストレージ及び積分器のストレージの両方はそれぞれ、別個のＯＲゲートを介して第１のクロックと接続される。
【００２９】
別の態様によると、本発明は、上述のような少なくとも１つのデジタル補間器を備える電子デバイスにも関する。この電子デバイスは、移動体又はウェアラブルデバイスとして実装してよい。この電子デバイスは電子腕時計又は携帯電話を含んでよい。
【００３０】
更なる態様では、本発明は、第１のクロック周波数に基づいて提供された入力信号を、第２のクロック周波数に基づく信号の列へと補間する方法にも関し、ここで第２のクロック周波数は第１のクロック周波数より大きい。この方法は、第１のクロック周波数で提供された入力信号を微分するステップ、連続する微分された信号のシーケンスを補間するステップ、補間済み信号のシーケンスを積分するステップを含む。
【００３１】
特にこの方法は、上述のようなデジタル補間器によって実装及び実行される。その結果、上記デジタル補間器に関連して説明されるような本発明は、上記補間方法にも同様に適用され、その逆も成り立つ。特に、デジタル補間器に関連して説明されるいずれの特徴、便益、特性は、本補間方法にも同様に適用され、その逆も成り立つ。
【００３２】
これより、図面を参照して本発明のある実施形態について説明する。
【図面の簡単な説明】
【００３３】
【図１】図１は、デジタル補間器の概略回路図である。
【図２】図２は、デジタル補間器の更なる図である。
【図３】図３は、デジタル補間器の出力及び入力信号を示す。
【図４】図４は、デジタル補間器の入力、デジタル補間器の出力、そしてデジタル補間器の構成部品、即ち微分器、補間器ステージ及び／又は積分器の出力又は入力における様々な信号を示す。
【図５】図５は、各補間方法のフローチャートである。
【発明を実施するための形態】
【００３４】
図１では、デジタル補間器１０をブロック図で示す。デジタル補間器は、入力信号５０を受信して処理するための入力１２を備え、また補間済み出力信号５２を提供するための出力１８を更に備える。デジタル補間器１０は、第１のクロック入力１４、第２のクロック入力１６を更に備える。入力信号５０は、第１のクロック周波数ｆ１によって駆動される第１のクロック信号に基づいて提供され、その一方で出力１８は第２のクロック信号によって、即ち第２のクロック周波数ｆ２によって駆動され、この第２のクロック周波数ｆ２は第１のクロック周波数ｆ１より大きい。
【００３５】
デジタル補間器１０は、微分器２０、補間器ステージ３０、積分器４０を備える。微分器２０、補間器ステージ３０、積分器４０は相互に接続されてカスケードを形成する。微分器２０の出力は補間器ステージ３０の入力に接続され、その一方で補間器ステージの出力は積分器４０の入力に接続される。積分器４０の出力は、デジタル補間器１０の出力１８を形成するか、又は出力１８に対応する。デジタル補間器１０の入力１２は、微分器２０の入力と同一であるか、上記入力に接続される。
【００３６】
第１のクロック入力１４は、第１のクロック周波数ｆ１で動作する第１のクロック１５に接続される。第２のクロック入力１６は、第２のクロック周波数ｆ２で駆動される第２のクロック１９に接続され、この第２のクロック周波数ｆ２は第１のクロック周波数ｆ１より大きい。
【００３７】
典型的には、第２のクロック周波数ｆ２は第１のクロック周波数ｆ１の整数倍である。
【００３８】
微分器２０は、第１のクロック１５によって駆動されるストレージ２２を備え、また減算器２４を更に備える。減算器２４は第１の入力２４ａ、第２の入力２４ｂを備える。第１の入力２４ａは入力１２に接続され、第２の入力２４ｂはストレージ２２の出力２２ｃに接続される。ストレージ２２の第１の入力２２ａも入力１２に接続される。ストレージ２２の第２の入力２２ｂは、クロック入力１４を介して第１のクロック１５に接続される。このようにして、ストレージ２２はシフトレジスタのように機能し、そのような挙動を示す。これは、１つの信号値を記憶して、記憶した信号値を先行するクロック信号において出力するよう動作できる。このようにして、微分器２０の減算器２４の一方の入力２４ａは入力１２に接続され、その一方でもう一方の入力２４ｂはストレージ２２の出力２２ｃに接続される。このようにして、減算器２４には、時点Ｔにおいて信号入力が、そして時点Ｔ−１において入力が供給される。
【００３９】
従って減算器２４は、第１のクロック１５の後続の複数のクロックタイムにおいて微分器２０に存在する連続する信号を比較し、減算を行う。
【００４０】
減算器２４の出力２４ｃは、補間器ステージ３０に接続される微分器２０の出力２５を形成する。
【００４１】
補間器ステージ３０は別のストレージ３２、加算器３４、除算器３６、減算器３８を備える。図１、２に示すように、補間器ステージ３０は、積分器４０、特に積分器４０の入力に接続された補間器ステージ出力３９を備え、これを形成する。補間器ステージ３０のストレージ３２は、除算器３６の出力３６ｂに接続された第１の入力３２ａを備える。
【００４２】
除算器３６の入力３６ａは加算器３４の出力３４ｃに接続される。加算器３４の第２の入力３４ｂはストレージ３２の出力３２ｃに接続される。このようにして、ストレージ３２、加算器３４及び除算器３６は閉ループを形成する。ストレージ３２は、第２のクロック１９に接続された第２の入力３２ｂを更に備える。従って補間器ステージ３０のストレージ３２は第２のクロック１９によって駆動され、従って微分器２０よりも高速で動作する。補間器ステージ３０の加算器３４の第１の入力３４ａは、微分器２０の出力２５に接続され、従って微分器２０の減算器２４の出力２４ｃに接続される。
【００４３】
入力信号５０が０から１にジャンプし、かつ２つの連続する信号が第１のクロックによって動作し駆動されるとすると、補間器ステージ３０のループ３２、３４、３６は、１／２、３／４、７／８、１５／１６…（これ以降同様に続く）等の信号のシーケンスを生成する役割を果たす。
【００４４】
補間器ステージ３０は、第１の入力３８ａと、第２の入力３８ｂと、補間器ステージ３０の出力３９を形成する出力３８ｃとを有する減算器３８を更に備える。減算器３８の入力３８ａは、微分器２０の出力２５に直接接続される。減算器３８の上記更なる入力３８ｂは、除算器３６の出力３６ｂに接続される。このようにして、既に説明及び言及したような信号のシーケンスを、１／２、１／４、１／８、１／１６、１／３２…（これ以降同様に続く）のようなシーケンスに変換する。
【００４５】
積分器４０は別の加算器４４、ストレージ４２を備える。ストレージの第１の入力４２ａは加算器４４の出力４４ｃに接続され、その一方でストレージ４２の別の入力４２ｂはまた、第２のクロック１９に接続される。加算器４４の入力４４ａは補間器ステージ３０の出力３９に接続される。加算器４４の更なる入力４４ｂはストレージ４２の出力４２ｃに接続される。図１から明らかとなるように、積分器４０の加算器４４、ストレージ４２は閉ループ状に配設され、これにより加算器４４の入力４４ａにおいて得られる連続する信号は累算される。従って、入力信号５０が、第１のクロック１５の連続する信号ｔ、ｔ＋１の間に例えば０から１へとジャンプする場合、積分器４０は中間値を迅速に送達し、これはクロックタイムｔ＋１において存在する入力信号の標的値に迅速に近づく。
【００４６】
図２では、図１によるデジタル補間器１０をより詳細に示す。ここで、同一の又は同様の構成部品は同一の又は同様の参照番号で示す。ここでは更に２つのＯＲゲート３５、４５が示されている。ＯＲゲート３５は、補間器ステージ３０のストレージ３２のリセット入力に接続された出力３５ｃを備える。このＯＲゲート３５の一方の入力３５ａは特に図示されていないリセットスイッチに接続され、その一方でもう一方の入力３５ｂは第１のクロック１５又は第１のクロック入力１４に接続される。
【００４７】
これと同様に、積分器４０のＯＲゲート４５の第１の入力４５ａはリセットスイッチに接続され、その一方でＯＲゲート４５の第２の入力４５ｂは第１のクロック１５又は第１のクロック入力１４に接続される。またここで、ＯＲゲートの出力４５ｃは積分器４０のストレージ４２のリセット入力に接続される。このようにしてストレージ３２、４２は、第１のクロック１５が１ステップだけ前進する度に繰り返しリセットされる。このようにして、出力信号のドリフト及びデジタル補間器１０のスタートアップ時のオフセットの影響を補償できるか又は排除できる。
【００４８】
図１に加えて、また図１と比較して、図２は微分器２０の別のストレージ２６を更に示す。この追加のストレージ２６の出力２６ｃは、ストレージ２２の入力２２ａに接続される。この追加のストレージ２６の入力２６ａは、デジタル補間器１０の入力１２に接続される。従って別の入力２６ｂは、これもまた第１のクロック１５又は第１のクロック入力１４に接続される。このようにして、上記更なるストレージ２６は、ストレージ２２のための、そして微分器２０のためのバッファとして機能する。
【００４９】
更に図２では、積分器４０内に、第１の加算器４４の後ろに別の、即ち第２の加算器４６が存在する。第２の加算器４６の第１の入力は第１の加算器４４の出力に接続され、第２の加算器４６の第２の入力は微分器２０の減算器２４の第２の入力に接続される。第２の加算器４６の出力は補間済み出力信号２８を提供し、これはデジタル補間器１０の積分器４０の出力である。
【００５０】
なお、第２の加算器４６は、微分器２０から開始データ値を取得して補間結果に加算する。毎回のリセットにおいて補間結果はゼロとなり、第２の加算器はその出力２８において単に開始データを提供するのみとなる。
【００５１】
図３では、第１のクロック周波数ｆ１に基づいて提供された入力信号５０を、第２のクロック周波数ｆ２に基づいて提供される、デジタル補間器１０の出力信号５２と共に示している。図３に示すように、入力信号５０は比較的粗く、その一方で出力信号５２は、入力信号５０の連続する信号値の、比較的平滑な補間を表している。
【００５２】
図４では、入力信号５０、出力信号５２の振幅対時間のグラフを示す。更に図４は、微分器２０の出力、即ち微分された入力信号５４を示す。図４は、補間器ステージ３０の出力を更に示し、補間器ステージの出力信号５６を例示的に示す。入力信号５０と出力信号５２との比較により、入力信号５０が平滑化されていることが分かる。
【００５３】
最後に、補間器ステージ３０の除算器３６は、２に等しい除数で動作する除算機として上述されているが、異なる除算器３６を用いたその他の多数の実装形態が考えられ、これによって異なる補間スキームを容易に実現できることに留意されたい。
【００５４】
更に図５は、デジタル補間器１０によって実行及び操作される補間方法のフローチャートを示す。第１のステップ１００では、入力信号が微分される。連続する第２のステップ１０２では、微分された信号又は導関数化された信号５４を補間して、補間器ステージの出力信号５６を形成する。更なるステップ１０４では、積分器４０を用いて補間済みの微分された信号５６を積分し、最初に入力信号５０が提供される第１のクロック周波数ｆ１より大きい第２のクロック周波数ｆ２の出力信号５２を形成する。
【符号の説明】
【００５５】
１０    デジタル補間器
１２    入力
１５    第１のクロック
１８    出力
１９    第２のクロック
２０    微分器
２２    微分器２０のストレージ
２４    微分器２０の減算器
２５    微分器２０の出力
３０    補間器ステージ
３２    補間器ステージ３０のストレージ
３２ａ  ストレージ３２の入力
３２ｃ  ストレージ３２の出力
３４    加算器
３４ａ  加算器３４の更なる入力
３４ｂ  加算器３４の入力
３４ｃ  加算器３４の出力
３５    ＯＲゲート
３５ｃ  ＯＲゲート３５の出力
３６    除算器
３６ａ  除算器３６の入力
３６ｂ  除算器３６の出力
３８    減算器
３８ａ  減算器３８の第１の入力
３８ｂ  減算器３８の第２の入力
３８ｃ  減算器３８の出力
３９    補間器ステージの出力
４０    積分器
４２    積分器４０のストレージ
４４    積分器４０の加算器
４４ａ  加算器４４の更なる入力
４４ｂ  加算器４４の一方の入力
４５    ＯＲゲート
４５ｃ  ＯＲゲート４５の出力
５０    デジタル入力信号
５２    出力信号
ｆ１    第１のクロック周波数
ｆ２    第２のクロック周波数
ｔ１    第１のクロックタイム
ｔ２    後続のクロックタイム
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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