(57)【特許請求の範囲】
【請求項１】
以下の工程を含む縦チャネル型ノーマリオフ型パワーＪＦＥＴの製造方法：
（ａ）第１導電型のシリコンカーバイド系半導体基板の第１主面側に、前記半導体基板よりも低濃度であって前記第１導電型と同一導電型の第１シリコンカーバイド系半導体エピタキシャル層を有する半導体ウエハを準備する工程；
（ａ’）前記第１導電型のシリコンカーバイド系半導体基板の裏面に、イオン注入により、前記第１導電型と同一導電型の不純物をドープすることにより、高濃度ドレイン層を形成する工程；
（ｂ）前記半導体ウエハの前記第１主面側の前記第１シリコンカーバイド系半導体エピタキシャル層の表面に、イオン注入により、第２導電型の不純物をドープすることにより、複数の第１ゲート不純物領域を導入する工程；
（ｃ）前記工程（ｂ）の後、前記ウエハの前記第１主面側に対して、第１活性化アニールを実行する工程；
（ｄ）前記工程（ｃ）の後、前記半導体ウエハの前記第１主面側の前記第１エピタキシャル層の表面に、前記半導体基板よりも低濃度であって前記第１導電型と同一導電型の第２シリコンカーバイド系半導体エピタキシャル層を形成する工程；
（ｅ）前記半導体ウエハの前記第１主面側の前記第２シリコンカーバイド系半導体エピタキシャル層の表面に、イオン注入により、前記第２導電型と同一導電型の不純物をドープすることにより、各第１ゲート不純物領域と連結してゲート不純物領域を構成すべき複数の第２ゲート不純物領域を導入する工程；
（ｆ）前記工程（ｅ）の後、前記ウエハの前記第１主面側に対して、第２活性化アニールを実行する工程；
（ｇ）前記工程（ｆ）の後、前記半導体ウエハの前記第１主面側の表面に、前記半導体基板よりも低濃度であって前記第１導電型と同一導電型の第３シリコンカーバイド系半導体エピタキシャル層を形成する工程；
（ｈ）前記半導体ウエハの前記第１主面側の前記第３シリコンカーバイド系半導体エピタキシャル層の表面に、イオン注入により、前記第２導電型と同一導電型の不純物をドープすることにより、各第２ゲート不純物領域とともにゲート不純物領域を構成する複数の第３ゲート不純物領域を導入する工程；
（ｈ’）前記半導体ウエハの前記第１主面側の前記第３シリコンカーバイド系半導体エピタキシャル層の表面の前記複数の第３ゲート不純物領域の間に、イオン注入により、前記第１導電型と同一導電型の不純物をドープすることにより、複数のソース領域を導入する工程；
（ｉ）前記工程（ｈ）の後、前記ウエハの前記第１主面側に対して、第３活性化アニール
を実行する工程、
ここで、前記複数の第３ゲート不純物領域の間隔は、前記複数の第２ゲート不純物領域の間隔よりも広い。
【請求項２】
請求項１に記載の縦チャネル型ノーマリオフ型パワーＪＦＥＴの製造方法において、前記第１活性化アニールおよび前記第２活性化アニールは、前記半導体ウエハの前記第１主面側の表面を炭素系膜で被覆した状態で実行される。
【請求項３】
請求項２に記載の縦チャネル型ノーマリオフ型パワーＪＦＥＴの製造方法において、前記パワーＪＦＥＴは、縦型である。
【請求項４】
請求項３に記載の縦チャネル型ノーマリオフ型パワーＪＦＥＴの製造方法において、前記シリコンカーバイド系半導体基板のポリタイプは、４Ｈである。
【請求項５】
請求項４に記載の縦チャネル型ノーマリオフ型パワーＪＦＥＴの製造方法において、前記第１主面の結晶面は、（０００１）面又はこれと等価な面である。
【請求項６】
請求項１に記載の縦チャネル型ノーマリオフ型パワーＪＦＥＴの製造方法において、前記第３活性化アニールは、前記半導体ウエハの前記第１主面側の表面を炭素系膜で被覆した状態で実行される。
【請求項７】
請求項６に記載の縦チャネル型ノーマリオフ型パワーＪＦＥＴの製造方法において、更に以下の工程を含む：
（ｊ）前記工程（ｉ）の後であって前記炭素系膜を除去した後に、前記半導体ウエハの前記第１主面側の表面に、メタルゲート電極およびメタルソース電極を形成する工程。
【請求項８】
請求項７に記載の縦チャネル型ノーマリオフ型パワーＪＦＥＴの製造方法において、前記メタルゲート電極および前記メタルソース電極は、前記第３シリコンカーバイド系半導体エピタキシャル層の表面上に形成されている。
【請求項９】
請求項８に記載の縦チャネル型ノーマリオフ型パワーＪＦＥＴの製造方法において、前記パワーＪＦＥＴは、エッジターミネーション構造として、アクティブ領域の周辺を取り巻くリング状の前記第２導電型と同一導電型のエッジターミネーション不純物領域を有する。
【請求項１０】
請求項９に記載の縦チャネル型ノーマリオフ型パワーＪＦＥＴの製造方法において、前記シリコンカーバイド系半導体基板は、ＳｉＣ半導体基板である。
【請求項１１】
請求項１０に記載の縦チャネル型ノーマリオフ型パワーＪＦＥＴの製造方法において、前記シリコンカーバイド系半導体基板は、Ｎ型基板である。
【請求項１２】
請求項１１に記載の縦チャネル型ノーマリオフ型パワーＪＦＥＴの製造方法において、各ゲート不純物領域の平面形状は、リニア形状である。
【請求項１３】
請求項１１に記載の縦チャネル型ノーマリオフ型パワーＪＦＥＴの製造方法において、各ゲート不純物領域の平面形状は、ドット形状である。
【請求項１４】
請求項１２に記載の縦チャネル型ノーマリオフ型パワーＪＦＥＴの製造方法において、更に以下の工程を含む：
（ｋ）前記工程（ｉ）の後に、前記半導体ウエハの前記第１主面と反対側の第２主面に、メタルドレイン電極を形成する工程。
【請求項１５】
請求項１１に記載の縦チャネル型ノーマリオフ型パワーＪＦＥＴの製造方法において、各ゲート不純物領域は平面視において離間されたストライプ形状である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置（または半導体集積回路装置）の製造方法、すなわち、特にノーマリオフ型パワーＪＦＥＴの製造方法におけるデバイス形成技術に適用して有効な技術に関する。
【背景技術】
【０００２】
日本特開２００８−６６６１９号公報（特許文献１）には、ノーマリオン（Ｎｏｒｍａｌｌｙ  ＯＮ）型のＪＦＥＴ（Ｊｕｎｃｔｉｏｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の製造プロセスとして、エピタキシャル成長とゲートとなるべき部分に対するイオン注入を数回繰り返した後、一括して活性化アニールを実行するマルチエピタキシ（Ｍｕｌｔｉ−Ｅｐｉｔａｘｙ）技術が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−６６６１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一般に、シリコン等に比べて、格段に不純物拡散速度が遅いＳｉＣ系のノーマリオフ（Ｎｏｒｍａｌｌｙ  ＯＦＦ）型ＪＦＥＴ等の半導体能動素子においては、ゲート領域にトレンチを形成し、その側壁等にイオン注入して、ゲート領域を形成する。しかし、本願発明者らが、これらの素子について、検討したところによると、以下のような問題点があることが明らかとなった。すなわち、たとえば、
（１）ＪＦＥＴの性能を確保するためには、ゲート領域間を高精度に制御する必要がる。
（２）プロセスの制約により、ソース領域内にゲート領域を形成するため、ソース領域およびゲート領域間で高濃度ＰＮ接合が形成されるため、接合電流の増加が避けられない。
（３）エッジターミネーションに特に高エネルギのイオン注入を必要とする。
（４）ゲート領域直上の電極配線が困難であるため、ゲート抵抗が高くなる。
【０００５】
本願発明は、これらの課題を解決するためになされたものである。
【０００６】
本発明の目的は、信頼性の高いＳｉＣ系ＪＦＥＴ等の半導体装置の製造プロセスを提供することにある。
【０００７】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００９】
すなわち、本願の一つの発明は、ノーマリオフ型パワーＪＦＥＴの製造方法であって、エピタキシャル成長、イオン注入、および活性化アニールを含むプロセスを複数回繰り返すマルチエピタキシ方式により、複数の領域からなるゲート領域を形成するものである。
【発明の効果】
【００１０】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１１】
すなわち、ノーマリオフ型パワーＪＦＥＴの製造方法において、エピタキシャル成長、イオン注入、および活性化アニールを含むプロセスを複数回繰り返すマルチエピタキシ方式により、複数の領域からなるゲート領域を形成するので、ゲート間隔を高精度に設定することができる。
【図面の簡単な説明】
【００１２】
【図１】本願の一実施の形態のノーマリオフ型パワーＪＦＥＴの製造方法における対象デバイスの一例のチップ上面図である。
【図２】図１（または図２４）のセル部および周辺部分切り出し領域Ｒ１のＸ−Ｘ’断面にほぼ対応するデバイス模式断面図である。
【図３】本願の前記一実施の形態のノーマリオフ型パワーＪＦＥＴの製造方法に使用するＳｉＣウエハの平面構造、図１のチップに対応するチップ領域、およびウエハの結晶方位等の関係を示すウエハ上面図である。
【図４】本願の前記一実施の形態のノーマリオフ型パワーＪＦＥＴの製造方法における主要プロセス（下層Ｐ＋エッジターミネーション領域導入用リスグラフィ工程）を説明するための図２に対応するデバイス断面図である。
【図５】本願の前記一実施の形態のノーマリオフ型パワーＪＦＥＴの製造方法における主要プロセス（下層Ｐ＋エッジターミネーション領域導入用イオン注入工程）を説明するための図２に対応するデバイス断面図である。
【図６】本願の前記一実施の形態のノーマリオフ型パワーＪＦＥＴの製造方法における主要プロセス（下層Ｐ＋ゲート領域導入用イオン注入工程）を説明するための図２に対応するデバイス断面図である。
【図７】本願の前記一実施の形態のノーマリオフ型パワーＪＦＥＴの製造方法における主要プロセス（第１活性化アニール工程）を説明するための図２に対応するデバイス断面図である。
【図８】本願の前記一実施の形態のノーマリオフ型パワーＪＦＥＴの製造方法における主要プロセス（中層Ｐ＋エッジターミネーション領域導入用イオン注入工程）を説明するための図２に対応するデバイス断面図である。
【図９】本願の前記一実施の形態のノーマリオフ型パワーＪＦＥＴの製造方法における主要プロセス（中層Ｐ＋ゲート領域導入用イオン注入工程）を説明するための図２に対応するデバイス断面図である。
【図１０】本願の前記一実施の形態のノーマリオフ型パワーＪＦＥＴの製造方法における主要プロセス（第２活性化アニール工程）を説明するための図２に対応するデバイス断面図である。
【図１１】本願の前記一実施の形態のノーマリオフ型パワーＪＦＥＴの製造方法における主要プロセス（上層Ｐ＋エッジターミネーション領域導入用イオン注入工程）を説明するための図２に対応するデバイス断面図である。
【図１２】本願の前記一実施の形態のノーマリオフ型パワーＪＦＥＴの製造方法における主要プロセス（上層Ｐ＋ゲート領域導入用イオン注入工程）を説明するための図２に対応するデバイス断面図である。
【図１３】本願の前記一実施の形態のノーマリオフ型パワーＪＦＥＴの製造方法における主要プロセス（第３活性化アニール工程）を説明するための図２に対応するデバイス断面図である。
【図１４】本願の前記一実施の形態のノーマリオフ型パワーＪＦＥＴの製造方法における主要プロセス（最上層Ｐ＋ゲート領域導入用イオン注入工程）を説明するための図２に対応するデバイス断面図である。
【図１５】本願の前記一実施の形態のノーマリオフ型パワーＪＦＥＴの製造方法における主要プロセス（ポリシリコン膜埋め込み＆平坦化工程）を説明するための図２に対応するデバイス断面図である。
【図１６】本願の前記一実施の形態のノーマリオフ型パワーＪＦＥＴの製造方法における主要プロセス（ポリシリコンサイドウォール形成＆Ｎ＋ソース領域導入用イオン注入工程）を説明するための図２に対応するデバイス断面図である。
【図１７】図１６のポリシリコンサイドウォール等周辺切り出し領域Ｒ２の拡大断面図である。
【図１８】本願の前記一実施の形態のノーマリオフ型パワーＪＦＥＴの製造方法における主要プロセス（第４活性化アニール工程）を説明するための図２に対応するデバイス断面図である。
【図１９】本願の前記一実施の形態のノーマリオフ型パワーＪＦＥＴの製造方法における主要プロセス（層間絶縁膜形成工程）を説明するための図２に対応するデバイス断面図である。
【図２０】本願の前記一実施の形態のノーマリオフ型パワーＪＦＥＴの製造方法における主要プロセス（表面＆裏面シリサイド層形成工程）を説明するための図２に対応するデバイス断面図である。
【図２１】本願の一実施の形態のノーマリオフ型パワーＪＦＥＴの製造方法における対象デバイスの変形例のチップ上面図である。
【図２２】図１のセル部局所切り出し領域Ｒ３の拡大平面図である。
【図２３】図２１のセル部局所切り出し領域Ｒ４の拡大平面図である。
【図２４】本願の前記一実施の形態のノーマリオフ型パワーＪＦＥＴの製造方法における対象デバイスの一例のチップ上面図であり、図１と同様であるが、説明に関係のない拡散領域等を削除する一方、複数のメタル層の関係を模式的に示したものである。
【発明を実施するための形態】
【００１３】
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
【００１４】
１．以下の工程を含むノーマリオフ型パワーＪＦＥＴの製造方法：
（ａ）第１導電型のシリコンカーバイド系半導体基板の第１主面側に、前記半導体基板よりも低濃度であって前記第１導電型と同一導電型の第１シリコンカーバイド系半導体エピタキシャル層を有する半導体ウエハを準備する工程；
（ｂ）前記半導体ウエハの前記第１主面側の前記第１シリコンカーバイド系半導体エピタキシャル層の表面に、イオン注入により、第２導電型の不純物をドープすることにより、複数の第１ゲート不純物領域を導入する工程；
（ｃ）前記工程（ｂ）の後、前記ウエハの前記第１主面側に対して、第１活性化アニールを実行する工程；
（ｄ）前記工程（ｃ）の後、前記半導体ウエハの前記第１主面側の前記第１エピタキシャル層の表面に、前記半導体基板よりも低濃度であって前記第１導電型と同一導電型の第２シリコンカーバイド系半導体エピタキシャル層を形成する工程；
（ｅ）前記半導体ウエハの前記第１主面側の前記第２シリコンカーバイド系半導体エピタキシャル層の表面に、イオン注入により、前記第２導電型と同一導電型の不純物をドープすることにより、各第１ゲート不純物領域と連結してゲート不純物領域を構成すべき複数の第２ゲート不純物領域を導入する工程；
（ｆ）前記工程（ｅ）の後、前記ウエハの前記第１主面側に対して、第２活性化アニールを実行する工程。
【００１５】
２．前記１項のノーマリオフ型パワーＪＦＥＴの製造方法において、前記第１活性化アニールおよび前記第２活性化アニールは、前記半導体ウエハの前記第１主面側の表面を炭素系膜で被覆した状態で実行される。
【００１６】
３．前記１または２項のノーマリオフ型パワーＪＦＥＴの製造方法において、前記パワーＪＦＥＴは、縦型である。
【００１７】
４．前記１から３項のいずれか一つのノーマリオフ型パワーＪＦＥＴの製造方法において、前記シリコンカーバイド系半導体基板のポリタイプは、４Ｈである。
【００１８】
５．前記１から４項のいずれか一つのノーマリオフ型パワーＪＦＥＴの製造方法において、前記第１主面の結晶面は、（０００１）面又はこれと等価な面である。
【００１９】
６．前記１から５項のいずれか一つのノーマリオフ型パワーＪＦＥＴの製造方法において、更に以下の工程を含む：
（ｇ）前記工程（ｆ）の後、前記半導体ウエハの前記第１主面側の表面に、前記半導体基板よりも低濃度であって前記第１導電型と同一導電型の第３シリコンカーバイド系半導体エピタキシャル層を形成する工程；
（ｈ）前記半導体ウエハの前記第１主面側の前記第３シリコンカーバイド系半導体エピタキシャル層の表面に、イオン注入により、前記第２導電型と同一導電型の不純物をドープすることにより、各第２ゲート不純物領域とともにゲート不純物領域を構成する複数の第３ゲート不純物領域を導入する工程；
（ｉ）前記工程（ｈ）の後、前記ウエハの前記第１主面側に対して、第３活性化アニールを実行する工程。
【００２０】
７．前記６項のノーマリオフ型パワーＪＦＥＴの製造方法において、前記複数の第３ゲート不純物領域の間隔は、前記複数の第２ゲート不純物領域の間隔よりも広い。
【００２１】
８．前記６または７項のノーマリオフ型パワーＪＦＥＴの製造方法において、前記第３活性化アニールは、前記半導体ウエハの前記第１主面側の表面を炭素系膜で被覆した状態で実行される。
【００２２】
９．前記６から８項のいずれか一つのノーマリオフ型パワーＪＦＥＴの製造方法において、更に以下の工程を含む：
（ｊ）前記工程（ｉ）の後であって前記炭素系膜を除去した後に、前記半導体ウエハの前記第１主面側の表面に、メタルゲート電極およびメタルソース電極を形成する工程。
【００２３】
１０．前記９項のノーマリオフ型パワーＪＦＥＴの製造方法において、前記メタルゲート電極および前記メタルソース電極は、前記第３シリコンカーバイド系半導体エピタキシャル層の表面上に形成されている。
【００２４】
１１．前記１から１０項のいずれか一つのノーマリオフ型パワーＪＦＥＴの製造方法において、前記パワーＪＦＥＴは、エッジターミネーション構造として、アクティブ領域の周辺を取り巻くリング状の前記第２導電型と同一導電型のエッジターミネーション不純物領域を有する。
【００２５】
１２．前記１から１１項のいずれか一つのノーマリオフ型パワーＪＦＥＴの製造方法において、前記シリコンカーバイド系半導体基板は、ＳｉＣ半導体基板である。
【００２６】
１３．前記１から１２項のいずれか一つのノーマリオフ型パワーＪＦＥＴの製造方法において、前記シリコンカーバイド系半導体基板は、Ｎ型基板である。
【００２７】
１４．前記１から１３項のいずれか一つのノーマリオフ型パワーＪＦＥＴの製造方法において、各ゲート不純物領域の平面形状は、ほぼリニア形状である。
【００２８】
１５．前記１から１３項のいずれか一つのノーマリオフ型パワーＪＦＥＴの製造方法において、各ゲート不純物領域の平面形状は、ほぼドット形状である。
【００２９】
１６．前記６から１４項のいずれか一つのノーマリオフ型パワーＪＦＥＴの製造方法において、更に以下の工程を含む：
（ｋ）前記工程（ｉ）の後に、前記半導体ウエハの前記第１主面と反対側の第２主面に、メタルドレイン電極を形成する工程。
【００３０】
１７．前記１から４項および６から１６項のいずれか一つのノーマリオフ型パワーＪＦＥＴの製造方法において、前記第１主面の結晶面は、（０００１）面から［１、１、−２，０］方向に１０度以内程度傾けた面、又はこれと等価な面である。
【００３１】
〔本願における記載形式、基本的用語、用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００３２】
更に、本願において、「半導体チップ」、「半導体装置」または「半導体集積回路装置」というときは、主に、各種トランジスタ（能動素子）単体、および、それらを中心に、抵抗、コンデンサ、ダイオード等を半導体チップ等（半導体チップ材料としては、たとえば単結晶ＳｉＣ基板、単結晶シリコン基板、これらの複合基板等。ＳｉＣの結晶多形としては、主に４Ｈ−ＳｉＣを対象とするが、その他の結晶多形でもよいことは、言うまでもない）上に集積したものをいう。
【００３３】
また、本願において、「電子回路装置」というときは、半導体チップ、半導体装置、半導体集積回路装置、抵抗、コンデンサ、ダイオード等、及び、これらの相互接続系を示す。
【００３４】
ここで、各種トランジスタの代表的なものとしては、接合ＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。
【００３５】
今日のパワー系の電子回路装置、半導体装置、または半導体集積回路装置のソースおよびゲートのメタル電極は、通常、たとえば、アルミニウム系（またはタングステン系などの高融点金属系）のＭ１配線層の一層か、または、アルミニウム系（またはタングステン系などの高融点金属系）のＭ１配線層およびＭ２配線層からなる２層から構成される場合が多い。なお、これらの配線層として、銅系配線層が用いられることがある。
【００３６】
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」または「ＳｉＣ（炭化珪素）部材」等といっても、純粋なシリコンやＳｉＣに限定されるものではなく、その他シリコンまたはＳｉＣを主要な成分とする多元半導体、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG（Fluorosilicate Glass）、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノクラスタリングシリカ（Nano-Clustering Silica:NCS）等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜（ポーラス系絶縁膜）、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。
【００３７】
また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。同様に、「ＳｉＣＮ」というときは、特にそうでない旨明示したときを除き、ＳｉＣＮおよびＳｉＣＮＨの両方を含む。
【００３８】
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
【００３９】
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【００４０】
５．「ウエハ」というときは、通常は半導体集積回路装置（半導体装置、電子装置も同じ）をその上に形成する炭化珪素単結晶ウエハ、単結晶シリコンウエハ等を指すが、エピタキシャルウエハ、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
【００４１】
６．本願において、「常温」または「室温」というときは、平均的には、たとえば、摂氏２５度程度の温度を指す。また、範囲としては、たとえば摂氏１５度程度から摂氏３５度程度の範囲である。
【００４２】
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【００４３】
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
【００４４】
１．本願の一実施の形態のノーマリオフ型パワーＪＦＥＴの製造方法における対象デバイスの構造等の説明（主に図１から図３、図２２及び図２４）
なお、ここでは、説明を具体的にするために、ソースドレイン耐圧が、８００から１０００ボルト程度のデバイスを想定して説明する。
【００４５】
図１は本願の一実施の形態のノーマリオフ型パワーＪＦＥＴの製造方法における対象デバイスの一例のチップ上面図である。図２は図１（又は図２４）のセル部および周辺部分切り出し領域Ｒ１のＸ−Ｘ’断面にほぼ対応するデバイス模式断面図である。図３は本願の前記一実施の形態のノーマリオフ型パワーＪＦＥＴの製造方法に使用するＳｉＣウエハの平面構造、図１のチップに対応するチップ領域、およびウエハの結晶方位等の関係を示すウエハ上面図である。図２２は図１のセル部局所切り出し領域Ｒ３の拡大平面図である。図２４は本願の前記一実施の形態のノーマリオフ型パワーＪＦＥＴの製造方法における対象デバイスの一例のチップ上面図であり、図１と同様であるが、説明に関係のない拡散領域等を削除する一方、複数のメタル層の関係を模式的に示したものである。これらに基づいて、本願の一実施の形態のノーマリオフ型パワーＪＦＥＴの製造方法における対象デバイスの構造等を説明する。
【００４６】
先ず、図１に示すように、シリコン系半導体デバイスと同様に、半導体チップ２（ＳｉＣチップ）は、ほぼ正方形に近い矩形形状を呈しており、その表側主面１ａ（第１主面）の中心部には、アクティブセル領域３が設けられている。このアクティブセル領域３内には、マトリクス状に複数のＰ＋ゲート領域４が設けられており、各Ｐ＋ゲート領域４は、下層Ｐ＋ゲート領域４ａ（第１ゲート不純物領域）、中層Ｐ＋ゲート領域４ｂ（第２ゲート不純物領域）、上層Ｐ＋ゲート領域４ｃ等、および最上層Ｐ＋ゲート領域４ｔ（第３ゲート不純物領域）から構成されている。アクティブセル領域３上は、たとえば上層メタル電極層１２ｂの一部であるメタルソース電極５に覆われており、アクティブセル領域３の外側には、上層メタル電極層１２ｂの一部であって、たとえばリング状を呈するメタルゲート電極６（ゲートパッドを含む）が設けられている。また、アクティブセル領域３の外側には、これに接するように、最上層Ｐ＋ゲート引き出し領域４ｔｐが設けられており、これに一部重複するように、アクティブセル領域３を取り囲むように、たとえば、リング状のＰ＋エッジターミネーション領域７が設けられている。
【００４７】
次に、図２４に基づいて、２層配線構造（メタル２層電極構造）を説明する。図２４に示すように、半導体チップ２の表側主面１ａ上のメタル配線構造は、たとえば下層メタル電極層１２ａと上層メタル電極層１２ｂから構成されており、下層メタル電極層１２ａと上層メタル電極層１２ｂの間は、メタル１層＆２層間接続部２９によって、相互接続されている。各Ｐ＋ゲート領域４は、ゲートコンタクト部３１の表面ニッケルシリサイド膜１８（図２）を介して（実際には、全てのＰ＋ゲート領域４にゲートコンタクト部３１が設けられているが、煩雑であるので、一部のみに表示する）下層メタル電極層１２ａの一部であるゲート引き出しメタル配線２８に接続されており、各ゲート引き出しメタル配線２８は、メタル１層＆２層間接続部２９を介して、上層メタル電極層１２ｂの一部であるメタルゲート電極６に接続されている。
【００４８】
次に図２（図１又は図２４のＸ−Ｘ’断面）に基づいて、デバイスの縦構造等を説明する。図２に示すように、半導体チップ２は、Ｎ型半導体基板１ｓ（Ｎ型ＳｉＣ基板）をベース部材としており、その裏側主面１ｂ（第２主面）の表面領域には、イオン注入等により、Ｎ＋高濃度ドレイン層８は設けられている。そして、チップ２の裏面１ｂには、裏面ニッケルシリサイド膜１７を介して、裏面メタルドレイン電極１０が形成されている。
【００４９】
一方、Ｎ型ＳｉＣ基板１ｓの表面１ａ側には、Ｎ−エピタキシャル下層１ｅａ（第１シリコンカーバイド系半導体エピタキシャル層）、Ｎ−エピタキシャル中層１ｅｂ（第２シリコンカーバイド系半導体エピタキシャル層）、Ｎ−エピタキシャル上層１ｅｃ、Ｎ−エピタキシャル最上層１ｅｔ（第３シリコンカーバイド系半導体エピタキシャル層）等からなるＮ型ＳｉＣエピタキシャル層１ｅが設けられており、Ｎ型ＳｉＣエピタキシャル層１ｅ上のＮ型ＳｉＣ基板１ｓの表側主面１ａ上には、下層層間絶縁膜１４ａ、上層層間絶縁膜１４ｂ等からなる層間絶縁膜１４が設けられている。下層層間絶縁膜１４ａと上層層間絶縁膜１４ｂの間には、下層メタル電極層１２ａ（ゲート引き出しメタル配線２８、ソース引き出しメタル配線３０等）が設けられており、コンタクトホールを介して半導体チップ２の基板部と、接続孔を介して上層メタル電極層１２ｂ（メタルソース電極５、メタルゲート電極６等）と接続されている。Ｎ型ＳｉＣエピタキシャル層１ｅの表面領域（Ｎ−エピタキシャル最上層１ｅｔの表面領域）には、複数のＮ＋ソース領域９が設けられており、これらのＮ＋ソース領域９の間には、Ｐ＋ゲート領域４（Ｎ−エピタキシャル最上層１ｅｔに関しては、最上層Ｐ＋ゲート領域４ｔ）が設けられている。Ｎ−エピタキシャル層１ｅの内部には、アクティブセル領域３の外端部に接するように、下層Ｐ＋エッジターミネーション領域７ａ、中層Ｐ＋エッジターミネーション領域７ｂ、上層Ｐ＋エッジターミネーション領域７ｃ等からなるＰ＋エッジターミネーション領域７が設けられている。図中、破線で囲った部分が縦チャネル（Ｖｅｒｔｉｃａｌ  Ｃｈａｎｎｅｌ）型ＪＦＥＴのユニットセルＵＣであり、矢印で示したところが、縦チャネル部ＶＣである。
【００５０】
次に、図１のセル部局所切り出し領域Ｒ３の拡大上面図を図２２に示す。図２２に示すように、Ｐ＋ゲート領域最上部間の間隔Ｂは、Ｐ＋ゲート領域主要部４ｍ間の間隔Ａ（各構成要素である隣接する下層Ｐ＋ゲート領域４ａ、中層Ｐ＋ゲート領域４ｂ、上層Ｐ＋ゲート領域４ｃ間の間隔でもある）よりも広くされている。
【００５１】
次に、製造途中におけるウエハ１とチップ２の関係を図３に基づいて説明する。ＳｉＣウエハ１（ポリタイプは、たとえば４Ｈ）は、たとえば、７６φ（なお、ウエハの直径は、１００ファイでも、１５０ファイでも、それ以外のものでも良い）といし、主面の結晶面は、たとえば（０００１）面または、これと等価な面とする。なお、任意であるが、ここでは、主オリエンテーションフラット１５とサブオリエンテーションフラット１６を有するものを使用した。結晶方位は、たとえば主オリエンテーションフラット１５の方向が、［１−１００］方向であり、サブオリエンテーションフラット１６と反対の方向が、たとえば［１１−２０］方向である。
【００５２】
また、主面１ａの結晶面は、たとえば（０００１）面自体または、これと等価な面自体のみでなく、これらと結晶面の性質が類似している（０００１）面または、これと等価な面から一定の方位に１０度以内程度傾けた面でも良いことはいうまでもない。ここで、傾ける方向は、たとえば、［１、１、−２，０］方向などである。
【００５３】
２．本願の前記一実施の形態のノーマリオフ型パワーＪＦＥＴの製造方法における主要プロセスの説明（主に図２及び図４から図２０）
以下のプロセスにおいて、イオン注入におけるウエハ温度は、イオン種が、窒素のときは、たとえば、摂氏４００度程度（比較的高温）であるが、それ以外のイオン種では、たとえば常温又は室温で行われる。なお、これは一例であり、これら以外の温度（更に高温または、摂氏１５度未満の冷却状態など）を排除するものではない。
【００５４】
図４は本願の前記一実施の形態のノーマリオフ型パワーＪＦＥＴの製造方法における主要プロセス（下層Ｐ＋エッジターミネーション領域導入用リスグラフィ工程）を説明するための図２に対応するデバイス断面図である。図５は本願の前記一実施の形態のノーマリオフ型パワーＪＦＥＴの製造方法における主要プロセス（下層Ｐ＋エッジターミネーション領域導入用イオン注入工程）を説明するための図２に対応するデバイス断面図である。図６は本願の前記一実施の形態のノーマリオフ型パワーＪＦＥＴの製造方法における主要プロセス（下層Ｐ＋ゲート領域導入用イオン注入工程）を説明するための図２に対応するデバイス断面図である。図７は本願の前記一実施の形態のノーマリオフ型パワーＪＦＥＴの製造方法における主要プロセス（第１活性化アニール工程）を説明するための図２に対応するデバイス断面図である。図８は本願の前記一実施の形態のノーマリオフ型パワーＪＦＥＴの製造方法における主要プロセス（中層Ｐ＋エッジターミネーション領域導入用イオン注入工程）を説明するための図２に対応するデバイス断面図である。図９は本願の前記一実施の形態のノーマリオフ型パワーＪＦＥＴの製造方法における主要プロセス（中層Ｐ＋ゲート領域導入用イオン注入工程）を説明するための図２に対応するデバイス断面図である。図１０は本願の前記一実施の形態のノーマリオフ型パワーＪＦＥＴの製造方法における主要プロセス（第２活性化アニール工程）を説明するための図２に対応するデバイス断面図である。図１１は本願の前記一実施の形態のノーマリオフ型パワーＪＦＥＴの製造方法における主要プロセス（上層Ｐ＋エッジターミネーション領域導入用イオン注入工程）を説明するための図２に対応するデバイス断面図である。図１２は本願の前記一実施の形態のノーマリオフ型パワーＪＦＥＴの製造方法における主要プロセス（上層Ｐ＋ゲート領域導入用イオン注入工程）を説明するための図２に対応するデバイス断面図である。図１３は本願の前記一実施の形態のノーマリオフ型パワーＪＦＥＴの製造方法における主要プロセス（第３活性化アニール工程）を説明するための図２に対応するデバイス断面図である。図１４は本願の前記一実施の形態のノーマリオフ型パワーＪＦＥＴの製造方法における主要プロセス（最上層Ｐ＋ゲート領域導入用イオン注入工程）を説明するための図２に対応するデバイス断面図である。図１５は本願の前記一実施の形態のノーマリオフ型パワーＪＦＥＴの製造方法における主要プロセス（ポリシリコン膜埋め込み＆平坦化工程）を説明するための図２に対応するデバイス断面図である。図１６は本願の前記一実施の形態のノーマリオフ型パワーＪＦＥＴの製造方法における主要プロセス（ポリシリコンサイドウォール形成＆Ｎ＋ソース領域導入用イオン注入工程）を説明するための図２に対応するデバイス断面図である。図１７は図１６のポリシリコンサイドウォール等周辺切り出し領域Ｒ２の拡大断面図である。図１８は本願の前記一実施の形態のノーマリオフ型パワーＪＦＥＴの製造方法における主要プロセス（第４活性化アニール工程）を説明するための図２に対応するデバイス断面図である。図１９は本願の前記一実施の形態のノーマリオフ型パワーＪＦＥＴの製造方法における主要プロセス（層間絶縁膜形成工程）を説明するための図２に対応するデバイス断面図である。図２０は本願の前記一実施の形態のノーマリオフ型パワーＪＦＥＴの製造方法における主要プロセス（表面＆裏面シリサイド層形成工程）を説明するための図２に対応するデバイス断面図である。これらに基づいて、本願の前記一実施の形態のノーマリオフ型パワーＪＦＥＴの製造方法における主要プロセスを説明する。
【００５５】
まず、図３に説明したように、たとえば、７００マイクロメートル程度（好適な範囲としては、たとえば５００から１０００マイクロメートル程度）の厚さのＮ型（第１導電型）ＳｉＣ単結晶ウエハ１を準備する。抵抗率は、たとえば、２０ｍΩ・ｃｍ程度である。次に、図３に示すように、裏面１ｂからＮ型不純物をたとえばイオン注入により導入することにより、Ｎ＋高濃度ドレイン層８を形成する。イオン注入条件としては、イオン種：たとえば窒素、ドーズ量：たとえば５ｘ１０１４/ｃｍ２程度、注入エネルギ：たとえば５０ＫｅＶ程度を好適なものとして例示することができる。この後、活性化アニールを実施する（たとえば、不活性ガス雰囲気下、摂氏１６５０度で３分程度）。
【００５６】
次に、ウエハ１の表面１ａ側のほぼ全面に、気相エピタキシャル成長により、必要な耐圧に対応して、たとえば５から１０マイクロメートル程度厚さのＮ−エピタキシャル下層１ｅａ（第１シリコンカーバイド系半導体エピタキシャル層）を形成する。Ｎ型不純物（たとえば、窒素）の濃度は、たとえば、１ｘ１０１６/ｃｍ３程度から２ｘ１０１６/ｃｍ３程度を好適な範囲として例示することができる。
【００５７】
次に、ウエハ１の表面１ａ側のほぼ全面に、たとえばＴＥＯＳ（Ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ）を用いたＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）等により、たとえば２０００ｎｍ程度の厚さのエッジ終端領域導入用酸化シリコン膜２１を成膜する。このエッジ終端領域導入用酸化シリコン膜２１上に、エッジ終端領域導入用レジスト膜２２を塗布し、通常のリソグラフィにより、レジスト膜２２をパターニングする。続いて、パターニングされたレジスト膜２２をマスクとして、酸化シリコン膜２１を、たとえば、フルオロカーボン系エッチングガス等を用いて、異方性ドライエッチング処理を実行することにより、パターニングする。その後、不要になったレジスト膜２２をアッシング等により除去する。
【００５８】
次に、図５に示すように、パターニングされたエッジ終端領域導入用酸化シリコン膜２１をマスクとして、Ｐ型不純物のイオン注入を以下のように実行することにより、たとえば、０．７マイクロメートル程度の深さの下層Ｐ＋エッジターミネーション領域７ａを形成する。すなわち、以下の各ステップを実行する。たとえば、
（１）イオン種：たとえばアルミニウム、ドーズ量：たとえば４ｘ１０１１/ｃｍ２程度、注入エネルギ：たとえば５００ＫｅＶ程度、
（２）イオン種：たとえばアルミニウム、ドーズ量：たとえば２ｘ１０１２/ｃｍ２程度、注入エネルギ：たとえば４００ＫｅＶ程度、
（３）イオン種：たとえばアルミニウム、ドーズ量：たとえば１ｘ１０１２/ｃｍ２程度、注入エネルギ：たとえば２５０ＫｅＶ程度、
（４）イオン種：たとえばアルミニウム、ドーズ量：たとえば２ｘ１０１２/ｃｍ２程度、注入エネルギ：たとえば１００ＫｅＶ程度、
（５）イオン種：たとえばアルミニウム、ドーズ量：たとえば３ｘ１０１２/ｃｍ２程度、注入エネルギ：たとえば５０ＫｅＶ程度を好適なものとして例示することができる。その後、不要になったエッジ終端領域導入用酸化シリコン膜２１を、たとえば、弗酸系酸化シリコン膜エッチング液により、除去する。
【００５９】
次に、図６に示すように、ウエハ１の表面１ａ側のほぼ全面に、たとえばＴＥＯＳを用いたＣＶＤ等により、たとえば１５００ｎｍ程度の厚さのＰ＋ゲート領域導入用酸化シリコン膜２３を成膜する。続いて、先と同様に、Ｐ＋ゲート領域導入用酸化シリコン膜２３をパターニングし、パターニングされた酸化シリコン膜２３をマスクとして、Ｐ型（第２導電型）不純物のイオン注入を以下のように実行することにより、たとえば、０．２マイクロメートル程度の深さの下層Ｐ＋ゲート領域４ａ（第１ゲート不純物領域）を形成する。すなわち、以下の各ステップを実行する。たとえば、
（１）イオン種：たとえばアルミニウム、ドーズ量：たとえば６ｘ１０１４/ｃｍ２程度、注入エネルギ：たとえば１５０ＫｅＶ程度、
（２）イオン種：たとえばアルミニウム、ドーズ量：たとえば５ｘ１０１４/ｃｍ２程度、注入エネルギ：たとえば７５ＫｅＶ程度、
（３）イオン種：たとえばアルミニウム、ドーズ量：たとえば３ｘ１０１４/ｃｍ２程度、注入エネルギ：たとえば５０ＫｅＶ程度を好適なものとして例示することができる。その後、不要になった酸化シリコン膜２３を、たとえば、弗酸系酸化シリコン膜エッチング液により、除去する。
【００６０】
次に、図７に示すように、ウエハ１の表面１ａ側のほぼ全面に、たとえば、プラズマＣＶＤ等により、たとえば、１００ｎｍ程度の厚さの炭素膜２４（炭素系膜）を成膜する。成膜条件としては、ガス流量：たとえばＣＨ４/Ａｒ＝１０００ｓｃｃｍ/１００ｓｃｃｍ程度、処理圧力：たとえば１キロパスカル程度、高周波電力：たとえば１キロワット程度を好適なものとして例示することができる。
【００６１】
次に、ウエハ１の表面１ａ側のほぼ全面に、炭素膜２４が形成された状態で、活性化アニール（第１活性化アニール）を実行する。この条件としては、処理雰囲気：たとえば不活性ガス雰囲気、処理温度：たとえば摂氏１６５０度程度、処理時間：たとえば３分程度を好適なものとして例示することができる。その後、不要になった炭素膜２４をＯ２プラズマアッシング等により除去する。
【００６２】
次に、図８に示すように、ウエハ１の表面１ａ側のほぼ全面に、気相エピタキシャル成長により、たとえば０．５マイクロメートル程度厚さの中層Ｐ＋ゲート領域４ｂ（第２ゲート不純物領域）を形成する。Ｎ型不純物（たとえば、窒素）の濃度は、たとえば、１ｘ１０１６/ｃｍ３程度を好適な範囲として例示することができる。
【００６３】
次に、先と同様に、エッジ終端領域導入用酸化シリコン膜２１をパターニングし、パターニングされたエッジ終端領域導入用酸化シリコン膜２１をマスクとして、Ｐ型不純物のイオン注入を以下のように実行することにより、たとえば、０．５マイクロメートル程度の深さの中層Ｐ＋エッジターミネーション領域７ｂを形成する。すなわち、以下の各ステップを実行する。たとえば、
（１）イオン種：たとえばアルミニウム、ドーズ量：たとえば２ｘ１０１２/ｃｍ２程度、注入エネルギ：たとえば４００ＫｅＶ程度、
（２）イオン種：たとえばアルミニウム、ドーズ量：たとえば１ｘ１０１２/ｃｍ２程度、注入エネルギ：たとえば２５０ＫｅＶ程度、
（３）イオン種：たとえばアルミニウム、ドーズ量：たとえば２ｘ１０１２/ｃｍ２程度、注入エネルギ：たとえば１００ＫｅＶ程度、
（４）イオン種：たとえばアルミニウム、ドーズ量：たとえば３ｘ１０１２/ｃｍ２程度、注入エネルギ：たとえば５０ＫｅＶ程度を好適なものとして例示することができる。その後、不要になったエッジ終端領域導入用酸化シリコン膜２１を、たとえば、弗酸系酸化シリコン膜エッチング液により、除去する。
【００６４】
次に、図９に示すように、ウエハ１の表面１ａ側のほぼ全面に、たとえばＴＥＯＳを用いたＣＶＤ等により、たとえば１５００ｎｍ程度の厚さのＰ＋ゲート領域導入用酸化シリコン膜２３を成膜する。続いて、先と同様に、Ｐ＋ゲート領域導入用酸化シリコン膜２３をパターニングし、パターニングされた酸化シリコン膜２３をマスクとして、Ｐ型不純物のイオン注入を以下のように実行することにより、たとえば、０．５マイクロメートル程度の深さの中層Ｐ＋ゲート領域４ｂ（第２ゲート不純物領域）を形成する。すなわち、以下の各ステップを実行する。たとえば、
（１）イオン種：たとえばアルミニウム、ドーズ量：たとえば１ｘ１０１４/ｃｍ２程度、注入エネルギ：たとえば４００ＫｅＶ程度、
（２）イオン種：たとえばアルミニウム、ドーズ量：たとえば５ｘ１０１４/ｃｍ２程度、注入エネルギ：たとえば２５０ＫｅＶ程度、
（３）イオン種：たとえばアルミニウム、ドーズ量：たとえば５ｘ１０１４/ｃｍ２程度、注入エネルギ：たとえば１００ＫｅＶ程度、
（４）イオン種：たとえばアルミニウム、ドーズ量：たとえば３ｘ１０１４/ｃｍ２程度、注入エネルギ：たとえば５０ＫｅＶ程度を好適なものとして例示することができる。その後、不要になった酸化シリコン膜２３を、たとえば、弗酸系酸化シリコン膜エッチング液により、除去する。
【００６５】
次に、図１０に示すように、先と同様に、ウエハ１の表面１ａ側のほぼ全面に、たとえば、プラズマＣＶＤ等により、たとえば、１００ｎｍ程度の厚さの炭素膜２４（炭素系膜）を成膜する。次に、ウエハ１の表面１ａ側のほぼ全面に、炭素膜２４が形成された状態で、先と同様に、活性化アニール（第２活性化アニール）を実行する。その後、不要になった炭素膜２４をＯ２プラズマアッシング等により除去する。
【００６６】
次に、図１１に示すように、ウエハ１の表面１ａ側のほぼ全面に、気相エピタキシャル成長により、たとえば０．５マイクロメートル程度厚さの上層Ｐ＋ゲート領域４ｃを形成する。Ｎ型不純物（たとえば、窒素）の濃度は、たとえば、１ｘ１０１６/ｃｍ３程度を好適な範囲として例示することができる。
【００６７】
次に、先と同様に、エッジ終端領域導入用酸化シリコン膜２１をパターニングし、パターニングされたエッジ終端領域導入用酸化シリコン膜２１をマスクとして、Ｐ型不純物のイオン注入を以下のように実行することにより、たとえば、０．５マイクロメートル程度の深さの上層Ｐ＋エッジターミネーション領域７ｃを形成する。すなわち、以下の各ステップを実行する。たとえば、
（１）イオン種：たとえばアルミニウム、ドーズ量：たとえば２ｘ１０１２/ｃｍ２程度、注入エネルギ：たとえば４００ＫｅＶ程度、
（２）イオン種：たとえばアルミニウム、ドーズ量：たとえば１ｘ１０１２/ｃｍ２程度、注入エネルギ：たとえば２５０ＫｅＶ程度、
（３）イオン種：たとえばアルミニウム、ドーズ量：たとえば２ｘ１０１２/ｃｍ２程度、注入エネルギ：たとえば１００ＫｅＶ程度、
（４）イオン種：たとえばアルミニウム、ドーズ量：たとえば３ｘ１０１２/ｃｍ２程度、注入エネルギ：たとえば５０ＫｅＶ程度を好適なものとして例示することができる。その後、不要になったエッジ終端領域導入用酸化シリコン膜２１を、たとえば、弗酸系酸化シリコン膜エッチング液により、除去する。
【００６８】
次に、図１２に示すように、ウエハ１の表面１ａ側のほぼ全面に、たとえばＴＥＯＳを用いたＣＶＤ等により、たとえば１５００ｎｍ程度の厚さのＰ＋ゲート領域導入用酸化シリコン膜２３を成膜する。続いて、先と同様に、Ｐ＋ゲート領域導入用酸化シリコン膜２３をパターニングし、パターニングされた酸化シリコン膜２３をマスクとして、Ｐ型不純物のイオン注入を以下のように実行することにより、たとえば、０．５マイクロメートル程度の深さの上層Ｐ＋ゲート領域４ｃを形成する。すなわち、以下の各ステップを実行する。たとえば、
（１）イオン種：たとえばアルミニウム、ドーズ量：たとえば１ｘ１０１４/ｃｍ２程度、注入エネルギ：たとえば４００ＫｅＶ程度、
（２）イオン種：たとえばアルミニウム、ドーズ量：たとえば５ｘ１０１４/ｃｍ２程度、注入エネルギ：たとえば２５０ＫｅＶ程度、
（３）イオン種：たとえばアルミニウム、ドーズ量：たとえば５ｘ１０１４/ｃｍ２程度、注入エネルギ：たとえば１００ＫｅＶ程度、
（４）イオン種：たとえばアルミニウム、ドーズ量：たとえば３ｘ１０１４/ｃｍ２程度、注入エネルギ：たとえば５０ＫｅＶ程度を好適なものとして例示することができる。その後、不要になった酸化シリコン膜２３を、たとえば、弗酸系酸化シリコン膜エッチング液により、除去する。
【００６９】
次に、図１３に示すように、先と同様に、ウエハ１の表面１ａ側のほぼ全面に、たとえば、プラズマＣＶＤ等により、たとえば、１００ｎｍ程度の厚さの炭素膜２４を成膜する。次に、ウエハ１の表面１ａ側のほぼ全面に、炭素膜２４が形成された状態で、先と同様に、活性化アニールを実行する。その後、不要になった炭素膜２４をＯ２プラズマアッシング等により除去する。
【００７０】
次に、図１４に示すように、ウエハ１の表面１ａ側のほぼ全面に、たとえばＴＥＯＳを用いたＣＶＤ等により、たとえば５００ｎｍ程度の厚さのＰ＋ゲート領域導入用酸化シリコン膜２３を成膜する。続いて、先と同様に、Ｐ＋ゲート領域導入用酸化シリコン膜２３をパターニングし、パターニングされた酸化シリコン膜２３をマスクとして、Ｐ型不純物のイオン注入を以下のように実行することにより、たとえば、０．２マイクロメートル程度の深さの最上層Ｐ＋ゲート領域４ｔ（第３ゲート不純物領域、Ｐ＋ゲート領域最上部）を形成する。すなわち、以下の各ステップを実行する。たとえば、
（１）イオン種：たとえばアルミニウム、ドーズ量：たとえば２ｘ１０１４/ｃｍ２程度、注入エネルギ：たとえば２００ＫｅＶ程度、
（２）イオン種：たとえばアルミニウム、ドーズ量：たとえば３ｘ１０１４/ｃｍ２程度、注入エネルギ：たとえば１００ＫｅＶ程度、
（３）イオン種：たとえばアルミニウム、ドーズ量：たとえば５ｘ１０１４/ｃｍ２程度、注入エネルギ：たとえば５０ＫｅＶ程度、
（４）イオン種：たとえばアルミニウム、ドーズ量：たとえば７ｘ１０１４/ｃｍ２程度、注入エネルギ：たとえば３０ＫｅＶ程度を好適なものとして例示することができる。その後、不要になった酸化シリコン膜２３を、たとえば、弗酸系酸化シリコン膜エッチング液により、除去する。
【００７１】
次に、図１５に示すように、ウエハ１の表面１ａ側のほぼ全面に、たとえばＣＶＤ等により、たとえば１０００ｎｍ程度の厚さのポリシリコン膜２６を成膜する。次に、たとえばＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）等により、表面の平坦化を実行することにより、Ｐ＋ゲート領域導入用酸化シリコン膜２３上のポリシリコン膜２６を除去する。その後、たとえば、弗酸系酸化シリコン膜エッチング液により、酸化シリコン膜２３を除去する。
【００７２】
次に、図１６に示すように、ウエハ１の表面１ａ側のほぼ全面に、たとえばＣＶＤ等により、たとえば２００ｎｍ程度の厚さのポリシリコン膜２７を成膜する。続いて、たとえば、塩素/酸素系エッチングガスを用いた異方性ドライエッチング等によりエッチバックを実行し、ポリシリコン膜サイドウォール２７を形成する。次に、アクティブセル領域３以外をたとえば３００ｎｍ程度の厚さのＮ＋ソース領域導入用酸化シリコン膜２５で被覆した状態で、酸化シリコン膜２５をマスクとして、Ｎ型不純物のイオン注入を以下のように実行することにより、たとえば、０．１マイクロメートル程度の深さのＮ＋ソース領域９を形成する。すなわち、以下の各ステップを実行する。たとえば、
（１）イオン種：たとえば窒素、ドーズ量：たとえば５ｘ１０１４/ｃｍ２程度、注入エネルギ：たとえば１００ＫｅＶ程度、
（２）イオン種：たとえば窒素、ドーズ量：たとえば５ｘ１０１４/ｃｍ２程度、注入エネルギ：たとえば７５ＫｅＶ程度、
（３）イオン種：たとえば窒素、ドーズ量：たとえば５ｘ１０１４/ｃｍ２程度、注入エネルギ：たとえば５０ＫｅＶ程度を好適なものとして例示することができる。その後、不要になった酸化シリコン膜２５を弗酸系酸化シリコン膜エッチング液により除去する。
【００７３】
次に、図１７に図１６のポリシリコンサイドウォール等周辺切り出し領域Ｒ２の拡大断面図を示す。図１７に、各部の寸法の一例を示す。すなわち、Ｐ＋ゲート領域主要部４ｍの間隔Ａは、たとえば１．１マイクロメートル程度、Ｐ＋ゲート領域最上部４ｔの間隔Ｂは、たとえば０．９マイクロメートル程度、ソースゲート間隔Ｃは、たとえば０．２マイクロメートル程度、ゲート領域主要部幅ＧＭたとえば１．１マイクロメートル程度、ゲート領域最上部幅ＧＴたとえば０．９マイクロメートル程度、ソース領域幅Ｓたとえば０．９マイクロメートル程度である。
【００７４】
次に、酸化シリコン膜２５のウエットエッチング等による除去の後、たとえば、弗硝酸（弗酸と硝酸の混合水溶液）等によるウエットエッチングにより、ポリシリコン膜２６およびポリシリコン膜サイドウォール２７を除去する。
【００７５】
次に、図１８に示すように、先と同様に、ウエハ１の表面１ａ側のほぼ全面に、たとえば、プラズマＣＶＤ等により、たとえば、１００ｎｍ程度の厚さの炭素膜２４（炭素系膜）を成膜する。次に、ウエハ１の表面１ａ側のほぼ全面に、炭素膜２４が形成された状態で、活性化アニール（第３活性化アニール）を実行する（たとえば、不活性ガス雰囲気下、摂氏１８００度で３０秒程度）。その後、不要になった炭素膜２４をＯ２プラズマアッシング等により除去する。なお、必要であれば、バックグラインディング等を実施する。
【００７６】
次に、図１９に示すように、ウエハ１の表面１ａ側のほぼ全面に、たとえばＴＥＯＳを用いたＣＶＤ等により、たとえば５００ｎｍ程度の厚さの下層層間絶縁膜１４ａを成膜する。次に、ウエハ１の裏面１ｂのほぼ全面に、たとえばスパッタリング成膜により、ニッケル膜（たとえば、厚さ５０ｎｍ程度）を形成し、続いて、通常のリソグラフィにより、下層層間絶縁膜１４ａにゲート及びソースコンタクト孔を開口する。次に、ウエハ１の表面１ａ側のほぼ全面に、たとえばスパッタリング成膜により、ニッケル膜（たとえば、厚さ５０ｎｍ程度）を形成し、１次シリサイデーションアニールを実施する（たとえば、不活性ガス雰囲気下、摂氏６００度、６０分程度）。続いて、たとえば、硫酸と過酸化水素の混合水溶液等に浸漬することにより、ウエハ１の表裏に残存するニッケル膜を除去する。その後、２次シリサイデーションアニールを実施する（たとえば、不活性ガス雰囲気下、摂氏１０００度、３０秒程度）ことにより、表面ニッケルシリサイド膜１８および裏面ニッケルシリサイド膜１７を形成する。
【００７７】
次に、図２０に示すように、ウエハ１の表面１ａ側のほぼ全面に、たとえばスパッタリング成膜により、順次、タンタル膜（たとえば厚さ５０ｎｍ程度）、窒化タンタル膜（たとえば厚さ１００ｎｍ程度）、アルミニウム系メタル膜（たとえば厚さ５００ｎｍ程度）等からなる下層メタル電極層１２ａを成膜する。続いて、この下層メタル電極層１２ａを通常のリソグラフィによりパターニングして、ゲート引き出しメタル配線２８、ソース引き出しメタル配線３０等を形成する。
【００７８】
次に、図２に示すように、ウエハ１の表面１ａ側のほぼ全面に、たとえばたとえばＴＥＯＳを用いたＣＶＤ等により、たとえば５００ｎｍ程度の厚さの上層層間絶縁膜１４ｂを成膜する。続いて、通常のリソグラフィにより、上層層間絶縁膜１４ｂに相互接続孔を開口する。次に、ウエハ１の表面１ａ側のほぼ全面に、たとえばスパッタリング成膜により、順次、チタン膜（たとえば厚さ５０ｎｍ程度）、窒化チタン膜（たとえば厚さ１００ｎｍ程度）、アルミニウム系メタル膜（たとえば厚さ５００ｎｍ程度）等からなる上層メタル電極層１２ｂを成膜する。続いて、この上層層間絶縁膜１４ｂを通常のリソグラフィによりパターニングして、メタルソース電極５、メタルゲート電極６等を形成する。その後、必要に応じて、ポリイミド膜等のファイナルパッシベーション膜等を形成する。その後、ウエハ１の裏面１ｂのほぼ全面に、裏面メタルドレイン電極１０（裏面に近い側から、たとえば、チタン、ニッケル、金等）をたとえばスパッタリング成膜等により形成する。その後、ダイシング等により、チップ２に分割する。
【００７９】
３．本願の前記一実施の形態のノーマリオフ型パワーＪＦＥＴの製造方法における対象デバイスの平面構造の変形例等の説明（主に図２１及び図２３）
セクション１に説明したデバイス構造は、リニアゲート領域に関するものであるが、このセクションの例は、ドット上のゲート領域をほぼ正方格子状に配置したものである。この構造は、面積効率が高いというメリットを有する。なお、図２４に示すゲート及びソースの取り出し方法に関しては、セクション１とほぼ同じであるので、説明は繰り返さない。
【００８０】
図２１は本願の一実施の形態のノーマリオフ型パワーＪＦＥＴの製造方法における対象デバイスの変形例のチップ上面図である。図２３は図２１のセル部局所切り出し領域Ｒ４の拡大平面図である。これらに基づいて、本願の前記一実施の形態のノーマリオフ型パワーＪＦＥＴの製造方法における対象デバイスの平面構造の変形例等を説明する。
【００８１】
図２１に示すように、基本的な構造は図１とほぼ同様であるが、図１の例では、Ｐ＋ゲート領域４の平面構造が、細長い長方形（リニア形状）を呈していたが、この例ではほぼ正方形のドット形状を呈しており、ほぼ正方格子を構成するマトリクス状に配列されている点が相違している。図２１のセル部局所切り出し領域Ｒ４の拡大上面図を図２３に示す。図２３に示すように、図２２と同様に、Ｐ＋ゲート領域最上部の間隔Ｂは、Ｐ＋ゲート領域主要部の間隔Ａよりも広くなっている。
【００８２】
４．本願の前記一実施の形態（変形例を含む）等に関する補足的説明及び全般に対する考察（主に図２、図１７、図２２、図２４等を参照）
不純物拡散速度が比較的速いシリコン等のシリコン系半導体においては、高温のエピタキシ成長、イオン注入および高温の活性化アニール処理を繰り返すマルチエピタキシ処理は、横方向の精度が要求されるところでは、好ましくないと考えられている。しかし、ＳｉＣ系の半導体では、不純物拡散速度が圧倒的に遅いので、高温所リサイクルを複数回繰り返しても、横方向の拡散による精度低下や図形寸法の肥大化は、あまり問題とならない。従って、ＳｉＣ系の半導体では、マルチエピタキシ処理のマスクによってゲートパターンを既定すると、容易に高精度のゲート領域を定義することができる。
【００８３】
また、ノーマリオフ素子を作るためには、ゲート領域間隔は一定程度以下でなければならず、複数のゲート領域間隔のばらつきも低く抑える必要がある。また、ゲート領域間に多数のソース領域を配置する必要から、基板表面領域のゲート領域間隔は一定程度以上長くなければならない。この矛盾する要求を満たすために、前記実施の形態では、Ｐ＋ゲート領域主要部４ｍの間隔は、確実なノーマリオフ動作を確保するために比較的狭くし、その表面部分である最上層Ｐ＋ゲート領域４ｔ（トップゲート部）の間隔は、電極の取り出し機能さえ確保できれば良いので、比較的広くすることで、その分、ソース領域９を配置するスペースを十分にとることができるようになっている。同様の理由により、ゲート領域とソース領域の間隔も余裕があるので、両領域間の接触によるリーク増大を防止することが容易である。
【００８４】
一方、通常の製法では、ジャンクションによるエッジターミネーション構造の作製には、極めて高エネルギ（たとえば２ＭｅＶ程度）のイオン打ち込みを適用する必要があるが、マルチエピタキシ処理の各ステップを利用して作製するのであれば、比較的薄いジャンクションを各エピタキシャル層毎に積み重ねてゆけば、通常のレベルの打ち込みエネルギ（たとえば、高い方で７００ＫｅＶ程度）のイオン打ち込み処理だけで作製が可能である。
【００８５】
また、ソース引き出し配線やゲート引き出し配線をトレンチで凹凸が激しくなった部分に作るのではなく、前記実施の形態のように、比較的平坦な基板表面上に形成する場合には、メタルによる裏打ち配線が比較的容易に適用できるので、ゲート抵抗等を低減することが容易である。
【００８６】
５．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００８７】
例えば、前記実施の形態では、主にＮチャネル型パワーＪＦＥＴについて具体的に説明したが、本発明はそれに限定されるものではなく、Ｐチャネル型パワーＪＦＥＴについても適用できることは言うまでもない。また、前記実施の形態では、主にノーマリオフ型パワーＪＦＥＴについて具体的に説明したが、本発明はそれに限定されるものではなく、ノーマリオン型パワーＪＦＥＴについても適用できることは言うまでもない。更に、前記実施の形態では、主にパワーＪＦＥＴについて具体的に説明したが、本発明はそれに限定されるものではなく、パワーＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）またはＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）についても適用できることは言うまでもない。また、前記実施の形態では、主にＳｉＣ等のシリコンカーバイド系の半導体基板（ポリタイプは４Ｈに限らず、他のものでも良い）を使用した能動デバイス（ＦＥＴ，ＩＧＢＴ，ダイオードなど）について具体的に説明したが、本発明はそれに限定されるものではなく、ＧａＮ系の能動デバイスについても適用できることは言うまでもない。
【符号の説明】
【００８８】
１  半導体ウエハ（ＳｉＣウエハ）
１ａ  ウエハ又はチップの表面（第１主面）
１ｂ  ウエハ又はチップの裏面（第２主面）
１ｅ  Ｎ−エピタキシャル層
１ｅａ  Ｎ−エピタキシャル下層（第１シリコンカーバイド系半導体エピタキシャル層）
１ｅｂ  Ｎ−エピタキシャル中層（第２シリコンカーバイド系半導体エピタキシャル層）
１ｅｃ  Ｎ−エピタキシャル上層
１ｅｔ  Ｎ−エピタキシャル最上層（第３シリコンカーバイド系半導体エピタキシャル層）
１ｓ  Ｎ型半導体基板（Ｎ型ＳｉＣ基板）
２  半導体チップ又はチップ領域
３  アクティブセル領域
４  Ｐ＋ゲート領域
４ａ  下層Ｐ＋ゲート領域（第１ゲート不純物領域）
４ｂ  中層Ｐ＋ゲート領域（第２ゲート不純物領域）
４ｃ  上層Ｐ＋ゲート領域
４ｍ  Ｐ＋ゲート領域主要部
４ｔ  最上層Ｐ＋ゲート領域（第３ゲート不純物領域、Ｐ＋ゲート領域最上部）
４ｔｐ  最上層Ｐ＋ゲート引き出し領域
５  メタルソース電極配置領域（またはメタルソース電極）
６  メタルゲート電極配置領域（またはメタルゲート電極）
７  Ｐ＋エッジターミネーション領域
７ａ  下層Ｐ＋エッジターミネーション領域
７ｂ  中層Ｐ＋エッジターミネーション領域
７ｃ  上層Ｐ＋エッジターミネーション領域
８  Ｎ＋高濃度ドレイン層
９  Ｎ＋ソース領域
１０  裏面メタルドレイン電極
１１  裏面メタル電極膜
１２  メタル電極層
１２ａ  下層メタル電極層
１２ｂ  上層メタル電極層
１４  層間絶縁膜
１４ａ  下層層間絶縁膜
１４ｂ  上層層間絶縁膜
１５  主オリエンテーションフラット
１６  サブオリエンテーションフラット
１７  裏面ニッケルシリサイド膜
１８  表面ニッケルシリサイド膜
２１  エッジ終端領域導入用酸化シリコン膜
２２  エッジ終端領域導入用レジスト膜
２３  Ｐ＋ゲート領域導入用酸化シリコン膜
２４  炭素系膜
２５  Ｎ＋ソース領域導入用酸化シリコン膜
２６  ポリシリコン膜
２７  ポリシリコン膜サイドウォール
２８  ゲート引き出しメタル配線
２９  メタル１層＆２層間接続部
３０  ソース引き出しメタル配線
３１  ゲートコンタクト部
Ａ  Ｐ＋ゲート領域主要部の間隔
Ｂ  Ｐ＋ゲート領域最上部の間隔
Ｃ  ソースゲート間隔
ＧＭ  ゲート領域主要部幅
ＧＴ  ゲート領域最上部幅
Ｒ１  セル部および周辺部分切り出し領域
Ｒ２  ポリシリコンサイドウォール等周辺切り出し領域
Ｒ３，Ｒ４  セル部局所切り出し領域
Ｓ  ソース領域幅
ＵＣ  ユニットセル
ＶＣ  縦チャネル部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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