(57)【特許請求の範囲】
【請求項１】
キャパシタと、
前記キャパシタに接続されたトランジスタと、
電源電圧に対する昇圧率を前記電源電圧に応じて変化させる基準電圧を、前記トランジスタに供給する基準電圧発生回路とを備え、
前記基準電圧発生回路は、前記電源電圧が所定値よりも高い場合において、前記電源電圧が高いときの前記昇圧率は前記電源電圧が低いときよりも小さくなるように、前記トランジスタに前記基準電圧を供給し、前記電源電圧が前記所定値よりも低い場合において、前記電源電圧が高いときの前記昇圧率は前記電源電圧が低いときよりも大きくなるように、前記トランジスタに前記基準電圧を供給する、昇圧回路。
【請求項２】
前記基準電圧発生回路は、前記電源電圧が前記所定値よりも高い場合において、前記電源電圧を昇圧して得られた昇圧電圧を所定の上限値以下に制限する、請求項１に記載の昇圧回路。
【請求項３】
前記基準電圧発生回路は、前記電源電圧を昇圧して得られた昇圧電圧を温度に応じて補正する、請求項１又は２に記載の昇圧回路。
【請求項４】
前記基準電圧発生回路は、
非反転増幅回路と、
該非反転増幅回路の出力電圧に基づいて前記基準電圧を生成する反転増幅回路とを有する、請求項１から３のいずれか一項に記載の昇圧回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、昇圧を行うためのキャパシタを備える昇圧回路に関する。
【背景技術】
【０００２】
特許文献１には、電源電圧を２倍に昇圧する昇圧回路が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−２３９６０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、半導体プロセスの耐圧付近の電源電圧で昇圧回路が動作する場合、上述のような技術では、昇圧後の電圧がその耐圧を超えるため、昇圧回路を使用できる電源電圧範囲が限られてしまう。
【０００５】
そこで、本発明は、使用可能な電源電圧範囲を広げることができる、昇圧回路の提供を目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、本発明に係る昇圧回路は、
キャパシタと、
前記キャパシタに接続されたトランジスタと、
電源電圧に対する昇圧率を前記電源電圧に応じて変化させる基準電圧を、前記トランジスタに供給する基準電圧発生回路とを備え、
前記基準電圧発生回路は、前記電源電圧が所定値よりも高い場合において、前記電源電圧が高いときの前記昇圧率は前記電源電圧が低いときよりも小さくなるように、前記トランジスタに前記基準電圧を供給し、前記電源電圧が前記所定値よりも低い場合において、前記電源電圧が高いときの前記昇圧率は前記電源電圧が低いときよりも大きくなるように、前記トランジスタに前記基準電圧を供給するものである。
【発明の効果】
【０００７】
本発明によれば、使用可能な電源電圧範囲を広げることができる。
【図面の簡単な説明】
【０００８】
【図１】クロックブースタ回路の一構成例である。
【図２】クロックブースタ回路のクロックタイミングである。
【図３】電源電圧に対する基準電圧の変化例を示した図である。
【図４Ａ】基準電圧発生回路の一構成例である。
【図４Ｂ】基準電圧発生回路の一構成例である。
【図４Ｃ】基準電圧発生回路の一構成例である。
【図５】クロックブースタ回路の一構成例である。
【図６】クロックブースタ回路の一構成例である。
【図７】クロックブースタ回路の一構成例である。
【図８】クロックブースタ回路の一構成例である。
【図９】クロックブースタ回路の一構成例である。
【図１０】チャージポンプ回路の一構成例である。
【図１１】チャージポンプ回路のクロックタイミングである。
【図１２】チャージポンプ回路の一構成例である。
【図１３】チャージポンプ回路の一構成例である。
【図１４】チャージポンプ回路の一構成例である。
【図１５】基準電圧発生回路の一構成例である。
【図１６】基準電圧Ｖ６と昇圧電圧Ｖ５，Ｖ１７の電源電圧ＶＤＤに対する変化の一例を示した図である。
【図１７】可変抵抗の構成例である。
【図１８】ＭＯＳＦＥＴのＶｇｓ−Ｉｄ特性である。
【図１９】ＭＯＳＦＥＴのＶｇｓ−Ｉｄ特性（縦軸ｌｏｇスケール）である。
【図２０】電圧Ｖ６ｂの変化を示した図である。
【発明を実施するための形態】
【０００９】
以下、本発明の実施形態を図面に従って説明する。なお、各図面において、ゲートに丸印を付したトランジスタはＰチャネル型ＭＯＳＦＥＴを表し、ゲートに丸印を付していないトランジスタはＮチャネル型ＭＯＳＦＥＴを表す。
【００１０】
＜第１の実施形態＞
図１は、第１の実施形態に係るクロックブースタ回路１の構成図である。クロックブースタ回路１は、発振回路１１から供給されるＧＮＤ−ＶＤＤ振幅のクロック信号の電圧Ｖ１を昇圧して出力する。クロックブースタ回路１は、サンプリングキャパシタＣ０と、サンプリングキャパシタＣ０に接続されたトランジスタＭ０と、基準電圧発生回路１４とを備えている。基準電圧発生回路１４は、電源電圧ＶＤＤに対する昇圧率を電源電圧ＶＤＤに応じて変化させる基準電圧Ｖ６を、トランジスタＭ０に供給する。また、クロックブースタ回路１は、電源電圧ＶＤＤを昇圧するための他の回路要素として、トランジスタＭ１，Ｍ２と、発振回路１１と、インバータ１２，１３とを備えている。
【００１１】
基準電圧発生回路１４は、電源電圧ＶＤＤを昇圧するための基準電圧Ｖ６を発生させ、トランジスタＭ０の制御電極であるゲートに対して基準電圧Ｖ６を供給する。トランジスタＭ０は、基準電圧発生回路１４から供給される基準電圧Ｖ６に応じて制御され、サンプリングキャパシタＣ０に任意の電荷をチャージするスイッチである。
【００１２】
トランジスタＭ０は、サンプリングキャパシタＣ０にソースフォロワ接続されている。トランジスタＭ０は、電源電圧ＶＤＤに接続されたドレインを第１の主電極として有し、サンプリングキャパシタＣ０の片方の出力側電極にノードＮ４を介して接続されるソースを第２の主電極として有している。
【００１３】
トランジスタＭ０の具体例として、Depletion  NMOS（ディプレション形ＮチャネルＭＯＳＦＥＴ）、Native  NMOS（ネイティブ形Nチャネル型ＭＯＳＦＥＴ） Enhancement  NMOS（エンハンスメント形NチャネルＭＯＳＦＥＴ）などが挙げられる。
【００１４】
このような回路構成により、インバータ１３とサンプリングキャパシタＣ０とが接続されるノードＮ３がハイレベルとなる昇圧時に、トランジスタＭ０が自動的にオフする。
【００１５】
クロックブースタ回路１は、図２のクロックタイミングに従って動作する。ノードＮ１，Ｎ３がLow（ロー）レベルのとき、基準電圧発生回路１４から供給される基準電圧Ｖ６に依存した電圧Ｖ６ａまでサンプリングキャパシタＣ０の電圧Ｖ４は上昇し、サンプリングキャパシタＣ０に電荷が蓄えられる。電圧Ｖ６ａは、トランジスタのＭ０のゲート閾値電圧をＶｔｈとおくと、
Ｖ６ａ＝Ｖ６−Ｖｔｈ      ・・・（１）
で表される。
【００１６】
一方、ノードＮ１，Ｎ３がHigh（ハイ）レベルのとき、サンプリングキャパシタＣ０のクロック信号入力側の電極電圧がＧＮＤからＶＤＤに変更される。そのため、ノードＮ４にソースが接続されたトランジスタＭ１のドレイン（トランジスタＭ１のドレインとトランジスタＭ２のドレインとが接続されるノードＮ５）から、電源電圧ＶＤＤを昇圧して得られる電圧（昇圧電圧）Ｖ５として、
Ｖ５＝ＶＤＤ＋Ｖ６ａ
＝ＶＤＤ＋Ｖ６−Ｖｔｈ      ・・・（２）
が出力される。
【００１７】
例えば、トランジスタＭ０がディプレション形ＮチャネルＭＯＳＦＥＴのとき、常温時のゲート閾値電圧Ｖｔｈを−０．６Ｖとすると、
Ｖ５＝ＶＤＤ＋Ｖ６＋０．６      ・・・（３）
で表され、トランジスタＭ０がネイティブ形ＮチャネルＭＯＳＦＥＴのとき、常温時のゲート閾値電圧Ｖｔｈを０Ｖとすると、
Ｖ５＝ＶＤＤ＋Ｖ６      ・・・（４）
で表され、トランジスタＭ０がエンハンスメント形ＮチャネルＭＯＳＦＥＴのとき、常温時のゲート閾値電圧Ｖｔｈを０．６Ｖとすると、
Ｖ５＝ＶＤＤ＋Ｖ６−０．６      ・・・（５）
で表される。
【００１８】
図３は、電源電圧ＶＤＤに対する基準電圧Ｖ６の変化例を示した図である。基準電圧発生回路１４は、図３（ａ），図３（ｂ），図３（ｃ）のいずれかのように基準電圧Ｖ６を変化させることによって、サンプリングキャパシタＣ０の電圧Ｖ６ａ（＝Ｖ６−Ｖｔｈ）の昇圧率を電源電圧ＶＤＤに応じて変化させることができる。
【００１９】
図３（ａ）は、電源電圧ＶＤＤによらずに一定の基準電圧Ｖ６を発生させる例である。図３（ｂ）は、電源電圧ＶＤＤが増加するにつれて基準電圧Ｖ６を線形的に減少させる例である。図３（ｃ）は、基準電圧ＶＤＤが増加するにつれて基準電圧Ｖ６を階段状に減少させる例である。
【００２０】
例えば、トランジスタＭ０がエンハンスメント形ＮチャネルＭＯＳＦＥＴで図３（ａ）のように基準電圧Ｖ６を変化させる場合の昇圧率は、以下のように計算できる。上式（５）によれば、電源電圧ＶＤＤが２Ｖのときに基準電圧Ｖ６が１．６Ｖの場合、昇圧電圧Ｖ５は３Ｖであるため、昇圧率（＝Ｖ５／ＶＤＤ）は１．５倍である。また、電源電圧ＶＤＤが４Ｖに上昇しても基準電圧Ｖ６が１．６Ｖのままの場合、昇圧電圧Ｖ５は５Ｖであるため、昇圧率は１．２５倍に減少する。
【００２１】
また、トランジスタＭ０がエンハンスメント形ＮチャネルＭＯＳＦＥＴで図３（ｂ）のように基準電圧Ｖ６を変化させる場合の昇圧率は、以下のように計算できる。上式（５）によれば、電源電圧ＶＤＤが２Ｖのときに基準電圧Ｖ６が１．６Ｖの場合、昇圧電圧Ｖ５は３Ｖであるため、昇圧率（＝Ｖ５／ＶＤＤ）は１．５倍である。また、電源電圧ＶＤＤが４Ｖに上昇したときに基準電圧Ｖ６を１．２Ｖに減少させた場合、昇圧電圧Ｖ５は４．６Ｖであるため、昇圧率は１．１５倍に減少する。
【００２２】
図３（ｃ）の場合も同様である。また、トランジスタＭ０がディプレション形、ネイティブ形の場合も同様である。
【００２３】
このように、電源電圧ＶＤＤが上昇するにつれて昇圧率を減少させることができ、電源電圧ＶＤＤが減少するにつれて昇圧率を増加させることができるので、使用可能な電源電圧ＶＤＤの範囲を広げることができる。例えば、電源電圧ＶＤＤが高ければプロセスの耐圧を超える昇圧を制限できるため、故障による信頼性低下を回避できる。また、電源電圧ＶＤＤが低くても、昇圧電圧Ｖ５が所望の値まで上昇しないことを回避できる。
【００２４】
＜基準電圧発生回路１４の構成例＞
図４Ａ，図４Ｂ，４Ｃは、電源電圧ＶＤＤに応じて昇圧率を変化させる基準電圧Ｖ６を生成可能な基準電圧発生回路１４の構成例を示している。図４Ａの基準電圧発生回路１４Ａによれば、図３（ａ），図３（ｃ）のように変化する基準電圧Ｖ６を生成できる。図４Ｂの基準電圧発生回路１４Ｂによれば、図３（ａ），図３（ｃ）のように変化する基準電圧Ｖ６を生成できる。図４Ｃの基準電圧発生回路１４Ｃによれば、図３（ｂ）のように変化する基準電圧Ｖ６を生成できる。
【００２５】
図４Ａの基準電圧発生回路１４Ａは、所定の電圧ＶＲＥＦを出力するボルテージフォロワ２１と、ボルテージフォロワ２１の出力端子とグランドとの間に挿入されたラダー抵抗２２と、ラダー抵抗２２による分圧点を選択するスイッチ回路２３とを有している。基準電圧発生回路１４Ａは、電源電圧ＶＤＤ毎に対応付けされて格納されたレジスタ２４のレジスタデータに応じて、スイッチ回路２３をオン／オフさせることによって、図３（ａ），図３（ｃ）のように変化する基準電圧Ｖ６を生成できる。
【００２６】
図４Ｂの基準電圧発生回路１４Ｂは、非反転入力端子に電圧ＶＲＥＦが入力されるオペアンプ２５を有している。オペアンプ２５の出力端子とグランドとの間の電圧が可変抵抗２６と固定抵抗２７とによって分圧されて負帰還される。基準電圧発生回路１４Ｂは、電源電圧ＶＤＤ毎に対応付けされて格納されたレジスタ２４のレジスタデータに応じて、可変抵抗２６の抵抗値を変更する。これにより、オペアンプ２５のゲインが電源電圧ＶＤＤに応じて変化するため、図３（ａ），図３（ｃ）のように変化する基準電圧Ｖ６を生成できる。
【００２７】
図４Ｃの基準電圧発生回路１４Ｃは、非反転入力端子に電圧ＶＲＥＦが入力されるオペアンプ３０を有している。オペアンプ３０の出力端子と電源電圧ＶＤＤとの間の電圧が固定抵抗２９と固定抵抗２８とによって分圧されて負帰還される。基準電圧発生回路１４Ｃは、電圧ＶＲＥＦ基準で電源電圧ＶＤＤを反転増幅させることによって、図３（ｂ）のように変化する基準電圧Ｖ６を生成できる。
【００２８】
＜第２の実施形態＞
図５は、第２の実施形態に係るクロックブースタ回路２の構成図である。上述の実施形態と同様の構成についての説明は省略する。クロックブースタ回路２は、サンプリングキャパシタＣ０を基準電圧Ｖ６でチャージする回路である。基準電圧発生回路１４によって生成される基準電圧Ｖ６は、トランジスタＭ０のドレインに供給される。トランジスタＭ０のゲートが接続されるノードＮ７には、例えば一定の電圧が入力される。
【００２９】
したがって、本構成によれば、電源電圧ＶＤＤが上昇するにつれて昇圧率を減少させることができ、電源電圧ＶＤＤが減少するにつれて昇圧率を増加させることができるので、使用可能な電源電圧ＶＤＤの範囲を広げることができる。
【００３０】
＜第３の実施形態Ａ＞
図６は、第３の実施形態に係るクロックブースタ回路３Ａの構成図である。上述の実施形態と同様の構成についての説明は省略する。クロックブースタ回路３Ａは、トランジスタＭ１，Ｍ１’のドレインが接続されるノードＮ５，Ｎ５’から、互いに反転したクロック電圧である昇圧電圧Ｖ５，Ｖ５’を同時に作る回路である。
【００３１】
クロックブースタ回路３Ａは、サンプリングキャパシタＣ０，Ｃ０’と、サンプリングキャパシタＣ０，Ｃ０’に接続されたトランジスタＭ０，Ｍ０’と、基準電圧発生回路１４とを備えている。基準電圧発生回路１４は、電源電圧ＶＤＤに対する昇圧率を電源電圧ＶＤＤに応じて変化させる基準電圧Ｖ６を、トランジスタＭ０，Ｍ０’の制御電極であるゲートに供給する。クロックブースタ回路３Ａは、電源電圧ＶＤＤを昇圧するための他の回路要素として、トランジスタＭ１，Ｍ２，Ｍ１’，Ｍ２’と、発振回路１１と、インバータ１２，１３とを備えている。
【００３２】
クロックブースタ回路３Ａは、図２のクロックタイミングに従って動作する。
【００３３】
（１）ノードＮ１がLowレベルのとき、ノードＮ２がHighレベル、ノードＮ３がLowレベルである。
・キャパシタＣ０にＧＮＤ基準で（Ｖ６−（Ｍ０のＶｔｈ））がサンプリングされるため、ノードＮ４は（Ｖ６−（Ｍ０のＶｔｈ））となる。
・トランジスタＭ１がオフ、トランジスタＭ２がオンし、昇圧電圧Ｖ５はLowレベルとなる。
・キャパシタＣ０’はＶＤＤ基準で持ち上げられ、昇圧するとともにトランジスタＭ０’がオフするため、ノードＮ４’は（ＶＤＤ＋（Ｖ６−（Ｍ０’のＶｔｈ）））となる。
・トランジスタＭ１’がオン、トランジスタＭ２’がオフし、ノードＮ４’の電圧がノードＮ５’に出力される（Highレベル：ＶＤＤ＋（Ｖ６−（Ｍ０’のＶｔｈ）））。
【００３４】
（２）ノードＮ１がHighレベルのとき、ノードＮ２がLowレベル、ノードＮ３がHighレベルである。
・キャパシタＣ０’にＧＮＤ基準で（Ｖ６−（Ｍ０のＶｔｈ））がサンプリングされるため、ノードＮ４’は（Ｖ６−（Ｍ０’のＶｔｈ））となる。
・トランジスタＭ１’がオフ、トランジスタＭ２’がオンし、昇圧電圧Ｖ５’はLowレベルとなる。
・キャパシタＣ０はＶＤＤ基準で持ち上げられ、昇圧するとともにトランジスタＭ０がオフするため、ノードＮ４は（ＶＤＤ＋（Ｖ６−（Ｍ０のＶｔｈ）））となる。
・トランジスタＭ１がオン、トランジスタＭ２がオフし、ノードＮ４の電圧がノードＮ５に出力される（Highレベル：ＶＤＤ＋（Ｖ６−（Ｍ０のＶｔｈ）））。
【００３５】
（１）と（２）を繰り返すことにより、ノードＮ５，Ｎ５’から昇圧されたクロックが出力される（Ｎ５とＮ５’は反転の関係）。
【００３６】
＜第３の実施形態Ｂ＞
図７は、クロックブースタ回路３Ａの変形例であるクロックブースタ回路３Ｂの構成図である。クロックブースタ回路３Ａに対して、スイッチＳＷ１，ＳＷ２，ＳＷ１’，ＳＷ２’が追加されている。スイッチＳＷ１，ＳＷ２，ＳＷ１’，ＳＷ２’は、トランジスタＭ０，Ｍ０’のゲートに供給される制御電圧を、基準電圧Ｖ６又はＧＮＤに選択的に切り替える切替回路である。スイッチＳＷ１，ＳＷ２，ＳＷ１’，ＳＷ２’は、発振回路１１から供給されるクロック信号に同期してオン／オフする。スイッチＳＷ１，ＳＷ２，ＳＷ１’，ＳＷ２’は、例えばＭＯＳＦＥＴで構成されるとよい。
【００３７】
基準電圧Ｖ６がＶＤＤ電位に近い条件で、トランジスタＭ０，Ｍ０’にネイティブ又はディプレション形のＮチャネルＭＯＳＦＥＴを使用する場合、本構成を採用すると、好適である。すなわち、基準電圧Ｖ６が電源電圧ＶＤＤに近い場合、ゲート−ソース間電圧が０Ｖに近づくため、トランジスタＭ０，Ｍ０’がネイティブ又はディプレション形のＮチャネルＭＯＳＦＥＴの場合、トランジスタＭ０，Ｍ０’がオフしないおそれがある。本構成によれば、ノードＮ４，Ｎ４’からＶＤＤへのリークパスが発生することを抑えることができるため、昇圧不能な状態に陥ることを防止できる。
【００３８】
クロックブースタ回路３Ｂは、図２のクロックタイミングに従って動作する。
【００３９】
（１）ノードＮ１がLowレベルのとき、ノードＮ２がHighレベル、ノードＮ３がLowレベルである。
・スイッチＳＷ１がオン、スイッチＳＷ２がオフのとき、ノードＮ７に基準電圧Ｖ６が印加される。
・スイッチＳＷ１’がオフ、スイッチＳＷ２’がオンのとき、ノードＮ７’にＧＮＤが印加される。
・キャパシタＣ０にＧＮＤ基準で（Ｖ６−（Ｍ０のＶｔｈ））がサンプリングされるため、ノードＮ４は（Ｖ６−（Ｍ０のＶｔｈ））となる。
・トランジスタＭ１がオフ、トランジスタＭ２がオンし、昇圧電圧Ｖ５はLowレベルとなる。
・キャパシタＣ０’はＶＤＤ基準で持ち上げられ、昇圧するとともにトランジスタＭ０’がオフするため、ノードＮ４’は（ＶＤＤ＋（Ｖ６−（Ｍ０’のＶｔｈ）））となる。トランジスタＭ０’のゲート電位がＧＮＤのため、トランジスタＭ０’のゲート−ソース間電圧Ｖｇｓは−ＶＤＤ以下となり、トランジスタＭ０’にネイティブ又はディプレション形のＮチャネルＭＯＳＦＥＴを使用したとしてもリーク電流は発生しない。
・トランジスタＭ１’がオン、トランジスタＭ２’がオフし、ノードＮ４’の電圧がノードＮ５’に出力される（Highレベル：ＶＤＤ＋（Ｖ６−（Ｍ０’のＶｔｈ）））。
【００４０】
（２）ノードＮ１がHighレベルのとき、ノードＮ２がLowレベル、ノードＮ３がHighレベルである。
・スイッチＳＷ１がオフ、スイッチＳＷ２がオンのとき、ノードＮ７にＧＮＤが印加される。
・スイッチＳＷ１’がオン、スイッチＳＷ２’がオフのとき、ノードＮ７’に基準電圧Ｖ６が印加される。
・キャパシタＣ０’にＧＮＤ基準で（Ｖ６−（Ｍ０’のＶｔｈ））がサンプリングされるため、ノードＮ４’は（Ｖ６−（Ｍ０’のＶｔｈ））となる。
・トランジスタＭ１’がオフ、トランジスタＭ２’がオンし、昇圧電圧Ｖ５’はLowレベルとなる。
・キャパシタＣ０はＶＤＤ基準で持ち上げられ、昇圧するとともにトランジスタＭ０がオフするため、ノードＮ４は（ＶＤＤ＋（Ｖ６−（Ｍ０のＶｔｈ）））となる。トランジスタＭ０のゲート電位がＧＮＤのため、トランジスタＭ０のゲート−ソース電圧Ｖｇｓは−ＶＤＤ以下となり、トランジスタＭ０にネイティブ又はディプレション形のＮチャネルＭＯＳＦＥＴを使用したとしてもリーク電流は発生しない。
・トランジスタＭ１がオン、トランジスタＭ２がオフし、ノードＮ４の電圧がノードＮ５に出力される（Highレベル：ＶＤＤ＋（Ｖ６−（Ｍ０のＶｔｈ）））。
【００４１】
（１）と（２）を繰り返すことにより、ノードＮ５，Ｎ５’から昇圧されたクロックが出力される（Ｎ５とＮ５’は反転の関係）。
【００４２】
＜第３の実施形態Ｃ＞
図８は、クロックブースタ回路３Ａの変形例であるクロックブースタ回路３Ｃの構成図である。クロックブースタ回路３Ａに対して、トランジスタＭ３，Ｍ３’が追加されている。クロックブースタ回路３Ｃは、サンプリングキャパシタＣ０，Ｃ０’と、サンプリングキャパシタＣ０，Ｃ０’にトランジスタＭ３，Ｍ３’を介して接続されたトランジスタＭ０，Ｍ０’と、基準電圧発生回路１４とを備えている。
【００４３】
トランジスタＭ３は、トランジスタＭ１，Ｍ２のゲートに接続されたノードＮ２に接続されるゲートと、トランジスタＭ０のソースに接続されたドレインと、ノードＮ４に接続されたソースとを有している。トランジスタＭ３’は、トランジスタＭ１’，Ｍ２’のゲートに接続されたノードＮ３に接続されるゲートと、トランジスタＭ０’のソースに接続されたドレインと、ノードＮ４’に接続されたソースとを有している。
【００４４】
クロックブースタ回路３Ｃは、図２のクロックタイミングに従って動作する。
【００４５】
（１）ノードＮ１がLowレベルのとき、ノードＮ２がHighレベル、ノードＮ３がLowレベルである。
・トランジスタＭ３がオンし、ＶＤＤからトランジスタＭ０，キャパシタＣ０への電流パスが発生する。
・キャパシタＣ０にＧＮＤ基準で（Ｖ６−（Ｍ０のＶｔｈ））がサンプリングされるため、ノードＮ４は（Ｖ６−（Ｍ０のＶｔｈ））となる。
・トランジスタＭ１がオフ、トランジスタＭ２がオンし、昇圧電圧Ｖ５はLowレベルとなる。
・キャパシタＣ０’はＶＤＤ基準で持ち上げられ、昇圧するとともにトランジスタＭ０’がオフするため、ノードＮ４’は（ＶＤＤ＋（Ｖ６−（Ｍ０’のＶｔｈ）））となる。トランジスタＭ３’がオフのため、トランジスタＭ０’にネイティブ又はディプレション形ＮチャネルＭＯＳＦＥＴを使用したとしてもＶＤＤへのリーク電流は発生しない。
・トランジスタＭ１’がオン、トランジスタＭ２’がオフし、ノードＮ４’の電圧がノードＮ５’に出力される（Highレベル：ＶＤＤ＋（Ｖ６−（Ｍ０’のＶｔｈ）））。
【００４６】
（２）ノードＮ１がHighレベルのとき、ノードＮ２がLowレベル、ノードＮ３がHighレベルである。
・トランジスタＭ３‘がオンし、ＶＤＤからトランジスタＭ０’，キャパシタＣ０’への電流パスが発生する。
・キャパシタＣ０’にＧＮＤ基準で（Ｖ６−（Ｍ０’のＶｔｈ））がサンプリングされるため、ノードＮ４’は（Ｖ６−（Ｍ０’のＶｔｈ））となる。
・トランジスタＭ１’がオフ、トランジスタＭ２’がオンし、昇圧電圧Ｖ５’はLowレベルとなる。
・キャパシタＣ０はＶＤＤ基準で持ち上げられ、昇圧するとともにトランジスタＭ０がオフするため、ノードＮ４は（ＶＤＤ＋（Ｖ６−（Ｍ０のＶｔｈ）））となる。トランジスタＭ３がオフのため、トランジスタＭ０にネイティブ又はディプレション形ＮチャネルＭＯＳＦＥＴを使用したとしてもＶＤＤへのリーク電流は発生しない。
・トランジスタＭ１がオン、トランジスタＭ２がオフし、ノードＮ４の電圧がノードＮ５に出力される（Highレベル：ＶＤＤ＋（Ｖ６−（Ｍ０のＶｔｈ）））。
【００４７】
（１）と（２）を繰り返すことにより、ノードＮ５，Ｎ５’から昇圧されたクロックが出力される（Ｎ５とＮ５’は反転の関係）。
【００４８】
＜第３の実施形態Ｄ＞
図９は、クロックブースタ回路３Ｃの変形例であるクロックブースタ回路３Ｄの構成図である。クロックブースタ回路３Ｃに対して、トランジスタＭ４，Ｍ５，Ｍ６，Ｍ７，Ｍ４’，Ｍ５’，Ｍ６’，Ｍ７’が追加されている。トランジスタＭ４，Ｍ５，Ｍ６，Ｍ７，Ｍ４’，Ｍ５’，Ｍ６’，Ｍ７’は、サンプリングキャパシタＣ０，Ｃ０’の電圧に基づいて生成される昇圧電圧Ｖ５，Ｖ５’の論理をイネーブル信号に従って固定する固定回路である。この固定回路によって、発振回路１１からのクロック信号が未入力時に昇圧電圧Ｖ５，Ｖ５’の論理が不安定となることを防止できる。
【００４９】
＜第４の実施形態Ａ＞
図１０は、第４の実施形態に係るチャージポンプ回路４Ａの構成図である。チャージポンプ回路４Ａは、発振回路１１から供給されるＧＮＤ−ＶＤＤ振幅のクロック信号の電圧Ｖ１を昇圧して出力する。チャージポンプ回路４Ａは、サンプリングキャパシタＣ０，Ｃ０’と、サンプリングキャパシタＣ０に接続されたトランジスタＭ０と、サンプリングキャパシタＣ０’に接続されたトランジスタＭ０’と、基準電圧発生回路１４とを備えている。基準電圧発生回路１４は、電源電圧ＶＤＤに対する昇圧率を電源電圧ＶＤＤに応じて変化させる基準電圧Ｖ６を、トランジスタＭ０，Ｍ０’に供給する。また、チャージポンプ回路４Ａは、電源電圧ＶＤＤを昇圧するための他の回路要素として、トランジスタＭ１，Ｍ１’と、発振回路１１と、インバータ１２，１３とを備えている。
【００５０】
基準電圧発生回路１４は、電源電圧ＶＤＤを昇圧するための基準電圧Ｖ６を発生させ、トランジスタＭ０，Ｍ０’の制御電極であるゲートに対して基準電圧Ｖ６を供給する。トランジスタＭ０は、基準電圧発生回路１４から供給される基準電圧Ｖ６に応じて制御され、サンプリングキャパシタＣ０に任意の電荷をチャージするスイッチである。トランジスタＭ０’は、基準電圧発生回路１４から供給される基準電圧Ｖ６に応じて制御され、サンプリングキャパシタＣ０’に任意の電荷をチャージするスイッチである。
【００５１】
トランジスタＭ０は、サンプリングキャパシタＣ０にソースフォロワ接続され、トランジスタＭ０’は、サンプリングキャパシタＣ０’にソースフォロワ接続されている。トランジスタＭ０は、電源電圧ＶＤＤに接続されたドレインを第１の主電極として有し、サンプリングキャパシタＣ０の片方の出力側電極にノードＮ１４を介して接続されるソースを第２の主電極として有している。トランジスタＭ０’は、電源電圧ＶＤＤに接続されたドレインを第１の主電極として有し、サンプリングキャパシタＣ０’の片方の出力側電極にノードＮ１５を介して接続されるソースを第２の主電極として有している。
【００５２】
このような回路構成により、インバータ１２とサンプリングキャパシタＣ０とが接続されるノードＮ１２がハイレベルとなる昇圧時に、トランジスタＭ０が自動的にオフし、インバータ１３とサンプリングキャパシタＣ０’とが接続されるノードＮ１３がハイレベルとなる昇圧時に、トランジスタＭ０’が自動的にオフする。
【００５３】
また、ノードＮ１４には、トランジスタＭ１のドレインとトランジスタＭ１’のゲートが接続され、ノードＮ１５には、トランジスタＭ１’のドレインとトランジスタＭ１のゲートが接続されている。
【００５４】
チャージポンプ回路４Ａは、図１１のクロックタイミングに従って動作する。ノードＮ１２がLow（ロー）レベルのとき、基準電圧発生回路１４から供給される基準電圧Ｖ６に依存した電圧Ｖ６ａまでサンプリングキャパシタＣ０の電圧Ｖ１４は上昇し、サンプリングキャパシタＣ０に電荷が蓄えられる。同様に、ノードＮ１３がLow（ロー）レベルのとき、基準電圧発生回路１４から供給される基準電圧Ｖ６に依存した電圧Ｖ６ａまでサンプリングキャパシタＣ０’の電圧Ｖ１５は上昇し、サンプリングキャパシタＣ０’に電荷が蓄えられる。電圧Ｖ６ａは、トランジスタのＭ０，Ｍ０’のゲート閾値電圧をＶｔｈとおくと、
Ｖ６ａ＝Ｖ６−Ｖｔｈ      ・・・（６）
で表される。
【００５５】
一方、ノードＮ１２がHigh（ハイ）レベルのとき、サンプリングキャパシタＣ０のクロック信号入力側の電極電圧がＧＮＤからＶＤＤに変更される。そのため、ノードＮ１４にドレインが接続されたトランジスタＭ１のソース（トランジスタＭ１のソースとトランジスタＭ１’のソースとが接続されるノードＮ１７）から、電源電圧ＶＤＤを昇圧して得られる電圧（昇圧電圧）Ｖ１７として、
Ｖ１７＝ＶＤＤ＋Ｖ６ａ
＝ＶＤＤ＋Ｖ６−Ｖｔｈ      ・・・（７）
が出力される。
【００５６】
同様に、ノードＮ１３がHigh（ハイ）レベルのとき、サンプリングキャパシタＣ０’のクロック信号入力側の電極電圧がＧＮＤからＶＤＤに変更される。そのため、ノードＮ１５にドレインが接続されたトランジスタＭ１’のソース（トランジスタＭ１’のソースとトランジスタＭ１のソースとが接続されるノードＮ１７）から、電源電圧ＶＤＤを昇圧して得られる電圧（昇圧電圧）Ｖ１７が出力される。
【００５７】
したがって、本実施形態においても、電源電圧ＶＤＤが上昇するにつれて昇圧率を減少させることができ、電源電圧ＶＤＤが減少するにつれて昇圧率を増加させることができるので、使用可能な電源電圧ＶＤＤの範囲を広げることができる。
【００５８】
＜第４の実施形態Ｂ＞
図１２は、チャージポンプ回路４Ａの変形例であるチャージポンプ回路４Ｂの構成図である。チャージポンプ回路４Ａに対して、スイッチＳＷ１１，ＳＷ１２，ＳＷ１１’，ＳＷ１２’が追加されている。スイッチＳＷ１１，ＳＷ１２，ＳＷ１１’，ＳＷ１２’は、トランジスタＭ０，Ｍ０’のゲートに供給される制御電圧を、基準電圧Ｖ６又はＧＮＤに選択的に切り替える切替回路である。スイッチＳＷ１１，ＳＷ１２，ＳＷ１１’，ＳＷ１２’は、発振回路１１から供給されるクロック信号に同期してオン／オフする。スイッチＳＷ１１，ＳＷ１２，ＳＷ１１’，ＳＷ１２’は、例えばＭＯＳＦＥＴで構成されるとよい。
【００５９】
基準電圧Ｖ６がＶＤＤ電位に近い条件で、トランジスタＭ０，Ｍ０’にネイティブ又はディプレション形のＮチャネルＭＯＳＦＥＴを使用する場合、本構成を採用すると、好適である。すなわち、基準電圧Ｖ６が電源電圧ＶＤＤに近い場合、ゲート−ソース間電圧が０Ｖに近づくため、トランジスタＭ０，Ｍ０’がネイティブ又はディプレション形のＮチャネルＭＯＳＦＥＴの場合、トランジスタＭ０，Ｍ０’がオフしないおそれがある。本構成によれば、ノードＮ１４，Ｎ１５からＶＤＤへのリークパスが発生することを抑えることができるため、昇圧不能な状態に陥ることを防止できる。
【００６０】
チャージポンプ回路４Ｂは、図１１のクロックタイミングに従って動作する。
【００６１】
（１）ノードＮ１１がLowレベルのとき、ノードＮ１２がHighレベル、ノードＮ１３がLowレベルである。
・スイッチＳＷ１１がオフ、スイッチＳＷ１２がオンのとき、トランジスタＭ０のゲートとスイッチＳＷ１１，ＳＷ１２とが接続されるノードＮ１８にＧＮＤが印加される。
・スイッチＳＷ１１’がオン、スイッチＳＷ１２’がオフのとき、トランジスタＭ０’のゲートとスイッチＳＷ１１’，ＳＷ１２’とが接続されるノードＮ１９に基準電圧Ｖ６が印加される。
・キャパシタＣ０’にＧＮＤ基準で（Ｖ６−（Ｍ０のＶｔｈ））がサンプリングされるため、ノードＮ１５は（Ｖ６−（Ｍ０’のＶｔｈ））となる。
・キャパシタＣ０はＶＤＤ基準で持ち上げられ、昇圧するとともにトランジスタＭ０がオフするため、ノードＮ１４は（ＶＤＤ＋（Ｖ６−（Ｍ０のＶｔｈ）））となる。トランジスタＭ０のゲート電位がＧＮＤのため、トランジスタＭ０のゲート−ソース電圧Ｖｇｓは−ＶＤＤ以下となり、トランジスタＭ０にネイティブ又はディプレション形のＮチャネルＭＯＳＦＥＴを使用したとしてもリーク電流は発生しない。
・トランジスタＭ１がオン、トランジスタＭ１’がオフし、ノードＮ１４の電圧がノードＮ１７に出力される（Highレベル：ＶＤＤ＋（Ｖ６−（Ｍ０のＶｔｈ）））。
【００６２】
（２）ノードＮ１１がHighレベルのとき、ノードＮ１２がLowレベル、ノードＮ１３がHighレベルである。
・スイッチＳＷ１１がオン、スイッチＳＷ１２がオフのとき、トランジスタＭ０のゲートとスイッチＳＷ１１，ＳＷ１２とが接続されるノードＮ１８に基準電圧Ｖ６が印加される。
・スイッチＳＷ１１’がオフ、スイッチＳＷ１２’がオンのとき、トランジスタＭ０’のゲートとスイッチＳＷ１１’，ＳＷ１２’とが接続されるノードＮ１９にＧＮＤが印加される。
・キャパシタＣ０にＧＮＤ基準で（Ｖ６−（Ｍ０のＶｔｈ））がサンプリングされるため、ノードＮ１４は（Ｖ６−（Ｍ０のＶｔｈ））となる。
・キャパシタＣ０’はＶＤＤ基準で持ち上げられ、昇圧するとともにトランジスタＭ０’がオフするため、ノードＮ１５は（ＶＤＤ＋（Ｖ６−（Ｍ０’のＶｔｈ）））となる。トランジスタＭ０’のゲート電位がＧＮＤのため、トランジスタＭ０’のゲート−ソース電圧Ｖｇｓは−ＶＤＤ以下となり、トランジスタＭ０’にネイティブ又はディプレション形のＮチャネルＭＯＳＦＥＴを使用したとしてもリーク電流は発生しない。
・トランジスタＭ１がオフ、トランジスタＭ１’がオンし、ノードＮ１５の電圧がノードＮ１７に出力される（Highレベル：ＶＤＤ＋（Ｖ６−（Ｍ０’のＶｔｈ）））。
【００６３】
（１）と（２）を繰り返すことにより、ノードＮ１４，Ｎ１５で昇圧されたクロックのHighレベル部分が合成されてノードＮ１７から出力される。
【００６４】
＜第４の実施形態Ｃ＞
図１３は、チャージポンプ回路４Ａの変形例であるチャージポンプ回路４Ｃの構成図である。チャージポンプ回路４Ａに対して、トランジスタＭ２，Ｍ２’が追加されている。チャージポンプ回路４Ｃは、サンプリングキャパシタＣ０，Ｃ０’と、サンプリングキャパシタＣ０，Ｃ０’にトランジスタＭ２，Ｍ２’を介して接続されたトランジスタＭ０，Ｍ０’と、基準電圧発生回路１４とを備えている。
【００６５】
トランジスタＭ２は、インバータ１３の出力端子とサンプリングキャパシタＣ０’のクロック入力側の電極とに接続されたノードＮ１３に接続されるゲートと、トランジスタＭ０のソースに接続されたドレインと、ノードＮ１４に接続されたソースとを有している。トランジスタＭ２’は、インバータ１２の出力端子とサンプリングキャパシタＣ０のクロック入力側の電極とに接続されたノードＮ１２に接続されるゲートと、トランジスタＭ０’のソースに接続されたドレインと、ノードＮ１５に接続されたソースとを有している。
【００６６】
チャージポンプ回路４Ｃは、図１１のクロックタイミングに従って動作する。
【００６７】
（１）ノードＮ１１がLowレベルのとき、ノードＮ１２がHighレベル、ノードＮ１３がLowレベルである。
・キャパシタＣ０’にＧＮＤ基準で（Ｖ６−（Ｍ０’のＶｔｈ））がサンプリングされるため、ノードＮ１５は（Ｖ６−（Ｍ０’のＶｔｈ））となる。
【００６８】
・キャパシタＣ０はＶＤＤ基準で持ち上げられ、昇圧するとともにトランジスタＭ０がオフするため、ノードＮ１４は（ＶＤＤ＋（Ｖ６−（Ｍ０のＶｔｈ）））となる。トランジスタＭ２がオフのため、トランジスタＭ０にネイティブ又はディプレション形ＮチャネルＭＯＳＦＥＴを使用したとしてもＶＤＤへのリーク電流は発生しない。
・トランジスタＭ１がオン、トランジスタＭ１’がオフし、ノードＮ１４の電圧がノードＮ１７に出力される（Highレベル：ＶＤＤ＋（Ｖ６−（Ｍ０のＶｔｈ）））。
【００６９】
（２）ノードＮ１１がHighレベルのとき、ノードＮ１２がLowレベル、ノードＮ１３がHighレベルである。
・キャパシタＣ０にＧＮＤ基準で（Ｖ６−（Ｍ０のＶｔｈ））がサンプリングされるため、ノードＮ１４は（Ｖ６−（Ｍ０のＶｔｈ））となる。
【００７０】
・キャパシタＣ０’はＶＤＤ基準で持ち上げられ、昇圧するとともにトランジスタＭ０’がオフするため、ノードＮ１５は（ＶＤＤ＋（Ｖ６−（Ｍ０’のＶｔｈ）））となる。トランジスタＭ２’がオフのため、トランジスタＭ０’にネイティブ又はディプレション形ＮチャネルＭＯＳＦＥＴを使用したとしてもＶＤＤへのリーク電流は発生しない。
・トランジスタＭ１がオフ、トランジスタＭ１’がオンし、ノードＮ１５の電圧がノードＮ１７に出力される（Highレベル：ＶＤＤ＋（Ｖ６−（Ｍ０’のＶｔｈ）））。
【００７１】
（１）と（２）を繰り返すことにより、ノードＮ１４，Ｎ１５で昇圧されたクロックのHighレベル部分が合成されてノードＮ１７から出力される。
【００７２】
＜第４の実施形態Ｄ＞
図１４は、チャージポンプ回路４Ｄの構成図である。スイッチＳＷ２１，２２は、トランジスタＭ０，Ｍ０’のゲートに供給される制御電圧を、基準電圧Ｖ６又はＧＮＤに選択的に切り替える切替回路である。スイッチＳＷ２３は、サンプリングキャパシタＣ０によるサンプリングの可否を切り替える切替回路である。スイッチＳＷ２４，ＳＷ２５は、サンプリングキャパシタＣ０の出力可否を切り替える切替回路である。スイッチＳＷ２１，ＳＷ２２，ＳＷ２３，ＳＷ２４，ＳＷ２５は、発振回路１１から供給されるクロック信号に同期してオン／オフする。スイッチＳＷ２１，ＳＷ２２，ＳＷ２３，ＳＷ２４，ＳＷ２５は、例えばＭＯＳＦＥＴで構成されるとよい。
【００７３】
チャージポンプ回路４Ｄは、図１１のクロックタイミングに従って動作する。
【００７４】
（１）ノードＮ１１がLowレベルのとき、ノードＮ１２がHighレベル、ノードＮ１３がLowレベルである。
・スイッチＳＷ２１がオン、スイッチＳＷ２２がオフ、スイッチＳＷ２３がオンするとき、トランジスタＭ０のゲートに基準電圧Ｖ６が印加され、キャパシタＣ０にＧＮＤ基準で（Ｖ６−(Ｍ０のＶｔｈ)）がサンプリングされる。
・スイッチＳＷ２４がオフ、スイッチＳＷ２５がオフのとき、出力ＶＯＵＴにはキャパシタＣ１によりホールドされた電圧が出力される。
【００７５】
（２）ノードＮ１１がHighレベルのとき、ノードＮ１２がLowレベル、ノードＮ１３がHighレベルである。
・スイッチＳＷ２１がオフ、スイッチＳＷ２２がオン、スイッチＳＷ２３がオフするとき、トランジスタＭ０がオフされるとともに、キャパシタＣ０はサンプリング経路から切り離される。
・スイッチＳＷ２４がオン、スイッチＳＷ２５がオンのとき、キャパシタＣ０がＶＤＤ基準で持ち上げられることで、ノードＮ１４のノード電位が（ＶＤＤ+（Ｖ６−(Ｍ０のＶｔｈ)）)になり、出力ＶＯＵＴと接続されることで、キャパシタＣ０の電荷がキャパシタＣ１に転送される。
【００７６】
（１）と（２）を繰り返すことにより、キャパシタＣ０で昇圧された電圧がキャパシタＣ１に転送され、その昇圧された電圧がＶＯＵＴから出力される。
【００７７】
＜基準電圧発生回路１４の構成例＞
図１５は、電源電圧ＶＤＤに応じて昇圧率を変化させる基準電圧Ｖ６を生成可能な基準電圧発生回路１４の構成例を示している。図１５の基準電圧発生回路１４Ｄによれば、図１６のように変化する基準電圧Ｖ６を生成できる。また、この回路によって、図１６のように、電源電圧ＶＤＤが所定値Ｖｂよりも大きいときに、昇圧電圧Ｖ５，Ｖ１７を所定の上限値（例えば、半導体プロセスの耐圧に応じて決まる上限値Ｖｇ）以下に制限できる。
【００７８】
図１５の基準電圧発生回路１４Ｄは、非反転増幅回路４１と、非反転増幅回路４１の出力電圧Ｖ０に基づいて基準電圧Ｖ６（図には、電圧Ｖ６ｐ，Ｖ６ｂが基準電圧Ｖ６として例示）を生成する反転増幅回路４２とを有している。
【００７９】
電圧Ｖ６ｐは、
Ｖ６ｐ＝Ｖ０−（ＶＤＤ−Ｖ０）・（（Ｒ４＿１＋Ｒ４＿２）／Ｒ３）
・・・（８）
で表される。抵抗Ｒ３：（抵抗Ｒ４＿１＋抵抗Ｒ４＿２）を１：１にすることによって、反転増幅回路４２の増幅率を−１倍にすることができる。
【００８０】
一方、電圧Ｖ０は、
Ｖ０＝（Ｒ１＋Ｒ２＿１＋Ｒ２＿２）／（Ｒ２＿１＋Ｒ２＿２）・ＶＲＥＦ
・・・（９）
で表される。
【００８１】
すなわち、図１６のＶｂ≦ＶＤＤ≦Ｖｃ
において、電源電圧ＶＤＤに対してゲイン−１の増幅を行うためには、ゲイン−１の反転増幅回路を用い、反転入力信号はＶＤＤとすればよい。また、ＶＤＤ＝Ｖｂのとき、オペアンプ４４の入出力電圧を等しくするためには、反転増幅回路の基準電圧（非反転入力端子）をＶｂに設定すればよい。一方、図１６のＶａ≦ＶＤＤ＜Ｖｂでは、電源電圧ＶＤＤに等しい出力電圧Ｖ０が生成されるように、オペアンプ４３の出力電圧範囲外であることを利用して、電圧ＶＲＥＦ，抵抗Ｒ１，Ｒ２＿１，Ｒ２＿２の抵抗値を設定すればよい。例えば、Ｖｂを２．１Ｖとする場合、電源電圧ＶＤＤよりも低い一定の電圧ＶＲＥＦを１．２Ｖに設定し、Ｒ１：（Ｒ２＿１＋Ｒ２＿２）を１２：９に設定すればよい。
【００８２】
＜抵抗Ｒ１の可変抵抗化＞
抵抗Ｒ１を可変抵抗（抵抗をスイッチ等でトリミング）とすることで、プロセスばらつきによる昇圧電圧のずれを調整することができる。昇圧電圧が上がりすぎる時には抵抗Ｒ１を大きくすることで、オペアンプ４３の出力端子が接続されるノードＮ０の電圧Ｖ０を低下させることにより、電圧Ｖ６ｐ，Ｖ６ｂも低下させる。一方、昇圧電圧が低すぎる場合には、抵抗Ｒ１を小さくすることで、ノードＮ０の電圧Ｖ０を上昇させることにより、電圧Ｖ６ｐ，Ｖ６ｂも上昇させる。
【００８３】
例えば、図１７に示されるように、複数の抵抗要素で可変抵抗Ｒ１を構成してもよい。不揮発性メモリに電源電圧ＶＤＤに対応付けされて予め格納されたデータに基づいて、スイッチＳＷ３１，ＳＷ３２，ＳＷ３３をオン／オフさせることによって、可変抵抗Ｒ１の抵抗値を調整できる。
【００８４】
このように、昇圧しすぎないことによる製品の信頼性（製品寿命確保）と昇圧不足による特性劣化を同時に解決することができる。
【００８５】
＜抵抗Ｒ２を抵抗Ｒ２＿１と抵抗Ｒ２＿２に分割化＞
図１５において、抵抗Ｒ２をＲ２＿１，Ｒ２＿２に分割し、どちらか一方の抵抗に対してダイオード接続したＭＯＳＦＥＴ（Ｍｄ）を並列に接続する。ダイオード接続したＭＯＳＦＥＴの代わりに、ダイオード、ダイオード接続されたＮＰＮ，ＰＮＰトランジスタを使用してもよい。
【００８６】
一般に、ＭＯＳＦＥＴの電流式は、飽和領域において、
Ｉｄ＝（μＣｏｘ）／２・Ｗ／Ｌ・（Ｖｇｓ−Ｖｔｈ）２
で与えられる（図１８参照）。Ｖｇｓ＜Ｖｔｈの時、電流Ｉｄは８０〜１００ｍＶ／ｄｅｃで変化する（図１９参照）。この特性を利用し、ダイオード接続したＭＯＳＦＥＴ（Ｍｄ）を抵抗Ｒ２＿２に接続し、電流の迂回経路を作ることで昇圧電圧を可変させることが可能である。
【００８７】
抵抗Ｒ１の両端電圧ＶＲ１は電圧ＶＲＥＦに等しく、ＩＲ１＝ＶＲ１／Ｒ１の電流が抵抗Ｒ１に流れる。この電流ＩＲ１が、抵抗Ｒ２＿２とＭｄに流れる。Ｍｄが接続されない状態において、抵抗Ｒ２＿２の両端に発生する電圧ＶＲ２＿２（＝Ｒ２＿２・ＩＲ１）がＭｄのＶｔｈ程度の値となるように抵抗Ｒ２＿２の抵抗値を設定する。
【００８８】
以下、一例として、ＶＲ２＿２＜ＶｔｈでＭｄがサブスレッショルド状態で動作している場合について記す（ＭＯＳＦＥＴをダイオードに置き換えたときも同様の傾向となるため）。
【００８９】
プロセスコーナーがＦＡＳＴ側にずれたり、高温状態でＶｔｈが低下したりする場合、たとえばＶｔｈが８０ｍＶ程度低下すると、ＭＯＳＦＥＴに印加されている電圧が一定ならば、電流量が１０倍に増えるため、抵抗Ｒ２＿２に流れていた電流がＭｄに迂回し始め、抵抗Ｒ２＿２に発生する電圧が低下する。
【００９０】
また、プロセスコーナーがＦＡＳＴかつ高温状態でさらにＶｔｈが低下する場合、たとえばＶｔｈが１６０ｍＶ程度低下すると、ＭＯＳＦＥＴに印加されている電圧が一定ならば電流が１００倍に増えるため、抵抗Ｒ２＿２に流れていた電流がＭｄに迂回する量が増え、抵抗Ｒ２＿２に発生する電圧がさらに低下する。
【００９１】
一方、プロセスコーナーがＳＬＯＷ側にずれたり、低温状態でＶｔｈが上昇したりする場合、たとえばＶｔｈが８０ｍＶ程度上昇すると、ＭＯＳＦＥＴに印加されている電圧が一定ならば、電流は１／１０倍に減るため、Ｍｄに迂回していた電流が抵抗Ｒ２＿２に流れ、抵抗Ｒ２＿２に発生する電圧が上昇する。
【００９２】
なお、コーナー条件がＳＬＯＷかつ低温状態の場合の記載は省略する。
【００９３】
以上の特性を利用し、プロセスコーナーや温度特性の影響により昇圧電圧変化分を基準電圧発生回路１４で補正しておくとよい。これにより、昇圧電圧により駆動されるスイッチ特性が安定化することで製品の安定化を図ることができ、製品の信頼性向上を図ることができる。
【００９４】
このように、半導体プロセスがＦＡＳＴコーナー条件にばらついたり、高温状態の時、ＭＯＳＦＥＴのＶｔｈが低下したりする場合、抵抗Ｒ２＿２の電流をＭｄに迂回させることで、抵抗Ｒ２＿２の両端に発生する電圧が低下する。これにより、ノードＮ０の電圧Ｖ０が低下するため、電圧Ｖ６ｐ，Ｖ６ｂを低下させることができる（図１６参照）。これにより、ＦＡＳＴコーナー条件や高温条件で、電圧Ｖ６ｐ，Ｖ６ｂを受けるトランジスタＭ０，Ｍ０’のＶｔｈが低下することにより、昇圧電圧Ｖ５，Ｖ１７が上昇しても、その上昇分を、電圧Ｖ６ｐ，Ｖ６ｂを低下させることにより相殺することが可能である。
【００９５】
一方、半導体プロセスがＳＬＯＷコーナー条件にばらついたり、低温状態の時、ＭＯＳＦＥＴのＶｔｈが上昇したりする場合、Ｍｄに迂回させていた抵抗Ｒ２＿２の電流を増やすことにより、抵抗Ｒ２＿２の両端に発生する電圧が上昇する。これにより、ノードＮ０の電圧Ｖ０が上昇するため、電圧Ｖ６ｐ，Ｖ６ｂを上昇させることができる（図１６参照）。これにより、ＳＬＯＷコーナー条件や低温条件で、電圧Ｖ６ｐ，Ｖ６ｂを受けるトランジスタＭ０，Ｍ０’のＶｔｈが上昇することにより、昇圧電圧Ｖ５，Ｖ１７が低下しても、その低下分を、電圧Ｖ６ｐ，Ｖ６ｂを上昇させることにより相殺することが可能である。
【００９６】
このように、昇圧しすぎないことによる製品の信頼性（製品寿命確保）と昇圧不足による特性劣化を同時に解決することが可能である。
【００９７】
＜抵抗Ｒ４を抵抗Ｒ４＿１と抵抗Ｒ４＿２に分割化＞
抵抗Ｒ４を抵抗Ｒ４＿１，Ｒ４＿２に分割し、オペアンプ４４の出力電圧Ｖ６ｐをチャージポンプ昇圧回路の基準電圧Ｖ１７に使用し、抵抗Ｒ４＿１とＲ４＿２との間のノード出力をクロックブースタ回路の基準電圧Ｖ６に使用してもよい。
【００９８】
常にクロックが入力されＯＮ／ＯＦＦが切り換えられるスイッチに昇圧電圧を供給する場合にはクロックブースタ回路を使用し、間欠的にＯＮ／ＯＦＦが切り換えられるスイッチに昇圧電圧を供給する場合にはチャージポンプ回路を使用する。すなわち、用途に応じて昇圧回路を使い分けるとよい。クロックブースタ回路にクロックが供給されないと、昇圧電圧がリーク電流により低下し、スイッチのＯＮ／ＯＦＦ状態を保てないおそれがある。
【００９９】
チャージポンプ回路は、常に昇圧を行い、サンプリングキャパシタＣ０の電荷を、スイッチ（負荷）の容量Ｃｐ（１クロック前の電荷が残っているＣｐ）に供給し続けるため、２倍昇圧時には２ＶＤＤまで昇圧が可能である。
【０１００】
一方、クロックブースタ回路は、サンプリングキャパシタＣ０に電荷を溜めてスイッチ（負荷）の容量Ｃｐ（初期電荷＝０）を駆動すると、サンプリングキャパシタＣ０と負荷容量Ｃｐとの間で電荷の再分配が起こり、２倍昇圧設定時の出力電圧Ｖｘは低下する。
【０１０１】
【数１】
0006035824.tif 000002
電荷再分配により昇圧電圧が低下すると、電源電圧ＶＤＤが高いときに電源電圧ＶＤＤが昇圧電圧よりも大きくなり、昇圧回路の駆動対象であるスイッチをオフさせることができず、リーク電流を発生させる可能性がある。
【０１０２】
そこで、チャージポンプ回路とクロックブースタ回路を同時にＩＣに内蔵し、昇圧電圧の最大値を揃えるために、抵抗Ｒ４＿１，Ｒ４＿２の中間ノードから取り出される電圧Ｖ６ｂをクロックブースタ回路の基準電圧Ｖ６として使用されるとよい。
【０１０３】
クロックブースタ回路の出力が、負荷となるスイッチの容量のために低下することを見越して、図２０に示されるように、昇圧のための基準電圧を上昇させておくことで、昇圧電圧の最大値を揃えることができる。
【０１０４】
その結果、チャージポンプ回路とクロックブースタ回路に供給する基準電圧を発生させる回路を共通化できるため、小面積化、低消費電力化が可能である。
【０１０５】
以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形、組み合わせ、改良、置換などを行うことができる。
【符号の説明】
【０１０６】
１，２，３Ａ，３Ｂ，３Ｃ，３Ｄ  クロックブースタ回路
４Ａ，４Ｂ，４Ｃ，４Ｄ  チャージポンプ回路
１４，１４Ａ，１４Ｂ，１４Ｃ，１４Ｄ  基準電圧発生回路
４１  非反転増幅回路
４２  反転増幅回路
Ｃ０，Ｃ０’  サンプリングキャパシタ
Ｍ０，Ｍ０’  サンプリングトランジスタ
Ｍ１，Ｍ１’  出力トランジスタ
【図１】
0006035824.tif 000003
【図２】
0006035824.tif 000004
【図３】
0006035824.tif 000005
【図４Ａ】
0006035824.tif 000006
【図４Ｂ】
0006035824.tif 000007
【図４Ｃ】
0006035824.tif 000008
【図５】
0006035824.tif 000009
【図６】
0006035824.tif 000010
【図７】
0006035824.tif 000011
【図８】
0006035824.tif 000012
【図９】
0006035824.tif 000013
【図１０】
0006035824.tif 000014
【図１１】
0006035824.tif 000015
【図１２】
0006035824.tif 000016
【図１３】
0006035824.tif 000017
【図１４】
0006035824.tif 000018
【図１５】
0006035824.tif 000019
【図１６】
0006035824.tif 000020
【図１７】
0006035824.tif 000021
【図１８】
0006035824.tif 000022
【図１９】
0006035824.tif 000023
【図２０】
0006035824.tif 000024