(57)【特許請求の範囲】
【請求項１】
外部ユニットと接続するバス制御部、データ処理を行う演算処理部およびアナログディジタル変換されたディジタルデータを保持する演算部を備え、前記ディジタルデータを前記演算処理部に一旦書込んでから前記バス制御部に書込む通常アクセスモードと前記ディジタルデータを前記バス制御部に直接書込む高速アクセスモードを有するアナログディジタル変換ユニットにおいて、前記ディジタルデータの書込み許可信号を出力する書込み許可回路であって、
前記演算部に備えられ、予め定められた前記バス制御部のメモリのアドレスと前記演算処理部が指定したアドレスが一致する場合に、前記演算部からの書込み許可信号を出力するアドレス一致判定回路と、
前記演算処理部が、前記高速アクセスモードであることを示す高速アクセス信号をアサートした場合にのみ、前記書込み許可信号を前記バス制御部に入力する論理回路と、
を備える
ことを特徴とする書込み許可回路。
【請求項２】
外部ユニットと接続するバス制御部、データ処理を行う演算処理部およびアナログディジタル変換されたディジタルデータを保持する演算部を備え、前記ディジタルデータを前記演算処理部に一旦書込んでから前記バス制御部に書込む通常アクセスモードと前記ディジタルデータを前記バス制御部に直接書込む高速アクセスモードを有するアナログディジタル変換ユニットにおいて、アクセスモードを切替えるアクセス切替回路であって、
前記演算処理部が出力する前記通常アクセスモードであることを示す通常アクセス信号および前記高速アクセスモードであることを示す高速アクセス信号の論理和を演算して前記バス制御部に出力する論理和回路と、
前記演算処理部が前記通常アクセス信号をアサートした場合にのみ、前記演算処理部の読出し信号を前記バス制御部に入力する第１論理回路と、
前記演算処理部が前記通常アクセス信号をアサートした場合にのみ、前記演算処理部の書込み信号を前記バス制御部に入力する第２論理回路と、
を備える
ことを特徴とするアクセス切替回路。
【請求項３】
外部ユニットと接続するバス制御部、データ処理を行う演算処理部およびアナログディジタル変換されたディジタルデータを保持する演算部を備え、前記ディジタルデータを前記演算処理部に一旦書込んでから前記バス制御部に書込む通常アクセスモードと前記ディジタルデータを前記バス制御部に直接書込む高速アクセスモードを有するアナログディジタル変換ユニットであって、
前記演算処理部が出力する前記通常アクセスモードであることを示す通常アクセス信号および前記高速アクセスモードであることを示す高速アクセス信号の論理和を演算して前記バス制御部に出力する論理和回路と、
前記演算処理部が前記通常アクセス信号をアサートした場合にのみ、前記演算処理部の読出し信号を前記バス制御部に入力する第１論理回路と、
前記演算処理部が前記通常アクセス信号をアサートした場合にのみ、前記演算処理部の書込み信号を前記バス制御部に入力する第２論理回路と、
前記演算部に備えられ、予め定められた前記バス制御部のメモリのアドレスと前記演算処理部が指定したアドレスが一致する場合に、前記演算部からの書込み許可信号を出力するアドレス一致判定回路と、
前記演算処理部が前記高速アクセス信号をアサートした場合にのみ、前記書込み許可信号を前記バス制御部に入力する第３論理回路と、
を備える
ことを特徴とするアナログディジタル変換ユニット。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プログラマブルロジックコントローラシステムのアナログディジタル変換ユニットの書込み許可回路、アナログディジタル変換ユニットのアクセス切替回路およびアナログディジタル変換ユニットに関する。
【背景技術】
【０００２】
プログラマブルロジックコントローラシステムのアナログディジタル変換ユニットは、ＭＰＵ（Ｍｉｃｒｏ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、演算部、バス制御部およびアナログディジタル変換装置を備える。アナログディジタル変換ユニットの外部よりアナログディジタル変換装置に入力されたアナログデータはディジタルデータに変換される。変換されたディジタルデータは演算部に入力されて、演算処理が実行される。演算処理されたディジタルデータは、ＭＰＵによってバス制御部へ転送され、バス制御部からベースユニットを経由して、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）ユニットへ転送される。【０００３】
プログラマブルロジックコントローラシステムにおけるデータ変換および応答に対しては、市場からの要望により処理の高速化が求められており、そのためには、アナログディジタル変換ユニット内部の処理を高速化する必要がある。アナログディジタル変換ユニットの内部処理における高速化の対象は、アナログディジタル変換装置によるデータ変換時間、演算部における演算時間或いはＭＰＵによるデータ転送時間である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平７-１４６７５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述したように、アナログディジタル変換ユニットの内部処理において高速化が必要な対象の一つとして、ＭＰＵによるデータ転送時間の短縮が挙げられる。【０００６】
上述した構成のアナログディジタル変換ユニットにおいては、ＭＰＵが演算部からデータを読出した後にバス制御部へデータを書込む動作となるので、読出し動作と書込み動作のそれぞれの動作において転送時間が必要となる。このことは、アナログディジタル変換ユニットにおける内部処理の高速化を困難にする要因の一つとなっていた。【０００７】
本発明は、上記に鑑みてなされたものであって、演算部からバス制御部へのデータ転送の時間を短縮することができる書込み許可回路を得ることを目的とするものである。
【課題を解決するための手段】
【０００８】
上述した課題を解決し、目的を達成するために、本発明は、外部ユニットと接続するバス制御部、データ処理を行う演算処理部およびアナログディジタル変換されたディジタルデータを保持する演算部を備え、前記ディジタルデータを前記演算処理部に一旦書込んでから前記バス制御部に書込む通常アクセスモードと前記ディジタルデータを前記バス制御部に直接書込む高速アクセスモードを有するアナログディジタル変換ユニットにおいて、前記ディジタルデータの書込み許可信号を出力する書込み許可回路であって、前記演算部に備えられ、予め定められた前記バス制御部のメモリのアドレスと前記演算処理部が指定したアドレスが一致する場合に、前記演算部からの書込み許可信号を出力するアドレス一致判定回路と、前記演算処理部が、前記高速アクセスモードであることを示す高速アクセス信号をアサートした場合にのみ、前記書込み許可信号を前記バス制御部に入力する論理回路と、を備えることを特徴とする。
【発明の効果】
【０００９】
本発明にかかる書込み許可回路は、演算部からバス制御部へのデータ転送の時間を短縮することができるという効果を奏する。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施の形態１にかかるプログラマブルロジックコントローラシステムの構成を示す図
【図２】本発明の実施の形態１にかかるＣＰＵユニット、アナログディジタル変換ユニットおよびベースユニットの内部構成を示す図
【図３】本発明の実施の形態１にかかるアナログディジタル変換ユニットの詳細な回路構成を示す図
【発明を実施するための形態】
【００１１】
以下に、本発明の実施の形態にかかる書込み許可回路、アクセス切替回路およびアナログディジタル変換ユニットを図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
【００１２】
実施の形態１．
図１は、本発明の実施の形態１にかかるプログラマブルロジックコントローラシステム１０の構成を示す図である。プログラマブルロジックコントローラシステム１０は、各ユニットを装着するベースユニット１、電源を供給する電源ユニット２、各種制御を実行するＣＰＵユニット３、ディジタル信号を入力するディジタル入力ユニット４、ディジタル信号を出力するディジタル出力ユニット５、外部からのアナログ信号をディジタル信号に変換して取り込むためのアナログディジタル変換ユニット６およびディジタル信号をアナログ信号に変換して外部に出力するディジタルアナログ変換ユニット７を備える。
【００１３】
電源ユニット２、ＣＰＵユニット３、ディジタル入力ユニット４、ディジタル出力ユニット５、アナログディジタル変換ユニット６およびディジタルアナログ変換ユニット７はベースユニット１に装着されている。ユーザはＣＰＵユニット３を介してプログラマブルロジックコントローラシステム１０を制御する。ＣＰＵユニット３は、ベースユニット１を介して各ユニットとアクセスを行う。
【００１４】
図２は、本発明の実施の形態１にかかるＣＰＵユニット３、アナログディジタル変換ユニット６およびベースユニット１の内部構成を示す図である。
【００１５】
ＣＰＵユニット３は、データ処理を行うＭＰＵ３１およびベースユニット１を介して他ユニットとデータ通信を行うバス制御部３２を備える。ＣＰＵユニット３にはＰＣ（Ｐｅｒｓｏｎａｌ  Ｃｏｍｐｕｔｅｒ：パーソナルコンピュータ）３３が接続されており、ユーザはＰＣ３３を介して各種設定を行うことができる。
【００１６】
アナログディジタル変換ユニット６は、アナログディジタル変換ユニット６の制御およびデータ処理を行う演算処理部であるＭＰＵ６１、ベースユニット１を介して他ユニットとデータ通信を行うバス制御部６２、アナログデータをディジタルデータに変換するアナログディジタル変換装置６３およびディジタルデータに対して演算を行う演算部６４を備える。演算部６４は、アナログディジタル変換装置６３で変換されたディジタルデータに対してスケーリング処理あるいはフィルタリング処理などの各種演算を実行する。ＭＰＵ６１、バス制御部６２および演算部６４は共通バス６５で接続されている。ベースユニット１は、他ユニットとデータ通信を行って信号を分配するバス制御部１１を備える。
【００１７】
図３は、本発明の実施の形態１にかかるアナログディジタル変換ユニット６の詳細な回路構成を示す図である。
【００１８】
アナログディジタル変換ユニット６は、ＭＰＵ６１、バス制御部６２、アナログディジタル変換装置６３および演算部６４に加えて、後述するＣＳ１信号或いはＣＳ３信号がアサートされると入力信号をそのまま出力する「オープン状態」となるスリーステートバッファ５１，５２，５３と、ＣＳ１信号およびＣＳ３信号の論理和演算を実行して出力する論理和回路５４と、を備える。
【００１９】
第１，第２，第３論理回路であるスリーステートバッファ５１，５２，５３は、それぞれ制御端子５１１，５２１，５３１を備える。スリーステートバッファ５１は、制御端子５１１がアサートされると「オープン状態」となって、入力値をそのまま出力し、制御端子５１１がアサートされていない場合は「クローズ状態」となって、ハイインピーダンス状態となる。スリーステートバッファ５２および５３も同様に動作する。
【００２０】
図３の論理和回路５４は、論理和の回路の入出力にそれぞれ反転記号が付加されているので、「１」を真値としてみると論理積の回路になっている。しかし、ＣＳ１信号およびＣＳ３信号はロウ（Ｌｏｗ）アサート、即ち「０」をアサート状態としている。従って、ＣＳ１信号或いはＣＳ３信号のいずれかがアサートされた場合に、出力がロウのアサート状態となるので、ＣＳ１信号およびＣＳ３信号に対して、論理和回路５４は論理和演算を実行することになる。ＣＳ１信号はスリーステートバッファ５１，５２の制御端子５１１，５２１に接続されており、ＣＳ３信号はスリーステートバッファ５３の制御端子５３１に接続されている。スリーステートバッファ５１，５２の制御とスリーステートバッファ５３の制御は後述するように独立した動作となる。従って、スリーステートバッファ５１，５２の制御を行うＣＳ１信号とスリーステートバッファ５３の制御を行うＣＳ３信号とを電気的に切り離すために論理和回路５４を設けることが必要となる。論理和回路５４の出力がアサートされる場合は、ＭＰＵ６１からメモリ６２１へのアクセス要求があることを示す。
【００２１】
ＭＰＵ６１が出力するアドレスは、アドレス線７１を介してバス制御部６２および演算部６４に入力される。データは、データ線７２を介して、ＭＰＵ６１、バス制御部６２および演算部６４それぞれの間で入出力される。ＭＰＵ６１はデータ線７２を介して受け取ったデータを保持するデータ保持部６１１を備える。図２の共通バス６５は、アドレス線７１およびデータ線７２である。
【００２２】
バス制御部６２はメモリ６２１を備える。メモリ６２１は、ＣＰＵユニット３からのデータを格納し、ＭＰＵ６１からのデータを格納する。バス制御部６２は、ＭＰＵ６１が指定するアドレスを受け付けるアドレス入力部６２２、データを受け付けるデータ入力部６２３および論理和回路５４の出力を受け付けるＣＳ０入力部６２４を備える。
【００２３】
演算部６４は、データを保持するレジスタ６４１、ＭＰＵ６１からのアドレスを受け付けるアドレス入力部６４２およびＭＰＵ６１からのアドレスが予め定めたアドレスと一致するか否かを判定するアドレス一致判定回路６４３を備える。レジスタ６４１は、アナログディジタル変換装置６３で変換されたディジタルデータ、アドレス一致判定回路６４３で用いるアドレスデータおよびその他の設定値を格納する。アドレス一致判定回路６４３については後述する。
【００２４】
まず、ユーザがＰＣ３３を介して、「通常アクセスモード」と「高速アクセスモード」のいずれかのアクセスモードをＣＰＵユニット３のバス制御部３２に設定する。ＣＰＵユニット３は、ユーザによる設定に基づいてベースユニット１を介してアナログディジタル変換ユニット６のバス制御部６２内のメモリ６２１に「通常アクセスモード」または「高速アクセスモード」のいずれかを設定する。設定されたアクセスモードをＭＰＵ６１が読出し、以下に説明するようにアクセスモードによるアナログディジタル変換ユニット６の動作が実行される。「通常アクセスモード」は、アナログディジタル変換されたディジタルデータを、演算部６４からＭＰＵ６１に一旦書込んでからバス制御部６２に書込むアクセスモードであり、「高速アクセスモード」は、アナログディジタル変換されたディジタルデータを、演算部６４からバス制御部６２に直接書込むアクセスモードである。
【００２５】
メモリ６２１にアクセスモードとして「通常アクセスモード」が設定された場合、アナログディジタル変換ユニット６は以下の動作を行う。
【００２６】
アクセスモードとして「通常アクセスモード」が設定された場合、図３において、ＭＰＵ６１は、バス制御部６２へアクセスする際はＣＳ１信号を使用し、演算部６４へアクセスする際はＣＳ２信号を使用する。
【００２７】
アナログディジタル変換装置６３でアナログデータから変換されて演算部６４へ格納されたディジタルデータをＭＰＵ６１に一旦書込んでからバス制御部６２へ書込む場合、まず読出し動作を実行する。
【００２８】
即ち、ＭＰＵ６１がＣＳ２信号をアサートして信号線７３を介して演算部６４へ送信する。さらに、ＭＰＵ６１は、オンにした読出し信号を演算部６４へ信号線７４を介して入力し、レジスタ６４１のアドレスであってＭＰＵ６１が指定するアドレスをアドレス入力部６４２へ入力する。演算部６４は、アナログディジタル変換装置６３で変換されたディジタルデータがアドレスごとに格納されているレジスタ６４１から、アドレス入力部６４２に入力されたアドレスに対応するデータをＭＰＵ６１のデータ保持部６１１へデータ線７２を介して出力する。ここで、読出し信号はオフにする。
【００２９】
次に、ＭＰＵ６１は、「通常アクセスモード」であることを示す通常アクセス信号としてＣＳ１信号をアサートする。ＣＳ１信号がアサートされているので論理和回路５４における論理和演算の結果もアサートとなり、論理和回路５４はバス制御部６２のＣＳ０入力部６２４をアサートする。そして、ＭＰＵ６１は書込み信号をオンにする。ＣＳ１信号は制御端子５２１にも入力されていて、ＣＳ１信号がアサートされているので制御端子５２１もアサートされ、スリーステートバッファ５２は「オープン状態」となっている。従って、オンとなった書込み信号は信号線７５およびスリーステートバッファ５２を介してバス制御部６２に入力される。
【００３０】
ＭＰＵ６１は、メモリ６２１のアドレスを指定してアドレス線７１を介してバス制御部６２のアドレス入力部６２２に入力する。バス制御部６２は、ＣＳ０入力部６２４がアサートされ、アドレス入力部６２２にアドレスが入力され、さらにオンとなった書込み信号が入力されているので、バス制御部６２が書込み状態であると認識する。そして、データ保持部６１１に保持されているデータがデータ線７２を介してデータ入力部６２３へ出力される。バス制御部６２は、メモリ６２１のアドレス入力部６２２に入力されたアドレスに、データ入力部６２３に入力されたデータを書き込む。
【００３１】
メモリ６２１にアクセスモードとして「高速アクセスモード」が設定された場合、アナログディジタル変換ユニット６は以下の動作を行う。
【００３２】
まず、ＭＰＵ６１は、「高速アクセスモード」であることを示す高速アクセス信号としてＣＳ３信号をアサートにする。アサートされたＣＳ３信号は信号線７６を介して演算部６４へ入力される。さらに、ＭＰＵ６１は、オンにした読出し信号を演算部６４へ信号線７４を介して入力する。そして、ＭＰＵ６１は、バス制御部６２のメモリ６２１のアドレスをアドレス入力部６４２に入力する。ここで、アドレス入力部６４２に入力するアドレスは、アナログディジタル変換されたディジタルデータを格納するメモリ６２１内のアドレスである。
【００３３】
演算部６４は、アサートされたＣＳ３信号が入力されると「高速アクセスモード」の動作を実行する。具体的には、アサートされたＣＳ３信号がアドレス一致判定回路６４３に入力されると、アドレス一致判定回路６４３は、アドレス入力部６４２に入力されたアドレスとレジスタ６４１に予め設定されているアドレスが一致するか否かを判定する。レジスタ６４１には、アナログディジタル変換されたディジタルデータを格納するバス制御部６２のメモリ６２１内の予め定めたアドレスが設定されている。
【００３４】
アドレス一致判定回路６４３は、アドレス入力部６４２に入力されたアドレスとレジスタ６４１に予め設定されているアドレスが一致すると、書込み許可信号をオンにしてスリーステートバッファ５３に信号線７７を介して送る。ＣＳ３信号は制御端子５３１にも入力されていて、ＣＳ３信号がアサートされているので制御端子５３１もアサートされ、スリーステートバッファ５３は「オープン状態」となっている。従って、オンとなった書込み許可信号は、信号線７７およびスリーステートバッファ５３を介してバス制御部６２に入力される。レジスタ６４１は、アナログディジタル変換されたディジタルデータをバス制御部６２のデータ入力部６２３にデータ線７２を介して出力する。
【００３５】
アサートされたＣＳ３信号は、論理和回路５４における論理和演算の結果をアサートにするので、論理和回路５４はＣＳ０入力部６２４をアサートする。また、ＭＰＵ６１がアドレス入力部６４２に入力したのと同じメモリ６２１のアドレスがアドレス入力部６２２に入力される。ＭＰＵ６１が出力した読出し信号は、スリーステートバッファ５１に入力されるが、「高速アクセスモード」ではＣＳ１信号がアサートされないためスリーステートバッファ５１は「クローズ状態」になっており、バス制御部６２へ入力されない。その代わり、アドレス一致判定回路６４３が出力した書込み許可信号がスリーステートバッファ５３を介してバス制御部６２に入力される。
【００３６】
ここで、バス制御部６２は、ＣＳ０入力部６２４がアサートされ、アドレス入力部６２２にアドレスが入力され、さらにオンとなった書込み信号が入力されているので、バス制御部６２が書込み状態であると認識する。そして、データ入力部６２３に入力されているアナログディジタル変換されたディジタルデータが、メモリ６２１内のＭＰＵ６１が出力したアドレス、即ち、レジスタ６４１に設定されていた予め定められたアドレスに書込まれる。
【００３７】
なお、ＭＰＵ６１がバス制御部６２からデータを読出す場合は、ＭＰＵ６１はＣＳ１信号をアサートしてスリーステートバッファ５１を「オープン状態」にして、読出し信号をオンにして、オンとなった読出し信号がバス制御部６２に入力される。
【００３８】
実施の形態１にかかる書込み許可回路、アクセス切替回路およびアナログディジタル変換ユニットによれば、アナログディジタル変換されたディジタルデータを、演算部６４からＭＰＵ６１に一旦書込んでからバス制御部６２に書込む「通常アクセスモード」と演算部６４からバス制御部６２に直接書込む「高速アクセスモード」の切り替えが可能である。「高速アクセスモード」では、読出し信号をオンにするだけで演算部６４からバス制御部６２への書込みが実行されるので、データ転送時間の短縮が容易に実現可能となる。これによりアナログディジタル変換のサンプリング周期を短くすることが可能となり高分解能を実現することができる。また、アナログディジタル変換ユニットの応答速度の向上も可能となる。
【００３９】
以上の実施の形態に示した構成は、本発明の内容の一例を示すものであり、別の公知の技術と組み合わせることも可能であるし、本発明の要旨を逸脱しない範囲で、構成の一部を省略、変更することも可能である。
【符号の説明】
【００４０】
１  ベースユニット、２  電源ユニット、３  ＣＰＵユニット、４  ディジタル入力ユニット、５  ディジタル出力ユニット、６  アナログディジタル変換ユニット、７  ディジタルアナログ変換ユニット、１０  プログラマブルロジックコントローラシステム、１１，３２，６２  バス制御部、３１  ＭＰＵ、３３  ＰＣ、５１，５２，５３  スリーステートバッファ、５４  論理和回路、６１  ＭＰＵ、６３  アナログディジタル変換装置、６４  演算部、７１  アドレス線、７２  データ線、７３，７４，７５，７６，７７  信号線、６２２，６４２  アドレス入力部、６２３  データ入力部、６２４  ＣＳ０入力部、６４１  レジスタ、６４３  アドレス一致判定回路。
【図１】
0006049959.tif 000002
【図２】
0006049959.tif 000003
【図３】
0006049959.tif 000004