(57)【特許請求の範囲】
【請求項１】
以下を含むパワーＭＯＳＦＥＴ：
（ａ）第１の主面及び第２の主面を有し、ほぼ矩形を呈する半導体基板の前記第１の主面上に設けられたソース電極；
（ｂ）前記半導体基板の前記第１の主面側のほぼ全面の半導体表面領域内に設けられた第１導電型のドリフト領域；
（ｃ）前記第１の主面上のほぼ中央部に設けられ、前記半導体基板と配向がほぼ同一のほぼ矩形形状を有するアクティブセル領域、このアクティブセル領域の各辺に沿って、その外部に設けられた複数の周辺サイド領域、および、前記アクティブセル領域の各コーナ部の外部に設けられた複数の周辺コーナ領域；
（ｄ）前記第１の主面上に、前記アクティブセル領域を取り囲むように、その外部に設けられたリング状のフィールドプレート；
（ｅ）前記半導体基板のほぼ全面であって前記ドリフト領域に設けられたスーパジャンクション構造、
ここで、前記半導体基板は、シリコン系半導体基板であり、
前記複数の周辺サイド領域における前記スーパジャンクション構造は、２次元リサーフ構造を有し、
前記フィールドプレートは、前記複数の周辺サイド領域の各々の全長に亘って、前記半導体表面領域との間に一体のスリット状、分割されたスリット状またはドット状のオーミックコンタクト部を有し、前記複数の周辺コーナ領域の各々においては、前記半導体表面領域との間にオーミックコンタクト部を有さない。
【請求項２】
請求項１に記載のパワーＭＯＳＦＥＴにおいて、前記フィールドプレートは、主にアルミニウム系配線層によって構成されている。
【請求項３】
以下を含むＩＧＢＴ：
（ａ）第１の主面及び第２の主面を有し、ほぼ矩形を呈する半導体基板の前記第１の主面上に設けられたエミッタ電極およびゲート電極；
（ｂ）前記半導体基板の前記第１の主面側のほぼ全面の半導体表面領域内に設けられた第１導電型のドリフト領域；
（ｃ）前記第１の主面上のほぼ中央部に設けられ、前記半導体基板と配向がほぼ同一のほぼ矩形形状を有するアクティブセル領域、このアクティブセル領域の各辺に沿って、その外部に設けられた複数の周辺サイド領域、および、前記アクティブセル領域の各コーナ部の外部に設けられた複数の周辺コーナ領域；
（ｄ）前記第１の主面上に、前記アクティブセル領域を取り囲むように設けられたリング状のフィールドプレート；
（ｅ）前記半導体基板のほぼ全面であって前記ドリフト領域に設けられたスーパジャンクション構造、
ここで、前記半導体基板は、シリコン系半導体基板であり、
前記複数の周辺サイド領域における前記スーパジャンクション構造は、２次元リサーフ構造を有し、
前記フィールドプレートは、前記複数の周辺サイド領域の各々の全長に亘って、前記半導体表面領域との間に一体のスリット状、分割されたスリット状またはドット状のオーミックコンタクト部を有し、前記複数の周辺コーナ領域の各々においては、前記半導体表面領域との間にオーミックコンタクト部を有さない。
【請求項４】
請求項３に記載のＩＧＢＴにおいて、前記フィールドプレートは、主にアルミニウム系配線層によって構成されている。
【請求項５】
以下を含むパワーダイオード：
（ａ）第１の主面及び第２の主面を有し、ほぼ矩形を呈する半導体基板の前記第１の主面上に設けられたアノード電極；
（ｂ）前記半導体基板の前記第１の主面側のほぼ全面の半導体表面領域内に設けられた第１導電型のドリフト領域；
（ｃ）前記第１の主面上のほぼ中央部に設けられ、前記半導体基板と配向がほぼ同一のほぼ矩形形状を有する主ダイオード領域、この主ダイオード領域の各辺に沿って、その外部に設けられた複数の周辺サイド領域、および、前記主ダイオード領域の各コーナ部の外部に設けられた複数の周辺コーナ領域；
（ｄ）前記第１の主面上に、前記主ダイオード領域を取り囲むように設けられたリング状のフィールドプレート；
（ｅ）前記半導体基板のほぼ全面であって前記ドリフト領域に設けられたスーパジャンクション構造、
ここで、前記半導体基板は、シリコン系半導体基板であり、
前記複数の周辺サイド領域における前記スーパジャンクション構造は、２次元リサーフ構造を有し、
前記フィールドプレートは、前記複数の周辺サイド領域の各々の全長に亘って、前記半導体表面領域との間に一体のスリット状、分割されたスリット状またはドット状のオーミックコンタクト部を有し、前記複数の周辺コーナ領域の各々においては、前記半導体表面領域との間にオーミックコンタクト部を有さない。
【請求項６】
請求項５に記載のパワーダイオードにおいて、前記フィールドプレートは、主にアルミニウム系配線層によって構成されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置（または半導体集積回路装置）におけるセル周辺レイアウト技術または高耐圧化技術に適用して有効な技術に関する。
【背景技術】
【０００２】
日本特開２００７−１１６１９０号公報（特許文献１）または、これに対応する米国特許公開２００５−０９８８２６号公報（特許文献２）には、マルチエピタキシ（Ｍｕｌｔｉ−Ｅｐｉｔａｘｙ）方式やトレンチ（Ｔｒｅｎｃｈ）絶縁膜埋め込み方式（トレンチ内イオン注入方式）で製造されるスーパジャンクション（Ｓｕｐｅｒ−Ｊｕｎｃｔｉｏｎ）構造を有するパワーＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）のセル領域周辺レイアウト（終端構造）に関して、種々の構造が開示されている。たとえば、Ｐ−リサーフ（Ｒｅｓｕｒｆ）領域、コーナ部がラウンドした略矩形を呈する電位固定用電極等である。
【０００３】
日本特開２０１１−１０８９０６号公報（特許文献３）には、主にトレンチフィル方式による２次元または３次元型スーパジャンクション型のセル領域周辺レイアウト（終端構造）が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−１１６１９０号公報
【特許文献２】米国特許公開２００５−０９８８２６号公報
【特許文献３】特開２０１１−１０８９０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
トレンチフィル方式によるスーパジャンクションＭＯＳＦＥＴは、ボイドフリーの埋め込みエピ成長が必要な為、トレンチの面方位を一定方向に揃えることが要求される場合がある。また、スーパジャンクション構造で所望の耐圧を維持するには周辺構造のカラムレイアウトが重要である。特にチップコーナ部のカラムレイアウトは、上記面方位の制約により、チップコーナの対角線に対して左右が非対称になる場合がある。この場合、チップコーナのカラム非対称性からブロッキング状態での等電位線の様子はコーナ部で湾曲し、等電位線が密になるポイントが発生し易く、耐圧低下を引き起こすおそれがある。
【０００６】
本願発明は、これらの課題を解決するためになされたものである。
【０００７】
本発明の目的は、信頼性の高いパワー系半導体装置を提供することにある。
【０００８】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１０】
すなわち、本願の一つの発明は、パワーＭＯＳＦＥＴ等のパワー系半導体能動素子に於いて、ほぼ矩形を呈するアクティブセル領域等の周りのチップ周辺領域に、リング状のフィールドプレートを設け、そのフィールドプレートは、前記矩形の辺に沿った部分の少なくとも一部にオーミックコンタクト部を有するが、前記矩形のコーナ部に対応する部分には、オーミックコンタクト部を設けないものである。
【発明の効果】
【００１１】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１２】
すなわち、パワーＭＯＳＦＥＴ等のパワー系半導体能動素子に於いて、ほぼ矩形を呈するアクティブセル領域等の周りのチップ周辺領域に、リング状のフィールドプレートを設けている。そして、そのフィールドプレートは、前記矩形の辺に沿った部分の少なくとも一部にオーミックコンタクト部を有するが、前記矩形のコーナ部に対応する部分には、オーミックコンタクト部を設けないものとすることにより、チップコーナ部における耐圧の低下を防止することができる。
【図面の簡単な説明】
【００１３】
【図１】本願の一実施の形態のパワーＭＯＳＦＥＴ（パワー系半導体能動素子）の一例（２次元リサーフ構造）のデバイス構造（基本構造）等を説明するための半導体チップの全体上面図（主に表面）である。
【図２】図１のメタル電極下の状況を説明するための前記半導体チップの全体上面図（主に不純物領域構造）である。
【図３】図２（図１）のチップコーナ部切出領域Ｒ１に対応するチップ上面部分模式拡大図である。
【図４】図３のＡ−Ａ’断面（図１のアクティブセル部＆チップ端部切出し領域Ｒ３に関するＡ−Ａ’断面にもほぼ対応する）に対応する模式的チップ断面図である。
【図５】図３より現実のものに近い図２（図１）のチップコーナ部切出領域Ｒ１に対応するチップ上面部分拡大図である。
【図６】図１のアクティブセル部切出領域Ｒ２のＢ−Ｂ’断面に対応するチップ断面図である。
【図７】図４よりも現実のものに近い図１のアクティブセル端部＆チップ端部切出し領域Ｒ４のＣ−Ｃ’ 断面に対応するチップ断面図である。
【図８】本願の前記一実施の形態のパワーＭＯＳＦＥＴ（パワー系半導体能動素子）に関する製造プロセスを説明する図４に対応する製造工程途上の模式的チップ断面図（トレンチ形成工程）である。
【図９】本願の前記一実施の形態のパワーＭＯＳＦＥＴ（パワー系半導体能動素子）に関する製造プロセスを説明する図４に対応する製造工程途上の模式的チップ断面図（トレンチ形成用ハードマスク除去工程）である。
【図１０】本願の前記一実施の形態のパワーＭＯＳＦＥＴ（パワー系半導体能動素子）に関する製造プロセスを説明する図４に対応する製造工程途上の模式的チップ断面図（トレンチフィル工程）である。
【図１１】本願の前記一実施の形態のパワーＭＯＳＦＥＴ（パワー系半導体能動素子）に関する製造プロセスを説明する図４に対応する製造工程途上の模式的チップ断面図（平坦化工程）である。
【図１２】本願の前記一実施の形態のパワーＭＯＳＦＥＴ（パワー系半導体能動素子）に関する製造プロセスを説明する図４に対応する製造工程途上の模式的チップ断面図（Ｐ−型表面リサーフ領域導入工程）である。
【図１３】本願の前記一実施の形態のパワーＭＯＳＦＥＴ（パワー系半導体能動素子）に関する製造プロセスを説明する図４に対応する製造工程途上の模式的チップ断面図（フィールド絶縁膜パターニング工程）である。
【図１４】本願の前記一実施の形態のパワーＭＯＳＦＥＴ（パワー系半導体能動素子）に関する製造プロセスを説明する図４に対応する製造工程途上の模式的チップ断面図（Ｐボディ領域導入工程）である。
【図１５】本願の前記一実施の形態のパワーＭＯＳＦＥＴ（パワー系半導体能動素子）に関する製造プロセスを説明する図４に対応する製造工程途上の模式的チップ断面図（ゲート酸化膜形成工程）である。
【図１６】本願の前記一実施の形態のパワーＭＯＳＦＥＴ（パワー系半導体能動素子）に関する製造プロセスを説明する図４に対応する製造工程途上の模式的チップ断面図（ゲートポリシリコン膜形成工程）である。
【図１７】本願の前記一実施の形態のパワーＭＯＳＦＥＴ（パワー系半導体能動素子）に関する製造プロセスを説明する図４に対応する製造工程途上の模式的チップ断面図（ゲート加工工程）である。
【図１８】本願の前記一実施の形態のパワーＭＯＳＦＥＴ（パワー系半導体能動素子）に関する製造プロセスを説明する図４に対応する製造工程途上の模式的チップ断面図（Ｎ＋ソース領域導入工程）である。
【図１９】本願の前記一実施の形態のパワーＭＯＳＦＥＴ（パワー系半導体能動素子）に関する製造プロセスを説明する図４に対応する製造工程途上の模式的チップ断面図（層間絶縁膜形成工程）である。
【図２０】本願の前記一実施の形態のパワーＭＯＳＦＥＴ（パワー系半導体能動素子）に関する製造プロセスを説明する図４に対応する製造工程途上の模式的チップ断面図（コンタクト溝等形成工程）である。
【図２１】本願の前記一実施の形態のパワーＭＯＳＦＥＴ（パワー系半導体能動素子）に関する製造プロセスを説明する図４に対応する製造工程途上の模式的チップ断面図（半導体基板エッチング＆Ｐ＋ボディコンタクト領域導入工程）である。
【図２２】本願の前記一実施の形態のパワーＭＯＳＦＥＴ（パワー系半導体能動素子）に関する製造プロセスを説明する図４に対応する製造工程途上の模式的チップ断面図（アルミニウム系メタル電極膜形成工程）である。
【図２３】本願の前記一実施の形態のパワーＭＯＳＦＥＴ（パワー系半導体能動素子）のドリフト領域の構造に関する変形例（単一導電型ドリフト領域）を説明するための図４に対応する模式的チップ断面図である。
【図２４】本願の前記一実施の形態のパワーＭＯＳＦＥＴ（パワー系半導体能動素子）の周辺領域（終端領域）におけるフィールドプレートに関する変形例（多数フィールドプレート）等を説明するための図３に対応するチップ上面部分模式拡大図である。
【図２５】図２４のＸ−Ｘ’断面に対応するチップ上部模式部分断面図である。
【図２６】本願の前記一実施の形態のパワーＭＯＳＦＥＴ（パワー系半導体能動素子）の周辺領域（終端領域）におけるフィールドプレートに関する変形例（ドット状コンタクト）等を説明するための図３に対応するチップ上面部分模式拡大図である。
【図２７】本願の前記一実施の形態のパワーＭＯＳＦＥＴ（パワー系半導体能動素子）の周辺領域（終端領域）におけるフィールドプレートに関する変形例（直角屈曲フィールドプレート）等を説明するための図３に対応するチップ上面部分模式拡大図である。
【図２８】本願の前記一実施の形態のパワーＭＯＳＦＥＴ（パワー系半導体能動素子）の周辺領域（終端領域）におけるスーパジャンクションレイアウト（２次元リサーフ構造基本レイアウト）等に関する変形例等を説明するための図５に対応するチップ上面部分拡大図である。
【図２９】本願の前記一実施の形態のパワーＭＯＳＦＥＴ（パワー系半導体能動素子）の周辺領域（終端領域）におけるスーパジャンクションレイアウト（構造基本レイアウトと直角屈曲フィールドプレートの組み合わせ）等に関する変形例等を説明するための図５に対応するチップ上面部分拡大図である。
【図３０】本願の前記一実施の形態のパワーＭＯＳＦＥＴ（パワー系半導体能動素子）の周辺領域（終端領域）におけるスーパジャンクションレイアウト（ラウンドコーナレイアウト）等に関する変形例等を説明するための図５に対応するチップ上面部分拡大図である。
【図３１】本願の前記一実施の形態のパワーＭＯＳＦＥＴ（パワー系半導体能動素子）の周辺領域（終端領域）におけるスーパジャンクションレイアウト（連続コーナレイアウト）等に関する変形例等を説明するための図５に対応するチップ上面部分拡大図である。
【図３２】本願の前記一実施の形態のパワーＭＯＳＦＥＴ（パワー系半導体能動素子）の周辺領域（終端領域）におけるスーパジャンクションレイアウト（チャージバランス型コーナレイアウト）等に関する変形例等を説明するための図５に対応するチップ上面部分拡大図である。
【図３３】図３２と同じ部分のスーパジャンクションレイアウト等を説明するためのチップ上面模式部分拡大図である。
【図３４】図３３のコーナ部チャージバランス処理部一部切り出し領域Ｒ５のスーパジャンクションレイアウト説明図である。
【図３５】本願の前記一実施の形態のパワーＭＯＳＦＥＴ（パワー系半導体能動素子）の周辺領域（終端領域）におけるフィールドプレートの３次元リサーフ構造への適用を説明するための図２に対応する半導体チップの全体上面図（主に不純物領域構造）である。
【図３６】図３５のチップコーナ部切出領域Ｒ１のチップ上面部分拡大図（３次元リサーフ構造の基本レイアウト）である。
【図３７】図３５のチップコーナ部切出領域Ｒ１のチップ上面部分拡大図（ラウンドコーナレイアウト）である。
【図３８】図３５のチップコーナ部切出領域Ｒ１のチップ上面部分拡大図（チャージバランス型コーナレイアウト）である。
【図３９】図３８と同じ部分のスーパジャンクションレイアウト等を説明するためのチップ上面模式部分拡大図である。
【図４０】図３９のコーナ部チャージバランス処理部一部切り出し領域Ｒ５のスーパジャンクションレイアウト説明図である。
【図４１】他のパワー系能動素子（ＩＧＢＴ）への適用を説明するための図４に対応する模式的チップ断面図である。
【図４２】他のパワー系能動素子（パワーダイオード）への適用を説明するための図４に対応する模式的チップ断面図である。
【図４３】図３のチップコーナ部切出領域Ｒ１における周辺サイド領域１６ａ内のコンタクト９と周辺サイド領域１６ｂ内のコンタクト９の間をメタルフィールドプレート３０に沿うように縦方向に切った場合の断面図である。
【図４４】図３５から図４２において説明された３次元リサーフ構造のスーパージャンクションカラムレイアウトに用いた場合の、図４３に対応する断面図である。
【発明を実施するための形態】
【００１４】
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
【００１５】
１．以下を含むパワーＭＯＳＦＥＴ：
（ａ）第１の主面及び第２の主面を有し、ほぼ矩形を呈する半導体基板の前記第１の主面上に設けられたソース電極；
（ｂ）前記半導体基板の前記第１の主面側のほぼ全面の半導体表面領域内に設けられた第１導電型のドリフト領域；
（ｃ）前記第１の主面上のほぼ中央部に設けられ、前記半導体基板と配向がほぼ同一のほぼ矩形形状を有するアクティブセル領域、このアクティブセル領域の各辺に沿って、その外部に設けられた複数の周辺サイド領域、および、前記アクティブセル領域の各コーナ部の外部に設けられた複数の周辺コーナ領域；
（ｄ）前記第１の主面上に、前記アクティブセル領域を取り囲むように設けられたリング状のフィールドプレート、
ここで、前記フィールドプレートは、前記複数の周辺サイド領域の少なくともいずれか一つに於いては、前記半導体表面領域との間にオーミックコンタクト部を有し、前記複数の周辺コーナ領域の各々においては、前記半導体表面領域との間にオーミックコンタクト部を有さない。
【００１６】
２．前記１項のパワーＭＯＳＦＥＴにおいて、前記半導体基板は、シリコン系半導体基板である。
【００１７】
３．前記１または２項のパワーＭＯＳＦＥＴにおいて、更に以下を含む：
（ｅ）前記半導体基板のほぼ全面であって前記ドリフト領域に設けられたスーパジャンクション構造。
【００１８】
４．前記１から３項のいずれか一つのパワーＭＯＳＦＥＴにおいて、前記フィールドプレートは、主にアルミニウム系配線層によって構成されている。
【００１９】
５．前記３または４項のパワーＭＯＳＦＥＴにおいて、前記複数の周辺サイド領域における前記スーパジャンクション構造は、２次元リサーフ構造を有する。
【００２０】
６．前記３または４項のパワーＭＯＳＦＥＴにおいて、前記複数の周辺サイド領域における前記スーパジャンクション構造は、３次元リサーフ構造を有する。
【００２１】
７．以下を含むＩＧＢＴ：
（ａ）第１の主面及び第２の主面を有し、ほぼ矩形を呈する半導体基板の前記第１の主面上に設けられたエミッタ電極およびゲート電極；
（ｂ）前記半導体基板の前記第１の主面側のほぼ全面の半導体表面領域内に設けられた第１導電型のドリフト領域；
（ｃ）前記第１の主面上のほぼ中央部に設けられ、前記半導体基板と配向がほぼ同一のほぼ矩形形状を有するアクティブセル領域、このアクティブセル領域の各辺に沿って、その外部に設けられた複数の周辺サイド領域、および、前記アクティブセル領域の各コーナ部の外部に設けられた複数の周辺コーナ領域；
（ｄ）前記第１の主面上に、前記アクティブセル領域を取り囲むように設けられたリング状のフィールドプレート、
ここで、前記フィールドプレートは、前記複数の周辺サイド領域の少なくともいずれか一つに於いては、前記半導体表面領域との間にオーミックコンタクト部を有し、前記複数の周辺コーナ領域の各々においては、前記半導体表面領域との間にオーミックコンタクト部を有さない。
【００２２】
８．前記７項のＩＧＢＴにおいて、前記半導体基板は、シリコン系半導体基板である。
【００２３】
９．前記７または８項のＩＧＢＴにおいて、更に以下を含む：
（ｅ）前記半導体基板のほぼ全面であって前記ドリフト領域に設けられたスーパジャンクション構造。
【００２４】
１０．前記７から９項のいずれか一つのＩＧＢＴにおいて、前記フィールドプレートは、主にアルミニウム系配線層によって構成されている。
【００２５】
１１．前記９または１０項のＩＧＢＴにおいて、前記複数の周辺サイド領域における前記スーパジャンクション構造は、２次元リサーフ構造を有する。
【００２６】
１２．前記９または１０項のＩＧＢＴにおいて、前記複数の周辺サイド領域における前記スーパジャンクション構造は、３次元リサーフ構造を有する。
【００２７】
１３．以下を含むパワーダイオード：
（ａ）第１の主面及び第２の主面を有し、ほぼ矩形を呈する半導体基板の前記第１の主面上に設けられたアノード電極；
（ｂ）前記半導体基板の前記第１の主面側のほぼ全面の半導体表面領域内に設けられた第１導電型のドリフト領域；
（ｃ）前記第１の主面上のほぼ中央部に設けられ、前記半導体基板と配向がほぼ同一のほぼ矩形形状を有する主ダイオード領域、この主ダイオード領域の各辺に沿って、その外部に設けられた複数の周辺サイド領域、および、前記主ダイオード領域の各コーナ部の外部に設けられた複数の周辺コーナ領域；
（ｄ）前記第１の主面上に、前記主ダイオード領域を取り囲むように設けられたリング状のフィールドプレート、
ここで、前記フィールドプレートは、前記複数の周辺サイド領域の少なくともいずれか一つに於いては、前記半導体表面領域との間にオーミックコンタクト部を有し、前記複数の周辺コーナ領域の各々においては、前記半導体表面領域との間にオーミックコンタクト部を有さない。
【００２８】
１４．前記１２項のパワーダイオードにおいて、前記半導体基板は、シリコン系半導体基板である。
【００２９】
１５．前記１３または１４項のパワーダイオードにおいて、更に以下を含む：
（ｅ）前記半導体基板のほぼ全面であって前記ドリフト領域に設けられたスーパジャンクション構造。
【００３０】
１６．前記１３から１５項のいずれか一つのパワーダイオードにおいて、前記フィールドプレートは、主にアルミニウム系配線層によって構成されている。
【００３１】
１７．前記１５または１６項のパワーダイオードにおいて、前記複数の周辺サイド領域における前記スーパジャンクション構造は、２次元リサーフ構造を有する。
【００３２】
１８．前記１５または１６項のパワーダイオードにおいて、前記複数の周辺サイド領域における前記スーパジャンクション構造は、３次元リサーフ構造を有する。
【００３３】
〔本願における記載形式、基本的用語、用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のパートおよびセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００３４】
更に、本願において、「半導体装置」というときは、主に、各種トランジスタ（能動素子）単体、またはそれらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。このとき、各種単体トランジスタの代表的なものとしては、パワーＭＯＳＦＥＴやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。
【００３５】
なお、本願において、「半導体能動素子」とは、トランジスタ、ダイオード等を指す。
【００３６】
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG（Fluorosilicate Glass）、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノクラスタリングシリカ（Nano-Clustering Silica:NCS）等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜（ポーラス系絶縁膜）、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。
【００３７】
また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。同様に、「ＳｉＣＮ」というときは、特にそうでない旨明示したときを除き、ＳｉＣＮおよびＳｉＣＮＨの両方を含む。
【００３８】
なお、ＳｉＣは、ＳｉＮと類似の性質を有するが、ＳｉＯＮは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多い。
【００３９】
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
【００４０】
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【００４１】
５．「ウエハ」というときは、通常は半導体装置（半導体集積回路装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
【００４２】
６．一般にスーパジャンクション構造は、ある導電型の半導体領域に反対導電型の柱状又は板状のカラム領域をチャージバランスが保たれるように、ほぼ等間隔に挿入したものである。本願において、トレンチフィル方式による「スーパジャンクション構造」に言及するときは、原則として、ある導電型の半導体領域に反対導電型の板状（通常は、平板状であるが屈曲又は屈折していてもよい）の「カラム領域」をチャージバランスが保たれるように、ほぼ等間隔に挿入したものである。実施の形態では、Ｎ型半導体層（たとえばドリフト領域）にＰ型カラムを平行に等間隔を置いて形成されたものについて説明する。また、各部分のＰ型カラムの厚さＷｐ（たとえば、図４）は、その箇所によって相互に相違しても良いが、トレンチフィル方式で製造する場合は、相互に同一の厚さＷｐ（幅）であることが望ましい。これは、トレンチ幅が異なると、埋め込み特性が各部において、相違することとなるからである。
【００４３】
なお、本願に於いて、スーパジャンクション構造を有しないドリフト領域を単一導電型ドリフト領域という場合がある。
【００４４】
スーパジャンクション構造について、「配向」とは、そのスーパジャンクション構造を構成するＰ型カラムまたはＮ型カラムをチップの主面に対応して二次元的に見た場合（チップまたはウエハの主面に平行な面において）の長手方向を指す。
【００４５】
また、「周辺スーパジャンクション領域」とは、アクティブセル領域の周辺外部の領域（例えば、図２のチップ周辺領域２１）、すなわち、周辺終端領域（Ｅｄｇｅ  Ｔｅｒｍｉｎａｔｉｏｎ  Ａｒｅａ）であって、そこに、スーパジャンクション構造が設けられた領域をいう。
【００４６】
更に、本願においては、周辺スーパジャンクション領域の主要な領域において（コーナ等の一部を除く）、空乏層が延びる自由度が、３のものを「３Ｄ（３次元）−Ｒｅｓｕｒｆ（リサーフ）構造」という。また、同自由度が、２のものを「２Ｄ（３次元）−Ｒｅｓｕｒｆ（リサーフ）構造」という。
【００４７】
本願において、リサーフ（Ｒｅｓｕｒｆ：Ｒｅｄｕｃｅｄ  Ｓｕｒｆａｃｅ  Ｆｉｅｌｄ  ）構造に関して、表面リサーフ領域（具体的には「Ｐ−型リサーフ領域」）または「ジャンクションターミネーションエクステンション（Ｊｕｎｃｔｉｏｎ  Ｔｅｒｍｉｎａｔｉｏｎ  Ｅｘｔｅｎｓｉｏｎ）」とは、ドリフト領域の表面領域に形成され、チャネル領域を構成するＰ型ボディ領域（Ｐ型ウエル領域）の端部に連結した同一導電型でそれよりも不純物濃度の低い領域（主接合に逆方向電圧が印加されたときに完全空乏化する程度の濃度である）を言う。通常、セル部を取り巻くようにリング状に形成される。
【００４８】
また、ソース電極端のフィールドプレート（Ｆｉｅｌｄ  Ｐｌａｔｅ）とは、ソース電位又はそれと等価な電位に接続された導電体膜パターンであって、絶縁膜を介してドリフト領域の表面（デバイス面）の上方に延在し、セル部を取り巻く部分を言う。
【００４９】
一方、チップ周辺領域におけるフィールドプレートとは、ほぼリング状のフィールドプレートであって、その下の半導体基板に電気的に接続された物を言う。なお、本願に於いて、「リング状」とは、通常、クローズドループ（このループの形状は、後に説明する一定の条件を満たす限り、ほぼ矩形でも、ほぼ円環、または、ほぼ楕円環でもよい）を成すものを言うが、厳密に閉じている必要はなく、外形的に閉じていれば良い。すなわち、相互に分離した導体のリング状配列であっても良い。
【００５０】
また、本願に於いて、「矩形」または「矩形形状」とは、ほぼ正方形又は長方形の形状を指すが、全体の面積に比して比較的小さな面積を有する凹凸を有しても良いし、ラウンド、面取り処理等がされていても良い。なお、矩形について「配向が同じ」とは、対応する平面図形としての回転対称軸の少なくとも一つが、ほぼ同じであることを指す。言い換えれば、対応する辺同士がほぼ平行であることを言う。
【００５１】
更に、フローティングフィールドリング（Ｆｌｏａｔｉｎｇ  Ｆｉｅｌｄ  Ｒｉｎｇ）またはフィールドリミッティングリング（Ｆｉｅｌｄ  Ｌｉｍｉｔｉｎｇ  Ｒｉｎｇ）とは、ドリフト領域の表面（デバイス面）にＰ型ボディ領域（Ｐ型ウエル領域）とは分離して設けられ、それと同一導電形を有するとともに類似した濃度（主接合に逆方向電圧が印加されたときに完全空乏化しない程度の濃度である）を有し、リング状にセル部を1重又は多重に取り巻く不純物領域または不純物領域群を言う。
【００５２】
また、本願において「ローカルチャージバランスを保つ」とは、たとえばチップ主面を平面的に見たとき、カラムの厚さ（Ｗｐ，Ｗｎ）程度の距離の範囲において、チャージバランスが取れていることをいう。
【００５３】
〔実施の形態の詳細〕
実施の形態について更に詳述する。以下、実施の形態の詳細については、複数のパートに分けて説明する。特に断らない限り、引用する「セクション」、「実施の形態」等は、原則として同一のパートに属するもの指す。
【００５４】
各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【００５５】
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
【００５６】
なお、各図に示すＰ型カラムの数は、図示の都合上、たとえば、周辺サイド領域等に関して、３か５本程度を示したが、実際は１０本程度を超える場合もある（因みに、チップ全体のＰ型カラムの数は、通常、数百本から数千本と考えられるが、図示の都合上、少ない本数で代表させている）。ここに示す例は、耐圧が数百ボルト程度のものを例にとり説明する。以下の例では、一例として数百ボルト程度（具体的には、たとえば６００ボルト程度）の耐圧の製品を例にとり説明する。
【００５７】
なお、本願発明者等によるスーパジャンクション構造を有するＭＯＳＦＥＴ等に関する特許出願としては、前記の公開特許（日本特開２０１１−１０８９０６号）のほか、たとえば日本特願第２０１０−１０９９５７号（日本出願日２０１０年５月１２日）、日本特願第２０１０−８１９０５号（日本出願日２０１０年３月３１日）、日本特願第２０１０−１１６４６６号（日本出願日２０１０年５月２０日）、日本特願第２０１０−２９２１１７号（日本出願日２０１０年１２月２８日）、日本特願第２０１０−２９２１１９号（日本出願日２０１０年１２月２８日）、日本特願第２０１０−２９２１１８号（日本出願日２０１０年１２月２８日）等がある。
【００５８】
１．本願の一実施の形態のパワーＭＯＳＦＥＴ（パワー系半導体能動素子）の一例（２次元リサーフ構造）のデバイス構造（基本構造）等の説明（主に図１から図７）
この例では、シリコン系半導体基板に作られたプレーナ型パワーＭＯＳＦＥＴであって、ソースドレイン耐圧６００ボルト程度のものに例をとり具体的に説明する（プレーナ型パワーＭＯＳＦＥＴについては、以下のセクションでも同じ）が、その他の耐圧値を有するパワーＭＯＳＦＥＴその他のデバイスにも適用できることは言うまでもない。
【００５９】
なお、本願に於いては、詳細の平面構造等を説明する場合、図３のように、一つのチップコーナ部を例に取り説明するが、各コーナ部は、配向が異なるもののほぼ同一のレイアウトをしているので、特定のコーナ部についてした説明は、他のコーナ部についても基本的に当てはまる。
【００６０】
図１は本願の一実施の形態のパワーＭＯＳＦＥＴ（パワー系半導体能動素子）の一例（２次元リサーフ構造）のデバイス構造（基本構造）等を説明するための半導体チップの全体上面図（主に表面）である。図２は図１のメタル電極下の状況を説明するための前記半導体チップの全体上面図（主に不純物領域構造）である。図３は図２（図１）のチップコーナ部切出領域Ｒ１に対応するチップ上面部分模式拡大図である。図４は図３のＡ−Ａ’断面（図１のアクティブセル部＆チップ端部切出し領域Ｒ３に関するＡ−Ａ’断面にもほぼ対応する）に対応する模式的チップ断面図である。図５は図３より現実のものに近い図２（図１）のチップコーナ部切出領域Ｒ１に対応するチップ上面部分拡大図である。図６は図１のアクティブセル部切出領域Ｒ２のＢ−Ｂ’断面に対応するチップ断面図である。図７は図４よりも現実のものに近い図１のアクティブセル端部＆チップ端部切出し領域Ｒ４のＣ−Ｃ’ 断面に対応するチップ断面図である。これらに基づいて、本願の一実施の形態のパワーＭＯＳＦＥＴ（パワー系半導体能動素子）の一例（２次元リサーフ構造）のデバイス構造（基本構造）等を説明する。
【００６１】
まず、チップ（通常、数ミリメートル角）の上面の模式的なレイアウトを説明する。図１および図２に示すように、正方形又は長方形（すなわち、矩形）の板状のシリコン系半導体基板（個々のチップ２に分割する前はウエハ１である）上に素子を形成したパワーＭＯＳＦＥＴ素子チップ２は、デバイス主面１ａ（第１の主面）上の中央部にあるメタルソース電極５（アルミニウム系電極）が主要な面積を占めている。メタルソース電極５の下方には、アクティブセル領域４が設けられており、その外端部は、Ｐ型主接合６（Ｐボディ領域の外縁部）となっている。なお、アクティブセル領域４の外部であるチップの周辺をチップ周辺領域２１という。
【００６２】
Ｐ型主接合６の内側は、アクティブセル領域４の繰り返し構造部４ｒとなっている。リング状のＰ型主接合６の外側には、同じくリング状のＰ−型表面リサーフ領域８および、周辺スーパジャンクション領域（周辺のドリフト領域１１に線状のＰカラム１２ｐとその間のＮ型ドリフト領域１１ｎがほぼ等間隔で周期的に配列された領域、又は、その集合領域。）が設けられている。ここで、Ｐ−型表面リサーフ領域８の外端は、たとえば周辺スーパジャンクション領域の外端の近傍にある。なお、この例では、周辺スーパジャンクション領域は、それぞれ４個ずつの周辺サイド領域１６ａ，１６ｂ，１６ｃ，１６ｄおよび周辺コーナ領域１７ａ，１７ｂ，１７ｃ，１７ｄから構成されている。
【００６３】
更にその周りには、アルミニウム系メタルガードリング３が設けられており、アルミニウム系メタルガードリング３とメタルソース電極５の間には、ポリシリコンゲート電極を外部に取り出すためのメタルゲート電極７（メタルゲート配線７ｗを含む）、およびメタルソース電極外周部５ｐ（ソース電極端のフィールドプレート部）が設けられている。なお、この図１（図２および図３についても同じ）では、周辺終端領域（Ｅｄｇｅ  Ｔｅｒｍｉｎａｔｉｏｎ  Ａｒｅａ）の構造をわかりやすくするために、誇張して幅広く描いている。
【００６４】
次に、チップ２の平面的の拡散構造（不純物ドープ構造）、デバイスレイアウトを説明する。図２に示すように、チップ２の中央部には、アクティブセル領域４（この下部には、アクティブセル部スーパジャンクション構造がある）が設けられており、その内部には、多数の線状ポリシリコンゲート電極１５が設けられている。更に、アクティブセル領域４の外縁部であり、それの周囲を取り囲むリング状Ｐ型主接合６の外部には、Ｐ型主接合６に連結して、アクティブセル領域４を取り囲むリング状Ｐ−型表面リサーフ領域８が設けられている。
【００６５】
次に、アクティブセル部スーパジャンクション構造の周辺のスーパジャンクション構造、すなわち、周辺スーパジャンクション領域について説明する。周辺サイド領域１６ａ、１６ｃには、それぞれアクティブセル部スーパジャンクション構造と連結せず、これと直交する配向を有するスーパジャンクション構造が設けられている。一方、周辺サイド領域１６ｂ、１６ｄには、それぞれアクティブセル部スーパジャンクション構造と連結せず、それと同じ周期性と配向を有するスーパジャンクション構造が設けられている。なお、このカラムレイアウトでは、各周辺コーナ領域１７ａ，１７ｂ，１７ｃ，１７ｄは、それらの左又は右の周辺サイド領域１６ｂ、１６ｄの延長領域となっている。
【００６６】
次に、図１のチップコーナ部切出領域Ｒ１の部分に対応する図２の模式的な（Ｐカラム１２ｐの数を実際より減らして、各要素間の関係を明確にしたものである）拡大図を図３に示す。図３に示すように、Ｐ−型表面リサーフ領域８の外端は、全周に渡って、周辺スーパジャンクション領域の外端の近傍にある。図１に示すように、アクティブセル領域内の繰り返し構造部４ｒには、Ｐ＋ボディコンタクト領域２３（図６参照）とポリシリコンゲート電極１５とが交互に繰り返す周期構造（１次元周期構造）が設けられている。更に、周辺スーパジャンクション領域（図１）には、アクティブセル領域４を取り巻くように、リング状のフィールドプレート３０（チップ周辺領域におけるメタルフィールドプレート）が設けられている。また、フィールドプレート３０には、ほぼ矩形のアクティブセル領域４の辺に沿って、ほぼ平衡に延びるフィールドプレートコンタクト部９（コンタクト溝またはコンタクトホール）が設けられている。一方、フィールドプレート３０の周辺コーナ領域１７ｂ（１７ａ，１７ｃ，１７ｄ）内の部分には、フィールドプレートコンタクト部９が設けられていない。これは、等電位面の分布が比較的平坦な周辺サイド領域１６ａ（１６ｂ，１６ｃ，１６ｄ）において、コンタクト部９を介して得られたポテンシャルを周辺コーナ領域１７ｂ（１７ａ，１７ｃ，１７ｄ）上のフィールドプレート３０に供給するためである。
【００６７】
次に、図３のＡ−Ａ’断面を図４に示す。図４に示すように、チップ２の裏面１ｂのＮ＋ドレイン領域２５（Ｎ型単結晶シリコン基板）の表面には、メタル裏面ドレイン電極２４が設けられており、Ｎ＋ドレイン領域２５の上方は、ドリフト領域１１となっており、Ｎカラム１２ｎ、Ｐカラム１２ｐ（Ｐ型ドリフト領域）、Ｎ型ドリフト領域１１ｎ等から構成されている。ドリフト領域１１の表面領域には、Ｐ型主接合６（Ｐウエル、Ｐボディ領域またはその外縁部）が設けられており、Ｐボディ領域６内には、Ｎ＋ソース領域２６、Ｐ＋ボディコンタクト領域２３等が設けられている。Ｐ型主接合６の外部には、それに連結して、Ｐ−型表面リサーフ領域８が設けられており、チップ２の端部のＮ型ドリフト領域１１ｎの表面領域には、Ｎ＋チャンネルストップ領域３１、Ｐ＋チップ周辺コンタクト領域３２等が設けられている。一対のＮ＋ソース領域２６間の半導体表面には、ゲート絶縁膜２７を介して、ポリシリコンゲート電極１５が設けられており、このポリシリコンゲート電極１５およびフィールド絶縁膜３４上には、層間絶縁膜２９が設けられている。この層間絶縁膜２９上には、メタルソース電極５、メタルガードリング３等のアルミニウム系電極膜が形成されており、それぞれＮ＋ドレイン領域２５、Ｐ＋ボディコンタクト領域２３（セル領域のコンタクト部１４を介して）およびＮ＋チャンネルストップ領域３１（チップ周辺コンタクト部１９すなわち、周辺リセス部を介して）、Ｐ＋チップ周辺コンタクト領域３２等と電気的に接続されている。なお、Ｎカラム１２ｎの幅Ｗｎ（厚さ）、およびＰカラム１２ｐの幅Ｗｐ（厚さ）は、たとえば、それぞれ６マイクロメートル程度および４マイクロメートル程度である。また、Ｎカラム１２ｎの不純物濃度は、たとえば、３．３ｘ１０１５/ｃｍ３程度（たとえば、燐）であり、Ｐカラム１２ｐの不純物濃度は、たとえば、５．０ｘ１０１５/ｃｍ３程度（たとえば、ボロン）である。
【００６８】
ここで、この例では、メタルソース電極５とメタルガードリング３間には、これらと同層のアルミニウム系電極膜等で構成された、ほぼリング状のメタルフィールドプレート３０が設けられており、このメタルフィールドプレート３０は、コンタクト部９を介して、半導体基板２の表面１ａに設けられたコンタクト領域１８に電気的に接続されている（すなわち、オーミックコンタクトされている）。
【００６９】
なお、この例におけるドリフト領域１１の一部は、たとえば、Ｎ型エピタキシャル領域１０ｎで構成されたＮ型ドリフト領域１１ｎ（すなわち、Ｎカラム領域１２ｎ）と、Ｐ型エピタキシャル領域１０ｐで構成されたＰ型ドリフト領域１１ｐ（すなわち、Ｐカラム領域１２ｐ）とが交互に配列されたスーパジャンクション構造となっている。一方、他の一部は、単一導電型、たとえば、Ｎ型エピタキシャル領域１０ｎで構成されたＮ型ドリフト領域１１ｎから構成されている。
【００７０】
次に、図３の平面図を現実のデバイスに近づけたものを図５に示す。図５に示すように、この図の例では、構成は、ほぼ同じであるが、リング状のメタルフィールドプレート３０が複数（２本）になっている。現実的には、２本から５本程度が良いと考えられる。
【００７１】
次に、図５に対応して、図１のアクティブセル部切出領域Ｒ２のデバイス断面図を図６に示す。図６に示すように、チップ２の裏面１ｂのＮ＋ドレイン領域２５（Ｎ型単結晶シリコン基板）の表面には、メタル裏面ドレイン電極２４が設けられており、Ｎ＋ドレイン領域２５の上方は、ドリフト領域１１となっており、Ｎカラム１２ｎ（Ｎ型ドリフト領域１１ｎ）、Ｐカラム１２ｐ（Ｐ型ドリフト領域１１ｐ）から構成されている。ドリフト領域１１の表面領域には、Ｐボディ領域６が設けられており、Ｐボディ領域６内には、Ｎ＋ソース領域２６、Ｐ＋ボディコンタクト領域２３等が設けられている。一対のＮ＋ソース領域２６間の半導体表面には、ゲート絶縁膜２７を介して、ポリシリコンゲート電極１５が設けられており、このポリシリコンゲート電極１５上には、層間絶縁膜２９が設けられている。この層間絶縁膜２９上には、メタルソース電極５等のアルミニウム系電極膜が形成されており、Ｎ＋ドレイン領域２５およびＰ＋ボディコンタクト領域２３と電気的に接続されている。
【００７２】
次に、図５に対応して、図１のアクティブセル端部＆チップ端部切出し領域Ｒ４のデバイス断面図を図７に示す。図７に示すように、図４とほぼ同じであるが、この図の例では、メタルフィールドプレート３０が複数になっているほか、ポリシリコンゲート電極１５を、ゲートコンタクト部２２を介してメタルゲート配線７ｗに接続するためのポリシリコンゲート電極引き出し部１５ｃが示されている。また、Ｐ型主接合６の外端部の半導体基板２の表面領域には、メタルソース電極外周部５ｐ（ソース電極端のフィールドプレート部）をコンタクト部４２を介して電気的に接続するためのＰ＋ボディコンタクト領域２３ｐが設けられている。
【００７３】
２．本願の前記一実施の形態のパワーＭＯＳＦＥＴ（パワー系半導体能動素子）に関する製造プロセスの説明（主に図８から図２２）
このセクションでは、セクション１の構造に対応するプロセスを説明するが、他の構造においても、これらの工程は基本的に共通しているので、他の構造については、原則として以下の記載を繰り返さない。
【００７４】
図８は本願の前記一実施の形態のパワーＭＯＳＦＥＴ（パワー系半導体能動素子）に関する製造プロセスを説明する図４に対応する製造工程途上の模式的チップ断面図（トレンチ形成工程）である。図９は本願の前記一実施の形態のパワーＭＯＳＦＥＴ（パワー系半導体能動素子）に関する製造プロセスを説明する図４に対応する製造工程途上の模式的チップ断面図（トレンチ形成用ハードマスク除去工程）である。図１０は本願の前記一実施の形態のパワーＭＯＳＦＥＴ（パワー系半導体能動素子）に関する製造プロセスを説明する図４に対応する製造工程途上の模式的チップ断面図（トレンチフィル工程）である。図１１は本願の前記一実施の形態のパワーＭＯＳＦＥＴ（パワー系半導体能動素子）に関する製造プロセスを説明する図４に対応する製造工程途上の模式的チップ断面図（平坦化工程）である。図１２は本願の前記一実施の形態のパワーＭＯＳＦＥＴ（パワー系半導体能動素子）に関する製造プロセスを説明する図４に対応する製造工程途上の模式的チップ断面図（Ｐ−型表面リサーフ領域導入工程）である。図１３は本願の前記一実施の形態のパワーＭＯＳＦＥＴ（パワー系半導体能動素子）に関する製造プロセスを説明する図４に対応する製造工程途上の模式的チップ断面図（フィールド絶縁膜パターニング工程）である。図１４は本願の前記一実施の形態のパワーＭＯＳＦＥＴ（パワー系半導体能動素子）に関する製造プロセスを説明する図４に対応する製造工程途上の模式的チップ断面図（Ｐボディ領域導入工程）である。図１５は本願の前記一実施の形態のパワーＭＯＳＦＥＴ（パワー系半導体能動素子）に関する製造プロセスを説明する図４に対応する製造工程途上の模式的チップ断面図（ゲート酸化膜形成工程）である。図１６は本願の前記一実施の形態のパワーＭＯＳＦＥＴ（パワー系半導体能動素子）に関する製造プロセスを説明する図４に対応する製造工程途上の模式的チップ断面図（ゲートポリシリコン膜形成工程）である。図１７は本願の前記一実施の形態のパワーＭＯＳＦＥＴ（パワー系半導体能動素子）に関する製造プロセスを説明する図４に対応する製造工程途上の模式的チップ断面図（ゲート加工工程）である。図１８は本願の前記一実施の形態のパワーＭＯＳＦＥＴ（パワー系半導体能動素子）に関する製造プロセスを説明する図４に対応する製造工程途上の模式的チップ断面図（Ｎ＋ソース領域導入工程）である。図１９は本願の前記一実施の形態のパワーＭＯＳＦＥＴ（パワー系半導体能動素子）に関する製造プロセスを説明する図４に対応する製造工程途上の模式的チップ断面図（層間絶縁膜形成工程）である。図２０は本願の前記一実施の形態のパワーＭＯＳＦＥＴ（パワー系半導体能動素子）に関する製造プロセスを説明する図４に対応する製造工程途上の模式的チップ断面図（コンタクト溝等形成工程）である。図２１は本願の前記一実施の形態のパワーＭＯＳＦＥＴ（パワー系半導体能動素子）に関する製造プロセスを説明する図４に対応する製造工程途上の模式的チップ断面図（半導体基板エッチング＆Ｐ＋ボディコンタクト領域導入工程）である。図２２は本願の前記一実施の形態のパワーＭＯＳＦＥＴ（パワー系半導体能動素子）に関する製造プロセスを説明する図４に対応する製造工程途上の模式的チップ断面図（アルミニウム系メタル電極膜形成工程）である。これらに基づいて、本願の前記一実施の形態のパワーＭＯＳＦＥＴ（パワー系半導体能動素子）に関する製造プロセスの一例を説明する。
【００７５】
まず、図８に示すように、たとえばアンチモンをドープ（たとえば１０１８から１０１９/ｃｍ３のオーダ程度）したＮ型シリコン単結晶基板２５（ここでは、たとえば、２００φウエハ、なお、ウエハ径は、１５０φ、３００φでも４５０φでもよい）上に、たとえば、厚さ４５マイクロメートル程度の燐ドープＮエピタキシャル層１０ｎ（ドリフト領域、濃度としては、たとえば１０１５/ｃｍ３のオーダ程度である。この領域は、Ｎ型ドリフト領域１１ｎとなる部分であり、一部はＮカラム１２ｎでもある）を形成した半導体ウエハ１を準備する。この半導体ウエハ１のデバイス面１ａ（裏面１ｂの反対の主面）上に、たとえばＰ−ＴＥＯＳ（Ｐｌａｓｍａ−Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）等からなるＰ型カラム用トレンチ形成用ハードマスク膜３３を形成する。次に、図８に示すように、Ｐ型カラム用トレンチ形成用ハードマスク膜３３をマスクとして、Ｎエピタキシャル層１０ｎ等をドライエッチングすることにより、Ｐ型カラム用トレンチ２０を形成する。ドライエッチング雰囲気としては、たとえば、Ａｒ，ＳＦ６，Ｏ２等を主要なガス成分として含む雰囲気を例示することができる。ドライエッチング深さの範囲としては、たとえば、４０から５５マイクロメートル程度を例示することができる。なお、Ｐ型カラム用トレンチ２０はＮ型シリコン単結晶基板２５に到達していることが望ましい。ただし、到達していなくとも、近接していればよい。
【００７６】
次に図９に示すように、不要になったハードマスク膜３３を除去する。
【００７７】
次に、図１０に示すように、Ｐ型カラム用トレンチ２０に対して、埋め込みエピタキシャル成長（トレンチ内エピタキシャル埋め込み方式）を実行し、Ｐ型埋め込みエピタキシャル層１０ｐ（ドーパントは、ボロンであり、濃度としては、たとえば１０１５/ｃｍ３のオーダ程度）を形成する。このＰ型エピタキシャル領域１０ｐは、Ｐ型ドリフト領域１１ｐとなる部分であり、たま、Ｐカラム１２ｐでもある。埋め込みエピタキシャル成長の条件としては、たとえば、処理圧力：たとえば１．３ｘ１０４パスカルから１．０ｘ１０５パスカル程度、原料ガス：四塩化珪素、トリクロロシラン、ジクロロシラン、またはモノシラン等を例示することができる。
【００７８】
次に、図１１に示すように、平坦化工程、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）により、Ｐ型カラム用トレンチ２０外のＰ型埋め込みエピタキシャル層１０ｐを除去するとともに、半導体ウエハ１の表面１ａを平坦化する。なお、ここでは、スーパジャンクション構造は、トレンチフィル方式のほか、マルチエピタキシャル方式で形成してもよい。
【００７９】
次に、図１２に示すように、半導体ウエハ１の表面１ａのほぼ全面に熱酸化により、シリコン酸化膜３４（フィールド絶縁膜）を形成し、その上に、リソグラフィによりＰ−型リサーフ領域導入用レジスト膜３５を形成する。フィールド絶縁膜３４の厚さとしては、たとえば、３５０ｎｍ程度を例示することができる。
【００８０】
続いて、Ｐ−型リサーフ領域導入用レジスト膜３５をマスクとして、イオン注入（たとえばボロン）により、Ｐ−型表面リサーフ領域８を導入する。このイオン注入条件としては、イオン種：ボロン、注入エネルギ：たとえば２００ｋｅＶ程度、ドーズ量：たとえば１ｘ１０１１/ｃｍ２から１ｘ１０１２/ｃｍ２程度を好適な範囲として例示することができる。その後、不要になったレジスト膜３５を全面除去する。
【００８１】
次に、図１３に示すように、半導体ウエハ１の表面１ａ上に、リソグラフィによりシリコン酸化膜エッチング用レジスト膜３６を形成する。続いて、これをマスクとして、たとえば、フルオロカーボン系のエッチングガス等を用いたドライエッチングにより、フィールド絶縁膜３４をパターニングする。その後、不要になったレジスト膜３６を全面除去する。
【００８２】
次に、図１４に示すように、半導体ウエハ１の表面１ａ上に、リソグラフィによりＰボディ領域導入用レジスト膜３７を形成する（通常、この前に、半導体ウエハ１の表面１ａ上に、たとえば１０ｎｍ程度の熱酸化膜等のイオン注入保護膜を形成しておくが、図示が煩雑になるため省略する。他の部分においても同じ）。続いて、Ｐボディ領域導入用レジスト膜３７をマスクとして、イオン注入により、Ｐ型ボディ領域６を導入する。このイオン注入条件としては、（１）第１ステップ：イオン種：ボロン、注入エネルギ：たとえば２００ｋｅＶ程度、ドーズ量：たとえば１０１３/ｃｍ２のオーダ程度、（２）第１ステップ：イオン種：ボロン、注入エネルギ：たとえば７５ｋｅＶ程度、ドーズ量：たとえば１０１２/ｃｍ２のオーダ程度を好適な範囲として例示することができる（濃度としては、たとえば１０１７/ｃｍ３のオーダ程度）。その後、不要になったレジスト膜３７を全面除去する。
【００８３】
次に、図１５に示すように、半導体ウエハ１の表面１ａに、ゲート酸化膜２７（ゲート絶縁膜）を形成する。ゲート絶縁膜２７の厚さとしては、耐圧にもよるが、たとえば、５０ｎｍから２００ｎｍ程度を例示することができる。成膜方法としては、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）や熱酸化等を例示することができる。なお、ゲート酸化前のウエハ洗浄としては、たとえば第1洗浄液、すなわち、アンモニア：過酸化水素：純水＝１：１：５（体積比）、及び第２洗浄液、すなわち、塩酸：過酸化水素：純水＝１：１：６（体積比）を用いてウエット洗浄を適用することができる。
【００８４】
次に、図１６に示すように、ゲート酸化膜２７上に、ゲート電極用ポリシリコン膜１５（厚さとしては、たとえば２００ｎｍから８００ｎｍ程度）を、たとえば低圧ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）により形成する。
【００８５】
次に、図１７に示すように、ドライエッチングによりゲート電極１５をパターニングする。
【００８６】
次に、図１８に示すように、リソグラフィによりＮ＋ソース領域導入用レジスト膜３８を形成し、それをマスクとして、イオン注入により、Ｎ＋ソース領域２６、チップエッジ部のＮ＋チャネルストッパ領域３１を導入する。このイオン注入条件としては、イオン種：砒素、注入エネルギ：たとえば４０ｋｅＶ程度、ドーズ量：たとえば１０１５/ｃｍ２のオーダ程度を好適な範囲として例示することができる（濃度としては、たとえば１０２０/ｃｍ３のオーダ程度）。その後、不要になったレジスト膜３８を全面除去する。
【００８７】
次に、図１９に示すように、半導体ウエハ１の表面１ａのほぼ全面にＰＳＧ（Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ−Ｇｌａｓｓ）膜２９（層間絶縁膜）をＣＶＤ等により成膜する。なお、層間絶縁膜２９としては、ＰＳＧ膜のほか、ＢＰＳＧ膜，ＴＥＯＳ膜，ＳＯＧ膜，ＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）シリコン酸化膜、あるいは、ＰＳＧ膜および、これらの膜の内、複数の膜の積層膜でもよい。層間絶縁膜２９のトータル厚さとしては、たとえば、９００ｎｍ程度を好適な例として示すことができる。
【００８８】
次に、図２０に示すように、半導体ウエハ１の表面１ａ上に、ソースコンタクトホール開口用レジスト膜４１を形成し、それをマスクとして、ドライエッチングにより、ソースコンタクトホール１４、フィールドプレートコンタクト部９（コンタクト溝またはコンタクトホール）、チップ周辺コンタクト部１９（周辺リセス部）等を開口する。続いて、不要になったレジスト膜４１を全面除去する。
【００８９】
次に、図２１に示すように、シリコン基板をエッチングした後、イオン注入により、ソース部のＰ＋ボディコンタクト領域２３、チップ周辺領域２１におけるフィールドプレートのコンタクト領域１８およびＰ＋チップ周辺コンタクト領域３２を導入する。このイオン注入条件としては、イオン種：ＢＦ２、注入エネルギ：たとえば３０ｋｅＶ程度、ドーズ量：たとえば１０１５/ｃｍ２のオーダ程度を好適な範囲として例示することができる（濃度としては、たとえば１０１９/ｃｍ３のオーダ程度）。
【００９０】
次に、図２２に示すように、たとえばＴｉＷ等のバリア・メタル膜を介して、アルミニウム系金属層をスパッタリング等により成膜して、パターニングすることにより、メタルソース電極５、メタルフィールドプレート３０、ガードリング電極３等を形成する。
【００９１】
この後、必要であれば、たとえば、無機系ファイナルパッシベーション膜や有機系無機系ファイナルパッシベーション膜等のファイナルパッシベーション膜を上層に形成して、パッド開口およびゲート開口を開口する。ファイナルパッシベーション膜としては、無機系ファイナルパッシベーション膜または有機系無機系ファイナルパッシベーション膜等の単層膜のほか、下層の無機系ファイナルパッシベーション膜上に有機系無機系ファイナルパッシベーション膜等を積層しても良い。
【００９２】
次に、バックグラインディング処理を施し、元のウエハ厚さ（たとえば７５０マイクロメートル程度）をたとえば８０から２８０マイクロメートル程度（すなわち、３００マイクロメートル未満）まで薄くする。
【００９３】
更に、ウエハ１の裏面１ｂにメタル裏面ドレイン電極２４（図４、及び図６参照）をスパッタリング成膜により、成膜する。裏面メタル電極膜２４は、ウエハ１に近い側から、たとえば、裏面チタン膜（金およびニッケルの拡散防止層）、裏面ニッケル膜（チップボンディング材との接着層）、裏面金膜（ニッケルの酸化防止層）等からなる。その後、個々のチップに分割し、封止樹脂でトランスファーモールド等を施すと、パッケージされたデバイスとなる。
【００９４】
３．本願の前記一実施の形態のパワーＭＯＳＦＥＴ（パワー系半導体能動素子）のドリフト領域の構造に関する変形例（単一導電型ドリフト領域）の説明（主に図２３）
セクション１およびセクション２では、スーパジャンクション構造を有するパワー系半導体能動素子について、チップ周辺領域におけるメタルフィールドプレート等の適用を具体的に説明したが、通常の単一導電型ドリフト領域を有するパワー系半導体能動素子についても同様に適用できることは言うまでもない。このセクションでは、その一例について簡単に説明する。
【００９５】
図２３は本願の前記一実施の形態のパワーＭＯＳＦＥＴ（パワー系半導体能動素子）のドリフト領域の構造に関する変形例（単一導電型ドリフト領域）を説明するための図４に対応する模式的チップ断面図である。これに基づいて、本願の前記一実施の形態のパワーＭＯＳＦＥＴ（パワー系半導体能動素子）のドリフト領域の構造に関する変形例（単一導電型ドリフト領域）を説明する。
【００９６】
図２３に示すように、この例は、図４の例と基本的に同じであるが、スーパジャンクション構造や、スーパジャンクション構造を補強するためのＰ−型表面リサーフ領域８（通常のＰ型主接合６についてのジャンクションエクステンションとして、有ってもよい）がない点が異なっている。すなわち、先に説明したチップ周辺領域２１におけるメタルフィールドプレート３０と、そのコンタクト部９をアクティブセル領域４の片に沿った部分に制限する構成は、アクティブセル領域４およびチップ周辺領域２１にスーパジャンクション構造を有するデバイスにも有効であるが、同時に、アクティブセル領域４およびチップ周辺領域２１にスーパジャンクション構造を有さないデバイス（単一導電型ドリフト領域によるデバイス）にも有効である。なお、言うまでもないことであるが、アクティブセル領域４およびチップ周辺領域２１のいずれか一つの領域に、スーパジャンクション構造を有するデバイスにも有効である。
【００９７】
なお、このことは、以下の各セクションの変形例に関しても同様に当てはまり、また、他のパワー系デバイス（ＩＧＢＴ、パワーダイオード等）にもそのまま当てはまる。
【００９８】
４．本願の前記一実施の形態のパワーＭＯＳＦＥＴ（パワー系半導体能動素子）の周辺領域（終端領域）におけるフィールドプレートに関する変形例等の説明（主に図２４から図２７）
セクション１から３では、主に、チップ周辺領域におけるメタルフィールドプレートの数が、主に１又は２の例を具体的に説明したが、この数は、１又は２に限らず、任意の数に設定することができる。このセクションでは、４本の例を具体的に説明する。
【００９９】
このセクションの図面では、原則として、スーパジャンクション構造の表示を省略している。これは、先にセクション３で説明したように、メタルフィールドプレート３０と、そのコンタクト部９をアクティブセル領域４の片に沿った部分に制限する構成は、スーパジャンクション構造を有さないデバイスにも適用できるほか、図面が煩雑になるからである。
【０１００】
（１）フィールドプレート基本構造の詳細説明（主に図２４および図２５）
このサブセクションは、図３の詳細説明であるほか、図３に対する変形例と見ることもできる。
【０１０１】
図２４は本願の前記一実施の形態のパワーＭＯＳＦＥＴ（パワー系半導体能動素子）の周辺領域（終端領域）におけるフィールドプレートに関する変形例（多数フィールドプレート）等を説明するための図３に対応するチップ上面部分模式拡大図である。図２５は図２４のＸ−Ｘ’断面に対応するチップ上部模式部分断面図である。これらに基づいて、本願の前記一実施の形態のパワーＭＯＳＦＥＴ（パワー系半導体能動素子）の周辺領域（終端領域）におけるフィールドプレートに関する変形例等（フィールドプレート基本構造の詳細）を説明する。
【０１０２】
図２４に示すように、この例は、図３とほぼ同じであるが、チップ周辺領域２１におけるメタルフィールドプレート３０の数が４（複数）となっている点が異なる。また、メタルフィールドプレート３０の周辺コーナ領域１７ｂ（１７ａ，１７ｃ，１７ｄ）における平面形状は、半導体チップ又は周辺コーナ領域の対角線４０に関して、線対称にするのが、ポテンシャルの局所的に歪みを発生させない点で耐圧の観点から有利である。更に、外に向かって凸のラウンド形状とするのが、同様な観点から有利である。ただし、それに限定されるものではない。
【０１０３】
なお、フィールドプレートの平面形状について、「線対称」というときは、マクロ的な対象性を言っているのであって、ミクロ的な対象性（線幅と同程度又はそれ以下の領域での対象性）を要求するものではない。
【０１０４】
次に、図４、図７、図２３等のコンタクト領域１８の周辺の構造を説明するために、図２４のＸ−Ｘ’断面を図２５に示す。図３、図４、図７等では、コンタクト領域１８は、Ｐカラム領域１２ｐ上にあるように描かれているが、図２５に示すように、コンタクト領域１８は、必ずしもＰカラム領域１２ｐ上にある必要はなく、同一のメタルフィールドプレート３０に属するコンタクト領域１８は、近接するアクティブセル領域４の辺からほぼ同一距離（「同一距離条件」）にあればよい。従って、実質的に同一距離条件を満たす限り、コンタクト領域１８は、Ｐカラム領域１２ｐ上のほか、Ｎカラム領域１２ｎ上でもよいし、隣接するＰカラム領域１２ｐおよびＮカラム領域１２ｎを跨ぐように形成されても良い。
【０１０５】
また、同一のメタルフィールドプレート３０に属する複数のコンタクト領域１８に関して言えば、実質的に同一距離条件を満たす限り、両方のコンタクト領域１８をＰカラム領域１２ｐ上に置いても良いし、Ｎカラム領域１２ｎ上に置いても良い。更に、実質的に同一距離条件を満たす限り、一方のコンタクト領域１８をＰカラム領域１２ｐ上に置き、他の一つのコンタクト領域１８をＮカラム領域１２ｎ上に置いても良い。
【０１０６】
また、各周辺サイド領域１６ａ，１６ｂ，１６ｃ，１６ｄについて言えば、全ての周辺サイド領域１６ａ，１６ｂ，１６ｃ，１６ｄにコンタクト部９を置くことは、必ずしも必要ではなく、少なくとも一つの周辺サイド領域１６ａ，１６ｂ，１６ｃ，１６ｄに有ればよい。しかし、コンタクト部９が、たとえば周辺サイド領域１６ａのみにあるよりも、周辺サイド領域１６ａ，１６ｃの両方に有る方が、ポテンシャルの応答は改善される。更に、周辺サイド領域１６ａ，１６ｃの両方にのみ有るよりも、周辺サイド領域１６ａ，１６ｂ，１６ｃ，１６ｄの全部に有る方が、ポテンシャルの応答は更に改善される。
【０１０７】
また、一つの周辺サイド領域１６ａ（１６ｂ，１６ｃ，１６ｄ）について言えば、コンタクト部９は、その全長さに亘ってある必要は、必ずしもなく、一部長さについてあればよい。しかし、できるだけ長い方が、ポテンシャルの応答は改善される。
【０１０８】
次に、Ｐ−型表面リサーフ領域８について説明する。図２５に示すように、Ｐ−型表面リサーフ領域８は、半導体基板２の表面領域に於いて、耐圧が低下するのを防止する効果を有するものであるが、もちろん、必須の要素ではない。また、図３、図４、図７等では、作図上、平坦な深さの不純物ドープ領域として示したが、Ｐ−型表面リサーフ領域８は、必ずしも、このような形状を呈する必要はない。たとえば、Ｐ−型表面リサーフ領域８’のように、Ｎカラム領域１２ｎ上において、Ｎ反転していても良い。すなわち、熱酸化、表面熱処理等により、半導体基板２の表面１ａのボロンは、幾分、シリコン酸化膜等により消費される（吸収される）傾向にあるが、その結果、Ｐカラム領域１２ｐ上端の幅が細くなると、そこで、耐圧が低下することとなる。これに対して、Ｐ−型表面リサーフ領域８’のような場合には、Ｐカラム領域１２ｐ上端の幅が太くなっているので、Ｐカラム領域１２ｐ上端で耐圧が低下することはない。すなわち、Ｐ−型表面リサーフ領域８のように、所定の領域に一様に追加の不純物を導入しておけば、熱処理プロセスにより、一部のボロンが消費されても、Ｐ−型表面リサーフ領域８’のようになることで、Ｐカラム領域１２ｐ上端の幅が細くなることを防止することができる。
【０１０９】
（２）ドット状コンタクト方式（主に図２６）
この例は、図２４（図３又は図５）のコンタクト部９等に対する変形例である。
【０１１０】
図２６は本願の前記一実施の形態のパワーＭＯＳＦＥＴ（パワー系半導体能動素子）の周辺領域（終端領域）におけるフィールドプレートに関する変形例（ドット状コンタクト）等を説明するための図３に対応するチップ上面部分模式拡大図である。これに基づいて、本願の前記一実施の形態のパワーＭＯＳＦＥＴ（パワー系半導体能動素子）の周辺領域（終端領域）におけるフィールドプレートに関する変形例等（ドット状コンタクト方式）を説明する。
【０１１１】
図２４（図３又は図５）に於いて示したコンタクト部９は、単一の周辺サイド領域１６ａ（１６ｂ，１６ｃ，１６ｄ）内に於いて、一体の長いスリット状のものであるが、これらは図２６に示すように、分割して、ドット状コンタクト群９あるいは、短いスリット群としても良い。
【０１１２】
（３）直角屈曲フィールドプレート（主に図２７）
この例は、図３、図５、図２４又は図２６の例に対するメタルフィールドプレート３０の平面形状に関する変形例です。
【０１１３】
図２７は本願の前記一実施の形態のパワーＭＯＳＦＥＴ（パワー系半導体能動素子）の周辺領域（終端領域）におけるフィールドプレートに関する変形例（直角屈曲フィールドプレート）等を説明するための図３に対応するチップ上面部分模式拡大図である。これに基づいて、本願の前記一実施の形態のパワーＭＯＳＦＥＴ（パワー系半導体能動素子）の周辺領域（終端領域）におけるフィールドプレートに関する変形例等（直角屈曲フィールドプレート）を説明する。
【０１１４】
図２７に示すように、メタルフィールドプレート３０の平面形状は、半導体チップ又は周辺コーナ領域１７ｂ（１７ａ，１７ｃ，１７ｄ）の対角線４０に関して、線対称とするのが、好適であるが、そのコーナ部における屈曲形態は、ラウンド屈曲（図３、図５、図２４又は図２６）に限らず、直角屈曲であっても良い。しかし、一般に、ラウンド屈曲の方が、等ポテンシャル面の不所望な歪みが生じにくいメリットがある。
【０１１５】
５．本願の前記一実施の形態のパワーＭＯＳＦＥＴ（パワー系半導体能動素子）の周辺領域（終端領域）におけるスーパジャンクションレイアウト等に関する変形例等の説明（主に図２８から図３４）
チップコーナ部におけるスーパジャンクションレイアウト、すなわち、Ｐカラム領域のレイアウトには、種々の選択が可能である。このセクションでは、基本的なＰカラムレイアウトと他の要素との組み合わせおよび、Ｐカラムレイアウトの種々のバリエーションについて説明する。
【０１１６】
（１）基本構造のコーナ部スーパジャンクションレイアウトの詳細説明（主に図２８）
このサブセクションの説明は、周辺コーナ領域１７ｂ（１７ａ，１７ｃ，１７ｄ）におけるスーパジャンクションレイアウトのバリエーションを説明する基礎として、図５等で説明した基本構造のコーナ部スーパジャンクションレイアウトを更に説明する。
【０１１７】
図２８は本願の前記一実施の形態のパワーＭＯＳＦＥＴ（パワー系半導体能動素子）の周辺領域（終端領域）におけるスーパジャンクションレイアウト（２次元リサーフ構造基本レイアウト）等に関する変形例等を説明するための図５に対応するチップ上面部分拡大図である。これらに基づいて、本願の前記一実施の形態のパワーＭＯＳＦＥＴ（パワー系半導体能動素子）の周辺領域（終端領域）におけるスーパジャンクションレイアウト等に関する変形例等（基本構造のコーナ部スーパジャンクションレイアウトの詳細）を説明する。
【０１１８】
図２８に示すように、基本構造のコーナ部スーパジャンクションレイアウトにおいては、周辺コーナ領域１７ｂにおけるＰカラム領域１２ｐは、周辺サイド領域１６ａにおけるＰカラム領域１２ｐと一体のもので、これらのＰカラム領域１２ｐは、スーパジャンクションを構成するように、周辺コーナ領域１７ｂ（１７ａ，１７ｃ，１７ｄ）のほぼ全体に敷き詰められている。
【０１１９】
（２）基本構造と直角屈曲フィールドプレートの組み合わせ（主に図２９）
このサブセクションの例は、図２８の例に対するメタルフィールドプレート３０の平面形状に関する変形例である。
【０１２０】
図２９は本願の前記一実施の形態のパワーＭＯＳＦＥＴ（パワー系半導体能動素子）の周辺領域（終端領域）におけるスーパジャンクションレイアウト（構造基本レイアウトと直角屈曲フィールドプレートの組み合わせ）等に関する変形例等を説明するための図５に対応するチップ上面部分拡大図である。これに基づいて、本願の前記一実施の形態のパワーＭＯＳＦＥＴ（パワー系半導体能動素子）の周辺領域（終端領域）におけるスーパジャンクションレイアウト等に関する変形例等（基本構造と直角屈曲フィールドプレートの組み合わせ）を説明する。
【０１２１】
図２９に示すように、この例は、図２８の例のラウンド屈曲フィールドプレート３０を直角屈曲フィールドプレート３０に置き換えたものである。
【０１２２】
（３）コーナＰカラム領域ラウンドレイアウトまたはコーナＰカラム領域トリム方式（主に図３０）
このサブセクションの例は、図２８（図１、図３、図５または図２９）の例に対するコーナ部スーパジャンクションレイアウトに関する変形例である。
【０１２３】
図３０は本願の前記一実施の形態のパワーＭＯＳＦＥＴ（パワー系半導体能動素子）の周辺領域（終端領域）におけるスーパジャンクションレイアウト（ラウンドコーナレイアウト）等に関する変形例等を説明するための図５に対応するチップ上面部分拡大図である。これに基づいて、本願の前記一実施の形態のパワーＭＯＳＦＥＴ（パワー系半導体能動素子）の周辺領域（終端領域）におけるスーパジャンクションレイアウト等に関する変形例等（コーナＰカラム領域ラウンドレイアウト）を説明する。
【０１２４】
図３０に示すように、基本構造のコーナ部スーパジャンクションレイアウトにおいては、周辺コーナ領域１７ｂにおけるＰカラム領域１２ｐは、周辺サイド領域１６ａにおけるＰカラム領域１２ｐと一体のものである。しかし、図２８等の例と相違して、この例では、これらのＰカラム領域１２ｐは、スーパジャンクションを構成するように、周辺コーナ領域１７ｂ（１７ａ，１７ｃ，１７ｄ）の一部において敷き詰められているが、最外側のフィールドプレート３０に沿うように、外側部分がトリムされている。このトリム形状とラウンド屈曲フィールドプレート３０の組み合わせによって、コーナ部における等ポテンシャル面の不所望な歪みの発生を有効に防止することができる。しかし、ラウンド屈曲フィールドプレート３０は、必須のものではなく、他の平面形状のフィールドプレート３０とも組み合わせることができる。
【０１２５】
（４）コーナ部連続スーパジャンクションレイアウト（主に図３１）
このサブセクションの例は、図２８（図１、図３、図５、図２９または図３０）の例に対するコーナ部スーパジャンクションレイアウトに関する変形例である。
【０１２６】
図３１は本願の前記一実施の形態のパワーＭＯＳＦＥＴ（パワー系半導体能動素子）の周辺領域（終端領域）におけるスーパジャンクションレイアウト（連続コーナレイアウト）等に関する変形例等を説明するための図５に対応するチップ上面部分拡大図である。これに基づいて、本願の前記一実施の形態のパワーＭＯＳＦＥＴ（パワー系半導体能動素子）の周辺領域（終端領域）におけるスーパジャンクションレイアウト等に関する変形例等（コーナ部連続スーパジャンクションレイアウト）を説明する。
【０１２７】
図３１に示すように、コーナ部連続スーパジャンクションレイアウトにおいては、周辺コーナ領域１７ｂにおけるＰカラム領域１２ｐは、両周辺サイド領域１６ａ、１６ｂにおけるＰカラム領域１２ｐと一体のもので、これらのＰカラム領域１２ｐは、スーパジャンクションを構成するように、周辺コーナ領域１７ｂ（１７ａ，１７ｃ，１７ｄ）のほぼ全体に敷き詰められている。また、半導体チップ又は周辺コーナ領域の対角線４０に関して、コーナ部連続スーパジャンクションレイアウトは、ラウンド屈曲フィールドプレート３０と同様に、ほぼ線対称となっている。この線対称同士のフィールドプレート３０（直角屈曲フィールドプレートでもよい）とコーナ部連続スーパジャンクションレイアウトの組み合わせによって、コーナ部における不所望な等ポテンシャル面の歪みの発生を有効に防止することができる。しかし、このような線対称同士の組み合わせは有効であるが、必須ではない。
【０１２８】
なお、このコーナ部連続スーパジャンクションレイアウトは、対角線４０に関して、マクロ的にも、ミクロ的にも線対称であるが、チャージバランスという点では、他の例（図２８、図３０等）と相違して、非チャージバランス型レイアウトとなる。
【０１２９】
また、このコーナ部連続スーパジャンクションレイアウトは、配向に敏感な条件に於いて、トレンチフィルプロセスを実行する場合に於いては、先に説明したように不利な点を有する。
【０１３０】
（５）チャージバランス型コーナ部スーパジャンクションレイアウト（主に図３２から図３４）
このサブセクションの例は、図２８（図１、図３、図５、図２９、図３０または図３１）の例に対するコーナ部スーパジャンクションレイアウトに関する変形例である。
【０１３１】
図３２は本願の前記一実施の形態のパワーＭＯＳＦＥＴ（パワー系半導体能動素子）の周辺領域（終端領域）におけるスーパジャンクションレイアウト（チャージバランス型コーナレイアウト）等に関する変形例等を説明するための図５に対応するチップ上面部分拡大図である。図３３は図３２と同じ部分のスーパジャンクションレイアウト等を説明するためのチップ上面模式部分拡大図である。図３４は図３３のコーナ部チャージバランス処理部一部切り出し領域Ｒ５のスーパジャンクションレイアウト説明図である。これらに基づいて、本願の前記一実施の形態のパワーＭＯＳＦＥＴ（パワー系半導体能動素子）の周辺領域（終端領域）におけるスーパジャンクションレイアウト等に関する変形例等（チャージバランス型コーナ部スーパジャンクションレイアウト）を説明する。
【０１３２】
図３２に示すように、アクティブセル部スーパジャンクション構造、および周辺サイド領域１６ａ，１６ｂ（１６ｃ，１６ｄ）においては、非チャージバランス型のカラムレイアウトと同じであるが、周辺コーナ領域１７ｂ（１７ａ，１７ｃ，１７ｄ）では、非チャージバランス型の屈曲レイアウト（図３１）と比較して、対角線４０に沿った部分で、Ｐカラム領域１２ｐが分離されている。また、各Ｐカラム領域１２ｐの端部は、両側から相互に入り組んだ位置関係をしている。
【０１３３】
この点をわかりやすくするために、Ｐカラム領域１２ｐの本数を減らして、模式的に示したのが図３３である。このＸ，Ｙ方向に走るＰカラム領域１２ｐの相互関係を説明するために、コーナ部チャージバランス処理部一部切出し領域Ｒ５を図３４に拡大変形して表示する。図３４においては、Ｎカラムの厚さＷｎとＰカラムの厚さＷｐが図上でほぼ同一になるように、Ｎカラムの厚さＷｎを縮小して表示（「Ｎカラム縮小表示」）している（この図に限って、図上では見かけ上、Ｗｎ＝Ｗｐとなっている）。従って、同一の面積に含まれる電荷量は同一となっている。図３４に示すように、チャージバランス型のコーナカラムレイアウトにおいては、Ｐカラム領域１２ｐの長手方向の辺の両側の同じハッチングを付した半幅領域（カラムの厚さの半分の幅Ｗｎ/2、Ｗｐ/2の帯状領域）同士の電荷量が絶対値が同一で符号が反対になっている。これにより、ハッチング部が全領域（たとえば、周辺コーナ領域１７ｂ）を埋め尽くす量にレイアウトすると、ローカルチャージバランスを保持することとなる。このためには、たとえば、半導体チップ又は周辺コーナ領域の対角線４０上に、Ｐカラム領域１２ｐの短手方向の辺の中心が来るようにするとともに、近接するＰカラム領域１２ｐの最近接距離をＮカラムの厚さの半分Ｗｎ/2程度とすればよいことがわかる。
【０１３４】
なお、図３３等に示すように、コーナ部スーパジャンクション構造は、微細カラムすなわち、微細なＰカラム領域１２ｐを含まないことが望ましい。これは、微細カラムが存在すると、トレンチエピタキシ埋め込み方式で埋め込む際に、他のマクロ的なＰカラム領域１２ｐと比較して、埋め込み特性が異なるので、埋め込み特性を良好に保持できるプロセスウインドウが狭小になるからである。ここで、「微細カラム」とは、Ｐカラム領域１２ｐの長さが、その幅または厚さＷｐの２倍未満のものをいう。また、「マクロ的なカラム」とは、Ｐカラム領域１２ｐの長さが、その幅または厚さＷｐの２倍以上のものをいう。
【０１３５】
このようなチャージバランス型のコーナカラムレイアウトは、マクロ的にいって、半導体チップ又は周辺コーナ領域の対角線４０に関して、線対称である。もちろんミクロ的には、線対称ではない。従って、図３２の例は、コーナ部スーパジャンクションレイアウトとメタルフィールドプレートのコーナ部における平面形状の双方が、マクロ的に線対称となっており、この組み合わせによって、コーナ部における等ポテンシャル面の歪みの発生を有効に防止することができる。線対称のメタルフィールドプレートは、ラウンド屈曲でも直角屈曲でも良い。また、線対称同士の組み合わせは、必須のものではない。
【０１３６】
このサブセクションで説明した例は、図３１の弱点である非チャージバランスという点を改良して、チャージバランス型としたものである。従って、対角線４０に関して、コーナ部スーパジャンクションレイアウトは、マクロ的に線対称であるが、ミクロ的には、線対称ではない。しかし、ミクロ的対象性の欠如は、主にチャージバランスの欠如を通して、耐圧に悪影響を与えるので、ミクロ的対象性の欠如自体は、耐圧に顕著な悪影響を与えるものではない。
【０１３７】
なお、ここで、コーナ部スーパジャンクションレイアウトの対象性（対角先頭に関する）について、まとめて分類を示す。すなわち、ミクロ的に非対称となるのは、図２、図３、図５、図２８、図２９、図３０、図３２、図３３、図３５、図３６、図３７、図３８、図３９等である。このうち、図３２、図３３、図３８、図３９は、マクロ的に対象である。一方、ミクロ的に対称となるのは、図３１である。また、図３１の例は、非チャージバランス型となり、これ以外は、チャージバランス型である。
【０１３８】
６．本願の前記一実施の形態のパワーＭＯＳＦＥＴ（パワー系半導体能動素子）の周辺領域（終端領域）におけるフィールドプレートの３次元リサーフ構造への適用の説明（主に図３５および図３６、図１を参照）
ここまでは、主に２次元リサーフ構造について説明してきたが、チップ周辺領域におけるメタルフィールドプレートおよび先に説明した種々の変形等は、ほぼ、そのまま３次元リサーフ構造へも適用できる。３次元リサーフ構造においては、より小さなチップ面積で、高い耐圧を確保できる可能性がある。これは、高い次元を有するからである。
【０１３９】
図３５は本願の前記一実施の形態のパワーＭＯＳＦＥＴ（パワー系半導体能動素子）の周辺領域（終端領域）におけるフィールドプレートの３次元リサーフ構造への適用を説明するための図２に対応する半導体チップの全体上面図（主に不純物領域構造）である。図３６は図３５のチップコーナ部切出領域Ｒ１のチップ上面部分拡大図（３次元リサーフ構造の基本レイアウト）である。これらに基づいて、本願の前記一実施の形態のパワーＭＯＳＦＥＴ（パワー系半導体能動素子）の周辺領域（終端領域）におけるフィールドプレートの３次元リサーフ構造への適用を説明する。
【０１４０】
まず、チップ（通常、数ミリメートル角）の上面の模式的なレイアウトを説明する。図１および図３５に示すように、正方形又は長方形（すなわち、矩形）の板状のシリコン系半導体基板（個々のチップ２に分割する前はウエハ１である）上に素子を形成したパワーＭＯＳＦＥＴ素子チップ２は、デバイス主面１ａ（第１の主面）上の中央部にあるメタルソース電極５（アルミニウム系電極）が主要な面積を占めている。メタルソース電極５の下方には、アクティブセル領域４が設けられており、その外端部は、Ｐ型主接合６（Ｐボディ領域の外縁部）となっている。なお、アクティブセル領域４の外部であるチップの周辺をチップ周辺領域２１という。
【０１４１】
Ｐ型主接合６の内側は、アクティブセル領域４の繰り返し構造部４ｒとなっている。リング状のＰ型主接合６の外側には、同じくリング状のＰ−型表面リサーフ領域８および、周辺スーパジャンクション領域（周辺のドリフト領域１１に線状のＰカラム１２ｐとその間のＮ型ドリフト領域１１ｎがほぼ等間隔で周期的に配列された領域、又は、その集合領域。）が設けられている。ここで、Ｐ−型表面リサーフ領域８の外端は、たとえば周辺スーパジャンクション領域の外端の近傍にある。なお、この例では、周辺スーパジャンクション領域は、それぞれ４個ずつの周辺サイド領域１６ａ，１６ｂ，１６ｃ，１６ｄおよび周辺コーナ領域１７ａ，１７ｂ，１７ｃ，１７ｄから構成されている。
【０１４２】
更にその周りには、アルミニウム系メタルガードリング３が設けられており、アルミニウム系メタルガードリング３とメタルソース電極５の間には、ポリシリコンゲート電極を外部に取り出すためのメタルゲート電極７（メタルゲート配線７ｗを含む）、およびメタルソース電極外周部５ｐ（ソース電極端のフィールドプレート部）が設けられている。なお、この図１（図３５についても同じ）では、周辺終端領域（Ｅｄｇｅ  Ｔｅｒｍｉｎａｔｉｏｎ  Ａｒｅａ）の構造をわかりやすくするために、誇張して幅広く描いている。
【０１４３】
次に、チップ２の平面的の拡散構造（不純物ドープ構造）、デバイスレイアウトを説明する。図３５に示すように、チップ２の中央部には、アクティブセル領域４（この下部には、アクティブセル部スーパジャンクション構造がある）が設けられており、その内部には、多数の線状ポリシリコンゲート電極１５が設けられている。更に、アクティブセル領域４の外縁部であり、それの周囲を取り囲むリング状Ｐ型主接合６の外部には、Ｐ型主接合６に連結して、アクティブセル領域４を取り囲むリング状Ｐ−型表面リサーフ領域８が設けられている。
【０１４４】
次に、アクティブセル部スーパジャンクション構造の周辺のスーパジャンクション構造、すなわち、周辺スーパジャンクション領域について説明する。周辺サイド領域１６ａ、１６ｃには、それぞれアクティブセル部スーパジャンクション構造と連結し同一の配向を有するスーパジャンクション構造が設けられている。一方、周辺サイド領域１６ｂ、１６ｄには、それぞれアクティブセル部スーパジャンクション構造と連結せず、それと直交する配向を有するスーパジャンクション構造が設けられている。なお、このカラムレイアウトでは、各周辺コーナ領域１７ａ，１７ｂ，１７ｃ，１７ｄは、それらの下又は上の周辺サイド領域１６ｂ、１６ｄの周期性の延長領域となっている。
【０１４５】
次に、図３５のチップコーナ部切出領域Ｒ１の部分に対応する部分の拡大図を図３６に示す。図３６に示すように、Ｐ−型表面リサーフ領域８の外端は、全周に渡って、周辺スーパジャンクション領域の外端の近傍にある（なお、Ｐ−型表面リサーフ領域８は、必須の要素ではなく、その外端の位置も、周辺スーパジャンクション領域の外端の近傍にある必要はなく、たとえば中間領域にあってもよい）。図１に示すように、アクティブセル領域内の繰り返し構造部４ｒには、Ｐ＋ボディコンタクト領域２３（図６参照）とポリシリコンゲート電極１５とが交互に繰り返す周期構造（１次元周期構造）が設けられている。更に、周辺スーパジャンクション領域（図１）には、アクティブセル領域４を取り巻くように、リング状のフィールドプレート３０（チップ周辺領域におけるメタルフィールドプレート）が設けられている。また、フィールドプレート３０には、ほぼ矩形のアクティブセル領域４の辺に沿って、ほぼ平衡に延びるフィールドプレートコンタクト部９（コンタクト溝またはコンタクトホール）が設けられている。一方、フィールドプレート３０の周辺コーナ領域１７ｂ（１７ａ，１７ｃ，１７ｄ）内の部分には、フィールドプレートコンタクト部９が設けられていない。これは、等電位面の分布が比較的平坦な周辺サイド領域１６ａ（１６ｂ，１６ｃ，１６ｄ）において、コンタクト部９を介して得られたポテンシャルを周辺コーナ領域１７ｂ（１７ａ，１７ｃ，１７ｄ）上のフィールドプレート３０に供給するためである。
【０１４６】
先にも説明したように（図３６）、同一距離条件を実質的に満たす限り、コンタクト部９は、複数のＰカラム領域１２ｐおよびＮカラム領域１２ｎを跨いで形成されても良い。
【０１４７】
７．３次元リサーフ構造への適用についての周辺領域（終端領域）におけるスーパジャンクションレイアウトに関する変形例等の説明（主に図３７から図４０）
２次元リサーフ構造についてのセクション５と同様に、このセクションでは、３次元リサーフ構造について、スーパジャンクションレイアウト等に関して種々のバリエーション等を説明する。
【０１４８】
（１）コーナＰカラム領域ラウンドレイアウト（主に図３７）
このサブセクションの例は、図３５および図３６に示した３次元リサーフ構造における周辺部スーパジャンクション構造の基本形態に対する変形例である。
【０１４９】
図３７は図３５のチップコーナ部切出領域Ｒ１のチップ上面部分拡大図（ラウンドコーナレイアウト）である。これに基づいて、３次元リサーフ構造への適用についての周辺領域（終端領域）におけるスーパジャンクションレイアウトに関する変形例等（コーナＰカラム領域ラウンドレイアウト）を説明する。
【０１５０】
図３７に示すように、基本構造のコーナ部スーパジャンクションレイアウトにおいては、周辺コーナ領域１７ｂにおけるＰカラム領域１２ｐは、図３５および図３６と同様に、周辺サイド領域１６ｂにおけるＰカラム領域１２ｐのレイアウト都の周期性とほぼ同一の周期性を持っているものである。しかし、図３５および図３６等の例と相違して、この例では、これらのＰカラム領域１２ｐは、スーパジャンクションを構成するように、周辺コーナ領域１７ｂ（１７ａ，１７ｃ，１７ｄ）の一部において敷き詰められているが、最外側のフィールドプレート３０に沿うように、外側部分がトリムされている。このトリム形状とラウンド屈曲フィールドプレート３０の組み合わせによって、コーナ部における等ポテンシャル面の不所望な歪みの発生を有効に防止することができる。しかし、ラウンド屈曲フィールドプレート３０は、必須のものではなく、他の平面形状のフィールドプレート３０とも組み合わせることができる。
【０１５１】
（２）チャージバランス型コーナ部スーパジャンクションレイアウト（主に３８から図４０）
このサブセクションの例は、周辺部スーパジャンクション構造の基本形態（図３５および図３６）に対する更に別の変形例である。
【０１５２】
図３８は図３５のチップコーナ部切出領域Ｒ１のチップ上面部分拡大図（チャージバランス型コーナレイアウト）である。図３９は図３８と同じ部分のスーパジャンクションレイアウト等を説明するためのチップ上面模式部分拡大図である。図４０は図３９のコーナ部チャージバランス処理部一部切り出し領域Ｒ５のスーパジャンクションレイアウト説明図である。これらに基づいて、３次元リサーフ構造への適用についての周辺領域（終端領域）におけるスーパジャンクションレイアウトに関する変形例等（チャージバランス型コーナ部スーパジャンクションレイアウト）を説明する。
【０１５３】
図３８にチャージバランス型のチップコーナ部のＰカラムレイアウトを示す。図３８に示すように、アクティブセル部スーパジャンクション構造１４、および周辺サイド領域１６ａ，１６ｂ（１６ｃ，１６ｄ）においては、非チャージバランス型のカラムレイアウトと同じであるが、周辺コーナ領域１７ｂ（１７ａ，１７ｃ，１７ｄ）では、非チャージバランス型の屈曲レイアウト（図３１）と比較して、対角線４０に沿った部分で、Ｐカラム領域１２ｐが分離されている。また、各Ｐカラム領域１２ｐの端部は、両側から相互に入り組んだ位置関係をしている。
【０１５４】
この点をわかりやすくするために、Ｐカラム領域１２ｐの本数を減らして、模式的に示したのが図３９である。このＸ，Ｙ方向に走るＰカラム領域１２ｐの相互関係を説明するために、コーナ部チャージバランス処理部一部切出し領域Ｒ５を図４０に拡大変形して表示する。図４０においては、Ｎカラムの厚さＷｎとＰカラムの厚さＷｐが図上でほぼ同一になるように、Ｎカラムの厚さＷｎを縮小して表示（「Ｎカラム縮小表示」）している（この図に限って、図上では見かけ上、Ｗｎ＝Ｗｐとなっている）。従って、同一の面積に含まれる電荷量は同一となっている。図４０に示すように、チャージバランス型のコーナカラムレイアウトにおいては、Ｐカラム領域１２ｐの長手方向の辺の両側の同じハッチングを付した半幅領域（カラムの厚さの半分の幅Ｗｎ/2、Ｗｐ/2の帯状領域）同士の電荷量が絶対値が同一で符号が反対になっている。これにより、ハッチング部が全領域（たとえば、周辺コーナ領域１７ｂ）を埋め尽くす量にレイアウトすると、ローカルチャージバランスを保持することとなる。このためには、たとえば、半導体チップ又は周辺コーナ領域の対角線４０上に、Ｐカラム領域１２ｐの短手方向の辺の中心が来るようにするとともに、近接するＰカラム領域１２ｐの最近接距離をＮカラムの厚さの半分Ｗｎ/2程度とすればよいことがわかる。
【０１５５】
８．他のパワー系能動素子（ＩＧＢＴ，パワーダイオード）への適用の説明（主に図４１および図４２）
ここまでは、チップ周辺領域におけるメタルフィールドプレート等を、主に、パワーＭＯＳＦＥＴ等のパワー系半導体能動素子に適用した場合を例に取り具体的に説明したが、このセクションでは、パワー系半導体能動素子に属する他の種類の素子への適用を具体的に説明する。ただし、電極、不純物ドープ領域等の呼び名が若干変わるだけで、ドリフト領域等の要部構造は、ほぼ同一であるので、重複する説明は原則として省略する。また、このセクションでは、主にスーパジャンクション構造を有する阻止について具体的に説明するが、セクション３又は４で説明したように、スーパジャンクション構造を有さない素子にもほぼそのまま適用できることは言うまでもない。
【０１５６】
従って、このセクションでは、相違点が比較的多い、図４に対応するデバイス断面図のみを示す。
【０１５７】
（１）ＩＧＢＴへの適用（主に図４１）
ＩＧＢＴは、純構造的に言うと、基本的にセクション１から７で説明したパワーＭＯＳＦＥＴの裏面にＰ型コレクタ領域を挿入したものであり、外部端子の観点では、すでに説明したパワーＭＯＳＦＥＴのソースをエミッタに、ドレインをコレクタに置き換えたものということができる。
【０１５８】
図４１は他のパワー系能動素子（ＩＧＢＴ）への適用を説明するための図４に対応する模式的チップ断面図である。これに基づいて、他のパワー系能動素子（ＩＧＢＴ）への適用について説明する。
【０１５９】
図４１に示すように、チップ２の裏面１ｂのＰ型コレクタ領域４３の表面には、メタル裏面コレクタ電極４４が設けられており、Ｐ型コレクタ領域４３の上方は、Ｎ型フィールドストップ領域４７およびドリフト領域１１となっており、ドリフト領域１１はＮカラム１２ｎ、Ｐカラム１２ｐ（Ｐ型ドリフト領域）、Ｎ型ドリフト領域１１ｎ等から構成されている。ドリフト領域１１の表面領域には、Ｐ型主接合６（Ｐウエル、Ｐボディ領域またはその外縁部）が設けられており、Ｐボディ領域６内には、Ｎ＋エミッタ領域４６、Ｐ＋ボディコンタクト領域２３等が設けられている。Ｐ型主接合６の外部には、それに連結して、Ｐ−型表面リサーフ領域８が設けられており、チップ２の端部のＮ型ドリフト領域１１ｎの表面領域には、Ｎ＋チャンネルストップ領域３１、Ｐ＋チップ周辺コンタクト領域３２等が設けられている。一対のＮ＋エミッタ領域４６間の半導体表面には、ゲート絶縁膜２７を介して、ポリシリコンゲート電極１５が設けられており、このポリシリコンゲート電極１５およびフィールド絶縁膜３４上には、層間絶縁膜２９が設けられている。この層間絶縁膜２９上には、メタルエミッタ電極４５、チップ周辺領域２１におけるメタルフィールドプレート３０、メタルガードリング３等のアルミニウム系電極膜が形成されている。これらのメタル電極は、それぞれＰ＋ボディコンタクト領域２３（セル領域のコンタクト部１４を介して）、フィールドプレートコンタクト部９を介して、コンタクト領域１８、およびＮ＋チャンネルストップ領域３１（チップ周辺コンタクト部１９すなわち、周辺リセス部を介して）、Ｐ＋チップ周辺コンタクト領域３２等と電気的に接続されている。なお、Ｎカラム１２ｎの幅Ｗｎ（厚さ）、およびＰカラム１２ｐの幅Ｗｐ（厚さ）は、たとえば、それぞれ６マイクロメートル程度および４マイクロメートル程度である。また、Ｎカラム１２ｎの不純物濃度は、たとえば、３．３ｘ１０１５/ｃｍ３程度（たとえば、燐）であり、Ｐカラム１２ｐの不純物濃度は、たとえば、５．０ｘ１０１５/ｃｍ３程度（たとえば、ボロン）である。
【０１６０】
ここで、この例では、メタルエミッタ電極４５とメタルガードリング３間には、これらと同層のアルミニウム系電極膜等で構成された、ほぼリング状のメタルフィールドプレート３０が設けられており、このメタルフィールドプレート３０は、コンタクト部９を介して、半導体基板２の表面１ａに設けられたコンタクト領域１８に電気的に接続されている（すなわち、オーミックコンタクトされている）。
【０１６１】
（２）パワーダイオードへの適用（主に図４２）
ここに例示したＰＩＮダイオードは、純構造的に言うと、基本的にセクション１から７で説明したパワーＭＯＳＦＥＴのＰボディ領域内の複雑なドープ構造および基板上のゲート構造を除去したものと見ることができる。また、外部端子の観点では、すでに説明したパワーＭＯＳＦＥＴのソースをアノードに、ドレインをカソードに置き換えたものということができる。なお、パワーダイオードに於いては、ゲートは存在しない。
【０１６２】
また、このセクションでは、ＰＩＮダイオード（Ｐｉｎ  Ｄｉｏｄｅ）の例を具体的に説明するが、ショットキダイオード（Ｓｃｈｏｔｔｋｙ  Ｄｉｏｄｅ）、複合的なＭＰＳ（Ｍｅｒｇｅｄ  Ｐｉｎ−Ｓｃｈｏｔｔｋｙ）ダイオード、ＳＳＤ（Ｓｔａｔｉｃ−Ｓｈｉｅｌｄｉｎｇ−Ｄｉｏｄｅ）等にも適用できることは言うまでもない。
【０１６３】
図４２は他のパワー系能動素子（パワーダイオード）への適用を説明するための図４に対応する模式的チップ断面図である。これに基づいて、他のパワー系能動素子（パワーダイオード）への適用について説明する。
【０１６４】
図４２に示すように、チップ２の裏面１ｂのＮ＋型カソード領域５７の表面には、メタル裏面カソード電極５８が設けられており、Ｎ＋型カソード領域５７の上方は、ドリフト領域１１となっており、ドリフト領域１１はＮカラム１２ｎ、Ｐカラム１２ｐ（Ｐ型ドリフト領域）、Ｎ型ドリフト領域１１ｎ等から構成されている。ドリフト領域１１の表面領域には、Ｐ型アノード領域５６が設けられており、Ｐ型アノード領域５６内には、Ｐ＋型コンタクト領域５３等が設けられている。Ｐ型アノード領域５６の外部には、それに連結して、Ｐ−型表面リサーフ領域８が設けられており、チップ２の端部のＮ型ドリフト領域１１ｎの表面領域には、Ｎ＋チャンネルストップ領域３１、Ｐ＋チップ周辺コンタクト領域３２等が設けられている。半導体基板２の表面１ａ上には、フィールド絶縁膜３４および層間絶縁膜２９が設けられている。これらの絶縁膜２９、３４上には、メタルアノード電極５５、チップ周辺領域２１におけるメタルフィールドプレート３０、メタルガードリング３等のアルミニウム系電極膜が形成されている。これらのメタル電極は、それぞれ主ダイオード領域５４のコンタクト部５２を介してＰ＋型コンタクト領域５３、フィールドプレートコンタクト部９を介してコンタクト領域１８、および、チップ周辺コンタクト部１９すなわち、周辺リセス部を介してＮ＋チャンネルストップ領域３１（Ｐ＋チップ周辺コンタクト領域３２）等と電気的に接続されている。なお、Ｎカラム１２ｎの幅Ｗｎ（厚さ）、およびＰカラム１２ｐの幅Ｗｐ（厚さ）は、たとえば、それぞれ６マイクロメートル程度および４マイクロメートル程度である。また、Ｎカラム１２ｎの不純物濃度は、たとえば、３．３ｘ１０１５/ｃｍ３程度（たとえば、燐）であり、Ｐカラム１２ｐの不純物濃度は、たとえば、５．０ｘ１０１５/ｃｍ３程度（たとえば、ボロン）である。
【０１６５】
ここで、この例では、メタルアノード電極５５とメタルガードリング３間には、これらと同層のアルミニウム系電極膜等で構成された、ほぼリング状のメタルフィールドプレート３０が設けられており、このメタルフィールドプレート３０は、コンタクト部９を介して、半導体基板２の表面１ａに設けられたコンタクト領域１８に電気的に接続されている（すなわち、オーミックコンタクトされている）。
【０１６６】
９．図３のチップコーナ部切出領域Ｒ１における周辺サイド領域１６ａ内のフィールドコンタクト部９と周辺サイド領域１６ｂ内のフィールドコンタクト部９の間をメタルフィールドプレート３０に沿うように縦方向に切った場合の構造の考察
図４３は、図３のチップコーナ部切出領域Ｒ１における周辺サイド領域１６ａ内のフィールドコンタクト部９と周辺サイド領域１６ｂ内のフィールドコンタクト部９の間をメタルフィールドプレート３０に沿うように縦方向に切った場合の断面図である。
【０１６７】
図４３に示されるように、メタルフィールドプレート３０は、周辺サイド領域１６ａ内のフィールドコンタクト部９のコンタクト領域１８及び周辺サイド領域１６ｂ内のフィールドコンタクト部９のコンタクト領域１８において、Ｐ型カラム領域１２ｐに電気的に接続されている（すなわち、オーミックコンタクトされている）。一方、周辺コーナ領域１７ｂ（１７ａ，１７ｃ，１７ｄ）において、メタルフィールドプレート３０は、フィールド絶縁膜３４上に形成された層間絶縁膜２９の上に形成されており、フィールド絶縁膜３４下に形成されるＰ型カラム領域１２ｐ及びＮ型カラム領域１２ｎに電気的に接続されていない。
【０１６８】
なお、周辺サイド領域１６ｂと周辺コーナ領域１７ｃと周辺サイド領域１６ｃの部分、周辺サイド領域１６ｃと周辺コーナ領域１７ｄと周辺サイド領域１６ｄの部分、及び、周辺サイド領域１６ｄと周辺コーナ領域１７ａと周辺サイド領域１６ａの部分も、図４３の断面図と同様になっていることは、説明するまでも無い。
【０１６９】
また、フィールドコンタクト部９は、図２６のドット状コンタクト方式を採用できる。また、メタルフィールドプレート３０の形状は、図２７の直角屈曲形状を利用することが出来る。また、コーナ部のスーパジャンクションレイアウトは、図２８、図２９、図３０、図３１、図３２、図３３を利用することが出来る。また、図４４は、図３５から図４２において説明された３次元リサーフ構造のスーパージャンクションカラムレイアウトに用いた場合の、図４３に対応する断面図である。ＩＧＢＴ、パワーダイードの周辺コーナ領域１７ｂ（１７ａ，１７ｃ，１７ｄ）も、図４３や図４４の断面図と同様な構成とされる。
【０１７０】
１０．各実施の形態等に関する補足的説明並びに、これらおよび全般に関する考察
以上説明した各実施の形態等（変形例を含む）は、トレンチフィル方式で製造されるスーパジャンクションを有するパワー系半導体能動素子に特に有効であるが、コーナ部における不所望なポテンシャルの歪みを是正する効果は、マルチエピタキシ方式で製造されるスーパジャンクションを有するパワー系半導体能動素子にも共通である。また、先に説明したように、スーパジャンクションを有さない単一導電型のドリフト領域を有するデバイスにおいても同様に有効である。また、結晶成長方向に敏感な条件で行われるトレンチフィル方式に限らず、結晶成長方向に比較的敏感でない条件で行われるトレンチフィル方式においても同様に有効である。
【０１７１】
以上に説明した各実施の形態（変形例を含む）は、チップ周辺領域２１にフィールドプレート３０を有し、等ポテンシャル面が平面的な形状を呈するアクティブセルの辺に沿う部分（通常は、チップの辺に沿う部分でもある）に基板コンタクトを有し、等ポテンシャル面が湾曲するチップコーナ部では、基板コンタクトを有しないようにすることによって、比較的安定に変化する等ポテンシャル面が平面的な部分の電位を、フィールドプレート３０を介して、チップコーナ部に付与するものである。すなわち、通常の場合、リング状のフィールドプレート３０は、各辺（チップ又はアクティブセル領域）に沿う直線部分（比較的直線的な部分）と、コーナ部に対応する湾曲部分又はＬ字条部分等の屈曲部分から構成されている。
【０１７２】
なお、フィールドプレート３０は、ここに説明したようなアルミニウム系電極層で構成しても良いし、ポリシリコン等の他の導電層で構成してもよい。ただし、アルミニウム系電極層で構成すると、プロセスを単純にできるメリットがある。また、電気抵抗も比較的低い。
【０１７３】
１１．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１７４】
例えば、前記実施の形態では、プレーナ型ゲート構造のＭＯＳ構造を例にとり具体的に説明したが、本発明はそれに限定されるものではなく、トレンチ型ゲート構造にも全く同様に適用できることは言うまでもない。また、ＭＯＳＦＥＴのゲート電極のレイアウトは、pｎカラムに平行にストライプ状に配置した例を示したが、ｐｎカラムに直交する方向に配置したり、格子状に配置したり種種応用可能である。
【０１７５】
なお、前記実施の形態では、Ｎ＋シリコン単結晶基板上のＮエピタキシャル層上面に主にＮチャネルデバイスを形成するものを具体的に説明したが、本発明はそれに限定されるものではなく、Ｐ＋シリコン単結晶基板上のＮエピタキシャル層上面にＰチャネルデバイスを形成するものでもよい。
【０１７６】
また、前記実施の形態では、パワーＭＯＳＦＥＴを例にとり具体的に説明したが、本発明はそれに限定されるものではなく、スーパジャンクション構造を有するパワーデバイス、すなわち、ダイオード、バイポーラトランジスタ（ＩＧＢＴを含む）等にも適用できることは言うまでもない。なお、これらのパワーＭＯＳＦＥＴ、ダイオード、バイポーラトランジスタ等を内蔵する半導体集積回路装置等にも適用できることは言うまでもない。
【０１７７】
更に、前記実施の形態では、スーパジャンクション構造の形成法として、主にトレンチフィル方式を具体的に説明したが、本発明はそれに限定されるものではなく、たとえば、マルチエピタキシャル方式等も適用できることは言うまでもない。
【０１７８】
また、前記実施の形態では、主にシリコン系半導体基板に作られるデバイスについて具体的に説明したが、本発明はそれに限定されるものではなく、ＧａＡｓ系半導体基板、シリコンカーバイド系半導体基板及びシリコンナイトライド系半導体基板に作られるデバイスについてもほぼそのまま適用できることは言うまでもない。
【符号の説明】
【０１７９】
１  ウエハ（半導体基板）
１ａ  ウエハ又は半導体チップのデバイス主面（第１の主面）
１ｂ  ウエハ又は半導体チップの裏面（第２の主面）
２  半導体チップ又はチップ領域（半導体基板）
３  メタルガードリング
４  アクティブセル領域
４ｒ  アクティブセル領域内の繰り返し構造部
５  メタルソース電極
５ｐ  メタルソース電極外周部（ソース電極端のフィールドプレート部）
６  Ｐ型主接合（Ｐベース領域、Ｐボディ領域またはその外縁部）
７  メタルゲート電極
７ｗ  メタルゲート配線
８、８’  Ｐ−型表面リサーフ領域
９  フィールドプレートコンタクト部（コンタクト溝またはコンタクトホール）
１０ｎ  Ｎ型エピタキシャル領域
１０ｐ  Ｐ型エピタキシャル領域
１１  ドリフト領域
１１ｎ  Ｎ型ドリフト領域
１１ｐ  Ｐ型ドリフト領域
１２ｎ  Ｎカラム領域
１２ｐ  Ｐカラム領域
１４  セル領域のコンタクト部（コンタクト溝）
１５  ポリシリコンゲート電極（ゲートポリシリコン膜）
１５ｃ  ポリシリコンゲート電極引き出し部
１６ａ，１６ｂ，１６ｃ，１６ｄ  周辺サイド領域
１７ａ，１７ｂ，１７ｃ，１７ｄ  周辺コーナ領域
１８  フィールドプレートのコンタクト領域
１９  チップ周辺コンタクト部（周辺リセス部）
２０  トレンチ
２１  チップ周辺領域
２２  ゲートコンタクト部
２３  Ｐ＋ボディコンタクト領域
２３ｐ  メタルソース電極外周部のＰ＋ボディコンタクト領域
２４  メタル裏面ドレイン電極
２５  Ｎ＋ドレイン領域（Ｎ型単結晶シリコン基板）
２６  Ｎ＋ソース領域
２７  ゲート絶縁膜
２９  層間絶縁膜
３０  チップ周辺領域におけるメタルフィールドプレート
３１  Ｎ＋チャンネルストップ領域
３２  Ｐ＋チップ周辺コンタクト領域
３３  トレンチ加工用ハードマスク膜
３４  フィールド絶縁膜
３５  Ｐ−型表面リサーフ領域導入用レジスト膜
３６  シリコン酸化膜エッチング用レジスト膜
３７  Ｐボディ領域導入用レジスト膜
３８  Ｎ＋ソース領域導入用レジスト膜
４０  半導体チップ又は周辺コーナ領域の対角線
４１  コンタクトホール形成用レジスト膜
４２  メタルソース電極外周部のコンタクト部
４３  Ｐ型コレクタ領域
４４  メタル裏面コレクタ電極
４５  メタルエミッタ電極
４６  Ｎ＋エミッタ領域
４７  Ｎ型フィールドストップ領域
５２  主ダイオード領域のコンタクト部
５３  主ダイオード領域のＰ＋型コンタクト領域
５４  主ダイオード領域
５５  メタルアノード電極
５６  Ｐ型アノード領域
５７  Ｎ＋型カソード領域
５８  メタルカソード電極
Ｒ１  チップコーナ部切出領域
Ｒ２  アクティブセル部切出領域
Ｒ３  アクティブセル部＆チップ端部切出し領域
Ｒ４  アクティブセル端部＆チップ端部切出し領域
Ｒ５  コーナ部チャージバランス処理部一部切り出し領域
Ｗｎ  Ｎカラムの厚さ
Ｗｎ/2  Ｎカラムの厚さの半分
Ｗｐ  Ｐカラムの厚さ
Ｗｐ/2  Ｐカラムの厚さの半分
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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