(57)【特許請求の範囲】
【請求項１】
下面に下層導体を有する絶縁層と、該絶縁層上に形成されており第１電極ピッチを有する第１半導体素子を搭載する第１搭載部と、前記絶縁層上に形成されており前記第１電極ピッチより小さい第２電極ピッチを有するとともに前記第１半導体素子の対角線長さより小さい対角線長さを有する第２半導体素子を搭載する第２搭載部と、前記第１搭載部に前記第１電極ピッチと同ピッチで形成された第１半導体素子接続パッドと、前記第２搭載部に前記第２電極ピッチと同ピッチで形成された第２半導体素子接続パッドと、前記第１半導体素子接続パッド下の前記絶縁層に形成された第１ビアホールと、前記第２半導体素子接続パッド下の前記絶縁層に形成された第２ビアホールと、前記第１半導体素子接続パッドと一体的に形成されており前記第１ビアホールを充填して前記下層導体と電気的に接続された第１ビア導体と、前記第２半導体素子接続パッドと一体的に形成されており前記第２ビアホールを充填して前記下層導体と電気的に接続された第２ビア導体と、を具備して成る配線基板であって、前記第１ビア導体の径が、前記第２ビア導体の径よりも大きいことを特徴とする配線基板。
【請求項２】
下面に下層導体を有する絶縁層と、該絶縁層上に形成されており第１電極ピッチを有する第１半導体素子を搭載する第１搭載部と、前記絶縁層上に形成されており前記第１電極ピッチより小さい第２電極ピッチを有するとともに前記第１半導体素子の対角線長さより小さい対角線長さを有する第２半導体素子を搭載する第２搭載部と、前記第１搭載部に前記第１電極ピッチと同ピッチで形成された第１半導体素子接続パッドと、前記第２搭載部に前記第２電極ピッチと同ピッチで形成された第２半導体素子接続パッドと、前記第１半導体素子接続パッド下の前記絶縁層に形成された第１ビアホールと、前記第２半導体素子接続パッド下の前記絶縁層に形成された第２ビアホールと、前記第１半導体素子接続パッドと一体的に形成されており前記第１ビアホールを充填して前記下層導体と電気的に接続された第１ビア導体と、前記第２半導体素子接続パッドと一体的に形成されており前記第２ビアホールを充填して前記下層導体と電気的に接続された第２ビア導体と、を具備して成る配線基板であって、前記第１搭載部において、外周部に配設された前記第１半導体素子接続パッドと一体的に形成された前記第１ビア導体の径が、中央部に配設された前記第１半導体素子接続パッドと一体的に形成された前記第１ビア導体の径、および前記第２ビア導体の径よりも大きいことを特徴とする配線基板。
【請求項３】
前記絶縁層の表面に、前記第１および第２半導体素子接続パッドを露出する開口部を有するソルダーレジスト層が被着されているとともに、前記第１半導体素子接続パッドを露出する開口部の径が、前記第２半導体素子接続パッドを露出する開口部の径よりも大きいことを特徴とする請求項１記載の配線基板。
【請求項４】
前記絶縁層の表面に、前記各半導体素子接続パッドを露出する開口部を有するソルダーレジスト層が被着されているとともに、前記第１搭載部の外周部の前記第１半導体素子接続パッドを露出する開口部の径が、前記第１搭載部の中央部の前記第１半導体素子接続パッドを露出する開口部の径、および前記第２半導体素子接続パッドを露出する開口部の径よりも大きいことを特徴とする請求項２記載の配線基板。
【請求項５】
前記第１および第２半導体素子接続パッド上の少なくとも一方に、円柱状の銅ポストが形成されていることを特徴とする請求項１または２に記載の配線基板。
【請求項６】
前記第１および第２半導体素子接続パッド上に円柱状の銅ポストが形成されているとともに、前記第１半導体素子接続パッド上の銅ポストの径が、前記第２半導体素子接続パッド上の銅ポストの径よりも大きいことを特徴とする請求項１に記載の配線基板。
【請求項７】
前記第１および第２半導体素子接続パッド上に円柱状の銅ポストが形成されているとともに、前記第１搭載部の外周部に配設された前記第１半導体素子接続パッド上の銅ポストの径が、前記第１搭載部の中央部に配設された前記第１半導体素子接続パッド上の銅ポストの径、および前記第２半導体素子接続パッド上の銅ポストの径よりも大きいことを特徴とする請求項２に記載の配線基板。
【請求項８】
前記第１半導体素子接続パッド上に円柱状の銅ポストが形成されているとともに、前記第１搭載部の外周部に配設された前記第１半導体素子接続パッド上の銅ポストの径が、前記第１搭載部の中央部に配設された前記第１半導体素子接続パッド上の銅ポストの径よりも大きいことを特徴とする請求項２に記載の配線基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電極ピッチの異なる複数の半導体素子等を搭載するための配線基板に関するものである。
【背景技術】
【０００２】
近年、携帯電話や音楽プレーヤーなどに代表される電子機器の高機能化が進む中で、それらに使用される配線基板には、様々な機能を持つ複数の半導体素子が搭載されるものがある。その一例として、演算処理用の大型の半導体素子とメモリー用の小型の半導体素子とを同一面に搭載した配線基板が挙げられる。
【０００３】
図５に、このような複数の半導体素子が搭載される従来の配線基板Ｂを示す。配線基板Ｂは、絶縁基板２１と、配線導体２２と、絶縁層２３と、ソルダーレジスト層２４とを備えている。配線基板Ｂの上面中央部には、演算処理用等の大型の第１半導体素子Ｓ１を搭載するための第１搭載部２１ａが形成されている。また、配線基板Ｂの上面外周部には、メモリー用等の小型の第２半導体素子Ｓ２を搭載するための第２搭載部２１ｂが形成されている。
【０００４】
絶縁基板２１は、例えばガラス−エポキシ樹脂から成る。絶縁基板２１には、その上面から下面にかけて貫通する複数のスルーホール２５が形成されている。絶縁基板２１表面およびスルーホール２５内には、配線導体２２が被着されている。絶縁基板２１上面の配線導体２２は、配線基板Ｂ上面側における下層導体２６を形成している。絶縁基板２１下面の配線導体２２は、外部の電気回路基板に接続する外部接続パッド２７を形成している。
【０００５】
絶縁層２３は、絶縁基板２１の上面に積層されている。絶縁層２３には複数のビアホール２８が形成されている。絶縁層２３の上面およびビアホール２８内には、配線導体２２が被着されている。絶縁層２３の上面に被着された配線導体２２は、配線基板Ｂ上面側における上層導体２９を形成している。またビアホール２８内に被着された配線導体２２は、上層導体２９と下層導体２６とを接続する第１および第２ビア導体３０ａ、３０ｂを形成している。
【０００６】
第１搭載部２１ａには、第１半導体素子Ｓ１の電極Ｔ１と接続される第１半導体素子接続パッド３１ａが電極Ｔ１と対応する配列で形成されている。第１半導体素子接続パッド３１ａは、その直下に形成された第１ビア導体３０ａにより下層導体２６に接続されている。また、第２搭載部２１ｂには、第２半導体素子Ｓ２の電極Ｔ２と接続される第２半導体素子接続パッド３１ｂが電極Ｔ２と対応する配列で形成されている。第２半導体素子接続パッド３１ｂは、その直下に形成された第２ビア導体３０ｂにより下層導体２６に接続されている。なお、第１半導体素子Ｓ１の電極Ｔ１は、比較的大きな第１電極ピッチＰ１で配置されており、第２半導体素子Ｓ２は、第１電極ピッチＰ１より小さい第２電極ピッチＰ２で配置されている。第１ビア導体３０ａおよび第２ビア導体３０ｂは同じ直径である。
【０００７】
ソルダーレジスト層２４は、絶縁層２３の上面および絶縁基板２１の下面に被着されている。上面側のソルダーレジスト層２４は、第１および第２半導体素子接続パッド３１ａ、３１ｂを露出する第１開口部２４ａおよび第２開口部２４ｂを有している。そして、下面側のソルダーレジスト層２４は、外部接続パッド２７を露出する第３開口部２４ｃを有している。
【０００８】
そして、第１および第２半導体素子Ｓ１、Ｓ２の電極Ｔ１、Ｔ２を、それぞれ対応する第１および第２半導体素子接続パッド３１ａ、３１ｂに半田を介して接続するとともに、外部接続パッド２７を外部の電気回路基板の配線導体に半田を介して接続することにより、第１および第２半導体素子Ｓ１、Ｓ２が外部の電気回路基板に電気的に接続されて稼働する。
【０００９】
ところが、上述のように電子機器の高機能化に伴い第１半導体素子Ｓ１が大型化してくると、第１半導体素子Ｓ１を配線基板Ｂに半田で接続するときや、第１半導体素子Ｓ１が稼働するときの熱履歴により、第１半導体素子Ｓ１と配線基板Ｂとの間に大きな熱伸縮差が生じるようになる。その結果、第１半導体素子Ｓ１の電極Ｔ１とこれに接続された第１半導体素子接続パッド３１ａとの間に大きな熱応力が発生し、その熱応力が第１ビア導体３０ａと下層導体２６との接続部に集中して作用することにより、第１ビア導体３０ａと下層導体２６との接合面にクラックが発生してしまい、第１半導体素子Ｓ１を安定的に稼働させることができない場合がある。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００３−３２４１８０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明は、ビア導体と下層導体との接合強度を向上させることで、半導体素子と配線基板との熱伸縮差により生じる応力でビア導体と下層導体との間にクラックが発生することを抑制する。これにより、半導体素子を安定的に稼働させることが可能な配線基板を提供することを課題とする。
【課題を解決するための手段】
【００１２】
本発明の配線基板は、下面に下層導体を有する絶縁層と、絶縁層上に形成されており第１電極ピッチを有する第１半導体素子を搭載する第１搭載部と、絶縁層上に形成されており第１電極ピッチより小さい第２電極ピッチを有するとともに第１半導体素子の対角線長さより小さい対角線長さを有する第２半導体素子を搭載する第２搭載部と、第１搭載部に第１電極ピッチと同ピッチで形成された第１半導体素子接続パッドと、第２搭載部に第２電極ピッチと同ピッチで形成された第２半導体素子接続パッドと、第１半導体素子接続パッド下の絶縁層に形成された第１ビアホールと、第２半導体素子接続パッド下の絶縁層に形成された第２ビアホールと、第１半導体素子接続パッドと一体的に形成されており第１ビアホールを充填して下層導体と電気的に接続された第１ビア導体と、第２半導体素子接続パッドと一体的に形成されており第２ビアホールを充填して下層導体と電気的に接続された第２ビア導体と、を具備して成る配線基板であって、第１ビア導体の径が、第２ビア導体の径よりも大きいことを特徴とするものである。
【００１３】
本発明の別の配線基板は、下面に下層導体を有する絶縁層と、絶縁層上に形成されており第１電極ピッチを有する第１半導体素子を搭載する第１搭載部と、絶縁層上に形成されており第１電極ピッチより小さい第２電極ピッチを有するとともに第１半導体素子の対角線長さより小さい対角線長さを有する第２半導体素子を搭載する第２搭載部と、第１搭載部に第１電極ピッチと同ピッチで形成された第１半導体素子接続パッドと、第２搭載部に第２電極ピッチと同ピッチで形成された第２半導体素子接続パッドと、第１半導体素子接続パッド下の絶縁層に形成された第１ビアホールと、第２半導体素子接続パッド下の絶縁層に形成された第２ビアホールと、第１半導体素子接続パッドと一体的に形成されており第１ビアホールを充填して下層導体と電気的に接続された第１ビア導体と、第２半導体素子接続パッドと一体的に形成されており第２ビアホールを充填して下層導体と電気的に接続された第２ビア導体と、を具備して成る配線基板であって、第１搭載部において、外周部に配設された第１半導体素子接続パッドと一体的に形成された第１ビア導体の径が、中央部に配設された第１半導体素子接続パッドと一体的に形成された第１ビア導体の径、および第２ビア導体の径よりも大きいことを特徴とするものである。
【発明の効果】
【００１４】
本発明の配線基板によれば、第１半導体素子の電極が接続される第１半導体素子接続パッドと一体的に形成された第１ビア導体は、第２半導体素子の電極が接続される第２半導体素子接続パッドと一体的に形成された第２ビア導体よりも大きな径を有している。したがって、第１ビア導体と下層導体との接続面を大きくすることで第１ビア導体と下層導体との接合強度を向上させることができる。これにより、第２半導体素子の対角線長さよりも大きな対角線長さを有する第１半導体素子と配線基板との熱伸縮の差に起因して発生する応力により第１ビア導体と下層導体との間にクラックが発生することを抑制して、半導体素子を安定的に稼働させることが可能な配線基板を提供することができる。なお、第１半導体素子の電極ピッチは第２半導体素子の電極ピッチよりも大きいことから、第１ビア導体の径を大きなものとしたとしても、第１ビア導体同士の間に十分な絶縁間隔を設けることができる。さらに、第２半導体素子は対角線長さが短いことから、第２半導体素子と配線基板との熱伸縮差に起因する大きな応力が発生することはなく、したがって第２ビア導体の径が小さいままであっても第２ビア導体と下層導体との間にクラックが発生することはない。
【００１５】
本発明の別の配線基板によれば、第１搭載部において、外周部に配設された第１半導体素子接続パッドと一体的に形成された第１ビア導体の径が、中央部に配設された第１半導体素子接続パッドと一体的に形成された第１ビア導体の径、および第２ビア導体の径よりも大きな径を有している。したがって、第１搭載部の外周部に配設された第１半導体素子接続パッドと一体的に形成された第１ビア導体と下層導体との接続面を大きくすることで第１ビア導体と下層導体との接合強度を向上させることができる。このため、第２半導体素子の対角線長さよりも大きな対角線長さを有する第１半導体素子と配線基板との熱伸縮の差に起因して発生する応力が特に集中する第１搭載部の外周部の第１半導体素子接続パッドに接続された第１ビア導体と下層導体との間にクラックが生じることを抑制できる。これにより、半導体素子を安定的に稼働させることが可能な配線基板を提供することができる。なお、第１半導体素子の電極ピッチは第２半導体素子の電極ピッチよりも大きいことから、第１ビア導体の径を大きなものとしたとしても、第１ビア導体同士の間に十分な絶縁間隔を設けることができる。さらに、第２半導体素子は対角線長さが短いことから、第２半導体素子と配線基板との熱伸縮差に起因する大きな応力が発生することはなく、したがって第２ビア導体の径が小さいままであっても第２ビア導体と下層導体との間にクラックが発生することはない。
【図面の簡単な説明】
【００１６】
【図１】図１は、本発明の配線基板の実施の形態の一例を示す概略断面図である。
【図２】図２は、本発明の配線基板の別の実施の形態の一例を示す概略断面図である。
【図３】図３は、本発明の配線基板のさらに別の実施の形態の一例を示す概略断面図である。
【図４】図４は、本発明の配線基板の異なる実施の形態の一例を示す概略断面図である。
【図５】図５は、従来の配線基板の実施の形態の一例を示す概略断面図である。
【発明を実施するための形態】
【００１７】
次に、本発明の配線基板の実施形態の一例を、図１を基に説明する。
図１に示すように本例の配線基板Ａは、絶縁基板１と、配線導体２と、絶縁層３と、ソルダーレジスト層４とを備えている。配線基板Ａの上面中央部には、演算処理用等の大型の第１半導体素子Ｓ１を搭載するための第１搭載部１ａが形成されている。また、配線基板Ａの上面外周部には、メモリー用等の小型の第２半導体素子Ｓ２を搭載するための第２搭載部１ｂが形成されている。
【００１８】
絶縁基板１は、例えばガラス−エポキシ樹脂から成る。絶縁基板１には、その上面から下面にかけて貫通する複数のスルーホール５が形成されている。絶縁基板１表面およびスルーホール５内には、配線導体２の一部が被着されている。絶縁基板１上面の配線導体２は、配線基板Ａ上面側における下層導体６を形成している。絶縁基板１下面の配線導体２は、外部の電気回路基板に接続する外部接続パッド７を形成している。
【００１９】
絶縁基板１は、例えば次のように形成される。まず、ガラスクロスにエポキシ樹脂やビスマレイミドトリアジン樹脂等の熱硬化性樹脂を含浸させた電気絶縁材料を、圧力下で熱硬化して絶縁板を形成する。次に、ドリル加工やブラスト加工、あるいはレーザー加工によりスルーホール５を形成することで絶縁基板１が形成される。
【００２０】
絶縁層３は、絶縁基板１の上面に積層されている。第１搭載部１ａにおける絶縁層３には、複数の第１ビアホール８ａが形成されている。また、第２搭載部１ｂにおける絶縁層３には、複数の第２ビアホール８ｂが形成されている。絶縁層３は、例えばエポキシ樹脂やビスマレイミドトリアジン樹脂等の熱硬化性樹脂から成る電気絶縁シートを、真空状態で絶縁基板１上にラミーネートした後で熱硬化することで形成される。第１および第２ビアホール８ａ、８ｂは、例えばレーザー加工で形成される。なお、レーザー加工後は、デスミア処理を行うことが好ましい。なお、第１ビアホール８ａおよび第２ビアホール８ｂは、下層導体６を底面として形成されている。
【００２１】
絶縁層３の上面ならびに第１および第２ビアホール８ａ、８ｂ内には、配線導体２の一部が被着されている。絶縁層３の上面に被着された配線導体２は、配線基板Ａ上面側における上層導体９を形成している。また、第１および第２ビアホール８ａ、８ｂ内に被着された配線導体２は、上層導体９と一体的に形成された第１ビア導体１０ａおよび第２ビア導体１０ｂを形成している。第１ビア導体１０ａおよび第２ビア導体１０ｂは、それぞれ第１ビアホール８ａおよび第２ビアホール８ｂ内を充填しており、上層導体９と下層導体６とを接続している。これらの上層導体９および第１ビア導体１０ａ、第２ビア導体１０ｂは、銅めっき等の良導電性材料から成り、例えば周知のセミアディティブ法により形成される。
【００２２】
上層導体９の一部は、第１搭載部１ａにおいて、第１半導体素子Ｓ１の電極Ｔ１と接続される第１半導体素子接続パッド１１ａを形成している。第１半導体素子接続パッド１１ａは第１半導体素子Ｓ１の電極Ｔ１と対応する配列で形成されている。第１半導体素子接続パッド１１ａは、その直下に形成された第１ビア導体１０ａにより下層導体６に接続されている。また、上層導体９の別の一部は、第２搭載部１ｂにおいて、第２半導体素子Ｓ２の電極Ｔ２と接続される第２半導体素子接続パッド１１ｂを形成している。第２半導体素子接続パッド１１ｂは第２半導体素子Ｓ２の電極Ｔ２と対応する配列で形成されている。第２半導体素子接続パッド１１ｂは、その直下に形成された第２ビア導体１０ｂにより下層導体６に接続されている。なお、第１半導体素子Ｓ１の電極Ｔ１は、比較的大きな第１電極ピッチＰ１で配置されており、第２半導体素子Ｓ２は、第１電極ピッチＰ１より小さい第２電極ピッチＰ２で配置されている。第１電極ピッチＰ１は、およそ１５０〜１６０μｍ程度であり、第２電極ピッチＰ２は、およそ５０〜６０μｍ程度である。
【００２３】
ところで、本例の配線基板Ａにおいては、第１ビアホール８ａの径は、およそφ２８〜３３μｍ程度であり、第２ビアホール８ｂの径は、およそφ２０〜２５μｍ程度である。
第１および第２ビア導体１０ａ、１０ｂは、それぞれ第１および第２ビアホール８ａ、８ｂ内を充填しているため、第１ビア導体１０ａの径は、第２ビア導体１０ｂの径よりも大きい。
【００２４】
ソルダーレジスト層４は、絶縁層３の上面および絶縁基板１の下面に被着されている。上面側のソルダーレジスト層４は、第１および第２半導体素子接続パッド１１ａ、１１ｂを露出する第１開口部４ａおよび第２開口部４ｂを有している。そして、下面側のソルダーレジスト層４は、外部接続パッド７を露出する第３開口部４ｃを有している。
なお、図１に示すように、第１開口部４ａの開口径は、第２開口部４ｂの開口径よりも大きいことが好ましい。このように、第１半導体素子Ｓ１の電極Ｔ１と第１半導体素子接続パッド１１ａとの接続面積を大きくすることで両者の接合強度が向上できる。その結果、第２半導体素子Ｓ２の対角線長さよりも大きな対角線長さを有する第１半導体素子Ｓ１と配線基板Ａとの熱伸縮の差に起因して発生する応力に対しても、第１半導体素子Ｓ１と配線基板Ａとの接続を強固に維持することが可能になる。
【００２５】
ソルダーレジスト層４は、例えばエポキシ樹脂やポリイミド樹脂等の熱硬化性樹脂を含有する電気絶縁材料から成る樹脂ペーストまたはフィルムを絶縁基板１の上に塗布または貼着して熱硬化させることにより形成される。
【００２６】
そして、第１および第２半導体素子Ｓ１、Ｓ２の電極Ｔ１、Ｔ２を、それぞれ対応する第１および第２半導体素子接続パッド１１ａ、１１ｂに半田を介して接続するとともに、外部接続パッド７を外部の電気回路基板の配線導体に半田を介して接続することにより、第１および第２半導体素子Ｓ１、Ｓ２が外部の電気回路基板に電気的に接続されて稼働する。
【００２７】
ところで、本発明においては、上述したように、第１半導体素子Ｓ１の電極Ｔ１が接続される第１半導体素子接続パッド１１ａと一体的に形成された第１ビア導体１０ａは、第２半導体素子Ｓ２の電極Ｔ２が接続される第２半導体素子接続パッド１１ｂと一体的に形成された第２ビア導体１０ｂよりも大きな径を有している。したがって、第１ビア導体１０ａと下層導体６との接続面を大きくすることで第１ビア導体１０ａと下層導体６との接合強度を向上させることができる。これにより、第２半導体素子Ｓ２の対角線長さよりも大きな対角線長さを有する第１半導体素子Ｓ１と配線基板Ａとの熱伸縮の差に起因して発生する応力により第１ビア導体１０ａと下層導体６との間にクラックが発生することを抑制して、半導体素子Ｓ１を安定的に稼働させることが可能な配線基板Ａを提供することができる。なお、第１半導体素子Ｓ１の電極ピッチＰ１は第２半導体素子Ｓ２の電極ピッチＰ２よりも大きいことから、第１ビア導体１０ａの径を大きなものとしたとしても、第１ビア導体１０ａ同士の間に十分な絶縁間隔を設けることができる。さらに、第２半導体素子Ｓ２は対角線長さが短いことから、第２半導体素子Ｓ２と配線基板Ａとの熱伸縮差に起因する大きな応力が発生することはなく、したがって第２ビア導体１０ｂの径が小さいままであっても第２ビア導体１０ｂと下層導体６との間にクラックが発生することはない。
【００２８】
なお、本発明は上述の実施形態の一例に限定されるものではなく、本発明の要旨を逸脱しない範囲であれば種々の変更は可能である。例えば、上述の実施形態の一例では、図１に示したように、絶縁基板１の上面には絶縁層３が一層だけ形成されているが、複数の絶縁層３を形成しても良い。また、絶縁基板１の下面には絶縁層３が形成されていないが、絶縁層３を単層あるいは複数層形成しても良い。
【００２９】
また、例えば、上述の実施形態の一例では、図１に示したように、全ての第１ビア導体１０ａの径が第２ビア導体１０ｂの径よりも大きい例を示したが、図２に示す配線基板Ａ２のように、第１搭載部１ａにおいて、外周部に配設された第１半導体素子接続パッド１１ｖと一体的に形成された第１ビア導体１０ｖの径のみを、中央部に配設された第１半導体素子接続パッド１１ｗと一体的に形成された第１ビア導体１０ｗの径、および第２ビア導体１０ｂの径より大きくしても良い。このようにすることによって、第１半導体素子Ｓ１と配線基板Ａ２との熱伸縮の差に起因して発生する応力が特に集中する第１搭載部１ａの外周部において第１半導体素子接続パッド１１ｖと一体的に形成された第１ビア導体１０ｖと下層導体６との接合強度を向上させることができる。その結果、第１搭載部１ａの外周部の第１半導体素子接続パッド１１ｖに接続された第１ビア導体１０ｖと下層導体６との間にクラックが生じることを抑制できる。
なお、大きな対角線長さを有する第１搭載部１ａに配設された第１半導体素子接続パッド１１ｖおよび第１ビア導体１０ｖならびに第１半導体素子接続パッド１１ｗおよび第１ビア導体１０ｗをセミアディティブ法により形成する場合、セミアディティブ法における電解めっきを被着させると、電解めっきのための電流分布は第１搭載部１ａの外周部に集中して大きくなり、中央部では分散して小さくなる傾向にある。そのため、第１搭載部１ａの外周部では電解めっきの析出性が高いものの、中央部では低いものとなってしまう。しかしながら本例の配線基板Ａ２の場合、第１搭載部１ａの外周部に配設された第１ビア導体１０ｖのみの径を大きくし、中央部の第１ビア導体１０ｗの径を小さいままとしておくことで、セミアディティブ法における電解めっきを被着させる際に、電解めっきの析出性の低い中央部においても、第１ビア導体１０ｗを良好に析出させることができる。したがって、本例の配線基板Ａ２によれば、第１搭載部１ａの外周部のみならず、中央部においても電気的な接続信頼性に優れる配線基板Ａ２を提供することができる。
【００３０】
さらに、図２に示した実施形態例では、第１搭載部１ａにおいて、外周部に配設された第１半導体素子接続パッド１１ｖと、中央部に配設された第１半導体素子接続パッド１１ｗとを露出する開口部４ａの開口径の大きさが同じ例を示したが、図３に示す配線基板Ａ３のように、第１半導体素子接続パッド１１ｖを露出する開口部１４ａの開口径を、第１半導体素子接続パッド１１ｗを露出する開口部４ａの開口径より大きくしてもよい。このようにすることによって、第１半導体素子Ｓ１と配線基板Ａ３との熱伸縮の差に起因して発生する応力が特に集中する第１搭載部１ａの外周部において、第１半導体素子Ｓ１の電極Ｔ１１と第１半導体素子接続パッド１１ｖとの接続面積を大きくすることで両者の接合強度が向上できる。その結果、第１半導体素子Ｓ１と配線基板Ａ３との熱伸縮の差に起因して発生する応力が特に集中する第１搭載部１ａの外周部においても、第１半導体素子Ｓ１と配線基板Ａ３との接続を強固に維持することが可能になる。
【００３１】
また、上述した実施形態例では、いずれも半導体素子接続パッドがソルダーレジスト層の開口部に露出している例を示したが、図４に示す配線基板Ａ４のように、第１半導体素子接続パッド１１ｖ、１１ｗおよび第２半導体素子接続パッド１１ｂの表面に、銅ポストＣ１、Ｃ２、Ｃ３を形成しておいてもよい。これらの銅ポストは、第１搭載部１ａの外周部に配設された第１半導体素子接続パッド１１ｖ表面に形成された銅ポストＣ１の径が、第１搭載部１ａの中央部に配設された第１半導体素子接続パッド１１ｗ表面に形成された銅ポストＣ２の径、および第２半導体素子接続パッド１１ｂ表面に形成された銅ポストＣ３の径よりも大きく形成されている。各銅ポストＣ１、Ｃ２、Ｃ３の径を同一に形成しても構わないが、上述のように形成することで、第１半導体素子Ｓ１と配線基板Ａ４との熱伸縮の差に起因して発生する応力が特に集中する第１搭載部１ａの外周部において、第１半導体素子Ｓ１の電極Ｔ１１と銅ポストＣ１との接続面積を大きくすることで両者の接合強度が向上できる。その結果、第１搭載部１ａの外周部においても、第１半導体素子Ｓ１と配線基板Ａ４との接続を強固に維持することが可能になる。
なお、銅ポストＣ１とＣ２の径を同ポストＣ３よりも大きな同一径としてもよい。
さらに、銅ポストＣ１およびＣ２のみを設けてもよい。この場合、銅ポストＣ１とＣ２の径を同一径としても良いし、銅ポストＣ１の径が銅ポストＣ２の径より大きくてもよい。
さらに、銅ポストＣ３のみを設けてもよい。
このような各銅ポストＣ１、Ｃ２、Ｃ３は、例えば次のように形成すればよい。まず、絶縁層３表面に各半導体素子接続パッドを露出する開口部を有するソルダーレジスト層４を上述した方法で被着させる。次に、ソルダーレジスト層４表面および開口部の内面に無電解めっきを被着させてから電解銅めっき層を析出させる。そして、各半導体素子接続パッドに対応する電解銅めっき層上にエッチングレジストを被着した後、エッチングレジストから露出する電解銅めっき層とその下側の無電解めっきとをエッチング除去することで銅ポストＣ１、Ｃ２、Ｃ３が形成される。
【符号の説明】
【００３２】
１ａ                      第１搭載部
１ｂ                      第２搭載部
３                        絶縁層
６                        下層導体
８ａ                      第１ビアホール
８ｂ                      第２ビアホール
１０ａ、１０ｖ、１０ｗ    第１ビア導体
１０ｂ                    第２ビア導体
１１ａ、１１ｖ、１１ｗ    第１半導体素子接続パッド
１１ｂ                    第２半導体素子接続パッド
Ａ、Ａ２                  配線基板
Ｐ１                      第１電極ピッチ
Ｐ２                      第２電極ピッチ
Ｓ１                      第１半導体素子
Ｓ２                      第２半導体素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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