(57)【特許請求の範囲】
【請求項１】
各々が光電変換素子を含む複数の画素を有する撮像部と、
前記画素内に蓄積された信号電荷の読み出し駆動およびリセット駆動を行う駆動部と、
前記撮像部から出力される画像において残像が低減されるように、前記リセット駆動を行うタイミングを補正する補正部と
を備え、
前記駆動部は、前記リセット駆動を１フレーム期間内で間欠的に複数回行い、
前記補正部は、前記複数回のリセット駆動のうちの１回のリセット駆動が終了してからその次の回のリセット駆動が終了するまでの時間間隔と残像特性との相関関係に基づいて、前記タイミングを補正する
撮像装置。
【請求項２】
前記駆動部は、１フレーム期間における前記複数回のリセット駆動のうちの１回目のリセット駆動を、前記読み出し駆動と共に行う
請求項１に記載の撮像装置。
【請求項３】
前記駆動部は、１フレーム期間における前記複数回のリセット駆動のうちの最終回のリセット駆動を、前記補正後のタイミングに基づいて行う
請求項２に記載の撮像装置。
【請求項４】
前記駆動部は、１フレーム期間において計２回のリセット駆動を行う
請求項３に記載の撮像装置。
【請求項５】
前記補正部は、前記タイミングと共に、前記リセット駆動の際に前記画素のトランジスタに印加するリセット電圧を補正する
請求項１ないし請求項４のいずれか１つに記載の撮像装置。
【請求項６】
前記駆動部は、１フレーム期間における複数回のリセット駆動のうちの最終回のリセット駆動を、前記補正部によって補正されたリセット電圧を用いて行う
請求項５に記載の撮像装置。
【請求項７】
前記駆動部は、前記最終回のリセット駆動を、前記最終回の１つ前の回のリセット駆動時よりも低いリセット電圧を用いて行う
請求項６に記載の撮像装置。
【請求項８】
前記補正部は、前記タイミングの補正を、環境条件を考慮して行う
請求項１ないし請求項７のいずれか１つに記載の撮像装置。
【請求項９】
前記補正部は、前記タイミングの補正を、装置起動前または動画撮影前に行う
請求項１ないし請求項８のいずれか１つに記載の撮像装置。
【請求項１０】
前記光電変換素子が、ＰＩＮ型のフォトダイオードまたはＭＩＳ型センサからなる
請求項１ないし請求項９のいずれか１つに記載の撮像装置。
【請求項１１】
前記撮像部が、入射した放射線に基づいて電気信号を発生させるものである
請求項１ないし請求項１０のいずれか１つに記載の撮像装置。
【請求項１２】
前記撮像部は、前記光電変換素子上に、放射線を前記光電変換素子の感度域に変換する波長変換層を有する
請求項１１に記載の撮像装置。
【請求項１３】
前記放射線がＸ線である
請求項１１または請求項１２に記載の撮像装置。
【請求項１４】
前記複数の画素を駆動するためのトランジスタを有し、
前記トランジスタは、アモルファスシリコン、多結晶シリコン、微結晶シリコンまたは酸化物半導体よりなる
請求項１ないし請求項１３のいずれか１つに記載の撮像装置。
【請求項１５】
撮像装置と、この撮像装置により得られた撮像信号に基づく画像表示を行う表示装置とを備え、
前記撮像装置は、
各々が光電変換素子を含む複数の画素を有する撮像部と、
前記画素内に蓄積された信号電荷の読み出し駆動およびリセット駆動を行う駆動部と、
前記撮像部から出力される画像において残像が低減されるように、前記リセット駆動を行うタイミングを補正する補正部と
を有し、
前記駆動部は、前記リセット駆動を１フレーム期間内で間欠的に複数回行い、
前記補正部は、前記複数回のリセット駆動のうちの１回のリセット駆動が終了してからその次の回のリセット駆動が終了するまでの時間間隔と残像特性との相関関係に基づいて、前記タイミングを補正する
撮像表示システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、光電変換素子を有する撮像装置、およびそのような撮像装置を備えた撮像表示システムに関する。
【背景技術】
【０００２】
従来、各画素（撮像画素）に光電変換素子を内蔵する撮像装置として、種々のものが提案されている。そのような光電変換素子を有する撮像装置の一例としては、例えばいわゆる光学式のタッチパネルや、放射線撮像装置などが挙げられる（例えば特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−１３５５６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記のような撮像装置では一般に、複数の画素から読み出された信号電荷に基づいて画像が得られるが、この画像において、いわゆる残像（撮像時刻よりも前に蓄積された信号電荷に基づく実際の被写体像とは異なる像）が発生する場合があり、撮像画像の画質が劣化するという問題がある。
【０００５】
本開示はかかる問題点に鑑みてなされたもので、その目的は、撮像画像の高画質化を実現することが可能な撮像装置、およびそのような撮像装置を備えた撮像表示システムを提供することにある。
【課題を解決するための手段】
【０００６】
本開示の撮像装置は、各々が光電変換素子を含む複数の画素を有する撮像部と、画素内に蓄積された信号電荷の読み出し駆動およびリセット駆動を行う駆動部と、撮像部から出力される画像において残像が低減されるように、リセット駆動を行うタイミングを補正する補正部とを備えたものである。駆動部は、リセット駆動を１フレーム期間内で間欠的に複数回行い、補正部は、複数回のリセット駆動のうちの１回のリセット駆動が終了してからその次の回のリセット駆動が終了するまでの時間間隔と残像特性との相関関係に基づいて、タイミングを補正する。
【０００７】
本開示の撮像表示システムは、上記本開示の撮像装置と、この撮像装置により得られた撮像信号に基づく画像表示を行う表示装置とを備えたものである。
【０００８】
本開示の撮像装置および撮像表示システムでは、撮像部の各画素において入射光に基づく光電変換がなされ、上記のような信号電荷の読み出し駆動およびリセット駆動が行われることにより、入射光に基づく撮像画像が得られる。この撮像画像において残像が低減されるように、補正部は、リセット駆動を行うタイミングを補正する。
【発明の効果】
【０００９】
本開示の撮像装置および撮像表示システムによれば、撮像部の各画素が光電変換素子を含み、駆動部が、各画素からの信号電荷の読み出し駆動およびリセット駆動を行うことにより、入射光に基づく撮像画像を得ることができる。補正部が、撮像画像において残像が低減されるように、駆動部におけるリセット駆動のタイミングを補正することにより、信号電荷の読み出し後に電荷が残存（残留）した場合であっても、その残留電荷に起因する残像の発生を抑制することができる。よって、撮像画像の高画質化を実現することが可能となる。
【図面の簡単な説明】
【００１０】
【図１】本開示の一実施の形態に係る撮像装置の全体構成例を表すブロック図である。
【図２】図１に示した撮像部の概略構成例を表す模式図である。
【図３】図１に示した画素等の詳細構成例を表す回路図である。
【図４】図１に示した行走査部の詳細構成例を表すブロック図である。
【図５】図１に示した列選択部の詳細構成例を表すブロック図である。
【図６】（Ａ）は露光期間の動作状態の一例を表す回路図、（Ｂ）は読み出し／第１リセット期間における動作状態の一例を表す回路図である。
【図７】ラテラル型構造のＰＩＮ型のフォトダイオードにおいて、（Ａ）は蓄積状態を、（Ｂ）は空乏状態をそれぞれ説明するための模式図である。
【図８】バーティカル型構造のＰＩＮ型のフォトダイオードの一例を表す断面模式図である。
【図９】電荷分配現象（チャージインジェクション）について説明するための回路図である。
【図１０】信号電荷残留のメカニズムを説明するための特性図である。
【図１１】読み出し／第１リセット期間後の経過時間とDecay電流との関係の一例を表す特性図である。
【図１２】残留電荷量とDecay電流との関係について説明するための特性図である。
【図１３】実施の形態に係る線順次撮像動作の概要を説明するためのタイミング図である。
【図１４】１ライン分の撮像動作を説明するためのタイミング波形図である。
【図１５】（Ａ），（Ｂ）は、第２リセット期間における動作状態の一例を表す回路図である。
【図１６】２回目のリセット動作により低減される残留電荷量について説明するための特性図である。
【図１７】Decayの時間的変化（残像特性）を表す特性図である。
【図１８】Decayのリセット間隔依存について説明するための特性図である。
【図１９】リセット間隔と残像特性との相関関係を表す特性図である。
【図２０】変形例１に係る画素等の構成を表す回路図である。
【図２１】変形例２に係る画素等の構成を表す回路図である。
【図２２】変形例３に係る画素等の構成を表す回路図である。
【図２３】変形例４に係る画素等の構成を表す回路図である。
【図２４】アクティブ型の画素回路における線順次撮像動作の一例を表すタイミング図である。
【図２５】（Ａ）は変形例５に係る撮像部の概略構成、（Ｂ）は変形例６に係る撮像部の概略構成をそれぞれ表す模式図である。
【図２６】適用例に係る撮像表示システムの概略構成を表す模式図である。
【発明を実施するための形態】
【００１１】
以下、本開示の実施の形態について、図面を参照して詳細に説明する。尚、説明は以下の順序で行う。
１．実施の形態（リセット間隔を補正して複数回リセット駆動を行う撮像装置の例）
２．変形例１（パッシブ型の画素回路の他の例）
３．変形例２（パッシブ型の画素回路の他の例）
４．変形例３，４（アクティブ型の画素回路の例）
５．変形例５，６（放射線に基づいて撮像を行う撮像部の例）
６．変形例７（リセット電圧値を補正する場合の例）
７．適用例（撮像表示システムへの適用例）
【００１２】
＜実施の形態＞
［撮像装置１の全体構成］
図１は、本開示の一実施の形態に係る撮像装置（撮像装置１）の全体のブロック構成を表すものである。撮像装置１は、入射光（撮像光）に基づいて被写体の情報を読み取る（被写体を撮像する）ものである。この撮像装置１は、撮像部１１、行走査部１３、Ａ／Ｄ変換部１４、列走査部１５、システム制御部１６およびリセットタイミング補正部１８を備えている。これらのうち、行走査部１３、Ａ／Ｄ変換部１４、列走査部１５およびシステム制御部１６が、本開示における「駆動部」の一具体例に対応し、リセットタイミング補正部１８が、本開示における「補正部」の一具体例に対応する。
【００１３】
（撮像部１１）
撮像部１１は、入射光（撮像光）に応じて電気信号を発生させるものである。この撮像部１１では、画素（撮像画素，単位画素）２０が、行列状（マトリクス状）に２次元配置されており、各画素２０は、撮像光の光量に応じた電荷量の光電荷を発生して内部に蓄積する光電変換素子（後述の光電変換素子２１）を有している。尚、図１中に示したように、以下、撮像部１１内における水平方向（行方向）を「Ｈ」方向とし、垂直方向（列方向）を「Ｖ」方向として説明する。
【００１４】
図２は、この撮像部１１の概略構成例である。撮像部１１は、画素２０毎に光電変換素子２１が配置された光電変換層１１１を有している。光電変換層１１１では、図中に示したように、入射した撮像光Ｌinに基づく光電変換（撮像光Ｌinから信号電荷への変換）がなされるようになっている。
【００１５】
図３は、画素２０の回路構成（いわゆるパッシブ型の回路構成）を、Ａ／Ｄ変換部１４内の後述する列選択部１７の回路構成とともに例示したものである。このパッシブ型の画素２０には、１つの光電変換素子２１と、１つのトランジスタ２２とが設けられている。この画素２０にはまた、Ｈ方向に沿って延在する読み出し制御線Ｌreadと、Ｖ方向に沿って延在する信号線Ｌsigとが接続されている。
【００１６】
光電変換素子２１は、例えばＰＩＮ（Positive Intrinsic Negative）型のフォトダイオードまたはＭＩＳ（Metal-Insulator-Semiconductor）型センサからなり、前述したように、入射光（撮像光Ｌin）の光量に応じた電荷量の信号電荷を発生させるようになっている。尚、この光電変換素子２１のカソードは、ここでは蓄積ノードＮに接続されている。
【００１７】
トランジスタ２２は、読み出し制御線Ｌreadから供給される行走査信号に応じてオン状態となることにより、光電変換素子２１により得られた信号電荷（入力電圧Ｖin）を信号線Ｌsigへ出力するトランジスタ（読み出し用トランジスタ）である。このトランジスタ２２は、ここではＮチャネル型（Ｎ型）の電界効果トランジスタ（ＦＥＴ；Field Effect Transistor）により構成されている。但し、トランジスタ２２はＰチャネル型（Ｐ型）のＦＥＴ等により構成されていてもよい。このトランジスタ２２はまた、例えば、非晶質シリコン（アモルファスシリコン）、微結晶シリコンまたは多結晶シリコン（ポリシリコン）等のシリコン系半導体を用いて構成されている。あるいは、酸化インジウムガリウム亜鉛（ＩｎＧａＺｎＯ）または酸化亜鉛（ＺｎＯ）等の酸化物半導体を用いて構成されていてもよい。
【００１８】
この画素２０では、トランジスタ２２のゲートが読み出し制御線Ｌreadに接続され、ソースが例えば信号線Ｌsigに接続され、ドレインが例えば光電変換素子２１のカソードに蓄積ノードＮを介して接続されている。また、光電変換素子２１のアノードは、ここではグランドに接続（接地）されている。
【００１９】
（行走査部１３）
行走査部１３は、後述のシフトレジスタ回路や所定の論理回路等を含んで構成されており、撮像部１１内の複数の画素２０に対して行単位（水平ライン単位）での駆動（線順次走査）を行う画素駆動部（行走査回路）である。具体的には、後述する読み出し動作やリセット動作等の撮像動作を例えば線順次走査により行う。尚、この線順次走査は、読み出し制御線Ｌreadを介して前述した行走査信号を各画素２０へ供給することによって行われるようになっている。
【００２０】
図４は、行走査部１３のブロック構成例である。行走査部１３は、Ｖ方向に沿って延在する複数の単位回路１３０を有している。尚、ここでは、図中に示した４つの単位回路１３０に接続された８つの読み出し制御線Ｌreadを、上から順に、Ｌread(1)〜Ｌread(8)として示している。
【００２１】
各単位回路１３０は、複数列（ここでは２列）のシフトレジスタ回路１３１，１３２（図中のブロック内では便宜上、「Ｓ／Ｒ」と記載；以下同様）と、４つのＡＮＤ回路（論理積回路）１３３Ａ〜１３３Ｄと、２つのＯＲ回路（論理和回路）１３４Ａ，１３４Ｂと、２つのバッファ回路１３５Ａ，１３５Ｂとを有している。
【００２２】
シフトレジスタ回路１３１は、システム制御部１６から供給されるスタートパルスＶＳＴ１およびクロック信号ＣＬＫ１に基づいて、複数の単位回路１３０全体として、Ｖ方向に順次シフトするパルス信号を生成する回路である。同様に、シフトレジスタ回路１３２は、システム制御部１６から供給されるスタートパルスＶＳＴ２およびクロック信号ＣＬＫ２に基づいて、複数の単位回路１３０全体として、Ｖ方向に順次シフトするパルス信号を生成する回路である。これらのシフトレジスタ回路１３１，１３２は、後述するリセット駆動の実行回数（例えば２回）に対応して設けられたものである（実行回数に対応して２列設けられている）。即ち、例えば、シフトレジスタ回路１３１は、１回目のリセット駆動用のパルス信号を生成する役割を担う一方、シフトレジスタ回路１３２は、２回目のリセット駆動用のパルス信号を生成する役割を担っている。
【００２３】
ＡＮＤ回路１３３Ａ〜１３３Ｄにはそれぞれ、シフトレジスタ回路１３１，１３２から出力される各パルス信号（各出力信号）の有効期間を制御（規定）するための４種類のイネーブル信号ＥＮ１〜ＥＮ４が入力されている。具体的には、ＡＮＤ回路１３３Ａでは、一方の入力端子にはシフトレジスタ回路１３２からのパルス信号が入力され、他方の入力端子にはイネーブル信号ＥＮ１が入力されている。ＡＮＤ回路１３３Ｂでは、一方の入力端子にはシフトレジスタ回路１３１からのパルス信号が入力され、他方の入力端子にはイネーブル信号ＥＮ２が入力されている。ＡＮＤ回路１３３Ｃでは、一方の入力端子にはシフトレジスタ回路１３２からのパルス信号が入力され、他方の入力端子にはイネーブル信号ＥＮ３が入力されている。ＡＮＤ回路１３３Ｄでは、一方の入力端子にはシフトレジスタ回路１３１からのパルス信号が入力され、他方の入力端子にはイネーブル信号ＥＮ４が入力されている。
【００２４】
ＯＲ回路１３４Ａは、ＡＮＤ回路１３３Ａからの出力信号とＡＮＤ回路１３３Ｂからの出力信号との論理和信号（ＯＲ信号）を生成する回路である。同様に、ＯＲ回路１３４Ｂは、ＡＮＤ回路１３３Ｃからの出力信号とＡＮＤ回路１３３Ｄからの出力信号との論理和信号を生成する回路である。このようにして、上記したＡＮＤ回路１３３Ａ〜１３３ＤとＯＲ回路１３４Ａ，１３４Ｂとによって、シフトレジスタ回路１３１，１３２からの出力信号（パルス信号）同士の論理和信号が、各出力信号の有効期間を制御しつつ生成される。これにより、後述する複数回のリセット駆動の際の駆動タイミング等が規定される。
【００２５】
バッファ回路１３５Ａは、ＯＲ回路１３４Ａからの出力信号（パルス信号）に対するバッファとして機能する回路であり、バッファ回路１３５Ｂは、ＯＲ回路１３４Ｂからの出力信号に対するバッファとして機能する回路である。これらのバッファ回路１３５Ａ，１３５Ｂによるバッファ後のパルス信号（行走査信号）は、読み出し制御線Ｌreadを介して撮像部１１内の各画素２０へ出力されるようになっている。
【００２６】
（Ａ／Ｄ変換部１４）
Ａ／Ｄ変換部１４は、複数（ここでは４つ）の信号線Ｌsigごとに１つ設けられた複数の列選択部１７を有しており、信号線Ｌsigを介して入力した信号電圧（信号電荷）に基づいてＡ／Ｄ変換（アナログ／デジタル変換）を行うものである。これにより、デジタル信号からなる出力データＤout（撮像信号）が生成され、外部へ出力されるようになっている。
【００２７】
各列選択部１７は、例えば図３および図５に示したように、チャージアンプ１７２、容量素子（コンデンサ，フィードバック容量素子）Ｃ１、スイッチＳＷ１、サンプルホールド（Ｓ／Ｈ）回路１７３、４つのスイッチＳＷ２を含むマルチプレクサ回路（選択回路）１７４、およびＡ／Ｄコンバータ１７５を有している。これらのうち、チャージアンプ１７２、容量素子Ｃ１、スイッチＳＷ１、Ｓ／Ｈ回路１７３およびスイッチＳＷ２はそれぞれ、信号線Ｌsig毎に設けられている。マルチプレクサ回路１７４およびＡ／Ｄコンバータ１７５は、列選択部１７毎に設けられている。
【００２８】
チャージアンプ１７２は、信号線Ｌsigから読み出された信号電荷を電圧に変換（Ｑ−Ｖ変換）するためのアンプ（増幅器）である。このチャージアンプ１７２では、負側（−側）の入力端子に信号線Ｌsigの一端が接続され、正側（＋側）の入力端子には所定のリセット電圧Ｖrstが入力されるようになっている。チャージアンプ１７２の出力端子と負側の入力端子との間は、容量素子Ｃ１とスイッチＳＷ１との並列接続回路を介して帰還接続（フィードバック接続）されている。即ち、容量素子Ｃ１の一方の端子がチャージアンプ１７２の負側の入力端子に接続され、他方の端子がチャージアンプ１７２の出力端子に接続されている。同様に、スイッチＳＷ１の一方の端子がチャージアンプ１７２の負側の入力端子に接続され、他方の端子がチャージアンプ１７２の出力端子に接続されている。尚、このスイッチＳＷ１のオン・オフ状態は、システム制御部１６からアンプリセット制御線Ｌcarstを介して供給される制御信号（アンプリセット制御信号）によって制御される。
【００２９】
Ｓ／Ｈ回路１７３は、チャージアンプ１７２とマルチプレクサ回路１７４（スイッチＳＷ２）との間に配置されており、チャージアンプ１７２からの出力電圧Ｖcaを一時的に保持するための回路である。
【００３０】
マルチプレクサ回路１７４は、列走査部１５による走査駆動に従って４つのスイッチＳＷ２のうちの１つが順次オン状態となることにより、各Ｓ／Ｈ回路１７３とＡ／Ｄコンバータ１７５との間を選択的に接続または遮断する回路である。
【００３１】
Ａ／Ｄコンバータ１７５は、スイッチＳＷ２を介して入力されたＳ／Ｈ回路１７３からの出力電圧に対してＡ／Ｄ変換を行うことにより、上記した出力データＤoutを生成して出力する回路である。
【００３２】
（列走査部１５）
列走査部１５は、例えば図示しないシフトレジスタやアドレスデコーダ等を含んで構成されており、上記した列選択部１７内の各スイッチＳＷ２を走査しつつ順番に駆動するものである。このような列走査部１５による選択走査によって、信号線Ｌsigの各々を介して読み出された各画素２０の信号（上記した出力データＤout）が、順番に外部へ出力されるようになっている。
【００３３】
（リセットタイミング補正部１８）
リセットタイミング補正部１８は、リセット間隔（後述のリセット間隔Ａ）と残像特性との相関関係（例えば、ルックアップテーブル（ＬＵＴ））を予め保持しており、この相関関係に基づいて、リセットタイミング（リセット間隔）を補正（調整）する処理部である。後述するように、撮像部１１の各画素２０では、光電変換素子２１におけるいわゆるDecay現象（後述するように読み出し後に電荷が放出され、その放出電荷量が時系列に沿って減衰していく現象）により、撮像画像に残像が生じる。このようなDecay現象に起因して蓄積ノードＮに蓄積される電荷量（残留電荷量）の時間的変化（残像特性，Decay特性）は、光電変換素子２１に使用される光電変換材料等に応じて異なり、即ち撮像部１１の構成に固有のものである。従って、撮像部１１における残像特性を予め測定しておき、この測定結果を補正用のルックアップテーブルとして保持しておけばよい。尚、本実施の形態および本開示における「残像」とは、撮影した画像においては、実際の撮像時刻（露光期間）よりも前に蓄積された信号電荷に基づく実際の被写体像とは異なる像を意味し、出力データＤoutにおいてはノイズ成分となるものである。
【００３４】
ルックアップテーブルを作成する際には、例えば時間的に連続する数フレームを実際に出力し、この出力に基づいて以下のような手順で行う。即ち、あるフレームにおける信号電荷読み出し時のリセット動作（後述の１回目のリセット動作）と後述の２回目のリセット動作との時間間隔を変化させながら、その次フレームにおける残留電荷量を測定する。各測定結果をプロットした特性図（あるいはその近似曲線を用いた特性図）を作成し、これを上記リセット間隔と残像特性との相関関係を表すルックアップテーブルとして保持しておく。補正の際には、リセットタイミング補正部１８は、まず、上記のようにして予め作成、保持しておいたルックアップテーブルに基づき、所望の残像規定値（例えば１％）以下が得られるリセット間隔Ａの値を選択（設定）する。そして、選択したリセット間隔Ａの値に応じて、リセットタイミング（２回目のリセットタイミング）を補正（調整）する。このようにして得られたリセットタイミングについての補正データＤｔは、システム制御部１６へ出力され、入力された補正後のリセットタイミングに基づいて、各画素２０のリセット駆動が行われるようになっている。
【００３５】
尚、リセットタイミング補正部１８による上記補正動作は、システム制御部１６からの制御信号に基づいてなされるが、この補正動作は、例えば撮像装置起動前や、動画撮影前等に、自動的または手動的に（図示しない外部入力手段を介して得られた外部入力信号に基づいて）行われる。
【００３６】
（システム制御部１６）
システム制御部１６は、行走査部１３、Ａ／Ｄ変換部１４、列走査部１５およびリセットタイミング補正部１８の動作を制御するものである。具体的には、システム制御部１６は、前述した各種のタイミング信号（制御信号）を生成するタイミングジェネレータを有しており、このタイミングジェネレータにおいて生成される各種のタイミング信号を基に、行走査部１３、Ａ／Ｄ変換部１４および列走査部１５の駆動制御を行う。但し、詳細は後述するが、リセット駆動を行う際のタイミング信号については、リセットタイミング補正部１８から出力される補正データに基づいて、適切なリセット間隔となるように補正されたリセットタイミングに基づくタイミング信号が用いられる。このシステム制御部１６の制御に基づいて、行走査部１３、Ａ／Ｄ変換部１４および列走査部１５がそれぞれ撮像部１１内の複数の画素２０に対する撮像駆動（線順次撮像駆動）を行うことにより、撮像部１１から出力データＤoutが取得されるようになっている。
【００３７】
［撮像装置１の作用・効果］
本実施の形態の撮像装置１では、撮像光Ｌinが撮像部１１へ入射すると、各画素２０内の光電変換素子２１では、この撮像光Ｌinが信号電荷に変換（光電変換）される。このとき、蓄積ノードＮでは、光電変換により発生した信号電荷の蓄積によって、ノード容量に応じた電圧変化が生じる。具体的には、蓄積ノード容量をＣｓ、発生した信号電荷をｑとすると、蓄積ノードＮでは（ｑ／Ｃｓ）の分だけ電圧が変化（ここでは低下）する。このような電圧変化に応じて、トランジスタ２２のドレインには入力電圧Ｖin（信号電荷に対応した電圧）が印加される。このトランジスタ２２へ供給される入力電圧Ｖinは、読み出し制御線Ｌreadから供給される行走査信号に応じてトランジスタ２２がオン状態になると、蓄積ノードＮに蓄積された信号電荷が画素２０から信号線Ｌsigへ読み出される。
【００３８】
読み出された信号電荷は、信号線Ｌsigを介して複数（ここでは４つ）の画素列ごとに、Ａ／Ｄ変換部１４内の列選択部１７へ入力される。列選択部１７では、まず、各信号線Ｌsigから入力される信号電荷毎に、チャージアンプ１７２等からなるチャージアンプ回路においてＱ−Ｖ変換（信号電荷から信号電圧への変換）を行う。次いで、変換された信号電圧（チャージアンプ１７２からの出力電圧Ｖca）毎に、Ｓ／Ｈ回路１７３およびマルチプレクサ回路１７４を介してＡ／Ｄコンバータ１７５においてＡ／Ｄ変換を行い、デジタル信号からなる出力データＤout（撮像信号）を生成する。このようにして、各列選択部１７から出力データＤoutが順番に出力され、外部へ伝送される（または図示しない内部メモリーへ入力される）。以下、このような撮像駆動動作における各動作について詳細に説明する。
【００３９】
（露光期間，読み出し期間における動作）
図６（Ａ），（Ｂ）は、露光期間および読み出し期間における画素２０および列選択部１７内のチャージアンプ回路の動作例を表したものである。尚、以下では説明の便宜上、トランジスタ２２のオン・オフ状態を、スイッチを用いて図示している。
【００４０】
まず、図６（Ａ）に示したように、露光期間Ｔexでは、トランジスタ２２はオフ状態となっている。この状態では、画素２０内の光電変換素子２１へ入射した撮像光Ｌinに基づく信号電荷は、蓄積ノードＮに蓄積され、信号線Ｌsig側へは出力されない（読み出されない）。一方、チャージアンプ回路では、後述するアンプリセット動作（チャージアンプ回路のリセット動作）がなされた後の状態であるため、スイッチＳＷ１がオン状態となっており、結果としてボルテージフォロワ回路が形成されている。
【００４１】
続いて、この露光期間Ｔex後には、画素２０から信号電荷を読み出す動作（読み出し動作）と共に、画素２０内に蓄積された信号電荷をリセットするため動作（リセット動作，画素リセット動作）がなされる。本実施の形態では、画素２０がパッシブ型の画素回路を有することから、読み出し動作に伴ってリセット動作が行われる。尚、このリセット動作が、後述する複数回のリセット動作のうちの１回目のリセット動作（第１のリセット動作）に対応する。従って、以下では、この読み出し期間を、「読み出し／第１リセット期間Ｔｒ１」あるいは単に「期間Ｔｒ１」と称して説明を行う。
【００４２】
具体的には、読み出し／第１リセット期間Ｔｒ１では、図６（Ｂ）に示したように、トランジスタ２２がオン状態となることにより、画素２０内の蓄積ノードＮから信号線Ｌsig側へ信号電荷が読み出される（図中の矢印Ｐ１１参照）。このようにして読み出された信号電荷は、チャージアンプ回路へ入力される。一方、チャージアンプ回路では、スイッチＳＷ１がオフ状態となっている（チャージアンプ回路が読み出し動作状態となっている）。詳細には、トランジスタ２２がオン状態とされる直前に、チャージアンプ回路においてスイッチＳＷ１がオフ状態とされる。従って、チャージアンプ回路へ入力された信号電荷は容量素子Ｃ１に蓄積され、その蓄積電荷に応じた信号電圧（出力電圧Ｖca）がチャージアンプ１７２から出力される。尚、容量素子Ｃ１に蓄積された電荷は、後述するアンプリセット動作の際にスイッチＳＷ１がオン状態となることにより、リセットされる（アンプリセット動作がなされる）。
【００４３】
この読み出し／第１リセット期間Ｔｒ１では、上記のような読み出し動作に伴って、以下のようなリセット動作（１回目のリセット動作）が行われる。即ち、図中の矢印Ｐ１２で示したように、チャージアンプ回路（チャージアンプ１７２）における仮想短絡（イマジナリー・ショート）現象を利用して、１回目のリセット動作がなされる。詳細には、仮想短絡現象によって、チャージアンプ１７２における負側の入力端子側（信号線Ｌsig側）の電圧が、正側の入力端子に印加されているリセット電圧Ｖrstに略等しくなることから、蓄積ノードＮもリセット電圧Ｖrstとなる。このように、パッシブ型の画素回路を用いた本実施の形態では、読み出し／第１リセット期間Ｔｒ１において、上記した読み出し動作に伴って、蓄積ノードＮが所定のリセット電圧Ｖrstにリセットされる。
【００４４】
（読み出し／リセット後の信号電荷の残存）
上述のように、読み出し／第１リセット期間Ｔｒ１では、読み出し動作に伴ってリセット動作がなされるが、この期間Ｔｒ１後であっても、それ以前に蓄積されていた信号電荷の一部が画素２０内に残る場合がある。信号電荷の一部が画素２０内に残ると、次の読み出し動作時（次のフレーム期間での撮像時）においてその残留電荷に起因した残像が発生し、撮像画質が劣化してしまう。以下、図７〜図１２を参照して、このような信号電荷の残存について、詳細に説明する。
【００４５】
ここで、光電変換素子２１がＰＩＮ型のフォトダイオード（薄膜フォトダイオード）である場合、具体的には以下の２つの構造のものに大別される。即ち、図７（Ａ），（Ｂ）に示したような、いわゆるラテラル型（横型）構造のものと、図８に示したような、いわゆるバーティカル型（縦型）構造のものである。
【００４６】
ラテラル型構造の場合、光電変換素子２１は横方向（積層面内方向）に沿って、ｐ型半導体層２１Ｐ、真性半導体層（ｉ層）２１Ｉおよびｎ型半導体層２１Ｎを、この順に有している。また、真性半導体層２１Ｉ付近でゲート絶縁膜（図示せず）を介して対向配置された、ゲート電極２１Ｇを有している。一方、バーティカル型構造の場合には、光電変換素子２１は縦方向（積層方向）に沿って、例えば、下部電極２１１ａ、ｐ型半導体層２１Ｐ、真性半導体層２１Ｉ、ｎ型半導体層２１Ｎおよび上部電極２１１ｂを、この順に有している。尚、以下では、光電変換素子２１が、上記２つの構造のうち、ラテラル型構造のＰＩＮ型のフォトダイオードである場合を想定して説明を行う。
【００４７】
（信号電荷残存のメカニズム）
上記のような信号電荷の残存が発生する理由の一つとして、外光（特に、強外光）の影響を受けて画素２０内の電荷が飽和してしまうことが考えられる。光電変換素子２１では、ゲート電極２１Ｇに印加されるゲート電圧により、真性半導体層２１Ｉが、蓄積状態（飽和状態）、空乏状態、反転状態のいずれかの状態となる。ところが、薄膜フォトダイオードでは、その蓄積状態もしくは反転状態においてゲート電極２１Ｇ側の界面に電荷が誘起された状態（図７（Ａ））から、空乏状態（図７（Ｂ））に遷移するには、数百μｓオーダーの時間が必要である。通常、ＰＩＮ型のフォトダイオードは、空乏状態で光感度が最大となるため空乏状態で使用するが、例えば強外光が照射されてＶｎｐ＜０Ｖの状態になると、蓄積状態に遷移する。尚、Ｖｎｐは、ｐ型半導体層２１Ｐ側から見たｎ型半導体層２１Ｎの電位である。
【００４８】
このため、例えば、強外光が照射された直後に暗状態に環境が変化し、かつリセット動作（１回目のリセット動作）が行われてＶｎｐ＞０の状態に戻っても、数百μｓの間は蓄積状態から空乏状態に遷移しない。ここで、空乏状態と、蓄積状態もしくは反転状態とでは、上記したゲート電極２１Ｇ側の界面に誘起された電荷の影響により、ＰＩＮ型のフォトダイオードにおける容量特性が異なることが知られている。具体的には、図７（Ａ），（Ｂ）に示したように、ゲート電極２１Ｇとｐ型半導体層２１Ｐと間に形成される寄生容量Ｃｇｐは、蓄積状態では大きく、空乏状態では小さくなる。
【００４９】
一方、画素２０内の蓄積ノードＮでは、上述のように読み出し／第１リセット期間Ｔｒ１後に所定のリセット電圧Ｖrstとなるが、この後、トランジスタ２２がオン状態からオフ状態に遷移する際、以下のような現象が起こる。即ち、例えば図９に示したように、画素２０内の寄生容量（トランジスタ２２のゲート・ドレイン間に形成された寄生容量Ｃｇｄ等）に蓄積された電荷に起因して、蓄積ノードＮの電位がリセット電圧Ｖrstから微小に変動する（図中のＰ２参照）。このような現象は、電荷分配現象（チャージインジェクション現象）と呼ばれる。
【００５０】
ここで、蓄積ノードＮに接続されているＰＩＮ型のフォトダイオード（光電変換素子２１）では、その寄生容量Ｃｇｐが空乏状態，蓄積状態および反転状態の状態毎に異なる場合、上記のような状態遷移により、画素２０内における全体のカップリング量（寄生容量の大きさ）が変化する。このため、読み出し／第１リセット期間Ｔｒ１後においても、その期間Ｔｒ１の直前まで入射していた光の情報（電荷）が、蓄積ノードＮに残ってしまう。このようなメカニズムにより、強外光が照射されて画素２０内の電荷が飽和してしまう場合、リセット動作を伴う読み出し／第１リセット期間Ｔｒ１後においても、その直前まで蓄積されていた信号電荷の一部が、画素２０内に残存してしまうのである。このような強外光に起因する信号電荷の残存は、図７（Ａ），（Ｂ）に示したような真性半導体層２１Ｉの下にゲート電極が配置された構造を有するダイオードにおいて生じるものである。但し、ゲート電極のない構造のものであっても、ラテラル型，バーティカル型を問わず、強い光が照射されることによって飽和電子に達した場合には、信号電荷の残留が発生する。厳密には、飽和電子に達していなくとも強い光が入射することで、発生したキャリアがトラップ準位に捕獲され、放出されるまでに時間がかかる。
【００５１】
あるいは、上記のような場合（強外光の影響により電荷が飽和してしまう場合）に限らず、以下に説明するような理由から信号電荷が残存する場合もある。即ち、Decay電流が光電変換素子２１（ＰＩＮ型のフォトダイオード）から生ずることによっても、残留電荷が発生する。
【００５２】
図１０（Ａ），（Ｂ）はそれぞれ、前述したＰＩＮ型のフォトダイオードにおける、エネルギーバンド構造（各層の位置とエネルギー準位との関係）を表したものである。これらの図から分かるように、真性半導体層２１Ｉには多数の欠陥準位Ｅｄが存在している。そして、図１０（Ａ）に示したように、読み出し／第１リセット期間Ｔｒ１の直後においては、これらの欠陥準位Ｅｄに電荷ｅが捕獲（トラップ）された状態となっている。ところが、例えば図１０（Ｂ）に示したように、読み出し／第１リセット期間Ｔｒ１からある程度の時間が経過すると、欠陥順位Ｅｄにトラップされている電荷ｅが、真性半導体層２１Ｉからフォトダイオード（光電変換素子２１）の外部へ放出される（図中の破線の矢印参照）。これにより、上記したDecay電流（電流Ｉdecay）が光電変換素子２１から発生する。
【００５３】
ここで、図１１（Ａ），（Ｂ）に、読み出し／第１リセット期間Ｔｒ１後の経過時間ｔと電流Ｉdecayとの関係の一例を示す。図１１（Ａ）では、縦軸および横軸とも対数（log）スケールで示し、図１１（Ｂ）では、縦軸を対数スケール、横軸を線形（リニア）スケールでそれぞれ示している。各図において破線で囲った部分（Ｇ１）が相対応する部分である。これらの図から分かるように、電流Ｉdecayは、読み出し／第１リセット期間Ｔｒ１の終了時（ｔ＝０）から時間の経過と共に相乗的に減少していく傾向にある（Ｉdecay＝（Ｉ0／ｔ），Ｉ0：定数値）。また、このときに発生する残留電荷（ｑ１とする）は、例えば図１２に示したように、電流Ｉdecay＝（Ｉ0／ｔ）を経過時間ｔで積分することにより求められることが分かる。このような光電変換素子２１から発生するdecay電流によっても、画素２０内に残留電荷が発生する。また、上記のような寄生容量Ｃｇｐの変化やDecay電流に起因して発生する残留電荷量は、光電変換素子２１の光電変換材料等に依存して異なる。
【００５４】
以上のような理由（強外光照射，Decay電流の発生）により、リセット動作を伴う読み出し／第１リセット期間Ｔｒ１後においても、画素２０内に残留電荷ｑ１が発生してしまうのである。
【００５５】
（複数回のリセット動作）
そこで本実施の形態では、複数回（ここでは、上記読み出し／第１リセット期間Ｔｒ１におけるリセット動作を含む２回）のリセット動作が行われる。また、読み出し駆動およびリセット駆動は、後述するように線順次でなされ、詳細には読み出し駆動および複数回のリセット駆動が単一の線順次駆動によってなされる。これにより、上記残留電荷を低減し、この残留電荷に起因する残像を抑えるようにしている。以下、この複数回のリセット動作について詳細に説明する。
【００５６】
具体的には、図１３に示したように、１垂直期間（１フレーム期間）ΔＴｖにおいて、露光期間Ｔex後、読み出し／第１リセット期間Ｔｒ１において読み出し動作および１回目のリセット動作がなされた後、所定の時間間隔後の第２リセット期間Ｔｒ２において２回目のリセット動作（第２リセット動作）がなされる。また、これらのうち、期間Ｔｒ１，Ｔｒ２における読み出し動作およびリセット動作はそれぞれ線順次に行われる（システム制御部１６の制御に基づいて、各画素２０では、線順次読み出し駆動および線順次リセット駆動がなされる）。
【００５７】
図１４（Ａ）は、読み出し制御線Ｌreadの電位Ｖreadのタイミング波形を、図１４（Ｂ）は、チャージアンプ１７２からの出力電圧Ｖcaのタイミング波形を、図１４（Ｃ）は信号線Ｌsigの電位Ｖsigのタイミング波形を、図１４（Ｄ）は蓄積ノードＮの電位Ｖｎのタイミング波形を、それぞれ表したものである。尚、これらの各タイミング波形は、１フレーム期間ΔＴｖを含む前後の期間についてのものである。
【００５８】
１フレーム期間ΔＴｖでは、まず露光期間Ｔex（タイミングｔ１１〜ｔ１２）において、前述（図６（Ａ））のようにして露光動作がなされ、各画素２０内の光電変換素子２１では、入射した撮像光Ｌinが信号電荷に変換（光電変換）される。そして、この信号電荷が画素２０内の蓄積ノードＮに蓄積されることにより、蓄積ノードＮの電位Ｖｎが徐々に変化する（図１４（Ｄ）中のＰ３１）。ここでは、光電変換素子２１のカソード側が蓄積ノードＮに接続されているため、露光期間Ｔexでは、電位Ｖｎがリセット電圧Ｖrst側から０Ｖへ向けて徐々に低下する。
【００５９】
次いで、読み出し／第１リセット期間Ｔｒ１（タイミングｔ１３〜ｔ１４）では、前述のように、読み出し動作と共に１回目のリセット動作が行われる。尚、タイミングｔ１３の直前のタイミングｔ１３’に（トランジスタ２２がオン状態とされる直前に）、チャージアンプ回路のスイッチＳＷ１はオフ状態とされる。また、その後のタイミングｔ１５において、チャージアンプ回路におけるスイッチＳＷ１がオン状態となることにより、このチャージアンプ回路内の容量素子Ｃ１に蓄積された電荷がリセットされる（アンプリセット動作が行われる）。
【００６０】
但し、この読み出し／第１リセット期間Ｔｒ１後、上述したような理由から、残留電荷ｑ１が発生し、蓄積ノードＮの電位Ｖｎが徐々に低下する（図１４（Ｄ）中のＰ３２）。
【００６１】
このような読み出し／第１リセット期間Ｔｒ１に所定の時間間隔（リセット間隔Ａ）をおいて続く第２リセット期間Ｔｒ２（タイミングｔ１６〜ｔ１７）において、以下に説明する２回目のリセット動作が行われる。
【００６２】
（２回目のリセット動作）
第２リセット期間Ｔｒ２では、具体的には、例えば図１５（Ａ）に示した第１の動作例のようにして、２回目のリセット動作が行われる。即ち、画素２０内のトランジスタ２２がオン状態になると共に、チャージアンプ回路におけるスイッチＳＷ１もオン状態となっている。これにより、チャージアンプ１７２を用いたボルテージフォロワ回路が形成されている。このため、チャージアンプ１７２では、その帰還特性（フィードバック特性）により、負側の入力端子側（信号線Ｌsig側）の電圧が、正側の入力端子に印加されているリセット電圧Ｖrstに略等しくなる。このように第１の動作例では、チャージアンプ１７２における帰還特性を利用して、画素２０内の蓄積ノードＮの電位Ｖｎがリセット電圧Ｖrstに変位する（２回目のリセット動作がなされる）。
【００６３】
あるいは、図１５（Ｂ）に示した第２の動作例のように、２回目のリセット動作が行われてもよい。即ち、前述した１回目のリセット動作と同様、チャージアンプ回路における仮想短絡現象を利用して、２回目のリセット動作がなされてもよい（図中のＰ４２）。この仮想短絡現象によっても、画素２０内の蓄積ノードＮの電位Ｖｎがリセット電圧Ｖrstに変位する。但し、この例では、読み出し／第１リセット期間Ｔｒ１のときと同様に、画素２０内のトランジスタ２２がオン状態であると共にチャージアンプ回路におけるスイッチＳＷ１がオフ状態であることから、チャージアンプ回路が読み出し動作状態となっている。つまり、図中の矢印Ｐ４１で示したように、この第２の動作例では、蓄積ノードＮに残存している電荷をチャージアンプ回路によって読み出すことも可能である。
【００６４】
このようにして本実施の形態では、画素２０内の蓄積電荷のリセット動作が、１フレーム期間内において間欠的に繰り返し行われる（リセット動作が複数回行われる）。具体的には、ここでは１回目のリセット動作（読み出し／第１リセット期間Ｔｒ１）と２回目のリセット動作（第２リセット期間Ｔｒ２）とが、所定のリセット間隔Ａをおいて行われる。これにより、１回目のリセット動作後における画素２０内の残留電荷ｑ１（信号電荷の残存量）が低減される（図１４（Ｄ）中のＰ３３）。
【００６５】
具体的には、１回目のリセット動作の終了時（Ｔｒ１の終了時）から２回目のリセット動作の終了時（Ｔｒ２の終了時）までの時間をΔｔ１２（リセット間隔Ａに対応）とすると、残留電荷ｑ１のうちの低減される電荷量は、例えば図１６に示したようになる。即ち、例えば図１２において説明した残留電荷ｑ１のうち、時間Δｔ１２の開始時ｔ１（＝０）から終了時ｔ２までの時間積分値に対応する電荷ｑ１２を、この２回目のリセット動作によって排出する（低減する）ことができる。
【００６６】
ところが、第２リセット期間Ｔｒ２以降においても、蓄積される信号電荷（ｑ１−ｑ１２＝ｑ２３により与えられる電荷ｑ２３）が生じ、この電荷ｑ２３に起因して残像が形成されてしまう。
【００６７】
（リセットタイミング補正動作）
そこで、本実施の形態では更に、上記した時間Δｔ１２の長さ、即ちリセット間隔Ａを適切な値に補正（調整）して、２回目のリセット動作後の残留電荷ができるだけ生じないようにする。この際、リセットタイミング補正部１８は、システム制御部１６の制御に基づいて、撮像画像における残像を所望値まで低減し得る必要十分なリセット間隔Ａの値を定め、２回目のリセットタイミング（ｔ１６〜ｔ１７）を補正する。
【００６８】
具体的には、リセットタイミング補正部１８は、予め保持された、リセット間隔Ａと残像特性との相関関係（ルックアップテーブル）を用いて、最適なリセット間隔Ａを選択し、選択したリセット間隔Ａに基づいて２回目のリセットタイミングを補正（調整）する。上述のように、撮像部１１では、読み出し後の残留電荷により、蓄積ノードＮにおける電位（Ｖｎ）が変位するが、この際の残像特性は撮像部１１に固有のものである。
【００６９】
ここで、図１７にDecayの時間的変化（残像特性）を示す。これは、フレーム０（ゼロ）において信号電荷の読み出しを行い、その読み出した信号電荷量を１００％とした場合のフレーム１以降の残留電荷量（％）をプロットし、これを近似したものである。但し、フレーム０，１，２，…は、５０（フレーム／秒）で時間的に連続するタイミングで取得したフレームとする。また、図１８には、リセット間隔Ａ（ｍｓ）と残留電荷量（％）の関係を示す。これは、図１７のフレーム０においてリセット間隔Ａを変化させた場合の、１フレームにおける残留電荷量（フレーム０で読み出した信号電荷量を１００％とする）を表すものである。
【００７０】
図１７および図１８に示したように、光電変換素子２１固有の残像特性により、時間経過に伴って徐々に信号電荷が抜けていき（残留電荷量が減り）、リセット間隔Ａに依存して（リセット間隔Ａが長くなるに従って）、残留電荷量が減少していくことがわかる。即ち、撮像部１１におけるDecayおよび残像特性は、リセット間隔Ａに対する依存性が高いものであることがわかる。
【００７１】
また、図１９には、補正用のルックアップテーブルとして、上記のようなリセット間隔Ａと残像特性との相関関係の一例を示す。これは、例えば、図１７のフレーム０における１回目のリセット動作と２回目のリセット動作とのリセット間隔Ａを変化させながら、その次の１フレームにおける残留電荷量をプロットし、これを近似したものである。補正時には、このようにして作成した特性図において、所望の残像規定値Ｂ（例えば１％）以下となるようなリセット間隔Ａの値（Ａ１）を選択する。そして、リセットタイミング（２回目のリセットタイミング）を、そのリセット間隔Ａの値Ａ１となるようなタイミングへ補正（調整）する。このようにして得られたリセットタイミングについての補正データＤｔは、システム制御部１６へ出力され、入力された補正後のリセットタイミングに基づいて、各画素２０のリセット駆動が行われる。
【００７２】
尚、上述したような複数回のリセット動作は、例えば線順次駆動における１水平期間（１水平走査期間：一例として３２μｓ程度）を超える期間に亘って間欠的に行われることが望ましい。これは、以下の理由によるものである。即ち、前述したように、ＰＩＮ型のフォトダイオードにおける状態遷移には、数百μｓ程度の時間がかかる。このことから、例えば１００μｓ程度の時間、リセット電圧Ｖrstを連続的または間欠的に蓄積ノードＮに与えることで、残留電荷の発生を低減することができる。実際、リセット電圧Ｖrstを与える期間が１水平期間（例えば３２μｓ程度）を超えると残留電荷が大きく減少し始めることが、実験等により確認されている。
【００７３】
以上のように本実施の形態では、撮像部１１の各画素２０において撮像光Ｌinに基づく光電変換がなされ、上述のような信号電荷の読み出し駆動およびリセット駆動を行うことにより、撮像光Ｌinに基づく撮像画像が得られる。この撮像画像において残像が低減されるように、リセットタイミング補正部１８は、リセット間隔Ａ（リセットタイミング）を補正する。これにより、信号電荷の読み出し後に電荷が蓄積された場合であっても、その残留電荷に起因する残像の発生を抑制することができる。よって、撮像画像の高画質化を実現することが可能となる。
【００７４】
尚、上記実施の形態では、１フレーム期間内に２回のリセット駆動を行う場合を例に挙げて説明したが、これには限られず、１フレーム期間内で３回以上のリセット駆動を行うようにしてもよい。この場合、リセットタイミング補正部１８は、１フレーム期間内において最後のリセット期間とその１つ前のリセット期間とのリセット間隔を少なくとも最適化すればよい。即ち、１フレーム期間にｎ回（ｎは３以上の整数）のリセット駆動を行う場合には、ｎ回目と（ｎ−１）回目のリセット間隔を調整して、少なくともｎ回目の（最後の）リセットタイミングを補正すればよい。この際、ｎ回目と（ｎ−１）回目の両方のリセットタイミングを調整してもよいし、一方（望ましくはｎ回目）のリセットタイミングのみを調整してもよい。但し、各リセット間隔のうちの選択的な１または２以上のリセット間隔を補正してもよいし、全てのリセット間隔を補正してもよい。
【００７５】
続いて、上記実施の形態の変形例（変形例１〜７）について説明する。尚、上記実施の形態における構成要素と同一のものには同一の符号を付し、適宜説明を省略する。
【００７６】
＜変形例１＞
図２０は、変形例１に係る画素（画素２０Ａ）の回路構成を、上記実施の形態で説明した列選択部１７の回路構成例と共に表したものである。本変形例の画素２０Ａは、実施の形態の画素２０と同様にいわゆるパッシブ型の回路構成となっており、１つの光電変換素子２１と１つのトランジスタ２２とを有している。また、この画素２０ＡにはＨ方向に沿って延在する読み出し制御線Ｌreadと、Ｖ方向に沿って延在する信号線Ｌsigとが接続されている。
【００７７】
但し、本変形例の画素２０Ａでは、上記実施の形態の画素２０とは異なり、光電変換素子２１のアノードが蓄積ノードＮに接続され、カソードがグランド（接地）に接続されている。このように、画素２０Ａにおいて光電変換素子２１のアノードに蓄積ノードＮが接続されるようにしてもよく、このように構成した場合であっても、上記実施の形態の撮像装置１と同様の効果を得ることが可能である。
【００７８】
＜変形例２＞
図２１は、変形例２に係る画素（画素２０Ｄ）の回路構成を、上記実施の形態で説明した列選択部１７の回路構成例と共に表したものである。本変形例の画素２０Ｄは、実施の形態の画素２０と同様にいわゆるパッシブ型の回路構成となっており、１つの光電変換素子２１を有しており、Ｈ方向に沿って延在する読み出し制御線Ｌread、Ｖ方向に沿って延在する信号線Ｌsigとに接続されている。
【００７９】
但し、本変形例では、画素２０Ｄが、２つのトランジスタ（トランジスタ２２Ａ，２２Ｂ）を有している。これら２つのトランジスタ２２Ａ，２２Ｂは、互いに直列に接続されている（一方のソースまたはドレインと他方のソースまたはドレインとが電気的に接続されている。または、半導体層が一体的に連結して形成されている。）。また、各トランジスタ２２Ａ，２２Ｂにおける各ゲートは読み出し制御線Ｌreadに接続されている。本変形例のように、ゲート電極を並設させることにより、オフリーク（Ｖｇ＝０Ｖでの漏れ電流）を低減させることができる。また、ここでは、２つのゲート電極を並設させているが、３つ以上を並設させてもよい。
【００８０】
このように、画素２０Ｄ内に直列接続させた２つのトランジスタ２２Ａ，２２Ｂを設けてもよく、この場合にも、上記実施の形態の撮像装置１と同様の効果を得ることが可能である。
【００８１】
＜変形例３，４＞
図２２は、変形例３に係る画素（画素２０Ｂ）の回路構成を、以下説明する列選択部１７Ｂの回路構成例とともに表したものである。また、図２３は、変形例４に係る画素（画素２０Ｃ）の回路構成を、列選択部１７Ｂの回路構成例とともに表したものである。これらの変形例３，４に係る画素２０Ｂ，２０Ｃはそれぞれ、これまで説明した画素２０，２０Ａとは異なり、いわゆるアクティブ型の画素回路を有している。
【００８２】
このアクティブ型の画素２０Ｂ，２０Ｃには、１つの光電変換素子２１と、３つのトランジスタ２２，２３，２４とが設けられている。これらの画素２０Ｂ，２０Ｃにはまた、Ｈ方向に沿って延在する読み出し制御線Ｌreadおよびリセット制御線Ｌrstと、Ｖ方向に沿って延在する信号線Ｌsigとが接続されている。
【００８３】
画素２０Ｂ，２０Ｃではそれぞれ、トランジスタ２２のゲートが読み出し制御線Ｌreadに接続され、ソースが信号線Ｌsigに接続され、ドレインが、ソースフォロワ回路を構成するトランジスタ２３のドレインに接続されている。トランジスタ２３のソースは電源ＶＤＤに接続され、ゲートは、蓄積ノードＮを介して、光電変換素子２１のカソード（図２２の例）またはアノード（図２３の例）と、リセット用トランジスタとして機能するトランジスタ２４のドレインとに接続されている。トランジスタ２４のゲートはリセット制御線Ｌrstに接続され、ソースにはリセット電圧Ｖrstが印加されるようになっている。図２２の変形例３では、光電変換素子２１のアノードがグランドに接続され、図２３の変形例４では、光電変換素子２１のカソードがグランドに接続されている。
【００８４】
また、これらの変形例３，４において列選択部１７Ｂは、前述した列選択部１７において、チャージアンプ１７２、容量素子Ｃ１およびスイッチＳＷ１に代わりに、定電流源１７１およびアンプ１７６を設けたものとなっている。アンプ１７６では、正側の入力端子には信号線Ｌsigが接続されると共に、負側の入力端子と出力端子とが互いに接続され、ボルテージフォロワ回路が形成されている。尚、信号線Ｌsigの一端側には定電流源１７１の一方の端子が接続され、この定電流源１７１の他方の端子には電源ＶＳＳが接続されている。
【００８５】
このようなアクティブ型の回路構成を有する画素２０Ｂ，２０Ｃを有する撮像装置においても、読み出し後の残留電荷に起因して残像が発生する。このため、変形例３，４においても、上記実施の形態と同様、複数回のリセット動作を行い、またリセット間隔Ａを残像特性に応じて補正することにより、残像を低減して、撮像画像の高画質化を図ることができる。但し、アクティブ型の回路構成を有する画素２０Ｂ，２０Ｃに対しては、以下のようにして撮像動作（線順次撮像駆動）が行われる。
【００８６】
即ち、例えば図２４に示したように、線順次読み出し駆動と複数回（ここでは２回）の線順次リセット駆動とが、互いに独立して（間欠的に）行われる。具体的には、読み出し期間Ｔｒ１ａの線順次動作を行うための線順次読み出し駆動と、１回目のリセット期間（第１リセット期間Ｔｒ１ｂ）の線順次動作を行うための１回目の線順次リセット駆動と、２回目のリセット期間（第２リセット期間Ｔｒ２）の線順次動作を行うための２回目の線順次リセット駆動とが、互いに独立してなされる。尚、アクティブ型の回路構成の場合、各リセット動作は、リセット用トランジスタとしてのトランジスタ２４がオン状態となることによって行われる。
【００８７】
＜変形例５，６＞
図２５（Ａ），（Ｂ）はそれぞれ、変形例５，６に係る撮像部（撮像部１１Ａ，１１Ｂ）の概略構成を模式的に表したものである。
【００８８】
図２５（Ａ）に示した変形例５に係る撮像部１１Ａは、上記実施の形態で説明した光電変換層１１１上（受光面側）に、更に波長変換層１１２を有している。波長変換層１１２は、放射線Ｒrad（α線，β線，γ線，Ｘ線等）を、光電変換層１１１の感度域に波長変換するものであり、これにより光電変換層１１１では、この放射線Ｒradに基づく情報を読み取ることが可能となっている。この波長変換層１１２は、例えばＸ線などの放射線を可視光に変換する蛍光体（例えば、シンチレータ）からなる。このような波長変換層１１２は、例えば有機平坦化膜、スピンオングラス材料等からなる平坦化膜、および蛍光体膜をこの順に積層したものである。蛍光体膜は、例えばＣｓＩ：Ｔｌ，Ｇｄ2Ｏ2Ｓ，ＢａＦＸ（ＸはＣｌ，Ｂｒ，Ｉ等），ＮａＩまたはＣａＦ2等からなる。この撮像部１１Ａは、例えばいわゆる間接型の放射線撮像装置に適用されるものである。
【００８９】
図２５（Ｂ）に示した変形例６に係る撮像部１１Ｂは、上記実施の形態と異なり、入射した放射線Ｒradを電気信号に変換する光電変換層１１１Ｂを有するものである。光電変換層１１１Ｂは、例えば、アモルファスセレン（ａ−Ｓｅ）半導体や、カドミニウムテルル（ＣｄＴｅ）半導体などにより構成されている。この撮像部１１Ｂは、例えばいわゆる直接型の放射線撮像装置に適用されるものである。
【００９０】
これらの変形例５，６に係る撮像部１１Ａ，１１Ｂを備えた撮像装置では、入射した放射線Ｒradに基づいて電気信号を得る、様々な種類の放射線撮像装置として利用される。放射線撮像装置としては、例えば、医療用のＸ線撮像装置（Digital Radiography等）や、空港等で用いられる携帯物検査用Ｘ線撮影装置、工業用Ｘ線撮像装置（例えば、コンテナ内の危険物等の検査や、鞄等の中身の検査を行う装置）などに適用することが可能である。
【００９１】
＜変形例７＞
上記実施の形態では、複数回のリセット動作の際、各リセット期間（Ｔｒ１，Ｔｒ２）において、互いに同値のリセット電位Ｖrstが蓄積ノードＮに印加される場合について説明したが、各リセット期間におけるリセット電位Ｖrstは必ずしも同一でなくともよい。例えば、ゲートパルスとして３値以上を印加可能な回路構成を採用して、リセット期間毎に異なるリセット電位を印加するようにしてもよい。この場合、補正用のルックアップテーブルとしては、上述したリセット間隔Ａと残像特性との相関関係に加え、リセット電圧値と残像特性との相関関係についても予め測定を行い、これを保持しておく。このように、リセット間隔（リセットタイミング）に加え、リセット電圧値についても補正パラメータとすることで、上述のような残留電荷排出の効果に加え、リセット動作に伴うリセット電位Ｖrstの微小変動（チャージインジェクション）を低減することができる。よって、より高画質な画像を得ることが可能となる。
【００９２】
また、上記のように、各リセット動作においてリセット電圧値を変化させる場合には、１回目よりも２回目においてリセット電圧値が低くなるように設定することが望ましい。チャージインジェクションをより効果的に低減できるためである。
【００９３】
これは、１フレーム期間内に３回以上のリセット駆動を行う場合についても適用可能である。この場合、リセットタイミング補正部１８は、１フレーム期間内において最後のリセット動作におけるリセット電圧値がその１つ前のリセット動作におけるそれよりも低く設定されていればよい。即ち、１フレーム期間にｎ回（ｎは３以上の整数）のリセット駆動を行う場合には、（ｎ−１）回目よりもｎ回目におけるリセット電圧値を低く設定すればよい。
【００９４】
＜適用例＞
続いて、上記実施の形態および各変形例（変形例１〜７）に係る撮像装置は、以下に説明するような撮像表示システムへ適用可能である。
【００９５】
図２６は、適用例に係る撮像表示システム（撮像表示システム５）の概略構成例を模式的に表したものである。撮像表示システム５は、上記実施の形態等に係る撮像部１１（１１Ａ，１１Ｂ）等を有する撮像装置１と、画像処理部５２と、表示装置４とを備えており、この例では放射線を用いた撮像表示システム（放射線撮像表示システム）として構成されている。
【００９６】
画像処理部５２は、撮像装置１から出力される出力データＤout（撮像信号）に対して所定の画像処理を施すことにより、画像データＤ１を生成するものである。表示装置４は、画像処理部５２において生成された画像データＤ１に基づく画像表示を、所定のモニタ画面４０上で行うものである。
【００９７】
この撮像表示システム５では、撮像装置１（ここでは放射線撮像装置）が、光源（ここではＸ線源等の放射線源）５１から被写体５０に向けて照射された照射光（ここでは放射線）に基づき、被写体５０の画像データＤoutを取得し、画像処理部５２へ出力する。画像処理部５２は、入力された画像データＤoutに対して上記した所定の画像処理を施し、その画像処理後の画像データ（表示データ）Ｄ１を表示装置４へ出力する。表示装置４は、入力された画像データＤ１に基づいて、モニタ画面４０上に画像情報（撮像画像）を表示する。
【００９８】
このように、本適用例の撮像表示システム５では、撮像装置１において被写体５０の画像を電気信号として取得可能であるため、取得した電気信号を表示装置４へ伝送することによって画像表示を行うことができる。即ち、従来のような放射線写真フィルムを用いることなく、被写体５０の画像を観察することが可能となり、また、動画撮影および動画表示にも対応することが可能となる。
【００９９】
尚、本適用例では、撮像装置１が放射線撮像装置として構成されており、放射線を用いた撮像表示システムとなっている場合を例に挙げて説明したが、本開示の撮像表示システムは、他の方式の撮像装置を用いたものにも適用することが可能である。
【０１００】
以上、実施の形態、変形例および適用例を挙げたが、本開示内容はこれらの実施の形態等に限定されず、種々の変形が可能である。例えば、撮像部における画素の回路構成は、上記実施の形態等で説明したもの（画素２０，２０Ａ〜２０Ｄの回路構成）には限られず、他の回路構成であってもよい。同様に、行走査部や列選択部等の回路構成についても、上記実施の形態等で説明したものには限られず、他の回路構成であってもよい。
【０１０１】
また、上記実施の形態等において、リセットタイミングおよびリセット電圧値を補正する際には、更に、環境条件（温度、管電圧、駆動周波数）等を考慮するようにしてもよい。この場合、温度、管電圧および駆動周波数等の各パラメータと残像特性との相関関係を予めルックアップテーブルとして保持しておけばよい。このような環境条件を考慮して、リセットタイミング（または、リセットタイミングおよびリセット電圧値）の補正を行うことにより、環境依存性の高い光電変換素子２１が使用される場合に、上述した効果を特に有効に得ることができる。
【０１０２】
更に、上記実施の形態等では、１フレーム期間において複数回のリセット動作（パッシブ型駆動回路を用いた場合に、読出し動作に伴って行われるリセット動作を含む）がなされる場合を例示したが、本開示は、１フレーム期間において１回のみのリセット動作がなされる場合にも適用可能である。上述のように、読み出し後において時間経過と共に蓄積される電荷が適切なタイミングにおけるリセット動作により排出されれば、本開示の効果を得ることができる。
【０１０３】
例えばアクティブ型の回路構成を用いた場合には、上述のように読み出し動作とリセット動作とが互いに独立してなされるため、読み出し動作直後に行うリセット動作のタイミングを調整可能である。このため、１フレーム期間内においてリセット動作を１回のみ行うようにリセット駆動を行う場合に、読み出し期間とその１回のリセット期間との時間間隔（上述のリセット間隔Ａに相当）を、残像特性との関係から最適化することができる。即ち、上記実施の形態等と同様の手順により、読み出し期間とリセット期間との時間間隔（読み出し・リセット間隔とする）と残像特性との相関関係を、予め作成、保持しておくことにより、その読み出し・リセット間隔を最適化して、残留電荷に起因する残像発生を抑制可能である。
【０１０４】
更に、上記実施の形態等で説明した撮像部、行走査部、Ａ／Ｄ変換部（列選択部）および列走査部等はそれぞれ、例えば同一基板上に形成されているようにしてもよい。具体的には、例えば低温多結晶シリコンなどの多結晶半導体を用いることにより、これらの回路部分におけるスイッチ等も同一基板上に形成することができるようになる。このため、例えば外部のシステム制御部からの制御信号に基づいて、同一基板上における駆動動作を行うことが可能となり、狭額縁化（３辺フリーの額縁構造）や配線接続の際の信頼性向上を実現することができる。
【０１０５】
尚、本技術は以下のような構成を取ることも可能である。
（１）各々が光電変換素子を含む複数の画素を有する撮像部と、前記画素内に蓄積された信号電荷の読み出し駆動およびリセット駆動を行う駆動部と、前記撮像部から出力される画像において残像が低減されるように、前記リセット駆動を行うタイミングを補正する補正部とを備えた撮像装置。
（２）前記駆動部は、前記リセット駆動を１フレーム期間内で間欠的に複数回行い、前記補正部は、各リセット駆動動作の時間間隔（リセット間隔）を最適化することにより前記タイミングを補正する上記(1)に記載の撮像装置。
（３）前記補正部は、前記リセット間隔と残像特性との相関関係を予め保持すると共に、前記相関関係を用いて所望の残像値以下となるリセット間隔を選択し、選択したリセット間隔に応じて前記タイミングを調整する上記(2)に記載の撮像装置。
（４）前記駆動部による読み出し駆動に伴って、前記画素内の信号電荷のリセット動作がなされる上記(2)または(3)に記載の撮像装置。
（５）前記駆動部は、１フレーム期間において、前記読み出し駆動に伴うリセット動作を１回目のリセット動作として、この１回目のリセット動作後、間欠的に１または２以上のリセット動作がなされるように、前記リセット駆動を複数回にわたって行う上記(4)に記載の撮像装置。
（６）前記駆動部は、１フレーム期間において、前記１回目のリセット動作を含む計ｎ回（ｎは２以上の整数）のリセット動作がなされるように複数回のリセット駆動を行うと共に、（ｎ−１）回目のリセット動作後、前記補正後のタイミングに基づいてｎ回目のリセット駆動を行う上記(5)に記載の撮像装置。
（７）前記駆動部は、１フレーム期間において、前記１回目のリセット動作を含む計２回のリセット駆動を行う上記(6)に記載の撮像装置。
（８）前記補正部は、前記タイミングと共に、前記リセット動作の際に前記画素のトランジスタに印加するリセット電圧を補正する上記(1)〜(7)のいずれかに記載の撮像装置。
（９）前記駆動部は、１フレーム期間において、前記１回目のリセット動作を含む計ｎ回（ｎは２以上の整数）のリセット動作がなされるように複数回のリセット駆動を行うと共に、前記補正部によって補正されたリセット電圧を用いてｎ回目のリセット駆動を行う上記(8)に記載の撮像装置。
（１０）前記駆動部は、前記ｎ回目のリセット駆動を、（ｎ−１）回目よりも低いリセット電圧を用いて行う上記(9)に記載の撮像装置。
（１１）前記補正部は、前記タイミングの補正を、環境条件を考慮して行う上記(1)〜(10)のいずれかに記載の撮像装置。
（１２）前記補正部は、前記タイミングの補正を、装置起動前または動画撮影前に行う上記(1)〜(11)のいずれかに記載の撮像装置。
（１３）前記光電変換素子が、ＰＩＮ型のフォトダイオードまたはＭＩＳ型センサからなる上記(1)〜(12)のいずれかに記載の撮像装置。
（１４）前記撮像部が、入射した放射線に基づいて電気信号を発生させるものである上記(1)〜(13)のいずれかに記載の撮像装置。
（１５）前記撮像部は、前記光電変換素子上に、放射線を前記光電変換素子の感度域に変換する波長変換層を有する上記(14)に記載の撮像装置。
（１６）前記放射線がＸ線である上記(14)または(15)に記載の撮像装置。
（１７）前記複数の画素を駆動するためのトランジスタを有し、前記トランジスタは、アモルファスシリコン、多結晶シリコン、微結晶シリコンまたは酸化物半導体よりなる上記(14)〜(16)のいずれかに記載の撮像装置。
（１８）撮像装置と、この撮像装置により得られた撮像信号に基づく画像表示を行う表示装置とを備え、前記撮像装置は、各々が光電変換素子を含む複数の画素を有する撮像部と、前記画素内に蓄積された信号電荷の読み出し駆動およびリセット駆動を行う駆動部と、前記撮像部から出力される画像において残像が低減されるように、前記リセット駆動を行うタイミングを補正する補正部とを有する撮像表示システム。
【符号の説明】
【０１０６】
１…撮像装置、１１，１１Ａ，１１Ｂ…撮像部、１１１，１１１Ｂ…光電変換層、１１２…波長変換層、１３…行走査部、１３０…単位回路、１３１，１３２…シフトレジスタ回路（Ｓ／Ｒ）、１３５Ａ，１３５Ｂ…バッファ回路、１３３Ａ〜１３３Ｄ…ＡＮＤ回路、１３４Ａ，１３４Ｂ…ＯＲ回路、１４…Ａ／Ｄ変換部、１５…列走査部、１６…システム制御部、１７，１７Ｂ…列選択部、１７１…定電流源、１７２…チャージアンプ、１７３…Ｓ／Ｈ回路、１７４…マルチプレクサ回路、１７５…Ａ／Ｄコンバータ、１７６…アンプ、２０，２０Ａ〜２０Ｃ…画素（撮像画素）、２１…光電変換素子、２１Ｐ…ｐ型半導体層、２１Ｎ…ｎ型半導体層、２１Ｉ…真性半導体層（ｉ領域）、２１Ｇ…ゲート電極、２２，２３，２４…トランジスタ、４…表示装置、４０…モニタ画面、５…撮像表示システム、５０…被写体、５１…光源（放射線源）、５２…画像処理部、Ｌsig…信号線、Ｌread…読み出し制御線、Ｌrst…リセット制御線、Ｌcarst…アンプリセット制御線、Ｄout…出力データ、Ｄｔ…補正データ、Ｄ１…撮像信号、Ｖrst…リセット電圧、Ｎ…蓄積ノード、ＳＷ１，ＳＷ２…スイッチ、Ｃ１…容量素子、Ｃgp，Ｃdp…寄生容量、ＶＳＴ１，ＶＳＴ２…スタートパルス信号、ＣＬＫ１，ＣＬＫ２…クロック信号、ＥＮ１〜ＥＮ４…イネーブル信号、ΔＴｖ…１垂直期間（１フレーム期間）、Ｔex…露光期間、Ｔｒ１…読み出し／第１リセット期間、Ｔｒ１ａ…読み出し期間、Ｔｒ１ｂ…第１リセット期間、Ｔｒ２…第２リセット期間、Ｌin…撮像光、Ｒrad…放射線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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