(57)【特許請求の範囲】
【請求項１】
ゲート駆動電圧が印加される絶縁ゲート型のトランジスタ構造（５）とダイオード構造（６）とが同一の半導体基板（８）に形成され、前記トランジスタ構造の通電電極と前記ダイオード構造の通電電極とが共通の電極（１５，１８）とされた半導体素子（１Ａ，１Ｂ）の駆動制御装置（３８Ａ，３８Ｂ）であって、
前記半導体素子に流れる電流に応じた電流検出信号を出力する電流検出手段（７Ａ，７Ｂ，２５）と、
前記電流検出信号に基づいて、前記半導体素子に対するオン指令信号が入力されている期間に前記半導体素子に前記ダイオード構造の順方向の向きに電流が流れていると判定した場合、その後のオフ指令信号の入力時点を起点として、予め設定された第１時間の経過時点から第２時間の経過時点まで前記ゲート駆動電圧の印加を指令するゲート駆動信号を出力する制御手段（２７）と、
前記ゲート駆動信号を入力して前記ゲート駆動電圧を出力するドライブ回路（２８）とを備え、
前記第１時間と前記第２時間との時間幅は、前記半導体素子に対するオン指令信号が入力されている期間に前記半導体素子に流れていた電流が大きいほど長い時間となるように設定されていることを特徴とする駆動制御装置。
【請求項２】
前記半導体素子に前記ダイオード構造の順方向の向きに電流が流れている状態でオフ指令信号が入力された後、一定のデッドタイムを経て、当該一方の半導体素子とともにハーフブリッジ回路を構成する他方の半導体素子に対してオン指令信号が入力されたときに、前記第２時間が経過して前記ゲート駆動電圧が遮断された時点と、前記他方の半導体素子のトランジスタ構造に当該一方の半導体素子に流れていた電流を超える電流が流れ始める時点との時間幅が、ゼロより大きく且つ所定の注入許容時間以下となるように、前記第１時間と前記第２時間が設定されていることを特徴とする請求項１記載の駆動制御装置。
【請求項３】
前記第１時間の経過時点から第２時間の経過時点まで出力されるゲート駆動信号に基づく前記ゲート駆動電圧が、前記ドライブ回路のゲート駆動能力に従って単調に増加または単調に減少するものとして、前記第１時間と前記第２時間が設定されていることを特徴とする請求項１または２記載の駆動制御装置。
【請求項４】
前記第１時間の経過時点から第２時間の経過時点まで出力されるゲート駆動信号に基づく前記ゲート駆動電圧にミラー期間が生じないものとして、前記第１時間と前記第２時間が設定されていることを特徴とする請求項３記載の駆動制御装置。
【請求項５】
前記ドライブ回路は、前記第１時間の経過時点で前記ゲート駆動信号が変化したときに、一定のゲート駆動能力を維持して前記ゲート駆動電圧を出力することを特徴とする請求項３または４記載の駆動制御装置。
【請求項６】
前記ドライブ回路は、前記第１時間の経過時点および前記第２時間の経過時点で前記ゲート駆動信号が変化したとき、前記半導体素子を通断電するときに比べ高い駆動能力で前記ゲート駆動電圧を出力することを特徴とする請求項１から５の何れか一項に記載の駆動制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲート型のトランジスタ構造とダイオード構造とが同一の半導体基板に形成された半導体素子の駆動制御装置に関する。
【背景技術】
【０００２】
ＲＣ−ＩＧＢＴ、ＭＯＳトランジスタ、ＭＯＳゲートを備えたダイオードなど、トランジスタ素子とダイオード素子とが同一の半導体基板に形成され、トランジスタ素子の通電電極（コレクタ、エミッタまたはドレイン、ソース）とダイオード素子の通電電極（カソード、アノード）とが共通の電極とされた半導体素子が知られている（非特許文献１参照）。こうした半導体素子を、インバータやコンバータなどの電力変換装置においてスイッチング素子として用いる場合、スイッチング損失を低減することが必要である。
【０００３】
電力変換装置は、ハーフブリッジ回路を基本構成とし、上下アームの半導体素子を相補的にオンオフさせることで交流−直流電圧変換、直流−交流電圧変換を行い、或いは入力電圧を昇圧、降圧する。このハーフブリッジ回路において、電源短絡（アーム短絡）を防止するため、上下の半導体素子を同時にオフするデッドタイムが設けられている。
【０００４】
デッドタイムの期間中は、一方の半導体素子のダイオード素子に負荷電流が還流する。デッドタイムの終了後、他方の半導体素子がオンすると、負荷電流が上記ダイオード素子から当該他方の半導体素子に切り替わる。この際、ダイオード素子に蓄積されていたキャリアの放出による逆回復電流が流れる。この逆回復電流は、スイッチング損失を増加させるとともにノイズの発生原因となる。
【０００５】
これに対し、非特許文献１には、他方の半導体素子がターンオンする少し前に、一方の半導体素子に正のゲート駆動電圧を印加する方法が開示されている。この方法によれば、半導体素子の電子電流の増加とともにホール電流が減少し、ホールの注入が抑制され、逆回復電流が低減できる。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】Zhenxue Xu, Bo Zhang and Alex Q.huang, "Experimental Demonstration of the MOS Controlled Diode(MCD)", IEEE 2000, Vol.2, p.1144-1148
【発明の概要】
【発明が解決しようとする課題】
【０００７】
半導体素子に一時的にゲート駆動電圧（ゲート駆動パルス）を印加してキャリアの注入を抑制させる非特許文献１記載の方法は、逆回復電流を低減するために有効である。しかし、ハーフブリッジ回路を構成する２つの半導体素子の間で電流を切り替える過渡時にゲート駆動パルスを印加する必要があるため、印加タイミングがわずかでも遅れるとアーム短絡が発生する。逆に印加タイミングが早いと、ゲート駆動パルスの印加終了後に再び注入されるホールの量が増え、逆回復電流の低減効果が減少する。上記非特許文献１には、ゲート駆動パルスの具体的な印加タイミングやパルス幅が示されていない。当該方法を実用化するには、こうしたゲート駆動パルスの印加手段の確立が必要である。
【０００８】
本発明は上記事情に鑑みてなされたもので、その目的は、トランジスタ構造とダイオード構造とが同一の半導体基板に形成された半導体素子に対し、ゲート駆動パルスを適切なタイミングで印加することによりスイッチング損失を低減できる駆動制御装置を提供することにある。
【課題を解決するための手段】
【０００９】
請求項１に記載した駆動制御装置は、ゲート駆動電圧が印加される絶縁ゲート型のトランジスタ構造とダイオード構造とが同一の半導体基板に形成され、トランジスタ構造の通電電極とダイオード構造の通電電極とが共通の電極とされた半導体素子の駆動制御を行う。駆動制御装置は、半導体素子に流れる電流に応じた電流検出信号を出力する電流検出手段と、ゲート駆動信号を出力する制御手段と、ゲート駆動信号を入力してゲート駆動電圧を出力するドライブ回路とを備えている。
【００１０】
制御手段は、電流検出信号に基づいて、半導体素子に対するオン指令信号が入力されている期間に半導体素子にダイオード構造の順方向の向きに電流が流れていると判定した場合、その後のオフ指令信号の入力時点を起点として、予め設定された第１時間の経過時点から第２時間の経過時点まで、ゲート駆動電圧の印加を指令するゲート駆動信号を出力する。ドライブ回路は、このゲート駆動信号を入力してパルス状のゲート駆動電圧（ゲート駆動パルス）を出力する。
【００１１】
駆動対象の半導体素子は、トランジスタ構造とダイオード構造に対し共通のゲート構造を備えている。上下アーム間で通電が切り替わる時、例えば一方の半導体素子のダイオード構造に電流が流れている状態で、制御手段が当該一方の半導体素子にゲート駆動電圧を印加すると、当該ダイオード構造に蓄積されるホールが減少し、逆回復電流を低減する作用が生じる。
【００１２】
しかし、オフ指令信号が入力された半導体素子について、ダイオード構造の順方向の向きに素子電流（例えばダイオード電流）が流れている場合と、逆方向の向きに素子電流（トランジスタ電流）が流れている場合とでは、ゲート駆動パルスを与えたときのゲート駆動電圧の波形が異なる。例えば、前者の場合には急峻な電流変化、電圧変化やミラー期間が生じないので、ゲート駆動電圧の立ち上がり時間および立ち下がり時間は短くなる（或いは短くできる）。これにより、ゲート駆動パルスの遅延やばらつきが小さくなる。一方、後者の場合には急峻な電流変化、電圧変化やミラー期間が生じるので、ゲート駆動パルスの遅延やばらつきが大きくなる。駆動制御装置は、半導体素子にダイオード構造の順方向の向きに電流が流れている場合に限りゲート駆動パルスを印加するので、前者の場合の小さい遅延やばらつきに基づいた制御が可能となり、印加タイミングの精度を高めることができる。
【００１３】
上記半導体素子は、例えば、出力端子を挟んで高電位側（ハイサイド）と低電位側（ローサイド）に直列に配されてハーフブリッジ回路を構成する。駆動制御装置は、相補的に変化するハイサイドとローサイドの指令信号（例えばＰＷＭ信号）のうち少なくとも一方の指令信号を入力し、少なくとも一方のサイドの半導体素子にゲート駆動電圧を印加する。この指令信号は、切り替え時にデッドタイムを有している。デッドタイムは一定時間であるため、一方サイドのオフ指令信号の入力から他方サイドのオン指令信号の入力までの時間が正確に保証されている。
【００１４】
制御手段は、上述した遅延やばらつきを予め測定し、デッドタイムを把握した上で、第１時間と第２時間との時間幅を、半導体素子に対するオン指令信号が入力されている期間に半導体素子に流れていた電流の大きさに応じた値に制御する。これにより、オフ指令信号の入力時点を起点として、ゲート駆動電圧を所望のタイミングで印加するために必要なゲート駆動信号のタイミング、すなわち第１時間と第２時間を正確に設定することが可能となる。
【００１５】
その結果、一方の半導体素子に対するゲート駆動パルスの印加終了時点から逆回復電流が流れ始めるまでの時間、例えばゲート駆動パルスの印加終了後に当該ダイオード構造に再びキャリア（ホール）が注入される時間（キャリアの再注入時間）を正確に制御可能となる。従って、本手段によれば、アーム短絡を防止しつつ再注入時間を短く制御することができるので、逆回復電流が減少し、スイッチング損失を低減できる。また、制御手段は、オフ指令信号を基準タイミングとしてゲート駆動信号を印加できるので、別のタイミング信号が不要となり、従来から使用している駆動制御装置からの置き替えが容易になる。
しかも、第１時間と第２時間との時間幅は、半導体素子に対するオン指令信号が入力されている期間に当該半導体素子に流れていた電流が大きいほど長い時間となるように設定されている。電流が大きいほど、オフ指令信号が入力された時点から逆回復電流が流れ始めるまでの時間が長くなるからである。これにより、電流の大きさにかかわらず再注入時間の増大を抑えることができ、スイッチング損失を低減することができる。
【００１６】
請求項２に記載した手段は、上述したハーフブリッジ回路の例である。半導体素子にダイオード構造の順方向の向きに電流が流れている状態でオフ指令信号が入力された後、一定のデッドタイムを経て、他方の半導体素子に対してオン指令信号が入力されたときに、第２時間が経過してゲート駆動電圧が遮断された時点と、他方の半導体素子のトランジスタ構造に当該一方の半導体素子に流れていた電流を超える電流（逆回復電流）が流れ始める時点との時間幅が、ゼロより大きく且つ所定の注入許容時間以下となるように、第１時間と前記第２時間が設定されている。
【００１７】
この時間幅は、上述したキャリア再注入時間である。この時間をゼロより大きく設定することにより、ハーフブリッジ回路に短絡電流が流れることを防止することができる。また、この時間を所定の注入許容時間以下に設定することにより、逆回復電流を注入許容時間に応じた大きさに制限することができ、スイッチング損失を低減できる。
【００１９】
請求項３に記載した手段によれば、第１時間の経過時点から第２時間の経過時点まで出力されるゲート駆動信号に基づくゲート駆動電圧が、ドライブ回路のゲート駆動能力に従って単調に増加または単調に減少するものとして、第１時間と第２時間が設定されている。
【００２０】
オフ指令信号の入力後に印加する上記ゲート駆動パルスは、ダイオード構造に蓄積されるホールを減少させる作用を持ち、半導体素子を通電または断電させる作用を持たない。このため、トランジスタ素子の通電端子間（ＣＥ間、ＤＳ間）の電圧が変化せず、ミラー期間が生じない。また、ゲート駆動パルスの印加期間では、半導体素子にダイオード構造の順方向の向きに電流が流れ続けているので、アーム短絡に備えた保護作用を持つ特別なゲート駆動電圧も不要である。従って、ゲート駆動電圧が単調に増減するものとしてゲート駆動信号を設定することにより、キャリア再注入時間を所望の値に制御できる。
【００２１】
請求項４に記載した手段によれば、第１時間の経過時点から第２時間の経過時点まで出力されるゲート駆動信号に基づくゲート駆動電圧にミラー期間が生じないものとして、第１時間と第２時間が設定されている。これにより、ミラー期間の発生を想定してゲート駆動信号の設定した場合に対し、キャリア再注入時間の増大を抑えることができる。
【００２２】
請求項５に記載した手段によれば、ドライブ回路は、第１時間の経過時点でゲート駆動信号が変化したときに、一定のゲート駆動能力を維持してゲート駆動電圧を出力する。半導体素子を通電させる駆動では、ゲート駆動電圧の増加過程でゲート駆動電圧を一時的に中間電圧に留めることで、半導体素子が短絡故障している時の短絡電流を低減する方法が用いられている。しかし、適切なタイミングでゲート駆動パルスを印加すれば、短絡電流が流れることはない。本手段によれば、一定のゲート駆動能力を維持して無用な中間電圧を排除することにより、ゲート駆動電圧の立ち上がり時間のばらつきを低減し、再注入時間を正確に制御できる。
【００２３】
請求項６に記載した手段によれば、ドライブ回路は、第１時間の経過時点および第２時間の経過時点でゲート駆動信号が変化したときに、半導体素子を通断電するときに比べ高い駆動能力でゲート駆動電圧を出力する。これは、ゲート駆動パルスの印加期間では、半導体素子にダイオード構造の順方向の向きに電流が流れ続けているので、急峻な電流変化、電圧変化によるサージは発生しないからである。これにより、ゲート駆動電圧の立ち上がり時間および立ち下がり時間のばらつきを低減し、再注入時間を正確に制御できる。
【図面の簡単な説明】
【００２４】
【図１】本発明の一実施形態を示す駆動制御システムの構成図
【図２】メイン素子とセンス素子の回路構成図
【図３】半導体素子の模式的な縦断面図
【図４】ドライブ回路の駆動能力切替回路の構成図
【図５】パルス制御部のブロック構成図
【図６】パルス開始決定部の構成図
【図７】ダイオード素子の順方向の電圧電流特性図
【図８】Ｖｆ制御とパルス制御に係る波形図
【図９】素子電流、ゲート駆動電圧およびダイオード素子内のキャリア濃度を示す図
【図１０】再注入時間がゼロとなる場合の波形図
【図１１】再注入時間とスイッチング損失との関係を示す図
【図１２】パルス幅とスイッチング損失との関係を示す図
【図１３】第１時間と第２時間の説明図
【図１４】パルス開始決定部の動作説明図
【図１５】ミラー期間が存在する場合と存在しない場合の波形図
【図１６】異なる駆動能力に対するゲート駆動電圧の波形図
【図１７】電流検出構成の変形例を示す図（１）
【図１８】電流検出構成の変形例を示す図（２）
【発明を実施するための形態】
【００２５】
以下、本発明の一実施形態について図面を参照しながら説明する。図１に示す駆動制御システムは、モータ等の誘導性負荷を駆動するインバータ装置、インダクタを備えて直流電圧を昇圧／降圧するコンバータ装置などの電力変換装置に用いられる。スイッチング素子である半導体素子１Ａ、１Ｂは、高電位側の直流電源線２と低電位側の直流電源線３との間に出力端子Ｎｔを挟んで直列に配されて、ハーフブリッジ回路４を構成している。
【００２６】
同一構造を持つ半導体素子１Ａ、１Ｂは、絶縁ゲート型のトランジスタ素子５とダイオード素子６とが同一の半導体基板に形成された逆導通型ＩＧＢＴ（ＲＣ−ＩＧＢＴ）である。トランジスタ素子５の通電電極（コレクタ、エミッタ）とダイオード素子６の通電電極（カソード、アノード）は共通の電極とされている。
【００２７】
このメイン素子に加え、半導体基板には、図２に示すようにメイン素子に流れる電流に比例した微小な電流を流すトランジスタ素子５ｓとダイオード素子６ｓとからなるセンス素子が形成されている。図１ではメイン素子とセンス素子を簡易的に表している。半導体素子１Ａ、１Ｂのセンス端子Ｓ１、Ｓ２間には、それぞれセンス抵抗７Ａ、７Ｂが接続されている。センス抵抗７Ａ、７Ｂは、後述する電流検出部２５とともに電流検出手段を構成している。
【００２８】
半導体素子１Ａ、１Ｂの一例として、図３に縦型構造のＲＣ−ＩＧＢＴを示す。本実施形態のＲＣ−ＩＧＢＴは、トランジスタ構造とダイオード構造とが同一の半導体基板に設けられている。半導体基板８は、ｎ−型のシリコン基板により構成されている。図示しないが、半導体基板８の素子形成領域の周縁部近傍には、当該素子形成領域を囲むようにガードリングが形成されている。
【００２９】
半導体基板８の上面側表層部には、ｐ型のベース層９が形成されている。ベース層９には、ベース層９を貫通して半導体基板８に達する深さを持つ複数のトレンチが形成されている。トレンチ内にはポリシリコンが埋め込まれており、これによりトレンチ構造を持つゲート電極１０が形成されている。各ゲート電極１０には、共通のゲート配線１１を通してゲート駆動電圧が入力される。ゲート電極１０は、ベース層９の表層部に沿う一方向に等間隔でストライプ状に設けられている。これにより、ベース層９は、上記一方向に沿って互いに電気的に分離した複数の第１領域１２と複数の第２領域１３とに区画される。これら第１領域１２と第２領域１３は交互に配設されており、第２領域１３の幅は第１領域１２の幅よりも広くなっている。
【００３０】
第１領域１２の表層部には、ゲート電極１０に隣接してｎ＋型のエミッタ領域１４が形成されている。第１領域１２の上にはエミッタ電極１５が形成されている。エミッタ電極１５は、第１領域１２のベース層９とエミッタ領域１４とに接続されている。第１領域１２は、トランジスタ素子５のチャネル領域として動作するとともに、ダイオード素子６のアノード領域として動作する。すなわち、第１領域１２に対するエミッタ電極１５は、トランジスタ素子５のエミッタ電極およびダイオード素子６のアノード電極となる。
【００３１】
コレクタ領域１６（後述）の上方に設けられた第２領域１３ａは、何れの電極にも接続されていない。カソード領域１７（後述）の上方に設けられた第２領域１３ｂは、エミッタ電極１５と接続されている。これにより、第２領域１３のうちカソード領域１７の上方に設けられた第２領域１３ｂだけが、ダイオード素子６のアノード領域として動作する。すなわち、エミッタ電極１５は、第２領域１３ｂにおいてダイオード素子６のアノード電極となる。
【００３２】
半導体基板８の下面側表層部には、第２領域１３ａが形成される範囲（破線の左側）に対応してｐ＋型のコレクタ領域１６が形成され、第２領域１３ｂが形成される範囲（破線の右側）に対応してｎ＋型のカソード領域１７が形成されている。コレクタ領域１６とカソード領域１７は、コレクタ電極１８と接続されている。すなわち、ダイオード素子６のカソード電極は、トランジスタ素子５のコレクタ電極１８と共通になっている。半導体基板８とコレクタ領域１６およびカソード領域１７との間には、ｎ型のフィールドストップ層１９が形成されている。
【００３３】
図１に示す駆動制御システムにおいて、マイクロコンピュータ（マイコン）２１は、ハーフブリッジ回路４のハイサイドとローサイドのＰＷＭ信号ＦＨ、ＦＬを生成するＰＷＭ信号生成部２２を備えている。ＰＷＭ信号ＦＨ、ＦＬは、同時にＬレベル（オフ指令レベル）となる一定幅のデッドタイムＴｄを有している。ＰＷＭ信号ＦＨ、ＦＬは、それぞれフォトカプラ２３Ａ、２３Ｂを介して駆動ＩＣ２４Ａ、２４Ｂに入力される。本発明で言うオン指令信号とは、Ｈレベル（オン指令レベル）を持つＰＷＭ信号ＦＨ、ＦＬであり、オフ指令信号とは、Ｌレベル（オフ指令レベル）を持つＰＷＭ信号ＦＨ、ＦＬである。
【００３４】
駆動ＩＣ２４Ａ、２４Ｂは、電流検出部２５、Ｖｆ制御部２６、パルス制御部２７およびドライブ回路２８を備えており、電源電圧ＶDDA、ＶDDB（例えば１５Ｖ）が供給されることで動作する。ハイサイド側の半導体素子１Ａ、ローサイド側の半導体素子１Ｂに対し、それぞれ別個の駆動ＩＣ２４Ａ、２４Ｂが設けられている。このため、駆動ＩＣ２４Ａ、２４Ｂは、電源電圧ＶDDA、ＶDDBに応じた耐圧（すなわちゲート駆動電圧に応じた耐圧）で十分である。駆動ＩＣ２４Ａ、２４Ｂは同一構成であるため、主に駆動ＩＣ２４Ｂについての構成を説明する。
【００３５】
電流検出部２５は、センス抵抗７Ｂに生じるセンス電圧ＶSLに基づいて、半導体素子１Ｂに流れる電流に応じた電流検出信号（電流の極性と大きさ）を出力する電流検出手段である。Ｖｆ制御部２６とパルス制御部２７は、ＰＷＭ信号ＦＬに基づいてゲート駆動信号ＳGLを生成する。ドライブ回路２８は、ゲート駆動信号ＳGLを入力してゲート駆動電圧ＶGLを出力する。
【００３６】
Ｖｆ制御部２６は、ＰＷＭ信号ＦＬがＨレベルの期間において、ダイオード素子６の順方向の向きに流れる半導体素子１Ｂの電流が電流しきい値Ｉｔ以上のときに、ゲート駆動電圧ＶGLを遮断する制御を行う。この制御は、半導体素子１Ｂの電圧（ＲＣ−ＩＧＢＴの場合にはダイオード素子６の順方向電圧Ｖｆ）を低下させて導通損失を低減する作用を持つ。以下の説明ではＶｆ制御と称する。
【００３７】
パルス制御部２７は、ＰＷＭ信号ＦＬがＨレベルの期間に半導体素子１Ｂにダイオード素子６の順方向の向きの電流が流れているとき、ＰＷＭ信号ＦＬの立ち下がりを基準として、パルス状のゲート駆動信号ＳGLを出力する。このゲート駆動信号ＳGLにより、半導体素子１Ｂのゲートにパルス状のゲート駆動電圧ＶGL（以下、ゲート駆動パルスと称す）が印加される。この制御は、ダイオード素子６に蓄積されるホールを減少させ、逆回復電流を低減する作用を持つ。以下の説明ではパルス制御と称する。
【００３８】
Ｖｆ制御部２６とパルス制御部２７とで生成されたゲート駆動信号ＳGLは、ドライブ回路２８を介して半導体素子１Ｂのゲートに与えられる。ドライブ回路２８は、図４に示すようにゲート駆動能力を複数通りに切り替えることができる。
【００３９】
ドライブ回路２８は、ターンオン時に、ＭＯＳトランジスタ２９によりゲートを駆動する。ＭＯＳトランジスタ２９のゲートには、切替スイッチ３０を介して定電流駆動アンプ３１の出力電圧（Ａ側）またはフローティンググランドＦＧの電圧（Ｂ側）が与えられる。前者の場合に通常の駆動能力となり、後者の場合に高い駆動能力となる。また、ドライブ回路２８は、通常の駆動能力の場合に、駆動途中で短絡電流に対する保護動作を行う。このため、定電流駆動アンプ３１は、ゲート駆動電圧ＶGLの増加過程で、ゲート駆動電圧ＶGLを一時的に中間電圧に留める。
【００４０】
ドライブ回路２８は、ターンオフ時に、ＭＯＳトランジスタ３２、３３によりゲートを駆動する。切替スイッチ３４をＡ側に切り替えてＭＯＳトランジスタ３２のみで駆動すると通常の駆動能力となり、切替スイッチ３４をＢ側に切り替えてＭＯＳトランジスタ３２、３３で駆動すると高い駆動能力となる。ＭＯＳトランジスタ３３は、ＭＯＳトランジスタ３２よりも低いオン抵抗を持つ。なお、ＭＯＳトランジスタ３３は、半導体素子１Ｂをオフ状態に保持するときにも用いられる。
【００４１】
ＰＷＭ信号ＦＬの立ち上がり時、トランジスタ素子５に電流が流れている状態からのＰＷＭ信号ＦＬの立ち下がり時など、半導体素子１Ｂに流れる電流（素子電流）、電圧に急峻な変化が生じるときには、電圧サージの発生を抑制するため通常の駆動能力に切り替えられる。これに対し、パルス制御のように素子電流や電圧に急峻な変化が生じないときには、高い駆動能力に切り替えられる。
【００４２】
駆動ＩＣ２４Ａには、しきい値設定回路３５Ａ、３６Ａ、３７Ａが外付けされている。駆動ＩＣ２４Ｂには、しきい値設定回路３５Ｂ、３６Ｂ、３７Ｂが外付けされている。しきい値設定回路２９Ａ、３０Ａ、３１Ａは、半導体素子１Ａのエミッタ電位に等しいフローティンググランドＦＧを基準電位として構成されている。しきい値設定回路３５Ａ、３５Ｂは、電圧ＶDDA、ＶDDBを抵抗Ｒ１、Ｒ２で分圧してしきい値電圧Ｖｔを生成する。しきい値設定回路３６Ａ、３６Ｂは、電圧ＶDDA、ＶDDBを抵抗Ｒ３、Ｒ４で分圧して規定電圧Ｖm1を生成する。しきい値設定回路３７Ａ、３７Ｂは、電圧ＶDDA、ＶDDBを抵抗Ｒ５、Ｒ６で分圧して規定電圧Ｖm2を生成する。
【００４３】
しきい値電圧Ｖｔは、Ｖｆ制御部２６で用いられる電流しきい値Ｉｔの大きさを決定する。ダイオード素子６の順方向電流Ｉｆに対する順方向電圧Ｖｆの特性は、素子の種類（ＲＣ−ＩＧＢＴ、ＭＯＳトランジスタ等）や素子の耐圧によって異なる。そこで、Ｖｆ制御部２６は、外部から与えられる切替信号Ｓｋとしきい値電圧Ｖｔとに基づいて、適切な電流しきい値Ｉｔを選択する。
【００４４】
規定電圧Ｖm1は、Ｖｆ制御を停止するか否かの判定に用いる規定値Ｉm1の大きさを決定する。規定電圧Ｖm2は、パルス制御を停止するか否かの判定に用いる規定値Ｉm2の大きさを決定する。電流検出時と、その検出電流の極性に基づいてゲート駆動電圧ＶGH、ＶGLを印加した時とでは、制御の遅れにより電流極性が反転している虞もある。このため、Ｖｆ制御部２６は、電流検出値が規定値Ｉm1を下回るとＶｆ制御を停止し、パルス制御部２７は、電流検出値が規定値Ｉm2を下回るとパルス制御を停止する。
【００４５】
以上説明した駆動ＩＣ２４Ａとセンス抵抗７Ａにより駆動制御装置３８Ａが構成され、駆動ＩＣ２４Ｂとセンス抵抗７Ｂにより駆動制御装置３８Ｂが構成されている。
次に、図５から図１６を参照しながら、主としてローサイド側の駆動制御装置３８Ｂの作用について説明する。ハイサイド側の駆動制御装置３８Ａの作用も同様となる。はじめにＶｆ制御について簡単に説明する。ＲＣ−ＩＧＢＴである半導体素子１Ａ、１Ｂは、ダイオード素子６に電流が流れている状態でゲート駆動電圧が印加されると、第１領域１２にチャネルが形成されてホールの注入が抑制される。このため、図７に示すように、順方向電流Ｉｆが流れているダイオード素子６の順方向電圧Ｖｆが高くなり、ダイオード素子６の導通損失（Ｖｆ×Ｉｆ）が増大する。
【００４６】
そこで、ダイオード素子６に電流しきい値Ｉｔ以上の電流が流れている場合には、ゲート駆動電圧を遮断することにより導通損失を低減できる。電流しきい値Ｉｔは、ＲＣ−ＩＧＢＴの場合にはほぼゼロであり、ＭＯＳトランジスタの場合には耐圧等に応じてゼロよりも大きい値になる。ＲＣ−ＩＧＢＴを駆動する場合には切替信号Ｓｋが例えばＬレベルに切り替えられ、ＭＯＳトランジスタを駆動する場合には切替信号Ｓｋが例えばＨレベルに切り替えられる。Ｖｆ制御部２６は、切替信号ＳｋがＨレベルのときに、しきい値電圧Ｖｔに応じた電流しきい値Ｉｔを設定してＶｆ制御を実行する。
【００４７】
図８は、出力端子Ｎｔから負荷に向かって電流が流れている場合に、半導体素子１Ａをオフして半導体素子１Ｂをオンした後、半導体素子１Ｂをオフして再度半導体素子１Ａをオンしたときの波形である。上から順に、半導体素子１Ａの電流、ゲート駆動電圧ＶGH、ＶGL、ＰＷＭ信号ＦＨ、ゲート駆動信号ＳGL、ＰＷＭ信号ＦＬを示している。Ｖthは、半導体素子１Ａのしきい値電圧である。
【００４８】
駆動ＩＣ２４ＢのＶｆ制御部２６は、ＰＷＭ信号ＦＬがＨレベルの期間（時刻ｔ２〜ｔ３）、ダイオード素子６の検出電流がその順方向において電流しきい値Ｉｔ以上であるか否かを判定する。ここで、検出電流が電流しきい値Ｉｔ以上であると判定すると、図８に示すようにＬレベルのゲート駆動信号ＳGLを出力する。これにより、ゲート駆動電圧ＶGLが遮断され、導通損失が低減する。
【００４９】
次に、パルス制御について説明する。パルス制御は、ＰＷＭ信号ＦＬがＨレベルの期間に半導体素子１Ｂのダイオード素子６に電流が流れている場合、ＰＷＭ信号ＦＬがＬレベルに立ち下がった後、逆回復電流が流れ始める前までに、半導体素子１Ｂにゲート駆動パルスを印加する制御である。ＰＷＭ信号ＦＨがＨレベルの期間に半導体素子１Ａのダイオード素子６に電流が流れている場合であって、ＰＷＭ信号ＦＨがＬレベルに立ち下がった後も同様である。これにより、ダイオード素子６に蓄積されるキャリア（ホール）が減少するので、逆回復電流を低減する作用が得られる。
【００５０】
図８において、パルス制御部２７は、ＰＷＭ信号ＦＬがＬレベルに立ち下がったとき（時刻ｔ３）に半導体素子１Ｂのダイオード素子６に電流が流れている（電流検出値が規定値Ｉm2以上）と判定すると、その立ち下がり時点を起点として、第１時間Ｔ１の経過時点（時刻ｔ４）から第２時間Ｔ２の経過時点（時刻ｔ６）までゲート駆動信号ＳGLをＨレベルにする。上述したＶｆ制御により、ＰＷＭ信号ＦＬの立ち下がり時点では、ゲート駆動信号ＳGLはＬレベルになっている。
【００５１】
パルス制御部２７は、ＰＷＭ信号ＦＬがＬレベルに立ち下がった後も、半導体素子１Ｂのダイオード素子６に電流が流れているか否かを判定し続ける。パルス制御部２７は、電流検出値が規定値Ｉm2を下回ると、第１時間Ｔ１が経過した後、第２時間Ｔ２が経過する前であっても、直ちにゲート駆動信号ＳGLをＬレベルに戻す。
【００５２】
一方、パルス制御部２７は、ＰＷＭ信号ＦＬがＬレベルに立ち下がったときにダイオード素子６に電流が流れていないと判定すると、直ちにゲート駆動信号ＳGLをＬレベルにして維持する。すなわち、ゲート駆動パルスを印加しない。
【００５３】
図８に示すように、上下アーム間で通電が切り替わるとき、ゲート駆動電圧ＶGHがしきい値電圧Ｖth以上になると（時刻ｔ９）、半導体素子１Ａのトランジスタ素子５に流れる電流が増加する。このトランジスタ素子５に流れる電流のうち、半導体素子１Ｂのダイオード素子６に流れていた電流を超える電流が逆回復電流である。図面ではハッチングで示している（時刻ｔ１０〜ｔ１１）。図９、図１０には、負荷電流（半導体素子１Ａ、１Ｂに流れる電流）が１００Ａの場合と２００Ａの場合を併せて示している。
【００５４】
図９に示すように、ゲート駆動電圧ＶGL（ゲート駆動パルス）が印加されると、半導体素子１Ｂのダイオード素子６内のキャリアが減少するのでキャリア濃度が低下する（時刻ｔ５〜ｔ８）。ゲート駆動パルスの印加が終了すると、ダイオード素子６に再びキャリアが注入されるのでキャリア濃度が上昇する。このゲート駆動パルスの印加終了時点（時刻ｔ８）から逆回復電流が流れ始めるまで（時刻ｔ１０）の時間Ｔｃ（Ｔc1、Ｔc2）は、キャリアの再注入時間である。
【００５５】
再注入時間Ｔｃが短いほど、ダイオード素子６に蓄積されるキャリア濃度が低いので、逆回復電流が小さくなる。図１１に示すように、再注入時間Ｔｃが短いほどスイッチング損失が減少する。従って、再注入時間Ｔｃは、許容される逆回復電流の大きさに対応する注入許容時間以下となるように制御される。図１０は、再注入時間Ｔｃがゼロとなる場合を示している。実際には、アーム短絡を防止するため、再注入時間Ｔｃが短絡余裕時間Ｔｍ（＞０）以上となるように制御される。
【００５６】
図９に示すように、負荷電流が大きいほど逆回復電流が流れ始める時点（時刻ｔ１０）が遅れる。このため、ＰＷＭ信号ＦＬの立ち下がり時点を起点としてゲート駆動電圧ＶGLの印加終了時点を固定すると（時刻ｔ８）、負荷電流が１００Ａのときには再注入時間がＴc1となり、負荷電流が２００Ａのときには再注入時間がＴc2（＞Ｔc1）となる。つまり、負荷電流が大きいほど再注入時間が長くなり、逆回復電流が大きくなってしまう。また、キャリア濃度を十分に下げてスイッチング損失を低減するには、図１２に示すようにゲート駆動パルスの幅をある程度確保して、キャリア減少のための時間を十分に確保することが必要である。
【００５７】
こうした理由により、パルス制御部２７は、負荷電流に応じてゲート駆動電圧ＶGLの印加タイミングを制御する。パルス制御部２７は、ＰＷＭ信号ＦＬの立ち下がり時点を起点として、ゲート駆動信号ＳGLをＨレベルにする第１時間Ｔ１とＬレベルに戻す第２時間Ｔ２との時間幅Ｔｗを、ＰＷＭ信号ＦＬがＨレベルの期間にダイオード素子６に流れていた電流の大きさに応じた値に設定する。具体的には、ＰＷＭ信号ＦＬがＨレベルの期間にダイオード素子６に流れていた電流が大きいほど、長い時間幅を設定する。
【００５８】
第１時間Ｔ１と第２時間Ｔ２は、ダイオード素子６に流れる電流を種々に変えながら、ＰＷＭ信号ＦＬの立ち下がり時点を起点として、ゲート駆動信号ＳGLの印加タイミング、実際にゲート駆動電圧ＶGLが印加されるタイミング、および逆回復電流が流れ始めるタイミングを予め測定して設定されている。この第１時間Ｔ１と第２時間Ｔ２は、電流と対応付けて後述するメモリ３９に記憶されている。第１時間Ｔ１と第２時間Ｔ２に替えて、第１時間Ｔ１とパルス幅Ｔｗ（＝Ｔ２−Ｔ１）を記憶してもよい。
【００５９】
図５は、駆動ＩＣ２４Ｂについてのパルス制御部２７のブロック構成図である。メモリ３９は、電流検出信号を入力し、パルス制御に必要な第１時間Ｔ１と第２時間Ｔ２（または第１時間Ｔ１とパルス幅Ｔｗ）を出力する。パルス開始決定部４０は、図１３に示すように、ＰＷＭ信号ＦＬと第１時間Ｔ１から、ゲート駆動信号ＳGLの立ち上がりのタイミング信号を生成する。パルス幅決定部４１は、ＰＷＭ信号ＦＬと第２時間Ｔ２（またはパルス幅Ｔｗ）から、ゲート駆動信号ＳGLの立ち下がりタイミング信号を生成する。パルス生成部４２は、これらのタイミング信号に基づいてゲート駆動信号ＳGLを生成し、ドライブ回路２８に出力する。
【００６０】
パルス開始決定部４０は、例えば図６に示す構成を備えている。ＰＷＭ信号ＦＬがＨレベルの期間は、バッファ４３を介したゲート電圧によりＭＯＳトランジスタ４４がオンするので、コンデンサ４５の電圧はゼロとなる。ＰＷＭ信号ＦＬがＬレベルに立ち下がると、ＭＯＳトランジスタ４４がオフし、定電流回路４６によりコンデンサ４５が充電される。コンパレータ４７は、コンデンサ４５の電圧と、第１時間Ｔ１に応じた基準電圧とを比較してタイミング信号を出力する。パルス幅決定部４１も、同様の構成を備えている。
【００６１】
図１４は、ＰＷＭ信号ＦＬがＨレベルの期間にダイオード素子６に流れていた電流に応じて、メモリ３９から出力される第１時間Ｔ１すなわち基準電圧が変化し、それによりゲート駆動信号ＳGLの立ち上がりのタイミング信号が変化する様子を示している。なお、メモリ３９に一定値である第１時間Ｔ１を記憶させ、読み出した値を素子電流に応じて変化させてもよい。
【００６２】
ＰＷＭ信号ＦＬがＬレベルの期間にダイオード素子６に電流が流れている場合と、トランジスタ素子５に電流が流れている場合とでは、ゲート駆動パルスを与えたときのゲート駆動電圧ＶGLの波形が異なる。そこで、以下の述べる（１）から（３）に示す事項を考慮した上で、ゲート駆動電圧ＶGLがドライブ回路２８のゲート駆動能力に従って単調に増加または単調に減少するものとして、第１時間Ｔ１と第２時間Ｔ２（または第１時間Ｔ１とパルス幅Ｔｗ）が設定されている。
【００６３】
（１）デッドタイムＴｄ
ＰＷＭ信号ＦＨ、ＦＬのデッドタイムＴｄは一定時間である。このため、ＰＷＭ信号ＦＬがＬレベルなってからＰＷＭ信号ＦＨがＨレベルになるまでの時間、およびＰＷＭ信号ＦＨがＬレベルなってからＰＷＭ信号ＦＬがＨレベルになるまでの時間が正確に保証されている。このデッドタイムＴｄを利用することにより、アーム短絡を防止しつつゲート駆動パルスを印加することができる。
【００６４】
（２）ミラー期間
トランジスタ素子５に電流が流れる場合には、ゲート駆動電圧ＶGLの印加時および遮断時にコレクタ・エミッタ間電圧の変化が生じるので、ミラー期間が生じる。このミラー期間は長く、例えば条件によっては数μｓｅｃの時間となる場合がある。これに対し、ダイオード素子６に電流が流れる場合には、コレクタ・エミッタ間電圧は変化しないので、ミラー期間は生じない。
【００６５】
図１５は、ミラー期間が存在するものとしてゲート駆動パルスのタイミングを設定する場合と、ミラー期間が存在しないものとしてゲート駆動パルスのタイミングを設定する場合の再注入時間を示している。前者の場合、ミラー期間を想定して再注入時間Ｔｃを設定すると、実際にはミラー期間が生じないため、実際の再注入時間はＴｃよりも長くなる。これに対し、当初からミラー期間が生じないものとして設定すれば、目標通りの再注入時間Ｔｃを設定することができる。従って、ミラー期間を除いた時間を用いてゲート駆動パルスのタイミングを設定する。これにより、ゲート駆動パルスのパルス幅Ｔｗをより長く確保できる効果もある。
【００６６】
（３）ドライブ回路２８の駆動能力
ゲート駆動パルスを出力する場合、ドライブ回路２８は、ゲート駆動電圧ＶGLの立ち上げ時および立ち下げ時に、切替スイッチ３０、３４（図４参照）をＢ側に切り替えて、高いゲート駆動能力（ここでは最大のゲート駆動能力）でゲート駆動電圧ＶGLを出力する。ゲート駆動パルスの印加期間では、ダイオード素子６に電流が流れ続けているので、急峻な電流変化によるサージが発生しないからである。
【００６７】
また、ドライブ回路２８は、ゲート駆動電圧ＶGLの立ち上げ時に、一定のゲート駆動能力を維持してゲート駆動電圧ＶGLを出力する。トランジスタ素子５に電流が流れる場合には、ゲート駆動電圧ＶGLの増加過程でゲート駆動電圧ＶGLを一時的に中間電圧Ｖｍ（例えば１２Ｖ）に留めることで、他方の半導体素子１Ａが短絡故障している時の短絡電流を低減する方法が用いられている。しかし、半導体素子１Ｂのダイオード素子６に順方向電流が流れているときには、半導体素子１Ａ、１Ｂを介した経路で短絡する可能性がない。このため、中間電圧Ｖｍを用いた２段階駆動は不要となる。
【００６８】
図１６は、ドライブ回路２８が通常の駆動能力で且つ２段階駆動によりゲート駆動電圧ＶGLを出力する場合と、ドライブ回路２８が高い駆動能力を維持してゲート駆動電圧ＶGLを出力する場合の波形を対比して示している。ドライブ回路２８の駆動能力、半導体素子１Ｂのゲート容量などにはばらつきがあるため、ゲート駆動電圧ＶGLの立ち上がり時間および立ち下がり時間にもばらつきが生じる。このばらつきは、駆動能力が低いほど大きく現れる。
【００６９】
このため、再注入時間Ｔｃが常に短絡余裕時間Ｔｍ以上となるように設定した場合、ドライブ回路２８が高い駆動能力を維持してゲート駆動電圧ＶGLを出力することにより、再注入時間Ｔｃと短絡余裕時間Ｔｍとの乖離を小さくすることができる。すなわち、再注入時間Ｔｃを正確に制御することができる。また、ゲート駆動パルスのパルス幅Ｔｗのばらつきが低減するとともに、より長いパルス幅Ｔｗを確保できる。
【００７０】
以上説明したように、本実施形態の駆動制御装置３８Ａ、３８Ｂは、上下アーム間で通電が切り替わるとき、それぞれＰＷＭ信号ＦＨ、ＦＬがＨレベルの期間に半導体素子１Ａ、１Ｂにダイオード素子６の順方向の向きに電流が流れていると判定すると、ゲート駆動パルスの印加を指令するゲート駆動信号ＳGH、ＳGLを出力する。このパルス制御により、ダイオード素子６に蓄積されるホールが減少して逆回復電流が低減するので、スイッチング損失を低減できる。
【００７１】
駆動ＩＣ２４Ａ、２４Ｂのパルス制御部２７は、ＰＷＭ信号ＦＨ、ＦＬの立ち下がり時点を起点として、第１時間Ｔ１の経過時点から第２時間Ｔ２の経過時点までゲート駆動信号ＳGH、ＳGLをＨレベルにする。ＰＷＭ信号ＦＨ、ＦＬの立ち下がり時点はデッドタイムＴｄの起点でもあるので、一定の時間を持つデッドタイムＴｄを有効に利用して、アーム短絡を防止しながらゲート駆動パルスを印加することができる。
【００７２】
第１時間Ｔ１と第２時間Ｔ２（または第１時間Ｔ１とパルス幅Ｔｗ）は、デッドタイムＴｄ、素子電流に対応させて予め測定されたゲート駆動電圧ＶGH、ＶGLの遅延やばらつきおよび逆回復電流が流れ始めるまでの時間に基づいて設定され、パルス制御部２７のメモリ３９に記憶されている。
【００７３】
上下アーム間で通電が切り替わるとき、負荷電流が大きいほど逆回復電流が流れるタイミングが遅くなる。そこで、第１時間Ｔ１と第２時間Ｔ２との時間幅（パルス幅Ｔｗ）は、ＰＷＭ信号ＦＨ、ＦＬがＨレベルの期間にダイオード素子６に流れていた電流が大きいほど長く設定されている。これにより、負荷電流の大きさにかかわらず、ダイオード素子６に対するキャリアの再注入時間Ｔｃ（ゲート駆動パルスの印加終了から逆回復電流が流れ始めるまでの時間）の増大を抑えることができ、スイッチング損失を低減することができる。
【００７４】
第１時間Ｔ１と第２時間Ｔ２は、再注入時間Ｔｃがゼロより大きくなるように設定されている。これにより、ハーフブリッジ回路４に短絡電流が流れることを防止できる。また、パルス幅Ｔｗは、所定の注入許容時間以下となるように設定されている。これにより、逆回復電流を注入許容時間に応じた大きさ以下に制限することができ、スイッチング損失を低減できる。
【００７５】
さらに、第１時間Ｔ１と第２時間Ｔ２は、ゲート駆動パルスの印加時におけるゲート駆動電圧の波形およびドライブ回路２８の駆動態様を考慮して設定されている。すなわち、ダイオード素子６に電流が流れているときにゲート駆動パルスを与えると、ミラー期間が生じない。そこで、ミラー期間が生じないものとして、第１時間Ｔ１と第２時間Ｔ２が設定される。
【００７６】
また、ゲート駆動パルスの印加期間では、ダイオード素子６に電流が流れ続けているので、急峻な電流変化、電圧変化によるサージは発生しない。このため、ドライブ回路２８は、自ら有する最大のゲート駆動能力に従ってゲート駆動電圧ＶGH、ＶGLを出力する。さらに、ダイオード素子６に電流が流れているのであれば、短絡の可能性がない。このため、ドライブ回路２８は、ゲート駆動電圧ＶGL、ＶGHの立ち上げ時に、一定のゲート駆動能力を維持して、ゲート駆動電圧ＶGL、ＶGHを単調に増加させる。こうした駆動態様を用いた場合に合わせて、第１時間Ｔ１と第２時間Ｔ２が設定される。
【００７７】
こうしたゲート駆動パルスに特有の駆動態様を用いたときのゲート駆動電圧は、トランジスタ素子５を通断電させる駆動態様を用いたときのゲート駆動電圧に比べ、遅延やばらつきが小さくなる。そのため、駆動ＩＣ２４Ａ、２４Ｂは、ゲート駆動パルスの印加タイミングの精度を高めることができ、再注入時間Ｔｃを正確に制御可能となる。その結果、アーム短絡を防止しつつ再注入時間を短く制御することが可能となり、スイッチング損失を一層低減できる。また、ゲート駆動パルスのパルス幅Ｔｗをより広く確保できる。さらに、パルス制御部２７は、ＰＷＭ信号ＦＨ、ＦＬの立ち下がり時点を起点としてゲート駆動信号を印加するので、別のタイミング信号が不要となり、従来から使用している駆動制御装置からの置き替えが容易になる。
【００７８】
パルス制御部２７は、パルス制御に基づきゲート駆動パルスを印加している期間（時刻ｔ４〜ｔ６）であっても、ダイオード素子６に電流が流れなくなる（電流検出値が規定値Ｉm2未満となる）可能性があるまたは電流が流れていないと判定すると、直ちにゲート駆動パルスの印加を停止する。これにより、負荷電流が急変した場合でもアーム短絡を確実に防止できる。さらに、負荷電流の急変に備えて規定値Ｉm2を高めに設定する必要がなくなるので、パルス制御を実行する電流範囲を広く確保でき、スイッチング損失を一層低減できる。
【００７９】
以上、本発明の好適な実施形態について説明したが、本発明は上述した実施形態に限定されるものではなく、発明の要旨を逸脱しない範囲内で種々の変形、拡張を行うことができる。
【００８０】
ＲＣ−ＩＧＢＴは、トレンチゲート型に限らずプレーナゲート型などであってもよい。半導体素子１Ａ、１Ｂは、コントロール用のゲートを有し寄生ダイオードが形成された素子、例えばＭＯＳトランジスタ、ＭＯＳゲートを備えたダイオードであってもよい。ＭＯＳトランジスタは、トレンチゲート型に限らずプレーナゲート型などであってもよい。ＭＯＳトランジスタは、ＳＪ（Super Junction）構造であってもよい。
【００８１】
上記実施形態では、電流検出手段として、半導体素子１Ａ、１Ｂにセンス素子を形成した上でセンス抵抗７Ａ、７Ｂを備えた。これに替えて、図１７に示すように、センス素子を除いた半導体素子１Ａ、１Ｂと直列にセンス抵抗７Ａ、７Ｂを設けてもよい。センス抵抗７Ａ、７Ｂとメイン素子とが直接接続されているので、高速答が可能となる。また、図１８に示すように、半導体素子１Ａ、１Ｂに対しホールセンサ５９Ａ、５９Ｂを設けてもよい。ホールセンサ５９Ａ、５９Ｂに替えて、出力端子Ｎｔから負荷に至る出力線にホールセンサを設けてもよい。何れの構成でも、電流を高精度に検出できる。ホールセンサに替えてＧＭＲ（Giant Magneto Resistance）センサなどの絶縁型電流センサを用いてもよい。
【符号の説明】
【００８２】
図面中、１Ａ、１Ｂは半導体素子、４はハーフブリッジ回路、５はトランジスタ素子（トランジスタ構造）、６はダイオード素子（ダイオード構造）、７Ａ、７Ｂはセンス抵抗（電流検出手段）、８は半導体基板、１５はエミッタ電極（通電電極）、１８はコレクタ電極（通電電極）、２５は電流検出部（電流検出手段）、２７はパルス制御部（制御手段）、３８Ａ、３８Ｂは駆動制御装置である。
【図１】
0005935768.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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