(57)【特許請求の範囲】
【請求項１】
第１導電型の第１半導体層（１０）と、
前記第１半導体層上に形成されている第２導電型の第２半導体層（１１）と、
前記第２半導体層内にて第１導電型のアイソレーション領域（１２）により区画されてダイヤフラム部（１１ｄ）を有する島部（１１ａ）と、
前記ダイヤフラム部の表面にて同一抵抗値を有するようにそれぞれ形成されて、ホーイトストンブリッジを構成する第１〜第４の歪みゲージ（１２ａ〜１２ｄ）と、
前記島部内に設けられている第２導電型の電極部（１３、１３ａ〜１３ｄ）と、
カソード端子が前記電極部に接続される第１のダイオード（Ｄ１）とを備え、
前記島部と前記第１半導体層との間で構成されるＰＮ接合に対して、前記第１のダイオードを介して逆バイアスが印加されて電気化学エッチングが施されることにより、前記第１半導体層のうち前記ダイヤフラム部に対応する部分が除去されて凹部（１０ａ）が形成される半導体センサであって、
前記電極部にカソード端子が接続されてアノード端子が電源に接続される第２のダイオード（Ｄ２）を備え、
前記電源から出力される電源電圧が前記第２のダイオードを介して前記電極部に対して印加されることにより、前記電極部から前記第１〜第４の歪みゲージに対してバイアスが印加されるようになっており、
前記第１〜第４の歪みゲージは、前記島部内の所定位置を中心とする点対称になるように形成されており、
前記電極部は、前記所定位置を中心とする点対称になるように形成されており、
前記第１〜第４の歪みゲージは、それぞれ分散されて、前記所定位置を中心とする菱形形状の４つの角部に対応する位置に配置されており、
前記島部（１１ａ）内には、第１〜第４の電極部（１３ａ〜１３ｄ）が前記電極部として設けられており、
前記第１〜第４の電極部は、それぞれ導電性部材（１５ａ〜１５ｄ）により接続されており、
前記第１〜第４の電極部は、それぞれ分散されて、前記所定位置を中心とする正方形の４つの角部に対応する位置に配置されていることを特徴とする半導体センサ。
【請求項２】
前記第１、第４の電極部（１３ａ、１３ｄ）の間に、前記第１の歪みゲージ（１２ａ）が配置されており、
前記第１、第２の電極部（１３ａ、１３ｂ）の間に、前記第２の歪みゲージ（１２ｂ）が配置されており、
前記第２、第３の電極部（１３ｂ、１３ｃ）の間に、前記第３の歪みゲージ（１２ｃ）が配置されており、
前記第３、第４の電極部（１３ｃ、１３ｄ）の間に、前記第４の歪みゲージ（１２ｄ）が配置されていることを特徴とする請求項１に記載の半導体センサ。
【請求項３】
前記島部（１１ａ）は、前記所定位置を中心とする正方形に形成される表面（１１ｃ）を有するように形成されており、
前記第１〜第４の電極部（１３ａ〜１３ｄ）は、前記表面（１１ｃ）の４つの角部側にそれぞれ分散して配置されていることを特徴とする請求項２に記載の半導体センサ。
【請求項４】
第１導電型の第１半導体層（１０）と、
前記第１半導体層上に形成されている第２導電型の第２半導体層（１１）と、
前記第２半導体層内にて第１導電型のアイソレーション領域（１２）により区画されてダイヤフラム部（１１ｄ）を有する島部（１１ａ）と、
前記ダイヤフラム部の表面にて同一抵抗値を有するようにそれぞれ形成されて、ホーイトストンブリッジを構成する第１〜第４の歪みゲージ（１２ａ〜１２ｄ）と、
前記島部内に設けられている第２導電型の電極部（１３、１３ａ〜１３ｄ）と、
カソード端子が前記電極部に接続される第１のダイオード（Ｄ１）とを備え、
前記島部と前記第１半導体層との間で構成されるＰＮ接合に対して、前記第１のダイオードを介して逆バイアスが印加されて電気化学エッチングが施されることにより、前記第１半導体層のうち前記ダイヤフラム部に対応する部分が除去されて凹部（１０ａ）が形成される半導体センサであって、
前記電極部にカソード端子が接続されてアノード端子が電源に接続される第２のダイオード（Ｄ２）を備え、
前記電源から出力される電源電圧が前記第２のダイオードを介して前記電極部に対して印加されることにより、前記電極部から前記第１〜第４の歪みゲージに対してバイアスが印加されるようになっており、
前記第１〜第４の歪みゲージは、前記島部内の所定位置を中心とする点対称になるように形成されており、
前記電極部は、前記所定位置を中心とする点対称になるように形成されており、
前記電極部（１３）は、前記第１〜第４の歪みゲージを囲むように形成されており、
前記電極部は、内側輪郭および外側輪郭がそれぞれ前記所定位置を中心とする円形になるように形成されていることを特徴とする半導体センサ。
【請求項５】
前記電極部は、前記第１〜第４の歪みゲージに対して前記アイソレーション領域側に配置されていることを特徴とする請求項１ないし４のいずれか１つに記載の半導体センサ。
【請求項６】
前記島部（１１ａ）は、前記所定位置を中心とする円形に形成される表面（１１ｃ）を有する薄膜状に形成されていることを特徴とする請求項４または５に記載の半導体センサ。
【請求項７】
前記第２のダイオード（Ｄ２）のアノード端子と前記電源（Ｖｄｄ）との間には、第１ローパスフィルタ（２０Ａ）が配置されていることを特徴とする請求項１ないし６のいずれか１つに記載の半導体センサ。
【請求項８】
前記第２のダイオード（Ｄ２）のアノード端子と前記第１ローパスフィルタ（２０Ａ）との間には、第２ローパスフィルタ（２０Ｂ）が配置されていることを特徴とする請求項７に記載の半導体センサ。
【請求項９】
前記第１ローパスフィルタ（２０Ａ）は、
前記第２ダイオード（Ｄ２）のアノード端子と前記電源（Ｖｄｄ）との間に配置されている第１抵抗素子（２０ａ）と、
前記第１抵抗素子（２０ａ）および前記第２ダイオード（Ｄ２）のアノード端子の間の中間接続端子とグランドとの間に配置されている第１コンデンサ（２０ｂ）とを備え、
前記第２ローパスフィルタ（２０Ｂ）は、
前記第１抵抗素子（２０ａ）と前記第２ダイオード（Ｄ２）のアノード端子との間に配置されている第２抵抗素子（２０ｃ）と、
前記第２抵抗素子（２０ｃ）および前記第２ダイオード（Ｄ２）のアノード端子の間の中間接続端子とグランドとの間に配置されている第２コンデンサ（２０ｄ）とを備え、
前記第１抵抗素子（２０ａ）および前記第２抵抗素子（２０ｃ）は、互いに同一の抵抗値を有し、かつ前記第１コンデンサ（２０ｂ）および前記第２コンデンサ（２０ｄ）は、互いに同一の静電容量を有することを特徴とする請求項８に記載の半導体センサ。
【請求項１０】
前記第１、第２の歪みゲージ（１２ａ、１２ｂ）は、前記電源とグランドとの間に直列接続されており、
前記第３、第４の歪みゲージ（１２ｄ、１２ｃ）は、前記電源とグランドとの間に直列接続されており、
前記第１、第２の歪みゲージの間の第１中間接続端子（１６ａ）に接続されている第１入力端子と、前記第３、第４の歪みゲージの間の第２中間接続端子（１６ｂ）に接続されている第２入力端子とを備え、前記第１、第２の入力端子の間の電位差を電圧増幅する増幅回路（３０）と、
前記第１中間接続端子（１６ａ）と前記第１入力端子との間に配置される第３ローパスフィルタ（２２）と、
前記第２の中間接続端子（１６ｂ）と前記第２入力端子との間に配置される第４ローパスフィルタ（２１）とを備えることを特徴とする請求項１ないし９のいずれか１つに記載の半導体センサ。
【請求項１１】
前記第３ローパスフィルタ（２２）は、前記第１中間接続端子（１６ａ）と前記第１入力端子との間に接続される第３抵抗素子（２２ａ）と、前記第１入力端子とグランドとの間に配置される第３コンデンサ（２２ｂ）とから構成されており、
前記第４ローパスフィルタ（２１）は、前記第２中間接続端子（１６ｂ）と前記第２入力端子との間に接続される第４抵抗素子（２１ａ）と、前記第２入力端子とグランドとの間に配置される第４コンデンサ（２１ｂ）とから構成されており、  前記第３抵抗素子（２２ａ）および前記第４抵抗素子（２１ａ）は、互いに同一の抵抗値を有し、かつ前記第３コンデンサ（２２ｂ）および前記第４コンデンサ（２１ｂ）は、互いに同一の静電容量を有していることを特徴とする請求項１０に記載の半導体センサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダイヤフラム部を備えた半導体センサに関するものである。
【背景技術】
【０００２】
従来、圧力を検出する半導体センサにおいて、例えば特許文献１に示すように、ダイヤフラム部が電気化学エッチングにより形成されたものがある。
【０００３】
この半導体センサでは、Ｐ-単結晶シリコン基板上に形成されるＮ-エピタキシャアル層と、Ｎ+エピタキシャアル層内にてＰ+アイソレーション領域により区画されてダイヤフラム部とＮ+拡散層（電極部）とを有する抵抗島と、ダイヤフラム部の表面に形成されてホーイトストンブリッジを構成する第１〜第４の歪みゲージと、Ｎ+拡散層にカソードが接続される第１のダイオードとを備える。そして、第１のダイオードを介して抵抗島とＰ-単結晶シリコン基板との間で構成されるｐｎ接合に逆バイアスが印加されて電気化学エッチングが施されることでＰ-単結晶シリコン基板のうちダイヤフラム部に対応する部分が除去されて凹部が形成されたものである。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第３５３４０３４号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
近年、車載用製品は、耐ＥＭＣ性（電磁波障害に対する耐性）の向上が要求されており、車載用半導体センサにも耐ＥＭＣ性の向上が要求されている。
【０００６】
そこで、本発明者は、耐ＥＭＣ性の向上に着目して、上述の特許文献１の半導体センサについて検討した。
【０００７】
本発明者の検討によれば、圧力を検出する際に、第１〜第４の歪みゲージＲ１〜Ｒ４から島部３側に漏れ電流が流れることを抑制するために、電源Ｖｄｄから出力される電源電圧を電源端子Ｖｃｃおよび第２ダイオードＤ２を介してＮ+拡散層２に与えてＮ+拡散層２と第１〜第４の歪みゲージＲ１〜Ｒ４との間にバイアスを加えることが必要になる（図８参照）。
【０００８】
例えば、電源電圧に高周波ノイズが重畳すると、第２ダイオードＤ２を介してＮ+拡散層２にも高周波ノイズが伝搬する。
【０００９】
ここで、Ｎ+拡散層２と第１〜第４の歪みゲージＲ１〜Ｒ４との間には、寄生容量や寄生抵抗を有する寄生素子が歪みゲージ毎に存在する。そして、歪みゲージ毎の寄生素子のインピーダンスがそれぞれ異なると、高周波ノイズが寄生素子を介して第１〜第４の歪みゲージＲ１〜Ｒ４に伝搬する際に、高周波ノイズの減衰、および位相の回転量が歪みゲージ毎に相違する。このため、第１〜第４の歪みゲージＲ１〜Ｒ４の両端子間電圧に対して高周波ノイズが与える影響がそれぞれ相違することになる。したがって、ホーイトストンブリッジの出力電圧が高周波ノイズによって変化する。これにより、高周波ノイズによって半導体センサ１ａが圧力を精度良く検出することができなくなる。
【００１０】
このような問題は、車載用の半導体センサ以外の半導体センサにおいても生じる場合がある。
【００１１】
そこで、本発明は上記点に鑑みて、電気化学エッチングにより形成されるダイヤフラム部を備えた半導体センサにおいて、ホーイトストンブリッジの出力電圧が高周波ノイズによって変動することを抑制することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するため、請求項１に記載の発明では、第１導電型の第１半導体層（１０）と、
前記第１半導体層上に形成されている第２導電型の第２半導体層（１１）と、
前記第２半導体層内にて第１導電型のアイソレーション領域（１２）により区画されてダイヤフラム部（１１ｄ）を有する島部（１１ａ）と、
前記ダイヤフラム部の表面にて同一抵抗値を有するようにそれぞれ形成されて、ホーイトストンブリッジを構成する第１〜第４の歪みゲージ（１２ａ〜１２ｄ）と、
前記島部内に設けられている第２導電型の電極部（１３、１３ａ〜１３ｄ）と、
カソード端子が前記電極部に接続される第１のダイオード（Ｄ１）とを備え、
前記島部と前記第１半導体層との間で構成されるＰＮ接合に対して、前記第１のダイオードを介して逆バイアスが印加されて電気化学エッチングが施されることにより、前記第１半導体層のうち前記ダイヤフラム部に対応する部分が除去されて凹部（１０ａ）が形成される半導体センサであって、
前記電極部にカソード端子が接続されてアノード端子が電源に接続される第２のダイオード（Ｄ２）を備え、
前記電源から出力される電源電圧が前記第２のダイオードを介して前記電極部に対して印加されることにより、前記電極部から前記第１〜第４の歪みゲージに対してバイアスが印加されるようになっており、
前記第１〜第４の歪みゲージは、前記島部内の所定位置を中心とする点対称になるように形成されており、
前記電極部は、前記所定位置を中心とする点対称になるように形成されており、
前記第１〜第４の歪みゲージは、それぞれ分散されて、前記所定位置を中心とする菱形形状の４つの角部に対応する位置に配置されており、
前記島部（１１ａ）内には、第１〜第４の電極部（１３ａ〜１３ｄ）が前記電極部として設けられており、
前記第１〜第４の電極部は、それぞれ導電性部材（１５ａ〜１５ｄ）により接続されており、
前記第１〜第４の電極部は、それぞれ分散されて、前記所定位置を中心とする正方形の４つの角部に対応する位置に配置されていることを特徴とする。
【００１３】
請求項１に記載の発明によれば、第１〜第４の歪みゲージと、電極部とは、互いに同一の位置を中心とする点対称になるように形成されている。このため、第１〜第４の歪みゲージと電極部との間に形成される寄生素子のインピーダンスが歪みゲージ毎に同一になる。したがって、第１〜第４の歪みゲージの両端子間電圧に対して高周波ノイズが与える影響が同一になる。よって、高周波ノイズによって第１〜第４の歪みゲージの両端子間電圧が変化するものの、第１〜第４の歪みゲージの両端子間電圧はそれぞれ同一電圧になる。このため、高周波ノイズがホーイトストンブリッジによってキャンセルされることになる。以上により、ホーイトストンブリッジの出力電圧が高周波ノイズによって変動することを抑制することができる。
【００１４】
請求項５に記載の発明では、前記電極部は、前記第１〜第４の歪みゲージに対して前記アイソレーション領域側に配置されていることを特徴とする。
【００１７】
請求項２に記載の発明では、前記第１、第４の電極部（１３ａ、１３ｄ）の間に、前記第１の歪みゲージ（１２ａ）が配置されており、
前記第１、第２の電極部（１３ａ、１３ｂ）の間に、前記第２の歪みゲージ（１２ｂ）が配置されており、
前記第２、第３の電極部（１３ｂ、１３ｃ）の間に、前記第３の歪みゲージ（１２ｃ）が配置されており、
前記第３、第４の電極部（１３ｃ、１３ｄ）の間に、前記第４の歪みゲージ（１２ｄ）が配置されていることを特徴とする。
【００１８】
請求項３に記載の発明では、前記島部（１１ａ）は、前記所定位置を中心とする正方形に形成される表面（１１ｃ）を有するように形成されており、
前記第１〜第４の電極部（１３ａ〜１３ｄ）は、前記表面（１１ｃ）の４つの角部側にそれぞれ分散して配置されていることを特徴とする。
【００１９】
請求項４に記載の発明では、第１導電型の第１半導体層（１０）と、
前記第１半導体層上に形成されている第２導電型の第２半導体層（１１）と、
前記第２半導体層内にて第１導電型のアイソレーション領域（１２）により区画されてダイヤフラム部（１１ｄ）を有する島部（１１ａ）と、
前記ダイヤフラム部の表面にて同一抵抗値を有するようにそれぞれ形成されて、ホーイトストンブリッジを構成する第１〜第４の歪みゲージ（１２ａ〜１２ｄ）と、
前記島部内に設けられている第２導電型の電極部（１３、１３ａ〜１３ｄ）と、
カソード端子が前記電極部に接続される第１のダイオード（Ｄ１）とを備え、
前記島部と前記第１半導体層との間で構成されるＰＮ接合に対して、前記第１のダイオードを介して逆バイアスが印加されて電気化学エッチングが施されることにより、前記第１半導体層のうち前記ダイヤフラム部に対応する部分が除去されて凹部（１０ａ）が形成される半導体センサであって、
前記電極部にカソード端子が接続されてアノード端子が電源に接続される第２のダイオード（Ｄ２）を備え、
前記電源から出力される電源電圧が前記第２のダイオードを介して前記電極部に対して印加されることにより、前記電極部から前記第１〜第４の歪みゲージに対してバイアスが印加されるようになっており、
前記第１〜第４の歪みゲージは、前記島部内の所定位置を中心とする点対称になるように形成されており、
前記電極部は、前記所定位置を中心とする点対称になるように形成されており、
前記電極部（１３）は、前記第１〜第４の歪みゲージを囲むように形成されており、
前記電極部は、内側輪郭および外側輪郭がそれぞれ前記所定位置を中心とする円形になるように形成されていることを特徴とする。
【００２１】
請求項６に記載の発明では、前記島部（１１ａ）は、前記所定位置を中心とする円形に形成される表面（１１ｃ）を有する薄膜状に形成されていることを特徴とする。
【００２４】
請求項７に記載の発明では、前記第２のダイオード（Ｄ２）のアノード端子と前記電源（Ｖｄｄ）との間には、第１ローパスフィルタ（２０Ａ）が配置されていることを特徴とする。
【００２５】
したがって、電源から第１〜第４の歪みゲージに高周波ノイズが伝搬することを抑制することができる。
【００２６】
請求項８に記載の発明では、前記第２のダイオード（Ｄ２）のアノード端子と前記第１ローパスフィルタ（２０Ａ）との間には、第２ローパスフィルタ（２０Ｂ）が配置されていることを特徴とする。
【００２７】
したがって、電源から第１〜第４の歪みゲージに高周波ノイズが伝搬することをより一層強力に抑制することができる。
【００２８】
請求項９に記載の発明では、前記第１ローパスフィルタ（２０Ａ）は、
前記第２ダイオード（Ｄ２）のアノード端子と前記電源（Ｖｄｄ）との間に配置されている第１抵抗素子（２０ａ）と、前記第１抵抗素子（２０ａ）および前記第２ダイオード（Ｄ２）のアノード端子の間の中間接続端子とグランドとの間に配置されている第１コンデンサ（２０ｂ）とを備え、
前記第２ローパスフィルタ（２０Ｂ）は、
前記第１抵抗素子（２０ａ）と前記第２ダイオード（Ｄ２）のアノード端子との間に配置されている第２抵抗素子（２０ｃ）と、前記第２抵抗素子（２０ｃ）および前記第２ダイオード（Ｄ２）のアノード端子の間の中間接続端子とグランドとの間に配置されている第２コンデンサ（２０ｄ）とを備え、
前記第１抵抗素子（２０ａ）および前記第２抵抗素子（２０ｃ）は、互いに同一の抵抗値を有し、かつ前記第１コンデンサ（２０ｂ）および前記第２コンデンサ（２０ｄ）は、互いに同一の静電容量を有することを特徴とする。
【００２９】
したがって、第１ローパスフィルタ（２０Ａ）において電源から伝搬する高周波ノイズを減衰する周波数特性と、第２ローパスフィルタ（２０Ｂ）において電源から伝搬する高周波ノイズを減衰する周波数特性とをそれぞれ同一になる。よって、第１、第２のローパスフィルタ（２０Ａ、２０Ｂ）によって、特定の周波数帯の高周波ノイズを強力に減衰することができる。
【００３０】
請求項１０に記載の発明では、前記第１、第２の歪みゲージ（１２ａ、１２ｂ）は、電源とグランドとの間に直列接続されており、
前記第３、第４の歪みゲージ（１２ｄ、１２ｃ）は、電源とグランドとの間に直列接続されており、
前記第１、第２の歪みゲージの間の第１中間接続端子（１６ａ）に接続されている第１入力端子と、前記第３、第４の歪みゲージの間の第２中間接続端子（１６ｂ）に接続されている第２入力端子とを備え、前記第１、第２の入力端子の間の電位差を電圧増幅する増幅回路（３０）と、
前記第１中間接続端子（１６ａ）と前記第１入力端子との間に配置される第３ローパスフィルタ（２２）と、
前記第２の中間接続端子（１６ｂ）と前記第２入力端子との間に配置される第４ローパスフィルタ（２１）とを備えることを特徴とする。
【００３１】
請求項１１に記載の発明では、前記第３ローパスフィルタ（２２）は、前記第１中間接続端子（１６ａ）と前記第１入力端子との間に接続される第３抵抗素子（２２ａ）と、前記第１入力端子とグランドとの間に配置される第３コンデンサ（２２ｂ）とから構成されており、
前記第４ローパスフィルタ（２１）は、前記第２中間接続端子（１６ｂ）と前記第２入力端子との間に接続される第４抵抗素子（２１ａ）と、前記第２入力端子とグランドとの間に配置される第４コンデンサ（２１ｂ）とから構成されており、
前記第３抵抗素子（２２ａ）および前記第４抵抗素子（２１ａ）は、互いに同一の抵抗値を有し、かつ前記第３コンデンサ（２２ｂ）および前記第４コンデンサ（２１ｂ）は、互いに同一の静電容量を有していることを特徴とする。
【００３２】
したがって、第３、第４のローパスフィルタによってホーイトストンブリッジから増幅回路に伝搬する高周波ノイズを減衰することができる。
【００３３】
ここで、請求項１１に記載の発明によれば、上述の如く、第３抵抗素子（２２ａ）および第４抵抗素子（２１ａ）は、互いに同一の抵抗値を有し、かつ第３コンデンサ（２２ｂ）および第４コンデンサ（２１ｂ）は、互いに同一の静電容量を有している。このため、第３ローパスフィルタにおいて第１中間接続端子から第１入力端子に出力される信号を濾過する周波数特性と、第４ローパスフィルタにおいて第２中間接続端子から第２入力端子に出力される信号を濾過する周波数特性とが同一になる。
【００３４】
一方、第３ローパスフィルタの周波数特性と、第４ローパスフィルタの周波数特性とが相違すると、第３、第４のローパスフィルタにより増幅回路の出力に影響を与える恐れがある。
【００３５】
これに対して、請求項１１に記載の発明によれば、上述の如く、第３ローパスフィルタの周波数特性と、第４ローパスフィルタの周波数特性とが同一になるので、第３、第４のローパスフィルタにより増幅回路の出力に影響を与えることはない。
【００３６】
なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００３７】
【図１】本発明の第１実施形態における半導体センサを示す正面図、および断面図である。
【図２】第１実施形態における半導体センサの回路構成を示す図である。
【図３】本発明の第２実施形態における半導体センサの回路構成を示す図である。
【図４】本発明の第３実施形態における半導体センサを示す正面図、および断面図である。
【図５】第３実施形態における半導体センサの回路構成を示す図である。
【図６】本発明の第４実施形態における半導体センサを示す正面図、および断面図である。
【図７】第４実施形態における半導体センサの回路構成を示す図である。
【図８】比較例の半導体センサの回路構成を示す図である。
【発明を実施するための形態】
【００３８】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、説明の簡略化を図るべく、図中、同一符号を付してある。
【００３９】
（第１実施形態）
図１に本発明の第１実施形態の半導体センサ１の構成を示す。図１（ａ）は第１実施形態の半導体センサ１の正面図である。図１（ｂ）は図１（ａ）のＡ−Ａ断面図である。
【００４０】
半導体センサ１は、車載用の圧力センサであって、図１（ｂ）に示すように、ｐ-単結晶シリコン基板１０と、このｐ-単結晶シリコン基板１０上に積層されているｎ-エピタキシャル層１１とを備えるＩＣチップである。
【００４１】
ｎ-エピタキシャル層１１には、ｎ-島部１１ａおよびｎ-周辺部１１ｂが設けられている。ｎ-島部１１ａは、ｎ-エピタキシャル層１１の中央部に位置する。
ｎ-島部１１ａは、図１（ａ）の紙面手前側の表面１１ｃが正方形になる薄膜状に形成されている。
【００４２】
ｎ-周辺部１１ｂは、ｎ-島部１１ａの周囲を囲むように形成されている。ｎ-島部１１ａおよびｎ-周辺部１１ｂの間には、ｐ+アイソレーション領域１２により配置されている。すなわち、ｎ-島部１１ａおよびｎ-周辺部１１ｂの間には、ｐ+アイソレーション領域１２によって区画されている。
【００４３】
ｎ-島部１１ａの中央部には、ダイヤフラム部（薄肉部）１１ｄ（図１（ｂ）参照）が形成されている。ｐ-単結晶シリコン基板１０のうちダイヤフラム部１１ｄに対応する部分には、凹部１０ａが形成されている。
【００４４】
ダイヤフラム部１１ｄの表面１１ｃ側には、第１〜第４の歪みゲージとしての歪みゲージ１２ａ、１２ｂ、１２ｃ、１２ｄが設けられている。歪みゲージ１２ａ、１２ｂ、１２ｃ、１２ｄは、ｐ+拡散抵抗層からなるもので、それぞれ複数回の折り返しをして抵抗値が設定されている。歪みゲージ１２ａ、１２ｂ、１２ｃ、１２ｄの抵抗値は、それぞれ同一値に設定されている。
【００４５】
本実施形態の歪みゲージ１２ａ、１２ｂ、１２ｃ、１２ｄは、それぞれ分散して、ｎ-島部１１ａの表面の中心点１１ｅを中心とする点対称になるように配置されている。具体的には、歪みゲージ１２ａ、１２ｂ、１２ｃ、１２ｄは、ｎ-島部１１ａの表面の中心点１１ｅを中心とする菱形形状の４つの角部に対応する位置に配置されている。図１（ａ）中の符号１１ｆは、菱形形状を示す仮想線を示している。歪みゲージ１２ａ、１２ｂ、１２ｃ、１２ｄは、ホーイトストンブリッジを構成している。
【００４６】
ｎ-島部１１ａには、ｎ+拡散層からなるｎ+電極部１３ａ、１３ｂ、１３ｃ、１３ｄが設けられている。ｎ+電極部１３ａ、１３ｂ、１３ｃ、１３ｄは、図１（ａ）の紙面手前側の表面が正方形を構成する薄膜状に形成されている。ｎ+電極部１３ａ、１３ｂ、１３ｃ、１３ｄは、それぞれ同一形状に形成されている。
【００４７】
ｎ+電極部１３ａ、１３ｂ、１３ｃ、１３ｄは、それぞれ分散して、ｎ-島部１１ａの表面１１ｃの中心点１１ｅを中心とする正方形の４つの角部に対応する位置に配置されている。これにより、ｎ+電極部１３ａ、１３ｂ、１３ｃ、１３ｄは、中心点１１ｅを中心とする点対称になるように分散して配置されている。本実施形態では、ｎ+電極部１３ａ、１３ｂ、１３ｃ、１３ｄは、表面１１ｃの４つの角部側にそれぞれ分散して配置されている。
【００４８】
ｎ+電極部１３ａ、１３ｂ、１３ｃ、１３ｄは、アルミ配線１５ａ〜１５ｄ（図２参照）等の導電性部材により接続されてそれぞれ同一電位に設定されている。ｎ+電極部１３ａには、後述するようにダイオードＤ１、Ｄ２（図２参照）のそれぞれのカソード端子が接続されている。
【００４９】
ｎ+電極部１３ａ、１３ｂの間には、歪みゲージ１２ｂが配置されている。ｎ+電極部１３ｂ、１３ｃの間には、歪みゲージ１２ｃが配置されている。ｎ+電極部１３ｃ、１３ｄの間には、歪みゲージ１２ｄが配置されている。ｎ+電極部１３ａ、１３ｄの間には、歪みゲージ１２ａが配置されている。
【００５０】
また、ｎ-周辺部１１ｂは、ｐ+アイソレーション領域１２を囲むように形成されている。ｎ-周辺部１１ｂには、後述する抵抗素子２０ａ、コンデンサ２０ｂ、ダイオードＤ１、Ｄ２、定電流源Ｊ、およびオペアンプ３０などの電子部品、電子回路が形成されている。
【００５１】
ｎ-周辺部１１ｂには、後述する電源端子Ｖｃｃ、電気化学エッチング用電源端子Ｖｉｎ、出力端子Ｖｏｕｔ、およびグランド端子１４がパッドとして配置されている。電源端子Ｖｃｃ、電源端子Ｖｃｃ、出力端子Ｖｏｕｔ、およびグランド端子１４は、ｎ-周辺部１１ｂの四隅に分散して配置されている。グランド端子１４は、半導体センサ１内のグランドに接続されている。
【００５２】
このように構成される本実施形態の半導体センサ１は、上述の特許文献１と同様に、ｐ-単結晶シリコン基板１０とｎ-島部１１ａとの間で構成されるＰＮ接合に対して、ダイオードＤ１を介して逆バイアスが印加されて電気化学エッチングが施されることにより、ｐ-単結晶シリコン基板１０のうちダイヤフラム部１１ｄに対応する部分が除去されて凹部１０ａが形成される。このため、半導体センサ１の製造製法の説明は省略する。
【００５３】
次に、本実施形態の半導体センサ１の電気回路構成について説明する。
【００５４】
歪みゲージ１２ａ、１２ｂは、電源端子Ｖｃｃとグランドとの間に直列接続されている。歪みゲージ１２ｄ、１２ｃは、電源端子Ｖｃｃとグランドとの間に直列接続されている。
【００５５】
歪みゲージ１２ａ、１２ｂの間の共通接続端子１６ａがオペアンプ３０の反転入力端子（−）（第１入力端子）に接続されている。歪みゲージ１２ｄ、１２ｃの間の共通接続端子１６ｂがオペアンプ３０の非反転入力端子（＋）（第２入力端子）に接続されている。オペアンプ３０は、共通接続端子１６ａ、１６ｂの間の電圧を増幅した電圧を出力端子Ｖｏｕｔから出力する。
【００５６】
ダイオードＤ１のアノード端子には、電気化学エッチング用電源端子Ｖｉｎに接続されている。ダイオードＤ２のアノード端子には、電源端子Ｖｃｃが接続されている。電源端子Ｖｃｃは、電源の正極電極に接続されている。半導体センサ１内のグランドはグランド端子１４を介して電源の負極電極に接続される。
【００５７】
電源端子ＶｃｃとダイオードＤ２のアノード端子との間には、抵抗素子２０ａが接続されている。ダイオードＤ２と抵抗素子２０ａとの間の中間接続端子とグランドとの間には、コンデンサ２０ｂが接続されている。抵抗素子２０ａおよびコンデンサ２０ｂは、ローパスフィルタ２０Ａを構成している。抵抗素子２０ａおよびコンデンサ２０ｂの間の中間接続端子と歪みゲージ１２ａ、１２ｄの間の共通接続端子との間には、定電流源Ｊが設けられている。
【００５８】
次に、本実施形態の半導体センサ１の作動について説明する。
【００５９】
まず、電源Ｖｄｄの正極電極と電源端子Ｖｃｃとを接続し、かつ電源Ｖｄｄの負極電極とグランド端子１４とを接続した状態では、電源Ｖｄｄから出力される電源電圧が電源端子Ｖｃｃおよびローパスフィルタ２０Ａを通して定電流源Ｊに与えられる。このため、定電流源Ｊから一定電流が歪みゲージ１２ａ〜１２ｄ側に流れる。ここで、定電流源Ｊから出力される一定電流のうち半分の電流が歪みゲージ１２ａ、１２ｂに流れる。そして、定電流源Ｊから出力される一定電流のうち残りの半分の電流が歪みゲージ１２ｄ、１２ｃに流れる。
【００６０】
ここで、電源Ｖｄｄからの電源電圧が電源端子Ｖｃｃ、ローパスフィルタ２０Ａ、ダイオードＤ２を通してｎ+電極部１３ａ、１３ｂ、１３ｃ、１３ｄに与えられる。
【００６１】
ここで、ダイオードＤ２のアノード端子とカソード端子との間の電圧降下は、定電流源Ｊの入力端子と出力端子との間の電圧降下に比べて、小さい。このため、ｎ+電極部１３ａ、１３ｂ、１３ｃ、１３ｄの電位は、半導体センサ１のうち最も高い最高電位となる。これにより、ｎ+電極部１３ａ、１３ｂ、１３ｃ、１３ｄと歪みゲージ１２ａ、１２ｂ、１２ｃ、１２ｄとの間には、バイアスが加わることになる。このため、歪みゲージ１２ａ、１２ｂ、１２ｃ、１２ｄから漏れ電流が流れることが抑えられる。
【００６２】
ここで、歪みゲージ１２ａ、１２ｂ、１２ｃ、１２ｄは、ｎ-島部１１ａの表面の中心点１１ｅを中心とする点対称になるように分散して配置されている。ｎ+電極部１３ａ、１３ｂ、１３ｃ、１３ｄは、中心点１１ｅを中心とする点対称になるように分散して配置されている。このため、ｎ+電極部１３ａ〜１３ｄと歪みゲージ１２ａ〜１２ｄとの間にて存在する寄生素子のインピーダンスは歪みゲージ毎に同一値になる。したがって、電源電圧に高周波ノイズが重畳して、この高周波ノイズが電源端子Ｖｃｃ、ローパスフィルタ２０Ａ、ダイオードＤ２を通してｎ+電極部１３ａ〜１３ｄを通して歪みゲージ１２ａ〜１２ｄに伝搬しても、歪みゲージ１２ａ〜１２ｄに対して高周波ノイズが与える影響はそれぞれ同一になる。このため、歪みゲージ１２ａ〜１２ｄの両端子間電圧は、高周波ノイズによって変化するものの、歪みゲージ１２ａ〜１２ｄの両端子間電圧はそれぞれ同一値になる。
【００６３】
ここで、ダイヤフラム部１１ｄの表面側に圧力が加わっていないときには、高周波ノイズが電源端子Ｖｃｃ、ローパスフィルタ２０Ａ、ダイオードＤ２を通してｎ+電極部１３ａ〜１３ｄを通して歪みゲージ１２ａ〜１２ｄに伝搬しても、共通接続端子１６ａ、１６ｂの出力電圧は、それぞれ変化しない。このため、共通接続端子１６ａ、１６ｂの間の電位差はゼロになる。したがって、オペアンプ３０の出力端子Ｖｏｕｔの出力電圧はゼロになる。
【００６４】
ダイヤフラム部１１ｄの表面側に圧力が加わり、ダイヤフラム部１１ｄが変形すると、歪みゲージ１２ａ、１２ｂ、１２ｃ、１２ｄが変形する。このため、歪みゲージ１２ａ、１２ｂ、１２ｃ、１２ｄの抵抗値が変化する。このため、共通接続端子１６ａ、１６ｂの間の電位差がそれぞれ変化する。したがって、オペアンプ３０の出力端子Ｖｏｕｔの出力電圧は変化する。このため、半導体センサ１が圧力を検出することができる。
【００６５】
以上説明した本実施形態によれば、半導体センサ１は、ｐ-単結晶シリコン基板１０上に積層されているｎ-エピタキシャル層１１と、ｎ-エピタキシャル層１１内にてｐ+アイソレーション領域１２により区画されてダイヤフラム部１１ｄを有するｎ-島部１１ａと、ダイヤフラム部１１ｄの表面にて同一抵抗値を有するようにそれぞれ形成されて、ホーイトストンブリッジを構成する歪みゲージ１２ａ〜１２ｄと、ｎ-島部１１ａ内に設けられているｎ+電極部１３ａ〜１３ｄと、カソード端子がｎ+電極部１３ａ〜１３ｄに接続されるダイオードＤ１とを備える。
【００６６】
半導体センサ１の凹部１０ａは、ｎ-島部１１ａとｐ-単結晶シリコン基板１０との間で構成されるＰＮ接合に対して、ダイオードＤ１を介して逆バイアスが印加されて電気化学エッチングが施されることにより、ｐ-単結晶シリコン基板１０のうちダイヤフラム部１１ｄに対応する部分が除去されて形成される。
【００６７】
半導体センサ１は、ｎ+電極部１３ａ〜１３ｄにカソード端子が接続されてアノード端子が電源に接続されるダイオードＤ２を備え、電源Ｖｄｄからの電源電圧がダイオードＤ２を介してｎ+電極部１３ａ〜１３ｄに対して印加されることにより、ｎ+電極部１３ａ〜１３ｄと歪みゲージ１２ａ〜１２ｄとの間にバイアスが印加されるようになっている。
【００６８】
そして、歪みゲージ１２ａ〜１２ｄと、ｎ+電極部１３ａ〜１３ｄとは、互いに同一の位置を中心とする点対称になるように形成されていることを特徴とする。
【００６９】
このため、歪みゲージ１２ａ〜１２ｄとｎ+電極部１３ａ〜１３ｄとの間に形成される寄生素子のインピーダンスが歪みゲージ毎に同一になる。したがって、歪みゲージ１２ａ〜１２ｄの両端子間電圧に対する高周波ノイズの影響がそれぞれ同一になる。このため、歪みゲージ１２ａ〜１２ｄの両端子間電圧は、高周波ノイズによって変化するものの、歪みゲージ１２ａ〜１２ｄの両端子間電圧がそれぞれ同一電圧になる。これに伴い、共通接続端子１６ａ、１６ｂの出力電圧は、高周波ノイズによって変化しない。このため、ホーイトストンブリッジによって高周波ノイズをキャンセルすることができる。したがって、ホーイトストンブリッジの出力電圧が高周波ノイズによって変動することを抑制することができる。
【００７０】
（第２実施形態）
本実施形態では、上述の第１実施形態の半導体センサ１のホーイトストンブリッジとオペアンプ３０との間にローパスフィルタを追加した例について説明する。
【００７１】
図３に本実施形態の半導体センサ１の回路構成を示す。本実施形態の半導体センサ１は、図１の半導体センサ１に対してローパスフィルタ２１、２２が追加されたものである。
【００７２】
ローパスフィルタ２１は、抵抗素子２１ａおよびコンデンサ２１ｂからなる。抵抗素子２１ａは、共通接続端子１６ｂとオペアンプ３０の反転入力端子（＋）との間に接続される。コンデンサ２１ｂは、オペアンプ３０の反転入力端子（＋）とグランドとの間に接続される。
【００７３】
ローパスフィルタ２２は、抵抗素子２２ａおよびコンデンサ２２ｂからなる。抵抗素子２２ａは、共通接続端子１６ａとオペアンプ３０の非反転入力端子（−）との間に接続される。コンデンサ２２ｂは、オペアンプ３０の非反転入力端子（−）とグランドとの間に接続される。
【００７４】
このため、共通接続端子１６ａからオペアンプ３０の非反転入力端子（−）側に伝搬する高周波ノイズをローパスフィルタ２２が減衰することができる。共通接続端子１６ｂからオペアンプ３０の反転入力端子（＋）側に伝搬する高周波ノイズをローパスフィルタ２１が減衰することができる。よって、オペアンプ３０の出力電圧に対して高周波ノイズが影響を与えることを抑制することができる。
【００７５】
ここで、抵抗素子２１ａ、２２ａは、互いに同一抵抗値を有する。コンデンサ２１ｂ、２２ｂは、互いに同一静電容量値を有する。このため、ローパスフィルタ２１にて共通接続端子１６ｂから与えられる信号を濾過する周波数特性と、ローパスフィルタ２２にて共通接続端子１６ａから与えられる信号を濾過する周波数特性とが同一になっている。このため、ローパスフィルタ２１、２２がオペアンプ３０の出力電圧に影響を与えない。
【００７６】
以上説明した本実施形態では、上述の第１実施形態の半導体センサ１に対してローパスフィルタ２１、２２が追加されている。このため、上述の第１実施形態に比べて、高周波ノイズを減衰する効果を高めることができる。よって、オペアンプ３０の出力電圧に対して高周波ノイズが影響を与えることをより一層抑制することができる。これにより、耐ノイズ性を更に向上することができる。このことは、ホーイトストンブリッジの出力電圧を増幅するオペアンプ３０に高いゲインが設定されている場合に非常に有効である。
【００７７】
（第３実施形態）
上述の第１、第２実施形態では、ｎ-島部１１ａ内の電極として、４つのｎ+電極部１３ａ、１３ｂ、１３ｃ、１３ｄを用いた例について説明したが、これに代えて、本実施形態では、歪みゲージ１２ａ〜１２ｄの全周を囲むように形成されるｎ+電極部１３を用いる例について説明する。
【００７８】
図４（ａ）は本実施形態の半導体センサ１の正面図である。図４（ｂ）は図４（ａ）のＢ−Ｂ断面図である。図４（ａ）、（ｂ）において、図１（ａ）、（ｂ）中と同一符号は、同一のものを示す。
【００７９】
本実施形態の半導体センサ１は、上述の第１実施形態の半導体センサ１のｎ+電極部の形状を変更し、かつローパスフィルタ２０Ｂ（図５参照）を追加したものである。そこで、以下、本実施形態と上述の第１実施形態との相違点について説明する。
【００８０】
本実施形態では、上述の第１実施形態のｎ+電極部１３ａ、１３ｂ、１３ｃ、１３ｄに代えてｎ+電極部１３が用いられている。ｎ+電極部１３は、歪みゲージ１２ａ〜１２ｄを囲むように額縁状に形成されている。具体的には、ｎ+電極部１３は、その内側輪郭がｎ-島部１１ａの中心点１１ｅを中心とする正方形に形成されて、かつ外側輪郭が中心点１１ｅを中心とする正方形に形成されている。このことにより、ｎ+電極部１３は、中心点１１ｅを中心とする点対称に形成されている。
【００８１】
図５は、本実施形態における半導体センサ１の回路構成を示す図である。
【００８２】
ローパスフィルタ２０Ｂは、ダイオードＤ２と定電流源Ｊとの間の共通接続端子４０とローパスフィルタ２０Ａとの間に配置されている。
【００８３】
具体的には、ローパスフィルタ２０Ｂは、抵抗素子２０ａと共通接続端子４０との間に配置されている抵抗素子２０ｃと、共通接続端子４０とグランドとの間に配置されているコンデンサ２０ｄとから構成されている。抵抗素子２０ａ、２０ｃは、同一抵抗値を有している。コンデンサ２０ｃ、２０ｄは、同一静電容量を有している。このため、ローパスフィルタ２０Ｂにて電源端子Ｖｃｃから伝搬される高周波ノイズを減衰する周波数特性と、ローパスフィルタ２０Ａにて電源端子Ｖｃｃから伝搬される高周波ノイズを減衰する周波数特性とが同一になっている。
【００８４】
以上説明した本実施形態によれば、ｎ+電極部１３は、上述の第１実施形態と同様に、中心点１１ｅを中心とする点対称に形成されている。このため、歪みゲージ１２ａ〜１２ｄとｎ+電極部１３との間に形成される寄生素子のインピーダンスが歪みゲージ毎に同一になる。したがって、歪みゲージ１２ａ〜１２ｄが高周波ノイズの影響を受けても、歪みゲージ１２ａ〜１２ｄの両端子間電圧はそれぞれ同一値になる。このため、上述の第１実施形態と同様に、ホーイトストンブリッジにより高周波ノイズがキャンセルされるので、ホーイトストンブリッジの出力電圧が高周波ノイズによって変動することを抑制することができる。
【００８５】
本実施形態では、ローパスフィルタ２０Ａと共通接続端子４０との間にローパスフィルタ２０Ｂとが配置されている。ローパスフィルタ２０Ａ、２０Ｂは、高周波ノイズを減衰する周波数特性が互いに同一になっている。このため、特定の周波数帯の高周波ノイズがｎ-島部１１ａに伝搬することを一層強力に抑制することができる。
【００８６】
（第４実施形態）
上述の第３実施形態では、額縁状のｎ+電極部１３を用いた例について説明したが、これに代えて、本実施形態では、１つのリング状のｎ+電極部１３を用いる例について説明する。
【００８７】
図６（ａ）は本実施形態の半導体センサ１の正面図である。図６（ｂ）は図６（ａ）のＣ−Ｃ断面図である。図６（ａ）、（ｂ）において、図４（ａ）、（ｂ）中と同一符号は、同一のものを示す。
【００８８】
本実施形態の半導体センサ１は、上述の第３実施形態の半導体センサ１のｎ-島部１１ａの形状およびｎ+電極部１３の形状を変更したものである。そこで、以下、本実施形態と上述の第３実施形態との相違点について説明する。
【００８９】
本実施形態のｎ-島部１１ａは、円形の表面１１ｃを有する薄膜状に形成されている。ｐ+アイソレーション領域１２は、ｎ-島部１１ａの中心点１１ｅを中心とするリング状に形成されている。すなわち、ｐ+アイソレーション領域１２の内側輪郭は、中心点１１ｅを中心とする円形に形成されて、かつｐ+アイソレーション領域１２の外側輪郭は、中心点１１ｅを中心とする円形に形成されている。
【００９０】
ｎ+電極部１３は、ｎ-島部１１ａの中心点１１ｅを中心とするリング状に形成されている。すなわち、ｎ+電極部１３の内側輪郭は、中心点１１ｅを中心とする円形に形成されて、かつｎ+電極部１３の外側輪郭は、中心点１１ｅを中心とする円形に形成されている。このことにより、ｎ+電極部１３は、中心点１１ｅを中心とする点対称に形成されていることになる。
【００９１】
以上説明した本実施形態によれば、ｎ+電極部１３は、ｎ-島部１１ａの中心点１１ｅを中心とするリング状に形成されている。これにより、ｎ+電極部１３と、歪みゲージ１２ａ〜１２ｄとは、それぞれ、中心点１１ｅを中心とする点対称になるように形成されている。したがって、歪みゲージ１２ａ〜１２ｄの両端子間電圧に対する高周波ノイズの影響がそれぞれ同一になる。このため、上述の第１実施形態と同様に、ホーイトストンブリッジによって高周波ノイズをキャンセルすることができる。よって、ホーイトストンブリッジの出力電圧が高周波ノイズによって変動することを抑制することができる。
【００９２】
（他の実施形態）
上述の第１の実施形態では、ｎ+電極部１３ａ〜１３ｄとしては、その表面が正方形を構成する薄膜状に形成されているものについて説明したが、これに限らず、ｎ+電極部１３ａ〜１３ｄが中心点１１ｅを中心とする点対称になるように分散して配置されるのであれば、ｎ+電極部１３ａ〜１３ｄの形状としては、いかなる形状でもよい。
【００９３】
上述の第１〜第４の実施形態では、ｎ+電極部１３ａ〜１３ｄ、１３を歪みゲージ１２ａ〜１２ｄに対してｐ+アイソレーション領域１２側に配置した例について説明したが、これに代えて、ｎ+電極部１３ａ〜１３ｄ、１３を歪みゲージ１２ａ〜１２ｄに対してｐ+アイソレーション領域１２と反対側（つまり、中心点１１ｅ側）に配置してもよい。
【００９４】
上述の第１〜第４の実施形態では、第１導電型の第１半導体層（１０）としてｐ型半導体を用いて、かつ第２導電型の第２半導体層（１１）としてｎ型半導体を用いた例について説明したが、これに代えて、第１導電型の第１半導体層（１０）としてｎ型半導体を用いて、かつ第２導電型の第２半導体層（１１）としてｐ型半導体を用いてもよい。
【００９５】
例えば、ｎ-基板１０上にｐ-半導体層１１を積層して半導体センサ１を構成して、ｎ+電極部１３ａ〜１３ｄ（１３）をｐ+半導体層で成形する。この場合、ｎ+電極部１３ａ〜１３ｄ（１３）を半導体センサ１のうち最も低い電位に設定する。
【００９６】
上述の第１の実施形態では、ｎ+電極部１３ａ〜１３ｄを用いた半導体センサ１においてホーイトストンブリッジとオペアンプ３０との間にローパスフィルタ２１、２２を配置した例を示したが、これに代えて、次の（１）、（２）のようにしてもよい。
（１）リング状のｎ+電極部１３（図６参照）を用いた半導体センサ１においてホーイトストンブリッジとオペアンプ３０との間にローパスフィルタ２１、２２を配置してもよい。
（２）額縁状のｎ+電極部１３（図４参照）を用いた半導体センサ１においてホーイトストンブリッジとオペアンプ３０との間にローパスフィルタ２１、２２を配置してもよい。
【００９７】
上述の第３実施形態では、額縁状のｎ+電極部１３を用いた半導体センサ１において電源端子ＶｃｃとダイオードＤ２との間にローパスフィルタ２０Ａ、２０Ｂを配置した例を示したが、これに代えて、次の（３）、（４）のようにしてもよい。
（３）リング状のｎ+電極部１３を用いた半導体センサ１においてホーイトストンブリッジとオペアンプ３０との間にローパスフィルタ２１、２２を配置してもよい。
（４）ｎ+電極部１３ａ、１３ｂ、１３ｃ、１３ｄ（図２参照）を用いた半導体センサ１においてホーイトストンブリッジとオペアンプ３０との間にローパスフィルタ２１、２２を配置してもよい。
【００９８】
上述の第１〜第４の実施形態では、電源端子Ｖｃｃと歪みゲージ１２ａ、１２ｂ、１２ｃ、１２ｄとの間に定電流源Ｊを配置して、ダイオードＤ２のアノード端子とカソード端子との間の電圧降下を、定電流源Ｊの入力端子と出力端子との間の電圧降下に比べて小さくすることにより、ｎ+電極部１３ａ、１３ｂ、１３ｃ、１３ｄ（或いはｎ+電極部１３）の電位を半導体センサ１のうち最も高い最高電位に設定した例について説明したが、ｎ+電極部１３ａ、１３ｂ、１３ｃ、１３ｄ（或いはｎ+電極部１３）の電位が最高電位に設定されるのであれば、電源端子Ｖｃｃと歪みゲージ１２ａ、１２ｂ、１２ｃ、１２ｄとの間に定電流源Ｊ以外の電子素子・電子回路（例えば、抵抗素子）を配置してもよい。
【００９９】
上述の第１〜第４の実施形態では、本発明の半導体センサ１を圧力センサに適用した例について説明したが、これに代えて、加速度センサに本発明の半導体センサ１を適用してもよい。
【０１００】
上述の第１〜第４の実施形態では、本発明の半導体センサ１を車載用センサに適用した例について説明したが、これに代えて、本発明の半導体センサ１を車載用センサ以外の例えば、設置型の各種の産業機器に本発明の半導体センサ１を適用してもよい。
【符号の説明】
【０１０１】
１        半導体センサ
１０      ｐ-単結晶シリコン基板（第１導電型の第１半導体層）
１０ａ    凹部
１１      ｎ-エピタキシャル層（第２導電型の第２半導体層）
１１ａ    ｎ-島部
１１ｂ    ｎ-周辺部
１１ｄ    ダイヤフラム部（薄肉部）
１２      ｐ+アイソレーション領域（第１導電型のアイソレーション領域）
１２ａ    歪みゲージ
１２ｂ    歪みゲージ
１２ｃ    歪みゲージ
１２ｄ    歪みゲージ
１３      ｎ+電極部
１３ａ    ｎ+電極部
１３ｂ    ｎ+電極部
１３ｃ    ｎ+電極部
１３ｄ    ｎ+電極部
２０Ａ    ローパスフィルタ（第１ローパスフィルタ）
２０ａ    抵抗素子（第１抵抗素子）
２０ｂ    コンデンサ（第１コンデンサ）
２０Ｂ    ローパスフィルタ（第２ローパスフィルタ）
２０ｃ    抵抗素子（第２抵抗素子）
２０ｄ    コンデンサ（第２コンデンサ）
２１      ローパスフィルタ（第４ローパスフィルタ）
２１ａ    抵抗素子（第４抵抗素子）
２１ｂ    コンデンサ（第４コンデンサ）
２２      ローパスフィルタ（第３ローパスフィルタ）
２２ａ    抵抗素子（第３抵抗素子）
２２ｂ    コンデンサ（第３コンデンサ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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