(57)【特許請求の範囲】
【請求項１】
ベースバンドＩ、Ｑ信号を直交変調した送信信号の送信レベルを、フィードバックループを用いて制御する送信装置であって、
入力信号を増幅する構成ユニットＡと、
前記構成ユニットＡの出力信号が入力される構成ユニットＢとを含み、
前記構成ユニットＢは、前記構成ユニットＡの出力信号が入力される入力側可変増幅部を含み、
前記フィードバックループは、前記入力側可変増幅部から出力され前記構成ユニットＢから送信される信号の一部を用いて、前記入力側可変増幅部に対する印加制御電圧を生成するためのものであり、
前記フィードバックループ中の前記直交変調された信号から振幅変調成分をキャンセルし、かつ前記構成ユニットＡの単体試験時における規定ベースバンドＩ、Ｑ信号入力時の出力レベルおよび前記入力側可変増幅部の印可制御電圧を既知の値とし規定レベルを入力して行う単体試験時の利得に基づき、構成ユニットＡおよびＢ接続時の前記入力側可変増幅部に対する前記印加制御電圧の初期値を算出することを特徴とする送信装置。
【請求項２】
前記入力側可変増幅部は、ベースバンドＩ、Ｑ信号を直交変調した信号を印加制御電圧に応じた利得で増幅する第１可変増幅部であり、さらに、
前記第１可変増幅部の出力を電力増幅して出力する電力増幅部と、
前記電力増幅部の出力を通過させるとともに、その出力の一部を抽出するカプラと、
前記カプラの出力電力値に対応する電圧を出力する電力検出部と、
前記カプラと前記電力検出部との間に設けられ、前記電力検出部の入力信号の振幅変調成分をキャンセルするための、前記ベースバンドＩ、Ｑ信号の振幅成分の逆相を印加制御電圧とした第２可変増幅部と、
前記構成ユニットＡの単体試験時の出力レベルを記憶する第２メモリと前記構成ユニットＢの既知の印可制御電圧による単体試験時の利得を記憶する第１メモリを使用し、送信起動直後に、希望送信信号レベルに近いレベルを出力するための前記第１可変増幅部の印可制御電圧の初期値を算出し、レベル制御結果が最終誤差値に達するまで前記第１可変増幅部の印可制御電圧の更新を行う計算部とを含むことを特徴とする請求項１記載の送信装置。
【請求項３】
前記第２可変増幅部への印加制御電圧は、
入力ベースバンドＩ、Ｑ信号を所定時間遅延させる遅延部と、
前記遅延部から出力される信号から前記入力ベースバンドＩ、Ｑ信号の振幅成分を算出する振幅成分算出部と、
前記フィードバックループ中の前記直交変調された信号がＣＷ(Continuous Wave)であったと仮定した場合の振幅成分を固定値として保持する振幅成分保持部と、
前記振幅成分保持部の保持する固定値から前記振幅成分算出部が算出した振幅成分を減算する加算部と、
前記振幅成分算出部が算出した振幅成分を前記第２可変増幅部の利得の傾斜に変換する固定の係数を乗算する係数乗算部と、
係数乗算部のデジタル出力信号をアナログ電圧として出力するＤＡ(Digital to Analog)変換部とを含んで構成される部位から出力されることを特徴とする請求項２記載の送信装置。
【請求項４】
入力ベースバンドＩ、Ｑ信号をラッチしておき、前記計算部にて歪が検出された場合、前記入力ベースバンドデータと歪の程度の情報を第２メモリに書き込む第１ラッチ部と、
前記入力ベースバンドＩ、Ｑ信号に過去に歪が発生しているか否かも前記第２メモリに格納されているデータと比較して判定する比較部と、
前記入力ベースバンドＩ、Ｑ信号に過去に歪が発生していた場合、前記比較部から出力される入力ベースバンドＩ、Ｑ信号のスカラーレベルを下げる調整部と、
前記調整部にて前記入力ベースバンドＩ、Ｑ信号を書き換えた場合、前記第１ラッチ部が歪を検知して前記第２メモリに書込み動作を行わないように制御する第２ラッチ部とを含み、
前記第１および第２ラッチ部は前記計算部から歪の程度の情報を受け、元のベースバンド信号と調整したベースバンド信号の歪の程度の情報を前記第２メモリに書き込むことを特徴とする請求項２または３記載の送信装置。
【請求項５】
ベースバンド信号の直交変調信号の送信レベルを、フィードバックループを用いて制御する送信装置の送信レベル制御方法であって、
前記送信装置は、
入力信号を増幅する構成ユニットＡと、
前記構成ユニットＡの出力信号が入力される構成ユニットＢとを含み、
前記構成ユニットＢは、前記構成ユニットＡの出力信号が入力される入力側可変増幅部を含み、
前記フィードバックループは、前記入力側可変増幅部から出力され前記構成ユニットＢから送信される信号の一部を用いて、前記入力側可変増幅部に対する印加制御電圧を生成するためのものであり、
前記フィードバックループ中の前記直交変調信号から振幅変調成分をキャンセルし、かつ前記構成ユニットＡの単体試験時における規定ベースバンドＩ、Ｑ信号入力時の出力レベルおよび前記入力側可変増幅部の印可制御電圧を既知の値とし規定レベルを入力して行う単体試験時の利得に基づき、構成ユニットＡおよびＢ接続時の前記入力側可変増幅部に対する前記印加制御電圧の初期値を算出する送信レベル制御ステップを含むことを特徴とする送信レベル制御方法。
【請求項６】
ベースバンド信号の直交変調信号を印加制御電圧に応じた利得で増幅する第１可変増幅ステップと、
前記第１可変増幅ステップの出力を電力増幅して出力する電力増幅ステップと、
前記電力増幅ステップの出力を通過させるとともに、その出力の一部を抽出する抽出ステップと、
前記抽出ステップの出力電力値に対応する電圧を出力する電力検出ステップと、
前記抽出ステップと前記電力検出ステップとの間に設けられ、前記電力検出ステップの入力信号の振幅変調成分をキャンセルするための、前記ベースバンド信号の振幅成分の逆相を印加制御電圧とした第２可変増幅ステップと、
前記電力検出ステップの出力電圧から前記第１可変増幅ステップに対する印加制御電圧を生成するための、前記第１可変増幅ステップから後段の構成ユニットＢの単体試験時における前記第１可変増幅ステップの利得を記憶する第１記憶ステップと、
前記第１可変増幅ステップより前段の構成ユニットＡの単体試験時における規定レベル入力時の前記第１可変増幅ステップへの出力レベルを記憶した第２記憶ステップと、
前記構成ユニットＡおよびＢの組み合わせ後初めて送信動作を行う場合に、前記第１および第２記憶ステップを参照して前記第１可変増幅ステップに対する印加制御電圧の初期値を算出し、レベル制御結果が最終誤差値に達するまで前記第２記憶ステップの値を更新しながら印加制御電圧の更新を行う計算ステップとを含むことを特徴とする請求項５記載の送信レベル制御方法。
【請求項７】
前記第２可変増幅ステップへの印加制御電圧は、
入力ベースバンド信号を所定時間遅延させる遅延ステップと、
前記遅延ステップから出力される信号から前記入力ベースバンド信号の振幅成分を算出する振幅成分算出ステップと、
前記フィードバックループ中の前記直交変調信号がＣＷ(Continuous Wave)であったと仮定した場合の振幅成分を固定値として保持する振幅成分保持ステップと、
前記振幅成分保持ステップの保持する固定値から前記振幅成分算出ステップが算出した振幅成分を減算する加算ステップと、
前記振幅成分算出ステップが算出した振幅成分を前記第２可変増幅ステップの利得の傾斜に変換する固定の係数を乗算する係数乗算ステップと、
係数乗算ステップのデジタル出力信号をアナログ電圧として出力するＤＡ(Digital to Analog)変換ステップとを含んで構成される処理から出力されることを特徴とする請求項６記載の送信レベル制御方法。
【請求項８】
入力ベースバンド信号をラッチしておき、前記計算ステップにて歪が検出された場合、前記入力ベースバンドデータと歪の程度の情報を前記第２記憶ステップに書き込む第１ラッチステップと、
前記入力ベースバンド信号に過去に歪が発生しているか否かを前記第２記憶ステップに格納されているデータと比較して判定する比較ステップと、
前記入力ベースバンド信号に過去に歪が発生していた場合、前記比較ステップから出力される入力ベースバンド信号のスカラーレベルを下げる調整ステップと、
前記調整ステップにて前記入力ベースバンド信号を書き換えた場合、前記第１ラッチステップが歪を検知して前記第２記憶ステップに書込み動作を行わないように制御する第２ラッチステップとを含み、
前記第１および第２ラッチステップは前記計算ステップから歪の程度の情報を受け、元のベースバンド信号と調整したベースバンド信号の歪の程度の情報を前記第２記憶ステップに書き込むことを特徴とする請求項６または７記載の送信レベル制御方法。
【請求項９】
ベースバンド信号の直交変調信号の送信レベルを、フィードバックループを用いて制御する送信装置の送信レベル制御方法を演算処理部に実行させるためのプログラムであって、
前記送信装置は、
入力信号を増幅する構成ユニットＡと、
前記構成ユニットＡの出力信号が入力される構成ユニットＢとを含み、
前記構成ユニットＢは、前記構成ユニットＡの出力信号が入力される入力側可変増幅部を含み、
前記フィードバックループは、前記入力側可変増幅部から出力され前記構成ユニットＢから送信される信号の一部を用いて、前記入力側可変増幅部に対する印加制御電圧を生成するためのものであり、
前記フィードバックループ中の前記直交変調信号から振幅変調成分をキャンセルし、かつ前記構成ユニットＡの単体試験時における規定ベースバンドＩ、Ｑ信号入力時の出力レベルおよび前記入力側可変増幅部の印可制御電圧を既知の値とし規定レベルを入力して行う単体試験時の利得に基づき、構成ユニットＡおよびＢ接続時の前記入力側可変増幅部に対する前記印加制御電圧の初期値を算出する送信レベル制御ステップを含むことを特徴とするプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、送信装置およびその送信レベル制御方法に関し、特にベースバンド信号の直交変調信号の送信レベルを、フィードバックループを用いて制御する送信装置およびその送信レベル制御方法に関する。
【背景技術】
【０００２】
本発明に関連する送信装置では、変調波信号の送信レベルを制御する場合、送信信号のフィードバック信号をシンボルレートに比例した時間だけ積分し、送信レベルを判断し、レベル制御を行う必要があった。即ち、送信レベルを収束させるまでの時間が積分時間に比例してしまうという問題があった。また、変調方式及びシンボルレート毎に積分回路を切り替えるため、回路追加無での変調方式の追加・変更に対応出来ない問題があった（特許文献１の図６等参照）。
【０００３】
図８は本発明に関連する送信装置の一例の構成図である。同図を参照すると、送信装置は構成ユニットＡとＢとから構成されている。レベル制御を行わない場合の動作は、ベースバンド信号であるＩ、Ｑ信号をＤＡＣ  １にて直交変調し、ＩＦ  ＡＭＰ  ２で増幅し、ＭＩＸＥＲ  ３でＲＦに周波数を変換し、ＲＦ  ＡＭＰ  ４にて増幅したもの（構成ユニットＡ）が構成ユニットＢの入力信号となり、その入力信号は同構成ユニットＢのＶＧＡ  ５、ＰＡ  ６にて増幅されて出力される。
【０００４】
一方、レベル制御を行う場合は、ＰＡ  ６の出力側にＣＯＵＰＬＥＲ  ７が設けられ、ＣＯＵＰＬＥＲ  ７にて出力の一部がフィードバックされ、フィードバック信号はＶａｒｉａｂｌｅ ＡＴＴ  １５、ＰＷＲ  ＤＥＴＥＣＴＯＲ  １３、ＡＤＣ  １２、Ｃａｌｃｕｌａｔｏｒ  １０およびＤＡＣ  ８を介してＶＧＡ  ５に入力される。
【０００５】
ここで、ＶＧＡ５は可変ゲインアンプであり、ＤＡＣ８の出力電圧を制御電圧として入力すると、その電圧に比例してゲインが変わるものである。送信出力設定が複数存在する場合、ＤＡC８の出力電圧を切り替えることでＶＧＡ５の出力レベルを変更し、最終的な出力レベルを切り替える。
【０００６】
この動作において出力レベルがいかなる場合でも変動しないのであれば、フィードバックループを組んで制御を行う必要がなく、収束するまでの時間も各部位の立ち上がり時間だけとなるため短くなる。しかし、温度や電源電圧等の変動により各部のゲインは変動してしまう。
【０００７】
フィードバックループを構成する場合、前述のようにＰＡ６出力ラインにＣＯＵＰＬＥＲ  ７を配置し、出力信号を分配しモニタリングする。分配された信号をＰＷＲ  ＤＥＴＥＣＴＯＲ  １３にてＲＦ信号から電圧信号へと変換する。そして、電圧信号をＡＤ（Analog to Digital）変換し、シンボルレートに比例した時間積分し、出力レベルを判定し、過不足分をＤＡＣ  ８の出力電圧を増減することにより出力レベルを調整する。また、ＶＡＲＩＡＢＬＥ  ＡＴＴ  １５は、送信出力設定を変更しても、ＰＷＲ  ＤＥＴＥＣＴＯＲ  １３の入力レベルが変わらないようにするためのものである。
【０００８】
一方、前記特許文献１記載の発明には、可変ゲインアンプが高周波変調信号を調整信号に応じたゲインで増幅し、検出器が分岐および減衰手段を通じて出力信号のレベルを検出することが記載されている。また、比較器が変調信号の増幅前後のレベル（スケール変換後）を比較し、過不足信号をホールド回路へ出力し、ホールド回路では初期値および過不足信号に基づいて可変ゲインアンプのゲインを決定し、調整信号を出力することが記載されている。
【０００９】
また、レベル検波部が出力信号の分岐および帰還信号をレベル検波し、可変アッテネータがレベル検波部の出力を受けたベースバンド信号発生器からの制御信号に従い、出力信号の分岐および帰還信号のレベルを制御する発明が特許文献２に記載されている。
【００１０】
また、可変減衰回路が制御信号に従い送信信号のレベルを制御し、レベル検出回路が送信信号のレベルを検出し、演算回路がレベル検出回路の出力と基準値記憶回路の基準値との差分から、可変減衰回路への制御信号を決定および供給する発明が特許文献３に記載されている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２０１０−１８７２７４号公報
【特許文献２】特開２００１−１８６２０９号公報
【特許文献３】特開平０５−１３００１５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
上記本発明に関連する送信装置では、その動作において時間がかかる要因は３つある。１つ目は、振幅変調の場合にＰＷＲ  ＤＥＴＥＣＴＯＲ  １３の出力信号にて出力レベルを算出しようとすると積分しなくてはならないことである。
【００１３】
２つ目は、クレストファクタ（波高率）が大きい場合、ＰＷＲ  ＤＥＴＥＣＴＯＲ  １３の出力信号が歪んでしまうため、ＬＰＦ(Low Pass Filter)を構成する必要があることである。しかし、ＬＰＦを入れると波形入力開始時に安定するまで時間がかかる。
【００１４】
１つ目と２つ目の問題の状況を図９に示す。図９は本発明に関連する送信装置における問題の一例を示す模式図である。同図（Ａ）は送信信号のフィードバック信号を積分するとＰＷＲ  ＤＥＴＥＣＴＯＲ  １３の出力信号が歪む様を示し、同図（Ｂ）はＬＰＦを入れると波形入力開始時に安定するまで時間がかかる様を示している。
【００１５】
３つ目は、送信開始時の送信出力設定と出力レベルとの差が大きいため、繰り返しフィードバック制御を行わないと誤差が小さくならないことである。
【００１６】
一方、特許文献１〜３のいずれにも、本発明特有の、フィードバックループ中の直交変調信号から振幅変調成分をキャンセルする技術、および送信装置を、入力信号を増幅する構成ユニットＡと構成ユニットＡの出力信号をフィードバック制御する構成ユニットＢとに分離した場合の、構成ユニットＡの出力レベルおよび構成ユニットＡの出力が入力される構成ユニットＢの入力側可変増幅部の利得に基づき、構成ユニットＡおよびＢ接続時の入力側可変増幅部に対する印加制御電圧の初期値を算出する技術は全く記載されておらず、よって、上記特許文献１〜３記載の発明によって本発明の課題を解決することはできない。
【００１７】
そこで、本発明の目的は、変調方式およびシンボルレートに依存しない高速なレベル制御を行うことが可能な送信装置およびその送信レベル制御方法を提供することにある。
【課題を解決するための手段】
【００１８】
前記課題を解決するために、本発明による送信装置は、ベースバンド信号の直交変調信号の送信レベルを、フィードバックループを用いて制御する送信装置であり、振幅変調である場合に前記フィードバックループ中の前記直交変調信号から振幅変調成分をキャンセルし、かつ前記送信装置を、入力信号を増幅する構成ユニットＡと前記構成ユニットＡの出力信号をフィードバック制御する構成ユニットＢとに分離した場合の、前記構成ユニットＡの出力レベルおよび前記構成ユニットＡの出力が入力される前記構成ユニットＢの入力側可変増幅部の利得に基づき、構成ユニットＡおよびＢ接続時の前記入力側可変増幅部に対する印加制御電圧の初期値を算出することを特徴とする。
【００１９】
また、本発明による送信レベル制御方法は、ベースバンド信号の直交変調信号の送信レベルを、フィードバックループを用いて制御する送信装置の送信レベル制御方法であり、振幅変調である場合に前記フィードバックループ中の前記直交変調信号から振幅変調成分をキャンセルし、かつ前記送信装置を、入力信号を増幅する構成ユニットＡと前記構成ユニットＡの出力信号をフィードバック制御する構成ユニットＢとに分離した場合の、前記構成ユニットＡの出力レベルおよび前記構成ユニットＡの出力が入力される前記構成ユニットＢの入力側可変増幅部の利得に基づき、構成ユニットＡおよびＢ接続時の前記入力側可変増幅部に対する印加制御電圧の初期値を算出する送信レベル制御ステップを含むことを特徴とする。
【００２０】
また、本発明によるプログラムは、ベースバンド信号の直交変調信号の送信レベルを、フィードバックループを用いて制御する送信装置の送信レベル制御方法を演算処理部に実行させるためのプログラムであり、振幅変調である場合に前記フィードバックループ中の前記直交変調信号から振幅変調成分をキャンセルし、かつ前記送信装置を、入力信号を増幅する構成ユニットＡと前記構成ユニットＡの出力信号をフィードバック制御する構成ユニットＢとに分離した場合の、前記構成ユニットＡの出力レベルおよび前記構成ユニットＡの出力が入力される前記構成ユニットＢの入力側可変増幅部の利得に基づき、構成ユニットＡおよびＢ接続時の前記入力側可変増幅部に対する印加制御電圧の初期値を算出する送信レベル制御ステップを含むことを特徴とする。
【発明の効果】
【００２１】
本発明によれば、変調方式およびシンボルレートに依存しない高速なレベル制御を行うことが可能となる。すなわち、本発明によれば、高速で送信レベルの制御が行えるため、今までデータ領域として使用不可だった部分を使用することにより、通信容量を増やすことが可能となり、かつ変調方式およびシンボルレートに依存しない回路構成のため、変調方式の追加・変更により影響を受けないようにすることが可能となる。
【図面の簡単な説明】
【００２２】
【図１】本発明に係る送信装置の第１実施形態の構成図である。
【図２】ＰＷＲ  ＤＥＴＥＣＴＯＲ  １３に入力される信号の振幅信号がキャンセルされる様子を示す模式図である。
【図３】本発明に係る送信装置の送信レベル制御方法の第１の動作を示すフローチャートである。
【図４】本発明に係る送信装置の送信レベル制御方法の第２の動作を示すフローチャートである。
【図５】ＰＡ  ６の出力信号とＰＷＲ  ＤＥＴＥＣＴＯＲ  １３の出力信号との関係の一例を示す模式図である。
【図６】本発明に係る送信装置の第２実施形態の構成図である。
【図７】本発明に係る送信装置の送信レベル制御方法の第３の動作を示すフローチャートである。
【図８】本発明に関連する送信装置の一例の構成図である。
【図９】本発明に関連する送信装置における問題の一例を示す模式図である。
【発明を実施するための形態】
【００２３】
以下、本発明の実施の形態について添付図面を参照しながら説明する。まず、本発明の第１実施形態について説明する。図１は本発明に係る送信装置の第１実施形態の構成図である。
【００２４】
同図を参照すると、本発明に係る送信装置は、ベースバンド信号の直交変調信号を印加制御電圧に応じた利得で増幅するＶＧＡ（第１可変増幅部）５と、ＶＧＡ  ５の出力を電力増幅して出力するＰＡ（電力増幅部）６と、ＰＡ  ６の出力を通過させるとともに、その出力の一部を抽出するカプラ（ＣＯＵＰＬＥＲ）  ７と、ＣＯＵＰＬＥＲ  ７の出力電力値に対応する電圧を出力するPWR  ＤＥＴＥＣＴＯＲ（電力検出部）１３と、ＣＯＵＰＬＥＲ  ７とPWR  ＤＥＴＥＣＴＯＲ  １３との間に設けられ、PWR  ＤＥＴＥＣＴＯＲ  １３の入力信号の振幅変調成分をキャンセルするための、ベースバンド信号の振幅成分の逆相を印加制御電圧としたＶＧＡ（第２可変増幅部）１４と、PWR  ＤＥＴＥＣＴＯＲ  １３の出力電圧からＶＧＡ  ５に対する印加制御電圧を生成するための、ＶＧＡ  ５から後段の構成ユニットＢの単体試験時におけるＶＧＡ  ５の利得を記憶するＭｅｍｏｒｙ（第１メモリ）１１と、ＶＧＡ  ５より前段の構成ユニットＡの単体試験時における規定レベル入力時のＶＧＡ  ５への出力レベルを記憶したＭｅｍｏｒｙ（第２メモリ）９と、構成ユニットＡおよびＢの組み合わせ後初めて送信動作を行う場合に、Ｍｅｍｏｒｙ  １１，９を参照してＶＧＡ  ５に対する印加制御電圧の初期値を算出し、レベル制御結果が最終誤差値に達するまでＭｅｍｏｒｙ  ９の値を更新しながら印加制御電圧の更新を行うＣａｌｃｕｌａｔｏｒ（計算部）１０とを含む。
【００２５】
さらに、ＶＧＡ  １４への印加制御電圧は、入力ベースバンド信号を所定時間遅延させるＤＥＬＡＹ（遅延部）１６と、ＤＥＬＡＹ１６から出力される信号から入力ベースバンド信号の振幅成分を算出する（√Ｉ２＋Ｑ２）部（振幅成分算出部）１７と、フィードバックループ中の直交変調信号がＣＷ(Continuous Wave)であったと仮定した場合の振幅成分を固定値として保持する（ＣＷ√Ｉ２＋Ｑ２）部（振幅成分保持部）２０と、（ＣＷ√Ｉ２＋Ｑ２）部２０の保持する固定値から（√Ｉ２＋Ｑ２）部１７が算出した振幅成分を減算するＡＤＤＩＴＩＯＮ（加算部）１８と、ＡＤＤＩＴＩＯＮ  １８の出力信号に、（√Ｉ２＋Ｑ２）部１７が算出した振幅成分をＶＧＡ  １４の利得の傾斜に変換する固定の係数を乗算するＣｏｅｆｆｉｃｉｅｎｔ（係数乗算部）２１と、Ｃｏｅｆｆｉｃｉｅｎｔ  ２１のデジタル出力信号をアナログ電圧として出力するＤＡＣ  １９とを含んで構成される部位から出力される。
【００２６】
さらに、ベースバンド信号であるＩおよびＱ信号を直交変調するＤＡＣ  １と、ＤＡＣ  １の出力を増幅するＩＦ  ＡＭＰ  ２と、ＩＦ  ＡＭＰ  ２の出力とｌｏｃａｌ信号とを混合するＭＩＸＥＲ  ３と、ＭＩＸＥＲ  ３の出力をＲＦ増幅するＲＦ  ＡＭＰ  ４とを構成ユニットＡに含む。
【００２７】
さらに、構成ユニットＢには、ＣＯＵＰＬＥＲ  ７とＶＧＡ  １４との間にＶａｒｉａｂｌｅ  ＡＴＴ（可変アッテネータ）１５を、ＰＷＲ ＤＥＴＥＣＴＯＲ  １３とＭｅｍｏｒｙ  １１との間にＡＤＣ  １２を、Ｍｅｍｏｒｙ  １１とＶＧＡ  ５との間にＤＡＣ  ８をそれぞれ含む。
【００２８】
「振幅変調の場合に、ＰＷＲ  ＤＥＴＥＣＴＯＲ  １３の出力信号にて出力レベルを算出しようとすると積分しなくてはならない」および「クレストファクタが大きい場合、ＰＷＲ  ＤＥＴＥＣＴＯＲ  １３の出力信号が歪んでしまうため、ＬＰＦを構成する必要があり、ＬＰＦを入れると波形入力開始時に安定するまで時間がかかる」という問題を解決するには、ＰＷＲ  ＤＥＴＥＣＴＯＲ  １３の入力信号の振幅変調をキャンセルすることである。
【００２９】
この振幅変調をキャンセルするには、ＶＧＡ  １４にベースバンドＩ、Ｑ信号の振幅成分の逆相を制御電圧として加えることである。図１のＤＥＬＡＹ  １６にて、ベースバンド信号Ｉ、ＱをＤＡＣ  １に入力してからＰＷＲ  ＤＥＴＥＣＴＯＲ  １３に入力されるまでの時間を遅延させる。
【００３０】
（√Ｉ２＋Ｑ２）部１７にてベースバンド信号の振幅成分を算出する。（ＣＷ√Ｉ２＋Ｑ２）部２０にてＰＷＲ  ＤＥＴＥＣＴＯＲ  １３に入力される信号がＣＷだった場合の振幅成分を固定値として保持する。ＡＤＤＩＴＩＯＮ  １８にて（（ＣＷ√Ｉ２＋Ｑ２）部２０の固定値）−（（√Ｉ２＋Ｑ２）部１７にて算出された値）を計算する。
【００３１】
Ｃｏｅｆｆｉｃｉｅｎｔ  ２１は、（√Ｉ２＋Ｑ２）部１７の出力信号をＶＧＡ１４のゲインの傾斜（ｄＢｍ／Ｖ）に変換する固定の係数を乗算する。計算した制御電圧とＶＧＡ  １４の入力信号の位相が１８０度合致するため、振幅成分を含んだ入力信号が出力では定振幅の信号となる。
【００３２】
定振幅信号入力に対するＰＷＲ  ＤＥＴＥＣＴＯＲ  １３の出力は、入力直後は無入力状態からの変動のため、クレストファクタが大きい場合と同様に歪むがそれ以外は一定値となる。この歪みが安定するまでの時間をαとすると、ＤＡＣ  １出力からＡＤＣ  １２にて得られる値をＣａｌｃｕｌａｔｏｒ  １０にて計算した結果をＤＡＣ  ８が出力に反映するまでの時間βとの和が収束時間となる。
【００３３】
図２はＰＷＲ  ＤＥＴＥＣＴＯＲ  １３に入力される信号の振幅信号がキャンセルされる様子を示す模式図である。本発明の関連技術にて行われているＰＷＲ  ＤＥＴＥＣＴＯＲ  １３の出力信号を積分する時間がなくなるため、出力レベルを調整可能になるまでの時間を短縮することが可能となる。また、クレストファクタに依存する歪がなくなるため、ＬＰＦの応答時間分の利用不可な時間の待機時間が無くなる。この収束時間α＋βは、如何なる変調信号の場合でも変わらない。
【００３４】
次に、「送信開始時の送信出力設定と出力レベルとの差が大きいため、繰り返しフィードバック制御を行わないと誤差が小さくならない」という問題についてであるが、離散的にループ制御を行う場合、目的値と収束させたい対象物の値の差には以下のような関係がある。
【００３５】
すなわち、「比較時の差」は「制御後の目的値と誤差」に比例し、「制御後の目的値と誤差」は「収束するまでの時間（繰り返し回数）」に比例する、ということである。
【００３６】
初期値による制御の結果が、目的値に限りなく近ければ収束時間も０となる。この時間を限りなく近づけるためにＭｅｍｏｒｙ  １１および９を使用する方法をとる。Ｍｅｍｏｒｙ  １１、および９は、構成ユニットＡ、Ｂのユニット単体試験時に試験結果が書き込まれている。
【００３７】
構成ユニットＡ、Ｂ（ＲＦ  ＡＭＰ  ４とＶＧＡ  ５間）の規定レベルがγ（ｄＢｍ）アδ（ｄＢ）であるとする。構成ユニットＡの単体試験時に、ベースバンド信号Ｉ、Ｑを入力した際の出力レベルの値ε（ｄＢｍ）の値をＭｅｍｏｒｙ  ９に記憶させておく。
【００３８】
構成ユニットＢの単体試験時に、ＶＧＡ  ５のＤＡＣ  ８からの制御電圧を固定値ζ（Ｖ）とし、入力信号であるγ（ｄＢｍ）の信号を入力した際のゲインη（ｄＢ）の値をＭｅｍｏｒｙ  １１に記憶させておく。構成ユニットＡ、Ｂを組み合わせた後、初めて送信動作を行う場合は、Ｍｅｍｏｒｙ  ９および１１のε、ηからＶＧＡ  ５のゲインを算出し、ＤＡＣ  ８の初期値を算出する。
【００３９】
すると、次のような関係式が成立する。
送信出力設定（ｄＢｍ）−  ε  −  η  ＝  ＶＧＡ  ５のゲイン（ｄＢ）
【００４０】
送信動作にてレベル制御動作を行った場合は、制御後の結果が最終誤差値（最終値  <<  規格値）になるまでＭｅｍｏｒｙ  ９の値を更新する。このような動作により、初期値の精度が高くなり、ループ制御を行わなくて良い値になる。その結果、繰り返し制御に必要な時間が０となる。
【００４１】
次に、送信装置における送信レベル制御方法について説明する。図３は本発明に係る送信装置の送信レベル制御方法の第１の動作を示すフローチャートである。
【００４２】
第１可変増幅部５は、ベースバンド信号の直交変調信号を印加制御電圧に応じた利得で増幅する（ステップＳ１）。電力増幅部６は、第１可変増幅部５の出力を電力増幅して出力する（ステップＳ２）。カプラ７は、電力増幅部５の出力を通過させるとともに、その出力の一部を抽出する（ステップＳ３）。電力検出部１３は、カプラ７からの出力電力値に対応する電圧を出力する（ステップＳ４）。
【００４３】
第２可変増幅部１４は、カプラ７と電力検出部１３との間に設けられ、電力検出部１３の入力信号の振幅変調成分をキャンセルするための、ベースバンド信号の振幅成分の逆相を印加制御電圧とする（ステップＳ５）。第１記憶部１１は、電力検出部１３の出力電圧から第１可変増幅部５に対する印加制御電圧を生成するための、第１可変増幅部５から後段の構成ユニットＢの単体試験時における第１可変増幅部５の利得を記憶する（ステップＳ６）。
【００４４】
第２記憶部９は、第１可変増幅部５より前段の構成ユニットＡの単体試験時における規定レベル入力時の第１可変増幅部５への出力レベルを記憶する（ステップＳ７）。計算部１０は、構成ユニットＡおよびＢの組み合わせ後初めて送信動作を行う場合に、第１および第２記憶部１１，９を参照して第１可変増幅部５に対する印加制御電圧の初期値を算出し、レベル制御結果が最終誤差値に達するまで第２記憶部９の値を更新しながら印加制御電圧の更新を行う（ステップＳ８）。
【００４５】
図４は本発明に係る送信装置の送信レベル制御方法の第２の動作を示すフローチャートである。第２可変増幅部１４への印加制御電圧は、次に示す処理から出力される。
【００４６】
遅延部１６が、入力ベースバンド信号を所定時間遅延させる（ステップＳ１１）。振幅成分算出部１７が、遅延部１６から出力される信号から入力ベースバンド信号の振幅成分を算出する（ステップＳ１２）。振幅成分保持部２０が、フィードバックループ中の直交変調信号がＣＷ(Continuous Wave)であったと仮定した場合の振幅成分を固定値として保持する（ステップＳ１３）。
【００４７】
加算部１８が、振幅成分保持部２０の保持する固定値から振幅成分算出部１７が算出した振幅成分を減算する（ステップＳ１４）。係数乗算部２１が、振幅成分算出部１７が算出した振幅成分を第２可変増幅部１４の利得の傾斜に変換する固定の係数を乗算する（ステップＳ１５）。ＤＡ(Digital to Analog)変換部１９が、係数乗算部２１のデジタル出力信号をアナログ電圧として出力する（ステップＳ１６）。
【００４８】
以上説明したように、本発明の第１実施形態によれば、ＰＷＲ  ＤＥＴＥＣＴＯＲ  １３の入力信号の振幅をキャンセルする構成を有するため、振幅変調の場合に、ＰＷＲ  ＤＥＴＥＣＴＯＲ  １３の出力信号を積分する必要がなく、かつＰＷＲ  ＤＥＴＥＣＴＯＲ  １３の出力側にＬＰＦを入れる必要がないという顕著な効果を奏する。
【００４９】
さらに、構成ユニットＡの単体試験時の出力レベルおよび構成ユニットＢの単体試験時のＶＧＡ  ５のゲインを固定ゲインとした際の構成ユニットBのゲインをＭｅｍｏｒｙ  ９および１１に記憶させる構成を有するため、温度や電源電圧等の変動により各部のゲインは変動してしも、ループ制御に必要な時間を短くすることが出来、データ通信に使用可能な領域を増加させることが可能となる。また、変調方式およびデータレートの変更が行われても回路変更を行わなくても動作可能となる。また、上記方法とすることで構成ユニットが故障し交換しても調整を行わず、互換性無く動作させることが可能となる。
【００５０】
次に、第２実施形態について説明する。上記第１実施形態に示した方法にてレベル制御を行うと収束後にＰＡ  ６の出力信号が歪んでいる場合、図５のような波形がＰＷＲ  ＤＥＴＥＣＴＯＲ  １３の出力信号として得られる。図５はＰＡ  ６の出力信号とＰＷＲ  ＤＥＴＥＣＴＯＲ  １３の出力信号との関係の一例を示す模式図である。
【００５１】
この結果を利用し歪補償を行う方法を第２実施形態として示す。図６は本発明に係る送信装置の第２実施形態の構成図である。第２実施形態では、第１実施形態の構成（図１参照）に以下の構成を追加している。
【００５２】
図６を参照すると、送信装置は、入力ベースバンド信号をラッチしておき、Ｃａｌｃｕｌａｔｏｒ  １０にて歪が検出された場合、入力ベースバンドデータと歪の程度の情報をＭｅｍｏｒｙ  ９に書き込むＬＡＴＣＨ（第１ラッチ部）２２と、入力ベースバンド信号に過去に歪が発生しているか否かをＭｅｍｏｒｙ  ９に格納されているデータと比較して判定するＣＯＭＰＡＲＥ（比較部）２３と、入力ベースバンド信号に過去に歪が発生していた場合、ＣＯＭＰＡＲＥ  ２３から出力される入力ベースバンド信号のスカラーレベルを下げるＡＤＪ（調整部）２４と、ＡＤＪ  ２４にて入力ベースバンド信号を書き換えた場合、ＬＡＴＣＨ  ２２が歪を検知してＭｅｍｏｒｙ  ９に書込み動作を行わないように制御するＬＡＴＣＨ（第２ラッチ部）２５とを含み、ＬＡＴＣＨ２２および２５はＣａｌｃｃｕｌａｔｏｒ  １０から歪の程度の情報を受け、元のベースバンド信号と調整したベースバンド信号の歪の程度の情報をＭｅｍｏｒｙ  ９に書き込む。
【００５３】
ＬＡＴＣＨ  ２２はベースバンド信号Ｉ、Ｑをラッチしておき、ＣＡＬＵＣＬＡＴＯＲ  １０にて歪が検出されたら、Ｉ、Ｑデータと歪の程度をＭｅｍｏｒｙ  ９に書き込む。ＣＯＭＰＡＲＥ  ２３は入力ベースバンド信号Ｉ、Ｑにて過去に歪が発生しているか否かをＭｅｍｏｒｙ  ９に格納されているデータと比較する。
【００５４】
そして、歪があった場合、ＡＤＪ  ２４にてベースバンド信号Ｉ、Ｑのスカラーレベルを下げる。ＬＡＴＣＨ  ２５はＡＤＪ  ２４にてベースバンド信号Ｉ、Ｑを書き換えた場合ＬＡＴＣＨ  ２２が歪を検知してＭｅｍｏｒｙ  ９に書込み動作を行わないように制御する。また、ＣＡＬＵＣＬＡＴＯＲ  １０から歪の程度を受け、元のベースバンド信号Ｉ、Ｑと調整したベースバンド信号Ｉ、Ｑ、歪の程度をＭｅｍｏｒｙ  ９に書き込む。
【００５５】
同じ内容のベースバンド信号Ｉ、Ｑが再び入力された場合は、調整後の歪の程度により、さらに調整、書き込み動作を行う。上記処理により、構成ユニット毎に最適な歪補償回路を構成することが出来る。尚、Ｍｅｍｏｒｙ  ９には、Ｍｅｍｏｒｙ  １１からの管理番号を記憶させているため、交換した際は、組み合わせた状態でのメモリ部は全て消去される。
【００５６】
図７は本発明に係る送信装置の送信レベル制御方法の第３の動作を示すフローチャートである。
【００５７】
第１ラッチ部２２が、入力ベースバンド信号をラッチしておき、計算部１０にて歪が検出された場合、入力ベースバンドデータと歪の程度の情報を第２記憶部９に書き込む（ステップＳ２１）。比較部２３が、入力ベースバンド信号に過去に歪が発生しているか否かを第２記憶部９に格納されているデータと比較して判定する（ステップＳ２２）。調整部２４が、入力ベースバンド信号に過去に歪が発生していた場合、比較部２３から出力される入力ベースバンド信号のスカラーレベルを下げる（ステップＳ２３）。
【００５８】
第２ラッチ部２５が、調整部２４にて入力ベースバンド信号を書き換えた場合、第１ラッチ部２２が歪を検知して第２記憶部９に書込み動作を行わないように制御する（ステップＳ２４）。第１および第２ラッチ部２２，２５が、計算部１０から歪の程度の情報を受け、元のベースバンド信号と調整したベースバンド信号の歪の程度の情報を第２記憶部９に書き込む（ステップＳ２５）。
【００５９】
以上説明したように、本発明の第２実施形態によれば、入力ベースバンド信号をラッチする第１および第２ラッチ部２２，２５を設けることにより、最適な歪補償回路を構成することが可能となる。
【００６０】
次に、本発明の第３実施形態について説明する。本発明に係る送信装置（図１および図６参照）は、少なくとも、第１可変増幅部５、電力増幅部６、カプラ７、電力検出部１３、第２可変増幅部１４、第１記憶部１１、第２記憶部９、計算部１０、遅延部１６、振幅成分算出部１７、振幅成分保持部２０、加算部１８、係数乗算部２１、ＤＡ(Digital to Analog)変換部１９、第１ラッチ部２２、比較部２３、調整部２４および第２ラッチ部２５を制御する図示しない演算処理部（一例として、FPGA(Field-Programmable Gate Way)）やCPU(Central Processing Unit)等を備えている。
【００６１】
さらに、同送信装置は、図３，図４および図７にフローチャートで示す送信レベル制御方法のプログラムを格納する図示しないプログラム格納部を備えている。その演算処理部はそれらのプログラムをプログラム格納部から読み出し、そのプログラムにしたがって各部を制御する。その制御の内容については既に述べたのでここでの説明は省略する。
【００６２】
以上説明したように、本発明の第３実施形態によれば、変調方式およびシンボルレートに依存しない高速なレベル制御を行うことが可能なプログラムが得られる。
【符号の説明】
【００６３】
１  ＤＡＣ
２  ＩＦ  ＡＭＰ
３  ＭＩＸＥＲ
４  ＲＦ  ＡＭＰ
５  ＶＧＡ（第１可変増幅部）
６  ＰＡ（電力増幅部）
７  カプラ（ＣＯＵＰＬＥＲ）
８  ＤＡＣ  
９  Ｍｅｍｏｒｙ（第２メモリ）
１０  Ｃａｌｃｕｌａｔｏｒ（計算部）
１１  Ｍｅｍｏｒｙ（第１メモリ）
１２  ＡＤＣ  
１３  PWR  ＤＥＴＥＣＴＯＲ（電力検出部）
１４  ＶＧＡ（第２可変増幅部）
１５  Ｖａｒｉａｂｌｅ  ＡＴＴ（可変アッテネータ）
１６  ＤＥＬＡＹ（遅延部）
１７  （√Ｉ２＋Ｑ２）部（振幅成分算出部）
１８  ＡＤＤＩＴＩＯＮ（加算部）
１９  ＤＡＣ
２０  （ＣＷ√Ｉ２＋Ｑ２）部（振幅成分保持部）
２１  Ｃｏｅｆｆｉｃｉｅｎｔ（係数乗算部）
２２  ＬＡＴＣＨ（第１ラッチ部）
２３  ＣＯＭＰＡＲＥ（比較部）
２４  ＡＤＪ（調整部）
２５  ＬＡＴＣＨ（第２ラッチ部）
【図１】
0005943422.tif 000002
【図２】
0005943422.tif 000003
【図３】
0005943422.tif 000004
【図４】
0005943422.tif 000005
【図５】
0005943422.tif 000006
【図６】
0005943422.tif 000007
【図７】
0005943422.tif 000008
【図８】
0005943422.tif 000009
【図９】
0005943422.tif 000010