(57)【特許請求の範囲】
【請求項１】
複数のアナログポートと、
上記アナログポートを介して取り込まれたアナログ信号をデジタル信号に変換するためのＡ／Ｄ変換処理を、予め設定された仮想チャネル毎に実行可能なＡ／Ｄ変換部と、
上記Ａ／Ｄ変換部の動作を制御するＡ／Ｄ変換制御部と、を含み、
上記Ａ／Ｄ変換制御部は、上記仮想チャネルと、上記アナログポートとの対応関係を設定可能な仮想チャネルレジスタと、
スキャングループの開始位置を示す開始ポインタ、及び上記スキャングループの終了位置を示す終了ポインタを設定可能なスキャングループ形成用レジスタと、を含み、上記開始ポインタに対応する仮想チャネルから、上記終了ポインタに対応する仮想チャネルに至る複数の仮想チャネルについてのＡ／Ｄ変換処理を、上記Ａ／Ｄ変換部において連続的に実行させる半導体集積回路装置。
【請求項２】
上記スキャングループ形成用レジスタに、上記開始ポインタと、それに対応する上記終了ポインタとが複数組設定されることによって複数のスキャングループが形成可能にされて成る請求項１記載の半導体集積回路装置。
【請求項３】
上記スキャングループ形成用レジスタは、上記スキャングループ毎に、Ａ／Ｄ変換処理の繰り返し回数の設定が可能なマルチサイクルレジスタを含む請求項２記載の半導体集積回路装置。
【請求項４】
上記スキャングループ形成用レジスタは、スキャングループ毎のＡ／Ｄ変換の優先度を設定可能な制御レジスタを含む請求項３記載の半導体集積回路装置。
【請求項５】
複数のアナログ信号を選択可能なマルチプレクサと、
上記マルチプレクサによって選択されたアナログ信号を処理可能な半導体集積回路装置と、を含み、
上記半導体集積回路装置は、複数のアナログポートと、
上記アナログポートを介して取り込まれたアナログ信号をデジタル信号に変換するためのＡ／Ｄ変換処理を、予め設定された仮想チャネル毎に実行可能なＡ／Ｄ変換部と、
上記Ａ／Ｄ変換部の動作を制御するＡ／Ｄ変換制御部と、を含み、
上記Ａ／Ｄ変換制御部は、上記仮想チャネルと、上記アナログポートとの対応関係を設定可能な仮想チャネルレジスタと、
スキャングループの開始位置を示す開始ポインタと、上記スキャングループの終了位置を示す終了ポインタとを設定可能なスキャングループ形成用レジスタと、を含み、
上記開始ポインタに対応する仮想チャネルから、上記終了ポインタに対応する仮想チャネルに至る複数の仮想チャネルについてのＡ／Ｄ変換処理を、上記Ａ／Ｄ変換部において連続的に実行させるデータ処理システム。
【請求項６】
上記スキャングループ形成用レジスタに、上記開始ポインタと、それに対応する上記終了ポインタとが複数組設定されることによって複数のスキャングループが形成可能にされて成る請求項５記載のデータ処理システム。
【請求項７】
上記スキャングループ形成用レジスタは、上記スキャングループ毎に、Ａ／Ｄ変換処理の繰り返し回数の設定が可能なマルチサイクルレジスタを含む請求項６記載のデータ処理システム。
【請求項８】
上記スキャングループ形成用レジスタは、スキャングループ毎のＡ／Ｄ変換の優先度を設定可能な制御レジスタを含む請求項７記載のデータ処理システム。
【請求項９】
上記仮想チャネルレジスタは、上記仮想チャネルと、上記アナログポートとの対応関係を設定可能な変換チャネル情報格納エリアと、
上記マルチプレクサの有効性を示すイネーブル信号を設定可能なイネーブル信号設定エリアと、
上記マルチプレクサにおける選択チャネルを指示するための情報を設定可能なマルチプレクサチャネル情報格納エリアと、
上記仮想チャネル毎に上記Ａ／Ｄ変換処理の開始タイミングを遅延させるためのウェイト情報を設定可能なウェイト情報格納エリアと、を含む請求項８記載のデータ処理システム。
【請求項１０】
上記Ａ／Ｄ変換制御部は、上記イネーブル信号がイネーブル状態にされた仮想チャネルが上記マルチプレクサに対応するアナログポートとされる場合に、上記マルチプレクサチャネル情報格納エリアに設定されている情報を上記マルチプレクサに設定し、且つ、上記マルチプレクサを介して取り込まれたアナログ信号についての上記Ａ／Ｄ変換部でのＡ／Ｄ変換開始タイミングを、上記ウェイト情報に従って遅延させる請求項９記載のデータ処理システム。
【請求項１１】
上記マルチプレクサは、それぞれ複数のアナログ信号を選択可能な複数のマルチプレクサが組み合わされて成る請求項１０記載のデータ処理システム。
【請求項１２】
上記マルチプレクサは、それぞれ複数のアナログ信号を選択可能な第１マルチプレクサと、第２マルチプレクサと、を含み、
上記第１マルチプレクサの出力端子と上記第２マルチプレクサの出力端子とは、上記マルチプレクサに対応するアナログポートに共通接続され、
上記第１マルチプレクサと上記第２マルチプレクサとは、上記マルチプレクサにおける選択チャネルを指示するための情報の一部を用いて排他的に動作される請求項１１記載のデータ処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体技術、さらにはアナログ信号をデジタル信号に変換するＡ／Ｄ機能を備えた半導体集積回路装置、及びそれを用いたデータ処理システムに関する。
【背景技術】
【０００２】
特許文献１には、複数のアナログ入力端子に対しＡ／Ｄ変換器を一つだけ内蔵させ、スイッチで切り替えて時分割方式でＡ／Ｄ変換を行なえるようにしたマイクロコンピュータが示される。
【０００３】
特許文献２には、Ａ／Ｄ変換器を内蔵したマイクロコンピュータにおいてＡ／Ｄ変換条件の設定若しくは変更に伴うＣＰＵの負担を軽減するための技術が記載されている。
【０００４】
特許文献３には、Ａ／Ｄ変換器の数を最小にしつつ、レジスタ資源を削減して、正弦波駆動モータの３相のうちの２相分のＡ／Ｄ変換時間でモータ電流の検出を可能とするＡ／Ｄ変換装置が記載されている。
【０００５】
特許文献４には、スキャンモードでのＡ／Ｄ変換順序をソフトウエアで任意に設定できるＡ／Ｄ変換装置が記載されている。
【０００６】
特許文献５には、複数のアナログ信号が供給される複数のアナログ入力チャンネルについて、Ａ／Ｄ変換を連続的に実行するための技術が記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平５−３１４２８１号公報
【特許文献２】特開平８−２７２７６５号公報
【特許文献３】特開２００９−６０１８６号公報
【特許文献４】特開２００７−２０８７３８号公報
【特許文献５】特開２００５−３０３５７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
半導体集積回路装置の一例として、自動車エンジン制御用マイクロコントロールユニットを挙げることができる。自動車エンジン制御用マイクロコントロールユニットは、世代が進むにつれ多くのセンサからアナログ情報を高速に変換することが求められている。しかし、増加するセンサの数に合わせて自動車エンジン制御用マイクロコントロールユニットのアナログ変換端子数を増やすことは難しい。このため、多くのセンサからアナログ情報を選択的に自動車エンジン制御用マイクロコントロールユニット内に取り込むためのマルチプレクサを上記マイクロコントロールユニットの外部に設け、上記マイクロコントロールユニットの変換端子のように制御することが求められている。
【０００９】
しかし従来技術によれば、変換したい端子の選択レジスタ（物理レジスタ）にフラグを立て、レジスタの端子番号が小さい順に、フラグの立っている変換端子の変換を実施するため、変換順番は端子番号の小さい順という制約があり、外部から入力された複数のアナログ信号を任意の順にＡ／Ｄ変換することができない。
【００１０】
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
課題を解決するための手段のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１２】
すなわち、複数のアナログポートと、上記アナログポートを介して取り込まれたアナログ信号をデジタル信号に変換するためのＡ／Ｄ変換処理を、予め設定された仮想チャネル毎に実行可能なＡ／Ｄ変換部と、上記Ａ／Ｄ変換部の動作を制御するＡ／Ｄ変換制御部とを設ける。上記Ａ／Ｄ変換制御部は、上記仮想チャネルと、上記アナログポートとの対応関係を設定可能な仮想チャネルレジスタと、スキャングループの開始位置を示す開始ポインタ、及び上記スキャングループの終了位置を示す終了ポインタを設定可能なスキャングループ形成用レジスタとを含む。上記Ａ／Ｄ変換制御部は、上記開始ポインタに対応する仮想チャネルから、上記終了ポインタに対応する仮想チャネルに至る複数の仮想チャネルについてのＡ／Ｄ変換処理を、上記Ａ／Ｄ変換部において連続的に実行させる。
【発明の効果】
【００１３】
課題を解決するための手段のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１４】
すなわち、外部から入力された複数のアナログ信号を任意の順にＡ／Ｄ変換可能な半導体集積回路装置、及びそれを備えたデータ処理システムを提供することができる。
【図面の簡単な説明】
【００１５】
【図１】データ処理システムの構成例ブロック図である。
【図２】図１に示されるデータ処理システムにおけるレジスタ群の構成例ブロック図である。
【図３】レジスタ群における仮想チャネルレジスタの構成例説明図である。
【図４】スキャングループの設定例の説明図である。
【図５】マルチプレクサを用いる場合の設定例の説明図である。
【図６】図５に示される設定が行われた場合の主要部の動作説明図である。
【図７】図１に示されるデータ処理システムの応用例の説明図である。
【図８】図１に示されるデータ処理システムにおける主要動作のフローチャートである。
【図９】データ処理システムの構成例ブロック図である。
【発明を実施するための形態】
【００１６】
１．実施の形態の概要
先ず、本願において開示される代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１７】
〔１〕本発明の代表的な実施の形態に係る半導体集積回路装置（１１）は、複数のアナログポート（ＡＮ０〜ＡＮ３）と、上記アナログポートを介して取り込まれたアナログ信号をデジタル信号に変換するためのＡ／Ｄ変換処理を、予め設定された仮想チャネル毎に実行可能なＡ／Ｄ変換部（１１８）と、上記Ａ／Ｄ変換部の動作を制御するＡ／Ｄ変換制御部（１２５）とを含む。上記Ａ／Ｄ変換制御部は、上記仮想チャネルと、上記アナログポートとの対応関係を設定可能な仮想チャネルレジスタ（ＳＶＣＲ０〜ＳＶＣＲ４７）と、スキャングループの開始位置を示す開始ポインタ、及び上記スキャングループの終了位置を示す終了ポインタを設定可能なスキャングループ形成用レジスタ（２０６）とを含む。上記Ａ／Ｄ変換制御部は、上記開始ポインタに対応する仮想チャネルから、上記終了ポインタに対応する仮想チャネルに至る複数の仮想チャネルについてのＡ／Ｄ変換処理を、上記Ａ／Ｄ変換部において連続的に実行させる。
【００１８】
上記の構成において、上記仮想チャネルレジスタに、上記仮想チャネルと、上記アナログポートとの対応関係を設定し、スキャングループの開始位置を上記開始ポインタに設定し、スキャングループの終了位置を上記終了ポインタに設定する。これにより、上記開始ポインタに対応する仮想チャネルから、上記終了ポインタに対応する仮想チャネルに至る複数の仮想チャネルについてのＡ／Ｄ変換処理を上記Ａ／Ｄ変換部において連続的に実行させることができる。上記仮想チャネルと、上記アナログポートとの対応関係は任意に設定可能であるから、上記の設定により、上記アナログポートを介して取り込まれた複数のアナログ信号を任意の順にＡ／Ｄ変換することができる。
【００１９】
〔２〕上記〔１〕において、上記スキャングループ形成用レジスタに、上記開始ポインタと、それに対応する上記終了ポインタとが複数組設定されることによって複数のスキャングループ（ＳＧ０〜ＳＧｎ）を形成することができる。
【００２０】
〔３〕上記〔２〕において、上記スキャングループ形成用レジスタには、上記スキャングループ毎に、Ａ／Ｄ変換処理の繰り返し回数の設定が可能なマルチサイクルレジスタ（２０６６）を設けることができる。マルチサイクルレジスタの設定により、Ａ／Ｄ変換処理を任意の回数だけ繰り返すことができる。
【００２１】
〔４〕上記〔３〕において、上記スキャングループ形成用レジスタには、スキャングループ毎のＡ／Ｄ変換の優先度を設定可能な制御レジスタ（２０６１）を設けることができる。制御レジスタへの優先度設定により、上記優先度に従ってＡ／Ｄ変換処理を効率よく行うことができる。
【００２２】
〔５〕本発明の代表的な実施の形態に係るデータ処理システム（１０）は、複数のアナログ信号を選択可能なマルチプレクサ（１２）と、上記マルチプレクサによって選択されたアナログ信号を処理可能な半導体集積回路装置（１１）とを含む。上記半導体集積回路装置は、複数のアナログポート（ＡＮ０〜ＡＮ３）と、上記アナログポートを介して取り込まれたアナログ信号をデジタル信号に変換するためのＡ／Ｄ変換処理を、予め設定された仮想チャネル毎に実行可能なＡ／Ｄ変換部（１１８）と、上記Ａ／Ｄ変換部の動作を制御するＡ／Ｄ変換制御部（１２５）とを含む。上記Ａ／Ｄ変換制御部は、上記仮想チャネルと、上記アナログポートとの対応関係を設定可能な仮想チャネルレジスタ（ＳＶＣＲ０〜ＳＶＣＲ４７）と、スキャングループの開始位置を示す開始ポインタと、上記スキャングループの終了位置を示す終了ポインタとを設定可能なスキャングループ形成用レジスタ（２０６）とを含む。上記Ａ／Ｄ変換制御部は、上記開始ポインタに対応する仮想チャネルから、上記終了ポインタに対応する仮想チャネルに至る複数の仮想チャネルについてのＡ／Ｄ変換処理を、上記Ａ／Ｄ変換部において連続的に実行させる。
【００２３】
上記の構成において、上記仮想チャネルレジスタに、上記仮想チャネルと、上記アナログポートとの対応関係を設定し、スキャングループの開始位置を上記開始ポインタに設定し、スキャングループの終了位置を上記終了ポインタに設定する。これにより、上記開始ポインタに対応する仮想チャネルから、上記終了ポインタに対応する仮想チャネルに至る複数の仮想チャネルについてのＡ／Ｄ変換処理を上記Ａ／Ｄ変換部において連続的に実行させることができる。従って、上記〔１〕の場合と同様に、上記仮想チャネルと、上記アナログポートとの対応関係は任意に設定可能であるから、上記の設定により、上記アナログポートを介して取り込まれた複数のアナログ信号を任意の順にＡ／Ｄ変換することができる。
【００２４】
〔６〕上記〔５〕において、上記スキャングループ形成用レジスタには、上記開始ポインタと、それに対応する上記終了ポインタとが複数組設定されることによって複数のスキャングループ（ＳＧ０〜ＳＧｎ）を形成することができる。
【００２５】
〔７〕上記〔６〕において、上記スキャングループ形成用レジスタには、上記スキャングループ毎に、Ａ／Ｄ変換処理の繰り返し回数の設定が可能なマルチサイクルレジスタ（２０６６）を設けることができる。マルチサイクルレジスタの設定により、Ａ／Ｄ変換処理を任意の回数だけ繰り返すことができる。
【００２６】
〔８〕上記〔７〕において、上記スキャングループ形成用レジスタには、スキャングループ毎のＡ／Ｄ変換の優先度を設定可能な制御レジスタ（２０６１）を設けることができる。制御レジスタへの優先度設定により、上記優先度に従ってＡ／Ｄ変換処理を効率よく行うことができる。
【００２７】
〔９〕上記〔８〕において、上記仮想チャネルレジスタには、上記仮想チャネルと、上記アナログポートとの対応関係を設定可能な変換チャネル情報格納エリア（３０１）と、上記マルチプレクサの有効性を示すイネーブル信号を設定可能なイネーブル信号設定エリア（３０２）とを設けることができる。また、上記仮想チャネルレジスタには、上記マルチプレクサにおける選択チャネルを指示するための情報を設定可能なマルチプレクサチャネル情報格納エリア（３０３）と、上記仮想チャネル毎に上記Ａ／Ｄ変換処理の開始タイミングを遅延させるためのウェイト情報を設定可能なウェイト情報格納エリア（３０４）とを設けることができる。
【００２８】
〔１０〕上記〔９〕において、上記Ａ／Ｄ変換制御部は、上記イネーブル信号がイネーブル状態にされた仮想チャネルが上記マルチプレクサに対応するアナログポートとされる場合に、上記マルチプレクサチャネル情報格納エリアに設定されている情報を上記マルチプレクサに設定するように構成することができる。このとき、上記Ａ／Ｄ変換制御部は、上記マルチプレクサを介して取り込まれたアナログ信号についての上記Ａ／Ｄ変換部でのＡ／Ｄ変換開始タイミングを、上記ウェイト情報に従って遅延させるように構成することができる。これにより、上記Ａ／Ｄ変換部においては、上記マルチプレクサを介して取り込まれるアナログ信号が安定した状態で、当該アナログ信号のＡ／Ｄ変換を行うことができる。
【００２９】
〔１１〕上記マルチプレクサ（１２）には、複数のマルチプレクサを組み合わせたものを適用することができる。マルチプレクサの汎用品を複数組み合わせて大規模なマルチプレクサを形成することで、製造コストの低下を図ることができる場合がある。かかる場合には、上記マルチプレクサ（１２）として、複数のマルチプレクサを組み合わせたものを適用すると良い。
【００３０】
〔１２〕上記〔１１〕において、上記マルチプレクサは、それぞれ複数のアナログ信号を選択可能な第１マルチプレクサ（４０１）と、第２マルチプレクサ（４０２）とを含んで構成することができる。このとき、上記第１マルチプレクサの出力端子と上記第２マルチプレクサの出力端子とは、上記マルチプレクサに対応するアナログポート（ＡＮ０）に共通接続される。そして、上記第１マルチプレクサと上記第２マルチプレクサとは、上記マルチプレクサにおける選択チャネルを指示するための情報の一部を用いて排他的に動作される。
【００３１】
このように上記第１マルチプレクサと上記第２マルチプレクサとが排他的に動作されることにより、第１マルチプレクサの出力と第２マルチプレクサの出力とが互いに干渉するのを回避することができる。
【００３２】
また、第１マルチプレクサの出力端子と第２マルチプレクサの出力端子とが、マルチプレクサに対応するアナログポート（ＡＮ０）に共通接続されることにより、単一のアナログポート（ＡＮ０）を、第１マルチプレクサと第２マルチプレクサとで共有できる。このため、第１マルチプレクサと第２マルチプレクサとをそれぞれ専用のアナログポートに結合する場合に比べて、アナログポート数を低減できる。
【００３３】
２．実施の形態の詳細
実施の形態について更に詳述する。
【００３４】
《実施の形態１》
図１には、データ処理システムの構成例が示される。
【００３５】
図１に示されるデータ処理システム１０は、半導体集積回路装置の一例とされるマイクロコントロールユニット（ＭＣＵ）１１と、このマイクロコントロールユニット１１に外付けされた外部マルチプレクサ（ＭＰＸ）１２が部品実装用ボードに載置されて成る。外部マルチプレクサ１２は、入力された複数のアナログ信号を選択して出力する機能を有する。マイクロコントロールユニット１１は、外部マルチプレクサ１２によって選択されたアナログ信号を取り込んで処理する。このマイクロコントロールユニット１１は、特に制限されないが、公知の半導体集積回路製造技術により単結晶シリコン基板などの一つの半導体基板に形成される。
【００３６】
マイクロコントロールユニット１１は、特に制限されないが、デジタルポート１１１、アナログポートＡＮ０，ＡＮ１，ＡＮ２，ＡＮ３、及びスタートトリガ外部入力ポートＥＸＰを含む。デジタルポート１１１は、特に制限されないが、４ビット構成とされ、外部マルチプレクサ１２に、選択チャネル設定のためのデジタル信号を伝達するための専用ポートとされる。アナログポートＡＮ０は、外部マルチプレクサ１２から出力されたアナログ信号をマイクロコントロールユニット１１内に取り込むための専用ポートとされる。アナログポートＡＮ１〜ＡＮ３は、外部マルチプレクサ１２を経由せずにアナログ信号をマイクロコントロールユニット１１内に取り込むための専用ポートとされる。スタートトリガ外部入力ポートＥＸＰは、スタートトリガ信号ＳＴＴを外部からマイクロコントロールユニット１１内に取り込むための専用ポートとされる。
【００３７】
また、マイクロコントロールユニット１１は、特に制限されないが、内蔵マルチプレクサ１１７、Ａ／Ｄ変換部１１８、ＩＯ（入出力）レジスタ１１９、ＣＰＵ（中央処理装置）１２０、内蔵ＲＡＭ（ランダムアクセスメモリ）１２１、ＤＭＡＣ（ダイレクトメモリアクセスコントローラ）１２２、及びＡ／Ｄ変換制御部１２５を含む。ＣＰＵ１２０、内蔵ＲＡＭ１２１、ＤＭＡＣ１２２は、内部バス１２４を介して互いに信号のやり取りが可能に結合される。内部バス１２４には周辺バス１２３が結合される。この周辺バス１２３には、ＩＯレジスタ１１９及びＡ／Ｄ変換制御部１２５が結合される。
【００３８】
ＩＯレジスタ１１９は、デジタルポート１１１を介して外部出力されるデータを格納するのに利用される。ＣＰＵ１２０は、予め設定されたプログラムに従ってＭＣＵ１１の全体的な動作制御を行う。内蔵ＲＡＭ１２１は、ＣＰＵ１２０での演算処理における作業領域などに利用される。ＤＭＡＣ１２２は、ＣＰＵ１２０を介さずに直接的に行われるデータ転送を制御する。内蔵マルチプレクサ１１７は、それぞれアナログポートＡＮ０〜ＡＮ３を介して取り込まれたアナログ信号を選択して出力する。Ａ／Ｄ変換部１１８は、内蔵マルチプレクサ１１７によって選択されたアナログ信号をデジタル信号に変換する。Ａ／Ｄ変換制御部１２５は、内蔵マルチプレクサ１１７の選択動作及びＡ／Ｄ変換部１１８のＡ／Ｄ変換動作を制御する。Ａ／Ｄ変換制御部１２５は、特に制限されないが、Ａ／Ｄ変換部１１８でのＡ／Ｄ変換動作に関する各種情報を保持可能なレジスタ群１２６と、このレジスタ群１２６に保持された情報に従って内蔵マルチプレクサ１１７やＡ／Ｄ変換部１１８での動作を制御する制御回路１２７とを含む。レジスタ群１２６は、Ａ／Ｄ変換制御部１２５の他に、ＣＰＵ１２０やＤＭＡＣ１２２によってアクセス可能とされる。
【００３９】
図２には、上記レジスタ群１２６の構成例が示される。
【００４０】
上記レジスタ群１２６は、仮想チャネルレジスタ群２０１、データレジスタ群２０２、Ａ／Ｄ変換制御レジスタ２０３、ＭＰＸカレントレジスタ２０４、ＭＰＸ任意ウェイトレジスタ２０５、スキャングループ形成用レジスタ２０６を含む。
【００４１】
仮想チャネルレジスタ群２０１は、複数の仮想チャネルレジスタを含む。この仮想チャネルレジスタは、仮想チャネルに対応して複数設けられる。特に制限されないが、本例では仮想チャネル数が４８とされ、仮想チャネルレジスタ群２０１には、それに対応して４８個の仮想チャネルレジスタＳＶＣＲ０，ＳＶＣＲ１，ＳＶＣＲ２，…，ＳＶＣＲ４７が形成される。この４８個の仮想チャネルレジスタＳＶＣＲ０，ＳＶＣＲ１，ＳＶＣＲ２，…，ＳＶＣＲ４７における数字部分は、そのまま「仮想チャネル番号」を示すものとする。また、Ａ／Ｄ変換部１１８でのＡ／Ｄ変換は、仮想チャネル番号の昇順方向に行われるものとする。各仮想チャネルレジスタには、複数の情報格納エリアが形成される。図３には、複数の情報格納エリアのうちのひとつである仮想チャネルレジスタＳＶＣＲ０の構成例が代表的に示される。図３に示される仮想チャネルレジスタＳＶＣＲ０は、変換チャネル情報格納エリア３０１、マルチプレクサイネーブル（ＭＰＸＥ）信号格納エリア３０２、マルチプレクサ（ＭＰＸ）チャネル情報格納エリア３０３、ウェイト情報格納エリア３０４を含む。変換チャネル情報格納エリア３０１には、仮想チャネルと、アナログポートとの対応関係を設定することができる。マルチプレクサイネーブル（ＭＰＸＥ）信号格納エリア３０２には、仮想チャネル毎の有効性を示すイネーブル信号を設定することができる。マルチプレクサ（ＭＰＸ）チャネル情報格納エリア３０３には、選択回路における選択チャネルを指示するための情報を設定することができる。ウェイト情報格納エリア３０４には、仮想チャネル毎にＡ／Ｄ変換処理の開始タイミングを遅延させるためのウェイト情報を設定することができる。
【００４２】
図２に示されるデータレジスタ群２０２は、Ａ／Ｄ変換部１１８によるＡ／Ｄ変換の結果を格納するためのもので、外部マルチプレクサ１２の仮想チャネルレジスタ群２０１における４８個の仮想チャネルレジスタ（ＳＶＣＲ０，ＳＶＣＲ１，ＳＶＣＲ２，…，ＳＶＣＲ４７）に対応して形成された４８個のデータレジスタを含む。Ａ／Ｄ変換制御レジスタ２０３は、Ａ／Ｄ変換部１１８におけるＡ／Ｄ変換動作の開始及び終了に関する制御情報が格納される。ＭＰＸカレントレジスタ２０４には、外部マルチプレクサ１２における現在のアナログ信号選択状態を示す選択情報が保持される。ＭＰＸ任意ウェイトレジスタ２０５は、このマイクロコントロールユニット１１のユーザによって任意のウェイト情報の書き込みが可能とされる。このＭＰＸ任意ウェイトレジスタ２０５に設定されたウェイト情報が、上記仮想チャネルレジスタ群２０１におけるウェイト情報格納エリア３０４に設定される。
【００４３】
スキャングループ形成用レジスタ２０６は、複数のスキャングループに対応する複数のスキャングループ形成用レジスタＳＧ０，ＳＧ１，…，ＳＧｎを含む。上記スキャングループ形成用レジスタＳＧ０は、ＳＧ制御レジスタ２０６１、ＳＧトリガ選択レジスタ２０６２、ＳＧステータスレジスタ２０６３、ＳＧ開始ポインタレジスタ２０６４、ＳＧ終了ポインタレジスタ２０６５、ＳＧマルチサイクルレジスタ２０６６を含む。ＳＧ制御レジスタ２０６１には、スキャングループ毎の優先順位情報が格納される。ＳＧトリガ選択レジスタ２０６２には、スキャングループ毎のＡ／Ｄ変換処理の開始タイミングを指示するためのＳＧトリガの選択情報が格納される。ここでＳＧトリガには、タイマによって形成されるスタートトリガ、ＣＰＵ１２０によるプログラム実行により形成されるスタートトリガ、スタートトリガ外部入力ポートＥＸＰを介して取り込まれた信号（ＳＴＴ）によるスタートトリガを挙げることができる。何れを有効とするかは、ＳＧトリガ選択レジスタ２０６２の設定による。つまり、ＳＧトリガ選択レジスタ２０６２に設定されたＳＧトリガの選択情報に従って、対応するトリガが当該スキャングループにおいて有効とされる。ＳＧステータスレジスタ２０６３には、スキャングループ毎の現在の状態を示す情報が格納される。ＳＧ開始ポインタレジスタ２０６４には、スキャングループ毎のＡ／Ｄ変換の開始ポイント（開始仮想チャネル）情報が設定される。ＳＧ終了ポインタレジスタ２０６５には、スキャングループ毎のＡ／Ｄ変換の終了ポイント（終了仮想チャネル）情報が格納される。ＳＧマルチサイクルレジスタ２０６６には、スキャングループ毎のＡ／Ｄ変換の繰り返し回数が設定される。つまり、Ａ／Ｄ変換の開始ポイントに対応する仮想チャネルからＡ／Ｄ変換の終了ポイントに対応する仮想チャネルに至る複数の仮想チャネルが連続的にＡ／Ｄ変換される場合のスキャングループ毎のＡ／Ｄ変換の繰り返し回数が設定される。
【００４４】
尚、他のスキャングループ形成用レジスタＳＧ１，…，ＳＧｎは、上記スキャングループ形成用レジスタＳＧ０と同様に構成されるので、その詳細な説明を省略する。
【００４５】
次に、上記構成の作用を説明する。
【００４６】
先ず、スキャングループの設定と動作を説明する。
【００４７】
図４には、スキャングループの設定例が示される。
【００４８】
本例では、仮想チャネルレジスタ群２０１には、４８個の仮想チャネルレジスタＳＶＣＲ０，ＳＶＣＲ１，ＳＶＣＲ２，…，ＳＶＣＲ４７が形成される。この仮想チャネルレジスタＳＶＣＲ０，ＳＶＣＲ１，ＳＶＣＲ２，…，ＳＶＣＲ４７に、Ａ／Ｄ変換を実行したい変換チャネル、すなわちアナログポートが設定される。図２に示される設定例によれば、仮想チャネルレジスタＳＶＣＲ０，ＳＶＣＲ１，ＳＶＣＲ２，ＳＶＣＲ３，ＳＶＣＲ４，ＳＶＣＲ５，ＳＶＣＲ６，ＳＶＣＲ７には、それぞれアナログポートＡＮ０，ＡＮ７，ＡＮ３，ＡＮ２，ＡＮ１５，ＡＮ１０，ＡＮ１，ＡＮ５が対応する。このような設定により、仮想チャネル毎に対応する変換チャネル（アナログポート）が内蔵マルチプレクサ１１７により選択されて、Ａ／Ｄ変換部１１８でＡ／Ｄ変換される。実際にＡ／Ｄ変換を行う場合は、ＳＧ開始ポインタと、ＳＧ終了ポインタの設定が行われる。ＳＧ開始ポインタは、スキャングループ毎にＳＧ開始ポインタレジスタ２０６４に設定され、ＳＧ終了ポインタは、スキャングループ毎にＳＧ終了ポインタレジスタ２０６５に設定される。図４に示される例では、ＳＧ開始ポインタとしてＳＧＶＣＳＰ０＝０が設定され、ＳＧ終了ポインタとしてＳＧＶＣＥＰ０＝４が設定されることにより、スキャングループＳＧ０が形成される。同様にＳＧ開始ポインタとしてＳＧＶＣＳＰ１＝５が設定され、ＳＧ終了ポインタとしてＳＧＶＣＥＰ１＝７が設定されることにより、スキャングループＳＧ１が形成される。さらに、スキャングループＳＧ０におけるＡ／Ｄ変換の繰り返し回数として、ＳＧＭＣＹＣＲ０＝４が設定され、スキャングループＳＧ１におけるＡ／Ｄ変換の繰り返し回数として、ＳＧＭＣＹＣＲ１＝１が設定される。Ａ／Ｄ変換の繰り返し回数は、スキャングループ毎にＳＧマルチサイクルレジスタ２０６６に設定される。このような設定により、Ａ／Ｄ変換部１１８においては、スキャングループＳＧ０のＡ／Ｄ変換処理として、アナログポートＡＮ０，ＡＮ７，ＡＮ３，ＡＮ２，ＡＮ１５についてのＡ／Ｄ変換処理が４回繰り返され、その後、スキャングループＳＧ１のＡ／Ｄ変換処理として、アナログポートＡＮ１０，ＡＮ１，ＡＮ５についてのＡ／Ｄ変換処理が１回行われる。
【００４９】
図４に示される例では、二つのスキャングループが設定されているが、更に多くのスキャングループを設定することができる。また、スキャングループは、互いにオーバーラップするように設定することができる。例えばスキャングループＳＧ０のＳＧ終了ポインタとしてＳＧＶＣＥＰ０＝５が設定された場合には、アナログポートＡＮ１０については、スキャングループＳＧ０，ＳＧ１の双方において、Ａ／Ｄ変換処理が行われる。さらに複数のスキャングループについてのＡ／Ｄ変換処理が行われる場合において、ＳＧ制御レジスタ２０６１にスキャングループ毎の優先順位情報が設定されている場合には、設定された優先順位に従ってＡ／Ｄ変換処理が行われる。このＡ／Ｄ変換処理の結果は、データレジスタ群２０２に格納され、ＣＰＵ１２０での演算処理に利用される。
【００５０】
次に、外部マルチプレクサ１２を用いて取り込まれたアナログ信号についてのＡ／Ｄ変換制御について説明する。
【００５１】
図５には、外部マルチプレクサ１２を用いる場合の設定例が示される。
【００５２】
図５に示される設定例では、仮想チャネルレジスタＳＶＣＲ０，ＳＶＣＲ１，ＳＶＣＲ２，ＳＶＣＲ３，ＳＶＣＲ４，ＳＶＣＲ５，ＳＶＣＲ６，ＳＶＣＲ７には、それぞれアナログポートＡＮ１，ＡＮ３，ＡＮ０，ＡＮ０，ＡＮ２，ＡＮ０，ＡＮ０，ＡＮ０が対応する。
【００５３】
また、仮想チャネルレジスタＳＶＣＲ２，ＳＶＣＲ３，ＳＶＣＲ５，ＳＶＣＲ６，ＳＶＣＲ７におけるマルチプレクサイネーブル（ＭＰＸＥ）信号格納エリア３０２に、論理値「１」が設定されることにより、外部マルチプレクサ１２に対応するアナログポートＡＮ０からのアナログ信号の取り込みが有効とされる。さらに、仮想チャネルレジスタＳＶＣＲ２，ＳＶＣＲ３，ＳＶＣＲ５，ＳＶＣＲ６，ＳＶＣＲ７におけるマルチプレクサ（ＭＰＸ）チャネル情報格納エリア３０３には、外部マルチプレクサ１２での選択チャネルが設定される。
【００５４】
本例では、仮想チャネルレジスタＳＶＣＲ２においては、外部マルチプレクサ１２の第２チャンネルが選択されるように設定され、仮想チャネルレジスタＳＶＣＲ３においては、外部マルチプレクサ１２の第１チャンネルが選択されるように設定される。同様に、仮想チャネルレジスタＳＶＣＲ５においては、外部マルチプレクサ１２の第４チャンネルが選択されるように設定され、仮想チャネルレジスタＳＶＣＲ７においては、外部マルチプレクサ１２の第３チャンネルが選択されるように設定される。そして、仮想チャネルレジスタＳＶＣＲ２，ＳＶＣＲ３，ＳＶＣＲ５，ＳＶＣＲ６，ＳＶＣＲ７におけるウェイト情報格納エリア３０４には、Ａ／Ｄ変換動作の安定化のために、仮想チャネル毎のウェイト情報が設定される。本例では、仮想チャネルレジスタＳＶＣＲ２，ＳＶＣＲ３，ＳＶＣＲ５においては、「１μｓ」のウェイトが設定され、仮想チャネルレジスタＳＶＣＲ６においては、「２μｓ」のウェイトが設定され、仮想チャネルレジスタＳＶＣＲ７においては、「６μｓ」のウェイトが設定される。そして、ＳＧ開始ポインタとしてＳＧＶＣＳＰ０＝０が設定され、ＳＧ終了ポインタとしてＳＧＶＣＥＰ０＝７が設定されることにより、スキャングループＳＧ０が形成される。さらに、スキャングループＳＧ０におけるＡ／Ｄ変換の繰り返し回数として、ＳＧＭＣＹＣＲ０＝４が設定される。
【００５５】
図６には、図５に示される設定が行われた場合の主要部の動作の様子が示される。
【００５６】
制御回路１２７の制御により、スキャングループ０について、仮想チャネルの昇順方向（０，１，２，３，４，５，６，７…）にＡ／Ｄ変換が行われる。そして制御回路１２７は、マルチプレクサイネーブル（ＭＰＸＥ）信号が、論理値「１」に設定されている仮想チャネルレジスタに対応する仮想チャネルについてのＡ／Ｄ変換を実行する前に、マルチプレクサ（ＭＰＸ）チャネル情報を外部マルチプレクサ１２に送信するための制御を行う。例えば仮想チャネルレジスタＳＶＣＲ２に対応する仮想チャネル２についてのＡ／Ｄ変換が実行されるとき、制御回路１２７は、先ずマルチプレクサ（ＭＰＸ）チャネル情報「２」をＭＰＸカレントレジスタ２０４にコピーし、ＤＭＡＣ１２２に対して転送要求を送信する。ＤＭＡＣ１２２は、上記制御回路１２７からの転送要求を受けて周辺バス１２３のバス権を取得して、ＭＰＸカレントレジスタ２０４内のマルチプレクサ（ＭＰＸ）チャネル情報「２」をＩＯレジスタ１１９に転送する。この転送が完了すると、ＩＯレジスタ１１９内のマルチプレクサ（ＭＰＸ）チャネル情報「２」が、デジタルポート１１１を介して外部マルチプレクサ１２に伝達される。これにより外部マルチプレクサ１２において第２チャンネルの入力信号が選択され、それがアナログポートＡＮ０を介してマイクロコントロールユニット１１内に取り込まれる。このとき、内蔵マルチプレクサ１１７によりアナログポートＡＮ０を介して入力されたアナログ信号が選択されてＡ／Ｄ変換部１１８に伝達されてＡ／Ｄ変換されるが、この場合のＡ／Ｄ変換動作の開始タイミングは、ＤＭＡＣ１２２に対する転送要求の送信から所定のウェイトに対応する時間だけ遅延される。本例の場合、仮想チャネル２のウェイト情報が「１μｓ」に設定されているため、Ａ／Ｄ変換動作の開始タイミングは、ＤＭＡＣ１２２に対する転送要求の送信から「１μｓ」だけ遅延される。仮想チャネル毎のウェイト情報のウェイト情報は、ＤＭＡＣ１２２に対する転送要求の送信が行われてから、ＤＭＡＣ１２２によってＭＰＸカレントレジスタ２０４内のマルチプレクサ（ＭＰＸ）チャネル情報がＩＯレジスタ１１９に転送され、さらに外部マルチプレクサ１２におけるチャネル選択状態が安定するまでの時間を考慮して、それよりも若干長めに設定される。このようなウェイト設定が行われることにより、Ａ／Ｄ変換部１１８においては、外部マルチプレクサ１２を介して取り込まれるアナログ信号が安定した状態で、当該アナログ信号のＡ／Ｄ変換を行うことができる。このようなウェイト設定は、仮想チャネルレジスタＳＶＣＲ３，ＳＶＣＲ５，ＳＶＣＲ６，ＳＶＣＲ７に対応する仮想チャネルにおいても、上記の場合と同様に行われる。
【００５７】
次に、図８のフローチャートに従って、データ処理システム１０における主要動作を説明する。
【００５８】
先ず、ＣＰＵ１２０によって、レジスタ群１２６の設定が行われる（８０１）。すなわち、ＣＰＵ１２０によって、仮想チャネルレジスタ群２０１、Ａ／Ｄ変換制御レジスタ２０３、ＭＰＸカレントレジスタ２０４、ＭＰＸ任意ウェイトレジスタ２０５、スキャングループ形成用レジスタ２０６の設定が行われる。
【００５９】
本例では仮想チャネル数が４８とされため、仮想チャネルレジスタ群２０１には、４８個の仮想チャネルレジスタＳＶＣＲ０，ＳＶＣＲ１，ＳＶＣＲ２，…，ＳＶＣＲ４７が形成され、各仮想チャネルレジスタにおける複数の情報格納エリアへの設定がＣＰＵ１２０によって順次行われる。
【００６０】
例えば仮想チャネルレジスタＳＶＣＲ０は、図３に示されるように、変換チャネル情報格納エリア３０１、マルチプレクサイネーブル（ＭＰＸＥ）信号格納エリア３０２、マルチプレクサ（ＭＰＸ）チャネル情報格納エリア３０３、ウェイト情報格納エリア３０４を含む。変換チャネル情報格納エリア３０１には、仮想チャネルと、アナログポートとの対応関係が設定される。マルチプレクサイネーブル（ＭＰＸＥ）信号格納エリア３０２には、仮想チャネル毎の有効性を示すイネーブル信号が設定される。マルチプレクサ（ＭＰＸ）チャネル情報格納エリア３０３には、選択回路における選択チャネルを指示するための情報が設定される。ウェイト情報格納エリア３０４には、仮想チャネル毎にＡ／Ｄ変換処理の開始タイミングを遅延させるためのウェイト情報が設定される。
【００６１】
Ａ／Ｄ変換制御レジスタ２０３は、Ａ／Ｄ変換部１１８におけるＡ／Ｄ変換動作の開始及び終了に関する制御情報が格納される。ＭＰＸカレントレジスタ２０４には、外部マルチプレクサ１２における現在のアナログ信号選択状態を示す選択情報が保持される。ＭＰＸ任意ウェイトレジスタ２０５は、このマイクロコントロールユニット１１のユーザによって任意のウェイト情報の書き込みが可能とされる。このＭＰＸ任意ウェイトレジスタ２０５に設定されたウェイト情報が、上記仮想チャネルレジスタ群２０１におけるウェイト情報格納エリア３０４に設定される。
【００６２】
スキャングループ形成用レジスタ２０６は、複数のスキャングループに対応する複数のスキャングループ形成用レジスタＳＧ０，ＳＧ１，…，ＳＧｎを含む。例えば上記スキャングループ形成用レジスタＳＧ０は、ＳＧ制御レジスタ２０６１、ＳＧトリガ選択レジスタ２０６２、ＳＧステータスレジスタ２０６３、ＳＧ開始ポインタレジスタ２０６４、ＳＧ終了ポインタレジスタ２０６５、ＳＧマルチサイクルレジスタ２０６６を含む。ＳＧ制御レジスタ２０６１には、スキャングループ毎の優先順位情報が設定される。ＳＧトリガ選択レジスタ２０６２には、スキャングループ毎のＡ／Ｄ変換処理の開始タイミングを指示するためのＳＧトリガの選択情報が設定される。ここでＳＧトリガには、タイマによって形成されるスタートトリガ、ＣＰＵ１２０によるプログラム実行により形成されるスタートトリガ、スタートトリガ外部入力ポートＥＸＰを介して取り込まれた信号（ＳＴＴ）によるスタートトリガを挙げることができる。何れを有効とするかは、ＳＧトリガ選択レジスタ２０６２の設定による。つまり、ＳＧトリガ選択レジスタ２０６２に設定されたＳＧトリガの選択情報に従って、対応するトリガが当該スキャングループにおいて有効とされる。ＳＧステータスレジスタ２０６３には、スキャングループ毎の現在の状態を示す情報が格納される。ＳＧ開始ポインタレジスタ２０６４には、スキャングループ毎のＡ／Ｄ変換の開始ポイント（開始仮想チャネル）情報が設定される。ＳＧ終了ポインタレジスタ２０６５には、スキャングループ毎のＡ／Ｄ変換の終了ポイント（終了仮想チャネル）情報が格納される。ＳＧマルチサイクルレジスタ２０６６には、スキャングループ毎のＡ／Ｄ変換の繰り返し回数が設定される。つまり、Ａ／Ｄ変換の開始ポイントに対応する仮想チャネルからＡ／Ｄ変換の終了ポイントに対応する仮想チャネルに至る複数の仮想チャネルが連続的にＡ／Ｄ変換される場合のスキャングループ毎のＡ／Ｄ変換の繰り返し回数が設定される。
【００６３】
尚、他のスキャングループ形成用レジスタＳＧ１，…，ＳＧｎにおいても、上記スキャングループ形成用レジスタＳＧ０と同様に設定される。
【００６４】
そしてＣＰＵ１２０は、レジスタ群１２６の設定が完了したか否かの判別を行う（８０２）。この判別において、レジスタ群１２６の設定が完了した（Ｙｅｓ）と判断された場合、ＣＰＵ１２０からＡ／Ｄ変換制御部１２５に対してＡ／Ｄ変換の開始が指示される。これにより、Ａ／Ｄ変換制御部１２５内の制御回路１２７では、スキャングループ毎のＡ／Ｄ変換の繰り返し回数を管理するための変数「ｍ」が「０」に初期化され、Ａ／Ｄ変換制御が開始される（８０３）。このＡ／Ｄ変換制御において、先ず、ポインタｎの値が、ＳＧ開始ポインタレジスタ２０６４の値に等しく設定される（８０４）。
【００６５】
そして制御回路１２７によって、Ａ／Ｄ変換制御において、ポインタｎに対応する仮想チャネルレジスタの値が参照され（８０５）、当該仮想チャネルレジスタにおけるマルチプレクサイネーブル（ＭＰＸＥ）信号格納エリア３０２に格納されているＭＰＸＥ信号の論理値の判別が行われる（８０６）。ＭＰＸＥ信号が論理値「１」に設定されている場合には、外部マルチプレクサ１２に対応するアナログポートＡＮ０からのアナログ信号の取り込みが有効とされる。このため、制御回路１２７は、上記ステップ８０６の判別において、ＭＰＸＥ信号が論理値「１」である、と判断した場合、当該仮想チャネルレジスタにおけるＭＰＸチャネル情報格納エリア３０３内のＭＰＸチャネル情報をＭＰＸカレントレジスタ２０４にコピーする（８０７）。そして制御回路１２７は、ＤＭＡＣ１２２に対して転送要求を行う。ＤＭＡＣ１２２は、上記制御回路１２７からの転送要求を受けて周辺バス１２３のバス権を取得して、ＭＰＸカレントレジスタ２０４内のマルチプレクサ（ＭＰＸ）チャネル情報をＩＯレジスタ１１９に転送する（８０８）。この転送が完了すると、ＩＯレジスタ１１９内のマルチプレクサ（ＭＰＸ）チャネル情報が、デジタルポート１１１を介して外部マルチプレクサ１２に伝達される。これにより外部マルチプレクサ１２において第２チャンネルの入力信号が選択され、それがアナログポートＡＮ０及び内蔵マルチプレクサ１１７を介してＡ／Ｄ変換部１１８に伝達される。
【００６６】
制御回路１２７は、仮想チャネルレジスタにおけるウェイト情報格納エリア３０４内のウェイト情報を読み込んで（８０９）、Ａ／Ｄ変換部１１８でのＡ／Ｄ変換開始タイミングを遅延する（８１０）。このようなウェイト制御が行われることで、ウェイト情報に応じた所定時間経過後に、当該仮想チャネルにおけるＡ／Ｄ変換処理が開始される（８１１）。仮想チャネル毎のウェイト情報のウェイト時間は、ＤＭＡＣ１２２に対する転送要求の送信が行われてから、ＤＭＡＣ１２２によってＭＰＸカレントレジスタ２０４内のマルチプレクサ（ＭＰＸ）チャネル情報がＩＯレジスタ１１９に転送され、さらに外部マルチプレクサ１２におけるチャネル選択状態が安定するまでの時間を考慮して、それよりも若干長めに設定される。このため、Ａ／Ｄ変換部１１８においては、外部マルチプレクサ１２を介して取り込まれるアナログ信号が安定した状態で、当該アナログ信号のＡ／Ｄ変換を行うことができる。Ａ／Ｄ変換部１１８でのＡ／Ｄ変換処理の結果は、データレジスタ群２０２に格納され、ＣＰＵ１２０での演算処理に利用される。
【００６７】
尚、制御回路１２７は、上記ステップ８０６の判別において、ＭＰＸＥ信号が論理値「０」である、と判断した場合には、外部マルチプレクサ１２に対応するアナログポートＡＮ０からのアナログ信号の取り込みが無効とされるので、上記ステップ８０７〜８１０の処理を行わない。この場合、他のアナログポートＡＮ１〜ＡＮ３からのアナログ信号の取り込みが行われ、それについてのＡ／Ｄ変換が行われる（８１１）。
【００６８】
そして、制御回路１２７において、ポインタｎの値が、ＳＧ終了ポインタの値に等しいか否かの判別が行われる（８１２）。つまり、ポインタｎの値が、スキャングループ毎のＡ／Ｄ変換の終了ポイント（終了仮想チャネル）情報に等しいかの判別が行われる。制御回路１２７は、このステップ８１２の判別において、ポインタｎの値がＳＧ終了ポインタの値と異なる（Ｎｏ）と判断した場合、それは、スキャングループの終了位置に到達していないことを意味するから、ポインタｎを「ｎ＋１」に更新した後に、上記ステップ８０５に戻る。これにより、更新後のポインタｎに対応する仮想チャネルレジスタの値が参照され、上記の処理が繰り返される。制御回路１２７は、上記ステップ８１２の判別において、ポインタｎの値がＳＧ終了ポインタの値と等しい（Ｙｅｓ）と判断した場合、それは、スキャングループの終了位置に到達したことを意味するから、その場合には、変数「ｍ」が、ＳＧマルチサイクルレジスタ２０６６内のスキャングループ毎のＡ／Ｄ変換の繰り返し回数に等しいか否かの判別を行う（８１３）。制御回路１２７は、この判別において、変数「ｍ」が、ＳＧマルチサイクルレジスタ２０６６内のスキャングループ毎のＡ／Ｄ変換の繰り返し回数と異なる（Ｎｏ）と判断した場合、それは、所定の繰り返し回数（ｍ）に達していないことを意味するから、変数「ｍ」を「ｍ＋１」に更新した後に、上記ステップ８０４の処理に戻る。このようにして所定の繰り返し回数（ｍ）だけ、上記のＡ／Ｄ変換処理が繰り返される。そして制御回路１２７は、変数「ｍ」が、ＳＧマルチサイクルレジスタ２０６６内のスキャングループ毎のＡ／Ｄ変換の繰り返し回数と等しい（Ｙｅｓ）と判断した場合、Ａ／Ｄ変換制御部１２５でのＡ／Ｄ変換を終了する。
【００６９】
実施の形態１によれば以下の作用効果が得られる。
【００７０】
（１）仮想チャネルレジスタＳＶＣＲ０，ＳＶＣＲ１，ＳＶＣＲ２，…，ＳＶＣＲ４７に、Ａ／Ｄ変換を実行したい変換チャネル、すなわちアナログポートが設定される。このような設定により、仮想チャネル毎に対応する変換チャネル（アナログポート）が内蔵マルチプレクサ１１７により選択されて、Ａ／Ｄ変換部１１８でＡ／Ｄ変換される。また、ＳＧ開始ポインタは、スキャングループ毎にＳＧ開始ポインタレジスタ２０６４に設定され、ＳＧ終了ポインタは、スキャングループ毎にＳＧ終了ポインタレジスタ２０６５に設定される。これにより、上記開始ポインタに対応する仮想チャネルから、上記終了ポインタに対応する仮想チャネルに至る複数の仮想チャネルについてのＡ／Ｄ変換処理を上記Ａ／Ｄ変換部１１８において連続的に実行させることができる。上記仮想チャネルと、上記アナログポートとの対応関係は任意に設定可能であるから、上記の設定により、上記アナログポートを介して取り込まれた複数のアナログ信号を任意の順にＡ／Ｄ変換することができる。
【００７１】
（２）複数のスキャングループが設定されることにより、複数のスキャングループについてのＡ／Ｄ変換処理を行うことができる。また、スキャングループは、互いにオーバーラップするように設定することができる。さらに、複数のスキャングループについてのＡ／Ｄ変換処理が行われる場合において、ＳＧ制御レジスタ２０６１にスキャングループ毎の優先順位情報が設定されている場合には、設定された優先順位に従ってＡ／Ｄ変換処理が行われるので、優先度に従ってＡ／Ｄ変換処理を効率よく行うことができる。
【００７２】
（３）外部マルチプレクサ１２を用いる場合には、例えば図５に示されるように、仮想チャネル毎のウェイト情報の設定が行われる。仮想チャネル毎のウェイト情報のウェイト情報は、ＤＭＡＣ１２２に対する転送要求の送信が行われてから、ＤＭＡＣ１２２によってＭＰＸカレントレジスタ２０４内のマルチプレクサ（ＭＰＸ）チャネル情報がＩＯレジスタ１１９に転送され、さらに外部マルチプレクサ１２におけるチャネル選択状態が安定するまでの時間を考慮して、それよりも若干長めに設定される。このようなウェイト設定が行われることにより、Ａ／Ｄ変換部１１８においては、外部マルチプレクサ１２を介して取り込まれるアナログ信号が安定した状態で、当該アナログ信号のＡ／Ｄ変換を行うことができる。
【００７３】
《実施の形態２》
図９には、データ処理システムの構成例が示される。
【００７４】
図９に示されるデータ処理システム１０が、図１に示されるのと大きく相違するのは、外部マルチプレクサ１２が、第１マルチプレクサ（ＭＰＸ１）４０１と、第２マルチプレクサ（ＭＰＸ２）４０２とによって形成されている点である。
【００７５】
第１マルチプレクサ４０１，４０２は、それぞれ複数のアナログ信号の選択を可能とする。第１マルチプレクサ４０１の出力端子と第２マルチプレクサ４０２の出力端子とは、マルチプレクサ１２に対応するアナログポートＡＮ０に共通接続される。このような接続において、第１マルチプレクサ４０１，４０２が同時に動作すると、第１マルチプレクサ４０１の出力と第２マルチプレクサ４０２の出力とが互いに干渉するため、第１マルチプレクサ４０１，４０２を排他的に動作させる必要がある。そこで、図９に示される構成では、第１インヒビット信号Ｉｎｈｉｂｉｔ１及び第２インヒビット信号Ｉｎｈｉｂｉｔ２によって、第１マルチプレクサ４０１の出力及び第２マルチプレクサ４０２の出力を排他的に高インピーダンス状態に制御するようにしている。第１インヒビット信号Ｉｎｈｉｂｉｔ１は、デジタルポート１１１から出力される４ビット構成のマルチプレクサ（ＭＰＸ）チャネル情報の上位１ビットとされる。そしてこの第１インヒビット信号Ｉｎｈｉｂｉｔ１がインバータ１３で論理反転されて第２インヒビット信号Ｉｎｈｉｂｉｔ２が形成される。
【００７６】
第１インヒビット信号Ｉｎｈｉｂｉｔ１が例えばハイレベルにアサートされると、第１マルチプレクサ４０１の出力が高インピーダンス状態に固定される。このとき、第２インヒビット信号Ｉｎｈｉｂｉｔ２は、ローレベルにネゲートされるので、第２マルチプレクサ４０２は、デジタルポート１１１から出力される４ビット構成のマルチプレクサ（ＭＰＸ）チャネル情報の下位３ビットに基づいて、アナログ信号の選択動作が可能になる。第１マルチプレクサ４０１の出力が高インピーダンス状態に固定されているため、第２マルチプレクサ４０２の出力は、第１マルチプレクサ４０１の出力に影響されない。
【００７７】
第２インヒビット信号Ｉｎｈｉｂｉｔ２が例えばハイレベルにアサートされると、第２マルチプレクサ４０２の出力が高インピーダンス状態に固定される。このとき、第１インヒビット信号Ｉｎｈｉｂｉｔ１は、ローレベルにネゲートされるので、第１マルチプレクサ４０１は、デジタルポート１１１から出力される４ビット構成のマルチプレクサ（ＭＰＸ）チャネル情報の下位３ビットに基づいて、アナログ信号の選択動作が可能になる。第２マルチプレクサ４０２の出力が高インピーダンス状態に固定されるので、第１マルチプレクサ４０１の出力は、第２マルチプレクサ４０２の出力に影響されない。
【００７８】
このようにデジタルポート１１１から出力される４ビット構成のマルチプレクサ（ＭＰＸ）チャネル情報の上位１ビットを利用して、第１マルチプレクサ４０１と第２マルチプレクサ４０２とを排他的に動作させることにより、第１マルチプレクサ４０１の出力と第２マルチプレクサ４０２の出力とが互いに干渉するのを回避することができる。
【００７９】
また、第１マルチプレクサ４０１の出力端子と第２マルチプレクサ４０２の出力端子とが、マルチプレクサ１２に対応するアナログポートＡＮ０に共通接続されることにより、単一のアナログポートＡＮ０を、第１マルチプレクサ４０１と第２マルチプレクサ４０２とで共有できる。このため、第１マルチプレクサ４０１と第２マルチプレクサ４０２とをそれぞれ専用のアナログポートに結合する場合に比べて、アナログポート数を低減できる。外部マルチプレクサ１２を大規模な１個のマルチプレクサで構成するのに比べて、小規模の汎用マルチプレクサを複数個組み合わせたほうが、製造コストの低下が可能になる場合がある。かかる場合には、図９に示されるように、第１マルチプレクサ４０１と第２マルチプレクサ４０２とを組み合わせることで、外部マルチプレクサ１２を形成すると良い。
【００８０】
尚、図９に示される構成では、外部マルチプレクサ１２が、第１マルチプレクサ（ＭＰＸ１）４０１と、第２マルチプレクサ（ＭＰＸ２）４０２とによって形成されているが、外部マルチプレクサ１２を３個以上のマルチプレクサを組み合わせて構成することもできる。
【００８１】
《実施の形態３》
図７には、図１に示されるデータ処理システム１０の応用例が示される。
【００８２】
この例では、データ処理システム１０がエンジンコントロールユニット（ＥＣＵ）に適用されている。エンジンコントロールユニットは、自動車７１に搭載されたエンジンの運転における制御を電子制御された補助装置を用いて行う際に、それらを総合的に制御する機能を有する。このとき、マイクロコントロールユニット（ＭＣＵ）１１に外付けされた外部マルチプレクサ１２には、特に制限されないが、ノックセンサ、インジェクタセンサ、水温センサ、吸入空気量センサ、スロットルセンサなど、各種センサからのアナログ信号が伝達され、それが選択的にマイクロコントロールユニット１１７に取り込まれる。実施の形態１において述べたとおり、対応するマルチプレクサ（ＭＰＸ）チャネル毎に、適切なウェイト設定が行われることにより、Ａ／Ｄ変換部１１８においては、外部マルチプレクサ１２を介して取り込まれるアナログ信号が安定した状態で、当該アナログ信号のＡ／Ｄ変換を行うことができる。これにより良好なエンジン制御が可能になる。
【００８３】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００８４】
例えば、マイクロコントロールユニット１１や、それを含むデータ処理システム１０は、エンジンコントロールユニット（ＥＣＵ）以外にも適用することができる。
【００８５】
実施の形態１では、外部マルチプレクサ１２を設け、この外部マルチプレクサ１２によってアナログ信号を選択的にマイクロコントロールユニット１１内に取り込んでＡ／Ｄ変換を行うようにしたが、外部マルチプレクサを介して複数のデジタルデータをマイクロコントロールユニット１１内に取り込んでＤ／Ａ変換する場合も考えられる。かかる場合には、Ａ／Ｄ変換制御部１２５と同様の制御機能を発揮するＤ／Ａ変換制御部を設け、このＤ／Ａ変換制御部によって、外部マルチプレクサやＤ／Ａ変換部の動作制御を行うようにすればよい。
【符号の説明】
【００８６】
１０  データ処理システム
１１  マイクロコントロールユニット
１２  外部マルチプレクサ
１３  インバータ
７１  自動車
１１１  デジタルポート
１１７  内蔵マルチプレクサ
１１８  Ａ／Ｄ変換部
１１９  ＩＯレジスタ
１２０  ＣＰＵ
１２１  内蔵ＲＡＭ
１２２  ＤＭＡＣ
１２３  周辺バス
１２４  内部バス
１２５  Ａ／Ｄ変換制御部
１２６  レジスタ群
１２７  制御回路
２０１  仮想チャネルレジスタ群
２０２  データレジスタ群
２０３  Ａ／Ｄ変換制御レジスタ
２０４  ＭＰＸカレントレジスタ
２０５  ＭＰＸ任意ウェイトレジスタ
２０６  スキャングループ形成用レジスタ
３０１  変換チャネル情報格納エリア
３０２  ＭＰＸＥ信号格納エリア
３０３  ＭＰＸチャネル情報格納エリア
３０４  ウェイト情報格納エリア
４０１  第１マルチプレクサ
４０２  第２マルチプレクサ
２０６１  ＳＧ制御レジスタ
２０６２  ＳＧトリガ選択レジスタ
２０６３  ＳＧステータスレジスタ
２０６４  ＳＧ開始ポインタレジスタ
２０６５  ＳＧ終了ポインタレジスタ
２０６６  ＳＧマルチサイクルレジスタ
【図１】
0005997008.tif 000002
【図２】
0005997008.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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