(57)【特許請求の範囲】
【請求項１】
制御信号が非活性化されているときに、第１の値を有するデータを保持し、制御信号が活性化された後に、入力されるシリアルデータをクロック信号に同期して保持する第１のフリップフロップと、
制御信号が非活性化されているときに、第１の値と異なる第２の値を有するデータを保持し、制御信号が活性化された後に、第１のフリップフロップから出力されるデータをクロック信号に同期して順次保持する直列接続された複数のフリップフロップと、
制御信号が活性化された後に、前記第１のフリップフロップに保持された第１の値を有するデータが前記複数のフリップフロップの内の最終段のフリップフロップから出力されるタイミングに基づいて、１ブロック分のシリアルデータの転送完了を表す検出信号を出力する転送検出回路と、
前記転送検出回路から出力される検出信号に応答して、前記第１のフリップフロップ及び前記複数のフリップフロップへのクロック信号の供給を停止するゲート回路と、
を具備する、半導体集積回路装置。
【請求項２】
前記第１のフリップフロップと、前記複数のフリップフロップと、前記転送検出回路と、前記ゲート回路とを各々が含む第１の回路ブロック及び第２の回路ブロックを具備し、
前記第２の回路ブロックにおいて、前記ゲート回路が、前記第１の回路ブロックの前記転送検出回路から出力される検出信号に応答して、前記第１のフリップフロップ及び前記複数のフリップフロップへのクロック信号の供給を開始する、
請求項１記載の半導体集積回路装置。
【請求項３】
前記転送検出回路が、制御信号が非活性化されているときに、第１の値と異なる第２の値を有するデータを保持し、制御信号が活性化された後に、前記複数のフリップフロップの内の最終段のフリップフロップから出力されるデータを保持することにより、１ブロック分のシリアルデータの転送完了を表す検出信号を出力するフリップフロップを含む、請求項１又は２記載の半導体集積回路装置。
【請求項４】
前記転送検出回路のフリップフロップが、前記複数のフリップフロップの内の最終段のフリップフロップから出力されるデータを、反転されたクロック信号に同期して保持する、請求項３記載の半導体集積回路装置。
【請求項５】
制御信号が非活性化されたときに、前記第１のフリップフロップがセットされ、前記複数のフリップフロップがリセットされる、請求項１〜４のいずれか１項記載の半導体集積回路装置。
【請求項６】
制御信号が非活性化されたときに、前記第１のフリップフロップがリセットされ、前記複数のフリップフロップがセットされる、請求項１〜４のいずれか１項記載の半導体集積回路装置。
【請求項７】
請求項１〜６のいずれか１項記載の半導体集積回路装置を具備する電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データをシリアルに入力するシリアル入力回路を内蔵した半導体集積回路装置（ＩＣ）に関し、さらに、そのような半導体集積回路装置を用いた携帯電話や液晶テレビ等の電子機器等に関する。
【背景技術】
【０００２】
例えば、半導体集積回路装置に内蔵されたメモリー等のデバイスをテストする際に、少ない入出力端子でデータを入出力するために、シリアル入力回路やシリアル出力回路が用いられている。
【０００３】
一般に、シリアル入力回路においては、入力されるシリアルデータを保持するためのシフトレジスターと、シリアルデータの転送完了を検出するためのカウンターとが用いられる。カウンターは、クロック信号をカウントすることにより、一連のデータの転送が完了したことを検出する。しかしながら、カウンターを構成する回路は規模が大きいので、クロック信号にノイズが発生した場合等に、シフトレジスターとカウンターとの間の同期が外れることがあり、シリアル入力回路が誤動作してしまうおそれがある。
【０００４】
関連する技術として、特許文献１には、データのシリアル入力中に外部同期クロック信号にノイズが発生した際の誤動作を防止することができるシリアルＩ／Ｏ回路が開示されている。このシリアルＩ／Ｏ回路においては、同期クロックを計数するカウンターの係数容量を、データ転送に必要な同期クロック数より大きな容量とし、該カウンターがデータ転送に必要な同期クロック数を計数したことを検出してシフトレジスターのシフト動作を禁止するシフトレジスター制御手段と、該制御手段の検出動作後にカウンターの係数値が変化したか否かを検出するオーバーラン検出手段とを設け、該オーバーラン検出手段の検出結果に基づいて、データ転送の誤りを認識可能としている。
【０００５】
また、特許文献２には、データを入力するだけでデータインターフェースが容易に実現でき、クロック信号にノイズやハザードが重畳することがあっても回路の誤動作を防止することができるデータインターフェース回路が開示されている。このデータインターフェース回路は、データ入力端子に入力されたシリアルデータを、クロック端子に入力されるクロック信号に従って読み込んで順次シフトし、出力端子にパラレルデータとして出力するシフトレジスターと、データ入力端子に所定時間固定レベル信号が入力されたことを検出する検出手段と、受信するデータの個数をカウントするカウント手段と、固定レベル信号が検出されると、クロック信号をシフトレジスターに入力可能に制御し、カウント手段によるカウントが所定のデータ個数に達すると、クロック信号の入力を不可に制御する制御手段とを備えている。
【０００６】
一方、カウンターを用いない場合には、シリアルデータの転送完了を検出するための回路構成が非常に複雑になってしまう。例えば、特許文献３には、シリアル入力信号パルス列で制御される半導体集積回路装置が開示されている。この半導体集積回路装置においては、ＣＰＵ等からのシリアル信号パルス列が、それぞれ機能別にＣＳ（チップセレクト）入力端子、ＳＫ（シリアルクロック）入力端子、及び、ＤＩ（データイン）入力端子に与えられ、入力信号制御回路を経て、インストラクション用シフトレジスター、アドレス用シフトレジスター、及び、データ用シフトレジスターに順次送られる。インストラクション用シフトレジスターに送られた内容及びアドレス用シフトレジスターに送られた内容は、インストラクションデコーダーによって解釈された後、インストラクション制御回路に送られ、更に入力信号制御回路から出力される信号の流れを制御する。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特公平４−３１４２０号公報（第２頁、第１図）
【特許文献２】特開２０００−１９６４６４号公報（段落０００７−０００８、図１）
【特許文献３】特開平６−３１４２３５号公報（段落０００１−０００３、図２）
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の幾つかの観点によれば、カウンターやその他の複雑な回路を用いることなくシリアルデータの転送完了を検出することにより、誤動作のおそれも小さい半導体集積回路装置を提供すると共に、そのような半導体集積回路装置を用いた電子機器を提供することが可能となる。
【課題を解決するための手段】
【０００９】
以上の課題を解決するため、本発明の１つの観点に係る半導体集積回路装置は、制御信号が非活性化されているときに、第１の値を有するデータを保持し、制御信号が活性化された後に、入力されるシリアルデータをクロック信号に同期して保持する第１のフリップフロップと、制御信号が非活性化されているときに、第１の値と異なる第２の値を有するデータを保持し、制御信号が活性化された後に、第１のフリップフロップから出力されるデータをクロック信号に同期して順次保持する直列接続された複数のフリップフロップと、制御信号が活性化された後に、第１のフリップフロップに保持された第１の値を有するデータが複数のフリップフロップの内の最終段のフリップフロップから出力されるタイミングに基づいて、１ブロック分のシリアルデータの転送完了を表す検出信号を出力する転送検出回路とを具備する。
【００１０】
この半導体集積回路装置は、転送検出回路から出力される検出信号に応答して、第１のフリップフロップ及び複数のフリップフロップへのクロック信号の供給を停止するゲート回路をさらに具備しても良い。その場合に、半導体集積回路装置が、第１のフリップフロップと、複数のフリップフロップと、転送検出回路と、ゲート回路とを各々が含む第１の回路ブロック及び第２の回路ブロックを具備し、第２の回路ブロックにおいて、ゲート回路が、第１の回路ブロックの転送検出回路から出力される検出信号に応答して、第１のフリップフロップ及び複数のフリップフロップへのクロック信号の供給を開始するようにしても良い。
【００１１】
以上において、転送検出回路が、制御信号が非活性化されているときに、第１の値と異なる第２の値を有するデータを保持し、制御信号が活性化された後に、複数のフリップフロップの内の最終段のフリップフロップから出力されるデータを保持することにより、１ブロック分のシリアルデータの転送完了を表す検出信号を出力するフリップフロップを含むようにしても良い。その場合に、転送検出回路のフリップフロップが、複数のフリップフロップの内の最終段のフリップフロップから出力されるデータを、反転されたクロック信号に同期して保持するようにしても良い。
【００１２】
また、制御信号が非活性化されたときに、第１のフリップフロップがセットされ、複数のフリップフロップがリセットされるようにしても良いし、制御信号が非活性化されたときに、第１のフリップフロップがリセットされ、複数のフリップフロップがセットされるようにしても良い。さらに、本発明の１つの観点に係る電子機器は、上記いずれかの表示制御装置を具備する。
【発明の効果】
【００１３】
本発明の１つの観点によれば、シリアルデータを順次保持する複数のフリップフロップを用いてシリアルデータの転送完了を検出するので、カウンターやその他の複雑な回路を必要とせず、全体の回路規模を小さくしてレイアウト面積を縮小することができる。また、誤動作のおそれも小さく、確実にシリアルデータを転送することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１の実施形態に係る半導体集積回路装置の構成を示す回路図。
【図２】図１に示す半導体集積回路装置の動作を説明するためのタイミングチャート。
【図３】本発明の第２の実施形態に係る半導体集積回路装置の構成を示す回路図。
【発明を実施するための形態】
【００１５】
以下、本発明の実施形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照符号を付して、重複する説明を省略する。
図１は、本発明の第１の実施形態に係る半導体集積回路装置の構成を示す回路図である。この半導体集積回路装置は、例えば、携帯電話や液晶テレビ等の電子機器に搭載されて、各種のデータを格納するために用いられる。
【００１６】
図１に示すように、半導体集積回路装置１は、チップセレクト回路１０と、第１の回路ブロック（オペレーションコードラッチ回路ブロック）２０と、第２の回路ブロック（アドレスラッチ回路ブロック）３０と、第３の回路ブロック（転送データラッチ回路ブロック）４０と、各種のデータを格納する少なくとも１つのメモリー等のデバイス（図示せず）とを含んでいる。
【００１７】
チップセレクト回路１０は、インバーター１１と、Ｄフリップフロップ１２と、遅延回路１３と、ＡＮＤ回路１４と、ＮＡＮＤ回路１５と、デバイスコード一致検出部１６とを含んでいる。
【００１８】
半導体集積回路装置１が選択されたときにローレベルに活性化される負論理のチップセレクト信号ＣＳバーが、インバーター１１に入力される。インバーター１１は、負論理のチップセレクト信号ＣＳバーを反転して、正論理のチップセレクト信号ＣＳを出力する。チップセレクト信号ＣＳは、Ｄフリップフロップ１２のデータ入力端子と、遅延回路１３と、ＡＮＤ回路１４の第１の入力端子とに供給される。ＡＮＤ回路１４の第２の入力端子には、ＮＡＮＤ回路１５の出力信号が供給される。ＡＮＤ回路１４の出力信号は、Ｄフリップフロップ１２のリセット端子に供給される。
【００１９】
チップセレクト信号ＣＳがローレベルに非活性化されているときには、ＡＮＤ回路１４がローレベルの信号を出力するので、Ｄフリップフロップ１２がリセットされる。従って、Ｄフリップフロップ１２のデータ出力端子から出力されるシリアル入力イネーブル信号（以下においては「制御信号」という）ＳＥＮは、ローレベルに非活性化されている。
【００２０】
ＮＡＮＤ回路１５から出力される負論理の選択解除信号ＳＲバーがハイレベルに非活性化されているときに、チップセレクト信号ＣＳがハイレベルに活性化されると、ＡＮＤ回路１４がハイレベルの信号を出力するので、Ｄフリップフロップ１２のリセットが解除される。一方、遅延回路１３は、チップセレクト信号ＣＳを所定の遅延時間Ｄだけ遅延して、遅延されたチップセレクト信号ＣＳをＤフリップフロップ１２のクロック信号入力端子に供給する。
【００２１】
従って、チップセレクト信号ＣＳがハイレベルに活性化されてから所定の遅延時間Ｄが経過すると、Ｄフリップフロップ１２がハイレベルのチップセレクト信号ＣＳを保持する。その結果、Ｄフリップフロップ１２のデータ出力端子から、ハイレベルに活性化された制御信号ＳＥＮが出力される。
【００２２】
オペレーションコードラッチ回路ブロック２０は、ＡＮＤ回路２１及び２２と、インバーター２３と、直列接続されたＤフリップフロップ２４〜２８とを含んでいる。チップセレクト回路１０から出力される制御信号ＳＥＮは、ＡＮＤ回路２１及び２２の第１の入力端子に入力される。また、シリアルデータＳＩＮが、ＡＮＤ回路２１の第２の入力端子に入力され、クロック信号ＳＣＫが、ＡＮＤ回路２２の第２の入力端子に入力される。
【００２３】
以下においては、半導体集積回路装置１に入力されるシリアルデータＳＩＮが、１ブロック分のオペレーションコードＣＭ〜Ｃ０と、１ブロック分のアドレスＡＮ〜Ａ０と、１ブロック分の転送データＤＮ〜Ｄ０とを含む場合について説明する（Ｍ，Ｎ≧２）。オペレーションコードＣＭ〜Ｃ０は、データ転送先のデバイスを識別するためのデバイスコードと、各種の命令を表すコマンドとを含んでいる。
【００２４】
制御信号ＳＥＮがハイレベルに活性化されると、ＡＮＤ回路２１は、シリアルデータＳＩＮを出力する。また、１ブロック分のオペレーションコードの転送完了を表すオペレーションコード転送検出信号（以下においては単に「検出信号」という）Ｃｅｎｄがローレベルである間に、ＡＮＤ回路２２は、クロック信号ＳＣＫを出力する。インバーター２３は、ＡＮＤ回路２２から出力されるクロック信号ＳＣＫを反転して、反転クロック信号を出力する。
【００２５】
ＡＮＤ回路２１から出力されるシリアルデータＳＩＮは、第１のＤフリップフロップ２４のデータ入力端子に供給される。また、ＡＮＤ回路２２から出力されるクロック信号ＳＣＫは、Ｄフリップフロップ２４〜２７のクロック信号入力端子に供給される。一方、Ｄフリップフロップ２８のクロック信号入力端子には、反転クロック信号が供給される。さらに、第１のＤフリップフロップ２４のセット端子、及び、Ｄフリップフロップ２５〜２８のリセット端子には、チップセレクト回路１０から出力される制御信号ＳＥＮが供給される。
【００２６】
第１のＤフリップフロップ２４は、制御信号ＳＥＮがローレベルに非活性化されているときに、第１の値（ハイレベルの「１」）を有するデータを保持し、制御信号ＳＥＮがハイレベルに活性化された後に、入力されるシリアルデータＳＩＮをクロック信号ＳＣＫに同期して保持する。
【００２７】
第１のＤフリップフロップ２４の後段に直列接続された（Ｍ＋１）個のＤフリップフロップ２５、・・・、２７は、制御信号ＳＥＮがローレベルに非活性化されているときに、第１の値と異なる第２の値（ローレベルの「０」）を有するデータを保持し、制御信号ＳＥＮがハイレベルに活性化された後に、第１のＤフリップフロップ２４から出力されるデータをクロック信号ＳＣＫに同期して順次保持する。
【００２８】
Ｄフリップフロップ２８及びインバーター２３は、第１の転送検出回路を構成している。Ｄフリップフロップ２８は、制御信号ＳＥＮがローレベルに非活性化されているときに、第１の値と異なる第２の値（ローレベルの「０」）を有するデータを保持し、制御信号ＳＥＮがハイレベルに活性化された後に、（Ｍ＋１）個のＤフリップフロップ２５、・・・、２７の内の最終段のＤフリップフロップ２７から出力されるデータを、反転クロック信号に同期して保持する。
【００２９】
これにより、第１の転送検出回路は、制御信号ＳＥＮがハイレベルに活性化された後に、第１のＤフリップフロップ２４に保持された第１の値を有するデータがＤフリップフロップ２７から出力されるタイミングに基づいて、１ブロック分のオペレーションコードの転送完了を表す検出信号Ｃｅｎｄを、Ｄフリップフロップ２８のデータ出力端子から出力する。
【００３０】
検出信号Ｃｅｎｄは、ＡＮＤ回路２２の第３の入力端子（反転入力端子）に入力される。ＡＮＤ回路２２は、第１の転送検出回路から出力される検出信号Ｃｅｎｄに応答して、Ｄフリップフロップ２４〜２７へのクロック信号ＳＣＫの供給を停止するゲート回路として機能する。従って、検出信号Ｃｅｎｄがハイレベルに活性化されると、ＡＮＤ回路２２からクロック信号ＳＣＫが出力されなくなり、Ｄフリップフロップ２４〜２６は、オペレーションコードＣ０〜ＣＭをそれぞれ出力したままの状態で停止する。
【００３１】
チップセレクト回路１０のデバイスコード一致検出部１６は、関連するデバイスに割り当てられたデバイスコードを格納している。デバイスコード一致検出部１６は、Ｄフリップフロップ２４〜２６からそれぞれ出力されるオペレーションコードＣ０〜ＣＭに含まれているデバイスコードを、格納されているデバイスコードと比較して、両者が一致しない場合に検出信号ＤＥＴをハイレベルとし、両者が一致する場合に検出信号ＤＥＴをローレベルとする。
【００３２】
ＮＡＮＤ回路１５は、初期段階においてハイレベルの選択解除信号ＳＲバーを出力しているが、検出信号Ｃｅｎｄと検出信号ＤＥＴとの両方がハイレベルとなったときに、再び１ブロック分のオペレーションコードを入力するために、選択解除信号ＳＲバーをローレベルに活性化させる。従って、ＡＮＤ回路１４の出力信号がローレベルとなってＤフリップフロップ１２がリセットされ、制御信号ＳＥＮが一旦ローレベルに非活性化される。その結果、Ｄフリップフロップ２８もリセットされ、検出信号Ｃｅｎｄがローレベルに非活性化される。
【００３３】
一方、Ｄフリップフロップ２４〜２６からそれぞれ出力されるオペレーションコードＣ０〜ＣＭに含まれているデバイスコードが、デバイスコード一致検出部１６に格納されているデバイスコードと一致する場合には、選択解除信号ＳＲバーがハイレベルを維持する。従って、Ｄフリップフロップ１２がリセットされず、検出信号Ｃｅｎｄはハイレベルに活性化されたままで、次に、アドレスの入力が行われる。
【００３４】
アドレスラッチ回路ブロック３０は、ＡＮＤ回路３１及び３２と、インバーター３３と、直列接続されたＤフリップフロップ３４〜３８とを含んでいる。オペレーションコードラッチ回路ブロック２０から出力される検出信号Ｃｅｎｄは、制御信号としてＡＮＤ回路３１及び３２の第１の入力端子に入力される。また、シリアルデータＳＩＮが、ＡＮＤ回路３１の第２の入力端子に入力され、クロック信号ＳＣＫが、ＡＮＤ回路３２の第２の入力端子に入力される。
【００３５】
検出信号Ｃｅｎｄがハイレベルに活性化されると、ＡＮＤ回路３１は、シリアルデータＳＩＮを出力する。また、１ブロック分のアドレスの転送完了を表すアドレス転送検出信号（以下においては単に「検出信号」という）Ａｅｎｄがローレベルである間に、ＡＮＤ回路３２は、クロック信号ＳＣＫを出力する。
【００３６】
アドレスラッチ回路ブロック３０において、ＡＮＤ回路３２は、オペレーションコードラッチ回路ブロック２０の第１の転送検出回路から出力される検出信号Ｃｅｎｄに応答して、Ｄフリップフロップ３４〜３７へのクロック信号の供給を開始するゲート回路として機能する。インバーター３３は、ＡＮＤ回路３２から出力されるクロック信号ＳＣＫを反転して、反転クロック信号を出力する。
【００３７】
ＡＮＤ回路３１から出力されるシリアルデータＳＩＮは、第１のＤフリップフロップ３４のデータ入力端子に供給される。また、ＡＮＤ回路３２から出力されるクロック信号ＳＣＫは、Ｄフリップフロップ３４〜３７のクロック信号入力端子に供給される。一方、Ｄフリップフロップ３８のクロック信号入力端子には、反転クロック信号が供給される。さらに、第１のＤフリップフロップ３４のセット端子、及び、Ｄフリップフロップ３５〜３８のリセット端子には、オペレーションコードラッチ回路ブロック２０から出力される検出信号Ｃｅｎｄが供給される。
【００３８】
第１のＤフリップフロップ３４は、検出信号Ｃｅｎｄがローレベルに非活性化されているときに、第１の値（ハイレベルの「１」）を有するデータを保持し、検出信号Ｃｅｎｄがハイレベルに活性化された後に、入力されるシリアルデータＳＩＮをクロック信号ＳＣＫに同期して保持する。
【００３９】
第１のＤフリップフロップ３４の後段に直列接続された（Ｎ＋１）個のＤフリップフロップ３５、・・・、３７は、検出信号Ｃｅｎｄがローレベルに非活性化されているときに、第１の値と異なる第２の値（ローレベルの「０」）を有するデータを保持し、検出信号Ｃｅｎｄがハイレベルに活性化された後に、第１のＤフリップフロップ３４から出力されるデータをクロック信号ＳＣＫに同期して順次保持する。
【００４０】
Ｄフリップフロップ３８及びインバーター３３は、第２の転送検出回路を構成している。Ｄフリップフロップ３８は、検出信号Ｃｅｎｄがローレベルに非活性化されているときに、第１の値と異なる第２の値（ローレベルの「０」）を有するデータを保持し、検出信号Ｃｅｎｄがハイレベルに活性化された後に、（Ｎ＋１）個のＤフリップフロップ３５、・・・、３７の内の最終段のＤフリップフロップ３７から出力されるデータを、反転クロック信号に同期して保持する。
【００４１】
これにより、第２の転送検出回路は、検出信号Ｃｅｎｄがハイレベルに活性化された後に、第１のＤフリップフロップ３４に保持された第１の値を有するデータがＤフリップフロップ３７から出力されるタイミングに基づいて、１ブロック分のアドレスの転送完了を表す検出信号Ａｅｎｄを、Ｄフリップフロップ３８のデータ出力端子から出力する。
【００４２】
検出信号Ａｅｎｄは、ＡＮＤ回路３２の第３の入力端子（反転入力端子）に入力される。ＡＮＤ回路３２は、第２の転送検出回路から出力される検出信号Ａｅｎｄに応答して、Ｄフリップフロップ３４〜３７へのクロック信号ＳＣＫの供給を停止するゲート回路としても機能する。従って、検出信号Ａｅｎｄがハイレベルに活性化されると、ＡＮＤ回路３２からクロック信号ＳＣＫが出力されなくなり、Ｄフリップフロップ３４〜３６は、アドレスＡ０〜ＡＮをそれぞれ出力したままの状態で停止し、次に、転送データの入力が行われる。
【００４３】
転送データラッチ回路ブロック４０は、ＡＮＤ回路４１及び４２と、インバーター４３と、直列接続されたＤフリップフロップ４４〜４８とを含んでいる。アドレスラッチ回路ブロック３０から出力される検出信号Ａｅｎｄは、制御信号としてＡＮＤ回路４１及び４２の第１の入力端子に入力される。また、シリアルデータＳＩＮが、ＡＮＤ回路４１の第２の入力端子に入力され、クロック信号ＳＣＫが、ＡＮＤ回路４２の第２の入力端子に入力される。
【００４４】
検出信号Ａｅｎｄがハイレベルに活性化されると、ＡＮＤ回路４１は、シリアルデータＳＩＮを出力する。また、１ブロック分の転送データの転送完了を表す転送データ転送検出信号（以下においては単に「検出信号」という）Ｄｅｎｄがローレベルである間に、ＡＮＤ回路４２は、クロック信号ＳＣＫを出力する。
【００４５】
転送データラッチ回路ブロック４０において、ＡＮＤ回路４２は、アドレスラッチ回路ブロック３０の第２の転送検出回路から出力される検出信号Ａｅｎｄに応答して、Ｄフリップフロップ４４〜４７へのクロック信号の供給を開始するゲート回路として機能する。インバーター４３は、ＡＮＤ回路４２から出力されるクロック信号ＳＣＫを反転して、反転クロック信号を出力する。
【００４６】
ＡＮＤ回路４１から出力されるシリアルデータＳＩＮは、第１のＤフリップフロップ４４のデータ入力端子に供給される。また、ＡＮＤ回路４２から出力されるクロック信号ＳＣＫは、Ｄフリップフロップ４４〜４７のクロック信号入力端子に供給される。一方、Ｄフリップフロップ４８のクロック信号入力端子には、反転クロック信号が供給される。さらに、第１のＤフリップフロップ４４のセット端子、及び、Ｄフリップフロップ４５〜４８のリセット端子には、アドレスラッチ回路ブロック３０から出力される検出信号Ａｅｎｄが供給される。
【００４７】
第１のＤフリップフロップ４４は、検出信号Ａｅｎｄがローレベルに非活性化されているときに、第１の値（ハイレベルの「１」）を有するデータを保持し、検出信号Ａｅｎｄがハイレベルに活性化された後に、入力されるシリアルデータＳＩＮをクロック信号ＳＣＫに同期して保持する。
【００４８】
第１のＤフリップフロップ４４の後段に直列接続された（Ｎ＋１）個のＤフリップフロップ４５、・・・、４７は、検出信号Ａｅｎｄがローレベルに非活性化されているときに、第１の値と異なる第２の値（ローレベルの「０」）を有するデータを保持し、検出信号Ａｅｎｄがハイレベルに活性化された後に、第１のＤフリップフロップ４４から出力されるデータをクロック信号ＳＣＫに同期して順次保持する。
【００４９】
Ｄフリップフロップ４８及びインバーター４３は、第３の転送検出回路を構成している。Ｄフリップフロップ４８は、検出信号Ａｅｎｄがローレベルに非活性化されているときに、第１の値と異なる第２の値（ローレベルの「０」）を有するデータを保持し、検出信号Ａｅｎｄがハイレベルに活性化された後に、（Ｎ＋１）個のＤフリップフロップ４５、・・・、４７の内の最終段のＤフリップフロップ４７から出力されるデータを、反転クロック信号に同期して保持する。
【００５０】
これにより、第３の転送検出回路は、検出信号Ａｅｎｄがハイレベルに活性化された後に、第１のＤフリップフロップ４４に保持された第１の値を有するデータがＤフリップフロップ４７から出力されるタイミングに基づいて、１ブロック分の転送データの転送完了を表す検出信号Ｄｅｎｄを、Ｄフリップフロップ４８のデータ出力端子から出力する。
【００５１】
検出信号Ｄｅｎｄは、ＡＮＤ回路４２の第３の入力端子（反転入力端子）に入力される。ＡＮＤ回路４２は、第３の転送検出回路から出力される検出信号Ｄｅｎｄに応答して、Ｄフリップフロップ４４〜４７へのクロック信号ＳＣＫの供給を停止するゲート回路としても機能する。従って、検出信号Ｄｅｎｄがハイレベルに活性化されると、ＡＮＤ回路４２からクロック信号ＳＣＫが出力されなくなり、Ｄフリップフロップ４４〜４６は、転送データＤ０〜ＤＮをそれぞれ出力したままの状態で停止し、次の動作の制御が行われる。
【００５２】
次に、図１に示す半導体集積回路装置の動作について説明する。
図２は、図１に示す半導体集積回路装置の動作を説明するためのタイミングチャートである。最初に、負論理のチップセレクト信号ＣＳバーがハイレベルに非活性化されているときには、Ｄフリップフロップ１２がリセットされて、制御信号ＳＥＮがローレベルに非活性化されている。これにより、Ｄフリップフロップ（ＦＦ）２４がセットされて、データ出力端子からハイレベルの初期データが出力される。一方、Ｄフリップフロップ２５〜２８がリセットされて、データ出力端子からローレベルのデータが出力される。
【００５３】
チップセレクト信号ＣＳバーがローレベルに活性化されると、Ｄフリップフロップ１２のリセットが解除される。遅延回路１３によって所定の遅延時間Ｄだけ遅延されたチップセレクト信号ＣＳがＤフリップフロップ１２のクロック信号入力端子に供給されると、データ出力端子からハイレベルに活性化された制御信号ＳＥＮが出力される。
【００５４】
これにより、Ｄフリップフロップ２４のデータ入力端子には、シリアルデータＳＩＮが供給される。シリアルデータＳＩＮは、（Ｍ＋１）ビットのオペレーションコードＣＭ〜Ｃ０と、（Ｎ＋１）ビットのアドレスＡＮ〜Ａ０と、（Ｎ＋１）ビットの転送データＤＮ〜Ｄ０とを含んでいる。
【００５５】
また、Ｄフリップフロップ２４〜２７のクロック信号入力端子には、クロック信号ＳＣＫが供給される。従って、クロック信号ＳＣＫに含まれているパルスの立ち上がりエッジに同期して、ハイレベルの初期データ及びオペレーションコードＣＭ〜Ｃ０が、Ｄフリップフロップ２４〜２７に順次保持される。
【００５６】
クロック信号ＳＣＫに含まれている（Ｍ＋１）個目のパルスの立ち上がりエッジに同期して、（Ｍ＋１）個のＤフリップフロップ２４〜２６がオペレーションコードＣ０〜ＣＭをそれぞれ保持し、Ｄフリップフロップ（ＦＦ）２７のデータ出力端子からハイレベルの初期データが出力される。
【００５７】
Ｄフリップフロップ２８は、クロック信号ＳＣＫに含まれている（Ｍ＋１）個目のパルスの立ち下がりエッジに同期して、Ｄフリップフロップ２７から出力されたハイレベルのデータを保持することにより、オペレーションコードＣ０〜ＣＭの転送完了を表す検出信号Ｃｅｎｄをハイレベルに活性化する。
【００５８】
検出信号Ｃｅｎｄがローレベルに非活性化されているときに、Ｄフリップフロップ３４がセットされて、データ出力端子からハイレベルの初期データが出力される。一方、Ｄフリップフロップ３５〜３８がリセットされて、データ出力端子からローレベルのデータが出力される。
【００５９】
検出信号Ｃｅｎｄがハイレベルに活性化された後に、クロック信号ＳＣＫに含まれている（Ｎ＋１）個目のパルスの立ち上がりエッジに同期して、（Ｎ＋１）個のＤフリップフロップ３４〜３６がアドレスＡ０〜ＡＮをそれぞれ保持し、Ｄフリップフロップ３７のデータ出力端子からハイレベルの初期データが出力される。
【００６０】
Ｄフリップフロップ３８は、クロック信号ＳＣＫに含まれている（Ｎ＋１）個目のパルスの立ち下がりエッジに同期して、Ｄフリップフロップ３７から出力されたハイレベルのデータを保持することにより、アドレスＡ０〜ＡＮの転送完了を表す検出信号Ａｅｎｄを出力する。
【００６１】
検出信号Ａｅｎｄがローレベルに非活性化されているときに、Ｄフリップフロップ４４がセットされて、データ出力端子からハイレベルの初期データが出力される。一方、Ｄフリップフロップ４５〜４８がリセットされて、データ出力端子からローレベルのデータが出力される。
【００６２】
検出信号Ａｅｎｄがハイレベルに活性化された後に、クロック信号ＳＣＫに含まれている（Ｎ＋１）個目のパルスの立ち上がりエッジに同期して、（Ｎ＋１）個のＤフリップフロップ４４〜４６が転送データＤ０〜ＤＮをそれぞれ保持し、Ｄフリップフロップ４７のデータ出力端子からハイレベルの初期データが出力される。
【００６３】
Ｄフリップフロップ４８は、クロック信号ＳＣＫに含まれている（Ｎ＋１）個目のパルスの立ち下がりエッジに同期して、Ｄフリップフロップ４７から出力されたハイレベルのデータを保持することにより、転送データＤ０〜ＤＮの転送完了を表す検出信号Ｄｅｎｄを出力する。
【００６４】
その後、例えば、オペレーションコードＣ０〜ＣＭに含まれているコマンドに従って、オペレーションコードＣ０〜ＣＭに含まれているデバイスコードによって指定されたメモリーにおいてアドレスＡ０〜ＡＮによって指定された記憶領域に、転送データＤ０〜ＤＮが書き込まれる。
【００６５】
次に、本発明の第２の実施形態について説明する。
図３は、本発明の第２の実施形態に係る半導体集積回路装置の構成を示す回路図である。第２の実施形態に係る半導体集積回路装置１ａにおいては、オペレーションコードラッチ回路ブロック２０ａ、アドレスラッチ回路ブロック３０ａ、及び、転送データラッチ回路ブロック４０ａに含まれている複数のＤフリップフロップの接続が第１の実施形態と異なっており、その他の点に関しては、第１の実施形態と同様である。
【００６６】
オペレーションコードラッチ回路ブロック２０ａにおいて、第１のＤフリップフロップ２４のリセット端子、及び、Ｄフリップフロップ２５〜２８のセット端子には、チップセレクト回路１０から出力される制御信号ＳＥＮが供給される。
【００６７】
第１のＤフリップフロップ２４は、制御信号ＳＥＮがローレベルに非活性化されているときに、第１の値（ローレベルの「０」）を有するデータを保持し、制御信号ＳＥＮがハイレベルに活性化された後に、入力されるシリアルデータＳＩＮをクロック信号ＳＣＫに同期して保持する。
【００６８】
第１のＤフリップフロップ２４の後段に直列接続された（Ｍ＋１）個のＤフリップフロップ２５、・・・、２７は、制御信号ＳＥＮがローレベルに非活性化されているときに、第１の値と異なる第２の値（ハイレベルの「１」）を有するデータを保持し、制御信号ＳＥＮがハイレベルに活性化された後に、第１のＤフリップフロップ２４から出力されるデータをクロック信号ＳＣＫに同期して順次保持する。
【００６９】
Ｄフリップフロップ２８及びインバーター２３は、第１の転送検出回路を構成している。Ｄフリップフロップ２８は、制御信号ＳＥＮがローレベルに非活性化されているときに、第１の値と異なる第２の値（ハイレベルの「１」）を有するデータを保持し、制御信号ＳＥＮがハイレベルに活性化された後に、（Ｍ＋１）個のＤフリップフロップ２５、・・・、２７の内の最終段のＤフリップフロップ２７から出力されるデータを、反転クロック信号に同期して保持する。
【００７０】
これにより、第１の転送検出回路は、制御信号ＳＥＮがハイレベルに活性化された後に、第１のＤフリップフロップ２４に保持された第１の値を有するデータがＤフリップフロップ２７から出力されるタイミングに基づいて、１ブロック分のオペレーションコードの転送完了を表す検出信号Ｃｅｎｄを、Ｄフリップフロップ２８の反転データ出力端子から出力する。
【００７１】
また、アドレスラッチ回路ブロック３０ａにおいて、第１のＤフリップフロップ３４のリセット端子、及び、Ｄフリップフロップ３５〜３８のセット端子には、オペレーションコードラッチ回路ブロック２０ａから出力される検出信号Ｃｅｎｄが供給される。
【００７２】
第１のＤフリップフロップ３４は、検出信号Ｃｅｎｄがローレベルに非活性化されているときに、第１の値（ローレベルの「０」）を有するデータを保持し、検出信号Ｃｅｎｄがハイレベルに活性化された後に、入力されるシリアルデータＳＩＮをクロック信号ＳＣＫに同期して保持する。
【００７３】
第１のＤフリップフロップ３４の後段に直列接続された（Ｎ＋１）個のＤフリップフロップ３５、・・・、３７は、検出信号Ｃｅｎｄがローレベルに非活性化されているときに、第１の値と異なる第２の値（ハイレベルの「１」）を有するデータを保持し、検出信号Ｃｅｎｄがハイレベルに活性化された後に、第１のＤフリップフロップ３４から出力されるデータをクロック信号ＳＣＫに同期して順次保持する。
【００７４】
Ｄフリップフロップ３８及びインバーター３３は、第２の転送検出回路を構成している。Ｄフリップフロップ３８は、検出信号Ｃｅｎｄがローレベルに非活性化されているときに、第１の値と異なる第２の値（ハイレベルの「１」）を有するデータを保持し、検出信号Ｃｅｎｄがハイレベルに活性化された後に、（Ｎ＋１）個のＤフリップフロップ３５、・・・、３７の内の最終段のＤフリップフロップ３７から出力されるデータを、反転クロック信号に同期して保持する。
【００７５】
これにより、第２の転送検出回路は、検出信号Ｃｅｎｄがハイレベルに活性化された後に、第１のＤフリップフロップ３４に保持された第１の値を有するデータがＤフリップフロップ３７から出力されるタイミングに基づいて、１ブロック分のアドレスの転送完了を表す検出信号Ａｅｎｄを、Ｄフリップフロップ３８の反転データ出力端子から出力する。
【００７６】
同様に、転送データラッチ回路ブロック４０ａにおいて、第１のＤフリップフロップ４４のリセット端子、及び、Ｄフリップフロップ４５〜４８のセット端子には、アドレスラッチ回路ブロック３０ａから出力される検出信号Ａｅｎｄが供給される。
【００７７】
第１のＤフリップフロップ４４は、検出信号Ａｅｎｄがローレベルに非活性化されているときに、第１の値（ローレベルの「０」）を有するデータを保持し、検出信号Ａｅｎｄがハイレベルに活性化された後に、入力されるシリアルデータＳＩＮをクロック信号ＳＣＫに同期して保持する。
【００７８】
第１のＤフリップフロップ４４の後段に直列接続された（Ｎ＋１）個のＤフリップフロップ４５、・・・、４７は、検出信号Ａｅｎｄがローレベルに非活性化されているときに、第１の値と異なる第２の値（ハイレベルの「１」）を有するデータを保持し、検出信号Ａｅｎｄがハイレベルに活性化された後に、第１のＤフリップフロップ４４から出力されるデータをクロック信号ＳＣＫに同期して順次保持する。
【００７９】
Ｄフリップフロップ４８及びインバーター４３は、第３の転送検出回路を構成している。Ｄフリップフロップ４８は、検出信号Ａｅｎｄがローレベルに非活性化されているときに、第１の値と異なる第２の値（ハイレベルの「１」）を有するデータを保持し、検出信号Ａｅｎｄがハイレベルに活性化された後に、（Ｎ＋１）個のＤフリップフロップ４５、・・・、４７の内の最終段のＤフリップフロップ４７から出力されるデータを、反転クロック信号に同期して保持する。
【００８０】
これにより、第３の転送検出回路は、検出信号Ａｅｎｄがハイレベルに活性化された後に、第１のＤフリップフロップ４４に保持された第１の値を有するデータがＤフリップフロップ４７から出力されるタイミングに基づいて、１ブロック分の転送データの転送完了を表す検出信号Ｄｅｎｄを、Ｄフリップフロップ４８の反転データ出力端子から出力する。
【００８１】
以上説明した実施形態によれば、シリアルデータの転送完了を検出するために、カウンターやその他の複雑な回路を必要としないので、全体の回路規模を小さくしてレイアウト面積を縮小することができる。また、シリアルデータを順次保持する複数のＤフリップフロップを用いてシリアルデータの転送完了を検出するので、誤動作のおそれも小さく、確実にシリアルデータを転送することができる。
【符号の説明】
【００８２】
１、１ａ…半導体集積回路装置、１０…チップセレクト回路、１１…インバーター、１２…Ｄフリップフロップ、１３…遅延回路、１４…ＡＮＤ回路、１５…ＮＡＮＤ回路、１６…デバイスコード一致検出部、２０、２０ａ…オペレーションコードラッチ回路ブロック、２１、２２…ＡＮＤ回路、２３…インバーター、２４〜２８…Ｄフリップフロップ、３０、３０ａ…アドレスラッチ回路ブロック、３１、３２…ＡＮＤ回路、３３…インバーター、３４〜３８…Ｄフリップフロップ、４０、４０ａ…転送データラッチ回路ブロック、４１、４２…ＡＮＤ回路、４３…インバーター、４４〜４８…Ｄフリップフロップ
【図１】
0005935367.tif 000002
【図２】
0005935367.tif 000003
【図３】
0005935367.tif 000004