(57)【特許請求の範囲】
【請求項１】
第１の速度を有するクロックを第２の速度へ調整するための信号を受信することであって、前記第１の速度はゼロであり、前記第２の速度は基準クロック速度であり、前記第１の速度、前記第２の速度および第３の速度は、前記第１の速度が第１の乗数を基準クロック速度で乗算した値に等しく、前記第２の速度が第２の乗数を前記基準クロック速度で乗算した値に等しく、前記第３の速度が第３の乗数を前記基準クロック速度で乗算した値に等しくなるような、前記基準クロック速度に関連する、ことと、
前記信号の受信に応じて前記クロックを前記第１の速度から前記第２の速度へランプさせることと、
前記クロックを、前記基準クロック速度／２に等しい第３のクロック速度から前記第２の速度にディザーアップすることと、
前記第２の速度で前記クロックを動作することと、
を含み、
前記ランプさせることは、前記クロックの周波数を、前記第１の速度と前記第２の速度との間の少なくとも１つの第３の速度へ変更することを含む、
方法。
【請求項２】
前記クロックの周波数を変更することは、前記第１の速度の乗数を変更することを含む、請求項１に記載の方法。
【請求項３】
前記第１の乗数、前記第２の乗数および前記第３の乗数の各々は、独立して、０〜約１０の整数、または、１〜約１０の整数の逆数である、請求項１に記載の方法。
【請求項４】
前記ランプさせることは、前記クロックの周波数を、複数の第３の速度の各々に順次変更することを含む、請求項１に記載の方法。
【請求項５】
前記複数の第３の速度は、乗数１／７、１／６、１／５、１／４、１／３および１／２によって前記第２の速度に関連し、前記第１の速度は、乗数０によって前記第２の速度に関連する、請求項４に記載の方法。
【請求項６】
前記クロックは、前記基準クロックの１０サイクルから１００サイクルまでにおいて、前記第１の速度から前記第２の速度へランプされる、請求項１に記載の方法。
【請求項７】
前記ランプさせることは、前記クロックを、前記基準クロック速度／７から前記基準クロック速度／２にランプアップすることを含む、請求項１に記載の方法。
【請求項８】
第１の速度を有するクロックであって、第２の速度と、前記第１の速度と前記第２の速度との間の少なくとも１つの第３の速度と、に調整することが可能なクロックと、
プロセッサと、を備え、
前記プロセッサは、
第１の速度を有するクロックを第２の速度へ調整するするための信号を受信することであって、前記第１の速度はゼロであり、前記第２の速度は基準クロック速度であり、前記第１の速度、前記第２の速度および第３の速度は、前記第１の速度が第１の乗数を基準クロック速度で乗算した値に等しく、前記第２の速度が第２の乗数を前記基準クロック速度で乗算した値に等しく、前記第３の速度が第３の乗数を前記基準クロック速度で乗算した値に等しくなるような、前記基準クロック速度に関連する、ことと、
前記信号の受信に応じて前記クロックを前記第１の速度から前記第２の速度へランプさせることと、
前記クロックを、前記基準クロック速度／２に等しい第３のクロック速度から前記第２の速度にディザーアップすることと、
前記第２の速度で前記クロックを動作することと、
を行うように構成されており、
前記ランプさせることは、前記クロックの周波数を、前記第１の速度と前記第２の速度との間の前記少なくとも１つの第３の速度へ変更することを含む、
装置。
【請求項９】
前記プロセッサは、前記第１の速度の乗数を変更することによって前記クロックの周波数を変更するように構成されている、請求項８に記載の装置。
【請求項１０】
前記第１の乗数、前記第２の乗数および前記第３の乗数の各々は、独立して、０〜約１０の整数、または、１〜約１０の整数の逆数である、請求項８に記載の装置。
【請求項１１】
前記プロセッサは、前記クロックの周波数を複数の第３の速度の各々に順次変更することによって、ランプさせるように構成されている、請求項８に記載の装置。
【請求項１２】
前記複数の第３の速度は、乗数１／７、１／６、１／５、１／４、１／３および１／２によって前記第２の速度に関連し、前記第１の速度は、乗数０によって前記第２の速度に関連する、請求項１１に記載の装置。
【請求項１３】
前記クロックは、前記基準クロックの１０サイクルから１００サイクルまでにおいて、前記第１の速度から前記第２の速度へランプされる、請求項８に記載の装置。
【請求項１４】
前記プロセッサは、前記クロックを、前記基準クロック速度／７から前記基準クロック速度／２にランプアップするように構成されている、請求項８に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、概して集積回路に関し、より詳細には、集積回路クロックツリーのキャパシタンスから発生するノイズの低減に関する。
【背景技術】
【０００２】
集積回路は、その様々な部品の同期的かつ有効な動作を確保するために、クロック信号を必要とする。典型的には、位相ロックループ（ＰＬＬ）によりクロック信号の同期が得られ、クロックメッシュまたはクロックツリーによって、様々な種類のクロック信号が集積回路の様々な部品へ分配される。高出力および高周波数の観点から、典型的な現代のクロックツリーは、ノイズ問題に対処する必要があり得る。例えば、クロックツリーは、多大なキャパシタンスを生成するので、集積回路の１つ以上の部品の適切な動作と干渉し得るノイズの発生の原因となり得る。係るノイズは、クロックゲーティング（例えば、クロックイネーブル、クロックディセーブリング（clock disabling））およびリセットシーケンシング（例えば、ウォームリセット、スキャンテスト）時において顕著となり得る。
【０００３】
具体的には、クロックグリッド内で消費される電流は、式Ｉ＝ＣＶＦで決定され得る。式中、Ｃはクロックキャパシタンスであり、Ｆは周波数であり、Ｖは電圧である。現在の多くのＣＰＵにおいて知られるように、クロックオフ状態から多重ＧＨｚクロック周波数へ高速に変化することによって、クロック周波数が極めて高速に変化する場合には、ｄＩ／ｄＴが極めて高くなるため、実質的にノイズ発生の原因となる。現在のシリコン中の電圧ノイズの１つのソースは、ダイトゥパッケージ（die-to-package）インダクタンスである。インダクタンスＬ上の電圧は、定義により、Ｖ＝ＬｄＩ／ｄＴに等しい。電圧ノイズは、プロセッサの実行時の速度に影響を与える。
【０００４】
クロックツリー内のノイズ管理のための周知技術では、現在の集積回路デバイス（例えば、コンピュータシステム）における用途には低速であるため、望ましくない。
【発明の概要】
【課題を解決するための手段】
【０００５】
本開示のいくつかの実施形態に係る装置、システムおよび方法は、クロック状態に遷移するときにクロックメッシュに発生するノイズを、クロック信号の増減によって管理し得る。高速かつ複雑なクロック制御挙動を可能にしつつ、クロック周波数の変化速度を低減させることによって、電圧ノイズを低減することができる。係るクロック信号管理を制御および実行する機構は、成長または蒸着などの任意の手段によって、マイクロ回路内に形成され得る。
【０００６】
本開示のいくつかの実施形態に係る装置は、第１の速度を有するクロックと、第１の速度を有するクロックを第２の速度へ調整するための信号を受信し、前記信号の受信に応じて、前記クロックを前記第１の速度から前記第２の速度へランプさせることを行うように構成されたプロセッサと、を備える。ランプさせることは、クロックの周波数を、第１の速度と第２の速度との間の少なくとも１つの第３の速度に変更することを含む。
【０００７】
本開示のいくつかの実施形態に係る方法は、第１の速度を有するクロックを第２の速度へ調整するための信号を受信することと、前記信号の受信に応じて、前記クロックを前記第１の速度から前記第２の速度へランプさせることと、を含む。ランプさせることは、クロックの周波数を、第１の速度と第２の速度との間の少なくとも１つの第３の速度に変更することを含む。
【０００８】
本開示のいくつかの実施形態は、多重計算ユニット、共有キャッシュユニットおよび電力管理ユニットを用いる任意の種類の集積回路において使用され得る。この一例は、汎用マイクロプロセッサである。
【０００９】
本開示の発明を、添付の図面を参照して以下に説明する。図面中、類似の符号は類似の要素を表す。
【図面の簡単な説明】
【００１０】
【図１】本開示のいくつかの実施形態に係るクロック回路を含む集積回路の概略図である。
【図２Ａ】本開示のいくつかの実施形態に係る、図１に示すような１つ以上の回路を含むシリコンダイ／チップを示す図である。
【図２Ｂ】本開示のいくつかの実施形態に係る、製造施設において製造され得る１つ以上のダイ／チップを含むシリコンウェハを示す図である。
【図３Ａ】本開示のいくつかの実施形態に係る、各種クロック信号の波形図である。
【図３Ｂ】本開示のいくつかの実施形態に係る、各種クロック信号の波形図である。
【図３Ｃ】本開示のいくつかの実施形態に係る、各種クロック信号の波形図である。
【図３Ｄ】本開示のいくつかの実施形態に係る、各種クロック信号の波形図である。
【図３Ｅ】本開示のいくつかの実施形態に係る、各種クロック信号の波形図である。
【図４Ａ】本開示のいくつかの実施形態に係る、各種クロック信号の波形図である。
【図４Ｂ】本開示のいくつかの実施形態に係る、各種クロック信号の波形図である。
【図５】本開示のいくつかの実施形態に係る状態機械図である。
【図６】本開示のいくつかの実施形態に係る、クロック信号の管理に関する方法のフローチャートである。
【発明を実施するための形態】
【００１１】
本開示の発明は、様々な改変および代替的形態が可能であるが、そのいくつかの実施形態を例示目的のために図示し、本明細書において詳述する。しかし、本明細書中の特定の実施形態の記載は、本開示の発明を開示の特定の形態に限定することを意図していない。本発明の意図は、添付の特許請求の範囲によって規定されるように、本開示の発明の趣旨および範囲内に含まれる改変例、均等例および代替例の全てを網羅するものであることが理解されるべきである。
【００１２】
本開示のいくつかの実施形態は、集積回路デバイス内のクロックをランプさせることを提供する。これにより、集積回路デバイスのクロックツリーと関連付けられたキャパシタンスから発生するノイズであって、クロックゲーティングおよびリセットシーケンシングに起因して発生するノイズを低減させることができるので、集積回路デバイスの性能が向上する。
【００１３】
ここで、図１を参照すると、本開示のいくつかの実施形態に係るコンピュータシステム１００の構成部品の概略的なブロック図が示されている。コンピュータシステム１００は、集積回路１１０と、メモリデバイス１１５と、を少なくとも含んでよい。集積回路１１０の部品は、限定するものではないが、位相ロックループ（ＰＬＬ）１２０を含んでよい。ＰＬＬ１２０は、クロックＰＬＬＣＬＫを生成および分配する。バッファ１２５がクロック信号をバッファすると、ＰＬＬＣＬＫ＿ＢＵＦ信号が発生し得る。ＣＫＧＥＮ回路（logic）１３０は、ＰＬＬＣＬＫ＿ＢＵＦ信号を受信し、ランプ信号（例えば、ランプＢ１４０およびランプＡ１５０）を生成する。フリップフロップ１４２は、ランプＢ１４０信号を通じてクロックし得る。フリップフロップ１４２は、ＰＬＬＣＬＫの立ち上がりエッジをラッチするためのデータを提供し得る。アクティブローラッチ１５２は、ランプＡ１５０信号を受信し、ランプＡ１５０信号に作用し得る。ラッチ１５２は、ＰＬＬＣＬＫの立ち上がりエッジに基づいて設定および保持するためのデータを提供し得る。ｍｕｘ１５５は、フリップフロップ１４２およびラッチ１５２から受信した信号に作用してもよく、信号を出力してもよい。ＯＲゲート１７０は、ｍｕｘ１５５から出力された信号を受信し得る。また、ＯＲゲート１７０は、テストモードに関連するクロック信号（例えば、ＴＳＴ＿ＣＬＫ１６０）を受信し得る。ＯＲゲート１７０は、ＣＣＬＫ信号を、集積回路１１０のＣＣＬＫメッシュ１８０へ出力する。
【００１４】
ここで、図２Ａを参照すると、いくつかの実施形態では、集積回路１１０は、シリコンダイ／チップ２４０上に存在し得る。シリコンダイ／チップ２４０は、マザーボードまたはコンピュータシステム１００の他の構造内に収容されてもよい。１つ以上の実施形態において、各シリコンダイ／チップ２４０上には、２つ以上の集積回路１１０が存在してもよい。集積回路１１０の様々な実施形態は、様々な電子デバイス内に用いられてもよい。
【００１５】
ここで、図２Ｂを参照すると、いくつかの実施形態によれば、上述したように、集積回路１１０は、シリコンチップ／ダイ２４０に含まれてもよい。シリコンチップ／ダイ２４０は、１つ以上の異なる構成の集積回路１１０を含んでもよい。シリコンチップ／ダイ２４０は、製造施設（または「ファブ」）２９０において、シリコンウェハ２３０上に生成されてもよい。すなわち、シリコンウェハ２３０およびシリコンダイ／チップ２４０は、ファブ２９０の出力または製造物と称されてもよい。シリコンチップ／ダイ２４０は、電子デバイス内で用いられてもよい。
【００１６】
本明細書に記載の回路は、当該技術分野において周知の任意の手段によって、半導体材料上に形成され得る。この形成は、例えば成長もしくは蒸着、または、当該技術分野において周知の他の任意の手段によって行われてもよい。異なる種類のハードウェア記述言語（ＨＤＬ）が、マイクロ回路デバイスの設計および製造のプロセスに用いられ得る。例を挙げると、ＶＨＤＬおよびＶｅｒｉｌｏｇ／Ｖｅｒｉｌｏｇ−ＸＬがある。一実施形態において、ＨＤＬコード（例えば、レジスタ転送レベル（ＲＴＬ）コード／データ）は、ＧＤＳデータ、ＧＤＳＩＩデータなどの生成に用いられ得る。ＧＤＳＩＩデータは、例えば記述ファイルフォーマットであり、半導体製品またはデバイスの３次元モデルを表現する異なる実施形態において用いられ得る。係るモデルは、半導体製品および／またはデバイスを製造する半導体製造施設によって用いら得る。ＧＤＳＩＩデータは、データベースまたは他のプログラム保存構造として保存され得る。このデータは、コンピュータ可読記憶デバイス（例えば、データ記憶ユニット、ＲＡＭ、コンパクトディスク、ＤＶＤ、ソリッドステート記憶装置など）上に保存されてもよく、一実施形態において、本開示の様々な態様を具現化することの可能なデバイスを生成するための製造施設（例えば、マスクワークの使用を通じて）の構成に用いられてもよい。当業者であれば理解するように、このデータは、コンピュータ、プロセッサまたはコントローラ内にプログラムされてもよく、これにより、半導体製品およびデバイスを製造するために、半導体製造施設（またはファブ）の動作を全体的または部分的に制御する。これらのツールは、本明細書に記載される開示の実施形態の構築に用いられ得る。
【００１７】
図３Ａ〜図３Ｅは、様々な状況の波形図である。図３Ａは、ＣＣＬＫを、ＰＬＬＣＬＫ／１０の初期クロック値からＰＬＬＣＬＫ／４へランプさせるための波形を示す図である。ＰＬＬＣＬＫ／４値は、スキャンシフト動作に適切であってよい。図３Ｂは、ＣＣＬＫを、スキャンシフト後に、ＰＬＬＣＬＫ／４からＰＬＬＣＬＫへランプさせるための波形を示す図である。図３Ｃは、ＣＣＬＫを、ＰＬＬＣＬＫからＰＬＬＣＬＫ／４でのスキャンシフトへ直接切り換えるための波形を示す図である。図３Ｄは、ゲータ（gater）がデアサートした場合にＣＣＬＫをランプダウンさせるための波形を示す図である。これにより、集積回路が低電力モードに移行することが可能になる。図３Ｅは、ゲーターがアサートされた場合にＣＣＬＫをランプアップさせるための波形を示す図である。これにより、集積回路が低電力モードを終了することが可能になる。
【００１８】
図３Ｄ〜図３Ｅは、ＣＣＬＫのディザー期間を示している。本明細書中、「ディザー」とは、２つの周波数間のクロックイネーブルサイクルのパターンの使用により、一定期間に亘ってクロックを第１の周波数から第２の周波数へ転換させ、第１の周波数から第２の周波数へランプさせることをいう。中間クロックイネーブルサイクルのパターンは、ランダムであってもよいし、事前にプログラムされていてもよい。例えば、図３Ｄは、（ＰＬＬＣＬＫに等しい）ＣＣＬＫの第１の周波数から（ＰＬＬＣＬＫ／２に等しい）ＣＣＬＫの第２の周波数へのディザーダウンを示している。図３Ｅは、（ＰＬＬＣＬＫ／２に等しい）ＣＣＬＫの第１の周波数から（ＰＬＬＣＬＫに等しい）ＣＣＬＫの第２の周波数へのディザーアップを示している。
【００１９】
クロックディザーは、中期の電流引き込みの平滑化に役立つことができ、これにより、ＰＬＬＣＬＫ／２からＰＬＬＣＬＫへの変更を単一ステップで行った場合に予期されるｄｉ／ｄｔ事象が最小化される。例えば、フル周波数において電流が２Ａであり、ハーフ周波数において１Ａである場合には、４サイクル以上の平均電流を、例えば以下に述べるようなディザーパターンを用いて緩やかにランプさせることができる。この電流ランプによって、電流変化に応答するためのより大きなオフダイコンデンサ時間が得られ、急変からの電圧降下を低減することができる。
【００２０】
図４Ａ〜図４Ｂは、クロックゲーテッドコア（clock gated core）または他の計算ユニットのキャッシュをプローブするために使用することができる波形図である。図４Ａにおいて、例えばＣＰＵコアのクロック制御（ＣｏｒｅＣｌｋＯｎ）がクロックゲーテッド状態に移行しそうになるのと同時に、プローブ要求（ＰｒｂＲｅｑｕｅｓｔ）が生成されてもよい。ＣｏｒｅＣｌｋＯｎ信号をプローブ状態機械へｌｏｗに保持することにより、実際のクロック除去の前にプローブが休止されることが保証される。図示の実施形態では、ＰｒｂＲｅｑｕｅｓｔが発生しているので、ＰｒｏｂｅＡｃｔｉｖｅがｈｉｇｈに設定され、ＭａｓｔｅｒＣｌｏｃｋＥｎａｂｌｅはｌｏｗにならない。プローブが完了（ＰｒｂＲｅｓｐｏｎｓｅがｈｉｇｈに設定され、ＰｒｏｂｅＡｃｔｉｖｅがｌｏｗに設定されることで示される）した後に、ＣｏｒｅＣｌｋＯｎがｌｏｗになり、その後、ＰｒｏｂｅＡｃｔｉｖｅがｌｏｗであるため、ＭａｓｔｅｒＣｌｏｃｋＥｎａｂｌｅがｌｏｗになる。
【００２１】
図４Ｂでは、ＣＰＵコアのロック制御（ＣｏｒｅＣｌｋＯｎ）がクロックゲーテッド状態に移行した後に、プローブが要求される。図示の例において、ＭａｓｔｅｒＣｌｏｃｋＥｎａｂｌｅおよびＣｏｒｅＣｌｋＯｎはｌｏｗに設定される。その結果、プローブ状態機械は、ＰｒｂＲｅｑｕｅｓｔを送るように構成されておらず、その代わりに、ＰｒｏｂｅＡｃｔｉｖｅをｈｉｇｈに設定して、クロックをランプアップするために信号をクロック制御回路に送る。（ＰｒｏｂｅＡｃｔｉｖｅの立ち上がりエッジ後の）クロックがランプアップした後に、ＣｏｒｅＣｌｋＯｎはｈｉｇｈになり、プローブ要求および応答が発生し得る。プローブが完了した後に、クロックを再度オフにすることができる（ＣｏｒｅＣｌｋＯｎをｌｏｗに設定）。
【００２２】
図５は、本開示のいくつかの実施形態に係る状態機械図である。状態４０５において、基準クロック周波数ｎｒｅｆを有するクロックは、オフである。クロック（例えば、ＣｌｋＥｎ＝＝１）をイネーブルするための第１の信号を受信すると、状態４１０に移行し、クロックがｎｒｅｆ／７からｎｒｅｆ／２へランプアップされる。一実施形態において、ランプアップさせることは、７から３へ除数をデクリメントしたときでの１サイクルと、２の除数における１または８サイクルと、を含んでよい。その後、命令取り消し信号が無い場合には、状態４１５に移行し、クロックは、ｎｒｅｆ／２からｎｒｅｆへディザーアップされる。
【００２３】
例えば、ｎｒｅｆ／２はｎｒｅｆと同じとみなされてもよく、クロックサイクルが互いにディセーブルされる。この例を続けると、ｎｒｅｆのクロックイネーブルパターンが１１１１１１１１１１…である（すなわち、各クロックサイクルまたは１００％のクロックサイクルがイネーブルされる）場合には、ｎｒｅｆ／２のクロックイネーブルパターンは、１０１０１０１０１０…となる（すなわち、他のクロックサイクルの各々または約５０％のクロックサイクルがイネーブルされる）。その後、ｎｒｅｆ／２からｎｒｅｆへディザリングアップさせることは、上記の２つのパターン（すなわち、約５０％〜１００％のクロックサイクルがイネーブルされたクロックイネーブルパターン）間のクロックイネーブルパターンを付加することを含み、その後、ディザリングアッププロセスにおいてより多くのサイクルがイネーブルされる。例えば、ディザリングアップさせることは、クロックイネーブルパターン１１０１１１１０１１１１１…の付加を含んでよい。
【００２４】
ディザリングは、所望のプログラムされたサイクル数（例えば、８サイクル）用に行われてもよい。その後、状態４２０に移行し、クロックはｎｒｅｆで動作する。
【００２５】
クロックをディセーブルにするための第２の信号（例えば、ＣｌｋＥｎ＝＝０）を受信すると、状態４２０から状態４２５に移行し、クロックがｎｒｅｆ／２からｎｒｅｆへディザーダウンされる。ｎｒｅｆ／２からｎｒｅｆへディザーダウンすることは、上記のパターン間のクロックイネーブルパターン（すなわち、約５０％〜１００％のクロックサイクルがイネーブルされたクロックイネーブルパターン）を付加することを含んでもよく、ディザリングダウンプロセスにおいて、より少ない数のサイクルが後にイネーブルされる。例えば、ディザリングダウンさせることは、クロックイネーブルパターン０１１１１０１１…の付加を含んでよい。ディザリングは、所望のプログラムされたサイクル数（例えば、８サイクル）用に行われてもよい。その後、状態４３０に移行し、クロックは、ｎｒｅｆ／２からｎｒｅｆ／７へランプダウンされる。一実施形態において、ランプダウンさせることは、２〜７の除数での１サイクルを含んでよく、さらに、除数をインクリメントする。その後、状態４０５に移行し、クロックがディセーブルされる。
【００２６】
クロックをイネーブルするための第１の信号は、状態４３０（例えば、サイクリングと、除数のインクリメントと、の間の時間）において受信されてもよく、その後、状態４１０に移行してもよい。状態４３０から状態４１０に移行すると、７の除数を用いてランプアップを開始してもよいし、状態４３０における除数の最終値に等しい除数を用いて開始してよい。状態４１０においてランプアップさせることが完了した後に、システムは状態４１５に移行し、その後、上述したように状態４２０に移行する。状態４０５から状態４１０への遷移、状態４１０から状態４１５への遷移、および／または、状態４１５から状態４２０への遷移に関連する例示的波形を図３Ｅに示す。
【００２７】
クロックをディスエーブルにするための第２の信号は、例えば、サイクリングと、除数のデクリメントと、の間などのような状態４１０において受信されてもよく、その後、状態４３０に移行してもよい。状態４１０から状態４３０に移行した後に、２の除数を用いてランプダウンを開始してもよいし、状態４１０における除数の最終値に等しい除数を用いて開始してもよい。状態４３０でランプダウンさせることが完了した後、システムは、上述したように状態４０５に移行してよい。
【００２８】
状態４２０において、クロックをウォームリセットするための第３の信号（例えば、ＷａｒｍＲｅｓｅｔ）を受信してもよい。これに応じて、状態４３５に移行してもよい。状態４３５において、クロックがディセーブルされる。その後、状態４４０に移行してもよく、第１の除数を有するスキャンシフトリセットに移行してもよい。システムは、適切な電力の指標を受信するまで状態４４０に留まり、このとき、状態４４５に移行してもよい。状態４２０から状態４３５への遷移、状態４３５から状態４４０への遷移、および／または、状態４４０から状態４４５への遷移に関連する例示的な波形を図３Ｃに示す。状態４４０から状態４４５への遷移に関連する別の例示的波形を図３Ａに示す。状態４４５において、スキャンシフトは、第２の除数にリセットされる。システムは、スキャンシフトが完了するまで状態４４５に留まってよい。このとき、状態４５０に移行してよい。状態４５０において、スキャンシフトが終了し得る。その後、状態４１０に移行してよい。その後、上述したように、状態４１５および４２０（または、状態４３０および４０５）への遷移が行われ得る。状態４４５から状態４５０への遷移、状態４５０から状態４１０への遷移、状態４１０から状態４１５への遷移、および／または、状態４１５から状態４２０への遷移に関連する例示的な波形を図３Ｂに示す。状態４２０から状態４２５への遷移、状態４２５から状態４３０への遷移、および／または、状態４３０から状態４０５への遷移に関連する例示的な波形を図３Ｄに示す。
【００２９】
図６は、本開示のいくつかの実施形態方法５００を示すフローチャートである。方法５００は、５１０にてクロックを第１の速度から第２の速度へ調整するための信号を受信することと、５２０にてクロックを第１の速度から第２の速度へランプさせることと、を含み、ランプさせることは、クロックの周波数を、第１の速度と第２の速度との間の少なくとも１つの第３の速度へ変更することを含む。いくつかの実施形態において、ランプさせることは、クロックの周波数を、複数の第３の速度に順次変化させることを含む。クロックの周波数を変化させることは、第１の速度の乗数を変化させることを含んでよい。
【００３０】
いくつかの実施形態において、第１の速度、第２の速度および第３の速度は、第１の速度が第１の乗数を基準クロック速度で乗算した値に等しく、第２の速度が第２の乗数を基準クロック速度で乗算した値に等しく、第３の速度が第３の乗数を基準クロック速度で乗算した値に等しくなるような、基準クロック速度に関連し得る。一部の実施形態において、第１の乗数、第２の乗数および第３の乗数は、それぞれ独立して、０〜約１０の整数または１〜約１０の整数の逆数である。
【００３１】
方法５００は、５３０にてクロックを第３の速度から第２の速度へディザーすることをさらに含んでもよい。
【００３２】
方法５００は、クロックを、開始クロック速度（例えば、基準クロック速度ｎｒｅｆ）からゼロの最終クロック速度（例えば、クロックをディセーブルにすること）にするために行われてもよい。または、クロックを、ゼロのクロック速度から最終クロック速度（例えば、基準クロック速度ｎｒｅｆ（例えば、クロックのイネーブル））にするための方法５００が行われてもよい。いくつかの実施形態において、クロックは、１０サイクル〜１００サイクルの基準クロックにて第１の速度から第２の速度にされてもよい。これにより、クロック速度の増加と関連付けられたｄＩ／ｄＴ事象を軽減しつつ、クロックを迅速にフルスピードにすることができる。
【００３３】
クロックがイネーブルされると、複数の第３の速度は、乗数１／７、１／６、１／５、１／４、１／３および１／２によって第２の速度に関連してもよく、第１の速度は、乗数０により第２の速度に関連してもよい。
【００３４】
クロックがディセーブルされると、複数の第３の速度は、乗数１／２、１／３、１／４、１／５、１／６および１／７によって第１の速度に関連してもよく、第２の速度は、乗数０により第１の速度に関連してもよい。
【００３５】
開示の発明は、本明細書の教示内容の利益を受ける当業者にとって自明な、異なるが均等な態様で変更および実施することが可能であるため、上述した特定の実施形態は、例示的なものに過ぎない。さらに、以下の特許請求の範囲に記載のもの以外の、本明細書に示された構造または設計の詳細に限定されることを意図していない。よって、上記の特定の実施形態は、改変または変更が可能であり、係る変更例の全ては、開示された発明の趣旨および範囲内に含まれるものであるとみなされることが明らかである。よって、本明細書において求められる保護は、以下の特許請求の範囲に記載の通りである。
【要約】集積回路のクロックツリーにおけるキャパシタンスから発生するノイズの管理に関連する方法、装置および製造技術が提供される。いくつかの実施形態において、方法は、第１の速度を有するクロックを第２の速度へ調整するための信号を受信することと、信号の受信に応じてクロックを第１の速度から第２の速度へランプさせることであって、クロックの周波数を、第１の速度と第２の速度との間の少なくとも１つの第３の速度へ変更することと、を含む。
【選択図】図５【図１】
0005918916.tif 000002
【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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