(57)【特許請求の範囲】
【請求項１】
複数の抵抗素子を直列接続し複数の基準電圧を発生するラダー抵抗と、これらの基準電圧の間から取り出した電圧と入力電圧を比較するコンパレータ回路と、
コンパレータ回路の出力に基づいて、入力電圧付近の基準電圧を選択する選択回路と、
選択された基準電圧を入力電圧と比較し精度良く確定させるための、オフセットキャンセル機能を有した一つの高精度コンパレータ回路と、
高精度コンパレータ回路より出力された信号と選択された基準電圧から、２進符号に変換するエンコーダ回路と、より形成された
ことを特徴とするＡＤ変換回路。
【請求項２】
複数の抵抗素子を直列接続し複数の基準電圧を発生するラダー抵抗と、これらの基準電圧と入力電圧とを入力し、基準電圧に対してオフセットを印加し比較するオフセット付きコンパレータ回路と、
オフセット付きコンパレータ回路の出力に基づいて、入力電圧付近の基準電圧を選択する選択回路と、
選択された基準電圧を入力電圧と比較し精度良く確定させるための、オフセットキャンセル機能を有した一つの高精度コンパレータ回路と、
高精度コンパレータ回路より出力された信号と選択された基準電圧から、２進符号に変換するエンコーダ回路と、より形成された
ことを特徴とするＡＤ変換回路。
【請求項３】
選択された基準電圧に近接する上下の基準電圧をさらに選択し、高精度コンパレータ回路より出力された信号に応じて、上基準電圧と選択された基準電圧間、または選択された基準電圧と下基準電圧間でＡＤ変換して符合化する逐次比較ＡＤ変換回路を備え、符号化した信号を、前記エンコーダ回路にて符号化した信号に下位ビットとして連結し、出力することを特徴とする請求項１または２に記載のＡＤ変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ信号をディジタル信号に変換して出力するＡＤ変換回路に関する。
【背景技術】
【０００２】
近年、ディジタル電気製品では、例えば画像処理の高精細化が進んでおり、ＡＤ変換回路の高解像化、高ビット化、高速化が求められている。また、例えばセンサのアナログフロントエンドで使用されるＡＤ変換回路などでは、さらに低消費電力が求められている。このような高解像化、高ビット化、高速化の要求に対し、従来のＡＤ変換回路では対応が出来難くなっている。
【０００３】
図５は従来の並列型ＡＤ変換回路の一例である。抵抗Ｒを直列接続したラダー抵抗１０１と、ラダー抵抗１０１より出力される基準電圧と入力電圧ＶＩＮとを比較して高低電圧を出力するコンパレータ１０２と、コンパレータ１０２の出力からディジタル量に変換して出力するエンコーダ１０３と、から形成されている。ラダー抵抗１０１にはオペアンプより出力されるリファレンス電圧ＲＥＦが印加され、各抵抗間から、基準電圧が出力される。入力電圧は、変換の対象であるアナログ信号である。
【０００４】
入力電圧に対し、それより低い基準電圧が接続されているコンパレータは、全て高電圧が出力される。それ以上の基準電圧が接続されているコンパレータは低電圧が出力される。このようなコンパレータの出力に対し、エンコーダで符号化され、ディジタル信号が出力される。並列型ＡＤ変換回路は入力電圧ＶＩＮに対し、クロックで同時に各ビットが出力されるので、高速ＡＤ変換に有利である。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−１８８０１２号公報
【特許文献２】特開２０１１−１９３３４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、このようなＡＤ変換回路の精度を向上させるには、コンパレータの精度を良くしなければならない。また、応答速度やオフセットにより誤判定が起きてしまうことも阻害要因である。そしてオフセットを抑えるため、また応答速度を速めるためにコンパレータの面積を広くすると全体の面積が増加し、さらに電流が増加し消費電力が増えてしまうという問題が起こる。Ｎビット符号の信号では、２ｎ−１個のコンパレータが必要とされる。
【０００７】
本発明は、従来のオフセットを有し、応答速度の遅いコンパレータを用いることで、消費電流を抑えることができ、かつ精度の向上したＡＤ変換回路を提供することを課題とする。
【課題を解決するための手段】
【０００８】
本発明は係る課題に鑑みなされたものであり、請求項１の発明は、
複数の抵抗素子を直列接続し複数の基準電圧を発生するラダー抵抗と、これらの基準電圧の間から取り出した電圧と入力電圧を比較するコンパレータ回路と、
コンパレータ回路の出力に基づいて、入力電圧付近の基準電圧を選択する選択回路と、
選択された基準電圧を入力電圧と比較し精度良く確定させるための、オフセットキャンセル機能を有した一つの高精度コンパレータ回路と、
高精度コンパレータ回路より出力された信号と選択された基準電圧から、２進符号に変換するエンコーダ回路と、より形成された
ことを特徴とするＡＤ変換回路としたものである。
【０００９】
本発明の請求項２の発明は、
複数の抵抗素子を直列接続し複数の基準電圧を発生するラダー抵抗と、これらの基準電圧と入力電圧とを入力し、基準電圧に対してオフセットを印加し比較するオフセット付きコンパレータ回路と、
オフセット付きコンパレータ回路の出力に基づいて、入力電圧付近の基準電圧を選択する選択回路と、
選択された基準電圧を入力電圧と比較し精度良く確定させるための、オフセットキャンセル機能を有した一つの高精度コンパレータ回路と、
高精度コンパレータ回路より出力された信号と選択された基準電圧から、２進符号に変換するエンコーダ回路と、より形成された
ことを特徴とするＡＤ変換回路としたものである。
【００１０】
本発明の請求項３の発明は、
選択された基準電圧に近接する上下の基準電圧をさらに選択し、高精度コンパレータ回路より出力された信号に応じて、上基準電圧と選択された基準電圧間、または選択された基準電圧と下基準電圧間でＡＤ変換して符合化する逐次比較ＡＤ変換回路を備え、符号化した信号を、前記エンコーダ回路にて符号化した信号に下位ビットとして連結し、出力することを特徴とする請求項１または２に記載のＡＤ変換回路としたものである。
【発明の効果】
【００１１】
本発明のＡＤ変換回路は、以上のような構成であるので、従来の仕様のサイズ、従来のオフセットを有するコンパレータを用い、従って面積が削減でき、応答速度が遅くても良く、そのため消費電流を抑えることができる、精度の向上したＡＤ変換回路とすることができる。
【００１２】
本発明のＡＤ変換回路は、以上のような構成であるので、高精度のコンパレータはひとつで済み、ラダーに接続されるコンパレータは高精度を必要としないため、面積が削減でき、応答速度も遅くでき、従って消費電流を抑えることができる、精度の向上したＡＤ変換回路とすることができる。
【図面の簡単な説明】
【００１３】
【図１】本発明のＡＤ変換回路の第１の実施の形態を示す説明図である。
【図２】本発明のＡＤ変換回路の第２の実施の形態を示す説明図である。
【図３】本発明のＡＤ変換回路の第３の実施の形態を示す説明図である。
【図４】本発明のＡＤ変換回路の第４の実施の形態を示す説明図である。
【図５】並列型ＡＤ変換回路の従来例を示す説明図である。
【発明を実施するための形態】
【００１４】
以下本発明を実施するための形態につき説明する。図１は、本発明のＡＤ変換回路の第１の実施の形態を示す説明図である。図１で示すように、本実施の形態のＡＤ変換回路は、複数の抵抗素子（Ｒ／２）を直列接続し複数の基準電圧を発生するラダー抵抗１と、これらの基準電圧の間から取り出した電圧と入力電圧ＶＩＮを比較するコンパレータ回路２と、コンパレータ回路２の出力に基づいて、入力電圧ＶＩＮ付近の基準電圧を選択する選択回路３と、選択された基準電圧を入力電圧ＶＩＮと比較し精度良く確定させるための、オフセットキャンセル機能を有した高精度コンパレータ４と、高精度コンパレータ４より出力された信号と選択された基準電圧から、２進符号に変換するエンコーダ回路（図示せず）と、により形成されている。
【００１５】
選択回路３では、コンパレータの出力が高電圧（論理‘１’）となっているものの内、最大の出力Ｌ（基準電圧（Ｌ））と、それに続いている出力が低電圧（論理‘０’）となっているものを２つ（電圧の低い順にＭ、Ｈ。それぞれ基準電圧（Ｍ）、基準電圧（Ｈ））選択し、出力Ｍのコンパレータの基準電圧（Ｍ）を出力するように構成されている。この選択された基準電圧（Ｍ）は、本例では高精度チョッパー型コンパレータとした高精度コンパレータ４に入力している。
【００１６】
高精度コンパレータ４の入力側には、コンデンサＣ１を経由してスイッチＳＷ１が接続され、スイッチＳＷ１の他の端子は、入力電圧ＶＩＮと選択された基準電圧とに切り替えられるように接続されている。また高精度コンパレータの入力は、スイッチＳＷ２を経由して高精度コンパレータの出力に接続している。
【００１７】
このような構成から、以下のようにしてＡＤ変換を行う。まず、高精度コンパレータ４（高精度チョッパー型コンパレータ）のスイッチＳＷ２を接続し、スイッチＳＷ１を入力電圧側に接続し、コンデンサＣ１を入力電圧ＶＩＮ（高精度コンパレータの閾値電圧を減じる）で充電しておく。高精度コンパレータ４の入力には、閾値電位と、コンデンサを介して入力電圧ＶＩＮとが直列に印加され、オフセットキャンセルがなされる。つぎに、スイッチＳＷ２を切り、スイッチＳＷ１を選択された基準電圧側に切り替える。このとき、選択回路では、出力Ｍのコンパレータの基準電圧（Ｍ）が出力されている。そして、高精度コンパレータ４の入力には、コンデンサＣ１に充電された入力電圧ＶＩＮと、選択された基準電圧（Ｍ）との差、Δ＝基準電圧（Ｍ）−ＶＩＮが印加される。高精度コンパレータ４（高精度チョッパー型コンパレータ）の出力は、高精度コンパレータのオフセットが補償され、２進符号高精度コンパレータの極性が負の場合、Δが正の場合、低電圧（論理‘０’）となり、負の場合は高電圧（論理‘１’）となる。正の場合は、基準電圧（Ｍ）を、負の場合は基準電圧（Ｌ）をエンコーダで２進符号に変換する。
【００１８】
このようにして、コンパレータ回路２の精度が従来の程度であっても、高精度コンパレータにより、正確にＡＤ変換した出力が得られる。以下に説明する。
【００１９】
本例のＡＤ変換回路は、ラダー抵抗で発生させた基準電圧と入力電圧とをコンパレータで比較し、基準電圧を選択することが前提である。しかし、基準電圧に対し、それよりも少し高い電圧（オフセット）にしてコンパレータに入力している。本例では、ステップ電圧Δｖの半分（Ｒ／２の抵抗値）としている。したがって入力電圧と比較して、コンパレータの出力が高電圧（論理‘１’）となった場合、コンパレータの誤差（コンパレータ自身の持つオフセットと有限の応答速度からくる検出誤差）をｓとし、ｓ≦Δｖ／２であれば、入力電圧はそのコンパレータの基準電圧以上の値となっている。入力電圧をコンパレータに印加した結果、コンパレータの出力が高電圧（論理‘１’）となっているものの内、最大の出力Ｌ（基準電圧（Ｌ））、それに続いている出力が低電圧（論理‘０’）となっているものを２つ（電圧の低い順にＭ、Ｈ。それぞれ基準電圧（Ｍ）、基準電圧（Ｈ））となったとする。すると、入力電圧ＶＩＮは、基準電圧（Ｌ）＋０．５−ｓから基準電圧（Ｌ）＋１．５＋ｓ（＝基準電圧（Ｍ）＋０．５＋ｓ）の間にあることになる。出力Ｍを選択したのは、コンパレータの出力Ｍが低電圧（論理‘０’）であるが、このコンパレータが誤差を含むので、正確な状態が不明となるためである。特に、状態が変わるコンパレータが、時間的に遅延が存在するので、最大の誤差を含む。そのため、この選択回路で誤差を含んだ基準電圧（Ｍ）を選択し、仮の決定をしておく。これから、基準電圧（Ｍ）と入力電圧とを、高精度コンパレータ４（高精度チョッパー型コンパレータ）で比較し、基準電圧を選択（基準電圧（Ｌ）か基準電圧（Ｍ））することにより、高精度のデータを得られる。すなわち、出力する２進符号信号に対応する仮の基準電圧（Ｍ）を設定し、高精度コンパレータで最小ビットに対応する基準電圧を決定し、１ｂｉｔ補正することができる。このようにして、コンパレータのもつ誤差を含まない出力データを得られる。
【００２０】
図２は、本発明のＡＤ変換回路の第２の実施の形態を示す説明図である。図２で示すように、本例のＡＤ変換回路は、複数の抵抗素子Ｒを直列接続し複数の基準電圧を発生するラダー抵抗１１と、これらの基準電圧と入力電圧とを入力し、基準電圧に対してオフセットを印加し、入力電圧と比較するオフセット付きコンパレータ回路２１と、オフセット付きコンパレータ回路２１の出力に基づいて、入力電圧付近の基準電圧を選択する選択回路３と、選択されたデータを入力電圧と比較し精度良く確定させるための、オフセットキャンセル機能を有した高精度コンパレータ回路４と、高精度コンパレータ回路４より出力された信号と選択された基準電圧から、２進符号に変換するエンコーダ回路（図示せず）と、を有する。
【００２１】
本例は、第１の実施の形態に対し、ラダー抵抗からコンパレータに基準電圧が直接入力し、コンパレータが、意図して与えたオフセット電圧を含んでいることが異なる。したがって選択回路３や、高精度チョッパー型コンパレータとした高精度コンパレータ４の機能は同じである。
【００２２】
本例も第１の実施形態と同様に、オフセット付きコンパレータ回路２１の精度が高くなくとも正確にＡＤ変換した出力が得られる。以下に説明する。
【００２３】
本例のＡＤ変換回路は、ラダー抵抗で発生させた基準電圧と入力電圧とをオフセット付きコンパレータで比較し、基準電圧を選択することが前提である。しかし、本例ではオフセット付きコンパレータで、基準電圧に対し、それよりも少し高い電圧（オフセット）にして比較している。本例でも、オフセットをステップ電圧Δｖの半分（第１の形態例のＲ／２の抵抗にかかる電圧）としている。したがって入力電圧と比較して、オフセット付きコンパレータの出力が高電圧（論理‘１’）となった場合、コンパレータの誤差をｓとし、ｓ≦Δｖ／２であれば、入力電圧はそのオフセット付きコンパレータの基準電圧以上の値となっている。入力電圧をオフセット付きコンパレータに印加した結果、オフセット付きコンパレータの出力が高電圧（論理‘１’）となっているものの内、最大の出力Ｌ（基準電圧（Ｌ））、それに続いている出力が低電圧（論理‘０’）となっているものを２つ（電圧の低い順にＭ、Ｈ。それぞれ基準電圧（Ｍ）、基準電圧（Ｈ））となったとする。すると、入力電圧ＶＩＮは、基準電圧（Ｌ）＋０．５−ｓから基準電圧（Ｌ）＋１．５＋ｓ（＝基準電圧（Ｍ）＋０．５＋ｓ）の間にあることになる。出力Ｍを選択したのは、オフセット付きコンパレータの出力Ｍが低電圧（論理‘０’）であるが、このオフセット付きコンパレータが誤差を含むので、正確な状態が不明となるためである。特に、状態が変わるオフセット付きコンパレータが、時間的に遅延が存在するので、最大の誤差を含む。そのため、この選択回路で誤差を含んだ基準電圧（Ｍ）を選択し、仮の決定をしておく。これから、基準電圧（Ｍ）と入力電圧とを、高精度コンパレータ４（高精度チョッパー型コンパレータ）で比較し、基準電圧を選択（基準電圧（Ｌ）か基準電圧（Ｍ））することにより、高精度のデータを得られる。すなわち、出力する２進符号信号に対応する仮の基準電圧（Ｍ）を設定し、高精度コンパレータで最小ビットに対応する基準電圧を決定し、
１ｂｉｔ補正することができる。このようにして、誤差を含まない出力データを得られる。
【００２４】
図３は、本発明のＡＤ変換回路の第３の実施の形態を示すブロック図である。本例は、第１の実施の形態、第２の実施の形態に対し、逐次比較ＡＤ変換回路を接続したＡＤ変換回路である。図で、ラダー抵抗１２と、コンパレータ回路２２と、セレクタ回路３２は、第１の実施の形態、第２の実施の形態と同様の構成である。１ｂｉｔ補正回路は、高精度コンパレータと同様の構成であるが逐次比較型ＡＤＣの回路の一部を利用して、兼用している。第１の実施の形態、第２の実施の形態では、セレクタ回路で基準電圧Ｍを選択したが、本例では選択された基準電圧Ｍに近接する上下の基準電圧Ｈ、Ｌをさらに選択している。そして、逐次比較型ＡＤＣの回路の一部を形成する高精度コンパレータ回路より出力された信号に応じて、上基準電圧Ｈと選択された基準電圧Ｍ間、または選択された基準電圧Ｍと下基準電圧Ｌ間で逐次比較して符合化する逐次比較ＡＤ変換回路を備え、符号化した信号（Ｓｂｉｔ）を、前記エンコーダ回路にて符号化した信号（Ｆｂｉｔ）に下位ビットとして連結し、出力する。高精度コンパレータ回路より出力された、基準電圧と入力電圧を比較した結果を基に、入力電圧が、基準電圧Ｍと基準電圧Ｌ間にあれば、基準電圧Ｍと基準電圧Ｌ間で、基準電圧Ｈと基準電圧Ｍ間にあれば、基準電圧Ｈと基準電圧Ｍ間で、ＡＤ変換して符合化する。
【００２５】
図４は、第４の実施の形態を示す説明図である。第３の実施の形態の具体的な例を示しいる。ラダー抵抗１２と、コンパレータ回路２２と、セレクタ回路３２は、第２の実施形態と同様の構成で、セレクタ回路３２では基準電圧Ｍ、さらに、低い基準電圧Ｌ、高い基準電圧Ｈを選択している。高精度コンパレータとして逐次比較ＡＤＣの部分と兼用するため、逐次比較ＡＤＣの差動型のチョッパーを使用している。差動型チョッパーの入力側には、コンデンサ６４Ｃが接続され、コンデンサ６４Ｃを経由してスイッチＳＷ１０が接続され、スイッチＳＷ１０の他の端子は、入力電圧ＶＩＮと選択された基準電圧Ｍとに切り替えられるように接続されている。コンデンサ６４Ｃは求める精度により任意に決められる。また差動型チョッパーの入力は、スイッチＳＷ１１を経由して差動型チョッパーの出力に接続している。差動型チョッパーの他の入力側には、他の出力側との間にスイッチＳＷ１２が設けられている。他の入力側には、さらに、逐次比較ＡＤＣ回路のＤＡ変換回路が接続されている。スイッチＳＷ１０とスイッチＳＷ１１とは、第１の実施の形態、第２の実施の形態と同様にして、差動型チョッパーのオフセットをキャンセルして基準電圧Ｍと入力電圧Ｍとの差をとり、その差を出力し、補正している。すなわち、出力する２進符号信号に対応する仮の基準電圧（Ｍ）を設定し、差動型チョッパーで最小ビットに対応する基準電圧を決定し、１ｂｉｔ補正することになる。決定された基準電圧をもとに、エンコーダで２進符号信号を出力する。このようにして、コンパレータのもつ誤差を含まない出力データを得られる。
【００２６】
具体的には、ＳＷ１１をＯＮ、ＳＷ１０を入力電圧ＶＩＮ側にＯＮとし、コンデンサ６４Ｃを充電する。次にＳＷ１１をＯＦＦ、ＳＷ１０を基準電圧Ｍ側に切り替え、入力電圧との差を出力し、基準電圧を決定し、エンコーダで２進符号信号を出力する。
【００２７】
つぎに、入力電圧と決定された基準電圧から、逐次比較ＡＤＣ回路で、２進符号に変換する。このため、決定された基準電圧が基準電圧Ｌの場合、入力電圧がＬとＭの間、また基準電圧がＭの場合、入力電圧がＨとＭの間にある。これにしたがって、逐次比較ＡＤ回路のＤＣ変換回路で、ＬとＭの間、またはＨとＭの間のスイッチを切り替えることで、変換する。この切り替えとその順を図４に示した。ＳＷ１２をＯＮにして、コンデンサＣ〜３２Ｃを基準電圧Ｍ（閾値電圧分を除く）で充電する。そしてＳＷ１０を入力電圧側に切り替える。その後、スイッチＳＷ６Ｂ〜ＳＷ１Ｂを基準電圧Ｍと、基準電圧Ｌまたは基準電圧Ｈに切り替え変換する。この後の変換は、従来の逐次比較ＡＤＣ回路と同様にして実
行すればよい。
【００２８】
なお、本発明の実施の形態で、選択するコンパレータを、コンパレータの出力が高電圧（論理‘１’）となっているものの内、最大の出力Ｈ（基準電圧（Ｈ））と、それに続いている出力が低電圧（論理‘０’）となっているものを２つ（電圧の低い順にＭ、Ｌ。それぞれ基準電圧（Ｍ）、基準電圧（Ｌ））選択し、出力Ｍのコンパレータの基準電圧（Ｍ）を出力するように構成されている。このような構成は、入力電圧を印加する前、あるいは入力電圧を変える直前に、デフォルトとして０電圧または、最低電圧とした場合、好ましく利用できる。これは、特に、状態が変わるコンパレータが、時間的に遅延が大きいので、最大の誤差を含む。そのため、このように選択するのが好ましい。したがって、デフォルトとして入力電圧をリファレンス電圧、または高電圧とした場合は、コンパレータの出力が低電圧（論理‘０’）となっているものの内、最小の出力Ｈ（基準電圧（Ｈ））と、それに続いている出力が高電圧（論理‘１’）となっているものを２つ（電圧の高い順にＭ、Ｌ。それぞれ基準電圧（Ｍ）、基準電圧（Ｌ））選択し、出力Ｍのコンパレータの基準電圧（Ｍ）を出力するように構成するのが好ましい。
【００２９】
本発明は以上のような構成、および作用を有するから、従来の仕様の面積、従来のオフセットを有するコンパレータを用い、従って面積が削減でき、応答速度が遅くても良く、そのため消費電流を抑えることができる、精度の向上したＡＤ変換回路とすることができる。
【符号の説明】
【００３０】
１、１１，１２・・・ラダー抵抗
２、２２・・・コンパレータ回路
２１・・・オフセット付きコンパレータ回路
３、３２・・・選択回路
４・・・高精度コンパレータ回路
【図１】
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【図２】
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【図４】
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【図５】
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【図３】
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