(57)【特許請求の範囲】
【請求項１】
ドリフト層となる第１導電型半導体基板の一方の主面の表層に配置される第２導電型フローティング領域と、
前記第１導電型半導体基板の表面から所定の深さに到達する複数のトレンチと、
平行パターンに配置された複数の前記トレンチ間に挟まれる前記第１導電型半導体基板の表層に形成され、前記トレンチによって前記第２導電型フローティング領域と分離された第２導電型ベース領域と、
前記第２導電型ベース領域の表層に形成され、前記トレンチに沿って接する第１導電型エミッタ領域と、
前記第２導電型ベース領域および前記第１導電型エミッタ領域に接し、かつ層間絶縁膜を介して前記第２導電型フローティング領域を覆うエミッタ電極と、
を備え、
前記トレンチの内部には、絶縁膜で囲まれる空洞を挟んで、かつ前記トレンチの両側壁に沿って互いに離して形成された導電性ポリシリコン第１電極および導電性ポリシリコン第２電極を有し、
前記空洞の全体が前記導電性ポリシリコン第１電極と前記導電性ポリシリコン第２電極との間に挟まれており、
前記導電性ポリシリコン第１電極および前記導電性ポリシリコン第２電極は、それぞれ異なる電極に接続されていることを特徴とするトレンチゲートＭＯＳ型半導体装置。
【請求項２】
前記層間絶縁膜がＢＰＳＧまたはＰＳＧであり、前記絶縁膜がＨＴＯまたはＴＥＯＳ酸化膜であることを特徴とする請求項１記載のトレンチゲートＭＯＳ型半導体装置。
【請求項３】
前記導電性ポリシリコン第１電極がゲート電極に接続され、前記導電性ポリシリコン第２電極が前記エミッタ電極に接続されることを特徴とする請求項１記載のトレンチゲートＭＯＳ型半導体装置。
【請求項４】
前記第１導電型半導体基板の他方の主面には、表層に配置されるｐ型コレクタ層を介してコレクタ電極を備えることを特徴とする請求項１記載のトレンチゲートＭＯＳ型半導体装置。
【請求項５】
ＩＧＢＴであることを特徴とする請求項１記載のトレンチゲートＭＯＳ型半導体装置。
【請求項６】
ドリフト層となる第１導電型半導体基板の一方の主面の表層に配置される第２導電型フローティング領域と、前記第１導電型半導体基板の表面から所定の深さに到達する複数のトレンチと、平行パターンに配置された複数の前記トレンチ間に挟まれる前記第１導電型半導体基板の表層に形成され、前記トレンチによって前記第２導電型フローティング領域と分離された第２導電型ベース領域と、前記第２導電型ベース領域の表層に形成され、前記トレンチに沿って接する第１導電型エミッタ領域と、前記第２導電型ベース領域および前記第１導電型エミッタ領域に接し、かつ層間絶縁膜を介して前記第２導電型フローティング領域を覆うエミッタ電極と、を備えたトレンチゲートＭＯＳ型半導体装置の製造方法であって、
前記第１導電型半導体基板の表面から所定の深さの前記トレンチを形成する第１工程と、
前記トレンチ内に、前記トレンチの一方の側壁に沿った導電性ポリシリコン第１電極と、他方の側壁に沿った導電性ポリシリコン第２電極とを形成する第２工程と、
前記導電性ポリシリコン第１電極と前記導電性ポリシリコン第２電極との間に、シランガスを含む反応ガスを用いて高温または低温ＣＶＤ法により内部に空洞を含むように絶縁膜を形成する第３工程と、
を含み、
前記第３工程では、前記空洞の全体が前記導電性ポリシリコン第１電極と前記導電性ポリシリコン第２電極との間に挟まれるように、前記絶縁膜を形成することを特徴とするトレンチゲートＭＯＳ型半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力変換装置などに使用されるトレンチゲートＭＯＳ型半導体装置およびその製造方法に関し、特にはトレンチゲート構造の絶縁ゲート型バイポーラトランジスタに関する。
【背景技術】
【０００２】
電力変換装置の低消費電力化が進む中で、特に、その中でも中心的な役割を果たすパワーデバイスへの低消費電力化に対する期待は大きい。そのパワーデバイスの中でも、伝導度変調効果により低オン電圧を達成でき、また電圧駆動のためゲート制御が容易である絶縁ゲート型バイポーラトランジスタ（以降ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒとする）の使用は定着してきている。
【０００３】
このＩＧＢＴのゲート構造としては、プレーナゲート構造とトレンチゲート構造が知られている。プレーナゲート構造はウエハ表面に沿ってゲート酸化膜を介して平面状に形成される導電性ポリシリコン電極（以降、単にポリシリコン電極と記すこともある）などをゲート電極とする構造である。トレンチゲート構造は、ウエハ表面から深さ方向に垂直な方向に掘られたトレンチ内部にゲート酸化膜を介して埋設されるポリシリコン電極などをゲート電極とする構造である。
【０００４】
トレンチゲート構造を有するＩＧＢＴ（以降トレンチゲート型ＩＧＢＴ）は、オン時に、トレンチ側壁面に沿ったｐ型ベース領域に電流の通路となるチャネルが形成される構造を有する。このため、トレンチゲート型ＩＧＢＴは、トレンチ間隔を狭くすることなどにより、比較的容易にチャネル密度を高くすることができる。チャネルの高密度化は、オン電圧のいっそうの低減を可能にするため、近年トレンチゲート構造を適用したＩＧＢＴが増えつつある。
【０００５】
このトレンチゲート型ＩＧＢＴのオン電圧をさらに低減するためにさまざまな改善方法が提案されている。例えば、下記特許文献１に記載されている注入促進型絶縁ゲートトランジスタ（ＩＥＧＴ：Ｉｎｊｅｃｔｉｏｎ  Ｅｎｈａｎｃｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）がある。このＩＥＧＴはダイオードのオン電圧に近い限界の特性を有するとされている。
【０００６】
このＩＥＧＴデバイスの構造の特徴は、ｎ+型エミッタ領域およびｐ型ベース領域の一部表面を絶縁膜で被覆することにより、エミッタ電極が電気的にコンタクト（接触）しない領域（以降ｐ型フローティング領域）を有することである。このＩＥＧＴでは、オン時に、コレクタから注入された正孔は、エミッタ電極に対して電気的に絶縁されたｐ型フローティング領域の下側（ドリフト層側）において、エミッタ電極に排出され難いために蓄積し易い。その結果、ＩＥＧＴのｎ型のドリフト層のキャリア濃度分布はダイオードのキャリア濃度分布近くまでになり、通常のトレンチゲート型ＩＧＢＴのオン電圧よりも低くできる。
【０００７】
一方、パワーデバイスには低オン電圧以外に高速スイッチング特性も要求されており、この特性の改善も重要な課題となっている。ところが、トレンチゲート型ＩＧＢＴおよびＩＥＧＴでは、低オン電圧にするためにトレンチ構造を高密度化すればするほど、ゲート容量が大きくなり、スイッチング特性は低下することが問題となる。すなわち、トレンチゲート型ＩＧＢＴでは、オンオフ動作時にはそれぞれゲート−エミッタ間およびゲート−コレクタ間容量に充放電する必要があるので、ゲート容量が大きくなると充放電時間が増加してスイッチング特性が低下するのである。また、スイッチング特性の低下はスイッチング損失の増加を意味する。また、パワーデバイスのトータルの発生損失は、オン電圧で決まる定常損失とオンオフ動作時に発生するスイッチング損失との和であるので、トータルの発生損失の低減には、オン電圧と共にスイッチング損失の低減、すなわちゲート容量も低減することが重要である。
【０００８】
しかしながら、ＩＥＧＴでは、ゲート容量はほとんどゲート−コレクタ間容量（ミラー容量）となるため、ターンオン損失の増大を招くという問題がある。このミラー容量に関しては、通常のトレンチゲート型構造のＩＧＢＴがターンオンする際には、ゲート電圧を上げていくと、まず、ゲート−エミッタ間容量が充電され、次にゲート−コレクタ間容量（ミラー容量）が充電される。しかし、ＩＥＧＴでは、ｐ型フローティング領域部分を有するのでゲート容量はほとんどゲート−コレクタ間容量（ミラー容量）となる。
【０００９】
このようなＩＧＢＴのスイッチング損失の低減に関する公知文献には以下のものがある。図３は、図４のＢ１−Ｂ２線における断面構造を示す要部断面図である。図４は、従来のｐ型フローティング領域を有するトレンチゲート型ＩＧＢＴのポリシリコンゲート電極を示す要部平面図である。図３（例えば、下記特許文献２の図１に相当）には、ストライプ状の平面パターンで配置されたトレンチを有する従来のｎチャネルトレンチゲート型ＩＧＢＴ１００の要部断面構造を示す。
【００１０】
図３に示すＩＧＢＴ１００では、隣り合うトレンチ１１０間に挟まれるｐ型ベース領域１０３およびこのｐ型ベース領域１０３内に選択的に形成されるｎ+型エミッタ領域１０４を有する活性領域１１２と、ｐ型ベース領域１０３内にｎ+型エミッタ領域１０４を有しないｐ型フローティング領域１１１とを備えるＩＥＧＴ構造を特徴としている。トレンチ１１０は、このｎ+型エミッタ領域１０４の表面からｐ型ベース領域１０３を貫通してｎ-型のドリフト層１０２に達する深さを有する。トレンチ１１０内部にはゲート酸化膜１０５を介してポリシリコン電極からなるゲート電極１０６（斜線ハッチング）が充填されている。ゲート電極１０６の上部を層間絶縁膜１０７が覆うことにより、さらにその上を覆うエミッタ電極１０８に対して絶縁を保持する。ｎ-型のドリフト層１０２はｐ+型基板１０１のおもて面上にエピタキシャル成長により形成され、ｐ+型基板１０１の裏面にはコレクタ電極１０９が形成される。
【００１１】
このため、ｐ型フローティング領域１１１の下側近傍では、オン時に正孔がエミッタ電極１０８に吐き出され難くなって蓄積するようになる。その結果、前述のように、ｎ-型のドリフト層１０２中のキャリア濃度分布がダイオードのキャリア濃度分布に近くなり、オン電圧を低減させる効果を奏する（例えば、下記特許文献２参照。）。
【００１２】
この下記特許文献２の構造と下記特許文献１の構造に共通することとして、下記非特許文献１には、ターンオン特性に改善の余地があることが報告されている。
【００１３】
また、下記特許文献３には、下記特許文献１と下記特許文献２に記載のＩＧＢＴ（ＩＥＧＴ）のターンオン特性をさらに改良する構造が示されている。図５は、従来のトレンチゲート型ＩＧＢＴの要部断面図である。図５は、下記特許文献３の図１に相当する。すなわち、図５のトレンチ２１５内部に充填されたポリシリコン電極が一つではなく、トレンチ２１５側壁に沿ってトレンチ中央部分で二つのポリシリコン電極２２２ａ、２２２ｂに分割された構造となっている。この分割されたポリシリコン電極２２２ａ、２２２ｂのうち、ｎ+型エミッタ領域２１９とｐ型ベース領域２１７を有する側（活性領域２１０側）の分割ポリシリコン電極２２２ａのみを有効なゲート電極とし、ｐ型フローティング領域２２０側の分割ポリシリコン電極２２２ｂはゲート電極ではなくエミッタ電極２２４に接続する構造となっている。
【００１４】
さらに、下記特許文献３には、このようなポリシリコン電極を分割する方法についても開示されている。すなわち、まず、トレンチ２１５内を完全に充填しない程度の厚さのポリシリコン電極を形成する。基板表面のポリシリコン電極を残した状態で酸化膜をマスクに用いてトレンチ底部のポリシリコン電極をエッチングし両側壁に分離された分割ポリシリコン電極２２２ａ、２２２ｂとする。さらにトレンチ２１５内の分割ポリシリコン電極２２２ａ、２２２ｂ間をシリコン酸化膜２２３等で充填して両側壁の分割ポリシリコン電極２２２ａ、２２２ｂを相互に絶縁構造にした後に、基板表面のポリシリコン電極との引き出し部を形成する方法である。符号２１２はコレクタ電極、２１３はコレクタ層、２１４はドリフト層、２１６はゲート酸化膜、２２５は層間絶縁膜である。
【００１５】
またさらに、信頼性の高いトレンチゲート構造の半導体装置とするために、トレンチに埋設されたゲート電極が底部のゲート絶縁膜、上部の層間絶縁膜、両側壁を電極膜で囲まれた空洞を有する構造に関する記述がある（例えば、下記特許文献４参照。）。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開平５−２４３５６１号公報（図１０１）
【特許文献２】特開２００１−３０８３２７号公報（図１）
【特許文献３】米国特許第６８１５７６９号明細書（図１）
【特許文献４】特開２００５−２４３９３２号公報（図１、段落００１２）
【非特許文献】
【００１７】
【非特許文献１】Ｍ．Ｙａｍａｇｕｃｈｉ他，"ＩＥＧＴ  Ｄｅｓｉｇｎ  Ｃｒｉｔｅｒｉｏｎ  ｆｏｒ  Ｒｅｄｕｃｉｎｇ  ＥＭＩ  Ｎｏｉｓｅ"，ｉｎ  Ｐｒｏｃ．ＩＳＰＳＤ'２００４  ｐｐ．１１５−１１８，２００４（要約）
【発明の概要】
【発明が解決しようとする課題】
【００１８】
前述した特許文献３の記載にあるように、トレンチ２１５内に分割ポリシリコン電極２２２ａ、２２２ｂを形成する方法では、分割ポリシリコン電極２２２ａ、２２２ｂの間に、絶縁のためのシリコン酸化膜２２３を充填する方法が示されている。しかしながら、分割ポリシリコン電極２２２ａ、２２２ｂとその間に挟まれたシリコン酸化膜２２３との熱膨張係数の違いから、製造プロセス中に受ける熱履歴により、充填されたシリコン酸化膜２２３および分割ポリシリコン電極２２２ａ、２２２ｂには繰り返し圧縮、引っ張り応力が加わる。その結果、ゲート特性の劣化、あるいはシリコン酸化膜２２３または分割ポリシリコン電極２２２ａ、２２２ｂやシリコン基板にまでクラックが発生しリーク電流が増大するおそれがある。さらに、分割ポリシリコン電極２２２ａ、２２２ｂに挟まれるシリコン酸化膜２２３（絶縁膜）によりターンオン時にゲート容量が増大し、スイッチング特性が低下するという問題も生じる。
【００１９】
このような応力の発生によるクラックや特性低下の問題に関して、上記特許文献４に記載のトレンチゲート型のＭＯＳＦＥＴでは、分割ゲート電極の間に空洞を設ける構造とすることにより、前述のような熱履歴による応力発生を抑制し、ゲート容量も小さく抑えることの記述がある。上記特許文献４に記載のように、ポリシリコン電極が単に二分割されるだけの構造では分割されたポリシリコン電極間の絶縁は全く問題にならない。しかしながら、分割したポリシリコン電極の一方をゲート電極、他方をエミッタ電極に分離して接続する構造の場合、単に空洞を設けるだけでは両ポリシリコン電極間の絶縁が不十分となることがある。
【００２０】
本発明は、このような課題を解決するために成されたものである。本発明の目的は、トレンチ内部に、それぞれ異なる電極に接続される分割ポリシリコン電極間の絶縁の確保と応力を低減するとともに、絶縁膜によるゲート容量の増加を抑制することができるトレンチゲートＭＯＳ型半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００２１】
本発明は前記目的を達成するために、ドリフト層となるｎ型半導体基板の一方の主面の表層に配置される複数のｐ型フローティング領域と、前記ｎ型半導体基板の表面から前記ｐ型フローティング領域の底面近傍に到達する深さのトレンチをそれぞれ備え、前記ｐ型フローティング領域の表面には層間絶縁膜を介して覆うエミッタ電極を有し、平行パターンに配置された複数の前記トレンチ間に挟まれる前記ｎ型半導体基板の表層に前記トレンチの深さより浅いｐ型ベース領域を有し、該ｐ型ベース領域の表層には前記トレンチに沿って接するｎ型エミッタ領域を有するとともに、前記エミッタ電極が前記ｐ型ベース領域の表面と前記ｎ型エミッタ領域の表面とに共通に接触し、前記トレンチ内部には、絶縁膜で囲まれる空洞を挟んで前記トレンチの両側壁に沿った領域に二分割される導電性ポリシリコン第１電極と導電性ポリシリコン第２電極を有しそれぞれ異なる電極に接続されているトレンチゲートＭＯＳ型半導体装置とする。前記空洞の全体が前記導電性ポリシリコン第１電極と前記導電性ポリシリコン第２電極との間に挟まれている。前記層間絶縁膜がＢＰＳＧ（Ｂｏｒｏ  Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜またはＰＳＧ（Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜であり、前記絶縁膜がＨＴＯ（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）またはＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｈｙｌ  ＯｒｔｈｏＳｉｌｉｃａｔｅ）であることが好ましい。前記導電性ポリシリコン第１電極がゲート電極に接続され、前記導電性ポリシリコン第２電極が前記エミッタ電極に接続されることが好適である。前記ドリフト層の他方の主面には、表層に配置されるｐ型コレクタ層を介してコレクタ電極を備える。前記トレンチゲートＭＯＳ型半導体装置がＩＧＢＴであることが望ましい。
【００２２】
また、本発明の前記目的は、トレンチ内に前記トレンチの一方の側壁に沿った導電性ポリシリコン第１電極と他方の側壁に沿った導電性ポリシリコン第２電極とを形成した後、前記導電性ポリシリコン第１電極と前記導電性ポリシリコン第２電極との間に、シランガスを含む反応ガスを用いて高温または低温ＣＶＤ法により空洞を内部に含んだシリコン酸化膜を形成する工程を有するトレンチゲートＭＯＳ型半導体装置の製造方法とすることによっても達成される。このとき、前記空洞の全体が前記導電性ポリシリコン第１電極と前記導電性ポリシリコン第２電極との間に挟まれるように、前記絶縁膜を形成する。
【発明の効果】
【００２３】
本発明によれば、トレンチ内部で、それぞれ異なる電極に接続される分割ポリシリコン電極の間の絶縁を確保しつつ応力を低減するとともに、絶縁膜によるゲート容量の増加を抑制するトレンチゲートＭＯＳ型半導体装置およびその製造方法を提供することができる。
【図面の簡単な説明】
【００２４】
【図１】図１は、図２のＡ１−Ａ２線における断面構造を拡大して示す要部断面図である。
【図２】図２は、本発明の実施例１にかかるトレンチゲート型ＩＧＢＴの平面レイアウトを示す要部平面図である。
【図３】図３は、図４のＢ１−Ｂ２線における断面構造を示す要部断面図である。
【図４】図４は、従来のｐ型フローティング領域を有するトレンチゲート型ＩＧＢＴのポリシリコンゲート電極を示す要部平面図である。
【図５】図５は、従来のトレンチゲート型ＩＧＢＴの要部断面図である。
【図６】図６は、本発明の実施例１にかかるトレンチゲート型ＩＧＢＴの製造方法を説明するための要部断面図である（その１）。
【図７】図７は、本発明の実施例１にかかるトレンチゲート型ＩＧＢＴの製造方法を説明するための要部断面図である（その２）。
【図８】図８は、本発明の実施例１にかかるトレンチゲート型ＩＧＢＴの製造方法を説明するための要部断面図である（その３）。
【図９】図９は、本発明の実施例１にかかるトレンチゲート型ＩＧＢＴの製造方法を説明するための要部断面図である（その４）。
【図１０】図１０は、本発明の実施例１にかかるトレンチゲート型ＩＧＢＴの製造方法を説明するための要部断面図である（その５）。
【図１１】図１１は、本発明の実施例１にかかるトレンチゲート型ＩＧＢＴの製造方法を説明するための要部断面図である（その６）。
【発明を実施するための形態】
【００２５】
以下、本発明のトレンチゲートＭＯＳ型半導体装置およびその製造方法にかかる実施例について、図面を参照して詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれ相対的に不純物濃度が高いまたは低いことを意味する。なお、以下の実施例の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、実施例で説明される添付図面は、見易くまたは理解し易くするために正確なスケール、寸法比で描かれていない。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。また、本明細書では、ミラー指数の表記において、"−"はその直後の指数につくバーを意味しており、指数の前に"−"を付けることで負の指数を表している。
【実施例１】
【００２６】
本発明にかかるトレンチゲート型ＩＧＢＴ構造について、図１、図２を参照して説明する。
【００２７】
図２は、本発明の実施例１にかかるトレンチゲート型ＩＧＢＴの平面レイアウトを示す要部平面図である。図２には、本発明の実施例１にかかるトレンチゲート型ＩＧＢＴの分割されたポリシリコン電極２１およびコンタクト部を示す。また図２には、斜線で示すストライプ状平面パターンの平行部分のトレンチ１５間に挟まれる活性領域１０と、環状のトレンチ１５に取り囲まれるｐ型フローティング領域１６と、これらの外周に設けられるゲートランナー層３０と、を含む部分を上部から俯瞰した平面図を示す。図１は、図２のＡ１−Ａ２線における断面構造を拡大して示す要部断面図である。本発明の実施例１にかかるトレンチゲート型ＩＧＢＴは、分割されたポリシリコン電極２１、２２をトレンチ１５の内部に有するトレンチゲート構造と、エミッタ電極２４に電気的にコンタクトしないｐ型フローティング領域１６と、を備える。
【００２８】
具体的には、図１に示すように、活性領域１０内のシリコン基板にはｐ型ベース領域１７（およびｐ+型コンタクト領域１８）と、トレンチ１５に沿った表面層にｎ+型エミッタ領域１９と、が設けられ、この両表面にエミッタ電極２４が層間絶縁膜２５に形成されたエミッタコンタクト開口部２７を通して共通に接触する。
【００２９】
環状のトレンチ１５内には、斜線ハッチングで示されゲート電極に接続される活性領域１０側のポリシリコンゲート電極２１と、エミッタ電極２４に接続されるｐ型フローティング領域１６側のポリシリコンエミッタ電極２２とが、分離分割されてなり、それぞれゲート絶縁膜２０を介してトレンチ１５の側壁に沿って設けられている。このトレンチ１５内で分離分割されたポリシリコンゲート電極２１とポリシリコンエミッタ電極２２との間にはＨＴＯ酸化膜２３が形成される。このＨＴＯ酸化膜２３はトレンチ１５上部の開口部の近傍で内部に空洞２６を残して閉じられる。このようにトレンチ１５内のＨＴＯ酸化膜２３内に空洞２６が封じ込められていることが本発明にかかるトレンチゲート型ＩＧＢＴの特徴である。ＨＴＯ酸化膜２３は低温ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：化学気相成長）酸化膜でもよい。空洞２６の長さはトレンチ１５内に形成された２つのポリシリコン電極２１、２２の基板に垂直方向の長さよりも短く、空洞２６の全体がポリシリコンゲート電極２１とポリシリコンエミッタ電極２２との間に挟まれている。また、空洞２６の最大幅はポリシリコンゲート電極２１とポリシリコンエミッタ電極２２のそれぞれのゲート絶縁膜２０との境界間の距離の１／４以上が望ましい。その理由は、トレンチ１５内部にある２つのポリシリコン電極２１、２２の絶縁耐圧を確保しつつクラックの抑制効果を得るためである。
【００３０】
本発明はこのように、トレンチ１５内のポリシリコンゲート電極２１、ポリシリコンエミッタ電極２２の間に、ＨＴＯ酸化膜２３を介して空洞２６を設けることにより、ゲート容量を低減し、スイッチング特性の低下を抑え、スイッチング損失を小さくすることができる。さらに、トレンチ１５内に、それぞれ異なる電極に接続され同電位にされる分離分割されたポリシリコンゲート電極２１、ポリシリコンエミッタ電極２２を有していても、両者の間にはＨＴＯ酸化膜２３が設けられているので、確実に絶縁を保持することができる。さらに、ＨＴＯ酸化膜２３中の空洞２６が応力を吸収するので、酸化膜とポリシリコンまたはシリコン基板間の熱膨張係数差に起因して発生する応力を低減または緩和する効果を有する。
【００３１】
またさらに、本発明にかかるトレンチゲート型ＩＧＢＴによれば、ｐ型ベース領域１７よりも低濃度で、トレンチ１５よりも深いｐ型フローティング領域１６を有しているので、低オン電圧であるとともに、トレンチ１５の底部における電界の集中を抑制することができるので、耐圧低下のない電気特性を得ることができる。
【００３２】
さらに、トレンチ１５内の活性領域１０側のポリシリコンゲート電極２１は、図２に示すようにゲートランナー層３０に、ｐ型フローティング領域１６側のポリシリコンエミッタ電極２２はｐ型フローティング領域１６内の表層のエミッタ電極コンタクト領域３１にそれぞれ接続されてもよい。そのように、それぞれゲートランナー層３０とエミッタ電極コンタクト領域３１に容易に接続するために、トレンチ１５の平面パターンからゲートランナー層３０とｐ型フローティング領域１６へ向かってそれぞれ、例えば直角方向に延びる引き出しトレンチ３２、３３を備えることが好ましい。
【００３３】
さらに、エミッタ電極２４の上部に、パッシベーション膜として、ポリイミド膜や窒化膜、アモルファスシリコン層などが形成されることがあるが、この図では省略されている。
【００３４】
以上の実施例１によれば、ゲートミラー容量が大幅に低く、ターンオン特性が改善され、オン電圧の低減だけでなく、スイッチング損失の低減も得られるトレンチゲートＭＯＳ型半導体装置を、プロセスステップ数をわずかに増加させるだけで、提供することが可能となる。
【００３５】
本発明のトレンチゲートＭＯＳ型半導体装置の製造方法について、図６〜図１１を参照して詳細に説明する。図６〜図１１は、本発明の実施例１にかかるトレンチゲート型ＩＧＢＴの製造方法を説明するための要部断面図である。図６〜図１１には、本発明のトレンチゲート型ＩＧＢＴの特徴部分であるトレンチ内部に形成される導電性ポリシリコン電極を分離分割した構造のプロセスフローを説明するための基板表層部分の断面図を示す。
【００３６】
本発明にかかるトレンチゲート型ＩＧＢＴの製造方法では、まず、耐圧６００Ｖ〜１２００Ｖクラスの場合、ドリフト層となる抵抗率３０〜６０Ωｃｍ程度のＦＺ−ｎ型半導体基板（シリコン基板）１４を用意する。次に、ＦＺ−ｎ型半導体基板１４の（１００）面に形成した絶縁膜をマスクとして、選択的なｐ型フローティング領域１６の形成のために、ドーズ量５×１０14ｃｍ-2〜３×１０15ｃｍ-2のボロン（Ｂ）をイオン注入する。その後、例えば、ボロンのイオン注入層を１１５０℃程度の高温拡散ドライブにより拡散させることで、深さ６μｍ〜７μｍ程度のｐ型領域が得られる。再度基板１４全面を絶縁膜で覆った後、イオン注入により形成した前記ｐ型フローティング領域１６の外周辺のエッジを跨ぐように、基板表面からストライプ状平面パターンで幅１μｍ〜３μｍ、深さ５μｍ程度の垂直トレンチ１５を異方性ＲＩＥエッチングなどにより形成する。
【００３７】
次に、シリコン基板１４の表面から垂直に形成されるトレンチ１５内面に熱酸化法によりゲート絶縁膜２０を形成（図６）した後、トレンチ１５内にポリシリコン層をトレンチ１５が埋まらない程度の厚さに成長させる。例えば２μｍのトレンチ幅に対して、厚さ０．５μｍ程度のポリシリコン層を成長させるのが望ましい。ポリシリコン層を導電性にするために、ポリシリコン層にはボロンなどの不純物をドーピングする（図７）。この導電性ポリシリコン層を異方性エッチングによってエッチバックすることによって、図８に示すように、トレンチ１５上部の基板１４表面と底部の導電性ポリシリコン層が除去されて、トレンチ１５内の側壁部分に沿ってゲート絶縁膜２０を介して張り付いた形状のポリシリコンゲート電極２１、ポリシリコンエミッタ電極２２を形成することができる。
【００３８】
その後、例えばＨＴＯやＴＥＯＳのような酸化膜２３をＣＶＤ法によりトレンチ１５内面に形成する（図９）。エッチバックにより基板表面の酸化膜２３とゲート絶縁膜２０を除去すると、分割されたポリシリコンゲート電極２１、ポリシリコンエミッタ電極２２間に空洞２６を有する酸化膜２３が充填された状態となる（図１０）。この酸化膜２３を形成する工程については、後述して詳しく説明する。
【００３９】
次に隣接トレンチ１５間のシリコン基板部分に、一般的なイオン注入法によりｐ型ベース領域１７、ｎ+型エミッタ領域１９を形成する。具体的には、例えば、ｐ型ベース領域１７の形成条件は、ドーズ量が１×１０13ｃｍ-2〜１×１０14ｃｍ-2のボロンのイオン注入と１１５０℃のドライブ熱拡散により例えば２〜４μｍの深さとする。ｐ型ベース領域１７の深さは、例えばトレンチ１５の深さより浅くする。その後、ｐ型ベース領域１７の表面に形成したフォトレジストをマスクとして、トレンチ１５側壁に接するｎ+型エミッタ領域１９をイオン注入により選択的に形成する。ｎ+型エミッタ領域１９は砒素（Ａｓ）のイオン注入で形成することが好ましい。
【００４０】
その後、ｐ型フローティング領域１６表面を層間絶縁膜２５で覆うことによりエミッタ電極２４から絶縁した後、活性領域１０となるｐ型ベース領域１７とｎ+型エミッタ領域１９の表面に開口部を設け、エミッタ電極２４をスパッタ蒸着により形成する。層間絶縁膜２５は、例えば、ＢＰＳＧ膜またはＰＳＧ膜であってもよい。さらにその上に、図示しないポリイミド膜などのパッシベーション膜を形成する。半導体基板１４の表面側プロセスを終えた後、半導体基板１４の裏面側をＣＭＰ（化学的機械的研磨装置）などで所要の厚さに研磨する。次に、所要の表面処理を経た後、ボロンのイオン注入によりｐ+型コレクタ層１３を形成し、コレクタ電極１２をオーミック接触させる（図１１）。その後、ダイシングプロセスにより半導体基板を個々のＩＧＢＴチップに分割することで、トレンチゲート型ＩＧＢＴが完成する。
【００４１】
ここで、酸化膜２３を形成する工程について詳しく説明する。トレンチ１５内に形成される導電性ポリシリコン電極をトレンチ１５底部で異方性エッチングにより分離分割してポリシリコンゲート電極２１、ポリシリコンエミッタ電極２２を形成する。その後、分割されたポリシリコン電極２１、２２の間に、ＨＴＯ酸化膜２３を形成する際には、それぞれのポリシリコン電極２１、２２の内面に沿って空洞２６が残るように、トレンチ１５の開口部でＨＴＯ酸化膜２３が閉じられる。このように２つのポリシリコン電極の間に空洞２６を封じ込めるＨＴＯ酸化膜２３の形成条件は、例えば、温度７００℃〜８００℃の高温ＣＶＤ法であり、供給ガスとして、シラン（ＳｉＨ4）、亜酸化窒素（Ｎ2Ｏ）を用いる。チャンバー内のガス圧力は３０〜２００Ｐａ減圧ＣＶＤが好ましい。このようなＨＴＯ酸化膜２３の形成条件とすることにより、ポリシリコンゲート電極２１、ポリシリコンエミッタ電極２２間のＨＴＯ酸化膜２３内に空洞２６が閉じ込められる。ＨＴＯ酸化膜２３内に空洞２６が閉じ込められる理由は、表面で、ガスの反応性が大きくなって、トレンチ１５内のポリシリコンゲート電極２１、ポリシリコンエミッタ電極２２間にガス分子が充分に回り込みにくくなり、トレンチ１５開口近傍でＨＴＯ酸化膜２３が厚くなり閉じられ易くなるためである。
【００４２】
前述の説明では、ＨＴＯ酸化膜２３について説明したが、ＨＴＯ酸化膜２３に代えて、ＬＴＯ（Ｌｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）酸化膜を用いることもできる。その場合の形成条件は、例えば温度４００℃、供給ガスはシランと酸素（Ｏ2）を用いる。チャンバー内圧力は３０〜２００Ｐａまたは常圧でもよい。このＬＴＯ酸化膜の形成条件の場合も、前述と同様に、表面で、ガスの反応性が大きくなって、トレンチ１５内のポリシリコンゲート電極２１、ポリシリコンエミッタ電極２２間にガス分子が充分に回り込みにくくなり、空洞２６ができ易くなる。
【００４３】
その後のプロセスで高温熱処理環境に晒されても、活性領域１０側にあるポリシリコンゲート電極２１とｐ型フローティング領域１６側にあるポリシリコンエミッタ電極２２に発生する応力の歪みは空洞２６に吸収されるので、それらのポリシリコン電極２１、２２またはシリコン基板１４に亀裂が入ることが抑制される。従って、リーク電流の増加が抑えられて信頼性の高いものとなる。また、トレンチ１５内のポリシリコン電極２１、２２の間に空洞２６が入ることで、絶縁膜が隙間無く充填される構造の従来のデバイスと比べてゲート容量が低下するため、より高速に動作することができる。すなわち、リーク電流が小さく、ゲートミラー容量が大幅に低く、ターンオン特性が改善されたトレンチゲート型ＩＧＢＴを、プロセスステップ数を極端に増加させること無く提供することが可能となる。
【００４４】
以上において本発明では、本発明の趣旨を逸脱しない範囲で種々変更可能であり、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。上述した実施例では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
【産業上の利用可能性】
【００４５】
以上のように、本発明にかかるトレンチゲートＭＯＳ型半導体装置およびその製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用である。
【符号の説明】
【００４６】
１２          コレクタ電極
１３          ｐ+型コレクタ層
１４          半導体基板（ドリフト層）
１５          トレンチ
１６          ｐ型フローティング領域
１７          ｐ型ベース領域
１９          ｎ+型エミッタ領域
２０          ゲート絶縁膜
２１          ポリシリコンゲート電極
２２          ポリシリコンエミッタ電極
２４          エミッタ電極
２５          層間絶縁膜
３０          ゲートランナー層
３２          引き出しトレンチ
３３          引き出しトレンチ
【図１】
0005935948.tif 000002
【図２】
0005935948.tif 000003
【図３】
0005935948.tif 000004
【図４】
0005935948.tif 000005
【図５】
0005935948.tif 000006
【図６】
0005935948.tif 000007
【図７】
0005935948.tif 000008
【図８】
0005935948.tif 000009
【図９】
0005935948.tif 000010
【図１０】
0005935948.tif 000011
【図１１】
0005935948.tif 000012