(57)【特許請求の範囲】
【請求項１】
複数の画素回路と、該複数の画素回路に対して共通基準電圧となる共通電極と、が形成される表示部と、
前記表示部を延伸するＮ本（Ｎ≧３の整数）のゲート信号線と、
各前記ゲート信号線に接続しゲート信号を供給するシフトレジスタ回路が前記表示部の外側にＮ個並んで配置されるゲート駆動回路と、
前記表示部に対して前記ゲート駆動回路のさらに外側に配置される共通電圧主配線と、
Ｎ個並んで配置される前記シフトレジスタ回路のＮ−１個の間隔のうち、Ｍ個（１≦Ｍ＜Ｎ−１）の間隔をそれぞれ、前記共通電圧主配線から前記共通電極へ延伸するＭ本の共通電圧副配線と、
を備える基板を有し、
前記共通電圧主配線は、複数の導電層が絶縁層を介して積層される重畳構造を含み、
積層される前記複数の導電層は、前記絶縁層に形成される、前記共通電圧主配線上のスルーホールを介して接続される、
ことを特徴とする、表示装置。
【請求項２】
前記基板は、前記表示部に延伸する複数の映像信号線をさらに備え、
前記複数の導電層は、前記複数の映像信号線を形成する材料の導電層を含む、
ことを特徴とする、請求項１に記載の表示装置。
【請求項３】
各前記画素回路は薄膜トランジスタを備え、
前記複数の導電層は、前記薄膜トランジスタのゲート電極を形成する材料の導電層を含む、
ことを特徴とする、請求項１又は２に記載の表示装置。
【請求項４】
前記複数の導電層の最上層は前記共通電極を形成する材料の導電層で形成される
ことを特徴とする、請求項１乃至３のいずれかに記載の表示装置。
【請求項５】
前記共通電極を形成する材料はスズ添加酸化インジウムである、
ことを特徴とする、請求項４に記載の表示装置。
【請求項６】
前記基板は、配向膜をさらに備え、
前記複数の導電層のうち、最上層は、前記シフトレジスタ駆動回路がＮ個並んで配置される方向に延伸する複数本のスズ添加酸化インジウムからなる導電層であり、該導電層は前記配向膜と接触している、
ことを特徴とする、請求項５に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート信号線と共通電圧線とを基板上に備える表示装置に関する。特に、静電気耐性向上に関する。
【背景技術】
【０００２】
表示装置の表示パネルには、ゲート信号が入力されるゲート信号線と、複数の画素に共通基準電圧を供給する共通電圧線とが、配置される。例えば、特許文献１にその構成の一例が開示されている。
【０００３】
図１２は、従来技術に係るゲート駆動回路とその周辺の構成を示す概略平面図である。図１２に示す通り、対向電圧信号線ＣＬの引出線ＣＬ１（共通電圧線）および容量信号線ＣＳＴ１に接続される配線層ＣＯＭが、ゲート信号線ＧＬに接続される走査信号駆動回路ＧＳＣＬ（ゲート駆動回路）を囲むように形成されている。この配線層ＣＯＭは、走査信号駆動回路ＧＳＣＬが配置されている側において２つの端子ＣＰを備え、一方の端子ＣＰから走査信号駆動回路ＧＳＣＬと表示部１１５（液晶表示部）の間を走行し（配線層ＣＯＭ２）、走査信号駆動回路ＧＳＣＬの表示部１１５と反対側に及んで他方の端子ＣＰに至って形成されている（配線層ＣＯＭ１）。これにより、走査信号駆動回路ＧＳＣＬは配線層ＣＯＭによって外部からの静電気から保護されるようになる。なお、走査信号駆動回路ＧＳＣＬは、電源・コントロール回路ＳＣＣから電源あるいは信号が供給される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−２２２８９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
走査信号駆動回路ＧＳＣＬから表示部１１５に走行する多数のゲート信号線ＧＬのうち、図１２には、２本のゲート信号線ＧＬ１，ＧＬ２が示されている。図１２に示す通り、各ゲート信号線ＧＬは、配線層ＣＯＭと立体的に交差しており、製造段階においてその交差部において静電気破壊（スパーク）が発生し得ることとなり、歩留まり低下の原因となる。特に、コモン層（及びコモン層に接続される共通電圧線など）とゲート信号線とは、ともに配置領域が広く静電気が蓄積されやすいので、静電気破壊発生の可能性は高くなってしまう。
【０００６】
この場合、走査信号駆動回路ＧＳＣＬの表示部１１５側に配線層ＣＯＭ２が、その反対側に配線層ＣＯＭ１が、それぞれ配置されているので、表示部１１５外側の額縁領域がより広がることとなる。
【０００７】
また、表示装置において、表示部外側の額縁領域を狭くするために、ゲート駆動回路を、ワンチップに集積された駆動ドライバ（パネル制御用信号生成部）に搭載することが考えられる。この場合、共通電圧主配線となるコモンバスラインと、複数のゲート信号線が束となったゲートバスラインとが、駆動ドライバより表示部外側の額縁領域に延伸する。さらに、コモンバスラインから複数の共通電圧線（共通電圧副配線）が、ゲートバスラインから複数のゲート信号線が、それぞれ分岐して、表示部へ延伸する。
【０００８】
図１３は、基板に配置されるコモンバスラインとゲートバスラインの配置の参考例を示す概略平面図である。図１３に示す参考例では、基板１０２上に、表示部１１５が設けられ、図中下側に配置される駆動ドライバ１１１より、２本のコモンバスライン１１２Ａ，１１２Ｂが、表示部１１５の外側を、図中下から上へ延伸している。さらに、コモンバスライン１１２Ａ，１１２Ｂから複数の共通電圧線ＣＬ（図示せず）が表示部１１５の内部を延伸している。また、２本のゲートバスライン１１６Ａ，１１６Ｂが、駆動ドライバ１１１の両側よりそれぞれ外側へ延伸し、コモンバスライン１１２Ａ，１１２Ｂより外側で屈曲し、さらに、コモンバスライン１１２Ａ，１１２Ｂのさらに外側を、図中下から上へ延伸している。そして、ゲートバスライン１１６Ａ，１１６Ｂから複数のゲート信号線ＧＬが表示部１１５の内部を延伸している。簡単のため、図１３には、６本のゲート信号線ＧＬ１〜ＧＬ６が示されており、そのうち、上側に位置する３本のゲート信号線ＧＬ３〜ＧＬ１が、駆動ドライバ１１１から離れるにつれて、すなわち、図中下から上へかけて、ゲートバスライン１１６Ｂより順に延伸しており、ゲートバスライン１１６Ｂに束となって内蔵するゲート信号線の本数が順に減っていく。同様に、下側に位置する３本のゲート信号線ＧＬ６〜ＧＬ４が、図中下から上へかけて、ゲートバスライン１１６Ａより、順に延伸しており、ゲートバスライン１１６Ａに束となって内蔵するゲート信号線の本数が順に減っていく。なお、基板１０２上に多数の薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）が形成されるので、基板１０２は一般にＴＦＴ基板と呼ばれる。
【０００９】
図１３に示す通り、ゲート信号線ＧＬはコモンバスライン１１２と立体的に交差しており、その交差部において、寄生容量が形成される。すなわち、ゲート駆動回路を駆動ドライバに搭載しても、ゲート信号線とコモンバスラインの交差は解消されず、特許文献１に記載の液晶表示装置と同様に、製造段階において静電気破壊（スパーク）が発生し得ることとなる。
【００１０】
図１４は、基板に配置されるコモンバスラインとゲートバスラインの配置の他の参考例を示す概略平面図である。図１３に示す参考例と同様に、２本のコモンバスライン１１２Ａ，１１２Ｂと２本のゲートバスライン１１６Ａ，１１６Ｂが、駆動ドライバ１１１の両側よりそれぞれ延伸している。しかし、図１３に示す参考例と異なり、図１４に示す参考例では、コモンバスライン１１２が表示部１１５に対してゲートバスライン１１６より外側に配置されている。図１３に示す参考例と同様に、コモンバスライン１１２より複数の共通電圧線ＣＬが延伸し、ゲートバスライン１１６より複数のゲート信号線ＧＬが延伸している。簡単のため、図１４には、６本の共通電圧線ＣＬ１〜ＣＬ６と６本のゲート信号線ＧＬ１〜ＧＬ６が示されている。
【００１１】
コモンバスライン１１２とゲートバスライン１１６がこのように配置されることにより、図１３に示す参考例と異なり、ゲート信号線ＧＬがコモンバスライン１１２と立体的に交差することは回避される。その代わりに、ゲート信号線ＧＬは共通電圧線ＣＬと立体的に交差する。この場合、図１３に示す参考例より、交差する部分の面積は低減されるので、発生する寄生容量の総量は低減される。しかし、以下に説明する通り、ゲート信号線ＧＬによって寄生容量が異なるという新たな問題が生じてしまう。
【００１２】
図１４に示す通り、上側に位置する３本のゲート信号線ＧＬ１〜ＧＬ３のうち、ゲート信号線ＧＬ１は２本の共通電圧線ＣＬ２，ＣＬ３と立体的に交差し、ゲート信号線ＧＬ２は１本の共通電圧線ＣＬ３と立体的に交差し、ゲート信号線ＧＬ３には立体的に交差する共通電圧線ＣＬはない。下側に位置する３本のゲート信号線ＧＬ４〜ＧＬ６も同様である。この場合、立体的に交差する共通電圧線ＣＬの本数に伴って、交差する面積が増加し、ゲート信号線に発生する寄生容量が増加する。時定数ＣＲ（ここで、Ｃはゲート信号線に発生する寄生容量、Ｒはゲート信号線の抵抗）で表されるゲート信号のなまり（鈍り）が、ゲート信号線によって異なるために、ゲート信号のなまりを調整するために必要な設計が複雑となってしまう。
【００１３】
本発明は、このような課題を鑑みてなされたものであり、本発明の目的は、共通電圧線とゲート信号線が立体的に交差する箇所を抑制する構造とすることにより、製造段階において静電気破壊が抑制され、歩留まりが向上される表示装置の提供である。
【課題を解決するための手段】
【００１４】
（１）上記課題を解決するために、本発明に係る表示装置は、｛複数の画素回路と、該複数の画素回路に対して共通基準電圧となる共通電極と、が形成される｝表示部と、前記表示部を延伸するＮ本（Ｎ≧３の整数）のゲート信号線と、各前記ゲート信号線に接続しゲート信号を供給するシフトレジスタ回路が前記表示部の外側にＮ個並んで配置されるゲート駆動回路と、前記表示部に対して前記ゲート駆動回路のさらに外側に配置される共通電圧主配線と、Ｎ個並んで配置される前記シフトレジスタ回路のＮ−１個の間隔のうち、Ｍ個（１≦Ｍ＜Ｎ−１）の間隔をそれぞれ、前記共通電圧主配線から前記共通電極へ延伸するＭ本の共通電圧副配線と、を備える基板を有する。
【００１５】
（２）上記（１）に記載の表示装置であって、前記共通電圧主配線は、複数の導電層が絶縁層を介して積層される重畳構造を含んでいてもよい。
【００１６】
（３）上記（２）に記載の表示装置であって、前記基板は、前記表示部に延伸する複数の映像信号線をさらに備え、前記複数の導電層は、前記複数の映像信号線を形成する材料の導電層を含んでいてもよい。
【００１７】
（４）上記（２）又は（３）のいずれかに記載の表示装置であって、各前記画素回路は薄膜トランジスタを備え、前記複数の導電層は、前記薄膜トランジスタのゲート電極を形成する材料の導電層を含んでいてもよい。
【００１８】
（５）上記（２）乃至（４）に記載の表示装置であって、前記複数の導電層の最上層は前記共通電極を形成する材料の導電層で形成されてもよい。
【００１９】
（６）上記（５）に記載の表示装置であって、前記共通電極を形成する材料はスズ添加酸化インジウムであってもよい。
【発明の効果】
【００２０】
本発明により、共通電圧線とゲート信号線が立体的に交差する箇所を抑制する構造とすることにより、製造段階において静電気破壊が抑制され、歩留まりが向上される表示装置が提供される。
【図面の簡単な説明】
【００２１】
【図１】本発明の実施形態に係る液晶表示装置の全体斜視図である。
【図２】本発明の実施形態に係るＴＦＴ基板の構成を表す概略平面図である。
【図３】本発明の実施形態に係るゲート駆動回路のブロック図である。
【図４】本発明の実施形態に係るｎ番目のシフトレジスタ回路の入出力を表す図である。
【図５】本発明の実施形態に係る表示部の周辺回路の上面図である。
【図６】本発明の実施形態に係るシフトレジスタ回路の上面図である。
【図７】本発明の実施形態に係るコモンバスラインの概略断面図である。
【図８】本発明の実施形態に係るコモンバスラインの概略断面図である。
【図９】本発明の実施形態に係る共通電極の概略断面図である。
【図１０】本発明の実施形態に係るｎ番目のシフトレジスタ回路の回路図である。
【図１１】本発明の実施形態に係るゲート駆動回路の駆動方法を示す図である。
【図１２】従来技術に係るゲート駆動回路とその周辺の構成を示す概略平面図である。
【図１３】基板に配置されるコモンバスラインとゲートバスラインの配置の参考例を示す概略平面図である。
【図１４】基板に配置されるコモンバスラインとゲートバスラインの配置の他の参考例を示す概略平面図である。
【発明を実施するための形態】
【００２２】
本発明の実施形態に係る表示装置について、以下に、詳細な説明をする。なお、以下に示す図は、あくまで、当該実施形態の実施例を説明するものであって、図の大きさと本実施例記載の縮尺は必ずしも一致するものではない。また、同一の構成要素には同一の符号を付け、それらの説明については繰り返さない。
【００２３】
本発明の実施形態に係る表示装置は、たとえば、ＩＰＳ（In-Plane Switching）方式の液晶表示装置である。図１は、当該実施形態に係る液晶表示装置の全体斜視図である。ＴＦＴ基板２と、当該ＴＦＴ基板２に対向しカラーフィルタが設けられるフィルタ基板１と、当該両基板に挟まれる領域に封入される液晶材料と、ＴＦＴ基板２のフィルタ基板１側と反対側に接して位置するバックライト３と、を含んで構成されている。
【００２４】
図２は、当該実施形態に係るＴＦＴ基板２の構成を表す概略平面図である。ＴＦＴ基板２の外部には、駆動ドライバ１１が設けられ、駆動ドライバ１１は、ＴＦＴ基板２へ複数の制御信号を出力している。２本のコモンバスライン１２Ａ，１２Ｂ（共通電圧主配線）と、２個のゲート駆動回路１３Ａ，１３Ｂと、共通電極１４が形成される表示部１５とがＴＦＴ基板２に備えられている。
【００２５】
表示部１５に、複数の画素回路（図示せず）が形成され、さらに、表示部１５の全部又は一部を含む領域に共通電極１４が形成されている。共通電極には、複数の画素回路に対して共通基準電圧となる電圧が供給される。
【００２６】
表示部１５の左右両側に、すなわち、表示部１５の外側に、ゲート駆動回路１３Ａ，１３Ｂが形成されている。ゲート駆動回路１３Ａ，１３Ｂより、複数のゲート信号線ＧＬが互いに等間隔をおいて、表示部１５内部を図中横方向に延伸している。２個のゲート駆動回路１３Ａ，１３Ｂに、複数のゲート信号線ＧＬそれぞれに対応して、後述するシフトレジスタ回路ＳＲ（図示せず）が複数備えられている。各シフトレジスタ回路ＳＲは対応するゲート信号線ＧＬに接続し、該ゲート信号線ＧＬにゲート信号を印加している。ここでは、ゲート信号線ＧＬが４８０本存在していており、２個のゲート駆動回路１３Ａ，１３Ｂにそれぞれ、２４０個のシフトレジスタ回路ＳＲが備えられている。ゲート駆動回路１３Ａに備えられる２４０個のシフトレジスタ回路ＳＲより奇数番目のゲート信号線ＧＬ（２４０本）に、ゲート駆動回路１３Ｂに備えられる２４０個のシフトレジスタ回路ＳＲより偶数番目のゲート信号線ＧＬ（２４０本）に、それぞれゲート信号が出力される。なお、以下、ｎ番目のゲート信号線をＧＬｎと、ｎ番目のゲート信号線ＧＬｎに接続されるｎ番目のシフトレジスタ回路をＳＲｎと、ｎ番目のシフトレジスタ回路ＳＲｎがｎ番目のゲート信号線ＧＬｎへ出力するｎ番目のゲート信号をＧｎと、それぞれ記すこととする。なお、当該実施形態に係る液晶表示装置のゲート駆動回路１３は、双方向駆動が可能である。複数のゲート信号Ｇｎは、順方向駆動においては、ｎの値が小さい方から大きい方へ、順にハイ電圧となり、逆方向駆動においては、その逆順にハイ電圧となる。
【００２７】
表示部１５に対して２個のゲート駆動回路１３Ａ，１３Ｂのさらに外側に、２本のコモンバスライン１２Ａ，１２Ｂが形成されている。コモンバスライン１２と共通電極１４の間には、ゲート駆動回路１３が配置され、コモンバスライン１２と共通電極１４とを接続する複数の共通電圧線ＣＬ（共通電圧副配線）がゲート駆動回路１３を貫いて配置されている。ここでは、２本のコモンバスライン１２Ａ，１２Ｂそれぞれより３０本の共通電圧線ＣＬが共通電極１４へ延伸しており、合計で６０本の共通電圧線ＣＬが配置されている。
【００２８】
コモンバスライン１２Ｂからは奇数番目の共通電圧線ＣＬが、コモンバスライン１２Ａからは偶数番目の共通電圧線ＣＬが、表示部１５へそれぞれ延伸している。ここで、ｋ番目の共通電圧線を共通電圧線ＣＬｋとすると、図には、ｋ番目の共通電圧線ＣＬｋは、｛６（ｋ−１）−１｝番目及び｛６（ｋ−１）＋１｝番目のシフトレジスタ回路ＳＲとの間隔を延伸している。なお、１番目の共通電圧線ＣＬ１は、１番目のシフトレジスタ回路ＳＲ１と後述するダミーシフトレジスタ回路ＳＲＤとの間隔を延伸している。
【００２９】
本発明の特徴は、コモンバスライン１２を表示部１５に対してゲート駆動回路１３のさらに外側に配置することにより、コモンバスライン１２とゲート信号線ＧＬが立体的に交差することが回避されているところにある。さらに、コモンバスライン１２から共通電極１４へ延伸する共通電圧線ＣＬも、ゲート信号線ＧＬと立体的に交差することが回避されている。これにより、コモンバスライン１２及び共通電圧線ＣＬが、ゲート信号線ＧＬと立体的に交差する場合に発生する寄生容量が抑制される。
【００３０】
さらに、共通電圧線ＣＬの本数は、ゲート信号線ＧＬの本数より少ない。コモンバスライン１２Ａとゲート駆動回路１３Ａを例に説明すると、Ｎ個（Ｎ＝２４０≧３）並んで配置されるシフトレジスタ回路ＳＲに存在するＮ−１個の間隔のうち、その一部となるＭ個（１≦Ｍ＝６０＜Ｎ−１）の間隔をそれぞれ、コモンバスライン１２Ａから共通電極１４へ延伸するＭ本の共通電圧線ＣＬが配置されている。すなわち、他のＮ−Ｍ−１個の間隔には、共通電圧線ＣＬが配置されていない。
【００３１】
一般に、コモンバスライン及び共通電圧線は、ＴＦＴ基板の表面に対して、広い領域（面積）で配線パタンが形成される。ゲート信号線についても同様に広い領域（面積）で配線パタンが形成される。それゆえ、ＴＦＴ基板の製造工程において、例えば、基板表面を純水で洗浄する際に、純水と基板との摩擦で、これら配線パタンには静電気が蓄積される。蓄積される静電気の量は、ＴＦＴ基板の表面の位置により異なるので、これら配線パタンの間に電位差が生じ、配線パタンの交差部において静電気破壊が発生する。これに対して、本発明に係る表示装置ではこれが抑制され、歩留まりを向上することが出来る。ＴＦＴ基板の製造工程に限らず、製造後に、表示装置を駆動する際、すなわち、実使用条件下においても、配線パタンの交差部において静電気破壊が発生しうるが、本発明にかかる表示装置ではこれが抑制され、装置の経時劣化を抑制し長寿命化を実現することが出来る。
【００３２】
また、隣り合うシフトレジスタ回路ＳＲの間隔に共通電圧線ＣＬを配置すると、すなわち、共通電圧線ＣＬがゲート駆動回路１３を貫くように配置すると、共通電圧線ＣＬが占める領域には、シフトレジスタ回路ＳＲを配置することが出来ないため、ゲート駆動回路１３の面積が増大することとなる。これに対して、本発明に係る表示装置では、ゲート駆動回路１３を貫く共通電圧線ＣＬの本数をゲート信号線ＧＬの本数より少なくすることにより、共通電圧線ＣＬを、隣り合うシフトレジスタ回路ＳＲのすべての間隔に共通電圧線ＣＬを配置する場合に比べて、ゲート駆動回路１３の面積を低減することができ、表示部１５外側の額縁領域の幅を削減することが出来る。
【００３３】
なお、簡単のために図示していないが、駆動ドライバ１１より、多数の映像信号線が互いに等間隔をおいて表示部１５を図中縦方向に延伸している。そして、これらゲート信号線ＧＬ及び映像信号線により碁盤状に並ぶ複数の画素領域がそれぞれ区画され、各画素領域に画素回路が形成されている。各画素回路の隅には、ＴＦＴが形成されており、ＴＦＴは映像信号線と画素電極とに接続されている。また、ＴＦＴのゲートは、ゲート信号線ＧＬと接続されている。各画素回路の画素電極は、共通電極１４と対向している。ＴＦＴ基板２の外部に設けられる駆動ドライバ１１は、コモンバスライン１２、ゲート駆動回路１３、及び映像信号線と接続されており、駆動ドライバ１１は、それぞれに制御信号又は電圧を供給している。
【００３４】
図３は、当該実施形態に係るゲート駆動回路１３のブロック図である。ここでは、図２の左側に配置されるゲート駆動回路１３Ａについて、示している。図３には、奇数番目となるＮ本（Ｎ＝２４０）のゲート信号線ＧＬにそれぞれ接続されている奇数番目となるＮ個のシフトレジスタ回路ＳＲが図の上から下へ順に並んで配置されている。１番目のシフトレジスタ回路ＳＲ１の図中上側にはさらに２個のダミーシフトレジスタ回路ＳＲＤａ，ＳＲＤｂが、４７９番目のシフトレジスタ回路ＳＲ４７９の図中下側にはさらに２個のダミーシフトレジスタ回路ＳＲＤｃ，ＳＲＤｄが、それぞれ配置されている。
【００３５】
４相のクロック信号Ｖ１，Ｖ３，Ｖ５，Ｖ７がそれぞれ入力される４本のクロック信号線のうち対応する２本のクロック信号線が、複数のシフトレジスタ回路ＳＲ及び４個のダミーシフトレジスタ回路ＳＲＤに、それぞれ接続される。複数のシフトレジスタ回路ＳＲ及び４個のダミーシフトレジスタ回路ＳＲＤに、さらに、ロー電圧線ＶＧＬと、第１可変電圧線ＶＧＬ＿ＡＣと、第２可変電圧線ＶＧＬ＿ＡＣＢとがさらに接続されている。また、ゲート駆動回路１３Ａの両端に配置されるダミーシフトレジスタ回路ＳＲＤａ，ＳＲＤｄそれぞれに、２個の補助信号ＶＳＴ，ＶＳＴＡが入力される。
【００３６】
隣り合うシフトレジスタ回路ＳＲ（及びダミーシフトレジスタ回路ＳＲＤ）の間隔に、４本の内部配線が配置されており、当該内部配線により一方の回路は他方の回路へ制御信号を出力している。ゲート駆動回路１３Ａの図中左側には、コモンバスライン１２Ａが上下方向に延伸しており、コモンバスライン１２Ａより表示部１５へ、隣り合うシフトレジスタ回路ＳＲの間隔を、共通電圧線ＣＬが延伸している。共通電圧線ＣＬは、後述する通り、隣り合うシフトレジスタ回路ＳＲの間隔を延伸するにあたり、４本の内部配線と立体的に交差することとなる。
【００３７】
図４は、当該実施形態に係るｎ番目のシフトレジスタ回路ＳＲｎの入出力を表す図である。図４に示す通り、ｎ番目のシフトレジスタ回路ＳＲｎに、ゲート出力端子ＯＵＴＧに加えて、４個の入力端子ＩＮＩ１〜ＩＮ４と、４個の出力端子ＯＵＴ１〜ＯＵＴ４が備えられている。ゲート出力端子ＯＵＴＧより、ゲート信号Ｇｎが出力される。４個の入力端子ＩＮ１〜ＩＮ４より、ゲート信号Ｇｎ−２，Ｇｎ＋２，Ｇｎ＋４，Ｇｎ−４がそれぞれ入力される。４個の出力端子ＯＵＴ１〜ＯＵＴ４より、ゲート信号Ｇｎ，Ｇｎ，Ｇｎ＋２，Ｇｎ−２がそれぞれ出力される。さらに、２個の入力端子ＩＮＶ１，ＩＮＶ２が備えられ、対応するクロック信号Ｖｎ，Ｖｎ＋４がそれぞれ入力される。
【００３８】
図５は、当該実施形態に係る表示部１５の周辺回路の上面図である。図５には、ゲート駆動回路１３Ａのうち、２個のダミーシフトレジスタ回路ＳＲＤａ，ＳＲＤｂ及び３個のシフトレジスタ回路ＳＲ１，ＳＲ３，ＳＲ５が示されており、さらに、その左側にゲート回路入力ブロック１８が、パネル端とゲート回路入力ブロック１８の間にコモンバスライン１２Ａが、それぞれ示されている。なお、ゲート回路入力ブロック１８は、上述の４相のクロック信号及び２個の補助信号が入力される信号線群である。
【００３９】
図６は、当該実施形態に係るシフトレジスタ回路ＳＲの上面図であり、図５に示される破線領域ＶＩを拡大したものである。図６に示す通り、１個のシフトレジスタ回路ＳＲは、複数のトランジスタ及び複数の容量によって構成されている。その詳細については後述する。図６に示すシフトレジスタ回路ＳＲを一般に、ｎ番目のシフトレジスタ回路ＳＲｎとして説明する。ｎ番目のシフトレジスタ回路ＳＲｎは、４個の入力端子ＩＮ１〜ＩＮ４と４個の出力端子ＯＵＴ１〜ＯＵＴ４とを有している（図４参照）。図６の上側の破線領域Ａに示す４本の内部配線は、２個の入力端子ＩＮ１，ＩＮ４及び２個の出力端子ＯＵＴ２，ＯＵＴ３と接続されており、同様に、図６の下側の破線領域Ｂに示す４本の内部配線は、２個の入力端子ＩＮ２，ＩＮ３及び２個の出力端子ＯＵＴ１，ＯＵＴ４と接続されている。図６に示すシフトレジスタ回路ＳＲの図中下側には、共通電圧線ＣＬが配置されており、共通電圧線ＣＬは、４本の内部配線と破線領域Ｃで立体的に交差している。
【００４０】
隣り合うシフトレジスタ回路ＳＲの間隔に共通電圧線ＣＬを配置する場合、シフトレジスタ回路ＳＲのゲート出力端子ＯＵＴＧより延伸するゲート信号線ＧＬと、共通電圧線ＣＬが立体的に交差することは回避されるが、隣り合うシフトレジスタ回路ＳＲの間隔に配置される内部配線と立体的に交差することとなる。しかし、当該内部配線は、対応するゲート信号線ＧＬとシフトレジスタ回路ＳＲの内部配線を介して間接的に接続されているものであり、内部配線と共通電圧線ＣＬとの交差部において静電気破壊が発生する可能性は、ゲート信号線ＧＬと共通電圧線ＣＬとが立体的に交差する場合と比べて、抑制されている。さらに、共通電圧線ＣＬの本数は、ゲート信号線ＧＬの本数より少なくすることにより、内部配線と共通電圧線ＣＬとの交差箇所を低減することが出来、歩留まりをさらに向上することが出来る。
【００４１】
図７及び図８は、当該実施形態に係るコモンバスライン１２Ａの概略断面図である。図７及び図８は、図６に示すＶＩＩ−ＶＩＩ線及びＶＩＩＩ−ＶＩＩＩ線における断面をそれぞれ示している。また、図９は、当該実施形態に係る共通電極１４の概略断面図である。図５に示すＩＸ−ＩＸ線における断面として、図９の左側に、共通電圧線ＣＬと共通電極１４の接合部分の断面が、図９の右側に、表示部１５の共通電極１４の断面が、それぞれ示されている。
【００４２】
まず、コモンバスライン１２について説明する。図７及び図８に示す通り、当該実施形態に係るコモンバスライン１２Ａは、複数の導電層が絶縁層を介して積層される重畳構造を含んでいる。図７及び図８に示す通り、複数の導電層は、第１導電層２１Ａ、第２導電層２２Ａ及び第３導電層２３Ａの３層であり、３層の導電層の間には、順に、第１絶縁層２６及び第２絶縁層２７が積層されている。コモンバスライン１２Ａの第１導電層２１Ａ及び第２導電層２２Ａとなる部分は、等しい幅で、図６の上下方向に延伸している。コモンバスライン１２Ａには、図６の上下方向に沿って、周期的にスルーホールが設けられ、第１導電層２１Ａと第２導電層２２Ａとが電気的に接続されている。
【００４３】
図７は、スルーホールが設けられている部分のコモンバスライン１２Ａの断面を表している。コモンバスライン１２Ａが第１導電層２１Ａと第２導電層２２Ａの２層を含むことにより、コモンバスライン１２の配線としてのシート抵抗を軽減することが出来、重畳構造を有しない場合と比べて、コモンバスラインとしての配線幅を低減することが出来る。また、第１導電層２１Ａは、表示部１５に設けられる各画素回路のＴＦＴのゲート電極と同じ材料で形成されており、ＴＦＴ基板２の製造工程において、ゲート配線や、ＴＦＴのゲート電極を形成する工程で、コモンバスラインの第１導電層を形成することが出来る。さらに、第２導電層２２Ａは、複数の映像信号線や各画素回路のＴＦＴのドレイン電極と同じ材料で形成されており、同様に、ＴＦＴ基板２の製造工程において、映像信号線や、ＴＦＴのドレイン電極を形成する工程で、コモンバスラインの第２導電層を形成することが出来る。これにより、工程数の増大を抑制しつつ、配線抵抗が抑制されたコモンバスラインを形成することが出来る。
【００４４】
当該実施形態に係るコモンバスライン１２Ａにおいて、３本の短冊形状の第３導電層２３Ａが、図６の上下方向に延伸している。第３導電層２３Ａは、スズ添加酸化インジウム（Indium Tin Oxide：以下、ＩＴＯと記す）薄膜によって形成されている。第３導電層２２Ａ及び共通電極１４は、例えば、ともにＩＴＯ薄膜で形成されており、ＴＦＴ基板２の製造工程において、共通電極１４を形成する工程で、コモンバスラインの第３導電層を形成することが出来る。第３導電層２３Ａを、ＴＦＴ基板２のパネル端近傍に延伸するコモンバスライン１２Ａの最上層に形成することにより、以下のような効果が得られる。
【００４５】
一般に、ＩＴＯ薄膜は、液状配向膜との濡れ性が悪い（接触が高い）ので、液状配向膜の広がりを抑制したい領域にＩＴＯ薄膜を配置させることは、配向膜のパターニング精度を向上させるのに有効である。特に、基板上に形成される回路の表面に積層する絶縁膜と配向膜の濡れ性が良く、ＩＴＯ薄膜と配向膜の濡れ性が悪い場合に、配向膜の広がりを、ＩＴＯ薄膜が形成されているエッジで止めることが出来る。
【００４６】
例えば、液晶表示装置において、ＴＦＴ基板の表面に配向膜が形成され、ＴＦＴ基板とフィルタ基板とをシール材で貼り合わせ、液晶層を封止している。ＴＦＴ基板にシール材が塗布される領域に配向膜が形成されている場合、液晶層が封止されたセル内部へ水分が進入することがあり得るという問題が生じる。配向膜とＴＦＴ基板との接着性は、ＴＦＴ基板とシール材との接着性より一般に弱く、シール材の下に配向膜が形成されていると、配向膜とＴＦＴ基板の界面を介して、水分がセル内部へ進入してしまうからである。水分がセル内部へ進入してしまうと、液晶表示装置を駆動している間に、配線間に生じる電位差（電界）により、進入した水分と導電膜に酸化還元反応が生じ、配線が溶解したり、気泡が発生したり、不具合を生じることがある。これに対して、当該実施形態に係る液晶表示装置において、配向膜がＴＦＴ基板２の表面上を広がるのを、コモンバスライン１２Ａの第３導電層２３Ａで止めることが出来る。すなわち、第３導電層２３Ａは、配向膜堰き止めパタンの役割を担う。これにより、装置の信頼性低下が抑制される。なお、第３導電層２３Ａの電位は、下方に積層される導電層との間に電界が発生するのを抑制するために、共通基準電圧となっているのが望ましい。すなわち、第３導電層２３Ａは、第１導電層２１Ａや第２導電層２２Ａと電気的に接続されているのが望ましい。
【００４７】
次に、共通電圧線ＣＬについて説明する。図８は、共通電圧線ＣＬとの接合部分のコモンバスライン１２Ａの断面を表している。コモンバスライン１２Ａは、上述の通り３層の導電層による重畳構造をしているが、３層の導電層のうち、第１導電層２１Ａが図１０の右側に延伸しており、これが共通電圧線ＣＬとなる。図６に示す通り、共通電圧線ＣＬは、所定の幅で、図中横方向に延伸しており、図６に右側に配置される共通電極１４との接合部分に至っている。また、共通電圧線ＣＬは、ゲート回路入力ブロック１８の６本の配線と、上述の４本の内部配線と、立体的に交差している。
【００４８】
さらに、共通電極１４について説明する。図９の左側は、共通電圧線ＣＬと共通電極１４の接合部分を表しており、図９の右側は、表示部１５の共通電極１４の断面を表している。図９の左側に示す通り、第１導電層２１Ａの上側に第１絶縁層２６が形成されない領域（第１のスルーホール）が形成されており、さらに上側に第２絶縁層２７が形成されない領域（第２のスルーホール）が形成されている。これらスルーホールを介して、第１導電層２１Ａ、第２導電層２２Ａ、及び第３導電層２３Ａは電気的に接続している。図９の右側に示す通り、共通電極１４は、第３導電層２３Ｂによって形成されており、第３導電層２３Ａ，２３Ｂが接続していることにより、第１導電層２１Ａで形成される共通電圧線ＣＬと第３導電層２３Ｂで形成される共通電極１４は電気的に接続している。
【００４９】
なお、図９の右側には、表示部１５に延伸する２本の映像信号線と、画素電極の断面がさらに示されており、２本の映像信号線が、第２導電層２２Ｂで形成されており、上述の通り、コモンバスライン１２Ａの第２導電層２２Ａと同じ工程で形成される。また、画素電極は第４導電層２４で形成されている。なお、当該実施形態に係る液晶表示装置の各画素の形成されるＴＦＴは、共通（コモン）電極が、ＴＦＴのソース電極と接続される画素電極より上方に形成されるコモントップ構造をしている。この場合、共通電極１４に、複数のスリットが形成される。しかし、ＴＦＴはこの構造に限定される必要はなく、ＴＦＴのソース電極と接続される画素電極が、共通電極より上方に形成されるソーストップ構造をしていてもよい。
【００５０】
以上、当該実施形態に係るコモンバスライン１２Ａ、共通電圧線ＣＬ、及び共通電極１４について説明した。次に、当該実施形態に係るシフトレジスタ回路ＳＲについて、簡単に説明する。
【００５１】
図１０は、当該実施形態に係るｎ番目のシフトレジスタ回路ＳＲｎの回路図である。シフトレジスタ回路ＳＲは、複数のトランジスタと複数の容量により構成されており、各素子の符号は図６に示すシフトレジスタ回路ＳＲの各部位の符号と対応している。ノードＮ１は、トランジスタＴ５のゲートに印加される電圧であり、ゲート信号がハイ電圧となる期間（信号ハイ期間）に対応してハイ電圧となり、それ以外の期間ではロー電圧となる。ノードＮ１がハイ電圧となっているとき、トランジスタＴ５はオン状態となり、入力端子ＩＮ１より入力されるクロック信号Ｖｎの電圧が、ゲート出力端子ＯＵＴＧに印加される。ノードＮ２は、信号ハイ期間に対応してロー電圧となり、それ以外の期間ではハイ電圧となる。ノードＮ２がハイ電圧となっているとき、トランジスタＴ６又はトランジスタＴ６Ａがオン状態となり、ロー電圧線ＶＧＬのロー電圧がゲート出力端子ＯＵＴＧに印加される。同様に、トランジスタＴ２又はトランジスタＴ２Ａがオン状態となり、ロー電圧線ＶＧＬのロー電圧がノードＮ１に印加される。その他のトランジスタは、ノードＮ１又はノードＮ２を制御するトランジスタである。
【００５２】
図１１は、当該実施形態に係るゲート駆動回路１３の駆動方法を示す図である。図１１は、順方向駆動をする場合について示してある。図の横軸は時間であり、映像信号線の電圧ＤＡＴＡ、２個の補助信号、８個のクロック信号、６個のゲート信号、１番目のシフトレジスタ回路ＳＲ１のノードＮ１，Ｎ２それぞれの電圧の時間変化が図６に示されている。なお、図６には図示されていないが、ロー電圧線ＶＧＬの電圧は常時ロー電圧であり、第１可変電圧線ＶＧＬ＿ＡＣと第２可変電圧線ＶＧＬ＿ＡＣＢは、一方がハイ電圧のとき他方がロー電圧であり、ｍフレーム期間（ｍは１以上の整数）を周期として、ハイ電圧とロー電圧が周期的に繰り返している。
【００５３】
８個のクロック信号Ｖ１〜Ｖ８について説明する（図１１参照）。クロック信号は、８水平期間（８Ｈ）を１周期として、２水平期間（２Ｈ）が信号ハイ期間となっている。そして、８個のクロック信号Ｖ１〜Ｖ８は、１水平期間（１Ｈ）経過毎に、順に、信号ハイ期間となる。すなわち、隣り合うクロック信号は、信号ハイ期間が１水平期間（１Ｈ）重なっている。１組のクロック信号Ｖ１，Ｖ３，Ｖ５，Ｖ７が、図２の左側に配置されるゲート駆動回路１３Ａへ、他の１組のクロック信号Ｖ２，Ｖ４，Ｖ６，Ｖ８が、図２の右側に配置されるゲート駆動回路１３Ｂへ、それぞれ入力される。クロック信号を一般にＶｋとして表すと、ｋ＝｛（ｎ＋３）ｍｏｄ８＋１｝を満たすクロック信号Ｖｋが、ｎ番目のシフトレジスタ回路ＳＲｎの入力端子ＩＮＶ１に入力され、これをクロック信号Ｖｎとする。同様に、クロック信号Ｖｋ＋４が入力端子ＩＮＶ２に入力され、これをクロック信号Ｖｎ＋４として表す。ｋ＋４が１〜７以外の値を取るときは、Ｖｋ＋４＝Ｖｋ−４により換算すればよい。
【００５４】
以下、図１０と図１１を用いて、ゲート駆動回路１３Ａの駆動について説明する。期間Ｐ０において、すべてのシフトレジスタ回路ＳＲ及びダミーシフトレジスタ回路ＳＲＤにおいて、ノードＮ１はロー電圧に、ノードＮ２はハイ電圧となっている。期間Ｐ１に、補助信号ＶＳＴがハイ電圧となることにより、期間Ｐ２にダミーシフトレジスタ回路ＳＲＤａのダミーのゲート信号がハイ電圧に、期間Ｐ３にダミーシフトレジスタ回路ＳＲＤｂのダミーのゲート信号がハイ電圧となる。
【００５５】
以下、１番目のシフトレジスタ回路ＳＲ１（ｎ＝１）を例に駆動を説明する。期間Ｐ３に入力端子ＩＮ１に入力するゲート信号Ｇｎ−２（ダミーシフトレジスタ回路ＳＲＤｂのダミーのゲート信号）がハイ電圧となることにより、トランジスタＴ１がオン状態となり、ノードＮ１がハイ電圧となり、トランジスタＴ５がオン状態となる。同様に、トランジスタＴ７がオン状態となり、ノードＮ２がロー電圧となる。オン状態となっているトランジスタＴ５により、入力端子ＩＮＶ１に入力されるクロック信号Ｖｎ（Ｖ５）のハイ電圧が、ゲート出力端子ＯＵＴＧに印加され、ゲート信号Ｇｎ（Ｇ１）がハイ電圧となる。同様にして、ゲート信号Ｇ２，Ｇ３・・・は、それぞれ、期間Ｐ５，Ｐ６・・・にハイ電圧となる。
【００５６】
期間Ｐ６に、入力端子ＩＮ３に入力するゲート信号Ｇｎ＋４（Ｇ５）がハイ電圧となり、トランジスタＴ９がオン状態となり、ノードＮ１がロー電圧となる。また、入力端子ＩＮＶ２に入力されるクロック信号Ｖｎ＋４（Ｖ１）によりノードＮ２がハイ電圧となる。
【００５７】
逆方向駆動の場合は、期間Ｐ１に、補助信号ＶＳＴではなく補助信号ＶＳＴＡがハイ電圧となる。そして、入力端子ＩＮ２に入力されるゲート信号Ｇｎ＋２によってノードＮ１がハイ電圧となり、入力端子ＩＮ４に入力されるゲート信号Ｇｎ−４によってノードＮ１がロー電圧となる。
【００５８】
なお、第１可変電圧線ＶＧＬ＿ＡＣがハイ電圧のとき、トランジスタＴ２，Ｔ６のゲートがノードＮ２に接続され、トランジスタＴ２，Ｔ６が駆動する。これに対して、第２可変電圧線ＶＧＬ＿ＡＣＢがハイ電圧のとき、トランジスタＴ２Ａ，Ｔ６ＡのゲートがノードＮ２に接続され、トランジスタＴ２Ａ，Ｔ６Ａが駆動する。長期間にわたってＤＣ負荷がかかるトランジスタの動作を２個のトランジスタで分担させることにより、経年劣化を抑制することが出来る。
【００５９】
図１０に示すシフトレジスタ回路ＳＲは、当該実施形態に係る実施例の一例に過ぎず、他の構造のシフトレジスタ回路であってもよい。特に、双方向駆動をする必要がない場合は、ゲート信号Ｇｎ−４が入力される必要がなく、隣り合うシフトレジスタ回路の間隔に配置される内部配線は３本となり、本発明の効果はさらに高まる。また、表示部１５の各画素回路に備えられるＴＦＴの構造に依らず、本発明を適用することが出来るので、ＴＦＴに備えられる半導体は、非結晶（アモルファス）Ｓｉ、微結晶Ｓｉ、低温ポリシリコン、酸化物半導体などであってもよく、実用化される半導体を備えるＴＦＴに適用可能である。
【００６０】
なお、本発明の実施形態に係る表示装置として、ＩＰＳ方式の液晶表示装置について説明したが、本発明に係る表示装置は、ＶＡ（Vertically Aligned）方式やＴＮ（Twisted Nematic）方式等、その他の駆動方式の液晶表示装置であってもよいし、有機ＥＬ表示装置など、他の表示装置であってもよい。共通電極を有する表示装置に広く適用することが出来る。
【符号の説明】
【００６１】
１  フィルタ基板、２  ＴＦＴ基板、３  バックライト、１１  駆動ドライバ、１２，１２Ａ，１２Ｂ  コモンバスライン、１３，１３Ａ，１３Ｂ  ゲート駆動回路、１４  共通電極、１５  表示部、１８  ゲート回路入力ブロック、２０  透明基板、２１  第１導電層、２２  第２導電層、２３  第３導電層、２４  第４導電層、２６  第１絶縁層、２７  第２絶縁層、１０２  基板、１１１  駆動ドライバ、１１２  コモンバスライン、１１５  表示部、１１６  ゲートバスライン、Ｃ１  昇圧容量、Ｃ３  保持容量、ＣＬ  共通電圧線、Ｇｎ  ゲート信号、ＧＬ  ゲート信号線、ＩＮ１，ＩＮ２，ＩＮ３，ＩＮ４，ＩＮＶ１，ＩＮＶ２  入力端子、Ｎ１，Ｎ２  ノード、ＯＵＴ１，ＯＵＴ２，ＯＵＴ３，ＯＵＴ４  出力端子、ＯＵＴＧ  ゲート出力端子、ＳＲ，ＳＲｎ  シフトレジスタ回路、ＳＲＤ  ダミーシフトレジスタ回路、Ｔ１，Ｔ２，Ｔ２Ａ，Ｔ３，Ｔ４，Ｔ５，Ｔ６，Ｔ６Ａ，Ｔ７，Ｔ７Ａ，Ｔ９，Ｔ９Ａ，ＴＡ１，ＴＡ２，ＴＡ３，ＴＡ４  トランジスタ、Ｖｎ  クロック信号、ＶＧＬ  ロー電圧線、ＶＧＬ＿ＡＣ  第１可変電圧線、ＶＧＬ＿ＡＣＢ  第２可変電圧線、ＶＳＴ，ＶＳＴＡ  補助信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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