(57)【特許請求の範囲】
【請求項１】
それぞれがビット線とワード線の間に設けられた複数のメモリセルを含む、複数のカラムを有する半導体記憶装置であって、
第１電源電圧よりも高い第２電源電圧に昇圧する昇圧回路と、
データ書き込みかデータ読み出しかに応じて、前記第１電源電圧または前記第２電源電圧をメモリセル用電源電圧として印加するメモリセル用電源電圧制御回路と、を有し、
前記メモリセル用電源電圧制御回路は、
前記ビット線に対応して設けられ、ソースまたはドレインの一方に前記第１電源電圧が印加され、前記ソースまたはドレインの他方に前記メモリセルが接続され、前記ビット線がゲートに接続され、当該ビット線の電位が第１のレベルである場合はオフし、当該ビット線の電位が前記第１のレベルより低い第２のレベルである場合はオンし前記第１の電源電圧を前記メモリセル用電源電圧として前記メモリセルに印加する、複数のＰチャネル型トランジスタを有する、
ことを特徴とする半導体記憶装置。
【請求項２】
前記メモリセル用電源電圧制御回路は、データ書き込みを行う場合、
前記データ書き込みを行うメモリセルを含む選択カラムに対して前記第１電源電圧を前記メモリセル用電源電圧として印加し、
前記選択カラム以外の非選択カラムに対しては、前記第２電源電圧を前記メモリセル用電源電圧として印加する、
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記メモリセル用電源電圧制御回路は、データ書き込みを行う場合、
前記選択カラムのビット線のレベルに従って、前記選択カラムのメモリセルに対して前記第１電源電圧を前記メモリセル用電源電圧として印加する、
ことを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記メモリセル用電源電圧制御回路は、データ読み出しを行う場合、
全てのカラムのメモリセルに対して前記第２電源電圧を前記メモリセル用電源電圧として印加する、
ことを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体記憶装置。
【請求項５】
それぞれがビット線とワード線の間に設けられた複数のメモリセルを含む、複数のカラムを有する半導体記憶装置の制御方法であって、
データ読み出し時には、全てのカラムにおけるメモリセルに対して、第１電源電圧を昇圧した第２電源電圧をメモリセル用電源電圧として印加し、
データ書き込み時には、前記ビット線に対応して設けられ、ソースまたはドレインの一方に前記第１電源電圧が印加され、前記ソースまたはドレインの他方に前記メモリセルが接続され、前記ビット線がゲートに接続され、当該ビット線の電位が第１のレベルである場合はオフし、当該ビット線の電位が前記第１のレベルより低い第２のレベルである場合はオンし前記第１の電源電圧を前記メモリセル用電源電圧として前記メモリセルに印加する、Ｐチャネル型トランジスタにより、書き込みを行う選択カラムに対して、前記第１電源電圧をメモリセル用電源電圧として印加し、且つ、前記選択カラム以外の非選択カラムに対して、前記第２電源電圧をメモリセル用電源電圧として印加する、
ことを特徴とする半導体記憶装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書で言及する実施例は、半導体記憶装置およびその制御方法に関する。
【背景技術】
【０００２】
近年、半導体製造技術の進歩に伴って、半導体記憶装置も微細化および高集積化が進み、また、動作電圧の低電圧化も進んでいる。さらに、電池駆動による携帯機器への適用や省エネを実現するために、半導体記憶装置の低消費電力化も進められている。
【０００３】
このような半導体記憶装置としては、例えば、ＳＲＡＭ(Static Random Access Memory)が挙げられるが、ＳＲＡＭは、演算処理装置(プロセッサ)のキャッシュメモリや高速処理を実行するメモリとして使用されている。
【０００４】
低電圧動作のＳＲＡＭは、メモリセルのリテンション(電荷保持)が悪くなり、また、ランダムバラツキの影響を大きく受けるため、メモリセルのスタティックノイズマージン(Static Noise Margin：ＳＮＭ)が低下して動作が不安定になる。
【０００５】
ところで、ＳＲＡＭセルは、例えば、６つのトランジスタを有しているが、データ読み出し時において、ゲートがワード線に接続されたトランスファゲート用トランジスタの駆動能力は、ドライブ用トランジスタよりも小さい方が好ましい。
【０００６】
従来、トランスファゲートトランジスタの駆動能力をドライブトランジスタよりも小さくした半導体記憶装置(ＳＲＡＭ)としては、様々なものが提案されている。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】Y. Fujimura et al., "A Configurable SRAM with Constant-Negative-Level Write Buffer for Low-Voltage Operation with 0.149μm2 Cell in 32nm High-K Metal-Gate CMOS," ISSCC 2010, pp.348-349, 2010
【非特許文献２】T. Suzuki et al., "A Stable SRAM Cell Design Against Simultaneously R/W Disturbed Accesses," Symposium on VLSI Circuits, 2006
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上述したように、低電圧動作のＳＲＡＭは、メモリセルのリテンションが悪くなり、また、ランダムバラツキの影響を大きく受けるため、メモリセルのＳＮＭが低下して動作が不安定になる。
【０００９】
しかしながら、ＳＮＭを大きくするために、例えば、ワードドライバの電源電圧を低くすると、データ書き込みに要する時間が長くなり、また、メモリセルの電源電圧を高くすると、消費電力の増大を招くといった問題がある。
【課題を解決するための手段】
【００１０】
一実施形態によれば、それぞれがビット線とワード線の間に設けられた複数のメモリセルを含む、複数のカラムを有する半導体記憶装置であって、昇圧回路と、メモリセル用電源電圧制御回路と、を有する半導体記憶装置が提供される。
【００１１】
前記昇圧回路は、第１電源電圧よりも高い第２電源電圧に昇圧し、前記メモリセル用電源電圧制御回路は、データ書き込みかデータ読み出しかに応じて、前記第１電源電圧または前記第２電源電圧をメモリセル用電源電圧として印加する。前記メモリセル用電源電圧制御回路は、前記ビット線に対応して設けられ、ソースまたはドレインの一方に前記第１電源電圧が印加され、前記ソースまたはドレインの他方に前記メモリセルが接続され、前記ビット線がゲートに接続され、当該ビット線の電位が第１のレベルである場合はオフし、当該ビット線の電位が前記第１のレベルより低い第２のレベルである場合はオンし前記第１の電源電圧を前記メモリセル用電源電圧として前記メモリセルに印加する、複数のＰチャネル型トランジスタを有する。
【発明の効果】
【００１２】
開示の半導体記憶装置およびその制御方法は、動作速度の低下や消費電力の増大を招くことなく、スタティックノイズマージンの低下を防止してメモリアクセスを安定化させ、さらに、書き込みマージンの劣化も回避することができるという効果を奏する。
【図面の簡単な説明】
【００１３】
【図１】図１は、半導体記憶装置の一例を示す回路図である。
【図２】図２は、図１に示す半導体記憶装置の動作を説明するためのタイミング図である。
【図３】図３は、半導体記憶装置の他の例を示す回路図である。
【図４】図４は、図３に示す半導体記憶装置の動作を説明するためのタイミング図である。
【図５】図５は、半導体記憶装置の一実施例を示す回路図である。
【図６】図６は、図５に示す半導体記憶装置のデータ読み出し動作を説明するためのタイミング図である。
【図７】図７は、図５に示す半導体記憶装置のデータ書き込み動作を説明するためのタイミング図である。
【発明を実施するための形態】
【００１４】
まず、半導体記憶装置およびその制御方法の実施例を詳述する前に、図１〜図４を参照して、半導体記憶装置の一例、並びに、その半導体記憶装置における問題点を説明する。
【００１５】
図１は、半導体記憶装置(ＳＲＡＭ)の一例を示す回路図であり、図２は、図１に示す半導体記憶装置の動作を説明するためのタイミング図である。図１において、参照符号ＭＣはメモリセル(ＳＲＡＭセル)、ＷＤＲはワードドライバ、ＢＬ，ＢＬＸはビット線、そして、ＷＬはワード線を示す。
【００１６】
また、参照符号ＰＲＥはプリチャージ信号、ＶＤＤは高電位電源電圧(高電位電源線)、ＶＳＳは低電位電源電圧(低電位電源線)、そして、ＶＤＤＷはワードドライバ用高電位電源電圧(ワードドライバ用高電位電源線)を示す。
【００１７】
図１に示されるように、ワードドライバＷＤＲは、ｐチャネル型ＭＯＳ(ｐＭＯＳ)トランジスタＰＤＲおよびｎチャネル型ＭＯＳ(ｎＭＯＳ)トランジスタＮＤＲによるインバータとされ、ワードドライバ用の高電位電源電圧ＶＤＤＷにより駆動される。
【００１８】
ここで、ワードドライバ用高電位電源電圧ＶＤＤＷは、図２に示されるように、メモリセルＭＣに印加する高電位電源電圧ＶＤＤよりもα(例えば、ＶＤＤの１０％程度)だけ低い電圧とされ、従って、ワード線ＷＬの選択電圧は、ＶＤＤ−αになる。
【００１９】
メモリセルＭＣは、ｐＭＯＳトランジスタＰＬＯ0，ＰＬＯ1、および、ｎＭＯＳトランジスタＮＴＲ0，ＮＴＲ1，ＮＤＶ0，ＮＤＶ1の６つのトランジスタを有する。ここで、トランジスタＰＬＯ0，ＰＬＯ1は負荷として機能し、トランジスタＮＴＲ0，ＮＴＲ1はトランスファゲートとして機能し、そして、トランジスタＮＤＶ0，ＮＤＶ1はドライブトランジスタとして機能する。
【００２０】
すなわち、ワード線ＷＬは、トランジスタＮＴＲ0，ＮＴＲ1のゲートに接続され、相補のビット線ＢＬ，ＢＬＸは、ＮＴＲ0，ＮＴＲ1を介して交差接続されたインバータＰＬＯ0，ＮＤＶ0およびＰＬＯ1，ＮＤＶ1のデータ保持ノードＷおよびＷＸが接続される。
【００２１】
ここで、ノードＷは、インバータＰＬＯ0，ＮＤＶ0の出力とインバータＰＬＯ1，ＮＤＶ1の入力に共通接続され、ノードＷＸは、インバータＰＬＯ0，ＮＤＶ0の入力とインバータＰＬＯ1，ＮＤＶ1の出力に共通接続される。
【００２２】
正論理のビット線ＢＬには、プリチャージ信号ＰＲＥにより制御されるｐＭＯＳトランジスタＰＰＲ0が接続され、また、負論理のビット線ＢＬＸには、プリチャージ信号ＰＲＥにより制御されるｐＭＯＳトランジスタＰＰＲ1が接続されている。
【００２３】
ここで、前述したように、ワードドライバＷＤＲの電源電圧はＶＤＤＷ(ＶＤＤ−α)とされ、メモリセルＭＣおよびトランジスタＰＰＲ0，ＰＰＲ1の電源電圧は、ＶＤＤとされている。また、１対のビット線ＢＬ，ＢＬＸに接続される１つのカラムは、複数(例えば、ｎ個)のメモリセルＭＣを有する。
【００２４】
なお、ビット線を、グローバルビット線とローカルビット線に階層化し、各ローカルビット線(各バンク)に対して複数のメモリセルＭＣを設けることもできる。ここで、各バンクにおけるローカルビット線は、例えば、カラムごとに設けられたグローバルビット線に対してバンク選択トランジスタを介して接続されることになる。
【００２５】
図２に示されるように、メモリセルＭＣにアクセスするとき、プリチャージ信号ＰＲＥをＶＳＳからＶＤＤへ立ち上げてトランジスタＰＰＲ0，ＰＰＲ1をオフすると共に、ワードドライバＷＤＲによりワード線ＷＬの電位をＶＳＳからＶＤＤＷに立ち上げる。
【００２６】
ここで、ワード線ＷＬの電圧(選択電圧)ＶＤＤＷは、通常(メモリセルＭＣ)のＶＤＤよりも若干(α：例えば、ＶＤＤの１０％程度だけ)低い電圧とされているため、メモリセルのＳＮＭ(スタティックノイズマージン)を向上させることができる。
【００２７】
すなわち、ワード線ＷＬの選択電圧を、ＶＤＤよりも若干低いＶＤＤＷにすることで、トランスファゲートトランジタタＮＴＲ0，ＮＴＲ1の駆動能力を、ドライブトランジスタＮＤＶ0，ＮＤＶ1よりも低下させることで、ＳＮＭを向上させるようになっている。
【００２８】
しかしながら、図１および図２に示す手法では、ワード線ＷＬの選択電圧ＶＤＤＷが低くなるため動作速度(アクセス速度)が低下し、また、書き込みマージンも劣化してしまうという問題がある。
【００２９】
図３は、半導体記憶装置の他の例を示す回路図であり、図４は、図３に示す半導体記憶装置の動作を説明するためのタイミング図である。図３および図４に示す半導体記憶装置(ＳＲＡＭ)は、上述した図１および図２のＳＲＡＭに対して、動作速度の低下を生じないようにしたものである。
【００３０】
ここで、図３に示す回路は、上述した図１に示す回路と同様のものである。ただし、図３に示すＳＲＡＭでは、ワードドライバＷＤＲの電源電圧を、ビット線ＢＬ，ＢＬＸをプリチャージする通常のＶＤＤとし、メモリセルＭＣの電源電圧ＶＤＤＷ’を、ＶＤＤよりも若干(α：例えば、ＶＤＤの１０％程度だけ)高い電圧としている。
【００３１】
すなわち、メモリセルＭＣの電源電圧(トランジスタＰＬＯ0，ＰＬＯ1のソース電圧)を、ＶＤＤよりも若干高い電圧ＶＤＤＷ’とすることで、図１および図２と同様に、トランスファゲートトランジタタＮＴＲ0，ＮＴＲ1の駆動能力を下げてＳＮＭを向上させる。
【００３２】
ここで、図３および図４に示す手法は、ワード線ＷＬの選択電圧がＶＤＤのままであるため、動作速度の低下を招くことはないが、メモリセルＭＣの電源電圧を高く(ＶＤＤＷ’＝ＶＤＤ＋α)することにより、リーク電流が増大することになる。さらに、データ書き込み時には、書き込みマージンが劣化することにもなる。
【００３３】
以下、半導体記憶装置およびその制御方法の実施例を、添付図面を参照して詳述する。図５は、半導体記憶装置の一実施例を示す回路図である。図５に示されるように、半導体記憶装置(ＳＲＡＭ)は、ｍ＋１個のカラムを有し、各カラムは、それぞれｎ個のメモリセルＭＣを有する。
【００３４】
なお、図５では、左端のカラム(カラムｍ)が選択カラムを代表して示し、右端のカラム(カラム０)が非選択カラムを代表して示す。また、各カラムは、同様の回路構成とされている。
【００３５】
すなわち、図５において、参照符号ＭＣはメモリセル、ＷＤＲはワードドライバ、ＢＬ<0>，ＢＬＸ<0>〜ＢＬ<m>，ＢＬＸ<m>はビット線、ＷＬはワード線、ＰＲＥはプリチャージ信号、そして、ＢＳＴはブースト信号を示す。また、参照符号ＶＤＤは高電位電源電圧(高電位電源線)、ＶＳＳは低電位電源電圧(低電位電源線)、そして、ＶＤＤ<0>〜ＶＤＤ<m>は各カラム０〜ｍのメモリセル用電源電圧を示す。
【００３６】
メモリセルＭＣは、ｐＭＯＳトランジスタＰＬＯ0，ＰＬＯ1、および、ｎＭＯＳトランジスタＮＴＲ0，ＮＴＲ1，ＮＤＶ0，ＮＤＶ1の６つのトランジスタを有する。ここで、トランジスタＰＬＯ0，ＰＬＯ1は負荷として機能し、トランジスタＮＴＲ0，ＮＴＲ1はトランスファゲートとして機能し、そして、トランジスタＮＤＶ0，ＮＤＶ1はドライブトランジスタとして機能する。
【００３７】
図５と、図１および図３の比較から明らかなように、本実施例のＳＲＡＭは、図１および図３の回路に対して、ｐＭＯＳトランジスタＰＢＳＴおよびＰＫ0，ＰＫ1、並びに、容量Ｃａｐを追加したものに相当する。
【００３８】
ここで、各カラム０〜ｍは、それぞれ複数(例えば、ｎ個)のメモリセルＭＣを有する。各カラム０〜ｍのメモリセルＭＣは、それぞれ専用のメモリセル用電源電圧ＭＶＤＤ<0>〜ＭＶＤＤ<m>が印加される。
【００３９】
なお、各カラムのビット線(ＢＬ，ＢＬＸ)は、グローバルビット線とローカルビット線に階層化し、各ローカルビット線(各バンク)に対して複数のメモリセルＭＣを設けることもできる。ここで、各バンクにおけるローカルビット線は、例えば、カラムごとに設けられたグローバルビット線に対してバンク選択トランジスタを介して接続されることになる。
【００４０】
前述したように、各カラム０〜ｍは、同様の回路構成とされているので、カラムｍ(選択カラム)を例として説明する。ここで、選択カラムｍにおいて、トランジスタＰＫ0，ＰＫ1は、ビット線ＢＬ<m>，ＢＬＸ<m>のレベルによりメモリセル用電源電圧ＭＶＤＤ<m>の電位を制御するキーパ回路として機能する。
【００４１】
トランジスタＰＫ0のゲートは、正論理のビット線ＢＬ<m>が接続され、また、トランジスタＰＫ1のゲートは、負論理のビット線ＢＬＸ<m>が接続されている。トランジスタＰＫ0，ＰＫ1のソースは、高電位の電源線ＶＤＤに接続され、トランジスタＰＫ0，ＰＫ1のドレインに共通接続されると共に、メモリセルのトランジスタＰＬＯ0，ＰＬＯ1のソースに接続されている。
【００４２】
ここで、トランジスタＰＫ0，ＰＫ1のドレインの共通接続ノードには、ブースト信号ＢＳＴにより制御されるトランジスタＰＢＳＴのドレイン、および、容量Ｃａｐの一端が接続されている。なお、トランジスタＰＢＳＴのソースは、高電位の電源線ＶＤＤに接続され、また、容量Ｃａｐの他端は、トランジスタＰＢＳＴのゲートに接続されている。
【００４３】
すなわち、本実施例のＳＲＡＭは、データの読み出し／書き込み時にアクセスされるカラム(選択カラム)ｍのメモリセル用電源電圧ＭＶＤＤ<m>だけがＶＤＤ＋α(例えば、ＶＤＤの１０％程度)に昇圧される。
【００４４】
これにより、動作速度(アクセス速度)の低下や消費電力(リーク電流)の増大を招くことなく、ＳＮＭ(スタティックノイズマージン)の低下を防止してメモリアクセスを安定化させることができ、さらに、書き込みマージンの劣化も回避することが可能になる。
【００４５】
以下、本実施例のＳＲＡＭ(半導体記憶装置)を、データ読み出し動作およびデータ書き込み動作に分けて説明する。図６は、図５に示す半導体記憶装置のデータ読み出し動作を説明するためのタイミング図であり、図７は、図５に示す半導体記憶装置のデータ書き込み動作を説明するためのタイミング図である。
【００４６】
図６に示されるように、まず、データ読み出し時は、ワード線ＷＬの電位をＶＳＳからＶＤＤへ立ち上げる。このとき、ブースト信号ＢＳＴも、ワード線ＷＬと同時、或いは、少し前にＶＳＳからＶＤＤへ立ち上げる。
【００４７】
これにより、トランジスタＰＢＳＴがオフし、トランジスタＰＢＳＴのゲートに接続された容量Ｃａｐの他端がＶＤＤのレベルになる。従って、容量Ｃａｐの一端の電位、すなわち、メモリセル用電源電圧ＭＶＤＤ<m>の電位がＶＤＤ＋α(第２電源電圧)に昇圧される。ここで、トランジスタＰＢＳＴおよび容量Ｃａｐは、昇圧回路に相当する。
【００４８】
その結果、図３および図４を参照して説明したのと同様に、ドライブトランジスタとして機能するＮＤＶ0，ＮＤＶ1の駆動能力が上がり、ＳＮＭ(スタティックノイズマージン)と動作速度が向上する。そして、メモリセル用電源電圧ＭＶＤＤ<m>は、時間の経過に伴って、リーク電流により、その電位が緩やかに低下する。
【００４９】
このように、メモリセル用電源電圧ＭＶＤＤ<m>の電位が低下すると、メモリセルＭＣの内部データが破壊される虞があるため、ビット線ＢＬ<m>，ＢＬＸ<m>が一定量下がったところで、トランジスタＰＫ0，ＰＫ1によりＭＶＤＤ<m>の電位をＶＤＤに戻す。
【００５０】
この動作は、選択カラムｍおよび非選択カラム０の全てのカラムで同様に行われる。ここで、トランジスタＰＫ0，ＰＫ1は、各カラム０〜ｍのメモリセル用電源電圧ＭＶＤＤ<0>〜ＭＶＤＤ<m>を制御するメモリセル用電源電圧制御回路に相当する。
【００５１】
次に、データ書き込み時の動作について説明するが、基本動作は、上述したデータ読み出し時時とほぼ同じである。しかしながら、データ書き込み時において、実際にデータを書き込む選択カラムｍのメモリセル用電源電圧ＭＶＤＤ<m>を昇圧してしまうと、書き込みマージンが劣化するため、それを回避するようになっている。
【００５２】
まず、選択カラムｍのビット線(ＢＬ<m>，ＢＬＸ<m>)のデータ(レベル)を確定させる(どちらか一方のビット線を低レベル『Ｌ』(ＶＳＳ)にする)。すなわち、図７に示されるように、例えば、一方のビット線ＢＬ<m>を『Ｌ』にすると、トランジスタ(キーパトランジスタ)ＰＫ0がオンするので、メモリセル用電源電圧ＭＶＤＤ<m>は、昇圧されずにＶＤＤの電位を維持する。
【００５３】
ここで、他方のビット線ＢＬＸ<m>を『Ｌ』にした場合、トランジスタ(キーパトランジスタ)ＰＫ1がオンするため、ＢＬ<m>を『Ｌ』にした場合と同様に、メモリセル用電源電圧ＭＶＤＤ<m>は、昇圧されずにＶＤＤの電位を維持することになる。
【００５４】
このように、選択カラムｍにおいて、ワード線ＷＬの電位とブースト信号ＢＳＴをＶＳＳからＶＤＤの電位に立ち上げても、メモリセル用電源電圧ＭＶＤＤ<m>は、ＶＤＤの電位に維持されて昇圧されることはない。
【００５５】
一方、非選択カラム０において、この時点では、トランジスタＰＫ0，ＰＫ1がオフのままなので、非選択カラムのメモリセル電源ＭＶＤＤ<0>は、ＶＤＤ＋αに昇圧される。
【００５６】
これにより、メモリセルＭＣに対してデータ書き込みを行う選択カラムｍでは、メモリセル用電源電圧ＭＶＤＤ<m>がＶＤＤの電位を維持されるため、書き込みマージンが劣化することはない。
【００５７】
このように、本実施例の半導体記憶装置によれば、動作速度の低下や消費電力の増大を招くことなく、ＳＮＭ(スタティックノイズマージン)の低下を防止してメモリアクセスを安定化させ、さらに、書き込みマージンの劣化も回避することが可能になる。
【００５８】
以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではない。また、明細書のそのような記載は、発明の利点および欠点を示すものでもない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
【００５９】
以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
（付記１）
それぞれがビット線とワード線の間に設けられた複数のメモリセルを含む、複数のカラムを有する半導体記憶装置であって、
第１電源電圧よりも高い第２電源電圧に昇圧する昇圧回路と、
データ書き込みかデータ読み出しかに応じて、前記第１電源電圧または前記第２電源電圧をメモリセル用電源電圧として印加するメモリセル用電源電圧制御回路と、
を有することを特徴とする半導体記憶装置。
【００６０】
（付記２）
前記メモリセル用電源電圧制御回路は、データ書き込みを行う場合、
前記データ書き込みを行うメモリセルを含む選択カラムに対して前記第１電源電圧を前記メモリセル用電源電圧として印加し、
前記選択カラム以外の非選択カラムに対しては、前記第２電源電圧を前記メモリセル用電源電圧として印加する、
ことを特徴とする付記１に記載の半導体記憶装置。
【００６１】
（付記３）
前記メモリセル用電源電圧制御回路は、データ書き込みを行う場合、
前記選択カラムのビット線のレベルに従って、前記選択カラムのメモリセルに対して前記第１電源電圧を前記メモリセル用電源電圧として印加する、
ことを特徴とする付記２に記載の半導体記憶装置。
【００６２】
（付記４）
前記メモリセル用電源電圧制御回路は、データ書き込みを行う場合、
前記選択カラムにおいて、前記ワード線のレベルが変化する前に、前記ビット線のレベルを確定させて当該ビット線のレベルを保持する、
ことを特徴とする付記３に記載の半導体記憶装置。
【００６３】
（付記５）
前記メモリセル用電源電圧制御回路は、データ読み出しを行う場合、
全てのカラムのメモリセルに対して前記第２電源電圧を前記メモリセル用電源電圧として印加する、
ことを特徴とする付記１乃至付記４のいずれか１項に記載の半導体記憶装置。
【００６４】
（付記６）
前記半導体記憶装置は、スタティックランダムアクセスメモリである、
ことを特徴とする付記１乃至付記５のいずれか１項に記載の半導体記憶装置。
【００６５】
（付記７）
前記各カラムは、
相補のビット線対を有する、
ことを特徴とする付記６に記載の半導体記憶装置。
【００６６】
（付記８）
前記メモリセルは、
前記相補のビット線対と前記ワード線の間に接続され、トランスファゲートとして機能する第１および第２トランジスタと、負荷として機能する第３および第４トランジスタと、ドライブトランジスタとして機能する第５および第６トランジスタの６つのトランジスタを有する、
ことを特徴とする付記７に記載の半導体記憶装置。
【００６７】
（付記９）
それぞれがビット線とワード線の間に設けられた複数のメモリセルを含む、複数のカラムを有する半導体記憶装置の制御方法であって、
データ読み出し時には、全てのカラムにおけるメモリセルに対して、第１電源電圧を昇圧した第２電源電圧をメモリセル用電源電圧として印加し、
データ書き込み時には、書き込みを行う選択カラムに対して、前記第１電源電圧をメモリセル用電源電圧として印加し、且つ、前記選択カラム以外の非選択カラムに対して、前記第２電源電圧をメモリセル用電源電圧として印加する、
ことを特徴とする半導体記憶装置の制御方法。
【符号の説明】
【００６８】
ＢＬ，ＢＬＸ    ビット線
ＢＳＴ    ブースト信号
ＭＣ    メモリセル
ＭＶＤＤ<0>〜ＭＶＤＤ<m>    メモリセル用電源電圧
ＮＤＲ，ＮＴＲ0，ＮＴＲ1，ＮＤＶ0，ＮＤＶ1    ｎチャネル型ＭＯＳ(ｎＭＯＳ)トランジスタ
ＰＤＲ，ＰＢＳＴ，ＰＬＯ0，ＰＬＯ1，ＰＫ0，ＰＫ1    ｐチャネル型ＭＯＳ(ｐＭＯＳ)トランジスタ
ＰＲＥ    プリチャージ信号
ＶＤＤ    高電位電源線(高電位電源レベル) 
ＶＤＤＷ    ワードドライバ用の高電位電源電圧
ＶＤＤＷ’    メモリセルの電源電圧
ＶＳＳ    低電位電源線(低電位電源レベル)
ＷＤＲ    ワードドライバ
ＷＬ    ワード線
【図１】
0005962185.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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