(57)【特許請求の範囲】
【請求項１】
２つ以上直列接続された半導体スイッチング素子に出力されるゲート信号を生成する半導体スイッチング素子の駆動装置であって、
直列接続された２つの半導体スイッチング素子の電圧を、そのうちの片方の半導体スイッチング素子の電位を基準にして検出する電圧検出回路と、
前記直列接続された２つの半導体スイッチング素子の電圧を比較し、前記電圧の大小関係を表す１ビット信号の電圧偏差極性信号をフィードバックする比較器と、
１回のスイッチング毎に、前記電圧偏差極性信号に基づいて制御方向を決定し、次回のスイッチング時のゲート信号に対する制御量に対して、決定した制御方向に固定値の制御量を加算し、加算後の制御量を出力すると共に、その加算後の制御量を保持するタイミング制御演算回路と、
前記制御量に基づいて、ゲート信号の変化のタイミングを調整するタイミング制御回路と、を備えたことを特徴とする半導体スイッチング素子の駆動装置。
【請求項２】
前記タイミング制御演算回路は、
前記電圧偏差極性信号を、１回のスイッチング期間中に複数回サンプリングし、そのサンプリング値の積算値と、予め設定された閾値とを比較し、制御方向を決定することを特徴とする請求項１記載の半導体スイッチング素子の駆動装置。
【請求項３】
前記電圧検出回路で検出された２つの半導体スイッチング素子における電圧の偏差が、予め定められた閾値よりも小さい期間は、タイミング制御演算回路において、電圧偏差極性信号を無効とすることを特徴とする請求項１または２記載の半導体スイッチング素子の駆動装置。
【請求項４】
前記タイミング制御演算回路および前記タイミング制御回路は、基準電位とした半導体スイッチング素子のゲートドライブ制御部に設置したことを特徴とする請求項１〜３のうち何れか１項に記載の半導体スイッチング素子の駆動装置。
【請求項５】
前記タイミング制御演算回路および前記タイミング制御回路は、上位制御部に設置したことを特徴とする請求項１〜３のうち何れか１項に記載の半導体スイッチング素子の駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体スイッチング素子の駆動装置に係り、特に、複数直列に接続した半導体スイッチング素子により構成した回路における半導体スイッチング素子の駆動装置に関する。
【背景技術】
【０００２】
半導体スイッチング素子には種々の物があり、半導体スイッチング素子の種類や、設計，構成等の違いにより、耐電圧，電流容量，スイッチング特性，製造コストなどが異なる。
【０００３】
半導体スイッチング素子によって構成される電力変換装置は、しばしば、高電圧の出力が要求される。高電圧出力を行うための１手法として、高耐圧の半導体スイッチング素子を用いる方法がある。
【０００４】
しかしながら、高耐圧の半導体スイッチング素子は、製作コストがかかるため非常に高価である。また、高耐圧化には様々な要因（たとえば、半導体スイッチング素子をモジュール化した時の各種部品の耐圧や、絶縁性能を確保するための絶縁距離不足などの要因）があり、限度がある。例えば、一般的な半導体スイッチング素子の一つである絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）では、最高で６５００Ｖ程度のものしか市販されていない。また、電流容量にも制限がある。
【０００５】
そのため、低耐圧の半導体スイッチング素子を直列に複数個接続して、見かけ上１つのスイッチ（以下、直列スイッチと称する）を構成する方式が提案されている。
【０００６】
しかしながら、複数の半導体スイッチング素子を直列接続して、直列スイッチを構成した場合、各半導体スイッチング素子にかかる電圧に不平衡が発生する問題がある。
【０００７】
この半導体スイッチング素子のターンオン／オフにより発生する過渡時の電圧不平衡を改善する手法としては、各半導体スイッチング素子を駆動するゲート信号のオン／オフのタイミングを調整することによって、半導体スイッチング素子のターンオン／オフ動作を同期させる方法が特許文献１に開示されている。
【０００８】
この特許文献１では、ターンオン／オフの際における半導体スイッチング素子の電圧不平衡を小さくするために、ターンオン／オフ後における一定期間中の電圧を測定し、その電圧の大小関係と電位差からゲート信号のオン／オフのタイミングを電圧の不平衡が小さくなる方向に調整している。
【０００９】
特許文献１における半導体スイッチング素子の駆動装置を図１０〜図１２に基づいて簡単に説明する。駆動装置１にはタイミング制御回路２が各半導体スイッチング素子にそれぞれ設けられており、コントローラ３は図１２に示すようにタイミング制御回路２毎、若しくは図１１に示すように１つに集約して配置されている。
【００１０】
コントローラ３では、図１０に示すように、直列スイッチをターンオン／オフした際（図１３のＰ１またはＰ３の期間）における制御対象の半導体スイッチング素子にかかる両端電圧と、直列スイッチ内における半導体スイッチング素子の電圧平均値（直列スイッチの両端電圧／直列に接続された半導体スイッチング素子の素子数）との偏差を演算する。
【００１１】
そして、電圧偏差の極性および大きさに従って、タイミングの制御方向（タイミングを早めるか遅くするか）と制御量が決定され、次回のスイッチング時にその制御量が反映される。
【００１２】
図１４は、ターンオフの際のゲートタイミングの補正例である。特許文献１では、ターンオフ動作が行われている時刻ｔ１において各半導体スイッチング素子の電圧を比較している。１番目の半導体スイッチング素子の両端電圧Ｕｃｅ１は平均値より高いため、次回のスイッチングにおけるゲート信号Ｕｇｅ１の変化のタイミングを遅らせる。３番目の半導体スイッチング素子の両端電圧Ｕｃｅ３は平均値より低いため、次回のスイッチングにおけるゲート信号Ｕｇｅ３の変化のタイミングを早くしている。
【００１３】
ゲート信号Ｕｇｅのタイミングの制御量は、特許文献１のように、電圧偏差に従って決定する方法の他に、特許文献２のように一定の制御量（特許文献２では１制御周期）だけ変化させる方法や、特許文献３のように複数回のスイッチングにおける変化（複数回のターンオフ動作）において検出された電圧偏差を積分してその積分量に従って決定する方法等が開示されている。  
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特許３５１２２４８号公報
【特許文献２】特許４０６１７４１号公報
【特許文献３】特許４３１３０８８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
しかしながら、特許文献１における半導体スイッチング素子の駆動装置では、ゲート信号のタイミングの制御量を電圧偏差「量」に従って決定しているため、電圧偏差「量」または電位「量」（アナログ量またはディジタル量）をフィードバックする必要がある。その結果、以下に示すような問題が生じていた。
［偏差電圧「量」のフィードバック］
偏差電圧「量」をフィードバックするため、高速な信号検出やフィードバックが難しくなると共に、Ａ／Ｄ変換器などの追加機器が必要となる。その結果、制御性の低下，装置の複雑化，大型化，高コスト化などの問題が生じていた。
［検出タイミングの同期］
各半導体スイッチング素子の両端電圧は、比較して電圧偏差を求めるために、各半導体スイッチング素子の両端電圧を同時に検出する必要がある。しかし、各半導体スイッチング素子の検出電圧の検出信号または検出トリガ信号に発生する遅延にはバラツキが生じるため、各半導体スイッチング素子の両端電圧を同時に検出することが困難であった。
【００１６】
以上示したようなことから、複数個直列接続された半導体スイチング素子において、電圧偏差量または電位量をフィードバックすることなく、各半導体スイッチング素子の電圧分担を均等化させた半導体スイッチング素子の駆動回路を提供することが課題となる。
【課題を解決するための手段】
【００１７】
本発明は、前記従来の問題に鑑み、案出されたもので、その一態様は、２つ以上直列接続された半導体スイッチング素子に出力されるゲート信号を生成する半導体スイッチング素子の駆動装置であって、直列接続された２つの半導体スイッチング素子の電圧を、そのうちの片方の半導体スイッチング素子の電位を基準にして検出する電圧検出回路と、前記直列接続された２つの半導体スイッチング素子の電圧を比較し、前記電圧の大小関係を表す１ビット信号の電圧偏差極性信号をフィードバックする比較器と、１回のスイッチング毎に、前記電圧偏差極性信号に基づいて制御方向を決定し、次回のスイッチング時のゲート信号に対する制御量に対して、決定した制御方向に固定値の制御量を加算し、加算後の制御量を出力すると共に、その加算後の制御量を保持するタイミング制御演算回路と、前記制御量に基づいて、ゲート信号の変化のタイミングを調整するタイミング制御回路と、を備えたことを特徴とする。
【００１８】
また、前記タイミング制御演算回路は、前記電圧偏差極性信号を、１回のスイッチング期間中に複数回サンプリングし、そのサンプリング値の積算値と、予め設定された閾値とを比較し、制御方向を決定することを特徴とする。
【００１９】
また、前記電圧検出回路で検出された２つの半導体スイッチング素子における電圧の偏差が、予め定められた閾値よりも小さい期間は、タイミング制御演算回路において、電圧偏差極性信号を無効とすることを特徴とする。
【００２０】
また、前記タイミング制御演算回路および前記タイミング制御回路は、基準電位とした半導体スイッチング素子のゲートドライブ制御部に設置したことを特徴とする。
【００２１】
また、前記タイミング制御演算回路および前記タイミング制御回路は、上位制御部に設置したことを特徴とする。
【発明の効果】
【００２２】
本発明によれば、複数個直列接続された半導体スイッチング素子の駆動回路において、電圧偏差量または電位量をフィードバックすることなく、各半導体スイッチング素子の電圧分担を均等化させることが可能となる。
【図面の簡単な説明】
【００２３】
【図１】実施形態１における半導体スイッチング素子の駆動装置を示すブロック図である。
【図２】抵抗分圧回路の例を示す構成図である。
【図３】ターンオン／オフ時における検出可能期間を示すグラフである。
【図４】ターンオフ時における検出許可信号を示すグラフである。
【図５】電圧偏差極性信号のサンプリング方法を示すグラフである。
【図６】ターンオフ時におけるタイミング制御の各波形を示すグラフである。
【図７】有効判定回路における検出有効信号を示すグラフである。
【図８】実施形態３における半導体スイッチング素子の駆動装置を示すグラフである。
【図９】実施形態４における半導体スイッチング素子の駆動装置を示すグラフである。
【図１０】特許文献１における半導体スイッチング素子の駆動装置（１）を示すブロック図である。
【図１１】特許文献１における半導体スイッチング素子の駆動装置（２）を示すブロック図である。
【図１２】特許文献１における半導体スイッチング素子の駆動装置（３）を示すブロック図である。
【図１３】ターンオン／オフ時における半導体スイッチング素子の電圧を示すグラフである。
【図１４】特許文献１における半導体スイッチング素子の電圧の検出タイミングを示すグラフである。
【発明を実施するための形態】
【００２４】
以下、実施形態１〜４における半導体スイッチング素子の駆動装置を図面に基づいて説明する。
【００２５】
［実施形態１］
図１は、本実施形態１における半導体スイッチング素子の駆動装置の構成を示すブロック図である。
【００２６】
図１に示すように、制御対象となる半導体スイッチング素子Ａ，Ｂは直列に接続され、この半導体スイッチング素子Ａ，Ｂにより、見かけ上１つのスイッチを構成している。駆動装置１Ａは、上位制御部４と、ゲートドライブ制御部５，６と、を備える。
【００２７】
前記上位制御部４は、ゲート信号生成部４ａで生成されたゲート出力を絶縁回路１７，１８に出力する。当該絶縁回路１７，１８は、ゲート出力をゲート出力１，２としてゲートドライブ制御部５，６に出力する。
【００２８】
ゲートドライブ制御部６は、固定遅延回路１４と、ゲートドライブ回路１６と、を備える。固定遅延回路１４は、絶縁回路１８から出力されたゲート出力２に対して、予め定められた固定値の遅延量を与え、補正ゲート出力２として出力する。これは、半導体スイッチング素子Ａのゲート信号のタイミングを早くしようとする際に、マージンが必要なためである。
【００２９】
ゲートドライブ回路１６は、補正ゲート出力２に基づいて半導体スイッチング素子Ｂのゲート信号を出力する。ゲートドライブ回路１６は一般的なものであるため、ここでの詳細な説明は省略する。        
【００３０】
前記半導体スイッチング素子Ａ，Ｂは直列に接続され、各半導体スイッチング素子Ａ，Ｂには、直列に接続された２つの抵抗Ｒ１１，Ｒ１２およびＲ２１，Ｒ２２がそれぞれ並列に接続されている。このように、本実施形態１では、抵抗Ｒ１１，Ｒ１２，Ｒ２１，Ｒ２２で構成された抵抗分圧回路により、絶縁せずに半導体スイッチング素子Ａ，Ｂの検出電圧の比較を行う。
【００３１】
すなわち、図２（ａ）に示すように、抵抗Ｒ１１，Ｒ１２，Ｒ２１，Ｒ２２により抵抗分圧回路を構成し、抵抗Ｒ１２，Ｒ２１の両端電圧を検出することにより、各半導体スイッチング素子Ａ，Ｂの電圧（半導体スイッチング素子Ａ，Ｂのコレクタ‐エミッタ間電圧）ＶCE1，ＶCE2を測定する。
【００３２】
前記抵抗分圧回路は、測定基準となる電位を半導体スイッチング素子Ａのエミッタ（半導体スイッチング素子Ａと半導体スイッチング素子Ｂの接続点）とし、抵抗Ｒ１２，Ｒ２１を抵抗Ｒ１１，Ｒ２２より充分小さくすることにより、検出電圧ＶCE1，ＶCE2を小さくし、絶縁することなく比較することを可能にする。また、直列抵抗値を大きくすることにより、漏れ電流による損失を抑制する。抵抗の分圧比は、絶縁破壊が起こらず、また検出電圧ＶCE1，ＶCE2の両電圧が正しく比較できる比率，抵抗値に設定することが望ましい。
【００３３】
また、図２（ａ）では、半導体スイッチング素子Ａのエミッタ電圧を基準に電圧を検出しているが、図２（ｂ）に示すように、半導体スイッチング素子Ｂのエミッタ電圧を基準にＶCE1，ＶCE2を検出しても良い。図２（ｂ）では、半導体スイッチング素子Ｂのエミッタ‐コレクタ間に抵抗Ｒａ，Ｒｂを接続し、半導体スイッチング素子Ａのコレクタ‐半導体スイッチング素子のエミッタ間に抵抗Ｒｃ，Ｒｄを接続し、抵抗Ｒｂ，Ｒｄの両端電圧を検出することにより、電圧ＶCE2，ＶCE1＋ＶCE2を検出する。すなわち、図２に示すように、直列に接続された２つの半導体スイッチング素子Ａ，Ｂのうち、どちらの電位を基準に電圧を測定しても良い。
【００３４】
ゲートタイミング制御部５は、Ｖｃｅ検出回路７，８と、電圧偏差演算部９と、比較器１０と、タイミング制御演算回路１２と、タイミング制御回路１３と、ゲートドライブ回路１５と、を備える。
【００３５】
前記Ｖｃｅ検出回路７，８により、前記抵抗分圧回路における抵抗Ｒ１２，Ｒ２１の電圧を検出し、各半導体スイッチング素子Ａ，Ｂの検出電圧ＶCE1，ＶCE2を検出する。
【００３６】
次に、電圧偏差演算部９により、検出電圧ＶCE1から検出電圧ＶCE2を減算し、電圧偏差信号ΔＶCE（ＶCE1−ＶCE2）を生成する。なお、検出電圧ＶCE1，ＶCE2のうち、どちらの電圧を基準にして電圧偏差信号ΔＶCEを求めても良い。
【００３７】
比較器１０により、電圧偏差信号ΔＶCEと０とを比較して電圧偏差信号ΔＶCEの極性を判別し、電圧ＶCE1，ＶCE2の大小関係を表す電圧偏差極性信号を生成する。また、２つの検出電圧ＶCE1，ＶCE2を直接比較器１０に入力し、検出電圧ＶCE1，ＶCE2の大小関係を判別して電圧偏差極性信号を生成しても良い。この電圧偏差極性信号は、０または１の信号とし、常時出力されるものとする。
【００３８】
この電圧偏差極性信号をタイミング制御演算回路１２に入力する。タイミング制御演算回路１２は、電圧偏差極性信号（０または１）の情報に基づいて、タイミング制御回路１３の制御方向（早めるまたは遅くする）を決定し、電圧偏差信号ΔＶCEを小さくするように制御を行う。また、ターンオンとターンオフは、それぞれ独立してタイミング制御を行うものとする。
【００３９】
ここで、半導体スイッチング素子Ａ，Ｂにおける検出電圧ＶCE1，ＶCE2の「電圧偏差量」はフィードバックせず、電圧偏差極性信号のみをフィードバックして制御方向を決定する。すなわち、本実施形態１は、「電圧偏差量」に基づいて偏差がなくなるように「量（電圧や時間）」を制御するものではなく、電圧偏差信号ΔＶCEの極性のみに基づいて制御方向を決定し、１回のスイッチング毎に固定値の制御量を加算していくものである。なお、ここでの制御量の固定値は予め定めることとする。
【００４０】
タイミング制御演算回路１２およびタイミング制御回路１３は、電圧測定時に利用した基準電圧を有する半導体スイッチング素子側に設置することにより、信号の絶縁を不要とする。
【００４１】
タイミング制御演算回路１２において電圧偏差極性信号を検出するタイミングは、ターンオン／オフ後の任意の１点もしくは複数の点で行う。本実施形態１では、タイミング制御演算回路１２にゲート信号を入力してターンオン／オフのタイミングを認識し、ゲート信号に基づいて検出タイミングを決定する。
【００４２】
ここで、図３（ａ）（ｂ）に示すように、片方の半導体スイッチング素子のターンオン／オフが開始されてから、ターンオン／オフが終了し定常状態に至るまでの間を電圧偏差極性信号の検出可能期間とする。ゲート信号がターンオン／オフを指令した後、伝播遅延により、実際に半導体スイッチング素子Ａ，Ｂのターンオン／オフが開始されるまでの間や、ターンオン／オフ後における定常状態に至った後は、過渡的なスイッチング動作による電圧偏差が発生しないため、電圧偏差極性信号を検出しないこととする。
【００４３】
前記タイミング制御演算回路１２は、前記検出可能期間内にフラグが立つような検出許可信号を遅延制御を加える前のゲート出力１に基づいて生成する。図４にその一例を示す。すなわち、タイミング制御演算回路１２は、ゲート出力１の変化の検出後、任意の一定時間経過後に検出許可信号のフラグを立てる。その検出許可信号のフラグを一定期間維持し、その後フラグを下ろす。前記一定期間は、検出可能期間の範囲内になるように事前に設定しておく。
【００４４】
タイミング制御演算回路１２は、図５に示すように、検出許可信号のフラグが立っている期間に１点または複数点において電圧偏差極性信号の検出を行う。
【００４５】
１点検出の場合、ターンオン／オフ中（検出許可信号のフラグが立っている期間）の任意の１点で検出を行う。図５（ａ）の例では、ゲート出力１の変化に対して、任意の固定時間経過後に検出トリガを立て、検出許可信号の出力中かつ検出トリガが立った瞬間の電圧偏差極性信号をサンプリングし、そのサンプリング値（検出極性判定値）に基づき制御方向を決定している。
【００４６】
複数点検出の場合、複数のサンプリング値（電圧偏差極性信号）を積算し、積算値と任意の閾値とを比較して電圧偏差極性の判定を行う。
【００４７】
図５（ｂ）の場合、検出許可信号出力中における一定周期の検出トリガに従って複数点の電圧偏差極性信号をサンプリングし、そのサンプリング値を積算する。この積算値が任意の判定閾値を超えるか否かを判定して検出極性判定値を決定し、その検出極性判定値に基づいて制御方向を決定している。
【００４８】
図５（ｃ）の場合、図５（ｂ）と同様に、検出許可信号出力中における一定周期の検出トリガに従って複数点の電圧偏差極性信号をサンプリングし、そのサンプリング値を積算する。この積算値が任意の判定閾値を超えるか否かを判定し、電圧極性判定値を決定している。図５（ｃ）の場合は、２つの判定閾値を用意し、前記積算値が、他方と比較して低い値が設定された判定閾値１，他方と比較して高い値が設定された判定閾値２を超えるか否かを判定し、電圧極性判定値を決定している。前記積算値が判定閾値１よりも低い場合は、検出極性判定値を（−）とし、前記積算値が判定閾値２よりも高い場合は、検出極性判定値を（＋）とする。また、前記積算値が、判定閾値１以上、かつ、判定閾値２以下の場合は、電圧偏差信号ΔＶCE（の絶対値）が小さいとみなし、検出極性判定値を０としてゲート信号の制御量はそのままとする。これにより、電圧偏差信号ΔＶCE（の絶対値）が小さい時の不要な制御を抑制することが可能となる。
【００４９】
前記検出極性判定値により、制御方向を決定する。決定した制御方向は、次回のスイッチング時のゲート信号の制御量に反映させると共に、その反映された値（制御量）を保持する。また、その保持された制御量に対して、次回のスイッチング時の検出極性判定値の情報を反映させる。
【００５０】
すなわち、１回のスイッチング毎に制御方向を決定し、次回のスイッチング時のゲート出力に対する制御量に対して、決定した制御方向に固定値の制御量を加算し、加算後の制御量を出力する。また、加算後の制御量を保持し、加算後の制御量に対して、次回のスイッチング時における固定値の制御量を加算する。
【００５１】
タイミング制御回路（可変遅延回路）１３に対して、前記制御量を入力する。タイミング制御回路１３は入力されたゲート出力１に対して、前記制御量に基づいて遅延を与え、補正ゲート出力１としてゲートドライブ回路１５に出力する。
【００５２】
ゲートドライブ回路１５は、補正ゲート出力１に基づいて、半導体スイッチング素子Ａのゲート信号を出力する。
【００５３】
次に、本実施形態１におけるタイミング制御について、図６に基づいて説明する。なお、図６では、ターンオフの場合を示しているが、ターンオンの場合も動作は同様である。また、図６に示す各波形は単純化している。
【００５４】
図６（ａ）は制御開始時を示しており、補正ゲート出力１の遅延量は、補正ゲート出力２の固定遅延量となっている。上位制御部４（ゲート信号生成部４ａ）から出力されるゲート出力に対し、ゲートドライブ制御部５に入力されるゲート出力１およびゲートドライブ制御部６に入力されるゲート出力２には、伝送する際の伝播遅延が生じ、その伝播遅延の大きさは回路や半導体スイッチング素子Ａ，Ｂの特性の違い等によって、バラツキが生じる。この伝播遅延のバラツキは短期間的に見れば一定と仮定することができる。
【００５５】
この伝播遅延のバラツキにより、半導体スイッチング素子Ａ，Ｂのターンオフのタイミングにはずれが生じ、電圧の不平衡が発生する。図６（ａ；制御開始時）では、半導体スイッチング素子Ａのターンオフが半導体スイッチング素子Ｂよりも早いため、ターンオフ動作中から定常状態に至るまでの半導体スイッチング素子の検出電圧は、ＶCE1が大きく、ＶCE2が小さくなっている。
【００５６】
半導体スイッチング素子Ａ，Ｂ間で電圧の不平衡が発生すると検出電圧ＶCE1，ＶCE2との間に偏差が生じ、電圧偏差演算部９において偏差電圧信号ΔＶCEが生成される。図６では、ＶCE1−ＶCE2を電圧偏差信号ΔＶCEとしている。
【００５７】
この電圧偏差信号ΔＶCEと０を比較器１０にかけ、値が正であれば１，負であれば０とする電圧偏差極性信号を出力させる。図６（ａ）の場合、電圧偏差極性信号は、ターンオフ開始後、常に正となるため、１が出力されている。これをタイミング制御演算回路１２において、特定のタイミング（図５参照）で検出し、検出極性判定値を決定する。
【００５８】
検出極性判定値が１の場合、タイミング制御演算回路１２において１制御周期遅らせる指令（検出極性判定値）をタイミング制御回路１３に出力し、タイミング制御回路１３において、次回の補正ゲート出力１がオフするタイミングを１制御周期遅らせる。逆に検出極性判定値が０だった場合は、タイミング制御回路１３において、補正ゲート出力１がオフするタイミングを１制御周期早める。
【００５９】
図６（ｂ）は、図６（ａ）において、補正ゲート出力１がオフするタイミングを１制御周期遅らせた場合のグラフである。半導体スイッチング素子Ａをターンオフするタイミングが遅くなり、半導体スイッチング素子Ｂをターンオフするタイミングに近づくため、電圧の不平衡（電圧偏差信号ΔＶCE）は小さくなる。しかし、図６（ｂ）に示す状態でも、まだ検出極性判定値は１であるため、次回のターンオフにおける補正ゲート出力１がオフするタイミングを１制御周期さらに遅らせる。
【００６０】
図６（ｃ）は、複数回スイッチングを行い、さらに補正ゲート出力１の遅延量を大きくした状態を示すグラフである。電圧偏差信号ΔＶCEは０に近くなり、検出電圧ＶCE1，ＶCE2がほぼ平衡状態となる。しかし、検出極性判定値が１であるため、次回のターンオフにおける補正ゲート出力１がオフするタイミングをさらに１制御周期遅らせる。
【００６１】
図６（ｄ）は、検出電圧ＶCE1と検出電圧ＶCE2の大小関係が逆転し、電圧偏差信号ΔＶCEが負になった状態を示すグラフである。この時、検出極性判定値は０を出力し、次回のターンオフにおける補正ゲート出力１がオフするタイミングを１制御周期早める動作を行う。この動作により、図６（ｃ）の状態と、図６（ｄ）の状態とが繰り返され、動作はこの２つの状態に収束する。
【００６２】
以上示したように、本実施形態１における半導体スイッチング素子の駆動装置１Ａは、電圧偏差信号ΔＶCEの極性を判定して制御方向を表す０または１の電圧偏差極性信号をフィードバックし、直列に接続された半導体スイッチング素子の電圧分担を均等化させる。これにより、従来のように偏差電圧量または電位量をフィードバックする必要がなくなり、以下に示す効果を奏する。
【００６３】
フィードバックする信号が、電位差量（アナログ量，デジタル量）ではなく、大小関係（極性）を示す１ビット信号の電圧偏差極性信号であるため、転送回路，制御を簡素化することが可能となる。
【００６４】
また、電圧偏差「量」，電位「量」をフィードバックする必要がなくＡ／Ｄ変換が不要となるため、制御性の低下，装置の複雑化，大型化，高コスト化を抑制し、高時間分解能化を図ることが可能である。すなわち、ＡＤ変換は時間を要するため、短い時間に何回も電圧偏差量，または電位量を検出することができない。一方、本実施形態１は、ＡＤ変換を要せず、常時、比較器１０から電圧偏差極性信号が出力されているため、タイミング制御演算回路１２において、短時間の間に複数回、電圧偏差極性信号を取り込むことが可能となる。
【００６５】
さらに、直列接続された半導体スイッチング素子Ａ，Ｂの検出タイミングのバラツキを抑制し、電圧偏差信号ΔＶCEの誤差を抑制することが可能となる。すなわち、従来は、各半導体スイッチング素子の両端電圧は、比較して電圧偏差を求めるために同時に検出する必要があるが、検出電圧の検出信号，検出トリガに発生する遅延にはバラツキが生じるため、各半導体スイッチング素子の両端電圧を同時に検出することが困難であり、検出した電圧偏差に誤差が生じていた。それに対し、本実施形態１では、抵抗分圧回路により検出電圧を出力し続け、そこから電圧偏差信号ΔＶCEを算出しているため、検出信号，検出トリガの影響を受けることがなく、電圧偏差信号ΔＶCEに誤差が生じにくい。また、前記電圧偏差信号ΔＶCEは、その極性が正確であればよいため、大きさに誤差が生じても良い。      
【００６６】
また、従来（特許文献１）は、検出タイミングの設定によっては、ノイズの影響を受けたり、電圧が振動している瞬間を検出してしまったりすることにより、不適当な電圧偏差が検出され、その電圧偏差に基づき、不適当な制御を行ってしまう可能性があった。そのため、なるべくノイズの影響が出ないようにすることや、電圧が振動しないタイミングで電圧を検出すること，電圧が振動しないように主回路の寄生インダクタンスなどを低減すること等の調整が必要であった。また、複数回のサンプリング，積分により、ノイズや電圧振動の影響を抑制する方法が考えられるが、従来技術（特許文献１）の場合は、検出信号が量であるため、複数回のサンプリング，積分は演算負荷が大きい。
【００６７】
それに対し、本実施形態１では、サンプリング対象が量（アナログ量，デジタル量）ではなく、大小関係を示す１ビット信号の電圧偏差極性信号であるため、演算負荷が小さくサンプリングを複数回行うことが容易である。また、複数のサンプリング値から制御方向を決定することにより、ノイズや電圧が振動した場合の影響を低減することが可能となる。
【００６８】
また、従来（図１１に示す）の半導体スイッチング素子の駆動装置１では、各半導体スイッチング素子の検出電圧を１つのコントローラ３にフィードバックしている。電圧測定を行う際の基準電位がコントローラ３の基準電位とそれぞれ異なるため、フィードバックする信号はすべて電気的に絶縁されている必要がある。
【００６９】
また、図１２に示す半導体スイッチング素子の駆動装置１では、各半導体スイッチング素子の検出電圧はそれぞれ同じ基準電位のコントローラ３にフィードバックされるが、別の基準電位にある上位制御部（図示省略）間と通信する信号は、それぞれ絶縁されている必要がある。すなわち、各半導体スイッチング素子毎に個別にコントローラ３が設けられているが、共通の上位制御部との通信では絶縁が必要となる。
【００７０】
そのため、フィードバックする信号線が多いほど、絶縁回路が必要となり、装置が大型化し、高コスト化を招いてしまっていた。
【００７１】
それに対し、本実施形態１では、フィードバック信号を同じ電位レベルのタイミング制御演算回路１２にフィードバックしており、違う電位の上位制御部４までフィードバックしていないため、電圧偏差極性信号のフィードバックに絶縁回路が不要となる。その結果、絶縁回路の数を減らすことができ、装置の小型化，低コスト化を図ることが可能となる。
【００７２】
また、ＶCE検出回路７，８，電圧偏差演算回路９，比較器１０，タイミング制御量演算回路１２，タイミング制御回路１３は、測定時の基準電圧を持つ半導体スイッチング素子Ａを駆動するゲートドライブ制御部５に設置することで、フィードバック信号を絶縁する必要がなくなる。
【００７３】
さらに、１つの半導体スイッチング素子Ｂのゲート信号は固定遅延回路１６により補正し、その他の半導体スイッチング素子Ａのゲート信号は、偏差電圧極性信号をフィードバックしてタイミングを制御しているため、フィードバックする信号線数を減少させることができる。その結果、フィードバックする信号数，信号量が少なくて済むため、回路構成を簡素化することが可能となる。
【００７４】
また、従来技術（特許文献１）の場合と比較して、一方のゲートドライブ制御部６は、固定遅延回路としているため、タイミング制御回路１３の数を減少することが可能となる。
【００７５】
［実施形態２］
次に、本実施形態２における半導体スイッチング素子の駆動装置について説明する。本実施形態２における駆動装置は、実施形態１（図１）における電圧偏差演算回路９と比較器１０との間に電圧偏差信号ΔＶCEの有効判定回路を設けたものである。
【００７６】
ターンオン／オフ後の定常状態期間や、半導体スイッチング素子Ａ，Ｂの検出電圧のバランスが取れている状態など、電圧偏差信号ΔＶCEが小さい場合は、電圧偏差極性信号のサンプリングを無効としても良い。
【００７７】
そのため、図７に示すように、閾値＋ＶTH_ENA，−ＶTH_ENAを設け、電圧偏差信号ΔＶCE（プラス側，マイナス側共に）が前記閾値＋ＶTH_ENA，−ＶTH_ENA以下の場合は、タイミング制御演算回路１２において、電圧偏差極性信号のサンプリングを無効とする。
【００７８】
すなわち、有効判定回路において、電圧偏差信号ΔＶCE（プラス側，マイナス側共に）が前記閾値＋ＶTH_ENA，−ＶTH_ENA以上の場合は「１」レベルの検出有効信号をタイミング制御演算回路１２に出力し、電圧偏差信号ΔＶCEが閾値＋ＶTH_ENA，−ＶTH_ENA以下の場合は「０」レベルの検出有効信号をタイミング制御演算回路１２に出力する。また、電圧偏差信号ΔＶCEの絶対値を算出して閾値ＶTH_ENAを一つにし、検出有効信号を生成しても良い。
【００７９】
比較器１０では、実施形態１と同様に電圧偏差信号ΔＶCEと０とを比較し、電圧偏差極性信号を出力する。そして、タイミング制御演算回路１２において、前記有効判定回路から出力された検出有効信号（および検出トリガ，検出許可信号）に基づいて、電圧偏差極性信号をサンプリングする。すなわち、検出有効信号が「１」レベルの場合は、電圧偏差極性信号をサンプリングし、「０」レベルの場合はサンプリングを無効とする。
【００８０】
以上示したように、本実施形態２における半導体スイッチング素子の駆動装置によれば、電圧偏差信号ΔＶCEが一定の値（閾値）以下の偏差になった場合、電圧偏差極性信号をサンプリングしないことにより、図６の（ｃ）と（ｄ）に示す２つの状態を繰り返すことがなくなり、より安定した制御を行うことが可能となる。また、実施形態１と同様の作用効果を奏する。
【００８１】
［実施形態３］
次に、本実施形態３における半導体スイッチング素子の駆動装置を説明する。本実施形態３における半導体スイッチング素子の駆動装置１Ｂは、図８に示すように上位制御部４にゲート信号生成部４ａ，タイミング制御演算回路１２，タイミング制御回路１３Ａ，１３Ｂを設置し、電圧偏差極性信号を上位制御部４までフィードバックするものである。
【００８２】
本実施形態３の場合、電圧偏差極性信号に対して途中に絶縁回路１９を挿入する必要がある。しかしながら、従来の回路に対して、フィードバック信号が少ないため、回路を簡素化することができる。また、電圧検出，比較を絶縁回路１９よりも前で行うため、検出タイミングのずれを抑制することが可能となる。
【００８３】
また、タイミング制御演算回路１２，タイミング制御回路１３Ａ，１３Ｂが共に上位制御部４に設けられているため、タイミング制御演算回路１２の出力をタイミング制御回路１３Ａ，１３Ｂの両方に出力することが可能となる。そのため、図１の駆動装置１Ａ（実施形態１）のように予め固定遅延回路を挿入する必要がなくなる。
【００８４】
さらに、タイミング制御演算回路１２およびタイミング制御回路１３Ａ，１３Ｂをゲートドライブ制御部５，６から、上位制御部４に移動することにより、ゲートドライブ制御部５，６に演算能力の高い演算装置を設置する必要がなくなる。すなわち、一般的に、演算能力の高い演算装置は駆動電圧が低いものが多いため、耐ノイズ性が低い。ゲートドライブ制御部５，６にはＩＧＢＴ等のスイッチング周波数の高い半導体スイッチング素子Ａ，Ｂが設けられるため、ノイズの多い領域となる。そのため、タイミング制御演算回路１２およびタイミング制御部１３Ａ，１３Ｂを上位制御部４に移動することにより、ゲートドライブ制御部５，６には演算能力の高い演算装置を設置する必要がなくなるため、ノイズの影響を抑制することが可能となる。
【００８５】
また、絶縁回路１９を挿入する以外は、実施形態１と同様の作用効果を奏する。
【００８６】
［実施形態４］
次に、本実施形態４における半導体スイッチング素子の駆動装置１Ｃについて説明する。本実施形態４では、図９に示すように、半導体スイッチング素子がＡ，Ｂ，Ｃと直列に３つ接続されている。
【００８７】
図９に示すように、半導体スイッチング素子Ａ，Ｂのゲートドライブ制御部２５，２６は、ＶCE検出回路７Ａ，８Ａ，７Ｂ，８Ｂと、電圧偏差演算部９Ａ，９Ｂと、比較器１０Ａ，１０Ｂと、タイミング制御演算回路１２Ａ，１２Ｂと、タイミング制御回路１３Ａ，１３Ｂと、ゲートドライブ１５Ａ，１５Ｂと、をそれぞれ有する。
【００８８】
図９に示すように、ゲートドライブ制御部２５により、半導体スイッチング素子Ａと半導体スイッチング素子Ｂの電圧不平衡を小さくするように、半導体スイッチング素子Ａのゲート出力のタイミングを制御し、ゲートドライブ制御部２６により半導体スイッチング素子Ｂと半導体スイッチング素子Ｃとの電圧不平衡を小さくするように半導体スイッチング素子Ｂのゲート出力のタイミングを制御している。
【００８９】
本実施形態４における半導体スイッチング素子の駆動装置１Ｃによれば、実施形態１の作用効果の他に、３つ以上直列に接続した半導体スイッチング素子の電圧分担を均等化させることが可能となる。また、同様に構成すれば、半導体スイッチング素子が４直列以上でもタイミング制御が可能である。
【００９０】
また、図９に示す構成の他にも、種々の構成を適用することができる。
【００９１】
例えば、半導体スイッチング素子Ｃのエミッタ電位を基準にして、半導体スイッチング素子Ｂおよび半導体スイッチング素子Ｃの電圧を検出し（図２（ｂ）の抵抗分圧回路を用いる）、その偏差の極性を用いて半導体スイッチング素子Ｃのゲートタイミングを制御し、半導体スイッチング素子Ａのエミッタ電位を基準して、半導体スイッチング素子Ａおよび半導体スイッチング素子Ｂの電圧を検出し、半導体スイッチング素子Ａのゲートタイミングを制御しても良い。この場合、スイッチング素子Ｂのゲートタイミングを基準に、半導体スイッチング素子Ａおよび半導体スイッチング素子Ｃのゲートタイミングを制御するように構成することが可能となる。
【００９２】
以上、本発明において、記載された具体例に対してのみ詳細に説明したが、本発明の技術思想の範囲で多彩な変形および修正が可能であることは、当業者にとって明白なことであり、このような変形および修正が特許請求の範囲に属することは当然のことである。
【００９３】
例えば、実施形態１において、タイミング制御演算回路１２で電圧偏差極性信号を検出する検出トリガは、ゲート出力１に基づいて生成したが、検出トリガは、ゲート出力１に限らず、外部から入力しても良い。
【００９４】
また、実施形態１〜４では、図１３に示すＰ３の時点での電圧を検出し、ゲート信号のタイミングを制御していたが、Ｐ１，Ｐ２，Ｐ４の時点で行っても良い。すなわち、電圧を検出した時点でのゲート信号のタイミングの誤差が調整されるため、その装置において電圧分担を均等化させたい時点でのゲート信号を検出することが望ましい。
【符号の説明】
【００９５】
１，１Ａ，１Ｂ，１Ｃ…駆動装置
Ａ，Ｂ…半導体スイッチング素子
４…上位制御部
４ａ…ゲート信号生成部
５，６…ゲートドライブ制御部
Ｒ１１，Ｒ１２，Ｒ２１，Ｒ２２，Ｒａ，Ｒｂ，Ｒｃ，Ｒｄ…抵抗
７，８…ＶCE検出回路
９…電圧偏差演算部
１０…比較器
１２…タイミング制御演算回路
１３…タイミング制御回路
１４…固定遅延回路
１５，１６，２５〜２７…ゲートドライブ回路
１７〜２０…絶縁回路
【図１】
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【図２】
0005927860.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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