(57)【特許請求の範囲】
【請求項１】
第１のクロック信号を入力し、前記第１のクロック信号の立ち上がりエッジのタイミング毎にレベル反転する第２のクロック信号及び前記第１のクロック信号の立ち下がりエッジのタイミング毎にレベル反転する第３のクロック信号を出力する分周器と、
前記第２のクロック信号と第３のクロック信号とを第１の重み付け係数を用いて位相補間することにより第４のクロック信号を生成し、前記第３のクロック信号と前記第２のクロック信号の反転信号とを第２の重み付け係数を用いて位相補間することにより第５のクロック信号を生成する位相補間器と、
前記第４のクロック信号及び前記第５のクロック信号の排他的論理和信号を第６のクロック信号として出力する逓倍器と
を有することを特徴とするデューティ比補正回路。
【請求項２】
前記位相補間器は、さらに、前記第２のクロック信号の反転信号と前記第３のクロック信号の反転信号とを第３の重み付け係数を用いて位相補間することにより第７のクロック信号を生成し、前記第３のクロック信号の反転信号と前記第２のクロック信号とを第４の重み付け係数を用いて位相補間することにより第８のクロック信号を生成し、
前記逓倍器は、さらに、前記第７のクロック信号及び前記第８のクロック信号の排他的論理和信号を第９のクロック信号として出力することを特徴とする請求項１記載のデューティ比補正回路。
【請求項３】
さらに、前記位相補間器により生成された前記第４のクロック信号及び前記第５のクロック信号の位相差を検出する位相差検出器と、
前記位相差検出器により検出された位相差に応じて、前記第４のクロック信号又は前記第５のクロック信号を遅延して前記逓倍器に出力する遅延器とを有することを特徴とする請求項１又は２記載のデューティ比補正回路。
【請求項４】
さらに、前記位相補間器により生成された前記第４のクロック信号及び前記第５のクロック信号の位相差を検出する位相差検出器を有し、
前記位相補間器は、前記位相差検出器により検出された位相差に応じた重み付け係数を用いて位相補間することを特徴とする請求項１又は２記載のデューティ比補正回路。
【請求項５】
さらに、前記逓倍器により出力される前記第６のクロック信号のデューティ比を検出するデューティ比検出回路を有し、
前記位相補間器は、前記デューティ比検出回路により検出されたデューティ比に応じた重み付け係数を用いて位相補間することを特徴とする請求項１又は２記載のデューティ比補正回路。
【請求項６】
デューティ比補正回路と、
ダブルエッジ回路とを有し、
前記デューティ比補正回路は、
第１のクロック信号を入力し、前記第１のクロック信号の立ち上がりエッジのタイミング毎にレベル反転する第２のクロック信号及び前記第１のクロック信号の立ち下がりエッジのタイミング毎にレベル反転する第３のクロック信号を出力する分周器と、
前記第２のクロック信号と第３のクロック信号とを第１の重み付け係数を用いて位相補間することにより第４のクロック信号を生成し、前記第３のクロック信号と前記第２のクロック信号の反転信号とを第２の重み付け係数を用いて位相補間することにより第５のクロック信号を生成する位相補間器と、
前記第４のクロック信号及び前記第５のクロック信号の排他的論理和信号を第６のクロック信号として出力する逓倍器とを有し、
前記ダブルエッジ回路は、
前記第６のクロック信号の立ち上がりエッジ及び立ち下がりエッジの両方のタイミングに同期して処理を行うことを特徴とするダブルエッジ装置。
【請求項７】
第１のクロック信号を入力し、前記第１のクロック信号の立ち上がりエッジのタイミング毎にレベル反転する第２のクロック信号及び前記第１のクロック信号の立ち下がりエッジのタイミング毎にレベル反転する第３のクロック信号を出力し、
前記第２のクロック信号と第３のクロック信号とを第１の重み付け係数を用いて位相補間することにより第４のクロック信号を生成し、前記第３のクロック信号と前記第２のクロック信号の反転信号とを第２の重み付け係数を用いて位相補間することにより第５のクロック信号を生成し、
前記第４のクロック信号及び前記第５のクロック信号の排他的論理和信号を第６のクロック信号として出力することを特徴とするデューティ比補正方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デューティ比補正回路、ダブルエッジ装置及びデューティ比補正方法に関する。
【背景技術】
【０００２】
各ゲートが直列接続され入力信号の遅延時間の微調整を行うための第１のゲート群と、該第１のゲート群のうち特定のゲートの出力側に第１のスイッチ手段を介して接続される負荷容量と、第１のゲート群の出力側に第２のスイッチ手段を介して接続され入力信号の遅延時間の粗調整を行うための第２のゲート群と、第１のゲート群のうち特定のゲートの出力側に接続される負荷容量及び第２のゲート群のゲート段数を調整することにより入力信号の遅延時間を調整するように第１、第２のスイッチ手段を制御する制御手段とを有する遅延調整回路が知られている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−２１７６９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、クロック信号のデューティ比を補正することができるデューティ比補正回路、ダブルエッジ装置及びデューティ比補正方法を提供することである。
【課題を解決するための手段】
【０００５】
デューティ比補正回路は、第１のクロック信号を入力し、前記第１のクロック信号の立ち上がりエッジのタイミング毎にレベル反転する第２のクロック信号及び前記第１のクロック信号の立ち下がりエッジのタイミング毎にレベル反転する第３のクロック信号を出力する分周器と、前記第２のクロック信号と第３のクロック信号とを第１の重み付け係数を用いて位相補間することにより第４のクロック信号を生成し、前記第３のクロック信号と前記第２のクロック信号の反転信号とを第２の重み付け係数を用いて位相補間することにより第５のクロック信号を生成する位相補間器と、前記第４のクロック信号及び前記第５のクロック信号の排他的論理和信号を第６のクロック信号として出力する逓倍器とを有する。
【発明の効果】
【０００６】
クロック信号のデューティ比を補正することができる。
【図面の簡単な説明】
【０００７】
【図１】図１（Ａ）は第１の実施形態によるダブルエッジ装置の構成例を示す図であり、図１（Ｂ）は図１（Ａ）のダブルエッジ装置の処理例を示すタイミングチャートである。
【図２】図２は、クロック信号の例を示すタイムチャートである。
【図３】図３は、デューティ比補正回路１０３がない場合のタイミングチャートである。
【図４】図４（Ａ）は第１の実施形態による他のダブルエッジ装置の構成例を示す図であり、図４（Ｂ）は図４（Ａ）のダブルエッジ装置の処理例を示すタイミングチャートである。
【図５】図５は、図４（Ａ）のデューティ比補正回路の構成例を示す図である。
【図６】図６は、図５のデューティ比補正回路の処理例を示すタイミングチャートである。
【図７】図７（Ａ）〜（Ｃ）は、クロック信号の位相を示す図である。
【図８】図８は、図５の分周器の構成例を示す図である。
【図９】図９（Ａ）は図５の位相補間器内の位相補間ユニットの構成例を示す図であり、図９（Ｂ）は図９（Ａ）の位相補間ユニットの動作を説明するためのタイムチャートである。
【図１０】図１０は、重み付け係数に応じた合成信号を示す波形図である。
【図１１】図１１（Ａ）は図５の位相補間器の構成例を示す図であり、図１１（Ｂ）は図９（Ａ）の位相補間ユニットのより具体的な構成例を示す回路図である。
【図１２】図１２（Ａ）〜（Ｄ）は、図５の逓倍器の構成例を示す回路図である。
【図１３】図１３は、図５の位相補間器の誤差によりスキューエラーが発生する例を示すタイミングチャートである。
【図１４】図１４は、第２の実施形態によるデューティ比補正回路の構成例を示す図である。
【図１５】図１５は、第３の実施形態によるデューティ比補正回路の構成例を示す図である。
【図１６】図１６は、図１５のデューティ比補正回路の処理例を示すタイミングチャートである。
【図１７】図１７は、第４の実施形態によるデューティ比補正回路の構成例を示す図である。
【図１８】図１８（Ａ）は図１７のデューティ比検出回路及び位相コード変換部の構成例を示す図であり、図１８（Ｂ）はクロック信号の例を示す電圧波形図である。
【図１９】図１９は、図１８（Ａ）の位相コードテーブルの例を示す図である。
【図２０】図２０は、図１７のデューティ比検出回路及び位相コード変換部の他の構成例を示す図である。
【発明を実施するための形態】
【０００８】
（第１の実施形態）
図１（Ａ）は第１の実施形態によるダブルエッジ装置の構成例を示す図であり、図１（Ｂ）は図１（Ａ）のダブルエッジ装置の処理例を示すタイミングチャートである。ダブルエッジ装置は、デューティ比補正回路１０３及びコンパレータ１０１，１０２を有する。デューティ比補正回路１０３は、クロック信号ＣＬＫ１を入力し、クロック信号ＣＬＫ１のデューティ比を補正し、クロック信号ＣＬＫ１１を出力する。デューティ比は、クロック信号のハイレベル期間をクロック信号の周期で割った値である。
【０００９】
図２は、クロック信号ＣＬＫ１及びＣＬＫ１１の例を示すタイムチャートである。クロック信号ＣＬＫ１は、デューティ比が例えば７０％である。クロック信号ＣＬＫ１１は、デューティ比が５０％である。デューティ比補正回路１０３は、クロック信号ＣＬＫ１のデューティ比を補正して、デューティ比が５０％のクロック信号ＣＬＫ１１を生成する。クロック信号ＣＬＫ１は、デューティ比が５０％であることが好ましいが、クロック信号生成回路又はバッファ内のｐチャネル電界効果トランジスタ及びｎチャネル電界効果トランジスタの動作速度（サイズ）の製造ばらつき等により、デューティエラーＥＲが発生し、デューティ比が５０％にならないことがある。例えば、ｐチャネル電界効果トランジスタの動作速度がｎチャネル電界効果トランジスタの動作速度よりも遅い場合には、クロック信号ＣＬＫ１のデューティ比は５０％より小さくなる。これに対し、ｎチャネル電界効果トランジスタの動作速度がｐチャネル電界効果トランジスタの動作速度よりも遅い場合には、クロック信号ＣＬＫ１のデューティ比は５０％より大きくなる。
【００１０】
図１（Ｂ）において、データＤＴは、種々のデータ遷移パターンを重ねて示したものである。コンパレータ１０１は、タイミングｔ１において、クロック信号ＣＬＫ１１の立ち上がりエッジに同期して、データＤＴがコモン電圧より高いときにはハイレベルをラッチしてデータＤＴ１を出力し、データＤＴがコモン電圧より低いときにはローレベルをラッチしてデータＤＴ１を出力する。コンパレータ１０２は、タイミングｔ２において、クロック信号ＣＬＫ１１の立ち下がりエッジに同期して、データＤＴがコモン電圧より高いときにはハイレベルをラッチしてデータＤＴ２を出力し、データＤＴがコモン電圧より低いときにはローレベルをラッチしてデータＤＴ２を出力する。コンパレータ１０１及び１０２は、ダブルエッジ回路であり、クロック信号ＣＬＫ１１の立ち上がりエッジ及び立ち下がりエッジの両方のタイミングｔ１及びｔ２に同期して処理する。クロック信号ＣＬＫ１１はデューティ比が５０％に補正されているので、クロック信号ＣＬＫ１１の立ち上がりエッジタイミングｔ１及び立ち下がりエッジタイミングｔ２は、データＤＴのレベル安定期間に位置する。これにより、正しいデータＤＴ１及びＤＴ２を再生することができる。
【００１１】
図３は、デューティ比補正回路１０３がなく、コンパレータ１０１及び１０２がクロック信号ＣＬＫ１に同期して動作する場合のタイミングチャートである。クロック信号ＣＬＫ１は、デューティ比が例えば７０％であり、ハイレベル期間がローレベル期間よりも長い。このため、クロック信号ＣＬＫ１の立ち上がりエッジタイミングｔ１は、データＤＴのレベル安定期間に位置するが、クロック信号ＣＬＫ１の立ち下がりエッジタイミングｔ２は、データＤＴのレベル不安定期間に位置してしまう。コンパレータ１０１は、タイミングｔ１において、クロック信号ＣＬＫ１の立ち上がりエッジに同期して、データ安定期間で、データＤＴがコモン電圧より高いときにはハイレベルをラッチし、データＤＴがコモン電圧より低いときにはローレベルをラッチし、安定したデータＤＴ１を出力することができる。これに対し、コンパレータ１０２は、タイミングｔ２において、クロック信号ＣＬＫ１の立ち下がりエッジに同期して、データＤＴのレベル不安定期間で、データＤＴがコモン電圧より高いときにはハイレベルをラッチし、データＤＴがコモン電圧より低いときにはローレベルをラッチし、不安定なデータＤＴ２を出力し、データエラー率が増加してしまう。
【００１２】
以上のように、デューティ比補正回路１０３を設け、クロック信号のデューティ比を補正することにより、安定したデータＤＴ１及びＤＴ２を出力し、データエラー率を低減することができる。
【００１３】
図４（Ａ）は第１の実施形態による他のダブルエッジ装置の構成例を示す図であり、図４（Ｂ）は図４（Ａ）のダブルエッジ装置の処理例を示すタイミングチャートである。ダブルエッジ装置は、デューティ比補正回路１０３及びコンパレータ１０１，１０２を有する。デューティ比補正回路１０３は、相互に位相が反転した差動クロック信号ＣＬＫ１及びＣＬＫ２を入力し、差動クロック信号ＣＬＫ１及びＣＬＫ２のデューティ比を補正し、相互に位相が反転した差動クロック信号ＣＬＫ１１及びＣＬＫ１２を出力する。差動クロック信号ＣＬＫ１及びＣＬＫ２のデューティ比が５０％でなくても、差動クロック信号ＣＬＫ１１及びＣＬＫ１２のデューティ比は５０％に補正される。コンパレータ１０１は、タイミングｔ１において、クロック信号ＣＬＫ１１の立ち上がりエッジに同期して、データＤＴがコモン電圧より高いときにはハイレベルをラッチしてデータＤＴ１を出力し、データＤＴがコモン電圧より低いときにはローレベルをラッチしてデータＤＴ１を出力する。コンパレータ１０２は、タイミングｔ２において、クロック信号ＣＬＫ１２の立ち上がりエッジに同期して、データＤＴがコモン電圧より高いときにはハイレベルをラッチしてデータＤＴ２を出力し、データＤＴがコモン電圧より低いときにはローレベルをラッチしてデータＤＴ２を出力する。コンパレータ１０１及び１０２は、ダブルエッジ回路であり、クロック信号ＣＬＫ１１の立ち上がりエッジ及び立ち下がりエッジの両方のタイミングｔ１及びｔ２に同期して処理する。差動クロック信号ＣＬＫ１１及びＣＬＫ１２はデューティ比が５０％に補正されているので、クロック信号ＣＬＫ１１及びＣＬＫ１２のエッジタイミングｔ１及びｔ２は、データＤＴのレベル安定期間に位置する。これにより、正しいデータＤＴ１及びＤＴ２を再生することができる。
【００１４】
図５は図４（Ａ）のデューティ比補正回路１０３の構成例を示す図であり、図６は図５のデューティ比補正回路１０３の処理例を示すタイミングチャートである。図７（Ａ）はクロック信号ＣＬＫ１及びＣＬＫ２の位相を示す図であり、図７（Ｂ）はクロック信号θ０〜θ３の位相を示す図であり、図７（Ｃ）はクロック信号φ０〜φ３の位相を示す図である。図１（Ａ）のデューティ比補正回路１０３の構成も、図５のデューティ比補正回路１０３の構成と同様である。
【００１５】
デューティ比補正回路１０３は、分周器５０１、位相補間器５０２及び逓倍器５０３を有する。分周器５０１は、差動クロック信号ＣＬＫ１及びＣＬＫ２を分周し、分周したクロック信号θ０〜θ３を出力する。
【００１６】
図８は、図５の分周器５０１の構成例を示す図である。分周器５０１は、コンパレータ８０１及び８０２を有する。コンパレータ８０１は、図６に示すように、クロック信号ＣＬＫ１の立ち上がりエッジのタイミング毎にレベル反転する差動クロック信号θ０及びθ２を出力する。コンパレータ８０２は、図６に示すように、クロック信号ＣＬＫ２の立ち上がりエッジのタイミング毎（クロック信号ＣＬＫ１の立ち下がりエッジのタイミング毎）にレベル反転する差動クロック信号θ１及びθ３を出力する。分周器５０１は、差動クロック信号ＣＬＫ１及びＣＬＫ２を２分周し、クロック信号θ０〜θ３を出力する。クロック信号θ０〜θ３の周波数は、クロック信号ＣＬＫ１，ＣＬＫ２の周波数の１／２である。
【００１７】
図７（Ａ）に示すように、クロック信号ＣＬＫ１の位相は０［ｒａｄ］、クロック信号ＣＬＫ２の位相はπ［ｒａｄ］である。ここで、クロック信号ＣＬＫ１のデューティ比は、例えば図６に示すように２０％である。図７（Ｂ）に示すように、クロック信号θ０の位相は０［ｒａｄ］、クロック信号θ２の位相はπ［ｒａｄ］である。ここで、仮に、クロック信号ＣＬＫ１のデューティ比が５０％である場合には、クロック信号θ１の位相はπ／２［ｒａｄ］、クロック信号θ３の位相は３π／２［ｒａｄ］になる。しかし、クロック信号ＣＬＫ１のデューティ比が５０％より小さい場合には、図７（Ｂ）に示すように、クロック信号θ１の位相はπ／２［ｒａｄ］より小さくなり、クロック信号θ３の位相は３π／２［ｒａｄ］より小さくなる。クロック信号θ０及びθ２は、相互に位相が反転した差動クロック信号である。クロック信号θ１及びθ３は、相互に位相が反転した差動クロック信号である。
【００１８】
図５において、位相補間器５０２は、位相コードＰＨに応じて、クロック信号θ０〜θ３を位相補間し、クロック信号φ０〜φ３を生成する。位相コードＰＨは、重み付け係数に対応し、例えば１／２の値である。
【００１９】
図７（Ｃ）に示すように、位相補間器５０２は、クロック信号θ０及びθ１を位相補間し、クロック信号φ０を生成する。具体的には、位相補間器５０２は、クロック信号θ０に「１／２」の重み付け係数を乗算し、クロック信号θ１に「１／２」の重み付け係数を乗算し、それらを加算し、クロック信号φ０を生成する。
【００２０】
また、位相補間器５０２は、クロック信号θ１及びθ２を位相補間し、クロック信号φ１を生成する。具体的には、位相補間器５０２は、クロック信号θ１に「１／２」の重み付け係数を乗算し、クロック信号θ２に「１／２」の重み付け係数を乗算し、それらを加算し、クロック信号φ１を生成する。
【００２１】
また、位相補間器５０２は、クロック信号θ２及びθ３を位相補間し、クロック信号φ２を生成する。具体的には、位相補間器５０２は、クロック信号θ２に「１／２」の重み付け係数を乗算し、クロック信号θ３に「１／２」の重み付け係数を乗算し、それらを加算し、クロック信号φ２を生成する。
【００２２】
また、位相補間器５０２は、クロック信号θ３及びθ０を位相補間し、クロック信号φ３を生成する。具体的には、位相補間器５０２は、クロック信号θ３に「１／２」の重み付け係数を乗算し、クロック信号θ０に「１／２」の重み付け係数を乗算し、それらを加算し、クロック信号φ３を生成する。
【００２３】
生成された４相クロック信号φ０〜φ３は、相互に位相がπ／２［ｒａｄ］ずつずれたクロック信号になる。位相補間器５０２は、クロック信号ＣＬＫ１のデューティ比が５０％でなくても、常に、相互に位相がπ／２［ｒａｄ］ずつずれたクロック信号φ０〜φ３を生成することができる。また、位相補間器５０２は、分周器５０１により生成された低周波数のクロック信号θ０〜θ３に対して位相補間を行うことにより、周波数帯域制限を緩和することができ、高速動作が可能になる。
【００２４】
図５において、逓倍器５０３は、図６に示すように、クロック信号φ０及びφ１の排他的論理和信号をクロック信号ＣＬＫ１１として出力し、クロック信号φ２及びφ３の排他的論理和信号をクロック信号ＣＬＫ１２として出力する。クロック信号ＣＬＫ１１及びＣＬＫ１２は、相互に位相が反転した差動信号である。結果として、逓倍器５０３は、クロック信号φ０〜φ３を２逓倍したクロック信号ＣＬＫ１１及びＣＬＫ１２を生成することができる。クロック信号ＣＬＫ１１及びＣＬＫ１２の周波数は、クロック信号φ０〜φ３の周波数の２倍であり、クロック信号ＣＬＫ１及びＣＬＫ２の周波数と同じである。図７（Ｃ）に示したように、クロック信号φ０及びφ１の位相差はπ／２［ｒａｄ］であり、クロック信号φ２及びφ３の位相差はπ／２［ｒａｄ］であるので、差動クロック信号ＣＬＫ１１及びＣＬＫ１２のデューティ比は、必ず５０％になる。
【００２５】
以上のように、分周器５０１はクロック信号の周波数を低下させ、位相補間器５０２は低周波数のクロック信号θ０〜θ３に対して位相補間を行うことにより周波数帯域制限を緩和することができ、逓倍器５０３はクロック信号を基の周波数に戻す。これにより、デューティ比補正回路１０３は、差動クロック信号ＣＬＫ１及びＣＬＫ２のデューティ比を補正し、デューティ比が５０％の差動クロック信号ＣＬＫ１１及びＣＬＫ１２を生成することができる。
【００２６】
なお、図１（Ａ）のデューティ比補正回路１０３の場合には、クロック信号ＣＬＫ２、θ２、θ３、φ２、φ３、ＣＬＫ１２は不要である。
【００２７】
図９（Ａ）は図５の位相補間器５０２内の位相補間ユニットの構成例を示す図であり、図９（Ｂ）は図９（Ａ）の位相補間ユニットの動作を説明するためのタイムチャートである。位相補間ユニットは、４個の入力端子Ａ０〜Ａ３及び２個の出力端子Ｂ０，Ｂ１を有する。入力端子Ａ０にクロック信号θ０を入力し、入力端子Ａ２にクロック信号θ２を入力し、入力端子Ａ１にクロック信号θ１を入力し、入力端子Ａ３にクロック信号θ３を入力すると、出力端子Ｂ０からクロック信号φ０が出力され、出力端子Ｂ１からクロック信号φ２が出力される。
【００２８】
電圧電流変換回路３０１は、差動入力端子Ａ０及びＡ２に入力される差動クロック信号θ０及びθ２を電圧から電流に変換し、容量３０３及び３０４に出力する。これにより、図９（Ｂ）に示すような三角波の信号ＳＡ等を生成することができる。差動増幅器３０７は、容量３０３及び３０４に蓄積された信号ＳＡ等を重み付け係数ｗで増幅し、信号ｗ×ＳＡ及びその位相反転信号を出力する。重み付け係数ｗは、図５の位相コードＰＨに対応し、１／２である。
【００２９】
電圧電流変換回路３０２は、差動入力端子Ａ１及びＡ３に入力される差動クロック信号θ１及びθ３を電圧から電流に変換し、容量３０５及び３０６に出力する。これにより、図９（Ｂ）に示すような三角波の信号ＳＢ等を生成することができる。差動増幅器３０８は、容量３０５及び３０６に蓄積された信号ＳＢ等を重み付け係数１−ｗで増幅し、信号（１−ｗ）×ＳＢ及びその位相反転信号を出力する。
【００３０】
コンパレータ３０９は、差動増幅器３０７及び３０８の出力信号を合成した信号ＳＣ等を入力する。信号ＳＣは、信号ｗ×ＳＡ及び信号（１−ｗ）×ＳＢが合成された信号であり、ｗ×ＳＡ＋（１−ｗ）×ＳＢで表わされる。コンパレータ３０９は、２個の入力信号の比較結果に応じた信号φ０及びその論理反転信号φ２を出力端子Ｂ０及びＢ１に出力する。コンパレータ３０９は、２個の入力信号のうちの一方の信号が他方の信号に対して大きいときにはハイレベルの信号φ０を出力端子Ｂ０に出力し、小さいときにはローレベルの信号φ０を出力端子Ｂ０に出力する。すなわち、コンパレータ３０９は、入力信号ＳＣを矩形波の信号φ０に変換して出力する。
【００３１】
図１０は、重み付け係数ｗに応じた合成信号ＳＣを示す波形図である。重み付け係数ｗが０のときには、合成信号ＳＣは信号ＳＡと同じ信号になる。重み付け係数ｗが１のときには、合成信号ＳＣは信号ＳＢと同じ信号になる。重み付け係数ｗが１／２のときには、合成信号ＳＣは信号ＳＡ及びＳＢの中間の位相になる。
【００３２】
図１１（Ａ）は、図５の位相補間器５０２の構成例を示す図である。位相補間ユニット１１０１及び１１０２は、それぞれ、図９（Ａ）の構成を有し、４個の入力端子Ａ０〜Ａ３及び２個の出力端子Ｂ０，Ｂ１を有し、位相コードＰＨを入力する。位相補間ユニット１１０１は、入力端子Ａ０にクロック信号θ０を入力し、入力端子Ａ１にクロック信号θ１を入力し、入力端子Ａ２にクロック信号θ２を入力し、入力端子Ａ３にクロック信号θ３を入力し、出力端子Ｂ０からクロック信号φ０を出力し、出力端子Ｂ１からクロック信号φ２を出力する。位相補間ユニット１１０２は、入力端子Ａ０にクロック信号θ３を入力し、入力端子Ａ１にクロック信号θ０を入力し、入力端子Ａ２にクロック信号θ１を入力し、入力端子Ａ３にクロック信号θ２を入力し、出力端子Ｂ０からクロック信号φ１を出力し、出力端子Ｂ１からクロック信号φ３を出力する。
【００３３】
図１１（Ｂ）は、図９（Ａ）の位相補間ユニットのより具体的な構成例を示す回路図である。電流デジタルアナログ変換器４４０では、ｐチャネル電界効果トランジスタ４４１及びスイッチ４４２の直列接続回路が複数組み並列に接続される。トランジスタ４４１のゲートは、固定バイアス電位ノードに接続される。位相コードＰＨに応じて、複数のスイッチ４４２がオン又はオフする。電流デジタルアナログ変換器４４０は、位相コードＰＨに応じた重み付け係数ｗ０〜ｗ３のアナログ電流を回路４２１〜４２４に出力する。
【００３４】
重み付け係数ｗ０の回路４２１は、電界効果トランジスタ４３１〜４３３を有する。ｐチャネル電界効果トランジスタ４３１は、ソースが電源電位ノードに接続され、ゲートがドレインに接続される。ｎチャネル電界効果トランジスタ４３２は、ドレインがトランジスタ４３１のドレインに接続され、ゲートが電流デジタルアナログ変換器４４０の出力端子に接続され、ソースがグランド電位ノードに接続される。ｎチャネル電界効果トランジスタ４３３は、ドレイン及びゲートが電流デジタルアナログ変換器４４０の出力端子に接続され、ソースがグランド電位ノードに接続される。
【００３５】
重み付け係数ｗ１〜ｗ３の回路４２２〜４２４は、重み付け係数ｗ０の回路４２１と同様の構成を有し、電流デジタルアナログ変換器４４０から重み付け係数ｗ１〜ｗ３のアナログ電流を入力する。回路４２１〜４２４は、重み付け係数ｗ０〜ｗ３の電圧を電圧電流変換回路４０１〜４０４に出力する。
【００３６】
素子４５１〜４５７をノードＮ１及びＮ２に接続することにより、ノードＮ１及びＮ２の信号波形の中心電圧を所望のレベルとし、同時にノードＮ１及びＮ２は容量性ノードになる。ノードＮ１は抵抗４５４及び容量４５６を介してグランド電位ノードに接続され、ノードＮ２は抵抗４５５及び容量４５７を介してグランド電位ノードに接続される。
【００３７】
電圧電流変換回路４０１は、電界効果トランジスタ４１１〜４１６を有する。ｐチャネル電界効果トランジスタ４１５は、ソースが電源電位ノードに接続され、ゲートが回路４２１内のｐチャネル電界効果トランジスタ４３１のドレインに接続される。ｎチャネル電界効果トランジスタ４１６は、ソースがグランド電位ノードに接続され、ゲートが回路４２１内のトランジスタ４３３のドレインに接続される。ｐチャネル電界効果４１１は、ソースがトランジスタ４１５のドレインに接続され、ゲートが入力端子Ａ０に接続され、ドレインがノードＮ１に接続される。ｎチャネル電界効果トランジスタ４１２は、ドレインがノードＮ１に接続され、ゲートが入力端子Ａ０に接続され、ソースがトランジスタ４１６のドレインに接続される。ｐチャネル電界効果４１３は、ソースがトランジスタ４１５のドレインに接続され、ゲートが入力端子Ａ２に接続され、ドレインがノードＮ２に接続される。ｎチャネル電界効果トランジスタ４１４は、ドレインがノードＮ２に接続され、ゲートが入力端子Ａ２に接続され、ソースがトランジスタ４１６のドレインに接続される。
【００３８】
電圧電流変換回路４０２〜４０４は、電圧電流変換回路４０１と同様の構成を有し、それぞれ回路４２２〜４２４に接続される。また、電圧電流変換回路４０２は入力端子Ａ１及びＡ３のクロック信号を入力し、電圧電流変換回路４０３は入力端子Ａ２及びＡ０のクロック信号を入力し、電圧電流変換回路４０４は入力端子Ａ３及びＡ１の信号を入力する。
【００３９】
電圧電流変換回路４０１〜４０４は、重み付け係数ｗ０〜ｗ３で増幅された電流を容量性ノードＮ１及びＮ２に出力することにより、三角波を生成し、加算することができる。コンパレータ４６０は、図９（Ａ）のコンパレータ３０９と同様に、矩形波のクロック信号を出力端子Ｂ０及びＢ１に出力する。
【００４０】
図１２（Ａ）〜（Ｄ）は、図５の逓倍器５０３の構成例を示す回路図である。クロック信号ＣＬＫ１１は、クロック信号φ０及びφ１の排他的論理和信号であり、ＣＬＫ１１＝φ２・φ１＋φ３・φ０で表される。クロック信号ＣＬＫ１２は、クロック信号ＣＬＫ１１の論理反転信号であり、ＣＬＫ１２＝φ２・φ３＋φ１・φ０で表される。クロック信号ＣＬＫ１１及びＣＬＫ１２の周波数は、クロック信号φ０〜φ３の周波数の２倍である。
【００４１】
図１２（Ａ）では、逓倍器５０３は、ｎチャネル電界効果トランジスタ１２１１〜１２１４及び抵抗１２０１を有し、クロック信号φ０〜φ３を入力し、クロック信号ＣＬＫ１１を出力する。
【００４２】
図１２（Ｂ）では、逓倍器５０３は、ｎチャネル電界効果トランジスタ１２１１〜１２１４及び抵抗１２０１を有し、クロック信号φ０〜φ３を入力し、クロック信号ＣＬＫ１２を出力する。
【００４３】
図１２（Ｃ）では、逓倍器５０３は、ｎチャネル電界効果トランジスタ１２１１〜１２１８、抵抗１２０１，１２０２及び電流源１２３１を有し、クロック信号φ０〜φ３を入力し、クロック信号ＣＬＫ１１及びＣＬＫ１２を出力する。
【００４４】
図１２（Ｄ）では、逓倍器５０３は、ｎチャネル電界効果トランジスタ１２１１〜１２１８、ｐチャネル電界効果トランジスタ１２１９〜１２２６、抵抗１２０３及び電流源１２３１，１２３２を有し、クロック信号φ０〜φ３を入力し、クロック信号ＣＬＫ１１及びＣＬＫ１２を出力する。
【００４５】
（第２の実施形態）
図１３は、図６に対応し、図５の位相補間器５０２の誤差によりスキューエラー１３０１が発生する例を示すタイミングチャートである。位相補間器５０２に誤差がある場合には、クロック信号φ０及びφ１の位相差がπ／２［ｒａｄ］にならず、差動クロック信号ＣＬＫ１１及びＣＬＫ１２のデューティ比が５０％でなくなってしまう。図１３の場合には、クロック信号φ０及びφ１の位相差がπ／２［ｒａｄ］より大きくなり、クロック信号ＣＬＫ１１のデューティ比が５０％より大きくなってしまい、デューティ比の補正に誤差が生じてしまう。第２の実施形態では、上記の場合にも、デューティ比を５０％に補正することができる実施形態を説明する。
【００４６】
図１４は、第２の実施形態によるデューティ比補正回路１０３の構成例を示す図である。図１４の回路は、図５の回路に対して、遅延器１４０１及びスキュー検出回路１４０２を追加したものである。以下、図１４の回路が図５の回路と異なる点を説明する。
【００４７】
スキュー検出回路１４０２は、図１３のスキューエラー１３０１を検出する。具体的には、スキュー検出回路１４０２は、位相差検出器であり、位相補間器５０２により生成されたクロック信号φ０及びφ１の位相差を検出する。遅延器１４０１は、スキュー検出回路１４０２により検出された位相差に応じて、その位相差がπ／２［ｒａｄ］になるように、差動クロック信号φ０，φ２又は差動クロック信号φ１，φ３を遅延して逓倍器５０３に出力する。図１３の場合には、クロック信号φ０及びφ１の位相差がπ／２［ｒａｄ］より大きいので、その位相差がπ／２［ｒａｄ］になるように、差動クロック信号φ０，φ２を遅延させる。これにより、クロック信号φ０〜φ３は、相互に位相がπ／２［ｒａｄ］ずつずれるように調整することができるので、クロック信号ＣＬＫ１１及びＣＬＫ１２のデューティ比は５０％になる。
【００４８】
（第３の実施形態）
図１５は第３の実施形態によるデューティ比補正回路１０３の構成例を示す図であり、図１６は図１５のデューティ比補正回路１０３の処理例を示すタイミングチャートである。図１５の回路は、図５の回路に対して、スキュー検出回路１４０２及び位相コード変換部１５０１を追加したものである。以下、図１５の回路が図５の回路と異なる点を説明する。
【００４９】
スキュー検出回路１４０２は、図１４のスキュー検出回路１４０２と同じであり、位相差検出器であり、位相補間器５０２により生成されたクロック信号φ０及びφ１の位相差を検出する。位相コード変換部１５０１は、スキュー検出回路１４０２により検出された位相差に応じて、位相補間器５０２が生成するクロック信号φ０及びφ１の位相差がπ／２［ｒａｄ］になるように、位相コードＰＨを出力する。位相補間器５０２は、位相コードＰＨに応じた重み付け係数ｗで位相補間を行う。これにより、位相補間器５０２が出力するクロック信号φ０及びφ１の位相差がπ／２［ｒａｄ］になる。
【００５０】
例えば、図１６の場合、位相コード変換部１５０１は、図１１（Ａ）の位相補間ユニット１１０１に値「１／２＋α」の位相コードＰＨを出力することによりクロック信号φ０及びφ２の位相を遅らせ、図１１（Ａ）の位相補間ユニット１１０２に値「１／２−α」の位相コードＰＨを出力することによりクロック信号φ１及びφ３の位相を進ませる。なお、位相補間ユニット１１０１に値「１／２」の位相コードＰＨを出力し、位相補間ユニット１１０２に値「１／２−２×α」の位相コードＰＨを出力してもよいし、位相補間ユニット１１０１に値「１／２＋２×α」の位相コードＰＨを出力し、位相補間ユニット１１０２に値「１／２」の位相コードＰＨを出力してもよい。ただし、位相補間器５０２は、位相コードＰＨが値「１／２」付近で位相補間の精度が高いため、図１６のような制御が好ましい。
【００５１】
クロック信号φ２はクロック信号φ０の反転信号であり、クロック信号φ３はクロック信号φ１の反転信号であるので、クロック信号φ０〜φ３は位相がπ／２［ｒａｄ］ずつずれる。そして、逓倍器５０３が出力するクロック信号ＣＬＫ１１及びＣＬＫ１２のデューティ比は５０％になる。
【００５２】
（第４の実施形態）
図１７は、第４の実施形態によるデューティ比補正回路１０３の構成例を示す図である。本実施形態では、位相補間器５０２及び逓倍器５０３の誤差を補正することができるデューティ比補正回路１０３を示す。逓倍器５０３が誤差を有する場合には、クロック信号φ０及びφ１の位相差がπ／２［ｒａｄ］であっても、クロック信号ＣＬＫ１１及びＣＬＫ１２のデューティ比が５０％にならない。デューティ比検出回路１７０１は、逓倍器５０３により出力されるクロック信号ＣＬＫ１１（又はＣＬＫ１２）のデューティ比を検出する。位相コード変換部１５０１は、デューティ比検出回路１７０１により検出されたデューティ比に応じて、逓倍器５０３が出力するクロック信号ＣＬＫ１１及びＣＬＫ１２のデューティ比が５０％になるように、位相コードＰＨを出力する。位相補間器５０２は、位相コードＰＨに応じた重み付け係数ｗで位相補間を行う。これにより、逓倍器５０３が出力するクロック信号ＣＬＫ１１及びＣＬＫ１２のデューティ比が５０％になる。
【００５３】
図１８（Ａ）は図１７のデューティ比検出回路１７０１及び位相コード変換部１５０１の構成例を示す図であり、図１８（Ｂ）はクロック信号ＣＬＫ１１の例を示す電圧波形図である。デューティ比検出回路１７０１は、ローパスフィルタ１８０１、積分器１８０２及びアナログデジタル変換器１８０３を有する。位相コード変換部１５０１は、加算器１８０４及び位相コードテーブル１８０５を有する。
【００５４】
クロック信号ＣＬＫ１１は、例えば図１８（Ｂ）に示すように、デューティ比が５０％より大きい。ローパスフィルタ１８０１は、クロック信号ＣＬＫ１１の高周波成分を遮断し、低周波数成分を通過させて出力する。積分器１８０２は、ローパスフィルタ１８０１の出力信号を積分し、図１８（Ｂ）に示すように、クロック信号ＣＬＫ１１の平均電圧１８１１を出力する。クロック信号ＣＬＫ１１のデューティ比が５０％の場合には平均電圧１８１１はＶｄｄ／２になり、クロック信号ＣＬＫ１１のデューティ比が５０％より大きい場合には平均電圧１８１１はＶｄｄ／２より高くなり、クロック信号ＣＬＫ１１のデューティ比が５０％より小さい場合には平均電圧１８１１はＶｄｄ／２より低くなる。
【００５５】
アナログデジタル変換器１８０３は、電圧Ｖｄｄ／２がデジタル値「０」になるように、平均電圧１８１１をアナログからデジタルに変換して出力する。加算器１８０４は、アナログデジタル変換器１８０３の出力デジタル値に対して、値「１／２」に対応する位相コードＰＨ１を加算して出力する。なお、アナログデジタル変換器１８０３の後段に乗算器を設けることにより、フィードバックのループゲインを適切に設定し、発振を防止するようにしてもよい。
【００５６】
図１９は、図１８（Ａ）の位相コードテーブル１８０５の例を示す図である。位相コードテーブル１８０５は、位相コードＰＨと位相と遅延時間との対応関係を記憶する。位相コードテーブル１８０５は、図１８（Ｂ）において、平均電圧１８１１と基準電圧「Ｖｄｄ／２」との差電圧１８１２が０Ｖになるように、加算器１８０４の出力値に応じた位相コードＰＨを出力する。
【００５７】
図２０は、図１７のデューティ比検出回路１７０１及び位相コード変換部１５０１の他の構成例を示す図である。デューティ比検出回路１７０１は、ローパスフィルタ２００１、比較器２００２及びアップ／ダウンカウンタ２００３を有する。位相コード変換部１５０１は、図１８（Ａ）と同様に、加算器１８０４及び位相コードテーブル１８０５を有する。以下、図２０の回路が図１８（Ａ）の回路と異なる点を説明する。
【００５８】
ローパスフィルタ２００１は、クロック信号ＣＬＫ１１の高周波数成分を遮断し、低周波成分を通過させることにより、図１８（Ｂ）に示すように、クロック信号ＣＬＫ１１の平均電圧１８１１を出力する。比較器２００２は、平均電圧１８１１が基準電圧Ｖｄｄ／２より高いときにはアップ信号を出力し、平均電圧１８１１が基準電圧Ｖｄｄ／２より低いときにはダウン信号を出力する。アップ／ダウンカウンタ２００３は、比較器２００２がアップ信号を出力するとカウント値をインクリメントし、比較器２００２がダウン信号を出力するとカウント値をデクリメントし、カウント値を加算器１８０４に出力する。アップ／ダウンカウンタ２００３は、積分器として機能するので、フィードバック利得を高めることができる。これにより、図２０のデューティ比検出回路１７０１及び位相コード変換部１５０１は、図１８（Ａ）のデューティ比検出回路１７０１及び位相コード変換部１５０１と同様の機能を実現することができる。
【００５９】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【符号の説明】
【００６０】
１０１，１０２  コンパレータ
５０１  分周器
５０２  位相補間器
５０３  逓倍器
１４０１  遅延器
１４０２  スキュー検出回路
１５０１  位相コード変換部
１７０１  デューティ比検出回路
【図１】
0005900171.tif 000002
【図２】
0005900171.tif 000003
【図３】
0005900171.tif 000004
【図４】
0005900171.tif 000005
【図５】
0005900171.tif 000006
【図６】
0005900171.tif 000007
【図７】
0005900171.tif 000008
【図８】
0005900171.tif 000009
【図９】
0005900171.tif 000010
【図１０】
0005900171.tif 000011
【図１１】
0005900171.tif 000012
【図１２】
0005900171.tif 000013
【図１３】
0005900171.tif 000014
【図１４】
0005900171.tif 000015
【図１５】
0005900171.tif 000016
【図１６】
0005900171.tif 000017
【図１７】
0005900171.tif 000018
【図１８】
0005900171.tif 000019
【図１９】
0005900171.tif 000020
【図２０】
0005900171.tif 000021