(57)【特許請求の範囲】
【請求項１】
光電変換素子と信号蓄積回路を含む画素が行列状に配置され、２行以上にまたがる範囲内の複数の画素が同一のグループを形成している画素部と、
同一のグループにおいて信号を読み出す対象となる複数の光電変換素子と、前記複数の光電変換素子が構成する配列の行数よりも少ない行数の配列を構成する前記同一のグループ内の複数の信号蓄積回路とを対応付け、前記複数の光電変換素子で発生した信号を、それぞれの前記光電変換素子に対応付けられた前記信号蓄積回路に転送し、前記信号蓄積回路に蓄積された信号を行毎に出力する制御を行う制御部と、
を有する固体撮像装置。
【請求項２】
前記制御部は、
同一のグループにおいて信号を読み出す対象となる複数の第１の光電変換素子と、前記複数の第１の光電変換素子が構成する配列の行数よりも少ない行数の配列を構成する前記同一のグループ内の複数の第１の信号蓄積回路とを対応付け、前記複数の第１の光電変換素子で発生した信号を、それぞれの前記複数の第１の光電変換素子に対応付けられた前記第１の信号蓄積回路に転送し、
前記同一のグループにおいて前記複数の第１の光電変換素子以外の複数の第２の光電変換素子と、前記複数の第２の光電変換素子が構成する配列の行数よりも少ない行数の配列を構成する前記同一のグループ内の複数の第２の信号蓄積回路とを対応付け、前記複数の第２の光電変換素子で発生した信号を、それぞれの前記複数の第２の光電変換素子に対応付けられた前記第２の信号蓄積回路に転送し、
前記第１の信号蓄積回路に蓄積された信号を行毎に出力する制御を行う
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記制御部は、前記第２の信号蓄積回路に蓄積された信号の出力を行わないことを特徴とする請求項２に記載の固体撮像装置。
【請求項４】
前記制御部は、前記複数の光電変換素子と前記複数の信号蓄積回路のうち１つの前記信号蓄積回路とを対応付け、前記複数の光電変換素子で発生した信号を、前記複数の光電変換素子に対応付けられた１つの前記信号蓄積回路に転送することを特徴とする請求項１に記載の固体撮像装置。
【請求項５】
前記制御部は、前記複数の光電変換素子で発生した信号を加算した信号を、前記複数の光電変換素子に対応付けられた１つの前記信号蓄積回路に転送することを特徴とする請求項４に記載の固体撮像装置。
【請求項６】
前記光電変換素子は、複数の色のうちのいずれかの色に対応する信号を発生し、
加算される信号は同色の信号である
ことを特徴とする請求項５に記載の固体撮像装置。
【請求項７】
前記画素の配列は、２種類の緑色（Ｇｒ，Ｇｂ）、赤色（Ｒｒ）、青色（Ｂｂ）で構成されるベイヤ配列に対応しており、
前記制御部は、同一のグループにおいて信号を読み出す対象となる２行２列に配置された前記光電変換素子と、前記同一のグループ内の１行４列に配置された前記信号蓄積回路とを対応付け、２行２列に配置された前記光電変換素子で発生した信号を、それぞれの前記光電変換素子に対応付けられた、１行４列に配置された前記信号蓄積回路に転送し、前記信号蓄積回路に蓄積された信号を行毎に出力する制御を行う
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項８】
２行２列に配置された前記光電変換素子は、第１の行に配置されたＧｒ，Ｒｒに対応する２つの前記光電変換素子と、第２の行に配置されたＢｂ，Ｇｂに対応する２つの前記光電変換素子とで構成され、
１行４列に配置された前記信号蓄積回路は、Ｇｒ，Ｒｒ，Ｂｂ，Ｇｂに対応する４つの前記信号蓄積回路で構成される
ことを特徴とする請求項７に記載の固体撮像装置。
【請求項９】
第１の基板と第２の基板とが接続部により電気的に接続されている固体撮像装置であって、
前記第１の基板に前記光電変換素子が配置され、前記第２の基板に前記信号蓄積回路が配置され、
前記制御部は、同一のグループにおいて信号を読み出す対象となる複数の光電変換素子と、前記複数の光電変換素子が構成する配列の行数よりも少ない行数の配列を構成する前記同一のグループ内の複数の信号蓄積回路とを対応付け、前記複数の光電変換素子で発生した信号を、前記接続部を介して、それぞれの前記光電変換素子に対応付けられた前記信号蓄積回路に転送し、前記信号蓄積回路に蓄積された信号を行毎に出力する制御を行う
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項１０】
前記画素は、前記光電変換素子で発生した信号を増幅する増幅回路をさらに含み、
前記信号蓄積回路は、前記増幅回路によって増幅された増幅信号を蓄積する
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項１１】
前記制御部は、
同一のグループにおいて信号を読み出す対象となる複数の第１の光電変換素子と、前記複数の第１の光電変換素子が構成する配列の行数よりも少ない行数の配列を構成する前記同一のグループ内の複数の第１の信号蓄積回路とを対応付け、前記複数の第１の光電変換素子で発生した信号を、それぞれの前記第１の光電変換素子に対応付けられた前記第１の信号蓄積回路に転送する第１の制御と、
前記同一のグループにおいて信号を読み出す対象となる複数の第２の光電変換素子と、前記複数の第２の光電変換素子が構成する配列の行数よりも少ない行数の配列を構成する前記同一のグループ内の複数の第２の信号蓄積回路とを対応付け、前記複数の第２の光電変換素子で発生した信号を、それぞれの前記第２の光電変換素子に対応付けられた前記第２の信号蓄積回路に転送する第２の制御と、
を行う際、１フレームに係る前記第１の制御の開始後、１フレームに係る前記第１の制御が終了する前に１フレームに係る前記第２の制御を開始する
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項１２】
前記制御部は、前記第１の光電変換素子で発生した信号を前記第１の信号蓄積回路に転送する期間と、前記第２の光電変換素子で発生した信号を前記第２の信号蓄積回路に転送する期間とが重ならないように前記第１の制御と前記第２の制御とを行うことを特徴とする請求項１１に記載の固体撮像装置。
【請求項１３】
前記制御部は、第１のフレームの信号の読み出しに係り、前記第１の光電変換素子をリセットしてから、前記第１の光電変換素子で発生した信号を前記第１の信号蓄積回路に転送するまでの期間に、第２のフレームの信号の読み出しに係り、前記第２の光電変換素子で発生した信号を前記第２の信号蓄積回路に転送する制御と、第３のフレームの信号の読み出しに係り、前記第２の光電変換素子をリセットする制御とを行う
ことを特徴とする請求項１２に記載の固体撮像装置。
【請求項１４】
光電変換素子と信号蓄積回路を含む画素が行列状に配置され、２行以上にまたがる範囲内の複数の画素が同一のグループを形成している画素部と、
同一のグループにおいて信号を読み出す対象となる複数の光電変換素子と、前記複数の光電変換素子が構成する配列の行数よりも少ない行数の配列を構成する前記同一のグループ内の複数の信号蓄積回路とを対応付け、前記複数の光電変換素子で発生した信号を、それぞれの前記光電変換素子に対応付けられた前記信号蓄積回路に転送し、前記信号蓄積回路に蓄積された信号を行毎に出力する制御を行う制御部と、
を有する撮像装置。
【請求項１５】
光電変換素子と信号蓄積回路を含む画素が行列状に配置され、２行以上にまたがる範囲内の複数の画素が同一のグループを形成している画素部を有する固体撮像装置の前記画素から信号を読み出す信号読み出し方法であって、
同一のグループにおいて信号を読み出す対象となる複数の光電変換素子で信号を発生するステップと、
前記複数の光電変換素子と、前記複数の光電変換素子が構成する配列の行数よりも少ない行数の配列を構成する前記同一のグループ内の複数の信号蓄積回路とを対応付け、前記複数の光電変換素子で発生した信号を、それぞれの前記光電変換素子に対応付けられた前記信号蓄積回路に転送するステップと、
前記信号蓄積回路に蓄積された信号を行毎に出力するステップと、
を有する信号読み出し方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光電変換素子を有する画素が行列状に配置された固体撮像装置および撮像装置に関する。また、本発明は、画素から信号を読み出す信号読み出し方法に関する。
【背景技術】
【０００２】
光を電気信号に変換して画像信号を出力するデジタルスチルカメラなどの撮像装置は、画像を生成する画像生成部として固体撮像装置を用いている。この固体撮像装置の分野では、近年、画素数の増加や高フレームレート化に伴い、高速読み出しを実現する技術や低消費電力化を図る技術が必須になっている。
【０００３】
固体撮像装置の一種として、ＣＭＯＳ集積回路と同様のプロセスで製造できる特徴を活かしたＣＭＯＳ（ＭＯＳを含む）型イメージセンサ（以下、「ＣＭＯＳイメージセンサ」と記述する）がある。ＣＭＯＳイメージセンサは、画素毎に電荷を電気信号に変換し、画素から読み出した電気信号を画素列毎に並列に処理する構成を採っている。この画素列毎の並列処理により、画素信号の読み出し速度を向上させることができる。
【０００４】
近年、高速撮像の要求はますます高まってきている。イメージセンサでは、垂直方向の読み出し本数（行数／ライン数）を削減することで、その要求が満たされてきた。垂直方向の読み出し本数を削減する方法として、例えば、一定の行周期で画素を読み飛ばす飛び越し走査という方法がある。
【０００５】
また、特許文献１の方法を使えば、垂直方向の読み出し本数を通常の飛び越し走査よりもさらに減らすことが可能となり、画素信号を高速に読み出すことが可能である。特許文献１に示されるＣＭＯＳイメージセンサでは、行方向の複数画素を同時に駆動するための駆動信号線が１行に複数系統分設けられているか、または、画素から出力された画素信号を垂直方向に伝送する垂直信号線が１列に複数系統分設けられている。また、このＣＭＯＳイメージセンサは、列毎に設けられたカラム処理部に画素信号を入力させるため、列毎に複数の行から１行を選択し、その行から画素信号を出力させる。これにより、１回のカラム処理で複数行の画素信号のカラム処理を行うことが可能となる。
【０００６】
例として、図２１に示すベイヤ配列を構成する画素のうち画素４００，４０１のみから画素信号を読み出す場合を考える。図２１において、Ｇｒ・Ｇｂは緑の画素を示し、Ｒｒは赤の画素を示し、Ｂｂは青の画素を示す。各画素の色は、各画素上に配置されたカラーフィルタの色に対応している。
【０００７】
画素信号の読み出しを行う際はまず、１行目および２行目にある画素４００が選択され、画素４００から出力された画素信号が各列のカラム処理部に入力される。画素４００から出力された画素信号がカラム処理部によって処理された後、５行目および６行目にある画素４０１が選択され、画素４０１から出力された画素信号が各列のカラム処理部に入力される。画素４０１から出力された画素信号はカラム処理部によって処理される。これにより、４行当たり２行の画素信号が同時に読み出され、１回のカラム処理で複数行の画素信号のカラム処理を行うので、画素信号を高速に読み出すことができる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１０−２６３５２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
１行に１系統分の駆動信号線が設けられ、１列に１系統分の垂直信号線が設けられている従来の固体撮像装置が複数行の画素から同時に画素信号を読み出すと、複数行の全ての画素から画素信号が垂直信号線へ出力される。このため、図２１に示す１行目および２行目の画素のうち画素４００のみを選択して画素信号を読み出すことや、図２１に示す５行目および６行目の画素のうち画素４０１のみを選択して画素信号を読み出すはできない。特許文献１の固体撮像装置は、図２１に示す１行目および２行目の画素のうち画素４００のみを選択して画素信号を読み出し、図２１に示す５行目および６行目の画素のうち画素４０１のみを選択して画素信号を読み出すために、駆動信号線を１行に複数系統分設けるか、または、垂直信号線を１列に複数系統分設けるという構成を採っている。
【００１０】
しかし、特許文献１に示される方法で画素信号の読み出しを行うには、１行に複数系統分の駆動信号線または１列に複数系統分の垂直信号線が必要となり、構造が複雑になるという欠点があった。また、特許文献１に示される方法では、複数の行から列単位で１行を選択し、選択した行の画素から画素信号を読み出しているため、画素信号を読み出す画素のパターンによっては、画素信号を高速に読み出すことができない。例えば、特許文献１に示される方法では、図２２に示すような画素４０３のみから画素信号を読み出す場合には、１行目の画素４０３と２行目の画素４０３から画素信号を同時には読み出すことができないため、カラム処理の回数を減らすことができず、画素信号を高速に読み出すことはできなかった。
【００１１】
本発明は、上述した課題に鑑みてなされたものであって、画素信号をより高速に読み出すことを目的とする。
【課題を解決するための手段】
【００１２】
本発明の一態様に係る固体撮像装置は、光電変換素子と信号蓄積回路を含む画素が行列状に配置され、２行以上にまたがる範囲内の複数の画素が同一のグループを形成している画素部と、同一のグループにおいて信号を読み出す対象となる複数の光電変換素子と、前記複数の光電変換素子が構成する配列の行数よりも少ない行数の配列を構成する前記同一のグループ内の複数の信号蓄積回路とを対応付け、前記複数の光電変換素子で発生した信号を、それぞれの前記光電変換素子に対応付けられた前記信号蓄積回路に転送し、前記信号蓄積回路に蓄積された信号を行毎に出力する制御を行う制御部と、を有する。
【００１３】
本発明の他の態様に係る撮像装置は、光電変換素子と信号蓄積回路を含む画素が行列状に配置され、２行以上にまたがる範囲内の複数の画素が同一のグループを形成している画素部と、同一のグループにおいて信号を読み出す対象となる複数の光電変換素子と、前記複数の光電変換素子が構成する配列の行数よりも少ない行数の配列を構成する前記同一のグループ内の複数の信号蓄積回路とを対応付け、前記複数の光電変換素子で発生した信号を、それぞれの前記光電変換素子に対応付けられた前記信号蓄積回路に転送し、前記信号蓄積回路に蓄積された信号を行毎に出力する制御を行う制御部と、を有する。
【００１４】
本発明の他の態様に係る信号読み出し方法は、光電変換素子と信号蓄積回路を含む画素が行列状に配置され、２行以上にまたがる範囲内の複数の画素が同一のグループを形成している画素部を有する固体撮像装置の前記画素から信号を読み出す信号読み出し方法であって、同一のグループにおいて信号を読み出す対象となる複数の光電変換素子で信号を発生するステップと、前記複数の光電変換素子と、前記複数の光電変換素子が構成する配列の行数よりも少ない行数の配列を構成する前記同一のグループ内の複数の信号蓄積回路とを対応付け、前記複数の光電変換素子で発生した信号を、それぞれの前記光電変換素子に対応付けられた前記信号蓄積回路に転送するステップと、前記信号蓄積回路に蓄積された信号を行毎に出力するステップと、を有する。
【図面の簡単な説明】
【００１５】
【図１】本発明の第１の実施形態による撮像装置の構成を示すブロック図である。
【図２】本発明の第１の実施形態による固体撮像装置の構成を示すブロック図である。
【図３】本発明の第１の実施形態による固体撮像装置が備える画素部の構成を示す参考図である。
【図４】本発明の第１の実施形態による固体撮像装置が備える画素部の光電変換部の配列を示す参考図である。
【図５】本発明の第１の実施形態による固体撮像装置が備える画素部のメモリ部の配列を示す参考図である。
【図６】本発明の第１の実施形態による固体撮像装置が備える共有画素群の構成を示す回路図である。
【図７】本発明の第１の実施形態による固体撮像装置が備える光電変換部に駆動制御パルスを供給する制御信号線を示す参考図である。
【図８】本発明の第１の実施形態による固体撮像装置が備えるメモリ部に駆動制御パルスを供給する制御信号線を示す参考図である。
【図９】本発明の第１の実施形態による固体撮像装置の動作を示すタイミングチャートである。
【図１０】本発明の第１の実施形態による固体撮像装置の動作を示すタイミングチャートである。
【図１１】本発明の第２の実施形態による固体撮像装置が備える画素部の光電変換部の配列を示す参考図である。
【図１２】本発明の第２の実施形態による固体撮像装置が備える画素部のメモリ部の配列を示す参考図である。
【図１３】本発明の第２の実施形態による固体撮像装置の動作を示すタイミングチャートである。
【図１４】本発明の第３の実施形態による固体撮像装置の断面図である。
【図１５】本発明の第３の実施形態による固体撮像装置が備える共有画素群の構成を示す回路図である。
【図１６】本発明の第１〜第２の実施形態による固体撮像装置が備える共有画素群の他の構成を示す回路図である。
【図１７】本発明の第３の実施形態による固体撮像装置が備える共有画素群の他の構成を示す回路図である。
【図１８】本発明の第１、第３の実施形態による固体撮像装置が備える画素部の光電変換部の配列を示す参考図である。
【図１９】本発明の第１、第３の実施形態による固体撮像装置が備える画素部のメモリ部の配列を示す参考図である。
【図２０】本発明の第１、第３の実施形態による固体撮像装置の他の動作を示すタイミングチャートである。
【図２１】従来の固体撮像装置が画素信号を読み出す方法を説明するための参考図である。
【図２２】従来の固体撮像装置が画素信号を読み出す方法を説明するための参考図である。
【発明を実施するための形態】
【００１６】
以下、図面を参照し、本発明の実施形態を説明する。以下の詳細な説明は、一例として特定の詳細な内容を含んでいる。以下の詳細な内容にいろいろなバリエーションや変更を加えたとしても、そのバリエーションや変更を加えた内容が本発明の範囲を超えないことは、当業者であれば当然理解できる。したがって、以下で説明する各種の実施形態は、権利を請求された発明の一般性を失わせることはなく、また、権利を請求された発明に対して何ら限定を加えることもない。
【００１７】
（第１の実施形態）
まず、本発明の第１の実施形態を説明する。図１は、本実施形態による撮像装置の構成を示している。本発明の一態様に係る撮像装置は、撮像機能を有する電子機器であればよく、デジタルスチルカメラのほか、デジタルビデオカメラ、内視鏡等であってもよい。図１に示す撮像装置は、レンズ１と、固体撮像装置２と、画像処理部３と、ＡＦ評価値演算部４と、表示部５と、駆動制御部９と、ＡＦ制御部１０と、カメラ操作部１１と、カメラ制御部１２とを備えている。なお、図１にはメモリカード６も記載されているが、このメモリカード６を撮像装置に対して着脱可能に構成することによって、メモリカード６は撮像装置に固有の構成でなくても構わない。
【００１８】
図１に示す各ブロックは、ハードウェア的には、コンピュータのＣＰＵ、メモリ等の電気回路部品や、レンズ等の光学部品、ボタン、スイッチ等の操作部品など各種部品で実現でき、ソフトウェア的にはコンピュータプログラム等によって実現できるが、ここではそれらの連携によって実現される機能ブロックとして描いている。したがって、これらの機能ブロックがハードウェア、ソフトウェアの組合せによって色々な形態で実現できることは、当業者であれば当然理解できる。
【００１９】
レンズ１は、固体撮像装置２の画素部２４に被写体の光学像を結像するための撮影レンズである。固体撮像装置２は、レンズ１により結像された被写体の光学像を光電変換して画素信号を生成し、後述するようにデジタルの画像信号に変換してから出力する。
【００２０】
画像処理部３は、固体撮像装置２から出力される画像信号に種々のデジタル的な画像処理を施す。この画像処理部３は、静止画用画像信号を記録用に処理する第１画像処理部３ａと、ライブビュー用画像信号（動画用画像信号）を表示用に処理する第２画像処理部３ｂとを備えている。
【００２１】
ＡＦ評価値演算部４は、固体撮像装置２から出力される画像信号（例えば、画像信号中の輝度信号あるいは輝度相当信号など）に基づいて、被写体への合焦の度合いを示すＡＦ評価値を算出する。このＡＦ評価値演算部４により算出されたＡＦ評価値は、カメラ制御部１２へ出力される。
【００２２】
表示部５は、画像処理部３の第２画像処理部３ｂにより表示用に画像処理された画像信号に基づき、画像を表示する。この表示部５は、静止画像を再生表示することができると共に、撮像動作に同期して被撮像範囲の画像をリアルタイムに表示するライブビュー表示を行うことができるようになっている。
【００２３】
メモリカード６は、画像処理部３の第１画像処理部３ａにより記録用に画像処理された信号を保存するための記録媒体である。駆動制御部９は、カメラ制御部１２からの指令に基づいて、固体撮像装置２の駆動制御を行う。ＡＦ制御部１０は、ＡＦ評価値演算部４により算出されたＡＦ評価値を受けたカメラ制御部１２が行う制御に基づいて、レンズ１に含まれるフォーカスレンズを駆動し、固体撮像装置２に結像される被写体像が合焦されるように制御を行う。
【００２４】
カメラ操作部１１は、ユーザが撮像装置に対する各種の操作入力を行うための操作用の各種部材を有し、操作入力の結果に基づく信号をカメラ制御部１２へ出力する。このカメラ操作部１１に含まれる操作部材の例としては、撮像装置の電源をオン／オフするための電源スイッチ、静止画撮影の指示を入力するための２段式押圧ボタンからなるレリーズボタン、撮影モードを単写モードと連写モードとの間で切り換えるための撮影モードスイッチ、ホワイトバランスを調整するためのホワイトバランスモードスイッチ、ＡＦモードをシングルＡＦモードとコンティニュアスＡＦモードとの間で切り換えるためのＡＦモードスイッチなどが挙げられる。
【００２５】
カメラ制御部１２は、ＡＦ評価値演算部４からのＡＦ評価値、カメラ操作部１１からの操作入力などに基づいて、画像処理部３、メモリカード６、駆動制御部９、ＡＦ制御部１０等を含むこの撮像装置全体を制御する。カメラ制御部１２の動作は、撮像装置が内蔵するＲＯＭに格納されているプログラムに規定されている。カメラ制御部１２は、このプログラムを読み出して、プログラムが規定する内容に従って、各種の制御を行う。
【００２６】
図２は、本実施形態における固体撮像装置２の構成を示している。固体撮像装置２は、画素部２４と、カラム処理部２５と、垂直走査回路２６と、水平走査回路２７と、制御部２８とを備えている。
【００２７】
画素部２４は、複数の画素２９を行方向および列方向の２次元状に配列して構成されている。画素２９は、レンズ１により結像された被写体の光学像を光電変換により画素信号に変換し、垂直走査回路２６を介して、制御部２８が行う制御に基づいて、列毎に設けられている垂直信号線ＶＴＬを介してカラム処理部２５に画素信号を出力する。図２では、８行８列の６４個の画素２９が配列されているが、図２に示す画素の配列は一例であり、行数および列数は２以上であればよい。
【００２８】
カラム処理部２５は、画素部２４から垂直信号線ＶＴＬに出力された画素信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。具体的には、カラム処理部２５は、単位画素の画素信号に対して、例えばＣＤＳ(Correlated Double Sampling;相関二重サンプリング）によるノイズ除去や、信号増幅、ＡＤ（アナログ−デジタル）変換等の信号処理を行う。ノイズ除去処理により、増幅トランジスタの閾値ばらつき等の、画素に固有の固定パターンノイズが除去される。なお、ここで例示した信号処理は一例に過ぎず、信号処理はこれらに限られるものではない。
【００２９】
垂直走査回路２６は、シフトレジスタやアドレスデコーダ等によって構成され、行単位で画素部２４の画素２９の駆動制御を行う。この駆動制御には、画素２９のリセット動作、蓄積動作、信号読み出し動作等が含まれる。この駆動制御を行うため、垂直走査回路２６は、複数の制御信号線を含む制御信号線群ＨＴＬを介してそれぞれの画素２９へ駆動制御パルス（制御信号）を出力し、画素２９を行毎に独立して制御する。垂直走査回路２６が駆動制御を行うことによって、画素２９から垂直信号線ＶＴＬに画素信号が出力される。水平走査回路２７は、カラム処理部２５から出力された１行分の画素信号を水平方向に順次出力することにより、画素信号を読み出す。読み出された画素信号は出力端子ＯＵＴから固体撮像装置２の外部へ出力される。
【００３０】
制御部２８は、  固体撮像装置２の外部の駆動制御部９から与えられる、動作モードを指示するデータなどを受け取り、そのデータに基づいて垂直走査回路２６の駆動制御を行う。制御部２８の動作は、固体撮像装置２が内蔵するＲＯＭに格納されているプログラムに規定されている。制御部２８は、このプログラムを読み出して、プログラムが規定する内容と、駆動制御部９から与えられるデータとに従って、各種の制御を行う。
【００３１】
図３は、画素部２４の一部の構成を模式的に示している。図３では、画素部２４を構成する画素２９のうち２行４列分の画素２９のみが示されている。画素２９は、固体撮像装置２を構成する基板の平面上に行列状に配置されている。画素２９は、光電変換部２９ａとメモリ部２９ｂを有する。画素２９において、光電変換部２９ａとメモリ部２９ｂは水平方向に並んでいる。図３に示す光電変換部２９ａとメモリ部２９ｂの配置は一例であり、これに限らない。
【００３２】
画素部２４を構成する複数の画素２９は複数のグループに分類されている。本実施形態では、このグループを共有画素群と呼ぶ。１つの共有画素群は、２行以上にまたがる範囲内の複数の画素２９で構成される。図３に示す例では、２行４列の８つの画素２９で１つの共有画素群Ｓ１が構成される。光電変換部２９ａとメモリ部２９ｂは電気的に接続されており、光電変換部２９ａとメモリ部２９ｂの間で信号の授受が行われる。１つの共有画素群に含まれる画素２９の光電変換部２９ａは、同一の画素２９のメモリ部２９ｂだけでなく、同一の共有画素群に含まれる他の画素２９のメモリ部２９ｂにも接続されている。
【００３３】
図４は光電変換部２９ａの配列を模式的に示し、図５はメモリ部２９ｂの配列を模式的に示している。図４および図５は、それぞれ光電変換部２９ａとメモリ部２９ｂを平面的に同じ方向（例えば光が入射する方向）から見た場合の配列を示している。光電変換部２９ａの配列とメモリ部２９ｂの配列のそれぞれ互いに対応する位置に共有画素群Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，Ｓ３１，Ｓ３２，Ｓ４１，Ｓ４２が設けられている。共有画素群Ｓ１１に含まれる画素２９内の光電変換部２９ａと、共有画素群Ｓ１１に含まれる画素２９内のメモリ部２９ｂとは対応関係を有する。すなわち、共有画素群Ｓ１１に含まれる画素２９内の光電変換部２９ａの光電変換素子で発生した信号電荷が、共有画素群Ｓ１１に含まれる画素２９内のメモリ部２９ｂへ出力される。他の共有画素群Ｓ１２，Ｓ２１，Ｓ２２，Ｓ３１，Ｓ３２，Ｓ４１，Ｓ４２における光電変換部２９ａとメモリ部２９ｂとの対応関係も同様である。
【００３４】
図４に示すように、共有画素群Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，Ｓ３１，Ｓ３２，Ｓ４１，Ｓ４２は、光電変換部２９ａとして光電変換部Ｒｒ１，Ｒｒ２，Ｂｂ１，Ｂｂ２，Ｇｒ１，Ｇｒ２，Ｇｂ１，Ｇｂ２を含む。光電変換部Ｒｒ１，Ｒｒ２は、赤色の光を選択的に透過するカラーフィルタを有し、光電変換部Ｂｂ１，Ｂｂ２は、青色の光を選択的に透過するカラーフィルタを有し、光電変換部Ｇｒ１，Ｇｒ２，Ｇｂ１，Ｇｂ２は、緑色の光を選択的に透過するカラーフィルタを有する。光電変換部Ｇｒ１，Ｇｒ２は光電変換部Ｒｒ１，Ｒｒ２と同一行に配置され、光電変換部Ｇｂ１，Ｇｂ２は光電変換部Ｂｂ１，Ｂｂ２と同一行に配置されている。光電変換部Ｒｒ１，Ｒｒ２，Ｂｂ１，Ｂｂ２，Ｇｒ１，Ｇｒ２，Ｇｂ１，Ｇｂ２は、いわゆるベイヤ配列形式に従って配列されている。
【００３５】
図５に示すように、共有画素群Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，Ｓ３１，Ｓ３２，Ｓ４１，Ｓ４２は、メモリ部２９ｂとしてメモリ部Ｍ１１，Ｍ１２，Ｍ１３，Ｍ１４，Ｍ２１，Ｍ２２，Ｍ２３，Ｍ２４を含む。前述したように、同一の共有画素群に含まれる光電変換部２９ａ（光電変換部Ｒｒ１，Ｒｒ２，Ｂｂ１，Ｂｂ２，Ｇｒ１，Ｇｒ２，Ｇｂ１，Ｇｂ２）とメモリ部２９ｂ（メモリ部Ｍ１１，Ｍ１２，Ｍ１３，Ｍ１４，Ｍ２１，Ｍ２２，Ｍ２３，Ｍ２４）とが対応関係を有する。
【００３６】
また、図４および図５は、一部の画素を間引いて読み出した画素信号で構成される間引き画像の生成時に画素信号を生成して出力する対象となる画素（出力対象画素）を示している。図４の出力対象画素３００と図５の出力対象画素３０１が本実施形態の出力対象画素である。出力対象画素３００，３０１はそれぞれ４つの画素２９で構成されている。出力対象画素３００は、２行２列の画素２９で構成され、光電変換部Ｒｒ１，Ｂｂ１，Ｇｒ１，Ｇｂ１を含む。出力対象画素３０１は、１行４列の画素２９で構成され、メモリ部Ｍ１１，Ｍ１２，Ｍ１３，Ｍ１４を含む。同一の共有画素群に含まれる出力対象画素３００と出力対象画素３０１が対応関係を有する。すなわち、出力対象画素３００の光電変換部Ｒｒ１，Ｂｂ１，Ｇｒ１，Ｇｂ１の光電変換素子で発生した信号電荷が、その出力対象画素３００を含む共有画素群と同一の共有画素群に含まれる出力対象画素３０１のメモリ部Ｍ１１，Ｍ１２，Ｍ１３，Ｍ１４へ出力される。
【００３７】
図６は１つの共有画素群の回路構成を示している。図７および図８は、画素２９に駆動制御パルスを供給する制御信号線を示している。共有画素群は、光電変換部Ｇｒ１，Ｒｒ１，Ｂｂ１，Ｇｂ１，Ｇｒ２，Ｒｒ２，Ｂｂ２，Ｇｂ２と、ＰＤリセットトランジスタＭｒ＿ＰＤと、メモリ部Ｍ１１，Ｍ１２，Ｍ２１，Ｍ２２，Ｍ１３，Ｍ１４，Ｍ２３，Ｍ２４とで構成される。
【００３８】
光電変換部Ｇｒ１，Ｒｒ１，Ｂｂ１，Ｇｂ１，Ｇｒ２，Ｒｒ２，Ｂｂ２，Ｇｂ２は、それぞれ光電変換素子ＰＤ＿Ｇｒ１，ＰＤ＿Ｒｒ１，ＰＤ＿Ｂｂ１，ＰＤ＿Ｇｂ１，ＰＤ＿Ｇｒ２，ＰＤ＿Ｒｒ２，ＰＤ＿Ｂｂ２，ＰＤ＿Ｇｂ２と、転送トランジスタＭｔｘ１〜Ｍｔｘ８とを備えている。ＰＤリセットトランジスタＭｒ＿ＰＤは、８つの光電変換部Ｇｒ１，Ｒｒ１，Ｂｂ１，Ｇｂ１，Ｇｒ２，Ｒｒ２，Ｂｂ２，Ｇｂ２で共有されている。
【００３９】
光電変換素子ＰＤ＿Ｇｒ１，ＰＤ＿Ｒｒ１，ＰＤ＿Ｂｂ１，ＰＤ＿Ｇｂ１，ＰＤ＿Ｇｒ２，ＰＤ＿Ｒｒ２，ＰＤ＿Ｂｂ２，ＰＤ＿Ｇｂ２の一端は接地されている。転送トランジスタＭｔｘ１〜Ｍｔｘ８のドレイン端子は光電変換素子ＰＤ＿Ｇｒ１，ＰＤ＿Ｒｒ１，ＰＤ＿Ｂｂ１，ＰＤ＿Ｇｂ１，ＰＤ＿Ｇｒ２，ＰＤ＿Ｒｒ２，ＰＤ＿Ｂｂ２，ＰＤ＿Ｇｂ２の他端に接続されている。転送トランジスタＭｔｘ１〜Ｍｔｘ８のゲート端子は、図７に示す転送信号線ＴＸ１〜ＴＸ８を介して垂直走査回路２６に接続されており、転送パルスφＴＸ１〜φＴＸ８が供給される。
【００４０】
ＰＤリセットトランジスタＭｒ＿ＰＤのドレイン端子は電源電圧ＶＤＤに接続されており、ＰＤリセットトランジスタＭｒ＿ＰＤのソース端子は転送トランジスタＭｔｘ１〜Ｍｔｘ８のソース端子に接続されている。ＰＤリセットトランジスタＭｒ＿ＰＤのゲート端子は垂直走査回路２６に接続されており、リセットパルスφＲＥＳ＿ＰＤが供給される。
【００４１】
メモリ部Ｍ１１，Ｍ１２，Ｍ２１，Ｍ２２，Ｍ１３，Ｍ１４，Ｍ２３，Ｍ２４は、それぞれサンプルホールドトランジスタＭｓｈ１〜Ｍｓｈ８と、ＦＤリセットトランジスタＭｒ＿ＦＤ１〜Ｍｒ＿ＦＤ８と、電荷保持部ＦＤ１〜ＦＤ８と、増幅トランジスタＭａ１〜Ｍａ８と、選択トランジスタＭｓｅ１〜Ｍｓｅ８とを備えている。
【００４２】
サンプルホールドトランジスタＭｓｈ１〜Ｍｓｈ８のドレイン端子は、転送トランジスタＭｔｘ１〜Ｍｔｘ８のソース端子に接続されている。サンプルホールドトランジスタＭｓｈ１〜Ｍｓｈ８のゲート端子は、図８に示すサンプルホールド信号線ＳＨ１〜ＳＨ８を介して垂直走査回路２６に接続されており、サンプルホールドパルスφＳＨ１〜φＳＨ８が供給される。
【００４３】
ＦＤリセットトランジスタＭｒ＿ＦＤ１〜Ｍｒ＿ＦＤ８のドレイン端子は電源電圧ＶＤＤに接続されており、ＦＤリセットトランジスタＭｒ＿ＦＤ１〜Ｍｒ＿ＦＤ８のソース端子はサンプルホールドトランジスタＭｓｈ１〜Ｍｓｈ８のソース端子に接続されている。ＦＤリセットトランジスタＭｒ＿ＦＤ１〜Ｍｒ＿ＦＤ８のゲート端子は、図８に示すＦＤリセット信号線ＲＥＳ＿ＦＤ１〜ＲＥＳ＿ＦＤ８を介して垂直走査回路２６に接続されており、ＦＤリセットパルスφＲＥＳ＿ＦＤ１〜φＲＥＳ＿ＦＤ８が供給される。
【００４４】
電荷保持部ＦＤ１〜ＦＤ８の一端はサンプルホールドトランジスタＭｓｈ１〜Ｍｓｈ８のソース端子に接続されており、電荷保持部ＦＤ１〜ＦＤ８の他端は接地されている。増幅トランジスタＭａ１〜Ｍａ８のドレイン端子は電源電圧ＶＤＤに接続されている。増幅トランジスタＭａ１〜Ｍａ８の入力部を構成するゲート端子はサンプルホールドトランジスタＭｓｈ１〜Ｍｓｈ８のソース端子に接続されている。
【００４５】
選択トランジスタＭｓｅ１〜Ｍｓｅ８のドレイン端子は増幅トランジスタＭａ１〜Ｍａ８のソース端子に接続されており、選択トランジスタＭｓｅ１〜Ｍｓｅ８のソース端子は垂直信号線ＶＴＬに接続されている。奇数行目の選択トランジスタＭｓｅ１，Ｍｓｅ２，Ｍｓｅ５，Ｍｓｅ６のゲート端子は、図８に示す選択信号線ＳＥＬ（２ｎ−１）を介して垂直走査回路２６に接続されており、選択パルスφＳＥＬ（２ｎ−１）が供給される。偶数行目の選択トランジスタＭｓｅ３，Ｍｓｅ４，Ｍｓｅ７，Ｍｓｅ８のゲート端子は、図８に示す選択信号線ＳＥＬ２ｎを介して垂直走査回路２６に接続されており、選択パルスφＳＥＬ２ｎが供給される。選択パルスφＳＥＬ（２ｎ−１）とφＳＥＬ２ｎの（２ｎ−１）と２ｎは行数に対応する。上述した各トランジスタに関しては極性を逆にし、ソース端子とドレイン端子を上記と逆にしてもよい。
【００４６】
光電変換素子ＰＤ＿Ｇｒ１，ＰＤ＿Ｒｒ１，ＰＤ＿Ｂｂ１，ＰＤ＿Ｇｂ１，ＰＤ＿Ｇｒ２，ＰＤ＿Ｒｒ２，ＰＤ＿Ｂｂ２，ＰＤ＿Ｇｂ２は、例えばフォトダイオードであり、入射した光に基づく信号電荷を生成（発生）し、生成（発生）した信号電荷を蓄積する。転送トランジスタＭｔｘ１〜Ｍｔｘ８は、光電変換素子ＰＤ＿Ｇｒ１，ＰＤ＿Ｒｒ１，ＰＤ＿Ｂｂ１，ＰＤ＿Ｇｂ１，ＰＤ＿Ｇｒ２，ＰＤ＿Ｒｒ２，ＰＤ＿Ｂｂ２，ＰＤ＿Ｇｂ２に蓄積された信号電荷を電荷保持部ＦＤ１〜ＦＤ８に転送するトランジスタである。転送トランジスタＭｔｘ１〜Ｍｔｘ８のオン／オフは、垂直走査回路２６からの転送パルスφＴＸ１〜φＴＸ８によって制御される。電荷保持部ＦＤ１〜ＦＤ８は、光電変換素子ＰＤ＿Ｇｒ１，ＰＤ＿Ｒｒ１，ＰＤ＿Ｂｂ１，ＰＤ＿Ｇｂ１，ＰＤ＿Ｇｒ２，ＰＤ＿Ｒｒ２，ＰＤ＿Ｂｂ２，ＰＤ＿Ｇｂ２から転送された信号電荷を一時的に保持する浮遊拡散容量である。
【００４７】
ＰＤリセットトランジスタＭｒ＿ＰＤは、光電変換素子ＰＤ＿Ｇｒ１，ＰＤ＿Ｒｒ１，ＰＤ＿Ｂｂ１，ＰＤ＿Ｇｂ１，ＰＤ＿Ｇｒ２，ＰＤ＿Ｒｒ２，ＰＤ＿Ｂｂ２，ＰＤ＿Ｇｂ２をリセットするトランジスタである。ＰＤリセットトランジスタＭｒ＿ＰＤのオン／オフは、垂直走査回路２６からのリセットパルスφＲＥＳ＿ＰＤによって制御される。光電変換素子ＰＤ＿Ｇｒ１，ＰＤ＿Ｒｒ１，ＰＤ＿Ｂｂ１，ＰＤ＿Ｇｂ１，ＰＤ＿Ｇｒ２，ＰＤ＿Ｒｒ２，ＰＤ＿Ｂｂ２，ＰＤ＿Ｇｂ２のリセットは、光電変換素子ＰＤ＿Ｇｒ１，ＰＤ＿Ｒｒ１，ＰＤ＿Ｂｂ１，ＰＤ＿Ｇｂ１，ＰＤ＿Ｇｒ２，ＰＤ＿Ｒｒ２，ＰＤ＿Ｂｂ２，ＰＤ＿Ｇｂ２に蓄積されている電荷量を制御して光電変換素子ＰＤ＿Ｇｒ１，ＰＤ＿Ｒｒ１，ＰＤ＿Ｂｂ１，ＰＤ＿Ｇｂ１，ＰＤ＿Ｇｒ２，ＰＤ＿Ｒｒ２，ＰＤ＿Ｂｂ２，ＰＤ＿Ｇｂ２の状態（電位）を基準状態（基準電位、リセットレベル）に設定することである。
【００４８】
サンプルホールドトランジスタＭｓｈ１〜Ｍｓｈ８は、転送トランジスタＭｔｘ１〜Ｍｔｘ８によって転送された信号をサンプルホールドし、電荷保持部ＦＤ１〜ＦＤ８に保持するトランジスタである。サンプルホールドトランジスタＭｓｈ１〜Ｍｓｈ８のオン／オフは、垂直走査回路２６からのサンプルホールドパルスφＳＨ１〜φＳＨ８によって制御される。
【００４９】
ＦＤリセットトランジスタＭｒ＿ＦＤ１〜Ｍｒ＿ＦＤ８は、電荷保持部ＦＤ１〜ＦＤ８をリセットするトランジスタである。ＦＤリセットトランジスタＭｒ＿ＦＤ１〜Ｍｒ＿ＦＤ８のオン／オフは、垂直走査回路２６からのＦＤリセットパルスφＲＥＳ＿ＦＤ１〜φＲＥＳ＿ＦＤ８によって制御される。電荷保持部ＦＤ１〜ＦＤ８のリセットは、電荷保持部ＦＤ１〜ＦＤ８に保持されている電荷量を制御して電荷保持部ＦＤ１〜ＦＤ８の状態（電位）を基準状態（基準電位、リセットレベル）に設定することである。電荷保持部ＦＤ１〜ＦＤ８は、サンプルホールドトランジスタＭｓｈ１〜Ｍｓｈ８によってサンプルホールドされたアナログ信号を保持する。
【００５０】
増幅トランジスタＭａ１〜Ｍａ８は、ゲート端子に入力される、電荷保持部ＦＤ１〜ＦＤ８に保持されている信号電荷に基づく信号を増幅した増幅信号をソース端子から出力するトランジスタである。増幅トランジスタＭａ１〜Ｍａ８と、垂直信号線ＶＴＬに接続された電流源ＩＤＤとはソースフォロワ回路を構成する。選択トランジスタＭｓｅ１〜Ｍｓｅ８は、メモリ部Ｍ１１，Ｍ１２，Ｍ２１，Ｍ２２，Ｍ１３，Ｍ１４，Ｍ２３，Ｍ２４を選択し、増幅トランジスタＭａ１〜Ｍａ８の出力を垂直信号線ＶＴＬに伝えるトランジスタである。選択トランジスタＭｓｅ１〜Ｍｓｅ８のオン／オフは、垂直走査回路２６からの選択パルスφＳＥＬ（２ｎ−１），φＳＥＬ２ｎによって制御される。
【００５１】
次に、本実施形態における固体撮像装置２の駆動方法を説明する。この駆動方法は、間引き画像を生成するための駆動方法であり、図４の出力対象画素３００で生成された信号電荷に基づく画素信号を図５の出力対象画素３０１から読み出す駆動方法である。固体撮像装置２を駆動する期間は、ＰＤリセット期間、露光期間、転送動作期間、読み出し動作期間の４つの期間からなる。これらの期間における固体撮像装置２の動作を順に説明する。 
【００５２】
図９を用いて、ＰＤリセット期間、露光期間、転送動作期間における固体撮像装置２の動作を説明する。図９は、上から順に共有画素群内の光電変換部Ｇｒ１、メモリ部Ｍ１１、光電変換部Ｒｒ１、メモリ部Ｍ１２、光電変換部Ｂｂ１、メモリ部Ｍ１３、光電変換部Ｇｂ１、メモリ部Ｍ１４のそれぞれの駆動制御パルス、および共有画素群共通の駆動制御パルスを表している。
【００５３】
ＰＤリセット期間は、露光開始時に光電変換素子ＰＤ＿Ｇｒ１，ＰＤ＿Ｒｒ１，ＰＤ＿Ｂｂ１，ＰＤ＿Ｇｂ１に蓄積されている信号電荷を排出することによりリセットを行う期間である。リセットの開始から信号電荷の転送動作が終了するまでの動作は、各共有画素群で共通のタイミングで行われる。つまり、共有画素群Ｓ１１において図９に示す動作が行われるのと同時に、他の共有画素群Ｓ１２，Ｓ２１，Ｓ２２，Ｓ３１，Ｓ３２，Ｓ４１，Ｓ４２においても図９に示す動作が行われる。
【００５４】
なお、このとき、間引き画像の生成に用いない共有画素群Ｓ２１，Ｓ２２，Ｓ４１，Ｓ４２内の信号電荷の転送も行われるが、後述するように、読み出し動作期間では、共有画素群Ｓ２１，Ｓ２２，Ｓ４１，Ｓ４２内のメモリ部に保持された信号の読み出しは行われないので、間引き画像に用いない画素信号は出力されない。図９に示す動作によって、共有画素群内の各画素の露光開始時刻および露光終了時刻は異なるが、その差異を最小限にし、全画素の露光タイミングをほぼ同一とすることが可能であり、グローバルシャッタと同等の露光の同時性を実現することができる。
【００５５】
まず、ＰＤリセットトランジスタＭｒ＿ＰＤのゲート端子にＰＤリセットパルスφＲＥＳ＿ＰＤが印加されるとともに転送トランジスタＭｔｘ１のゲート端子に転送パルスφＴＸ１が印加されることで、ＰＤリセットトランジスタＭｒ＿ＰＤおよび転送トランジスタＭｔｘ１がオンとなり、光電変換部Ｇｒ１の光電変換素子ＰＤ＿Ｇｒ１がリセットされる。同様にして、転送パルスφＴＸ２，φＴＸ３，φＴＸ４、ＰＤリセットパルスφＲＥＳ＿ＰＤが順次印加されることで、光電変換部Ｒｒ１，Ｂｂ１，Ｇｂ１の光電変換素子ＰＤ＿Ｒｒ１，ＰＤ＿Ｂｂ１，ＰＤ＿Ｇｂ１がリセットされる。
【００５６】
転送パルスφＴＸ１，φＴＸ２，φＴＸ３，φＴＸ４およびＰＤリセットパルスφＲＥＳ＿ＰＤの印加が解除されると、露光が開始され、光電変換素子ＰＤ＿Ｇｒ１，ＰＤ＿Ｒｒ１，ＰＤ＿Ｂｂ１，ＰＤ＿Ｇｂ１に対する信号電荷の蓄積が開始される。上記の動作が共有画素群内の４つの光電変換部Ｇｒ１，Ｒｒ１，Ｂｂ１，Ｇｂ１内の全ての光電変換素子ＰＤ＿Ｇｒ１，ＰＤ＿Ｒｒ１，ＰＤ＿Ｂｂ１，ＰＤ＿Ｇｂ１について完了すると、ＰＤリセット期間が終了する。露光開始後、所定の時間が経過すると、転送動作期間の動作が行われる。
【００５７】
次に、転送動作期間の動作を説明する。転送動作期間は、露光開始後に光電変換素子ＰＤ＿Ｇｒ１，ＰＤ＿Ｒｒ１，ＰＤ＿Ｂｂ１，ＰＤ＿Ｇｂ１に蓄積された信号電荷を電荷保持部ＦＤ１，ＦＤ２，ＦＤ５，ＦＤ６に転送する期間である。まず、サンプルホールドトランジスタＭｓｈ１のゲート端子にサンプルホールドパルスφＳＨ１が印加されることで、サンプルホールドトランジスタＭｓｈ１がオンとなり、電荷保持部ＦＤ１が信号電荷の転送先として選択される。同時に、ＦＤリセットトランジスタＭｒ＿ＦＤ１のゲート端子にＦＤリセットパルスφＲＥＳ＿ＦＤ１が印加されることで、ＦＤリセットトランジスタＭｒ＿ＦＤ１がオンとなり、電荷保持部ＦＤ１がリセットされる。
【００５８】
その後、転送トランジスタＭｔｘ１のゲート端子に転送パルスφＴＸ１が印加されることで、転送トランジスタＭｔｘ１がオンとなり、光電変換部Ｇｒ１内の光電変換素子ＰＤ＿Ｇｒ１内の信号電荷がメモリ部Ｍ１１内の電荷保持部ＦＤ１に転送され、保持される。同様にして、転送パルスφＴＸ２，φＴＸ３，φＴＸ４、ＦＤリセットパルスφＲＥＳ＿ＦＤ２，φＲＥＳ＿ＦＤ５，φＲＥＳ＿ＦＤ６、サンプルホールドパルスφＳＨ２，φＳＨ５，φＳＨ６が順次印加されることで、光電変換素子ＰＤ＿Ｒｒ１，ＰＤ＿Ｂｂ１，ＰＤ＿Ｇｂ１内の信号電荷が、それぞれ電荷保持部ＦＤ２，ＦＤ５，ＦＤ６に転送され、保持される。上記の動作が共有画素群内の光電変換部Ｇｒ１，Ｒｒ１，Ｂｂ１，Ｇｂ１について完了すると、転送動作期間が終了する。
【００５９】
上記の動作により、光電変換部Ｇｒ１，Ｒｒ１，Ｂｂ１，Ｇｂ１に蓄積された信号は、それぞれメモリ部Ｍ１１，Ｍ１２，Ｍ１３，Ｍ１４に転送される。この動作は、各共有画素群ですべて共通である。この結果、１行目、３行目、５行目、７行目のメモリ部Ｍ１１，Ｍ１２，Ｍ１３，Ｍ１４に信号が保持されることになる。
【００６０】
次に、図１０を用いて、読み出し動作期間における固体撮像装置２の動作を説明する。図１０は、上から順に１行目、５行目に配置されたメモリ部Ｍ１１，Ｍ１２，Ｍ１３，Ｍ１４の駆動制御パルスを表している。読み出し動作期間は、電荷保持部ＦＤ１，ＦＤ２，ＦＤ５，ＦＤ６に保持された信号電荷に基づく信号をメモリ部Ｍ１１，Ｍ１２，Ｍ１３，Ｍ１４から読み出す期間である。読み出し動作期間の動作は、行毎に共通の動作となる。なお、読み出し動作期間では、１行目と５行目の出力対象画素３００，３０１内のメモリ部Ｍ１１，Ｍ１２，Ｍ１３，Ｍ１４内の信号のみを読み出し、出力対象画素でない３行目と７行目の画素２９内のメモリ部Ｍ１１，Ｍ１２，Ｍ１３，Ｍ１４内の信号は読み出さない。
【００６１】
図１０中のＦＤリセットパルスφＲＥＳ＿ＦＤ１，φＲＥＳ＿ＦＤ２，φＲＥＳ＿ＦＤ５，φＲＥＳ＿ＦＤ６の後についた括弧の中の符号は、それぞれ、ＦＤリセットパルスφＲＥＳ＿ＦＤ１，φＲＥＳ＿ＦＤ２，φＲＥＳ＿ＦＤ５，φＲＥＳ＿ＦＤ６を印加する共有画素群を示している。たとえば、φＲＥＳ＿ＦＤ２（Ｓ１１，Ｓ１２）は、共有画素群Ｓ１１と共有画素群Ｓ１２内のＦＤリセットトランジスタＭｒ＿ＦＤ２に印加するＦＤリセットパルスを表す。読み出し動作期間では、共有画素群Ｓ１１と共有画素群Ｓ１２の駆動タイミングは同じであり、共有画素群Ｓ３１と共有画素群Ｓ３２の駆動タイミングは同じである。
【００６２】
読み出し動作期間では出力対象画素３０１のメモリ部Ｍ１１，Ｍ１２，Ｍ１３，Ｍ１４のみから画素信号の読み出しが行われる。本実施形態では、１行目、５行目のメモリ部Ｍ１１，Ｍ１２，Ｍ１３，Ｍ１４のみから画素信号の読み出しが行われる。
【００６３】
まず、共有画素群Ｓ１１，Ｓ１２のそれぞれの１行目の選択トランジスタＭｓｅ１，Ｍｓｅ２、Ｍｓｅ５，Ｍｓｅ６のゲート端子に選択パルスφＳＥＬ１が印加されることで、選択トランジスタＭｓｅ１，Ｍｓｅ２，Ｍｓｅ５，Ｍｓｅ６がオンとなり、１行目に配置されたメモリ部Ｍ１１，Ｍ１２，Ｍ１３，Ｍ１４が選択される。これにより、共有画素群Ｓ１１，Ｓ１２内にある電荷保持部ＦＤ１，ＦＤ２，ＦＤ５，ＦＤ６の信号電荷に基づく光信号が垂直信号線ＶＴＬに出力され、カラム処理部２５でサンプリングされる。
【００６４】
その後、共有画素群Ｓ１１，Ｓ１２のそれぞれの１行目のＦＤリセットトランジスタＭｒ＿ＦＤ１，Ｍｒ＿ＦＤ２，Ｍｒ＿ＦＤ５，Ｍｒ＿ＦＤ６のゲート端子にＦＤリセットパルスφＲＥＳ＿ＦＤ１（Ｓ１１，Ｓ１２），φＲＥＳ＿ＦＤ２（Ｓ１１，Ｓ１２），φＲＥＳ＿ＦＤ５（Ｓ１１，Ｓ１２），φＲＥＳ＿ＦＤ６（Ｓ１１，Ｓ１２）が印加されることで、ＦＤリセットトランジスタＭｒ＿ＦＤ１，Ｍｒ＿ＦＤ２，Ｍｒ＿ＦＤ５，Ｍｒ＿ＦＤ６がオンとなり、共有画素群Ｓ１１，Ｓ１２内の電荷保持部ＦＤ１，ＦＤ２，ＦＤ５，ＦＤ６がリセットされる。１行目の選択トランジスタＭｓｅ１，Ｍｓｅ２，Ｍｓｅ５，Ｍｓｅ６がオンであるため、リセット時の電荷保持部ＦＤ１，ＦＤ２，ＦＤ５，ＦＤ６の信号電荷に基づくリセット信号が垂直信号線ＶＴＬに出力され、カラム処理部２５でサンプリングされる。
【００６５】
そして、カラム処理部２５でサンプリングされた２つの信号レベルの差分をとるノイズ除去や、信号増幅、ＡＤ変換等の処理が行われ、処理後の信号が水平走査回路２７を介して出力端子ＯＵＴから出力される。上記の動作が１行目について行われた後、５行目についても上記と同様の動作が行われる。１行目と５行目について読み出しが完了すると、読み出し動作期間が終了する。
【００６６】
上記の動作では、２行２列の画素２９で構成された出力対象画素３００内の光電変換部２９ａで生成された信号電荷が、１行４列の画素２９で構成された出力対象画素３０１内のメモリ部２９ｂに転送され、その信号電荷に基づく信号が読み出される。このように、本実施形態では、同一の共有画素群において、出力対象画素内の光電変換部２９ａと、出力対象画素内の光電変換部２９ａが構成する配列（上記では２行２列）の行数よりも少ない行数の配列（上記では１行４列）を構成するメモリ部２９ｂとが対応付けられ、光電変換部２９ａの光電変換素子で生成された信号電荷が、それぞれの光電変換部２９ａに対応付けられたメモリ部２９ｂの電荷保持部に転送される。
【００６７】
読み出す信号を保持するメモリ部２９ｂが構成する配列（上記では１行４列）の行数が、読み出す信号を生成する光電変換部２９ａが構成する配列（上記では２行２列）の行数よりも小さくなるので、信号を読み出す行数が少なくなり、間引き画像生成のためのカラム処理にかかる時間が少なくなる。これにより、間引き画像を構成する画素信号をより高速に読み出すことができる。また、画素２９を駆動するための駆動信号線は１行当たり１系統分あればよく、垂直信号線は１列当たり１系統分あればよく、簡単な構成で画素信号を高速に読み出すことができる。
【００６８】
上記の動作を行うため、制御部２８は、出力対象画素を選択し、選択した出力対象画素内の光電変換部２９ａとメモリ部２９ｂを対応付ける。制御部２８は、対応付けた光電変換部２９ａの信号電荷をメモリ部２９ｂに転送し、その信号電荷に基づく信号をメモリ部２９ｂから読み出す動作を制御するため、垂直走査回路２６を制御する。垂直走査回路２６は、制御部２８による制御に従って駆動制御パルスを生成し、光電変換部２９ａとメモリ部２９ｂへ出力する。
【００６９】
なお、本実施形態では、図４および図５に示す間引きパターンで読み出しを行ったが、画素信号の読み出しに係る光電変換部２９ａとメモリ部２９ｂの組み合わせはこれに限らず、読み出す信号を保持するメモリ部２９ｂの行数が、読み出す信号を生成する光電変換部２９ａの行数よりも少なくなればよい。
【００７０】
上述したように、本実施形態によれば、同一のグループ（出力対象画素）において信号を読み出す対象となる複数の光電変換素子と、複数の光電変換素子が構成する配列の行数よりも少ない行数の配列を構成する同一のグループ内の複数の電荷保持部（信号蓄積回路）とを対応付け、複数の光電変換素子で発生した信号を、それぞれの光電変換素子に対応付けられた電荷保持部に転送することによって、画素信号をより高速に読み出すことができる。
【００７１】
（第２の実施形態）
次に、本発明の第２の実施形態を説明する。本実施形態による撮像装置の構成は、第１の実施形態による撮像装置の構成と同様である。固体撮像装置２の駆動方法については、転送動作期間内の駆動方法のみが異なり、他は第１の実施形態で説明した駆動方法と同様である。
【００７２】
図１１は光電変換部２９ａの配列を模式的に示し、図１２はメモリ部２９ｂの配列を模式的に示している。図１１および図１２は、それぞれ光電変換部２９ａとメモリ部２９ｂを平面的に同じ方向（例えば光が入射する方向）から見た場合の配列を示している。光電変換部２９ａの配列とメモリ部２９ｂの配列のそれぞれ互いに対応する位置に共有画素群Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，Ｓ３１，Ｓ３２，Ｓ４１，Ｓ４２が設けられている。
【００７３】
図１１に示すように、共有画素群Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，Ｓ３１，Ｓ３２，Ｓ４１，Ｓ４２は、光電変換部２９ａとして光電変換部Ｒｒ１，Ｒｒ２，Ｂｂ１，Ｂｂ２，Ｇｒ１，Ｇｒ２，Ｇｂ１，Ｇｂ２を含む。光電変換部Ｒｒ１，Ｒｒ２，Ｂｂ１，Ｂｂ２，Ｇｒ１，Ｇｒ２，Ｇｂ１，Ｇｂ２は、いわゆるベイヤ配列形式に従って配列されている。
【００７４】
図１２に示すように、共有画素群Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，Ｓ３１，Ｓ３２，Ｓ４１，Ｓ４２は、メモリ部２９ｂとしてメモリ部Ｍ１１，Ｍ１２，Ｍ１３，Ｍ１４，Ｍ２１，Ｍ２２，Ｍ２３，Ｍ２４を含む。同一の共有画素群に含まれる光電変換部２９ａ（光電変換部Ｒｒ１，Ｒｒ２，Ｂｂ１，Ｂｂ２，Ｇｒ１，Ｇｒ２，Ｇｂ１，Ｇｂ２）とメモリ部２９ｂ（メモリ部Ｍ１１，Ｍ１２，Ｍ１３，Ｍ１４，Ｍ２１，Ｍ２２，Ｍ２３，Ｍ２４）とが対応関係を有する。
【００７５】
また、図１１および図１２は出力対象画素を示している。図１１の出力対象画素３１０と図１２の出力対象画素３１１が本実施形態の出力対象画素である。出力対象画素３１０は８つの画素２９で構成され、出力対象画素３１１は４つの画素２９で構成されている。このように、出力対象画素３１０に含まれる光電変換部２９ａの数は、出力対象画素３１１に含まれるメモリ部２９ｂの数の２倍である。出力対象画素３１０は、２行４列の画素２９で構成され、光電変換部Ｒｒ１，Ｂｂ１，Ｇｒ１，Ｇｂ１，Ｒｒ２，Ｂｂ２，Ｇｒ２，Ｇｂ２を含む。出力対象画素３１１は、１行４列の画素２９で構成され、メモリ部Ｍ１１，Ｍ１２，Ｍ１３，Ｍ１４を含む。
【００７６】
同一の共有画素群に含まれる出力対象画素３１０と出力対象画素３１１が対応関係を有する。すなわち、出力対象画素３１０の光電変換部Ｒｒ１，Ｂｂ１，Ｇｒ１，Ｇｂ１，Ｒｒ２，Ｂｂ２，Ｇｒ２，Ｇｂ２の光電変換素子で発生した信号電荷が、その出力対象画素３１０を含む共有画素群と同一の共有画素群に含まれる出力対象画素３１１のメモリ部Ｍ１１，Ｍ１２，Ｍ１３，Ｍ１４へ出力される。
【００７７】
本実施形態では、２つの光電変換部２９ａが生成（発生）した信号電荷を１つのメモリ部２９ｂが加算して保持する。より具体的には、光電変換部Ｇｒ１，Ｇｒ２が生成（発生）した信号電荷をメモリ部Ｍ１１が加算して保持し、光電変換部Ｒｒ１，Ｒｒ２が生成（発生）した信号電荷をメモリ部Ｍ１２が加算して保持し、光電変換部Ｂｂ１，Ｂｂ２が生成（発生）した信号電荷をメモリ部Ｍ１３が加算して保持し、光電変換部Ｇｂ１，Ｇｂ２が生成（発生）した信号電荷をメモリ部Ｍ１４が加算して保持する。
【００７８】
次に、本実施形態における固体撮像装置２の駆動方法を説明する。図１３は、上から順に共有画素群内の光電変換部Ｇｒ１，Ｇｒ２、メモリ部Ｍ１１、光電変換部Ｒｒ１，Ｒｒ２、メモリ部Ｍ１２、光電変換部Ｂｂ１，Ｂｂ２、メモリ部Ｍ１３、光電変換部Ｇｂ１，Ｇｂ２、メモリ部Ｍ１４のそれぞれの駆動制御パルス、および共有画素群共通の駆動制御パルスを表している。
【００７９】
ＰＤリセット期間は、露光開始時に光電変換素子ＰＤ＿Ｇｒ１，ＰＤ＿Ｒｒ１，ＰＤ＿Ｂｂ１，ＰＤ＿Ｇｂ１，ＰＤ＿Ｇｒ２，ＰＤ＿Ｒｒ２，ＰＤ＿Ｂｂ２，ＰＤ＿Ｇｂ２に蓄積されている信号電荷を排出することによりリセットを行う期間である。リセットの開始から信号電荷の転送動作が終了するまでの動作は、各共有画素群で共通のタイミングで行われる。つまり、共有画素群Ｓ１１において図１３に示す動作が行われるのと同時に、他の共有画素群Ｓ１２，Ｓ２１，Ｓ２２，Ｓ３１，Ｓ３２，Ｓ４１，Ｓ４２においても図１３に示す動作が行われる。
【００８０】
図１３のＰＤリセット期間の動作は、２個ずつ光電変換素子のリセットが同時に行われる点を除いて、図１０のリセット期間の動作と同様である。より具体的には、光電変換部Ｇｒ１，Ｇｒ２の光電変換素子ＰＤ＿Ｇｒ１，ＰＤ＿Ｇｒ２がリセットされた後、光電変換部Ｒｒ１，Ｒｒ２の光電変換素子ＰＤ＿Ｒｒ１，ＰＤ＿Ｒｒ２、光電変換部Ｂｂ１，Ｂｂ２の光電変換素子ＰＤ＿Ｂｂ１，ＰＤ＿Ｂｂ２、光電変換部Ｇｂ１，Ｇｂ２の光電変換素子ＰＤ＿Ｇｂ１，ＰＤ＿Ｇｂ２が順次リセットされる。上記の動作が完了すると、ＰＤリセット期間が終了する。露光開始後、所定の時間が経過すると、転送動作期間の動作が行われる。
【００８１】
転送動作期間は、露光開始後に光電変換素子ＰＤ＿Ｇｒ１，ＰＤ＿Ｇｒ２，ＰＤ＿Ｒｒ１，ＰＤ＿Ｒｒ２，ＰＤ＿Ｂｂ１，ＰＤ＿Ｂｂ２，ＰＤ＿Ｇｂ１，ＰＤ＿Ｇｂ２に蓄積された信号電荷を電荷保持部ＦＤ１，ＦＤ２，ＦＤ５，ＦＤ６に転送する期間である。このとき、同色に対応した２つの光電変換素子に蓄積された信号電荷が加算され、２つの光電変換素子に対応付けられた１つの電荷保持部に蓄積される。
【００８２】
まず、サンプルホールドトランジスタＭｓｈ１のゲート端子にサンプルホールドパルスφＳＨ１が印加されることで、サンプルホールドトランジスタＭｓｈ１がオンとなり、電荷保持部ＦＤ１が信号電荷の転送先として選択される。同時に、ＦＤリセットトランジスタＭｒ＿ＦＤ１のゲート端子にＦＤリセットパルスφＲＥＳ＿ＦＤ１が印加されることで、ＦＤリセットトランジスタＭｒ＿ＦＤ１がオンとなり、電荷保持部ＦＤ１がリセットされる。
【００８３】
その後、転送トランジスタＭｔｘ１，Ｍｔｘ５のゲート端子に転送パルスφＴＸ１，φＴＸ５が印加されることで、転送トランジスタＭｔｘ１，Ｍｔｘ５がオンとなり、光電変換部Ｇｒ１，Ｇｒ２内の光電変換素子ＰＤ＿Ｇｒ１，ＰＤ＿Ｇｒ２内の信号電荷がメモリ部Ｍ１１内の電荷保持部ＦＤ１に転送され、保持される。同様にして、転送パルスφＴＸ２，φＴＸ６、ＦＤリセットパルスφＲＥＳ＿ＦＤ２、サンプルホールドパルスφＳＨ２が順次印加されることで、光電変換素子ＰＤ＿Ｒｒ１，ＰＤ＿Ｒｒ２内の信号電荷が電荷保持部ＦＤ２に転送され、保持される。続いて、転送パルスφＴＸ３，φＴＸ７、ＦＤリセットパルスφＲＥＳ＿ＦＤ５、サンプルホールドパルスφＳＨ５が順次印加されることで、光電変換素子ＰＤ＿Ｂｂ１，ＰＤ＿Ｂｂ２内の信号電荷が電荷保持部ＦＤ５に転送され、保持される。続いて、転送パルスφＴＸ４，φＴＸ８、ＦＤリセットパルスφＲＥＳ＿ＦＤ６、サンプルホールドパルスφＳＨ６が順次印加されることで、光電変換素子ＰＤ＿Ｇｂ１，ＰＤ＿Ｇｂ２内の信号電荷が電荷保持部ＦＤ６に転送され、保持される。
【００８４】
上記の動作が共有画素群内の光電変換部Ｇｒ１，Ｇｒ２，Ｒｒ１，Ｒｒ２，Ｂｂ１，Ｂｂ２，Ｇｂ１，Ｇｂ２について完了すると、転送動作期間が終了し、読み出し動作期間の動作が行われる。読み出し動作期間の動作は第１の実施形態と同じなので説明は省略する。
【００８５】
上記のように、各共有画素群内の同色のカラーフィルタをもつ画素の信号を転送動作期間内に加算することで、第1の実施形態の効果が得られることに加え、感度を高くすること、モアレを抑圧すること、ランダムノイズを抑圧することができる。このため、間引き画像の生成時に、グローバルシャッタと同等の露光の同時性を実現するとともに、高品質の画素信号を読み出すことができる。
【００８６】
（第３の実施形態）
次に、本発明の第３の実施形態を説明する。本実施形態による固体撮像装置の駆動方法は、第１の実施形態または第２の実施形態による固体撮像装置の駆動方法と同様である。固体撮像装置２の構成が、第１の実施形態および第２の実施形態で説明した構成と異なる。
【００８７】
図１４は、本実施形態における固体撮像装置２の断面構造を示している。固体撮像装置２は、画素２９を構成する回路要素（光電変換素子や、トランジスタ、容量等）が配置された２枚の基板（第１の基板２０１、第２の基板２０２）が重なった構造を有する。画素２９を構成する回路要素は第１の基板２０１と第２の基板２０２に分配して配置されている。第１の基板２０１と第２の基板２０２は、画素２９の駆動時に２枚の基板間で電気信号を授受可能なように電気的に接続されている。
【００８８】
第１の基板２０１の２つの主面（側面よりも相対的に表面積が大きい表面）のうち、光Ｌが照射される側の主面側に光電変換素子が形成されており、第１の基板２０１に照射された光は光電変換素子に入射する。第１の基板２０１の２つの主面のうち、光Ｌが照射される側の主面とは反対側の主面には、第２の基板２０２と接続するための接続部２０３が配置されている。
【００８９】
画素２９以外のカラム処理部２５、垂直走査回路２６、水平走査回路２７に関しては、それぞれ第１の基板２０１と第２の基板２０２のどちらに配置されていてもよい。また、カラム処理部２５、垂直走査回路２６、水平走査回路２７のそれぞれを構成する回路要素が第１の基板２０１と第２の基板２０２に分散して配置されていてもよい。
【００９０】
図１５は１つの共有画素群の回路構成を示している。図１５には、第１の基板２０１内の画素部２４内の共有画素群の回路構成と、第２の基板２０２内の画素部２４内の共有画素群の回路構成とが示されている。これら両者は接続部２０３によって電気的に接続されている。
【００９１】
第１の基板２０１側の共有画素群は、画素部２４内の光電変換部Ｇｒ１，Ｒｒ１，Ｂｂ１，Ｇｂ１，Ｇｒ２，Ｒｒ２，Ｂｂ２，Ｇｂ２と、ＰＤリセットトランジスタＭｒ＿ＰＤとで構成されている。ＰＤリセットトランジスタＭｒ＿ＰＤは、８つの光電変換部Ｇｒ１，Ｒｒ１，Ｂｂ１，Ｇｂ１，Ｇｒ２，Ｒｒ２，Ｂｂ２，Ｇｂ２で共有されている。光電変換部Ｇｒ１，Ｒｒ１，Ｂｂ１，Ｇｂ１，Ｇｒ２，Ｒｒ２，Ｂｂ２，Ｇｂ２およびＰＤリセットトランジスタＭｒ＿ＰＤの詳細については第１の実施形態と同様であるので説明を省略する。
【００９２】
第２の基板２０２側の共有画素群は、画素部２４内のメモリ部Ｍ１１，Ｍ１２，Ｍ２１，Ｍ２２，Ｍ１３，Ｍ１４，Ｍ２３，Ｍ２４で構成されている。メモリ部Ｍ１１，Ｍ１２，Ｍ２１，Ｍ２２，Ｍ１３，Ｍ１４，Ｍ２３，Ｍ２４の詳細については第１の実施形態と同様であるので説明を省略する。
【００９３】
第１の基板２０１に配置された転送トランジスタＭｔｘ１〜Ｍｔｘ８のソース端子およびＰＤリセットトランジスタＭｒ＿ＰＤのソース端子と、第２の基板２０２に配置されたサンプルホールドトランジスタＭｓｈ１〜Ｍｓｈ８のドレイン端子とは、接続部２０３を介して接続されている。第１の基板２０１側の光電変換部が生成（発生）した信号電荷は、接続部２０３を介して第２の基板２０２側のメモリ部へ出力される。
【００９４】
上記のように、第１の基板２０１の光が照射される側の主面側に光電変換素子を形成し、第２の基板２０２にメモリ部を形成することで、光電変換素子の受光面積を確保しつつ、メモリ部を遮光することができる。このため、間引き画像の生成時に、グローバルシャッタと同等の露光の同時性を実現するとともに、高品質の画素信号を読み出すことができる。
【００９５】
次に、上述した第１〜第３の実施形態の変形例を説明する。
【００９６】
（第１の変形例）
まず、第１の変形例を説明する。本変形例は第１の実施形態および第２の実施形態に対する変形例である。図１６は、１つの共有画素群の回路構成の他の例を示している。
【００９７】
共有画素群は、画素部２４内の光電変換部Ｇｒ１，Ｒｒ１，Ｂｂ１，Ｇｂ１，Ｇｒ２，Ｒｒ２，Ｂｂ２，Ｇｂ２と、ＦＤリセットトランジスタＭｒ＿ＦＤと、電荷保持部ＦＤと、増幅トランジスタＭａ１と、電流源ＩＤＤ１と、クランプ容量Ｃｃｌと、メモリ部Ｍ１１，Ｍ１２，Ｍ２１，Ｍ２２，Ｍ１３，Ｍ１４，Ｍ２３，Ｍ２４とで構成されている。ＦＤリセットトランジスタＭｒ＿ＦＤ、電荷保持部ＦＤ、増幅トランジスタＭａ１、および電流源ＩＤＤ１は、８つの光電変換部Ｇｒ１，Ｒｒ１，Ｂｂ１，Ｇｂ１，Ｇｒ２，Ｒｒ２，Ｂｂ２，Ｇｂ２で共有されている。クランプ容量Ｃｃｌは、８つのメモリ部Ｍ１１，Ｍ１２，Ｍ１３，Ｍ１４，Ｍ２１，Ｍ２２，Ｍ２３，Ｍ２４で共有されている。
【００９８】
光電変換部Ｇｒ１，Ｒｒ１，Ｂｂ１，Ｇｂ１，Ｇｒ２，Ｒｒ２，Ｂｂ２，Ｇｂ２の詳細については第１の実施形態と同様であるので説明を省略する。ＦＤリセットトランジスタＭｒ＿ＦＤのドレイン端子は電源電圧ＶＤＤに接続されており、ＦＤリセットトランジスタＭｒ＿ＦＤのソース端子は転送トランジスタＭｔｘ１〜Ｍｔｘ８のソース端子に接続されている。ＦＤリセットトランジスタＭｒ＿ＦＤのゲート端子は垂直走査回路２６に接続されており、リセットパルスφＲＥＳ１が供給される。
【００９９】
電荷保持部ＦＤの一端は転送トランジスタＭｔｘ１〜Ｍｔｘ８のソース端子に接続されており、電荷保持部ＦＤの他端は接地されている。増幅トランジスタＭａ１のドレイン端子は電源電圧ＶＤＤに接続されている。増幅トランジスタＭａ１の入力部であるゲート端子は転送トランジスタＭｔｘ１〜Ｍｔｘ８のソース端子に接続されている。電流源ＩＤＤ１の一端は増幅トランジスタＭａ１のソース端子に接続されており、電流源ＩＤＤ１の他端は接地されている。一例として、ドレイン端子が増幅トランジスタＭａ１のソース端子に接続され、ソース端子が接地され、ゲート端子が垂直走査回路２６に接続されたトランジスタで電流源ＩＤＤ１を構成してもよい。
【０１００】
メモリ部Ｍ１１，Ｍ１２，Ｍ２１，Ｍ２２，Ｍ１３，Ｍ１４，Ｍ２３，Ｍ２４は、クランプ容量Ｃｃｌを介して光電変換部Ｇｒ１，Ｒｒ１，Ｂｂ１，Ｇｂ１，Ｇｒ２，Ｒｒ２，Ｂｂ２，Ｇｂ２と接続される。メモリ部Ｍ１１，Ｍ１２，Ｍ２１，Ｍ２２，Ｍ１３，Ｍ１４，Ｍ２３，Ｍ２４は、それぞれサンプルホールドトランジスタＭｓｈ１〜Ｍｓｈ８と、メモリリセットトランジスタＭｒ＿ＭＥＭ１〜Ｍｒ＿ＭＥＭ８と、アナログメモリＭＥＭ１〜ＭＥＭ８と、増幅トランジスタＭａ２−１〜Ｍａ２−８と、選択トランジスタＭｓｅ１〜Ｍｓｅ８とを備えている。本変形例のメモリ部Ｍ１１，Ｍ１２，Ｍ２１，Ｍ２２，Ｍ１３，Ｍ１４，Ｍ２３，Ｍ２４の構成は、図６に示したメモリ部Ｍ１１，Ｍ１２，Ｍ２１，Ｍ２２，Ｍ１３，Ｍ１４，Ｍ２３，Ｍ２４の構成と一部が異なる。
【０１０１】
クランプ容量Ｃｃｌの一端は増幅トランジスタＭａ１のソース端子に接続されている。サンプルホールドトランジスタＭｓｈ１〜Ｍｓｈ８のドレイン端子はクランプ容量Ｃｃｌの他端に接続されている。サンプルホールドトランジスタＭｓｈ１〜Ｍｓｈ８のゲート端子は垂直走査回路２６に接続されており、サンプルホールドパルスφＳＨ１〜φＳＨ８が供給される。
【０１０２】
メモリリセットトランジスタＭｒ＿ＭＥＭ１〜Ｍｒ＿ＭＥＭ８のドレイン端子は電源電圧ＶＤＤに接続されており、メモリリセットトランジスタＭｒ＿ＭＥＭ１〜Ｍｒ＿ＭＥＭ８のソース端子はサンプルホールドトランジスタＭｓｈ１〜Ｍｓｈ８のソース端子に接続されている。メモリリセットトランジスタＭｒ＿ＭＥＭ１〜Ｍｒ＿ＭＥＭ８のゲート端子は垂直走査回路２６に接続されており、メモリリセットパルスφＲＥＳ２−１〜φＲＥＳ２−８が供給される。
【０１０３】
アナログメモリＭＥＭ１〜ＭＥＭ８の一端はサンプルホールドトランジスタＭｓｈ１〜Ｍｓｈ８のソース端子に接続されており、アナログメモリＭＥＭ１〜ＭＥＭ８の他端は接地されている。増幅トランジスタＭａ２−１〜Ｍａ２−８のドレイン端子は電源電圧ＶＤＤに接続されている。増幅トランジスタＭａ２−１〜Ｍａ２−８の入力部を構成するゲート端子はサンプルホールドトランジスタＭｓｈ１〜Ｍｓｈ８のソース端子に接続されている。
【０１０４】
選択トランジスタＭｓｅ１〜Ｍｓｅ８のドレイン端子は増幅トランジスタＭａ２−１〜Ｍａ２−８のソース端子に接続されており、選択トランジスタＭｓｅ１〜Ｍｓｅ８のソース端子は垂直信号線ＶＴＬに接続されている。奇数行目の選択トランジスタＭｓｅ１，Ｍｓｅ２，Ｍｓｅ５，Ｍｓｅ６のゲート端子は垂直走査回路２６に接続されており、選択パルスφＳＥＬ（２ｎ−１）が供給される。偶数行目の選択トランジスタＭｓｅ３，Ｍｓｅ４，Ｍｓｅ７，Ｍｓｅ８のゲート端子は垂直走査回路２６に接続されており、選択パルスφＳＥＬ２ｎが供給される。選択パルスφＳＥＬ（２ｎ−１）とφＳＥＬ２ｎの（２ｎ−１）と２ｎは行数に対応する。上述した各トランジスタに関しては極性を逆にし、ソース端子とドレイン端子を上記と逆にしてもよい。
【０１０５】
電荷保持部ＦＤは、光電変換素子ＰＤ＿Ｇｒ１，ＰＤ＿Ｒｒ１，ＰＤ＿Ｂｂ１，ＰＤ＿Ｇｂ１，ＰＤ＿Ｇｒ２，ＰＤ＿Ｒｒ２，ＰＤ＿Ｂｂ２，ＰＤ＿Ｇｂ２から転送された信号電荷を一時的に保持する浮遊拡散容量である。
【０１０６】
ＦＤリセットトランジスタＭｒ＿ＦＤは、電荷保持部ＦＤをリセットするトランジスタである。ＦＤリセットトランジスタＭｒ＿ＦＤのオン／オフは、垂直走査回路２６からのリセットパルスφＲＥＳ１によって制御される。ＦＤリセットトランジスタＭｒ＿ＦＤと転送トランジスタＭｔｘ１〜Ｍｔｘ８を同時にオンにすることによって、光電変換素子ＰＤ＿Ｇｒ１，ＰＤ＿Ｒｒ１，ＰＤ＿Ｂｂ１，ＰＤ＿Ｇｂ１，ＰＤ＿Ｇｒ２，ＰＤ＿Ｒｒ２，ＰＤ＿Ｂｂ２，ＰＤ＿Ｇｂ２をリセットすることも可能である。
【０１０７】
増幅トランジスタＭａ１は、ゲート端子に入力される、電荷保持部ＦＤに保持されている信号電荷に基づく信号を増幅した増幅信号をソース端子から出力するトランジスタである。電流源ＩＤＤ１は、増幅トランジスタＭａ１の負荷として機能し、増幅トランジスタＭａ１を駆動する電流を増幅トランジスタＭａ１に供給する。増幅トランジスタＭａ１と電流源ＩＤＤ１はソースフォロワ回路を構成する。
【０１０８】
クランプ容量Ｃｃｌは、増幅トランジスタＭａ１から出力される増幅信号の電圧レベルをクランプ（固定）する容量である。サンプルホールドトランジスタＭｓｈ１〜Ｍｓｈ８は、クランプ容量Ｃｃｌの他端の電圧レベルをサンプルホールドし、アナログメモリＭＥＭ１〜ＭＥＭ８に保持するトランジスタである。サンプルホールドトランジスタＭｓｈ１〜Ｍｓｈ８のオン／オフは、垂直走査回路２６からのサンプルホールドパルスφＳＨ１〜ＳＨ８によって制御される。
【０１０９】
メモリリセットトランジスタＭｒ＿ＭＥＭ１〜Ｍｒ＿ＭＥＭ８は、アナログメモリＭＥＭ１〜ＭＥＭ８をリセットするトランジスタである。メモリリセットトランジスタＭｒ＿ＭＥＭ１〜Ｍｒ＿ＭＥＭ８のオン／オフは、垂直走査回路２６からのメモリリセットパルスφＲＥＳ２−１〜φＲＥＳ２−８によって制御される。アナログメモリＭＥＭ１〜ＭＥＭ８は、サンプルホールドトランジスタＭｓｈ１〜Ｍｓｈ８によってサンプルホールドされたアナログ信号を保持する。
【０１１０】
アナログメモリＭＥＭ１〜ＭＥＭ８の容量は、電荷保持部ＦＤの容量よりも大きな容量に設定される。アナログメモリＭＥＭ１〜ＭＥＭ８には、単位面積当たりのリーク電流（暗電流）の少ない容量であるMIM（Metal Insulator Metal）容量やMOS（Metal Oxide Semiconductor）容量を使用することがより望ましい。これによって、ノイズに対する耐性が向上し、高品質な信号が得られる。
【０１１１】
増幅トランジスタＭａ２−１〜Ｍａ２−８は、ゲート端子に入力される、アナログメモリＭＥＭ１〜ＭＥＭ８に保持されている信号電荷に基づく信号を増幅した増幅信号をソース端子から出力するトランジスタである。増幅トランジスタＭａ２−１〜Ｍａ２−８と、垂直信号線ＶＴＬに接続された電流源ＩＤＤ２とはソースフォロワ回路を構成する。選択トランジスタＭｓｅ１〜Ｍｓｅ４は、メモリ部Ｍ１１，Ｍ１２，Ｍ２１，Ｍ２２，Ｍ１３，Ｍ１４，Ｍ２３，Ｍ２４を選択し、増幅トランジスタＭａ１〜Ｍａ４の出力を垂直信号線ＶＴＬに伝えるトランジスタである。選択トランジスタＭｓｅ１〜Ｍｓｅ４のオン／オフは、垂直走査回路２６からの選択パルスφＳＥＬ（２ｎ−１），φＳＥＬ２ｎによって制御される。
【０１１２】
光電変換素子ＰＤ＿Ｇｒ１，ＰＤ＿Ｒｒ１，ＰＤ＿Ｂｂ１，ＰＤ＿Ｇｂ１，ＰＤ＿Ｇｒ２，ＰＤ＿Ｒｒ２，ＰＤ＿Ｂｂ２，ＰＤ＿Ｇｂ２のリセットおよび電荷保持部ＦＤのリセットが終了した後、光電変換素子ＰＤ＿Ｇｒ１，ＰＤ＿Ｒｒ１，ＰＤ＿Ｂｂ１，ＰＤ＿Ｇｂ１，ＰＤ＿Ｇｒ２，ＰＤ＿Ｒｒ２，ＰＤ＿Ｂｂ２，ＰＤ＿Ｇｂ２に蓄積された信号電荷が電荷保持部ＦＤに転送される。さらに、電荷保持部ＦＤに保持された信号電荷に基づく信号がアナログメモリＭＥＭ１〜ＭＥＭ８に転送され、保持される。アナログメモリＭＥＭ１〜ＭＥＭ８に保持された信号電荷に基づく光信号と、アナログメモリＭＥＭ１〜ＭＥＭ４をリセットしたときのリセット信号とが、増幅トランジスタＭａ２−１〜Ｍａ２−８および選択トランジスタＭｓｅ１〜Ｍｓｅ８を介して垂直信号線ＶＴＬに出力される。
【０１１３】
以下では、光電変換素子ＰＤ＿Ｇｒ１に蓄積された信号電荷が電荷保持部ＦＤに転送され、その信号電荷に基づく信号がアナログメモリＭＥＭ１に転送される場合のアナログメモリＭＥＭ１の一端の電位の変化について説明する。アナログメモリＭＥＭ２〜ＭＥＭ８の一端の電位の変化についても同様である。電荷保持部ＦＤのリセットが終了した後に光電変換素子ＰＤ＿Ｇｒ１から電荷保持部ＦＤに信号電荷が転送されることによる電荷保持部ＦＤの一端の電位の変化をΔVfd、増幅トランジスタＭａ１のゲインをα1とすると、光電変換素子ＰＤ＿Ｇｒ１から電荷保持部ＦＤに信号電荷が転送されることによる増幅トランジスタＭａ１のソース端子の電位の変化ΔVamp1はα1×ΔVfdとなる。
【０１１４】
アナログメモリＭＥＭ１とサンプルホールドトランジスタＭｓｈ１の合計のゲインをα2とすると、光電変換素子ＰＤ＿Ｇｒから電荷保持部ＦＤに信号電荷が転送された後のサンプルホールドトランジスタＭｓｈ１のサンプルホールドによるアナログメモリＭＥＭ１の一端の電位の変化ΔVmemはα2×ΔVamp1、すなわちα1×α2×ΔVfdとなる。ΔVfdは、信号電荷の転送による電荷保持部ＦＤの一端の電位の変化量であり、電荷保持部ＦＤをリセットすることにより発生するリセットノイズを含んでいない。したがって、サンプルホールドトランジスタＭｓｈ１がサンプルホールドを行うことによって、光電変換部で発生するノイズの影響を低減することができる。
【０１１５】
アナログメモリＭＥＭ１のリセットが終了した時点のアナログメモリＭＥＭ１の一端の電位は電源電圧ＶＤＤであるため、光電変換素子ＰＤ＿Ｇｒから電荷保持部ＦＤに信号電荷が転送された後、サンプルホールドトランジスタＭｓｈ１によってサンプルホールドされたアナログメモリＭＥＭ１の一端の電位Vmemは以下の（１）式となる。（１）式において、ΔVmem<0、ΔVfd<0である。
Vmem＝VD＋ΔVmem
＝VD＋α1×α2×ΔVfd  ・・・（１）
【０１１６】
また、α2は以下の（２）式となる。（２）式において、CLはクランプ容量Ｃｃｌの容量値であり、CSHはアナログメモリＭＥＭ１の容量値である。ゲインの低下をより小さくするため、クランプ容量Ｃｃｌの容量値CLはアナログメモリＭＥＭ１の容量値CSHよりも大きいことがより望ましい。
【０１１７】
【数１】
0005959187.tif 000002
【０１１８】
カラム処理部２５は、（１）式に示した電位Vmemに基づく光信号と、アナログメモリをリセットしたときのアナログメモリＭＥＭ１の一端の電位に基づくリセット信号との差分をとった差分信号を生成する。この差分信号は、（１）式に示した電位Vmemと電源電圧VDとの差分に基づく信号であり、光電変換素子ＰＤ＿Ｇｒに蓄積された信号電荷が電荷蓄積部ＦＤに転送された直後の電荷保持部ＦＤの一端の電位と、電荷保持部ＦＤの一端がリセットされた直後の電荷保持部ＦＤの電位との差分ΔVfdに基づく信号である。したがって、アナログメモリＭＥＭ１をリセットすることによるノイズ成分と、電荷保持部ＦＤをリセットすることによるノイズ成分とを抑圧した、光電変換素子ＰＤ＿Ｇｒ１に蓄積された信号電荷に基づく信号成分を得ることができる。
【０１１９】
図１６に示した共有画素群を有する固体撮像装置２を、第１の実施形態で説明した駆動方法で駆動することにより、間引き画像を構成する画素信号を高速に読み出すことができる。また、図１６に示した共有画素群を有する固体撮像装置２を、第２の実施形態で説明した駆動方法で駆動することにより、高品質の画素信号を読み出すことができる。
【０１２０】
（第２の変形例）
次に、第２の変形例を説明する。本変形例は第３の実施形態に対する変形例である。図１７は、１つの共有画素群の回路構成の他の例を示している。図１７には、第１の基板２０１内の画素部２４内の共有画素群の回路構成と、第２の基板２０２内の画素部２４内の共有画素群の回路構成とが示されている。これら両者は接続部２０３によって電気的に接続されている。
【０１２１】
図１７に示す共有画素群の回路構成は、図１６に示した共有画素群の回路構成と同様であるので説明を省略する。本変形例では、クランプ容量Ｃｃｌの一端は、接続部２０３を介して増幅トランジスタＭａ１のソース端子に接続されている。第１の基板２０１側の光電変換部が生成（発生）した信号電荷に基づく信号は、接続部２０３を介して第２の基板２０２側のメモリ部へ出力される。
【０１２２】
図１７に示す構成によれば、第３の実施形態と同様に、光電変換素子の受光面積を確保しつつ、メモリ部を遮光することができる。このため、間引き画像の生成時に、グローバルシャッタと同等の露光の同時性を実現するとともに、高品質の画素信号を読み出すことができる。
【０１２３】
（第３の変形例）
次に、第３の変形例を説明する。本変形例は第１の実施形態および第３の実施形態に対する変形例である。
【０１２４】
図１８は光電変換部２９ａの配列を模式的に示し、図１９はメモリ部２９ｂの配列を模式的に示している。図１８および図１９は、それぞれ光電変換部２９ａとメモリ部２９ｂを平面的に同じ方向（例えば光が入射する方向）から見た場合の配列を示している。光電変換部２９ａの配列とメモリ部２９ｂの配列のそれぞれ互いに対応する位置に共有画素群Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，Ｓ３１，Ｓ３２，Ｓ４１，Ｓ４２が設けられている。
【０１２５】
図１８に示すように、共有画素群Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，Ｓ３１，Ｓ３２，Ｓ４１，Ｓ４２は、光電変換部２９ａとして光電変換部Ｒｒ１，Ｒｒ２，Ｂｂ１，Ｂｂ２，Ｇｒ１，Ｇｒ２，Ｇｂ１，Ｇｂ２を含む。光電変換部Ｒｒ１，Ｒｒ２，Ｂｂ１，Ｂｂ２，Ｇｒ１，Ｇｒ２，Ｇｂ１，Ｇｂ２は、いわゆるベイヤ配列形式に従って配列されている。
【０１２６】
図１９に示すように、共有画素群Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，Ｓ３１，Ｓ３２，Ｓ４１，Ｓ４２は、メモリ部２９ｂとしてメモリ部Ｍ１１，Ｍ１２，Ｍ１３，Ｍ１４，Ｍ２１，Ｍ２２，Ｍ２３，Ｍ２４を含む。同一の共有画素群に含まれる光電変換部２９ａ（光電変換部Ｒｒ１，Ｒｒ２，Ｂｂ１，Ｂｂ２，Ｇｒ１，Ｇｒ２，Ｇｂ１，Ｇｂ２）とメモリ部２９ｂ（メモリ部Ｍ１１，Ｍ１２，Ｍ１３，Ｍ１４，Ｍ２１，Ｍ２２，Ｍ２３，Ｍ２４）とが対応関係を有する。
【０１２７】
また、図１８および図１９は出力対象画素を示している。図１８の出力対象画素３２０，３２１と図１９の出力対象画素３３０，３３１が本変形例の出力対象画素である。出力対象画素３２０，３２１，３３０，３３１はそれぞれ４つの画素２９で構成されている。出力対象画素３２０は、２行２列の画素２９で構成され、光電変換部Ｒｒ１，Ｂｂ１，Ｇｒ１，Ｇｂ１を含む。出力対象画素３２１は、２行２列の画素２９で構成され、光電変換部Ｒｒ２，Ｂｂ２，Ｇｒ２，Ｇｂ２を含む。出力対象画素３３０は、１行４列の画素２９で構成され、メモリ部Ｍ１１，Ｍ１２，Ｍ１３，Ｍ１４を含む。出力対象画素３３１は、１行４列の画素２９で構成され、メモリ部Ｍ２１，Ｍ２２，Ｍ２３，Ｍ２４を含む。
【０１２８】
同一の共有画素群に含まれる出力対象画素３２０と出力対象画素３３０が対応関係を有する。すなわち、出力対象画素３２０の光電変換部Ｒｒ１，Ｂｂ１，Ｇｒ１，Ｇｂ１の光電変換素子で発生した信号電荷が、その出力対象画素３２０を含む共有画素群と同一の共有画素群に含まれる出力対象画素３３０のメモリ部Ｍ１１，Ｍ１２，Ｍ１３，Ｍ１４へ出力される。
【０１２９】
また、同一の共有画素群に含まれる出力対象画素３２１と出力対象画素３３１が対応関係を有する。すなわち、出力対象画素３２１の光電変換部Ｒｒ２，Ｂｂ２，Ｇｒ２，Ｇｂ２の光電変換素子で発生した信号電荷が、その出力対象画素３２１を含む共有画素群と同一の共有画素群に含まれる出力対象画素３３１のメモリ部Ｍ２１，Ｍ２２，Ｍ２３，Ｍ２４へ出力される。
【０１３０】
図２０は、本実施形態における固体撮像装置２の駆動方法を示している。図２０の横方向は時間を示している。ブロックＢ１０，Ｂ１１，Ｂ１２は出力対象画素３２０，３３０が動作する期間を示しており、ブロックＢ２０，Ｂ２１，Ｂ２２は出力対象画素３２１，３３１が動作する期間を示している。これらのブロックが示す期間は、１フレームの画素信号を得るのに必要なＰＤリセット期間、露光期間、および転送期間を含む。
【０１３１】
出力対象画素３２０，３３０に係るブロックＢ１０の動作が開始された後、ブロックＢ１０の動作が終了する前に、出力対象画素３２１，３３１に係るブロックＢ２０の動作が開始される。また、ブロックＢ２０の動作が終了する前に、出力対象画素３２０，３３０に係るブロックＢ１１の動作が開始される。このように、出力対象画素３２０，３３０に係る動作と、出力対象画素３２１，３３１に係る動作とが、各動作を時間的にずらしながら並行的に行われる。出力対象画素３３０からの画素信号の読み出しは、転送期間が終了した後、出力対象画素３３１から画素信号が読み出されるよりも前に行われる。また、出力対象画素３３１からの画素信号の読み出しは、転送期間が終了した後、出力対象画素３３０から画素信号が読み出されるよりも前に行われる。
【０１３２】
同一の共有画素群において、出力対象画素３２０，３３０に係る動作と、出力対象画素３２１，３３１に係る動作とは、同時とならないように制御される。具体的には、同一の共有画素群において、出力対象画素３２０内の光電変換部２９ａで発生した信号電荷が出力対象画素３３０内のメモリ部２９ｂへ転送された後、出力対象画素３２１内の光電変換部２９ａで発生した信号電荷が出力対象画素３３１内のメモリ部２９ｂへ転送される。例えば、共有画素群Ｓ１１において、出力対象画素３２０内の光電変換部Ｇｒ１，Ｒｒ１，Ｂｂ１，Ｇｂ１で発生した信号電荷が出力対象画素３３０内のメモリ部Ｍ１１，Ｍ１２，Ｍ１３，Ｍ１４へ転送された後、出力対象画素３２１内の光電変換部Ｇｒ２，Ｒｒ２，Ｂｂ２，Ｇｂ２で発生した信号電荷が出力対象画素３３１内のメモリ部Ｍ２１，Ｍ２２，Ｍ２３，Ｍ２４へ転送される。
【０１３３】
また、同一の共有画素群において、出力対象画素３２０，３３０に係る１フレームのリセット期間と転送期間の間、すなわち露光期間に、出力対象画素３２１，３３１に係る１フレームの転送期間と次のフレームのリセット期間の動作が行われる。例えば、共有画素群Ｓ１１において、出力対象画素３２０，３３０に係るブロックＢ１１における露光期間に、出力対象画素３２１，３３１に係るブロックＢ２０の転送期間の動作と、出力対象画素３２１，３３１に係るブロックＢ２１のリセット期間の動作とが行われる。
【０１３４】
同様に、同一の共有画素群において、出力対象画素３２１，３３１に係る１フレームのリセット期間と転送期間の間、すなわち露光期間に、出力対象画素３２０，３３０に係る１フレームの転送期間と次のフレームのリセット期間の動作が行われる。例えば、共有画素群Ｓ１１において、出力対象画素３２１，３３１に係るブロックＢ２０における露光期間に、出力対象画素３２０，３３０に係るブロックＢ１０の転送期間の動作と、出力対象画素３２０，３３０に係るブロックＢ１１のリセット期間の動作とが行われる。
【０１３５】
図２０に示す動作では、出力対象画素３３０および出力対象画素３３１のそれぞれから複数フレームの画素信号を得ることができる。したがって、これら複数フレームの画素信号から、動画像の表示および記録に用いるライブビュー用画像信号を得ることができる。
【０１３６】
また、出力対象画素３２０，３３０に係る動作と、出力対象画素３２１，３３１に係る動作とが、各動作を時間的にずらしながら並行的に行われるため、通常の１フレーム期間の時間よりも短い間隔で出力対象画素３３０からの画素信号と出力対象画素３３１からの画素信号とを交互に得ることができる。このため、高フレームレートで撮像を行った場合と同様の効果により、動きのある被写体の動きがより滑らかになるライブビュー用画像信号を得ることができる。
【０１３７】
以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。上記では、２枚の基板が接続部で接続されている固体撮像装置の構成を示したが、３枚以上の基板が接続部で接続されていてもよい。３枚以上の基板が接続部で接続される固体撮像装置の場合、３枚以上の基板のうち２枚の基板が第１の基板と第２の基板に相当する。
【０１３８】
例えば、本発明の一態様に係る固体撮像装置は、
「光電変換手段と信号蓄積手段を含む画素が行列状に配置され、２行以上にまたがる範囲内の複数の画素が同一のグループを形成している画素部と、
同一のグループにおいて信号を読み出す対象となる複数の光電変換手段と、前記複数の光電変換手段が構成する配列の行数よりも少ない行数の配列を構成する前記同一のグループ内の複数の信号蓄積手段とを対応付け、前記複数の光電変換手段で発生した信号を、それぞれの前記光電変換手段に対応付けられた前記信号蓄積手段に転送し、前記信号蓄積手段に蓄積された信号を行毎に出力する制御を行う制御手段と、
を有する固体撮像装置。」
であってもよい。
【０１３９】
例えば、本発明の一態様に係る撮像装置は、
「光電変換手段と信号蓄積手段を含む画素が行列状に配置され、２行以上にまたがる範囲内の複数の画素が同一のグループを形成している画素部と、
同一のグループにおいて信号を読み出す対象となる複数の光電変換手段と、前記複数の光電変換手段が構成する配列の行数よりも少ない行数の配列を構成する前記同一のグループ内の複数の信号蓄積手段とを対応付け、前記複数の光電変換手段で発生した信号を、それぞれの前記光電変換手段に対応付けられた前記信号蓄積手段に転送し、前記信号蓄積手段に蓄積された信号を行毎に出力する制御を行う制御手段と、
を有する撮像装置。」
であってもよい。
【０１４０】
上述した各構成要素や各処理プロセスの任意の組合せを実現するコンピュータプログラムプロダクトも本発明の態様として有効である。コンピュータプログラムプロダクトとは、プログラムコードが記録された記録媒体（ＤＶＤ媒体，ハードディスク媒体、メモリ媒体など）、プログラムコードが記録されたコンピュータ、プログラムコードが記録されたインターネットシステム（例えば、サーバとクライアント端末を含むシステム）など、プログラムコードが組み込まれた記録媒体、装置、機器やシステムをいう。この場合、上述した各構成要素や各処理プロセスは各モジュールで実装され、その実装されたモジュールからなるプログラムコードがコンピュータプログラムプロダクト内に記録される。
【０１４１】
例えば、本発明の一態様に係るコンピュータプログラムプロダクトは、
「光電変換素子と信号蓄積回路を含む画素が行列状に配置され、２行以上にまたがる範囲内の複数の画素が同一のグループを形成している画素部を有する固体撮像装置の前記画素から信号を読み出す処理をコンピュータに実行させるためのプログラムコードが記録されたコンピュータプログラムプロダクトであって、
同一のグループにおいて信号を読み出す対象となる複数の光電変換素子で信号を発生するモジュールと、
前記複数の光電変換素子と、前記複数の光電変換素子が構成する配列の行数よりも少ない行数の配列を構成する前記同一のグループ内の複数の信号蓄積回路とを対応付け、前記複数の光電変換素子で発生した信号を、それぞれの前記光電変換素子に対応付けられた前記信号蓄積回路に転送するモジュールと、
前記信号蓄積回路に蓄積された信号を行毎に出力するモジュールと、
を含むプログラムコードが記録されたコンピュータプログラムプロダクト。」
であってもよい。
【０１４２】
上述した実施形態による各構成要素や各処理プロセスの任意の組合せを実現するためのプログラムも本発明の態様として有効である。このプログラムを、コンピュータ読み取り可能な記録媒体に記録して、この記録媒体に記録されたプログラムをコンピュータに読み込ませ、実行させることで、本発明の目的を達成することができる。
【０１４３】
ここで、「コンピュータ」は、ＷＷＷシステムを利用している場合であれば、ホームページ提供環境（あるいは表示環境）も含むものとする。また、「コンピュータ読み取り可能な記録媒体」とは、フレキシブルディスク、光磁気ディスク、ＲＯＭ、ＣＤ−ＲＯＭ等の可搬媒体、コンピュータに内蔵されるハードディスク等の記憶装置のことをいう。さらに「コンピュータ読み取り可能な記録媒体」とは、インターネット等のネットワークや電話回線等の通信回線を介してプログラムが送信された場合のサーバやクライアントとなるコンピュータシステム内部の揮発性メモリ（ＲＡＭ）のように、一定時間プログラムを保持しているものも含むものとする。
【０１４４】
また、上述したプログラムは、このプログラムを記憶装置等に格納したコンピュータから、伝送媒体を介して、あるいは伝送媒体中の伝送波により他のコンピュータに伝送されてもよい。ここで、プログラムを伝送する「伝送媒体」は、インターネット等のネットワーク（通信網）や電話回線等の通信回線（通信線）のように、情報を伝送する機能を有する媒体のことをいう。また、上述したプログラムは、前述した機能の一部を実現するためのものであってもよい。さらに、前述した機能を、コンピュータに既に記録されているプログラムとの組合せで実現できるもの、いわゆる差分ファイル（差分プログラム）であってもよい。
【０１４５】
以上、本発明の好ましい実施形態を説明したが、上述した各構成要素や各処理プロセスとして、色々な代替物、変形物、等価物を用いることができる。本明細書に開示された実施形態において、１または複数の機能を実行するために、１つの部品を複数の部品と置き換えてもよいし、複数の部品を１つの部品で置き換えてもよい。このような置換が、本発明の目的を達成するために適切に作用しない場合を除き、このような置換は、本発明の範囲内である。したがって、本発明の範囲は、上記の説明を参照して決められるものではなく、請求項により決められるべきであり、均等物の全範囲も含まれる。請求項において、明示的に断らない限り、各構成要素は１またはそれ以上の数量である。請求項において「〜のための手段」のような語句を用いて明示的に記載する場合を除いて、請求項がミーンズ・プラス・ファンクションの限定を含むものと解してはならない。
【０１４６】
本明細書に使用される用語は特定の実施形態を説明することのみを目的としており、本発明を制限しようとするものではない。本明細書においては、単数形で用語が使用されている場合でも、複数形を排除することが文脈で明確に示されていない限り、その用語は複数形をも同様に含む。
【符号の説明】
【０１４７】
１・・・レンズ、２・・・撮像部、３・・・画像処理部、３ａ・・・第１画像処理部、３ｂ・・・第２画像処理部、４・・・ＡＦ評価値演算部、５・・・表示部、９・・・駆動制御部、１０・・・ＡＦ制御部、１１・・・カメラ操作部、１２・・・カメラ制御部、２１・・・撮像素子、２２・・・Ａ／Ｄ変換器、２４・・・画素部、２５・・・ＣＤＳ回路、２６・・・垂直走査回路、２７・・・水平走査回路、２９・・・画素、２９ａ・・・光電変換部、２９ｂ・・・メモリ部、２０１・・・第１の基板、２０２・・・第２の基板、２０３・・・接続部、２０４，２０５・・・マイクロパッド、２０６・・・マイクロバンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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