(57)【特許請求の範囲】
【請求項１】
絶縁ゲート型バイポーラトランジスタと、前記絶縁ゲート型バイポーラトランジスタを制御する回路と、を同一の半導体基板に備えた半導体装置であって、
前記絶縁ゲート型バイポーラトランジスタが配置された第１素子部と、
前記回路が配置された第２素子部と、
第１導電型の前記半導体基板のおもて面上に設けられた第２導電型ドリフト領域と、
前記第２導電型ドリフト領域の、前記半導体基板側に対して反対側の表面層に設けられた第１導電型領域と、
前記第１導電型領域を深さ方向に貫通して前記第２導電型ドリフト領域に達する絶縁体層と、
を備え、
前記絶縁体層は、前記第１素子部と前記第２素子部との境界に設けられており、
前記第１導電型領域は、前記絶縁体層によって、前記第１素子部側の、前記絶縁ゲート型バイポーラトランジスタのエミッタ電位の第１の第１導電型領域と、前記第２素子部側の第２の第１導電型領域と、に分離されており、
前記第２の第１導電型領域に接する第１コンタクト電極をさらに備え、
前記第１コンタクト電極は、前記絶縁ゲート型バイポーラトランジスタのエミッタ電極に電気的に接続されていることを特徴とする半導体装置。
【請求項２】
前記第２の第１導電型領域は、前記回路を構成する絶縁ゲート型半導体素子のベース領域に接することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２の第１導電型領域は、前記絶縁ゲート型半導体素子の周囲を囲むことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記半導体基板の外周部側に、前記第１素子部および前記第２素子部を囲むように設けられた、前記絶縁ゲート型バイポーラトランジスタのエミッタ電位の第２コンタクト電極をさらに備えることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
【請求項５】
前記絶縁体層の端部は、前記第２の第１導電型領域の端部から外周方向に延在していることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
【請求項６】
前記絶縁体層の端部は、前記第２コンタクト電極の外周端よりも内周側にあることを特徴とする請求項４に記載の半導体装置。
【請求項７】
前記絶縁体層の前記半導体基板側の端部から、前記第２導電型ドリフト領域と前記半導体基板との界面までの距離は、正孔の拡散長以上であることを特徴とする請求項１〜６のいずれか一つに記載の半導体装置。
【請求項８】
前記絶縁体層の前記半導体基板側の端部から、前記第２導電型ドリフト領域と前記半導体基板との界面までの距離は、前記第２導電型ドリフト領域の厚さの半分以上であることを特徴とする請求項１〜６のいずれか一つに記載の半導体装置。
【請求項９】
前記絶縁体層の前記半導体基板側の端部から、前記第２導電型ドリフト領域と前記半導体基板との界面までの距離は、正孔の拡散長以下であることを特徴とする請求項１〜６のいずれか一つに記載の半導体装置。
【請求項１０】
前記絶縁体層の前記半導体基板側の端部から、前記第２導電型ドリフト領域と前記半導体基板との界面までの距離は、前記第２導電型ドリフト領域の厚さの半分以下であることを特徴とする請求項１〜６のいずれか一つに記載の半導体装置。
【請求項１１】
前記第２の第１導電型領域と前記第１コンタクト電極との間に接続された抵抗をさらに備えることを特徴とする請求項１〜１０のいずれか一つに記載の半導体装置。
【請求項１２】
前記半導体装置はイグナイタであり、
前記絶縁ゲート型バイポーラトランジスタは、イグニッションコイルの一次側コイルに流れる低圧電流を断続するスイッチとして動作することを特徴とする請求項１〜１１のいずれか一つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関する。
【背景技術】
【０００２】
クルマなどに用いられるガソリンエンジンの燃料室内に導入される混合気を着火して燃焼させる内燃機関用点火装置の構成部として、イグニッションコイルの一次側コイルへの低圧電流を制御する半導体装置（イグナイタ）がある。従来、イグナイタとして、一次側コイルに流れる低圧電流を断続するスイッチを構成する絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）と、このＩＧＢＴを制御するための回路部とを同一チップ上に配置したワンチップイグナイタが公知である。従来のワンチップイグナイタは、ＩＧＢＴと回路部の素子とを所定距離だけ離して配置することで電気的に分離可能であり、製造が容易な自己分離構造を備える。従来の自己分離構造のワンチップイグナイタの構造について説明する。
【０００３】
図１４は、従来のワンチップイグナイタの平面レイアウトを示す平面図である。図１５は、図１４の切断線ＡＡ−ＡＡ'における断面構造を示す断面図である。図１４，１５に示すように、従来のワンチップイグナイタは、ｐ+型半導体基板１０１上に例えばｎ+型バッファ領域１０２、ｎ-型ドリフト領域１０３が順にエピタキシャル成長され、ｎ-型ドリフト領域１０３の表面層に複数のｐ+型領域１０４が拡散されてなる半導体チップに、ＩＧＢＴ部１１０、回路部１２０および耐圧構造部１３０を備える。なお、図１５では、複数のｐ+型領域１０４を簡単化して一つのｐ+型領域１０４として図示している。ＩＧＢＴ部１１０および回路部１２０は、チップ中央部に並列に配置される。ＩＧＢＴ部１１０には、イグナイタのスイッチを構成するＩＧＢＴなどが配置される。
【０００４】
回路部１２０には、例えば絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ）などの能動素子を配置する第１回路部１２１と、ＩＧＢＴ部１１０のＩＧＢＴと第１回路部１２１の各素子とを電気的に分離する自己分離領域として機能させる第２回路部１２２と、が配置されている。第２回路部１２２は、ＩＧＢＴ部１１０と第１回路部１２１との間に所定の幅（切断線ＡＡ−ＡＡ'方向の幅）ｗ０で配置される。このように第２回路部１２２を設けてＩＧＢＴ部１１０と第１回路部１２１との距離を離すことにより、ＩＧＢＴ部１１０から第１回路部１２１へ流れるＩＧＢＴ部１１０のＩＧＢＴの寄生電流の電流値を小さくすることができる。
【０００５】
このように第２回路部１２２を自己分離領域として機能させることで、ＩＧＢＴ部１１０のＩＧＢＴの寄生電流による悪影響が第１回路部１２１の各素子に及ぶことを抑制するとともに、第１回路部１２１のサージ耐量が確保される。この第２回路部（以下、自己分離領域とする）１２２の占有面積を有効に活用するために、自己分離領域１２２には、回路部１２０を構成する複数の部品のうちＩＧＢＴ部１１０のＩＧＢＴの寄生電流による悪影響を受けない部品、すなわち、配線や電極パッド、ポリシリコンデバイスなどチップおもて面上に酸化膜を介して配置されシリコン部に接触しない部品をまとめて配置している。
【０００６】
同一チップ上にＩＧＢＴ部と回路部とを配置したトレンチ分離構造の半導体装置として、ＩＧＢＴ部と保護回路部との間に深いトレンチとその中を絶縁物、たとえばシリコン酸化膜（ＳｉＯ2）で埋め込んだ構造を備えた装置が提案されている（例えば、下記特許文献１参照。）。下記特許文献１には、トレンチ深さがアノード側のｐ+型コレクタ領域近傍に達する深さになってようやく効果が大きくなること、この現象は特にスイッチングスピードが遅くても良い用途、特にエンジン点火装置などにおいては顕著にあらわれることが記載されている。また、同一チップ上にＩＧＢＴ部と回路部とを配置した自己分離構造の半導体装置として、ＩＧＢＴおよび制御部が、狭い表面チャンネルまたはネック領域を除いて、両方実質的にフィールド端子に囲まれた装置が提案されている（例えば、下記特許文献２参照。）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１１−１１９５４２号公報
【特許文献２】特開平９−１８１３１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、従来の自己分離構造のワンチップイグナイタでは、微細化技術等により回路部１２０を構成する各部品の占有面積を小さくすることで、これらの部品の占有面積に合わせて第１回路部１２１の面積を小さくすることができるが、自己分離領域１２２の面積を小さくすることができない。このため、回路部１２０には、自己分離領域１２２の幅ｗ０（＝８００μｍ程度）×チップ１辺の長さ分に相当する面積の、部品の配置されていない無効領域が生じる。すなわち、従来構造では、回路部１２０のさらなる縮小化には限界があり、チップサイズの縮小化やコスト低減にあたって大きな弊害となっている。
【０００９】
この発明は、上述した従来技術による問題点を解消するため、チップの縮小化を図ることができる半導体装置を提供することを目的とする。また、この発明は、上述した従来技術による問題点を解消するため、コストを低減させることができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、絶縁ゲート型バイポーラトランジスタと、前記絶縁ゲート型バイポーラトランジスタを制御する回路と、を同一の半導体基板に備えた半導体装置であって、次の特徴を有する。前記絶縁ゲート型バイポーラトランジスタが配置された第１素子部が設けられている。前記回路が配置された第２素子部が設けられている。第１導電型の前記半導体基板のおもて面上に、第２導電型ドリフト領域が設けられている。前記第２導電型ドリフト領域の、前記半導体基板側に対して反対側の表面層に、第１導電型領域が設けられている。前記第１導電型領域を深さ方向に貫通して前記第２導電型ドリフト領域に達する絶縁体層が設けられている。そして、前記絶縁体層は、前記第１素子部と前記第２素子部との境界に設けられている。前記第１導電型領域は、前記絶縁体層によって、前記第１素子部側の、前記絶縁ゲート型バイポーラトランジスタのエミッタ電位の第１の第１導電型領域と、前記第２素子部側の第２の第１導電型領域と、に分離されている。
【００１１】
また、この発明にかかる半導体装置は、上述した発明において、前記第２の第１導電型領域は、前記回路を構成する絶縁ゲート型半導体素子のベース領域に接することを特徴とする。
【００１２】
また、この発明にかかる半導体装置は、上述した発明において、前記第２の第１導電型領域は、前記絶縁ゲート型半導体素子の周囲を囲むことを特徴とする。
【００１３】
また、この発明にかかる半導体装置は、上述した発明において、前記第２の第１導電型領域に接する第１コンタクト電極をさらに備え、前記第１コンタクト電極は、前記絶縁ゲート型バイポーラトランジスタのエミッタ電極に電気的に接続されていることを特徴とする。
【００１４】
また、この発明にかかる半導体装置は、上述した発明において、前記半導体基板の外周部側に、前記第１素子部および前記第２素子部を囲むように設けられた、前記絶縁ゲート型バイポーラトランジスタのエミッタ電位の第２コンタクト電極をさらに備えることを特徴とする。
【００１５】
また、この発明にかかる半導体装置は、上述した発明において、前記絶縁体層の端部は、前記第２の第１導電型領域の端部から外周方向に延在していることを特徴とする。
【００１６】
また、この発明にかかる半導体装置は、上述した発明において、前記絶縁体層の端部は、前記第２コンタクト電極の外周端よりも内周側にあることを特徴とする。
【００１７】
また、この発明にかかる半導体装置は、上述した発明において、前記絶縁体層の前記半導体基板側の端部から、前記第２導電型ドリフト領域と前記半導体基板との界面までの距離は、正孔の拡散長以上であることを特徴とする。
【００１８】
また、この発明にかかる半導体装置は、上述した発明において、前記絶縁体層の前記半導体基板側の端部から、前記第２導電型ドリフト領域と前記半導体基板との界面までの距離は、前記第２導電型ドリフト領域の厚さの半分以上であることを特徴とする。
【００１９】
また、この発明にかかる半導体装置は、上述した発明において、前記絶縁体層の前記半導体基板側の端部から、前記第２導電型ドリフト領域と前記半導体基板との界面までの距離は、正孔の拡散長以下であることを特徴とする。
【００２０】
また、この発明にかかる半導体装置は、上述した発明において、前記絶縁体層の前記半導体基板側の端部から、前記第２導電型ドリフト領域と前記半導体基板との界面までの距離は、前記第２導電型ドリフト領域の厚さの半分以下であることを特徴とする。
【００２１】
また、この発明にかかる半導体装置は、上述した発明において、前記第２の第１導電型領域と前記第１コンタクト電極との間に接続された抵抗をさらに備えることを特徴とする。
【００２２】
また、この発明にかかる半導体装置は、上述した発明において、前記半導体装置はイグナイタであり、前記絶縁ゲート型バイポーラトランジスタは、イグニッションコイルの一次側コイルに流れる低圧電流を断続するスイッチとして動作することを特徴とする。
【００２３】
上述した発明によれば、第１素子部と第２素子部との境界に自己分離領域を設けることなく、製品規格を満たす程度に寄生電流抑制およびサージ耐量向上の効果が得られ、第２素子部の回路が破壊に至ることを防止することができる。このため、自己分離領域によって第１素子部と第２素子部とを電気的に分離する場合に比べて、素子を配置しない無効領域を低減することができる。
【発明の効果】
【００２４】
本発明にかかる半導体装置によれば、チップの縮小化を図ることができるという効果を奏する。また、本発明にかかる半導体装置によれば、コストを低減することができるという効果を奏する。
【図面の簡単な説明】
【００２５】
【図１】図１は、実施の形態１にかかる半導体装置の平面レイアウトを示す平面図である。
【図２】図２は、図１の切断線Ａ−Ａ'における断面構造を模式的に示す断面図である。
【図３−１】図３−１は、図１の切断線Ａ−Ａ'における断面構造を詳細に示す断面図である。
【図３−２】図３−２は、図３−１の誘電体分離領域付近を拡大して示す断面図である。
【図３−３】図３−３は、図３−１の誘電体分離領域の変形例を示す断面図である。
【図４】図４は、実施の形態１にかかる半導体装置の製造方法の概要を示すフローチャートである。
【図５−１】図５−１は、実施の形態２にかかる半導体装置の構造を示す断面図である。
【図５−２】図５−２は、図５−１の回路部に設けられた個別の回路とその周辺の平面配置を示す平面図である。
【図５−３】図５−３は、図５−１の回路部に設けられたセンスＩＧＢＴとその周辺の平面配置を示す平面図である。
【図６】図６は、実施の形態２にかかる半導体装置の別の一例の構造を示す断面図である。
【図７】図７は、実施の形態３にかかる半導体装置の平面レイアウトを示す平面図である。
【図８−１】図８−１は、図７の切断線Ｂ−Ｂ'における断面構造を模式的に示す断面図である。
【図８−２】図８−２は、図７の切断線Ｃ−Ｃ'における断面構造を模式的に示す断面図である。
【図８−３】図８−３は、図７の切断線Ｄ−Ｄ'における断面構造を模式的に示す断面図である。
【図８−４】図８−４は、一般的な内燃機関点火装置の回路構造を示す回路図である。
【図８−５】図８−５は、実施の形態３にかかる半導体装置の内部動作を示す説明図である。
【図８−６】図８−６は、従来の半導体装置の内部動作を示す説明図である。
【図９】図９は、実施の形態４にかかる半導体装置の平面レイアウトの一例を示す平面図である。
【図１０】図１０は、実施の形態４にかかる半導体装置の平面レイアウトの一例を示す平面図である。
【図１１】図１１は、実施の形態４にかかる半導体装置の平面レイアウトの一例を示す平面図である。
【図１２】図１２は、実施の形態４にかかる半導体装置の平面レイアウトの一例を示す平面図である。
【図１３】図１３は、実施の形態４にかかる半導体装置の平面レイアウトの一例を示す平面図である。
【図１４】図１４は、従来のワンチップイグナイタの平面レイアウトを示す平面図である。
【図１５】図１５は、図１４の切断線ＡＡ−ＡＡ'における断面構造を示す断面図である。
【発明を実施するための形態】
【００２６】
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【００２７】
（実施の形態１）
実施の形態１にかかる半導体装置の構造について、ＩＧＢＴとこのＩＧＢＴを制御するための回路部とを同一チップ上に配置した半導体装置を例に説明する。図１は、実施の形態１にかかる半導体装置の平面レイアウトを示す平面図である。図２は、図１の切断線Ａ−Ａ'における断面構造を模式的に示す断面図である。図３−１は、図１の切断線Ａ−Ａ'における断面構造を詳細に示す断面図である。図２では、チップおもて面側に形成された素子構造を図示省略する。図１に示すように、実施の形態１にかかる半導体装置には、ＩＧＢＴが配置されたＩＧＢＴ部（第１素子部）１０と、ＩＧＢＴ部１０のＩＧＢＴを制御するための回路を構成する複数の素子が配置された回路部（第２素子部）２０と、が同一の半導体チップ上に配置されている。
【００２８】
ＩＧＢＴ部１０および回路部２０は、チップ中央部に並列に配置されている。回路部２０には、回路部２０を構成する複数の部品（不図示）が配置されている。回路部２０を構成する複数の部品とは、例えばセンスＩＧＢＴやＭＯＳＦＥＴなどの能動素子、および、配線や電極パッド、ポリシリコン（Ｐｏｌｙ−Ｓｉ）デバイスなどである。また、回路部２０には、ＩＧＢＴ部１０との境界に、ＩＧＢＴ部１０のＩＧＢＴと回路部２０の各素子とを電気的に分離する誘電体分離領域４０が配置されている。誘電体分離領域４０は、例えばチップおもて面から深さ方向にｎ-型ドリフト領域（不図示）を貫通しない深さで設けられたトレンチの内部に、絶縁体や電位的に浮遊したポリシリコンなどを埋め込むことによって設けられる。誘電体分離領域４０の幅（切断線Ａ−Ａ'方向の幅）ｗ１は、トレンチの内部に埋め込む材料によって異なる。
【００２９】
例えば、トレンチの内部をシリコン酸化膜で埋め込む場合、誘電体分離領域４０の幅ｗ１は、例えば１μｍ以上５μｍ以下程度であるのがよい。また、トレンチの内部をシリコン酸化膜で完全に充填せずに、さらにシリコン酸化膜の内側にポリシリコン（ノンドープ）を埋め込む場合は、シリコンの誘電率がシリコン酸化膜よりも高いことで、トレンチをシリコン酸化膜で完全に充填する場合に比べて等電位線が広がりやすい。このため、誘電体分離領域４０の幅ｗ１は、等電位線が広がりやすいことを考慮し、例えば３μｍ〜２０μｍ程度であるのがよい。総じて、誘電体分離領域４０の幅ｗ１は、１００μｍ以下程度であるのがよい。その理由は、素子を配置しない無効領域を可能な限り小さくするのが好ましいからである。チップ外周には、ＩＧＢＴ部１０および回路部２０を囲むように、耐圧構造部３０が配置されている。
【００３０】
図２，３−１に示すように、実施の形態１にかかる半導体装置を構成する半導体チップは、例えば、ｐ+型コレクタ領域となるｐ+型半導体基板１上にｎ+型バッファ領域２およびｎ-型ドリフト領域３が順にエピタキシャル成長されてなる。半導体チップのおもて面側（ｎ-型ドリフト領域３側）の表面層には、ＩＧＢＴ部１０から回路部２０にわたってｐ+型領域４が設けられている。ただし、実際には図３−１に示すように、ＩＧＢＴ部１０では、ｐ+型領域４は、半導体チップのおもて面側の表面層に複数個設けられている。回路部２０には、ＩＧＢＴ部１０との境界に、チップおもて面からｐ+型領域（第１導電型領域）４を貫通してｎ-型ドリフト領域３に達する深さｄ１１で誘電体分離層（絶縁体層）５が設けられ、誘電体分離領域４０を構成している。すなわち、誘電体分離層５は、ｐ+型領域４を、ＩＧＢＴ部１０側の第１ｐ+型領域（第１の第１導電型領域）４−１と、回路部２０側の第２ｐ+型領域（第２の第１導電型領域）４−２とに分離する。
【００３１】
誘電体分離層５は、電位を持たない例えば絶縁体や電位的に浮遊したポリシリコンあるいはこれらの組合せ（絶縁体内部にポリシリコンが埋め込まれた溝など）からなる。誘電体分離層５は、例えば、回路部２０の内部におけるＩＧＢＴ部１０との境界に、ＩＧＢＴ部１０と回路部２０とを分離するように例えば直線状に配置される。誘電体分離層５の深さｄ１１は、少なくとも第１，２ｐ+型領域４−１，４−２を貫通する深さで設けられていればよく、好ましくは第１，２ｐ+型領域４−１，４−２、ｎ-型ドリフト領域３およびｎ+型バッファ領域２を貫通してｐ+型半導体基板１に達する深さで設けられているのがよい。具体的には、誘電体分離層５の深さｄ１１は、通常、例えば１０μｍ以上１００μｍ以下程度であればよい。誘電体分離層５の幅ｗ１１は、例えば１０μｍ程度であってもよい。
【００３２】
図１では、チップおもて面側においてＩＧＢＴ部１０と回路部２０とが接触しないように誘電体分離層５を配置し、ＩＧＢＴ部１０と回路部２０とを電気的に分離しているが、ＩＧＢＴ部１０から回路部２０へ流れるＩＧＢＴ部１０のＩＧＢＴの寄生電流によって回路部２０の各素子が破壊に至らない程度、また、回路部２０の電位（例えば回路部２０を構成するＭＯＳＦＥＴやセンスＩＧＢＴのバックゲートの電位など）が半導体装置の最低電位（例えばグランド電位、以下、グランド電位とする）から浮かない程度に、誘電体分離層５によってＩＧＢＴ部１０のＩＧＢＴの寄生電流を遮断することができればよく、ＩＧＢＴ部１０と回路部２０との電位が共有化されていてもよい。すなわち、ＩＧＢＴ部１０と回路部２０との境界において、第１ｐ+型領域４−１と第２ｐ+型領域４−２とが選択的に接触していてもよい。その理由は、次のとおりである。
【００３３】
例えばＩＧＢＴ部１０のＩＧＢＴをイグナイタのスイッチとして用いる場合、ＥＣＵ（エンジンコントロールユニット）からのオン信号によりＩＧＢＴ部１０のＩＧＢＴに電流が流れ、ＥＣＵからのオフ信号によりＩＧＢＴ部１０のＩＧＢＴがオフされる。このＩＧＢＴ部１０のＩＧＢＴのオフ時に、イグニッションコイルの一次側コイルに３００Ｖ程度の電圧が発生し、これによって二次側コイルに３０ｋＶ程度の電圧が発生して点火プラグが着火される。したがって、ＩＧＢＴ部１０のＩＧＢＴはスイッチとしての性能を備えていればよく、回路部２０の各素子によってＩＧＢＴ部１０のＩＧＢＴをオン・オフさせることができればよい。このため、回路部２０の各素子が破壊に至らない程度、また、回路部２０の電位がグランド電位から浮かない程度にＩＧＢＴ部１０のＩＧＢＴの寄生電流を遮断することができれば、製品規格を満たす所望の電気的特性を得ることができるからである。また、第１ｐ+型領域４−１と第２ｐ+型領域４−２とが選択的に接触していてもよいため、設計の自由度が高くなる。製造プロセス上可能であれば、誘電体分離層５の表面上に例えばアルミニウム（Ａｌ）からなる配線が配置されていてもよい。
【００３４】
ＩＧＢＴ部１０において、チップおもて面側には、第１ｐ+型領域４−１、ｐ型ベース領域１１、ｎ+型エミッタ領域１２およびゲート電極１３からなるＭＯＳゲート構造と、エミッタ電極１４とからなる一般的な構成のＩＧＢＴのおもて面素子構造が設けられている。具体的には、例えば、ＩＧＢＴ部１０のＩＧＢＴは、第１ｐ+型領域４−１をコンタクト領域とし、第１ｐ+型領域４−１が選択的に設けられていない部分、すなわち第１ｐ+型領域４−１の下層（ｐ+型半導体基板１側の層）のｎ-型ドリフト領域３がチップおもて面にまで達している部分にｐ型ベース領域１１を備える。
【００３５】
このチップおもて面にまでｎ-型ドリフト領域３が達している部分において、ｐ型ベース領域１１は、チップおもて面の表面層に、第１ｐ+型領域４−１に接するように選択的に設けられている。ｎ+型エミッタ領域１２は、第１ｐ+型領域４−１に接するようにｐ型ベース領域１１の内部に設けられている。ゲート電極１３は、ｐ型ベース領域１１の、ｎ-型ドリフト領域３と、ｎ+型エミッタ領域１２とに挟まれた部分の表面上にゲート絶縁膜を介して設けられている。エミッタ電極１４は、ｐ型ベース領域１１、ｎ+型エミッタ領域１２およびｐ+型領域４−１に接する。コレクタ電極１５は、半導体チップの裏面全面に設けられている。
【００３６】
回路部２０において、チップおもて面側には、例えば、ｎ+型ソース領域２２−１，２２−２、ｎ+型ドレイン領域２３−１，２３−２、ゲート電極２４−１，２４−２、ソース電極２５−１，２５−２およびドレイン電極２６−１，２６−２からなる一般的な構成の複数のＭＯＳＦＥＴ２０ａ，２０ｂが設けられている。ＭＯＳＦＥＴ２０ａはエンハンスメント型ＭＯＳＦＥＴであり、ＭＯＳＦＥＴ２０ｂはデプレッション型ＭＯＳＦＥＴである。具体的には、例えば、回路部２０のＭＯＳＦＥＴ２０ａ，２０ｂは、第２ｐ+型領域４−２が選択的に設けられていない部分、すなわち第２ｐ+型領域４−２の下層のｎ-型ドリフト領域３がチップおもて面にまで達している部分に設けられている。チップおもて面にまでｎ-型ドリフト領域３が達している部分において、チップおもて面の表面層にｐ型ベース領域２１−１が設けられている。
【００３７】
ｎ+型ソース領域２２−１，２２−２およびｎ+型ドレイン領域２３−１，２３−２は、ｐ型ベース領域２１−１の内部に選択的に設けられている。ゲート電極２４−１，２４−２は、それぞれ、ｐ型ベース領域２１−１の、ｎ+型ソース領域２２−１とｎ+型ドレイン領域２３−１とに挟まれた部分の表面上、および、ｎ+型ソース領域２２−２とｎ+型ドレイン領域２３−２とに挟まれた部分の表面上にゲート絶縁膜を介して設けられている。ソース電極２５−１，２５−２は、ｎ+型ソース領域２２−１，２２−２に接する。ドレイン電極２６−１，２６−２は、ｎ+型ドレイン領域２３−１，２３−２に接する。また、デプレッション型ＭＯＳＦＥＴ２０ｂでは、ｎ+型ソース領域２２−２とｎ+型ドレイン領域２３−２との間には、これらのｎ+型領域より低不純物濃度のｎ-型領域がｎ+型ソース領域２２−２とｎ+型ドレイン領域２３−２と接するように設けられている。
【００３８】
また、回路部２０において、チップおもて面側には、第２ｐ+型領域４−２、ｐ型ベース領域２１−２、ｎ+型エミッタ領域２２−３およびゲート電極２４−３からなるＭＯＳゲート構造と、エミッタ電極２５−３とからなるセンスＩＧＢＴ２０ｃのおもて面素子構造が設けられている。具体的には、例えば、回路部２０のセンスＩＧＢＴ２０ｃは、第２ｐ+型領域４−２をコンタクト領域とし、第２ｐ+型領域４−２が選択的に設けられていない部分、すなわち第２ｐ+型領域４−２の下層のｎ-型ドリフト領域３がチップおもて面にまで達している部分にｐ型ベース領域２１−２を備える。センスＩＧＢＴ２０ｃの構造はＩＧＢＴ部１０のＩＧＢＴと同様である。すなわち、センスＩＧＢＴ２０ｃとＩＧＢＴ部１０のＩＧＢＴとでｎ+型エミッタ領域およびｐ型ベース領域の拡散深さや不純物濃度分布、ゲート酸化膜の厚さなどを等しくすることで、センスＩＧＢＴ２０ｃのゲート閾値をＩＧＢＴ部１０のＩＧＢＴのゲート閾値と同じにしている。
【００３９】
センスＩＧＢＴ２０ｃは、ＩＧＢＴ部１０のＩＧＢＴから所定の距離を離して配置されるのが好ましい。その理由は、次のとおりである。センスＩＧＢＴ２０ｃは、センスＩＧＢＴ２０ｃの下側（ｐ+型半導体基板１側）を流れる電流を検出する。このため、センスＩＧＢＴ２０ｃとＩＧＢＴ部１０のＩＧＢＴとの距離が近く、センスＩＧＢＴ２０ｃの下側にＩＧＢＴ部１０のＩＧＢＴの寄生電流が流れた場合、センスＩＧＢＴ２０ｃによって正確な測定を行うことができないからである。また、一般的に、センスＩＧＢＴはＩＧＢＴ部１０のＩＧＢＴに内蔵されるが、この場合、ＩＧＢＴ部１０のＩＧＢＴの電流定格が異なる同一構成の製品を作製（製造）する際に、同一の設定条件のセンスＩＧＢＴを用いることができないからである。すなわち、センスＩＧＢＴで検出可能な電流値をＩＧＢＴ部１０のＩＧＢＴの電流定格によらず一定の値に制限すると、ＩＧＢＴ部１０のＩＧＢＴの電流定格を変えるごとにセンスＩＧＢＴの設計条件を見直す必要があり、回路のレイアウト設計に時間がかかる。上述したようにセンスＩＧＢＴをＩＧＢＴ部１０のＩＧＢＴから離れた位置に配置することにより、ＩＧＢＴ部１０のＩＧＢＴの電流定格によってセンスＩＧＢＴの設計条件がずれる確率を小さくすることができる。例えば、センスＩＧＢＴ２０ｃは、ＩＧＢＴ部１０と誘電体分離領域４０との境界から１０００μｍ以上、好ましくは１５００μｍ以上離すとよい。これにより、ＩＧＢＴ部１０のＩＧＢＴの電流定格によらず、比較的、同一の設計条件のセンスＩＧＢＴを用いて電流定格の異なる製品を作製することができる。
【００４０】
また、センスＩＧＢＴ２０ｃは、チップ外周部、具体的には回路部２０と耐圧構造部３０との境界から離して配置するのがよい。その理由は、ダイシング時にチップ側面が機械的に削られることにより、チップ外周部のシリコンの結晶状態は荒れた状態となっているため、キャリアが発生しやすく、センス電流を正確に測定することができないからである。
【００４１】
また、回路部２０において、チップおもて面上には、酸化膜を介して配線や電極パッド、ポリシリコンデバイスが配置されている。回路部２０において、ＭＯＳＦＥＴ２０ａ，２０ｂおよびセンスＩＧＢＴ２０ｃなどの能動素子の周囲や、酸化膜を介して配線や電極パッド、ポリシリコンデバイスと対向するチップおもて面の表面層に第２ｐ+型領域４−２が設けられているのがよい。すなわち、回路部２０においては、チップおもて面の表面層の、ＭＯＳＦＥＴ（上述したＭＯＳＦＥＴ２０ａ，２０ｂを含む）が設けられている部分以外のほぼ全面に第２ｐ+型領域４−２が設けられているのが好ましい。回路部２０に複数の第２ｐ+型領域４−２が点在している場合には、これらの第２ｐ+型領域４−２が電気的に接続されていると、製品としての検査を行いやすいため、好ましい。
【００４２】
次に、誘電体分離領域４０の構造の特徴および変形例について説明する。図３−２は、図３−１の誘電体分離領域付近を拡大して示す断面図である。図３−３は、図３−１の誘電体分離領域の変形例を示す断面図である。図３−２，３−３では、チップおもて面のｎ+型拡散領域（ｎ+型ソース領域など）は図示省略している。前述のように、誘電体分離層５の深さ（チップおもて面からの深さ）ｄ１１は、第１ｐ+型領域４−１または第２ｐ+型領域４−２の拡散深さＸｊよりも深くする（ｄ１１＞Ｘｊ）。特に、誘電体分離層５の深さｄ１１は、ＩＧＢＴ部１０のＩＧＢＴがオンのときに、ｐ+型コレクタ領域となるｐ+型半導体基板１からｎ-型ドリフト領域３に注入される正孔の回路部２０への回り込み量を実使用上影響のないレベルまで低減させることができる深さとする。誘電体分離層５の底部はｐ+型半導体基板１に達してもよいが、誘電体分離層５の底部がｐ+型半導体基板１に達している場合、誘電体分離層５の深さｄ１１が例えば２０μｍを超えるため、トレンチエッチング工程のスループットが低下する。
【００４３】
そこで、誘電体分離層５の底部は、ｐ+型半導体基板１とｎ+型バッファ領域２との間のｐｎ接合からチップおもて面側に正孔の拡散長Ｌｐだけ離れた位置よりもｐ+型半導体基板１側に位置するのが好ましい。誘電体分離層５の底部のチップおもて面からの深さ（誘電体分離層５の深さｄ１１）は、チップおもて面からｐ+型半導体基板１とｎ+型バッファ領域２との間のｐｎ接合までの深さ（ｎ-型ドリフト領域３およびｎ+型バッファ領域２の総厚さ）から正孔の拡散長Ｌｐを引いた値よりも深ければ十分に本発明の効果を奏する。すなわち、誘電体分離層５の底部からｎ+型バッファ領域２までの距離Ｙは、正孔の拡散長Ｌｐ以下であってもよい（Ｙ≦Ｌｐ）。
【００４４】
誘電体分離層５の底部からｎ+型バッファ領域２までとしたのは、ｐ+型半導体基板１から注入された正孔の濃度が、電荷中性条件によりｎ+型バッファ領域２で一旦低下し、ｎ-型ドリフト領域３で再び増加するからである。そのため、正孔の回路部２０への回り込みは、誘電体分離層５の底部の位置（深さ）と、チップおもて面からｎ-型ドリフト領域３とｎ+型バッファ領域２との界面までの深さ（すなわちｎ-型ドリフト領域３の厚さＤｄ）との関係が影響する。
【００４５】
例えば電子線の照射等によりｎ-型ドリフト領域３に欠陥が導入されて電子および正孔のライフタイムが低減されている場合、ＩＧＢＴ部１０のＩＧＢＴがオン状態でｎ-型ドリフト領域３の伝導度が変調するときには、深さ方向の蓄積キャリア濃度はｎ-型ドリフト領域３のほぼ中間部で極小値を有する分布となる。したがって、誘電体分離層５の底部からｎ+型バッファ領域２までの距離Ｙは、ｎ-型ドリフト領域３の厚さＤｄの半分（＝０．５Ｄｄ）より短くてもよい（Ｙ＜０．５Ｄｄ）。
【００４６】
さらに、０．５Ｄｄと正孔の拡散長Ｌｐとが異なる値である場合、例えば誘電体分離層５の底部からｎ+型バッファ領域２までの距離Ｙを、０．５Ｄｄまたは正孔の拡散長Ｌｐのいずれか（例えば短い方）の値よりも大きく（０．５Ｄｄ＜Ｙ≦Ｌｐ、または、Ｌｐ＜Ｙ≦０．５Ｄｄ）、かつｎ-型ドリフト領域３の厚さＤｄから第１ｐ+型領域４−１または第２ｐ+型領域４−２の拡散深さＸｊを引いた値（＝Ｄｄ−Ｘｊ）よりも短くしてもよい（Ｙ＜Ｄｄ−Ｘｊ）。
【００４７】
前述のように、誘電体分離層５の底部からｎ+型バッファ領域２までの距離Ｙは、正孔の拡散長Ｌｐが０．５Ｄｄよりも短い場合には０．５Ｄｄで十分であり（Ｙ＝０．５Ｄｄ）、０．５Ｄｄが正孔の拡散長Ｌｐよりも短い場合には正孔の拡散長Ｌｐであれば十分である（Ｙ＝Ｌｐ）。すなわち、誘電体分離層５の底部からｎ+型バッファ領域２までの距離Ｙが０．５Ｄｄまたは正孔の拡散長Ｌｐのいずれか短い方の値より長くても、キャリア（正孔）の回路部２０への回り込みを抑える効果を奏する。一方、正孔は、ｎ-型ドリフト領域３から第１ｐ+型領域４−１または第２ｐ+型領域４−２に移動し、エミッタ電極１４またはエミッタ電極１４に接続する電極に流れる。そのため、誘電体分離層５の底部は、第１ｐ+型領域４−１または第２ｐ+型領域４−２よりも深ければよい。以上のことにより、誘電体分離層５の底部からｎ+型バッファ領域２までの距離Ｙは、０．５Ｄｄ≦Ｌｐ場合、正孔の拡散長Ｌｐ以下で、かつ０．５Ｄｄ以上（Ｄｄ−Ｘｊ）未満であってもよい。または、誘電体分離層５の底部からｎ+型バッファ領域２までの距離Ｙは、Ｌｐ＜０．５Ｄｄ場合、０．５Ｄｄ以下で、かつ正孔の拡散長Ｌｐ以上（Ｄｄ−Ｘｊ）未満であってもよい。
【００４８】
また、誘電体分離層５の変形例として、図３−３に示すように、トレンチの内壁に沿って誘電体層（酸化膜等）５ａを形成し、さらに誘電体層５ａの内側にノンドープポリシリコン５ｂを埋め込んでもよい。誘電体でＩＧＢＴ部１０と回路部２０とを分離する目的は、コレクタ層から回路部２０への正孔の流入を物理的に遮断することである。このため、誘電体分離層５自体は電気的に活性ではなく不活性、すなわちフローティング電位であることが好ましい。したがって、トレンチの内壁に沿って設けた誘電体層５ａの内側にノンドープポリシリコン５ｂを埋め込むのがよい。
【００４９】
なお、図３−１のように、誘電体分離層５が第１ｐ+型領域４−１または第２ｐ+型領域４−２と接することは必須ではなく、誘電体分離層５は第１ｐ+型領域４−１または第２ｐ+型領域４−２と離れて配置されてもよい。一方で、ＩＧＢＴ部１０においては、単位セルに第１ｐ+型領域４−１（ｐウェル）を含む。そのため、あえて誘電体分離層５と第１ｐ+型領域４−１とを離さずに、誘電体分離層５が第１ｐ+型領域４−１と接するように配置すれば、それだけ無効領域を減らし、チップ面積を小さくすることができる。また、回路部２０においては、誘電体分離層５が第２ｐ+型領域４−２と接し、かつ第２ｐ+型領域４−２がエミッタ電位の電極に電気的に接続されていれば、誘電体分離層５の付近の正孔を引き抜くことができる。そのため、回路部２０のラッチアップを抑制することができる。
【００５０】
次に、実施の形態１にかかる半導体装置の製造方法について説明する。図４は、実施の形態１にかかる半導体装置の製造方法の概要を示すフローチャートである。まず、ｐ+型コレクタ領域となるｐ+型半導体基板１のおもて面上に、ｎ+型バッファ領域２、ｎ-型ドリフト領域３が順にエピタキシャル成長されてなるエピタキシャル基板（エピタキシャルウェハ）を形成する。次に、例えば熱酸化により、エピタキシャル基板のおもて面（ｎ-型ドリフト領域３側の面）上に初期酸化膜を形成する（ステップＳ１）。次に、初期酸化膜をパターニングし、ｐ+型領域４の形成領域に対応する部分が開口する酸化膜マスクを形成する。
【００５１】
次に、酸化膜マスクをマスクとしてｐ型不純物をイオン注入し、熱処理（ウェルドライブ）によってｐ型不純物を活性化させることによって、ｐ+型領域４を形成する（ステップＳ２）。次に、酸化膜マスクを除去し、新たに酸化膜を形成し、フォトリソグラフィおよびエッチングにより、誘電体分離領域４０が開口したトレンチエッチング用酸化膜マスクを形成する。次に、このトレンチエッチング用酸化膜マスクをマスクとして、ｐ+型領域４を貫通してｎ-型ドリフト領域３に達するトレンチを形成する。トレンチの断面形状は、トレンチによってｐ+型領域４を分離することができればよく、種々変更可能である。また、トレンチエッチング用の酸化膜マスクは、酸化膜を窒化膜に置き換えてもよい。次に、トレンチの形成に用いたレジストマスクを除去した後、トレンチの内部を埋め込むように、基板おもて面上に例えば酸化膜などの絶縁体層を堆積する。
【００５２】
次に、基板おもて面上の絶縁体層を除去して平坦化して、トレンチの内部にのみ絶縁体層を残すことにより、トレンチの内部に絶縁体層が埋め込まれてなる誘電体分離層５を形成する（ステップＳ３）。ステップＳ３において、基板おもて面上の絶縁体層を除去して平坦化することにより、おもて面および裏面ともに平坦な状態の半導体基板にすることができる。このため、以降の工程を一般的な製造プロセスにより進めることができる。すなわち、ＩＧＢＴ部１０のＩＧＢＴや回路部２０の各素子を形成する前に半導体基板に誘電体分離層５を形成することにより、特別なプロセスを追加することなく、従来と同様の工程によって半導体装置を作製することができる。
【００５３】
また、ＩＧＢＴ部１０のＩＧＢＴや回路部２０の各素子を形成する前に半導体基板に誘電体分離層５を形成するため、ＩＧＢＴ部１０のＩＧＢＴや回路部２０の各素子の電気的特性に悪影響が及ぶことはない。また、ＩＧＢＴ部１０のＩＧＢＴや回路部２０の各素子を形成する前にトレンチの内部を誘電体分離層５で埋め込むため、その後の工程でトレンチの内部にエッチング残渣などが残ることを防止することができる。ステップＳ３においては、絶縁体層に代えて、ノンドープのポリシリコンによってトレンチの内部を埋めてもよい。この誘電体分離層５によって、ｐ+型領域４が、ＩＧＢＴ部１０側の第１ｐ+型領域４−１と、回路部２０側の第２ｐ+型領域４−２とに分離される。
【００５４】
次に、フォトリソグラフィおよびエッチングにより、回路部２０のｐ型ベース領域２１−１に集中する電界を緩和するためのオフセット領域の形成領域に対応する部分が開口したレジストマスクを形成する。次に、このレジストマスクをマスクとしてｎ型またはｐ型の不純物をイオン注入し、熱処理（オフセットドライブ）によって不純物を活性化させることにより、ｎ型またはｐ型のオフセット領域（図示省略）を形成する（ステップＳ４）。
【００５５】
次に、オフセット領域の形成に用いたレジストマスクを除去した後、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）酸化により、ＩＧＢＴ部１０の各素子間および回路部２０の各素子間にＬＯＣＯＳ膜を形成する（ステップＳ５）。次に、基板おもて面上にゲート酸化膜を形成する（ステップＳ６）。次に、ゲート酸化膜上に、ノンドープのポリシリコン膜を堆積する。次に、例えば塩化ホスホリル（ＰＯＣＬ3）ガス雰囲気に半導体基板を晒し、基板おもて面上に堆積したポリシリコン膜をｎ型にする。ｎ型ドープのポリシリコン膜の形成方法は、これに限らず、例えばｎ型にドープされたポリシリコンを堆積することで形成されてもかまわない。
【００５６】
次に、ポリシリコン膜をパターニングして、ＩＧＢＴ部１０のＩＧＢＴのゲート電極１３、ＭＯＳＦＥＴ２０ａ，２０ｂのゲート電極２４−１，２４−２，およびセンスＩＧＢＴ２０ｃのゲート電極２４−３などを形成する（ステップＳ７）。次に、ゲート電極１３，２４−１，２４−２，２４−３をマスクとしてｐ型不純物をイオン注入し、熱処理（チャネルドライブ）によってｐ型不純物を活性化させることによって、ＩＧＢＴ部１０のＩＧＢＴのｐ型ベース領域１１、回路部２０のセンスＩＧＢＴ２０ｃのｐ型ベース領域２１−２、および、回路部２０のＭＯＳＦＥＴ２０ａ，２０ｂのｐ型ベース領域２１−１などのチャネル領域を形成する（ステップＳ８）。
【００５７】
次に、フォトリソグラフィおよびエッチングにより、ＩＧＢＴ部１０のＩＧＢＴのｎ+型エミッタ領域１２、回路部２０のセンスＩＧＢＴ２０ｃのｎ+型エミッタ領域２２−３、および、回路部２０のＭＯＳＦＥＴ２０ａ，２０ｂのｎ+型ソース領域２２−１，２２−２やｎ+型ドレイン領域２３−１，２３−２形成領域に対応する部分が開口したレジストマスクを形成する。次に、このレジストマスクをマスクとしてｎ型不純物をイオン注入し、熱処理によってｎ型不純物を活性化させることにより、ｎ+型エミッタ領域１２，２２−３、ｎ+型ソース領域２２−１，２２−２およびｎ+型ドレイン領域２３−１，２３−２などのｎ+型領域を形成する。次に、基板おもて面全体にＢＰＳＧなどのシリコン酸化膜（ＳｉＯ2膜）からなる層間絶縁膜を形成する（ステップＳ９）。
【００５８】
次に、層間絶縁膜を選択的に除去し、第１，２ｐ+型領域４−１，４−２の、エミッタリング５０（図７参照）が接触する部分、チャネル領域、ｎ+型領域およびガードリング３１（図８−１参照）などを露出するコンタクトホールを形成する。次に、基板おもて面全面に、例えばアルミニウムシリコン（Ａｌ−Ｓｉ）膜を堆積する。次に、アルミニウムシリコン膜をパターニングし、ＩＧＢＴ部１０のＩＧＢＴのエミッタ電極１４、回路部２０のセンスＩＧＢＴ２０ｃのエミッタ電極２５−３、ＭＯＳＦＥＴ２０ａ，２０ｂのソース電極２５−１，２５−２やドレイン電極２６−１，２６−２、エミッタリング５０やゲートランナー６０を構成するアルミニウム電極５１，６２、フィールドプレート３３およびストッパー電極３４など基板おもて面側の電極を形成する（ステップＳ１０）。
【００５９】
次に、基板おもて面全体をパッシベーション膜（保護膜）で覆う（ステップＳ１１）。次に、エピタキシャル基板（ｐ+型半導体基板１）を裏面側から研削していき、半導体装置として用いる製品厚さの位置まで研削する（ステップＳ１２）。その後、エピタキシャル基板（ｐ+型半導体基板１）の研削後の裏面全体に、コレクタ電極１５を形成することにより（ステップＳ１３）、図１〜３−１に示す半導体装置が完成する。
【００６０】
以上、説明したように、実施の形態１によれば、ＩＧＢＴ部と回路部との境界にｐ+型領域を貫通する深さで誘電体分離層を形成することにより、製品規格を満たす程度に寄生電流抑制およびサージ耐量向上の効果が得られ、回路部が破壊に至ることを防止することができる。このため、回路部を寄生電流やサージから保護するとともに、例えば上記特許文献１のように基板裏面のｐ+型コレクタ領域近傍に達する深さで誘電分離体層を形成する場合よりもコスト低減することができる。また、実施の形態１によれば、誘電体分離領域によってＩＧＢＴ部と回路部とを電気的に分離するため、自己分離領域によってＩＧＢＴ部と回路部とを電気的に分離する場合に比べて、素子を配置しない無効領域を低減することができる。このため、素子の微細化工程に伴うコスト増加が生じたとしても、チップ単位面積当たりのコストを低減することができる程度にチップサイズを縮小化することができる。
【００６１】
（実施の形態２）
次に、実施の形態２にかかる半導体装置について説明する。図５−１は、実施の形態２にかかる半導体装置の構造を示す断面図である。図５−２は、図５−１の回路部に設けられた個別の回路とその周辺の平面配置を示す平面図である。図５−３は、図５−１の回路部に設けられたセンスＩＧＢＴとその周辺の平面配置を示す平面図である。図６は、実施の形態２にかかる半導体装置の別の一例の構造を示す断面図である。実施の形態２にかかる半導体装置の平面レイアウトは図１と同様である。実施の形態２にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、回路部２０にエミッタ電位（グランド電位）のエミッタコンタクト電極を選択的に設けることにより、ＩＧＢＴ部１０から回路部２０の第２ｐ+型領域４−２に流れた寄生電流を、エミッタコンタクト電極（第１コンタクト電極）を介してＩＧＢＴ部１０のＩＧＢＴのエミッタ電極に吐き出している（ホール引き抜き）点である。
【００６２】
具体的には、図５−１，６に示すように、第２ｐ+型領域４−２の内部に、ｐ++型コンタクト領域２７が選択的に設けられている。ｐ++型コンタクト領域２７には、チップおもて面側に設けられた層間絶縁膜（不図示）のコンタクトホール２０ｈを介して例えばアルミニウム（Ａｌ）からなるエミッタコンタクト電極（不図示）が接続されている。このエミッタコンタクト電極は、例えばチップおもて面上に設けられた配線を介して、ＩＧＢＴ部１０のＩＧＢＴのエミッタ電極（不図示）に接続されている。すなわち、第２ｐ+型領域４−２は、ＩＧＢＴ部１０のＩＧＢＴのエミッタ電極に電気的に接続されている。
【００６３】
第２ｐ+型領域４−２は、回路部２０においてチップおもて面の表面層の大部分（例えば回路部２０の面積の８０％以上）に形成されている。第１ｐ+型領域４−１と第２ｐ+型領域４−２とが選択的に接触している場合には、第１ｐ+型領域４−１を介して、第２ｐ+型領域４−２と、ＩＧＢＴ部１０のＩＧＢＴのエミッタ電極とが接続されていてもよい。また、図５−２に示すように、回路部２０に設けられた個別回路２０ｇは、その周囲（略矩形状の平面形状を有する各素子のそれぞれ３辺以上、図５−２の例では４辺）を囲むように第２ｐ+型領域４−２を設け、かつ、周囲の各辺に沿ってコンタクトホール２０ｈを設けた構成とするのが好ましい。個別回路２０ｇを構成する各素子の周囲が、それぞれ第２ｐ+型領域４−２によって囲まれていてもよい。同様に、図５−３に示すように、センスＩＧＢＴ２０ｃは、その周囲（略矩形状の平面形状を有する各素子のそれぞれ３辺以上、図５−３の例では４辺）を囲むように第２ｐ+型領域４−２を設け、かつ、周囲の各辺に沿ってコンタクトホール２０ｈを設けた構成とするのが好ましい。その理由は、第２ｐ+型領域４−２に接する部分が多いほど、ＩＧＢＴ部１０のＩＧＢＴの寄生電流の影響を受けにくいからである。また、回路部２０の各素子付近にそれぞれエミッタコンタクト電極を設けるのがよい。その理由は、素子とエミッタコンタクト電極との距離が離れるほど、ホール引き抜きの際に流れる電流によって第２ｐ+型領域４−２の電位が上昇し、素子が破壊に至る虞があるからである。
【００６４】
また、図６に示すように、第２ｐ+型領域４−２と、エミッタコンタクト電極との間にグランド抵抗２８を設けてもよい。このようにグランド抵抗２８を設けることにより、さらにホール引き抜きの効果を向上させることができる。
【００６５】
以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態２によれば、回路部に流れる寄生電流やサージ電流をエミッタコンタクト電極に流すことにより、回路部の各素子がラッチアップすることを防止することができ、さらに回路部の保護機能を向上させることができる。
【００６６】
（実施の形態３）
次に、実施の形態３にかかる半導体装置について説明する。図７は、実施の形態３にかかる半導体装置の平面レイアウトを示す平面図である。図８−１は、図７の切断線Ｂ−Ｂ'における断面構造を模式的に示す断面図である。図８−２は、図７の切断線Ｃ−Ｃ'における断面構造を模式的に示す断面図である。図８−３は、図７の切断線Ｄ−Ｄ'における断面構造を模式的に示す断面図である。図７のＩＧＢＴ部１０、回路部２０、耐圧構造部３０および誘電体分離領域４０の配置は図１と同様である。実施の形態３にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、ＩＧＢＴ部１０と耐圧構造部３０との境界付近、および、回路部２０と耐圧構造部３０との境界付近に、ＩＧＢＴ部１０および回路部２０の周囲を囲むようにエミッタリング５０を設けている点である。
【００６７】
具体的には、図７，８−１に示すように、ＩＧＢＴ部１０と耐圧構造部３０との境界付近には、チップおもて面の表面層に、チップ中央部側から第１ｐ+型領域４−１が延在している。すなわち、第１ｐ+型領域４−１は、活性セル（主電流をオン・オフさせる単位セルが複数隣接してなる集合領域）の端部から耐圧構造部３０付近にまで延在している。ＩＧＢＴ部１０において、チップおもて面のほぼ全面には、エミッタ電極１４を構成する低抵抗なアルミニウム電極５１が設けられている。アルミニウム電極５１は、活性セルから耐圧構造部３０との境界付近にまで延在している。アルミニウム電極５１とチップおもて面との間に設けられた層間絶縁膜には、第１ｐ+型領域４−１の延在部とアルミニウム電極５１の端部とをコンタクトさせるリング状のコンタクトホール２０ｉ（図８−５参照）が形成されている。このリング状のコンタクトホール２０ｉの付近のアルミニウム電極５１を特にエミッタリング（第２コンタクト電極）５０と呼ぶ。
【００６８】
また、図７，８−２に示すように、回路部２０と耐圧構造部３０との境界付近には、チップおもて面の表面層に、チップ中央部側から第２ｐ+型領域４−２が延在している。回路部２０において、アルミニウム電極５１は、エミッタリング（第２コンタクト電極）５０を構成しており、回路部２０と耐圧構造部３０との境界付近に略コの字状の平面形状で設けられている。すなわち、アルミニウム電極５１は、矩形状の平面形状を有する回路部２０の、耐圧構造部３０に対向する３辺に沿って設けられている。したがって、エミッタリング５０は、回路部２０およびＩＧＢＴ部１０の周囲を囲むようにリング状に配置される（図７のハッチングで示す部分）。アルミニウム電極５１は、層間絶縁膜に設けられたコンタクトホール２０ｉを介して、第２ｐ+型領域４−２の耐圧構造部３０側の端部付近に接する。また、実施の形態２で述べたように、第２ｐ+型領域４−２は、回路部２０の大部分に形成されており、回路部２０から耐圧構造部３０に達するように延在している。このため、アルミニウム電極５１を、コンタクトホール２０ｉを介して第２ｐ+型領域４−２とリング状に接触させることができる。
【００６９】
ＩＧＢＴ部１０および回路部２０において、エミッタリング５０を構成するアルミニウム電極５１のチップ側の全面を、コンタクトホール２０ｉを介して第１，２ｐ+型領域４−１，４−２に接触させるのが好ましい。アルミニウム電極５１のチップ中央部側および耐圧構造部３０側の端部は、それぞれ層間絶縁膜上に延在している。アルミニウム電極５１は、例えばエミッタパッド１６と電気的に接続されており、ＩＧＢＴ部１０のＩＧＢＴのエミッタ電位となっている。
【００７０】
回路部２０には、複数の個別回路（保護回路、検知経路等）が設けられており、所定のパターンで互いに接続されている。例えば、回路部２０には、実施の形態１で述べたようにセンスＩＧＢＴ２０ｃが設けられている。ゲートパッド２０ｄは、ＩＧＢＴ部１０の面積を狭めないように回路部２０に設けられる。また、回路部２０には、ＩＧＢＴ部１０のＩＧＢＴのゲート−エミッタ間の保護用のゲート−エミッタ間ツェナーダイオード２０ｅが設けられている。コレクタ−ゲート間の保護用のコレクタ−ゲート間ツェナーダイオード２０ｆは、ＩＧＢＴ部１０と、チップ端部のチャネルストッパー領域３２に接続するストッパー電極３４との間の耐圧構造部３０上部に設けられている。これに伴い、エミッタリング５０は、コレクタ−ゲート間ツェナーダイオード２０ｆを回避するように、コレクタ−ゲート間ツェナーダイオード２０ｆに対向する部分が内側に湾曲した平面形状となる。その他にも多くの機能を有する回路（図示省略）を設けるが、個々の回路の説明は省略する。
【００７１】
ＩＧＢＴ部１０および回路部２０の最外周において、エミッタリング５０と耐圧構造部３０との間には、チップおもて面上に酸化膜を介してポリシリコンからなるゲート配線６１が設けられ、ゲート配線６１に接するようにアルミニウム電極６２が設けられている。アルミニウム電極６２は、ＩＧＢＴ部１０におけるエミッタリング５０に沿って配置されている。このゲート電位のアルミニウム電極６２によってゲートランナー６０が構成されている。耐圧構造部３０には、ｐ+ガードリング３１および、ｎ+チャネルストッパー領域３２、フィールドプレート３３およびストッパー電極３４からなる耐圧構造が設けられている。符号３５は、例えばシリコン窒化膜（Ｓｉ3Ｎ4膜）からなるパッシベーション膜である。
【００７２】
また、誘電体分離領域４０は、チップ中央部からチップ外側に向かってエミッタリング５０を横切るように例えば直線状に形成されている。誘電体分離領域４０の、エミッタリング５０直下の断面構造について（図７の切断線Ｄ−Ｄ'における断面構造）、図８−３を参照しながら説明する。図８−３に示すように、誘電体分離層５は、チップおもて面で平坦化されている。誘電体分離層５の深さｄ１１が第１，２ｐ+型領域４−１，４−２より深ければ、誘電体分離層５によって第１，２ｐ+型領域４−１，４−２が分断される。チップおもて面に形成されたエミッタリング５０は、第１，２ｐ+型領域４−１，４−２と接続されている。すなわち、誘電体分離層５によって第１，２ｐ+型領域４−１，４−２を分断されても、エミッタリング５０を構成するアルミニウム電極５１によって、第１，２ｐ+型領域４−１，４−２はエミッタ電位となっている。なお、図８−３では、ＩＧＢＴ部１０側のアルミニウム電極５１と、回路部２０のアルミニウム電極５１とが分離されているが、ＩＧＢＴ部１０側のアルミニウム電極５１と、回路部２０のアルミニウム電極５１とを誘電体分離層５の上部で接続してもかまわない。
【００７３】
次に、エミッタリング５０を設けることにより得られる効果について、例えばＩＧＢＴ部１０のＩＧＢＴをイグナイタのスイッチとして用いる場合を例に、図７，８−１，８−２，８−４を参照しながら説明する。図８−４は、一般的な内燃機関点火装置の回路構造を示す回路図である。内燃機関点火装置において、電源８１の高電位側の端子はイグニッションコイル８３に接続されている。イグニッションコイル８３の一次側コイルには、ワンチップイグナイタ８５の高電位側端子が接続されている。ワンチップイグナイタ８５の低電位側端子は、例えばグランド電位のフレーム（金属製のケース）にアースされている。一方、イグニッションコイル８３の２次側コイルには、点火プラグ８４が接続されている。イグニッションコイル８３は、２次側電圧が１次側電圧の例えば１００倍となるように巻き線が設定されている。ワンチップイグナイタ８５は、イグニッションコイル８３の一次側コイルへの低圧電流を制御する半導体装置である。
【００７４】
ワンチップイグナイタ８５は、イグニッションコイル８３の一次側コイルに流れる低圧電流を断続するスイッチを構成するＩＧＢＴ８２と、このＩＧＢＴ８２を制御するためのゲート駆動回路とが同一チップ上に配置されてなる。ＩＧＢＴ８２はＩＧＢＴ部１０に配置され、ゲート駆動回路や保護回路８０、ゲート−エミッタ間ツェナーダイオード２０ｅは回路部２０に配置されている。ＩＧＢＴ８２のゲート端子と、図示しないゲート駆動回路の出力端子との間には、保護回路８０の高電位側端子が接続されている。保護回路８０の低電位側端子は、ＩＧＢＴ８２のエミッタ電極１４に接続されている。ＩＧＢＴ８２のコレクタ電極１５とゲート電極とを接続するようにコレクタ−ゲート間ツェナーダイオード２０ｆが配置されている。
【００７５】
ＩＧＢＴ部１０のＩＧＢＴ８２がオンするときには、チップ裏面（コレクタ電極１５側）からおもて面（エミッタ電極側）に向かって最も低抵抗な部分を経由して電流が流れる。一方、ＩＧＢＴ部１０のＩＧＢＴ８２がオフするときには、イグニッションコイル８３の二次側コイルで発生し電圧が放電されなかった場合や、二次側コイルで発生し電圧がグランドに放電された場合に、ＩＧＢＴ部１０のＩＧＢＴ８２のエミッタからコレクタに向かって電流が流れる（逆方向に電流が流れる）ことが本発明者によって確認されている。このようにＩＧＢＴ８２のエミッタからコレクタに向かって電流（以下、逆電流とする）が流れる場合、チップおもて面（エミッタパッド１６）に流れ込んだ逆電流７１は、チップ側面３６を経由してコレクタ電極１５に流れる。その理由は、次のとおりである。
【００７６】
ｐ+型半導体基板１とｎ+型バッファ領域２との間のｐｎ接合によって３０Ｖ〜５０Ｖ程度の耐圧が確保されているが、チップ側面３６はダイシングによって機械的に削られシリコンの結晶状態はチップ中央部側に比べて荒れた状態となっている。このため、チップ側面３６における、ｐ+型半導体基板１とｎ+型バッファ領域２との間のｐｎ接合端部７２の耐圧はチップ中央部側に比べて低くなっている。逆電流７１が流れるときは、ｐ+型半導体基板１とｎ+型バッファ領域２との間のｐｎ接合が逆バイアスされる。この逆バイアス電圧がｐ+型半導体基板１とｎ+型バッファ領域２との間のｐｎ接合の耐圧を超えると、アバランシェ降伏が発生する。この降伏電流により、逆電流７１をチップに流すことができるようになる。すなわち、エミッタパッド１６に流れ込んだ逆電流７１は、チップ側面３６における、ｐ+型半導体基板１とｎ+型バッファ領域２との間のｐｎ接合端部７２を経由してチップ裏面（コレクタ電極１５側）へと流れる。
【００７７】
このとき、エミッタリング５０が設けられていない場合には、回路部２０に設けられた複数のコンタクトホール２０ｉ（エミッタ電極１４と第２ｐ+型領域４−２とのコンタクトホール）に向かって逆電流７１が流れる。しかしながら、回路部２０のコンタクトホール２０ｉの面積はＩＧＢＴ部１０のＩＧＢＴのコンタクトホール２０ｉの面積より遥かに小さいので、電流密度が増加し、回路部２０のコンタクトホール２０ｉに電流集中が生じる。その結果、チップが破壊に至る可能性が高くなる。一方、ＩＧＢＴ部１０および回路部２０の周囲を囲むようにエミッタリング５０が設けられている場合、エミッタパッド１６に流れ込んだ逆電流７１を、エミッタリング５０を介してＩＧＢＴ部１０および回路部２０のチップ外周部に均等に流すことができる。これにより、ＩＧＢＴ部１０のＩＧＢＴに流れる逆電流７１をチップ外周部全体で消費させることができる。したがって、チップ外周部の周辺長に比例した負サージ耐量（逆電流に対する耐量）を確保することができる。すなわち、ＩＧＢＴ部１０の負サージ耐量を向上させるために、回路部２０側のチップ外周部を有効に活用することができる。また、通常、ＩＧＢＴに逆方向に電流が流れないようにＩＧＢＴに並列に接続されるダイオードを設ける必要がないため、チップサイズが大きくなることを防止することができる。チップサイズが同じ場合では、チップ外周部の周辺長はチップ形状が正方形よりも長方形の方が長くなる。よって、チップ形状を長方形とすることで、より一層負サージ耐量を向上させることができる。
【００７８】
次に、自己分離構造を誘電体分離構造にすることによる、負サージ耐量の向上効果について説明する。図８−５は、実施の形態３にかかる半導体装置の内部動作を示す説明図である。図８−６は、従来の半導体装置の内部動作を示す説明図である。図８−５（ａ）は、本発明にかかる誘電体分離構造の半導体装置の内部動作を示す平面図である。図８−５（ｂ）は、図８−５（ａ）の切断線Ｅ−Ｅ'における内部動作を示す断面図である。図８−６（ａ）は、図１４，１５に示す従来の自己分離構造の半導体装置の内部動作を示す平面図である。図８−６（ｂ）は、図８−６（ａ）の切断線Ｆ−Ｆ'における内部動作を示す断面図である。
【００７９】
図８−６に示すように、従来の半導体装置のように自己分離構造である場合、ＩＧＢＴ部１１０と第１回路部１２１との間の距離を十分長くし、ＩＧＢＴ部１１０から第１回路部１２１を離すことによって、ＩＧＢＴ部１１０のＩＧＢＴの寄生電流を抑制するねらいがある。そのため、自己分離領域１２２には、エミッタ配線とシリコン基板とのコンタクトを取るためのコンタクトホール１２０ｉを形成することができない。したがって、自己分離領域１２２上部のエミッタリング１５０には、ＩＧＢＴ部１１０と回路部１２０との間の電流を流すためにアルミニウム電極１５１を接続させるものの、自己分離領域１２２には前述の理由よりシリコン基板とのコンタクトをなすコンタクトホール１２０ｉは形成しない。このコンタクトホール１２０ｉの離間領域の長さ（すなわち、自己分離領域１２２の幅ｗ０）は上述したように例えば８００μｍ以上であり、４ｍｍ×３ｍｍサイズのチップの場合、エミッタリング１５０の総延長のうち、約１１％の領域でシリコン基板とのコンタクトが取れないことになる。
【００８０】
例えば、短い期間の負サージ電圧印加の場合、イグナイタ用ＩＧＢＴの逆バイアス印加時のエミッタ−コレクタ間の耐圧ＶECは、理論上はｐ+型半導体基板１０１とｎ+型バッファ領域１０２との間のｐｎ接合の耐圧である。しかしながら、チップ外周部はダイシング時のダメージが多数あるため、ほぼ理論値となるチップ中央部と比べて、チップ端面（チップ側面）におけるｐ+型半導体基板１０１とｎ+型バッファ領域１０２との間のｐｎ接合の耐圧は相対的に低くなる。例えば負サージがイグナイタに印加された場合、図８−６（ｂ）に示すように、アバランシェ降伏はチップ端部に露出したｐ+型半導体基板１０１とｎ+型バッファ領域１０２との間のｐｎ接合で発生する。
【００８１】
このアバランシェ降伏で発生したキャリアのうち、正孔はｐ+型半導体基板１０１へ流れ、電子は空乏層１９０を通ってｎ-型ドリフト領域１０３に流れ、エミッタリング１５０のコンタクトホール１２０ｉに向かう（図８−６中には電子の流れを符号１９１で示す矢印）。コンタクトホール１２０ｉは第２ｐ+型領域１０４−２（回路部１２０側のｐ+型領域１０４）に接しており、コンタクトホール１２０ｉに向かった電子は第２ｐ+型領域１０４−２に注入される。この場合、第２ｐ+型領域１０４−２とｎ-型ドリフト領域１０３との間のｐｎ接合は順バイアスであるので、電子の注入により、第２ｐ+型領域１０４−２からｎ-型ドリフト領域１０３に正孔が注入される（図８−６中には正孔の流れを符号１９２で示す矢印）。
【００８２】
このｎ-型ドリフト領域１０３に注入された正孔は、クーロン力により電子に引き寄せられながら、図８−６（ａ），８−６（ｂ）に示すように、ｎ-型ドリフト領域１０３を経由してチップ端面におけるｐ+型半導体基板１０１とｎ+型バッファ領域１０２との間のｐｎ接合に向かう。正孔は、空乏層１９０に入るとドリフトし加速され、ｐ+型半導体基板１０１に流れる。この正孔電流１９２が、第２ｐ+型領域１０４−２、ｎ-型ドリフト領域１０３およびｐ+型半導体基板１０１によるｐｎｐ寄生トランジスタのコレクタ電流となる。上述したように、自己分離構造の場合、コンタクトホール１２０ｉの離間距離が８００μｍ以上であるため、コンタクトホール１２０ｉの端部（キャリア集中領域１９３）には極めて多くの電子電流１９１と、それにより注入される正孔電流１９２とが集中する。電流密度が増加して、チップが破壊しやすくなる。このことが、ワンチップイグナイタのチップサイズを小さく出来ない原因となっている。
【００８３】
これに対して、本発明の誘電体分離構造においては、図８−５（ａ）に示すように、誘電体分離領域４０の幅ｗ１が最短で数μｍであり、自己分離構造と比べて約１００分の１程度の幅とすることができる。そのため、ｎ-型ドリフト領域３の厚みが数十μｍ〜百数十μｍであることを考慮すると、上述の自己分離構造のような極端な電流集中は生じず、エミッタリング５０に向かって極めて均等に電子電流９１および正孔電流９２を流すことができる。図８−５（ｂ）において、符号９０は、空乏層である。これにより、本来のチップ周辺長に比例する負サージ耐量を確保することができる。
【００８４】
他に、負サージ電圧が繰り返し印加される場合もある。チップ周辺の多くはエミッタリング５０のコンタクトが取れており、負サージ電圧印加時のアバランシェ電流は均一に流れる。そのため、チップ端面の温度が増加し、その分、ｐ+型半導体基板１０１とｎ+型バッファ領域１０２との間のｐｎ接合の耐圧が増加する。従来の自己分離構造の場合、コンタクトホール１２０ｉの離間距離が８００μｍ以上であるため、コンタクトホール１２０ｉの離間領域では電流密度が低くなる。そのため、温度の増加は小さく、ｐ+型半導体基板１０１とｎ+型バッファ領域１０２との間のｐｎ接合の耐圧は増加せず、相対的に耐圧が低くなる。その結果、コンタクトホール１２０ｉの離間領域でアバランシェが強く発生するようになり、チップが破壊しやすくなる。一方、本発明の誘電体分離構造の場合、前述のようにコンタクトホール２０ｉの離間距離（すなわち誘電体分離領域４０の幅ｗ１）が自己分離構造の約１００分の１程度であるため、コンタクトホール２０ｉの端部に電流集中は起きにくく、十分高い負サージ耐量を確保することができる。
【００８５】
以上の考察から、本発明においては、例えば図８−５（ａ）に示すように、誘電体分離層５の端部が第２ｐ+型領域４−２を超えてチップ外周側にまで延在すると、コンタクトホール２０ｉへの電子の回り込みと、それによる正孔の注入を物理的に抑えることができることがわかる。そこで、第２ｐ+型領域４−２の外周端からチップ外周側に誘電体分離層５の端部が延在する延長長さＬは、最大で、例えばエミッタリング５０を構成するアルミニウム電極５１の端部までの長さ（以下、最大長さとする）とする。その理由は、延長長さＬを上記最大長さよりも長くし過ぎた場合、例えば誘電体分離層５の端部がガードリング３１に達する程度までチップ外周側に突き出している場合、誘電体とシリコンとの誘電率の相違から、電界分布が変化し、誘電体分離層５の端部近傍で電界が集中して（順方向バイアスの）耐圧が低下する虞があるからである。エミッタリング５０を構成するアルミニウム電極５１はフィールドプレートの役割もあるため、上記最大長さよりも延長長さＬを短くすればよい。
【００８６】
なお、以上の考察では、図８−５、図８−６ともに、チップ端面（チップ側面）でのアバランシェ降伏がチップ周辺でほぼ均一に発生する状況を仮定した。実際には、前述のように、チップ端面はダイシングにより欠陥や表面荒れが残留しているので、アバランシェはそのうち最も電界が集中するところで発生すると考えられる。このチップ端面の欠陥や表面荒れは、チップ製造工程の改善等により対策可能な部分もあるが、それだけではアバランシェ降伏の均一化は難しい。さらに、従来の自己分離構造では、負サージ電圧による電流集中の緩和が、自己分離領域の幅といった設計上の寸法変更等で対応するしかなく、コンタクト端部の電流集中の回避が困難である。これに対して、本発明の誘電体分離構造においては、前述のようにコンタクト端部への電流集中を大幅に改善することができる。これにより、負サージ耐量を向上させ、より一層のチップ縮小化が可能となる。
【００８７】
誘電体分離層５は、図８−５（ａ）のように１本だけでなく、ＩＧＢＴ部１０と回路部２０との境界に沿って並列に複数本配置してもよい。ただし、誘電体分離層５の本数が多すぎた場合、誘電体分離領域４０の幅ｗ１が広くなり、自己分離構造と比較した上記効果が弱まるため、誘電体分離層５を複数本配置する場合、誘電体分離層５の本数は、２本以上１０本以下程度、または２本以上５本以下程度が好ましい。
【００８８】
実施の形態３にかかる半導体装置の構成を実施の形態２にかかる半導体装置に適用した場合においても同様の効果が得られる。
【００８９】
以上、説明したように、実施の形態３によれば、実施の形態１，２と同様の効果を得ることができる。また、実施の形態３によれば、エミッタリングを設けることにより、ＩＧＢＴ部の保護機能を向上させることができる。
【００９０】
（実施の形態４）
次に、実施の形態４にかかる半導体装置について説明する。図９〜１３は、実施の形態４にかかる半導体装置の平面レイアウトの一例を示す平面図である。実施の形態４にかかる半導体装置は、誘電体分離層５からなる誘電体分離領域４１〜４５の平面レイアウトが実施の形態１にかかる半導体装置と異なる。実施の形態４にかかる半導体装置の、誘電体分離領域の平面レイアウト以外の構成は、実施の形態１にかかる半導体装置と同様である。
【００９１】
誘電体分離領域４１〜４５は、少なくとも実施の形態１のようにＩＧＢＴ部１０と回路部２０との間に設けられていればよく、その平面レイアウトは種々変更可能である。例えば、図９に示すように、回路部２０を囲むように誘電体分離領域４１を設けてもよい。
【００９２】
また、図１０に示すように、ＩＧＢＴ部１０と回路部２０との境界において、回路部２０のＩＧＢＴ部１０側をコの字状に囲む平面レイアウトで誘電体分離領域４２を設けてもよい。この場合、例えば、誘電体分離領域４２によって、回路部２０のＩＧＢＴ部１０側を１００μｍの幅で囲うのがよい。その理由は、誘電体分離領域４２の幅ｗ１を１００μｍ程度にする場合よりも、素子を配置しない無効領域を少なくすることができるからである。また、図１１に示すように、ＩＧＢＴ部１０を囲むように誘電体分離領域４３を設けてもよい。
【００９３】
また、図１２に示すように、ＩＧＢＴ部１０と回路部２０との境界において、ＩＧＢＴ部１０の回路部２０側をコの字状に囲む平面レイアウトで誘電体分離領域４４を設けてもよい。この場合、例えば、誘電体分離領域４４によって、ＩＧＢＴ部１０の回路部２０側を１００μｍの幅で囲うのがよい。その理由は、回路部２０のＩＧＢＴ部１０側をコの字状に覆う場合と同様である。また、図１３に示すように、ＩＧＢＴ部１０と回路部２０との境界に平行な方向に延びるストライプ状に複数の直線状の誘電体分離領域４５を設けてもよい。この場合、複数の誘電体分離領域４５の回路部２０側ほど誘電体分離層５の深さを深くしてもよい。
【００９４】
実施の形態４にかかる半導体装置の構成を実施の形態２にかかる半導体装置に適用した場合においても同様の効果が得られる。
【００９５】
以上、説明したように、実施の形態４によれば、実施の形態１と同様の効果を得ることができる。
【００９６】
以上において本発明では、イグナイタを例に説明しているが、上述した実施の形態に限らず、さまざまな構成の回路に適用することが可能である。例えば、本発明は、モーターを駆動するパワーウィンドウのモーターを駆動するスイッチ（ＭＯＳＦＥＴ）を備えた回路などにも適用可能である。また、実施の形態１〜３では、回路部の、ＩＧＢＴ部との境界に誘電体分離領域を配置する場合を例に説明しているが、ＩＧＢＴ部の、回路部との境界に誘電体分離領域を配置してもよい。また、各実施の形態では第１導電型をｐ型とし、第２導電型をｎ型としたが、本発明は第１導電型をｎ型とし、第２導電型をｐ型としても同様に成り立つ。
【産業上の利用可能性】
【００９７】
以上のように、本発明にかかる半導体装置は、ＩＧＢＴと、このＩＧＢＴを制御するための回路部とを同一チップ上に配置したパワー半導体装置に有用である。
【符号の説明】
【００９８】
１  ｐ+型半導体基板
２  ｎ+型バッファ領域
３  ｎ-型ドリフト領域
４  ｐ+型領域
４−１  第１ｐ+型領域
４−２  第２ｐ+型領域
５  誘電体分離層
５ａ  誘電体層
５ｂ  ノンドープポリシリコン
１０  ＩＧＢＴ部
１１，２１−１，２１−２  ｐ型ベース領域
１２，２２−３  ｎ+型エミッタ領域
１３，２４−１，２４−２，２４−３  ゲート電極
１４，２５−３  エミッタ電極
１５  コレクタ電極
１６  エミッタパッド
２０  回路部
２０ａ，２０ｂ  ＭＯＳＦＥＴ
２０ｃ  センスＩＧＢＴ
２０ｄ  ゲートパッド
２０ｅ  ゲート−エミッタ間ツェナーダイオード
２０ｆ  コレクタ−ゲート間ツェナーダイオード
２０ｇ  個別回路
２０ｈ，２０ｉ，１２０ｉ  コンタクトホール
２２−１，２２−２  ｎ+型ソース領域
２３−１，２３−２  ｎ+型ドレイン領域
２５−１，２５−２  ソース電極
２６−１，２６−２  ドレイン電極
２７  ｐ++型コンタクト領域
２８  グランド抵抗
３０  耐圧構造部
３１  ガードリング
３２  チャネルストッパー領域
３３  フィールドプレート
３４  ストッパー電極
３６  チップ側面
４０  誘電体分離領域
５０  エミッタリング
５１，６２  アルミニウム電極
６０  ゲートランナー
６１  ゲート配線
７１  ＩＧＢＴ部のＩＧＢＴのエミッタからコレクタに向かって流れる電流（逆電流）
７２  ｐ+型半導体基板とｎ+型バッファ領域との間のｐｎ接合端部
８０  保護回路
８１  電源
８２  ＩＧＢＴ
８３  イグニッションコイル
８４  点火プラグ
８５  ワンチップイグナイタ
９０，１９０  空乏層
９１，１９１  電子の流れ
９２，１９２  正孔の流れ
１９３  キャリア集中領域
【図１】
0005962863.tif 000002
【図２】
0005962863.tif 000003
【図３−１】
0005962863.tif 000004
【図３−２】
0005962863.tif 000005
【図３−３】
0005962863.tif 000006
【図４】
0005962863.tif 000007
【図５−１】
0005962863.tif 000008
【図５−２】
0005962863.tif 000009
【図５−３】
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【図６】
0005962863.tif 000011
【図７】
0005962863.tif 000012
【図８−１】
0005962863.tif 000013
【図８−２】
0005962863.tif 000014
【図８−３】
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【図８−４】
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【図８−５】
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【図８−６】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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