(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上方に配置された第１の電源配線と、前記第１の電源配線に平行に配置された第２の電源配線と、
前記半導体基板に形成され、前記第１の電源配線に電気的に接続された第１のｎ型ウェルと、
前記半導体基板に形成され、前記第２の電源配線に電気的に接続された第１のｐ型ウェルと、
活性領域を画定する素子分離領域と、
前記活性領域内で、前記第１のｎ型ウェルと前記第１のｐ型ウェルとの間に位置し、前記半導体基板の表面に達して位置するｐｎ接合と、
前記活性領域内で、前記第１のｎ型ウェル及び前記第１のｐ型ウェル、前記ｐｎ接合を覆うゲート絶縁膜と、
前記活性領域内で、前記ゲート絶縁膜上に形成され、電気的にフローティング状態のキャパシタ電極と、
を含む半導体装置。
【請求項２】
前記活性領域とは別の活性領域に形成されたスタンダードセルを有する請求項１に記載の半導体装置。
【請求項３】
前記キャパシタ電極は、前記第１のｎ型ウェル上方ではｐ型であり、前記第１のｐ型ウェル上方ではｎ型である、請求項１または２に記載の半導体装置。
【請求項４】
前記第１の電源配線下方の前記半導体基板に位置する第２のｎ型ウェルと、
前記第２の電源配線下方の前記半導体基板に位置する第２のｐ型ウェルと、
を有し、
平面視で前記第２のｎ型ウェルと前記第２のｐ型ウェルとの間に前記素子分離領域が位置する
請求項１〜３のいずれか１項に記載の半導体装置。  
【請求項５】
前記第１のｎ型ウェルは、前記第１の電源配線下方から前記第２の電源配線下方領域に隣接する位置まで延在し、
前記第１のｐ型ウェルは、前記第２の電源配線下方から前記第１の電源配線下方領域に隣接する位置まで延在する、請求項１〜３のいずれか１項に記載の半導体装置。
【請求項６】
前記第１のｎ型ウェルの前記キャパシタ電極外側の領域に形成されたｐ型領域と、
前記第１のｐ型ウェルの前記キャパシタ電極外側の領域に形成されたｎ型領域と、
をさらに含む請求項５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施例は、バイパスコンデンサを備えた半導体装置に関する。
【背景技術】
【０００２】
半導体集積回路に対して、コストの低減と性能の向上が求められ、高集積化・小面積化、動作速度の向上が計られている。高集積化と高速化によって局所的に流れる大きな電流が高速に切り換えられる。電源供給源から消費部分までの配線抵抗による電圧降下で電源電圧が大きく変動する。このような変動を電源ノイズと呼ぶ。電源ノイズは、回路動作を不安定にしたり、外部へ電磁波ノイズを輻射して障害の要因となる。
【０００３】
このような電源電圧の変動対策として、電源の高電位配線と低電位配線の間に容量素子を挿入して電源ノイズを抑制する方法が行われる。
【０００４】
集積回路では大きな電流が流れる回路にできるだけ近接した電源配線の箇所に、集積回路の素子で形成される容量素子を接続して局所的に生じる電源電圧の変動を吸収する方法が用いられる。このような容量素子をデカップリングキャパシタ、バイパスコンデンサ（パスコン）等と呼ぶ。
【０００５】
通常、パスコンとしてＭＯＳトランジスタのゲート容量が用いられる。
【０００６】
ＡＳＩＣの設計方法として、スタンダードセル方式がある。スタンダードセルを用意し、論理記述した言語からスタンダードセルを配置し、レイアウトを生成する設計方法である。一般的には、電源ラインＶＤＤ，ＧＮＤを交互に等間隔に配置し、その間隔に合わせたセルレイアウトを用意し、論理記述に合わせて配置を行なう。スタンダードセルの種類による幅の違い、配置後の論理に合わせた配線生成のため、隙間が発生する。チップ面積を増大させないためには隙間を利用してパスコンの配置が行われる。
【０００７】
この配置に関しては、効率よくノイズ発生を制御するため、半導体集積回路の領域をメッシュ状に分割し、メッシュに略均等にパスコンを配置し、論理セルの中からノイズ源の値が所定の閾値を超える論理セルを抽出し、抽出された論理セルを含むメッシュ内に配置されたパスコンを該論理セルの近傍に移動する方法も提案されている（例えば、特開２００７−２１９８５９号等）。
【０００８】
高集積度、高速動作のためにＭＯＳトランジスタの微細化が進められ、６５ｎｍ世代ではゲート絶縁膜は２ｎｍを下回り、１．５ｎｍ程度になっている。２ｎｍ程度の酸化シリコン膜は、その両側に電圧を印加すると、ダイレクトトンネル電流が流れる領域である。酸化シリコン膜厚のリニアな減少に対して、ダイレクトトンネル電流によるリーク電流は対数（ログ）的に増加する。ＭＯＳトランジスタのゲート絶縁膜は窒素を添加したり、誘電率の大きな誘電体膜を積層したりする改良が行なわれている。高速動作のためにある程度のゲートリーク電流は止むを得ないものであるが、低消費電力化実現のためには、克服していかなければならない課題である。
【０００９】
ＭＯＳトランジスタのゲートリーク電流は、ＭＯＳトランジスタのゲート絶縁膜に電圧が印加されると流れる。パスコンは電源配線間に接続され、電源が接続されている限り、リーク電流が生じる。低消費電力化において、ゲート絶縁膜厚が薄膜ゲートであるＭＯＳトランジスタのパスコンのリーク電流は、無視できない値になる。また、パスコン用に別種の誘電体膜を形成することは工程数の増加となり、コスト増となる。
【００１０】
パスコンのゲート絶縁膜に印加される電圧を低減するため、ＭＯＳキャパシタを直列に接続する方法も知られている。例えばＣＭＯＳ集積回路において、ＰＭＯＳキャパシタのｐ型ソース／ドレイン／ｎ型ウェルを正極性電源に接続し、ＮＭＯＳキャパシタのｎ型ソース／ドレイン／ｐ型ウェルを接地に接続し、両ゲート電極を接続した直列接続キャパシタでパスコンを構成することができる（例えば特開２００７−２９９８６０号等）。
【００１１】
図７Ａ、７Ｂは、このようなバイパスコンデンサの構成を示す断面図、平面図である。図７Ａは図７Ｂ中の１点破線に沿う断面に相当する。図７Ａに示すように、ｐ型半導体基板表面からシャロートレンチアイソレーション型の素子分離領域ＳＴＩが活性領域を取り囲むように形成される。図中左側の領域にｎ型ウェルＮＷが形成され、右側にｐ型ウェルＰＷが配置される。ｎ型ウェルＮＷにおいて、左側の活性領域にｎウェルコンタクト領域ＮＷＣが形成され、右側の活性領域上にゲート絶縁膜ＧＤを介してｐ型ゲート電極ＰＧが形成され、ｐ型ゲート電極ＰＧの両側の活性領域にｐ型ソース／ドレイン領域ＰＳＤが形成される。この構成をＰＭＯＳキャパシタと呼ぶ。ｎウェルコンタクト領域ＮＷＣ，ｐ型ソース／ドレイン領域ＰＳＤは正極性の電源ＶＤＤに接続される。
【００１２】
右側のｐ型ウェルＰＷには、ＰＭＯＳキャパシタと対称的な構成のＮＭＯＳキャパシタが形成される。右側のｐ型活性領域にｐウェルコンタクト領域ＰＷＣが形成され、左側のｐ型活性領域上にゲート絶縁膜ＧＤを介してｎ型ゲート電極ＮＧが形成され、ｎ型ゲート電極ＮＧ両側の活性領域にｎ型ソース／ドレイン領域ＮＳＤが形成される。ｐウェルコンタクト領域ＰＷＣ，ｎ型ソース／ドレイン領域ＮＳＤは接地電源ＧＮＤに接続される。ｐ型ゲート電極ＰＧとｎ型ゲート電極ＮＧは、図７Ｂに示すように連続したゲート電極であり、電気的に接続されている。
【００１３】
図７Ａ，７Ｂに示すパスコンは、電源配線ＶＤＤ，ＧＮＤ間に、ｎ型ウェルＮＷ，ｐ型ウェルＰＷが素子分離領域ＳＴＩを介して直列に並び、ｎ型ウェルＮＷ内にＰＭＯＳトランジスタ構造、ｐ型ウェルＰＷ内にＮＭＯＳトランジスタ構造が形成され、ＰＭＯＳトランジスタのソース／ドレイン領域が正電源ＶＤＤに接続され、ＮＭＯＳトランジスタのソース／ドレイン領域が接地電位ＧＮＤに接続され、ｐ型ゲート電極ＰＧとｎ型ゲート電極ＮＧが電気的に接続される。
【００１４】
図７Ｃは、図７Ａ，図７Ｂのように形成されたバイパスコンデンサの等価回路である。ほぼ等価な２つのキャパシタＣ１，Ｃ２が電源ＶＤＤ，ＧＮＤ間で直列接続されているとすると、ゲート絶縁膜に印加される電圧はほぼＶＤＤ／２になり、ダイレクトトンネル電流は大きく減少する。但し、合成容量はほぼ１／２に減少する。１つのキャパシタ容量Ｃ１（≒Ｃ２）と同じ容量を得るには２つのＰＭＯＳキャパシタと２つのＮＭＯＳキャパシタが必要になる。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開２００７−２１９８５９号公報
【特許文献２】特開２００７−２９９８６０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
バイパスコンデンサを備えた半導体装置において、ＭＯＳキャパシタを直列接続することによりリーク電流を低減し、かつ容量の減少を抑制できる構成が望まれる。
【課題を解決するための手段】
【００１７】
実施例による半導体装置は、
半導体基板と、
半導体基板上方に配置された第１の電源配線と、第１の電源配線に平行に配置された第２の電源配線と、
半導体基板に形成され、第１の電源配線に電気的に接続された第１のｎ型ウェルと、
半導体基板に形成され、第２の電源配線に電気的に接続された第１のｐ型ウェルと、
活性領域を画定する素子分離領域と、
活性領域内で、第１のｎ型ウェルと第１のｐ型ウェルとの間に位置し、半導体基板の表面に達して位置するｐｎ接合と、
活性領域内で、第１のｎ型ウェル及び第１のｐ型ウェル、ｐｎ接合を覆うゲート絶縁膜と、
活性領域内で、ゲート絶縁膜上に形成され、電気的にフローティング状態のキャパシタ電極と、
を含む。
【図面の簡単な説明】
【００１８】
【図１】図１Ａ−１Ｃは、本発明者らの検討したバイパスコンデンサ構造を概略的に示す断面図、平面図である。
【図２】図２Ａ，２Ｂは、スタンダードセル方式の半導体チップの概略平面図、断面図である。図２Ｃ−２Ｅはスタンダードセルの例を示す平面図である。
【図３】図３Ａ−３Ｄは、第１の実施例による、パスコン形成領域の種々の状態の平面図である。
【図４】図４Ａ−４Ｃは、図３Ｄの線Ｐ−Ｐ，線Ｔ１−Ｔ１，線Ｔ２−Ｔ２に沿う断面図である。
【図５】図５Ａ，５Ｂ，５Ｃは、第１の実施例において、論理素子とパスコンとを同時に形成するプロセスを示す断面図である。
【図６】図６Ａ−６Ｄは、第２の実施例による半導体装置を示す平面図、断面図である。
【図７】図７Ａ，７Ｂ，７Ｃは、特開２００７−２９９８６０号公報から複製したバイパスコンデンサの断面図、平面図、等価回路図である。
【発明を実施するための形態】
【００１９】
半導体装置におけるバイパスコンデンサは、通常、ＭＯＳキャパシタで構成される。従来のＭＯＳキャパシタは、ＭＯＳトランジスタ構造を有している。ゲート電極と、同電位であるソース／ドレイン／ウェルとの間に電圧を印加する構造となっている。ゲート電極によって電圧を印加されたチャネル領域表面は反転層を形成する。この反転領域での容量は、ゲート絶縁膜による容量と空乏層による容量が直列接続した形での容量として見える。また反転層は、ソース／ドレイン領域と電気的に接続され、キャリア供給が行われている。
【００２０】
キャパシタ容量は、対向電極間距離の逆数と対向電極面積に比例する。ＭＯＳトランジスタ構造のゲート電極が形成するＭＯＳキャパシタの対向電極間距離はゲート絶縁膜の厚さで決まるので、残る設計の自由度は、チャネル領域と対向するゲート電極の面積であろう。また、容量は、ゲートとウェルの間の電圧に依存して決まるため、キャパシタを形成するのに、ＭＯＳトランジスタのソース／ドレイン領域は必ずしも必要ないと考えられる。このＭＯＳランジスタのソース／ドレイン領域までゲート電極を広げることにより、一素子が占める面積あたりの容量をより多く確保することが可能となる。
【００２１】
図１Ａは、この発想に基づくバイパスコンデンサ構造を示す。図７Ａ，７Ｂに示したバイパスコンデンサ同様、基板がｐ型ウェルＰＷを構成し、図中左側領域にはｎ型ウェルＮＷが形成されている。シャロートレンチアイソレーション型の素子分離領域ＳＴＩが、ｎ型ウェルＮＷ内にｎウェルコンタクト領域ＮＷＣ，ｎ型活性領域ＡＲＮを画定し、ｐ型ウェルＰＷ内にｐウェルコンタクト領域ＰＷＣ、ｐ型活性領域ＡＲＰを画定する。
【００２２】
ｎ型ウェルＮＷの活性領域ＡＲＮの全面にゲート絶縁膜ＧＤが形成され、ｎ型活性領域ＡＲＮの全面を覆ってｐ型ゲート電極ＰＧが形成される。ＰＭＯＳキャパシタが形成される。同様、ｐ型ウェルＰＷの活性領域ＡＲＰの全面にゲート絶縁膜ＧＤが形成され、ｐ型活性領域ＡＲＰの全面を覆ってｎ型ゲート電極ＮＧが形成される。ＮＭＯＳキャパシタが形成される。活性領域ＡＲＮ，ＡＲＰにソース／ドレイン領域は形成されない。これらの活性領域はキャパシタ専用構造を有することになる。
【００２３】
両ゲート電極ＰＧ，ＮＧは連続した導電層であり、電気的に接続されている。ｎウェルコンタクト領域ＮＷＣが正極性電源ＶＤＤに接続され、ｐウェルコンタクト領域ＰＷＣが接地電源ＧＮＤに接続される。活性領域全域に形成された対向面積の拡大されたＰＭＯＳキャパシタＰＭＯＳとＮＭＯＳキャパシタＮＭＯＳとの直列接続が電源ラインＶＤＤ，ＧＮＤ間に接続される。
【００２４】
ｐ型ウェルＰＷを接地し、ｎ型ウェルＮＷに正極性の電源電圧ＶＤＤを印加すると、従来のＭＯＳキャパシタ同様に容量が発生する。ソース／ドレイン領域を削除し、活性領域全面にゲート電極を形成するので、キャパシタの対向電極面積が増大し、キャパシタンスを増大できる。
【００２５】
図１Ａの構成において、両活性領域はソース／ドレイン領域を形成しないキャパシタ専用構造であるため、ｎ型活性領域ＡＲＮとｐ型活性領域ＡＲＰとの間の素子分離領域ＳＴＩは、なくてもよい。
【００２６】
図１Ｂは、この発想に基づくバイパスコンデンサ構造を示す。ＰＭＯＳキャパシタＰＭＯＳとＮＭＯＳキャパシタＮＭＯＳの間の素子分離領域ＳＴＩは形成されず、ｐｎ接合ｐｎが基板表面に達している。
【００２７】
図１Ｃは、図１Ｂのバイパスコンデンサの平面構造を示す。電源配線ＶＤＤ，ＧＮＤ間で、ｎ型ウェルＮＷ，ｐ型ウェルＰＷが上下に配置され、その間にｐｎ接合ｐｎを形成する。ｎ型ウェルＮＷ，ｐ型ウェルＰＷの全露出面積を覆い、周囲の素子分離領域ＳＴＩ上に乗り上げるようにゲート電極ＧＥが形成される。ｎ型ウェルＮＷ，ｐ型ウェルＰＷ間の素子分離領域が占有していた面積もキャパシタを形成するようになるのでキャパシタ容量が増加する。ＰＭＯＳキャパシタＰＭＯＳとＮＭＯＳキャパシタＮＭＯＳが直列に接続されるので、キャパシタ構造あたりの印加電圧は、分圧され、リーク電流は大幅に減少する。
【００２８】
不要な信号やノイズにより電源電圧が揺れると、ゲート電極とウェル間の電圧が変化し、電圧の変化量次第では容量値が変化してしまう。回路動作が高速であるほど、電源電圧は揺れ易い。高速動作のために変動した容量をより速く、元の容量値に回復させるため、キャリア供給機構を付加することができる。
【００２９】
以下、より具体的な実施例を説明する。図２Ａは、スタンダードセル方式による半導体装置の構成例を示す平面図である。図２Ａに示すように、接地配線ＧＮＤ、電源配線ＶＤＤが例えば２．６μｍピッチで交互に平行に配置されている。各配線幅は例えば０．２μｍである。配線間の領域にスタンダードセルが配置され、パスコンも配置される。インバータＩＮＶは、図２Ｃに示すような構成を有し、例えば幅１．０μｍのセル領域に形成される。ナンド２ＮＡＮＤは、図２Ｄに示すような構成を有し、幅１．２μｍのセル領域に形成される。ノア２ＮＯＲは、図２Ｅに示すような構成を有し、幅１．２μｍのセル領域に形成される。パスコン形成領域ＰＣは、夫々例えば幅２．２μｍのｎ型ウェルとｐ型ウェルを横方向に並べた領域である。
【００３０】
図２Ｂは、電源配線ＶＤＤ，ＧＮＤを含む領域の断面図である。図２Ｂに示すように、ＶＤＤ配線は、導電性プラグＰＬＧ、シリサイド層ＳＣ，ｎウェルコンタクト層ＮＷＣを介してｎ型ウェルＮＷに、電気的に接続される。接地配線ＧＮＤは、導電性プラグＰＬＧ、シリサイド層ＳＣ，ｐウェルコンタクト領域ＰＷＣを介してｐ型ウェルＰＷに電気的に接続される。コンタクト領域を囲む領域には、素子分離領域ＳＴＩが形成されている。
【００３１】
図３Ａ−３Ｄは、パスコン形成領域の平面図を示す。図３Ａはパスコン形成領域のｎ型ウェルＮＷとｐ型ウェルＰＷを示す。ｎ型ウェルを右上りのハッチングで示し、ｐ型ウェルを右下がりのハッチングで示す。素子分離領域ＳＴＩの形状を破線で示す。図中央部に破線で示す素子分離領域ＳＴＩの開口部には、ｎ型ウェルＮＷとｐ型ウェルＰＷが接して形成するｐｎ接合が基板表面に達している。図３Ｂは、素子分離領域ＳＴＩの配置をハッチングを付した領域で示す。ｐｎ接合上方に素子分離領域ＳＴＩを配置しないことにより、広い開口面積が取れ、キャパシタ容量を大きく設定することができる。
【００３２】
図３Ｃは、ＳＴＩの開口部に露出したｎ型ウェルＮＷ，ｐ型ウェルＰＷ表面にゲート絶縁膜を形成し、ゲート絶縁膜を覆ってゲート電極ＧＥを形成した状態を示す。ゲート電極ＧＥによって、活性領域表面が完全に覆われる。その後行なわれるＰＭＯＳトランジスタのソース／ドレイン領域形成用イオン注入によって、ｎウェルＮＷ上方のゲート電極はｐ型不純物をドープしたｐ型ゲート電極ＰＧとなり、ＮＭＯＳトランジスタのソース／ドレイン領域形成用イオン注入によって、ｐウェルＰＷ上方のゲート電極はｎ型不純物をドープしたｎ型ゲート電極ＮＧとなる。
【００３３】
図３Ｄは、下部層間絶縁膜を形成し、コンタクト孔を形成して、その中に導電プラグを形成した後、下部層間絶縁膜上に電源配線ＧＮＤ，ＶＤＤを形成した状態を示す。ｐ型ウェルＰＷに接地配線ＧＮＤが接続され、ｎ型ウェルＮＷに電源配線ＶＤＤが接続される。銅配線の場合は、絶縁膜を形成し、導電プラグを露出するトレンチを形成し、バリア層、シード層を堆積し、電解メッキで銅層をメッキする。その後不要部の金属層は化学機械研磨（ＣＭＰ）で除去する。
【００３４】
図４Ａ，４Ｂ，４Ｃは、それぞれ、図３Ｄにおけるｎ型ウェルＮＷ，ｐ型ウェルＰＷを横断する横方向の線Ｐ−Ｐ，ｎ型ウェルＮＷを横断する縦方向の線Ｔ１−Ｔ１，ｐ型ウェルＰＷを横断する縦方向の線Ｔ２−Ｔ２に沿った断面図を示す。
【００３５】
図４Ａに示すように、素子分離領域ＳＴＩの開口内に画定された活性領域にｎ型ウェルＮＷ，ｐ型ウェルＰＷが隣接して形成され、その間にｐｎ接合ｐｎを形成する。ｐｎ接合ｐｎは基板表面に達している。素子分離領域ＳＴＩの開口内基板表面上に酸化シリコン等のゲート絶縁膜ＧＤが形成され、その上に素子分離領域ＳＴＩの開口を完全に覆って、ゲート電極ＧＥが形成される。なお、ゲート電極ＧＥの上にコバルトシリサイド等のシリサイド層ＳＣが形成されている状態を示す。ゲート電極ＧＥ、シリサイド層ＳＣを覆って酸化シリコン等の層間絶縁膜ＩＬＤが形成されている。
【００３６】
図４Ｂはｎ型ウェルＮＷを横断する縦方向の線Ｔ１−Ｔ１に沿う断面を示す。
【００３７】
ｎウェルコンタクト領域ＮＷＣの表面に高濃度コンタクト層ＮＣが形成され、その上にシリサイド層ＳＣが形成される。層間絶縁膜ＩＬＤを貫通して形成されたＷ等の導電性プラグＰＬＧがシリサイド層ＳＣと電気的に接続する。導電性プラグＰＬＧと接続されるように、層間絶縁膜ＩＬＤ上に電源配線ＶＤＤが形成される。
【００３８】
ｎウェルコンタクト領域に連続するｎ型ウェルＮＷの表面にゲート絶縁膜ＧＤが形成され、その上にゲート電極ＧＥが形成される。素子分離領域ＳＴＩに囲まれたｎ型ウェルＮＷの露出表面は、全面がゲート電極ＧＥに覆われる。ｎ型ウェル上方のゲート電極は、ｐ型にドープされてｐ型ゲート電極ＰＧとなり、その表面にはシリサイド層ＳＣが形成される。
【００３９】
ｐウェルコンタクト領域ＰＷＣの表面に，高濃度コンタクト層ＰＣが形成され、その上にシリサイド層ＳＣが形成される。層間絶縁膜ＩＬＤを貫通して形成された導電性プラグＰＬＧがシリサイド層ＳＣと電気的に接続する。導電性プラグと接続されるように、層間絶縁膜ＩＬＤ上に接地配線ＧＮＤが形成される。
【００４０】
図４Ｃは、ｐ型ウェルＰＷを横断する線Ｔ２−Ｔ２に沿う縦方向の断面を示す。図中央部にはｐウェルコンタクト領域ＰＷＣに連続するｐ型ウェルＰＷが形成され、その表面には、ゲート絶縁膜ＧＤが形成され、その上にゲート電極ＧＥが形成される。素子分離領域ＳＴＩに囲まれたｐ型ウェルＰＷの露出表面は、全面がゲート電極ＧＥに覆われる。ｐ型ウェル上方のゲート電極は、ｎ型にドープされてｎ型ゲート電極ＮＧとなり、その表面にはシリサイド層ＳＣが形成される。ｎウェルコンタクト領域ＮＷＣ，ｐウェルコンタクト領域ＰＷＣ上方の構成は図４Ｂに示したものと同じである。
【００４１】
図５Ａ，５Ｂ，５Ｃは、パスコンと論理素子としてのインバータを例にとって、製造プロセスを説明するための断面図である。
【００４２】
図５Ａに示すように、シリコン基板ＳＵＢ表面にシャロートレンチアイソレーションによる素子分離領域ＳＴＩを形成する。半導体基板ＳＵＢは、制限的ではないが、例えばボロンＢが微量ドープされたｐ−型である。素子分離領域ＳＴＩは活性領域を取り囲む形状を有する。図中左側の２つの活性領域がインバータ領域であり、右側の広い活性領域がパスコン領域である。ｐ型ウェルを形成する領域に例えばボロンＢを例えば加速エネルギ１００ｋｅＶ、ドーズ量３×１０１３（以下３Ｅ１３のように表記する）ｃｍ−２でイオン注入する。ｎ型ウェルを形成する領域に例えば燐Ｐを加速エネルギ３００ｋｅＶ、ドーズ量３Ｅ１３ｃｍ−２でイオン注入する。このようにしてｎ型ウェルＮＷ，ｐ型ウェルＰＷが形成される。なお、どちらを先に形成してもよい。
【００４３】
ウェルのイオン注入後、閾値Ｖｔコントロールのイオン注入をそれぞれのトランジスタに合わせて行なう。トランジスタの種類によりその注入量は異なるが、あるｎチャネルトランジスタには例えばボロンＢを加速エネルギ１０ｋｅＶ、ドーズ量２Ｅ１３ｃｍ−２でイオン注入し、あるｐチャネルトランジスタには例えば砒素Ａｓを加速エネルギ１００ｋｅＶ、ドーズ量１Ｅ１３ｃｍ−２でイオン注入する。
【００４４】
活性領域表面を清浄化し、熱酸化を行なって活性領域表面に例えば厚さ２ｎｍ程度の熱酸化膜を形成して、ゲート絶縁膜ＧＤとする。トランジスタとしてゲート長９０ｎｍ程度を想定している。
【００４５】
図５Ｂに示すように、ゲート絶縁膜ＧＤを形成した基板上に、化学気相堆積（ＣＶＤ）により、厚さ１００ｎｍ程度の多結晶シリコン層を形成し、フォトレジストパターンを用いたドライエッチングによりパターニングしてゲート電極ＧＥを形成する。ゲート電極をパターニングした後、それぞれのトランジスタ領域でポケット領域とエクステンション領域のイオン注入を行う。
【００４６】
トランジスタの種類によりその注入量は違うが、あるｎチャネルトランジスタには例えばポケット領域を形成する不純物としてボロンＢを加速エネルギ７ｋｅＶ、ドーズ量９Ｅ１２ｃｍ−２で、エクステンション領域を形成する不純物として砒素Ａｓを加速エネルギ５ｋｅＶ、ドーズ量２Ｅ１５ｃｍ−２でイオン注入し、あるｐチャネルトランジスタには例えばポケット領域を形成する不純物として燐Ｐを加速エネルギ３０ｋｅＶ、ドーズ量６Ｅ１２ｃｍ−２で、エクステンション領域を形成する不純物としてボロンＢを加速エネルギ０．５ｋｅＶ、ドーズ量２Ｅ１５ｃｍ−２でイオン注入する。
【００４７】
エクステンション領域形成後、例えば酸化シリコン層をＣＶＤにより例えば厚さ１００ｎｍ程度堆積する。リアクティブイオンエッチング（ＲＩＥ）等の異方性エッチングを行ない、ゲート電極ＧＥの側壁上にサイドウォールスペーサＳＷを形成する。その後、高濃度ソース／ドレイン領域のイオン注入を行なう。ｎチャネルトランジスタには、例えば砒素Ａｓを加速エネルギ５ｋｅＶ、ドーズ量１Ｅ１５ｃｍ−２程度イオン注入する。ｐチャンネルトランジスタには、例えばＢＦ２を加速エネルギ１５ｋｅＶ、ドーズ量４Ｅ１５ｃｍ−２程度イオン注入する。これらのイオン注入によりゲート電極にも不純物がドープされ、ｎ型ウェルＮＷ上方のゲート電極はｐ型に、ｐ型ウェルＰＷ上方のゲート電極はｎ型になる。
【００４８】
図５Ｃに示すように、シリサイド層ＳＣを形成する。例えばコバルトを厚さ１０ｎｍ程度基板表面にスパッタリングし、１０００℃、１０秒程度のサーマルアニールを行い、シリコン表面上にシリサイド層ＳＣを成長させる。不要部分は除去する。その後、層間絶縁膜ＩＬＤを、例えば燐シリケートガラスＰＳＧのＣＶＤで形成する。表面を化学機械研磨（ＣＭＰ）して平坦化してもよい。その後コンタクト孔をエッチングし、ＴｉＮ等のバリア層をスパッタリングし、Ｗ層をＣＶＤで形成し、層間絶縁膜上の不要部はＣＭＰで除去して導電性プラグＰＬＧを形成する。さらに、酸化シリコン層などをＣＶＤで形成し、配線用トレンチをエッチングし、バリアメタル層、シード層をスパッタリングし、銅層を電解メッキし、不要部をＣＭＰで除去して、電源配線ＶＤＤ，ＧＮＤを形成する。
【００４９】
このように、第１の実施例によるバイパスコンデンサは、特別の工程を用いることなく、論理素子形成プロセスを利用して作成することができる。なお、半導体素子、配線としては、公知の種々の構成、プロセス、例えば国際公開公報２００４／０９３１９２号の実施例の欄に記載された構成、プロセス、を採用することができる。
【００５０】
図６Ａ−６Ｄは、第１の実施例を一部変更した第２の実施例によるパスコン構造を示す平面図、断面図である。
【００５１】
図６Ａにおいて、右上りのハッチングを付した領域はｎウェルＮＷを示し、右下がりのハッチングを付した領域はｐウェルＰＷを示す。なお素子分離領域ＳＴＩの境界を実線で示す。パスコン形成領域のｎ型ウェルＮＷと電源配線ＶＤＤを配置するｎ型ウェルとの間の素子分離領域は少なくとも一部除去され、両ｎウェル領域が連続している。同様、パスコン形成領域のｐ型ウェルＰＷと接地配線ＧＮＤを配置するｐ型ウェルとの間の素子分離領域は少なくとも一部除去され、両ｐウェル領域が連続している。
【００５２】
図６Ｂは、活性領域表面にゲート絶縁膜を形成し、その上にゲート電極を形成した状態を示す。ｎウェル上方のゲート電極にはｐ型不純物がイオン注入されてｐ型ゲート電極ＰＧが形成される。同時にｐ型ゲート電極ＰＧの図中下方に露出されるｎ型ウェルのコンタクト領域にｐ型不純物がイオン注入され、ｐ型コンタクト領域ＰＣを形成する。ｐウェル上方のゲート電極にはｎ型不純物がイオン注入されてｎ型ゲート電極ＮＧが形成される。同時にｎ型ゲート電極ＮＧの図中上方に露出されるｐ型ウェルのコンタクト領域にｎ型不純物がイオン注入され、ｎ型コンタクト領域ＮＣを形成する。
【００５３】
図６Ｃ，６Ｄは、図６ＢのＴ１−Ｔ１線、Ｔ２−Ｔ２線に沿う断面図であり、第１の実施例の図４Ｂ，４Ｃに相当する。変更された部分を主に説明する。
【００５４】
図６Ｃにおいて、ｎ型ウェルＮＷにおいて、ｐ型コンタクト領域ＰＣがキャパシタに隣接するように形成されている。ｎ型ウェルＮＷ表面が反転してｐ型層が形成されると、ｐ型コンタクト領域ＰＣとｐ型反転層が連続するようになる。ｐ型反転層が電気的に電源配線ＶＤＤに接続され、ここからキャリア供給が行なわれる。
【００５５】
図６Ｄにおいて、ｐ型ウェルＰＷにおいて、ｎ型コンタクト領域ＮＣがキャパシタに隣接するように形成されている。ｐ型ウェルＰＷ表面が反転してｎ型層が形成されると、ｎ型コンタクト領域ＮＣとｎ型反転層が連続するようになる。ｎ型反転層が電気的に接地配線ＧＮＤに接続され、ここからキャリア供給が行なわれる。
【００５６】
以上実施例に沿って、本発明を説明したが、本発明はこれらに限定されるものではない。例えば種々の変更、改良、組み合わせ等が可能なことは、当業者に自明であろう。
【符号の説明】
【００５７】
ＶＤＤ，ＧＮＤ    電源配線、
ＶＤＤ          正極性電源配線、
ＧＮＤ          接地配線、
ＳＴＩ            素子分離領域、
ＰＷＣ，ＮＷＣ    ウェルコンタクト領域、
ＧＥ              ゲート電極、
ＰＧ            ｐ型ゲート電極、
ＮＧ            ｎ型ゲート電極、
ＧＤ              ゲート絶縁膜、
ＮＷ              ｎ型ウェル、
ＰＷ              ｐ型ウェル、  
ＮＷＣ            ｎウェルコンタクト領域、
ＰＷＣ            ｐウェルコンタクト領域、
ＩＮＮ            ｎ型反転層、
ＩＮＰ            ｐ型反転層、
ＡＲ              活性領域、
ｐｎ              ｐｎ接合、
ＳＣ              シリサイド層、
ＰＬＧ            導電性プラグ、
ＩＬＤ            層間絶縁膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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