(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成され、メモリセルを構成している第１トランジスタと、
前記基板上に形成され、ロジック回路又は前記メモリセルの周辺回路を構成している第２トランジスタと、
を備え、
前記基板のうち前記第１トランジスタのソース及びドレインとなる第１拡散層が形成されている領域の上面は、前記基板のうち前記第２トランジスタのソース及びドレインとなる第２拡散層が形成されている領域の上面よりも、上に位置しており、
前記第１トランジスタは、
第１ゲート電極と、
前記第１ゲート電極の側面に形成された第１オフセットスペーサ膜と、
前記第１オフセットスペーサ膜上に形成された第１サイドウォールと、
第１ＬＤＤ領域と、
を備え、
前記第２トランジスタは、
第２ゲート電極と、
前記第２ゲート電極の側面に形成された第２オフセットスペーサ膜と、
前記第２オフセットスペーサ膜上に形成された第２サイドウォールと、
第２ＬＤＤ領域と、
を備え、
前記第１オフセットスペーサ膜は、前記第１サイドウォールと前記基板の間にも形成されており、
前記第２オフセットスペーサ膜は、前記第２サイドウォールと前記基板の間には形成されておらず、
前記第１ＬＤＤ領域の下端は、前記第２ＬＤＤ領域の下端よりも高い位置にある半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１トランジスタは、前記第１拡散層の表面に第１シリサイド層を有しており、
前記第２トランジスタは、前記第２拡散層の表面に第２シリサイド層を有している半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第２シリサイド層の下面は、前記基板の厚さ方向において前記第１シリサイド層の下面よりも下に位置している半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記基板のうち前記第１拡散層が形成されている領域の上面は、前記第２拡散層が形成されている領域の上面よりも、２ｎｍ以上上に位置している半導体装置。
【請求項５】
基板の第１領域上に第１トランジスタの第１ゲート電極を形成し、前記基板の第２領域上に第２トランジスタの第２ゲート電極を形成する工程と、
前記基板上、前記第１ゲート電極の側面及び上面上、並びに前記第２ゲート電極の側面上及び上面上に、オフセットスペーサ膜を形成する工程と、
前記第１領域上において前記オフセットスペーサ膜をマスク膜で覆い、前記第２領域上において前記オフセットスペーサ膜を前記マスク膜で覆わない工程と、
前記マスク膜をマスクとして前記オフセットスペーサ膜を異方性エッチングすることにより、前記第１領域上の前記オフセットスペーサ膜を残し、前記第２ゲート電極の周囲に位置する前記オフセットスペーサ膜を除去し、かつ前記第２ゲート電極の側面に位置する前記オフセットスペーサ膜を残す工程と、
前記マスク膜を除去する工程と、
前記マスク膜を除去した後前記第１領域上の前記オフセットスペーサ膜を残したまま、前記第１ゲート電極、前記第１ゲート電極の側面に位置する前記オフセットスペーサ膜、前記第２ゲート電極、及び前記第２ゲート電極の側面に位置する前記オフセットスペーサ膜をマスクとして前記第１領域及び前記第２領域の双方にイオン注入することにより、前記第１トランジスタの第１ＬＤＤ（Lightly Doped Drain）領域及び前記第２トランジスタの第２ＬＤＤ領域を形成する工程と、
前記第１ゲート電極の側面に第１サイドウォールを形成すると共に、前記第２ゲート電極の側面に第２サイドウォールを形成する工程と、
前記第１ゲート電極、前記第１ゲート電極の側面に位置する前記オフセットスペーサ膜、前記第２ゲート電極、前記第２ゲート電極の側面に位置する前記オフセットスペーサ膜、前記第１サイドウォール、及び前記第２サイドウォールをマスクとしてイオン注入することにより、前記第１トランジスタのソース及びドレインとなる第１拡散層及び第２トランジスタのソース及びドレインとなる第２拡散層を形成する工程と、
を備える半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関し、特に、互いに特性が異なる２種類のトランジスタを有する半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置には、互いに特性が異なる２種類以上のトランジスタを有するものがある。例えばメモリとロジック回路の双方を一つの半導体チップに搭載した半導体装置は、メモリの読出・書込を行うためのトランジスタと、ロジック回路を構成するトランジスタを有している。前者のトランジスタはリーク電流が少ないことが求められており、後者のトランジスタは高速化と低消費電力化の両立が求められている。このような場合、２種類のトランジスタは、互いに構造が部分的に異なることがある。例えば特許文献１には、メモリ用のトランジスタと、ロジック回路用のトランジスタとで、サイドウォールの幅を異ならせることが記載されている。
【０００３】
なお、特許文献２、３には、オフセットスペーサ膜を２層構造にすることが記載されている。また特許文献４には、ＤＲＡＭのように微細化が求められるトランジスタのうち、ソースドレインとなる領域からオフセットスペーサ膜を除去した上で、その領域上にシリコン層をエピタキシャル成長させることが記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−６６３９１号公報
【特許文献２】特開２０１０−６７７８５号公報
【特許文献３】特開２０１０−１７１０８６号公報
【特許文献４】特開２０１１−３７１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記したように、リーク電流が少ないことが求められるトランジスタと、高速化と低消費電力化の両立が求められるトランジスタとを同一の基板上に形成することがある。一方、近年は半導体装置の微細化が進んでいる。このため、これら２種類のトランジスタのそれぞれに、十分な性能を持たせることが難しくなっている。
その他の課題と新規な特徴は、本発明書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
一実施の形態によれば、基板上には、第１トランジスタと第２トランジスタが形成されている。そして基板のうち第１トランジスタのソース及びドレインとなる第１拡散層が形成されている領域の上面は、基板のうち第２トランジスタのソース及びドレインとなる第２拡散層が形成されている領域の上面よりも、上に位置している。
【発明の効果】
【０００７】
前記一実施の形態によれば、リーク電流が少ないことが求められる第１トランジスタと、高速化と低消費電力化の両立が求められる第２トランジスタとを同一の基板上に形成することができ、かつこれら２種類のトランジスタのそれぞれに、十分な性能を持たせることができる。
【図面の簡単な説明】
【０００８】
【図１】（ａ）は第１の実施形態に係る半導体装置の構成を示す平面図であり、（ｂ）はＤＲＡＭ領域のレイアウトを示す平面図である。
【図２】半導体装置の断面図である。
【図３】第１トランジスタの構成を示す断面図である。
【図４】第２トランジスタの構成を示す断面図である。
【図５】本実施形態に係る半導体装置の製造方法を示す断面図である。
【図６】本実施形態に係る半導体装置の製造方法を示す断面図である。
【図７】本実施形態に係る半導体装置の製造方法を示す断面図である。
【図８】本実施形態に係る半導体装置の製造方法を示す断面図である。
【図９】本実施形態に係る半導体装置の製造方法を示す断面図である。
【図１０】本実施形態に係る半導体装置の製造方法を示す断面図である。
【図１１】変形例に係る半導体装置の断面図である。
【図１２】第２の実施形態に係る半導体装置の断面図である。
【発明を実施するための形態】
【０００９】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１０】
（第１の実施形態）
図１（ａ）は、第１の実施形態に係る半導体装置ＳＭの構成を示す平面図である。半導体装置ＳＭは、ロジック領域ＬＧＣ、ＤＲＡＭ領域ＤＲ、ＳＲＡＭ領域ＳＲ、及びＩ／Ｏ領域ＩＯを有している、ロジック領域ＬＧＣは、ロジック回路を有している。ＤＲＡＭ領域ＤＲは、ＤＲＡＭ（Dynamic Random Access Memory）を有している。ＳＲＡＭ領域ＳＲは、ＳＲＡＭ（Static Random Access Memory）を有している。Ｉ／Ｏ領域ＩＯは、Ｉ／Ｏ（Input/Output）回路を有している。半導体装置ＳＭの信号の入出力及び電源供給は、Ｉ／Ｏ回路を介して行われる。図１（ａ）に図示したＩ／Ｏ領域ＩＯは、半導体装置ＳＭの縁に沿って配置されており、ロジック領域ＬＧＣ、ＤＲＡＭ領域ＤＲ、及びＳＲＡＭ領域ＳＲを囲んでいる。ただし、半導体装置ＳＭのレイアウトがこのレイアウトに限定されるものでないことは勿論である。
【００１１】
なお、半導体装置ＳＭは、ＳＲＡＭ領域ＳＲを有していなくても良い。また半導体装置ＳＭは、抵抗形成領域ＲＥ（本図には図示せず）も有している。抵抗形成領域ＲＥは、抵抗素子ＲＥＳ（本図には図示せず）を有している。抵抗素子ＲＥＳは、例えばポリシリコン抵抗であり、素子分離膜上に形成されている。
【００１２】
図１（ｂ）は、ＤＲＡＭ領域ＤＲのレイアウトを示す平面図である。ＤＲＡＭ領域ＤＲは、複数のメモリセルアレイＤＲＳＬと、周辺回路ＣＲとを有している。メモリセルアレイＤＲＳＬは、詳細を後述するように、容量素子ＣＯＮ（本図には図示せず）、及び第１トランジスタＴＲ１（本図には図示せず）を有している。第１トランジスタＴＲ１は、容量素子ＣＯＮへの書き込み及び読み出しを行うためのトランジスタである。第１トランジスタＴＲ１は、リーク電流が少ないことが求められる。一方、図１（ａ）のロジック領域ＬＧＣの第２トランジスタＴＲ２（本図には図示せず）は、消費電力が少ないことが求められる。このため、第１トランジスタＴＲ１と第２トランジスタＴＲ２は、詳細を後述するように、部分的に異なる構造を有している。
【００１３】
図２は、半導体装置ＳＭの断面図である。半導体装置ＳＭは、ＤＲＡＭ領域ＤＲにメモリセルを有しており、ロジック領域ＬＧＣに第２トランジスタＴＲ２を有しており、抵抗形成領域ＲＥに抵抗素子ＲＥＳを有している。ＤＲＡＭ領域ＤＲのメモリセルは、容量素子ＣＯＮ及び第１トランジスタＴＲ１を有している。
【００１４】
詳細には、半導体装置ＳＭは、基板ＳＵＢを用いて形成されている。基板ＳＵＢは、例えばシリコン基板などの半導体基板である。基板ＳＵＢ上には、多層配線層が形成されている。この多層配線層は、層間絶縁膜ＩＮＳ１，ＩＮＳ２，ＩＮＳ３，ＩＮＳ４を有している。層間絶縁膜ＩＮＳ１は、基板ＳＵＢ上に形成されている。層間絶縁膜ＩＮＳ２，ＩＮＳ３，ＩＮＳ４は、層間絶縁膜ＩＮＳ１上に、この順に積層されている。
【００１５】
容量素子ＣＯＮは、情報を記憶するための素子であり、層間絶縁膜ＩＮＳ４に形成されたトレンチに埋め込まれている。詳細には、容量素子ＣＯＮは、下部電極ＥＬ１、容量膜ＣＩＮＳ、上部電極ＥＬ２、及び上部電極ＥＬ３を有している。下部電極ＥＬ１は、トレンチの底面及び側面に沿って形成されている。容量膜ＣＩＮＳは、下部電極ＥＬ１の上に、トレンチの底面及び側面に沿って形成されている。上部電極ＥＬ２は、容量膜ＣＩＮＳの上に、トレンチの底面及び側面に沿って形成されている。上部電極ＥＬ３は、上部電極ＥＬ２上に形成されており、トレンチの残りの部分を埋めている。下部電極ＥＬ１は、例えば窒化チタンである。容量膜ＣＩＮＳは、例えばジルコニウムオキサイドまたはタンタルオキサイドである。上部電極ＥＬ２は、例えば窒化チタンである。上部電極ＥＬ３は、例えばタングステンである。
【００１６】
第１トランジスタＴＲ１は、容量素子ＣＯＮへの書き込み、読み出しを行うためのトランジスタである。このため、第１トランジスタＴＲ１には、リーク電流が少ないことが求められる。詳細には、第１トランジスタＴＲ１は、第１ＬＤＤ（Lightly Doped Drain）層ＬＤ１、及び第１拡散層ＳＤ１を有している。第１拡散層ＳＤ１は、ソース及びドレインとなる拡散層である。ドレインとなる第１拡散層ＳＤ１は、コンタクトＣＮＴ２を介してビット線ＢＴに接続している。コンタクトＣＮＴ２は、層間絶縁膜ＩＮＳ１に埋め込まれている。ビット線ＢＴは、層間絶縁膜ＩＮＳ２上に形成されている。ビット線ＢＴは、一部が層間絶縁膜ＩＮＳ２に埋め込まれることにより、ビットコンタクトＢＴＣとなっている。ビットコンタクトＢＴＣは、コンタクトＣＮＴ２に接続している。またソースとなる第１拡散層ＳＤ１は、コンタクトＣＮＴ１及びビアＶＡ１を介して容量素子ＣＯＮの下部電極ＥＬ１に接続している。
【００１７】
第１トランジスタＴＲ１は、さらに、第１ゲート電極ＧＴ１、第１シリサイド層ＳＬＤ１、及び第３シリサイド層ＳＬＤ３を有している。第１シリサイド層ＳＬＤ１は、第１拡散層ＳＤ１の表層に形成されており、第３シリサイド層ＳＬＤ３は、第１ゲート電極ＧＴ１の表層に形成されている。なお、第１トランジスタＴＲ１の構造の詳細は、図３を用いて後述する。
【００１８】
第２トランジスタＴＲ２は、ロジック回路を構成するトランジスタである。このため、第２トランジスタＴＲ２には、消費電量が少ないことや高速で動作することなどが求められる。第２トランジスタＴＲ２は、第２ゲート電極ＧＴ２、第２ＬＤＤ層ＬＤ２、第２拡散層ＳＤ２、第２シリサイド層ＳＬＤ２、及び第４シリサイド層ＳＬＤ４を有している。第２ゲート電極ＧＴ２は、第１トランジスタＴＲ１の第１ゲート電極ＧＴ１と同一工程で形成されているため、第１ゲート電極ＧＴ１と同一の層構造を有している。本実施形態では、第２ゲート電極ＧＴ２及び第１ゲート電極ＧＴ１の少なくとも最上層は、ポリシリコン層により形成されている。ただし、第２ゲート電極ＧＴ２の幅は第１ゲート電極ＧＴ１の幅よりも小さい。第１ゲート電極ＧＴ１の幅は、例えば第２ゲート電極ＧＴ２の幅の１．２倍以上２倍以下である。第２ゲート電極ＧＴ２の幅は、例えば５０ｎｍ以下である。第２シリサイド層ＳＬＤ２は、第２拡散層ＳＤ２の表層に形成されており、第４シリサイド層ＳＬＤ４は、第２ゲート電極ＧＴ２の表層に形成されている。
【００１９】
第２拡散層ＳＤ２には、コンタクトＣＮＴ３の下端が接続している。コンタクトＣＮＴ３は、層間絶縁膜ＩＮＳ１に埋め込まれており、ビアＶＡ２を介してビアＶＡ３に接続している。ビアＶＡ２は、層間絶縁膜ＩＮＳ２，ＩＮＳ３を貫通している。ビアＶＡ３は、層間絶縁膜ＩＮＳ４に埋め込まれている。
【００２０】
基板ＳＵＢのうち第２拡散層ＳＤ２が形成されている部分の上面は、基板ＳＵＢのうち第１拡散層ＳＤ１が形成されている部分の上面よりも低い。これら２つの部分の高さの差は、例えば２ｎｍ以上である。またこれら２つの部分の高さの差は、１０ｎｍ以下であるのが好ましい。また、基板ＳＵＢの厚さ方向で見た場合、第２シリサイド層ＳＬＤ２の底面は、第１シリサイド層ＳＬＤ１の底面よりも下に位置している。なお、第２トランジスタＴＲ２の構造の詳細は、図４を用いて後述する。
【００２１】
基板ＳＵＢには素子分離膜ＳＴＩが埋め込まれている。素子分離膜ＳＴＩのうちＤＲＡＭ領域ＤＲとロジック領域ＬＧＣの間に位置する部分は、これら２つの領域を分離している。そして素子分離膜ＳＴＩのうちこれら２つの領域の間に位置する部分には、段差ＤＬが形成されている。また素子分離膜ＳＴＩのうち抵抗形成領域ＲＥに位置する部分の上には、抵抗素子ＲＥＳが形成されている。抵抗素子ＲＥＳは、ポリシリコン抵抗であり、シリサイドブロック膜ＳＢＬにより覆われている。シリサイドブロック膜ＳＢＬは、例えば酸化膜等の絶縁膜である。
【００２２】
図３は、第１トランジスタＴＲ１の構成を示す断面図である。第１トランジスタＴＲ１は、第１ゲート電極ＧＴ１、第１ＬＤＤ層ＬＤ１、第１拡散層ＳＤ１、第１シリサイド層ＳＬＤ１、及び第３シリサイド層ＳＬＤ３のほかに、第１ゲート絶縁膜ＧＩ１、第１オフセットスペーサ膜ＯＦＳ１、及び第１サイドウォールＳＷ１を有している。
【００２３】
第１ゲート絶縁膜ＧＩ１は、酸化シリコン膜であってもよいし、酸化シリコン膜よりも誘電率が高い高誘電率膜であってもよい。また、第１ゲート絶縁膜ＧＩ１は、これらの積層膜で構成されてもよい。第１ゲート絶縁膜ＧＩ１は、基板ＳＵＢと第１ゲート電極ＧＴ１の間に位置しており、基板ＳＵＢの表面に接するように形成されている。第１ゲート絶縁膜ＧＩ１の下部の基板ＳＵＢ内であって、一対の第１ＬＤＤ層ＬＤ１の間の領域はチャネル領域として作用する。第１オフセットスペーサ膜ＯＦＳ１は、第１ゲート電極ＧＴ１の側面に形成されている。第１サイドウォールＳＷ１は、第１オフセットスペーサ膜ＯＦＳ１の上に形成されている。詳細には、第１ゲート電極ＧＴ１の側面と、第１サイドウォールＳＷ１の第１サイドウォール絶縁膜ＳＷＬ１側の側面との間に、第１オフセットスペーサ膜ＯＦＳ１が形成されている。
【００２４】
第１オフセットスペーサ膜ＯＦＳ１は、第１サイドウォールＳＷ１と基板ＳＵＢの間にも形成されている。詳細には、第１オフセットスペーサ膜ＯＦＳ１は、第１ゲート電極ＧＴ１および第１ゲート絶縁膜ＧＩ１の側面上、及びその周囲に位置する基板ＳＵＢ上に連続して形成されている。詳細には、第１サイドウォールＳＷ１の下面と、基板ＳＵＢの表面との間に、第１オフセットスペーサ膜ＯＦＳ１が形成されている。第１サイドウォールＳＷ１の下面の下の部分において、第１オフセットスペーサ膜ＯＦＳ１は基板ＳＵＢの表面と実質的に接するように構成される。また、例えば、基板ＳＵＢの表面から基板ＳＵＢの内部に向かった深さ方向（Ｚ方向）において、第１サイドウォールＳＷ１の下面の下の部分における基板ＳＵＢの表面位置と、第１ゲート絶縁膜ＧＩ１が接する基板ＳＵＢの表面位置との差は、後述する第２トランジスタＴＲ２における対応する差よりも小さく構成される。第１サイドウォールＳＷ１の下面の下の部分における基板ＳＵＢの表面位置と、第１ゲート絶縁膜ＧＩ１が接する基板ＳＵＢの表面位置との差が小さい構成で、第１ＬＤＤ層ＬＤ１は第１シリサイド層ＳＬＤ１に接するので、第１トランジスタＴＲ1のデバイス特性を向上することができ、リーク電流低減にも寄与する。第１オフセットスペーサ膜ＯＦＳ１は、例えば酸化膜または窒化膜と酸化膜の積層により形成されている。第１オフセットスペーサ膜ＯＦＳ１の厚さは、例えば８０ｎｍ以上１５０ｎｍ以下である。そして第１サイドウォールＳＷ１は、第１オフセットスペーサ膜ＯＦＳ１の上に形成されている。第１サイドウォールＳＷ１は、第１サイドウォール絶縁膜ＳＷＬ１及び第２サイドウォール絶縁膜ＳＷＬ２をこの順に積層した膜である。第１サイドウォール絶縁膜ＳＷＬ１は、例えば酸化シリコン膜及び窒化シリコン膜の一方であり、第２サイドウォール絶縁膜ＳＷＬ２は、例えば酸化シリコン膜及び窒化シリコン膜の他方である。第１サイドウォール絶縁膜ＳＷＬ１は、第１オフセットスペーサ膜ＯＦＳ１に沿って形成されている。第２サイドウォール絶縁膜ＳＷＬ２は、第１サイドウォール絶縁膜ＳＷＬ１よりも厚く形成されている。
【００２５】
また第１サイドウォールＳＷ１の外面には、さらにシリサイドブロック膜ＳＢＬの一部が残っている。ここに位置するシリサイドブロック膜ＳＢＬの下端は、第１オフセットスペーサ膜ＯＦＳ１の端部上に位置している。第１オフセットスペーサ膜ＯＦＳ１の端部のうちシリサイドブロック膜ＳＢＬが接している部分は、第１サイドウォールＳＷ１によって覆われている部分より、薄くなっている。
【００２６】
そして、基板ＳＵＢのうち第１サイドウォールＳＷ１で覆われていない部分には、第１シリサイド層ＳＬＤ１が形成されている。第１シリサイド層ＳＬＤ１の上面は基板ＳＵＢの表面に位置しており、第１シリサイド層ＳＬＤ１の下面は、第１拡散層ＳＤ１内に位置している。第１シリサイド層ＳＬＤ１は、第１拡散層ＳＤ１を貫通していない。Ｚ方向において、第１ゲート絶縁膜ＧＩ１の下部の基板ＳＵＢの表面位置に対する第１シリサイド層ＳＬＤ１の底部の位置は、後述する第２トランジスタＴＲ２の第２ゲート絶縁膜ＧＩ２の下部の基板ＳＵＢの表面位置に対する第２シリサイド層ＳＬＤ２の底部の位置よりも浅く構成される。第１トランジスタＴＲ1のデバイス特性を向上することができ、リーク電流低減にも寄与する。
【００２７】
図４は、第２トランジスタＴＲ２の構成を示す断面図である。第２トランジスタＴＲ２は、第２ゲート電極ＧＴ２、第２ＬＤＤ層ＬＤ２、第２拡散層ＳＤ２、第２シリサイド層ＳＬＤ２、及び第４シリサイド層ＳＬＤ４のほかに、第２ゲート絶縁膜ＧＩ２、第２オフセットスペーサ膜ＯＦＳ２、及び第２サイドウォールＳＷ２を有している。第２ゲート電極ＧＴ２の幅は、第１ゲート電極ＧＴ１の幅よりも狭い。このため、第２トランジスタＴＲ２のチャネル長は、第１ゲート電極ＧＴ１のチャネル長よりも短くなっている。
【００２８】
第２ゲート絶縁膜ＧＩ２は、基板ＳＵＢと第２ゲート電極ＧＴ２の間に位置しており、基板ＳＵＢの表面上に形成されている。第２ゲート絶縁膜ＧＩ２の下部の基板ＳＵＢ内であって、一対の第２ＬＤＤ層ＬＤ２の間の領域はチャネル領域として作用する。第２ゲート絶縁膜ＧＩ２は、酸化シリコン膜であってもよいし、酸化シリコン膜よりも誘電率が高い高誘電率膜であってもよい。また、それらの積層膜で構成してもよい。第２ゲート絶縁膜ＧＩ２は、第１ゲート絶縁膜ＧＩ１と同一工程で形成されても良いし、第１ゲート絶縁膜ＧＩ１とは異なる工程で第１ゲート絶縁膜ＧＩ１とは異なる厚さに形成されてもよい。いずれの場合でも、図２に示した素子分離膜ＳＴＩの段差ＤＬは形成される。
【００２９】
第２オフセットスペーサ膜ＯＦＳ２は、第２ゲート電極ＧＴ２の側面に形成されている。第２オフセットスペーサ膜ＯＦＳ２は、例えば酸化膜または窒化膜と酸化膜の積層により形成されている。第２オフセットスペーサ膜ＯＦＳ２の厚さは、例えば８０ｎｍ以上１５０ｎｍ以下である。第２サイドウォールＳＷ２は、第２オフセットスペーサ膜ＯＦＳ２の側面に形成されている。第２サイドウォールＳＷ２の構造は、第１サイドウォールＳＷ１の構造と同様である。なお、第２オフセットスペーサ膜ＯＦＳ２は、第１オフセットスペーサ膜ＯＦＳ１とは異なり、第２サイドウォールＳＷ２と基板ＳＵＢの間には形成されていない。これに起因して、基板ＳＵＢのうち第２拡散層ＳＤ２が形成されている部分の上面は、基板ＳＵＢのうち第１拡散層ＳＤ１が形成されている部分の上面よりも低くなっている。
【００３０】
詳細には、第２オフセットスペーサ膜ＯＦＳ２は、第２ゲート電極ＧＴ２の側面にのみ形成されている。そして、第２サイドウォールＳＷ２の第１サイドウォール絶縁膜ＳＷＬ１は、第２オフセットスペーサ膜ＯＦＳ２及び基板ＳＵＢに沿って形成されている。第２ゲート電極ＧＴ２の側面と、第２サイドウォールＳＷ２の第１サイドウォール絶縁膜ＳＷＬ１側の側面との間に、第２オフセットスペーサ膜ＯＦＳ２が形成され、第２サイドウォールＳＷ２の下面の下の部分には、第２オフセットスペーサ膜ＯＦＳ２が形成されていない。第２サイドウォールＳＷ２の下面は、Ｚ方向において、第２ゲート絶縁膜ＧＩ２が接する基板ＳＵＢの表面位置および第２オフセットスペーサ膜ＯＦＳ２の下面よりも深い位置に構成される。Ｚ方向において、第２サイドウォールＳＷ２の下面の位置と、第２ゲート絶縁膜ＧＩ２が接する基板ＳＵＢの表面位置との差は、第１サイドウォールＳＷ１の下面の下の部分における基板ＳＵＢの表面位置と、第２ゲート絶縁膜ＧＩ２が接する基板ＳＵＢの表面位置との差よりも大きく構成される。ＤＲＡＭ領域ＤＲの複数の第１トランジスタＴＲ１は規則的に配置されるのに比べ、ロジック領域ＬＧＣの複数の第２トランジスタＴＲ２はランダムに配置されるので、オフセットスペーサ膜の製膜においてロジック領域ＬＧＣでは第２オフセットスペーサ膜ＯＦＳ２の膜厚のバラツキが大きい。第２オフセットスペーサ膜ＯＦＳ２を、第２ゲート電極ＧＴ２の側面にのみ残すように形成することにより、ロジック領域ＬＧＣにおける第２オフセットスペーサ膜ＯＦＳ２の膜厚のバラツキの影響を低減でき、第２トランジスタＴＲ２のデバイス特性を向上することができ、高速化に寄与する。
【００３１】
基板ＳＵＢの厚さ方向（Ｚ方向）で見た場合、第１シリサイド層ＳＬＤ１の上端は、ゲート電極ＧＴ１の下端に同じ深さに位置するが、第２シリサイド層ＳＬＤ２の上端は、ゲート電極ＧＴ２の下端よりも下に位置している。Ｚ方向において、第２シリサイド層ＳＬＤ２の上端は、第１シリサイド層ＳＬＤ１の上端よりも、基板ＳＵＢ内部側に深い位置に構成される。Ｚ方向において、第１ゲート絶縁膜ＧＩ１の下部の基板ＳＵＢの表面位置に対する第１シリサイド層ＳＬＤ１の底部の位置は、第２トランジスタＴＲ２の第２ゲート絶縁膜ＧＩ２の下部の基板ＳＵＢの表面位置に対する第２シリサイド層ＳＬＤ２の底部の位置よりも浅く構成される。
【００３２】
図５〜図１０は、本実施形態に係る半導体装置の製造方法を示す断面図である。まず図５（ａ）に示すように、基板ＳＵＢに素子分離膜ＳＴＩを形成する。次いで、基板ＳＵＢ上に、第１ゲート絶縁膜ＧＩ１及び第２ゲート絶縁膜ＧＩ２を形成する。第１ゲート絶縁膜ＧＩ１及び第２ゲート絶縁膜ＧＩ２は、同一工程で形成されても良いし、マルチオキサイド法により、第１ゲート絶縁膜ＧＩ１が第２ゲート絶縁膜ＧＩ２よりも厚く形成されても良い。次いで、第１ゲート絶縁膜ＧＩ１上、第２ゲート絶縁膜ＧＩ２上、及び素子分離膜ＳＴＩ上に、第１ゲート電極ＧＴ１及び第２ゲート電極ＧＴ２となる導電膜を形成する。次いで、この導電膜を選択的に除去する。これにより、第１ゲート電極ＧＴ１及び第２ゲート電極ＧＴ２が形成される。またこの工程により、抵抗素子ＲＥＳも形成される。抵抗素子ＲＥＳはポリシリコン層である。このポリシリコン層は、第１ゲート電極ＧＴ１及び第２ゲート電極ＧＴ２を構成するポリシリコン層と同一工程で形成されたものである。
【００３３】
次いで、図５（ｂ）に示すように、基板ＳＵＢ上、素子分離膜ＳＴＩ上、第１ゲート電極ＧＴ１の側面及び上面上、第２ゲート電極ＧＴ２の側面及び上面上、並びに抵抗素子ＲＥＳの側面及び上面上に、例えば熱ＣＶＤ法またはＡＬＤ法を用いて、オフセットスペーサ膜ＯＦＳを形成する。
【００３４】
次いで図６（ａ）に示すように、オフセットスペーサ膜ＯＦＳのうちＤＲＡＭ領域ＤＲに位置する部分を、第１レジスト膜ＰＲ１で覆う。次いで、第１レジスト膜ＰＲ１をマスクとしてオフセットスペーサ膜ＯＦＳを異方性エッチングする。これにより、オフセットスペーサ膜ＯＦＳのうち、ロジック領域ＬＧＣに位置する基板ＳＵＢ上及び素子分離膜ＳＴＩ上に位置する部分、抵抗形成領域ＲＥの素子分離膜ＳＴＩ上に位置する部分、第２ゲート電極ＧＴ２上に位置する部分、並びに抵抗素子ＲＥＳ上に位置する部分が除去される。このようにして、第１オフセットスペーサ膜ＯＦＳ１及び第２オフセットスペーサ膜ＯＦＳ２が形成される。また抵抗素子ＲＥＳの側面も、オフセットスペーサ膜ＯＦＳで覆われる。
【００３５】
またこのエッチングにより、素子分離膜ＳＴＩのうちＤＲＡＭ領域ＤＲとロジック領域ＬＧＣの境界に位置する部分には段差ＤＬが形成される。また、基板ＳＵＢの上面のうちロジック領域ＬＧＣに位置する部分は、基板ＳＵＢの上面のうちＤＲＡＭ領域ＤＲに位置する部分よりも低くなる。また、抵抗形成領域ＲＥに位置する素子分離膜ＳＴＩの上面のうち抵抗素子ＲＥＳで覆われていない部分は、抵抗素子ＲＥＳで覆われている部分よりも低くなる。Ｚ方向において、第１ゲート電極ＧＴ１、第２ゲート電極ＧＴ２、第１オフセットスペーサ膜ＯＦＳ１及び第２オフセットスペーサ膜ＯＦＳ２で覆われていない基板ＳＵＢの部分の表面位置は、第１ゲート電極ＧＴ１、第２ゲート電極ＧＴ２、第１オフセットスペーサ膜ＯＦＳ１及び第２オフセットスペーサ膜ＯＦＳ２で覆われた基板ＳＵＢの部分に表面位置より低く(基板ＳＵＢ側に)構成される。
【００３６】
なおこの工程において、ＤＲＡＭ領域ＤＲに位置する基板ＳＵＢは、第１レジスト膜ＰＲ１によって保護されているためエッチングされない。このため、ＤＲＡＭ領域ＤＲに位置する基板ＳＵＢは、エッチングによるダメージを受けず、結晶性が良いままである。これにより、第１トランジスタＴＲ１のリーク電流は小さくなる。
【００３７】
その後、図６（ｂ）に示すように、第１レジスト膜ＰＲ１を除去する。
【００３８】
次いで図７（ａ）に示すように、第１オフセットスペーサ膜ＯＦＳ１の側壁、第２オフセットスペーサ膜ＯＦＳ２、素子分離膜ＳＴＩ、第１ゲート電極ＧＴ１、及び第２ゲート電極ＧＴ２をマスクとして、基板ＳＵＢに不純物をイオン注入する。これにより、第１ＬＤＤ層ＬＤ１及び第２ＬＤＤ層ＬＤ２が形成される。
【００３９】
上記したように、オフセットスペーサ膜ＯＦＳを異方性エッチングする工程において、
ＤＲＡＭ領域ＤＲに位置する基板ＳＵＢは、第１レジスト膜ＰＲ１によって保護されているため、シリコンがエッチングされず段差がない。このため、第１ＬＤＤ層ＬＤ１を形成するためのイオン注入において、注入されたイオンが第１ゲート電極ＧＴ１の下方に回りこむことが抑制される。これにより、第１トランジスタＴＲ１のリーク電流は小さくなる。  
【００４０】
次いで図７（ｂ）に示すように、基板ＳＵＢ上、素子分離膜ＳＴＩ上、第１オフセットスペーサ膜ＯＦＳ１上、第２オフセットスペーサ膜ＯＦＳ２上、オフセットスペーサ膜ＯＦＳ上を含む全面上に、第１サイドウォール絶縁膜ＳＷＬ１及び第２サイドウォール絶縁膜ＳＷＬ２を、この順に形成する。第１サイドウォール絶縁膜ＳＷＬ１及び第２サイドウォール絶縁膜ＳＷＬ２は、例えば熱ＣＶＤ法またはＡＬＤ法により形成される。
【００４１】
次いで図８（ａ）に示すように、第１サイドウォール絶縁膜ＳＷＬ１及び第２サイドウォール絶縁膜ＳＷＬ２を、異方性エッチングを用いてエッチバックする。これにより、第１サイドウォールＳＷ１及び第２サイドウォールＳＷ２が形成される。また、抵抗素子ＲＥＳの側壁にもサイドウォールＳＷが形成される。
【００４２】
次いで図８（ｂ）に示すように、第１サイドウォールＳＷ１、第２サイドウォールＳＷ２、第１ゲート電極ＧＴ１、第２ゲート電極ＧＴ２、及び素子分離膜ＳＴＩをマスクとして、基板ＳＵＢにイオン注入を行う。これにより、第１拡散層ＳＤ１及び第２拡散層ＳＤ２が形成される。
【００４３】
この工程において、ＤＲＡＭ領域ＤＲに位置する基板ＳＵＢは、第１オフセットスペーサーがあるため、エッチングされない。このため、ＤＲＡＭ領域ＤＲに位置する基板ＳＵＢは、エッチングによるダメージを受けず、結晶性が良いままである。これにより、第１トランジスタＴＲ１のリーク電流は小さくなる。
【００４４】
上記したように、サイドウォール膜を異方性エッチングする工程において、基板ＳＵＢがエッチングされず段差がないため、第１拡散層ＳＤ１を形成するためのイオン注入において、注入されたイオンが第１ゲート電極ＧＴ１の下方に回りこむことが抑制される。これにより、第１トランジスタＴＲ１のリーク電流は小さくなる。
【００４５】
次いで図９（ａ）に示すように、第１ゲート電極ＧＴ１上、第２ゲート電極ＧＴ２上、抵抗素子ＲＥＳ上、第１サイドウォールＳＷ１上、第２サイドウォールＳＷ２上、及びサイドウォールＳＷ上を含む全面上に、シリサイドブロック膜ＳＢＬを形成する。シリサイドブロック膜ＳＢＬは、例えば熱ＣＶＤ法またはＡＬＤ法により形成される。
【００４６】
次いで図９（ｂ）に示すように、シリサイドブロック膜ＳＢＬのうち残されるべき領域、すなわちシリサイドを形成すべきでない領域（例えば抵抗素子ＲＥＳ）を、第２レジスト膜ＰＲ２で覆う。次いで、第２レジスト膜ＰＲ２をマスクとして、シリサイドブロック膜ＳＢＬをエッチングする。これにより、シリサイドブロック膜ＳＢＬのうち第２レジスト膜ＰＲ２で覆われていない領域は、除去される。なお、シリサイドブロック膜ＳＢＬのうち第１サイドウォールＳＷ１上に位置する部分及び第２サイドウォールＳＷ２上に位置する部分は、一部が残る。
【００４７】
次いで図１０（ａ）に示すように、第２レジスト膜ＰＲ２を除去する。
【００４８】
次いで、図１０（ｂ）に示すように、シリサイドとなるべき金属膜（例えばＮｉ）を成膜し、熱処理を行う。これにより、第１シリサイド層ＳＬＤ１、第２シリサイド層ＳＬＤ２、第３シリサイド層ＳＬＤ３、及び第４シリサイド層ＳＬＤ４が形成される。その後、シリサイド化されずに残っている金属膜を除去する。
【００４９】
次いで、層間絶縁膜ＩＮＳ１を形成し、さらに、層間絶縁膜ＩＮＳ１に接続孔を形成する。次いでこの接続孔内に導電膜を埋め込む。これにより、コンタクトＣＮＴ１、コンタクトＣＮＴ２、及びコンタクトＣＮＴ３が形成される。
【００５０】
その後、層間絶縁膜ＩＮＳ２、ビット線ＢＴ、層間絶縁膜ＩＮＳ３、並びにビアＶＡ１及びビアＶＡ２を、この順に形成する。次いで、層間絶縁膜ＩＮＳ３上及びビアＶＡ１，ＶＡ２上に、層間絶縁膜ＩＮＳ４を形成する。次いで層間絶縁膜ＩＮＳ４上に、容量素子ＣＯＮを埋め込むためのトレンチを形成する。次いでこのトレンチ内及び層間絶縁膜ＩＮＳ４上に、下部電極ＥＬ１、容量膜ＣＩＮＳ、上部電極ＥＬ２、及び上部電極ＥＬ３をこの順に形成する。次いで、層間絶縁膜ＩＮＳ４上に位置する下部電極ＥＬ１、容量膜ＣＩＮＳ、上部電極ＥＬ２、及び上部電極ＥＬ３を除去する。これにより、容量素子ＣＯＮが形成される。次いで層間絶縁膜ＩＮＳ４に、ビアＶＡ３を埋め込む。
【００５１】
なお本実施形態において、第１サイドウォールＳＷ１、第２サイドウォールＳＷ２は単層構造であっても良い。
【００５２】
また、図１１に示すように、第１シリサイド層ＳＬＤ１及び第３シリサイド層ＳＬＤ３は形成されなくても良い。この場合、図９（ｂ）に示す工程において、ＤＲＡＭ領域ＤＲも第２レジスト膜ＰＲ２で覆われる。このため、ＤＲＡＭ領域ＤＲにはシリサイドブロック膜ＳＢＬが残る。
【００５３】
次に、本実施形態の作用及び効果について説明する。本実施形態によれば、オフセットスペーサ膜ＯＦＳを部分的に除去して第１オフセットスペーサ膜ＯＦＳ１及び第２オフセットスペーサ膜ＯＦＳ２を形成するとき、ＤＲＡＭ領域ＤＲに位置する基板ＳＵＢを第１レジスト膜ＰＲ１で覆っている。このため、ＤＲＡＭ領域ＤＲに位置する基板ＳＵＢは、オフセットスペーサ膜ＯＦＳを部分的に除去する際にエッチングされず、ダメージを受けない。その結果、ロジック領域ＬＧＣに位置する基板ＳＵＢは、ＤＲＡＭ領域ＤＲに位置する基板ＳＵＢよりも下に位置する。そして、ＤＲＡＭ領域ＤＲに位置する基板ＳＵＢは、エッチングによるダメージを受けず、結晶性が良いままである。これにより、第１トランジスタＴＲ１のリーク電流は小さくなる。また、第１ＬＤＤ層ＬＤ１を形成するためのイオン注入において、注入されたイオンが第１ゲート電極ＧＴ１の下方に回りこむことが抑制される。これにより、第１トランジスタＴＲ１のリーク電流はさらに小さくなる。
【００５４】
また本実施形態では、第１トランジスタＴＲ１の第１拡散層ＳＤ１に第１シリサイド層ＳＬＤ１が形成されている。第１シリサイド層ＳＬＤ１が形成された場合、コンタクトＣＮＴ１と第１拡散層ＳＤ１のコンタクト抵抗を低くすることができる。一方、第１シリサイド層ＳＬＤ１を形成すると、リーク電流が発生することを抑制するために、第１拡散層ＳＤ１を深くする必要がある。第１拡散層ＳＤ１が深くなると、第１拡散層ＳＤ１を形成するために注入されたイオンが第１ゲート電極ＧＴ１の下方に回り込みやすくなる。本実施形態では、この回り込みを抑制できるため、第１トランジスタＴＲ１の第１拡散層ＳＤ１に第１シリサイド層ＳＬＤ１を形成することができる。
【００５５】
（第２の実施形態）
図１２は、第２の実施形態に係る半導体装置ＳＭの構成を示す断面図であり、第１の実施形態における図２に対応している。本実施形態に係る半導体装置ＳＭは、周辺回路ＣＲを構成する第３トランジスタＴＲ３が、第２トランジスタＴＲ２と同様の構造を有している点を除いて、第１の実施形態に係る半導体装置ＳＭと同様である。
【００５６】
詳細には、第３トランジスタＴＲ３は、ソース及びドレインとなる第２拡散層ＳＤ２を有している。ドレインとなる第２拡散層ＳＤ２は、コンタクトＣＮＴ５及びビアＶＡ４を介して、ビアＶＡ５に接続している。ソースとなる第２拡散層ＳＤ２は、コンタクトＣＮＴ４を介してビット線ＢＴに接続している。なお、コンタクトＣＮＴ４，ＣＮＴ５は層間絶縁膜ＩＮＳ１に埋め込まれており、ビアＶＡ４は層間絶縁膜ＩＮＳ３，ＩＮＳ２を貫通している。またビアＶＡ５は、層間絶縁膜ＩＮＳ４に埋め込まれている。
【００５７】
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。
【００５８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。たとえば、上記した実施の形態において、第１トランジスタＴＲ１はＤＲＡＭのメモリセルを構成する場合を説明したが、これに限定されるものでなく、他のメモリに適用できるのは勿論である。また、メモリに限らずリーク電流を低減する回路に適用できる。特に、トランジスタが規則的に配置される回路に有効である。また、特許文献１で示すようなメモリ用のトランジスタと、ロジック回路用のトランジスタとで、サイドウォールの幅を変える技術と併せて用いることにより、更に良好なトランジスタ特性を得ることが出来る。この場合、第２トランジスタＴＲ２の第２サイドウォールＳＷ２は、第１トランジスタＴＲ１の第１サイドウォールＳＷ１よりも狭くなる。
【符号の説明】
【００５９】
ＥＬ１ 下部電極
ＥＬ２ 上部電極
ＥＬ３ 上部電極
ＢＴ ビット線
ＢＴＣ ビットコンタクト
ＣＩＮＳ 容量膜
ＣＮＴ１ コンタクト
ＣＮＴ２ コンタクト
ＣＮＴ３ コンタクト
ＣＮＴ４ コンタクト
ＣＮＴ５ コンタクト
ＣＯＮ 容量素子
ＣＲ 周辺回路
ＤＬ 段差
ＤＲ ＤＲＡＭ領域
ＤＲＳＬ メモリセルアレイ
ＧＩ１ 第１ゲート絶縁膜
ＧＩ２ 第２ゲート絶縁膜
ＧＴ１ 第１ゲート電極
ＧＴ２ 第２ゲート電極
ＩＯ Ｉ／Ｏ領域
ＩＮＳ１ 層間絶縁膜
ＩＮＳ２ 層間絶縁膜
ＩＮＳ３ 層間絶縁膜
ＩＮＳ４ 層間絶縁膜
ＬＤ１ 第１ＬＤＤ層
ＬＤ２ 第２ＬＤＤ層
ＬＧＣ ロジック領域
ＯＦＳ オフセットスペーサ膜
ＯＦＳ１ 第１オフセットスペーサ膜
ＯＦＳ２ 第２オフセットスペーサ膜
ＰＲ１ 第１レジスト膜
ＰＲ２ 第２レジスト膜
ＲＥ 抵抗形成領域
ＲＥＳ 抵抗素子
ＳＢＬ シリサイドブロック膜
ＳＤ１ 第１拡散層
ＳＤ２ 第２拡散層
ＳＬＤ１ 第１シリサイド層
ＳＬＤ２ 第２シリサイド層
ＳＬＤ３ 第３シリサイド層
ＳＬＤ４ 第４シリサイド層
ＳＭ 半導体装置
ＳＲ ＳＲＡＭ領域
ＳＴＩ 素子分離膜
ＳＵＢ 基板
ＳＷ サイドウォール
ＳＷ１ 第１サイドウォール
ＳＷ２ 第２サイドウォール
ＳＷＬ１ 第１サイドウォール絶縁膜
ＳＷＬ２ 第２サイドウォール絶縁膜
ＴＲ１ 第１トランジスタ
ＴＲ２ 第２トランジスタ
ＴＲ３ 第３トランジスタ
ＶＡ１ ビア
ＶＡ２ ビア
ＶＡ３ ビア
ＶＡ４ ビア
ＶＡ５ ビア
【図１】
0005927017.tif 000002
【図２】
0005927017.tif 000003
【図３】
0005927017.tif 000004
【図４】
0005927017.tif 000005
【図５】
0005927017.tif 000006
【図６】
0005927017.tif 000007
【図７】
0005927017.tif 000008
【図８】
0005927017.tif 000009
【図９】
0005927017.tif 000010
【図１０】
0005927017.tif 000011
【図１１】
0005927017.tif 000012
【図１２】
0005927017.tif 000013