(57)【特許請求の範囲】
【請求項１】
スイッチングレギュレータのスイッチングトランジスタを制御する制御回路であって、
前記スイッチングレギュレータの出力信号に応じたフィードバック電圧をしきい値電圧と比較し、比較結果に応じたパルス変調信号を生成するヒステリシスコンパレータであって、前記しきい値電圧は、所定の基準電圧および前記パルス変調信号に応じたヒステリシスを有している、ヒステリシスコンパレータと、
前記パルス変調信号にもとづき、前記スイッチングトランジスタを駆動するドライバと、
所定の周波数を有する基準クロック信号と、前記パルス変調信号に応じたパルス信号との位相差に応じた位相差信号を生成する位相比較器と、
前記位相差信号をフィルタリングし、制御電圧を生成するループフィルタと、
を備え、
前記ヒステリシスコンパレータは、その応答速度が前記制御電圧に応じて制御可能に構成されることを特徴とする制御回路。
【請求項２】
前記ヒステリシスコンパレータは、
その第１入力端子に前記フィードバック電圧が入力され、その第２入力端子に前記基準電圧が入力されたコンパレータと、
（１）前記パルス変調信号と反対の論理レベルを有するフィードバックパルス信号を前記コンパレータの前記第２入力端子にフィードバックし、もしくは（２）前記パルス変調信号と同じ論理レベルを有するフィードバックパルス信号を前記コンパレータの前記第１入力端子にフィードバックするフィードバック回路と、
を含み、
前記コンパレータの応答速度が前記制御電圧に応じて可変であることを特徴とする請求項１に記載の制御回路。
【請求項３】
前記コンパレータのバイアス電流が、前記制御電圧に応じて可変であることを特徴とする請求項２に記載の制御回路。
【請求項４】
前記コンパレータは、差動増幅器、出力段、前記差動増幅器にバイアス電流を供給する第１バイアス電流源、前記出力段にバイアス電流を供給する第２バイアス電流源を含み、
前記第１バイアス電流源および前記第２バイアス電流源が生成するバイアス電流が前記制御電圧に応じて可変であることを特徴とする請求項３に記載の制御回路。
【請求項５】
前記ヒステリシスコンパレータは、前記しきい値電圧の遷移速度が、前記制御電圧に応じて可変であることを特徴とする請求項１に記載の制御回路。
【請求項６】
前記ヒステリシスコンパレータは、
その第１入力端子に前記フィードバック電圧が入力され、その第２入力端子に前記基準電圧が入力されたコンパレータと、
（１）前記パルス変調信号と反対の論理レベルを有するフィードバックパルス信号を前記コンパレータの前記第２入力端子にフィードバックし、もしくは（２）前記パルス変調信号と同じ論理レベルを有するフィードバックパルス信号を前記コンパレータの前記第１入力端子にフィードバックするフィードバック回路と、
を含み、
前記フィードバック回路の時定数が、前記制御電圧に応じて可変であることを特徴とする請求項５に記載の制御回路。
【請求項７】
前記フィードバック回路は、直列に接続された抵抗およびキャパシタを含み、前記抵抗の抵抗値が、前記制御電圧に応じて可変であることを特徴とする請求項６に記載の制御回路。
【請求項８】
前記フィードバック回路は、直列に接続された抵抗およびキャパシタを含み、前記キャパシタの容量値が、前記制御電圧に応じて可変であることを特徴とする請求項６に記載の制御回路。
【請求項９】
前記フィードバック回路は、直列に接続された抵抗、キャパシタおよび遅延回路を含み、前記遅延回路の遅延量が、前記制御電圧に応じて可変であることを特徴とする請求項６に記載の制御回路。
【請求項１０】
前記フィードバック回路は、直列に接続された、前記パルス変調信号を反転するインバータ、抵抗、キャパシタを含み、前記インバータの遅延量が、前記制御電圧に応じて可変であることを特徴とする請求項６に記載の制御回路。
【請求項１１】
請求項１から１０のいずれかに記載の制御回路を備えることを特徴とするスイッチングレギュレータ。
【請求項１２】
請求項１１に記載のスイッチングレギュレータを備えることを特徴とする電子機器。
【請求項１３】
スイッチングレギュレータのスイッチングトランジスタを制御する制御方法であって、
ヒステリシスコンパレータを用いて、前記スイッチングレギュレータの出力信号に応じたフィードバック電圧をしきい値電圧と比較し、パルス変調信号を生成するステップであって、前記しきい値電圧は、所定の基準電圧および前記パルス変調信号に応じたヒステリシスを有するステップと、
前記パルス変調信号にもとづき、前記スイッチングトランジスタを駆動するステップと、
所定の周波数を有する基準クロック信号と、前記パルス変調信号に応じたパルス信号との位相差に応じた位相差信号を生成するステップと、
前記位相差信号をフィルタリングし、制御電圧を生成するステップと、
フィードバックにより、前記制御電圧に応じて前記ヒステリシスコンパレータの応答速度を制御するステップと、
を備えることを特徴とする方法。
【請求項１４】
前記ヒステリシスコンパレータは、
その第１入力端子に前記フィードバック電圧が入力され、その第２入力端子に前記基準電圧が入力されたコンパレータと、
（１）前記パルス変調信号と反対の論理レベルを有するフィードバックパルス信号を前記コンパレータの前記第２入力端子にフィードバックし、もしくは（２）前記パルス変調信号と同じ論理レベルを有するフィードバックパルス信号を前記コンパレータの前記第１入力端子にフィードバックするフィードバック回路と、
を含み、
前記ヒステリシスコンパレータの応答速度を制御するステップは、前記ヒステリシスコンパレータのバイアス電流を、前記制御電圧に応じて制御することを特徴とする請求項１３に記載の方法。
【請求項１５】
前記ヒステリシスコンパレータは、
その第１入力端子に前記フィードバック電圧が入力され、その第２入力端子に前記基準電圧が入力されたコンパレータと、
（１）前記パルス変調信号と反対の論理レベルを有するフィードバックパルス信号を前記コンパレータの前記第２入力端子にフィードバックし、もしくは（２）前記パルス変調信号と同じ論理レベルを有するフィードバックパルス信号を前記コンパレータの前記第１入力端子にフィードバックするフィードバック回路と、
を含み、
前記ヒステリシスコンパレータの応答速度を制御するステップは、前記フィードバック回路の時定数を、前記制御電圧に応じて制御することを特徴とする請求項１３に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチングレギュレータに関する。
【背景技術】
【０００２】
近年の携帯電話、ＰＤＡ（Personal Digital Assistants）等の電子機器には、電池電圧よりも高い、あるいは低い電源電圧を必要とするデバイスが搭載される。このようなデバイスに適切な電源電圧を供給するために、昇圧、降圧、もしくは昇降圧型のスイッチングレギュレータが利用される。
【０００３】
スイッチングレギュレータの制御方式として、ヒステリシス制御が知られている。ヒステリシス制御は、誤差増幅器を利用した電圧モードや電流モードの制御方式に比べて、負荷応答性に優れる。一方、ヒステリシス制御のスイッチングレギュレータは、負荷電流や入力電圧に応じて、スイッチング周波数が変動する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−３０４２９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
スイッチングレギュレータは、そのスイッチングにともなう電磁波を放射する。したがって、スイッチングレギュレータを搭載する電子機器では、ＥＭＩ（Electro Magnetic Interference）対策が要求される。ここでヒステリシス制御のスイッチングレギュレータを利用すると、スイッチング周波数が変動するため、ＥＭＩ対策が施しにくいという問題がある。
【０００６】
本発明はこうした課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、ヒステリシス制御のスイッチングレギュレータの周波数の安定化にある。
【課題を解決するための手段】
【０００７】
本発明のある態様は、スイッチングレギュレータのスイッチングトランジスタを制御する制御回路に関する。この制御回路は、スイッチングレギュレータの出力信号に応じたフィードバック電圧を、所定の基準電圧および本ヒステリシスコンパレータの出力信号に応じたヒステリシスを有するしきい値電圧と比較するヒステリシスコンパレータと、ヒステリシスコンパレータから出力されるパルス変調信号にもとづき、スイッチングトランジスタを駆動するドライバと、所定の周波数を有する基準クロック信号と、パルス変調信号に応じたパルス信号との位相差に応じた位相差信号を生成する位相比較器と、位相差信号をフィルタリングし、制御電圧を生成するループフィルタと、を備える。ヒステリシスコンパレータは、その応答速度が制御電圧に応じて制御可能に構成される。
【０００８】
ヒステリシスコンパレータの応答速度を変化させると、その出力であるパルス変調信号の周波数を変化させることができる。この態様によれば、パルス変調信号の周波数が、基準クロック信号の周波数と一致するようにフィードバックがかかるため、スイッチングトランジスタのスイッチング周波数の長期的な変動を抑制することができる。
【０００９】
ヒステリシスコンパレータは、その第１入力端子にフィードバック電圧が入力され、その第２入力端子に基準電圧が入力されたコンパレータと、（１）パルス変調信号と反対の論理レベルを有するフィードバックパルス信号をコンパレータの第２入力端子にフィードバックし、もしくは（２）パルス変調信号と同じ論理レベルを有するフィードバックパルス信号をコンパレータの第１入力端子にフィードバックするフィードバック回路と、を含んでもよい。
【００１０】
コンパレータのバイアス電流は、制御電圧に応じて可変であってもよい。
コンパレータのバイアス電流を変化させることで、コンパレータの応答速度を制御でき、その結果、ヒステリシスコンパレータ全体の応答速度を制御できる。
【００１１】
またフィードバック回路の時定数は、制御電圧に応じて可変であってもよい。
フィードバック回路の時定数、すなわち伝搬遅延を変化させることで、しきい値電圧の遷移速度を制御でき、その結果ヒステリシスコンパレータ全体の応答速度を制御できる。
【００１２】
フィードバック回路は、直列に接続された抵抗およびキャパシタを含み、抵抗の抵抗値が、制御電圧に応じて可変であってもよい。
【００１３】
フィードバック回路は、直列に接続された抵抗およびキャパシタを含み、キャパシタの容量値が、制御電圧に応じて可変であってもよい。
【００１４】
フィードバック回路は、直列に接続された抵抗、キャパシタおよび遅延回路を含み、遅延回路の遅延量が、制御電圧に応じて可変であってもよい。
【００１５】
フィードバック回路は、直列に接続された、パルス変調信号を反転するインバータ、抵抗、キャパシタを含み、インバータの遅延量が、制御電圧に応じて可変であってもよい。
【００１６】
本発明のさらに別の態様は、電源装置である。この装置は、上述のいずれかの態様の制御回路を備える。
【００１７】
本発明のさらに別の態様は、電子機器である。この電子機器は、上述の電源装置を備える。
【００１８】
なお、以上の構成要素の任意の組み合わせや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１９】
本発明のある態様によれば、ヒステリシス制御のスイッチングレギュレータの周波数を安定化できる。
【図面の簡単な説明】
【００２０】
【図１】実施の形態に係るスイッチングレギュレータを備える電子機器の構成を示す回路図である。
【図２】図２（ａ）、（ｂ）は、ヒステリシスコンパレータの構成例を示す回路図である。
【図３】コンパレータの構成例を示す回路図である。
【図４】図４（ａ）〜（ｄ）は、フィードバック回路の時定数が可変に構成されるヒステリシスコンパレータの構成例を示す回路図である。
【図５】実施の形態に係るスイッチングレギュレータの動作を示す波形図である。
【発明を実施するための形態】
【００２１】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２２】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【００２３】
図１は、実施の形態に係るスイッチングレギュレータ（電源装置）４を備える電子機器１の構成を示す回路図である。
【００２４】
スイッチングレギュレータ４は、携帯電話端末、デジタルカメラ、デジタルビデオカメラ、携帯オーディオプレイヤなどの電子機器１に、ＤＳＰ（Digital Signal Processor）、液晶ドライバ、オーディオ回路をはじめとする負荷２とともに搭載される。
スイッチングレギュレータ４は、電源電圧（入力電圧）ＶＤＤを受け、それを降圧して安定化された出力電圧ＶＯＵＴを生成し、負荷２に供給する。電源電圧ＶＤＤは、電池もしくは外部電源から供給される。
【００２５】
スイッチングレギュレータ４は、制御回路１００、インダクタＬ１、出力キャパシタＣｏを備える。スイッチングトランジスタＭ１および同期整流用トランジスタＭ２は制御回路１００に内蔵される場合を示すが、これらは制御回路１００の外部に設けられたディスクリート素子であってもよい。
【００２６】
スイッチングトランジスタＭ１、同期整流用トランジスタＭ２、インダクタＬ１、出力キャパシタＣｏを含む出力回路１０２のトポロジーは一般的な同期整流型スイッチングレギュレータと同様である。
【００２７】
制御回路１００は、スイッチングレギュレータ４の出力信号（本実施の形態では、出力電圧ＶＯＵＴ）に応じたフィードバック電圧ＶＦＢにもとづいてスイッチングトランジスタＭ１および同期整流用トランジスタＭ２を駆動し、出力電圧ＶＯＵＴを所望のレベルに安定化させる。
【００２８】
制御回路１００は、電源端子Ｐ１、接地端子Ｐ２、スイッチング端子Ｐ３、フィードバック端子Ｐ４を備える。電源端子Ｐ１には電源電圧ＶＤＤが入力され、接地端子Ｐ２には接地電圧ＶＧＮＤが供給される。スイッチング端子Ｐ３は、スイッチングトランジスタＭ１と同期整流用トランジスタＭ２の接続点の電位ＳＷＯＵＴをインダクタＬ１に出力するための端子である。フィードバック端子Ｐ４には出力電圧ＶＯＵＴがフィードバックされる。
【００２９】
制御回路１００は、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２に加えて、ヒステリシスコンパレータ１０、ドライバ２０、オシレータ３０、位相比較器３２、ループフィルタ３４を備える。
【００３０】
ヒステリシスコンパレータ１０は、スイッチングレギュレータ４の出力電圧ＶＯＵＴに応じたフィードバック電圧ＶＦＢを、ヒステリシスを有するしきい値電圧ＶＴＨと比較する。しきい値電圧ＶＴＨは、所定の基準電圧ＶＲＥＦおよびヒステリシスコンパレータ１０の出力信号ＳＰＷＭに応じたヒステリシスを有する。具体的には、しきい値電圧ＶＴＨは、上側しきい値電圧ＶＨと、下側しきい値電圧ＶＬの２つのレベルの間で遷移し、フィードバック電圧ＶＦＢがしきい値電圧ＶＴＨより低い状態において、ＶＴＨ＝ＶＨとなり、フィードバック電圧ＶＦＢがしきい値電圧ＶＴＨより高い状態において、ＶＴＨ＝ＶＬとなる。
【００３１】
ドライバ２０は、ヒステリシスコンパレータ１０から出力されるパルス変調信号ＳＰＷＭにもとづき、スイッチングトランジスタＭ１および同期整流用トランジスタＭ２を相補的に駆動する。具体的には、ＶＦＢ＜ＶＴＨのとき、パルス変調信号ＳＰＷＭは第１レベル（ローレベル）をとり、ＶＦＢ＞ＶＴＨのとき、パルス変調信号ＳＰＷＭは第２レベル（ハイレベル）をとる。ドライバ２０は、パルス変調信号ＳＰＷＭが第１レベル（ローレベル）の期間、スイッチングトランジスタＭ１をオン、同期整流用トランジスタＭ２をオフし、パルス変調信号ＳＰＷＭが第２レベル（ハイレベル）の期間、スイッチングトランジスタＭ１をオフ、同期整流用トランジスタＭ２をオンする。
【００３２】
以上の構成によって、フィードバック電圧ＶＦＢが基準電圧ＶＲＥＦに近づくようにフィードバックがかかり、出力電圧ＶＯＵＴが安定化される。
【００３３】
オシレータ３０は、所定の基準周波数ｆＲＥＦを有する基準クロック信号ＣＫＲＥＦを生成する。基準クロック信号ＣＫＲＥＦは、制御回路１００の外部から与えられてもよい。
位相比較器３２は、基準クロック信号ＣＫＲＥＦと、パルス変調信号ＳＰＷＭに応じたパルス信号Ｓ１との位相差に応じた位相差信号Ｓ２を生成する。
【００３４】
なお図１では、位相比較器３２に入力されるパルス信号Ｓ１は、パルス変調信号ＳＰＷＭそのものが利用されるが、パルス信号Ｓ１は、パルス変調信号ＳＰＷＭと比例する周波数を有していればよい。したがって、たとえばパルス信号Ｓ１は、パルス変調信号ＳＰＷＭを分周もしくは逓倍した信号であってもよい。また、パルス信号Ｓ１として、スイッチングトランジスタＭ１のゲート信号、同期整流用トランジスタＭ２のゲート信号、あるいはスイッチング端子Ｐ３のスイッチング信号ＳＷＯＵＴを利用してもよいし、それらを分周もしくは逓倍した信号を用いてもよい。
【００３５】
ループフィルタ３４は、位相比較器３２から出力される位相差信号Ｓ２をフィルタリングし、制御電圧ＶＣＮＴを生成する。位相比較器３２およびループフィルタ３４の構成は特に限定されず、ＰＬＬ（Phase Locked Loop）回路などで利用される公知の回路を用いればよい。
【００３６】
ヒステリシスコンパレータ１０は、その応答速度が制御電圧ＶＣＮＴに応じて制御可能に構成される。具体的には、パルス信号Ｓ１の位相が基準クロック信号ＣＫＲＥＦの位相に対して遅れるほど、ヒステリシスコンパレータ１０の応答速度が速められ、パルス信号Ｓ１の位相が基準クロック信号ＣＫＲＥＦの位相に対して進むほど、ヒステリシスコンパレータ１０の応答速度が遅められる。
【００３７】
ここでは、パルス信号Ｓ１の位相が基準クロック信号ＣＫＲＥＦの位相に対して遅れるほど、位相差信号Ｓ２のレベルは増大し、パルス信号Ｓ１の位相が基準クロック信号ＣＫＲＥＦの位相に対して進むほど、位相差信号Ｓ２のレベルは減少するものとする。つまり、制御電圧ＶＣＮＴのレベルも、パルス信号Ｓ１の位相が基準クロック信号ＣＫＲＥＦの位相に対して遅れるほど増大し、進むほど減少する。この場合、制御電圧ＶＣＮＴが大きいほど、ヒステリシスコンパレータ１０の応答速度が速められ、制御電圧ＶＣＮＴが小さいほど、ヒステリシスコンパレータ１０の応答速度が遅められる。
【００３８】
図２（ａ）、（ｂ）は、ヒステリシスコンパレータ１０の構成例を示す回路図である。
図２（ａ）のヒステリシスコンパレータ１０ａは、コンパレータ１２、フィルタ１４およびフィードバック回路１６ａを備える。
コンパレータ１２の第１入力端子（反転入力端子）には、フィードバック電圧ＶＦＢが入力され、その第２入力端子（非反転入力端子）には、フィルタ１４を介して基準電圧ＶＲＥＦが入力される。フィードバック回路１６ａは、パルス変調信号ＳＰＷＭと反対の論理レベルを有するフィードバックパルス信号＃ＳＰＷＭを、コンパレータ１２の第２入力端子（非反転入力端子）にフィードバックする。本明細書において、＃は論理反転を表す。
【００３９】
フィードバック回路１６ａは、直列に接続された第２キャパシタＣ２、第３抵抗Ｒ３およびインバータ１８を含む。インバータ１８は、コンパレータ１２の出力であるパルス変調信号ＳＰＷＭと同じ論理レベルを有するパルス信号ＳＰＷＭ’を受け、それを反転する。インバータ１８から出力されるパルス信号＃ＳＰＷＭは、第３抵抗Ｒ３および第２キャパシタＣ２を介して、コンパレータ１２の第２入力端子にフィードバックされる。
【００４０】
図２（ｂ）のヒステリシスコンパレータ１０ｂは、コンパレータ１２およびフィードバック回路１６ｂを備える。
【００４１】
コンパレータ１２の第１入力端子（反転入力端子）には、フィードバック電圧ＶＦＢが入力され、その第２入力端子（非反転入力端子）には、基準電圧ＶＲＥＦが入力される。フィードバック回路１６ｂは、パルス変調信号ＳＰＷＭと同じ論理レベルを有するフィードバックパルス信号ＳＰＷＭ’をコンパレータ１２の第１入力端子（反転入力端子）にフィードバックする。
【００４２】
フィードバック回路１６ｂは、直列に接続された第２キャパシタＣ２および第３抵抗Ｒ３を含む。フィードバックパルス信号ＳＰＷＭ’は、第２キャパシタＣ２および第３抵抗Ｒ３を介して、コンパレータ１２の第１入力端子（反転入力端子）に入力される。
【００４３】
続いて、ヒステリシスコンパレータ１０の応答速度を変化させるための方法および構成を説明する。
【００４４】
（第１の方法）
第１の方法では、ヒステリシスコンパレータ１０を構成するコンパレータ１２のバイアス電流（動作電流）を、制御電圧ＶＣＮＴに応じて制御する。図３は、コンパレータ１２の構成例を示す回路図である。たとえばコンパレータ１２は、差動増幅器４０および出力段４２を含む。差動増幅器４０および出力段４２に対するバイアス電流Ｉｂ１、Ｉｂ２の少なくとも一方は、制御電圧ＶＣＮＴに応じて可変となっている。バイアス電流Ｉｂ１は、テイル電流とも呼ばれる。
【００４５】
制御電圧ＶＣＮＴが上昇すると、バイアス電流Ｉｂ１、Ｉｂ２が増大し、コンパレータ１２の応答速度は速くなり、結果としてヒステリシスコンパレータ１０の応答速度が速められる。反対に、制御電圧ＶＣＮＴが低下すると、バイアス電流Ｉｂ１、Ｉｂ２が増大すると、コンパレータ１２の応答速度は速くなり、結果としてヒステリシスコンパレータ１０の応答速度が速められる。なお、コンパレータ１２の構成は図３のそれに限定されず、公知のさまざまな回路を利用できる。
【００４６】
（第２の方法）
第２の方法では、ヒステリシスコンパレータ１０のフィードバック回路１６の時定数を、制御電圧ＶＣＮＴに応じて変化させる。
【００４７】
図４（ａ）〜（ｄ）は、フィードバック回路１６ａの時定数が可変に構成されるヒステリシスコンパレータ１０ａの構成例を示す回路図である。
【００４８】
図４（ａ）では、第２キャパシタＣ２が可変キャパシタで構成され、その容量値が、制御電圧ＶＣＮＴに応じて可変である。アナログ電圧に応じて容量値が制御可能な可変キャパシタとしては、スイッチドキャパシタや、可変容量ダイオード（バラクタ）をはじめとする、さまざまな公知回路を利用すればよく、その構成は特に限定されない。
第２キャパシタＣ２の容量値が大きいほど、フィードバック回路１６ａの時定数は大きくなり、したがって、ヒステリシスコンパレータ１０ａの応答速度は遅くなる。
【００４９】
図４（ｂ）では、第３抵抗Ｒ３が可変抵抗で構成され、その抵抗値が、制御電圧ＶＣＮＴに応じて可変である。アナログ電圧に応じて抵抗値が制御可能な可変抵抗としては、ＭＯＳＦＥＴやバイポーラトランジスタのオン抵抗を用いたもの、あるいはバリスタをもちいた構成が利用できる。第３抵抗Ｒ３の抵抗値が大きいほど、フィードバック回路１６ａの時定数は大きくなり、したがって、ヒステリシスコンパレータ１０ａの応答速度は遅くなる。
【００５０】
図４（ｃ）では、フィードバック回路１６ａの経路上のインバータ１８の応答速度（遅延時間）が、制御電圧ＶＣＮＴに応じて可変に構成される。インバータ１８の電源電圧またはバイアス電流を制御電圧ＶＣＮＴに応じて制御することで、遅延量を制御できる。インバータ１８の遅延量が大きいほど、フィードバック回路１６ａの時定数は大きくなり、したがって、ヒステリシスコンパレータ１０ａの応答速度は遅くなる。
【００５１】
図４（ｄ）では、フィードバック回路１６ａの経路上に、遅延回路１９が設けられる。そして遅延回路１９がフィードバックパルス信号＃ＳＰＷＭに与える遅延量は、制御電圧ＶＣＮＴに応じて可変となっている。このような遅延回路１９は、公知技術を用いればよく、その構成は限定されない。なお、図４（ｃ）のインバータ１８も、遅延回路１９の一形態と把握することもできる。遅延回路１９の遅延量が大きいほど、フィードバック回路１６ａの時定数は大きくなり、したがって、ヒステリシスコンパレータ１０ａの応答速度は遅くなる。
【００５２】
図４（ａ）〜（ｄ）では、図２（ａ）のヒステリシスコンパレータ１０ａを基本とする構成を示したが、これらと同様のバリエーションが、図２（ｂ）のヒステリシスコンパレータ１０ｂに適用可能であり、これらも本発明の範囲に含まれる。
【００５３】
以上が実施の形態に係るスイッチングレギュレータ４の構成である。続いてその動作を説明する。
【００５４】
図５は、実施の形態に係るスイッチングレギュレータ４の動作を示す波形図である。上から順に、負荷電流（出力電流）ＩＯＵＴ、出力電圧ＶＯＵＴ、スイッチング周波数ｆＳＷを示す。本明細書における波形図やタイムチャートの縦軸および横軸は、理解を容易とするために適宜拡大、縮小したものであり、また示される各波形も、理解の容易のために簡略化されている。
【００５５】
実施の形態に係るスイッチングレギュレータ４の利点は、制御電圧ＶＣＮＴに応じたヒステリシスコンパレータ１０の応答速度制御を行わない比較技術との比較によって明確となる。そこでまず、ヒステリシスコンパレータ１０の応答速度が固定される場合の動作を説明する。図５には、比較技術のスイッチング周波数ｆＳＷが破線で、実施の形態に係るスイッチング周波数ｆＳＷが実線で示される。
【００５６】
時刻ｔ０以前、スイッチングレギュレータ４は定常状態であり、出力電圧ＶＯＵＴは目標レベルに安定化され、パルス変調信号ＳＰＷＭの周波数（スイッチング周波数）ｆＳＷも一定レベルに維持されている。
【００５７】
時刻ｔ０に、スイッチングレギュレータ４の負荷電流ＩＯＵＴが急激に上昇する。そうすると、ヒステリシスコンパレータ１０の応答速度のわずかな遅れから、一旦出力電圧ＶＯＵＴが低下する。出力電圧ＶＯＵＴの低下をリカバリーするために、パルス変調信号ＳＰＷＭのスイッチング周波数ｆＳＷが高くなり、出力電圧ＶＯＵＴが速やかにもとの目標レベルに復帰する。
【００５８】
出力電圧ＶＯＵＴが安定化された後、破線で示されるスイッチング周波数ｆＳＷは、時刻ｔ０以前とは異なるレベルで安定化される。すなわち比較技術では、負荷変動や入力電圧変動が発生するたびに、スイッチング周波数ｆＳＷが変動する。
【００５９】
続いて、実施の形態に係るスイッチングレギュレータ４の動作を説明する。
時刻ｔ０以前の動作は、比較技術と同様である。なお実施の形態に係るスイッチングレギュレータ４では、時刻ｔ０以前、スイッチング周波数ｆＳＷは、基準クロック信号ＣＫＲＥＦと等しい周波数ｆＲＥＦに安定化されている。
【００６０】
時刻ｔ０に、負荷電流ＩＯＵＴが増加すると、出力電圧ＶＯＵＴが低下する。スイッチングレギュレータ４においても、出力電圧ＶＯＵＴをもとのレベルに戻すために、スイッチング周波数ｆＳＷが一旦上昇する。これは比較技術と同様である。
スイッチングレギュレータ４では、位相比較器３２、ループフィルタ３４およびヒステリシスコンパレータ１０のループによって、スイッチング周波数ｆＳＷを基準周波数ｆＲＥＦと一致させるようにフィードバックがかかっている。しかしながらループフィルタ３４の時定数によって周波数のフィードバック制御に遅れが発生するため、ループフィルタ３４の時定数より短い時間領域での周波数変動が許容され、これにより、負荷変動や入力電圧変動に追従できるようになっているのである。すなわち、スイッチング周波数ｆＳＷのフィードバック制御を行っても、ヒステリシス制御が有する高速な負荷応答性という利点は損なわれていない。
【００６１】
出力電圧ＶＯＵＴがもとのレベルに近づくように、スイッチング周波数ｆＳＷが上昇した後、位相比較器３２、ループフィルタ３４およびヒステリシスコンパレータ１０のループによって、ループフィルタ３４の時定数にしたがって制御電圧ＶＣＮＴのレベルが変化していき、やがてスイッチング周波数ｆＳＷが基準周波数ｆＳＷに収束する。
【００６２】
このように、実施の形態に係るスイッチングレギュレータ４では、短期的な周波数変動を許容し、高速な負荷応答性を維持しつつも、長期的には、周波数の変動を抑制し、スイッチング周波数を一定に保つことができる。
【００６３】
スイッチングレギュレータ４では、スイッチング周波数ｆＳＷが一定に保たれるため、比較技術に比べてＥＭＩ対策が容易となる。
【００６４】
また、ひとつの電子機器に、複数チャンネルのスイッチングレギュレータが搭載される場合がある。複数のスイッチングレギュレータは、共通の電源からの電源電圧ＶＤＤを受けて動作する。かかる状況において比較技術に係るスイッチングレギュレータを用いると、それぞれのスイッチング周波数が独立に変動するため、電源電圧ＶＤＤにさまざまな周波数のノイズが重畳され、同じ電源電圧ＶＤＤを受けて動作する別のＩＣ（Integrated Circuit）に悪影響を及ぼすおそれがある。
【００６５】
また、複数チャンネルのスイッチングレギュレータが非同期で動作すると、ある瞬間において、共通の電源の出力電流が非常に高くなるなどの問題が発生しうる。
【００６６】
実施の形態に係るスイッチングレギュレータ４を複数チャンネル設け、それらを共通の基準クロック信号ＣＫＲＥＦと同期動作させることにより、これらの問題を解決することができる。
【００６７】
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
【００６８】
実施の形態では、同期整流型の降圧ＤＣ／ＤＣコンバータを説明したが、ダイオード整流型にも適用できる。さらには、昇圧ＤＣ／ＤＣコンバータあるいは昇降圧ＤＣ／ＤＣコンバータにも適用できる。この場合、出力回路１０２のトポロジーを変更すればよい。
【００６９】
実施の形態にもとづき、具体的な用語を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【００７０】
２…負荷、４…スイッチングレギュレータ、Ｃｏ…出力キャパシタ、Ｌ１…インダクタ、１０…ヒステリシスコンパレータ、１２…コンパレータ、１４…フィルタ、１６…フィードバック回路、１８…インバータ、１９…遅延回路、２０…ドライバ、３０…オシレータ、３２…位相比較器、３４…ループフィルタ、Ｍ１…スイッチングトランジスタ、Ｍ２…同期整流用トランジスタ、１００…制御回路、１０２…出力回路、Ｐ１…電源端子、Ｐ２…接地端子、Ｐ３…スイッチング端子、Ｐ４…フィードバック端子、Ｒ１…第１抵抗、Ｒ２…第２抵抗、Ｒ３…第３抵抗、Ｒ４…第４抵抗、Ｃ１…第１キャパシタ、Ｃ２…第２キャパシタ、Ｃ３…第３キャパシタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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