(57)【特許請求の範囲】
【請求項１】
第１導電型半導体基板からなる第１導電型ドリフト層と、
前記第１導電型半導体基板の一方の主面側に設けられた第２導電型ベース層と、
前記第２導電型ベース層の内部に選択的に設けられた第１導電型半導体領域と、
前記第１導電型半導体基板の一方の主面から前記第１導電型半導体領域および前記第２導電型ベース層を貫通して前記第１導電型ドリフト層に達するとともに、所定の第１間隔で配列された複数のトレンチと、
前記トレンチの内部に前記トレンチの内壁に沿って設けられたゲート絶縁膜、および、前記トレンチの内部に前記ゲート絶縁膜を介して設けられたゲート電極からなるトレンチゲート構造と、前記第２導電型ベース層および前記第１導電型半導体領域に接触する金属電極と、
複数の前記トレンチのうち最も外側の前記トレンチから外側に前記第２導電型ベース層が延在されてなる第２導電型延在領域と、
前記第１導電型半導体基板の一方の主面から前記第２導電型延在領域を貫通して前記第１導電型ドリフト層に達するとともに、すべての前記トレンチを取り囲む１つ以上の外周環状トレンチと、を備える活性領域と、
前記活性領域を取り巻くエッジ終端構造領域と、
を備え、
前記外周環状トレンチと最も外側の前記トレンチとの間の第２間隔は前記第１間隔より小さく、
前記第２導電型延在領域の、前記外周環状トレンチと最も外側の前記トレンチとの間に挟まれた部分の表面が前記金属電極と電気的に接続されており、
前記第２導電型延在領域を覆う絶縁膜と、
前記第２導電型延在領域の表面上部に形成され、前記ゲート電極と電気的に接続するゲートランナー用のドープドポリシリコンゲート電極と、
前記ドープドポリシリコンゲート電極にコンタクト孔を介して接続し、前記ドープドポリシリコンゲート電極上に前記絶縁膜を介して形成されたアルミゲート電極配線と、をさらに備え、
前記絶縁膜は、最外周の前記外周環状トレンチの外側で、かつ前記第２導電型延在領域の内側近傍を露出させる開口部を有し、
前記開口部は、前記ドープドポリシリコンゲート電極よりも前記エッジ終端構造領域側とは反対側に形成され、
前記第２導電型延在領域は、前記ドープドポリシリコンゲート電極よりも前記エッジ終端構造領域側においては前記金属電極とは電気的に接続されておらず、前記開口部を介して前記金属電極と導電接触し、
前記開口部の前記半導体基板の外周方向に沿った開口幅を、前記第２間隔より広くすることを特徴とする半導体装置。
【請求項２】
前記活性領域は、すべての前記トレンチを取り囲む２つ以上の外周環状トレンチを備え、
前記第２間隔は、前記外周環状トレンチと最も外側の前記トレンチとの間、および、隣り合う前記外周環状トレンチ間の間隔であり、
前記第２導電型延在領域の、前記外周環状トレンチと最も外側の前記トレンチとの間、および、隣り合う前記外周環状トレンチ間に挟まれた部分の表面が前記金属電極と電気的に接続されいることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記外周環状トレンチの内部にゲート絶縁膜を介してゲート電極が設けられ、
前記第１間隔をａとし、前記第２間隔をｂとした場合、ｂ／ａ＜０．６を満たすことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
複数の前記トレンチは、前記第１導電型半導体基板の一方の主面において、前記トレンチが並ぶ方向と直交する方向に延びるストライプ状に配列されることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
【請求項５】
前記第１導電型半導体基板の一方の主面に設けられた、前記金属電極と前記ゲート電極とを絶縁する絶縁膜をさらに備え、
前記活性領域における前記第１導電型半導体基板の一方の主面には、前記金属電極が直接接触する部分と、前記金属電極が前記絶縁膜を介して接触する部分と、が交互に配置されていることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
【請求項６】
隣り合う２本の前記トレンチの端部どうしが相互に曲線状に連結される連結部を備え、
前記連結部の外周端と最も内側の前記外周環状トレンチとの間は前記第１間隔より小さく、
前記第２間隔は前記第１間隔より小さいことを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲートを備える電力用の半導体装置に関する。
【背景技術】
【０００２】
電力変換装置の低消費電力化が進む中、電力変換装置において中心的な役割を果たすパワー半導体装置（スイッチングデバイス）の低消費電力化に対する期待が大きい。そのような低消費電力化に大きく貢献することができる半導体装置として、近年、チャネル密度を飛躍的に向上させ得るトレンチゲート構造を有するパワー絶縁ゲート型（ＭＯＳ型）半導体装置が実用化されている。このトレンチゲート構造を有するパワーＭＯＳ型半導体装置には、パワーＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）を中心にＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）などがある。【０００３】
ＩＧＢＴなどのバイポーラ型半導体装置では、チャネル密度を高めるためのトレンチゲート構造だけでなく、さらに、コレクタ側から注入されたホールがエミッタ電極へ抜け難くする構造、すなわちエミッタ電極と導電接続されるエミッタ領域の面積比率を小さくする構造が採用される。言い換えると、バイポーラ型半導体装置には、エミッタ領域と同一表面内の異なる領域に形成され、かつエミッタ電極と絶縁されるフローティング領域の面積を相対的に大きくする構造が採用されている。この構造によりドリフト層のエミッタ側へのキャリアの蓄積効果も得られるようになるため、一般的な高耐圧半導体装置のようにドリフト層が厚いことでオン電圧が大きくなり易い層構成であっても、低オン電圧化、低定常損失化が図れるというメリットがある。【０００４】
このようなトレンチゲート型ＩＧＢＴの構造について、図３，４を参照しながら説明する。図３は、従来のトレンチゲート型ＩＧＢＴの要部の構造を示す断面図である。図４は、従来のトレンチゲート型ＩＧＢＴの要部の構造を示す平面図である。図４には、活性領域３０（一部）と、活性領域３０の周辺のエッジ終端構造領域４０（一部）にかけての領域の要部平面図を示す。図３は、図４のＢ−Ｂ’切断線における断面図である。図４の要部平面図では、表面構造パターンを見易くするために、最表面のアルミ電極とその下層のシリコン酸化膜を図示省略する。【０００５】
図３，４に示すように、活性領域３０のうち、特に主電流の経路となる領域には、ｎ-ドリフト層１（ｎ-ベース層）となる半導体基板のおもて面側に、ｐベース層２（ｐチャネル層）およびｎ+エミッタ領域８が設けられている。さらに、ｐベース層２およびｎ+エミッタ領域８の表面からｐベース層２の深さよりも深いトレンチ３が設けられている。トレンチ３は、ｎ-ドリフト層１の表面（半導体基板のおもて面側の面）に沿って複数個、所定の間隔ａで形成されている。このトレンチ３内にはゲート酸化膜１０を介して、ドープドポリシリコンゲート電極１１が埋設され、トレンチゲートを構成している。【０００６】
ｎ-ドリフト層１の表面には、トレンチ３内のドープドポリシリコンゲート電極１１の上部（露出部分）を覆うように層間絶縁膜４が形成されている。また、ｎ-ドリフト層１の表面には、層間絶縁膜４を介してエミッタ電極５となる金属膜が積層されている。エミッタ電極５となる金属膜は、ｎ+エミッタ領域８とｐベース層２との表面にも共通に接触するように被着される。ｎ-ドリフト層１（ｎ-ベース層）となる半導体基板の裏面の表面層には、ｐ+コレクタ層１３が形成されている。ｐ+コレクタ層１３表面には、コレクタ電極６がオーミック接触している。【０００７】
多くの場合、トレンチゲート型ＩＧＢＴは、ラッチアップ耐量の向上を図るために、ｐベース層２の内部にｐ+コンタクト層９を備える。さらに、ｎ-ドリフト層１とｐ+コレクタ層１３との間にｎ+バッファ層１４を有する構造も、高抵抗のｎ-ドリフト層１の厚さを薄くすることができるので好ましい。活性領域３０の外周端側には、ｐベース層２をエッジ終端構造領域４０側へ延在させたｐ型延在領域Ｃを有している。ｐ型延在領域Ｃには、トレンチ３は設けられていない。【０００８】
ｐ型延在領域Ｃの表面（半導体基板のおもて面側の面）には、ゲート酸化膜１０を介してゲートランナー用のドープドポリシリコンゲート電極１１が積層される領域と、エミッタ電極５をシリコン表面に直接に接触させるための酸化膜の開口部であるエミッタ電極コンタクトホール２１とが設けられている。ゲートランナー用のドープドポリシリコンゲート電極１１は、前述のトレンチゲート構造用のドープドポリシリコンゲート電極１１と同時に形成される。【０００９】
ゲートランナー用のドープドポリシリコンゲート電極１１と、トレンチゲート用のドープドポリシリコンゲート電極１１とは、図示省略する部分で相互に導電接続されている。さらに、ゲートランナー用のドープドポリシリコンゲート電極１１の表面には、酸化膜に設けられた開口部を介してゲートランナーとなるアルミゲート電極配線１２が接触している。このアルミゲート電極配線１２によってトレンチゲート構造用のドープドポリシリコンゲート電極１１がチップ表面に引き出される。【００１０】
エッジ終端構造領域４０は、ｐベース層２の外周側端部に位置するｐ型延在領域Ｃのさらに外側に設けられている。エッジ終端構造領域４０には、ｐ型延在領域Ｃと所定の間隔をあけて、ｐベース層２の深さと同じ深さ、または、ｐベース層２の深さよりも深い環状のｐ+ガードリング１５，１６が設けられている。ｐ+ガードリング１５，１６は、エッジ終端構造領域４０の一部として活性領域３０を取り巻いている。【００１１】
ｐ+ガードリング１５，１６の表面には、それぞれ、ゲート酸化膜１０と同時に形成された絶縁膜１７を介してドープドポリシリコンフィールドプレート１８，１９が設けられている。ドープドポリシリコンフィールドプレート１８，１９は、それぞれｐ+ガードリング１５、１６表面を覆うとともに、隣接するｎ-ドリフト層１の表面上にわたってｎ-ドリフト層１の表面も覆うように形成されている。ｐ+ガードリング１５，１６とドープドポリシリコンフィールドプレート１８，１９とは、それぞれ、アルミフィールドプレート２０により図示省略する部分で相互に導電接続されている。【００１２】
このようなトレンチゲート型ＩＧＢＴに関し、活性領域の最終端のトレンチ（以下、最終端トレンチとする）の、さらに外側のｐベース層（図３のｐ型延在領域Ｃに相当）に、オフ状態時にｐベース層とｎ-ドリフト層とのｐｎ接合から空乏層が拡がる際の電界緩和のための追加トレンチを設ける構造が提案されている（例えば、下記特許文献１，２参照）。【００１３】
さらに、別のトレンチゲート型ＩＧＢＴとして、活性領域内のトレンチゲートのうち、最終端トレンチの外側にさらに分離用トレンチを形成し、この分離用トレンチのさらに外側にまで活性領域のｐベース層を延在させ、活性領域の表面に接続されているエミッタ電極をこの延在されたｐベース層の端部表面にも接続させる構造が提案されている（例えば、下記特許文献３参照）。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開平１０−７０２７１号公報
【特許文献２】特開２００８−１０３６８３号公報
【特許文献３】特開２００６−５２４８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
しかしながら、前記特許文献３に示されるような従来のトレンチゲート型ＩＧＢＴでは、オフ状態時にｐベース層とｎ-ドリフト層とのｐｎ接合から空乏層が拡がる際、活性領域内のトレンチの底部で空乏層の曲率半径が小さくなり易い。このような現象は、特に活性領域の最終端のトレンチ（最終端トレンチ）の底部で顕著にあらわれるため、最終端トレンチの底部には、活性領域の最終端以外のトレンチの底部よりも電界が高くなり易い。その結果、最終端トレンチの底部に電界集中が生じ易く、低い電圧でアバランシェ降伏が生じ、耐圧が低下する虞がある。実際の素子の構造設計では、最終端トレンチの底部に電界が集中することにより生じる耐圧低下分を考慮に入れて、予め高抵抗率な半導体基板を用いてｎ-ドリフト層の厚さを厚くしているため、オン電圧、ターンオフ損失などが高くなるという問題がある。【００１６】
また、前記特許文献１，２の記載のように、最終端トレンチの外側に設けた追加トレンチの底部に生じる電界を緩和するために、単に追加トレンチの間隔を狭くするだけの構造では、必要十分な電界緩和効果が得られないことが分かってきた。また、前記特許文献３のように、活性領域から最終端トレンチの外側にまで延在されたｐベース層のチップ外周側端部表面でｐベース層とエミッタ電極とを接続させる構造では、ターンオフ時にｐベース層のエミッタ電極との接続部からホールが引き抜かれ易くなるため、この接続部に電界が集中し、電流集中による破壊がおき易くなるなどの問題が生じる虞がある。【００１７】
本発明は、上述した従来技術による問題点を解消するため、耐圧低下を抑制するとともに、ターンオフ破壊耐量を高くすることのできる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１８】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型半導体基板からなる第１導電型ドリフト層が設けられている。活性領域において、前記第１導電型半導体基板の一方の主面側に、第２導電型ベース層が設けられている。前記第２導電型ベース層の内部に選択的に、第１導電型半導体領域が設けられている。前記第１導電型半導体基板の一方の主面から前記第１導電型半導体領域および前記第２導電型ベース層を貫通して前記第１導電型ドリフト層に達するとともに、所定の第１間隔で配列された複数のトレンチが設けられている。前記トレンチの内部に前記トレンチの内壁に沿って設けられたゲート絶縁膜、および、前記トレンチの内部に前記ゲート絶縁膜を介して設けられたゲート電極からなるトレンチゲート構造が設けられている。前記第２導電型ベース層および前記第１導電型半導体領域に接触する金属電極が設けられている。複数の前記トレンチのうち最も外側の前記トレンチから外側に前記第２導電型ベース層が延在されてなる第２導電型延在領域が設けられている。前記第１導電型半導体基板の一方の主面から前記第２導電型延在領域を貫通して前記第１導電型ドリフト層に達するとともに、すべての前記トレンチを取り囲む１つ以上の外周環状トレンチが設けられている。前記活性領域を取り巻くエッジ終端構造領域が設けられている。前記外周環状トレンチと最も外側の前記トレンチとの間、または、前記外周環状トレンチを複数備える場合の隣り合う前記外周環状トレンチ間の第２間隔は前記第１間隔より小さい。【００１９】
また、この発明にかかる半導体装置は、上述した発明において、複数の前記トレンチは、前記第１導電型半導体基板の一方の主面において、前記トレンチが並ぶ方向と直交する方向に延びるストライプ状に配列されることが好ましい。また、この発明にかかる半導体装置は、上述した発明において、前記第２間隔をｂとし、前記第１間隔をａとした場合、ｂ／ａ＜０．８を満たすことが好ましく、好適には、ｂ／ａ＜０．６を満たすことがよい。【００２０】
また、この発明にかかる半導体装置は、上述した発明において、前記第２導電型延在領域の、前記外周環状トレンチと最も外側の前記トレンチとの間、または、前記外周環状トレンチを複数備える場合の隣り合う前記外周環状トレンチ間に挟まれた部分の表面が前記金属電極と電気的に接続されていることが好ましい。また、この発明にかかる半導体装置は、上述した発明において、前記外周環状トレンチを２つ以上備えていることも好適である。【００２１】
また、この発明にかかる半導体装置は、上述した発明において、前記第２導電型延在領域を覆う絶縁膜をさらに備え、前記絶縁膜は、最外周の前記外周環状トレンチの外側で、かつ前記第２導電型延在領域の内側近傍を露出させる開口部を有する。そして、前記第２導電型延在領域は、前記開口部を介して前記金属電極と導電接触することもより好ましい。【００２２】
また、この発明にかかる半導体装置は、上述した発明において、前記第１導電型半導体基板の一方の主面に設けられた、前記金属電極と前記ゲート電極とを絶縁する絶縁膜をさらに備える。そして、前記活性領域における前記第１導電型半導体基板の一方の主面には、前記金属電極が直接接触する部分と、前記金属電極が前記絶縁膜を介して接触する部分と、が交互に配置されてもよい。また、この発明にかかる半導体装置は、上述した発明において、隣り合う２本の前記トレンチの端部どうしが相互に連結されている構造とすることもよい。【００２３】
上述した発明によれば、第２間隔を第１間隔よりも小さくすることで、トレンチゲート底部近傍での電界集中を抑制することができる。また、ｐ型延在領域の外周環状トレンチ側端部表面でｐ型延在領域とエミッタ電極とを導電接続させることで、ターンオフ時におけるｐ型延在領域への電界集中を抑制することができる。
【発明の効果】
【００２４】
本発明にかかる半導体装置によれば、耐圧低下を抑制するとともに、ターンオフ破壊耐量を高くすることのできる半導体装置を提供することができるという効果を奏する。
【図面の簡単な説明】
【００２５】
【図１】図１は、本発明の実施の形態にかかるトレンチゲート型ＩＧＢＴの要部の構造を示す断面図である。
【図２】図２は、本発明の実施の形態にかかるトレンチゲート型ＩＧＢＴの要部の構造を示す平面図である。
【図３】図３は、従来のトレンチゲート型ＩＧＢＴの要部の構造を示す断面図である。
【図４】図４は、従来のトレンチゲート型ＩＧＢＴの要部の構造を示す平面図である。
【図５】図５は、本発明の実施の形態にかかるトレンチゲート型ＩＧＢＴの要部の構造を示す平面図である。
【図６】図６は、本発明の実施の形態にかかるトレンチゲート型ＩＧＢＴのトレンチ間隔比と活性領域のｐｎ接合耐圧との関係を示す特性図である。
【発明を実施するための形態】
【００２６】
以下に添付図面を参照して、本発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本発明は、本発明の趣旨を逸脱しない範囲で種々変更可能であり、以下に説明する実施の形態に限定されるものではない。
【００２７】
（実施の形態）
実施の形態にかかる半導体装置の構造について、図１，２，５を参照しながら説明する。図１は、本発明の実施の形態にかかるトレンチゲート型ＩＧＢＴの要部の構造を示す断面図である。図２，５は、本発明の実施の形態にかかるトレンチゲート型ＩＧＢＴの要部の構造を示す平面図である。図２には、活性領域３０（一部）と、活性領域３０の周辺のエッジ終端構造領域４０（一部）にかけての領域の要部平面図を示す。図５には、活性領域３０（一部）の図２に示す部分とは異なる部分の要部平面図を示す。ハッチングはドープドポリシリコン膜が形成されている箇所を示す（他の図も同様）。図１は、図２のＡ−Ａ’切断線における断面図である。
【００２８】
まず、実施の形態にかかるトレンチゲート型ＩＧＢＴのトレンチゲート構造について説明する。図２，５に示すように、活性領域３０において、ｎ-ドリフト層１（ｎ-ベース層）となる半導体基板のおもて面には、複数のトレンチ３が所定の間隔（以下、第１間隔とする）ａで設けられている。複数のトレンチ３は、トレンチ３が並ぶ方向（図２では紙面横方向、以下、短手方向とする）と直交する方向（図２では紙面縦方向、以下、長手方向とする）に延びるストライプ状に配置されている。また、複数のトレンチ３の全体を取り囲む外周環状トレンチ３ａが設けられている。
【００２９】
外周環状トレンチ３ａは、二重、あるいはそれ以上設けられていてもよい。外周環状トレンチ３ａの、トレンチ３短手方向にトレンチ３と隣り合う部分は、トレンチ３の長手方向に平行である（図２）。一方、外周環状トレンチ３ａの、トレンチ３長手方向にトレンチ３の長手方向端部と隣り合う部分は、トレンチ３と直交する（図５）。すなわち、図５は、トレンチ３の長手方向端部付近のトレンチ平面パターン部分を示している。また、図５は、隣り合う２本のトレンチ３の長手方向端部どうしが相互に曲線状に連結されているパターン例も示している。
【００３０】
トレンチ３の内部には、トレンチ３の内壁に沿ってゲート酸化膜１０が設けられている。また、トレンチ３の内部には、ゲート酸化膜１０の内側にドープドポリシリコンゲート電極１１が設けられ、トレンチゲート構造が構成されている。円柱状に形成されたトレンチ３の内部にゲート酸化膜１０を介してドープドポリシリコンゲート電極１１を埋め込んだ円柱状のトレンチゲートを設けてもよい。この場合、トレンチ３の配置は、三角格子の頂点上に規則的に配置したドットパターン状配置であってもよい。
【００３１】
また、円柱状のトレンチゲートのドープドポリシリコンゲート電極１１の内部に、ゲート酸化膜１０を介して円柱状のｎ-ドリフト層１が設けられたドーナツ状のトレンチゲートを設けてもよい。ドーナツ状に形成したトレンチゲートを設ける場合においても円柱状のトレンチゲートを設ける場合と同様に、トレンチ３の配置は、三角格子の頂点上に規則的に配置したリングドットパターン状配置であってもよい。
【００３２】
上述したトレンチ３の配置の中で、長手方向に直線的に延びる複数の隣り合うトレンチ３が互いに平行に且つ規則的に配置される分布（ストライプ状）である場合が、等電位線が平面的になりやすいので好ましい。図２，５に示す実施の形態にかかるトレンチゲート型ＩＧＢＴの要部平面図では、それぞれ表面構造パターンを見易くするために、最表面のアルミ電極とその下層のシリコン酸化膜を図示省略する。
【００３３】
次に、実施の形態にかかるトレンチゲート型ＩＧＢＴのトレンチ３および外周環状トレンチ３ａ以外の構成部について説明する。図１，２，５に示すように、活性領域３０中、特にオン状態のときに電流経路となるトレンチ３間に挟まれた領域には、ｐベース層２（ｐチャネル層）およびｎ+エミッタ領域８が設けられている。ｎ+エミッタ領域８は、ｐベース層２の内部に選択的に設けられる。上述したトレンチ３は、ｐベース層２およびｎ+エミッタ領域８の表面（半導体基板のおもて面側の面）からｐベース層２およびｎ+エミッタ領域８を貫通し、ｐベース層２よりも深く設けられている。
【００３４】
このトレンチゲート構造を構成するドープドポリシリコンゲート電極１１に、エミッタ電極５に対して閾値電圧以上の高い正電圧を加えることにより、トレンチ３側壁のゲート酸化膜１０に対向するｐベース層２の、ｎ-ドリフト層１とｎ+エミッタ領域８とに挟まれた部分にｎチャネル（図示せず）が形成される。エミッタ電極５からｎ+エミッタ領域８に注入された電子が、このｎチャネルを通ってｎ-ドリフト層１に注入されることで、コレクタ電極６からｎ-ドリフト層１にホールが注入される。これにより、ｎ-ドリフト層１内に伝導度変調が生じて低いオン電圧で電流が流れる。
【００３５】
さらに、実施の形態にかかるトレンチゲート型ＩＧＢＴは、前述した低オン電圧化を図る目的で、活性領域３０内にエミッタ電極５と絶縁されるフローティング領域２ａを設けてもよい。フローティング領域２ａは、層間絶縁膜４によってエミッタ電極５と絶縁される。このフローティング領域２ａには、ｎ+エミッタ領域８は形成されない。複数のトレンチ３間には、ｎ+エミッタ領域８が形成されチャネル電流が流れる領域と、フローティング領域２ａが設けられることで電流経路のない領域とが例えば交互にｐベース層２の表面層に形成されることが好ましい。図５において符号２２はゲート電極コンタクトホールである。ｎ-ドリフト層１表面（半導体基板のおもて面側の面）およびエッジ終端構造領域４０の構成については後述する。
【００３６】
また、本発明にかかるトレンチゲート型ＩＧＢＴは、前述のトレンチ３のうち、トレンチ３の短手方向の最もエッジ終端構造領域４０側に配置されたトレンチ３から、トレンチ３短手方向にエッジ終端構造領域４０側へ向ってｐベース層２を延在させている。以下、ｐベース層２の、トレンチ３短手方向の最もエッジ終端構造領域４０側に配置されたトレンチ３からエッジ終端構造領域４０側の部分をｐ型延在領域Ｃとする。さらに、本発明にかかるトレンチゲート型ＩＧＢＴは、ｐ型延在領域Ｃに、全てのトレンチ３を取り囲む外周環状トレンチ３ａを１つ以上備えることを第１特徴としている。
【００３７】
外周環状トレンチ３ａと最も外側のトレンチ３とのトレンチ３短手方向の間隔、および、外周環状トレンチ３ａを複数備える場合の隣り合う外周環状トレンチ３ａ間の間隔のうちの最短の間隔（以下、第２間隔とする）をｂとした場合、この第２間隔ｂは、隣り合うトレンチ３間の第１間隔ａよりも小さい（ｂ＜ａ）。具体的には、第２間隔ｂの第１間隔ａに対する比（以下、トレンチ間隔比ｂ／ａとする）を、ｂ／ａ＜０．８とすることが好ましく、好適にはｂ／ａ＜０．６とすることが本発明の第２特徴である。
【００３８】
さらに、本発明にかかるトレンチゲート型ＩＧＢＴは、ｐ型延在領域Ｃ（ｐベース層２）のうち、最外周の外周環状トレンチ３ａよりも活性領域３０側の部分で、かつ外周環状トレンチ３ａに接する領域２ｂ（以下、ｐベース層２ｂとする）の表面をエミッタ電極５に電気的に接続させる構造とすることを第３特徴としている。すなわち、ｐベース層２ｂは、ｐ型延在領域Ｃの、外周環状トレンチ３ａとトレンチ３とに挟まれた領域、および、外周環状トレンチ３ａを複数備える場合の隣り合う外周環状トレンチ３ａ間に挟まれた領域である。これらの特徴点（第１〜３特徴）による作用効果について、以下、詳細に説明する。
【００３９】
活性領域３０の耐圧についてシミュレーションした結果を図６に示す。図６は、本発明の実施の形態にかかるトレンチゲート型ＩＧＢＴのトレンチ間隔比ｂ／ａと活性領域３０のｐｎ接合耐圧との関係を示す特性図である。図６には、第２間隔ｂで隣り合う外周環状トレンチ３ａの本数をパラメーターとして、トレンチ間隔比ｂ／ａと、外周環状トレンチ３ａを有する活性領域３０の耐圧シミュレーション値との関係を示す。耐圧シミュレーション値は、活性領域３０内の、ｐベース層２とｎ-ドリフト層１とのｐｎ接合の理論耐圧を１００％としたときの百分率（％）であらわしている。
【００４０】
図６に示すシミュレーション結果から、トレンチ間隔比ｂ／ａが０．８よりも小さい（ｂ／ａ＜０．８）場合、外周環状トレンチ３ａの本数が１〜５本で耐圧百分率が９５％以上あり、外周環状トレンチ３ａの本数が多くなるほど耐圧低下率が小さくなった。従って、トレンチ間隔比ｂ／ａが０．８よりも小さくなるように（ｂ／ａ＜０．８）、第２間隔ｂの外周環状トレンチ３ａの本数を増やすことが好ましいことが確認された。さらに、トレンチ間隔比ｂ／ａを０．６よりも小さくすることにより（ｂ／ａ＜０．６）、トレンチ間隔比ｂ／ａに対する活性領域３０の耐圧の変化の割合が小さくなり、耐圧が安定するので、一層好ましい（第１，２特徴）。
【００４１】
また、第２間隔ｂと第１間隔ａとを等しくした場合の耐圧百分率は、次のような結果となった。層間絶縁膜４を介してｐベース層２ｂとエミッタ電極５とを絶縁状態にした構造の耐圧百分率は８５％程度であることが確認された（図６には「領域２ｂをフロート」と示す）。一方、層間絶縁膜４に選択的に設けられたエミッタ電極コンタクトホール２１を介してｐベース層２ｂとエミッタ電極５とを導電接続させる構造の耐圧百分率は、トレンチ間隔比によらず９４％以上となり、耐圧低下率が極めて大きくなることが確認された（図６には「領域２ｂをエミッタ電極に接続」と示す）。従って、前述のように外周環状トレンチ３ａに接するｐベース層２ｂをエミッタ電極５に電気的に接続させる構造が好ましいことが分かる（第３特徴）。
【００４２】
次に、実施の形態にかかるトレンチゲート型ＩＧＢＴのｎ-ドリフト層１表面（半導体基板のおもて面側の面）、半導体基板裏面およびエッジ終端構造領域４０の構成について説明する。トレンチ３内のドープドポリシリコンゲート電極１１の上部（露出部分）を覆うように層間絶縁膜４が形成されている。また、ｎ-ドリフト層１の表面には、層間絶縁膜４を介してエミッタ電極５となる金属膜が積層されている。エミッタ電極５となる金属膜は、ｎ+エミッタ領域８とｐベース層２との表面にも共通に接触するように被着される。
【００４３】
ｎ-ドリフト層１（ｎ-ベース層）となる半導体基板の裏面の表面層には、ｐ+コレクタ層１３が形成されている。ｐ+コレクタ層１３表面には、コレクタ電極６がオーミック接触している。また、多くの場合、トレンチゲート型ＩＧＢＴのラッチアップ耐量の向上を図るために、ｐベース層２の内部にｐ+コンタクト層９を備える。さらに、ｎ-ドリフト層１とｐ+コレクタ層１３との間にｎ+バッファ層１４を有する構造も、高抵抗のｎ-ドリフト層１を薄くすることができるので好ましい。
【００４４】
ｐベース層２のｐ型延在領域Ｃの表面（半導体基板のおもて面側の面）には、ゲート酸化膜１０を介してゲートランナー用のドープドポリシリコンゲート電極１１が積層される領域と、エミッタ電極５をシリコン表面に直接に接触させるための酸化膜の開口部であるエミッタ電極コンタクトホール２１とが設けられている。このエミッタ電極コンタクトホール２１は、ｐ型延在領域Ｃの外周環状トレンチ３ａ側で、かつ外周環状トレンチ３ａの外側近傍に設けるのが好ましい。その理由は、ｐ型延在領域Ｃの最外周端部からのｎ-ドリフト層１内への横方向抵抗が有効に働き、ターンオフ時の電流集中による破壊を抑制することができるからである。横方向とは、ｎ-ドリフト層１となる半導体基板の主面に平行な方向である。
【００４５】
また、エミッタ電極コンタクトホール２１の開口幅を、外周環状トレンチ３ａと最も外側のトレンチ３との間または隣り合う外周環状トレンチ３ａ間の第２間隔ｂより広くすることもターンオフ時の破壊の抑制に有効である。ゲートランナー用のドープドポリシリコンゲート電極１１は、トレンチゲート構造用のドープドポリシリコンゲート電極１１と同時形成されたものであり、図示省略する部分で繋がっており、相互に導電接続されている。さらに、ゲートランナー用のドープドポリシリコンゲート電極１１の表面には、シリコン酸化膜に設けられた開口部を介してゲートランナーとなるアルミゲート電極配線１２が接触している。このアルミゲート電極配線１２によってトレンチゲート構造用のドープドポリシリコンゲート電極１１がチップ表面に引き出される。
【００４６】
エッジ終端構造領域４０は、ｐベース層２の外周側端部に位置するｐ型延在領域Ｃのさらに外側に設けられている。エッジ終端構造領域４０には、ｐ型延在領域Ｃと所定の間隔をあけて、ｐベース層２の深さと同じ深さ、または、ｐベース層２の深さよりも深い環状のｐ+ガードリング１５，１６が設けられている。ｐ+ガードリング１５，１６は、エッジ終端構造領域４０の一部として活性領域３０を取り巻いている。ｐ+ガードリング１５，１６の表面には、それぞれ、ゲート酸化膜１０と同時に形成された絶縁膜１７を介してドープドポリシリコンフィールドプレート１８，１９が設けられている。
【００４７】
ドープドポリシリコンフィールドプレート１８，１９は、それぞれｐ+ガードリング１５、１６表面を覆うとともに、隣接するｎ-ドリフト層１の表面上にわたってｎ-ドリフト層１の表面も覆うように形成されている。ｐ+ガードリング１５，１６とドープドポリシリコンフィールドプレート１８，１９とは、それぞれ、アルミフィールドプレート２０により図示省略する部分で相互に導電接続されている。
【００４８】
以上、説明したように、実施の形態にかかるトレンチゲート型ＩＧＢＴによれば、外周環状トレンチと最も外側のトレンチとの間または隣り合う外周環状トレンチ間の第２間隔を、トレンチゲート構造用の隣り合うトレンチ間の第１間隔よりも小さくすることで、トレンチゲート底部近傍での電界集中を抑制することができる。また、ｐ型延在領域の外周環状トレンチ側端部表面でｐ型延在領域とエミッタ電極とを導電接続させることで、ターンオフ時におけるｐ型延在領域への電界集中を抑制することができる。これにより、低い電圧でアバランシェ降伏が生じることを回避し、耐圧低下を抑制するとともに、電界集中による破壊が生じることを回避し、ターンオフ破壊耐量を高くすることができる。
【００４９】
以上において本発明では、第１導電型をｎ型とし、第２導電型をｐ型として説明しているが、第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
【産業上の利用可能性】
【００５０】
以上のように、本発明にかかる半導体装置は、電力変換装置などに使用されるパワー半導体装置に有用である。
【符号の説明】
【００５１】
１  ｎ-ドリフト層
２，２ｂ  ｐベース層
２ａ  フローティング領域
３  トレンチ
３ａ  外周環状トレンチ
４  層間絶縁膜
５  エミッタ電極
６  コレクタ電極
８  ｎ+エミッタ領域
９  ｐ+コンタクト層
１０  ゲート酸化膜
１１  ドープドポリシリコンゲート電極
１２  アルミゲート電極配線
１３  ｐ+コレクタ層
１４  ｎ+バッファ層
１５，１６  ｐ+ガードリング
１７  絶縁膜
１８，１９  ドープドポリシリコンフィールドプレート
２０  アルミフィールドプレート
２１  エミッタ電極コンタクトホール
２２  ゲート電極コンタクトホール
３０  活性領域
４０  エッジ終端構造領域
Ｃ  ｐ型延在領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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