(57)【特許請求の範囲】
【請求項１】
基板の表側にキャリアウエハを接合するステップであって、前記基板は、この基板の前記表側に沿った接合を有する感光性ダイオードを含むステップ、
前記キャリアウエハが底部になるように前記キャリアウエハと前記基板を反転するステップ、
前記基板の裏側で前記基板を薄化するステップ、
前記基板の裏側で薄化された前記基板上にエピＳｉＧｅシード層を形成するステップ、及び
前記エピＳｉＧｅシード層にＢドーパントをドープするステップであって、Ｂ２Ｈ６が５００〜７５０°Ｃの温度と５〜１００Ｔｏｒｒの圧力のもとで５〜１００ｓｃｃｍの速度で１０〜１２０秒間導入された場合に、１Ｅ１８〜１Ｅ２２ａｔｏｍｓ／ｃｍ２のＢドーパント濃度を有するＢドープのエピＳｉＧｅ層を形成するステップ
を含む裏面照射型（ＢＳＩ）センサデバイスの製造方法。
【請求項２】
前記ＢドープのエピＳｉＧｅ層上に金属遮蔽層を形成し、黒レベル補正を提供するステップを更に含む請求項１記載の方法。
【請求項３】
前記金属遮蔽層上に誘電体層を形成するステップを更に含む請求項２記載の方法。
【請求項４】
前記ＢドープのエピＳｉＧｅ層上にマイクロレンズを形成するステップを更に含む請求項１記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、センサ装置に関し、特に、裏面照射型センサデバイスおよびその製造方法に関するものである。
【背景技術】
【０００２】
相補型金属酸化膜半導体（ＣＭＯＳ）イメージセンサは、従来の電荷結合素子（ＣＣＤ）よりも人気が高まっている。ＣＭＯＳイメージセンサは、通常、感光性のＣＭＯＳ回路を用いて光子を電子に変換する画像素子（素子）のアレイを含む。感光性のＣＭＯＳ回路は、通常、シリコン基板内に形成されたフォトダイオードを含む。フォトダイオードが光線に露光された時、電荷は、フォトダイオードで誘導される。光線が主要面（ｓｕｂｊｅｃｔ  ｓｃｅｎｅ）から画素上に入射した時、各々の画素は、画素に当たる光線の量と比例した電子を生成することができる。電子は、この画素の電圧信号に変換され、更にデジタル信号に変換される。
【０００３】
ＣＭＯＳイメージセンサは、ＣＭＯＳセンサと呼ばれることができ、複数の誘電体層および基板上に形成された相互接続層を含んで、基板内のフォトダイオードを周辺回路に接続することができる。誘電体層および相互接続層を有する側は、通常、表側と呼ばれ、基板を有する側は、裏側と呼ばれる。光路差によって、ＣＭＯＳイメージセンサは、表面照射型（ＦＳＩ）イメージセンサおよび裏面照射型（ＢＳＩ）イメージセンサに分類されることができる。
【０００４】
ＦＳＩイメージセンサでは、主要面からの光線は、ＣＭＯＳイメージセンサの表側に入射して、誘電体層および相互接続層を通過し、フォトダイオードに当たる。対照的に、ＢＳＩイメージセンサでは、光線は、誘電体層および交互接続層の障害なく、ＣＭＯＳイメージセンサの裏側に入射する。その結果、光線は直接経路を通過してフォトダイオードに当たることができる。このような直接経路は、電子に変換される光子の数を増加する助けとなり、ＣＭＯＳセンサは光源に対してより敏感になる。
【０００５】
ＢＳＩイメージセンサの量子効率を高めるために、ＢＳＩイメージセンサの基板を薄化することができる。また、イオン注入プロセスによって、薄いＰ＋層が薄化した基板上に形成されて量子効率を一層高めることができる。次いで、レーザーアニーリングプロセスを行うことで、注入されたＰ＋イオンを活性化させると同時に、イオン注入プロセスによって生じた液晶の欠陥を修復することができる。このようなレーザーアニーリングプロセスは、イメージセンサ上のレーザースキャニングの境界効果により、ダークモード（ｄａｒｋ  ｍｏｄｅ）イメージのストライプパターンを生じてしまうという課題があった。このようなダークモードイメージのストライプパターンを回避するためには、薄い酸化物層を成長させれば、シリコン表面を保護することができる。このような基板の裏側のプロセス手順は、長く、且つコスト高である。よって、量子効率を高めつつ、ＢＳＩイメージセンサのプロセス手順を短くする方法が関心を集め、これを提供するという課題があった。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、上記の課題を解決するためになされたものであり、量子効率を高めつつ、電子漏出および白色画素のパフォーマンスを改善し、プロセス手順を短くする裏面照射型センサデバイスおよびその製造方法を提供する。
【課題を解決するための手段】
【０００７】
本発明によれば、裏面照射型（ＢＳＩ）センサデバイスは、表側の表面および裏側の表面を有する基板、基板の表側の表面に沿って設けられた基板内の感光性ダイオード、および基板の裏側の表面上のＢドープのエピＳｉＧｅ層を含む。
【０００８】
本発明によれば、裏面照射型（ＢＳＩ）センサデバイスの製造方法は、基板の表側にキャリアウエハを接合するステップであって、基板は、この基板の前記表側に沿った接合を有する感光性ダイオードを含むステップ、キャリアウエハが底部になるようにキャリアウエハと基板を反転するステップ、基板の裏側で基板を薄化するステップ、基板の裏側で薄化された前記基板上にエピＳｉＧｅシード層を形成するステップ、及びエピＳｉＧｅシード層にＢドーパントをドープするステップであって、Ｂ２Ｈ６が５００〜７５０°Ｃの温度と５〜１００Ｔｏｒｒの圧力のもとで５〜１００ｓｃｃｍの速度で１０〜１２０秒間導入された場合に、１Ｅ１８〜１Ｅ２２ａｔｏｍｓ／ｃｍ２のＢドーパント濃度を有するＢドープのエピＳｉＧｅ層を形成するステップを含む。
【０００９】
本発明によれば、裏面照射型（ＢＳＩ）センサデバイスは、基板中の画素アレイであって、基板は、画素アレイの複数の感光素子を含み、これら感光素子は、基板の表側に沿って設けられたこと、基板の裏側の表面のＢドープのエピＳｉＧｅ層、ＢドープのエピＳｉＧｅ層上の金属遮蔽層、金属遮蔽層上の誘電体層、ＢドープのエピＳｉＧｅ層上のマイクロレンズ、およびマイクロレンズ層上のカラーフィルターを含む。
【発明の効果】
【００１０】
本発明によれば、量子効率を高めつつ、電子漏出および白色画素のパフォーマンスを改善し、ＢＳＩセンサのプロセス手順を短くすることができる。
【００１１】
この発明およびその利点のより完全な理解のために、添付の図面と併せて解釈される以下の記載を参照する。
【図面の簡単な説明】
【００１２】
【図１（ａ）】裏面反射型（ＢＳＩ）センサデバイスの表側形成を表している。
【図１（ｂ）】裏面反射型（ＢＳＩ）センサデバイスの表側形成を表している。
【図２（ａ）】実施形態に基づくＢＳＩセンサデバイスを形成する裏側プロセスの方法および装置を表している。
【図２（ｂ）】実施形態に基づくＢＳＩセンサデバイスを形成する裏側プロセスの方法および装置を表している。
【図２（ｃ）】実施形態に基づくＢＳＩセンサデバイスを形成する裏側プロセスの方法および装置を表している。
【図２（ｄ）】実施形態に基づくＢＳＩセンサデバイスを形成する裏側プロセスの方法および装置を表している。
【図２（ｅ）】実施形態に基づくＢＳＩセンサデバイスを形成する裏側プロセスの方法および装置を表している。
【図２（ｆ）】実施形態に基づくＢＳＩセンサデバイスを形成する裏側プロセスの方法および装置を表している。
【図２（ｇ）】実施形態に基づくＢＳＩセンサデバイスを形成する裏側プロセスの方法および装置を表している。
【００１３】
異なる図面の対応の番号または記号は、通常、対応の部分を指している。図面は、各種の実施形態の関連する態様を明確に説明するためのものであり、必ずしも正確な縮尺では描かれていない。
【発明を実施するための形態】
【００１４】
以下に実施形態の製造および使用について詳細に述べる。しかしながら、本発明は、さまざまな特定の状況において具現化され得る多くの適用可能な発明の概念を提供する。ここに述べる特定の実施形態は、単に本発明の実施形態を製造および使用する特定の態様を例示するのみであり、本発明の範囲を限定するものではない。
【００１５】
本発明は、裏面反射型（ＢＳＩ）イメージセンサまたはＢＳＩセンサデバイスの方法および装置を表している。実施形態によれば、ＢＳＩセンサデバイスの基板は、裏側で薄化され、次いで、Ｂドープのエピタキシャルシリコン（ゲルマニウム）（エピＳｉＧｅ）層が基板の裏側の表面上に形成することができる。エピＳｉＧｅシード層は、ＢＳＩの薄化プロセス中に生じたシリコンの表面の損傷を修復でき、シリコンより４％大きい原子のゲルマニウムは、量子効率を高める。その場で（ｉｎ−ｓｉｔｕ）ＢドープのエピＳｉＧｅ層は、ＢＳＩのシリコンの表面でのｐ−ｎ接合となる、制御可能なＰ型層を形成し、電子漏出および白色画素のパフォーマンスを改善することができる。本発明の実施形態は、各種の相補型金属酸化膜半導体（ＣＭＯＳ）センサに用いることができる。本実施形態は、センサデバイスの一画素領域を例に用いて表されている。
【００１６】
図１（ａ）は、個別の画素領域２００の簡易化された断面図を表している。画素領域２００は、本発明では、ＢＳＩセンサ素子が画素領域内に形成されることができるため、ＢＳＩセンサデバイスとも呼ばれることがある。イメージセンサは、このような画素領域のグリッドまたはアレイ、または画素領域に形成されたセンサ素子を含むことができる。画素領域２００は、表側２９１および裏側２９３を備えた基板２１０上に形成されることができる。基板２１０は、シリコン、ゲルマニウム、ダイアモンドなどの半導体材料であってもよい。また、基板２１０は、当技術分野で周知のように、ホウ素、アルミニウム、ガリウムなどのｐ型ドーパントでドープされてもよく、あるいはまた、ｎ型ドーパントでドープされてもよい。
【００１７】
基板２１０は、複数の分離領域２９４を含み、基板２１０上に形成された各種のデバイスを絶縁分離し、且つ画素領域２００をイメージセンサの他のロジック領域から分離する。分離領域２９４は、シャロートレンチアイソレーションであることができ、当技術分野で周知のように、通常、基板２１０をエッチングしてトレンチを形成し、誘電材料を用いてトレンチを充填することで形成されている。選択的に、ライナー酸化物膜（ｏｘｉｄｅ ｌｉｎｅｒ）２９６が分離領域２９４の側壁に沿って形成されてもよい。
【００１８】
基板２１０は、感光性ダイオード２９７（または単にフォトダイオード２９７と呼ばれる）を含み、感光性ダイオード２９７に入射する光線の強度または輝度に関連する信号を発生することができる。実施形態では、感光性ダイオード２９７は、ピンド層フォトダイオード（ｐｉｎｎｅｄ  ｌａｙｅｒ  ｐｈｏｔｏｄｉｏｄｅ）である。ピンド層フォトダイオード２９７は、基板２１０に形成されたｎ型ドープ領域２８１を含み、この実施形態ではｐ型基板でもよい。これは、ｎ型ドープ領域２８１の表面上に形成された重ドープのｐ型領域２８３（ピンド層と呼ばれる）を含み、ｐ−ｎ−ｐ接合を形成する。当業者には認知されていることだが、上述のピンド層フォトダイオードは、単に、本実施形態に用いられ得る感光性ダイオード２９７の１つのタイプである。例えば、非ピンド層フォトダイオードが代わりに用いられることもある。任意の好適なフォトダイオードが本実施形態に用いられ、且つこれらの全てのフォトダイオードは、本実施形態の範囲内に含まれる。
【００１９】
画素領域２００は、トランジスタ２９９を含み、変換（ｔｒａｎｓｆｅｒ）トランジスタ、リセットトランジスタ、ソースフォロワトランジスタ、または選択トランジスタであってもよい。トランジスタ２９９は、基板２１０に隣接するゲート絶縁膜２８５、ゲート絶縁膜上にあるゲート電極２８７、およびゲート絶縁膜２８５とゲート電極２８７の側壁に沿ったスペーサ２８８を含むことができる。ゲート絶縁膜２８５とゲート電極２８７は、当技術分野で周知の任意の好適なプロセスによって基板２１０上に形成され、パターン化できる。
【００２０】
トランジスタのソース／ドレイン領域２８４は、感光性ダイオード２９７からのゲート絶縁膜２８５の対向側の基板２１０中に形成される。基板２１０がｐ型基板である実施形態では、ソース／ドレイン領域２８４は、リン、ヒ素、アンチモンなどの好適なｎ型ドーパントを注入することで形成されることができる。注意すべきことは、当業者には認知されていることだが、多くの他のプロセス、ステップなどがソース／ドレイン領域２８４および感光性ダイオード２９７を形成するのに用いられ得る。
【００２１】
層間絶縁膜（ＩＬＤ）層２３０は、画素領域２００上に形成されることができる。ＩＬＤ層２３０は、ホウ素リン酸塩ガラス（boron phosphorus silicate glass；BPSG）などの材料を含むことができるが、任意の好適な誘電体がいずれかの層に用いられることもできる。コンタクト（ｃｏｎｔａｃｔ）２３１は、好適なフォトリソグラフィーおよびエッチング技術を用いてＩＬＤ層２３０を通過して形成されることができる。コンタクト２３１は、バリア／接着層（図示されていない）を含み、拡散を防ぎ、コンタクト２３１のためにより良い接着を提供することができる。
【００２２】
各種の導電および誘電体層は、ＩＬＤ層２３０上に形成され、図１（ａ）でまとめて金属間絶縁（ＩＭＤ）膜２４０と呼ばれ、各種のデバイスを互いに接続する。これらの相互接続は、任意の好適な形成プロセス（例えば、フォトリソグラフィーおよびエッチング、ダマシン、デュアルダマシンなど）によって作製されることができ、且つ例えばアルミニウム合金、銅合金などの好適な導電材料を用いて形成されることができる。
【００２３】
また、相互接続がＩＬＤ層２３０およびＩＭＤ層２４０に形成されると、保護層２５０が物理的および化学的ダメージから下方の層を保護するために形成することができる。保護層２５０は、酸化ケイ素、酸化窒素、炭素ドープの酸化物などの低ｋ誘電体、多孔質炭素ドープの二酸化ケイ素などの超低ｋ誘電体、およびこれらの組み合わせなどの１つ以上の好適な誘電材料で構成することができる。保護層２５０は、どんな好適なプロセスでも用いることができるが、化学気相蒸着（ＣＶＤ）などのプロセスによって形成することができる。
【００２４】
図１（ａ）に示された詳細図は、図１（ｂ）では、より抽象的な方法で表されている。この段階での画素領域２００は、シリコン基板２１０、ＩＤＬ層２３０、多層の金属化層を分離するＩＭＤ層２４０、および保護層２５０を含む。層２１０、２３０、および２４０の例示的な詳細は、図１（ａ）に示されている。ＩＬＤおよびＩＭＤ層は、まとめて単一の誘電体層を形成しているものと見ることもできる。相互接続、ゲートまたは他の回路素子などの各種のイメージセンサの機能は、従来の技術を用いて所定の誘電体層内に形成することができる。画素領域２００は、ＢＳＩセンサ素子が画素領域に形成することができるため、本願発明では、ＢＳＩセンサデバイス２００またはＢＳＩセンサ素子として呼ばれることもでき、ＢＳＩセンサまたはＢＳＩセンサデバイスは、複数のＢＳＩセンサ素子を含む。
【００２５】
図２（ａ）の断面図に示されるように、キャリアウエハ２０２は、ボンディングプロセス２１１によってＢＳＩセンサデバイス２００に接合され、図１（ｂ）に示されるように、シリコン基板２１０、ＩＤＬ層２３０、多層の金属層を分離するＩＭＤ層２４０、および保護層２５０を含む。ボンディングプロセス２１１は、キャリアウエハ２０２を保護層２５０上のデバイス２００に結合する典型的なボンディングプロセスを含みうる。キャリアウエハ２０２は、他の実施形態では、保護層２５０でなくＩＭＤ層２４０上に直接接合されてもよい。キャリアウエハ２０２は、例えば、一般的にハンドルウエハと呼ばれるタイプのウエハを含むことができる。
【００２６】
図２（ｂ）の断面図に示されるように、キャリアウエハ２０２は、デバイス２００とともに反転されるため、キャリアウエハ２０２は、その構造に対する支持を与える底部となる。前記構造は、エッチングまたは薄化プロセス２１３を更に行い、裏側で基板２１０を薄化するため、その裏面を通過して導かれた光線は、基板内に形成されたセンサ素子に効果的に達する。
【００２７】
図２（ｃ）の断面図に示されるように、エピＳｉＧｅシード層２０１は、裏側で薄化基板２１０上に形成することができる。いくつかの実施形態では、エピＳｉＧｅシード層２０１は、以下のように形成してもよい。まず、約１００〜７００オングストロームの範囲、および場合により約２００〜５００オングストロームの範囲の厚さを有するＳｉＧｅ材料のシード層が形成する。エピＳｉＧｅ層は、以下の例示的な条件において形成することができる。Ｓｉ前駆体は、モノシラン（ＳｉＨ４）、ジクロルシラン（ＳｉＨ２Ｃｌ２）、三塩化シラン、または四塩化ケイ素（ＳｉＣｌ４）が好ましく、モノシランが更に好ましい。Ｇｅ前駆体は、モノゲルマン（ＧｅＨ４）、または四塩化ゲルマニウム（ＧｅＣｌ４）が好ましく、モノゲルマンが更に好ましい。温度は約５００〜７５０°Ｃが好ましく、約６００〜７００°Ｃがより好ましい。圧力は、約５〜１００トールが好ましく、約１０〜６０トールが更に好ましい。エピＳｉＧｅシード層は、ＢＳＩの薄化プロセス中に生じたシリコンの表面の損傷を修復でき、シリコンより４％大きい原子のゲルマニウムは、量子効率を高める。
【００２８】
図２（ｄ）の断面図に示されるように、ＢドープのエピＳｉＧｅ層が形成され、ＢドープエピＳｉＧｅ層２０１と呼ばれる。層２０１は、ドーピングプロセス２１７によってホウ素（Ｂ）でドープされるのが好ましい。ホウ素でドーピングされる時、以下の例示的な条件において、ジボラン（Ｂ２Ｈ６）は、約５〜１００ｓｃｃｍの速度で導入されることが好ましく、約１０〜５０ｓｃｃｍの速度で導入されることが更に好ましい。温度は約５００〜７５０°Ｃが好ましく、約６００〜７００°Ｃがより好ましい。圧力は、約５〜１００トールが好ましく、約１０〜６０トールが更に好ましい。時間は、約１０〜１２０秒が好ましく、約１０〜６０秒が更に好ましい。ドーパントは、約１Ｅ１８〜１Ｅ２２単位面積当たりの原子数（ａｔｏｍｓ／ｃｍ２）が好ましく、約１Ｅ１９ａｔｏｍｓ／ｃｍ２）が更に好ましい。その場でＢドープのエピＳｉＧｅ層は、ＢＳＩのシリコン表面でｐ−ｎ接合となるような制御可能なＰ型層を形成することができ、電子漏出および白色画素のパフォーマンスを改善することができる。
【００２９】
図２（ｅ）の断面図に示されるように、金属コンタクト２０３は、ＢドープのエピＳｉ（Ｇｅ）層２０１に形成されることができる。金属コンタクト２０３または複数のこのようなコンタクト２０３は、金属コンタクト層を形成することができる。金属コンタクト２０３は、任意の好適な形成プロセス（例えば、フォトリソグラフィーおよびエッチング、ダマシン、デュアルダマシンなど）によって作製されることができ、例えばアルミニウム合金、銅合金などの好適な導電材料を用いて形成されることができる。金属コンタクト２０３は、金属遮蔽となり、センサ素子に黒レベル補正を提供する。
【００３０】
図２（ｆ）の断面図に示されるように、誘電体層２０４は、金属遮蔽層上で基板２１０の裏側の表面上に形成されることができる。誘電体層２０４は、窒化ケイ素（ＳｉＮ）、酸化窒化ケイ素（ＳｉＯＮ）、炭化ケイ素（ＳｉＣ）、五酸化タンタル（Ｔａ２Ｏ５）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）、二酸化ジルコニウム（ＺｒＯ２）、酸化チタン（ＴｉＯ２）、またはその合金を含むことができる。誘電体層２０４は、約２００オングストローム〜約２０００オングストロームの間の厚さに堆積することができる。誘電体層２０４は、有利には、機械的な支持および／または水分に対する保護のための裏側の保護層として、後に続くプロセスのためのエッチングストップ層として、および／または量子効率を最大化する反射防止コーティング（ＡＲＣ）として機能するように形成されることもできる。一実施形態では、誘電体層２０４は、基板内のデバイスの内部構造を保護し、内部構造にかかる応力を減少するために形成されることができる。誘電体層２０４は、層２０１に直接形成されることもできる。誘電体層２０４は、他の実施形態で全く形成されないこともできる。
【００３１】
図２（ｇ）の断面図に示されるように、マイクロレンズ２０８およびカラーフィルター素子２０９は、カラー画像処理応用のために誘電体層２０４上に形成される。マイクロレンズ２０８は、カラーフィルター２０９および基板２１０の裏側の間に配置され、裏面照射の光線が感光領域に集光できるようにすることができる。マイクロレンズ２０８は、基板２１０の裏側からフォトダイオードに照射された光線を収束する。カラーフィルター素子２０９の各々と関連するのは、対応のマイクロレンズ２０８である。カラーフィルター素子および関連のマイクロレンズは、図示されていないが位置合わせマークを用いてセンサ層の感光性素子と位置合わせされることができる。
【００３２】
本発明の裏面照射型センサデバイスおよびその製造方法では、応用中に照射された光線は、可視光線に限らず、赤外線（ＩＲ）および紫外線（ＵＶ）、および他の好適な放射線などの他の光線（ｏｐｔｉｃａｌ  ｌｉｇｈｔ）にまで広げることができる。
【００３３】
追加プロセスが半導体デバイスの製作を完成させるために実行され得ることは理解される。例えば、これらの追加プロセスは、保護層の堆積、コンタクトの形成、および相互接続構造（例えば、導線とビア、金属層、および電気的相互接続を提供する層間絶縁膜）の形成を含むことができる。複数の集積回路デバイスが基板２１０の表側の表面に形成されてもよい。簡素化のため、これらの追加プロセスについては、ここでは省略する。
【００３４】
本実施形態及びそれらの利点について詳細に説明してきたが、本開示の精神及び範囲を逸脱しない限りにおいて、当業者は、添付の請求の範囲によって定義されるように、種々の変更、代替、および改変をし得る。
【００３５】
また、本願の範囲は、本明細書中に述べられたプロセス、機械、製造、物質の組成、装置、方法、及びステップの特定の実施形態に限定されるものではない。当業者は、ここで述べられた実施形態に応じて、実質的に同様の機能を実行するか、または実質的に同様の結果を達成する、現存の、または後に開発される、開示、プロセス、機械、製造、物質の組成、装置、方法、及びステップから、より容易に理解されることを認識するであろう。よって、添付の請求の範囲は、上述のプロセス、機械、製造、物質の組成、装置、方法、またはステップを含む。
【符号の説明】
【００３６】
２００  画素領域
２０１  エピＳｉ（Ｇｅ）シード層
２０２  キャリアウエハ
２０３  金属コンタクト
２０４  誘電体層
２０８  マイクロレンズ
２０９  カラーフィルター
２１０  シリコン基板
２１１  ボンディングプロセス
２１３  薄化プロセス
２１７  ドーピングプロセス
２３０  ＩＤＬ層
２３１  コンタクト
２４０  ＩＭＤ層
２５０  保護層
２８１  ｎ型ドープ領域
２８３  重ドープのｐ型領域
２８４  ソース／ドレイン領域
２８５  ゲート絶縁膜
２８７  ゲート電極
２８８  側壁のスペーサ
２９１  表側
２９３  裏側２９３
２９４  分離領域
２９６  ライナー酸化物膜
２９７  感光性ダイオード
２９９  トランジスタ
【図１（ａ）】
0005892963.tif 000002
【図１（ｂ）】
0005892963.tif 000003
【図２（ａ）】
0005892963.tif 000004
【図２（ｂ）】
0005892963.tif 000005
【図２（ｃ）】
0005892963.tif 000006
【図２（ｄ）】
0005892963.tif 000007
【図２（ｅ）】
0005892963.tif 000008
【図２（ｆ）】
0005892963.tif 000009
【図２（ｇ）】
0005892963.tif 000010