(57)【特許請求の範囲】
【請求項１】
直流電圧の立ち上がりが終了し、かつ所定条件を満足したときにトリガ信号を出力するトリガ出力手段と、
前記直流電圧が印加された際に論理回路を初期化するためのレベルを示す初期化レベルが該論理回路の初期化状態を解除するためのレベルを示す初期化解除レベルに該直流電圧の立ち上がりを利用して遷移する第１レベル遷移信号を出力する検査対象回路の出力端子に接続された第１端子、前記トリガ出力手段の出力端子に接続された第２端子、及び前記論理回路の入力端子に接続された第３端子を備え、前記検査対象回路の出力端子から前記第１端子に入力された前記初期化レベルの前記第１レベル遷移信号に応じて前記第３端子から前記初期化レベルと同レベルの初期化実行レベルで出力し、前記トリガ出力手段の出力端子から前記第２端子に入力された前記トリガ信号に応じて該初期化実行レベルが前記初期化解除レベルと同レベルの解除実行レベルに遷移する第２レベル遷移信号を出力する信号出力手段と、
前記検査対象回路に印加された前記直流電圧の立ち上がりが終了したときに前記初期化解除レベルと同レベルの制御信号を出力して該制御信号のレベルを保持する出力保持手段と、
前記検査対象回路が正常に機能しているか否かを示す検査結果信号として、前記信号出力手段の第３端子により出力された前記第２レベル遷移信号、前記出力保持手段により出力されてレベルが保持された前記制御信号、及び前記論理回路の出力端子により出力された信号に応じて定まる検査結果信号を出力するセレクタと、
前記セレクタにより出力された検査結果信号に基づいて前記検査対象回路が正常に機能しているか否かを判定する判定手段と、
を含む検査装置。
【請求項２】
前記セレクタは、前記信号出力手段の第３端子に接続された第１入力端子、前記論理回路の出力端子に接続された第２入力端子、前記出力保持手段の出力端子に接続された制御端子、及び前記判定手段の入力端子に接続されたセレクタ出力端子を備え、前記出力保持手段の出力端子から前記制御端子に前記制御信号が入力されている期間に前記第３端子から前記第１入力端子に前記初期化実行レベルの前記第２レベル遷移信号が入力された場合、前記検査結果信号として該初期化実行レベルと同レベルの検査結果信号を前記セレクタ出力端子から出力し、前記出力保持手段の出力端子から前記制御端子に前記制御信号が入力されている期間に前記第３端子から前記第１入力端子に前記解除実行レベルの前記第２レベル遷移信号が入力された場合、前記検査結果信号として該初期化解除レベルと同レベルの検査結果信号を前記セレクタ出力端子から出力し、
前記判定手段は、前記セレクタ出力端子により出力された前記検査結果信号が予め定められたレベルであるか否かを判定することにより前記検査対象回路が正常に機能しているか否かを判定する請求項１記載の検査装置。
【請求項３】
前記信号出力手段を、前記第１端子としてのＲ端子、前記第２端子としてのＣ端子、前記第３端子としてのＱ端子、及び前記直流電圧が印加されるＤ端子を備えたＤフリップフロップとした請求項１又は請求項２に記載の検査装置。
【請求項４】
トリガ出力手段により、直流電圧の立ち上がりが終了し、かつ所定条件を満足したときにトリガ信号を出力する第１ステップと、
前記直流電圧が印加された際に論理回路を初期化するためのレベルを示す初期化レベルが該論理回路の初期化状態を解除するためのレベルを示す初期化解除レベルに該直流電圧の立ち上がりを利用して遷移する第１レベル遷移信号を出力する検査対象回路の出力端子に接続された第１端子、前記トリガ出力手段の出力端子に接続された第２端子、及び前記論理回路の入力端子に接続された第３端子を備えた信号出力手段により、前記検査対象回路の出力端子から前記第１端子に入力された前記初期化レベルの前記第１レベル遷移信号に応じて前記第３端子から前記初期化レベルと同レベルの初期化実行レベルで出力し、前記トリガ出力手段の出力端子から前記第２端子に入力された前記トリガ信号に応じて該初期化実行レベルが前記初期化解除レベルと同レベルの解除実行レベルに遷移する第２レベル遷移信号を出力する第２ステップと、
出力保持手段により、前記検査対象回路に印加された前記直流電圧の立ち上がりが終了したときに前記初期化解除レベルと同レベルの制御信号を出力して該制御信号のレベルを保持する第３ステップと、
セレクタにより、前記検査対象回路が正常に機能しているか否かを示す検査結果信号として、前記信号出力手段の第３端子により出力された前記第２レベル遷移信号、前記出力保持手段により出力されてレベルが保持された前記制御信号、及び前記論理回路の出力端子により出力された信号に応じて定まる検査結果信号を出力する第４ステップと、
判定手段により、前記セレクタにより出力された検査結果信号に基づいて前記検査対象回路が正常に機能しているか否かを判定する第５ステップと、
を含む検査方法。
【請求項５】
前記セレクタは、前記信号出力手段の第３端子に接続された第１入力端子、前記論理回路の出力端子に接続された第２入力端子、前記出力保持手段の出力端子に接続された制御端子、及び前記判定手段の入力端子に接続されたセレクタ出力端子を備え、
前記第４ステップで、前記セレクタにより、前記出力保持手段の出力端子から前記制御端子に前記制御信号が入力されている期間に前記第３端子から前記第１入力端子に前記初期化実行レベルの前記第２レベル遷移信号が入力された場合、前記検査結果信号として該初期化実行レベルと同レベルの検査結果信号を前記セレクタ出力端子から出力し、前記出力保持手段の出力端子から前記制御端子に前記制御信号が入力されている期間に前記第３端子から前記第１入力端子に前記解除実行レベルの前記第２レベル遷移信号が入力された場合、前記検査結果信号として該初期化解除レベルと同レベルの検査結果信号を前記セレクタ出力端子から出力し、
前記第５ステップで、前記判定手段により、前記セレクタ出力端子から出力された前記検査結果信号が予め定められたレベルであるか否かを判定することにより前記検査対象回路が正常に機能しているか否かを判定することを含む請求項４に記載の検査方法。
【請求項６】
前記信号出力手段を、前記第１端子としてのＲ端子、前記第２端子としてのＣ端子、前記第３端子としてのＱ端子、及び前記直流電圧が印加されるＤ端子を備えたＤフリップフロップとした請求項４又は請求項５に記載の検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、検査装置及び方法に係り、特に、直流電圧を印加した際に論理回路を初期化するためのパワーオンリセット回路の動作状態を検査するための検査回路及び検査方法に関する。
【背景技術】
【０００２】
ラッチ回路やフリップフロップなどを有する半導体集積回路は、電源電圧として直流電圧が印加された際（パワーオン時）に出力される信号の論理値が定まらないことが知られている。そのため、半導体集積回路には、直流電圧が印加された際に出力される信号の論理値として常に所定値（リセットした値）を得るためにパワーオンリセット回路（以下、「ＰＯＲ回路」という。）が設けられている（例えば、特許文献１を参照）。半導体集積回路の信頼性を高めるためにも、ＰＯＲ回路が正常に機能しているか否かを検査することは非常に重要である。
【０００３】
図５には、従来の検査装置５０の一例が示されている。同図に示すように、検査装置５０は、半導体集積回路１００の一部構成要素、制御装置１２２及びテスタ１２４を含んで構成されている。半導体集積回路１００は、電圧印加端子１０２Ａ、接地端子１０２Ｂ及び出力端子１０２Ｃを備えたＰＯＲ回路１０２と、入力端子１０４Ａ及び出力端子１０４Ｂを備えた内部ロジック回路１０４と、入力端子１０６Ａ及び出力端子１０６Ｂを備えたテスト信号発生回路１０６と、ＡＮＤ回路１１０，１１２及びＯＲ回路１１４を備えたマルチプレクサとしてのセレクタ回路１１６と、外部入力端子１１８と、外部出力端子１２０と、を含んで構成されている。なお、検査装置５０及び半導体集積回路１００には電源電圧としての直流電圧ＶＤＤが印加される。
【０００４】
ＰＯＲ回路１０２は、半導体集積回路１００に直流電圧ＶＤＤが印加された際に内部ロジック回路１０４を初期化（以下、「リセット」という。）するためのものであり、出力端子１０２Ｃが信号線Ａを介して内部ロジック回路１０４の入力端子１０４Ａに接続されており、電圧印加端子１０２Ａに直流電圧ＶＤＤが、接地端子１０２Ｂに接地（ＧＮＤ）電圧が各々印加される。ＰＯＲ回路１０２は、内部ロジック回路１０４をリセットするために、ローレベルのリセット信号を直流電圧ＶＤＤの立ち上がり期間として予め定められた期間出力し、直流電圧ＶＤＤの立ち上がりが終了したとき、すなわち、直流電圧ＶＤＤが印加されてから予め定められた期間が経過したとき、内部ロジック回路１０４のリセット状態を解除するために、直流電圧ＶＤＤの立ち上がりを利用してそのリセット信号の信号レベルをローレベルからハイレベルまで立ち上げる（遷移させる）。
【０００５】
テスト信号発生回路１０６は、入力端子１０６Ａが外部入力端子１１８に接続されており、直流電圧ＶＤＤの立ち上がりが止まったときに、すなわち、直流電圧ＶＤＤの立ち上がり期間として予め定められた期間が経過したときに、所定の信号レベルのテスト信号を出力端子１０６Ｂから出力すると共にその信号レベルを固定する。
【０００６】
セレクタ回路１１６のＡＮＤ回路１１０は、正論理入力端子１１０Ａ、負論理入力端子１１０Ｂ及び出力端子１１０Ｃを備えており、正論理入力端子１１０Ａが信号線Ｂを介して内部ロジック回路１０４の出力端子１０４Ｂに、負論理入力端子１１０Ｂが信号線Ｃを介してテスト信号発生回路１０６の出力端子１０６Ｂに各々接続されている。また、セレクタ回路１１６のＡＮＤ回路１１２は、正論理入力端子１１２Ａ，１１２Ｂ及び出力端子１１２Ｃを備えており、正論理入力端子１１２Ａが信号線Ａに、正論理入力端子１１２Ｂが信号線Ｃに各々接続されている。更に、セレクタ回路１１６のＯＲ回路１１４は、正論理入力端子１１４Ａ，１１４Ｂ及び出力端子１１４Ｃを備えており、正論理入力端子１１４ＡがＡＮＤ回路１１０の出力端子１１０Ｃに、正論理入力端子１１４ＢがＡＮＤ回路１１２の出力端子１１２Ｃに、出力端子１１４Ｃが信号線Ｄを介して外部出力端子１２０に各々接続されている。従って、セレクタ回路１１６は、テスト信号発生回路１０６から出力されたテスト信号に基づいて、内部ロジック回路１０４から入力された信号及びＰＯＲ回路１０２から入力された信号の何れかと同レベルの信号を外部出力端子１２０に出力する。
【０００７】
外部入力端子１１８には制御装置１２２が接続されている。制御装置１２２は、半導体集積回路１００の動作を制御するものであり、直流電圧ＶＤＤの立ち上がりが終了したときに、テスト信号の出力開始を指示する指示信号を外部入力端子１１８を介してテスト信号発生回路１０６に出力する。これに応じて、テスト信号発生回路１０６は、所定の信号レベルのテスト信号を発生して出力端子１０６Ｂから出力する。
【０００８】
外部出力端子１２０にはテスタ１２４の入力端子が接続されている。テスタ１２４は、外部出力端子１２０を介してセレクタ回路１１６から入力された信号の論理値からＰＯＲ回路１０２が正常に機能しているか否かを検査するものである。
【０００９】
図６には、検査装置５０及び半導体集積回路１００に直流電圧ＶＤＤが印加された際の信号線Ａ〜Ｄの信号レベルの遷移状態が示されている。同図の信号線Ａのタイムチャートに示すように、ＰＯＲ回路１０２は、直流電圧ＶＤＤの印加が開始されるとローレベルのリセット信号の出力を開始する。これに応じて、内部ロジック回路１０４から出力される信号の信号レベルは、同図の信号線Ｂのタイムチャートに示すようにハイレベルまたはローレベルとなる。このとき、セレクタ回路１１６は、内部ロジック回路１０４から入力された信号及びテスト信号発生回路１０６から入力されたローレベルの信号を反転したハイレベルの信号の論理積とＰＯＲ回路１０２から入力されたリセット信号及びテスト信号発生回路１０６から入力されたローレベルの信号の論理積との論理和を示す信号を出力する。なお、同図の信号線Ｄのタイムチャートには、ローレベルの信号が出力された状態の一例が示されている。
【００１０】
一方、直流電圧ＶＤＤの立ち上がりを利用して同図の信号線Ａのタイムチャートに示すようにリセット信号の信号レベルがハイレベルまで立ち上がると、これに同期してテスト信号発生回路１０６は制御装置１２２の指示に従ってテスト信号を出力する。このとき、セレクタ回路１１６は、内部ロジック回路１０４から入力された信号及びテスト信号発生回路１０６から入力されたハイレベルのテスト信号を反転したローレベルの信号の論理積とＰＯＲ回路１０２から入力されたリセット解除信号及びテスト信号発生回路１０６から入力されたテスト信号の論理積との論理和を示す信号、すなわち、同図の信号線Ｄに示すようなＨ信号を出力する。
【００１１】
そして、テスタ１２４は、直流電圧ＶＤＤの立ち上がり期間に半導体集積回路１００から入力された信号がローレベルの信号であり、直流電圧ＶＤＤの立ち上がり期間経過後に半導体集積回路１００から入力された信号がハイレベルの信号である場合にＰＯＲ回路１０２が正常に機能していると判定する。
【００１２】
ところで、検査対象回路としてのＰＯＲ回路１０２は、抵抗体（Ｒ）として機能するＰチャネル型ＭＯＳトランジスタ及び容量性素子（Ｃ）として機能するＮチャネル型ＭＯＳトランジスタを含んで構成された回路でもある。そのため、Ｐチャネル型ＭＯＳトランジスタ及びＮチャネル型ＭＯＳトランジスタを含んで構成されるＲＣ回路の時定数に起因してリセット信号の信号レベルが所定レベルにまで達する期間になだらかな立ち上がり部分が生じる。これは、上記検査のようにＰＯＲ回路１０２が正常に機能しているか否かを半導体集積回路１００から出力された信号の論理値から判断する場合には好ましくないことである。しかも、ＲＣ回路の時定数はＰＯＲ回路１０２毎の設置環境や経時劣化の度合いによって変化するため、直流電圧ＶＤＤが印加されてからどの時点でリセット解除信号が出力されるのか特定することが困難だった。そのため、従来は、直流電圧ＶＤＤの電圧値を所定のテストプログラムに従って階段状に上昇させながら出力端子１１４Ｃから出力される信号をモニタリングすることによりＰＯＲ回路１０２の機能を検査していた。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００８−１７１０１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかしながら、上記の直流電圧ＶＤＤの電圧値を階段状に上昇させながらモニタリングするという検査方法は、直流電圧ＶＤＤの立ち上がり期間が長い場合（例えばｍｓオーダー以上の場合）にしか用いることができず、直流電圧ＶＤＤの立ち上がり期間が短い（μｓオーダー）場合はテスタ１２４の動作時間の制約により検査することが困難である、という問題点があった。
【００１５】
本発明は上記問題点を解決するために成されたものであり、検査対象回路が正常に機能しているか否かを電源電圧の立ち上がり期間に拘らず高精度に検査することができる検査装置及び方法を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記目的を達成するために、請求項１に記載の検査装置は、直流電圧の立ち上がりが終了し、かつ所定条件を満足したときにトリガ信号を出力するトリガ出力手段と、前記直流電圧が印加された際に論理回路を初期化するためのレベルを示す初期化レベルが該論理回路の初期化状態を解除するためのレベルを示す初期化解除レベルに該直流電圧の立ち上がりを利用して遷移する第１レベル遷移信号を出力する検査対象回路の出力端子に接続された第１端子、前記トリガ出力手段の出力端子に接続された第２端子、及び前記論理回路の入力端子に接続された第３端子を備え、前記検査対象回路の出力端子から前記第１端子に入力された前記初期化レベルの前記第１レベル遷移信号に応じて前記第３端子から前記初期化レベルと同レベルの初期化実行レベルで出力し、前記トリガ出力手段の出力端子から前記第２端子に入力された前記トリガ信号に応じて該初期化実行レベルが前記初期化解除レベルと同レベルの解除実行レベルに遷移する第２レベル遷移信号を出力する信号出力手段と、前記検査対象回路に印加された前記直流電圧の立ち上がりが終了したときに前記初期化解除レベルと同レベルの制御信号を出力して該制御信号のレベルを保持する出力保持手段と、前記検査対象回路が正常に機能しているか否かを示す検査結果信号として、前記信号出力手段の第３端子により出力された前記第２レベル遷移信号、前記出力保持手段により出力されてレベルが保持された前記制御信号、及び前記論理回路の出力端子により出力された信号に応じて定まる検査結果信号を出力するセレクタと、前記セレクタにより出力された検査結果信号に基づいて前記検査対象回路が正常に機能しているか否かを判定する判定手段と、を含む。
【００１７】
上記目的を達成するために、請求項４に記載の検査方法は、トリガ出力手段により、直流電圧の立ち上がりが終了し、かつ所定条件を満足したときにトリガ信号を出力する第１ステップと、前記直流電圧が印加された際に論理回路を初期化するためのレベルを示す初期化レベルが該論理回路の初期化状態を解除するためのレベルを示す初期化解除レベルに該直流電圧の立ち上がりを利用して遷移する第１レベル遷移信号を出力する検査対象回路の出力端子に接続された第１端子、前記トリガ出力手段の出力端子に接続された第２端子、及び前記論理回路の入力端子に接続された第３端子を備えた信号出力手段により、前記検査対象回路の出力端子から前記第１端子に入力された前記初期化レベルの前記第１レベル遷移信号に応じて前記第３端子から前記初期化レベルと同レベルの初期化実行レベルで出力し、前記トリガ出力手段の出力端子から前記第２端子に入力された前記トリガ信号に応じて該初期化実行レベルが前記初期化解除レベルと同レベルの解除実行レベルに遷移する第２レベル遷移信号を出力する第２ステップと、出力保持手段により、前記検査対象回路に印加された前記直流電圧の立ち上がりが終了したときに前記初期化解除レベルと同レベルの制御信号を出力して該制御信号のレベルを保持する第３ステップと、セレクタにより、前記検査対象回路が正常に機能しているか否かを示す検査結果信号として、前記信号出力手段の第３端子により出力された前記第２レベル遷移信号、前記出力保持手段により出力されてレベルが保持された前記制御信号、及び前記論理回路の出力端子により出力された信号に応じて定まる検査結果信号を出力する第４ステップと、判定手段により、前記セレクタにより出力された検査結果信号に基づいて前記検査対象回路が正常に機能しているか否かを判定する第５ステップと、を含む。
【発明の効果】
【００１８】
本発明によれば、パワーオンリセット回路が正常に機能しているか否かを電源電圧の立ち上がり期間に拘らず高精度に検査することができる、という効果が得られる。
【図面の簡単な説明】
【００１９】
【図１】実施形態に係る検査装置の一例を示す構成図である。
【図２】実施形態に係るリセット制御回路及びその周辺の構成を示す構成図である。
【図３】実施形態に係る検査装置の動作タイミングを示すタイムチャートである。
【図４】実施形態に係る検査装置の変形例を示す構成図である。
【図５】従来の検査装置の一例を示す構成図である。
【図６】従来の検査装置の動作タイミングを示すタイムチャートである。
【発明を実施するための形態】
【００２０】
以下、図面を参照して、本発明を実施するための形態の一例について詳細に説明する。図１には、本実施形態に係る検査装置１０の構成の一例が示されている。同図に示すように、本実施形態に係る検査装置１０の構成は、図５に示す検査装置５０の構成と比べ、制御装置１２２に代えて制御装置１８を適用した点、及び図５に示す半導体集積回路１００にリセット制御回路１４及びトリガ入力端子１６を新たに内蔵することにより構成された半導体集積回路１２を適用した点のみが異なっている。よって、以下では、図５に示す検査装置５０及び半導体集積回路１００と同一の部材については同一の符号付し、説明を省略する。
【００２１】
検査装置１０は、半導体集積回路１２の一部構成要素、制御装置１８、及びテスタ１２４を含んで構成されている。半導体集積回路１２は、図５に示す半導体集積回路１００と比べ、信号線ＡとＡＮＤ回路１１２の正論理入力端子１１２Ａとの接続点とＰＯＲ回路１０２の出力端子１０２Ｃとの間にリセット制御回路１４が挿入された点、及びトリガ入力端子１６が設けられた点が異なっている。リセット制御回路１４は、ＰＯＲ回路１０２から入力された信号と同レベルの信号を生成して内部ロジック回路１０４及びセレクタ回路１１６に出力するためのものであり、第１入力端子１４Ａ、第２入力端子１４Ｂ及び出力端子１４Ｃを備えている。第１入力端子１４ＡはＰＯＲ回路１０２の出力端子１０２Ｃに、出力端子１４Ｃは信号線Ｆを介して内部ロジック回路１０４の入力端子１０４Ａに各々接続されている。
【００２２】
トリガ入力端子１６は信号線Ｅを介してリセット制御回路１４の第２入力端子１４Ｂに接続されている。制御装置１８は、図５に示す制御装置１２２と比べ、外部入力端子１１８の他に、トリガ入力端子１６にも接続されている点、及びトリガ入力端子１６を介してリセット制御回路１４にトリガ信号を出力する点が異なっている。なお、本実施形態に係る検査装置１０では、トリガ信号の信号レベルとしてハイレベルを適用しているが、このハイレベルのトリガ信号は１回の検査につき電源電圧ＶＤＤの立ち上がりが終了してから所定のタイミングで１回だけ出力されれば良いものである。
【００２３】
図２には、本実施形態に係るリセット制御回路１４の構成の一例が示されている。同図に示すように、リセット制御回路１４は、Ｄフリップフロップ１５を含んで構成されている。Ｄフリップフロップ１５は、直流電圧ＶＤＤが印加されるデータ端子（Ｄ端子）、第１入力端子１４Ａに相当するリセット端子（Ｒ端子）、出力端子１４Ｃに相当する出力端子（Ｑ端子）及び第２入力端子１４Ｂに相当するクロック端子（Ｃ端子）を備えている。
【００２４】
次に、図３を参照しながら本実施形態に係る検査装置１０の動作を説明する。なお、図３には、検査装置１０及び半導体集積回路１２の電源が投入された際の信号線Ａ〜Ｆの信号レベルの遷移状態が示されている。
【００２５】
同図に示すように、直流電圧ＶＤＤの印加が開始されると、ＰＯＲ回路１０２は、同図の信号線Ａのタイムチャートに示すようなローレベル（初期化レベル）の第１レベル遷移信号の出力を開始する。これに応じて、リセット制御回路１４は、同図の信号線Ｆのタイムチャートに示すようなローレベルの（初期化実行レベル）の第２レベル遷移信号を出力する。これによって、内部ロジック回路１０４はリセット状態となり、同図の信号線Ｂのタイムチャートに示すようにハイレベルの信号またはローレベルの信号を出力する。そして、セレクタ回路１１６は、内部ロジック回路１０４から入力された信号及びテスト信号発生回路１０６から入力されたローレベルの信号を反転したハイレベルの信号の論理積とリセット制御回路１４から入力されたローレベルの第２レベル遷移信号及びテスト信号発生回路１０６から入力されたローレベルの信号の論理積との論理和を示す信号の出力を開始する。なお、同図の信号線Ｄのタイムチャートには、信号線Ｄにローレベルの信号が伝播されている状態が例示されている。
【００２６】
一方、直流電圧ＶＤＤの立ち上がりを利用して同図の信号線Ａのタイムチャートに示すように第１レベル遷移信号の信号レベルがハイレベル（初期化解除レベル）まで立ち上がってから、予め定められた期間が経過すると、制御装置１８はハイレベルのトリガ信号をリセット制御回路１４に出力すると共にテスト信号の発生を指示する指示信号をテスト信号発生回路１０６に出力する。リセット制御回路１４は、制御装置１８からトリガ信号が入力されると、リセット制御回路１４から同図の信号線Ｆのタイムチャートに示すようなハイレベルの第２レベル遷移信号を出力する。これによって内部ロジック回路１０４のリセット状態が解除される。また、テスト信号発生回路１０６は、制御装置１８から指示信号が入力されると、ハイレベルのテスト信号を出力する。このとき、セレクタ回路１１６は、内部ロジック回路１０４から入力された信号（ハイレベルまたはローレベルの信号）及びテスト信号発生回路１０６から入力されたテスト信号を反転した信号（ローレベル）の論理積とＰＯＲ回路１０２から入力された第１レベル遷移信号及びテスト信号発生回路１０６から入力されたテスト信号の論理積との論理和を示す信号、すなわち、同図の信号線Ｄのタイムチャートに示すようなハイレベルの信号の出力を開始する。
【００２７】
そして、テスタ２４は、直流電圧ＶＤＤの立ち上がりが終了してから予め定められた期間が経過するまでの期間に半導体集積回路１２から入力された信号がローレベルの信号であり、予め定められた期間経過してから半導体集積回路１２から入力された信号がハイレベルの信号である場合にＰＯＲ回路１０２が正常に機能していると判定し、それ以外の場合、すなわち、直流電圧ＶＤＤの立ち上がりが終了してから予め定められた期間が経過するまでの期間に半導体集積回路１２から入力された信号がハイレベルの信号である場合及び予め定められた期間経過してから半導体集積回路１２から入力された信号がローレベルの信号である場合にＰＯＲ回路１０２が正常に機能していないと判定する。
【００２８】
このように、本実施形態に係る検査装置１０では、仮に直流電圧ＶＤＤの立ち上がり期間ｔが短い場合（例えば、μｓオーダーの場合）であっても直流電圧ＶＤＤの立ち上がり終了後のトリガ信号が出力されるまでの期間ｔ’の分だけテスタ１２４による検査時間を長く確保することができるので、外部出力端子１２０から出力される信号を１回の検査にのみ供すれば良いことになる。従って、従来のように直流電圧ＶＤＤを階段状に細かく区切りながら立ち上げて検査する必要がなくなるので、検査時間を大幅に短縮することができる。また、従来は、ＰＯＲ回路１０２のリセット信号の立ち上がり速度がＲＣ回路の時定数に起因して遅くなることによりリセット解除がどの時点で開始されたのか特定し難かったが、本実施形態に係る検査装置１０では、第１レベル遷移信号の信号レベル（ハイレベル）に相当する信号レベルの第２レベル遷移信号を検査対象としているので、リセット解除の開始点を容易に特定することができる。
【００２９】
以上、詳細に説明したように、本実施形態に係る検査装置１０によれば、トリガ信号を出力するトリガ出力手段としての制御装置１８と、直流電圧ＶＤＤが印加された際に論理回路としての内部ロジック回路１０４をリセットするためのレベルを示すローレベル（初期化レベル）が内部ロジック回路１０４のリセット状態を解除するためのレベルを示すハイレベル（初期化解除レベル）に直流電圧ＶＤＤの立ち上がりを利用して遷移する第１レベル遷移信号を出力するＰＯＲ回路１０２の出力端子１０２Ｃに接続された第１端子としての第１入力端子１４Ａ、制御装置１８の出力端子に接続された第２端子としての第２入力端子１４Ｂ、及び内部ロジック回路１０４の入力端子１０４Ａに接続された第３端子としての出力端子１４Ｃを備え、ＰＯＲ回路１０２の出力端子１０２Ｃから第１入力端子１４Ａに入力されたローレベルの第１レベル遷移信号に応じて出力端子１４Ｃからローレベル（初期化レベル）と同レベルのローレベル（初期化実行レベル）で出力し、制御装置１８の出力端子から第２入力端子１４Ｂに入力されたトリガ信号に応じてハイレベル（解除実行レベル）に遷移する第２レベル遷移信号をリセット制御回路１４と、リセット制御回路１４の出力端子１４Ｃから出力された第２レベル遷移信号が予め定められたレベルであるか否かを判定することによりＰＯＲ回路１０２が正常に機能しているか否かを判定するテスタ１２４と、を備えているので、ＰＯＲ回路１０２が正常に機能しているか否かを直流電圧ＶＤＤの立ち上がり期間に拘らず高精度に検査することができる。
【００３０】
また、本実施形態に係る検査装置１０によれば、ＰＯＲ回路１０２に印加された直流電圧ＶＤＤの立ち上がりが終了したときに第１レベル遷移信号と同レベルの制御信号としてのテスト信号の出力を開始し、テスト信号のレベルを保持する出力保持手段としてのテスト信号発生回路１０６と、リセット制御回路１４の出力端子１４Ｃに接続された第１入力端子としての正論理入力端子１１２Ａ、内部ロジック回路１０４の出力端子１０４Ｂに接続された第２入力端子としての正論理入力端子１１０Ａ、テスト信号発生回路１０６の出力端子１０６Ｂに接続された負論理入力端子１１０Ｂ及び正論理入力端子１１２Ｂ、並びにテスタ１２４の入力端子に接続された出力端子１１４Ｃを備え、テスト信号発生回路１０６の出力端子１０６Ｂから負論理入力端子１１０Ｂ及び正論理入力端子１１２Ｂにテスト信号が入力されている期間に出力端子１４Ｃから正論理入力端子１１２Ａにローレベルの第２レベル遷移信号が入力された場合、ローベルの信号を出力端子１１４Ｃから出力し、テスト信号発生回路１０６の出力端子１０６Ｂから負論理入力端子１１０Ｂ及び正論理入力端子１１２Ｂにテスト信号が入力されている期間に出力端子１４Ｃから正論理入力端子１１２Ａにハイレベルの第１レベル遷移信号が入力された場合、ローレベルの第１レベル遷移信号と同レベルの信号を出力端子１４から出力するセレクタ回路１１６と、を更に含んで構成し、テスタ１２４が、出力端子１１４Ｃから出力された信号が予め定められた信号であるか否かを判定することによりＰＯＲ回路１０２が正常に機能しているか否かを判定しているので、内部ロジック回路１０４から信号レベルの安定した信号を出力させながらＰＯＲ回路１０２が正常に機能しているか否かを高精度に検査することができる。
【００３１】
また、本実施形態に係る検査装置１０によれば、リセット信号のレベルをローレベルとし、リセット解除信号のレベルをハイレベルとし、セレクタ回路１１６を、内部ロジック回路の出力端子１０４Ｂから正論理入力端子１１０Ａに入力された信号及びテスト信号発生回路１０６の出力端子１０６Ｂから出力された信号を反転した信号の論理積とリセット制御回路１４の出力端子１４Ｃから正論理入力端子１１２Ａに入力された信号及びテスト信号発生回路１０６の出力端子１０６Ｂから負論理入力端子１１０Ｂ及び正論理入力端子１１２Ｂに入力された信号の論理積との論理和を示す論理和信号を出力端子１１４Ｃから出力するマルチプレクサとしたので、内部ロジック回路１０４から出力される信号の信号レベルを安定させると共にＰＯＲ回路１０２が正常に機能しているか否かを高精度かつ容易に検査することができる。
【００３２】
また、本実施形態に係る検査装置１０によれば、制御装置１８が、直流電圧ＶＤＤの立ち上がりが終了してから予め定められた期間を経過したときにトリガ信号を出力しているので、リセットが解除された時点を高精度に特定することができる。
【００３３】
更に、本実施形態に係る検査装置１０によれば、リセット制御回路１４を、第１入力端子１４ＡとしてのＲ端子、第２入力端子１４ＢとしてのＣ端子、出力端子１４ＣとしてのＱ端子、及び直流電圧ＶＤＤが印加されるＤ端子を備えたＤフリップフロップ１５としたので、回路規模の大型化を抑制することができる。
【００３４】
なお、上記実施形態では、セレクタ１１６から出力された信号が予め定められた信号であるか否かを判定することによりＰＯＲ回路１０２が正常に機能しているか否かを判定する場合の形態例を挙げて説明したが、これに限らず、例えば、リセット制御回路１４の出力端子１４Ｃから出力される信号を直接モニタリングしてＰＯＲ回路１０２が正常に機能しているか否かを判定してもよい。この場合の一例が図４に示されている。同図に示す検査装置１０Ａは、図１に示す検査装置１０と比べ、半導体集積回路１２に代えて、半導体集積回路１２Ａを適用した点のみが異なっている。半導体集積回路１２Ａは、図１に示す半導体集積回路１２と比べ、テスト信号発生回路１０６、セレクタ回路１１６、外部入力端子１１８を除いた点、及び外部出力端子３０，３２を新たに設けた点のみが異なっている。
【００３５】
内部ロジック回路１０４の出力端子１０４Ｂは外部出力端子３０に、リセット制御回路１４の出力端子１４Ｃは外部出力端子３２を介してテスタ１２４の入力端子に各々接続されている。従って、テスタ１２４は、直流電圧ＶＤＤの立ち上がりが終了してから予め定められた期間が経過するまでの期間に半導体集積回路１２から入力された信号がローレベルの第２レベル遷移信号であり、この第２レベル遷移信号の信号レベルが予め定められた期間経過してからハイレベルに遷移した場合にＰＯＲ回路１０２が正常に機能していると判定し、それ以外の場合、すなわち、直流電圧ＶＤＤの立ち上がりが終了してから予め定められた期間が経過するまでの期間に半導体集積回路１２から入力された信号がローレベルの第２レベル遷移信号でない場合にＰＯＲ回路１０２が正常に機能していないと判定する。
【００３６】
また、上記実施形態では、直流電圧ＶＤＤの立ち上がりが終了してから予め定められた期間が経過した時点でトリガ信号が出力される形態例を挙げて説明したが、これに限らず、例えば、半導体集積回路１２に他の半導体集積装置が接続されており、半導体集積回路間で通信を行う場合、直流電圧ＶＤＤの立ち上がりが終了してから半導体集積回路間で通信を開始する際に用いられる通信スタート信号（例えば、ポーリング用の信号）をトリガ信号として適用してもよい。また、発振回路を有する電子機器に半導体集積回路１２が内蔵された場合には、発振回路から出力される信号をトリガ信号として適用することも可能である。この場合、検査時に意図せずにリセット状態に入らないように、発振回路と半導体集積回路１２との間の伝送経路にセレクタ回路を挿入し、上述した出力タイミングでセレクタ回路から信号を出力する形態例が挙げられる。
【００３７】
また、上記実施形態では、信号レベルがローレベルのリセット信号によってリセットするローレベルアクティブを適用した場合の形態例に挙げて説明したが、これに限らず、信号レベルがハイレベルのリセット信号によってリセットするハイレベルアクティブも適用可能である。
【００３８】
また、上記実施形態では、Ｄフリップフロップ１４によりリセット実行信号及びリセット解除実行信号を出力する形態例を挙げて説明したが、これに限らず、例えば、Ｄフリップフロップ１４に代えてＤラッチを適用してもよい。このようにラッチ機能を有する回路であれば如何なる回路も適用可能である。
【００３９】
また、上記実施形態では、制御装置１８及びテスタ１２４を半導体集積回路１２の外部に設けた形態例を挙げて説明したが、これに限らず、制御装置１８及びテスタ１２４の少なくとも一方を半導体集積回路１２に内蔵させてもよい。
【００４０】
また、上記実施形態では、リセット制御回路１４、テスト信号発生回路１０６及びセレクタ回路１１６をハードウェア的な構成とした場合の形態例に挙げて説明したが、上記の期間ｔ及びｔ’の各々の時間が十分に長い場合（例えば、ｍｓオーダー以上の場合）、リセット制御回路１４、テスト信号発生回路１０６及びセレクタ回路１１６の少なくとも１つの機能をＣＰＵ（中央処理装置）、メモリ及びプログラムなどによりソフトウェア的に実現してもよい。この場合、例えば、コンピュータを、リセット制御回路１４に相当するリセット制御部、テスト信号発生回路１０６に相当するテスト信号発生部及びセレクタ回路１１６に相当するセレクタ部の少なくとも１つとして機能させるためのプログラムをＲＯＭ（Read Only Memory）に予め記憶しておき、そのプログラムをＣＰＵに実行させる形態が例示できる。
【符号の説明】
【００４１】
１０  検査装置
１２  半導体集積回路
１４  リセット制御回路
１５  Ｄフリップフロップ
１６  トリガ入力端子
１８，１２２  制御装置
１０２  ＰＯＲ回路
１０４  内部ロジック回路
１０６  テスト信号発生回路
１１０，１１２  ＡＮＤ回路
１１４  ＯＲ回路
１１６  セレクタ回路
１２４  テスタ
【図１】
0006010645.tif 000002
【図２】
0006010645.tif 000003
【図３】
0006010645.tif 000004
【図４】
0006010645.tif 000005
【図５】
0006010645.tif 000006
【図６】
0006010645.tif 000007