(57)【特許請求の範囲】
【請求項１】
不純物が注入されたＧａＡｓ基板をアニールするアニール工程を含む半導体装置の製造方法であって、
前記ＧａＡｓ基板に不純物が注入された側の面である表面に、シリコン窒化膜を形成する工程と、
前記シリコン窒化膜上に、５ｎｍ以上、１４０ｎｍ以下の厚さのＳｉＯ2膜を形成する工程と、
前記シリコン窒化膜及び前記ＳｉＯ2膜が表面に形成された複数の前記ＧａＡｓ基板の各々を、前記表面を上にし、かつ互いに離間して上下方向に配置させた状態でアニールする工程と、
前記アニール後の前記ＧａＡｓ基板から、前記シリコン窒化膜及び前記ＳｉＯ2膜を除去する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記アニールする工程は、縦型アニール炉を使って前記ＧａＡｓ基板をアニールする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記シリコン窒化膜及び前記ＳｉＯ2膜を除去する工程は、バッファードフッ酸を使って前記ＳｉＯ2膜を除去する請求項１又は２に記載の半導体の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に係り、特に不純物イオンを注入した化合物半導体基板をアニールする工程を含む半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＧａＡｓやＩｎＰといった化合物半導体基板に不純物を注入し、これを伝導キャリアとして使用する場合には、不純物注入の後に活性化アニールが行われる。活性化アニールは、不純物の中の注入によって生じた欠陥を修復し、注入された不純物を基板の結晶格子間に移動させるために必要な工程である。
活性化アニールは、一般的に８００℃以上の高い温度で行われる。このため、ＧａＡｓの構成元素であるＡｓ等は、その蒸気圧が高いために基板表面から離脱して空孔を残し、基板特性を低下させる。Ａｓの離脱を防ぐ従来技術としては、アルシン雰囲気中で活性化アニールを行う方法と、基板表面に保護膜（キャップ膜）を形成する方法とがある。
【０００３】
アルシンは毒性が強く、プロセスにおいて取り扱いに注意が必要である。このため、比較的簡易に実施できるキャップ膜によってＡｓの離脱を防ぐ方法が広く使用されてきた。基板にキャップ膜を形成してアニールする従来技術としては、例えば、特許文献１、特許文献２がある。
ところで、上記した特許文献２に記載された発明では、基板のアニールを枚葉式のランプアニール炉を使って行っている。枚葉式の処理は、枚葉式よりも多数の基板を一度に処理できるバッチ処理に比べて生産性が劣ることになる。このため、アニールにも、バッチ処理を適用することが要求されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平５−１３４０８号公報
【特許文献２】特開平１０−３０８３８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、本発明の発明者等によれば、バッチ処理方式の縦型アニール炉を使ってアニールを行うと、キャップ膜上にＧａＡｓ粒（異物）が形成されることが観察された。
縦型のアニール炉においては複数の基板が数ミリ間隔で表面（キャップ膜が形成された面）を上にして上下方向に配置される。本発明の発明者等によれば、ＧａＡｓ粒は、直上に配置された基板裏面から離脱したＡｓやＧａが直下に配置された基板のキャップ膜上に付着して過熱されることによって発生するものと考えられる。
ＧａＡｓ粒は、後のキャップ膜の剥離工程においても除去することができず、基板品質を損なう一因となる。
本発明は、上記した点に鑑みてなされたものであって、縦型アニール炉を使ったバッチ処理方式によってアニールを行った場合にも基板表面に異物が発生することがない、半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
以上の課題を解決するため、本発明の半導体装置の製造方法の一態様は、不純物が注入されたＧａＡｓ基板をアニールするアニール工程を含む半導体装置の製造方法であって、前記ＧａＡｓ基板に不純物が注入された側の面である表面に、シリコン窒化膜を形成する工程（例えば図１（ｃ）に示した工程）と、前記シリコン窒化膜上に、５ｎｍ以上、１４０ｎｍ以下の厚さのＳｉＯ2膜を形成する工程（例えば図１（ｄ）に示した工程）と、前記シリコン窒化膜及び前記ＳｉＯ2膜が表面に形成された複数の前記ＧａＡｓ基板の各々を、前記表面を上にし、かつ互いに離間して上下方向に配置させた状態でアニールする工程（例えば図２（ａ）、（ｂ）に示した工程）と、前記アニール後の前記基板から、前記シリコン窒化膜及び前記酸化膜を除去する工程（例えば図１（ｅ）に示した工程）と、を含むことを特徴とする。
また、本発明の一態様の半導体装置の製造方法は、上記態様において、前記アニールする工程は、縦型アニール炉を使って前記ＧａＡｓ基板をアニールすることが好ましい。
また、本発明の一態様の半導体装置の製造方法は、上記態様において、前記シリコン窒化膜及び前記ＳｉＯ2膜を除去する工程は、バッファードフッ酸を使って前記ＳｉＯ2膜を除去することが好ましい。
【発明の効果】
【０００７】
以上説明した本発明によれば、縦型アニール炉を使ったバッチ処理方式によってアニールを行った場合にも基板表面に異物が発生することがない、半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の一実施形態の半導体装置の製造方法を説明するための図である。
【図２】本発明の一実施形態のアニール炉内でアニールされるキャップ付き基板を示している。
【図３】本発明の一実施形態がＧａＡｓ粒の発生を防ぐメカニズムについて説明するための模式図である。
【図４】図３に示したモデルを検証するためのデータを示した図である。
【図５】ＧａＡｓ粒の発生量とＳｉＯ2膜の厚さとの関係を説明するための図である。
【発明を実施するための形態】
【０００９】
以下、本発明の一実施形態を説明する。
［半導体装置の製造方法］
図１（ａ）〜（ｄ）は、本実施形態の半導体装置の製造方法を説明するための図である。本実施形態は、図１（ａ）に示したＧａＡｓ基板１０１に対して不純物Ｉとして、例えば、Ｓｉイオンを注入する（図１（ｂ））。そして、例えばプラズマＣＶＤ法等の公知の技術によってＳｉＮ膜１０２を、１０ｎｍ〜６０ｎｍ形成する（図１（ｃ））。なお、本実施形態では、基板１０１のうちの不純物が注入された側の面を基板１０１の「表面」と記す。
【００１０】
次に、本実施形態では、例えばプラズマＣＶＤ法により、ＳｉＮ膜１０２上にＳｉＯ2酸化膜１０３（以下、ＳｉＯ2膜１０３と記す）を形成する（図１（ｄ））。ＳｉＯ2膜１０３の厚さは、５ｎｍ〜１４０ｎｍとする。ＳｉＮ膜１０２、ＳｉＯ2膜、１０３が形成された基板をキャップ付き基板１と記す。
次に、本実施形態では、図１（ｄ）に示したキャップ付き基板１を、縦型アニール炉において８００℃の温度でアニールした。
【００１１】
図２（ａ）は、アニール炉内の冶具２０１内にセットされた状態でアニールされるキャップ付き基板１を示している。図２（ｂ）は、図２（１）に示したキャップ付き基板１を拡大して示した図である。本実施形態では、キャップ付き基板１を、表面を上にして複数枚互いに数ｍｍ程度離間して上下方向に配置させた状態でアニールしている。図２（ｂ）では、キャップ付き基板１のうち、冶具内で直上にあるキャップ付き基板を１ａ、直下にあるキャップ付き基板を１ｂとした。
【００１２】
図２（ａ）、（ｂ）に示した状態でアニールした場合、キャップ付き基板１ａ裏面から離脱したＡｓやＧａがキャップ付き基板１ｂのＳｉＯ2膜１０３上に付着するものと考えられる。しかしながら、ＳｉＯ2膜１０３上にＧａＡｓ粒が観測されなかった。
アニール後、キャップ付き基板１表面の図１（ａ）に示したＳｉＯ2膜１０３とＳｉＮ膜１０２をバッファードフッ酸によって除去する。ＳｉＯ2膜１０３、ＳｉＮ膜１０２を除去した後の基板１０１を図１（ｅ）に示す。
【００１３】
以下、本実施形態のＳｉＯ2膜１０３の形成によってＧａＡｓ粒の発生を防いだことについて説明する。
［メカニズム］
図３（ａ）〜（ｃ）は、本実施形態がＧａＡｓ粒の発生を防ぐメカニズムについて説明するための模式図である。図２（ｂ）に示したキャップ付き基板１ａの裏面からはＡｓ及びＧａが離脱する。離脱したＧａは、図３（ａ）に示すように、図２（ｂ）に示したキャップ付き基板１ｂ表面のＳｉＯ2膜１０３上に付着する。付着したＧａは、ＳｉＯ2膜１０３の表面でＯと結合して安定化する。
【００１４】
また、キャップ付き基板１ａの裏面から離脱したＡｓは、Ｇａと同様にキャップ付き基板１ｂ表面のＳｉＯ2膜１０３上に付着してくるものの、Ｇａ−Ｏ結合が安定しているためにＡｓと結合することができない。このため、本実施形態は、キャップ付き基板１の表面のＧａＡｓ粒の発生を抑えることができる。
図４は、このようなモデルを検証するためのデータを示した図である。図４は、アニール後のキャップ付き基板１の表面をＸＰＳ（X-ray photoelectron spectroscopy）分析した結果を示した図である。図４は、図４中段に示した元素の全体に対する相対的な濃度を最下段に示したもので、ＳｉＯ2膜１０３の表面にはＧａは見られるものの、Ａｓは検出されなかったことを示している。
【００１５】
［ＳｉＯ2膜の厚さ］
次に、本実施形態がＧａＡｓ粒の発生を防ぐことができるＳｉＯ2膜１０３の厚さについて説明する。
図５は、ＧａＡｓ粒の発生量と図１に示したＳｉＯ2膜１０３の厚さとの関係を説明するための図である。図５の縦軸は、キャップ付き基板１表面の１ｍｍ2辺りのＧａＡｓ粒の数を示し、横軸はＳｉＯ2膜１０３の厚さを示している。図示したように、ＳｉＯ2膜１０３の厚さが５ｎｍ以下になるとＧａＡｓ粒の増加が顕著になり、５ｎｍ以上になるとＧａＡｓ粒の発生が殆ど見られなくなることが分かる。膜厚が１ｎｍ以下の場合、ＳｉＯ2膜１０３として形成された酸化膜が、ＳｉＯ2膜でなく、ＳｉＯ膜であることが分析結果から分かった。上述のメカニズムで述べたようにＧａが安定的にＯと結合するのに、ＳｉＯ2膜が必要な膜厚は５ｎｍ以上である。
【００１６】
以上のことから、上記した本実施形態では、ＳｉＯ2膜１０３の厚さを５ｎｍ以上、１４０ｎｍとした。なお、ＳｉＯ2膜の厚さの上限を１４０ｎｍとしたのは、これ以上の厚さのＳｉＯ2膜を形成することは、より顕著な効果を得るものではない上にプロセスに負荷をかけるためである。
【産業上の利用可能性】
【００１７】
本発明は、化合物半導体の基板を縦型のバッチ処理でアニールする工程を含むものであれば、どのような半導体装置の製造方法にも適用することができる。
【符号の説明】
【００１８】
１０１  基板
１０２  ＳｉＮ膜
１０３  ＳｉＯ2膜
２０１  冶具
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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