(57)【特許請求の範囲】
【請求項１】
電子回路であって、
トリガーパルスに応じて充電信号を提供するメインドライバと、
前記充電信号を受信するように構成された複数の出力回路を含む出力領域と、
を含み、
前記複数の出力回路は、第１の出力回路と第２の出力回路とを含み、
前記第１の出力回路が提供する出力信号は、前記充電信号及びトリガーパルスに後続する第１のクロック信号に応じる信号であり、
前記第２の出力回路が提供する出力信号は、前記充電信号及び前記第１のクロック信号に後続する第２のクロック信号に応じる信号であり、
前記メインドライバは、
前記トリガーパルスを受信するように構成された制御端子と、前記充電信号を提供するように構成された出力端子とを有し、前記トリガーパルスに応じて導通状態になる第１のスイッチ素子と、
前記第１のスイッチ素子の前記出力端子に電気的に接続される第１の端子と、電圧源に接続される第２の端子と、前記充電信号のリセットに用いる、前記トリガーパルスに後続する第２のパルスを受信するように構成された制御端子とを有し、前記第２のパルスに応じて導通状態になることにより、前記第１のスイッチ素子の前記出力端子を前記電圧源に電気的に接続させる第２のスイッチ素子と、
前記第１のクロック信号を受信するように構成された第１の端子と、前記電圧源に接続される第２の端子と、前記第１のスイッチ素子の前記出力端子に接続される制御端子とを有し、前記充電信号に応じて導通状態になる第３のスイッチ素子と、
前記第１のスイッチ素子の前記出力端子に接続される第１の端子と、前記電圧源に接続される第２の端子と、前記第１のクロック信号を受信するように構成された制御端子とを有する第４のスイッチ素子とを含み、
前記トリガーパルスと、前記第１のクロック信号と、前記第２のクロック信号とが時間的に一部重なっていることを特徴とする電子回路。
【請求項２】
前記複数の出力回路のそれぞれは、入力端子、出力端子及び制御端子を有する第１のスイッチ回路を含み、前記第１のスイッチ回路は、前記制御端子が受信した前記充電信号に応じて導通状態になり、前記第１のスイッチ回路が導通状態になった場合には、前記入力端子は前記異なるクロック信号を受信するように構成され、前記第１のスイッチ回路の前記出力端子は前記出力信号を提供するように構成されることを特徴とする請求項１に記載の電子回路。
【請求項３】
前記メインドライバは、さらに前記第２のパルスに応じてリセット信号を提供し、前記複数の出力回路のそれぞれは、第１の端子と第２の端子と制御端子とを有する第２のスイッチ回路をさらに含み、
前記第２のスイッチ回路の前記第１の端子は、前記第１のスイッチ回路の前記出力端子に電気的に接続され、
前記第２のスイッチ回路の前記第２の端子は、前記電圧源に接続され、
前記第２のスイッチ回路は、前記第２のスイッチ回路の前記制御端子が受信した前記リセット信号に応じて、導通状態になることにより、前記第１のスイッチ回路の前記出力端子を前記電圧源に接続させることを特徴とする請求項２に記載の電子回路。
【請求項４】
前記複数の出力回路のそれぞれは、第１の端子と第２の端子と制御端子とを有する第３のスイッチ回路をさらに含み、
前記第３のスイッチ回路の前記第１の端子は、前記第１のスイッチ回路の前記出力端子に電気的に接続され、
前記第３のスイッチ回路の前記第２の端子は、前記電圧源に接続され、
前記第３のスイッチ素子は、前記第３のスイッチ回路の前記制御端子が受信した入力信号に応じて、導通状態になり、前記入力信号が前記異なるクロック信号と互いに相補していることを特徴とする請求項３に記載の電子回路。
【請求項５】
ゲートドライバであって、
複数のゲートドライバステージを含み、
前記複数のゲートドライバステージのそれぞれは、
トリガーパルスに応じて充電信号を提供するメインドライバと、
前記充電信号及び異なるクロック信号を受信するように構成された複数の出力回路を含む出力領域と、を含み、
前記複数の出力回路は、少なくとも第１の出力回路と第２の出力回路とを含み、前記第１の出力回路は、前記充電信号及び前記トリガーパルスに後続する第１のクロック信号に応じて第１の出力信号を提供するように構成され、前記第２の出力回路は、前記充電信号及び前記第１のクロック信号に後続する第２のクロック信号に応じて第２の出力信号を提供するように構成され、
前記トリガーパルスと、前記第１のクロック信号と、前記第２のクロック信号とが時間的に一部重なっており、
前記メインドライバは、
前記トリガーパルスを受信するように構成された制御端子と、前記充電信号を提供するように構成された出力端子とを有し、前記トリガーパルスに応じて導通状態になる第１のスイッチ素子と、
前記第１のスイッチ素子の前記出力端子に電気的に接続される第１の端子と、電圧源に接続される第２の端子と、前記充電信号のリセットに用いる、前記トリガーパルスに後続する第２のパルスを受信するように構成された制御端子とを有し、前記第２のパルスに応じて導通状態になることにより、前記第１のスイッチ素子の前記出力端子を前記電圧源に電気的に接続させる第２のスイッチ素子と、
前記第１のクロック信号を受信するように構成された第１の端子と、前記電圧源に接続される第２の端子と、前記第１のスイッチ素子の前記出力端子に接続される制御端子とを有し、前記充電信号に応じて導通状態になる第３のスイッチ素子と、
前記第１のスイッチ素子の前記出力端子に接続される第１の端子と、前記電圧源に接続される第２の端子と、前記第１のクロック信号を受信するように構成された制御端子とを有する第４のスイッチ素子とを含むことを特徴とするゲートドライバ。
【請求項６】
前記複数の出力回路のそれぞれは、入力端子と出力端子とを有するスイッチ素子を含み、前記スイッチ素子は、前記充電信号に応じて導通状態になった場合に、前記入力端子が前記異なるクロック信号を受信し、前記出力端子が出力信号を提供することを特徴とする請求項５に記載のゲートドライバ。
【請求項７】
前記複数の出力回路のそれぞれは、放電ユニットをさらに含み、該放電ユニットは、前記スイッチ素子の前記出力端子に電気的に接続され、前記クロック信号と相補的な入力信号を受信することにより、前記出力信号をリセットするように構成されていることを特徴とする請求項６に記載のゲートドライバ。
【請求項８】
前記メインドライバは、さらに前記充電信号のリセットに用いる、前記トリガーパルスに後続する第２のパルスを受信することを特徴とする請求項５に記載のゲートドライバ。
【請求項９】
前記メインドライバは、さらに前記第２のパルスに応じてリセット信号を提供し、前記複数の出力回路のそれぞれは、第１のスイッチ回路と、第２のスイッチ回路と、第３のスイッチ回路とを含み、
前記第１のスイッチ回路は、入力端子、出力端子及び制御端子を含み、前記第１のスイッチ回路は、前記制御端子が受信した前記充電信号に応じて導通状態になり、前記第１のスイッチ回路が導通状態になった場合には、前記入力端子は前記異なるクロック信号を受信するように構成され、前記第１のスイッチ回路の前記出力端子は前記出力信号を提供するように構成されており、
前記第２のスイッチ回路は、第１の端子と、第２の端子と、制御端子とを含み、
前記第２のスイッチ回路の前記第１の端子は、前記第１のスイッチ回路の前記出力端子に電気的に接続され、
前記第２のスイッチ回路の前記第２の端子は、前記電圧源に接続され、前記第２のスイッチ回路は、前記第２のスイッチ回路の前記制御端子が受信した前記リセット信号に応じて、導通状態になることにより、前記第１のスイッチ回路の前記出力端子を前記電圧源に効果的に接続させ、
前記第３のスイッチ回路は、第１の端子と、第２の端子と、制御端子とを含み、
前記第３のスイッチ回路の前記第１の端子は、前記第１のスイッチ回路の前記出力端子に電気的に接続され、
前記第３のスイッチ回路の前記第２の端子は、前記電圧源に接続され、
前記第３のスイッチ素子は、前記第３のスイッチ回路の前記制御端子が受信した入力信号に応じて、導通状態になり、前記入力信号が前記異なるクロック信号と互いに相補していることを特徴とする請求項５に記載のゲートドライバ。
【請求項１０】
前記メインドライバは、メイン出力回路をさらに含み、該メイン出力回路は、前記充電信号及びクロック信号に応じてメイン出力信号を提供するように構成され、
前記複数のゲートドライバステージはＱステージを含み、該Ｑステージのそれぞれは、Ｎ個のシリアル出力信号を提供するように構成され、
前記Ｑステージのそれぞれは、第１のステージ及び第２のステージを含み、前記Ｑステージは、該第１のステージの前記第１の出力信号と該第２のステージの前記第１の出力信号とを互いにＮ個の時間単位でシフトさせるようにカスケード配置され、
前記第１のステージの前記メイン出力信号は、前記第２のステージの前記メインドライバに前記トリガーパルスを提供するように構成され、Ｑ及びＮは、１より大きい正の整数であることを特徴とする請求項５に記載のゲートドライバ。
【請求項１１】
複数のゲートラインにおけるゲートライン信号を受信することにより、画素アレイを制御する薄膜トランジスタアレイを有する表示領域を含む表示パネルを請求項５〜請求項１０の何れか１項に記載のゲートドライバを用いて駆動する方法であって、
前記薄膜トランジスタアレイを駆動するための前記ゲートライン信号を生成するゲートラインドライバを提供するステップと、
メインドライバにトリガーパルスを提供し、該トリガーパルスに応じて充電信号を生成するステップと、
出力領域に前記トリガーパルスに後続する複数のシリアルクロック信号を提供するステップと、及び
複数の出力回路のそれぞれに、前記充電信号及び前記複数のシリアルクロック信号のうち１つの異なるシリアルクロック信号を提供することにより、前記ゲートライン信号のうち１つのゲートライン信号を生成するステップと、を含み、
前記ゲートラインドライバは、複数のゲートドライバステージを含み、該複数のゲートドライバステージのそれぞれは、前記メインドライバと、前記複数の出力回路を有する前記出力領域とを含んでおり、
前記複数のシリアルクロック信号は、時間的に互いに重なるように構成されていることを特徴とする方法。
【請求項１２】
前記複数のシリアルクロック信号はＮ個のシリアルクロック信号であり、前記複数の出力回路はＮ個の出力回路であり、該Ｎ個の出力回路は、前記Ｎ個のシリアルクロック信号を受信することにより、Ｎ個のシリアル出力信号を提供するように構成され、前記Ｎ個のシリアルクロック信号は、第１のクロックパルス及び該第１のクロックパルスに後続する第２のクロックパルスを含み、前記第１のクロックパルスと前記第２のクロックパルスとは、互いに１個の時間単位でシフトされ、前記第１のクロックパルスは前記トリガーパルスに後続されるため、前記トリガーパルスと前記第１のクロックパルスとを互いに前記１個の時間単位でシフトさせ、Ｎは、１より大きい正の整数であることを特徴とする請求項１１に記載の方法。
【請求項１３】
前記ゲートラインドライバをＱ個の前記ゲートドライバステージに配置するステップをさらに含み、該Ｑステージのそれぞれは、Ｎ個のシリアル出力信号の提供に用いられ、該Ｎ個のシリアル出力信号は、第１の出力信号と、該第１の出力信号に後続する最終出力信号とを含み、前記Ｑステージのそれぞれは、第１のステージ及び最終ステージを含み、前記Ｑステージは、前記第１のステージの前記第１の出力信号と前記最終ステージの前記最終出力信号とを互いに（Ｑ×Ｎ−１）個の時間単位でシフトさせるようにカスケード配置され、Ｑ及びＮは、１より大きい正の整数であることを特徴とする請求項１１に記載の方法。
【請求項１４】
前記ゲートラインドライバをＱ個の前記ゲートドライバステージに配置するステップをさらに含み、該Ｑステージのそれぞれは、Ｎ個のシリアル出力信号を提供するように構成され、該Ｎ個のシリアル出力信号は、第１の出力信号と、該第１の出力信号に後続する最終出力信号とを含み、前記Ｑステージのそれぞれは、第１のステージ及び第２のステージを含み、前記Ｑステージは、前記第１のステージの前記第１の出力信号と前記第２のステージの前記第１の出力信号とを互いにＮ個の時間単位でシフトさせるようにカスケード配置され、前記第１のステージの前記Ｎ個のシリアル出力信号のうち１つは、前記第２のステージのメインドライバに前記トリガーパルスを提供するように構成され、Ｑ及びＮは、１より大きい正の整数であることを特徴とする請求項１１に記載の方法。
【請求項１５】
前記表示領域は基板の第１の領域に配置され、
前記ゲートラインドライバを、前記基板上の前記第１の領域に隣接した第２の領域に配置するステップをさらに含むことを特徴とする請求項１１に記載の方法。
【請求項１６】
前記表示領域は基板の第１の領域に配置され、前記表示領域は第１の側とそれと異なる第２の側とを含み、前記ゲートラインは第１グループのゲートラインと第２グループのゲートラインとを含み、
前記複数のゲートドライバステージを第１グループのゲートドライバステージと第２グループのゲートドライバステージとに設置するステップと、
前記第１グループのゲートラインにゲートライン信号を提供するように、前記基板上の前記表示領域の前記第１の側に隣接した第２の領域に、前記第１グループのゲートドライバステージを配置するステップと、
前記第２グループのゲートラインにゲートライン信号を提供するように、前記基板上の前記表示領域の前記第２の側に隣接した第３の領域に、前記第２グループのゲートドライバステージを配置するステップと、
をさらに含むことを特徴とする請求項１１に記載の方法。
【請求項１７】
複数のゲートライングループに前記ゲートラインドライバを配置するステップをさらに含み、各グループはＰ本のゲートラインを含み、前記Ｐ本のゲートラインを提供するように、前記複数のゲートドライバステージはＱ個のゲートドライバステージを含み、前記Ｑ個のゲートドライバステージのそれぞれは、Ｒ個のシリアルクロック信号を受信しＲ個のシリアル出力信号を提供するように構成されたＲ個の前記複数の出力回路を含み、Ｐ，Ｑ及びＲは１より大きい正の整数であり、前記Ｒ個のシリアルクロック信号は、第１のクロックパルスと、該第１のクロックパルスに後続する第２のクロックパルスとを含み、前記第１のクロックパルスと前記第２のクロックパルスとは、互いに１個の時間単位でシフトされており、前記メインドライバは、さらに前記充電信号のリセットに用いる、前記トリガーパルスに後続するリセットパルスを受信し、前記トリガーパルスと前記リセットパルスとは、互いにＰ個の時間単位でシフトされることを特徴とする請求項１１に記載の方法。
【請求項１８】
前記第１のクロックパルスは前記トリガーパルスに後続され、前記トリガーパルスと前記第１のクロックパルスとを互いに時間周期でシフトさせ、前記時間周期は［（Ｐ／２）−Ｒ＋１］により決定され、［（Ｐ／２）−Ｒ＋１］が１に等しい場合に、前記時間周期は１個の時間周期に等しく、［（Ｐ／２）−Ｒ＋１］が１より大きい場合に、前記時間周期はＭ個の時間周期に等しく、Ｍは１から［（Ｐ／２）−Ｒ＋１］までの正の整数であることを特徴とする請求項１７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶ディスプレイ（ＬＣＤ）に用いられるゲートドライバ、電子回路及び方法に関し、特に、ゲートドライバオンアレイ（ｇａｔｅ  ｄｒｉｖｅｒ−ｏｎ−ａｒｒａｙ，ＧＯＡ）構造に関するものである。
【背景技術】
【０００２】
薄膜トランジスタ液晶ディスプレイ（ＴＦＴ−ＬＣＤ）は、一般に、ＬＣＤパネルおよび発光するためのバックライトユニットを含んでいる。表示パネル（ＬＣＤパネルを含む）の製造プロセスを簡素化するために、表示パネルを駆動するためのゲートドライバ回路は、表示パネルに統合されて、かつ表示パネルの周辺回路領域に配置されている。統合されたゲートドライバ回路は、一般的にゲートドライバオンアレイ（ｇａｔｅ  ｄｒｉｖｅｒ−ｏｎ−ａｒｒａｙ，ＧＯＡ）構造と称される。図１には、ＧＯＡ構造を有する表示パネルの一般的なレイアウトが示されている。ＧＯＡ構造は、表示パネル上に製造されるため、表示パネルの領域の一部を占めることで、表示パネルの周辺領域が増えてしまう。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】中国特許出願公開第１０２１８４７１９
【特許文献２】中国特許出願公開第１０１８５３７０５
【発明の概要】
【発明が解決しようとする課題】
【０００４】
したがって、表示パネルの周辺領域に大きいスペースを占めないゲートドライバ、電子回路及び方法を提供することが必要である。
【課題を解決するための手段】
【０００５】
本発明は、表示パネル（例えば、薄膜トランジスタ液晶ディスプレイ（ＴＦＴ−ＬＣＤ）パネル）を駆動するためのゲートドライバを提供する。該ゲートドライバは、液晶ディスプレイにゲートライン信号を提供する複数のゲートドライバグループを有する。各ゲートドライバグループは、複数のゲートドライバステージを有し、各ゲートドライバステージは、複数のゲートドライバ回路を有する。各ゲートドライバ回路は、メインドライバおよび出力領域を含む。メインドライバは、２つまたは２つ以上の出力回路を有する出力領域に充電信号を提供し、各出力回路は、充電信号及びクロック信号に応じてゲートライン信号を提供する。本発明の異なる実施例によれば、ゲートドライバ回路は、従来の回路より少ないスイッチ素子、例えば、薄膜トランジスタを使用している。ゲートドライバは、ＴＦＴ−ＬＣＤ表示パネルに統合されるとともに、表示領域を囲む周辺領域に配置される場合には、ゲートドライバにおいてスイッチ素子の数量を減少または最小化することによって、周辺領域を減少させる必要がある。
【０００６】
よって、本発明の第１の様態は、ゲートドライバ回路であって、トリガーパルスに応じて充電信号を提供するメインドライバと、充電信号を受信するように構成された複数の出力回路を含む出力領域とを含み、複数の出力回路は、第１の出力回路と第２の出力回路とを含み、第１の出力回路が提供する出力信号は、充電信号及びトリガーパルスに後続する第１のクロック信号に応じる信号であり、第２の出力回路が提供する出力信号は、充電信号及び第１のクロック信号に後続する第２のクロック信号に応じる信号であり、メインドライバは、トリガーパルスを受信するように構成された制御端子と、充電信号を提供するように構成された出力端子とを有し、トリガーパルスに応じて導通状態になる第１のスイッチ素子と、第１のスイッチ素子の出力端子に電気的に接続される第１の端子と、電圧源に接続される第２の端子と、充電信号のリセットに用いる、トリガーパルスに後続する第２のパルスを受信するように構成された制御端子とを有し、第２のパルスに応じて導通状態になることにより、第１のスイッチ素子の出力端子を電圧源に電気的に接続させる第２のスイッチ素子と、第１のクロック信号を受信するように構成された第１の端子と、電圧源に接続される第２の端子と、第１のスイッチ素子の出力端子に接続される制御端子とを有し、充電信号に応じて導通状態になる第３のスイッチ素子と、第１のスイッチ素子の出力端子に接続される第１の端子と、電圧源に接続される第２の端子と、第１のクロック信号を受信するように構成された制御端子とを有する第４のスイッチ素子とを含み、トリガーパルスと、第１のクロック信号と、第２のクロック信号とが時間的に一部重なっている。
【０００７】
本発明の一実施例において、メインドライバは、さらに第２のパルスに応じてリセット信号を提供する。本発明の一実施例において、前記出力回路のそれぞれは、第１のスイッチ回路と第２のスイッチ回路とを含み、第１のスイッチ回路は、入力端子、出力端子及び制御端子を有し、第１のスイッチ回路は該制御端子が受信した充電信号に応じて導通状態になり、第１のスイッチ回路が導通状態になった場合には、入力端子は異なるクロック信号を受信するように構成され、出力端子は出力信号を提供するように構成される。なお、第２のスイッチ回路は、第１の端子、第２の端子及び制御端子を有し、第２のスイッチ回路の第１の端子は、第１のスイッチ回路の出力端子に電気的に接続され、第２のスイッチ回路の第２の端子は、電圧源に電気的に接続され、第２のスイッチ回路は、第２のスイッチ回路の制御端子が受信したリセット信号に応じて導通状態になることにより、第１のスイッチ回路の出力端子を電圧源に効果的に接続させる。
【０００８】
また、前記出力回路のそれぞれは、第１の端子、第２の端子及び制御端子を有する第３のスイッチ回路をさらに含み、第３のスイッチ回路の第１の端子は、第１のスイッチ回路の出力端子に電気的に接続され、第３のスイッチ回路の第２の端子は、電圧源に電気的に接続され、第３のスイッチ素子は、第３のスイッチ回路の制御端子の入力信号に応じて導通状態になり、入力信号が異なるクロック信号と互いに相補している。
【０００９】
本発明の異なる実施例によれば、第１のクロック信号が第２のクロック信号とは、時間的に一部重なる。
【００１０】
本発明の第２の様態は、ゲートドライバであって、複数のゲートドライバステージを含み、これらのゲートドライバステージのそれぞれは、トリガーパルスに応じて充電信号を提供するメインドライバと、充電信号及び異なるクロック信号を受信するように構成された複数の出力回路を含む出力領域と、を含み、複数の出力回路は、少なくとも１つの第１の出力回路と第２の出力回路とを含み、第１の出力回路は、充電信号及びトリガーパルスに後続する第１のクロック信号に応じて、第１の出力信号を提供するように構成され、第２の出力回路は、充電信号と、第１のクロック信号に後続する第２のクロック信号とに応じて、第２の出力信号を提供するように構成され、トリガーパルスと、第１のクロック信号と、第２のクロック信号とは、時間的に一部重なっている。メインドライバは、トリガーパルスを受信するように構成された制御端子と、充電信号を提供するように構成された出力端子とを有し、トリガーパルスに応じて導通状態になる第１のスイッチ素子と、第１のスイッチ素子の出力端子に電気的に接続される第１の端子と、電圧源に接続される第２の端子と、充電信号のリセットに用いる、トリガーパルスに後続する第２のパルスを受信するように構成された制御端子とを有し、第２のパルスに応じて導通状態になることにより、第１のスイッチ素子の出力端子を電圧源に電気的に接続させる第２のスイッチ素子と、第１のクロック信号を受信するように構成された第１の端子と、電圧源に接続される第２の端子と、第１のスイッチ素子の出力端子に接続される制御端子とを有し、充電信号に応じて導通状態になる第３のスイッチ素子と、第１のスイッチ素子の出力端子に接続される第１の端子と、電圧源に接続される第２の端子と、第１のクロック信号を受信するように構成された制御端子とを有する第４のスイッチ素子とを含む。
【００１２】
本発明の一実施例において、メインドライバは、さらに前記充電信号のリセットに用いる、トリガーパルスに後続する第２のパルスを受信する。
【００１３】
本発明の他の実施例において、メインドライバは、メイン出力回路をさらに含み、該メイン出力回路は、充電信号及びクロック信号に応じてメイン出力信号を提供するように構成され、前記ゲートドライバステージはＱステージを含み、該Ｑステージのそれぞれは、Ｎ個のシリアル出力信号を提供するように構成され、該Ｑステージは、第１のステージ及び第２のステージを含み、かつ前記Ｑステージは、該第１のステージの第１の出力信号と該第２のステージの第１の出力信号とを互いにＮ個の時間単位でシフトさせるようにカスケード配置され、第１のステージのメイン出力信号は、前記第２のステージのメインドライバに該トリガーパルスを提供するように構成され、ＱおよびＮは１より大きい正の整数である。
【００１４】
本発明の異なる実施例において、前記出力回路のそれぞれは、スイッチ素子と放電ユニットとを含み、スイッチ素子が充電信号に応じて導通状態になり、スイッチ素子は入力端子と出力端子とを有し、スイッチ素子が導通状態になった場合に、入力端子が異なるクロック信号を受信し、出力端子が出力信号を提供する。なお、放電ユニットは、スイッチ素子の出力端子に電気的に接続され、クロック信号と相補する入力信号を受信することにより、出力信号をリセットするように構成されている。
【００１５】
また、前記出力回路のそれぞれは、第１のスイッチ回路と、第２のスイッチ回路と、第３のスイッチ回路とを含んでおり、第１のスイッチ回路が入力端子、出力端子および制御端子を有し、第１のスイッチ回路は、制御端子が受信した充電信号に応じて導通状態になり、第１のスイッチ回路が導通状態になった場合、入力端子は異なるクロック信号を受信するように構成され、出力端子は出力信号を提供するように構成されている。第２のスイッチ回路が第１の端子、第２の端子および制御端子を有し、第２のスイッチ回路の第１の端子は、第１のスイッチ回路の出力端子に電気的に接続され、第２のスイッチ回路の第２の端子は、電圧源に電気的に接続され、第２のスイッチ回路は、第２のスイッチ回路の制御端子が受信したリセット信号に応じて導通状態になることにより、第１のスイッチ回路の出力端子を電圧源に効果的に接続させ、第３のスイッチ回路が第１の端子、第２の端子および制御端子を有し、第３のスイッチ回路の第１の端子は、第１のスイッチ回路の出力端子に電気的に接続されるとともに、第３のスイッチ回路の第２の端子は、電圧源に電気的に接続され、第３のスイッチ素子は、第３のスイッチ回路の制御端子における入力信号に応じて導通状態になり、入力信号が異なるクロック信号と互いに相補している。
【００１６】
本発明の第３の様態は、表示パネルを上記第２の態様によるゲートドライバを用いて駆動する駆動方法であって、表示パネルは表示領域を含み、表示領域は薄膜トランジスタアレイを含み、薄膜トランジスタアレイは、複数のゲートラインにおけるゲートライン信号を受信することにより、画素アレイを制御しており、該方法は、薄膜トランジスタアレイを駆動するためのゲートライン信号を生成するゲートラインドライバを提供するステップと、メインドライバにトリガーパルスを提供し、該トリガーパルスに応じて充電信号を生成するステップと、出力領域にトリガーパルスに後続する複数のシリアルクロック信号を提供するステップと、出力回路のそれぞれに、充電信号及び複数のシリアルクロック信号の異なる信号を提供することにより、ゲートライン信号のうち１つのゲートライン信号を生成するステップと、を含み、ゲートラインドライバは、複数のゲートドライバステージを含み、該ゲートドライバステージのそれぞれは、メインドライバと、複数の出力回路を有する出力領域とを含んでおり、複数のシリアルクロック信号は、時間的に互いに重なるように構成されている。
【００１７】
本発明の一実施例において、該方法は、ゲートラインドライバをＱ個のゲートドライバステージに配置するステップをさらに含んでおり、前記Ｑステージのそれぞれは、Ｎ個のシリアル出力信号の提供に用いられ、Ｎ個のシリアル出力信号は、第１の出力信号と、第１の出力信号に後続する最終出力信号とを含み、前記Ｑステージが第１のステージ及び最終ステージを含み、前記Ｑステージは、第１のステージの第１の出力信号と最終ステージの最終出力信号とを互いに（Ｑ×Ｎ−１）個の時間単位でシフトさせるようにカスケード配置され、ＱおよびＮは、１より大きい正の整数である。
【００１８】
本発明の他の実施例において、この方法は、ゲートラインドライバをＱ個のゲートドライバステージに配置するステップをさらに含んでおり、前記Ｑステージのそれぞれは、Ｎ個のシリアル出力信号の提供するように構成され、Ｎ個のシリアル出力信号は、第１の出力信号と、該第１の出力信号に後続する最終出力信号とを含み、前記Ｑステージは、第１のステージ及び第２のステージを含み、前記Ｑステージは、第１のステージの第１の出力信号と第２のステージの第１の出力信号とを互いにＮ個の時間単位でシフトさせるようにカスケード配置され、第１のステージのＮ個のシリアル出力信号のうち一つは、第２のステージにおけるメインドライバにトリガーパルスを提供するように構成され、ＱおよびＮは、１より大きい正の整数である。
【００１９】
異なる実施例において、該方法は、複数のゲートライングループにゲートラインドライバを配置するステップをさらに含んでおり、各グループはＰ本のゲートラインを含み、前記ゲートドライバステージは、Ｐ本のゲートラインを提供するためのＱ個のゲートドライバステージを含み、Ｑ個のゲートドライバステージのそれぞれは、Ｒ個のシリアルクロック信号を受信しＲ個のシリアル出力信号を提供するように構成されたＲ個の複数の出力回路を含み、Ｐ，Ｑ及びＲは、１より大きい正の整数であり、Ｒ個のクロック信号は、第１のクロックパルスと、第１のクロックパルスに後続する第２のクロックパルスとを含み、第１のクロックパルスと第２のクロックパルスとは互いに１個の時間単位でシフトされており、メインドライバは、さらに充電信号のリセットに用いる、トリガーパルスに後続するリセットパルスを受信し、トリガーパルスとリセットパルスとは、互いにＰ個の時間単位でシフトされる。
【００２０】
また、第１のクロックパルスはトリガーパルスに後続され、トリガーパルスと第１のクロックパルスとを互いに時間周期でシフトさせ、該時間周期は［（Ｐ／２）−Ｒ＋１］により決定され、［（Ｐ／２）−Ｒ＋１］が１に等しい場合に、時間周期は１個の時間周期に等しく、［（Ｐ／２）−Ｒ＋１］が１より大きい場合に、時間周期はＭ個の時間周期に等しく、Ｍは１から［（Ｐ／２）−Ｒ＋１］までの正の整数である。
【００２１】
本発明の異なる実施例において、シリアルクロック信号はＮ個のシリアルクロック信号であり、前記出力回路はＮ個の出力回路であり、該Ｎ個の出力回路は、Ｎ個のシリアルクロック信号を受信することにより、Ｎ個のシリアル出力信号を提供するように構成され、該Ｎ個のシリアルクロック信号は、第１のクロックパルスと、該第１のクロックパルスに後続する第２のクロックパルスとを含み、第１のクロックパルスと第２のクロックパルスとは互いに１個の時間単位でシフトされ、第１のクロックパルスはトリガーパルスの後であるため、トリガーパルスと第１のクロックパルスとを互いに１個の時間単位でシフトさせ、Ｎは１より大きい正の整数である。
【００２２】
本発明の一実施例において、表示領域は、基板の第１の領域に構成され、ゲートラインドライバは、基板上の第１の領域に隣接した第２の領域に配置される。
【００２３】
本発明の他の実施例において、表示領域は基板の第１の領域に配置され、表示領域は第１の側とそれと異なる第２の側とを含み、ゲートラインは第１グループのゲートラインと第２グループのゲートラインとを含み、該方法は、前記ゲートドライバステージを第１グループのゲートドライバステージと第２グループのゲートドライバステージとのように設置するステップと、第１グループのゲートラインにゲートライン信号を提供するように、基板上の表示領域の第１の側に隣接した第２の領域に、第１グループのゲートドライバステージを配置するステップと、第２グループのゲートラインにゲートライン信号を提供するように、基板上の表示領域の第２の側に隣接した第３の領域に、第２グループのゲートドライバステージを配置するステップと、をさらに含む。
【発明の効果】
【００２４】
本発明によれば、１ステージのゲートドライバ回路がより多いゲートラインを提供することにより、ゲートドライバ回路のスイッチ素子の数を減少させるため、表示パネルの周辺領域に大きいスペースを占めないゲートドライバ、電子回路及び方法を提供することができる。
【図面の簡単な説明】
【００２５】
【図１】従来技術における隣接のゲートドライバオンアレイ領域を有する表示パネルを示す図である。
【図２】本発明の一実施例による表示パネルを示す図である。
【図３】本発明の一実施例によるゲートドライバグループにおける複数本のゲートラインを示す図である。
【図４】本発明の一実施例によるゲートドライバグループにおける１つのドライバステージを示す図である。
【図５】ゲートライン信号とクロック信号との間のタイミング関係を示すタイミング図である。
【図６】本発明の一実施例によるゲートドライバグループにおける４つのドライバステージを示す図である。
【図７】図６のゲートドライバグループによるゲートライン信号とクロック信号との間のタイミング関係を示すタイミング図である。
【図８】本発明の他の実施例によるゲートドライバグループにおける２つのドライバステージを示す図である。
【図９】本発明の異なる実施例によるゲートドライバグループにおける２つのドライバステージを示す図である。
【図１０ａ】図８のゲートドライバグループによるゲートライン信号とクロック信号との間のタイミング関係を示すタイミング図である。
【図１０ｂ】図９のゲートドライバグループによるゲートライン信号とクロック信号との間のタイミング関係を示すタイミング図である。
【図１１】図９のゲートドライバグループによるドライバステージにおけるゲートライン信号と異なる信号点との間のタイミング関係を示す詳細なタイミング図である。
【図１２】本発明の一実施例によるゲートドライバグループにおける３つのドライバステージを示す図である。
【図１３ａ】本発明の一実施例によるゲートドライバグループにおけるドライバステージを示す図である。
【図１３ｂ】本発明の一実施例によるゲートドライバグループにおけるドライバステージを示す図である。
【図１３ｃ】本発明の一実施例によるゲートドライバグループにおけるドライバステージを示す図である。
【図１４】ゲートラインドライバ及びそれを区分されたゲートドライバグループを示す図である。
【図１５】ゲートドライバグループ及びそれを区分したゲートドライバステージを示す図である。
【図１６】ゲートドライバステージにおける異なる回路を示す図である。
【図１７ａ】安定素子を示す図である。
【図１７ｂ】安定素子を示す図である。
【図１８ａ】ゲートドライバ回路におけるゲートドライバの状態の関連付けを示す図である。
【図１８ｂ】ゲートドライバ回路におけるゲートドライバの状態の関連付けを示す図である。
【図１８ｃ】ゲートドライバ回路におけるゲートドライバの状態の関連付けを示す図である。
【図１８ｄ】ゲートドライバ回路におけるゲートドライバの状態の関連付けを示す図である。
【図１９】メインドライバにおける異なる入力ユニットを示す図である。
【図２０】本発明の異なる実施例によるゲートドライバ回路を示す図である。
【図２１ａ】図２０に示す一連のゲートドライバステージの間の接続関係を示す図である。
【図２１ｂ】図２０に示す一連のゲートドライバステージの間の接続関係を示す図である。
【図２２】本発明の一実施例により、表示領域にゲートライン信号を提供するための２つのゲートドライバ回路及びその動作を示す概略図である。
【図２３】ゲートライン信号を提供するために構成された２つのゲートドライバ回路におけるゲートドライバステージの配置を示す図である。
【図２４】ゲートドライバステージにより提供されたゲートラインを示すタイミング図である。
【図２５】本発明の他の実施例によるゲートドライバ回路を示す図である。
【図２６】異なる信号の間の関係を示すタイミング図である。
【図２７】図２５に示す一連のゲートドライバステージの間の接続関係を示す図である。
【図２８】ゲートライン信号を提供するために構成された２つのゲートドライバ回路におけるゲートドライバステージの配置を示す図である。
【図２９】ゲートドライバステージにより提供されたゲートラインを示すタイミング図である。
【図３０】本発明の一実施例によるゲートドライバ回路を示すブロック図である。
【図３１】本発明の一実施例による表示パネルを駆動する方法を示すフローチャートである。
【発明を実施するための形態】
【００２６】
従来技術において、ディスプレイパネル（例えば、ＬＣＤパネル）は、複数の画素からなり、これらの画素は、行と列（またはライン）により構成された２次元アレイ状に配列される。各ライン上にある画素は、ゲートライン信号を介して起動または充電され、且つこのゲートライン信号は、ゲートラインドライバにより提供される。ここで、１本のゲートライン上にある画素に対する充電の時間をＨで表す。これらのゲートライン信号は、通常、複数のクロック信号ＣＫ１、ＣＫ２、…および相補的なクロック信号ＸＣＫ１、ＸＣＫ２、…に対応するものであり、ゲートドライバ回路によって生成される。図２に示すように、表示パネル１０は、表示領域２０およびゲートドライバ回路３０を含む。ゲートドライバ回路３０は、複数本のゲートラインＧ１、Ｇ２、…を介して、表示領域２０にゲートライン信号を提供する。本開示内容の一実施例によって、ゲートドライバ回路３０は、複数のゲートドライバステージ１００１、１００２、…を含み、各ゲートドライバステージ１００ｋは、ｎ本のゲートラインを提供する。ゲートドライバ回路３０におけるゲートドライバステージの数量や各ステージにおけるゲートラインの数量は、本開示内容の異なる実施例によって変更可能である。また、本開示内容の異なる実施例によって、前記ゲートドライバステージは、複数のゲートドライバグループに分割されるが、各ゲートドライバグループにおけるドライバステージの数量およびゲートラインの数量は、各実施例によって決定される。図６に示す実施例のように、１つのゲートドライバグループは、４つのステージ１００１、１００２、１００３および１００４を有し、各ステージは、６つのクロック信号に対応して、３本のゲートラインにゲートライン信号を提供する。図４は、図３に示すゲートドライバグループにおける１つのステージを示しており、図３は、４つのステージのクロック信号およびゲートラインを示す。図３に示すように、第１ステージと第２ステージは、クロック信号ＣＫ１、…、ＣＫ６に対応してゲートライン信号を生成し、第３ステージと第４ステージは、相補的なクロック信号ＸＣＫ１、…、ＸＣＫ６に対応してゲートライン信号を生成する。本例では、相補的なクロック信号ＸＣＫ１、…、ＸＣＫ６がＣＫ７、…、ＣＫ１４と同じであるため、ここで、これらの相補的なクロック信号は、同様にクロック信号を意味して使われることができる。図３、図４および図６に示す実施例のように、１つのゲートドライバグループは、４つのゲートドライバステージにおける１２本のゲートラインのためにゲートライン信号を生成し、各ゲートドライバステージは、３本のゲートラインを有する。
【００２７】
図４は、本開示内容の一実施例による例示的なゲートドライバステージを示す。図４に示すように、ゲートドライバステージ１００は、メインドライバ１５０と多出力回路２００との２つの部分を含む。多出力回路２００は、３つのゲートライン信号Ｇ［［Ｎ］］、Ｇ［［Ｎ＋１］］およびＧ［［Ｎ＋２］］を提供するための３つのサブ出力回路２１０１，２１０２，２１０３を含む。多出力回路２００は、クロック信号ＣＫ１、ＣＫ２、ＣＫ３、ＸＣＫ１、ＸＣＫ２およびＸＣＫ３を受信するための６つのクロック入力端子を有する。メインドライバ１５０は、クロック信号ＣＫ１およびゲートライン信号Ｇ［［Ｎ−３］］、Ｇ［［Ｎ＋９］］を受信するための３つの入力端子を有し、且つメインドライバ１５０は、それぞれＢｏｏｓｔおよびｎｏｄｅ２で表し、充電信号パルスおよびクロックパルスを提供ための２つの出力端子を有し。以下、図９および図１６に示すような実施例に関連する動作原理の説明によって、充電信号パルスおよびクロックパルスでゲートライン信号を生成する方法を明確に理解することができる。
【００２８】
図５は、図４および図６に示す実施例におけるゲートライン信号とクロック信号との間のタイミング関係を示すタイミング図である。具体的には、図４に示すようなゲートドライバステージ１００は、図６に示すようなゲートドライバグループの第１ステージを表す。図５に示すように、ゲートライン信号とクロック信号のパルスの幅が６Ｈに等しく、ここで、Ｈが１本のライン上にある画素に対する充電の時間である。この実施例において、パルスの幅がＰＨ／２に等しく、Ｐがゲートドライバグループにおけるゲートラインの数量である。図に示すように、シリアルクロック信号ＣＫ１とＣＫ２が互いに１Ｈの時間でシフトしている。同じように、シリアルゲートライン信号Ｇ［１］とＧ［２］も１Ｈの時間でシフトしており、ゲートライン信号Ｇ［１］は、クロック信号ＣＫ１のうち１つのクロックパルスと同期している。
【００２９】
図６に示すゲートドライバグループ８０において１２本のゲートラインを有する４つのゲートドライバステージは、１２つのクロック信号ＣＫ１、ＣＫ２、…、ＣＫ６、ＸＣＫ１、ＸＣＫ２、…、ＸＣＫ６に対応して、１２つのシリアルゲートライン信号Ｇ［Ｎ］〜Ｇ［Ｎ＋１１］を提供する。図６に示すように、このゲートドライバグループ８０は、４つのゲートドライバステージ１００１、１００２、１００３および１００４を有する。第１ステージ１００１は、入力クロック信号ＣＫ１、ＣＫ２、ＣＫ３、ＸＣＫ１、ＸＣＫ２、ＸＣＫ３および２つの入力ゲートライン信号Ｇ［Ｎ−３］、Ｇ［Ｎ＋９］に対応して、ゲートライン信号Ｇ［Ｎ］〜Ｇ［Ｎ＋２］を生成する。第２ステージ１００２は、入力クロック信号ＣＫ４、ＣＫ５、ＣＫ６、ＸＣＫ４、ＸＣＫ５、ＸＣＫ６および２つの入力ゲートライン信号Ｇ［Ｎ］、Ｇ［Ｎ＋１２］に対応して、ゲートライン信号Ｇ［Ｎ＋３］〜Ｇ［Ｎ＋５］を生成する。第３ステージ１００３は、入力クロック信号ＸＣＫ１、ＸＣＫ２、ＸＣＫ３、ＣＫ１、ＣＫ２、ＣＫ３および２つの入力ゲートライン信号Ｇ［Ｎ＋３］、Ｇ［Ｎ＋１５］に対応して、ゲートライン信号Ｇ［Ｎ＋６］〜Ｇ［Ｎ＋８］を生成する。第４ステージ１００４は、入力クロック信号ＸＣＫ４、ＸＣＫ５、ＸＣＫ６、ＣＫ４、ＣＫ５、ＣＫ６および２つの入力ゲートライン信号Ｇ［Ｎ＋６］、Ｇ［Ｎ＋１８］に対応して、ゲートライン信号Ｇ［Ｎ＋９］〜Ｇ［Ｎ＋１１］を生成する。ここで注意すべきことは、入力ゲートライン信号の選択は、実施例によって変化し、且つ入力ゲートライン信号Ｇ［Ｎ−３］が前のゲートドライバグループから入力され、入力ゲートライン信号Ｇ［Ｎ＋１２］、Ｇ［Ｎ＋１８］が次のゲートドライバグループから入力されたものである。クロック信号ＣＫ１、ＣＫ２、…、ＣＫ６、ＸＣＫ１、ＸＣＫ２、…、ＸＣＫ６およびゲートライン信号Ｇ［１］、Ｇ［２］、…、Ｇ［６］のタイミング図を図７に示す。
【００３０】
図８は、本開示内容の他の実施例を示す。この実施例において、各ゲートドライバグループが２つのゲートドライバステージを有し、６つのクロック信号ＣＫ１、ＣＫ２、ＣＫ３、ＸＣＫ１、ＸＣＫ２、ＸＣＫ３に対応し、６つのゲートライン信号Ｇ［Ｎ］〜Ｇ［Ｎ＋５］を生成する。図８に示すように、第１ステージは、入力クロック信号ＣＫ１、ＣＫ２、ＣＫ３、ＸＣＫ１、ＸＣＫ２、ＸＣＫ３およびゲートライン信号Ｇ［Ｎ−１］、Ｇ［Ｎ＋５］に対応して、ゲートライン信号Ｇ［Ｎ］〜Ｇ［Ｎ＋２］を生成する。第２ステージは、入力クロック信号ＸＣＫ１、ＸＣＫ２、ＸＣＫ３、ＣＫ１、ＣＫ２、ＣＫ３およびゲートライン信号Ｇ［Ｎ＋２］、Ｇ［Ｎ＋８］に対応して、ゲートライン信号Ｇ［Ｎ＋３］〜Ｇ［Ｎ＋５］を生成する。
【００３１】
図９は、本開示内容の別の実施例を示す。この実施例において、各ゲートドライバグループが２つのゲートドライバステージを有し、１２つのクロック信号ＣＫ１、ＣＫ２、…、ＣＫ６、ＸＣＫ１、ＸＣＫ２、…、ＸＣＫ６に対応し、１２つのゲートライン信号Ｇ［Ｎ］〜Ｇ［Ｎ＋１１］を生成する。図９に示すように、第１ステージは、入力クロック信号ＣＫ１、ＣＫ２、…、ＣＫ６、ＸＣＫ１、ＸＣＫ２、…、ＸＣＫ６およびゲートライン信号Ｇ［Ｎ−１］、Ｇ［Ｎ＋１１］に対応して、ゲートライン信号Ｇ［Ｎ］〜Ｇ［Ｎ＋５］を生成する。第２ステージは、入力クロック信号ＸＣＫ１、ＸＣＫ２、…、ＸＣＫ６、ＣＫ１、ＣＫ２、…、ＣＫ６およびゲートライン信号Ｇ［Ｎ＋５］、Ｇ［Ｎ＋１７］に対応して、ゲートライン信号Ｇ［Ｎ＋６］〜Ｇ［Ｎ＋１１］を生成する。
【００３２】
図１０ａはタイミング図であり、図８のゲートドライバグループによるゲートライン信号とクロック信号との間のタイミング関係を示す。図１０ｂはタイミング図であり、図９のゲートドライバグループによるゲートライン信号とクロック信号との間のタイミング関係を示す。図８に示す実施例のように、１つのゲートドライバグループには６本のゲートラインを有し、即ち、Ｐ＝６である。クロック信号ＣＫ１、ＣＫ２およびＣＫ３のパルスの幅は３Ｈであり、複数のシリアルクロック信号の間の時間シフトは１Ｈである。図９に示す実施例のように、１つのゲートドライバグループには１２本のゲートラインを有し、即ち、Ｐ＝１２である。クロック信号ＣＫ１、ＣＫ２、…、ＣＫ６のパルスの幅は６Ｈであり、複数のシリアルクロック信号の間の時間シフトは１Ｈである。図１１は、図９のゲートドライバグループにより、ドライバステージにおけるゲートライン信号と異なる信号点との間のタイミング関係を示す詳細なタイミング図である。
【００３３】
図９および図１１は、本開示内容の原理を説明するための図である。いずれかのゲートドライバステージのように、図９に示すゲートドライバグループにおける第１ステージ１００１は、メインドライバ１５０および多出力回路２００を含む。本実施例において、多出力回路２００は、６つのゲートライン信号Ｇ［Ｎ］，Ｇ［Ｎ＋１］，…，Ｇ［Ｎ＋５］を提供するための６つのサブ出力回路２１０１，２１０２，…，２１０６を含む。多出力回路２００は、クロック信号ＣＫ１、ＣＫ２、…、ＣＫ６、ＸＣＫ１、ＸＣＫ２、…ＸＣＫ６を受信するための１２つのクロック入力端子を有する。メインドライバ１５０は、３つの入力端子を有し、クロック信号ＣＫ１およびゲートライン信号Ｇ［Ｎ−１］、Ｇ［Ｎ＋１１］を受信する。メインドライバ１５０は、Ｂｏｏｓｔおよびｎｏｄｅ２で表した２つの出力端子をさらに有し、充電信号パルスおよびクロックパルスを提供する。メインドライバ１５０は、４つのスイッチユニットＭ１〜Ｍ４およびオプションで配置されたダイオードＤ１とＤ２を有し、入力クロック信号ＣＫ１を調整する。各サブ出力回路は、３つのスイッチユニットＭ５、Ｍ６およびＭ７を有する。
【００３４】
メインドライバ１５０において、スイッチユニットＭ４およびＭ１から入力ユニットが形成される。スイッチユニットＭ４は、入力ゲートライン信号Ｇ［Ｎ−１］に電気的に接続され、Ｂｏｏｓｔ信号に対して充電プロセスを開始する（図１１参照）。Ｂｏｏｓｔ信号を放電するため、スイッチユニットＭ１は、もう一つの（入力）ゲートライン信号Ｇ［Ｎ＋１１］に電気的に接続される。スイッチユニットＭ２およびＭ３から放電ユニットが形成され、スイッチユニットＭ２はＢｏｏｓｔ信号に電気的に接続され、Ｂｏｏｓｔ信号レベルが充電されると、スイッチユニットＭ２が導通状態になり、ｎｏｄｅ２のレベルを電位Ｖｓｓにプルダウンし、スイッチユニットＭ３が非導通状態になり、これにより、Ｂｏｏｓｔ信号とＶｓｓが異なっている。スイッチユニットＭ３は、クロック信号ＣＫ１に電気的に接続され、クロック信号ＣＫ１が通過した後に、Ｂｏｏｓｔ信号をプルダウンする。Ｂｏｏｓｔ信号がローレベルになり、（入力）ゲートライン信号Ｇ［Ｎ＋１１］がハイレベルになると、ｎｏｄｅ２のレベルはハイレベルになる。入力ゲートライン信号Ｇ［Ｎ−１］もトリガーパルスとして、クロック信号ＣＫ１〜ＣＫ６に対応し、ゲートライン信号Ｇ［Ｎ］〜Ｇ［Ｎ＋５］の生成を開始する。トリガーパルスＧ［Ｎ−１］の前に、Ｂｏｏｓｔ信号が電圧レベルＶｓｓにプルダウンされる。トリガーパルスＧ［Ｎ−１］とクロック信号ＣＫ１との間に、Ｂｏｏｓｔ信号レベルは１Ｈの時間間隔で予充電が行われている。
【００３５】
各サブ出力回路２１０１、２１０２、…２１０６において、Ｂｏｏｓｔ信号レベルが予充電されると、スイッチユニットＭ７は、導通状態になるとともに、プルアップユニットとしてクロック信号に対応してゲートライン信号を開始する。こうすることで、各ゲートライン信号Ｇ［Ｎ］、Ｇ［Ｎ＋１］、…、Ｇ［Ｎ＋５］はシリアルクロック信号ＣＫ１、ＣＫ２、…ＣＫ６に対応して順次生成されることができる。図１１に示すように、クロック信号ＣＫ１、ＣＫ２、…ＣＫ６がＢｏｏｓｔ信号のレベルを順次に増やしている。スイッチユニットＭ５をプルダウンユニットとすることにより、ゲートライン信号がＸＣＫ１〜ＸＣＫ６に対応してＶｓｓに確実にプルダウンされる。また、スイッチユニットＭ６が導通状態になると、ゲートライン信号もＶｓｓにプルダウンされる。各ゲートライン信号Ｇ［Ｎ］〜Ｇ［Ｎ＋５］は、個別のクロック信号ＣＫ１〜ＣＫ６に対応して、トリガーパルスＧ［Ｎ−１］の後に生成される。
【００３６】
図１２は、本発明の一実施例によるゲートドライバグループにおける３つのゲートドライバステージを示す。各ステージにおいて、２つのゲートライン信号が４つのクロック信号に対応して２本のゲートライン上に生成される。したがって、ゲートドライバグループによりゲートライン信号が提供されるゲートラインの数量は６本である。
【００３７】
図１３ａ〜図１３ｃは、ゲートドライバグループにおいて、１２本のゲートラインにゲートライン信号を提供するための３つの異なるゲートドライバステージを示し、図４に示すゲートドライバステージの変化実施例である。図１３ａに示す実施例において、スイッチユニットＭ３はメインドライバ１５０から取り外されており、各サブ出力回路は、各自のスイッチユニットＭ３を有する。図１３ｃに示す実施例において、スイッチユニットＭ５は、各サブ出力回路から取り外された。図１３ｂに示す実施例において、クロック信号ＣＫ２およびＣＫ３を受信したスイッチユニットＭ７が、比較的大きなスイッチユニットＭ７および更に大きなスイッチユニットＭ７に置き換えられた。図１３ｂに示す実施例において、ゲートソース間容量Ｃｇｓが各スイッチユニットＭ７まで提供されている。
【００３８】
ここで注意すべきことは、各ゲートドライバステージにおいて、１本より多いゲートラインを提供すると、全体のゲートドライバ回路３０で使用された薄膜トランジスタ（ＴＦＴ）の数を減らすことができる。したがって、ＧＯＡ構造のサイズを減らすことができる。
【００３９】
異なる実施例によって、本発明は、ＧＯＡ構造のサイズを縮小できるゲートドライバ回路を提供する。図１４に示すように、ゲートドライバ回路３０は、ｍ個のゲートドライバグループ８０１、８０２、…を含み、ｍは１より大きい正の整数である。各ゲートドライバグループは、Ｐ本のゲートライン上にゲートライン信号を生成するために用いられる。図１５に示すように、各ゲートドライバグループ８０は、Ｑ個のゲートドライバステージ１００１、１００２、…を含み、Ｑは１より大きい正の整数である。各ゲートドライバグループは、Ｒ本のゲートライン上にゲートライン信号を生成するために用いられることにより、Ｐ＝Ｑ×Ｒをさせ、Ｒは１より大きい正の整数である。図４、図６および図１３ａ〜図１３ｃに示す実施例において、Ｐ＝１２、Ｑ＝４、かつＲ＝３である。図８に示す実施例において、Ｐ＝６、Ｑ＝２、かつＲ＝３である。図９に示す実施例において、Ｐ＝１２、Ｑ＝２、かつＲ＝６である。図１２に示す実施例において、Ｐ＝６、Ｑ＝３、かつＲ＝２である。
【００４０】
図１６に示すように、ゲートドライバステージ１００は、メインドライバ１５０よび多出力回路２００を含む。多出力回路２００は、複数のサブ出力回路２１０１，２１０２，…を含む。メインドライバ１５０は、入力ユニット１６０を含み、第１信号入力端子１６６および第２信号入力端子１６８で２つの入力信号を受信する。入力ユニット１６０は、第１スイッチユニット１６２および第２スイッチユニット１６４を含み、第１スイッチユニット１６２は、第１信号入力端子１６６に電気的に接続され、第２スイッチユニット１６４は、第２信号入力端子１６８および基準電圧レベルＶｓｓに電気的に接続される。第１スイッチユニット１６２は、第２スイッチユニット１６４に接続され、これにより、Ｂｏｏｓｔ信号１５２を提供する。メインドライバ１５０は、放電ユニット１７０をさらに含み、かつ放電ユニット１７０は、クロック信号を受信するためのクロック信号入力端子１７６を有する。放電ユニット１７０は、“Ｂｏｏｓｔ”信号または充電信号１５２および基準電圧レベルＶｓｓに電気的に接続される第３スイッチユニット１７２を含み、“ｎｏｄｅ２”信号またはクロックパルス１５４を提供する。第３スイッチユニット１７２は、クロック信号入力端子１７６からオプションで配置された安定素子１８０を介してクロック信号を受信するように構成され、クロックパルス１５４を調整する。放電ユニット１７０は、クロックパルス１５４および基準電圧レベルＶｓｓに電気的に接続される第４スイッチユニット１７４を含んでもよく、かつスイッチユニット１７４は、充電信号１５２に電気的に接続され、充電信号１５２の充電レベルを制御する。
【００４１】
各サブ出力回路２１０は、プルアップユニット２１５およびプルダウンユニット２２０を含む。プルアップユニット２１５は、充電信号１５２およびクロック信号入力端子２１４にあるクロック信号に電気的に接続される第５スイッチユニット２１２を含み、出力端子２３０にゲートライン信号を提供する。プルダウンユニット２２０は、クロックパルス１５４および基準電圧レベルＶｓｓに電気的に接続される第６スイッチユニット２２２を含み、出力端子２３０でゲートライン信号をプルダウンする。プルダウンユニット２２０は、基準電圧レベルＶｓｓおよびクロック信号入力端子２２６に電気的に接続される第７スイッチユニット２２４を含んでもよく、相補的なクロック信号を受信し、出力端子２３０のゲートライン信号を調整する。
【００４２】
図６に示す第１ステージ１００１において、第１ゲートライン信号がＧ［Ｎ］であり、スイッチユニットＭ４に入力されたゲートライン信号がＧ［Ｎ−３］である。図８および図９に示す第１ステージ１００１において、第１ゲートライン信号がＧ［Ｎ］であり、スイッチユニットＭ４に入力されたゲートライン信号がＧ［Ｎ−１］である。図１２に示す第１ステージ１００１において、第１ゲートライン信号がＧ［Ｎ］であり、スイッチユニットＭ４に入力された第１ゲートライン信号がＧ［Ｎ−２］である。入力ゲートライン信号の選択は、Ｂｏｏｓｔ信号レベルにおける予充電の度合いにより決定される。図１１に示すように、Ｂｏｏｓｔ信号レベルは、Ｇ［Ｎ］が生成される前に１Ｈの時間で予充電された。ゲートライン信号Ｇ［Ｎ−１］がゲートライン信号Ｇ［Ｎ］より１Ｈの時間で先に進むので、ゲートライン信号Ｇ［Ｎ−１］を第１ステージ１００１のトリガーパルスとすることができる。一般的に言えば、予充電の時間は［（Ｐ／２）−Ｒ＋１］×Ｈにより決定されることができる。図８の実施例において、Ｐ＝６、Ｒ＝３である場合には、予充電の時間が１Ｈである。図９の実施例において、Ｐ＝１２、Ｒ＝６である場合には、予充電の時間が１Ｈである。図６の実施例において、Ｐ＝１２、Ｒ＝３である場合には、予充電の時間が４Ｈであってもよい。ゲートライン信号Ｇ［Ｎ−４］、Ｇ［Ｎ−３］、Ｇ［Ｎ−２］およびＧ［Ｎ−１］のいずれかも第１ステージ１００１のトリガーパルスとして使われることが可能であり、これにより、Ｂｏｏｓｔ信号レベルは、少なくとも１Ｈの時間で予充電されることができる。図１２の実施例において、Ｐ＝６、Ｒ＝２である場合には、予充電の時間が２Ｈであってもよい。ゲートライン信号Ｇ［Ｎ−２］或いはＧ［Ｎ−１］を、第１ステージ１００１のトリガーパルスとすることが可能であり、Ｂｏｏｓｔ信号レベルを少なくとも１Ｈの時間で予充電させることができる。
【００４３】
スイッチユニットＭ１に送信する、“Ｂｏｏｓｔ”信号を放電するのに用いられるゲートライン信号について、各ゲートドライバグループにおけるトリガーパルスおよびゲートラインの数（Ｐ）によって決定される。図６において、Ｍ４へのトリガーパルスがＧ［Ｎ−３］であり、かつＰ＝１２であり、Ｍ１へのゲートライン信号がＧ［Ｎ＋９］である。図８において、Ｍ４へのトリガーパルスがＧ［Ｎ−１］であり、かつＰ＝６であり、Ｍ１へのゲートライン信号がＧ［Ｎ＋５］である。図９において、Ｍ４へのトリガーパルスがＧ［Ｎ−１］であり、かつＰ＝１２であり、Ｍ１へのゲートライン信号がＧ［Ｎ＋１１］である。図１２において、Ｍ４へのトリガーパルスはＧ［Ｎ−２］であり、かつＰ＝６であり、Ｍ１へのゲートライン信号はＧ［Ｎ＋４］である。
【００４４】
ここで注意すべきことは、図１６に示す安定素子１８０がオプションで配置されることである。図１７ａに示すように、安定素子１８０は、２つのスイッチユニット１８２，１８４からなるものでもよく、図１７ｂに示すように、容量１８６に置き換えられてもよい。
【００４５】
図１８ａ〜図１８ｄは、様々なゲートドライバ回路におけるゲートドライバの状態と、様々なトリガーパルスの選択との間の関連付けを示す。図１８ａおよび図１８ｂは、図１２に示すゲートドライバグループを示しており、Ｐ＝６、Ｑ＝３、Ｒ＝２である。図１８ａにおいて、Ｇ［Ｎ−２］を第１ステージ１００１へのトリガーパルスとすることで、Ｂｏｏｓｔ信号レベルの予充電時間が２Ｈである。図１８ｂにおいて、Ｇ［Ｎ−１］がトリガーパルスとして、Ｂｏｏｓｔ信号レベルの予充電時間が１Ｈである。図１８ｃおよび図１８ｄは、図６におけるゲートドライバグループを示しており、Ｐ＝１２、Ｑ＝４、Ｒ＝３である。図１８ｃにおいて、Ｇ［Ｎ−３］を第１ステージ１００１へのトリガーパルスとすることで、Ｂｏｏｓｔ信号レベルの予充電時間が３Ｈである。図１８ｄにおいて、Ｇ［Ｎ−２］がトリガーパルスとして、Ｂｏｏｓｔ信号レベルの予充電時間が２Ｈである。また、Ｇ［Ｎ−１］を第１ステージ１００１へのトリガーパルスとすることも可能である。
【００４６】
図１９は、メインドライバ１５０における異なる入力ユニットを示す。図１６に示すように、入力ユニット１６０は、２つの信号入力端子１６６および１６８を有し、２つのゲートライン信号を受信し、スイッチユニット１６２および１６４を制御する。スイッチユニット１６２のソース／ドレインのうち一方も信号入力端子１６６に接続され、かつスイッチユニット１６４のソース／ドレインのうち一つがＶｓｓに接続される。図１９において、入力ユニット１６０’も、２つの信号入力端子１６６および１６８を有し、２つのゲートライン信号を受信することにより、スイッチユニット１６２および１６４を制御する。スイッチユニット１６２のソース／ドレインのうち一つ一方が基準電圧レベルＨに接続され、スイッチユニット１６４のソース／ドレインのうち一つがもう一つの基準電圧レベルＬに接続される。前記入力ユニット１６０’は、図２０および図２２に示すドライバ回路に用いられる。
【００４７】
図２０は、本発明の異なる実施例によるゲートドライバ回路を示す。図２０に示す実施例において、ドライバステージ１００’がドライバグループにおける唯一のステージだと考えられてもよい。各グループにおける２本のゲートラインＧ１ｎおよびＧ２ｎのみを有しているので、Ｐ＝２，Ｑ＝１，Ｒ＝２である。クロック信号ＣＫ１およびＣＫ２のパルスの幅が１Ｈであり、かつＣＫ１とＣＫ２との間に互いにＨ／２の時間でシフトしている。ドライバステージ１００’は、メインドライバ１５０’および多出力回路２００を有し、該多出力回路２００は、それぞれがゲートライン信号Ｇ［１ｎ］およびゲートライン信号Ｇ［２ｎ］を出力するためのサブ出力回路２１０１，２１０２を含む。ゲートライン信号Ｇ［１ｎ］およびＧ［２ｎ］はクロック信号ＣＫ１およびＣＫ２と同時に提供するため、ゲートライン信号Ｇ［１ｎ］およびＧ［２ｎ］は、Ｈ／２の時間の重畳がある。メインドライバ１５０’は、Ｍ４ユニットをＢｏｏｓｔ信号レベルに充電させることを許可するトリガーパルスを受信する入力端子Ｇ［Ｎ−１］（ここでＧ［Ｎ−１］がトリガーパルスと汎称してもよい）を有する。メインドライバ１５０’は、スイッチユニットＭ１をＢｏｏｓｔ信号に対して放電させるゲートライン信号を受信する入力端子Ｇ［Ｎ＋１］（ここでＧ［Ｎ＋１］がゲートライン信号と汎称してもよい）をさらに有する。ドライバステージ１００’におけるゲートライン信号Ｇ［１ｎ］またはゲートライン信号Ｇ［２ｎ］を、いずれも次のドライバステージのトリガーパルスとすることが可能である。
【００４８】
図２１ａおよび図２１ｂは、図２０に示す一連のゲートドライバステージの間の接続関係を示す。図２１ａに示すように、ドライバステージ１００’１から次のドライバステージ１００’２へのトリガーパルスがＯｕｔｐｕｔ  １−ｂである。ドライバステージ１００’１のゲートライン信号Ｇ［１ｎ］またはＧ［２ｎ］を、いずれもドライバステージ１００’２の入力端子Ｇ［Ｎ−１］に送信するトリガーパルスとすることができ、その違いは、Ｂｏｏｓｔ信号の予充電時間が１ＨまたはＨ／２になっている点である。ドライバステージにおけるゲートライン信号Ｇ［２ｎ］と、その次のドライバステージのおけるゲートライン信号Ｇ［１ｎ］とが互いに重なる時間は、Ｈ／２である。図２１ｂは、ドライバステージのゲートライン信号Ｇ［２ｎ］を、次のドライバステージまで送信されるトリガーパルスとすることを示す。
【００４９】
図２２に示すように、ゲートドライバステージが異なる方式で配置されることも可能である。図２に示すようなゲートドライバ回路３０を表示領域２０の一側に配置させる構成と異なり、図２２において、ゲートドライバ回路３０Ｌが表示領域２０の左側に配置され、もう一つのゲートドライバ回路３０Ｒが表示領域２０の右側に配置されている。各ゲートドライバ回路３０Ｌ、３０Ｒは、図２１ｂに示すゲートドライバ回路３０に類似するものであってもよい。図２２に示す実施例において、ゲートドライバステージ１００’１Ｌ、１００’２Ｌ、…は、ゲートラインＧ１，Ｇ３，Ｇ５，…にゲートライン信号を提供し、１００’１Ｒ、１００’２Ｒ、…は、ゲートラインＧ２，Ｇ４，Ｇ６，…にゲートライン信号を提供する。図２２に示すゲートドライバの構成は、図２３に示す形式により簡略に説明することができる。図２３において、ＳＲ１＿Ｌ１とＳＲ１＿Ｌ２との間の矢印は、ゲートドライバ１００’１Ｌ（ＳＲ１＿Ｌ１）におけるゲートライン信号のうち一つを次のゲートドライバ１００’２Ｌ（ＳＲ１＿Ｌ２）へのトリガーパルスとすることを示す。図２４のタイミング図は、図２３に示すゲートラインのドライバ構成における４位相の構成を示す。
【００５０】
図２５は、本発明の他の実施例によるゲートドライバ回路を示す。図２５の実施例において、ゲートドライバステージ１００’’は、３つのサブ出力回路２１００，２１０１および２１０２を含む。サブ出力回路２１０１，２１０２が多出力回路２００の一部であり、出力端子Ｏｕｔｐｕｔ  １およびＯｕｔｐｕｔ  ２がゲートライン信号を提供する。図２５に示すように、サブ出力回路２１００がメインドライバ１５１の一部であり、Ｏｕｔｐｕｔ  ０は次のゲートドライバステージへのトリガーパルスとされる。この実施例において、クロック信号ＣＫのパルスの幅は、各クロック信号ＣＫ１およびＣＫ２のパルスの幅より大きい。また、クロック信号ＣＫ１およびＣＫ２の信号周期は、クロック信号ＣＫの信号周期と一致する。図２６に示すように、クロック信号ＣＫ１およびＣＫ２のパルスの幅は、クロック信号ＣＫのパルスの幅の半分に等しい。ゲートドライバステージ間の接続関係は、図２７に示されており、図２１ａに示す構成に類似する。
【００５１】
ゲートドライバステージ１００’’は、図２３における構成に類似し、異なる形式で構成されてもよい。図２８に示すように、ゲートドライバステージＳＲ１＿Ｌ１、ＳＲ１＿Ｌ２、…は、ゲートラインＧ１，Ｇ３，Ｇ５，…にゲートライン信号を提供するとともに、ゲートドライバステージＳＲ１＿Ｒ１、ＳＲ１＿Ｒ２、…は、ゲートラインＧ２，Ｇ４，Ｇ６，…にゲートライン信号を提供しており、かつ各ゲートドライバステージＳＲ１＿Ｌ１、ＳＲ１＿Ｌ２、…、ＳＲ１＿Ｒ１、ＳＲ１＿Ｒ２、…は、図２５に示すゲートドライバステージ１００’’に類似するものであってもよい。図２８において、ゲートドライバステージＳＲ１＿Ｌ１とＳＲ１＿Ｌ２との間の矢印は、ゲートドライバステージＳＲ１＿Ｌ１のメインドライバ１５１におけるＯｕｔｐｕｔ  ０を次のゲートドライバステージＳＲ１＿Ｌ２へのトリガーパルスとすることを示す。ゲートドライバステージＳＲ１＿Ｒ１とＳＲ１＿Ｒ２との間の矢印は、ゲートドライバステージＳＲ１＿Ｒ１のメインドライバ１５１におけるＯｕｔｐｕｔ  ０を次のゲートドライバＳＲ１＿Ｒ２へのトリガーパルスとすることを示す（図２５参照）。
【００５２】
図２９に示すゲートラインのドライバ構成における４位相の構成のタイミング図が、図２４に示すタイミング図に類似する。
異なる実施例に開示されるように、本発明は、特に、ゲートドライバがゲートドライバオンアレイとして、表示パネルに統合される場合に、ゲートドライバにおいて数少ないスイッチ素子を使用する。ゲートドライバにおいて、より少ないスイッチ素子を使用することにより、表示パネルの周辺面積を減少することができる。したがって、本発明は、ゲートドライバ回路（３０、３０Ｌまたは３０Ｒ）を提供し、ゲートドライバ回路は、メインドライバ（１５０、１５０’または１５１）および出力領域２００を含み、メインドライバ（１５０、１５０’または１５１）は、トリガーパルスに応じて充電信号を提供し、出力領域２００は、充電信号を受信するための複数の出力回路（２１０、２１００、２１０１、２１０２…２１０６）を含み、出力領域２００における各出力回路は、充電信号及びクロック信号に応じて出力信号を提供する。各出力回路は、充電信号に応じて導通状態になる可能なスイッチ素子を含み、スイッチ素子は、入力端子と出力端子とを含み、スイッチ素子が導通状態になると、入力端子はクロック信号を受信し、出力端子は出力信号を提供する。
【００５３】
図３０は、本発明の一実施例によるゲートドライバ回路を示すブロック図であり、当該ゲートドライバ回路３０は、トリガーパルスに応じて充電信号を提供するメインドライバ１５０と、前記充電信号を受信するように構成された複数の出力回路を含む出力領域２００とを含み、前記複数の出力回路のそれぞれは、前記充電信号及び異なるクロック信号に応じて出力信号を提供し、前記複数の出力回路は、第１の出力回路２００１と第２の出力回路２００２とを含み、前記第１の出力回路２００１が提供する前記出力信号は、前記充電信号及び第１のクロック信号に応じる信号であり、前記第２の出力回路２００２が提供する前記出力信号は、前記充電信号及び前記第１のクロック信号に後続する第２のクロック信号に応じる信号であり、前記メインドライバ１５０は、前記トリガーパルスを受信するように構成された制御端子と、前記充電信号を提供するように構成された出力端子とを有し、前記トリガーパルスに応じて導通状態になる第１のスイッチ素子Ｍ４と、前記第１のスイッチ素子Ｍ４の前記出力端子に電気的に接続される第１の端子と、電圧源に接続される第２の端子と、前記充電信号のリセットに用いる、前記トリガーパルスに後続する第２のパルスを受信するように構成された制御端子とを有し、前記第２のパルスに応じて導通状態になることにより、前記第１のスイッチ素子Ｍ４の前記出力端子を前記電圧源に電気的に接続させる第２のスイッチ素子Ｍ１と、前記第１のクロック信号を受信するように構成された第１の端子と、前記電圧源に接続される第２の端子と、前記第１のスイッチ素子Ｍ４の前記出力端子に接続される制御端子とを有し、前記充電信号に応じて導通状態になる第３のスイッチ素子Ｍ２と、前記第１のスイッチ素子Ｍ４の前記出力端子に接続される第１の端子と、前記電圧源に接続される第２の端子と、前記第１のクロック信号を受信するように構成された制御端子とを有する第４のスイッチ素子Ｍ３とを含む。
【００５４】
本発明の一実施例において、各出力回路は、スイッチ素子の出力端子に電気的に接続される放電ユニットをさらに含み、放電ユニットは、クロック信号と相補的な入力信号を受信し、出力信号をリセットするように構成され、メインドライバは、さらにトリガーパルスに後続する第２のパルスを受信し、これにより、前記充電信号をリセットする。
【００５５】
また、本発明はゲートラインドライバを提供し、複数のゲートドライバステージおよび出力領域を含み、各ゲートドライバステージは、トリガーパルスに応じて充電信号を提供するためのメインドライバを含み、出力領域は、充電信号を受信するための複数の出力回路を含み、出力領域における各出力回路は、充電信号及びクロック信号に応じて出力信号を提供する。
【００５６】
本発明の一実施例において、ゲートドライバは、複数のゲートドライバステージを含み、前記複数のゲートドライバステージのそれぞれは、トリガーパルスに応じて充電信号を提供するメインドライバと、前記充電信号及び異なるクロック信号を受信するように構成された複数の出力回路を含む出力領域とを含み、前記複数の出力回路は、少なくとも第１の出力回路と第２の出力回路とを含み、前記第１の出力回路は、前記充電信号及び第１のクロック信号に応じて第１の出力信号を提供するように構成され、前記第２の出力回路は、前記充電信号及び前記第１のクロック信号に後続する第２のクロック信号に応じて第２の出力信号を提供するように構成され、前記第１のクロック信号は、前記第２のクロック信号と時間的に一部重なっている。
【００５７】
本発明の一実施例において、出力回路はＮ個の出力回路を含み、これらＮ個の出力回路は、Ｎ個のシリアル出力信号を提供するためのＮ個のシリアルクロック信号を受信するように構成され、Ｎは１より大きい正の整数であり、これらＮ個のシリアルクロック信号は、第１のクロックパルスと、第１のクロックパルスに後続する第２のクロックパルスとを含み、第１のクロックパルスと第２のクロックパルスとが互いに１個の時間単位でシフトされ、第１のクロックパルスはトリガーパルスに後続するあるため、トリガーパルスと第１のクロックパルスとを互いに少なくとも１個の時間単位でシフトさせる。本発明の他の実施例において、出力回路は、Ｎ個のシリアルクロック信号を受信しＮ個のシリアル出力信号を提供するように構成されるＮ個の出力回路を含み、Ｎは１より大きい正の整数であり、これらＮ個のシリアルクロック信号は、第１のクロックパルスと、該第１のクロックパルスに後続する最終クロックパルスとを含み、第１のクロックパルスと最終クロックパルスとが互いに（Ｎ−１）の時間単位でシフトされている。
【００５８】
本発明の一実施例において、ゲートドライバステージがＱステージを含み、Ｑは１より大きい正の整数であり、Ｑステージのそれぞれは、Ｎ個のシリアル出力信号を提供するように構成され、Ｎ個のシリアルク出力信号は、第１の出力信号と、該第１の出力信号に後続する最終出力信号とを含み、Ｑステージは、第１のステージ及び最終ステージを含み、このＱステージは、第１のステージの第１の出力信号と最終ステージの最終出力信号とを互いに（Ｑ×Ｎ−１）個の時間単位でシフトさせるようにカスケード配置される。本発明の他の実施例において、ゲートドライバステージがＱステージを含み、Ｑは１より大きい正の整数であり、Ｑステージの各ステージは、Ｎ個のシリアル出力信号を提供するように構成され、これらのＮ個のシリアル出力信号は、第１の出力信号と、該第１の出力信号に後続する最終出力信号とを含み、Ｑステージは、第１のステージ及び第２のステージを含み、このＱステージは、第１のステージの第１の出力信号と第２のステージの第１の出力信号とを互いにＮ個の時間単位でシフトさせるようにカスケード配置され、第１のステージのＮ個のシリアル出力信号のうち一つは、第２のステージのメインドライバにトリガーパルスを提供するように構成される。本発明の別の実施例において、メインドライバは、メイン出力回路をさらに含み、充電信号及び異なるクロック信号に応じてメイン出力信号を提供するように構成され、複数のゲートドライバステージがＱステージを含み、Ｑは１より大きい正の整数であり、Ｑステージの各ステージは、Ｎ個のシリアル出力信号を提供するように構成され、これらＱステージは、第１のステージ及び第２のステージを含み、前記Ｑステージは、第１のステージの第１の出力信号と第２のステージの第１の出力信号とを互いにＮ個の時間単位でシフトさせるようにカスケード配置され、第１のステージのメイン出力信号は、第２のステージのメインドライバにトリガーパルスを提供するように構成される。
【００５９】
また、本発明は表示パネルを提供する。例えば、表示領域を含む液晶表示パネルであって、表示領域が薄膜トランジスタアレイを含む。薄膜トランジスタアレイは、複数のゲートラインからゲートライン信号を受信することにより、画素アレイを制御する。ゲートラインドライバは、薄膜トランジスタアレイにゲートライン信号を提供するように構成され、各ゲートラインドライバは、複数のゲートドライバステージを含み、各ゲートドライバステージは、前述のようなメインドライバ及び出力領域を含む。本発明の一実施例において、表示領域は、基板の第１の領域に配置され、ゲートラインドライバは、基板上の第１の領域に隣接した第２の領域に配置される。本発明のその他の実施例において、表示領域は、基板の第１の領域に配置され、表示領域は、第１の側とそれと異なる第２の側とを含み、これらのゲートドライバステージは、第１グループのゲートドライバステージおよび第２グループのゲートドライバステージを含み、第１グループのゲートドライバステージは、基板上の表示領域の第１の側に隣接した第２の領域に位置され、第２グループのゲートドライバステージは、基板上の表示領域の第２の側に隣接した第３の領域に位置され、これらのゲートラインは、第１グループのゲートラインおよび第２グループのゲートラインを含み、第１グループのゲートラインは、第１グループのゲートドライバステージからのゲートライン信号を受信し、第２グループのゲートラインは、第２グループのゲートドライバステージからのゲートライン信号を受信する。
【００６０】
それに応じて、本発明の実施例による表示パネルを駆動する方法は、薄膜トランジスタアレイを駆動するためのゲートライン信号を生成するゲートラインドライバを提供するステップと、充電信号を生成するために、メインドライバにトリガー信号に応じるトリガーパルスを提供するステップと、出力領域に複数のシリアルクロック信号を提供するステップと、ゲートライン信号のうち１つのゲートライン信号を生成するために、充電信号及びシリアルクロック信号のうち一方の異なるシリアルクロック信号を提供するステップと、を含み、ゲートラインドライバは、複数のゲートドライバステージを含み、各ゲートドライバステージは、メインドライバ及び複数の出力回路を有する出力領域を含んでおり、複数のシリアルクロック信号が時間的に互いに重なるように構成される。
【００６１】
図３１は、本発明の一実施例による表示パネルを駆動する方法を示すフローチャートであり、当該表示パネルが表示領域を含み、当該表示領域が薄膜トランジスタアレイを含み、当該薄膜トランジスタアレイが複数のゲートラインにおけるゲートライン信号を受信することにより画素アレイを制御し、前記方法は、前記薄膜トランジスタアレイを駆動するための前記ゲートライン信号を生成するゲートラインドライバを提供するステップＳ１０と、前記メインドライバにトリガーパルスを提供し、該トリガーパルスに応じて充電信号を生成するステップＳ２０と、前記出力領域に複数のシリアルクロック信号を提供するステップＳ３０と、及び前記出力回路のそれぞれに、前記充電信号及び前記複数のシリアルクロック信号のうち１つの異なるシリアルクロック信号を提供することにより、前記ゲートライン信号のうち１つのゲートライン信号を生成するステップＳ４０とを含み、前記ゲートラインドライバは、複数のゲートドライバステージを含み、該ゲートドライバステージのそれぞれは、メインドライバと、複数の出力回路を有する出力領域とを含んでおり、前記複数のシリアルクロック信号は、時間的に互いに重なるように構成されている。
【００６２】
本発明の実施例において、この方法は、ゲートラインドライバをＱ個のゲートドライバステージに配置するステップをさらに含み、Ｑステージの各ステージは、Ｎ個のシリアル出力信号の提供に用いられ、これらのＮ個のシリアル出力信号は、第１の出力信号と第１の出力信号に後続する最終出力信号とを含み、Ｑステージは、第１のステージ及び最終ステージを含み、該Ｑステージは、第１のステージの第１の出力信号と最終ステージの最終出力信号とを互いに（Ｑ×Ｎ−１）個の時間単位でシフトさせるようにカスケード配置され、ＱおよびＮは、いずれも１より大きい正の整数である。
【００６３】
本発明の他の実施例において、この方法は、ゲートラインドライバをＱ個のゲートドライバステージに配置するステップをさらに含み、Ｑステージのそれぞれは、Ｎ個のシリアルクロック信号の提供に用いられ、Ｎ個のシリアルクロック信号は、第１の出力信号と、第１の出力信号に後続する最終出力信号とを含み、Ｑステージは、第１のステージ及び第２のステージを含み、第１のステージの第１の出力信号と第２のステージの第１の出力信号とを互いにＮ個の時間単位でシフトさせるようにカスケード配置され、第１のステージのＮ個のシリアルクロック信号のうち一つは、第２のステージのメインドライバにトリガーパルスを提供するように構成され、ＱおよびＮは、いずれも１より大きい正の整数である。
【００６４】
異なる実施例において、この方法は、複数のゲートライングループにゲートラインドライバを配置するステップをさらに含み、各グループはＰ本のゲートラインを含み、Ｐ本のゲートラインを提供するように、複数のゲートドライバステージはＱ個のゲートドライバステージを含み、Ｑ個のゲートドライバステージのそれぞれは、Ｒ個のシリアルクロック信号を受信しＲ個のシリアル出力信号を提供するように構成されたＲ個の複数の出力回路を含み、Ｐ，ＱおよびＮは、いずれも１より大きい正の整数であり、Ｒ個のシリアル出力信号は、第１のクロックパルスと、第１のクロックパルスに後続する第２のクロックパルスとを含み、第１のクロックパルスと第２のクロックパルスとは互いに１個の時間単位でシフトされており、メインドライバは、さらに充電信号をリセットするために、トリガーパルスに後続するリセットパルスを受信するように構成され、トリガーパルスとリセットパルスとは互いにＰ個の時間単位でシフトされる。
【００６５】
また、第１のクロックパルスはトリガーパルスに後続されることにより、トリガーパルスと第１のクロックパルスとを互いに時間周期でシフトさせ、時間周期は［（Ｐ／２）−Ｒ＋１］により決定され、［（Ｐ／２）−Ｒ＋１］が１に等しい場合に、時間周期は１個の時間周期に等しく、［（Ｐ／２）−Ｒ＋１］が１より大きい場合に、時間周期はＭ個の時間周期に等しく、Ｍは１から［（Ｐ／２）−Ｒ＋１］までの正の整数である。
【００６６】
本発明の異なる実施例において、複数のシリアルクロック信号はＮ個のシリアルクロック信号を含み、複数の出力回路はＮ個の出力回路であり、該Ｎ個の出力回路は、Ｎ個のシリアルクロック信号を受信することにより、Ｎ個のシリアル出力信号を提供するように構成され、該Ｎ個のシリアル出力信号は、第１のクロックパルスと、該第１のクロックパルスに後続する第２のクロックパルスとを含み、第１のクロックパルスと第２のクロックパルスとは互いに１個の時間単位でシフトされ、第１のクロックパルスはトリガーパルスに後続するため、トリガーパルスと第１のクロックパルスとを互いに１個の時間単位でシフトさせ、Ｎは１より大きい正の整数である。
【００６７】
以上、好適な実施形態を開示することにより本発明を説明したが、かかる開示は本発明を限定するものではなく、本発明の精神を逸脱しない限りにおいては、変更や修飾は可能である。つまり、本発明の保護範囲は、願書に添付した特許請求の範囲に定義されたものを基準としなければならない。
【符号の説明】
【００６８】
１０  表示パネル
２０  表示領域
３０，３０Ｌ，３０Ｒ  ゲートドライバ回路
８０  ゲートドライバグループ
１００，１００１，１００２，…，１００Ｋ，１００１Ｌ，１００２Ｌ，…，１００１Ｒ，１００２Ｒ，…，１００’，１００’１，１００’２，…，１００’１Ｌ，１００’２Ｌ，…，１００’１Ｒ，１００’２Ｒ，…，１００’’  ゲートドライバステージ
１５０，１５０’，１５１  メインドライバ
１５２  充電信号（Ｂｏｏｓｔ信号）
１５４  クロックパルス
１６０，１６０’  入力ユニット
１６２，１６４，１７２，１７４，１８２，１８４，２１２，２２２，２２４  スイッチユニット
１６６，１６８  信号入力端子
１７０  放電ユニット
１７６，２１４，２２６  クロック信号入力端子
１８０  安定素子
１８６  容量
２００  多出力回路
２１０，２１００，２１０１，２１０２，２１０３，…，２１０６  サブ出力回路
２１５  プルアップユニット
２２０  プルダウンユニット
２３０  出力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0005913141.tif 000008
【図８】
0005913141.tif 000009
【図９】
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【図１０ａ】
0005913141.tif 000011
【図１０ｂ】
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【図１１】
0005913141.tif 000013
【図１２】
0005913141.tif 000014
【図１３ａ】
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【図１３ｂ】
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【図１３ｃ】
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【図１４】
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【図１５】
0005913141.tif 000019
【図１６】
0005913141.tif 000020
【図１７ａ】
0005913141.tif 000021
【図１７ｂ】
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【図１８ａ】
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【図１８ｂ】
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【図１８ｃ】
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【図１８ｄ】
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【図１９】
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【図２０】
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【図２１ａ】
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【図２１ｂ】
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【図２２】
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【図２３】
0005913141.tif 000032
【図２４】
0005913141.tif 000033
【図２５】
0005913141.tif 000034
【図２６】
0005913141.tif 000035
【図２７】
0005913141.tif 000036
【図２８】
0005913141.tif 000037
【図２９】
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【図３０】
0005913141.tif 000039
【図３１】
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