(57)【特許請求の範囲】
【請求項１】
Ｇａ２Ｏ３系基板の面方位が（００１）である主面上に、７５０℃以上かつ９００℃以下の成長温度でＧａ２Ｏ３系結晶膜をエピタキシャル成長させる、
Ｇａ２Ｏ３系結晶膜の成膜方法。
【請求項２】
前記Ｇａ２Ｏ３系結晶膜の主面が、アズグロウンの状態でＲＭＳ値が１ｎｍ以下の平坦性を有する、
請求項１に記載のＧａ２Ｏ３系結晶膜の成膜方法。
【請求項３】
前記Ｇａ２Ｏ３系結晶膜はＧａ２Ｏ３結晶膜である、
請求項１又は２に記載のＧａ２Ｏ３系結晶膜の成膜方法。
【請求項４】
主面の面方位が（００１）であるＧａ２Ｏ３系基板と、
前記Ｇａ２Ｏ３系基板の前記主面上にエピタキシャル結晶成長により形成され、その主面が、アズグロウンの状態でＲＭＳ値が１ｎｍ以下の平坦性を有する、Ｇａ２Ｏ３系結晶膜と、
を含む結晶積層構造体。
【請求項５】
前記Ｇａ２Ｏ３系結晶膜はＧａ２Ｏ３結晶膜である、
請求項４に記載の結晶積層構造体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｇａ２Ｏ３系結晶膜の成膜方法、及び結晶積層構造体に関する。
【背景技術】
【０００２】
従来、Ｇａ２Ｏ３系基板上にＧａ２Ｏ３系結晶膜をエピタキシャル成長させる技術が知られている（例えば、特許文献１参照）。
【０００３】
特許文献１によれば、主面の面方位が（００１）であるＧａ２Ｏ３系基板上に成長温度７００℃でＧａ２Ｏ３系結晶膜を成長させた場合、Ｇａ２Ｏ３系結晶膜の成長速度はおよそ９０ｎｍ／ｈである。また、主面の面方位が（０１０）であるＧａ２Ｏ３系基板上に成長温度７００℃でＧａ２Ｏ３系結晶膜を成長させた場合、Ｇａ２Ｏ３系結晶膜の成長速度はおよそ１３０ｎｍ／ｈである。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】国際公開第２０１３／０３５４６４号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
Ｇａ２Ｏ３系結晶膜の成長速度は、Ｇａ２Ｏ３系結晶膜の量産性を考慮した場合には高いほど好ましく、最低でも０．１μｍ／ｈ程度の速度が求められる。一方で、Ｇａ２Ｏ３系結晶膜の成長速度が高くても、結晶品質や表面の平坦性が十分でない場合は、実用には耐えられない。
【０００６】
したがって、本発明の目的の１つは、量産に十分な成長速度で、結晶品質や表面の平坦性に優れるＧａ２Ｏ３系結晶膜を成膜することのできるＧａ２Ｏ３系結晶膜の成膜方法、及びその成膜方法により成膜されたＧａ２Ｏ３系結晶膜を含む結晶積層構造体を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一態様は、上記目的を達成するために、下記［１］〜［３］のＧａ２Ｏ３系結晶膜の成膜方法を提供する。
【０００８】
［１］Ｇａ２Ｏ３系基板の面方位が（００１）である主面上に、７５０℃以上かつ９００℃以下の成長温度でＧａ２Ｏ３系結晶膜をエピタキシャル成長させる、Ｇａ２Ｏ３系結晶膜の成膜方法。
【０００９】
［２］前記Ｇａ２Ｏ３系結晶膜の主面が、アズグロウンの状態でＲＭＳ値が１ｎｍ以下の平坦性を有する、前記［１］に記載のＧａ２Ｏ３系結晶膜の成膜方法。
【００１０】
［３］前記Ｇａ２Ｏ３系結晶膜はＧａ２Ｏ３結晶膜である、前記［１］又は［２］に記載のＧａ２Ｏ３系結晶膜の成膜方法。
【００１１】
また、本発明の他の態様は、上記目的を達成するために、下記［４］、［５］の結晶積層構造体を提供する。
【００１２】
［４］主面の面方位が（００１）であるＧａ２Ｏ３系基板と、前記Ｇａ２Ｏ３系基板の前記主面上にエピタキシャル結晶成長により形成され、その主面が、アズグロウンの状態でＲＭＳ値が１ｎｍ以下の平坦性を有する、Ｇａ２Ｏ３系結晶膜と、を含む結晶積層構造体。
【００１３】
［５］前記Ｇａ２Ｏ３系結晶膜はＧａ２Ｏ３結晶膜である、前記［４］に記載の結晶積層構造体。
【発明の効果】
【００１４】
本発明によれば、量産に十分な成長速度で、結晶品質や表面の平坦性に優れるＧａ２Ｏ３系結晶膜を成膜することのできるＧａ２Ｏ３系結晶膜の成膜方法、及びその成膜方法により成膜されたＧａ２Ｏ３系結晶膜を含む結晶積層構造体を提供することができる。
【図面の簡単な説明】
【００１５】
【図１】図１は、第１の実施の形態に係る結晶積層構造体の垂直断面図である。
【図２】図２（ａ）、（ｂ）は、それぞれ主面の面方位が（０１０）、（−２０１）であるＧａ２Ｏ３基板の主面上にＧａ２Ｏ３結晶膜をエピタキシャル成長させるときの、Ｇａ２Ｏ３結晶膜の成長温度と主面の平坦性との関係を表すグラフである。
【図３】図３（ａ）、（ｂ）は、それぞれ主面の面方位が（１０１）、（００１）であるＧａ２Ｏ３基板の主面上にＧａ２Ｏ３結晶膜をエピタキシャル成長させるときの、Ｇａ２Ｏ３結晶膜の成長温度と主面の平坦性との関係を表すグラフである。
【図４】図４は、面方位が（００１）であるＧａ２Ｏ３基板の主面上にＧａ２Ｏ３結晶膜をエピタキシャル成長させるときの、Ｇａ２Ｏ３結晶膜の成長温度と成長速度との関係を表すグラフである。
【図５】図５は、主面の面方位が（００１）であるＧａ２Ｏ３基板の主面上にＧａ２Ｏ３結晶膜をエピタキシャル成長させた結晶積層構造体の、Ｘ線ロッキングカーブ測定により得られたＸ線回折スペクトルを表すグラフである。
【図６】図６は、主面の面方位が（００１）であるＧａ２Ｏ３基板の主面上にＧａ２Ｏ３結晶膜をエピタキシャル成長させた結晶積層構造体の、２θ−ωスキャンにより得られたＸ線回折スペクトルを表すグラフである。
【図７】図７は、第２の実施の形態に係る高電子移動度トランジスタの垂直断面図である。
【図８】図８は、第３の実施の形態に係るＭＥＳＦＥＴの垂直断面図である。
【図９】図９は、第４の実施の形態に係るショットキーバリアダイオードの垂直断面図である。
【図１０】図１０は、第５の実施の形態に係るＭＯＳＦＥＴの垂直断面図である。
【発明を実施するための形態】
【００１６】
〔第１の実施の形態〕
（結晶積層構造体の構成）
図１は、第１の実施の形態に係る結晶積層構造体の垂直断面図である。結晶積層構造体１は、Ｇａ２Ｏ３系基板１０と、Ｇａ２Ｏ３系基板１０上にエピタキシャル結晶成長により形成されたＧａ２Ｏ３系結晶膜１２を有する。
【００１７】
Ｇａ２Ｏ３系基板１０は、Ｇａ２Ｏ３系単結晶からなる基板である。ここで、Ｇａ２Ｏ３系単結晶とは、Ｇａ２Ｏ３単結晶、又は、Ａｌ、Ｉｎ等の元素が添加されたＧａ２Ｏ３単結晶をいう。例えば、Ａｌ及びＩｎが添加されたＧａ２Ｏ３単結晶である（ＧａｘＡｌｙＩｎ（１−ｘ−ｙ））２Ｏ３（０＜ｘ≦１、０≦ｙ＜１、０＜ｘ＋ｙ≦１）単結晶であってもよい。Ａｌを添加した場合にはバンドギャップが広がり、Ｉｎを添加した場合にはバンドギャップが狭くなる。なお、上記のＧａ２Ｏ３単結晶は、例えば、β型の結晶構造を有する。また、Ｇａ２Ｏ３系基板１０は、Ｓｉ等の導電型不純物を含んでもよい。
【００１８】
Ｇａ２Ｏ３系基板１０の主面１１の面方位は、（００１）である。
【００１９】
Ｇａ２Ｏ３系基板１０は、例えば、ＦＺ（Floating Zone）法やＥＦＧ（Edge Defined Film Fed Growt）法等の融液成長法により育成したＧａ２Ｏ３系単結晶のバルク結晶をスライスし、表面を研磨することにより形成される。
【００２０】
Ｇａ２Ｏ３系結晶膜１２は、Ｇａ２Ｏ３系基板１０と同様に、Ｇａ２Ｏ３系単結晶からなる。また、Ｇａ２Ｏ３系結晶膜１２はＧａ２Ｏ３系基板１０の主面１１上にエピタキシャル結晶成長により形成されるため、Ｇａ２Ｏ３系結晶膜１２の主面１３の面方位は、Ｇａ２Ｏ３系基板１０の主面１１と同じく、（００１）である。また、Ｇａ２Ｏ３系結晶膜１２は、Ｓｉ等の導電型不純物を含んでもよい。
【００２１】
Ｇａ２Ｏ３系結晶膜１２は、例えば、ＭＢＥ（Molecular Beam Epitaxy）法等の物理的気相成長法やＣＶＤ（Chemical Vapor Deposition）法等の化学的気相成長法により形成される。
【００２２】
Ｇａ２Ｏ３系結晶膜１２は、７５０℃以上の成長温度でのエピタキシャル成長により形成される。成長温度を７５０℃以上とすることにより、Ｇａ２Ｏ３系結晶膜１２の主面１３の平坦性が高くなる。具体的には、主面１３のＲＭＳ値が１ｎｍ以下となる。
【００２３】
ここで、ＲＭＳ値は平坦性の指標となる数値であり、原子間力顕微鏡によりＧａ２Ｏ３結晶膜の主面の鉛直方向の高さと水平方向の位置との関係を表す曲線を測定し、その平均線から曲線までの偏差の二乗を平均した値の平方根を求めることにより得られる。
【００２４】
ＲＭＳ値が大きいと、例えば、結晶積層構造体１を用いてショットキーダイオードやＭＥＳＦＥＴ（Metal-Semiconductor Field Effect Transistor）を製造する場合、Ｇａ２Ｏ３系結晶膜１２上に形成されたショットキー電極において電界集中が発生し、素子耐圧の低下を引き起こすおそれがある。これは、Ｇａ２Ｏ３系結晶膜１２の主面１３の凹凸により形成されたショットキー電極の底面の凹凸の凸部に電界が集中することによる。この電界集中を抑えるためのショットキー電極の底面の表面粗さの条件として、ＲＭＳ値が１ｎｍ以下であることが知られている。すなわち、Ｇａ２Ｏ３系結晶膜１２の主面１３のＲＭＳ値が１ｎｍ以下であれば、ショットキー電極における電界集中を抑えることができる。
【００２５】
また、成長温度を７５０℃以上とすることにより、結晶品質の高いＧａ２Ｏ３系結晶膜１２が得られる。なお、成長温度が９００℃を超えると、供給したＧａの再蒸発が急激に大きくなり、成長温度６００℃の時と比較して、成長速度が１／１０以下に低下する。このように、原料使用効率の面からは、成長温度は低い方が好ましい。したがって、Ｇａ２Ｏ３系結晶膜１２の成長温度は９００℃以下であることが好ましい。
【００２６】
Ｇａ２Ｏ３系結晶膜１２が結晶品質及び主面の平坦性に優れるため、Ｇａ２Ｏ３系結晶膜１２上に高品質な金属―半導体界面および絶縁膜―半導体界面を形成できる。このため、結晶積層構造体１を高品質な半導体装置の製造に用いることができる。
【００２７】
（Ｇａ２Ｏ３系結晶膜の評価）
以下に、Ｇａ２Ｏ３系結晶膜の主面の平坦性、成長速度、結晶品質についての評価結果を示す。なお、本評価においては、Ｇａ２Ｏ３系基板としてＧａ２Ｏ３基板を用いて、Ｇａ２Ｏ３系結晶膜として厚さおよそ１００〜３００ｎｍのＧａ２Ｏ３結晶膜をＭＢＥ法により形成した。また、Ｇａ２Ｏ３結晶膜の酸素源にはオゾンを用いた。
【００２８】
図２（ａ）、（ｂ）は、それぞれ主面の面方位が（０１０）、（−２０１）であるＧａ２Ｏ３基板の主面上にＧａ２Ｏ３結晶膜をエピタキシャル成長させるときの、Ｇａ２Ｏ３結晶膜の成長温度と主面の平坦性との関係を表すグラフである。
【００２９】
図３（ａ）、（ｂ）は、それぞれ主面の面方位が（１０１）、（００１）であるＧａ２Ｏ３基板の主面上にＧａ２Ｏ３結晶膜をエピタキシャル成長させるときの、Ｇａ２Ｏ３結晶膜の成長温度と主面の平坦性との関係を表すグラフである。
【００３０】
図２（ａ）、（ｂ）、及び図３（ａ）、（ｂ）の横軸はＧａ２Ｏ３結晶膜の成長温度（℃）を表し、縦軸はＧａ２Ｏ３結晶膜の主面のＲＭＳ値（ｎｍ）を表す。なお、ＲＭＳ値は、１μｍ角の領域における原子間力顕微鏡像から算出した。
【００３１】
図２（ｂ）、及び図３（ａ）は、Ｇａ２Ｏ３基板の主面の面方位が（−２０１）又は（１０１）である場合は、成長温度に依らず、平坦性に優れた（例えば、主面のＲＭＳ値が１ｎｍ以下）のＧａ２Ｏ３結晶膜が得られないことを示している。Ｇａ２Ｏ３結晶膜の平坦性が低い場合、研磨加工により平坦性を向上する方法も考えられるが、工程の増加に伴い製造コストが増加するため、好ましくない。
【００３２】
また、図２（ａ）は、Ｇａ２Ｏ３基板の主面の面方位が（０１０）である場合、成長温度がおよそ５５０〜６５０℃のときに、Ｇａ２Ｏ３結晶膜の主面のＲＭＳ値が１ｎｍ以下になることを示している。しかしながら、５５０〜６５０℃程度の成長温度では、結晶品質の高いＧａ２Ｏ３結晶膜を得ることはできない。具体的には、例えば、成長温度６００℃で形成した場合は、Ｇａ２Ｏ３結晶膜のエッチピット密度が１０６ｃｍ−２程度であるのに対し、成長温度７００℃で形成した場合には１０４ｃｍ−２程度に減少する(すなわち、欠陥が１／１００に減少する)。なお、Ｇａ２Ｏ３基板のエッチピット密度は１０４ｃｍ−２程度であり、成長温度を７００℃以上にすることで、Ｇａ２Ｏ３基板と同程度の品質のＧａ２Ｏ３結晶膜が得られる。
【００３３】
そして、図２（ａ）によれば、７００℃以上の領域では、主面のＲＭＳ値が１ｎｍ以下のＧａ２Ｏ３結晶膜を得ることができない。このことは、Ｇａ２Ｏ３基板の主面の面方位が（０１０）である場合、結晶品質と主面の平坦性の両方に優れたＧａ２Ｏ３結晶膜を得ることは困難であることを示している。
【００３４】
また、図３（ｂ）は、Ｇａ２Ｏ３基板の主面の面方位が（００１）である場合、成長温度が７５０℃以上のときに、Ｇａ２Ｏ３結晶膜の主面のＲＭＳ値が１ｎｍ以下になることを示している。
【００３５】
なお、Ｇａ２Ｏ３基板の代わりに他のＧａ２Ｏ３系基板を用いた場合であっても、Ｇａ２Ｏ３結晶膜の代わりに他のＧａ２Ｏ３系結晶膜を形成した場合であっても、上記の評価結果と同様の評価結果が得られる。すなわち、Ｇａ２Ｏ３系基板の主面の面方位が（００１）である場合、Ｇａ２Ｏ３系結晶膜の成長温度が７５０℃以上のときに、主面のＲＭＳ値が１ｎｍ以下になるといえる。
【００３６】
図４は、主面の面方位が（００１）であるＧａ２Ｏ３基板の主面上にＧａ２Ｏ３結晶膜をエピタキシャル成長させるときの、Ｇａ２Ｏ３結晶膜の成長温度と成長速度との関係を表すグラフである。
【００３７】
図４の横軸はＧａ２Ｏ３結晶膜の成長温度（℃）を表し、縦軸はＧａ２Ｏ３結晶膜の成長速度（μｍ／ｈ）を表す。
【００３８】
図４によれば、Ｇａ２Ｏ３系結晶膜の主面のＲＭＳ値が１ｎｍ以下になる７５０℃以上の成長温度における成長速度は、６００〜７００℃の比較的低い成長温度における成長速度よりも低くなっているものの、０．４μｍ／ｈ程度の値は得られており、Ｇａ２Ｏ３結晶膜の量産性に問題がないことがわかった。
【００３９】
なお、Ｇａ２Ｏ３基板の代わりに他のＧａ２Ｏ３系基板を用いた場合であっても、Ｇａ２Ｏ３結晶膜の代わりに他のＧａ２Ｏ３系結晶膜を形成した場合であっても、上記の評価結果と同様の評価結果が得られる。すなわち、Ｇａ２Ｏ３系基板の主面の面方位が（００１）である場合、Ｇａ２Ｏ３系結晶膜の成長温度が７５０℃以上のときに、０．４μｍ／ｈ程度の成長速度が得られる。
【００４０】
図５は、主面の面方位が（００１）であるＧａ２Ｏ３基板の主面上にＧａ２Ｏ３結晶膜をエピタキシャル成長させた結晶積層構造体の、Ｘ線ロッキングカーブ測定により得られたＸ線回折スペクトルを表すグラフである。
【００４１】
図５の横軸はＸ線の入射角ω（ｄｅｇｒｅｅ）を表し、縦軸はＸ線の回折強度（任意単位）を表す。
【００４２】
図５は、Ｇａ２Ｏ３基板（Ｇａ２Ｏ３結晶膜なし）のスペクトル、及び６００℃、６５０℃、７００℃、７２５℃、７５０℃、及び７７５℃でそれぞれＧａ２Ｏ３結晶膜をエピタキシャル成長させた結晶積層構造体のスペクトルを示す。ここで、図５の各スペクトルに含まれる回折ピークは、（００２）面の回折ピークである。
【００４３】
図５は、いずれの結晶積層構造体の回折ピークも、Ｇａ２Ｏ３基板の回折ピークとほぼ同じ半値幅を有することを示している。このことは、６００〜７７５℃のいずれの成長温度でＧａ２Ｏ３結晶膜を成長させたとしても、結晶軸方向のばらつきが小さいＧａ２Ｏ３結晶膜が得られることを示している。
【００４４】
なお、Ｇａ２Ｏ３基板の代わりに他のＧａ２Ｏ３系基板を用いた場合であっても、Ｇａ２Ｏ３結晶膜の代わりに他のＧａ２Ｏ３系結晶膜を形成した場合であっても、上記の評価結果と同様の評価結果が得られる。すなわち、Ｇａ２Ｏ３系基板の主面の面方位が（００１）である場合、６００〜７７５℃のいずれの成長温度でＧａ２Ｏ３系結晶膜を成長させたとしても、結晶軸方向のばらつきが小さいＧａ２Ｏ３系結晶膜を得ることができる。
【００４５】
図６は、主面の面方位が（００１）であるＧａ２Ｏ３基板の主面上にＧａ２Ｏ３結晶膜をエピタキシャル成長させた結晶積層構造体の、２θ−ωスキャンにより得られたＸ線回折スペクトルを表すグラフである。
【００４６】
図６の横軸はＸ線の入射方位と反射方位のなす角２θ（ｄｅｇｒｅｅ）を表し、縦軸はＸ線の回折強度（任意単位）を表す。
【００４７】
図６は、Ｇａ２Ｏ３基板（Ｇａ２Ｏ３結晶膜なし）のスペクトル、及び６００℃、６５０℃、７００℃、７２５℃、７５０℃、及び７７５℃でそれぞれＧａ２Ｏ３結晶膜をエピタキシャル成長させた結晶積層構造体のスペクトルを示す。
【００４８】
図６は、６００〜７２５℃の成長温度でＧａ２Ｏ３結晶膜を成長させた結晶積層構造体のスペクトルにおいて見られる異相の存在に起因する（−４０１）面の回折ピークが、７５０℃以上の成長温度でＧａ２Ｏ３結晶膜を成長させた結晶積層構造体のスペクトルにおいて消滅することを示している。このことは、７５０℃以上の成長温度でＧａ２Ｏ３結晶膜を成長させることにより、単相のＧａ２Ｏ３結晶膜が得られることを示している。なお、２θ＝２６°付近のブロードなピークは、Ｘ線回折装置の基板フォルダからの回折に起因するものである。
【００４９】
また、７５０℃の成長温度で形成したＧａ２Ｏ３結晶膜のエッチピット密度は１０４ｃｍ−２程度であり、１０４ｃｍ−２程度であるＧａ２Ｏ３基板のエッチピット密度とほぼ等しかった。このことは、Ｇａ２Ｏ３結晶膜がＧａ２Ｏ３基板と同程度の高い結晶品質を有することを示している。
【００５０】
なお、Ｇａ２Ｏ３基板の代わりに他のＧａ２Ｏ３系基板を用いた場合であっても、Ｇａ２Ｏ３結晶膜の代わりに他のＧａ２Ｏ３系結晶膜を形成した場合であっても、上記の評価結果と同様の評価結果が得られる。すなわち、Ｇａ２Ｏ３系基板の主面の面方位が（００１）である場合、７５０℃以上の成長温度でＧａ２Ｏ３系結晶膜を成長させることにより、単相のＧａ２Ｏ３系結晶膜が得られる。
【００５１】
そして、図５のＸ線回折スペクトルから得られる評価結果と図６のＸ線回折スペクトルから得られる評価結果を総合すれば、７５０℃以上の成長温度でＧａ２Ｏ３系結晶膜を成長させることにより、結晶品質に優れたＧａ２Ｏ３系結晶膜が得られることがわかる。
【００５２】
〔第２の実施の形態〕
第２の実施の形態として、第１の実施の形態に係るＧａ２Ｏ３系基板１０及びＧａ２Ｏ３系結晶膜１２を含む半導体装置の１つである高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）について説明する。
【００５３】
図７は、第２の実施の形態に係る高電子移動度トランジスタの垂直断面図である。この高電子移動度トランジスタ２は、第１の実施の形態に係るＧａ２Ｏ３系基板１０及びＧａ２Ｏ３系結晶膜１２を含む。さらに、高電子移動度トランジスタ２は、Ｇａ２Ｏ３系結晶膜１２の主面１３上の電子供給層２１、電子供給層２１上のゲート電極２３、ソース電極２４、及びドレイン電極２５を含む。ゲート電極２３は、ソース電極２４とドレイン電極２５との間に配置される。
【００５４】
ゲート電極２３は電子供給層２１の主面２２に接触してショットキー接合を形成する。また、ソース電極２４及びドレイン電極２５は、電子供給層２１の主面２２に接触してオーミック接合を形成する。
【００５５】
本実施の形態においては、Ｇａ２Ｏ３系基板１０は、Ｍｇ等のII族の元素を含み、高い電気抵抗を有する。また、Ｇａ２Ｏ３系結晶膜１２はｉ型であり、電子走行層として機能する。
【００５６】
電子供給層２１は、例えば、Ｓｉ、Ｓｎ等のドナーが添加されたβ−（ＡｌＧａ）２Ｏ３単結晶からなり、Ｇａ２Ｏ３系結晶膜１２上にエピタキシャル成長により形成される。
【００５７】
Ｇａ２Ｏ３系結晶膜１２と電子供給層２１とはバンドギャップの大きさが異なるので、その界面ではバンドの不連続が生じ、電子供給層２１のドナーから発生した電子がＧａ２Ｏ３系結晶膜１２側に集まって界面近傍の領域に分布し、二次元電子ガスと呼ばれる電子層が形成される。
【００５８】
このように、電子供給層２１には、ゲート電極２３とのショットキー接合により発生する第１の空乏層と、二次元電子ガスの形成による第２の空乏層とが発生する。電子供給層２１は、第１の空乏層と第２の空乏層とが接するような厚さを有する。
【００５９】
そして、ゲート電極２３に電圧を加えることにより、第１及び第２の空乏層の厚さを変化させて二次元電子ガスの濃度を調節し、ドレイン電流を制御する。
【００６０】
Ｇａ２Ｏ３系結晶膜１２の厚さは、特に限定されないが、１ｎｍ以上であることが好ましい。また、電子供給層２１の厚さは、ドーピング濃度に応じて０．００１〜１μｍに設定される。
【００６１】
高電子移動度トランジスタ２においては、Ｇａ２Ｏ３系結晶膜１２の主面１３の平坦性が高いため、Ｇａ２Ｏ３系結晶膜１２上に形成される電子供給層２１の主面２２の平坦性も高くなり、電子供給層２１とショットキー接合を形成するゲート電極２３における電界集中が抑えられる。このため、高電子移動度トランジスタ２の耐圧性能の低下が抑えられる。
【００６２】
〔第３の実施の形態〕
第３の実施の形態として、第１の実施の形態に係るＧａ２Ｏ３系基板１０及びＧａ２Ｏ３系結晶膜１２を含む半導体装置の１つであるＭＥＳＦＥＴ（Metal-Semiconductor Field Effect Transistor）について説明する。
【００６３】
図８は、第３の実施の形態に係るＭＥＳＦＥＴの垂直断面図である。このＭＥＳＦＥＴ３は、第１の実施の形態に係るＧａ２Ｏ３系基板１０及びＧａ２Ｏ３系結晶膜１２を含む。さらに、ＭＥＳＦＥＴ３は、Ｇａ２Ｏ３系結晶膜１２上のゲート電極３１、ソース電極３２、及びドレイン電極３３を含む。ゲート電極３１は、ソース電極３２とドレイン電極３３との間に配置される。
【００６４】
ゲート電極３１はＧａ２Ｏ３系結晶膜１２の主面１３に接触してショットキー接合を形成する。また、ソース電極３２及びドレイン電極３３は、Ｇａ２Ｏ３系結晶膜１２の主面１３に接触してオーミック接合を形成する。
【００６５】
本実施の形態においては、Ｇａ２Ｏ３系基板１０は、Ｍｇ等のII族の元素を含み、高い電気抵抗を有する。
【００６６】
本実施の形態においては、Ｇａ２Ｏ３系結晶膜１２はｎ型であり、ソース電極３２及びドレイン電極３３との接触部付近におけるドナー濃度が他の部分におけるドナー濃度よりも高い。
【００６７】
ゲート電極３１に印加するバイアス電圧を制御することにより、Ｇａ２Ｏ３系結晶膜１２内のゲート電極３１下の空乏層の厚さを変化させ、ドレイン電流を制御することができる。
【００６８】
ＭＥＳＦＥＴ３においては、Ｇａ２Ｏ３系結晶膜１２の主面１３の平坦性が高いため、Ｇａ２Ｏ３系結晶膜１２とショットキー接合を形成するゲート電極３１における電界集中が抑えられる。このため、ＭＥＳＦＥＴ３の耐圧性能の低下が抑えられる。
【００６９】
〔第４の実施の形態〕
第４の実施の形態として、第１の実施の形態に係るＧａ２Ｏ３系基板１０及びＧａ２Ｏ３系結晶膜１２を含む半導体装置の１つであるショットキーバリアダイオードについて説明する。
【００７０】
図９は、第４の実施の形態に係るショットキーバリアダイオードの垂直断面図である。このショットキーバリアダイオード４は、第１の実施の形態に係るＧａ２Ｏ３系基板１０及びＧａ２Ｏ３系結晶膜１２を含む。さらに、ショットキーバリアダイオード４は、Ｇａ２Ｏ３系結晶膜１２の主面１３上のショットキー電極４１、Ｇａ２Ｏ３系基板１０の主面１１と反対側の主面１４上のオーミック電極４２を含む。
【００７１】
ショットキー電極４１はＧａ２Ｏ３系結晶膜１２の主面１３に接触してショットキー接合を形成する。また、オーミック電極４２は、Ｇａ２Ｏ３系基板１０の主面１４に接触してオーミック接合を形成する。
【００７２】
本実施の形態においては、Ｇａ２Ｏ３系基板１０及びＧａ２Ｏ３系結晶膜１２はｎ型であり、Ｇａ２Ｏ３系結晶膜１２のドナー濃度はＧａ２Ｏ３系基板１０のドナー濃度よりも低い。
【００７３】
ショットキーバリアダイオード４に対して順方向の電圧（ショットキー電極４１側が正電位）を印加すると、Ｇａ２Ｏ３系基板１０からＧａ２Ｏ３系結晶膜１２へ移動する電子が増加する。これにより、ショットキー電極４１からオーミック電極４２へ順方向電流が流れる。
【００７４】
一方、ショットキーバリアダイオード４に対して逆方向の電圧（ショットキー電極４１側が負電位）を印加すると、ショットキーバリアダイオード４を流れる電流はほぼゼロとなる。
【００７５】
ショットキーバリアダイオード４においては、Ｇａ２Ｏ３系結晶膜１２の主面１３の平坦性が高いため、Ｇａ２Ｏ３系結晶膜１２とショットキー接合を形成するショットキー電極４１における電界集中が抑えられる。このため、ショットキーバリアダイオード４の耐圧性能の低下が抑えられる。
【００７６】
〔第５の実施の形態〕
第５の実施の形態として、第１の実施の形態に係るＧａ２Ｏ３系基板１０及びＧａ２Ｏ３系結晶膜１２を含む半導体装置の１つであるＭＯＳＦＥＴ（Metal-oxide-Semiconductor Field Effect Transistor）について説明する。
【００７７】
図１０は、第５の実施の形態に係るＭＯＳＦＥＴの垂直断面図である。このＭＯＳＦＥＴ５は、第１の実施の形態に係るＧａ２Ｏ３系基板１０及びＧａ２Ｏ３系結晶膜１２を含む。さらに、ＭＯＳＦＥＴ５は、Ｇａ２Ｏ３系結晶膜１２上の酸化物絶縁膜５２、ゲート電極５１、ソース電極５３、及びドレイン電極５４を含む。酸化物絶縁膜５２、ゲート電極５１は、ソース電極５３とドレイン電極５４との間に配置される。
【００７８】
ゲート電極５１はＧａ２Ｏ３系結晶膜１２の主面１３上に酸化物絶縁膜５２を介して形成される。また、ソース電極５３及びドレイン電極５４は、Ｇａ２Ｏ３系結晶膜１２の主面１３に接触してオーミック接合を形成する。
【００７９】
本実施の形態においては、Ｇａ２Ｏ３系基板１０は、Ｍｇ等のII族の元素を含み、高い電気抵抗を有する。
【００８０】
ゲート電極５１に印加するバイアス電圧を制御することにより、Ｇａ２Ｏ３系結晶膜１２内を流れるドレイン電流を制御することができる。
【００８１】
ＭＯＳＦＥＴ５においては、Ｇａ２Ｏ３系結晶膜１２の主面１３の平坦性が高いため、Ｇａ２Ｏ３系結晶膜１２と酸化物絶縁膜５２との界面を急峻にでき、電界集中やチャネル移動度の低下等を抑制できる。
【００８２】
（実施の形態の効果）
上記実施の形態によれば、量産に十分な成長速度で、結晶品質や主面の平坦性に優れるＧａ２Ｏ３系結晶膜を成膜することができる。また、Ｇａ２Ｏ３系結晶膜が結晶品質及び主面の平坦性に優れるため、Ｇａ２Ｏ３系結晶膜上に品質のよい結晶膜を成長させることができる。このため、本実施の形態に係るＧａ２Ｏ３系結晶膜を含む結晶積層構造体を高品質な半導体装置の製造に用いることができる。
【００８３】
以上、本発明の実施の形態を説明したが、本発明は、上記実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。
【００８４】
また、上記に記載した実施の形態は特許請求の範囲に係る発明を限定するものではない。また、実施の形態の中で説明した特徴の組合せの全てが発明の課題を解決するための手段に必須であるとは限らない点に留意すべきである。
【符号の説明】
【００８５】
１…結晶積層構造体、１０…Ｇａ２Ｏ３系基板、１１…主面、１２…Ｇａ２Ｏ３系結晶膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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