(57)【特許請求の範囲】
【請求項１】
互いに通信可能に接続される第１及び第２情報処理装置を有する通信システムであって、
前記第２情報処理装置は、
前記第１情報処理装置が有する第１受信部との接続を検知する第２検知部を備え、
前記第１情報処理装置は、
前記第２情報処理装置が有する第２受信部との接続を検知する第１検知部と、
前記第１又は第２情報処理装置の初期化処理を開始する場合に、前記第１検知部による前記第２受信部との接続の検知を抑止する第１抑止部と、
前記第１又は第２情報処理装置の初期化処理を開始する場合に、前記第２検知部による前記第１受信部との接続の検知を抑止する第２抑止部と、
を備えることを特徴とする、通信システム。
【請求項２】
前記第１情報処理装置は、当該第１情報処理装置の初期化処理及び前記第２情報処理装置との間の接続処理を管理する管理部を備え、
前記第１検知部は、前記第２受信部との接続を検知すると、前記第２受信部との接続を検知したことを示す検知信号を前記管理部に入力し、
前記第１抑止部は、前記検知信号の前記管理部への入力を阻止することにより、前記抑止を行なう、
ことを特徴とする、請求項１に記載の通信システム。
【請求項３】
前記第２抑止部は、前記第１受信部と前記第２検知部との間の通信経路を無効化することにより、前記抑止を行なう、
ことを特徴とする、請求項１又は２に記載の通信システム。
【請求項４】
前記第１情報処理装置は、前記通信経路上に、前記第２検知部が前記第１受信部との接続を検知できる大きさのインピーダンスを発生させるための抵抗器を備え、
前記第２抑止部は、前記抵抗器と前記通信経路との接続を切断することにより、前記無効化を行なう、
ことを特徴とする、請求項３に記載の通信システム。
【請求項５】
前記第１情報処理装置の初期化処理が完了した場合に、前記第１及び第２抑止部による抑止を解除する抑止解除部
を備えることを特徴とする、請求項１〜４のいずれか１項に記載の通信システム。
【請求項６】
前記第１情報処理装置と前記第２情報処理装置との間の通信は、PCI Expressである、
ことを特徴とする、請求項１〜５のいずれか１項に記載の通信システム。
【請求項７】
他の情報処理装置と通信可能に接続される情報処理装置であって、
前記他の情報処理装置が有する第２受信部との接続を検知する検知部と、
当該情報処理装置又は前記他の情報処理装置の初期化処理を開始する場合に、前記検知部による前記第２受信部との接続の検知を抑止する第１抑止部と、
当該情報処理装置又は前記他の情報処理装置の初期化処理を開始する場合に、前記他の情報処理装置による当該情報処理装置が有する第１受信部との接続の検知を抑止する第２抑止部と、
を備えることを特徴とする、情報処理装置。
【請求項８】
互いに通信可能に接続される第１及び第２情報処理装置を有する通信システムにおける通信制御方法であって、
前記第２情報処理装置は、
前記第１情報処理装置が有する第１受信部との接続を検知し、
前記第１情報処理装置は、
前記第２情報処理装置が有する第２受信部との接続を検知し、
前記第１又は第２情報処理装置の初期化処理を開始する場合に、前記第２受信部との接続の検知を抑止し、
前記第１又は第２情報処理装置の初期化処理を開始する場合に、前記第１受信部との接続の検知を抑止する、
ことを特徴とする、通信制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、通信システム，情報処理装置及び通信制御方法に関する。
【背景技術】
【０００２】
近年、サーバ装置等のInput/Output（Ｉ／Ｏ）シリアルインタフェースとして、Peripheral Component Interconnect Express（PCI Express）が使用されている。
図５は、従来例としての通信システムの機能構成を模式的に示す図である。
図５に示す通信システム１００ａは、例えばサーバ装置に備えられ、ＣＰＵ１ａ，PCI Expressカード２ａ及びシステム制御部３ａを備える。ＣＰＵ１ａとシステム制御部３ａとはInter-Integrated Circuit（Ｉ２Ｃ）バス３２ａを介して通信可能に接続され、PCI Expressカード２ａとシステム制御部３ａともＩ２Ｃバス３２ａを介して通信可能に接続される。【０００３】
システム制御部３ａは、Ｉ２Ｃバス３２ａを介して、各デバイス（ＣＰＵ１ａ及びPCI Expressカード２ａ）のリセットや初期化（各デバイスが備える内部レジスタの初期化設定等のリンクアップを行なうための前処理及びリンクアップ開始指示）を実施する。
ＣＰＵ１ａはルートコンプレックス（Root Complex）１０ａを備え、ルートコンプレックス１０ａはPCI Express Link（PCI Expressリンク）３１ａを介してPCI Expressカード２ａと通信可能に接続される。【０００４】
PCI Expressカード２ａはエンドポイント（Endpoint）２０ａを備え、エンドポイント２０ａはPCI Expressリンク３１ａを介してＣＰＵ１ａと通信可能に接続される。
ルートコンプレックス１０ａ及びエンドポイント２０ａは、PCI Express規格に準拠する装置である。
ルートコンプレックス１０ａ及びエンドポイント２０ａの物理レイヤは、PCI Expressリンク３１ａの初期化を行なうステートマシンであるLink Training and Status State Machine（ＬＴＳＳＭ）を備える。ＬＴＳＳＭは、PCI Express規格に基づいて動作する。【０００５】
図６は、従来例としての通信システムにおけるリンクアップ処理のステート遷移を示す図である。
PCI Expressリンク３１ａの初期化（reset）が行なわれると、ＬＴＳＳＭは、リンクアップ処理をDetectステート４０に遷移させる。Detectステート４０は、サブステートとして、Detect.quiteステート４１及びDetect.activeステート４２を含む。【０００６】
ＬＴＳＳＭは、PCI Expressリンク３１ａを介してリンク先のデバイスを検知すると、リンクアップ処理をPollingステート５０に遷移させる。Pollingステート５０は、サブステートとして、Polling.activeステート５１，Polling.complianceステート５２及びPolling.configurationステート５３を含む。ＬＴＳＳＭは、Pollingステート５０において、リンク先のデバイスとの間でトレーニングシーケンスのオーダセットの送受信を行なう。トレーニングシーケンスは、PCI Expressリンク３１ａを使用可能な状態にするための初期化手順である。ＬＴＳＳＭは、各ステートに対応するオーダセットをリンク先のデバイスとの間で送受信することにより、リンク先のデバイスとリンクアップ処理を同期して進める。【０００７】
ＬＴＳＳＭは、リンクアップ処理をConfigurationステート６０に遷移させると、トレーニングシーケンスをリンク先のデバイスとの間で送受信することによってPCI Expressリンク３１ａのレーン構成を確立する。
そして、ＬＴＳＳＭは、リンクアップ処理を制御パケット及びデータパケットの送受信が可能な正常状態であるL0ステート７０に遷移させる。
【特許文献１】特開２０１１−２４８８１４号公報
【特許文献２】特表２００８−５４７３６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
システム制御部３ａは各デバイスを順番に初期化し、各デバイスは独立してリンクアップ処理を開始する。例えば、PCI Expressカード２ａ（エンドポイント２０ａ）がＣＰＵ１ａ（ルートコンプレックス１０ａ）よりも先にリンクアップ処理を開始する。また、ルートコンプレックス１０ａ及びエンドポイント２０ａの初期化手順はPCI Express仕様で規定されていないため、リンクアップ処理を開始するタイミングはデバイスの製造メーカによって異なるものとなる。更に、製造メーカが異なるＣＰＵ１ａ（ルートコンプレックス１０ａ）とPCI Expressカード２ａ（エンドポイント２０ａ）とが、１台のサーバ装置に搭載されることがある。この場合には、各デバイスの初期化手順を変更することができず、ルートコンプレックス１０ａとエンドポイント２０ａとのリンクアップ処理は同期して実行されない。【０００９】
これにより、例えば、エンドポイント２０ａがルートコンプレックス１０ａよりも先にPollingステート５０のリンクアップ処理に遷移する場合が生じる。この場合には、エンドポイント２０ａのＬＴＳＳＭは、ルートコンプレックス１０ａのリンクアップ処理がPollingステート５０に遷移できるようになるまでの間、ルートコンプレックス１０ａと同期したリンクアップ処理を開始することができない。このため、エンドポイント２０ａのＬＴＳＳＭは、Detectステート４０とPollingステート５０とにおけるリンクアップ処理を繰り返し実行する。具体的には、エンドポイント２０ａのＬＴＳＳＭは、ルートコンプレックス１０ａの存在を検知することはできるが、Pollingステート５０においてトレーニングシーケンスのオーダセットをルートコンプレックス１０ａから受信できないため、タイムアウトを検出する。そして、エンドポイント２０ａのＬＴＳＳＭは、タイムアウトを検出すると、トレーニングシーケンスが失敗したと判断し、リンクアップ処理をDetectステート４０に戻して再リンクアップを試みる。【００１０】
一方、ルートコンプレックス１０ａ及びエンドポイント２０ａのＬＴＳＳＭがともにリンクアップ処理をPollingステート５０に遷移できている場合には、各デバイスのＬＴＳＳＭは互いにトレーニングシーケンスのオーダセットを送受信することができる。そして、各デバイスのＬＴＳＳＭは、リンクアップ処理をPolling.activeステート５１，Polling.configurationステート５３，Configurationステート６０及びL0ステート７０の順番に同期させて実行し、PCI Expressリンク３１ａの初期化を進めることができる。【００１１】
ここで、Polling.complianceステート５２は、PCI Expressの本来の通常動作では遷移する必要のないテスト用のステートである。上述したように、従来の通信システム１００ａにおいては、各デバイスはリンクアップ処理を互いに同期させて実行しないため、各デバイスのＬＴＳＳＭは独立してリンクアップ処理を開始する。この場合には、先にPollingステート５０に遷移したデバイスのＬＴＳＳＭは、リンク先のデバイスのリンクアップ処理がDetectステート４０であるため、Polling.complianceステート５２に遷移する可能性がある。そして、Polling.complianceステート５２におけるテスト用の機能において故障等が発生し、Polling.complianceステート５２から次のステートへ遷移できなくなった場合には、各デバイスのＬＴＳＳＭはリンクアップ処理ができなくなる。【００１２】
このように、従来の通信システム１００ａにおいては、PCI Expressの初期化処理におけるテストのための機能で故障等が発生した場合に、通常の動作ができなくなるという課題がある。
１つの側面では、接続処理を確実に完了させることを目的とする。
【課題を解決するための手段】
【００１３】
このため、この通信システムは、互いに通信可能に接続される第１及び第２情報処理装置を有する通信システムであって、前記第２情報処理装置は、前記第１情報処理装置が有する第１受信部との接続を検知する第２検知部を備え、前記第１情報処理装置は、前記第２情報処理装置が有する第２受信部との接続を検知する第１検知部と、前記第１又は第２情報処理装置の初期化処理を開始する場合に、前記第１検知部による前記第２受信部との接続の検知を抑止する第１抑止部と、前記第１又は第２情報処理装置の初期化処理を開始する場合に、前記第２検知部による前記第１受信部との接続の検知を抑止する第２抑止部と、を備える。
【発明の効果】
【００１４】
開示の通信システムによれば、接続処理を確実に完了させることできる。
【図面の簡単な説明】
【００１５】
【図１】実施形態の一例としての通信システムの機能構成を模式的に示す図である。
【図２】実施形態の一例としての通信システムが備えるPCI Expressデバイスの機能構成を模式的に示す図である。
【図３】実施形態の一例としての通信システムにおける通信制御処理を示すフローチャートである。
【図４】（ａ）は従来例としての通信システムにおけるリンクアップ処理が正常に完了した場合のステート遷移を例示する図であり、（ｂ）は従来例としての通信システムにおけるリンクアップ処理中に故障が発生した場合のステート遷移を例示する図であり、（ｃ）は本実施形態の一例としての通信システムにおけるステート遷移を例示する図である。
【図５】従来例としての通信システムの機能構成を模式的に示す図である。
【図６】従来例としての通信システムにおけるリンクアップ処理のステート遷移を示す図である。
【発明を実施するための最良の形態】
【００１６】
以下、図面を参照して通信システム，情報処理装置及び通信制御方法に係る一実施の形態を説明する。ただし、以下に示す実施形態はあくまでも例示に過ぎず、実施形態で明示しない種々の変形例や技術の適用を排除する意図はない。すなわち、本実施形態を、その趣旨を逸脱しない範囲で種々変形して実施することができる。
また、各図は、図中に示す構成要素のみを備えるという趣旨ではなく、他の機能等を含むことができる。【００１７】
以下、図中において、同一の各符号は同様の部分を示しているので、その説明は省略する。
〔Ａ〕実施形態の一例
〔Ａ−１〕システム構成
図１は実施形態の一例としての通信システムの機能構成を模式的に示す図であり、図２は実施形態の一例としての通信システムが備えるPCI Expressデバイスの機能構成を模式的に示す図である。【００１８】
図１に示す通信システム１００は、例えばサーバ装置に備えられ、ルートコンプレックス（第１情報処理装置）１０，エンドポイント（第２情報処理装置）２０及びシステム制御部３を備える。ルートコンプレックス１０とシステム制御部３とはＩ２Ｃバス３２を介して通信可能に接続され、エンドポイント２０とシステム制御部３ともＩ２Ｃバス３２を介して通信可能に接続される。【００１９】
本実施形態の一例において、ルートコンプレックス１０及びエンドポイント２０は、図示しないＣＰＵ及びPCI Expressカード上にそれぞれ備えられる。そして、図１に示すように、ルートコンプレックス１０とエンドポイント２０とがPCI Expressリンク３１によって接続されることによって、ＣＰＵとPCI Expressカードとが互いに通信可能となる。
また、PCI Expressリンク３１上には、例えばカップリングコンデンサ３３が備えられる。【００２０】
システム制御部３は、Ｉ２Ｃバス３２を介して、各デバイス（ルートコンプレックス１０及びエンドポイント２０）のリセットや初期化（各デバイスが備える内部レジスタの初期化設定等のリンクアップ処理を行なうための前処理及びリンクアップ処理の開始指示）を実施する。
以下、図６に示したDetectステート４０，Pollingステート５０，Configurationステート６０及びL0ステート７０における処理をまとめて「リンクアップ処理」という場合がある。また、「リンクアップ処理」中のDetectステート４０における処理を特に「初期化処理」という場合がある。【００２１】
具体的には、システム制御部３は、ルートコンプレックス１０又はエンドポイント２０をリセットする場合に、ルートコンプレックス１０が備える後述するFlip-Flop（ＦＦ）１４に信号“1”（以下、「レシーバ検知抑止モードの設定」等という場合がある。）を入力する。すなわち、システム制御部３は、ＦＦ１４に信号“1”を入力することで、レシーバ検知抑止モードの設定を行なう。【００２２】
また、システム制御部３は、ルートコンプレックス１０におけるリンクアップ処理がPollingステート５０（図６参照）に遷移可能な状態になった場合に、ＦＦ１４に信号“0”（以下、「レシーバ検知抑止モードの解除」等という場合がある。）を入力する。すなわち、システム制御部３は、ＦＦ１４に信号“0”を入力することで、レシーバ検知抑止モードの解除を行なう。【００２３】
図２に示すように、ルートコンプレックス１０及びエンドポイント２０は、PCI Express規格に準拠した通信を行なうためのレイヤとして、Physical Layer（物理レイヤ）１０１，Data Link Layer（データリンクレイヤ）１０２及びTransaction Layer（トランザクションレイヤ）１０３を備える。なお、図２に示す例においては、簡単のためシステム制御部３の図示を省略している。【００２４】
トランザクションレイヤ１０３は、例えば、Transaction Layer Packet（ＴＬＰ；トランザクションレイヤパケット）の生成や復号を行なう。
データリンクレイヤ１０２は、例えば、PCI Expressリンク３１の管理やエラー検出，訂正を行なう。
ルートコンプレックス１０の物理レイヤ１０１は、Logical Sub-block（論理サブブロック）１１０及びSerializer/Deserializer（ＳＥＲＤＥＳ；Electrical Sub-block）１２０を備える。【００２５】
論理サブブロック１１０は、ＬＴＳＳＭ１１を備える。また、論理サブブロック１１０は、ＬＴＳＳＭ１１の他に図１に示すＦＦ１４を備える。つまり、図２に示す論理サブブロック１１０は、図１に示すルートコンプレックス１０のＬＴＳＳＭ１１及びＦＦ１４に対応する。ＬＴＳＳＭ１１及びＦＦ１４が備える機能については、図１を用いて後述する。【００２６】
ＳＥＲＤＥＳ１２０は、送信装置（ＴＸ）１２及び受信装置（ＲＸ）１３を備え、図１に示すＴＸ１２及びＲＸ１３に対応する。ＴＸ１２及びＲＸ１３が備える機能構成については、図１を用いて後述する。
エンドポイント２０の物理レイヤ１０１は、論理サブブロック２１０及びＳＥＲＤＥＳ２２０を備える。【００２７】
論理サブブロック２１０は、ＬＴＳＳＭ１１を備え、図１に示すエンドポイント２０のＬＴＳＳＭ１１に対応する。
ＳＥＲＤＥＳ２２０は、ＴＸ２２及びＲＸ２３を備え、図１に示すＴＸ２２及びＲＸ２３にそれぞれ対応する。ＴＸ２２及びＲＸ２３が備える機能構成については、図１を用いて後述する。【００２８】
図２に示すように、ルートコンプレックス１０のＴＸ１２は、PCI Expressリンク３１を介して、エンドポイント２０のＲＸ２３にデータを送信可能に接続される。また、エンドポイント２０のＴＸ２２は、PCI Expressリンク３１を介して、ルートコンプレックス１０のＲＸ１３にデータを送信可能に接続される。
図１に示すように、ルートコンプレックス１０は、図２に示した物理レイヤ１０１において、ＬＴＳＳＭ（管理部）１１，ＴＸ１２，ＲＸ１３及びＦＦ１４を備える。【００２９】
ＦＦ１４は、１ビットの情報を一時的に“0”又は“1”の状態として保持する論理回路である。
具体的には、ＦＦ１４は、システム制御部３からレシーバ検知抑止モードに設定される場合には、信号“1”を入力される。また、ＦＦ１４は、システム制御部３からレシーバ検知抑止モードを解除される場合には、信号“0”を入力される。【００３０】
そして、ＦＦ１４は、システム制御部３から入力された信号をrcv_det_dis信号として出力し、ＴＸ１２が備える後述するＡＮＤ回路１２３及びＲＸ１３が備える後述するスイッチ１３３に入力する。
ＲＸ１３は、レシーバ（第１受信部）１３１，２つの終端抵抗（抵抗器）１３２ｄ，１３２ｅ及び２つのスイッチ１３３ｄ，１３３ｅを備える。以下、２つの終端抵抗１３２ｄ，１３２ｅをまとめて「終端抵抗１３２」と示し、２つのスイッチ１３３ｄ，１３３ｅをまとめて「スイッチ１３３」と示す場合がある。【００３１】
レシーバ１３１は、PCI Expressリンク３１を介してエンドポイント２０が備える後述するドライバ１２１と接続される。図１に示す例においては、ルートコンプレックス１０のレシーバ１３１とエンドポイント２０のドライバ１２１との間のPCI Expressリンク３１の具体的な構成として、１対の差動信号を伝送させるデータ伝送線３１ｄ及びデータ伝送線３１ｅを示している。ルートコンプレックス１０のレシーバ１３１は、データ伝送線３１ｄ及びデータ伝送線３１ｅを介して、エンドポイント２０のドライバ１２１が送信したデータを受信する。【００３２】
終端抵抗１３２は、PCI Expressリンク３１と電源ＶＤＤＲとに接続される。具体的には、終端抵抗１３２ｄは、その一端にデータ伝送線３１ｄが接続され、他端に電源ＶＤＤＲが接続される。また、終端抵抗１３２ｅは、その一端にデータ伝送線３１ｅが接続され、他端に電源ＶＤＤＲが接続される。
終端抵抗１３２は、エンドポイント２０が備える後述するレシーバ検知回路１２２がルートコンプレックス１０のレシーバ１３１を検知できる大きさのインピーダンスを発生させる。【００３３】
スイッチ１３３は、終端抵抗１３２とPCI Expressリンク３１との間の回路上に備えられる。具体的には、スイッチ１３３ｄは終端抵抗１３２ｄとデータ伝送線３１ｄとの間の回路上に備えられ、スイッチ１３３ｅは終端抵抗１３２ｅとデータ伝送線３１ｅとの間の回路上に備えられる。
また、スイッチ１３３は、ＦＦ１４と接続され、ＦＦ１４が出力するrcv_det_dis信号が入力されることによって動作する。【００３４】
具体的には、スイッチ１３３は、rcv_det_dis=0の場合には終端抵抗１３２をPCI Expressリンク３１に接続する状態（close）となり、rcv_det_dis=1の場合には終端抵抗１３２をPCI Expressリンク３１に接続させない状態（open）となる。つまり、スイッチ１３３は、ルートコンプレックス１０又はエンドポイント２０をリセットする場合には終端抵抗１３２を無効とし、PCI Expressリンク３１を無効とする。これにより、スイッチ１３３は、エンドポイント２０のレシーバ検知回路１２２によるルートコンプレックス１０のレシーバ１３１との接続の検知を抑止する。また、スイッチ１３３は、ルートコンプレックス１０におけるリンクアップ処理がPollingステート５０（図６参照）に遷移可能となった場合には終端抵抗を有効とする。【００３５】
つまり、ＦＦ１４及びスイッチ１３３は、レシーバ検知抑止モードが設定されると、エンドポイント２０のレシーバ検知回路１２２によるルートコンプレックス１０のレシーバ１３１との接続の検知を抑止する第２抑止部として機能する。また、ＦＦ１４及びスイッチ１３３は、レシーバ検知抑止モードが解除されると、第２抑止部による抑止を解除する抑止解除部としても機能する。【００３６】
ＴＸ１２は、ドライバ（第１送信部）１２１，レシーバ検知回路（第１検知部）１２２及びＡＮＤ回路１２３を備える。
ドライバ１２１は、PCI Expressリンク３１を介してエンドポイント２０が備える後述するレシーバ１３１と接続され、レシーバ１３１にデータを送信する。図１に示す例においては、ルートコンプレックス１０のドライバ１２１とエンドポイント２０のレシーバ１３１との間のPCI Expressリンク３１の具体的な構成として、１対の差動信号を伝送させるデータ伝送線３１ｄ及びデータ伝送線３１ｅを示している。ルートコンプレックス１０のドライバ１２１は、データ伝送線３１ｄ及びデータ伝送線３１ｅを介して、エンドポイント２０のレシーバ１３１にデータを送信する。【００３７】
レシーバ検知回路１２２は、PCI Expressリンク３１（データ伝送線３１ｄ及びデータ伝送線３１ｅ）に接続され、エンドポイント２０が備えるレシーバ１３１との接続を検知する。
また、レシーバ検知回路１２２は、ＡＮＤ回路１２３と接続され、エンドポイント２０のレシーバ１３１との接続を検知すると、ＡＮＤ回路１２３に検知信号“1”を入力する。【００３８】
ＡＮＤ回路１２３は、２入力／１出力型の論理回路である。
ＡＮＤ回路１２３の２つの入力端子は、ＦＦ１４及びレシーバ検知回路１２２にそれぞれ接続される。ＡＮＤ回路１２３のＦＦ１４側入力端子は、ＦＦ１４が出力したrcv_det_dis信号を反転させてＡＮＤ回路１２３に入力するようになっている。つまり、ＡＮＤ回路１２３は、ＦＦ１４が出力したrcv_det_dis信号の反転信号とレシーバ検知回路１２２が出力した検知信号との論理積をとる。【００３９】
ＡＮＤ回路１２３の出力端子は、ＬＴＳＳＭ１１に接続され、２つの入力信号によって得た論理積をrcv_det信号としてＬＴＳＳＭ１１に入力する。
具体的には、ＡＮＤ回路１２３は、レシーバ検知抑止モードが設定され、レシーバ検知回路１２２がエンドポイント２０のレシーバ１３１を検知していない場合に、ＦＦ１４の出力信号rcv_det_dis=1の反転信号“0”とレシーバ検知回路１２２の出力した検知信号“0”とを入力される。そして、ＡＮＤ回路１２３は、２つの入力信号の論理積をとり、rcv_det=0をＬＴＳＳＭ１１に入力する。【００４０】
また、ＡＮＤ回路１２３は、レシーバ検知抑止モードが設定され、レシーバ検知回路１２２がエンドポイント２０のレシーバ１３１を検知した場合に、ＦＦ１４の出力信号rcv_det_dis=1の反転信号“0”とレシーバ検知回路１２２の出力した検知信号“1”とを入力される。そして、ＡＮＤ回路１２３は、２つの入力信号の論理積をとり、rcv_det=0をＬＴＳＳＭ１１に入力する。【００４１】
更に、ＡＮＤ回路１２３は、レシーバ検知抑止モードが解除され、レシーバ検知回路１２２がエンドポイント２０のレシーバ１３１を検知していない場合に、ＦＦ１４の出力信号rcv_det_dis=0の反転信号“1”とレシーバ検知回路１２２の出力した検知信号“0”とを入力される。そして、ＡＮＤ回路１２３は、２つの入力信号の論理積をとり、rcv_det=0をＬＴＳＳＭ１１に入力する。【００４２】
また、ＡＮＤ回路１２３は、レシーバ検知抑止解除モードが解除され、レシーバ検知回路１２２がエンドポイント２０のレシーバ１３１を検知した場合に、ＦＦ１４の出力信号rcv_det_dis=0の反転信号“1”とレシーバ検知回路１２２の出力した検知信号“1”とを入力される。そして、ＡＮＤ回路１２３は、２つの入力信号の論理積をとり、rcv_det=1をＬＴＳＳＭ１１に入力する。【００４３】
つまり、ＦＦ１４及びＡＮＤ回路１２３は、レシーバ検知抑止モードが設定されると、ルートコンプレックス１０のレシーバ検知回路１２２によるエンドポイント２０のレシーバ１３１との接続の検知を抑止（マスク）する第１抑止部として機能する。また、ＦＦ１４及びＡＮＤ回路１２３は、レシーバ検知抑止モードが解除されると、第１抑止部による抑止（マスク）を解除する抑止解除部としても機能する。【００４４】
ＬＴＳＳＭ１１は、PCI Expressリンク３１の初期化を行なうステートマシンであり、PCI Express規格に基づいて動作する。言い換えれば、ＬＴＳＳＭ１１は、ルートコンプレックス１０の初期化処理及びエンドポイント２０との間のリンクアップ処理（接続処理）を管理する。
ＬＴＳＳＭ１１は、ＡＮＤ回路１２３と接続されており、ＡＮＤ回路１２３からのrcv_det信号が入力される。【００４５】
そして、ＬＴＳＳＭ１１は、ＡＮＤ回路１２３からの入力信号がrcv_det=0の場合には、ルートコンプレックス１０におけるリンクアップ処理がPollingステート５０（図６参照）に遷移することを抑止する。また、ＬＴＳＳＭ１１は、ＡＮＤ回路１２３からの入力信号がrcv_det=1の場合には、ルートコンプレックス１０におけるリンクアップ処理をエンドポイント２０におけるリンクアップ処理と同期させてPollingステート５０（図６参照）に遷移させる。【００４６】
なお、ＬＴＳＳＭ１１は、レシーバ検知抑止モードが設定されると、ＡＮＤ回路１２３の出力信号rcv_det=0を入力される。また、ＬＴＳＳＭ１１は、レシーバ検知抑止モードが解除され、レシーバ検知回路１２２がエンドポイント２０のレシーバ１３１を検知していない場合にも、ＡＮＤ回路１２３の出力信号rcv_det=0を入力される。更に、ＬＴＳＳＭ１１は、レシーバ検知抑止モードが解除され、レシーバ検知回路１２２がエンドポイント２０のレシーバ１３１を検知した場合には、ＡＮＤ回路１２３の出力信号rcv_det=1を入力される。【００４７】
図１に示すように、エンドポイント２０は、図２に示した物理レイヤ１０１において、ＬＴＳＳＭ１１，ＴＸ２２及びＲＸ２３を備える。
ＴＸ２２は、ドライバ（第２送信部）１２１及びレシーバ検知回路（第２検知部）１２２を備える。
ＲＸ２３は、レシーバ（第２受信部）１３１及び２つの終端抵抗１３２を備える。【００４８】
このように、エンドポイント２０は、ルートコンプレックス１０とは異なり、ＦＦ１４，ＡＮＤ回路１２３及びスイッチ１３３を備えない。しかしながら、エンドポイント２０はＦＦ１４，ＡＮＤ回路１２３及びスイッチ１３３備えないこと以外においてはルートコンプレックス１０と同様の機能構成を備えるため、その詳細な説明は省略する。
〔Ａ−２〕動作
上述の如く構成された実施形態の一例としての通信システムにおける通信制御処理を、図３に示すフローチャート（ステップＳ１〜Ｓ４）に従って説明する。【００４９】
システム制御部３は、ルートコンプレックス１０及びエンドポイント２０にリセット信号を発行し、ルートコンプレックス１０をレシーバ検知抑止モードに設定する（ステップＳ１）。
具体的には、システム制御部３は、Ｉ２Ｃバス３２を介して、ルートコンプレックス１０のＦＦ１４に信号“1”を入力する。【００５０】
これにより、ＦＦ１４及びＡＮＤ回路１２３は、ＬＴＳＳＭ１１に抑止信号“0”を入力する第１抑止部として機能する。そして、第１抑止部は、ルートコンプレックス１０のＬＴＳＳＭ１１がルートコンプレックス１０のリンクアップ処理をPollingステート５０（図６参照）に遷移させることを抑止する。
また、ＦＦ１４及びスイッチ１３３は、PCI Expressリンク３１を無効にすることで、エンドポイント２０のレシーバ検知回路１２２によるルートコンプレックス１０のレシーバ１３１との接続の検知を抑止する第２抑止部として機能する。そして、第２抑止部は、エンドポイント２０のＬＴＳＳＭ１１がエンドポイント２０のリンクアップ処理をPollingステート５０（図６参照）に遷移させることを抑止する。【００５１】
エンドポイント２０のＬＴＳＳＭ１１は、エンドポイント２０におけるDetectステート４０（図６参照）の初期化処理を実行する（ステップＳ２）。
そして、ルートコンプレックス１０のＬＴＳＳＭ１１は、ルートコンプレックス１０におけるDetectステート４０（図６参照）の初期化処理を実行する（ステップＳ３）。
ルートコンプレックス１０及びエンドポイント２０は、Detectステート４０（図６参照）のリンクアップ処理を開始するが、レシーバ検知抑止モードが設定されているため、相手のレシーバ１３１を検知することができない。そのため、ルートコンプレックス１０及びエンドポイント２０のリンクアップ処理は、Detectステート４０（図６参照）に留まり続ける。【００５２】
なお、ステップＳ２とステップＳ３とに示した処理の順序は逆であっても良いし、ステップＳ２とステップＳ３とに示した処理を同時に行なっても良い。
システム制御部３は、ルートコンプレックス１０のリンクアップ処理がPollingステート５０（図６参照）に遷移可能な状態になると、レシーバ検知抑止モードを解除する（ステップＳ４）。【００５３】
具体的には、システム制御部３は、Ｉ２Ｃバス３２を介して、ルートコンプレックス１０のＦＦ１４に信号“0”を入力する。これにより、ＦＦ１４及びＡＮＤ回路１２３は、ルートコンプレックス１０のレシーバ検知回路１２２が出力する検知信号を有効にして、ルートコンプレックス１０のＬＴＳＳＭ１１が検知信号を認識できるようにする。また、ＦＦ１４及びスイッチ１３３は、ルートコンプレックス１０のレシーバ１３１とエンドポイント２０のレシーバ検知回路１２２との間のPCI Expressリンク３１を有効にする。このように、ＦＦ１４，ＡＮＤ回路１２３及びスイッチ１３３は、第１及び第２抑止部による抑止を解除する抑止解除部として機能する。そして、抑止解除部は、ルートコンプレックス１０及びエンドポイント２０のＬＴＳＳＭ１１にそれぞれのリンクアップ処理を同期させてPollingステート５０（図６参照）に遷移させる。【００５４】
つまり、ルートコンプレックス１０及びエンドポイント２０は、レシーバ検知抑止モードが解除されたため、相手のレシーバ１３１を検知できるようになる。そして、ルートコンプレックス１０及びエンドポイント２０は、互いに同期してPollingステート５０（図６参照）のリンクアップ処理に遷移し、リンクアップ処理を継続する。
〔Ａ−３〕効果
以下、図４（ａ）〜（ｃ）を参照して、本実施形態の一例における通信システム１００によって奏することができる効果を説明する。【００５５】
図４（ａ）は、従来例としての通信システムにおけるリンクアップ処理が正常に完了した場合のステート遷移を例示する図である。
図４（ａ）に示す例においては、ルートコンプレックス１０ａ及びエンドポイント２０ａのリンクアップ開始のタイミングがずれて、エンドポイント２０ａのリンクアップ処理がルートコンプレックス１０ａのリンクアップ処理よりも先にPolling.complianceステート（符号Ａ１参照）に遷移している。ここで、エンドポイント２０ａにおいて故障等が発生せず、ルートコンプレックス１０ａのリンクアップ処理がDetect.activeステート（符号Ａ２参照）に遷移すれば、エンドポイント２０ａのリンクアップ処理もDetect.activeステート（符号Ａ３参照）に遷移できる。そして、ルートコンプレックス１０ａ及びエンドポイント２０ａは、互いに同期してPollingステート（符号Ａ４及びＡ５参照）におけるリンクアップ処理を実行できる。【００５６】
図４（ｂ）は、従来例としての通信システムにおけるリンクアップ処理中に故障が発生した場合のステート遷移を例示する図である。
図４（ｂ）に示す例においては、エンドポイント２０ａのリンクアップ処理において、Polling.complianceステート（符号Ｂ１参照）から次のステートへの遷移条件が検出できない等の故障が発生している。これにより、ルートコンプレックス１０ａのリンクアップ処理がDetect.activeステート（符号Ｂ２参照）に遷移できても、ルートコンプレックス１０ａのリンクアップ処理はPollingステート（符号Ｂ３参照）とDetectステート（符号Ｂ４参照）とに繰り返し遷移することとなる。そして、ルートコンプレックス１０ａ及びエンドポイント２０ａは、リンクアップ処理を完了できなくなる。【００５７】
図４（ｃ）は本実施形態の一例としての通信システムにおけるステート遷移を例示する図である。
図４（ｃ）に示す例において、第２抑止部（ＦＦ１４及びスイッチ１３３）は、エンドポイント２０のリンクアップ処理がDetect.activeステート（符号Ｃ１参照）からPolling.complianceステート（不図示）に遷移することを抑止する。これにより、ルートコンプレックス１０及びエンドポイント２０は、ルートコンプレックス１０のリンクアップ処理がDetect.activeステート（符号Ｃ２参照）に遷移した後、互いに同期してPollingステート（符号Ｃ３及びＣ４参照）におけるリンクアップ処理を実行できる。つまり、エンドポイント２０のリンクアップ処理がPolling.complianceステート（不図示）に遷移しないため、Polling.complianceステートで実行されるテスト用の機能に故障等が発生しても問題は生じない。そして、ルートコンプレックス１０とエンドポイント２０とは、確実にリンクアップ処理を完了させることができる。【００５８】
なお、本実施形態の一例において、ルートコンプレックス１０がエンドポイント２０よりも先にDetect.activeステートのリンクアップ処理を実行する場合には、第１抑止部（ＦＦ１４及びＡＮＤ回路１２３）の機能により、図４（ｃ）を用いて説明した効果と同様の効果を奏することができる。つまり、第１抑止部（ＦＦ１４及びＡＮＤ回路１２３）は、ルートコンプレックス１０のリンクアップ処理がDetect.activeステートからPolling.complianceステートに遷移することを抑止する。これにより、図４（ｃ）に示した例と同様に、ルートコンプレックス１０とエンドポイント２０とは、確実にリンクアップ処理を完了させることができる。【００５９】
このように、上述した実施形態の一例における通信システム１００によれば、以下の効果を奏することができる。
第１抑止部（ＦＦ１４及びＡＮＤ回路１２３）は、第１又は第２情報処理装置１０，２０の初期化処理を開始する場合に、第１検知部１２２による第２受信部１３１との接続の検知を抑止する。また、第２抑止部（ＦＦ１４及びスイッチ１３３）は、第１又は第２情報処理装置１０，２０の初期化処理を開始する場合に、第２検知部１２２による第１受信部１３１との接続の検知を抑止する。これにより、通信システム１００は、接続処理を確実に完了させることができる。【００６０】
第１抑止部１４，１２３は、第１検知部１２２が第２受信部１３１との接続を検知したことを示す検知信号を管理部１１へ入力することを阻止することにより、抑止を行なう。これにより、第１情報処理装置１０のリンクアップ処理は、第２情報処理装置２０のリンクアップ処理においてPollingステートへの遷移条件が成立するまでDetectステートに留まり続け、Polling.complianceステートへ遷移することがない。そして、ルートコンプレックス１０のPolling.complianceステートにおいて実行されるテスト用の機能に故障等が発生しても、第１情報処理装置１０と第２情報処理装置２０とは、確実にリンクアップ処理を完了させることができる。【００６１】
第２抑止部１４，１３３は、第１受信部１３１と第２検知部１２２との間の通信経路３１を無効化することにより、抑止を行なう。これにより、第２情報処理装置２０のリンクアップ処理は、第１情報処理装置１０のリンクアップ処理においてPollingステートへの遷移条件が成立するまでDetectステートに留まり続け、Polling.complianceステートへ遷移することがない。そして、第２情報処理装置２０のPolling.complianceステートにおいて実行されるテスト用の機能に故障等が発生しても、第１情報処理装置１０とエンドポイント２０とは、確実にリンクアップ処理を完了させることができる。【００６２】
抑止解除部（ＦＦ１４，ＡＮＤ回路１２３及びスイッチ１３３）は、第１情報処理装置１０の初期化処理が完了した場合に、第１及び第２抑止部１４，１２３，１３３による抑止を解除する。これにより、第１検知部１２２は第２受信部１３１との接続を検知でき、第２検知部１２２は第１受信部１３１との接続を検知できる。そして、第１及び第２情報処理装置１０，２０は、リンクアップ処理をPolling.complianceステートに遷移させることなく、互いに同期してリンクアップ処理をPolling.configurationステートに遷移させ、リンクアップ処理を継続することができる。【００６３】
また、上述した実施形態の一例においては、第１又は第２情報処理装置１０，２０のいずれか一方に第１及び第２抑止部１４，１２３，１３３としての機能を実装させることで、第１及び第２情報処理装置１０，２０のリンクアップ処理を互いに同期して実行することができる。そのため、例えば第２情報処理装置２０の構成変更ができない場合においても、第１情報処理装置１０に第１及び第２抑止部１４，１２３，１３３としての機能を実装させることにより、上述した効果を奏することができる。【００６４】
〔Ｂ〕その他
開示の技術は上述した実施形態に限定されるものではなく、本実施形態の趣旨を逸脱しない範囲で種々変形して実施することができる。本実施形態の各構成及び各処理は、必要に応じて取捨選択することができ、あるいは適宜組み合わせてもよい。
上述した実施形態の一例においては、ルートコンプレックス１０が第１抑止部（ＦＦ１４及びＡＮＤ回路１２３），第２抑止部（ＦＦ１４及びスイッチ１３３）及び抑止解除部（ＦＦ１４，ＡＮＤ回路１２３及びスイッチ１３３）としての機能を備えることとしたが、これに限定されるものではない。エンドポイント２０が第１抑止部（ＦＦ１４及びＡＮＤ回路１２３），第２抑止部（ＦＦ１４及びスイッチ１３３）及び抑止解除部（ＦＦ１４，ＡＮＤ回路１２３及びスイッチ１３３）としての機能を備えても良い。【００６５】
また、上述した実施形態の一例においては、通信システム１００がルートコンプレックス１０及びエンドポイント２０を備え、ルートコンプレックス１０及びエンドポイント２０が図示しないＣＰＵ及びPCI Expressカード上にそれぞれ備えられることとしたが、これに限定されるものではない。通信システム１００は、PCI Express規格に準拠する任意の２以上のデバイスを備えても良い。そして、いずれかのデバイスが上述した第１抑止部（ＦＦ１４及びＡＮＤ回路１２３），第２抑止部（ＦＦ１４及びスイッチ１３３）及び抑止解除部（ＦＦ１４，ＡＮＤ回路１２３及びスイッチ１３３）としての機能を備えても良い。【００６６】
更に、上述した実施形態の一例においては、通信システム１００がPCI Express規格に準拠するルートコンプレックス１０及びエンドポイント２０を備えることとしたが、これに限定されるものではない。通信システム１００は、リンクアップ処理においてPCI Express規格のDetectステート及びPollingステートに相当するステートを有するPCI Express規格以外の規格に準拠する２以上の種々のデバイスを備えても良い。【００６７】
また、上述した実施形態の一例においては、ＦＦ１４，ＡＮＤ回路１２３及びスイッチ１３３が第１抑止部，第２抑止部及び抑止解除部として機能することとしたがこれに限定されるものではない。図１に示した通信システム１００において、ＴＸ１２とＲＸ２３との間及びＴＸ２２とＲＸ１３との間のPCI Expressリンク３１上にスイッチを備え、システム制御部３がPCI Expressリンク３１上のスイッチを操作するようにしても良い。システム制御部３は、PCI Expressリンク３１上のスイッチを操作することにより、レシーバ検知抑止モードの設定及び解除を行なう。【００６８】
このように、上述した実施形態の一例における通信システム１００を種々変形しても、上述した実施形態の一例における通信システム１００と同様の効果を奏することができる。
以上の実施形態に関し、さらに以下の付記を開示する。
（付記１）
互いに通信可能に接続される第１及び第２情報処理装置を有する通信システムであって、
前記第２情報処理装置は、
前記第１情報処理装置が有する第１受信部との接続を検知する第２検知部を備え、
前記第１情報処理装置は、
前記第２情報処理装置が有する第２受信部との接続を検知する第１検知部と、
前記第１又は第２情報処理装置の初期化処理を開始する場合に、前記第１検知部による前記第２受信部との接続の検知を抑止する第１抑止部と、
前記第１又は第２情報処理装置の初期化処理を開始する場合に、前記第２検知部による前記第１受信部との接続の検知を抑止する第２抑止部と、
を備えることを特徴とする、通信システム。
（付記２）
前記第１情報処理装置は、当該第１情報処理装置の初期化処理及び前記第２情報処理装置との間の接続処理を管理する管理部を備え、
前記第１検知部は、前記第２受信部との接続を検知すると、前記第２受信部との接続を検知したことを示す検知信号を前記管理部に入力し、
前記第１抑止部は、前記検知信号の前記管理部への入力を阻止することにより、前記抑止を行なう、
ことを特徴とする、付記１に記載の通信システム。
（付記３）
前記第２抑止部は、前記第１受信部と前記第２検知部との間の通信経路を無効化することにより、前記抑止を行なう、
ことを特徴とする、付記１又は２に記載の通信システム。
（付記４）
前記第１情報処理装置は、前記通信経路上に、前記第２検知部が前記第１受信部との接続を検知できる大きさのインピーダンスを発生させるための抵抗器を備え、
前記第２抑止部は、前記抵抗器と前記通信経路との接続を切断することにより、前記無効化を行なう、
ことを特徴とする、付記３に記載の通信システム。
（付記５）
前記第１情報処理装置の初期化処理が完了した場合に、前記第１及び第２抑止部による抑止を解除する抑止解除部
を備えることを特徴とする、付記１〜４のいずれか１項に記載の通信システム。
（付記６）
前記第１情報処理装置と前記第２情報処理装置との間の通信は、PCI Expressである、
ことを特徴とする、付記１〜５のいずれか１項に記載の通信システム。
（付記７）
他の情報処理装置と通信可能に接続される情報処理装置であって、
前記他の情報処理装置が有する第２受信部との接続を検知する検知部と、
当該情報処理装置又は前記他の情報処理装置の初期化処理を開始する場合に、前記検知部による前記第２受信部との接続の検知を抑止する第１抑止部と、
当該情報処理装置又は前記他の情報処理装置の初期化処理を開始する場合に、前記他の情報処理装置による当該情報処理装置が有する第１受信部との接続の検知を抑止する第２抑止部と、
を備えることを特徴とする、情報処理装置。
（付記８）
当該情報処理装置の初期化処理及び前記他の情報処理装置との間の接続処理を管理する管理部を備え、
前記検知部は、前記第２受信部との接続を検知すると、前記第２受信部との接続を検知したことを示す検知信号を前記管理部に入力し、
前記第１抑止部は、前記検知信号の前記管理部への入力を阻止することにより、前記抑止を行なう、
ことを特徴とする、付記７に記載の情報処理装置。
（付記９）
前記第２抑止部は、前記第１受信部と前記他の情報処理装置との間の通信経路を無効化することにより、前記抑止を行なう、
ことを特徴とする、付記７又は８に記載の情報処理装置。
（付記１０）
当該情報処理装置は、前記通信経路上に、前記他の情報処理装置が前記第１受信部との接続を検知できる大きさのインピーダンスを発生させるための抵抗器を備え、
前記第２抑止部は、前記抵抗器と前記通信経路との接続を切断することにより、前記無効化を行なう、
ことを特徴とする、付記９に記載の情報処理装置。
（付記１１）
当該情報処理装置の初期化処理が完了した場合に、前記第１及び第２抑止部による抑止を解除する抑止解除部
を備えることを特徴とする、付記７〜１０のいずれか１項に記載の情報処理装置。
（付記１２）
当該情報処理装置と前記他の情報処理装置との間の通信は、PCI Expressである、
ことを特徴とする、付記７〜１１のいずれか１項に記載の情報処理装置。
（付記１３）
互いに通信可能に接続される第１及び第２情報処理装置を有する通信システムにおける通信制御方法であって、
前記第２情報処理装置は、
前記第１情報処理装置が有する第１受信部との接続を検知し、
前記第１情報処理装置は、
前記第２情報処理装置が有する第２受信部との接続を検知し、
前記第１又は第２情報処理装置の初期化処理を開始する場合に、前記第２受信部との接続の検知を抑止し、
前記第１又は第２情報処理装置の初期化処理を開始する場合に、前記第１受信部との接続の検知を抑止する、
ことを特徴とする、通信制御方法。
（付記１４）
前記第１情報処理装置は、
当該第１情報処理装置の初期化処理及び前記第２情報処理装置との間の接続処理を管理する管理部を備え、
前記第２受信部との接続を検知すると、前記第２受信部との接続を検知したことを示す検知信号を前記管理部に入力し、
前記検知信号の前記管理部への入力を阻止することにより、前記抑止を行なう、
ことを特徴とする、付記１３に記載の通信制御方法。
（付記１５）
前記第１情報処理装置は、前記第１受信部と前記第２情報処理装置との間の通信経路を無効化することにより、前記抑止を行なう、
ことを特徴とする、付記１３又は１４に記載の通信制御方法。
（付記１６）
前記第１情報処理装置は、
前記通信経路上に、前記第２情報処理装置が前記第１受信部との接続を検知できる大きさのインピーダンスを発生させるための抵抗器を備え、
前記抵抗器と前記通信経路との接続を切断することにより、前記無効化を行なう、
ことを特徴とする、付記１５に記載の通信制御方法。
（付記１７）
前記第１情報処理装置は、前記第１情報処理装置の初期化処理が完了した場合に、前記抑止を解除する、
ことを特徴とする、付記１３〜１６のいずれか１項に記載の通信制御方法。
（付記１８）
前記第１情報処理装置と前記第２情報処理装置との間の通信は、PCI Expressである、
ことを特徴とする、付記１３〜１７のいずれか１項に記載の通信制御方法。
【符号の説明】
【００６９】
１００    通信システム
１０      ルートコンプレックス（第１情報処理装置）
１１      ＬＴＳＳＭ（管理部）
１２      ＴＸ（送信装置）
１２１    ドライバ（第１送信部，第２送信部）
１２２    レシーバ検知回路（第１検知部，第２検知部）
１２３    ＡＮＤ回路（第１抑止部，抑止解除部）
１３      ＲＸ（受信装置）
１３１    レシーバ（第１受信部，第２受信部）
１３２    終端抵抗（抵抗器）
１３３    スイッチ（第２抑止部，抑止解除部）
１４      ＦＦ（第１抑止部，第２抑止部，抑止解除部）
２０      エンドポイント（第２情報処理装置）
２２      ＴＸ（送信装置）
２３      ＲＸ（受信装置）
３        システム制御部
３１      PCI Expressリンク（通信経路）
３１ｄ    データ伝送線
３１ｅ    データ伝送線
３２      Ｉ２Ｃバス
３３      カップリングコンデンサ
１０１    物理レイヤ
１０２    データリンクレイヤ
１０３    トランザクションレイヤ
１１０    論理サブブロック
１２０    ＳＥＲＤＥＳ
１００ａ  通信システム
１ａ      ＣＰＵ
１０ａ    ルートコンプレックス
２ａ      PCI Expressカード
２０ａ    エンドポイント
３ａ      システム制御部
３１ａ    PCI Expressリンク
３２ａ    Ｉ２Ｃバス
４０      Detectステート
４１      Detect.quiteステート
４２      Detect.activeステート
５０      Pollingステート
５１      Polling.activeステート
５２      Polling.complianceステート
５３      Polling.configurationステート
６０      Configurationステート
７０      L0ステート
【図１】
0005962861.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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