(57)【特許請求の範囲】
【請求項１】
化合物半導体で構成されたチャネル層と、
化合物半導体で構成され前記チャネル層上に設けられた上部障壁層と、
前記上部障壁層において前記チャネル層側の界面層を構成する層であって、当該チャネル層との接合部におけるキャリア走行側のエネルギー帯が、当該チャネル層よりも当該チャネル層内真性フェルミ準位から遠い化合物半導体で構成された第1障壁層と、
前記上部障壁層の表面層に設けられた層であって、前記第１障壁層と接合させた状態において、当該接合部にけるバンドギャップを挟んでキャリア走行側と逆側のエネルギー帯が、当該第１障壁層よりも当該第１障壁層内真性フェルミ準位から遠い化合物半導体で構成された第２障壁層と、
前記第２障壁層内における少なくとも表面層に設けられ、キャリアと逆導電型の不純物を含有することにより周囲よりも低抵抗に保たれた低抵抗領域と、
前記低抵抗領域を挟んだ位置において前記第２障壁層に接続されたソース電極およびドレイン電極と、
前記低抵抗領域上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記低抵抗領域上に設けられたゲート電極とを備えた
半導体装置。
【請求項２】
前記低抵抗領域は、前記第２障壁層の表面層から前記第１障壁層に達するまでの深さを有する
請求項１記載の半導体装置。
【請求項３】
前記上部障壁層との間に前記チャネル層を挟む位置に、当該チャネル層との接合部におけるキャリア走行側のエネルギー帯が、当該チャネル層よりも当該チャネル層内真性フェルミ準位から遠い化合物半導体で構成された下部障壁層を有する
請求項１または２記載の半導体装置。
【請求項４】
前記上部障壁層とソース電極およびドレイン電極との間に、キャリアとなる不純物を含有する層が設けられている
請求項１〜３の何れかに記載の半導体装置。
【請求項５】
前記第２障壁層は、前記第1障壁層の上方において前記低抵抗領域としてパターン形成されている
請求項１〜４の何れかに記載の半導体装置。
【請求項６】
前記ゲート電極は、前記ゲート絶縁膜を介して前記低抵抗領域の上部およびその周囲を完全に覆う形状を有する
請求項１〜５の何れかに記載の半導体装置。
【請求項７】
前記第１障壁層における伝導帯の最低エネルギーは、前記チャネル層における伝導帯の最低エネルギーよりも高く、
前記第２障壁層における価電子帯の最大エネルギーは、前記第1障壁層における価電子帯の最大エネルギーよりも低い
請求項１〜６の何れかに記載の半導体装置。
【請求項８】
前記チャネル層は、ＩＩＩ−Ｖ族化合物半導体であるＩｎＧａＡｓ混晶で構成され、
前記第１障壁層は、ＩＩＩ−Ｖ族化合物半導体であるＡｌＧａＡｓ混晶で構成され、
前記第２障壁層は、ＩＩＩ−Ｖ族化合物半導体であるＧａＩｎＰ混晶で構成された
請求項１〜７の何れかに記載の半導体装置。
【請求項９】
前記チャネル層は、ＩＩＩ−Ｖ族化合物半導体であるＩｎＧａＡｓ混晶で構成され、
前記第１障壁層または第２障壁層は、ＩＩＩ−Ｖ族化合物半導体であるＩｎ（ＡｌＧａ）ＡｓＰ混晶で構成された
請求項１〜８の何れかに記載の半導体装置。
【請求項１０】
前記チャネル層は、ＧａＡｓで構成された基板上に設けられた
請求項１〜９の何れかに記載の半導体装置。
【請求項１１】
前記チャネル層は、前記基板上にＧａＡｓとは格子定数の異なる化合物半導体をメタモルフィック成長させてなる
請求項１０記載の半導体装置。
【請求項１２】
化合物半導体で構成されたチャネル層上に、当該チャネル層との接合部におけるキャリア走行側のエネルギー帯が、当該チャネル層よりも当該チャネル層内真性フェルミ準位から遠い化合物半導体で構成された第1障壁層を形成することと、
前記第1障壁層の上方に、前記第１障壁層と接合させた状態において、当該接合部におけるバンドギャップを挟んで前記キャリア走行側と逆側のエネルギー帯が、当該第１障壁層よりも当該第１障壁層内真性フェルミ準位から遠い化合物半導体で構成されると共に、少なくとも層内の表面層にキャリアと逆導電型の不純物を含有することにより周囲よりも低抵抗に保たれた低抵抗領域を備えた第２障壁層を形成することと、
前記第1障壁層によって前記チャネル層側の界面層が構成されると共に、前記第２障壁層が表面層に設けられた上部障壁層に対して、前記低抵抗領域を挟む各位置で接続されたソース電極およびドレイン電極を形成することと、
前記低抵抗領域の上部にゲート絶縁膜を形成することと、
前記ゲート絶縁膜を介して前記低抵抗領域の上部にゲート電極を形成することとを行う
半導体装置の製造方法。
【請求項１３】
前記ゲート絶縁膜を形成する際には、原子層蒸着法によって当該ゲート絶縁膜を成膜する
請求項１２記載の半導体装置の製造方法。
【請求項１４】
前記第２障壁層を形成する際には、化合物半導体で構成された当該第２障壁層を成膜した後、当該第２障壁層に不純物を拡散させることによって前記低抵抗領域を形成する
請求項１２または１３に記載の半導体装置の製造方法。
【請求項１５】
前記不純物として亜鉛を拡散させる
請求項１４記載の半導体装置の製造方法。
【請求項１６】
前記低抵抗領域を形成する際には、前記第２障壁層上に開口を有する絶縁膜を形成し、当該絶縁膜の開口から当該第２障壁層に不純物を拡散させ、
前記ゲート絶縁膜を形成する前には、エッチングによって前記絶縁膜の開口を広げ、
前記ゲート絶縁膜を形成する際には、前記開口から露出する前記第２障壁層を覆う状態で、当該ゲート絶縁膜を形成し、
前記ゲート電極を形成する際には、前記ゲート絶縁膜を介して前記開口の底部を完全に覆う状態で当該ゲート電極を形成する
請求項１４または１５に記載の半導体装置の製造方法。
【請求項１７】
前記第２障壁層を成膜する際には、表面側に当該第２障壁層を構成する化合物半導体に対するエッチングストップ層を形成し、
前記低抵抗領域を形成する際には、前記エッチングストップ層を越える深さにまで当該低抵抗領域を形成し、
前記絶縁膜の開口を広げる際には、前記絶縁膜の等方的なエッチングを行い、
その後前記ゲート絶縁膜を形成する前に前記エッチングストップ層を除去する
請求項１６記載の半導体装置の製造方法。
【請求項１８】
前記低抵抗領域を形成する際には、前記第２障壁層上に開口を有する絶縁膜を形成し、当該開口の側壁にサイドウォールを設け、当該絶縁膜および当該サイドウォールをマスクにして当該第２障壁層に不純物を拡散させ、
前記ゲート絶縁膜を形成する前には、前記サイドウォールを除去し、
前記ゲート絶縁膜を形成する際には、前記開口から露出する前記第２障壁層を覆う状態で、当該ゲート絶縁膜を形成し、
前記ゲート電極を形成する際には、前記ゲート絶縁膜を介して前記開口の底部を完全に覆う状態で当該ゲート電極を形成する
請求項１４または１５に記載の半導体装置の製造方法。
【請求項１９】
前記第２障壁層を成膜する際には、表面側に当該第２障壁層を構成する化合物半導体に対するエッチングストップ層を形成し、
前記低抵抗領域を形成する際には、前記エッチングストップ層を越える深さにまで当該低抵抗領域を形成し、
前記サイドウォールを除去した後、前記ゲート絶縁膜を形成する前に、前記エッチングストップ層を除去する
請求項１８記載の半導体装置の製造方法。
【請求項２０】
前記第２障壁層の形成は、前記チャネル層上に前記上部障壁層をエピタキシャル成長によって形成する際、不純物を添加したエピタキシャル成長によって第２障壁層を形成し、当該第２障壁層を前記低抵抗領域として用いる
請求項１２または１３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は半導体装置および半導体装置の製造方法に関し、特にはゲート電極とチャネル層との間の障壁層に低抵抗領域を備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、携帯電話などの移動体通信システムにおいては、携帯通信端末の小型化および低消費電力化が強く求められている。これらを実現するためには、例えばアンテナスイッチに関し、オン抵抗Ｒｏｎの低減などが必要である。現在、このようなアンテナスイッチ用として実用化されているデバイスには、接合形電界効果トランジスタ（ＪＰＨＥＭＴ；Junction Pseudo-morphic High Electron Mobility Transistor）などがある。
【０００３】
ＪＰＨＥＭＴは、ｐｎ接合およびヘテロ接合を利用して電流変調を行う半導体装置である。このような半導体装置は、例えばＩｎＧａＡｓよりなるチャネル層と、チャネル層（ＩｎＧａＡｓ）よりもバンドギャップの広いＡｌＧａＡｓよりなる障壁層（ＡｌＧａＡｓ）とのヘテロ接合を備えている。障壁層（ＡｌＧａＡｓ）内においてチャネル層と反対の表面層には不純物を含有する低抵抗領域が設けられ、この低抵抗領域にゲート電極が接続されている。また、障壁層（ＡｌＧａＡｓ）内において、低抵抗領域よりもチャネル層側には、キャリアとなる不純物を含有するキャリア供給領域が設けられている。さらに低抵抗領域およびゲート電極の両脇における障壁層（ＡｌＧａＡｓ）には、ソース電極およびドレイン電極がオーミック接合されている。
【０００４】
以上のような構成の半導体装置では、チャネル層における障壁層側の界面に、キャリアとなる電子が高濃度で閉じ込められた二次元電子ガス層が形成される。そしてゲート電極２０に電圧を印加して二次元電子ガス層の濃度を制御することにより、低抵抗領域下方のチャネル層部分を介してソース電極−ドレイン電極間に流れる電流が変調される（以上、例えば下記特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１１−１５０２６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで上述したＪＰＨＥＭＴ構成の半導体装置においては、チャネル層の不純物濃度を低くすることにより、このチャネル層を介してソース電極−ドレイン電極間に流れるキャリア（電子）の移動度を高くすることができる。しかしながら、このようなＪＰＨＥＭＴ構造の半導体装置であっても、オフ電流値の低下など、さらなる高性能化が期待されている。
【０００７】
そこで本技術は、ゲート電極とチャネル層との間の障壁層に低抵抗領域を備えた構成において、オフ電流値の低下を図ることが可能な半導体装置、およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
このような目的を達成するための本技術の半導体装置は、化合物半導体で構成されたチャネル層と、チャネル層上に設けられた上部障壁層とを備えている。上部障壁層は、チャネル層側の界面層を構成する第１障壁層と、当該上部障壁層の表面層に設けられた第２障壁層とを備えている。このうち第１障壁層は、チャネル層との接合部におけるキャリア走行側のエネルギー帯が、当該チャネル層よりも当該チャネル層内真性フェルミ準位から遠い化合物半導体で構成されている。一方、第２障壁層は、第１障壁層と接合させた状態において、当該接合部におけるバンドギャップを挟んで前記キャリア走行側と逆側のエネルギー帯が、当該第１障壁層よりも当該第１障壁層内真性フェルミ準位から遠い化合物半導体で構成されている。このような第２障壁層における少なくとも表面層には、キャリアと逆導電型の不純物を含有することにより周囲よりも低抵抗に保たれた低抵抗領域が設けられている。また、この低抵抗領域を挟んだ位置において上部障壁層に接続されたソース電極およびドレイン電極を備えている。さらに、低抵抗領域上には、ゲート絶縁膜を介してゲート電極が設けられている。
【０００９】
このような構成の半導体装置は、チャネル層との接合部におけるキャリア走行側のエネルギー帯が、当該チャネル層よりも当該チャネル層内真性フェルミ準位から遠い化合物半導体で構成された第1障壁層を設けたことにより、チャネル層にはキャリアが高濃度で閉じ込められる。そして、ゲート電極に印加するゲート電圧によって、ゲート電極下の低抵抗領域に対応するチャネル層部分におけるキャリア欠乏領域が拡大または縮小され、チャネル層を介してソース電極−ドレイン電極間に流れる電流が変調される。ここで、先の第1障壁層を含む上部障壁層の表面層に形成された低抵抗領域上には、ゲート絶縁膜を介してゲート電極が設けられている。これにより、ゲート電極に、低抵抗領域とその周囲の領域に対する順方向電圧を印加した場合であっても、ゲート電極とソース電極／ドレイン電極との間にゲートリーク電流が流れることを防止できる。
【００１０】
そして特に、低抵抗領域が設けられる上部障壁層の表面層には、前述の第１障壁層と接合させた状態において当該接合部におけるバンドギャップを挟んでキャリア走行側と逆側のエネルギー帯が、当該第１障壁層よりも当該第１障壁層内真性フェルミ準位から遠い化合物半導体で構成された第２障壁層が設けられている。これにより、ゲート電極をオフ電圧とした場合、上部障壁層が第１障壁層のみの単層構造である場合と比較して、チャネル層におけるキャリア走行側のエネルギー帯がフェルミ準位から遠ざけられ、チャネル層にキャリアが供給され難くなる。
【００１１】
また本技術は、上述した構成の半導体装置の製造方法でもあり、次の手順を行う。先ず、化合物半導体で構成されたチャネル層上に、当該チャネル層との接合部におけるキャリア走行側のエネルギー帯が、当該チャネル層よりも当該チャネル層内真性フェルミ準位から遠い化合物半導体で構成された第1障壁層を形成する。その後、第1障壁層の上方に、この第１障壁層と接合させた状態において、当該接合部におけるバンドギャップを挟んで前記キャリア走行側と逆側のエネルギー帯が、当該第１障壁層よりも当該第１障壁層内真性フェルミ準位から遠い化合物半導体で構成された第２障壁層を形成する。この第２障壁層は、少なくとも表面層にキャリアと逆導電型の不純物を含有することにより周囲よりも低抵抗に保たれた低抵抗領域を備えるように形成される。また、第1障壁層によって前記チャネル層側の界面層が構成されると共に、前記第２障壁層が表面層に設けられた上部障壁層に対して、前記低抵抗領域を挟む各位置で接続されたソース電極およびドレイン電極を形成する。さらに、低抵抗領域の上部にゲート絶縁膜を形成し、その後ゲート絶縁膜を介して低抵抗領域の上部にゲート電極を形成する。
【発明の効果】
【００１２】
以上説明した本技術によれば、ゲート電極とチャネル層との間の障壁層に低抵抗領域を備えた構成の半導体装置において、ゲート電極をオフ電圧とした場合に、チャネル層にキャリアが供給され難くなるため、オフリーク電流の低減を図ることが可能になる。
【図面の簡単な説明】
【００１３】
【図１】第１実施形態の半導体装置の要部構成を示す断面図である。
【図２】第１実施形態の半導体装置のオフ動作時におけるエネルギーバンド構成図である。
【図３】第１実施形態の半導体装置のオン動作時におけるエネルギーバンド構成図である。
【図４】第１実施形態の半導体装置のオフ動作時におけるキャリア欠乏領域の形成を示す断面図である。
【図５】第１実施形態の半導体装置の製造手順を示す断面工程図（その１）である。
【図６】第１実施形態の半導体装置の製造手順を示す断面工程図（その２）である。
【図７】第1実施形態の効果を示すゲート電圧−ドレイン電流のグラフである。
【図８】第1実施形態の構造において高抵抗領域が各不純物濃度の場合のゲート電圧−ドレイン電流のグラフである。
【図９】第２実施形態の半導体装置の要部構成を示す断面図である。
【図１０】第２実施形態の半導体装置のオフ動作時におけるエネルギーバンド構成図である。
【図１１】第３実施形態の半導体装置の要部構成を示す断面図である。
【図１２】第４実施形態の半導体装置の要部構成を示す断面図である。
【図１３】第５実施形態の半導体装置の要部構成を示す断面図である。
【図１４】第６実施形態の半導体装置の要部構成を示す断面図である。
【図１５】第６実施形態の半導体装置の製造手順を示す断面工程図（その１）である。
【図１６】第６実施形態の半導体装置の製造手順を示す断面工程図（その２）である。
【図１７】第６実施形態を第５実施形態と組み合わせる場合の製造手順を示す断面工程図（その１）である。
【図１８】第６実施形態を第５実施形態と組み合わせる場合の製造手順を示す断面工程図（その２）である。
【図１９】第７実施形態の半導体装置の要部構成を示す断面図である。
【図２０】第８実施形態の半導体装置の要部構成を示す断面図である。
【図２１】第８実施形態の半導体装置の製造手順を示す断面工程図である。
【図２２】第９実施形態の半導体装置の要部構成を示す断面図である。
【図２３】第１０実施形態の半導体装置の要部構成を示す断面図である。
【図２４】第１０実施形態の半導体装置の製造手順を示す断面工程図である。
【図２５】第１１実施形態の半導体装置の要部構成を示す断面図である。
【図２６】第１例を示す断面工程図（その１）である。
【図２７】第１例を示す断面工程図（その２）である。
【図２８】第１例を示す断面工程図（その３）である。
【図２９】第１２実施形態の半導体装置の要部構成を示す断面図である。
【図３０】第２例を示す断面工程図（その１）である。
【図３１】第２例を示す断面工程図（その２）である。
【図３２】第２例を示す断面工程図（その３）である。
【図３３】第２例を示す断面工程図（その４）である。
【図３４】第１３実施形態半導体装置の要部構成を示す断面図である。
【図３５】第３例を示す断面工程図（その１）である。
【図３６】第３例を示す断面工程図（その２）である。
【図３７】第３例を示す断面工程図（その３）である。
【図３８】第３例を示す断面工程図（その４）である。
【図３９】第１４実施形態半導体装置の要部構成を示す断面図である。
【図４０】第４例を示す断面工程図（その１）である。
【図４１】第４例を示す断面工程図（その２）である。
【図４２】第４例を示す断面工程図（その３）である。
【発明を実施するための形態】
【００１４】
以下、図面に基づいて、本技術の実施の形態を次に示す順に説明する。
１．第１実施形態（第1障壁層の表面層にキャリア供給領域を設けた例）
２．第２実施形態（第１障壁層の中央にキャリア供給領域を設けた例）
３．第３実施形態（キャリア供給領域と低抵抗領域とを接合させた例）
４．第４実施形態（低抵抗領域を囲む第２障壁層を低抵抗とした例）
５．第５実施形態（第２障壁層とソース電極およびドレイン電極との間にキャップ層を設けた例）
６．第６実施形態（第２障壁層の全面をゲート絶縁膜で覆った例）
７．第７実施形態（低抵抗領域をゲート電極で覆った例）
８．第８実施形態（第２障壁層の表面層を低抵抗領域としてパターニングした例）
９．第９実施形態（第1障壁層上の第２障壁層を低抵抗領域としてパターニングした例）
１０．第１０実施形態（低抵抗領域とは逆導電型のソース領域およびドレイン領域を設けた例）
１１．第１１実施形態（低抵抗領域を覆うゲート電極をセルフアラインで設けた第１例）
１２．第１２実施形態（低抵抗領域を覆うゲート電極をセルフアラインで設けた第２例）
１３．第１３実施形態（低抵抗領域を覆うゲート電極をセルフアラインで設けた第３例）
１４．第１４実施形態（低抵抗領域を覆うゲート電極をセルフアラインで設けた第４例）
１５．変形例−１
１６．変形例−２
１７．適用例（無線通信装置）
尚、各実施形態において共通の構成要素には同一の符号を付し、重複する説明は省略する。
【００１５】
≪１．第１実施形態≫
（第1障壁層の表面層にキャリア供給領域を設けた例）
本第1実施形態においては、各図に基づいて、本技術を適用した第１実施形態の半導体装置の構成、第１実施形態の半導体装置の動作、第１実施形態の半導体装置の製造方法、および第１実施形態の半導体装置の作用効果の順に説明を行う。
【００１６】
＜第１実施形態の半導体装置の構成＞
図１は、本技術を適用した第１実施形態の半導体装置の要部構成を示す断面図である。また図２は第１実施形態の半導体装置のオフ動作時におけるエネルギーバンド構成図であり、図３は第１実施形態の半導体装置のオン動作時におけるエネルギーバンド構成図である。以下、これらの図に基づいて第１実施形態の半導体装置の詳細な構成を説明する。
【００１７】
図１に示す第1実施形態の半導体装置１-1は、ゲート電極とチャネル層との間に障壁層を備え、さらに障壁層内に逆導電型の低抵抗領域を設けた、いわゆるＪＰＨＥＭＴである。この半導体装置１−１は、化合物半導体からなる基板１１上に、各化合物半導体材料からなるバッファ層１２、下部障壁層１３、チャネル層１４、第１障壁層１５および第２障壁層１６で構成された上部障壁層がこの順に積層されている。下部障壁層１３内にはキャリア供給領域１３ａが設けられており、上部障壁層の第１障壁層１５にはキャリア供給領域１５ａが設けられている。さらに、上部障壁層の第２障壁層１６内には低抵抗領域１６ｇが設けられている。
【００１８】
特に本第１実施形態においては、以下で詳細に説明するように、第１障壁層１５と第２障壁層１６との接合部では、第２障壁層１６においてのバンドギャップを挟んでキャリア走行側と逆側のエネルギー帯が、第１障壁層１５においてのバンドギャップを挟んでキャリア走行側と逆側のエネルギー帯よりも第１障壁層内真性フェルミ準位から遠いところが第１の特徴部である。
【００１９】
ここで、キャリア走行側のエネルギー帯とは、多数キャリアが占めるエネルギー帯である。また、バンドギャップを挟んでキャリア走行側と逆側のエネルギー帯とは、少数キャリアが占めるエネルギー帯である。一例として、キャリアが電子であるｎ型の半導体装置であれば、キャリア走行側のエネルギー帯はコンダクションバンド（伝導帯）であり、バンドギャップを挟んでキャリア走行側と逆側のエネルギー帯はバレンスバンド（価電子帯）である。一方、キャリアが正孔であるｐ型の半導体装置であれば、キャリア走行側のエネルギー帯はバレンスバンド（価電子帯）であり、バンドギャップを挟んでキャリア走行側と逆側のエネルギー帯はコンダクションバンド（伝導帯）である。以下、バンドギャップを挟んでキャリア走行側と逆側のエネルギー帯は、単にキャリア走行側と逆側のエネルギー帯とも記す。
【００２０】
以上のような化合物半導体材料からなる各層の積層体上には、絶縁膜２１が設けられている。この絶縁膜２１には、ソース開口２１ｓ／ドレイン開口２１ｄ、およびこれらの間のゲート開口２１ｇが設けられている。またこのような絶縁膜２１上には、ソース開口２１ｓおよびドレイン開口２１ｄを介して第２障壁層１６に接続されたソース電極２３ｓ／ドレイン電極２３ｄが設けられている。
【００２１】
また特に本第１実施形態においては、ゲート開口２１ｇの底部に露出している低抵抗領域１６ｇ上に、ゲート絶縁膜２５を介してゲート電極２７が設けられているところが第２の特徴部分である。
【００２２】
以下、半導体装置１-1を構成する上記の各構成要素の詳細な構成を、基板１１側から順次説明する。
【００２３】
［基板１１］
基板１１は、半絶縁性の化合物半導体材料で構成されている。このような基板１１は、例えばＩＩＩ−Ｖ族化合物半導体材料で構成され、例えば半絶縁性の単結晶ＧａＡｓ基板や、ＩｎＰ基板が用いられる。
【００２４】
［バッファ層１２］
バッファ層１２は、例えば基板１１上にエピタキシャル成長させた化合物半導体層で構成され、基板１１および下部障壁層１３に対して、良好に格子整合する化合物半導体を用いて構成される。例えば、基板１１が単結晶ＧａＡｓ基板からなる場合、このようなバッファ層１２の一例として、不純物を添加しないｕ−ＧａＡｓ（ｕ−は不純物を添加していないことを表す；以下同様）のエピタキシャル成長層が用いられる。
【００２５】
［下部障壁層１３］
下部障壁層１３は、バッファ層１２および上部のチャネル層１４に対して良好に格子整合している。このような下部障壁層１３の一例として、ＡｌＧａＡｓ混晶のエピタキシャル成長層が用いられる。ここでは一例として、ＩＩＩ族元素におけるアルミニウム（Ａｌ）の組成比が０．２である、Ａｌ0.2Ｇａ0.8Ａｓ混晶により下部障壁層１３が構成されていることとする。
【００２６】
このような下部障壁層１３は、キャリアを供給する不純物を含むキャリア供給領域１３ａを有している。ここでは、キャリアとして電子が用いられることとし、電子を供給する不純物としてｎ型不純物を含むｎ型のキャリア供給領域１３ａが、下部障壁層１３の膜厚方向の中間部分に配置されている。Ａｌ0.2Ｇａ0.8Ａｓ混晶により構成された下部障壁層１３におけるｎ型不純物としては、シリコン（Ｓｉ）が用いられる。
【００２７】
また、下部障壁層１３におけるキャリア供給領域１３ａ以外の膜厚部分は、不純物が添加されていないか、低濃度のｎ型不純物またはｐ型不純物を含有する高抵抗領域１３ｂ，１３ｂ’として形成されていて良い。これらの高抵抗領域１３ｂ，１３ｂ’は、不純物濃度が１×１０17個／ｃｍ３以下、比抵抗が１×１０-2Ωｃｍ以上であることが好ましい。
【００２８】
以上のような下部障壁層１３の具体的な構成の一例は、次のようである。バッファ層１２側に膜厚２００ｎｍ程度で不純物を含有しない高抵抗領域１３ｂが設けられている。この上部に、膜厚４ｎｍ程度でシリコン（Ｓｉ）を１．６×１０12個／ｃｍ２程度含有するキャリア供給領域１３ａが積層されている。さらにこの上部に膜厚２ｎｍ程度で不純物を含有しない高抵抗領域１３ｂ’が積層されている。
【００２９】
尚、下部障壁層１３は、高抵抗領域１３ｂ，１３ｂ’を含まず、全領域がキャリア供給領域１３ａとして構成されていても良い。
【００３０】
［チャネル層１４］
チャネル層１４は、ソース電極２３ｓとドレイン電極２３ｄとの間の電流通路であって、下部障壁層１３のキャリア供給領域１３ａ、および後述する第１障壁層１５のキャリア供給領域１５ａから供給されたキャリアが蓄積される層である。このようなチャネル層１４は、下部障壁層１３に対してヘテロ接合する化合物半導体で構成され、下部障壁層１３に対して良好に格子整合している。またチャネル層１４は、下部障壁層１３とのヘテロ接合部におけるキャリア走行側のエネルギー帯が、下部障壁層１３の界面領域を構成する化合物半導体材料におけるキャリア走行側のエネルギー帯よりも、チャネル層内真性フェルミ準位に近い化合物半導体を用いて構成されていることとする。また言い換えれば、チャネル層１４は、下部障壁層１３とのヘテロ接合部における多数キャリア走行側のエネルギー帯が、下部障壁層１３の界面領域を構成する化合物半導体材料における多数キャリア走行側のエネルギー帯よりも、少数キャリア走行側のエネルギー帯に近い化合物半導体を用いて構成されていることとする。尚、図２に示すように、チャネル層内真性フェルミ準位Ｅｆ14は、チャネル層１４のコンダクションバンドの最低エネルギー（以下、コンダクションバンドエネルギーＥｃと記す）と、バレンスバンドの最高エネルギー（以下、バレンスバンドエネルギーＥｖと記す）との中間に位置している。
【００３１】
キャリアが電子である場合、キャリア走行側のエネルギー帯はコンダクションバンド（伝導帯）である。このため、チャネル層１４は、下部障壁層１３との接合部において、下部障壁層１３を構成する化合物半導体材料よりも、コンダクションバンドエネルギーＥｃが低いＩＩＩ−Ｖ族化合物半導体材料を用いて構成される。このようなチャネル層１４は、下部障壁層１３との接合部において、下部障壁層１３に対してコンダクションバンドエネルギーＥｃの差が大きいほど良い。キャリアが正孔である場合、キャリア走行側のエネルギー帯はバレンスバンド（価電子帯）である。このため、チャネル層１４は、下部障壁層１３との接合部において、下部障壁層１３を構成する化合物半導体材料よりも、バレンスバンドエネルギーＥｖが高い化合物半導体材料を用いて構成される。このようなチャネル層１４は、下部障壁層１３との接合部における下部障壁層１３との間のバレンスバンドエネルギーＥｖの差が大きいほど良い。尚、以下においてはキャリアが電子である場合を例示して説明を行うが、キャリアが正孔である場合は不純物およびエネルギーバンドの説明は逆導電型にすれば良い。
【００３２】
以上のようなチャネル層１４は、例えば下部障壁層１３がＡｌＧａＡｓ混晶により構成されている場合、ＡｌＧａＡｓ混晶よりもバンドギャップの狭いＩｎＧａＡｓ混晶により構成される。この場合、インジウム（Ｉｎ）の組成比を高くするほどＩｎＧａＡｓ混晶におけるバンドギャップを狭くでき、ＡｌＧａＡｓ混晶からなる下部障壁層１３とのコンダクションバンドエネルギーＥｃの差を大きくできる。このため、チャネル層１４を構成するＩｎＧａＡｓ混晶は、ＩＩＩ族元素におけるインジウム（Ｉｎ）の組成比を０．１以上として良い。
【００３３】
以上のようなチャネル層１４の一例として、ＩＩＩ族元素におけるインジウム（Ｉｎ）の組成比が０．２であるＩｎ0.2Ｇａ0.8Ａｓ混晶が用いられる。これによりチャネル層１４は、下部障壁層１３に対する格子整合性を確保しつつ十分なコンダクションバンドエネルギーＥｃの差が得られたものとなる。
【００３４】
またこのようなチャネル層１４は、不純物を添加しないｕ−ＩｎＧａＡｓ混晶層であって良い。これにより、チャネル層１４におけるキャリアの不純物散乱が抑えられ、高移動度でのキャリア移動が実現される。
【００３５】
尚、チャネル層１４は、１５ｎｍ以下の膜厚で形成されたエピタキシャル成長層であって良く、これによって結晶性が確保されキャリアの走行性に優れた層とすることができる。
【００３６】
［第１障壁層１５（上部障壁層）］
第１障壁層１５は、チャネル層１４の上部に設けた上部障壁層の一部を構成する層であって、チャネル層１４に接する界面層を構成し、チャネル層１４に対して良好に格子整合している。このような第１障壁層１５は、チャネル層１４との接合部において、チャネル層１４を構成する化合物半導体材料よりも、キャリア走行側のエネルギー帯がチャネル層内真性フェルミ準位Ｅｆ14から遠い化合物半導体を用いて構成されている。つまり第1障壁層１５は、チャネル層１４との接合部において、チャネル層１４を構成する化合物半導体材料よりも、多数キャリア走行側のエネルギー帯が、少数キャリア走行側のエネルギー帯から遠い化合物半導体を用いて構成されていることとする。キャリアが電子である場合、第１障壁層１５は、チャネル層１４を構成する化合物半導体材料よりも、コンダクションバンドエネルギーＥｃが高いＩＩＩ−Ｖ族化合物半導体材料を用いて構成される。このような第１障壁層１５は、チャネル層１４との接合部におけるチャネル層１４との間のコンダクションバンドエネルギーＥｃの差が大きいほど良い。
【００３７】
以上のような第１障壁層１５は、チャネル層１４がＩｎＧａＡｓ混晶により構成されていれば、例えばＩｎＧａＡｓ混晶よりもバンドギャップが広いＡｌＧａＡｓ混晶により構成される。この場合、アルミニウム（Ａｌ）の組成比を低く保つことで、いわゆるソース抵抗が増大することを防止できる。このため、第１障壁層１５を構成するＡｌＧａＡｓ混晶は、ＩＩＩ族元素におけるアルミニウム（Ａｌ）の組成比を０．２５以下として良い。
【００３８】
以上のような第１障壁層１５の一例として、ＩＩＩ族元素におけるアルミニウム（Ａｌ）の組成比が０．２であるＡｌ0.2Ｇａ0.8Ａｓ混晶が用いられる。これにより、チャネル層１４との格子整合も確保される。尚、このような第１障壁層１５は、下部障壁層１３と同一組成である必要はなく、それぞれに適した組成のＡｌＧａＡｓ混晶によって構成されれば良い。
【００３９】
このような第１障壁層１５は、キャリアを供給する不純物を含むキャリア供給領域１５ａを有している。ここでは、第１障壁層１５の表面層に、電子を供給するｎ型不純物としてシリコン（Ｓｉ）を含むｎ型のキャリア供給領域１５ａが配置されている。
【００４０】
また、第１障壁層１５におけるキャリア供給領域１５ａ以外の膜厚部分は、不純物が添加されていないか、低濃度の不純物を含有する高抵抗領域１５ｂとして形成されていて良い。この高抵抗領域１５ｂが不純物を含有する場合、ｎ型不純物またはｐ型不純物を含有する。この場合、不純物濃度が１×１０17個／ｃｍ３以下、比抵抗が１×１０-2Ωｃｍ以上であることが好ましい。
【００４１】
以上のような第１障壁層１５の具体的な構成の一例は、次のようである。第１障壁層１５は膜厚６ｎｍ程度であり、チャネル層１４側から順に、膜厚２ｎｍ程度で不純物を含有しない高抵抗領域１５ｂ、膜厚４ｎｍ程度でシリコン（Ｓｉ）を１．６×１０12個／ｃｍ２程度含有するキャリア供給領域１５ａを積層してなる。
【００４２】
尚、チャネル層１４がＩｎＧａＡｓ混晶で構成されている場合、第１障壁層１５はＡｌＧａＡｓ混晶に限定されず、ＩＩＩ−Ｖ族化合物半導体であるＩｎ（ＡｌＧａ）ＡｓＰ混晶で構成されて構成されていても良い。これにより、ＩｎＧａＡｓ混晶で構成されたチャネル層１４におけるＩｎの組成比を大きくでき、チャネル層１４においてのキャリアの移動度を高めることができる。
【００４３】
またこの第１障壁層１５は、下部障壁層１３と同様に、全領域がキャリア供給領域として構成されていても良い。
【００４４】
［第２障壁層１６（上部障壁層）］
第２障壁層１６は、チャネル層１４の上部に設けた上部障壁層の一部を構成する層であって、上部障壁層の表面層を構成している。このような第２障壁層１６は、第１障壁層１５に対して良好に格子整合すると共に、第１障壁層１５に対してヘテロ接合している。また特に、この第２障壁層１６は、第１障壁層１５との接合部においてのキャリア走行側と逆側のエネルギー帯が、第1障壁層１５よりも第１障壁層内真性フェルミ準位から遠い化合物半導体を用いて構成される。つまり、第２障壁層１６は、第１障壁層１５との接合部における少数キャリア走行側のエネルギー帯が、第１障壁層１５よりも多数キャリア走行側のエネルギー帯から遠い化合物半導体を用いて構成されていることとする。尚、図２に示すように、第１障壁層内真性フェルミ準位Ｅｆ15は、第１障壁層１５のコンダクションバンドエネルギーＥｃと、バレンスバンドエネルギーＥｖとの中間に位置している。キャリアが電子である場合、第１障壁層１５との接合部における第２障壁層１６のバレンスバンドエネルギーＥｖが、チャネル層１４との接合部における第１障壁層１５のバレンスバンドエネルギーＥｖよりも低くなるような化合物半導体を用いて第２障壁層１６が構成されている。このような第２障壁層１６は、第１障壁層１５との接合部における第１障壁層１５との間のバレンスバンドエネルギーＥｖの差が大きいほど良い。
【００４５】
以上のような第２障壁層１６は、第１障壁層１５がＡｌＧａＡｓ混晶で構成されている場合、例えばＡｌＧａＡｓ混晶よりもバンドギャップが広いＧａＩｎＰ混晶により構成される。この場合、第２障壁層１６は、ＩＩＩ族元素におけるガリウム（Ｇａ）の組成比を０．５としたＧａ0.5Ｉｎ0.5Ｐ混晶により構成されている。これにより、第１障壁層１５との格子整合が確保される。
【００４６】
尚、この第２障壁層１６も、ＧａＩｎＰ混晶に限定されることはなく、例えばＩＩＩ−Ｖ族化合物半導体であるＩｎ（ＡｌＧａ）ＡｓＰ混晶、ＡｌＡｓ混晶、ＩｎＡｌＰ、ＡｌＧａＡｓ混晶で構成されて構成されていても良い。ただし、ＡｌＧａＡｓ混晶は、Ａｌの組成比０．２以上とする。また、第２障壁層１６を構成する化合物半導体は、第１障壁層１５を構成する化合物半導体よりも、バレンスバンドエネルギーＥｖが低ければ良く、コンダクションバンドエネルギーＥｃは高くても低くても良い。
【００４７】
このような第２障壁層１６は、不純物が添加されていないか、低濃度のｎ型不純物を含有することで高抵抗な領域（高抵抗領域１６ｂ）となっている。この第２障壁層１６がｎ型の不純物を含有する場合、不純物濃度が１×１０17個／ｃｍ３以下、比抵抗が１×１０-2Ωｃｍ以上であることが好ましい。
【００４８】
以上のような第２障壁層１６の一例としては、不純物を含有せずに膜厚３０ｎｍで第１障壁層１５上に設けられていることとする。
【００４９】
［低抵抗領域１６ｇ］
低抵抗領域１６ｇは、第２障壁層１６内であって、少なくともチャネル層１４とは反対側の表面層に、キャリア供給領域１５ａに対して間隔を有して設けられている。この低抵抗領域１６ｇは、キャリアとは逆導電型の不純物を含有し、周囲よりも低抵抗に保たれている。したがって、キャリアが電子の場合、低抵抗領域１６ｇにはｐ型不純物が拡散されていることとなる。
【００５０】
このような低抵抗領域１６ｇの厚さとｐ型不純物濃度の値は、第２障壁層１６の膜厚と、第２障壁層１６のｎ型不純物濃度と共に、半導体装置1-1が次のような状態となるように設定されている。すなわちこれらの値は、ゲート電極２７に負の電圧を印加した場合にチャネル層１４内の電子が枯渇し、一方ゲート電極２７に正の電圧を印加した場合には低抵抗領域１６ｇが空乏化するように、先の厚さとｐ型不純物濃度とが設定されている。尚、低抵抗領域１６ｇが設けられる第２障壁層１６は、低抵抗領域１６ｇ以外の領域はこれと比較して抵抗値が高い高抵抗領域１６ｂとなっている。
【００５１】
ここでゲート電極２７に負の電圧を印加した場合のチャネル層１４内の電子の枯渇は、低抵抗領域１６ｇと、これに接する第２障壁層１６の高抵抗領域１６ｂとの間のｐｎ接合の空乏層による。一方、ゲート電極２７に正の電圧を印加した場合の低抵抗領域１６ｇの空乏化は、ｐ型の低抵抗領域１６ｇとゲート絶縁膜２５とゲート電極２７とによるＭＩＳ構造によって発生する空乏層による。そしてｐ型の低抵抗領域１６ｇが空乏化することにより、低抵抗領域１６ｇと、高抵抗領域１６ｂとの間の空乏層が消滅し、チャネル層１４内の電子の枯渇が解消され、チャネル層１４内に電子が蓄積される。
【００５２】
このような低抵抗領域１６ｇには、一例として、１×１０18個／ｃｍ３以上のｐ型不純物が含有されていて良く、一例として１×１０19個／ｃｍ３程度である。尚、Ｇａ0.5Ｉｎ0.5Ｐ混晶やＩｎ（ＡｌＧａ）ＡｓＰ混晶により構成された第２障壁層１６に、ｐ型の低抵抗領域１６ｇを形成するためのｐ型不純物としては亜鉛（Ｚｎ）が用いられる。
【００５３】
［絶縁膜２１］
絶縁膜２１は、第２障壁層１６の全面を覆う状態で設けられている。この絶縁膜２１は、第２障壁層１６を構成する化合物半導体に対して絶縁性を有し、かつ、イオンなどの不純物より下地（ここでは第２障壁層１６）の表面を保護する機能を持つ材料が用いられ、例えば厚さが２００ｎｍの窒化シリコン（Ｓｉ３Ｎ４）により構成されている。
【００５４】
このような絶縁膜２１には、第２障壁層１６に設けた低抵抗領域１６ｇを挟む位置で、低抵抗領域１６ｇに重ならない位置、つまり第２障壁層１６における高抵抗領域１６ｂに達するソース開口２１ｓ／ドレイン開口２１ｄが設けられている。また絶縁膜２１におけるソース開口２１ｓとドレイン開口２１ｄとの間には、低抵抗領域１６ｇを露出する形状のゲート開口２１ｇが設けられている。このゲート開口２１ｇは、ここでは一例として底部に低抵抗領域１６ｇのみを露出させた開口幅であることとする。
【００５５】
以上のソース開口２１ｓ、ドレイン開口２１ｄ、およびゲート開口２１ｇは、それぞれが独立した開口部分として、絶縁膜２１に設けられている。
【００５６】
［ソース電極２３ｓ／ドレイン電極２３ｄ］
ソース電極２３ｓおよびドレイン電極２３ｄは、低抵抗領域１６ｇを挟む位置において、それぞれがソース開口２１ｓおよびドレイン開口２１ｄを介して第２障壁層１６にオーミック接合されている。このようなソース電極２３ｓおよびドレイン電極２３ｄは、第２障壁層１６側から順に、金−ゲルマニウム（ＡｕＧｅ）、ニッケル（Ｎｉ）、および金（Ａｕ）を順次積層して合金化したものにより構成されている。ソース電極２３ｓおよびドレイン電極２３ｄの各膜厚は、例えばそれぞれ１０００ｎｍである。
【００５７】
［ゲート絶縁膜２５］
ゲート絶縁膜２５は、絶縁膜２１に形成されたゲート開口２１ｇの底部に設けられ、ゲート開口２１ｇを完全に塞ぐ状態で設けられていて良く、端縁が絶縁膜２１上に積層されている。このようなゲート絶縁膜２５は、酸化物または窒化物を用いて構成され、例えば厚さが1０ｎｍの酸化アルミニウム（Ａｌ２Ｏ３）により構成されている。
【００５８】
［ゲート電極２７］
ゲート電極２７は、ゲート絶縁膜２５を介して低抵抗領域１６ｇの上部に設けられている。ここでは、ゲート電極２７は、ゲート開口２１ｇを埋め込む状態で設けられ、ゲート開口２１ｇの底部における全域において低抵抗領域１６ｇ上に設けられていることとする。このようなゲート電極２７は、基板１１側からニッケル（Ｎｉ）、および金（Ａｕ）を順次積層した構成となっている。
【００５９】
［バンド構造］
図２は、上記構成の半導体装置１-1のゲート電極２７下方におけるエネルギーバンド構成図であり、ゲート電圧Ｖｇ＝０Ｖ程度を印加したオフ動作時のものである。尚、このエネルギーバンド構成図は、下部障壁層１３をＡｌ0.2-Ｇａ0.8Ａｓ混晶により、チャネル層１４をＩｎ0.2Ｇａ0.8Ａｓ混晶により、第１障壁層１５をＡｌ0.2-Ｇａ0.8Ａｓ混晶により、第２障壁層１６をＧａ0.5Ｉｎ0.5Ｐ混晶により構成した場合について表している。
【００６０】
図２に示すように、本第１実施形態の半導体装置１-1は、バンドギャップの狭いチャネル層１４を、これよりもバンドギャップが広くバレンスバンドエネルギーＥｖが低い下部障壁層１３と第１障壁層１５とで挟んだ構成である。このため、チャネル層１４は、下部障壁層１３および第１障壁層１５のキャリア供給領域１３ａ，１５ａからキャリアとして電子が供給された場合に、この電子が蓄積される二次電子ガス層となる。
【００６１】
また、チャネル層１４と第１障壁層１５とのヘテロ接合部におけるコンダクションバンドの不連続量ΔＥｃが十分に大きい（ここでは０．３１ｅＶ）。さらに、第１障壁層１５におけるコンダクションバンドエネルギーＥｃの極小点と、チャネル層１４内におけるコンダクションバンドエネルギーＥｃとの差も十分に大きく（ここでは０．２０ｅＶ以上）なるように構成されており、第１障壁層１５内に分布する電子数はチャネル層１４内に分布する電子数に比べて無視できる程度に少なくなっている。
【００６２】
＜第1実施形態の半導体装置の動作＞
次に、図１を用いて説明した上記構成の半導体装置１-1の動作を、先の図２と共に、図３のエネルギーバンド構成図、および図４の半導体装置１-1の断面図を用いて説明する。尚、図３はゲート電圧Ｖｇ＝３Ｖ程度を印加したオン動作時のものであって、図２と同様に各層が構成されている場合について表している。
【００６３】
先ず、図１および図２を参照し、半導体装置１-1におけるゲート電極２７に、ゲート電圧Ｖｇ＝０Ｖ程度を印加した状態では、ゲート絶縁膜２５下のｐ型の低抵抗領域１６ｇ内のバレンスバンドエネルギーＥｖは一定であり、フェルミレベルＥｆとほぼ一致している。尚、ゲート電圧Ｖｇを負バイアスとした場合、ｐ型の低抵抗領域１６ｇの表面で正孔の蓄積が起こるため、表面付近のコンダクションバンドエネルギーＥｃ、およびバレンスバンドエネルギーＥｖが低くなるものの、チャネル層１４付近のバンド形状は図２と同様である。
【００６４】
またこの状態においては、図４に示すように、半導体装置１-1における低抵抗領域１６ｇの直下に位置するチャネル層１４内の領域に、電子が空乏化したキャリア欠乏領域Ａが形成され、チャネル層１４は高抵抗になる。これにより、ソース電極２３ｓ−ドレイン電極２３ｄ間には、チャネル層１４を介してドレイン電流Ｉｄが流れることはなく、オフ状態となる。尚、キャリア供給領域１５ａバレンスバンドエネルギーＥｖと高抵抗領域１６ｂのバレンスバンドエネルギーＥｖとの差が大きいほどオフ状態におけるチャネル層１４のコンダクションバンドＥｃを高くすることができ、オフ状態におけるドレイン電流を低くすることができる。
【００６５】
一方、図１および図３を参照し、半導体装置１-1におけるゲート電極２７に、ゲート電圧Ｖｇ＝３．０Ｖ程度の正のゲート電圧Ｖｇを印加した状態では、ゲート絶縁膜２５を介してｐ型の低抵抗領域１６ｇのコンダクションバンドＥｃが下がる。これにより、低抵抗領域１６ｇ内の正孔が空乏化する。すると図４において示したチャネル層１４内におけるキャリア欠乏領域Ａは消失し、チャネル層１４内における電子数が増大し、チャネル層１４を介してソース電極２３ｓ−ドレイン電極２３ｄ間にドレイン電流Ｉｄが流れる。このドレイン電流Ｉｄは、ゲート電圧Ｖｇによって変調される。
【００６６】
＜第1実施形態の半導体装置の製造方法＞
次に、上述した構成の半導体装置１-1の製造方法の一例を、図５および図６の断面工程図に基づいて説明する。
【００６７】
［図５Ａ］
先ず図５Ａに示すように、例えばＧａＡｓよりなる基板１１上に、例えば不純物を添加しないｕ−ＧａＡｓ層をエピタキシャル成長させてバッファ層１２を形成する。その後、バッファ層１２上に、例えばＡｌＧａＡｓ（Ａｌ0.2Ｇａ0.8Ａｓ混晶）層をエピタキシャル成長させて下部障壁層１３を形成する。この際、例えば不純物を添加しないｕ−ＡｌＧａＡｓ層からなる高抵抗領域１３ｂ、シリコン（Ｓｉ）を添加したｎ型ＡｌＧａＡｓ層からなるキャリア供給領域１３ａ、および不純物を添加しないｕ−ＡｌＧａＡｓ層からなる高抵抗領域１３ｂ’を順次エピタキシャル成長させる。これにより、膜厚方向の中央にｎ型のキャリア供給領域１３ａを備えた下部障壁層１３を得る。
【００６８】
次に、下部障壁層１３上に、例えば不純物を添加しないｕ−ＩｎＧａＡｓ層をエピタキシャル成長させてチャネル層１４を形成する。
【００６９】
その後、チャネル層１４上に、例えばＡｌＧａＡｓ（Ａｌ0.2Ｇａ0.8Ａｓ混晶）層をエピタキシャル成長させて第１障壁層１５を形成する。この際、例えば不純物を添加しないｕ−ＡｌＧａＡｓ層からなる高抵抗領域１５ｂ、シリコン（Ｓｉ）を添加したｎ型のＡｌＧａＡｓ層からなるキャリア供給領域１５ａを順次エピタキシャル成長させる。これにより、高抵抗領域１５ｂとこの上部のキャリア供給領域１５ａを備えた第１障壁層１５を得る。
【００７０】
続いて、キャリア供給領域１５ａ上に、例えばＧａＩｎＰ（Ｇａ0.5Ｉｎ0.5Ｐ混晶）層をエピタキシャル成長させ、不純物を添加しないｕ−ＧａＩｎＰ層からなる第２障壁層１６を形成する。この第２障壁層１６は、高抵抗領域１６ｂとして形成される。またこれにより、第１障壁層１５と第２障壁層１６とからなる上部障壁層を得る。
【００７１】
以上の後には、ここでの図示を省略した素子分離の形成を行う。この場合、例えばボロンのイオン注入によって高抵抗化された非活性領域を形成し、これを素子分離とする。
【００７２】
［図５Ｂ］
次いで図５Ｂに示すように、第２障壁層１６上に、例えばＣＶＤ（Chemical Vapor Deposition）法により、窒化シリコン（Ｓｉ３Ｎ４）よりなる絶縁膜２１を成膜する。その後、絶縁膜２１をパターンエッチングすることにより、第２障壁層１６の表面を露出させるゲート開口２１ｇを絶縁膜２１に形成する。この状態で、ゲート開口２１ｇの底部に露出する第２障壁層１６の表面層からのｐ型不純物の導入により、第２障壁層１６内にｐ型の低抵抗領域１６ｇを形成する。ここでは、キャリア供給領域１５ａに達することのない位置、すなわち第２障壁層１６内の表面層のみに、ｐ型不純物である亜鉛（Ｚｎ）を拡散させて低抵抗領域１６ｇを形成する。亜鉛（Ｚｎ）の拡散は、例えば６００℃程度の温度での亜鉛化合物気体を用いた気相拡散によって行う。これにより、ゲート開口２１ｇの底部にセルフアラインで低抵抗領域１６ｇを形成する。
【００７３】
［図６Ａ］
次に図６Ａに示すように、低抵抗領域１６ｇおよびゲート開口２１ｇの内壁を覆う状態で、絶縁膜２１上にゲート絶縁膜２５を成膜する。ここでは例えば原子層蒸着法（Atomic Layer Deposition：ＡＬＤ）法により、膜厚1０ｎｍ程度の酸化アルミニウム（Ａｌ２Ｏ３）よりなるゲート絶縁膜２５を高精度に成膜する。
【００７４】
その後、ゲート開口２１ｇを埋め込む形状のゲート電極２７を、ゲート絶縁膜２５を介して低抵抗領域１６ｇ上に形成する。この際、ゲート絶縁膜２５上に、ニッケル（Ｎｉ）、および金（Ａｕ）を順次マスク蒸着してゲート電極２７をパターン形成する。
【００７５】
［図６Ｂ］
次に図６Ｂに示すように、ゲート絶縁膜２５および絶縁膜２１をパターンエッチングすることにより、低抵抗領域１６ｇを挟む位置において、第２障壁層１６の高抵抗領域１６ｂを露出させたソース開口２１ｓおよびドレイン開口２１ｄを形成する。
【００７６】
［図１］
その後は図１に示したように、ソース開口２１ｓおよびドレイン開口２１ｄを介して第２障壁層１６の高抵抗領域１６ｂにオーミック接合されたソース電極２３ｓおよびドレイン電極２３ｄを形成する。この際、金−ゲルマニウム（ＡｕＧｅ）、ニッケル（Ｎｉ）、および金（Ａｕ）を順次蒸着してパターンニングし、さらに例えば４００℃程度の加熱処理により金系合金形成をしてソース電極２３ｓ／ドレイン電極２３ｄを形成し、半導体装置１-1を完成させる。
【００７７】
以上の説明した製造方法により、第1実施形態の半導体装置１-1を形成することができる。この方法によれば、絶縁膜２１に形成したゲート開口２１ｇからのｐ型不純物の拡散によって低抵抗領域１６ｇを形成した後、ゲート開口２１ｇを埋め込む状態でゲート絶縁膜２５を介してゲート電極２７を形成する。このため、低抵抗領域１６ｇ上には、低抵抗領域１６ｇに対してセルフアラインでゲート電極２７が形成される。したがって、第1実施形態の半導体装置１-1を容易に得ることが可能である。
【００７８】
尚、ゲート開口２１ｇ、ゲート絶縁膜２５、およびゲート電極２７の形成は、ソース開口２１ｓ／ドレイン開口２１ｄおよびソース電極２３ｓ／ドレイン電極２３ｄの形成の後に行っても良い。この場合であっても、ゲート絶縁膜２５を介して低抵抗領域１６ｇに対してセルフアラインでゲート電極２７が形成されるため、第1実施形態の半導体装置１-1を容易に得ることが可能である。
【００７９】
＜第1実施形態の半導体装置の効果＞
以上説明した半導体装置１-1は、不純物を含有しないかまたは低濃度のｎ型の高抵抗領域１６ｂ中にｐ型の低抵抗領域１６ｇを設けた構成において、この上部にゲート絶縁膜２５を介してゲート電極２７を設けている。このため、ゲート電極２７に対して、順方向電圧（ここでは正電圧）を印加した場合であっても、ゲート電極２７とソース電極２３ｓ／ドレイン電極２３ｄとの間にゲートリーク電流が流れることが防止される。これにより、ゲート絶縁膜２５を設けていない従来構成の半導体装置（ＪＰＨＥＭＴ）と比較して、ゲート電極２７に対してより高い正のゲート電圧Ｖｇを印加することが可能になる。この結果、チャネル層１４のオン抵抗Ｒｏｎをより低く引き下げることができ、最大ドレイン電流Ｉｄｍａｘの向上を図ることができる。またこれにより、素子サイズを縮小すること、およびこの素子に対する寄生容量の低減を図ることが可能になる。
【００８０】
またこの半導体装置１-1は、下部障壁層１３内にｎ型のキャリア供給領域１３ａを設け、さらに第１障壁層１５内にｎ型のキャリア供給領域１５ａを設けた構成である。このため、これらにキャリア供給領域１３ａ，１５ａからチャネル層１４に電子が供給されることによって、チャネル層１４内のシートキャリア密度が高くなり、チャネル抵抗を小さくすることができる。これによっても、オン抵抗Ｒｏｎの低下と、これによる最大ドレイン電流Ｉｄｍａｘの向上を図ることが可能である。
【００８１】
そして特に、低抵抗領域１６ｇが設けられた上部障壁層を、チャネル層１４側の第１障壁層１５と、この上部の第２障壁層１６との多層構造としている。この多層構造において、第２障壁層１６と第１障壁層１５との接合部においては、第２障壁層１６のバレンスバンドエネルギーＥｖが第１障壁層１５のバレンスバンドエネルギーＥｖよりも低い設計である。これにより、以下に図２のバンド図を用いて説明するように、チャネル層１４のコンダクションバンドエネルギーＥｃが、当該チャネル層１４のバンドギャップの分だけフェルミ準位Ｅｆから遠ざかる方向に持ち上がる。尚、図２のバンド図には、比較例として、チャネル層１４に接して設けられた上部障壁層をＡｌＧａＡｓからなる単一層とした場合を二点鎖線で示した。
【００８２】
すなわち図２のバンド図に示すように、ゲート電極２７をオフ電圧状態にすると、ゲート絶縁膜２５に接する低抵抗領域１６ｇのバレンスバンドエネルギーＥｖは、フェルミ準位Ｅｆにほぼ一致する。ここで、低抵抗領域１６ｇを構成する第２障壁層１６のバレンスバンドエネルギーＥｖは、第１障壁層１５との接合部において第１障壁層１５のバレンスバンドエネルギーＥｖよりも低い。したがって、第２障壁層１６と第１障壁層１５とのヘテロ接合部では、第１障壁層１５のバレンスバンドエネルギーＥｖが、第２障壁層１６のバレンスバンドエネルギーＥｖよりもフェルミ準位Ｅｆ側に持ち上がった状態となる。また、第１障壁層１５にヘテロ接合されたチャネル層１４も、バレンスバンドエネルギーＥｖがフェルミ準位Ｅｆ側に持ち上がった状態となる。この影響によりチャネル層１４のコンダクションバンドエネルギーＥｃは、当該チャネル層１４のバンドギャップを維持してフェルミ準位Ｅｆから遠ざかる方向に持ち上がる。
【００８３】
これにより、チャネル層１４におけるコンダクションバンドエネルギーＥｃとフェルミ準位Ｅｆとのエネルギー差ΔＥは、図中に二点鎖線で示した比較例におけるエネルギー差ΔＥ０より大きくなる。
【００８４】
以上により、本第１実施形態の構造の半導体装置では、比較例よりも、オフ状態においてチャネル層１４のコンダクションバンドに電子が存在し難くなり、オフリーク電流を低減させることが可能になるのである。
【００８５】
図７には、本第１実施形態の構造の半導体装置（ＩｎＧａＰ／ＡｌＧａＡｓ）、および上述した上部障壁層を単層構造にした比較例（ＡｌＧａＡｓ）についての、ゲート電圧−ドレイン電流のグラフを示す。このグラフに示すように、ゲート電圧がマイナス側のオフ時において、本第１実施形態の半導体装置（ＩｎＧａＰ／ＡｌＧａＡｓ）のドレイン電流が、比較例（ＡｌＧａＡｓ）よりも２桁近く低減されていることが判る。
【００８６】
また本第１実施形態の構造の半導体装置では、このようなオフリーク電流の低減が図られることにより、ｐ型の低抵抗領域１６ｇに接する領域（高抵抗領域１６ｂ）におけるｎ型不純物の濃度を高くすることができる。
【００８７】
図８には、本第１実施形態の半導体装置（ＩｎＧａＰ／ＡｌＧａＡｓ）において、高抵抗領域１６ｂのｎ型の不純物濃度がそれぞれの場合、および上述した上部障壁層を単層構造にした比較例（ＡｌＧａＡｓ）についての、ゲート電圧−ドレイン電流のグラフを示す。このグラフに示すように、本第１実施形態の半導体装置（ＩｎＧａＰ／ＡｌＧａＡｓ）では、高抵抗領域１６ｂのｎ型の不純物濃度を１．１Ｅ１８［ｃｍ-3］程度にまで上げても、比較例（ＡｌＧａＡｓ）における高抵抗領域１６ｂのｎ型の不純物濃度を５Ｅ１７［ｃｍ-3］と同程度のオフ電流に抑えられることがわかる。
【００８８】
以上のように本第１実施形態の半導体装置においては、低抵抗領域１６ｇに接する領域において逆導電型の不純物濃度を高くできることにより、チャネル層１４のシートキャリア密度を高くすることができ、チャネル抵抗およびアクセス抵抗を低くすることができる。この結果、オン状態においての抵抗（オン抵抗Ｒｏｎ）を低減することができる。これによっても、最大ドレイン電流Ｉｄｍａｘの向上、素子サイズ縮小、およびこの素子に対する寄生容量の低減を図る効果を期待できる。
【００８９】
また以上のような効果は、チャネル層１４を構成する化合物半導体層として用いられるＩｎＧａＡｓに対して、バンドギャップは広いが５族材料が異なるため、エピタキシャル成長時にＡｓからＰへの切り替えが必要となる化合物半導体（例えばＩｎＧａＰ）を、第２障壁層１６の構成材料として用いて実現される。
【００９０】
さらにゲート電極２７に負電圧を印加するオフ動作においては、印加した負電圧により発生する電界はすべてゲート絶縁膜２５に掛かる。このため、低抵抗領域１６ｇを含む第２障壁層１６より基板１１側の化合物半導体で構成された層内の空乏層の変化がない。すなわち、オフ時の容量のゲートバイアス依存がほとんどなく、高調波歪特性の向上が図られる。
【００９１】
尚、以上の第1実施形態は、半導体装置1-1をデプレッション型とした場合を説明したが、エンハンスメント型とした場合であっても同様に考えることができ、上述した説明はよりよく当てはまる。
【００９２】
≪２．第２実施形態≫
（第１障壁層の中央にキャリア供給領域を設けた例）
図９は第２実施形態の半導体装置の要部構成を示す断面図であり、図１０は第２実施形態の半導体装置の動作を説明するエネルギーバンド図である。以下、これらの各図に基づいて、本技術を適用した第２実施形態の半導体装置の構成、第２実施形態の半導体装置の動作、第２実施形態の半導体装置の作用効果の順に説明を行う。
【００９３】
＜第２実施形態の半導体装置の構成＞
図９に示すように、本第２実施形態の半導体装置１-2が、図1を用いて説明した第1実施形態の半導体装置と異なるところは、第１障壁層１５に設けたキャリア供給領域１５ａを、膜厚方向の中央部としたところにあり、他の構成は同様である。よって、第１実施形態と同一の構成要素には同一の符号を付し、本第実施形態での詳細な説明は省略する。
【００９４】
［第１障壁層１５］
すなわち第１障壁層１５は、第１実施形態の第１障壁層と同様のものであり、チャネル層１４に対して良好に格子整合すると共に、チャネル層１４を構成する化合物半導体材料よりもコンダクションバンドエネルギーＥｃが高いＩＩＩ−Ｖ族化合物半導体材料で構成され、チャネル層１４に対してヘテロ接合している。
【００９５】
このような第１障壁層１５において、キャリア供給領域１５ａを挟んで配置される高抵抗領域１５ｂ，１５ｂ’は、それぞれ独立に、不純物が添加されていないか、低濃度の不純物を含有する高抵抗領域１５ｂとして形成されていて良い。この高抵抗領域１５ｂ，１５ｂ’が不純物を含有する場合、ｎ型不純物またはｐ型不純物を含有する。この場合、不純物濃度が１×１０17個／ｃｍ３以下、比抵抗が１×１０-2Ωｃｍ以上であることが好ましい。
【００９６】
以上のような第１障壁層１５の具体的な構成の一例は、次のようである。第１障壁層１５は膜厚８ｎｍ程度であり、チャネル層１４側から順に、膜厚２ｎｍ程度で不純物を含有しない高抵抗領域１５ｂ、膜厚４ｎｍ程度でシリコン（Ｓｉ）を１．６×１０12個／ｃｍ２程度含有するキャリア供給領域１５ａ、膜厚２ｎｍ程度で不純物を含有しない高抵抗領域１５ｂ’を積層してなる。
【００９７】
尚、この第１障壁層１５は、第２障壁層１６と接する側の層のみを高抵抗領域１５ｂ’とし、チャネル層１４と接する側の層がキャリア供給領域として構成されていても良い。
【００９８】
［第２障壁層１６］
以上のように、第１障壁層１５の中央にキャリア供給領域１５ａを設けた構成であっても、この第１障壁層１５上部の第２障壁層１６は、第１実施形態と同様の構成が適用される。すなわち、第２障壁層１６は、第１障壁層１５に対して良好に格子整合すると共に、第１障壁層１５に対してヘテロ接合している。また特に、この第２障壁層１６は、第１障壁層１５を構成する化合物半導体材料よりもバレンスバンドエネルギーＥｖが低いＩＩＩ−Ｖ族化合物半導体材料で構成されているところが特徴的である。このような第２障壁層１６は、第１障壁層１５に対してバレンスバンドエネルギーＥｖの差が大きいほど良い。
【００９９】
［低抵抗領域１６ｇ］
また低抵抗領域１６ｇは、第１実施形態と同様の構成が適用され、キャリア供給領域１５ａに対して間隔を有して設けられている。このため本第２実施形態において低抵抗領域１６ｇは、第２障壁層１６から第１障壁層１５の高抵抗領域１５ｂ’にまでまたがる深さで配置されていても良く、第１障壁層１５のキャリア供給領域１５ａにまで達していても良い。
【０１００】
［バンド構造］
図１０は、上記構成の半導体装置１-2のエネルギーバンド構成図であり、ゲート電圧Ｖｇ＝０Ｖ程度を印加したオフ動作時のものである。尚、このエネルギーバンド構成図は、下部障壁層１３および第１障壁層１５をＡｌ0.2-Ｇａ0.8Ａｓ混晶によりそれぞれ構成し、第２上部障壁層をＧａ0.5Ｉｎ0.5Ｐ混晶によって構成し、チャネル層１４をＩｎ0.2Ｇａ0.8Ａｓ混晶により構成した場合について表している。
【０１０１】
図１０に示すように上記構成の半導体装置１-2は、第1実施形態の半導体装置と同様にバンドギャップの狭いチャネル層１４を、これよりもバンドギャップが広くバレンスバンドエネルギーＥｖが低い下部障壁層１３と第１障壁層１５とで挟んだ構成である。このため、チャネル層１４は、下部障壁層１３および第１障壁層１５のキャリア供給領域１３ａ，１５ａからキャリアが供給された場合に、このキャリアが蓄積される二次電子ガス層となる。
【０１０２】
また、チャネル層１４と第１障壁層１５とのヘテロ接合部におけるコンダクションバンドの不連続量ΔＥｃが十分に大きい（ここでは０．３１ｅＶ）。さらに、第１障壁層１５におけるコンダクションバンドエネルギーＥｃの極小点と、チャネル層１４内におけるコンダクションバンドエネルギーＥｃとの差も十分に大きく（ここでは０．２０ｅＶ以上）なるように構成されており、第１障壁層１５内に分布する電子数はチャネル層１４内に分布する電子数に比べて無視できる程度に少なくなっている。
【０１０３】
＜第２実施形態の半導体装置の動作＞
このような構成を有する半導体装置１-2は、第１実施形態の半導体装置と同様に動作する。
【０１０４】
＜第２実施形態の半導体装置の製造方法＞
このような構成を有する半導体装置１-2の製造は、第１実施形態の半導体装置の製造手順において第１障壁層１５を形成する際、高抵抗領域１５ｂ、キャリア供給領域１５ａ、高抵抗領域１５ｂ’を順にエピタキシャル成長させる工程のみ異なる。また低抵抗領域１６ｇの形成は、例えばＧａＩｎＰ混晶からなる第２障壁層１６に対して、ｐ型不純物である亜鉛（Ｚｎ）を拡散させることによって行われるが、さらにＡｌＧａＡｓ混晶からなる第１障壁層１５のキャリア供給領域１５ａにまで達するようにｐ型不純物を拡散させても良い。
【０１０５】
＜第２実施形態の半導体装置の効果＞
以上説明した半導体装置１-2は、第１実施形態の構成と同様に、チャネル層１４上に、第１障壁層１５を介して当該第１障壁層１５よりもバレンスバンドエネルギーＥｖの低い第２障壁層１６を設け、この表面層に設けたｐ型の低抵抗領域１６ｇの上部にゲート絶縁膜２５を介してゲート電極２７を設けた構成である。このため、第１実施形態と同様の効果を得ることができる。
【０１０６】
≪３．第３実施形態≫
（キャリア供給領域と低抵抗領域とを接合させた例）
図１１は第３実施形態の半導体装置の要部構成を示す断面図である。以下、この図に基づいて、本技術を適用した第３実施形態の半導体装置の構成を説明する。
【０１０７】
＜第３実施形態の半導体装置の構成＞
図１１に示す本第３実施形態の半導体装置１-3が、図1を用いて説明した第1実施形態の半導体装置と異なるところは、第２障壁層１６に設けられたｐ型の低抵抗領域１６ｇが、第１障壁層１５のキャリア供給領域１５ａに接して配置されているところにある。他の構成は第1実施形態と同様である。よって、第１実施形態と同一の構成要素には同一の符号を付し、本第実施形態での詳細な説明は省略する。
【０１０８】
すなわち、第２障壁層１６に設けられたｐ型の低抵抗領域１６ｇの深さは、第２障壁層１６の膜厚と一致している。そしてｐ型の低抵抗領域１６ｇは、第１障壁層１５に設けたｎ型不純物を含有するｎ型のキャリア供給領域１５ａに接合して設けられている。
【０１０９】
＜第３実施形態の半導体装置の動作および製造方法＞
以上のような構成を有する半導体装置１-3は、第１実施形態の半導体装置と同様に動作する。またこの半導体装置１-3の製造は、第１実施形態の半導体装置の製造手順において第２障壁層１６を成膜する際、後に形成するｐ型の低抵抗領域１６ｇの深さに合わせた膜厚で成膜すれば良い。またｐ型の低抵抗領域１６ｇを形成する際には、第１障壁層１５のキャリア供給領域１５ａに達するように、第２障壁層１６にｐ型の不純物を導入する。
【０１１０】
＜第３実施形態の半導体装置の効果＞
以上説明した半導体装置１-3は、第１実施形態の構成と同様に、チャネル層１４上に、第１障壁層１５を介して当該第１障壁層１５よりもバレンスバンドエネルギーＥｖの低い第２障壁層１６を設け、この表面層に設けたｐ型の低抵抗領域１６ｇの上部にゲート絶縁膜２５を介してゲート電極２７を設けた構成である。このため、第１実施形態と同様の効果を得ることができる。
【０１１１】
これに加えて、第３実施形態の半導体装置１-3は、ｐ型の低抵抗領域１６ｇをキャリア供給領域１５ａに接して設けたことによる効果を得ることができる。すなわち、ｐ型の低抵抗領域１６ｇをキャリア供給領域１５ａに接して設けた構成であるため、ｐ型の低抵抗領域１６ｇとチャネル層１４との間の距離を短くすることができる。これにより、ゲート電圧によるチャネル層１４内ポテンシャルの制御性を高めることが可能であり、これによっても最大ドレイン電流Ｉｄｍａｘの向上、素子サイズ縮小、およびこの素子に対する寄生容量の低減を図る効果を期待できる。さらに低抵抗領域１６ｇからチャネル層１４までの間隔を狭くすることができるため、閾値電圧を比較的高い値に設定する事が可能となる。
【０１１２】
さらに、ｐ型の低抵抗領域１６ｇと比較したキャリア供給領域１５ａの不純物濃度が比較的高い条件においては、キャリア供給領域１５ａ内へ拡散した亜鉛はキャリア供給領域１５ａ内の不純物により打ち消される。このため、亜鉛（Ｚｎ）のようなｐ型の不純物の拡散によって形成されるｐ型の低抵抗領域１６ｇの深さと、第２障壁層１６の膜厚とを等しくすることができる。これにより、ｐ型の低抵抗領域１６ｇの深さが、第２障壁層１６の膜厚によって高精度に制御され、薄い低抵抗領域１６ｇを精度良く形成することが可能である。またこのことからも、ｐ型の低抵抗領域１６ｇとチャネル層１４との間の距離を短くし、ゲート電圧によるチャネル層１４内ポテンシャルの制御性を高めることが可能である。
【０１１３】
尚、本第３実施形態では、第１実施形態で図１を用いて説明した構成において、ｐ型の低抵抗領域１６ｇをキャリア供給領域１５ａに接して配置した構成を説明した。しかしながら、本第３実施形態は、第1実施形態への適用に限定されることはなく、第２実施形態と組み合わせることも可能である。この場合、図９を用いて説明した第２実施形態で説明した構成において、第２障壁層１６に設けられたｐ型の低抵抗領域１６ｇを、第１障壁層１５内のキャリア供給領域１５ａに接するように設ける。このような構成であっても、ｐ型の低抵抗領域１６ｇの深さが、第２障壁層１６と第１障壁層１５における高抵抗領域１５ｂ’の膜厚によって高精度に制御され、薄い低抵抗領域１６ｇを精度良く形成することが可能である。
【０１１４】
≪４．第４実施形態≫
（低抵抗領域を囲む第２障壁層を低抵抗とした例）
図１２は第４実施形態の半導体装置の要部構成を示す断面図である。以下、この図に基づいて、本技術を適用した第４実施形態の半導体装置の構成を説明する。
【０１１５】
＜第４実施形態の半導体装置の構成＞
図１２に示す本第４実施形態の半導体装置１-4が、図1を用いて説明した第1実施形態の半導体装置と異なるところは、第２障壁層１６においてｐ型の低抵抗領域１６ｇを囲む部分を、高抵抗領域に換えて低抵抗領域１６ａとした構成したところにあり、他の構成は第1実施形態と同様である。よって、第１実施形態と同一の構成要素には同一の符号を付し、本第実施形態での詳細な説明は省略する。
【０１１６】
すなわち、第２障壁層１６において、その表面層に設けられたｐ型の低抵抗領域１６ｇは、ｎ型の不純物を含有するｎ型の低抵抗領域１６ａで囲まれている。言い換えれば、全体的にｎ型の低抵抗領域１６ａとして構成された第２障壁層１６の表面層に、ｐ型の低抵抗領域１６ｇが設けられている。このようなｎ型の低抵抗領域１６ａは、第１障壁層１５におけるｎ型のキャリア供給領域１５ａと連続していても良い。
【０１１７】
＜第４実施形態の半導体装置の動作および製造方法＞
以上のような構成を有する半導体装置１-4は、第１実施形態の半導体装置と同様に動作する。またこの半導体装置１-4の製造は、第１実施形態の半導体装置の製造手順において第２障壁層１６としてｎ型不純物を含有する低抵抗領域１６ａをエピタキシャル成長させ、この表面層にｐ型不純物を導入して低抵抗領域１６ｇを形成すれば良い。
【０１１８】
＜第４実施形態の半導体装置の効果＞
以上説明した半導体装置１-4は、第１実施形態の構成と同様に、チャネル層１４上に、第１障壁層１５を介して当該第１障壁層１５よりもバレンスバンドエネルギーＥｖの低い第２障壁層１６を設け、この表面層に設けたｐ型の低抵抗領域１６ｇの上部にゲート絶縁膜２５を介してゲート電極２７を設けた構成である。このため、第１実施形態と同様の効果を得ることができる。
【０１１９】
以上に加えて、特に本第４実施形態の半導体装置１-4は、ｐ型の低抵抗領域１６ｇをｎ型の低抵抗領域１６ａ内に設けた構成としたことで、チャネル層１４のシートキャリア密度を高くすることができ、チャネル抵抗およびアクセス抵抗を低くすることができる。この結果、第１実施形態において図８を用いても説明したように、オン抵抗Ｒｏｎを小さくする事ができ、さらに最大ドレイン電流Ｉｄｍａｘを高くする効果を期待できる。
【０１２０】
尚、本第４実施形態では、第１実施形態で図１を用いて説明した構成において、ｐ型の低抵抗領域１６ｇを囲む第２障壁層１６の高抵抗な領域をｎ型の低抵抗領域１６ａに変更した構成を説明した。しかしながら本第４実施形態は、第1実施形態への適用に限定されることはなく、第２〜第３実施形態と組み合わせることも可能である。この場合、第２〜第３実施形態において、ｐ型の低抵抗領域１６ｇを囲む領域を、これとは逆導電型（ｎ型）の低抵抗領域とすれば良い。これにより、第２〜第３実施形態の効果と合わせて、さらに本第４実施形態と同様の効果を得ることが可能になる。
【０１２１】
≪５．第５実施形態≫
（第２障壁層とソース電極およびドレイン電極との間にキャップ層を設けた例）
図１３は第５実施形態の半導体装置の要部構成を示す断面図である。以下、この図に基づいて、本技術を適用した第５実施形態の半導体装置の構成を説明する。
【０１２２】
＜第５実施形態の半導体装置の構成＞
図１３に示す本第５実施形態の半導体装置１-5が、図１を用いて説明した第1実施形態の半導体装置と異なるところは、第２障壁層１６とソース電極２３ｓ／ドレイン電極２３ｄ間に、キャップ層３１を設けたところにある。キャップ層３１は、低抵抗領域１６ｇとは逆導電型の不純物を含有する層として設けられている。他の構成は第1実施形態と同様である。よって、第１実施形態と同一の構成要素には同一の符号を付し、本第実施形態での詳細な説明は省略する。
【０１２３】
キャップ層３１は、上部障壁層を構成する第２障壁層１６と、ソース電極２３ｓ／ドレイン電極２３ｄとの間に、低抵抗領域１６ｇとは逆導電型の不純物（ここではｎ型の不純物）を含有する層として設けられている。このようなキャップ層３１は、第２障壁層１６に対して格子整合する化合物半導体材料を用いて構成されていれば良く、第２障壁層１６のバンドギャップと一致している必要はない。ただし、極端にバンドギャップが異なると、接合部にポテンシャルの障壁ができるため、オーミック接合における抵抗が高くなるおそれがある。したがって、キャップ層３１のバンドギャップは、下地となる第２障壁層１６のバンドギャップに対して、半導体装置１-5の特性に影響のない程度の範囲で一致させることとする。
【０１２４】
以上のようなキャップ層３１は、第２障壁層１６がＧａＩｎＰ混晶からなる場合、例えばｎ型の不純物を含有するＧａＡｓにより構成されていることとする。
【０１２５】
＜第５実施形態の半導体装置の動作および製造方法＞
以上のような構成を有する半導体装置１-5は、第１実施形態の半導体装置と同様に動作する。またこの半導体装置１-5の製造は、第１実施形態の半導体装置の製造手順において、第２障壁層１６の成膜に続けてキャップ層３１となるｎ型ＧａＡｓ層をエピタキシャル成長させる工程を行う。また、ボロンのイオン注入によって高抵抗化された非活性領域を素子分離として形成した後に、ｎ型ＧａＡｓ層をパターンエッチングしてキャップ層３１を形成し、次に絶縁膜２１の成膜と、これ以降の工程を行えば良い。
【０１２６】
＜第５実施形態の半導体装置の効果＞
以上説明した構成の半導体装置１-5は、第１実施形態の構成と同様に、チャネル層１４上に、第１障壁層１５を介して当該第１障壁層１５よりもバレンスバンドエネルギーＥｖの低い第２障壁層１６を設け、この表面層に設けたｐ型の低抵抗領域１６ｇの上部にゲート絶縁膜２５を介してゲート電極２７を設けた構成である。このため、第１実施形態と同様の効果を得ることができる。
【０１２７】
以上に加えて、特に本第５実施形態の半導体装置１-5は、第２障壁層１６とソース電極２３ｓ／ドレイン電極２３ｄとの間に、化合物半導体からなるキャップ層３１を設けた構成である。このため、キャップ層３１直下のチャネル層１４のシートキャリア密度を高くすることができ、チャネル抵抗およびアクセス抵抗を低くすることができる。この結果、オン抵抗Ｒｏｎを小さくする事ができ、さらに最大ドレイン電流Ｉｄｍａｘを高くする効果を期待できる。
【０１２８】
尚、本第５実施形態では、第１実施形態で図１を用いて説明した構成において、第２障壁層１６とソース電極２３ｓ／ドレイン電極２３ｄ間に、低抵抗領域１６ｇとは逆導電型の不純物を含有する層としてキャップ層３１を設けた構成を説明した。しかしながら本第５実施形態は、第1実施形態への適用に限定されることはなく、第２〜第４実施形態と組み合わせることも可能である。この場合、第２〜第４実施形態における第２障壁層とソース電極２３ｓ／ドレイン電極２３ｄ間に、ｐ型の低抵抗領域１６ｇとは逆導電型のｎ型不純物を含有する層としてキャップ層３１を設ければ良い。これにより、第２〜第４実施形態の効果と合わせて、さらに本第５実施形態と同様の効果を得ることが可能になる。
【０１２９】
≪６．第６実施形態≫
（第２障壁層の全面をゲート絶縁膜で覆った例）
図１４は第６実施形態の半導体装置の要部構成を示す断面図である。以下、この図に基づいて、本技術を適用した第６実施形態の半導体装置の構成を説明する。
【０１３０】
＜第６実施形態の半導体装置の構成＞
図１４に示す本第６実施形態の半導体装置１-6が、図1を用いて説明した第1実施形態の半導体装置と異なるところは、第２障壁層１６の表面全体をゲート絶縁膜２５で覆い、下層の絶縁膜（２１）を除去したところにあり、他の構成は第1実施形態と同様である。よって、第１実施形態と同一の構成要素には同一の符号を付し、本第実施形態での詳細な説明は省略する。
【０１３１】
すなわち第２障壁層１６の表面は、全面がゲート絶縁膜２５で覆われている。このゲート絶縁膜２５に対して、第２障壁層１６に設けた低抵抗領域１６ｇを挟む位置で、低抵抗領域１６ｇに重ならない位置に、第２障壁層１６の高抵抗領域１６ｂに達するソース開口２５ｓ／ドレイン開口２５ｄが設けられている。第２障壁層１６の上部には、このソース開口２５ｓ／ドレイン開口２５ｄを介して第２障壁層１６の高抵抗領域１６ｂに接続されたソース電極２３ｓおよびドレイン電極２３ｄが設けられている。
【０１３２】
＜第６実施形態の半導体装置の動作＞
このような構成を有する半導体装置１-6は、第１実施形態の半導体装置と同様に動作する。
【０１３３】
＜第６実施形態の半導体装置の製造方法＞
次に、上述した構成の半導体装置１-7の製造方法の一例を、図１５および図１６の断面工程図に基づいて説明する。
【０１３４】
［図１５Ａ］
先ず図１５Ａに示すように、第１実施形態において図５Ａを用いて説明したと同様の手順で、基板１１上に、バッファ層１２、下部障壁層１３、チャネル層１４、第１障壁層１５および第２障壁層１６からなる上部障壁層をこの順にエピタキシャル成長させる。次いで、ここでの図示を省略した素子分離を行う。
【０１３５】
その後、第２障壁層１６上に、ＧａＡｓからなるキャップ層３３をエピタキシャル成長させる。
【０１３６】
［図１５Ｂ］
次いで図１５Ｂに示すように、キャップ層３３上に絶縁膜３５を成膜し、この絶縁膜３５をパターンエッチングすることにより、キャップ層３３の表面を露出するゲート開口３５ｇを絶縁膜３５に形成する。
【０１３７】
［図１６Ａ］
次に図１６Ａに示すように、ゲート開口３５ｇの底部に露出するキャップ層３３の表面からのｐ型不純物の導入により、キャップ層３３から第２障壁層１６の高抵抗領域１６ｂの表面層に達する低抵抗領域１６ｇを形成する。ここでは、第１障壁層１５内のキャリア供給領域１５ａに達することのない位置、すなわち第２障壁層１６内の表面層のみに、ｐ型不純物である亜鉛（Ｚｎ）を拡散させて低抵抗領域１６ｇを形成する。亜鉛（Ｚｎ）の拡散は、例えば６００℃程度の温度での亜鉛化合物気体を用いた気相拡散によって行う。
【０１３８】
［図１６Ｂ］
その後、図１６Ｂに示すように、絶縁膜３５とキャップ層３３とをエッチング除去し、ｐ型不純物を導入した低抵抗領域１６ｇが形成された第２障壁層１６を残す。
【０１３９】
以上の後には、図１４に示したように、低抵抗領域１６ｇが形成された第２障壁層１６の上部にゲート絶縁膜２５を成膜する。次に、ゲート絶縁膜２５において低抵抗領域１６ｇを挟む位置に、ソース開口２５ｓおよびドレイン開口２５ｄを形成し、さらにソース開口２５ｓ／ドレイン開口２５ｄを介して第２障壁層１６の高抵抗領域１６ｂに接続されたソース電極２３ｓ／ドレイン電極２３ｄを形成する。またゲート絶縁膜２５上には、低抵抗領域１６ｇの上方に重なる位置に、ゲート電極２７を形成し、半導体装置１-6を完成させる。
【０１４０】
＜第６実施形態の半導体装置の効果＞
以上説明した構成の半導体装置１-6は、第１実施形態の構成と同様に、チャネル層１４上に、第１障壁層１５を介して当該第１障壁層１５よりもバレンスバンドエネルギーＥｖの低い第２障壁層１６を設け、この表面層に設けたｐ型の低抵抗領域１６ｇの上部にゲート絶縁膜２５を介してゲート電極２７を設けた構成である。このため、第１実施形態と同様の効果を得ることができる。
【０１４１】
また特に本第６実施形態の製造方法では、図１６Ａを用いて説明したように、第２障壁層１６に低抵抗領域１６ｇを形成する際、キャップ層３３を介して第２障壁層１６にｐ型不純物である亜鉛（Ｚｎ）を拡散させている。このため、第２障壁層１６におけるｐ型不純物の拡散深さを小さくすることができ、このｐ型不純物を第２障壁層１６に拡散させてなる低抵抗領域１６ｇを浅く形成することが容易になる。つまり、キャップ層３３を介さずに第２障壁層１６に対して直接的な拡散を行う低抵抗領域１６ｇの形成手法では、５０ｎｍ以下程度の極浅い不純物領域の形成は困難であったが、この手法を用いることで、極浅い低抵抗領域１６ｇの形成が可能になる。
【０１４２】
尚、本第６実施形態では、第１実施形態で説明した構成において、下層の絶縁膜（２１）を除去し、第２障壁層１６の表面全体をゲート絶縁膜２５で覆った構成を説明した。しかしながら、本第６実施形態は、第２〜第５実施形態で説明した構成において、下層の絶縁膜（２１）を除去し、第２障壁層１６の表面全体をゲート絶縁膜２５で覆った構成とすることもできる。
【０１４３】
また本第６実施形態で説明した製造方法は、第1〜第５実施形態で説明したように、ゲート絶縁膜２５とは別に絶縁膜２１を設けた構成の半導体装置の製造にも同様に適用することが可能である。
【０１４４】
第１〜第４実施形態に適用する場合の製造方法は、図１６Ｂに示したように低抵抗領域１６ｇを形成してキャップ層３３を除去する。その後、図５Ｂを用いて説明したと同様にゲート開口２１ｇを設けた絶縁膜２１を形成し、さらに絶縁膜２１も覆う状態でゲート絶縁膜２５を形成する手順を行えば良く、同様の効果を得ることが可能である。
【０１４５】
また第５実施形態に適用する場合であれば、図１６Ａに示したように低抵抗領域１６gを形成した後、図１７Ａに示すように絶縁膜３５をマスクにしてキャップ層３３を等方性エッチングする。これにより、キャップ層３３に形成された低抵抗領域１６g部分を完全に除去すると共に、第２障壁層１６に形成された低抵抗領域１６gを露出させる。次に図１７Ｂに示すように、キャップ層３３上の絶縁膜３５を除去する。次いで図１８Ａに示すように、キャップ層３３および第２障壁層１６を覆う状態でゲート絶縁膜２５を形成し、さらに低抵抗領域１６g上にゲート絶縁膜２５を介してゲート電極２７を形成する。その後は図１８Ｂに示すように、ゲート絶縁膜２５にソース開口２５s／ドレイン開口２５ｄを形成し、このソース開口２５s／ドレイン開口２５ｄを介してゲート電極２７脇にキャップ層３３に接続されたソース電極２３ｓ／ドレイン電極２３ｄを形成する。これにより、第６実施形態の製造方法と同様の効果を得ることができる。尚、キャップ層３３は、第５実施形態で説明したキャップ層３１（図１３参照）と同様の構成である。
【０１４６】
≪７．第７実施形態≫
（低抵抗領域をゲート電極で覆った例）
図１９は第７実施形態の半導体装置の要部構成を示す断面図である。以下、この図に基づいて、本技術を適用した第７実施形態の半導体装置の構成を説明する。
【０１４７】
＜第７実施形態の半導体装置の構成＞
図１９に示す本第７実施形態の半導体装置１-7が、図1を用いて説明した第1実施形態の半導体装置と異なるところは、第２障壁層１６の表面全体をゲート絶縁膜２５で覆い、下層の絶縁膜（２１）を除去したところ、およびゲート電極２７のゲート長Ｌｇにある。他の構成は第1実施形態と同様である。よって、第１実施形態と同一の構成要素には同一の符号を付し、本第実施形態での詳細な説明は省略する。
【０１４８】
すなわち第２障壁層１６の表面は、全面がゲート絶縁膜２５で覆われている。このゲート絶縁膜２５に対して、第２障壁層１６に設けた低抵抗領域１６ｇを挟む位置で、低抵抗領域１６ｇに重ならない位置に、第２障壁層１６の高抵抗領域１６ｂに達するソース開口２５ｓ／ドレイン開口２５ｄが設けられている。第２障壁層１６の上部には、このソース開口２５ｓ／ドレイン開口２５ｄを介して高抵抗領域１６ｂに接続されたソース電極２３ｓおよびドレイン電極２３ｄが設けられている。以上までは、第６実施形態と同様である。
【０１４９】
本第７実施形態では、ゲート電極２７が低抵抗領域１６ｇの上部を完全に覆う形状を有しているところが特徴的である。このゲート電極２７は、ソース電極２３ｓ−ドレイン電極２３ｄ間方向の長さ、すなわちゲート長Ｌｇが、低抵抗領域１６ｇの長さＬよりも大きく設定されている。これにより、ゲート電極２７は、低抵抗領域１６ｇの上部を完全に覆う形状を有する。ここで、ゲート電極２７のゲート長Ｌｇは、詳しくはゲート絶縁膜２５のみを介して第２障壁層１６上に配置されている部分の長さであって、実効的なゲート長さであることとする。
【０１５０】
＜第７実施形態の半導体装置の動作＞
このような構成を有する半導体装置１-7は、第１実施形態の半導体装置と同様に動作する。
【０１５１】
＜第７実施形態の半導体装置の製造方法＞
次に、上述した構成の半導体装置１-7の製造方法は、第６実施形態において図１５および図１６の断面工程図を用いて説明した手順と同様に行われ、ゲート電極２７の形状（ゲート長Ｌｇ）のみが異なる。
【０１５２】
＜第７実施形態の半導体装置の効果＞
以上説明した構成の半導体装置１-7は、第１実施形態の構成と同様に、チャネル層１４上に、第１障壁層１５を介して当該第１障壁層１５よりもバレンスバンドエネルギーＥｖの低い第２障壁層１６を設け、この表面層に設けたｐ型の低抵抗領域１６ｇの上部にゲート絶縁膜２５を介してゲート電極２７を設けた構成である。このため、第１実施形態と同様の効果を得ることができる。
【０１５３】
以上に加えて、特に本第７実施形態の半導体装置１-7は、ゲート電極２７が低抵抗領域１６ｇの上部を完全に覆う形状を有している。このため、ゲート電極２７にゲート電圧（正電圧）を印加する際に、ｐ型の低抵抗領域１６ｇを完全に空乏化させることが容易となる。すなわちオン動作時にチャネル層１４内ゲート端部におけるキャリア欠乏領域の発生を防ぐことができ、寄生抵抗の増加を抑えることができる。この結果、オン抵抗Ｒｏｎを小さくする事ができ、さらに最大ドレイン電流Ｉｄｍａｘを高くする効果を期待できる。
【０１５４】
尚、本第７実施形態の半導体装置の構成は、第1〜第５実施形態で説明したように、ゲート絶縁膜２５とは別に絶縁膜２１を設けた構成の半導体装置と組み合わせることも可能である。本第７実施形態の半導体装置の構成を第１〜第５実施形態に適用する場合の製造方法は、第１１実施形態以降において説明する。
【０１５５】
≪８．第８実施形態≫
（第２障壁層の表面層を低抵抗領域としてパターニングした例）
図２０は第８実施形態の半導体装置の要部構成を示す断面図である。以下、この図に基づいて、本技術を適用した第８実施形態の半導体装置の構成を説明する。
【０１５６】
＜第８実施形態の半導体装置の構成＞
図２０に示す本第８実施形態の半導体装置１-8が、図1を用いて説明した第1実施形態の半導体装置と異なるところは、第２障壁層１６の表面層がｐ型の低抵抗領域１６ｇとしてパターニングされているところにある。また、パターニングされた低抵抗領域１６ｇを表面層に設けた第２障壁層１６上の表面全面をゲート絶縁膜２５で覆い、下層の絶縁膜（２１）を除去したところにあり、他の構成は同様である。よって、第１実施形態と同一の構成要素には同一の符号を付し、本第実施形態での詳細な説明は省略する。
【０１５７】
［第１障壁層１５、第２障壁層１６］
第１障壁層１５および第２障壁層１６は、第１実施形態と同様に構成されたものであり、第２障壁層１６における表面層が低抵抗領域１６ｇとしてパターニングされているところが異なる。第２障壁層１６において、パターニングされた低抵抗領域１６ｇ以外の部分は、不純物を含有しないかまたはｎ型の不純物を含有する高抵抗領域１６ｂとして構成されていることとする。尚、第２障壁層１６における低抵抗領域１６ｇ以外の部分は、全領域がｎ型の低抵抗領域として構成されていて、第１障壁層１５におけるｎ型のキャリア供給領域１５ａと連続していても良い。
【０１５８】
［低抵抗領域１６ｇ］
低抵抗領域１６ｇは、第２障壁層１６の表面層をパターニングした部分であり、パターニングされた全ての領域がｐ型不純物を含有するｐ型の低抵抗領域１６ｇとして構成されている。
【０１５９】
このような低抵抗領域１６ｇは、第２障壁層１６の表面層がパターニングされたものであるため、第１障壁層１５を構成する化合物半導体材料よりもバレンスバンドエネルギーＥｖの低いＩＩＩ−Ｖ族化合物半導体材料を用いて構成されている。
【０１６０】
以上のような低抵抗領域１６ｇは、他の実施形態と同様に、ＧａＩｎＰ混晶からなる第２障壁層１６に、ｐ型不純物としてベリリウム（Ｂｅ），炭素（Ｃ），マグネシウム（Ｍｇ）、および亜鉛（Ｚｎ）からなるうちの少なくとも１種を含有している。
【０１６１】
またこのようにパターニングされた低抵抗領域１６ｇを表面層に備えた第２障壁層１６上は、低抵抗領域１６ｇの側壁も含んで、全面がゲート絶縁膜２５で覆われている。このゲート絶縁膜２５に対して、低抵抗領域１６ｇを挟む位置に、第２障壁層１６に達するソース開口２５ｓ／ドレイン開口２５ｄが設けられている。第２障壁層１６の上部には、このソース開口２５ｓ／ドレイン開口２５ｄを介して、第２障壁層１６の高抵抗領域１６ｂに接続されたソース電極２３ｓおよびドレイン電極２３ｄが設けられている。
【０１６２】
またゲート電極２７は、ゲート絶縁膜２５を介して低抵抗領域１６ｇの上部および側面を完全に覆う状態で、低抵抗領域１６ｇの長さよりも大きく形成されている。尚、ゲート電極２７は、低抵抗領域１６ｇの上部のみに積層して設けても良い。
【０１６３】
＜第８実施形態の半導体装置の動作＞
このような構成を有する半導体装置１-8は、第１実施形態の半導体装置と同様に動作する。
【０１６４】
＜第８実施形態の半導体装置の製造方法＞
次に、上述した構成の半導体装置１-8の製造方法の一例を、図２１の断面工程図に基づいて説明する。
【０１６５】
［図２１Ａ］
先ず図２１Ａに示すように、基板１１上に、バッファ層１２、下部障壁層１３、チャネル層１４、および第１障壁層１５をこの順にエピタキシャル成長させ、さらに不純物を添加しないｕ−ＧａＩｎＰ（Ｇａ0.5Ｉｎ0.5Ｐ混晶）層からなる高抵抗の第２障壁層１６を形成する。ここまでの工程は、第1実施形態において図５Ａを用いて説明したと同様の手順で行う。
【０１６６】
その後引き続き、高抵抗の第２障壁層１６（すなわち高抵抗領域１６ｂ）の上部に、例えばベリリウム，炭素，マグネシウムおよび亜鉛からなるうちの少なくとも１種をｐ型不純物として添加したＧａＩｎＰ（Ｇａ0.5Ｉｎ0.5Ｐ混晶）層を、第２障壁層１６の低抵抗領域１６ｇとしてエピタキシャル成長させて第２障壁層１６を形成する。次いで、ボロンのイオン注入を行って高抵抗化された非活性領域を形成し、ここでの図示を省略した素子分離とする。
【０１６７】
［図２１Ｂ］
次に図２１Ｂに示すように、第２障壁層１６上においてｐ型の低抵抗領域となる予定領域上に、リソグラフィー法を適用してレジストパターン３９を形成する。次いで、このレジストパターン３９をマスクした異方性エッチングにより、第２障壁層１６の低抵抗領域１６ｇをパターニングする。パターニング終了後にはレジストパターン３９を除去する。
【０１６８】
以上の後には、図２０に示したように、パターニングされた低抵抗領域１６ｇを覆う状態で、第２障壁層１６上に酸化アルミニウムからなるゲート絶縁膜２５を成膜する。次いで、ゲート絶縁膜２５を介して第２障壁層１６上にゲート電極２７をパターン形成し、さらにゲート絶縁膜２５にソース開口２５ｓ／ドレイン開口２５ｄを形成した後、ソース電極２３ｓ／ドレイン電極２３ｄを形成し、半導体装置１-8を完成させる。
【０１６９】
＜第８実施形態の半導体装置の効果＞
以上説明した構成の半導体装置１-8であっても、第１実施形態の構成と同様に、チャネル層１４上に、第１障壁層１５を介して当該第１障壁層１５よりもバレンスバンドエネルギーＥｖの低い第２障壁層１６を設け、この表面層に設けたｐ型の低抵抗領域１６ｇの上部にゲート絶縁膜２５を介してゲート電極２７を設けた構成である。このため、第１実施形態と同様の効果を得ることができる。
【０１７０】
以上に加えて特に本第８実施形態の半導体装置１-8は、ｐ型の低抵抗領域１６ｇとして、ｐ型不純物を含有してエピタキシャル成長させた第２障壁層１６部分をパターニングしたものを用いた。これにより、低抵抗領域１６ｇは、厚さが高精度で制御されたものとなる。この結果、不純物の拡散によって形成された低抵抗領域を設けた構成と比較して、閾値電圧、オン抵抗Ｒｏｎ、最大ドレイン電流Ｉｄｍａｘの安定化を図ることが可能である。
【０１７１】
さらに本第８実施形態の半導体装置１-8は、ゲート電極２７が低抵抗領域１６ｇの上部を完全に覆う形状を有している。このため、ゲート電極２７にゲート電圧（正電圧）を印加する際に、ｐ型の低抵抗領域１６ｇを完全に空乏化させることが容易となる。すなわちオン動作時にチャネル層１４内ゲート端部におけるキャリア欠乏領域の発生を防ぐことができ、寄生抵抗の増加を抑えることができる。この結果、オン抵抗Ｒｏｎを小さくする事ができ、さらに最大ドレイン電流Ｉｄｍａｘを高くする効果を期待できる。
【０１７２】
尚、本第８実施形態の半導体装置の構成は、第1〜第５実施形態で説明したように、ゲート絶縁膜２５とは別に絶縁膜２１を設けた構成の半導体装置と組み合わせることも可能である。
【０１７３】
第１〜第４実施形態に適用する場合の製造方法は、図２１Ｂに示したように低抵抗領域１６ｇをパターン形成した後、図５Ｂを用いて説明したと同様に絶縁膜２１を形成してこれにゲート開口２１ｇする。その後は、ゲート絶縁膜２５を形成し、さらにソース電極２３ｓ／ドレイン電極２３ｄおよびゲート電極２７を形成する。
【０１７４】
≪９．第９実施形態≫
（第1障壁層上の第２障壁層を低抵抗領域としてパターニングした例）
図２２は第９実施形態の半導体装置の要部構成を示す断面図である。以下、この図に基づいて、本技術を適用した第９実施形態の半導体装置の構成を説明する。
【０１７５】
＜第９実施形態の半導体装置の構成＞
図２２に示す本第９実施形態の半導体装置１-9が、図1を用いて説明した第1実施形態の半導体装置と異なるところは、第１障壁層１５上に、低抵抗領域１６ｇとしてパターニングされた第２障壁層１６が設けられているところにある。また、第１障壁層１５の膜厚方向の中央部にキャリア供給領域１５ａを設けているところ、さらに低抵抗領域１６ｇとなる第２障壁層１６が形成された第１障壁層１５上の全面をゲート絶縁膜２５で覆い、下層の絶縁膜（２１）を除去したところにあり、他の構成は同様である。よって、第１実施形態と同一の構成要素には同一の符号を付し、本第実施形態での詳細な説明は省略する。
【０１７６】
［第１障壁層１５］
すなわち第１障壁層１５は、第１実施形態の第１障壁層と同様のものであり、チャネル層１４に対して良好に格子整合すると共に、チャネル層１４を構成する化合物半導体材料よりもコンダクションバンドＥｃが高いＩＩＩ−Ｖ族化合物半導体材料で構成され、チャネル層１４に対してヘテロ接合している。このような第１障壁層１５は、チャネル層１４に対してバンドギャップの差（コンダクションバンドＥｃの差）が大きいほど良い。
【０１７７】
このような第１障壁層１５は、第２実施形態と同様であって、キャリア供給領域１５ａを挟んで配置される高抵抗領域１５ｂ，１５ｂ’は、それぞれ独立に、不純物が添加されていないか、低濃度の不純物を含有する高抵抗領域１５ｂとして形成されていて良い。また、このような第１障壁層１５は、全領域がキャリア供給領域１５ａとして構成されていても良く、チャネル層１４と接する側の層のみを高抵抗領域１５ｂとしても良く、第２障壁層１６側の層のみを高抵抗領域１５ｂ'としても良い。
【０１７８】
［第２障壁層１６および低抵抗領域１６ｇ］
第２障壁層１６は、第１障壁層１５を介してチャネル層１４の上部にパターン形成された層であり、全ての領域がｐ型不純物を含有する低抵抗領域１６ｇとして構成されている。
【０１７９】
このような第２障壁層１６は、第１障壁層１５に対して格子整合する化合物半導体材料を用いて構成されており、第１障壁層１５を構成する化合物半導体材料よりもバレンスバンドエネルギーＥｖの低いＩＩＩ−Ｖ族化合物半導体材料を用いて構成されている。
【０１８０】
以上のような第２障壁層１６は、例えばＧａＩｎＰ混晶からなり、ｐ型不純物としてベリリウム（Ｂｅ），炭素（Ｃ），マグネシウム（Ｍｇ）、および亜鉛（Ｚｎ）からなるうちの少なくとも１種を含有している。
【０１８１】
またこのような第２障壁層１６および第１障壁層１５上の全面は、ゲート絶縁膜２５で覆われている。このゲート絶縁膜２５に対して、低抵抗領域１６ｇを構成する第２障壁層１６を挟む位置に、第１障壁層１５に達するソース開口２５ｓ／ドレイン開口２５ｄが設けられている。第１障壁層１５の上部には、このソース開口２５ｓ／ドレイン開口２５ｄを介して、第１障壁層１５に接続されたソース電極２３ｓおよびドレイン電極２３ｄが設けられている。
【０１８２】
またゲート電極２７は、ゲート絶縁膜２５を介して第２障壁層１６の上部および側面を完全に覆う状態で、低抵抗領域１６ｇとしての第２障壁層１６の長さよりも大きく形成されている。尚、ゲート電極２７は、低抵抗領域１６ｇとしての第２障壁層１６の上部のみに積層して設けても良い。
【０１８３】
＜第９実施形態の半導体装置の動作＞
このような構成を有する半導体装置１-9は、第１実施形態の半導体装置と同様に動作する。
【０１８４】
＜第９実施形態の半導体装置の製造方法＞
次に、上述した構成の半導体装置１-9の製造方法は、基板１１上に、バッファ層１２、下部障壁層１３、チャネル層１４、および３層構造の第１障壁層１５をこの順にエピタキシャル成長させる。その後、ｐ型不純物として添加したＧａＩｎＰ（Ｇａ0.5Ｉｎ0.5Ｐ混晶）層を、第２障壁層１６の低抵抗領域１６ｇとしてエピタキシャル成長させて第２障壁層１６を形成する。次いで、ボロンのイオン注入を行って高抵抗化された非活性領域を形成し、ここでの図示を省略した素子分離とする。
【０１８５】
その後は第８実施形態で図２１Ｂの断面工程図を用いて説明したと同様に、第２障壁層１６（低抵抗領域１６ｇ）をパターニングする。しかる後、図２２に示したように、パターニングされた低抵抗領域１６ｇを覆う状態で、第２障壁層１６上に酸化アルミニウムからなるゲート絶縁膜２５を成膜する。次いで、ゲート絶縁膜２５を介して第２障壁層１６および第１障壁層１５上にゲート電極２７をパターン形成し、さらにゲート絶縁膜２５にソース開口２５ｓ／ドレイン開口２５ｄを形成した後、ソース電極２３ｓ／ドレイン電極２３ｄを形成し、半導体装置１-9を完成させる。
【０１８６】
＜第９実施形態の半導体装置の効果＞
以上説明した構成の半導体装置１-9であってもチャネル層１４上に、第１障壁層１５を介して当該第１障壁層１５よりもバレンスバンドエネルギーＥｖの低い第２障壁層１６を設け、これをｐ型の低抵抗領域１６ｇとしてこの上部にゲート絶縁膜２５を介してゲート電極２７を設けた構成である。このため、第１実施形態と同様の効果を得ることができる。
【０１８７】
以上に加えて本第９実施形態の半導体装置１-9は、ｐ型の低抵抗領域１６ｇとして、ｐ型不純物を含有してエピタキシャル成長させた第２障壁層１６をパターニングしたものを用いた。これにより、低抵抗領域１６ｇは、厚さが高精度で制御されたものとなる。この結果、不純物の拡散によって形成された低抵抗領域を設けた構成と比較して、閾値電圧、オン抵抗Ｒｏｎ、最大ドレイン電流Ｉｄｍａｘの安定化を図ることが可能である。
【０１８８】
さらにデバイス加工時に、第２障壁層１６をｐ型の低抵抗領域１６ｇとしてパターニングする際、第１障壁層１５と第２障壁層１６とで半導体材料が異なっているため、選択エッチングを行うことが可能である。すなわち、低抵抗領域１６ｇのみを制御良くエッチングする事ができ、第１障壁層１５の膜減りを抑えることができる。その結果、オン抵抗Ｒｏｎの増加を抑えることができ、加えて最大ドレイン電流Ｉｄｍａｘを低下を抑えることが可能である。
【０１８９】
尚、本第９実施形態の半導体装置の構成は、第８実施形態で説明したと同様に、第1〜第５実施形態と組み合わせることも可能である。
【０１９０】
≪１０．第１０実施形態≫
（低抵抗領域とは逆導電型のソース領域およびドレイン領域を設けた例）
図２３は第１０実施形態の半導体装置の要部構成を示す断面図である。以下、この図に基づいて、本技術を適用した第１０実施形態の半導体装置の構成を説明する。
【０１９１】
＜第１０実施形態の半導体装置の構成＞
図２３に示す本第１０実施形態の半導体装置１-10が、図1を用いて説明した第1実施形態の半導体装置と異なるところは、第２障壁層１６にｎ型のソース領域１６ｓ／ドレイン領域１６ｄが設けられているところにある。また第２障壁層１６の表面全体をゲート絶縁膜２５で覆い、下層の絶縁膜（２１）を除去したところにあり、他の構成は同様である。よって、第１実施形態と同一の構成要素には同一の符号を付し、本第実施形態での詳細な説明は省略する。
【０１９２】
すなわち、第２障壁層１６には、ゲート電極２７を挟む位置、すなわちｐ型の低抵抗領域１６ｇを挟む位置に、ｎ型不純物を含有する低抵抗な領域としてソース領域１６ｓ／ドレイン領域１６ｄが設けられている。これらのソース領域１６ｓ／ドレイン領域１６ｄは、ｐ型の低抵抗領域１６ｇに接して設けられていて良い。また、これらのソース領域１６ｓ／ドレイン領域１６ｄは、第１障壁層１５内に設けたｎ型のキャリア供給領域１５ａに達している。
【０１９３】
第２障壁層１６上の全面は、ゲート絶縁膜２５で覆われている。このゲート絶縁膜２５に対して、低抵抗領域１６ｇを挟んで配置されたソース領域１６ｓ／ドレイン領域１６ｄに達するソース開口２５ｓ／ドレイン開口２５ｄが設けられている。第２障壁層１６の上部には、このソース開口２５ｓ／ドレイン開口２５ｄを介して、ソース領域１６ｓ／ドレイン領域１６ｄに接続されたソース電極２３ｓおよびドレイン電極２３ｄが設けられている。
【０１９４】
またゲート電極２７は、ゲート絶縁膜２５を介して第２障壁層１６における低抵抗領域１６ｇの上部に設けられている。
【０１９５】
＜第１０実施形態の半導体装置の動作＞
このような構成を有する半導体装置１-10は、第１実施形態の半導体装置と同様に動作する。
【０１９６】
＜第１０実施形態の半導体装置の製造方法＞
次に、上述した構成の半導体装置１-10の製造方法の一例を、図２４の断面工程図に基づいて説明する。
【０１９７】
［図２４Ａ］
先ず図２４Ａに示すように、基板１１上に、バッファ層１２、下部障壁層１３、チャネル層１４、および第１障壁層１５をこの順にエピタキシャル成長させ、さらに不純物を添加しないｕ−ＧａＩｎＰ（Ｇａ0.5Ｉｎ0.5Ｐ混晶）層からなる高抵抗の第２障壁層１６を形成する。ここまでの工程は、第1実施形態において図５Ａを用いて説明したと同様の手順で行う。
【０１９８】
その後引き続き、高抵抗の第２障壁層１６（すなわち高抵抗領域１６ｂ）の上部に、例えばベリリウム，炭素，マグネシウムおよび亜鉛からなるうちの少なくとも１種をｐ型不純物として添加したＧａＩｎＰ（Ｇａ0.5Ｉｎ0.5Ｐ混晶）層を、第２障壁層１６の低抵抗領域１６ｇとしてエピタキシャル成長させて第２障壁層１６を形成する。次いで、ボロンのイオン注入を行って高抵抗化された非活性領域を形成し、ここでの図示を省略した素子分離とする。
【０１９９】
［図２４Ｂ］
次に図２４Ｂに示すように、第２障壁層１６上においてｐ型の低抵抗領域１６ｇを残す領域上に、リソグラフィー法を適用してレジストパターン４１を形成する。次いで、このレジストパターン４１をマスクした不純物拡散により、第２障壁層１６にｎ型の不純物を導入する。これにより、ｐ型の低抵抗領域１６ｇの両脇に、ｎ型のキャリア供給領域１５ａに達する深さで、ｎ型のソース領域１６ｓ／ドレイン領域１６ｄを形成する。この不純物拡散は例えばイオン注入によって行う。不純物拡散後には、レジストパターン４１を除去する。
【０２００】
以上の後には、図２３に示したように、ｐ型の低抵抗領域１６ｇおよびｎ型のソース領域１６ｓ／ドレイン領域１６ｄが形成された第２障壁層１６上に、酸化アルミニウムからなるゲート絶縁膜２５を成膜する。次いで、ゲート絶縁膜２５を介してｐ型の低抵抗領域１６ｇ上にゲート電極２７をパターン形成する。また、ゲート絶縁膜２５に、ｎ型のソース領域１６ｓ／ドレイン領域１６ｄに達するソース開口２５ｓ／ドレイン開口２５ｄを形成する。その後、これらを介してソース領域１６ｓ／ドレイン領域１６ｄに接続されたソース電極２３ｓ／ドレイン電極２３ｄを形成し、半導体装置１-10を完成させる。
【０２０１】
＜第１０実施形態の半導体装置の効果＞
以上説明した構成の半導体装置１-10であっても、第1実施形態の半導体装置と同様に、チャネル層１４上に、第１障壁層１５を介して当該第１障壁層１５よりもバレンスバンドエネルギーＥｖの低い第２障壁層１６を設け、この表面層をｐ型の低抵抗領域１６ｇとしてこの上部にゲート絶縁膜２５を介してゲート電極２７を設けた構成である。このため、第１実施形態と同様の効果を得ることができる。
【０２０２】
以上に加えて特に本第１０実施形態の半導体装置１-10は、ｐ型の低抵抗領域１６ｇを挟む状態でｎ型のソース領域１６ｓ／ドレイン領域１６ｄを設けたことにより、ｎ型のソース領域１６ｓ／ドレイン領域１６ｄ直下のチャネル層１４内シートキャリア密度を高くすることができ、チャネル抵抗およびアクセス抵抗を低くすることができる。すなわち、オン抵抗Ｒｏｎを小さくする事ができ、加えて最大ドレイン電流Ｉｄｍａｘを高くすることが可能である。
【０２０３】
さらにｐ型の低抵抗領域１６ｇとして、エピタキシャル成長により形成した第２障壁層１６を用いた。これにより、低抵抗領域１６ｇは、厚さが高い精度で制御されたものとなる。この結果、不純物の拡散によって形成された低抵抗領域を設けた構成と比較して、閾値電圧、オン抵抗Ｒｏｎ、最大ドレイン電流Ｉｄｍａｘの安定化を図ることが可能である。
【０２０４】
尚、本第１０実施形態の半導体装置の構成は、第1〜第５実施形態で説明したように、ゲート絶縁膜２５とは別に絶縁膜２１を設けた構成の半導体装置と組み合わせることも可能である。また、本第１０実施形態の半導体装置の構成は、第８〜第９実施形態で説明した様に、パターニングされたｐ型の低抵抗領域１６ｇを備えた半導体装置と組み合わせることも可能である。
【０２０５】
≪１１．第１１実施形態≫
（低抵抗領域を覆うゲート電極をセルフアラインで設けた第１例）
図２５には、第１１実施形態の半導体装置の要部構成を示す断面図である。以下、この図に基づいて、本技術を適用した第１１実施形態の半導体装置の構成を説明する。
【０２０６】
＜第１１実施形態の半導体装置の構成＞
図２５に示す本第１１実施形態の半導体装置１-11が、図１を用いて説明した第１実施形態の半導体装置と異なるところは、ゲート電極２７が低抵抗領域１６ｇを覆っているところ、およびこのゲート電極２７が低抵抗領域１６ｇに対してセルフアラインで形成されているところにある。他の構成は第１実施形態と同様である。よって、第１実施形態と同一の構成要素には同一の符号を付し、本第実施形態での詳細な説明は省略する。
【０２０７】
すなわち本第１１実施形態の半導体装置１-11においては、絶縁膜２１に設けたゲート開口２１ｇの底部に、低抵抗領域１６ｇの全体が露出しており、この上部がゲート絶縁膜２５で覆われている。さらに詳しくは、ゲート絶縁膜２５で覆われたゲート開口２１ｇの周縁から所定の間隔Ｌｄを均等に有した状態で、ゲート開口２１ｇの底部における中央に低抵抗領域１６ｇが露出した状態となっている。この間隔Ｌｄは、ゲート開口２１ｇの周囲において均等であり、低抵抗領域１６ｇに対してセルフアラインで設けられている。間隔Ｌｄは、Ｌｄ＞０ｎｍであれば良く、製造工程のマージンを考慮した大きさで有ればよい。
【０２０８】
またこの半導体装置１-11は、以降に説明する製造方法に起因して、ゲート開口２１ｇの底部に対応して、第２障壁層１６の表面がエッチングされた段差を有する。
【０２０９】
またゲート電極２７は、ゲート絶縁膜２５を介して、ゲート開口２１ｇの底部を完全に覆う状態で設けられているところが重要である。このようなゲート電極２７の実効的なゲート長Ｌｇは、絶縁膜２１におけるゲート開口２１ｇの底部の幅、さらに詳しくはゲート絶縁膜２５で覆われたゲート開口２１ｇの開口幅である。つまり、ゲート電極２７において実効的なゲート長Ｌｇとして機能する部分は、低抵抗領域１６ｇの長さＬよりも、低抵抗領域１６ｇの全周方向に間隔Ｌｄだけ拡幅した大きさを有し、低抵抗領域１６ｇの上部を完全に覆っている。
【０２１０】
＜第１１実施形態の半導体装置の動作＞
このような構成を有する半導体装置１-11は、第１実施形態の半導体装置と同様に動作する。
【０２１１】
＜第１１実施形態の半導体装置の製造方法＞
次に、上述した構成の半導体装置１-11の製造方法の一例を、図２６〜図２８の断面工程図に基づいて説明する。
【０２１２】
［図２６Ａ］
先ず、図２６Ａに示すように、基板１１上に、バッファ層１２、３層構造の下部障壁層１３、チャネル層１４、２層構造の第１障壁層１５、および第２障壁層１６（高抵抗領域１６ｂ）をこの順に成膜する。この際、各層の成膜は、各実施形態で説明したと同様の手順で成膜すれば良く、さらに各層の成膜後には素子分離を形成する。
【０２１３】
［図２６Ｂ］
次に、図２６Ｂに示すように、第２障壁層１６上にゲート開口２１ｇを設けた絶縁膜２１を形成し、さらにゲート開口２１ｇからの不純物の拡散によって低抵抗領域１６ｇを形成する。この工程は、第1実施形態において図５Ｂを用いて説明したと同様の手順で行えば良い。
【０２１４】
すなわちここでは、不純物を添加しないｕ−ＧａＩｎＰ層からなる第２障壁層１６（高抵抗領域１６ｂ）の上部に、例えばＣＶＤ（Chemical Vapor Deposition）法により、窒化シリコン（Ｓｉ３Ｎ４）よりなる絶縁膜２１を成膜する。その後、絶縁膜２１をパターンエッチングすることにより、第２障壁層１６の表面を露出させるゲート開口２１ｇを絶縁膜２１に形成する。
【０２１５】
この状態で、ゲート開口２１ｇの底部に露出する第２障壁層１６の表面層からのｐ型不純物の導入により、第２障壁層１６内にｐ型の低抵抗領域１６ｇを形成する。ここでは図示したように、キャリア供給領域１５ａに達することのない位置、すなわち第２障壁層１６内の表面層のみに、ｐ型不純物である亜鉛（Ｚｎ）を拡散させて低抵抗領域１６ｇを形成する。亜鉛（Ｚｎ）の拡散は、例えば６００℃程度の温度での亜鉛化合物気体を用いた気相拡散によって行う。これにより、ゲート開口２１ｇの底部にセルフアラインで低抵抗領域１６ｇを形成する。
【０２１６】
［図２７Ａ］
その後、図２７Ａに示す工程が、本第１１実施形態の製造方法として特徴的な工程となる。
【０２１７】
すなわちここでは、絶縁膜２１の等方的なエッチングを行うことにより、絶縁膜２１を横方向に後退させ、低抵抗領域１６ｇが完全に露出される大きさにまでゲート開口２１ｇを拡幅する。等方的なエッチングとしては、例えばフッ酸（ＨＦ）系の薬液を用いたウェットエッチング、またはドライエッチングであればプラズマエッチングを行う。
【０２１８】
ただし、これらの薬液を用いたウェットエッチングを行う場合には、絶縁膜２１の下地であるＧａＩｎＰ層の第２障壁層１６もエッチングされる。このため、エッチングレートの遅いフッ酸（ＨＦ）系の薬液を用いたエッチングを行うことにより、第２障壁層１６のエッチングを小さく抑えることが好ましい。
【０２１９】
［図２７Ｂ］
次に図２７Ｂに示すように、ゲート開口２１ｇから露出する第２障壁層１６、および拡幅されたゲート開口２１ｇの内壁を覆う状態で、絶縁膜２１上にゲート絶縁膜２５を成膜する。ここでは例えば原子層蒸着法（Atomic Layer Deposition：ＡＬＤ）法により、膜厚1０ｎｍ程度の酸化アルミニウム（Ａｌ２Ｏ３）よりなるゲート絶縁膜２５を高精度に成膜する。尚、この状態において、ゲート絶縁膜２５で内壁が覆われたゲート開口２１ｇの開口幅が、次に形成するゲート電極の実効的なゲート長Ｌｇとなる。このゲート長Ｌｇは、低抵抗領域１６ｇの幅よりも大きく、低抵抗領域１６ｇの全周に均一な間隔Ｌｄを介して、ゲート絶縁膜２５で覆われたゲート開口２１ｇの側壁が位置する構成となる。
【０２２０】
［図２８Ａ］
次いで図２８Ａに示すように、ゲート絶縁膜２５を介してゲート開口２１ｇの底部を完全に覆う状態で、ゲート電極２７を形成する。この際、ゲート絶縁膜２５上に、ニッケル（Ｎｉ）、および金（Ａｕ）を順次マスク蒸着してゲート電極２７をパターン形成する。これにより、低抵抗領域１６ｇの上部を完全に覆う形状のゲート電極２７を得る。
【０２２１】
［図２８Ｂ］
以上の後には図２８Ｂに示すように、ゲート絶縁膜２５および絶縁膜２１をパターンエッチングすることにより、低抵抗領域１６ｇを挟む位置において、第２障壁層１６の高抵抗領域１６ｂを露出させたソース開口２１ｓおよびドレイン開口２１ｄを形成する。
【０２２２】
［図２５］
その後は図２５に示したように、ソース開口２１ｓおよびドレイン開口２１ｄを介して第２障壁層１６の高抵抗領域１６ｂにオーミック接合されたソース電極２３ｓおよびドレイン電極２３ｄを形成する。この際、金−ゲルマニウム（ＡｕＧｅ）、ニッケル（Ｎｉ）、および金（Ａｕ）を順次蒸着してパターンニングし、さらに例えば４００℃程度の加熱処理により金系合金形成をしてソース電極２３ｓ／ドレイン電極２３ｄを形成し、半導体装置１-11を完成させる。
【０２２３】
以上の説明した製造方法により、第１１実施形態の半導体装置１-11を形成することができる。この方法によれば、絶縁膜２１に形成したゲート開口２１ｇからのｐ型不純物の拡散によって低抵抗領域１６ｇを形成し、ウェットエッチングにより絶縁膜２１を横方向に後退させた後、ゲート絶縁膜２５を介してゲート電極２７を形成する。このため、低抵抗領域１６ｇ上には、低抵抗領域１６ｇに対してセルフアラインで、低抵抗領域１６ｇを完全に覆う形状のゲート電極２７が形成される。したがって、第１１実施形態の半導体装置１-11を容易に得ることが可能である。
【０２２４】
尚、ゲート開口２１ｇ、ゲート絶縁膜２５、およびゲート電極２７の形成は、ソース開口２１ｓ／ドレイン開口２１ｄおよびソース電極２３ｓ／ドレイン電極２３ｄの形成の後に行っても良い。この場合であっても、ゲート絶縁膜２５を介して低抵抗領域１６ｇに対してセルフアラインで、低抵抗領域１６ｇより大きい幅で、ゲート電極２７が形成されるため、第１１実施形態の半導体装置１-11を容易に得ることが可能である。
【０２２５】
＜第１１実施形態の半導体装置の効果＞
以上説明した半導体装置１-11は、ゲート電極２７が低抵抗領域１６ｇの上部を完全に覆う形状を有している。このため、ゲート電極２７にゲート電圧（正電圧）を印加する際に、ｐ型の低抵抗領域１６ｇを完全に空乏化させることが容易となる。すなわちオン動作時にチャネル層１４内ゲート端部におけるキャリア欠乏領域の発生を防ぐことができ、寄生抵抗の増加を抑えることができる。この結果、オン抵抗Ｒｏｎを小さくする事ができ、さらに最大ドレイン電流Ｉｄｍａｘを高くする効果を期待できる。
【０２２６】
そして特に、ゲート電極２７は、低抵抗領域１６ｇに対してセルフアラインで形成されているため、ソース電極２３ｓ／ドレイン電極２３ｄとの間の耐圧を確保するための間隔に対するマージンを小さくすることができる。したがって、素子構造の微細化を達成することが可能である。
【０２２７】
尚、本第１１実施形態を、図９を用いて説明した第２実施形態の半導体装置と組み合わせる場合、図２５に示した第１障壁層１５における膜厚方向の中央部にキャリア供給領域１５ａを設ければ良く、第２実施形態と同様の効果を合わせて得ることができる。
【０２２８】
また本第１１実施形態を、図１１を用いて説明した第３実施形態の半導体装置と組み合わせる場合、図２５に示した低抵抗領域１６ｇをキャリア供給領域１５ａに達する深さにまで延設すれば良く、第３実施形態と同様の効果を合わせて得ることができる。
【０２２９】
さらに本第１１実施形態を、図１２を用いて説明した第４実施形態の半導体装置と組み合わせる場合、図２５に示した第２障壁層１６においてｐ型の低抵抗領域１６ｇを囲む部分を、低抵抗領域として構成すれば良く、第４実施形態と同様の効果を合わせて得ることができる。
【０２３０】
また本第１１実施形態を、図９〜図１２を用いて説明した第２〜４実施形態の各半導体装置と組み合わせる場合の別の例として、例えば第２障壁層１６を設けずに、第１障壁層１５内におけるキャリア供給領域１５ａよりも上層に、低抵抗領域または高抵抗領域を設けた構成にも適用できる。この場合、例えばＡｌＧａＡｓ層で構成された第１障壁層１５内におけるキャリア供給領域１５ａよりも上層に低抵抗領域を拡散形成し、この上部において窒化シリコン（Ｓｉ３Ｎ４）よりなる絶縁膜２１の等方的なエッチングを行うことになるが、このエッチングは第１１実施形態において図２７Ａを用いて説明した手順と同様のエッチングが行われる。このような場合であっても、第１１実施形態で追加された効果を得ることが可能である。
【０２３１】
≪１２．第１２実施形態≫
（低抵抗領域を覆うゲート電極をセルフアラインで設けた第２例）
図２９には、第１２実施形態の半導体装置の要部構成を示す断面図である。以下、この図に基づいて、本技術を適用した第１２実施形態の半導体装置の構成を説明する。
【０２３２】
＜第１２実施形態の半導体装置の構成＞
図２９に示す本第１２実施形態の半導体装置１-12が、図１を用いて説明した第1実施形態の半導体装置と異なるところは、先の第１１実施形態（図２５参照）での相違点に加えて、第２障壁層１６がエッチングストップ層１６ｅを備えているところにある。よってここでは、第１１実施形態との相違点を中心に第１２実施形態の構成を説明する。
【０２３３】
すなわち本第１２実施形態の半導体装置１-12においては、第２障壁層１６における表面側にエッチングストップ層１６ｅが設けられている。このため第２障壁層１６は、図示したように、高抵抗領域１６ｂ、エッチングストップ層１６ｅ、および高抵抗領域１６ｂがこの順に積層された３層構造となっている。
【０２３４】
エッチングストップ層１６ｅは、第２障壁層１６を構成する他の部分（すなわち高抵抗領域１６ｂ）に対して、エッチング選択比が低くなりかつ格子整合する材料で構成される。またエッチングストップ層１６ｅは、第２障壁層１６の電気特性に影響を及ぼすことのない程度の薄膜であり、例えば３ｎｍ程度であることとする。ここでは第２障壁層１６が、ＧａＩｎＰ混晶によって構成されているため、エッチングストップ層１６ｅは、ＧａＡｓ、またはＡｌＧａＡｓによって構成する。
【０２３５】
以上のようなエッチングストップ層１６ｅは、例えば第２障壁層１６の表面側の中間層であり、次に説明する製造工程中における絶縁膜２１の等方的なエッチングにおいて、エッチングストップ層１６ｅが露出されない程度の深さに設けられることとする。
【０２３６】
このようなエッチングストップ層１６ｅを有する第２障壁層１６の上部には、ゲート開口２１ｇが設けられた絶縁膜２１が設けられ、このゲート開口２１ｇの底部に低抵抗領域１６ｇの全体が露出し、この上部がゲート絶縁膜２５で覆われていることは、第１１実施形態と同様である。また、ゲート開口２１ｇの底部における低抵抗領域１６ｇの配置状態は、第１１実施形態と同様であり、ゲート絶縁膜２５で覆われたゲート開口２１ｇの周縁から所定の間隔Ｌｄ（Ｌｄ＞０）を均等に有した状態で、ゲート開口２１ｇの底部における中央に低抵抗領域１６ｇが露出した状態となっている。
【０２３７】
特に本第１２実施形態の半導体装置１-12においては、ゲート開口２１ｇの深さは、絶縁膜２１の膜厚を越えて第２障壁層１６の表面層にも彫り込まれており、さらにエッチングストップ層１６ｅよりも深い位置にまで達している。これにより、ゲート開口２１ｇの底部には、エッチングストップ層１６ｅよりも下層の第２障壁層１６部分が露出しており、この第２障壁層１６部分に設けられた低抵抗領域１６ｇが、ゲート開口２１ｇから完全に露出した状態となっている。
【０２３８】
またゲート電極２７は、ゲート絶縁膜２５を介して、ゲート開口２１ｇの底部を完全に覆う状態で設けられているところが重要である。このようなゲート電極２７の実効的なゲート長Ｌｇは、絶縁膜２１におけるゲート開口２１ｇの底部の幅、さらに詳しくはゲート絶縁膜２５で覆われたゲート開口２１ｇの開口幅である。つまり、ゲート電極２７において実効的なゲート長Ｌｇとして機能する部分は、低抵抗領域１６ｇの長さＬよりも、低抵抗領域１６ｇの全周方向に間隔Ｌｄだけ拡幅した大きさを有し、低抵抗領域１６ｇの上部を完全に覆っている。
【０２３９】
＜第１２実施形態の半導体装置の動作＞
このような構成を有する半導体装置１-12は、第１実施形態の半導体装置と同様に動作する。
【０２４０】
＜第１２実施形態の半導体装置の製造方法＞
次に、上述した構成の半導体装置１-12の製造方法の一例を、図３０〜図３３の断面工程図に基づいて説明する。
【０２４１】
［図３０Ａ］
先ず図３０Ａに示すように、基板１１上に、バッファ層１２、３層構造の下部障壁層１３、チャネル層１４、２層構造の第１障壁層１５、第２障壁層１６の高抵抗領域１６ｂ、第２障壁層１６のエッチングストップ層１６ｅ、および第２障壁層１６の高抵抗領域１６ｂを、この順に成膜する。各層の成膜は、エッチングストップ層１６ｅも含めて、各実施形態で説明したと同様に下層側から順次エピタキシャル成長させれば良く、各層の成膜後には素子分離を形成する。尚、エッチングストップ層１６ｅを形成する位置により、以降に形成するゲート電極とチャネル層１４との距離を任意に設定することが可能である。
【０２４２】
［図３０Ｂ］
その後図３０Ｂに示すように、第２障壁層１６上に、ゲート開口２１ｇを設けた絶縁膜２１を形成する。この際、第１１実施形態と同様に、例えばＣＶＤ（Chemical Vapor Deposition）法により、窒化シリコン（Ｓｉ３Ｎ４）よりなる絶縁膜２１を成膜し、その後、絶縁膜２１をパターンエッチングすることにより、第２障壁層１６の表面を露出させるゲート開口２１ｇを絶縁膜２１に形成する。
【０２４３】
この状態で、ゲート開口２１ｇの底部に露出する第２障壁層１６の表面層からのｐ型不純物の導入により、第２障壁層１６内にｐ型の低抵抗領域１６ｇを形成する。この際、エッチングストップ層１６ｅよりも深い位置にまでｐ型不純物である亜鉛（Ｚｎ）を拡散させることにより、エッチングストップ層１６ｅよりも深い位置にまで低抵抗領域１６ｇが延設されるように形成することが重要である。亜鉛（Ｚｎ）の拡散は、他の実施形態と同様に、例えば６００℃程度の温度での亜鉛化合物気体を用いた気相拡散によって行う。これにより、ゲート開口２１ｇの底部にセルフアラインで低抵抗領域１６ｇを形成する。
【０２４４】
［図３１Ａ］
次に図３１Ａに示すように、絶縁膜２１の等方的なエッチングを行うことにより、絶縁膜２１を横方向に後退させてゲート開口２１ｇを拡幅する。等方的なエッチングとしては、例えばフッ酸（ＨＦ）系の薬液またはリン酸系の薬液を用いたウェットエッチング、またはドライエッチングであればプラズマエッチングを行う。
【０２４５】
ただし、ここでのエッチングにおいて絶縁膜２１の下地であるＧａＩｎＰ層の第２障壁層１６もエッチングされる場合、エッチングストップ層１６ｅ上に高抵抗領域１６ｂが残されるようにする。この場合、第２障壁層１６に対するエッチング速度が遅い薬液を選択したエッチングを行うことが好ましい。
【０２４６】
一方、ここでのエッチングにおいて絶縁膜２１の下地であるＧａＩｎＰ層の第２障壁層１６がエッチングされない場合には、例えば塩酸系またはリン酸系の薬液を用いることにより、エッチングストップ層１６ｅの上部に第２障壁層１６が極薄く残される程度にまで第２障壁層１６をエッチングする工程を追加しても良い。
【０２４７】
［図３１Ｂ］
以上の後、図３１Ｂに示すように、ウェットエッチング法によって、エッチングストップ層１６ｅの上部の高抵抗領域１６ｂを除去し、さらにエッチングストップ層１６ｅを除去する。ここでは、エッチングストップ層１６ｅのエッチングを高精度に制御できるように、先ず、ＧａＡｓで構成されたエッチングストップ層１６ｅに対するエッチング速度が遅い薬液を用いて高抵抗領域１６ｂのウェットエッチングを行う。このような薬液としては、例えば塩酸系またはリン酸系の薬液を用いる。その後ＧａＡｓで構成されたエッチングストップ層１６ｅの除去においては、クエン酸系の薬液を用いたウェットエッチングを行う。
【０２４８】
尚、クエン酸系薬液または塩酸系またはリン酸系の薬液を用いた第２障壁層１６およびエッチングストップ層１６ｅのウェットエッチングにおいては、絶縁膜２１のエッチングは進行しない。このため、絶縁膜２１下の第２障壁層１６およびエッチングストップ層１６ｅが等方的にエッチングされ、絶縁膜２１が、わずかに庇状に張り出す形状となる。
【０２４９】
［図３２Ａ］
次の図３２Ａ以降の工程は、第１１実施形態において図２７Ｂ以降の図を用いて説明した工程と同様の工程を行えば良い。
【０２５０】
すなわち先ず、ゲート開口２１ｇから露出する第２障壁層１６、および拡幅されたゲート開口２１ｇの内壁を覆う状態で、絶縁膜２１上にゲート絶縁膜２５を成膜する。
【０２５１】
［図３２Ｂ］
次いで図３２Ｂに示すように、ゲート絶縁膜２５を介してゲート開口２１ｇの底部を完全に覆う状態で、ゲート電極２７を形成する。
【０２５２】
［図３３］
以上の後には図３３に示すように、ゲート絶縁膜２５および絶縁膜２１をパターンエッチングすることにより、低抵抗領域１６ｇを挟む位置において、第２障壁層１６の高抵抗領域１６ｂを露出させたソース開口２１ｓおよびドレイン開口２１ｄを形成する。
【０２５３】
［図２９］
その後は図２９に示したように、ソース開口２１ｓおよびドレイン開口２１ｄを介して第２障壁層１６の高抵抗領域１６ｂにオーミック接合されたソース電極２３ｓおよびドレイン電極２３ｄを形成し、半導体装置１-12を完成させる。
【０２５４】
以上の説明した製造方法により、第１２実施形態の半導体装置１-12を形成することができる。この方法によれば、絶縁膜２１に形成したゲート開口２１ｇからのｐ型不純物の拡散によって低抵抗領域１６ｇを形成し、ウェットエッチングにより絶縁膜２１を横方向に後退させた後、ゲート絶縁膜２５を介してゲート電極２７を形成する。このため、低抵抗領域１６ｇ上には、低抵抗領域１６ｇに対してセルフアラインで、低抵抗領域１６ｇを完全に覆う形状のゲート電極２７が形成される。したがって、第１２実施形態の半導体装置１-12を容易に得ることが可能である。
【０２５５】
＜第１２実施形態の半導体装置の効果＞
以上説明した半導体装置１-12は、ゲート電極２７が低抵抗領域１６ｇの上部を完全に覆う形状を有している。このため第１１実施形態と同様に、ゲート電極２７にゲート電圧（正電圧）を印加する際に、ｐ型の低抵抗領域１６ｇを完全に空乏化させることが容易となる。すなわちオン動作時にチャネル層１４内ゲート端部におけるキャリア欠乏領域の発生を防ぐことができ、寄生抵抗の増加を抑えることができる。この結果、オン抵抗Ｒｏｎを小さくする事ができ、さらに最大ドレイン電流Ｉｄｍａｘを高くする効果を期待できる。
【０２５６】
またゲート電極２７は、低抵抗領域１６ｇに対してセルフアラインで形成されているため、ソース電極２３ｓ／ドレイン電極２３ｄとの間の耐圧を確保するための間隔に対するマージンを小さくすることができる。したがって、素子構造の微細化を達成することが可能である。
【０２５７】
そして特に、第２障壁層１６の表面側の中間層にエッチングストップ層１６ｅを設け、絶縁膜２１のゲート開口２１ｇを拡幅する際には、エッチングストップ層１６ｅの上部で一旦エッチングを停止させた後、エッチングストップ層１６ｅをウェットエッチングで除去する手順である。このため、エッチングの底面である低抵抗領域１６ｇの表面、すなわちゲート絶縁膜２５との界面を、低抵抗領域１６ｇ形成時のダメージや絶縁膜２１のパターンエッチング時のダメージが除去され、ダメージが最小限に抑えられた表面とすることができる。界面特性が良好でドレイン電流Ｉｄの低減などを回避することができる。しかも、エッチング深さがエッチングストップ層１６ｅの成膜設計で制御されるため、ゲート絶縁膜２５とチャネル層１４との距離の制御性が良好であり、素子特性の均一性も良好である。
【０２５８】
尚、本第１２実施形態においては、第２障壁層１６の表面側の中間層としてエッチングストップ層１６ｅを設けた構成を説明した。しかしながら、エッチングストップ層１６ｅは、第２障壁層１６の表面層を構成する層として設けても良い。この場合、低抵抗領域１６ｇを形成し、絶縁膜２１のゲート開口２１ｇを広げた後、クエン酸系の薬液を用いたウェットエッチングによってＧａＡｓで構成されたエッチングストップ層１６ｅを除去すれば良い。
【０２５９】
また本第１２実施形態を、図９を用いて説明した第２実施形態の半導体装置と組み合わせる場合、図２９に示した第１障壁層１５における膜厚方向の中央部にキャリア供給領域１５ａを設ければ良く、第２実施形態と同様の効果を合わせて得ることができる。
【０２６０】
また本第１２実施形態を、図１１を用いて説明した第３実施形態の半導体装置と組み合わせる場合、図２９に示した低抵抗領域１６ｇをキャリア供給領域１５ａに達する深さにまで延設すれば良く、第３実施形態と同様の効果を合わせて得ることができる。
【０２６１】
さらに本第１２実施形態を、図１２を用いて説明した第４実施形態の半導体装置と組み合わせる場合、図２９に示した第２障壁層１６においてｐ型の低抵抗領域１６ｇを囲む部分を、低抵抗領域１６として構成すれば良く、第４実施形態と同様の効果を合わせて得ることができる。
【０２６２】
また本第１２実施形態を、図９〜図１２を用いて説明した第２〜４実施形態の各半導体装置と組み合わせる場合の別の例として、例えば第２障壁層１６を設けずに、第１障壁層１５内におけるキャリア供給領域１５ａよりも上層に、低抵抗領域または高抵抗領域を設けた構成にも適用できる。この場合、例えばＡｌＧａＡｓ層で構成された第１障壁層１５内におけるキャリア供給領域１５ａよりも上層側の中間層または表面層として、ＡｌＡｓ層で構成されたエッチングストップ層を設ければ良く、このエッチングストップ層を越える深さで低抵抗領域が拡散形成される。この場合であっても、窒化シリコン（Ｓｉ３Ｎ４）よりなる絶縁膜２１の等方的なエッチングは、第１２実施形態において図３１Ａおよび図３１Ｂを用いて説明した手順と同様のエッチングが行われる。このような場合であっても、第１２実施形態で追加された効果を得ることが可能である。
【０２６３】
≪１３．第１３実施形態≫
（低抵抗領域を覆うゲート電極をセルフアラインで設けた第３例）
図３４には、第１３実施形態の半導体装置の要部構成を示す断面図である。以下、この図に基づいて、本技術を適用した第１３実施形態の半導体装置の構成を説明する。
【０２６４】
＜第１３実施形態の半導体装置の構成＞
図３４に示す本第１３実施形態の半導体装置１-13が、図１を用いて説明した第１実施形態の半導体装置と異なるところは、先の第１１実施形態（図２５参照）での相違点に加えて、第２障壁層１６とソース電極２３ｓ／ドレイン電極２３ｄ間にキャップ層３１を設けたところにある。つまり、本第１３実施形態は、第１１実施形態と第５実施形態（図１３参照）とを組み合わせた構成である。
【０２６５】
すなわち本第１３実施形態の半導体装置１-13においては、第２障壁層１６と、ソース電極２３ｓ／ドレイン電極２３ｄとの間に、低抵抗領域１６ｇとは逆導電型の不純物（ここではｎ型の不純物）を含有するキャップ層３１が設けられている。このようなキャップ層３１は、第２障壁層１６に対して格子整合する化合物半導体材料を用いて構成されていれば良く、第２障壁層１６のバンドギャップと一致している必要はない。ただし、極端にバンドギャップが異なると、接合部にポテンシャルの障壁ができるため、オーミック接合における抵抗が高くなるおそれがある。したがって、キャップ層３１のバンドギャップは、下地となる第２障壁層１６のバンドギャップに対して、半導体装置１-13の特性に影響のない程度の範囲で一致させることとする。
【０２６６】
以上のようなキャップ層３１は、第２障壁層１６がＧａＩｎＰ混晶からなる場合、例えばｎ型の不純物を含有するＧａＡｓにより構成されていることとする。
【０２６７】
また第２障壁層１６の上部には、キャップ層３１を覆う状態で絶縁膜２１が設けられており、この絶縁膜２１に設けられたゲート開口２１ｇの底部に低抵抗領域１６ｇの全体が露出し、この上部がゲート絶縁膜２５で覆われていることは、第１１実施形態と同様である。また、ゲート開口２１ｇの底部における低抵抗領域１６ｇの配置状態は、第１１実施形態と同様であり、ゲート絶縁膜２５で覆われたゲート開口２１ｇの周縁から所定の間隔Ｌｄ（Ｌｄ＞０）を均等に有した状態で、ゲート開口２１ｇの底部における中央に低抵抗領域１６ｇが露出した状態となっている。
【０２６８】
＜第１３実施形態の半導体装置の動作＞
このような構成を有する半導体装置１-13は、第１実施形態の半導体装置と同様に動作する。
【０２６９】
＜第１３実施形態の半導体装置の製造方法＞
次に、上述した構成の半導体装置１-13の製造方法の一例を、図３５〜図３８の断面工程図に基づいて説明する。
【０２７０】
［図３５Ａ］
先ず図３５Ａに示すように、基板１１上に、バッファ層１２、３層構造の下部障壁層１３、チャネル層１４、２層構造の第１障壁層１５、第２障壁層１６（低抵抗領域１６ｂ）、さらにはキャップ層３１となるｎ型ＧａＡｓ層を、この順に成膜する。各層の成膜は、各実施形態で説明したと同様に下層側から順次エピタキシャル成長させれば良く、各層の成膜後には素子分離を形成する。その後、ｎ型ＧａＡｓ層をパターンエッチングしてキャップ層３１を形成する。
【０２７１】
［図３５Ｂ］
次いで図３５Ｂに示すように、キャップ層３１を覆う状態で絶縁膜２１を形成し、この絶縁膜２１にゲート開口２１ｇを形成する。この工程は、第1実施形態において図５Ｂを用いて説明したと同様の手順で行えば良い。すなわちここでは、キャップ層３１を覆う状態で、第２障壁層１６上に、例えばＣＶＤ（Chemical Vapor Deposition）法によって窒化シリコン（Ｓｉ３Ｎ４）よりなる絶縁膜２１を成膜する。その後、絶縁膜２１をパターンエッチングすることにより、第２障壁層１６の表面を露出させるゲート開口２１ｇを絶縁膜２１に形成する。ゲート開口２１ｇは、キャップ層３１を露出することのない位置に形成する。
【０２７２】
［図３６Ａ］
次に図３６Ａに示すように、ゲート開口２１ｇの底部に露出する第２障壁層１６の表面層からのｐ型不純物の導入により、第２障壁層１６内にｐ型の低抵抗領域１６ｇを形成する。ここでは図示したように、キャリア供給領域１５ａに達することのない位置、すなわち第２障壁層１６内の表面層のみに、ｐ型不純物である亜鉛（Ｚｎ）を拡散させて低抵抗領域１６ｇを形成する。亜鉛（Ｚｎ）の拡散は、例えば６００℃程度の温度での亜鉛化合物気体を用いた気相拡散によって行う。これにより、ゲート開口２１ｇの底部にセルフアラインで低抵抗領域１６ｇを形成する。
【０２７３】
［図３６Ｂ］
その後図３６Ｂ以降の工程は、第１１実施形態において図２７Ａ以降の図を用いて説明した工程と同様の工程を行えば良い。
【０２７４】
すなわち先ず、絶縁膜２１の等方的なエッチングを行うことにより、絶縁膜２１を横方向に後退させてゲート開口２１ｇを拡幅する。ここでは絶縁膜２１の下地であるＧａＩｎＰ層の第２障壁層１６もエッチングされる。
【０２７５】
［図３７Ａ］
次に図３７Ａに示すように、ゲート開口２１ｇから露出する第２障壁層１６、および拡幅されたゲート開口２１ｇの内壁を覆う状態で、絶縁膜２１上にゲート絶縁膜２５を成膜する。
【０２７６】
［図３７Ｂ］
次いで図３７Ｂに示すように、ゲート絶縁膜２５を介してゲート開口２１ｇの底部を完全に覆う状態で、ゲート電極２７を形成する。
【０２７７】
［図３８］
以上の後には図３８に示すように、ゲート絶縁膜２５および絶縁膜２１をパターンエッチングすることにより、低抵抗領域１６ｇを挟む位置において、キャップ層３１を露出させたソース開口２１ｓおよびドレイン開口２１ｄを形成する。
【０２７８】
［図３４］
その後は図３４に示したように、ソース開口２１ｓおよびドレイン開口２１ｄを介してキャップ層３１にオーミック接合されたソース電極２３ｓおよびドレイン電極２３ｄを形成し、半導体装置１-13を完成させる。
【０２７９】
以上の説明した製造方法により、第１３実施形態の半導体装置１-13を形成することができる。この方法によれば、絶縁膜２１に形成したゲート開口２１ｇからのｐ型不純物の拡散によって低抵抗領域１６ｇを形成し、ウェットエッチングにより絶縁膜２１を横方向に後退させた後、ゲート絶縁膜２５を介してゲート電極２７を形成する。このため、低抵抗領域１６ｇ上には、低抵抗領域１６ｇに対してセルフアラインで、低抵抗領域１６ｇを完全に覆う形状のゲート電極２７が形成される。したがって、第１３実施形態の半導体装置１-13を容易に得ることが可能である。
【０２８０】
＜第１３実施形態の半導体装置の効果＞
以上説明した半導体装置１-13は、ゲート電極２７が低抵抗領域１６ｇの上部を完全に覆う形状を有している。このため第１１実施形態と同様に、ゲート電極２７にゲート電圧（正電圧）を印加する際に、ｐ型の低抵抗領域１６ｇを完全に空乏化させることが容易となる。すなわちオン動作時にチャネル層１４内ゲート端部におけるキャリア欠乏領域の発生を防ぐことができ、寄生抵抗の増加を抑えることができる。この結果、オン抵抗Ｒｏｎを小さくする事ができ、さらに最大ドレイン電流Ｉｄｍａｘを高くする効果を期待できる。
【０２８１】
また以上に加えて、第２障壁層１６とソース電極２３ｓ／ドレイン電極２３ｄとの間に、化合物半導体からなるキャップ層３１を設けた構成であるため、キャップ層３１直下のチャネル層１４のシートキャリア密度を高くすることができる。これによってもチャネル抵抗およびアクセス抵抗を低くしてオン抵抗Ｒｏｎを小さくする事ができ、さらに最大ドレイン電流Ｉｄｍａｘを高くする効果を期待できる。
【０２８２】
またゲート電極２７は、低抵抗領域１６ｇに対してセルフアラインで形成されているため、ソース電極２３ｓ／ドレイン電極２３ｄとの間の耐圧を確保するための間隔に対するマージンを小さくすることができる。したがって、素子構造の微細化を達成することが可能である。
【０２８３】
尚、本第１３実施形態を、図９を用いて説明した第２実施形態の半導体装置と組み合わせる場合、図３４に示した第１障壁層１５における膜厚方向の中央部にキャリア供給領域１５ａを設ければ良く、第２実施形態と同様の効果を合わせて得ることができる。
【０２８４】
また本第１３実施形態を、図１１を用いて説明した第３実施形態の半導体装置と組み合わせる場合、図３４に示した低抵抗領域１６ｇをキャリア供給領域１５ａに達する深さにまで延設すれば良く、第３実施形態と同様の効果を合わせて得ることができる。
【０２８５】
さらに本第１３実施形態を、図１２を用いて説明した第４実施形態の半導体装置と組み合わせる場合、図３４に示した第２障壁層１６においてｐ型の低抵抗領域１６ｇを囲む部分を、低抵抗領域１６ａとして構成すれば良く、第４実施形態と同様の効果を合わせて得ることができる。
【０２８６】
また本第１３実施形態を、図９〜図１２を用いて説明した第２〜４実施形態の各半導体装置と組み合わせる場合の別の例として、例えば第２障壁層１６を設けずに、第１障壁層１５におけるキャリア供給領域１５ａよりも上層に、低抵抗領域または高抵抗領域を設け、第１障壁層１５上にキャップ層３１を設けた構成にも適用できる。この場合、例えばＡｌＧａＡｓ層で構成された第１障壁層１５内におけるキャリア供給領域１５ａよりも上層に低抵抗領域を拡散形成し、この上部において窒化シリコン（Ｓｉ３Ｎ４）よりなる絶縁膜２１の等方的なエッチングを行うことになるが、このエッチングは第１１実施形態において図２７Ａを用いて説明した手順と同様のエッチングが行われる。このような場合であっても、第１３実施形態で追加された効果を得ることが可能である。
【０２８７】
≪１４．第１４実施形態≫
（低抵抗領域を覆うゲート電極をセルフアラインで設けた第４例）
図３９には、第１４実施形態の半導体装置の要部構成を示す断面図である。以下、この図に基づいて、本技術を適用した第１４実施形態の半導体装置の構成を説明する。
【０２８８】
＜第１４実施形態の半導体装置の構成＞
図３９に示す本第１４実施形態の半導体装置１-14が、図１を用いて説明した第1実施形態の半導体装置と異なるところは、ゲート電極２７が低抵抗領域１６ｇを覆っているところ、およびこのゲート電極２７が低抵抗領域１６ｇに対してセルフアラインで形成されているところにある。他の構成は第１実施形態と同様である。よってここでは、第１１実施形態との相違点を中心に第１４実施形態の構成を説明する。
【０２８９】
すなわち本第１４実施形態の半導体装置１-14においては、第２障壁層１６の上部には、ゲート開口２１ｇが設けられた絶縁膜２１が設けられており、このゲート開口２１ｇの底部に低抵抗領域１６ｇの全体が露出していて、この上部がゲート絶縁膜２５で覆われていることは、第１１実施形態と同様である。また、ゲート開口２１ｇの底部における低抵抗領域１６ｇの配置状態は、第１１実施形態と同様であり、ゲート絶縁膜２５で覆われたゲート開口２１ｇの周縁から所定の間隔Ｌｄ（Ｌｄ＞０）を均等に有した状態で、ゲート開口２１ｇの底部における中央に低抵抗領域１６ｇが露出した状態となっている。
【０２９０】
またゲート電極２７は、ゲート絶縁膜２５を介して、ゲート開口２１ｇの底部を完全に覆う状態で設けられているところが重要である。このようなゲート電極２７の実効的なゲート長Ｌｇは、絶縁膜２１におけるゲート開口２１ｇの底部の幅、さらに詳しくはゲート絶縁膜２５で覆われたゲート開口２１ｇの開口幅である。つまり、ゲート電極２７は、実効的なゲート長Ｌｇとして機能する部分が、低抵抗領域１６ｇの全周方向に、低抵抗領域１６ｇの長さＬよりも間隔Ｌｄだけ拡幅した大きさであって、低抵抗領域１６ｇの上部を完全に覆って設けられている。
【０２９１】
＜第１４実施形態の半導体装置の動作＞
このような構成を有する半導体装置１-14は、第１実施形態の半導体装置と同様に動作する。
【０２９２】
＜第１４実施形態の半導体装置の製造方法＞
次に、上述した構成の半導体装置１-14の製造方法の一例を、図４０〜図４２の断面工程図に基づいて説明する。
【０２９３】
［図４０Ａ］
先ず図４０Ａに示すように、基板１１上に、バッファ層１２、３層構造の下部障壁層１３、チャネル層１４、２層構造の第１障壁層１５、および第２障壁層１６（低抵抗領域１６ｂ）を、この順に成膜する。各層の成膜は、各実施形態で説明したと同様に下層側から順次エピタキシャル成長させれば良く、各層の成膜後には素子分離を形成する。
【０２９４】
［図４０Ｂ］
その後図４０Ｂに示すように、第２障壁層１６上に、ゲート開口２１ｇを設けた絶縁膜２１を形成する。この際、第１１実施形態と同様に、例えばＣＶＤ（Chemical Vapor Deposition）法により、窒化シリコン（Ｓｉ３Ｎ４）よりなる絶縁膜２１を成膜し、その後、絶縁膜２１をパターンエッチングすることにより、第２障壁層１６の表面を露出させるゲート開口２１ｇを絶縁膜２１に形成する。
【０２９５】
次いで絶縁膜２１の側壁にサイドウォール４５を形成し、ゲート開口２１ｇの開口幅をサイドウォール４５の幅だけ狭くする。ここでは、先ず絶縁膜２１を覆う状態で、サイドウォール４５を形成する材料膜を成膜する。この材料膜は、絶縁膜２１および第２障壁層１６に対してエッチング選択比が高くなる材料を用いて構成される。ここでは例えば成膜方法によってエッチング速度が制御された窒化シリコン、酸化アルミニウム、または窒化アルミニウムで構成された材料膜を形成する。ただし、絶縁膜２１と同じ材料である窒化シリコンを用いてサイドウォール４５を形成する場合は、成膜ガスとして用いる窒素ガス（Ｎ２）やアンモニアガス（ＮＨ３）の流量を調整することにより、以降に行なう等方的なエッチングでのエッチングレートが調整された窒化シリコン（Ｓｉ３Ｎ４）よりなる絶縁膜を成膜する。
【０２９６】
次いで、成膜した材料膜をドライエッチングによって異方性エッチングし、絶縁膜２１の側壁のみに残す。これにより、絶縁膜２１の側壁に、先の材料膜で構成されたサイドウォール４５を形成し、ゲート開口２１ｇの開口幅を狭くする。
【０２９７】
［図４１Ａ］
次いで図４１Ａに示すように、サイドウォール４５で狭められたゲート開口２１ｇの底部からのｐ型不純物の導入により、第２障壁層１６内にｐ型の低抵抗領域１６ｇを形成する。ここでは図示したように、キャリア供給領域１５ａに達することのない位置、すなわち第２障壁層１６内の表面層のみに、ｐ型不純物である亜鉛（Ｚｎ）を拡散させて低抵抗領域１６ｇを形成する。亜鉛（Ｚｎ）の拡散は、例えば６００℃程度の温度での亜鉛化合物気体を用いた気相拡散によって行う。これにより、ゲート開口２１ｇの底部にセルフアラインで低抵抗領域１６ｇを形成する。
【０２９８】
［図４１Ｂ］
その後図４１Ｂに示すように、窒化シリコン（Ｓｉ３Ｎ４）で構成されたサイドウォール４５を、窒化シリコン（Ｓｉ３Ｎ４）で構成された絶縁膜２１、およびＧａＩｎＰ混晶で構成された第２障壁層１６に対して選択的にエッチングすることによって除去する。このようなエッチングは、例えばフッ酸（ＨＦ）系の薬液を用いたウェットエッチング、またはドライエッチングであればプラズマエッチングを行う。これにより、ゲート開口２１ｇの開口幅を広げる。
【０２９９】
［図４２Ａ］
その後図４２Ａ以降の工程は、第１１実施形態において図２７Ｂ以降の図を用いて説明した工程と同様の工程を行えば良い。
【０３００】
すなわち先ず、ゲート開口２１ｇから露出する第２障壁層１６、および拡幅されたゲート開口２１ｇの内壁を覆う状態で、絶縁膜２１上にゲート絶縁膜２５を成膜する。次いで、ゲート絶縁膜２５を介してゲート開口２１ｇの底部を完全に覆う状態で、ゲート電極２７を形成する。
【０３０１】
［図４２Ｂ］
以上の後には図４２Ｂに示すように、ゲート絶縁膜２５および絶縁膜２１をパターンエッチングすることにより、低抵抗領域１６ｇを挟む位置において、第２障壁層１６の高抵抗領域１６ｂを露出させたソース開口２１ｓおよびドレイン開口２１ｄを形成する。
【０３０２】
［図３９］
その後は図３９に示したように、ソース開口２１ｓおよびドレイン開口２１ｄを介して第２障壁層１６の高抵抗領域１６ｂにオーミック接合されたソース電極２３ｓおよびドレイン電極２３ｄを形成し、半導体装置１-14を完成させる。
【０３０３】
以上の説明した製造方法により、第１４実施形態の半導体装置１-14を形成することができる。この方法によれば、サイドウォール４５を備えたゲート開口２１ｇからのｐ型不純物の拡散によって低抵抗領域１６ｇを形成し、ウェットエッチングによりサイドウォール４５を除去してゲート開口２１ｇを拡幅した後、ゲート絶縁膜２５を介してゲート電極２７を形成する。このため、低抵抗領域１６ｇ上には、低抵抗領域１６ｇに対してセルフアラインで、低抵抗領域１６ｇを完全に覆う形状のゲート電極２７が形成される。したがって、第１４実施形態の半導体装置１-14を容易に得ることが可能である。
【０３０４】
＜第１４実施形態の半導体装置の効果＞
以上説明した半導体装置１-14は、ゲート電極２７が低抵抗領域１６ｇの上部を完全に覆う形状を有している。このため第１１実施形態と同様に、ゲート電極２７にゲート電圧（正電圧）を印加する際に、ｐ型の低抵抗領域１６ｇを完全に空乏化させることが容易となる。すなわちオン動作時にチャネル層１４内ゲート端部におけるキャリア欠乏領域の発生を防ぐことができ、寄生抵抗の増加を抑えることができる。この結果、オン抵抗Ｒｏｎを小さくする事ができ、さらに最大ドレイン電流Ｉｄｍａｘを高くする効果を期待できる。
【０３０５】
またゲート電極２７が低抵抗領域１６ｇに対してセルフアラインで形成されていることにより、ソース電極２３ｓ／ドレイン電極２３ｄとの間の耐圧を確保するための間隔に対するマージンを小さくすることができる。これに加えて、サイドウォール４５によって開口幅が狭められたゲート開口２１ｇを介しての不純物の導入によって低抵抗領域１６ｇが形成されているため、低抵抗領域１６ｇの微細化が図られる。したがって、第１１〜１３実施形態と比較して、さらに素子構造の微細化を達成することが可能である。
【０３０６】
尚、本第１４実施形態を、図９を用いて説明した第２実施形態の半導体装置と組み合わせる場合、図３９に示した第１障壁層１５における膜厚方向の中央部にキャリア供給領域１５ａを設ければ良く、第２実施形態と同様の効果を合わせて得ることができる。
【０３０７】
また本第１４実施形態を、図１１を用いて説明した第３実施形態の半導体装置と組み合わせる場合、図３９に示した低抵抗領域１６ｇをキャリア供給領域１５ａに達する深さにまで延設すれば良く、第３実施形態と同様の効果を合わせて得ることができる。
【０３０８】
さらに本第１４実施形態を、図１２を用いて説明した第４実施形態の半導体装置と組み合わせる場合、図３９に示した第２障壁層１６においてｐ型の低抵抗領域１６ｇを囲む部分を、低抵抗領域１６ａとして構成すれば良く、第４実施形態と同様の効果を合わせて得ることができる。
【０３０９】
また本第１４実施形態を、図９〜図１２を用いて説明した第２〜４実施形態の各半導体装置と組み合わせる場合の別の例として、例えば第２障壁層１６を設けずに、第１障壁層１５内におけるキャリア供給領域１５ａよりも上層に、低抵抗領域または高抵抗領域を設けた構成にも適用できる。この場合、例えばＡｌＧａＡｓ層で構成された第１障壁層１５内におけるキャリア供給領域１５ａよりも上層に低抵抗領域を拡散形成し、この上部において窒化シリコン（Ｓｉ３Ｎ４）よりなる絶縁膜２１の等方的なエッチングを行うことになるが、このエッチングは第１１実施形態において図２７Ａを用いて説明した手順と同様のエッチングが行われる。このような場合であっても、第１４実施形態で追加された効果を得ることが可能である。
【０３１０】
またさらに本第１４実施形態は、図２９を用いて説明した第１２実施形態の製造方法と組み合わせても良い。この場合、第２障壁層１６にエッチングストップ層を設け、図４２を用いて説明したゲート絶縁膜２５を形成する工程の前に、絶縁膜２１をマスクにしてエッチングストップ層までをウェットエッチングする工程を加えれば良い。これにより、第１２実施形態と同様の効果を合わせて得ることができる。
【０３１１】
またさらに本第１４実施形態は、図３２を用いて説明した第１３実施形態と組み合わせても良い。この場合、図４０Ｂを用いて説明した絶縁膜２１を形成する前に、キャップ層を設ける工程を行い、キャップ層を覆って絶縁膜２１を形成すれば良い。これにより、第１３実施形態と同様の効果を合わせて得ることができる。
【０３１２】
≪１５．変形例−１≫
以上説明した第１実施形態〜第１４実施形態においては、基板１１の上部に形成される化合物半導体を用いた各層は、各層間において格子整合しているとした。しかしながら、本技術は、このような構成に限定されることはなく、基板１１の上部に形成される化合物半導体を用いた各層は、シュードモルフィック技術により成長させた化合物半導体層や、メタモルフィック技術により成長させた格子定数の異なる化合物半導体層を用いても良い。例えば、ＧａＡｓからなる基板上に、ＧａＡｓとは格子定数が異なる化合物半導体からなる各層を成長させても良い。
【０３１３】
例えばメタモルフィック技術を適用した構成の一例としては、次のようである。
基板１１およびバッファ層１２…ＧａＡｓ
下部障壁層１３…ＩｎＡｌＡｓ（Ｉｎ0.52Ａｌ0.48Ａｓ）
チャネル層１４…ＩｎＧａＡｓ（Ｉｎ0.53Ｇａ0.47Ａｓ）
第１障壁層１５…ＩｎＡｌＡｓ（Ｉｎ0.52Ａｌ0.48Ａｓ）
第２障壁層１６…ＩｎＡｌＰまたはＩｎＡｌＡｓまたはＡｌＧａＡｓＳｂ
ただし、第２障壁層１６としてＩｎＡｌＰまたはＩｎＡｌＡｓを用いる場合、Ａｌの組成比を高くすることで第1障壁層に対しての格子整合を図る。
【０３１４】
≪１６．変形例−２≫
また以上説明した第1実施形態〜第１４実施形態においては、第１障壁層１５と第２障壁層１６とで、チャネル層１４の上方の上部障壁層を構成するとした。しかしながら、上部障壁層は、これらの２層構造に限定されることはなく、第１障壁層１５と第２障壁層１６との間に、さらに異なる化合物半導体材料からなる追加の障壁層を設けても良い。このような場合であっても、第１障壁層１５と第２障壁層１６とを直接接合させた状態において、当該接合部においての第２障壁層１６のキャリア走行側とは逆側のエネルギー帯が、当該接合部においての第１障壁層１５のキャリア走行側とは逆側のエネルギー帯よりも第１障壁層内真性フェルミ準位から遠い関係が保たれれば良い。また追加の障壁層は、第１障壁層１５と第２障壁層１６に対して格子整合する半導体材料を用いて構成されれば良く、この追加の障壁層にキャリア供給領域を設けても良く、また第２障壁層１６の表面層から低抵抗領域１６ｇが延設されて設けられても良い。
【０３１５】
≪１７．適用例≫
（無線通信装置）
以上のような各実施形態で説明した半導体装置は、例えば、移動体通信システムなどにおける無線通信装置に用いられ、特にそのアンテナスイッチとして用いられる。このような無線通信装置としては、通信周波数がＵＨＦ（ultra high frequency）帯以上のもので効果が特に発揮される。
【０３１６】
つまり第１〜第１４実施形態で説明した、オフ電流が小さく、最大ドレイン電流Ｉｄｍａｘが高く高調波歪特性に優れた半導体装置を無線通信装置のアンテナスイッチに用いることにより、無線通信装置の小型化および低消費電力化を図ることが可能になる。特に、携帯通信端末においては、装置の小型化および低消費電力化による使用時間の延長により、携帯性の向上を図ることが可能になる。
【０３１７】
尚、本技術は以下のような構成も取ることができる。
【０３１８】
（１）
化合物半導体で構成されたチャネル層と、
化合物半導体で構成され前記チャネル層上に設けられた上部障壁層と、
前記上部障壁層において前記チャネル層側の界面層を構成する層であって、当該チャネル層との接合部におけるキャリア走行側のエネルギー帯が、当該チャネル層よりも当該チャネル層内真性フェルミ準位から遠い化合物半導体で構成された第1障壁層と、
前記上部障壁層の表面層に設けられた層であって、前記第１障壁層と接合させた状態において、当該接合部におけるバンドギャップを挟んで前記キャリア走行側と逆側のエネルギー帯が、当該第１障壁層よりも当該第１障壁層内真性フェルミ準位から遠い化合物半導体で構成された第２障壁層と、
前記第２障壁層における少なくとも表面層に設けられ、キャリアと逆導電型の不純物を含有することにより周囲よりも低抵抗に保たれた低抵抗領域と、
前記低抵抗領域を挟んだ位置において前記第２障壁層に接続されたソース電極およびドレイン電極と、
前記低抵抗領域上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記低抵抗領域上に設けられたゲート電極とを備えた
半導体装置。
【０３１９】
（２）
前記低抵抗領域は、前記第２障壁層の表面層から前記第１障壁層に達するまでの深さを有する
（１）記載の半導体装置。
【０３２０】
（３）
前記上部障壁層との間に前記チャネル層を挟む位置に、当該チャネル層との接合部におけるキャリア走行側のエネルギー帯が、当該チャネル層よりも当該チャネル層内真性フェルミ準位から遠い化合物半導体で構成された下部障壁層を有する
（１）または（２）記載の半導体装置。
【０３２１】
（４）
前記上部障壁層とソース電極およびドレイン電極との間に、キャリアとなる不純物を含有する層が設けられている
（１）〜（３）の何れかに記載の半導体装置。
【０３２２】
（５）
前記第２障壁層は、前記第1障壁層の上方において前記低抵抗領域としてパターン形成されている
（１）〜（４）の何れかに記載の半導体装置。
【０３２３】
（６）
前記ゲート電極は、前記低抵抗領域の上部を完全に覆う形状を有する
（１）〜（５）の何れかに記載の半導体装置。
【０３２４】
（７）
前記第1障壁層における伝導帯の最低エネルギーは、前記チャネル層における伝導帯の最低エネルギーよりも高く、
前記第２障壁層における価電子帯の最大エネルギーは、前記第1障壁層における価電子帯の最大エネルギーよりも低い
（１）〜（６）の何れかに記載の半導体装置。
【０３２５】
（８）
前記チャネル層は、ＩＩＩ−Ｖ族化合物半導体であるＩｎＧａＡｓ混晶で構成され、
前記第１障壁層は、ＩＩＩ−Ｖ族化合物半導体であるＡｌＧａＡｓ混晶で構成され、
前記第２障壁層は、ＩＩＩ−Ｖ族化合物半導体であるＧａＩｎＰ混晶で構成された
（１）〜（７）の何れかに記載の半導体装置。
【０３２６】
（９）
前記チャネル層は、ＩＩＩ−Ｖ族化合物半導体であるＩｎＧａＡｓ混晶で構成され、
前記第１障壁層または第２障壁層は、ＩＩＩ−Ｖ族化合物半導体であるＩｎ（ＡｌＧａ）ＡｓＰ混晶で構成された
（１）〜（８）の何れかに記載の半導体装置。
【０３２７】
（１０）
前記チャネル層は、ＧａＡｓで構成された基板上に設けられた
（１）〜（９）の何れかに記載の半導体装置。
【０３２８】
（１１）
前記チャネル層は、前記基板上にＧａＡｓとは格子定数の異なる化合物半導体をメタモルフィック成長させてなる
（１０）記載の半導体装置。
【０３２９】
（１２）
化合物半導体で構成されたチャネル層上に、当該チャネル層との接合部におけるキャリア走行側のエネルギー帯が、当該チャネル層よりも当該チャネル層内真性フェルミ準位から遠い化合物半導体で構成された第1障壁層を形成することと、
前記第1障壁層の上方に、前記第１障壁層と接合させた状態において、当該接合部におけるバンドギャップを挟んでキャリア走行側と逆側のエネルギー帯が、当該第１障壁層よりも当該第１障壁層内真性フェルミ準位から遠い化合物半導体で構成されると共に、少なくとも表面層にキャリアと逆導電型の不純物を含有することにより周囲よりも低抵抗に保たれた低抵抗領域を備えた第２障壁層を形成することと、
前記第1障壁層によって前記チャネル層側の界面層が構成されると共に、前記第２障壁層が表面層に設けられた上部障壁層に対して、前記低抵抗領域を挟む各位置で接続されたソース電極およびドレイン電極を形成することと、
前記低抵抗領域の上部にゲート絶縁膜を形成することと、
前記ゲート絶縁膜を介して前記低抵抗領域の上部にゲート電極を形成することとを行う
半導体装置の製造方法。
【０３３０】
（１３）
前記ゲート絶縁膜を形成する際には、原子層蒸着法によって当該ゲート絶縁膜を成膜する
（１２）記載の半導体装置の製造方法。
【０３３１】
（１４）
前記第２障壁層を形成する際には、化合物半導体で構成された当該第２障壁層を成膜した後、当該第２障壁層に不純物を拡散させることによって前記低抵抗領域を形成する
（１２）または（１３）記載の半導体装置の製造方法。
【０３３２】
（１５）
前記不純物として亜鉛を拡散させる
（１４）記載の半導体装置の製造方法。
【０３３３】
（１６）
前記低抵抗領域を形成する際には、前記第２障壁層上に開口を有する絶縁膜を形成し、当該絶縁膜の開口から当該第２障壁層に不純物を拡散させ、
前記ゲート絶縁膜を形成する前には、エッチングによって前記絶縁膜の開口を広げ、
前記ゲート絶縁膜を形成する際には、前記開口から露出する前記第２障壁層を覆う状態で、当該ゲート絶縁膜を形成し、
前記ゲート電極を形成する際には、前記ゲート絶縁膜を介して前記開口の底部を完全に覆う状態で当該ゲート電極を形成する
（１４）または（１５）記載の半導体装置の製造方法。
【０３３４】
（１７）
前記第２障壁層を成膜する際には、表面側に当該第２障壁層を構成する化合物半導体に対するエッチングストップ層を形成し、
前記低抵抗領域を形成する際には、前記エッチングストップ層を越える深さにまで当該低抵抗領域を形成し、
前記絶縁膜の開口を広げる際には、前記絶縁膜の等方的なエッチングを行い、
その後前記ゲート絶縁膜を形成する前に前記エッチングストップ層を除去する
（１６）記載の半導体装置の製造方法。
【０３３５】
（１８）
前記低抵抗領域を形成する際には、前記第２障壁層上に開口を有する絶縁膜を形成し、当該開口の側壁にサイドウォールを設け、当該絶縁膜および当該サイドウォールをマスクにして当該第２障壁層に不純物を拡散させ、
前記ゲート絶縁膜を形成する前には、前記サイドウォールを除去し、
前記ゲート絶縁膜を形成する際には、前記開口から露出する前記第２障壁層を覆う状態で、当該ゲート絶縁膜を形成し、
前記ゲート電極を形成する際には、前記ゲート絶縁膜を介して前記開口の底部を完全に覆う状態で当該ゲート電極を形成する
（１４）または（１５）記載の半導体装置の製造方法。
【０３３６】
（１９）
前記第２障壁層を成膜する際には、表面側に当該第２障壁層を構成する化合物半導体に対するエッチングストップ層を形成し、
前記低抵抗領域を形成する際には、前記エッチングストップ層を越える深さにまで当該低抵抗領域を形成し、
前記サイドウォールを除去した後、前記ゲート絶縁膜を形成する前に、前記エッチングストップ層を除去する
（１８）記載の半導体装置の製造方法。
【０３３７】
（２０）
前記第２障壁層の形成は、前記チャネル層上に前記上部障壁層をエピタキシャル成長によって形成する際、不純物を添加したエピタキシャル成長によって第２障壁層を形成し、当該第２障壁層を前記低抵抗領域として用いる
（１２）または（１３）記載の半導体装置の製造方法。
【符号の説明】
【０３３８】
１-1〜１-14…半導体装置、１３…下部障壁層、１４…チャネル層、１５…第1障壁層（上部障壁層）、１６…第２障壁層（上部障壁層）、１６ｅ…エッチングストップ層、１６ｇ…低抵抗領域、２１…絶縁膜、２１ｇ…ゲート開口、２５…ゲート絶縁膜、２７…ゲート電極、２３ｓ…ソース電極、２３ｄ…ドレイン電極、３１…キャップ層、４５…サイドウォール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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