(57)【特許請求の範囲】
【請求項１】
電源間に直列に接続したプリチャージ部およびダウン論理動作部を有し、論理動作前の準備動作時に前記プリチャージ部と前記ダウン論理動作部の接続ノードであるダイナミックダウンノードを高レベルにプリチャージし、前記論理動作時に前記ダイナミックダウンノードを前記ダウン論理動作部への入力に応じた状態にして第１出力信号とするプルダウンタイプのダイナミックＣＭＯＳ回路と、
電源間に直列に接続したアップ論理動作部およびプリディスチャージ部を有し、前記準備動作時に前記アップ論理動作部と前記プリディスチャージ部との接続ノードであるダイナミックアップノードを低レベルにプリディスチャージし、前記論理動作時に前記ダイナミックアップノードを前記アップ論理動作部への入力に応じた状態にして第２出力信号とするプルアップタイプのダイナミックＣＭＯＳ回路と、
前記ダイナミックダウンノードと前記ダイナミックアップノードを接続する信号経路に設けられた伝送ゲートと、を備えることを特徴とするダイナミック回路。
【請求項２】
前記第１出力信号および前記第２出力信号の少なくとも一方に応じて、前記伝送ゲートの制御信号を生成する制御部と、を備えることを特徴とする請求項１に記載のダイナミック回路。
【請求項３】
前記制御部は、前記ダウン論理動作部への入力が前記ダイナミックダウンノードをプルダウンすることにより前記第１出力信号が低レベルに変化した時および／または前記論理動作部への入力が前記ダイナミックアップノードをプルアップすることにより前記第２出力信号が高レベルに変化した時に、前記伝送ゲートを導通する前記制御信号を生成することを特徴とする請求項２に記載のダイナミック回路。
【請求項４】
前記制御部は、前記第１出力信号が高レベルを維持する時かつ前記第２出力信号が低レベルを維持する時には、前記伝送ゲートが導通しない前記制御信号を生成することを特徴とする請求項２または３に記載のダイナミック回路。
【請求項５】
複数のワード線と、
複数のビット線対と、
前記複数のワード線と前記複数のビット線対の交差部に対応して配置された複数のメモリセルと、
準備動作中に各ビット線をプリチャージするビット線プリチャージ回路と、
各ビット線対の一方のビット線を入力とし、前記準備動作中の各ビット線のプリチャージに対応してプリディスチャージされるプルアップダイナミックタイプの読み出し回路と、
前記読み出し回路の出力ノードと対応するビット線を接続する伝送ゲートと、
前記準備動作中に、各ビット線のプリチャージ前に、前記読み出し回路の出力ノードのレベルに応じて伝送ゲートを導通するように制御する接続制御回路と、を備えることを特徴とする半導体記憶装置。
【請求項６】
前記読み出し回路は、ビット線対の選択信号によりプルアップ動作が選択され、
前記読み出し回路の前記出力ノードは、隣接するビット線対の一方のビット線を入力とする隣接読み出し回路の出力ノードと共通で、
前記読み出し回路のプリディスチャージは、前記隣接読み出し回路のプリディスチャージと共通の回路で行われ、
前記接続制御回路は、隣接する２本のビット線と前記読み出し回路の共通の前記出力ノードを接続する２個の前記伝送ゲートの導通を共通に制御することを特徴とする請求項５に記載の半導体記憶装置。
【請求項７】
前記読み出し回路は、ビット線対の選択信号によりプルアップ動作が選択され、
前記読み出し回路の前記出力ノードは、隣接するビット線対の一方のビット線を入力とする隣接読み出し回路の出力ノードと共通で、
前記読み出し回路のプリディスチャージは、前記隣接読み出し回路のプリディスチャージと共通の回路で行われ、
隣接する２本のビット線と前記読み出し回路の共通の前記出力ノードを接続する２個の前記伝送ゲートは、前記読み出し回路の共通の前記出力ノードのレベルに応じた前記接続制御回路の制御信号および前記ビット線対の選択信号により導通が制御されることを特徴とする請求項５に記載の半導体記憶装置。
【請求項８】
前記準備動作中に、各ビット線のプリチャージ前に、各ビット線対を導通するイコライズ回路を備えることを特徴とする請求項５から７のいずれか１項に記載の半導体記憶装置。
【請求項９】
読み出し動作中に、各ビット線対の電圧差を増幅するセンスアンプを備えることを特徴とする請求項５から８のいずれか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダイナミック回路および半導体記憶装置に関する。
【背景技術】
【０００２】
ＬＳＩの更なる高性能化・高機能化が求められているが、近年ではその限界は消費電力が決めている状況である。消費電力は大きく分けて動作時消費電力と待機時消費電力に分けられる。このうち、動作時消費電力はＬＳＩのピーク電力の大半を占めるものであり、その削減は重要な課題である。単に動作時消費電力を削減するのであれば、電源電圧や動作周波数を抑えるという手法は有効である。しかし、この手法では基本的にはＬＳＩの性能は低下してしまう。ダイナミックＣＭＯＳ回路は負荷容量を削減することで消費電力を削減し、加えて高性能化も実現出来るため、広く使用される回路手法である。【０００３】
ダイナミックＣＭＯＳ回路は、準備動作と論理動作を行い、論理動作時の出力レベルの変化方向によりプルダウンタイプとプルアップタイプの２種類に分けられる。プルダウンタイプのダイナミックＣＭＯＳ回路は、準備動作において出力ノードを高レベル（Ｈｉｇｈ）にするプリチャージ動作を行う。プルアップタイプのダイナミックＣＭＯＳ回路は、準備動作において出力ノードを低レベル（Ｌｏｗ）にするプリディスチャージ動作を行う。【０００４】
ダイナミックＣＭＯＳ回路では、スイッチ動作が最も頻繁に発生する場合、出力が１サイクルで２回スイッチし、その負荷容量に応じた電荷が１サイクルで高電位電源ＶＤＤから低電位電源ＧＮＤに流れ、電力が消費されることになる。一方、スタティックＣＭＯＳ回路では準備動作は無く、論理的には出力のスイッチは１サイクルに１回で、正電荷がＶＤＤからＧＮＤに流れるのに２サイクル以上要する。言い換えれば、一般的なダイナミックＣＭＯＳ回路では、負荷容量を低減して動的消費電力を低減できるが、入力信号によってはスイッチ確率が増加し、逆に動的消費電力が増えてしまう場合がある。【０００５】
このように、ダイナミックＣＭＯＳ回路の動作が準備動作と論理動作に分かれていることは、動的消費電力にとってスイッチ確率の面で不利となってしまう場合がある。しかし逆にそれを利用し、論理動作で使用された電荷を準備動作で再利用することで、充放電される電荷量を削減する手法が知られている。しかし、この手法は、大きな容量を付加するため、回路面積が増加するという問題がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開昭６１−４１２２５号公報
【特許文献２】特開平０５−２３４３７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
実施形態によれば、回路面積の増加を抑制して、動的消費電力を削減したダイナミック回路および半導体記憶装置が実現される。
【課題を解決するための手段】
【０００８】
第１の態様によれば、ダイナミック回路は、プルダウンタイプのダイナミックＣＭＯＳ回路と、プルアップタイプのダイナミックＣＭＯＳ回路と、伝送ゲートと、を有する。プルダウンタイプのダイナミックＣＭＯＳ回路は、電源間に直列に接続したプリチャージ部およびダウン論理動作部を有し、論理動作前の準備動作時にプリチャージ部とダウン論理動作部の接続ノードであるダイナミックダウンノードを高レベルにプリチャージする。そして、プルダウンタイプのダイナミックＣＭＯＳ回路では、論理動作時にダイナミックダウンノードをダウン論理動作部への入力に応じた状態にする。プルアップタイプのダイナミックＣＭＯＳ回路は、電源間に直列に接続したアップ論理動作部およびプリディスチャージ部を有し、準備動作時にアップ論理動作部とプリディスチャージ部との接続ノードであるダイナミックアップノードを低レベルにプリディスチャージする。そして、プルアップタイプのダイナミックＣＭＯＳ回路では、論理動作時にダイナミックアップノードをアップ論理動作部への入力に応じた状態にする。伝送ゲートは、ダイナミックダウンノードとダイナミックアップノードを接続する信号経路に設けられる。【０００９】
第２の態様によれば、半導体記憶装置は、複数のワード線と、複数のビット線対と、複数のメモリセルと、ビット線プリチャージ回路と、プルアップダイナミックタイプの読み出し回路と、伝送ゲートと、接続制御回路と、を有する。複数のメモリセルは、複数のワード線と複数のビット線対の交差部に対応して配置される。ビット線プリチャージ回路は、準備動作中に各ビット線をプリチャージする。プルアップダイナミックタイプの読み出し回路は、各ビット線対の一方のビット線を入力とし、準備動作中の各ビット線のプリチャージに対応してプリディスチャージされる。伝送ゲートは、読み出し回路の出力ノードと対応するビット線を接続する。接続制御回路は、準備動作中に、各ビット線のプリチャージ前に、読み出し回路の出力ノードのレベルに応じて伝送ゲートを導通するように制御する。
【発明の効果】
【００１０】
プルダウンタイプのダイナミックＣＭＯＳ回路とプルアップタイプのダイナミックＣＭＯＳ回路では、一方の回路の論理動作の出力が、他方の回路の準備動作の目標状態と逆になるような場合が生じる。第１の態様によれば、このような場合に、一方の回路で論理動作時に使用された電荷を、他の回路の後の準備動作時に再利用することで、動的消費電力を削減する。【００１１】
また、第２の態様では、半導体記憶装置において、ビット線と読み出し回路の出力ノード間に上記の構成を適用して、電荷を再利用して動的消費電力を削減する。
【図面の簡単な説明】
【００１２】
【図１】図１は、一般的なダイナミックＣＭＯＳ回路の構成を示す図である。
【図２】図２は、プルダウンタイプのダイナミックＣＭＯＳ回路の具体例として、３入力ＮＡＮＤゲートを形成する、プルダウンタイプのダイナミックＣＭＯＳ回路およびスタティックＣＭＯＳ回路を合わせて示す図である。
【図３】図３は、図２の（Ｂ）のダイナミックＣＭＯＳ回路による３入力ＮＡＮＤゲートの動作波形の例を示す図である。
【図４】図４は、特許文献１に記載された手法を用いて、図２の（Ｂ）と同様にプルダウンタイプのダイナミック３入力ＮＡＮＤゲートを形成した場合の回路図を示す図である。
【図５】図５は、第１実施形態のダイナミックＣＭＯＳ回路の構成を示す図である。
【図６】図６は、第２実施形態のダイナミックＣＭＯＳ回路の構成を示す図である。
【図７】図７は、図６の第２実施形態のダイナミックＣＭＯＳ回路の動作波形の例を示す図である。
【図８】図８は、接続制御信号を生成する制御回路の回路例を示す図である。
【図９】図９は、図８の制御回路の動作波形を示す図である。
【図１０】図１０は、クロック信号を使用しない制御回路の例を示す。
【図１１】図１１は、第３実施形態のＳＲＡＭの構成を示す図である。
【図１２】図１２は、図１１の第３実施形態のＳＲＡＭの読み出し動作における動作波形例を示す図である。
【図１３】図１３は、第４実施形態のＳＲＡＭの構成を示す図である。
【図１４】図１４は、第５実施形態のＳＲＡＭの構成を示す図である。
【図１５】図１５は、第５実施形態のＳＲＡＭの読み出し動作における動作波形例を示す図である。
【発明を実施するための形態】
【００１３】
実施形態を説明する前に、一般的なダイナミックＣＭＯＳ回路およびスタティックＣＭＯＳ回路について説明する。
ＬＳＩの消費電力は大きく分けて動作時消費電力と待機時消費電力に分けられる。このうち、動作時消費電力はＬＳＩのピーク電力の大半を占めるものであり、その削減は重要な課題である。
【００１４】
ある回路で、充放電される電荷量をＱ、負荷容量をＣ、電源電圧をＶ、動作周波数をｆ、スイッチ動作する確率をαとした場合、動的消費電力Ｐは、一般的に次の式で表される。
Ｐ＝Ｑ×Ｖ×ｆ×α＝Ｃ×Ｖ2×ｆ×α  （Ｑ＝ＣＶ）
【００１５】
単に動的消費電力Ｐの削減のためであれば、電源電圧Ｖや動作周波数ｆを抑えるという手法は有効であるが、この手法では基本的にはＬＳＩの性能は低下してしまう。このような状況の中、ダイナミックＣＭＯＳ回路は負荷容量Ｃを削減することで消費電力を削減し、加えて高性能化も実現できるため、広く使用される回路手法である。
【００１６】
図１は、一般的なダイナミックＣＭＯＳ回路の構成を示す図である。
ダイナミックＣＭＯＳ回路は、出力に繋がるノードをあらかじめ高レベル（Ｈｉｇｈ）または低レベル（Ｌｏｗ）にしておき（準備動作）、その後論理入力信号に従ってそのノードの電位を反転または維持する（論理動作）。この論理動作の仕方によりプルダウンタイプとプルアップタイプの２種類に分けられる。図１の（Ａ）は、プルダウンタイプのダイナミックＣＭＯＳ回路を、図１の（Ｂ）は、プルアップタイプのダイナミックＣＭＯＳ回路を示す。
【００１７】
図１の（Ａ）のプルダウンタイプのダイナミックＣＭＯＳ回路では、まず準備動作として、チャージ信号でＯＮ／ＯＦＦ制御されるプリチャージ回路１１により、高電位電源ＶＤＤからダイナミックノード１３に電流を流し込む。ダイナミックノード１３は、出力信号の出力ノードである。この時、ダイナミックノードの負荷容量に正電荷がたまり、出力信号はＨｉｇｈになる。以下、ダイナミックノード１３は、ダイナミックダウンノードと称する場合がある。
【００１８】
次に、チャージ信号によりプリチャージ回路１１をＯＦＦし、論理入力信号をプルダウン論理回路１２に入力し、論理動作を開始する。ここで、プルダウン論理回路１２に論理動作のＯＮ／ＯＦＦ制御のためのエバレート信号を入力する場合もあり、その場合はエバレート信号も制御する。論理動作時の論理入力信号の状態およびプルダウン論理回路１２の構成に従って、ダイナミックノード１３に溜まった正電荷が低電位電源（グランド）ＧＮＤに引き抜かれた場合（プルダウン）、出力信号はＬｏｗに反転する。ダイナミックノード１３に溜まった正電荷がＧＮＤに引き抜かれない場合には、ダイナミックノード１３はＨｉｇｈに維持される。
【００１９】
一方、図１の（Ｂ）のプルアップタイプダイナミックＣＭＯＳ回路では、準備動作として、チャージ信号でＯＮ／ＯＦＦ制御されるプリディスチャージ回路２２によりダイナミックノード２３の負荷容量に溜まっていた正電荷がＧＮＤに引き抜かれる。これにより、ダイナミックノード２３からの出力信号はＬｏｗになる。以下、ダイナミックノード２３は、ダイナミックアップノードと称する場合がある。
【００２０】
次に、チャージ信号によりプリディスチャージ回路２２をＯＦＦし、論理入力信号をプルアップ論理回路２１に入力し、論理動作を開始する。ここで、プルアップ論理回路２１に論理動作のＯＮ／ＯＦＦ制御のためのエバレート信号を入力する場合もあり、その場合はエバレート信号も制御する。論理動作時の論理入力信号の状態およびプルアップ論理回路２１の構成に従って、ＶＤＤからダイナミックノード２３に正電荷が流れ込んだ場合（プルアップ）、出力信号はＨｉｇｈに反転する。ダイナミックノード２３に正電荷が流れ込まない場合は、出力信号はＬｏｗに維持される。
【００２１】
図２は、プルダウンタイプのダイナミックＣＭＯＳ回路の具体例として、３入力ＮＡＮＤゲートを形成する、プルダウンタイプのダイナミックＣＭＯＳ回路、およびスタティックＣＭＯＳ回路を示す図である。図２の（Ａ）は３入力ＮＡＮＤゲートの論理記号を、図２の（Ｂ）はプルダウンタイプのダイナミックＣＭＯＳ回路を、図２の（Ｃ）はスタティックＣＭＯＳ回路を示す。
【００２２】
３入力ＮＡＮＤゲートは、論理入力信号ａ，ｂ，ｃが入力され、出力信号ｚは、入力信号の反転論理積（ＮＡＮＤ）である。
図２の（Ｂ）のダイナミックＣＭＯＳ回路および図２の（Ｃ）のスタティックＣＭＯＳ回路の構成は、回路図の通りであり、説明は省略する。図２の（Ｂ）と（Ｃ）を比較して明らかなように、ダイナミックＣＭＯＳ回路は、スタティックＣＭＯＳ回路より、論理入力信号ａ，ｂ，ｃに接続されるトランジスタの個数が少なく、負荷容量が小さい。言い換えれば、前述の動的消費電力Ｐの算出式において、Ｃの値が小さくなることとなり、消費電力が削減できる。また、負荷容量の減少により回路動作も速くなり、高性能化も実現できる。
【００２３】
図３は、図２の（Ｂ）のダイナミックＣＭＯＳ回路による３入力ＮＡＮＤゲートの動作波形の例を示す図である。
サイクル１（Ｃｙｃｌｅ１）において、まずチャージ信号及びエバレート信号がＨｉｇｈからＬｏｗに変化することで準備動作が開始される。準備動作では、ＰＭＯＳトランジスタＰＴｒ１１で構成されるプリチャージ回路１１がＯＮし、エバレート信号が入力するＮＭＯＳトランジスタＮＴｒ１４がＯＦＦし、出力信号ｚはＨｉｇｈにプリチャージされる。次に、チャージ信号及びエバレート信号がＬｏｗからＨｉｇｈに変化することで、プリチャージ回路１１がＯＦＦし、ＮＴｒ１４がＯＮし、論理動作が開始される。この時、図３に示すように、論理入力信号ａ，ｂ，ｃがすべてＨｉｇｈであれば、出力信号ｚはプルダウン論理回路１２によりＬｏｗに反転する。
【００２４】
次のＣｙｃｌｅ２の準備動作では、再び出力信号ｚはＨｉｇｈにプリチャージされる。続く論理動作では、論理入力信号のうちａがＬｏｗでプルダウンされないので、出力信号ｚはＨｉｇｈのまま維持される。
【００２５】
プルダウンタイプのダイナミックＣＭＯＳ回路において、出力のスイッチ確率（頻度）が最も高くなるのは、図３のＣｙｃｌｅ１のような場合である。すなわち、準備動作でダイナミックノードがＬｏｗからＨｉｇｈにプリチャージされ、論理動作でＨｉｇｈからＬｏｗにプルダウンされる場合である。逆に、プルアップタイプのダイナミックＣＭＯＳ回路で最もスイッチ確率が高くなるのは、準備動作でダイナミックノードがＨｉｇｈからＬｏｗにプリディスチャージされ、論理動作でＬｏｗからＨｉｇｈにプルアップされる場合である。つまり、ダイナミックＣＭＯＳ回路では最もスイッチ確率が高くなる場合、出力が１サイクルで２回スイッチングし、その負荷容量に応じた電荷が１サイクルで、ＶＤＤからＧＮＤに流れて消費されることになる。
【００２６】
一方、図２の（Ｃ）のスタティックＣＭＯＳ回路では、準備動作は無く、論理的には出力のスイッチは１サイクルに１回で、正電荷がＶＤＤからＧＮＤに流れるのに２サイクル以上を要する。
つまり、一般的なダイナミックＣＭＯＳ回路では前述の動的消費電力Ｐの式における負荷容量Ｃは減るが、入力信号によってはスイッチ確率αが増加してしまい、逆に動的消費電力が増えてしまう場合がある。
【００２７】
このようにダイナミックＣＭＯＳ回路の動作が準備動作と論理動作に分かれていることは、動的消費電力についてはスイッチ確率の面で不利となってしまう場合がある。しかし逆にそれを利用し、論理動作で使用された電荷を準備動作で再利用することで、充放電される電荷量Ｑを削減する手法が特許文献１で提案されている。
【００２８】
図４は、特許文献１に記載された手法を用いて、図２の（Ｂ）と同様にプルダウンタイプのダイナミック３入力ＮＡＮＤゲートを形成した場合の回路図を示す図である。
図４の回路は、図２の（Ｂ）のダイナミックＣＭＯＳ回路に、破線部の回路１４が付加されている。この回路では、論理動作時にダイナミックノード１３からプルダウンされた電荷を、φＢをＬｏｗにすることで、疑似プルダウンノード１５の容量Ｃ２に蓄える。続く準備動作時に、信号φ３によりトランジスタＴｒ２０を導通させて、φＢをＨｉｇｈにすることで、蓄えた電荷をダイナミックノード１３に戻すことにより、電荷を再利用する。
【００２９】
図４の回路では、特許文献１にも記載されているように、プルダウン時のｚの電位が動作上問題無い程度にＬｏｗになるように、疑似プルダウンノード１５の容量Ｃ２を疑似的なグランドに見える程度に大きくする。ここで、出力ノードであるダイナミックノード１３の容量をＣ１とすると、Ｃ２＞Ｃ１にする。また、上記のように、この大きい容量Ｃ２に繋がる信号φＢは、電荷を蓄える時にはＬｏｗに、ダイナミックノード１３に電荷を戻す時にはＨｉｇｈに制御される必要がある。
【００３０】
以上説明したように、高速・低消費電力を目的とし、入力信号の負荷容量が削減できるダイナミックＣＭＯＳ回路が広く使用されている。しかし、ダイナミックＣＭＯＳ回路は準備動作と論理動作の２動作を要し、論理動作の出力レベルが準備動作の目標レベルの逆になるような場合、スイッチ確率が増加し動的消費電力の増加を招く。
【００３１】
さらに、論理動作の出力レベルが準備動作の目標レベルの逆になるような場合に、論理動作時に使用された電荷を後の準備動作時に再利用することで、この問題を軽減することが知られている。しかし、これまで提案されている１つのダイナミックＣＭＯＳ回路内で電荷を再利用しようとした場合、その論理動作を正しく行うために、大きい容量のノードを設ける。特に、ダイナミックノードの負荷容量が大きい場合、それに比べて十分大きな容量のノードを用意することは、回路面積の増加などの問題を生じる。例えば、ＲＡＭにおいては、メモリセルアレイのビット線がダイナミックノードに相当するが、通常、ビット線には多くのメモリセルが繋がっておりその負荷容量は大きい。小面積を求められるＲＡＭにおいて、ビット線の負荷容量より十分大きい容量のノードをビット線の数だけ用意することは難しい。
【００３２】
また、そのような大きな容量が繋がる信号を頻繁に動作させることは、逆に消費電力を増加させる。
以下に説明する実施形態では、電荷を蓄えるための大きな容量のノードを特別に用意しなくても、ダイナミックＣＭＯＳ回路における電荷の再利用を行い、動的消費電力を削減する回路を提供する。
【００３３】
実施形態では、ダイナミックＣＭＯＳ回路の単体の回路中で電荷を再利用するのではなく、プルダウンタイプ及びプルアップタイプの両方のダイナミックＣＭＯＳ回路を設け、それらのダイナミックノード間で電荷を移動して再利用する。
【００３４】
図５は、第１実施形態のダイナミックＣＭＯＳ回路の構成を示す図である。
第１実施形態のダイナミックＣＭＯＳ回路は、準備動作および論理動作からなる１サイクルで動作する。第１実施形態のダイナミックＣＭＯＳ回路は、プルダウンタイプのダイナミックＣＭＯＳ回路１０と、プルアップタイプのダイナミックＣＭＯＳ回路２０と、伝送ゲート３０と、を有する。
【００３５】
プルダウンタイプのダイナミックＣＭＯＳ回路１０は、電源ＶＤＤとＧＮＤ間に直列に接続したプリチャージ回路１１およびプルダウン論理回路１２を有する。プリチャージ回路１１とプルダウン論理回路１２の接続ノードがダイナミックダウンノード１３であり、ダイナミックダウンノード１３は出力信号を出力する出力ノードである。プルアップタイプのダイナミックＣＭＯＳ回路２０は、電源ＶＤＤとＧＮＤ間に直列に接続したプルアップ論理回路２１およびプリディスチャージ回路２２を有する。プルアップ論理回路２１とプリディスチャージ回路２２との接続ノードがダイナミックアップノード２３であり、ダイナミックアップノード２３は出力信号を出力する出力ノードである。伝送ゲート３０は、ダイナミックダウンノード１３とダイナミックアップノード２３の間に接続される。以下、ダイナミックダウンノード１３は、ダイナミックノード１３またはノード１３と、ダイナミックアップノード２３は、ダイナミックノード２３またはノード２３と、省略した名称を使用する場合がある。
【００３６】
プルダウンタイプのダイナミックＣＭＯＳ回路１０は、準備動作時にプリチャージ回路１１によりダイナミックノード１３をＨｉｇｈにし、論理動作時にその論理入力信号に従ってダイナミックノード１３をＬｏｗにするかまたはＨｉｇｈに維持する。プルアップタイプのダイナミックＣＭＯＳ回路２０は、準備動作時にプリディスチャージ回路２２によりダイナミックノード２３をＬｏｗにし、論理動作時に論理入力信号に従ってダイナミックノード２３をＨｉｇｈにするかまたはＬｏｗに維持する。伝送ゲート３０は、接続制御信号によって準備動作時に所定の条件を満たした時に導通状態にされ、ダイナミックノード１３とダイナミックノード２３間での電荷の移動を可能にする。
【００３７】
接続制御信号は、以下に説明するように、準備動作前のダイナミックダウンノード１３およびダイナミックアップノード２３の両方または一方のレベルに応じて、電力削減効果のある場合に電荷が移動するよう制御する。言い換えれば、接続制御信号は、プルダウンタイプおよびプルアップタイプの２つのダイナミックＣＭＯＳ回路の論理動作に応じて、伝送ゲート３０の接続状態を制御する。
【００３８】
具体的には、接続制御信号は、以下のように生成する。
（ａ）ダイナミックダウンノード１３がプルダウンされ第１出力信号がＬｏｗに、ダイナミックアップノード２３がプルアップされ第２出力信号がＨｉｇｈに、それぞれ反転した場合に、次のサイクルの準備動作で、伝送ゲート３０を導通させる。この時、Ｈｉｇｈのダイナミックアップノード２３からＬｏｗのダイナミックダウンノード１３に正電荷が移動し、ダイナミックダウンノード１３は上昇し、ダイナミックアップノード２３の電位は下降する。これにより、プルダウンタイプのダイナミックＣＭＯＳ回路１０のプリチャージ動作の全てまたは一部、およびプルダウンタイプのダイナミックＣＭＯＳ回路２０のプリディスチャージ動作の全てまたは一部が完了する。つまり、論理動作で使用された電荷が準備動作で再利用されることになる。
【００３９】
（ｂ）ダイナミックダウンノード１３がプルダウンされず第１出力信号がＨｉｇｈに維持され、ダイナミックアップノード２３がプルアップされず第２出力信号がＬｏｗに維持された場合に、次のサイクルの準備動作で、伝送ゲート３０を導通させない。この状態で伝送ゲート３０を導通させると、Ｈｉｇｈのダイナミックダウンノード１３からＬｏｗのダイナミックアップノード２３への正電荷の移動が起こる。この正電荷の移動は、プルダウンタイプおよびプルアップタイプの２つのダイナミックＣＭＯＳ回路のそれぞれで準備動作として期待している動きの逆の動きになってしまい、消費電力を増やしてしまう。
【００４０】
（ｃ）上記の（ａ）および（ｂ）以外、つまり、ダイナミックダウンノード１３およびダイナミックアップノード２３のいずれか一方のみがプルダウンまたはプルアップされ、他方がされない場合がある。この場合には、ダイナミックダウンノード１３およびダイナミックアップノード２３はいずれもＨｉｇｈ、またはいずれもＬｏｗで同電位のため、たとえ伝送ゲート３０が導通してもダイナミックノード間の電荷の移動は起こらない。したがって、この場合には、伝送ゲート３０を導通または非導通のいずれにしても問題は生じない。接続制御信号が動くことによる消費電力を削減するには伝送ゲート３０を導通させない方が有利であるが、接続制御信号を生成する回路の規模が増大するなどの問題点が生じる場合がある。したがって、接続制御信号を生成する際の入力として、ダイナミックダウンノード１３およびダイナミックアップノード２３のレベルのいずれか一方または両方を使用して接続制御信号を生成することで、上述のように伝送ゲート３０を制御できる。
プルダウンタイプのダイナミックＣＭＯＳ回路とプルアップタイプのダイナミックＣＭＯＳ回路がある場合に、第１実施形態のダイナミックＣＭＯＳ回路を用いると論理動作で使用した電荷を準備動作で再利用することができるようになる。これにより、電源との電荷のやり取りを減らす、つまり動的消費電力が削減できる。
【００４１】
第１実施形態のダイナミックＣＭＯＳ回路では、異なるタイプのダイナミックＣＭＯＳ回路のダイナミックノード間で電荷を移動させる。これにより、第１実施形態では、図４で説明した電荷を再利用する公知のダイナミックＣＭＯＳ回路ように、電荷を蓄えておくための大きな容量のノードを特別に用意し、制御する必要はない。
【００４２】
なお、半導体集積回路（ＬＳＩ）内で異なるタイプのダイナミックＣＭＯＳ回路を意図的に混在させることは、特許文献２に記載されるように電源ノイズを低減するために有効な構成であり、この構成に第１実施形態の構成を組み合わせれば双方の効果が得られる。
【００４３】
図６は、第２実施形態のダイナミックＣＭＯＳ回路の構成を示す図である。
第２実施形態のダイナミックＣＭＯＳ回路は、第１実施形態のダイナミックＣＭＯＳ回路を、ＭＯＳトランジスタ素子を使用して具体化した実施形態である。
【００４４】
第２実施形態のダイナミックＣＭＯＳ回路は、第１実施形態と同様に、プルダウンタイプのダイナミックＣＭＯＳ回路１０と、プルアップタイプのダイナミックＣＭＯＳ回路２０と、伝送ゲート３０と、を有する。
【００４５】
プルダウンタイプのダイナミックＣＭＯＳ回路１０は、ＶＤＤとＧＮＤ間に直列に接続されたプリチャージ回路１１と、プルダウン論理回路１２と、を有する。プリチャージ回路１１とプルダウン論理回路１２の接続ノードがダイナミックダウンノード１３であり、第１出力信号ｚａを出力する出力ノードとして機能する。プリチャージ回路１１は、チャージ信号ｐｃａをゲート入力とするＰＭＯＳトランジスタＰＴｒ１１を有する。プルダウン論理回路１２は、論理入力信号ａ，ｂおよびエバレート信号ｅｖａをゲート入力とし、直列に接続された３つのＮＭＯＳトランジスタＮＴｒ１１，ＮＴｒ１２およびＮＴｒ１４を有する。論理入力信号ａ，ｂのＮＡＮＤ出力が、第１出力信号ｚａとなる。
【００４６】
プルアップタイプダイナミックＣＭＯＳ回路２０は、ＶＤＤとＧＮＤ間に直列に接続されたプルアップ論理回路２１と、プリディスチャージ回路２２と、を有する。プルアップ論理回路２１とプリディスチャージ回路２２の接続ノードがダイナミックアップノード２３であり、第２出力信号ｚｂを出力する出力ノードとして機能する。プリディスチャージ回路２２は、ディスチャージ信号ｐｃｂをゲート入力とするＮＭＯＳトランジスタＮＴｒ２１を有する。プルアップ論理回路２１は、エバレート信号ｅｖｂおよび論理入力信号ｃ，ｄをゲート入力とし、直列に接続された３つのＰＭＯＳトランジスタＰＴｒ２４，ＰＴｒ２１およびＰＴｒ２２を有する。論理入力信号ｃ，ｄのＮＯＲ出力が、第２出力信号ｚｂとなる。
【００４７】
伝送ゲート３０は、ＣＭＯＳ、つまりＰＭＯＳおよびＮＭＯＳトランジスタを組み合わせたトランスファーゲートＧ１１を有する。トランスファーゲートＧ１１は、ダイナミックダウンノード１３とダイナミックアップノード２３を接続する信号経路に設けられ、接続制御信号ｃｏｎにより導通するか否かが制御される。接続制御信号ｃｏｎは、トランスファーゲートＧ１１のＮＭＯＳトランジスタのゲート入力に印加されると共に、インバータＩｎｖ１１で反転してトランスファーゲートＧ１１のＰＭＯＳトランジスタのゲート入力に印加される。
【００４８】
図７は、図６の第２実施形態のダイナミックＣＭＯＳ回路の動作波形の例を示す図である。
各サイクルは、準備動作と論理動作を有する。
【００４９】
Ｃｙｃｌｅ１の準備動作において、エバレート信号ｅｖａはＬｏｗに、ｅｖｂはＨｉｇｈになり、プルダウン論理回路１２およびプルアップ論理回路２１はＯＦＦする。この状態で、チャージ信号ｐｃａがＬｏｗに変化し、プリチャージ回路１１のＰＴｒ１１がＯＮし、プルダウンタイプのダイナミックＣＭＯＳ回路１０のプリチャージが行われる。また、ディスチャージ信号ｐｃｂがＨｉｇｈに変化し、プリディスチャージ回路２２のＮＴｒ２１がＯＮし、プルアップタイプのダイナミックＣＭＯＳ回路２０のプリディスチャージが行われる。したがって、ｚａはＨｉｇｈであり、ｚｂはＬｏｗである。さらに、論理入力信号ａ，ｂ，ｃ，ｄは、準備動作中に変化するが、プルダウン論理回路１２およびプルアップ論理回路２１はＯＦＦのためｚａおよびｚｂは変化しない。Ｃｙｃｌｅ１の準備動作では、ａおよびｂはＨｉｇｈであり、ｃおよびｄはＬｏｗであり、ｃｏｎはＬｏｗである。
【００５０】
Ｃｙｃｌｅ１の論理動作になると、チャージ信号ｐｃａがＨｉｇｈに変化し、ＰＴｒ１１がＯＦＦして、プリチャージ回路１１はＯＦＦする。また、ディスチャージ信号ｐｃｂがＬｏｗに変化し、ＮＴｒ２１がＯＦＦして、プリディスチャージ回路２２はＯＦＦする。ｃｏｎはＬｏｗのままである。
【００５１】
さらに、ｅｖａはＨｉｇｈに変化し、ｅｖｂはＬｏｗに変化して、論理動作が開始される状態になる。準備動作で論理入力信号ａおよびｂはＨｉｇｈになっているので、プルダウン論理回路１２のＮＴｒ１１、ＮＴｒ１２およびＮＴｒ１４がＯＮし、プルダウンノード１３がプルダウンされ、ｚａはＬｏｗに変化する。言い換えれば、論理入力信号ａおよびｂのＮＡＮＤがｚａとして出力される。また、ｅｖｂはＬｏｗに変化し、準備動作で論理入力信号ｃおよびｄはＬｏｗになっているので、プルアップ論理回路２１のＰＴｒ２４、ＰＴｒ２１およびＰＴｒ２２はＯＮし、プルアップノード２３がプルアップされ、ｚｂはＨｉｇｈに変化する。言い換えれば、論理入力信号ｃおよびｄのＮＯＲがｚｂとして出力される。
【００５２】
Ｃｙｃｌｅ２の準備動作では、まず接続制御信号ｃｏｎがＨｉｇｈとなり、伝送ゲート３０のＧ１１が導通する。この時、ダイナミックアップノード２３に溜まった正電荷がダイナミックダウンノード１３に移動し、ｚａの電位は上昇し、ｚｂの電位は下降する。このように、電源との電荷のやり取り無しに、プルダウンタイプのダイナミックＣＭＯＳ回路１０のプリチャージおよびプルアップタイプのダイナミックＣＭＯＳ回路２０のプリディスチャージが行われることとなり、その分消費電力が削減できる。なお、第２実施形態では、伝送ゲート３０はＣＭＯＳのトランスファーゲートＧ１１としたため、導通している時間が十分長ければ、ｚａとｚｂの電位は等しくなる。ここで、その等しくなった電位をＶｅｑとする。Ｖｅｑが、プルダウンタイプのダイナミックＣＭＯＳ回路１０のプリチャージのプリチャージレベル（Ｈｉｇｈ）として不十分な場合、図７のように準備動作でｃｏｎをＬｏｗに、チャージ信号ｐｃａをＬｏｗとすることで十分なレベルまでプリチャージできる。また、Ｖｅｑが、プルアップタイプのダイナミックＣＭＯＳ２０のプリディスチャージレベル（Ｌｏｗ）として不十分な場合、ｃｏｎをＬｏｗに、チャージ信号ｐｃｂをＨｉｇｈとすることで十分なレベルまでプリディスチャージできる。
【００５３】
Ｃｙｃｌｅ２の論理動作では、論理入力信号ａおよびｂはいずれもＬｏｗであり、プルダウンタイプのダイナミックＣＭＯＳ回路１０はプルダウンされず、その出力信号ｚａはＨｉｇｈのままである。また、論理入力信号ｃおよびｄはいずれもＨｉｇｈであり、プルアップタイプのダイナミックＣＭＯＳ回路２０はプルアップされず、その出力信号ｚｂはＬｏｗのままである。
【００５４】
このようにプルダウンタイプのダイナミックＣＭＯＳ回路１０がプルダウンされず、且つプルアップタイプのダイナミックＣＭＯＳ回路２０がプルアップされない場合、次のＣｙｃｌｅ３の準備動作では接続制御信号ｃｏｎはＬｏｗとする。もしｃｏｎをＨｉｇｈとして、伝送ゲート３０を導通すると、逆に消費電力を増やしてしまう。したがって、このような場合は接続制御信号ｃｏｎがＨｉｇｈにならないように制御する。
【００５５】
Ｃｙｃｌｅ３の論理動作では、プルダウンタイプのダイナミックＣＭＯＳ回路１０はプルダウンされ、その出力信号ｚａはＬｏｗとなる。プルアップタイプのダイナミックＣＭＯＳ回路２０はプルアップされず、その出力信号ｚｂはＬｏｗを維持する。このとき伝送ゲート３０を介して繋がるダイナミックノードは同電位（いずれもＬｏｗ）であり、Ｃｙｃｌｅ４の準備動作で接続制御信号ｃｏｎがＨｉｇｈとなっても、正電荷の移動は起こらない。つまり、この場合は接続制御信号ｃｏｎがＨｉｇｈになってもならなくても特に問題は無い。逆にプルダウンタイプのダイナミックＣＭＯＳ回路１０がプルダウンされず、プルアップタイプのダイナミックＣＭＯＳ回路２０がプルアップされた場合も同様である。
【００５６】
図８は、接続制御信号ｃｏｎを生成する制御回路の回路例を示す図である。
図９は、図８の制御回路の動作波形を示す図である。
【００５７】
前述のように、制御回路は、電力削減効果がある場合には準備動作で伝送ゲート３０を導通させ、逆に消費電力を増やしてしまうような場合には導通しないような接続制御信号ｃｏｎを生成する。図において、入力信号ｚａは、図６のプルダウンタイプのダイナミックＣＭＯＳ回路１０の出力であり、ｚｂは図６のプルアップタイプのダイナミックＣＭＯＳ回路２０の出力である。また、ｐｃｃは、接続制御信号ｃｏｎがＨｉｇｈになるタイミング及び期間を決める、一定周期で変化するクロック信号である。図８は、この別途用意したクロック信号ｐｃｃを使用した回路の例を示す。
【００５８】
図８の（Ａ）の制御回路は、ＶＤＤとＧＮＤ間に直列に接続したＰＭＯＳトランジスタＰＴｒ３１、ＰＴｒ３２およびＰＴｒ３３と、ＮＭＯＳトランジスタＮＴｒ３１と、を有する。ＰＴｒ３１のゲート入力にはｚａが、ＰＴｒ３２のゲート入力にはインバータＩｎｃ２１で反転したｚｂが、ＰＴｒ３３およびＮＴｒ３１のゲート入力にはｐｃｃが、それぞれ印加される。ＰＴｒ３３とＮＴｒ３１の接続ノードから接続制御信号ｃｏｎが出力される。図８の（Ａ）の制御回路では、ｚａがＬｏｗ且つｚｂがＨｉｇｈの場合に、ｃｏｎ＝Ｈｉｇｈとなり、それ以外の場合は、ｃｏｎ＝Ｌｏｗとなる。したがって、図８の（Ａ）の制御回路によれば、前述の（ｃ）の条件では、伝送ゲート３０は、非導通となる。言い換えれば、伝送ゲート３０は、ダイナミックダウンノード１３がプルダウンされ且つダイナミックアップノード２３がプルアップされた場合のみ導通し、それ以外では導通しない。
【００５９】
図８の（Ｂ）の制御回路は、ＶＤＤとＧＮＤ間に直列に接続したＰＭＯＳトランジスタＰＴｒ４１およびＰＴｒ４３と、ＮＭＯＳトランジスタＮＴｒ４１と、を有する。ＰＴｒ４１のゲート入力にはｚａが、ＰＴｒ４３およびＮＴｒ４１のゲート入力にはｐｃｃが、それぞれ印加される。ＰＴｒ４３とＮＴｒ４１の接続ノードから接続制御信号ｃｏｎが出力される。図８の（Ｂ）の制御回路では、ｚａのみを使用して接続制御信号ｃｏｎを生成しており、ｚａがＬｏｗの場合に、ｃｏｎ＝Ｈｉｇｈとなり、それ以外の場合は、ｃｏｎ＝Ｌｏｗとなる。したがって、図８の（Ｂ）の制御回路によれば、前述の（ｃ）の条件では、伝送ゲート３０は、導通となる。言い換えれば、伝送ゲート３０は、ダイナミックダウンノード１３がプルダウンされた場合には、ダイナミックアップノード２３がプルアップされたか否かにかかわらず導通し、それ以外では導通しない。したがって、図７のＣｙｃｌｅ３の論理動作で、ｚａがＬｏｗにプルダウンされ、ｚｂがＬｏｗに維持された場合にも、伝送ゲート３０は導通する。
【００６０】
なお、図８の（Ｂ）の制御回路で、ｚｂをインバータで反転してＰＴｒ４１のゲート入力に印加すれば、ｚｂのみを使用してｃｏｎを生成する制御回路となり、ｚａとｚｂの両方がＨｉｇｈになる場合にも、伝送ゲート３０が導通するように制御する。
【００６１】
図９では、入力信号ｚａおよびｚｂの波形は図７と同じにしてある。図９のＣｙｃｌｅ４で、（Ａ）は図８の（Ａ）の制御回路の場合の波形を、（Ｂ）は図８の（Ｂ）の制御回路の場合の波形を示す。図９で示される通り、図８の回路ではプルダウンタイプおよびプルアップタイプの２つのダイナミックＣＭＯＳ回路の出力及びクロック信号ｐｃｃを入力することで、図７で示したような接続制御信号ｃｏｎが生成できる。
【００６２】
図１０は、上記のクロック信号ｐｃｃを使用しない制御回路の例を示す。
図１０の（Ａ）の制御回路は、ｚａおよびｚｂを使用して接続制御信号ｃｏｎを生成する。図１０の（Ａ）の制御回路は、インバータ４１と、幅調整ディレイ回路４２および４４と、バッファ４３と、４入力ＡＮＤゲート４５と、タイミング調整ディレイ回路４６と、を有する。インバータ４１は、ｚａを反転して、ＡＮＤゲート４５に入力させる。幅調整ディレイ回路４２は、ｚａを遅延させた後、反転してＡＮＤゲート４５に入力させる。バッファ４３は、ｚｂをＡＮＤゲート４５に入力させる。幅調整ディレイ回路４４は、ｚｂを遅延させた後、ＡＮＤゲート４５に入力させる。ＡＮＤゲート４５は、４入力のＡＮＤを出力する。タイミング調整ディレイ回路４６は、ＡＮＤゲート４５の出力を遅延させる。
【００６３】
図１０の（Ａ）の制御回路において、図７および図９のＣｙｃｌｅ１のようにｚａがＨｉｇｈからＬｏｗへ変化し、ｚｂがＬｏｗからＨｉｇｈに変化する場合を考える。この場合、接続制御信号ｃｏｎは、タイミング調整ディレイ回路４６によって調整されるタイミングでＬｏｗからＨｉｇｈに変化し、幅調整ディレイ回路４２および４４によって決まる期間Ｈｉｇｈとなる。図１０の（Ａ）の制御回路によれば、図８の（Ａ）の制御回路と同様に、Ｃｙｃｌｅ４では接続制御信号ｃｏｎはＨｉｇｈにならない。
【００６４】
ｚａとｚｂのうちいずれか一方のみを使用しても良く、図１０の（Ｂ）の制御回路では、プルダウンタイプのダイナミックＣＭＯＳ回路１０の出力ｚａのみ使用する。回路構成の説明は省略する。図１０の（Ｂ）の制御回路によれば、図８の（Ｂ）の制御回路と同様に、Ｃｙｃｌｅ４でも接続制御信号ｃｏｎはＨｉｇｈになる。
【００６５】
図８および図１０の（Ａ）の制御回路と、図８および図１０の（Ｂ）の制御回路を比較した場合、前述のように、接続制御信号ｃｏｎの動作率は（Ａ）の方が低いが、回路規模は大きくなっている。
【００６６】
図１１は、第３実施形態のＳＲＡＭの構成を示す図である。第３実施形態は、第１および第２実施形態の構成をＳＲＡＭに適用した例である。
【００６７】
第３実施形態のＳＲＡＭは、第１方向に平行に伸びる複数のワード線ｗｌ０−ｗｌｍと、第２方向に平行に伸びる複数のビット線対と、複数のワード線と複数のビット線対の交差部に対応して配置された複数のメモリセルＣＥ００−ＣＥ１ｍと、を有する。第３実施形態のＳＲＡＭは、通常のＳＲＡＭと同様に、ロウデコーダ、カラムデコーダ、ライトアンプ等を有するが、図示は省略しており、読み出しに関係する部分についてのみ説明し、図示する。
【００６８】
第３実施形態のＳＲＡＭは、ビット線プリチャージ回路と、読み出し回路６１と、を有する。
ビット線プリチャージ回路は、ゲート入力にプリチャージ信号ｐｃｂｌが印加されるＰＭＯＳトランジスタＰＴｒＰＣを含み、複数のビット線対の一方のビット線ｂｌａ、ｂｌｂをＨｉｇｈにプリチャージする。なお、複数のビット線対のもう一方のビット線をプリチャージするように、同様のビット線プリチャージ回路を設けてもよい。また、複数のビット線にそれぞれ設けられたビット線プリチャージ回路のＰＴｒＰＣは、共通のプリチャージ信号ｐｃｂｌにより制御される。
【００６９】
読み出し回路６１は、隣接する２列のメモリセルに共通に設けられる。読み出し回路６１は、ＶＤＤとＧＮＤ間に直列に接続された２個のＰＭＯＳトランジスタＰＴｒ６１およびＰＴｒ６２と、ＮＭＯＳトランジスタＮＴｒ６１と、ＰＴｒ６１およびＰＴｒ６２と並列に設けられたＰＴｒ６５およびＰＴｒ６６と、を有する。ＰＴｒ６１のゲート入力には対応するビット線を選択するビット線選択信号ｓｅｌａが、ＰＴｒ６５のゲート入力には対応するビット線を選択するビット線選択信号ｓｅｌｂが、それぞれ印加される。ＰＴｒ６２のゲート入力には対応するビット線ｂｌａが、ＰＴｒ６６のゲート入力には対応するビット線ｂｌｂが、それぞれ接続される。ＮＴｒ６１のゲート入力には、読み出し回路６１のプリディスチャージ信号ｐｃｚが印加される。ＰＴｒ６２およびＰＴｒ６６とＮＴｒ６１の接続ノード６２が、読み出し回路６１の出力ノードである。読み出し回路６１では、ｓｅｌａまたはｓｅｌｂの一方を選択してＬｏｗにすることにより、選択された方のビット線（ｂｌａまたはｂｌｂ）のデータが、出力ノード６２に伝達される。
以上の構成は、一般のＳＲＡＭと同じであり、詳細な説明は省略する。
【００７０】
第３実施形態のＳＲＡＭは、さらに、伝送ゲート６４Ａおよび６４Ｂと、接続制御回路６６と、インバータ６７および６８と、を有する。
【００７１】
伝送ゲート６４Ａは、ビット線ｂｌａと読み出し回路６１の出力ノード６２を接続する信号経路に接続されたＣＭＯＳのトランスファーゲートＧ３１Ａを含む。伝送ゲート６４Ｂは、ビット線ｂｌｂと読み出し回路６１の出力ノード６２を接続する信号経路に接続されたＣＭＯＳのトランスファーゲートＧ３１Ｂを含む。
【００７２】
接続制御回路６６は、図８の（Ｂ）に示す制御回路と同様の構成を有し、ＶＤＤとＧＮＤ間に直列に接続された２個のＰＭＯＳトランジスタＰＴｒ７１およびＰＴｒ７２と、ＮＭＯＳトランジスタＮＴｒ７１と、を有する。ＰＴｒ７２およびＮＴｒ７１のゲート入力には、前述のクロック信号ｐｃｃが印加され、ＰＴｒ７１のゲート入力には、読み出し回路６１の出力ノード６２がインバータ６８を介して接続される。ＰＴｒ７２とＮＴｒ７１の接続ノードが接続制御信号ｃｏｎの出力ノードである。接続制御信号ｃｏｎは、トランスファーゲートＧ３１Ａおよび３１ＢのＮＭＯＳトランジスタのゲート入力に、およびインバータ６７で反転して、トランスファーゲートＧ３１Ａおよび３１ＢのＰＭＯＳトランジスタのゲート入力に、接続される。
【００７３】
図１１に示すＳＲＡＭでは、ビット線ｂｌａにメモリセルＣＥ００、ＣＥ０１、・・・ＣＥ０ｍが接続されており、ビット線プリチャージ回路のＰＴｒＰＣが接続されている。この部分で、メモリセルを構成するＮＭＯＳトランジスタＮＴｒ５１およびＮＴｒ５２をプルダウン論理回路、ＰＴｒＰＣをプリチャージ回路とする前述のプルダウンタイプのダイナミックＣＭＯＳ回路が形成されている。
【００７４】
読み出し回路６１では、ＰＴｒ６１およびＰＴｒ６２で１つのプルアップ論理回路が、ＰＴｒ６５およびＰＴｒ６６で別のプルアップ論理回路が、ＮＴｒ６１がプリディスチャージ回路を形成している。伝送ゲート６４Ａは、ｂｌａと読み出し回路６１の出力ノード６２を接続しており、伝送ゲート６４Ａが導通することにより、ｂｌａと出力ノード６２の間で電荷の移動が行われる。伝送ゲート６４Ｂは、ｂｌｂと読み出し回路６１の出力ノード６２を接続しており、伝送ゲート６４Ｂが導通することにより、ｂｌｂと出力ノード６２の間で電荷の移動が行われる。
【００７５】
図１２は、図１１の第３実施形態のＳＲＡＭの読み出し動作における動作波形例を示す図である。
Ｃｙｃｌｅ１の準備動作で、図７で説明した準備動作が行われ、ｂｌａおよびｂｌｂはＨｉｇｈにプリチャージされ、出力ノード６２はＬｏｗにプリディスチャージされ、読み出し回路６１の出力信号ｚはＬｏｗとなる。
【００７６】
Ｃｙｃｌｅ１の論理動作で、ｐｃｂｌがＨｉｇｈに、メモリセルＣＥ００のワード線ｗｌ０がＨｉｇｈになり、メモリセルおよびビット線プリチャージ回路からなるプルダウンタイプのダイナミックＣＭＯＳ回路の論理動作が開始される。この時、メモリセルＣＥ００で保持しているデータ（ｎ０のレベル）がＨｉｇｈとすると、ＮＭＯＳトランジスタＮＴｒ５１およびＮＴｒ５２を通してｂｌａの正電荷がＧＮＤに引き抜かれ、ｂｌａの電位はＬｏｗとなる。
【００７７】
また、プリディスチャージ信号ｐｃｚがＬｏｗになり、プルアップタイプのダイナミックＣＭＯＳ回路である読み出し回路６１の論理動作が開始される。ｓｅｌａがＬｏｗ、選択されたｂｌａの電位もＬｏｗになったため、ＰＴｒ６１およびＰＴｒ６２を通してＶＤＤから出力ノード６２に正電荷が流れ込み、出力信号ｚはＨｉｇｈとなる。
なお、ＳＲＡＭとしては、これでメモリセルＣＥ００の保持データ＝Ｈｉｇｈが出力信号ｚとして読み出されたことになる。
【００７８】
次に、ワードラインｗｌ０がＬｏｗとなり論理動作が終了し、Ｃｙｃｌｅ２の準備動作が開始される。ここでｐｃｃがＬｏｗになると、ｚがＨｉｇｈであるため、接続信号ｃｏｎがＨｉｇｈとなり、伝送ゲート６４Ａおよび６４Ｂが導通し、出力ノード６２とｂｌａおよびｂｌｂが接続状態になる。この時、出力ノード６２の電位はＨｉｇｈ、ｂｌａはＬｏｗのため、出力ノード６２に溜まった正電荷がｂｌａに流れ込み、ｂｌａはプリチャージされ、出力ノード６２はプリディスチャージされる。つまりＣｙｃｌｅ１の論理動作で使用した電荷が、Ｃｙｃｌｅ２の準備動作で再利用されることになる。
【００７９】
さらに、ｐｃｃがＨｉｇｈになった後、ｐｃｂｌがＬｏｗとなり、ｂｌａはＶＤＤと同じレベルまで完全にプリチャージされる。また、ｐｃｚがＨｉｇｈとなり、ｚはＧＮＤと同じレベルまで完全にプリディスチャージされる。
【００８０】
Ｃｙｃｌｅ２の論理動作では、ｂｌａがプルダウンされない例を示している。ｓｅｌａは、Ｃｙｃｌｅ１と同様に、ｂｌａが選択されているが、ｂｌａがＨｉｇｈのままなのでｚはプルアップされない。この場合、続く準備動作時に接続制御信号ｃｏｎはＨｉｇｈにならず、伝送ゲート６４Ａは開かない。
【００８１】
図１１に示したＳＲＡＭでは、プルアップタイプダイナミックＣＭＯＳ回路である読み出し回路６１がプルアップされた場合、必ずその前にｂｌａまたはｂｌｂがプルダウンされている。したがって、図１１の接続制御回路６６のように、読み出し回路６１がプルアップされた後の準備動作で２つの伝送ゲート６４Ａおよび６４Ｂが導通するようにしておけば、電荷が再利用できる。ただしこの場合、ｂｌａ，ｂｌｂ，ｚが全て導通するため、再利用される電荷量は選択されなかった方のビット線（この場合はｂｌｂ）がプルダウンされたかどうかでも変化する。
【００８２】
ここでｂｌａの負荷容量をＣａ［ｆ］，ｂｌｂの負荷容量をＣｂ［ｆ］，出力ノード６２の負荷容量をＣｚ［ｆ］，ＧＮＤの電位を０［Ｖ］，ＶＤＤの電位をＶｄ［Ｖ］とする。図１２のＣｙｃｌｅ１の論理動作で、ｂｌｂが０［Ｖ］になっていた場合（条件Ｘ）とＶｄ［Ｖ］になっていた場合（条件Ｙ）について、Ｃｙｃｌｅ２の準備動作で再利用される電荷量Ｑｒはそれぞれ以下の式で表せる。なお、接続制御信号ｃｏｎがＨｉｇｈの期間は十分長く、ｂｌａ，ｂｌａ，ｚはその期間に同電位Ｖｅｑになるとする。
【００８３】
条件Ｘの場合
Ｖｅｑ＝（Ｃｚ／（Ｃａ＋Ｃｂ＋Ｃｚ））×Ｖｄ
Ｑｒ＝Ｃｚ×（Ｖｄ−Ｖｅｑ）＝（Ｃｚ×（Ｃａ＋Ｃｂ）／（Ｃａ＋Ｃｂ＋Ｃｚ））×Ｖｄ
【００８４】
条件Ｙの場合
Ｖｅｑ＝（（Ｃｂ＋Ｃｚ）／（Ｃａ＋Ｃｂ＋Ｃｚ））×Ｖｄ
Ｑｒ＝Ｃｚ×（Ｖｄ−Ｖｅｑ）＝（Ｃｚ×Ｃａ／（Ｃａ＋Ｃｂ＋Ｃｚ））×Ｖｄ
【００８５】
以上のことから、選択されなかった方のビット線もプルダウンされている場合（条件Ｘ）の方が、再利用される電荷量Ｑｒが多く、効果が高いことが分かる。
【００８６】
図１３は、第４実施形態のＳＲＡＭの構成を示す図である。
第４実施形態のＳＲＡＭは、図１１のＳＲＡＭの接続制御回路６１の部分を、図１３の接続制御回路７０のように変えたことが第３実施形態と異なり、他は同じである。第４実施形態のＳＲＡＭの接続制御回路７０は、接続制御回路６１に２個のＡＮＤゲート７１Ａおよび７１Ｂを加えた構成を有する。ＡＮＤゲート７１Ａは、接続制御信号ｃｏｎとビット線選択信号ｓｅｌａの反転信号のＡＮＤ出力を生成する。ＡＮＤゲート７１Ａの出力はトランスファーゲートＧ３１ＡのＮＭＯＳトランジスタのゲート入力に印加され、ＡＮＤゲート７１Ａの出力はトランスファーゲートＧ３１ＡのＰＭＯＳトランジスタのゲート入力に、インバータ６７Ａで反転して印加される。ＡＮＤゲート７１Ｂは、接続制御信号ｃｏｎとビット線選択信号ｓｅｌｂの反転信号のＡＮＤ出力を生成する。ＡＮＤゲート７１Ｂの出力はトランスファーゲートＧ３１ＢのＮＭＯＳトランジスタのゲート入力に印加され、ＡＮＤゲート７１Ｂの出力はトランスファーゲートＧ３１ＢのＰＭＯＳトランジスタのゲート入力に、インバータ６７Ｂで反転して印加される。このように、接続制御回路７０は、ビット線選択信号ｓｅｌａおよびビット線選択信号ｓｅｌｂも使用して制御することで、プルダウンされたビット線に繋がる伝送ゲートのみを導通することができる。例えば、図１２の波形をそのまま適用した場合、Ｃｙｃｌｅ２の準備動作では伝送ゲート６７Ａのみが導通し、出力ノード６２の正電荷はｂｌａに移動する。
【００８７】
このようにした場合、再利用される電荷量Ｑｒは、ｂｌｂに関係無く、以下のような式で表せる。
Ｖｅｑ＝（Ｃｚ／（Ｃａ＋Ｃｚ））×Ｖｄ
Ｑｒ＝Ｃｚ×（Ｖｄ−Ｖｅｑ）＝（Ｃｚ×Ｃａ／（Ｃａ＋Ｃｚ））×Ｖｄ
【００８８】
第４実施形態のＳＲＡＭの接続制御回路７０は、第３実施形態より回路が増大するが、消費電力の見積もりが容易になるなどの利点がある。
【００８９】
図１４は、第５実施形態のＳＲＡＭの構成を示す図である。
第５実施形態のＳＲＡＭは、差動読み出し方式のＳＲＡＭに第１および第２実施形態の構成を適用した例である。差動読み出し方式のＳＲＡＭでは、メモリセルが接続されるビットライン対（図１４ではｂｌａとｂｌａｘまたはｂｌｂとｂｌｂｘ）の電位差が誤動作しない程度に広がったタイミングで、それらに繋がる差動増幅回路（センスアンプ）９０を起動する。そして、差動増幅回路（センスアンプ）９０がビット線対の電位差を増幅した後、読み出し回路６１でメモリセルからのデータを読み出す。ここで、差動増幅回路の制御を行うクロック信号をｓｅｎとする。なお、この方式では論理動作前にビット線対が確実に同電位になる事が望ましく、一般的に図１４に示すようなビット線対を繋ぐイコライズ回路８０を設ける。さらに、図１４では、ビット線対の両方をビット線プリチャージ回路のＰＴｒＰＣでプリチャージしている。
【００９０】
図１４で示すように、差動読み出し方式においても、伝送ゲート６４Ａおよび６４Ｂと、接続制御回路６６を設けて、図１１と同じように構成すれば、電荷を移動させることにより、動的消費電力が低減される。
【００９１】
図１５は、第５実施形態のＳＲＡＭの読み出し動作における動作波形例を示す図である。
第３実施形態と同様に、メモリセルＣＥ００で保持しているデータ（ｎ０のレベル）がＨｉｇｈとすると、Ｃｙｃｌｅ１の論理動作でｗｌ０がＨｉｇｈになるとｂｌａがプルダウンされる。ここでｂｌａと対になっているｂｌａｘとの電位差が誤動作しない程度に広がったところで、ｓｅｎをＨｉｇｈにする。差動増幅回路９０により、ｂｌａ，ｂｌａｘの電位差が増幅された結果、ｂｌａはＬｏｗとなり、第３実施形態と同様に、ｓｅｌａをＬｏｗとした場合、読み出し回路６１はプルアップされ、出力ノード６２はＨｉｇｈとなる。
【００９２】
Ｃｙｃｌｅ２の準備動作も第３実施形態と同様であり、ｐｃｃをＬｏｗにし、接続制御信号ｃｏｎがＨｉｇｈになることで、Ｃｙｃｌｅ１の論理動作で出力ノード６２に溜まった電荷が再利用される。続いてｐｃｃをＨｉｇｈに戻し、ｐｃｂｌをＬｏｗとすることでｂｌａ，ｂｌａｘはプリチャージされ、またイコライズ回路８０により確実に同電位になる。
【００９３】
Ｃｙｃｌｅ２の論理動作も第３実施形態と同様であり、ｂｌａがプルダウンされない例としており、やはり出力ノード６２はプルアップされないので、Ｃｙｃｌｅ３の準備動作で伝送ゲート６４Ａは導通しない。差動増幅回路９０によりＬｏｗになったｂｌａｘはｐｃｂｌがＬｏｗになることによりプリチャージされ、ｂｌａと同電位となる。
【００９４】
以上、実施形態を説明したが、各種の変形例が可能であるのは言うまでもない。
例えば、第１および第２実施形態では、ＮＡＮＤ回路をプルダウンタイプのダイナミックＣＭＯＳ回路として、ＮＯＲ回路をプルアップタイプのダイナミックＣＭＯＳ回路とした例を説明した。しかし、プルダウンタイプおよびプルアップタイプのダイナミックＣＭＯＳ回路として動作する回路であれば、どのようなものを利用してもよい。
【００９５】
以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものである。特に、記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
【符号の説明】
【００９６】
１０    プルダウンタイプのダイナミックＣＭＯＳ回路
１１    プリチャージ回路
１２    プルダウン論理回路
１３    ダイナミックダウンノード
２０    プルアップタイプのダイナミックＣＭＯＳ回路
２１    プルアップ論理回路
２２    プリディスチャージ回路
２３    ダイナミックアップノード
３０    伝送ゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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