(57)【特許請求の範囲】
【請求項１】
一面側に半導体層を有する半導体基板と、
前記半導体基板に形成され、前記半導体基板の前記一面側に、前記半導体層に形成されたベース層、前記ベース層に形成され、下端が前記半導体層のうち前記ベース層よりも下に入り込んでいる凹部、前記凹部の内壁及び底面に形成されたゲート絶縁膜、前記凹部に埋め込まれたゲート電極、及び平面視で前記凹部の隣に位置するソース層を有し、前記半導体基板の他面側にドレイン層を有する縦型トランジスタと、
前記半導体基板の前記一面上に形成された第１層間絶縁膜と、
前記第１層間絶縁膜上に形成され、平面視で前記縦型トランジスタと重なる第１ソース配線と、
前記第１ソース配線に形成され、平面視で前記縦型トランジスタと重なる複数の開口と、
前記第１ソース配線を前記縦型トランジスタの前記ソース層に接続するコンタクトと、
を備える半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記半導体基板は、前記縦型トランジスタが形成されているパワー制御領域と、
ロジック回路が形成されているロジック領域とを有しており、
前記ロジック領域に位置する前記半導体基板に形成され、前記ロジック回路を構成するプレーナ型のＭＯＳトランジスタを備える半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第１層間絶縁膜は、前記ロジック領域にも形成されており、
前記第１層間絶縁膜及び前記第１ソース配線上に形成された第２層間絶縁膜と、
前記第２層間絶縁膜上に形成され、前記パワー制御領域に位置する第２ソース配線と、
前記第２層間絶縁膜に埋め込まれ、前記第１ソース配線と前記第２ソース配線とを接続する第１ビアと、
前記第２層間絶縁膜上に形成され、前記ロジック領域に位置するロジック配線と、
を備える半導体装置。
【請求項４】
請求項２又は３に記載の半導体装置において、
前記ロジック回路は、前記ゲート電極へ入力される信号を生成する半導体装置。
【請求項５】
請求項１〜４のいずれか一項に記載の半導体装置において、
前記複数の開口は、平面視で前記ゲート電極と重なっている半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
複数の前記ゲート電極が互いに平行に延伸しており、
互いに隣り合う２つの前記ゲート電極の間に前記ソース層が位置し、
前記複数の開口それぞれは、前記複数のゲート電極の延伸方向から見た場合に前記ゲート電極を介して互いに隣り合う２つの前記ソース層の間隙の上方に配置されており、
前記複数の開口それぞれは、平面視で前記複数のゲート電極の延伸方向と直交する方向において前記ゲート電極から食み出しており、一部が前記ソース層と重なっている半導体装置。
【請求項７】
請求項５又は６に記載の半導体装置において、
前記ゲート電極は、前記半導体基板の前記一面に形成された溝に埋め込まれており、かつ上端は、前記半導体基板の前記一面と同一面か、それよりも下に位置する半導体装置。
【請求項８】
請求項１〜７のいずれか一項に記載の半導体装置において、
前記第１ソース配線に接続している電極パッドを備え、
前記複数の開口は長方形であり、前記長方形の長辺と、前記電極パッドと前記開口とを結ぶ直線と、が成す角度は、４５°以下である半導体装置。
【請求項９】
請求項１〜８のいずれか一項に記載の半導体装置において、
隣り合う前記開口の間隔は、２０μｍ以下である半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
隣り合う前記開口の間隔は、８μｍ以下である半導体装置。
【請求項１１】
一面側に半導体層を有する半導体基板に、前記半導体基板の前記一面側に、前記半導体層に形成されたベース層、前記ベース層に形成され、下端が前記半導体層のうち前記ベース層よりも下に入り込んでいる凹部、前記凹部の内壁及び底面に形成されたゲート絶縁膜、前記凹部に埋め込まれたゲート電極、及び平面視で前記凹部の隣に位置するソース層を有し、前記半導体基板の他面側にドレイン層を有する縦型トランジスタを形成する工程と、
前記半導体基板の前記一面上に第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜に、前記縦型トランジスタの前記ソース層に接続するコンタクトを形成し、かつ、前記第１層間絶縁膜上に、平面視で前記縦型トランジスタと重なっていて前記コンタクトに接続する第１ソース配線を形成するとともに、前記第１ソース配線に、平面視で前記縦型トランジスタと重なる複数の開口を形成する工程と、
還元性ガスを用いた処理を行うことにより、前記縦型トランジスタに対して第１還元処理を行う工程と、
を備える半導体装置の製造方法。
【請求項１２】
請求項１１に記載の半導体装置の製造方法において、
前記半導体基板は、前記縦型トランジスタが形成されるパワー制御領域と、
ロジック回路が形成されるロジック領域とを有しており、
前記第１層間絶縁膜を形成する工程の前に、前記ロジック領域に位置する前記半導体基板の前記一面に、前記ロジック回路を構成するプレーナ型のＭＯＳトランジスタを形成する工程を有しており、
前記第１還元処理を行う工程の後に、
前記第１層間絶縁膜及び前記第１ソース配線上に、第２層間絶縁膜を形成する工程と、
前記第２層間絶縁膜に、前記第１ソース配線に接続する第１ビアを埋め込む工程と、
前記第２層間絶縁膜上に、前記パワー制御領域に位置していて前記第１ビアに接続する第２ソース配線、及び、前記ロジック領域に位置するロジック配線を形成する工程と、
還元性ガスを用いた処理を行うことにより、前記縦型トランジスタに対して第２還元処理を行う工程と、
を備える半導体装置の製造方法。
【請求項１３】
請求項１１又は１２に記載の半導体装置の製造方法において、
前記複数の開口は、平面視で前記ゲート電極と重なっている半導体装置の製造方法。
【請求項１４】
請求項１３に記載の半導体装置の製造方法において、
複数の前記ゲート電極が互いに平行に延伸しており、
互いに隣り合う２つの前記ゲート電極の間に前記ソース層が位置し、
前記複数の開口それぞれは、前記複数のゲート電極の延伸方向から見た場合に前記ゲート電極を介して互いに隣り合う２つの前記ソース層の間隙の上方に配置されており、
前記複数の開口それぞれは、平面視で前記複数のゲート電極の延伸方向と直交する方向において前記ゲート電極から食み出しており、一部が前記ソース層と重なっている半導体装置の製造方法。
【請求項１５】
請求項１３又は１４に記載の半導体装置の製造方法において、
前記ゲート電極は、前記半導体基板の前記一面に形成された溝に埋め込まれており、かつ上端は、前記半導体基板の前記一面と同一面か、それよりも下に位置する半導体装置の製造方法。
【請求項１６】
請求項１１〜１５のいずれか一項に記載の半導体装置の製造方法において、  
前記複数の開口は長方形であり、前記長方形の長辺と、前記第１ソース配線に接続している電極パッドと前記開口とを結ぶ直線と、が成す角度は、４５°以下である半導体装置の製造方法。
【請求項１７】
請求項１１〜１６のいずれか一項に記載の半導体装置の製造方法において、
隣り合う前記開口の間隔は、２０μｍ以下である半導体装置の製造方法。
【請求項１８】
請求項１７に記載の半導体装置の製造方法において、
隣り合う前記開口の間隔は、８μｍ以下である半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、縦型のトランジスタを有する半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の一つに、縦型のトランジスタを有するものがある。縦型のトランジスタは、例えば大電流を制御する素子に用いられている。縦型のトランジスタには、例えば特許文献１に記載するように、ドレインとなるｎ層の上に、チャネル層となるｐ層を形成し、さらにｐ層の表層に、ソースとなるｎ層を形成した構造を有している。また特許文献１では、縦型のトランジスタと同一の基板に、プレーナ型のＭＯＳトランジスタが形成されている。このプレーナ型のＭＯＳトランジスタは、縦型のトランジスタからなるパワーデバイス部の制御回路を構成している。
【０００３】
なお、特許文献２には、プレーナ型のＭＯＳトランジスタにおいて、水素アニール処理を行うと、製造工程においてＭＯＳトランジスタが受けたダメージが回復する、と記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−２１８２３１号公報
【特許文献２】特開平９−３２６４９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
縦型のトランジスタにおいて、水素などの還元性ガスを用いてアニール処理を行うと、半導体のダングリングボンドが水素と結合して終端するため、トランジスタの特性が安定化する。
【０００６】
しかし、本発明者が検討した結果、縦型のトランジスタにおいて、水素などの還元性ガスを用いてアニール処理を行っても、トランジスタの特性にばらつきが生じることが判明した。
【課題を解決するための手段】
【０００７】
本発明によれば、半導体基板と、
前記半導体基板に形成され、前記半導体基板の一面側にゲート電極及びソース層を有し、前記半導体基板の他面側にドレイン層を有する縦型トランジスタと、
前記半導体基板の前記一面上に形成された第１層間絶縁膜と、
前記第１層間絶縁膜上に形成され、平面視で前記縦型トランジスタと重なっており、複数の開口を有する第１ソース配線と、
前記第１ソース配線を前記縦型トランジスタの前記ソース層に接続するコンタクトと、
を備える半導体装置が提供される。
【０００８】
縦型トランジスタは、大電流を制御する素子に用いられるため、第１ソース配線の面積を確保する必要がある。このため、第１ソース配線は、平面視で縦型トランジスタと重なっている。本発明者が検討した結果、水素などの還元性ガスを用いてアニール処理を行っても、第１ソース配線が縦型トランジスタと重なっているため、還元性ガスが半導体基板の表面に到達しにくくなっていることが判明した。これに対して本発明では、第１ソース配線は、複数の開口を有している。このため、この開口を経由することにより、還元性ガスが半導体基板の表面に到達しやすくなる。この結果、縦型トランジスタの特性にばらつきが生じることを抑制できる。
【０００９】
本発明によれば、半導体基板に、前記半導体基板の一面側にゲート電極及びソース層を有し、前記半導体基板の他面側にドレイン層を有する縦型トランジスタを形成する工程と、
前記半導体基板の前記一面上に第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜に、前記縦型トランジスタの前記ソース層に接続するコンタクトを形成し、かつ、前記第１層間絶縁膜上に、平面視で前記縦型トランジスタと重なっていて前記コンタクトに接続する第１ソース配線を形成するとともに、前記第１ソース配線に複数の開口を形成する工程と、
還元性ガスを用いた処理を行うことにより、前記縦型トランジスタに対して第１還元処理を行う工程と、
を備える半導体装置の製造方法が提供される。
【発明の効果】
【００１０】
本発明によれば、縦型トランジスタの特性にばらつきが生じることを抑制できる。
【図面の簡単な説明】
【００１１】
【図１】第１の実施形態に係る半導体装置の構成を示す図である。
【図２】縦型ＭＯＳトランジスタの平面図である。
【図３】縦型ＭＯＳトランジスタとセンス用縦型トランジスタの関係を示す回路図である。
【図４】ゲート電極、ｎ型ソース層、及びｐ型層の配置を示す平面図である。
【図５】ｎ型ソース層及びｐ型層と、コンタクトの位置関係を示す図である。
【図６】コンタクト３０２の構造を示す断面図である。
【図７】第１ソース配線及び開口の平面レイアウトを示す図である。
【図８】開口の配置パターンを定める方法を説明するための図である。
【図９】還元性ガスとして水素を用いた場合の、水素の拡散距離の一例を説明するための図である。
【図１０】開口の長辺の方向と、それによる効果を説明するための図である。
【図１１】半導体装置を有する電子装置の回路構成を示す図である。
【図１２】図１１に示した半導体装置の平面図である。
【図１３】図１に示した半導体装置の製造方法を示す断面図である。
【図１４】図１に示した半導体装置の製造方法を示す断面図である。
【図１５】図１に示した半導体装置の製造方法を示す断面図である。
【図１６】第１の実施形態の効果を説明するためのグラフである。
【図１７】第１の実施形態の効果を説明するためのグラフである。
【図１８】第２の実施形態に係る半導体装置における第１ソース配線の構成を示す図である。
【図１９】第３の実施形態に係るｎ型ソース層及びゲート電極のレイアウトを示す図である。
【図２０】第３の実施形態における第１ソース配線の平面形状を示す図である。
【図２１】第４の実施形態に係るｎ型ソース層、ｐ型層、及びゲート電極のレイアウトを示す図である。
【図２２】第４の実施形態に係る第１ソース配線の平面形状を示す図である。
【図２３】第５の実施形態に係る半導体装置の構成を示す断面図である。
【図２４】図２３に示した半導体装置における第１ソース配線のレイアウトを示す図である。
【図２５】第６の実施形態に係る半導体装置の構成を示す図である。
【図２６】第７の実施形態に係る半導体装置の構成を示す図である。
【図２７】第８の実施形態に係る半導体装置の構成を示す図である。
【図２８】図２７に示した半導体装置の第１ソース配線のレイアウトの第１例を示す図である。
【図２９】図２７に示した半導体装置の第１ソース配線のレイアウトの第２例を示す図である。
【図３０】第９の実施形態に係る半導体装置の構成を示す図である。
【図３１】図１１に示した電子装置の用途を説明するための図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１３】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置１０の構成を示す図である。この半導体装置は、縦型ＭＯＳトランジスタ２０を有している。縦型ＭＯＳトランジスタ２０は、半導体基板１００を用いて形成されており、ｎ型ドレイン層１３０、ｐ型ベース層１５０、ゲート絶縁膜１１０、ゲート電極１２０、及びｎ型ソース層１４０を有している。ｎ型ドレイン層１３０は、半導体基板１００に形成されており、半導体基板１００の裏面側に位置している。ｐ型ベース層１５０は、半導体基板１００に形成されており、ｎ型ドレイン層１３０よりも上に位置している。また、半導体基板１００には凹部が形成されている。凹部は、ｐ型ベース層１５０に形成されており、下端がｐ型ベース層１５０よりも下に位置している。ゲート絶縁膜１１０は、この凹部の内壁及び底面に形成されている。ゲート電極１２０は、この凹部に埋め込まれている。ｎ型ソース層１４０は、ｐ型ベース層１５０に、ｐ型ベース層１５０よりも浅く形成されている。ｎ型ソース層１４０は、平面視で凹部の隣に位置している。
【００１４】
半導体基板１００の表面上には、第１層間絶縁膜３００及び第１ソース配線３１２が形成されている。第１ソース配線３１２は、第１層間絶縁膜３００上に形成されており、平面視で縦型ＭＯＳトランジスタ２０と重なっている。第１層間絶縁膜３００にはコンタクト３０２が埋め込まれている。コンタクト３０２は、縦型ＭＯＳトランジスタ２０のｎ型ソース層１４０と第１ソース配線３１２とを接続している。そして第１ソース配線３１２には、複数の開口３１６が形成されている。以下、詳細に説明する。
【００１５】
半導体基板１００は、サブ基板１０２の上にエピタキシャル層１０４を形成したものである。サブ基板１０２は、例えばｎ＋型のシリコン基板であり、エピタキシャル層１０４は、例えばｎ−型のシリコン層である。サブ基板１０２はｎ型ドレイン層１３０として機能する。サブ基板１０２の裏面には、ドレイン電極２０２が形成されている。ｐ型ベース層１５０は、エピタキシャル層１０４にｐ型の不純物を注入することにより、形成されている。そしてエピタキシャル層１０４のうちｐ型ベース層１５０が形成されていない層は、ｎ−層１３２として、ｎ型ドレイン層１３０とｐ型ベース層１５０の間に位置している。
【００１６】
また、ｐ型ベース層１５０の表層には、ｐ型層１５１が形成されている。ｐ型層１５１は、ｐ型ベース層１５０に基準電圧を与えるために設けられており、下端がｐ型ベース層１５０に繋がっている。具体的には、ｐ型層１５１は、ｐ型ベース層１５０の表層のうちｎ型ソース層１４０が形成されていない領域に形成されている。ｐ型層１５１は、ｎ型ソース層１４０よりも深い。ｐ型層１５１の不純物濃度は、ｐ型ベース層１５０の不純物濃度よりも高い。
【００１７】
エピタキシャル層１０４の表面には、素子分離膜（図示せず）が形成されている。この素子分離膜は、例えばＬＯＣＯＳ法により形成されている。平面視において、素子分離膜の内側には、ゲート電極１２０を埋め込むための凹部、及びｎ型ソース層１４０が形成されている。凹部は溝状に形成されており、この溝の両脇に、ｎ型ソース層１４０が位置している。なお、凹部の下端は、ｎ−層１３２に位置しており、ｎ型ドレイン層１３０には達していない。ゲート電極１２０は、例えばポリシリコンにより形成されているが、その上端は、半導体基板１００の表面と同一面か、それよりも下に位置している。
【００１８】
半導体基板１００は、縦型ＭＯＳトランジスタ２０が形成されているパワー制御領域と、制御回路３０が形成されているロジック領域とを有している。制御回路３０は、プレーナ型のＭＯＳトランジスタ３１を有している。ＭＯＳトランジスタ３１は、ロジック領域に位置する半導体基板１００に形成されている。ＭＯＳトランジスタ３１は、ｎ型である場合、エピタキシャル層１０４に形成されたｐ型のウェル３２に形成されており、ゲート絶縁膜３４、ゲート電極３６、並びにソース及びドレインとなる不純物領域３８を有している。なお、ＭＯＳトランジスタ３１がｐ型である場合、ｎ型のエピタキシャル層１０４をそのままウェルとして使用しても良い。また不純物領域３８は、エクステンション領域を有していても良い。この場合、ゲート電極３６の側壁には、サイドウォールが形成される。
【００１９】
半導体基板１００の上には、第１層間絶縁膜３００が形成されている。第１層間絶縁膜３００は、例えばＢＰＳＧなど、ＳｉＯ２を主成分とした絶縁膜である。第１層間絶縁膜３００上には、第１ソース配線３１２及び配線３１４が形成されている。
【００２０】
第１ソース配線３１２は、パワー制御領域に位置しており、平面視で縦型ＭＯＳトランジスタ２０のほぼ全域を覆っている。第１ソース配線３１２には、複数の開口３１６が形成されている。本実施形態において、複数の開口３１６は、ゲート電極１２０上に位置している。開口３１６は、一定の規則に従って複数配置されている。この規則については、後述する第１ソース配線３１２の幅はマイグレーションが生じることを抑制することを目的として、０．６μｍ以上とするのが好ましい。それに併せて、可能な限りの開口３１６の間隔を設けるのが好ましい。配線３１４は、ロジック領域に位置しており、ロジック回路を形成している。第１ソース配線３１２と配線３１４は、同一工程で形成されている。第１ソース配線３１２及び配線３１４の膜厚は、加工を容易に行えるようにするために、例えば０．４μｍ以上１．０μｍ以下になっている。
【００２１】
第１層間絶縁膜３００には、コンタクト３０１，３０２及びコンタクト３０４が埋め込まれている。コンタクト３０１は、ｐ型層１５１と第１ソース配線３１２とを接続している。コンタクト３０２は、縦型ＭＯＳトランジスタ２０のｎ型ソース層１４０と第１ソース配線３１２とを接続している。コンタクト３０２は、第１ソース配線３１２とは別工程で形成されている。コンタクト３０４は、ＭＯＳトランジスタ３１の不純物領域３８と配線３１４とを接続している。コンタクト３０４は、コンタクト３０１，３０２と同一工程で形成されている。
【００２２】
第１層間絶縁膜３００上、第１ソース配線３１２上、及び配線３１４上には、第２層間絶縁膜３１０が形成されている。第２層間絶縁膜３１０は、例えばＢＰＳＧなど、ＳｉＯ２を主成分とした絶縁膜である。第２層間絶縁膜３１０上には、第２ソース配線３２２及びロジック配線３２４が形成されている。第２ソース配線３２２及びロジック配線３２４の膜厚は、第１ソース配線３１２及び配線３１４の膜厚よりも厚い。第２ソース配線３２２及びロジック配線３２４の厚さは、抵抗値を下げるために、例えば２．０μｍ以上６．０μｍ以下になっている。
【００２３】
第２ソース配線３２２は、平面視で縦型ＭＯＳトランジスタ２０と重なっている。本実施形態において、第２ソース配線３２２は、平面視で縦型ＭＯＳトランジスタ２０のほぼ全域を覆っている。第２ソース配線３２２は、ベタ膜である。また、第２層間絶縁膜３１０には、ビア３１８が埋め込まれている。第２ソース配線３２２は、ビア３１８を介して第１ソース配線３１２に接続している。ビア３１８は、例えばＷにより形成されている。
【００２４】
ロジック配線３２４はロジック領域に位置しており、第２層間絶縁膜３１０に埋め込まれたビア（図示せず）を介して、配線３１４に接続している。すなわちロジック配線３２４は、制御回路３０を構成している。なお、ロジック配線３２４の密度は、第２ソース配線３２２の平面密度よりも低い。すなわち平面視において、ロジック配線３２４の間には多くの隙間がある。
【００２５】
第２ソース配線３２２及びロジック配線３２４と同一層には、電極パッド４０（図１２を用いて後述）が形成されている。電極パッド４０はロジック配線３２４に繋がっている。また第２ソース配線３２２の一部は、電極パッド３２６（図１０参照）として機能する。
【００２６】
ロジック配線３２４及び第２ソース配線３２２の上には、保護絶縁膜３２０が形成されている。保護絶縁膜３２０は、例えば窒化シリコン膜である。保護絶縁膜３２０は、ロジック配線３２４の全面を覆っているが、上記した電極パッド４０，３２６、及び第２ソース配線３２２の一部は覆っていない。
【００２７】
なお、本実施形態では、第１ソース配線３１２、配線３１４、第２ソース配線３２２、及びロジック配線３２４は、Ａｌ又はＡｌ合金により形成されている。そしてコンタクト３０２及びビア３１８は、Ｗにより形成されている。
【００２８】
図２は、縦型ＭＯＳトランジスタ２０の平面図である。縦型ＭＯＳトランジスタ２０の一部には、センス用縦型トランジスタ２１が形成されている。センス用縦型トランジスタ２１は、縦型ＭＯＳトランジスタ２０の特性を検査するために用いられる。センス用縦型トランジスタ２１は、縦型ＭＯＳトランジスタ２０と同様の構成を有しているが、平面形状は小さい。縦型ＭＯＳトランジスタ２０に対するセンス用縦型トランジスタ２１の面積比は、例えば５００以上５００００以下である。
【００２９】
図３は、縦型ＭＯＳトランジスタ２０とセンス用縦型トランジスタ２１の関係を示す回路図である。本図に示すように、センス用縦型トランジスタ２１は縦型ＭＯＳトランジスタ２０に対して並列に設けられている。センス用縦型トランジスタ２１のソース電圧Ｖｓ１は、縦型ＭＯＳトランジスタ２０のソース電圧Ｖｓ２と同じ（接地電圧）である。
【００３０】
図４は、ゲート電極１２０、ｎ型ソース層１４０、及びｐ型層１５１の配置を示す平面図である。本図に示す例では、平面視において、ｎ型ソース層１４０の外形は、矩形である。そして、ｎ型ソース層１４０の内側にｐ型層１５１が形成されており、ｎ型ソース層１４０の外周にゲート絶縁膜１１０が形成されている。ｎ型ソース層１４０は格子点上に規則正しく配置されている。ゲート電極１２０は、ｎ型ソース層１４０の間を引き回されている。すなわち、ゲート電極１２０は格子の枠に沿う形状に引き回されている。そしてゲート電極１２０の間隙に、ｎ型ソース層１４０及びｐ型層１５１が配置されている。
【００３１】
また、縦型ＭＯＳトランジスタ２０の外周部には、ゲート配線１２２が形成されている。ゲート配線１２２は、半導体基板１００上に形成されている。上記したように、ゲート電極１２０は、半導体基板１００に形成された凹部の中に埋め込まれているが、ゲート電極１２０の端部１２１は、ゲート配線１２２の下に位置している。すなわちゲート配線１２２は、ゲート電極１２０の端部１２１を介して、ゲート電極１２０に接続している。なお、ゲート配線１２２も、ゲート電極１２０と同一の材料、例えばポリシリコンにより形成されている。
【００３２】
図５は、ｎ型ソース層１４０及びｐ型層１５１と、コンタクト３０２の位置関係を示す図である。図１を用いて説明したように、ｎ型ソース層１４０は、コンタクト３０２を介して第１ソース配線３１２に接続しており、ｐ型層１５１はコンタクト３０１を介して第１ソース配線３１２に接続している。本図に示す例では、コンタクト３０１は一つのみ設けられており、コンタクト３０２は、ｐ型層１５１を取り囲むように複数等間隔で設けられている。ただし、コンタクト３０１，３０２の配置は、本図に示す例に限定されない。
【００３３】
図６は、コンタクト３０２の構造を示す断面図である。コンタクト３０２は、第１層間絶縁膜３００に設けられた貫通孔内に埋め込まれている。この貫通孔の側壁及び底面は、バリアメタル３０３によって覆われている。バリアメタル３０３は、例えばＴｉの上にＴｉＮを積層した構造を有している。
【００３４】
なお、コンタクト３０１及びビア３１８の構造も、図６に示したコンタクト３０２の構造と同様である。
【００３５】
図７は、第１ソース配線３１２及び開口３１６の平面レイアウトを、ゲート電極１２０、ゲート絶縁膜１１０、ｎ型ソース層１４０、及びｐ型層１５１とともに示す図である。第１ソース配線３１２は、縦型ＭＯＳトランジスタ２０を覆っている。そして第１ソース配線３１２には、複数の開口３１６が形成されている。複数の開口３１６は、いずれもゲート電極１２０の上に位置している。
【００３６】
また、開口３１６の平面形状は長方形である。開口３１６の長辺は、ゲート電極１２０の延伸方向（図中Ｙ方向）に沿っている。開口３１６の長辺の長さＬｓは、隣り合うゲート電極１２０の間隔Ｌｔと同じか、これよりもやや短い程度である。開口３１６の短辺の長さＷｓは、ゲート電極１２０の幅Ｗｔと同じか、これよりもやや短い程度である。
【００３７】
図８は、開口３１６の配置パターンを定める方法を説明するための図である。図８に示す例では、図７と同様に、開口３１６は、千鳥状に配置されている。具体的には、ゲート電極１２０は、格子を構成するように図中ｘ方向及びｙ方向それぞれに延伸している。開口３１６は、ゲート電極１２０のうちｙ方向に延伸している部分に沿ってのみ配置されている。そして開口３１６をどのような密度で配置するかは、還元性ガスの拡散距離に基づいて定められる。
【００３８】
開口３１６は、水素などの還元性ガスを、半導体基板１００の表面に到達させるために設けられている。一つの開口３１６から、半導体基板１００のうちどの範囲まで還元しガスが拡散するか（拡散範囲）は、第１層間絶縁膜３００の厚さや拡散時のアニール条件など、プロセス条件によって変わる。そして開口３１６の配置パターンは、縦型ＭＯＳトランジスタ２０が形成される領域に位置する半導体基板１００の全てが、いずれかの開口３１６からの拡散範囲に含まれるように、定められる。
【００３９】
図９は、還元性ガスとして水素を用いた場合の、水素の拡散距離の一例を説明するための図である。本図に示す例では、試料を実際に作製することにより、拡散距離を算出した。
【００４０】
具体的には、図９（ｂ）に示すように、シリコン基板の上にシリコン酸化膜を形成し、このシリコン酸化膜上に複数のポリシリコン配線を一定間隔で形成した。そして、このポリシリコン酸化膜上に層間絶縁膜（ＢＰＳＧ）を形成し、さらにこの層間絶縁膜上に、Ａｌからなる金属配線を形成した。そして、この試料に対して水素アニール処理を行った。アニール温度は４５０℃であり、アニール時間は２０分である。そして、水素アニール処理を行った後、各ポリシリコン配線の抵抗値を測定した。
【００４１】
図９（ａ）は、金属配線のエッジからの距離と、ポリシリコン配線の抵抗値の相関を示すグラフである。このグラフにおいて、金属配線のエッジを原点（０）として、金属配線の下方に入り込む方向をｘ軸の正方向として、金属配線から離れる方向をｘ軸における負方向とした。
【００４２】
図９（ａ）から、金属配線のエッジから１０μｍ以内では、ポリシリコン配線の抵抗値が減少していた。この減少量は、金属配線のエッジから４μｍ以内では特に顕著になる。ポリシリコン配線の抵抗は、水素が到達していない場合、高くなる。従って、水素の到達距離は金属配線のエッジから１０μｍであり、特に４μｍの範囲内では、水素の到達量は多くなる。このため、隣り合う開口３１６の間隔は、２０μｍ以内、特に８μｍ以内であるのが好ましい。
【００４３】
なお、本実施形態のように、ゲート電極１２０の上端が、半導体基板１００の表面と同一面か、それよりも下に位置する場合、開口３１６からの還元性ガスの拡散は、ゲート電極１２０によって妨げられにくくなる。
【００４４】
図１０は、開口３１６の長辺の方向と、それによる効果を説明するための図である。電極パッド３２６は、ｎ型ソース層１４０に流れてきた電流を外部に取り出すための端子であり、例えばボンディングワイヤ（図示せず）が接続されている。縦型ＭＯＳトランジスタ２０が動作している間、第１ソース配線３１２には、ドレイン電流が流れる。第１ソース配線３１２においてドレイン電流は、平面視で電極パッド３２６と重なる部分に向かって流れる。このため、開口３１６の長辺が、平面視で、開口３１６と電極パッド３２６とを結ぶ直線に沿っていると、第１ソース配線３１２におけるドレイン電流の抵抗損失が少なくなる。開口３１６の長辺と、開口３１６と電極パッド３２６とを結ぶ方向を示す直線Ａと、がなす角度θを４５°以下にした場合、この効果は得られる。
【００４５】
図１１は、半導体装置１０を有する電子装置の回路構成を示す図である。この電子装置は、例えば図３１に示す車両に用いられており、電子装置２、電源４、及び負荷６を有している。電源４は例えば車両に搭載されているバッテリーである。負荷６は、例えば車両に搭載されている電子部品、例えば図３１に示すヘッドランプ４００である。そして電子装置２は、電源４から負荷６に供給する電力を制御している。
【００４６】
電子装置２は、回路基板（例えばプリント配線基板）上に半導体装置１０，１２を搭載したものである。本図に示す例において、半導体装置１０は、ＩＰＤ（Intelligent Power Device）である。半導体装置１２は、マイコンであり、回路基板の配線を介して半導体装置１０に接続している。半導体装置１２は、半導体装置１０を制御している。詳細には、半導体装置１２は、制御回路３０に制御信号を入力する。そして制御回路３０は、半導体装置１２から入力された制御信号に従って、縦型ＭＯＳトランジスタ２０のゲート電極１２０に信号を入力する。すなわち制御回路３０は、縦型ＭＯＳトランジスタ２０を制御する。縦型ＭＯＳトランジスタ２０が制御されることにより、電源４からの電力が、適宜負荷６に供給される。
【００４７】
図１２は、図１１に示した半導体装置１０の平面図である。本図に示すように、半導体装置１０は、縦型ＭＯＳトランジスタ２０が形成されている領域と、制御回路３０が形成されている領域とを有している。そして半導体装置１０の表面には、制御回路３０に接続する電極パッド４０が複数形成されている。なお、電極パッド４０の少なくとも一つは、縦型ＭＯＳトランジスタ２０が形成されている領域を介して、制御回路３０が形成されている領域とは反対側に位置していても良い。
【００４８】
図１３〜図１５の各図は、図１に示した半導体装置１０の製造方法を示す断面図である。まず図１３（ａ）に示すように、ｎ＋型のサブ基板１０２を準備する。次いで、サブ基板１０２上に、ｎ−型のエピタキシャル層１０４を形成する。次いで、エピタキシャル層１０４の表層に、素子分離膜を形成する。次いで、半導体基板１００に、ゲート電極１２０を埋め込むための凹部を形成する。
【００４９】
次いで、半導体基板１００を熱酸化する。これにより、凹部の内側壁及び底面に、ゲート絶縁膜１１０が形成される。なお、半導体基板１００の表面のうち素子分離膜で覆われていない領域にも、熱酸化膜が形成される。次いで、凹部の内部及び半導体基板１００上に、ポリシリコン膜を、例えばＣＶＤ法を用いて形成する。次いで、半導体基板１００上に位置するポリシリコン膜を、例えばエッチバックにより除去する。これにより、凹部の内部にゲート電極１２０が埋め込まれる。またこのとき、ゲート配線１２２も形成される。
【００５０】
次いで、半導体基板１００のエピタキシャル層１０４に、ｐ型の不純物をイオン注入する。これにより、ｐ型ベース層１５０が、ゲート電極１２０よりも浅く形成される。その後、ｐ型ベース層１５０にｎ型の不純物をイオン注入する。これにより、ｎ型ソース層１４０が形成される。さらに、ｐ型ベース層１５０にｐ型の不純物をイオン注入する。これにより、ｐ型層１５１が形成される。
【００５１】
また、半導体基板１００にウェル３２、ゲート絶縁膜３４、ゲート電極３６、及び不純物領域３８を形成することにより、プレーナ型のＭＯＳトランジスタ３１を形成する。ＭＯＳトランジスタ３１の形成工程の少なくとも一部は、縦型ＭＯＳトランジスタ２０の形成プロセスと同一工程であっても良い。例えば、ｎ型ソース層１４０を形成する工程又はｐ型層１５１を形成する工程と、不純物領域３８を形成する工程は同一工程であっても良い。また、ゲート電極３６を形成する工程とゲート電極１２０を形成する工程は同一工程であっても良い。次いで、半導体基板１００上に第１層間絶縁膜３００を、例えばＣＶＤ法を用いて形成する。
【００５２】
次いで、図１３（ｂ）に示すように、第１層間絶縁膜３００上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして第１層間絶縁膜３００をエッチングする。これにより、第１層間絶縁膜３００には、コンタクト３０１，３０２，３０４を埋め込むための接続孔が形成される。その後、レジストパターンを除去する。次いで、これらの接続孔内及び第１層間絶縁膜３００上に、Ｗ膜をＣＶＤ法により形成し、このＷ膜のうち第１層間絶縁膜３００上に位置する部分を除去する。これにより、コンタクト３０１，３０２，３０４が形成される。
【００５３】
次いで、この接続孔内及び第１層間絶縁膜３００上に、Ａｌ膜をスパッタリング法により形成する。次いで、Ａｌ膜上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとしてＡｌ膜をエッチングする。これにより、第１ソース配線３１２、及び配線３１４が形成される。この工程において、第１ソース配線３１２には開口３１６が形成される。その後、レジストパターンを除去する。
【００５４】
次いで、図１４（ａ）に示すように、半導体基板１００を、還元性ガスの雰囲気、例えば水素ガス雰囲気において、アニール処理を行う（第１還元処理）。この工程において、半導体基板１００のうち第１ソース配線３１２の下方に位置する部分には、還元性ガスが、第１ソース配線３１２の開口３１６を介して、到達する。このため、半導体基板１００のうち第１ソース配線３１２の下方に位置する部分も、全面が還元性ガスによって処理される。
【００５５】
次いで、図１４（ｂ）に示すように、第１層間絶縁膜３００上に第２層間絶縁膜３１０を、例えばＣＶＤ法を用いて形成する。次いで、第２層間絶縁膜３１０上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして第２層間絶縁膜３１０をエッチングする。これにより、第２層間絶縁膜３１０には、ビア３１８を埋め込むための接続孔が形成される。その後、レジストパターンを除去する。次いで、これらの接続孔内及び第２層間絶縁膜３１０上に、Ｗ膜をＣＶＤ法により形成し、このＷ膜のうち第２層間絶縁膜３１０上に位置する部分を除去する。これにより、ビア３１８が形成される。
【００５６】
次いで、第２層間絶縁膜３１０上に、Ａｌ膜をスパッタリング法により形成する。次いで、Ａｌ膜上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとしてＡｌ膜をエッチングする。これにより、第２ソース配線３２２及びロジック配線３２４が形成される。その後、レジストパターンを除去する。
【００５７】
次いで、図１５に示すように、半導体基板１００を、還元性ガスの雰囲気、例えば水素ガス雰囲気において、アニール処理を行う（第２還元処理）。この処理により、制御回路３０のＭＯＳトランジスタ３１が還元性ガスによって処理される。
【００５８】
その後、第２層間絶縁膜３１０上、第２ソース配線３２２上、及びロジック配線３２４上に、保護絶縁膜３２０を形成する。次いで、保護絶縁膜３２０を選択的に除去する。さらに、半導体基板１００の裏面にドレイン電極２０２を形成する。これにより、図１に示した半導体装置１０が形成される。
【００５９】
なお、第１ソース配線３１２を形成する前、すなわち図１３（ａ）に示した状態で還元処理を行うことも考えられる。しかしこの場合、ゲート電極１２０や第１層間絶縁膜３００に還元性ガス（例えば水素）が過剰に残留し、これによって縦型ＭＯＳトランジスタ２０のホットキャリア耐性が低下する可能性がある。すなわち第１ソース配線３１２及び開口３１６は、還元性ガスの供給量を適正値に制御するフィルタの役目も果たしている。
【００６０】
図１６及び図１７は、本実施形態の効果を説明するためのグラフである。図１６及び図１７は、縦型ＭＯＳトランジスタ２０とセンス用縦型トランジスタ２１（図２参照）の閾値電圧の差（ΔＶｔ）の、正規確率分布を示している。図１６は図１に示した構造を有する半導体装置１０における測定結果を示しており、図１７は、図１に示した構造において開口３１６を形成しない半導体装置における測定結果を示している。
【００６１】
図１７に示すように、第１ソース配線３１２に開口３１６を形成しなかった場合、縦型ＭＯＳトランジスタ２０とセンス用縦型トランジスタ２１の閾値電圧の差は大きく、またその差のばらつきも多かった。さらには、縦型ＭＯＳトランジスタ２０とセンス用縦型トランジスタ２１の閾値電圧の差の温度依存性も高かった。
【００６２】
これに対して図１６に示すように、第１ソース配線３１２に開口３１６を形成した場合、縦型ＭＯＳトランジスタ２０とセンス用縦型トランジスタ２１の閾値電圧の差は小さく、その差のばらつきも小さかった。さらには、縦型ＭＯＳトランジスタ２０とセンス用縦型トランジスタ２１の閾値電圧の差の温度依存性も低かった。
【００６３】
このように、本実施形態によれば、縦型ＭＯＳトランジスタ２０の特性にばらつきが生じることを抑制できる。
【００６４】
（第２の実施形態）
図１８は、第２の実施形態に係る半導体装置１０における第１ソース配線３１２の構成を示す図である。本図は、第１の実施形態における図７に対応している。本実施形態に係る半導体装置１０は、開口３１６のレイアウトを除いて、第１の実施形態に係る半導体装置と同様の構成である。
【００６５】
本実施形態に係る半導体装置１０において、開口３１６は、格子状に配置されている。具体的には、開口３１６は、図中ｘ方向で見た場合、ｎ型ソース層１４０の間に位置する領域全てに配置されている。
【００６６】
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、開口３１６の配置密度が第１の実施形態よりも高いため、縦型ＭＯＳトランジスタ２０の特性にばらつきが生じることを、さらに抑制できる。
【００６７】
（第３の実施形態）
図１９は、第３の実施形態に係る半導体装置１０におけるｎ型ソース層１４０及びゲート電極１２０のレイアウトを示す図であり、第１の実施形態における図４に対応している。本実施形態において、半導体装置１０は、ゲート電極１２０、ｎ型ソース層１４０、及び開口３１６のレイアウトを除いて、第１の実施形態に係る半導体装置１０と同様の構成である。
【００６８】
本実施形態において、ｎ型ソース層１４０は千鳥状に配置されている。これに伴い、ゲート電極１２０は、図中ｙ方向に延伸する部分は、ｎ型ソース層１４０の行ごとに、互い違いとなるように配置されている。
【００６９】
図２０は、本実施形態における第１ソース配線３１２の平面形状を示す図であり、第１の実施形態における図７に対応している。本実施形態においても、開口３１６の配置密度は、アニール時の還元性ガスの拡散距離に基づいて定められる。本図に示す例では、開口３１６は、ゲート電極１２０によって形成されるマトリックスにおいて、一行おきかつ二列おきに配置されている。
【００７０】
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。
【００７１】
（第４の実施形態）
図２１は、第４の実施形態に係る半導体装置１０におけるｎ型ソース層１４０、ｐ型層１５１、及びゲート電極１２０のレイアウトを示す図であり、第１の実施形態における図４に対応している。本実施形態に係る半導体装置１０は、ｎ型ソース層１４０、ｐ型層１５１、ゲート電極１２０、及び開口３１６のレイアウトを除いて、第１の実施形態に係る半導体装置１０と同様の構成である。
【００７２】
本実施形態において、ゲート電極１２０は、複数、互いに平行に延伸している。そして、半導体基板１００のうちゲート電極１２０の間に位置する領域に、ｎ型ソース層１４０及びｐ型層１５１が形成されている。本実施形態において、ゲート電極１２０が延伸している方向で見た場合、ｎ型ソース層１４０及びｐ型層１５１は交互に配置されている。本図に示す例では、ｎ型ソース層１４０は、ｐ型層１５１よりも面積が大きい。そして第１の列に位置するｎ型ソース層１４０と、その隣の列に位置するｎ型ソース層１４０とは、ゲート電極１２０が延伸している方向で見た場合、互いに同じところに位置している。すなわち、ｎ型ソース層１４０によって構成されている行と、ｐ型層１５１によって構成されている行とが、図中ｙ方向に交互に配置されている。
【００７３】
図２２は、本実施形態における第１ソース配線３１２の平面形状を示す図であり、第１の実施形態における図７に対応している。本実施形態において、開口３１６は、ｎ型ソース層１４０によって構成されている行に配置されている。そして、開口３１６は、全ての隣り合うｎ型ソース層１４０の間隙の上方に配置されている。開口３１６は、いずれも平面視でゲート電極１２０と重なっているが、両端部がゲート電極１２０から食み出している。開口３１６のうちゲート電極１２０から食み出した部分は、ｎ型ソース層１４０と重なっている。ただし、開口３１６のうちゲート電極１２０から食み出した部分の少なくとも一部は、ｐ型層１５１と重なっていても良い。
【００７４】
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、開口３１６を大きくすることができるため、還元性ガスがさらに第１ソース配線３１２の下方に拡散しやすくなる。その結果、縦型ＭＯＳトランジスタ２０の特性がばらつくことをさらに抑制できる。
【００７５】
（第５の実施形態）
図２３は、第５の実施形態に係る半導体装置１０の構成を示す断面図であり、第１の実施形態における図１に対応している。ただし、本図では縦型ＭＯＳトランジスタ２０のみを図示しており制御回路３０を図示していない。本実施形態に係る半導体装置１０は、以下の点を除いて、第１〜第４の実施形態のいずれかに係る半導体装置１０と同様の構成を有している。
【００７６】
まず、半導体装置１０は、第２層間絶縁膜３１０及び第２ソース配線３２２を有していない。すなわち半導体装置１０は、配線層を一層のみ有している。そして第１層間絶縁膜３００及び第１ソース配線３１２上に、保護絶縁膜３２０が形成されている。そして、第１ソース配線３１２の一部が、図１０に示した電極パッド３２６となっている。このときの第１配線層の厚さは第２ソース配線３２２及びロジック配線３２４の厚さと同程度の２．０μｍ以上６．０μｍ以下となる。
【００７７】
図２４は、図２３に示した半導体装置１０における第１ソース配線３１２のレイアウトを示す図である。本図、及び図２３に示すように、開口３１６は、一部がｎ型ソース層１４０及びｐ型層１５１の双方の上に位置している。具体的には、開口３１６の図中ｙ方向の幅は、ゲート電極１２０の配置間隔よりも大きく、例えばその２倍である。ただし、開口３１６の図中ｘ方向の幅は、ゲート電極１２０の配置間隔よりも狭く、例えばその半分である。開口３１６と重なっているｎ型ソース層１４０及びｐ型層１５１には、コンタクト３０１，３０２が、平面視で開口３１６と重ならない部分に設けられている。
【００７８】
本実施形態によれば、半導体装置１０が配線層を一層のみ有している場合でも、第１の実施形態に示した効果を得ることができる。
【００７９】
（第６の実施形態）
図２５は、第６の実施形態に係る半導体装置１０の構成を示す図である。本実施形態に係る半導体装置１０は、半導体基板１００の凹部の底部に位置するゲート絶縁膜１１０が、凹部の上部に位置するゲート絶縁膜１１０よりも厚い点を除いて、第１〜第５の実施形態のいずれかに係る半導体装置１０と同様の構成である。本実施形態において、半導体基板１００の凹部の底部に位置するゲート絶縁膜１１０と、この凹部の上部に位置するゲート絶縁膜１１０とは、別工程で形成されている。
本実施形態によっても、第１〜第５の実施形態のいずれかと同様の効果を得ることができる。
【００８０】
（第７の実施形態）
図２６は、第７の実施形態に係る半導体装置の構成を示す図である。本実施形態に係る半導体装置１０は、ｐ型埋込層１５２を有している点を除いて、第１〜第６の実施形態のいずれかに係る半導体装置１０と同様の構成である。
【００８１】
具体的には、本実施形態において、半導体基板１００のうち縦型ＭＯＳトランジスタ２０が形成されている部分には、表層にｎ型ソース層１４０及びｐ型層１５１のいずれも形成されていない領域がある。そしてこの領域の下方に、ｐ型埋込層１５２が形成されている。深さ方向で見た場合、ｐ型埋込層１５２は、ｐ型ベース層１５０の下に位置しており、ｐ型ベース層１５０に繋がっている。
【００８２】
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、１５２Ｐ型埋め込みにより、耐圧向上の効果を得ることが出来る。
【００８３】
（第８の実施形態）
図２７は、第８の実施形態に係る半導体装置１０の構成を示す図である。図２８及び図２９は、図２７に示した半導体装置１０の第１ソース配線３１２のレイアウトを示す図である。本実施形態に係る半導体装置１０は、以下の点を除いて第１〜第７の実施形態のいずれかに係る半導体装置１０と同様の構成である。なお、図２７及び図２８は、ゲート電極１２０、ｎ型ソース層１４０、及びｐ型層１５１のレイアウトが第１の実施形態と同様の場合を示している。また図２９は、ゲート電極１２０、ｎ型ソース層１４０、及びｐ型層１５１のレイアウトが第４の実施形態と同様の場合を示している。
【００８４】
まず、開口３１６は、ゲート電極１２０の上に直線状に形成されている。そして開口３１６の中には、配線１２３が形成されている。配線１２３は、第１ソース配線３１２と同一層に位置しており、平面視でゲート電極１２０と重なっている。配線１２３はコンタクト３０５を介してゲート電極１２０に接続している。配線１２３は、図４に示したゲート配線１２２に接続している。
【００８５】
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、配線１２３から、コンタクト３０５を介してゲート電極１２０の複数個所に信号を入力することができるため、ゲート電極１２０における信号の抵抗損失を少なくすることができる。
【００８６】
（第９の実施形態）
図３０は、第９の実施形態に係る半導体装置１０の構成を示す図である。本実施形態に係る半導体装置１０は、縦型ＭＯＳトランジスタ２０の代わりにＩＧＢＴ（Insulated Gate Bipolar Transistor）２２を有している点を除いて、第１〜第８の実施形態のいずれかと同様である。ＩＧＢＴ２２は、縦型ＭＯＳトランジスタ２０において、ｎ型ドレイン層１３０とドレイン電極２０２の間に、ｐ型コレクタ層１３４を追加した構成を有している。
【００８７】
本実施形態では、サブ基板１０２はｐ型のシリコン基板であり、ｐ型コレクタ層１３４として機能する。また、ｎ型ドレイン層１３０及びｎ−層１３２は、サブ基板１０２上に、エピタキシャル成長法により形成されている。
【００８８】
本実施形態に係る半導体装置１０の製造方法は、サブ基板１０２としてｐ型のシリコン基板を用いる点、及びサブ基板１０２の上に、ｎ型ドレイン層１３０及びｎ−層１３２をこの順にエピタキシャル成長させる点を除いて、第１の実施形態に係る半導体装置１０の製造方法と同様である。
【００８９】
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。
【００９０】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【００９１】
２ 電子装置
４ 電源
６ 負荷
１０ 半導体装置
１２ 半導体装置
２０ 縦型ＭＯＳトランジスタ
２１ センス用縦型トランジスタ
２２ ＩＧＢＴ
３０ 制御回路
３１ ＭＯＳトランジスタ
３２ ウェル
３４ ゲート絶縁膜
３６ ゲート電極
３８ 不純物領域
４０ 電極パッド
１００ 半導体基板
１０２ サブ基板
１０４ エピタキシャル層
１１０ ゲート絶縁膜
１２０ ゲート電極
１２１ 端部
１２２ ゲート配線
１２３ 配線
１３０ ｎ型ドレイン層
１３２ ｎ−層
１３４ ｐ型コレクタ層
１４０ ｎ型ソース層
１５０ ｐ型ベース層
１５１ ｐ型層
１５２ ｐ型埋込層
２０２ ドレイン電極
３００ 第１層間絶縁膜
３０１ コンタクト
３０２ コンタクト
３０３ バリアメタル
３０４ コンタクト
３０５ コンタクト
３１０ 第２層間絶縁膜
３１２ 第１ソース配線
３１４ 配線
３１６ 開口
３１８ ビア
３２０ 保護絶縁膜
３２２ 第２ソース配線
３２４ ロジック配線
３２６ 電極パッド
４００ ヘッドランプ
【図１】
0005959162.tif 000002
【図２】
0005959162.tif 000003
【図３】
0005959162.tif 000004
【図４】
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【図５】
0005959162.tif 000006
【図６】
0005959162.tif 000007
【図７】
0005959162.tif 000008
【図８】
0005959162.tif 000009
【図９】
0005959162.tif 000010
【図１０】
0005959162.tif 000011
【図１１】
0005959162.tif 000012
【図１２】
0005959162.tif 000013
【図１３】
0005959162.tif 000014
【図１４】
0005959162.tif 000015
【図１５】
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【図１６】
0005959162.tif 000017
【図１７】
0005959162.tif 000018
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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