(57)【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層上の第１の絶縁膜と、前記第１の絶縁膜上に設けられ、０．５モノレイヤ以上０．７モノレイヤ以下のＣ６０フラーレンを有する第１の電荷蓄積部と、前記第１の電荷蓄積部上の第２の絶縁膜と、前記第２の絶縁膜上の第１の制御電極と、を有する第１のメモリセルと、
前記半導体層上の第３の絶縁膜と、前記第３の絶縁膜上に設けられ、０．５モノレイヤ以上０．７モノレイヤ以下のＣ６０フラーレンを有する第２の電荷蓄積部と、前記第２の電荷蓄積部上の第４の絶縁膜と、前記第４の絶縁膜上の第２の制御電極と、を有し、前記第１のメモリセルと隣り合う第２のメモリセルと、
を備え、
前記第１の電荷蓄積部と前記第２の電荷蓄積部との間に、０．５モノレイヤ以上０．７モノレイヤ以下のＣ６０フラーレンを有する不揮発性半導体記憶装置。
【請求項２】
前記Ｃ６０フラーレンが２分子の短距離秩序を備え、かつ、長距離秩序を備えない請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記第１または第２の電荷蓄積部への電荷蓄積時に、前記Ｃ６０フラーレンの二量体が形成される請求項１または請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記第１の絶縁膜と前記第３の絶縁膜が連続し、前記第２の絶縁膜と前記第４の絶縁膜が連続する請求項１ないし請求項３いずれか一項記載の不揮発性半導体記憶装置。
【請求項５】
半導体層と、
前記半導体層上の第１の絶縁膜と、前記第１の絶縁膜上に設けられ、０．３モノレイヤ以上０．５モノレイヤ以下のＣ７０フラーレンを有する第１の電荷蓄積部と、前記第１の電荷蓄積部上の第２の絶縁膜と、前記第２の絶縁膜上の第１の制御電極と、を有する第１のメモリセルと、
前記半導体層上の第３の絶縁膜と、前記第３の絶縁膜上に設けられ、０．３モノレイヤ以上０．５モノレイヤ以下のＣ７０フラーレンを有する第２の電荷蓄積部と、前記第２の電荷蓄積部上の第４の絶縁膜と、前記第４の絶縁膜上の第２の制御電極と、を有し、前記第１のメモリセルと隣り合う第２のメモリセルと、
を備え、
前記第１の電荷蓄積部と前記第２の電荷蓄積部との間に、０．３モノレイヤ以上０．５モノレイヤ以下のＣ７０フラーレンを有する不揮発性半導体記憶装置。
【請求項６】
前記Ｃ７０フラーレンが２分子の短距離秩序を備え、かつ、長距離秩序を備えない請求項５記載の不揮発性半導体記憶装置。
【請求項７】
前記第１または第２の電荷蓄積部への電荷蓄積時に、前記Ｃ７０フラーレンの二量体が形成される請求項５または請求項６記載の不揮発性半導体記憶装置。
【請求項８】
前記第１の絶縁膜と前記第３の絶縁膜が連続し、前記第２の絶縁膜と前記第４の絶縁膜が連続する請求項５ないし請求項７いずれか一項記載の不揮発性半導体記憶装置。
【請求項９】
絶縁層と制御電極とが交互に積層される積層体と、
前記制御電極に対向して設けられる半導体層と、
前記半導体層と前記制御電極の内の一つである第１の制御電極との間に設けられ、０．５モノレイヤ以上０．７モノレイヤ以下のＣ６０フラーレンを有する第１の電荷蓄積部と、前記半導体層と前記第１の電荷蓄積部との間に設けられる第１の絶縁膜と、前記第１の電荷蓄積部と前記第１の制御電極との間に設けられる第２の絶縁膜と、を有する第１のメモリセルと、
前記半導体層と前記制御電極の内の一つである第２の制御電極との間に設けられ、０．５モノレイヤ以上０．７モノレイヤ以下のＣ６０フラーレンを有する第２の電荷蓄積部と、前記半導体層と前記第２の電荷蓄積部との間に設けられる第３の絶縁膜と、前記第２の電荷蓄積部と前記第２の制御電極との間に設けられる第４の絶縁膜と、を有し、前記第１のメモリセルと隣り合う第２のメモリセルと、
を備え、
前記第１の電荷蓄積部と前記第２の電荷蓄積部との間に、０．５モノレイヤ以上０．７モノレイヤ以下のＣ６０フラーレンを有する不揮発性半導体記憶装置。
【請求項１０】
絶縁層と制御電極とが交互に積層される積層体と、
前記制御電極に対向して設けられる半導体層と、
前記半導体層と前記制御電極の内の一つである第１の制御電極との間に設けられ、０．３モノレイヤ以上０．５モノレイヤ以下のＣ７０フラーレンを有する第１の電荷蓄積部と、前記半導体層と前記第１の電荷蓄積部との間に設けられる第１の絶縁膜と、前記第１の電荷蓄積部と前記第１の制御電極との間に設けられる第２の絶縁膜と、を有する第１のメモリセルと、
前記半導体層と前記制御電極の内の一つである第２の制御電極との間に設けられ、０．３モノレイヤ以上０．５モノレイヤ以下のＣ７０フラーレンを有する第２の電荷蓄積部と、前記半導体層と前記第２の電荷蓄積部との間に設けられる第３の絶縁膜と、前記第２の電荷蓄積部と前記第２の制御電極との間に設けられる第４の絶縁膜と、を有し、前記第１のメモリセルと隣り合う第２のメモリセルと、
を備え、
前記第１の電荷蓄積部と前記第２の電荷蓄積部との間に、０．３モノレイヤ以上０．５モノレイヤ以下のＣ７０フラーレンを有する不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施の形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
微細化の進展に伴い不揮発性半導体記憶装置のサイズが縮小している。不揮発性半導体記憶装置には、例えば、フローティングゲート型、ＭＯＮＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ  Ｓｉｌｉｃｏｎ）型のように、メモリセルに電荷を蓄積するための電荷蓄積膜を備える装置がある。
【０００３】
装置の微細化に伴い、加工上の観点や、隣接セル間の相互干渉を抑制する観点等から、
電荷蓄積膜も、電荷蓄積特性を維持しながら薄膜化することが望まれる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許出願公開２００８／０２９６６６２
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、電荷蓄積膜を、電荷蓄積特性を維持しながら薄膜化した不揮発性半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００６】
実施の形態の不揮発性半導体記憶装置は、半導体層と、前記半導体層上の第１の絶縁膜と、前記第１の絶縁膜上に設けられ、０．５モノレイヤ以上０．７モノレイヤ以下のＣ６０フラーレンを有する第１の電荷蓄積部と、前記第１の電荷蓄積部上の第２の絶縁膜と、前記第２の絶縁膜上の第１の制御電極と、を有する第１のメモリセルと、前記半導体層上の第３の絶縁膜と、前記第３の絶縁膜上に設けられ、０．５モノレイヤ以上０．７モノレイヤ以下のＣ６０フラーレンを有する第２の電荷蓄積部と、前記第２の電荷蓄積部上の第４の絶縁膜と、前記第４の絶縁膜上の第２の制御電極と、を有し、前記第１のメモリセルと隣り合う第２のメモリセルと、を備え、前記第１の電荷蓄積部と前記第２の電荷蓄積部との間に、０．５モノレイヤ以上０．７モノレイヤ以下のＣ６０フラーレンを有する。
【図面の簡単な説明】
【０００７】
【図１】第１の実施の形態の不揮発性半導体記憶装置の模式断面図である。
【図２】書き込み・消去特性の評価結果を示す図である。
【図３】フラーレンのモノレイヤ数と書き込み消去の飽和フラットバンド電圧の関係を示す図である。
【図４】フラーレンのモノレイヤ数と書き込み消去の飽和フラットバンド電圧の関係を示す図である。
【図５】フラーレン分子の電子分布を示す図である。
【図６】フローレン分子の秩序構造の説明図である。
【図７】Ｃ６０分子の二量体の模式図である。
【図８】第１の実施の形態の不揮発性半導体記憶装置の模式工程断面図である。
【図９】第１の実施の形態の不揮発性半導体記憶装置の模式工程断面図である。
【図１０】第１の実施の形態の不揮発性半導体記憶装置の模式工程断面図である。
【図１１】第１の実施の形態の不揮発性半導体記憶装置の模式工程断面図である。
【図１２】第３の実施の形態の不揮発性半導体記憶装置の模式断面図である。
【図１３】第４の実施の形態の不揮発性半導体記憶装置の模式断面図である。
【図１４】第６の実施の形態の不揮発性半導体記憶装置の模式断面図である。
【発明を実施するための形態】
【０００８】
（第１の実施の形態）
本実施の形態の不揮発性半導体記憶装置は、半導体層と、半導体層上に形成される第１の絶縁膜と、第１の絶縁膜上に形成され、フラーレンを含む電荷蓄積膜と、電荷蓄積膜上の第２の絶縁膜と、第２の絶縁膜上の制御電極と、を備えている。
【０００９】
そして、フラーレンがＣ６０の場合、電荷蓄積膜は０．５モノレイヤ以上１．０モノレイヤ未満である。また、フラーレンがＣ７０の場合、電荷蓄積膜は０．３モノレイヤ以上０．５モノレイヤ以下である。
【００１０】
以下、単分子層とは、平面的に分子１層で構成されることを意味する。すなわち、単分子層は約分子１個分の膜厚を備えることになる。
【００１１】
そして、「モノレイヤ」（ｍｏｎｏｌａｙｅｒ，ＭＬ）とは、理想的すなわち無欠陥な単分子層における分子数であるところの１モノレイヤに対して、実際の単分子層にどれくらいの分子数が存在するか、すなわち被覆率を意味する単位（ＭＬ）の名称である。例えば、０．５モノレイヤとは、グラフ中などでは０．５ＭＬと書かれ、理想的すなわち無欠陥な単分子層に対し５０％の被覆率で分子が存在することを意味する。
【００１２】
本明細書中、１モノレイヤ以下の膜は、常に単分子層を意味するものとする。なお、１モノレイヤを超える膜は、分子層が積層された複数分子層となる。例えば１．５モノレイヤなどと言う場合、１モノレイヤの分子層上に０．５モノレイヤの分子層が存在している。この場合の下層の１モノレイヤは必ずしも理想的すなわち無欠陥である必要は無く、実際の分子層においては完全に無欠陥であることは稀である。
【００１３】
本実施の形態の不揮発性半導体記憶装置は、上記構成を備えることにより、電荷蓄積特性を維持または向上させながら電荷蓄積膜の薄膜化が可能となる。したがって、微細な不揮発性半導体記憶装置を実現できる。
【００１４】
図１は、本実施の形態の不揮発性半導体記憶装置の模式断面図である。本実施の形態の不揮発性半導体記憶装置１００は、いわゆるＢｉＣＳ（Ｂｉｔ−Ｃｏｓｔ  Ｓｃａｌａｂｌｅ）技術を用いた３次元構造の装置である。
【００１５】
不揮発性半導体記憶装置１００は、基板１０上に基板絶縁膜１２が形成され、さらに基板絶縁膜１２上に制御電極（ゲート電極）１４と制御電極間絶縁膜１６が交互に複数積層して形成されている。すなわち、基板１０上に、基板絶縁膜１２と制御電極１４とが交互に積層された積層体１８が形成された構造を有する。
【００１６】
そして、それぞれの積層体１８が積層された方向において積層体１８の上面から基板１０の深さにいたるまで、柱状の半導体層２０が形成されている。柱状の半導体層２０と積層体１８との間には、半導体層２０側から順に、トンネル絶縁膜（第１の絶縁膜）２２、電荷蓄積膜２４、ブロック絶縁膜（第２の絶縁膜）２６が形成されている。
【００１７】
図１中、破線で囲まれる領域が１つのメモリセル３０である。メモリセル３０の構造としては、半導体層２０上にトンネル絶縁膜（第１の絶縁膜）２２、トンネル絶縁膜（第１の絶縁膜）２２上に電荷蓄積膜２４、電荷蓄積膜２４上にブロック絶縁膜（第２の絶縁膜）２６、ブロック絶縁膜（第２の絶縁膜）２６上に制御電極１４が形成される構造となっている。
【００１８】
ここで、電荷蓄積膜２４は、メモリセル情報として積極的に電荷を蓄積する機能をそなえる。そして、トンネル絶縁膜（第１の絶縁膜）２２は、メモリセルの書き込み・消去時には、トンネリング現象により半導体層２０中のチャネル領域と電荷蓄積膜２４との間での電子・正孔移動経路として機能する。また、読み出し時・待機時にはそのバリアハイトにより、チャネル領域と電荷蓄積膜２４との間での電子・正孔移動を抑制する機能を備える。また、ブロック絶縁膜（第２の絶縁膜）２６は、いわゆる電極間絶縁膜であり、電荷蓄積膜２４と制御電極１４との間の電子・正孔の流れをブロックする機能を備えている。
【００１９】
隣接する２つのメモリセル３０の２つの制御電極１４間には、制御電極間絶縁膜１６が形成される。制御電極間絶縁膜１６により、制御電極１４間の絶縁性を確保している。
【００２０】
基板１０には、（１００）面が露出した単結晶シリコン（Ｓｉ）の半導体基板を用いることが望ましい。他にも、基板１０には、他の面方位の単結晶シリコン基板、多結晶シリコン基板、単結晶ゲルマニウム（Ｇｅ）基板、シリコン基板上にエピタキシャル成長させたＳｉＧｅエピタキシャル基板、ＩｎＰ基板、またはＧａＡｓ基板などを用いることができる。また、他にも、基板１０には、ガラス基板、アルミ基板、ステンレス基板、有機物基板、その他絶縁体基板、その他金属基板、その他結晶基板などを用いることができる。
【００２１】
例えば、絶縁体基板を用いる場合、絶縁体基板に接しても接しなくても良いが半導体膜を形成してもかまわない。また、例えば、金属的な電気伝導性の基板を用いる場合、上記金属的な基板上に接しても接しなくても良いが、絶縁体膜を作成し、上記絶縁体膜に接しても接しなくても良いが半導体膜を形成してもかまわない。そして、上記半導体膜を用いてＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）などを形成することで、半導体回路を形成することも可能である。
【００２２】
基板絶縁膜１２には、例えば、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ、Ａｌ２Ｏ３、ＨｆＡｌＯ、ＨｆＳｉＯ、またはＨｆＳｉＯＮなどの絶縁膜を用いることができる。基板絶縁膜１２は、例えば、基板１０が絶縁体基板であれば、省略することも可能である。
【００２３】
柱状の半導体層２０には、例えば、多結晶シリコンまたはＩＧＺＯ（ＩｎＧａＺｎＯ）等を用いることができる。他にも、半導体層２０には各種半導体ナノチューブ、各種半導体ナノワイヤなどの半導体材料を用いることができる。
【００２４】
トンネル絶縁膜２２には、例えば、ＳｉＯ２、ＳｉＯＮ、ＨｆＳｉＯ、パリレン等を用いることができる。
【００２５】
電荷蓄積膜２４は、フラーレン２４ａを含む膜である。フラーレン２４ａ間にマトリクス成分２４ｂが存在していてもかまわない。
【００２６】
そして、フラーレン２４ａがＣ６０の場合、電荷蓄積膜２４は単分子層で０．５モノレイヤ以上１．０モノレイヤ未満である。また、フラーレンがＣ７０の場合、電荷蓄積膜２４は、単分子層で０．３モノレイヤ以上０．５モノレイヤ以下である。
【００２７】
電荷蓄積膜２４は、フラーレン分子が１層だけ並ぶ単分子層である。このため、膜厚はＣ６０およびＣ７０フラーレン分子の直径である１．０ｎｍ程度の極めて薄い膜となる。
【００２８】
フラーレン２４ａの電荷蓄積膜２４中での秩序構造について、フラーレン２４ａが２分子の短距離秩序を備え、かつ、長距離秩序を備えないことが望ましい。
【００２９】
短距離秩序は、短距離の原子・分子間の秩序のことである。より具体的には、最近接、原子・分子数、原子・分子間の結合距離、原子・分子間の結合角等が秩序だった値を示すことを意味する。通常、短距離秩序と言う場合、第二近接、第三近接くらいまでの秩序があっても良いが、本願素子で必要な短距離秩序は、最近接秩序のみである。本願素子においては第二近接、第三近接の秩序があっても良いが、特性の劣化につながるため無いほうが好ましい。素子中の電荷蓄積膜２４全体の大きさの半分以上の距離の原子・分子の秩序があってはならない。すなわち、ここで、電荷蓄積膜２４中でフラーレン２４ａが２分子の短距離秩序を備えるとは、略一定間隔のフラーレン２４ａの２分子が、電荷蓄積膜２４中に複数分布していることを意味する。略一定間隔のフラーレン２４ａの３分子、４分子が存在しても構わないが、素子中の電荷蓄積膜２４全体の大きさの半分以上の距離を越えるような略一定間隔の秩序があってはならない。
【００３０】
長距離秩序は、原子や分子に一定の繰り返し構造があることを意味する。例えば、結晶は、原子や分子が周期的に配列しており、長距離秩序を備えている。長距離秩序とは、全ての原子や分子が周期的に配列している必要は無く、一定数以下の欠陥などが存在しても長距離秩序が存在することには変わりが無い。例えば実空間上の原子や分子の配列を、微分可能な座標系における空間成分に対してフーリエ変換を行うことで逆格子空間上の原子や分子の配列を得ることができるが、長距離秩序が存在する場合、そのような逆格子空間において格子点が得られる特徴がある。一方で短距離秩序しか存在しない場合、どのような微分可能な座標系を選んでも逆格子空間上の格子点を複数得ることが出来ない特徴がある。
【００３１】
フラーレン２４ａの電荷蓄積膜２４中での秩序構造は、例えば、ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）観察により同定することが可能である。実空間画像でもよいし、例えばＴＥＭ回折を行ってもよいし、例えば実空間画像に座標変換施した後にフーリエ変換を行ってもよい。
【００３２】
そして、電荷蓄積膜２４への電荷蓄積時に、Ｃ６０フラーレンまたはＣ７０フラーレンの二量体が形成される。Ｃ６０フラーレンまたはＣ７０フラーレンの単量体が、二量体となることにより、電荷蓄積膜２４に電荷（電子）が蓄積される。
【００３３】
電荷蓄積膜２４への電荷蓄積時の、フラーレン２４ａの二量体の形成は、例えば、ラマン散乱による二量体モード（ｄｉｍｅｒ  ｍｏｄｅ）ピークプロファイルの検出により確認することが可能である。
【００３４】
単分子層のフラーレン分子を含む膜の電荷蓄積膜としての特性を、平面構造で評価した実験結果について以下、詳述する。
【００３５】
シリコン基板、シリコン酸化膜のトンネル絶縁膜、Ｃ６０またはＣ７０フラーレンを含む電荷蓄積膜、アルミナ（Ａｌ２Ｏ３）のブロック絶縁膜、金（Ａｕ）の制御電極（ゲート電極）からなる構造を作成した。電荷蓄積膜は制御電極間で連続する構造とした。そして、電荷蓄積膜の書き込み・消去特性を評価した。
【００３６】
具体的には、シリコン基板上に縦型酸化炉による熱酸化法により５ｎｍのＳｉＯ２トンネル絶縁膜膜を作製した。
【００３７】
次に、トンネル絶縁膜上に、熱蒸着法により、Ｃ６０またはＣ７０フラーレンを電荷蓄積膜として成膜した。蒸着装置には日本真空技術社（現アルバック社）製のＥＤＢ−６ＤＨ型蒸着装置を用い、熱蒸着モードにて成膜した。ベース真空度は４Ｅ−６Ｐａである。基板からボートまでの距離は２０ｃｍとした。
【００３８】
基板は積極的には加熱していないが、蒸着源からの輻射により若干加熱されている。蒸着に用いたボートの加熱電流は１５Ａ程度であり、蒸着時間が１分間程度と短時間であるため、基板温度は室温である２０℃以上、１００℃以下であると考えられる。基板はトップダウン型に設置してあるため、ダストなどが抑制される。
【００３９】
Ｃ６０およびＣ７０フラーレン分子は、原料の量を調整することによりモノレイヤ数を変えて積層した。モノレイヤ数が１未満の場合には、電荷蓄積膜が単分子層となっていることがＴＥＭ観察により確認された。また、フラーレン分子どうしが短距離秩序を持つが、長距離秩序を持たぬこともＴＥＭ観察により確認される。
【００４０】
上記電荷蓄積膜に対してマトリクス成分は成膜せず、１５ｎｍのアルミナ（Ａｌ２Ｏ３）をブロック絶縁膜として形成した。Ａｌ２Ｏ３はスパッタ法により成膜した。装置はアルバック社製のＭＰＳ８０００シリーズを用いた。基板温度は２０℃以上３５℃以下であって、Ａｌターゲットからの化成スパッタ法により成膜した。
【００４１】
Ａｌ２Ｏ３のブロック絶縁膜膜上に金（Ａｕ）の制御電極（ゲート電極）パターンを形成した。基板の裏面は希フッ酸処理により酸化膜を剥離後、アルミニウム（Ａｌ）電極を形成した。
【００４２】
図２は、書き込み・消去特性の評価結果を示す図である。上記構造に対して、ゲート電極と基板裏面との間に書き込みまたは消去電圧パルスＶｇを加えた。その後のゲート電極と基板との間のＣＶ特性（キャパシタンス−電圧特性）により書き込み・消去特性を取得した。図２（ａ）が書き込み特性、図２（ｂ）が消去特性である。
【００４３】
図２は、Ｃ７０で０．６モノレイヤの場合の結果を示している。図の横軸が書き込みまたは消去パルスの長さであり、縦軸がＣＶ特性におけるフラットバンド電圧の値である。書き込みまたは消去パルスの電圧Ｖｇを変化させている。
【００４４】
測定に用いた装置は、アジレント社製のＬＣＲメータおよびパルスジェネレータおよびノイズ対策を行ったプローバである。パルスジェネレータにより書き込みまたは消去電圧パルスＶｇを加えた後、ＬＣＲメータによりＣＶ曲線を測定することでフラットバンド電圧を求めた。図２のフラットバンド電圧の変化が不揮発性半導体記憶装置の特性に直結する書き込み・消去特性である。
【００４５】
図２より、０．６モノレイヤのＣ７０において、３．５Ｖの書き込み、−２．３Ｖの消去が可能であることが判明する。なお、Ｃ６０の場合も、図２と同様の書き込み・消去特性が得られた。
【００４６】
図３、図４は、フラーレンのモノレイヤ数と書き込み消去の飽和フラットバンド電圧の関係を示す図である。図３は、書き込み・消去特性評価の結果得られた飽和フラットバンド電圧をＣ６０、Ｃ７０それぞれについて示している。図４は、Ｃ６０について、図３のモノレイヤ数が１モノレイヤ以下の領域を拡大した図である。
【００４７】
図３で、１モノレイヤより大きい領域の試料は、単分子層でなく分子層が厚さ方向に積層された複数分子層となっている。
【００４８】
図３、４から明らかなように、Ｃ６０の場合、０．６モノレイヤの場合にもっとも良い書き込み・消去特性が実現される。そして、０．５モノレイヤ以上１．０モノレイヤ未満であることが望ましく、０．５モノレイヤ以上０．７モノレイヤ以下であることが望ましい。この範囲にあれば、単分子層のため膜厚が薄く、かつ、良好な書き込み・消去特性が得られるからである。この範囲にあれば、１モノレイヤの膜以上の書き込み・消去特性が得られる。
【００４９】
また、図３から明らかなように、Ｃ７０の場合、０．４モノレイヤの場合にもっとも良い書き込み・消去特性が実現される。そして、０．３モノレイヤ以上０．５モノレイヤ以下であることが望ましい。この範囲にあれば、単分子層のため膜厚が薄く、かつ、良好な書き込み・消去特性が得られるからである。この範囲にあれば、１モノレイヤの膜以上の書き込み・消去特性が得られる。
【００５０】
なお、１モノレイヤ以上の場合、フラーレン分子が必然的に最密充填状態となる。このため、電子注入によってフラーレン分子同士が多量体化することにより、フラーレンのナノワイヤが生じているものと考えられる。
【００５１】
本実験では個々のゲート電極の電荷蓄積膜を切り離しているわけではないため、１モノレイヤ以上の場合、フラーレンのナノワイヤは隣接する素子にまで広がっていると考えられる。すなわち注入した電子が横方向に拡散してしまうことにより、電荷蓄積特性が劣ったものと考えられる。
【００５２】
なお、フラーレンナノワイヤにはＣＤＷ（電荷密度波）が生成し、フラーレンナノワイヤ自身またはフラーレンナノワイヤ付近の欠陥にＣＤＷがピン止めされることによる電子移動に対するエネルギーギャップが開く。このため、１モノレイヤ以上の場合であっても、全ての電子が漏れ出てしまわず、書き込みが可能になっていると考えられる。
【００５３】
したがって、単分子層で、１モノレイヤ未満のフラーレンを含む電荷蓄積膜は、単分子層で１モノレイヤあるいは複数分子層の場合にくらべ、膜の横方向への電子の漏れが抑制される。したがって、特に、図１に示すような本実施の形態の装置のように、電荷蓄積膜２４をメモリセル毎にパターニングしない構造に適している。
【００５４】
電荷蓄積膜２４中のフラーレン分子はランダムもしくは無秩序もしくはアモルファス状態のいずれでもなく、また結晶もしくは表面結晶などのような長距離秩序を持たず、短距離秩序を持つことが望ましい。
【００５５】
短距離秩序は、最近接においてもっとも顕著な秩序を持つものであり、遠隔するにつれ不規則となるものである。
【００５６】
短距離秩序は、フラーレン分子の二量体の形成によることが望ましい。三量体、四量体などの多量体を形成しても良く、ネットワーク状に複数の分子または微粒子またはクラスタが結合しても良い。
【００５７】
図５は、フラーレン分子の電子分布を示す図である。図５（ａ）が二量体、図５（ｂ）が単量体の場合を示す。フラーレン分子は隣接フラーレン分子と二量体を形成することが可能である。フラーレン分子を構成するｓｐ２炭素原子は、本来オービタル対称性によりｓｐ３共有結合を形成するような反応は禁制であるが、電子を供給されることでオービタル禁制が解けて二量体を形成する。
【００５８】
図５（ａ）に示すように、このような二量体において、電子の分布は両方のフラーレン分子の中間を中心とするような楕円体となり、フラーレン分子の骨格外に電子分布の中心が存在することとなる。
【００５９】
すなわち、図５（ｂ）に示すように、単量体であれば電子分布の中心はフラーレン分子内に存在するが、二量体では電子分布の中心はフラーレン分子外となる特徴がある。このように、本実施の形態では、２個のフラーレン分子の［２＋２］環化付加反応で共有結合が形成され、電子を１個蓄積する。
【００６０】
このような機構によれば、電荷の保持特性に優れた不揮発性半導体記憶装置を作製することが可能である。したがって蓄積電荷の障壁機能を持つトンネル絶縁膜、ブロック絶縁膜または層間絶縁膜などを薄くしても電荷保持特性が劣化しにくく、メモリセルで用いられる各種膜を薄膜化した不揮発性半導体記憶装置の実現が可能になる。
【００６１】
図６は、フローレン分子の秩序構造の説明図である。図６（ａ）はＣ６０の１モノレイヤ未満の場合、図６（ｂ）はＣ７０の１モノレイヤ未満の場合、図６（ｃ）は、Ｃ６０またはＣ７０の１モノレイヤの場合である。
【００６２】
本実施の形態では、全ての単量体が一体化したり、単量体が長距離秩序を持ってはならない。特に、図６（ｃ）に示すように、フラーレン分子が直線状に結合したナノワイヤを形成することにより、そのナノワイヤがチャネル領域もしくはゲート電極領域をはみ出すような状況が生じないようにする必要がある。例えば、特に最密充填構造の場合、面心立方構造もしくは六方最密充填構造もしくは表面三角格子構造などといった長距離秩序を持つと、上述のように電荷の横方向の漏れが生じるおそれがある。
【００６３】
そして、上述のように、フラーレン分子は二量体に１個の電子を蓄積する。したがって、フラーレン分子が２分子の短距離秩序を備え、かつ、長距離秩序を備えないことが望ましい。この秩序構造により、電荷蓄積量が大きくなるとともに、膜からの電荷漏れが抑制されるからである。
【００６４】
上記、実験から求めたトンネル膜からの注入により蓄積された電荷は、Ｃ６０分子３個あたり１個の電子数程度であった。したがって、図６（ａ）に示すように、Ｃ６０分子のおよそ３個に２個が二量化し、二量体１個に対して１個の電子が蓄積されたものと考えられる。そして、Ｃ６０分子のおよそ３個に１個は二量体を形成しない孤立した分子であると考えられる。
【００６５】
また、Ｃ７０の場合は、トンネル膜からの注入により蓄積された電荷は、Ｃ７０分子２個あたり１個の電子数程度であった。したがって、図６（ｂ）に示すように、Ｃ７０分子のほとんどすべてが二量化し、二量体１個に対して１個の電子が蓄積されたものと考えられる。
【００６６】
図７は、Ｃ６０分子の二量体の模式図である。Ｃ６０フラーレンの二量体の場合、図７のようにＣ６０フラーレン同士の分子中心間距離が０．８０以上０．９５ｎｍ以下であり、ファンデルワールス力によって凝集している場合のフラーレン中心間距離である１．０ｎｍより短くなっている。また、炭素骨格間の距離は０．１３ｎｍ以上０．１９ｎｍ以下である。Ｃ７０の場合も同様である。
【００６７】
このような電荷蓄積膜２４中のフラーレン分子による二量体形成はＣ６０、Ｃ７０フラーレンに限らず、他の高次フラーレンでも可能である。特に高次フラーレンを用いる場合、ｓｐ２結合の相克によるフェーゾンラインが生じている場合が多く、電荷蓄積に有利となる。高次フラーレンは全ての炭素原子が真球上の点には存在しないため、適切なマトリクス材２４ｂの存在によって熱回転が停止した場合、最もエネルギーが低く生じやすい配向が存在する。そのような状態において、特にフェーゾンラインがトンネル膜側に存在するような状態で回転停止する場合が、電荷蓄積に特に有利である。
【００６８】
マトリクス成分２４ｂは、上述のように、必ずしも必須ではないが、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、Ａｕ、Ａｇ、Ｃｕ、Ｒｕ、Ｐｔ、Ｈｆ、Ｚｒ、Ｔｉ、Ａｌ、Ｍｇ、ＴｉＯ、ＲｕＯ、ＴｉＮ、ＨｆＮ、ＳｉＯ２、ＳｉＯＮ、Ａｌ２Ｏ３、ＭｇＯ、ＣａＦ２、Ｌａ２Ｏ３、ＨｆＯ２、ＨｆＡｌＯ、ＨｆＳｉＯＮ、ＴｉＯなどから一種または複数種類の材料を混ぜ合わせるまたは組み合わせることが可能である。マトリクス成分２４ｂは、絶縁体であっても良いし、半導体であっても良い。
【００６９】
ブロック絶縁膜（第２の絶縁膜）２６には、例えば、ＳｉＯ２、ＳｉＮ、Ａｌ２Ｏ３、ＭｇＯ、ＣａＦ２、Ｌａ２Ｏ３、ＨｆＯ２、上記複数の材料を混ぜ合わせた材料、または上記複数の材料を組み合わせた材料を用いることができる。
【００７０】
制御電極１４には、例えば、高ドープの多結晶シリコンを用いることができる。制御電極１４は電気伝導性に優れた材料であれば他の材料も適用可能である。例えばＴａ、ＴａＣ、ＴａＮ、ＴａＢ、Ｔａ（Ｏ、Ｃ、Ｎ）、Ｗ、ＷＣ、ＷＮ、ＷＢ、Ｗ（Ｏ、Ｃ、Ｎ）、Ｈｆ、ＨｆＣ、ＨｆＮ、ＨｆＢ、Ｈｆ（Ｏ、Ｃ、Ｎ）、Ｒｅ、ＲｅＣ、ＲｅＮ、ＲｅＯ、ＲｅＢ、Ｒｅ（Ｏ、Ｃ、Ｎ）、Ｎｂ、ＮｂＣ、ＮｂＮ、ＮｂＢ、Ｎｂ（Ｏ、Ｃ、Ｎ）、Ｍｏ、ＭｏＣ、ＭｏＮ、ＭｏＢ、Ｍｏ（Ｏ、Ｃ、Ｎ）、Ｚｒ、ＺｒＣ、ＺｒＮ、ＺｒＢ、Ｚｒ（Ｏ、Ｃ、Ｎ）、Ｔｉ、ＴｉＣ、ＴｉＮ、ＴｉＢ、またはＴｉ（Ｏ、Ｃ、Ｎ）等の材料を用いることができる。また、制御電極１４は耐熱性に優れていることが好ましい。なお、制御電極１４は仕事関数を適切な値に調整できることが好ましい。具体的にはＴａまたはＴａ化合物を用いることができる。
【００７１】
制御電極間絶縁膜１６には、例えば、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ、Ａｌ２Ｏ３、ＨｆＡｌＯ、ＨｆＳｉＯ、またはＨｆＳｉＯＮなどの絶縁膜を用いることができる。
【００７２】
次に、本実施形態に係る不揮発性半導体記憶装置１００の動作原理について説明する。
【００７３】
不揮発性半導体記憶装置１００に情報を記憶する場合は、不揮発性半導体記憶装置１００を構成する複数のメモリセル３０の制御電極１４に所定の電圧をかける。このとき、トンネル絶縁膜（第１の絶縁膜）２２を介して半導体層２０から電荷が電荷蓄積膜２４に蓄積される。このように電荷を電荷蓄積膜２４に蓄積することで、不揮発性半導体記憶装置１００に情報が記憶される。
【００７４】
本実施の形態に係る不揮発性半導体記憶装置１００では、電荷蓄積膜２４に含まれるフラーレン分子２４ａの結合部を電荷分布の中心として電荷が蓄積される。電荷蓄積膜２４に含まれるフラーレン分子２４ａがすべて結合している状態ではないため、電荷がフラーレン分子２４ａを移動することを制限している。分子の配列は結晶状態でもランダムでもない短距離秩序状態が好ましい。
【００７５】
具体的には二量体が最も好ましく、三量体、四量体などのオリゴマーも可能である。単量体が混入していても良い。二量体が最も好ましいのは、三量体以上の場合でも蓄えられる電荷の数は１個と考えらえれるため、同一のモノレイヤ数、すなわち、同一のフラーレン分子数であれば、二量体に電荷を蓄積することが最も蓄積電荷量を多くできるからである。
【００７６】
次に、本実施の形態の不揮発性半導体記憶装置１００の製造方法について説明する。図８〜図１１は、本実施の形態の不揮発性半導体記憶装置１００の模式工程断面図である。
【００７７】
まず、半導体基板１０上に基板絶縁膜１２を形成する。例えば、半導体基板１０としてシリコン（１００）面方位の基板を用いる場合は、熱酸化法により基板１０を熱酸化することでＳｉＯ２を形成する。なお、基板絶縁膜１２は、ＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法またはスパッタ法などを用いて形成することもできる。
【００７８】
次に、基板絶縁膜１２上に制御電極１４を形成する。制御電極１４は、例えば、ＣＶＤ法またはスパッタ法などを用いて形成する。
【００７９】
次に、制御電極１４上に制御電極間絶縁膜１６を形成する。制御電極間絶縁膜１６は、例えば、ＣＶＤ法、スパッタ法、またはＭＢＥ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法などを用いて形成する。同様の工程を繰り返し、制御電極間絶縁膜１６上に制御電極１４、制御電極間絶縁膜１６を複数積層し積層体１８を形成する。
【００８０】
次に、半導体基板１０上に形成された膜の積層方向に対して、孔４０を形成する（図８）。
【００８１】
孔４０は、リソグラフィやエッチングなどの技術を用いて、制御電極間絶縁膜１６から半導体基板１０、基板絶縁膜１２、制御電極１４、または制御間電極絶縁膜１６までの何れかの位置にまで形成する。
【００８２】
また、孔４０は複数回に分けて形成しても良い。例えば、制御電極１４と制御電極間絶縁膜１６を４層積層して孔４０を形成する。そして再び制御電極１４と制御電極間絶縁膜１６を４層積層して先に形成した孔４０と重なるように孔４０を形成する。ここでは制御電極１４と制御間電極絶縁膜１６の積層数を４層として説明した。しかしながら、制御電極１４と制御電極間絶縁膜１６の積層数や孔４０を形成する回数は必要に応じて変更しても良い。
【００８３】
次に、孔４０の側面に沿ってブロック絶縁膜（第２の絶縁膜）２６を形成する。ブロック絶縁膜２６は、例えば、ＣＶＤ法を用いて形成する。このとき、孔４０が残るようにブロック絶縁膜２６を形成する。他にも、ブロック絶縁膜２６は、スパッタ法を用いることができる。この場合、グロー領域からアーク領域への遷移領域付近の高ガス圧零雰囲気などを用いる（図９）。
【００８４】
次に、孔４０の内部に形成されたブロック絶縁膜２６の表面に、電荷蓄積膜２４を形成する（図１０）。
【００８５】
第一の形成法としては、例えば、マトリクス材２４ｂ、例えば、ＳｉＯ２、ＳｉＯＮ、Ａｌ２Ｏ３、ＭｇＯ、ＣａＦ２、Ｌａ２Ｏ３、ＨｆＯ２、ＨｆＡｌＯ、ＨｆＳｉＯＮ、Ｓｉ、Ｇｅ、ＴｉＯなどから一種または複数種類の材料を混ぜ合わせるまたは組み合わせたものを形成する。その後、フラーレン２４ａを形成し、再度マトリクス材２４ｂ、例えば、ＳｉＯ２、ＳｉＯＮ、Ａｌ２Ｏ３、ＭｇＯ、ＣａＦ２、Ｌａ２Ｏ３、ＨｆＯ２、ＨｆＡｌＯ、ＨｆＳｉＯＮ、Ｓｉ、Ｇｅ、ＴｉＯなどから一種または複数種類の材料を混ぜ合わせるまたは組み合わせたものを形成する。この際、最初に形成したマトリクス材２４ｂと、最後に形成したマトリクス材２４ｂは、組成が異なっていても良い。
【００８６】
第二の形成法としては、例えば、マトリクス材２４ｂ、例えば、ＳｉＯ、ＳｉＯＮ、Ａｌ２Ｏ３、ＭｇＯ、ＣａＦ２、Ｌａ２Ｏ３、ＨｆＯ２、ＨｆＡｌＯ、ＨｆＳｉＯＮ、Ｓｉ、Ｇｅ、ＴｉＯなどから一種または複数種類の材料を組み合わせたものを形成後、フラーレン２４ａを形成し、再度のマトリクス材２４ｂの形成は行わない。
【００８７】
第三の形成法としては、マトリクス材２４ｂの形成を行う前に、フラーレン２４ａを形成し、その後、マトリクス材２４ｂ、例えば、ＳｉＯ２、ＳｉＯＮ、Ａｌ２Ｏ３、ＭｇＯ、ＣａＦ２、Ｌａ２Ｏ３、ＨｆＯ２、ＨｆＡｌＯ、ＨｆＳｉＯＮ、Ｓｉ、Ｇｅ、ＴｉＯを形成する。
【００８８】
第四の形成法としては、マトリクス材２４ｂの形成は全く行わず、フラーレン２４ａを形成する。
【００８９】
電荷蓄積膜２４の形成は、例えば、ＡＬＤ（Ａｔｏｍｉｃ  ｌａｙｅｒ  ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成する。電荷蓄積膜２４は、ＣＶＤ法の範疇に含まれる各種成膜方法、例えばホットウォール熱ＣＶＤ法（ｈｏｔ−ｗａｌｌ  ｔｈｅｒｍａｌ  ＣＶＤ）、ＡＰＣＶＤ法（Ａｔｍｏｓｐｈｅｒｉｃ  ｐｒｅｓｓｕｒｅ  ＣＶＤ）、ＬＰＣＶＤ法（Ｌｏｗ−ｐｒｅｓｓｕｒｅ  ＣＶＤ）、ＵＨＶＣＶＤ法（Ｕｌｔｒａｈｉｇｈ  ｖａｃｕｕｍ  ＣＶＤ）、ＡＡＣＶＤ法（Ａｅｒｏｓｏｌ  ａｓｓｉｓｔｅｄ  ＣＶＤ）、ＤＬＩＣＶＤ法（Ｄｉｒｅｃｔ  ｌｉｑｕｉｄ  ｉｎｊｅｃｔｉｏｎ  ＣＶＤ）、ＭＰＣＶＤ法  （Ｍｉｃｒｏｗａｖｅ  ｐｌａｓｍａ−ａｓｓｉｓｔｅｄ  ＣＶＤ）、ＰＥＣＶＤ法（Ｐｌａｓｍａ−Ｅｎｈａｎｃｅｄ  ＣＶＤ）、ＲＰＥＣＶＤ法（Ｒｅｍｏｔｅ  ｐｌａｓｍａ−ｅｎｈａｎｃｅｄ  ＣＶＤ）、ＡＬＣＶＤ法（Ａｔｏｍｉｃ  ｌａｙｅｒ  ＣＶＤ）、ＨＷＣＶＤ法（Ｈｏｔ  ｗｉｒｅ  ＣＶＤ）、Ｃａｔ−ＣＶＤ法（ｃａｔａｌｙｔｉｃ  ＣＶＤ）、ＨＦＣＶＤ法（ｈｏｔ  ｆｉｌａｍｅｎｔ  ＣＶＤ）、ＭＯＣＶＤ法（Ｍｅｔａｌｏｒｇａｎｉｃ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）、ＨＰＣＶＤ法（Ｈｙｂｒｉｄ  Ｐｈｙｓｉｃａｌ−Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）、ＲＴＣＶＤ法（Ｒａｐｉｄ  ｔｈｅｒｍａｌ  ＣＶＤ）、ＶＰＥ法（Ｖａｐｏｒ  ｐｈａｓｅ  ｅｐｉｔａｘｙ）、熱  ＣＶＤ法、ＰＥＣＶＤ法（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  ＣＶＤ）、ＨＤＰＣＶＤ法（ｈｉｇｈ  ｄｅｎｓｉｔｙ  ｐｌａｓｍａ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ））  、ＭＣＶＤ法（ｍｏｄｉｆｉｅｄ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ  ）、ＤＣＶＤ法（ｄｉｇｉｔａｌ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）、ＳＡＣＶＤ法（Ｓｕｂ−Ａｔｍｏｓｐｈｅｒｉｃ  ＣＶＤ）、ＥＣＤ法（Ｅｌｅｃｔｒｏ  Ｃｈｅｍｉｃａｌ  Ｄｅｐｏｓｉｔｉｏｎ）、ＡＬＤ法（Ａｔｏｍｉｃ  ｌａｙｅｒ  ｄｅｐｏｓｉｔｉｏｎ）、ＡＶＤ（Ａｔｏｍｉｃ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）などの各種成膜手法を用いることができる。
【００９０】
フラーレン２４ａの形成には、フラーレンそのものを原料として用いても良いが、フラーレンに修飾を施した原料を用いることが好ましい。適切な修飾を行うことで、修飾されたフラーレン分子の沸点が下がり、比較的低い温度で十分な蒸気圧が得られることで上記ＡＬＤ法やＣＶＤ法の範疇に含まれる方法で成膜することが可能である。このような分子修飾を施した上でＡＬＤ法やＣＶＤ法の範疇に含まれる方法で成膜することにより、孔４０の内部に比較的均一に成膜するような成膜条件を得ることが容易となる。
【００９１】
またフラーレンは必ずしも修飾されてなくてもよく、シクロデキストリン、クラウンエーテル、カリックスアレーン、ポルフィリンなどに包摂されても良い。適切な包摂化合物を選び沸点を下げることにより、比較的低い温度で十分な蒸気圧が得られることで上記ＡＬＤ法やＣＶＤ法の範疇に含まれる方法で成膜することが可能である。
【００９２】
また、フラーレン２４ａは、例えば、熱蒸着法により形成することも可能である。
【００９３】
電荷蓄積膜２４におけるマトリクス材２４ｂも、ＡＬＤ法またはＣＶＤ法の範疇で成膜することが好ましい。例えばＳｉＯ２、ＳｉＯＮ、ＨｆＳｉＯ、ＨｆＳｉＯＮなどＳｉを含むマトリクス材２４ｂを成膜する場合、Ｓｉ原子を含む分子としては、例えばモノシラン、ジシラン、フェニルグループ、ジエトキシメチルシラン、ジメチルジメトキシシラン、ジメチルジエトキシシラン、メチルトリメトキシシラン、メチルトリエトキシシラン、ヘキサメチルジシロキサン、オクタメチルシクロテトラシロキサン、１，１，１，３，３，５，５，５−オクタメチルトリシロキサン、Ｎ，Ｎ，Ｎ’，Ｎ’，Ｎ”，Ｎ”−ヘキサメチルシラントリアシン、テトライソシアネートシラン、ジメチルジメトキシシラン、テトラメチルシラン、トリメチルシラン、ジメチルシラン、メチルシラン、１，１，３，３−テトラメチル−１，３−ジシロキサン、トリメトキシシラン、トリメチルビニルシラン、１，３，５，７−テトラメチルシクロテトラシロキサン、１，１，１，３，３，３−ヘキサメチルジシラザン、テトラエトキシシラン、中でも特にトリスジメチルアミノシラン（ＴＤＭＡＳ）、テトラエトキシシラン（ＴＥＯＳ）、１，１，１，３，３，３−ヘキサメチルジシラザン（ＨＭＤＳ）、イソプロピルアミノシラン、及びジイソプロピルアミノシランなどから選択される少なくとも１つの材料を用いることができる。
【００９４】
また、ＨｆＯ、ＨｆＳｉＯ、ＨｆＳｉＯＮなどＨｆを含むマトリクス材２４ｂを成膜する場合、ハフニウム原子を含む分子としては、例えばテトラメチルハフニウム、テトラエチルハフニウム、テトラプロピルハフニウム、テトライソプロピルハフニウム、テトラブチルハフニウム、テトライソブチルハフニウム、テトラ第２ブチルハフニウム、テトラ第３ブチルハフニウム等のアルキルハフニウム化合物、ギ酸ハフニウム、酢酸ハフニウム、プロピオン酸ハフニウム、酪酸ハフニウム、イソ酪酸ハフニウム、吉草酸ハフニウム、カプロン酸ハフニウム、カプリル酸ハフニウム、２−エチルヘキサン酸ハフニウム、カプリン酸ハフニウム、ネオデカン酸ハフニウム、ロジン酸ハフニウム、ナフテン酸ハフニウム、ギ酸ハフニル、酢酸ハフニル、プロピオン酸ハフニル、酪酸ハフニル、イソ酪酸ハフニル、吉草酸ハフニル、カプロン酸ハフニル、カプリル酸ハフニル、２−エチルヘキサン酸ハフニル、カプリン酸ハフニル、ネオデカン酸ハフニル、ロジン酸ハフニル、ナフテン酸ハフニル等の有機酸ハフニウムまたは有機酸ハフニル化合物、テトラキス（メトキシ）ハフニウム、テトラキス（エトキシ）ハフニウム、テトラキス（プロポキシ）ハフニウム、テトラキス（イソプロポキシ）ハフニウム、テトラキス（ブトキシ）ハフニウム、テトラキス（イソブチルオキシ）ハフニウム、テトラキス（第２ブチルオキシ）ハフニウム、テトラキス（第３ブチルオキシ）ハフニウム、テトラキス（アミロキシ）ハフニウム、テトラキス（第３アミルオキシ）ハフニウム、テトラキス［２−（２−メトキシ）エトキシ］ハフニウム、テトラキス［２−（１−メチル−２−メトキシ）プロポキシ］ハフニウム、テトラキス［２−（２−メトキシ）プロポキシ］ハフニウム、テトラキス［２−（ジメチルアミノ）エトキシ］ハフニウム、テトラキス［２−（２−ジメチルアミノ−１−メチル）プロポキシ］ハフニウム、テトラキス［２−（２−ジメチルアミノ）プロポキシ］ハフニウム、ビス（２−プロポキシ）ビス［２−（２−ジメチルアミノ−１−メチル）プロポキシ］ハフニウム、ビス（第３ブトキシ）ビス［２−（２−ジメチルアミノ−１−メチル）プロポキシ］ハフニウム、ビス（第３ブトキシ）ビス［２−（２−ジメチルアミノ）プロポキシ］ハフニウム、（第３ブトキシ）トリス［２−（２−ジメチルアミノ−１−メチル）プロポキシ］ハフニウム、トリス（第３ブトキシ）［２−（２−ジメチルアミノ−１−メチル）プロポキシ］ハフニウム等のアルコキシハフニウム化合物、テトラキス（ジメチルアミノ）ハフニウム、テトラキス（ジエチルアミノ）ハフニウム、テトラキス（エチルメチルアミノ）ハフニウム、テトラキス（ジプロピル）ハフニウム、テトラキス（ジブチルアミノ）ハフニウム、ビス（ジメチルアミノ）ビス（ジエチルアミノ）ハフニウム、ビス（ジエチルアミノ）ビス（エチルメチルアミノ）ハフニウム、（ジエチルアミノ）トリス（エチルメチルアミノ）ハフニウム等のアミノハフニウム化合物；ビス（メトキシ）ビス（ジメチルアミノ）ハフニウム、ビス（メトキシ）ビス（ジエチルアミノ）ハフニウム、ビス（メトキシ）ビス（エチルメチルアミノ）ハフニウム、ビス（エトキシ）ビス（ジメチルアミノ）ハフニウム、ビス（エトキシ）ビス（ジエチルアミノ）ハフニウム、ビス（エトキシ）ビス（エチルメチルアミノ）ハフニウム、ビス（２−プロポキシ）ビス（ジエチルアミノ）ハフニウム、ビス（第３ブチル）ビス（ジエチルアミノ）ハフニウム、ビス（第３ブチル）ビス（エチルメチルアミノ）ハフニウム、（第３ブチル）トリス（エチルメチル）ハフニウム等のアミノハフニウム化合物、テトラキスアセチルアセトネート、テトラキスヘキサン−２，４−ジオネート、テトラキス−５−メチルヘキサン−２，４−ジオネート、テトラキスヘプタン−２，４−ジオネート、テトラキス−２−メチルヘプタン−３，５−ジオネート、テトラキス−５−メチルヘプタン−２，４−ジオネート、テトラキス−６−メチルヘプタン−２，４−ジオネート、テトラキス−２，２−ジメチルヘプタン−３，５−ジオネート、テトラキス−２，６−ジメチルヘプタン−３，５−ジオネート、テトラキス−２，２，６−トリメチルヘプタン−３，５−ジオネート、テトラキス−２，２，６，６−テトラメチルヘプタン−３，５−ジオネート、テトラキス−オクタン−２，４−ジオネート、テトラキス−２，２，６−トリメチルオクタン−３，５−ジオネート、テトラキス−２，６−ジメチルオクタン−３，５−ジオネート、テトラキス−２−メチル−６−エチルデカン−３，５−ジオネート、テトラキス−２，２−ジメチル−６−エチルデカン−３，５−ジオネート等のアルキル置換β−ジケトネート類、テトラキス−１，１，１−トリフルオロペンタン−２，４−ジオネート、テトラキス−１，１，１−トリフルオロ−５，５−ジメチルヘキサン−２，４−ジオネート、テトラキス−１，１，１，５，５，５−ヘキサフルオロペンタン−２，４−ジオネート、テトラキス−１，３−ジパーフルオロヘキシルプロパン−１，３−ジオネート等のフッ素置換アルキルβ−ジケトネート類、テトラキス−１，１，５，５−テトラメチル−１−メトキシヘキサン−２，４−ジオネート、テトラキス−２，２，６，６−テトラメチル−１−メトキシヘプタン−３，５−ジオネート、テトラキス−２，２，６，６−テトラメチル−１−（２−メトキシエトキシ）ヘプタン−３，５−ジオネート等のエーテル置換β−ジケトネート類等のハフニウムβ−ジケトネート化合物、テトラキスシクロペンタジエニルハフニウム、テトラキス（メチルシクロペンタジエニル）ハフニウム、テトラキス（エチルシクロペンタジエニル）ハフニウム、テトラキス（ペンタメチルシクロペンタジエニル）ハフニウム等のシクロペンタジエニルハフニウム化合物等、アルキルハフニウム化合物、有機酸ハフニウム化合物、アルコキシハフニウム化合物、アミノハフニウム化合物、ハフニウムのβ−ジケトネート化合物、シクロペンタジエニル化合物、四塩化ハフニウム等のハフニウムハライド、塩化ハフニル、ハフニウムのβ−ジケトネート化合物、中でも特にハフニウム塩化物、テトラキスジメチルアミノハフニウム（ＴＤＭＡＨ）、及びテトラキスエチルメチルアミノハフニウム（ＴＥＭＡＨ）などから選択される少なくとも１つの材料を用いることができる。これらの材料は気化させることが容易である。これらの気化した分子を基板付近に導入することで、ハフニウム原子を含む膜を形成させることができる。
【００９５】
酸素原子を含む分子としては、例えばＯ２、ＮＯ、ＮＯ２、Ｎ２Ｏ、Ｏ３、ＣＯ、ＣＯ２、Ｈ２Ｏ２、及びアルコール類などの材料を用いることができる。なお、上記した中でもＯ２、Ｏ３、Ｈ２Ｏ２、またはアルコール類などの材料を混合させた用いることが好ましい。他にもＬａを含む分子、Ｔｉを含む分子、Ｇｅを含む分子なども上記ＳｉやＨｆをＬａ、Ｔｉ、Ｇｅなどで置換したような分子などを用いることが可能な場合もあるし、他のキレート分子を用いることも可能である。
【００９６】
本実施の形態のような不揮発性半導体記憶装置の構造を作製するためのトンネル膜、電荷蓄積膜、ブロック絶縁膜の作製手法としては、ＣＶＤ法の範疇に含まれる方法であることが好ましい。孔４０の内部を均一に覆うような絶縁膜を形成することが容易だからである。
【００９７】
なお、電荷蓄積膜２４を形成した後に熱処理を施すことで、電荷蓄積膜２４を改質してもよい。熱処理の順序は、フラーレン２４ａの成膜、マトリクス材２４ｂの成膜の前でも後でもよく、それぞれの前や後に複数回熱処理を行ってもよく、熱処理を全く行わなくても良い。
【００９８】
電荷蓄積膜２４を改質する目的は４つある。一つ目は、電荷蓄積膜２４中に含まれる不純物などを除去することである。二つ目は、電荷蓄積膜２４中に含ませたい組成成分を追加することである。三つ目は、電荷蓄積膜２４の組成分布を変化させることである。四つ目は、電荷蓄積膜２４中の結晶状態を変化させることである。
【００９９】
電荷蓄積膜２４の改質方法としては、熱処理以外にも、プラズマを用いる方法、イオンまたは粒子を衝突させる方法、オゾンなどの反応性の高い気体を用いる方法、またはラジカルなど内部エネルギーが基底状態より高い状態にある粒子を衝突させる方法を用いることができる。なお、これら方法を組み合わせて電荷蓄積膜２４の改質を行うこともできる。
【０１００】
なお、電荷蓄積膜２４に熱処理などの改質処理を施す工程は、電荷蓄積膜２４の形成途中、形成後、または不揮発性半導体記憶装置１００の形成後などでもよい。
【０１０１】
次に、電荷蓄積膜２４の側面に沿ってトンネル絶縁膜（第１の絶縁膜）２２を形成する（図１１）。トンネル絶縁膜２２は、例えばＣＶＤ法、またはＣＶＤ法の範疇に含まれる各種成膜手法を用いることできる。
【０１０２】
次に、トンネル絶縁膜２２の側面に沿って半導体層２０を形成する。半導体層２０は孔４０を全て埋めるように形成することが好ましい。半導体層２０は、例えば、ＣＶＤ法で形成される多結晶シリコンである。
【０１０３】
以降、不揮発性半導体記憶装置１００の製造工程は、従来技術を用いて形成することができるので説明は省略する。
【０１０４】
以上の製造方法により、本実施の形態の不揮発性半導体記憶装置１００が製造される。
【０１０５】
以上、本実施の形態によれば、電荷蓄積膜を、電荷蓄積特性を維持しながら薄膜化した不揮発性半導体記憶装置を提供することが可能になる。また、３次元構造を備えるため、高集積化が可能となる。
【０１０６】
なお、Ｃ６０は最も生成効率の高いフラーレンであるため、安価に供給される。したがって、Ｃ６０を用いることで不揮発性半導体記憶装置のコストを低減することが可能となる。また、Ｃ７０を用いることで、図３から明らかように、特に優れた書き込み特性を実現することが可能である。
【０１０７】
本実施の形態では、フラーレンとしてＣ６０およびＣ７０について説明したが、Ｃ７６以上の高次フラーレン、例えば、Ｃ７６、Ｃ７８、Ｃ８２、Ｃ８４、Ｃ９０、Ｃ９６、または、Ｌａ＠Ｃ８２などの他の原子や分子を一個または複数個内包するような内包フラーレンを適用してもかまわない。
【０１０８】
（第２の実施の形態）
本実施の形態の不揮発性半導体記憶装置は、ＢｉＣＳ（Ｂｉｔ−Ｃｏｓｔ  Ｓｃａｌａｂｌｅ）技術を用いた３次元構造以外の３次元構造を備える点で、第１の実施の形態と異なっている。電荷蓄積膜をはじめメモリセルにおける膜の積層構造部分については、第１の実施の形態と基本的に同様である。したがって、第１の実施の形態と重複する内容については記述を省略する。
【０１０９】
本実施の形態の不揮発性半導体記憶装置は、例えば、Ｐ−ＢｉＣＳ（ｐｉｐｅ−ｓｈａｐｅｄ  ｂｉｔ−ｃｏｓｔ  ｓｃａｌａｂｌｅ）、ＴＣＡＴ（ｔｅｒａｂｉｔ  ｃｅｌｌ  ａｒｒａｙ  ｔｒａｎｓｉｓｔｏｒ）、ＶＧ（ｖｅｒｔｉｃａｌ  ｇａｔｅ）−ＮＡＮＤ、ＶＣ（ｖｅｒｔｉｃａｌ  ｃｈａｎｎｅｌ）−ＮＡＮＤ，ｃｒｏｓｓ−ｐｏｉｎｔ−ＮＡＮＤ，ＶＳＡＴ（ｖｅｒｔｉｃａｌ  ｓｔａｃｋｅｄ  ａｒｒａｙ  ｔｒａｎｓｉｓｔｏｒ）、ＶＲＡＴ（ｖｅｒｔｉｃａｌ−ｒｅｃｅｓｓ−ａｒｒａｙ−ｔｒａｎｓｉｓｔｏｒ），ＶＧ−ＴＦＴ（ｖｅｒｔｉｃａｌ  ｇａｔｅ−ｔｈｉｎ  ｆｉｌｍ  ｔｒａｎｓｉｓｔｏｒ）−ＮＡＮＤ、ＤＣ−ＳＦ（ｄｕａｌ  ｃｏｎｔｒｏｌ−ｇａｔｅ  ｗｉｔｈ  ｓｕｒｒｏｕｎｄｉｎｇ  ｆｌｏａｔｉｎｇ−ｇａｔｅ）、ＰＮＶＧ（ＰＮ  ｄｉｏｄｅ  ｄｅｃｏｄｅｄ  ｖｅｒｔｉｃａｌ  ｇａｔｅ）、Ｈｙｂｒｉｄ  ３Ｄ（ｈｙｂｒｉｄ  ｓｔａｃｋｅｄ  ３ｄ）、Ｓｉ  Ｐｉｌｌａｒ  ３Ｄ  ＮＡＮＤ、Ｓｔａｃｋｅｄ  ＮＡＮＤ、Ｍｕｌｔｉ  ＴＦＴ  Ｓ−ＳＧＴ（ｓｔａｃｋｅｄ−ｓｕｒｒｏｕｎｄｉｎｇ  ｇａｔｅ  ｔｒａｎｓｉｓｔｏｒ），ＶＬ−ＢｉＣＳ（ｖｅｒｔｉｃａｌ−ｇａｔｅ  Ｌａｄｄｅｒ  ＢｉＣＳ；  ＶＬＢ），ＳＴＡＲ−ＮＡＮＤ（ｓｉｎｇｌｅ−ｃｒｙｓｔａｌｌｌｉｎｅ  Ｓｉ  ｓｔａｃｋｅｄ  ａｒｒａｙ），Ｓｔａｃｋｅｄ  ＳＯＮＯＳ，ＶＧ−ＦＧ−ＮＡＮＤ（ｖｅｒｔｉｃａｌ  ｇａｔｅ−ｆｌｏａｔｉｎｇ  ｇａｔｅ），ＤＳＳＢ  ＴＦＴ（ｄｏｐａｎｔ  ｓｅｇｒｅｇａｔｅｄ  ｓｃｈｏｔｔｋｙ  ｂａｒｒｉｅｒ），ＡＡＧＳＯＮＯＳ（ａｌｌ−ａｒｏｕｎｄ−ｇａｔｅ）等の３次元構造を備える。
【０１１０】
第１の実施の形態は隣接するメモリセル３０間の電荷蓄積膜２４が連続していたため、電荷蓄積膜２４のマトリクス成分２４ｂが絶縁体または半導体である必要があった。しかし、上記構造においては隣接するメモリセル３０間の電荷蓄積膜２４が連続していないものも多数ある。その場合は、電荷蓄積膜２４のマトリクス成分２４ｂは電気伝導体であっても良い。
【０１１１】
本実施の形態によれば、電荷蓄積膜を、電荷蓄積特性を維持しながら薄膜化した不揮発性半導体記憶装置を提供することが可能になる。また、３次元構造を備えるため、高集積化が可能となる。
【０１１２】
（第３の実施の形態）
本実施の形態の不揮発性半導体記憶装置は、平面型のＮＡＮＤ型のメモリセル構造を備える点で、第１の実施の形態と異なっている。電荷蓄積膜をはじめメモリセルにおける膜の積層構造部分については、第１の実施の形態と基本的に同様である。したがって、第１の実施の形態と重複する内容については記述を省略する。
【０１１３】
図１２は、本実施の形態の不揮発性半導体記憶装置の模式断面図である。本実施の形態の不揮発性半導体記憶装置２００は、平面型のＮＡＮＤ型のメモリセル構造を備える。図１２は、メモリセルの断面図である。
【０１１４】
不揮発性半導体記憶装置２００は、例えば、ｐ型シリコンの半導体基板（半導体層）１０に形成される。半導体基板（半導体層）１０上にトンネル絶縁膜（第１の絶縁膜）２２、トンネル絶縁膜（第１の絶縁膜）２２上に電荷蓄積膜２４、電荷蓄積膜２４上に、ブロック絶縁膜（第２の絶縁膜）２６が形成されている。
【０１１５】
ブロック絶縁膜（第２の絶縁膜）２６上には制御電極（ゲート電極）１４が形成される。制御電極（ゲート電極）１４の両側の半導体基板（半導体層）１０中には、例えば、ｎ型のソース・ドレイン拡散層４２が形成される。
【０１１６】
電荷蓄積膜２４は、Ｃ６０またはＣ７０のフラーレン２４ａを含む膜である。フラーレン間にマトリクス成分２４ｂが存在していてもかまわない。
【０１１７】
本実施の形態によれば、電荷蓄積膜を、電荷蓄積特性を維持しながら薄膜化した不揮発性半導体記憶装置を提供することが可能になる。また、メモリセルが平面型であることから簡易なプロセスで容易に製造することが可能である。
【０１１８】
（第４の実施の形態）
本実施の形態の不揮発性半導体記憶装置は、半導体層と、半導体層上に形成される第１の絶縁膜と、第１の絶縁膜上に形成され、分子またはクラスタを含み、電荷蓄積時に分子またはクラスタの二量体が形成される電荷蓄積膜と、電荷蓄積膜上の第２の絶縁膜と、第２の絶縁膜上の制御電極と、を備えている。
【０１１９】
本実施の形態の不揮発性半導体記憶装置は、電荷蓄積膜中にフラーレンにかえてその他の分子またはクラスタを備える点で、第１の実施の形態と異なっている。電荷蓄積膜以外の構造や製造方法については、第１の実施の形態と基本的に同様である。したがって、第１の実施の形態と重複する内容については記述を省略する。
【０１２０】
図１３は、本実施の形態の不揮発性半導体記憶装置の模式断面図である。本実施の形態の不揮発性半導体記憶装置３００の電荷蓄積膜３４は、分子またはクラスタ３４ａを含む膜である。分子またはクラスタ３４ａ間にマトリクス成分３４ｂが存在していてもかまわない。不揮発性半導体記憶装置３００は、電荷蓄積時に分子またはクラスタ３４ａの二量体が形成されることで電荷を蓄積する。
【０１２１】
なお、本明細書中、クラスタとは、例えば、金属等の原子が数個から二百数十個集まって構成される微粒子を意味する。
【０１２２】
分子またはクラスタ３４ａは、例えば、Ａｇ、Ａｕ、Ｃｕ、Ｒｕ、Ｐｔ、Ｗ、Ｔａ、Ｒｈ、Ｉｒ、Ｏｓ、Ｐｄ、Ｎｂ、Ｍｏ、ＣｕＳ，ＣｕＳｅ、ＣｕＳｅＴｅ、ＡｇＳ、ＡｇＳｅ、ＣｕＳｅ、ＣｕＳｅＴｅ、ＧｅＳ、ＧｅＳｅ、ＧｅＳｅＴｅ、酸素欠陥を含むＴｉＯ、ＲｕＯ、ＴｉＮ、ＨｆＮ、Ｓｉ、Ｇｅ、ＳｉＧｅなどの電気伝導性微粒子を用いることが出来る。また、カルボラン酸、ブロモカルボラン酸、オルソカルボラン、Ｂ１２Ｎ１２、（ＢＮ）３６、Ｂ１５Ｃ３０Ｎ１５、［Ｐｄ２＠Ｇｅ１８］４−、（ＣｄＳｅ）３４などの分子を用いることも可能である。なお、［Ｐｄ２＠Ｇｅ１８］４−は、Ｇｅの籠型分子にＰｄが包含される構造を備える。
【０１２３】
上記分子またはクラスタは複数の種類を用いることも可能である。上記分子またはクラスタは上記成分の混ぜ合わせた成分からなっていても良い。
【０１２４】
マトリクス成分３４ｂは、例えばＳｉ、Ｇｅ、ＳｉＧｅ、Ａｕ、Ａｇ、Ｃｕ、Ｒｕ、Ｐｔ、Ｈｆ、Ｚｒ、Ｔｉ、Ａｌ、Ｍｇ、フラーレン、ＴｉＯ、ＲｕＯ、ＴｉＮ、ＨｆＮ、ＳｉＯ２、ＳｉＯＮ、Ａｌ２Ｏ３、ＭｇＯ、ＣａＦ２、Ｌａ２Ｏ３、ＨｆＯ２、ＨｆＡｌＯ、ＨｆＳｉＯＮ、ＴｉＯなどから一種または複数種類の材料を混ぜ合わせるまたは組み合わせることが可能である。マトリクス成分３４ｂは、絶縁体であっても良いし、半導体であっても良い。
【０１２５】
分子またはクラスタ３４ａがＡｇ、Ａｕ、Ｃｕ、Ｒｕ、Ｐｔ、Ｗ、Ｔａ、Ｒｈ、Ｉｒ、Ｏｓ、Ｐｄ、Ｎｂ、Ｍｏなどのクラスタである場合、原子数が３５、４３、５８、７０、１０７、１５０などのクラスタでもよいし、他の原子数のクラスタでも良い。特にＡｕの場合、上記は魔法数となっており、生成エネルギーが低いことにより特にクラスタの収率が高いため、均一な粒径のクラスタを形成するに有利である。
【０１２６】
クラスタとしては対称性が高いものが生成エネルギーが低くなる傾向がある。生成エネルギーが低くなることにより特に収率が高くなるクラスタの一覧を表１に示す。なお表１に無い形状のクラスタであっても本実施の形態に用いることは可能である。
【０１２７】
【表１】
0006010172.tif 000002
【０１２８】
また上記原子数が３５、４３、５８、７０、１０７、１５０などのクラスタや、表１のクラスタに加え、上記クラスタに原子を１個加えたクラスタであっても良い。このようなクラスタは最後の１個の原子におけるクラスタに対する束縛が緩い特徴がある。特に好ましいのは、原子数が３５、４３、５８、７０、１０７、１５０などのクラスタや、表１のクラスタの割合に対する、原子数が３５、４３、５８、７０、１０７、１５０などのクラスタや、表１のクラスタに原子を１個加えたクラスタの割合が１：１になっているような混合クラスタ状態である。
【０１２９】
電荷蓄積膜３４は、分子またはクラスタ３４ａを含む。電荷蓄積膜３４は、マトリクス成分３４ｂを含まず、分子またはクラスタ３４ａのみであっても良い。
【０１３０】
分子またはクラスタ３４ａはランダムもしくは無秩序もしくはアモルファス状態のいずれでもなく、また結晶もしくは表面結晶などのような長距離秩序を持つ構造ではなく、短距離秩序を持つことを特徴とする。上記短距離秩序は、最近接においてもっとも顕著な秩序を持つものであり、遠隔するにつれ不規則となるものである。
【０１３１】
上記短距離秩序は、分子またはクラスタ３４ａの二量体の形成によることが望ましい。三量体、四量体などの多量体を形成しても良く、ネットワーク状に複数の分子またはクラスタが結合しても良いが、全ての単体が一体化したり、単体が長距離秩序を持ってはならない。二量体が最も好ましいのは、三量体以上の場合でも蓄えられる電荷の数は１個と考えらえれるため、同一の分子またはクラスタ数であれば、二量体に電荷を蓄積することが最も蓄積電荷量を多くできるからである。
【０１３２】
特に、クラスタが直線状に結合したナノワイヤを形成することにより（図６（ｃ）参照）、そのナノワイヤがチャネル領域もしくはゲート電極領域をはみ出すような状況が生じないようにする必要がある。例えば、特に最密充填構造の場合、面心立方構造もしくは六方最密充填構造もしくは表面三角格子構造などといった長距離秩序を持つことは好ましくない。
【０１３３】
第１の実施の形態では、特に、フラーレンの二量体形成について説明したが、電荷蓄積膜３４中の二量体形成は、銀（Ａｇ）微粒子など一般の分子やクラスタなどでも可能である。
【０１３４】
例えば、隣接するＡｇ微粒子の一方に電子を注入すると、電界によるソフトブレークダウン現象により隣接するＡｇ分子同士に電気伝導パスが生じる。このような隣接するＡｇ分子同士のソフトブレークダウンによる微小電気伝導パスは、いったん生ずると電子注入の有無によって生成と消滅を繰り返す。すなわち微粒子（クラスタ）同士の結合状態に電荷を蓄積するといった新規概念による不揮発性半導体記憶装置である。この場合も、フラーレンの場合と同様、微小電気伝導パス中に電荷分布の中心が存在し、電荷蓄積能力の向上によるトンネル絶縁膜、ブロック絶縁膜または層間絶縁膜などの薄膜化が可能になる。
【０１３５】
このような現象は、原子数が３５、４３、５８、７０、１０７、１５０などのクラスタや、原子数が３４、３７、４０、６１、９１、１２７などのクラスタや、表１のクラスタにおいて見られる。また上記クラスタに１個の原子を加えたもの、すなわち、原子数が３６、４４、５９、７１、１０８、１５１などのクラスタや、原子数が３５、３８、４１、６２、９２、１２８などのクラスタや、表１のクラスタに原子を１個加えたクラスタのみで構成する場合においても見られる。
【０１３６】
特に、上記原子数が３５、４３、５８、７０、１０７、１５０などのクラスタや、原子数が３４、３７、４０、６１、９１、１２７などのクラスタや、表１のクラスタと、原子数が３６、４４、５９、７１、１０８、１５１などのクラスタや、原子数が３５、３８、４１、６２、９２、１２８などのクラスタや、表１のクラスタに原子を１個加えたクラスタの割合が１：１になっているような混合クラスタ状態において顕著である。すなわち原子数が３５、４３、５８、７０、１０７、１５０などのクラスタや、原子数が３４、３７、４０、６１、９１、１２７などのクラスタや、表１のクラスタ同士が対を形成し、しかも上記対の中間に、上記クラスタを構成する元素の原子が１個介在するような状態を形成可能である。
【０１３７】
上記分子またはクラスタ３４ａは三量体、四量体などのオリゴマーであっても良い。この場合、蓄積される電子は三量体、四量体などのオリゴマーの中心に分布の中心が存在する。しかしながら最密充填構造である場合、全ての分子またはクラスタ３４ａが最近接状態であるため、電子注入により全ての分子またはクラスタ３４ａが化学結合を形成したりソフトブレークダウンによる電気伝導パスを形成してしまうため、望ましくない。
【０１３８】
すなわち、膜厚が１モノレイヤ以上になると、表面最密充填状態となり、上記電荷蓄積能力の向上といった機能に支障が出るため、電荷蓄積膜３４中の分子またはクラスタ３４ａは、単分子層または単クラスタ層で１モノレイヤ未満であることが好ましい。また二量体等が形成されている必要があるため、電荷蓄積膜３４中の分子またはクラスタ３４ａは、複数存在していなくてはならない。
【０１３９】
不揮発性半導体記憶装置３００の動作原理については、第１の実施の形態と同様であるので記述を省略する。
【０１４０】
不揮発性半導体記憶装置３００の製造方法については、第１の実施の形態と異なる電荷蓄積膜３４について以下、説明する。
【０１４１】
図９のように、孔４０の内部にブロック絶縁膜２６が形成された状態から、ブロック絶縁膜２６の表面に、電荷蓄積膜３４を形成する。
【０１４２】
第一の形成法としては、例えば、マトリクス材３４ｂ、例えば、ＳｉＯ２、ＳｉＯＮ、Ａｌ２Ｏ３、ＭｇＯ、ＣａＦ２、Ｌａ２Ｏ３、ＨｆＯ２、ＨｆＡｌＯ、ＨｆＳｉＯＮ、Ｓｉ、Ｇｅ、ＴｉＯなどから一種または複数種類の材料を混ぜ合わせるまたは組み合わせたものを形成する。その後、分子またはクラスタ３４ａ、例えば、Ａｇ、Ａｕ、Ｃｕ、Ｒｕ、Ｐｔ、Ｗ、Ｔａ、Ｒｈ、Ｉｒ、Ｏｓ、Ｐｄ、Ｎｂ、Ｍｏ、ＣｕＳ，ＣｕＳｅ、ＣｕＳｅＴｅ、ＡｇＳ、ＡｇＳｅ、ＣｕＳｅ、ＣｕＳｅＴｅ、ＧｅＳ、ＧｅＳｅ、ＧｅＳｅＴｅ、電気伝導性微粒子（例えば酸素欠損を含むＴｉＯ、ＲｕＯ、ＴｉＮ、ＨｆＮ、Ｓｉ、Ｇｅ、ＳｉＧｅなど）や、上記複数の種類の分子またはクラスタの混合物や、上記複数の成分が混合した分子またはクラスタなどを形成する。そして、再度マトリクス材３４ｂ、例えば、ＳｉＯ２、ＳｉＯＮ、Ａｌ２Ｏ３、ＭｇＯ、ＣａＦ２、Ｌａ２Ｏ３、ＨｆＯ２、ＨｆＡｌＯ、ＨｆＳｉＯＮ、Ｓｉ、Ｇｅ、ＴｉＯなどから一種または複数種類の材料を混ぜ合わせるまたは組み合わせたものを形成する。この際、最初に形成したマトリクス材３４ｂと、最後に形成したマトリクス材３４ｂは、組成が異なっていても良い。
【０１４３】
第二の形成法としては、例えば、マトリクス材３４ｂ、例えば、ＳｉＯ２、ＳｉＯＮ、Ａｌ２Ｏ３、ＭｇＯ、ＣａＦ２、Ｌａ２Ｏ３、ＨｆＯ２、ＨｆＡｌＯ、ＨｆＳｉＯＮ、Ｓｉ、Ｇｅ、ＴｉＯなどから一種または複数種類の材料を組み合わせたものを形成する。その後、分子またはクラスタ３４ａ、例えば、Ａｇ、Ａｕ、Ｃｕ、Ｒｕ、Ｐｔ、ＣｕＳ，ＣｕＳｅ、ＣｕＳｅＴｅ、ＡｇＳ、ＡｇＳｅ、ＣｕＳｅ、ＣｕＳｅＴｅ、ＧｅＳ、ＧｅＳｅ、ＧｅＳｅＴｅ、電気伝導性微粒子（例えば酸素欠損を含むＴｉＯ、ＲｕＯ、ＴｉＮ、ＨｆＮ、Ｓｉ、Ｇｅ、ＳｉＧｅなど）や、上記複数の種類の分子またはクラスタの混合物や、上記複数の成分が混合した分子またはクラスタなどを形成し、再度のマトリクス材３４ｂの形成は行わない。
【０１４４】
第三の形成法としては、マトリクス材３４ｂの形成を行う前に、例えば分子またはクラスタ３４ａ、例えば、Ａｇ、Ａｕ、Ｃｕ、Ｒｕ、Ｐｔ、電気伝導性微粒子（例えば酸素欠損を含むＴｉＯ、ＲｕＯ、ＴｉＮ、ＨｆＮ、Ｓｉ、Ｇｅ、ＳｉＧｅなど）や、上記複数の種類の分子またはクラスタの混合物や、上記複数の成分が混合した分子またはクラスタなどを形成する。その後、マトリクス材３４ｂ、例えば、ＳｉＯ２、ＳｉＯＮ、Ａｌ２Ｏ３、ＭｇＯ、ＣａＦ２、Ｌａ２Ｏ３、ＨｆＯ２、ＨｆＡｌＯ、ＨｆＳｉＯＮ、Ｓｉ、Ｇｅ、ＴｉＯなどから一種または複数種類の材料を混ぜ合わせるまたは組み合わせたものを形成する。
【０１４５】
第四の形成法としては、マトリクス材３４ｂの形成は全く行わず、例えば、分子またはクラスタ３４ａ、Ａｇ、Ａｕ、Ｃｕ、Ｒｕ、Ｐｔ、Ｗ、Ｔａ、Ｒｈ、Ｉｒ、Ｏｓ、Ｐｄ、Ｎｂ、Ｍｏ、ＣｕＳ，ＣｕＳｅ、ＣｕＳｅＴｅ、ＡｇＳ、ＡｇＳｅ、ＣｕＳｅ、ＣｕＳｅＴｅ、ＧｅＳ、ＧｅＳｅ、ＧｅＳｅＴｅ、電気伝導性微粒子（例えば酸素欠損を含むＴｉＯ、ＲｕＯ、ＴｉＮ、ＨｆＮ、Ｓｉ、Ｇｅ、ＳｉＧｅなど）や、上記複数の種類の分子またはクラスタの混合物や、上記複数の成分が混合した分子またはクラスタなどを形成する。
【０１４６】
電荷蓄積膜３４の形成は、例えばＡＬＤ（Ａｔｏｍｉｃ  ｌａｙｅｒ  ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成する。電荷蓄積膜３４は、ＣＶＤ法の範疇に含まれる各種成膜方法、例えばホットウォール熱ＣＶＤ法（ｈｏｔ−ｗａｌｌ  ｔｈｅｒｍａｌ  ＣＶＤ）、ＡＰＣＶＤ法（Ａｔｍｏｓｐｈｅｒｉｃ  ｐｒｅｓｓｕｒｅ  ＣＶＤ）、ＬＰＣＶＤ法（Ｌｏｗ−ｐｒｅｓｓｕｒｅ  ＣＶＤ）、ＵＨＶＣＶＤ法（Ｕｌｔｒａｈｉｇｈ  ｖａｃｕｕｍ  ＣＶＤ）、ＡＡＣＶＤ法（Ａｅｒｏｓｏｌ  ａｓｓｉｓｔｅｄ  ＣＶＤ）、ＤＬＩＣＶＤ法（Ｄｉｒｅｃｔ  ｌｉｑｕｉｄ  ｉｎｊｅｃｔｉｏｎ  ＣＶＤ）、ＭＰＣＶＤ法  （Ｍｉｃｒｏｗａｖｅ  ｐｌａｓｍａ−ａｓｓｉｓｔｅｄ  ＣＶＤ）、ＰＥＣＶＤ法（Ｐｌａｓｍａ−Ｅｎｈａｎｃｅｄ  ＣＶＤ）、ＲＰＥＣＶＤ法（Ｒｅｍｏｔｅ  ｐｌａｓｍａ−ｅｎｈａｎｃｅｄ  ＣＶＤ）、ＡＬＣＶＤ法（Ａｔｏｍｉｃ  ｌａｙｅｒ  ＣＶＤ）、ＨＷＣＶＤ法（Ｈｏｔ  ｗｉｒｅ  ＣＶＤ）、Ｃａｔ−ＣＶＤ法（ｃａｔａｌｙｔｉｃ  ＣＶＤ）、ＨＦＣＶＤ法（ｈｏｔ  ｆｉｌａｍｅｎｔ  ＣＶＤ）、ＭＯＣＶＤ法（Ｍｅｔａｌｏｒｇａｎｉｃ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）、ＨＰＣＶＤ法（Ｈｙｂｒｉｄ  Ｐｈｙｓｉｃａｌ−Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）、ＲＴＣＶＤ法（Ｒａｐｉｄ  ｔｈｅｒｍａｌ  ＣＶＤ）、ＶＰＥ法（Ｖａｐｏｒ  ｐｈａｓｅ  ｅｐｉｔａｘｙ）、熱  ＣＶＤ法、ＰＥＣＶＤ法（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  ＣＶＤ）、ＨＤＰＣＶＤ法（ｈｉｇｈ  ｄｅｎｓｉｔｙ  ｐｌａｓｍａ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ））  、ＭＣＶＤ法（ｍｏｄｉｆｉｅｄ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ  ）、ＤＣＶＤ法（ｄｉｇｉｔａｌ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）、ＳＡＣＶＤ法（Ｓｕｂ−Ａｔｍｏｓｐｈｅｒｉｃ  ＣＶＤ）、ＥＣＤ法（Ｅｌｅｃｔｒｏ  Ｃｈｅｍｉｃａｌ  Ｄｅｐｏｓｉｔｉｏｎ）、ＡＬＤ法（Ａｔｏｍｉｃ  ｌａｙｅｒ  ｄｅｐｏｓｉｔｉｏｎ）、ＡＶＤ（Ａｔｏｍｉｃ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）などの各種成膜手法を用いることができる。
【０１４７】
上記分子またはクラスタ３４ａが分子である場合、沸点が低い場合はそのまま用いることが可能であるし、沸点が高い場合は適切な修飾を行ったり包摂を行うことで成膜を容易にすることが可能である。
【０１４８】
上記分子またはクラスタ３４ａがクラスタである場合、適切な自己組織化単分子膜などに覆われていても良い。ＡＬＤ法またはＣＶＤ法の範疇で成膜する場合、キレート等を原料に用い、ＡＬＤ法またはＣＶＤ法の反応器中で気相反応することで微粒子またはクラスタの元となる反応中間体を作成し、それを基板に導入する方法も可能である。
【０１４９】
電荷蓄積膜３４におけるマトリクス材３４ｂも、ＡＬＤ法またはＣＶＤ法の範疇で成膜することが好ましい。例えばＳｉＯ２、ＳｉＯＮ、ＨｆＳｉＯ、ＨｆＳｉＯＮなどＳｉを含むマトリクス材３４ｂを成膜する場合、Ｓｉ原子を含む分子としては、例えばモノシラン、ジシラン、フェニルグループ、ジエトキシメチルシラン、ジメチルジメトキシシラン、ジメチルジエトキシシラン、メチルトリメトキシシラン、メチルトリエトキシシラン、ヘキサメチルジシロキサン、オクタメチルシクロテトラシロキサン、１，１，１，３，３，５，５，５−オクタメチルトリシロキサン、Ｎ，Ｎ，Ｎ’，Ｎ’，Ｎ”，Ｎ”−ヘキサメチルシラントリアシン、テトライソシアネートシラン、ジメチルジメトキシシラン、テトラメチルシラン、トリメチルシラン、ジメチルシラン、メチルシラン、１，１，３，３−テトラメチル−１，３−ジシロキサン、トリメトキシシラン、トリメチルビニルシラン、１，３，５，７−テトラメチルシクロテトラシロキサン、１，１，１，３，３，３−ヘキサメチルジシラザン、テトラエトキシシラン、中でも特にトリスジメチルアミノシラン（ＴＤＭＡＳ）、テトラエトキシシラン（ＴＥＯＳ）、１，１，１，３，３，３−ヘキサメチルジシラザン（ＨＭＤＳ）、イソプロピルアミノシラン、及びジイソプロピルアミノシランなどから選択される少なくとも１つの材料を用いることができる。またＨｆＯ、ＨｆＳｉＯ、ＨｆＳｉＯＮなどＨｆを含むマトリクス材１７ｂを成膜する場合、ハフニウム原子を含む分子としては、例えばテトラメチルハフニウム、テトラエチルハフニウム、テトラプロピルハフニウム、テトライソプロピルハフニウム、テトラブチルハフニウム、テトライソブチルハフニウム、テトラ第２ブチルハフニウム、テトラ第３ブチルハフニウム等のアルキルハフニウム化合物、ギ酸ハフニウム、酢酸ハフニウム、プロピオン酸ハフニウム、酪酸ハフニウム、イソ酪酸ハフニウム、吉草酸ハフニウム、カプロン酸ハフニウム、カプリル酸ハフニウム、２−エチルヘキサン酸ハフニウム、カプリン酸ハフニウム、ネオデカン酸ハフニウム、ロジン酸ハフニウム、ナフテン酸ハフニウム、ギ酸ハフニル、酢酸ハフニル、プロピオン酸ハフニル、酪酸ハフニル、イソ酪酸ハフニル、吉草酸ハフニル、カプロン酸ハフニル、カプリル酸ハフニル、２−エチルヘキサン酸ハフニル、カプリン酸ハフニル、ネオデカン酸ハフニル、ロジン酸ハフニル、ナフテン酸ハフニル等の有機酸ハフニウムまたは有機酸ハフニル化合物、テトラキス（メトキシ）ハフニウム、テトラキス（エトキシ）ハフニウム、テトラキス（プロポキシ）ハフニウム、テトラキス（イソプロポキシ）ハフニウム、テトラキス（ブトキシ）ハフニウム、テトラキス（イソブチルオキシ）ハフニウム、テトラキス（第２ブチルオキシ）ハフニウム、テトラキス（第３ブチルオキシ）ハフニウム、テトラキス（アミロキシ）ハフニウム、テトラキス（第３アミルオキシ）ハフニウム、テトラキス［２−（２−メトキシ）エトキシ］ハフニウム、テトラキス［２−（１−メチル−２−メトキシ）プロポキシ］ハフニウム、テトラキス［２−（２−メトキシ）プロポキシ］ハフニウム、テトラキス［２−（ジメチルアミノ）エトキシ］ハフニウム、テトラキス［２−（２−ジメチルアミノ−１−メチル）プロポキシ］ハフニウム、テトラキス［２−（２−ジメチルアミノ）プロポキシ］ハフニウム、ビス（２−プロポキシ）ビス［２−（２−ジメチルアミノ−１−メチル）プロポキシ］ハフニウム、ビス（第３ブトキシ）ビス［２−（２−ジメチルアミノ−１−メチル）プロポキシ］ハフニウム、ビス（第３ブトキシ）ビス［２−（２−ジメチルアミノ）プロポキシ］ハフニウム、（第３ブトキシ）トリス［２−（２−ジメチルアミノ−１−メチル）プロポキシ］ハフニウム、トリス（第３ブトキシ）［２−（２−ジメチルアミノ−１−メチル）プロポキシ］ハフニウム等のアルコキシハフニウム化合物、テトラキス（ジメチルアミノ）ハフニウム、テトラキス（ジエチルアミノ）ハフニウム、テトラキス（エチルメチルアミノ）ハフニウム、テトラキス（ジプロピル）ハフニウム、テトラキス（ジブチルアミノ）ハフニウム、ビス（ジメチルアミノ）ビス（ジエチルアミノ）ハフニウム、ビス（ジエチルアミノ）ビス（エチルメチルアミノ）ハフニウム、（ジエチルアミノ）トリス（エチルメチルアミノ）ハフニウム等のアミノハフニウム化合物；ビス（メトキシ）ビス（ジメチルアミノ）ハフニウム、ビス（メトキシ）ビス（ジエチルアミノ）ハフニウム、ビス（メトキシ）ビス（エチルメチルアミノ）ハフニウム、ビス（エトキシ）ビス（ジメチルアミノ）ハフニウム、ビス（エトキシ）ビス（ジエチルアミノ）ハフニウム、ビス（エトキシ）ビス（エチルメチルアミノ）ハフニウム、ビス（２−プロポキシ）ビス（ジエチルアミノ）ハフニウム、ビス（第３ブチル）ビス（ジエチルアミノ）ハフニウム、ビス（第３ブチル）ビス（エチルメチルアミノ）ハフニウム、（第３ブチル）トリス（エチルメチル）ハフニウム等のアミノハフニウム化合物、テトラキスアセチルアセトネート、テトラキスヘキサン−２，４−ジオネート、テトラキス−５−メチルヘキサン−２，４−ジオネート、テトラキスヘプタン−２，４−ジオネート、テトラキス−２−メチルヘプタン−３，５−ジオネート、テトラキス−５−メチルヘプタン−２，４−ジオネート、テトラキス−６−メチルヘプタン−２，４−ジオネート、テトラキス−２，２−ジメチルヘプタン−３，５−ジオネート、テトラキス−２，６−ジメチルヘプタン−３，５−ジオネート、テトラキス−２，２，６−トリメチルヘプタン−３，５−ジオネート、テトラキス−２，２，６，６−テトラメチルヘプタン−３，５−ジオネート、テトラキス−オクタン−２，４−ジオネート、テトラキス−２，２，６−トリメチルオクタン−３，５−ジオネート、テトラキス−２，６−ジメチルオクタン−３，５−ジオネート、テトラキス−２−メチル−６−エチルデカン−３，５−ジオネート、テトラキス−２，２−ジメチル−６−エチルデカン−３，５−ジオネート等のアルキル置換β−ジケトネート類、テトラキス−１，１，１−トリフルオロペンタン−２，４−ジオネート、テトラキス−１，１，１−トリフルオロ−５，５−ジメチルヘキサン−２，４−ジオネート、テトラキス−１，１，１，５，５，５−ヘキサフルオロペンタン−２，４−ジオネート、テトラキス−１，３−ジパーフルオロヘキシルプロパン−１，３−ジ���ネート等のフッ素置換アルキルβ−ジケトネート類、テトラキス−１，１，５，５−テトラメチル−１−メトキシヘキサン−２，４−ジオネート、テトラキス−２，２，６，６−テトラメチル−１−メトキシヘプタン−３，５−ジオネート、テトラキス−２，２，６，６−テトラメチル−１−（２−メトキシエトキシ）ヘプタン−３，５−ジオネート等のエーテル置換β−ジケトネート類等のハフニウムβ−ジケトネート化合物、テトラキスシクロペンタジエニルハフニウム、テトラキス（メチルシクロペンタジエニル）ハフニウム、テトラキス（エチルシクロペンタジエニル）ハフニウム、テトラキス（ペンタメチルシクロペンタジエニル）ハフニウム等のシクロペンタジエニルハフニウム化合物等、アルキルハフニウム化合物、有機酸ハフニウム化合物、アルコキシハフニウム化合物、アミノハフニウム化合物、ハフニウムのβ−ジケトネート化合物、シクロペンタジエニル化合物、四塩化ハフニウム等のハフニウムハライド、塩化ハフニル、ハフニウムのβ−ジケトネート化合物、中でも特にハフニウム塩化物、テトラキスジメチルアミノハフニウム（ＴＤＭＡＨ）、及びテトラキスエチルメチルアミノハフニウム（ＴＥＭＡＨ）などから選択される少なくとも１つの材料を用いることができる。これらの材料は気化させることが容易である。これらの気化した分子を基板付近に導入することで、ハフニウム原子を含む膜を形成させることができる。
【０１５０】
酸素原子を含む分子としては、例えばＯ２、ＮＯ、ＮＯ２、Ｎ２Ｏ、Ｏ３、ＣＯ、ＣＯ２、Ｈ２Ｏ２、及びアルコール類などの材料を用いることができる。なお、上記した中でもＯ２、Ｏ３、Ｈ２Ｏ２、またはアルコール類などの材料を混合させた用いることが好ましい。他にもＬａを含む分子、Ｔｉを含む分子、Ｇｅを含む分子なども上記ＳｉやＨｆをＬａ、Ｔｉ、Ｇｅなどで置換したような分子などを用いることが可能な場合もあるし、他のキレート分子を用いることも可能である。
【０１５１】
以上、本実施の形態によれば、電荷蓄積膜を、電荷蓄積特性を維持しながら薄膜化した不揮発性半導体記憶装置を提供することが可能になる。また、３次元構造を備えるため、高集積化が可能となる。
【０１５２】
（第５の実施の形態）
本実施の形態の不揮発性半導体記憶装置は、ＢｉＣＳ（Ｂｉｔ−Ｃｏｓｔ  Ｓｃａｌａｂｌｅ）技術を用いた３次元構造以外の３次元構造を備える点で、第４の実施の形態と異なっている。電荷蓄積膜をはじめメモリセルにおける膜の積層構造部分については、第４の実施の形態と基本的に同様である。したがって、第４の実施の形態と重複する内容については記述を省略する。
【０１５３】
本実施の形態の不揮発性半導体記憶装置は、例えば、Ｐ−ＢｉＣＳ、ＴＣＡＴ、ＶＧ−ＮＡＮＤ、ＶＣ−ＮＡＮＤ，ｃｒｏｓｓ−ｐｏｉｎｔ−ＮＡＮＤ，ＶＳＡＴ、ＶＲＡＴ，ＶＧ−ＴＦＴ−ＮＡＮＤ、ＤＣ−ＳＦ、ＰＮＶＧ、Ｈｙｂｒｉｄ  ３Ｄ、Ｓｉ  Ｐｉｌｌａｒ  ３Ｄ  ＮＡＮＤ、Ｓｔａｃｋｅｄ  ＮＡＮＤ、Ｍｕｌｔｉ  ＴＦＴ  Ｓ−ＳＧＴ，ＶＬ−ＢｉＣＳ，ＳＴＡＲ−ＮＡＮＤ，Ｓｔａｃｋｅｄ  ＳＯＮＯＳ，ＶＧ−ＦＧ−ＮＡＮＤ，ＤＳＳＢ  ＴＦＴ，ＡＡＧＳＯＮＯＳ等の３次元構造を備える。
【０１５４】
第４の実施の形態は隣接するメモリセル３０間の電荷蓄積膜３４が連続していたため、電荷蓄積膜３４のマトリクス成分３４ｂが絶縁体または半導体である必要があった。しかし、上記構造においては隣接するメモリセル３０間の電荷蓄積膜３４が連続していないものも多数ある。その場合は、電荷蓄積膜３４のマトリクス成分３４ｂは電気伝導体であっても良い。
【０１５５】
本実施の形態によれば、電荷蓄積膜を、電荷蓄積特性を維持しながら薄膜化した不揮発性半導体記憶装置を提供することが可能になる。また、３次元構造を備えるため、高集積化が可能となる。
【０１５６】
（第６の実施の形態）
本実施の形態の不揮発性半導体記憶装置は、平面型のＮＡＮＤ型のメモリセル構造を備える点で、第４の実施の形態と異なっている。電荷蓄積膜をはじめメモリセルにおける膜の積層構造部分については、第４の実施の形態と基本的に同様である。したがって、第４の実施の形態と重複する内容については記述を省略する。
【０１５７】
図１４は、本実施の形態の不揮発性半導体記憶装置の模式断面図である。本実施の形態の不揮発性半導体記憶装置４００は、平面型のＮＡＮＤ型のメモリセル構造を備える。図１２は、メモリセルの断面図である。
【０１５８】
不揮発性半導体記憶装置４００は、例えば、ｐ型シリコンの半導体基板（半導体層）１０に形成される。半導体基板（半導体層）１０上にトンネル絶縁膜（第１の絶縁膜）２２、トンネル絶縁膜（第１の絶縁膜）２２上に電荷蓄積膜３４、電荷蓄積膜３４上に、ブロック絶縁膜（第２の絶縁膜）２６が形成されている。
【０１５９】
ブロック絶縁膜（第２の絶縁膜）２６上には制御電極（ゲート電極）１４が形成される。制御電極（ゲート電極）１４の両側の半導体基板（半導体層）１０中には、例えば、ｎ型のソース・ドレイン拡散層４２が形成される。
【０１６０】
電荷蓄積膜３４は、分子またはクラスタ３４ａを含む膜である。分子またはクラスタ３４ａ間にマトリクス成分３４ｂが存在していてもかまわない。
【０１６１】
本実施の形態によれば、電荷蓄積膜を、電荷蓄積特性を維持しながら薄膜化した不揮発性半導体記憶装置を提供することが可能になる。また、メモリセルが平面型であることから簡易なプロセルで容易に製造することが可能である。
【実施例】
【０１６２】
以下、実施の形態の実施例について説明する。
【０１６３】
（実施例１）
【０１６４】
第１の実施形態に係る半導体記憶装置１００を作製した。
【０１６５】
半導体基板１０には単結晶Ｓｉ、基板絶縁膜１２にはＳｉＯ２、制御電極１４には高ドープの多結晶シリコン、制御電極間絶縁膜１６にはＳｉＯ２、ブロック絶縁膜２６にはＡｌ２Ｏ３、電荷蓄積膜２４中のファラーレン分子２４ａとしてＣ７０、電荷蓄積膜２４中のマトリクス材２４ｂは使用せず、トンネル絶縁膜２２にはＳｉＯ２、半導体層２０にはＳｉを用いた。なお、半導体基板１０上には、基板絶縁膜１２、制御電極１４、及び制御電極間絶縁膜１６を形成している。
【０１６６】
成膜手法は全てＣＶＤ法であり、半導体層２０の活性化を兼ねた熱処理を行っている。Ｃ７０分子は上記熱処理に対して安定であり、籠状構造を保っていることが確認された。また、Ｃ７０分子２個に対して１個の電子注入が確認された。すなわちＣ７０分子が二量体またはそれ以上の多量体を形成し、上記Ｃ７０二量体に対して１個の電子を蓄積している場合が最も多いと考えられる。
【０１６７】
（実施例２）
第１の実施形態に係る半導体記憶装置１００を作製した。
【０１６８】
半導体基板１０には単結晶Ｓｉ、基板絶縁膜１２にはＳｉＯ２、制御電極１４には高ドープの多結晶シリコン、制御電極間絶縁膜１６にはＳｉＯ２、ブロック絶縁膜２６にはＭｇＯ、電荷蓄積膜２４中のフラーレン分子２４ａとしてＣ６０、電荷蓄積膜２４中のマトリクス材２４ｂはＳｉＯ２、トンネル絶縁膜２２にはＳｉＯＮ、半導体層２０にはＳｉＧｅを用いた。なお、半導体基板１０上には、基板絶縁膜１２、制御電極１４、及び制御電極間絶縁膜１６を形成している。
【０１６９】
成膜手法は全てＣＶＤ法であり、半導体層２０の活性化を兼ねた熱処理を行っている。Ｃ６０分子は上記熱処理に対して安定であり、籠状構造を保っていることが確認された。ただし、Ｃ７０分子の場合と比べてＣ６０分子の場合、やや分散が偏る傾向が見られた。同様にＣ６０分子３個に対して１個の電子が蓄積されており、Ｃ６０分子の二量体またはそれ以上の多量体が形成され、上記二量体に対して１個の電子を蓄積している場合が最も多いと考えられる。
【０１７０】
（実施例３）
第４の実施形態に係る半導体記憶装置３００を作製した。
【０１７１】
半導体基板１０には単結晶Ｓｉ上にＳｉＧｅをエピタキシャル成長させた基板、基板絶縁膜１２にはＳｉＯＣ、制御電極１４にはＣｏＳｉ、制御電極間絶縁膜１６にはＳｉＯＣ、ブロック絶縁膜２６にはＬａＡｌＯ、電荷蓄積膜３４中のクラスタ３４ａとしてＡｇクラスタ、電荷蓄積膜２４中のマトリクス材３４ｂはＳｉ、トンネル絶縁膜２２にはＳｉＯ２、半導体層２０にはＩｎＳｂＰを用いた。なお、半導体基板１０上には、基板絶縁膜１２、制御電極１４、及び制御電極間絶縁膜１６を形成している。
【０１７２】
成膜手法はＣＶＤ法およびＭＢＥ法であり、半導体層２０の活性化を兼ねた熱処理を行っている。Ａｇクラスタは略直径１ｎｍであり、Ａｇ原子数が５５、５６、５８、５９、６４、６５、７１、７２、７５、７６、９２、９３、１０７、１０８、１３０、１３１、１３８、１３９、１４７、１４８、１５０、１５１個のクラスタなどが多く含まれる。
【０１７３】
しかしながら上記原子数のクラスタのみならず、他の原子数のクラスタも存在していた。特にＡｇの場合は原子数が７５個のクラスタが安定であり、直径が１ｎｍより若干小さい程度であって都合が良い。上記クラスタは必ずしも略球状である必要は無く、成膜面との接触部が平たい半球状や、面内方向に引き伸ばされた円盤状、楕円体状でも構わない。
上記電荷蓄積膜中には近接したクラスタ対が見られた。
【０１７４】
一方のクラスタのみに電子が注入された場合、隣接するクラスタとの間の電界は、クラスタを導体球と近似すると以下のように求められる。
【数１】
0006010172.tif 000003
ただし、隣接するクラスタ中心間距離をｄとし、導体球近似したクラスタの半径をｒとし、電子の電荷素量をｅとし、真空の誘電率をε０とする。
【０１７５】
例えば、半径０．５ｎｍのクラスタが０．２ｎｍの間隙を空けて隣接する場合、上記電界は１８［ＭＶ／ｃｍ］にも達する。実際にはクラスタが小さいためクラスタを形成する原子によるクラスタの形状が球ではない効果により、上記電界はさらに強くなる。したがって隣接するクラスタ間にソフトブレークダウンが生じ、他のマトリクス領域より電気伝導度が高い導電性パスが生じることにより、上記隣接するクラスタが二量化する。
【０１７６】
このような二量化したクラスタにおける注入電子は導電パスを中心とした分布となり、電子の平均位置はクラスタ外となる。このような現象は特に安定クラスタと安定クラスタより１個原子が多いクラスタとの対にて生じる場合が特に好ましい。
【０１７７】
（実施例４）
第４の実施形態に係る半導体記憶装置３００を作製した。
【０１７８】
半導体基板１０にはＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）基板、基板絶縁膜１２にはＳｉＯＣ、制御電極１４にはシリサイド、制御電極間絶縁膜１６には金属含有のＳｉＯ２、ブロック絶縁膜２６にはＴａＯとＨｆＯの積層膜、電荷蓄積膜３４中のクラスタ３４ａとしてＣｕＳ、電荷蓄積膜３４中のマトリクス材３４ｂはＳｉＯ２、トンネル絶縁膜２２にはＳｉＯ２、半導体層２０にはＩＧＺＯ（ＩｎＧａＺｎＯ）を用いた。なお、半導体基板１０上には、基板絶縁膜１２、制御電極１４、及び制御電極間絶縁膜１６を形成している。
【０１７９】
成膜手法は全てＣＶＤ法である。
【０１８０】
トンネル膜からの電子注入により、隣接するＣｕＳクラスタ間にＣｕＳからなるフィラメントが生じ、二量体が生じていることが分かった。三量体以上があってもよいが、全てのクラスタが連結していてはならない。
【０１８１】
（実施例５）
第５の実施形態に係る半導体記憶装置を作製した。この半導体記憶装置は、いわゆるＶＧ（ｖｅｒｔｉｃａｌ  ｇａｔｅ）−ＮＡＮＤである。
【０１８２】
シリコン基板上にＳｉＯ２とＳｉの複数積層構造を形成する。シリコン基板まで達するような溝を掘ることで、上記複数積層膜からなる板状構造がシリコン基板に垂直に複数並立するような構造を形成する。その後例えばＳｉＯＮトンネル絶縁膜を形成する。その後上記分子またはクラスタを含み、短距離秩序を持つが長距離秩序を持たない電荷蓄積膜を形成する。
【０１８３】
その後、例えば、Ａｌ２Ｏ３ブロック膜を形成する。その後、Ｓｉゲート電極を形成し、Ｓｉゲート電極を加工し、活性化領域を加工する。このことにより、チャネルが基板に対して並行に、ゲート電極が基板に対して垂直に並ぶような不揮発性半導体記憶装置において、上記分子またはクラスタを含み、短距離秩序を持つが長距離秩序を持たない電荷蓄積膜を有するものを作製できた。
【０１８４】
以上、具体例を参照しつつ本発明の実施の形態について説明した。上記、実施の形態はあくまで、例として挙げられているだけであり、本発明を限定するものではない。また、実施の形態の説明においては、不揮発性半導体記憶装置、不揮発性半導体記憶装置の製造方法等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされる不揮発性半導体記憶装置、不揮発性半導体記憶装置の製造方法等に関わる要素を適宜選択して用いることができる。
【０１８５】
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての不揮発性半導体記憶装置が、本発明の範囲に包含される。本発明の範囲は、特許請求の範囲およびその均等物の範囲によって定義されるものである。
【符号の説明】
【０１８６】
１０      基板
１２      基板絶縁膜
１４      制御電極（ゲート電極）
１６      制御電極間絶縁膜
１８      積層体
２０      半導体層
２２      トンネル絶縁膜（第１の絶縁膜）
２４      電荷蓄積膜
２４ａ    フラーレン
２４ｂ    マトリクス材
２６      ブロック絶縁膜（第２の絶縁膜）
４０      孔
１００    不揮発性半導体記憶装置
【図１】
0006010172.tif 000004
【図２】
0006010172.tif 000005
【図３】
0006010172.tif 000006
【図４】
0006010172.tif 000007
【図６】
0006010172.tif 000008
【図８】
0006010172.tif 000009
【図９】
0006010172.tif 000010
【図１０】
0006010172.tif 000011
【図１１】
0006010172.tif 000012
【図１２】
0006010172.tif 000013
【図１３】
0006010172.tif 000014
【図１４】
0006010172.tif 000015
【図５】
0006010172.tif 000016
【図７】
0006010172.tif 000017