(57)【特許請求の範囲】
【請求項１】
一のｍビットデジタル音声信号（ｍ：３以上の整数）をｎビット（ｎ：ｍ＞（ｎ＋１）を満たす正の整数）の第１信号および第２信号の組から成る２（ｋ−１）組（ｋ：１以上（ｍ−ｎ）以下の整数）のデジタル音声信号に変換して出力するデジタル信号処理回路部と、
該デジタル信号処理回路部から出力される複数２ｋの該ｎビットの該デジタル音声信号をそれぞれアナログ信号に変換して出力する複数２ｋのデジタル／アナログ変換回路を含むデジタル／アナログ変換回路部と、
一組の該第１信号および該第２信号に対応する該デジタル／アナログ変換回路からそれぞれアナログ音声信号が入力されて、出力端子から一のアナログ音声信号を出力するアナログ信号処理回路を少なくとも含んで、該ｍビットデジタル音声信号に対応する一のアナログ音声信号を出力するアナログ信号処理部と、
を備え、
該デジタル信号処理回路部が、該ｍビットデジタル音声信号の下位（ｎ＋１）ビット以下の情報に応じて、該第１信号および該第１信号と絶対値が等しい該第２信号を出力する場合と、該第１信号および該第１信号と該ｎビットの最下位ビットが異なり絶対値が略等しい該第２信号を出力する場合と、を切り替えて動作し、該ｍビットデジタル音声信号に対して、上位から（ｎ＋１）ビット目および（ｎ＋ｋ＋１）ビット目が少なくとも１であるｍビットデジタル信号を加算または減算することにより、一組の該第１信号および該第２信号をそれぞれ出力する、
Ｄ／Ａ変換器。
【請求項２】
前記デジタル信号処理回路部が、一組の前記第１信号および前記第２信号を、略逆相の関係のデジタル信号として出力する場合に、
前記アナログ信号処理回路部の前記アナログ信号処理回路が、差動増幅回路または減算回路により構成されている、
請求項１に記載のＤ／Ａ変換器。
【請求項３】
前記デジタル信号処理回路部が、一組の前記第１信号および前記第２信号を、略正相の関係のデジタル信号として出力する場合に、
前記アナログ信号処理回路部の前記アナログ信号処理回路が、加算回路により構成されている、
請求項１に記載のＤ／Ａ変換器。
【請求項４】
前記ｋが２以上の場合に、前記アナログ信号処理回路が、複数２ｋの前記アナログ信号処理回路の出力を合成して一の前記アナログ音声信号を出力する出力合成回路をさらに含む、請求項１〜３のいずれかに記載のＤ／Ａ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル音声信号をアナログ音声信号に変換して出力するＤ／Ａ変換器に関する。
【背景技術】
【０００２】
音響再生機器、オーディオ機器においては、デジタル音声信号をアナログ信号に変換するＤ／Ａ変換器として、例えばラダー抵抗型Ｄ／Ａ変換器や積分型Ｄ／Ａ変換器などが知られている。これら周知のＤ／Ａ変換器（ＤＡＣ）は、離散的にサンプリングされてデジタル化されたデジタル音声信号の各サンプリング値（デジタル値） を単純にアナログ値に変換するので、その出力信号波形は階段状の波形となり、原信号にはない不要な高周波成分を含む。そこで、一般に、Ｄ／Ａ変換器の後段にアナログローパスフィルタを設けて不要な高周波成分を除去して滑らかなアナログ信号を得るようにするものがある。
【０００３】
一方で、従来のＤ／Ａ変換器として、リアルタイムでＤ／Ａ変換した階段波状の第１のアナログ信号とこの第１のアナログ信号に対して１サンプリング時間だけ遅延させた階段波状の第２のアナログ信号とを生成し、各サンプリング期間において第１、第２のアナログ信号のレベル差を積分しながら第２のアナログ信号に加算することにより、デジタル信号の各サンプリング値を滑らかに結んだアナログ信号をＤ／Ａ変換信号として出力するＤ／Ａ変換器が提案されている（特許文献１）。
【０００４】
特許文献１のＤ／Ａ変換器では、第１のアナログ信号および第２のアナログ信号をＤ／Ａ変換するには、それぞれマルチビットＤ／Ａ変換回路を用いることができる。一方で、例えば、マルチビットＤ／Ａ変換器よりもコストが安くて入手の容易なワンビットＤ／Ａ変換回路を用いて、小型化と低コスト化を図るＤ／Ａ変換器が提案されている（特許文献２）。
【０００５】
【特許文献１】特許第３１３４４０３号公報
【特許文献２】特開２００４−１１２０１４号公報
【０００６】
マルチビットＤ／Ａ変換回路を用いるＤ／Ａ変換器においては、これを構成するマルチビットＤ／Ａ変換回路が対応する量子化ビット数以下の解像度でしか、アナログ音声信号に変換する直前のデジタル音声信号を得られない。つまり、Ｄ／Ａ変換器に入力されるデジタル音声信号がｍビットの量子化信号である場合に、Ｄ／Ａ変換器を構成するマルチビットＤ／Ａ変換回路が、解像度の低いｎ（ｍ＞ｎ）ビットの量子化信号にしか対応していなければ、ｍビットデジタル音声信号の下位（ｎ＋１）ビット以下の情報が切り捨てられることになり、Ｄ／Ａ変換器が出力するアナログ音声信号の再生品質が低下するという問題がある。
【０００７】
また、例えば上記の従来技術のように複数のＤ／Ａ変換回路の出力を用いるＤ／Ａ変換器においては、一方のＤ／Ａ変換回路の出力を正相信号の出力として構成し、他方のＤ／Ａ変換回路の出力を逆相信号の出力として構成し、これらの出力を差動増幅回路に入力することによって、振幅が２倍のアナログ音声信号の出力を得ることができる。この場合には、同相のノイズ成分が差動増幅回路でキャンセルされるので、出力されるアナログ音声信号のＳＮが向上する利点がある。
【０００８】
ただし、従来技術におけるアナログ音声信号に変換される直前のデジタル音声信号の量子化ビット数は、マルチビットＤ／Ａ変換回路が対応する量子化ビット数に留まる。従来技術は、解像度の低いｎ（ｍ＞ｎ）ビットＤ／Ａ変換回路により解像度の高いｍビットデジタル音声信号の下位（ｎ＋１）ビット以下の情報が切り捨てられることで、Ｄ／Ａ変換器が出力するアナログ音声信号の再生品質の低下という問題を解決するものではない。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、上記の従来技術が有する問題を解決するためになされたものであり、その目的は、Ｄ／Ａ変換器において、これを構成するマルチビットＤ／Ａ変換回路が対応する量子化ビット数よりも高い解像度のデジタル音声信号をアナログ信号に変換したものに匹敵するアナログ音声信号を出力することができるＤ／Ａ変換器を提供することにある。
【課題を解決するための手段】
【００１０】
本発明のＤ／Ａ変換器は、一のｍビットデジタル音声信号（ｍ：３以上の整数）をｎビット（ｎ：ｍ＞（ｎ＋１）を満たす正の整数）の第１信号および第２信号の組から成る２（ｋ−１）組（ｋ：１以上（ｍ−ｎ）以下の整数）のデジタル音声信号に変換して出力するデジタル信号処理回路部と、デジタル信号処理回路部から出力される複数２ｋのｎビットのデジタル音声信号をそれぞれアナログ信号に変換して出力する複数２ｋのデジタル／アナログ変換回路を含むデジタル／アナログ変換回路部と、一組の第１信号および第２信号に対応するデジタル／アナログ変換回路からそれぞれアナログ音声信号が入力されて、出力端子から一のアナログ音声信号を出力するアナログ信号処理回路を少なくとも含んで、ｍビットデジタル音声信号に対応する一のアナログ音声信号を出力するアナログ信号処理部と、を備え、デジタル信号処理回路部が、ｍビットデジタル音声信号の下位（ｎ＋１）ビット以下の情報に応じて、第１信号および第１信号と絶対値が等しい第２信号を出力する場合と、第１信号および第１信号とｎビットの最下位ビットが異なり絶対値が略等しい第２信号を出力する場合と、を切り替えて動作して、デジタル／アナログ変換回路部およびアナログ信号処理回路が、仮想的に（ｎ＋ｋ）ビットまでビット拡張されたデジタル／アナログ変換回路が出力するアナログ音声信号に匹敵する一のアナログ音声信号を出力する。
【００１１】
好ましくは、本発明のＤ／Ａ変換器は、デジタル信号処理回路部が、ｍビットデジタル音声信号に対して、上位から（ｎ＋１）ビット目および（ｎ＋ｋ＋１）ビット目が少なくとも１であるｍビットデジタル信号を加算または減算することにより、一組の第１信号および第２信号をそれぞれ出力する。
【００１２】
好ましくは、本発明のＤ／Ａ変換器は、デジタル信号処理回路部が、一組の第１信号および第２信号を、略逆相の関係のデジタル信号として出力する場合に、アナログ信号処理回路部のアナログ信号処理回路が、差動増幅回路または減算回路により構成されている。
【００１３】
好ましくは、本発明のＤ／Ａ変換器は、デジタル信号処理回路部が、一組の第１信号および第２信号を、略正相の関係のデジタル信号として出力する場合に、アナログ信号処理回路部のアナログ信号処理回路が、加算回路により構成されている。
【００１４】
また、本発明のＤ／Ａ変換器は、ｋが２以上の場合に、アナログ信号処理回路が、複数２ｋのアナログ信号処理回路の出力を合成して一のアナログ音声信号を出力する出力合成回路をさらに含む。
【００１５】
以下、本発明の作用について説明する。
【００１６】
本発明のＤ／Ａ変換器は、一のｍビットデジタル音声信号（ｍ：３以上の整数）をｎビット（ｎ：ｍ＞（ｎ＋１）を満たす正の整数）の第１信号および第２信号の組から成る２（ｋ−１）組（ｋ：１以上（ｍ−ｎ）以下の整数）のデジタル音声信号に変換して出力するデジタル信号処理回路部と、デジタル信号処理回路部から出力される複数２ｋのｎビットのデジタル音声信号をそれぞれアナログ信号に変換して出力する複数２ｋのデジタル／アナログ変換回路を含むデジタル／アナログ変換回路部と、一組の第１信号および第２信号に対応するデジタル／アナログ変換回路からそれぞれアナログ音声信号が入力されて、出力端子から一のアナログ音声信号を出力するアナログ信号処理回路を少なくとも含んで、ｍビットデジタル音声信号に対応する一のアナログ音声信号を出力するアナログ信号処理部と、を備える。
【００１７】
ここで、本発明のＤ／Ａ変換器は、デジタル信号処理回路部が、ｍビットデジタル音声信号の下位（ｎ＋１）ビット以下の情報に応じて、第１信号および第１信号と絶対値が等しい第２信号を出力する場合と、第１信号および第１信号とｎビットの最下位ビットが異なり絶対値が略等しい第２信号を出力する場合と、を切り替えて動作する。「第１信号および第１信号と絶対値が等しい第２信号を出力する場合」とは、「第１信号と第２信号とが正相関係にあり、全く同一である場合」と、「第１信号と第２信号とが逆相関系にあり、位相の正負が逆で振幅が等しい場合」と、を含む。また、「第１信号および第１信号とｎビットの最下位ビットが異なり絶対値が略等しい第２信号を出力する場合」とは、「第１信号と第２信号とがほぼ正相関係にあり、最下位ビットを除いてほぼ同一である場合」と、「第１信号と第２信号とがほぼ逆相関系にあり、位相の正負が逆で最下位ビットが異なるもの振幅がほぼ等しい場合」と、を含む。
【００１８】
つまり、Ｄ／Ａ変換器のデジタル信号処理回路部は、ｍビットデジタル音声信号の下位（ｎ＋１）ビット以下の情報に応じて、第１信号と絶対値が同じ第２信号を出力するか、第１信号と絶対値がほぼ同じであっても最下位ビットが異なる第２信号を出力するか、を切り替えて動作する。その結果、Ｄ／Ａ変換器は、デジタル／アナログ変換回路部およびアナログ信号処理回路が、仮想的に（ｎ＋ｋ）ビットまでビット拡張されたデジタル／アナログ変換回路が出力するアナログ音声信号に匹敵する一のアナログ音声信号を出力することができる。ｍビットデジタル音声信号の下位（ｎ＋１）ビット以下の情報に応じて、第２信号の最下位ビットを異なるようにすれば、アナログ信号処理部からのアナログ音声信号出力には、下位（ｎ＋１）ビット以下の情報が反映されるからである。整数ｋは、１以上（ｍ−ｎ）以下の整数であり、本発明は、解像度の低いｎビットのデジタル／アナログ変換回路を用いていても、仮想的に（ｎ＋ｋ）ビットまでビット拡張する場合のデジタル音声信号に匹敵するアナログ音声信号を出力できる。
【００１９】
Ｄ／Ａ変換器は、デジタル信号処理回路部が、ｍビットデジタル音声信号に対して、上位から（ｎ＋１）ビット目および（ｎ＋ｋ＋１）ビット目が少なくとも１であるｍビットデジタル信号を加算または減算することにより、一組の第１信号および第２信号をそれぞれ出力するようにしてもよい。デジタル信号処理回路部は、仮想的に拡張すべきビットを立てたｍビットデジタル信号を加算または減算するという簡単な信号処理により、ｍビットデジタル音声信号の下位（ｎ＋１）ビット以下の情報に応じて、第１信号と絶対値が同じ第２信号を出力するか、第１信号と絶対値がほぼ同じであっても最下位ビットが異なる第２信号を出力するか、を切り替えるという動作を実現することが出来る。
【００２０】
Ｄ／Ａ変換器は、デジタル信号処理回路部が、一組の第１信号および第２信号を、略逆相の関係のデジタル信号として出力する場合に、アナログ信号処理回路部のアナログ信号処理回路が、差動増幅回路または減算回路により構成されていればよい。また、デジタル信号処理回路部が、一組の第１信号および第２信号を、略正相の関係のデジタル信号として出力する場合に、アナログ信号処理回路部のアナログ信号処理回路が、加算回路により構成されていればよい。さらに、整数ｋが２以上の場合に、アナログ信号処理回路が、複数２ｋのアナログ信号処理回路の出力を合成して一のアナログ音声信号を出力する出力合成回路をさらに含むようにすればよい。Ｄ／Ａ変換器は、ビット拡張の程度を規定する整数ｋに応じて、デジタル／アナログ変換回路部におけるデジタル／アナログ変換回路の数、ならびに、アナログ信号処理回路の構成を、変化させて構成することができる。
【発明の効果】
【００２１】
本発明のＤ／Ａ変換器は、これを構成するマルチビットＤ／Ａ変換回路が対応する量子化ビット数よりも高い解像度のデジタル音声信号をアナログ信号に変換したものに匹敵するアナログ音声信号を出力することができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の好ましい実施形態によるＤ／Ａ変換器について説明する図である。（実施例１）
【図２】本発明の好ましい実施形態によるＤ／Ａ変換器、ならびに、比較例のＤ／Ａ変換器の動作について説明する表である。（実施例１、比較例）
【図３】本発明の他の好ましい実施形態によるＤ／Ａ変換器について説明する図である。（実施例２）
【図４】本発明の他の好ましい実施形態によるＤ／Ａ変換器について説明する図である。（実施例３）
【図５】本発明の他の好ましい実施形態によるＤ／Ａ変換器について説明する図である。（実施例４）
【発明を実施するための形態】
【００２３】
以下、本発明の好ましい実施形態によるＤ／Ａ変換器について説明するが、本発明はこれらの実施形態には限定されない。
【実施例１】
【００２４】
図１は、本発明の好ましい実施形態によるＤ／Ａ変換器１について説明する図であり、具体的には、Ｄ／Ａ変換器１の構成を示すブロック図である。なお、説明に不要な一部の構造や、内部構造等は、図示ならびに説明を省略している。
【００２５】
Ｄ／Ａ変換器１は、デジタルフィルタ２と、デジタル信号処理回路３（以下、ＤＳＰ３という。）と、４個のマルチビットＤ／Ａ変換器（以下、マルチビットＤＡＣという。）を含むデジタル／アナログ変換回路部４と、アナログ信号処理部５と、を備えている。Ｄ／Ａ変換器１は、入力されるデジタル音声信号を、アナログ音声信号に変換して出力する。
【００２６】
デジタルフィルタ２には、デジタル音声信号として、ＣＤ（ＣｏｍｐａｃｔＤｉｓｃ）などのデジタル音源からデジタル化されたオーディオ信号が、例えばＩ２Ｓモードで伝送され、入力される。Ｉ２Ｓモードのオーディオ信号は、ＬチャンネルのオーディオデータとＲチャンネルのオーディオデータを混合したオーディオデータＤＡＴＡ（以下、ＤＡＴＡ信号という。）と、このＤＡＴＡ信号のワードデータを識別するためのワードクロックＬＲＣＫ（以下、ＬＲＣＫ信号という。）と、オーディオデータＤＡＴＡのビットデータを識別するためのビットクロックＢＣＬＫ（以下、ＢＣＬＫ信号という。）とで構成されている。
【００２７】
ＤＡＴＡ信号は、同一のサンプリング位置ｉのＬチャンネルのデータＤＬｉとＲチャンネルのデータＤＲｉとをペア（ＤＬｉ／ＤＲｉ）にし、各ペアをサンプリング順に配列したシリアルのデータである。ＬＲＣＫ信号は、ＤＡＴＡ信号の１ワードデータＤＬｉ／ＤＲｉを１周期とするクロックで、ＬＲＣＫ信号のＬレベルの期間がＤＡＴＡ信号のＬチャンネルのワードデータＤＬｉに同期し、ＬＲＣＫ信号のＨレベルの期間がＤＡＴＡ信号のＲチャンネルのワードデータＤＲｉに同期している。ＢＣＬＫ信号は、ＤＡＴＡ信号のビットデータに同期したクロックである。
【００２８】
デジタルフィルタ２は、オーバーサンプリングデジタルフィルタからなり、入力されるＩ２Ｓモードのオーディオデータを実際のサンプリング周波数（例えば４４．１ｋＨｚ）の数倍（例えば８倍）のスピードでサンプリングするとともに、アンチエリアシングのデジタルフィルタを通過させる。そして、デジタルフィルタ２は、ＬチャンネルのオーディオデータとＲチャンネルのオーディオデータとを分離し、ｍビットのＬチャンネルのオーディオデータＬｄと、ｍビットのＲチャンネルのオーディオデータＲｄと、をそれぞれＤＳＰ３に出力する。本実施例のオーディオデータＬｄおよびＲｄは、例えば、量子化ビット数が３２ビットの高い解像度を有するデジタル音声信号である。量子化ビット数を示す整数ｍは、３以上の整数であればよい。
【００２９】
ＤＳＰ３は、入力されたｍビットのオーディオデータＬｄおよびＲｄを、それぞれｍビットで演算するとともに、それぞれｎビットのデジタル音声信号に変換して出力する。整数ｎは、ｍ＞（ｎ＋１）を満たす正の整数であり、後述するデジタル／アナログ変換回路部４のマルチビットＤＡＣが対応する量子化ビット数に等しく、本実施例の場合には２４ビットである。ＤＳＰ３は、入力された３２ビットのオーディオデータＬｄを、２４ビットのオーディオデータの組（＋Ｌｎ、−Ｌｎ）に変換して、デジタル／アナログ変換回路部４に出力する。同様に、ＤＳＰ３は、入力された３２ビットのオーディオデータＲｄを、２４ビットのオーディオデータの組（＋Ｒｎ、−Ｒｎ）に変換して、デジタル／アナログ変換回路部４に出力する。
【００３０】
デジタル／アナログ変換回路部４は、入力される２４（＝ｎ）ビットのオーディオデータの組（＋Ｌｎ、−Ｌｎ）に対応して、それぞれｎビットのデジタル音声信号をそれぞれアナログ信号に変換して出力する２つのマルチビットＤＡＣ４１および４２を含む。マルチビットＤＡＣ４１の出力であるアナログ信号Ｌ１は、アナログ信号処理部５の入力端子５１に入力される。マルチビットＤＡＣ４２の出力であるアナログ信号Ｌ２は、アナログ信号処理部５の入力端子５２に入力される。デジタル／アナログ変換回路部４は、同様に、入力される２４（＝ｎ）ビットのオーディオデータの組（＋Ｒｎ、−Ｒｎ）に対応する２つのマルチビットＤＡＣを含む。２つのマルチビットＤＡＣの出力であるアナログ信号Ｒ１およびＲ２は、同様に、アナログ信号処理部５の入力端子にそれぞれ入力される。
【００３１】
アナログ信号処理部５は、左右各チャンネルに対応する２つの差動増幅回路５０を含む。Ｌチャンネルの差動増幅回路５０は、マルチビットＤＡＣ４１の出力であるアナログ信号Ｌ１と、マルチビットＤＡＣ４２の出力であるアナログ信号Ｌ２と、の差信号を出力端子５３から出力信号Ｌｏｕｔとして出力する。同様に、Ｒチャンネルの差動増幅回路５０は、一方のマルチビットＤＡＣの出力であるアナログ信号Ｒ１と、他方のマルチビットＤＡＣの出力であるアナログ信号Ｒ２と、の差信号を出力信号Ｒｏｕｔとして出力する。
【００３２】
本実施例の場合には、ＤＳＰ３がデジタル／アナログ変換回路部４に出力する２４ビットのオーディオデータの組（＋Ｌｎ、−Ｌｎ）は、相互に略逆相の関係にあるデジタル信号である。同様に、２４ビットのオーディオデータの組（＋Ｒｎ、−Ｒｎ）も、相互に略逆相の関係にある。したがって、２４ビットのオーディオデータの組（＋Ｌｎ、−Ｌｎ）は、それぞれデジタル／アナログ変換回路部４を経てアナログ信号処理部５の差動増幅回路５０において差動増幅されて、デジタル音声信号であるオーディオデータＬｄを変換したアナログ音声信号Ｌｏｕｔとして出力される。また、２４ビットのオーディオデータの組（＋Ｒｎ、−Ｒｎ）は、それぞれデジタル／アナログ変換回路部４を経てアナログ信号処理部５の差動増幅回路５０において差動増幅されて、デジタル音声信号であるオーディオデータＲｄを変換したアナログ音声信号Ｒｏｕｔとして出力される。
【００３３】
次に、図１のＬチャンネル側の構成、および、図２の表により、ＤＳＰ３での信号処理の動作を説明する。図１に図示するとおり、Ｄ／Ａ変換器１のＲチャンネル側の構成は、Ｌチャンネル側の構成とほぼ同じであるので、以下では説明を省略する。
【００３４】
ＤＳＰ３は、入力端子１１に入力された３２ビットのオーディオデータＬｄを２つに分岐して、それぞれ加算器１２と減算器１４に入力する。加算器１２は、オーディオデータＬｄに３２ビットの所定のデジタル信号Ｘを加算した３２ビット信号を、ビット変換部１３に出力する。ビット変換部１３は、入力された３２ビット信号の上位２４ビットを切り出して、出力端子１６から２４ビットのオーディオデータ＋ＬｎとしてマルチビットＤＡＣ４１に出力する。一方、減算器１４は、オーディオデータＬｄから所定のデジタル信号Ｘを減算した３２ビット信号を、ビット変換部１５に出力する。ビット変換部１５は、入力された３２ビット信号の上位２４ビットを切り出して、位相を反転させて逆相信号にして、出力端子１７から２４ビットのオーディオデータ−ＬｎとしてマルチビットＤＡＣ４２に出力する。
【００３５】
ここで、所定のデジタル信号Ｘは、マルチビットＤＡＣの量子化ビット数がｎであるときに、仮想的に拡張すべきビット数ｋを１として、上位から（ｎ＋１）ビット目および（ｎ＋ｋ＋１）ビット目が少なくとも１であるｍビットデジタル信号である。本実施例では、上位から２５ビット目および２６ビット目が少なくとも１であり、他のビットが０の３２ビットデジタル信号をデジタル信号Ｘとしている。
Ｘ  ：  00000000 00000000 00000000 11000000b
【００３６】
つまり、ＤＳＰ３は、３２ビットのオーディオデータＬｄについて、所定のデジタル信号Ｘを加算、または、減算することで、オーディオデータＬｄのマルチビットＤＡＣの最下位ビットＬＳＢ（Least Significant Bit）より下のビット情報（量子化ビット数：２４の場合、２５〜３２ビット）に応じて、２４ビットのオーディオデータ＋Ｌｎと−Ｌｎとのいずれか一方のＬＳＢに重み付けを生じさせる。ＤＳＰ３は、仮想的に拡張すべきビットを立てた所定のデジタル信号Ｘを加算または減算するという簡単な信号処理により、オーディオデータＬｄの下位（ｎ＋１）ビット以下の情報に応じて、オーディオデータ＋Ｌｎと絶対値が同じオーディオデータ−Ｌｎを出力するか、オーディオデータ＋Ｌｎと絶対値がほぼ同じであっても最下位ビットが異なるオーディオデータ−Ｌｎを出力するか、を切り替える。
【００３７】
図２は、ＤＳＰ３での演算処理の原理を説明する表である。ここでは、具体的なオーディオデータＬｄの数値を用いて、ＤＳＰ３での演算処理を説明する。
【００３８】
例えば、図２（ａ）の[1]列には、１０進数で表現されたオーディオデータＬｄが表記されている。図２（ａ）の[2]列には、[1]列のオーディオデータＬｄを、２進数：３２ビットで表現したオーディオデータＬｄが表記されている。図２（ａ）の[3]列は、[1]列のオーディオデータＬｄを整数２５６で除算した値であり、[2]列の値を８ビット（32-24ビット）だけ右シフトした値と等価である。図２（ａ）の[4]列は、[3]列の値を２倍した値である。
【００３９】
つまり、図２（ａ）の[3]列の値における小数点以下の値は、３２ビットのオーディオデータＬｄが２４ビットのデジタル音声信号に変換される場合に、切り捨てられて失われる下位ビットの成分に相当する。また、図２（ａ）の[4]列の値は、この下位ビットの成分を含む[3]列の値に対応して、２つのマルチビットＤＡＣと差動増幅器とを用いてアナログ信号に変換した場合に得られると期待されるアナログ音声信号の成分に相当する。ただし、Ｄ／Ａ変換器１のマルチビットＤＡＣの量子化ビット数は２４ビットと解像度が低下するので、図２（ａ）の[4]列の値を出力するアナログ音声信号に正確に反映することは難しい。
【００４０】
図２（ｂ）は、図２（ａ）に記載の値について、本実施例のＤＳＰ３での演算処理を説明する表である。図２（ｂ）の[5]列は、図２（ａ）の[2]列の値に３２ビットのデジタル信号Ｘを加算して、最上位ビットＭＳＢ（Most Significant Bit）から２４ビット分を取り出して、図２（ａ）の[3]列の値と同様に演算した値である。一方、図２（ｂ）の[6]列は、図２（ａ）の[2]列の値に３２ビットのデジタル信号Ｘを減算して、最上位ビットＭＳＢ（Most Significant Bit）から２４ビット分を取り出して、さらに反転し、図２（ａ）の[3]列の値と同様に演算した値である。図２（ｂ）の[7]列は、図２（ｂ）の[5]列の値から図２（ｂ）の[6]列の値を減算した値であり、２つのマルチビットＤＡＣと差動増幅器とを用いて得られるアナログ音声信号に相当する。図２（ｂ）の[8]列は、図２（ａ）の[4]列の値と、図２（ｂ）の[7]列の値との差の値である。
【００４１】
図２（ｃ）は、図２（ａ）に記載の値について、（図示しない）比較例のＤＳＰ３での演算処理を説明する表である。比較例のＤＳＰ３では、３２ビットのオーディオデータＬｄについて、所定のデジタル信号Ｘを加算せず、または、減算しない。図２（ｃ）の[5]’列は、図２（ａ）の[2]列の値を最上位ビットＭＳＢ（Most Significant Bit）から２４ビット分を取り出して、図２（ａ）の[3]列の値と同様に演算した値である。一方、図２（ｃ）の[6]’列は、図２（ａ）の[2]列の値を最上位ビットＭＳＢ（Most Significant Bit）から２４ビット分を取り出して、さらに反転し、図２（ａ）の[3]列の値と同様に演算した値である。図２（ｃ）の[7]’列は、図２（ｃ）の[5]’列の値から図２（ｃ）の[6]’列の値を減算した値であり、２つのマルチビットＤＡＣと差動増幅器とを用いて得られるアナログ音声信号に相当する。図２（ｃ）の[8]’列は、図２（ａ）の[4]列の値と、図２（ｃ）の[7]’列の値との差の値である。
【００４２】
本実施例の図２（ｂ）の[8]列の値と比較例の図２（ｃ）の[8]’列の値と、を比較すると、この値の絶対値が小さいほどにＤ／Ａ変換の精度が高いということができる。本実施例の場合には、図２（ａ）の[4]列の値との差の絶対値が０．５以下になる。これは、仮想的にＤ／Ａ変換器１の量子化ビット数を２４ビットから１ビット増やして２５ビットに向上した場合に匹敵するアナログ音声信号を出力することができることを示している。一方で、比較例の場合には、図２（ａ）の[4]列の値との差の絶対値が０．５以上になる場合があり、本実施例の場合よりも出力するアナログ音声信号の再生品質が低下することを示している。
【００４３】
本実施例の図２（ｂ）においては、２４ビットのオーディオデータ＋Ｌｎに相当する[5]列の値と、２４ビットのオーディオデータ−Ｌｎに相当する[6]の列の値と、を対比すると、これらの絶対値が等しい場合と、異なっている場合と、が入り交じっている。これは、３２ビットのオーディオデータＬｄの下位８ビットが異なるので、所定の３２ビットのデジタル信号Ｘを加算または減算することにより、２４ビットのオーディオデータ（＋Ｌｎ、−Ｌｎ）のＬＳＢに重み付けがなされるからである。その結果、図２（ｂ）の[7]列の差動の値には、偶数だけでなく奇数の値が出現するので、本実施例の場合には、仮想的にマルチビットＤＡＣの量子化ビット数を１ビット増加したのと等しい効果を有している。
【００４４】
一方で、比較例の図２（ｃ）においては、２４ビットのオーディオデータ＋Ｌｎに相当する[5]’列の値と、２４ビットのオーディオデータ−Ｌｎに相当する[6]’の列の値と、を対比すると、これらの絶対値は常に等しくなる。これは、３２ビットのオーディオデータＬｄの下位８ビットを単に切り捨てているからである。その結果、図２（ｂ）の[7]’列の差動の値には、偶数の値のみが出現する。
【００４５】
つまり、ＤＳＰ３は、ｍビットデジタル音声信号の下位（ｎ＋１）ビット以下の情報に応じて、「第１信号（オーディオデータ＋Ｌｎ）と第２信号（オーディオデータ−Ｌｎ）とが逆相関系にあり、位相の正負が逆で振幅が等しい場合」と、「第１信号（オーディオデータ＋Ｌｎ）と第２信号（オーディオデータ−Ｌｎ）とがほぼ逆相関系にあり、位相の正負が逆で最下位ビットが異なるものの振幅がほぼ等しい場合」と、を切り替えて動作する。その結果、Ｄ／Ａ変換器１は、デジタル／アナログ変換回路部４およびアナログ信号処理回路５が、仮想的に（ｎ＋ｋ）ビットまでビット拡張されたデジタル／アナログ変換回路が出力するアナログ音声信号に匹敵する一のアナログ音声信号を出力することができる。
【００４６】
なお、本実施例では、ＤＳＰ３において所定のデジタル信号Ｘを加算、または、減算することで、２４ビットのオーディオデータ＋Ｌｎと−Ｌｎとのいずれか一方のＬＳＢに重み付けを生じさせているが、他の演算方法によってもよい。ＤＳＰ３は、オーディオデータＬｄのマルチビットＤＡＣの最下位ビットＬＳＢ（Least Significant Bit）より下のビット情報（量子化ビット数：２４の場合、２５〜３２ビット）に応じて、最下位ビットＬＳＢに重み付けを生じさせるものであればよく、その結果として、「第１信号（オーディオデータ＋Ｌｎ）と第２信号（オーディオデータ−Ｌｎ）とが逆相関系にあり、位相の正負が逆で振幅が等しい場合」と、「第１信号（オーディオデータ＋Ｌｎ）と第２信号（オーディオデータ−Ｌｎ）とがほぼ逆相関系にあり、位相の正負が逆で最下位ビットが異なるものの振幅がほぼ等しい場合」と、を切り替えて動作するものであればよい。Ｄ／Ａ変換器１は、デジタル／アナログ変換回路部４およびアナログ信号処理回路５が、仮想的にビット拡張されたデジタル／アナログ変換回路が出力するアナログ音声信号に匹敵する一のアナログ音声信号を出力することができる。
【００４７】
また、本実施例では、デジタル／アナログ変換回路部４を構成するＤ／Ａ変換器としてマルチビットＤＡＣ４１および４２を用いているが、マルチビットＤ／Ａ変換器よりもコストが安くて入手の容易なワンビットＤ／Ａ変換回路を用いてもよい。
【実施例２】
【００４８】
図３は、本発明の他の好ましい実施形態によるＤ／Ａ変換器１ａについて説明する図である。Ｄ／Ａ変換器１ａは、先の実施例の場合に説明したＤ／Ａ変換器１と、ＤＳＰ３における演算処理と、アナログ信号処理部５の構成が一部で異なる他は、共通する。したがって、重複する説明を省略する。
【００４９】
ＤＳＰ３は、入力された３２ビットのオーディオデータＬｄを、２４ビットのオーディオデータの組（Ｌｎ１、Ｌｎ２）に変換して、デジタル／アナログ変換回路部４に出力する。同様に、ＤＳＰ３は、入力された３２ビットのオーディオデータＲｄを、２４ビットのオーディオデータの組（Ｒｎ１、Ｒｎ２）に変換して、デジタル／アナログ変換回路部４に出力する。ただし、本実施例では、オーディオデータの組（Ｌｎ１、Ｌｎ２）、および（Ｒｎ１、Ｒｎ２）は、相互に略正相の関係にあるデジタル信号である。
【００５０】
ＤＳＰ３は、入力端子１１に入力された３２ビットのオーディオデータＬｄを２つに分岐して、それぞれ加算器１２と減算器１４に入力する。加算器１２は、オーディオデータＬｄに３２ビットの所定のデジタル信号Ｘを加算した３２ビット信号を、ビット変換部１３に出力する。ビット変換部１３は、入力された３２ビット信号の上位２４ビットを切り出して、出力端子１６から２４ビットのオーディオデータＬｎ１としてマルチビットＤＡＣ４１に出力する。一方、減算器１４は、オーディオデータＬｄから所定のデジタル信号Ｘを減算した３２ビット信号を、ビット変換部１５に出力する。ビット変換部１５は、入力された３２ビット信号の上位２４ビットを切り出して、出力端子１７から２４ビットのオーディオデータＬｎ２としてマルチビットＤＡＣ４２に出力する。
【００５１】
ここで、ＤＳＰ３が、３２ビットのオーディオデータＬｄについて、所定のデジタル信号Ｘを加算、または、減算することで、オーディオデータＬｄのマルチビットＤＡＣの最下位ビットＬＳＢ（Least Significant Bit）より下のビット情報（量子化ビット数：２４の場合、２５〜３２ビット）に応じて、２４ビットのオーディオデータＬｎ１とＬｎ２とのいずれか一方のＬＳＢに重み付けを生じさせることは、先の実施例１の場合と同様である。
【００５２】
したがって、ＤＳＰ３は、仮想的に拡張すべきビットを立てた所定のデジタル信号Ｘを加算または減算するという簡単な信号処理により、上記実施例１の場合と同様に、ＤＳＰ３は、ｍビットデジタル音声信号の下位（ｎ＋１）ビット以下の情報に応じて、「第１信号（オーディオデータＬｎ１）と第２信号（オーディオデータＬｎ２）とが正相関係にあり、全く同一である場合」と、「第１信号（オーディオデータＬｎ１）および第１信号とｎビットの最下位ビットが異なり絶対値が略等しい第２信号（オーディオデータＬｎ２）を出力する場合」と、を切り替えて動作する。
【００５３】
また、アナログ信号処理部５は、左右各チャンネルに対応する２つの加算回路５０ａを含む。Ｌチャンネルの加算回路５０ａは、マルチビットＤＡＣ４１の出力であるアナログ信号Ｌ１と、マルチビットＤＡＣ４２の出力であるアナログ信号Ｌ２と、の和信号を出力端子５３から出力信号Ｌｏｕｔとして出力する。同様に、Ｒチャンネルの加算回路５０ａは、一方のマルチビットＤＡＣの出力であるアナログ信号Ｒ１と、他方のマルチビットＤＡＣの出力であるアナログ信号Ｒ２と、の和信号を出力信号Ｒｏｕｔとして出力する。
【００５４】
その結果、Ｄ／Ａ変換器１は、デジタル／アナログ変換回路部４およびアナログ信号処理回路５が、仮想的に（ｎ＋ｋ）ビットまでビット拡張されたデジタル／アナログ変換回路が出力するアナログ音声信号に匹敵する一のアナログ音声信号を出力することができる。Ｄ／Ａ変換器１は、一のｍビットデジタル音声信号をＤＳＰ３において一組のｎビットデジタル音声信号に変換して出力する場合に、それらが逆相関係にある場合（実施例１）と、それらが同相関係にある場合（実施例２）と、に対応してアナログ信号処理部５の構成を変化させればよい。
【実施例３】
【００５５】
図４は、本発明の他の好ましい実施形態によるＤ／Ａ変換器１ｂについて説明する図である。Ｄ／Ａ変換器１ｂは、先の実施例の場合に説明したＤ／Ａ変換器１と、ＤＳＰ３における演算処理と、デジタル／アナログ変換回路部４ならびにアナログ信号処理部５の構成が一部で異なる他は、共通する。したがって、重複する説明を省略する。また、図４では、Ｌチャンネルに関してのみ図示して、Ｒチャンネルに関する図示を省略している。したがって、Ｒチャンネルに関する説明を省略する。
【００５６】
Ｄ／Ａ変換器１ｂでは、ＤＳＰ３に入力されたｍビットのデジタル音声信号に関して、デジタル／アナログ変換回路部４を構成するマルチビットＤＡＣの量子化ビット数がｎ（ｍ＞（ｎ＋１））であるときに、仮想的に拡張すべきビット数ｋ（ｋ：１以上（ｍ−ｎ）以下の整数）を２に設定している。
【００５７】
ＤＳＰ３は、一の３２ビットのオーディオデータＬｄを、２４ビットのオーディオデータの組（＋Ｌｎ１、−Ｌｎ１）と、２４ビットのオーディオデータの組（＋Ｌｎ２、−Ｌｎ２）と、の２組から成る複数４のデジタル音声信号に変換して出力する。２４ビットのオーディオデータの組（＋Ｌｎ１、−Ｌｎ１）は、相互に略逆相の関係にあるデジタル信号である。同様に、２４ビットのオーディオデータの組（＋Ｌｎ２、−Ｌｎ２）も、相互に略逆相の関係にある。
【００５８】
ＤＳＰ３は、入力端子１１に入力された３２ビットのオーディオデータＬｄを４つに分岐して、それぞれ加算器１２と減算器１４と加算器２２と減算器２４とに入力する。加算器１２は、オーディオデータＬｄに３２ビットの所定のデジタル信号Ｙ１を加算した３２ビット信号を、ビット変換部１３に出力する。ビット変換部１３は、入力された３２ビット信号の上位２４ビットを切り出して、出力端子１６から２４ビットのオーディオデータ＋Ｌｎ１としてマルチビットＤＡＣ４１に出力する。一方、減算器１４は、オーディオデータＬｄから所定のデジタル信号Ｙ１を減算した３２ビット信号を、ビット変換部１５に出力する。ビット変換部１５は、入力された３２ビット信号の上位２４ビットを切り出して、位相を反転させて逆相信号にして、出力端子１７から２４ビットのオーディオデータ−Ｌｎ１としてマルチビットＤＡＣ４２に出力する。
【００５９】
同様に、加算器２２は、オーディオデータＬｄに３２ビットの所定のデジタル信号Ｙ２を加算した３２ビット信号を、ビット変換部２３に出力する。ビット変換部２３は、入力された３２ビット信号の上位２４ビットを切り出して、出力端子２６から２４ビットのオーディオデータ＋Ｌｎ２としてマルチビットＤＡＣ４３に出力する。一方、減算器２４は、オーディオデータＬｄから所定のデジタル信号Ｙ２を減算した３２ビット信号を、ビット変換部２５に出力する。ビット変換部２５は、入力された３２ビット信号の上位２４ビットを切り出して、位相を反転させて逆相信号にして、出力端子２７から２４ビットのオーディオデータ−Ｌｎ２としてマルチビットＤＡＣ４４に出力する。
【００６０】
ここで、所定のデジタル信号Ｙ１およびＹ２は、マルチビットＤＡＣの量子化ビット数がｎであるときに、仮想的に拡張すべきビット数ｋを２として、上位から（ｎ＋１）ビット目および（ｎ＋ｋ＋１）ビット目が少なくとも１であるｍビットデジタル信号である。本実施例では、上位から２５ビット目および２７ビット目が少なくとも１であり、１〜２４ビット目または２８〜３２ビット目が０の３２ビットデジタル信号をデジタル信号Ｙ１およびＹ２としている。
Ｙ１  ：  00000000 00000000 00000000 11100000b
Ｙ２  ：  00000000 00000000 00000000 10100000b
【００６１】
つまり、ＤＳＰ３は、３２ビットのオーディオデータＬｄについて、所定のデジタル信号Ｙ１またはＹ２を加算、または、減算することで、オーディオデータＬｄのマルチビットＤＡＣの最下位ビットＬＳＢ（Least Significant Bit）より下のビット情報（量子化ビット数：２４の場合、２５〜３２ビット）に応じて、２４ビットのオーディオデータ＋Ｌｎ１（または＋Ｌｎ２）と−Ｌｎ１（または−Ｌｎ２）とのいずれか一方のＬＳＢに重み付けを生じさせる。ＤＳＰ３は、仮想的に拡張すべきビットを２ビットにして、所定のデジタル信号Ｙ１またはＹ２を加算または減算するという簡単な信号処理により、オーディオデータＬｄの下位（ｎ＋２）ビット以下の情報に応じて、オーディオデータ＋Ｌｎ１（または＋Ｌｎ２）と絶対値が同じオーディオデータ−Ｌｎ１（または−Ｌｎ２）を出力するか、オーディオデータ＋Ｌｎ１（または＋Ｌｎ２）と絶対値がほぼ同じであっても最下位ビットが異なるオーディオデータ−Ｌｎ１（または−Ｌｎ２）を出力するか、を切り替える。
【００６２】
デジタル／アナログ変換回路部４は、入力される２４（＝ｎ）ビットのオーディオデータの組（＋Ｌｎ１、−Ｌｎ１）および（＋Ｌｎ２、−Ｌｎ２）に対応して、それぞれｎビットのデジタル音声信号をそれぞれアナログ信号に変換して出力する４つのマルチビットＤＡＣ４１〜４４を含む。マルチビットＤＡＣ４１の出力であるアナログ信号Ｌ１と、マルチビットＤＡＣ４２の出力であるアナログ信号Ｌ２と、マルチビットＤＡＣ４３の出力であるアナログ信号Ｌ３と、マルチビットＤＡＣ４４の出力であるアナログ信号Ｌ４と、はそれぞれアナログ信号処理部５の入力端子に入力される。
【００６３】
アナログ信号処理部５は、２つの差動増幅回路５０および５４と、出力合成回路５５を含む。差動増幅回路５０は、マルチビットＤＡＣ４１の出力であるアナログ信号Ｌ１と、マルチビットＤＡＣ４２の出力であるアナログ信号Ｌ２と、の差信号を出力合成回路５５の一方の入力端子に出力する。同様に、差動増幅回路５４は、マルチビットＤＡＣ４３の出力であるアナログ信号Ｌ３と、マルチビットＤＡＣ４４の出力であるアナログ信号Ｌ４と、の差信号の差信号を出力合成回路５５の他方の入力端子に出力する。出力合成回路５５は、差動増幅回路５０の出力信号と差動増幅回路５４の出力信号とを合成した信号を出力信号Ｌｏｕｔとして出力する。出力合成回路５５は、差動増幅回路によって構成してもよく、また、加算回路によって構成してもよい。また、先の実施例のようにアナログ信号処理部５の差動増幅回路に代えて加算回路を用いて構成する場合には、出力合成回路を加算回路にまとめてもよい。
【実施例４】
【００６４】
図５は、本発明の他の好ましい実施形態によるＤ／Ａ変換器１ｃについて説明する図である。Ｄ／Ａ変換器１ｃは、先の実施例の場合に説明したＤ／Ａ変換器１ｂと、ＤＳＰ３における演算処理と、デジタル／アナログ変換回路部４ならびにアナログ信号処理部５の構成が一部で異なる他は、共通する。したがって、重複する説明を省略する。また、図５では、Ｌチャンネルに関してのみ図示して、Ｒチャンネルに関する図示を省略している。したがって、Ｒチャンネルに関する説明を省略する。
【００６５】
Ｄ／Ａ変換器１ｃでは、ＤＳＰ３に入力されたｍビットのデジタル音声信号に関して、デジタル／アナログ変換回路部４を構成するマルチビットＤＡＣの量子化ビット数がｎ（ｍ＞（ｎ＋１））であるときに、仮想的に拡張すべきビット数ｋ（ｋ：１以上（ｍ−ｎ）以下の整数）を３に設定している。
【００６６】
ＤＳＰ３は、一の３２ビットのオーディオデータＬｄを、２４ビットのオーディオデータの組（＋Ｌｎ１、−Ｌｎ１）と、（＋Ｌｎ２、−Ｌｎ２）と、（＋Ｌｎ３、−Ｌｎ３）と、（＋Ｌｎ４、−Ｌｎ４）と、の４組から成る複数８のデジタル音声信号に変換して出力する。２４ビットのオーディオデータの組（＋Ｌｎ１、−Ｌｎ１）は、相互に略逆相の関係にあるデジタル信号である。同様に、２４ビットのオーディオデータの組（＋Ｌｎ２、−Ｌｎ２）および（＋Ｌｎ３、−Ｌｎ３）および（＋Ｌｎ４、−Ｌｎ４）についても、相互に略逆相の関係にある。
【００６７】
ＤＳＰ３は、入力端子１１に入力された３２ビットのオーディオデータＬｄを８つに分岐して、それぞれ加算器１２と減算器１４と加算器２２と減算器２４と加算器３２と減算器３４と加算器６２と減算器６４とに入力する。以下では、先の実施例３の場合のＤ／Ａ変換器１ｃと相違する部分を説明する。
【００６８】
加算器１２は、オーディオデータＬｄに３２ビットの所定のデジタル信号Ｚ１を加算した３２ビット信号を、ビット変換部１３に出力する。一方、減算器１４は、オーディオデータＬｄから所定のデジタル信号Ｚ１を減算した３２ビット信号を、ビット変換部１５に出力する。加算器２２は、オーディオデータＬｄに３２ビットの所定のデジタル信号Ｚ２を加算した３２ビット信号を、ビット変換部２３に出力する。一方、減算器２４は、オーディオデータＬｄから所定のデジタル信号Ｚ２を減算した３２ビット信号を、ビット変換部２５に出力する。
【００６９】
さらに、加算器３２は、オーディオデータＬｄに３２ビットの所定のデジタル信号Ｚ３を加算した３２ビット信号を、ビット変換部３３に出力する。ビット変換部３３は、入力された３２ビット信号の上位２４ビットを切り出して、出力端子３６から２４ビットのオーディオデータ＋Ｌｎ３としてマルチビットＤＡＣ４５に出力する。一方、減算器３４は、オーディオデータＬｄから所定のデジタル信号Ｚ３を減算した３２ビット信号を、ビット変換部３５に出力する。ビット変換部３５は、入力された３２ビット信号の上位２４ビットを切り出して、位相を反転させて逆相信号にして、出力端子３７から２４ビットのオーディオデータ−Ｌｎ３としてマルチビットＤＡＣ４６に出力する。
【００７０】
同様に、加算器６２は、オーディオデータＬｄに３２ビットの所定のデジタル信号Ｚ４を加算した３２ビット信号を、ビット変換部６３に出力する。ビット変換部６３は、入力された３２ビット信号の上位２４ビットを切り出して、出力端子６６から２４ビットのオーディオデータ＋Ｌｎ４としてマルチビットＤＡＣ４７に出力する。一方、減算器６４は、オーディオデータＬｄから所定のデジタル信号Ｚ４を減算した３２ビット信号を、ビット変換部６５に出力する。ビット変換部６５は、入力された３２ビット信号の上位２４ビットを切り出して、位相を反転させて逆相信号にして、出力端子６７から２４ビットのオーディオデータ−Ｌｎ４としてマルチビットＤＡＣ４８に出力する。
【００７１】
ここで、所定のデジタル信号Ｚ１、Ｚ２、Ｚ３、および、Ｚ４は、マルチビットＤＡＣの量子化ビット数がｎであるときに、仮想的に拡張すべきビット数ｋを３として、上位から（ｎ＋１）ビット目および（ｎ＋ｋ＋１）ビット目が少なくとも１であるｍビットデジタル信号である。本実施例では、上位から２５ビット目および２８ビット目が少なくとも１であり、１〜２４ビット目または２９〜３２ビット目が０の３２ビットデジタル信号をデジタル信号Ｚ１、Ｚ２、Ｚ３、および、Ｚ４としている。
Ｚ１  ：  00000000 00000000 00000000 11110000b
Ｚ２  ：  00000000 00000000 00000000 10110000b
Ｚ３  ：  00000000 00000000 00000000 11010000b
Ｚ４  ：  00000000 00000000 00000000 10010000b
【００７２】
つまり、ＤＳＰ３は、３２ビットのオーディオデータＬｄについて、所定のデジタル信号所定のデジタル信号Ｚ１、Ｚ２、Ｚ３、または、Ｚ４を加算、または、減算することで、オーディオデータＬｄのマルチビットＤＡＣの最下位ビットＬＳＢ（Least Significant Bit）より下のビット情報（量子化ビット数：２４の場合、２５〜３２ビット）に応じて、２４ビットのオーディオデータ＋Ｌｎ１（または＋Ｌｎ２、＋Ｌｎ３、＋Ｌｎ４）と−Ｌｎ１（または−Ｌｎ２、−Ｌｎ３、−Ｌｎ４）とのいずれか一方のＬＳＢに重み付けを生じさせる。ＤＳＰ３は、仮想的に拡張すべきビットを３ビットにして、所定のデジタル信号Ｚ１、Ｚ２、Ｚ３、または、Ｚ４を加算または減算するという簡単な信号処理により、オーディオデータＬｄの下位（ｎ＋３）ビット以下の情報に応じて、オーディオデータ＋Ｌｎ１（または＋Ｌｎ２、＋Ｌｎ３、＋Ｌｎ４）と絶対値が同じオーディオデータ−Ｌｎ１（または−Ｌｎ２、−Ｌｎ３、−Ｌｎ４）を出力するか、オーディオデータ＋Ｌｎ１（または＋Ｌｎ２、＋Ｌｎ３、＋Ｌｎ４）と絶対値がほぼ同じであっても最下位ビットが異なるオーディオデータ−Ｌｎ１（または−Ｌｎ２、−Ｌｎ３、−Ｌｎ４）を出力するか、を切り替える。
【００７３】
デジタル／アナログ変換回路部４は、入力される２４（＝ｎ）ビットのオーディオデータの組（＋Ｌｎ１、−Ｌｎ１）、（＋Ｌｎ２、−Ｌｎ２）、（＋Ｌｎ３、−Ｌｎ３）、および（＋Ｌｎ４、−Ｌｎ４）に対応して、それぞれｎビットのデジタル音声信号をそれぞれアナログ信号に変換して出力する８つのマルチビットＤＡＣ４１〜４８を含む。マルチビットＤＡＣ４１の出力であるアナログ信号Ｌ１と、マルチビットＤＡＣ４２の出力であるアナログ信号Ｌ２と、マルチビットＤＡＣ４３の出力であるアナログ信号Ｌ３と、マルチビットＤＡＣ４４の出力であるアナログ信号Ｌ４と、マルチビットＤＡＣ４５の出力であるアナログ信号Ｌ５と、マルチビットＤＡＣ４６の出力であるアナログ信号Ｌ６と、マルチビットＤＡＣ４７の出力であるアナログ信号Ｌ７と、マルチビットＤＡＣ４８の出力であるアナログ信号Ｌ８と、はそれぞれアナログ信号処理部５の入力端子に入力される。
【００７４】
アナログ信号処理部５は、４つの差動増幅回路５０、５４、５６、および５７と、３つの出力合成回路５５、５８、および５９を含む。差動増幅回路５０は、マルチビットＤＡＣ４１の出力であるアナログ信号Ｌ１と、マルチビットＤＡＣ４２の出力であるアナログ信号Ｌ２と、の差信号を出力合成回路５５の一方の入力端子に出力する。同様に、差動増幅回路５４は、マルチビットＤＡＣ４３の出力であるアナログ信号Ｌ３と、マルチビットＤＡＣ４４の出力であるアナログ信号Ｌ４と、の差信号の差信号を出力合成回路５５の他方の入力端子に出力する。差動増幅回路５６は、マルチビットＤＡＣ４５の出力であるアナログ信号Ｌ５と、マルチビットＤＡＣ４６の出力であるアナログ信号Ｌ６と、の差信号を出力合成回路５８の一方の入力端子に出力する。同様に、差動増幅回路５７は、マルチビットＤＡＣ４７の出力であるアナログ信号Ｌ７と、マルチビットＤＡＣ４８の出力であるアナログ信号Ｌ８と、の差信号の差信号を出力合成回路５８の他方の入力端子に出力する。
【００７５】
出力合成回路５５は、差動増幅回路５０の出力信号と差動増幅回路５４の出力信号とを合成した信号を出力合成回路５９の一方の入力端子に出力する。出力合成回路５８は、差動増幅回路５６の出力信号と差動増幅回路５７の出力信号とを合成した信号を出力合成回路５９の他方の入力端子に出力する。出力合成回路５９は、出力合成回路５５の出力信号と出力合成回路５８の出力信号とを合成した信号を出力信号Ｌｏｕｔとして出力する。出力合成回路５５、５８、５９は、差動増幅回路によって構成してもよく、また、加算回路によって構成してもよい。
【００７６】
なお、上記の実施例（ｋ＝１、２、３）で示すように、Ｄ／Ａ変換器１は、一のｍビットデジタル音声信号（ｍ：３以上の整数）を、量子化ビット数がｎビット（ｎ：ｍ＞（ｎ＋１）を満たす正の整数）デジタル／アナログ変換回路を用いて一のアナログ音声信号を出力する場合に、整数ｋが１以上（ｍ−ｎ）以下という条件を満たす整数であれば、仮想的に（ｎ＋ｋ）ビットまでビット拡張されたデジタル／アナログ変換回路が出力するアナログ音声信号に匹敵する一のアナログ音声信号を出力することができる。複数のデジタル／アナログ変換回路ならびにアナログ信号処理回路を要するものの、デジタル信号処理回路における簡単な演算処理によりデジタル／アナログ変換回路のＬＳＢに重み付けを行い、複数のアナログ音声信号を足し合わせるだけよく、出力するアナログ音声信号の再生品質を向上させることができる。
【００７７】
また、第１信号および第２信号の組から成る２（ｋ−１）組のデジタル信号は、実施例１および２で示すように、それらが逆相関係にある場合（実施例１）と、それらが同相関係にある場合（実施例２）と、を問わない。各組における逆相関係または同相関係に対応して、アナログ信号処理部５の構成を変化させればよい。
【産業上の利用可能性】
【００７８】
本発明のＤ／Ａ変換器は、音声信号を再生するオーディオ装置のみならず、ディスプレイ等の映像・音響機器に内蔵するＤ／Ａ変換器にも適用が可能である。
【符号の説明】
【００７９】
１〜１ｃ  Ｄ／Ａ変換器
２        デジタルフィルタ
３        デジタル信号処理回路（ＤＳＰ）
４        デジタル／アナログ変換回路部
５        アナログ信号処理部
１２      加算器
１４      減算器
１３、１５      ビット変換部
４１、４２      マルチビットＤＡＣ
５０      差動増幅回路
５０ａ    加算回路
５５、５８、５９    出力合成回路
【図１】
0005935824.tif 000002
【図２】
0005935824.tif 000003
【図３】
0005935824.tif 000004
【図４】
0005935824.tif 000005
【図５】
0005935824.tif 000006