(57)【特許請求の範囲】
【請求項１】
半導体パッケージのための半導体装置において、
第１温度情報を出力する第１温度センサ回路を含む少なくとも１つの第１半導体チップと、
貫通電極に電気的に連結されずに、前記第１温度センサ回路に電気的に連結される第１バンプと、
前記第１半導体チップの貫通電極に電気的に連結され、前記第１半導体チップ以外に少なくとも一つの別の半導体チップからの信号を伝達する第２バンプと、
を具備することを特徴とする半導体装置。
【請求項２】
前記第１温度情報は、前記第１半導体チップの温度に基づくことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１半導体チップに積層される少なくとも１つの第２半導体チップをさらに具備し、
前記第２半導体チップは、前記第１半導体チップと同じチップであることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１半導体チップに積層される少なくとも１つの第３半導体チップ、及び少なくとも１つの第４半導体チップをさらに具備し、
前記第３半導体チップ及び第４半導体チップのそれぞれは、前記第１半導体チップと同じチップであることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記半導体装置は、パッケージ基板をさらに具備し、
前記第１バンプ及び第２バンプは、前記第１半導体チップを前記パッケージ基板に電気的に連結させることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記半導体装置は、前記第１半導体チップに積層された第２半導体チップをさらに具備し、
前記第２半導体チップは、前記第１半導体チップの貫通電極に電気的に連結された第２温度センサ回路を含むことを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記第２温度センサ回路は、内部の貫通電極及び前記第１半導体チップの貫通電極を介して、パッケージ基板に電気的に連結されることを特徴とする請求項６に記載の半導体装置。
【請求項８】
パッケージ基板と、
前記パッケージ基板に配され、前記パッケージ基板に内部の信号及び少なくとも一つの別の半導体チップからの信号を伝達するための多数の貫通電極を含む第１半導体チップと、
を具備し、
前記第１半導体チップは、前記パッケージ基板に電気的に連結される第１温度センサ回路を含み、
前記第１半導体チップは、前記第１温度センサ回路からの温度情報を貫通電極を利用することなしに、前記パッケージ基板に伝送することを特徴とする半導体パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、貫通電極を有する積層構造の半導体装置に係り、詳細には、複数の半導体レイヤ間で伝送される情報の衝突を防止する構造を有する半導体装置に関する。
【背景技術】
【０００２】
半導体装置、例えば半導体メモリ装置などがだんだんと高集積化されるにつれて、一般的な二次元構造の高集積化は、ほぼ限界に達しつつある。このような二次元構造を超える三次元構造を有する半導体メモリ装置を具現する課題が残されており、これを具現しようとする研究が試みられている。
【０００３】
三次元構造を有する半導体装置は、多数の半導体レイヤを含み、半導体レイヤ間で、各種データ、コマンド、アドレスなどの信号が伝えられる。半導体レイヤ間の信号を伝達するために、シリコン貫通ビア（ＴＳＶ：through-silicon via）が半導体装置に配され、前記信号の一部または全部は、ＴＳＶを介して伝えられる。
【０００４】
多数の半導体レイヤの信号がＴＳＶを介して伝えられ、前記多数の半導体レイヤの一部の信号は、互いに共通したＴＳＶを介して伝えられる。これにより、多数の半導体レイヤの信号を伝達する場合に衝突が発生し、その場合、信号の正確な値を伝達できず、半導体装置や前記装置を使用する半導体システムの性能が低下するという問題がある。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は前記のような問題点を解決するためのものであり、多数の半導体レイヤの信号を安定して伝達する積層構造の半導体装置、半導体メモリ装置及びその動作方法を提供することを目的とする。
【０００６】
本発明の他の目的は、信号を安定して伝達する積層構造の半導体メモリ装置が適用された半導体メモリ・システムを提供することを目的とする。
【課題を解決するための手段】
【０００７】
前記のような目的を達成するために、半導体パッケージのための半導体装置において、第１温度情報を出力する第１温度センサ回路を含む少なくとも１つの第１半導体チップと、貫通電極に電気的に連結されずに、前記第１温度センサ回路に電気的に連結される第１バンプと、前記第１半導体チップの貫通電極に電気的に連結される第２バンプと、を具備する半導体装置が提供される。
【発明の効果】
【０００８】
本発明の半導体装置によれば、多数の半導体レイヤの信号を伝送するにあたり、その信号伝送の安定性を向上させると共に、半導体装置及び前記装置が適用されるシステムの性能を向上させる。
【図面の簡単な説明】
【０００９】
【図１】複数の半導体レイヤを具備する積層構造の半導体装置の構造の一例を図示した概略図である。
【図２Ａ】図１の半導体装置のＴＳＶを介した情報伝送の一例を示す図面である。
【図２Ｂ】図１の半導体装置のＴＳＶを介した情報伝送の一例を示す図面である。
【図３Ａ】図１の半導体装置の一具現例を示す構造図ある。
【図３Ｂ】図１の半導体装置の一具現例を示すブロック図である。
【図３Ｃ】図１の半導体装置の一具現例を示す回路図である。
【図４】本発明の一実施形態による積層構造の半導体装置を示す図面である。
【図５】本発明の一実施形態による積層構造の半導体装置を示す図面である。
【図６】本発明の他の実施形態による積層構造の半導体装置を示す図面である。
【図７】ヒューズユニットを利用した本発明の一実施形態による半導体装置を示す構造図である。
【図８Ａ】図７の半導体装置のロジック領域の構成の一部を示すブロック図である。
【図８Ｂ】図７の半導体装置のロジック領域の構成の一部を示すブロック図である。
【図９】図７の半導体装置の温度情報出力状態の一例を示す図面である。
【図１０】ヒューズユニットを利用した本発明の他の実施形態による半導体装置を示す構造図である。
【図１１】図１０の半導体装置の温度情報出力状態の一例を示す図面である。
【図１２】コマンド信号を利用した本発明の一実施形態による半導体装置を示す構造図である。
【図１３】図１２の半導体装置のコマンド信号及び温度情報の伝達経路の一例を示すブロック図である。
【図１４】図１２の半導体装置のコマンド信号及び温度情報の伝達経路の一例を示すブロック図である。
【図１５】図１２の半導体装置で、温度情報発生及びリフレッシュ周期制御動作の一例を示すためのブロック図である。
【図１６】演算ユニットを利用した本発明の一実施形態による半導体装置を示す構造図である。
【図１７Ａ】図１６の演算ユニットを具現する一例を示すブロック図である。
【図１７Ｂ】図１６の演算ユニットを具現する一例を示すブロック図である。
【図１８】図１６の演算ユニットを具現する一例を示すブロック図である。
【図１９】図１６の半導体装置の温度情報出力状態の一例を示す図面である。
【図２０】クロック信号を利用した本発明の一実施形態による半導体装置を示す構造図である。
【図２１Ａ】図２０の半導体装置のロジック回路の具現例を示す図面である。
【図２１Ｂ】図２０の半導体装置のロジック回路の信号の波形を示す図面である。
【図２２】図２０の半導体装置の温度情報出力状態の一例を示す図面である。
【図２３】本発明の一実施形態による半導体メモリ・モジュール及び半導体メモリ・システムを示すブロック図である。
【図２４】本発明の積層構造の半導体メモリ装置を具備する単一チップ・マイクロコンピュータの応用例を図示したブロック図である。
【図２５Ａ】本発明の一実施形態による半導体メモリ・システムで、メモリ・コントローラとメモリ装置との信号伝送例を示す図面である。
【図２５Ｂ】本発明の一実施形態による半導体メモリ・システムで、メモリ・コントローラとメモリ装置との信号伝送例を示す図面である。
【図２５Ｃ】本発明の一実施形態による半導体メモリ・システムで、メモリ・コントローラとメモリ装置との信号伝送例を示す図面である。
【図２６】積層構造の半導体メモリ装置を具備する電子システムの応用例を図示したブロック図である。
【発明を実施するための形態】
【００１０】
以下、本発明の望ましい実施形態について、本発明が属する技術分野で当業者に、本発明の徹底した理解を提供する意図以外には他の意図なしに、添付した図面を参照として詳細に説明する。
【００１１】
半導体装置としてのメモリ装置は、ＤＲＡＭ（dynamic random-access memory）やＳＲＡＭ（static random access memory）のような揮発性（volatile）メモリ；ＰＲＡＭ(登録商標)（phase-change random-access memory）、遷移金属酸化物（complex metal oxide）のような可変抵抗特性物質を利用したＲＲＡＭ（resistive random-access memory）、強磁性体物質を利用したＭＲＡＭ（magnetoresistive random-access memory）などの、理想的にはリフレッシュ（refresh）不要な不揮発性（non-volatile）メモリ；を含む。最近では、不揮発性メモリにも、リフレッシュ動作を適用する傾向がある。
【００１２】
前述のメモリだけではなく、あらゆる半導体装置の場合、三次元構造の概念が採用されている。もちろん、三次元構造の概念は、すでにパッケージング分野で利用されてきたが、既存の方式は、各種端子が、半導体チップの一面にのみ配され、ワイヤボンディングを利用して、複数のチップの信号端子を電気的に連結せねばならないために、チップの大きさ、配線の複雑さ及び電力消耗などにおいて問題点が生じる。
【００１３】
このような問題点を克服するために、半導体基板材料であるシリコンに、垂直に貫通する電極を形成し、信号伝達経路を提供する貫通電極技術が提案された。貫通電極は、一般的なコンタクトプラグ（contact plug）とは異なり、シリコン基板を貫通して形成されるので、前記貫通電極は、シリコン貫通ビア（ＴＳＶ：through-silicon via）と称される。
【００１４】
このようなＴＳＶ技術は、回路の集積度、動作速度、電力消耗及び製造コストなどにおいて、非常に大きい改善効果が期待され、多重プロセッサコアを有したチップ開発に適用しており、ＮＡＮＤフラッシュメモリ分野、ＤＲＡＭのようなメモリ、及びそれらが複合されたハイブリッド構造メモリなどで開発競争が熾烈である。
【００１５】
図１は、多数の半導体レイヤを具備する積層構造の半導体装置の構造の一例を図示した概略図である。図１に図示されているように、半導体装置１００は、多数の半導体レイヤＬＡ１ないしＬＡｎを具備し、半導体装置１００内には、半導体レイヤＬＡ１ないしＬＡｎ間の信号を伝達するためのＴＳＶが形成される。半導体レイヤＬＡ１ないしＬＡｎそれぞれは、半導体装置１００の機能を具現するための回路ブロックを含む。
【００１６】
半導体装置１００の一例として、メモリセルを含む半導体メモリ装置が適用されうる。図１の半導体装置１００が、半導体メモリ装置である場合、半導体レイヤＬＡ１ないしＬＡｎに配される回路ブロックは、メモリ領域を含むメモリ・ブロックでありうる。また、半導体装置１００の半導体レイヤＬＡ１ないしＬＡｎは、いずれもメモリ・ブロックを含んでいるか、または一部の半導体レイヤのみメモリ・ブロックを含むことができる。
【００１７】
例えば、垂直に積層された半導体レイヤＬＡ１ないしＬＡｎにそれぞれ備わる回路ブロック１１０，１２０は、いずれもメモリ・ブロックでありうる。一方、半導体装置１００の多数の半導体レイヤＬＡ１ないしＬＡｎのうちいずれか一つ、またはそれ以上のレイヤ（例えば、第１半導体レイヤＬＡ１）は、マスターとして動作し、残りの半導体レイヤ（例えば、第２半導体レイヤＬＡ２ないし第ｎ半導体レイヤＬＡｎ）は、スレーブとして動作しうる。その場合、前記第１半導体レイヤＬＡ１は、メモリ・ブロックを含まないこともあり、第１半導体レイヤＬＡ１の回路ブロック１１０は、他のレイヤ（第２半導体レイヤＬＡ２ないし第ｎ半導体レイヤＬＡｎ）のメモリ・ブロックを駆動するためのロジック回路を含むことができる。
【００１８】
半導体レイヤＬＡ１ないしＬＡｎは、ＴＳＶを介して互いに信号を送受信する。また、半導体装置１００は、外部のコントローラ（図示せず）とインターフェースを遂行するが、半導体装置１００をパッケージする場合、半導体装置１００が基板（パッケージ基板）上に積層され、基板に形成された回路パターン及び基板の外側面に形成された導電手段（例えば、リード、ソルダボールのような導電手段）を介して、半導体装置１００と外部のコントローラ（図示せず）との間にインターフェースが行われる。もしいずれか１つの半導体レイヤ、例えば、第１半導体レイヤＬＡ１が基板に直接連結された場合、第ｎ半導体レイヤＬＡｎは、信号を、ＴＳＶを介して第１半導体レイヤＬＡ１に伝達し、前記信号は、基板を介して外部に提供される。
【００１９】
半導体装置１００の半導体レイヤＬＡ１ないしＬＡｎは、ＴＳＶを介して各種信号を外部に提供したり、外部からの信号を受信したりする。例えば、半導体装置１００のメモリ動作と関連し、データ読み取り動作時に、データ及びデータストローブ信号がＴＳＶを介して外部に提供されうる。また、前記メモリ動作による信号以外に、その他の各種情報がＴＳＶを介して外部に提供されうる。前記各種情報として、半導体レイヤＬＡ１ないしＬＡｎの内部温度を検出して発生した温度情報や、メモリの容量に係わる情報や、リフレッシュ周期に係わる情報などの半導体レイヤそれぞれの情報が、ＴＳＶを介して外部に提供されうる。
【００２０】
半導体レイヤＬＡ１ないしＬＡｎそれぞれは、前記データ、データストローブ信号及び各種情報などを、互いに同じ経路（ＴＳＶを含む出力パス）を介して伝達することができる。レイヤ積層時に、半導体レイヤＬＡ１ないしＬＡｎそれぞれに形成されたＴＳＶは、互いにアラインされ、半導体レイヤＬＡ１ないしＬＡｎからの情報（例えば、温度情報）は、それぞれ同じ位置に形成されるＴＳＶに伝えられる。前記の通り、信号の出力パスが互いに共有される場合、データＤＱやデータストローブ信号ＤＱＳは、外部のコマンドに応答して発せられるので、信号出力において、衝突発生の可能性は低い。しかし、前記温度情報や状態情報などは、コマンドとは係わりなく、半導体レイヤＬＡ１ないしＬＡｎそれぞれで、随時、または一定周期で発生するので、情報伝送時に、衝突発生の可能性が存在する。
【００２１】
図２Ａ及び図２Ｂは、図１の半導体装置のＴＳＶを介した情報伝送の一例を示す図面である。図２の半導体装置１００は、４つの半導体レイヤを具備し、それぞれの半導体レイヤが別のチップでもって具現され、４つの半導体チップChip１ないしChip４が半導体装置１００に備わる例を示している。一方、図２には、前記半導体装置１００が装着された基板ＳＵＢがさらに図示され、前記基板ＳＵＢを介して半導体装置１００は、外部のコントローラ（図示せず）と通信する。
【００２２】
図２Ａは、半導体チップ達Chip１ないしChip４それぞれにＴＳＶが形成され、いずれか１つのチップの情報は、ＴＳＶ及びチップの外側面に形成された導電手段（例えば、ソルダボール）を介して、他のチップに伝送される例を示している。前記ＴＳＶを介した情報伝送の場合、多様な形態で具現されうる。例えば、第１半導体チップChip１内部で発生した情報Info１は、当該チップ内部のＴＳＶ１１２Ａを介して、導電手段１１１Ａに電気的に連結され、または前記情報Info１を発生させる回路（図示せず）が、図面上で、第１半導体チップChip１の下部表面領域に配される場合、前記情報Info１は、導電手段１１１Ａに直接連結される。一方、図２Ｂは、半導体チップChip１ないしChip４が積層された後でＴＳＶを形成した例を示している。
【００２３】
図２Ａ及び図２Ｂに図示された情報Info１，Info２は、半導体チップChip１ないしChip４それぞれの温度情報や状態情報を含み、また装置外部への情報伝送のための出力パスを共有する。前記情報Info１，Info２は、メモリ動作時に、チップ選択に関係なしに常時または周期的に発生する情報である。
【００２４】
図３Ａ、図３Ｂ、図３Ｃは、それぞれ図１の半導体装置の一具現例を示す構造図、ブロック図及び回路図である。図３Ａは、半導体装置１００であって、メモリセルを含む半導体メモリ装置を示し、前記半導体装置１００は、多数の半導体レイヤＬＡ１ないしＬＡｎを含む。また、前記半導体装置１００は、マスターチップとスレーブチップとを含むことができ、第１半導体レイヤＬＡ１は、マスターチップであり、それ以外の半導体レイヤＬＡ２ないしＬＡｎは、スレーブチップでありうる。
【００２５】
第１半導体レイヤＬＡ１は、メモリを駆動するための各種ロジック回路を具備する。例えば、図３Ａに図示されているように、第１半導体レイヤＬＡ１は、メモリのワードラインを駆動するためのＸドライバ１１１と、メモリのビットラインを駆動するためのＹドライバ１１２と、データの入出力を制御するためのデータ入出力部（Ｄｉｎ／Ｄｏｕｔ）１１３と、外部からコマンドを入力され、バッファリング及びデコーディングを行うコマンド・バッファ（ＣＭＤ）１１４と、外部からアドレスを入力され、バッファリングするアドレス・バッファ（ＡＤＤＲ）１１５と、電圧生成回路などその他のロジック回路が配された周辺回路１１６と、を具備する。図示されていないが、第１半導体レイヤＬＡ１にも、メモリセル領域が配され、また周辺回路１１６は、第１半導体レイヤＬＡ１内の温度を感知し、温度情報を発生させる温度センサ回路を含むことが可能である。
【００２６】
一方、スレーブチップ、例えば、第ｎ半導体レイヤＬＡｎは、メモリ領域１２０とロジック領域１３０とを具備する。メモリ領域１２０は、多数のメモリセルと、メモリアクセスのためのワードライン及びビットラインとを含み、ロジック領域１３０は、メモリ駆動のための回路や、レイヤに係わる情報を発生させる回路を含む。図３Ｂに図示されているように、ロジック領域１３０は、書き込みデータＷＤをメモリ領域１２０に伝達するための入出力ドライバ（ＩＯＤＲＶ）１３１、読み取りデータＲＤを増幅して出力する入出力センスアンプ（ＩＯＳＡ）１３２、及び内部温度Ｔｅｍｐを感知し、温度情報ＴＱを発生させる温度センサ回路（ＴＱ ＳＥＮ）１３３を含むことができる。前記書き込み／読み取りデータは、ＴＳＶを介して、半導体装置１００の外部に提供され、また、半導体装置１００の内部に伝えられ、温度情報ＴＱは、他のＴＳＶを介して、半導体装置１００の外部に伝えられる。
【００２７】
図３Ｃは、図２の温度センサ回路１３３の一具現例を示す回路図である。図３Ｃに図示されているように、前記温度センサ回路１３３は、電源電圧ＶＤＤに連結されたＰＭＯＳ（positive metal oxide semiconductor）トランジスタＭＰ１ないしＭＰ３、前記ＰＭＯＳトランジスタＭＰ１ないしＭＰ３と接地電圧との間に連結されたダイオードＤ１，Ｄ２、及び抵抗Ｒ１，Ｒ２を具備する。また、前記温度センサ回路１３３は、第１ＰＭＯＳトランジスタＭＰ１及び第２ＰＭＯＳトランジスタＭＰ２のノード間の電圧を差動増幅する第１増幅器ＡＭＰ１、第２ＰＭＯＳトランジスタＭＰ２及び第３ＰＭＯＳトランジスタＭＰ３のノード間の電圧を差動増幅する第２増幅器ＡＭＰ２、並びに前記第１増幅器ＡＭＰ１及び第２増幅器ＡＭＰ２の出力電圧を比較し、その比較結果を出力する比較器ＣＰ１，ＣＰ２を具備する。
【００２８】
図３Ｃの温度センサ回路１３３は、バンドギャップ（bandgap）基準電圧発生回路を利用した温度センサであり、第１ダイオードＤ１を介して流れる電流Ｉ２と、第２ダイオードＤ２を介して流れる電流Ｉ１とを利用し、基準電流を生成する。前記基準電流は、第１増幅器ＡＭＰ１の出力に対応する電流であり、第１ダイオードＤ１と第２ダイオードＤ２との比率が１：ｎである場合、基準電流は、Ｉ＝ｋＴ／ｑ＊ｌｎ（ｎ）／Ｒ２の値を有する。Ｋはボルツマン定数、Ｔは絶対温度、ｑは電荷量を示し、これによって、基準電流の大きさは、絶対温度Ｔに比例して増大する値を有する。
【００２９】
一方、第１抵抗Ｒ１を介して流れる電流Ｉｘは、Ｉｘ＝Ｖ１２／Ｒ１に該当し、前記Ｖ１２は、第１ダイオードＤ１の両端に印加され電圧である。前記電流Ｉｘは、絶対温度Ｔに反比例する大きさを有する。比較器ＣＰ１，ＣＰ２は、第１増幅器ＡＭＰ１及び第２増幅器ＡＭＰ２の出力電圧を比較し、当該半導体レイヤの意温度が所定の基準温度以上であるか、あるいはそれ以下であるかを示す温度情報ＴＱを発生させる。
【００３０】
以下では、本発明の積層構造の半導体装置で、半導体レイヤそれぞれの情報出力時に、その衝突を防止するための構造の実施形態について説明し、前記情報でもって半導体レイヤの温度を感知して発した温度情報の出力を例に挙げて説明する。しかし、前述のように、本発明は、前記温度情報に限定されるものではなく、コマンドまたはチップ選択信号とは関係なしに、常時にまたは周期的に発生する情報（例えば、チップ状態情報）にも適用されうる。また、本発明に適用されるＴＳＶの構造は、以下に図示された構造によって限定されるものではなく、前記図２に図示された構造を含み、その他の構造を有するＴＳＶ全体に適用されうる。
【００３１】
図４及び図５は、本発明の積層構造の半導体装置の一実施形態を示す図面である。図４に図示されているように、前記半導体装置２００Ａは、複数の半導体レイヤを具備し、その一例として、半導体装置２００Ａが２つの半導体レイヤＬＡ１，ＬＡ２を含む例が、図４に図示されている。第１半導体レイヤＬＡ１及び第２半導体レイヤＬＡ２それぞれは、メモリ領域及び／またはロジック領域を具備し、前記ロジック領域は、それぞれの半導体レイヤ内の温度を感知し、温度情報ＴＱを発生させる温度センサ回路（ＴＱ ＳＥＮ）２１１Ａ，２２１Ａを含む。
【００３２】
また、第１半導体レイヤＬＡ１及び第２半導体レイヤＬＡ２それぞれには、多数のＴＳＶが形成される。第１半導体レイヤＬＡ１及び第２半導体レイヤＬＡ２それぞれの一面には、導電手段（例えば、ソルダボール）が配され、第１半導体レイヤＬＡ１に配された導電手段が基板に連結される。半導体装置２００Ａは、第１半導体レイヤＬＡ１の導電手段及び基板を介して、外部のコントローラ（図示せず）と通信を行う。
【００３３】
温度センサ回路２１１Ａ，２２１Ａで発生した温度情報ＴＱを半導体装置２００Ａの外部に提供するために、前記温度センサ回路２１１Ａ，２２１Ａに対応して、共通した出力ノードが配される。一例として、第１半導体レイヤＬＡ１のソルダボール２１２が、多数の温度センサ回路２１１Ａ，２２１Ａに対応して、共通した出力ノードとして配される。本発明の一実施形態によれば、多数の温度センサ回路２１１Ａ，２２１Ａからの温度情報ＴＱが互いに衝突しないように、前記ソルダボール２１２は、温度センサ回路２１１Ａ，２２１Ａのうちいずれか１つの出力に固定した方法で連結される。
【００３４】
このために、第１半導体レイヤＬＡ１及び第２半導体レイヤＬＡ２の出力信号、例えば、データ信号やデータストローブ信号は、ＴＳＶを介して伝送される一方、前記温度情報ＴＱを発生させる温度センサ回路２１１Ａ，２２１Ａは、ＴＳＶと電気的に絶縁される。第２温度センサ回路２２１Ａは、第２半導体レイヤＬＡ２の導電手段２２２と、内部配線を介して電気的に連結され、また第１温度センサ回路２１１Ａは、第１半導体レイヤＬＡ１の導電手段２１２と、内部配線を介して電気的に連結される。温度センサ回路２１１Ａ，２２１Ａは、ＴＳＶに電気的に絶縁されるので、第２温度センサ回路２２１Ａからの温度情報ＴＱは、第１半導体レイヤＬＡ１に伝えられず、これによって、第１温度センサ回路２１１Ａからの温度情報ＴＱだけが出力ノード（例えば、第１半導体レイヤＬＡ１の導電手段２１２）に固定した方法で連結される。
【００３５】
前記の本発明の一実施形態によれば、半導体装置２００Ａに備わる多数の半導体レイヤＬＡ１，ＬＡ２のうち１つの半導体レイヤの温度情報ＴＱだけが外部に提供される。これによって、半導体レイヤ間の温度情報ＴＱの衝突による信号特性の低下発生を防止する。外部のコントローラ（図示せず）は、前記温度情報ＴＱを受信し、前記温度情報ＴＱが半導体装置２００Ａ内部の温度であると判断する。コントローラは、前記判断結果によって半導体装置２００Ａを制御することができ、例えば、半導体装置２００ＡがＤＲＡＭである場合、前記温度情報を参照して、ＤＲＡＭのメモリ領域に係わるリフレッシュ動作の周期などを制御する。
【００３６】
図５は、図４の他の実施形態を示す図面であり、半導体装置２００Ｂが４つの半導体レイヤＬＡ１ないしＬＡ４を具備する実施形態を示している。図５に図示されているように、前記半導体レイヤＬＡ１ないしＬＡ４は、それぞれの半導体レイヤ内の温度を感知し、温度情報ＴＱを発生させる温度センサ回路２１１Ｂないし２４１Ｂを具備する。半導体レイヤＬＡ１ないしＬＡ４には、ＴＳＶが形成され、半導体レイヤ間で信号を伝送する。一方、前記温度センサ回路２１１Ｂないし２４１Ｂは、ＴＳＶと電気的に絶縁されるので、温度情報ＴＱは、半導体レイヤＬＡ１ないしＬＡ４間で伝えられない。これによって、基板の一面に付着された半導体レイヤＬＡ１の温度センサ回路２１１Ｂからの温度情報ＴＱが、内部配線、導電手段及び基板を介して、外部のコントローラ（図示せず）に提供される。
【００３７】
図６は、本発明の他の実施形態による半導体装置を示す図面である。図６に図示されているように、半導体装置２００Ｃは、複数の半導体レイヤＬＡ１，ＬＡ２を具備し、一例として、２つの半導体レイヤＬＡ１，ＬＡ２を具備する。半導体レイヤＬＡ１，ＬＡ２には、ＴＳＶが形成され、また半導体レイヤＬＡ１，ＬＡ２は、それぞれ温度センサ回路２１１Ｃ，２２１Ｃを具備する。
【００３８】
半導体装置２００Ｃは、温度情報ＴＱを外部に伝達するための複数の出力パスを具備し、温度センサ回路２１１Ｃ，２２１Ｃの出力は、それぞれ互いに異なる出力パスに連結される。例えば、２つの温度センサ回路２１１Ｃ，２２１Ｃの出力が互いに衝突することを防止するために、第１温度センサ回路２１１Ｃは、ＴＳＶと電気的に絶縁され、内部配線を介して、第１半導体レイヤＬＡ１外側面の出力ノード２１２Ｃに連結される。一方、第２温度センサ回路２２１Ｃは、ＴＳＶと電気的に連結され、前記ＴＳＶを介して、第１半導体レイヤＬＡ１外側面の他の出力ノード２１３Ｃに連結される。半導体装置２００Ｃから発生する第１温度情報ＴＱ１及び第２温度情報ＴＱ２は、外部のコントローラ（図示せず）に提供され、外部のコントローラは、前記第１温度情報ＴＱ１及び第２温度情報ＴＱ２を参照して、半導体装置２００Ｃに係わる制御動作を遂行する。
【００３９】
本発明のさらに他の実施形態による半導体装置について、図７ないし図９を参照しつつ説明すれば、次の通りである。
【００４０】
図７は、本発明のさらに他の実施形態による半導体装置を示す構造図である。図７に図示されているように、前記半導体装置３００は、複数の半導体レイヤＬＡ１ないしＬＡｎを具備する。図７の実施形態について説明するにあたり、前記半導体レイヤＬＡ１ないしＬＡｎは、いずれもメモリチップであり、互いに同一に具現されていると仮定する。しかし、複数の半導体レイヤＬＡ１ないしＬＡｎは、マスターチップ及びスレーブチップからもなり、もし第１半導体レイヤＬＡ１がマスターチップである場合、前記第１半導体レイヤＬＡ１には、外部とのインターフェースのための回路、及びメモリ動作を制御するための各種ロジック回路が配されうる。
【００４１】
半導体レイヤＬＡ１ないしＬＡｎは、それぞれメモリ領域と、ロジック領域とを具備する。例えば、最下部の第１半導体レイヤＬＡ１は、メモリ領域３１０とロジック領域３２０とを含み、最上部の第ｎ半導体レイヤＬＡｎは、メモリ領域３３０とロジック領域３４０とを含む。また、半導体レイヤＬＡ１ないしＬＡｎは、互いにＴＳＶを介して、信号を送受信する。
【００４２】
図７の実施形態の場合、半導体レイヤＬＡ１ないしＬＡｎそれぞれのロジック領域３２０，３４０は、温度センサ回路（図示せず）を具備し、温度センサ回路からの温度情報は、共通した出力パスを介して伝えられる。例えば、温度情報は、ＴＳＶ ＴＳＶ１を含む出力パスを介して伝えられる。前記ＴＳＶ ＴＳＶ１は、半導体レイヤＬＡ１ないしＬＡｎそれぞれに形成され、互いに同じ位置にアラインされるビアでありうる。第１半導体レイヤＬＡ１が、基板（図示せず）に装着された場合、他の半導体レイヤＬＡ２ないしＬＡｎからの温度情報は、前記ＴＳＶ ＴＳＶ１を介して、第１半導体レイヤＬＡ１に伝えられ、また第１半導体レイヤＬＡ１に伝えられた温度情報は、第１半導体レイヤＬＡ１の外側面に配される出力ノードを介して外部に提供される。
【００４３】
図８Ａ及び図８Ｂは、図７の半導体装置３００のロジック領域３４０の一部構成を示すブロック図である。図８には、図７の第ｎ半導体レイヤＬＡｎのロジック領域３４０の一部構成を示したが、その他の半導体レイヤのロジック領域も、図８に図示されたところと同一に具現されうる。
【００４４】
図８Ａに図示されているように、ロジック領域３４０は、第ｎ半導体レイヤＬＡｎ内部の温度を感知して、温度情報ＴＱを発生させる温度センサ回路ＴＱ ＳＥＮ３４１を具備する。温度センサ回路３４１は、バッファなどの出力手段を介して、ＴＳＶ ＴＳＶ１に温度情報ＴＱを伝達する。温度センサ回路３４１の出力が、第ｎ半導体レイヤＬＡｎ内のＴＳＶに連結されて伝送される場合、図８ＡのＴＳＶ ＴＳＶ１は、第ｎ半導体レイヤＬＡｎに形成されたビアでありうる。一方、ＴＳＶの他の構造として、温度センサ回路３４１の出力が、第ｎ半導体レイヤＬＡｎ外側面の導電手段を介して、下に隣接した第ｎ−１半導体レイヤに電気的に連結される場合、前記ＴＳＶ ＴＳＶ１は、第ｎ−１半導体レイヤに形成されたビアでありうる。
【００４５】
ＴＳＶ ＴＳＶ１に伝えられた温度情報ＴＱは、下部の他の半導体レイヤを経て、半導体装置３００の外部に提供される。また、ロジック領域３４０は、前記温度情報ＴＱが出力されることになっているかどうかを、例えば、出力バッファを制御するための信号を発するヒューズユニット３４２を使用することにより制御するための制御手段をさらに具備する。一般的にヒューズは、電気的信号によってその連結が途切れる電気ヒューズや、半導体装置の製造時に、ウェーハレベルでレーザ照射によってその連結が途切れるレーザヒューズを含むことができる。図８Ａ及び図８Ｂの実施形態では、ヒューズユニット３４２が、レーザ照射によって、その連結が途切れるレーザヒューズである。
【００４６】
半導体装置３００の製造時、多数の半導体レイヤＬＡ１ないしＬＡｎそれぞれのウェーハ段階で、前記ヒューズユニット３４２にレーザを照射し、ヒューズの連結状態を設定する。望ましくは、二つ以上の半導体レイヤからの温度情報ＴＱが、共通した出力パスで衝突することを防止するために、いずれか１つの半導体レイヤに備わるヒューズユニット３４２にレーザを照射し、前記ヒューズユニット３４２の連結状態を、第１状態に設定する。一方、残りの半導体レイヤに備わるヒューズユニット３４２にレーザを照射し、前記ヒューズユニット３４２の連結状態を、第２状態に設定する。第１状態で、ヒューズユニット３４２は、出力バッファをイネーブルさせるための信号を発し、第２状態で、ヒューズユニット３４２は、出力バッファをディセーブルさせるための信号を発する。これによって、多数の半導体レイヤＬＡ１ないしＬＡｎのうちいずれか１つの半導体レイヤの温度センサ回路３４１の出力が活性化され、ＴＳＶ ＴＳＶ１に固定した方法で連結(fixedly connected)され、ＴＳＶ ＴＳＶ１に伝えられた温度情報ＴＱが外部に提供される。一方、残りの半導体レイヤの温度センサ回路の出力は、非活性化される。
【００４７】
図８Ｂは、半導体装置３００の回路領域３４０の一部構成を異ならせて具現した例を示すブロック図である。図８Ｂに図示されているように、回路領域３４０は、温度センサ回路３４１、前記温度センサ回路３４１のイネーブルを制御するためのセンサ制御部ＴＱ ＣＯＮ３４３、及び前記センサ制御部３４３を制御するための信号を発するヒューズユニット３４２を具備する。図８Ａとは異なり、図８Ｂでは、温度情報ＴＱを出力する出力バッファのイネーブルを制御するのではなく、温度センサ回路３４１の動作自体をイネーブルさせたり、ディセーブルさせたりすることによって、多数の半導体レイヤＬＡ１ないしＬＡｎからの温度情報ＴＱの衝突を防止する。
【００４８】
多数の半導体レイヤＬＡ１ないしＬＡｎそれぞれのウェーハレベルで、ヒューズユニット３４２にレーザを照射し、前記ヒューズユニット３４２の連結状態を第１状態に設定するか、あるいは第２状態に設定する。例えば、多数の半導体レイヤＬＡ１ないしＬＡｎのうちいずれか１つのレイヤのヒューズユニット３４２の連結状態は、第１状態に設定し、残りのレイヤのヒューズユニット３４２の連結状態は、第２状態に設定する。
【００４９】
前記第１状態のヒューズユニット３４２の制御下で、イネーブル制御回路３４３は、温度センサ回路３４１をイネーブルさせるためのイネーブル信号ＥＮを発し、温度センサ回路３４１に提供する。一方、第２状態のヒューズユニット３４２の制御下で、イネーブル制御回路３４３は、温度センサ回路３４１をディセーブルさせるためのディセーブル信号を発し、温度センサ回路３４１に提供する。これによって、多数の半導体レイヤＬＡ１ないしＬＡｎのうちいずれか１つの半導体レイヤの温度センサ回路３４１の出力が活性化され、ＴＳＶ ＴＳＶ１に固定した方法で連結され、ＴＳＶ ＴＳＶ１に伝えられた温度情報ＴＱが外部に提供される。
【００５０】
図９は、図７の半導体装置の温度情報出力状態の一例を示す図面である。図９に図示されているように、半導体装置３００は、複数の半導体レイヤＬＡ１ないしＬＡ４を具備し、複数の半導体レイヤＬＡ１ないしＬＡ４それぞれは、温度センサ回路３２１，３４１，３５１，３６１と、ヒューズユニット（ＦＵ）３２２，３４２，３５２，３６２とを具備する。前記ヒューズユニット３２２，３４２，３５２，３６２は、半導体レイヤＬＡ１ないしＬＡ４それぞれのウェーハレベルで、レーザ照射によって、その連結状態が第１状態か第２状態にそれぞれ設定される。
【００５１】
図９の例では、第２半導体レイヤＬＡ２に備わる温度センサ回路３５１の出力がＴＳＶ ＴＳＶ１に固定した方法で連結される例を示す。このために、第２半導体レイヤＬＡ２に備わるヒューズユニット３５２は、第１状態に設定され、残りの半導体レイヤＬＡ１，ＬＡ３，ＬＡ４に備わるヒューズユニット３２２，３４２，３６２は、第２状態に設定される。第２半導体レイヤＬＡ２に備わる温度センサ回路３５１の出力（温度情報ＴＱ２）が、ＴＳＶ ＴＳＶ１、及び第１半導体レイヤＬＡ１の外側面に形成された出力ノード３２３を介して外部に提供される。
【００５２】
本発明のさらに他の実施形態による半導体装置について、図１０及び図１１を参照して説明すれば、次の通りである。
【００５３】
図１０に図示されているように、前記半導体装置４００は、複数の半導体レイヤＬＡ１ないしＬＡｎを含む。図７に図示された半導体装置３００と同一に、前記図１０の半導体装置４００に含まれる複数の半導体レイヤＬＡ１ないしＬＡｎは、いずれもメモリ領域を含んで、同一に具現されるメモリチップであると仮定する。半導体レイヤＬＡ１ないしＬＡｎそれぞれは、メモリ領域４１０，４３０と、ロジック領域４２０，４４０とを含む。
【００５４】
図１０の半導体装置４００は、温度センサ回路の動作が、電気的ヒューズ及びコマンドの一種として、ＭＲＳ（mode register set）コードによって制御される実施形態を示している。第１半導体レイヤＬＡ１のロジック領域４２０は、半導体装置４００の初期動作時に、ＭＲＳコードを発生させ、装置の動作環境を設定するＭＲＳ ４２１、ＭＲＳコードを受信し、電気的ヒューズのプログラムを制御するヒューズ・プログラム部４２２、一つ以上の電気的ヒューズを含むヒューズユニット４２３、センサ制御部（ＴＱ ＣＯＮ）４２４、及び温度センサ回路４２５を具備することができる。第ｎ半導体レイヤＬＡｎもまた、ＭＲＳ４４１、ヒューズ・プログラム部４４２、ヒューズユニット４４３、センサ制御部４４４、及び温度センサ回路４４５を具備することができる。第１半導体レイヤＬＡ１を参照し、温度情報出力に係わる動作について説明すれば、次の通りである。
【００５５】
ＭＲＳ４２１には、温度情報出力と係わるコードが既設定で保存され、半導体装置４００の初期動作時に、ＭＲＳ４２１から生成されるＭＲＳコードは、ヒューズ・プログラム部４２２に提供される。ヒューズ・プログラム部４２２は、受信されたＭＲＳコードに応答し、電気的ヒューズの連結状態を制御するための制御信号を生成する。前記ヒューズユニット４２３の連結状態は、制御信号に応答し、第１状態か第２状態に設定される。
【００５６】
半導体レイヤＬＡ１ないしＬＡｎそれぞれのＭＲＳコードによって、半導体レイヤＬＡ１ないしＬＡｎのうちいずれか１つのレイヤのヒューズユニットの連結状態が、第１状態に設定され、残りのレイヤのヒューズユニットの連結状態が、第２状態に設定される。例えば、第ｎ半導体レイヤＬＡｎのヒューズユニット４４３の連結状態が、第１状態に設定された場合、前記連結状態による信号を、センサ制御部４４４に提供する。センサ制御部４４４は、前記信号に応答してイネーブル信号を発生させ、温度センサ回路４４５に提供し、温度センサ回路４４５は、温度情報ＴＱｎを発生させ、これをＴＳＶＴＳＶ１＿１，ＴＳＶ１＿２を介して外部に伝達する。半導体装置４００動作の間、第ｎ半導体レイヤＬＡｎからの温度情報ＴＱｎが、ＴＳＶ ＴＳＶ１＿１，ＴＳＶ１＿２を含む出力パスに固定した方法で連結され、残りの半導体レイヤの温度情報は、非活性化される。
【００５７】
本実施形態では、半導体装置４００動作の間、１つの半導体レイヤからの温度情報だけが固定した方法で外部に提供されるが、温度情報を提供する半導体レイヤの選択が可能である。例えば、前記ＭＲＳ４２１，４４１のレジスタ状態は、異なって設定され、もし第１半導体レイヤＬＡ１の内部温度が最も高く、リフレッシュ周期が、第１半導体レイヤＬＡ１の内部温度を基準に行われねばならない場合、前記ＭＲＳ４２１，４４１のレジスタ状態を異ならせて設定することによって、第１半導体レイヤＬＡ１からの温度情報を外部に提供させられる。
【００５８】
図１１は、図１０の半導体装置の温度情報出力状態の一例を示す図面である。図１１は、４つの半導体レイヤＬＡ１ないしＬＡ４が半導体装置４００に備わる例を示し、図１１に図示されているように、半導体レイヤＬＡ１ないしＬＡ４それぞれは、ＭＲＳ４２１，４４１，４５１，４６１と、温度センサ回路４２５，４４５，４５５，４６５とを含む。
【００５９】
図１１を参照すれば、半導体装置４００の初期動作時、半導体レイヤＬＡ１ないしＬＡ４それぞれのＭＲＳ４２１，４４１，４５１，４６１は、当該レイヤの動作環境を設定するためのＭＲＳコードを発生させ、ＭＲＳコードには、各半導体レイヤの温度情報出力と係わるコードが既設定で保存される。図１１では、その一例として、前記ＭＲＳコードに応答し、第２半導体レイヤＬＡ２の温度情報ＴＱ２が半導体装置４００外部に提供され、残りの半導体レイヤＬＡ１，ＬＡ３ないしＬＡｎの温度情報の出力は、非活性化される。
【００６０】
一方、本発明のさらに他の実施形態による半導体装置について、図１２ないし図１６を参照して説明すれば、次の通りである。
【００６１】
図１２は、本発明のさらに他の実施形態による半導体装置を示す構造図である。図１２に図示されているように、前記半導体装置５００Ａは、複数の半導体レイヤＬＡ１ないしＬＡｎを具備する。図１２の実施形態について説明するにあたり、前記半導体レイヤＬＡ１ないしＬＡｎは、いずれもメモリチップであり、互いに同一に具現されると仮定する。
【００６２】
図１２の実施形態の場合、半導体レイヤＬＡ１ないしＬＡｎそれぞれのロジック領域５２０Ａ，５４０Ａは、温度センサ回路５２２Ａ，５４２Ａを具備し、温度センサ回路５２２Ａ，５４２Ａからの温度情報ＴＱ１，ＴＱｎは、共通した出力パスを介して伝えられる。例えば、半導体装置５００Ａ内の共通したＴＳＶ ＴＳＶ１を介して、半導体レイヤＬＡ１ないしＬＡｎの温度情報ＴＱ１，ＴＱｎが伝えられる。
【００６３】
本実施形態では、いずれか１つの半導体レイヤの温度センサ回路の出力が出力パスに固定した方法で連結されるのではなく、半導体装置５００Ａの動作中、半導体レイヤＬＡ１ないしＬＡｎそれぞれの温度センサ回路５２２Ａ，５４２Ａの出力が、出力パスに交互に連結される。また、温度センサ回路５２２Ａ，５４２Ａの出力を、出力パスに交互に連結させるための一方策として、前記温度センサ回路５２２Ａ，５４２Ａを、コマンドＣＭＤ及び／またはアドレスＡＤＤに連動して動作させる。
【００６４】
図１２に図示されているように、第１半導体レイヤＬＡ１のロジック領域５２０Ａは、ＭＲＳ５２１Ａ、温度センサ回路５２２Ａ、レジスタ５２３Ａ及び温度情報出力部５２４Ａを含むことができる。また、他の半導体レイヤ、例えば、第ｎ半導体レイヤＬＡｎもまた、ＭＲＳ５４１Ａ、温度センサ回路５４２Ａ、レジスタ５４３Ａ及び温度情報出力部５４４Ａを含むことができる。前記温度情報出力部５２４Ａ，５４４Ａは、所定の制御信号によってその出力が制御され、例えば、スイッチや三状態バッファなどが、前記温度情報出力部５２４Ａ，５４４Ａに備わりうる。前記半導体装置５００Ａの動作について、第ｎ半導体レイヤＬＡｎを参照しつつ説明すれば、次の通りである。
【００６５】
第ｎ半導体レイヤＬＡｎには、チップ選択のためのチップ選択信号ＣＳＢ＿ｎ、及びコマンド／アドレスＣＭＤ／ＡＤＤなどが提供される。チップ選択信号ＣＳＢ＿ｎによって、第ｎ半導体レイヤＬＡｎが選択され、ＭＲＳ５４１Ａは、コマンドＣＭＤ及び／またはアドレスＡＤＤを受信し、これに対応する制御信号（例えば、ＭＲＳ信号）を発する。温度情報の読み取りのためのコードが、ＭＲＳ５４１Ａに事前に設定されるとともに保存され、外部のコントローラ（図示せず）は、温度情報の読み取りのためのチップ選択信号ＣＳＢ＿ｎ、コマンドＣＭＤ及び／またはアドレスＡＤＤを、半導体装置５００Ａに提供する。
【００６６】
温度情報読み取り命令が外部から受信されれば、ＭＲＳ５４１Ａは、これに対応する制御信号を、温度情報出力部５４４Ａに提供する。温度センサ回路５４２Ａからの温度情報ＴＱｎは、レジスタ５４３Ａに一時保存され、温度情報出力部５４４Ａのスイッチング動作に基づいて、前記温度情報ＴＱｎがＴＳＶ ＴＳＶ１を介して外部に提供される。図１２では、ＭＲＳ ５４１Ａからの制御信号が温度情報出力部５４４Ａを制御すると説明されたが、先立つ実施形態で説明した通り、温度センサ回路５４２Ａの活性化を制御するためのセンサ制御部（図示せず）が、第ｎ半導体レイヤＬＡｎによって備わりうる。また、ＭＲＳ５４１Ａからの制御信号は、前記センサ制御部（図示せず）に提供されうる。
【００６７】
半導体装置５００Ａの温度情報読み取りのためのコマンドＣＭＤ及び／またはアドレスＡＤＤの組み合わせは、任意的に設定が可能である。例えば、ＭＲＳ５２１Ａ，５４１Ａに、温度情報出力部５２４Ａ，５４４Ａを制御するためのコードが設定され、外部のコマンドＣＭＤに応答し、ＭＲＳ ５２１Ａ，５４１Ａは、温度情報出力部５２４Ａ，５４４Ａを制御するための制御信号を発する。前記コマンドＣＭＤは、各種信号（例えば、ＲＡＳ、ＣＡＳ、ＷＥなどの命令信号）の組み合わせのうちいずれか一つが利用され、温度情報の出力のために、データ読み取りのための一般的な読み取りコマンドが利用されうる。温度情報読み取り時、外部からのチップ選択信号ＣＳＢ＿１，ＣＳＢ＿ｎによって、いずれか１つの半導体レイヤが選択され、前記選択された半導体レイヤのＭＲＳは、読み取りコマンドに応答し、温度情報出力部を制御するための制御信号を発する。チップ選択信号ＣＳＢ＿１，ＣＳＢ＿ｎの状態によって、第１半導体レイヤＬＡ１ないし第ｎ半導体レイヤＬＡｎのうちいずれか１つの半導体レイヤからの温度情報が、外部に提供される。
【００６８】
図１３は、図１２の半導体装置５００Ａのコマンド及び温度情報の伝達経路の一例を示すブロック図である。
【００６９】
第１半導体レイヤＬＡ１ないし第ｎ半導体レイヤＬＡｎのそれぞれは、ＭＲＳ５２１Ａ，５４１Ａ，５５１Ａ、温度センサ回路５２２Ａ，５４２Ａ，５５２Ａ、レジスタ５２３Ａ，５４３Ａ，５５３Ａ及び温度情報出力部５２４Ａ，５４４Ａ，５５４Ａを含む。また、図１３に図示されているように、第１半導体レイヤＬＡ１ないし第ｎ半導体レイヤＬＡｎのそれぞれは、出力バッファ５２５Ａ，５４５Ａ，５５５Ａをさらに含むことができる。また、図１３では、第１半導体レイヤＬＡ１ないし第ｎ半導体レイヤＬＡｎそれぞれのデータＤＱと温度情報ＴＱとが、共通した経路（例えば、共通したＴＳＶ）を介して、外部に提供される実施形態が図示されている。図１３の半導体装置５００Ａの動作について、第ｎ半導体レイヤＬＡｎを参照しつつ説明すれば、次の通りである。
【００７０】
チップ選択信号ＣＳＢ＿１，ＣＳＢ＿２，ＣＳＢ＿ｎは、半導体レイヤ別に、別途の経路を介して提供されうる。例えば、チップ選択信号ＣＳＢ＿１，ＣＳＢ＿２，ＣＳＢ＿ｎによって、第ｎ半導体レイヤＬＡｎが選択されれば、第ｎ半導体レイヤＬＡｎのＭＲＳ５４１Ａは、外部からのコマンドＣＭＤ及び／またはアドレスＡＤＤに応答し、温度情報出力部５４４Ａを制御するための制御信号ＣＯＮｎを発する。温度センサ回路５４２Ａからの温度情報ＴＱは、レジスタ５４３Ａを介して、温度情報出力部５４４Ａに提供され、前記温度情報出力部５４４Ａは、制御信号ＣＯＮｎに応答し、温度情報ＴＱを出力バッファ５４５Ａに提供する。また、温度情報ＴＱは、出力バッファ５４５Ａ及びＴＳＶを介して、外部に提供される。
【００７１】
温度情報ＴＱとデータＤＱとが出力パスを共有する場合、出力バッファ５４５Ａは、前記温度情報ＴＱ以外にも、第ｎ半導体レイヤＬＡｎ内のデータ（例えば、出力データＤＱ）をさらに受信する。温度情報ＴＱが外部に提供される前に、ＭＲＳ５４１Ａは、コマンドＣＭＤ及び／またはアドレスＡＤＤに応答し、データＤＱの伝達経路（図示せず）を遮断するためのＭＲＳコードを発生させることができる。前記ＭＲＳコードの制御下で、データＤＱを出力バッファ５４５Ａに提供させない。データＤＱの伝達経路（図示せず）を遮断するためのコマンドＣＭＤ及び／またはアドレスＡＤＤは、第１組み合わせを有し、また温度情報出力部５４４Ａを制御するためのコマンドＣＭＤ及び／またはアドレスＡＤＤは、第２組み合わせを有することができる。
【００７２】
図１４は、図１２の半導体装置の温度情報出力状態の他の一例を示す図面である。図１４では、温度情報ＴＱとデータＤＱとが互いに異なる経路を介して出力される例を示している。
【００７３】
図１４に図示されているように、前記半導体装置５００Ｂは、第１半導体レイヤＬＡ１ないし第ｎ半導体レイヤＬＡｎを含み、第１半導体レイヤＬＡ１ないし第ｎ半導体レイヤＬＡｎそれぞれは、ＭＲＳ ５２１Ｂ，５４１Ｂ，５５１Ｂ、温度センサ回路５２２Ｂ，５４２Ｂ，５５２Ｂ、レジスタ５２３Ｂ，５４３Ｂ，５５３Ｂ及び温度情報出力部５２４Ｂ，５４４Ｂ，５５４Ｂを含む。温度情報ＴＱとデータＤＱとが互いに異なる経路を介して出力されるので、温度センサ回路５２２Ｂ，５４２Ｂ，５５２Ｂからの温度情報ＴＱは、温度情報出力部５２４Ｂ，５４４Ｂ，５５４Ｂを介してＴＳＶに伝えられうる。
【００７４】
チップ選択信号ＣＳＢ＿１，ＣＳＢ＿２，ＣＳＢ＿ｎによって、第ｎ半導体レイヤＬＡｎが選択される場合、第ｎ半導体レイヤＬＡｎのＭＲＳ ５４１Ｂは、外部からのコマンドＣＭＤ及び／またはアドレスＡＤＤに応答し、スイッチ部５４４Ｂを制御するための制御信号ＣＯＮｎを発する。また、温度センサ回路５４２Ｂからの温度情報ＴＱは、レジスタ５４３Ｂを介して、温度情報出力部５４４Ｂに提供され、またＴＳＶを介して、外部に提供される。本実施形態の場合、データの読み取りや書き込み動作のために、１つの半導体レイヤが選択されれば、当該半導体レイヤの温度情報ＴＱが外部に提供され、またデータ読み取り動作時に、データと温度情報ＴＱとが別途の経路を介して外部に提供される。
【００７５】
図１５は、図１２の半導体装置で、温度情報発生動作及びリフレッシュ周期制御動作の一例を示すためのブロック図である。図１５に図示されているように、半導体装置５００Ｃは、多数の半導体レイヤを含み、説明の便宜上、第１半導体レイヤＬＡ１及び第ｎ半導体レイヤＬＡｎのみを例に挙げて説明する。また、前記半導体装置５００Ｃで、第１半導体レイヤＬＡ１と第ｎ半導体レイヤＬＡｎとが同一に具現されると仮定する。
【００７６】
第１半導体レイヤＬＡ１は、メモリ領域５１０Ｃと多数の回路とを含む。例えば、第１半導体レイヤＬＡ１は、温度情報ＴＱ読み取りと関連して、ＭＲＳ５２１Ｃ、温度センサ回路５２２Ｃ、レジスタ５２３Ｃ及び温度情報出力部５２４Ｃを含み、またリフレッシュ動作と関連して、リフレッシュ制御部（Refresh ＣＯＮ）５２６Ｃ及び周期制御部（Cycle ＣＯＮ）５２７Ｃを含むことができる。メモリ領域５１０Ｃは、セルアレイ、ロウ・デコーダ（ROW ＤＥＣ）、カラム・デコーダ（ＣＯＬ ＤＥＣ）及びセンスアンプ（Ｓ／Ａ）などを含むことができる。第ｎ半導体レイヤＬＡｎもまた、メモリ領域５３０Ｃ、ＭＲＳ５４１Ｃ、温度センサ回路５４２Ｃ、レジスタ５４３Ｃ、温度情報出力部５４４Ｃ、リフレッシュ制御部５４６Ｃ及び周期制御部５４７Ｃなどの回路を含む。
【００７７】
第ｎ半導体レイヤＬＡｎが選択される場合、温度情報ＴＱ読み取りのためのコマンドＣＭＤ＿Readに応答し、第ｎ半導体レイヤＬＡｎの温度センサ回路５４２Ｃからの温度情報ＴＱｎが、ＴＳＶ ＴＳＶ１＿１，ＴＳＶ１＿２を介して外部に提供される。その後、外部のコントローラ（図示せず）からリフレッシュ動作遂行やリフレッシュ周期設定と関連したコマンドＣＭＤ＿Ｒｅｆが受信され、リフレッシュコマンドＣＭＤ＿Ｒｅｆに応答し、リフレッシュ動作及びリフレッシュ周期の制御動作が遂行される。例えば、第ｎ半導体レイヤＬＡｎのリフレッシュ制御部５４６Ｃは、リフレッシュコマンドＣＭＤ＿Ｒｅｆに応答してリフレッシュ信号を発し、これをメモリ領域５３０Ｃに提供する。また、周期制御部５４７Ｃは、前記リフレッシュコマンドＣＭＤ＿Ｒｅｆに応答して周期制御信号を発し、これをリフレッシュ制御部５４６Ｃに提供する。前述の通り、複数の半導体レイヤＬＡ１ないしＬＡｎそれぞれの温度情報が外部に提供されるので、外部のコントローラ（図示せず）は、前記温度情報を参照し、半導体レイヤＬＡ１ないしＬＡｎそれぞれが互いに異なるリフレッシュ周期を有するように制御することができる。
【００７８】
本発明のさらに他の実施形態による半導体装置について、図１６ないし図１９を参照しつつ説明すれば、次の通りである。
【００７９】
図１６に図示されているように、前記半導体装置６００は、複数の半導体レイヤＬＡ１ないしＬＡｎを含む。前記複数の半導体レイヤＬＡ１ないしＬＡｎは、いずれもメモリ領域を含んで同一に具現されるメモリチップであると仮定する。半導体レイヤＬＡ１ないしＬＡｎそれぞれは、メモリ領域とロジック領域とを含み、例えば、第１半導体レイヤＬＡ１及び第２半導体レイヤＬＡ２それぞれは、メモリ領域６１０，６３０とロジック領域６２０，６４０とを含む。
【００８０】
図１６の実施形態では、複数の半導体レイヤＬＡ１ないしＬＡｎからの温度情報が共通した出力パス内で衝突することを防止するために、レイヤの温度情報を互いに演算する方式を適用する。このために、半導体レイヤＬＡ１ないしＬＡｎそれぞれは、温度センサ回路６２１，６４１と、演算ユニット（Ａ＿Unit）６２２，６４２を含む。例えば、第ｎ半導体レイヤＬＡｎからの第ｎ温度情報は、半導体装置６００内部のＴＳＶを介して、直ちに外部に提供されるものではなく、第ｎ温度情報が、第ｎ−１半導体レイヤＬＡｎ−１内部に伝えられ、前記第ｎ温度情報と、第ｎ−１半導体レイヤＬＡｎ−１内で発生した第ｎ−１温度情報との演算動作が行われる。前記演算動作による結果は、第ｎ−２半導体レイヤＬＡｎ−２に伝えられ、前記演算動作と同様に、第ｎ−２半導体レイヤＬＡｎ−２内で温度情報に係わる演算動作が行われる。
【００８１】
図１６に図示されているように、ＴＳＶ ＴＳＶ１＿１を介して、第２半導体レイヤＬＡ２に伝えられる温度情報ＴＱ３’は、第３半導体レイヤＬＡ３内での温度情報に係わる演算結果である。温度センサ回路６４１は、第２半導体レイヤＬＡ２内部の温度情報ＴＱ２を発生させ、演算ユニット６４２は、前記温度情報ＴＱ２と、第２半導体レイヤＬＡ２に伝えられた情報ＴＱ３’とについて、演算動作を遂行する。その演算結果ＴＱ２’は、ＴＳＶ ＴＳＶ１＿２を介して、第１半導体レイヤＬＡ１に伝えられる。第１半導体レイヤＬＡ１の演算ユニット６２２は、ＴＳＶ ＴＳＶ１＿２を介して受信された演算結果ＴＱ２’と、温度センサ回路６２１からの温度情報ＴＱ１とを互いに演算し、その演算結果ＴＱを半導体装置６００の最終温度情報として、半導体装置６００の外部に提供する。
【００８２】
図１７Ａ及び図１７Ｂは、図１６の演算ユニットを具現する一例を示す図面であり、図１７Ａは、前記演算ユニットを論理和演算器ＯＲで具現した例を示し、図１７Ｂは、前記演算ユニットをマルチプレクサＭＵＸで具現した例を示している。説明の便宜上、図１７Ａ及び図１７Ｂに図示されるロジック領域６２０Ａ，６２０Ｂは、第１半導体レイヤＬＡ１のロジック領域であるとする。残りの半導体レイヤのロジック領域もまた、同一または類似して具現されうる。
【００８３】
図１７Ａに図示されているように、第１半導体レイヤＬＡ１の演算ユニット６２２Ａは、温度センサ回路６２１からの第１温度情報ＴＱ１と、ＴＳＶを介して受信した第２半導体レイヤＬＡ２からの演算結果ＴＱ２’とを受信し、これについて演算動作を遂行する。演算動作の一例として、演算ユニット６２２Ａは、論理和演算器ＯＲで具現され、これによって、第１温度情報ＴＱ１と演算結果ＴＱ２’とに係わる論理和演算が行われる。その演算結果は、最終温度情報ＴＱとして提供される。
【００８４】
半導体レイヤ内の温度が、所定の基準値を超える場合、「１」に該当する温度情報を発生させるならば、前記論理和演算器ＯＲを利用する場合、複数の半導体レイヤのうち１つのレイヤの温度が基準値を超えても、最終温度情報ＴＱは、「１」の値として発生する。外部のコントローラ（図示せず）は、前記最終温度情報ＴＱを参照し、半導体装置の制御（例えば、リフレッシュ動作の周期制御）を行うことができる。
【００８５】
前記論理和演算器ＯＲ以外にも、他の演算回路が利用されうる。例えば、演算ユニット６２２Ａは、論理積演算器ＡＮＤで具現されてもよい。もし半導体レイヤ内の温度が、所定の基準値を超える場合、「０」に該当する温度情報を発生させるならば、論理積演算器ＡＮＤを利用し、最終温度情報ＴＱが「０」の値として発生するならば、一つ以上の半導体レイヤの温度が基準値を超えていると判断することができる。
【００８６】
一方、温度情報ＴＱが多数のビットからなされても、適切な演算動作を介して、半導体レイヤの基準温度が超過しているかどうかの判断を行うことができる。例えば、第１半導体レイヤＬＡ１の温度情報ＴＱ１と、２半導体レイヤＬＡ２からの演算結果ＴＱ２’とについて、比較動作または平均動作を遂行し、その演算結果を発生させることができる。比較動作の場合、演算ユニット６２２Ａは、比較器によって具現され、温度情報ＴＱ１と演算結果ＴＱ２’との大きさを比較し、そのうち大きい値を有する情報、または小さい値を有する情報を演算結果として発生させる。または、演算ユニット６２２Ａが平均算術器でもって具現され、前記温度情報ＴＱ１と演算結果ＴＱ２’との大きさを平均した値を、演算結果として発生させることができる。
【００８７】
図１７Ｂは、演算ユニット６２２Ｂが、マルチプレクサＭＵＸで具現された一例を示している。マルチプレクサＭＵＸは、温度情報ＴＱ１と演算結果ＴＱ２’とを受信し、そのうちいずれか一つを選択的に出力する。マルチプレクサＭＵＸの出力を制御するための手段としては、多様な方式が適用されうる。例えば、半導体装置６００の初期動作時に、動作環境を設定するためのＭＲＳコードを利用し、マルチプレクサの出力が制御されうる。前記マルチプレクサＭＵＸの出力を設定することによって、半導体装置６００に備わる複数の半導体レイヤＬＡ１ないしＬＡｎのうちいずれか１つの半導体レイヤの温度情報が、外部に提供される。
【００８８】
図１８は図１６のロジック領域を具現する他の一例を示す図面である。図１６及び図１８を参照すれば、上部に位置した第ｎ半導体レイヤＬＡｎは、ＴＳＶを介して演算結果が提供されず、これによって、演算ユニット６４２の一入力端は、フローティング状態になる。これによって、前記演算ユニット６４２の一入力端は、フローティング状態になることを防止するために、図１８の実施形態によれば、ロジック領域６４０は、温度センサ回路６４１、演算ユニット６４２以外に、フローティング防止手段をさらに具備する。前記フローティング防止手段の一例として、大きい抵抗値を有する抵抗部６４３がロジック領域６４０に備わる。抵抗部６４３の一端は、接地電圧に連結されうる。また図１８では、第ｎ半導体レイヤＬＡｎのロジック領域６４０だけ図示されているが、他の半導体レイヤのロジック領域もまた、同一または類似して具現されうる。
【００８９】
演算ユニット６４２は、当該半導体レイヤの温度情報ＴＱｍと、上部の半導体レイヤから伝えられた演算結果ＴＱ（ｍ−１）’とを受信して演算動作を行う。もし当該半導体レイヤが最上端のレイヤである場合、演算結果ＴＱ（ｍ−１）’が提供されない。しかし、演算ユニット６４２の一入力端が、抵抗部６４３を介して接地電圧に連結されるので、前記演算ユニット６４２の一入力端は、フローティング状態ではなく、接地電圧に対応するレベルを有する。一方、当該半導体レイヤが、中間または下部に位置する場合、上部の半導体レイヤから伝えられた演算結果ＴＱ（ｍ−１）’は、演算ユニット６４２の一入力端に提供される。演算ユニット６４２の一入力端に連結された抵抗部６４３は、大きい抵抗値を有するので、演算結果ＴＱ（ｍ−１）’は、前記接地電圧による影響を大きく受けずに、演算ユニット６４２の一入力端に適切に提供可能である。
【００９０】
図１９は、図１６の半導体装置の温度情報出力状態の一例を示す図面である。図１９に図示されているように、半導体装置６００は、複数の半導体レイヤＬＡ１ないしＬＡ４を具備し、半導体レイヤＬＡ１ないしＬＡ４それぞれは、温度情報に係わる演算動作を行う演算ユニット６２２、６４２、６５２、６６２を具備する。
【００９１】
上部の半導体レイヤ、例えば、第４半導体レイヤＬＡ４の演算ユニット６６２の第１演算結果は、ＴＳＶを介して第３半導体レイヤＬＡ３に提供される。図１９の実施形態では、前記ＴＳＶは、半導体レイヤ外部の導電手段（例えば、ソルダボール）と直接連結されるものではなく、演算ユニット６６２の入力端がＴＳＶに連結され、出力端が半導体レイヤ外部の導電手段に連結される。これによって、前記第１演算結果は、第３半導体レイヤＬＡ３の演算ユニット６５２に提供され、演算ユニット６５２は、前記第１演算結果と、第３半導体レイヤＬＡ３の温度情報とを演算して第２演算結果を発生させ、第２演算結果は、ＴＳＶを介して第２半導体レイヤＬＡ２に提供される。前記のような演算過程を介して、第１半導体レイヤＬＡ１の演算ユニット６２２の演算結果が、最終温度情報ＴＱとして半導体装置６００の外部に提供される。
【００９２】
本発明のさらに他の実施形態による半導体装置について、図２０ないし図２２を参照しつつ説明すれば、次の通りである。
【００９３】
図２０に図示されているように、前記半導体装置７００は、複数の半導体レイヤＬＡ１ないしＬＡｎを含む。前記複数の半導体レイヤＬＡ１ないしＬＡｎは、いずれもメモリ領域を含んで同一に具現されるメモリチップであると仮定する。半導体レイヤＬＡ１ないしＬＡｎそれぞれは、メモリ領域とロジック領域とを含み、例えば、第１半導体レイヤＬＡ１及び第ｎ半導体レイヤＬＡｎそれぞれは、メモリ領域７１０，７３０と、ロジック領域７２０，７４０とを含む。
【００９４】
図２０の実施形態では、複数の半導体レイヤＬＡ１ないしＬＡｎからの温度情報が、共通した出力パス内で衝突することを防止するために、外部からのクロック信号ＣＬＫを利用し、半導体レイヤＬＡ１ないしＬＡｎそれぞれの温度情報の出力タイミングを制御する方式を適用する。図２０に図示されているように、ロジック領域７２０，７４０は、それぞれクロック信号ＣＬＫに応答し、制御クロックを発生させるロジック回路が備わり、前記ロジック回路として、カウンタ（ＣＮＴ）７２１，７４１、及び制御クロック発生部（ＣＴＲＬ ＧＥＮ）７２２，７４２が備わりうる。前記のような実施形態による動作について、図２０及び図２１Ａ及び図２１Ｂを参照しつつ説明すれば、次の通りである。
【００９５】
カウンタ７２１，７４１は、クロック信号ＣＬＫを利用し、互いに異なる周期を有する複数のクロック信号（図示せず）を発し、制御クロック発生部７２２，７４２は、前記複数のクロック信号を利用し、互いに異なる活性化区間を有する多数の制御クロックＣＴＲＬ１ないしＣＴＲＬｎを発生させる。図２１Ｂに図示されているように、前記制御クロックＣＴＲＬ１ないしＣＴＲＬｎは、互いに重畳する区間なしに順次に活性化される。制御クロック発生部７２２，７４２は、前記発生した制御クロックＣＴＲＬ１ないしＣＴＲＬｎのうちいずれか一つを、選択的に温度情報出力部７２４，７４４に提供する。前記温度情報出力部７２４，７４４は、出力バッファを具備し、望ましくは、前記出力バッファは、三状態バッファ（tri-state buffer）でもって具現されうる。
【００９６】
共通した出力パス内での温度情報の衝突を防止するために、半導体レイヤＬＡ１ないしＬＡｎごとに、互いに異なる制御クロックによって、温度情報出力部７２４，７４４を制御する。例えば、第ｎ半導体レイヤＬＡｎでは、第ｎ制御クロックＣＴＲＬｎによって、温度情報出力部７４４が動作し、第１半導体レイヤＬＡ１では、第１制御クロックＣＴＲＬ１によって、温度情報出力部７２４が動作する。前記制御クロックＣＴＲＬ１ないしＣＴＲＬｎに係わる選択動作は、所定の選択制御信号ＣＯＮによって設定可能である。前記選択制御信号ＣＯＮは、前述の各種実施形態を参照して容易に具現され、例えば、半導体装置７００の初期動作時に発生するＭＲＳコードを、前記選択制御信号ＣＯＮとして利用することができる。
【００９７】
前記実施形態で、半導体装置７００は、半導体レイヤＬＡ１ないしＬＡｎそれぞれの温度情報を順次に外部に提供する。例えば、まず第ｎ半導体レイヤＬＡｎの温度センサ回路７４３からの温度情報ＴＱｎが、第ｎ制御クロックＣＴＲＬｎに応答して外部に提供され、その後第ｎ−１半導体レイヤＬＡｎ−１から、第１半導体レイヤＬＡ１の温度情報ＴＱ１ないしＴＱｎ−１が順次に外部に提供される。
【００９８】
図２２は、図２０の半導体装置による温度情報の提供動作を示す図面であり、複数の半導体レイヤ、例えば、第１ないし第４半導体レイヤＬＡ１ないしＬＡ４は、それぞれ温度センサ回路７２３，７４３，７５３，７６３及び三状態バッファ７２４，７４４，７５４，７６４を具備する。外部からのクロック信号ＣＬＫは、ＴＳＶを介して半導体レイヤＬＡ１ないしＬＡ４それぞれに提供され、半導体レイヤＬＡ１ないしＬＡ４は、前記クロック信号ＣＬＫを利用し、図２５Ａ，図２５Ｂ及び図２５Ｃに図示されているような制御クロックＣＴＲＬを発生させる。図２２では、制御クロックＣＴＲＬによって、第２半導体レイヤＬＡ２の温度情報ＴＱ２が、三状態バッファ７６４を介して半導体装置７００の外部に提供され、残りの半導体レイヤＬＡ１，ＬＡ３，ＬＡ４は、三状態バッファ７２４，７４４，７５４の出力がＨｉ−Ｚ状態である例を示している。
【００９９】
図２３は、本発明の一実施形態による半導体メモリ・モジュール及び半導体メモリ・システムを示すブロック図である。図２３に図示されているように、前記半導体メモリ・モジュール１１１０は、モジュール・ボード（module board）上に装着された一つ以上の半導体メモリ装置１１１１，１１１２を具備する。図２３には、半導体メモリ装置１１１１，１１１２がＤＲＡＭとして具現された実施形態が図示されており、半導体メモリ装置１１１１，１１１２それぞれは、出力ノード（図示せず）を介して、データＤＱ、データストローブ信号ＤＱＳ及び装置に係わる各種情報Infoを外部に提供する。また、半導体メモリ装置１１１１，１１１２それぞれは、複数の半導体レイヤまたは複数の半導体チップを具備し、半導体メモリ装置１１１１，１１１２を具現するにあたり、先立つ実施形態のうちいずれか一つが適用されてもよい。
【０１００】
一方、本発明の一実施形態による半導体メモリ・システム１１００は、前記半導体メモリ・モジュール１１１０及びメモリ・コントローラ１１２０を含む。メモリ・コントローラ１１２０は、多数のシステム・バスを介して、半導体メモリ・モジュール１１１０と各種信号を送受信し、また、半導体メモリ・モジュール１１１０から提供される情報Infoを受信し、これを参照し、半導体メモリ・モジュール１１１０を制御することができる。
【０１０１】
図２４は、本発明の積層構造の半導体メモリ装置を具備する単一チップ・マイクロコンピュータの応用例を図示したブロック図である。
【０１０２】
図２４を参照すれば、回路モジュール（circuit module）形態のマイクロコンピュータ１２００は、中央処理装置（ＣＰＵ：central processing unit）１２９０と、ＣＰＵ１２９０の作業領域（work area）に使われる積層構造のメモリ装置（ＲＡＭ）１２８０と、バス・コントローラ１２７０と、オシレータ１２２０と、周波数分配器（frequency divider）１２３０と、フラッシュメモリ１２４０と、電源回路（power circuit）１２５０と、入出力ポート（input/output port）１２６０と、タイマ・カウンタなどを含む他の周辺回路（peripheral circuit）１２１０と、を具備することができる。前記構成は、内部バスに連結される。
【０１０３】
ＣＰＵ１２９０は、命令制御部（command control part）（図示せず）と実行部（execution part）（図示せず）とを含み、命令制御部を介して、フェッチされた命令（fetched command）をデコーディングし、デコーディング結果によって、実行部を介して、プロセシング動作を行う。
【０１０４】
フラッシュメモリ１２４０は、動作プログラム（operation program）またはＣＰＵ１２９０のデータを保存することにのみ限定されるものではなく、多種のデータを保存する。電源回路１２５０は、フラッシュメモリ１２４０の消去（erase）動作及び書き込み（write）動作のために必要な高電圧を生成する。
【０１０５】
周波数分配器１２３０は、オシレータ１２２０から提供されるソース周波数を、複数の周波数に分配し、レファレンス・クロック信号（reference clock signal）及び他の内部クロック信号（internal clock signal）を提供する。
【０１０６】
内部バスは、アドレス・バス、データ・バス及び制御バスを含む。
【０１０７】
バス・コントローラ１２７０は、ＣＰＵ１２９０からのアクセス・リクエスト（access request）に応答し、決まったサイクル数ほどバス・アクセスを制御する。ここで、アクセス・サイクル数は、待機状態（wait state）とアクセスされたアドレスとに該当するバス幅と関連がある。
【０１０８】
マイクロコンピュータがシステム上部にマウントされた場合、ＣＰＵ１２９０は、フラッシュメモリ１２４０に係わる消去動作と書き込み動作とを制御する。装置のテスト段階または製造段階では、外部記録装置として、入出力ポート１２６０を経由して、フラッシュメモリ１２４０に係わる消去動作と書き込み動作とを直接制御することができる。
【０１０９】
図２５Ａ，図２５Ｂ及び図２５Ｃは、本発明の一実施形態による半導体メモリ・システム１３００で、メモリ・コントローラとメモリ装置との多様な形態の信号伝送例を示している。
【０１１０】
図２５Ａを参照すれば、メモリ・コントローラとメモリ装置との間のバス・プロトコルが図示されており、メモリ・コントローラから、／ＣＳ、ＣＫＥ、／ＲＡＳ、／ＣＡＳ、／ＷＥなどの制御信号Ｃ／Ｓ（control signal）とアドレス信号ＡＤＤＲとがメモリ装置に提供される。データＤＱは、双方向に伝送され、温度情報ＴＱは、メモリ装置からメモリ・コントローラに単方向に伝送される。メモリ装置は、複数の半導体レイヤを具備し、複数の半導体レイヤそれぞれの温度情報ＴＱが、順次にメモリ・コントローラに伝送され、いずれか１つの半導体レイヤの温度情報ＴＱが、メモリ・コントローラに固定した方法で伝送される。
【０１１１】
図２５Ｂを参照すれば、メモリ・コントローラからパケット化された制御及びアドレス信号（Ｃ／Ａパケット）（packetized control signals and address signals）がメモリ装置に提供され、データＤＱは、双方向に伝送され、温度情報ＴＱは、メモリ装置からメモリ・コントローラに単方向に伝送される。
【０１１２】
図２５Ｃを参照すれば、メモリ・コントローラからパケット化された制御信号とアドレス信号及び書き込みデータ（Ｃ／Ａ／ＷＤパケット）（packetized control signals and address signals and write signals）がメモリ装置に提供され、データ出力Ｑは、メモリからメモリ・コントローラに単方向に伝送され、また温度情報ＴＱは、メモリ装置からメモリ・コントローラに単方向に伝送される。
【０１１３】
図２６は、積層構造の半導体メモリ装置を具備する電子システムの応用例を図示したブロック図である。
【０１１４】
図２６を参照すれば、電子システム１４００は、入力装置１４３０と、出力装置１４４０と、メモリ・システム１４２０と、プロセッサ装置１４１０と、を具備して構成される。
【０１１５】
メモリ・システム１４２０は、積層構造のメモリ装置１４２１を具備するとともに、前記メモリ装置１４２１を制御するためのメモリ・コントローラ（図示せず）を具備する。メモリ・コントローラ（図示せず）は、半導体チップによって具現され、前記メモリ装置１４２１に積層される構造で配されうる。この場合、メモリ装置１４２１とメモリ・コントローラ（図示せず）との通信は、ＴＳＶを介して行われる。
【０１１６】
プロセッサ装置１４１０は、入力装置１４３０、出力装置１４４０及びメモリ・システム１４２０とインターフェースし、電子システム１４００の全体的な動作を制御する。
【０１１７】
前記の実施形態の説明は、本発明のさらに徹底した理解のために、図面を参照として例を挙げたものに過ぎず、本発明を限定する意味に解釈されることがあってはならない。また、本発明が属する技術分野で当業者であるならば、本発明の基本的原理を外れない範囲内で、多様な変化と変更とが可能であるということは明白である。
【符号の説明】
【０１１８】
５００Ａ，２００Ｂ    半導体装置
５１０Ａ，５３０Ａ    メモリ領域
５２０Ａ，５４０Ａ    ロジック領域
５２１Ａ，５４１Ａ    ＭＲＳ
５２２Ａ，５４２Ａ    温度センサ回路
５２３Ａ，５４３Ａ    レジスタ
５２４Ａ，５４４Ａ    温度情報出力部
【図１】
0005913968.tif 000002
【図２Ａ】
0005913968.tif 000003
【図２Ｂ】
0005913968.tif 000004
【図３Ａ】
0005913968.tif 000005
【図３Ｂ】
0005913968.tif 000006
【図３Ｃ】
0005913968.tif 000007
【図４】
0005913968.tif 000008
【図５】
0005913968.tif 000009
【図６】
0005913968.tif 000010
【図７】
0005913968.tif 000011
【図８Ａ】
0005913968.tif 000012
【図８Ｂ】
0005913968.tif 000013
【図９】
0005913968.tif 000014
【図１０】
0005913968.tif 000015
【図１１】
0005913968.tif 000016
【図１２】
0005913968.tif 000017
【図１３】
0005913968.tif 000018
【図１４】
0005913968.tif 000019
【図１５】
0005913968.tif 000020
【図１６】
0005913968.tif 000021
【図１７Ａ】
0005913968.tif 000022
【図１７Ｂ】
0005913968.tif 000023
【図１８】
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【図１９】
0005913968.tif 000025
【図２０】
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【図２１Ａ】
0005913968.tif 000027
【図２１Ｂ】
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【図２２】
0005913968.tif 000029
【図２３】
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【図２４】
0005913968.tif 000031
【図２５Ａ】
0005913968.tif 000032
【図２５Ｂ】
0005913968.tif 000033
【図２５Ｃ】
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【図２６】
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