(57)【特許請求の範囲】
【請求項１】
接地と負荷との間に直列に接続された第１の電界効果トランジスタ（ＦＥＴ）および第２のＦＥＴを含む複数段のＦＥＴと、
前記第１のＦＥＴのドレインと前記第２のＦＥＴのソースとの間に接続された第１のキャパシタと
を備え、
前記第１のＦＥＴのソースが接地され、
最終段のＦＥＴのドレインが第１の整合回路を介して出力負荷に接続され、
前記複数段のＦＥＴのゲートが信号の入力ノードへと導かれるように設けられている
増幅器。
【請求項２】
前記複数段のＦＥＴの各ＦＥＴのドレインはバイアス素子を介して電源に接続され、
前記第１のＦＥＴを除くＦＥＴのソースはバイアス素子を介して接地され、
前記複数段のＦＥＴの各ＦＥＴのゲートはゲート電位をバイアスするバイアス回路に接続されている
請求項１に記載の増幅器。
【請求項３】
前記第１のＦＥＴのドレインと前記第２のＦＥＴのドレインがスイッチを介して接続されている
請求項１または請求項２に記載の増幅器。
【請求項４】
ソースが前記第２のＦＥＴのドレインに第２のキャパシタを介して接続され、ドレインが前記第１の整合回路を介して前記出力負荷に接続される、最終段のＦＥＴとしての第３のＦＥＴを有する
請求項１または請求項２に記載の増幅器。
【請求項５】
前記第２のＦＥＴのドレインと前記第３のＦＥＴのドレインがスイッチを介して接続されている
請求項４に記載の増幅器。
【請求項６】
前記第１のＦＥＴのドレインと前記第２のＦＥＴのドレインがスイッチを介して接続され、
前記第２のＦＥＴのドレインと前記第３のＦＥＴのドレインがスイッチを介して接続されている
請求項４に記載の増幅器。
【請求項７】
前記第１のＦＥＴのドレインと前記第３のＦＥＴのドレインがスイッチを介して接続されている
請求項４に記載の増幅器。
【請求項８】
前記第１のＦＥＴのドレインと前記第３のＦＥＴのドレインがスイッチを介して接続され、
前記第２のＦＥＴのドレインと前記第３のＦＥＴのドレインがスイッチを介して接続されている
請求項４に記載の増幅器。
【請求項９】
少なくともいずれかのＦＥＴにおいて、ゲートとソース間、ゲートとドレイン間、ドレインとソース間のうちの少なくともいずれかに、そのＦＥＴを安定化させる安定化回路が配置されている
請求項１から請求項８のいずれか一項に記載の増幅器。
【請求項１０】
前記入力ノードの前段に少なくとも一つの前置増幅器を有する
請求項１から請求項９のいずれか一項に記載の増幅器。
【請求項１１】
前記前置増幅器の出力と前記第１の整合回路との間に、前記前置増幅器の出力を前記第１の整合回路に選択的に供給するスイッチを含む
請求項１０に記載の増幅器。
【請求項１２】
前記第１の整合回路の出力側に、バンド切り替え用スイッチを有する
請求項１から請求項１１のいずれか一項に記載の増幅器。
【請求項１３】
前記バンド切り替え用スイッチの出力側に第２の整合回路が配置されている
請求項１２に記載の増幅器。
【請求項１４】
前記バンド切り替え用スイッチの出力側にフィルタが配置されている
請求項１２に記載の増幅器。
【請求項１５】
前記バンド切り替え用スイッチの出力側に配置された、前記第２の整合回路または前記フィルタの出力側にアンテナとの接続を切り替えるアンテナスイッチが配置されている
請求項１３または請求項１４に記載の増幅器。
【請求項１６】
信号の入力ノードへと導かれるように設けられたゲートと、接地されたソースと、ドレインとを有する第１のＦＥＴと、
第１のキャパシタと、
第１の端子、および、接地されまたは前記入力ノードに接続された第２の端子を有し、前記入力ノードに入力される信号の周波数において所定の第１のインピーダンス値を有する第１の素子と、
前記第１の素子の前記第１の端子に接続されたゲートと、前記第１のキャパシタを介して前記第１のＦＥＴのドレインに接続されたソースと、ドレインとを有する第２のＦＥＴと、
前記第２のＦＥＴのゲートに第１のバイアス電圧を供給するバイアス回路と
を備え、
前記所定の第１のインピーダンスは、前記第１のＦＥＴの電圧利得および前記第２のＦＥＴのゲート容量に基づいて定められるものである
増幅器。
【請求項１７】
前記第１の素子はキャパシタを用いて構成されている
請求項１６に記載の増幅器。
【請求項１８】
前記第１の素子は可変キャパシタを用いて構成されている
請求項１６に記載の増幅器。
【請求項１９】
前記第１の素子のキャパシタタンスは、次式により表される
請求項１７または請求項１８に記載の増幅器。
Ｃ１＝Ｃgs2／（Ａｖ１−１）
ここで、Ｃ１は前記第１の素子のキャパシタンスであり、Ｃgs2は前記第２のＦＥＴのゲート容量であり、Ａｖ１は前記第１のＦＥＴの電圧利得である。
【請求項２０】
前記第１のＦＥＴのゲートと、前記第２のＦＥＴのゲートとの間に接続された安定化回路をさらに備えた
請求項１６から請求項１９のいずれか一項に記載の増幅器。
【請求項２１】
第２のキャパシタと、
第１の端子、および、接地されまたは前記入力ノードに接続された第２の端子を有し、前記入力ノードに入力される信号の周波数において所定の第２のインピーダンス値を有する第２の素子と、
前記第２の素子の前記第１の端子に接続されたゲートと、前記第２のキャパシタを介して前記第２のＦＥＴのドレインに接続されたソースと、ドレインとを有する第３のＦＥＴと
をさらに備え、
前記バイアス回路は、前記第３のＦＥＴのゲートに第２のバイアス電圧をさらに供給し、
前記所定の第２のインピーダンスは、前記第１のＦＥＴおよび前記第２のＦＥＴからなる２段アンプの電圧利得、および前記第３のＦＥＴのゲート容量に基づいて定められるものである
請求項１６から請求項２０のいずれか一項に記載の増幅器。
【請求項２２】
前記第２のインピーダンス値は、前記第１のインピーダンス値よりも大きい
請求項２１に記載の増幅器。
【請求項２３】
第３のキャパシタをさらに備え、
前記入力ノードは、前記第３のキャパシタを介して前記第１のＦＥＴのゲートに接続されている
請求項１６から請求項２２のいずれか一項に記載の増幅器。
【請求項２４】
送信すべき信号を増幅してアンテナに出力する増幅器を備え、
前記増幅器は、
接地と負荷との間に直列に接続された第１の電界効果トランジスタ（ＦＥＴ）および第２のＦＥＴを含む複数段のＦＥＴと、
前記第１のＦＥＴのドレインと前記第２のＦＥＴのソースとの間に接続された第１のキャパシタと
を有し、
前記第１のＦＥＴのソースが接地され、
最終段のＦＥＴのドレインが第１の整合回路を介して出力負荷に接続され、
前記複数段のＦＥＴのゲートが信号の入力ノードへと導かれるように設けられている
無線通信装置。
【請求項２５】
前記複数段のＦＥＴの各ＦＥＴのドレインはバイアス素子を介して電源に接続され、
前記第１のＦＥＴを除くＦＥＴのソースはバイアス素子を介して接地され、
前記複数段のＦＥＴの各ＦＥＴのゲートはゲート電位をバイアスするバイアス回路に接続されている
請求項２４に記載の無線通信装置。
【請求項２６】
信号を増幅する増幅器を備え、
前記増幅器は、
信号の入力ノードへと導かれるように設けられたゲートと、接地されたソースと、ドレインとを有する第１のＦＥＴと、
第１のキャパシタと、
前記入力ノードに入力される信号の周波数において所定の第１のインピーダンス値を有する第１の素子と、
前記第１の素子に接続されたゲートと、前記第１のＦＥＴのドレインと前記第１のキャパシタを介して接続されたソースと、ドレインとを有する第２のＦＥＴと
を有する
無線通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、無線通信システムに適用可能な高出力の増幅器および無線通信装置に関するものである。
【背景技術】
【０００２】
近年、スマートフォンの普及により高速で大容量のデータの送受信ができる無線通信システムの需要が急速に高まっており、たとえばＬＴＥ（Long Term Evolution）のような新しい通信方式が実用段階に入っている。
【０００３】
また、世界的なグローバル化により端末のグローバル化も求められており、各地域に割り当てられている通信周波数に多く対応することが求められている。
さらに、スマートフォンは限られたスペースに多くの機能を搭載する必要があるため、この要件を満たしつつ、小型である部品の要求が強い。
【０００４】
携帯端末はグローバル化に対応するために、表１に示すように、３ＧＰＰ（3rd Generation Partnership Project）で策定されている多様な周波数バンドで送受信できる必要がある。
【０００５】
【表１】
0005962462.tif 000002
【０００６】
通常は３ＧＰＰで策定している周波数に対応するために、各バンドに対して一つのパワーアンプ（ＰＡ）を用いる方式が取られてきた。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】ＵＳ７７７３９５９ Ｂ１
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかし、この方式ではバンド数の増大に対応してＰＡの数を増やす必要があり、限られたスペースで端末を構成する必要があり、昨今のように多くのバンドに対応する必要が発生してきたスマートフォンでは実装面積の増大が問題となる。
【０００９】
この問題に対応するために、特許文献１に記載されているようなパワーアンプ回路（増幅器）が提案されている。
しかし、このパワーアンプ回路では、広帯域化が不十分であり、求められている広帯域化に対しては不十分である。
【００１０】
本技術は、多バンド化に対応する広帯域化を実現でき、しかも高効率化および小型化を図ることが可能な増幅器および無線通信装置を提供することにある。
【課題を解決するための手段】
【００１１】
本開示の第１の増幅器は、複数段のＦＥＴと、第１のキャパシタとを備えている。複数段のＦＥＴは、接地と負荷との間に直列に接続された第１の電界効果トランジスタ（ＦＥＴ）および第２のＦＥＴを含むものである。第１のキャパシタは、第１のＦＥＴのドレインと第２のＦＥＴのソースとの間に接続されたものである。上記第１のＦＥＴのソースが接地され、最終段のＦＥＴのドレインが第１の整合回路を介して出力負荷に接続されている。複数段のＦＥＴのゲートが信号の入力ノードへと導かれるように設けられている。
【００１２】
本開示の第２の増幅器は、第１のＦＥＴと、第１のキャパシタと、第１の素子と、第２のＦＥＴと、バイアス回路とを備えている。第１のＦＥＴは、信号の入力ノードへと導かれるように設けられたゲートと、接地されたソースと、ドレインとを有するものである。第１の素子は、第１の端子、および、接地されまたは入力ノードに接続された第２の端子を有し、入力ノードに入力される信号の周波数において所定の第１のインピーダンス値を有するものである。第２のＦＥＴは、第１の素子の第１の端子に接続されたゲートと、第１のキャパシタを介して第１のＦＥＴのドレインに接続されたソースと、ドレインとを有するものである。バイアス回路は、第２のＦＥＴのゲートに第１のバイアス電圧を供給するものである。所定の第１のインピーダンスは、第１のＦＥＴの電圧利得および第２のＦＥＴのゲート容量に基づいて定められるものである。
【００１３】
本開示の第１の無線通信装置は、送信すべき信号を増幅してアンテナに出力する増幅器を備えている。増幅器は、複数段のＦＥＴと、第１のキャパシタとを有している。複数段のＦＥＴは、接地と負荷との間に直列に接続された第１の電界効果トランジスタ（ＦＥＴ）および第２のＦＥＴを含むものである。第１のキャパシタは、第１のＦＥＴのドレインと第２のＦＥＴのソースとの間に接続されたものである。上記第１のＦＥＴのソースが接地され、最終段のＦＥＴのドレインが第１の整合回路を介して出力負荷に接続されている。複数段のＦＥＴのゲートが信号の入力ノードへと導かれるように設けられている。
【００１４】
本開示の第２の無線通信装置は、信号を増幅する増幅器を備えている。増幅器は、第１のＦＥＴと、第１のキャパシタと、第１の素子と、第２のＦＥＴとを有している。第１のＦＥＴは、信号の入力ノードへと導かれるように設けられたゲートと、接地されたソースと、ドレインとを有するものである。第１の素子は、入力ノードに入力される信号の周波数において所定の第１のインピーダンス値を有するものである。第２のＦＥＴは、第１の素子に接続されたゲートと、第１のキャパシタを介して第１のＦＥＴのドレインに接続されたソースと、ドレインとを有するものである。
【００１５】
本開示の第１の増幅器および第１の無線通信装置では、第１のＦＥＴのソースが接地されるとともに、第１のＦＥＴのドレインが第１のキャパシタを介して第２のＦＥＴのソースに接続される。そして、第１のＦＥＴのゲートおよび第２のＦＥＴのゲートが信号の入力ノードに接続される。入力ノードに入力された信号は、複数段のＦＥＴのゲートに入力され、増幅された信号が最終段のＦＥＴのドレインから出力される。
【００１６】
本開示の第２の増幅器および第２の無線通信装置では、第１のＦＥＴのソースが接地されるとともに、第１のＦＥＴのドレインが第１のキャパシタを介して第２のＦＥＴのソースに接続される。そして、第１のＦＥＴのゲートが信号の入力ノードに接続されるとともに、第２のＦＥＴのゲートは、所定の第１のインピーダンス値を有する第１の素子に接続される。入力ノードに入力された信号は、第１のＦＥＴのゲートに入力され、増幅された信号が第２のＦＥＴのドレインから出力される。
【発明の効果】
【００１７】
本開示の第１および第２の増幅器、ならびに第１および第２の無線通信装置によれば、多バンド化に対応する広帯域化を実現でき、しかも高効率化および小型化を図ることができる。
さらに、最高出力状態のみでなく出力が下がった状態においても高効率化を実現できる。
【図面の簡単な説明】
【００１８】
【図１】第１の実施の形態に係る増幅器の構成例を示す回路図である。
【図２】ＦＥＴを並列接続し電流合成を行うことによって規定の出力電力に対応した増幅器の構成例を示す図である。
【図３】広帯域化を実現するために整合回路を他段積みした回路構成例を示す図である。
【図４】簡単な整合回路を出力段に配置し、２段ＰＡを構成し、ＷＣＤＭＡ信号を入力した場合の実測値を示す図である。
【図５】第２の実施の形態に係る増幅器の構成例を示す回路図である。
【図６】第３の実施の形態に係る増幅器の構成例を示す回路図である。
【図７】第４の実施の形態に係る増幅器の構成例を示す回路図である。
【図８】第５の実施の形態に係る増幅器の構成例を示す回路図である。
【図９】第６の実施の形態に係る増幅器の構成例を示す回路図である。
【図１０】第７の実施の形態に係る増幅器の構成例を示す回路図である。
【図１１】第８の実施の形態に係る増幅器の構成例を示す回路図である。
【図１２】第９の実施の形態に係る増幅器の構成例を示す回路図である。
【図１３】第１０の実施の形態に係る無線通信装置の構成例を示す図である。
【図１４】第１１の実施の形態に係る増幅器の構成例を示す回路図である。
【図１５】図１４に示した増幅器の要部の回路構成を表す回路図である。
【図１６】図１５に示した回路の高周波等価回路を表す回路図である。
【図１７】図１６に示した高周波等価回路の動作を表す模式図である。
【図１８】第１１の実施の形態の変形例に係る増幅器の構成例を示す回路図である。
【図１９】第１１の実施の形態の他の変形例に係る増幅器の構成例を示す回路図である。
【図２０】第１１の実施の形態の他の変形例に係る増幅器の構成例を示す回路図である。
【図２１】第１１の実施の形態の他の変形例に係る増幅器の構成例を示す回路図である。
【図２２】第１１の実施の形態の他の変形例に係る増幅器の構成例を示す回路図である。
【図２３】第１１の実施の形態の他の変形例に係る増幅器の構成例を示す回路図である。
【図２４】第１１の実施の形態の他の変形例に係る増幅器の構成例を示す回路図である。
【図２５】第１２の実施の形態に係る増幅器の構成例を示す回路図である。
【図２６】第１２の実施の形態の変形例に係る増幅器の構成例を示す回路図である。
【図２７】第１２の実施の形態の他の変形例に係る増幅器の構成例を示す回路図である。
【図２８】第１２の実施の形態の他の変形例に係る増幅器の構成例を示す回路図である。
【発明を実施するための形態】
【００１９】
以下、本技術の実施の形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．第１の実施の形態（増幅器の第１の構成例）
２．第２の実施の形態（増幅器の第２の構成例）
３．第３の実施の形態（増幅器の第３の構成例）
４．第４の実施の形態（増幅器の第４の構成例）
５．第５の実施の形態（増幅器の第５の構成例）
６．第６の実施の形態（増幅器の第６の構成例）
７．第７の実施の形態（増幅器の第７の構成例）
８．第８の実施の形態（増幅器の第８の構成例）
９．第９の実施の形態（増幅器の第９の構成例）
１０．第１０の実施の形態（無線通信装置の構成例）
１１．第１１の実施の形態（増幅器の第１０の構成例）
１２．第１２の実施の形態（増幅器の第１１の構成例）
【００２０】
＜１．第１の実施の形態＞
図１は、本第１の実施の形態に係る増幅器の構成例を示す回路図である。
【００２１】
本増幅器１００は、図１に示すように、第１の電界効果トランジスタ（ＦＥＴ）１０１、第２のＦＥＴ１０２、第３のＦＥＴ１０３、第１のキャパシタ（容量）１０４、第２のキャパシタ１０５、ＲＦ信号の入力端子１０６、および整合回路１０７を有する。
増幅器１００は、バイアス供給回路（バイアス素子）１０８〜１１２、電源１１３〜１１５、アイソレーション素子としてのキャパシタ１１６〜１１８、バイアス回路１１９、およびバイアス素子としての抵抗素子１２０〜１２２を有する。また、符号１２３は出力負荷を示す。
【００２２】
増幅器１００において、第１のＦＥＴ１０１のソースが接地され、ドレインが第１のキャパシタ（容量）１０４を介し、第２のＦＥＴ１０２のソースに接続されている。
第２のＦＥＴ１０２のドレインが第２のキャパシタ１０５を介して第３のＦＥＴ１０３のソースに接続されている。第３のＦＥＴ１０３のドレインは整合回路１０７を介して負荷１２３に接続される。
第１のＦＥＴ１０１、第２のＦＥＴ１０２、および第３のＦＥＴ１０３のゲートは、入力ノードＮＤＩ、キャパシタ１１６〜１１８を介して、もしくは直接入力端子１０６に接続される。
【００２３】
第１のＦＥＴ１０１のドレインはインダクタや１/４波長回路等により形成されるバイアス供給回路１０８を介して電源（もしくは電源回路）１１３に接続されている。
第２のＦＥＴ１０２のソースはインダクタや１/４波長回路等により形成されるバイアス供給回路１０９を介して接地される（接地電位に接続される）。
第２のＦＥＴ１０２のドレインはインダクタや１/４波長回路等により形成されるバイアス供給回路１１０を介して電源（もしくは電源回路）１１４に接続されている。
第３のＦＥＴ１０３のソースはインダクタや１/４波長回路等により形成されるバイアス供給回路１１１を介して接地される（接地電位に接続される）。
第３のＦＥＴ１０３のドレインはインダクタや１/４波長回路等により形成されるバイアス供給回路１１２を介して電源（もしくは電源回路）１１５に接続されている。
【００２４】
第１のＦＥＴ１０１、第２のＦＥＴ１０２、および第３のＦＥＴ１０３のゲートは抵抗素子１２０〜１２２を介してバイアス回路１１９に接続されている。
抵抗素子１２０〜１２２は、バイアス素子として機能し、たとえばインダクタにより形成することも可能である。
【００２５】
通常、ＰＡ（パワーアンプ）に用いられるＦＥＴは３．５Ｖ程度の電池で駆動することが条件となることが多く、限られた電圧で高出力を得るために、ＦＥＴを図２にように並列接続し電流合成を行うことによって規定の出力電力に対応してきた。
これに対して、本技術の増幅器１００では電流信号の合成ではなく、電圧信号の合成によって高出力を得ようとするものである。
【００２６】
電源電圧はバッテリー電圧によって制限され、規定の出力を得ようとすると、電流合成の場合、ＦＥＴの出力インピーダンスは５Ωもしくはそれ以下と非常に低い値となる。その結果、現在一般的に用いられている系のインピーダンス５０Ωに整合を取ろうとすると、非常に大きな変換比を取る必要がある。
変換比の大きな整合回路を簡単な整合回路で実現しようとすると、Ｑ値が大きくなり、帯域が狭くなってしまう。
広帯域化を実現するためには、図３のような整合回路ＭＴＣの多段積みが必要になり、実装面積の増大および整合ロスの増加を招く結果となる。
【００２７】
それに対して本技術では、電流合成ではなく電圧合成を行い、同一出力であればＦＥＴのゲート幅を１/３にできることによって各ＦＥＴの出力インピーダンスを３倍、さらにそれを３段積みすることによって９倍のインピーダンスを実現できることになる。
電流合成では５Ω以下であったＦＥＴの出力インピーダンスを４５Ω程度とすることができ、簡単な整合回路であっても系のインピーダンス５０Ωへのインピーダンス変換比が小さいためＱ値が高くならず広帯域な特性を実現することができる。
【００２８】
図４は、簡単な整合回路を出力段に配置し、２段ＰＡを構成し、ＷＣＤＭＡ信号を入力した場合の実測値を示す図である。
現在３ＧＰＰ仕様において策定されている１ＧＨｚ以下のすべてのバンドにおいてＡＣＬＲ＜−３８ｄＢｃの条件において効率４０％が実現されており、単バンドＰＡと遜色ない特性が得られている。
【００２９】
なお、先行技術（特開2008-236354号公報）では、図１のＦＥＴ１０２およびＦＥＴ１０３に対するＦＥＴが接地され、カスコード接続されたものが提案されているが、本技術はＦＥＴ１０２およびＦＥＴ１０３に信号を入力するという点において決定的に異なる。
ＦＥＴ１０２およびＦＥＴ１０３がカスコード接続された場合、ＦＥＴ１０２およびＦＥＴ１０３は理想的な状態においてもＦＥＴ１０１から出力された電圧信号をさらに足していくことにしかならない。その結果、最大でもそれぞれのＦＥＴにおいて３ｄＢの利得しか得られないし、実デバイス上ではロスが発生することによって利得が下がる。
【００３０】
それに対して本技術の増幅器１００では、第１のＦＥＴ１０１、第２のＦＥＴ１０２、および第３のＦＥＴ１０３のゲートには入力から同時に信号が入力される。
このため、第１のＦＥＴ１０１、第２のＦＥＴ１０２、および第３のＦＥＴ１０３はそれぞれ増幅器としての役割を果たすため、増幅器として高い利得を提供することが可能になる。
【００３１】
なお、上記先行技術の構成でも、後述するように、入力信号の周波数において所定のインピーダンスを有する素子を、ＦＥＴ１０２およびＦＥＴ１０３のゲートにそれぞれ接続した場合には、高い利得を得ることができる。
【００３２】
ところで、携帯電話通信では基地局との距離により出力電力を調整する方式が取られている。携帯電話用ＰＡでは最高出力時の電波仕様を満たすため、最高出力時での最適化が必要になるが、出力の下がった領域では電力効率が悪くなってしまう。
この問題に対応するために、ゲートバイアスの調整やＤＣ-ＤＣコンバータによるドレイン電圧の調整を行い低出力時の高効率化が行われている。
しかし、ＤＣ-ＤＣコンバータの搭載することにより実装面積の増大やコストの増大が伴うという問題が存在する。
また、ＰＡの出力を前段から取り出し、高効率化を果たす方式もあるが、出力電力は最高出力にくらべて１０ｄＢ程度下がった出力電力でしか用いることができない。
ＬＴＥなどの新しい通信方式では最高出力に比べて３ｄＢ〜５ｄＢ程度低い出力電力での使用頻度が高いため、１０ｄＢ低い出力での効率だけでなく、３ｄＢ低い出力での効率向上も求められている。
次に、この要請に対応した構成について第２の実施の形態として説明する。
【００３３】
＜２．第２の実施の形態＞
図５は、本第２の実施の形態に係る増幅器の構成例を示す図である。
【００３４】
本第２の実施の形態に係る増幅器１００Ａが第１の実施の形態に係る増幅器１００と異なる点は次の通りである。
本増幅器１００Ａにおいては、第１のＦＥＴ１０１のドレインと第２のＦＥＴ１０２のドレインがＦＥＴスイッチなどのスイッチ１２４で接続され、第２のＦＥＴ１０２のドレインと第３のＦＥＴ１０３のドレインがスイッチ１２５で接続されている。
【００３５】
増幅器１００Ａにおいて、たとえば最高出力時はスイッチ１２４および１２５はオフ状態で用いることにより第１のＦＥＴ１０１、第２のＦＥＴ１０２、および第３のＦＥＴ１０３は増幅器として機能する。
中出力時は第３のＦＥＴ１０３がオフ状態になるようにゲート電圧を印加し、さらにスイッチ１２５をオン状態とすることによって第３のＦＥＴ１０３を使用せずに増幅を行うことができ、第２のＦＥＴ１０２からの出力を出力負荷１２３から取り出すことができる。
たとえば、第３のＦＥＴ１０３の利得は４ｄＢ程度であるため、最高出力時と比べると４ｄＢ程度低い電力となるが、第３のＦＥＴ１０３が動作していないため、高効率動作が可能である。
さらに、第２のＦＥＴ１０２をオフ状態、スイッチ１２４をオン状態とすれば、底からさらに４ｄＢ出力が下がった出力においても高効率動作が実現できる。
通常方式の前段から取り出す方式と合わせることにより、最高出力近傍においてきめ細やかな高効率化を達成することができる。
ここまできめ細やかな高効率化が必要でない場合、スイッチ１２５もしくはスイッチ１２４は排除しても構わない。
【００３６】
＜３．第３の実施の形態＞
図６は、本第３の実施の形態に係る増幅器の構成例を示す図である。
【００３７】
本第３の実施の形態に係る増幅器１００Ｂが第２の実施の形態に係る増幅器１００Ａと異なる点は次の通りである。
本増幅器１００Ｂにおいては、スイッチ１２４Ａが第１のＦＥＴ１０１のドレインと第３のＦＥＴ１０３のドレインに接続され、スイッチ１２５Ａが第２のＦＥＴ１０２のドレインと第３のＦＥＴ１０３のドレインに接続されている。
【００３８】
図６のようにスイッチを配置しても、上記第２の実施の形態の増幅器１００Ａと同様の効果が得られる。
さらにきめ細かい効率制御が必要な場合では電源は電池に限られる必要はなく、ＤＣ‐ＤＣコンバータなどの電源回路を用いても良い。
【００３９】
また、回路の広帯域化によって安定性が脆弱になる可能性があるが、安定化回路を基本回路に付加することにより安定化が可能である。
安定化回路を基本回路に付加した構成を第４の実施の形態として説明する。
【００４０】
＜４．第４の実施の形態＞
図７は、本第４の実施の形態に係る増幅器の構成例を示す図である。
【００４１】
本第４の実施の形態に係る増幅器１００Ｃが第１の実施の形態に係る増幅器１００と異なる点は次の通りである。
第１のＦＥＴ１０１のゲートとソース間、ゲートとドレイン間、並びにソースとドレイン間にそれぞれ安定化回路１３１，１３２，１３３が接続されている。
第２のＦＥＴ１０２のゲートとソース間、ゲートとドレイン間、並びにソースとドレイン間にそれぞれ安定化回路１３４，１３５，１３６が接続されている。
第３のＦＥＴ１０３のゲートとソース間、ゲートとドレイン間、並びにソースとドレイン間にそれぞれ安定化回路１３７，１３８，１３９が接続されている。
安定化回路１３１〜１３９は、抵抗やインダクタやキャパシタ（容量）等により形成される。
【００４２】
このように、安定化回路を配置することにより、回路の広帯域化によって安定性が脆弱になることを防止でき、増幅器の安定化が可能となる。
【００４３】
なお、図７には９個の安定化回路１３１〜１３９を記述してあるが、これら全てを搭載することが必要なければ、必要なものだけ適宜搭載すればよい。
安定化回路は、第１のＦＥＴ１０１のゲートとソース間、もしくはゲートとドレイン間、もしくはドレインとソース間に適宜配置すればよい。
もしくは第２のＦＥＴ１０２のゲートとソース間、もしくはゲートとドレイン間、もしくはドレインとソース間に適宜配置すればよい。
もしくは第３のＦＥＴ１０３のゲートとソース間、もしくはゲートとドレイン間、もしくはドレインとソース間に適宜配置すればよい。
【００４４】
＜５．第５の実施の形態＞
図８は、本第５の実施の形態に係る増幅器の構成例を示す図である。
【００４５】
本第５の実施の形態に係る増幅器１００Ｄが第１の実施の形態に係る増幅器１００と異なる点は次の通りである。
本増幅器１００Ｄにおいては、第１のＦＥＴ１０１、第２のＦＥＴ１０２、第３のＦＥＴ１０３のゲートバイアスを個別に印加する代わりに、一つの供給点から印加するように構成されている。
【００４６】
ＦＥＴのゲートバイアスはそれぞれ別々に印加する必要はなく、ＦＥＴのばらつきが少ない場合は図のように一つの供給点からでも構わないし、２つを１つの電圧、１つを別電圧と構成してもよく、その組み合わせは任意である。
【００４７】
＜６．第６の実施の形態＞
図９は、本第６の実施の形態に係る増幅器の構成例を示す図である。
【００４８】
本第６の実施の形態に係る増幅器１００Ｅが第１の実施の形態に係る増幅器１００と異なる点は次の通りである。
本増幅器１００Ｅにおいては、アイソレーション素子としてのキャパシタ１１６〜１１８の代わりに、ストライプライン等のパッシブ素子またはパッシブ回路１４１〜１４３が配置されている。
【００４９】
図１の増幅器１００ではゲート同士の接続はキャパシタ（容量）を介したものを記述しているが、容量でなくても図９に示すように、任意のパッシブ素子、もしくはパッシブ回路を用いてよい。
【００５０】
＜７．第７の実施の形態＞
図１０は、本第７の実施の形態に係る増幅器の構成例を示す図である。
【００５１】
本第７の実施の形態に係る増幅器１００Ｆが第１の実施の形態に係る増幅器１００と異なる点は次の通りである。
本増幅器１００Ｆにおいては、ＦＥＴを３段積み（３段直列接続）ではなく、４段積み以上の構成を有している。
【００５２】
以上説明した第１〜第６の実施の形態では、全てのものについてＦＥＴを３段積みとしたものを記述しているが、３段の構成で有る必要はなく、２段もしくは図１０に示すように、４段以上の構成であっても構わない。
また、使われる能動素子はＦＥＴに限定されるものではなく、ＨＢＴやＣＭＯＳでも構わない。
【００５３】
＜８．第８の実施の形態＞
図１１は、本第８の実施の形態に係る増幅器の構成例を示す図である。
【００５４】
本第８の実施の形態に係る増幅器１００Ｇが第１の実施の形態に係る増幅器１００と異なる点は次の通りである。
本増幅器１００Ｇにおいては、入力端子１０６と入力ノードＮＤＩとの間に、前置増幅器（プリアンプ）１５０と整合回路１５１が縦続接続されている。
また、プリアンプ１５０の出力と整合回路１５１の入力の接続ノードＮＤと、増幅器１００Ｇの出力側の整合回路１０７の入力部との間に、ＦＥＴスイッチ等のスイッチ１５２と整合回路１５３が縦続接続されている。
【００５５】
上述した第１〜第７の実施の形態のような構成で、利得が足りない場合、前段にプリアンプ（増幅器）１５０を配置する。
前段に増幅器を配置する場合、その出力にスイッチ１５２を配置し、出力と接続すれば、さらに低い出力での高効率化も可能である。
また、前段の帯域が足りない場合は整合回路の切り替えを行っても良い。
【００５６】
以上のような回路はその全てもしくは一部がＭＭＩＣ（Monolithic Microwave Integrated Circuit）上に構成されている。ＭＭＩＣ上に搭載されない部分は有機基板などのモジュール基板上もしくはセット基板上に配置しても構わない。
【００５７】
＜９．第９の実施の形態＞
図１２は、本第９の実施の形態に係る増幅器の構成例を示す回路図である。
【００５８】
本第９の実施の形態に係る増幅器１００Ｈが第８の実施の形態に係る増幅器１００Ｇと異なる点は次の通りである。
本増幅器１００Ｈにおいては、整合回路１０７の出力側にバンド切り替えスイッチ１５４が配置され、複数のＲＦ出力が得られるように構成されている。
また、増幅器１００Ｈにおいて、バンド切り替えスイッチ１５４の各出力とＲＦ出力端子１５５，１５６，１５７との間に整合回路１５８，１５９，１６０が配置されている。
【００５９】
このように、増幅器１００Ｈの出力には，図１２に示すように、バンド切り替え用のスイッチ１５４が配置される場合もある。
この場合、さらなる高性能化のためにバンド切り替え後にさらなる出力整合回路１５８〜１６０を配置してもよい。
【００６０】
＜１０．第１０の実施の形態＞
図１３は、本第１０の実施の形態に係る無線通信装置の構成例を示す図である。
【００６１】
本無線通信装置２００は、増幅器１００Ｉの入力段にトランシーバ２０１が配置されている。
無線通信装置２００は、バンド切り替えスイッチ１５４の出力側に、フィルタとしてのデュプレキサ１６１が配置され、デュプレキサ１６１の出力側にアンテナＡＴＮを選択的に接続するアンテナスイッチ１６２が配置されている。
【００６２】
そして、無線通信装置２００に適用されている増幅器１００Ｉにおいては、トランシーバ２０１の出力とプリアンプ１５０の入力との間にさらにプリアンプ（前置増幅器）１６３と整合回路１６４が縦続接続されている。
また、プリアンプ１６３の出力と整合回路１６４の入力との接続ノードＮＤ２と、増幅器１００Ｉの出力側の整合回路１０７の入力部との間に、ＦＥＴスイッチ等のスイッチ１６５と整合回路１６６が縦続接続されている。
【００６３】
本第１０の実施の形態の無線通信装置２００には、上述した第１〜第９の実施の形態に係る増幅器１００〜１００Ｈのいずれかを適用することが可能であり、上述した各増幅器の効果と同様の効果を得ることができる。
すなわち、基本的に本技術の増幅器１００では、第１のＦＥＴ１０１、第２のＦＥＴ１０２、および第３のＦＥＴ１０３のゲートには入力から同時に信号が入力される。
このため、第１のＦＥＴ１０１、第２のＦＥＴ１０２、および第３のＦＥＴ１０３はそれぞれ増幅器としての役割を果たすため、増幅器として高い利得を提供することが可能になる。
換言すれば、本実施の形態の増幅器によれば、通常技術では対応できない多バンド化に対応する広帯域化を実現したうえ、高効率で小型なＰＡ（パワーアンプ）を実現できる。さらに、最高出力状態のみでなく出力が下がった状態においても高効率を実現できるＰＡを実現できる。
したがって、本無線通信装置２００によれば、安定して無線送信を行うことが可能である。
【００６４】
＜１１．第１１の実施の形態＞
次に、第１１の実施の形態に係る増幅器３００について説明する。本実施の形態は、２つのＦＥＴにより増幅器を構成するとともに、２段目のＦＥＴのゲートを、キャパシタを介して接地したものである。なお、上記第１の実施の形態に係る増幅器１００と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。
【００６５】
図１４は、第１１の実施の形態に係る増幅器３００の一構成例を表すものである。増幅器３００は、第１のＦＥＴ１０１と、第２のＦＥＴ１０２と、バイアス回路３１９と、安定化回路３１０と、キャパシタ３１７とを備えている。
【００６６】
第２のＦＥＴ１０２のドレインは、バイアス供給回路１１０を介して電源１１４に接続されるとともに、整合回路１０７を介して負荷１２３に接続されている。すなわち、第１の実施の形態では、３つのＦＥＴを用いて増幅器１００を構成したが（図１）、本実施の形態では、２つのＦＥＴを用いて増幅器３００を構成している。バイアス供給回路１０８〜１１０は、２つのＦＥＴなどと同一チップに集積してもよいし、２つのＦＥＴなどが集積されたチップとは別部品として構成してもよい。バイアス回路３１９は、抵抗素子１２０を介して第１のＦＥＴ１０１のゲートにバイアス電圧を印加するとともに、抵抗素子１２１を介して第２のＦＥＴ１０２のゲートにバイアス電圧を印加する。安定化回路３１０は、増幅器３００の安定性を高めるものであり、第１のＦＥＴ１０１のゲートと、第２のＦＥＴ１０２のゲートとの間に接続されている。なお、この例では、第１のＦＥＴ１０１のゲートは、入力端子１０６に直接接続されている。
【００６７】
キャパシタ３１７は、第２のＦＥＴ１０２のゲートと接地との間のインピーダンスを所定の値にするためのものである。キャパシタ３１７の一端は、第２のＦＥＴ１０２のゲートに接続され、他端は接地されている。すなわち、第１の実施の形態では、例えば第２のＦＥＴ１０２のゲートを、入力ノードＮＤＩおよびキャパシタ１１７を介して入力端子１０６に接続したが（図１）、本実施の形態では、キャパシタ３１７を介して接地している。
【００６８】
このキャパシタ３１７は、増幅器３００への入力信号の周波数において、インピーダンスが所定の値になるように容量値が設定されたものである。増幅器３００では、キャパシタ３１７のインピーダンスを所定の値に設定することにより、高利得および高効率を実現することができるとともに、伝達特性の線形性を高めることができる。以下に、キャパシタ３１７のインピーダンスについて詳細に説明する。
【００６９】
図１５は、増幅器３００の要部の回路構成（基本回路）を表すものである。この図１５では、キャパシタ３１７を、所定のインピーダンスＺを有する素子３０１として示している。また、安定化回路３１０は省略している。出力端子３０６は、第２のＦＥＴ１０２のドレインに接続された端子であり、図１４に示したように、整合回路１０７を介して負荷１２３に接続されている。電圧Ｖｇ１は、第１のＦＥＴ１０１のゲート電圧であり、電圧Ｖｄ１は、第１のＦＥＴ１０１のドレイン電圧である。また、電圧Ｖｓ２は、第２のＦＥＴ１０２のソース電圧であり、電圧Ｖｇ２は、第２のＦＥＴ１０２のゲート電圧であり、電圧Ｖｄ２は、第２のＦＥＴ１０２のドレイン電圧である。
【００７０】
図１６は、図１５に示した基本回路の高周波等価回路を表すものである。Ｃgs1は、第１のＦＥＴ１０１のゲート容量である。また、Ｉds1は、第１のＦＥＴ１０１のドレイン電流であり、第１のＦＥＴ１０１のトランスコンダクタンスｇｍ１と第１のＦＥＴ１０１のゲート・ソース間電圧Ｖgs1の積（ｇｍ１×Ｖgs1）で表されるものである。また、Ｃgs2は、第２のＦＥＴ１０２のゲート容量である。また、Ｉds2は、第２のＦＥＴ１０２のドレイン電流であり、第２のＦＥＴ１０２のトランスコンダクタンスｇｍ２と第２のＦＥＴ１０２のゲート・ソース間電圧Ｖgs2の積（ｇｍ２×Ｖgs2）で表されるものである。なお、抵抗素子１２１のインピーダンスは、素子３０１のインピーダンスよりも十分に大きいため、図１６では、抵抗素子１２１を省いている。
【００７１】
図１７は、基本回路の増幅動作を模式的に表すものである。入力端子１０６に入力された信号は、まず、第１のＦＥＴ１０１のゲートに入力される。その際、第１のＦＥＴ１０１のソースは接地されているため、この信号は、第１のＦＥＴ１０１において、ゲート・ソース間電圧Ｖgs1として印加される。第１のＦＥＴ１０１のソースに入力された信号は、第１のＦＥＴ１０１により増幅され、かつ反転し、第１のＦＥＴ１０１のドレインから出力される。この信号は、キャパシタ１０４を介して、第２のＦＥＴ１０２のソース（ソース電圧Ｖｓ２）に入力される。その際、第２のＦＥＴ１０２のゲート（ゲート電圧Ｖｇ２）には、第２のＦＥＴ１０２のソース電圧Ｖｓ２の波形と同相の波形が現れる。そして、第２のＦＥＴ１０２のソースに入力された信号は、第２のＦＥＴ１０２により増幅され、電圧Ｖｄ２として出力される。
【００７２】
以下に、この動作をより詳細に検討する。以下の説明では、一例として、第１のＦＥＴ１０１と第２のＦＥＴ１０２とを、同じレイアウト寸法（例えばゲート幅およびゲート長）のデバイスとする。言い換えれば、この例では、第１のＦＥＴ１０１および第２のＦＥＴ１０２は、同じ電流特性を有するものとする。
【００７３】
まず、第２のＦＥＴ１０２のソース電圧Ｖｓ２は、第１のＦＥＴ１０１のゲート・ソース電圧Ｖgs1を用いて次式のように表される。
Ｖｓ２ ＝ −Ａｖ１×Ｖgs1  ・・・（１）
ここで、Ａｖ１は、第１のＦＥＴ１０１による電圧利得である。また、第２のＦＥＴ１０２のゲート電圧Ｖｇ２は、この電圧Ｖｓ２を用いて次式のように表される。
Ｖｇ２ ＝ Ｖｓ２×Ｚ／（Ｚ＋Ｚcgs2）  ・・・（２）
ここで、Ｚcgs2は、ゲート容量Ｃgs2のインピーダンスである。式（１），（２）により、第２のＦＥＴ１０２のゲート・ソース間電圧Ｖgs2は、次式のように表される。
Ｖgs2 ＝ Ｖｇ２−Ｖｓ２
＝ Ｖgs1×Ａｖ１×Ｚcgs2／（Ｚ＋Ｚcgs2）  ・・・（３）
【００７４】
この基本回路では、第１のＦＥＴ１０１と第２のＦＥＴ１０２は直列に接続されているため、第１のＦＥＴ１０１のドレイン電流Ｉds1（＝ｇｍ１×Ｖgs1）と、第２のＦＥＴ１０２のドレイン電流Ｉds2（＝ｇｍ２×Ｖgs2）とが互いにほぼ等しい。また、第１のＦＥＴ１０１のサイズと第２のＦＥＴ１０２のサイズが等しいため、第１のＦＥＴ１０１のトランスコンダクタンスｇｍ１と、第２のＦＥＴ１０２のトランスコンダクタンスｇｍ２とが互いにほぼ等しい。よって、第１のＦＥＴ１０１のゲート・ソース間電圧Ｖgs1と、第２のＦＥＴ１０２のゲート・ソース間電圧Ｖgs2とが、互いにほぼ等しくなることが望ましい。
Ｖgs1 ＝ Ｖgs2  ・・・（４）
式（３），（４）により、次式が得られる。
Ａｖ１×Ｚcgs2／（Ｚ＋Ｚcgs2）＝１
この式をインピーダンスＺについて整理すると、次式が得られる。
Ｚ ＝ （Ａｖ１−１）×Ｚcgs2
＝ （Ａｖ１−１）／（ｊ×２π×ｆ×Ｃgs2）・・・（５）
【００７５】
式（５）に示したように、第２のＦＥＴ１０２のゲートに接続する素子３１７のインピーダンスＺは、第１のＦＥＴ１０１の電圧利得Ａｖ１と、第２のＦＥＴ１０２のゲート容量のインピーダンスＺcgs2により定まる。このインピーダンスＺcgs2は、入力信号の周波数ｆと、第２のＦＥＴ１０２のゲート容量Ｃgs2により定まる。このインピーダンスＺの虚数部分は、例えば数十Ω程度である。なお、先行技術（特開2008-236354号公報）では、例えば２段目のＦＥＴのゲートに１／４波長伝送線路を設けた回路が提案されているが、この２段目のＦＥＴ等はインピーダンス変換のために導入されており、また、この１／４波長伝送線路は、ゲートにバイアスを供給するとともに、入力信号の周波数においてインピーダンスを無限大にするものであるため、本技術とは異なるものである。
【００７６】
このように、増幅器３００では、第２のＦＥＴ１０２のゲートを、このような所定のインピーダンスＺを有する素子３０１を介して接地することにより、第１のＦＥＴ１０１のゲート・ソース間電圧Ｖgs1と、第２のＦＥＴ１０２のゲート・ソース間電圧Ｖgs2とを、互いにほぼ等しくすることができる。このインピーダンスＺは、式（５）から明らかなように、容量値がＣgs2／（Ａｖ１−１）のキャパシタにおけるインピーダンスと同じである。よって、図１４に示したように、素子３０１としてキャパシタ３１７を用いることができる。このキャパシタ３１７は、上述したように所定のインピーダンスを有するものであるため、交流的に接地するためにインピーダンスを十分小さくする、いわゆるバイパスコンデンサとは異なるものである。
【００７７】
なお、この例では、素子３０１としてキャパシタ３１７を用いたが、これに限定されるものではなく、入力信号の周波数において、この所定のインピーダンスＺを実現できる構成であれば、どのような素子を用いてもよい。
【００７８】
以上のように本実施の形態では、第２のＦＥＴのゲートを、入力信号の周波数において所定のインピーダンスを有する素子を介して接地したので、高利得および高効率を実現することができるとともに、伝達特性の線形性を高めることができる。
【００７９】
［変形例１１−１］
上記実施の形態では、所定のインピーダンスＺを有する素子３０１としてキャパシタ３１７を用いたが、これに限定されるものではなく、これに代えて、例えば、図１８に示したように、可変キャパシタ３１７Ｂを用いてもよい。可変キャパシタ３１７Ｂは、例えば、複数のキャパシタを備え、それらをスイッチで切り換える構成にすることができる。これにより、例えば、入力信号の周波数に応じて、インピーダンスＺを変更することができるため、１つの増幅器で様々な周波数の信号を増幅することができるとともに、周波数ごとに電力効率を最適化することができる。
【００８０】
［変形例１１−２］
上記実施の形態では、安定化回路３１０を設けたが、これに限定されるものではなく、これに代えて、例えば、図１９に示したように、これを省いてもよい。
【００８１】
［変形例１１−３］
上記実施の形態では、２つのＦＥＴにより増幅器３００を構成したが、これに限定されるものではなく、これに代えて、３つ以上のＦＥＴにより増幅器を構成してもよい。以下に、３つのＦＥＴにより増幅器を構成する場合について、いくつかの例を挙げて詳細に説明する。
【００８２】
図２０は、本変形例に係る増幅器３００Ｄの一構成例を表すものである。増幅器３００Ｄは、第３のＦＥＴ１０３と、安定化回路３１１と、キャパシタ３１８とを備えている。
【００８３】
第３のＦＥＴ１０３のソースは、キャパシタ１０５を介して第２のＦＥＴ１０２のドレインに接続され、ドレインは、バイアス供給回路１１２を介して電源１１５に接続されるとともに、整合回路１０７を介して負荷１２３に接続されている。すなわち、本変形例では、３つのＦＥＴを用いて増幅器３００Ｄを構成している。安定化回路３１１は、増幅器３００Ｄの安定性を高めるものであり、第１のＦＥＴ１０１のゲートと、第３のＦＥＴ１０３のゲートとの間に接続されている。キャパシタ３１８の一端は第３のＦＥＴ１０３のゲートに接続され、他端は接地されている。
【００８４】
このキャパシタ３１８は、入力信号の周波数において、インピーダンスが所定の値になるように容量値が設定されている。具体的には、上記実施の形態の場合と同様に、キャパシタ３１８のインピーダンスＺは、次式のように設定することが望ましい。
Ｚ ＝ （Ａｖ１２−１）×Ｚcgs3
＝ （Ａｖ１２−１）／（ｊ×２π×ｆ×Ｃgs3）・・・（６）
ここで、Ｃgs3は、第３のＦＥＴ１０３のゲート容量であり、Ｚcgs3は、ゲート容量Ｃgs3のインピーダンスである。また、Ａｖ１２は、第１のＦＥＴ１０１および第２のＦＥＴ１０２からなる２段のアンプによる電圧利得である。ここで、電圧利得Ａｖ１２は、電圧利得Ａｖ１よりも大きい。よって、第１のＦＥＴ１０１、第２のＦＥＴ１０２、および第３のＦＥＴ１０３のサイズが互いに同じである場合には、キャパシタ３１８のインピーダンスＺは、キャパシタ３１７のインピーダンスＺよりも大きい。言い換えれば、キャパシタ３１８の容量値は、キャパシタ３１７の容量値よりも小さい。
【００８５】
なお、この例では、第３のＦＥＴ１０３のゲートにキャパシタ３１８を接続したが、これに限定されるものではなく、この所定のインピーダンスＺを実現できる構成であれば、どのような素子を用いてもよい。
【００８６】
この増幅器３００Ｄでは、第２のＦＥＴ１０２のゲートを、キャパシタ３１７を介して接地するとともに、第３のＦＥＴ１０３のゲートを、キャパシタ３１８を介して接地したが、これに限定するものではない。
【００８７】
例えば、図２１に示したように、第２のＦＥＴ１０２のゲートを、キャパシタ３１７を介して入力ノードＮＤＩに接続し、第３のＦＥＴ１０３のゲートを、キャパシタ３１８を介して接地してもよい。その場合、例えば図２２に示したように、入力ノードＮＤＩと、第１のＦＥＴ１０１のゲートとを、キャパシタ１１６を介して接続してもよい。
【００８８】
また、例えば、図２３に示したように、第２のＦＥＴ１０２のゲートを、キャパシタ３１７を介して接地し、第３のＦＥＴ１０３のゲートを、キャパシタ３１８を介して入力ノードＮＤＩに接続してもよい。その場合、例えば図２４に示したように、入力ノードＮＤＩと、第１のＦＥＴ１０１のゲートとを、キャパシタ１１６を介して接続してもよい。
【００８９】
このような場合でも、キャパシタ３１７，３１８の容量値を、式（５），（６）を参考にして設定することができる。特に、入力ノードＮＤＩのインピーダンスが十分に低い場合には、式（５），（６）を用いることができる。
【００９０】
［変形例１１−４］
また、本実施の形態に係る増幅器３００に、上記第２の実施の形態から第１０の実施の形態の各技術を適用してもよい。
【００９１】
＜１２．第１２の実施の形態＞
次に、第１２の実施形態に係る増幅器４００について説明する。本実施形態は、２つのＦＥＴにより増幅器を構成するとともに、２段目のＦＥＴのゲートを、キャパシタを介して入力ノードＮＤＩに接続したものである。なお、上記第１１の実施の形態に係る増幅器３００と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。
【００９２】
図２６は、第１２の実施の形態に係る増幅器４００の一構成例を表すものである。キャパシタ３１７の一端は第２のＦＥＴ１０２のゲートに接続され、他端は入力ノードＮＤＩに接続されている。すなわち、第１１の実施の形態では、第２のＦＥＴ１０２のゲートを、キャパシタ３１７を介して接地したが（図１４）、本実施の形態では、キャパシタ３１７を介して入力ノードＮＤＩに接続している。
【００９３】
このキャパシタ３１７は、上記第１１の実施の形態の場合（式（５）等）と同様に、入力信号の周波数において、インピーダンスが所定の値になるように容量値が設定されている。これにより、増幅器４００では、増幅器３００と同様に、高利得および高効率を実現することができるとともに、伝達特性の線形性を高めることができる。特に、増幅器４００では、第２のＦＥＴ１０２のゲートを、キャパシタ３１７を介して入力ノードＮＤＩに接続したので、負帰還回路を形成する。これにより、増幅器４００の動作をより安定にすることができる。
【００９４】
以上のように本実施の形態では、第２のＦＥＴのゲートを、入力信号の周波数において所定のインピーダンスを有する素子を介して入力ノードに接続したので、増幅器の動作をより安定にすることができる。その他の効果は、上記第１１の実施の形態の場合と同様である。
【００９５】
［変形例１２−１］
上記実施の形態では、所定のインピーダンスＺを有する素子３０１としてキャパシタ３１７を用いたが、これに限定されるものではなく、これに代えて、例えば、変形例１１−１と同様に、可変キャパシタを用いてもよい。
【００９６】
［変形例１２−２］
上記実施の形態では、入力ノードＮＤＩと第１のＦＥＴ１０１のゲートとを直接接続したが、これに限定されるものではなく、これに代えて、例えば図２６に示したように、キャパシタ１１６を介して接続してもよい。
【００９７】
［変形例１２−３］
上記実施の形態では、２つのＦＥＴにより増幅器４００を構成したが、これに限定されるものではなく、これに代えて、例えば、図２７に示したように、３つのＦＥＴにより増幅器４００を構成してもよい。この例では、第３のＦＥＴ１０３のゲートは、キャパシタ３１８を介して入力ノードＮＤＩに接続されている。また、例えば図２８に示したように、入力ノードＮＤＩと、第１のＦＥＴ１０１のゲートとを、キャパシタ１１６を介して接続してもよい。この場合でも、キャパシタ３１７，３１８の容量値を、式（５），（６）を参考にして設定することができる。
【００９８】
［変形例１２−４］
また、本実施の形態に係る増幅器４００に、上記第２の実施の形態から第１０の実施の形態の各技術を適用してもよい。
【００９９】
なお、本技術は以下のような構成をとることができる。
【０１００】
（１）接地と負荷との間に直列に接続された第１の電界効果トランジスタ（ＦＥＴ）および第２のＦＥＴを含む複数段のＦＥＴと、
前記第１のＦＥＴのドレインと前記第２のＦＥＴのソースとの間に接続された第１のキャパシタと
を備え、
前記第１のＦＥＴのソースが接地され、
最終段のＦＥＴのドレインが第１の整合回路を介して出力負荷に接続され、
前記複数段のＦＥＴのゲートが信号の入力ノードへと導かれるように設けられている
増幅器。
【０１０１】
（２）前記複数段のＦＥＴの各ＦＥＴのドレインはバイアス素子を介して電源に接続され、
前記第１のＦＥＴを除くＦＥＴのソースはバイアス素子を介して接地され、
前記複数段のＦＥＴの各ＦＥＴのゲートはゲート電位をバイアスするバイアス回路に接続されている
前記（１）に記載の増幅器。
【０１０２】
（３）前記第１のＦＥＴのドレインと前記第２のＦＥＴのドレインがスイッチを介して接続されている
前記（１）または（２）に記載の増幅器。
【０１０３】
（４）ソースが前記第２のＦＥＴのドレインに第２のキャパシタを介して接続され、ドレインが前記第１の整合回路を介して前記出力負荷に接続される、最終段のＦＥＴとしての第３のＦＥＴを有する
前記（１）または（２）に記載の増幅器。
【０１０４】
（５）前記第２のＦＥＴのドレインと前記第３のＦＥＴのドレインがスイッチを介して接続されている
前記（４）に記載の増幅器。
【０１０５】
（６）前記第１のＦＥＴのドレインと前記第２のＦＥＴのドレインがスイッチを介して接続され、
前記第２のＦＥＴのドレインと前記第３のＦＥＴのドレインがスイッチを介して接続されている
前記（４）に記載の増幅器。
【０１０６】
（７）前記第１のＦＥＴのドレインと前記第３のＦＥＴのドレインがスイッチを介して接続されている
前記（４）に記載の増幅器。
【０１０７】
（８）前記第１のＦＥＴのドレインと前記第３のＦＥＴのドレインがスイッチを介して接続され、
前記第２のＦＥＴのドレインと前記第３のＦＥＴのドレインがスイッチを介して接続されている
前記（４）に記載の増幅器。
【０１０８】
（９）少なくともいずれかのＦＥＴにおいて、ゲートとソース間、ゲートとドレイン間、ドレインとソース間のうちの少なくともいずれかに、そのＦＥＴを安定化させる安定化回路が配置されている
前記（１）から（８）のいずれかに記載の増幅器。
【０１０９】
（１０）前記入力ノードの前段に少なくとも一つの前置増幅器を有する
前記（１）から（９）のいずれかに記載の増幅器。
【０１１０】
（１１）前記前置増幅器の出力と前記第１の整合回路との間に、前記前置増幅器の出力を前記第１の整合回路に選択的に供給するスイッチを含む
前記（１０）に記載の増幅器。
【０１１１】
（１２）前記第１の整合回路の出力側に、バンド切り替え用スイッチを有する
前記（１）から（１１）のいずれかに記載の増幅器。
【０１１２】
（１３）前記バンド切り替え用スイッチの出力側に第２の整合回路が配置されている
前記（１２）に記載の増幅器。
【０１１３】
（１４）前記バンド切り替え用スイッチの出力側にフィルタが配置されている
前記（１２）に記載の増幅器。
【０１１４】
（１５）前記バンド切り替え用スイッチの出力側に配置された、前記第２の整合回路または前記フィルタの出力側にアンテナとの接続を切り替えるアンテナスイッチが配置されている
前記（１３）または（１４）に記載の増幅器。
【０１１５】
（１６）信号の入力ノードへと導かれるように設けられたゲートと、接地されたソースと、ドレインとを有する第１のＦＥＴと、
第１のキャパシタと、
前記入力ノードに入力される信号の周波数において所定の第１のインピーダンス値を有する第１の素子と、
前記第１の素子に接続されたゲートと、前記第１のキャパシタを介して前記第１のＦＥＴのドレインに接続されたソースと、ドレインとを有する第２のＦＥＴと
を備えた増幅器。
【０１１６】
（１７）前記第２のＦＥＴのゲートは、前記第１の素子を介して接地されている
前記（１６）に記載の増幅器。
【０１１７】
（１８）前記第２のＦＥＴのゲートは、前記第１の素子を介して前記入力ノードに接続されている
前記（１６）に記載の増幅器。
【０１１８】
（１９）前記第１の素子はキャパシタを用いて構成されている
前記（１６）から（１８）のいずれかに記載の増幅器。
【０１１９】
（２０）前記第１の素子は可変キャパシタを用いて構成されている
前記（１６）から（１９）のいずれかに記載の増幅器。
【０１２０】
（２１）前記第１のＦＥＴのゲートと、前記第２のＦＥＴのゲートとの間に接続された安定化回路をさらに備えた
前記（１６）から（２０）のいずれかに記載の増幅器。
【０１２１】
（２２）第２のキャパシタと、
前記入力ノードに入力される信号の周波数において所定の第２のインピーダンス値を有する第２の素子と、
前記第２の素子に接続されたゲートと、前記第２のキャパシタを介して前記第２のＦＥＴのドレインに接続されたソースと、ドレインとを有する第３のＦＥＴと
をさらに備えた
前記（１６）から（２１）のいずれかに記載の増幅器。
【０１２２】
（２３）前記第３のＦＥＴのゲートは、前記第２の素子を介して接地されている
前記（２２）に記載の増幅器。
【０１２３】
（２４）前記第３のＦＥＴのゲートは、前記第２の素子を介して前記入力ノードに接続されている
前記（２２）に記載の増幅器。
【０１２４】
（２５）前記第２のインピーダンス値は、前記第１のインピーダンス値よりも大きい
前記（２２）から（２４）のいずれかに記載の増幅器。
【０１２５】
（２６）第３のキャパシタをさらに備え、
前記入力ノードは、前記第３のキャパシタを介して前記第１のＦＥＴのゲートに接続されている
前記（１６）から（２５）のいずれかに記載の増幅器。
【０１２６】
（２７）送信すべき信号を増幅してアンテナに出力する増幅器を備え、
前記増幅器は、
接地と負荷との間に直列に接続された第１の電界効果トランジスタ（ＦＥＴ）および第２のＦＥＴを含む複数段のＦＥＴと、
前記第１のＦＥＴのドレインと前記第２のＦＥＴのソースとの間に接続された第１のキャパシタと
を有し、
前記第１のＦＥＴのソースが接地され、
最終段のＦＥＴのドレインが第１の整合回路を介して出力負荷に接続され、
前記複数段のＦＥＴのゲートが信号の入力ノードへと導かれるように設けられている
無線通信装置。
【０１２７】
（２８）前記複数段のＦＥＴの各ＦＥＴのドレインはバイアス素子を介して電源に接続され、
前記第１のＦＥＴを除くＦＥＴのソースはバイアス素子を介して接地され、
前記複数段のＦＥＴの各ＦＥＴのゲートはゲート電位をバイアスするバイアス回路に接続されている
前記（２７）に記載の無線通信装置。
【０１２８】
（２９）信号を増幅する増幅器を備え、
前記増幅器は、
信号の入力ノードへと導かれるように設けられたゲートと、接地されたソースと、ドレインとを有する第１のＦＥＴと、
第１のキャパシタと、
前記入力ノードに入力される信号の周波数において所定の第１のインピーダンス値を有する第１の素子と、
前記第１の素子に接続されたゲートと、前記第１のＦＥＴのドレインと前記第１のキャパシタを介して接続されたソースと、ドレインとを有する第２のＦＥＴと
を有する
無線通信装置。
【符号の説明】
【０１２９】
１００，１００Ａ〜１００Ｉ，３００，３００Ｂ〜３００Ｈ，４００，４００Ｂ〜４００Ｄ…増幅器、１０１…第１のＦＥＴ、１０２…第２のＦＥＴ、１０３…第３のＦＥＴ、１０４…第１のキャパシタ、１０５…第２のキャパシタ、１０６…入力端子、１０７…整合回路、１０８〜１１２…バイアス供給回路（バイアス素子）、１１３〜１１５…電源、１１６〜１１８，３１７，３１８…キャパシタ（アイソレーション素子）、３１７Ｂ…可変キャパシタ、１１９，３１９…バイアス回路、１２０〜１２２…抵抗素子（バイアス素子）、１２３…出力負荷、１２４，１２４Ａ，１２５，１２５Ａ…スイッチ、１３１〜１３９，３１０，３１１…安定化回路、１４１〜１４３…パッシブ素子（パッシブ回路）、１５０…プリアンプ、１５１…整合回路、１５２…スイッチ、１５３…整合回路、１５４…バンド切り替えスイッチ、１５８〜１６０…整合回路、１６１…デュプレキサ、１６２…アンテナスイッチ、１６３…プリアンプ、１６４…整合回路、１６５…スイッチ、１６６…整合回路、２００…無線通信装置、２０１…トランシーバ、ＡＴＮ…アンテナ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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