(57)【特許請求の範囲】
【請求項１】
炭化珪素半導体基体上に、第１導電型のゲート電極を備えたトランジスタと、第２導電型のアノード電極を備えたダイオードとを有する半導体装置を製造する半導体装置の製造方法において、
前記炭化珪素半導体基体の一方の主面上に、前記トランジスタのドレイン領域ならびに前記ダイオードのカソードとして機能する第１導電型のドリフト領域を形成する第１の工程と、
前記ドリフト領域内に第２導電型のウェル領域を形成する第２の工程と、
前記ウェル領域内に第１導電型のソース領域を形成する第３の工程と、
前記ソース領域ならびに前記ウェル領域を貫通して前記ドリフト領域に至る深さの溝を形成する第４の工程と、
前記溝内を含む全面に絶縁膜を介して第１層ポリシリコンを形成する第５の工程と、
前記第１層ポリシリコンに第１導電型の不純物を導入する第６の工程と、
少なくとも前記溝内に前記第１層ポリシリコンと前記絶縁膜を残して、前記第１層ポリシリコンと前記絶縁膜を選択的に除去する第７の工程と、
前記溝内を含む全面に第２層ポリシリコンを形成する第８の工程と、
前記溝内以外の前記第２層ポリシリコンに第２導電型の不純物を導入する第９の工程と、
前記第１層ポリシリコン、第２層ポリシリコンならびに前記絶縁膜を選択的に除去し、前記絶縁膜を介して前記溝内に前記第１導電型の第１層ポリシリコンと前記第２層ポリシリコンで構成された第１導電型のゲート電極を形成し、前記ドリフト領域と電気的に接続されて第２導電型の第２層ポリシリコンで構成されたアノード電極を形成する第１０の工程と、
前記炭化珪素半導体基体の他方の主面上に、ドレイン電極を形成する第１１の工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第１層ポリシリコンに導入された第１導電型の不純物、前記第２層ポリシリコンに導入された第２導電型の不純物を活性化するアニール処理を行う工程
を有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１導電型の不純物は、砒素で構成され、前記第２導電型の不純物は、ボロンで構成されている
ことを特徴とする請求項１または２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素半導体上にトランジスタとダイオードが配置形成された半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、この種の技術としては、例えば以下に示す文献に記載されたものが知られている（特許文献１参照）。この文献に記載された半導体装置において、Ｐ型もしくはＮ型のトランジスタのゲート電極とＰ型もしくはＮ型のダイオードのアノード電極を形成する場合には、それぞれの電極に対して不純物となるイオンを注入する工程を行う必要があった。例えば、両電極をポリシリコンで形成する場合には、ゲート電極のポリシリコンにＰ型もしくはＮ型のイオンを選択的に注入する工程と、アノード電極のポリシリコンにＰ型もしくはＮ型のイオンを注入する工程とである。
【０００３】
これらの工程において、選択的にイオンを注入する場合に、一般的に用いられる手法としては、イオンを注入しようとする箇所が開口されてパターニングされたマスクを形成した後、このマスクを介してイオンを選択的に注入する手法である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−１９９１４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記工程により同一の基体上に隣接してトランジスタとダイオードを配置形成する場合には、半導体装置の高集積化にともなって、ゲート電極とアノード電極を形成する際の上記マスクの位置合わせは高い精度が求められることになる。したがって、マスクの位置合わせ精度を担保しつつ、半導体装置の集積度を高めることは困難になっていた。
【０００６】
そこで、本発明は、上記に鑑みてなされたものであり、その目的とするところは、マスクの位置合わせ精度を担保することなく集積度の向上を図った半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明は、トランジスタのゲート電極を構成する第１層ポリシリコンを全面に形成し、全面に形成された第１層ポリシリコンにマスクを使用せずに第１導電型の不純物を導入し、ダイオードのアノード電極を構成する第２層ポリシリコンを全面に形成し、全面に形成された第２層ポリシリコンにマスクを使用せずに第２導電型の不純物を導入することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、ゲート電極ならびにアノード電極を形成する際に、マスクを使用することなく不純物を導入している。これにより、マスクの位置合わせ精度を担保することなくゲート電極ならびにアノード電極に不純物を導入することが可能となり、半導体装置の集積度を向上させることができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態１に係る半導体装置の構成を示す断面図である。
【図２Ａ】本発明の実施形態１に係る半導体装置の製造方法を示す工程断面図である。
【図２Ｂ】本発明の実施形態１に係る半導体装置の製造方法を示す工程断面図である。
【図２Ｃ】本発明の実施形態１に係る半導体装置の製造方法を示す工程断面図である。
【図２Ｄ】本発明の実施形態１に係る半導体装置の製造方法を示す工程断面図である。
【図２Ｅ】本発明の実施形態１に係る半導体装置の製造方法を示す工程断面図である。
【図２Ｆ】本発明の実施形態１に係る半導体装置の製造方法を示す工程断面図である。
【図２Ｇ】本発明の実施形態１に係る半導体装置の製造方法を示す工程断面図である。
【図２Ｈ】本発明の実施形態１に係る半導体装置の製造方法を示す工程断面図である。
【図２Ｉ】本発明の実施形態１に係る半導体装置の製造方法を示す工程断面図である。
【図２Ｊ】本発明の実施形態１に係る半導体装置の製造方法を示す工程断面図である。
【図２Ｋ】本発明の実施形態１に係る半導体装置の製造方法を示す工程断面図である。
【図２Ｌ】本発明の実施形態１に係る半導体装置の製造方法を示す工程断面図である。
【図２Ｍ】本発明の実施形態１に係る半導体装置の製造方法を示す工程断面図である。
【発明を実施するための形態】
【００１０】
以下、図面を用いて本発明を実施するための実施形態を説明する。
【００１１】
（実施形態１）
図１は本発明の実施形態１に係る半導体装置の製造方法および半導体装置の構成を示す断面図である。図１に示す実施形態１の半導体装置は、炭化珪素半導体基体１上にＭＯＳＦＥＴ型のトランジスタとＰＮ接合型のダイオードを備えて構成されている。
【００１２】
Ｎ型高濃度（Ｎ＋  型）の炭化珪素半導体基体１の一方の主面（表面）上には、Ｎ型低濃度（Ｎ−  型）の炭化珪素からなるドリフト領域２が形成されている。ドリフト領域２の一方の主面側には、Ｐ型のウェル領域３が選択的に形成され、ウェル領域３内にはＮ＋  型のソース領域４が形成されている。
【００１３】
ウェル領域３およびソース領域４には、両領域を貫通してドリフト領域２に至る深さの溝（トレンチ）５が形成されている。溝５の内部には、側面ならびに底面にゲート絶縁膜６が形成され、ゲート絶縁膜６を介してＮ型の多結晶シリコン（ポリシリコン）が埋め込まれてゲート電極７が形成されている。ゲート電極７の上面には、層間絶縁膜８が形成されてゲート電極７を被覆している。ソース領域４ならびに層間絶縁膜８の上には、ソース領域４に電気的に低抵抗でオーミック接続するようにソース電極９が形成されている。
【００１４】
ドリフト領域２上には、Ｐ型のポリシリコンからなるアノード電極１０が形成され、このアノード電極１０は、ドリフト領域２と電気的に接合されて形成されている。
【００１５】
炭化珪素半導体基体１の他方の主面（裏面）には、炭化珪素半導体基体１に対して電気的に低抵抗でオーミック接続するようにドレイン電極１１が形成されている。
【００１６】
このような構成において、トランジスタは、ドレイン領域となるドリフト領域２、ソース領域４ならびにゲート電極７を備えて、所謂縦型のＭＯＳＦＥＴとして構成されている。
【００１７】
また、Ｐ型のアノード電極１０とカソードとして機能するＮ型のドリフト領域２とでＰＮ接合型のダイオードを構成している。これにより、トランジスタとダイオードは、共通の炭化珪素半導体基体１上に隣接して配置形成されている。また、トランジスタのドレイン領域とダイオードのカソードは共通のドリフト領域２により形成されている。これにより、トランジスタとダイオードは、トランジスタのドレインとダイオードのカソードが電気的に共通接続されて構成されている。さらに、トランジスタのゲート電極７とダイオードのアノード電極１０とは、同種の材料のポリシリコンで構成されている一方、異なる導電型で構成されている。すなわち、ゲート電極７は、Ｎ型のポリシリコンで構成され、アノード電極１０は、Ｐ型のポリシリコンで構成されている。
【００１８】
上記トランジスタは、以下に説明するようにして動作する。トランジスタは、ソース電極９の電位を基準として、ドレイン電極１１に所定の正の電位を印加した状態でゲート電極７の電位を制御することで、トランジスタとして機能する。すなわち、ゲート電極７とソース電極９間の電圧を所定の閾値電圧以上にするとゲート電極７の周囲のウェル領域３のチャネル部に反転層が形成されてオン状態となり、ドレイン電極１１からソース電極９へ電流が流れる。一方、ゲート電極７とソース電極９間の電圧を所定の閾値電圧以下にすると、反転層が消滅しオフ状態となり、電流が遮断される。
【００１９】
次に、図２Ａ〜同図Ｍに示す製造工程断面図を用いて本実施形態１に係る半導体装置の製造方法を説明する。
【００２０】
まず、図２Ａに示す工程においては、Ｎ＋  型の炭化珪素半導体基体１の一方の主面に、Ｎ−  型の炭化珪素のエピタキシャル層からなるドリフト領域２を形成する。炭化珪素にはいくつかのポリタイプ（結晶多形）が存在するが、ここでは代表的な４Ｈとして説明する。炭化珪素半導体基体１は、例えば数十から数百μｍ程度の厚みを有する。ドリフト領域２は、例えば不純物濃度が１Ｅ１４〜１Ｅ１８ｃｍ−３、厚さが数μｍ〜数十μｍとして形成される。
【００２１】
次に、図２Ｂに示す工程においては、イオン注入によってドリフト領域２にＰ型のウェル領域３を選択的に形成し、ウェル領域３にＮ＋  型のソース領域４を選択的に形成する。イオン注入領域をパターニングするために、下記に示す工程によりドリフト領域２上にマスク材を形成してもよい。マスク材としては例えばシリコン酸化膜を用いることができ、堆積方法としては熱ＣＶＤ法やプラズマＣＶＤ法を用いることができる。
【００２２】
続いて、マスク材上にレジスト（図示せず）をパターニングする。パターニングの方法としては、一般的なフォトリソグラフィー法を用いることができる。パターニングされたレジストをマスクにして、マスク材を選択的にエッチング除去する。エッチング方法としては、フッ酸を用いたウエットエッチングや、反応性イオンエッチングなどのドライエッチングを用いることができる。
【００２３】
マスク材を選択的にエッチング除去した後、レジストを酸素プラズマや硫酸等で除去する。続いて、パターニングされたマスク材をマスクにして、Ｐ型およびＮ型の不純物をイオン注入し、Ｐ型のウェル領域３およびＮ＋  型のソース領域４を形成する。Ｐ型の不純物としては、アルミやボロンを用いることができる。Ｎ型の不純物としては、窒素を用いることができる。このときに、炭化珪素半導体基体１の温度を６００℃程度に加熱した状態でイオン注入することで、注入領域に結晶欠陥が生じるのを抑制することができる。
【００２４】
イオン注入後、マスク材を例えばフッ酸を用いたウェットエッチングによって除去する。その後、イオン注入した不純物を熱処理することで活性化する。熱処理温度としては１７００℃程度の温度を用いることができ、雰囲気としてはアルゴンや窒素を好適に用いることができる。
【００２５】
次に、図２Ｃに示す工程においては、溝５を形成する。まず、ドリフト領域２、ウェル領域ならびにソース領域４が露出した一方の主面側（表面側）の全面にマスク材（図示せず）を形成する。マスク材としては、先の図２Ｂに示す工程と同様にパターニングされた絶縁膜を用いることができる。続いて、マスク材をマスクにして溝５を形成する。溝５を形成する方法としては、ドライエッチング法を用いることができる。溝５の深さは、ソース領域４ならびにウェル領域３を貫通してドリフト領域２に至るまでとする。
【００２６】
次に、図２Ｄに示す工程においては、溝５の周面（側面、底面）を含めた一方の主面側の全面に、ゲート絶縁膜６を堆積形成する。ゲート絶縁膜６は、例えば１００〜１０００Å程度の厚さに堆積形成する。ゲート絶縁膜６としては、シリコン酸化膜を好適に用いることができ、堆積方法としては熱酸化法、熱ＣＶＤ法、プラズマＣＶＤ法、スパッタ法などが用いられる。
【００２７】
ゲート絶縁膜６を堆積形成した後、ウェル領域３とゲート絶縁膜６との界面準位を低減するために、窒素、アルゴン、Ｎ２Ｏ 等の雰囲気中で１０００℃程度の温度でアニール処理を行ってもよい。
【００２８】
次に、図２Ｅに示す工程においては、先の工程で全面に形成されたゲート絶縁膜６上に、
第１層ポリシリコン１２−１を堆積形成する。堆積方法としては、一般的な低圧ＣＶＤ法を用いることができる。
【００２９】
次に、図２Ｆに示す工程においては、先の工程で形成された第１層ポリシリコン１２−１にＮ型の不純物（ドーパント）となるイオン１３を注入する。このイオン注入の際に、イオン１３は、全面に形成された第１層ポリシリコン１２−１のすべてに注入される。言い換えれば、選択的に第１層ポリシリコン１２−１に注入されることはない。このため、パターニングされたマスクを形成する必要はなく、マスクの位置合わせも不要となる。ドーパントは、第１層ポリシリコン１２−１においてドナーとして機能する例えば砒素を用いることができる。
【００３０】
次に、図２Ｇに示す工程においては、ゲート絶縁膜６ならびに第１層ポリシリコン１２−１を選択的に除去する。すなわち、ゲート電極７を形成する溝５の内部ならびに周辺以外のゲート絶縁膜６ならびに第１層ポリシリコン１２−１を除去する。このとき、パターニングされたマスク材をマスクにしてゲート絶縁膜６ならびに第１層ポリシリコン１２−１を選択的に除去することができる。マスク材としては、絶縁膜を用いることができる。除去する方法としては、ドライエッチング法を用いることができる。
【００３１】
次に、図２Ｈに示す工程においては、全面に第２層ポリシリコン１２−２を堆積形成する。このときに、第２層ポリシリコン１２−２は、溝５の内部に埋め込まれる。ここで、溝５上の第２層ポリシリコン１２−２であって、溝５の上面（図２Ｃにおいてソース領域４の表面に相当）から上の部分の厚さは、例えばドリフト領域２上の第２層ポリシリコン１２−２の厚さよりも厚くなるように形成される。堆積方法としては、一般的な低圧ＣＶＤ法を用いることができる。
【００３２】
次に、図２Ｉに示す工程においては、先の工程で形成された第２層ポリシリコン１２−２にＰ型のドーパントとなるイオン１４を注入する。ドーパントは、第２層ポリシリコン１２−２においてアクセプターとして機能する例えばボロンを用いることができる。
【００３３】
イオン１４を注入する際に、イオン１４は、深さ方向に対して少なくともドリフト領域２上のアノード電極１０を形成する第２層ポリシリコン１２−２に注入される程度のエネルギーで注入される。したがって、この注入エネルギーと、先に触れた第２層ポリシリコン１２−２の厚さにより、イオン１４は溝５の内部の第２層ポリシリコン１２−２に注入されることはない。
【００３４】
一方、イオン１４は、平面方向に対して全面に形成された第２層ポリシリコン１２−２に注入される。言い換えれば、イオン１４は、平面方向に対して選択的に第２層ポリシリコン１２−２に注入されることはない。このため、パターニングされたマスクを形成する必要はなく、マスクの位置合わせも不要となる。
【００３５】
次に、図２Ｊに示す工程においては、アノード電極１０を形成する。まず、アノード電極１０となる第２層ポリシリコン１２−２上にパターニングしたマスク材（図示せず）を形成する。このマスク材としては絶縁膜を用いることができる。続いて、パターニングされたマスク材をマスクにして第２層ポリシリコン１２−２を選択的に除去し、溝５の内部以外の第１層ポリシリコン１２−１ならびにゲート絶縁膜６を選択的に除去する。このとき、溝５に第２層ポリシリコン１２−２が埋め込まれた状態になるまで第２層ポリシリコン１２−２を選択的に除去する。除去する方法としては、ドライエッチングを用いることができる。
【００３６】
次に、図２Ｋに示す工程においては、アニール処理によって注入したイオン１３，１４を活性化する。このアニール処理において、熱処理温度としては１７００℃程度の温度を用いることができ、雰囲気としてはアルゴンや窒素を好適に用いることができる。
【００３７】
このとき、溝５に埋め込まれた第２層ポリシリコン１２−２には、上述したようにＰ型のドーパントとなるイオン１４が注入されていない。このため、溝５に埋め込まれた第１層ポリシリコン１２−１に注入されたＮ型のドーパントとなるイオン１３が活性化され、Ｎ型のゲート電極７が形成されることになる。
【００３８】
次に、図２Ｌに示す工程においては、ゲート電極７ならびにゲート絶縁膜６上に層間絶縁膜８を選択的に形成する。層間絶縁膜８としては、シリコン酸化膜が好適に用いられる。形成方法としては、先ず熱ＣＶＤ法、プラズマＣＶＤ法、スパッタ法などを用いて層間絶縁膜８を全面に堆積形成し、堆積した層間絶縁膜８上にレジストパターン（図示せず）を形成する。その後、このレジストパターンをマスクにしてゲート電極７ならびにゲート絶縁膜６上以外の層間絶縁膜８を選択的に除去する。
【００３９】
最後に、図２Ｍに示す工程においては、ソース領域４に電気的に低抵抗でオーミック接続するようにソース電極９を堆積形成する。また、炭化珪素半導体基体１の他方の主面に、電気的に低抵抗でオーミック接続するようにドレイン電極１１を堆積形成する。
【００４０】
ソース電極９ならびにドレイン電極１１としてはニッケルシリサイドが好適に用いられるが、コバルトシリサイド、チタンシリサイドなどの合金でも構わない。堆積方法としては蒸着法、スパッタ法、ＣＶＤ法などを用いることができる。さらに、ソース電極９上、ドレイン電極１１上にチタンやアルミを積層した積層構造の電極構造としても構わない。ニッケルシリサイドの形成方法としては、先ずニッケルを堆積した後、１０００℃程度の温度でアニールを施し、炭化珪素とニッケルを合金化させる。
【００４１】
以上の製造工程を経て、図１に示す実施形態１に係る半導体装置が完成する。
【００４２】
このような実施形態１においては、図２Ｆの工程に示すように、マスクを用いることなく第１層ポリシリコン１２−１にＮ型のドーパントとなるイオン１３を注入して、ゲート電極７を形成している。これにより、マスクの位置合わせのずれを考慮することなくゲート電極７に不純物を導入することが可能となり、半導体装置の集積度を向上させることができる。また、図２Ｉの工程に示すように、マスクを用いることなく第２層ポリシリコン１２−２にＰ型のドーパントとなるイオン１４を注入して、アノード電極１０を形成している。これにより、マスクの位置合わせのずれを考慮することなくアノード電極１０に不純物を導入することが可能となり、半導体装置の集積度を向上させることができる。
【００４３】
さらに、溝５の内部に第１層ポリシリコン１２−１と第２層ポリシリコン１２−２を埋め込んで２層構造のゲート電極７を形成し、ゲート絶縁膜６に接する第１層ポリシリコン１２−１にのみ不純物を導入してゲート電極をＮ型の導電型としている。
【００４４】
一方、溝５にポリシリコンを埋め込んでゲート電極７を１層構造として、溝５に埋め込まれたポリシリコンに不純物を注入した場合には、深さ方向に対して不純物の注入ムラが生じやすかった。このため、不純物の均一化が求められる、ゲート電極７がゲート絶縁膜６と接する部分で不純物分布を均一にすることが困難となっていた。
【００４５】
これに対して、上記実施形態１においては、ゲート絶縁膜６と接して第１層ポリシリコン１２−１を形成したのに続いて第１層ポリシリコン１２−１に不純物を導入しているので、不純物の均一化が求められる、ゲート電極７がゲート絶縁膜６と接する部分で不純物分布を均一にすることができる。これにより、トランジスタの性能を向上させることが可能となる。
【符号の説明】
【００４６】
１…炭化珪素基体
２…ドリフト領域
３…ウェル領域
４…ソース領域
５…溝
６…ゲート絶縁膜
７…ゲート電極
８…層間絶縁膜
９…ソース電極
１０…アノード電極
１１…ドレイン電極
１２−１…第１層ポリシリコン
１２−２…第２層ポリシリコン
１３，１４…イオン
【図１】
0006024117.tif 000002
【図２Ａ】
0006024117.tif 000003
【図２Ｂ】
0006024117.tif 000004
【図２Ｃ】
0006024117.tif 000005
【図２Ｄ】
0006024117.tif 000006
【図２Ｅ】
0006024117.tif 000007
【図２Ｆ】
0006024117.tif 000008
【図２Ｇ】
0006024117.tif 000009
【図２Ｈ】
0006024117.tif 000010
【図２Ｉ】
0006024117.tif 000011
【図２Ｊ】
0006024117.tif 000012
【図２Ｋ】
0006024117.tif 000013
【図２Ｌ】
0006024117.tif 000014
【図２Ｍ】
0006024117.tif 000015