(57)【特許請求の範囲】
【請求項１】
押鍵操作に応答して順次オンされる第１接点及び第２接点のうち、前記第１接点がオンされてから予め定められたバイアス時間経過後から前記第２接点がオンされるまでのベロシテイ時間に対応するカウント値をカウントする第１カウンタと、
前記第２接点がオンされた時点からカウントを開始する第２カウンタと、
前記第２カウンタでカウントされたカウント値が、前記第１カウンタのカウント値に応じて設定された設定値に一致した時に、前記第１カウンタのカウント値に応じたタッチ情報を含み、発音制御部に対して発音を指示する発音情報を送信するコントローラと、
を有することを特徴とするタッチ検出装置。
【請求項２】
前記第１カウンタはさらに、前記第１接点がオンされてからカウントを開始し、前記バイアス時間到達時に当該カウントをリセットしてから再度カウントを開始する、請求項１に記載のタッチ検出装置。
【請求項３】
第１カウンタと、第２カウンタと、コントローラとを備えたタッチ検出回路にて用いられるタッチ検出方法であって、
押鍵操作に応答して順次オンされる第１接点及び第２接点のうち、前記第１接点がオンされてから予め定められたバイアス時間経過後から前記第２接点がオンされるまでのベロシテイ時間に対応するカウント値を前記第１カウンタでカウントし、
前記第２接点がオンされた時点から前記第２カウンタのカウントを開始し、
前記コントローラが、前記第２カウンタでカウントされたカウント値が、前記第１カウンタのカウント値に応じて設定された設定値に一致した時に、前記第１カウンタのカウント値に応じたタッチ情報を含み、発音制御部に対して発音を指示する発音情報を送信する、タッチ検出方法。
【請求項４】
請求項１に記載のタッチ検出装置と、
複数の鍵と、
前記複数の鍵毎に設けられ、押鍵操作に応じて順次オンされるとともに、当該オン検出信号を前記タッチ検出装置に出力する第１接点及び第２接点と、
前記タッチ検出装置から送信された発音情報に基づいて発音するための発音制御を実行する発音制御部と、
を備えたことを特徴とする電子楽器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、タッチ検出装置、タッチ検出方法及び電子楽器に関する。
【背景技術】
【０００２】
従来、電子楽器において再生される音の強弱を示すベロシティ情報は、例えば電子ピアノであれば、次のようにして検出される。即ち、電子ピアノの各鍵下には、鍵の押下量が相互に異なる状態でオンする第１接点と第２接点とが設けられている。電子ピアノは、第１接点と第２接点との各オンタイミングの時間差を計測し、この時間差に基づいてベロシティ情報を検出する。
その後即座に、電子ピアノは、このベロシティ情報に基づいて、音源から発音させる。
このため、電子ピアノの発音開始タイミングは、ベロシティ情報を検出した直後、即ち、ほぼ第２接点のオンタイミングとなる。この第２接点は、鍵の下限よりも幾分上側に設置される。つまり、従来の電子ピアノは、鍵が下限まで押し切られる前に発音が開始される。
【０００３】
図１８は、従来の電子ピアノにおける、押鍵されてから発音されるまでのタイミングを説明する図である。
図１８に示すように、従来の電子ピアノは、第２接点がオンとなると発音処理を開始するため、鍵が下限まで押し切られる前に発音されていた。
【０００４】
本来、電子ピアノの発音タイミングは、アコースティックピアノの発音タイミングと一致するのが理想である。ところが、アコースティックピアノでは、鍵が押下されると、その動きがアクションに伝達され、ハンマーを動かし、ヘッドが打弦し、その弦振動がピアノのブリッジ、板を通じて発音される。アコースティックピアノにおける、鍵の押下量と発音の関係は、調整されているものの、上記のとおり構造的に複雑である。このため、第２接点のオンタイミングで発音される従来の電子ピアノと、アコースティックピアノとでは構造が異なるため、各々の発音タイミングが異なる。
また、電子ピアノとアコースティックピアノとの発音タイミングの相違は、発音される音の音高、或いは押鍵の強さによっても異なる。
【０００５】
更に、従来の電子ピアノにおいては、本体の重量の増加防止、鍵の戻り時間による連打性の維持、複雑なアクション構造による故障回避等の観点から、アコースティックピアノと比べ、静止状態における鍵の重さが軽く、押鍵時における鍵の慣性モーメントが低い。静止状態における鍵の重さは、静止状態から押鍵を開始するときの反力となり、ごく弱い押鍵操作に対して影響を与える。また、鍵の慣性モーメントは、押鍵操作時の反力となり、強い押鍵操作に対して影響を与える。
図１９は、従来の電子ピアノにおける発音タイミングとアコースティックピアノにおける発音タイミングとの相違を説明する図である。
図１９は、電子ピアノとアコースティックピアノとにおいて、同じ強さで押鍵した場合における、両者の発音タイミングを示している。
上記のとおり、電子ピアノは、アコースティックピアノと比べ鍵の重さが軽く押鍵時における鍵の慣性モーメントが低いため、アコースティックピアノと同じ強さで押鍵された場合でも、より早く押し切られてしまう。このため、電子ピアノの発音タイミングは、目指すべきアコースティックピアノの発音タイミングより早くなってしまう。
【０００６】
そこで、特許文献１には、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）が実行する時差発音処理により、発音指示情報を検出した後、実際に楽音を生成させるまでの時間を、発音する音の音高情報や音色情報に応じた時間だけ遅延させる電子楽器が開示されている。
また、特許文献２には、ＣＰＵが実行する発音タイミング補正処理により、ベロシティと遅延時間とが対応付けられたテーブルを用いて、遅延時間を設定し、当該遅延時間の経過後に発音する電子ピアノが提案されている。
特許文献１の電子楽器や特許文献２の電子ピアノによれば、ＣＰＵがソフトウェアによる処理を実行することで、押鍵されてから発音するまでの時間を調整できる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平８−２３４７３３号公報
【特許文献２】特開平７−９２９７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、近年、電子楽器は、同一タイミングで多くの音を発生させるため、搭載するＣＰＵの処理負担が増大している。このため、特許文献１や２のようにＣＰＵがソフトウェアを実行させることによる処理を単に採用しただけでは、発音タイミングの遅延時間を正確に管理することは困難な状態になっている。
図２０は、ソフトウェアによる処理で発音タイミングを遅延させる従来の電子ピアノにおける、押鍵されてから発音されるまでのタイミングを説明する図である。
ソフトウェアによる処理で発音タイミングを遅延させる従来の電子ピアノは、第２接点がオンされてから、発音タイミングを遅延させるための補正時間をカウントし、補正時間経過後に発音する。
ところが、当該電子ピアノのＣＰＵの処理負担は、同一タイミングで発生させる音の数によって増減する。このため、ＣＰＵの処理負担の増減により、図２０に示すように、補正時間のカウントにぶれが生じ、結果として、発音タイミングもぶれが生じる。この「ぶれ」は、ＣＰＵの処理負担の増減により変動するので、演奏者が調整できず、演奏の妨げになる。
【０００９】
本発明は、このような状況に鑑みてなされたものであり、電子楽器において、同一タイミングで多くの音を発生させる場合でも、各鍵の押鍵に対して正確なタイミングで発音をすることを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、本発明の一態様のタッチ検出装置は、
押鍵操作に応答して順次オンされる第１接点及び第２接点のうち、前記第１接点がオンされてから予め定められたバイアス時間経過後から前記第２接点がオンされるまでのベロシテイ時間に対応するカウント値をカウントする第１カウンタと、
前記第２接点がオンされた時点からカウントを開始する第２カウンタと、
前記第２カウンタでカウントされたカウント値が、前記第１カウンタのカウント値に応じて設定された設定値に一致した時に、前記第１カウンタのカウント値に応じたタッチ情報を含み、発音制御部に対して発音を指示する発音情報を送信するコントローラと、
を有することを特徴とする。
【発明の効果】
【００１１】
本発明によれば、電子楽器において、同じタイミングで多くの音を発生させる場合でも、鍵の押鍵に対して正確なタイミングで発音可能となる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施形態に係るタッチ検出装置が適用された電子楽器のハードウェアの構成を示すブロック図である。
【図２】本発明の実施形態に係るタッチ検出装置のハードウェアの構成を示すブロック図である。
【図３】図２のタッチ検出装置のカウンタメモリのフォーマットを説明する図である。
【図４】図２のタッチ検出装置の動作タイミングを説明する図である。
【図５】図２のタッチ検出装置によるタッチ検出動作処理が実行された場合における、押鍵されてから発音されるまでのタイミングを説明する図である。
【図６】図２のタッチ検出装置が実行するタッチ検出動作処理の流れを説明するフローチャートである。
【図７】図２のタッチ検出装置が実行するタッチ検出動作処理の流れを説明するフローチャートである。
【図８】図２のタッチ検出装置が実行するタッチ検出動作処理の流れを説明するフローチャートである。
【図９】図２のタッチ検出装置が実行するタッチ検出動作処理の流れを説明するフローチャートである。
【図１０】図２のタッチ検出装置が実行するタッチ検出動作処理の流れを説明するフローチャートである。
【図１１】本発明の実施形態の第１応用例に係るタッチ検出ユニットにおける、第１タッチ検出装置と第２タッチ検出装置との接続を示すブロック図である。
【図１２】本発明の実施形態の第１応用例に係るタッチ検出ユニットが適用された電子楽器における、発音及び消音のタイミングを説明する図である。
【図１３】本発明の実施形態の第２応用例に係るタッチ検出ユニットにおける、第１タッチ検出装置と第２タッチ検出装置との接続を示すブロック図である。
【図１４】本発明の実施形態の第２応用例に係るタッチ検出ユニットが適用された電子楽器における、発音及び消音のタイミングを説明する図である。
【図１５】本発明の実施形態の第３応用例に係るタッチ検出ユニットにおける、第１タッチ検出装置と第２タッチ検出装置との接続を示すブロック図である。
【図１６】本発明の実施形態の第３応用例に係るスイッチユニットの構成を示す回路図である。
【図１７】本発明の実施形態の第３応用例に係るタッチ検出ユニットが適用された電子楽器における、発音及び消音のタイミングの一例を説明する図である。
【図１８】従来の電子ピアノにおける、押鍵されてから発音されるまでのタイミングを説明する図である。
【図１９】従来の電子ピアノにおける発音タイミングとアコースティックピアノにおける発音タイミングとの相違を説明する図である。
【図２０】ソフトウェアによる処理で発音タイミングを遅延させる従来の電子ピアノにおける、押鍵されてから発音されるまでのタイミングを説明する図である。
【発明を実施するための形態】
【００１３】
以下、図面に基づいて、本発明の実施形態に係るタッチ検出装置を説明する。
【００１４】
図１は、本発明の実施形態に係るタッチ検出装置５０が適用された電子楽器１のハードウェアの構成を示すブロック図である。
図１において、電子楽器１は、ＣＰＵ１１と、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）１２と、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１３と、バス１４と、入出力インターフェース１５と、入力部１６と、出力部１７と、記憶部１８と、ＭＩＤＩ（Ｍｕｓｉｃａｌ Ｉｎｓｔｒｕｍｅｎｔ Ｄｉｇｉｔａｌ Ｉｎｔｅｒｆａｃｅ）インターフェース部１９と、ドライブ２０と、タッチ検出装置５０と、を備えている。
【００１５】
ＣＰＵ１１は、ＲＯＭ１２に記録されているプログラム、又は、記憶部１８からＲＡＭ１３にロードされたプログラムに従って各種の処理を実行する。例えばＣＰＵ１１は、タッチ検出装置５０から送信された発音情報（詳細については後述する）に基づいて発音するための制御、即ち発音制御を実行する。
ＲＡＭ１３には、ＣＰＵ１１が各種の処理を実行する上において必要なデータ等が適宜記憶される。
【００１６】
ＣＰＵ１１、ＲＯＭ１２、ＲＡＭ１３、及び後述のタッチ検出装置５０は、バス１４を介して相互に接続されている。このバス１４にはまた、入出力インターフェース１５も接続されている。入出力インターフェース１５には、入力部１６、出力部１７、記憶部１８、ＭＩＤＩインターフェース部１９、及びドライブ２０が接続されている。
【００１７】
入力部１６は、複数種類の音が夫々対応付けられた複数の鍵（例えば、８８個の鍵）を有するＭＩＤＩキーボードを含む。電子楽器１において、複数の鍵に対応づけられた複数種類の音は、ノートナンバにより識別される。この鍵の押離鍵操作は、後述するタッチ検出装置５０に検出される。
【００１８】
具体的には、入力部１６は、複数の鍵毎に設けられ、押鍵操作に応じて、順次オンされる第１接点１６０ａ及び第２接点１６０ｂが、マトリクス状に接続された鍵スイッチマトリクス１６０を備える。
鍵スイッチマトリクス１６０は、タッチ検出装置５０から送信されたコモン側スイッチ入力信号（ＫＣ）に応じて、オンされた第１接点１６０ａ又は第２接点１６０ｂを検出する。そして、鍵スイッチマトリクス１６０は、オンされた第１接点１６０ａを示す第１接点オン信号又はオンされた第２接点１６０ｂを示す第２接点オン信号をタッチ検出装置５０に送信する。
一方、鍵スイッチマトリクス１６０は、鍵が押切られた状態からの離鍵操作に応じて、第２接点１６０ｂ、第１接点１６０ａの順にオフされたことを検出する。そして、鍵スイッチマトリクス１６０は、オフされた第１接点１６０ａを示す第１接点オフ信号又はオフされた第２接点１６０ｂを示す第２接点オフ信号をタッチ検出装置５０に送信する。
【００１９】
また、入力部１６は、各種情報を入力するためのスイッチを備えている。そして、入力部１６は、ユーザによって入力された各種情報をＣＰＵ１１に出力する。
出力部１７は、ディスプレイや、スピーカ及びＤ／Ａ変換回路等を有しており、画像や音声を出力する。
記憶部１８は、ハードディスク或いはＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等で構成され、電子楽器１の制御のための各種プログラムを記憶する。
【００２０】
ＭＩＤＩインターフェース部１９は、楽音を発生する音源４１と発音制御部としてのＣＰＵ１１とを接続するインターフェースである。音源４１は、入力部１６の複数の鍵に夫々対応付けられた複数種類の音を識別するノートナンバに対応付けた音源データを記憶し、ＣＰＵ１１の制御により、音源データを読み出し楽音を出力する。
【００２１】
ドライブ２０には、磁気ディスク、光ディスク、光磁気ディスク、或いは半導体メモリ等よりなる、リムーバブルメディア３１が適宜装着される。ドライブ２０によってリムーバブルメディア３１から読み出されたプログラムは、必要に応じて記憶部１８にインストールされる。また、リムーバブルメディア３１は、記憶部１８に記憶されている各種データも、記憶部１８と同様に記憶することができる。
【００２２】
次に、図２を参照して、本実施形態に係るタッチ検出装置５０のハードウェアの構成について説明する。
図２は、本発明の一実施形態に係るタッチ検出装置５０のハードウェア構成を示すブロック図である。
タッチ検出装置５０は、制御回路としてのコントローラ５１と、イベントフラグセット回路５２（以下、「ＥＶフラグセット回路５２」とも呼ぶ）と、ステータス増加回路５３と、第１カウンタ５４と、第２カウンタ５５と、カウンタメモリ５６と、到達時間メモリ５７と、比較回路５８と、反転回路５９と、ベロシティレジスタ６１と、ノートナンバレジスタ６２と、を備える。
【００２３】
コントローラ５１は、鍵スイッチマトリクス１６０の第１接点１６０ａ又は第２接点１６０ｂと接続され、第１接点オン信号又は第２接点オン信号を受信する。
また、コントローラ５１は、タッチ検出装置５０におけるその他のハードウェアを制御し、発音制御部としてのＣＰＵ１１による発音の契機となる発音情報を生成し、バス１４を介して発音制御部に送信する。
【００２４】
本実施形態において、「発音情報」は、ＣＰＵ１１の処理に対する割り込み情報、入力部１６の鍵が押下された場合におけるその鍵のノートナンバ、及び鍵の押下の強さを示すタッチ情報としてのベロシティ値を含む。
なお、発音制御部としてのＣＰＵ１１は、発音情報を受信したときには、音源４１と協働して、当該発音情報に含まれるノートナンバに対応する音を、ベロシティに応じた強さで発音する制御を実行する。
【００２５】
また、コントローラ５１は、鍵スイッチマトリクス１６０にコモン側スイッチ入力信号（ＫＣ）を送信し、鍵スイッチマトリクス１６０から、第１接点オン信号又は第２接点オン信号を受信する。
【００２６】
また、コントローラ５１は、イベントフラグ（以下、「ＥＶ」とも呼ぶ）及びステータスフラグ（以下、「ＳＴ」とも呼ぶ）に応じて、タッチ検出装置５０を構成する上記回路や加算器を制御する。
本実施形態において、ＥＶの値としては、“０”又は“１”が取り得る。
ＥＶの値“０”は、いずれの鍵も押鍵又は離鍵されていない状態であることを示す。
ＥＶの値“１”は、いずれかの鍵が押鍵又は離鍵されている状態であることを示す。
【００２７】
また、本実施形態において、ＳＴの値は、“０”、“１”、“２”、“３又は“４”が取り得る。
ＳＴの値“０”は、押鍵待ち状態であることを示す。
ＳＴの値“１”は、後述するバイアス時間をカウント中であることを示す。
ＳＴの値“２”は、後述するベロシティ測定値をカウント中であることを示す。
ＳＴの値“３”は、後述する補正時間用カウンタ値をカウント中であることを示す。
ＳＴの値“４”は、離鍵待ちの状態であることを示す。
【００２８】
コントローラ５１は、これらＥＶ及びＳＴの値を、カウンタメモリ５６に記憶し、適宜参照するとともに、ＥＶフラグセット回路５２及びステータス増加回路５３を制御して更新させる。
【００２９】
図３は、本実施形態に係るカウンタメモリ５６のフォーマットを説明する図である。
カウンタメモリ５６は、複数の鍵の夫々対応した複数のアドレス、具体的には本実施形態では８８個の鍵の夫々に対応した８８個のアドレスを有する。各アドレスには、対応付けられた鍵におけるＥＶの値、ＳＴの値、第１カウンタ値としてのベロシティカウンタ値、及び第２カウンタ値としての補正時間用カウンタ値が記憶されている。詳しくは後述するが、ベロシティカウンタ値（以下、「ＶＣ」とも呼ぶ）は第１カウンタ５４により加算され、補正時間用カウンタ値（以下、「ＴＣ」とも呼ぶ）は第２カウンタ５５により加算される。
また、各アドレスには、鍵に対応付けられたノートナンバ（図示せず）が記憶せれている。
【００３０】
ＥＶフラグセット回路５２は、コントローラ５１の制御により、カウンタメモリ５６に記憶されたＥＶの値を更新する。
ステータス増加回路５３は、コントローラ５１の制御により、カウンタメモリ５６に記憶されたＳＴの値を更新する。
【００３１】
第１カウンタ５４は、コントローラ５１の制御により、第１接点１６０ａがオンされてから第２接点１６０ｂがオンされるまでの時間を、カウンタメモリ５６のＶＣにおいて加算する。また、第１カウンタ５４は、コントローラ５１の制御により、カウンタメモリ５６のＶＣをリセットする。
ここで、カウンタメモリ５６のＶＣは、ＳＴの値“１”のときはバイアス時間を示し、ＳＴの値“２”のときはベロシティ測定値を示す。即ち、ベロシティ測定値は、第１接点１６０ａがオンされてから第２接点１６０ｂがオンされるまでの時間から、予め設定されたバイアス時間が除外された時間を示す値である。
【００３２】
第２カウンタ５５は、コントローラ５１の制御により、第１カウンタ５４による加算が完了してからの時間を、カウンタメモリ５６のＴＣにおいて加算する。また、第２カウンタ５５は、コントローラ５１の制御により、カウンタメモリ５６のＴＣをリセットする。
【００３３】
到達時間メモリ５７は、ＶＣのベロシティ測定値に応じて、予め設定された第２カウンタ５５による加算終了時間を示す到達時間値を記憶する。
比較回路５８は、到達時間メモリ５７に記憶された到達時間値とＴＣとを比較し、到達時間値とＴＣとが一致した時に、一致信号をコントローラ５１に送信する。
反転回路５９は、カウンタメモリ５６に記憶されたＶＣ（ベロシティ測定値）を読み込み、反転処理によりベロシティ値を算出し、ベロシティレジスタ６１に格納する。
【００３４】
次に、図４を参照して、本実施形態に係るタッチ検出装置５０を構成するハードウェアの動作タイミングについて説明する。
図４は、本実施形態に係るタッチ検出装置５０を構成するハードウェアの動作タイミングを説明する図である。
まず、図４に示すグラフの左下において、演奏者による鍵の押鍵操作が開始される。このとき、カウンタメモリ５６に記憶されたＥＶの値は、“０”である。
更に押鍵され、第１接点１６０ａがオンされると、鍵スイッチマトリクス１６０は、第１接点オン信号をコントローラ５１に送信する。
【００３５】
ここで、コントローラ５１は、第１接点オン信号を受信すると、当該第１接点オン信号が送信された鍵を特定し、カウンタメモリ５６（図３参照）において、特定した鍵のアドレスに記憶された各種値を更新させる制御を実行する。また、コントローラ５１は、特定した鍵のノートナンバをノートナンバレジスタ６２に格納する。
【００３６】
そして、コントローラ５１は、第１接点オン信号を受信すると、ＥＶフラグセット回路５２にＥＶの値“１”をセットさせ、ステータス増加回路５３にＳＴの値“１”をセットさせ、第１カウンタ５４にＶＣをリセットさせてからカウントを開始させＶＣを加算させる。この間におけるカウンタメモリ５６のＶＣは、バイアス時間を示す。
【００３７】
次に、コントローラ５１は、カウンタメモリ５６におけるＶＣの値がバイアス時間として予め設定された所定値となった場合には、ステータス増加回路５３にＳＴの値“２”をセットさせ、第１カウンタ５４にＶＣをリセットさせてからカウントを開始させＶＣを加算させる。この間におけるＶＣは、ベロシティ測定値を示す。
【００３８】
更に押鍵され、第２接点１６０ｂがオンされると、鍵スイッチマトリクス１６０は、第２接点オン信号をコントローラ５１に送信する。
そして、コントローラ５１は、第２接点オン信号を受信すると、ステータス増加回路５３にＳＴの値“３”をセットさせ、第１カウンタ５４にＶＣのカウントを終了させ、第２カウンタ５５にＴＣをリセットさせてからカウントを開始させＴＣを加算させる。この間におけるＴＣは、補正時間を示す。
また、この間において、反転回路５９は、カウンタメモリ５６に記憶されたＶＣ（ベロシティ測定値）を読み込み、反転処理によりベロシティ値を算出し、ベロシティレジスタ６１に格納する。そして、コントローラ５１は、割り込み信号、ノートナンバレジスタ６２に格納されたノートナンバ及びベロシティレジスタ６１に格納されたベロシティ値を含む発音情報を生成する。
【００３９】
次に、比較回路５８は、到達時間メモリ５７に予め設定され記憶された到達時間値とＴＣとを比較し、到達時間値とＴＣとが一致した時に、一致信号をコントローラ５１に送信する。コントローラ５１は、一致信号を受信すると、発音制御部としてのＣＰＵ１１に、ベロシティ値を含む発音情報を送信する。
そして、ＣＰＵ１１は、コントローラ５１から送信された発音情報に基づく音を発音する発音処理を実行する。
なお、以上のタッチ検出装置５０が実行する一連の処理を、以下、「タッチ検出動作処理」と呼ぶ。
【００４０】
図５は、本発明の一実施形態に係るタッチ検出装置５０によるタッチ検出動作処理が実行された場合における、押鍵されてから発音されるまでのタイミングを説明する図である。
図４に示すタイミングで、タッチ検出装置５０の各ハードウェアが動作することで、電子楽器１は、図５に示すように発音する。詳細には、押鍵され第１接点１６０ａがオンされると、バイアス時間が加算され、次にベロシティ測定値が加算される。そして、更に押鍵され第２接点１６０ｂがオンされると、ベロシティ測定値に応じた補正時間が加算され、この補正時間経過後に発音制御部において発音処理が実行される。これにより、鍵が押し切られたタイミングで発音される。
【００４１】
次に、図６から図１０を参照して、本実施形態に係るタッチ検出装置５０を構成するハードウェアのタッチ検出動作処理について説明する。
図６乃至図１０は、本実施形態に係るタッチ検出装置５０のタッチ検出動作処理の流れを説明するフローチャートである。
【００４２】
図６に示すように、ステップＳ１において、コントローラ５１は、カウンタメモリ５６のＥＶの値が“１”であるか否かを判定し、ＥＶの値が“１”であると判定した場合はステップＳ２に処理を移し、ＥＶの値が“１でないと判定した場合はステップＳ５に処理を移す。
【００４３】
ステップＳ２において、反転回路５９は、カウンタメモリ５６に記憶されたＶＣ（ベロシティ測定値）を読み込み、反転処理によりベロシティ値を算出し、ベロシティレジスタ６１に格納する。
【００４４】
ステップＳ３において、コントローラ５１は、第１接点オン信号又は第２接点オン信号を受信した鍵のノートナンバをノートナンバレジスタ６２に格納する。
ステップＳ４において、ＥＶフラグセット回路５２は、カウンタメモリ５６に記憶されたＥＶの値を“０”に更新する。
【００４５】
ステップＳ５において、コントローラ５１は、カウンタメモリ５６のＳＴの値が“０”であるか否かを判定し、ＳＴの値が“０”であると判定した場合はステップＳ６に処理を移し、ＳＴの値が“０”でないと判定した場合はステップＳ１０に処理を移す。
【００４６】
ステップＳ６において、コントローラ５１は、第１接点オン信号を受信したか否かを判定し、第１接点オン信号を受信したと判定した場合はステップＳ７に処理を移し、第１接点オン信号を受信していないと判定した場合はタッチ検出動作を終了させる。
【００４７】
ステップＳ７において、ステータス増加回路５３は、カウンタメモリ５６に記憶されたＳＴの値を“１”に更新する。
ステップＳ８において、第１カウンタ５４は、カウンタメモリ５６のＶＣをリセットする。
ステップＳ９において、第１カウンタ５４は、カウンタメモリ５６のＶＣ（バイアス時間）の加算を開始する。
【００４８】
図７に示すように、ステップＳ１０において、コントローラ５１は、カウンタメモリ５６のＳＴの値が“１”であるか否かを判定し、ＳＴの値が“１”であると判定した場合はステップＳ１１に処理を移し、ＳＴの値が“１”でないと判定した場合はステップＳ２１に処理を移す。
【００４９】
ステップＳ１１において、コントローラ５１は、第１接点オン信号を受信したか否かを判定し、第１接点オン信号を受信したと判定した場合はステップＳ１２に処理を移し、第１接点オン信号を受信していないと判定した場合はタッチ検出動作を終了させる。
【００５０】
図８に示すように、ステップＳ１２において、コントローラ５１は、第２接点オン信号を受信したか否かを判定し、第２接点オン信号を受信したと判定した場合はステップＳ１３に処理を移し、第２接点オン信号を受信していないと判定した場合はステップＳ１６に処理を移す。
【００５１】
図９に示すように、ステップＳ１３において、ステータス増加回路５３は、カウンタメモリ５６に記憶されたＳＴの値を“３”に更新する。
ステップＳ１４において、第２カウンタ５５は、カウンタメモリ５６のＴＣをリセットする。
ステップＳ１５において、第２カウンタ５５は、カウンタメモリ５６のＴＣの加算を開始する。
【００５２】
図８に戻って、ステップＳ１６において、コントローラ５１は、カウンタメモリ５６のＶＣが予め設定されたバイアス時間と一致するか否かを判定し、一致すると判定した場合はステップＳ１７に処理を移し、一致しないと判定した場合はステップＳ２０に処理を移す。
【００５３】
ステップＳ１７において、ステータス増加回路５３は、カウンタメモリ５６に記憶されたＳＴの値を“２”に更新する。
ステップＳ１８において、第１カウンタ５４は、カウンタメモリ５６のＶＣをリセットする。
【００５４】
ステップＳ１９において、第１カウンタ５４は、カウンタメモリ５６のＶＣ（ベロシティ測定値）の加算を開始する。
ステップＳ２０において、第１カウンタ５４は、カウンタメモリ５６のＶＣの加算を継続する。
【００５５】
図７に戻って、ステップＳ２１において、コントローラ５１は、カウンタメモリ５６のＳＴの値が“２”であるか否かを判定し、ＳＴの値が“２”であると判定した場合はステップＳ２２に処理を移し、ＳＴの値が“２”でないと判定した場合はステップＳ２５に処理を移す。
【００５６】
ステップＳ２２において、コントローラ５１は、第１接点オン信号を受信したか否かを判定し、第１接点オン信号を受信したと判定した場合はステップＳ２３に動作を移し、第１接点オン信号を受信していないと判定した場合はステップＳ２４に動作を移す。
【００５７】
図８に示すように、ステップＳ２３において、コントローラ５１は、第２接点オン信号を受信したか否かを判定し、第２接点オン信号を受信したと判定した場合はステップＳ１３に動作を移し、第２接点オン信号を受信していないと判定した場合はステップＳ２０に動作を移す。
ステップＳ２４において、ステータス増加回路５３は、カウンタメモリ５６に記憶されたＳＴの値を“０”に更新する。
【００５８】
図１０に示すように、ステップＳ２５において、コントローラ５１は、カウンタメモリ５６のＳＴの値が“３”であるか否かを判定し、ＳＴの値が“３”であると判定した場合はステップＳ２６に処理を移し、ＳＴの値が“３”でないと判定した場合はステップＳ２９に処理を移す。
【００５９】
ステップＳ２６において、比較回路５８は、到達時間メモリ５７に記憶された到達時間値と、カウンタメモリ５６のＴＣと、を比較し、到達時間値とＴＣとが一致するか否かを判定し、一致すると判定した場合はステップＳ２７に処理を移し、一致しないと判定した場合はステップＳ２８に処理を移す。
【００６０】
ステップＳ２７において、ＥＶフラグセット回路５２は、カウンタメモリ５６に記憶されたＥＶの値を“１”に更新する。
ステップＳ２８において、第２カウンタ５５は、カウンタメモリ５６のＴＣの加算を継続する。
【００６１】
ステップＳ２９において、コントローラ５１は、カウンタメモリ５６のＳＴの値が“４”であるか否かを判定し、ＳＴの値が“４”であると判定した場合はステップＳ３０に処理を移し、ＳＴの値が“４”でないと判定した場合はタッチ検出動作を終了させる。
【００６２】
ステップＳ３０において、コントローラ５１は、第１接点オフ信号を受信したか否かを判定し、第１接点オフ信号を受信したと判定した場合はタッチ検出動作を終了させ、第１接点オフ信号を受信していないと判定した場合はステップＳ３１に処理を移す。
【００６３】
ステップＳ３１において、コントローラ５１は、第２接点オフ信号を受信したか否かを判定し、第２接点オフ信号を受信したと判定した場合はタッチ検出動作を終了させ、第２接点オフ信号を受信していないと判定した場合はステップＳ３２に処理を移す。
ステップＳ３２において、ステータス増加回路５３は、カウンタメモリ５６に記憶されたＳＴの値を“０”に更新する。
【００６４】
以上説明したように、本実施形態のタッチ検出装置５０は、コントローラ５１と、第１接点１６０ａ及び第２接点１６０ｂと、第１カウンタ５４と、第２カウンタ５５と、カウンタメモリ５６と、到達時間メモリ５７と、比較回路５８と、を備える。
コントローラ５１は、鍵スイッチマトリクス１６０の第１接点１６０ａ及び第２接点１６０ｂと接続され、第１接点オン信号又は第２接点オン信号を受信する。
第１接点１６０ａ及び第２接点１６０ｂは、複数の鍵毎に設けられ、押鍵操作に応じて、順次オンされる。
第１カウンタ５４は、第１接点１６０ａがオンされてから第２接点１６０ｂがオンされるまでの時間を、カウンタメモリ５６のＶＣにおいて加算する。
第２カウンタ５５は、第１カウンタ５４による加算が完了してからの時間を、カウンタメモリ５６のＴＣにおいて加算する。
カウンタメモリ５６は、複数の鍵毎に夫々対応したアドレスを有する。各アドレスには、対応付けられた鍵における第１カウンタ値としてのベロシティカウンタ値及び第２カウンタ値としての補正時間用カウンタ値が記憶されている。
比較回路５８は、到達時間メモリ５７に記憶された到達時間値とＴＣとを比較し、到達時間値とＴＣとが一致した時に、一致信号をコントローラ５１に送信する。
そして、コントローラ５１は、一致信号を受信すると、発音制御部としてのＣＰＵ１１に、ベロシティ値を含む発音情報を送信する。
【００６５】
このようにして、第１カウンタ５４により、ベロシティ値を算出するためのベロシティ測定値がカウントされる。第２カウンタ５５により、発音タイミングを鍵が押し切られるタイミングに合わせるための補正時間がカウントされる。そして、補正時間経過後に、コントローラ５１により、ベロシティ値を含む発音情報が、発音制御部としてのＣＰＵ１１に送信される。
このため、発音制御部としてのＣＰＵ１１とは別に設けられたタッチ検出装置５０により、ベロシティ値を含む発音情報を、正確な発音タイミングで、発音制御部としてのＣＰＵ１１に送信できる。
【００６６】
よって、ベロシティ値の測定や、発音タイミングを押鍵操作に合わせるための時間のカウント等による制御負荷を、発音制御部としてのＣＰＵ１１にかけることがない。
従って、電子楽器において、同一のタイミングで多くの音を発生させる場合でも、鍵の押鍵に対して正確なタイミングで発音が可能となる。
更に、発音制御部（ＣＰＵ１１）とは別にタッチ検出装置５０が設けられているので、発音制御部としてはＣＰＵ１１等の従来のものをそのまま流用できるため、開発にかかる工数やコストを削減できる。また、カウンタメモリ５６において、ベロシティカウンタ値及び補正時間用カウンタ値を記憶するので、これらの値を夫々別のメモリに記憶した場合に比べ、メモリを含む部品数を抑えることができる。
【００６７】
また、到達時間メモリ５７は、ＶＣのベロシティ測定値に応じて、予め設定された第２カウンタ５５による加算終了時間を示す到達時間値を記憶する。
比較回路５８は、到達時間メモリ５７に記憶された到達時間値とＴＣとを比較する。
これにより、到達時間メモリに記憶された到達時間値を書き換えることで、発音するまでの補正時間を調整できる。このため、ユーザの趣向や、音色によって、補正時間の変更が適宜可能となる。
【００６８】
次に、本実施形態の応用例として、第１応用例、第２応用例及び第３応用例について説明する。以下、本実施形態の応用例について説明するが、本実施形態と同一構成要件については同一符号を付し、その説明を省略若しくは簡略化する。
【００６９】
第１応用例、第２応用例及び第３応用例の電子楽器は、本実施形態のタッチ検出装置５０を２つ有するタッチ検出ユニットを備える。具体的には、第１応用例、第２応用例及び第３応用例のタッチ検出ユニットは、第１タッチ検出装置５０Ａと、第２タッチ検出装置５０Ｂと、を備える。これにより、押鍵操作に応じて、最大で４つの接点の信号を処理できる。なお、第１タッチ検出装置５０Ａ及び第２タッチ検出装置５０Ｂは、上記実施形態のタッチ検出装置５０と同様のハードウェア構成を備える。
【００７０】
まず、第１応用例について説明する。
第１応用例の電子楽器１Ａは、発音時間を延長するダンパー機能を有する。電子楽器１Ａは、このダンパー機能をオフ（以降、ダンパーオフとも言う）にすることで、鍵が連打されても各音を消音せずに、連続して発音する。また、電子楽器１Ａは、ダンパー機能をオン（以降、ダンパーオンとも言う）にすることで、全音消音する。
【００７１】
電子楽器１Ａは、鍵スイッチマトリクスにおいて、第１接点及び第２接点に加え、第３接点を有する。電子楽器１Ａは、第３接点がオンされることでダンパーオフとなり、第３接点がオフされることでダンパーオンとなる。
図１１は、本発明の実施形態の第１応用例に係るタッチ検出ユニット５００における、第１タッチ検出装置５０Ａと第２タッチ検出装置５０Ｂとの接続を示すブロック図である。
図１１において、ＫＣは、コモン側のスイッチ入力を示し、ＦＩは鍵スイッチマトリクスからの第１接点から出力された信号を示し、ＳＩは鍵スイッチマトリクスからの第２接点から出力された信号を示す。
【００７２】
タッチ検出ユニット５００において、第１タッチ検出装置５０Ａは、上記実施形態のタッチ検出装置５０と同様に、ＦＩ及びＳＩに基づき、ベロシティ値の測定や、発音タイミングを押鍵操作に合わせるための補正時間のカウントを行い、発音情報を生成し、発音情報をＣＰＵ１１に送信する。一方、第２タッチ検出装置５０Ｂは、ＦＩ及びＳＩの端子がショートされて、第３接点と接続され、この第３接点から出力された信号を受信する。
【００７３】
図１２は、本発明の実施形態の第１応用例に係るタッチ検出ユニット５００が適用された電子楽器１Ａにおける、発音及び消音のタイミングを説明する図である。
図１２に示すように、電子楽器１Ａは、第２タッチ検出装置５０Ｂが第３接点から出力された信号を受信することでダンパーオフとなる。そして、電子楽器１Ａは、第１タッチ検出装置５０Ａにより、ベロシティ値を測定し、補正時間のカウントを行い、鍵が押し切られたタイミングで音を発音する。そして、図１２に示すように、第１接点と第２接点のオンとオフが繰り返された場合、夫々鍵が押し切られたタイミングで音を発音するが、ダンパーオフなので、各音を消音せずに、連続して発音する。そして、電子楽器１Ａは、第２タッチ検出装置５０Ｂが再度第３接点から出力された信号を受信することでダンパーオンとなり、全音が消音する。
【００７４】
このように、タッチ検出ユニット５００は、第１タッチ検出装置５０Ａと第２タッチ検出装置５０Ｂとを備える。
第１タッチ検出装置５０Ａは、発音情報を生成し、発音情報を発音制御部としてのＣＰＵ１１に送信する。
第２タッチ検出装置５０Ｂは、第１接点又は前記第２接点と接続が切断され、第１接点及び第２接点とショートされ、第３接点と接続されている。
これにより、例えば、第３接点がダンパーのオン又はオフのスイッチであれば、同じタイミングで多くの音を発生させる場合でも、鍵の押鍵に対して正確なタイミングで発音可能な電子楽器において、ダンパーのオン又はオフが可能となる。
【００７５】
次に、第２応用例について説明する。
第２応用例の電子楽器１Ｂは、タッチ検出ユニット５０１によりオフベロシティ値を測定し、このオフベロシティ値に基づき、適切なタイミングで発音した音を消音する。
【００７６】
図１３は、本発明の実施形態の第２応用例に係るタッチ検出ユニット５０１における、第１タッチ検出装置５０Ａと第２タッチ検出装置５０Ｂとの接続を示すブロック図である。
図１３において、ＫＣは、コモン側のスイッチ入力を示し、ＦＩは鍵スイッチマトリクスからの第１接点から出力された信号を示し、ＳＩは鍵スイッチマトリクスからの第２接点から出力された信号を示す。
【００７７】
タッチ検出ユニット５０１において、第１タッチ検出装置５０Ａは、上記実施形態のタッチ検出装置５０と同様に、ＦＩ及びＳＩに基づき、ベロシティ値の測定や、発音タイミングを押鍵操作に合わせるための補正時間のカウントを行う。一方、第２タッチ検出装置５０Ｂは、ＦＩを反転した信号及びＳＩを反転した信号に基づき、オフベロシティ値を測定し、消音タイミングを離鍵操作に合わせるために、オフベロシティ値に基づく補正時間のカウントを行う。そして、第２タッチ検出装置５０Ｂは、補正時間経過後、消音情報を、発音制御部としてのＣＰＵ１１に送信する。この消音情報を受信した発音制御部としてのＣＰＵ１１は、発音していた音を消音する制御を行う。
【００７８】
図１４は、本発明の実施形態の第２応用例に係るタッチ検出ユニット５０１が適用された電子楽器１Ｂにおける、発音及び消音のタイミングを説明する図である。
図１４に示すように、電子楽器１Ｂは、第１タッチ検出装置５０Ａにより、ベロシティ値を測定し、補正時間のカウントを行い、鍵が押し切られたタイミングで発音する。そして、電子楽器１Ｂは、第２タッチ検出装置５０Ｂにより、オフベロシティ値を測定し、補正時間のカウントを行い、離鍵操作に伴う適宜なタイミングで消音する。
【００７９】
このように、タッチ検出ユニット５０１は、第１タッチ検出装置５０Ａと第２タッチ検出装置５０Ｂとを備える。
第１タッチ検出装置５０Ａは、発音情報を生成し、発音情報を発音制御部としてのＣＰＵ１１に送信する。
第２タッチ検出装置５０Ｂは、第１接点又は第２接点からの信号を夫々反転した信号に基づき消音情報を生成し、この消音情報を発音制御部としてのＣＰＵ１１に送信する。
これにより、同じタイミングで多くの音を発生させる場合でも、鍵の押鍵に対して正確なタイミングで発音可能な電子楽器において、鍵の離鍵に対して正確なタイミングで消音可能となる。
【００８０】
次に、第３応用例について説明する。
第３応用例の電子楽器１Ｃは、タッチ検出ユニット５０３を備える。
図１５は、本発明の実施形態の第３応用例に係るタッチ検出ユニット５０３における、第１タッチ検出装置５０Ａと第２タッチ検出装置５０Ｂとの接続を示すブロック図である。
第３応用例のタッチ検出ユニット５０３は、第１タッチ検出装置５０Ａと、第２タッチ検出装置５０Ｂと、電子楽器１ＣのＣＰＵ１１（図１参照）により制御され、押鍵操作に応じて、順次オンされる上記第１接点及び第２接点を含む４つの接点と第１タッチ検出装置５０Ａと第２タッチ検出装置５０Ｂとの接続を適宜切り替えるスイッチユニット１６５を備える。
【００８１】
図１６は、本発明の実施形態の第３応用例に係るスイッチユニット１６５の構成を示す回路図である。
スイッチユニット１６５は、ＣＰＵ１１により制御され、最大４つの接点のいずれか２つの接点からの信号を第１タッチ検出装置５０Ａに送信し、他の２つの接点を第２タッチ検出装置５０Ｂに送信するように、回路を切り替える。第１タッチ検出装置５０Ａ又は第２タッチ検出装置５０Ｂに送信される接点からの２つの信号の組み合わせは、ＣＰＵ１１の制御により決定される。なお、スイッチユニット１６５は、回路をショートすることで、例えば、第１応用例の電子楽器１Ａにように、第１タッチ検出装置５０Ａには２つの接点からの信号を送信可能とし、第２タッチ検出装置５０Ｂには１つの接点から信号を送信可能とすることができる。
【００８２】
図１７は、本発明の実施形態の第３応用例に係るタッチ検出ユニット５０２が適用された電子楽器１Ｃにおける、発音及び消音のタイミングの一例を説明する図である。
図１７に示す例では、スイッチユニット１６５は、第３接点及び第４接点と第１タッチ検出装置５０Ａとを接続し、第１接点及び第２接点と第２タッチ検出装置５０Ｂとを接続している。これにより、電子楽器１Ｃは、第１タッチ検出装置５０Ａにより、ベロシティ測定値１を測定し、第２タッチ検出装置５０Ｂにより、ベロシティ測定値２を測定し、ベロシティ測定値１及びベロシティ測定値２からベロシティ値を算出し、補正時間のカウントを行い、鍵が押し切られたタイミングで発音する。
【００８３】
このように、タッチ検出ユニット５０２は、第１タッチ検出装置５０Ａと第２タッチ検出装置５０Ｂと、スイッチユニット１６５と、を備える。
スイッチユニット１６５は、第１タッチ検出装置５０Ａ及び第２タッチ検出装置５０Ｂと第１接点及び第２接点を含む４つの接点との接続を切り替える。
これにより、同じタイミングで多くの音を発生させる場合でも、鍵の押鍵に対して正確なタイミングで発音可能な電子楽器において、１つのハードウェア構成で、第１応用例に係る電子楽器１Ａのようにダンパーのオン又はオフが可能であり、第２応用例に係る電子楽器１Ｂのように鍵の離鍵に対して正確なタイミングで消音可能であり、図１７に示す例のように、複数のベロシティ測定値からベロシティ値を算出可能となる。
【００８４】
なお、本発明は、上述の実施形態に限定されるものではなく、本発明の目的を達成できる範囲での変形、改良等は本発明に含まれるものである。
【００８５】
例えば、上述の実施形態では、鍵の数を８８個とし、カウンタメモリに８８個の特定のアドレスを設けたが、これに限らず、例えば、カウンタメモリの特定のアドレスは、鍵の数以上であれば任意の数としてもよい。
【００８６】
また、上述の実施形態では、カウンタメモリと到達時間メモリとを夫々設けたが、これに限らず、例えば、カウンタメモリと到達時間メモリとを含む１つのメモリを設けてもよい。
【００８７】
また、上述の実施形態の応用例では、タッチ検出ユニットにおける２つのタッチ検出装置を同様の構成としているが、これに限らず、例えば、いずれか一方のタッチ検出装置の比較回路が用いる到達時間値を一定とすることで、到達時間メモリを設けないこともできる。
【００８８】
また、上述の実施形態では、本発明に係るタッチ検出装置が適用される電子楽器は、電子ピアノを例として説明したが、特にこれに限定されない。
例えば、本発明は、タッチ検出機能を有する電子機器一般に適用することができる。具体的には、例えば、本発明は、ノート型のパーソナルコンピュータ、プリンタ、テレビジョン受像機、ビデオカメラ、携帯型ナビゲーション装置、携帯電話機、ポータブルゲーム機等に適用可能である。
換言すると、図１のハードウェア構成は例示に過ぎず、特に限定されない。
【００８９】
以上、本発明のいくつかの実施形態について説明したが、これらの実施形態は、例示に過ぎず、本発明の技術的範囲を限定するものではない。本発明はその他の様々な実施形態を取ることが可能であり、更に、本発明の要旨を逸脱しない範囲で、省略や置換等種々の変更を行うことができる。これら実施形態やその変形は、本明細書等に記載された発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００９０】
以下に、本願の出願当初の特許請求の範囲に記載された発明を付記する。
［付記１］
複数種類の音が夫々対応付けられた複数の鍵と、前記複数の鍵毎に設けられ、押鍵操作に応じて、順次オンされる第１接点及び第２接点と、前記鍵の押鍵操作に応じて所定種類の音を発音させる発音制御部と、を備えた電子楽器のタッチ検出装置であって、
前記第１接点又は前記第２接点のオン検出信号を受信する制御回路と、
前記制御回路の制御により、前記第１接点及び前記第２接点の夫々のオン検出信号に基づいて、前記第１接点がオンされてから前記第２接点がオンされるまでの時間をカウントする第１カウンタと、
前記制御回路の制御により、前記第１カウンタによるカウントが完了してからの時間をカウントする第２カウンタと、
複数の前記鍵に夫々対応した複数のアドレスを有し、前記複数のアドレスに、前記第１カウンタによりカウントされた時間を示す第１カウンタ値と、前記第２カウンタによりカウントされた時間を示す第２カウンタ値と、を記憶するカウンタメモリと、
予め設定された到達時間値と前記第２カウンタ値とを比較し、前記到達時間値と前記第２カウンタ値とが略一致した時に、一致信号を前記制御回路に送信する比較回路と、
を備え、
前記制御回路は、前記比較回路から前記一致信号を受信した時に、前記第１カウンタ値に応じたタッチ情報を含み、前記発音制御部による発音を指示する発音情報を、前記発音制御部に送信する、
ことを特徴とするタッチ検出装置。
［付記２］
前記第１カウンタ値に応じて、予め設定された前記第２カウンタによるカウント終了時間を示す到達時間値を記憶する到達時間メモリを、更に備え、
前記比較回路は、前記到達時間メモリに記憶された前記到達時間値と前記第２カウンタ値とを比較する、
ことを特徴とする付記１に記載のタッチ検出装置。
［付記３］
付記１又は２に記載のタッチ検出装置を２つ備えるタッチ検出ユニットであって、
一方の前記タッチ検出装置は、前記発音情報を生成し、前記発音情報を前記発音制御部に送信し、
他方の前記タッチ検出装置は、前記第１接点又は前記第２接点と接続が切断され、前記電子楽器に設けられた第３接点と接続される、
ことを特徴とするタッチ検出ユニット。
［付記４］
付記１又は２に記載のタッチ検出装置を２つ備えるタッチ検出ユニットであって、
一方の前記タッチ検出装置は、前記発音情報を生成し、前記発音情報を前記発音制御部に送信し、
他方の前記タッチ検出装置は、前記第１接点又は前記第２接点からの信号を夫々反転した信号に基づき消音情報を生成し、前記消音情報を前記発音制御部に送信する、
ことを特徴とするタッチ検出ユニット。
［付記５］
付記１又は２に記載のタッチ検出装置を２つと、
２つの前記タッチ検出装置と前記電子楽器に設けられた前記第１接点及び前記第２接点を含む４つの接点との接続を切り替えるスイッチユニットと、
を備えることを特徴とするタッチ検出ユニット。
［付記６］
複数種類の音が夫々対応付けられた複数の鍵と、前記複数の鍵毎に設けられ、押鍵操作に応じて、順次オンされる第１接点及び第２接点と、前記鍵の押鍵操作に応じて所定種類の音を発音させる発音制御部と、を備えた電子楽器のタッチ検出装置が実行するタッチ検出方法において、
前記第１接点及び前記第２接点の夫々のオン検出信号に基づいて、前記第１接点がオンされてから前記第２接点がオンされるまでの時間をカウントする第１カウンタステップと、
前記第１カウンタステップの処理によるカウントが完了してからの時間をカウントする第２カウンタ加算ステップと、
複数の前記鍵に夫々対応した複数のアドレスを有し、前記複数のアドレスに、前記第１カウンタステップの処理により加算された時間を示す第１カウンタ値と、前記第２カウンタステップの処理により加算された時間を示す第２カウンタ値と、を記憶するカウンタメモリを用いて、予め設定された到達時間値と前記第２カウンタ値とを比較し、前記到達時間値と前記第２カウンタ値とが略一致した時に、一致信号を送信する比較ステップと、
前記比較ステップの処理によって前記一致信号が送信されたときに、前記第１カウンタ値に応じたタッチ情報を含み、前記発音制御部による発音を指示する発音情報を、前記発音制御部に送信する送信ステップと、
を含むことを特徴とするタッチ検出方法。
【符号の説明】
【００９１】
１，１Ａ，１Ｂ，１Ｃ・・・電子楽器、１１・・・ＣＰＵ、１２・・・ＲＯＭ、１３・・・ＲＡＭ、１４・・・バス、１５・・・入出力インターフェース、１６・・・入力部、１７・・・出力部、１８・・・記憶部、１９・・・ＭＩＤＩインターフェース部、２０・・・ドライブ、３１・・・リムーバブルメディア、４１・・・音源、５０・・・タッチ検出装置、５０Ａ・・・第１タッチ検出装置、５０Ｂ・・・第２タッチ検出装置、５１・・・コントローラ、５２・・・ＥＶフラグセット回路、５３・・・ステータス増加回路、５４・・・第１カウンタ、５５・・・第２カウンタ、５６・・・カウンタメモリ、５７・・・到達時間メモリ、５８・・・比較回路、５９・・・反転回路、６１・・・ベロシティレジスタ、６２・・・ノートナンバレジスタ、１６０・・・鍵スイッチマトリクス、１６０ａ・・・第１接点、１６０ｂ・・・第２接点、１６５・・・スイッチユニット、５００，５０１，５０２，５０３・・・タッチ検出ユニット
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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