(57)【特許請求の範囲】
【請求項１】
第１の主表面と、前記第１の主表面に対向する第２の主表面とを有する半導体基板と、
前記半導体基板内に形成された第１のｐ型不純物領域と、
前記半導体基板の前記第１の主表面であって前記第１のｐ型不純物領域内に形成され、かつ前記第１のｐ型不純物領域とｐｎ接合を構成する第１のｎ型不純物領域を含む注入元素子と、
前記半導体基板の前記第１の主表面であって前記第１のｐ型不純物領域内に前記注入元素子と間隔を隔てて形成された被注入素子と、
それぞれが前記第１のｐ型不純物領域内に形成され、かつそれぞれに接地電位が印加された第２のｐ型不純物領域と第２のｎ型不純物領域とを有するバリア層とを備え、
前記第２のｐ型不純物領域と前記第２のｎ型不純物領域とは、前記第１の主表面において前記注入元素子と前記被注入素子との間の領域の少なくとも一部に形成され、かつ前記注入元素子および前記被注入素子を結ぶ方向に対して交差する方向に延在し、さらに
前記半導体基板内で前記第１のｐ型不純物領域に接するように前記第２の主表面の少なくとも前記バリア層の真下の領域に形成された第３のｐ型不純物領域を備え、
前記第３のｐ型不純物領域は、前記第１のｐ型不純物領域よりも高いｐ型不純物濃度を有し、かつフローティング電位となるように構成されている、半導体装置。
【請求項２】
前記注入元素子は前記第１の主表面において矩形の平面形状を有し、
前記バリア層は、前記注入元素子のなす矩形の１辺に対向する領域の全体にわたって、前記矩形の１辺に沿うように延在する、請求項１に記載の半導体装置。
【請求項３】
前記バリア層は、前記第１の主表面において前記注入元素子の平面視における周囲の全体を囲むように配置される、請求項１または２に記載の半導体装置。
【請求項４】
前記バリア層に含まれる前記第２のｎ型不純物領域は、前記バリア層に含まれる前記第２のｐ型不純物領域よりも前記注入元素子の近くに位置している、請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
前記注入元素子と前記バリア層との間の領域の少なくとも一部に配置された素子分離領域をさらに備える、請求項１〜４のいずれかに記載の半導体装置。
【請求項６】
前記素子分離領域は、前記半導体基板内に形成され、かつ前記第１のｎ型不純物領域とｐｎ接合を構成する第４のｐ型不純物領域を含む、請求項５に記載の半導体装置。
【請求項７】
前記素子分離領域は、前記第１の主表面に形成された分離用溝と、前記分離用溝内を充填する充填絶縁層とを含む、請求項５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、注入元素子と被注入素子との間に形成されたバリア層とを有する半導体装置に関するものである。
【背景技術】
【０００２】
自動車、モータ駆動、オーディオアンプなどに使用される製品において、配線などのＬ（自己インダクタンス）負荷により逆起電力が生じ、出力トランジスタのドレイン（ｎ型領域）が負電位になる場合がある。この場合、その負電位によって電子がドレインからｐ型基板に注入され、そのｐ型基板を介して出力トランジスタの形成領域から他の素子の形成領域へ移動することにより、その他の素子が誤動作する問題がある。
【０００３】
このようにｐ型基板に注入された電子が周辺の素子に影響を与えることを抑制するために、たとえば特開２００９−１７７０８７号公報（特許文献１）に記載される半導体装置が考えられる。この公報に開示される半導体装置は、保護したいＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路の周囲を取り囲むように高濃度不純物拡散領域が設けられ、この高濃度不純物拡散領域に接地電位が印加される。
【０００４】
その他、ｐ型基板に注入された電子が周辺の素子に影響を与えることを抑制するために、出力トランジスタ（出力用素子）の周囲に素子を保護するためのガードリングを設けた半導体装置が、たとえば以下の非特許文献１および非特許文献２に開示されている。具体的には、たとえば非特許文献１のようにｎ型不純物領域とｐ型不純物領域とのフローティングガードリングとして形成されたものや、非特許文献２のように複数のガードリングが並列に並んだ構造が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−１７７０８７号公報
【非特許文献】
【０００６】
【非特許文献１】V. Khemka et al., "Trade-Off Between High-Side Capability and Substrate Minority Carrier Injection in Deep Sub-Micron Smart Power Technologies", Proc. of ISPSD '03, pp.241-244
【非特許文献２】B. Smith et al., "Peripheral Motor Drive PIC Concerns for Integrated LDMOS Technologies", Proc. of ISPSD '04, pp.159-162
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし特開２００９−１７７０８７号公報に開示される半導体装置においても、特に半導体装置の集積化が進めば、保護したい回路の周囲の回路からの電子の注入が避けられなくなる可能性がある。
【０００８】
また上記の非特許文献１および２に開示される構成の半導体装置においても、エミッタ側からコレクタ側への電子の移動によるコレクタ側の素子の誤動作を抑制する効果が不十分である。したがってエミッタ側の素子（注入元素子）とコレクタ側の素子（被注入素子）との間に一定の距離を保つ必要があるという問題がある。このため半導体装置を形成するチップの平面積を大きくする必要が生じ、装置のコストが高騰する可能性がある。また特に非特許文献１に開示される半導体装置のように、ガードリングをｎ型不純物領域とｐ型不純物領域とを電気的に接続してこれらをフローティングガードリングとして形成した場合、高温のもとでガードリングとしての電子の移動を抑制する効果が著しく低下する可能性がある。
【０００９】
本発明は、以上の問題に鑑みなされたものである。その目的は、注入元素子から被注入素子への電子の移動を抑制する効果が高く、素子の誤動作を抑制できる半導体装置を提供することである。
【課題を解決するための手段】
【００１０】
本発明の一実施例による半導体装置は、半導体基板と、注入元素子と、被注入素子と、バリア層とを備える。上記半導体基板は、第１の主表面と、第１の主表面に対向する第２の主表面とを有する。上記注入元素子は、半導体基板内に形成された第１のｐ型不純物領域と、半導体基板の第１の主表面であって第１のｐ型不純物領域内に形成され、かつ第１のｐ型不純物領域とｐｎ接合を構成する第１のｎ型不純物領域を含む。上記被注入素子は、半導体基板の第１の主表面であって第１のｐ型不純物領域内に注入元素子と間隔を隔てて形成される。上記バリア層は、それぞれが第１のｐ型不純物領域内に形成され、かつそれぞれに接地電位が印加された第２のｐ型不純物領域と第２のｎ型不純物領域とを有する。上記第２のｐ型不純物領域と第２のｎ型不純物領域とは、第１の主表面において注入元素子と被注入素子との間の領域の少なくとも一部に形成され、かつ注入元素子および被注入素子を結ぶ方向に対して交差する方向に延在する。さらに上記半導体基板内で第１のｐ型不純物領域に接するように第２の主表面の少なくともバリア層の真下の領域に形成された第３のｐ型不純物領域を備える。上記第３のｐ型不純物領域は、第１のｐ型不純物領域よりも高いｐ型不純物濃度を有し、かつフローティング電位となるように構成されている。
【発明の効果】
【００１１】
本発明の一実施例にしたがう半導体装置によれば、バリア層に接地電位が印加されることにより、高温のもとでも基板から被注入素子への電子の流入を抑制する効果を高めることができる。またバリア層の真下の第３のｐ型不純物領域がフローティング電位となるように構成されるため、電位障壁によるバリア効果が発生し、より効率的に基板から被注入素子への電子の到達を抑制することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施の形態１に係る半導体装置の概略平面図である。
【図２】図１のＩＩ−ＩＩ線に沿う部分における概略断面図である。
【図３】図２の点線で囲んだ領域ＩＩＩにおける出力用素子の構成をより詳細に示す概略断面図である。
【図４】図２の点線で囲んだ領域ＩＶにおける出力用素子の構成をより詳細に示す概略断面図である。
【図５】本発明の実施の形態１に係る半導体装置の内部における、電子の動作を示す概略断面図である。
【図６】図７〜図１２に示す構造を有する半導体装置の注入元素子の印加電圧と、注入元素子から被注入素子に流れる電子による電流との関係を示すグラフである。
【図７】図６のデータを示す半導体装置の第１構成を示す概略断面図である。
【図８】図６のデータを示す半導体装置の第２構成を示す概略断面図である。
【図９】図６のデータを示す半導体装置の第３構成を示す概略断面図である。
【図１０】図６のデータを示す半導体装置の第４構成を示す概略断面図である。
【図１１】図６のデータを示す半導体装置の第５構成を示す概略断面図である。
【図１２】図６のデータを示す半導体装置の第６構成を示す概略断面図である。
【図１３】図１４のデータを示す半導体装置の第７構成を示す概略断面図である。
【図１４】図１２および図１３に示す構造を有する半導体装置の注入元素子の印加電圧と、注入元素子から被注入素子に流れる電子による電流との関係を示すグラフである。
【図１５】図１６のデータを示す半導体装置の第８構成を示す概略断面図である。
【図１６】図１２および図１５に示す構成を有する半導体装置の注入元素子の印加電圧と、注入元素子から被注入素子に流れる電子による電流との関係を示すグラフである。
【図１７】ｐｎ接合を示す概略図（Ａ）と、ｐｎ接合の空乏層と内蔵電場を示す概略図（Ｂ）と、図１７（Ａ）、（Ｂ）のｐｎ接合におけるエネルギバンド図（Ｃ）とである。
【図１８】図１０に示す構成を有する半導体装置の注入元素子に１．５Ｖの負電位が印加された際の、ポテンシャル状態のシミュレーション結果を示すモデルである。
【図１９】図８に示す構成を有する半導体装置の注入元素子に１．５Ｖの負電位が印加された際の、ポテンシャル状態のシミュレーション結果を示すモデルである。
【図２０】図２１のデータを示す半導体装置の第９構成を示す概略断面図である。
【図２１】図２０に示す構成を有する半導体装置の注入元素子に１．５Ｖの負電位が印加された際の、ポテンシャル状態のシミュレーション結果を示すモデルである。
【図２２】図１３に示す構成を有する半導体装置の注入元素子に１．５Ｖの負電位が印加された際の、ポテンシャル状態のシミュレーション結果を示すモデルである。
【図２３】図１２に示す構成を有する半導体装置の注入元素子に１．５Ｖの負電位が印加された際の、ポテンシャル状態のシミュレーション結果を示すモデルである。
【図２４】図２５のデータを示す半導体装置の第１０構成を示す概略断面図である。
【図２５】図２４に示す構成を有する半導体装置の注入元素子に０Ｖの負電位が印加された際の、ポテンシャル状態のシミュレーション結果を示すモデル（Ａ）と、図２４に示す構成を有する半導体装置の注入元素子に１．２Ｖの負電位が印加された際の、ポテンシャル状態のシミュレーション結果を示すモデル（Ｂ）とである。
【図２６】図１５に示す構成を有する半導体装置の注入元素子に０Ｖの負電位が印加された際の、ポテンシャル状態のシミュレーション結果を示すモデル（Ａ）と、図１５に示す構成を有する半導体装置の注入元素子に１．２Ｖの負電位が印加された際の、ポテンシャル状態のシミュレーション結果を示すモデル（Ｂ）とである。
【図２７】図１２に示す構成を有する半導体装置の注入元素子に０Ｖの負電位が印加された際の、ポテンシャル状態のシミュレーション結果を示すモデル（Ａ）と、図１２に示す構成を有する半導体装置の注入元素子に１．２Ｖの負電位が印加された際の、ポテンシャル状態のシミュレーション結果を示すモデル（Ｂ）とである。
【図２８】図２９のデータを示す半導体装置の第１１構成を示す概略断面図である。
【図２９】図２８に示す構成を有する半導体装置の注入元素子に０Ｖの負電位が印加された際の、ポテンシャル状態のシミュレーション結果を示すモデル（Ａ）と、図２８に示す構成を有する半導体装置の注入元素子に０．７Ｖの負電位が印加された際の、ポテンシャル状態のシミュレーション結果を示すモデル（Ｂ）と、図２８に示す構成を有する半導体装置の注入元素子に０．９Ｖの負電位が印加された際の、ポテンシャル状態のシミュレーション結果を示すモデル（Ｃ）と、図２８に示す構成を有する半導体装置の注入元素子に１．２Ｖの負電位が印加された際の、ポテンシャル状態のシミュレーション結果を示すモデル（Ｄ）と、図２８に示す構成を有する半導体装置の注入元素子に１．５Ｖの負電位が印加された際の、ポテンシャル状態のシミュレーション結果を示すモデル（Ｅ）とである。
【図３０】図３１のデータを示す半導体装置の第１２構成を示す概略断面図である。
【図３１】図３０に示す構成を有する半導体装置の注入元素子に０Ｖの負電位が印加された際の、ポテンシャル状態のシミュレーション結果を示すモデル（Ａ）と、図３０に示す構成を有する半導体装置の注入元素子に０．７Ｖの負電位が印加された際の、ポテンシャル状態のシミュレーション結果を示すモデル（Ｂ）と、図３０に示す構成を有する半導体装置の注入元素子に０．９Ｖの負電位が印加された際の、ポテンシャル状態のシミュレーション結果を示すモデル（Ｃ）と、図３０に示す構成を有する半導体装置の注入元素子に１．２Ｖの負電位が印加された際の、ポテンシャル状態のシミュレーション結果を示すモデル（Ｄ）と、図３０に示す構成を有する半導体装置の注入元素子に１．５Ｖの負電位が印加された際の、ポテンシャル状態のシミュレーション結果を示すモデル（Ｅ）とである。
【図３２】図１２に示す構造を有する半導体装置注入元素子の印加電圧と、注入元素子から被注入素子に流れる電子による電流との関係の、温度依存性を示すグラフである。
【図３３】本発明の実施の形態１における半導体装置の製造方法の第１工程を示す概略断面図である。
【図３４】本発明の実施の形態１における半導体装置の製造方法の第２工程を示す概略断面図である。
【図３５】本発明の実施の形態１における半導体装置の製造方法の第３工程を示す概略断面図である。
【図３６】本発明の実施の形態１における半導体装置の製造方法の第４工程を示す概略断面図である。
【図３７】本発明の実施の形態１における半導体装置の製造方法の第５工程を示す概略断面図である。
【図３８】本発明の実施の形態１における半導体装置の製造方法の第６工程を示す概略断面図である。
【図３９】本発明の実施の形態２に係る半導体装置の概略平面図である。
【図４０】図３９のＸＬ−ＸＬ線に沿う部分における概略断面図である。
【図４１】本発明の実施の形態１、２の接地電位が印加されたｎ型領域の厚みを示す、半導体装置の概略平面図である。
【図４２】本発明の実施の形態１、２の接地電位が印加されたｐ型領域の厚みを示す、半導体装置の概略平面図である。
【図４３】本発明の実施の形態１、２の接地電位が印加されたｎ型領域および接地電位が印加されたｐ型領域の厚みを示す、半導体装置の概略平面図である。
【図４４】本発明の実施の形態３に係る半導体装置の、図２および図４０と同様の概略断面図である。
【図４５】バリア層と、注入元素子および被注入素子との平面的な位置関係に着目した、本発明の第１の変形例における半導体装置の概略平面図である。
【図４６】バリア層と、注入元素子および被注入素子との平面的な位置関係に着目した、本発明の第２の変形例における半導体装置の概略平面図である。
【図４７】バリア層と、注入元素子および被注入素子との平面的な位置関係に着目した、本発明の第３の変形例における半導体装置の概略平面図である。
【図４８】バリア層と、注入元素子および被注入素子との平面的な位置関係に着目した、本発明の第４の変形例における半導体装置の概略平面図である。
【図４９】バリア層と、注入元素子および被注入素子との平面的な位置関係に着目した、本発明の第５の変形例における半導体装置の概略平面図である。
【図５０】バリア層と、注入元素子および被注入素子との平面的な位置関係に着目した、本発明の第６の変形例における半導体装置の概略平面図である。
【図５１】バリア層と、注入元素子および被注入素子との平面的な位置関係に着目した、本発明の第７の変形例における半導体装置の概略平面図である。
【図５２】バリア層と、注入元素子および被注入素子との平面的な位置関係に着目した、本発明の第８の変形例における半導体装置の概略平面図である。
【図５３】バリア層と、注入元素子および被注入素子との平面的な位置関係に着目した、本発明の第９の変形例における半導体装置の概略平面図である。
【図５４】バリア層と、注入元素子および被注入素子との平面的な位置関係に着目した、本発明の第１０の変形例における半導体装置の概略平面図である。
【図５５】バリア層と、注入元素子および被注入素子との平面的な位置関係に着目した、本発明の第１１の変形例における半導体装置の概略平面図である。
【図５６】バリア層と、注入元素子および被注入素子との平面的な位置関係に着目した、本発明の第１２の変形例における半導体装置の概略平面図である。
【図５７】バリア層と、注入元素子および被注入素子との平面的な位置関係に着目した、本発明の第１３の変形例における半導体装置の概略平面図である。
【図５８】バリア層と、注入元素子および被注入素子との平面的な位置関係に着目した、本発明の第１４の変形例における半導体装置の概略平面図である。
【図５９】バリア層と、注入元素子および被注入素子との平面的な位置関係に着目した、本発明の第１５の変形例における半導体装置の概略平面図である。
【図６０】バリア層と、注入元素子および被注入素子との平面的な位置関係に着目した、本発明の第１６の変形例における半導体装置の概略平面図である。
【図６１】バリア層と、注入元素子および被注入素子との平面的な位置関係に着目した、本発明の第１７の変形例における半導体装置の概略平面図である。
【図６２】バリア層と、注入元素子および被注入素子との平面的な位置関係に着目した、本発明の第１８の変形例における半導体装置の概略平面図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
まず半導体基板の主表面における各素子形成領域の配置について図１および図２を用いて説明する。
【００１４】
図１および図２を参照して、半導体基板ＳＵＢは、第１の主表面ＦＳと、その第１の主表面ＦＳに対向する第２の主表面ＳＳとを有している。半導体基板ＳＵＢ内には、ｐ型エピタキシャル層ＥＰＰ（第１のｐ型不純物領域）が形成されている。
【００１５】
半導体基板ＳＵＢの第１の主表面ＦＳには、注入元素子ＯＥＲと、バリア層ＢＲと、被注入素子ＣＣＲとが形成されている。
【００１６】
注入元素子ＯＥＲは、少なくともｎ型不純物領域ＮＲ（第１のｎ型不純物領域）を有している。この注入元素子ＯＥＲのｎ型不純物領域ＮＲはｐ型エピタキシャル層ＥＰＰとｐｎ接合を構成している。この注入元素子ＯＥＲの第１の主表面ＦＳにおける周囲を取り囲むように、第１の主表面ＦＳには素子分離領域ＳＰＴが形成されている。
【００１７】
被注入素子ＣＣＲは、第１の主表面ＦＳにおいて注入元素子ＯＥＲと間隔を隔てて形成されている。被注入素子ＣＣＲの第１の主表面ＦＳにおける周囲も、素子分離領域ＳＰＴにより取り囲まれている。この注入元素子ＯＥＲを取り囲む素子分離領域ＳＰＴと被注入素子ＣＣＲを取り囲む素子分離領域ＳＰＴとの双方は、たとえばＤＴＩ（Deep Trench Isolation）である。
【００１８】
バリア層ＢＲは、第１の主表面において注入元素子ＯＥＲと被注入素子ＣＣＲとの間の領域の少なくとも一部に形成され、かつ注入元素子ＯＥＲおよび被注入素子ＣＣＲを結ぶ方向に対して交差する方向に延在するように形成されている。バリア層ＢＲは、たとえば第１の主表面ＦＳにおいて注入元素子ＯＥＲの周囲を素子分離領域ＳＰＴを介在して取り囲むように形成されている。
【００１９】
バリア層ＢＲは、ｎ型領域ＧＮＮ（第２のｎ型不純物領域）と、ｐ型領域ＧＮＰ（第２のｐ型不純物領域）とを有している。ｎ型領域ＧＮＮおよびｐ型領域ＧＮＰの双方は接地電位を印加されるよう構成されている。
【００２０】
ｎ型領域ＧＮＮは、第１の主表面ＦＳにおいてｐ型領域ＧＮＰよりも注入元素子ＯＥＲに近い側（内周側）に配置されている。またｎ型領域ＧＮＮおよびｐ型領域ＧＮＰの双方はｐ型エピタキシャル層ＥＰＰと接するように形成されている。なお、第１の主表面ＦＳにおいて、ｐ型領域ＧＮＰがｎ型領域ＧＮＮより注入元素子ＯＥＲに近い側（内周側）に配置されていてもよい。
【００２１】
半導体基板ＳＵＢ内であって、ｐ型エピタキシャル層ＥＰＰの第２の主表面側に、ｐ型裏面領域ＦＬＰ（第３のｐ型不純物領域）が形成されている。このｐ型裏面領域ＦＬＰは、ｐ型エピタキシャル層ＥＰＰに接するように第２の主表面ＳＳの少なくともバリア層ＢＲの真下の領域に位置するように形成されている。本実施の形態では、ｐ型裏面領域ＦＬＰは第２の主表面ＳＳの全面に形成されている。
【００２２】
このｐ型裏面領域ＦＬＰは、ｐ型エピタキシャル層ＥＰＰよりも高いｐ型不純物濃度を有している。またｐ型裏面領域ＦＬＰは、フローティング電位となるように構成されている。具体的には、ｐ型エピタキシャル層ＥＰＰにおけるｐ型不純物濃度は１×１０15ｃｍ-3以上２×１０15ｃｍ-3以下であり、ｐ型裏面領域ＦＬＰにおけるｐ型不純物濃度は２×１０18ｃｍ-3以上２×１０19ｃｍ-3以下である。またｐ型エピタキシャル層ＥＰＰにおける抵抗率は７．０Ωｃｍ以上１３．０Ωｃｍ以下であり、ｐ型裏面領域ＦＬＰにおける抵抗率は０．００５Ωｃｍ以上０．０２５Ωｃｍ以下である。
【００２３】
次に、上記の注入元素子ＯＥＲの構成を図３を用いて説明し、かつ被注入素子ＣＣＲの構成を図４を用いて説明する。
【００２４】
図３を参照して、注入元素子ＯＥＲは、たとえばLow sideのＭＩＳトランジスタとHigh sideのＭＩＳトランジスタとを含む構成を有している。半導体基板ＳＵＢの内部には、上記のｐ型エピタキシャル層ＥＰＰが形成されている。このｐ型エピタキシャル層ＥＰＰとｐｎ接合を構成するように、埋め込みｎ型拡散領域ＮＥと、ｎ型の不純物を含むｎ型エピタキシャル層ＥＰＮと、ｎ-拡散領域ＮＮＲと、ｎ型拡散領域ＮＲとを有するｎ型の領域が形成されている。
【００２５】
ｎ型エピタキシャル層ＥＰＮ上においてｎ-拡散領域ＮＮＲと隣接するようにｐ-拡散領域ＰＰＲが形成されており、ｐ-拡散領域ＰＰＲ内の半導体基板ＳＵＢの第１の主表面ＦＳには、ｎ型拡散領域ＮＲとｐ型拡散領域ＰＲとが互いに隣り合って形成されている。
【００２６】
Low sideおよびHigh sideのＭＩＳトランジスタの各々は、ソース領域ＳＯとしてのｎ型拡散領域ＮＲ（接地端子ＧＮＤと接続）と、ドレイン領域ＤＲとしてのｎ型拡散領域ＮＲ（High sideと接続）と、ゲート絶縁膜ＧＩと、ゲート電極ＧＥとを主に有している。ソース領域ＳＯはｐ-拡散領域ＰＰＲの内部に形成されており、ドレイン領域ＤＲはｎ-拡散領域ＮＮＲの内部に形成されている。またソース領域ＳＯはｐ型拡散領域ＰＲと隣り合うように形成されている。ゲート電極ＧＥは、ソース領域ＳＯとドレイン領域ＤＲとに挟まれる半導体基板ＳＵＢの第１の主表面ＦＳ上に、ゲート絶縁膜ＧＩを介在して形成されている。
【００２７】
また半導体基板ＳＵＢの第１の主表面ＦＳ上には層間絶縁膜ＦＩが形成されており、半導体基板ＳＵＢの内部においてＭＩＳトランジスタの周囲はトレンチ分離構造ＴＩに囲まれている。トレンチ分離構造ＴＩは、トレンチＴＲ（分離用溝）の内部にたとえばシリコン酸化膜などの埋め込み絶縁層ＥＩ（充填絶縁層）が充填された構成を有する。トレンチ分離構造ＴＩは、Low sideのＭＩＳトランジスタの形成領域とHigh sideのＭＩＳトランジスタの形成領域とを電気的に分離する。図３中の最も外側のトレンチ分離構造ＴＩは、図２における素子分離領域ＳＰＴに相当する。
【００２８】
High sideのＭＩＳトランジスタのドレイン領域ＮＲにはＶｃｃ電位が印加可能に構成されており、Low sideのＭＩＳトランジスタのソース領域ＮＲにはＧＮＤ電位が印加可能に構成されている。High sideのＭＩＳトランジスタのソース領域ＮＲとLow sideのＭＩＳトランジスタのドレイン領域ＮＲとは、出力端子（たとえば半導体チップのボンディングパッド）に電気的に接続されている。この出力端子は、外部装置の誘導性負荷と電気的に接続される場合がある。
【００２９】
本実施の形態では、注入元素子ＯＥＲおよび被注入素子ＣＣＲが半導体基板ＳＵＢの内部において素子分離領域ＳＰＴ（トレンチ分離構造ＴＩ）に囲まれている。しかしこれらの領域は素子分離領域ＳＰＴにて囲まれていなくてもよい。
【００３０】
図４を参照して、被注入素子ＣＣＲは、たとえばロジック回路などの制御回路であり、たとえば複数のＭＩＳトランジスタを含んでいる。図４の制御回路形成領域には、説明の簡略化のため、制御回路を構成する１つのＭＩＳトランジスタのみが示されている。被注入素子ＣＣＲに含まれるＭＩＳトランジスタは、ソース領域ＳＯと、ドレイン領域ＤＲと、ゲート絶縁膜ＧＩと、ゲート電極ＧＥとを主に有している。ソース領域ＳＯとドレイン領域ＤＲとは半導体基板ＳＵＢの第１の主表面ＦＳに互いに距離を隔てて配置されている。ゲート電極ＧＥは、ソース領域ＳＯとドレイン領域ＤＲとに挟まれる半導体基板ＳＵＢの第１の主表面ＦＳ上にゲート絶縁膜ＧＩを介在して形成されている。ＭＩＳトランジスタは、ｐ型エピタキシャル層ＥＰＰ上の埋め込みｎ型拡散領域ＮＥの上に形成されるｎ型エピタキシャル層ＥＰＮの内部に形成される。ゲート電極ＧＥには制御用電圧が印加される。
【００３１】
なお本実施の形態では、注入元素子ＯＥＲおよび被注入素子ＣＣＲが半導体基板ＳＵＢの内部において素子分離領域ＳＰＴ（トレンチ分離構造ＴＩ）に囲まれている。しかしこれらの領域は素子分離領域ＳＰＴにて囲まれていなくてもよい。
【００３２】
次に、本実施の形態の半導体装置の作用効果について比較例と対比して説明する。
図５を参照して、注入元素子ＯＥＲを構成するHigh side（図３参照）のＭＩＳトランジスタがＯＮ状態で、Low side（図３参照）のＭＩＳトランジスタがＯＦＦ状態の場合、電流はHigh sideのＭＩＳトランジスタから誘導性負荷に流れ込む。この状態から、High sideのＭＩＳトランジスタがＯＦＦ状態で、Low sideのＭＩＳトランジスタがＯＮ状態へと切り替わった場合、誘導性負荷は電流を引き続き流そうとする。これにより起電力が生じるため、Low sideのＭＩＳトランジスタのドレイン領域ＮＲに負電位が印加される。このため、Low sideのＭＩＳトランジスタ形成領域のｎ型領域ＮＲ、ＮＮＲ、ＥＰＮ、ＮＥとｐ型領域ＥＰＰとのｐｎ接合に順バイアスが印加され、ｎ型領域ＮＲ、ＮＮＲ、ＥＰＮ、ＮＥからｐ型領域に電子が注入される。
【００３３】
上記によりｐ型エピタキシャル層ＥＰＰに注入された電子の一部は、バリア層領域ＢＲ側へ移動する。バリア層領域ＢＲへ移動した電子はバリア層を構成するｎ型領域ＧＮＮに取り込まれる。
【００３４】
ここで、バリア層ＢＲのｎ型領域ＧＮＮには接地電位が印加されているため、電子の一部はｎ型領域ＧＮＮに取り込まれる。またバリア層ＢＲのｐ型領域ＧＮＰにも接地電位が印加されているため、ｐ型領域ＧＮＰの電位が低下しており、これにより電子はｐ型領域ＧＮＰよりも被注入素子ＣＣＲ側（下流側）に進みにくくなる。これは電位が低下したｐ型領域ＧＮＰが電位障壁を形成するためである。これにより、バリア層領域ＢＲから被注入素子ＣＣＲに電子が到達しにくくなる。したがって、被注入素子ＣＣＲに形成されるロジック回路などのＭＩＳトランジスタに当該電子が進入して、ＭＩＳトランジスタが誤動作する不具合の発生を抑制することができる。
【００３５】
ここでバリア層ＢＲのｎ型領域ＧＮＮは、ｐ型領域ＧＮＰよりも出力用素子形成領域に近い側に配置されている。このため、ｎ型領域ＧＮＮがｐ型領域ＧＮＰへの電子の進入を抑制する効果を高めることができる。
【００３６】
また本実施の形態ではｐ型裏面領域ＦＬＰがフローティング電位とされている。これにより電位障壁によるバリア効果が発生して、ｐ型エピタキシャル層ＥＰＰに注入された電子が被注入素子ＣＣＲの方へ移動することをより効率的に抑制することができる。以下、その効果について説明する。
【００３７】
まず本発明者らは、比較例の構成（図７〜図１０）に比べて本実施の形態の構成（図１１〜図１２）では注入元素子から被注入素子へ到達する電子の個数を少なくできるか否かを調べた。その結果を図６に示す。
【００３８】
図７に示す比較例は、注入元素子ＯＥＲと被注入素子ＣＣＲとの間にバリア層がなく、ｐ型エピタキシャル層ＥＰＰのみが位置する構成を有している。また図８に示す比較例は、注入元素子ＯＥＲと被注入素子ＣＣＲとの間に接地電位を印加されたｐ型領域ＧＮＰが位置する構成を有している。
【００３９】
また図９に示す比較例は、注入元素子ＯＥＲと被注入素子ＣＣＲとの間に互いにフローティング電位が印加されたｎ型領域ＦＬＮおよびｐ型領域ＦＬＰが位置する構成を有している。また図１０に示す比較例は、注入元素子ＯＥＲと被注入素子ＣＣＲとの間に接地電位を印加されたｎ型領域ＧＮＮが位置する構成を有している。
【００４０】
また図１１に示す本実施の形態例は、注入元素子ＯＥＲと被注入素子ＣＣＲとの間に互いに接地電位が印加されたｐ型領域ＧＮＰとｎ型領域ＧＮＮとが位置する構成を有しており、ｐ型領域ＧＮＰがｎ型領域ＧＮＮよりも注入元素子ＯＥＲの近くに配置されている。また図１２に示す本実施の形態例は、注入元素子ＯＥＲと被注入素子ＣＣＲとの間に互いに接地電位が印加されたｎ型領域ＧＮＮとｐ型領域ＧＮＰとが位置する構成を有しており、ｎ型領域ＧＮＮがｐ型領域ＧＮＰよりも注入元素子ＯＥＲの近くに配置されている。すなわち図１２は図２と同様の構成である。なおバリア層ＢＲ以外の領域の構成は、図７〜図１２の半導体装置すべて同様である。
【００４１】
図６の結果より、図７〜図１０の構成では、いずれも注入元素子ＯＥＲに印加される電位（−ＶＥ）の絶対値が大きくなったときに被注入素子ＣＣＲの方へ流れる電流（Ｉｃ）が急激に増加していることが分かった。
【００４２】
これに対して図１１に示す本実施の形態例の構成では、電位（−ＶＥ）の絶対値が大きくなったときの電流（Ｉｃ）の増加が緩やかとなることが分かった。
【００４３】
また図１２に示す本実施の形態例の構成では、電位（−ＶＥ）の絶対値が大きくなったときに電流（Ｉｃ）が一旦大きくなるものの、電位（−ＶＥ）の絶対値が０．８〜０．９Ｖ以上になると電流（Ｉｃ）の値が急激に減少し、電位（−ＶＥ）の絶対値が２．０Ｖになると電流（Ｉｃ）が比較例の構成（図７〜図１０）の少なくとも１０分の１となることが分かった。
【００４４】
以上より、図１１および図１２に示す本実施の形態の構成において、被注入素子ＣＣＲ側への電子の流れによる被注入素子ＣＣＲの誤動作を抑制する効果が大きいことが分かった。
【００４５】
また本発明者らは、半導体基板ＳＵＢの第２の主表面にフローティング電位のｐ型裏面領域ＦＬＰを有する構成（図１２）と有しない構成（図１３）とで、電位（−ＶＥ）と電位（Ｉｃ）との関係を比較した。その結果を図１４に示す。
【００４６】
なお図１３の構成は、フローティング電位のｐ型裏面領域ＦＬＰを有しない点において図１２の構成と異なっており、それ以外の構成は図１２の構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明を繰り返さない。
【００４７】
図１４の結果から、図１３のようにフローティング電位のｐ型裏面領域ＦＬＰを有しない構成では、電位（−ＶＥ）の絶対値の増加により電流（Ｉｃ）が急激に増加することが分かった。
【００４８】
以上より、半導体基板ＳＵＢの第２の主表面にフローティング電位のｐ型裏面領域ＦＬＰを設けることで、注入元素子ＯＥＲから被注入素子ＣＣＲ側への電子の移動を抑制でき、それにより被注入素子ＣＣＲ側への電子の流れによる被注入素子ＣＣＲの誤動作を抑制できることが分かった。
【００４９】
また本発明者らは、半導体基板の第２の主表面のｐ型裏面領域ＦＬＰにフローティング電位とする構成（図１２）と接地電位を印加する構成（図１５）とで、電位（−ＶＥ）と電流（Ｉｃ）との関係を比較した。その結果を図１６に示す。
【００５０】
なお図１５の構成は、ｐ型裏面領域ＦＬＰに接地電位が印加されている点において図１２の構成と異なっており、それ以外の構成は図１２の構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明を繰り返さない。
【００５１】
図１６の結果から、図１５のようにｐ型裏面領域ＦＬＰに接地電位を印加する構成では、電位（−ＶＥ）の絶対値の増加により電流（Ｉｃ）が急激に増加することが分かった。
【００５２】
以上より、半導体基板ＳＵＢの第２の主表面のｐ型裏面領域ＦＬＰをフローティング電位とすることで、接地電位を印加する場合よりも、注入元素子ＯＥＲから被注入素子ＣＣＲ側への電子の移動を抑制でき、それにより被注入素子ＣＣＲ側への電子の流れによる被注入素子ＣＣＲの誤動作を抑制できることが分かった。
【００５３】
ここで、上記の図６、図１４および図１６の結果が得られた理由として考えられるものを、図１７〜図３１を用いて説明する。
【００５４】
一般に、不純物濃度の異なる半導体層間には、キャリアの移動により拡散電位差が発生し、電位障壁が発生する。図１７（Ａ）、（Ｂ）を参照して、ｐ型半導体（ｐ型不純物を含む領域）とｎ型半導体（ｎ型不純物を含む領域）とを接合してｐｎ接合を形成すると接合部の近傍においてはｎ型半導体の電子とｐ型半導体のホール（これらはそれぞれの半導体層における多数キャリア）とが互いに拡散するため、キャリアの少ない空乏層が形成される。空乏層においては電子とホールとをそれぞれ元の場所に戻そうとする内蔵電場が発生する。
【００５５】
図１７（Ｂ）および図１７（Ｃ）を参照して、内蔵電位Ｖbiにより、ｐｎ接合においてはｎ型半導体の方がｐ型半導体よりも電位が高い。また不純物濃度の高いｐ+領域と不純物濃度の低いｐ-領域との接合においては、ｐ-領域の方がｐ+領域よりも電位が高い。言い換えれば、ｐ-領域から見た場合、ｐ+領域の電位は低い。電子はより電位の高い領域へ流れ、外部から電圧を印加しない限り電位の低い領域へは流れない。すなわちたとえばｐ-領域に存在する電子から見れば、より電位の低いｐ+領域は、電位がそこへ進入しにくいため電位障壁となる。
【００５６】
次に図１８〜図２３を参照しながら、負電位が印加された際における電位障壁の発生状態の、半導体基板ＳＵＢの態様の依存性についてより詳細に説明する。図１８、図１９および図２１〜図２３を参照して、注入元素子ＯＥＲに１．５Ｖの負電位が印加された場合の、各図に示すポテンシャル状態を示す。なお図１８は図１０の構成に対応し、図１９は図８の構成に対応し、図２１は図２０の構成に対応し、図２２は図１３の構成に対応し、図２３は図１２の構成に対応している。
【００５７】
図１８、図１９および図２１〜図２３の各々の図中の高さ方向の座標は電位を示し、その座標の図の上側ほど負の電位の絶対値が高く（電位がより低い）、図の下側ほど負の電位の絶対値が低い（電位がより高い）。図１８、図１９および図２１〜図２３の各々のＸ座標およびＹ座標は、それぞれ位置を示しており、図１０、図８、図２０、図１３および図１２の各々の断面に対応している。
【００５８】
つまり、図１８、図１９および図２１〜図２３の各々において「ＯＥＲ」が付された部分は注入元素子ＯＥＲの形成位置を示しており、「ＣＣＲ」が付された部分は被注入素子ＣＣＲの形成位置を示しており、「ＢＲ」が付された部分はバリア層ＢＲの形成位置を示している。また「ＧＮＰ」が付された部分は接地電位が印加されたｐ型領域ＧＮＰの形成位置を示しており、「ＧＮＮ」が付された部分は接地電位が印加されたｎ型領域ＧＮＮの形成位置を示している。また「ｐ+」が付された部分はフローティング電位のｐ型裏面領域ＦＬＰの形成位置を示しており、「ｐ-」が付された部分はｐ型エピタキシャル層ＥＰＰの形成位置を示している。
【００５９】
また図２０は、図８の構成から第２の主表面に位置するｐ型裏面領域ＦＬＰを省略した構成を有している。
【００６０】
図１８を参照して、図１０に示すように半導体基板ＳＵＢがフローティング電位のｐ型裏面領域ＦＬＰを有し、バリア層ＢＲがｎ型領域ＧＮＮのみを有する場合、ｐ型裏面領域ＦＬＰによる電位障壁で電子が移動するｐ型エピタキシャル層ＥＰＰ内の経路が狭められる。そして注入元素子ＯＥＲから被注入素子ＣＣＲに向けて、図中の矢印に示すように電子が移動する。すなわち注入元素子ＯＥＲから出た電子の一部は電位の高いｎ型領域ＧＮＮに取り込まれ、当該電子の一部はｎ型領域ＧＮＮを超えて被注入素子ＣＣＲに到達する。
【００６１】
図１９を参照して、図８に示すように半導体基板ＳＵＢがフローティング電位のｐ型裏面領域ＦＬＰを有し、バリア層ＢＲがｐ型領域ＧＮＰのみを有する場合、ｐ型裏面領域ＦＬＰによる電位障壁で電子が移動するｐ型エピタキシャル層ＥＰＰ内の経路が狭められる。そして注入元素子ＯＥＲからの電子は電位の高いｐ型領域ＧＮＰに取り込まれる。しかしｐ型領域ＧＮＰの電位の溝（ポテンシャルギャップ）が浅い（電位が低い）。このためｐ型領域ＧＮＰのポテンシャルギャップが電子を取り込む能力が比較的低い。
【００６２】
図２１を参照して、図２０に示すように図８の構成からｐ型裏面領域ＦＬＰを省略した場合、ｐ型裏面領域ＦＬＰによる電位障壁が無いため、注入元素子ＯＥＲからの電子はｐ型領域ＧＮＰを回り込んで高い割合で被注入素子ＣＣＲに到達する。
【００６３】
図２２を参照して、図１３に示すように図１２の構成からｐ型裏面領域ＦＬＰを省略した場合にも、ｐ型裏面領域ＦＬＰによる電位障壁が無いため、注入元素子ＯＥＲからの電子はｐ型領域ＧＮＰおよびｎ型領域ＧＮＮを回り込んで高い割合で被注入素子ＣＣＲに到達する。
【００６４】
図２３を参照して、図１２に示すようにフローティング電位のｐ型裏面領域ＦＬＰが形成されている場合、ｐ型裏面領域ＦＬＰによる電位障壁で電子が移動するｐ型エピタキシャル層ＥＰＰ内の経路が狭められる。このため、被注入素子ＣＣＲへの電子の移動経路の途中にあるバリア層ＢＲ（ｎ型領域ＧＮＮとｐ型領域ＧＮＰ）に電子が取り込まれやすくなる。またバリア層ＢＲがｎ型領域ＧＮＮとｐ型領域ＧＮＰとを有しており、ｎ型領域ＧＮＮのポテンシャルギャップが深く、かつｐ型領域ＧＮＰによる電位の溝が広がっているため、バリア層ＢＲに電子を取り込む効果がさらに大きい。
【００６５】
図１８〜図２３より、フローティング電位のｐ型裏面領域ＦＬＰによる電位障壁と、ｎ型領域ＧＮＮおよびｐ型領域ＧＮＰを有するバリア層ＢＲとの組み合わせにより、被注入素子ＣＣＲへの電子の移動が顕著に抑制できたものと考えられる。
【００６６】
次に図２４〜図２７を参照しながら、負電位が印加された際における電位障壁の発生状態の、半導体基板ＳＵＢの依存性についてより詳細に述べる。図２５〜図２７を参照して、注入元素子ＯＥＲに０Ｖの負電位が印加された場合の、各図に示すポテンシャル状態（Ａ）および注入元素子ＯＥＲに１．２Ｖの負電位が印加された場合の、各図に示すポテンシャル状態（Ｂ）を示す。なお図２５は図２４の構成に対応し、図２６は図１５の構成に対応し、図２７は図１２の構成に対応している。
【００６７】
図２５〜図２７のモデルにおけるＸ座標、Ｙ座標および高さ方向の座標は図１８〜図１９および図２１〜図２３のモデルと同様である。
【００６８】
また図２４は、図１３の構成の第２の主表面に接地電位ＧＮＤが印加された構成を有している。
【００６９】
図２５（Ａ）、（Ｂ）を参照して、図２４に示すように半導体基板ＳＵＢがｐ型裏面領域を省略した場合には、注入元素子に印加される負電位の大きさにかかわらず、ｐ型裏面領域ＦＬＰによる電位が低い（図中における高さ方向に盛り上がった）電位障壁は形成されない。
【００７０】
図２６（Ａ）、（Ｂ）を参照して、図１５に示すように半導体基板ＳＵＢが不純物濃度の高い、接地電位が印加される領域ＧＮＰ２を有する場合には、ｐ型裏面領域ＦＬＰによる電位障壁が形成される。しかし電位障壁としての領域ＧＮＰ２は接地電位が印加されることにより、電位が（周囲に印加される電圧などの影響を受けて多少変動するが）たとえば当該電位がフローティング電位である場合に比べて一定の値を保つように固定される。このためたとえば注入元素子ＯＥＲに負電位が印加された場合、注入元素子ＯＥＲの電位が低下するために、注入元素子ＯＥＲの、注入元素子ＯＥＲより電位の低い領域ＧＮＰ２との相対的な電位差が小さくなる。その結果、ｐ型裏面領域ＦＬＰによる電位障壁が低くなる。負電位が０Ｖである図２６（Ａ）に比べて負電位が１．２Ｖである図２６（Ｂ）においてｐ型裏面領域ＦＬＰによる電位障壁が低く（約０．４９Ｖに）なっている。
【００７１】
図２７（Ａ）、（Ｂ）を参照して、図１２に示すようにフローティング電位のｐ型裏面領域ＦＬＰが形成されている場合、ｐ型裏面領域ＦＬＰの電位は自在に変更可能であるため、注入元素子ＯＥＲの負電位に追随して電位が変化する。このため図２７においては、図２６のように半導体基板ＳＵＢの裏面の電位が固定される場合に比べて、注入元素子ＯＥＲに負電位が印加された状況下においても、電位障壁の低下が抑制される。すなわち図２７のように半導体基板ＳＵＢの裏面の電位がフローティングである場合には、図２６のように当該電位が接地（固定）される場合に比べて、注入元素子ＯＥＲに負電位が印加された際の電位障壁が高く（約０．９１Ｖに）なる。その結果、被注入素子ＣＣＲへの電子の流れ込みを抑制する効果が高められる。
【００７２】
次に図２８〜図３２を参照しながら、負電位が印加された際における電位障壁の発生状態の、バリア層ＢＲの態様の依存性についてより詳細に説明する。なお以下の各モデルにおけるＸ座標、Ｙ座標および高さ方向の座標は図１８、図１９、図２１〜図２３、図２５〜図２７のモデルと同様である。
【００７３】
図２８は、ｐ型裏面領域ＦＬＰに接地電位が印加されている点において図８の構成と異なっており、それ以外の構成は図８の構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明を繰り返さない。
【００７４】
図２９（Ａ）、（Ｂ）を参照して、図２８に示すようにｐ型領域ＧＮＰ２に接地電位が印加された場合、注入元素子ＯＥＲの負電位が０Ｖまたは０．７Ｖの場合は、バリア層ＢＲ（ｐ型領域ＧＮＰ）は電位障壁（ポテンシャルの盛り上がった部分）が形成されている。このため注入元素子ＯＥＲからの電子は当該電位障壁（バリア層ＢＲ）に到達しにくい。図２９（Ｃ）を参照して、負電圧が０．９Ｖになってもバリア層ＢＲにポテンシャルギャップは未だ形成されない。図２９（Ｄ）、（Ｅ）を参照して、負電圧が１．２〜１．５Ｖになるとようやくバリア層ＢＲに溝状の（電位が高い）ポテンシャルギャップが形成される。以上がバリア層にｐ型領域ＧＮＰのみを有する場合のポテンシャル状態の負電位による変化である。
【００７５】
以上のようにｐ型領域ＧＮＰのみをバリア層ＢＲとして有する半導体装置は、注入元素子ＯＥＲの負電位の絶対値が相当大きい場合に限り、バリア層ＢＲが電子を取り込む効果が高まる。これはｐ型領域ＧＮＰはもともとｐ型不純物を含む電位の低い領域であるためである。このため注入元素子ＯＥＲに高い負電位を印加し、ｐ型領域ＧＮＰの注入元素子ＯＥＲに対する電位を相対的に上げることにより、初めて図２８および図２９（Ｅ）の丸点線「Ａ」で囲んだ領域の電位を高くすることができ、その結果電子を取り込むためのポテンシャルギャップを形成することができる。
【００７６】
図３０は、ｐ型裏面領域ＦＬＰに接地電位が印加されている点において図１０の構成と異なっており、それ以外の構成は図１０の構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明を繰り返さない。
【００７７】
図３１（Ａ）、（Ｂ）を参照して、図３０に示すようにｐ型領域ＧＮＰ２に接地電位が印加された場合、バリア層ＢＲがｎ型不純物領域であれば、エピタキシャル層ＥＰＰとの間にｐｎ接合を形成するため、たとえ注入元素子ＯＥＲの負電位が小さくても拡散電位差を形成する。この拡散電位差によりバリア層ＢＲは注入元素子ＯＥＲからの電子を取り込む効果を有する。
【００７８】
しかし図３１（Ｃ）〜（Ｅ）を参照して、負電位が０．９Ｖから１．２Ｖ、１．５Ｖに増加しても、丸点線「Ｂ」で囲んだ領域において電位がフラットな領域が存在し、負電位を増加しても被注入素子ＣＣＲへの電子の流れを抑制する効果が高まらない。これは以下の理由による。ｎ型不純物領域ＧＮＮに接地電位を印加した状態で注入元素子ＯＥＲに絶対値の高い負電位を印加するため、ｐ型エピタキシャル層ＥＰＰも負電位となる。このためｐ型エピタキシャル層ＥＰＰと、接地電位が印加されたｎ型不純物領域ＧＮＮとの間のｐｎ接合が逆バイアスとなる。ｐｎ接合が逆バイアスとなるために、図３０中に丸点線「Ｂ」で囲んだｐ型領域の電位が高くなりにくいため、ポテンシャルギャップが形成されない。
【００７９】
バリア層ＢＲにｎ型領域ＧＮＮとｐ型領域ＧＮＰとのいずれか一方のみを形成する場合には、上記の問題が生ずる場合がある。このためバリア層ＢＲに上記ｎ型領域ＧＮＮとｐ型領域ＧＮＰとの双方を配置することにより、双方の欠点を補い合うため、被注入素子ＣＣＲ側への電子の流れを抑制する効果を最大限に高めることができる。
【００８０】
図３２を参照して、当該グラフの縦軸および横軸は図６のグラフと同様である。図１２の構成を有する半導体装置を、室温（２５℃）および高温（１７５℃）のそれぞれの環境下で使用した場合、特に負電位の絶対値が大きく（１．０Ｖ以上に）なる場合には、温度条件にかかわらず、被注入素子ＣＣＲへの電子による電流が同様の値を示すことがわかる。以上より、バリア層ＢＲに接地電位を印加すれば、バリア層ＢＲがフローティング電位の場合に問題となり得る高温のもとでも、被注入素子ＣＣＲ側への電子の移動を抑制し、コレクタ電流（上記Ｉｃ）の増加を抑制することができる。
【００８１】
次に、図３３〜図３８を用いて、図２（図１２）に示す本実施の形態の半導体装置の製造方法の概要について説明する。ただしここでは注入元素子および被注入素子は、図２（図１２）に示すようにｎ型不純物領域ＮＲを含む簡略化された素子としている。
【００８２】
図３３を参照して、エピタキシャル成長により、高濃度のｐ型不純物を含む基板ＦＬＰの一方の主表面上に、基板ＦＬＰより低濃度のｐ型不純物を含むｐ型エピタキシャル層ＥＰＰが形成される。
【００８３】
図３４を参照して、通常の写真製版技術およびイオン注入技術により、ｐ型エピタキシャル層ＥＰＰの表面にｎ型領域ＮＲ，ＧＮＮとｐ型領域ＧＮＰとが互いに間隔を隔てて形成される。
【００８４】
図３５を参照して、再度エピタキシャル成長を行ない、図３４のｐ型エピタキシャル層ＥＰＰにｐ型エピタキシャル層ＥＰＰが形成される。以上により、ｐ型裏面領域ＦＬＰの上にｐ型エピタキシャル層ＥＰＰが積層された構成の半導体基板ＳＵＢが形成される。
【００８５】
図３６を参照して、再度図３４と同様の処理を行なうことにより、図３５において形成されたｐ型エピタキシャル層ＥＰＰを貫通し、図３４で形成されたｎ型およびｐ型領域に上積みするように、ｎ型領域ＮＲ，ＧＮＮとｐ型領域ＧＮＰとが形成される。
【００８６】
図３７を参照して、素子分離領域ＳＰＴが形成される。素子分離領域ＳＰＴが図３のトレンチ分離構造ＴＩである場合には、通常の写真製版技術およびエッチング技術によりトレンチＴＲが形成された後、トレンチＴＲの内部が埋め込み絶縁層ＥＩで埋められ、トレンチＴＲから食み出た埋め込み絶縁層ＥＩが除去されることにより、素子分離領域ＳＰＴが形成される。なお素子分離領域ＳＰＴは、図３６の工程の前に形成されてもよい。
【００８７】
図３８を参照して、バリア層ＢＲとしてのｎ型領域ＧＮＮおよびｐ型領域ＧＮＰを配線で繋ぎ、これらに接地電位を接続する。
【００８８】
（実施の形態２）
図３９および図４０を参照して、本実施の形態の半導体装置は、基本的に図１および図２の実施の形態１と同様の構成を有するが、素子分離領域ＳＰＴが絶縁層ＥＩではなく、ｐ型拡散領域ＰＲ（ＳＰＴ）（第４のｐ型不純物領域）とｎ型不純物領域ＮＲとのｐｎ接合により形成されている。本実施の形態の素子分離領域ＳＰＴとしてのｐ型拡散領域ＰＲは、注入元素子ＯＥＲとバリア層ＢＲとの間のなかの、特に注入元素子ＯＥＲおよび被注入素子ＣＣＲのそれぞれの外側面に接触するように形成されることが好ましい。このようにすれば、注入元素子ＯＥＲと被注入素子ＣＣＲとに含まれるｎ型不純物領域ＮＲと当該ｐ型拡散領域ＰＲとの間にｐｎ接合が形成される。
【００８９】
本実施の形態は以上の点において実施の形態１と異なっており、他の点においては実施の形態１と同様であるため、同一の要素については同一の符号を付しその説明を繰り返さない。
【００９０】
本実施の形態のように、素子分離領域が、絶縁層からなるトレンチ分離構造ＴＩの代わりに、ｐ型拡散領域ＰＲ（ＳＰＴ）とｎ型不純物領域ＮＲとのｐｎ接合領域からなる構成であってもよい。ｐｎ接合領域においては、これを構成するｐ型領域とｎ型領域との間に空乏層が発生する。このため当該ｐｎ接合領域が絶縁層として機能する。
【００９１】
図４１〜図４３を参照して、実施の形態１、２のいずれにおいても、バリア層ＢＲのｎ型領域ＧＮＮおよび／またはｐ型領域ＧＮＰの、図の左右方向の幅は、ｎ型またはｐ型不純物の拡散する距離以上であることが好ましく、具体的には４μｍ以上の幅を有することが好ましい。このようにすれば、ｎ型領域ＧＮＮおよびｐ型領域ＧＮＰの、電子が被注入素子ＣＣＲ側へ移動するのを抑制する効果を高めることができる。
【００９２】
（実施の形態３）
図４４を参照して、本実施の形態の半導体装置は、基本的に図１および図２の実施の形態１と同様の構成を有するが、注入元素子ＯＥＲおよび被注入素子ＣＣＲの双方の周囲にバリア層ＢＲが形成されている。実施の形態１、２においては図の左側の素子が注入元素子ＯＥＲで図の右側の素子が被注入素子ＣＣＲであるが、本実施の形態においてはこれらが逆転し、図の左側の素子が被注入素子ＣＣＲで図の右側の素子が注入元素子ＯＥＲである場合も考慮されている。
【００９３】
これらのバリア層ＢＲは、図１と同様に、注入元素子ＯＥＲおよび被注入素子ＣＣＲの双方の平面視における周囲の全体を囲むように形成されてもよい。このようにすればバリア層ＢＲの被注入素子ＣＣＲ側への電子の移動を抑制する効果が高められる。
【００９４】
本実施の形態は以上の点において実施の形態１と異なっており、他の点においては実施の形態１と同様であるため、同一の要素については同一の符号を付しその説明を繰り返さない。
【００９５】
（参考例）
本参考例においては、本発明において想到し得る、バリア層ＢＲの平面形状および、注入元素子と被注入素子との位置関係の変形例を示している。以下、図４５〜図６２を参照しながら、本実施の形態について説明する。
【００９６】
図４５および図４６を参照して、バリア層は注入元素子のなす矩形の１辺（図における縦方向に延びる１辺）に対向する領域の全体にわたって当該矩形の１辺に沿うように延在する構成であってもよい。図４５に示すように被注入素子はバリア層の延在する方向（図の縦方向）の全体に対向する大きさを有していてもよいし、図４６に示すように被注入素子はバリア層の延在する方向（図の縦方向）の一部に対向する平面形状（大きさ）を有していてもよい。
【００９７】
図４７〜図４９を参照して、バリア層は注入元素子のなす矩形の、互いに交差する２辺（図における右および下の辺）に対向する領域の全体にわたって当該互いに交差する２辺のそれぞれに沿うように延在するよう、略直角に折れ曲がった形状を有してもよい。このときの被注入素子の配置に関して、図４７〜図４９に示すバリエーションが考えられる。
【００９８】
図５０〜図５２を参照して、バリア層は注入元素子のなす矩形の、互いに交差する３辺（図における右、上および下の辺）のそれぞれに対向する領域の全体にわたって当該互いに交差する３辺のそれぞれに沿うように延在するよう、略直角に折れ曲がった形状を有してもよい。このとき被注入素子は、図５０〜図５２に示すようにバリア層の延在する１つまたは複数の辺に対向する領域の少なくとも一部を含む位置に配置されてもよいが、バリア層の延在するいずれの辺とも対向しない領域のみに位置するように配置されてもよい。
【００９９】
図５３〜図５７を参照して、バリア層は注入元素子のなす矩形の４辺すべてに対向する領域の全体にわたって当該４辺のそれぞれに沿うように延在するように形成されてもよい。言い換えればこれは、バリア層が（第１の主表面ＦＳにおいて）注入元素子の周囲の全体を取り囲むように配置される。このうち特に図５３は実施の形態１の図１と同様の配置である。この場合の被注入素子は、たとえば図５３〜図５６のようにバリア層の延在する１つまたは複数の辺に対向する領域の少なくとも一部を含む位置に配置されてもよいし、図５７のようにバリア層の延在するいずれの辺とも対向しない領域のみに位置するように配置されてもよい。以上の各形状のバリア層を任意に組み合わせた例として、たとえば図５８〜図６２に示すレイアウトが考えられる。
【０１００】
なお図４５〜図６２のいずれにおいても、実施の形態１〜３と同様に、注入元素子は注入元素子ＯＥＲ、バリア層は接地電位またはフローティング電位のｎ型領域および／またはｐ型領域を有しており、ｎ型領域の方がｐ型領域よりも注入元素子に近い側に形成されている。
【０１０１】
図４５〜図６２に示すように、バリア層は注入元素子と被注入素子との間の領域の少なくとも一部に配置され、これらを結ぶ方向に対して交差する方向（たとえば直角または４５°の方向）に延在する。少なくとも注入元素子と被注入素子との間の領域の少なくとも一部にバリア層が配置されていれば、当該バリア層は注入元素子から被注入素子へ電子が流入することを抑制する効果を奏する。
【０１０２】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０１０３】
本発明は、誘電負荷を含む出力用素子と、ロジック回路とを有する半導体装置に、特に有利に利用されうる。
【符号の説明】
【０１０４】
ＢＲ  バリア層、ＣＣＲ  制御回路形成領域、ＤＲ  ドレイン領域、ＥＩ  埋め込み絶縁層、ＥＰＮ  ｎ型エピタキシャル層、ＥＰＰ  ｐ型エピタキシャル層、ＦＩ  層間絶縁膜、ＦＬＮ  フローティング電位のｎ型領域、ＦＬＰ  フローティング電位のｐ型裏面領域、ＦＳ  第１の主表面、ＧＥ  ゲート電極、ＧＩ  ゲート絶縁膜、ＧＮＤ  接地端子、ＧＮＮ  ｎ型領域、ＧＮＰ，ＧＮＰ２  ｐ型領域、ＮＥ  埋め込みｎ型拡散領域、ＮＮＲ  ｎ-拡散領域、ＮＲ  ｎ型拡散領域、ＯＥＲ  出力トランジスタ形成領域、ＰＰＲ  ｐ-拡散領域、ＰＲ  ｐ型拡散領域、ＰＳＲ  ｐ型不純物領域、ＳＯ  ソース領域、ＳＰＴ  素子分離領域、ＳＳ  第２の主表面、ＳＵＢ  半導体基板、ＴＩ  トレンチ分離構造、ＴＲ  トレンチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図３０】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３１】
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