(57)【特許請求の範囲】
【請求項１】
第１の主表面と、前記第１の主表面に対向する第２の主表面とを有する半導体層と、
前記半導体層内に形成され、光電変換が行なわれる複数の受光素子と、
前記半導体層の前記第２の主表面の上方に配置され、前記受光素子に光を供給する受光レンズと、
前記半導体層の内部に形成される位置合わせ用マークとを備え、
前記位置合わせ用マークは、前記第１の主表面から前記第２の主表面に達するように延在し、
前記位置合わせ用マークは前記半導体層に形成された溝部の内部を充填するように形成され、
前記溝部の内部には前記溝部の側面と底面とを凹状に覆う導電膜または半導体膜からなる第１の層と、前記第１の層の内側に形成される絶縁膜からなる第２の層とを含み、前記位置合わせ用マークは前記溝部の内部の前記第１および第２の層により形成され、
前記半導体層はシリコンの単結晶からなり、前記第１の層はシリコンまたは金属材料を含み、前記第２の層はシリコン酸化膜またはシリコン窒化膜である、半導体装置。
【請求項２】
前記受光素子との間で電気信号を入出力するトランジスタをさらに有し、
前記トランジスタはゲート電極を含み、
前記溝部の内部の前記第１の層は、前記ゲート電極と同一材料からなる層であり、前記第２の層は、前記ゲート電極において前記受光レンズが位置する側と反対側の面を覆うように接触し、かつ、前記ゲート電極と同一のパターンを有している絶縁膜と同一材料からなる層である、請求項１に記載の半導体装置。
【請求項３】
前記位置合わせ用マークの、前記第１および第２の主表面に沿う前記溝部の幅は、前記ゲート電極を構成する前記第１の層および前記第２の層の厚みの和の２倍以下である、請求項２に記載の半導体装置。
【請求項４】
前記位置合わせ用マークの最上面と前記半導体層の前記第１の主表面との間に段差部を有する、請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
前記段差部は、前記位置合わせ用マークが、前記第１の主表面よりも前記受光レンズが配置される方向と反対の方向に突出するように形成された鍔状部である、請求項４に記載の半導体装置。
【請求項６】
前記段差部は、前記位置合わせ用マークが、前記第１の主表面よりも前記受光レンズが配置される方向に窪むように形成された窪み部である、請求項４に記載の半導体装置。
【請求項７】
前記位置合わせ用マークは、平面視における前記半導体層の外周部の一部のみに形成される、請求項１〜６のいずれかに記載の半導体装置。
【請求項８】
第１の主表面と、前記第１の主表面に対向する第３の主表面とを有し、内部に前記第１および第３の主表面に沿うように絶縁膜層が埋め込まれた半導体基板を準備する工程と、
前記半導体基板の前記第１の主表面を覆うように単一層の溝加工用マスクを形成する工程と、
前記溝加工用マスクを用いて前記第１の主表面から少なくとも前記絶縁膜層に達する溝部を形成する工程と、
導電膜または半導体膜からなる第１の層により、前記溝部の内部を充填する工程と、
前記溝部の内部に充填された前記第１の層を残して、前記溝部の内部以外に形成された前記第１の層の少なくとも一部を除去することにより、前記溝部の内部における前記第１の層により構成される位置合わせ用マークを形成する工程と、
前記半導体基板の前記第１の主表面と前記絶縁膜層との間の領域を半導体層として、前記第１の主表面から前記半導体層内に複数の受光素子を形成する工程と、
前記半導体基板のうち、前記第３の主表面から前記絶縁膜層の上面までの領域を除去する工程と、
前記位置合わせ用マークを用いて、前記半導体層のうち前記第１の主表面に対向する第２の主表面の上方に、前記受光素子に光を供給する受光レンズを配置する工程とを備え、
前記位置合わせ用マークを形成する工程においては、前記第１の主表面上に形成される、前記受光素子との間で電気信号を入出力するトランジスタを構成するゲート電極を形成する工程をさらに有し、
前記第１の層は、前記第１の主表面上に形成される前記ゲート電極と同一の層として同時に形成される層であり、
前記溝部の内部を充填する工程においては、前記溝部の内部に前記第１の層と絶縁膜からなる第２の層とがこの順に形成され、前記位置合わせ用マークは、前記第１および第２の層により形成され、
前記第２の層は前記ゲート電極を形成するための前記第１の層を覆うように形成されるゲート加工用マスクと同一の層として同時に形成される層である、半導体装置の製造方法。
【請求項９】
前記溝部は、前記第１の主表面から少なくとも前記絶縁膜層の内部に達するように形成される、請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第２の層はシリコン酸化膜またはシリコン窒化膜である、請求項８または９に記載の半導体装置の製造方法。
【請求項１１】
第１の主表面と、前記第１の主表面に対向する第３の主表面とを有し、内部に前記第１および第３の主表面に沿うように絶縁膜層が埋め込まれた半導体基板を準備する工程と、  前記第１の主表面から前記絶縁膜層に達する溝部を形成する工程と、
前記第１の主表面を覆う、導電膜または半導体膜からなる第１の層により、前記溝部の内部を充填する工程と、
前記溝部の内部に充填された前記第１の層を残して、前記溝部の内部以外に形成された前記第１の層の一部を除去することにより、前記溝部の内部における前記第１の層により構成される位置合わせ用マークと、受光素子との間で電気信号を入出力するトランジスタを構成するゲート電極とを形成する工程と、
前記半導体基板の前記第１の主表面と前記絶縁膜層との間の領域を半導体層として、前記第１の主表面から前記半導体層内に複数の前記受光素子を形成する工程と、
前記半導体基板のうち、前記第３の主表面から前記絶縁膜層の上面までの領域を除去する工程と、
前記位置合わせ用マークを用いて、前記半導体層のうち前記第１の主表面に対向する第２の主表面の上方に、前記受光素子に光を供給する受光レンズを配置する工程とを備える、半導体装置の製造方法であり、
前記溝部の内部を充填する工程において充填される前記第１の層は、前記第１の主表面上に形成される前記ゲート電極と同一の層として同時に形成された層であり、
前記溝部は、前記第１の主表面から少なくとも前記絶縁膜層の内部に達するように形成され、
前記溝部の内部を充填する工程においては、前記溝部の内部に前記第１の層と絶縁膜からなる第２の層とがこの順に形成されることにより、前記位置合わせ用マークは前記第１および第２の層により形成され、
前記第２の層は前記ゲート電極を形成するために前記ゲート電極上に形成されるゲート加工用マスクと同一の層として同時に形成された層である、半導体装置の製造方法。
【請求項１２】
前記位置合わせ用マークの、前記第１および第３の主表面に沿う前記溝部の幅は、前記第１の層の厚みの２倍以下である、請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記第２の層はシリコン酸化膜またはシリコン窒化膜である、請求項１１または１２に記載の半導体装置の製造方法。
【請求項１４】
前記半導体層はシリコンの単結晶からなり、前記第１の層はシリコンまたは金属材料を含む、請求項１１〜１３のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特に、いわゆる裏面照射型の受光素子を有する固体撮像素子およびその製造方法に関する。
【背景技術】
【０００２】
固体撮像素子は、半導体基板の表面上に電極や配線、およびフォトダイオードなどの受光素子を形成した半導体装置であり、通常はその上方（表面側）から受光素子に光電変換用の光を照射するいわゆる表面照射型構造を有している。
【０００３】
しかし表面照射型の受光素子は、当該受光素子の上方に形成された金属配線のさらに上方から光が照射されるため、当該光の一部が金属配線などにより反射され、効率よく受光素子に到達しないという問題がある。この問題を解決するために、その下方（裏面側）から受光素子に光電変換用の光を照射するいわゆる裏面照射型構造の固体撮像素子が開発されている。裏面照射型構造の固体撮像素子は、たとえば特開２００５−１５０４６３号公報（特許文献１）、特開２０１０−２１２３０７号公報（特許文献２）、特開２０１０−１４７２３０号公報（特許文献３）、特開２００９−２５２９６３号公報（特許文献４）および特開２００８−１４７３３２号公報（特許文献５）に開示されている。
【０００４】
裏面照射型の固体撮像素子は、表面照射型の固体撮像素子に比べて受光面積を広くできるため、受けた光を検出する感度が向上するというメリットを有する。そのため裏面照射型の固体撮像素子は、高密度でかつ高感度なイメージセンサなどへの適用が期待されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−１５０４６３号公報
【特許文献２】特開２０１０−２１２３０７号公報
【特許文献３】特開２０１０−１４７２３０号公報
【特許文献４】特開２００９−２５２９６３号公報
【特許文献５】特開２００８−１４７３３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら裏面照射型の場合、裏面側に集光レンズが形成されるため、たとえば集光レンズが形成されるべき位置を合わせるなど、裏面側の加工が必要となる。この裏面側の加工時に位置合わせするために用いるアライメントマークを半導体基板の裏面側に形成するための製造工程が追加で必要になる。
【０００７】
たとえば特開２００８−１４７３３２号公報に示される例では、表面側の加工用のアライメントマークと裏面側の加工用のアライメントマークとが別個となっている。この場合には、表面側のアライメントマークと裏面側のアライメントマークとが別個に形成されるため、これらを形成するために必要な工程が非常に多く、煩雑になる。
【０００８】
また、たとえば特開２００５−１５０４６３号公報および特開２００９−２５２９６３号公報に示される例では、裏面側の加工に用いるアライメントマークを形成するために、シリコン酸化膜およびシリコン窒化膜のハードマスクを形成する工程などが追加で必要となる。アライメントマークが形成された後に、またこれらのハードマスクとしての薄膜を除去するための工程もまた追加で必要となる。このように裏面側の加工に用いるアライメントマークを形成するためには、複数の工程が追加で必要となる。したがって裏面側の加工に用いるアライメントマークを形成するために必要な工程を少しでも削減することが望まれる。
【０００９】
他の特開２０１０−２１２３０７号公報および特開２０１０−１４７２３０号公報に示される例についても、たとえば裏面側の加工にアライメントマークを形成するために必要な工程をより削減したり、アライメントマークを形成するために必要な工程を他の工程に利用するなど、更なる工程の削減や高効率化が望まれる。
【００１０】
本発明は、以上の問題に鑑みなされたものである。その目的は、裏面照射型構造の固体撮像素子（半導体装置）の製造に用いるアライメントマークを、より少ない工程数で形成することが可能な半導体装置、およびその製造方法を提供することである。
【課題を解決するための手段】
【００１１】
本発明の一実施例による半導体装置は以下の構成を備えている。
上記半導体装置は、第１の主表面と、第１の主表面に対向する第２の主表面とを有する半導体層と、半導体層内に形成され、光電変換が行なわれる複数の受光素子と、半導体層の第２の主表面の上方に配置され、受光素子に光を供給する受光レンズと、半導体層の内部に形成される位置合わせ用マークとを備える。上記位置合わせ用マークは、第１の主表面から第２の主表面に達するように延在する。位置合わせ用マークは半導体層に形成された溝部の内部を充填するように形成される。溝部の内部には溝部の側面と底面とを凹状に覆う導電膜または半導体膜からなる第１の層と、第１の層の内側に形成される絶縁膜からなる第２の層とを含む。位置合わせ用マークは溝部の内部の第１および第２の層により形成される。半導体層はシリコンの単結晶からなり、第１の層はシリコンまたは金属材料を含み、第２の層はシリコン酸化膜またはシリコン窒化膜である。
【００１３】
本発明の一実施例による半導体装置の製造方法は、たとえば以下の構成を備えている。
まず第１の主表面と、第１の主表面に対向する第３の主表面とを有し、内部に第１および第３の主表面に沿うように絶縁膜層が埋め込まれた半導体基板が準備される。上記半導体基板の第１の主表面を覆うように単一層の溝加工用マスクが形成される。上記溝加工用マスクを用いて第１の主表面から少なくとも絶縁膜層に達する溝部が形成される。導電膜または半導体膜からなる第１の層により、溝部の内部が充填される。溝部の内部に充填された第１の層を残して、溝部の内部以外に形成された第１の層の少なくとも一部を除去することにより、溝部の内部における第１の層により構成される位置合わせ用マークが形成される。上記半導体基板の第１の主表面と絶縁膜層との間の領域を半導体層として、第１の主表面から半導体層内に複数の受光素子が形成される。上記半導体基板のうち、第３の主表面から絶縁膜層の上面までの領域が除去される。上記位置合わせ用マークを用いて、半導体層のうち第１の主表面に対向する第２の主表面の上方に、受光素子に光を供給する受光レンズが配置される。位置合わせ用マークを形成する工程においては、第１の主表面上に形成される、受光素子との間で電気信号を入出力するトランジスタを構成するゲート電極が形成される。第１の層は、第１の主表面上に形成されるゲート電極と同一の層として同時に形成される層である。溝部の内部を充填する工程においては、溝部の内部に第１の層と絶縁膜からなる第２の層とがこの順に形成され、位置合わせ用マークは、第１および第２の層により形成される。第２の層はゲート電極を形成するための第１の層を覆うように形成されるゲート加工用マスクと同一の層として同時に形成される層である。
【００１４】
本発明の他の実施例による半導体装置の製造方法は以下の構成を備えている。
まず第１の主表面と、第１の主表面に対向する第３の主表面とを有し、内部に第１および第３の主表面に沿うように絶縁膜層が埋め込まれた半導体基板が準備される。上記第１の主表面から絶縁膜層に達する溝部が形成される。上記第１の主表面を覆う、導電膜または半導体膜からなる第１の層により、溝部の内部が充填される。上記溝部の内部に充填された第１の層を残して、溝部の内部以外に形成された第１の層の一部を除去することにより、溝部の内部における第１の層により構成される位置合わせ用マークと、受光素子との間で電気信号を入出力するトランジスタを構成するゲート電極とが形成される。上記半導体基板の第１の主表面と絶縁膜層との間の領域を半導体層として、第１の主表面から半導体層内に複数の受光素子が形成される。上記半導体基板のうち、第３の主表面から絶縁膜層の上面までの領域が除去される。上記位置合わせ用マークを用いて、半導体層のうち第１の主表面に対向する第２の主表面の上方に、受光素子に光を供給する受光レンズが配置される。上記溝部の内部が充填される工程において充填される第１の層は、第１の主表面上に形成されるゲート電極と同一の層として同時に形成された層である。溝部は、第１の主表面から少なくとも絶縁膜層の内部に達するように形成される。溝部の内部を充填する工程においては、溝部の内部に第１の層と絶縁膜からなる第２の層とがこの順に形成されることにより、位置合わせ用マークは第１および第２の層により形成される。第２の層はゲート電極を形成するためにゲート電極上に形成されるゲート加工用マスクと同一の層として同時に形成された層である。
【発明の効果】
【００１５】
本発明の一実施例によれば、たとえば裏面側の加工に用いるためのアライメントマークを形成するための溝加工用マスクが、単一層からなるように形成される。このため、当該加工用マスクが複数の層からなるように形成される場合に比べて、裏面側の加工に用いるアライメントマークを形成する工程数を削減することができる。このため、裏面照射型構造の固体撮像素子を有する半導体装置をより安価に提供することができる。また突起部が形成される場合は、これを利用してアライメントマークとしての第２の主表面側からの視認性を高めることができる。
【００１６】
本発明の他の実施例によれば、たとえば裏面側の加工に用いるためのアライメントマークを形成するための溝部の内部を充填する導電膜または半導体膜が、受光素子との間で電気信号を入出力するトランジスタを構成するゲート電極と同一の層として（同時に）形成される。つまり当該ゲート電極を形成する工程を利用して、より高効率に裏面側の加工に用いるアライメントマークを形成することができる。したがって当該半導体装置を形成するために必要な工程の総数を削減し、裏面照射型構造の固体撮像素子を有する半導体装置をより安価に提供することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明に係る半導体装置であってウェハの状態を示す概略平面図である。
【図２】図１中の点線「ＩＩ」で囲まれた領域の概略拡大平面図である。
【図３】本実施の形態１におけるアライメントマークの平面態様の第１例を示す概略拡大図である。
【図４】図３のＩＶ−ＩＶ線に沿う部分における、本実施の形態１におけるアライメントマークの態様の第１例を示す概略断面図である。
【図５】本実施の形態１に係る半導体装置の、フォトダイオード、トランジスタおよびアライメントマークの態様の第１例が形成された受光素子形成部の態様を示す概略断面図である。
【図６】図５に示す本実施の形態１の第１例における半導体装置の製造方法の第１工程を示す概略断面図である。
【図７】図５に示す本実施の形態１の第１例における半導体装置の製造方法の第２工程を示す概略断面図である。
【図８】図５に示す本実施の形態１の第１例における半導体装置の製造方法の第３工程を示す概略断面図である。
【図９】図５に示す本実施の形態１の第１例における半導体装置の製造方法の第４工程を示す概略断面図である。
【図１０】図５に示す本実施の形態１の第１例における半導体装置の製造方法の第５工程を示す概略断面図である。
【図１１】図５に示す本実施の形態１の第１例における半導体装置の製造方法の第６工程を示す概略断面図である。
【図１２】図５に示す本実施の形態１の第１例における半導体装置の製造方法の第７工程を示す概略断面図である。
【図１３】図５に示す本実施の形態１の第１例における半導体装置の製造方法の第８工程を示す概略断面図である。
【図１４】図５に示す本実施の形態１の第１例における半導体装置の製造方法の第９工程を示す概略断面図である。
【図１５】図５に示す本実施の形態１の第１例における半導体装置の製造方法の第１０工程を示す概略断面図である。
【図１６】図５に示す本実施の形態１の第１例における半導体装置の製造方法の第１１工程を示す概略断面図である。
【図１７】図５に示す本実施の形態１の第１例における半導体装置の製造方法の第１２工程を示す概略断面図である。
【図１８】図８の工程と比較するための、参考用の工程を示す概略断面図である。
【図１９】本実施の形態１に係る半導体装置の、フォトダイオード、トランジスタおよびアライメントマークの態様の第２例が形成された受光素子形成部の態様を示す概略断面図である。
【図２０】図１９に示す本実施の形態１の第２例における半導体装置の製造方法の一工程を示す概略断面図である。
【図２１】本実施の形態１におけるアライメントマークの平面態様の第３例を示す概略拡大図である。
【図２２】図２１のＸＸＩＩ−ＸＸＩＩ線に沿う部分における、本実施の形態１におけるアライメントマークの態様の第３例を示す概略断面図である。
【図２３】本実施の形態１に係る半導体装置の、フォトダイオード、トランジスタおよびアライメントマークの態様の第３例が形成された受光素子形成部の態様を示す概略断面図である。
【図２４】本実施の形態１に係る半導体装置の、フォトダイオード、トランジスタおよびアライメントマークの態様の第３例が形成された受光素子形成部の、図２３とは異なる態様を示す概略断面図である。
【図２５】図２３に示す本実施の形態１の第３例における半導体装置の製造方法の第１工程を示す概略断面図である。
【図２６】図２３に示す本実施の形態１の第３例における半導体装置の製造方法の第２工程を示す概略断面図である。
【図２７】図２３に示す本実施の形態１の第３例における半導体装置の製造方法の第３工程を示す概略断面図である。
【図２８】図２３に示す本実施の形態１の第３例における半導体装置の製造方法の第４工程を示す概略断面図である。
【図２９】図２３に示す本実施の形態１の第３例における半導体装置の製造方法の第５工程を示す概略断面図である。
【図３０】本実施の形態１に係る半導体装置の、フォトダイオード、トランジスタおよびアライメントマークの態様の第４例が形成された受光素子形成部の態様を示す概略断面図である。
【図３１】図３０に示す本実施の形態１の第４例における半導体装置の製造方法の一工程を示す概略断面図である。
【図３２】本実施の形態１に係る半導体装置の、フォトダイオード、トランジスタおよびアライメントマークの態様の第５例が形成された受光素子形成部の態様を示す概略断面図である。
【図３３】図３２に示す本実施の形態１の第５例における半導体装置の製造方法の第１工程を示す概略断面図である。
【図３４】図３２に示す本実施の形態１の第５例における半導体装置の製造方法の第２工程を示す概略断面図である。
【図３５】図３２に示す本実施の形態１の第５例における半導体装置の製造方法の第３工程を示す概略断面図である。
【図３６】本実施の形態１に係る半導体装置の、フォトダイオード、トランジスタおよびアライメントマークの態様の第６例が形成された受光素子形成部の態様を示す概略断面図である。
【図３７】図３６に示す本実施の形態１の第６例における半導体装置の製造方法の一工程を示す概略断面図である。
【図３８】本実施の形態１に係る半導体装置の、フォトダイオード、トランジスタおよびアライメントマークの態様の第７例が形成された受光素子形成部の態様を示す概略断面図である。
【図３９】図３８に示す本実施の形態１の第７例における半導体装置の製造方法の第１工程を示す概略断面図である。
【図４０】図３８に示す本実施の形態１の第７例における半導体装置の製造方法の第２工程を示す概略断面図である。
【図４１】図３８に示す本実施の形態１の第７例における半導体装置の製造方法の第３工程を示す概略断面図である。
【図４２】本実施の形態１に係る半導体装置の、フォトダイオード、トランジスタおよびアライメントマークの態様の第８例が形成された受光素子形成部の態様を示す概略断面図である。
【図４３】図４２に示す本実施の形態１の第８例における半導体装置の製造方法の一工程を示す概略断面図である。
【図４４】本実施の形態２に係る半導体装置の、フォトダイオード、トランジスタおよびアライメントマークの態様の第１例が形成された受光素子形成部の態様を示す概略断面図である。
【図４５】図４４に示す本実施の形態２の第１例における半導体装置の製造方法の第１工程を示す概略断面図である。
【図４６】図４４に示す本実施の形態２の第１例における半導体装置の製造方法の第２工程を示す概略断面図である。
【図４７】図４４に示す本実施の形態２の第１例における半導体装置の製造方法の第３工程を示す概略断面図である。
【図４８】図４４に示す本実施の形態２の第１例における半導体装置の製造方法の第４工程を示す概略断面図である。
【図４９】図４４に示す本実施の形態２の第１例における半導体装置の製造方法の第５工程を示す概略断面図である。
【図５０】図４４に示す本実施の形態２の第１例における半導体装置の製造方法の第６工程を示す概略断面図である。
【図５１】本実施の形態２に係る半導体装置の、フォトダイオード、トランジスタおよびアライメントマークの態様の第２例が形成された受光素子形成部の態様を示す概略断面図である。
【図５２】図５１に示す本実施の形態２の第２例における半導体装置の製造方法の一工程を示す概略断面図である。
【図５３】本実施の形態２に係る半導体装置の、フォトダイオード、トランジスタおよびアライメントマークの態様の第３例が形成された受光素子形成部の態様を示す概略断面図である。
【図５４】図５３に示す本実施の形態２の第３例における半導体装置の製造方法の一工程を示す概略断面図である。
【図５５】本実施の形態２に係る半導体装置の、フォトダイオード、トランジスタおよびアライメントマークの態様の第４例が形成された受光素子形成部の態様を示す概略断面図である。
【図５６】図５５に示す本実施の形態２の第４例における半導体装置の製造方法の第１工程を示す概略断面図である。
【図５７】図５５に示す本実施の形態２の第４例における半導体装置の製造方法の第２工程を示す概略断面図である。
【図５８】本実施の形態２に係る半導体装置の、フォトダイオード、トランジスタおよびアライメントマークの態様の第５例が形成された受光素子形成部の態様を示す概略断面図である。
【図５９】図５８に示す本実施の形態２の第５例における半導体装置の製造方法の一工程を示す概略断面図である。
【図６０】本実施の形態２に係る半導体装置の、フォトダイオード、トランジスタおよびアライメントマークの態様の第６例が形成された受光素子形成部の態様を示す概略断面図である。
【図６１】図６０に示す本実施の形態２の第６例における半導体装置の製造方法の一工程を示す概略断面図である。
【図６２】本実施の形態３に係る半導体装置の、フォトダイオード、トランジスタおよびアライメントマークの態様の第１例が形成された受光素子形成部の態様を示す概略断面図である。
【図６３】図６２に示す本実施の形態３の第１例における半導体装置の製造方法の第１工程を示す概略断面図である。
【図６４】図６２に示す本実施の形態３の第１例における半導体装置の製造方法の第２工程を示す概略断面図である。
【図６５】図６２に示す本実施の形態３の第１例における半導体装置の製造方法の第３工程を示す概略断面図である。
【図６６】図６２に示す本実施の形態３の第１例における半導体装置の製造方法の第４工程を示す概略断面図である。
【図６７】図６２に示す本実施の形態３の第１例における半導体装置の製造方法の第５工程を示す概略断面図である。
【図６８】図６２に示す本実施の形態３の第１例における半導体装置の製造方法の第６工程を示す概略断面図である。
【図６９】図６２に示す本実施の形態３の第１例における半導体装置の製造方法の第７工程を示す概略断面図である。
【図７０】図６２に示す本実施の形態３の第１例における半導体装置の製造方法の第８工程を示す概略断面図である。
【図７１】本実施の形態３に係る半導体装置の、フォトダイオード、トランジスタおよびアライメントマークの態様の第２例が形成された受光素子形成部の態様を示す概略断面図である。
【図７２】図７１に示す本実施の形態３の第２例における半導体装置の製造方法の一工程を示す概略断面図である。
【図７３】本実施の形態３に係る半導体装置の、フォトダイオード、トランジスタおよびアライメントマークの態様の第３例が形成された受光素子形成部の態様を示す概略断面図である。
【図７４】図７３に示す本実施の形態３の第３例における半導体装置の製造方法の第１工程を示す概略断面図である。
【図７５】図７３に示す本実施の形態３の第３例における半導体装置の製造方法の第２工程を示す概略断面図である。
【図７６】本実施の形態３に係る半導体装置の、フォトダイオード、トランジスタおよびアライメントマークの態様の第４例が形成された受光素子形成部の態様を示す概略断面図である。
【図７７】図７６に示す本実施の形態３の第４例における半導体装置の製造方法の第１工程を示す概略断面図である。
【図７８】図７６に示す本実施の形態３の第４例における半導体装置の製造方法の第２工程を示す概略断面図である。
【図７９】図７６に示す本実施の形態３の第４例における半導体装置の製造方法の第３工程を示す概略断面図である。
【図８０】図７６に示す本実施の形態３の第４例における半導体装置の製造方法の第４工程を示す概略断面図である。
【図８１】本実施の形態３に係る半導体装置の、フォトダイオード、トランジスタおよびアライメントマークの態様の第５例が形成された受光素子形成部の態様を示す概略断面図である。
【図８２】図８１に示す本実施の形態３の第５例における半導体装置の製造方法の一工程を示す概略断面図である。
【図８３】本実施の形態３に係る半導体装置の、フォトダイオード、トランジスタおよびアライメントマークの態様の第６例が形成された受光素子形成部の態様を示す概略断面図である。
【図８４】図８３に示す本実施の形態３の第６例における半導体装置の製造方法の第１工程を示す概略断面図である。
【図８５】図８３に示す本実施の形態３の第６例における半導体装置の製造方法の第２工程を示す概略断面図である。
【図８６】本実施の形態３に係る半導体装置の、フォトダイオード、トランジスタおよびアライメントマークの態様の第７例が形成された受光素子形成部の態様を示す概略断面図である。
【図８７】図８６に示す本実施の形態３の第７例における半導体装置の製造方法の第１工程を示す概略断面図である。
【図８８】図８６に示す本実施の形態３の第７例における半導体装置の製造方法の第２工程を示す概略断面図である。
【図８９】図８６に示す本実施の形態３の第７例における半導体装置の製造方法の第３工程を示す概略断面図である。
【図９０】図８６に示す本実施の形態３の第７例における半導体装置の製造方法の第４工程を示す概略断面図である。
【図９１】本実施の形態３に係る半導体装置の、フォトダイオード、トランジスタおよびアライメントマークの態様の第８例が形成された受光素子形成部の態様を示す概略断面図である。
【図９２】図９１に示す本実施の形態３の第８例における半導体装置の製造方法の一工程を示す概略断面図である。
【図９３】本実施の形態３に係る半導体装置の、フォトダイオード、トランジスタおよびアライメントマークの態様の第９例が形成された受光素子形成部の態様を示す概略断面図である。
【図９４】図９３に示す本実施の形態３の第９例における半導体装置の製造方法の第１工程を示す概略断面図である。
【図９５】図９３に示す本実施の形態３の第９例における半導体装置の製造方法の第２工程を示す概略断面図である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
まず、本実施の形態としてウェハ状態の半導体装置について説明する。
【００１９】
図１を参照して、半導体ウェハＳＷには、複数のイメージセンサ用のチップ領域ＩＭＣが形成されている。複数のチップ領域ＩＭＣの各々は矩形の平面形状を有し、行列状に配置されている。
【００２０】
図１および図２を参照して、複数のチップ領域ＩＭＣの各々には、複数の受光素子から構成されている固体撮像素子が形成される。ただし各々のチップ領域ＩＭＣの外周近傍においては、たとえばフォトダイオードなどの受光素子を制御するための周辺回路が形成されている。周辺回路は、たとえばチップ領域ＩＭＣのうち受光素子が複数形成される領域（画素アレイ形成部）の外周領域に、いわゆるＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタ回路として形成されている。
【００２１】
半導体ウェハＳＷにおいては、複数のチップ領域ＩＭＣの間に、ダイシングライン領域ＤＬＲが形成されている。半導体ウェハＳＷがダイシングライン領域ＤＬＲでダイシングされることにより、半導体ウェハＳＷは複数個の半導体チップに分割される。
【００２２】
固体撮像素子などの半導体装置が形成される際に用いられるアライメントマークＭＫ（位置合わせ用マークもしくは位置合わせずれ検査用マーク）はダイシングライン領域ＤＬＲ上またはチップ領域ＩＭＣ上に形成される。チップ領域ＩＭＣ上に形成される場合は、当該チップ領域ＩＭＣの端部の近傍にアライメントマークＭＫが形成されることが好ましい。
【００２３】
図３および図４を参照して、アライメントマークＭＫは、たとえばシリコンの単結晶からなる半導体層ＳＬ（半導体基板ＳＵＢ）の内部に形成された、平面視における多結晶シリコン層ＰＳ１のパターンの態様を有している。すなわちアライメントマークＭＫは、半導体層ＳＬの主表面に形成される溝部ＤＴＲの内部の少なくとも一部を充填するように配置される多結晶シリコン層ＰＳ１（第１の層）により構成される。より具体的には、アライメントマークＭＫは、たとえば半導体層ＳＬ（半導体基板ＳＵＢ）の一方の主表面に形成された溝部ＤＴＲの内部の少なくとも一部に充填された１層の多結晶シリコン層ＰＳ１としての態様を有している。したがってアライメントマークＭＫは、半導体層ＳＬの一方の主表面からこれに対向する他方の主表面に向かって延在するように形成される。アライメントマークＭＫは、半導体層ＳＬの一方の主表面と他方の主表面との間の領域の一部のみに形成される場合もあれば、半導体層ＳＬの一方の主表面から他方の主表面まで貫通する場合もある。
【００２４】
なおアライメントマークＭＫは、たとえば図４に示す単一の多結晶シリコン層ＰＳ１のパターンにより形成されてもよい。しかし個々のアライメントマークＭＫは、たとえば図３に示すように、平面視において４つのアライメントマークＭＫが矩形状に並んだアライメントマークセットＭＫＣのようなレイアウトを有していてもよい。
【００２５】
ただし後述するように、たとえば溝部ＤＴＲの内部のアライメントマークＭＫとしての多結晶シリコン層ＰＳ１が溝部ＤＴＲの内側から外側まで延在（連続）する態様（鍔状部）を有する場合にはここでは以下のように定義する。すなわちこの場合、溝部ＤＴＲの内部の多結晶シリコン層ＰＳ１などに加えて、溝部ＤＴＲの外側の、内部と連続する部分の多結晶シリコン層ＰＳ１なども含めてここではアライメントマークＭＫであると定義する。
【００２６】
なお図４においては図３の特にアライメントマークＭＫの断面形状を強調して示しており、図４の半導体基板ＳＵＢについては必ずしも図３の半導体基板の態様と一致しない。
【００２７】
アライメントマークＭＫ（ＭＫＣ）は、ダイシングライン領域ＤＬＲ上またはチップ領域ＩＭＣ上の好ましくは外周領域に形成される。図２のダイシングライン領域ＤＬＲ上またはチップ領域ＩＭＣ上を平面視した際の外周領域には、アライメントマークＭＫが形成される第１領域と、アライメントマークＭＫが形成されない第２領域とを有することが好ましい。外周部の一部のみ、とは、上記のようにアライメントマークＭＫが形成される領域と形成されない領域との双方を有することを意味する。
【００２８】
より具体的には、たとえば図２において、各チップ領域ＩＭＣの外周部のうち左上にアライメントマークＭＫが配置された領域が上記の第１領域に相当し、各チップ領域ＩＭＣの外周部のうち、上記第１領域以外のアライメントマークＭＫが配置されない領域が上記の第２領域に相当する。ダイシングライン領域ＤＬＲ上においても同様であり、アライメントマークＭＫが配置された領域が上記の第１領域に、それ以外の領域が上記の第２領域に、それぞれ相当する。たとえば、位置合わせずれ検査用マークの場合には、ダイシングライン領域ＤＬＲ上またはチップ領域ＩＭＣ上の４隅にそれぞれ１個ずつ、合計４個配置されることが好ましい。
【００２９】
図５を参照して、本実施の形態の第１例に係る半導体装置ＤＥＶは、たとえばシリコンからなる半導体層ＳＬの内部に、複数（たとえば図５においては４つ）のフォトダイオードＰＤ（受光素子）およびアライメントマークＭＫが形成されている。上記フォトダイオードＰＤ、アライメントマークＭＫなどは、半導体層ＳＬの表面側の主表面としての表側主表面Ｓ１（第１の主表面）から半導体層ＳＬの内部に形成されている。表側主表面Ｓ１上にはゲート電極ＧＥおよび層間絶縁層ＩＩが形成されている。層間絶縁層ＩＩはたとえばシリコン酸化膜などにより構成される。層間絶縁層ＩＩ中には複数（たとえば図５においては３層）の金属配線ＬＥが形成されている。したがって図５には、たとえばチップ領域ＩＭＣのうち上記の受光素子形成部（画素アレイ領域）およびアライメントマーク形成領域（図５におけるマーク形成部）の構成がまとめて示されている。
【００３０】
なお図５においては単一の矩形状として簡略化されたフォトダイオードＰＤが示されているが、実際にはフォトダイオードＰＤは後述するようにたとえばｐ型不純物領域とｎ型不純物領域とからなる、いわゆるｐｎ接合された一般公知の構成を有している。
【００３１】
半導体層ＳＬの表側主表面Ｓ１に対向する裏側主表面Ｓ２（第２の主表面）は、半導体層ＳＬの裏面側の主表面である。裏側主表面Ｓ２上にはたとえばシリコン酸化膜からなる平坦化層Ｏｘが形成される。平坦化層Ｏｘ上には赤色フィルタ、緑色フィルタおよび青色フィルタのカラーフィルタＦＬＴが形成される。カラーフィルタＦＬＴの上にはオンチップレンズＬＮＳ（受光レンズ）が形成される。上記のカラーフィルタＦＬＴおよびオンチップレンズＬＮＳはフォトダイオードＰＤと平面視においてほぼ重なる位置に形成される。したがって半導体装置ＤＥＶは、半導体層ＳＬの裏側主表面Ｓ２側からフォトダイオードＰＤに入射する光を光電変換することにより、フォトダイオードＰＤにおいて電気信号を発生させる固体撮像素子である。すなわち半導体装置ＤＥＶは、いわゆる裏面照射型の固体撮像素子である。
【００３２】
ゲート電極ＧＥは、フォトダイオードＰＤとの間で電気信号を入出力するトランジスタＴＧを構成する電極である。より具体的には、トランジスタＴＧは、フォトダイオードＰＤと、たとえば金属配線ＬＥおよび周辺回路などとの間で電気信号を入出力する転送トランジスタである。
【００３３】
層間絶縁層ＩＩの上（層間絶縁層ＩＩから見て半導体層ＳＬと反対側の主表面の上）には接着層ＳＴＫ１が形成されている。半導体層ＳＬおよびカラーフィルタなどを有し、接着層ＳＴＫ１が形成された構成要素は、接着層ＳＴＫ２が形成された支持基板ＳＳと接続されている。半導体層ＳＬと支持基板ＳＳとの接続は、接着層ＳＴＫ１と接着層ＳＴＫ２とが互いに接触して接合されることによりなされる。なお支持基板ＳＳは半導体層ＳＬなどを有する構成要素を支持するための基板であり、たとえばシリコンの単結晶からなる半導体ウェハである。接着層ＳＴＫ１，ＳＴＫ２は、たとえばシリコン酸化膜により形成されている。支持基板ＳＳと接合されることにより、フォトダイオードＰＤなどが形成された半導体層ＳＬの機械的強度を向上させることができる。
【００３４】
アライメントマークＭＫは、半導体層ＳＬの表側主表面Ｓ１から、半導体層ＳＬの厚み方向に関して半導体層ＳＬを貫通して裏側主表面Ｓ２に達し、裏側主表面Ｓ２よりも図の上方（オンチップレンズＬＮＳが配置される側）に突出するように形成される。すなわち平坦化層Ｏｘの、図の下側の（裏側主表面Ｓ２と接触する）主表面と、アライメントマークＭＫの底面（図５における最上面）との間には突起部ＰＲが形成されている。
【００３５】
さらに言い換えれば、アライメントマークＭＫを構成する導電膜または半導体膜からなる第１の層（多結晶シリコン層ＰＳ１）の最上面と、半導体層ＳＬの裏側主表面Ｓ２との間には突起部ＰＲが形成されている。アライメントマークＭＫは表側主表面Ｓ１から裏側主表面Ｓ２に向かって延在し、その底面は、たとえば平坦化層Ｏｘの、図の上側の（カラーフィルタＦＬＴが形成される）主表面に達するように延在してもよい。
【００３６】
この突起部ＰＲにより、裏側主表面Ｓ２側からのアライメントマークＭＫの視認性がより高められる。つまりアライメントマークＭＫがたとえば半導体層ＳＬと同じシリコンからなる場合においても、突起部ＰＲを利用してアライメントマークとしての裏側主表面Ｓ２側からの視認性を高めることができる。また、半導体層ＳＬとしてのシリコンと同じ材質からなるアライメントマークＭＫは、半導体層ＳＬと同様の化学反応性を示す。したがって、たとえば半導体層ＳＬに対してダメージを与えない薬液を用いれば、半導体層ＳＬと同様にダメージを与えることが抑制される。
【００３７】
なおアライメントマークＭＫの上面は平坦化層Ｏｘに覆われるが、特に平坦化層Ｏｘがシリコン酸化膜などの光の透過性が高い材料からなる場合には、上方から平坦化層Ｏｘの下に配置されるアライメントマークＭＫを視認することができる。
【００３８】
多結晶シリコン層ＰＳ１は、アライメントマークＭＫを形成する溝部ＤＴＲ（図４参照）の内部の全体を充填している。多結晶シリコン層ＰＳ１は溝部ＤＴＲの外側には形成されず、多結晶シリコン層ＰＳ１の（図５における）最下部の高さは表側主表面Ｓ１の高さとほぼ等しくなっている。
【００３９】
次に、図６〜図１７を参照して、本実施の形態の半導体装置の、特に第１例に係るアライメントマークＭＫの製造方法について説明する。
【００４０】
図６〜図１７においては、上記のダイシングライン領域ＤＬＲのマーク形成部、ＮＭＯＳトランジスタが形成される周辺回路部および、画素アレイが形成される領域のうち特に単一のフォトダイオードＰＤが形成される受光素子形成部が並べて示されている。
【００４１】
図６を参照して、まず半導体基板ＳＵＢが準備される。半導体基板ＳＵＢは、主表面Ｓ１（第１の主表面）と、主表面Ｓ１に対向する主表面Ｓ３（第３の主表面）とを有している。たとえば主表面Ｓ１および主表面Ｓ３に沿うように、たとえばシリコン酸化膜からなる絶縁膜層Ｏｘが、半導体基板ＳＵＢの内部に埋め込まれるように形成されている。絶縁膜層Ｏｘの１対の主表面（主表面Ｓ１および主表面Ｓ３に沿う主表面）のうち一方にはシリコンの単結晶からなる半導体層ＳＬが、他方にはシリコンの単結晶からなる下地基板ＳＳＬが接するように形成されている。一例として、半導体層ＳＬおよび下地基板ＳＳＬはｎ型の不純物を有するシリコンの単結晶であるとする。このように下地基板ＳＳＬ、絶縁膜層Ｏｘおよび半導体層ＳＬがこの順に積層された構造を有する、いわゆるＳＯＩ（Silicon on Insulator）基板としての半導体基板ＳＵＢが準備される。半導体層ＳＬは表側主表面Ｓ１と裏側主表面Ｓ２との１対の主表面を有しており、表側主表面Ｓ１は半導体基板ＳＵＢの主表面Ｓ１と同一である。
【００４２】
半導体基板ＳＵＢの主表面Ｓ１（半導体層ＳＬの表側主表面Ｓ１）のほぼ全面を覆うように、たとえばＣＶＤ（Chemical Vapor Deposition）法により、たとえばシリコン酸化膜ＨＯｘなどの絶縁膜が形成される。シリコン酸化膜ＨＯｘの厚みはたとえば２００ｎｍ以上４００ｎｍ以下とすることが好ましく、一例として３００ｎｍ（２５０ｎｍ以上３５０ｎｍ以下）とすることがより好ましい。マーク形成部の、特にアライメントマークＭＫ（溝部ＤＴＲ）を形成しようとする領域において、このシリコン酸化膜ＨＯｘが、通常の写真製版技術（露光、現像）によりパターニングされた図示されないフォトレジスト（感光剤）のパターンをマスクとして用いることによりエッチングされる。このシリコン酸化膜ＨＯｘのエッチングはたとえばＲＩＥ（Reactive Ion Etching）法などのドライエッチングによりなされる。
【００４３】
このようにパターニングされたシリコン酸化膜ＨＯｘを、半導体基板ＳＵＢのエッチング用のハードマスク（溝加工用マスク）として用い、半導体基板ＳＵＢに対して通常のエッチングを行なう。このようにして、シリコン酸化膜ＨＯｘの最上の主表面から、シリコン酸化膜ＨＯｘおよび半導体層ＳＬを貫通して絶縁膜層Ｏｘの内部に達するように溝部ＤＴＲが形成される。ここで主表面Ｓ２と溝部ＤＴＲの最下部との間には（図５の突起部ＰＲに相当する）溝部ＤＴＲの突起部ＰＲが形成される。突起部ＰＲは、図６の上下方向に関する段差Ｔが１０ｎｍ以上１５０ｎｍ以下（より好ましくは３０ｎｍ以上８０ｎｍ以下）となるように、溝部ＤＴＲが形成されることが好ましい。
【００４４】
図７を参照して、溝部ＤＴＲの内周壁面およびシリコン酸化膜ＨＯｘの上面を覆うように、たとえば多結晶シリコン層ＰＳ１などの導電膜または半導体膜（第１の層）が、たとえばＣＶＤ法により形成される。なおここで導電膜とは不純物を含んだ半導体膜および半導体膜以外の金属材料などの導電膜の双方を含み、半導体膜とは不純物を含まない半導体の薄膜を含むものとする。
【００４５】
多結晶シリコン層ＰＳ１の厚みは１００ｎｍ以上４００ｎｍ以下とすることが好ましく、一例として２５０ｎｍ（２００ｎｍ以上３００ｎｍ以下）とすることがより好ましい。多結晶シリコン層ＰＳ１は溝部ＤＴＲの内壁面を覆うことにより、溝部ＤＴＲの内部（特に底面およびその近傍）を充填することが好ましい。このためには、たとえば溝部ＤＴＲの幅（図の左右方向）をｗ、多結晶シリコン層ＰＳ１の厚みをｈとすれば、ｗ≦２ｈ、すなわち上記幅が上記厚みの２倍以下となることが好ましい。このように溝部ＤＴＲの内部を充填すれば、たとえば溝部ＤＴＲ内に堆積した多結晶シリコン層ＰＳ１の内側の底面や側面の一部が露出することにより、後のシリコンエッチング工程において、当該露出した領域が意図せずエッチングされるなどの不具合を抑制することができる。
【００４６】
多結晶シリコン層ＰＳ１を形成するためのＣＶＤ法による処理の際に、たとえばフォスフィン（ＰＨ3）ガスを導入することにより、当該多結晶シリコン層ＰＳ１中にｎ型不純物としてのリン（Ｐ）を導入し、ｎ型不純物を有する多結晶シリコン層ＰＳ１を形成することができる。その他、多結晶シリコン層ＰＳ１の薄膜を形成する際には上記の不純物を導入せず、たとえば後工程において通常のイオン注入技術を用いることにより、多結晶シリコン層ＰＳ１中に不純物を導入してもよい。
【００４７】
なおここでは多結晶シリコンからなる多結晶シリコン層ＰＳ１の代わりに、たとえばアモルファスシリコンなどの薄膜が形成されてもよい。このように第１の層は、導電膜である場合も半導体膜である場合も、シリコンを含む材質であることがより好ましい。
【００４８】
図８を参照して、たとえばＲＩＥ法などの技術を用いて、シリコン酸化膜ＨＯｘ上の多結晶シリコン層ＰＳ１がエッチバックされる。エッチバックにより具体的には、溝部ＤＴＲの内部に充填された多結晶シリコン層ＰＳ１を残して、溝部ＤＴＲの内部以外（特にここでは主表面Ｓ１の上、および溝部ＤＴＲの内部の真上）の多結晶シリコン層ＰＳ１が除去される。ここでは主表面Ｓ１の上の多結晶シリコン層ＰＳ１および絶縁層Ｉ１をすべて除去してもよい。ここでは一例として、半導体層ＳＬの表側主表面Ｓ１と、エッチバック後の多結晶シリコン層ＰＳ１の最上面の高さとがほぼ等しくなるように（すなわち溝部ＤＴＲの内部のみに多結晶シリコン層ＰＳ１が残存し、溝部ＤＴＲの内部が多結晶シリコン層ＰＳ１で充填されるように）、多結晶シリコン層ＰＳ１がエッチバックされる。
【００４９】
図９を参照して、シリコン酸化膜ＨＯｘが、たとえばフッ酸などの薬液によりエッチング除去される。このようにして、溝部ＤＴＲの内部の多結晶シリコン層ＰＳ１からなるアライメントマークＭＫが形成される。
【００５０】
図１０を参照して、たとえば半導体基板ＳＵＢの特に受光素子形成部および周辺回路部において、主表面Ｓ１には距離を隔てて複数の素子分離領域ＳＰＴが形成される。この素子分離領域ＳＰＴはたとえばいわゆる接合分離法またはＬＯＣＯＳ（Local Oxidation of Silicon）法により形成されたものであってもよいし、あるいはいわゆるＳＴＩ（Shallow Trench Isolation）であってもよい。
【００５１】
素子分離領域ＳＰＴを形成した後に、受光素子形成部のｐ型ウェル領域ＰＷＬが、たとえばボロン（Ｂ）などを通常のイオン注入技術により半導体層ＳＬの内部に注入することにより形成される。なお素子分離領域ＳＰＴが形成される前にｐ型ウェル領域ＰＷＬが形成されてもよいし、ｐ型ウェル領域ＰＷＬが形成された後に素子分離領域ＳＰＴが形成され、その後に再度ｐ型ウェル領域ＰＷＬを注入してもよい。このとき、同時に（または別工程として）周辺回路部におけるＮＭＯＳトランジスタを形成する領域にもｐ型ウェル領域ＰＷＬが形成されてもよい。
【００５２】
次に、受光素子形成部のフォトダイオードＰＤのｎ型領域ＮＲを形成するために、ｎ型不純物であるたとえばリン（Ｐ）イオンが、通常のイオン注入技術により、受光素子形成部のｐ型ウェル領域ＰＷＬの所定の領域に導入される。このようにして受光素子形成部には（複数の）フォトダイオードＰＤが形成される。また図示されないが、周辺回路部において形成されるＮＭＯＳトランジスタの閾値電圧を調整するための不純物が注入される。さらに、ＣＭＯＳ回路を構成するためのＰＭＯＳトランジスタを形成する領域（図１０の周辺回路部）には、ｎ型ウェル領域を形成するため、あるいはＰＭＯＳトランジスタの閾値電圧を調整するための不純物が注入される。
【００５３】
図１１を参照して、たとえば通常の熱酸化法により、表側主表面Ｓ１に、シリコン酸化膜からなる絶縁膜ＧＩが形成される。
【００５４】
図１２を参照して、たとえばＣＶＤ法により、絶縁膜ＧＩが形成された表側主表面Ｓ１を覆うように、たとえば多結晶シリコンの薄膜が形成される。ここではたとえばフォスフィン（ＰＨ3）ガスを導入した上でＣＶＤ処理を行なうことが好ましい。このようにすれば、ｎ型不純物を含む多結晶シリコン層ＰＳ２が形成される。なお多結晶シリコン層ＰＳ２の代わりにいわゆるアモルファスシリコン膜が形成されてもよい。あるいは不純物を含まない多結晶シリコン層ＰＳ２またはアモルファスシリコン膜が形成された後に当該薄膜に通常のイオン注入技術を用いて不純物をドープする方法を用いてもよい。すなわちここで形成される多結晶シリコン層ＰＳ２の形成方法は、図７の工程における第１の層としての多結晶シリコン層ＰＳ１の形成方法と同様である。
【００５５】
図１３を参照して、通常の写真製版技術により、公知の感光剤を用いたフォトレジストＰＨＲのパターンが形成される。このフォトレジストＰＨＲのマスクを用いて、多結晶シリコン層ＰＳ２（またはアモルファスシリコン膜）がエッチングされ、ゲート電極ＧＥが形成される。この多結晶シリコン層ＰＳ２のエッチングは、たとえば通常のＲＩＥ法によりなされる。その後、図示されないが、フォトレジストＰＨＲが除去される。その結果、ゲート電極ＧＥの真下以外の絶縁膜ＧＩは除去され、残った絶縁膜ＧＩはゲート絶縁膜ＧＩとなる。
【００５６】
次に、通常の写真製版技術により形成されたフォトレジストのマスクを用いて、半導体層ＳＬ内の所望の領域にソース領域、ドレイン領域などを形成するための不純物がたとえばイオン注入法により導入される。またＮＭＯＳトランジスタのソース／ドレイン領域の一部としてのいわゆるＬＤＤ（Lightly Doped Drain）領域が形成される場合もある。さらにＣＶＤ法を用いて、トランジスタのサイドウォールスペーサおよびフォトダイオードＰＤの保護膜が形成された後、通常の熱処理により注入された不純物が活性化され、ソース／ドレイン領域が形成される。これらのソース／ドレイン領域およびサイドウォールスペーサなどは図示されない。
【００５７】
フォトダイオードＰＤ（ソース領域）、ドレイン領域、ゲート電極ＧＥおよびゲート絶縁膜ＧＩにより、受光素子形成部には複数の転送トランジスタＴＧ（図５参照）が形成される。
【００５８】
図１４を参照して、通常の多層配線層形成プロセスを用いて、所望の位置に金属配線ＬＥおよび層間絶縁層ＩＩが形成される。金属配線ＬＥはたとえばアルミニウムなどの金属薄膜として形成され、層間絶縁層ＩＩはたとえばシリコン酸化膜からなる。層間絶縁層ＩＩの最上面は、たとえばＣＭＰ（Chemical Mechanical Polishing）により平坦となるように研磨される。
【００５９】
図１５を参照して、たとえばＣＭＰにより平坦となるように研磨された層間絶縁層ＩＩの最上面の上に、たとえばシリコン酸化膜からなる接着層ＳＴＫ１が形成される。接着層ＳＴＫ１は、層間絶縁層ＩＩの最上面の上に、たとえばプラズマＣＶＤ法を用いて形成されたシリコン酸化膜である。
【００６０】
図１６を参照して、半導体基板ＳＵＢとは別個の、たとえばｎ型の不純物を有するシリコンの単結晶からなる支持基板ＳＳを準備し、支持基板ＳＳの一方の主表面上に、たとえばシリコン酸化膜からなる接着層ＳＴＫ２が、接着層ＳＴＫ１と同様の手順により形成される。そして上記の接着層ＳＴＫ１と接着層ＳＴＫ２とが互いに対向するように接触させた状態で、通常の接合技術により、両者が貼り合わせられる。
【００６１】
図１７を参照して、図１６の積層構造の上下を反対にし、少なくとも絶縁膜層Ｏｘの上面が露出するように、主表面Ｓ３を始点として（言い換えれば主表面Ｓ３から絶縁膜層Ｏｘの上面までの）下地基板ＳＳＬが研磨除去される。ここでの研磨除去は、たとえばＣＭＰ法、ＲＩＥ法、バックグラインド法によりなされることが好ましいが、これらの各方法を適宜組み合わせることによりなされてもよい。またここで絶縁膜層Ｏｘの上面とは、絶縁膜層Ｏｘのうち主表面Ｓ３に最も近い（図１７における最下の）面を意味する。
【００６２】
この後、半導体層ＳＬの裏側主表面Ｓ２に対して平坦化層Ｏｘの方向に突出する突起部ＰＲを有するように形成されたアライメントマークＭＫを位置合わせのために用いながら、平坦化層Ｏｘ上の所望の位置（たとえばフォトダイオードＰＤと平面的に重なる位置）にカラーフィルタＦＬＴおよびオンチップレンズＬＮＳが形成される。以上により、たとえば図５に示す態様を有する半導体装置ＤＥＶが形成される。
【００６３】
なお図１７の工程において絶縁膜層Ｏｘが露出するように下地基板ＳＳＬが研磨除去された後、露出した絶縁膜層Ｏｘの上面を覆うように絶縁膜層Ｏｘが追加で一般公知の方法により形成されてもよい。あるいは図１７の工程において絶縁膜層Ｏｘが除去されてもよいし、絶縁膜層Ｏｘが除去された後にアライメントマークＭＫを覆うように絶縁膜層Ｏｘが追加で一般公知の方法により形成されてもよい。
【００６４】
ここで、図５においてはたとえば図１７に示すゲート絶縁膜ＧＩ、素子分離領域ＳＰＴの図示が省略されている。またフォトダイオードＰＤについてもｐ型ウェル領域ＰＷＬを省略しｎ型領域ＮＲを模式化することにより、簡略化して図示されている。たとえば図５のゲート電極ＧＥと表側主表面Ｓ１とに挟まれた領域には実際には図１７のゲート絶縁膜ＧＩが形成されており、図５の隣り合うゲート電極ＧＥの間には素子分離領域ＳＰＴが形成されている。
【００６５】
図１８を参照して、図１８が示す工程は、図８が示す工程と基本的に同様であるが、溝部ＤＴＲが半導体層ＳＬを貫通して絶縁膜層Ｏｘに達するものの、絶縁膜層Ｏｘの内部に達しないように形成される点において、図８の工程と異なっている。この場合、図１８の工程の後に上記の図９〜図１７と同様の処理を行なえば、図５と同様であるが、アライメントマークＭＫの突起部ＰＲを有さない半導体装置ＤＥＶが形成される。
【００６６】
図１９を参照して、本実施の形態の第２例に係る半導体装置ＤＥＶは、図５の第１例の半導体装置ＤＥＶとほぼ同様の構成であるが、アライメントマークＭＫが表側主表面Ｓ１よりもオンチップレンズＬＮＳが配置される側（図の上側）に窪むように形成された窪み部ＲＥＣを有する点において、図５の半導体装置ＤＥＶと異なっている。
【００６７】
図２０を参照して、第１例の図８に示す多結晶シリコン層ＰＳ１のエッチバックの際に、多結晶シリコン層ＰＳ１が表側主表面Ｓ１よりも裏側主表面Ｓ２側（図の下側）に窪むように凹部が形成される場合がある。このため、最終的に形成される製品においては窪み部ＲＥＣを覆うようにたとえば図１４の層間絶縁層ＩＩが形成され、最終的に図１９に示す態様となることがある。
【００６８】
この場合、溝部ＤＴＲの内部においてアライメントマークＭＫを構成する第１の層の最上面（図２０における多結晶シリコン層ＰＳ１の最上面）と表側主表面Ｓ１との間に段差部（窪み部ＲＥＣ）を有することになる。図２０に示す形状のアライメントマークＭＫは、たとえば図８に示す多結晶シリコン層ＰＳ１のエッチバック工程において、図８の場合よりも多結晶シリコン層ＰＳ１が（図の下方向に）過剰にエッチングされることにより形成される。
【００６９】
たとえば図８のエッチバック工程においては、必ずしもエッチバック後のアライメントマークＭＫを構成する薄膜の最上面が主表面Ｓ１と同じ高さになるように（面一となるように）加工されるとは限らない。特に図２０に示すように、図９の態様の代わりに半導体層ＳＬの表側主表面Ｓ１に対して多結晶シリコン層ＰＳ１の最上面が窪んだアライメントマークＭＫ（多結晶シリコン層ＰＳ１）が形成されてもよい。この場合、図１０以降の工程において当該アライメントマークＭＫの最上面の窪みを視認することにより、たとえば素子分離領域ＳＰＴおよびフォトダイオードＰＤを形成する際の位置合わせにもアライメントマークＭＫを用いることができる。すなわちアライメントマークＭＫの表側主表面Ｓ１に対する窪みは、アライメントマークＭＫを形成する工程より後の工程において主表面Ｓ１側の加工時の位置合わせに利用することを可能とする。したがって当該アライメントマークＭＫを、裏側主表面Ｓ２側の加工と表側主表面Ｓ１側の加工との双方に用いることができる。
【００７０】
図２１および図２２を参照して、本実施の形態の第３例として、アライメントマークＭＫ（アライメントマークＭＫＣを構成する個々のアライメントマークＭＫ）は、溝部ＤＴＲの内部の少なくとも一部に充填された、多結晶シリコン層ＰＳ１などの第１の層と、絶縁層Ｉ１などの第２の層との２層により形成される。このようにアライメントマークＭＫは、上記第１および第２の層とにより構成されてもよい。この場合、第１の層ＰＳ１の内側に第２の層Ｉ１が形成される。
【００７１】
この場合、第１の層（多結晶シリコン層ＰＳ１）がシリコンまたは金属材料を含む材質からなるとともに、第２の層（絶縁層Ｉ１）は、たとえばシリコン酸化膜またはシリコン窒化膜などの絶縁膜からなることが好ましい。以上のようにアライメントマークＭＫが多結晶シリコン層ＰＳ１およびその内側の絶縁層Ｉ１により形成されている点において、図２１および図２２は、図３および図４と異なっている。
【００７２】
なお図２２においては図２１の特にアライメントマークＭＫの断面形状を強調して示しており、図２２の半導体基板ＳＵＢについては必ずしも図２１の半導体基板の態様と一致しない。
【００７３】
図２３を参照して、上記第３例に係る半導体装置ＤＥＶのアライメントマークＭＫは、半導体層ＳＬの表側主表面Ｓ１から、半導体層ＳＬの厚み方向に関して半導体層ＳＬを貫通して裏側主表面Ｓ２に達し、その底面（図２３における最上面）が裏側主表面Ｓ２と同一平面となるように形成されている。ここではアライメントマークＭＫを構成する多結晶シリコン層ＰＳ１、絶縁層Ｉ１ともに、その底面（図２３における最上面）が裏側主表面Ｓ２と同一平面となるように形成されている。
【００７４】
さらに図２３のアライメントマークＭＫは、その最上面（図２３における最下面）の高さが半導体層ＳＬの表側主表面Ｓ１とほぼ同じ高さ（すなわちアライメントマークＭＫと主表面Ｓ１との間に段差を有しない）となっている。当該マークＭＫを上方（半導体層ＳＬの裏側主表面Ｓ２側）から視認することが可能であれば、図２３に示すようにアライメントマークＭＫは裏側主表面Ｓ２に対する段差を有さず、両者が同一平面となるように形成されてもよい。
【００７５】
図２３の構成は、上記のアライメントマークＭＫの態様において図５の構成と異なり、他の点においては図５の構成と同様であるため、同一の要素については同一の符号を付しその説明を繰り返さない。
【００７６】
図２４を参照して、上記第３例のアライメントマークＭＫの変形例として、絶縁層Ｉ１が表側主表面Ｓ１から裏側主表面Ｓ２までの全体にわたって分断された態様を有してもよい。図２３と図２４との構成上の差異については後述する。
【００７７】
次に、図２５〜図２９を参照して、本実施の形態の半導体装置の、特に第３例に係る（図２３に示される）アライメントマークＭＫの製造方法について説明する。
【００７８】
図２５を参照して、まず半導体基板ＳＵＢが準備される。半導体基板ＳＵＢは、表側主表面Ｓ１（第１の主表面）と、主表面Ｓ１に対向する主表面Ｓ３（第３の主表面）とを有している。一例として半導体基板ＳＵＢは、ｎ型の不純物を有するシリコンの単結晶であるとする。
【００７９】
次に図６の工程と同様に、半導体基板ＳＵＢの主表面Ｓ１（半導体層ＳＬの表側主表面Ｓ１）を覆うように、たとえばＣＶＤ（Chemical Vapor Deposition）法により、たとえばシリコン酸化膜ＨＯｘなどの絶縁膜が形成され、その後図６の工程と同様にパターニングされる。シリコン酸化膜ＨＯｘは、厚みが２００ｎｍ以上４００ｎｍ以下とすることが好ましく、一例として３００ｎｍ（２５０ｎｍ以上３５０ｎｍ以下）とすることがより好ましい。
【００８０】
パターニングされたシリコン酸化膜ＨＯｘをハードマスク（溝加工用マスク）として用い、半導体基板ＳＵＢに対して通常のエッチングを行なうことにより、シリコン酸化膜ＨＯｘの最上の主表面から、シリコン酸化膜ＨＯｘを貫通して半導体基板ＳＵＢの内部に達するように溝部ＤＴＲが形成される。溝部ＤＴＲは、半導体基板ＳＵＢの主表面Ｓ１からの深さ（図の上下方向）が２μｍ以上５μｍ以下となり、幅（図の左右方向）が０．２μｍ以上１．０μｍ、一例として０．５μｍ（０．５μｍ以上０．８μｍ以下）となるように形成されることが好ましい。
【００８１】
図２６を参照して、主表面Ｓ１の上に（ここでは溝部ＤＴＲの内周壁面およびハードマスク酸化膜ＨＯｘの上面を覆うように）、たとえば多結晶シリコン層ＰＳ１などの導電膜または半導体膜（第１の層）が、たとえばＣＶＤ法により形成される。ここで形成される第１の層は図７の工程における第１の層と同様である。
【００８２】
図２７を参照して、図２６で形成された多結晶シリコン層ＰＳ１の上面を覆うように、たとえばシリコン酸化膜またはシリコン窒化膜からなる絶縁層Ｉ１（第２の層）が形成される。たとえばシリコン酸化膜を用いる場合、ＣＶＤ法を用いていわゆるＴＥＯＳ酸化膜が堆積される。このときの厚みは２００ｎｍ以上４００ｎｍ以下とすることが好ましく、一例として３００ｎｍ（２５０ｎｍ以上３５０ｎｍ以下）とすることがより好ましい。
【００８３】
以上により、半導体基板ＳＵＢの表側主表面Ｓ１の上面および溝部ＤＴＲの内周壁面が、多結晶シリコン層ＰＳ１および絶縁層Ｉ１により覆われる。絶縁層Ｉ１は、多結晶シリコン層ＰＳ１の後に形成される。ここでも、たとえば図７の工程と同様に、溝部ＤＴＲの内部（特に底面およびその近傍）が多結晶シリコン層ＰＳ１および絶縁層Ｉ１により充填されることが好ましく、このためには、たとえば溝部ＤＴＲの幅（図の左右方向における溝部ＤＴＲの幅）をｗ、多結晶シリコン層ＰＳ１の厚みをｈ１、絶縁層Ｉ１の厚みをｈ２とすれば、ｗ≦２（ｈ１＋ｈ２）、すなわち上記幅ｗが上記厚みｈ１、ｈ２の和の２倍以下となることが好ましい。
【００８４】
図２８を参照して、絶縁層Ｉ１がエッチバックされ、絶縁層Ｉ１のパターンが形成される。エッチバックにより具体的には、溝部ＤＴＲの内部に充填された多結晶シリコン層ＰＳ１および絶縁層Ｉ１を残して、溝部ＤＴＲの内部以外（特にここでは主表面Ｓ１の上、および溝部ＤＴＲの内部の真上の一部）の多結晶シリコン層ＰＳ１および絶縁層Ｉ１が除去される。ここでは主表面Ｓ１の上の多結晶シリコン層ＰＳ１および絶縁層Ｉ１をすべて除去してもよい。絶縁層Ｉ１のパターンは、溝部ＤＴＲの内部の真上の一部を含むように形成されることが好ましい。絶縁層Ｉ１はエッチバックにより、多結晶シリコン層ＰＳ１の最上面よりやや下方の位置までエッチングされる。
【００８５】
図２９を参照して、溝部ＤＴＲの外側に位置する絶縁層Ｉ１および多結晶シリコン層ＰＳ１がエッチバックにより除去される。その結果、溝部ＤＴＲの内部には、多結晶シリコン層ＰＳ１およびその内部の絶縁層Ｉ１とが配置されることにより、アライメントマークＭＫが形成される。またこのときシリコン酸化膜ＨＯｘもエッチングにより除去される。
【００８６】
これ以降は上記第１例と同様に図１０〜図１７の工程と同様の処理がなされる。すなわちここでも図１７の工程と同様に、半導体基板ＳＵＢの主表面Ｓ３からアライメントマークＭＫの底部までの領域が除去される。また図１７の後には一般公知の方法により平坦化層Ｏｘが形成される。
【００８７】
図２５〜図２９の工程において用いられる半導体基板ＳＵＢには、図６〜図１７の工程における半導体基板ＳＵＢのような絶縁膜層Ｏｘが形成されない。しかし、図２５〜図２９の工程において形成されるアライメントマークＭＫには、第１の層としての多結晶シリコン層ＰＳ１の他に絶縁層Ｉ１が含まれる。このため図２９の工程の後に行なわれる、主表面Ｓ３からアライメントマークＭＫの底部までの領域の半導体基板ＳＵＢが研磨除去される（半導体層ＳＬが形成される）工程においては、たとえばアライメントマークＭＫの絶縁層Ｉ１が露出するように（絶縁層Ｉ１をストッパとして）半導体基板ＳＵＢの一部が研磨除去されることがより好ましい。このようにすれば、絶縁層Ｉ１に到達したところで当該半導体基板ＳＵＢの研磨除去が終了するため、研磨除去される量を容易に制御することができる。
【００８８】
ここで、図１７に示す工程と同様の処理において、図２９の一点鎖線Ａに示す領域まで除去すれば、後工程により最終的に図２３に示す態様のアライメントマークＭＫを有する半導体装置ＤＥＶが形成される。同様に、図１７に示す工程と同様の処理において、図２９の一点鎖線Ｂに示す領域まで除去すれば、最終的に図２４に示す態様のアライメントマークＭＫを有する半導体装置ＤＥＶが形成される。つまりここでの研磨除去の終点であるアライメントマークＭＫの底部は、図２９の絶縁層Ｉ１の最下部としてもよいし、絶縁層Ｉ１の折り返しにより形成される線状の領域（絶縁層Ｉ１の成長最表面が接触して形成された線状の境界領域）の最下部としてもよい。
【００８９】
ただし、絶縁膜層Ｏｘを有さない半導体基板ＳＵＢを用いる場合においても、たとえばアライメントマークＭＫのエッジ（溝部ＤＴＲと同一部分である、半導体層ＳＬとアライメントマークＭＫとの境界部）が明瞭に視認可能である場合には、かならずしも絶縁層Ｉ１が露出するように研磨除去されなくてもよい。特に、アライメントマークＭＫが多結晶シリコン層ＰＳ１と絶縁層Ｉ１との２層から形成される場合には、絶縁層Ｉ１の存在により、多結晶シリコン層ＰＳ１の１層のみからなる場合に比べてアライメントマークＭＫがより容易に視認されるようになる。
【００９０】
たとえば上記第１例のように多結晶シリコン層ＰＳ１のみからなるアライメントマークＭＫは、これを裏側主表面Ｓ２側から見る場合には、アライメントマークＭＫのエッジ部における裏側主表面Ｓ２と当該マークの底面との段差部としての突起部ＰＲを視認する。これは多結晶シリコン層ＰＳ１と半導体層ＳＬとの材質が同じであるため、仮に段差がなければ当該マークの視認が困難になるためである。
【００９１】
一方、上記第３例のように、たとえば上記第１例と同様の多結晶シリコン層ＰＳ１と、シリコン酸化膜またはシリコン窒化膜からなる絶縁層Ｉ１とが積層された構成のアライメントマークＭＫは、絶縁層Ｉ１は半導体層ＳＬとは材質が異なるため、段差がなくても当該マークの視認が可能になる。このため上記第３例（図２３）においては、裏側主表面Ｓ２とアライメントマークＭＫの底面（図２３におけるアライメントマークＭＫの最上面）との間の突起部ＰＲを設けなくても、アライメントマークＭＫを容易に視認できる。
【００９２】
たとえば上記第１例および第２例のように、アライメントマークＭＫが多結晶シリコン層ＰＳ１のみにより形成される場合には、これを形成する半導体基板ＳＵＢは絶縁膜層Ｏｘを有するＳＯＩ構造であることが好ましい。このようにすれば、絶縁膜層Ｏｘの内部に達するように（絶縁膜層Ｏｘの内部に達したところで終了するように）下地基板ＳＳＬを研磨除去することにより、アライメントマークＭＫの底面が平坦化層Ｏｘの内部に埋め込まれた（突起部ＰＲを有する）構成を容易に形成することができる。
【００９３】
図６の工程のように溝部ＤＴＲを絶縁膜層Ｏｘの内部に達するように形成すれば、アライメントマークＭＫに突起部ＰＲを形成することができる。したがってアライメントマークＭＫの幅が相当小さくても、突起部ＰＲを利用してアライメントマークＭＫを主表面Ｓ２側から視認することが容易になる。
【００９４】
また多結晶シリコン層ＰＳ１のみにより形成されるアライメントマークＭＫを形成する際には、アライメントマークＭＫと半導体層ＳＬとがともにシリコンからなるため、図１７に示す研磨除去を所望の箇所において終了することを容易にする観点から、ＳＯＩ構造の半導体基板ＳＵＢを用いることが好ましい。
【００９５】
一方、たとえば上記第３例のように、アライメントマークＭＫが多結晶シリコン層ＰＳ１および絶縁層Ｉ１を有する場合には、これを形成する半導体基板ＳＵＢは絶縁膜層Ｏｘを有さなくてもよい。この場合、上記のように、たとえば上記の下地基板ＳＳＬの研磨除去の工程において、アライメントマークＭＫを構成する絶縁層Ｉ１に達するように（絶縁層Ｉ１を研磨処理のストッパ膜として）半導体基板ＳＵＢを研磨除去する。このようにすれば、アライメントマークＭＫの底面が裏側主表面Ｓ２と段差を有さず同一平面である半導体層ＳＬを形成することができる。
【００９６】
一方上記第１例のように多結晶シリコン層ＰＳ１のみからなるアライメントマークＭＫを形成する場合には、アライメントマークＭＫを構成する絶縁層Ｉ１を要さないため、多結晶シリコン層ＰＳ１および絶縁層Ｉ１を有するアライメントマークＭＫを形成する場合に比べてさらに半導体基板ＳＵＢの製造工程を簡略化し、コストを削減することができる。
【００９７】
図３０を参照して、本実施の形態の第４例に係る半導体装置ＤＥＶは、第３例と基本的に同様の構成であるが、たとえば第２例と同様にアライメントマークＭＫに窪み部ＲＥＣを有している点において異なっている。なお図３０のアライメントマークＭＫは、図２３と同様の態様を有するが、図２４と同様の態様を有してもよい。
【００９８】
図３１を参照して、本実施の形態の第４例の製造方法の一工程は、第３例の製造方法の一工程（図２９）と基本的に同様であるが、図２０の第２例と同様に、アライメントマークＭＫが第１および第２の層を有する場合においても、半導体層ＳＬの表側主表面Ｓ１よりも裏側主表面Ｓ２側（最終的にオンチップレンズＬＮＳなどが配置される側）に絶縁層Ｉ１および多結晶シリコン層ＰＳ１が窪むように形成されてもよい。ただし図３１に示す第４例のアライメントマークＭＫは絶縁層Ｉ１を有するため、たとえ図３１のような窪みがなくても表面側から視認可能である。このことによる作用効果は図１９、図２０の第２例と同様である。
【００９９】
次に、更なる変形例として、本実施の形態の第５例から第８例について説明する。
図３２を参照して、本実施の形態の第５例に係る半導体装置ＤＥＶは、第３例の図２３と基本的に同様である。しかし第５例は、アライメントマークＭＫが突起部ＰＲを有し、かつアライメントマークＭＫの多結晶シリコン層ＰＳ１が半導体層ＳＬの溝部の内部の壁面（底面および側面の双方）を覆っている点において、第３例と異なっている。
【０１００】
次に上記第５例の半導体装置ＤＥＶの製造方法について、図３３〜図３５を用いて説明する。
【０１０１】
図３３を参照して、内部に絶縁膜層Ｏｘが埋め込まれた半導体基板ＳＵＢに対し、図２５〜図２７の工程と同様の処理がなされる。ここで溝部ＤＴＲは図６と同様に、絶縁膜層Ｏｘの内部に達し突起部ＰＲを有するように形成される。
【０１０２】
図３４および図３５を参照して、図２８および図２９の工程と同様の処理がなされる。このあと図１７の工程と同様に、主表面Ｓ３から絶縁膜層Ｏｘの上面までの下地基板ＳＳＬが研磨除去される。
【０１０３】
以上のように、多結晶シリコン層ＰＳ１と絶縁層Ｉ１とを有するアライメントマークＭＫを形成する場合においても、ＳＯＩ構造の半導体基板ＳＵＢを用いることもできる。上記の第５例のように形成されたアライメントマークＭＫは、多結晶シリコン層ＰＳ１と絶縁層Ｉ１との２層を有することによる視認性の向上と、突起部ＰＲを有することによる裏面側の視認性の向上との効果を兼ね備える。またアライメントマークＭＫが絶縁層Ｉ１により構成されることによる視認性の向上も期待できる。
【０１０４】
図３６を参照して、本実施の形態の第６例に係る半導体装置ＤＥＶは、第５例と基本的に同様の構成であるが、たとえば第２例と同様にアライメントマークＭＫに窪み部ＲＥＣを有している点において異なっている。
【０１０５】
図３７を参照して、本実施の形態の第６例の製造方法は、第５例の製造方法（図３５）と同様であるが、第２例（図２０）および第４例（図３１）の製造方法と同様に窪み部ＲＥＣが形成されてもよい。
【０１０６】
図３８を参照して、本実施の形態の第７例に係る半導体装置ＤＥＶは、第５例と基本的に同様の構成であるが、アライメントマークＭＫが突起部ＰＲを有さない点において、第５例と異なっている。突起部ＰＲを要さない場合にはこのような態様となるように形成されてもよい。
【０１０７】
図３９〜図４１を参照して、上記第７例の製造方法は、図３３〜図３５に示す上記第５例の工程と同様であるが、アライメントマークＭＫを形成するための溝部ＤＴＲが絶縁膜層Ｏｘの内部に入り込まず、絶縁膜層Ｏｘの最上面（裏側主表面Ｓ２）でストップするように半導体層ＳＬがエッチングされることにより形成される点において異なっている。したがって当該製造方法においては突起部ＰＲが形成されない。他の点においては上記第５例と同様である。
【０１０８】
図４２を参照して、本実施の形態の第８例に係る半導体装置ＤＥＶは、第７例と基本的に同様の構成であるが、たとえば第２例と同様にアライメントマークＭＫに窪み部ＲＥＣを有している点において異なっている。
【０１０９】
図４３を参照して、本実施の形態の第８例の製造方法は、第７例の製造方法（図４１）と同様であるが、たとえば第２例（図２０）および第４例（図３１）の製造方法と同様に窪み部ＲＥＣが形成されてもよい。
【０１１０】
次に、本実施の形態の全体としての作用効果について説明する。
たとえば従来技術によれば、裏面照射型固体撮像素子用のいわゆる裏面にオンチップレンズなどを形成する加工時に用いるアライメントマークを形成する場合に、まず半導体基板ＳＵＢの一方の主表面上にシリコン酸化膜およびシリコン窒化膜が形成される。シリコン窒化膜上にフォトレジストが塗布され、通常の写真製版技術がなされることにより、シリコン酸化膜およびシリコン窒化膜の積層加工用マスクが形成される。さらに上記積層加工用マスクを用いて通常のエッチングがなされることにより、半導体基板ＳＵＢ内に溝部が形成される。次にシリコン窒化膜の上面および溝部の内周壁面を覆うように（溝部の内部を充填するように）、アライメントマークを構成する導電膜もしくは半導体膜（第１の層）、または上記第１の層と絶縁膜（第２の層）との積層構造が形成される。その後、溝部の内部に第１の層（または第１および第２の層）が残るように、当該第１の層（または第１および第２の層）がエッチバックされる。さらにその後、最初に形成されたシリコン酸化膜およびシリコン窒化膜が除去される。
【０１１１】
このように従来技術においては溝部を形成するためのハードマスクとしての、シリコン酸化膜とシリコン窒化膜との２層が積層され、かつ除去される。このためアライメントマークを形成するための工程数が多く煩雑になっている。
【０１１２】
しかし本実施の形態においては、裏面加工に用いるアライメントマークＭＫを形成するために、当該ハードマスク（溝加工用マスク）として形成されるシリコン酸化膜ＨＯｘは、たとえば単一のシリコン酸化膜（１層）のみである。このため上記の従来技術のように２層の絶縁膜からなるハードマスクを形成する場合に比べて、シリコン窒化膜を形成および除去する工程を削減し、製造コストを削減することができる。
【０１１３】
またたとえば図７に示すように、シリコン酸化膜ＨＯｘの溝加工用マスクを形成した後、これを除去せずこの上面を覆うように多結晶シリコン層ＰＳ１を形成すれば、溝加工用マスクを除去する工程が存在しない分だけ工程数が少なくなる。したがって、シリコン酸化膜ＨＯｘの溝加工用マスクのパターンを利用してより容易に加工することができる。
【０１１４】
なお上記の裏面加工用のアライメントマークＭＫは、溝部ＤＴＲが表側主表面Ｓ１から裏側主表面Ｓ２に達するように半導体層ＳＬを貫通するため、裏面側の加工（たとえばレンズＬＮＳの配置）用のみならず、表面側の加工（たとえば表側主表面Ｓ１から分離絶縁膜ＳＰＴなどを形成する）の際の位置合わせ用として用いることもできる。この効果は、特に上記第２例および第４例のように、半導体層ＳＬの表側主表面Ｓ１に対して窪み部ＲＥＣを形成するようなアライメントマークＭＫを用いればさらに高められる。これは当該窪み部ＲＥＣを視認することにより、表側主表面Ｓ１側の加工時の位置合わせ用マークとしてアライメントマークＭＫを用いることができるためである。
【０１１５】
以上より、本実施の形態のアライメントマークＭＫの製造方法は、工程を簡略化して製造コストを削減することができる。さらに裏側主表面Ｓ２側の加工に用いるアライメントマークＭＫを表側主表面Ｓ１側の加工に用いることにより、半導体装置ＤＥＶの製造効率をより高めることができる。
【０１１６】
なお以上に説明した本実施の形態の各例においては、たとえば図７に示すようにシリコン酸化膜ＨＯｘの上面を覆うように多結晶シリコン層ＰＳ１が形成され、後工程において当該シリコン酸化膜ＨＯｘが除去される。しかしシリコン酸化膜ＨＯｘを除去した後に主表面Ｓ１を覆うように多結晶シリコン層ＰＳ１が形成されてもよい。シリコン酸化膜ＨＯｘを除去した後に多結晶シリコン層ＰＳ１が形成される場合、シリコン酸化膜ＨＯｘはシリコン酸化膜の代わりにフォトレジストであってもよい。
【０１１７】
（実施の形態２）
本実施の形態は、実施の形態１と比較して、アライメントマークＭＫを構成する多結晶シリコン層ＰＳ１と、転送トランジスタＴＧのゲート電極ＧＥとの関係において異なっている。以下、図４４〜図６１を用いて、本実施の形態について説明する。
【０１１８】
図４４を参照して、本実施の形態の第１例に係る半導体装置ＤＥＶは、基本的に図５に示す半導体装置ＤＥＶと同様の外観態様を有している。しかし本実施の形態においては、アライメントマークＭＫを充填する導電膜または半導体膜（第１の層）は、転送トランジスタＴＧのゲート電極ＧＥを構成する導電膜と同一の層である。
【０１１９】
言い換えれば、本実施の形態の第１例におけるアライメントマークＭＫを構成するたとえば多結晶シリコン層ＧＥ（実施の形態１のアライメントマークＭＫを構成する多結晶シリコン層ＰＳ１に相当）は、トランジスタＴＧのゲート電極ＧＥを構成する導電膜と同一の層として同時に形成されたものである。アライメントマークＭＫを構成する多結晶シリコン層ＧＥとゲート電極ＧＥを構成する導電膜とはもともと同一の導電膜（第１の層）として形成され、後工程において当該第１の層の一部がエッチング除去されることにより、図５に示すパターニングされた多結晶シリコン層ＧＥおよびゲート電極ＧＥとしての態様を形成している。
【０１２０】
なお後述するように、アライメントマークＭＫが半導体膜により形成される場合には、ゲート電極ＧＥには、アライメントマークＭＫの半導体膜と同一の層として形成した後に別途不純物が導入される。このようにしてゲート電極ＧＥは導電膜となる。
【０１２１】
本実施の形態の第１例において、アライメントマークＭＫを構成する第１の層としての多結晶シリコン層ＧＥは、アライメントマークＭＫを構成するため半導体層ＳＬに形成される溝部の内部を充填するように形成されることが好ましい。このようにすれば、たとえば当該溝部の底面や側面の一部が露出することにより、当該露出した領域が意図せずエッチングされるなどの不具合を抑制することができる。
【０１２２】
たとえばアライメントマークＭＫを構成するため半導体層ＳＬに形成される溝部の幅（主表面Ｓ１，Ｓ２に沿う、図５の左右方向）をｗ、ゲート電極ＧＥを形成する（アライメントマークＭＫを形成する）ための多結晶シリコン層ＰＳ１の厚みをｈとすれば、ｗ≦２ｈ、すなわち上記幅が上記厚みの２倍以下となることが好ましい。このようにすれば、特に幅方向に関して、多結晶シリコン層ＰＳ１が溝部を充填することができる。
【０１２３】
本実施の形態の第１例における構成は、実施の形態１の第１例（図５）における構成と、以上の点において異なっており、他の点においては同様であるため、同一の要素については同一の符号を付しその説明を繰り返さない。
【０１２４】
次に、図４５〜図５０を参照して、本実施の形態の半導体装置の、特に第１例に係るアライメントマークＭＫの製造方法について説明する。なお図４５〜図５０においては、図６〜図１７と同様に、マーク形成部、周辺回路部および受光素子形成部が並べて示されている。
【０１２５】
図４５を参照して、まず図６の工程と同様の、下地基板ＳＳＬと絶縁膜層Ｏｘと半導体層ＳＬとがこの順に積層された構造を有する、いわゆるＳＯＩ基板としての半導体基板ＳＵＢが準備される。また図１０の工程と同様に、受光素子形成部および周辺回路部に、複数の素子分離領域ＳＰＴおよびｐ型ウェル領域ＰＷＬが形成されることにより、フォトダイオードＰＤが形成される。ここでも素子分離領域ＳＰＴが形成された後にｐ型ウェル領域ＰＷＬが形成されてもよいし、ｐ型ウェル領域が形成された後に素子分離領域ＳＰＴが形成されてもよい。またｐ型ウェル領域ＰＷＬが形成された後に素子分離領域ＳＰＴが形成され、その後に再度ｐ型ウェル領域ＰＷＬが形成されてもよい。
【０１２６】
図４６を参照して、次に図６の工程と同様に、半導体基板ＳＵＢの主表面Ｓ１（半導体層ＳＬの表側主表面Ｓ１）を覆うように、たとえばＣＶＤ法により、たとえばシリコン酸化膜ＨＯｘなどの絶縁膜が形成される。
【０１２７】
次に、図６の工程と同様に、シリコン酸化膜ＨＯｘがパターニングされ、パターニングされたシリコン酸化膜ＨＯｘをハードマスク（溝加工用マスク）として、半導体基板ＳＵＢに対して通常のエッチングを行なうことにより、主表面Ｓ１から絶縁膜層Ｏｘの内部に達する突起部ＰＲを有する溝部ＤＴＲが形成される。図４６に示す段差Ｔは１０ｎｍ以上１５０ｎｍ以下（より好ましくは３０ｎｍ以上８０ｎｍ以下）となることが好ましい。
【０１２８】
図４７を参照して、シリコン酸化膜ＨＯｘが、たとえばフッ酸などの薬液によりエッチング除去される。図４８を参照して、たとえば通常の熱酸化法により、表側主表面Ｓ１に、シリコン酸化膜からなる絶縁膜ＧＩが形成される。絶縁膜ＧＩは、半導体層ＳＬが露出した溝部ＤＴＲの内部の側面にも形成される。
【０１２９】
図４９を参照して、溝部ＤＴＲの内周壁面および、絶縁膜ＧＩが形成された表側主表面Ｓ１の上面を覆うように、たとえば多結晶シリコン層ＰＳ１などの導電膜または半導体膜（第１の層）が、たとえば図１２の工程と同様のＣＶＤ法により形成される。ここで形成される第１の層は図７の工程における第１の層と同様である。ここで形成される多結晶シリコン層ＰＳ１が不純物を含まない半導体膜である場合、形成された多結晶シリコン層ＰＳ１のうち少なくともゲート電極ＧＥとなる領域には別途、導電性の不純物が注入される。あるいは第１の層ＰＳ１としてたとえば金属材料を含む薄膜が形成されてもよい。
【０１３０】
多結晶シリコン層ＰＳ１は溝部ＤＴＲの内周壁面を覆うことにより、溝部ＤＴＲの内部（特に底面およびその近傍）を充填することが好ましい。このためには、たとえば溝部ＤＴＲの幅（図の左右方向）をｗ、多結晶シリコン層ＰＳ１の厚みをｈとすれば、ｗ≦２ｈ、すなわち上記幅が上記厚みの２倍以下となることが好ましい。このように溝部ＤＴＲの内部を充填すれば、たとえば溝部ＤＴＲの底面や側面の一部が露出することにより、当該露出した領域が意図せずエッチングされるなどの不具合を抑制することができる。
【０１３１】
図５０を参照して、図４９の工程において形成された多結晶シリコン層ＰＳ１の上に図１３の工程と同様にフォトレジストＰＨＲが塗布され、通常の写真製版技術により、フォトレジストＰＨＲがパターニングされる。その後、フォトレジストＰＨＲのパターンをマスクとして用い、多結晶シリコン層ＰＳ１がエッチングされる。ここでのエッチングにより具体的には、溝部ＤＴＲの内部に充填された多結晶シリコン層ＰＳ１および絶縁層Ｉ１を残して、溝部ＤＴＲの内部以外（特にここでは主表面Ｓ１の上の一部（ゲート電極ＧＥを除く）、および溝部ＤＴＲの内部の真上の一部）の多結晶シリコン層ＰＳ１が除去される。
【０１３２】
その結果、多結晶シリコン層ＰＳ１は、溝部ＤＴＲの内部をアライメントマークＭＫの（多結晶シリコン層ＰＳ１と同一のものである）多結晶シリコン層ＧＥとして充填し、かつ絶縁膜ＧＩ上にゲート電極ＧＥとして配置されるようにエッチングされる。このようにして溝部ＤＴＲの内部を充填する多結晶シリコン層ＧＥとしてのアライメントマークＭＫと、トランジスタＴＧを形成するためのゲート電極ＧＥとが形成される。
【０１３３】
フォトレジストＰＨＲが除去された後、図１３の直後に行なう処理と同様の（ソース／ドレイン領域などを形成する）処理を行ない、さらに図１４〜図１７の工程と同様の処理がなされることにより、図４４と同様の態様を有する半導体装置ＤＥＶが形成される。すなわちたとえばカラーフィルタやオンチップレンズＬＮＳなど、裏面（裏側主表面Ｓ２）側の加工時の位置合わせに、アライメントマークＭＫが利用される。なお実施の形態１と同様、以上の工程を説明する図４５〜図５０に示すゲート絶縁膜ＧＩ（溝部ＤＴＲの内周側面上の絶縁膜ＧＩを含む）、素子分離領域ＳＰＴ、ｐ型ウェル領域ＰＷＬは、図４４において図示が省略されている。
【０１３４】
図５１を参照して、本実施の形態の第２例に係る半導体装置ＤＥＶは、本実施の形態の第１例と基本的に同様の構成であるが、たとえば実施の形態１の第２例（図２０）と同様にアライメントマークＭＫに窪み部ＲＥＣを有している点において異なっている。
【０１３５】
図５２を参照して、本実施の形態の第２例の製造方法として、第１例（図５０）と同様の製法であるが、上記の他の例の製造方法と同様に窪み部ＲＥＣが形成されてもよい。
【０１３６】
図５３を参照して、本実施の形態の第３例としてのアライメントマークＭＫは、本実施の形態の第１例のアライメントマークＭＫと同様に、ゲート電極ＧＥを構成する多結晶シリコン層ＰＳ１と同一の層として形成される。ただし上記第３例のアライメントマークＭＫは、表側主表面Ｓ１から（半導体層ＳＬの内部の、アライメントマークＭＫが形成される溝部から）多結晶シリコン層ＧＥがオンラインレンズＬＮＳの配置される方向と反対方向である図の下側に突出し、その最上層と表側主表面Ｓ１との間に段差部としての鍔状部ＢＲを有している。鍔状部ＢＲは、半導体層ＳＬの内部におけるアライメントマークＭＫの一部として多結晶シリコン層ＧＥと連続する態様を有し、半導体層ＳＬの外部に配置される。
【０１３７】
鍔状部ＢＲは、半導体層ＳＬの内部におけるアライメントマークＭＫを構成する多結晶シリコン層ＧＥよりも、表側主表面Ｓ１に沿う方向に関する幅が広くなっていてもよい。このようにすれば、当該マークＭＫの表側主表面Ｓ１側からの視認性を向上することができる。
【０１３８】
なお図５３の構成においては、アライメントマークＭＫの突起部以外の（溝部により形成される）部分の幅をｗ、多結晶シリコン層ＧＥの厚みをｈとして、ｗ≦２ｈの関係が成り立つことが好ましい。
【０１３９】
また図５３においては省略されているが、実際にはアライメントマークＭＫが半導体層ＳＬと接する側面および表側主表面Ｓ１とアライメントマークＭＫ（ゲート電極ＧＥと同一の面として表側主表面Ｓ１に沿う方向に延びる）との間の領域には、絶縁膜ＧＩが形成されている。
【０１４０】
図５３の構成は、上記のようにアライメントマークＭＫが鍔状部ＢＲを有する点において図４４の構成と異なり、他の点においては図４４の構成と同様であるため、同一の要素については同一の符号を付しその説明を繰り返さない。
【０１４１】
次に、図５４を参照して、本実施の形態の半導体装置の、特に第３例に係るアライメントマークＭＫの製造方法について説明する。これらの図面は上記の各工程を示す図と同様に、マーク形成部、周辺回路部および受光素子形成部が示される。
【０１４２】
図５４を参照して、たとえば図４５〜図４９と同様の処理がなされた後、多結晶シリコン層ＰＳ１の上にフォトレジストＰＨＲが塗布され、通常の写真製版技術によりパターニングされる。このときフォトレジストＰＨＲは、ゲート絶縁膜ＧＩの真上の（ゲート電極ＧＥが形成される）領域および、溝部ＤＴＲの真上と溝部ＤＴＲの周囲（近傍）とを含む領域を覆うパターンとなるように形成される。溝部ＤＴＲの真上のフォトレジストＰＨＲのパターンは、溝部ＤＴＲよりも表側主表面Ｓ１に沿う方向に関する幅が広くなってもよい。
【０１４３】
上記のようにパターニングされたフォトレジストＰＨＲをマスクとして用いて通常のエッチングがなされることにより、多結晶シリコン層ＰＳ１がパターニングされる。その結果、ゲート電極ＧＥと、アライメントマークＭＫを構成する多結晶シリコン層ＧＥとが同時に形成される。ここでアライメントマークＭＫを構成する多結晶シリコン層ＧＥは、溝部ＤＴＲの上方（主表面Ｓ１の上方：オンチップレンズが配置される側とは反対の方向）に突出する鍔状部ＢＲを有するように形成される。
【０１４４】
これ以降は、上記図５０に示す工程の後に行なう処理と同様の処理がなされることにより、たとえば図５３と同様の態様を有する半導体装置ＤＥＶが形成される。
【０１４５】
次に、更なる変形例として、本実施の形態の第４例から第６例について説明する。
図５５を参照して、本実施の形態の第４例に係る半導体装置ＤＥＶは、本実施の形態の第１例の半導体装置ＤＥＶと基本的に同様である。しかし第４例は、アライメントマークＭＫが突起部ＰＲを有さない点において、上記第１例と異なっている。
【０１４６】
図５６〜図５７を参照して、本実施の形態の第４例の製造方法は、基本的に本実施の形態の第１例の製造方法と同様であり、図５６は図４６と、図５７は図５０と同様である。しかし図５６と図４６、図５７と図５０の間では、溝部ＤＴＲが絶縁膜層Ｏｘの内部に入り込まず、絶縁膜層Ｏｘの最上面（裏側主表面Ｓ２）でストップするように半導体層ＳＬがエッチングされることにより形成される点において異なっている。この態様は図３９〜図４１の工程と同様である。したがって当該製造方法においては突起部ＰＲが形成されない。他の点においては上記第１例と同様である。
【０１４７】
図５８を参照して、本実施の形態の第５例に係る半導体装置ＤＥＶは、第４例と基本的に同様の構成であるが、たとえば第２例と同様にアライメントマークＭＫに窪み部ＲＥＣを有している点において異なっている。
【０１４８】
図５９を参照して、本実施の形態の第５例の製造方法は、第４例の製造方法（図５７）と同様であるが、たとえば第２例の製造方法（図５２）と同様に窪み部ＲＥＣが形成される。
【０１４９】
図６０を参照して、本実施の形態の第６例に係る半導体装置ＤＥＶは、第４例と基本的に同様の構成であるが、たとえば第３例と同様にアライメントマークＭＫが鍔状部ＢＲを有する点において、上記第４例と異なっている。
【０１５０】
図６１を参照して、本実施の形態の第６例の製造方法は、第３例の製造方法（図５４）と同様であるが、たとえば第４例の製造方法（図５７）と同様に突起部ＰＲが形成されない点において異なっている。
【０１５１】
次に、本実施の形態の作用効果について説明する。本実施の形態においては、実施の形態１の作用効果に加えて、以下の作用効果を奏する。
【０１５２】
本実施の形態においては、ゲート電極ＧＥと、アライメントマークＭＫの多結晶シリコン層ＰＳ１とが同一の層として形成される。つまり、ゲート電極ＧＥを形成する工程を、アライメントマークＭＫを形成する工程にも流用している。このため、たとえば上記両者が別工程として形成される場合に比べて、加工工程数を削減し、製造コストを削減することができる。
【０１５３】
また、たとえば上記の第３例および第６例のように鍔状部ＢＲを有するアライメントマークＭＫを用いれば、鍔状部ＢＲを、（オンチップレンズＬＮＳなどを形成する）裏側（主表面Ｓ２側）の工程のみならず、表側（主表面Ｓ１側）のゲート電極ＧＥ形成以降の工程（たとえばコンタクトおよびフォトダイオードＰＤの保護膜を形成する工程など）の際の位置合わせに用いることができる。このアライメントマークＭＫは、特に溝部ＤＴＲの内部に形成される多結晶シリコン層ＧＥが表側主表面Ｓ１の上方に突出する（溝部ＤＴＲよりも幅の広い）鍔状部ＢＲを有することにより、任意の多結晶シリコン層ＧＥのマークのパターンがアライメントマークＭＫと平面的に重なる位置に配置されたような態様となる。このため、たとえばアライメントマークＭＫとは異なる場所に多結晶シリコン層ＧＥによるマークのパターンが形成される場合に比べて、当該マークが主表面Ｓ１を占有する面積を少なくすることができる。
【０１５４】
以上より上記第３例および第６例を用いれば、ゲート加工以降の表側主表面Ｓ１上の加工時の位置合わせに用いるアライメントマークＭＫを、裏側主表面Ｓ２用のアライメントマークＭＫと平面的に同じ位置に形成することにより、アライメントマークＭＫの利用効率を最大限に高めることができる。
【０１５５】
ところで本実施の形態のように、アライメントマークＭＫの導電層ＰＳ１とゲート電極ＧＥの導電層ＰＳ１とが同一の層として形成される場合、それに先立つゲート絶縁膜を形成するための酸化工程によってアライメントマークＭＫを形成するための溝部ＤＴＲの側面も同時に酸化される（図４８参照）。このために溝部ＤＴＲの側面とアライメントマークＭＫの導電層ＰＳ１との間にはゲート絶縁膜に相当する酸化膜ＧＩが介在することになる。これに対して実施の形態１のように両者が別工程において形成される場合には、アライメントマークＭＫの導電層ＰＳ１は溝部ＤＴＲの側面で基板シリコンに直接に接するように形成されるため、それらの間に酸化膜は存在し得ない（図７参照）。よって、アライメントマークＭＫを形成するための溝部ＤＴＲの側面にゲート絶縁膜に相当する酸化膜ＧＩがないことを確認すれば、両者が別工程において形成されたことが確認できる。したがって、上記のアライメントマークＭＫを構成する導電層ＰＳ１と溝部ＤＴＲの側面の間にゲート酸化時の酸化膜ＧＩがあれば、両者が同一の層として形成されていることが検証できる。
【０１５６】
本発明の実施の形態２は、以上に述べた各点についてのみ、本発明の実施の形態１と異なる。すなわち、本発明の実施の形態２について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に準ずる。
【０１５７】
（実施の形態３）
本実施の形態は、実施の形態２と比較して、アライメントマークＭＫの構成において異なっている。以下、図６２〜図９５を用いて、本実施の形態について説明する。
【０１５８】
図６２を参照して、本実施の形態の第１例に係る半導体装置ＤＥＶは、基本的に図２３に示す半導体装置ＤＥＶと同様の外観態様を有している。しかし本実施の形態においては、アライメントマークＭＫを構成する導電膜または半導体膜（第１の層）としてのたとえば多結晶シリコン層ＧＥは、転送トランジスタＴＧのゲート電極ＧＥを構成する導電膜と同一の層である。また図６２のアライメントマークＭＫは、ゲート電極ＧＥを形成するためのハードマスク（ゲート加工用マスク）として転送トランジスタＴＧのゲート電極ＧＥに接するように形成される絶縁層ＨＩ（第２の層：絶縁膜）と同一の層である絶縁層ＨＩにより充填される。
【０１５９】
言い換えれば、本実施の形態の第１例におけるアライメントマークＭＫを構成する多結晶シリコン層ＧＥはトランジスタＴＧのゲート電極ＧＥを構成する第１の層である。またアライメントマークＭＫを構成する絶縁層ＨＩは、ゲート電極ＧＥを形成するためのハードマスクとしての絶縁層ＨＩと同一の層として同時に形成されたものである。アライメントマークＭＫを構成する多結晶シリコン層ＧＥとゲート電極ＧＥを構成する導電膜とはもともと同一の導電膜または半導体膜（第１の層）として形成され、後工程において当該第１の層の一部がエッチング除去されることにより、図６２に示す態様を形成している。同様に、本実施の形態の第１例におけるアライメントマークＭＫを構成する絶縁層ＨＩは、ゲート電極ＧＥを形成するためにゲート電極ＧＥの上に形成されるハードマスクを構成する絶縁層（シリコン酸化膜またはシリコン窒化膜）ともともと同一の層として形成され、後工程において当該絶縁層の一部がエッチング除去されることにより、図６２に示す態様を形成している。
【０１６０】
本実施の形態の第１例において、アライメントマークＭＫを構成する第１の層としての多結晶シリコン層ＧＥおよびその内側の絶縁層ＨＩは、実施の形態１および２と同様に、アライメントマークＭＫを構成するため半導体層ＳＬに形成される溝部の内部を充填するように形成されることが好ましい。このようにすれば、たとえば当該溝部の底面や側面の一部が露出することにより、当該露出した領域が意図せずエッチングされるなどの不具合を抑制することができる。
【０１６１】
本実施の形態の第１例における構成は、図２３の実施の形態１の第４例における構成と、以上の点において異なっており、他の点においては同様であるため、同一の要素については同一の符号を付しその説明を繰り返さない。
【０１６２】
次に、図６３〜図７０を参照して、本実施の形態の半導体装置の第１例に係るアライメントマークＭＫの製造方法について説明する。
【０１６３】
図６３を参照して、まず図２５と同様の半導体基板ＳＵＢが準備される。たとえば図４５の工程と同様に、半導体基板ＳＵＢの受光素子形成部および周辺回路部の所望の領域に、たとえばフォトダイオードＰＤや素子分離領域ＳＰＴなどが先に形成される。
【０１６４】
図６４を参照して、図２５（図４６）の工程と同様に、まずシリコン酸化膜ＨＯｘなどの絶縁膜が形成され、これがパターニングされた後、このパターニングされたシリコン酸化膜ＨＯｘをハードマスク（溝加工用マスク）として用い、溝部ＤＴＲが形成される。溝部ＤＴＲの寸法はたとえば図２５の工程と同様にすることが好ましい。
【０１６５】
図６５を参照して、シリコン酸化膜ＨＯｘがたとえば希フッ酸水溶液により除去される。図６６を参照して、図４８の工程と同様に、たとえば通常の熱酸化法により、表側主表面Ｓ１および溝部ＤＴＲの側面、底面に、シリコン酸化膜からなる絶縁膜ＧＩが形成される。
【０１６６】
図６７を参照して、図２６の工程と同様に、溝部ＤＴＲの内周壁面および絶縁膜ＧＩが形成された表側主表面Ｓ１の上面を覆うように、たとえば多結晶シリコン層ＰＳ１などの導電膜または半導体膜（第１の層）が、たとえばＣＶＤ法により形成される。ここで形成される第１の層は図７の工程における第１の層と同様である。ここで形成される多結晶シリコン層ＰＳ１が不純物を含まない半導体膜である場合、（少なくとも多結晶シリコン層ＰＳ１のうちゲート電極ＧＥとなる領域に）不純物が注入される。あるいは第１の層ＰＳ１としてたとえば金属材料を含む薄膜が形成されてもよい。
【０１６７】
図６８を参照して、図２７の工程と同様に、図６７で形成された多結晶シリコン層ＰＳ１の上面を覆うように、たとえばシリコン酸化膜またはシリコン窒化膜からなる絶縁層Ｉ１（第２の層）が形成される。
【０１６８】
ここで溝部ＤＴＲの幅をｗ、多結晶シリコン層ＰＳ１の厚みをｈ１、ハードマスク絶縁膜Ｉ１の厚みをｈ２とすれば、ｗ≦２（ｈ１＋ｈ２）であることが好ましい。このようにすれば、特に幅方向に関して、多結晶シリコン層ＰＳ１および絶縁層Ｉ１が溝部を充填することができる。またこのように溝部ＤＴＲの内部を充填すれば、後のシリコンエッチング工程において、当該露出した領域が意図せずエッチングされるなどの不具合を抑制することができる。
【０１６９】
図６９を参照して、図６８の工程において形成された絶縁層Ｉ１の上にフォトレジストＰＨＲが塗布され、通常の写真製版技術によりパターニングされる。たとえばここではトランジスタＴＧを形成するためのゲート電極ＧＥを形成する領域の真上にフォトレジストＰＨＲのパターンが形成される。次にパターニングされたフォトレジストＰＨＲをマスクとして用い、エッチングされることにより、絶縁層Ｉ１がパターニングされる。このとき溝部ＤＴＲの内部（およびその真上）の領域と、フォトレジストＰＨＲのパターンの真下の領域における絶縁層Ｉ１が絶縁層ＨＩとして残存するように、それ以外の領域の絶縁層Ｉ１の一部（すなわちここでは少なくともゲート電極ＧＥを形成しようとする領域の真上の絶縁層Ｉ１以外）が除去される。その結果、ゲート電極ＧＥを形成する領域の真上の（絶縁層Ｉ１と同一のものである）絶縁層ＨＩがハードマスクのパターンとして残存する。
【０１７０】
図７０を参照して、フォトレジストＰＨＲが除去された後、絶縁層ＨＩをゲート加工用マスクとして、多結晶シリコン層ＰＳ１がパターニングされる。その結果、多結晶シリコン層ＰＳ１は絶縁層ＨＩの真下において残存してゲート電極ＧＥのパターンが形成される。また溝部ＤＴＲの内部に多結晶シリコン層ＰＳ１が残存するように、多結晶シリコン層ＰＳ１がエッチングされる。このとき溝部ＤＴＲの内部以外の領域の多結晶シリコン層ＰＳ１の一部（すなわちここでは少なくともゲート電極ＧＥを形成しようとする領域の真上の多結晶シリコン層ＰＳ１以外）が除去される。その結果、溝部ＤＴＲの内部には、（多結晶シリコン層ＰＳ１と同一のものである）ゲート電極ＧＥと同一の層としての多結晶シリコン層ＧＥと、その内側にハードマスク絶縁層ＨＩと同一の層としての絶縁層ＨＩとが形成される。すなわち溝部ＤＴＲの内部には多結晶シリコン層ＧＥおよびその内部の絶縁層ＨＩとを有するアライメントマークＭＫが形成される。
【０１７１】
その後、図１３の直後に行なう処理と同様の（ソース／ドレイン領域などを形成する）処理を行ない、さらに図１４〜図１７の工程と同様の処理がなされることにより、たとえば図６２と同様の態様を有する半導体装置ＤＥＶが形成される。なお図１７に示す工程と同様の処理においては、たとえば図２９の一点鎖線Ａに示す領域まで除去することにより図６２の態様のアライメントマークＭＫが形成されてもよいし、たとえば図２９の一点鎖線Ｂに示す領域まで除去することにより図２４の態様のアライメントマークＭＫが形成されてもよい。
【０１７２】
図７１を参照して、本実施の形態の第２例に係る半導体装置ＤＥＶは、本実施の形態の第１例と基本的に同様の構成であるが、たとえば実施の形態１の第２例（図２０）と同様にアライメントマークＭＫに窪み部ＲＥＣを有している点において異なっている。
【０１７３】
図７２を参照して、本実施の形態の第２例の製造方法として、第１例（図７０）と同様の製法であるが、上記の他の例の製造方法と同様に窪み部ＲＥＣが形成されてもよい。
【０１７４】
図７３を参照して、本実施の形態の第３例に係る半導体装置は、基本的に本実施の形態の第１例のアライメントマークＭＫと同様に、ゲート電極ＧＥを構成する多結晶シリコン層ＰＳ１と同一の層として形成される。ただし上記第３例のアライメントマークＭＫは、たとえば図５３のアライメントマークＭＫと同様に、半導体層ＳＬの表側主表面Ｓ１よりも下方（オンチップレンズが配置される上側とは反対の方向である下側）に多結晶シリコン層ＧＥおよび絶縁層ＨＩが突出する鍔状部ＢＲを有するように形成される。アライメントマークＭＫにおいては、多結晶シリコン層ＧＥ、絶縁層ＨＩともに、鍔状部ＢＲを含めてアライメントマークＭＫを構成するものと考える。
【０１７５】
上記第３例の構成は、上記のアライメントマークＭＫの態様において上記第１例の構成と異なり、他の点においては第１例の構成と同様であるため、同一の要素については同一の符号を付しその説明を繰り返さない。
【０１７６】
次に、図７４〜図７５を参照して、本実施の形態の半導体装置の、特に第３例に係るアライメントマークＭＫの製造方法について説明する。
【０１７７】
図７４を参照して、たとえば図６３〜図６８と同様の処理がなされた後、図６８の工程において形成された絶縁層Ｉ１の上にフォトレジストＰＨＲが塗布され、通常の写真製版技術によりフォトレジストＰＨＲがパターニングされる。たとえばここでは、トランジスタＴＧを形成するためのゲート電極ＧＥを形成する領域の真上、および溝部ＤＴＲの真上（およびその近傍）にフォトレジストＰＨＲのパターンが形成される。
【０１７８】
次にフォトレジストＰＨＲをマスクとして用いて通常のエッチングがなされることにより、絶縁層Ｉ１がパターニングされる。このときアライメントマークＭＫが形成される領域においてフォトレジストＰＨＲおよび絶縁層Ｉ１が残存する態様となるように、それ以外の領域の絶縁層Ｉ１の一部がエッチングにより除去される。その結果、溝部ＤＴＲの内部およびその真上（およびその近傍）における絶縁層Ｉ１は（絶縁層Ｉ１と同一のものである）絶縁層ＨＩとして残存し、ゲート電極ＧＥを形成する領域の真上の絶縁層Ｉ１がハードマスク（ゲート加工用マスク）のパターンとして残存する。ただしたとえば図６９と比較して、溝部ＤＴＲの内部およびその真上における（ゲート加工用マスクとしての絶縁層Ｉ１と同一の層である）絶縁層ＨＩは図の上方に突出する鍔状部ＢＲを有するように形成される。
【０１７９】
図７５を参照して、フォトレジストＰＨＲが除去された後、たとえば図７０の工程と同様に、絶縁層ＨＩのパターンをゲート電極の加工用のハードマスクとして通常のエッチングが行なわれる。この処理により、ハードマスク絶縁膜ＨＩの真下の多結晶シリコン層ＰＳ１を残すように多結晶シリコン層ＰＳ１がエッチングされ、鍔状部ＢＲを有するアライメントマークＭＫが形成される。このようにすれば、多結晶シリコン層ＰＳ１および絶縁層Ｉ１が、表側主表面Ｓ１の上方に鍔状部ＢＲを有するようにパターンを形成し、当該パターンがアライメントマークＭＫとして形成される。
【０１８０】
その後、第１例の図７０に示す工程の後工程と同様の処理がなされることにより、図７３の態様を有する半導体装置ＤＥＶが形成される。
【０１８１】
次に、更なる変形例として、本実施の形態の第４例から第９例について説明する。
図７６を参照して、本実施の形態の第４例に係る半導体装置ＤＥＶは、本実施の形態の第１例の半導体装置ＤＥＶと基本的に同様である。しかし第４例のアライメントマークＭＫは、突起部ＰＲを有し、かつ図３２の実施の形態１の第５のアライメントマークＭＫと同様の構成を有している点において、本実施の形態の第１例と異なっている。
【０１８２】
図７７を参照して、まずＳＯＩ構造の半導体基板ＳＵＢを用いて図４５〜図４８の工程と同様の処理がなされた後、図６７の工程と同様に、多結晶シリコン層ＰＳ１（第１の層）が形成される。
【０１８３】
図７８〜図８０を参照して、図６８〜図７０の工程と同様の処理がなされる。このように、ＳＯＩ構造の半導体基板ＳＵＢを用いて、絶縁膜層Ｏｘの内部に達する突起部ＰＲを有する溝部ＤＴＲを形成すれば、図７６に示す態様の半導体装置ＤＥＶが形成される。
【０１８４】
図８１を参照して、本実施の形態の第５例に係る半導体装置ＤＥＶは、第４例と基本的に同様の構成であるが、たとえば第２例と同様にアライメントマークＭＫに窪み部ＲＥＣを有している点において異なっている。
【０１８５】
図８２を参照して、本実施の形態の第５例の製造方法は、第４例の製造方法（図８０）と同様であるが、たとえば第２例の製造方法（図７２）と同様に窪み部ＲＥＣが形成される。
【０１８６】
図８３を参照して、本実施の形態の第６例に係る半導体装置ＤＥＶは、第４例と基本的に同様の構成であるが、たとえば第３例と同様にアライメントマークＭＫが鍔状部ＢＲを有する点において、上記第４例と異なっている。
【０１８７】
図８４〜８５を参照して、本実施の形態の第６例の製造方法は、第３例の製造方法（図７４〜７５）と同様であるが、アライメントマークＭＫが半導体基板ＳＵＢの絶縁膜層Ｏｘの内部に達する突起部ＰＲを有する点において異なっている。
【０１８８】
図８６を参照して、本実施の形態の第７例に係る半導体装置ＤＥＶは、本実施の形態の第４例の半導体装置ＤＥＶと基本的に同様である。しかし第７例は、アライメントマークＭＫが突起部ＰＲを有さない点において、上記第１例と異なっている。
【０１８９】
図８７〜図９０を参照して、本実施の形態の第７例の製造方法は、基本的に本実施の形態の第４例の製造方法と同様であるが、アライメントマークＭＫが絶縁膜層Ｏｘの最上面でストップするように形成される点において異なっている。この態様は図３９〜図４１の工程と同様である。したがって当該製造方法においては突起部ＰＲが形成されない。他の点においては上記第４例と同様である。
【０１９０】
図９１を参照して、本実施の形態の第８例に係る半導体装置ＤＥＶは、第７例と基本的に同様の構成であるが、たとえば第２例と同様にアライメントマークＭＫに窪み部ＲＥＣを有している点において異なっている。
【０１９１】
図９２を参照して、本実施の形態の第８例の製造方法は、第７例の製造方法（図９０）と同様であるが、たとえば第２例の製造方法（図７２）と同様に窪み部ＲＥＣが形成される。
【０１９２】
図９３を参照して、本実施の形態の第９例に係る半導体装置ＤＥＶは、第７例と基本的に同様の構成であるが、たとえば第３例と同様にアライメントマークＭＫが鍔状部ＢＲを有する点において、上記第７例と異なっている。
【０１９３】
図９４〜９５を参照して、本実施の形態の第９例の製造方法は、第６例の製造方法（図８４〜８５）と同様であるが、アライメントマークＭＫが絶縁膜層Ｏｘの最上面でストップするように（突起部ＰＲを有さないように）形成される点において異なっている。
【０１９４】
次に、本実施の形態の作用効果について説明する。
本実施の形態は、基本的に、実施の形態２と同様に、アライメントマークＭＫを構成する第１の層ＧＥが、ゲート電極ＧＥと同一の層として形成されるが、これに加えて、ゲート電極ＧＥを形成するための絶縁膜であるゲート加工用マスクとしての絶縁層ＨＩと同一の層が、アライメントマークＭＫを構成する。このため実施の形態２と同様に、ゲート電極ＧＥを形成する工程を利用してアライメントマークＭＫが形成されるため、たとえば上記両者が別工程として形成される場合に比べて、加工工程数を削減し、製造コストを削減することができる。
【０１９５】
またアライメントマークＭＫが、多結晶シリコン層ＧＥおよびゲート加工用マスクとしての絶縁層ＨＩの２層を有することにより、多結晶シリコン層ＧＥのみを有するアライメントマークＭＫを形成する場合よりも主表面Ｓ１に沿う方向の幅を広くすることができ、マークの視認が容易になる。したがって、ゲート電極ＧＥを形成するために用いる絶縁層ＨＩを、アライメントマークＭＫの形成に有効に利用できる。
【０１９６】
また本実施の形態においても、たとえば図７３〜図７５のように表側主表面Ｓ１よりフォトダイオードＰＤが配置される方向と反対の方向に突出する鍔状部ＢＲを有するアライメントマークＭＫを用いれば、当該アライメントマークＭＫを、（オンチップレンズＬＮＳなどを形成する）裏側（主表面Ｓ２側）の工程のみならず、表側（主表面Ｓ１側）のゲート形成の後工程（たとえばコンタクトの形成など）に用いることができる。鍔状部ＢＲは、ゲート電極ＧＥと同時に形成されたマークパターンがアライメントマークＭＫと平面的に重なる位置に形成された状態と同様である。このためマークの占有面積を縮小し、面積の利用効率が向上する。
【０１９７】
本発明の実施の形態３は、以上に述べた各点についてのみ、本発明の実施の形態１および２と異なる。すなわち、本発明の実施の形態３について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１および２に準ずる。
【０１９８】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。また、上記に示した各実施の形態および各変形例は、それぞれの趣旨に矛盾しない範囲において、それぞれ相互に組み合わせてもよい。
【産業上の利用可能性】
【０１９９】
本発明は、位置合わせ用マークを用いて形成される裏面照射型の固体撮像素子、およびその製造方法に特に有利に適用され得る。
【符号の説明】
【０２００】
ＢＲ  鍔状部、ＤＥＶ  半導体装置、ＤＬＲ  ダイシングライン領域、ＤＴＲ  溝部、ＦＬＴ  カラーフィルタ、ＧＥ  ゲート電極、ＧＩ  ゲート絶縁膜、ＨＩ  絶縁層（ハードマスク）、ＨＯｘ  シリコン酸化膜（ハードマスク）、Ｉ１  絶縁層、ＩＩ  層間絶縁層、ＩＭＣ  チップ領域、ＬＥ  金属配線、ＬＮＳ  オンチップレンズ、ＭＫ  アライメントマーク、ＭＫＣ  アライメントマークセット、ＮＲ  ｎ型領域、Ｏｘ  平坦化層、Ｏｘ  絶縁膜層、ＰＤ  フォトダイオード、ＰＨＲ  フォトレジスト、ＰＲ  突起部、ＰＳ１，ＰＳ２  多結晶シリコン層、ＰＷＬ  ｐ型ウェル領域、ＲＥＣ  窪み部、Ｓ１  表側主表面、Ｓ２  裏側主表面、Ｓ３  主表面、ＳＬ  半導体層、ＳＰＴ  素子分離領域、ＳＳ  支持基板、ＳＳＬ  下地基板、ＳＴＫ１，ＳＴＫ２  接着層、ＳＵＢ  半導体基板、ＳＷ  半導体ウェハ、ＴＧ  転送トランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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【図８１】
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【図８２】
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【図８３】
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【図８４】
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【図８５】
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【図８６】
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【図８７】
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【図８８】
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【図８９】
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【図９０】
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【図９１】
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【図９２】
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【図９３】
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【図９４】
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【図９５】
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