(57)【特許請求の範囲】
【請求項１】
第１のソースノードと出力ノードとの間で直列に接続された第１の複数のトランジスタと、
前記第１の複数のトランジスタの少なくとも１つに電圧を供給するように構成された複数の電圧源と、
前記第１の複数のトランジスタのゲートを横断して結合された複数のコンデンサであって、各コンデンサが、前記トランジスタのゲートでの変化と関連する電荷を蓄えるように構成される、複数のコンデンサと、を備える電圧駆動回路であって、
前記複数のコンデンサが、前記第１の複数のトランジスタでの電圧変化を同期させるように選択されたキャパシタンスを有し、
前記電圧駆動回路が、第１の電圧を生成するための第１の定常状態から第２の電圧を生成するための第２の定常状態に推移するように構成され、
前記複数のコンデンサが、前記第１の定常状態から前記第２の定常状態に推移する間に電荷を蓄えるように構成され、
前記第１及び第２の電圧間の差が、前記第１の複数のトランジスタの少なくとも一つの絶縁破壊電圧よりも大きい、電圧駆動回路。
【請求項２】
前記複数の電圧源のそれぞれが、前記第１の複数のトランジスタの少なくとも１つのゲートでの電圧を切り替えて維持するように構成される、請求項１に記載の電圧駆動回路。
【請求項３】
第２のソースノードと前記出力ノードとの間に直列の第２の複数のトランジスタをさらに備える、請求項１に記載の電圧駆動回路。
【請求項４】
直列の前記第１の複数のトランジスタが、複数のＰＭＯＳトランジスタを備え、直列の前記第２の複数のトランジスタが、複数のＮＭＯＳトランジスタを備え、前記第１及び第２の複数のトランジスタのトランジスタが、前記トランジスタのそれぞれのドレインが前記トランジスタの次の１つのソースと接続されるように配列され、
前記ＰＭＯＳトランジスタの少なくとも１つのドレイン及び前記ＮＭＯＳトランジスタの少なくとも１つのドレインが、前記出力ノードに接続される、請求項３に記載の電圧駆動回路。
【請求項５】
第１の電圧を生成するように構成された電圧駆動回路であって、
第１のソースノードと出力ノードとの間で直列に接続された第１の複数のトランジスタと、
前記第１の複数のトランジスタの少なくとも１つに電圧を供給するように構成された複数の電圧源であり、各電圧源が、前記第１の複数のトランジスタの少なくとも１つのゲートでの電圧を切り替えて維持するように構成される、複数の電圧源と、
前記第１の複数のトランジスタのゲートを横断して結合された複数のコンデンサであり、各コンデンサが、前記トランジスタのゲートでの変化と関連する電荷を蓄えるように構成され、前記複数のコンデンサが、前記第１の複数のトランジスタでの電圧変化を同期させるように選択されたキャパシタンスを有する、複数のコンデンサと、
前記複数のコンデンサの少なくとも１つに接続され、前記接続されたコンデンサが放電するのを抑えるように構成された少なくとも１つの弱いレベルシフタと、を備える、電圧駆動回路と、
前記電圧駆動回路に結合され、前記第１の電圧に対応する第１の論理信号を前記電圧駆動回路に送るように構成された処理システムと、を備える、表示デバイス。
【請求項６】
前記電圧駆動回路が、前記第１の電圧を生成するための第１の定常状態から第２の電圧を生成するための第２の定常状態に推移するように構成され、
前記複数のコンデンサが、前記第１の定常状態から前記第２の定常状態に推移する間に電荷を蓄えるように構成され、
前記第１及び第２の電圧間の差が、前記第１の複数のトランジスタのそれぞれの個別絶縁破壊電圧よりも大きい、請求項５に記載の表示デバイス。
【請求項７】
高出力を生成するための方法であって、
第１のソース信号を直列に接続された第１の複数のトランジスタの第１のソースノードに印加するステップと、
前記第１の複数のトランジスタの状態変化を同期させることができる速度で直列に接続された前記第１の複数のトランジスタの隣接トランジスタのゲート間に結合された第１の複数のコンデンサを充電するステップと、を含み、
前記第１の複数のトランジスタの前記状態変化が、第１の電圧を生成する第１の定常状態から第２の電圧を生成する第２の定常状態への変化を有し、
前記複数のコンデンサが、前記第１の定常状態から前記第２の定常状態に推移する間に電荷を蓄えるように構成され、
前記第１及び第２の電圧間の差が、前記第１の複数のトランジスタの少なくとも一つの絶縁破壊電圧よりも大きい、方法。
【請求項８】
前記第１の複数のトランジスタと共通の出力ノードに直列に接続された第２の複数のトランジスタの第２のソースノードに第２のソース信号を印加するステップと、
前記第２の複数のトランジスタの状態変化を同期させることができる速度で直列に接続された前記第２の複数のトランジスタの隣接トランジスタのゲート間に結合された第２の複数のコンデンサを充電するステップと、をさらに含む、請求項７に記載の方法。
【請求項９】
前記複数のコンデンサを充電する前記ステップが、直列に接続された前記第１の複数のトランジスタのそれぞれのドレイン及びソースを横断する電圧を６．６ＶＤＣ未満に制限するステップを含む、請求項７に記載の方法。
【請求項１０】
前記第１のソース信号を印加する前記ステップが、前記第１の複数のトランジスタの少なくとも１つの絶縁破壊電圧を越える電圧を前記第１のソースノードに印加するステップを含む、請求項７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
[0001]本発明は、一般に電圧駆動回路に関し、より詳細には、中電圧デバイスから組み立てられる高電圧駆動回路に関する。
【背景技術】
【０００２】
[0002]いくつかの電子システムは、増幅及び切り替えのために電界効果トランジスタ（ＦＥＴ）でできた１つ又は複数の集積回路を利用する。電子システムは、システムのユーザに情報を表示するための表示画面と統合されることもある。しかしながら、従来の集積回路（ＩＣ）ＦＥＴは、ゲート−ソース、ゲート−ドレイン及びドレイン−ソースのノード対を含む任意の２つのノード間の電圧に耐えるための能力が限られている。ＩＣが、比較的低い絶縁破壊電圧を有するＦＥＴをもたらすプロセスを使用して製作される場合には、そのような電圧制限は、ＩＣの有用性を制限し、ＩＣの絶縁破壊を引き起こすこともある。
【０００３】
[0003]近接センサデバイス（またタッチパッド又はタッチセンサデバイスとも一般に呼ばれる）を含む入力デバイスは、様々な電子システムで広く使用される。近接センサデバイスは、表面によってしばしば境界を画定される感知領域を典型的に含み、その感知領域において近接センサデバイスは、１つ若しくは複数の入力物体の存在、場所及び／又は動きを決定する。近接センサデバイスは、電子システムのためのインターフェースを提供するために使用されることもある。例えば、近接センサデバイスは、より大きな計算システムのための入力デバイス（ノートブック若しくはデスクトップコンピュータに統合された、又はその周辺機器の不透明なタッチパッドなど）としてしばしば使用される。近接センサデバイスはまた、より小さな計算システム（携帯電話に統合されたタッチスクリーンなど）でもしばしば使用される。
【発明の概要】
【０００４】
[0004]この開示で提示される実施形態は、出力電圧を生成するための電圧駆動回路を含む。電圧駆動回路は、第１のソースノードと出力ノードとの間で直列に接続された第１の複数のトランジスタ及び第１の複数のトランジスタの少なくとも１つに電圧を供給するように構成された複数の電圧源を含む。電圧駆動回路は、第１の複数のトランジスタのゲートを横断して結合された複数のコンデンサをさらに含み、各コンデンサは、トランジスタのゲートでの変化と関連する電荷を蓄えるように構成される。複数のコンデンサのそれぞれは、第１の複数のトランジスタでの電圧変化を同期させるように選択されたキャパシタンスを有する。
【０００５】
[0005]追加の実施形態は、第１の電圧を生成するように構成された電圧駆動回路及び電圧駆動回路に結合された処理システムを有する表示デバイスを含む。処理システムは、第１の電圧に対応する第１の論理信号を電圧駆動回路に送るように構成される。電圧駆動回路は、第１のソースノードと出力ノードとの間で直列に接続された第１の複数のトランジスタ及び第１の複数のトランジスタの少なくとも１つに電圧を供給するように構成された複数の電圧源を含む。各電圧源は、第１の複数のトランジスタの少なくとも１つのゲートでの電圧を切り替えて維持するように構成される。電圧駆動回路は、第１の複数のトランジスタのゲートを横断して結合された複数のコンデンサをさらに含み、各コンデンサは、トランジスタのゲートでの変化と関連する電荷を蓄えるように構成される。コンデンサは、第１の複数のトランジスタでの電圧変化を同期させるように選択されたキャパシタンスを有する。電圧駆動回路は、複数のコンデンサの少なくとも１つに接続され、接続されたコンデンサが放電するのを抑えるように構成された少なくとも１つの弱いドライバをさらに含む。
【０００６】
[0006]追加の実施形態は、高出力を生成するための方法を含む。本方法は、第１のソース信号を直列に接続された第１の複数のトランジスタの第１のソースノードに印加するステップと、第１の複数のトランジスタの状態変化を同期させることができる速度で直列に接続された第１の複数のトランジスタの隣接トランジスタのゲート間に結合された第１の複数のコンデンサを充電するステップとを含む。
【図面の簡単な説明】
【０００７】
【図１】本明細書で述べられる実施形態による、統合された表示装置を有する例となる入力デバイスの概略的ブロック図である。
【図２】いくつかの実施形態による、パターンと関連する感知領域で感知するように構成されたセンサ電極パターン例を示す図である。
【図３Ａ】本明細書で述べられる実施形態による、電圧駆動回路の一例を示す概略図である。
【図３Ｂ】本明細書で述べられる実施形態による、電圧駆動回路の一例を示す概略図である。
【図４】図３Ａ及び図３Ｂの電圧駆動回路のトランジスタを横断する電圧の時間による変化の１つの状況を描写するチャートである。
【図５】図３Ａ及び図３Ｂの電圧駆動回路のトランジスタを横断する電圧の時間による変化の別の状況を描写する別のチャートである。
【図６Ａ】本明細書で述べられる実施形態による、電圧変化を同期させるように構成されたコンデンサを有する電圧駆動回路を例示する概略図である。
【図６Ｂ】本明細書で述べられる実施形態による、電圧変化を同期させるように構成されたコンデンサを有する電圧駆動回路を例示する概略図である。
【図７】本発明の一実施形態による、高出力を生成するための方法を例示する流れ図である。
【図８】本明細書で述べられる実施形態による、電圧駆動回路のトランジスタを横断する電圧の時間による変化の状況を描写するチャートである。
【発明を実施するための形態】
【０００８】
[0007]上で列挙された特徴が、詳細に理解されてもよいように、上で簡潔に要約された、より詳細な説明が、実施形態を参照することによりなされてもよく、その実施形態のいくつかは、添付の図面で例示される。しかしながら、本発明は、他の同様に効果的な実施形態を認めてもよいので、添付の図面は、本発明の実施形態を例示するだけであり、従ってその範囲を制限すると考えられるべきでないことが留意されるべきである。
【０００９】
[0016]理解を容易にするために、同一の参照数字が、可能であれば、図に共通する同一の要素を指定するために使用された。一実施形態で開示される要素は、具体的列挙なしに他の実施形態で有益に利用されてもよいと熟考される。
【００１０】
[0017]次の詳細な説明は、本来単に例となるものであり、本発明又は本発明の応用及び使用を制限することを意図されていない。さらに、前述の技術分野、背景、概要又は次の詳細な説明で提示されるどんな表現される又は暗示される理論によっても束縛される意図はない。
【００１１】
[0018]電圧駆動回路は、電圧駆動回路を作るために使用される個別トランジスタの絶縁破壊電圧よりも大きい出力電圧振幅を持つ高電圧レベルを生成するためにＮＭＯＳ及びＰＭＯＳトランジスタを積み重ねることによって構築されてもよい。電圧駆動回路は、積み重ねられたＰＭＯＳ及びＮＭＯＳトランジスタのゲート間に接続されたコンデンサの直列スタックを含んでもよい。電圧駆動回路は、積み重ねられたＰＭＯＳ及びＮＭＯＳトランジスタのゲートに信号を送り込むためのレベルシフタに弱いドライバをさらに含む。積み重ねられたＰＭＯＳ及びＮＭＯＳトランジスタの切り替えの間に、弱いバッファー及び容量性負荷の組合せは有利には、トランジスタの隣接ゲートがゲート信号の切り替えに追いついてそれを同期させるようにする。ゲート電圧は、より同期して変化しているので、これらのゲート信号についてのどんな小さなタイミングの誤差も（例えば、レベルシフタによる）その結果、小さな誤差だけをもたらすこともある。
【００１２】
[0019]図１は、本発明の実施形態による、入力デバイス１００と統合された例となる表示デバイス１３２のブロック図である。入力デバイス１００は、入力を電子システム１５０に提供するように構成されてもよい。この文書で使用されるように、用語「電子システム」（又は「電子デバイス」）は広義には、情報を電子的に処理する能力がある任意のシステムのことである。電子システムのいくつかの限定されない例は、デスクトップコンピュータ、ラップトップコンピュータ、ネットブックコンピュータ、タブレット、ウェブブラウザ、電子書籍端末、及び携帯情報端末（ＰＤＡ）などの、すべてのサイズ及び形状のパーソナルコンピュータを含む。追加の電子システム例は、入力デバイス１００を含む物理的キーボード及び分離したジョイスティック又はキースイッチなどの、複合入力デバイスを含む。さらなる電子システム例は、データ入力デバイス（リモコン装置及びマウスを含む）、並びにデータ出力デバイス（表示画面及びプリンタを含む）などの周辺機器を含む。他の例は、遠隔端末、キオスク、並びにビデオゲーム機（例えば、ビデオゲーム機器、携帯ゲーム用デバイス、及び同様のものを含む）を含む。他の例は、通信デバイス（スマートフォンなどの携帯電話を含む）、並びにメディアデバイス（レコーダ、エディタ、並びにテレビ受像機、セットトップボックス、音楽プレーヤ、デジタルフォトフレーム、及びデジタルカメラなどのプレーヤを含む）を含む。加えて、電子システム１５０は、入力デバイスに対するホスト又はスレーブということもあり得る。
【００１３】
[0020]入力デバイス１００は、電子システム１５０の物理的一部として実装されてもよく、又は電子システム１５０から物理的に分離してもよい。必要に応じて、入力デバイス１００は、次のもの、すなわちバス、ネットワーク、及び他の有線若しくは無線相互接続の任意の１つ又は複数を使用して電子システム１５０の各部と通信してもよい。例は、Ｉ２Ｃ、ＳＰＩ、ＰＳ／２、ユニバーサルシリアルバス（ＵＳＢ）、Ｂｌｕｅｔｏｏｔｈ、ＲF、及びＩＲＤＡを含む。
【００１４】
[0021]図１では、入力デバイス１００は、感知領域１２０で１つ又は複数の入力物体１４０によって提供される入力を感知するように構成された近接センサデバイス（また「タッチパッド」又は「タッチセンサデバイス」ともしばしば呼ばれる）として示される。入力物体例は、図１で示されるように、指及びスタイラスペンを含む。
【００１５】
[0022]感知領域１２０は、入力デバイス１００がユーザ入力（例えば、１つ又は複数の入力物体１４０によって提供されるユーザ入力）を検出することができる、入力デバイス１００の上方、周り、中及び／又は付近の任意の空間を包含する。特定の感知領域のサイズ、形状、及び場所は、実施形態によって大きく異なってもよい。いくつかの実施形態では、感知領域１２０は、信号対雑音比が十分に正確な物体検出を妨げるまで、入力デバイス１００の表面から１つ又は複数の方向に空間へ広がる。この感知領域１２０が特定方向に広がる距離は、様々な実施形態では、１ミリメートル未満、数ミリメートル、数センチメートル、又はそれ以上の程度であってもよく、使用される感知技術の種類及び所望の正確さによって大きく異なってもよい。それ故に、いくつかの実施形態は、入力デバイス１００の任意の表面との非接触、入力デバイス１００の入力表面（例えば、タッチ面）との接触、いくらかの量の加えられる力若しくは圧力で結合される入力デバイス１００の入力表面との接触、及び／又はそれらの組合せから成る入力を感知する。様々な実施形態では、入力表面は、センサ電極が存在するケーシングの表面、センサ電極を覆って付加される表面板又は任意のケーシング、その他によって提供されてもよい。いくつかの実施形態では、感知領域１２０は、入力デバイス１００の入力表面に投影されるとき長方形の形状を有する。
【００１６】
[0023]入力デバイス１００は、感知領域１２０でのユーザ入力を検出するためにセンサ構成要素及び感知技術の任意の組合せを利用してもよい。入力デバイス１００は、ユーザ入力を検出するための１つ又は複数の感知要素を備える。いくつかの限定されない例として、入力デバイス１００は、容量性、弾性、抵抗性、誘導性、磁気、音響、超音波、及び／又は光学の技法を使用してもよい。
【００１７】
[0024]いくつかの実装形態は、一次元、二次元、三次元、又はより高い次元の空間に広がる画像を提供するように構成される。いくつかの実装形態は、特定の軸又は平面に沿って入力の投影を提供するように構成される。
【００１８】
[0025]図１では、処理システム１１０は、入力デバイス１００の一部として示される。処理システム１１０は、感知領域１２０での入力を検出するために入力デバイス１００のハードウェアを動作させるように構成される。処理システム１１０は、１つ若しくは複数の集積回路（ＩＣ）及び／又は他の回路構成要素の一部又はすべてを備える。例えば、相互キャパシタンスセンサデバイスのための処理システムは、送信機センサ電極で信号を送信するように構成された送信機回路、及び／又は受信機センサ電極で信号を受信するように構成された受信機回路を備えてもよい。いくつかの実施形態では、処理システム１１０はまた、ファームウェアコード、ソフトウェアコード、及び／又は同様のものなどの、電子的に読み出し可能な命令も備える。いくつかの実施形態では、入力デバイス１００の近接感知要素（複数可）などの、処理システム１１０を構成する構成要素は、一緒に置かれる。他の実施形態では、処理システム１１０の構成要素は、物理的に分離して、１つ又は複数の構成要素は、入力デバイス１００の感知要素（複数可）に近接し、１つ又は複数の構成要素は、他の場所にある。例えば、入力デバイス１００は、デスクトップコンピュータに結合された周辺機器であってもよく、処理システム１１０は、デスクトップコンピュータの中央処理ユニットで走るように構成されたソフトウェア及び中央処理ユニットから分離した１つ又は複数のＩＣ（おそらくは関連するファームウェアを持った）を備えてもよい。別の例として、入力デバイス１００は、電話に物理的に統合されてもよく、処理システム１１０は、電話の主プロセッサの一部である回路及びファームウェアを備えてもよい。いくつかの実施形態では、処理システム１１０は、入力デバイス１００を実装することに充てられる。他の実施形態では、処理システム１１０はまた、表示画面を操作する、触覚アクチュエータを駆動する、などの、他の機能も果たす。
【００１９】
[0026]処理システム１１０は、処理システム１１０の異なる機能を扱う一組のモジュールとして実装されてもよい。各モジュールは、処理システム１１０の一部である回路、ファームウェア、ソフトウェア、又はそれらの組合せを備えてもよい。様々な実施形態では、モジュールの異なる組合せが、使用されてもよい。モジュール例は、センサ電極及び表示画面などのハードウェアを操作するためのハードウェア操作モジュール、センサ信号及び位置情報などのデータを処理するためのデータ処理モジュール、並びに情報を報告するための報告モジュールを含む。さらなるモジュール例は、入力を検出するために感知要素（複数可）を操作するように構成されたセンサ操作モジュール、モード変更ジェスチャーなどのジェスチャーを識別するように構成された識別モジュール、及び操作モードを変えるためのモード変更モジュールを含む。
【００２０】
[0027]いくつかの実施形態では、処理システム１１０は、直接１つ又は複数のアクションを引き起こすことによって感知領域１２０でのユーザ入力（又はユーザ入力の欠如）に応答する。アクション例は、操作モードを変えること、並びにカーソル移動、選択、メニューナビゲーション、及び他の機能などのＧＵＩアクションを含む。いくつかの実施形態では、処理システム１１０は、入力（又は入力の欠如）に関する情報を電子システム１５０のある部分に（例えば、もしそのような分離した中央処理システムが存在するならば、処理システム１１０から分離した電子システム１５０の中央処理システムに）提供する。いくつかの実施形態では、電子システム１５０のある部分は、処理システム１１０から受け取られた情報を処理して、モード変更アクション及びＧＵＩアクションを含む、あらゆるアクションを容易にするなどの、ユーザ入力に基づいたアクションを行う。
【００２１】
[0028]例えば、いくつかの実施形態では、処理システム１１０は、感知領域１２０での入力（又は入力の欠如）を示す電気信号を生成するように入力デバイス１００の感知要素（複数可）を操作する。処理システム１１０は、電子システム１５０に提供される情報を生成する際に電気信号について任意の適正量の処理を行ってもよい。例えば、処理システム１１０は、センサ電極から得られるアナログ電気信号をデジタル化してもよい。別の例として、処理システム１１０は、フィルタリング又は他の信号調節を行ってもよい。なお別の例として、処理システム１１０は、情報が電気信号とベースラインとの間の差を反映するように、ベースラインを減算する又はさもなければ説明してもよい。なおさらなる例として、処理システム１１０は、位置情報を決定し、入力をコマンドとして認識し、手書きを認識し、同様のことを行ってもよい。
【００２２】
[0029]本明細書で使用されるような「位置情報」は、絶対位置、相対位置、速度、加速度、及び他の種類の空間的情報を広く包含する。例となる「ゼロ次元的」位置情報は、近い／遠い又は接触／非接触の情報を含む。例となる「一次元的」位置情報は、軸に沿った位置を含む。例となる「二次元的」位置情報は、平面での動きを含む。例となる「三次元的」位置情報は、空間での瞬間又は平均の速度を含む。さらなる例は、空間的情報の他の表現を含む。例えば位置、動き、又は瞬間速度を時間とともに追跡する履歴データを含む、１つ又は複数の種類の位置情報に関する履歴データがまた、決定及び／又は保存されてもよい。
【００２３】
[0030]いくつかの実施形態では、入力デバイス１００は、処理システム１１０又はある他の処理システムによって操作される追加の入力構成要素とともに実装される。これらの追加の入力構成要素は、感知領域１２０での入力のための重複機能性、又はある他の機能性を提供してもよい。図１は、入力デバイス１００を使用して項目の選択を容易にするために使用されてもよい、感知領域１２０の近くのボタン１３０を示す。他の種類の追加の入力構成要素は、スライダ、ボール、ホイール、スイッチ、及び同様のものを含む。反対に、いくつかの実施形態では、入力デバイス１００は、他の入力構成要素なしに実装されてもよい。
【００２４】
[0031]いくつかの実施形態では、入力デバイス１００は、タッチスクリーンインターフェースを備え、感知領域１２０は、表示画面１３２のアクティブ領域の少なくとも一部と重なる。例えば、入力デバイス１００は、表示画面１３２を覆う実質的に透明なセンサ電極を備え、関連する電子システム１５０のためのタッチスクリーンインターフェースを提供してもよい。表示画面１３２は、視覚インターフェースをユーザに表示する能力がある任意の種類の動的表示装置であってもよく、任意の種類の発光ダイオード（ＬＥＤ）、有機ＬＥＤ（ＯＬＥＤ）、陰極線管（ＣＲＴ）、液晶表示装置（ＬＣＤ）、プラズマ、エレクトロルミネッセンス（ＥＬ）、又は他の表示技術を含んでもよい。入力デバイス１００及び表示画面１３２は、物理的要素を共有してもよい。例えば、いくつかの実施形態は、表示及び感知のために同じ電気部品のいくつかを利用してもよい。別の例として、表示画面１３２は、処理システム１１０によって部分的に又は完全に操作されてもよい。
【００２５】
[0032]図２は、いくつかの実施形態による、パターンと関連する感知領域で感知するように構成されたセンサ電極パターン例の一部を示す。例示及び説明を明確にするために、図２は、簡単な長方形のパターンを示し、様々な構成要素を示さない。このセンサ電極パターンは、複数の送信機電極２０２（２０２−１、２０２−２、２０２−３、・・・２０２−ｎ）、及び複数の送信機電極２０２の上に配置された複数の受信機電極２０４（２０４−１、２０４−２、２０４−３、・・・２０４−ｎ）から成る。
【００２６】
[0033]送信機電極２０２及び受信機電極２０４は典型的には、互いにオーム的に分離される。すなわち、１つ又は複数の絶縁体が、送信機電極２０２及び受信機電極２０４を分離し、それらが互いに電気的に短絡するのを防止する。いくつかの実施形態では、送信機電極２０２及び受信機電極２０４は、交差領域でそれらの間に配置された絶縁材料によって分離され、そのような構成では、送信機電極２０２及び／又は受信機電極２０４は、ジャンパ線が同じ電極の異なる部分を接続する状態で形成されてもよい。いくつかの実施形態では、送信機電極２０２及び受信機電極２０４は、絶縁材料の１つ又は複数の層によって分離される。いくつかの他の実施形態では、送信機電極２０２及び受信機電極２０４は、１つ又は複数の基板によって分離され、例えば送信機電極２０２及び受信機電極２０４は、同じ基板の両側に、又は一緒に積層される異なる基板に配置されてもよい。
【００２７】
[0034]送信機電極２０２と受信機電極２０４との間の局部的な容量結合の領域は、「容量性画素」と呼ばれてもよい。送信機電極２０２と受信機電極２０４との間の容量結合は、送信機電極２０２及び受信機電極２０４と関連する感知領域での入力物体の近接及び動きによって変化する。
【００２８】
[0035]いくつかの実施形態では、センサパターンは、これらの容量結合を決定するために「走査される」。すなわち、送信機電極２０２は、送信機信号を送信するように駆動される。送信機は、１つの送信機電極が、一度に送信する、又は多重送信機電極が、同時に送信するように操作されてもよい。多重送信機電極が、同時に送信する場合には、これらの多重送信機電極は、同じ送信機信号を送信し、事実上より大きな送信機電極を効率的に作成してもよく、又はこれらの多重送信機電極は、異なる送信機信号を送信してもよい。例えば、多重送信機電極は、結果として生じる受信機電極２０４の信号へのそれらの複合効果が独立して決定されることを可能にする１つ又は複数のコード体系に従って異なる送信機信号を送信してもよい。
【００２９】
[0036]受信機センサ電極２０４は、結果として生じる信号を獲得するように単独で又は多重に操作されてもよい。結果として生じる信号は、容量性画素での容量結合の測定値を決定するために使用されてもよい。
【００３０】
[0037]容量性画素からの一組の測定値は、画素での容量結合を代表する「容量性画像」（また「容量性フレーム」も）を形成する。容量性多重画像は、多重期間にわたって獲得されてもよく、容量性多重画像間の差は、感知領域での入力に関する情報を導き出すために使用されてもよい。例えば、連続する期間にわたって獲得された連続する容量性画像は、感知領域に入る、感知領域から出る、及び感知領域内にある１つ又は複数の入力物体の動き（複数可）を追跡するために使用されてもよい。
【００３１】
[0038]いくつかのタッチスクリーン実施形態では、送信機電極２０２は、表示画面１３２の表示を更新する際に使用される１つ又は複数の共通電極（例えば、「Ｖ−ｃｏｍ  電極」）を備える。これらの共通電極は、適切な表示画面基板上に配置されてもよい。例えば、共通電極は、いくつかの表示画面（例えば、面内切り替え（ＩＰＳ）又は面から線への切り替え（ＰＬＳ））でのＴＦＴガラス上に、いくつかの表示画面（例えば、パターン化垂直整列（ＰＶＡ）又はマルチドメイン垂直整列（ＭＶＡ））のカラーフィルターガラスの底面上などに、配置されてもよい。そのような実施形態では、共通電極は、多機能を果たすので、また「組合せ電極」と呼ばれてもよい。様々な実施形態では、各送信機電極２０２は、１つ又は複数の共通電極を備える。他の実施形態では、少なくとも２つの送信機電極２０２が、少なくとも１つの共通電極を共有してもよい。
【００３２】
[0039]従来の入力デバイス及び／又は表示デバイスは、高電圧出力駆動レベルを生成するように構成された１つ又は複数の高電圧駆動回路を含んでもよい。そのような電圧駆動回路３００の例が、図３Ａ及び図３Ｂでより詳細に示される。電圧駆動回路３００は、入力デバイス１００又は表示デバイスの１つ若しくは両方のためのドライバとの関連で述べられるが、本技術による実施形態は、比較的高電圧の駆動電圧が使用される様々な応用で使用されてもよいと認識されるべきである。電圧駆動回路３００のための応用のいくつかの例は、制御信号をＬＣＤ  ＴＦＴパネル、圧電変換器、及び近接センサデバイス（時には「タッチパッド」又は「タッチスクリーン」と呼ばれる）に送り込むための高電圧ドライバ回路を含む。
【００３３】
[0040]図３Ａ及び図３Ｂは、本明細書で述べられる実施形態による、電圧駆動回路３００の一例を示す概略図である。電圧駆動回路３００は、入力ノード３０２に提供される論理入力に応答して高電圧出力駆動レベルを出力ノード３０４に生成するように配列された複数のトランジスタを含む。電圧駆動回路３００は、入力ノード３０２及びトランジスタのゲートに接続された複数のカスケード接続されたレベルシフタ３１０をさらに含む。カスケード接続されたレベルシフタ３１０は、入力ノード３０２からの論理信号をトランジスタのゲートに提供されるゲート制御信号に変換する。
【００３４】
[0041]トランジスタのそれぞれは、トランジスタの端子の任意の対（例えば、ソース−ドレイン、ソース−ゲート、ゲート−ドレイン）を横断して印加されてもよい最大電圧を指定する、時には「絶縁破壊電圧」と呼ばれる、所定の定格で製作され、構成される。もし端子の対のいずれかを横断する電圧が、絶縁破壊電圧を越えるならば、電気絶縁破壊が、起こることもあり、トランジスタが、故障する又は劣化することもある。議論の明確化のために、電圧駆動回路３００での各トランジスタは、トランジスタの任意の２つの端子間で＋／−６Ｖの所定の最大絶縁破壊電圧を有すると仮定されてもよい。トランジスタは、互いに分離されるように、適切にバイアスをかけられた深いＮ−ウェル（ＤＮＷ）に作られてもよい。さらに、簡単にするために、すべてのトランジスタは、０Ｖのしきい電圧を有するとまた仮定されてもよい。
【００３５】
[0042]個別トランジスタの絶縁破壊電圧を越えてもよい高電圧レベルを生成するために、電圧駆動回路３００のトランジスタは、直列に接続されたトランジスタの第１のスタック３０６及び直列に接続されたトランジスタの第２のスタック３０８に配列される。議論のために、直列に接続されたトランジスタは一般に、トランジスタの１つのドレインがトランジスタの次の１つのソースと接続されるように接続されるトランジスタのことである。積み重ねられた一連のトランジスタは、ドレイン−ソース間電圧を細分化することで、個別トランジスタについて定格の絶縁破壊電圧を越えることによるデバイスの過大応力を防止することを可能にする。例として、電圧駆動回路３００は、約−８Ｖから＋１０Ｖの間の出力振幅を生成してもよく、一方個別トランジスタの絶縁破壊電圧は、６．６Ｖだけであってもよい。
【００３６】
[0043]一実施形態では、トランジスタの第１のスタック３０６は、直列に接続された複数のＰＭＯＳトランジスタ（Ｑ１、Ｑ２、Ｑ３、及びＱ４とラベル付けされる）を含む。第１の電圧源３１２は、ＰＭＯＳトランジスタの最初の１つ（例えば、Ｑ１）のソースに接続される。ＰＭＯＳトランジスタの最後の１つ（例えば、Ｑ４）のドレインは、出力ノード３０４に接続される。トランジスタの第２のスタック３０８は、相補的スタックとして構成され、直列に接続された複数のＮＭＯＳトランジスタ（Ｑ５、Ｑ６、Ｑ７、及びＱ８とラベル付される）を含んでもよい。第２の電圧源３１４は、ＮＭＯＳトランジスタの最初の１つ（例えば、Ｑ８）のソースに接続され、ＮＭＯＳトランジスタの最後の１つ（例えば、Ｑ５）のドレインは、出力ノード３０４に接続される。
【００３７】
[0044]一実施形態では、トランジスタＱ２は、トランジスタの第１のスタック３０６の最初のトランジスタＱ１及び電圧源３１６（例えば、＋５Ｖ）に接続される。トランジスタＱ２は、トランジスタＱ１のドレインを特定の電圧（例えば、＋５Ｖ）に又はそれより上に保つためのＰＭＯＳ「シールド」トランジスタとしての役割を果たす。同様に、トランジスタの第２のトラック３０８の最初のトランジスタＱ８及び電圧源３１８（例えば、−５Ｖ）に接続されるトランジスタＱ３は、トランジスタＱ８のドレインを特定の電圧（例えば、＋５Ｖ）に又はそれより下に保つためのＮＭＯＳ「シールド」トランジスタの役割を果たす。
【００３８】
[0045]図３Ａ及び図３Ｂで示される例では、電圧駆動回路３００は、論理入力＋１．５Ｖ及び０Ｖに応答してそれぞれ＋１０Ｖ及び−１０Ｖの電圧出力を配送するように構成される。トランジスタの第１のスタック３０６は、最初のトランジスタＱ１のソースにおいて＋１０Ｖを供給する電圧源３１２に接続され、トランジスタの第２のスタック３０８は、最初のトランジスタＱ８のソースにおいて−１０Ｖを供給する電圧源３１４に接続される。
【００３９】
[0046]動作時には、電圧駆動回路３００は、第１の定常状態では第１の論理信号に応答して第１の電圧出力を生成し（図３Ａで例示されるように）、第２の定常状態では第２の論理信号に応答して第２の電圧出力を生成する（図３Ｂで例示されるように）ように動作してもよい。
【００４０】
[0047]図３Ａで示される第１の定常状態では、入力ノード３０２での＋１．５Ｖの論理入力に応答して、カスケード接続されたレベルシフタ３１０は、トランジスタＱ１〜Ｑ８のゲートに様々なゲート駆動信号又は波形を提供する。図示される例では、＋５Ｖのバイアスが、トランジスタＱ１、Ｑ２（電圧源３１６を介して）、Ｑ３、Ｑ４、及びＱ５のゲートに印加され、０Ｖのバイアスが、トランジスタＱ６のゲートに印加され、−５Ｖのバイアスが、トランジスタＱ７（電圧源３１８を介して）のゲートに印加され、−１０Ｖのバイアスが、トランジスタＱ８のゲートに印加される。
【００４１】
[0048]それに応じて、トランジスタＱ１は、＋１０Ｖのソース電圧及び＋５Ｖのゲート電圧を有し、完全にオンにされる。同様に、トランジスタＱ２は、＋１０Ｖのソース電圧及び＋５Ｖのゲート電圧を有し、従ってオンにされ、同じような理由でトランジスタＱ３及びＱ４も同じである。トランジスタＱ５からＱ８は、しきい値以下の状態にあり、オフにされる。結果として、出力ノード３０４は、プルダウンされるはずがなく、代わりにトランジスタＱ１からＱ４を通じて＋１０Ｖにプルアップされる。
【００４２】
[0049]図３Ｂで示される第２の定常状態の条件では、入力ノード３０２での０Ｖの論理入力に応答して、カスケード接続されたレベルシフタ３１０は、異なる組の制御信号をトランジスタＱ１〜Ｑ８のゲートに提供する。図示される例では、＋１０Ｖのバイアスが、トランジスタＱ１のゲートに印加され、＋５Ｖが、トランジスタＱ２のゲートに（電圧源３１６を介して）印加され、０Ｖのバイアスが、トランジスタＱ３のゲートに印加され、−５Ｖのバイアスが、トランジスタＱ４、Ｑ５、Ｑ６、Ｑ７、及びＱ８のゲートに（電圧源３１８を介して）印加される。
【００４３】
[0050]それに応じて、トランジスタＱ８は、−１０Ｖのソース電圧及び−５Ｖのゲート電圧を有し、完全にオンにされる。トランジスタＱ７は、−１０Ｖのソース電圧及び−５Ｖのゲート電圧を有し、同様にオンにされ、トランジスタＱ６及びＱ５も同じである。トランジスタＱ１からＱ４は、しきい値以下の状態にあり、オフにされる。それ故に、出力ノード３０４は、プルアップされるはずがなく、代わりにトランジスタＱ５からＱ８を通じて−１０Ｖにプルダウンされる。
【００４４】
[0051]図４は、電圧駆動回路３００が、以下でさらに述べられるように遅延なしに理想的に機能している場合に、電圧駆動回路が、第１の定常状態から第２の定常状態に推移する（且つ出力が高から低に変化する）ときに、電圧駆動回路３００のトランジスタのゲートで見られる電圧変化を描写するチャートである。図示されるように、第１の定常状態では、電圧駆動回路３００が、高電圧出力（例えば、＋１０Ｖ）を生成するとき、トランジスタＱ１からＱ５でのゲート電圧は、＋５Ｖであり、トランジスタＱ６のゲート電圧は、０Ｖであり、トランジスタＱ７のゲート電圧は、−５Ｖであり、トランジスタＱ８のゲート電圧は、−１０Ｖである。
【００４５】
[0052]時間ｔ０に、第２の定常状態への推移が、始まり、トランジスタＱ１からＱ８でのゲート電圧が、変化し始める。時間ｔ１に、第２の定常状態への推移が、完了し、電圧駆動回路３００は今では、低電圧出力（例えば、−１０Ｖ）を生成している。そのため、トランジスタＱ１でのゲート電圧は今では、＋１０Ｖであり、Ｑ２のゲートゲート電圧は、＋５Ｖであり、トランジスタＱ３のゲート電圧は、０Ｖであり、トランジスタＱ４からＱ８のゲート電圧は、−５Ｖである。
【００４６】
[0053]しかしながら、ほとんどの現実世界の応用では、ゲート波形の１つ又は複数は、同じ時間ｔ０に一致してよりはむしろ、異なる時間にトランジスタのゲートに到着する。このよくある状況では、論理ブロックは、様々な要因（例えば、デバイス製作変動、電圧変動、及び温度変動、その他）に起因して、制御信号を同期させることができず、そのことは、それらの絶縁破壊電圧を越えるゲート間の電圧という望ましくない結果になる。
【００４７】
[0054]図５は、ゲート駆動波形の１つ又は複数がその他のゲート駆動波形に対して早い到着及び／又は遅い到着をする、そのような状況を描写する。図４でのように、最初に、第１の定常状態では、トランジスタＱ１からＱ５でのゲート電圧は、＋５Ｖであり、トランジスタＱ６のゲート電圧は、０Ｖであり、トランジスタＱ７のゲート電圧は、−５Ｖであり、トランジスタＱ８のゲート電圧は、−１０Ｖである。
【００４８】
[0055]図５の例では、ｔ０に起こる、波形がトランジスタＱ５のゲートに達することの前に、波形は、ｔａにトランジスタＱ６のゲートに達する。この非同期タイミングは、矢印５０２によって示されるように、トランジスタＱ６のドレイン電圧（及びトランジスタＱ５の接続されたソース）が５Ｖよりも大きく瞬時に降下してＱ５ゲート電圧を下回る原因になる。それ故に、トランジスタＱ５のゲート−ソース間電圧は、トランジスタの絶縁破壊電圧を瞬時に超えることになり、そのことは、Ｑ５に絶縁破壊及び損傷を引き起こすこともある。別の例では、遅延した波形は、波形がトランジスタＱ４のゲートに達する時間ｔ０の後の時間ｔβにトランジスタＱ３のゲートに達する。そのため、タイミング遅延（例えば、ｔβ−ｔ０）に起因して、トランジスタＱ４のゲート電圧は、時間ｔβでのＱ３のゲート電圧より前に時間ｔ０に降下し、ゲート−ソース間電圧Ｑ４が、矢印５０４によって示されるように、絶縁破壊電圧を越える原因になる。
【００４９】
[0056]それに応じて、本開示の実施形態は、回路が、以下の図８で描写されるように機能し、図５のチャートで描写されるような非同期動作によって引き起こされる損傷を防止するように、積み重ねられたトランジスタのゲート電圧での推移を同期させ、高電圧出力を生成し、一方では個別トランジスタの絶縁破壊電圧が超えられるのを防止することによって電圧駆動回路への損傷を防止する、機構を提供する。本機構は、図６Ａ及び図６Ｂでより詳細に示される。
【００５０】
[0057]図６Ａ及び図６Ｂは、電圧変化を同期させるように構成されたコンデンサを有する一実施形態の電圧駆動回路６００を例示する概略図である。電圧駆動回路６００は、入力ノード６０２に提供される論理入力に応答して高電圧出力駆動レベルを出力ノード６０４に生成するように配列された複数のトランジスタ６３０を含む。
【００５１】
[0058]電圧駆動回路６００は、入力ノード６０２及びトランジスタ６３０のゲートに接続された複数のカスケード接続されたレベルシフタ６１０をさらに含む。カスケード接続されたレベルシフタ６１０は、入力ノード６０２からの論理信号をトランジスタ６３０のゲートに提供されるゲート制御信号に変換する。カスケード接続されたレベルシフタ６１０は、トランジスタ６３０のゲートに信号を送り込むように構成された複数の弱いドライバ６２４（ドライバＡ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、及びＧと識別される）並びにドライバ６２６（ドライバＨ及びＬと識別される）を含む。カスケード接続されたレベルシフタ６１０は、ＤＣ電圧源６１６、６１８をさらに含む。
【００５２】
[0059]一実施形態では、電圧駆動回路６００を作るために使用されるトランジスタの絶縁破壊電圧（ＶＢＫＤＮ）よりも大きい出力電圧振幅を持つ高電圧レベルを生成するために、電圧駆動回路６００は、図６で示されるようにＮＭＯＳ及びＰＭＯＳトランジスタを積み重ねることによって構築されてもよい。図示されるように、電圧駆動回路６００のトランジスタ６３０は、直列に接続されたトランジスタの第１のスタック６０６及び直列に接続されたトランジスタの第２のスタック６０８に配列される。一実施形態では、トランジスタの第１のスタック６０６は、直列に接続された複数のＰＭＯＳトランジスタ（Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、及びＱ６として例示的に示される）を含む。ＶＨＩの一般化値を有する第１の電圧源６１２は、ＰＭＯＳトランジスタの最初の１つ（例えば、Ｑ１）のソースに接続される。ＰＭＯＳトランジスタの最後の１つ（例えば、Ｑ６）のドレインは、出力ノード６０４に接続される。トランジスタの第２のスタック６０８は、相補的スタックとして構成され、直列に接続された複数のＮＭＯＳトランジスタ（Ｑ７、Ｑ８、Ｑ９、Ｑ１０、Ｑ１１、及びＱ１２として例示的に示される）を含む。ＶＬＯの一般化値を有する第２の電圧源６１４は、ＮＭＯＳトランジスタの最初の１つ（例えば、Ｑ１２）のソースに接続され、ＮＭＯＳトランジスタの最後の１つ（例えば、Ｑ７）のドレインは、出力ノード６０４に接続される。
【００５３】
[0060]電圧駆動回路６００は、トランジスタＱ１からＱ１２で構成されるトランジスタスタック６０６、６０８を有する具体的な実装形態だけを描写すると認識されるべきである。本開示の態様は、より多くの又はより少ない量の積み重ねられたＮＭＯＳ及びＰＭＯＳトランジスタを有する電圧駆動回路に拡張されてもよいとさらに認識されるべきである。積み重ねられたＮＭＯＳ及びＰＭＯＳトランジスタの量は、所望の電圧出力レベル及び結果として得られる電圧出力振幅に基づいて選択されてもよい。ＮＭＯＳ及びＰＭＯＳトランジスタの数を決定するための１つの技法は、次の通りである。一般に、電圧回路６００の出力電圧振幅は、（ＶＨＩ−ＶＬＯ）と規定されてもよく、ただしＶＨＩ＞ＶＬＯである。トランジスタ６３０の端子の任意の対を横断する電圧（ＶＧＳ、ＶＧＤ、及びＶＤＳ）の大きさは、ＶＢＫＤＮを越えるべきでない。この電圧の大きさＳは、以下の方程式１によって規定される。
【数１】
0005916168.tif 000002
そのため、ＮＭＯＳトランジスタの数及びＰＭＯＳトランジスタの数は、以下の方程式２でそれぞれ規定される。
【数２】
0005916168.tif 000003
【００５４】
[0061]一実施形態では、電圧駆動回路６００は、トランジスタ６３０からの隣接トランジスタのゲート間に接続されたコンデンサの直列スタック６２２を含む。コンデンサ６２２は、トランジスタが高電圧出力から低電圧出力に移るとき、トランジスタ６３０のゲート電圧での推移を同期させるように選択される。図示されるように、コンデンサ（ＣＰＤ、ＣＰＣ、ＣＰＢ、ＣＰＡ、ＣＮＡ、ＣＮＢ、ＣＮＣ、及びＣＮＤとラベル付される）のストリングは、トランジスタの対Ｑ２−Ｑ３、Ｑ３−Ｑ４、Ｑ４−Ｑ５、Ｑ５−Ｑ６、Ｑ７−Ｑ８、Ｑ８−Ｑ９、Ｑ９−Ｑ１０、及びＱ１０−Ｑ１１の間にそれぞれ接続される。一実施形態では、コンデンサ６２２のキャパシタンスは、レベルシフタ６１０によるどんな小さなタイミング誤差の影響も防止するのに十分に大きいが、しかしコンデンサが（例えば、ＶＨＩ及びＶＬＯを生成する間の）出力ノード６０４の切り替え時間に悪影響を及ぼすほどには大きくないように選択されてもよい。複数のコンデンサ６２２を有する電圧駆動回路６００の動作は、図７と関連して詳細に述べられる。
【００５５】
[0062]図７は、本発明の一実施形態による、高出力を生成するための方法を例示する流れ図である。本方法は、図６Ａ及び図６Ｂのシステムと関連して述べられるけれども、本方法ステップを行うように構成されたどんなシステムも、本発明の実施形態の範囲内であると認識されるべきである。
【００５６】
[0063]７０２において、電圧駆動回路６００は、７０２で第１の論理入力を受け取る。いくつかの実施形態では、第１の論理入力は、電圧駆動回路６００からの所望の電圧出力に対応してもよい。例えば、「１」の論理入力は、所望の高電圧出力を示すために受け取られてもよい。
【００５７】
[0064]７０４において、第１の論理入力に応答して、電圧駆動回路６００は、第１の複数の電圧源を適用してＮＭＯＳ及びＰＭＯＳトランジスタ６０６、６０８のゲートでの電圧を維持する。ドライバ６２６（例えば、ドライバＨ及びＬ）は、トランジスタの各スタックでの最初のトランジスタ（例えば、Ｑ１及びＱ１２）をより速く切り替えるために強いドライバであってもよい。いくつかの実施形態では、カスケード接続されたレベルシフタ６１０の弱いドライバ６２４は、複数の電圧源をＮＭＯＳ及びＰＭＯＳトランジスタのゲートに提供してもよい。弱いドライバ６２４は、トランジスタ６３０のゲート電圧を能動的に切り替え、且つ、コンデンサ６２２から小さな漏れ電流がある可能性のあるときでさえ、定常状態の間はゲート電圧を維持するように構成される。弱いドライバ６２４のそれぞれは、弱いドライバ６２４が同じソース及びシンク電流を供給するように整合されてもよい。いくつかの実施形態では、ソース及びシンク電流（図６Ａでｉとラベル付される）の大きさ並びにコンデンサ６３０の値は、弱いドライバ６２４のいずれかの間の小さなタイミング誤差ＴＥＲＲが、方程式３で示されるように、切り替えの間に過度の瞬間電圧誤差（ＶＥＲＲ）を引き起こさないように選択される。
【数３】
0005916168.tif 000004
【００５８】
[0065]図６Ａで示されるように、「１」の論理入力に応答して、ドライバＨ、電圧源６１６（例えば、ＶＨＩ−Ｓ）、及び弱いドライバＡ、Ｂ、Ｃ、Ｄは、ＶＨＩ−Ｓのゲート電圧をトランジスタＱ１からＱ６にそれぞれ供給し始める。弱いドライバＤ、Ｅ、Ｆ、Ｇ、電圧源６１８（例えば、ＶＨＩ−５Ｓ）、及びドライバＬは、ＶＨＩ−Ｓ、ＶＨＩ−２Ｓ、ＶＨＩ−３Ｓ、ＶＨＩ−４Ｓ、ＶＨＩ−５Ｓ、ＶＬＯのゲート電圧をトランジスタＱ７からＱ１２にそれぞれ供給し始める。
【００５９】
[0066]図５で例示される場合などの、いくつかの場合には、ドライバは、ゲート電圧をトランジスタＱ１からＱ１２に様々な時間に供給し始めてもよいと認識されるべきである。それに応じて、７０４において、電圧駆動回路６００は、複数のＮＭＯＳ及びＰＭＯＳトランジスタ６０６、６０８の状態変化を同期させるために、隣接トランジスタのゲート間に接続された複数のコンデンサ６２２を充電する。図６Ａで示されるように、コンデンサＣＰＡ、ＣＰＢ、ＣＰＣ、ＣＰＤ、ＣＮＡ、ＣＮＢ、ＣＮＣ、及びＣＮＤは、トランジスタＱ１からＱ１２の状態変化を同期させるために充電され、（例えば、弱いドライバ６２４によって提供される）一方複数の電圧源は、トランジスタのゲートに適用される。
【００６０】
[0067]例えば、動作時には、電圧源６１８（例えば、ＶＨＩ−５Ｓ）は、電流４ｉをコンデンサＣＮＤの下部極板に供給する。電圧源６１８から供給される電流の一部（例えば、ｉ）は、コンデンサＣＮＤを通ってドライバＧに進む。同様に、電圧源６１８から供給される電流の一部（例えば、ｉ）は、コンデンサＣＮＤ及びＣＮＣを通ってドライバＦに進む。同様に、電圧源６１８から供給される電流の一部（例えば、ｉ）は、コンデンサＣＮＤ、ＣＮＣ、及びＣＮＢを通ってドライバＥに進む。同様に、電圧源６１８から供給される電流の一部（例えば、ｉ）は、コンデンサＣＮＤ、ＣＮＣ、ＣＮＢ、及びＣＮＡを通ってドライバＤに進む。
【００６１】
[0068]７０８において、電圧駆動回路６００は、第１の論理入力（例えば、「１」）に対応する第１のＶＤＣ出力信号を共通出力ノード６０４に出力する。図６Ａで示される例では、トランジスタＱ１からＱ６は、ドライバＨ、電圧源６１６（例えば、ＶＨＩ−Ｓ）、及び弱いドライバＡ、Ｂ、Ｃ、Ｄによってそれぞれ供給されるような、ＶＨＩ−Ｓのゲート電圧を有し、完全にオンにされる。その一方で、トランジスタＱ７からＱ１２は、しきい値以下の状態にあり、オフにされる。結果として、出力ノード６０４は、プルダウンされなくてもよく、代わりにトランジスタＱ１からＱ６を通じてＶＨＩとラベル付される高出力にプルアップされる。７０２から７０６での動作を通じてトランジスタＱ１からＱ１２のどれも、端子の任意の対を横断するＳの範囲外の電圧を有さず、それによって電圧制約ＶＢＫＤＮを下回るままであり、トランジスタへの損傷を防止すると認識されるべきである。
【００６２】
[0069]７１０において、電圧駆動回路６００は、第２の論理入力を受け取ってもよい。いくつかの実施形態では、第２の論理入力は、電圧駆動回路６００からの別の所望の電圧出力に対応してもよい。例えば、「０」の論理入力が、電圧駆動回路６００からの所望の低電圧出力を示すために受け取られてもよい。
【００６３】
[0070]７１２において、第２の論理入力に応答して、電圧駆動回路６００は、第２の複数の電圧源を適用してＮＭＯＳ及びＰＭＯＳトランジスタ６０６、６０８のゲートでの電圧を維持する。例えば、図６Ｂで示されるように、「０」の論理入力に応答して、ドライバＨ、電圧源６１６（例えば、ＶＨＩ−Ｓ）、及び弱いドライバＡ、Ｂ、Ｃ、Ｄは、ＶＨＩ、ＶＨＩ−Ｓ、ＶＨＩ−２Ｓ、ＶＨＩ−３Ｓ、ＶＨＩ−４Ｓ、及びＶＨＩ−５Ｓのゲート電圧をＰＭＯＳトランジスタＱ１からＱ６にそれぞれ供給し始める。弱いドライバＤ、Ｅ、Ｆ、Ｇ、電圧源６１８（例えば、ＶＨＩ−５Ｓ）、及びドライバＬは、ＶＨＩ−５Ｓのゲート電圧をＮＭＯＳトランジスタＱ７からＱ１２にそれぞれ供給し始める。
【００６４】
[0071]７１４において、電圧駆動回路６００は、複数のＮＭＯＳ及びＰＭＯＳトランジスタ６０６、６０８の状態変化を同期させるために、隣接トランジスタのゲート間に接続された複数のコンデンサ６２２を充電する。図６Ｂで示されるように、コンデンサＣＰＡ、ＣＰＢ、ＣＰＣ、ＣＰＤ、ＣＮＡ、ＣＮＢ、ＣＮＣ、及びＣＮＤは、（例えば、７０４において提供される）第１の複数の電圧源から第２の複数の電圧源へのトランジスタＱ１からＱ１２のゲート電圧の変化を同期させるために充電される。
【００６５】
[0072]例えば、動作時には、ドライバＤは、電流ｉをコンデンサＣＰＡの下部極板に供給する。電流ｉは、コンデンサＣＰＡ、ＣＰＢ、ＣＰＣ、及びＣＰＤを通ってＤＣ電圧源６１６（例えば、ＶＨＩ−Ｓ）に進む。同様に、ドライバＣは、電流ｉをコンデンサＣＰＢの下部極板に供給し、その電流は、ＣＰＢ、ＣＰＣ、及びＣＰＤを通ってＤＣ電圧源６１６に進む。ドライバＢは、電流ｉをコンデンサＣＰＣの下部極板に供給し、その電流は、ＣＰＣ及びＣＰＤを通ってＤＣ電圧源６１６に進む。ドライバＡは、電流ｉをコンデンサＣＰＣの下部極板に供給し、その電流は、ＣＰＤを通ってＤＣ電圧源６１６に進む。
【００６６】
[0073]７１６において、電圧駆動回路６００は、第２の論理入力（例えば、「０」）に対応する第２のＶＤＣ出力信号を共通出力ノード６０４に出力する。図６Ｂで示される例では、トランジスタＱ６からＱ１２は今では、弱いドライバＤ、Ｅ、Ｆ、Ｇ、電圧源６１８（例えば、ＶＨＩ−５Ｓ）、及びドライバＬによって供給されるような、ＶＨＩ−５Ｓのゲート電圧を有し、完全にオンにされる。トランジスタＱ１からＱ６は、しきい値以下の状態にあり、オフにされる。それに応じて、出力ノード６０４は、プルアップされるはずがなく、代わりにトランジスタＱ６からＱ１２を通じてＶＬＯにプルダウンされる。この場合もやはり、電圧駆動回路６００のトランジスタＱ１からＱ１２は、端子の任意の対を横断するＳの範囲の電圧を有しながら、ＶＨＩからＶＬＯまでの電圧振幅を有する出力信号を生成し、それによって電圧制約ＶＢＫＤＮを下回るままであり、トランジスタへの損傷を防止すると認識されるべきである。
【００６７】
[0074]以下の表１は、各論理状態（例えば、第１の論理入力）についてのコンデンサ６２２のそれぞれの各極板での定常状態電圧、並びに各コンデンサ６２２を横断する結果として生じる電圧を例示する。表で示されるように、（例えば、入力ノード６０２に提供される）論理入力が、０から「１」に変化するとき、コンデンサＣＰＡ、ＣＰＢ、ＣＰＣ、及びＣＰＤのそれぞれを横断する電圧の変化は、（−Ｓ）であり、一方コンデンサＣＮＡ、ＣＮＢ、ＣＮＣ、及びＣＮＤを横断する電圧変化は、（＋Ｓ）である。対称性により、論理入力が、「０」から「１」に変化するとき、これらの電圧変化は、反対方向に起こる。
【表１】
0005916168.tif 000005
【００６８】
[0075]コンデンサＣＰＡ、ＣＰＢ、ＣＰＣ、及びＣＰＤのそれぞれを横断する電圧変化の同じ速度並びにコンデンサＣＮＡ、ＣＮＢ、ＣＮＣ、及びＣＮＤのそれぞれを横断する電圧変化の反対の速度を有することは、望ましいこともあると決定された。コンデンサを横断する電圧変化の速度は、方程式４で示されるようにキャパシタンスで割られたコンデンサを通る瞬間電流に等しい。
【数４】
0005916168.tif 000006
【００６９】
[0076]それに応じて、いくつかの実施形態では、コンデンサ６２２のそれぞれ（例えば、ＣＰＤ）は、トランジスタの次の１つのゲートとトランジスタの後続の次の１つのゲートとの間に接続された次のコンデンサ（例えば、ＣＰＣ）のキャパシタンスよりも大きいキャパシタンスを有するように選択されてもよい。例えば、ＣＰＣを通って流れるよりも多くの電流が、ＣＰＤを通って流れるので（図６Ｂで示されるように）、ＣＰＤは、ＣＰＣ（すなわち、次のコンデンサ）のキャパシタンスよりも大きいキャパシタンスを有するように選択されてもよく、ＣＰＣは、トランジスタの次の１つ（例えば、Ｑ３）のゲートとトランジスタの後続の次の１つ（例えば、Ｑ４）のゲートとの間に接続される。同様に、ＣＮＤは、ＣＮＣ（すなわち、次のコンデンサ）のキャパシタンスよりも大きいキャパシタンスを有するように選択されてもよく、ＣＮＣは、トランジスタの次の１つ（例えば、Ｑ１０）のゲートとトランジスタの後続の次の１つ（例えば、Ｑ９）のゲートとの間に接続される。
【００７０】
[0077]いくつかの実施形態では、いくつかのトランジスタ（例えば、Ｑ５及びＱ８）へのゲート電圧のスルーレートは、各トランジスタスタックに関して隣接トランジスタ（例えば、Ｑ６及びＱ７）へのゲート電圧のスルーレートの半分であってもよい。それに応じて、いくつかの実施形態では、コンデンサ６２２のそれぞれは、キャパシタンスＣの倍数であるキャパシタンスを有するように選択されてもよく、ただしキャパシタンスＣは、トランジスタの最期から２番目の１つのゲートとトランジスタの最後の１つのゲートとの間に接続されたコンデンサのキャパシタンスであってもよい。例えば、図６Ａで示されるように、コンデンサＣＰＡを通って流れる電流の２倍の大きさの電流が、コンデンサＣＰＢを通って流れる。そのため、ＣＰＢのキャパシタンスは、ＣＰＡのキャパシタンスＣの２倍の大きさ（例えば、２Ｃ）であるように選択されてもよく、ただしＣＰＡは、トランジスタの最期から２番目の１つ（例えば、Ｑ５）のゲートとトランジスタの最後の１つ（例えば、Ｑ６）のゲートとの間に接続される。別の例では、コンデンサＣＰＡを通って流れる電流の３倍の大きさの電流が、コンデンサＣＰＣを通って流れるので、ＣＰＣのキャパシタンスは、ＣＰＡのキャパシタンスＣの３倍の大きさ（例えば、３Ｃ）であるように選択されてもよい。
【００７１】
[0078]同様に、ＮＭＯＳトランジスタＱ６からＱ１２及び接続されたコンデンサに関して、ＣＮＤは、ＣＮＣ（すなわち、次のコンデンサ）のキャパシタンスよりも大きいキャパシタンスを有するように選択されてもよく、ＣＮＣは、トランジスタの次の１つ（例えば、Ｑ１０）のゲートとトランジスタの後続の次の１つ（例えば、Ｑ９）のゲートとの間に接続される。
【００７２】
[0079]図８は、隣接する積み重ねられたトランジスタのゲート間に接続された複数のコンデンサ６２２を有する図６Ａ及び図６Ｂの電圧駆動回路６００に似た電圧駆動回路のトランジスタのゲート電圧の時間による変化を描写するチャートである。図示されるように、最初に、第１の定常状態では、トランジスタＱ１からＱ５でのゲート電圧は、＋５Ｖであり、トランジスタＱ６のゲート電圧は、０Ｖであり、トランジスタＱ７のゲート電圧は、−５Ｖであり、トランジスタＱ８のゲート電圧は、−１０Ｖである。図５との比較を容易にするために、図８と関連して論じられる電圧駆動回路は、電圧駆動回路３００と同じ量のトランジスタ（例えば、Ｑ１からＱ６）を使用する。加えて、比較のために、トランジスタのゲート間に接続されたコンデンサを有さなくてもよい電圧駆動回路３００でのゲート駆動波形は、点線で例示される。
【００７３】
[0080]図８で描写される状況では、図５と同様に、ゲート駆動波形の１つ又は複数は、その他のゲート駆動波形に対して速い到着及び／又は遅い到着をする。具体的には、ｔ０に起こる、波形がトランジスタＱ５のゲートに達することの前に、波形は、ｔａにトランジスタＱ６のゲートに達する。しかしながら、隣接する積み重ねられたトランジスタのゲート間に接続されたコンデンサ（例えば、コンデンサ６２２）の追加は、ゲート電圧をより同期して変化させる。図示されるように、コンデンサ６２２の使用は、トランジスタＱ５のゲート−ソース間電圧差を低減する（矢印８０２及び８０４によって例示される）。別の例では、遅延した波形は、波形がトランジスタＱ４のゲートに達する時間ｔ０の後の時間ｔβにトランジスタＱ３のゲートに達する。隣接トランジスタのゲート間に接続されたコンデンサ６２２は、タイミング遅延（例えば、ｔβ−ｔ０）の間充電しており、矢印８０６及び８０８によって例示されるように、トランジスタＱ４についてのゲート−ソース間電圧差を低減する。それ故に、本開示の実施形態は、１つの定常状態から別のものへの推移の間にトランジスタの任意の２つの端子間の最大電圧差を低減し、それによって電圧駆動回路への損傷及び絶縁破壊を低減する。
【００７４】
[0081]本明細書で説明された実施形態及び例は、本発明及びその特定の応用を最もよく説明し、それによって当業者が本発明を作り、使用することを可能にするために提示された。しかしながら、当業者は、前述の説明及び例が、例示及び例だけのために提示されたことを認識するであろう。説明されたような記述は、包括的である又は本発明を開示された正確な形に限定することを意図されていない。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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