(57)【特許請求の範囲】
【請求項１】
相互に通信を行う機能パッケージが複数搭載される通信装置において、
各機能パッケージは、
全機能パッケージで同期されたデータ送受信用クロック信号を生成するデータ送受信用クロック生成部であって、
固定発振器と、
該固定発振器の出力する基準クロック信号を分周してデータ送受信用クロック信号を生成する、該基準クロック信号をカウントするカウンタと
を備える該データ送受信用クロック生成部と、
該カウンタのカウント値が所定値になった場合に、自機能パッケージの該カウンタをリセットするとともに、他の機能パッケージの該カウンタをもリセットするリセット信号を出力する初期化設定要求部とを備える
ことを特徴とする通信装置。
【請求項２】
前記初期化設定要求部のリセット信号の出力部は、全機能パッケージからのリセット信号をＷｉｒｅｄ−ＯＲ接続した共通リセット信号線に接続されることを特徴とする請求項１に記載の通信装置。
【請求項３】
前記初期化設定要求部は、
オープンコレクタ回路と、
プルアップ抵抗と、
を備え、
前記リセット信号は、ローアクティブであることを特徴とする請求項２に記載の通信装置。
【請求項４】
各機能パッケージは、通信装置に実装され、起動完了すると、前記初期化設定要求部がリセット信号を出力することを特徴とする請求項１に記載の通信装置。
【請求項５】
前記カウンタは、繰り返しカウントアップし、カウンタ値が所定値になるたびに、前記初期化設定要求部がリセット信号を出力することを特徴とする請求項１に記載の通信装置。
【請求項６】
前記リセット信号は、前記データ送受信用クロック信号の位相ずれが、該データ送受信用クロック信号の半周期に至る前に出力されることを特徴とする請求項５に記載の通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
以下の実施形態は、通信装置に関する。
【背景技術】
【０００２】
通信装置は、通信回線を収容する回線パッケージ（以後、ＰＫＧと表記）と複数の回線ＰＫＧを監視/制御する制御ＰＫＧで構成される場合が多く、回線ＰＫＧを増設することで収容回線数を増加する構成をとっている。なお、以下では、回線ＰＫＧと制御ＰＫＧを合わせて、機能ＰＫＧと呼ぶことがある。
【０００３】
図１は、通信装置の機能パッケージが配置された様子を示す図である。
図１（ａ）は、通信装置を正面から見た図であり、図１（ｂ）は、通信装置を上から見た図である。
【０００４】
通信回線を収容する複数の回線ＰＫＧが１つのシェルフに搭載されている。また、回線ＰＫＧを監視、制御する制御ＰＫＧが１つのシェルフに１つ搭載される。
【０００５】
制御ＰＫＧと各回線ＰＫＧ間との通信信号は、バックワイヤリングボード（以後ＢＷＢと表記）を介して配線され、送受信される。
【０００６】
通信方式としては調歩同期通信とクロック（以後、ＣＬＫと表記）併走通信の２種類が主に使用される。
【０００７】
図２は、調歩同期通信とＣＬＫ併走通信について説明する図である。
【０００８】
＜調歩同期通信（図２（ａ））＞
調歩同期通信では、データ信号のみが機能パッケージ間で伝送される。調歩同期通信は、kbpsオーダの低速通信に用いられる。
【０００９】
調歩同期通信では、ＣＬＫ信号の併走は不要だが、受信側に同期検出回路９が必要となり、回路規模も小さくはない。調歩同期通信を機能ＰＫＧ間通信に使用する場合、回線ＰＫＧ側では同期検出回路９を１つ搭載するが、制御ＰＫＧ側では回線ＰＫＧ数分の同期検出回路９が必要となる。
【００１０】
＜ＣＬＫ併走通信（図２（ｂ））＞
ＣＬＫ併走通信では、ＤＡＴＡ信号線にデータ取り込み用ＣＬＫ信号線を併走させる。受信側では、データ取り込み用ＣＬＫ信号に同期して、ＤＡＴＡを取り込む。ＣＬＫ併走通信は、調歩同期通信よりも高速の通信に用いられる。
【００１１】
ＣＬＫ併走通信は、受信側でのデータ取り込み回路は簡単だが、ＣＬＫ信号線を併走させる為に信号線が増えることになる。
【００１２】
又、ＣＬＫ信号は常にレベル変化しているので、ノイズ発生原因になり、装置としての電波放射の抑え込みが必要である。
【００１３】
また、ＣＬＫ併走通信では、送信/受信ＣＬＫで２×Ｎ（Ｎは、送受信端の組の数）パッケージのＣＬＫ信号線数をＢＷＢに配線する必要がある。
【００１４】
現在の通信装置は、高機能/高速処理が要求されるために、高速通信を可能にするＣＬＫ併走通信をＰＫＧ間通信に使用することが多い。そしてＰＫＧ間通信は、主に制御ＰＫＧと回線ＰＫＧ間でのみ行われている。
【００１５】
従来技術には、複数のパッケージ間でクロック信号とデータ信号を送受信することで、クロック信号を用いてデータ信号を同期通信する技術において、マスタボードからスレーブボードに制御信号を送信することでクロック同期をとる技術がある。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開平７−２８１７８５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
従来の回線ＰＫＧは、メイン機能である主信号の伝送に特化したＰＫＧであり、ＣＰＵは搭載していない（搭載しても低機能なもの）。複数の回線ＰＫＧの監視/制御は、制御ＰＫＧがするように、回線ＰＫＧと制御ＰＫＧとに機能分割した構成で装置設計している。
【００１８】
しかし、最近は、装置が高機能化したことで、制御ＰＫＧの負荷が増えることになり、ある程度の監視/制御を回線ＰＫＧでも行い、まとまった情報を制御ＰＫＧ-回線ＰＫＧで通信するようになってきている。そのため、回線ＰＫＧにも高機能ＣＰＵを搭載することが主流となってきている。
【００１９】
したがって、制御ＰＫＧ(親）がいて回線ＰＫＧ（子）があるという関係ではなく、回線ＰＫＧ(頭脳を持った個）として周りの回線ＰＫＧと情報交換することになる。使い方によっては、どの回線ＰＫＧでも親になって周辺の回線ＰＫＧを制御することも可能になる。
【００２０】
したがって、将来的に、通信装置に対して更なる高機能処理が要求されると、回線ＰＫＧ―回線ＰＫＧ間でも通信する必要が出てくる。すると、各ＰＫＧ間にＤＡＴＡ信号線をメッシュ状に配線する必要がでてくる。すると、ＤＡＴＡ信号線に併走するＣＬＫ信号線も同様に配線する必要がある。回線ＰＫＧが増えるとＣＬＫ信号線数は膨大な数になる。また、ノイズの発生も多くなる。
【００２１】
従来技術に、ＣＬＫ信号線削減策として、全ＰＫＧに共通の通信ＣＬＫを送信するものがある。
【００２２】
これによれば、通信データを同タイミングで処理することが可能となりＤＡＴＡ信号線毎にＣＬＫ信号線を併走させる必要がなくなる。複数ＰＫＧの中でマスタとなるＰＫＧ（例えば制御ＰＫＧ）からスレーブとなるＰＫＧ(例えば回線ＰＫＧ)にＣＬＫ信号を供給するだけで、各ＰＫＧ間にメッシュ状にＣＬＫ信号線を配線する必要はなくなる。
【００２３】
しかし、この技術には以下のような問題がある。
１）ＣＬＫマスタ/スレーブの関係が固定的である為、マスタＰＫＧが故障/未実装の場合、スレーブＰＫＧ（例えば回線ＰＫＧ）にはＣＬＫが供給されない問題が起きる。
２）ＣＬＫマスタからＣＬＫスレーブに高速ＣＬＫ信号を配線する場合、理想的には反射による波形歪の影響を考慮して送信：受信＝１：１に接続にする必要がある。現実問題としては、ＣＬＫスレーブ（例えば回線ＰＫＧ）の数が増えれば増えるほど、ＣＬＫマスタ（例えば制御ＰＫＧ）からの出力PINが増え、ＢＷＢやケーブル配線が難しくなり、回線ＰＫＧを任意に増やすことは出来なくなる。
３）更に、ＣＬＫ信号線が増えることで消費電流の増大や、ＢＷＢ/ケーブルでの放射ノイズも増大する。
４）また、ＣＬＫ信号線の配線長が延びれば、波形なまりが酷くなる。近端ＰＫＧと遠端ＰＫＧでのＣＬＫ位相差が大きくなれば、それはＣＬＫ同期しているとは言えなくなる。
【００２４】
以下の実施形態では、高機能な機能パッケージ間の高速通信に適した構成を有する通信装置を提供する。
【課題を解決するための手段】
【００２５】
以下の実施形態の一側面に従った通信装置は、相互に通信を行う機能パッケージが複数搭載される通信装置において、各機能パッケージは、全機能パッケージの間で同期されたデータ送受信用クロック信号を生成するデータ送受信用クロック生成部であって、固定発振器と、該固定発振器の出力する基準クロック信号を分周してデータ送受信用クロック信号を生成する、該基準クロック信号をカウントするカウンタとを備える該データ送受信用クロック生成部と、該カウンタのカウント値が所定値になった場合に、自機能パッケージの該カウンタをリセットするとともに、他の機能パッケージの該カウンタをもリセットするリセット信号を出力する初期化設定要求部とを備える。
【発明の効果】
【００２６】
以下の実施形態によれば、高機能な機能パッケージ間の高速通信に適した構成を有する通信装置を提供することができる。
【図面の簡単な説明】
【００２７】
【図１】通信装置の機能パッケージが配置された様子を示す図である。
【図２】調歩同期通信とＣＬＫ併走通信について説明する図である。
【図３】本実施形態の構成例を示す図である。
【図４】Ｗｉｒｅｄ−ＯＲの回路例を示す図である。
【図５】初期化設定要求部の出力部分の構成例を示した図である。
【図６】カウンタのリセットのための構成について説明する図である。
【図７】初期化処理部の構成例を示す図である。
【図８】装置起動時の同期化タイミングを説明する図である。
【図９】各ＰＫＧが有する発振器の位相差について説明する図である。
【図１０】ＰＫＧ挿入時の同期化タイミングを説明する図である。
【図１１】定期的なカウンタのリセットについて説明する図（その１）である。
【図１２】定期的なカウンタのリセットについて説明する図（その２）である。
【図１３】定期的なカウンタのリセットについて説明する図（その３）である。
【図１４】ＣＬＫの位相ずれとリセットタイミングについて説明する図（その１）である。
【図１５】ＣＬＫの位相ずれとリセットタイミングについて説明する図（その２）である。
【発明を実施するための形態】
【００２８】
本実施形態は、複数パッケージでＰＫＧ間データ通信する構成をとる装置において、データ信号線のみを配線し、クロック信号を併走で配線させることなく、ＣＬＫ同期を実現して、データの送受信を可能とする。
【００２９】
本実施形態では、ＣＬＫマスタ/スレーブの関係を無くし、全ＰＫＧに内部的に共通なＣＬＫ生成回路を持たせる。また、全ＰＫＧで本ＣＬＫを同期させる仕組みを設けることで、どのＰＫＧが故障/未実装となっていても、それ以外の全ＰＫＧでＣＬＫ同期することを可能とする。そして、ＣＬＫ信号線を併走させることなくＤＡＴＡ信号線のみ配線することでＰＫＧ間通信することを可能とする。
【００３０】
複数のＰＫＧ間でデータ信号を送信し、複数のＰＫＧに搭載された発振器の動作を同期させることで、発振器のクロックを用いてデータ信号を同期通信する。特に、新しく実装されたパッケージが他のパッケージにクロックのリセット信号を送信することで、すべてのＰＫＧの発振器を同期させることができる。また、定期的にクロックのリセット信号を全パッケージから他の全てのパッケージに送信することでクロック同期を維持する。リセット信号を全パッケージが出力し、最後にリセット解除したパッケージに合わせて全パッケージがリセット解除することで確実にすべてのパッケージの同期をとる。
【００３１】
ＣＬＫマスタ/スレーブの関係がない為、どのＰＫＧが故障/未実装となっても、それ以外の全ＰＫＧは内部生成した通信用（データ送受信用）のＣＬＫを同期状態で持ち続け、ＰＫＧ間通信が出来なくなることはない。
【００３２】
また、各ＰＫＧ内で通信用ＣＬＫを生成する為、ＣＬＫ信号線をＢＷＢ/ケーブルに配線する必要がない。
【００３３】
配線するＣＬＫ信号線が増えることはない為、消費電流の増大は無く、ＢＷＢ/ケーブルでの放射ノイズも無い。
【００３４】
ＣＬＫ信号線を配線しない為、配線長による波形なまりやＣＬＫ位相差も発生しない。
図３は、本実施形態の構成例を示す図である。
【００３５】
各ＰＫＧ（制御ＰＫＧ１０、回線ＰＫＧ１１−１、１１−２）内部にはＰＫＧ間通信用のＣＬＫ（以下ＰＫＧ通信用ＣＬＫと記載）を生成する通信ＣＬＫ生成部２０を備えている。通信ＣＬＫ生成部２０には、（固定）発振器２１とカウンタ２２を備えている。固定発振器２１は、各ＰＫＧ１０、１１−１、１１−２のすべてについて、同一の周波数を出力するものが搭載される。
【００３６】
カウンタ２２は、固定発振器２１からの出力ＣＬＫを基準ＣＬＫとして、そのクロックを指定回数カウントする。カウンタ２２は、指定回数カウントするまでは、同じ出力値を維持し、指定回数カウントすると、出力値が“Ｌ”であった場合には“Ｈ”、“Ｈ”であった場合には“Ｌ”に変化させる。通信ＣＬＫ生成部２０は、カウンタ２２のカウント結果を使用して基準ＣＬＫを分周したＰＫＧ通信用ＣＬＫを生成する(たとえば、１００ＭＨｚ発振器を基準ＣＬＫとして100カウントすることでＰＫＧ通信用ＣＬＫの１ＭＨｚのＣＬＫを生成する）。
【００３７】
各ＰＫＧ１０、１１−１、１１−２の内部には、初期化設定要求部２３を設ける。初期化設定要求部２３は、各ＰＫＧ１０、１１−１、１１−２の起動完了後に、ＢＷＢ１２に向けてリセットパルスを出力する。又、カウンタ２２のカウント値を使用し、定期的にリセットパルスを出力する機能も有する。
【００３８】
各ＰＫＧ１０、１１−１、１１−２内部には、カウンタ初期化処理部２４を設ける。カウンタ初期化処理部２４は、ＢＷＢ１２を介した他のＰＫＧからのリセットパルスを受信し、通信ＣＬＫ生成部２０のカウンタ２２をリセットする。カウンタ２２は、リセットされることで、カウント値を０（ゼロ）に戻す。
【００３９】
各ＰＫＧ１０、１１−１、１１−２は、ＢＷＢ信号ピンとして、通信ＣＬＫ生成部２０のリセット信号入出力ピン２５を有する。本信号の出力バッファ（初期化設定要求部２３の出力部分）には、オープンコレクタを採用し、各ＰＫＧ内でプルアップ抵抗を接続する。リセットパルス出力は’Ｌ’アクティブで出力することで、本信号をＢＷＢ１２でＷｉｒｅｄ−ＯＲ接続することを可能にしている（リセット未出力時はプルアップ抵抗により’H’レベルとなる）。
【００４０】
その為、各ＰＫＧ１０、１１−１、１１−２では、他ＰＫＧへのリセットパルス出力と、他ＰＫＧからのリセットパルス入力を同時に実施する。又、自ＰＫＧがリセットパルス出力をすると、同時に自ＰＫＧへのリセットパルス入力となるように構成する。すなわち、リセットパルスを出力する配線を分岐して、自ＰＫＧに入力するようにする。更に、リセット信号がＷｉｒｅｄ−ＯＲ接続されていることで、全ＰＫＧのリセットがＯＲされ（１ＰＫＧでも’Ｌ’出力であれば’Ｌ’となる）、最後にリセット解除したＰＫＧに合わせてリセット解除される。これにより、全ＰＫＧを同期してリセットできる。
【００４１】
本実施形態では、あるＰＫＧがリセットパルスを出力すると、全ＰＫＧがリセットパルスを同時受信することになり、各ＰＫＧの通信ＣＬＫ生成部２０のカウンタ２２は同タイミングでリセットされ、全ＰＫＧが同時にカウント値を０（ゼロ）にする。その後、リセット解除が同時に行われ、カウンタが同タイミングでカウントアップすることとなり、本カウント値から生成されるＰＫＧ通信用ＣＬＫは、立ち上がりが同タイミングとなり同期（同位相）信号となる。
【００４２】
本実施形態によれば、ＰＫＧ間通信を行う際のＰＫＧ通信用ＣＬＫの同期を全ＰＫＧで行う為、ＢＷＢ/ケーブルにＰＫＧ通信ＣＬＫ用の信号線を配線する必要がなくなる。これによれば、ＰＫＧが増えてもＰＫＧ通信ＣＬＫ信号線を追加配線する必要がなく、理論上、ＰＫＧを無制限に増やすことが可能となる。更に、ＢＷＢ／ケーブルに高速ＣＬＫ信号が伝送されることによる消費電流増大や電波放射ノイズも無くなる。
【００４３】
本実施形態によれば、どのＰＫＧが故障/抜去されても、実装されているＰＫＧだけでＣＬＫ同期を継続し続けることが可能である為、ＣＬＫが停止／非同期になり通信機能が停止/異常となることはない。
【００４４】
また、本実施形態によれば、後からＰＫＧを追加しても、制御マスタ（保守ＳＯＦＴ等）が全ＰＫＧをリセットする指示を行うことが不要となる。追加ＰＫＧが起動後に自律的に全ＰＫＧをリセットし、同期化処理を実施するからである。追加ＰＫＧは、制御マスタからのリセット処理の時間待たされることなくＰＫＧ間通信を開始することが可能である。
【００４５】
本実施形態による同期方法は、ＰＫＧ間通信だけでなく、各ＰＫＧの様々な内部ＣＬＫの同期化にも使用可能である。例えば、各ＰＫＧのＬＥＤ点滅ＣＬＫ(ex.１Ｈｚ)の同期化が可能である。
【００４６】
装置として点滅周期を同期化するには、ＢＷＢにて共通点滅ＣＬＫを供給する必要があるが、本実施形態を応用すると、共通点滅ＣＬＫ信号の配線はなく、各ＰＫＧの点滅周期を同期化させることが可能である。
【００４７】
制御ＰＫＧ１０／回線ＰＫＧ１１−１、１１−２は、各ＰＫＧ内部に通信部１５として共通回路を搭載している。通信部１５には、通信ＣＬＫ生成部２０、初期化設定要求部２３、カウンタ初期化処理部２４、データ送信部２６、及び、データ受信部２７を有している。
【００４８】
通信ＣＬＫ生成部２０には、カウンタ２２があり、発振器２１からの基準ＣＬＫを複数回カウントしたタイミングを利用して、ＰＫＧ通信用ＣＬＫ２８が生成されている(ex. １００ＭＨｚ発振器を基準ＣＬＫとして１００カウントすることでＰＫＧ通信用ＣＬＫの１ＭＨｚを生成する）。
【００４９】
初期化設定要求部２３は、自ＰＫＧの起動完了後にＢＷＢ１２のＣＬＫ生成部リセット信号線３０に’Ｌ’アクティブのリセットパルスを出力する。
【００５０】
他のＰＫＧのカウンタ初期化処理部２４は、ＢＷＢ１２からのリセットパルスを受信し、通信ＣＬＫ生成部２０のカウンタ２２をリセットする。通信ＣＬＫ生成部２０のカウンタ２２は、リセットされることで、カウント値を０（ゼロ）に戻す。
【００５１】
全ＰＫＧが同時にカウントを０（ゼロ）から始めることで、その後のカウンタ２２が同タイミングでカウントアップし、本カウント値から生成されるＰＫＧ通信用ＣＬＫ２８は立ち上がりが同タイミングとなり同期（同位相）となる。
【００５２】
制御ＰＫＧ１０のデータ送信部２６は、全ＰＫＧで同期化したＰＫＧ通信用ＣＬＫ２８のタイミングでＤＡＴＡ信号線(1)３１にデータ出力する。
【００５３】
回線ＰＫＧ１１−１のデータ送信部２６から出力されたＤＡＴＡ信号は、ＤＡＴＡ信号線(２）３１を介して、制御ＰＫＧ１０に入力される。データ受信部２７では、ＰＫＧ通信用ＣＬＫ２８でシリアルデータを打ち抜き、内部取り込みをする。この時、データ送信ＣＬＫ／受信ＣＬＫが同期ＣＬＫである為、データの取り込み時のＳｅｔｕｐ  ｔｉｍｅ／Ｈｏｌｄ  ｔｉｍｅの仕様を満足し、高速データ通信が可能となる。
【００５４】
ＣＬＫ生成部リセット信号線（入出力）３０は、各ＰＫＧとＢＷＢ１２の内部でＷｉｒｅｄ−ＯＲ接続されており、初期化設定要求部２３からのリセットパルスを出力すると同時に、カウンタ初期化処理部２４にリセットパルスを入力する。複数ＰＫＧが出力したリセットパルスが重なった場合、最終ＰＫＧがリセット解除したタイミングで全ＰＫＧがリセット解除される。
【００５５】
初期化設定要求部２３は、各ＰＫＧの起動後にＣＬＫ生成リセット信号線３０にリセットパルスを出力する。各ＰＫＧ起動後にＣＬＫ同期すると、その後は、各ＰＫＧの発振器２１の精度により、位相ずれが発生してくる。そこで、初期化設定要求部２３は、位相ずれが酷くなり、非同期ＣＬＫとならないような一定タイミングで、リセットパルスを出力する。
【００５６】
図４は、Ｗｉｒｅｄ−ＯＲの回路例を示す図である。
図４（ａ）にあるように、複数の信号線を、オープンコレクタ回路を介して結線し、結線の出力に、プルアップ抵抗を接続する。オープンコレクタ回路は、出力値が“Ｌ”または、ハイインピーダンス（Ｈｉ−ｚ）になるもので、これらを複数結線すると負論理のＯＲとなる。図４（ａ）のオープンコレクタ回路Ａ、Ｂ、Ｃの出力がいずれもハイインピーダンスになるときに、結線の出力はプルアップ抵抗により“Ｈ”となる。
【００５７】
図４（ｂ）は、図４（ａ）のＷｉｒｅｄ−ＯＲの論理値表である。全てのオープンコレクタ回路の出力がハイインピーダンスのとき、結線の出力が“１”すなわち、“Ｈ”となる。それ以外の場合は、全て、結線の出力が“０”すなわち、“Ｌ”となる。
【００５８】
図５は、初期化設定要求部の出力部分の構成例を示した図である。
初期化設定要求部の出力部分の構成としては、前述したオープンコレクタ回路４０と、プルアップ抵抗４２と、オープンコレクタ回路の出力を入力するバッファ４３とを備える。この構成において、制御ＰＫＧと、回線ＰＫＧのリセット信号は、全てのオープンコレクタ回路４０が、ハイインピーダンスのときにのみ、“Ｈ”を全てのバッファに入力するようになっている。カウンタ初期化設定部２４のバッファは、ローアクティブで、リセット信号が“Ｌ”の場合にカウンタ（図５には不図示）をリセットするように構成されている。
【００５９】
図６は、カウンタのリセットのための構成について説明する図である。
図６（ａ）において、初期化設定要求部２３には、リセット出力回路（オープンコレクタ回路）４０、カウンタ比較回路４１を備える。初期化設定要求部２３の出力には、プルアップ抵抗４２が設けられる。通信ＣＬＫ生成部２０は、発振器（不図示）からの基準ＣＬＫを初期化設定要求部２３に入力するとともに、カウンタ２２のカウント値をカウンタ比較回路４１に入力する。初期化設定要求部２３には、カウンタ比較値が格納されている。ここでは、仮に、カウント値を０〜５とし、５のときにリセットを行うとする。その場合には、カウント比較値は、５を設定する。カウンタ比較回路４１が、カウント値が５になったと検出すると、次のカウント値のときに、リセット出力回路４０からリセット信号が出力される。なお、ここでは説明の便宜のため、カウント値を０〜５とした。しかし、実際には、たとえば、１００ＭＨｚの基準ＣＬＫから１ＭＨｚのＰＫＧ通信用ＣＬＫを生成する場合には、０〜９９となる。その場合、リセットは、カウント値が９９のときに行う。
【００６０】
カウンタのリセットは、電源電圧監視回路４４によってＰＫＧが電源投入されたときにも行われる。ＰＫＧの電源が起動すると、電源電圧監視回路４４により、ＰＫＧ全体のリセット解除が行われる。これにより、通信ＣＬＫ生成部２０からのカウンタ値がカウンタ比較回路４１に入力され、初期化設定要求部２３も動作を始める。これにより、最初のリセット出力が発生する。通信ＣＬＫ生成部２０のカウンタの初期値を“４”としておけば、リセット解除後、カウンタ値が“４”から“５”になったところで、リセット信号を出力すべきことが検出される。１００ＭＨｚの基準ＣＬＫから１ＭＨｚのＰＫＧ通信用ＣＬＫを生成する場合には、カウンタの初期値を“９８”としておく。
【００６１】
図６（ｂ）の信号図では、運用中、基準ＣＬＫに従って、カウンタ値がカウントされる。カウンタ値が“５”になると、カウンタ値が次の“０”のときに、リセット出力が得られる。電源起動直後は、ＰＫＧ全体がリセットされている状態からリセット解除状態に移行する。カウンタ値が“４”から“５”になると、カウンタ値が次の“０”のときに、リセット出力が得られる。
【００６２】
図７は、初期化処理部の構成例を示す図である。
カウンタ初期化処理部２４は、単純に、リセット信号を受信する受信バッファである。ただし、回路の構成によっては、リセット信号の極性反転やリセット信号の幅を広げる回路が必要になる場合があるので、必要に応じてぞれぞれの回路をカウンタ初期化処理部２４に設ける。
【００６３】
図８は、装置起動時の同期化タイミングを説明する図である。
制御ＰＫＧ、回線ＰＫＧ１、回線ＰＫＧ２が電源ONにより起動を開始する。
【００６４】
本例では、各回線ＰＫＧで起動時間に個体差があり、制御ＰＫＧ→回線ＰＫＧ１→回線ＰＫＧ２の順で起動開始しているとする。また、カウンタ値は、大きな値となることも想定されるが、ここでは、説明の便宜のため、“０”〜“５”をカウントするものとする。
【００６５】
起動開始後、カウンタは、カウント値が初期値、たとえば、”４”となり、発振器２１の基準ＣＬＫによりカウントアップする。カウントは”０”〜”５”を繰り返し、”５”の時にリセットパルスを出力する（発振器ＣＬＫでカウンタ値を打ち抜く為、実際にリセットパルス出力されるのはカウント値”０”のタイミングとなる）。
【００６６】
各ＰＫＧのリセット入力は、全ＰＫＧのリセット出力のORとなる為、制御ＰＫＧ、回線ＰＫＧ1のリセット解除は、回線ＰＫＧ2のリセット解除まで待たされることとなる。
【００６７】
リセット解除後、全ＰＫＧのカウンタは同じ値から始まることとなり、ＰＫＧ通信ＣＬＫは同期する。
【００６８】
図９は、各ＰＫＧが用いるＰＫＧ通信用ＣＬＫの位相差について説明する図である。
各ＰＫＧ内で生成されるＰＫＧ通信用ＣＬＫには位相差が存在する。これは、各ＰＫＧの発振器２１のＣＬＫ同士が非同期である為に起こり、最大で発振器ＣＬＫの1ＣＬＫ時間の位相差が発生することとなる。しかし、ＰＫＧ通信用ＣＬＫを発振器２１の基準ＣＬＫから大きな分周比で生成することで（図９の例では100分周、１００ＭＨｚの発振器のＣＬＫを１００分周して１ＭＨｚのＰＫＧ通信用ＣＬＫを作ることを想定する）、ＰＫＧ通信用ＣＬＫ同士の位相差は、ＰＫＧ通信用ＣＬＫ１周期のスケールでみるとほぼ同タイミングでの立ち上がりエッジとすることができ、同期ＣＬＫとして扱うことができる。
【００６９】
図９では、発振器ＣＬＫが制御ＰＫＧと回線ＰＫＧ１とで半周期ずれている。発振器ＣＬＫが１００ＭＨｚで、これを１００分周して、１ＭＨｚのＰＫＧ通信用ＣＬＫを生成する場合、ＰＫＧ通信用ＣＬＫの１周期１０００ｎｓ（１ＭＨｚ）に対し、位相差は、最大１０ｎｓ程度となる。
【００７０】
図１０は、ＰＫＧ挿入時の同期化タイミングを説明する図である。
本例では、制御ＰＫＧ、回線ＰＫＧ１、回線ＰＫＧ２がＣＬＫ同期状態の時に回線ＰＫＧ３を実装する。回線ＰＫＧ３は起動後にリセットパルスを出力する。
【００７１】
リセット解除後、全ＰＫＧのカウンタは同値から始まることとなり、ＰＫＧ通信用ＣＬＫは同期する。この時、制御ＰＫＧ、回線ＰＫＧ１、回線ＰＫＧ２のＰＫＧ通信用ＣＬＫは一瞬周期が変わるので通信中の場合にはエラーになるが、再送手順を実施することで問題は回避できる。
【００７２】
図１１〜図１３は、定期的なカウンタのリセットについて説明する図である。
図１１に定期リセットなし時の時間経過を示す。
【００７３】
本例では、図１３の表のように、制御ＰＫＧ、回線ＰＫＧ１に使用している１００ＭＨｚ発振器の精度を−１００ｐｐｍ／＋１００ｐｐｍと仮定する。
【００７４】
本例では、制御ＰＫＧは１００ＭＨｚで精度−１００ｐｐｍなので、９９.９９ＭＨｚとなる。回線ＰＫＧは１００ＭＨｚで精度＋１００ｐｐｍなので、１００.０１ＭＨｚとなる。
【００７５】
上記ＣＬＫの差分は１秒間で２００００ＣＬＫとなる(100010000 - 99990000=20000)。すなわち、１秒間リセットしなかった場合、２００００カウントずれることになる。
【００７６】
リセット当初は、一定の位相差を保持しているが、ＣＬＫ精度により徐々に位相ずれが発生し、１秒後では最大２００００カウントずれることになる。これは、ＰＫＧ通信用ＣＬＫ(1MHz)に換算すると、２０周期分ずれたことになる。半周期以上ずれた時点で同期ＣＬＫとは呼べなくなる。
【００７７】
図１２に定期リセットあり時の時間経過を示す。
カウンタ２２のフルカウント周期(１００カウント)でリセットすれば、リセット間隔内での１００ＭＨｚクロック位相ずれは０.０２ＣＬＫとなり、微小なずれの間に位相補正出来ることとなる。
【００７８】
発振器の発振周波数、精度から、発振器のＣＬＫが半周期ずれるまでには何カウントかかるかを計算し、カウンタの最大カウント値が、半周期ずれるまでにかかるカウント数より小さくなるような精度の発振器を使用するようにする。すなわち、カウンタが、分周により発振器ＣＬＫからＰＫＧ通信用ＣＬＫを生成するときにカウントするカウント数が1周するごとにリセットをすれば、発振器のＣＬＫが半周期ずれる前にリセットすることになるように設定する。
【００７９】
図１４及び図１５は、ＣＬＫの位相ずれとリセットタイミングについて説明する図である。
【００８０】
上記では、ＣＬＫの位相ずれが半周期の範囲内に収まっている間にリセットすればよいとした。図１４、図１５は、半周期の理由を説明する。
【００８１】
図１４に示されるように、データの出力は、ＣＬＫの立下りで、データの取り込みは、ＣＬＫの立ち上りで行っている。ところが、図１５に示されるように、制御ＰＫＧと回線ＰＫＧのＣＬＫの位相がずれていき、位相ずれが半周期以下から半周期以上に遷移するときに、受信側でＣＬＫの立ち上りが来る前に、送信側でＣＬＫの立下りが来てしまい、次のデータを出力してしまうことが起こる。これが起こると、データを取り込めない場合が発生する。
【００８２】
したがって、ＰＫＧ通信用ＣＬＫの位相差は、半周期以内に保持しておく必要がある。リセットを、ＰＫＧ通信用ＣＬＫの位相差が半周期以内に収まっている間に行えば、データの送信と受信には問題が発生しない。
【００８３】
したがって、リセットを発振器２１の基準ＣＬＫのカウント値が１００になるたびに行うとした場合、ＰＫＧ通信用ＣＬＫの位相差が半周期に至る前に、カウンタが分周比から決まるカウント値の最大値に至るような精度の発振器を使用するようにする。
【符号の説明】
【００８４】
９      同期検出回路
１０      制御ＰＫＧ
１１−１、１１−２      回線ＰＫＧ
１２      ＢＷＢ
１５      通信部
２０      通信ＣＬＫ生成部
２１      発振器
２２      カウンタ
２３      初期化設定要求部
２４      カウンタ初期化処理部
２５      入出力信号ピン
２６      データ送信部
２７      データ受信部
２８      ＰＫＧ通信用ＣＬＫ
３０      ＣＬＫ生成部リセット信号線
３１      ＤＡＴＡ信号線
４０      オープンコレクタ回路
４１      カウンタ比較回路
４２      プルアップ抵抗
４３      オペアンプ
４４      電源電圧監視回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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