(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板上方に形成された窒化物半導体積層構造と、
前記基板と前記窒化物半導体積層構造との間に設けられたＡｌＮ系の応力緩和層と、
を有し、
前記応力緩和層の前記窒化物半導体積層構造と接する面に、窪みが５ｎｍ以上の深さで２×１０10ｃｍ-2以上の個数密度で形成され、
前記応力緩和層の前記窒化物半導体積層構造と接する面におけるスキューネスが負であることを特徴とする化合物半導体装置。
【請求項２】
基板と、
前記基板上方に形成された窒化物半導体積層構造と、
前記基板と前記窒化物半導体積層構造との間に設けられたＡｌＮ系の応力緩和層と、
を有し、
前記応力緩和層の前記窒化物半導体積層構造と接する面に、窪みが７ｎｍ以上の深さで８×１０9ｃｍ-2以上の個数密度で形成され、
前記応力緩和層の前記窒化物半導体積層構造と接する面におけるスキューネスが負であることを特徴とする化合物半導体装置。
【請求項３】
前記窪みは、１５ｎｍ以上の深さで９×１０9ｃｍ-2以上の個数密度で形成されていることを特徴とする請求項２に記載の化合物半導体装置。
【請求項４】
前記ＡｌＮ系の応力緩和層は、ＡｌＮ層からなることを特徴とする請求項１乃至３のいずれか１項に記載の化合物半導体装置。
【請求項５】
前記窪みの直径は３０ｎｍ以上であることを特徴とする請求項１乃至４のいずれか１項に記載の化合物半導体装置。
【請求項６】
前記窪みの直径が８０ｎｍ以上であることを特徴とする請求項５に記載の化合物半導体装置。
【請求項７】
基板上方にＡｌＮ系の応力緩和層を形成する工程と、
前記応力緩和層上に窒化物半導体積層構造を形成する工程と、
を有し、
前記応力緩和層を形成する際に、前記応力緩和層の前記窒化物半導体積層構造と接する面に、深さが５ｎｍ以上の窪みを２×１０10ｃｍ-2以上の個数密度で形成し、前記面のスキューネスを負とすることを特徴とする化合物半導体装置の製造方法。
【請求項８】
基板上方にＡｌＮ系の応力緩和層を形成する工程と、
前記応力緩和層上に窒化物半導体積層構造を形成する工程と、
を有し、
前記応力緩和層を形成する際に、前記応力緩和層の前記窒化物半導体積層構造と接する面に、深さが７ｎｍ以上の窪みを８×１０9ｃｍ-2以上の個数密度で形成し、前記面のスキューネスを負とすることを特徴とする化合物半導体装置の製造方法。
【請求項９】
前記窪みは、１５ｎｍ以上の深さで９×１０9ｃｍ-2以上の個数密度で形成することを特徴とする請求項８に記載の化合物半導体装置の製造方法。
【請求項１０】
前記応力緩和層を形成する際に用いる原料ガスのＶ／ＩＩＩ比を５０以上とすることを特徴とする請求項７乃至９のいずれか１項に記載の化合物半導体装置の製造方法。
【請求項１１】
前記応力緩和層を形成する際に用いる原料ガスのＶ／ＩＩＩ比を１００以上とすることを特徴とする請求項１０に記載の化合物半導体装置の製造方法。
【請求項１２】
前記応力緩和層を形成する際に用いる原料ガスのＶ／ＩＩＩ比を２００以上とすることを特徴とする請求項１１に記載の化合物半導体装置の製造方法。
【請求項１３】
前記応力緩和層を形成する際の成長温度を１０００℃〜１０４０℃とすることを特徴とする請求項７乃至１２のいずれか１項に記載の化合物半導体装置の製造方法。
【請求項１４】
基板と、
前記基板上方に形成された窒化物半導体積層構造と、
前記基板と前記窒化物半導体積層構造との間に設けられたＡｌＮ系の応力緩和層と、
を有し、
前記応力緩和層の前記窒化物半導体積層構造と接する面に、窪みが５ｎｍ以上の深さで２×１０10ｃｍ-2以上の個数密度で形成され、
前記応力緩和層の前記窒化物半導体積層構造と接する面におけるスキューネスが負であることを特徴とする化合物半導体基板。
【請求項１５】
基板と、
前記基板上方に形成された窒化物半導体積層構造と、
前記基板と前記窒化物半導体積層構造との間に設けられたＡｌＮ系の応力緩和層と、
を有し、
前記応力緩和層の前記窒化物半導体積層構造と接する面に、窪みが７ｎｍ以上の深さで８×１０9ｃｍ-2以上の個数密度で形成され、
前記応力緩和層の前記窒化物半導体積層構造と接する面におけるスキューネスが負であることを特徴とする化合物半導体基板。
【請求項１６】
前記窪みは、１５ｎｍ以上の深さで９×１０9ｃｍ-2以上の個数密度で形成されていることを特徴とする請求項１５に記載の化合物半導体基板。
【請求項１７】
前記ＡｌＮ系の応力緩和層は、ＡｌＮ層からなることを特徴とする請求項１４乃至１６のいずれか１項に記載の化合物半導体基板。
【請求項１８】
前記窪みの直径は３０ｎｍ以上であることを特徴とする請求項１４乃至１７のいずれか１項に記載の化合物半導体基板。
【請求項１９】
前記窪みの直径が８０ｎｍ以上であることを特徴とする請求項１８に記載の化合物半導体基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、基板上方にＧａＮ層及びＡｌＧａＮ層を順次形成し、ＧａＮ層を電子走行層として用いる電子デバイス（化合物半導体装置）の開発が活発である。このような化合物半導体装置の一つとして、ＧａＮ系の高電子移動度トランジスタ（ＨＥＭＴ：high electron mobility transistor）が挙げられる。ＧａＮ系ＨＥＭＴを電源用のインバータのスイッチとして使用すると、オン抵抗の低減及び耐圧の向上の両立が可能である。また、Ｓｉ系トランジスタと比較して、待機時の消費電力を低減することも可能であり、動作周波数を向上させることも可能である。このため、スイッチングロスを低減することができ、インバータの消費電力を低減することが可能となる。また、同等の性能のトランジスタであれば、Ｓｉ系トランジスタと比較して小型化が可能である。
【０００３】
そして、ＧａＮ層を電子走行層として用い、ＡｌＧａＮを電子供給層として用いたＧａＮ系ＨＥＭＴでは、ＡｌＧａＮ及びＧａＮの格子定数の差に起因したひずみがＡｌＧａＮに生じる。このため、ピエゾ分極が発生し、高濃度の二次元電子ガス（２ＤＥＧ）が得られる。従って、このＧａＮ系ＨＥＭＴは高出力デバイスに適用される。
【０００４】
但し、結晶性が良好なＧａＮ基板を製造することは極めて困難である。このため、従来、主として、Ｓｉ基板、サファイア基板及びＳｉＣ基板上方に、ＧａＮ層及びＡｌＧａＮ層等をヘテロエピタキシャル成長によって形成している。特にＳｉ基板は、大口径で高品質のものを低コストにて入手しやすい。このため、Ｓｉ基板上方にＧａＮ層及びＡｌＧａＮ層を成長させた構造についての研究が盛んに行われている。
【０００５】
しかし、ＧａＮ層及びＡｌＧａＮ層とＳｉ基板との間には大きな熱膨張係数の差が存在する。その一方で、ＧａＮ層及びＡｌＧａＮ層のエピタキシャル成長には、高温での処理が必要とされる。このため、この高温での処理の際に、熱膨張係数の差に起因するＳｉ基板の反り及びクラック等が発生することがある。このような熱膨張係数の差に起因する問題を解決すべく、ＧａＮ層及びＡｌＧａＮ層とＳｉ基板との間に、組成が異なる２種類の化合物半導体層を交互に積層した超格子構造のバッファ層を設ける技術についての検討も行われている。
【０００６】
しかしながら、超格子構造をバッファ層に採用した従来の化合物半導体装置によっても、十分にクラック及び反り等を抑制することは困難である。また、その上の電子走行層及び電子供給層の結晶性を良好なものとすることが困難となる。
【０００７】
また、Ｓｉ基板の裏面に熱膨張係数がＧａＮ系化合物半導体層と近い層を形成しておく技術についても検討が行われているが、この従来の技術では、その層を形成する際に反り等が生じてしまう。このような反りが生じると、電子走行層及び電子供給層等を形成する際の基板温度にばらつきが生じるため、所望の特性を得ることが困難となる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１０−２２８９６７号公報
【特許文献２】特開２０１１−１１９７１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、材料の熱膨張係数の差に起因するクラック等を抑制することができる化合物半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
化合物半導体装置の一態様には、基板と、前記基板上方に形成された窒化物半導体積層構造と、前記基板と前記窒化物半導体積層構造との間に設けられたＡｌＮ系の応力緩和層と、が設けられている。前記応力緩和層の前記窒化物半導体積層構造と接する面に、窪みが５ｎｍ以上の深さで２×１０10ｃｍ-2以上の個数密度で形成されているか、窪みが７ｎｍ以上の深さで８×１０9ｃｍ-2以上の個数密度で形成されている。前記応力緩和層の前記窒化物半導体積層構造と接する面におけるスキューネスが負である。
【００１１】
化合物半導体装置の製造方法の一態様では、基板上方にＡｌＮ系の応力緩和層を形成し、前記応力緩和層上に窒化物半導体積層構造を形成する。前記応力緩和層を形成する際に、前記応力緩和層の前記窒化物半導体積層構造と接する面に、深さが５ｎｍ以上の窪みを２×１０10ｃｍ-2以上の個数密度で形成するか、深さが７ｎｍ以上の窪みを８×１０9ｃｍ-2以上の個数密度で形成し、前記面のスキューネスを負とする。
【発明の効果】
【００１２】
上記の化合物半導体装置等によれば、適切な窪みが形成された応力緩和層が設けられているため、材料の熱膨張係数の差に起因するクラック等を抑制することができる。
【図面の簡単な説明】
【００１３】
【図１】第１の実施形態に係る化合物半導体装置の構造を示す図である。
【図２】第１の実施形態に係る化合物半導体装置の作用を示す図である。
【図３】表面性状とスキューネスＲｓｋとの関係を示す図である。
【図４】第２の実施形態に係るＧａＮ系ＨＥＭＴの構造を示す図である。
【図５】第２の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を工程順に示す断面図である。
【図６】第２の実施形態の変形例を示す断面図である。
【図７】高出力増幅器の外観の例を示す図である。
【図８】電源装置を示す図である。
【図９】応力緩和層の表面性状の分析結果を示す図である。
【図１０】窪みの深さと、反りの大きさ及びクラックの長さとの関係を示す図である。
【発明を実施するための形態】
【００１４】
以下、実施形態について添付の図面を参照しながら具体的に説明する。
【００１５】
（第１の実施形態）
先ず、第１の実施形態について説明する。図１は、第１の実施形態に係る化合物半導体装置の構造を示す図である。
【００１６】
第１の実施形態では、図１に示すように、基板１上に応力緩和層２が形成され、応力緩和層２上にＧａＮ系の化合物半導体積層構造３が形成されている。基板１は、例えばＳｉ（１１１）基板であり、応力緩和層２は、ＡｌＮ層等のＡｌＮ系の化合物半導体層であり、応力緩和層２の上面には、深さが５ｎｍ以上の窪み２ａが２×１０10ｃｍ-2以上の個数密度で形成されている。化合物半導体積層構造３には、例えば、電子走行層及び電子供給層が含まれる。また、電子供給層上に、例えば、ゲート電極、ソース電極及びドレイン電極が、ソース電極及びドレイン電極がゲート電極を間に挟むようにして形成されている。
【００１７】
従来の技術では、基板とＧａＮ層等の電子走行層との間にＡｌＮ層が形成されることがあるが、このＡｌＮ層の上面は平坦である。そして、図２（ａ）に示すように、応力緩和層２に代えて、上面が平坦なＡｌＮ層１０２が形成される場合には、化合物半導体積層構造３の成長後の冷却の際に、基板１とＧａＮ系の化合物半導体積層構造３との間の熱膨張係数の差に起因する大きな引張応力が化合物半導体積層構造３に作用する。この結果、化合物半導体積層構造３にクラックが生じたり、基板１に反りが生じたりする。
【００１８】
一方、本実施形態では、応力緩和層２の上面に適切な窪み２ａが散在しているため、化合物半導体積層構造３の成長の際には、窪みの側面からの成長が互いにぶつかり合う形となり、この際にお互いに圧縮応力を発生させる。このため窪みを有する応力緩和層２上に成長した窒化物半導体層には、局所的に圧縮応力も化合物半導体積層構造３に作用する。従って、成長後の冷却時に発生する引張応力が相殺され、化合物半導体積層構造３のクラック及び基板１の反り等が抑制される。更に、このような構造を得るために、特別に複雑な制御は必要とされず、また、特別に長時間の結晶成長も必要とされない。このため、コストの上昇を抑制することもできる。
【００１９】
また、応力緩和層２の表面性状に関し、粗さ曲線のスキューネスＲｓｋは負である。粗さ曲線のスキューネスＲｓｋが正の場合、図３（ａ）に示すように、表面性状は、基準面から突出する複数の突起が存在するようなものとなる。粗さ曲線のスキューネスＲｓｋが０の場合、図３（ｂ）に示すように、表面性状は、突起及び窪みが同等に存在するようなものとなる。粗さ曲線のスキューネスＲｓｋが負の場合、図３（ｃ）に示すように、基準面から窪んだ複数の窪みが存在するようなものとなる。
【００２０】
なお、個数密度の計数の対象とする窪みを深さが５ｎｍ以上の窪み２ａとしているのは、深さが５ｎｍ未満の窪みの周辺にはほとんど圧縮応力が生じず、引張応力の緩和にほとんど寄与しないからである。また、このような窪み２ａの個数密度を２×１０10ｃｍ-2以上としているのは、個数密度が２×１０10ｃｍ-2未満であると、圧縮応力が不足して十分に引張応力を緩和することが困難だからである。また、後述するが、本願発明者が行った実験の結果を考慮すると、深さが６ｎｍ以上の窪み２ａが２×１０10ｃｍ-2以上の個数密度で形成されていることが好ましく、深さが７ｎｍ以上の窪みが８×１０9ｃｍ-2以上の個数密度で形成されていることがより好ましく、深さが１５ｎｍ以上の窪みが９×１０9ｃｍ-2以上の個数密度で形成されていることが更に一層好ましい。また、窪みの深さが決まれば、それに応じて窪みの直径もほぼ決まるが、本願発明者が行った実験の結果を考慮すると、深さが５ｎｍ以上の窪みの直径は３０ｎｍ以上であることが好ましく、８０ｎｍ以上であることがより好ましい。窪みの直径の上限は、上記の個数密度が確保できれば特に限定されない。なお、窪みが直径に対して深すぎる場合には、その上に形成するバッファ層によって窪みを埋めきれない可能性がある。また、バッファ層の結晶性が乱れる可能性もある。このため、窪みの深さは５０ｎｍ以下であることが好ましい。
【００２１】
（第２の実施形態）
次に、第２の実施形態について説明する。図４は、第２の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す図である。
【００２２】
第２の実施形態では、図４（ａ）に示すように、例えばＳｉ（１１１）基板１１上に、厚さが５０ｎｍ〜３００ｎｍ程度（例えば２００ｎｍ）の応力緩和層１２が形成されている。応力緩和層１２は、ＡｌＮ層等のＡｌＮ系化合物半導体層であり、応力緩和層１２の上面には、深さが５ｎｍ以上の窪み１２ａが２×１０10ｃｍ-2以上の個数密度で形成されている。応力緩和層１２上に、厚さが５０ｎｍ〜３００ｎｍ程度（例えば２００ｎｍ）のＡｌＧａＮ層１３ａ、厚さが５０ｎｍ〜３００ｎｍ程度（例えば２００ｎｍ）のＡｌＧａＮ層１３ｂ、及び厚さが５０ｎｍ〜３００ｎｍ程度（例えば２００ｎｍ）のＡｌＧａＮ層１３ｃを含むバッファ層１３が形成されている。ＡｌＧａＮ層１３ａの組成はＡｌxＧａ1-xＮ（０＜ｘ≦１）で表わされ、ＡｌＧａＮ層１３ｂの組成はＡｌyＧａ1-yＮ（０≦ｙ≦１）で表わされ、ＡｌＧａＮ層１３ｃの組成はＡｌzＧａ1-zＮ（０≦ｚ＜１）で表わされる。そして、ｘ、ｙ、ｚの間には、「ｘ＞ｙ＞ｚ」の関係が成り立つ。例えば、ｘの値（ＡｌＧａＮ層１３ａのＡｌ組成）は０．８、ｙの値（ＡｌＧａＮ層１３ｂのＡｌ組成）は０．５、ｚの値（ＡｌＧａＮ層１３ｃのＡｌ組成）は０．２である。
【００２３】
バッファ層１３上に電子走行層１４が形成され、電子走行層１４上に電子供給層１５が形成され、電子供給層１５上に保護層１６が形成されている。電子走行層１４としては、例えば厚さが０．５μｍ〜１．５μｍ程度（例えば１μｍ）のＧａＮ層が用いられる。電子供給層１５としては、例えば厚さが１０ｎｍ〜３０ｎｍ程度（例えば３０ｎｍ）のｎ型のＡｌＧａＮ層が用いられる。このＡｌＧａＮ層の組成は、例えばＡｌ0.25Ｇａ0.75Ｎで表わされる。保護層１６としては、例えば厚さが２ｎｍ〜１５ｎｍ程度（例えば１０ｎｍ）のｎ型のＧａＮ層が用いられる。これらｎ型のＡｌＧａＮ層及びＧａＮ層には、例えば、ｎ型不純物としてＳｉが１×１０18ｃｍ-3〜１×１０20ｃｍ-3程度（例えば５×１０18ｃｍ-3）ドーピングされている。
【００２４】
保護層１６上に、ソース電極１７ｓ及びドレイン電極１７ｄが形成されている。ソース電極１７ｓ及びドレイン電極１７ｄは保護層１６にオーミック接触している。ソース電極１７ｓ及びドレイン電極１７ｄには、例えば、Ｔｉ膜とその上に形成されたＡｌ膜とが含まれている。保護層１６上には、ソース電極１７ｓ及びドレイン電極１７ｄを覆うパッシベーション膜１８も形成されている。パッシベーション膜１８としては、例えばシリコン窒化膜が形成されている。パッシベーション膜１８の、ソース電極１７ｓ及びドレイン電極１７ｄの間に位置する部分に、ゲート電極用の開口部１８ａが形成されている。そして、パッシベーション膜１８上に、開口部１８ａを介して保護層１６とショットキー接触するゲート電極１７ｇが形成されている。ゲート電極１７ｇには、例えば、Ｎｉ膜とその上に形成されたＡｕ膜とが含まれている。パッシベーション膜１８上には、ゲート電極１７ｇを覆うパッシベーション膜１９も形成されている。パッシベーション膜１９としては、例えばシリコン窒化膜が形成されている。パッシベーション膜１８及び１９には、外部端子等の接続のための開口部が形成されている。
【００２５】
なお、基板１１の表面側から見たレイアウトは、例えば図４（ｂ）のようになる。つまり、ゲート電極１７ｇ、ソース電極１７ｓ及びドレイン電極１７ｄの平面形状が櫛歯状となっており、ソース電極１７ｓ及びドレイン電極１７ｄが交互に配置されている。そして、これらの間にゲート電極１７ｇが配置されている。また、複数のゲート電極１７ｇがゲート配線２５ｇにより共通接続され、複数のソース電極１７ｓがソース配線２５ｓにより共通接続され、複数のドレイン電極１７ｄがドレイン配線２５ｄにより共通接続されている。このようなマルチフィンガーゲート構造を採用することにより、出力を向上させることができる。なお、図４（ａ）に示す断面図は、図４（ｂ）中のＩ−Ｉ線に沿った断面を示している。また、活性領域３０には、電子走行層１４、電子供給層１５及び保護層１６等が含まれており、活性領域３０の周囲はイオン注入又はメサエッチング等により不活性領域とされている。
【００２６】
このように構成された第２の実施形態では、電子走行層１４を構成するＧａＮと電子供給層１５を構成するＡｌＧａＮとの間のヘテロ接合界面に、ピエゾ分極に伴う高濃度のキャリアが発生する。つまり、格子不整合に起因するピエゾ効果により、電子走行層１４の電子供給層１５との界面近傍に電子が誘起される。
【００２７】
更に、第２の実施形態では、応力緩和層１２の上面に適切な窪み１２ａが散在しているため、電子走行層１４、電子供給層１５及び保護層１６を含む化合物半導体積層構造の成長後の冷却の際には、引張応力の他に局所的に圧縮応力が化合物半導体積層構造に作用する。従って、引張応力が相殺され、化合物半導体積層構造のクラック及び基板１１の反り等が抑制される。
【００２８】
次に、第２の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）を製造する方法について説明する。図５は、第２の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の製造方法を工程順に示す断面図である。
【００２９】
先ず、図５（ａ）に示すように、基板１１上に、深さが５ｎｍ以上の窪み１２ａが２×１０10ｃｍ-2以上の個数密度で分散する応力緩和層１２を形成する。応力緩和層１２は、例えば有機金属気相成長（ＭＯＶＰＥ：metal organic vapor phase epitaxy）法、分子線エピタキシャル（ＭＢＥ：molecular beam epitaxy）法等の結晶成長法により形成することができる。ＭＯＶＰＥ法で応力緩和層１２としてＡｌＮ層を形成する場合、例えば、アルミニウム（Ａｌ）の原料としてトリメチルアルミニウム（ＴＭＡｌ）を使用し、窒素（Ｎ）の原料としてアンモニア（ＮＨ3）を使用する。そして、例えば、ＴＭＡｌとＮＨ3との原料比率であるＶ／ＩＩＩ比を５０以上、好ましくは１００以上、更に好ましくは２００以上、成長温度を１０８０℃程度、成長速度を５００ｎｍ／ｈ程度に制御するか、又は、Ｖ／ＩＩＩ比を１０〜１００程度、成長温度を１０００℃〜１０４０℃程度、成長速度を５００ｎｍ／ｈ程度に制御する。なお、上記のような窪み１２ａを２×１０10ｃｍ-2以上の個数密度で形成することができれば、応力緩和層１２の形成方法は特に限定されない。
【００３０】
応力緩和層１２の形成後には、図５（ｂ）に示すように、応力緩和層１２上に、ＡｌＧａＮ層１３ａ、ＡｌＧａＮ層１３ｂ及びＡｌＧａＮ層１３ｃを含むバッファ層１３を形成する。更に、図５（ｃ）に示すように、バッファ層１３上に、電子走行層１４、電子供給層１５及び保護層１６を形成する。これらの化合物半導体層は、応力緩和層１２と同様に、ＭＯＶＰＥ法、ＭＢＥ法等の結晶成長法により形成することができる。このとき、ガリウム（Ｇａ）の原料としては、例えば、トリメチルガリウム（ＴＭＧａ）を使用することができる。また、ｎ型不純物として含まれるシリコン（Ｓｉ）の原料としては、例えばシラン（ＳｉＨ4）を使用することができる。そして、原料ガスを選択することにより、応力緩和層１２から保護層１６までを連続して形成することができる。
【００３１】
本実施形態では、少なくとも電子走行層１４の上面を平坦なものとする。電子走行層１４の上面を平坦にできれば、バッファ層１３として、窪み１２ａに倣う窪みが上面に存在するものを形成してもよく、窪み１２ａに倣う窪みが上面に存在せず平坦なものを形成してもよい。平坦な表面のバッファ層１３又は電子走行層１４を形成する場合には、例えばＶ／ＩＩＩ比を２０以下程度とする。このような条件で結晶成長を行えば、Ａｌ原子及びＮ原子の成長前面での移動が促進され、成長面は平坦化していく。
【００３２】
保護層１６の形成後には、例えばリフトオフ法により、図５（ｄ）に示すように、ソース電極１７ｓ及びドレイン電極１７ｄを保護層１６上に形成する。ソース電極１７ｓ及びドレイン電極１７ｄの形成では、ソース電極１７ｓ及びドレイン電極１７ｄを形成する領域を開口するレジストパターンを形成し、Ｔｉ及びＡｌの蒸着を行い、その後、レジストパターン上に付着したＴｉ及びＡｌをレジストパターンごと除去する。そして、窒素雰囲気中で４００℃〜１０００℃（例えば６００℃）で熱処理を行い、オーミック接触を確立する。
【００３３】
次いで、図５（ｄ）に示すように、保護層１６上に、ソース電極１７ｓ及びドレイン電極１７ｄを覆うようにしてパッシベーション膜１８を形成する。パッシベーション膜１８としては、例えばプラズマ化学気相成長（ＣＶＤ：chemical vapor deposition）法によりシリコン窒化膜を形成する。
【００３４】
その後、開口部１８ａを形成する予定の領域を開口するレジストパターンを形成する。続いて、レジストパターンを用いたエッチングを行うことにより、図５（ｄ）に示すように、パッシベーション膜１８に開口部１８ａを形成する。次いで、パッシベーション膜１８上に、開口部１８ａを介して保護層１６と接するゲート電極１７ｇをリフトオフ法により形成する。ゲート電極１７ｇの形成では、開口部１８ａを形成する際に用いたレジストパターンを除去した後、ゲート電極１７ｇを形成する領域を開口する新たなレジストパターンを形成し、Ｎｉ及びＡｕの蒸着を行い、その後、レジストパターン上に付着したＮｉ及びＡｕをレジストパターンごと除去する。
【００３５】
その後、図５（ｄ）に示すように、パッシベーション膜１８上に、ゲート電極１７ｇを覆うようにしてパッシベーション膜１９を形成する。パッシベーション膜１９としては、例えばプラズマＣＶＤ法によりシリコン窒化膜を形成する。
【００３６】
続いて、複数のゲート電極１７ｇを共通接続するゲート配線２５ｇ、複数のソース電極１７ｓを共通接続するソース配線２５ｓ、及び複数のドレイン電極１７ｄを共通接続するドレイン配線２５ｄ等を形成する（図４（ｂ）参照）。このようにして、図４に示す構造のＧａＮ系ＨＥＭＴを得ることができる。
【００３７】
なお、図６に示すように、保護層１６に、ソース電極１７ｓ及びドレイン電極１７ｄ用の開口部を設け、ソース電極１７ｓ及びドレイン電極１７ｄを電子供給層１５に接するようにして形成してもよい。この場合、開口部の深さに関し、保護層１６の一部を残してもよく、また、電子供給層１５の一部を除去してもよい。つまり、開口部の深さが保護層１６の厚さと一致している必要はない。
【００３８】
また、抵抗体及びキャパシタ等をも基板１１上に実装してモノリシックマイクロ波集積回路（ＭＭＩＣ）としてもよい。
【００３９】
この実施形態に係るＧａＮ系ＨＥＭＴは、例えば高出力増幅器として用いることができる。図７に、高出力増幅器の外観の例を示す。この例では、ソース電極に接続されたソース端子８１ｓがパッケージの表面に設けられている。また、ゲート電極に接続されたゲート端子８１ｇ、及びドレイン電極に接続されたドレイン端子８１ｄがパッケージの側面から延出している。
【００４０】
また、これらの実施形態に係るＧａＮ系ＨＥＭＴは、例えば電源装置に用いることもできる。図８（ａ）は、ＰＦＣ（power factor correction）回路を示す図であり、図８（ｂ）は、図８（ａ）に示すＰＦＣ回路を含むサーバ電源（電源装置）を示す図である。
【００４１】
図８（ａ）に示すように、ＰＦＣ回路９０には、交流電源（ＡＣ）が接続されるダイオードブリッジ９１に接続されたコンデンサ９２が設けられている。コンデンサ９２の一端子にはチョークコイル９３の一端子が接続され、チョークコイル９３の他端子には、スイッチ素子９４の一端子及びダイオード９６のアノードが接続されている。スイッチ素子９４は上記の実施形態におけるＨＥＭＴに相当し、当該一端子はＨＥＭＴのドレイン電極に相当する。また、スイッチ素子９４の他端子はＨＥＭＴのソース電極に相当する。ダイオード９６のカソードにはコンデンサ９５の一端子が接続されている。コンデンサ９２の他端子、スイッチ素子９４の当該他端子、及びコンデンサ９５の他端子が接地される。そして、コンデンサ９５の両端子間から直流電源（ＤＣ）が取り出される。
【００４２】
そして、図８（ｂ）に示すように、ＰＦＣ回路９０は、サーバ電源１００等に組み込まれて用いられる。
【００４３】
このようなサーバ電源１００と同様の、より高速動作が可能な電源装置を構築することも可能である。また、スイッチ素子９４と同様のスイッチ素子は、スイッチ電源又は電子機器に用いることができる。更に、これらの半導体装置を、サーバの電源回路等のフルブリッジ電源回路用の部品として用いることも可能である。
【００４４】
なお、基板として、炭化シリコン（ＳｉＣ）基板、サファイア基板、シリコン基板、ＧａＮ基板又はＧａＡｓ基板等を用いてもよい。基板が、導電性、半絶縁性又は絶縁性のいずれであってもよい。但し、コストを考慮すると、Ｓｉ基板、ＳｉＣ基板又はサファイア基板を用いることが好ましい。
【００４５】
また、ゲート電極、ソース電極及びドレイン電極の構造は上述の実施形態のものに限定されない。例えば、これらが単層から構成されていてもよい。また、これらの形成方法はリフトオフ法に限定されない。更に、オーミック特性が得られるのであれば、ソース電極及びドレイン電極の形成後の熱処理を省略してもよい。また、ゲート電極に対して熱処理を行ってもよい。
【００４６】
また、ゲート電極１７ｇを形成する前に、保護層１６の一部または全部をエッチングしてリセス部を形成してもよい。このとき、リセス部を電子供給層１５の途中深さまで形成してもよい。また、ゲート電極１７ｇと保護層１６との間にゲート絶縁膜を形成してもよい。更に、バッファ層１３として、超格子バッファ層等を用いてもよい。
【００４７】
また、各層の厚さ及び材料等も上述の実施形態のものに限定されない。
【００４８】
次に、本願発明者が実際に行った実験について説明する。この実験では、４種類の条件で第２の実施形態と同様にして応力緩和層１２（ＡｌＮ層）を、直径が６インチの基板１１上に成長させ、その上に第２の実施形態と同様にしてバッファ層１３、電子走行層１４、電子供給層１５及び保護層１６を成長させ、冷却した。応力緩和層１２（ＡｌＮ層）の成長から保護層１６の成長までは連続して行った。但し、条件Ｎｏ．１では、応力緩和層１２に代えて、表面が平坦なＡｌＮ層を成長させた。このとき、ＡｌＮ層の形成時のＶ／ＩＩＩ比は、２程度とした。条件Ｎｏ．２では、応力緩和層１２（ＡｌＮ層）の形成時のＶ／ＩＩＩ比を５０程度とし、条件Ｎｏ．３では、応力緩和層１２（ＡｌＮ層）の形成時のＶ／ＩＩＩ比を１００程度とし、条件Ｎｏ．４では、応力緩和層１２（ＡｌＮ層）の形成時のＶ／ＩＩＩ比を２００程度とした。他の条件は共通なものとした。
【００４９】
そして、条件Ｎｏ．２〜４について、バッファ層１３等を形成する前の応力緩和層１２（ＡｌＮ層）の表面性状を原子間力顕微鏡（ＡＦＭ：Atomic Force Microscope）像から分析した。各試料の一部における分析結果を図９に示す。図９（ａ）は条件Ｎｏ．２のものであり、図９（ｂ）は条件Ｎｏ．３のものであり、図９（ｃ）は条件Ｎｏ．４のものである。また、各試料における深さが５ｎｍ以上の窪みの深さの分布、直径の分布、及び密度を測定した。この結果を下記表１に示す。更に、各試料の反りの大きさ（ワープ値）及びクラックの長さも測定した。窪みの深さの最大値と、反りの大きさ及びクラックの長さとの関係を図１０に示す。
【００５０】
【表１】
0005891650.tif 000002
【００５１】
図１０に示すように、Ｖ／ＩＩＩ比が２０程度と極端に低く、ＡｌＮ層の表面に窪みが存在しない条件Ｎｏ．１では、基板の反りの大きさが１５０μｍ程度、クラックの長さが基板の外縁から７５ｍｍ程度であった。これに対し、Ｖ／ＩＩＩ比を５０程度にした条件Ｎｏ．２では、適切な窪みが形成されており、クラックの長さが３０ｍｍ程度と条件Ｎｏ．１の半分以下まで低減された。Ｖ／ＩＩＩ比を更に大きくしてより好ましい窪みを形成した条件Ｎｏ．３では、反りが著しく低減された。Ｖ／ＩＩＩ比を更に一層大きくして更に好ましい窪みを形成した条件Ｎｏ．４では、クラックの長さが１ｍｍ程度と２ｍｍ以下であった。つまり、クラックがほとんど発生していなかった。また、反りの大きさが４０μｍ程度と５０μｍ以下であり、反りが大きく低減された。
【００５２】
さらに、本願発明者は表面に突起状の凹凸を持つスキューネスが正であるＡｌＮ層についても検討を行ったので、その結果について説明する。突起状の凹凸の密度は、スキューネスが負のＡｌＮ層と同程度である。しかし、スキューネスが正のＡｌＮ層においては、反り及びクラックを低減する効果が十分には得られなかった。スキューネスが正の表面においても、圧縮応力を発生させる突起状の凹凸の傾斜した側面からの成長は起こる。しかし、突起状の表面を平坦化する場合には、例えば成長条件（Ｖ／ＩＩＩ比）を５０程度まで低下させるが、このとき突起側面は成長の経過とともに緩やかに平坦化されていく成長モードとなる。したがって、スキューネスが負の形状の場合のような傾斜側面がお互いに圧縮応力を発生させる効果は著しく損なわれ、スキューネスが正の場合には反り及びクラックを抑制する効果が十分には得られなかったと考えられる。
【００５３】
以下、本発明の諸態様を付記としてまとめて記載する。
【００５４】
（付記１）
基板と、
前記基板上方に形成されたＧａＮ系化合物半導体積層構造と、
前記基板と前記ＧａＮ系化合物半導体積層構造との間に設けられたＡｌＮ系の応力緩和層と、
を有し、
前記応力緩和層の前記ＧａＮ系化合物半導体積層構造と接する面に、深さが５ｎｍ以上の窪みが２×１０10ｃｍ-2以上の個数密度で形成されていることを特徴とする化合物半導体装置。
【００５５】
（付記２）
前記応力緩和層の前記ＧａＮ系化合物半導体積層構造と接する面に、深さが６ｎｍ以上の窪みが２×１０10ｃｍ-2以上の個数密度で形成されていることを特徴とする付記１に記載の化合物半導体装置。
【００５６】
（付記３）
前記応力緩和層の前記ＧａＮ系化合物半導体積層構造と接する面に、深さが７ｎｍ以上の窪みが８×１０9ｃｍ-2以上の個数密度で形成されていることを特徴とする付記１又は２に記載の化合物半導体装置。
【００５７】
（付記４）
前記応力緩和層の前記ＧａＮ系化合物半導体積層構造と接する面に、深さが１５ｎｍ以上の窪みが９×１０9ｃｍ-2以上の個数密度で形成されていることを特徴とする付記１乃至３のいずれか１項に記載の化合物半導体装置。
【００５８】
（付記５）
前記窪みの直径が３０ｎｍ以上であることを特徴とする付記１乃至４のいずれか１項に記載の化合物半導体装置。
【００５９】
（付記６）
前記窪みの直径が８０ｎｍ以上であることを特徴とする付記１乃至５のいずれか１項に記載の化合物半導体装置。
【００６０】
（付記７）
前記応力緩和層の前記ＧａＮ系化合物半導体積層構造と接する面における粗さ曲線のスキューネスが負であることを特徴とする付記１乃至６のいずれか１項に記載の化合物半導体装置。
【００６１】
（付記８）
前記ＧａＮ系化合物半導体積層構造は、電子走行層及び電子供給層を有することを特徴とする付記１乃至７のいずれか１項に記載の化合物半導体装置。
【００６２】
（付記９）
前記電子供給層上方に形成されたソース電極、ゲート電極及びドレイン電極を有することを特徴とする付記８に記載の化合物半導体装置。
【００６３】
（付記１０）
前記基板は、Ｓｉ基板、ＳｉＣ基板又はサファイア基板であることを特徴とする付記１乃至９のいずれか１項に記載の化合物半導体装置。
【００６４】
（付記１１）
付記１乃至１０のいずれか１項に記載の化合物半導体装置を有することを特徴とする電源装置。
【００６５】
（付記１２）
付記１乃至１０のいずれか１項に記載の化合物半導体装置を有することを特徴とする高出力増幅器。
【００６６】
（付記１３）
基板上方にＡｌＮ系の応力緩和層を形成する工程と、
前記応力緩和層上にＧａＮ系化合物半導体積層構造を形成する工程と、
を有し、
前記応力緩和層を形成する際に、前記応力緩和層の前記ＧａＮ系化合物半導体積層構造と接する面に、深さが５ｎｍ以上の窪みを２×１０10ｃｍ-2以上の個数密度で形成することを特徴とする化合物半導体装置の製造方法。
【００６７】
（付記１４）
前記応力緩和層を形成する際に、前記応力緩和層の前記ＧａＮ系化合物半導体積層構造と接する面に、深さが６ｎｍ以上の窪みを２×１０10ｃｍ-2以上の個数密度で形成することを特徴とする付記１３に記載の化合物半導体装置の製造方法。
【００６８】
（付記１５）
前記応力緩和層を形成する際に、前記応力緩和層の前記ＧａＮ系化合物半導体積層構造と接する面に、深さが７ｎｍ以上の窪みを８×１０9ｃｍ-2以上の個数密度で形成することを特徴とする付記１３又は１４に記載の化合物半導体装置の製造方法。
【００６９】
（付記１６）
前記応力緩和層を形成する際に、前記応力緩和層の前記ＧａＮ系化合物半導体積層構造と接する面に、深さが１５ｎｍ以上の窪みを９×１０9ｃｍ-2以上の個数密度で形成することを特徴とする付記１３乃至１５のいずれか１項に記載の化合物半導体装置の製造方法。
【００７０】
（付記１７）
前記応力緩和層を形成する際に用いる原料ガスのＶ／ＩＩＩ比を５０以上とすることを特徴とする付記１３乃至１６のいずれか１項に記載の化合物半導体装置の製造方法。
【００７１】
（付記１８）
前記応力緩和層を形成する際に用いる原料ガスのＶ／ＩＩＩ比を１００以上とすることを特徴とする付記１３乃至１７のいずれか１項に記載の化合物半導体装置の製造方法。
【００７２】
（付記１９）
前記応力緩和層を形成する際に用いる原料ガスのＶ／ＩＩＩ比を２００以上とすることを特徴とする付記１３乃至１８のいずれか１項に記載の化合物半導体装置の製造方法。
【００７３】
（付記２０）
前記応力緩和層を形成する際の成長温度を１０００℃〜１０４０℃とすることを特徴とする付記１３乃至１９のいずれか１項に記載の化合物半導体装置の製造方法。
【符号の説明】
【００７４】
１：基板
２：応力緩和層
２ａ：窪み
３：化合物半導体積層構造
１１：基板
１２：応力緩和層
１３：バッファ層
１４：電子走行層
１５：電子供給層
１６：保護層
１７ｇ：ゲート電極
１７ｓ：ソース電極
１７ｄ：ドレイン電極
【図１】
0005891650.tif 000003
【図２】
0005891650.tif 000004
【図３】
0005891650.tif 000005
【図４】
0005891650.tif 000006
【図５】
0005891650.tif 000007
【図６】
0005891650.tif 000008
【図７】
0005891650.tif 000009
【図８】
0005891650.tif 000010
【図９】
0005891650.tif 000011
【図１０】
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