(57)【特許請求の範囲】
【請求項１】
絶縁層の第１面上に配置された第１半導体膜と、
前記第１半導体膜の両側に配置されたソース、ドレイン領域と、
前記第１面上に、前記第１半導体膜と離間して配置され、前記第１半導体膜の第１側面と対向するように配置されたゲート電極と、
前記第１半導体膜と前記ゲート電極との間に位置する第１絶縁膜と、
前記第１半導体膜の前記第１側面に沿って、前記第１面と交差するように配置された孔と、
を有し、
前記ゲート電極へ電圧を印加することで前記第１半導体膜の前記第１側面に電流パスを形成し、前記孔には、被検査物が導入され、前記電流パスに対する前記被検査物による電界の変化を前記ソース、ドレイン領域間に流れる電流の変化として検出する半導体装置。
【請求項２】
前記孔は、前記第１絶縁膜中に設けられている請求項１記載の半導体装置。
【請求項３】
前記孔は、前記第１半導体膜と前記第１絶縁膜との境界部に設けられている請求項１記載の半導体装置。
【請求項４】
前記孔は、前記第１半導体膜中に設けられている請求項１記載の半導体装置。
【請求項５】
前記第１面上に、前記第１半導体膜と離間して配置され、前記第１半導体膜の第２側面と対向するように配置されたバックゲート電極を有する請求項１記載の半導体装置。
【請求項６】
前記ゲート電極は、第２半導体膜と、前記第２半導体膜上に位置する第３半導体膜とを有し、
前記第３半導体膜は、前記第２半導体膜上から、前記第２半導体膜の前記第１半導体膜側の側面を覆い、前記絶縁層の上面にかけて形成されるように配置されている請求項１記載の半導体装置。
【請求項７】
前記ゲート電極の前記絶縁層上に形成されている部位の先端部の上面から見た平面形状は、三角形状である請求項６記載の半導体装置。
【請求項８】
前記第１絶縁膜は、前記絶縁層より高誘電率の膜である請求項１記載の半導体装置。
【請求項９】
前記被検査物は、検査対象物を担持させた物質である請求項１記載の半導体装置。
【請求項１０】
前記孔の近傍に設けられた生体膜を有する請求項１記載の半導体装置。
【請求項１１】
前記孔の直径は、５ｎｍ以下である請求項１記載の半導体装置。
【請求項１２】
前記第１半導体膜の膜厚は、５ｎｍ以下である請求項１記載の半導体装置。 
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、ＤＮＡなどの生体物質を含む各種物質の検出用の半導体装置に適用して有用な技術に関する。
【背景技術】
【０００２】
ＤＮＡ（Deoxyribonucleic acid、デオキシリボ核酸）シーケンサを用いて、多くの生物の全ゲノム配列が解析されている。これらのゲノム配列は、固体特有のものであり、生命現象の理解の基盤となる。よって、ゲノム配列の解析は、生物学や医学の進展に欠かせないものとなっている。
【０００３】
しかしながら、ゲノム配列の解析には、膨大な時間と費用がかかるのが現状であり、安価に、また、迅速に精度良く行える解析方法や解析装置の検討が望まれる。
【０００４】
例えば、下記非特許文献１には、次々世代のＤＮＡシーケンサとして、ＤＮＡと同程度の大きさのポア（孔）と、その両脇の電極とを備えたナノポアデバイスが開示されている。また、下記非特許文献２には、ナノポアデバイスの製造に、半導体プロセスを用いることが開示されている。当該文献においては、半導体基板上に薄膜の絶縁膜の領域を設け、その中に２つの電極を形成し、その２つの電極間に電子ビームなどを用いて微細なポア（孔）を形成している。
【０００５】
また、下記特許文献１には、ソース、ドレイン間を繋ぐチャネル中へＤＮＡが通過するポアを設ける装置が開示されている（Ｆｉｇ．５ａ〜Ｆｉｇ．５ｅ）。
【０００６】
また、下記特許文献２には、ソース、ドレイン間を繋ぐチャネルの中に、ＤＮＡが通過するポアを設ける装置が記載されている。当該文献においては、ポアの位置として、チャネルの端部やチャネルの外へ形成する構成も開示されている（Ｆｉｇ．１、Ｆｉｇ．２Ａ〜Ｆｉｇ．２Ｃ）。なお、下記非特許文献３には、絶縁膜中のＳｉの電子密度分布が開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】ＵＳ２０１１／０１３３２５５  Ａ１
【特許文献２】ＵＳ２０１０／０３２７８４７  Ａ１
【非特許文献】
【０００８】
【非特許文献１】Johan Lagerqvist, et al., NANO LETTERS （2006） Vol.6, No.4 779-782
【非特許文献２】Brian C. Gierhart, et al., SENSORS AND ACTUATORS B 132 （2008） 593-600
【非特許文献３】Bogdan Majkusiak, et al., IEEE TRANSACTION ON ELECTRON DEVICES, VOL45, NO.5, MAY 1998
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記非特許文献１および２に記載のデバイスにおいては、トンネル電流の変化を検出するため、ＤＮＡの太さ（例えば、１ｎｍ程度）と同程度の狭ギャップ（例えば、１．２５ｎｍ程度）の電極対を形成する必要がある。このため微細な加工が可能である半導体技術を用いてもデバイスを精度良く、また、再現性良く形成することは困難である。
【００１０】
これに対して、例えば、上記特許文献１の、ソース、ドレイン間を繋ぐチャネル中へＤＮＡが通過するポアを設ける装置（Ｆｉｇ．５ａ〜Ｆｉｇ．５ｅ）や、上記特許文献２の、ソース、ドレイン間を繋ぐチャネルの中に、ＤＮＡが通過するポアを設ける装置（Ｆｉｇ．１、Ｆｉｇ．２Ａ〜Ｆｉｇ．２Ｃ）においては、チャネル電位の変動を、ソース、ドレイン間の電流の変化として検出することができる。よって、ソース、ドレイン間を上記非特許文献１および２のように狭ギャップ（例えば、１．２５ｎｍ程度）とする必要がなく、加工上のメリットが大きくなる。
【００１１】
しかしながら、上記特許文献１および２の装置構成においては、チャネル面に対して垂直にポアが設けられることとなり、高感度に検査を行うことが困難である。そのため、装置の検出精度についての更なる向上が望まれる。
【００１２】
本発明の目的は、半導体装置の特性の向上を図ることにある。特に、ＤＮＡなどの生体物質を含む各種物質の検出用の半導体装置の検出精度の向上を図ることにある。また、本発明の目的は、特性の良好な半導体装置の製造方法を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
本願において開示される発明のうち、代表的な実施の形態に示される半導体装置は、絶縁層の第１面上に配置された第１半導体膜と、上記第１半導体膜の両側に配置されたソース、ドレイン領域と、上記第１面上に、上記第１半導体膜と離間して配置され、上記第１半導体膜の第１側面と対向するように配置されたゲート電極と、上記第１半導体膜と上記ゲート電極との間に位置する第１絶縁膜と、上記第１半導体膜の上記第１側面に沿って、上記第１面と交差するように配置された孔と、を有する。
【００１６】
本願において開示される発明のうち、代表的な実施の形態に示される半導体装置は、絶縁層の第１面上に配置された第１電極と、上記第１面上に、上記第１電極と離間して配置され、上記第１電極の第１側面と対向するように配置された第２電極と、上記第１電極と上記第２電極との間に位置する第１絶縁膜と、上記第１電極の第１側面に沿って、上記第１絶縁膜中に、上記第１面と交差するように配置された孔と、上記絶縁層の第２面側に、上記第１電極の両側に配置されたソース、ドレイン電極と、を有する。
【００１７】
本願において開示される発明のうち、代表的な実施の形態に示される半導体装置の製造方法は、（ａ）絶縁層の第１面上に第１半導体膜を形成し、パターニングすることにより、第１膜片、第２膜片および第３膜片を形成する工程と、（ｂ）上記第１膜片、第２膜片および第３膜片上に、第２半導体膜を形成する工程と、（ｃ）上記第２半導体膜の表面を酸化することにより、上記第２半導体膜を薄膜化する工程と、（ｄ）上記第２半導体膜をパターニングすることにより、上記第１膜片および第２膜片を接続する上記第２半導体膜よりなる半導体領域を形成する工程と、（ｅ）上記半導体領域の内部を含む、上記半導体領域と上記第３膜片との間の領域に孔を形成する工程と、を有する。
【発明の効果】
【００１８】
本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。
【００１９】
本願において開示される発明のうち、代表的な実施の形態に示される半導体装置によれば、その特性を向上させることができる。特に、各種物質の検出用の半導体装置において、その検出特性を向上させることができる。また、本願において開示される発明のうち、代表的な実施の形態に示される半導体装置の製造方法によれば、検出特性の良好な半導体装置を製造することができる。
【図面の簡単な説明】
【００２０】
【図１】実施の形態１の半導体装置の概略を示す斜視図である。
【図２】（Ａ）、（Ｂ）は、それぞれ実施の形態１の半導体装置のポア部近傍の構成を示す斜視図および断面図である。
【図３】（Ａ）は、酸化シリコン膜（ＳｉＯ２膜）で挟まれたＳｉ層中の１電子の存在確率を、（Ｂ）は、酸化シリコン膜（ＳｉＯ２膜）で挟まれたＳｉ層中の２電子の存在確率を模式的に示す図である。
【図４】実施の形態１の半導体装置のポア部と図５に示す容量との関係を説明するための斜視図である。
【図５】ポア部と容量との関係を示す回路図である。
【図６】実施の形態１の半導体装置の電気特性のシミュレーションの結果を示すグラフである。
【図７】実施の形態１の半導体装置の製造工程を示す要部断面図である。
【図８】実施の形態１の半導体装置の製造工程を示す要部断面図である。
【図９】実施の形態１の半導体装置の製造工程を示す要部平面図である。
【図１０】実施の形態１の半導体装置の製造工程を示す要部断面図である。
【図１１】実施の形態１の半導体装置の製造工程を示す要部断面図である。
【図１２】実施の形態１の半導体装置の製造工程を示す要部平面図である。
【図１３】実施の形態１の半導体装置の製造工程を示す要部断面図である。
【図１４】実施の形態１の半導体装置の製造工程を示す要部断面図である。
【図１５】実施の形態１の半導体装置の製造工程を示す要部平面図である。
【図１６】実施の形態１の半導体装置の製造工程を示す要部断面図である。
【図１７】実施の形態１の半導体装置の製造工程を示す要部断面図である。
【図１８】実施の形態１の半導体装置の製造工程を示す要部平面図である。
【図１９】実施の形態１の半導体装置の製造工程を示す要部断面図である。
【図２０】実施の形態１の半導体装置の製造工程を示す要部断面図である。
【図２１】実施の形態１の半導体装置の製造工程を示す要部平面図である。
【図２２】実施の形態１の半導体装置の製造工程を示す要部断面図である。
【図２３】実施の形態１の半導体装置の製造工程を示す要部断面図である。
【図２４】実施の形態１の半導体装置の製造工程を示す要部平面図である。
【図２５】実施の形態１の半導体装置の製造工程を示す要部断面図である。
【図２６】実施の形態１の半導体装置の製造工程を示す要部断面図である。
【図２７】実施の形態１の半導体装置の製造工程を示す要部平面図である。
【図２８】実施の形態１の半導体装置の製造工程を示す要部断面図である。
【図２９】実施の形態１の半導体装置の製造工程を示す要部断面図である。
【図３０】実施の形態１の半導体装置の製造工程を示す要部平面図である。
【図３１】実施の形態１の半導体装置の製造工程を示す要部断面図である。
【図３２】実施の形態１の半導体装置の製造工程を示す要部断面図である。
【図３３】実施の形態１の半導体装置の製造工程を示す要部平面図である。
【図３４】実施の形態１の半導体装置の製造工程を示す要部断面図である。
【図３５】実施の形態１の半導体装置の製造工程を示す要部断面図である。
【図３６】実施の形態１の半導体装置の製造工程を示す要部平面図である。
【図３７】実施の形態１の半導体装置の製造工程を示す要部断面図である。
【図３８】実施の形態１の半導体装置の製造工程を示す要部断面図である。
【図３９】実施の形態１の半導体装置の製造工程を示す要部平面図である。
【図４０】（Ａ）、（Ｂ）は、それぞれポアを配置して好適な領域を示す斜視図および平面図である。
【図４１】（Ａ）、（Ｂ）は、それぞれ実施の形態２の半導体装置の変形例１の構成を示す斜視図および平面図である。
【図４２】（Ａ）、（Ｂ）は、それぞれ実施の形態２の半導体装置の変形例２の構成を示す斜視図および平面図である。
【図４３】（Ａ）、（Ｂ）は、それぞれ実施の形態３の半導体装置の変形例Ａの構成を示す斜視図および平面図である。
【図４４】（Ａ）、（Ｂ）は、それぞれ実施の形態３の半導体装置の変形例Ｂの構成を示す斜視図および平面図である。
【図４５】（Ａ）、（Ｂ）は、それぞれ実施の形態３の半導体装置の変形例Ｃの構成を示す斜視図および平面図である。
【図４６】（Ａ）、（Ｂ）は、それぞれ実施の形態３の半導体装置の変形例Ｄの構成を示す斜視図および平面図である。
【図４７】（Ａ）、（Ｂ）は、それぞれ実施の形態３の半導体装置の変形例Ｅの構成を示す斜視図および平面図である。
【図４８】実施の形態４の半導体装置の構成を示す要部断面図である。
【図４９】実施の形態４の半導体装置の構成を示す要部断面図である。
【図５０】実施の形態４の半導体装置の構成を示す要部平面図である。
【図５１】実施の形態４の半導体装置の製造工程を示す要部断面図である。
【図５２】実施の形態４の半導体装置の製造工程を示す要部断面図である。
【図５３】実施の形態４の半導体装置の製造工程を示す要部断面図である。
【図５４】実施の形態４の半導体装置の製造工程を示す要部断面図である。
【図５５】実施の形態５の半導体装置の構成を模式的に示す断面図である。
【図５６】実施の形態５の半導体装置の他の構成を模式的に示す断面図である。
【図５７】実施の形態６の半導体装置の概略を示す斜視図である。
【図５８】（Ａ）、（Ｂ）は、それぞれ実施の形態７の半導体装置のポア部近傍の構成を模式的に示す断面図および平面図である。
【図５９】実施の形態８のシステムの構成の概略を示すブロック図である。
【図６０】実施の形態８のシステムの構成の概略を示すブロック図である。
【図６１】実施の形態８のシステムの構成の概略を示すブロック図である。
【図６２】実施の形態８のシステムの構成の概略を示すブロック図である。
【図６３】実施の形態８のシステムの構成の概略を示すブロック図である。
【発明を実施するための形態】
【００２１】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材または関連する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。さらに、実施の形態を説明する図面においては、構成を分かり易くするために、平面図であってもハッチングを付す場合や、断面図であってもハッチングを省略する場合がある。また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、斜視図、平面図または断面図がそれぞれ対応する場合においても、各部位の大きさや位置を変えて表示する場合がある。
【００２２】
（実施の形態１）
以下、図面を参照しながら本実施の形態の半導体装置の構造と製造方法について詳細に説明する。
【００２３】
［構造説明］
図１は、本実施の形態の半導体装置の概略を示す斜視図である。本実施の形態の半導体装置は、生体関連物質検出用の半導体装置（イオン物質検出用ＴＦＴ（Thin Film Transistor）、生体関連物質検出用ＴＦＴ、分析用ＴＦＴ、分析・検出用半導体センサ、バイオセンサ）である。ここでは、生体関連物質としてＤＮＡを例に説明する。
【００２４】
図１に示すように、本実施の形態の半導体装置は、酸化シリコン膜１１０のような絶縁膜（絶縁層）上に設けられた、ソース、ドレイン領域ＳＤ、ソース、ドレイン領域ＳＤ間のチャネル領域ＣＨおよびゲート電極（コントロールゲート電極）Ｇを有する。チャネル領域ＣＨとゲート電極Ｇとの間には、絶縁膜Ｚが配置されている。このように、本実施の形態の半導体装置は、ＦＥＴ（Field effect transistor、電界効果トランジスタ）構成を有する。
【００２５】
上記チャネル領域ＣＨは、ｘ方向に長辺を有する直方体形状である。このチャネル領域ＣＨのｘ方向の両端には、それぞれソース、ドレイン領域ＳＤが配置されている。ソース、ドレイン領域ＳＤは、ソースまたはドレインとなる領域を示し、いずれがソース（ドレイン）となってもよい。また、チャネル領域ＣＨの長辺側には、所定の距離離間してゲート電極Ｇが配置されている。このゲート電極Ｇは、チャネル領域ＣＨの長辺側に位置し、酸化シリコン膜１１０の表面（第１面）と交差する側面ｘｚ１（第１側面）と対向するように配置されている（図２参照）。このチャネル領域ＣＨの側面ｘｚ１とゲート電極Ｇとの間には、絶縁膜Ｚの一部が配置され、ゲート絶縁膜としての役割を果たす。なお、図１においては、絶縁膜Ｚを単層膜として表示しているが、当該膜は、後述するように、複数の絶縁膜の積層膜で構成してもよい。
【００２６】
さらに、チャネル領域ＣＨに対して、ゲート電極Ｇと逆側には、バックゲート電極ＢＧが配置されている。言い換えれば、このバックゲート電極ＢＧは、チャネル領域ＣＨの上記側面ｘｚ１と反対側の側面と対向するように配置されている。このバックゲート電極ＢＧは、後述するＦＥＴの動作において、必須のものではなく、省略可能である。但し、ゲート電極Ｇおよびバックゲート電極ＢＧの双方で半導体装置（ＦＥＴ）を駆動させることで制御性良く動作させることができる。
【００２７】
チャネル領域ＣＨは、半導体膜１１２よりなり、この半導体膜１１２は、ソース、ドレイン領域ＳＤ上にも配置されている。この半導体膜１１２の側面ｘｚ１にチャネルが形成される（図２参照）。このチャネルに対する被検査物（測定対象物、解析対象物）の影響を大きくするためには、側面ｘｚ１の高さ（半導体膜１１２の膜厚、ｚ方向の厚さ）ができるだけ小さい方が好ましい。半導体膜１１２の膜厚は、５ｎｍ以下が好ましい。５ｎｍ以下であれば、後述するように、感度良く、被検査物を検査することができる。チャネル領域ＣＨを構成する半導体膜１１２としては、例えば、ノンドープのシリコン膜を用いることができる。また、これに代えて、ｐ型のシリコン膜または低濃度のｎ型のシリコン膜を用いてもよい。
【００２８】
また、ソース、ドレイン領域ＳＤは、ｎ型の半導体膜１１１よりなる。ここでは、ソース、ドレイン領域ＳＤ上に半導体膜（１１２）が配置されている。この半導体膜を１１２ＳＤで示す。
【００２９】
また、ゲート電極Ｇは、ｎ型の半導体膜１１１および半導体膜１１２の積層膜よりなる。ここでは、ゲート電極Ｇを構成する半導体膜を１１１Ｇ、１１２Ｇと示す。半導体膜１１２Ｇは、半導体膜１１１Ｇより薄い。また、半導体膜１１２Ｇは、半導体膜１１１Ｇ上から、半導体膜１１１Ｇのチャネル領域ＣＨ側の側面を覆い、酸化シリコン膜１１０上まで延在している。言い換えれば、半導体膜１１２Ｇは、半導体膜１１１Ｇ上層から、酸化シリコン膜１１０の上面にかけて形成されている。
【００３０】
このように、ゲート電極Ｇを積層構造とすることで、チャネル領域ＣＨの側面ｘｚ１と対向する側の膜厚を小さくでき、チャネル領域ＣＨの特に側面ｘｚ１へ対するゲート電位の影響を大きくすることができる。これにより、感度良く、被検査物を検査することができる。
【００３１】
また、バックゲート電極ＢＧは、ｎ型の半導体膜１１１および半導体膜１１２の積層膜よりなる。ここでは、バックゲート電極ＢＧを構成する半導体膜を１１１ＢＧ、１１２ＢＧと示す。半導体膜１１２ＢＧは、半導体膜１１１ＢＧより薄い。また、半導体膜１１２ＢＧは、半導体膜１１１ＢＧ上から、半導体膜１１１ＢＧのチャネル領域ＣＨ側の側面を覆い、酸化シリコン膜１１０の上面にかけて形成されている。
【００３２】
また、ソース、ドレイン領域ＳＤ、ゲート電極Ｇ（１１１Ｇ）およびバックゲート電極ＢＧ（１１１ＢＧ）の上には、第１プラグＰ１が配置されている。
【００３３】
この第１プラグＰ１を介してゲート電極Ｇやバックゲート電極ＢＧに電位が印加される。また、第１プラグＰ１を介してソース、ドレイン領域ＳＤ間に所定の電位を印加することができる。また、第１プラグＰ１を介してソース、ドレイン領域ＳＤ間の電流を電流計などを用いて検出することができる。
【００３４】
チャネル領域ＣＨの側面ｘｚ１とゲート電極Ｇとの間の領域には、絶縁膜Ｚおよび酸化シリコン膜１１０を貫通するポア（孔、貫通孔、穴）Ｐが設けられている。ポアＰは、ＤＮＡなどの生体関連物質などの被検査物が通過する孔（穴）である。ポアＰの直径は、被検査物の大きさによって適宜調整すればよいが、例えばＤＮＡを通過させる場合には、１ｎｍ以上５ｎｍ以下とすることが好ましい。ＤＮＡの太さは、１ｎｍ程度であることから、１ｎｍ以上とすることが好ましく、また、５ｎｍ以下であれば、感度良く、被検査物を検査することができる。
【００３５】
［動作説明］
図２は、本実施の形態の半導体装置のポア部近傍の構成を示す斜視図および断面図である。図示するように、ポアＰの内部には、ＤＮＡ２００が通過する。ＤＮＡは、４種のヌクレオチド（ｄＡＭＰ、ｄＣＭＰ、ｄＧＭＰ、ｄＴＭＰ）が配列した構成を有する。ヌクレオチドは、ヌクレオシドにリン酸基が結合した物質である。ヌクレオシドは五単糖の１位にプリン塩基またはピリミジン塩基がグリコシド結合したものである。上記４文字の略号の、１文字目は糖の種類（リボヌクレオチド（r）か、デオキシリボヌクレオチド（d）か）を、２文字目は塩基の種類を、３文字目は結合するリン酸基の数（mono 1、di 2、tri 3）を、４文字目はリン酸塩（Ｐ）であることを示す。塩基の種類のうち、“Ｇ”は、グアニン（guanine；2-アミノ-6-オキソプリン）、“Ａ”は、アデニン（adenine；6-アミノプリン）、“Ｔ”は、チミン（thymine；5-メチルウラシル）、“Ｃ”は、シトシン（cytosine；2-ヒドロキシ-6-アミノピリミジン）である。
【００３６】
ＤＮＡ２００の各ブロック（断片）は、各ヌクレオチドを意味し、例えば、上記ｄＡＭＰ、ｄＣＭＰ、ｄＧＭＰおよびｄＴＭＰのいずれかと対応する。
【００３７】
本実施の形態の半導体装置にＦＥＴ動作を行わせる際には、例えば、ソース、ドレイン領域ＳＤに所定の電位を印加する（図１参照）。具体的には、一方のソース、ドレイン領域ＳＤに第１電位（例えば、接地電位）を印加し、他方のソース、ドレイン領域ＳＤに第１電位より高い第２電位（例えば、電源電位）を印加する。この状態で、ゲート電極Ｇの電圧を制御することで、本実施の形態の半導体装置にＦＥＴ動作を行わせることができる。
【００３８】
即ち、ゲート電極Ｇに、第１電位より高い電位、例えば、上記第２電位（電源電位）を印加すると、図２に示すように、チャネル領域ＣＨのゲート電極Ｇ側の側面ｘｚ１に反転層（チャネル）１０が形成される。よって、この反転層１０を介してソース、ドレイン領域ＳＤ間に電流が流れる。反転層１０のｙ方向の幅は、ゲート電極やバックゲート電極の印加電圧等により、およそ１ｎｍから１０ｎｍ程度の間で調整できる。
【００３９】
このソース、ドレイン領域ＳＤ間電流（チャネル電流）は、ポアＰを通過する４種類のヌクレオチドによって変化する。これは、ヌクレオチド毎に、実効電荷量や実効電界が異なるためである。よって、既存のＤＮＡによる検査やシミュレーションなどにより、上記ｄＡＭＰ、ｄＣＭＰ、ｄＧＭＰおよびｄＴＭＰについて、対応する電流量が、それぞれ、Ａ１、Ａ２、Ａ３、Ａ４と判明した場合、未知のＤＮＡを本実施の形態の半導体装置（ＦＥＴ）において測定し、ソース、ドレイン領域ＳＤ間電流がＡ４、Ａ３、Ａ１、Ａ２、Ａ１、Ａ４…と変化した場合、ヌクレオチドが、ｄＴＭＰ、ｄＧＭＰ、ｄＡＭＰ、ｄＣＭＰ、ｄＡＭＰ、ｄＴＭＰ…の順に配列していることが分かる。
【００４０】
例えば、ＤＮＡを構成する各ヌクレオチド中の塩基部の配列間隔は、約０．３４ｎｍ程度である。前述したように、チャネル領域ＣＨ（半導体膜１１２）を膜厚５ｎｍ以下の薄膜とすることで、チャネル領域ＣＨの側面ｘｚ１の面積を小さくすることができる。その結果、チャネル面積に対する１塩基の実効電荷量（実効電界）を大きくすることができる。このように、本実施の形態の半導体装置によって、１塩基が引き起こす電界変化を効率的に検出することができる。
【００４１】
例えば、酸化シリコン膜（ＳｉＯ２膜）中でのＳｉ層の電子密度については、Ｓｉ層の厚み（チャネルの厚み）が１０ｎｍ以下の場合においては、電子密度分布（電子の存在確率）が層の中心に局在する（前述の非特許文献３参照）。さらに、Ｓｉ層の厚み（チャネルの厚み）が５ｎｍ以下の場合においては、電子密度分布（電子の存在確率）のピーク値がより高くなり、グラフが先鋭化する。また、Ｓｉ層の厚み（チャネルの厚み）が５ｎｍ以下の場合においては、チャネルに２つ以上の電子が並んで位置することが困難となる。図３の（Ａ）に、酸化シリコン膜（ＳｉＯ２膜）で挟まれたＳｉ層中の１電子の存在確率を、（Ｂ）に、酸化シリコン膜（ＳｉＯ２膜）で挟まれたＳｉ層中の２電子の存在確率を、模式的に示す。なお、縦軸は、ＳｉＯ２のバリアの高さを示す。
【００４２】
Ｓｉ層が薄膜化した場合においては、図３（Ｂ）に示す系（状態）の方が、図３（Ａ）の系（状態）に比べて、より大きなエネルギー状態（不安定状態）である。Ｓｉ層の薄膜化が進むと、図３（Ａ）に示す系のエネルギーと図３（Ｂ）に示す系のエネルギーとの“差”が、室温エネルギー（ＫＢＴ）と同等もしくは、室温エネルギーより大きくなってくる。このような場合、室温でも、ソース領域から供給された電子は、Ｓｉ層の厚み（チャネルの厚み）方向には図３（Ａ）に示す１電子状態しか主にとれない。
【００４３】
このように、チャネル領域ＣＨを薄膜化することで、側面ｘｚ１に形成される反転層（チャネル）の幅（ｚ方向の幅）を小さくすることができる。特に、チャネル領域ＣＨの厚さを５ｎｍ以下とすることで、量子井戸の閉じ込め効果が生じ、１電子がｘ方向に沿って並んだ擬一次元的な細い電流パスを形成することができる。このような擬一次元的な最細の電流パスを反転層１０として形成することで、ポアＰ中の被検査物（ここでは、ＤＮＡを構成する各ヌクレオチド中の塩基）による微小な電界変化を敏感に検出することが可能となる。そのため検出信号の変化比（検出感度）を高くすることができる。また、１電子がｘ方向に沿って並んだ擬一次元的な細い電流パスであるため、０．３４ｎｍ程度のピッチで配列するＤＮＡ鎖の各塩基の信号も検出できる空間分解能を有する。
【００４４】
また、バックゲート電極ＢＧに、ゲート電極Ｇと相補的な電位、例えば、第１電位（接地電位）や負電位を印加することで、反転層１０のｙ方向の幅の広がりを抑制することができる。このように、バックゲート電極ＢＧを利用することにより、安定した擬一次元的な電流パスを形成することができる。
【００４５】
[動作シミュレーション結果]
以下に、上記半導体装置（図１、図２参照）におけるＤＮＡのヌクレオチド配列の解析動作の一例をシミュレーションに基づき説明する。
【００４６】
まず、４種のヌクレオチド（ｄＡＭＰ、ｄＣＭＰ、ｄＧＭＰ、ｄＴＭＰ）のもつ分極から、各ヌクレオチドの作る実効電界、見かけの電荷数の違いを算出した。４種のヌクレオチドの分極（双極子モーメント、４重極子モーメント）の計算は、Gaussian社の分子計算ソフトウエアであるGaussian98を用いて、Hybrid DFT法により行った。その値をもとに電界を算出した結果、４種のヌクレオチド（塩基）が周辺に作り出す電界に違いがあることが確認できた。例えば、各ヌクレオチドが酸化シリコン膜（ＳｉＯ２膜）中へ分極の方向に作り出す電界は、各ヌクレオチドが存在する地点（ポアＰ部）から１．５ｎｍ離れた箇所において、ｄＡＭＰの場合、２．２６８ＭＶ／ｃｍ、ｄＣＭＰの場合、２．３７３ＭＶ／ｃｍ、ｄＧＭＰの場合、１．９５２ＭＶ／ｃｍ、ｄＴＭＰの場合、２．１６３ＭＶ／ｃｍである。この結果からも、各ヌクレオチドの作る実効電界には、検出可能な程度の十分な差があることが分かった。一方、点電荷の作り出す電界は、点電荷が存在する地点（ポアＰ部）から１．５ｎｍ離れた箇所において、１．５３７ＭＶ／ｃｍである。被検査物のもつ実効電荷数（見かけの電荷数）の定義として、被検査物の作る電界を点電荷の作る電界で割ったものと定義すると、各ヌクレオチドの見かけの電荷数は、ｄＡＭＰの場合、１．４７、ｄＣＭＰの場合、１．５４３、ｄＧＭＰの場合、１．２６９、ｄＴＭＰの場合、１．４０６となる。
【００４７】
検査時（駆動時）においては、ゲート電極Ｇと反転層（チャネル領域ＣＨ）との間に電界がかかっている。この場合、各ヌクレオチドの分極方向は、電界の向きと平行になる確率が高い。これは、分極方向と電界の向きとが平行となる場合に、エネルギー的に安定となるためである。よって、ポアＰとチャネル領域ＣＨとの距離を１．５ｎｍ程度に設定した場合、反転層１０のポアＰの近傍では、各ヌクレオチドによって上記の実効電界や見かけの電荷数に基づく電界変調が引き起こされると考えられる。この電界変調は、例えば、ソース、ドレイン領域ＳＤ間電流の差として十分に検出可能である。
【００４８】
また、本実施の形態の半導体装置は、図４に示す破線間の領域において、ポアＰを挟んだ２つの容量（Ｃａ１、Ｃａ２）でモデル化することができる（図５）。図４は、本実施の形態の半導体装置のポア部と図５に示す容量との関係を説明するための斜視図である。図５は、ポア部と容量との関係を示す回路図である。図５に示す容量Ｃａ１は、図４に示す破線間の領域における、ゲート電極ＧとポアＰとの間の容量を示す。容量Ｃａ２は、図４に示す破線間の領域における、ポアＰとチャネル領域ＣＨとの間の容量を示す。
【００４９】
例えば、ポアＰの形状を１辺が３ｎｍの正四角柱と近似し、ゲート電極ＧとポアＰとの間の距離を５０ｎｍ、チャネル領域ＣＨの厚さおよびゲート電極Ｇの先端部（半導体膜１１２Ｇ）の厚さを３ｎｍ、ゲート電極ＧとポアＰとの間に位置する絶縁膜Ｚを酸化シリコン膜（比誘電率３．９）とした場合、容量Ｃａ１は約６．２１×１０−２１Ｆとなる。
【００５０】
ポア中の電荷量変化をΔＱとすると、ポア近傍の反転層（チャネル）端のしきい値シフト量ΔＶｔｈは、ΔＶｔｈ＝ΔＱ／Ｃａ１…（式１）で表される。ΔＱとして、例えば、１電子が変化したとすると、ΔＶｔｈ＝２５．７５Ｖとなる。このように、非常に大きなしきい値（Ｖｔｈ、しきい値電位、しきい値電圧）の変化が得られる。
【００５１】
前述したように、本実施の形態においては、チャネル領域ＣＨの厚さを小さくすることで、１電子がｘ方向に沿って並んだ擬一次元的な細い電流パスを形成することができるため、ポアＰ近傍の反転層（チャネル）１０端部における電界変化は、ほぼＦＥＴのしきい値（Ｖｔｈ）シフトに反映される。なお、反転層１０のｚ方向の幅が厚く、反転層１０のｙ方向の幅が厚い場合には、単一電荷が近くにきても、大きなしきい値シフトは得られない。これは、その電荷から遠い部分において電荷の影響が小さくなり、当該部分を介して反転層中に電流が流れてしまうためである。
【００５２】
例えば、前述の実効電荷数（見かけの電荷数）について、その差が一番小さいｄＡＭＰとｄＴＭＰとの差（１．４７−１．４０６＝０．０６４）をΔＱとして（式１）に代入した場合でも、ΔＶｔｈが１．６４８Ｖとなり、これらのヌクレオチドをしきい値の差として十分認識し得ることが分かる。
【００５３】
また、ポアＰとチャネル領域ＣＨを近づけることで、しきい値のシフト量は大きくなる。これは、ゲート電極Ｇとチャネル領域ＣＨとの間の電界のうち、ポアＰの脇からチャネル領域ＣＨへ回り込んで影響する電界を低減することができるからである。その結果、ポアＰ中の電界変調をチャネル領域ＣＨに効率よく伝えることができ、しきい値のシフト量をさらに大きくすることができる。例えば、ポアＰとチャネル領域ＣＨとの距離は、１０ｎｍ以下が好ましく、実施の形態２で詳細に説明するように、ポアＰとチャネル領域ＣＨとを接触させ、また、チャネル領域ＣＨの内部にポアＰを形成してもよい。
【００５４】
次いで、本実施の形態の半導体装置の電気特性のシミュレーションの結果を説明する。図６は、本実施の形態の半導体装置の電気特性のシミュレーションの結果を示すグラフである。横軸は、ゲート電圧（Ｖ）、縦軸は、ソース−ドレイン間電流（Ａ）である。シミュレーションに際しては、SILVACO社製のデバイスシミュレータであるDevEditおよびATLASを用いて、３Ｄ電気特性のシミュレーションを行った。シミュレーション条件は次のとおりである。チャネル領域ＣＨについて、幅（ｙ方向の長さ）を５０ｎｍ、長さ（ｘ方向の長さ）を１５０ｎｍ、チャネル領域ＣＨの厚さ（ｚ方向の長さ）を３ｎｍとした。また、ゲート電極Ｇ、バックゲート電極ＢＧ、ソース、ドレイン領域ＳＤは、リン（Ｐ）濃度が３×１０２０／ｃｍ３のｎ型のシリコン膜とし、チャネル領域ＣＨは、ノンドープのシリコン膜とした。また、ゲート電極Ｇとチャネル領域ＣＨとの距離は５０ｎｍ、チャネル領域ＣＨとバックゲート電極ＢＧとの距離は５０ｎｍとした。また、ソース、ドレイン領域ＳＤの一方（ソース側）の電位を０Ｖと、他方（ドレイン側）の電位を０．１Ｖ、バックゲート電極ＢＧの電位を−２Ｖとし、ゲート電極Ｇの電位を−１Ｖから０Ｖまでスイープした。なお、図６中の１．００Ｅ−ｎは、１．００×１０−ｎを示す。
【００５５】
上記シミュレーションの結果、ソース、ドレイン領域ＳＤ間に流れる電流は、チャネル領域ＣＨのゲート電極Ｇ側の端部において、極めて集中して流れることが確認された。また、図６に示すように、ゲート電圧の上昇に伴い、ソース、ドレイン間電流が上昇し、Ｓ値が、約３００ｍＶ程度のＦＥＴ特性を確認することができた。Ｓ値とは、ソース、ドレイン間電流を１０倍とするのに要するゲート電圧を言い、Ｓ値が小さいほど、ソース、ドレイン間電流の変化が大きくなり、検出感度が向上することとなる。
【００５６】
例えば、Ｓ値が３００ｍＶの場合、前述したｄＡＭＰとｄＴＭＰとの実効電荷数の差に基づくしきい値シフトΔＶｔｈ＝１．６４８Ｖが生じた場合、理論上５桁（１０５）以上の電流差が検出できることになる。このように、高感度なＤＮＡ解析が可能となる。
【００５７】
以上、本実施の形態の半導体装置が、生体関連物質であるヌクレオチドの電荷を検出し、また、これらの種類を識別可能であることを説明したが、上記シミュレーションに用いた数値は一例に過ぎず、これらの数値に限定されるものではない。
【００５８】
例えば、ソース、ドレイン間電流の変化量を５桁（１０５）以上とする必要がない場合には、ポアＰとチャネル領域ＣＨとの距離を長くし、電流の変化量を調整すればよい。また、条件（電位、不純物濃度）の変化により、ソース、ドレイン間電流の変化量が小さくなりすぎる場合には、ポアＰとチャネル領域ＣＨとの距離を短くすればよい。このように、チャネル領域ＣＨとゲート電極Ｇとの間にポアＰを設ける構成とすることで、これらの間の距離を容易に調整することができる。これにより、ソース、ドレイン間電流の変化量（検出感度）を容易に調整することができる。また、これらの間の距離ではなく、これらの間に位置する絶縁膜Ｚの誘電率を調整することで、ソース、ドレイン間電流の変化量を調整してもよい。例えば、ポアＰとゲート電極Ｇとの間に位置する絶縁膜として、より高誘電率の絶縁膜を使用することで、しきい値電圧のシフト量を増大させ、その結果、ソース、ドレイン間電流の変化量を大きくすることができる。このように、使用可能電位や、耐圧なども総合的に考慮しつつ、検出感度を向上させることのできる構造設計を行えばよい。
【００５９】
また、上記シミュレーションは、被検査物（各ヌクレオチド）の単体が有する実効電荷の違いに基づいて行ったが、被検査物溶液（各ヌクレオチド）に所定の処理を施すことにより、検出感度を向上させてもよい。例えば、ヌクレオチドを含有する溶液のｐＨを調整する。この場合、ポアＰ中のヌクレオチドの種類によって、ポアＰ中の正または負のイオンの数が大きく変化する。これは、各ヌクレオチドの分極の違いや大きさの違いによるものである。よって、上記溶液のｐＨを調整し、ヌクレオチドに追随するイオンの数を大きく変化させることで、実効電界や見かけの電荷数の差を大きくすることができる。
【００６０】
また、ポアＰの上下の被検査物（例えば、ヌクレオチドを含有する溶液）に所定の電位を印加することで、被検査物をポアＰ内へ効率的に誘導することができる。
【００６１】
前述したように、バックゲート電極ＢＧは、必須のものではないが、バックゲート電極ＢＧに所定の電位を印加することで、反転層１０をよりポアＰ側に集中して形成することが可能である。言い換えれば、反転層１０のｙ方向の幅を小さくすることができる。また、バックゲート電極ＢＧに所定の電位を印加することで、しきい値の調整を行うことができる（図２参照）。
【００６２】
また、上記シミュレーションにおいては、検査時（駆動時）において、各ヌクレオチドの分極方向は、電界の向きと平行になると仮定したが、一定の確率において、分極方向と電界の向きが平行とならない場合も生じ得る。そのため、同一試料（例えば、上記溶液）を何度もポアＰを通過させ、測定を繰り返すことで、検査精度を向上させることができる。
【００６３】
本実施の形態の半導体装置（ＦＥＴ）は、前述したように検出感度を大きくすることが可能であるため、ＤＮＡなどの生体関連物質の微量の電荷量の変化を検出することが可能であり、従来、膨大な時間と費用がかかっていた、ゲノム解析などを、安価に、また、迅速に精度良く行うことができる。このように、ＤＮＡなどの生体関連物質の解析に用いて好適である。但し、本実施の形態の半導体装置の被検査物はＤＮＡに限定されず、他の生体関連物質の検査や、実効電荷量や実効電界を検出し得る物質（例えば、電荷を有する物質など）に広く適用可能である。
【００６４】
また、本実施の形態の半導体装置によれば、前述した非特許文献１や２に記載のトンネル電流方式と異なるため、太さ１ｎｍ程度のＤＮＡを検出するため、電極間の間隔を小さく（例えば、１．２５ｎｍ程度と）する必要がなく、より精度良く、検査を行うことができる。
【００６５】
また、トンネル電流方式では、電極の先端部が露出しているため、電極の酸化などによる特性劣化が懸念されるが、本実施の形態の半導体装置においては、電極（ＳＤ、Ｇ、ＢＧ）は、絶縁膜で覆われているため、電極の劣化を低減することができる。
【００６６】
また、本実施の形態の半導体装置によれば、前述の特許文献１や２のように、電流の流路（チャネル）にポアを設ける場合、即ち、チャネル面に対して垂直にポアを設ける場合と比較し、検出感度を向上させることができる。チャネル幅（電流幅）がポアの直径に対して大きくなるにつれて、ポア中の被検査物の有無や変化による電流の変化量が小さくなる。前述の特許文献１や２の構成おいて、ポアの直径（例えば、３ｎｍ程度）に近いチャネル幅（電流幅）とすることは困難である。これに対し、本実施の形態においては、前述したように、チャネル領域ＣＨの側面ｘｚ１において細い電流パス（反転層１０）を形成することが可能であり、検出感度を格段に向上させることができる（図２等参照）。
【００６７】
［製法説明］
次いで、図７〜図３９を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図７〜図３９は、本実施の形態の半導体装置の製造工程を示す要部断面図または要部平面図である。断面図は、平面図のＡ−Ａ’またはＢ−Ｂ’断面に対応する。
【００６８】
まず、図７〜図９に示すように、支持基板１０８として、例えばシリコン基板を準備する。なお、シリコン基板以外の基板を用いてもよい。次いで、支持基板１０８上に下地絶縁膜として、例えば、窒化シリコン膜１０９と酸化シリコン膜１１０との積層膜を形成する。窒化シリコン膜１０９は、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法などを用いて、例えば、１５ｎｍ程度堆積する。この上部に、酸化シリコン膜１１０を、ＣＶＤ法などを用いて、例えば、１５〜３０ｎｍ程度堆積する。
【００６９】
次いで、図１０〜図１２に示すように、下地絶縁膜（酸化シリコン膜１１０）の上部に、半導体膜（導電性膜）として、例えば、ｎ型の多結晶シリコン膜を形成する。ｎ型の多結晶シリコン膜は、例えば、ｎ型の不純物をドープしながらＣＶＤ法などを用いて、例えば、１００ｎｍ程度堆積する。
【００７０】
次いで、ソース、ドレイン領域ＳＤ、ゲート電極Ｇおよびバックゲート電極ＢＧの形成予定領域に、フォトリソグラフィ法を用いてフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜をマスクとして用いて、ｎ型の多結晶シリコン膜（半導体膜）をエッチングする。この後、フォトレジスト膜をアッシングなどにより除去することにより、ソース、ドレイン領域ＳＤ、半導体膜１１１Ｇおよび半導体膜１１１ＢＧを形成する。このような、フォトリソグラフィからフォトレジスト膜の除去までの一連の工程をパターニングという。即ち、半導体膜をパターニングすることにより、ソース、ドレイン領域ＳＤ、半導体膜１１１Ｇおよび半導体膜１１１ＢＧとなる３つのパターン（膜片）を形成する。
【００７１】
ソース、ドレイン領域ＳＤは、ソースまたはドレインとなる領域を示し、いずれがソース（ドレイン）となってもよい。図１２に示すように、ソース、ドレイン領域ＳＤ、半導体膜１１１Ｇおよび半導体膜１１１ＢＧのパターン（上面から見た平面形状）は、矩形状である。２つのソース、ドレイン領域ＳＤは、所定の距離離間してｘ方向に並んで配置されている。この２つのソース、ドレイン領域ＳＤ間が、後述するチャネル領域ＣＨとなる。また、半導体膜１１１Ｇおよび半導体膜１１１ＢＧは、所定の距離離間してｙ方向に並んで配置されている。
【００７２】
次いで、図１３〜図１５に示すように、ソース、ドレイン領域ＳＤ、半導体膜１１１Ｇおよび半導体膜１１１ＢＧ上を含む下地絶縁膜（酸化シリコン膜１１０）の上部に、半導体膜１１２として、例えば、ノンドープの多結晶シリコン膜を形成する。この半導体膜１１２は、チャネル領域ＣＨとなる。また、この半導体膜１１２は、下層の半導体膜（１１１Ｇ、１１１ＢＧ）とともに、ゲート電極Ｇまたはバックゲート電極ＢＧとなる。
【００７３】
例えば、ＣＶＤ法などを用いて、アモルファスシリコン膜を堆積した後で、熱処理（アニール処理）により多結晶化させ、多結晶シリコン膜を形成する。熱処理時間と温度を適切に制御することによって、多結晶シリコン膜中へのｎ型不純物（ドーパント）の拡散を調整する。即ち、後述するチャネル領域ＣＨ、ゲート電極Ｇおよびバックゲート電極ＢＧの薄膜部（１１２Ｇ、１１２ＢＧ）へのｎ型不純物（ドーパント）の拡散を調整する。チャネル領域ＣＨ全面に不純物が拡散してしまうと、ＦＥＴ動作ができなくなるため、チャネル領域ＣＨの中央部までは不純物を拡散させないよう、熱処理時間と温度を設定する。また、ゲート電極Ｇまたはバックゲート電極ＢＧの薄膜部（１１２Ｇ、１１２ＢＧ）は、チャネル領域ＣＨへ電界を及ぼすゲート電極（Ｇ、ＢＧ）としての役割を果たすため、できるだけ低抵抗とすることが好ましい。よって、チャネル領域ＣＨの中央部付近までは不純物を拡散させない範囲で、ゲート電極Ｇまたはバックゲート電極ＢＧの薄膜部（１１２Ｇ、１１２ＢＧ）へ不純物が拡散するよう、熱処理時間と温度を制御する。
【００７４】
また、ゲート電極Ｇまたはバックゲート電極ＢＧの薄膜部（１１２Ｇ、１１２ＢＧ）への不純物の導入をイオン注入法で行ってもよい。例えば、ソース、ドレイン領域ＳＤ、半導体膜１１１Ｇ、１１１ＢＧ、１１２ＳＤ、１１２Ｇ、１１２ＢＧおよびチャネル領域ＣＨをノンドープの多結晶シリコン膜で形成し、チャネル領域ＣＨまたはその形成予定領域をマスクしたイオン注入により不純物の導入を行う。その後、不純物の活性化のために、短時間の活性化アニールを行う。不純物の活性化アニールには、例えばＲＴＡ（Rapid Thermal Annealing）や、ＬＳＡ（Laser Spike Annealing）を用いることができる。このようなイオン注入法を用いた工程によれば、チャネル領域ＣＨへの不純物の拡散を低減することができ、チャネル領域ＣＨにおいて、チャネルとして機能する部分を広く確保することができる。
【００７５】
チャネル領域となる多結晶シリコン膜の膜厚は５ｎｍ以下とすることが好ましい。多結晶シリコン膜として、２ｎｍ以下の薄膜を形成することができる。このように、半導体膜１１２（多結晶シリコン膜）を薄く形成することで、前述したように、ゲート電極Ｇと対向するチャネル領域（半導体領域）ＣＨを薄膜化することができる。これにより、駆動時において、チャネル領域ＣＨの側面ｘｚ１において、擬一次元的な細い電流パス（反転層１０）を形成することが可能となる（図２参照）。
【００７６】
例えば、図１６〜図１８に示すように、アモルファスシリコン膜の状態または多結晶化した後の多結晶シリコン膜の状態で、酸化処理を施す。この酸化処理により、シリコン膜の表面が酸化され、酸化シリコン膜１１３が形成される。この工程により、酸化シリコン膜１１３の下部に残存する半導体膜（シリコン膜）１１２の膜厚を小さくすることができる。なお、半導体膜１１２（ここでは、アモルファスシリコン膜や多結晶シリコン膜）の薄膜を制御性良く形成することができれば、上記酸化処理（酸化工程）を省略してもよい。
【００７７】
次いで、図１９〜図２１に示すように、半導体膜１１２（多結晶シリコン膜）および酸化シリコン膜１１３をパターニングすることによりチャネル領域ＣＨ、半導体膜１１２Ｇおよび半導体膜１１２ＢＧを形成する。このチャネル領域ＣＨは、ソース、ドレイン領域ＳＤ間に位置する半導体膜１１２（多結晶シリコン膜）よりなる。図２１に示すように、チャネル領域ＣＨのパターン（上面から見た平面形状）は、ｘ方向に長辺を有する矩形状である。なお、ここでは、チャネル領域ＣＨを構成する半導体膜１１２（多結晶シリコン膜）は、ソース、ドレイン領域ＳＤ上を覆うようにＨ字状にパターニングされている。ソース、ドレイン領域ＳＤ上の半導体膜（多結晶シリコン膜）を１１２ＳＤで示す。また、この半導体膜１１２（多結晶シリコン膜）上には酸化シリコン膜１１３が配置されている（図１９、図２０参照）。
【００７８】
さらに、このパターニングにより、半導体膜１１１Ｇとその上部の半導体膜１１２Ｇとの積層膜よりなるゲート電極Ｇが形成される。半導体膜１１２Ｇは図２１に示すように、半導体膜１１１Ｇ上からチャネル領域ＣＨの方向に突出部１１２ａを有する形状にパターニングされている。即ち、半導体膜１１２Ｇは、半導体膜１１１Ｇ上から、半導体膜１１１Ｇのチャネル領域ＣＨ側の側面を覆い、酸化シリコン膜１１０上面にかけて形成されており、酸化シリコン膜１１０上に位置する部分が、上記突出部１１２ａとなっている。この半導体膜１１２Ｇ上にも酸化シリコン膜１１３が配置されている（図２０参照）。
【００７９】
このように、ゲート電極Ｇを積層構造とすることで、チャネル領域ＣＨの側面ｘｚ１と対向する側（突出部１１２ａ）の膜厚を小さくでき、先鋭化できる。チャネル領域ＣＨの特に側面ｘｚ１へ対するゲート電位の影響を大きくすることができる。これにより、感度良く、被検査物を検査することができる。
【００８０】
また、このパターニングにより、半導体膜１１１ＢＧとその上部の半導体膜１１２ＢＧとの積層膜よりなるバックゲート電極ＢＧが形成される。半導体膜１１２ＢＧは、図２１に示すように、半導体膜１１１ＢＧ上からチャネル領域ＣＨの方向に突出部１１２ａを有する形状にパターニングされている。即ち、半導体膜１１２ＢＧは、半導体膜１１１ＢＧ上から、半導体膜１１１ＢＧのチャネル領域ＣＨ側の側面を覆い、酸化シリコン膜１１０の上面にかけて形成されており、酸化シリコン膜１１０上に位置する部分が、上記突出部１１２ａとなっている。この半導体膜１１２ＢＧ上にも酸化シリコン膜１１３が配置されている（図２０参照）。
【００８１】
次いで、図２２〜図２４に示すように、酸化シリコン膜１１３上を含む下地絶縁膜（酸化シリコン膜１１０）の上部に、層間絶縁膜ＩＬ１を形成する。層間絶縁膜ＩＬ１としては、例えば、下層側から、酸化シリコン膜ＩＬ１ａ、窒化シリコン膜ＩＬ１ｂ、酸化シリコン膜ＩＬ１ｃおよび窒化シリコン膜ＩＬ１ｄが順次積層された積層膜を用いる。例えば、酸化シリコン膜１１３の上部に、ＣＶＤ法などを用いて、酸化シリコン膜ＩＬ１ａを２０ｎｍ程度堆積した後、その上部に、ＣＶＤ法などを用いて、窒化シリコン膜ＩＬ１ｂを１０ｎｍ程度堆積する。この後、さらに、ＣＶＤ法などを用いて、酸化シリコン膜ＩＬ１ｃを１５０ｎｍ程度堆積した後、その上部に、ＣＶＤ法などを用いて、窒化シリコン膜ＩＬ１ｄを２００ｎｍ程度堆積する。例えば、上記酸化シリコン膜ＩＬ１ａが、ゲート電極Ｇの突出部１１２ａとチャネル領域ＣＨとの間に位置し、ゲート絶縁膜となる。また、上記酸化シリコン膜ＩＬ１ａは、バックゲート電極ＢＧの突出部１１２ａとチャネル領域ＣＨとの間にも位置する。
【００８２】
次いで、図２５〜図２７に示すように、層間絶縁膜ＩＬ１および半導体膜（１１２ＳＤ、１１２Ｇ、１１２ＢＧ、多結晶シリコン膜）をパターニングすることにより、ソース、ドレイン領域ＳＤ、ゲート電極Ｇおよびバックゲート電極ＢＧまで到達するコンタクトホールＣ１を形成する。次いで、コンタクトホールＣ１内を含む層間絶縁膜ＩＬ１上に、導電性膜を形成する。導電性膜としては、例えば、アルミニウム（Ａｌ）などの金属膜を用いることができる。例えば、コンタクトホールＣ１内を含む層間絶縁膜ＩＬ１上に、スパッタリング法などによりアルミニウム膜を堆積し、この後、アルミニウム膜をパターニングすることにより、第１プラグ（接続部）Ｐ１および第１層配線Ｍ１を形成する。
【００８３】
次いで、図２８〜図３０に示すように、第１層配線Ｍ１上を含む層間絶縁膜ＩＬ１上に、層間絶縁膜ＩＬ２として、例えば、窒化シリコン膜を形成する。窒化シリコン膜は、例えば、ＣＶＤ法などを用いて、２００ｎｍ程度堆積する。次いで、層間絶縁膜ＩＬ２をパターニングすることにより、第１層配線Ｍ１まで到達するコンタクトホールＣ２を形成する。このコンタクトホールＣ２は、ソース、ドレイン領域ＳＤ、ゲート電極Ｇやバックゲート電極ＢＧとの電気的接続部となる。この内部に、導電性膜を埋め込み端子としてもよい、また、外部接続端子を挿入してもよい。
【００８４】
次いで、図３１〜図３３に示すように、チャネル領域ＣＨの上方の層間絶縁膜ＩＬ２および層間絶縁膜ＩＬ１の一部をパターニングすることにより開口部ＯＡを形成する。例えば、層間絶縁膜ＩＬ２および層間絶縁膜ＩＬ１中の上層の２層である窒化シリコン膜ＩＬ１ｄおよび酸化シリコン膜ＩＬ１ｃをエッチングする。このように、チャネル領域ＣＨの上方の層間絶縁膜（ＩＬ２、ＩＬ１）をエッチングすることで、チャネル領域ＣＨの上方に積層された膜を薄膜化する。上記工程により、チャネル領域ＣＨ上には、比較的薄い窒化シリコン膜ＩＬ１ｂ、酸化シリコン膜ＩＬ１ａおよび酸化シリコン膜１１３が配置されることとなる。開口部ＯＡのパターン（上面から見た平面形状）は、例えば、チャネル領域ＣＨの中心部およびその近傍を含む矩形状である（図３３）。この開口部ＯＡは、後述するポアＰの形成予定領域を含むように形成する。
【００８５】
次いで、図３４〜図３６に示すように、支持基板１０８の裏面に、ハードマスク１１７として、例えば窒化シリコン膜を形成する。この窒化シリコン膜は、例えば、ＣＶＤ法などを用いて堆積する。次いで、このハードマスク１１７をパターニングすることにより、チャネル領域ＣＨの下方を開口したハードマスク１１７を形成する。次いで、このハードマスク１１７をマスクとして、支持基板（シリコン基板）１０８をエッチングすることにより溝ＧＲを形成する。例えば、ＫＯＨ（水酸化カリウム）液やＴＭＡＨ液などを用いて支持基板１０８の裏面側をウェットエッチングする。このように、チャネル領域ＣＨの下方の支持基板１０８を薄膜化する。ここでは、窒化シリコン膜１０９が露出するまで支持基板１０８をエッチングし、溝ＧＲを形成している。この工程により、チャネル領域ＣＨ下には、比較的薄い酸化シリコン膜１１０と窒化シリコン膜１０９が配置されることとなる。溝ＧＲのパターン（上面から見た平面形状）は、例えば、図３６に示すように、チャネル領域ＣＨの中心部およびその近傍を含む矩形状である。この溝ＧＲは、後述するポアＰの形成予定領域を含むように形成すればよい。ここでは、溝ＧＲのパターンは、チャネル領域ＣＨの他、ソース、ドレイン領域ＳＤ、ゲート電極Ｇおよびバックゲート電極ＢＧの形成領域を含む比較的広い領域と対応している。
【００８６】
次いで、図３７〜図３９に示すように、ポア（孔、貫通孔、穴）Ｐを形成する。開口部ＯＡ内であって、チャネル領域ＣＨとゲート電極Ｇ上の半導体膜１１２Ｇとの間の領域に、ＴＥＭビームなどのエネルギー線を照射することによって、窒化シリコン膜ＩＬ１ｂ、酸化シリコン膜ＩＬ１ａ、酸化シリコン膜１１０および窒化シリコン膜１０９を貫き、ポアＰを形成する。ポアＰの直径は、５ｎｍ以下とすることが好ましい。エネルギー線によれば、微細な径のポアＰを容易に形成することができる。また、前述したように、チャネル領域ＣＨおよびその近傍の領域において、その上下の膜や基板を薄膜化しているため、制御性良く、微細なポアＰを形成することができる。
【００８７】
なお、上記のようなエネルギー線を用いず、エッチングによりポアＰを形成してもよい。例えば、窒化シリコン膜ＩＬ１ｂ、酸化シリコン膜ＩＬ１ａ、酸化シリコン膜１１０および窒化シリコン膜１０９をエッチングにより除去することにより貫通孔を形成し、ポアＰとしてもよい。この際、貫通孔の直径が大きい場合には、貫通孔内を含む、支持基板１０８上に、ＣＶＤ法などにより酸化シリコン膜を形成することで、貫通孔の直径を小さくしてもよい。この場合、貫通孔の側壁にも酸化シリコン膜が形成されるため、ポアＰの直径を小さくすることができる。もちろん、ＴＥＭビームなどにより貫通孔を形成した場合においても、孔径の調整のため、貫通孔の側壁に上記のように酸化シリコン膜を形成してもよい。
【００８８】
ポアＰは、図３９に示すように、開口部ＯＡ内であって、チャネル領域ＣＨとゲート電極Ｇとの間の領域の内部に形成する。
【００８９】
このような位置にポアＰを配置することで、ポアＰを通過するＤＮＡを構成するヌクレオチドによるソース、ドレイン間電流に与える影響を大きくすることができる。具体的には、チャネル領域ＣＨの側面ｘｚ１において、擬一次元的に形成される細い電流パス（反転層１０）に対する各ヌクレオチドの影響を大きくすることができる（図２参照）。よって、ポアＰを通過するヌクレオチドの種類によって、ソース、ドレイン間電流を大きく変化させることができる。これにより、感度良く、ＤＮＡを構成する各ヌクレオチドを検出し、ゲノム配列を効率的に解析することができる。
【００９０】
（実施の形態２）
実施の形態１のポアＰの配置位置の変形例について本実施の形態において説明する。
【００９１】
実施の形態１で説明したように、反転層（チャネル）１０は、ゲート電極Ｇからの電界により誘起される電子（キャリア）により構成される（図２参照）。よって、ポアＰの位置は、この反転層１０とゲート電極Ｇとの間に配置することが好ましい。これらの間に配置することにより、ポアＰ中に導入された被検査物による電位変化を、ソース、ドレイン間電流（チャネル電流）に効果的に反映させることができる。例えば、ポアＰを、反転層１０とバックゲート電極ＢＧとの間に配置しても、ソース、ドレイン間電流（チャネル電流）の変化は極めて小さくなってしまう。
【００９２】
図４０は、ポアＰを配置して好適な領域を示す斜視図および平面図である。図４０（Ａ）は、斜視図、図４０（Ｂ）は、平面図である。このポアＰを配置して好適な領域ＰＡを斜線で示す。図４０（Ａ）および（Ｂ）に示すように、チャネル領域ＣＨの側面（ｘｚ１）と、この側面と対向するゲート電極Ｇの側面との間に位置する斜線の領域ＰＡに、ポアＰを配置することが好ましい。また、この領域ＰＡの中でも反転層とポアＰとの距離が近いほど検出感度は向上する。この反転層（チャネル）は、チャネル領域ＣＨの側面ｘｚ１側の内部に形成される（図２参照）。よって、ポアＰをできるだけチャネル領域ＣＨの側面ｘｚ１と近接して形成することが好ましい。例えば、ポアＰの形成位置は、実施の形態１（図１等参照）で説明したゲート電極Ｇとチャネル領域ＣＨとの間に位置する絶縁膜（酸化シリコン膜ＩＬ１ａ）中の他、チャネル領域ＣＨと絶縁膜（酸化シリコン膜ＩＬ１ａ）との境界部や、チャネル領域ＣＨの側面ｘｚ１側の内部としてもよい。よって、上記ポアＰを配置して好適な領域ＰＡには、チャネル領域ＣＨの側面ｘｚ１に沿った所定の幅（例えば、１５ｎｍ程度）の領域も含まれている。
【００９３】
（変形例１）
図４１は、本実施の形態の半導体装置の変形例１の構成を示す斜視図および平面図である。図４１（Ａ）は、斜視図、図４１（Ｂ）は、平面図である。図４１に示すように、変形例１においては、チャネル領域ＣＨの側面ｘｚ１と絶縁膜（酸化シリコン膜ＩＬ１ａ）との境界部にポアＰが配置されている。例えば、ポアＰの半分がチャネル領域ＣＨの側面ｘｚ１内に配置され、他の半分が絶縁膜（酸化シリコン膜ＩＬ１ａ）中に配置されるように、ポアＰを配置する。その他の構成は、実施の形態１と同様であるためその詳細な説明を省略する。
【００９４】
このようにポアＰを配置することで、反転層（チャネル）がポアＰと接するように形成され、検出感度を向上させることができる。
【００９５】
（変形例２）
図４２は、本実施の形態の半導体装置の変形例２の構成を示す斜視図および平面図である。図４２（Ａ）は、斜視図、図４２（Ｂ）は、平面図である。図４２に示すように、変形例２においては、チャネル領域ＣＨの側面ｘｚ１の内側にポアＰが配置されている。例えば、ポアＰを、チャネル領域ＣＨの内部に、ポアＰの端部がチャネル領域ＣＨの側面ｘｚ１と接するように配置する。その他の構成は、実施の形態１と同様であるためその詳細な説明を省略する。
【００９６】
このようにポアＰを配置することで、反転層（チャネル）がポアＰと接するように形成され、検出感度を向上させることができる。
【００９７】
本実施の形態（変形例１、変形例２）の半導体装置の動作方法は実施の形態１と同様であるため、その詳細な説明を省略する。即ち、実施の形態１と同様に、ＤＮＡなどの被検査物をポアＰ内に導入し、ソース、ドレイン領域ＳＤ間電流の変化を検出することにより、ＤＮＡを構成するヌクレオチドの配列を解析する。
【００９８】
なお、前述したように、本実施の形態によれば、実施の形態１と比較し、検出感度を向上させることができる。但し、実施の形態１（図１等参照）の構成によれば、被検査物とチャネル領域ＣＨとが接することがない。即ち、被検査物（例えば、溶液）は、絶縁膜（酸化シリコン膜ＩＬ１ａ）中を通過する。よって、被検査物（例えば、溶液）によるチャネル領域ＣＨの酸化や腐食など、チャネル領域ＣＨの特性劣化を低減することができる。また、チャネル領域ＣＨの耐酸化性や耐腐食性などを考慮する必要がなく、材料の選択の幅が広がる。また、チャネル領域ＣＨの耐酸化処理や耐腐食処理などを行う必要がなく、製造工程が簡素化される。
【００９９】
また、本実施の形態（変形例１、変形例２）の半導体装置の製造工程は、ポアＰの形成工程以外の工程については、実施の形態１と同様であるため、その説明を省略する。例えば、実施の形態１において、図３７〜図３９を参照しながら説明したポアＰの形成工程において、その形成位置を変更すればよい。即ち、ポアＰを、チャネル領域ＣＨと絶縁膜（酸化シリコン膜ＩＬ１ａ）との境界部、もしくはチャネル領域ＣＨの側面ｘｚ１側の内部に配置する。例えば、かかる位置に、ＴＥＭビームなどのエネルギー線を照射することによって、窒化シリコン膜ＩＬ１ｂ、酸化シリコン膜ＩＬ１ａ、酸化シリコン膜１１３、チャネル領域ＣＨ（１１２）、酸化シリコン膜１１０および窒化シリコン膜１０９を貫き、ポアＰを形成する。
【０１００】
（実施の形態３）
実施の形態１のチャネル領域ＣＨ、ゲート電極Ｇ、バックゲート電極ＢＧおよび半導体膜１１２ＳＤの形状の変形例について本実施の形態において説明する。
【０１０１】
（変形例Ａ）
図４３は、本実施の形態の半導体装置の変形例Ａの構成を示す斜視図および平面図である。図４３（Ａ）は、斜視図、図４３（Ｂ）は、平面図である。
【０１０２】
図４３に示すように、変形例Ａにおいては、チャネル領域ＣＨがＳｉ（シリコン）ドットＤＴにより構成されている。いわゆる“単電子トランジスタ”を用いる。このＳｉドット（クーロンアイランド、量子ドット）ＤＴを、単電子が渡り歩くことにより、ソース、ドレイン領域ＳＤ間に電流が流れる。
【０１０３】
ＳｉドットＤＴを介してソース、ドレイン領域ＳＤ間に電流が流れるか否かは、ゲート電極ＧによるＳｉドットＤＴに対する電界で制御される。よって、ポアＰ中の被検査物による電位変化により、ＳｉドットＤＴへの単電子の遷移可否や遷移確率が変化する。
【０１０４】
このように、チャネル領域としてＳｉドットＤＴを利用することで、ポアＰ中の被検査物の有無やその変化による検出信号の変化比を非常に大きくすることができる。よって、より高感度な検出が可能となる。
【０１０５】
図４３に示すように、本実施の形態の半導体装置は、酸化シリコン膜１１０のような絶縁膜（絶縁層）上に設けられた、ソース、ドレイン領域ＳＤおよびゲート電極（コントロールゲート電極）Ｇを有する。このソース、ドレイン領域ＳＤ間にＳｉドットＤＴが配置される。また、ソース、ドレイン領域ＳＤ上の半導体膜（多結晶シリコン膜）１１２ＳＤは、ソース、ドレイン領域ＳＤ上からＳｉドットＤＴの近傍まで形成されている。また、その先端形状は、上面からの平面視において三角形状となっている。
【０１０６】
半導体膜１１２ＳＤとＳｉドットＤＴとの間の距離は、例えば、１〜１０ｎｍ程度、ＳｉドットＤＴとポアＰとの間の距離は、例えば、１〜５ｎｍ程度である。また、本実施の形態の半導体装置の動作は、実施の形態１と同様である。
【０１０７】
（変形例Ｂ）
図４４は、本実施の形態の半導体装置の変形例Ｂの構成を示す斜視図および平面図である。図４４（Ａ）は、斜視図、図４４（Ｂ）は、平面図である。
【０１０８】
図４４に示すように、変形例Ｂにおいては、ゲート電極Ｇの突出部１１２ａの形状（上面からの平面視における形状）が、三角形状となっている。
【０１０９】
具体的には、半導体膜１１１Ｇとその上部の半導体膜１１２Ｇとの積層膜よりなるゲート電極Ｇの半導体膜１１２Ｇが、半導体膜１１１Ｇ上からチャネル領域ＣＨの方向に形成されているが、その先端部が三角形状となっている。別の言い方をすれば、半導体膜１１２Ｇは、三角形状の突出部１１２ａを有する形状となっている。さらに、別の言い方をすれば、半導体膜１１２Ｇのうち、酸化シリコン膜１１０上に形成されている部位は、三角形状の突出部１１２ａを有する形状となっている。
【０１１０】
このように、突出部１１２ａを三角形状とし、ポアＰに対して先鋭化した形状とすることで、ゲート電極Ｇへの印加電圧が、先端部で強調され、ポアＰに加わる電界が強まる。よって、ポアＰ中の被検査物による電界への影響を、ソース、ドレイン領域ＳＤ間電流（チャネル電流）の変化として鮮明に捉えることができる。
【０１１１】
なお、本実施の形態の半導体装置においては、半導体膜１１２Ｇの形状以外は、実施の形態１の半導体装置と同様の構成であるためその説明を省略する。また、動作についても実施の形態１と同様である。また、製造工程についても、半導体膜１１２のパターニングの際、突出部１１２ａを三角形状にパターニングする以外は、実施の形態１の場合と同様に製造することができる。
【０１１２】
（変形例Ｃ）
図４５は、本実施の形態の半導体装置の変形例Ｃの構成を示す斜視図および平面図である。図４５（Ａ）は、斜視図、図４５（Ｂ）は、平面図である。
【０１１３】
図４５に示すように、変形例Ｃにおいては、ゲート電極Ｇの突出部１１２ａの形状（上面からの平面視における形状）が、台形状となっている。但し、台形状の上底および下底のうち短い底辺側がチャネル領域ＣＨ側に配置され、長い底辺側が半導体膜１１１Ｇ側に配置されている。
【０１１４】
即ち、半導体膜１１１Ｇとその上部の半導体膜１１２Ｇとの積層膜よりなるゲート電極Ｇの半導体膜１１２Ｇが、半導体膜１１１Ｇ上からチャネル領域ＣＨの方向に形成されているが、その先端部が台形状となっている。別の言い方をすれば、半導体膜１１２Ｇは、台形状の突出部１１２ａを有する形状となっている。
【０１１５】
このように、突出部１１２ａを台形状とし、ポアＰに対して先鋭化した形状とすることで、ゲート電極Ｇへの印加電圧が、先端部で強調され、ポアＰに加わる電界が強まる。よって、ポアＰ中の被検査物による電界への影響を、ソース、ドレイン領域ＳＤ間電流（チャネル電流）の変化として鮮明に捉えることができる。
【０１１６】
なお、本実施の形態の半導体装置においては、半導体膜１１２Ｇの形状以外は、実施の形態１の半導体装置と同様の構成であるためその説明を省略する。また、動作についても実施の形態１と同様である。また、製造工程についても、半導体膜１１２のパターニングの際、突出部１１２ａを台形状にパターニングする以外は、実施の形態１の場合と同様に製造することができる。
【０１１７】
（変形例Ｄ）
図４６は、本実施の形態の半導体装置の変形例Ｄの構成を示す斜視図および平面図である。図４６（Ａ）は、斜視図、図４６（Ｂ）は、平面図である。
【０１１８】
図４６に示すように、変形例Ｄにおいては、半導体膜１１２ＳＤに突出部１１２ａを設けており、この突出部１１２ａの形状（上面からの平面視における形状）が、台形状となっている。但し、台形状の上底および下底のうち短い底辺側がチャネル領域ＣＨ側に配置され、長い底辺側がソース、ドレイン領域ＳＤ側に配置されている。なお、この場合、半導体膜１１２ＳＤを含めてソース、ドレイン領域ＳＤと見てもよい。また、本変形例Ｄにおいては、ゲート電極Ｇのゲート長（ゲート電極Ｇのｘ方向の長さ）を実施の形態１と比較し大きくしてある。また、バックゲート電極ＢＧのゲート長（バックゲート電極ＢＧのｘ方向の長さ）も、実施の形態１と比較し大きくしてある。
【０１１９】
よって、ゲート電極Ｇとチャネル領域ＣＨとの対向面積を大きくすることができる。これにより、ゲート電極Ｇによる電界をチャネル領域ＣＨの全面に効率よく印加することができ、トランジスタ特性を向上させることができる。具体的には、チャネル電流値やＳ値などを向上させることができる。
【０１２０】
よって、検出電流値が増加し、検出信号処理が容易となる。また、信号処理の高速化を図ることができる。また、ポアＰ中の被検査物の影響によりしきい値電圧のシフトが起こった場合であっても、Ｓ値の向上により、一定のゲート電圧における検出電流のシフト量をより多くとることができ、識別能（検出感度）を向上させることができる。
【０１２１】
なお、本実施の形態の半導体装置においては、半導体膜１１２ＳＤ、ゲート電極Ｇおよびバックゲート電極ＢＧのパターン形状以外は、実施の形態１の半導体装置と同様の構成であるためその説明を省略する。また、動作についても実施の形態１と同様である。また、製造工程についても、半導体膜１１２Ｇ、１１２ＢＧおよび１１２ＳＤを上記形状にパターニングする以外は、実施の形態１の場合と同様に製造することができる。
【０１２２】
（変形例Ｅ）
図４７は、本実施の形態の半導体装置の変形例Ｅの構成を示す斜視図および平面図である。図４７（Ａ）は、斜視図、図４７（Ｂ）は、平面図である。
【０１２３】
図４７に示すように、変形例Ｅにおいては、上記変形例Ｄと同様に、半導体膜１１２ＳＤに突出部１１２ａを設けており、この突出部１１２ａの形状（上面からの平面視における形状）が、台形状となっている。ここでも、台形状の上底および下底のうち短い底辺側がチャネル領域ＣＨ側に配置され、長い底辺側がソース、ドレイン領域ＳＤ側に配置されている。
【０１２４】
また、本変形例Ｅにおいては、上記変形例Ｄと同様に、ゲート電極Ｇおよびバックゲート電極ＢＧのゲート長（各電極のｘ方向の長さ）を実施の形態１と比較し大きくしてある。
【０１２５】
本変形例Ｅにおいて、上記変形例Ｄと異なる点は、ゲート電極Ｇの半導体膜１１２Ｇが、台形状の突出部１１２ａを有する形状となっていることである。また、バックゲート電極ＢＧの半導体膜１１２ＢＧが、台形状の突出部１１２ａを有する形状となっている。
【０１２６】
このように、ゲート電極Ｇの先端部を台形状とすることで、ゲート電極Ｇの端部（角部）における電界集中を緩和することができる。バックゲート電極ＢＧについても同様にその端部における電界集中を緩和することができる。これにより、半導体装置の耐圧を向上することができる。
【０１２７】
このように、上記変形例Ｄの効果に加え、耐圧の向上を図ることができる。
【０１２８】
なお、本実施の形態の半導体装置においては、半導体膜１１２Ｇ、１１２ＢＧおよび１１２ＳＤの形状以外は、実施の形態１の半導体装置と同様の構成であるためその説明を省略する。また、動作についても実施の形態１と同様である。また、製造工程についても、半導体膜１１２のパターニングの際、半導体膜１１２Ｇ、１１２ＢＧおよび１１２ＳＤを上記形状にパターニングする以外は、実施の形態１の場合と同様に製造することができる。
【０１２９】
（実施の形態４）
以下、図面を参照しながら本実施の形態の半導体装置の構造と製造方法について詳細に説明する。
【０１３０】
図４８〜図５０は、本実施の形態の半導体装置の構成を示す要部断面図および要部平面図である。断面図は、平面図のＣ−Ｃ’またはＤ−Ｄ’断面に対応する。
【０１３１】
図４８〜図５０に示すように、本実施の形態の半導体装置は、酸化シリコン膜１１０のような絶縁膜（絶縁層）の第１面（表面、上面）上に設けられた、浮遊ゲート電極（フローティングゲート電極）ＦＧおよび制御ゲート電極（コントロールゲート電極）ＣＧを有する。
【０１３２】
この浮遊ゲート電極ＦＧの側面と制御ゲート電極ＣＧの側面とは対向するように配置され、この浮遊ゲート電極ＦＧおよび制御ゲート電極ＣＧとの間（側面間）の領域には、ポア（孔、貫通孔、穴）Ｐが設けられている。このポアＰは、絶縁膜Ｚおよび酸化シリコン膜１１０等を貫通するように設けられている。また、ポアＰは、上記浮遊ゲート電極ＦＧの側面に沿って、酸化シリコン膜１１０の第１面と交差するように設けられている。ポアＰは、ＤＮＡなどの生体関連物質などの被検査物が通過する孔（穴）である。ポアＰの直径は、被検査物の大きさによって適宜調整すればよいが、ＤＮＡなどの生体関連物質を通過させる場合には、１ｎｍ以上５ｎｍ以下とすることが好ましい。ＤＮＡの太さは、１ｎｍ程度であることから、１ｎｍ以上とすることが好ましく、また、５ｎｍ以下であれば、感度良く、被検査物を検査することができる。
【０１３３】
また、上記酸化シリコン膜１１０の第２面（裏面、下面）上には、ソース、ドレイン領域ＳＤが設けられている（図４８）。このソース、ドレイン領域ＳＤは、図５０に示すように、浮遊ゲート電極ＦＧに対して、浮遊ゲート電極ＦＧの延在方向と交差する方向（図面の上下方向）の両側に配置されている。このように、本実施の形態の半導体装置は、浮遊ゲート電極ＦＧおよびソース、ドレイン領域ＳＤを有するＦＥＴ構成を有する。１０３は、素子分離絶縁膜である。
【０１３４】
また、上記浮遊ゲート電極ＦＧは、ｎ型の半導体膜１１１ＦＧおよび半導体膜１１２ＦＧの積層膜よりなる（図４９）。半導体膜１１２ＦＧは、半導体膜１１１ＦＧより薄い。また、半導体膜１１２ＦＧは、半導体膜１１１ＦＧ上から、半導体膜１１１ＦＧの制御ゲート電極ＣＧ側の側面を覆い、酸化シリコン膜１１０の上面にかけて形成されている。このように、浮遊ゲート電極ＦＧを積層構造とすることで、ポアＰ側の側面の膜厚を小さくでき、ゲート電位のポアＰに対する影響を大きくすることができる。これにより、感度良く、被検査物を検査することができる。
【０１３５】
また、制御ゲート電極ＣＧは、ｎ型の半導体膜１１１ＣＧおよび半導体膜１１２ＣＧの積層膜よりなる。半導体膜１１２ＣＧは、半導体膜１１１ＣＧより薄い。また、半導体膜１１２ＣＧは、半導体膜１１１ＣＧ上から、浮遊ゲート電極ＦＧ側の側面を覆い、酸化シリコン膜１１０の上面にかけて形成されている。このように、制御ゲート電極ＣＧを積層構造とすることで、ポアＰ側の側面の膜厚を小さくでき、ゲート電位のポアＰに対する影響を大きくすることができる。これにより、感度良く、被検査物を検査することができる。
【０１３６】
上記ソース、ドレイン領域ＳＤ間に電位差をもたせ、制御ゲート電極ＣＧへの印加電圧によりソース、ドレイン領域ＳＤ間電流を流すことができる。この際、印加電圧によりソース、ドレイン領域ＳＤ間電流が変化する。
【０１３７】
よって、ポアＰ中の被検査物が作り出す電界変化により、制御ゲート電極ＣＧおよび浮遊ゲート電極ＦＧとの間の電界が変調すれば、電界の変化に応じて、制御ゲート電極ＣＧの電位が変化する。これに対応して、ソース、ドレイン領域ＳＤ間電流が変化する。これにより、被検査物の解析を行うことができる。
【０１３８】
また、上記構成によれば、上記ソース、ドレイン領域ＳＤおよび制御ゲート電極ＣＧからなるＦＥＴを大面積化しやすい。よって、ＦＥＴのソース、ドレイン領域ＳＤ間電流の電流値、つまり検出電流の電流値を大きくすることができる。このように、検出電流が増大することで、検出信号処理が容易となり、検出信号処理の高速化が可能となる。
【０１３９】
次いで、図５１〜図５４を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図５１〜図５４は、本実施の形態の半導体装置の製造工程を示す要部断面図である。断面図は、図５０に示す平面図のＣ−Ｃ’またはＤ−Ｄ’断面に対応する。
【０１４０】
まず、図５１および図５２に示すように、支持基板１０８として、例えばシリコン基板を準備する。なお、シリコン基板以外の基板を用いてもよい。次いで、支持基板１０８の上部に酸化シリコン膜（素子分離絶縁膜）１０３を形成する。この素子分離絶縁膜１０３は、例えば、支持基板１０８中に設けられた溝の内部に酸化シリコン膜を埋め込むことにより形成する。
【０１４１】
次いで、支持基板１０８上を酸化するなどして酸化シリコン膜１１０を形成する。次いで、酸化シリコン膜１１０の上部に、半導体膜として、例えば、ｎ型の多結晶シリコン膜を形成する。ｎ型の多結晶シリコン膜は、例えば、ｎ型の不純物をドープしながらＣＶＤ法などを用いて形成する。次いで、半導体膜をパターニングすることにより、半導体膜１１１ＦＧおよび半導体膜１１１ＣＧを形成する。その後、支持基板１０８へ不純物を注入し、活性化アニールを施すことで、浮遊ゲート電極ＦＧの両側の拡散層（ソース、ドレイン領域ＳＤ）を形成する。
【０１４２】
次いで、半導体膜１１１ＦＧおよび半導体膜１１１ＣＧ上を含む酸化シリコン膜１１０の上部に、半導体膜として、例えば、リンドープまたはノンドープの多結晶シリコン膜を形成する。ノンドープの多結晶シリコンを堆積した場合、その後のアニールにより、ｎ型の不純物をノンドープの多結晶シリコンへ拡散させる。次いで、半導体膜をパターニングすることにより半導体膜１１２ＦＧおよび半導体膜１１２ＣＧを形成する。このパターニングにより、半導体膜１１１ＦＧとその上部の半導体膜１１２ＦＧとの積層膜よりなる浮遊ゲート電極ＦＧが形成され、半導体膜１１１ＣＧとその上部の半導体膜１１２ＣＧとの積層膜よりなる制御ゲート電極ＣＧが形成される。
【０１４３】
次いで、浮遊ゲート電極ＦＧおよび制御ゲート電極ＣＧ上を含む酸化シリコン膜１１０上に絶縁膜Ｚを形成する。
【０１４４】
次いで、図５３および図５４に示すようにポアＰの形成予定領域を含む支持基板１０８の下部をエッチングし、支持基板１０８を１００ｎｍ程度に薄膜化する。
【０１４５】
この後、浮遊ゲート電極ＦＧと制御ゲート電極ＣＧとの間に、絶縁膜Ｚ、酸化シリコン膜１１０および素子分離絶縁膜１０３を貫通するポアＰを、ＴＥＭビームなどのエネルギー線を照射することによって形成する。
【０１４６】
以上の工程により、本実施の形態の半導体装置が略完成する。なお、上記工程は、一例に過ぎず上記工程に制限されるものではない。
【０１４７】
（実施の形態５）
実施の形態１（図２９）においては、チャネル領域ＣＨの側面とゲート電極Ｇとの間に位置するゲート絶縁膜を酸化シリコン膜ＩＬ１ａで構成したが、このゲート絶縁膜を高誘電率膜で構成してもよい。
【０１４８】
図５５は、本実施の形態の半導体装置の構成を模式的に示す断面図である。図５５に示すように、チャネル領域ＣＨの一の側面とゲート電極Ｇの側面とは対向するように配置され、これらの間にポアＰが位置する。また、チャネル領域ＣＨの他の側面とバックゲート電極ＢＧの側面とは対向するように配置されている。チャネル領域ＣＨの一の側面とゲート電極Ｇの側面との間およびチャネル領域ＣＨの他の側面とバックゲート電極ＢＧの側面との間には、高誘電率膜ＨＫが配置されている。この高誘電率膜ＨＫの下層には、高誘電率膜ＨＫよりも誘電率が低い低誘電率膜ＬＫ１が配置され、この高誘電率膜ＨＫの上層には、高誘電率膜ＨＫよりも誘電率が低い低誘電率膜ＬＫ２が配置されている。
【０１４９】
このように、対向するチャネル領域ＣＨの側面とゲート電極Ｇの側面との間に、高誘電率膜ＨＫを配置し、その上下の膜（ＬＫ１、ＬＫ２）より誘電率を大きくすることで、ポアＰに影響する電界が、ゲート電極Ｇの厚み方向（上下方向、ｚ方向）に発散し難くなる。よって、ゲート電極Ｇへの印加電圧が、効率的にポアＰに加わる。即ち、チャネル領域ＣＨの側面に高効率に電界が印加され、反転層（チャネル）をよりチャネル領域ＣＨの側面に集中して形成することができる。これにより、感度良く、被検査物を検査することができる。
【０１５０】
図５６は、本実施の形態の半導体装置の他の構成を模式的に示す断面図である。図５６に示すように、対向するチャネル領域ＣＨの側面とゲート電極Ｇの側面との間に配置される高誘電率膜ＨＫの膜厚を、チャネル領域ＣＨおよびゲート電極Ｇの厚み分としてもよい。また、対向するチャネル領域ＣＨの側面とバックゲート電極ＢＧの側面との間に配置される高誘電率膜ＨＫの膜厚も、チャネル領域ＣＨおよびバックゲート電極ＢＧの厚み分とする。
【０１５１】
このような構成によれば、ポアＰに影響する電界が、ゲート電極Ｇの厚み方向にさらに発散し難くなる。よって、さらに感度良く、被検査物を検査することができる。
【０１５２】
例えば、実施の形態１の酸化シリコン膜ＩＬ１ａを高誘電率膜ＨＫ（例えば、窒化シリコン膜）とし、その上下に位置する酸化シリコン膜１１０および窒化シリコン膜ＩＬ１ｂを、窒化シリコン膜よりも誘電率が低い低誘電率膜（例えば、酸化シリコン膜、ＬＫ１、ＬＫ２）とする（図２９等参照）。これにより、上記効果を奏することができる。
【０１５３】
もちろん、実施の形態１のみならず、他の形態（実施の形態２および３等）の半導体装置においても、本実施の形態の構成を適用することができる。また、上記実施の形態５の半導体装置構成においても本実施の形態の構成を適用することができる。具体的には、浮遊ゲート電極ＦＧと制御ゲート電極ＣＧとの間に位置する絶縁膜をその上下に位置する絶縁膜より高誘電率の膜とする。これにより、ポアＰの近傍に電界を集中することができ、ポアＰ中の被検査物による電界への影響を、ソース、ドレイン間電流（チャネル電流）としてより鮮明に捉えることができる。
【０１５４】
（実施の形態６）
実施の形態１においては、ポアＰの内部に、被検査物として、ＤＮＡ２００自体を通過させることにより検査（解析）を行った（図２参照）が、被検査物は、図２に示す形態のものに限定されるものではなく、種々の変形が可能である。この場合、被検査物の大きさに応じて適宜ポアＰの径（直径）を調整すればよい。図５７は、本実施の形態の半導体装置の概略を示す斜視図である。
【０１５５】
図５７に示すように、例えば、ＤＮＡ解析の他の手法としてＤＮＡを吸着させたビーズ２１０を用いる手法がある。この場合、被検査物であるビーズ２１０の大きさに合わせてポアＰの直径を大きくする。例えば、ポアＰの直径を１００ｎｍ程度とする。
【０１５６】
この場合、ＤＮＡを吸着させたビーズ２１０と試薬との反応による水素イオンの放出を検出する。この水素イオンの生成量をソース、ドレイン間電流（チャネル電流）の変化として捉えることで、ＤＮＡのヌクレオチド配列を解析することができる。
【０１５７】
このように、被検査物に制限はなく、検査対象物自体の測定の他、検査対象物を担持させた物質を測定してもよい。また、上記のように反応生成物をソース、ドレイン間電流（チャネル電流）の変化として捉えることで、検査（解析）を行ってもよい。
【０１５８】
また、反応生成物を検出する場合には、ポアＰは、貫通孔である必要はなく、窪み（凹部）であってもよい。即ち、当該窪み（凹部）内において、反応を生じさせ、反応生成物を検出すればよい。
【０１５９】
また、ＤＮＡ解析（ヌクレオチド配列の解析）だけでなく、他の用途に用いることもできる。例えば、シングルストランドＤＮＡの中に、特定のヌクレオチドが入っているか否かの検査に用いることができる。この場合、特定のヌクレオチドに対し、相補的な塩基がハイブリタイゼーションできたか否かを見て判別することができる。ハイブリタイゼーションした部位においては、シングルストランドの対応部位に比べ電荷量が２倍となる。よって、例えば、未知のヌクレオチドに対し特定の塩基を付加させ、この物質を被検査物として、上記実施の形態１〜５等において説明した半導体装置のポアＰ内を通過させる。例えば、電荷量の影響を受けてソース、ドレイン間電流（チャネル電流）が減少した場合には、ハイブリタイゼーションが確認でき、上記特定のヌクレオチドが組み込まれていることが判明する。また、ソース、ドレイン間電流（チャネル電流）が変化しない、または、変化率が小さい場合には、上記特定のヌクレオチドが確認できなかったこととなる。
【０１６０】
（実施の形態７）
本実施の形態においては、チャネル領域ＣＨの構成材料またはポアＰ部の構成材料について説明する。
【０１６１】
まず、チャネル領域ＣＨの構成材料について説明する。実施の形態１においては、チャネル領域ＣＨとして、ノンドープの多結晶シリコン膜等よりなる半導体膜を用いたが、他の材料を用いてもよい。
【０１６２】
例えば、チャネル領域ＣＨの構成材料として、グラフェンやカーボンナノチューブを用いることができる。なお、チャネル領域ＣＨの構成材料以外は実施の形態１の構成と同様である（図１等参照）。
【０１６３】
グラフェンは、１原子の厚さのｓｐ２結合の炭素原子のシートである。炭素原子とその結合からできた六角形格子が平面的に繋がった構造を有している。このように、グラフェンは、理想的な二次元の原子配列を有する。よって、グラフェンによりチャネル領域ＣＨを構成し、ゲート電極Ｇやバックゲート電極ＢＧに印加する電圧を制御することで、チャネル領域ＣＨのゲート電極Ｇ側のエッジに、一次元的電流パスを形成することができる。即ち、理想的な１電子がｘ方向に沿って並んだ最細の電流パスを形成することができる。
【０１６４】
また、カーボンナノチューブによりチャネル領域ＣＨを構成し、ゲート電極Ｇやバックゲート電極ＢＧに印加する電圧を制御することで、チャネル領域ＣＨのゲート電極Ｇ側のエッジに、一次元的電流パスを形成することができる。
【０１６５】
このように、チャネル領域ＣＨの構成材料として、グラフェンやカーボンナノチューブを用いることで、ポアＰ中の被検査物による微小な電界変化に敏感に反応することが可能となる。そのため検出信号の変化比（検出感度）を高くすることができる。
【０１６６】
次いで、ポアＰ部の構成材料について説明する。図５８は、本実施の形態の半導体装置のポア部近傍の構成を模式的に示す断面図および平面図である。図５８（Ａ）は、断面図、図５８（Ｂ）は、平面図である。断面図は、平面図のＢ−Ｂ’断面に対応する。
【０１６７】
図５８（Ａ）に示すように、チャネル領域ＣＨの一の側面とゲート電極Ｇの側面とは対向するように配置され、これらの間にポアＰが位置する。このポアＰは、絶縁膜Ｚ中に設けられている。また、チャネル領域ＣＨの他の側面とバックゲート電極ＢＧの側面とは絶縁膜Ｚを介して対向するように配置されている。また、ポアＰの上下には、電極ＥＬ１、ＥＬ２が配置されている。なお、図５８（Ｂ）に示すように、チャネル領域ＣＨの両側には、ソース、ドレイン領域ＳＤが配置されている。また、図５８（Ｂ）においては、電極ＥＬ１と電極ＥＬ２の表示を省略してある。
【０１６８】
ここで、ポアＰの近傍には、アルファヘモリシン（Alpha hemolysin、アルファ溶血素）などよりなる生体膜４００が配置されている。この生体膜４００は、図５８（Ａ）および（Ｂ）に示すように、ポアＰの側壁上部および絶縁膜Ｚ上にポアＰを囲むように配置されている。
【０１６９】
アルファヘモリシンなどよりなる生体膜４００を用いて形成されたナノポア内にＤＮＡを通過させた場合、ナノポアを通過するイオン電流値が４種のヌクレオチドに対応して変化することが報告されている。
【０１７０】
例えば、図５８（Ａ）に示す電極ＥＬ１と電極ＥＬ２間に電圧差を設け、ポアＰ内に、ＤＮＡを通過させる。このとき、電極ＥＬ１と電極ＥＬ２間に流れるイオン電流値が、各ヌクレオチド毎に異なる。つまり、ポアＰ中のイオン濃度が、各ヌクレオチド毎に異なる。
【０１７１】
よって、ポアＰ中のイオン濃度の差によって、チャネル領域ＣＨに印加される電界が変わるため、ポアＰ中のイオン濃度の差を、ソース、ドレイン領域ＳＤ間電流（チャネル電流）の差として計測することができる。このようにして、ＤＮＡを構成する各ヌクレオチドの識別が可能となる。
【０１７２】
このように、ポアＰ中の微小電荷量の変化をＦＥＴの電流の変化として検出するため、極めて大きな電流変化として検出することができる。例えば、その変化量は、電極ＥＬ１と電極ＥＬ２との間に流れるイオン電流値の差よりもはるかに大きく、検出感度を高くすることができる。
【０１７３】
（実施の形態８）
上記実施の形態１〜７で説明した半導体装置（例えば、生体関連物質検出用の半導体装置）の適用箇所に制限はないが、以下に示す、生体関連物質検出用のシステムに組み込むことができる。図５９〜図６３は、本実施の形態のシステムの構成の概略を示すブロック図である。
【０１７４】
図５９に示すシステムにおいては、半導体チップＣＨ１上に、アレイ部６０１と信号処理回路部６０３とを有する。
【０１７５】
アレイ部６０１は、上記実施の形態１〜７で説明した単一のＦＥＴ（ＦＥＴセンサ）が、縦横に複数、アレイ状に配置されている。
【０１７６】
信号処理回路部６０３は、アレイ部６０１の各ＦＥＴで検出された信号をＡＤＣユニットなどを用いて変換し、信号処理する。
【０１７７】
信号処理回路部６０３から出力された信号は、コンピュータＰＣで演算され、４種のヌクレオチドの配列として表示される。
【０１７８】
このように、上記実施の形態１〜７のＦＥＴは、小型化が可能な構成であり、また、半導体プロセスを用いて容易にアレイ状に組み込むことができる。よって、システムの小型化や低コスト化を図ることができる。また、各ヌクレオチドをソース、ドレイン間電流（チャネル電流）として検出するため、信号化や信号処理がし易く、コンピュータを用いた解析に適した形でデータ収集することができる。よって、迅速に、高精度なゲノム解析が可能となる。
【０１７９】
また、アレイ状の各ＦＥＴに、1本のＤＮＡを複数本に増幅した検体を用い、各ＤＮＡを並列に解析することで、検出される信号数が増え、解析結果の信頼性を向上することができる。
【０１８０】
また、図６０に示すシステムにおいては、アレイ部６０１と信号処理回路部６０３とが、それぞれ個別の半導体チップＣＨ１、ＣＨ２上に設けられている。これらの半導体チップ（ＣＨ１、ＣＨ２）はボード（実装基板、プリント基板）６００上に配置されている。他の構成は、図５９の場合と同様である。
【０１８１】
このように、アレイ部６０１を別チップ（ＣＨ１）とすることで、被検査物と直接接触する半導体チップＣＨ１（アレイ部６０１）を容易に交換することができる。例えば、検査ごとに半導体チップＣＨ１（アレイ部６０１）を使い捨てとすることができる。
【０１８２】
このような構成とすることで、システムの低コスト化を図ることができる。また、被検査物のコンタミネーションを防止することができ、検査精度を向上させることができる。
【０１８３】
また、図６１に示すシステムにおいては、アレイ部７０１および信号処理回路部７０３が、複数の半導体チップＣＨ１〜ＣＨｎに分割されている。即ち、複数の半導体チップＣＨ１〜ＣＨｎは、それぞれ、アレイ部７０１と信号処理回路部７０３とを有する。これらの半導体チップ（ＣＨ１〜ＣＨｎ）はボード（実装基板、プリント基板）６００上に配置されている。他の構成は、図６０の場合と同様である。
【０１８４】
アレイ部７０１は、上記実施の形態１〜７で説明した単一のＦＥＴ（ＦＥＴセンサ）が、縦横に複数、アレイ状に配置されている。
【０１８５】
この場合、アレイ部７０１は、比較的少数のＦＥＴにより構成されるアレイである。このアレイ部７０１を単一のＦＥＴで構成してもよい。
【０１８６】
このように、比較的少数のＦＥＴ（アレイ部７０１）毎に、半導体チップ（ＣＨ１〜ＣＨｎ）を分割することにより、製造負荷を低減できる。即ち、ＦＥＴの不良に伴う、歩留まりの低下を抑制することができる。よって、システムの製造が容易となり、それに伴ってシステムの歩留まりも向上する。また、解析の種類に応じて、ボード６００への半導体チップ（アレイ部７０１）の搭載数を適宜変更できるため、解析に使用するＦＥＴ数の調整が容易となり、システムの低コスト化を図ることができる。
【０１８７】
また、図６２に示すシステムにおいては、複数のアレイ部７０１と複数の信号処理回路部７０３とが、それぞれ、個別の半導体チップＣＨ１〜ＣＨｎに設けられている。これらの半導体チップ（ＣＨ１〜ＣＨｎ）はボード（実装基板、プリント基板）６００上に配置されている。この場合、図６１に示す一の半導体チップのアレイ部７０１と信号処理回路部７０３とを個別の半導体チップとした構成に対応する。
【０１８８】
この場合においても、比較的少数のＦＥＴ（アレイ部７０１）毎に、半導体チップ（ＣＨ１〜ＣＨｎ）が分割されているため、製造負荷を低減できる。即ち、ＦＥＴの不良や信号処理回路の不良に伴う、歩留まりの低下を抑制することができる。よって、システムの製造が容易となり、それに伴ってシステムの歩留まりも向上する。また、解析の種類に応じて、ボード６００への半導体チップ（アレイ部７０１）の搭載数を適宜変更できるため、解析に使用するＦＥＴ数の調整が容易となり、システムの低コスト化を図ることができる。
【０１８９】
また、図６３に示すシステムにおいては、複数のアレイ部７０１と一の信号処理回路部７０３とが、それぞれ、個別の半導体チップ（ＣＨ１〜ＣＨｎ、ＣＨＡ）に設けられている。これらの半導体チップ（ＣＨ１〜ＣＨｎ、ＣＨＡ）はボード（実装基板、プリント基板）６００上に配置されている。この場合、図６２に示す複数の信号処理回路部７０３を一つの半導体チップＣＨＡ上に設けた構成に対応する。
【０１９０】
この場合においても、比較的少数のＦＥＴ（アレイ部）毎に、半導体チップ（ＣＨ１〜ＣＨｎ）が分割されているため、製造負荷を低減できる。即ち、ＦＥＴの不良に伴う歩留まりの低下を抑制することができる。よって、システムの製造が容易となり、それに伴ってシステムの歩留まりも向上する。また、解析の種類に応じて、ボード６００への半導体チップ（アレイ部、ＣＨ１〜ＣＨｎ）の搭載数を適宜変更できるため、解析に使用するＦＥＴ数の調整が容易となり、システムの低コスト化を図ることができる。
【０１９１】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０１９２】
本発明は、半導体装置に関し、特に、ＤＮＡなどの生体物質を含む各種物質の検出用の半導体装置に適用して有用である。
【符号の説明】
【０１９３】
１０    反転層
１０３    素子分離絶縁膜
１０８    支持基板
１０９    窒化シリコン膜
１１０    酸化シリコン膜
１１１    半導体膜
１１１ＢＧ    半導体膜
１１１ＣＧ    半導体膜
１１１ＦＧ    半導体膜
１１１Ｇ    半導体膜
１１２    半導体膜
１１２ＢＧ    半導体膜
１１２ＣＧ    半導体膜
１１２ＦＧ    半導体膜
１１２Ｇ    半導体膜
１１２ＳＤ    半導体膜
１１２ａ    突出部
１１３    酸化シリコン膜
１１７    ハードマスク
２００    ＤＮＡ
２１０    ビーズ
４００    生体膜
６００    ボード
６０１    アレイ部
６０３    信号処理回路部
７０１    アレイ部
７０３    信号処理回路部
ＢＧ    バックゲート電極
Ｃ１    コンタクトホール
Ｃ２    コンタクトホール
ＣＧ    制御ゲート電極
ＣＨ    チャネル領域
ＣＨ１〜ＣＨｎ    半導体チップ
ＣＨＡ    半導体チップ
Ｃａ１    容量
Ｃａ２    容量
ＤＴ    Ｓｉドット
ＥＬ１、ＥＬ２    電極
ＦＧ    浮遊ゲート電極
Ｇ    ゲート電極
ＧＲ    溝
ＨＫ    高誘電率膜
ＩＬ１    層間絶縁膜
ＩＬ１ａ    酸化シリコン膜
ＩＬ１ｂ    窒化シリコン膜
ＩＬ１ｃ    酸化シリコン膜
ＩＬ１ｄ    窒化シリコン膜
ＩＬ２    層間絶縁膜
ＬＫ１    低誘電率膜
ＬＫ２    低誘電率膜
Ｍ１    第１層配線
ＯＡ    開口部
Ｐ    ポア
Ｐ１    第１プラグ
ＳＤ    ソース、ドレイン領域
Ｚ    絶縁膜
ｘｚ１    側面
【図１】
0005898969.tif 000002
【図２】
0005898969.tif 000003
【図３】
0005898969.tif 000004
【図４】
0005898969.tif 000005
【図５】
0005898969.tif 000006
【図６】
0005898969.tif 000007
【図７】
0005898969.tif 000008
【図８】
0005898969.tif 000009
【図９】
0005898969.tif 000010
【図１０】
0005898969.tif 000011
【図１１】
0005898969.tif 000012
【図１２】
0005898969.tif 000013
【図１３】
0005898969.tif 000014
【図１４】
0005898969.tif 000015
【図１５】
0005898969.tif 000016
【図１６】
0005898969.tif 000017
【図１７】
0005898969.tif 000018
【図１８】
0005898969.tif 000019
【図１９】
0005898969.tif 000020
【図２０】
0005898969.tif 000021
【図２１】
0005898969.tif 000022
【図２２】
0005898969.tif 000023
【図２３】
0005898969.tif 000024
【図２４】
0005898969.tif 000025
【図２５】
0005898969.tif 000026
【図２６】
0005898969.tif 000027
【図２７】
0005898969.tif 000028
【図２８】
0005898969.tif 000029
【図２９】
0005898969.tif 000030
【図３０】
0005898969.tif 000031
【図３１】
0005898969.tif 000032
【図３２】
0005898969.tif 000033
【図３３】
0005898969.tif 000034
【図３４】
0005898969.tif 000035
【図３５】
0005898969.tif 000036
【図３６】
0005898969.tif 000037
【図３７】
0005898969.tif 000038
【図３８】
0005898969.tif 000039
【図３９】
0005898969.tif 000040
【図４０】
0005898969.tif 000041
【図４１】
0005898969.tif 000042
【図４２】
0005898969.tif 000043
【図４３】
0005898969.tif 000044
【図４４】
0005898969.tif 000045
【図４５】
0005898969.tif 000046
【図４６】
0005898969.tif 000047
【図４７】
0005898969.tif 000048
【図４８】
0005898969.tif 000049
【図４９】
0005898969.tif 000050
【図５０】
0005898969.tif 000051
【図５１】
0005898969.tif 000052
【図５２】
0005898969.tif 000053
【図５３】
0005898969.tif 000054
【図５４】
0005898969.tif 000055
【図５５】
0005898969.tif 000056
【図５６】
0005898969.tif 000057
【図５７】
0005898969.tif 000058
【図５８】
0005898969.tif 000059
【図５９】
0005898969.tif 000060
【図６０】
0005898969.tif 000061
【図６１】
0005898969.tif 000062
【図６２】
0005898969.tif 000063
【図６３】
0005898969.tif 000064