(57)【特許請求の範囲】
【請求項１】
第２素子を有する第２基板の端部に薄肉部を形成することと、
前記薄肉部の形成により露出した前記第２基板の素子の側面および前記薄肉部の表面に保護膜を形成することと、
第１素子を有する第１基板と、前記第２基板との素子形成面同士を対向させて張り合わせることと、
前記第１基板を薄肉化することと
を含む半導体装置の製造方法。
【請求項２】
前記第２基板に前記薄肉部を形成したのち、前記第２基板の表面を平滑洗浄する、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１基板の端部に薄肉部を形成し、前記薄肉部を除去したのち、前記第１基板の基板全面を薄肉化する、請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記保護膜は前記第１基板の全面に形成されている、請求項１乃至３のいずれか１つに記載の半導体装置の製造方法。
【請求項５】
前記保護膜は耐薬品性を有する材料によって形成されている、請求項１乃至４のいずれか１つに記載の半導体装置の製造方法。
【請求項６】
第１素子を有する第１基板の端部に薄肉部を形成することと、
第２素子を有する第２基板の少なくとも端部にレーザを吸収しない保護膜を形成することと、
前記第１素子と前記第２素子とを対向させて、前記第１基板および前記第２基板を張り合わせることと、
前記第１基板の前記薄肉部をレーザにより選択的に除去することと
を含む半導体装置の製造方法。
【請求項７】
前記第１基板の前記薄肉部を除去したのち、前記第１基板の基板全面を薄肉化する、請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第１基板の薄肉部の除去はレーザマイクロジェットを用いる、請求項６または７に記載の半導体装置の製造方法。
【請求項９】
前記保護膜を、前記第１基板と、前記第２基板とを貼り合わせる前に前記第２基板の全面に形成する、請求項６乃至８のいずれか１つに記載の半導体装置の製造方法。
【請求項１０】
第１素子を有する第１基板と、第２素子を有する第２基板とを前記第１素子と前記第２素子とを対向させて張り合わせることと、
前記第１基板の端部を除く内部領域を薄肉化することと、
前記第１基板の前記端部を除去することと
を含む半導体装置の製造方法。
【請求項１１】
前記第１基板と前記第２基板とを貼り合わせたのち、前記第２基板の端部に保護膜を形成する、請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記第２基板の表面全面に保護膜を形成したのち、前記第１基板と前記第２基板とを貼り合わせる、請求項１０に記載の半導体装置の製造方法。
【請求項１３】
前記第１基板の内部領域を機械的研削によって薄肉化する、請求項１０乃至１２のいずれか１つに記載の半導体装置の製造方法。
【請求項１４】
前記第１基板の内部領域を化学的処理によって薄肉化する、請求項１０乃至１２のいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、複数の基板の接合構造を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体デバイスの高集積化は２次元ＬＳＩ（Large Scale Integration）における微細プロセスの導入と実装密度の向上によって実現されてきた。ところが、近年、微細化の物理的な限界が見え始めており、３次元ＬＳＩが注目を集めるようになった。【０００３】
３次元ＬＳＩでは、様々な機能を有するデバイス（例えば、メモリデバイス、ロジックデバイス、イメージセンサデバイス）が形成された基板を接合したのち、上層の基板をグラインディングプロセスによって所望の厚さまで薄肉化することによって形成されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−９６８５１号公報
【発明の概要】
【０００５】
しかしながら、３次元ＬＳＩでは、上記薄肉化において下層の基板に損傷が生じやすい。その原因は、研削により所謂ナイフエッジと呼ばれる鋭角状に加工された上層基板の端部がその応力に耐えられず、欠けや剥がれが発生することによる。この欠けや剥がれによって生じたナイフエッジの破片が下層基板の表面にぶつかり、下層基板上に形成された配線等に損傷が生じる。このため、半導体装置の信頼性および製造歩留まりが低下するという問題があった。
【０００６】
したがって、半導体装置の信頼性および製造歩留まりを向上させることが可能な半導体装置の製造方法を提供することが望ましい。
【０００７】
本開示の一実施形態の第１の半導体装置の製造方法は、以下の（Ａ１）〜（Ｄ１）を含むものである。
（Ａ１）第２素子を有する第２基板の端部に薄肉部を形成すること
（Ｂ１）薄肉部の形成により露出した第２基板の素子の側面および薄肉部の表面に保護膜を形成すること
（Ｃ１）第１素子を有する第１基板と、第２素子を有する第２基板との素子形成面同士を対向させて張り合わせること
（Ｄ１）第１基板を薄肉化することと
【０００８】
本開示の一実施形態の第１の半導体装置の製造方法では、下層基板（第１基板）の端部に保護膜を形成したのち上層基板（第２基板）を薄肉化する。これにより、上層基板の薄肉化時における下層基板の損傷の発生が低減される。
【０００９】
本開示の一実施形態の第２の半導体装置の製造方法は、以下の（Ａ２）〜（Ｄ２）を含むものである。
（Ａ２）第１素子を有する第１基板の端部に薄肉部を形成すること
（Ｂ２）第２素子を有する第２基板の少なくとも端部にレーザを吸収しない保護膜を形成すること
（Ｃ２）第２素子と第１素子とを対向させて、第２基板および第１基板を張り合わせること
（Ｄ２）第１基板の薄肉部をレーザにより選択的に除去すること
【００１０】
本開示の一実施形態の第２の半導体装置の製造方法では、下層基板（第２基板）の端部にはレーザを吸収しない保護膜を形成し、上層基板（第１基板）の端部には薄肉部を形成し、上部基板の端部を除去する。これにより、上層基板の端部を除去する際の下面基板の損傷の発生が低減される。
【００１１】
本開示の一実施形態の第３の半導体装置の製造方法は、以下の（Ａ３）〜（Ｃ３）を含むものである。
（Ａ３）第１素子を有する第１基板と、第２素子を有する第２基板とを前記第１素子と第２素子とを対向させて張り合わせる
（Ｂ３）第１基板の端部を除く内部領域を薄肉化する
（Ｃ３）第１基板の端部を除去する
【００１２】
本開示の一実施形態の第１の半導体装置の製造方法では、下層基板（第２基板）の端部に保護膜を形成したのち上層基板（第１基板）を薄肉化する。これにより、上層基板の薄肉化時における下層基板の損傷の発生が低減される。
【００１３】
本開示の一実施形態の第１の半導体装置の製造方法によれば、下層基板の端部に保護膜を形成したのち上層基板を薄肉化するようにしたので、下層基板を損傷することなく上層基板を薄肉化することが可能となる。
【００１４】
本開示の一実施形態の第２の半導体装置の製造方法によれば、下層基板の端部にレーザを吸収しない保護膜を、上層基板の端部に薄肉部をそれぞれ設けるようにしたので、下層基板を損傷することなく上層基板の端部を除去することが可能となる。
【００１５】
本開示の一実施形態の第３の半導体装置の製造方法によれば、上層基板の端部を除く内部領域を薄肉化したのち、上層基板の端部を除去するようにしたので、下層基板を損傷することなく上層基板の端部を除去することが可能となる。
【００１６】
上記第１〜第３の半導体装置の製造方法によって、半導体装置の信頼性および製造歩留まりを向上させることが可能となる。
【図面の簡単な説明】
【００１７】
【図１】本開示の第１〜第４の実施の形態に係る撮像装置の構成を表す模式図である。
【図２】図１に示した撮像装置の概略構成図である。
【図３】従来の撮像装置の概略構成図である。
【図４】図１に示した撮像装置の断面図である。
【図５Ａ】本開示の第１の実施の形態に係る半導体装置の製造方法を表す工程図である。
【図５Ｂ】図５Ａに続く工程図である。
【図５Ｃ】図５Ｂに続く工程図である。
【図６Ａ】本開示の第１の実施の形態に係る半導体装置の製造方法の他の例を表す工程図である。
【図６Ｂ】図６Ａに続く工程図である。
【図６Ｃ】図６Ｂに続く工程図である。
【図７Ａ】本開示の第２の実施の形態に係る半導体装置の製造方法を表す工程図である。
【図７Ｂ】図７Ａに続く工程図である。
【図７Ｃ】図７Ｂに続く工程図である。
【図７Ｄ】図７Ｃに続く工程図である。
【図８Ａ】本開示の第３の実施の形態に係る半導体装置の製造方法を表す工程図である。
【図８Ｂ】図８Ａに続く工程図である。
【図８Ｃ】図８Ｂに続く工程図である。
【図９Ａ】本開示の第４の実施の形態に係る半導体装置の製造方法を表す工程図である。
【図９Ｂ】図９Ａに続く工程図である。
【図９Ｃ】図９Ｂに続く工程図である。
【図１０】適用例に係る電子機器（カメラ）の機能ブロック図である。
【発明を実施するための形態】
【００１８】
以下、本開示を実施するための形態について図面を参照して説明する。尚、説明は以下の順序で行う。
１．撮像装置の構成
２．第１の実施の形態（下層基板上に保護膜を形成したのち薄肉化する方法）
３．第２の実施の形態（貼り合わせ前に下層基板を加工する方法）
４．第３の実施の形態（上層基板の薄肉部をレーザによって除去する方法）
５．第４の実施の形態（上層基板の素子形成領域を薄肉化したのち端部を除去する方法）
６．適用例（電子機器の例）
【００１９】
＜１．撮像装置の構成＞
図１は、後述する本開示の第１〜第４の実施の形態に係る半導体装置を適用したＭＯＳ型固体撮像装置（撮像装置１）の全体構成を表したものである。この撮像装置１は、カラー画像（静止画または動画）の撮影に適した撮像装置であり、画素領域３（いわゆる画素アレイ）と、周辺領域４とから構成されている。画素領域３は、基板上に光電変換部を含む画素２が複数個マトリクス状に配列されたものである。
【００２０】
画素領域３に設けられた画素２には、光電変換部となるフォトダイオードＰＤおよび複数の画素トランジスタＴｒ（ＭＯＳトランジスタ）等が設けられている。この複数の画素トランジスタＴｒは、例えば転送トランジスタ、リセットトランジスタおよび増幅トランジスタの３種のトランジスタであり、この他、選択トランジスタを追加して４種のトランジスタから構成されている。なお、単位画素の等価回路は通常と同様であるので、詳細説明は省略する。画素２は、１つの単位画素として構成することができるが、画素共有構造としてもよい。この画素共有構造は、複数のフォトダイオードＰＤが、転送トランジスタを構成するフローティングディフュージョン、および転送トランジスタ以外の他のトランジスタを共有している。
【００２１】
周辺領域４には、制御回路５、垂直駆動回路６、カラム信号処理回路７、水平駆動回路８および出力回路９等が設けられている。
【００２２】
制御回路５は、入力クロックおよび動作モード等を指令するデータを受け取り、撮像装置１の内部情報等のデータを出力するものである。具体的には、この制御回路５は、垂直同期信号、水平同期信号およびマスタクロックに基づいて、垂直駆動回路６、カラム信号処理回路７および水平駆動回路８等の動作の基準となるクロック信号や制御信号を生成する。また、このクロック信号や制御信号を垂直駆動回路６、カラム信号処理回路７および水平駆動回路８等に入力するものである。
【００２３】
垂直駆動回路６は、例えばシフトレジスタによって構成されている。この垂直駆動回路６は画素駆動配線を選択し、選択された画素駆動配線に画素を駆動するためのパルスを供給して行単位で画素を駆動する。具体的には、垂直駆動回路６は、画素領域３の各画素２を行単位で順次垂直方向に選択走査し、垂直信号線９を通して各画素２のフォトダイオードＰＤにおける受光量に応じて生成した信号電荷に基づく画素信号をカラム信号処理回路７に供給する。
【００２４】
カラム信号処理回路７は、画素２の例えば列ごとに配置されており、１行分の画素２から出力される信号を画素列ごとにノイズ除去等の信号処理を行うものである。具体的には、カラム信号処理回路７は、画素２固有の固定パターンノイズを除去するためのＣＤＳや、信号増幅、ＡＤ変換等の信号処理を行うものである。このカラム信号処理回路７の出力段には水平選択スイッチ（図示せず）が水平信号線１０との間に接続されて設けられている。
【００２５】
水平駆動回路８は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって各カラム信号処理回路７を順番に選択し、カラム信号処理回路７の各々から画素信号を水平信号線１０に出力させるものである。
【００２６】
出力回路９は、各カラム信号処理回路７から水平信号線１０を通して順次に供給される信号に対し、信号処理を行って出力するものである。この出力回路９は、例えばバファリングのみを行う場合もあるし、黒レベル調整、列ばらつき補正および各種デジタル信号処理等を行う場合もある。入出力端子１２は、外部と信号のやりとりをするものである。
【００２７】
図２（Ａ），（Ｂ）は、本開示の第１〜第４の実施の形態に係る半導体装置を適用した撮像装置１の概略構成を表したものであり、図３は従来のＭＯＳ型固体撮像装置（撮像装置１００）の概略構成を表したものである。
【００２８】
従来用いられている撮像装置１００では、図３に示したように、一枚の半導体基板１１０内に、画素疎部１０２Ａ、制御部１０２Ｂおよび信号処理するためのロジック回路ＬＣが形成されている。通常、イメージセンサ１１０は画素領域１１３と制御回路１１５とから構成されている。
【００２９】
これに対して本開示の撮像装置１では、図２（Ａ）に示すように画素部２Ａ、制御部２Ｂおよびロジック回路部ＬＣは２つの基板（例えば、第１半導体基板１０Ａおよび第２半導体基板１０Ｂ）に分けて形成されている。具体的には、第１半導体基板１０Ａには画素部２Ａと制御部２Ｂが形成され、第２半導体基板１０Ｂに信号処理するための信号処理回路を含むロジック回路ＬＣが形成されており、第１半導体基板１０Ａと第２半導体基板１０Ｂとが相互に電気的に接続された構成を有している。
【００３０】
なお、第１半導体基板１０Ａおよび第２半導体基板１０Ｂに分けて形成される画素部２Ａ、制御部２Ｂおよびロジック回路ＬＣの組み合わせは特に限定されず、例えば、図２（Ｂ）に示したように、第１半導体基板１０Ａに画素部２Ａを形成し、第２半導体基板１０Ｂに制御部２Ｂおよびロジック回路ＬＣを形成してもよい。
【００３１】
図４は、図２（Ａ）の構成を基にした撮像装置１の断面構成の一部を表したものである。この撮像装置１は、画素部２Ａおよび制御部２Ｂが形成された第１半導体基板１０Ａと、ロジック回路ＬＣが形成された第２半導体基板１０Ｂとが電気的に接続された状態で上下に積層されている。
【００３２】
この撮像装置１は、具体的には、第２半導体基板１０Ｂを下にして第２半導体基板１０Ｂと第１半導体基板１０ＡのＭＯＳトランジスタＴｒが形成された素子形成面（デバイス層１６Ａ，１６Ｂ）を対向させて接合し、積層されたもの（積層体１０，図４参照）である。この撮像装置１では、光電変換部であるフォトダイオードＰＤは第１半導体基板１０Ａ側の表面（図中上側の面であり、以下裏面とする）側に配置されている。第１半導体基板１０Ａと第２半導体基板１０Ｂとの接合面には多層の配線層１４Ａ，１４Ｂが形成された絶縁層１３Ａ，１３Ｂが形成されている。
【００３３】
なお、画素領域３の画素部２Ａおよび制御部２Ｂに設けられたＭＯＳ型トランジスタＴｒは、一対のソース電極およびドレイン電極上にゲート絶縁膜を介してゲート電極（いずれも図示せず）が形成された構成を有する。また、第１半導体基板１０Ａの裏面には、例えば反射防止膜１８、遮光膜１９Ａが設けられた絶縁膜１９および平坦化膜２０が形成されている。平坦化膜２０上の各画素２のフォトダイオードＰＤに対応する位置には、カラーフィルタ２１を介してオンチップレンズ２２が設けられている。
【００３４】
このような構成を有する撮像装置１では、第１半導体基板１０Ａの裏面側からオンチップレンズを介してフォトダイオードＰＤに光が照射され、画素２ごとに信号電荷が生成される。この信号電荷は、例えばその量に対応する電圧信号として全画素２で画像信号を読み取ることで画像データを得ることができる。以下に、撮像装置１の製造方法の一例を説明する。
【００３５】
（製造方法）
（第１半導体基板（第１基板）１０Ａの作成）
まず、基板１１Ａ上の素子形成領域に、イメージセンサ、即ち画素部２Ａおよび制御部２Ｂを形成する。具体的には、画素部２Ａでは、例えば基板１１Ａ上に各画素２の光電変換部となるフォトダイオードＰＤを形成したのち、各画素トランジスタＴｒを形成する。ここでは、フォトダイオードＰＤに隣接する画素トランジスタＴｒが転送トランジスタに相当し、そのソース・ドレイン領域（図示せず）がフローティングディフュージョンＦＤに相当する。また、制御部２ＢにＭＯＳトランジスタＴｒを形成する。各ＭＯＳトランジスタＴｒは、例えば、それぞれ１対のｎ型のソース／ドレイン領域と、ゲート絶縁膜を介して形成したゲート電極（いずれも図示せず）とから構成されている。
【００３６】
次いで、基板１１Ａ上に絶縁膜１３Ａを形成したのち、接続孔１５Ａを形成し、所定のトランジスタに接続する接続導体１５を形成する。続いて、各接続導体１５を接続するように複数層、例えば３層の銅等からなる金属層を形成して配線層１４Ａとする。以上により、画素部２Ａおよび制御部２Ｂを有する第１半導体基板１０Ａが形成される。
【００３７】
（第２半導体基板（第２基板）１０Ｂの作成）
次いで、基板１１Ｂ上の素子形成領域に信号処理するためのカラム信号処理回路７等を含むロジック回路ＬＣを形成する。具体的には、例えば基板１１Ｂ上にロジック回路ＬＣを構成する複数のＭＯＳトランジスタＴｒを形成する。各ＭＯＳトランジスタＴｒは、例えば、それぞれ１対のｎ型のソース／ドレイン領域と、ゲート絶縁膜を介して形成したゲート電極（いずれも図示せず）とから構成されている。
【００３８】
次いで、基板１１Ｂ上に、上記第１半導体基板１０Ａと同様の方法で、絶縁層１３Ｂ、接続孔１５Ａ、接続導体１５および配線層１４Ｂを形成する。以上により、ロジック回路ＬＣを有する第２半導体基板１０Ｂが形成される。なお、配線層１４Ｂの上部には、後述する第１半導体基板１０Ａと第２半導体基板１０Ｂとの貼り合わせ時における応力を軽減するためのストレス補正膜（図示せず）を形成してもよい。ストレス補正膜は、例えばＰ−ＳｉＮ膜（プラズマ窒化膜）またはＰ−ＳｉＯＮ膜（プラズマ酸窒化膜）を例えば１００〜２００ｎｍの膜厚で成膜する。
【００３９】
（第１半導体基板１０Ａおよび第２半導体基板１０Ｂの貼り合わせ）
次に、第１半導体基板１０Ａと第２半導体基板１０Ｂとを、配線層１４Ａ，１４Ｂが互いに向き合うように貼り合わせる。具体的には、例えば第１半導体基板１０Ａまたは第２半導体基板１０Ｂの接合面の一方の側に接着材層（図示せず）を形成し、この接着材層を介して半導体基板１０Ａ，１０Ｂを接合する。ここでは、画素領域３が形成された第１半導体基板１０Ａを上層に、第２半導体基板１０Ｂを下層に配置して貼り合わせている。
【００４０】
なお、第１半導体基板１０Ａおよび第２半導体基板１０Ｂの接合には、上記接着材層を介した接合の他に、プラズマ接合を用いて貼り合わせてもよい。プラズマ接合を用いる場合には、第１半導体基板１０Ａと第２半導体基板１０Ｂとの接合面にそれぞれプラズマＳｉＯ2膜、ＳｉＮ膜、ＳｉＣ膜あるいはＳｉＣＮ膜等を形成する。これらの膜が形成された接合面をプラズマ処理して重ね合わせたのち、アニール処理することによって第１半導体基板１０Ａおよび第２半導体基板１０Ｂが接合される。ここで、アニール処理は、配線等に影響を与えない４００℃以下の低温プロセスで行うことが好ましい。
【００４１】
（第１半導体基板１０Ａの薄肉化）
続いて、第１半導体基板１０Ａの裏面側（基板１１Ａ側）を研削、研磨して第１半導体基板１０Ａを薄肉化する。この薄肉化は、具体的にはフォトダイオードＰＤが臨むように、例えば６００μｍ程度の厚みを有する基板１１Ａを３〜６μｍ程度まで薄くする。第１半導体基板１０Ａの薄肉化を行うことで、この第１半導体基板１０Ａの裏面が裏面照射型の撮像素子１における光入射面となる。
【００４２】
最後に、第１半導体基板１０Ａの裏面上に反射防止膜１８、遮光膜１９Ａを備えた絶縁膜１９および平坦化膜２０等を形成する。更に、この平坦化膜２０上に各画素に対応する赤（Ｒ）、緑（Ｇ）、青（Ｂ）のカラーフィルタ２１およびオンチップレンズ２２を形成することにより撮像装置１が完成する。
【００４３】
以下、本開示の半導体装置の製造方法に係る第１〜第４の実施の形態として、上記第１半導体基板１０Ａの薄肉化の方法を説明する。なお、上述した撮像装置１と同様の構成要素については同一の符号を付し適宜説明を省略する。
【００４４】
＜２．第１の実施の形態＞
図５Ａ〜図５Ｃは、本開示の第１の実施の形態における半導体装置の製造方法、特に第１半導体基板１０Ａの薄肉化の工程を表したものである。
【００４５】
本実施の形態では、まず、図５Ａに示したように、第１半導体基板１０Ａの端部を例えば幅２ｍｍ、深さ１００μｍの範囲で除去して薄肉部３１を形成する。次いで、第１半導体基板１０Ａおよび第２半導体基板１０Ｂを、例えば上記プラズマ接合等を用いて貼り合わせる。
【００４６】
続いて、図５Ｂに示したように、第１半導体基板１０Ａを研削し、基板全面を機械的に薄肉化したのち、例えばイオンビーム法（特開２０１０−７０７８８号公報参照）を用いて第１半導体基板１０Ａの側面および第２半導体基板１０Ｂの表面に、例えば膜厚３μｍのＳｉＮ膜（保護膜３２）を成膜する。この保護膜３２は、第１半導体基板１０Ａの研削時に第２半導体基板１０Ｂの表面に基板１１Ａの破片が突き刺さった場合には、この破片ごと第２半導体基板１０Ｂの表面を覆うものとなる。
【００４７】
この保護膜３２を構成する材料としては、後に行う第１半導体基板１０Ａ裏面の薬液処理において用いる薬液（例えば酸系薬液）に対して耐性を有する材料を用いることが好ましい。具体的な材料としては、プラズマＳｉＮ膜、ＳｉＣ、ＳｉＣＮ等が挙げられる。
【００４８】
続いて、図５Ｃに示したように薬液処理によって基板１１Ａの表面を平滑化すると共に更に薄肉化する。この際、第２半導体基板１０Ｂの端部に保護膜３２を形成していない場合には、基板１１Ａによって生じた損傷部分に薬液が浸み込み、第２半導体基板１０Ｂの端部に形成されている配線層１４Ｂを構成する金属の溶出が起こり、汚染が発生する虞がある。これに対して本実施の形態では、第１半導体基板１０Ａの端部（薄肉部３１）の除去後に、第２半導体基板２０Ｂ表面に保護膜３２を形成しているため、破片の衝突によって発生した損傷部分は保護膜３２によって封じられる。これにより、配線層１４Ｂの溶出による金属汚染が防止される。
【００４９】
なお、本実施の形態では、第１半導体基板１０Ａの薄肉部３１の除去および基板１１Ａ全面の薄肉化ののちに保護膜３２を形成したが、図６Ａに示したように、第１半導体基板１０Ａと第２半導体基板１０Ｂとの貼り合わせ前に、第２半導体基板１０Ｂの端部に本実施の形態の保護膜３２を形成しても構わない。保護膜３２の成膜後は図６Ｂ，図６Ｃに示したように第１半導体基板１０Ａの端部への薄肉部３１の形成、基板１１Ａの研削、薄肉化および薄肉部３１の除去を行う。また、保護膜３２の成膜方法としては、第２半導体基板１０Ｂの端部に局所的に保護膜３２を形成することができれば特に限定されない。例えば、局所プラズマと成膜ガスを端部に吹き付けるような化学気相成膜方法が挙げられる。この他、塗布膜を細いノズルから噴射して所定範囲にのみ成膜することが可能な塗布装置を用いる方法および塗布液あるいはフォトレジストを全面に塗布したのち、露光とレジスト除去によって端部のみ保護膜を成膜する方法を用いてもよい。
【００５０】
従来用いられている薄肉化工程は、まずグラインダープロセスが行われる。このグラインダープロセスを用いて上層基板を研削する場合には、機械的な研削であるため、前述のように上層基板の端部に欠けや剥がれが発生する虞がある。この上層基板の欠けや剥がれは破片として下層基板の端部に直撃し、表面に損傷を与える。この損傷部分に配線層が形成されている場合には配線が露出し、後に行うウェットエッチング等による薄肉化工程において配線を構成する金属の溶出による汚染が発生する。また、下層基板に配線層が形成されていない場合でも、下層基板に発生した損傷は発塵の原因となり、製造歩留まりを低下させるという問題が発生する。
【００５１】
上記問題を解決する方法としては、例えば特許文献２００３−１５１９３９号公報において、ＳＯＩの活性シリコン層となる側の研削を途中で中断し、薬液処理によって所定の厚みまで基板を除去する方法が開示されている。この方法を用いることにより、薬液処理によって上層基板を更に薄肉化する際に、上層基板の端部も除去されることとなる。
【００５２】
しかしながら、この方法は、積層された上層基板および下層基板の端部同士が接合されていること、上層基板を除去する際の薬液で端部に残る上層基板側の絶縁膜等が除去できることが前提となっている。積層された3次元半導体装置の場合には、素子の作製時に端部に段差ができるため、通常、端部は未接合の状態となる。また、素子の各層に成膜されている絶縁膜であるＳｉＮ膜が薬液では除去されないことから、この方法は単に端部にダスト源を作り出す以外の作用を持たない。
【００５３】
これに対して、本実施の形態では、薬液処理による上層の第１半導体基板１０Ａの薄肉化工程の前に、第２半導体基板１０Ｂの端部に保護膜３２を形成する。この保護膜３２を形成することにより、第１半導体基板１０Ｂの機械的な研削において発生する基板１１Ａの破片の直撃によって生じる第２半導体基板１０Ｂの損傷部分が覆われ、次に行う薬液処理による第２半導体基板１０Ｂのエッチングが防止される。よって第２半導体基板１０Ｂの損傷部分からの金属溶出や発塵による汚染が防止される。
【００５４】
以上のように本実施の形態の半導体装置の製造方法によれば、薬液処理による上層の第１半導体基板１０Ａの薄肉化工程の前に、第１半導体基板１０Ａの薄肉化工程において発生する基板１１Ａの破片が直撃する虞のある第２半導体基板１０Ｂの端部に保護膜３２を形成するようにした。これにより、薬液による第２半導体基板１０Ｂのエッチングが防止される。よって、第２半導体基板側からの金属溶出や発塵による汚染が防止され、半導体装置の信頼性および製造歩留まりを向上することが可能となる。
【００５５】
また、本実施の形態の半導体装置の製造方法では、第２半導体基板１０Ｂの必要な部分にのみ保護膜３２を成膜するため、第２半導体基板１０Ｂの全面に保護膜を形成する場合と比較して、保護膜の応力による第２半導体基板１０Ｂの反りが抑制され、取り扱いが容易になる。
【００５６】
＜３．第２の実施の形態＞
図７Ａ〜図７Ｄは、本開示の第２の実施の形態における半導体装置の製造方法、特に第１半導体基板の薄肉化の工程を表したものである。本実施の形態における製造方法では、第１半導体基板１０Ａと第２半導体基板１０Ｂとを貼り合わせる前に、第２半導体基板１０Ｂの端部、具体的には配線層１４が形成された領域に薄肉部３３を形成し、その表面全体に保護膜３４を形成する点が上記実施の形態とは異なる。
【００５７】
まず、第２半導体基板１０Ｂを形成したのち、図７Ａに示したように、第２半導体基板１０Ｂの配線層１４が形成された端部をトリミング加工によって薄肉化し、薄肉部３３を形成する。なお、薄肉部３３の形成方法は、トリミング加工以外の方法を用いてもよい。例えば、所定の範囲（ここでは端部）のみに研磨プロセスを適用する方法や、ドライまたはウエットプロセスを用いたエッジング加工方法を用いてもよい。
【００５８】
続いて、図７Ｂに示したように、第２半導体基板１０Ｂの全面、具体的には素子形成面の除去により露出した側面および薄肉部表面に保護膜３４を形成する。この保護膜３４は、上記第１の実施の形態で形成した保護膜３２と同様の材料、即ち、第１半導体基板１０Ａの薄肉化で用いられる薬液、例えば酸系薬液（フッ硝酸系ウェットエッチング液）に対して耐性を有する材料であるプラズマＳｉＮ膜、ＳｉＣ、ＳｉＣＮ等を用い、例えば厚さ１０μｍで成膜する。なお、保護膜３４の成膜方法としては、成膜後の第２半導体基板１０Ｂの上面、即ち素子形成面は接合面になるため、接合に悪影響を及ぼさないように保護膜３４を均一に成膜することが好ましい。具体的には、膜厚制御性に優れたＡＬＤ（Atomic Layer Deposition）法を用いることが望ましいがＣＶＤ（Chemical Vapor Deposition）法を用いてよい。ＣＶＤ法等を用いる場合には、成膜後にＣＭＰ等を用いることによって表面の平坦性を向上させておくことが望ましい。
【００５９】
また、保護膜３４を形成する前に、第２半導体基板１０Ｂの表面をウエットプロセスにより平滑化および清浄化を行うことが好ましい。具体的には、第２半導体基板１０Ｂの表面のダストを除去するためのスクラバー洗浄やトリミング加工のような機械加工を用いた場合に付着するメタル系不純物を除去する。具体的には、酸系薬液（例えば、フッ酸過酸化水素混合溶液（ＦＰＭ））を用いた洗浄プロセスを行うことが考えられる。これにより、保護膜３４の第２半導体基板１０Ｂへの密着性および成膜性が向上し、第１半導体基板の薄肉化の際に用いる薬液に対する保護機能が向上する。
【００６０】
以上のように、本実施の形態では、第２半導体基板１０Ｂの端部に薄肉部３３を形成し、この薄肉部３３を覆うように保護膜を形成したのち、第１半導体基板１０Ａと第２半導体基板１０Ｂとを貼り合わせる。この後、第１半導体基板１０Ａを薄肉化するようにした。これにより、上記第１の実施の形態と同様に、薬液処理による薄肉化時の第２半導体基板１０Ｂの端部における金属溶出および発塵による汚染の発生を防ぐことが可能となる。
【００６１】
＜４．第３の実施の形態＞
図８Ａ〜図８Ｃは、本開示の第３の実施の形態における半導体装置の製造方法、特に第１半導体基板１０Ａの薄肉化の工程を表したものである。本実施の形態における製造方法は、第１半導体基板１０Ａの端部（薄肉部３１）の除去にレーザマイクロジェットを用いたものである。
【００６２】
まず、図８Ａに示したように、第１半導体基板１０Ａの端部を例えば幅２ｍｍ、深さ１００μｍの範囲で除去し、薄肉部３１を形成する。この薄肉部３１を形成すると共に、この薄肉部３１の除去にレーザマイクロジェットを用いることにより、第２半導体基板１０Ｂにおける損傷の発生を抑制できる。具体的には、第１半導体基板１０Ａと第２半導体基板１０Ｂとの間に薄肉部３１を設けることで第１半導体基板１０Ａと第２半導体基板１０Ｂとの間に空隙が設けられる。また、水を伝播するレーザマイクロジェットでは、レーザ波長が第１半導体基板１０Ａを貫通すると同時に放射束の強い広がりを生じ、レーザを反射することで得られる強いエネルギーを維持できなくなる。これにより、レーザによる第２半導体基板１０Ｂの損傷を抑制できる。
【００６３】
次いで、図８Ｂに示したように、第２半導体基板１０Ｂの端部に保護膜３５を成膜する。この保護膜３５は、レーザ光を吸収しない材料、具体的にはＳｉＯ２，ＳｉＮ等を用いて厚さ１μｍで成膜する。これにより、後の工程で行うレーザマイクロジェットによる第１半導体基板１０Ａの薄肉部３１の除去時における加工選択比が得られ、上記空隙の形成と合わせて第２半導体基板１０Ｂへのレーザ光による損傷が防止される。
【００６４】
続いて、第１半導体基板１０Ａおよび第２半導体基板１０Ｂを前述したプラズマ接合等を用いて貼り合わせたのち、薬液処理により第１半導体基板１０Ａの裏面全体を薄肉化する。
【００６５】
従来用いられている上層基板の端部の除去方法としては、本実施の形態のようにレーザ光を用いる方法が開示されている（例えば、特開２００６−１０８５３２号公報参照）。具体的には、積層された上層基板に対して、所定の位置にレーザ光を照射して上層基板の端部を除去したのち、上層基板を研削して薄肉化する。この方法では、上層基板の研削前に上層基板の端部を除去するため、ナイフエッジが形成されない。このため、研削時に下層基板の表面に損傷を与えることなく上層基板を所定の厚さに研削できる。しかしながら、一般的レーザ光による加工は選択比を持たないため、上層基板の端部の除去と同時に下層基板損傷が発生する。その結果、従来用いられている薄肉化工程と同様に金属溶出や発塵による汚染が発生する。また、レーザ光は焦点距離が短いため、上層基板をそのまま加工する事は技術的に困難であり、加工できたとしても焦点を合わせながら１０回以上も加工する必要がある。
【００６６】
これに対して本実施の形態では、第１半導体基板１０Ａの端部に薄肉部３１を形成すると共に、第２半導体基板の端部にレーザの波長を吸収しない保護膜３５を設けたのち、レーザ光による第１半導体基板１０Ａの端部を除去するようにした。これにより、第２半導体基板１０Ｂへのレーザ光による損傷を与えることなく加工することが可能となる。
【００６７】
なお、ここではレーザ光に対する保護膜３５を第２半導体基板１０Ｂの端部にのみ形成したが、これに限らず、第１半導体基板１０Ａおよび第２半導体基板１０Ｂの貼り合わせ前に第２半導体基板１０Ｂの表面全面に設けても構わない。
【００６８】
＜５．第４の実施の形態＞
図９Ａ〜図９Ｃは、本開示の第４の実施の形態における半導体装置の製造方法、特に第１半導体基板１０Ａの薄肉化の工程を表したものである。本実施の形態における製造方法は、第１半導体基板１０Ａの裏面に端部を残した内部領域１０ａを研削し、所定の厚さまで薄肉化したのち端部を除去したものである。
【００６９】
まず、図９Ａに示したように、第１半導体基板１０Ａおよび第２半導体基板１０Ｂを、前述したプラズマ接合等を用いて貼り合わせる。この後、図９Ｂに示したように、第２半導体基板１０Ｂの表面の損傷の原因となる第１半導体基板１０Ａの端部を残し、ＭＯＳトランジスタＴｒ等のデバイスが形成されている第１半導体基板１０Ａの内部領域１０ａを研削する。続いて、ウェットエットチングにより、内部領域１０ａを所定の膜厚まで更に薄肉化する。
【００７０】
次いで、図９Ｃに示したようにエッジトリミングで第１半導体基板１０Ａの端部を除去する。
【００７１】
なお、第１半導体基板１０Ａと第２半導体基板１０Ｂとの貼り合わせ前、または貼り合わせ後に、上記第１〜第３の実施の形態と同様に、第２半導体基板１０Ｂの表面全面または端部にＳｉＮ膜等の保護膜を設けてもよい。これにより、第１半導体基板１０Ａの端部除去時における第２半導体基板１０Ｂ表面への破片による機械的損傷を抑制することができる。
【００７２】
従来用いられている上層基板および下層基板を貼り合わせたのちの、上層基板の端部の除去方法としては、前述の特許公報（特開２０１１−９６８５１号公報他）による除去方法の他に、例えば特開２００８−８４９７６号公報に開示された方法がある。具体的には、デバイス形成領域を囲む周辺領域に第１の砥石で研削することにより環状の凸部を形成したのち、第１の砥石よりも砥粒径の小さな第二の砥石を用いて環状凸部を含む上層基板の裏面全面を研削して平坦化する。この方法では、上層基板のナイフエッジ化は抑制することができるものの、第２の研削工程における上層基板の破片の直撃による下層基板への損傷の発生を回避することができない。このため、後の薬液処理による金属溶出または発塵による汚染が発生する。
【００７３】
これに対して本実施の形態では、第１半導体基板１０Ａの薄肉化工程において、端部を残し、デバイスが形成されている内部領域を機械的に研削する。続いて、端部を残したまま薬液による化学的処理により基板１１Ａを所定の厚さまで更に薄肉化したのち、エッジトリミングによって第１半導体基板１０Ａの端部を除去する。このような工程を経ることで、薬液処理による金属溶出および発塵による汚染を防ぐことが可能となる。
【００７４】
＜６．適用例＞
上記第１〜第４の実施の形態で説明した製造方法を用いて形成した半導体装置を含む撮像装置１は、撮影機能、測定機能および表示機能等を有する様々な種類の電子機器に適用可能である。上述したように撮像装置１は、高画質のカラー画像を提供できることから、カメラ（デジタルスチルカメラまたはビデオカメラ）や、撮影機能を有する携帯電話機やＰＤＡ（Personal Digital Assistant）等のモバイル機器に好適である。また、この他にも、特定物質の測定（検出）装置等にも適用可能である。図１０にその一例としてカメラ（カメラ２００）の機能ブロック構成について示す。
【００７５】
カメラ２００は、レンズ群２３１等を含む光学系、撮像装置１、カメラ信号処理部であるＤＳＰ回路２３２、フレームメモリ２３５、表示装置２３３、記録装置２３６、操作系２３４および電源系２３７等を備えている。これらのうち、ＤＳＰ回路２３２、フレームメモリ２３５、表示装置２３３、記録装置２３６、操作系２３４および電源系２３７は、バスライン３８を介して相互に接続された構成となっている。
【００７６】
レンズ群２３１は、被写体からの入射光（像光）を取り込んで撮像装置１の撮像面（受光面）上に結像するものであり、１または複数のレンズから構成されている。撮像装置１は、レンズ群２３１によって撮像面上に結像された入射光に基づいて撮像データＤ０を出力する。表示装置２３３は、例えば液晶表示装置または有機ＥＬ(electro luminescence)表示装置等からなり、撮像装置１で撮影された動画または静止画（画像処理部２２による画像処理後のカラー画像）を表示するものである。記録装置２３６は、撮像装置１で撮像された動画または静止画を、ビデオテープやＤＶＤ(Digital Versatile Disk)等の記録媒体に記録するものである。操作系２３４は、ユーザによる操作に応じて外部信号入力手段として機能するものであり、カメラ２００の持つ様々な機能について操作指令を受け取り、内部へ伝達するものである。電源系２３７は、ＤＳＰ回路２３２、フレームメモリ２３５、表示装置２３３、記録装置２３６および操作系２３４の動作電源となる各種の電源を含むものである。
【００７７】
以上、実施の形態および変形例を挙げて説明したが、本開示内容は上記実施の形態に限定されるものではなく、種々変形可能である。例えば、上記実施の形態等では、イメージセンサとして、裏面照射型または表面照射型のＣＭＯＳを例に挙げたが、ＣＭＯＳに限らず、ＣＣＤ(Charge Coupled Device Image Sensor：電荷結合素子)、またはＭＯＳ型イメージセンサであってもよい。
【００７８】
尚、本開示は、以下の（１）〜（１５）に記載したような構成であってもよい。
（１）第１素子を有する第１基板と、第２素子を有する第２基板との素子形成面同士を対向させて張り合わせる工程と、前記第２素子を有する第２基板の少なくとも端部に保護膜を形成する工程と、前記第１基板を薄肉化する工程とを含む半導体装置の製造方法。
（２）前記第１基板および第２基板を張り合わせる工程の前に、前記第２基板の端部に薄肉部を形成する工程と、前記薄肉部の形成により露出した前記第２基板の素子の側面および前記薄肉部の表面に前記保護膜を形成する工程とを含む、前記（１）に記載の半導体装置の製造方法。
（３）前記第２基板に前記薄肉部を形成したのち、前記第２基板の表面を平滑洗浄する、前記（２）に記載の半導体装置の製造方法。
（４）前記第１基板の端部に薄肉部を形成し、前記薄肉部を除去したのち、前記第１基板の基板全面を薄肉化する、前記（１）乃至（３）のいずれか１つに記載の半導体装置の製造方法。
（５）前記保護膜は前記第１基板の全面に形成されている、前記（１）乃至（４）のいずれか１つに記載の半導体装置の製造方法。
（６）前記保護膜は耐薬品性を有する材料によって形成されている、前記（１）乃至（５）のいずれか１つに記載の半導体装置の製造方法。
（７）第１素子を有する第１基板の端部に薄肉部を形成する工程と、第２素子を有する第２基板の少なくとも端部にレーザを吸収しない保護膜を形成する工程と、前記第１素子と第２素子とを対向させて、前記第１基板および第２基板を張り合わせる工程と、前記第１基板の前記薄肉部をレーザにより選択的に除去する工程とを含む半導体装置の製造方法。（８）前記第１基板の前記薄肉部を除去したのち、前記第１基板の基板全面を薄肉化する、前記（７）に記載の半導体装置の製造方法。
（９）前記第１基板の薄肉部の除去はレーザマイクロジェットを用いる、前記（７）または（８）に記載の半導体装置の製造方法。
（１０）前記保護膜を、前記第１基板と、前記第２基板との貼り合わせる前に前記第２基板の全面に形成する、前記（７）乃至（９）のいずれか１つに記載の半導体装置の製造方法。
（１１）第１素子を有する第１基板と、第２素子を有する第２基板とを前記第１素子と第２素子とを対向させて張り合わせる工程と、前記第１基板の前記の端部を除く内部領域を薄肉化する工程と、前記第１基板の端部を除去する工程とを含む半導体装置の製造方法。
（１２）前記第１基板と第２基板とを貼り合わせたのち、前記第２基板の端部に保護膜を形成する、前記（１１）に記載の半導体装置の製造方法。
（１３）前記第２基板の表面全面に保護膜を形成したのち、前記第１基板と第２基板とを貼り合わせる、前記（１１）または（１２）に記載の半導体装置の製造方法
（１４）前記第１基板の内部領域を機械的研削によって薄肉化する、前記（１１）乃至（１３）のいずれか１つに記載の半導体装置の製造方法。
（１５）前記第１基板の内部領域を化学的処理によって薄肉化する、前記（１１）乃至（１４）のいずれか１つに記載の半導体装置の製造方法。
【００７９】
本出願は、日本国特許庁において２０１２年１月１７日に出願された日本特許出願番号２０１２−００７０８６号、日本特許出願番号２０１２−００７０８７号、日本特許出願番号２０１２−００７０８８号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
【００８０】
当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図１０】
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