(57)【特許請求の範囲】
【請求項１】
チャネル形成領域と、ソース領域と、ドレイン領域と、第１のゲート電極と、を有する第１のトランジスタと、
前記チャネル形成領域の上方又は前記ソース領域の上方又は前記ドレイン領域の上方に設けられた、前記第１のゲート電極と、第１の絶縁層と、第２の接続電極と、
前記第１の絶縁層の上方又は前記第１のゲート電極の上方又は前記第２の接続電極の上方に設けられた、第２の絶縁層と、第１の接続電極と、第３の接続電極と、
前記第２の絶縁層の上方に設けられ、チャネル形成領域を有する酸化物半導体層と、ソース電極と、ドレイン電極と、第２のゲート電極と、を有する第２のトランジスタと、を有し、
前記第１の接続電極は、前記第１のゲート電極と前記ソース電極及び前記ドレイン電極の一方とを電気的に接続する機能を有し、
前記第２の接続電極及び前記第３の接続電極は、前記ソース領域及び前記ドレイン領域の一方と前記ソース電極及び前記ドレイン電極の他方とを電気的に接続する機能を有し、
前記ソース領域又は前記ドレイン領域は、前記酸化物半導体層と重なる領域を有し、
前記第３の接続電極の前記第１のトランジスタのチャネル長方向の長さは、前記第２の接続電極の前記第１のトランジスタのチャネル長方向の長さより短いことを特徴とする半導体装置。
【請求項２】
チャネル形成領域と、ソース領域と、ドレイン領域と、第１のゲート電極と、を有する第１のトランジスタと、
前記チャネル形成領域の上方又は前記ソース領域の上方又は前記ドレイン領域の上方に設けられた、前記第１のゲート電極と、第１の絶縁層と、第２の接続電極と、
前記第１の絶縁層の上方又は前記第１のゲート電極の上方又は前記第２の接続電極の上方に設けられた、第２の絶縁層と、第１の接続電極と、第３の接続電極と、
前記第２の絶縁層の上方に設けられ、チャネル形成領域を有する酸化物半導体層と、ソース電極と、ドレイン電極と、第２のゲート電極と、を有する第２のトランジスタと、を有し、
前記第１の接続電極は、前記第１のゲート電極と前記ソース電極及び前記ドレイン電極の一方とを電気的に接続する機能を有し、
前記第２の接続電極及び前記第３の接続電極は、前記ソース領域及び前記ドレイン領域の一方と前記ソース電極及び前記ドレイン電極の他方とを電気的に接続する機能を有し、
前記ソース領域又は前記ドレイン領域は、前記酸化物半導体層と重なる領域を有し、
前記酸化物半導体層は、前記第２の接続電極と重なる領域を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
開示する発明は、半導体素子を利用した半導体装置およびその作製方法に関するものである。
【背景技術】
【０００２】
半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性のものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される。
【０００３】
揮発性記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）がある。ＤＲＡＭは、記憶素子を構成するトランジスタを選択してキャパシタに電荷を蓄積することで、情報を記憶する。
【０００４】
上述の原理から、ＤＲＡＭでは、情報を読み出すとキャパシタの電荷は失われるため、情報の読み出しの度に、再度の書き込み動作が必要となる。また、記憶素子を構成するトランジスタにおいてはオフ状態でのソースとドレイン間のリーク電流（オフ電流）等によって、トランジスタが選択されていない状況でも電荷が流出、または流入するため、データの保持期間が短い。このため、所定の周期で再度の書き込み動作（リフレッシュ動作）が必要であり、消費電力を十分に低減することは困難である。また、電力の供給がなくなると記憶内容が失われるため、長期間の記憶の保持には、磁性材料や光学材料を利用した別の記憶装置が必要となる。
【０００５】
揮発性記憶装置の別の例としてはＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を保持するため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利である。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点については、ＤＲＡＭと変わるところはない。
【０００６】
不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、トランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極めて長く（半永久的）、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利点を有している（例えば、特許文献１参照）。
【０００７】
しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層が劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じる。この問題の影響を緩和するために、例えば、各記憶素子の書き込み回数を均一化する手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そして、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つまり、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。
【０００８】
また、フローティングゲートに電荷を注入させるため、または、その電荷を除去するためには、高い電圧が必要であり、また、そのための回路も必要である。さらに、電荷の注入、または除去のためには比較的長い時間を要し、書き込み、消去の高速化が容易ではないという問題もある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開昭５７−１０５８８９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上述の問題に鑑み、開示する発明の一態様では、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。
【００１１】
さらに、開示する発明の一態様では、新たな構造の半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させることを目的の一つとする。
【００１２】
また、高集積化を図った、新たな構造の半導体装置において、短チャネル効果の発現を抑制することを目的の一とする。
【課題を解決するための手段】
【００１３】
開示する発明の一態様は、半導体材料を含む基板に設けられた第１のチャネル形成領域と、第１のチャネル形成領域上に設けられた第１のゲート絶縁層と、第１のチャネル形成領域と重畳して、第１のゲート絶縁層上に設けられた第１のゲート電極と、第１のチャネル形成領域を挟むように、半導体材料を含む基板に設けられた第１のソース領域および第１のドレイン領域と、を有する第１のトランジスタと、第１のゲート電極上に接して設けられた第１の接続電極と、第１のソース領域または第１のドレイン領域の一方の上に接して設けられた第２の接続電極と、第２の接続電極上に接して設けられた第３の接続電極と、第１の接続電極の上面および第３の接続電極の上面が露出するように、第１のトランジスタ上に設けられた絶縁層と、少なくとも第１のソース領域または第１のドレイン領域の一部と重畳するように、絶縁層上に設けられた酸化物半導体層と、酸化物半導体層と電気的に接続し、第１の接続電極の上面に接して設けられた第２のソース電極または第２のドレイン電極の一方と、酸化物半導体層と電気的に接続し、第３の接続電極の上面に接して設けられた第２のソース電極または第２のドレイン電極の他方と、酸化物半導体層と重畳する第２のゲート電極と、酸化物半導体層と第２のゲート電極との間に設けられた第２のゲート絶縁層と、を有する第２のトランジスタと、を有し、第１の接続電極の第１のトランジスタのチャネル幅方向の長さは、第１のゲート電極の第１のトランジスタのチャネル幅方向の長さより短い半導体装置である。
【００１４】
また、開示する発明の他の一態様は、半導体材料を含む基板に設けられた第１のチャネル形成領域と、第１のチャネル形成領域上に設けられた第１のゲート絶縁層と、第１のチャネル形成領域と重畳して、第１のゲート絶縁層上に設けられた第１のゲート電極と、第１のチャネル形成領域を挟むように、半導体材料を含む基板に設けられた第１のソース領域および第１のドレイン領域と、を有する第１のトランジスタと、第１のゲート電極上に接して設けられた第１の接続電極と、第１のソース領域または第１のドレイン領域の一方の上に接して設けられた第２の接続電極と、第２の接続電極上に接して設けられた第３の接続電極と、第１の接続電極の上面および第３の接続電極の上面が露出するように、第１のトランジスタ上に設けられた絶縁層と、少なくとも第１のソース領域または第１のドレイン領域の一部と重畳するように、絶縁層上に設けられた酸化物半導体層と、酸化物半導体層と電気的に接続し、第１の接続電極の上面に接して設けられた第２のソース電極または第２のドレイン電極の一方と、酸化物半導体層と電気的に接続し、第３の接続電極の上面に接して設けられた第２のソース電極または第２のドレイン電極の他方と、酸化物半導体層と重畳する第２のゲート電極と、酸化物半導体層と第２のゲート電極との間に設けられた第２のゲート絶縁層と、を有する第２のトランジスタと、を有し、第３の接続電極の第１のトランジスタのチャネル長方向の長さは、第２の接続電極の第１のトランジスタのチャネル長方向の長さより短い半導体装置である。
【００１５】
また、開示する発明の他の一態様は、半導体材料を含む基板に設けられた第１のチャネル形成領域と、第１のチャネル形成領域上に設けられた第１のゲート絶縁層と、第１のチャネル形成領域と重畳して、第１のゲート絶縁層上に設けられた第１のゲート電極と、第１のチャネル形成領域を挟むように、半導体材料を含む基板に設けられた第１のソース領域および第１のドレイン領域と、を有する第１のトランジスタと、第１のゲート電極上に接して設けられた第１の接続電極と、第１のソース領域または第１のドレイン領域の一方の上に接して設けられた第２の接続電極と、第２の接続電極上に接して設けられた第３の接続電極と、第１の接続電極の上面および第３の接続電極の上面が露出するように、第１のトランジスタ上に設けられた絶縁層と、絶縁層上に設けられた第１のトレンチと、少なくとも第１のソース領域または第１のドレイン領域の一部と重畳し、且つ第１のトレンチの底面および内壁面に接するように設けられた酸化物半導体層と、酸化物半導体層と電気的に接続し、第１の接続電極と電気的に接続して設けられた第２のソース電極または第２のドレイン電極の一方と、酸化物半導体層と電気的に接続し、第３の接続電極と電気的に接続して設けられた第２のソース電極または第２のドレイン電極の他方と、酸化物半導体層上に重畳し、第１のトレンチを充填するように設けられた第２のゲート電極と、酸化物半導体層と第２のゲート電極との間に設けられた第２のゲート絶縁層と、を有する第２のトランジスタと、第２のトランジスタを囲むように絶縁層上に設けられ、且つ第１のトレンチより深い第２のトレンチと、第２のトレンチを充填するように設けられた埋め込み絶縁層と、を有し、第１の接続電極の第１のトランジスタのチャネル幅方向の長さは、第１のゲート電極の第１のトランジスタのチャネル幅方向の長さより短い半導体装置である。
【００１６】
また、開示する発明の他の一態様は、半導体材料を含む基板に設けられた第１のチャネル形成領域と、第１のチャネル形成領域上に設けられた第１のゲート絶縁層と、第１のチャネル形成領域と重畳して、第１のゲート絶縁層上に設けられた第１のゲート電極と、第１のチャネル形成領域を挟むように、半導体材料を含む基板に設けられた第１のソース領域および第１のドレイン領域と、を有する第１のトランジスタと、第１のゲート電極上に接して設けられた第１の接続電極と、第１のソース領域または第１のドレイン領域の一方の上に接して設けられた第２の接続電極と、第２の接続電極上に接して設けられた第３の接続電極と、第１の接続電極の上面および第３の接続電極の上面が露出するように、第１のトランジスタ上に設けられた絶縁層と、絶縁層上に設けられた第１のトレンチと、少なくとも第１のソース領域または第１のドレイン領域の一部と重畳し、且つ第１のトレンチの底面および内壁面に接するように設けられた酸化物半導体層と、酸化物半導体層と電気的に接続し、第１の接続電極と電気的に接続して設けられた第２のソース電極または第２のドレイン電極の一方と、酸化物半導体層と電気的に接続し、第３の接続電極と電気的に接続して設けられた第２のソース電極または第２のドレイン電極の他方と、酸化物半導体層上に重畳し、第１のトレンチを充填するように設けられた第２のゲート電極と、酸化物半導体層と第２のゲート電極との間に設けられた第２のゲート絶縁層と、を有する第２のトランジスタと、第２のトランジスタを囲むように絶縁層上に設けられ、且つ第１のトレンチより深い第２のトレンチと、第２のトレンチを充填するように設けられた埋め込み絶縁層と、を有し、第３の接続電極の第１のトランジスタのチャネル長方向の長さは、第２の接続電極の第１のトランジスタのチャネル長方向の長さより短い半導体装置である。
【００１７】
なお、上記において、酸化物半導体層の一部が第２の接続電極に重畳して設けられることが好ましい。また、第３の接続電極の第１のトランジスタのチャネル幅方向の長さは、第１の接続電極の第１のトランジスタのチャネル幅方向の長さと概略一致することが好ましい。
【００１８】
また、絶縁層は、第１の絶縁層と第２の絶縁層の積層であり、第１の絶縁層は、第１のゲート電極および第２の接続電極と同じ層に形成され、第２の絶縁層は、第１の接続電極および第３の接続電極と同じ層に形成され、第２の絶縁層における酸素の組成比は、第１の絶縁層における酸素の組成比より大きいことが好ましい。
【００１９】
また、第２のソース電極または第２のドレイン電極の一方と、第２のゲート絶縁層と、導電層とにより、容量素子が構成されることが好ましい。
【００２０】
また、開示する発明の他の一態様は、上記の半導体装置を複数有し、当該複数の半導体装置が、第２のソース電極または第２のドレイン電極の他方において、第２のトランジスタ上に設けられた配線と並列に電気的に接続される半導体装置である。
【００２１】
また、第１のチャネル形成領域は、シリコンを含んで構成されることが好ましい。また、酸化物半導体層は、Ｉｎ、ＧａおよびＺｎを含んでなる酸化物半導体材料を有することが好ましい。
【００２２】
なお、上記において、酸化物半導体を用いてトランジスタを構成することがあるが、開示する発明はこれに限定されない。酸化物半導体と同等のオフ電流特性が実現できる材料、例えば、炭化シリコンをはじめとするワイドギャップ材料（より具体的には、例えば、エネルギーギャップＥｇが３ｅＶより大きい半導体材料）などを適用しても良い。
【００２３】
また、本明細書等において、「概略一致」の用語は、厳密な一致を要しない意味で用いる。例えば、「概略一致」の表現は、複数の層を同一のマスクを用いてエッチングして得られた形状における一致の程度を包含する。
【００２４】
また、本明細書等において、「チャネル長方向」とは、ソース領域（またはソース電極）からドレイン領域（またはドレイン電極）へと向かう方向、または、その反対の方向であって、ソース領域とドレイン領域との間隔が最小となる経路を通るものをいう。また、本明細書等において、「チャネル幅方向」とは、チャネル長方向に概略垂直な方向を指すものとする。
【００２５】
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。
【００２６】
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
【００２７】
なお、「ソース電極」、「ドレイン電極」及び「ゲート電極」は単に「ソース」、「ドレイン」及び「ゲート」と呼んでもよい。また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
【００２８】
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
【発明の効果】
【００２９】
開示する発明の一態様では、トランジスタのオフ電流を十分に小さくすることができる材料、例えば、ワイドギャップ半導体である酸化物半導体材料を用いて半導体装置を構成する。トランジスタのオフ電流を十分に小さくすることができる半導体材料を用いることで、長期間にわたって情報を保持することができる。
【００３０】
また、開示する発明の一態様では、酸化物半導体材料を用いたトランジスタのオン状態、オフ状態の切り替えによって情報の書き込みが行われる。これにより、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もないので、書き込み回数の制限をなくすことができる。
【００３１】
また、開示する発明の一態様では、酸化物半導体材料を用いたトランジスタとともに、酸化物半導体以外の半導体材料を用いたトランジスタを組み合わせて用いる。これにより、これまでにない特徴を有する半導体装置を実現することができる。
【００３２】
また、開示する発明の一態様では、酸化物半導体以外の半導体材料を用いたトランジスタと酸化物半導体材料を用いたトランジスタとを接続する接続電極を、当該接続電極と接続する酸化物半導体以外の半導体材料を用いたトランジスタの電極より小さくする。これにより、当該接続電極と接続する酸化物半導体材料を用いたトランジスタの占有面積を低減することができるので、新たな構造の半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させることができる。
【００３３】
また、開示する発明の一態様では、酸化物半導体材料を用いたトランジスタの酸化物半導体層を絶縁層に形成されたトレンチの底面および内壁面に接するように設ける。これにより、平面上に酸化物半導体層を成膜するときと比較して当該トランジスタのチャネル長を長くすることができるので、短チャネル効果の発現を抑制することができる。
【図面の簡単な説明】
【００３４】
【図１】半導体装置の断面図および平面図。
【図２】半導体装置の回路図。
【図３】半導体装置の作製工程に係る断面図。
【図４】半導体装置の作製工程に係る断面図。
【図５】半導体装置の作製工程に係る断面図。
【図６】半導体装置の作製工程に係る断面図。
【図７】半導体装置の作製工程に係る断面図。
【図８】半導体装置の作製工程に係る断面図。
【図９】半導体装置の断面図および平面図。
【図１０】半導体装置の回路図。
【図１１】半導体装置を用いた電子機器を説明するための図。
【発明を実施するための形態】
【００３５】
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００３６】
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【００３７】
なお、本明細書等における「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
【００３８】
（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置の構成について、図１および図２を参照して説明する。
【００３９】
〈半導体装置の断面構成および平面図〉
図１は、半導体装置の構成の一例である。図１（Ａ）には半導体装置の断面を、図１（Ｂ）には半導体装置の平面を、それぞれ示す。図１（Ａ）に示すＡ１−Ａ２は、図１（Ｂ）に示すＡ１−Ａ２に対応しており、トランジスタのチャネル長方向に平行な断面図である。また、図１（Ａ）に示すＢ１−Ｂ２は、図１（Ｂ）に示すＢ１−Ｂ２に対応しており、トランジスタのチャネル長方向に垂直な断面図である。図１（Ａ）および図１（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ１６０を有し、上部に第２の半導体材料を用いたトランジスタ１６２を有する。また、図１（Ａ）および図１（Ｂ）に示す半導体装置は、トランジスタ１６０とトランジスタ１６２と容量素子１６４とを、一つずつ有する構成として示しているが、それぞれ複数有する構成も含む。
【００４０】
ここで、第１の半導体材料と第２の半導体材料とは異なる材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
【００４１】
なお、トランジスタ１６０およびトランジスタ１６２は、ｎチャネル型トランジスタ、ｐチャネル型トランジスタのいずれも用いることができる。ここでは、トランジスタ１６２はｎチャネル型トランジスタとして説明する。
【００４２】
トランジスタ１６０は、半導体基板１００に設けられたチャネル形成領域１３４と、チャネル形成領域１３４を挟むように半導体基板１００に設けられた不純物領域１２４ａおよび不純物領域１２４ｂ（ソース領域またはドレイン領域とも記す）と、不純物領域１２４ａおよび不純物領域１２４ｂに接する金属化合物領域１２６ａおよび金属化合物領域１２６ｂと、チャネル形成領域１３４上に設けられたゲート絶縁層１２２と、チャネル形成領域１３４と重畳してゲート絶縁層１２２上に設けられたゲート電極１２８と、を有する。なお、金属化合物領域１２６ａはトランジスタ１６０のソース領域（またはドレイン領域）として機能しうるので、不純物領域１２４ａと金属化合物領域１２６ａをまとめてドレイン領域（またはソース領域）と記す場合がある。また、金属化合物領域１２６ｂはトランジスタ１６０のソース領域またはドレイン領域として機能しうるので、不純物領域１２４ｂと金属化合物領域１２６ｂをまとめてソース領域またはドレイン領域と記す場合がある。また、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載にはソース領域が含まれ、ドレイン電極との記載にはドレイン領域が含まれうる。
【００４３】
さらに、ゲート電極１２８上に接して接続電極１３０ａが設けられている。ここで、接続電極１３０ａは、トランジスタ１６０のゲート電極としても機能する。また、半導体基板１００に設けられた金属化合物領域１２６ｂ（トランジスタ１６０のドレイン領域（またはソース領域））の上に接して接続電極１２９が設けられている。さらに、接続電極１２９上に接して接続電極１３０ｂが設けられている。ここで、接続電極１２９および接続電極１３０ｂは、トランジスタ１６０のソース電極またはドレイン電極としても機能する。
【００４４】
また、半導体基板１００上にはトランジスタ１６０を囲むように素子分離絶縁層１０６が設けられている。また、トランジスタ１６０上に、接続電極１３０ａおよび接続電極１３０ｂの上面が露出するように、絶縁層１３６および絶縁層１４０が積層して設けられている。ここで、絶縁層１３６は、ゲート電極１２８および接続電極１２９と同じ層に形成され、絶縁層１４０は、接続電極１３０ａおよび接続電極１３０ｂと同じ層に形成されることが好ましい。ただし、トランジスタ１６０を覆う絶縁層は必ずしも積層する必要はなく、単層構造としても良い。また、トランジスタ１６０を覆う絶縁層を、２層以上の積層構造としても良い。
【００４５】
なお、高集積化を実現するためには、図１（Ａ）および図１（Ｂ）に示すように、トランジスタ１６０がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ１６０の特性を重視する場合には、ゲート電極１２８の側面にサイドウォール絶縁層を設け、当該サイドウォール絶縁層と重畳する領域に形成された、不純物濃度が異なる領域を含めて不純物領域１２４ａおよび不純物領域１２４ｂを設けても良い。
【００４６】
トランジスタ１６２は、絶縁層１４０上に設けられた酸化物半導体層１４４と、酸化物半導体層１４４と電気的に接続されているソース電極（またはドレイン電極）１４２ａ、およびドレイン電極（またはソース電極）１４２ｂと、酸化物半導体層１４４、ソース電極１４２ａ、およびドレイン電極１４２ｂ、を覆うゲート絶縁層１４６と、ゲート絶縁層１４６上に酸化物半導体層１４４と重畳するように設けられたゲート電極１４８ａと、を有する。ここで、トランジスタ１６２のドレイン電極１４２ｂはトランジスタ１６０の接続電極１３０ａ上に接して設けられる。つまり、トランジスタ１６２の電荷保持特性を活かし、トランジスタ１６０のゲート電極１２８の電位を極めて長時間に渡って保持することができる。また、トランジスタ１６２のソース電極１４２ａは接続電極１３０ｂ上に接して設けられる。また、酸化物半導体層１４４は、トランジスタ１６２のチャネル形成領域として機能し、少なくともトランジスタ１６０のソース領域またはドレイン領域の一部と重畳するように設けられる。また、ドレイン電極１４２ｂは酸化物半導体層１４４を介して接続電極１３０ａと電気的に接続されるように設けても良く、同様にソース電極１４２ａは酸化物半導体層１４４を介して接続電極１３０ｂと電気的に接続されるように設けても良い。
【００４７】
ここで、トランジスタ１６２に用いられる酸化物半導体層１４４は水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。具体的には、例えば、酸化物半導体層１４４の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体層１４４中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定されるものである。このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層１４４では、キャリア濃度が１×１０１２／ｃｍ３未満、望ましくは、１×１０１１／ｃｍ３未満、より望ましくは１．４５×１０１０／ｃｍ３未満となる。例えば、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ以下となる。このように、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体層１４４を用いることで、極めて優れたオフ電流特性のトランジスタ１６２を得ることができる。
【００４８】
また、酸化物半導体層１４４のナトリウム濃度は５×１０１６ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体層１４４のリチウム濃度は５×１０１５ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体層１４４のカリウム濃度は５×１０１５ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体層１４４中のナトリウム濃度、リチウム濃度およびカリウム濃度は、二次イオン質量分析法で測定されるものである。アルカリ金属、およびアルカリ土類金属は酸化物半導体にとっては悪性の不純物であり、少ない方がよい。特にアルカリ金属のうち、ナトリウムは酸化物半導体に接する絶縁膜が酸化物であった場合、その中に拡散し、Ｎａ＋となる。また、酸化物半導体内において、金属と酸素の結合を分断し、あるいは結合中に割り込む。その結果、トランジスタ特性の劣化（例えば、ノーマリオン化（しきい値電圧の負へのシフト）、移動度の低下等）をもたらす。加えて、特性のばらつきの原因ともなる。このような問題は、特に酸化物半導体中の水素の濃度が十分に低い場合において顕著となる。したがって、酸化物半導体中の水素の濃度が５×１０１９ａｔｏｍｓ／ｃｍ３以下、特に５×１０１８ａｔｏｍｓ／ｃｍ３以下である場合には、アルカリ金属の濃度を上記の値にすることが強く求められる。
【００４９】
なお、酸化物半導体層１４４は非晶質であっても良いが、結晶性を有していても良い。結晶性を有する酸化物半導体層として、ｃ軸配向を有した結晶性酸化物半導体膜（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＣＡＡＣ−ＯＳ膜とも呼ぶ）を用いることにより、トランジスタの信頼性を向上させることができるので、好ましい。
【００５０】
具体的に、ＣＡＡＣ−ＯＳ膜は、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形、六角形、正三角形、または正六角形の原子配列を有する。なおかつ、ＣＡＡＣ−ＯＳ膜は、ｃ軸方向に金属原子が層状に配列した相、または、金属原子と酸素原子が層状に配列した相を、含む。
【００５１】
ＣＡＡＣ−ＯＳ膜は単結晶ではないが、非晶質のみから形成されているものでもない。また、ＣＡＡＣ−ＯＳ膜は結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。
【００５２】
ＣＡＡＣ−ＯＳ膜を構成する酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣ−ＯＳ膜を構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣ−ＯＳ膜が形成される基板面やＣＡＡＣ−ＯＳ膜の表面や界面等に垂直な方向）に揃っていてもよい。あるいは、ＣＡＡＣ−ＯＳ膜を構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、基板面、表面、界面等に垂直な方向）を向いていてもよい。
【００５３】
ＣＡＡＣ−ＯＳ膜は、非晶質の酸化物半導体膜と比較して、金属と酸素の結合が秩序化している。すなわち、酸化物半導体膜が非晶質の場合は、個々の金属原子によって金属原子における酸素原子の配位数が異なることも有り得るが、ＣＡＡＣ−ＯＳ膜では金属原子における酸素原子の配位数はほぼ一定となる。そのため、微視的な酸素の欠損が減少し、水素原子（水素イオンを含む）やアルカリ金属原子の脱着による電荷の移動や不安定性を減少させる効果がある。
【００５４】
従って、ＣＡＡＣ−ＯＳ膜を用いてトランジスタを作製することで、トランジスタへの光照射またはバイアス−熱ストレス（ＢＴ）の付加を行った後に生じる、トランジスタの閾値電圧の変化量を、低減することができる。よって、安定した電気的特性を有するトランジスタを作製することができる。
【００５５】
なお、トランジスタ１６２では、微細化に起因して素子間に生じるリークを抑制するために、島状に加工された酸化物半導体層１４４を用いているが、酸化物半導体層１４４が島状に加工されていない構成を採用しても良い。酸化物半導体層１４４を島状に加工しない場合には、加工の際のエッチングによる酸化物半導体層１４４の汚染を防止できる。
【００５６】
容量素子１６４は、ドレイン電極１４２ｂ、ゲート絶縁層１４６、および導電層１４８ｂ、とで構成される。すなわち、ドレイン電極１４２ｂは、容量素子１６４の一方の電極として機能し、導電層１４８ｂは、容量素子１６４の他方の電極として機能することになる。このような構成とすることにより、十分な容量を確保することができる。また、酸化物半導体層１４４とゲート絶縁層１４６とを積層させる場合には、ドレイン電極１４２ｂと、導電層１４８ｂとの絶縁性を十分に確保することができる。さらに、容量が不要の場合は、容量素子１６４を設けない構成とすることもできる。
【００５７】
トランジスタ１６２および容量素子１６４の上には絶縁層１５０および絶縁層１５２が設けられている。そして、絶縁層１５０および絶縁層１５２上には配線１５４が設けられ、当該配線１５４はゲート絶縁層１４６、絶縁層１５０および絶縁層１５２などに形成された開口を介してソース電極１４２ａと接続されている。ここで、配線１５４は、少なくともトランジスタ１６２の酸化物半導体層１４４の一部と重畳するように設けられることが好ましい。また、配線１５４上にさらに絶縁層を設けても良い。
【００５８】
ここで、図１（Ａ）および図１（Ｂ）において、トランジスタ１６０と、トランジスタ１６２とは、少なくとも一部が重畳するように設けられており、トランジスタ１６０のソース領域またはドレイン領域と酸化物半導体層１４４の一部が重畳するように設けられている。また、配線１５４は、少なくとも酸化物半導体層１４４の一部と重畳するように設けられている。また、トランジスタ１６２や容量素子１６４が、トランジスタ１６０と重畳するように設けられている。例えば、容量素子１６４の導電層１４８ｂは、トランジスタ１６０のゲート電極１２８と少なくとも一部が重畳して設けられている。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができる。
【００５９】
しかしながら、このようにトランジスタ１６０とトランジスタ１６２を重畳しただけでは、十分に占有面積の低減が図られているとは言えない。なぜならば、トランジスタ１６２はトランジスタ１６０とのコンタクト部（ソース電極１４２ａおよびドレイン電極１４２ｂ）において、トランジスタ１６０のトランジスタ１６２とのコンタクト部に対してマージンをとる必要があるからである。言い換えると、十分に半導体装置の占有面積を低減するためには、トランジスタ１６２のトランジスタ１６０とのコンタクト部の占有面積を十分に低減する必要がある。
【００６０】
ここで、トランジスタ１６０のゲート電極１２８は、半導体基板１００の素子分離絶縁層１０６から露出している領域と確実に重畳するように、当該露出領域より面積を大きくする必要がある。また、トランジスタ１６０の接続電極１２９は、金属化合物領域１２６ｂとの接触抵抗を低減するために面積を大きくすることが好ましい。よって、トランジスタ１６０のゲート電極１２８と接続電極１２９を、トランジスタ１６２のソース電極１４２ａおよびドレイン電極１４２ｂと直接接続する場合、それらの面積に対してさらにマージンをとってソース電極１４２ａおよびドレイン電極１４２ｂを設ける必要がある。これにより、トランジスタ１６２のトランジスタ１６０とのコンタクト部の占有面積が増大するので、半導体装置の占有面積の低減を妨げることになる。
【００６１】
よって、本実施の形態においては、半導体装置の占有面積のさらなる低減を図るため、トランジスタ１６０とトランジスタ１６２を電気的に接続する、接続電極１３０ａおよび接続電極１３０ｂの面積を、それぞれゲート電極１２８および接続電極１２９より小さくする。具体的には、接続電極１３０ａのトランジスタ１６０のチャネル幅方向の長さ（以下Ｌ１と記載する）をゲート電極１２８のトランジスタ１６０のチャネル幅方向の長さ（以下Ｌ０と記載する）より短くし、接続電極１３０ｂのトランジスタ１６０のチャネル長方向の長さ（以下Ｌ３と記載する）を接続電極１２９のトランジスタ１６０のチャネル長方向の長さ（以下Ｌ２と記載する）より短くする。ここで、トランジスタ１６０のチャネル幅方向の長さとは、図１（Ｂ）に示すＡ１−Ａ２方向の長さを指し、トランジスタ１６０のチャネル長方向の長さとは、図１（Ｂ）に示すＢ１−Ｂ２方向の長さを指す。
【００６２】
ここで、接続電極１３０ａの長さＬ１は、ゲート電極１２８の長さＬ０の０．５倍以上１倍未満とすることが好ましく、最小加工寸法をＦとして１Ｆ以上２Ｆ未満とすることが好ましく、１Ｆ程度とすることがより好ましい。また、接続電極１３０ｂの長さＬ３は、接続電極１２９の長さＬ２の０．５倍以上１倍未満とすることが好ましく、最小加工寸法をＦとして１Ｆ以上２Ｆ未満とすることが好ましく、１Ｆ程度とすることがより好ましい。
【００６３】
以上のような構成とすることにより、トランジスタ１６０のゲート電極１２８および接続電極１２９を、トランジスタ１６２のソース電極１４２ａおよびドレイン電極１４２ｂと直接接続する場合と比較すると、トランジスタ１６２のトランジスタ１６０とのコンタクト部の平面形状は、Ａ１−Ａ２方向の長さがＬ２とＬ３の差に対応して縮小され、Ｂ１−Ｂ２方向の長さがＬ０とＬ１の差に対応して縮小される。よって、半導体装置の占有面積のさらなる低減を図ることができる。さらに本実施の形態に示す半導体装置をメモリセルとしてアレイ状に配置した記憶装置を作製することで、メモリセルの個数に応じて上記の占有面積低減の効果が得られるので、効果的に当該記憶装置の高集積化を図り、単位面積あたりの記憶容量を増加させることができる。
【００６４】
また図１（Ａ）および図１（Ｂ）に示すように、接続電極１２９は、酸化物半導体層１４４の一部と重畳するように設けることが好ましく、Ａ１−Ａ２方向に伸長して設けることがより好ましい。このように接続電極１２９を設けることにより、半導体装置の占有面積を増加させることなく、接続電極１２９と金属化合物領域１２６ｂの接触抵抗を低減することができる。
【００６５】
また図１（Ｂ）に示すように、接続電極１３０ｂのトランジスタ１６０のチャネル幅方向の長さは、接続電極１３０ａの長さＬ１と概略一致することが好ましい。これにより、ソース電極１４２ａの当該方向の長さをドレイン電極１４２ｂの当該方向の長さと同程度にすることができる。
【００６６】
なお、図１（Ａ）および図１（Ｂ）に示す半導体装置においては、接続電極１３０ａの長さＬ１をゲート電極１２８の長さＬ０より短くし、且つ接続電極１３０ｂの長さＬ３を接続電極１２９の長さＬ２より短くしたが、本実施の形態の一態様に係る半導体装置はこれに限られるものではなく、接続電極１３０ａまたは接続電極１３０ｂのうち少なくとも一方が上記の条件を満たせばよい。また、接続電極１２９および接続電極１３０ｂを設けないような構成としても良い。
【００６７】
また、図１（Ａ）および図１（Ｂ）に示す半導体装置においては、トランジスタ１６２としてトップゲート構造のトランジスタを用いたが、本実施の形態の一態様に係る半導体装置はこれに限られるものではない。例えば、トランジスタ１６２としてボトムゲート構造のトランジスタを用いることができる。
【００６８】
また、図１（Ａ）および図１（Ｂ）に示す半導体装置においては、トランジスタ１６２としてソース電極１４２ａおよびドレイン電極１４２ｂが少なくとも酸化物半導体層１４４の上面において接するようなトランジスタを用いたが、これに限られるものではない。例えば、トランジスタ１６２として、酸化物半導体層１４４が少なくともソース電極１４２ａおよびドレイン電極１４２ｂの上面において接するようなトランジスタを用いても良い。
【００６９】
〈半導体装置の回路構成〉
次に、図１（Ａ）および図１（Ｂ）に示す半導体装置の回路構成およびその動作について、図２を参照して説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、ＯＳの符号を併せて付す。
【００７０】
〈基本構成〉
図２（Ａ）に示す半導体装置において、第１の配線（１ｓｔ  Ｌｉｎｅ）とトランジスタ１６０のソース電極（またはドレイン電極）とは、電気的に接続され、第２の配線（２ｎｄ  Ｌｉｎｅ）とトランジスタ１６０のドレイン電極（またはソース電極）とは、電気的に接続されている。また、第３の配線（３ｒｄ  Ｌｉｎｅ）とトランジスタ１６２のソース電極（またはドレイン電極）とは、電気的に接続され、第４の配線（４ｔｈ  Ｌｉｎｅ）と、トランジスタ１６２のゲート電極とは、電気的に接続されている。そして、トランジスタ１６０のゲート電極と、トランジスタ１６２のドレイン電極（またはソース電極）は、容量素子１６４の電極の一方と電気的に接続され、第５の配線（５ｔｈ  Ｌｉｎｅ）と、容量素子１６４の電極の他方は電気的に接続されている。また、図２（Ｂ）に示すように第２の配線と第３の配線が接続されていてもよい。
【００７１】
なお、図２（Ａ）および図２（Ｂ）に示す回路構成は、図１（Ａ）および図１（Ｂ）に示す半導体装置に含まれる回路構成に相当する。つまり、図１（Ａ）および図１（Ｂ）に示す、トランジスタ１６０のソース領域（不純物領域１２４ａおよび金属化合物領域１２６ａ）に電気的に接続される配線が第１の配線に相当し、トランジスタ１６０のドレイン領域（不純物領域１２４ｂおよび金属化合物領域１２６ｂ）に電気的に接続される配線が第２の配線に相当し、トランジスタ１６２のソース電極１４２ａに電気的に接続される配線（配線１５４）が第３の配線に相当し、トランジスタ１６２のゲート電極１４８ａに電気的に接続する配線が第４の配線に相当し、導電層１４８ｂに電気的に接続される配線が第５の配線に相当する。なお、第１の配線と第２の配線は逆にしてもよい。つまり、トランジスタ１６０のソース領域（不純物領域１２４ａおよび金属化合物領域１２６ａ）に電気的に接続される配線が第２の配線に相当し、トランジスタ１６０のドレイン領域（不純物領域１２４ｂおよび金属化合物領域１２６ｂ）に電気的に接続される配線が第１の配線に相当するとしてもよい。ここで、図１（Ａ）および図１（Ｂ）に示す半導体装置において、接続電極１２９および接続電極１３０ｂを設けずにトランジスタ１６０のソース領域（不純物領域１２４ａおよび金属化合物領域１２６ａ）とトランジスタ１６２のソース電極１４２ａが電気的に接続されない構成とした場合の回路構成が図２（Ａ）に示す回路構成に相当する。また、接続電極１２９および接続電極１３０ｂを設けてトランジスタ１６０のソース領域（不純物領域１２４ａおよび金属化合物領域１２６ａ）とトランジスタ１６２のソース電極１４２ａが電気的に接続される構成とした場合の回路構成が図２（Ｂ）に示す回路構成に相当する。
【００７２】
ここで、トランジスタ１６２には、例えば、上述の酸化物半導体を用いたトランジスタが適用される。酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１６２をオフ状態とすることで、トランジスタ１６０のゲート電極の電位を極めて長時間にわたって保持することが可能である。そして、容量素子１６４を有することにより、トランジスタ１６０のゲート電極に与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。
【００７３】
なお、トランジスタ１６０の半導体材料については特に限定されないが、例えば、酸化物半導体以外の半導体材料を用いたトランジスタが適用される。情報の読み出し速度を向上させるという観点からは、例えば、単結晶シリコンを用いたトランジスタなど、スイッチング速度の高いトランジスタを適用するのが好適である。
【００７４】
また、図２（Ｃ）に示すように、図２（Ａ）において容量素子１６４を設けない構成とすることも可能である。もちろん、図２（Ｂ）において、容量素子１６４を設けない構成とすることも可能である。
【００７５】
図２（Ａ）に示す半導体装置では、トランジスタ１６０のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
【００７６】
はじめに、情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位が、トランジスタ１６２のドレイン電極（またはソース電極）と、トランジスタ１６０のゲート電極と、容量素子１６４の一方の電極が電気的に接続されたノード（ノードＦＧとも表記する）に与えられる。すなわち、トランジスタ１６０のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位を与える電荷（以下、低電位を与える電荷を電荷ＱＬ、高電位を与える電荷を電荷ＱＨという）のいずれかが与えられるものとする。なお、異なる三つまたはそれ以上の電位を与える電荷を適用して、記憶容量を向上させても良い。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極に与えられた電荷が保持される（保持）。
【００７７】
トランジスタ１６２のオフ電流は極めて小さいので、トランジスタ１６０のゲート電極の電荷は長時間にわたって保持される。
【００７８】
次に、情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１６０のゲート電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。すなわち、トランジスタ１６０のコンダクタンスは、トランジスタ１６０のゲート電極（ノードＦＧ）に保持される電荷によって制御される。一般に、トランジスタ１６０のゲート電極に電荷ＱＨが与えられている場合の見かけのしきい値電圧Ｖｔｈ＿Ｈは、トランジスタ１６０のゲート電極に電荷ＱＬが与えられている場合の見かけのしきい値電圧Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ１６０を「オフ状態」から「オン状態」または「オン状態」から「オフ状態」とする際に必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの中間の電位Ｖ０とすることにより、トランジスタ１６０のゲート電極に与えられた電荷を判別できる。例えば、トランジスタ１６０をｎチャネル型とすると、書き込みにおいて、電荷ＱＨが与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ１６０は「オン状態」となる。電荷ＱＬが与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１６０は「オフ状態」のままである。なお、トランジスタ１６０がｐチャネル型の場合には、電荷ＱＬが与えられている場合は「オン状態」となり、電荷ＱＨが与えられている場合は「オフ状態」のままとなる。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。
【００７９】
なお、メモリセルをアレイ状に配置して用いる場合には、所望のメモリセルの情報のみを読み出せることが必要になる。このように、所定のメモリセルの情報を読み出し、それ以外のメモリセルの情報を読み出さないようにするには、各メモリセル間でトランジスタ１６０がそれぞれ並列に接続されている場合には、読み出しの対象ではないメモリセルの第５の配線に対して、ゲート電極の状態にかかわらずトランジスタ１６０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を与えればよい。また、各メモリセル間でトランジスタ１６０がそれぞれ直列に接続されている場合には、読み出しの対象ではないメモリセルの第５の配線に対して、ゲート電極の状態にかかわらずトランジスタ１６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
【００８０】
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび保持と同様に行われる。つまり、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位（新たな情報に係る電位）が、トランジスタ１６０のゲート電極および容量素子１６４に与えられる。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極は、新たな情報に係る電荷が与えられた状態となる。
【００８１】
このように、開示する発明の一態様に係る半導体装置は、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このため、フラッシュメモリなどにおいて必要とされる高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。
【００８２】
なお、トランジスタ１６２のドレイン電極（またはソース電極）と、トランジスタ１６０のゲート電極と、容量素子１６４の一方の電極が電気的に接続されたノード（ノードＦＧ）は、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。トランジスタ１６２がオフの場合、当該ノードＦＧは絶縁体中に埋設されたと見ることができ、ノードＦＧには電荷が保持される。酸化物半導体を用いたトランジスタ１６２のオフ電流は、シリコン半導体などで形成されるトランジスタの１０万分の１以下であるため、トランジスタ１６２のリークによる、ノードＦＧに蓄積された電荷の消失を無視することが可能である。つまり、酸化物半導体を用いたトランジスタ１６２により、電力の供給が無くても情報の保持が可能な不揮発性の記憶装置を実現することが可能である。
【００８３】
例えば、トランジスタ１６２の室温（２５℃）でのオフ電流が１０ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下であり、容量素子１６４の容量値が１０ｆＦ程度である場合には、少なくとも１０４秒以上のデータ保持が可能である。なお、当該保持時間が、トランジスタ特性や容量値によって変動することはいうまでもない。
【００８４】
また、開示する発明の一態様に係る半導体装置においては、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁膜（トンネル絶縁膜）の劣化という問題が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化という問題を解消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。
【００８５】
図２（Ａ）に示す半導体装置は、当該半導体装置を構成するトランジスタなどの要素が抵抗および容量を含むものとして、図２（Ｄ）のように考えることが可能である。つまり、図２（Ｄ）では、トランジスタ１６０および容量素子１６４が、それぞれ、抵抗および容量を含んで構成されると考えていることになる。Ｒ１およびＣ１は、それぞれ、容量素子１６４の抵抗値および容量値であり、抵抗値Ｒ１は、容量素子１６４を構成する絶縁層による抵抗値に相当する。また、Ｒ２およびＣ２は、それぞれ、トランジスタ１６０の抵抗値および容量値であり、抵抗値Ｒ２はトランジスタ１６０がオン状態の時のゲート絶縁層による抵抗値に相当し、容量値Ｃ２はいわゆるゲート容量（ゲート電極と、ソース電極またはドレイン電極との間に形成される容量、および、ゲート電極とチャネル形成領域との間に形成される容量）の容量値に相当する。
【００８６】
トランジスタ１６２がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値（実効抵抗とも呼ぶ）をＲＯＳとすると、トランジスタ１６２のゲートリーク電流が十分に小さい条件において、Ｒ１およびＲ２が、Ｒ１≧ＲＯＳ、Ｒ２≧ＲＯＳを満たす場合には、電荷の保持期間（情報の保持期間ということもできる）は、主としてトランジスタ１６２のオフ電流によって決定されることになる。
【００８７】
逆に、当該条件を満たさない場合には、トランジスタ１６２のオフ電流が十分に小さくとも、保持期間を十分に確保することが困難になる。トランジスタ１６２のオフ電流以外のリーク電流（例えば、ソース電極とゲート電極の間において生じるリーク電流等）が大きいためである。このことから、本実施の形態において開示する半導体装置は、上述の関係を満たすものであることが望ましいといえる。
【００８８】
一方で、Ｃ１とＣ２は、Ｃ１≧Ｃ２の関係を満たすことが望ましい。Ｃ１を大きくすることで、第５の配線によってノードＦＧの電位を制御する際に、第５の配線の電位を効率よくノードＦＧに与えることができるようになり、第５の配線に与える電位間（例えば、読み出しの電位と、非読み出しの電位）の電位差を低く抑えることができるためである。
【００８９】
上述の関係を満たすことで、より好適な半導体装置を実現することが可能である。なお、Ｒ１およびＲ２は、トランジスタ１６０のゲート絶縁層や容量素子１６４の絶縁層によって制御される。Ｃ１およびＣ２についても同様である。よって、ゲート絶縁層の材料や厚さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。
【００９０】
本実施の形態で示す半導体装置においては、ノードＦＧが、フラッシュメモリ等のフローティングゲート型トランジスタのフローティングゲートと同等の作用をするが、本実施の形態のノードＦＧは、フラッシュメモリ等のフローティングゲートと本質的に異なる特徴を有する。フラッシュメモリでは、コントロールゲートに印加される電位が高いため、その電位の影響が、隣接するセルのフローティングゲートにおよぶことを防ぐために、セルとセルとの間隔をある程度保つ必要が生じる。このことは、半導体装置の高集積化を阻害する要因の一つである。そして、当該要因は、高電界をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因するものである。
【００９１】
一方、本実施の形態に係る半導体装置は、酸化物半導体を用いたトランジスタのスイッチングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すなわち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これにより、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないため、高集積化が容易になる。
【００９２】
また、高電界が不要であり、大型の周辺回路（昇圧回路など）が不要である点も、フラッシュメモリに対する優位点である。例えば、本実施の形態に係るメモリセルに印加される電圧（メモリセルの各端子に同時に印加される電位の最大のものと最小のものの差）の最大値は、２段階（１ビット）の情報を書き込む場合、一つのメモリセルにおいて、５Ｖ以下、好ましくは３Ｖ以下とすることができる。
【００９３】
容量素子１６４を構成する絶縁層の比誘電率εｒ１と、トランジスタ１６０を構成する絶縁層の比誘電率εｒ２とを異ならせる場合には、容量素子１６４を構成する絶縁層の面積Ｓ１と、トランジスタ１６０においてゲート容量を構成する絶縁層の面積Ｓ２とが、２・Ｓ２≧Ｓ１（望ましくはＳ２≧Ｓ１）を満たしつつ、Ｃ１≧Ｃ２を実現することが容易である。すなわち、容量素子１６４を構成する絶縁層の面積を小さくしつつ、Ｃ１≧Ｃ２を実現することが容易である。具体的には、例えば、容量素子１６４を構成する絶縁層においては、酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜、または酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜と酸化物半導体でなる膜との積層構造を採用してεｒ１を１０以上、好ましくは１５以上とし、ゲート容量を構成する絶縁層においては、酸化シリコンを採用して、εｒ２＝３〜４とすることができる。
【００９４】
このような構成を併せて用いることで、開示する発明の一態様に係る半導体装置の、より一層の高集積化が可能である。
【００９５】
なお、多値化の手法を採ることにより、さらに半導体装置の記憶容量を大きくすることができる。例えば、メモリセルの一に３段階以上の情報を書き込む構成とすることで、２段階の情報を書き込む場合と比較して記憶容量を増大させることができる。例えば、上述のような、低電位を与える電荷ＱＬ、高電位を与える電荷ＱＨに加え、他の電位を与える電荷Ｑを第１のトランジスタのゲート電極に与えることで、多値化を実現することができる。
【００９６】
なお、上記説明は、電子をキャリアとするｎ型トランジスタ（ｎチャネル型トランジスタ）を用いる場合についてのものであるが、ｎ型トランジスタに代えて、正孔をキャリアとするｐ型トランジスタを用いることができるのはいうまでもない。
【００９７】
以上のように、本実施の形態に示す半導体装置では、酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることにより極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
【００９８】
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、本実施の形態に示す半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
【００９９】
また、酸化物半導体以外の材料を用いたトランジスタは、十分な高速動作が可能であるため、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導体装置の動作（例えば、情報の読み出し動作）の高速性を十分に確保することができる。また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
【０１００】
このように、酸化物半導体以外の材料を用いたトランジスタ（より広義には、十分な高速動作が可能なトランジスタ）と、酸化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。
【０１０１】
さらに、本実施の形態に示す半導体装置では、酸化物半導体以外の半導体材料を用いたトランジスタと酸化物半導体材料を用いたトランジスタとを接続する接続電極を、当該接続電極と接続する酸化物半導体以外の半導体材料を用いたトランジスタの電極より小さくする。これにより、当該接続電極と接続する酸化物半導体材料を用いたトランジスタの占有面積を低減することができるので、新たな構造の半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させることができる。
【０１０２】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１０３】
（実施の形態２）
本実施の形態においては、先の実施の形態において、図１（Ａ）および図１（Ｂ）に示す半導体装置の作製方法について図３乃至図８を参照して説明する。
【０１０４】
〈下部のトランジスタの作製方法〉
まず、下部のトランジスタ１６０の作製方法について、図３乃至図５を参照して説明する。
【０１０５】
まず、半導体基板１００を用意する（図３（Ａ）参照）。半導体基板１００としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができる。ここでは、半導体基板１００として、単結晶シリコン基板を用いる場合の一例について示すものとする。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板も含む概念として用いる。つまり、「ＳＯＩ基板」が有する半導体層は、シリコン半導体層に限定されない。また、ＳＯＩ基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含まれるものとする。
【０１０６】
半導体基板１００として、特に、シリコンなどの単結晶半導体基板を用いる場合には、半導体装置の読み出し動作を高速化することができるため好適である。
【０１０７】
半導体基板１００上には、素子分離絶縁層を形成するためのマスクとなる保護層１０２を形成する（図３（Ａ）参照）。保護層１０２としては、例えば、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコンなどを材料とする絶縁層を用いることができる。なお、酸化窒化シリコンとは、その組成として窒素より酸素の含有量が多いものを指し、窒化酸化シリコンとは、その組成として酸素より窒素の含有量が多いものを指す。
【０１０８】
なお、この工程の前後において、トランジスタのしきい値電圧を制御するために、ｎ型の導電性を付与する不純物元素やｐ型の導電性を付与する不純物元素を半導体基板１００に添加してもよい。半導体がシリコンの場合、ｎ型の導電性を付与する不純物元素としては、例えば、リンや砒素などを用いることができる。また、ｐ型の導電性を付与する不純物元素としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。
【０１０９】
次に、上記の保護層１０２をマスクとしてエッチングを行い、保護層１０２に覆われていない領域（露出している領域）の、半導体基板１００の一部を除去する。これにより他の半導体領域と分離された半導体領域１０４が形成される（図３（Ｂ）参照）。当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。
【０１１０】
次に、半導体領域１０４を覆うように絶縁層を形成し、半導体領域１０４に重畳する領域の絶縁層を選択的に除去することで、素子分離絶縁層１０６を形成する（図３（Ｃ）参照）。当該絶縁層は、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコンなどを用いて形成される。絶縁層の除去方法としては、化学的機械的研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）処理などの研磨処理やエッチング処理などがあるが、そのいずれを用いても良い。なお、半導体領域１０４の形成後、または、素子分離絶縁層１０６の形成後には、上記保護層１０２を除去する。
【０１１１】
次に、半導体領域１０４の表面に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成する。
【０１１２】
絶縁層は後のゲート絶縁層となるものであり、例えば、半導体領域１０４表面の熱処理（熱酸化処理や熱窒化処理など）によって形成することができる。熱処理に代えて、高密度プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスを用いて行うことができる。もちろん、ＣＶＤ法やスパッタリング法等を用いて絶縁層を形成しても良い。当該絶縁層は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））等を含む単層構造または積層構造とすることが望ましい。また、絶縁層の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
【０１１３】
導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すものとする。
【０１１４】
その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層１２２およびゲート電極１２８を形成する（図３（Ｃ）参照）。このとき、ゲート電極１２８が半導体基板１００の素子分離絶縁層１０６から露出している領域と確実に重畳するように、ゲート電極１２８のＢ１−Ｂ２方向の長さにはマージンを設けて当該領域より長くする必要がある。
【０１１５】
次に、半導体領域１０４にリン（Ｐ）やヒ素（Ａｓ）などを添加して、チャネル形成領域１３４、不純物領域１２４ａおよび不純物領域１２４ｂを形成する（図３（Ｄ）参照）。なお、ここではｎ型トランジスタを形成するためにリンやヒ素を添加しているが、ｐ型トランジスタを形成する場合には、硼素（Ｂ）やアルミニウム（Ａｌ）などの不純物元素を添加すればよい。ここで、添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化される場合には、その濃度を高くすることが望ましい。なお、このようにチャネル形成領域１３４、不純物領域１２４ａおよび不純物領域１２４ｂは、ゲート電極１２８に対して自己整合的に形成されるので、ゲート電極１２８のＡ１−Ａ２方向の長さにはマージンを設ける必要がないので適宜設定することができる。
【０１１６】
なお、ゲート電極１２８の周囲にサイドウォール絶縁層を形成して、不純物元素が異なる濃度で添加された不純物領域を形成しても良い。
【０１１７】
次に、ゲート電極１２８、不純物領域１２４ａおよび不純物領域１２４ｂ等を覆うように金属層１２５を形成する（図４（Ａ）参照）。当該金属層１２５は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて形成することができる。金属層１２５は、半導体領域１０４を構成する半導体材料と反応することによって低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金等がある。
【０１１８】
次に、熱処理を施して、上記金属層１２５と半導体材料とを反応させる。これにより、不純物領域１２４ａおよび不純物領域１２４ｂに接する金属化合物領域１２６ａおよび金属化合物領域１２６ｂが形成される（図４（Ａ）参照）。なお、ゲート電極１２８として多結晶シリコンなどを用いる場合には、ゲート電極１２８の金属層１２５と接触する部分にも、金属化合物領域が形成されることになる。
【０１１９】
上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができる。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成されるものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成することで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物領域１２６ａおよび金属化合物領域１２６ｂを形成した後には、金属層１２５は除去する。
【０１２０】
次に、上述の工程により形成された各構成を覆うように、絶縁層１３６を形成する（図４（Ｂ）参照）。絶縁層１３６は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層１３６に誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁層１３６には、これらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線の重なりに起因する容量をさらに低減することが可能である。また、絶縁層１３６は、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができ、成膜速度の速いＣＶＤ法等を用いることで半導体装置作製の効率化を図ることができる。本実施の形態では、絶縁層１３６としてＣＶＤ法で形成した酸化シリコンを用いる場合について説明する。なお、絶縁層１３６は単層の構造としても良いし、２層以上の積層構造としても良い。
【０１２１】
次に、絶縁層１３６にＣＭＰ処理やエッチング処理を施して、ゲート電極１２８の上面を露出させる（図４（Ｃ）参照）。このとき、ともに絶縁層１３６の平坦化も図り、絶縁層１３６の上面とゲート電極１２８の上面が概略同一平面を形成することが好ましい。このように、絶縁層１３６およびゲート電極１２８の表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。
【０１２２】
ここで、ＣＭＰ処理とは、被加工物の表面を基準にし、それにならって表面を化学的・機械的な複合作用により、平坦化する手法である。一般的に研磨ステージの上に研磨布を貼り付け、被加工物と研磨布との間にスラリー（研磨剤）を供給しながら研磨ステージと被加工物とを各々回転または揺動させて被加工磨物の表面を、スラリーと被加工物表面との間での化学反応、および研磨布と被加工物との機械的研磨の作用により、被加工物の表面を研磨する方法である。
【０１２３】
ＣＭＰ処理は、１回行ってもよいし、複数回行ってもよい。複数回に分けてＣＭＰ処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行うのが好ましい。このように研磨レートの異なる研磨を組み合わせることによって、絶縁層１３６の表面の平坦性をさらに向上させることができる。
【０１２４】
次に、絶縁層１３６に対して金属化合物領域１２６ｂまで達する開口を形成し、当該開口を埋め込むように、導電層１２７を成膜する（図５（Ａ）参照）。上記開口中に接続電極１２９が形成されるので、当該開口を後に形成する酸化物半導体層１４４と重畳するように、Ａ１−Ａ２方向に伸長して形成することにより、半導体装置の占有面積を増加させることなく、接続電極１２９と金属化合物領域１２６ｂの接触抵抗を低減することができる。
【０１２５】
上記開口はマスクを用いたエッチングなどの方法で形成することができる。当該マスクは、フォトマスクを用いた露光などの方法によって形成することが可能である。エッチングとしてはウェットエッチング、ドライエッチングのいずれを用いても良いが、微細加工の観点からは、ドライエッチングを用いることが好適である。導電層１２７は、ゲート電極１２８に用いた導電材料を含む層と同様の材料および方法を用いて形成することができる。
【０１２６】
具体的には、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶＤ法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、界面の酸化膜を還元し、金属化合物領域１２６ｂとの接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。
【０１２７】
導電層１２７を形成した後には、エッチングやＣＭＰといった方法を用いて導電層１２７の一部を除去し、絶縁層１３６を露出させて、接続電極１２９を形成する（図５（Ｂ）参照）。なお、導電層１２７の一部を除去して接続電極１２９を形成する際には、表面が平坦になるように加工することが望ましい。このように、絶縁層１３６および接続電極１２９の表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。
【０１２８】
次に、上述の工程により形成された各構成を覆うように、絶縁層１４０を形成する（図５（Ｃ）参照）。絶縁層１４０は、絶縁層１３６に用いた材料および方法を用いて形成することができるが、後の工程で酸化物半導体層１４４と接するので、絶縁層１４０は、酸素を十分に含んでいることが好ましく、膜中（バルク中）に少なくとも化学量論比を超える量の酸素が存在することが好ましい。例えば、絶縁層１４０として、酸化シリコン膜を用いる場合には、ＳｉＯ２＋α（ただし、α＞０）とする。このような絶縁層１４０を用いることで、酸化物半導体層１４４に酸素を供給することができ、トランジスタ１６２の特性を良好にすることができる。また、絶縁層１４０の酸素の組成比は、絶縁層１３６における酸素の組成比より大きくなることが好ましい。
【０１２９】
また、絶縁層１４０は、水素などの不純物が十分に除去されていることが好ましく、絶縁層１４０の水素の濃度は、絶縁層１３６における水素の濃度より小さくなることが好ましい。よって、絶縁層１４０は、水素等の不純物が含まれにくいスパッタ法を用いて形成することがより好ましい。本実施の形態では、絶縁層１４０としてスパッタ法で形成した酸化シリコンを用いる場合について説明する。なお、絶縁層１４０は単層の構造としても良いし、２層以上の積層構造としても良い。
【０１３０】
また、本実施の形態では、トランジスタ１６０を覆う絶縁層を絶縁層１３６と絶縁層１４０の積層構造としたが、これに限られることなく、単層構造としても良いし、２層以上の積層構造としても良い。
【０１３１】
次に、絶縁層１４０に対してゲート電極１２８まで達する開口と、接続電極１２９まで達する開口を形成し、当該開口を埋め込むように導電層を成膜し、当該導電層の一部を除去し、絶縁層１４０を露出させて、接続電極１３０ａおよび接続電極１３０ｂを形成する（図５（Ｄ）参照）。
【０１３２】
絶縁層に対する開口の形成と、導電層の成膜と、接続電極１３０ａおよび接続電極１３０ｂを形成は、上述の図５（Ａ）および図５（Ｂ）に示す接続電極１２９の作製方法と同様の方法で行うことができる。ただし、先の実施の形態で示したように、接続電極１３０ａの長さＬ１をゲート電極１２８の長さＬ０より短くし、接続電極１３０ｂの長さＬ３を接続電極１２９の長さＬ２より短くするので、接続電極１３０ａおよび接続電極１３０ｂを設ける絶縁層１４０の開口部はそれに合わせて設ける必要がある。
【０１３３】
ここで、接続電極１３０ａの長さＬ１は、ゲート電極１２８の長さＬ０の０．５倍以上１倍未満とすることが好ましく、最小加工寸法をＦとして１Ｆ以上２Ｆ未満とすることが好ましく、１Ｆ程度とすることがより好ましい。また、接続電極１３０ｂの長さＬ３は、接続電極１２９の長さＬ２の０．５倍以上１倍未満とすることが好ましく、最小加工寸法をＦとして１Ｆ以上２Ｆ未満とすることが好ましく、１Ｆ程度とすることがより好ましい。
【０１３４】
このように、接続電極１３０ａおよび接続電極１３０ｂを形成することにより、接続電極１３０ａと接するドレイン電極１４２ｂと、接続電極１３０ｂと接するソース電極１４２ａの占有面積を低減し、半導体装置の占有面積の低減を図ることができる。さらに本実施の形態に示す半導体装置をメモリセルとしてアレイ状に配置した記憶装置を作製することで、メモリセルの個数に応じて上記の占有面積低減の効果が得られるので、効果的に当該記憶装置の高集積化を図り、単位面積あたりの記憶容量を増加させることができる。
【０１３５】
なお、導電層の一部を除去して接続電極１３０ａおよび接続電極１３０ｂを形成する際には、表面が平坦になるように加工することが望ましい。このように、絶縁層１４０、接続電極１３０ａおよび接続電極１３０ｂの表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。
【０１３６】
以上により、半導体基板１００を用いたトランジスタ１６０が形成される（図５（Ｄ）参照）。このようなトランジスタ１６０は、高速動作が可能であるという特徴を有する。このため、当該トランジスタを読み出し用のトランジスタおよび読み出し時のメモリセル選択用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。
【０１３７】
なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。
【０１３８】
〈上部のトランジスタの作製方法〉
次に、上部のトランジスタ１６２の作製方法について、図６乃至図８を参照して説明する。
【０１３９】
まず、接続電極１３０ａ、接続電極１３０ｂおよび絶縁層１４０の上に酸化物半導体層を成膜し、当該酸化物半導体層を加工して、島状の酸化物半導体層１４４を形成する（図６（Ａ）参照）。なお、酸化物半導体層を成膜する前に、絶縁層１４０の上に、下地として機能する絶縁層を設けても良い。当該絶縁層は、スパッタリング法をはじめとするＰＶＤ法やプラズマＣＶＤ法などのＣＶＤ法などを用いて形成することができる。
【０１４０】
酸化物半導体層に用いる材料は、少なくともインジウム（Ｉｎ）、亜鉛（Ｚｎ）またはスズ（Ｓｎ）のいずれかを含む。特にＩｎと亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を有することが好ましい。
【０１４１】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【０１４２】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物を用いることができる。
【０１４３】
ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を主成分として有する酸化物、という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の元素を含んでいてもよい。
【０１４４】
また、酸化物半導体層は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される材料を用いた薄膜とすることができる。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の金属元素を示す。例えば、Ｍとして、Ｇａ、ＧａおよびＡｌ、ＧａおよびＭｎ、またはＧａおよびＣｏなどを用いることができる。
【０１４５】
また、酸化物半導体層の厚さは、１ｎｍ以上１００ｎｍ以下とし、３ｎｍ以上３０ｎｍ以下とするのが望ましい。
【０１４６】
また、酸化物半導体層１４４の成膜は、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、塗布法、印刷法等を適宜用いることができる。また、酸化物半導体層１４４は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置、所謂ＣＰスパッタ装置（Ｃｏｌｕｍｎａｒ  Ｐｌａｓｍａ  Ｓｐｕｔｔｅｒｉｎｇ  ｓｙｓｔｅｍ）を用いて成膜してもよい。
【０１４７】
なお、酸化物半導体層は、水素、水、水酸基又は水素化物などの不純物が混入しにくい方法で作製するのが望ましく、スパッタリング法などを用いて作製することが好ましい。
【０１４８】
本実施の形態では、酸化物半導体層を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物ターゲットを用いたスパッタリング法により形成する。
【０１４９】
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物ターゲットとしては、例えば、組成比として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の酸化物ターゲットを用いることができる。なお、ターゲットの材料および組成を上述に限定する必要はない。例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比の酸化物ターゲットや、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝３：１：４［ｍｏｌ数比］の組成比の酸化物ターゲットを用いることもできる。
【０１５０】
また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１〜１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２〜３：４）とする。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
【０１５１】
酸化物ターゲットの充填率は、９０％以上１００％以下、好ましくは９５％以上９９．９％以下とする。充填率の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体層を緻密な膜とすることができるためである。
【０１５２】
成膜の雰囲気は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または、希ガスと酸素の混合雰囲気下などとすればよい。また、酸化物半導体層への水素、水、水酸基、水素化物などの混入を防ぐために、水素、水、水酸基、水素化物などの不純物が十分に除去された高純度ガスを用いた雰囲気とすることが望ましい。
【０１５３】
例えば、酸化物半導体層は、次のように形成することができる。
【０１５４】
まず、減圧状態に保持された成膜室内に基板を保持し、基板温度が、２００℃を超えて５００℃以下、好ましくは３００℃を超えて５００℃以下、より好ましくは３５０℃以上４５０℃以下となるように加熱する。
【０１５５】
次に、成膜室内の残留水分を除去しつつ、水素、水、水酸基、水素化物などの不純物が十分に除去された高純度ガスを導入し、上記ターゲットを用いて基板上に酸化物半導体層を成膜する。成膜室内の残留水分を除去するためには、排気手段として、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどの吸着型の真空ポンプを用いることが望ましい。また、排気手段は、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素、水、水酸基または水素化物などの不純物（より好ましくは炭素原子を含む化合物も）などが除去されているため、当該成膜室で成膜した酸化物半導体層に含まれる水素、水、水酸基または水素化物などの不純物の濃度を低減することができる。
【０１５６】
成膜中の基板温度が低温（例えば、１００℃以下）の場合、酸化物半導体に水素原子を含む物質が混入するおそれがあるため、基板を上述の温度で加熱することが好ましい。基板を上述の温度で加熱して、酸化物半導体層の成膜を行うことにより、基板温度は高温となるため、水素結合は熱により切断され、水素原子を含む物質が酸化物半導体層に取り込まれにくい。したがって、基板が上述の温度で加熱された状態で、酸化物半導体層の成膜を行うことにより、酸化物半導体層に含まれる水素、水、水酸基または水素化物などの不純物の濃度を十分に低減することができる。また、スパッタリングによる損傷を軽減することができる。
【０１５７】
成膜条件の一例として、基板とターゲットの間との距離を６０ｍｍ、圧力を０．４Ｐａ、直流（ＤＣ）電源を０．５ｋＷ、基板温度を４００℃、成膜雰囲気を酸素（酸素流量比率１００％）雰囲気とする。なお、パルス直流電源を用いると、成膜時に発生する粉状物質（パーティクル、ごみともいう）が軽減でき、膜厚分布も均一となるため好ましい。
【０１５８】
なお、酸化物半導体層をスパッタリング法により形成する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、酸化物半導体層の被形成表面に付着している粉状物質（パーティクル、ごみともいう）を除去することが好ましい。逆スパッタとは、基板に電圧を印加し、基板近傍にプラズマを形成して、基板側の表面を改質する方法である。なお、アルゴンに代えて、窒素、ヘリウム、酸素などのガスを用いてもよい。
【０１５９】
酸化物半導体層の加工は、所望の形状のマスクを酸化物半導体層上に形成した後、当該酸化物半導体層をエッチングすることによって行うことができる。上述のマスクは、フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェット法などの方法を用いてマスクを形成しても良い。なお、酸化物半導体層のエッチングは、ドライエッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いてもよい。ここで、加工された酸化物半導体層１４４は、少なくともトランジスタ１６０のソース領域またはドレイン領域の一部と重畳するように設けられる。このように酸化物半導体層１４４を設けることにより、半導体装置の高集積化を図ることができる。
【０１６０】
その後、酸化物半導体層１４４に対して、熱処理（第１の熱処理）を行ってもよい。熱処理を行うことによって、酸化物半導体層１４４中に含まれる水素原子を含む物質をさらに除去し、酸化物半導体層１４４の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。熱処理の温度は、不活性ガス雰囲気下、２５０℃以上７００℃以下、好ましくは４５０℃以上６００℃以下、または基板の歪み点未満とする。不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
【０１６１】
熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、４５０℃、１時間の条件で行うことができる。この間、酸化物半導体層１４４は大気に触れさせず、水や水素の混入が生じないようにする。
【０１６２】
熱処理を行うことによって不純物を低減し、ｉ型（真性）半導体またはｉ型に限りなく近い酸化物半導体層を形成することで、極めて優れた特性のトランジスタを実現することができる。
【０１６３】
ところで、上述の熱処理には水素や水などを除去する効果があるため、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該熱処理は、例えば、酸化物半導体層を島状に加工する前、ゲート絶縁膜の形成後などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。
【０１６４】
また、酸化物半導体層１４４をＣＡＡＣとする場合、スパッタリング法を用いて形成することが好ましい。スパッタリング法によってＣＡＡＣを得るには酸化物半導体膜の堆積初期段階において六方晶の結晶が形成されるようにすることと、当該結晶を種として結晶が成長するようにすることが肝要である。そのためには、ターゲットと基板の距離を広くとり（例えば、１５０ｍｍ〜２００ｍｍ程度）、基板加熱温度を１００℃〜５００℃、好適には２００℃〜４００℃、さらに好適には２５０℃〜３００℃にすると好ましい。また、これに加えて、成膜時の基板加熱温度よりも高い温度で、堆積された酸化物半導体膜を熱処理することで膜中に含まれるミクロな欠陥や、積層界面の欠陥を修復することができる。
【０１６５】
次に、酸化物半導体層１４４などの上に、ソース電極およびドレイン電極（これと同じ層で形成される配線を含む）を形成するための導電層を形成し、当該導電層を加工して、ソース電極１４２ａ、ドレイン電極１４２ｂを形成する（図６（Ｂ）参照）。ここで、ソース電極１４２ａは接続電極１３０ｂと、ドレイン電極１４２ｂは接続電極１３０ａと電気的に接続されるように形成する。
【０１６６】
導電層は、ＰＶＤ法や、ＣＶＤ法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。
【０１６７】
導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。
【０１６８】
また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、インジウムスズ酸化物（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する場合がある）、インジウム亜鉛酸化物（Ｉｎ２Ｏ３―ＺｎＯ）、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。
【０１６９】
上部のトランジスタのチャネル長（Ｌ）は、ソース電極１４２ａ、およびドレイン電極１４２ｂの下端部の間隔によって決定される。なお、チャネル長（Ｌ）が２５ｎｍ未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数ｎｍ〜数１０ｎｍと波長の短い超紫外線（Ｅｘｔｒｅｍｅ  Ｕｌｔｒａｖｉｏｌｅｔ）を用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長（Ｌ）を、１０ｎｍ以上１０００ｎｍ（１μｍ）以下とすることも可能であり、回路の動作速度を高めることが可能である。また、微細化によって、半導体装置の消費電力を低減することも可能である。
【０１７０】
次に、ソース電極１４２ａ、ドレイン電極１４２ｂを覆い、かつ、酸化物半導体層１４４の一部と接するように、ゲート絶縁層１４６を形成する（図６（Ｃ）参照）。
【０１７１】
ゲート絶縁層１４６は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁層１４６は、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などを含むように形成するのが好適である。ゲート絶縁層１４６は、単層構造としても良いし、上記の材料を組み合わせて積層構造としても良い。また、その厚さは特に限定されないが、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
【０１７２】
上述のように、ゲート絶縁層１４６を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層１４６に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などの高誘電率（ｈｉｇｈ−ｋ）材料を用いると良い。ｈｉｇｈ−ｋ材料をゲート絶縁層１４６に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。なお、ｈｉｇｈ−ｋ材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。
【０１７３】
また、酸化物半導体層１４４に接する絶縁層（本実施の形態においては、ゲート絶縁層１４６）は、第１３族元素および酸素を含む絶縁材料としてもよい。酸化物半導体材料には第１３族元素を含むものが多く、第１３族元素を含む絶縁材料は酸化物半導体との相性が良く、これを酸化物半導体層に接する絶縁層に用いることで、酸化物半導体層との界面の状態を良好に保つことができる。
【０１７４】
ここで、第１３族元素を含む絶縁材料とは、絶縁材料に一または複数の第１３族元素を含むことを意味する。第１３族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原子％）が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）がアルミニウムの含有量（原子％）以上のものを示す。
【０１７５】
例えば、ガリウムを含有する酸化物半導体層に接してゲート絶縁層を形成する場合に、ゲート絶縁層に酸化ガリウムを含む材料を用いることで酸化物半導体層とゲート絶縁層の界面特性を良好に保つことができる。また、酸化物半導体層と酸化ガリウムを含む絶縁層とを接して設けることにより、酸化物半導体層と絶縁層の界面における水素のパイルアップを低減することができる。なお、絶縁層に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同様の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁層を形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半導体層への水の侵入防止という点においても好ましい。
【０１７６】
また、酸化物半導体層１４４に接する絶縁層は、酸素雰囲気下による熱処理や、酸素ドープなどにより、絶縁材料を化学量論的組成比より酸素が多い状態とすることが好ましい。酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸素を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。また、酸素ドープは、イオン注入法またはイオンドーピング法を用いて行ってもよい。
【０１７７】
例えば、ゲート絶縁層１４６として、酸化シリコン膜を用いる場合には、ＳｉＯ２＋α（ただし、α＞０）とする。本実施の形態では、ゲート絶縁層１４６として、ＳｉＯ２＋α（ただし、α＞０）である酸化シリコン膜を用いる。
【０１７８】
また、例えば、酸化物半導体層１４４に接する絶縁層として酸化ガリウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムの組成をＧａ２Ｏｘ（Ｘ＝３＋α、０＜α＜１）とすることができる。また、酸化物半導体層１４４に接する絶縁層として酸化アルミニウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化アルミニウムの組成をＡｌ２ＯＸ（Ｘ＝３＋α、０＜α＜１）とすることができる。または、酸化物半導体層１４４に接する絶縁層として酸化ガリウムアルミニウム（酸化アルミニウムガリウム）を用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムアルミニウム（酸化アルミニウムガリウム）の組成をＧａＸＡｌ２−ＸＯ３＋α（０＜Ｘ＜２、０＜α＜１）とすることができる。
【０１７９】
酸素ドープ処理等を行うことにより、化学量論的組成比より酸素が多い領域を有する絶縁層を形成することができる。このような領域を備える絶縁層と酸化物半導体層が接することにより、絶縁層中の過剰な酸素が酸化物半導体層に供給され、酸化物半導体層中、または酸化物半導体層と絶縁層の界面における酸素不足欠陥を低減し、酸化物半導体層をＩ型化またはＩ型に限りなく近い酸化物半導体とすることができる。
【０１８０】
なお、化学量論的組成比より酸素が多い領域を有する絶縁層は、ゲート絶縁層１４６に代えて、酸化物半導体層１４４の下地膜として形成する絶縁層に適用しても良く、ゲート絶縁層１４６および下地絶縁層の双方に適用しても良い。
【０１８１】
ゲート絶縁層１４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行えばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層１４６が酸素を含む場合、酸化物半導体層１４４に酸素を供給し、該酸化物半導体層１４４の酸素欠損を補填して、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層を形成することもできる。
【０１８２】
なお、本実施の形態では、ゲート絶縁層１４６の形成後に第２の熱処理を行っているが、第２の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第２の熱処理を行っても良い。また、第１の熱処理に続けて第２の熱処理を行っても良いし、第１の熱処理に第２の熱処理を兼ねさせても良いし、第２の熱処理に第１の熱処理を兼ねさせても良い。
【０１８３】
上述のように、第１の熱処理と第２の熱処理の少なくとも一方を適用することで、酸化物半導体層１４４を、その水素原子を含む物質が極力含まれないように高純度化することができる。
【０１８４】
次に、ゲート電極（これと同じ層で形成される配線を含む）を形成するための導電層を形成し、当該導電層を加工して、ゲート電極１４８ａおよび導電層１４８ｂを形成する（図７（Ａ）参照）。
【０１８５】
ゲート電極１４８ａおよび導電層１４８ｂは、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。なお、ゲート電極１４８ａおよび導電層１４８ｂは、単層構造としても良いし、積層構造としても良い。
【０１８６】
また、ゲート絶縁層１４６と接するゲート電極１４８ａの一層として、窒素を含む金属酸化物、具体的には、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＳｎＮなど）を用いることが好ましい。これらの膜は５ｅＶ、好ましくは５．５ｅＶ以上の仕事関数を有し、ゲート電極として用いた場合、トランジスタ１６２のしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。
【０１８７】
次に、ゲート絶縁層１４６、ゲート電極１４８ａ、および導電層１４８ｂ上に、絶縁層１５０を形成する（図７（Ｂ）参照）。絶縁層１５０は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化ガリウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。なお、絶縁層１５０には、誘電率の低い材料や、誘電率の低い構造（多孔性の構造など）を用いることが望ましい。絶縁層１５０の誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためである。
【０１８８】
次に、絶縁層１５０上に平坦化膜として機能する絶縁層１５２を形成する（図８（Ａ）参照）。絶縁層１５２は、平坦化膜として機能する絶縁膜ならばよく、例えば、ポリイミド、アクリル等の有機絶縁材料を用いることができる。このように、絶縁層１５２の表面を平坦化することにより、後の工程において、さらに電極や配線、半導体層、絶縁層などを形成する工程を含む場合に、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。
【０１８９】
なお、本実施の形態では、絶縁層１５０と絶縁層１５２の積層構造としているが、開示する発明の一態様はこれに限定されず、単層構造としても良いし、２層以上の積層構造としても良い。
【０１９０】
次に、ゲート絶縁層１４６、絶縁層１５０および絶縁層１５２に、ソース電極１４２ａまで達する開口を形成する。その後、絶縁層１５２上にソース電極１４２ａと接続される配線１５４を形成する（図８（Ｂ）参照）。なお、当該開口の形成は、マスクなどを用いた選択的なエッチングにより行われる。
【０１９１】
配線１５４は、ＰＶＤ法や、ＣＶＤ法を用いて導電層を形成した後、当該導電層をパターニングすることによって形成される。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。ここで、配線１５４は、少なくとも酸化物半導体層１４４の一部と重畳するように設けられる。このように配線１５４を設けることにより、半導体装置の高集積化を図ることができる。
【０１９２】
より具体的には、例えば、絶縁層１５０および絶縁層１５２の開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＰＶＤ法によりチタン膜を薄く（５ｎｍ程度）形成した後に、開口に埋め込むようにアルミニウム膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここではソース電極１４２ａ）との接触抵抗を低減させる機能を有する。また、アルミニウム膜のヒロックを防止することができる。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
【０１９３】
絶縁層１５０および絶縁層１５２に形成する開口は、接続電極１３０ｂと重畳する領域に形成することが望ましい。このような領域に開口を形成することで、コンタクト領域に起因する素子面積の増大を抑制することができる。
【０１９４】
本実施の形態に示すように、接続電極１３０ｂを用いることにより、ソース電極１４２ａを断線させることなく、上部のコンタクトの形成が可能となる。これにより、下部のコンタクトと上部のコンタクトを重畳させて設けることができるため、コンタクト領域に起因する素子面積の増大を抑制することができる。つまり、半導体装置の集積度を高めることができる。
【０１９５】
以上により、高純度化された酸化物半導体層１４４を用いたトランジスタ１６２、および容量素子１６４が完成する（図８（Ｂ）参照）。
【０１９６】
本実施の形態において示すトランジスタ１６２では、酸化物半導体層１４４が高純度化されているため、その水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下である。また、酸化物半導体層１４４のキャリア濃度は、一般的なシリコンウェハにおけるキャリア濃度（１×１０１４／ｃｍ３程度）と比較して、十分に小さい値（例えば、１×１０１２／ｃｍ３未満、より好ましくは、１．４５×１０１０／ｃｍ３未満）をとる。そして、オフ電流も十分に小さくなる。例えば、トランジスタ１６２の室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ以下となる。
【０１９７】
このように高純度化され、真性化された酸化物半導体層１４４を用いることで、トランジスタのオフ電流を十分に低減することが容易になる。そして、このようなトランジスタを用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。
【０１９８】
また、本実施の形態に示す半導体装置では、酸化物半導体以外の半導体材料を用いたトランジスタと酸化物半導体材料を用いたトランジスタとを接続する接続電極を、当該接続電極と接続する酸化物半導体以外の半導体材料を用いたトランジスタの電極より小さくする。これにより、当該接続電極と接続する酸化物半導体材料を用いたトランジスタの占有面積を低減することができるので、新たな構造の半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させることができる。
【０１９９】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２００】
（実施の形態３）
本実施の形態では、本発明の一態様に係る半導体装置の構成について、先の実施の形態で示した半導体装置とは異なる構造の半導体装置について、図９を参照して説明する。
【０２０１】
〈半導体装置の断面構成および平面図〉
図９は、半導体装置の構成の一例である。図９（Ａ）には半導体装置の断面を、図９（Ｂ）には半導体装置の平面を、それぞれ示す。図９（Ａ）に示すＡ１−Ａ２は、図９（Ｂ）に示すＡ１−Ａ２に対応しており、トランジスタのチャネル長方向に平行な断面図である。また、図９（Ａ）に示すＢ１−Ｂ２は、図９（Ｂ）に示すＢ１−Ｂ２に対応しており、トランジスタのチャネル長方向に垂直な断面図である。
【０２０２】
トランジスタ２６０は、半導体基板２００に設けられたチャネル形成領域２３４と、チャネル形成領域２３４を挟むように半導体基板２００に設けられた不純物領域２２４ａおよび不純物領域２２４ｂ（ソース領域またはドレイン領域とも記す）と、不純物領域２２４ａおよび不純物領域２２４ｂに接する金属化合物領域２２６ａおよび金属化合物領域２２６ｂと、チャネル形成領域２３４上に設けられたゲート絶縁層２２２と、チャネル形成領域２３４と重畳してゲート絶縁層２２２上に設けられたゲート電極２２８と、を有する。さらに、ゲート電極２２８上に接して接続電極２３０ａが設けられている。また、半導体基板２００に設けられた金属化合物領域２２６ｂの上に接して接続電極２２９が設けられている。さらに、接続電極２２９上に接して接続電極２３０ｂが設けられている。また、半導体基板２００上にはトランジスタ２６０を囲むように素子分離絶縁層２０６が設けられている。また、トランジスタ２６０上に、接続電極２３０ａおよび接続電極２３０ｂの上面が露出するように、絶縁層２３６および絶縁層２４０が積層して設けられている。これらの構成については、絶縁層２４０に第１のトレンチ２８０と第２のトレンチ２８２が形成されていることを除いて、先の実施の形態において図１（Ａ）および図１（Ｂ）で示した半導体装置の対応する構成と同様なので、詳細については先の実施の形態を参酌することができる。
【０２０３】
ここで、絶縁層２４０には、第１のトレンチ２８０（溝とも呼ぶ）と、第１のトレンチ２８０より深い第２のトレンチ２８２が形成されている。第１のトレンチ２８０は後述する酸化物半導体層２４４のチャネル形成領域と重畳してＢ１−Ｂ２方向に延伸して設けられており、第２のトレンチ２８２は、後述する酸化物半導体層２４４を囲むように設けられている。第１のトレンチ２８０および第２のトレンチ２８２は公知の方法を用いて形成することができる。
【０２０４】
トランジスタ２６２は、絶縁層２４０の第１のトレンチ２８０の底面および内壁面に接するように設けられた酸化物半導体層２４４と、酸化物半導体層２４４と電気的に接続されているソース電極２４２ａおよびドレイン電極２４２ｂと、酸化物半導体層２４４、ソース電極２４２ａおよびドレイン電極２４２ｂを覆うゲート絶縁層２４６と、ゲート絶縁層２４６上に酸化物半導体層２４４と重畳し、第１のトレンチ２８０を充填するように設けられたゲート電極２４８ａと、を有する。ここで、ドレイン電極２４２ｂは酸化物半導体層２４４を介して接続電極２３０ａと電気的に接続するように設けられる。つまり、トランジスタ２６２の電荷保持特性を活かし、トランジスタ２６０のゲート電極２２８の電位を極めて長時間に渡って保持することができる。また、ソース電極２４２ａは酸化物半導体層２４４を介して接続電極２３０ｂと電気的に接続するように設けられる。また、酸化物半導体層２４４は、トランジスタ２６２のチャネル形成領域として機能し、少なくともトランジスタ２６０のソース領域またはドレイン領域の一部と重畳するように設けられる。これらの構成についても、酸化物半導体層２４４、ゲート絶縁層２４６およびゲート電極２４８ａの形状が異なり、酸化物半導体層２４４と接続電極２３０ａおよび接続電極２３０ｂが接することを除いて、先の実施の形態において図１（Ａ）および図１（Ｂ）で示した半導体装置の対応する構成と同様なので、詳細については先の実施の形態を参酌することができる。
【０２０５】
このような構造にすることにより、平面上に酸化物半導体層を成膜するときと比較してトランジスタのチャネル長を長くすることができるので、短チャネル効果の発現を抑制することができる。よって、先の実施の形態に示すように半導体装置の占有面積を低減して高集積化を図っても、酸化物半導体層を用いたトランジスタにおいて短チャネル効果が生じることを抑制することができるので、トランジスタ特性を良好にすることができる。
【０２０６】
ここで、酸化物半導体層２４４は、第２のトレンチ２８２によって島状にパターン形成されている。酸化物半導体層２４４の側面と、第２のトレンチ２８２の底面および内壁面に接して絶縁層２７４が設けられており、さらに絶縁層２７４の底面および内壁面に接して絶縁層２７２が設けられている。そしてさらに、絶縁層２７２の底面および内壁面に接して、第２のトレンチ２８２を充填するように絶縁層２７０が設けられている。つまり、絶縁層２７０、絶縁層２７２および絶縁層２７４を有する第２のトレンチ２８２は酸化物半導体層２４４の素子分離絶縁層として機能する。よって、絶縁層２７０、絶縁層２７２および絶縁層２７４を有する第２のトレンチ２８２をＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）領域と呼ぶことができる。さらに上述したように、第２のトレンチ２８２を第１のトレンチ２８０より深く形成することにより、酸化物半導体層２４４を確実に素子分離することができる。ただし、酸化物半導体層２４４は、必ずしも第２のトレンチ２８２で素子分離する必要はなく、酸化物半導体層２４４を直接島状にパターニングすることもできる。この場合、ドレイン電極２４２ｂが接続電極２３０ａ上に接して設けられ、ソース電極２４２ａが接続電極２３０ｂ上に接して設けられるようにしても良い。
【０２０７】
ここで、絶縁層２７２および絶縁層２７４は、段差被覆性の良好な絶縁膜を用いることが好ましい。絶縁層２７２および絶縁層２７４としては、先の実施の形態においてゲート絶縁層１４６に用いた材料と同様のものを用いることができ、同様の方法で形成することができる。
【０２０８】
本実施の形態においては、絶縁層２７４としてＳｉＯ２＋α（ただし、α＞０）である酸化シリコン膜を用いる。この酸化シリコン膜を絶縁層２７４として用いることで、酸化物半導体層２４４に酸素を供給することができ、特性を良好にすることができる。また、本実施の形態においては、絶縁層２７２として酸化アルミニウム膜を用いる。よって、ＳｉＯ２＋α（ただし、α＞０）である酸化シリコン膜で酸化物半導体層２４４の側面を覆い、さらに酸化アルミニウム膜が酸化シリコン膜を覆うことで、酸化シリコン膜中の酸素が拡散して絶縁層２７２を通過しないようにブロックすることができる。
【０２０９】
また、絶縁層２７０は、先の実施の形態に示す絶縁層１３６と同様の材料および方法で形成することができる。特に絶縁層２７０の充填を効率的に行うためにＣＶＤ法等を用いて形成することが好ましい。また、第２のトレンチ２８２中に絶縁層２７４および絶縁層２７２を積層させておくことにより、絶縁層２７０の充填を効率的に行うことができる。また、絶縁層を充填させた後でＣＭＰ処理などを用いて平坦化処理を行って絶縁層２７０を形成することが好ましい。
【０２１０】
また、図９に示す半導体装置をメモリセルとして複数の当該メモリセルをアレイ状に配置した記憶装置を形成する場合、第２のトレンチ２８２の平面形状は、複数のメモリセルで繋がった格子状のパターン形状としてもよいし、それぞれが独立した四角形状のパターン形状としてもよい。また、複数のメモリセルで酸化物半導体層２４４を共有する場合、まとめて第２のトレンチ２８２で囲むようにしても良い。
【０２１１】
また、容量素子２６４は、ドレイン電極２４２ｂ、ゲート絶縁層２４６、および導電層２４８ｂ、とで構成される。また、トランジスタ２６２および容量素子２６４の上には絶縁層２５０および絶縁層２５２が設けられている。そして、絶縁層２５０および絶縁層２５２上には配線２５４が設けられ、当該配線２５４はゲート絶縁層２４６、絶縁層２５０および絶縁層２５２などに形成された開口を介してソース電極２４２ａと接続されている。これらの構成については、先の実施の形態において図１（Ａ）および図１（Ｂ）で示した半導体装置の対応する構成と同様なので、詳細については先の実施の形態を参酌することができる。
【０２１２】
また、本実施の形態に示す半導体装置においても先の実施の形態と同様に、酸化物半導体以外の半導体材料を用いたトランジスタと酸化物半導体材料を用いたトランジスタとを接続する接続電極を、当該接続電極と接続する酸化物半導体以外の半導体材料を用いたトランジスタの電極より小さくする。これにより、当該接続電極と接続する酸化物半導体材料を用いたトランジスタの占有面積を低減することができるので、新たな構造の半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させることができる。
【０２１３】
さらに、本実施の形態に示す半導体装置においては、酸化物半導体材料を用いたトランジスタの酸化物半導体層を絶縁層に形成されたトレンチの底面および内壁面に接するように設ける。これにより、平面上に酸化物半導体層を成膜するときと比較して当該トランジスタのチャネル長を長くすることができるので、半導体装置の高集積化を図った上でさらにトランジスタの短チャネル効果の発現を抑制することができる。
【０２１４】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２１５】
（実施の形態４）
本実施の形態では、開示する発明の一態様に係る半導体装置の応用例について、図１０を用いて説明する。
【０２１６】
図１０（Ａ）および図１０（Ｂ）は、先の実施の形態に示す半導体装置（以下、メモリセル３５０とも記載する。）を複数用いて形成される半導体装置の回路図である。図１０（Ａ）は、メモリセル３５０が直列に接続された、いわゆるＮＡＮＤ型の半導体装置の回路図であり、図１０（Ｂ）は、メモリセル３５０が並列に接続された、いわゆるＮＯＲ型の半導体装置の回路図である。
【０２１７】
図１０（Ａ）に示す半導体装置は、ソース線ＳＬ、ビット線ＢＬ、第１信号線Ｓ１、複数本の第２信号線Ｓ２、複数本のワード線ＷＬ、複数のメモリセル３５０を有する。つまり、図１０（Ａ）に示す各メモリセル３５０は、図２（Ａ）に示す回路図に対応しており、ソース線ＳＬは第１の配線に、ビット線ＢＬは第２の配線に、第１信号線Ｓ１は第３の配線に、第２信号線Ｓ２は第４の配線に、ワード線ＷＬは第５の配線に対応する。また、各メモリセル３５０はトランジスタ３６０、トランジスタ３６２および容量素子３６４を有しており、トランジスタ３６０は先の実施の形態に示すトランジスタ１６０またはトランジスタ２６０に対応し、トランジスタ３６２は先の実施の形態に示すトランジスタ１６２またはトランジスタ２６２に対応し、容量素子３６４は先の実施の形態に示す容量素子１６４または容量素子２６４に対応する。
【０２１８】
図１０（Ａ）では、ソース線ＳＬおよびビット線ＢＬを１本ずつ有する構成となっているが、これに限られることなく、ソース線ＳＬおよびビット線ＢＬを複数本有する構成としてもよい。
【０２１９】
各メモリセル３５０において、トランジスタ３６０のゲート電極と、トランジスタ３６２のソース電極またはドレイン電極の一方と、容量素子３６４の電極の一方とは、電気的に接続されている。また、第１信号線Ｓ１とトランジスタ３６２のソース電極またはドレイン電極の他方とは、電気的に接続され、第２信号線Ｓ２と、トランジスタ３６２のゲート電極とは、電気的に接続されている。そして、ワード線ＷＬと、容量素子３６４の電極の他方は電気的に接続されている。
【０２２０】
また、メモリセル３５０が有するトランジスタ３６０のソース電極は、隣接するメモリセル３５０のトランジスタ３６０のドレイン電極と電気的に接続され、メモリセル３５０が有するトランジスタ３６０のドレイン電極は、隣接するメモリセル３５０のトランジスタ３６０のソース電極と電気的に接続される。ただし、直列に接続された複数のメモリセルのうち、一方の端に設けられたメモリセル３５０が有するトランジスタ３６０のドレイン電極は、ビット線ＢＬと電気的に接続される。また、直列に接続された複数のメモリセルのうち、他方の端に設けられたメモリセル３５０が有するトランジスタ３６０のソース電極は、ソース線ＳＬと電気的に接続される。
【０２２１】
図１０（Ａ）に示す半導体装置では、行ごとの書き込み動作および読み出し動作を行う。書き込み動作は次のように行われる。書き込みを行う行の第２信号線Ｓ２にトランジスタ３６２がオン状態となる電位を与え、書き込みを行う行のトランジスタ３６２をオン状態にする。これにより、指定した行のトランジスタ３６０のゲート電極に第１信号線Ｓ１の電位が与えられ、該ゲート電極に所定の電荷が与えられる。このようにして、指定した行のメモリセルにデータを書き込むことができる。
【０２２２】
また、読み出し動作は次のように行われる。まず、読み出しを行う行以外のワード線ＷＬに、トランジスタ３６０のゲート電極に与えられた電荷によらず、トランジスタ３６０がオン状態となるような電位を与え、読み出しを行う行以外のトランジスタ３６０をオン状態とする。それから、読み出しを行う行のワード線ＷＬに、トランジスタ３６０のゲート電極が有する電荷によって、トランジスタ３６０のオン状態またはオフ状態が選択されるような電位（読み出し電位）を与える。そして、ソース線ＳＬに定電位を与え、ビット線ＢＬに接続されている読み出し回路（図示しない）を動作状態とする。ここで、ソース線ＳＬ−ビット線ＢＬ間の複数のトランジスタ３６０は、読み出しを行う行を除いてオン状態となっているため、ソース線ＳＬ−ビット線ＢＬ間のコンダクタンスは、読み出しを行う行のトランジスタ３６０の状態（オン状態またはオフ状態）によって決定される。読み出しを行う行のトランジスタ３６０のゲート電極が有する電荷によって、トランジスタのコンダクタンスは異なるから、それに応じて、ビット線ＢＬの電位は異なる値をとることになる。ビット線ＢＬの電位を読み出し回路によって読み出すことで、指定した行のメモリセルから情報を読み出すことができる。
【０２２３】
図１０（Ｂ）に示す半導体装置は、ソース線ＳＬ、ビット線ＢＬ、第２信号線Ｓ２、およびワード線ＷＬをそれぞれ複数本有し、複数のメモリセル３５０を有する。ここで、図１０（Ｂ）に示すビット線ＢＬは、図１０（Ａ）に示すビット線ＢＬと信号線Ｓ１の両方の機能を兼ねるものとする。もちろんこれに限られることなく、ビット線ＢＬと第１の信号線Ｓ１を個々に設けても良い。つまり、図１０（Ｂ）に示す各メモリセル３５０は、図２（Ｂ）に示す回路図に対応しており、ソース線ＳＬは第１の配線に、ビット線ＢＬは第２の配線と第３の配線を接続した配線に、第２信号線Ｓ２は第４の配線に、ワード線ＷＬは第５の配線に対応する。また、各メモリセル３５０はトランジスタ３６０、トランジスタ３６２および容量素子３６４を有しており、トランジスタ３６０は先の実施の形態に示すトランジスタ１６０またはトランジスタ２６０に対応し、トランジスタ３６２は先の実施の形態に示すトランジスタ１６２またはトランジスタ２６２に対応し、容量素子３６４は先の実施の形態に示す容量素子１６４または容量素子２６４に対応する。また、ビット線ＢＬは、図１（Ａ）に示す配線１５４（図９（Ａ）に示す配線２５４）に対応する。
【０２２４】
各トランジスタ３６０のゲート電極と、トランジスタ３６２のソース電極またはドレイン電極の一方と、容量素子３６４の電極の一方とは、電気的に接続されている。また、ソース線ＳＬとトランジスタ３６０のソース電極とは、電気的に接続され、ビット線ＢＬとトランジスタ３６０のドレイン電極とは、電気的に接続されている。また、ビット線ＢＬとトランジスタ３６２のソース電極またはドレイン電極の他方とは、電気的に接続され、第２信号線Ｓ２と、トランジスタ３６２のゲート電極とは、電気的に接続されている。そして、ワード線ＷＬと、容量素子３６４の電極の他方は電気的に接続されている。つまり、図１０（Ｂ）に示す各メモリセル３５０は、トランジスタ３６２のソース電極またはドレイン電極の他方において、ビット線ＢＬに並列に接続されている。
【０２２５】
図１０（Ｂ）に示す半導体装置では、行ごとの書き込み動作および読み出し動作を行う。書き込み動作は、上述の図１０（Ａ）に示す半導体装置と同様の方法で行われる。読み出し動作は次のように行われる。まず、読み出しを行う行以外のワード線ＷＬに、トランジスタ３６０のゲート電極に与えられた電荷によらず、トランジスタ３６０がオフ状態となるような電位を与え、読み出しを行う行以外のトランジスタ３６０をオフ状態とする。それから、読み出しを行う行のワード線ＷＬに、トランジスタ３６０のゲート電極が有する電荷によって、トランジスタ３６０のオン状態またはオフ状態が選択されるような電位（読み出し電位）を与える。そして、ソース線ＳＬに定電位を与え、ビット線ＢＬに接続されている読み出し回路（図示しない）を動作状態とする。ここで、ソース線ＳＬ−ビット線ＢＬ間のコンダクタンスは、読み出しを行う行のトランジスタ３６０の状態（オン状態またはオフ状態）によって決定される。つまり、読み出しを行う行のトランジスタ３６０のゲート電極が有する電荷によって、ビット線ＢＬの電位は異なる値をとることになる。ビット線ＢＬの電位を読み出し回路によって読み出すことで、指定した行のメモリセルから情報を読み出すことができる。
【０２２６】
なお、上記においては、各メモリセル３５０に保持させる情報量を１ビットとしたが、本実施の形態に示す記憶装置の構成はこれに限られない。トランジスタ３６０のゲート電極に与える電位を３以上用意して、各メモリセル３５０が保持する情報量を増加させても良い。例えば、トランジスタ３６０のゲート電極にあたえる電位を４種類とする場合には、各メモリセルに２ビットの情報を保持させることができる。
【０２２７】
先の実施の形態に示したように、酸化物半導体以外の半導体材料を用いたトランジスタと酸化物半導体材料を用いたトランジスタとを接続する接続電極を、当該接続電極と接続する酸化物半導体以外の半導体材料を用いたトランジスタの電極より小さくすることにより、当該接続電極と接続する酸化物半導体材料を用いたトランジスタの占有面積を低減することができる。つまり図１０（Ａ）および図１０（Ｂ）に示す各メモリセル３５０の占有面積を低減することができる。よって、このように複数のメモリセルを用いた半導体装置ではメモリセルの個数に応じて占有面積低減の効果が得られるので大変効果的である。
【０２２８】
特に図１０（Ｂ）に示す構造の半導体装置においては、各メモリセル３５０のトランジスタ３６０のゲート電極とトランジスタ３６２のソース電極またはドレイン電極の一方とのコンタクト部と、トランジスタ３６０のドレイン電極とトランジスタ３６２のソース電極またはドレイン電極の他方とのコンタクト部の２箇所において占有面積低減の効果が得られる。
【０２２９】
このように各メモリセルの占有面積を低減することにより、新たな構造の半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させることができる。
【０２３０】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２３１】
（実施の形態５）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図１１を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含む）、デジタルカメラ、デジタルビデオカメラなどのカメラ、電子ペーパー、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体装置を適用する場合について説明する。
【０２３２】
図１１（Ａ）は、ノート型のパーソナルコンピュータであり、筐体７０１、筐体７０２、表示部７０３、キーボード７０４などによって構成されている。筐体７０１と筐体７０２の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。
【０２３３】
図１１（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体７１１には、表示部７１３と、外部インターフェイス７１５と、操作ボタン７１４等が設けられている。また、携帯情報端末を操作するスタイラス７１２などを備えている。本体７１１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される。
【０２３４】
図１１（Ｃ）は、電子ペーパーを実装した電子書籍であり、電子書籍７２０は、筐体７２１と筐体７２３の２つの筐体で構成されている。筐体７２１および筐体７２３には、それぞれ表示部７２５および表示部７２７が設けられている。筐体７２１と筐体７２３は、軸部７３７により接続されており、該軸部７３７を軸として開閉動作を行うことができる。また、筐体７２１は、電源７３１、操作キー７３３、スピーカー７３５などを備えている。筐体７２１、筐体７２３の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。
【０２３５】
図１１（Ｄ）は、携帯電話機であり、筐体７４０と筐体７４１の２つの筐体で構成されている。さらに、筐体７４０と筐体７４１は、スライドし、図１１（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体７４１は、表示パネル７４２、スピーカー７４３、マイクロフォン７４４、ポインティングデバイス７４６、カメラ用レンズ７４７、外部接続端子７４８などを備えている。また、筐体７４０は、携帯電話機の充電を行う太陽電池セル７４９、外部メモリスロット７５０などを備えている。また、アンテナは、筐体７４１に内蔵されている。また、表示パネル７４２は、タッチパネルを備えており、図１１（Ｄ）には映像表示される操作キー７４５を点線で示している。筐体７４０と筐体７４１の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。
【０２３６】
図１１（Ｅ）は、デジタルカメラであり、本体７６１、表示部７６７、接眼部７６３、操作スイッチ７６４、表示部７６５、バッテリー７６６などによって構成されている。本体７６１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたデジタルカメラが実現される。
【０２３７】
図１１（Ｆ）は、テレビジョン装置であり、テレビジョン装置７７０は、筐体７７１、表示部７７３、スタンド７７５などで構成されている。テレビジョン装置７７０の操作は、筐体７７１が備えるスイッチや、リモコン操作機７８０により行うことができる。筐体７７１およびリモコン操作機７８０には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。
【０２３８】
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、消費電力を低減した電子機器が実現される。
【符号の説明】
【０２３９】
１００    半導体基板
１０２    保護層
１０４    半導体領域
１０６    素子分離絶縁層
１２２    ゲート絶縁層
１２５    金属層
１２６    金属化合物領域
１２７    導電層
１２８    ゲート電極
１２９    接続電極
１３４    チャネル形成領域
１３６    絶縁層
１４０    絶縁層
１４４    酸化物半導体層
１４６    ゲート絶縁層
１５０    絶縁層
１５２    絶縁層
１５４    配線
１６０    トランジスタ
１６２    トランジスタ
１６４    容量素子
２００    半導体基板
２０６    素子分離絶縁層
２２２    ゲート絶縁層
２２８    ゲート電極
２２９    接続電極
２３４    チャネル形成領域
２３６    絶縁層
２４０    絶縁層
２４４    酸化物半導体層
２４６    ゲート絶縁層
２５０    絶縁層
２５２    絶縁層
２５４    配線
２６０    トランジスタ
２６２    トランジスタ
２６４    容量素子
２７０    絶縁層
２７２    絶縁層
２７４    絶縁層
２８０    第１のトレンチ
２８２    第２のトレンチ
３５０    メモリセル
３６０    トランジスタ
３６２    トランジスタ
３６４    容量素子
７０１    筐体
７０２    筐体
７０３    表示部
７０４    キーボード
７１１    本体
７１２    スタイラス
７１３    表示部
７１４    操作ボタン
７１５    外部インターフェイス
７２０    電子書籍
７２１    筐体
７２３    筐体
７２５    表示部
７２７    表示部
７３１    電源
７３３    操作キー
７３５    スピーカー
７３７    軸部
７４０    筐体
７４１    筐体
７４２    表示パネル
７４３    スピーカー
７４４    マイクロフォン
７４５    操作キー
７４６    ポインティングデバイス
７４７    カメラ用レンズ
７４８    外部接続端子
７４９    太陽電池セル
７５０    外部メモリスロット
７６１    本体
７６３    接眼部
７６４    操作スイッチ
７６５    表示部
７６６    バッテリー
７６７    表示部
７７０    テレビジョン装置
７７１    筐体
７７３    表示部
７７５    スタンド
７８０    リモコン操作機
１２４ａ    不純物領域
１２４ｂ    不純物領域
１２６ａ    金属化合物領域
１２６ｂ    金属化合物領域
１２８ｂ    導電層
１３０ａ    接続電極
１３０ｂ    接続電極
１４２ａ    ソース電極
１４２ｂ    ドレイン電極
１４８ａ    ゲート電極
１４８ｂ    導電層
２２４ａ    不純物領域
２２４ｂ    不純物領域
２２６ａ    金属化合物領域
２２６ｂ    金属化合物領域
２３０ａ    接続電極
２３０ｂ    接続電極
２４２ａ    ソース電極
２４２ｂ    ドレイン電極
２４８ａ    ゲート電極
２４８ｂ    導電層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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