(57)【特許請求の範囲】
【請求項１】
半導体素子の複数の電極のうちの所定の電極と複数のリードのうちの所定のリードとの間の隙間を埋め込むように、複数の補助層のうちの所定の補助層を局所的に配置する工程と、
表面に複数の接続導電膜が形成された１枚の封止層を、前記所定の電極と前記所定のリードとに前記複数の接続導電膜のうちの所定の接続導電膜が接触するように当接する工程と
を含み、
前記複数のリードのうちで離間する２つのリードに対して、当該２つのリード間を埋め込むように、絶縁樹脂フィルムを圧接して、前記補助層を形成し、
前記封止層により、前記所定の接続導電膜で前記所定の電極と所定の前記リードとを電気的に接続すると共に、前記半導体素子を当該封止層の下方に前記複数の補助層が内包されるように封止することを特徴とする半導体装置の製造方法。
【請求項２】
前記補助層は、前記電極、前記リード、及び前記半導体素子が設けられたリードフレームの間の隙間を埋め込むように、表面が平坦に形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記補助層は、耐熱性樹脂で形成されることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記表面の形状と噛合する構造体を用いて前記封止層を形成し、前記構造体を除去することを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記半導体素子は、化合物半導体素子であることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
窒化物半導体は、高い飽和電子速度及びワイドバンドギャップ等の特徴を利用し、高耐圧及び高出力の半導体デバイスへの適用が検討されている。例えば、窒化物半導体であるＧａＮのバンドギャップは３．４ｅＶであり、Ｓｉのバンドギャップ（１．１ｅＶ）及びＧａＡｓのバンドギャップ（１．４ｅＶ）よりも大きく、高い破壊電界強度を有する。そのためＧａＮは、高電圧動作且つ高出力を得る電源用のパワーデバイスの材料として極めて有望である。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開昭５３−１８５９号公報
【特許文献２】特開２００５−２５１９１０号公報
【特許文献３】特開昭６１−２８８４３４号公報
【特許文献４】特開２００７−１２６９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
窒化物半導体素子のパッケージングでは、金属ワイヤを用いたワイヤボンディング法により電極間の接続を行う。この場合、窒化物半導体素子では大電流を流すため、細い金属ワイヤを用いる場合には、多数本の金属ワイヤで結線することを要し、プロセス時間が長くなるという問題がある。また、長い金属ワイヤを用いたり、金属ワイヤの接続箇所が多い場合には、窒化物半導体素子のオン抵抗が増加し、電源効率が低下するという問題がある。更には、窒化物半導体素子のパッケージには薄型化が要求されているが、ワイヤボンディング法により電極間の接続を行う場合には、十分な薄型化が期待できないという問題がある。
【０００５】
本発明は、上記の課題に鑑みてなされたものであり、電極間の接続抵抗の低減、電極間の接続距離・接続箇所数の低減、及び十分な薄型化を、工程短縮を図りつつも容易且つ確実に実現することのできる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
半導体装置の製造方法の一態様は、半導体素子の複数の電極のうちの所定の電極と複数のリードのうちの所定のリードとの間の隙間を埋め込むように、複数の補助層のうちの所定の補助層を局所的に配置する工程と、表面に複数の接続導電膜が形成された１枚の封止層を、前記所定の電極と前記所定のリードとに前記複数の接続導電膜のうちの所定の接続導電膜が接触するように当接する工程とを含み、前記複数のリードのうちで離間する２つのリードに対して、当該２つのリード間を埋め込むように、絶縁樹脂フィルムを圧接して、前記補助層を形成し、前記封止層により、前記所定の接続導電膜で前記所定の電極と所定の前記リードとを電気的に接続すると共に、前記半導体素子を当該封止層の下方に前記複数の補助層が内包されるように封止する。
【発明の効果】
【０００８】
上記の諸態様によれば、電極間の接続抵抗の低減、電極間の接続距離・接続箇所数の低減、及び十分な薄型化を、工程短縮を図りつつも容易且つ確実に実現することのできる半導体装置が得られる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態による半導体パッケージの製造工程を示すフロー図である。
【図２】第１の実施形態で作製するＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図３】図１に引き続き、第１の実施形態で作製するＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図４】作製された化合物半導体素子を示す概略平面図である。
【図５】第１の実施形態で作製する半導体パッケージについて、製造工程順に示す概略平面図である。
【図６】図５に引き続き、第１の実施形態で作製する半導体パッケージについて、製造工程順に示す概略断面図である。
【図７】図６に対応する概略平面図である。
【図８】図５に引き続き、第１の実施形態で作製する半導体パッケージについて、製造工程順に示す概略断面図である。
【図９】図８に引き続き、第１の実施形態で作製する半導体パッケージについて、製造工程順に示す概略断面図である。
【図１０】図９に対応する概略平面図である。
【図１１】図９に引き続き、第１の実施形態で作製する半導体パッケージについて、製造工程順に示す概略断面図である。
【図１２】図１１に対応する概略平面図である。
【図１３】第２の実施形態による電源装置の概略構成を示す結線図である。
【図１４】第３の実施形態による高周波増幅器の概略構成を示す結線図である。
【発明を実施するための形態】
【００１０】
以下、実施形態について図面を参照して詳細に説明する。以下の実施形態では、半導体素子を備えた半導体パッケージの構成について、その製造方法と共に説明する。
なお、以下の図面において、図示の便宜上、相対的に正確な大きさ及び厚みに示していない構成部材がある。
【００１１】
（第１の実施形態）
図１は、第１の実施形態による半導体パッケージの製造工程を示すフロー図である。
図２〜図３は、第１の実施形態で作製するＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
図５〜図１２は、第１の実施形態で作製する半導体パッケージについて、製造工程順に示す概略図である。
本実施形態では、ステップＳ１〜Ｓ２で化合物半導体素子を作製した後、ステップＳ３〜ステップＳ６を経て半導体パッケージを作製する。以下、各ステップについて詳述する。
【００１２】
ステップＳ１：
ステップＳ１では、樹脂回路基板に搭載される半導体素子、ここではいわゆるＨＥＭＴ（High Electron Mobility Transistor）構造の化合物半導体素子を作製する。具体的には、窒化物半導体であるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを例示する。なお、本実施形態に適用可能な半導体素子は、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴ以外にも、ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴ、ＩｎＡｌＧａＮ／ＧａＮ・ＨＥＭＴ等がある。更に、ＨＥＭＴ以外の窒化物半導体素子、窒化物半導体以外の化合物半導体素子、更には半導体メモリその他のあらゆる半導体素子に適用可能である。
【００１３】
先ず、図２（ａ）に示すように、成長用基板として例えばＳｉ基板１上に、化合物半導体積層構造２を形成する。成長用基板としては、Ｓｉ基板の代わりに、ＳｉＣ基板、サファイア基板、ＧａＡｓ基板、ＧａＮ基板等を用いても良い。また、基板の導電性としては、半絶縁性、導電性を問わない。
化合物半導体積層構造２は、バッファ層２ａ、電子走行層２ｂ、中間層２ｃ、電子供給層２ｄ、及びキャップ層２ｅを有して構成される。
【００１４】
完成したＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、その動作時において、電子走行層２ｂの電子供給層２ｄ（正確には中間層２ｃ）との界面近傍に２次元電子ガス（２ＤＥＧ）が発生する。この２ＤＥＧは、電子走行層２ｂの化合物半導体（ここではＧａＮ）と電子供給層２ｄの化合物半導体（ここではＡｌＧａＮ）との格子定数の相違に基づいて生成される。
【００１５】
詳細には、Ｓｉ基板１上に、例えば有機金属気相成長（ＭＯＶＰＥ：Metal Organic Vapor Phase Epitaxy）法により、以下の各化合物半導体を成長する。ＭＯＶＰＥ法の代わりに、分子線エピタキシー（ＭＢＥ：Molecular Beam Epitaxy）法等を用いても良い。
Ｓｉ基板１上に、ＡｌＮを０．１μｍ程度の厚みに、ｉ（インテンショナリ・アンドープ）−ＧａＮを３μｍ程度の厚みに、ｉ−ＡｌＧａＮを５ｎｍ程度の厚みに、ｎ−ＡｌＧａＮを３０ｎｍ程度の厚みに、ｎ−ＧａＮを１０ｎｍ程度の厚みに順次成長する。これにより、バッファ層２ａ、電子走行層２ｂ、中間層２ｃ、電子供給層２ｄ、及びキャップ層２ｅが形成される。
【００１６】
ＡｌＮ、ＧａＮ、ＡｌＧａＮ、及びＧａＮの成長条件としては、原料ガスとしてトリメチルアルミニウムガス、トリメチルガリウムガス、及びアンモニアガスの混合ガスを用いる。成長する化合物半導体層に応じて、Ａｌ源であるトリメチルアルミニウムガス、Ｇａ源であるトリメチルガリウムガスの供給の有無及び流量を適宜設定する。共通原料であるアンモニアガスの流量は、１００ｃｃｍ〜１０ＬＭ程度とする。また、成長圧力は５０Torr〜３００Torr程度、成長温度は１０００℃〜１２００℃程度とする。
【００１７】
ＧａＮ、ＡｌＧａＮをｎ型として成長する際には、ｎ型不純物として例えばＳｉを含む例えばＳｉＨ4ガスを所定の流量で原料ガスに添加し、ＧａＮ及びＡｌＧａＮにＳｉをドーピングする。Ｓｉのドーピング濃度は、１×１０18／ｃｍ3程度〜１×１０20／ｃｍ3程度、例えば５×１０18／ｃｍ3程度とする。
【００１８】
続いて、図２（ｂ）に示すように、素子分離構造３を形成する。図２（ａ）以降では、素子分離構造３の図示を省略する。
詳細には、化合物半導体積層構造２の素子分離領域に、例えばアルゴン（Ａｒ）を注入する。これにより、化合物半導体積層構造２及びＳｉ基板１の表層部分に素子分離構造３が形成される。素子分離構造３により、化合物半導体積層構造２上で活性領域が画定される。
なお、素子分離は、上記の注入法の代わりに、例えばＳＴＩ（Shallow Trench Isolation）法を用いて行っても良い。このとき、化合物半導体積層構造２のドライエッチングには、例えば塩素系のエッチングガスを用いる。
【００１９】
続いて、図２（ｃ）に示すように、ソース電極４及びドレイン電極５を形成する。
詳細には、先ず、化合物半導体積層構造２の表面におけるソース電極及びドレイン電極の形成予定位置（電極形成予定位置）に電極用リセス２Ａ，２Ｂを形成する。
化合物半導体積層構造２の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、電極形成予定位置に相当する化合物半導体積層構造２の表面を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
【００２０】
このレジストマスクを用いて、電子供給層２ｄの表面が露出するまで、キャップ層２ｅの電極形成予定位置をドライエッチングして除去する。これにより、電子供給層２ｄの表面の電極形成予定位置を露出する電極用リセス２Ａ，２Ｂが形成される。エッチング条件としては、Ａｒ等の不活性ガス及びＣｌ2等の塩素系ガスをエッチングガスとして用い、例えばＣｌ2を流量３０ｓｃｃｍ、圧力を２Ｐａ、ＲＦ投入電力を２０Ｗとする。なお、電極用リセス２Ａ，２Ｂは、キャップ層２ｅの途中までエッチングして形成しても、また電子供給層２ｄ以降までエッチングして形成しても良い。
レジストマスクは、灰化処理等により除去される。
【００２１】
ソース電極及びドレイン電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストを化合物半導体積層構造２上に塗布し、電極用リセス２Ａ，２Ｂを露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極材料として、例えばＴａ／Ａｌを、例えば蒸着法により、電極用リセス２Ａ，２Ｂを露出させる開口内を含むレジストマスク上に堆積する。Ｔａの厚みは２０ｎｍ程度、Ａｌの厚みは２００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴａ／Ａｌを除去する。その後、Ｓｉ基板１を、例えば窒素雰囲気中において４００℃〜１０００℃の温度、例えば６００℃程度で熱処理し、残存したＴａ／Ａｌを電子供給層２ｄとオーミックコンタクトさせる。Ｔａ／Ａｌの電子供給層２ｄとのオーミックコンタクトが得られるのであれば、熱処理が不要な場合もある。以上により、電極用リセス２Ａ，２Ｂを電極材料の一部で埋め込むソース電極４及びドレイン電極５が形成される。
【００２２】
続いて、図３（ａ）に示すように、化合物半導体積層構造２にゲート電極の電極用リセス２Ｃを形成する。
詳細には、先ず、化合物半導体積層構造２の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、ゲート電極の形成予定位置（電極形成予定位置）に相当する化合物半導体積層構造２の表面を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
【００２３】
このレジストマスクを用いて、電極形成予定位置における、キャップ層２ｅ及び電子供給層２ｄの一部をドライエッチングして除去する。これにより、キャップ層２ｅ及び電子供給層２ｄの一部まで掘り込まれた電極用リセス２Ｃが形成される。エッチング条件としては、Ａｒ等の不活性ガス及びＣｌ2等の塩素系ガスをエッチングガスとして用い、例えばＣｌ2を流量３０ｓｃｃｍ、圧力を２Ｐａ、ＲＦ投入電力を２０Ｗとする。なお、電極用リセス２Ｃは、キャップ層２ｅの途中までエッチングして形成しても、また電子供給層２ｄのより深い箇所までエッチングして形成しても良い。
レジストマスクは、灰化処理等により除去される。
【００２４】
続いて、図３（ｂ）に示すように、ゲート絶縁膜６を形成する。
詳細には、電極用リセス２Ｃの内壁面を覆うように、化合物半導体積層構造２上に絶縁材料として例えばＡｌ2Ｏ3を堆積する。Ａｌ2Ｏ3は、例えば原子層堆積法（Atomic Layer Deposition：ＡＬＤ法）により膜厚２ｎｍ〜２００ｎｍ程度、ここでは１０ｎｍ程度に堆積する。これにより、ゲート絶縁膜６が形成される。
【００２５】
なお、Ａｌ2Ｏ3の堆積は、ＡＬＤ法の代わりに、例えばプラズマＣＶＤ法又はスパッタ法等で行うようにしても良い。また、Ａｌ2Ｏ3を堆積する代わりに、Ａｌの窒化物又は酸窒化物を用いても良い。それ以外にも、Ｓｉ，Ｈｆ，Ｚｒ，Ｔｉ，Ｔａ，Ｗの酸化物、窒化物又は酸窒化物、或いはこれらから適宜に選択して多層に堆積して、ゲート絶縁膜を形成しても良い。
【００２６】
続いて、図３（ｃ）に示すように、ゲート電極７を形成する。
詳細には、先ず、ゲート電極及びフィールドプレート電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストをゲート絶縁膜６上に塗布し、ゲート絶縁膜６の電極用リセス２Ｃの部分を露出させる各開口を形成する。以上により、当該各開口を有するレジストマスクが形成される。
【００２７】
このレジストマスクを用いて、電極材料として、例えばＮｉ／Ａｕを、例えば蒸着法により、ゲート絶縁膜６の電極用リセス２Ｃの部分を露出させる開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、電極用リセス２Ｃ内をゲート絶縁膜６を介して電極材料の一部で埋め込むゲート電極７が形成される。
【００２８】
しかる後、層間絶縁膜の形成、ソース電極４、ドレイン電極５、ゲート電極７と接続される配線の形成、上層の保護膜の形成、最表面に露出する接続電極の形成等の諸工程を経て、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
【００２９】
本実施形態では、ゲート絶縁膜６を有するＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを例示するが、ゲート絶縁膜６を有さずゲート電極７が化合物半導体積層構造２と直接的に接触する、ショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを作製するようにしても良い。
また、電極用リセス２Ｃ内にゲート電極７を形成するゲートリセス構造を採用することなく、リセスのない化合物半導体積層構造２上に、ゲート絶縁膜を介して、或いは直接的に、ゲート電極を形成しても良い。
【００３０】
ステップＳ２：
ステップＳ２では、ステップＳ１でＡｌＧａＮ／ＧａＮ・ＨＥＭＴが作製されたＳｉ基板から、各化合物半導体素子（化合物半導体チップ）を切り出す。
Ｓｉ基板に設けられたダイシングラインに沿って、例えば所定のレーザを用いてダイシングして、各化合物半導体素子を切り出す（個片化する）。
【００３１】
作製された化合物半導体素子１０を図４に示す。この化合物半導体素子１０では、その表面に、接続電極として、矩形状の周縁のうちの１辺に沿ってソースパッド１０ａが、１辺に沿ってゲートパッド１０ｂが、他の２辺に沿ってドレインパッド１０ｃ，１０ｄが、それぞれ形成されている。ソースパッド１０ａは、化合物半導体素子１０の下層で配線等を介してソース電極と接続されている。ゲートパッド１０ｂは、化合物半導体素子１０の下層で配線等を介してゲート電極と接続されている。ドレインパッド１０ｃ，１０ｄは、化合物半導体素子１０の下層で配線等を介してドレイン電極と接続されている。
【００３２】
ステップＳ３：
ステップＳ３では、図５に示すように、リードフレーム１１上に化合物半導体素子１０を固定する。
ドレインリード１１ｃと一体化されたリードフレーム１１上に、ダイボンド材料１２として放熱性に優れた接着材料、ここでは溶融金属のハンダペーストを塗布し、化合物半導体素子１０を配置する。加熱してダイボンド材料１２（図６に示す）を溶融させ、冷却することで、ダイボンド材料１２によりリードフレーム１１上に化合物半導体素子１０を接着固定する。
【００３３】
半導体パッケージの薄型化の一環として、リードフレーム１１とソースリード１１ａは、互いの表面間及び裏面間に高低差を有している。リードフレーム１１上に化合物半導体素子１０を設けることで、両者の表面の高低差を殆ど無くすようにしている。
リードフレーム１１とゲートリード１１ｂでも同様に、互いの表面間及び裏面間に高低差を有しており、リードフレーム１１上に化合物半導体素子１０を設けることで、両者の表面の高低差を殆ど無くすようにしている。
リードフレーム１１とこれと一体化されたドレインリード１１ｃでも同様に、互いの表面間及び裏面間に高低差を有しており、リードフレーム１１上に化合物半導体素子１０を設けることで、両者の表面の高低差を殆ど無くすようにしている。
【００３４】
ステップＳ４：
ステップＳ４では、図６及び図７に示すように、補助層１３ａ，１３ｂ，１３ｃ，１３ｄを形成する。図６の各図は図７の破線Ｉ−Ｉ'に沿った断面に対応している。
詳細には、先ず図６（ａ）に示すように、化合物半導体素子１０のソースパッド１０ａとソースリード１１ａとの間に樹脂フィルム１３を貼付する。同様に、化合物半導体素子１０のゲートパッド１０ｂとゲートリード１１ｂとの間に樹脂フィルム１３を貼付する。同様に、化合物半導体素子１０のドレインパッド１０ｃとドレインリード１１ｃとの間に樹脂フィルム１３を貼付する。同様に、化合物半導体素子１０のドレインパッド１０ｄとリードフレーム１１との間に樹脂フィルム１３を貼付する。樹脂フィルム１３としては、耐熱性樹脂、例えばエポキシ樹脂又はポリイミド樹脂等、ここではエポキシ樹脂の半硬化状態のフィルムを用いる。
【００３５】
続いて、図６（ｂ）に示すように、樹脂フィルム１３をマウンタ等の装置により各補助層あたり２ｋｇ〜５ｋｇで加圧しながら仮付けする。仮付け後、真空ラミネータで温度１５０℃、圧力０．５ＭＰａで３０秒間程度加圧する。
【００３６】
続いて、図６（ｃ）及び図７に示すように、樹脂フィルム１３を本硬化する。
以上により、ソースパッド１０ａ、リードフレーム１１、及びソースリード１１ａ間の隙間を樹脂で埋め込み、表面が平坦な補助層１３ａが形成される。同様に、ゲートパッド１０ｂ、リードフレーム１１、及びゲートリード１１ｂ間の隙間を樹脂で埋め込み、表面が平坦な補助層１３ｂが形成される。同様に、ドレインパッド１０ｃ、リードフレーム１１、及びドレインリード１１ｃ間の隙間を樹脂で埋め込み、表面が平坦な補助層１３ｃが形成される。同様に、ドレインパッド１０ｄ及びリードフレーム１１間の隙間を適宜に樹脂で埋め込み、表面が平坦な補助層１３ｄが形成される。
【００３７】
真空ラミネータを用いることにより、ボイド等を発生させることなく補助層１３ａ，１３ｂ，１３ｃ，１３ｄを形成することができる。また、真空ラミネータでは、複数のリードフレームを一括して処理ができることから生産性の観点からも好ましい。なお、樹脂フィルム１３は、後述する絶縁樹脂の硬化と同時に、完全硬化させることが可能である。
【００３８】
補助層１３ａ，１３ｂ，１３ｃ，１３ｄは、上記以外の方法でも形成することができる。例えば、武蔵エンジニアリング製のジェット・ディスペンサを用いて、任意の位置のみに樹脂を塗布しても良い。このジェット・ディスペンサでは、大面積で段差のある箇所でも短時間に塗布することが可能である。
【００３９】
ステップＳ５：
ステップＳ５では、図８〜図１０に示すように、化合物半導体素子１０の封止層２０を形成する。
詳細には、先ず図８（ａ）に示すように、表面に段差が形成された構造体２１を形成する。構造体２１の表面の段差は、上記のように化合物半導体素子１０が固定され、補助層１３ａ，１３ｂ，１３ｃ，１３ｄが形成されたリードフレーム１１（ドレインリード１１ｃを含む）、ソースリード１１ａ、ゲートリード１１ｂの表面の段差に対応している。前者の段差をＡ、後者の段差をＢとすると、構造体２１の表面の段差Ａは、段差Ｂに見合ってこれと噛合する形状とされている。
【００４０】
続いて、図８（ｂ）に示すように、構造体２１の表面に離型剤２２を塗布する。離型剤２２としては、例えばフッ素系の樹脂を用いることができる。
続いて、図８（ｃ）に示すように、構造体２１の表面に、離型剤２２を介してモールド樹脂である絶縁樹脂を供給する。
【００４１】
続いて、図８（ｄ）に示すように、構造体２１の表面を離型剤２２を介して絶縁樹脂２３で被覆した後、型取部材３０を用いて絶縁樹脂２３の形状を整える。この状態で、例えば温度１２０℃程度で３０分間程度の熱処理を施し、絶縁樹脂２３を半硬化状態としておく。
続いて、図９（ａ）に示すように、構造体２１により成形された絶縁樹脂２３を構造体２１の離型剤２２上から剥離する。
【００４２】
続いて、図９（ｂ）に示すように、絶縁樹脂２３の表面の所定部位に導電性材料を供給する。導電性材料としては、Ａｇペースト又はＣｕペースト等の導電性接着材料を用いることができる。本実施形態では、上記のジェット・ディスペンサを用いて、導電性材料を供給する。導電性材料の厚みは、例えば均一に１０μｍ〜３０μｍ程度とする。これにより、絶縁樹脂２３の表面に接続導電膜２４が形成される。ジェット・ディスペンサを用いる代わりに、インクジェット法を適用しても良い。
【００４３】
ここで、インクジェット法又はジェット・ディスペンサを用いて導電性材料を供給する代わりに、メッキ法で接続導電膜を形成しても良い。
この場合、絶縁樹脂２３の表面にメッキのシード電極を形成した後、シード電極上にレジストを塗布する。リソグラフィーにより、レジストの接続導電膜の形成部位に開口を形成してシード電極の一部を露出させる。電解メッキ処理により、当該開口内のシード電極上にＣｕの電解メッキ層を例えば１０μｍ〜３０μｍ程度の厚みに形成する。レジストを剥離して電解メッキ層をエッチングする。無電解メッキ処理により、電解メッキ層上にＮｉ／Ａｕの無電解メッキ層を形成する。Ｎｉは例えば２μｍ〜５μｍ程度の厚みに、Ａｕは例えば０．０１μｍ〜０．５μｍ程度の厚みにそれぞれ形成する。以上により、Ｃｕ／Ｎｉ／Ａｕの積層構造の接続導電膜が形成される。
【００４４】
続いて、図９（ｃ）に示すように、絶縁樹脂２３を図中の破線に沿って切断することにより個片化する。以上により、表面に接続導電膜２４を有する封止層２０が形成される。
具体的に、封止層２０は、図１０の平面図に示すように、絶縁樹脂からなる樹脂層２５の表面に接続導電膜２４が形成されている。接続導電膜２４は、導電膜２４ａ，２４ｂ，２４ｃ，２４ｄから構成される。導電膜２４ａは、ソースパッド１０ａとソースリード１１ａとを電気的に接続するものである。導電膜２４ｂは、ゲートパッド１０ｂとゲートリード１１ｂとを電気的に接続するものである。導電膜２４ｃは、ドレインパッド１０ｃとドレインリード１１ｃとを電気的に接続するものである。導電膜２４ｄは、ドレインパッド１０ｄとリードフレーム１１とを電気的に接続するものである。
【００４５】
ステップＳ６：
ステップＳ６では、図１１及び図１２に示すように、封止層２０をリードフレーム１１に接合する。図１１は図１２の破線Ｉ−Ｉ'に沿った断面に対応している。
詳細には、図１１（ａ）に示すように、例えばマウンタ又はダイボンダ等の装置を用いて、化合物半導体素子１０が固定されたリードフレーム１１に対して封止層２０を位置合せする。このとき、ソースパッド１０ａ、リードフレーム１１、ソースリード１１ａ、及びこれらの間の隙間を埋め込む補助層１３ａの表面形状に対して、導電膜２４ａの表面形状が噛合する。ゲートパッド１０ｂ、リードフレーム１１、ゲートリード１１ｂ、及びこれらの間の隙間を埋め込む補助層１３ｂの表面形状に対して、導電膜２４ｂの表面形状が噛合する。リードフレーム１１、ドレインリード１１ｃ及びこれらの間の隙間を埋め込む補助層１３ｃの表面形状に対して、導電膜２４ｃの表面形状が噛合する。ドレインパッド１０ｄ、リードフレーム１１、及びこれらの間の隙間を埋め込む補助層１３ｄの表面形状に対して、導電膜２４ｄの表面形状が噛合する。
【００４６】
この状態で、図１１（ｂ）及び図１２に示すように、例えば１８０℃程度の温度、１ＭＰａ〜５ＭＰａ程度の圧力により、約３０分間程度、加熱及び加圧する。これにより、樹脂層２５の絶縁樹脂、接続導電膜２４の導電性材料、及び補助層１３ａ，１３ｂ，１３ｃ，１３ｄの樹脂が完全に硬化する。同時に、接続導電膜２４の導電性材料中の導電性フィラーが接触して導電性を発現する。これにより、ソースパッド１０ａとソースリード１１ａとが導電膜２４ａで電気的に接続される。ゲートパッド１０ｂとゲートリード１１ｂとが導電膜２４ｂで電気的に接続される。ドレインパッド１０ｃとドレインリード１１ｃとが導電膜２４ｃで電気的に接続される。ドレインパッド１０ｄとリードフレーム１１とが導電膜２４ｄで電気的に接続される。
以上により、本実施形態による半導体パッケージが形成される。
【００４７】
本実施形態では、各々は幅広の導電膜２４ａ〜２４ｄからなる大面積の接続導電膜２４で電気的な導通を得るため、接続抵抗を低減させて大電流を流すことができる。
また、補助層１３ａ，１３ｂ，１３ｃ，１３ｄをリードフレーム１１及び各リード１１ａ〜１１ｄ間の隙間を埋め込むように予め形成しておき、接続導電膜２４で接続することで、電極間の接続距離・接続箇所数を低減させることができる。
また、封止層２０の表面形状をリードフレーム１１側の表面高低差に見合った形状に予め形成しておき、封止層２０に接続導電膜２４を埋め込んでおくことで、所期の薄型の半導体パッケージが実現する。
また本実施形態では、各電極間の接続と、モールド樹脂による化合物半導体素子１０の封止とを一括で行うため、工程の短縮を図ることができる。
【００４８】
以上説明したように、本実施形態によれば、電極間の接続抵抗の低減、電極間の接続距離・接続箇所数の低減、及び十分な薄型化を、工程短縮を図りつつも容易且つ確実に実現することのできる半導体パッケージが実現する。
【００４９】
（第２の実施形態）
本実施形態では、第１の実施形態による半導体パッケージを適用した電源装置を開示する。
図１３は、第２の実施形態による電源装置の概略構成を示す結線図である。
【００５０】
本実施形態による電源装置は、高圧の一次側回路３１及び低圧の二次側回路３２と、一次側回路３１と二次側回路３２との間に配設されるトランス３３とを備えて構成される。
一次側回路３１は、交流電源３４と、いわゆるブリッジ整流回路３５と、複数（ここでは４つ）のスイッチング素子３６ａ，３６ｂ，３６ｃ，３６ｄとを備えて構成される。また、ブリッジ整流回路３５は、スイッチング素子３６ｅを有している。
二次側回路３２は、複数（ここでは３つ）のスイッチング素子３７ａ，３７ｂ，３７ｃを備えて構成される。
【００５１】
本実施形態では、一次側回路３１のスイッチング素子３６ａ，３６ｂ，３６ｃ，３６ｄ，３６ｅが、上記の化合物半導体素子のＡｌＧａＮ／ＧａＮ・ＨＥＭＴとされている。一方、二次側回路３２のスイッチング素子３７ａ，３７ｂ，３７ｃは、シリコンを用いた通常のＭＩＳ・ＦＥＴとされている。
【００５２】
本実施形態では、電極間の接続抵抗の低減、電極間の接続距離・接続箇所数の低減、及び十分な薄型化を、工程短縮を図りつつも容易且つ確実に実現することのできる半導体パッケージを、高圧回路に適用する。これにより、信頼性の高い大電力の電源回路が実現する。
【００５３】
（第３の実施形態）
本実施形態では、第１の実施形態による半導体パッケージを適用した高周波増幅器を開示する。
図１４は、第３の実施形態による高周波増幅器の概略構成を示す結線図である。
【００５４】
本実施形態による高周波増幅器は、ディジタル・プレディストーション回路４１と、ミキサー４２ａ，４２ｂと、パワーアンプ４３とを備えて構成される。
ディジタル・プレディストーション回路４１は、入力信号の非線形歪みを補償するものである。ミキサー４２ａは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。パワーアンプ４３は、交流信号とミキシングされた入力信号を増幅するものであり、上記の化合物半導体素子のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを有している。なお図１４では、例えばスイッチの切り替えにより、出力側の信号をミキサー４２ｂで交流信号とミキシングしてディジタル・プレディストーション回路４１に送出できる構成とされている。
【００５５】
本実施形態では、電極間の接続抵抗の低減、電極間の接続距離・接続箇所数の低減、及び十分な薄型化を、工程短縮を図りつつも容易且つ確実に実現することのできる半導体パッケージを、高周波増幅器に適用する。これにより、信頼性の高い高耐圧の高周波増幅器が実現する。
【００５６】
以下、半導体装置及びその製造方法の諸態様を、付記としてまとめて記載する。
【００５７】
（付記１）表面に接続導電膜が形成された封止層を、半導体素子の電極とリードとに前記接続導電膜が接触するように当接し、
前記封止層により、前記接続導電膜で前記電極と前記リードとを電気的に接続すると共に、前記半導体素子を封止することを特徴とする半導体装置の製造方法。
【００５８】
（付記２）前記電極と前記リードとの間の隙間を埋め込む補助層が設けられており、
前記電極及び前記リードと前記補助層とに前記接続導電膜が接触することを特徴とする付記１に記載の半導体装置の製造方法。
【００５９】
（付記３）前記補助層は、前記電極、前記リード、及び前記半導体素子が設けられたリードフレームの間の隙間を埋め込むように、表面が平坦に形成されることを特徴とする付記２に記載の半導体装置の製造方法。
【００６０】
（付記４）前記補助層は、耐熱性樹脂で形成されることを特徴とする付記２又は３に記載の半導体装置の製造方法。
【００６１】
（付記５）前記電極及び前記リードに対してフィルムを圧接し、前記補助層を形成することを特徴とする付記２〜４のいずれか１項に記載の半導体装置の製造方法。
【００６２】
（付記６）前記接続導電膜を、前記封止層の表面にジェット・ディスペンサを用いて形成することを特徴とする付記１〜５のいずれか１項に記載の半導体装置の製造方法。
【００６３】
（付記７）前記接続導電膜を、前記封止層の表面にメッキ法により形成することを特徴とする付記１〜５のいずれか１項に記載の半導体装置の製造方法。
【００６４】
（付記８）前記表面の形状と噛合する構造体を用いて前記封止層を形成し、前記構造体を除去することを特徴とする付記１〜７のいずれか１項に記載の半導体装置の製造方法。
【００６５】
（付記９）前記半導体素子は、化合物半導体素子であることを特徴とする付記１〜８のいずれか１項に記載の半導体装置の製造方法。
【００６６】
（付記１０）
互いの表面間及び裏面間に高低差を有するリード及びリードフレームと、
表面に電極が形成されており、前記リードフレーム上に設けられた半導体素子と、
前記電極、前記リード及び前記リードフレームの間の隙間を埋め込む補助層と、
前記電極、前記リード及び前記補助層に接触し、前記電極と前記リードとを電気的に接続する接続導電膜と、
前記半導体素子を封止する封止層と
を含むことを特徴とする半導体装置。
【００６７】
（付記１１）前記補助層は、前記電極、前記リード及び前記リードフレームの間の隙間を埋め込むように、表面が平坦に形成されることを特徴とする付記１０に記載の半導体装置。
【００６８】
（付記１２）前記半導体素子は、化合物半導体素子であることを特徴とする付記１０又は１１に記載の半導体装置。
【００６９】
（付記１３）前記補助層は、耐熱性樹脂からなることを特徴とする付記１０〜１２のいずれか１項に記載の半導体装置。
【００７０】
（付記１４）変圧器と、前記変圧器を挟んで高圧回路及び低圧回路とを備えた電源回路であって、
互いの表面間及び裏面間に高低差を有するリード及びリードフレームと、
表面に電極が形成されており、前記リードフレーム上に設けられた化合物半導体素子と、
前記電極、前記リード及び前記リードフレームの間の隙間を埋め込む補助層と、
前記電極、前記リード及び前記補助層に接触し、前記電極と前記リードとを電気的に接続する接続導電膜と、
前記化合物半導体素子を封止する封止層と
を含むことを特徴とする電源回路。
【００７１】
（付記１５）入力した高周波電圧を増幅して出力する高周波増幅器であって、
互いの表面間及び裏面間に高低差を有するリード及びリードフレームと、
表面に電極が形成されており、前記リードフレーム上に設けられた化合物半導体素子と、
前記電極、前記リード及び前記リードフレームの間の隙間を埋め込む補助層と、
前記電極、前記リード及び前記補助層に接触し、前記電極と前記リードとを電気的に接続する接続導電膜と、
前記化合物半導体素子を封止する封止層と
を含むことを特徴とする高周波増幅器。
【符号の説明】
【００７２】
１  Ｓｉ基板
２  化合物半導体積層構造
２ａ  バッファ層
２ｂ  電子走行層
２ｃ  中間層
２ｄ  電子供給層
２ｅ  キャップ層
２Ａ，２Ｂ，２Ｃ  電極用リセス
３  素子分離構造
４  ソース電極
５  ドレイン電極
６  ゲート絶縁膜
７  ゲート電極
１０  化合物半導体素子
１０ａ  ソースパッド
１０ｂ  ゲートパッド
１０ｃ，１０ｄ  ドレインパッド
１１  リードフレーム
１１ａ  ソースリード
１１ｂ  ゲートリード
１１ｃ  ドレインリード
１２  ダイボンド材料
１３  樹脂フィルム
１３ａ，１３ｂ，１３ｃ，１３ｄ  補助層
２０  封止層
２１  構造体
２２  離型剤
２３  絶縁樹脂
２４  接続導電膜
２４ａ，２４ｂ，２４ｃ，２４ｄ  導電膜
２５  樹脂層
３０  型取部材
３１  一次側回路
３２  二次側回路
３３  トランス
３４  交流電源
３５  ブリッジ整流回路
３６ａ，３６ｂ，３６ｃ，３６ｄ，３６ｅ，３７ａ，３７ｂ，３７ｃ  スイッチング素子
４１  ディジタル・プレディストーション回路
４２ａ，４２ｂ  ミキサー
４３  パワーアンプ
【図１】
0005866774.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
0005866774.tif 000011
【図１１】
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【図１２】
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【図１３】
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【図１４】
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