(57)【特許請求の範囲】
【請求項１】
ディザ信号を発生させるディザ発生回路と、
入力信号のレベルを検出するレベル検出回路と、
前記レベル検出回路の検出結果に応じて係数を制御する係数制御回路と、
前記ディザ発生回路から出力されるディザ信号に前記係数制御回路から出力される係数を乗算する乗算器と
を備え、
前記レベル検出回路は、前記入力信号が大信号域、中信号域、小信号域のいずれのレベルに属するかを検出し、
前記係数制御回路は、前記中信号域に属する入力信号にだけ前記ディザ信号が付加されるように制御し、前記大信号域または前記小信号域から前記中信号域にシーケンスが移る場合、前記ディザ信号が徐々に大きくなるようにソフト遷移させ、前記中信号域から前記大信号域または前記小信号域にシーケンスが移る場合、前記ディザ信号が徐々に小さくなるようにソフト遷移させる
ことを特徴とするディザ制御回路。
【請求項２】
前記係数制御回路は、各ソフト遷移に要する時間が個別に設定されていることを特徴とする請求項１に記載のディザ制御回路。
【請求項３】
前記係数制御回路は、前記中信号域から前記大信号域にシーケンスが移る場合のソフト遷移に要する時間が他のソフト遷移に要する時間に比べて短く設定されていることを特徴とする請求項２に記載のディザ制御回路。
【請求項４】
前記係数制御回路は、前記大信号域の状態において前記中信号域の入力信号を所定時間連続して検出したら前記大信号域から前記中信号域にシーケンスを移し、前記中信号域の状態において前記小信号域の入力信号を所定時間連続して検出したら前記中信号域から前記小信号域にシーケンスを移すことを特徴とする請求項１に記載のディザ制御回路。
【請求項５】
前記係数制御回路は、前記小信号域の状態において前記中信号域の入力信号を検出したら直ちに前記小信号域から前記中信号域にシーケンスを移し、前記小信号域または前記中信号域の状態において前記大信号域の入力信号を検出したら直ちに前記小信号域または前記中信号域から前記大信号域にシーケンスを移すことを特徴とする請求項１に記載のディザ制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディザ制御回路及び音声出力システムに関する。
【背景技術】
【０００２】
従来より、ΔΣＤＡＣ（Digital Analog Converter）を含むシステムが知られている。例えば、特許文献１には、デルタシグマ変調器とアナログＬＰＦ（Low Pass Filter）を備えたＤＡＣが開示されている。デルタシグマ変調器は、入力されたデジタルオーディオ信号について１ビット化を行い、デジタル信号に変換して出力する。アナログＬＰＦは、デルタシグマ変調器から出力されたデジタル信号をアナログのオーディオ信号に変換する。このアナログのオーディオ信号がＤＡＣの出力となる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−０１９２０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来のΔΣＤＡＣを含むシステムによると、歪率が悪化してしまう場合があった。歪率とは、信号の歪みの程度を表す値であり、高調波成分全体の基本波成分に対する比で表される。歪率が悪化するのは、ＤＡＣアナログ部を制御するパルス信号（ＤＡＣアナログ部の入力信号）の立上がりと立下がりの非対称性によって、パルス密度に誤差が生じることが原因であると考えられる。
【０００５】
すなわち、図１０（ａ）は、従来のΔΣＤＡＣを含むシステムの入力信号の波形を示している。符号１０１はフルスケール付近を意味し、符号１０２はゼロクロス付近を意味している。図１０（ｂ）（ｃ）は、ＤＡＣアナログ部を制御するパルス信号の波形を示すグラフである。図１０（ｂ）は、フルスケール付近１０１のパルス信号を示し、図１０（ｃ）は、ゼロクロス付近１０２のパルス信号を示している。
【０００６】
パルス信号は、図１０（ｂ）（ｃ）に示すように、立上がりと立下がりで非対称となっている。フルスケール付近１０１では、図１０（ｂ）に示すように、パルス信号の変化量が少ないため、レベル変換誤差が小さい。一方、ゼロクロス付近１０２では、図１０（ｃ）に示すように、パルス信号の変化量が多いため、レベル変換誤差が大きい。そのため、入力レベルを小さくしていくと、次第にゼロクロス付近１０２のレベル変換誤差が歪として見えてくるようになり、ダイナミックレンジを悪化させていると考えられる。
【０００７】
本発明の目的は、歪率を改善することが可能なディザ制御回路及び音声出力システムを提供することにある。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、ディザ信号を発生させるディザ発生回路と、入力信号のレベルを検出するレベル検出回路と、前記レベル検出回路の検出結果に応じて係数を制御する係数制御回路と、前記ディザ発生回路から出力されるディザ信号に前記係数制御回路から出力される係数を乗算する乗算器とを備え、前記レベル検出回路は、前記入力信号が大信号域、中信号域、小信号域のいずれのレベルに属するかを検出し、前記係数制御回路は、前記中信号域に属する入力信号にだけ前記ディザ信号が付加されるように制御し、前記大信号域または前記小信号域から前記中信号域にシーケンスが移る場合、前記ディザ信号が徐々に大きくなるようにソフト遷移させ、前記中信号域から前記大信号域または前記小信号域にシーケンスが移る場合、前記ディザ信号が徐々に小さくなるようにソフト遷移させるディザ制御回路が提供される。
【発明の効果】
【００１０】
本発明によれば、歪率を改善することが可能なディザ制御回路及び音声出力システムを提供することができる。
【図面の簡単な説明】
【００１１】
【図１】本実施の形態に係る音声出力システムの構成を例示する模式的ブロック図。
【図２】本実施の形態に係るオーバーサンプリング時の演算タイミングを例示する図。
【図３】本実施の形態に係るΔΣＤＡＣの構成を例示する模式的回路ブロック図。
【図４】本実施の形態に係るディザ制御回路の構成を例示する模式的回路ブロック図。
【図５】本実施の形態に係るシーケンスの説明図であって、（ａ）小信号域、中信号域、大信号域の説明図、（ｂ）シーケンスの状態遷移図、（ｃ）ヒステリシスを持たせた場合の説明図。
【図６】本実施の形態に係る音声出力システムの動作を例示するタイミングチャートであって、（ａ）入力信号、（ｂ）シーケンス、（ｃ）ディザ信号。
【図７】本実施の形態に係る音声出力システムの他の動作を例示するタイミングチャートであって、（ａ）入力信号、（ｂ）シーケンス、（ｃ）ディザ信号。
【図８】ディザ信号のＯＮ／ＯＦＦ時の特性の違いを例示するグラフであって、（ａ）出力信号の大きさ（縦軸）と周波数（横軸）との関係を示すグラフ、（ｂ）歪率（縦軸）と入力信号の大きさ（横軸）との関係を示すグラフ。
【図９】本実施の形態に係る音声出力システムの他の構成を例示する模式的ブロック図。
【図１０】従来の課題の説明図であって、（ａ）従来のΔΣＤＡＣを含むシステムの入力信号の波形を示すグラフ、（ｂ）従来のＤＡＣアナログ部を制御するパルス信号のフルスケール付近を示すグラフ、（ｃ）従来のＤＡＣアナログ部を制御するパルス信号のゼロクロス付近を示すグラフ。
【発明を実施するための形態】
【００１２】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、各構成部品の厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１３】
又、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施の形態は、各構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
【００１４】
［実施の形態］
以下、図１〜図９を用いて実施の形態を説明する。
【００１５】
本実施の形態に係る音声出力システムは、入力信号に所定のオーディオ信号処理を施すオーディオＤＳＰ（Digital Signal Processor）１０と、入力信号のサンプリング周波数の８倍の周波数でデータをオーバーサンプリングする８倍オーバーサンプリングフィルタ２０と、入力信号のレベルに応じてディザ信号を生成するディザ制御回路７０と、入力信号にディザ信号を付加する加算器３０と、ディザ信号が付加された入力信号にデジタル−アナログ変換処理を施すΔΣＤＡＣ４０，ＤＡＣアナログ部６０とを備える。
【００１６】
また、ディザ制御回路７０は、入力信号が大信号域Ｐ３、中信号域Ｐ１，Ｐ２、小信号域Ｐ０のいずれのレベルに属するかを検出し、中信号域Ｐ１，Ｐ２に属する入力信号にだけディザ信号が付加されるように制御しても良い。
【００１７】
また、ディザ制御回路７０は、大信号域Ｐ３または小信号域Ｐ０から中信号域Ｐ１，Ｐ２にシーケンスが移る場合、ディザ信号が徐々に大きくなるようにソフト遷移させ、中信号域Ｐ１，Ｐ２から大信号域Ｐ３または小信号域Ｐ０にシーケンスが移る場合、ディザ信号が徐々に小さくなるようにソフト遷移させても良い。
【００１８】
また、ディザ制御回路７０は、各ソフト遷移に要する時間ｔ１１，ｔ１２，ｔ１３，ｔ１４が個別に設定されていても良い。
【００１９】
また、ディザ制御回路７０は、中信号域Ｐ１，Ｐ２から大信号域Ｐ３にシーケンスが移る場合のソフト遷移に要する時間ｔ１４が他のソフト遷移に要する時間ｔ１１，ｔ１２，ｔ１３に比べて短く設定されていても良い。
【００２０】
また、ディザ制御回路７０は、大信号域Ｐ３の状態において中信号域Ｐ２の入力信号を所定時間連続して検出したら大信号域Ｐ３から中信号域Ｐ２にシーケンスを移し、中信号域Ｐ１，Ｐ２の状態において小信号域Ｐ０の入力信号を所定時間連続して検出したら中信号域Ｐ１，Ｐ２から小信号域Ｐ０にシーケンスを移しても良い。
【００２１】
また、ディザ制御回路７０は、小信号域Ｐ０の状態において中信号域Ｐ１の入力信号を検出したら直ちに小信号域Ｐ０から中信号域Ｐ１にシーケンスを移し、小信号域Ｐ０または中信号域Ｐ１，Ｐ２の状態において大信号域Ｐ３の入力信号を検出したら直ちに小信号域Ｐ０または中信号域Ｐ１，Ｐ２から大信号域Ｐ３にシーケンスを移しても良い。
【００２２】
また、ディザ制御回路７０は、８倍オーバーサンプリングフィルタ２０と並列に接続されていても良い。
【００２３】
（音声出力システムの構成）
図１は、本実施の形態に係る音声出力システムの構成を例示する模式的ブロック図である。この音声出力システムは、図１に示すように、オーディオＤＳＰ１０と、８倍オーバーサンプリングフィルタ２０と、加算器３０と、ΔΣＤＡＣ４０と、６４ｂｉｔシフトレジスタ５０と、ＤＡＣアナログ部６０と、ディザ制御回路７０とを備えている。
【００２４】
オーディオＤＳＰ１０は、デジタル信号を入力して、例えばゲインコントロールやトーンコントロールなどのオーディオ信号処理を施し、ＰＣＭ（Pulse Code Modulation）方式のデジタルオーディオ信号を生成して８倍オーバーサンプリングフィルタ２０に出力する。
【００２５】
８倍オーバーサンプリングフィルタ２０は、デジタル信号をオーバーサンプリングして加算器３０に出力する。具体的には、オリジナルの入力信号のサンプリング周波数ｆｓの８倍の周波数（８ｆｓ）でデータをサンプリングして、例えば、４８ｋＨｚまたは４４．１ｋＨｚのサンプリング周波数を３８４ｋＨｚまたは３５２．８ｋＨｚのＰＷＭ周波数に変換する。
【００２６】
８倍オーバーサンプリングフィルタ２０は、２倍×３段で構成されたＦＩＲ（Finite Impulse Response：有限インパルス応答）フィルタを含む。各ＦＩＲフィルタは、入力した信号（オリジナル）のサンプリング周波数の２倍の周波数でサンプリングする。ここで、８倍オーバーサンプリングフィルタ２０における１ｆｓ期間の８倍オーバーサンプリング処理は、図２に例示するようなＡ〜Ｎまでの演算タイミングにより実現される。各演算タイミングＡ〜Ｎは、以下のように演算動作を行う。
【００２７】
演算タイミングＡ：２倍オーバーサンプリング１回目（２ｆｓ）
演算タイミングＢ：２倍オーバーサンプリング２回目（２ｆｓ）
演算タイミングＣ：２倍オーバーサンプリング１回目（４ｆｓ）
演算タイミングＤ：２倍オーバーサンプリング２回目（４ｆｓ）
演算タイミングＥ：２倍オーバーサンプリング３回目（４ｆｓ）
演算タイミングＦ：２倍オーバーサンプリング４回目（４ｆｓ）
演算タイミングＧ：２倍オーバーサンプリング１回目（８ｆｓ）
演算タイミングＨ：２倍オーバーサンプリング２回目（８ｆｓ）
演算タイミングＩ：２倍オーバーサンプリング３回目（８ｆｓ）
演算タイミングＪ：２倍オーバーサンプリング４回目（８ｆｓ）
演算タイミングＫ：２倍オーバーサンプリング５回目（８ｆｓ）
演算タイミングＬ：２倍オーバーサンプリング６回目（８ｆｓ）
演算タイミングＭ：２倍オーバーサンプリング７回目（８ｆｓ）
演算タイミングＮ：２倍オーバーサンプリング８回目（８ｆｓ）
ディザ制御回路７０は、オーディオＤＳＰ１０から出力されたデジタルオーディオ信号のレベルに応じてディザ信号を生成し、加算器３０に出力する。ディザ制御回路７０の詳細については後述する。
【００２８】
加算器３０は、８倍オーバーサンプリングフィルタ２０から出力されたデジタルオーディオ信号にディザ制御回路７０から出力されたディザ信号を加算（付加）してΔΣＤＡＣ４０に出力する。
【００２９】
ΔΣＤＡＣ４０は、デルタシグマ（ΔΣ）型のＤＡＣのデジタル部であり、図３に示すように、例えば５個の積分器４１〜４５と、量子化器４６とを備えている。積分器４１〜４５は、デジタル信号に１サンプリング周期前のデジタル信号を加算することでデジタル信号の積分値を出力する。量子化器４６は、積分値を１ビットで量子化してパルス信号を出力する。すなわち、積分値が正の数である場合は０を出力し、負の数である場合は１を出力するようになっている。ここでは、ΔΣＤＡＣ４０は、オリジナルの入力信号のサンプリング周波数ｆｓの１２８倍の周波数（１２８ｆｓ）で動作しているものとする。
【００３０】
６４ｂｉｔシフトレジスタ５０は、ΔΣＤＡＣ４０から出力されたデジタル信号を一時的に記憶する。ＤＡＣアナログ部６０は、ＤＡＣのアナログ部であり、６４ｂｉｔシフトレジスタ５０に記憶されたデジタル信号をアナログ信号に変換して出力する。
【００３１】
（ディザ制御回路の構成）
既に説明した通り、従来は、ΔΣＤＡＣを含むシステムにおいて、歪率が悪化してしまう場合があった。具体的には、入力信号の大きさが−３０ｄＢから−７０ｄＢ程度のとき、歪率が悪化してしまう。そこで、本実施の形態では、入力信号を大信号域（０ｄＢ〜−１０ｄＢ）Ｐ３、中信号域（−１０ｄＢ〜−８０ｄＢ）Ｐ１，Ｐ２、小信号域（−８０ｄＢ以下）Ｐ０に分け、中信号域Ｐ１，Ｐ２にだけディザ信号を付加するようにしている。大信号域Ｐ３でディザ信号を付加しない理由は、付加しなくても歪率が悪化しないことと、付加するとオーバーフローするからである。小信号域Ｐ０でディザ信号を付加しない理由は、付加するとＳ／Ｎが悪化するからである。
【００３２】
図４は、本実施の形態に係るディザ制御回路７０の構成を例示する模式的回路ブロック図である。この図に示すように、ディザ制御回路７０は、ディザ発生回路７１と、レベル検出回路７２と、係数制御回路７３と、乗算器７４とを備えている。
【００３３】
ディザ発生回路７１は、方形波のディザ信号を発生させて乗算器７４に出力している。レベル検出回路７２は、入力信号が大信号域Ｐ３、中信号域Ｐ１，Ｐ２、小信号域Ｐ０のいずれのレベルに属するかを検出して、その検出結果を係数制御回路７３に出力する。係数制御回路７３は、レベル検出回路７２の検出結果に応じて係数を制御する。例えば、レベル検出回路７２が中信号域Ｐ１，Ｐ２の入力信号を検出した場合、係数制御回路７３は、係数１を乗算器７４に出力する。また、レベル検出回路７２が小信号域Ｐ０または大信号域Ｐ３の入力信号を検出した場合、係数制御回路７３は、係数０を乗算器７４に出力する。係数１はディザ信号ＯＮに相当し、係数０はディザ信号ＯＦＦに相当する。乗算器７４は、ディザ発生回路７１からのディザ信号に係数制御回路７３からの係数を乗算して出力する。
【００３４】
（ディザシーケンス）
図５（ａ）は、本実施の形態に係る小信号域Ｐ０、中信号域Ｐ１，Ｐ２、大信号域Ｐ３の説明図である。この図に示すように、中信号域Ｐ１，Ｐ２に属する入力信号にだけディザ信号を付加（ディザＯＮ）するようにしている。符合Ｐ１は、小信号域から中信号域に移った状態を意味し、符号Ｐ２は、大信号域から中信号域に移った状態を意味する。
【００３５】
大信号域Ｐ３とは、入力信号の大きさを３つのレベルに分類した場合の最も大きなレベルであり、ここでは０ｄＢ〜−１０ｄＢとする。中信号域Ｐ１，Ｐ２とは、入力信号の大きさを３つのレベルに分類した場合の真ん中のレベルであり、ここでは−１０ｄＢ〜−８０ｄＢとする。小信号域Ｐ０とは、入力信号の大きさを３つのレベルに分類した場合の最も小さなレベルであり、ここでは−８０ｄＢ以下とする。
【００３６】
もちろん、信号域の分類方法はこれに限定されるものではない。すなわち、歪率が悪化してしまう信号域にディザ信号が付加される構成であれば、他の分類方法を採用してもかまわない。
【００３７】
図５（ｂ）は、本実施の形態に係るシーケンスの状態遷移図である。この図に示すように、レベル検出回路７２が大信号域Ｐ３の状態において中信号域Ｐ２の入力信号を数十ｍｓ連続して検出したら、係数制御回路７３は、大信号域Ｐ３から中信号域Ｐ２にシーケンスを移す。また、レベル検出回路７２が中信号域Ｐ２の状態において小信号域Ｐ０の入力信号を数十ｍｓ連続して検出したら、係数制御回路７３は、中信号域Ｐ２から小信号域Ｐ０にシーケンスを移す。
【００３８】
ここでは、数十ｍｓ連続して検出したときにシーケンスを移すこととしているが、シーケンスを移すタイミングはこれに限定されるものではない。すなわち、５０ｍｓ，１００ｍｓ，２００ｍｓ，４００ｍｓ等、コマンドで任意のタイミングを設定することが可能となっている。
【００３９】
一方、レベル検出回路７２が小信号域Ｐ０の状態において中信号域Ｐ１の入力信号を検出したら、係数制御回路７３は、直ちに小信号域Ｐ０から中信号域Ｐ１にシーケンスを移す。また、レベル検出回路７２が大信号域Ｐ３の入力信号を検出したら、係数制御回路７３は、どの状態からも大信号域Ｐ３に移す。言い換えると、レベル検出回路７２が小信号域Ｐ０または中信号域Ｐ１，Ｐ２の状態において大信号域Ｐ３の入力信号を検出したら、係数制御回路７３は、直ちに小信号域Ｐ０または中信号域Ｐ１，Ｐ２から大信号域Ｐ３にシーケンスを移すようになっている。
【００４０】
図５（ｃ）は、ヒステリシスを持たせた場合の説明図である。すなわち、大信号域Ｐ３を０ｄＢ〜−１０ｄＢ、中信号域Ｐ１，Ｐ２を−１０ｄＢ〜−８０ｄＢ、小信号域Ｐ０を−８０ｄＢ以下としているが、−８０ｄＢまたは−１０ｄＢの信号を扱う際に、その信号がどの信号域にあたるかが不定になると考えられる。
【００４１】
そこで、大信号域Ｐ３、中信号域Ｐ１，Ｐ２、小信号域Ｐ０を遷移する際にヒステリシスを持たせる。つまり、大信号域Ｐ３から中信号域Ｐ２に遷移する場合は−１６ｄＢを下回った時点で遷移し、中信号域Ｐ２から大信号域Ｐ３に遷移する場合は−１０ｄＢを超えた時点で遷移すると判定する。同様に、中信号域Ｐ１から小信号域Ｐ０に遷移する場合は−８０ｄＢを下回った時点で遷移し、小信号域Ｐ０から中信号域Ｐ１に遷移する場合は−７４ｄＢを超えた時点で遷移すると判定する。このようにヒステリシスを持たせた制御をすることで、上記のような場合でも判定が可能となる。
【００４２】
なお、大信号域Ｐ３を０ｄＢ〜−１０ｄＢ未満、中信号域Ｐ１，Ｐ２を−１０ｄＢ〜−８０ｄＢ未満、小信号域Ｐ０を−８０ｄＢ以下としてもよい。このように、各信号域で重なる部分を持たせない方法であれば、単純に判定することも可能である。
【００４３】
（音声出力システムの動作）
図６は、本実施の形態に係る音声出力システムの動作を例示するタイミングチャートである。ここでは、図６（ａ）に示すように、入力信号の大きさが大、中、小の順に変化する場合について説明する。
【００４４】
この場合、レベル検出回路７２が大信号域Ｐ３の状態において中信号域Ｐ２の入力信号を数十ｍｓ連続して検出したら（ｔ１）、係数制御回路７３は、図６（ｂ）に示すように、大信号域Ｐ３から中信号域Ｐ２にシーケンスを移す。具体的には、図６（ｃ）に示すように、ディザ信号をＯＦＦからＯＮに遷移させる。また、レベル検出回路７２が中信号域Ｐ２の状態において小信号域Ｐ０の入力信号を数十ｍｓ連続して検出したら（ｔ２）、係数制御回路７３は、図６（ｂ）に示すように、中信号域Ｐ２から小信号域Ｐ０にシーケンスを移す。具体的には、図６（ｃ）に示すように、ディザ信号をＯＮからＯＦＦに遷移させる。
【００４５】
このようなディザ信号のＯＮ／ＯＦＦはソフト遷移で行うのが望ましい。すなわち、図６（ｃ）に示すように、大信号域Ｐ３から中信号域Ｐ２にシーケンスが移る場合、係数制御回路７３は、ディザ信号をソフト遷移させてＯＮにする。ここでいうソフト遷移とは、所定時間ｔ１１をかけて徐々にディザ信号を大きくすることをいう。また、中信号域Ｐ２から小信号域Ｐ０にシーケンスが移る場合、係数制御回路７３は、ディザ信号をソフト遷移させてＯＦＦにする。ここでいうソフト遷移とは、所定時間ｔ１２をかけて徐々にディザ信号を小さくすることをいう。
【００４６】
図７は、本実施の形態に係る音声出力システムの他の動作を例示するタイミングチャートである。ここでは、図７（ａ）に示すように、入力信号の大きさが小、中、大の順に変化する場合について説明する。
【００４７】
この場合、レベル検出回路７２が小信号域Ｐ０の状態において中信号域Ｐ１の入力信号を検出したら（ｔ３）、係数制御回路７３は、図７（ｂ）に示すように、直ちに小信号域Ｐ０から中信号域Ｐ１にシーケンスを移す。具体的には、図７（ｃ）に示すように、ディザ信号をＯＦＦからＯＮに遷移させる。また、レベル検出回路７２が中信号域Ｐ１の状態において大信号域Ｐ３を検出したら（ｔ４）、係数制御回路７３は、図７（ｂ）に示すように、直ちに中信号域Ｐ１から大信号域Ｐ３にシーケンスを移す。具体的には、図７（ｃ）に示すように、ディザ信号をＯＮからＯＦＦに遷移させる。
【００４８】
このようなディザ信号のＯＮ／ＯＦＦはソフト遷移で行うのが望ましい。すなわち、図７（ｃ）に示すように、小信号域Ｐ０から中信号域Ｐ１にシーケンスが移る場合、係数制御回路７３は、ディザ信号をソフト遷移させてＯＮにする。ここでいうソフト遷移とは、所定時間ｔ１３をかけて徐々にディザ信号を大きくすることをいう。また、中信号域Ｐ１から大信号域Ｐ３にシーケンスが移る場合、係数制御回路７３は、ディザ信号をソフト遷移させてＯＦＦにする。ここでいうソフト遷移とは、所定時間ｔ１４をかけて徐々にディザ信号を小さくすることをいう。
【００４９】
係数制御回路７３は、各ソフト遷移に要する時間（ソフト遷移時間）ｔ１１，ｔ１２，ｔ１３，ｔ１４がコマンドにより個別に設定されている。中信号域Ｐ１，Ｐ２から大信号域Ｐ３にシーケンスが移る場合のソフト遷移時間ｔ１４は、他のソフト遷移時間ｔ１１，ｔ１２，ｔ１３に比べて短く設定しておくのが望ましい。ソフト遷移時間ｔ１４が長くなるとオーバーフローする不具合があるため、これを確実に回避するためである。
【００５０】
（ディザ信号のＯＮ／ＯＦＦ時の特性の違い）
図８は、ディザ信号のＯＮ／ＯＦＦ時の特性の違いを例示するグラフである。
【００５１】
図８（ａ）は、出力信号の大きさ（縦軸）と周波数（横軸）との関係を示している。ここでいう出力信号は、ＤＡＣアナログ部６０からの出力信号である。ディザ信号がＯＦＦの場合は、点線波形ｌ１に示すように、２ｋＨｚ、３ｋＨｚ、４ｋＨｚ等の高調波成分が大きくなっている。ディザ信号をＯＮにすると、実線波形ｌ２に示すように、これらの高調波成分が小さくなっていることが分かる。
【００５２】
図８（ｂ）は、歪率（縦軸）と入力信号の大きさ（横軸）との関係を示している。歪率とは、信号の歪みの程度を表す値であり、高調波成分全体の基本波成分に対する比で表される。ディザ信号がＯＦＦの場合は、点線波形ｌ３に示すように、入力信号の大きさが−３０ｄＢから−７０ｄＢ程度のとき、歪率が悪化してしまう。ディザ信号をＯＮにすると、実線波形ｌ４に示すように、歪率が改善されていることが分かる。
【００５３】
以上説明したように、本実施の形態によれば、入力信号のレベルに応じてディザ信号を付加するようにしているので、ゼロクロス付近のパルス信号の変化量を少なくして歪率を改善することが可能である。また、ディザ信号のＯＮ／ＯＦＦをソフト遷移で行うので、ショック音が鳴らない。また、大信号域Ｐ３から中信号域Ｐ２に移るときと小信号域Ｐ０から中信号域Ｐ１に移るときとで異なるソフト遷移時間を設定することができる。また、中信号域Ｐ１，Ｐ２から小信号域Ｐ０に移るときと小信号域Ｐ０から中信号域Ｐ１に移るときとで異なるスレッショルトレベルを選択できるようにして、ヒステリシスを持たせることが可能である。
【００５４】
以上説明したように、本発明によれば、歪率を改善することが可能なディザ制御回路及び音声出力システムを提供することができる。
【００５５】
[その他の実施の形態]
上記のように、本発明の一実施の形態を記載したが、この開示の一部をなす論述および図面は例示的なものであり、この発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
【００５６】
このように、本発明はここでは記載していない様々な実施の形態などを含む。例えば、図１では、ディザ制御回路７０を８倍オーバーサンプリングフィルタ２０と並列に接続した構成を例示したが、ディザ制御回路７０を設ける場所はこれに限定されるものではない。すなわち、図９に示すように、ディザ制御回路７０を８倍オーバーサンプリングフィルタ２０の後段に設けることも可能である。ただし、８倍オーバーサンプリングフィルタ２０で１ｍｓ分の遅延が生じるため、ディザ制御回路７０は８倍オーバーサンプリングフィルタ２０と並列に接続するのが望ましい。このようにすれば、８倍オーバーサンプリングフィルタ２０の後段に設けた場合と比べてディザ制御回路７０を１ｍｓ分だけフライングして動作させることができる。
【産業上の利用可能性】
【００５７】
本発明に係るディザ制御回路及び音声出力システムは、テレビ、ミニコンポ、ラジカセ、カーオーディオ等、音声を出力する機器全般に適用することができる。特に、歪率を改善することが必要な機器に適用すると効果的である。
【符号の説明】
【００５８】
１０…オーディオ処理回路（オーディオＤＳＰ）
２０…オーバーサンプリングフィルタ（８倍オーバーサンプリングフィルタ）
３０…付加回路（加算器）
４０…デジタル−アナログ変換回路（ΔΣＤＡＣ）
６０…デジタル−アナログ変換回路（ＤＡＣアナログ部）
７０…ディザ制御回路
７１…ディザ発生回路
７２…レベル検出回路
７３…係数制御回路
７４…乗算器
Ｐ０…小信号域
Ｐ１，Ｐ２…中信号域
Ｐ３…大信号域
ｔ１１，ｔ１２，ｔ１３，ｔ１４…ソフト遷移に要する時間（ソフト遷移時間）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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