(57)【特許請求の範囲】
【請求項１】
複数のゲートを有する画素（１０）として、
Ｐ導電型とされた半導体基板（２０）の一面（２０ａ）側の表層に形成され、前記一面側から入射した光を電荷に変換するＮ導電型の光電変換部（２１）と、
前記一面側の表層に前記光電変換部と離間して形成され、電荷を蓄積するＮ導電型の電荷蓄積部（２４）と、
前記一面側の表層のうち、前記光電変換部と前記電荷蓄積部との間の領域であって、前記光電変換部および前記電荷蓄積部と離間して形成され、前記光電変換部で生じた電荷を増倍するＰ導電型の第１増倍部（２２）および第２増倍部（２３）と、
前記光電変換部および前記第１増倍部に隣接したＰ導電型の転送部（３０）と、
前記第２増倍部および前記電荷蓄積部に隣接したＰ導電型の読出し転送部（３１）と、
を備えるとともに、
前記ゲートとして、
前記第１増倍部における前記一面上に絶縁膜（５５）を介して形成された第１増倍ゲート（５１）と、
前記第２増倍部における前記一面上に絶縁膜を介して形成された第２増倍ゲート（５２）と、
前記転送部における前記一面上に絶縁膜を介して形成された転送ゲート（５０）と、
前記読出し転送部における前記一面上に絶縁膜を介して形成された読出しゲート（５３）と、
を有する固体撮像素子であって、
前記半導体基板の前記一面側の表層のうち、前記第１増倍部と前記第２増倍部との間の領域に、Ｐ導電型とされた電荷障壁部（４０）を有し、
前記電荷障壁部は、その不純物濃度が前記第１増倍部および前記第２増倍部の不純物濃度よりも高くされることによって、前記第１増倍部と前記第２増倍部との間に所定の電位差が生じるまで前記第１増倍部と前記第２増倍部との間の電荷の移動を妨げる障壁を形成するとともに、前記第１増倍部および前記第２増倍部の電位の変動によって前記電荷障壁部の電位が変調するようにされ、
前記電荷障壁部における前記一面上の部分は、前記ゲートの配置されない非配置領域（５７）とされることを特徴とする固体撮像素子。
【請求項２】
前記一面側の表層であって、
前記第１増倍部のうち、前記電荷障壁部に隣接する一部の領域の不純物濃度が、前記第１増倍部の他の領域よりも低くされ、
前記第２増倍部のうち、前記電荷障壁部に隣接する一部の領域の不純物濃度が、前記第２増倍部の他の領域よりも低くされることを特徴とする請求項１に記載の固体撮像素子。
【請求項３】
前記一面側の表層のうち、
前記第１増倍部の不純物濃度が、前記転送部の不純物濃度よりも低くされ、
前記第２増倍部の不純物濃度が、前記読出し転送部の不純物濃度よりも低くされることを特徴とする請求項１または請求項２に記載の固体撮像素子。
【請求項４】
前記一面側の表層において、
前記電荷障壁部と、
前記第１増倍部と、
前記第２増倍部と、
前記転送部と、
前記読出し転送部と、が、前記半導体基板の不純物濃度よりも高濃度とされることを特徴とする請求項１〜３のいずれか１項に記載の固体撮像素子。
【請求項５】
前記転送ゲートと前記読出しゲートとは、共通の配線と接続されていることを特徴とする請求項１〜４のいずれか１項に記載の固体撮像素子。
【請求項６】
前記電荷蓄積部は、
電荷を電圧に変換するためのソースフォロワ回路（２７）が接続されたフローティングディフュージョン部であることを特徴とする請求項１〜５のいずれか１項に記載の固体撮像素子。
【請求項７】
複数の前記画素が、二次元マトリクス状に形成されることを特徴とする請求項１〜６のいずれか１項に記載の固体撮像素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像素子に関し、特に、電荷を増倍するためのゲート電極を備えた固体撮像素子に関する。
【背景技術】
【０００２】
イメージセンサとして、ＣＣＤイメージセンサやＣＭＯＳイメージセンサに代表される、半導体を用いた固体撮像素子が知られている。これらのイメージセンサは、より高精細な画像を得るために高画素化が進んでいる。これに伴って、一画素あたりの受光面積が小さくなることによる感度の低下が懸念されている。
【０００３】
上記の問題に対応するため、例えば、特許文献１および特許文献２のように、入射光を光電変換するフォトダイオード部（光電変換部）と、電荷を電圧に変換するフローティングディフュージョン部との間に、アバランシェ増倍を行うためのゲート電極を備えた固体撮像素子が提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１４７０６４号公報
【特許文献２】特開２００７−２３５０９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に記載の固体撮像素子は、フォトダイオード部で光電変換された電荷を蓄積する量子井戸を２つ備えている。そして、２つの量子井戸の間で電荷を移動させ、アバランシェ増倍により電荷を増倍させる。この固体撮像素子は、フォトダイオード部から一対の量子井戸の一方に電荷を転送するための第１の転送ゲートと、各々の量子井戸のポテンシャルを変動させるための２つの増倍ゲートと、２つの量子井戸の間のポテンシャル障壁の深さを制御して、量子井戸間で電荷を往復させるための第２の転送ゲートと、を備える。また、一対の量子井戸の他方からフローティングディフュージョン部に電荷を転送するための第３の転送ゲートを備える。すなわち、５つのゲートを備える。このような固体撮像素子では、電荷を増倍させるために少なくとも５つのゲートを要し、画素サイズの小型化が困難という問題がある。
【０００６】
一方、特許文献２に記載の固体撮像素子は、フォトダイオード部が、特許文献１に記載の量子井戸の一方を兼ねることにより、ゲート数を３つにしている。このため、画素サイズの小型化が可能である。しかしながら、フォトダイオード部が電荷増倍のための量子井戸を兼ねるため、グローバル露光を行うことができないという問題がある。また、電荷の増倍を行うタイミングにおいて、露光（光電変換）ができず、フレームレートの向上の支障となるという問題がある。
【０００７】
本発明は、上記問題点に鑑みてなされたものであり、電荷の増倍のためのアバランシェ増倍を行う固体撮像素子において、画素の小型化とともに、グローバル露光を可能とし、さらにフレームレートの高速化を実現することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明は、
複数のゲートを有する画素（１０）として、
Ｐ導電型とされた半導体基板（２０）の一面（２０ａ）側の表層に形成され、一面側から入射した光を電荷に変換するＮ導電型の光電変換部（２１）と、
一面側の表層に光電変換部と離間して形成され、電荷を蓄積するＮ導電型の電荷蓄積部（２４）と、
一面側の表層のうち、光電変換部と電荷蓄積部との間の領域であって、光電変換部および電荷蓄積部と離間して形成され、光電変換部で生じた電荷を増倍するＰ導電型の第１増倍部（２２）および第２増倍部（２３）と、
光電変換部および第１増倍部に隣接したＰ導電型の転送部（３０）と、
第２増倍部および電荷蓄積部に隣接したＰ導電型の読出し転送部（３１）と、
を備えるとともに、
ゲートとして、
第１増倍部における一面上に絶縁膜（５５）を介して形成された第１増倍ゲート（５１）と、
第２増倍部における一面上に絶縁膜を介して形成された第２増倍ゲート（５２）と、
転送部における一面上に絶縁膜を介して形成された転送ゲート（５０）と、
読出し転送部における一面上に絶縁膜を介して形成された読出しゲート（５３）と、
を有する固体撮像素子であって、
半導体基板の一面側の表層のうち、第１増倍部と第２増倍部との間の領域にＰ導電型とされた電荷障壁部（４０）を有し、
電荷障壁部は、その不純物濃度が第１増倍部および第２増倍部の不純物濃度よりも高くされることにより、第１増倍部と第２増倍部との間に所定の電位差が生じるまで、第１増倍部と第２増倍部との間の電荷の移動を妨げる障壁を形成するとともに、第１増倍部および第２増倍部の電位の変動によって電荷障壁部の電位が変調するようにされ、
電荷障壁部における一面上の部分は、ゲートの配置されない非配置領域（５７）とされることを特徴としている。
【０００９】
従来（例えば特許文献１）の構成では、第１増倍部と第２増倍部との間の領域にゲートが形成され、このゲートに電圧を印加することによりポテンシャルを変動させ、互いを電気的に分離する。このような従来の構成では、第１増倍部と第２増倍部との間の領域にゲートを必要とする。
【００１０】
これに対して、本発明では、第１増倍部と第２増倍部との間に、各増倍部と同一の導電型（Ｐ導電型）とされた電荷障壁部を有している。この電荷障壁部は、不純物濃度が第１増倍部および第２増倍部の不純物濃度よりも高い。換言すると、各ゲートに電圧が印加されていない状態（グランド電位の状態）、あるいは第１増倍ゲートおよび第２増倍ゲートにほぼ同一の電圧が印加された状態において、電荷障壁部のポテンシャルは、第１増倍部および第２増倍部のポテンシャルに較べて浅くなっている。すなわち、電荷障壁部は、従来のようなゲートが配置されていなくとも、第１増倍部と第２増倍部とを電気的に分離する役割を果たす。したがって、半導体基板の一面上のうち、第１増倍ゲートと第２増倍ゲートとの間は、ゲートの配置されない非配置領域とすることができる。このように、一つの画素を構成するゲート数を減らすことができるため、画素を小型化することができる。
【００１１】
また、本発明では、光電変換部と電荷蓄積部との間に、光電変換部および電荷蓄積部と電気的に分離可能な増倍部（第１増倍部および第２増倍部）が形成されている。このため、光電変換部で光電変換された電荷を増倍部に一時的に蓄積させた後に、所定の順番をもって電荷を電圧として出力することができる。すなわち、複数の画素に対して露光の同時性を確保することができ、グローバル露光を実現することができる。
【００１２】
また、上記したように、本発明では、光電変換部と、第１増倍部とが電気的に分離して形成されているため、電荷を増倍している期間に、光電変換部において次フレームの露光を開始させることができる。したがって、従来（例えば特許文献２）のように、光電変換部が電荷の第１増倍部を兼ねる構成に較べてフレームレートを高速化することができる。なお、光電変換部が第１増倍部を兼用している従来構成では、光電変換部において、受光の必要性から電荷増倍のためのゲートを配置できない。このため、光電変換部での電荷の増倍ができないという問題があった。これに対して、本発明では、電荷の増倍を、第１増倍部と第２増倍部とで行うことができるため、従来の構成に較べて、より効率良く電荷の増倍を行うことができる。
【図面の簡単な説明】
【００１３】
【図１】第１実施形態に係る固体撮像素子の概略構成を示す図である。
【図２】画素の概略構成を示す断面図である。
【図３】画素のレイアウトの一例を示す上面図である。ＩＩ−ＩＩ線に沿う断面が、図２における断面図に相当する。
【図４】固体撮像素子の駆動タイミングの一例を示すタイミングチャートである。
【図５】図４に示す時刻ｔ０〜時刻ｔ１における、半導体基板の厚さ方向と直交する方向における、画素の電位形状を示すポテンシャル図である。
【図６】図４に示す時刻ｔ１〜時刻ｔ２における、半導体基板の厚さ方向と直交する方向における、画素の電位形状を示すポテンシャル図である。
【図７】図４に示す時刻ｔ２〜時刻ｔ３における、半導体基板の厚さ方向と直交する方向における、画素の電位形状を示すポテンシャル図である。
【図８】図４に示す時刻ｔ３〜時刻ｔ４における、半導体基板の厚さ方向と直交する方向における、画素の電位形状を示すポテンシャル図である。
【図９】図４に示す時刻ｔ４〜時刻ｔ５における、半導体基板の厚さ方向と直交する方向における、画素の電位形状を示すポテンシャル図である。
【図１０】図４に示す時刻ｔ５〜時刻ｔ６における、半導体基板の厚さ方向と直交する方向における、画素の電位形状を示すポテンシャル図である。
【図１１】図４に示す時刻ｔ６〜時刻ｔ７における、半導体基板の厚さ方向と直交する方向における、画素の電位形状を示すポテンシャル図である。
【図１２】図４に示す時刻ｔ８〜時刻ｔ９における、半導体基板の厚さ方向と直交する方向における、画素の電位形状を示すポテンシャル図である。
【図１３】図４に示す時刻ｔ９〜時刻ｔ１０における、半導体基板の厚さ方向と直交する方向における、画素の電位形状を示すポテンシャル図である。
【図１４】図４に示す時刻ｔ１０〜時刻ｔ１１における、半導体基板の厚さ方向と直交する方向における、画素の電位形状を示すポテンシャル図である。
【図１５】図４に示す時刻ｔ１１〜時刻ｔ１２における、半導体基板の厚さ方向と直交する方向における、画素の電位形状を示すポテンシャル図である。
【図１６】図４に示す時刻ｔ１２〜時刻ｔ１３における、半導体基板の厚さ方向と直交する方向における、画素の電位形状を示すポテンシャル図である。
【図１７】第２実施形態において、図４に示す時刻ｔ４〜時刻ｔ５における、半導体基板の厚さ方向と直交する方向における、画素の電位形状を示すポテンシャル図である。
【図１８】第３実施形態において、図４に示す時刻ｔ４〜時刻ｔ５における、半導体基板の厚さ方向と直交する方向における、画素の電位形状を示すポテンシャル図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施の形態を図面に基づいて説明する。なお、以下の各図相互において、互いに同一もしくは均等である部分に、同一符号を付与する。
【００１５】
（第１実施形態）
最初に、図１を参照して、本実施形態に係る固体撮像素子の概略構成について説明する。
【００１６】
本実施形態における固体撮像素子は、ＣＭＯＳイメージセンサを構成する。この固体撮像素子は、図１に示すように、複数の単位画素（以下、単に画素という場合もある）１０が二次元マトリクス状に配置されたセンサアレイ１１と、垂直駆動回路１２と、相関二重サンプリング（ＣＤＳ）回路１３と、水平駆動回路１４と、Ａ／Ｄ変換回路（ＡＤＣ）１５と、タイミングジェネレータ（ＴＧ）１６と、を備える。
【００１７】
単位画素１０としては、入射光を光電変換して電荷を蓄積する光電変換部と、該光電変換部から電荷を受け取って増幅する第１増倍部および第２増倍部と、該第２増倍部から電荷を受け取って電圧に変換する電荷蓄積部（本実施形態ではフローティングディフュージョン部：ＦＤ部）と、該ＦＤ部の電荷量をリセットするリセットドレイン（ＲＤ）部と、を少なくとも構成要素として含む。また、本実施形態において、画素１０は、光電変換部から第１増倍部への電荷の転送、および、第２増倍部からＦＤ部への電荷の転送に用いられる転送手段を有している。この単位画素１０の具体的な構成については後述する。
【００１８】
垂直駆動回路１２は、行転送線１０ａおよび行選択線１０ｂにより各画素１０と接続され、センサアレイ１１の各画素１０を行単位で読出し行として選択する。すなわち、行転送線１０ａは複数の信号線からなり、後述する光電変換部で発生した信号の転送動作やリセット動作を行うための駆動信号をセンサアレイ１１に供給する。そして、行選択線１０ｂは、読出し行として選択するための信号をセンサアレイ１１に供給する。
【００１９】
ＣＤＳ回路１３は、センサアレイ１１の一画素列または複数画素列ごとに配置され、垂直駆動回路１２によって選択された行から読み出された信号をＣＤＳ処理する。具体的には、各画素１０からリセットレベルと信号レベルとを受け取り、両者の差を取ることによって画素１０ごとの固定パターンノイズを除去する。
【００２０】
水平駆動回路１４は、ＣＤＳ回路１３を介して、列信号線１０ｃにより各画素１０と接続されている。そして、水平駆動回路１４は、ＣＤＳ回路１３においてＣＤＳ処理された後、列ごとに保存されている信号を順番に選択する。そして、ＡＤＣ１５は、水平駆動回路１４により選択された列の信号を、デジタル信号に変換して出力する。
【００２１】
ＴＧ１６は、各種のタイミング信号を生成し、垂直駆動回路１２、ＣＤＳ回路１３、水平駆動回路１４、ＡＤＣ１５の各々を駆動する。
【００２２】
次に、図２および図３を参照して、本実施形態に係る単位画素１０の概略構成を説明する。
【００２３】
単位画素１０は、図２に示すように、Ｐ導電型（ｐ−−）とされた半導体基板２０の一面２０ａ側表層に、光電変換部２１と、第１増倍部２２と、第２増倍部２３と、ＦＤ部２４と、ＲＤ部２５と、を有している。本実施形態において、これら各部２１〜２５は、互いに離間して形成され、この順で並設されている。なお、本実施形態において、半導体基板２０は、ホウ素等の不純物濃度が１．０×１０１５ｃｍ−３程度とされ、グランド電位とされている。
【００２４】
光電変換部２１は、リン等の不純物ドープによりＮ導電型（ｎ−）とされている。例えば、不純物の濃度を５．０×１０１６ｃｍ−３程度とすることができる。光電変換部２１に入射した光は、光電変換により電荷に変換される。本実施形態において、光電変換により生じる電荷は電子である。なお、本実施形態では、該光電変換部２１と一面２０ａとの間に、半導体基板２０よりも不純物濃度の高いＰ導電型（ｐ＋）とされた正孔蓄積層２６が形成されている。すなわち、正孔蓄積層２６は、一面２０ａに露出しており、光電変換部２１は、半導体基板２０の厚さ方向において、正孔蓄積層２６よりも深い位置に形成されている。
【００２５】
第１増倍部２２は、ホウ素等の不純物ドープにより、半導体基板２０よりも高濃度のＰ導電型（ｐ−）とされている。例えば、不純物濃度を１．０×１０１６ｃｍ−３程度とすることができる。第１増倍部２２では、後述する第１増倍ゲート５１に電圧が印加されることにより、光電変換部２１よりもポテンシャルが深くなる。光電変換部２１と第１増倍部２２との間の電位差により、光電変換によって得られた電荷がアバランシェ増倍される。また、後述する第２増倍部２３と第１増倍部２２との間の電位差によっても、電荷が増倍される。
【００２６】
第２増倍部２３は、本実施形態において、第１増倍部２２と同一の不純物、および不純物濃度で形成される。すなわち、第２増倍部２３は、ホウ素等の不純物ドープにより、半導体基板２０よりも高濃度のＰ導電型（ｐ−）とされている。例えば、不純物濃度を１．０×１０１６ｃｍ−３程度とすることができる。第２増倍部２３では、後述する第２増倍ゲート５２に電圧が印加されることにより、ポテンシャルの深さが制御される。第１増倍部２２との間に電位差が発生するようにすることで、第１増倍部２２から第２増倍部２３へ転送される電荷のアバランシェ増倍が行われる。
【００２７】
ＦＤ部２４は、リン等の不純物ドープにより、光電変換部２１よりも高濃度のＮ導電型（ｎ＋）とされている。ＦＤ部２４は、光電変換部２１、第１増倍部２２および第２増倍部２３とは離間して設けられている。そして、ＦＤ部２４にはソースフォロワ回路２７が接続されている。本実施形態におけるソースフォロワ回路２７は、３つのトランジスタＴｒ１、Ｔｒ２、Ｔｒ３が直列に接続されて構成されている。トランジスタＴｒ１のゲートはＦＤ部２４に接続され、ドレインは電源電位（図２中、ＶＤＤと記載）に接続されている。トランジスタＴｒ２のゲートは行選択線１０ｂにより垂直駆動回路１２に接続され、ドレインはトランジスタＴｒ１のソースに接続されている。なお、トランジスタＴｒ２のゲートに接続された行選択線１０ｂには、トランジスタＴｒ２のオン／オフを制御するクロックパルス（図２中、ＳＥＬと記載）が入力される。トランジスタＴｒ３のゲートは定電圧源２８に接続され、ドレインはトランジスタＴｒ２のソースに接続されている。なお、トランジスタＴｒ３のソースは接地されている。すなわち、トランジスタＴｒ３は定電流源として機能する。そして、トランジスタＴｒ２のソース（トランジスタＴｒ３のドレイン）には、列信号線１０ｃが接続されている。
【００２８】
ＦＤ部２４は、第２増倍部２３から転送された電荷により、その電位が変化する。行選択線１０ｂに所定の電圧が印加された状態（信号を読み出す対象とされている状態）においては、トランジスタＴｒ２がオン状態であり、ＦＤ部２４の電位の変化に対応した電流が列信号線１０ｃに流れる。なお、行選択線１０ｂに所定電圧が印加されず、トランジスタＴｒ２がオフの状態では、ＦＤ部２４の電位の変化に伴う列信号線１０ｃに流れる電流の変化はない。
【００２９】
ＲＤ部２５は、リン等の不純物ドープにより、ＦＤ部２４とほぼ同濃度のＮ導電型（ｎ＋）とされている。ＲＤ部２５は、光電変換部２１、第１増倍部２２、第２増倍部２３、および、ＦＤ部２４とは離間して設けられ、定電圧源（図２中、ＶＲＤと記載）に接続されることにより所定の電位とされている。なお、本実施形態では、ＶＲＤがＶＤＤと同一の電源から供給されるように構成されている。ＦＤ部２４に蓄積された電荷は、後述するリセット動作により、ＲＤ部２５に掃き捨てられ、ＦＤ部２４はＲＤ部２５と同電位とされる。
【００３０】
また、単位画素１０には、半導体基板２０の一面２０ａ側表層において、光電変換部２１と第１増倍部２２の双方に隣接するように転送部３０が形成されている。転送部３０は、光電変換部２１から第１増倍部２２への電荷の転送経路となる。この転送部３０は、ホウ素等の不純物ドープにより、半導体基板２０よりも高濃度のＰ導電型（ｐ−）とされている。本実施形態における転送部３０の不純物濃度は、第１増倍部２２の不純物濃度とほぼ同程度とされている。
【００３１】
また、半導体基板２０の一面２０ａ側表層において、第２増倍部２３とＦＤ部２４の双方に隣接するように読出し転送部３１が形成されている。読出し転送部３１は、第２増倍部２３からＦＤ部２４への電荷の転送経路となる。この読出し転送部３１は、ホウ素等の不純物ドープにより、半導体基板２０よりも高濃度のＰ導電型（ｐ−）とされている。本実施形態における読出し転送部３１の不純物濃度は、第２増倍部２３の不純物濃度とほぼ同程度とされている。
【００３２】
さらに、半導体基板２０の一面２０ａ側表層において、第１増倍部２２と第２増倍部２３の双方に隣接するように、電荷障壁部４０が形成されている。この電荷障壁部４０は、ホウ素等の不純物ドープにより、第１増倍部２２および第２増倍部２３よりも高濃度のＰ導電型（ｐ）とされている。電荷障壁部４０は、本発明の特徴部分であり、第１増倍部２２と第２増倍部２３との間の電荷の転送経路であるとともに、第１増倍部２２と第２増倍部２３との間を電気的に分離し、一時的に電荷の移動を制限する役割を果たす。固体撮像素子１０が電荷障壁部４０を有することによる作用効果の詳細は後述する。
【００３３】
また、単位画素１０は、垂直駆動回路１２により所定のタイミングでオン／オフ動作を行う複数のゲートを有している。具体的には、転送ゲート５０、第１増倍ゲート５１、第２増倍ゲート５２、読出しゲート（ＲＯＧ）５３、および、リセットゲート（ＲＧ）５４、を有している。本実施形態では、これら各ゲート５０〜５４として、不純物ドープによりＮ導電型とされたポリシリコンを用いている。
【００３４】
転送ゲート５０は、転送部３０における半導体基板２０の一面２０ａに、絶縁膜５５を介して形成されている。そして、図３に示すように、転送ゲート５０は、行転送線１０ａのうち、転送配線６０と接続されて、垂直駆動回路１２によりクロックパルス（図２中、Ｖｔｒと記載）が印加される。
【００３５】
第１増倍ゲート５１は、第１増倍部２２における半導体基板２０の一面２０ａに、絶縁膜５５を介して形成されている。そして、図３に示すように、第１増倍ゲート５１は、行転送線１０ａのうち、第１増倍ゲート配線６１と接続されて、垂直駆動回路１２によりクロックパルス（図２中、ＶＭＧ１と記載）が印加される。なお、第１増倍部２２と転送部３０は隣接して形成されているが、第１増倍ゲート５１と転送ゲート５０は電気的に分離されている。
【００３６】
第２増倍ゲート５２は、第２増倍部２３における半導体基板２０の一面２０ａに、絶縁膜５５を介して形成されている。そして、図３に示すように、第２増倍ゲート５２は、行転送線１０ａのうち、第２増倍ゲート配線６２と接続されて、垂直駆動回路１２によりクロックパルス（図２中、ＶＭＧ２と記載）が印加される。
【００３７】
ＲＯＧ５３は、読出し転送部３１における半導体基板２０の一面２０ａに、絶縁膜５５を介して形成されている。そして、図３に示すように、ＲＯＧ５３は、行転送線１０ａのうち、転送配線６０と接続されて、垂直駆動回路１２によりクロックパルス（図２中、Ｖｔｒと記載）が印加される。すなわち、転送ゲート５０と同一のクロックパルスが印加される。なお、第２増倍部２３と読出し転送部３１は隣接して形成されているが、第２増倍ゲート５２とＲＯＧ５３は電気的に分離されている。
【００３８】
ＲＧ５４は、半導体基板２０の一面２０ａであって、ＦＤ部２４とＲＤ部２５との間の領域に、絶縁膜５５を介して形成されている。そして、図３に示すように、ＲＧ５４は、行転送線１０ａのうち、リセットゲート（ＲＧ）配線６３と接続されて、垂直駆動回路１２によりクロックパルス（図２中、ＶＲＧと記載）が印加される。
【００３９】
また、本実施形態において、画素１０には、半導体基板２０の一面２０ａ側であって、入射する光により光電変換を行う光電変換部２１以外の領域に、光を遮るための遮光膜５６が形成されている。この遮光膜５６は、例えばアルミニウムで形成されており、センサアレイ１１を覆うように形成されつつ、光電変換部２１および正孔蓄積層２６に対応する部分が開口している。
【００４０】
なお、単位画素１０と別の単位画素１０との間は、図示しない素子分離領域により電気的に分離されている。素子分離領域としては、絶縁膜（例えば、ＬＯＣＯＳ酸化による酸化膜）や、半導体基板２０および電荷障壁部４０よりも高濃度のＰ型とされた不純物領域とすることができる。
【００４１】
次に、図３を参照して、本実施形態に係る単位画素１０の具体的なレイアウト構成について説明する。
【００４２】
図３に示すように、単位画素１０内において、転送ゲート５０、第１増倍ゲート５１、第２増倍ゲート５２、ＲＯＧ５３、ＲＧ５４が、この順で並設されている。そして、各ゲート電極５０〜５４にクロックパルス（Ｖｔｒ，ＶＭＧ１，ＶＭＧ２，ＶＲＧ）を印加するための行転送線１０ａが形成されている。具体的には、行転送線１０ａのうち、転送配線６０がコンタクト６０ａを介して転送ゲート５０に接続されている。また、第1増倍ゲート配線６１がコンタクト６１ａを介して第１増倍ゲート５１に接続されている。また、第２増倍ゲート配線６２がコンタクト６２ａを介して第２増倍ゲート５２に接続されている。また、ＲＯＧ５３は、コンタクト６０ｂを介して転送配線６０に接続されている。また、ＲＧ配線６３がコンタクト６３ａを介してＲＧ５４に接続されている。
【００４３】
また、ソースフォロワ回路２７を含む周辺回路が半導体基板２０に形成され、コンタクト２７ａを介してＦＤ部２４に接続されている。ソースフォロワ回路２７は、行選択線１０ｂにも、コンタクト２７ｂを介して接続されている。また、ソースフォロワ回路２７は、列信号線１０ｃおよび電源電位線７０にも、それぞれ、コンタクト２７ｃおよびコンタクト７０ａを介して接続されている。なお、本実施形態では、電源電位線７０が、コンタクト７０ｂを介して、ＲＤ部２５にも接続されている。なお、図３においては、ＲＤ部２５の図示を省略している。
【００４４】
なお、本実施形態において、行転送線１０ａおよび行選択線１０ｂは、各ゲート電極５０〜５４の並設方向に延びて形成され、垂直駆動回路１２に接続されている。そして、列信号線１０ｃおよび電源電位線７０は、行転送線１０ａおよび行選択線１０ｂに直交する方向に延び、水平駆動回路１４に接続されている。
【００４５】
なお、図２に示すように、本実施形態において、電荷障壁部４０における半導体基板２０の一面２０ａには電極は形成されていない。この領域が、特許請求の範囲に記載の非配置領域５７に相当する。第１増倍ゲート５１は、その一辺が、電荷障壁部４０と第１増倍部２２の境界に沿うように形成されている。また、第２増倍ゲート５２は、その一辺が、電荷障壁部４０と第２増倍部２３の境界に沿うように形成されている。すなわち、電荷障壁部４０における半導体基板２０の一面２０ａ（非配置領域５７）は、第１増倍ゲート５１と第２増倍ゲート５２とに挟まれた構成となっている。
【００４６】
次に、図４〜図１６を参照して、本実施形態に係る固体撮像素子の駆動方法を説明する。なお、図５〜図１６に図示した信号電荷１００（後述）の数は、便宜的に図示したものであって、実際の電荷の個数を表すものではない。また、電荷の増倍を図示した図９、図１１、図１３における電荷の増加率についても、実際の増加率を表現するものではない。
【００４７】
図４は、本実施形態における固体撮像素子を駆動させるためのタイミングチャートの一例を示したものである。横軸は時間に相当し、各ゲート５０〜５４に印加されるクロックパルス（Ｖｔｒ，ＶＭＧ１，ＶＭＧ２，ＶＲＧ）、および、行選択線１０ｂに印加され、トランジスタＴｒ２のオン／オフを制御するクロックパルス（ＳＥＬ）の状態を時系列で示している。すなわち、ある時刻において、各ゲート５０〜５４にＨｉｇｈバイアスおよびＬｏｗバイアスのいずれが印加されているかを示している。なお、本実施形態において、電荷の転送に関わるゲート５０，５３，５４に印加されるクロックパルスＶｔｒおよびＶＲＧは、Ｈｉｇｈバイアスが３．３Ｖ程度、Ｌｏｗバイアスが０Ｖ（グランド電位）とされている。また、電荷の増倍に関わる第１増倍ゲート５１および第２増倍ゲート５２に印加されるクロックパルスであるＶＭＧ１およびＶＭＧ２は、Ｈｉｇｈバイアスが８Ｖ程度、Ｌｏｗバイアスが０Ｖとされている。そして、ＳＥＬは、Ｈｉｇｈバイアスが、ソースフォロワ回路２７のトランジスタＴｒ２がオンする程度とされ、Ｌｏｗバイアスが０Ｖとされている。以下、時刻ごとに駆動の様子を説明する。
【００４８】
時刻ｔ０では、図４に示すように、クロックパルスＶｔｒ，ＶＭＧ１，ＶＭＧ２，ＳＥＬをＬｏｗバイアスとし、ＶＲＧをＨｉｇｈバイアスとする。光電変換部２１、第１増倍部２２、第２増倍部２３、ＦＤ部２４、ＲＤ部２５、転送部３０、読出し転送部３１、および電荷障壁部４０の、各ゲート５０〜５４の並設方向に沿うポテンシャルは、各不純物濃度の差異を反映した形状となる。そして、図５に示すように、光電変換部２１、ＦＤ部２４およびＲＤ部２５はＮ導電型とされているため、各部２１，２４，２５のポテンシャルは、Ｐ導電型とされた第１増倍部２２、第２増倍部２３、転送部３０、読出し転送部３１、および、電荷障壁部４０よりも深く（電位としては高く）なる。ＦＤ部２４およびＲＤ部２５はほぼ同一の不純物濃度とされており、光電変換部２１よりも高濃度とされている。このため、ＦＤ部２４およびＲＤ部２５のポテンシャルはほぼ同一となり、これらのポテンシャルは光電変換部２１のポテンシャルよりも深くなる。本実施形態において、半導体基板２０はグランド電位とされているため、光電変換部２１、ＦＤ部２４およびＲＤ部２５のポテンシャルは０Ｖよりも高い正値となっている。一方、Ｐ導電型とされた第１増倍部２２、第２増倍部２３、転送部３０、読出し転送部３１、および、電荷障壁部４０のポテンシャルは、ほぼ０Ｖ、あるいは負値となっている。具体的には、図５に示すように、不純物濃度がほぼ同一とされた第１増倍部２２、第２増倍部２３、転送部３０、および、読出し転送部３１のポテンシャルはほぼ０Ｖであり、これらの部位に較べて高濃度とされた電荷障壁部４０のポテンシャルは、より浅くなる。なお、時刻ｔ０においては、ＶＲＧをＨｉｇｈバイアスとしているため、ＲＧ５４直下のポテンシャルが深化する。このため、ＦＤ２４とＲＤ２５とは、電気的に接続されて同電位となる。また、光電変換部２１には、転送部３０のポテンシャルがほぼグランド電位であるため、量子井戸が形成される。このため、光電変換部２１には、入射した光が光電変換されて生じた信号電荷１００が蓄積される。
【００４９】
時刻ｔ１〜時刻ｔ２では、図４に示すように、ＶｔｒおよびＶＭＧ１をＬｏｗバイアスからＨｉｇｈバイアスとする。これにより、図６に示すように、転送部３０と第１増倍部２２、および読出し転送部３１のポテンシャルが深化する。ＶＭＧ１のＨｉｇｈバイアスはＶｔｒのＨｉｇｈバイアスよりも高くされているため、転送部３０に較べて第１増倍部２２のポテンシャルが深くなる。このため、光電変換部２１に蓄積されていた信号電荷１００は、フリンジ電界ドリフトおよび自己誘起ドリフトにより、転送部３０を経由して第１増倍部２２に転送される。この際、転送部３０と第１増倍部２２のポテンシャル差により加速された一部の信号電荷１００がアバランシェ効果により増倍（アバランシェ増倍）される。
【００５０】
時刻ｔ２〜時刻ｔ３では、図４に示すように、ＶｔｒをＨｉｇｈバイアスからＬｏｗバイアスとする。これにより、図７に示すように、転送部３０および読出し転送部３１のポテンシャルが浅くなり、光電変換部２１と第１増倍部２２が電気的に分離される。このため、時刻ｔ１〜ｔ２の期間で転送された信号電荷１００は第１増倍部２２に蓄積される。光電変換部２１では、時刻ｔ０の時点と同様に量子井戸が形成されており、光電変換により、電荷の蓄積が開始される。すなわち、次フレームで利用される信号電荷２００の蓄積が開始される。
【００５１】
時刻ｔ３〜時刻ｔ４では、図４に示すように、ＶＭＧ２をＬｏｗバイアスからＨｉｇｈバイアスとする。これにより、図８に示すように、第２増倍部２３のポテンシャルが深化する。具体的には、第２増倍部２３のポテンシャルが第１増倍部２２のポテンシャルとほぼ同一となる。一方、本発明の特徴部分である電荷障壁部４０は、第１増倍部２２および第２増倍部２３よりも不純物濃度の高いＰ導電型とされているため、電荷障壁部４０のポテンシャルは、第１増倍部２２および第２増倍部２３よりも浅くなる。このため、第１増倍部２２に蓄積された信号電荷１００は、電荷障壁部４０が障壁となり、第２増倍部２３に転送されることなく第１増倍部２２に留まる。
【００５２】
時刻ｔ４〜時刻ｔ５では、図４に示すように、ＶＭＧ１をＨｉｇｈバイアスからＬｏｗバイアスとする。これにより、図９に示すように、第１増倍部２２のポテンシャルが浅くなる。第１増倍部２２のポテンシャルが浅くなる過渡状態において、電荷障壁部４０が存在していることにより、信号電荷１００は第１増倍部２２から第２増倍部２３に転送されにくい。すなわち、信号電荷１００は、第１増倍部２２のポテンシャルが０Ｖとなる直前まで第１増倍部２２と電荷障壁部４０の境界近傍に留まる。第１増倍部２２のポテンシャルが略０Ｖとなると、電荷障壁部４０のポテンシャル障壁も第２増倍部２３のポテンシャルの変調を受けて０Ｖ程度となり、信号電荷１００が第２増倍部２３に転送される。この際、信号電荷１００は、ポテンシャルがほぼ０Ｖの第１増倍部２２から、ポテンシャルが深い第２増倍部２３へ転送される。すなわち、電荷障壁部４０が形成されていない構成に較べて高い電界により加速される。したがって、信号電荷１００をより効率的にアバランシェ増倍させることができる。
【００５３】
時刻ｔ５〜時刻ｔ６では、図４に示すように、ＶＭＧ１をＬｏｗバイアスからＨｉｇｈバイアスとする。これにより、図１０に示すように、第１増倍部２２のポテンシャルが深化する。ポテンシャル形状は、図８に示す時刻ｔ３〜時刻ｔ４の形状と同一である。すなわち、第２増倍部２３のポテンシャルが第１増倍部２２のポテンシャルとほぼ同一となり、電荷障壁部４０のポテンシャルが、第１増倍部２２および第２増倍部２３よりも浅くなる。このため、電荷障壁部４０が第１増倍部２２と第２増倍部２３とを分離するポテンシャル障壁として作用する。したがって、第１増倍部２２から第２増倍部２３へ、アバランシェ増倍されつつ転送された信号電荷１００は、第２増倍部２３に蓄積された状態となる。
【００５４】
時刻ｔ６〜時刻ｔ７では、図４に示すように、ＶＭＧ２をＨｉｇｈバイアスからＬｏｗバイアスとする。これにより、図１１に示すように、第２増倍部２３のポテンシャルが浅くなる。第２増倍部２３のポテンシャルが浅くなる過渡状態において、電荷障壁部４０が存在していることにより、信号電荷１００は第２増倍部２３から第１増倍部２２に転送されにくい。すなわち、信号電荷１００は、第２増倍部２３のポテンシャルが０Ｖとなる直前まで第２増倍部２３と電荷障壁部４０の境界近傍に留まる。第２増倍部２３のポテンシャルが略０Ｖとなると、電荷障壁部４０のポテンシャル障壁も第１増倍部２２のポテンシャルの変調を受けて０Ｖ程度となり、信号電荷１００が第１増倍部２２に転送される。この際、信号電荷１００は、ポテンシャルがほぼ０Ｖの第２増倍部２３から、ポテンシャルが深い第１増倍部２２へ転送される。すなわち、電荷障壁部４０が形成されていない構成に較べて高い電界により加速される。したがって、信号電荷１００をより効率的にアバランシェ増倍させることができる。この時刻ｔ６〜時刻ｔ７における電荷の転送過程は、図９に示す時刻ｔ４〜時刻ｔ５における電荷の転送過程に対して、逆の過程に相当する。
【００５５】
時刻ｔ７〜時刻ｔ８では、時刻ｔ３〜時刻ｔ７の動作を複数回繰り返すことにより、信号電荷１００を所望の電荷量に至るまで増倍させる。図４に示すように、時刻ｔ３の開始から、この繰り返し動作が終了するまでの期間を増倍期間と示す。本実施形態では、時刻ｔ３〜時刻ｔ７の動作を、例えば、１００回繰り返すようにタイミングを設定することができる。
【００５６】
時刻ｔ８〜時刻ｔ９では、図４に示すように、ＶＭＧ２をＬｏｗバイアスからＨｉｇｈバイアスとする。これにより、図１２に示すように、第２増倍部２３のポテンシャルが深化する。時刻ｔ８の直前において、増倍期間において増倍された信号電荷１００は、第１増倍部２２に蓄積されている。この信号電荷１００は、電荷障壁部４０に形成されたポテンシャル障壁により第２増倍部２３には転送されず、第１増倍部２２に留まる。また、時刻ｔ８〜時刻ｔ９では、ＶＲＧをＨｉｇｈバイアスからＬｏｗバイアスとする。これにより、半導体基板２０の一面２０ａ側表層のＲＧ５４の直下領域のポテンシャルは浅くなる。すなわち、ＦＤ部２４とＲＤ部２５が電気的に分離される。
【００５７】
時刻ｔ９〜時刻ｔ１０では、図４に示すように、ＶＭＧ１をＨｉｇｈバイアスからＬｏｗバイアスとする。これにより、図１３に示すように、第１増倍部２２のポテンシャルが浅くなる。したがって、第１増倍部２２に蓄積されていた信号電荷１００が第２増倍部２３に転送される。なお、時刻ｔ９〜時刻ｔ１０における第１増倍部２２、第２増倍部２３および電荷障壁部４０のポテンシャル変動、ならびに、電荷の転送と増倍の過程は、時刻ｔ４〜時刻ｔ５と同一であるため、詳細の記載を省略する。また、時刻ｔ９〜時刻ｔ１０では、行選択線１０ｂに印加されるクロックパルスであるＳＥＬをＬｏｗバイアスからＨｉｇｈバイアスとする。これにより、ソースフォロワ回路２７におけるトランジスタＴｒ２がオン状態となり、ＦＤ部２４に接続されたトランジスタＴｒ１のゲート電圧の変化に伴って、列信号線１０ｃに流れる電流を変化させることができる。
【００５８】
時刻ｔ１０〜時刻ｔ１１では、図４に示すように、ＶｔｒをＬｏｗバイアスからＨｉｇｈバイアスとする。これにより、図１４に示すように、転送部３０と読出し転送部３１のポテンシャルが深化する。転送部３０のポテンシャルは、光電変換部２１よりも深くなり、次フレームに利用される信号電荷２００が転送部３０に移動する。一方、読出し転送部３１もポテンシャルが深化するが、本実施形態では、ＶＭＧ２がＨｉｇｈバイアスとされた第２増倍部２３およびＦＤ部２４よりも浅い。このため、信号電荷１００は第２増倍部２３に留まる。なお、ＶＭＧ２がＨｉｇｈバイアスとされた第２増倍部２３のポテンシャルは、ＦＤ部２４よりも深くなっている。
【００５９】
時刻ｔ１１〜時刻ｔ１２では、図４に示すように、ＶＭＧ２をＨｉｇｈバイアスからＬｏｗバイアスとする。これにより、図１５に示すように、第２増倍部２３のポテンシャルが浅くなる。第２増倍部２３に蓄積されていた信号電荷１００は読出し転送部３１を経由してＦＤ部２４に転送される。時刻ｔ１１〜時刻ｔ１２では、ＶＭＧ１およびＶＭＧ２がＬｏｗバイアスであり、第１増倍部２２および第２増倍部２３のポテンシャルは、ともに略０Ｖとなっている。そして、第１増倍部２２および第２増倍部２３よりも不純物濃度が高くされた電荷障壁部４０のポテンシャルは負値となっている。このため、第２増倍部２３に蓄積された信号電荷１００は、第１増倍部２２側に逆流することなく、ＦＤ部２４に転送される。
【００６０】
時刻ｔ１２〜時刻ｔ１３では、図４に示すように、ＶｔｒをＨｉｇｈバイアスからＬｏｗバイアスとする。これにより、図１６に示すように、転送部３０および読出し転送部３１のポテンシャルは浅くなる。時刻ｔ１０〜時刻ｔ１１において光電変換部２１から転送部３０に移動していた信号電荷２００は光電変換部２１に移動される。また、時刻ｔ１１〜時刻ｔ１２において第２増倍部２３からＦＤ部２４に転送された信号電荷１００は、ＦＤ部２４の量子井戸に蓄積された状態となる。
【００６１】
信号電荷１００がＦＤ部２４に蓄積されるため、ソースフォロワ回路２７に接続されたトランジスタＴｒ１のゲート電圧が変化する。具体的には、ＦＤ部２４の電位、すなわち、トランジスタＴｒ１のゲート電圧は、信号電荷１００が蓄積される前に較べて低下する。時刻ｔ１１〜時刻ｔ１３においては、ＳＥＬがＨｉｇｈバイアスであるため、ＦＤ部２４の電位の低下に伴って、列信号線１０ｃに流れる電流が低下する。この電流の低下量は、ＦＤ部２４に転送される信号電荷１００の量に依存する。すなわち、画素１０に入射した光の量が、列信号線１０ｃ電流の低下量に変換されたことになる。
【００６２】
時刻ｔ１３〜時刻ｔ１４では、図４に示すように、ＶＲＧをＬｏｗバイアスからＨｉｇｈバイアスとする。これにより、ＦＤ部２４とＲＤ部２５との間の領域のポテンシャルが深化し、各部２１，２２，２３，２４，２５，３０，３１のポテンシャル形状は、時刻ｔ０の状態と同一となる。すなわち、ＦＤ部２４とＲＤ部２５が電気的に接続された状態となり、ＦＤ部２４に蓄積されていた信号電荷１００はＲＤ部２５に掃き捨てられる。したがって、列信号線１０ｃに流れる電流は、ＦＤ部２４に電荷が蓄積されていないときの値にリセットされる。時刻ｔ１４において、ＳＥＬをＨｉｇｈバイアスからＬｏｗバイアスとすることにより、各部２１，２２，２３，２４，２５，３０，３１のポテンシャル形状、および、各ゲート５０，５１，５２，５３，５４に印加されるバイアスは、ともに、時刻ｔ０と同一となる。
【００６３】
上記した時刻ｔ０〜時刻ｔ１４の過程を複数回繰り返すことにより、センサアレイ１１に入射した光を、電圧信号として連続的に出力することができる。すなわち、複数フレームの出力を行うことができる。
【００６４】
次に、本実施形態に係る固体撮像素子の作用効果を説明する。とくに、本発明における特徴部分である電荷障壁部４０について、詳しく説明する。
【００６５】
従来（例えば特許文献１）の構成では、第１増倍部２２と第２増倍部２３との間の領域にゲートが形成され、このゲートに電圧を印加することによりポテンシャルを変動させ、互いを電気的に分離する。このような従来の構成では、第１増倍部２２と第２増倍部２３との間の領域にゲートを必要とする。例えば、特許文献１では、光が光電変換部２１に入射して光電変換され、信号電荷１００が増倍された後にＦＤ部２４に転送されるまでに、５つのゲートが必要である。
【００６６】
これに対して、本実施形態では、第１増倍部２２と第２増倍部２３との間に、各増倍部２２，２３と同一の導電型（Ｐ導電型）とされた電荷障壁部４０を有している。この電荷障壁部４０は、不純物濃度が第１増倍部２２および第２増倍部２３の不純物濃度よりも高い。換言すると、各ゲート５０〜５４に電圧が印加されていない状態（グランド電位の状態）、あるいは第１増倍ゲート５１および第２増倍ゲート５２にほぼ同一の電圧が印加された状態（ＶＭＧ１、ＶＭＧ２がＨｉｇｈバイアス）において、電荷障壁部４０のポテンシャルは、第１増倍部２２および第２増倍部２３のポテンシャルに較べて浅くなっている。すなわち、電荷障壁部４０は、従来のようなゲートが配置されていなくとも、第１増倍部２２と第２増倍部２３とを電気的に分離する役割を果たす。換言すれば、半導体基板２０の一面２０ａ上のうち、第１増倍ゲート５１と第２増倍ゲート５２との間は、ゲートの配置されない非配置領域５７とすることができる。したがって、一つの画素を構成するゲート数を４つとすることができるため、従来構成に較べて画素を小型化することができる。
【００６７】
また、本実施形態では、時刻ｔ３〜時刻ｔ４（図８）、時刻ｔ５〜時刻ｔ６（図１０）、時刻ｔ８〜時刻ｔ９（図１２）において、第１増倍部２２あるいは第２増倍部２３の一方に蓄積された信号電荷１００が、他方の増倍部に転送されてしまわないように、電荷蓄積部４０をポテンシャル障壁として機能させることができる。そして、電荷の増倍のため、信号電荷１００が蓄積された側の増倍部のポテンシャルが浅くなる過渡状態（例えば、時刻ｔ４〜時刻ｔ５）において、信号電荷１００を一方の増倍部に保持しておくことができる。すなわち、信号電荷１００は、蓄積された側の増倍部のポテンシャルが０Ｖとなる直前まで電荷障壁部４０の境界近傍に留まる。そして、ポテンシャルが略０Ｖとなると、電荷障壁部４０のポテンシャル障壁も他方の増倍部のポテンシャルの変調を受けて０Ｖ程度となり、信号電荷１００が蓄積された増倍部から他方の増倍部に転送される。そして、電荷障壁部４０が形成されていない構成に較べて高い電界により加速される。したがって、信号電荷１００をより効率的にアバランシェ増倍させることができる。
【００６８】
また、本実施形態では、画素１０が電荷障壁部４０を有することにより、時刻ｔ１１〜時刻ｔ１２（図１５）のように、第２増倍部２３からＦＤ部２４へ信号電荷１００を転送する場合において、信号電荷１００の逆流を抑制することができる。すなわち、第１増倍部２２および第２増倍部２３のポテンシャルが、ともに略０Ｖとされた状態で、第１増倍部２２および第２増倍部２３よりも不純物濃度が高くされた電荷障壁部４０のポテンシャルは負値となっている。このため、電荷障壁部４０がポテンシャル障壁となる。したがって、第２増倍部２３に蓄積された信号電荷１００を第１増倍部２２側に逆流させることなく、ＦＤ部２４に転送させることができる。
【００６９】
また、本実施形態では、半導体基板２０の一面２０ａ側表層のうち、光電変換部２１とＦＤ部２４との間の領域にホウ素などの不純物をドープして半導体基板２０よりも濃度の高いＰ導電型としている。すなわち、電荷を増倍する増倍期間における動作において、Ｈｉｇｈバイアスを印加する側の増倍部のポテンシャルの深化に対して、他方の増倍部のポテンシャルは変調を受けにくくすることができる。このため、増倍部２２，２３に不純物がドープされていない構成に較べて、第１増倍部２２と第２増倍部２３との間の電位差を大きくすることができ、アバランシェ増倍の際の電界を大きくすることができる。したがって、より効果的に信号電荷１００を増倍させることができる。
【００７０】
また、本実施形態では、光電変換部２１と第１増倍部２２および第２増倍部２３とが離間して形成され、半導体基板２０の一面２０ａのうち、光電変換部２１と第１増倍部２２とが形成された部分の間の領域に、転送部３０が形成されている。そして、転送部３０におけるポテンシャルは、転送ゲート５０により制御される。すなわち、光電変換部２１と第１増倍部２２および第２増倍部２３とを電気的に分離することができる。具体的には、転送ゲート５０に印加するＶｔｒをＨｉｇｈバイアスとすれば光電変換部２１から第１増倍部２２へ電荷を転送でき、ＶｔｒをＬｏｗバイアスとすれば、第１増倍部２２を光電変換部２１と電気的に分離することができる。加えて、第２増倍部２３とＦＤ部２４との間に形成された読出しゲート５３にＬｏｗバイアスを印加した状態であれば、第２増倍部２３とＦＤ部２４も電気的に分離された状態となる。このような構成では、光電変換部２１で光電変換された電荷を一時的に増倍部（第１増倍部２２および第２増倍部２３）に蓄積させた後に、所定の順番をもって信号電荷１００を電圧として出力することができる。すなわち、複数の画素１０に対して露光の同時性を確保することができ、グローバル露光を実現することができる。
【００７１】
また、本実施形態では、転送ゲート５０とＲＯＧ５３に、共通のクロックパルスであるＶｔｒを印加する。すなわち、転送ゲート５０とＲＯＧ５３にクロックパルスを印加するための配線を共通化することができる。本実施形態では、転送配線６０がこれに相当する。したがって、配線の敷設スペースを削減でき、画素サイズの低減や、光電変換部２１の開口面積を大きくすることができる。
【００７２】
また、本実施形態における単位画素１０は、ソースフォロワ回路２７が接続されたＦＤ部２４、ＲＤ部２５を有する。したがって、本実施形態における固体撮像素子は、この単位画素１０が二次元マトリクス状に並んだエリアセンサとしてのＣＭＯＳイメージセンサとすることができる。
【００７３】
（第２実施形態）
第１実施形態では、第１増倍部２２の不純物濃度が、転送部３０の不純物濃度とほぼ同程度とされている。また、第２増倍部２３の不純物濃度が、読出し転送部３１の不純物濃度とほぼ同程度とされている。これに対して、本実施形態では、図１７に示すように、第１増倍部２２および第２増倍部２３の不純物濃度が、転送部３０および読出し転送部３１に較べて低いＰ導電型（ｐ−−）されている。
【００７４】
図１７は、本実施形態の、図３におけるＩＩ−ＩＩ断面を示すとともに、第１増倍部２２に蓄積された信号電荷１００を、アバランシェ増倍させるために第２増倍部に転送する際のポテンシャル形状を示す。すなわち、第１実施形態における時刻ｔ４〜時刻ｔ５（図９）に相当する。時刻ｔ４において、ＶＭＧ１をＨｉｇｈバイアスからＬｏｗバイアスとすることにより、第１増倍部２２のポテンシャルは浅くなる。このとき、ＶｔｒとＶＭＧ１はともにＬｏｗバイアスであり、転送部３０および第１増倍部２２のポテンシャルはともにほぼ０Ｖとなる。しかしながら、上記したように、第１増倍部２２の不純物濃度が転送部３０よりも低くされているため、第１増倍部２２のポテンシャルは転送部３０よりも深くなっている。このため、第１増倍部２２から光電変換部２１に信号電荷１００が逆流することなく、第２増倍部２３へ転送することができる。また、時刻ｔ４〜時刻ｔ５の過渡状態において、転送部３０から電荷障壁部４０に向かってポテンシャルが深くなるようにポテンシャル勾配が形成されるため、信号電荷１００は、第１実施形態のような構成に較べて電荷障壁部４０側に偏って存在することになる。これにより、信号電荷１００が存在する位置と、第２増倍部２３との間の距離（信号電荷１００が加速される距離）を小さくすることができ、第１実施形態の構成に較べて高電界での電荷の加速を行うことができる。したがって、信号電荷１００を、より効率的にアバランシェ増倍させることができる。
【００７５】
なお、増倍期間において、時刻ｔ４〜時刻ｔ５の逆の過程に相当する時刻ｔ６〜時刻ｔ７に関しても、上記した効果と同様の効果を得ることができる。すなわち、第２増倍部２３の不純物濃度が読出し転送部３１よりも低くされているため、第２増倍部２３のポテンシャルは読出し転送部３１よりも深くなっている。このため、第２増倍部２３からＦＤ部２４に信号電荷１００が転送されることなく、第１増倍部２２へ転送することができる。また、時刻ｔ６〜時刻ｔ７の過渡状態において、読出し転送部３１から電荷障壁部４０に向かってポテンシャルが深くなるようにポテンシャル勾配が形成されるため、信号電荷１００は、第１実施形態のような構成に較べて電荷障壁部４０側に偏って存在することになる。第１実施形態の構成に較べて高電界での電荷の加速を行うことができる。したがって、時刻ｔ４〜時刻ｔ５のときと同様に、信号電荷１００を、より効率的にアバランシェ増倍させることができる。
【００７６】
（第３実施形態）
第１実施形態および第２実施形態において、第１増倍部２２および第２増倍部２３は、それぞれがほぼ全域に亘って同一の濃度のＰ導電型とされている。これに対して、本実施形態では、第１増倍部２２のうち、電荷障壁部４０に隣接する一部の領域の不純物濃度が、第１増倍部２２の他の領域よりも低くされている。また、第２増倍部２３のうち、電荷障壁部４０に隣接する一部の領域の不純物濃度が、第２増倍部２３の他の領域よりも低くされている。特に、本実施形態では、図１８に示すように、第１増倍部２２のうち、電荷障壁部４０に隣接する一部の領域の濃度が半導体基板２０と同一とされている（半導体基板２０に対して不純物ドープをおこなっていない）。また、第２増倍部２３のうち、電荷障壁部４０に隣接する一部の領域の濃度が半導体基板２０と同一とされている。
【００７７】
図１８は、本実施形態の、図３におけるＩＩ−ＩＩ断面を示すとともに、第１増倍部２２に蓄積された信号電荷１００を、アバランシェ増倍させるために第２増倍部に転送する際のポテンシャル形状を示す。すなわち、第１実施形態における時刻ｔ４〜時刻ｔ５（図９）に相当する。時刻ｔ４において、ＶＭＧ１をＨｉｇｈバイアスからＬｏｗバイアスとすることにより、第１増倍部２２のポテンシャルは浅くなる。このとき、ＶｔｒとＶＭＧ１はともにＬｏｗバイアスであり、転送部３０および第１増倍部２２のポテンシャルはともにほぼ０Ｖとなる。しかしながら、上記したように、第１増倍部２２のうち、電荷障壁部４０に隣接する一部の領域の不純物濃度が他の領域よりも低くされているため、第１増倍部２２のポテンシャルは転送部３０から電荷障壁部４０に向かって深くなるようにポテンシャル勾配が形成される。このため、第１増倍部２２から光電変換部２１に信号電荷１００が逆流することなく、第２増倍部２３へ転送することができる。また、時刻ｔ４〜時刻ｔ５の過渡状態においても、転送部３０から電荷障壁部４０に向かってポテンシャルが深くなるようにポテンシャル勾配が形成されるため、信号電荷１００は、第１実施形態のような構成に較べて電荷障壁部４０側に偏って存在することになる。これにより、信号電荷１００が存在する位置と、第２増倍部２３との間の距離（信号電荷１００が加速される距離）を小さくすることができ、第１実施形態の構成に較べて高電界での電荷の加速を行うことができる。したがって、信号電荷１００を、より効率的にアバランシェ増倍させることができる。
【００７８】
なお、増倍期間において、時刻ｔ４〜時刻ｔ５の逆の過程に相当する時刻ｔ６〜時刻ｔ７に関しても、上記した効果と同様の効果を得ることができる。すなわち、第２増倍部２３のうち、電荷障壁部４０に隣接する一部の領域の不純物濃度が他の領域よりも低くされているため、第２増倍部２３のポテンシャルは読出し転送部３１から電荷障壁部４０に向かって深くなるようにポテンシャル勾配が形成される。このため、第２増倍部２３からＦＤ部２４に信号電荷１００が転送されることなく、第１増倍部２２へ転送することができる。また、時刻ｔ６〜時刻ｔ７の過渡状態において、読出し転送部３１から電荷障壁部４０に向かってポテンシャルが深くなるようにポテンシャル勾配が形成されるため、信号電荷１００は、第１実施形態のような構成に較べて電荷障壁部４０側に偏って存在することになる。第１実施形態の構成に較べて高電界での電荷の加速を行うことができる。したがって、時刻ｔ４〜時刻ｔ５のときと同様に、信号電荷１００を、より効率的にアバランシェ増倍させることができる。
【００７９】
（第４実施形態）
上記した各実施形態では、第１増倍ゲート５１および第２増倍ゲート５２に印加されるクロックパルスＶＭＧ１，ＶＭＧ２のＬｏｗバイアスを０Ｖとする例を示した。これに対して、本実施形態では、当該Ｌｏｗバイアスを０Ｖよりも低い電位、例えば、−０．５Ｖとする例を示す。これにより、第１増倍部２２から第２増倍部２３への信号電荷１００の転送、および、第２増倍部２３から第１増倍部２２への信号電荷１００の転送を、より確実に行うことができる。以下、詳細に説明する。
【００８０】
第１増倍部２２あるいは第２増倍部２３において、不純物濃度が一様でない場合、増倍部における一部でポテンシャルが深くなるポテンシャルディップが生じることがある。例えば、第２実施形態のように、第１増倍部２２のうち、電荷障壁部４０に隣接する一部が他の領域よりも低濃度とされている。電荷障壁部４０は第１増倍部２２よりも高濃度のＰ導電型とされているため、電荷障壁部４０のポテンシャルは第１増倍部２２よりも浅くなる。このため、第１増倍部２２と電荷障壁部４０の境界近傍でポテンシャルディップが形成される。同様に、第２増倍部２３と電荷障壁部４０の境界近傍でもポテンシャルディップが形成される。第２実施形態に記載したように、このポテンシャルディップにより、信号電荷１００が電荷障壁部４０側に偏り、増倍期間において、電荷増倍を行いやすいという効果を奏する。しかしながら、ＶＭＧ１およびＶＭＧ２のＬｏｗバイアスが０Ｖ程度である場合、ＶＭＧ１，ＶＭＧ２が完全にＬｏｗ状態となってもポテンシャルディップが消滅せずに残る虞がある。すなわち、信号電荷１００がポテンシャルディップにトラップされ、転送されずに残留してしまう虞がある。本実施形態では、ＶＭＧ１，ＶＭＧ２のＬｏｗバイアスを０Ｖよりも小さくする。これにより、ポテンシャルディップを消滅させることができ、信号電荷１００の転送を、より確実に行うことができる。
【００８１】
（その他の実施形態）
以上、本発明の好ましい実施形態について説明したが、本発明は上述した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。
【００８２】
第１実施形態および第２実施形態において、第１増倍部２２、第２増倍部２３、転送部３０、読出し転送部３１に、半導体基板２０に含まれる不純物に加えて、不純物がドープされる例を示した。しかしながら、この例に限定されるものではない。第１増倍部２２、第２増倍部２３、転送部３０、読出し転送部３１には、必ずしも半導体基板２０の含まれる不純物に加えて、不純物をドープする必要はない。第１増倍ゲート５１と第２増倍ゲート５２に同一のバイアスが印加された状態において、第１増倍部２２、第２増倍部２３に較べて、電荷障壁部４０のポテンシャルが浅くなるようにされていればよい。
【００８３】
また、上記した各実施形態では、転送ゲート５０とＲＯＧ５３にクロックパルスを印加するための配線を、転送配線６０で共通化する例を示した。しかしながら、転送ゲート５０とＲＯＧ５３にクロックパルスを印加するための配線は別々に形成されていてもよい。
【００８４】
上記した各実施形態では、単位画素１０が二次元マトリクス状に並んだエリアセンサの例を示したが、単位画素１０が一次元的に配置されたリニアセンサとして用いることもできる。
【００８５】
また、上記した各実施形態では、単位画素１０の構成要素として、光電変換部２１で発生した電荷の転送先として、ＦＤ部２４（ソースフォロワ回路２７含む）を備え、ＦＤ部２４の電荷のリセットを行うＲＤ部２５を備えるＣＭＯＳイメージセンサの例を示した。しかしながら、上記例に限定されるものではない。例えば、光電変換部２１で発生した電荷の転送先が、電荷結合素子（ＣＣＤ）で構成された垂直レジスタを有するＣＣＤイメージセンサとしてもよい。
【００８６】
また、上記した各実施形態では、半導体基板２０をグランド電位とする例を示したが、上記例に限定されるものではない。ただし、第３実施形態に記載のように、各ゲート５０〜５４のうち、第１増倍ゲート５１および第２増倍ゲート５２に印加するクロックパルス（ＶＭＧ１，ＶＭＧ２）のＬｏｗバイアスは、半導体基板２０の電位以下としておくことが好ましい。
【符号の説明】
【００８７】
１０・・・画素
２０・・・半導体基板，２１・・・光電変換部，２２・・・第１増倍部，
２３・・・第２増倍部，２４・・・フローティングディフュージョン（ＦＤ）部
２５・・・リセットドレイン（ＲＤ）部，２７・・・ソースフォロワ回路
３０・・・転送部，３１・・・読出し転送部
４０・・・電荷障壁部
５０・・・転送ゲート，５１・・・第１増倍ゲート，５２・・・第２増倍ゲート，
５３・・・読出しゲート（ＲＯＧ），５４・・・リセットゲート（ＲＧ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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