(57)【特許請求の範囲】
【請求項１】
第１のトランジスタおよび第２のトランジスタと、
第３のトランジスタ、第４のトランジスタ、および第１乃至第４端子を有する第１のトランジスタ群と、
第５乃至第８のトランジスタ、および第５乃至第８端子を有する第２のトランジスタ群を具備し、
前記第１のトランジスタのソースおよびドレインの一方は、低電位側電源電位線と電気的に接続され、
前記第１のトランジスタ群の前記第１端子および前記第１のトランジスタ群の前記第２端子は、前記第１のトランジスタのソースおよびドレインの他方と電気的に接続され、
前記第１のトランジスタ群の前記第３端子は、前記第２のトランジスタ群の前記第５端子と電気的に接続され、
前記第１のトランジスタ群の前記第４端子は、前記第２のトランジスタ群の前記第６端子と電気的に接続され、
前記第２のトランジスタ群の前記第７端子は、前記第２のトランジスタのソースおよびドレインの一方と、出力端子とに電気的に接続され、
前記第２のトランジスタ群の前記第８端子は、前記低電位側電源電位線と電気的に接続され、
前記第２のトランジスタのソースおよびドレインの他方は、高電位側電源電位線と電気的に接続され、
前記第１のトランジスタ群では、
前記第３のトランジスタのソースおよびドレインの一方は、前記第１のトランジスタ群の前記第１端子と電気的に接続され、
前記第３のトランジスタのソースおよびドレインの他方は、前記第１のトランジスタ群の前記第３端子と電気的に接続され、
前記第４のトランジスタのソースおよびドレインの一方は、前記第１のトランジスタ群の前記第２端子と電気的に接続され、
前記第４のトランジスタのソースおよびドレインの他方は、前記第１のトランジスタ群の前記第４端子と電気的に接続され、
前記第２のトランジスタ群では、
前記第５のトランジスタのソースおよびドレインの一方と、前記第６のトランジスタのソースおよびドレインの一方は、前記第２のトランジスタ群の前記第５端子と電気的に接続され、
前記第７のトランジスタのソースおよびドレインの一方と、前記第８のトランジスタのソースおよびドレインの一方は、前記第２のトランジスタ群の前記第６端子と電気的に接続され、
前記第５のトランジスタのソースおよびドレインの他方と、前記第８のトランジスタのソースおよびドレインの他方は、前記第２のトランジスタ群の前記第７端子と電気的に接続され、
前記第６のトランジスタのソースおよびドレインの他方と、前記第７のトランジスタのソースおよびドレインの他方は、前記第２のトランジスタ群の前記第８端子と電気的に接続され、
前記第１のトランジスタのゲートおよび前記第２のトランジスタのゲートは、クロック信号が入力される第１の入力端子と電気的に接続され、
前記第１のトランジスタ群が有するトランジスタのゲートは、データ電位信号が入力される第２の入力端子と電気的に接続され、
前記第２のトランジスタ群が有するトランジスタのゲートは、データ電位信号が入力される第３の入力端子と電気的に接続され、
前記第１のトランジスタ、前記第３のトランジスタ、前記第６のトランジスタ、および前記第８のトランジスタは、ｎチャネル型トランジスタであり、
前記第２のトランジスタ、前記第４のトランジスタ、前記第５のトランジスタ、および前記第７のトランジスタは、ｐチャネル型トランジスタであり、
前記第２のトランジスタおよび前記出力端子の間に第９のトランジスタが設けられ、
前記第９のトランジスタのソースおよびドレインの一方は、前記第２のトランジスタのソースおよびドレインの前記一方と電気的に接続され、
前記第９のトランジスタのソースおよびドレインの他方は、前記出力端子と電気的に接続され、
前記第９のトランジスタのゲートは、前記第１の入力端子と電気的に接続され、
前記第９のトランジスタは、チャネル形成領域を有する酸化物半導体層を有し、
前記第９のトランジスタは、ソース−ドレイン間電圧が１０Ｖであり、チャネル長が３μｍである場合におけるチャネル幅１μｍあたりのオフ状態のリーク電流が、１×１０−１７Ａ以下であることを特徴とするパリティビット出力回路。
【請求項２】
第１乃至第４のトランジスタと、
第５のトランジスタ、第６のトランジスタ、および第１乃至第４端子を有する第１のトランジスタ群と、
第７乃至第１０のトランジスタ、および第５乃至第８端子を有する第２のトランジスタ群を具備し、
前記第１のトランジスタのソースおよびドレインの一方は、低電位側電源電位線と電気的に接続され、
前記第１のトランジスタ群の前記第１端子および前記第１のトランジスタ群の前記第２端子は、前記第１のトランジスタのソースおよびドレインの他方と電気的に接続され、
前記第１のトランジスタ群の前記第３端子は、前記第２のトランジスタ群の前記第５端子と電気的に接続され、
前記第１のトランジスタ群の前記第４端子は、前記第２のトランジスタ群の前記第６端子と電気的に接続され、
前記第２のトランジスタ群の前記第７端子は、前記第２のトランジスタのソースおよびドレインの一方と電気的に接続され、
前記第２のトランジスタ群の前記第８端子は、前記第３のトランジスタのソースおよびドレインの一方と電気的に接続され、
前記第２のトランジスタのソースおよびドレインの他方は、前記第３のトランジスタのソースおよびドレインの他方と、前記第４のトランジスタのソースおよびドレインの一方と、出力端子と電気的に接続され、
前記第４のトランジスタのソースおよびドレインの他方は、高電位側電源電位線と電気的に接続され、
前記第１のトランジスタ群では、
前記第５のトランジスタのソースおよびドレインの一方は、前記第１のトランジスタ群の前記第１端子と電気的に接続され、
前記第５のトランジスタのソースおよびドレインの他方は、前記第１のトランジスタ群の前記第３端子と電気的に接続され、
前記第６のトランジスタのソースおよびドレインの一方は、前記第１のトランジスタ群の前記第２端子と電気的に接続され、
前記第６のトランジスタのソースおよびドレインの他方は、前記第１のトランジスタ群の前記第４端子と電気的に接続され、
前記第２のトランジスタ群では、
前記第７のトランジスタのソースおよびドレインの一方と、前記第８のトランジスタのソースおよびドレインの一方は、前記第２のトランジスタ群の前記第５端子と電気的に接続され、
前記第９のトランジスタのソースおよびドレインの一方と、前記第１０のトランジスタのソースおよびドレインの一方は、前記第２のトランジスタ群の前記第６端子と電気的に接続され、
前記第７のトランジスタのソースおよびドレインの他方と、前記第１０のトランジスタのソースおよびドレインの他方は、前記第２のトランジスタ群の前記第７端子と電気的に接続され、
前記第８のトランジスタのソースおよびドレインの他方と、前記第９のトランジスタのソースおよびドレインの他方は、前記第２のトランジスタ群の前記第８端子と電気的に接続され、
前記第１のトランジスタのゲートおよび前記第４のトランジスタのゲートは、クロック信号が入力される第１の入力端子と電気的に接続され、
前記第１のトランジスタ群が有するトランジスタのゲートは、データ電位信号が入力される第２の入力端子と電気的に接続され、
前記第２のトランジスタ群が有するトランジスタのゲートは、データ電位信号が入力される第３の入力端子と電気的に接続され、
前記第２のトランジスタおよび前記第３のトランジスタのゲートは、前記データ電位信号が有していたパリティビットが入力される第４の入力端子と電気的に接続され、
前記第１のトランジスタ、前記第３のトランジスタ、前記第５のトランジスタ、前記第８のトランジスタ、および前記第１０のトランジスタは、ｎチャネル型トランジスタであり、
前記第２のトランジスタ、前記第４のトランジスタ、前記第６のトランジスタ、前記第７のトランジスタ、および前記第９のトランジスタは、ｐチャネル型トランジスタであり、
前記第２のトランジスタおよび前記出力端子の間に第１１のトランジスタを設け、
前記第１１のトランジスタのソースおよびドレインの一方は、前記第２のトランジスタのソースおよびドレインの前記他方と、前記第３のトランジスタのソースおよびドレインの前記他方と、前記第４のトランジスタのソースおよびドレインの前記一方とに電気的に接続され、
前記第１１のトランジスタのソースおよびドレインの他方は、前記出力端子と電気的に接続され、
前記第１１のトランジスタのゲートは、前記第１の入力端子と電気的に接続され、
前記第１１のトランジスタは、チャネル形成領域を有する酸化物半導体層を有し、
前記第１１のトランジスタは、ソース−ドレイン間電圧が１０Ｖであり、チャネル長が３μｍである場合におけるチャネル幅１μｍあたりのオフ状態のリーク電流が、１×１０−１７Ａ以下であることを特徴とするパリティチェック回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。本明細書において、半導体装置とは、半導体素子自体または半導体素子を含む装置全般をいい、このような半導体素子として、例えばゲート絶縁型電界効果トランジスタが挙げられる。また、半導体素子を含む半導体回路、表示装置などの電気光学装置、及び電子機器も半導体装置に含まれるものである。
【背景技術】
【０００２】
パリティビットとは、複数のビットで構成されたデジタルデータ信号（以下、データ電位信号ともいう。）を送信（または転送）する際、該デジタルデータ信号に付け加えられる冗長なビット信号である。
【０００３】
送信後のデータ電位信号に対してもこのような冗長なビットを付け加えて、送信前後のパリティビットを判定することで、データ電位信号の誤り（エラー）を判定することができる。この判定方法はパリティチェックと呼ばれ、１ビットのパリティビットを追加するだけで判定が行えることや、複数のＸＯＲゲートでパリティビットを生成できるため、データ通信における誤り（エラー）の判定方法として汎用されている。
【０００４】
また、近年、半導体特性を示す金属酸化物（以下、酸化物半導体と呼ぶ）が注目されている。酸化物半導体はトランジスタに適用することができる（特許文献１および特許文献２）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−１２３８６１号公報
【特許文献２】特開２００７−９６０５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
データ通信時のパリティチェックにおいて、送信前のデータ電位信号に対するパリティビットを記憶しておくために、パリティビット出力回路の出力先には記憶素子が電気的に接続されている。また、パリティチェック後のデータ電位信号を記憶しておくために、パリティチェック回路の出力先にも記憶素子が電気的に接続されている。例えば、該記憶素子として、レジスタおよびＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ  ）などが挙げられる。
【０００７】
従来のパリティビット出力回路は、複数のＸＯＲゲートで構成されていることが多い。例えば、８つのＸＯＲゲートを用いることで、８ビットのデータ電位信号に対するパリティビットを出力することができる。しかし、８つのＸＯＲゲートを用いた場合、該ＸＯＲゲートを構成するトランジスタの数に換算すると、最少で４８個必要となる。
【０００８】
このように、パリティビット出力回路およびパリティチェック回路に記憶素子を設けることや、パリティビットを出力するために数多くのトランジスタを設けることは、半導体装置の作製において、コストの増大および歩留まりの低下に繋がる。さらに、パリティビット出力回路およびパリティチェック回路において、動作させるトランジスタの数が多いほど消費電力の増大に繋がる。
【０００９】
そこで、上記を鑑み、本発明の一態様は、作製コストが低減され、且つ歩留まりが向上した半導体装置を提供することを課題とする。また、本発明の一態様は、消費電力が低減された半導体装置を提供することを課題とする。
【課題を解決するための手段】
【００１０】
本発明の一態様は、第１のトランジスタおよび第２のトランジスタと、第３のトランジスタ、第４のトランジスタ、および４の端子を有する第１のトランジスタ群と、第５乃至第８のトランジスタ、および４の端子を有する第２のトランジスタ群を具備し、第１のトランジスタ群および第２のトランジスタ群にはデータ電位信号が入力される半導体装置である。
【００１１】
上記において、第１のトランジスタのソースおよびドレインの一方は低電位側電源電位線（以下、Ｖｓｓと表記する。）と電気的に接続されている。第１のトランジスタのソースおよびドレインの他方は、第１のトランジスタ群の第１端子および第２端子と電気的に接続されている。第１のトランジスタ群の第３端子は、第２のトランジスタ群の第１端子と電気的に接続されている。第１のトランジスタ群の第４端子は、第２のトランジスタ群の第２端子と電気的に接続されている。第２のトランジスタ群の第３端子は、第２のトランジスタのソースおよびドレインの一方と、出力端子とに電気的に接続されている。第２のトランジスタのソースおよびドレインの他方は、高電位側電源電位線（以下、Ｖｄｄと表記する。）と電気的に接続されている。第２のトランジスタ群の第４端子はＶｓｓと電気的に接続されている。なお、本明細書において、Ｖｓｓは、Ｖｄｄよりも低電位な電位線であり、例えば、接地電位などである。
【００１２】
第１のトランジスタ群において、第３のトランジスタのソースおよびドレインの一方は、第１のトランジスタ群の第１端子と電気的に接続されている。第３のトランジスタのソースおよびドレインの他方は、第１のトランジスタ群の第３端子と電気的に接続されている。第４のトランジスタのソースおよびドレインの一方は、第１のトランジスタ群の第２端子と電気的に接続されている。第４のトランジスタのソースおよびドレインの他方は、第１のトランジスタ群の第４端子と電気的に接続されている。
【００１３】
第２のトランジスタ群において、第５のトランジスタのソースおよびドレインの一方と、第６のトランジスタのソースおよびドレインの一方は、第２のトランジスタ群の第１端子と電気的に接続されている。第７のトランジスタのソースおよびドレインの一方と、第８のトランジスタのソースおよびドレインの一方は、第２のトランジスタ群の第２端子と電気的に接続されている。第５のトランジスタのソースおよびドレインの他方と、第８のトランジスタのソースおよびドレインの他方は、第２のトランジスタ群の第３端子と電気的に接続されている。第６のトランジスタのソースおよびドレインの他方と、第７のトランジスタのソースおよびドレインの他方は、第２のトランジスタ群の第４端子と電気的に接続されている。
【００１４】
また、第１のトランジスタのゲートおよび第２のトランジスタのゲートは、クロック信号が入力される第１の入力端子と電気的に接続されており、第３乃至第８のトランジスタのゲートは、データ電位信号が入力される第２の入力端子と電気的に接続されており、第２のトランジスタのソースおよびドレインの一方は、出力電位信号（パリティビット）が出力される出力端子と電気的に接続されている。
【００１５】
第１のトランジスタ、第３のトランジスタ、第６のトランジスタ、および第８のトランジスタは、ｎチャネル型トランジスタであり、第２のトランジスタ、第４のトランジスタ、第５のトランジスタ、および第７のトランジスタは、ｐチャネル型トランジスタである。
【００１６】
また、上記半導体装置は、データ電位信号が入力されるトランジスタ群は２つであることから、２ビットのデータ電位信号に対するパリティビットを出力する。また、第１のトランジスタ群に加えて、第５乃至第８のトランジスタ、および４の端子を有する第２乃至第ｍ（ｍは３以上の自然数）のトランジスタ群を設けた半導体装置は、ｍビットのデータ電位信号に対してもパリティビットを出力することができる。
【００１７】
その際は、第ｍのトランジスタ群の第１端子を、第ｍ−１個のトランジスタ群の第３端子と電気的に接続し、第ｍのトランジスタ群の第２端子を、第ｍ−１のトランジスタ群の第４端子と電気的に接続し、第ｍのトランジスタ群の第３端子は、第２のトランジスタのソースおよびドレインの一方と、出力端子とに電気的に接続し、第ｍのトランジスタ群の第４端子は、Ｖｓｓと電気的に接続すればよい。
【００１８】
上記半導体装置において、第２のトランジスタおよび出力端子の間に、オフ状態におけるリーク電流がチャネル幅１μｍあたり１×１０−１７Ａ以下のトランジスタである第９のトランジスタを設けてもよい。その際は、第９のトランジスタのソースおよびドレインの一方は、第２のトランジスタのソースおよびドレインの他方と電気的に接続し、第９のトランジスタのソースおよびドレインの他方は、出力端子と電気的に接続すればよい。
【００１９】
また、上記したパリティビットを出力する半導体装置の一部を変更することで、パリティチェックを行うことができる半導体装置とすることができる。
【００２０】
そこで、本発明の一態様は、第１乃至第４のトランジスタと、第５のトランジスタ、第６のトランジスタ、および４の端子を有する第１のトランジスタ群と、第７乃至第１０のトランジスタ、および４の端子を有する第２のトランジスタ群を具備する半導体装置である。
【００２１】
上記において、第１のトランジスタのソースおよびドレインの一方は、Ｖｓｓと電気的に接続されている。第１のトランジスタのソースおよびドレインの他方は、第１のトランジスタ群の第１端子および第１のトランジスタ群の第２端子と電気的に接続されている。第１のトランジスタ群の第３端子は、第２のトランジスタ群の第１端子と電気的に接続されている。第１のトランジスタ群の第４端子は、第２のトランジスタ群の第２端子と電気的に接続されている。第２のトランジスタ群の第３端子は、第２のトランジスタのソースおよびドレインの一方と電気的に接続されている。第２のトランジスタ群の第４端子は、第３のトランジスタのソースおよびドレインの一方と電気的に接続されている。第２のトランジスタのソースおよびドレインの他方は、第３のトランジスタのソースおよびドレインの他方と、第４のトランジスタのソースおよびドレインの一方と、出力端子とに電気的に接続されている。第４のトランジスタのソースおよびドレインの他方は、Ｖｄｄと電気的に接続されている。
【００２２】
第１のトランジスタ群において、第５のトランジスタのソースおよびドレインの一方は、第１のトランジスタ群の第１端子と電気的に接続されている。第５のトランジスタのソースおよびドレインの他方は、第１のトランジスタ群の第３端子と電気的に接続されている。第６のトランジスタのソースおよびドレインの一方は、第１のトランジスタ群の第２端子と電気的に接続されている。第６のトランジスタのソースおよびドレインの他方は、第１のトランジスタ群の第４端子と電気的に接続されている。
【００２３】
第２のトランジスタ群において、第７のトランジスタのソースおよびドレインの一方と、第８のトランジスタのソースおよびドレインの一方は、第２のトランジスタ群の第１端子と電気的に接続されており、第９のトランジスタのソースおよびドレインの一方と、第１０のトランジスタのソースおよびドレインの一方は、第２のトランジスタ群の第２端子と電気的に接続されており、第７のトランジスタのソースおよびドレインの他方と、第１０のトランジスタのソースおよびドレインの他方は、第２のトランジスタ群の第３端子と電気的に接続されている。第８のトランジスタのソースおよびドレインの他方と、第９のトランジスタのソースおよびドレインの他方は、第２のトランジスタ群の第４端子と電気的に接続されている。
【００２４】
第１のトランジスタのゲートおよび第４のトランジスタのゲートは、クロック信号が入力される第１の入力端子と電気的に接続されている。第１のトランジスタ群および第２のトランジスタ群が有するトランジスタのゲートは、データ電位信号が入力される第２の入力端子と電気的に接続されている。第２のトランジスタおよび第３のトランジスタのゲートは、データ電位信号に対するパリティビットを判定するためのパリティビットが入力される第３の入力端子と電気的に接続されている。
【００２５】
なお、上記構成の半導体装置において、第１のトランジスタ、第３のトランジスタ、第５トランジスタ、第８のトランジスタ、および第１０のトランジスタは、ｎチャネル型トランジスタであり、第２のトランジスタ、第４のトランジスタ、第６のトランジスタ、第７のトランジスタ、および第９のトランジスタは、ｐチャネル型トランジスタである。
【００２６】
また、上記半導体装置は、データ電位信号が入力されるトランジスタ群は２つであることから、２ビットのデータ電位信号に対するパリティチェックを行うことができる。各々が、第７乃至第１０のトランジスタ、および４の端子を有する第２乃至第ｍ（ｍは３以上の自然数）のトランジスタ群を設けることで、ｍビットのデータ電位信号に対してもパリティチェックを行うことができる。
【００２７】
上記半導体装置において、第２のトランジスタおよび出力端子の間に、オフ状態におけるリーク電流がチャネル幅１μｍあたり１×１０−１７Ａ以下のトランジスタである第１１のトランジスタを設けてもよい。その際は、第１１のトランジスタのソースおよびドレインの一方は、第２のトランジスタのソースおよびドレインの他方と、第３のトランジスタのソースおよびドレインの他方と、第４のトランジスタのソースおよびドレインの一方と電気的に接続し、第１１のトランジスタのソースおよびドレインの他方は、出力端子と電気的に接続し、第１１のトランジスタのゲートは、第１の入力端子と電気的に接続すればよい。
【００２８】
本発明の一態様の半導体装置において、オフ状態でのリーク電流が低いトランジスタとしては、例えば酸化物半導体層を有し、且つ酸化物半導体層にチャネル形成領域を有するトランジスタを用いるとよい。なお、図中において、オフ状態でのリーク電流が低いトランジスタには、酸化物半導体層にチャネル形成領域を有するトランジスタが適用可能であることを明記するため、トランジスタを示す回路記号の下にＯＳを表記する。
【００２９】
また、本明細書において、オフ状態でのリーク電流とは、トランジスタのソースを基準としてゲートに印加される電圧（Ｖｇｓともいう）が、該トランジスタのしきい値電圧より低い場合にソースおよびドレイン間を流れる電流とする。したがって、「トランジスタをオフする」とは、Ｖｇｓを該トランジスタのしきい値電圧以下にするこという。また、オフ状態でのリーク電流を単にオフ電流という場合がある。一方、「トランジスタをオンする」とは、Ｖｇｓがトランジスタのしきい値電圧以上となりソースおよびドレイン間に電流（ドレイン電流）が流れることをいう。
【００３０】
このように、出力端子の前にオフ状態におけるリーク電流が低いトランジスタを配することで、半導体装置の電源をオフした場合でも、出力したパリティビット、およびパリティチェックした後の情報（電位信号）を記憶（保持）しておくことができる。したがって、本発明の一態様である半導体装置は、従来のパリティビット出力回路および従来のパリティチェック回路に必要とされる記憶素子を、新たに追加して設ける必要がないため好ましい。
【００３１】
なお、本明細書において、「電源をオフする」とは、ＶｄｄとＶｓｓとの間に電位差を生じない状態にすることをいう。また、「電源をオンする」とは、ＶｄｄとＶｓｓとの間に電位差が生じる状態にすることをいう。
【００３２】
なお、図中においても、高電位側電源電位線はＶｄｄと表記し、低電位側電源電位線はＶｓｓと表記する。また、本明細書中において、本発明の一態様である半導体装置にＶｓｓおよびＶｄｄは含まれないものとし、出力端子には定電位および接地電位など、電気的に接続されたリーク経路がないものとする。
【発明の効果】
【００３３】
本発明の一態様の半導体装置は、従来のパリティビット出力回路および従来のパリティチェック回路に必要とされる記憶素子を新たに追加して設ける必要がないため、作製コストを低減させ、歩留まりを向上させることができる。
【００３４】
また、パリティビット出力回路およびパリティチェック回路を構成するトランジスタの数を減少させることができるため、作製コストの低減および歩留まりの向上だけでなく、消費電力も低減させることができる。
【００３５】
したがって、本発明の一態様によれば、作製コストが低減され、かつ歩留まりを向上した半導体装置を提供することができる。また、本発明の一態様によれば、消費電力が低減された半導体装置を提供することができる。
【図面の簡単な説明】
【００３６】
【図１】本発明の一態様である半導体装置の一例を説明する回路図である。
【図２】本発明の一態様である半導体装置の一例を説明する回路図である。
【図３】本発明の一態様である半導体装置の一例を説明する回路図である。
【図４】本発明の一態様である半導体装置の一例を説明する回路図である。
【図５】本発明の一態様である半導体装置の一例を説明する回路図である。
【図６】本発明の一態様である半導体装置の一例を説明する回路図である。
【図７】本発明の一態様に係るトランジスタを説明する断面図である。
【図８】本発明の一態様に係るトランジスタの作製方法を説明する断面図である。
【図９】本発明の一態様に係る金属酸化物の結晶構造を説明する図である。
【図１０】本発明の一態様に係る金属酸化物の結晶構造を説明する図である。
【図１１】本発明の一態様に係る金属酸化物の結晶構造を説明する図である。
【図１２】本発明の一態様に係る金属酸化物の結晶構造を説明する図である。
【図１３】本発明の一態様に係るトランジスタを説明する上面図および断面図である。
【図１４】本発明の一態様に係るトランジスタを説明する上面図および断面図である。
【図１５】酸化物半導体を用いたトランジスタにおける電界効果移動度のゲート電圧依存性の計算結果を説明する図である。
【図１６】計算に用いたトランジスタの断面構造を説明する図である。
【図１７】酸化物半導体を用いたトランジスタにおけるドレイン電流と電界効果移動度のゲート電圧依存性の計算結果を説明する図である。
【図１８】酸化物半導体を用いたトランジスタにおけるドレイン電流と電界効果移動度のゲート電圧依存性の計算結果を説明する図である。
【図１９】酸化物半導体を用いたトランジスタにおけるドレイン電流と電界効果移動度のゲート電圧依存性の計算結果を説明する図である。
【図２０】酸化物半導体を用いたトランジスタの電気特性を説明する図である。
【図２１】試料１であるトランジスタのＢＴ試験後のＶｇ−Ｉｄ特性を示す図である。
【図２２】試料２であるトランジスタのＢＴ試験後のＶｇ−Ｉｄ特性を示す図である。
【図２３】試料Ａおよび試料ＢのＸＲＤスペクトルを示す図である。
【図２４】酸化物半導体を用いたトランジスタのオフ電流と測定時基板温度依存性を説明する図である。
【図２５】酸化物半導体を用いたトランジスタのドレイン電流と電界効果移動度のゲート電圧依存性を説明する図である。
【図２６】酸化物半導体を用いたトランジスタの電気特性と基板温度依存性を説明する図である。
【発明を実施するための形態】
【００３７】
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同一部分または同様な機能を有する部分には、同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
【００３８】
なお、本明細書で説明する各図において、各構成の大きさ、膜の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
【００３９】
また、本明細書にて用いる第１、第２、第３などの用語は、構成要素の混同を避けるために付したものであり、数的に限定するものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。
【００４０】
本明細書において、「ＡはＢと電気的に接続される」または「ＡはＢに電気的に接続される」と記載する場合、Ａ、Ｂが直接接続されている場合と、ＡとＢとの間に対象物を介して接続されている場合を含む。
【００４１】
本明細書おいて、「ソース」とは、ソース電極、およびソース電極と電気的に接続されている領域または対象物（例えば、ソース領域またはソース端子）などを含むものをいう。「ドレイン」とは、ドレイン電極、およびドレイン電極と電気的に接続されている領域または対象物（例えば、ドレイン領域またはドレイン端子）などを含むものをいう。また、トランジスタのソースおよびドレインは、トランジスタの極性や動作条件等によって替わるため、いずれがソースまたはドレインであるかを特定することが困難である。それゆえ、「ソースおよびドレインの一方」と「ソースおよびドレインの他方」は相互に入れ替えて用いることができるものとする。なお、「ゲート」と記載する場合は、ゲート電極、およびゲート電極と電気的に接続されている領域または対象物（例えば、ゲート端子）などを含むものをいう。
【００４２】
（実施の形態１）
本実施の形態では、本発明の一態様である半導体装置、特に、パリティビット出力回路の一構成例について説明する。
【００４３】
図１は、本発明の一態様であるパリティビット出力回路の一形態例を示す。図１（Ａ）に示すパリティビット出力回路１００は、２ビットのデータ電位信号に対するパリティビットを出力し、第１乃至第９のトランジスタを有している。以下に、該トランジスタの接続関係を記載する。
【００４４】
パリティビット出力回路１００は、トランジスタ１０２と、トランジスタ１０４と、トランジスタ１０６と、データ電位信号が入力される第１のトランジスタ群１２０および第２のトランジスタ群１２２を有し、第１のトランジスタ群１２０は、トランジスタ１０８、トランジスタ１１０、および４の端子を有しており、第２のトランジスタ群１２２は、トランジスタ１１２、トランジスタ１１４、トランジスタ１１６およびトランジスタ１１８、および４の端子を有している半導体装置である。
【００４５】
トランジスタ１０２のソースおよびドレインの一方は、Ｖｓｓと電気的に接続されている。トランジスタ１０２のソースおよびドレインの他方は、第１のトランジスタ群１２０の第１端子および第１のトランジスタ群１２０の第２端子と電気的に接続されている。第１のトランジスタ群１２０の第３端子は、第２のトランジスタ群１２２の第１端子と電気的に接続されている。第１のトランジスタ群１２０の第４端子は、第２のトランジスタ群１２２の第２端子と電気的に接続されている。第２のトランジスタ群１２２の第３端子は、トランジスタ１０４のソースおよびドレインの一方と、トランジスタ１０６のソースおよびドレインの一方とに電気的に接続されている。トランジスタ１０４のソースおよびドレインの他方は、Ｖｄｄと電気的に接続されている。第２のトランジスタ群１２２の第４端子は、Ｖｓｓと電気的に接続されている。
【００４６】
第１のトランジスタ群１２０において、トランジスタ１０８のソースおよびドレインの一方は、第１のトランジスタ群１２０の第１端子と電気的に接続されている。トランジスタ１０８のソースおよびドレインの他方は、第１のトランジスタ群１２０の第３端子と電気的に接続されている。トランジスタ１１０のソースおよびドレインの一方は、第１のトランジスタ群１２０の第２端子と電気的に接続されている。トランジスタ１１０のソースおよびドレインの他方は、第１のトランジスタ群１２０の第４端子と電気的に接続されている。
【００４７】
第２のトランジスタ群１２２において、トランジスタ１１２のソースおよびドレインの一方ならびにトランジスタ１１４のソースおよびドレインの一方は、第２のトランジスタ群１２２の第１の端子と電気的に接続されている。トランジスタ１１６のソースおよびドレインの一方ならびにトランジスタ１１８のソースおよびドレインの一方は、第２のトランジスタ群１２２の第２端子と電気的に接続されている。トランジスタ１１２のソースおよびドレインの他方ならびにトランジスタ１１８のソースおよびドレインの他方は、第２のトランジスタ群１２２の第３端子と電気的に接続されている。トランジスタ１１４のソースおよびドレインの他方ならびにトランジスタ１１６のソースおよびドレインの他方は、第２のトランジスタ群１２２の第４端子と電気的に接続されている。
【００４８】
トランジスタ１０２、トランジスタ１０４およびトランジスタ１０６のゲートは、クロック信号が入力される第１の入力端子と電気的に接続されている。トランジスタ１０８のゲート、トランジスタ１１０のゲート、トランジスタ１１２のゲート、トランジスタ１１４のゲート、トランジスタ１１６のゲートおよびトランジスタ１１８のゲートは、データ電位信号が入力される第２の入力端子と電気的に接続されており、トランジスタ１０６のソースおよびドレインの他方は、出力電位信号（パリティビット、図中ではＰ．Ｂ．と記す）が出力される出力端子と電気的に接続されている。
【００４９】
なお、本発明の一態様であるパリティビット出力回路において、データ電位信号のビット数だけ設けられる複数個の入力端子を包括して第２の入力端子という。
【００５０】
トランジスタ１０２、トランジスタ１０８、トランジスタ１１４、およびトランジスタ１１８は、ｎチャネル型トランジスタである。また、トランジスタ１０４、トランジスタ１１０、トランジスタ１１２、およびトランジスタ１１６は、ｐチャネル型トランジスタである。
【００５１】
また、トランジスタ１０６は、オフ状態におけるリーク電流（オフ電流）がチャネル幅１μｍあたり１×１０−１７Ａ以下のトランジスタである。当該トランジスタにおいて、オフ電流は、１×１０−１８Ａ以下であることが好ましく、より好ましくは１×１０−２１Ａ以下であり、さらに好ましくは１×１０−２４Ａ以下である。
【００５２】
なお、パリティビット出力回路１００は、トランジスタ１０６を設けず、トランジスタ１０４のソースおよびドレインの一方を出力端子と電気的に接続する回路構成であってもよい。
【００５３】
次に、パリティビット出力回路１００の動作について説明する。パリティビット出力回路１００は、２ビットのデータ電位信号に対してパリティビットを出力する。そこで、トランジスタ１０８のゲートおよびトランジスタ１１０のゲートに入力されるデータ電位信号をＤ１とし、トランジスタ１１２のゲート、トランジスタ１１４のゲート、トランジスタ１１６のゲートおよびトランジスタ１１８のゲートに入力されるデータ電位信号をＤ２とする。Ｄ１およびＤ２はデジタル信号であることから、高電位信号または低電位信号が常に入力されている。
【００５４】
トランジスタ１０２のゲート、トランジスタ１０４のゲートおよびトランジスタ１０６のゲートに入力されるクロック信号は、すべて同じ周期の電位信号である。なお、該クロック信号の電位は、一定の周期で高電位または低電位となる。
【００５５】
まず、トランジスタ１０２のゲート、トランジスタ１０４のゲートおよびトランジスタ１０６のゲートに低電位信号のクロック信号が入力されると、トランジスタ１０２のゲートおよびトランジスタ１０６のゲートは低電位となり、トランジスタ１０２およびトランジスタ１０６はオフする。一方、トランジスタ１０４のゲートも低電位となるが、トランジスタ１０４はオンする。そのため、パリティビット出力回路１００にＶｄｄの高電位側電源電位が充電（プリチャージともいう。）される。なお、ここで、充電されるとは、入力されるデータ電位信号の電位によらず、パリティビット出力回路１００に存在するいずれかのノードが高電位側電源電位と同電位になることをいう。
【００５６】
ここで、Ｄ１が高電位信号であり、Ｄ２が低電位信号である場合について説明する。このとき、第１のトランジスタ群１２０において、トランジスタ１０８のゲートは高電位となり、トランジスタ１０８はオンする。トランジスタ１１０のゲートは高電位となり、トランジスタ１１０はオフする。第２のトランジスタ群１２２において、トランジスタ１１２のゲートおよびトランジスタ１１６のゲートは低電位となり、トランジスタ１１２およびトランジスタ１１６はオンする。トランジスタ１１４のゲートおよびトランジスタ１１８のゲートは低電位となり、トランジスタ１１４およびトランジスタ１１８はオフする。
【００５７】
上記のデータ電位信号が入力された際、トランジスタ１０２のゲート、トランジスタ１０４のゲートおよびトランジスタ１０６のゲートに高電位信号のクロック信号が入力されると、トランジスタ１０２のゲートおよびトランジスタ１０６のゲートは高電位となり、トランジスタ１０２およびトランジスタ１０６はオンする。一方、トランジスタ１０４のゲートも高電位となるが、トランジスタ１０４はオフしている。
【００５８】
したがって、トランジスタ１０２と電気的に接続されたＶｓｓと、トランジスタ１０２と、トランジスタ１０８と、トランジスタ１０６と、トランジスタ１１２と、出力端子との間が導通することになる。このように該Ｖｓｓと出力端子の間が導通することで、出力端子には、低電位側電源電位の低電位信号が出力される。つまり、入力されているデータ電位信号が、Ｄ１が高電位信号であり、Ｄ２が低電位信号のとき、該データ電位信号に対するパリティビットは低電位信号である。
【００５９】
その後、トランジスタ１０２のゲート、トランジスタ１０４のゲートおよびトランジスタ１０６のゲートに低電位信号のクロック信号が入力されると、トランジスタ１０２のゲートおよびトランジスタ１０６のゲートは低電位となり、トランジスタ１０２およびトランジスタ１０６はオフする。トランジスタ１０６は、オフ状態におけるリーク電流が低く、トランジスタ１０６と電気的に接続された出力端子には定電位および接地電位など、電気的に接続されたリーク経路がないものとしていることから、トランジスタ１０６のソースおよびドレインの一方と出力端子との間のノード（ｎｏｄｅ＿Ａとし、図１（Ａ）の太線部に相当する。）はフローティングとなる。それゆえ、トランジスタ１０６がオフされている期間（クロック信号が低電位信号の期間）、入力されたデータ電位信号に対するパリティビットがｎｏｄｅ＿Ａに保持（記憶）される。
【００６０】
トランジスタ１０６がオフされている期間（クロック信号が低電位信号の期間）に、次に入力されるデータ電位信号に対するパリティビットを出力するために、パリティビット出力回路１００に高電位側電源電位が充電される。なお、このときに充電され、高電位側電源電位と同電位となるノードは、パリティビット出力回路１００に含まれるノードのうち、ｎｏｄｅ＿Ａを除いた箇所である。
【００６１】
その後、新たなデータ電位信号を入力することができる。ここでは、該新たなデータ電位信号は、Ｄ１およびＤ２が高電位信号として説明する。この場合、トランジスタ１０８、トランジスタ１１４およびトランジスタ１１８がオンする。再度、トランジスタ１０２のゲート、およびトランジスタ１０４のゲートおよびトランジスタ１０６のゲートに高電位信号のクロック信号が入力されると、トランジスタ１０２およびトランジスタ１０６はオンする。一方、トランジスタ１０４のゲートは高電位となり、トランジスタ１０４はオフする。
【００６２】
したがって、トランジスタ１０２およびトランジスタ１１６と電気的に接続されたＶｓｓと出力端子の間は導通せず、出力端子には、充電された高電位側電源電位の高電位信号が出力される。つまり、新たに入力されたデータ電位信号（Ｄ１およびＤ２が高電位信号）に対するパリティビットは高電位信号である。なお、直前に保持（記憶）されていた低電位信号のパリティビットは、新たに出力されたパリティビット（該高電位信号）に置換される。
【００６３】
高電位信号のパリティビットが出力された後、トランジスタ１０２のゲート、トランジスタ１０４のゲートおよびトランジスタ１０６のゲートに低電位信号のクロック信号が入力されると、上記と同様にｎｏｄｅ＿Ａはフローティングとなるため、該パリティビットをｎｏｄｅ＿Ａに保持（記憶）できる。
【００６４】
上記より、パリティビット出力回路１００は、入力されたデータ電位信号（ここではＤ１およびＤ２）の高電位信号が奇数個である場合は、低電位信号のパリティビットが出力され、入力されたデータ電位信号の高電位信号が偶数個である場合は、高電位信号のパリティビットが出力される。
【００６５】
また、パリティビット出力回路１００は、入力されたデータ電位信号に対するパリティビットを保持（記憶）することができるため、従来のパリティビット出力回路に必要とされ、従来のパリティビット出力回路に電気的に接続される記憶素子（レジスタまたはＲＡＭ）を１つのトランジスタで代用することができるため、作製コストが低減された半導体装置を提供することができる。
【００６６】
また、パリティビット出力回路１００において、保持（記憶）されているパリティビットは、パリティビット出力回路１００の電源をオフしても保持（記憶）されており、再度電源をオンしたときにもう一度、元のデータ電位信号に対してパリティビットを出力する必要がない。つまり、パリティビット出力回路１００にオフ電流の低いトランジスタを配することで、再度電源をオンしたときの回路動作の立ち上がりを早くすることができる。
【００６７】
なお、パリティビット出力回路１００において、連続してデータ電位信号を入力する場合は、保持（記憶）していたパリティビットが新たに入力されたデータ電位信号に対して出力されるパリティビットに置換される前に、保持（記憶）していたパリティビットを直前のデータ電位信号に付して、通信先に送信しておくことが好ましい。
【００６８】
なお、パリティビット出力回路１００において、トランジスタ１０２のゲートおよびトランジスタ１０４のゲートに入力されるクロック信号が、トランジスタ１０６のゲートに入力されない回路構成でもよい。例えば、一度出力、保持されたパリティビットを保持する期間を該クロック信号の低電位信号の期間と同じとせず、所望の期間の低電位信号をトランジスタ１０６のゲートに入力することができる。
【００６９】
なお、パリティビット出力回路１００は、トランジスタ１０６のソースおよびドレインの他方と、出力端子の間にインバータが電気的に接続された回路構成としてもよい。その場合は、入力されるデータ電位信号において、高電位信号が奇数個である場合は、高電位信号のパリティビットが出力され、高電位信号が偶数個である場合は、低電位信号のパリティビットが出力される。
【００７０】
図１（Ａ）に示したパリティビット出力回路１００は、複数のｎチャネル型トランジスタおよび複数のｐチャネル型トランジスタを含む回路であるが、パリティビット出力回路１００に含まれるｐチャネル型トランジスタは、ｎチャネル型トランジスタに置き換えてもよい。そこで、全てのトランジスタをｎチャネル型トランジスタであるパリティビット出力回路１５０の回路図を図１（Ｂ）に示す。なお、パリティビット出力回路１５０は、図１（Ａ）に付した符号を適宜用いて説明する。
【００７１】
パリティビット出力回路１５０は、パリティビット出力回路１００と同数の（第１乃至第９の）トランジスタを有している。そして、パリティビット出力回路１５０は、パリティビット出力回路１００において、トランジスタ１０４がトランジスタ１５４に置き換わっており、トランジスタ１１０がトランジスタ１５５に置き換わっており、トランジスタ１１２がトランジスタ１５２に置き換わっており、トランジスタ１１６がトランジスタ１５６に置き換わっている。パリティビット出力回路１５０における他の構成は、パリティビット出力回路１００と同様であるとする。
【００７２】
なお、このように、全て同一の極性を有するトランジスタで構成されたパリティビット出力回路は、極性の異なるトランジスタを含むパリティビット出力回路より、少ない工程数で作製することができるため、好ましい。
【００７３】
また、パリティビット出力回路１５０は、トランジスタ１０６を設けず、トランジスタ１５４のソースおよびドレインの一方を出力端子と電気的に接続する回路構成であってもよい。
【００７４】
また、パリティビット出力回路１５０は、その回路構成から、トランジスタ１５４がオンされるときにトランジスタ１０２はオフされ、トランジスタ１５４がオフされるときにトランジスタ１０２はオンされる必要がある。そのため、トランジスタ１５４のゲートにはインバータが電気的に接続されており、トランジスタ１０２のゲートに入力されるクロック信号に対して反転したクロック信号が入力されるようにすることが好ましい。なお、該インバータを設けない場合は、常に、トランジスタ１０２に入力されるクロック信号に対して反転したクロック信号が、トランジスタ１５４のゲートに入力されるようにすればよい。
【００７５】
入力されるデータ電位信号について記す。データ電位信号Ｄ１において、トランジスタ１５５のゲートに入力されるデータ電位信号は、パリティビット出力回路１５０の回路動作から、トランジスタ１０８のゲートに入力されるデータ電位信号に対して反転したデータ電位信号とする。図１（Ｂ）では、トランジスタ１０８のゲートに入力されるデータ電位信号をＤ１＿Ｐとし、トランジスタ１５５のゲートに入力されるデータ電位信号をＤ１＿Ｎとする。また、Ｄ１＿ＰおよびＤ１＿Ｎが、互いに反転した電位信号である。
【００７６】
データ電位信号Ｄ２において、トランジスタ１５２のゲートおよびトランジスタ１５６のゲートに入力されるデータ電位信号は、パリティビット出力回路１５０の回路動作から、トランジスタ１１４のゲートおよびトランジスタ１１８のゲートに入力されるデータ電位信号に対して反転したデータ電位信号とする。図１（Ｂ）では、トランジスタ１１４のゲートおよびトランジスタ１１８のゲートに入力されるデータ電位信号をＤ２＿Ｐとし、トランジスタ１５２のゲートおよびトランジスタ１５６のゲートに入力されるデータ電位信号をＤ２＿Ｎとする。また、Ｄ２＿ＰおよびＤ２＿Ｎが、互いに反転した電位信号である。
【００７７】
ここでは、互いに反転したＤ１＿ＰおよびＤ１＿Ｎ、ならびにＤ２＿ＰおよびＤ２＿Ｎが、パリティビット出力回路１５０に電気的に接続された周辺回路にて生成されているものとして記載する。また、トランジスタ１５５ゲート、トランジスタ１５２ゲートおよびトランジスタ１５６のゲートにインバータを電気的に接続することで、入力するデータ電位信号を一方の極性のデータ電位信号だけとしてもよい。
【００７８】
パリティビット出力回路１５０において、パリティビットの出力方法（回路動作）は、パリティビット出力回路１００と同様である。
【００７９】
パリティビット出力回路１５０においても、パリティビット出力回路１００と同様に操作されることで、ｎｏｄｅ＿Ａはフローティングとなるため、該パリティビットをｎｏｄｅ＿Ａに保持（記憶）できる。
【００８０】
パリティビット出力回路１００およびパリティビット出力回路１５０は、入力されるデータ電位信号が２ビットである場合についてのパリティビット出力回路であるが、第２のトランジスタ群１２２を２個以上設けることで、３ビット以上のデータ電位信号に対してもパリティビットを出力させることができる。
【００８１】
ここでは、８ビットのデータ電位信号に対応するパリティビット出力回路２００について説明する。パリティビット出力回路２００の回路図を図２（Ａ）に示す。なお、パリティビット出力回路２００は、図１（Ａ）に示したパリティビット出力回路１００の第２のトランジスタ群を複数設けた回路であることから、図１（Ａ）に付した符号を適宜用いて説明する。
【００８２】
パリティビット出力回路２００は、パリティビット出力回路１００において、第２のトランジスタ群１２２と同じ構成のトランジスタ群を７つ有する。つまり、トランジスタ１０２、トランジスタ１０４およびトランジスタ１０６、および第１のトランジスタ群１２０乃至第８のトランジスタ群１３４を有する。
【００８３】
パリティビット出力回路２００において、第１のトランジスタ群１２０および第２のトランジスタ群１２２の接続関係は、パリティビット出力回路１００と同様である。
【００８４】
第８のトランジスタ群１３４の第１端子は、第７のトランジスタ群１３２の第３端子と電気的に接続されている。第８のトランジスタ群１３４の第２端子は、第７のトランジスタ群１３２の第４端子と電気的に接続されている。第８のトランジスタ群１３４の第３端子は、トランジスタ１０４のソースおよびドレインの一方と、トランジスタ１０６のソースおよびドレインの一方と電気的に接続されている。第８のトランジスタ群１３４の第４端子は、Ｖｓｓと電気的に接続されている。
【００８５】
次に、第３のトランジスタ群１２４乃至第７のトランジスタ群１３２の接続関係について説明する。第３のトランジスタ群１２４乃至第７のトランジスタ群１３２のうち、任意のトランジスタ群（例えば、第５のトランジスタ群１２８または第６のトランジスタ群１３０など）の第１端子は該任意のトランジスタ群の一つ前に配されたトランジスタ群における第３端子と電気的に接続され、該任意のトランジスタ群の第２端子は、該任意のトランジスタ群の一つ前に配されたトランジスタ群における第４端子と電気的に接続されている。また、任意のトランジスタ群の第３端子は、該任意のトランジスタ群の一つ後に配されたトランジスタ群における第１端子と電気的に接続され、任意のトランジスタ群の４端子は、該任意のトランジスタ群の一つ後に配されたトランジスタ群における第２端子と電気的に接続されている。
【００８６】
例えば、第３のトランジスタ群１２４の第１端子は、第２のトランジスタ群１２２の第３端子と電気的に接続されており、第３のトランジスタ群１２４の第２端子は、第２のトランジスタ群１２２の第４端子と電気的に接続されている。第３のトランジスタ群１２４の第３端子は、第４のトランジスタ群１２６の第１端子と電気的に接続されており、第３のトランジスタ群１２４の第４端子は、第４のトランジスタ群１２６の第２端子と電気的に接続されている。
【００８７】
なお、パリティビット出力回路２００において、第１のトランジスタ群１２０および第２のトランジスタ群１２２が有しているトランジスタの接続関係は、パリティビット出力回路１００における接続関係と同じである。
【００８８】
また、パリティビット出力回路２００において、Ｖｓｓとトランジスタ１０２の接続関係、トランジスタ１０２と第１のトランジスタ群１２０の接続関係、Ｖｄｄとトランジスタ１０４の接続関係、トランジスタ１０４とトランジスタ１０６の接続関係は、全てパリティビット出力回路１００と同様である。
【００８９】
なお、パリティビット出力回路２００は、トランジスタ１０６を設けず、トランジスタ１０４のソースおよびドレインの一方を出力端子と電気的に接続する回路構成であってもよい。
【００９０】
パリティビット出力回路２００の動作は、パリティビット出力回路１００と同様である。まず、トランジスタ１０２のゲート、トランジスタ１０４のゲートおよびトランジスタ１０６のゲートに入力されるクロック信号が低電位のとき、パリティビット出力回路２００に高電位側電源電位が充電される。
【００９１】
次に、クロック信号が高電位のとき、第１のトランジスタ群１２０乃至第８のトランジスタ群１３４にデータ電位信号が入力されると、該データ電位信号に対応して、第１のトランジスタ群１２０乃至第８のトランジスタ群１３４が有するトランジスタは、オンまたはオフされる。該データ電位信号において、高電位信号が奇数個である場合は、トランジスタ１０２のソースおよびドレインの一方と電気的に接続されたＶｓｓと出力端子の間が導通するため、低電位側電源電位の低電位信号がパリティビットとして出力される。また、高電位信号が偶数個である場合は、該Ｖｓｓと該出力端子の間は導通せず、出力端子には、パリティビット出力回路２００に充電された高電位側電源電位の高電位信号がパリティビットとして出力される。つまり、該データ電位信号において、高電位信号が奇数個である場合は低電位信号のパリティビットが出力され、高電位信号が偶数個である場合は高電位信号のパリティビットが出力される。
【００９２】
パリティビットが出力された後、トランジスタ１０２のゲート、トランジスタ１０４およびトランジスタ１０６のゲートに低電位信号のクロック信号が入力されると、ｎｏｄｅ＿Ａはフローティングとなり、トランジスタ１０６がオフされている期間（クロック信号が低電位信号の期間）は該パリティビットがｎｏｄｅ＿Ａに保持（記憶）される。
【００９３】
また、パリティビット出力回路１００と同様に、パリティビット出力回路２００についても、従来のパリティビット出力回路と電気的に接続され、必要とされていた記憶素子（レジスタまたはＲＡＭ）を１つのトランジスタで代用することができるため、作製コストが低減された半導体装置を提供することができる。
【００９４】
また、パリティビット出力回路１００と同様に、パリティビット出力回路２００においても、オフ電流の低いトランジスタを配することで、再度電源をオンしたときの回路動作の立ち上がりを早くすることができる。
【００９５】
パリティビット出力回路２００においても、パリティビット出力回路１００と同様に連続してデータ電位信号を入力し、それぞれのデータ電位信号に対するパリティビットを出力することができる。その場合は、保持（記憶）していたパリティビットが、新たに入力されたデータ電位信号に対して出力されるパリティビットに置換される前に、保持（記憶）していたパリティビットを直前のデータ電位信号に付して、通信先に送信しておくことが好ましい。
【００９６】
なお、パリティビット出力回路２００においても、トランジスタ１０６のソースおよびドレインの他方と、出力端子との間にインバータが電気的に接続された回路構成としてもよい。その場合は、入力されるデータ電位信号において、高電位信号が奇数個である場合は、高電位信号のパリティビットが出力され、高電位信号が偶数個である場合は、低電位信号のパリティビットが出力される。
【００９７】
なお、パリティビット出力回路２００において、トランジスタ１０６のゲートは、トランジスタ１０２のゲートおよびトランジスタ１０４のゲートに入力するクロック信号を入力しない回路構成でもよい。例えば、一度出力、保持されたパリティビットを保持する期間を該クロック信号の低電位信号の期間と同じとせず、所望の期間の低電位信号をトランジスタ１０６のゲートに入力することができる。
【００９８】
パリティビット出力回路２００は、８ビットのデータ電位信号に対するパリティビット出力回路であるが、３ビット以上のデータ電位信号に対する全てのパリティビット出力回路における接続関係は、下記のとおりである（図２（Ｂ）参照）。
【００９９】
３ビット以上のデータ電位信号に対するパリティビット出力回路は、トランジスタ１０２と、トランジスタ１０４と、トランジスタ１０６と、第１のトランジスタ群１２０乃至第ｍ（ｍは３以上の自然数）のトランジスタ群１３８を有する。第１のトランジスタ群１２０は、トランジスタ１０８、トランジスタ１１０、および４の端子を有しており、第ｍのトランジスタ群１３８は、第２のトランジスタ群１２２と同じ構成であり、トランジスタ１１２、トランジスタ１１４、トランジスタ１１６、トランジスタ１１８、および４の端子を有している。第１のトランジスタ群１２０の第１端子および第１のトランジスタ群１２０の第２端子は、トランジスタ１０２のソースおよびドレインの他方と電気的に接続される。第１のトランジスタ群１２０の第３端子は、第２のトランジスタ群１２２の第１端子と電気的に接続される。第１のトランジスタ群１２０の第４端子は、第２のトランジスタ群１２２の第２端子と電気的に接続される。第ｍのトランジスタ群１３８の第１端子は、第ｍ−１のトランジスタ群１３６の第３端子と電気的に接続される。第ｍのトランジスタ群１３８の第２端子は、第ｍ−１のトランジスタ群１３６の第４端子と電気的に接続されており、第ｍのトランジスタ群１３８の第３端子は、トランジスタ１０４のソースおよびドレインの一方と、トランジスタ１０６のソースおよびドレインの一方と電気的に接続される。第ｍのトランジスタ群１３８の第４端子は、Ｖｓｓと電気的に接続される。なお、その他、トランジスタ１０２、トランジスタ１０４およびトランジスタ１０６の接続関係、第１のトランジスタ群１２０乃至第ｍのトランジスタ群１３８が有するトランジスタの接続関係（トランジスタ１０８、トランジスタ１１０、トランジスタ１１２、トランジスタ１１４、トランジスタ１１６およびトランジスタ１１８）は、パリティビット出力回路１００と同様とすることができる。
【０１００】
上記接続関係を有するパリティビット出力回路であれば、パリティビット出力回路１００、パリティビット出力回路１５０およびパリティビット出力回路２００と同様の動作をさせることができる。
【０１０１】
３ビット以上のデータ電位信号に対するパリティビット出力回路を、上記した接続関係を有するパリティビット出力回路とすることで、従来のパリティビット出力回路と比べて、構成するトランジスタ数を少なくすることができる。例えば、８ビットのデータ電位信号に対する従来のパリティビット出力回路として、８つのＸＯＲゲートを用いた場合、回路を構成するトランジスタの数に換算すると最少で４８個必要となるが、パリティビット出力回路２００は、回路を構成するトランジスタ数を３５個まで減らすことができる。それゆえ、従来のパリティビット出力回路に比べて消費電力を低減することができ、パリティビット出力回路自体の微細化もできる。したがって、従来に比べて消費電力が低減された半導体装置、および微細化された半導体装置を提供することができる。さらに、半導体装置の作製コストを低減させ、半導体装置の歩留まりを向上させることができる。
【０１０２】
また、パリティビット出力回路２００に含まれるｐチャネル型トランジスタを全てｎチャネル型トランジスタに置き換えてもよい。図３にその一例のパリティビット出力回路２５０を示す。なお、パリティビット出力回路２５０は、パリティビット出力回路２００の変形例であることから、図２（Ａ）に付した符号を適宜用いて説明する。
【０１０３】
パリティビット出力回路２５０は、パリティビット出力回路２００と同数のトランジスタを有している。そして、パリティビット出力回路２５０は、パリティビット出力回路２００において、トランジスタ１０４がトランジスタ１５４に置き換わっている。第１のトランジスタ群１２０においては、トランジスタ１１０がトランジスタ１５５に置き換わっている。第２のトランジスタ群１２２においては、トランジスタ１１２がトランジスタ１５２に置き換わっており、トランジスタ１１６がトランジスタ１５６に置き換わっている。さらに、第３のトランジスタ群１２４乃至第８のトランジスタ群１３４においても、第２のトランジスタ群１２２と同様にｐチャネル型トランジスタがｎチャネル型トランジスタに置き換わっている。また、パリティビット出力回路２５０における他の構成は、パリティビット出力回路２００と同様であるとする。
【０１０４】
なお、パリティビット出力回路２５０は、トランジスタ１０６を設けず、トランジスタ１５４のソースおよびドレインの一方を出力端子と電気的に接続する回路構成であってもよい。
【０１０５】
パリティビット出力回路２５０の動作は、入力されるデータ電位信号が２ビット（Ｄ１＿ＰおよびＤ１＿ＮならびにＤ２＿ＰおよびＤ２＿Ｎ）から８ビット（Ｄ１＿ＰおよびＤ１＿Ｎ乃至Ｄ８＿ＰおよびＤ８＿Ｎ）に変更されている点を除いては、パリティビット出力回路１５０の動作と同様である。したがって、パリティビット出力回路１５０における動作の説明を参照できる。
【０１０６】
さらに、本発明の一態様であるパリティビット出力回路は、上記した接続関係を有していれば、本実施の形態に記載した回路構成に限定されない。例えば、パリティビット出力回路１００において、トランジスタ１０４のソースおよびドレインの一方とトランジスタ１０６のソースおよびドレインの一方との間に容量素子を設ける回路構成であってもよい。この場合、該容量素子の一方の電極はトランジスタ１０４のソースおよびドレインの一方ならびにトランジスタ１１２のソースおよびドレインの他方と電気的に接続され、該容量素子の他方の電極はトランジスタ１０６のソースおよびドレインの一方と電気的に接続すればよい。
【０１０７】
パリティビット出力回路１００およびパリティビット出力回路２００において、トランジスタ１０２、トランジスタ１０４、トランジスタ１０８、トランジスタ１１０、トランジスタ１１２、トランジスタ１１４、トランジスタ１１６およびトランジスタ１１８には、特に制限はなく、半導体材料を含む基板を用いて形成されるトランジスタであればよい。また、パリティビット出力回路１５０およびパリティビット出力回路２５０において、トランジスタ１５４、トランジスタ１５５、トランジスタ１５２およびトランジスタ１５６には、特に制限はなく、半導体材料を含む基板を用いて形成されるトランジスタであればよい。
【０１０８】
本発明の一態様であるパリティビット出力回路において、出力端子と電気的に接続されているトランジスタ（例えば、上記パリティビット出力回路におけるトランジスタ１０６）は、上記したようにオフ電流がチャネル幅１μｍあたり１×１０−１７Ａ以下のトランジスタである。該トランジスタは、酸化物半導体などのワイドギャップ半導体にチャネル形成領域を有するトランジスタが挙げられる。さらに、該酸化物半導体は、キャリアの供与体となる水素を極めて低濃度にまで低下させることが好ましい。したがって、チャネル形成領域における酸化物半導体層の水素濃度が５×１０１９／ｃｍ３以下、さらに５×１０１８／ｃｍ３以下であり、且つ化学量論比に対して酸素が過剰に含まれていることが好ましい。なお、チャネル形成領域を構成する酸化物半導体中の水素濃度測定は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）で行ったものである。
【０１０９】
また、酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）とを含む金属酸化物で形成されていることが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を有するトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
【０１１０】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【０１１１】
なお、酸化物半導体のキャリア濃度は１．０×１０１４／ｃｍ３未満まで小さくすることが好ましい。キャリア濃度を小さくすることで、トランジスタのオフ電流を低くすることができる。
【０１１２】
なお、本実施の形態に示したパリティビット出力回路において、トランジスタ１０６以外の全てのトランジスタに、上記した酸化物半導体などのワイドギャップ半導体をチャネル形成領域に適用したトランジスタを適用してもよい。
【０１１３】
ここで、本発明の一態様である半導体装置において、オフ状態におけるリーク電流が低いトランジスタ（酸化物半導体を用いたトランジスタ）を用いる利点について説明する。
【０１１４】
本発明の一態様である半導体装置は、オフ状態におけるリーク電流が低いトランジスタが設けられているため、電源をオフする直前に出力されていたパリティビットを、電源をオンしたときに再び出力することができる。これは、酸化物半導体を用いたトランジスタによって、不揮発性を実現できるためである。
【０１１５】
また、スピントロニクスを利用した磁気トンネル接合素子（ＭＴＪ素子）を用いることで不揮発性の半導体装置を実現できる。ＭＴＪ素子は、絶縁膜を介して上下に配置している強磁性体膜の磁化の向きが並行であれば低抵抗状態、反並行であれば高抵抗状態となることで情報を記憶する素子である。このように、ＭＴＪ素子を用いて不揮発性を実現することは、本発明の一態様である半導体装置のように酸化物半導体を用いて不揮発性を実現することと、原理が全く異なっている。
【０１１６】
ここで、不揮発性の半導体装置を実施するにあたり、ＭＴＪ素子を用いて実施する場合と、酸化物半導体を用いたトランジスタを用いて実施する場合について、表１に対比を示す。
【０１１７】
【表１】
0005936908.tif 000002
【０１１８】
表１からわかるように、ＭＴＪ素子は電流駆動であり、磁性体膜の磁化の向きを変化させることで電位の入力または保持を行う。一方、酸化物半導体を用いたトランジスタは電圧駆動であり、当該トランジスタのオン状態とオフ状態の切り替えによって電位の入力または保持を行う。
【０１１９】
なお、理論的には、ＭＴＪ素子を用いて実施する場合も、酸化物半導体を用いたトランジスタを用いて実施する場合も、無制限（回数的に）に不揮発性を発揮することができる。
【０１２０】
ＭＴＪ素子は磁性材料を使用するためキュリー温度以上にすると磁性が失われてしまうという欠点がある。また、ＭＴＪ素子は電流駆動であるため、シリコンのバイポーラデバイスと相性が良いが、バイポーラデバイスは集積化に不向きである。そして、ＭＴＪ素子は書き込み電流が微少とはいえ、集積化することによって消費電力が増大してしまうといった問題がある。
【０１２１】
半導体装置の高集積化を実現するには、様々な素子を積層して立体的に集積化する方法が用いられる。ＭＴＪ素子を用いる半導体装置は立体的に集積化することが難しい。一方、酸化物半導体を用いたトランジスタを有する半導体装置は、積層して立体的に集積化するに好適である。
【０１２２】
原理的にＭＴＪ素子は磁界耐性に弱く強磁界にさらされると磁化の向きが狂いやすい。また、ＭＴＪ素子に用いる磁性体のナノスケール化によって生じる磁化揺らぎを制御する必要がある。
【０１２３】
さらに、ＭＴＪ素子は希土類元素を使用するため、金属汚染を嫌うシリコン半導体のプロセスに組み入れるには相当の注意を要する。ＭＴＪ素子は１素子当たりの材料コストから見ても高価であると考えられる。
【０１２４】
一方、酸化物半導体を用いたトランジスタは、チャネルを形成する半導体材料が金属酸化物であること以外は、素子構造や動作原理がシリコンＭＯＳＦＥＴと同様である。また、酸化物半導体を用いたトランジスタは磁界の影響を受けないといった特質を有する。このことから、本発明の一態様である半導体装置は、ＭＴＪ素子を用いて不揮発性を実現する半導体装置より磁界耐性に優れている。また、本発明の一態様である半導体装置はシリコン集積回路と非常に整合性が良いといえる。
【０１２５】
以上より、不揮発性の半導体装置を実施するためには、極めてオフ電流の低いトランジスタ、特に酸化物半導体を用いたトランジスタを用いることが好ましい。
【０１２６】
以上より、本発明の一態様によれば、消費電力が低減され、作製コストが低減され、歩留まりを向上した半導体装置を提供することができる。なお、本実施の形態の内容または該内容の一部は、他の実施の形態の内容もしくは該内容の一部と自由に組み合わせることが可能である。
【０１２７】
（実施の形態２）
先の実施の形態で説明したパリティビット出力回路の回路構成を応用することで、パリティチェック回路を構成することができる。そこで、本実施の形態では、本発明の一態様であるパリティチェック回路について説明する。なお、該パリティチェック回路を説明する際に、先の実施の形態のパリティビット出力回路に付した符号を適宜、用いて説明する。
【０１２８】
図４は、本発明の一態様であるパリティチェック回路の一形態例を示す。図４（Ａ）に示すパリティチェック回路３００は、２ビットのデータ電位信号に対するパリティビットを判定する回路であり、第１乃至第１１のトランジスタを有している。以下に、該トランジスタの接続関係を記載する。
【０１２９】
パリティチェック回路３００は、判定対象となるパリティビット（送信前のデータ電位信号に対するパリティビット）が入力される２つのトランジスタを含むトランジスタ３０２と、トランジスタ３０４と、トランジスタ３０６と、トランジスタ３０８と、トランジスタ３１０と、第１のトランジスタ群３２４および第２のトランジスタ群３２６を有し、第１のトランジスタ群３２４は、トランジスタ３１２、トランジスタ３１４、および４の端子を有しており、第２のトランジスタ群３２６は、トランジスタ３１６、トランジスタ３１８、トランジスタ３２０およびトランジスタ３２２、および４の端子を有している半導体装置である。
【０１３０】
パリティチェック回路３００は、パリティビット出力回路１００の第２のトランジスタ群１２２と、パリティビット出力回路１００のトランジスタ１０６の間にトランジスタ３０４およびトランジスタ３０６が設けられた回路構成となっている。つまり、パリティチェック回路３００において、新たに設けられたトランジスタ３０４およびトランジスタ３０６以外のトランジスタは、パリティビット出力回路１００が有するトランジスタと同様に接続されている。
【０１３１】
トランジスタ３０２のソースおよびドレインの一方は、Ｖｓｓと電気的に接続されている。トランジスタ３０２のソースおよびドレインの他方は、第１のトランジスタ群３２４の第１端子および第１のトランジスタ群３２４の第２端子と電気的に接続されている。第１のトランジスタ群３２４の第３端子は、第２のトランジスタ群３２６の第１端子と電気的に接続されている。第１のトランジスタ群３２４の第４端子は、第２のトランジスタ群３２６の第２端子と電気的に接続されている。第２のトランジスタ群３２６の第３端子は、トランジスタ３０４のソースおよびドレインの一方と電気的に接続されている。第２のトランジスタ群３２６の第４端子は、トランジスタ３０６のソースおよびドレインの一方と電気的に接続されている。トランジスタ３０４のソースおよびドレインの他方と、トランジスタ３０６のソースおよびドレインの他方は、トランジスタ３０８のソースおよびドレインの一方と、トランジスタ３１０のソースおよびドレインの一方と電気的に接続されている。トランジスタ３０８のソースおよびドレインの他方はＶｄｄと電気的に接続されている。
【０１３２】
第１のトランジスタ群３２４が有するトランジスタの接続関係は、パリティビット出力回路１００の第１のトランジスタ群１２０と同様であり、第２のトランジスタ群３２６が有するトランジスタの接続関係は、パリティビット出力回路１００の第２のトランジスタ群１２２と同様である。
【０１３３】
トランジスタ３０２、トランジスタ３０８およびトランジスタ３１０のゲートは、クロック信号が入力される第１の入力端子と電気的に接続されている。トランジスタ３１２のゲート、トランジスタ３１４のゲート、トランジスタ３１６のゲート、トランジスタ３１８のゲート、トランジスタ３２０のゲートおよびトランジスタ３２２のゲートは、データ電位信号が入力される第２の入力端子と電気的に接続されている。トランジスタ３０４のゲートおよびトランジスタ３０６のゲートは、送信前のデータ電位信号に対するパリティビットが入力される第３の入力端子と電気的に接続されている。トランジスタ３１０のソースおよびドレインの他方は、出力電位信号（パリティチェックの結果に相当する電位信号）が出力される出力端子と電気的に接続されている。
【０１３４】
なお、本発明の一態様であるパリティチェック回路において、データ電位信号のビット数だけ設けられる複数個の入力端子を包括して第２の入力端子という。
【０１３５】
トランジスタ３０２、トランジスタ３０６、トランジスタ３１２、トランジスタ３１８、およびトランジスタ３２２は、ｎチャネル型トランジスタである。また、トランジスタ３０４、トランジスタ３０８、トランジスタ３１４、トランジスタ３１６、およびトランジスタ３２０は、ｐチャネル型トランジスタである。
【０１３６】
トランジスタ３１０は、オフ状態におけるリーク電流（オフ電流）がチャネル幅１μｍあたり１×１０−１７Ａ以下のトランジスタである。当該トランジスタにおいて、１×１０−１８Ａ以下であることが好ましく、より好ましくは１×１０−２１Ａ以下であり、さらに好ましくは１×１０−２４Ａ以下である。
【０１３７】
なお、パリティチェック回路３００は、トランジスタ３１０を設けず、トランジスタ３０４のソースおよびドレインの他方と、トランジスタ３０６のソースおよびドレインの他方と、トランジスタ３０８のソースおよびドレインの一方を出力端子と電気的に接続する回路構成であってもよい。
【０１３８】
次に、パリティチェック回路３００の動作について説明する。パリティチェック回路３００は、２ビットのデータ電位信号に対するパリティチェックを行う。そこで、トランジスタ３１２のゲートおよびトランジスタ３１４のゲートに入力されるデータ電位信号をＤ１とし、トランジスタ３１６のゲート、トランジスタ３１８のゲート、トランジスタ３２０のゲートおよびトランジスタ３２２のゲートに入力されるデータ電位信号をＤ２とする。ここでのＤ１およびＤ２は送信後（転送後）のデータ電位信号である。パリティチェック回路３００は、送信前後において同一のデータ電位信号であれば、低電位信号が出力され、データ電位信号において誤り（エラー）があれば、高電位信号が出力される。
【０１３９】
トランジスタ３０２のゲート、トランジスタ３０８のゲートおよびトランジスタ３１０のゲートに入力されるクロック信号は、すべて同じ周期の電位信号である。なお、該クロック信号の電位は、一定の周期で高電位または低電位となる。
【０１４０】
まず、トランジスタ３０２のゲート、トランジスタ３０８のゲートおよびトランジスタ３１０のゲートに低電位信号のクロック信号が入力されると、トランジスタ３０２のゲートおよびトランジスタ３１０のゲートは低電位となり、トランジスタ３０２およびトランジスタ３１０はオフする。一方、トランジスタ３０８のゲートも低電位となるが、トランジスタ３０８はオンする。そのため、パリティチェック回路３００にＶｄｄの高電位側電源電位が充電される。なお、ここで、充電されるとは、入力されるデータ電位信号の電位によらず、パリティチェック回路３００に存在するいずれかのノードがＶｄｄの高電位側電源電位と同電位になることをいう。
【０１４１】
ここで、送信前後のデータ電位信号に誤り（エラー）がなく、Ｄ１が高電位信号であり、Ｄ２が低電位信号である場合について説明する。また、送信前のデータ電位信号に対するパリティビット（図４（Ａ）中のＰ．Ｂ．）は、該送信前のデータ電位信号の高電位信号が奇数個である場合は低電位信号が出力され、高電位信号が偶数個である場合は高電位信号が出力されるものする（上記実施の形態１参照）。
【０１４２】
Ｄ１として高電位信号が入力され、かつＤ２として低電位信号が入力されると、トランジスタ３１２、トランジスタ３１８、トランジスタ３２２がオンする。また、トランジスタ３１４、トランジスタ３１６、トランジスタ３２０がオフする。そして、送信前のデータ電位信号に対するパリティビットとして、低電位信号が入力されると、トランジスタ３０６はオンし、トランジスタ３０４はオフする。
【０１４３】
送信後のデータ電位信号および送信前のデータ電位信号に対するパリティビットが入力された際、トランジスタ３０２のゲート、トランジスタ３０８のゲートおよびトランジスタ３１０のゲートに高電位信号のクロック信号が入力されると、トランジスタ３０２およびトランジスタ３１０はオンする。一方、トランジスタ３０８はオフする。
【０１４４】
つまり、送信前後のデータ電位信号に対するパリティビットが同一であると、トランジスタ３０２と電気的に接続されたＶｓｓと出力端子との間は導通することになる。このように該Ｖｓｓと出力端子の間が導通することで、出力端子には、低電位側電源電位の低電位信号が出力される。つまり、出力端子に該低電位信号が出力されることで、送信前後のデータ電位信号に対するパリティビットが同一であることが確認され、送信前後のデータ電位信号が同じであると簡易的に判定できる。
【０１４５】
その後、トランジスタ３０２のゲート、トランジスタ３０８のゲートおよびトランジスタ３１０に低電位信号のクロック信号が入力されると、トランジスタ３０２およびトランジスタ３１０はオフする。トランジスタ３１０は、オフ状態におけるリーク電流が低く、トランジスタ３１０と電気的に接続された出力端子には定電位および接地電位など、電気的に接続されたリーク経路がないものとしていることから、トランジスタ３１０のソースおよびドレインの一方と出力端子との間のノード（ｎｏｄｅ＿Ｂとし、図４（Ａ）の太線部に相当する）はフローティングとなる。それゆえ、トランジスタ３１０がオフされている期間（クロック信号が低電位信号の期間）、パリティチェックの電位信号（パリティチェックの結果）がｎｏｄｅ＿Ｂに保持（記憶）される。
【０１４６】
その後、新たに送信されたデータ電位信号を入力し、パリティチェックを行うことができる。新たに送信されたデータ電位信号と、該データ電位信号の送信前におけるデータ電位信号に対するパリティビットによって、高電位信号または低電位信号が出力される。なお、直前に保持（記憶）されていたパリティチェックの電位信号（パリティチェックの結果）は、新たに出力されたパリティチェックの電位信号に置換される。上記の動作が繰り返すことで、送信前のデータ電位信号が誤り（エラー）なく、送信されたことを簡易的に判定することができる。
【０１４７】
ここで、送信前後のデータ電位信号に誤り（エラー）がある場合について説明する。例として、送信後のデータ電位信号としてＤ１に高電位信号、Ｄ２に高電位信号が入力され（パリティビットは高電位信号）、送信前のデータ電位信号に対するパリティビットが低電位信号である場合について説明する。すでに、パリティチェック回路３００には高電位側電源電位が充電されているものとする。Ｄ１に高電位信号、Ｄ２に高電位信号が入力されることで、トランジスタ３１２、トランジスタ３１８およびトランジスタ３２２がオンし、トランジスタ３１４、トランジスタ３１６およびトランジスタ３２０がオフする。また、パリティビットである低電位信号が、トランジスタ３０４のゲートおよびトランジスタ３０６のゲートに入力されると、トランジスタ３０４はオンし、トランジスタ３０６はオフする。
【０１４８】
上記データ電位信号が入力された際、トランジスタ３０２のゲート、トランジスタ３０８のゲートおよびトランジスタ３１０のゲートに高電位信号のクロック信号が入力されると、トランジスタ３０２およびトランジスタ３１０はオンする。一方、トランジスタ３０８はオフする。
【０１４９】
送信前後のデータ電位信号に対するパリティビットが異なる場合、トランジスタ３０２のソースおよびドレインの一方と電気的に接続されたＶｓｓと出力端子との間は導通せず、パリティチェック回路３００に充電された高電位側電源電位の高電位信号が出力される。つまり、出力端子に該高電位信号が出力されることで、送信前後のデータ電位信号に対するパリティビットが異なることを確認でき、送信前後のデータ電位信号が異なると簡易的に判定できる。
【０１５０】
パリティチェック回路３００において、トランジスタ３１０をオフすることで、ｎｏｄｅ＿Ｂはフローティングとなるため、送信前後のデータ電位信号のパリティチェックに対する電位信号を保持（記憶）することができる。それゆえ、従来のパリティチェック回路と電気的に接続され、必要とされていた記憶素子（レジスタまたはＲＡＭ）を１つのトランジスタで代用することができるため、作製コストが低減された半導体装置を提供することができる。
【０１５１】
なお、パリティチェック回路３００において、連続してデータ電位信号を入力する場合は、保持（記憶）していたパリティチェックに対する電位信号が、新たに入力されたデータ電位信号のパリティチェックに対する電位信号に置換される前に、あらかじめ、保持（記憶）していたパリティチェックに対する電位信号を、パリティチェック回路３００に電気的に接続される他の通信先（記憶素子など）に送信しておくことが好ましい。
【０１５２】
なお、パリティチェック回路３００において、トランジスタ３０２のゲートおよびトランジスタ３０８のゲートに入力されるクロック信号が、トランジスタ３１０のゲートに入力されない回路構成でもよい。例えば、一度出力、保持されたパリティビットを保持する期間を該クロック信号の低電位信号の期間と同じとせず、所望の期間の低電位信号をトランジスタ３１０のゲートに入力することができる。
【０１５３】
なお、パリティチェック回路３００は、トランジスタ３１０のソースおよびドレインの他方と、出力端子の間にインバータが電気的に接続された回路構成としてもよい。その場合は、送信前後のデータ電位信号に対するパリティビットが同一のとき、高電位信号が出力され、該パリティビットが異なるときは、低電位信号が出力される。
【０１５４】
図４（Ａ）に示したパリティチェック回路３００は、パリティチェック回路３００に含まれるｐチャネル型トランジスタを、全てｎチャネル型トランジスタに置き換えてもよい。そこで、図４（Ｂ）に全てｎチャネル型トランジスタで構成されるパリティチェック回路３５０の回路図を示す。なお、パリティチェック回路３５０は、図３に付した符号を適宜用いて説明する。
【０１５５】
パリティチェック回路３５０は、パリティチェック回路３００と同数の（第１乃至第１１の）トランジスタを有している。そして、パリティチェック回路３５０は、パリティチェック回路３００において、トランジスタ３０４がトランジスタ３５４に置き換わっており、トランジスタ３０８がトランジスタ３５８に置き換わっており、トランジスタ３１４がトランジスタ３５３に置き換わっており、トランジスタ３１６がトランジスタ３５６に置き換わっており、トランジスタ３２０がトランジスタ３５５に置き換わっている。パリティチェック回路３５０における他の構成は、パリティチェック回路３００と同様であるとする。
【０１５６】
なお、このように、全て同一の極性を有するトランジスタで構成されたパリティチェック回路は、極性の異なるトランジスタを含むパリティチェック回路より、少ない工程数で作製することができるため、好ましい。
【０１５７】
また、パリティチェック回路３５０は、トランジスタ３１０を設けず、トランジスタ３５４のソースおよびドレインの他方と、トランジスタ３０６のソースおよびドレインの他方とトランジスタ３５８のソースおよびドレインの一方を出力端子と電気的に接続する回路構成であってもよい。
【０１５８】
パリティチェック回路３５０は、パリティビット出力回路１５０と同様に、トランジスタ３５８のゲートにはインバータが電気的に接続されており、トランジスタ３０２のゲートに入力されるクロック信号に対して反転したクロック信号が入力されるようにすることが好ましい。なお、該インバータを設けない場合は、常に、トランジスタ３０２に入力されるクロック信号に対して反転したクロック信号が、トランジスタ３５８のゲートに入力されるようにすればよい。
【０１５９】
入力される送信後のデータ電位信号について下記する。データ電位信号Ｄ１において、トランジスタ３５３のゲートに入力されるデータ電位信号は、パリティビット出力回路１５０と同様に、トランジスタ３１２のゲートに入力されるデータ電位信号に対して反転したデータ電位信号とする。図４（Ｂ）では、トランジスタ３１２のゲートに入力されるデータ電位信号をＤ１＿Ｐとし、トランジスタ３５３のゲートに入力されるデータ電位信号をＤ１＿Ｎとする。また、Ｄ１＿ＰおよびＤ１＿Ｎが、互いに反転した電位信号であればよく、Ｄ１＿ＰがＤ１と同じ電位信号でもよく、Ｄ１＿ＮがＤ１と同じ電位信号でもよい。
【０１６０】
データ電位信号Ｄ２において、トランジスタ３５６のゲートおよびのトランジスタ３５５のゲートに入力されるデータ電位信号は、パリティビット出力回路１５０と同様に、トランジスタ３１８のゲートおよびトランジスタ３２２のゲートに入力されるデータ電位信号に対して反転したデータ電位信号とする。図４（Ｂ）では、トランジスタ３１８のゲートおよびトランジスタ３２２のゲートに入力されるデータ電位信号をＤ２＿Ｐとし、トランジスタ３５６のゲートおよびトランジスタ３５５のゲートに入力されるデータ電位信号をＤ２＿Ｎとする。また、Ｄ２＿ＰおよびＤ２＿Ｎが、互いに反転した電位信号であればよく、Ｄ２＿ＰがＤ２と同じ電位信号でもよく、Ｄ２＿ＮがＤ２と同じ電位信号でもよい。
【０１６１】
パリティチェック回路３５０において、パリティチェックの電位信号の出力方法（回路動作）は、パリティチェック回路３００と同様である。
【０１６２】
パリティチェック回路３５０においても、パリティチェック回路３００と同様に操作されることで、ｎｏｄｅ＿Ｂ（図４（Ｂ）の太線部）はフローティングとなるため、パリティチェックの電位信号をｎｏｄｅ＿Ｂに保持（記憶）することができる。
【０１６３】
パリティチェック回路３００およびパリティチェック回路３５０は、入力されるデータ電位信号が２ビットである場合についてのパリティチェック回路であるが、第２のトランジスタ群３２６を２個以上設けることで、３ビット以上のデータ電位信号に対しても出力されたパリティビットをチェックすることができる。
【０１６４】
ここでは、送信前後のデータ電位信号が８ビットのデータ電位信号であるパリティチェック回路４００について説明する。パリティチェック回路４００の回路図を図５（Ａ）に示す。なお、パリティチェック回路４００は、図４（Ａ）に示したパリティチェック回路３００の第２のトランジスタ群を複数設けた回路であることから、図４（Ａ）に付した符号を適宜用いて説明する。
【０１６５】
パリティチェック回路４００は、パリティチェック回路３００において、第２のトランジスタ群３２６と同等のトランジスタ群を７つ有する。つまり、トランジスタ３０２、トランジスタ３０４、トランジスタ３０６、トランジスタ３０８、トランジスタ３１０、および第１のトランジスタ群３２４乃至第８のトランジスタ群３３８を有する。
【０１６６】
パリティチェック回路４００において、第１のトランジスタ群３２４および第２のトランジスタ群３２６の接続関係は、パリティチェック回路３００と同様である。
【０１６７】
第８のトランジスタ群３３８の第１端子は、第７のトランジスタ群３３６の第３端子と電気的に接続されている。第８のトランジスタ群３３８の第２端子は、第７のトランジスタ群３３６の第４端子と電気的に接続されている。第８のトランジスタ群３３８の第３端子は、トランジスタ３０４のソースおよびドレインの一方と電気的に接続されている。第８のトランジスタ群３３８の第４端子は、トランジスタ３０６のソースおよびドレインの一方と電気的に接続されている。
【０１６８】
次に、第３のトランジスタ群３２８乃至第７のトランジスタ群３３６の接続関係について説明する。第３のトランジスタ群３２８乃至第７のトランジスタ群３３６のうち、任意のトランジスタ群（例えば、第５のトランジスタ群３３２または第６のトランジスタ群３３４など）の第１端子は該任意のトランジスタ群の一つ前に配されたトランジスタ群における第３端子と電気的に接続され、該任意のトランジスタ群の第２端子は、該任意のトランジスタ群の一つ前に配されたトランジスタ群における第４端子と電気的に接続されている。また、任意のトランジスタ群の第３端子は、該任意のトランジスタ群の一つ後に配されたトランジスタ群における第１端子と電気的に接続され、任意のトランジスタ群の４端子は、該任意のトランジスタ群の一つ後に配されたトランジスタ群における第２端子と電気的に接続されている。
【０１６９】
例えば、第３のトランジスタ群３２８の第１端子は、第２のトランジスタ群３２６の第３端子と電気的に接続されており、第３のトランジスタ群３２８の第２端子は、第２のトランジスタ群３２６の第４端子と電気的に接続されている。第３のトランジスタ群３２８の第３端子は、第４のトランジスタ群３３０の第１端子と電気的に接続されており、第３のトランジスタ群３２８の第４端子は、第４のトランジスタ群３３０の第２端子と電気的に接続されている。
【０１７０】
なお、パリティチェック回路４００において、第１のトランジスタ群３２４および第２のトランジスタ群３２６が有しているトランジスタの接続関係は、パリティチェック回路３００における接続関係と同じである。
【０１７１】
また、パリティチェック回路４００において、Ｖｓｓとトランジスタ３０２の接続関係、トランジスタ３０２と第１のトランジスタ群３２４の接続関係、Ｖｄｄとトランジスタ３０８の接続関係、トランジスタ３０４、トランジスタ３０６およびトランジスタ３０８とトランジスタ３１０の接続関係は、全てパリティチェック回路３００と同様である。
【０１７２】
なお、パリティチェック回路４００は、トランジスタ３１０を設けず、トランジスタ３０４のソースおよびドレインの他方と、トランジスタ３０６のソースおよびドレインの他方と、トランジスタ３０８のソースおよびドレインの一方を出力端子と電気的に接続する回路構成であってもよい。
【０１７３】
パリティチェック回路４００の動作は、パリティチェック回路３００と同様である。まず、トランジスタ３０２、トランジスタ３０８およびトランジスタ３１０のゲートに入力されるクロック信号が低電位のとき、パリティチェック回路４００に高電位側電源電位が充電される。
【０１７４】
次に、クロック信号が高電位のとき、第１のトランジスタ群３２４乃至第８のトランジスタ群３３８に送信後のデータ電位信号が入力されると、該データ電位信号に対応して、第１のトランジスタ群３２４乃至第８のトランジスタ群３３８が有するトランジスタは、オンまたはオフされる。トランジスタ３０４のゲートおよびトランジスタ３０６のゲートには、送信前のデータ電位信号に対するパリティビットが入力される。送信前後のデータ電位信号に対するパリティビットが同一であれば、トランジスタ３０２のソースおよびドレインの一方と電気的に接続されたＶｓｓと出力端子との間が導通し、低電位側電源電位の低電位信号が出力される。つまり、該低電位信号が出力された場合は、送信前後のデータ電位信号が同じであると簡易的に判定できる。
【０１７５】
一方、送信前後のデータ電位信号に対するパリティビットが異なれば、トランジスタ３０２のソースおよびドレインの一方と電気的に接続されたＶｓｓと出力端子との間が導通せず、パリティチェック回路４００に充電された高電位側電源電位の高電位信号が出力される。つまり、該高電位信号が出力された場合は、送信前後のデータ電位信号が異なると簡易的に判定できる。
【０１７６】
パリティチェック回路４００においても、トランジスタ３１０をオフすることで、ｎｏｄｅ＿Ｂはフローティングとなるため、送信前後のデータ電位信号のパリティチェックに対する電位信号をｎｏｄｅ＿Ｂに保持（記憶）することができる。つまり、従来のパリティチェック回路と電気的に接続され、必要とされていた記憶素子（レジスタまたはＲＡＭ）を１つのトランジスタで代用することができるため、作製コストが低減された半導体装置を提供することができる。
【０１７７】
また、パリティチェック回路３００と同様に、パリティチェック回路４００においても、オフ電流の低いトランジスタを配することで、再度電源をオンしたときの回路動作の立ち上がりを早くすることができる。
【０１７８】
パリティチェック回路４００においても、連続してデータ電位信号を入力する場合は、保持（記憶）していたパリティチェックに対する電位信号が、新たに入力されたデータ電位信号のパリティチェックに対する電位信号に置換される前に、保持（記憶）していたパリティチェックに対する電位信号を、パリティチェック回路４００に電気的に接続される他の通信先（記憶素子など）に送信しておくことが好ましい。
【０１７９】
なお、パリティチェック回路４００において、トランジスタ３０２のゲートおよびトランジスタ３０８のゲートに入力されるクロック信号が、トランジスタ３１０のゲートに入力されない回路構成でもよい。例えば、一度出力、保持されたパリティビットを保持する期間を該クロック信号の低電位信号の期間と同じとせず、所望の期間の低電位信号をトランジスタ３１０のゲートに入力することができる。
【０１８０】
なお、パリティチェック回路４００は、トランジスタ３１０のソースおよびドレインの他方と、出力端子との間にインバータが電気的に接続された回路構成としてもよい。その場合は、送信前後のデータ電位信号に対するパリティビットが同一のとき、高電位信号が出力され、該パリティビットが異なるときは、低電位信号が出力される。
【０１８１】
パリティチェック回路４００は、８ビットのデータ電位信号に対するパリティチェック回路であるが、３ビット以上のデータ電位信号に対する全てのパリティチェック回路における接続関係は、下記のとおりである（図５（Ｂ）参照）。
【０１８２】
３ビット以上のデータ電位信号に対するパリティチェック回路は、トランジスタ３０２と、トランジスタ３０４と、トランジスタ３０６と、トランジスタ３０８と、トランジスタ３１０と、第１のトランジスタ群３２４乃至第ｍ（ｍは３以上の自然数）のトランジスタ群３４２を有する。第１のトランジスタ群３２４は、トランジスタ３１２、トランジスタ３１４、および４の端子を有しており、第ｍのトランジスタ群３４２は、第２のトランジスタ群３２６と同等に、トランジスタ３１６、トランジスタ３１８、トランジスタ３２０、トランジスタ３２２、および４の端子を有している。第１のトランジスタ群３２４の第１端子および第１のトランジスタ群３２４の第２端子は、トランジスタ３０２のソースおよびドレインの他方と電気的に接続される。第１のトランジスタ群３２４の第３端子は、第２のトランジスタ群３２６の第１端子と電気的に接続される。第１のトランジスタ群３２４の第４端子は、第２のトランジスタ群３２６の第２端子と電気的に接続される。第ｍのトランジスタ群３４２の第１端子は、第ｍ−１のトランジスタ群３４０の第３端子と電気的に接続される。第ｍのトランジスタ群３４２の第２端子は、第ｍ−１のトランジスタ群３４０の第４端子と電気的に接続されており、第ｍのトランジスタ群３４２の第３端子は、トランジスタ３０４のソースおよびドレインの一方と電気的に接続される。第ｍのトランジスタ群３４２の第４端子は、トランジスタ３０６のソースおよびドレインの一方と電気的に接続される。なお、その他、トランジスタ３０２、トランジスタ３０８、トランジスタ３１０、ＶｓｓおよびＶｄｄの接続関係、第１のトランジスタ群３２４乃至第ｍのトランジスタ群３４２が有しているトランジスタの接続関係（トランジスタ３１２、トランジスタ３１４、トランジスタ３１６、トランジスタ３１８、トランジスタ３２０およびトランジスタ３２２）は、パリティチェック回路３００と同様である。
【０１８３】
上記接続関係を有するパリティチェック回路であれば、パリティチェック回路３００、パリティチェック回路３５０およびパリティチェック回路４００と同様の動作をさせることができる。
【０１８４】
３ビット以上のデータ電位信号に対するパリティチェック回路を、上記した接続関係を有するパリティチェック回路とすることで、従来のパリティチェック回路と比べて、構成するトランジスタ数を少なくすることができる。それゆえ、従来のパリティチェック回路に比べて消費電力を低減することができ、パリティチェック回路自体の微細化もできる。したがって、従来に比べて消費電力が低減された半導体装置、および微細化された半導体装置を提供することができる。さらに、半導体装置の作製コストを低減させ、半導体装置の歩留まりを向上させることができる。
【０１８５】
また、パリティチェック回路４００に含まれるｐチャネル型トランジスタを全てｎチャネル型トランジスタに置き換えてもよい。図６にその一例のパリティチェック回路４５０を示す。なお、パリティチェック回路４５０は、図５（Ａ）に付した符号を適宜用いて説明する。
【０１８６】
パリティチェック回路４５０は、パリティチェック回路４００と同数のトランジスタを有している。そして、パリティチェック回路４５０は、パリティチェック回路４００において、トランジスタ３０４が第２のトランジスタ３５４に置き換わっている。第１のトランジスタ群３２４においては、トランジスタ３１４がトランジスタ３５３に置き換わっている。第２のトランジスタ群３２６のおいては、トランジスタ３１６がトランジスタ３５６に置き換わっており、トランジスタ３２０がトランジスタ３５５に置き換わっている。さらに、第３のトランジスタ群３２８乃至第８のトランジスタ群３３８においても、第２のトランジスタ群３２６と同様にｐチャネル型トランジスタがｎチャネル型トランジスタに置き換わっている。また、パリティチェック回路４５０における他の構成は、パリティチェック回路４００と同様であるとする。
【０１８７】
なお、このように、全て同一の極性を有するトランジスタで構成されたパリティチェック回路は、極性の異なるトランジスタを含むパリティチェック回路より、少ない工程数で作製することができるため、好ましい。
【０１８８】
また、パリティチェック回路４５０は、トランジスタ３１０を設けず、トランジスタ３５４のソースおよびドレインの他方と、トランジスタ３０６のソースおよびドレインの他方と、トランジスタ３５８のソースおよびドレインの一方を出力端子と電気的に接続する回路構成であってもよい。
【０１８９】
パリティチェック回路４５０の動作は、入力されるデータ電位信号が２ビット（Ｄ１＿ＰおよびＤ１＿ＮならびにＤ２＿ＰおよびＤ２＿Ｎ）から８ビット（Ｄ１＿ＰおよびＤ１＿Ｎ乃至Ｄ８＿ＰおよびＤ８＿Ｎ）に変更されている点を除いては、パリティチェック回路４００の動作と同様である。したがって、パリティチェック回路４００における動作の説明を参照できる。
【０１９０】
さらに、本発明の一態様であるパリティチェック回路は、上記した接続関係を有していれば、本実施の形態に記載した回路構成に限定されない。例えば、パリティチェック回路３００において、トランジスタ３０８のソースおよびドレインの一方とトランジスタ３１０のソースおよびドレインの一方との間に容量素子を設ける回路構成であってもよい。この場合、該容量素子の一方の電極はトランジスタ３０８のソースおよびドレインの一方と電気的に接続され、該容量素子の他方の電極はトランジスタ３１０のソースおよびドレインの一方と電気的に接続すればよい。
【０１９１】
パリティチェック回路３００およびパリティチェック回路４００において、トランジスタ３０２、トランジスタ３０４、トランジスタ３０６、トランジスタ３０８、トランジスタ３１２、トランジスタ３１４、トランジスタ３１６、トランジスタ３１８、トランジスタ３２０およびトランジスタ３２２には、特に制限はなく、半導体材料を含む基板を用いて形成されるトランジスタであればよい。また、パリティチェック回路３５０およびパリティチェック回路４５０において、トランジスタ３５４、トランジスタ３５８、トランジスタ３５３、およびトランジスタ３５６およびトランジスタ３５５には、特に制限はなく、半導体材料を含む基板を用いて形成されるトランジスタであればよい。
【０１９２】
本実施の形態に示したパリティチェック回路において、出力端子と電気的に接続されているトランジスタ（例えば、上記パリティチェック回路におけるトランジスタ３１０）は、上記したようにオフ電流がチャネル幅１μｍあたり１×１０−１７Ａ以下のトランジスタである。該トランジスタには、酸化物半導体などのワイドギャップ半導体にチャネル形成領域を有するトランジスタが挙げられる。なお、本実施の形態に示したパリティチェック回路において、出力端子と電気的に接続されているトランジスタは、先の実施の形態で示したパリティビット出力回路において、出力端子と電気的に接続されているトランジスタと同様であることから実施の形態１の説明を参照することができる。
【０１９３】
なお、本実施の形態に示したパリティチェック回路においても、トランジスタ３１０以外の全てのトランジスタには、上記した酸化物半導体層などのワイドギャップ半導体層をチャネル形成領域に適用したトランジスタを適宜、配してもよい。
【０１９４】
また、本実施の形態に示したパリティチェック回路においても、不揮発性を実施するためには、ＭＴＪ素子を用いることより、極めてオフ電流の低いトランジスタ、特に酸化物半導体を用いたトランジスタを用いるほうが好ましい。
【０１９５】
以上より、本発明の一態様によれば、消費電力が低減され、作製コストの低下および歩留まりの向上された半導体装置を提供することができる。なお、本実施の形態の内容または該内容の一部は、他の実施の形態の内容もしくは該内容の一部と自由に組み合わせることが可能である。
【０１９６】
（実施の形態３）
本実施の形態では、先の実施の形態で説明したパリティビット出力回路およびパリティチェック回路に含まれるトランジスタの作製方法について説明する。
【０１９７】
先の実施の形態で説明したパリティビット出力回路およびパリティチェック回路に含まれる、ｐチャネル型トランジスタおよびｎチャネル型トランジスタは、半導体材料を含む基板を用いて一般的な方法により形成すればよい。なお、本実施の形態では、図面の明瞭化のため、半導体基板には一方の極性のトランジスタが形成されているものとする。
【０１９８】
特に、先の実施の形態で説明したパリティビット出力回路およびパリティチェック回路に含まれるオフ電流の低いトランジスタは、半導体材料を含む基板を用いてｐチャネル型トランジスタおよびｎチャネル型トランジスタを形成した後に、これらの上に酸化物半導体層にチャネル形成領域を有するトランジスタを形成することで得られる。また、ｐチャネル型トランジスタおよびｎチャネル型トランジスタが設けられた半導体基板７００を被形成基板とし、該基板上に、チャネル形成領域が酸化物半導体であるトランジスタを設けることで、該パリティビット出力回路および該パリティチェック回路におけるトランジスタの占有面積を縮小することが可能である。故に、該パリティビット出力回路および該パリティチェック回路は微細化が可能である。なお、該パリティビット出力回路および該パリティチェック回路に含まれる他のｎチャネル型トランジスタに、酸化物半導体層にチャネル形成領域を有するトランジスタを適用してもよい。
【０１９９】
なお、ｐチャネル型トランジスタおよびｎチャネル型トランジスタが設けられた半導体基板７００は、ソースおよびドレインとして機能する高濃度不純物領域７０１、低濃度不純物領域７０２、ゲート絶縁膜７０３、ゲート電極７０４、層間絶縁膜７０５を有する（図７参照）。
【０２００】
酸化物半導体をチャネル形成領域に適用したトランジスタ７１０は、ｐチャネル型トランジスタおよびｎチャネル型トランジスタが設けられた半導体基板７００上に設けられた酸化物半導体層７１１と、酸化物半導体層７１１に接して離間して設けられたソース電極７１２ａおよびドレイン電極７１２ｂと、少なくとも酸化物半導体層７１１のチャネル形成領域上に設けられたゲート絶縁膜７１３と、酸化物半導体層７１１に重畳してゲート絶縁膜７１３上に設けられたゲート電極７１４と、を有する（図７参照）。
【０２０１】
層間絶縁膜７０５は、酸化物半導体層７１１の下地絶縁膜としても機能する。
【０２０２】
層間絶縁膜７０５は、少なくとも表面に酸素を含み、酸素の一部が加熱処理により脱離する絶縁性酸化物により形成するとよい。酸素の一部が加熱処理により脱離する絶縁性酸化物としては、化学量論比よりも多くの酸素を含むものを用いることが好ましい。これは、該加熱処理により、層間絶縁膜７０５に接する酸化物半導体膜に酸素を供給することができるためである。
【０２０３】
化学量論比よりも多くの酸素を含む絶縁性酸化物として、例えば、ＳｉＯｘにおいてｘ＞２である酸化シリコンが挙げられる。ただし、これに限定されず、層間絶縁膜７０５は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化ハフニウムまたは酸化イットリウムなどで形成してもよい。
【０２０４】
なお、層間絶縁膜７０５は、複数の膜が積層されて形成されていてもよい。層間絶縁膜７０５は、例えば、窒化シリコン膜上に酸化シリコン膜が設けられた積層構造であってもよい。
【０２０５】
化学量論比よりも多くの酸素を含む絶縁性酸化物では、酸素の一部が加熱処理により脱離しやすい。酸素の一部が加熱処理により脱離しやすいときのＴＤＳ分析による酸素の脱離量（酸素原子に換算した値）は、１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０２０ａｔｏｍｓ／ｃｍ３以上、より好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上であるとよい。
【０２０６】
ここで、ＴＤＳ分析の方法について説明する。ＴＤＳ分析における気体の脱離量は、ＴＤＳ分析におけるスペクトルの積分値に比例する。このため、酸化物におけるＴＤＳ分析におけるスペクトルの積分値と標準試料の基準値から、気体の脱離量を計算することができる。標準試料の基準値は、ある特定の原子を含む試料（標準試料）におけるスペクトルの積分値に対する原子密度の割合である。
【０２０７】
例えば、所定の密度の水素を含むシリコンウェハ（標準試料）のＴＤＳ分析におけるスペクトルと酸化物のＴＤＳ分析におけるスペクトルから、酸化物の酸素分子（Ｏ２）の脱離量（ＮＯ２）は、次式で求めることができる。
【０２０８】
【数１】
0005936908.tif 000003
【０２０９】
ＮＨ２は、標準試料から脱離した水素分子（Ｈ２）を密度に換算した値である。ＳＨ２は、標準試料の水素分子（Ｈ２）のＴＤＳ分析におけるスペクトルの積分値である。すなわち、ＮＨ２／ＳＨ２を標準試料の基準値とする。ＳＯ２は、絶縁性酸化物の酸素分子（Ｏ２）のＴＤＳ分析におけるスペクトルの積分値である。αは、ＴＤＳ分析におけるスペクトル強度に影響する係数である。上記式の詳細に関しては、特開平０６−２７５６９７号公報を参照されたい。
【０２１０】
なお、ＴＤＳ分析による酸素の脱離量（酸素原子に換算した値）は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ａｔｏｍｓ／ｃｍ３の水素原子を含むシリコンウェハを用いて測定した場合の値を示している。
【０２１１】
なお、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、前記係数αは酸素分子のイオン化率を含んでいるため、酸素分子の放出量を評価することで、酸素原子の放出量についても算出することができる。
【０２１２】
なお、ＮＯ２は酸素分子（Ｏ２）の脱離量である。そのため、酸素原子で換算した酸素の脱離量は、酸素分子（Ｏ２）の脱離量の２倍である。
【０２１３】
層間絶縁膜７０５は、スパッタリング法またはＣＶＤ法などにより形成すればよいが、好ましくはスパッタリング法を用いる。層間絶縁膜７０５として、酸化シリコン膜を形成する場合には、ターゲットとして石英（好ましくは合成石英）ターゲット、スパッタリングガスとしてアルゴンガスを用いればよい。または、ターゲットとしてシリコンターゲット、スパッタリングガスとして酸素を含むガスを用いてもよい。なお、酸素を含むガスとしては、アルゴンガスと酸素ガスの混合ガスでもよいし、酸素ガスのみであってもよい。
【０２１４】
層間絶縁膜７０５を形成した後、酸化物半導体層７１１に加工される酸化物半導体膜を形成する前に第１の加熱処理を行う。第１の加熱処理は、層間絶縁膜７０５中に含まれる水および水素を除去するための工程である。それゆえ、第１の加熱処理の温度は、層間絶縁膜７０５中に含まれる水および水素が脱離する温度（脱離量のピークを有する温度）以上ｐチャネル型トランジスタおよびｎチャネル型トランジスタが設けられた半導体基板７００の変質または変形する温度未満とするとよく、後に行う第２の加熱処理よりも低い温度とすればよい。
【０２１５】
そして、酸化物半導体膜を形成した後、第２の加熱処理を行う。第２の加熱処理は、該酸化物半導体膜を形成した際に混入した水分または水素を該酸化物半導体膜から除去するための工程であり、さらには層間絶縁膜７０５を酸素の供給源として該酸化物半導体膜に酸素を供給する工程である。第２の加熱処理は、例えば、２００℃以上半導体基板７００の歪み点未満とすることが好ましい。ただし、第２の加熱処理を行うタイミングはこれに限定されず、該酸化物半導体膜を加工して酸化物半導体層７１１を形成した後に行ってもよい。このように、酸化物半導体膜の水素濃度を低くすることで、トランジスタのしきい値電圧がマイナスにシフトすることを防止できる。
【０２１６】
また、酸化物半導体膜に酸素を供給する工程として、酸素プラズマによる酸素ドーピング処理、またはイオンインプランテーション法などによる酸素ドーピング処理を行ってもよい。イオンインプランテーション法による酸素ドーピング処理によって、酸化物半導体膜に酸素を過剰に含ませることができる。第２の加熱処理、または第２の加熱処理後の酸素ドーピング処理によって、作製されるトランジスタ７１０の電気特性のばらつきを低減することができる。
【０２１７】
なお、第２の加熱処理においては、窒素ガス、またはヘリウム、ネオン若しくはアルゴンなどの希ガスに、水素、水、水酸基または水素化物などが含まれないことが好ましい。または、加熱処理装置に導入する窒素ガス、またはヘリウム、ネオン、アルゴンなどの希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【０２１８】
また、第２の加熱処理の条件、または酸化物半導体膜若しくは酸化物半導体層７１１の材料によっては、酸化物半導体膜若しくは酸化物半導体層７１１は、単結晶構造または非単結晶構造となる場合がある。非単結晶構造とは、微結晶構造および多結晶構造を含む。例えば、結晶化率が９０％以上、または８０％以上の微結晶構造の酸化物半導体層である。また、非単結晶構造には、結晶領域を含まない非晶質構造および結晶領域を含む非晶質構造も含む。結晶領域を含む非晶質構造の一例としては、非晶質構造の中に微結晶部（粒径１ｎｍ以上２０ｎｍ以下（代表的には２ｎｍ以上４ｎｍ以下）が混在する酸化物半導体層である。
【０２１９】
なお、酸化物半導体膜の被形成面である層間絶縁膜７０５の平均面荒さ（Ｒａ）は、１ｎｍ以下、好ましくは０．３ｎｍ以下であることが好ましい。酸化物半導体膜が結晶性である場合に結晶方位を揃えることができるためである。また、酸化物半導体膜または酸化物半導体層７１１の被形成面である層間絶縁膜７０５の平坦性が向上することで、表面の平坦性が高い酸化物半導体膜または酸化物半導体層７１１を得ることができるため、より電界効果移動が高いトランジスタを得ることができる。
【０２２０】
また、非晶質構造の酸化物半導体膜または酸化物半導体層７１１は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い電界効果移動度を得ることができる。
【０２２１】
結晶構造（単結晶構造、結晶性を有している領域を含む非晶質構造、多結晶構造および微結晶構造）を有する酸化物半導体膜または酸化物半導体層７１１では、よりバルク内欠陥を低減することができ、該酸化物半導体膜または酸化物半導体層７１１の表面の平坦性を高めれば、非晶質構造の酸化物半導体膜以上の電界効果移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上（本実施の形態では、層間絶縁膜７０５）に酸化物半導体膜を形成することが好ましく、上記したように、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下の表面上に形成するとよい。
【０２２２】
なお、ここで、平均面粗さ（Ｒａ）とは、ＪＩＳＢ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている中心線平均粗さ（Ｒａ）を、測定面に対して適用できるよう三次元に拡張したものをいう。平均面粗さ（Ｒａ）は、基準面から指定面までの偏差の絶対値を平均した値で表現される。
【０２２３】
ここで、中心線平均粗さ（Ｒａ）は、粗さ曲線からその中心線の方向に測定長さＬの部分を抜き取り、この抜き取り部の中心線の方向をＸ軸、縦倍率の方向（Ｘ軸に垂直な方向）をＹ軸とし、粗さ曲線をＹ＝Ｆ（Ｘ）で表すとき、次の式（１）で与えられる。
【０２２４】
【数２】
0005936908.tif 000004
【０２２５】
そして、平均面粗さ（Ｒａ）は、測定データの示す面である測定面をＺ＝Ｆ（Ｘ，Ｙ）で表すとき、基準面から指定面までの偏差の絶対値を平均した値で表現され、次の式（２）で与えられる。
【０２２６】
【数３】
0005936908.tif 000005
【０２２７】
ここで、指定面とは、粗さ計測の対象となる面であり、座標（Ｘ１，Ｙ１）（Ｘ１，Ｙ２）（Ｘ２，Ｙ１）（Ｘ２，Ｙ２）で表される４点により囲まれる長方形の領域とし、指定面が理想的にフラットであるとしたときの面積をＳ０とする。
【０２２８】
また、基準面とは、指定面の平均の高さにおける、ＸＹ平面と平行な面のことである。つまり、指定面の高さの平均値をＺ０とするとき、基準面の高さもＺ０で表される。
【０２２９】
平均面粗さ（Ｒａ）は、原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
【０２３０】
このように、層間絶縁膜７０５の平均面粗さを１ｎｍ以下、好ましくは０．３ｎｍ以下とするためには、化学的機械的研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）処理を行えばよい。ＣＭＰ処理は、酸化物半導体膜の形成前に行えばよいが、第１の加熱処理の前に行うことが好ましい。
【０２３１】
ここで、ＣＭＰ処理は、一回以上行えばよい。複数回に分けてＣＭＰ処理を行う場合には、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行うことが好ましい。
【０２３２】
また、層間絶縁膜７０５を平坦化させるためには、ＣＭＰ処理に代えてプラズマ処理などを行ってもよい。ここで、プラズマ処理には希ガスを用いればよい。このプラズマ処理により、被処理面に不活性ガスのイオンが照射され、スパッタリング効果により被処理面の微細な凹凸が平坦化される。このようなプラズマ処理は逆スパッタとも呼ばれる。
【０２３３】
なお、層間絶縁膜７０５を平坦化するためには、前記処理の一種以上を適用すればよい。例えば、逆スパッタのみを行ってもよいし、ＣＭＰ処理を行った後にドライエッチングを行ってもよい。ただし、酸化物半導体膜の被形成面である層間絶縁膜７０５に水を混入させないためには、ドライエッチングまたは逆スパッタを用いることが好ましい。特に、第１の加熱処理を行った後に平坦化処理を行う場合にはドライエッチングまたは逆スパッタを用いることが好ましい。
【０２３４】
酸化物半導体層７１１は、例えば、酸化物半導体膜を形成し、該酸化物半導体膜上にエッチングマスクを形成してエッチングを行うことで選択的に形成すればよい。または、インクジェット法などを用いてもよい。
【０２３５】
酸化物半導体膜は、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系金属酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系金属酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系金属酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系金属酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系金属酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系金属酸化物を用いることができる。または三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ系金属酸化物、Ｉｎ−Ａｌ−Ｚｎ系金属酸化物、Ｉｎ−Ｓｎ−Ｚｎ系金属酸化物、Ａｌ−Ｇａ−Ｚｎ系金属酸化物、Ｓｎ−Ａｌ−Ｚｎ系金属酸化物、Ｉｎ−Ｈｆ−Ｚｎ系金属酸化物、Ｉｎ−Ｌａ−Ｚｎ系金属酸化物、Ｉｎ−Ｃｅ−Ｚｎ系金属酸化物、Ｉｎ−Ｐｒ−Ｚｎ系金属酸化物、Ｉｎ−Ｎｄ−Ｚｎ系金属酸化物、Ｉｎ−Ｓｍ−Ｚｎ系金属酸化物、Ｉｎ−Ｅｕ−Ｚｎ系金属酸化物、Ｉｎ−Ｇｄ−Ｚｎ系金属酸化物、Ｉｎ−Ｔｂ−Ｚｎ系金属酸化物、Ｉｎ−Ｄｙ−Ｚｎ系金属酸化物、Ｉｎ−Ｈｏ−Ｚｎ系金属酸化物、Ｉｎ−Ｅｒ−Ｚｎ系金属酸化物、Ｉｎ−Ｔｍ−Ｚｎ系金属酸化物、Ｉｎ−Ｙｂ−Ｚｎ系金属酸化物、Ｉｎ−Ｌｕ−Ｚｎ系金属酸化物、Ｓｎ−Ｇａ−Ｚｎ系金属酸化物を用いることができる。または二元系金属の酸化物であるＩｎ−Ｚｎ系金属酸化物、Ｓｎ−Ｚｎ系金属酸化物、Ａｌ−Ｚｎ系金属酸化物、Ｚｎ−Ｍｇ系金属酸化物、Ｓｎ−Ｍｇ系金属酸化物、Ｉｎ−Ｍｇ系金属酸化物、Ｉｎ−Ｇａ系金属酸化物を用いることができる。または、酸化インジウム、酸化スズ、酸化亜鉛などを用いてもよい。なお、「ｎ元系金属酸化物」はｎ種類の金属酸化物で構成されるものである。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系金属酸化物は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
【０２３６】
また、酸化物半導体膜は、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される金属酸化物材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体膜として、Ｉｎ３ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される金属酸化物材料を用いてもよい。
【０２３７】
例えば、原子比がＩｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）またはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）であるＩｎ−Ｇａ−Ｚｎ系金属酸化物や、その組成の近傍の金属酸化物を用いることができる。また、原子数比がＩｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）またはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）であるＩｎ−Ｓｎ−Ｚｎ系金属酸化物や、その組成の近傍の金属酸化物を用いるとよい。
【０２３８】
しかし、これらに限られず、必要とする半導体特性（電界効果移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
【０２３９】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系金属酸化物では比較的容易に高い電界効果移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系金属酸化物（ＩＧＺＯと呼ぶことができる）でも、バルク内欠陥密度を低減することにより電界効果移動度を上げることができる。
【０２４０】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である金属酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）である金属酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ−Ａ）２＋（ｂ−Ｂ）２＋（ｃ−Ｃ）２≦ｒ２を満たすことをいう。ｒとしては、例えば、０．０５とすればよい。なお、他の金属酸化物においてもこの関係を満たす。
【０２４１】
なお、前記金属酸化物には、これらの化学量論比に対し、酸素を過剰に含ませることが好ましい。酸素を過剰に含ませると、形成される酸化物半導体膜の酸素欠損によるキャリアの生成を抑制することができる。
【０２４２】
なお、酸化物半導体膜に適用することができる金属酸化物は、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、更に好ましくは３ｅＶ以上であるとよい。このように、バンドギャップの広い金属酸化物を用いると、トランジスタのオフ電流を低減することができる。
【０２４３】
なお、酸化物半導体膜には、水素が含まれる。この水素は、水素原子の他、水素分子、水、水酸基、またはその他の水素化物として含まれる場合もある。酸化物半導体膜に含まれる水素は、極力少ないことが好ましい。
【０２４４】
なお、酸化物半導体膜のアルカリ金属およびアルカリ土類金属は少なくすることが好ましく、これらの濃度は、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、更に好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下とする。アルカリ金属およびアルカリ土類金属は、酸化物半導体と結合するとキャリアが生成されることがあり、トランジスタのオフ電流を増大させる原因となるからである。
【０２４５】
なお、酸化物半導体膜の形成方法および厚さは特に限定されず、作製するトランジスタのサイズなどに応じて決めればよい。酸化物半導体膜の形成方法としては、例えば、スパッタリング法、塗布法、印刷法、分子線エピタキシー法またはパルスレーザー蒸着法などが挙げられる。酸化物半導体膜の厚さは、３ｎｍ以上５０ｎｍ以下とすればよい。これは、酸化物半導体膜の厚さを５０ｎｍ以上に厚くするとノーマリーオンとなるおそれがあるためである。また、トランジスタのチャネル長を３０μｍとしたときには、酸化物半導体膜の厚さは５ｎｍ以下とすると短チャネル効果を抑制することができる。
【０２４６】
一例として、スパッタリング法により、酸化物半導体膜をＩｎ−Ｚｎ系金属酸化物で形成する場合には、ターゲットの組成を原子数比で、Ｉｎ／Ｚｎ＝１〜１００、好ましくはＩｎ／Ｚｎ＝１〜２０、さらに好ましくはＩｎ／Ｚｎ＝１〜１０とする。Ｚｎの原子数比を好ましい前記範囲とすることで、電界効果移動度を向上させることができる。ここで、酸素を過剰に含ませるために、化合物の原子数比Ｉｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚを、Ｚ＞１．５Ｘ＋Ｙとすることが好ましい。
【０２４７】
また、スパッタリング法により、酸化物半導体膜をＩｎ−Ｓｎ−Ｚｎ系金属酸化物で形成する場合には、用いるターゲットの組成比をＩｎ：Ｓｎ：Ｚｎが、原子数比で、１：２：２、２：１：３、１：１：１、または２０：４５：３５で示されるターゲットとする。なお、Ｉｎ−Ｓｎ−Ｚｎ系金属酸化物においても酸素を過剰に含ませることが好ましい。
【０２４８】
本実施の形態では、好ましい一例として、Ｉｎ−Ｇａ−Ｚｎ系金属酸化物ターゲットを用いたスパッタリング法により酸化物半導体膜を形成する。ここで、スパッタリングガスとしては、希ガス（例えばアルゴン）、酸素ガスまたは希ガスと酸素ガスの混合ガスを用いればよい。
【０２４９】
また、Ｉｎ−Ｇａ−Ｚｎ系金属酸化物ターゲットの一例としては、好ましくは、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、４：２：３、３：１：２、１：１：２、２：１：３、または３：１：４で示されるターゲットとする。なお、ＩＧＺＯにおいても酸素を過剰に含ませることが好ましい。
【０２５０】
なお、酸化物半導体膜を形成する際に用いるスパッタリングガスとしては、水素、水、水酸基または水素化物などが除去された高純度ガスを用いることが好ましい。スパッタリングガスを高純度ガスとするためには、処理室の内壁などに付着したガスを除去し、酸化物半導体膜を形成する前にｐチャネル型トランジスタおよびｎチャネル型トランジスタが設けられた半導体基板７００を加熱処理すればよい。また、処理室に導入するスパッタリングガスを高純度ガスとしてもよく、このとき、アルゴンガスの純度は９Ｎ（９９．９９９９９９９％）以上とし、露点を−１２１℃以下とし、水を０．１ｐｐｂとし、水素を０．５ｐｐｂとすればよい。酸素ガスの純度は８Ｎ（９９．９９９９９９％）以上とし、露点を−１１２℃以下とし、水を１ｐｐｂとし、水素を１ｐｐｂとすればよい。また、ｐチャネル型トランジスタおよびｎチャネル型トランジスタが設けられた半導体基板７００を高温に保持した状態で酸化物半導体膜を形成すると、酸化物半導体膜に含まれる不純物濃度を低減することができる。ここで、ｐチャネル型トランジスタおよびｎチャネル型トランジスタが設けられた半導体基板７００の温度は、１５０℃以上、好ましくは２００℃以上、より好ましくは４００℃以上とすればよい。なお、スパッタリング法を適用したことにより酸化物半導体膜に混入する損傷を少なくすることができる。
【０２５１】
酸化物半導体膜が結晶構造を有する場合には、ｃ軸方向に配向した結晶性の酸化物半導体（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＣＡＡＣ−ＯＳ）膜とすることが好ましい。上記酸化物半導体膜をＣＡＡＣ−ＯＳ膜とすることで、トランジスタの信頼性を高めることができる。
【０２５２】
なお、ＣＡＡＣ−ＯＳ膜とは、結晶がｃ軸配向し、且つａｂ面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、ｃ軸においては、金属原子が層状に配列し、または金属原子と酸素原子が層状に配列し、ａｂ面（あるいは表面または界面）においては、ａ軸またはｂ軸の向きが異なる（ｃ軸を中心に回転した）結晶を含む酸化物半導体膜をいう。
【０２５３】
なお、広義には、ＣＡＡＣ−ＯＳ膜とは、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形若しくは六角形、または正三角形若しくは正六角形の原子配列を有し、且つｃ軸に垂直な方向から見て、金属原子が層状に配列した相、または金属原子と酸素原子が層状に配列した相を含む酸化物半導体膜をいう。
【０２５４】
なお、ＣＡＡＣ−ＯＳ膜は単結晶ではないが、非晶質のみから形成されているものでもない。また、ＣＡＡＣ−ＯＳ膜は結晶化した領域（結晶領域）を含むが、一つの結晶領域と他の結晶領域の境界を明確に判別できなくてもよい。
【０２５５】
また、ＣＡＡＣ−ＯＳ膜を構成する酸素の一部が窒素で置換されていてもよい。また、ＣＡＡＣ−ＯＳ膜を構成する個々の結晶領域のｃ軸は一定の方向（例えば、ＣＡＡＣ−ＯＳ膜を支持する基板面またはＣＡＡＣ−ＯＳ膜の表面、膜面若しくは界面などに垂直な方向）に揃えられていてもよい。または、ＣＡＡＣ−ＯＳ膜を構成する個々の結晶領域のａｂ面の法線は一定の方向（例えば、基板面、表面、膜面若しくは界面などに垂直な方向）であってもよい。
【０２５６】
なお、ＣＡＡＣ−ＯＳ膜は、その組成などに応じて、導体であってもよいし、半導体であってもよいし、絶縁体であってもよい。また、ＣＡＡＣ−ＯＳ膜は、その組成などに応じて、可視光に対して透明であってもよいし、不透明であってもよい。
【０２５７】
このようなＣＡＡＣ−ＯＳ膜の例として、膜状に形成され、膜表面、基板面、または界面に垂直な方向から観察すると三角形または六角形の原子配列が確認され、且つその膜の断面に金属原子または金属原子と酸素原子（あるいは窒素原子）の層状配列が観察される材料などを挙げることができる。
【０２５８】
このようなＣＡＡＣ−ＯＳ膜に含まれる結晶構造の一例について詳細に説明する。なお、以下の説明では、原則として、図９、図１０および図１１は上方向をｃ軸方向とし、ｃ軸方向と垂直な面をａｂ面とする。なお、単に上半分、下半分と表記する場合、ａｂ面を境にした場合の上半分、下半分をいう。また、図９において、丸で囲まれたＯは４配位のＯを示し、二重丸は３配位のＯを示す。
【０２５９】
図９（Ａ）には、１個の６配位のインジウム原子（以下、Ｉｎと記す）と、Ｉｎに近接の６個の４配位の酸素原子（以下、４配位のＯと記す）と、を有する構造を示す。ここでは金属原子が１個に対して、近接の酸素原子のみ示した構造を、小グループと呼ぶ。図９（Ａ）の構造は、八面体構造を採るが、簡単のため平面構造で示している。なお、図９（Ａ）の上半分および下半分にはそれぞれ３個ずつ４配位のＯがあり、図９（Ａ）に示す小グループは電荷が０である。
【０２６０】
図９（Ｂ）は、１個の５配位のガリウム原子（以下、Ｇａと記す）と、Ｇａに近接の３個の３配位の酸素原子（以下、３配位のＯと記す）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図９（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図９（Ｂ）に示す構造をとりうる。図９（Ｂ）に示す小グループは電荷が０である。
【０２６１】
図９（Ｃ）は、１個の４配位の亜鉛原子（以下、Ｚｎと記す）と、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。図９（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。または、図９（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位のＯがあってもよい。図９（Ｃ）に示す小グループは電荷が０である。
【０２６２】
図９（Ｄ）に、１個の６配位のスズ原子（以下、Ｓｎと記す）と、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図９（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図９（Ｄ）に示す小グループは電荷が＋１となる。
【０２６３】
図９（Ｅ）に、２個のＺｎを含む小グループを示す。図９（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図９（Ｅ）に示す小グループは電荷が−１となる。
【０２６４】
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう）と呼ぶ。
【０２６５】
ここで、これらの小グループ同士結合する規則について説明する。図９（Ａ）に示す６配位のＩｎの上半分の３個のＯは下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは上方向にそれぞれ３個の近接Ｉｎを有する。図９（Ｂ）に示す５配位のＧａの上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の近接Ｇａを有する。図９（Ｃ）に示す４配位のＺｎの上半分の１個のＯは下方向に１個の近接Ｚｎを有し、下半分の３個のＯは上方向にそれぞれ３個の近接Ｚｎを有する。この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位の近接Ｏの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。したがって、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する２種の小グループ同士は結合することができる。例えば、６配位の金属原子（ＩｎまたはＳｎ）が上半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）の上半分の４配位のＯ、５配位の金属原子（ＧａまたはＩｎ）の下半分の４配位のＯまたは４配位の金属原子（Ｚｎ）の上半分の４配位のＯのいずれかと結合することになる。
【０２６６】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。
【０２６７】
図１０（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ系金属酸化物の層構造を構成する中グループのモデル図を示す。図１０（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図１０（Ｃ）は、図１０（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
【０２６８】
図１０（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図１０（Ａ）において、Ｉｎの上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図１０（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。
【０２６９】
図１０（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ系金属酸化物の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介してＺｎが、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【０２７０】
ここで、３配位のＯおよび４配位のＯでは、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図９（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
【０２７１】
具体的には、図１０（Ｂ）に示した大グループが繰り返されるとすることで、Ｉｎ−Ｓｎ−Ｚｎ系金属酸化物の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ系金属酸化物の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）の組成式で表すことができる。
【０２７２】
また、このほかにも、前記例示した四元系金属の酸化物、三元系金属の酸化物、または二元系金属の酸化物を用いた場合も同様である。
【０２７３】
図１１（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ系金属酸化物の層構造を構成する中グループのモデル図を示す。
【０２７４】
図１１（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ系金属酸化物の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個ずつ上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成である。この中グループを複数結合して大グループを構成する。
【０２７５】
図１１（Ｂ）に３つの中グループで構成される大グループを示す。なお、図１１（Ｃ）は、図１１（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
【０２７６】
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わせであれば、中グループの合計の電荷は常に０となる。
【０２７７】
また、Ｉｎ−Ｇａ−Ｚｎ系金属酸化物の層構造を構成する中グループは、図１１（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。
【０２７８】
具体的には、図１１（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｇａ−Ｚｎ系金属酸化物の結晶を得ることができる。なお、得られるＩｎ−Ｇａ−Ｚｎ系金属酸化物の層構造は、ＩｎＧａＯ３（ＺｎＯ）ｎ（ｎは自然数。）とする組成式で表すことができる。
【０２７９】
ｎ＝１（ＩｎＧａＺｎＯ４）の場合は、例えば、図１２（Ａ）に示す結晶構造を取りうる。なお、図１２（Ａ）に示す結晶構造において、図９（Ｂ）で説明したように、Ｇａ及びＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。
【０２８０】
また、ｎ＝２（ＩｎＧａＺｎ２Ｏ５）の場合は、例えば、図１２（Ｂ）に示す結晶構造を取りうる。なお、図１２（Ｂ）に示す結晶構造において、図９（Ｂ）で説明したように、Ｇａ及びＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。
【０２８１】
ここで、ＣＡＡＣ−ＯＳ膜の形成方法について説明する。
【０２８２】
まず、酸化物半導体膜をスパッタリング法、分子線エピタキシー法、原子層堆積法またはパルスレーザー蒸着法によって形成する。なお、半導体基板７００を高温に保持しつつ酸化物半導体膜の形成を行うことで、非晶質領域よりも結晶領域の占める割合を大きくすることができる。このとき、半導体基板７００の温度は、例えば、１５０℃以上７００℃以下、好ましくは１５０℃以上４５０℃以下、より好ましくは２００℃以上３５０℃以下とする。
【０２８３】
ここで、形成された酸化物半導体膜に対して加熱処理を行ってもよい。この加熱処理によって、非晶質領域よりも結晶領域の占める割合を大きくすることができる。この加熱処理時において、ｐチャネル型トランジスタおよびｎチャネル型トランジスタが設けられた半導体基板７００に加える温度は、例えば、２００℃以上ｐチャネル型トランジスタおよびｎチャネル型トランジスタが設けられた半導体基板７００自体が変質または変形しない程度の温度未満とすればよく、１５０℃以上、好ましくは２００℃以上、より好ましくは４００℃以上とすればよい。この加熱処理の時間は３分以上とすればよく、２４時間以下とすることが好ましい。この加熱処理の時間を長くすると非晶質領域よりも結晶領域の占める割合を大きくすることができるが、生産性の低下を招くことになるからである。なお、この加熱処理は、酸化性雰囲気または不活性雰囲気で行えばよいが、これらに限定されるものではない。また、この加熱処理は減圧下でも行うことができる。
【０２８４】
酸化性雰囲気は、酸化性ガスを含む雰囲気である。酸化性ガスとしては、例えば、酸素、オゾンまたは亜酸化窒素などを例示することができる。酸化性雰囲気からは、酸化物半導体膜に含まれないことが好ましい成分（例えば、水および水素）が極力除去されていることが好ましい。例えば、酸素、オゾン、亜酸化窒素の純度を、８Ｎ（９９．９９９９９９％）以上、好ましくは９Ｎ（９９．９９９９９９９％）以上とすればよい。
【０２８５】
なお、酸化性雰囲気には、希ガスなどの不活性ガスが含まれていてもよい。ただし、酸化性雰囲気には、１０ｐｐｍ以上の酸化性ガスが含まれているものとする。
【０２８６】
なお、不活性雰囲気には、不活性ガス（窒素ガスまたは希ガスなど）が含まれ、酸化性ガスなどの反応性ガスが１０ｐｐｍ未満で含まれているものとする。
【０２８７】
なお、すべての加熱処理は、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置を用いて行えばよい。ＲＴＡ装置を用いることで、短時間であれば、高い温度で熱処理を行うこともできる。そのため、非晶質領域よりも結晶領域の占める割合の大きい酸化物半導体膜を形成することができ、生産性の低下を抑制することができる。
【０２８８】
ただし、すべての加熱処理に用いられる装置はＲＴＡ装置に限定されず、例えば、抵抗発熱体などからの熱伝導または熱輻射によって、被処理物を加熱する機構が備えられた装置を用いればよい。すべての加熱処理に用いられる加熱処理装置として、例えば、電気炉や、ＧＲＴＡ（Ｇａｓ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置などのＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置などを挙げることができる。なお、ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプまたは高圧水銀ランプなどのランプから発せられる光（電磁波）の輻射により、被処理物を加熱する装置である。また、ＧＲＴＡ装置は、高温のガスを熱媒体として用いて被処理物を加熱する装置である。ここで、高温のガスは、被処理物の加熱温度よりも高いことが好ましい。
【０２８９】
なお、窒素の濃度が１×１０１７ａｔｏｍｓ／ｃｍ３以上５×１０１９ａｔｏｍｓ／ｃｍ３以下であるＩｎ−Ｇａ−Ｚｎ系金属酸化物を用いると、ｃ軸配向した六方晶の結晶構造を含む金属酸化物膜が形成され、一または複数のＧａおよびＺｎを有する層が、二層のＩｎ−Ｏの結晶面（インジウムと酸素を含む結晶面）の間に配される。
【０２９０】
以上説明したようにＣＡＡＣ−ＯＳ膜を形成することができる。
【０２９１】
ＣＡＡＣ−ＯＳ膜は、非晶質構造の酸化物半導体膜と比較して、金属と酸素の結合の秩序性が高い。すなわち、酸化物半導体膜が非晶質構造の場合には、隣接する金属によって金属原子に配位している酸素原子の数が異なるが、ＣＡＡＣ−ＯＳ膜では金属原子に配位している酸素原子の数はほぼ一定となる。そのため、微視的なレベルにおいても酸素欠損がほぼ見られず、水素原子（水素イオンを含む）やアルカリ金属原子などによる電荷の移動や電気伝導性の不安定さを抑制することができる。
【０２９２】
従って、ＣＡＡＣ酸化物半導体膜を用いたチャネル形成領域によってトランジスタを作製すると、トランジスタへの光照射またはバイアス−熱ストレス（ＢＴ）の付加を行った後に生じる、トランジスタのしきい値電圧の変化を抑制することができ、安定した電気的特性を有するトランジスタを作製することができる。
【０２９３】
次に、酸化物半導体膜上にエッチングマスクを形成してエッチングを行うことにより、酸化物半導体層７１１を形成する（図８（Ａ）参照）。
【０２９４】
そして、酸化物半導体層７１１に接して離間して設けられたソース電極７１２ａおよびドレイン電極７１２ｂを形成する（図８（Ｂ）参照）。
【０２９５】
ソース電極７１２ａおよびドレイン電極７１２ｂは、例えば、スパッタリング法を用いて導電膜（例えば金属膜、または一導電型の不純物元素が添加されたシリコン膜など）を形成し、該導電膜上にエッチングマスクを形成してエッチングを行うことで選択的に形成すればよい。または、インクジェット法などを用いてもよい。なお、ソース電極７１２ａおよびドレイン電極７１２ｂとなる導電膜は、単層で形成してもよいし、複数の層を積層して形成してもよい。例えば、Ｔｉ層によりＡｌ層を挟持した３層の積層構造とすればよい。なお、ソース電極７１２ａおよびドレイン電極７１２ｂは、信号線も構成する。
【０２９６】
次に、少なくとも酸化物半導体層７１１の少なくともチャネル形成領域上にゲート絶縁膜７１３を形成する（図８（Ｃ）参照）。
【０２９７】
ゲート絶縁膜７１３は、例えば、スパッタリング法を用いて絶縁性材料（例えば、窒化シリコン、窒化酸化シリコン、酸化窒化シリコンまたは酸化シリコンなど）膜を形成すればよい。なお、ゲート絶縁膜７１３は、単層で形成してもよいし、複数の層を積層して形成してもよい。ここでは、例えば、窒化シリコン層上に酸化窒化シリコン層が積層された２層の積層構造とする。なお、ゲート絶縁膜７１３をスパッタリング法により形成すると、酸化物半導体層７１１に水素および水分が混入することを防ぐことができる。また、ゲート絶縁膜７１３を絶縁性酸化物膜とすると、酸素を供給して酸素欠損を埋めることができるため好ましい。
【０２９８】
なお、「窒化酸化シリコン」とは、その組成として、酸素よりも窒素の含有量が多いものをいう。なお、「酸化窒化シリコン」とは、その組成として、窒素よりも酸素の含有量が多いものをいう。
【０２９９】
ここで、酸化物半導体膜の加工は、ドライエッチングにより行えばよい。ドライエッチングに用いるエッチングガスとしては、例えば塩素ガス、または三塩化ホウ素ガスと塩素ガスの混合ガスを用いればよい。ただし、これに限定されず、ウエットエッチングを用いてもよいし、酸化物半導体膜を加工することができる他の手段を用いてもよい。
【０３００】
ゲート絶縁膜７１３は、少なくとも酸化物半導体層７１１に接する部分に酸素を含み、酸素の一部が加熱により脱離する絶縁性酸化物により形成することが好ましい。すなわち、層間絶縁膜７０５の材料として例示列挙したものを用いることが好ましい。ゲート絶縁膜７１３の酸化物半導体層７１１と接する部分を酸化シリコンにより形成すると、酸化物半導体層７１１に酸素を供給することができ、トランジスタの低抵抗化を防止することができる。
【０３０１】
なお、ゲート絶縁膜７１３として、ハフニウムシリケート（ＨｆＳｉＯｘ（ｘ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、酸化ハフニウム、酸化イットリウムまたは酸化ランタンなどのｈｉｇｈ−ｋ材料を用いると、ゲートリーク電流を低減することができる。ここで、ゲートリーク電流とは、ゲート電極とソース電極またはドレイン電極の間に流れるリーク電流をいう。さらには、前記ｈｉｇｈ−ｋ材料により形成される層と、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウムおよび酸化ガリウムにより形成される層が積層されていてもよい。ただし、ゲート絶縁膜７１３を積層構造とする場合であっても、酸化物半導体層７１１に接する部分は、上記絶縁性酸化物であることが好ましい。さらに、酸化物半導体層７１１中の酸素を放出されないように該絶縁性酸化物上には、酸素を透過させにくい酸化アルミニウムなどを形成することが好ましい。例えば、ゲート絶縁膜７１３として、スパッタリング法で形成される酸化シリコンと、スパッタリング法で形成される酸化アルミニウムと、酸化窒化シリコンとをこの順に積層させればよい。
【０３０２】
また、ゲート絶縁膜７１３の厚さは、１ｎｍ以上３００ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下とすればよい。ゲート絶縁膜７１３の厚さを５ｎｍ以上とすると、ゲートリーク電流を特に小さくすることができる。
【０３０３】
ここで、更に、不活性ガス雰囲気下、または酸素ガス雰囲気下で第３の加熱処理（好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行ってもよい。なお、第３の加熱処理は、第２の加熱処理と同じ条件で行うことができ、例えば、２００℃以上半導体基板７００の歪み点未満、好ましくは２００℃以上４００℃以下、さらに好ましくは２５０℃以上３５０℃以下として行えばよい。第３の加熱処理により、酸化物半導体層７１１中に残留する水素若しくは水分をゲート絶縁膜に拡散させることができる。さらには、第３の加熱処理を行うことで、ゲート絶縁膜７１３を供給源として酸化物半導体層７１１に酸素を供給することができる。
【０３０４】
また、第３の加熱処理は、酸化物半導体層７１１上にゲート絶縁膜７１３を形成した後のみならず、ゲート電極７１４またはゲート電極７１４となる導電膜を形成した後に行ってもよい。
【０３０５】
なお、ここで酸化物半導体層７１１の水素濃度は５．０×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは５．０×１０１８ａｔｏｍｓ／ｃｍ３以下とするとよい。
【０３０６】
次に、ゲート絶縁膜７１３上に導電膜を形成し、該導電膜上にエッチングマスクを形成してエッチングを行うことにより、ゲート電極７１４を形成する。（図８（Ｄ）参照）。なお、ゲート電極７１４は少なくとも走査線を構成する。
【０３０７】
ゲート電極７１４は、ソース電極７１２ａおよびドレイン電極７１２ｂと同様の材料および方法により形成すればよい。
【０３０８】
なお、図示していないが、ゲート電極７１４をマスクとして、酸化物半導体層７１１にドーパントを添加して、酸化物半導体層７１１にソース領域およびドレイン領域を形成することが好ましい。ドーパントの添加は、イオンインプランテーション法またはイオンドーピング法により行えばよい。または、ドーパントを含むガス雰囲気中でプラズマ処理を行うことでドーパントの添加を行ってもよい。また、添加するドーパントとしては、窒素、リンまたはボロンなどを用いればよい。
【０３０９】
なお、エッチングマスクがレジスト材料により形成されている場合には、エッチングマスクをアッシングのみで除去してもよい。
【０３１０】
また、図示していないが、トランジスタ７１０を覆う保護絶縁膜を設けてもよい。該保護絶縁膜を単層とする場合は、酸素および水素ならびに水の透過性が低い絶縁膜によって形成することが好ましく、例えば、酸化アルミニウムによって形成すればよい。該保護絶縁膜を積層とする場合は、化学量論比よりも多くの酸素を含み、加熱により該酸素の一部を放出する絶縁性酸化物と、酸素および水素ならびに水の透過性が低い絶縁膜によって形成することが好ましく、例えば、層間絶縁膜７０５で例示列挙した絶縁性酸化物と酸化アルミニウムによって形成すればよい。なお、該保護絶縁膜として酸化アルミニウムを用いることで、酸化物半導体層７１１の酸素が外部に放出されることを抑制し、外部から酸化物半導体層７１１に水素および水が入ることを抑制できるため、トランジスタ７１０の電気特性を良好にすることができる。
【０３１１】
なお、保護絶縁膜を形成した後に、第２の加熱処理又は第３の加熱処理と同様の加熱処理を行ってもよい。
【０３１２】
以上説明したように、図７に示す、半導体基板に設けられたトランジスタ上に酸化物半導体層にチャネル形成領域を有するトランジスタを作製することができる。
【０３１３】
なお、上記のように作製したトランジスタは、チャネル幅１μｍあたりのオフ電流値を室温下において１０ａＡ（１×１０−１７Ａ）以下にすること、さらには、１ａＡ（１×１０−１８Ａ）以下、さらには１ｚＡ（１×１０−２１Ａ）以下、さらには１ｙＡ（１×１０−２４Ａ）以下にすることが可能である。
【０３１４】
なお、走査線および信号線の一方または双方において、走査線および信号線を構成する導電層を銅により形成することで、走査線および信号線を低抵抗化させることができるため、好ましい。
【０３１５】
なお、ここで、酸化物半導体層にチャネル形成領域を有するトランジスタとして説明したトランジスタは一例であり、酸化物半導体層にチャネル形成領域を有するトランジスタはこれに限定されず、様々な形態とすることができる。
【０３１６】
例えば、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜を酸化物半導体膜に用いたトランジスタの一例について、図１３を用いて説明する。なお、本実施の形態において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜とはＩｎ−Ｓｎ−Ｚｎ系金属酸化物を用いて形成した膜のことをいう。
【０３１７】
図１３は、コプラナー型であるトップゲート・トップコンタクト構造のトランジスタの上面図および断面図である。図１３（Ａ）にトランジスタの上面図を示す。また、図１３（Ｂ）に図１３（Ａ）の一点鎖線Ａ１−Ａ２に対応する断面Ａ１−Ａ２を示す。
【０３１８】
図１３（Ｂ）に示すトランジスタは、基板５００と、基板５００上に設けられた下地絶縁膜５０２と、下地絶縁膜５０２の周辺に設けられた保護絶縁膜５０４と、下地絶縁膜５０２および保護絶縁膜５０４上に設けられた高抵抗領域５０６ａおよび低抵抗領域５０６ｂを有する酸化物半導体膜５０６と、酸化物半導体膜５０６上に設けられたゲート絶縁膜５０８と、ゲート絶縁膜５０８を介して酸化物半導体膜５０６と重畳して設けられたゲート電極５１０と、ゲート電極５１０の側面と接して設けられた側壁絶縁膜５１２と、少なくとも低抵抗領域５０６ｂと接して設けられた一対の電極５１４と、少なくとも酸化物半導体膜５０６、ゲート電極５１０および一対の電極５１４を覆って設けられた層間絶縁膜５１６と、層間絶縁膜５１６に設けられた開口部を介して少なくとも一対の電極５１４の一方と接続して設けられた配線５１８と、を有する。
【０３１９】
基板５００は半導体基板７００に相当し、下地絶縁膜５０２は層間絶縁膜７０５に相当し、酸化シリコン膜を、酸化物半導体膜５０６は酸化物半導体層７１１に相当し、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜を、一対の電極５１４は、ソース電極７１２ａおよびドレイン電極７１２ｂに相当し、タングステン膜を、ゲート絶縁膜５０８はゲート絶縁膜７１３に相当し、酸化シリコン膜を、ゲート電極５１０はゲート電極７１４に相当し、窒化タンタル膜とタングステン膜との積層構造を、層間絶縁膜５１６としては酸化窒化シリコン膜とポリイミド膜との積層構造を、配線５１８としてはチタン膜、アルミニウム膜、チタン膜がこの順で形成された積層構造を、それぞれ用いればよい。なお、該トランジスタの作製方法は、本実施の形態の記載を適宜、参酌できるものとする。
【０３２０】
なお、図示しないが、層間絶縁膜５１６および配線５１８を覆って設けられた保護膜を有していても構わない。該保護膜を設けることで、層間絶縁膜５１６の表面伝導に起因して生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減することができる。
【０３２１】
さらに、上記とは異なるＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を酸化物半導体膜に用いたトランジスタの他の一例について示す。
【０３２２】
図１４（Ａ）はトランジスタの上面図である。また、図１４（Ｂ）は図１４（Ａ）の一点鎖線Ｂ１−Ｂ２に対応する断面図である。
【０３２３】
図１４（Ｂ）に示すトランジスタは、基板６００と、基板６００上に設けられた下地絶縁膜６０２と、下地絶縁膜６０２上に設けられた酸化物半導体膜６０６と、酸化物半導体膜６０６と接する一対の電極６１４と、酸化物半導体膜６０６および一対の電極６１４上に設けられたゲート絶縁膜６０８と、ゲート絶縁膜６０８を介して酸化物半導体膜６０６と重畳して設けられたゲート電極６１０と、ゲート絶縁膜６０８およびゲート電極６１０を覆って設けられた層間絶縁膜６１６と、層間絶縁膜６１６に設けられた開口部を介して一対の電極６１４と接続する配線６１８と、層間絶縁膜６１６および配線６１８を覆って設けられた保護膜６２０と、を有する。なお、該トランジスタの作製方法は、本実施の形態の記載を適宜、参酌できるものとする。
【０３２４】
基板６００は半導体基板７００に相当し、下地絶縁膜６０２は層間絶縁膜７０５に相当し、酸化シリコン膜を、酸化物半導体膜６０６は酸化物半導体層７１１に相当し、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜を、一対の電極６１４はソース電極７１２ａおよびドレイン電極７１２ｂに相当し、タングステン膜を、ゲート絶縁膜６０８はゲート絶縁膜７１３に相当し、酸化シリコン膜を、ゲート電極６１０はゲート電極７１４に相当し、窒化タンタル膜とタングステン膜との積層構造を、層間絶縁膜６１６としては酸化窒化シリコン膜とポリイミド膜との積層構造を、配線６１８としてはチタン膜、アルミニウム膜、チタン膜がこの順で形成された積層構造を、保護膜６２０としてはポリイミド膜を、それぞれ用いればよい。
【０３２５】
なお、図１４（Ａ）に示す構造のトランジスタにおいて、ゲート電極６１０と一対の電極６１４との重畳する幅をＬｏｖと呼ぶ。同様に、酸化物半導体膜６０６に対する一対の電極６１４のはみ出しをｄＷと呼ぶ。
【０３２６】
ところで、酸化物半導体に限らず、本発明の一態様の半導体装置を構成するトランジスタに適用可能な絶縁ゲート型トランジスタにおいて、実際に測定される電界効果移動度は、さまざまな理由によって本来の電界効果移動度よりも低くなる。電界効果移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。
【０３２７】
半導体本来の移動度をμ０、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁（粒界等）が存在すると仮定すると、電界効果移動度μは式（３）で表現できる。Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である。
【０３２８】
【数４】
0005936908.tif 000006
【０３２９】
また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは、ポテンシャル障壁の高さＥは、式（４）で表現できる。
【０３３０】
【数５】
0005936908.tif 000007
【０３３１】
なお、ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、ｎはチャネルのキャリア面密度、Ｃｏｘは単位面積当たりの容量、Ｖｇ（ゲートとソースの電位差）はゲート電圧、ｔはチャネルの厚さである。
【０３３２】
また、絶縁ゲート型トランジスタに用いる半導体層において、厚さ３０ｎｍ以下であれば、チャネル形成領域の厚さは半導体層の厚さと同一として差し支えない。そこで、線形領域におけるドレイン電流Ｉｄは、式（５）で表現できる。なお、ドレイン電流とは、Ｖｇが該トランジスタのしきい値電圧より高い場合にソースおよびドレイン間を流れる電流を、ドレイン電流と呼ぶ。
【０３３３】
【数６】
0005936908.tif 000008
【０３３４】
なお、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。また、Ｖｄはドレイン電圧である。上式の両辺をＶｇで割り、更に両辺の対数を取ると、式（６）で表現できる。
【０３３５】
【数７】
0005936908.tif 000009
【０３３６】
式（６）の右辺はＶｇの関数である。式（６）からわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）、横軸を１／Ｖｇとする直線の傾きから欠陥密度Ｎが求められる。すなわち、トランジスタのＩｄ―Ｖｇ特性から、欠陥密度を評価できる。酸化物半導体としてインジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のものでは、欠陥密度Ｎは１×１０１２／ｃｍ２程度である。
【０３３７】
このようにして求めた欠陥密度等をもとに式（３）および式（４）よりμ０＝１２０ｃｍ２／Ｖｓが導出される。欠陥のあるＩｎ−Ｓｎ−Ｚｎ系金属酸化物で測定される電界効果移動度は４０ｃｍ２／Ｖｓ程度である。しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ０は１２０ｃｍ２／Ｖｓとなると予想できる。
【０３３８】
ただし、酸化物半導体膜内部に欠陥がなくても、チャネル形成領域とゲート絶縁膜との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁膜界面からｘだけ離れた場所における電界効果移動度μ１は、式（７）で表現される。
【０３３９】
【数８】
0005936908.tif 000010
【０３４０】
なお、Ｄはゲート方向の電界、Ｂ、ｌは定数である。Ｂおよびｌは、実際の測定結果より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０７ｃｍ／ｓ、ｌ＝１０ｎｍ（界面散乱が及ぶ深さ）である。Ｄが増加する（すなわち、ゲート電圧が高くなる）と式（７）の第２項が増加するため、電界効果移動度μ１は低下することがわかる。
【０３４１】
内部に欠陥が無い理想的な酸化物半導体をチャネル形成領域に用いたトランジスタにおける電界効果移動度μ２の計算結果を図１５に示す。なお、計算結果は、シノプシス社製のＳｅｎｔａｕｒｕｓ  Ｄｅｖｉｃｅというソフトを使用し、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、３．１ｅＶ、４．６ｅＶ、１５、３０ｎｍとしている。さらに、ゲート電極、ソース電極、ドレイン電極の仕事関数をそれぞれ、５．５ｅＶ、４．６ｅＶ、４．６ｅＶとしている。また、ゲート絶縁膜の厚さは１００ｎｍ、比誘電率は４．１とした。チャネル長およびチャネル幅はともに１０μｍ、ドレイン電圧Ｖｄは０．１Ｖである。
【０３４２】
図１５で示されるように、ゲート電圧が１Ｖ強での電界効果移動度は、１００ｃｍ２／Ｖｓ以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、電界効果移動度が低下する。なお、界面散乱を低減するためには、酸化物半導体層の表面を原子レベルで平坦にすること（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｆｌａｔｎｅｓｓ）が望ましい。
【０３４３】
このような電界効果移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の電気特性を計算した結果を図１７乃至図１９に示す。なお、該計算に用いたトランジスタの断面構造を図１６に示す。図１６に示すトランジスタは酸化物半導体層にｎ＋の導電型を呈する半導体領域１０３０ａおよび半導体領域１０３０ｃを有する。半導体領域１０３０ａおよび半導体領域１０３０ｃの抵抗率は２×１０−３Ωｃｍとする。
【０３４４】
図１６（Ａ）に示すトランジスタは、下地絶縁物１０１０と、下地絶縁物１０１０に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物１０２０の上に形成される。トランジスタは半導体領域１０３０ａ、半導体領域１０３０ｃと、それらに挟まれ、チャネル形成領域となる真性の半導体領域１０３０ｂと、ゲート電極１０５０を有する。ゲート電極１０５０の幅を３３ｎｍとする。
【０３４５】
ゲート電極１０５０と半導体領域１０３０ｂの間には、ゲート絶縁物１０４０を有し、また、ゲート電極１０５０の両側面には側壁絶縁物１０６０ａおよび側壁絶縁物１０６０ｂ、ゲート電極１０５０の上部には、ゲート電極１０５０と他の配線との短絡を防止するための絶縁物１０７０を有する。側壁絶縁物の幅は５ｎｍとする。また、半導体領域１０３０ａおよび半導体領域１０３０ｃに接して、ソース電極１０８０ａおよびドレイン電極１０８０ｂを有する。なお、このトランジスタにおけるチャネル幅を４０ｎｍとする。
【０３４６】
図１６（Ｂ）に示すトランジスタは、下地絶縁物１０１０と、酸化アルミニウムよりなる埋め込み絶縁物１０２０の上に形成され、半導体領域１０３０ａ、半導体領域１０３０ｃと、それらに挟まれた真性の半導体領域１０３０ｂと、幅３３ｎｍのゲート電極１０５０とゲート絶縁物１０４０と側壁絶縁物１０６０ａおよび側壁絶縁物１０６０ｂと絶縁物１０７０とソース電極１０８０ａおよびドレイン電極１０８０ｂを有する点で図１６（Ａ）に示すトランジスタと同じである。
【０３４７】
図１６（Ａ）に示すトランジスタと図１６（Ｂ）に示すトランジスタの相違点は、側壁絶縁物１０６０ａおよび側壁絶縁物１０６０ｂの下の半導体領域の導電型である。図１６（Ａ）に示すトランジスタでは、側壁絶縁物１０６０ａおよび側壁絶縁物１０６０ｂの下の半導体領域はｎ＋の導電型を呈する半導体領域１０３０ａおよび半導体領域１０３０ｃであるが、図１６（Ｂ）に示すトランジスタでは、真性の半導体領域１０３０ｂである。すなわち、図１６（Ｂ）に示す半導体層において、半導体領域１０３０ａ（半導体領域１０３０ｃ）とゲート電極１０５０がＬｏｆｆだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Ｌｏｆｆをオフセット長という。図から明らかなように、オフセット長は、側壁絶縁物１０６０ａ（側壁絶縁物１０６０ｂ）の幅と同じである。
【０３４８】
その他の計算に使用するパラメータは上述の通りである。計算には上記と同様のシノプシス社製のソフトを使用した。図１７は、図１６（Ａ）に示される構造のトランジスタのドレイン電流（Ｉｄ、実線）および電界効果移動度（μ、点線）のゲート電圧（Ｖｇ、ゲートとソースの電位差）依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧（ドレインとソースの電位差）を＋１Ｖとし、電界効果移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
【０３４９】
図１７（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図１７（Ｂ）は１０ｎｍとしたものであり、図１７（Ｃ）は５ｎｍとしたものである。ゲート絶縁膜が薄くなるほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。一方、電界効果移動度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。ゲート電圧１Ｖ前後で、ドレイン電流は１０μＡを超えることが示された。
【０３５０】
図１８は、図１６（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを５ｎｍとしたもののドレイン電流Ｉｄ（実線）および電界効果移動度μ（点線）のゲート電圧Ｖｇ依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、電界効果移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図１８（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図１８（Ｂ）は１０ｎｍとしたものであり、図１８（Ｃ）は５ｎｍとしたものである。
【０３５１】
また、図１９は、図１６（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉｄ（実線）および電界効果移動度μ（点線）のゲート電圧依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、電界効果移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図１９（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図１９（Ｂ）は１０ｎｍとしたものであり、図１９（Ｃ）は５ｎｍとしたものである。
【０３５２】
いずれもゲート絶縁膜が薄くなるほど、オフ電流が顕著に低下する一方、電界効果移動度μのピーク値やオン電流には目立った変化が無い。
【０３５３】
なお、電界効果移動度μのピークは、図１７では８０ｃｍ２／Ｖｓ程度であるが、図１８では６０ｃｍ２／Ｖｓ程度、図１９では４０ｃｍ２／Ｖｓ程度と、オフセット長Ｌｏｆｆが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流にはオフセット長Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。また、いずれもゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１０μＡを超えることが示された。
【０３５４】
次に、本実施の形態で説明したトランジスタおいて、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体層にチャネル形成領域を有するトランジスタについて説明する。ここで、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体層とは、例えば、Ｉｎ−Ｓｎ−Ｚｎ系金属酸化物で構成された酸化物半導体層のことをいう。
【０３５５】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体層にチャネル形成領域を有するトランジスタは、酸化物半導体層に加工前である酸化物半導体膜を形成する際に基板を加熱して形成すること、或いは酸化物半導体膜を形成した後に加熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成比で５ａｔｏｍｉｃ％以上含まれる元素をいう。なお、該基板は半導体基板７００に相当する。
【０３５６】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜の形成後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧をプラスシフトさせ、ノーマリ・オフ化させることが可能となる。
【０３５７】
例えば、図２０（Ａ）〜（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とし、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍである酸化物半導体層と、厚さ１００ｎｍのゲート絶縁膜を用いたトランジスタの特性である。なお、Ｖｄは１０Ｖとする。
【０３５８】
図２０（Ａ）は基板を意図的に加熱せずにスパッタリング法でＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成したときのトランジスタ特性である。このとき電界効果移動度は１８．８ｃｍ２／Ｖｓｅｃが得られている。一方、基板を意図的に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成すると電界効果移動度を向上させることが可能となる。図２０（Ｂ）は基板を２００℃に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成したときのトランジスタ特性を示すが、電界効果移動度は３２．２ｃｍ２／Ｖｓｅｃが得られている。
【０３５９】
電界効果移動度は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成した後に加熱処理をすることによって、さらに高めることができる。図２０（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を２００℃でスパッタリング形成した後、６５０℃で加熱処理をしたときのトランジスタ特性を示す。このとき電界効果移動度は３４．５ｃｍ２／Ｖｓｅｃが得られている。
【０３６０】
基板を意図的に加熱することは、スパッタリング法で形成中に水分が酸化物半導体膜中に取り込まれるのを低減する効果が実現できる。また、形成後に加熱処理をすることによっても、酸化物半導体膜から水素や水酸基若しくは水分を放出させ除去することができ、上記のように電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には１００ｃｍ２／Ｖｓｅｃを超える電界効果移動度を実現することも可能になると推定される。
【０３６１】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜に酸素イオンを注入し、加熱処理により該酸化物半導体膜に含まれる水素や水酸基もしくは水分を放出させ、その加熱処理と同時にまたはその後の加熱処理により酸化物半導体を結晶化させても良い。このような結晶化もしくは再結晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。
【０３６２】
基板を意図的に加熱して形成することおよび形成後に加熱処理することの一方または双方の効果は、電界効果移動度の向上のみならず、トランジスタのノーマリ・オフ化を図ることにも寄与している。基板を意図的に加熱しないで形成されたＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトしてしまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトランジスタがノーマリ・オフとなる方向に動き、このような傾向は図２０（Ａ）と図２０（Ｂ）の対比からも確認することができる。
【０３６３】
なお、しきい値電圧はＩｎ、Ｓｎ及びＺｎの比率を変えることによっても制御することが可能であり、組成比としてＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることでトランジスタのノーマリ・オフ化を実現することができる。また、ターゲットの組成比をＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることで結晶性の高い酸化物半導体膜を得ることができる。
【０３６４】
意図的な基板加熱温度もしくは加熱処理温度は、１５０℃以上、好ましくは２００℃以上、より好ましくは４００℃以上であり、より高温で形成しあるいは加熱処理することでトランジスタのノーマリ・オフ化を図ることが可能となる。
【０３６５】
また、意図的に基板を加熱した形成時および形成後の一方または双方において、加熱処理をすることで、ゲートバイアス・ストレスに対する安定性を高めることができる。例えば、２ＭＶ／ｃｍ、１５０℃、１時間印加の条件において、ドリフトがそれぞれ±１．５Ｖ未満、好ましくは１．０Ｖ未満を得ることができる。
【０３６６】
実際に、酸化物半導体膜の形成後に加熱処理を行っていない試料１と、６５０℃の加熱処理を行った試料２のトランジスタに対してＢＴ試験を行う。
【０３６７】
まず基板温度を２５℃とし、Ｖｄ（ソースとドレインの電位差をいう）を１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を行う。次に、基板温度を１５０℃とし、Ｖｄを０．１Ｖとする。次に、ゲート絶縁膜６０８に印加される電界強度が２ＭＶ／ｃｍとなるようにＶｇに２０Ｖを印加し、そのまま１時間保持する。次に、Ｖｇを０Ｖとする。次に、基板温度２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ測定を行う。これをプラスＢＴ試験と呼ぶ。
【０３６８】
同様に、まず基板温度を２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を行う。次に、基板温度を１５０℃とし、Ｖｄを０．１Ｖとする。次に、ゲート絶縁膜６０８に印加される電界強度が−２ＭＶ／ｃｍとなるようにＶｇに−２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇを０Ｖとする。次に、基板温度２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ測定を行う。これをマイナスＢＴ試験と呼ぶ。
【０３６９】
試料１のプラスＢＴ試験の結果を図２１（Ａ）に、マイナスＢＴ試験の結果を図２１（Ｂ）に示す。また、試料２のプラスＢＴ試験の結果を図２２（Ａ）に、マイナスＢＴ試験の結果を図２２（Ｂ）に示す。
【０３７０】
試料１のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ１．８０Ｖおよび−０．４２Ｖであった。また、試料２のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ０．７９Ｖおよび０．７６Ｖであった。
試料１および試料２のいずれも、ＢＴ試験前後におけるしきい値電圧の変動が小さく、信頼性が高いことがわかる。
【０３７１】
加熱処理は酸素雰囲気中で行うことができるが、まず窒素もしくは不活性ガス、または減圧下で加熱処理を行ってから酸素を含む雰囲気中で加熱処理を行ってもよい。最初に脱水化・脱水素化を行ってから酸素を酸化物半導体膜に加えることで、加熱処理の効果をより高めることができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜に注入する方法を適用してもよい。
【０３７２】
酸化物半導体膜中および積層される膜との界面には、酸素欠損による欠陥が生成されやすいが、かかる加熱処理により酸化物半導体膜中に酸素を過剰に含ませることにより、定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間に存在する酸素であり、その酸素濃度は１×１０１６／ｃｍ３以上２×１０２０／ｃｍ３以下とすれば、結晶に歪み等を与えることなく酸化物半導体膜中に含ませることができる。
【０３７３】
また、加熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることで、より安定な酸化物半導体膜を得ることができる。例えば、組成比Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のターゲットを用いて、基板を意図的に加熱せずにスパッタリング形成した酸化物半導体膜は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）でハローパタンが観測される。この形成された酸化物半導体膜を加熱処理することによって結晶化させることができる。加熱処理温度は任意であるが、例えば６５０℃の加熱処理を行うことで、Ｘ線回折により明確な回折ピークを観測することができる。
【０３７４】
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜のＸＲＤ分析を行い、ＸＲＤ分析には、Ｂｒｕｋｅｒ  ＡＸＳ社製Ｘ線回折装置Ｄ８  ＡＤＶＡＮＣＥを用い、Ｏｕｔ−ｏｆ−Ｐｌａｎｅ法で測定している。
【０３７５】
ＸＲＤ分析を行った試料は、試料Ａおよび試料Ｂとする。以下に試料Ａおよび試料Ｂの作製方法を説明する。試料Ａおよび試料Ｂともに、脱水素化処理済みの石英基板上にＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を１００ｎｍの厚さで形成する。
【０３７６】
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜は、スパッタリング装置を用い、酸素雰囲気で電力を１００Ｗ（ＤＣ）として形成した。ターゲットは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いた。なお、形成時の基板加熱温度は２００℃とした。このようにして作製した試料を試料Ａとする。
【０３７７】
次に、試料Ａと同様の方法で作製した試料に対し加熱処理を６５０℃の温度で行う。加熱処理は、はじめに窒素雰囲気で１時間の加熱処理を行い、温度を下げずに酸素雰囲気でさらに１時間の加熱処理を行っている。このようにして作製した試料を試料Ｂとする。
【０３７８】
図２３に試料Ａおよび試料ＢのＸＲＤスペクトルを示す。試料Ａでは、結晶由来のピークが観測されなかったが、試料Ｂでは、２θが３５ｄｅｇ近傍および３７ｄｅｇ〜３８ｄｅｇに結晶由来のピークが観測される。
【０３７９】
このように、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜は形成時に意図的に加熱することおよび形成後の一方または双方において、加熱処理することによりトランジスタの特性を向上させることができる。
【０３８０】
この基板加熱や加熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜中に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによってトランジスタのノーマリ・オフ化を図ることができ、酸化物半導体が高純度化されることによりオフ電流を１ａＡ／μｍ以下にすることができる。ここで、上記オフ電流値の単位は、チャネル幅１μｍあたりの電流値を示す。
【０３８１】
図２４に、トランジスタのオフ電流と測定時の基板温度（絶対温度）の逆数との関係を示す。ここでは、簡単のため測定時の基板温度の逆数に１０００を掛けた数値（１０００／Ｔ）を横軸としている。
【０３８２】
具体的には、図２４に示すように、基板温度が１２５℃の場合には１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下、８５℃の場合には１００ｚＡ／μｍ（１×１０−１９Ａ／μｍ）以下にする事ができる。室温（２７℃）については、１ｚＡ／μｍ（１×１０−２１Ａ／μｍ）以下にすることが外挿法により期待できる。好ましくは、１２５℃において０．１ａＡ／μｍ（１×１０−１９Ａ／μｍ）以下に、８５℃において１０ｚＡ／μｍ（１×１０−２０Ａ／μｍ）以下にできる。室温において０．１ｚＡ／μｍ（１×１０−２２Ａ／μｍ）以下にすることが外挿法により期待できる。これらのオフ電流値は、Ｓｉ半導体を用いたトランジスタに比べて、極めて低いことは明らかである。
【０３８３】
もっとも、酸化物半導体膜の形成時に水素や水分が膜中に混入しないように、処理室外部からのリークや処理室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図ることが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点−７０℃以下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜は加熱処理によって膜中の水分を除去することができるが、Ｉｎ、Ｇａ、Ｚｎを主成分とする酸化物半導体と比べて水分の放出温度が高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。
【０３８４】
また、酸化物半導体膜の形成後に６５０℃の加熱処理を行った試料Ｂのトランジスタにおいて、基板温度と電気的特性の関係について評価する。
【０３８５】
測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍ、Ｌｏｖが０μｍ、ｄＷが０μｍである。なお、Ｖｄは１０Ｖとする。なお、基板温度は−４０℃、−２５℃、２５℃、７５℃、１２５℃および１５０℃で行うものとする。ここで、Ｌｏｖは、ゲート電極と一対の電極との重畳する幅であり、ｄＷは、酸化物半導体膜に対する一対の電極のはみ出し幅とする。
【０３８６】
図２５に、Ｉｄ（実線）および電界効果移動度（点線）のＶｇ依存性を示す。また、図２６（Ａ）に基板温度としきい値電圧の関係を、図２６（Ｂ）に基板温度と電界効果移動度の関係を示す。
【０３８７】
図２６（Ａ）より、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で１．０９Ｖ〜−０．２３Ｖである。
【０３８８】
また、図２６（Ｂ）より、基板温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で３６ｃｍ２／Ｖｓ〜３２ｃｍ２／Ｖｓであった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。
【０３８９】
上記のようなＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体層にチャネル形成領域を有するトランジスタによれば、オフ電流を１ａＡ／μｍ以下に保ちつつ、電界効果移動度を３０ｃｍ２／Ｖｓｅｃ以上、好ましくは４０ｃｍ２／Ｖｓｅｃ以上、より好ましくは６０ｃｍ２／Ｖｓｅｃ以上とし、ＬＳＩで要求されるオン電流の値を満たすことができる。例えば、Ｌ／Ｗ＝３３ｎｍ／４０ｎｍのＦＥＴで、ゲート電圧２．７Ｖ、ドレイン電圧１．０Ｖのとき１２μＡ以上のオン電流を流すことができる。またトランジスタの動作に求められる温度範囲においても、十分な電気的特性を確保することができる。このような特性であれば、Ｓｉ半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することができる。
【０３９０】
なお、本実施の形態の内容または該内容の一部は、他の実施の形態の内容もしくは該内容の一部と自由に組み合わせることが可能である。
【符号の説明】
【０３９１】
１００    パリティビット出力回路
１０２    トランジスタ
１０４    トランジスタ
１０６    トランジスタ
１０８    トランジスタ
１１０    トランジスタ
１１２    トランジスタ
１１４    トランジスタ
１１６    トランジスタ
１１８    トランジスタ
１２０    第１のトランジスタ群
１２２    第２のトランジスタ群
１２４    第３のトランジスタ群
１２６    第４のトランジスタ群
１２８    第５のトランジスタ群
１３０    第６のトランジスタ群
１３２    第７のトランジスタ群
１３４    第８のトランジスタ群
１３６    第ｍ−１のトランジスタ群
１３８    第ｍのトランジスタ群
１５０    パリティビット出力回路
１５２    トランジスタ
１５５    トランジスタ
１５４    トランジスタ
１５６    トランジスタ
２００    パリティビット出力回路
２５０    パリティビット出力回路
３００    パリティチェック回路
３０２    トランジスタ
３０４    トランジスタ
３０６    トランジスタ
３０８    トランジスタ
３１０    トランジスタ
３１２    トランジスタ
３１４    トランジスタ
３１６    トランジスタ
３１８    トランジスタ
３２０    トランジスタ
３２２    トランジスタ
３２４    第１のトランジスタ群
３２６    第２のトランジスタ群
３２８    第３のトランジスタ群
３３０    第４のトランジスタ群
３３２    第５のトランジスタ群
３３４    第６のトランジスタ群
３３６    第７のトランジスタ群
３３８    第８のトランジスタ群
３４０    第ｍ−１のトランジスタ群
３４２    第ｍのトランジスタ群
３５０    パリティチェック回路
３５３    トランジスタ
３５４    トランジスタ
３５５    トランジスタ
３５６    トランジスタ
３５８    トランジスタ
４００    パリティチェック回路
４５０    パリティチェック回路
５００    基板
５０２    下地絶縁膜
５０４    保護絶縁膜
５０６ａ  高抵抗領域
５０６ｂ  低抵抗領域
５０６    酸化物半導体膜
５０８    ゲート絶縁膜
５１０    ゲート電極
５１２    側壁絶縁膜
５１４    一対の電極
５１６    層間絶縁膜
５１８    配線
６００    基板
６０２    下地絶縁膜
６０６    酸化物半導体膜
６０８    ゲート絶縁膜
６１０    ゲート電極
６１４    一対の電極
６１６    層間絶縁膜
６１８    配線
６２０    保護膜
７００    半導体基板
７０１    高濃度不純物領域
７０２    低濃度不純物領域
７０３    ゲート絶縁膜
７０４    ゲート電極
７０５    層間絶縁膜
７１０    トランジスタ
７１１    酸化物半導体層
７１２ａ  ソース電極
７１２ｂ  ドレイン電極
７１３    ゲート絶縁膜
７１４    ゲート電極
１０１０  下地絶縁物
１０２０    埋め込み絶縁物
１０３０ａ  半導体領域
１０３０ｂ  半導体領域
１０３０ｃ  半導体領域
１０４０    ゲート絶縁物
１０５０    ゲート電極
１０６０ａ  側壁絶縁物
１０６０ｂ  側壁絶縁物
１０７０    絶縁物
１０８０ａ  ソース電極
１０８０ｂ  ドレイン電極
【図１】
0005936908.tif 000011
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
0005936908.tif 000019
【図１３】
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【図１４】
0005936908.tif 000021
【図１５】
0005936908.tif 000022
【図１６】
0005936908.tif 000023
【図１７】
0005936908.tif 000024
【図１８】
0005936908.tif 000025
【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図１０】
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【図１１】
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【図１２】
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