(57)【特許請求の範囲】
【請求項１】
第１の主面と、前記第１の主面と反対の第２の主面とを有する炭化珪素基板を準備する工程と、
前記炭化珪素基板の前記第１の主面に溝部を形成する工程と、
前記溝部において前記炭化珪素基板を切断する工程とを備え、
前記溝部を形成する工程は、塩素を用いて前記炭化珪素基板を熱エッチングする工程を含む、炭化珪素半導体装置の製造方法。
【請求項２】
前記溝部を形成する工程は、前記炭化珪素基板を熱エッチングする工程の前に、異方性エッチングにより前記炭化珪素基板の前記第１の主面に凹部を形成する工程を含む、請求項１に記載の炭化珪素半導体装置の製造方法。
【請求項３】
前記溝部を形成する工程は、前記炭化珪素基板の前記第１の主面に前記凹部を形成する後であって、前記炭化珪素基板を熱エッチングする工程の前に、前記炭化珪素基板を活性化アニールする工程を含む、請求項２に記載の炭化珪素半導体装置の製造方法。
【請求項４】
前記炭化珪素基板の前記第１の主面に前記溝部を形成する工程の後であって、前記溝部において前記炭化珪素基板を切断する工程の前に、前記溝部を形成する側壁面および底部に接する二酸化珪素層を形成する工程をさらに備えた、請求項１〜請求項３のいずれか１項に記載の炭化珪素半導体装置の製造方法。
【請求項５】
前記炭化珪素半導体装置は、ゲートトレンチを有するＭＯＳＦＥＴである、請求項１〜請求項４のいずれか１項に記載の炭化珪素半導体装置の製造方法。
【請求項６】
前記炭化珪素基板を熱エッチングする工程は、前記ゲートトレンチを形成する工程と同時に行われる、請求項５に記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素半導体装置の製造方法に関するものであり、特に、炭化珪素基板を切断する工程を備えた炭化珪素半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
近年、半導体装置の高耐圧化、低損失化、高温環境下での使用などを可能とするため、半導体装置を構成する材料として炭化珪素の採用が進められつつある。炭化珪素は、従来から半導体装置を構成する材料として広く使用されている珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体である。そのため、半導体装置を構成する材料として炭化珪素を採用することにより、半導体装置の高耐圧化、オン抵抗の低減などを達成することができる。また、炭化珪素を材料として採用した半導体装置は、珪素を材料として採用した半導体装置に比べて、高温環境下で使用された場合の特性の低下が小さいという利点も有している。
【０００３】
たとえば、特開２０１１−８２５４６号公報（特許文献１）には、窒化ガリウム系化合物半導体などからなるウェハを分割する方法が記載されている。当該化合物半導体ウェハを分割する方法によれば、まず、分離帯域の化合物半導体層に溝部を形成し、その後レーザー法によって割溝を形成する。次に、当該化合物半導体ウェハをリン酸、硝酸または塩酸などの酸系の薬液に浸漬することで、割溝周辺部の汚れがウェットエッチングによって除去される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−８２５４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、炭化珪素は、他の半導体材料と比較して酸系の薬液に対して安定であり、かつ材料硬度が高い。そのため、たとえばＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）などのドライエッチングで炭化珪素基板の表面に溝部を形成する際に、溝部を形成する壁面に損傷が発生したり、壁面に形状ばらつきが発生したりする場合がある。そのため、溝部に沿って炭化珪素基板を切断する場合、上記損傷や形状ばらつきなどが起点となり、半導体素子が形成されているチップの領域に対してクラックなどの損傷が伸長する場合がある。また当該チップにチッピングなどの損傷が発生する場合がある。
【０００６】
本発明は上記のような課題を解決するためになされたものであって、その目的は、チップに対する損傷を抑制可能な炭化珪素半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明に係る炭化珪素半導体装置の製造方法は以下の工程を備えている。第１の主面と、第１の主面と反対の第２の主面とを有する炭化珪素基板が準備される。炭化珪素基板の第１の主面に溝部が形成される。溝部において炭化珪素基板が切断される。溝部を形成する工程は、塩素を用いて炭化珪素基板を熱エッチングする工程を含む。
【発明の効果】
【０００８】
本発明によれば、チップに対する損傷を抑制可能な炭化珪素半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施の形態１における炭化珪素半導体装置の構造を概略的に示す断面模式図である。
【図２】本発明の実施の形態１における炭化珪素半導体装置が有する炭化珪素基板の形状を概略的に示す斜視模式図である。
【図３】本発明の実施の形態１における炭化珪素半導体装置の製造方法を概略的に示すフロー図である。
【図４】本発明の実施の形態１における炭化珪素半導体装置の製造方法の第１の工程を概略的に示す断面模式図である。
【図５】本発明の実施の形態１における炭化珪素半導体装置の製造方法の第２の工程を概略的に示す断面模式図である。
【図６】本発明の実施の形態１における炭化珪素半導体装置の製造方法の第３の工程を概略的に示す断面模式図である。
【図７】本発明の実施の形態１における炭化珪素半導体装置の製造方法の第４の工程を概略的に示す断面模式図である。
【図８】本発明の実施の形態１における炭化珪素半導体装置の製造方法の第４の工程を概略的に示す平面模式図である。
【図９】本発明の実施の形態１における炭化珪素半導体装置の製造方法の第５の工程を概略的に示す断面模式図である。
【図１０】本発明の実施の形態１における炭化珪素半導体装置の製造方法の第６の工程を概略的に示す断面模式図である。
【図１１】本発明の実施の形態１における炭化珪素半導体装置の製造方法の第７の工程を概略的に示す断面模式図である。
【図１２】本発明の実施の形態１における炭化珪素半導体装置の製造方法の第８の工程を概略的に示す断面模式図である。
【図１３】本発明の実施の形態１における炭化珪素半導体装置の製造方法の第９の工程を概略的に示す断面模式図である。
【図１４】本発明の実施の形態１における炭化珪素半導体装置の製造方法の第１０の工程を概略的に示す断面模式図である。
【図１５】本発明の実施の形態１における炭化珪素半導体装置の製造方法の第１１の工程を概略的に示す断面模式図である。
【図１６】本発明の実施の形態１における炭化珪素半導体装置の製造方法の第１２の工程を概略的に示す断面模式図である。
【図１７】本発明の実施の形態１における炭化珪素半導体装置の製造方法の第１３の工程を概略的に示す断面模式図である。
【図１８】本発明の実施の形態１における炭化珪素半導体装置の製造方法の第１４の工程を概略的に示す断面模式図である。
【図１９】本発明の実施の形態１における炭化珪素半導体装置の製造方法の第１５の工程を概略的に示す断面模式図である。
【図２０】本発明の実施の形態１における炭化珪素半導体装置の製造方法の第１６の工程を概略的に示す断面模式図である。
【図２１】本発明の実施の形態２における炭化珪素半導体装置の製造方法を概略的に示すフロー図である。
【図２２】本発明の実施の形態１における炭化珪素半導体装置の製造方法の第３の工程の変形例を概略的に示す断面模式図である。
【発明を実施するための形態】
【００１０】
［本願発明の実施形態の説明］
以下、本発明の実施の形態について図に基づいて説明する。なお、以下の図面において、同一または相当する部分には同一の参照番号を付し、その説明は繰り返さない。また、本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また結晶学上の指数が負であることは、通常、”−”（バー）を数字の上に付すことによって表現されるが、本明細書中では数字の前に負の符号を付している。
【００１１】
（１）実施の形態に係る炭化珪素半導体装置１の製造方法は以下の工程を備えている。第１の主面１０ａと、第１の主面１０ａと反対の第２の主面１０ｂとを有する炭化珪素基板１０が準備される。炭化珪素基板１０の第１の主面１０ａに溝部ＴＲ１が形成される。溝部ＴＲ１において炭化珪素基板１０が切断される。溝部ＴＲ１を形成する工程は、塩素を用いて炭化珪素基板を熱エッチングする工程を含む。
【００１２】
実施の形態に係る炭化珪素半導体装置１の製造方法によれば、溝部ＴＲ１を形成する工程は、塩素を用いて炭化珪素基板１０を熱エッチングする工程を含む。これにより、壁面の損傷が抑制された溝部ＴＲ１を形成することができる。それゆえ、炭化珪素基板１０を切断する際に、チップに対してチッピングやクラックなどの損傷が発生することを抑制することができる。
【００１３】
（２）上記（１）に係る炭化珪素半導体装置１の製造方法において好ましくは、溝部ＴＲ１を形成する工程は、炭化珪素基板１０を熱エッチングする工程の前に、異方性エッチングにより炭化珪素基板１０の第１の主面１０ａに凹部ＴＱ１を形成する工程を含む。これにより、異方性エッチングによって凹部ＴＱ１を形成する壁面に発生した損傷を、熱エッチングによって効果的に除去することができる。
【００１４】
（３）上記（２）に係る炭化珪素半導体装置１の製造方法において好ましくは、溝部ＴＲ１を形成する工程は、炭化珪素基板１０の第１の主面１０ａに凹部ＴＱ１を形成する後であって、炭化珪素基板１０を熱エッチングする工程の前に、炭化珪素基板１０を活性化アニールする工程を含む。これにより、活性化アニールによって炭化珪素基板１０に表面荒れが発生した場合であっても、熱エッチングによって当該表面荒れを改善することができる。
【００１５】
（４）上記（１）〜（３）のいずれかに係る炭化珪素半導体装置１の製造方法において好ましくは、炭化珪素基板１０の第１の主面１０ａに溝部ＴＲ１を形成する工程の後であって、溝部ＴＲ１において炭化珪素基板１０を切断する工程の前に、溝部ＴＲ１を形成する側壁面ＳＷ１および底部ＢＴ１に接する二酸化珪素層３０を形成する工程をさらに備える。これにより、炭化珪素半導体装置１の絶縁性を確保することができる。
【００１６】
（５）上記（１）〜（４）のいずれかに係る炭化珪素半導体装置１の製造方法において好ましくは、炭化珪素半導体装置１は、ゲートトレンチＴＲ２を有するＭＯＳＦＥＴである。これにより、ゲートトレンチＴＲ２を有するＭＯＳＦＥＴ１を含むチップに対してチッピングやクラックなどの損傷が発生することを抑制することができる。
【００１７】
（６）上記（５）に係る炭化珪素半導体装置１の製造方法において好ましくは、炭化珪素基板１０を熱エッチングする工程は、ゲートトレンチＴＲ２を形成する工程と同時に行われる。これにより、ゲートトレンチＴＲ２および溝部ＴＲ１を同時に形成することができるので、炭化珪素半導体装置１の製造工程が簡素化される。
【００１８】
［本願発明の実施形態の詳細］
（実施の形態１）
図１および図２を参照して、実施の形態１に係る炭化珪素半導体装置の一例としてのＭＯＳＦＥＴ１の構造について説明する。
【００１９】
実施の形態１に係るＭＯＳＦＥＴ１は、炭化珪素基板１０と、ゲート絶縁膜９１と、ゲート電極９２と、層間絶縁膜９３と、ソース電極９４と、ソース配線層９５と、ドレイン電極９８とを主に有する。炭化珪素基板１０は、第１の主面１０ａと、第１の主面１０ａと反対側の第２の主面１０ｂとを有し、炭化珪素単結晶基板８０と、炭化珪素エピタキシャル層８５とを主に含む。炭化珪素エピタキシャル層８５は、ｎ型ドリフト領域８１と、ｐ型ボディ領域８２と、ｎ型ソース領域８３と、ｐ型コンタクト領域８４とを主に有する。
【００２０】
炭化珪素単結晶基板８０は、たとえば六方晶炭化珪素からなり、ポリタイプ４Ｈを有する。炭化珪素単結晶基板８０は、たとえばｎ型（第１の導電型）を有する。炭化珪素エピタキシャル層８５は、炭化珪素単結晶基板８０上に設けられている。炭化珪素エピタキシャル層８５の厚みは、たとえば１２μｍ程度である。ｎ型ドリフト領域８１はｎ型を有する。ｎ型ドリフト領域８１の不純物濃度は、炭化珪素単結晶基板８０の不純物濃度よりも低いことが好ましい。ｎ型ドリフト領域８１のドナー濃度は、好ましくは１×１０15ｃｍ-3以上５×１０16ｃｍ-3以下であり、たとえば７×１０15ｃｍ-3である。
【００２１】
ｐ型ボディ領域８２はｐ型（第２導電型）を有する。ｐ型ボディ領域８２はｎ型ドリフト領域８１上に設けられている。ｐ型ボディ領域８２の不純物濃度は、たとえば１×１０18ｃｍ-3である。ｎ型ソース領域８３はｎ型を有する。ｎ型ソース領域８３は、ｐ型ボディ領域８２によってｎ型ドリフト領域８１から隔てられるようにｐ型ボディ領域８２上に設けられている。ｐ型コンタクト領域８４はｐ型を有する。ｐ型コンタクト領域８４はｎ型ソース領域８３およびｐ型ボディ領域８２につながっている。
【００２２】
炭化珪素基板１０の第１の主面１０ａにはゲートトレンチＴＲ２が設けられている。ゲートトレンチＴＲ２は第２の側壁面ＳＷ２および第２の底部ＢＴ２を有する。第２の側壁面ＳＷ２はｎ型ソース領域８３およびｐ型ボディ領域８２を貫通してｎ型ドリフト領域８１に至っている。第２の側壁面ＳＷ２はｐ型ボディ領域８２上において、ＭＯＳＦＥＴ１のチャネル面を含む。
【００２３】
第２の側壁面ＳＷ２は炭化珪素基板１０の第１の主面１０ａに対して傾斜しており、ゲートトレンチＴＲ２は開口に向かってテーパ状に拡がっている。第２の側壁面ＳＷ２の面方位は、（０００−１）面に対して５０°以上６５°以下傾斜していることが好ましい。第２の底部ＢＴ２はｎ型ドリフト領域８１上に位置している。本実施の形態において、第２の底部ＢＴ２は炭化珪素基板１０の第１の主面１０ａとほぼ平行な面である。
【００２４】
ゲート絶縁膜９１は、ゲートトレンチＴＲ２の第２の側壁面ＳＷ２および第２の底部ＢＴ２の各々を覆っている。ゲート電極９２はゲート絶縁膜９１上に設けられている。ソース電極９４は、ｎ型ソース領域８３およびｐ型コンタクト領域８４の各々に接している。ソース配線層９５はソース電極９４に接している。ソース配線層９５は、たとえばアルミニウム層である。層間絶縁膜９３はゲート電極９２とソース配線層９５との間を絶縁している。ドレイン電極９８は炭化珪素基板１０の第２の主面１０ｂに接して設けられている。
【００２５】
次に、実施の形態１に係るＭＯＳＦＥＴ１の製造方法について図３を参照して説明する。
【００２６】
まず、炭化珪素基板準備工程（Ｓ１０：図３）が実施される。たとえば、昇華法により形成されたポリタイプ４Ｈを有する六方晶炭化珪素からなるインゴットをスライスすることにより、導電型がｎ型である炭化珪素単結晶基板８０が準備される。次に、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により炭化珪素単結晶基板８０上に、炭化珪素エピタキシャル層８５が形成される。炭化珪素エピタキシャル層８５には不純物としてたとえば窒素（Ｎ）が導入される。以上により、第１の主面１０ａと、第１の主面と反対の第２の主面１０ｂとを有する炭化珪素基板１０が準備される（図４参照）。
【００２７】
次に、炭化珪素基板１０の第１の主面１０ａ上に開口部を有するマスク層２０がフォトリソグラフィ法によって形成される。マスク層４０として、たとえばシリコン酸化膜などを用いることができる。開口部はダイシングラインＤＬ（図８参照）が形成される位置に対応して形成される。
【００２８】
次に、炭化珪素基板１０の第１の主面１０ａに溝部ＴＲ１が形成される。溝部ＴＲ１を形成する工程は、第１の凹部形成工程（Ｓ２０：図３）と熱エッチング工程（Ｓ３０：図３）とを有していてもよい。
【００２９】
第１の凹部形成工程（Ｓ２０：図３）において、マスク層２０が形成された炭化珪素基板１０に対してプラズマエッチングが行われることにより、炭化珪素エピタキシャル層８５の一部が除去され、炭化珪素基板１０の第１の主面１０ａに第１の凹部ＴＱ１が形成される。エッチングの方法としては、たとえばドライエッチングであり、より具体的には誘導結合プラズマ反応性イオンエッチング（ＩＣＰ−ＲＩＥ）を用いることができる。
【００３０】
図５を参照して、たとえば反応ガスとしてＳＦ6またはＳＦ6とＯ2との混合ガスを用いて炭化珪素基板１０の第１の主面１０ａに対してＩＣＰ−ＲＩＥが行われることにより、ダイシングラインＤＬ（図８）が形成されるべき領域に、炭化珪素基板１０の厚さ方向（図中の縦方向）にほぼ沿った第１の側壁面Ａ１と、炭化珪素基板１０の第１の主面１０ａとほぼ平行な第１の底部Ｂ１と、第１の側壁面Ａ１と第１の底部Ｂ１とを繋ぎ、かつ第１の側壁面Ａ１および第１の底部Ｂ１の双方に対して交差する方向に伸長するサブトレンチＣ１とを有する第１の凹部ＴＱ１が形成される。第１の凹部ＴＱ１の幅Ｗ１は、たとえば５０μｍ以上１５０μｍ以下程度である。第１の凹部ＴＱ１の深さＨ１は、たとえば０．１μｍ以上０．８μｍ以下程度であり、好ましくは０．２μｍ以上０．５μｍ以下程度である。
【００３１】
次に、熱エッチング工程（Ｓ２０：図３）が実施される。具体的には、炭化珪素基板１０に形成された第１の凹部ＴＱ１に対して、塩素を用いた熱エッチングが行われる。熱エッチング工程では、塩素を含む気体を炉内に供給しながら、炉内において炭化珪素基板１０の第１の凹部ＴＱ１の第１の側壁面Ａ１、第１の底部Ｂ１およびサブトレンチＣ１が熱エッチングされる。より具体的には、炭化珪素基板１０は炉内においてたとえば８００℃以上１３００℃以下で２０分程度加熱される。好ましくは、炭化珪素基板１０の熱エッチングの温度は８００℃以上であり、より好ましくは１３００℃以下である。なお、二酸化珪素から作られたマスク層２０は、炭化珪素に対する選択比が極めて大きいので、炭化珪素の熱エッチング中に実質的にエッチングされない。
【００３２】
図６に示すように、上記の熱エッチング工程を実施することにより、第１の凹部ＴＱ１の第１の側壁面Ａ１、第１の底部Ｂ１およびサブトレンチＣ１がたとえば２ｎｍ以上０．１μｍ程度エッチングされることにより、炭化珪素基板１０上に第１の側壁面ＳＷ１と、第１の側壁面ＳＷ１と連接する第１の底部ＢＴ１から形成される溝部ＴＲ１が形成される。次に、マスク層２０がエッチングなど任意の方法により除去される（図７参照）。
【００３３】
図７および図８を参照して、炭化珪素基板１０の第１の主面１０ａに形成された溝部ＴＲ１は、ダイシングラインＤＬを形成する。図８に示すように、ダイシングラインＤＬは、炭化珪素基板１０の第１の主面１０ａを縦方向および横方向に横断するように格子状に形成されている。ダイシングラインＤＬは後述する炭化珪素基板１０の切断工程における切断位置に対応する。ダイシングラインＤＬに囲まれた領域は素子領域ＩＲであり、当該素子領域ＩＲにはＭＯＳＦＥＴ１などの半導体素子が形成される。
【００３４】
図１９に示すように、溝部ＴＲ１を形成する第１の側壁面ＳＷ１および第１の底部ＢＴ１を覆うように二酸化珪素層３０が形成されてもよい。好ましくは、溝部ＴＲ１を形成する第１の側壁面ＳＷ１および第１の底部ＢＴ１を覆う二酸化珪素層３０の形成は、後述するゲートトレンチＴＲ２を形成する工程における熱エッチング工程（Ｓ６０：図３）の前に行われる。
【００３５】
次に、イオン注入工程（Ｓ４０：図３）が実施される。図９を参照して、炭化珪素基板１０の第１の主面１０ａに対してイオン注入が行われる。具体的には、ｐ型ボディ領域８２を形成するために、炭化珪素基板１０の第１の主面１０ａに対して、たとえばアルミニウム（Ａｌ）などの、ｐ型を付与するための不純物がイオン注入される。またｎ型ソース領域８３を形成するためのイオン注入においては、たとえばリン（Ｐ）などの、ｎ型を付与するための不純物がイオン注入される。これにより、ｐ型ボディ領域８２と、ｎ型ソース領域８３が形成される。炭化珪素エピタキシャル層８５において、ｐ型ボディ領域８２およびｎ型ソース領域８３が形成されなかった部分は、ｎ型ドリフト領域８１となる。なおイオン注入の代わりに、不純物の添加をともなうエピタキシャル成長が用いられてもよい。
【００３６】
図１０を参照して、炭化珪素基板１０のｎ型ソース領域８３上にレジスト膜６０が形成される。レジスト膜６０に対して露光および現像が行われる。これにより、ｐ型コンタクト領域８４が形成されることになる位置に対応した開口を有するマスク層６１（図１１）が形成される。次にマスク層６１を用いたイオン注入により、ｐ型コンタクト領域８４が形成される。次にマスク層６１が除去される（図１２）。このように、フォトリソグラフィ法によって炭化珪素基板１０の第１の主面１０ａとｐ型ボディ領域８２とを繋ぐｐ型コンタクト領域８４が形成される。
【００３７】
次に、上記イオン注入工程により炭化珪素エピタキシャル層８５に導入された不純物を活性化するため、炭化珪素基板１０に対して活性化アニール工程が実施される。活性化アニール工程の温度は、好ましくは１５００℃以上１９００℃以下であり、たとえば１７００℃程度である。熱処理の時間は、たとえば３０分程度である。熱処理の雰囲気は、好ましくは不活性ガス雰囲気であり、たとえばＡｒ雰囲気である。
【００３８】
次に、第２の凹部形成工程（Ｓ５０：図３）が実施される。図１３を参照して、ｎ型ソース領域８３およびｐ型コンタクト領域８４からなる面上に、開口部を有するマスク層４０がフォトリソグラフィ法によって形成される。マスク層４０として、たとえばシリコン酸化膜などを用いることができる。開口部はゲートトレンチＴＲ２（図１）が形成される位置に対応して形成される。図１３を参照して、マスク層４０が形成された炭化珪素基板１０をプラズマエッチングすることにより、炭化珪素基板１０の第１の主面１０ａに第２の凹部ＴＱ２が形成される。マスク層４０の開口部を通じて、炭化珪素基板１０のｎ型ソース領域８３と、ｐ型ボディ領域８２と、ｎ型ドリフト領域８１の一部とがエッチングにより除去されることにより当該第２の凹部ＴＱ２が形成される。エッチングの方法としては、たとえばドライエッチングであり、より具体的には誘導結合プラズマ反応性イオンエッチング（ＩＣＰ−ＲＩＥ）を用いることができる。たとえば反応ガスとしてＳＦ6またはＳＦ6とＯ2との混合ガスを用いて炭化珪素基板１０の第１の主面１０ａに対してＩＣＰ−ＲＩＥが行われることにより、ゲートトレンチＴＲ２（図１）が形成されるべき領域に、炭化珪素基板１０の厚さ方向（図中の縦方向）にほぼ沿った第２の側壁面Ａ２と、第１の主面１０ａとほぼ平行な第２の底部Ｂ２を有する第２の凹部ＴＱ２が形成される。第２の凹部ＴＱ２の幅Ｗ２は、たとえば０．５μｍ以上３μｍ以下程度であり、第２の凹部ＴＱ２の深さＨ２は、たとえば０．１μｍ以上１μｍ以下程度である。第２の凹部ＴＱ２の幅Ｗ２は、上述した第１の凹部ＴＱ１（図５参照）の幅Ｗ１よりも小さい。また第２の凹部ＴＱ２の深さＨ２は、上述した第１の凹部ＴＱ１（図５参照）の深さＨ１より小さくてもよい。
【００３９】
次に、熱エッチング工程（Ｓ６０：図３）が実施される。具体的には、炭化珪素基板１０の第１の主面１０ａに形成された第２の凹部ＴＱ２に対して熱エッチングが行われる。熱エッチング工程では、塩素を含む気体を炉内に供給しながら、炉内において炭化珪素基板１０の第１の主面１０ａに形成された第２の凹部ＴＱ２の第２の側壁面Ａ２および第２の底部ＢＴ２が熱エッチングされる。炭化珪素基板１０は炉内においてたとえば８００℃以上１３００℃以下で２０分程度加熱される。好ましくは、炭化珪素基板１０の熱エッチングの温度は８００℃以上であり、より好ましくは１３００℃以下である。８００℃以上１３００℃以下で２０分程度加熱されることにより、第２の凹部ＴＱ２の第２の側壁面Ａ２および第２の底部Ｂ２がエッチングされる。好ましくは、炭化珪素基板１０の熱エッチングの温度は８００℃以上であり、より好ましくは１３００℃以下である。なお、二酸化珪素から作られたマスク層４０は、炭化珪素に対する選択比が極めて大きいので、炭化珪素の熱エッチング中に実質的にエッチングされない。
【００４０】
図１５に示すように、上記の熱エッチング工程を実施することにより、第２の凹部ＴＱ２の第２の側壁面Ａ２および第２の底部Ｂ２がたとえば２ｎｍ以上０．１μｍ程度エッチングされることにより、炭化珪素基板１０の第１の主面１０ａ上に第２の側壁面ＳＷ２および第２の底部ＢＴ２から形成されるゲートトレンチＴＲ２が形成される。次にマスク層４０がエッチングなど任意の方法により除去される。第２の底部ＢＴ２は面であっても構わないし、線であっても構わない。第２の底部ＢＴ２が線である場合、ゲートトレンチＴＲ２の形状は断面視（炭化珪素基板１０の第１の主面１０ａと平行な方向で見た視野）においてＶ型となる。
【００４１】
次に、ゲート絶縁膜形成工程が実施される。具体的には、図１６を参照して、ゲートトレンチＴＲ２の第２の側壁面ＳＷ２および第２の底部ＢＴ２に接してゲート絶縁膜９１が形成される。これにより、ゲートトレンチＴＲ２の第２の側壁面ＳＷ２および第２の底部ＢＴ２の各々を覆い、ｎ型ドリフト領域８１、ｐ型ボディ領域８２、ｎ型ソース領域８３およびｐ型コンタクト領域８４と接するゲート絶縁膜９１が形成される。ゲート絶縁膜９１は二酸化珪素からなり、たとえば熱酸化により形成され得る。
【００４２】
ゲート絶縁膜９１の形成後に、雰囲気ガスとして一酸化窒素（ＮＯ）ガスを用いるＮＯアニールが行われてもよい。具体的には、たとえば、ゲート絶縁膜９１が形成された炭化珪素基板１０が、一酸化窒素雰囲気中において温度１１００℃以上１３００℃以下で１時間程度保持される。これにより、ゲート絶縁膜９１とｐ型ボディ領域８２との界面領域に窒素原子が導入される。その結果、界面領域における界面準位の形成が抑制されることで、チャネル移動度を向上させることができる。なお、このような窒素原子の導入が可能であれば、ＮＯガス以外のガスが雰囲気ガスとして用いられてもよい。
【００４３】
このＮＯアニールの後にさらに、雰囲気ガスとしてアルゴン（Ａｒ）を用いるＡｒアニールが行われてもよい。Ａｒアニールの加熱温度は、上記ＮＯアニールの加熱温度よりも高く、ゲート絶縁膜９１の融点よりも低いことが好ましい。この加熱温度が保持される時間は、たとえば１時間程度である。これにより、ゲート絶縁膜９１とｐ型ボディ領域８２との界面領域における界面準位の形成がさらに抑制される。なお、雰囲気ガスとして、Ａｒガスに代えて窒素ガスなどの他の不活性ガスが用いられてもよい。
【００４４】
次に、表面電極形成工程が実施される。表面電極形成工程では、ゲート電極９２と、ソース電極９４とが形成される。具体的には、図１７を参照して、ゲート絶縁膜９１上にゲート電極９２が形成される。具体的には、ゲートトレンチＴＲ２の内部の領域をゲート絶縁膜９１を介して埋めるように、ゲート絶縁膜９１上にゲート電極９２が形成される。ゲート電極９２の形成方法は、たとえば、導体またはドープトポリシリコンの成膜とＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）とによって行い得る。
【００４５】
次に、図１８を参照して、ゲート電極９２の露出面を覆うように、ゲート電極９２およびゲート絶縁膜９１上に層間絶縁膜９３が形成される。次に、層間絶縁膜９３およびゲート絶縁膜９１に開口部が形成されるようにエッチングが行われる。この開口部により第１の主面１０ａ上においてｎ型ソース領域８３およびｐ型コンタクト領域８４の各々が露出される。次に、第１の主面１０ａ上においてｎ型ソース領域８３およびｐ型コンタクト領域８４の各々に接するソース電極９４が形成される。具体的には、スパッタリングにより、たとえばＴｉ、ＡｌおよびＳｉを含む金属膜が、ｎ型ソース領域８３およびｐ型コンタクト領域８４の各々に接して形成される。次に、当該金属膜が形成された炭化珪素基板１０を加熱することにより、当該金属膜が合金化し、炭化珪素基板１０とオーミック接合するソース電極９４が形成される。
【００４６】
次に、裏面電極形成工程が実施される。具体的には、炭化珪素基板１０の第２の主面１０ｂにドレイン電極９８が形成される。ドレイン電極９８に用いられる材料は、上述したソース電極を構成する材料と同じであってもよい。
【００４７】
次に、炭化珪素基板切断工程（Ｓ７０：図３）が実施される。図２０を参照して、たとえばダイヤモンドの刃先を有するダイシングブレード３５が溝部ＴＲ１の第１の底部ＢＴ１上に配置される。ダイシングブレード３５を回転させながら炭化珪素基板１０の厚み方向に移動することにより、炭化珪素基板１０がダイシングラインＤＬに沿って切断される。これにより、炭化珪素基板１０が、各々分離された複数のチップに分割される。なお、ダイシングブレード３５の刃の厚みはたとえば１０μｍ以上１００μｍ以下程度である。炭化珪素基板１０の切断は、ダイシングブレードを用いたダイシングブレード法以外の方法により行われてもよい。炭化珪素基板１０の切断は、たとえば超音波ダンシング法やレーザーダイシング法などにより行われてもよい。
【００４８】
なお、上記実施の形態１では、炭化珪素基板１０の第１の主面１０ａに溝部ＴＲ１を形成する工程は、第１の凹部形成工程（Ｓ２０：図３）と熱エッチング工程（Ｓ３０：図３）とを有する場合について説明したが、当該溝部ＴＲ１を形成する工程は、第１の凹部形成工程（Ｓ２０：図３）を有していなくてもよい。溝部ＴＲ１を形成する工程が、第１の凹部形成工程を有していない場合、以下のようにして溝部ＴＲ１が形成されてもよい。たとえば、炭化珪素基板１０の第１の主面１０ａに開口を有するマスク層２０が形成される。その後、図２２を参照して、当該マスク層２０を用いて炭化珪素基板１０に対して熱エッチング工程（Ｓ３０：図３）が実施される。図２２に示すように、炭化珪素基板１０の第１の主面１０ａに形成される溝部ＴＲ１は、第１の側壁面ＳＷ１および第１の底部ＢＴ１により形成され、第１の底部ＢＴ１は面とはならず線となる。つまり、断面視において、溝部ＴＲ１はＶ字状となる。
【００４９】
次に、実施の形態１に係るＭＯＳＦＥＴ１の製造方法の作用効果について説明する。
実施の形態１に係る炭化珪素半導体装置１の製造方法によれば、溝部ＴＲ１を形成する工程は、塩素を用いて炭化珪素基板１０を熱エッチングする工程を含む。これにより、第１の側壁面ＳＷ１および第１の底部ＢＴ１の損傷が抑制された溝部ＴＲ１を形成することができる。それゆえ、炭化珪素基板１０を切断する際に、チップに対してチッピングやクラックなどの損傷が発生することを抑制することができる。
【００５０】
また実施の形態１に係るＭＯＳＦＥＴ１の製造方法によれば、溝部ＴＲ１を形成する工程は、炭化珪素基板１０を熱エッチングする工程の前に、異方性エッチングにより炭化珪素基板１０の第１の主面１０ａに第１の凹部ＴＱ１を形成する工程を含む。これにより、異方性エッチングによって第１の凹部ＴＱ１に発生したサブトレンチＣ１などの損傷を、熱エッチングによって効果的に除去することができる。
【００５１】
さらに実施の形態１に係るＭＯＳＦＥＴ１の製造方法によれば、炭化珪素基板１０の第１の主面１０ａに溝部ＴＲ１を形成する工程の後であって、溝部ＴＲ１において炭化珪素基板１０を切断する工程の前に、溝部ＴＲ１を形成する第１の側壁面ＳＷ１および第１の底部ＢＴ１に接する二酸化珪素層３０を形成する工程をさらに備える。これにより、ＭＯＳＦＥＴ１の絶縁性を確保することができる。
【００５２】
さらに実施の形態１に係るＭＯＳＦＥＴ１の製造方法によれば、ＭＯＳＦＥＴ１は、ゲートトレンチＴＲ２を有する。これにより、ゲートトレンチＴＲ２を有するＭＯＳＦＥＴ１を含むチップに対してチッピングやクラックなどの損傷が発生することを抑制することができる。
【００５３】
（実施の形態２）
次に、図２１を参照して、実施の形態２に係るＭＯＳＦＥＴ１の製造方法について説明する。実施の形態２に係るＭＯＳＦＥＴ１の製造方法は、第１の凹部ＴＱ１に対する熱エッチングと、第２の凹部ＴＱ２に対する熱エッチングとが同時に実施される点と、第１の凹部ＴＱ１を形成する工程の後であって、炭化珪素基板１０を熱エッチングする工程の前に炭化珪素基板１０に対して活性化アニールを行う点とにおいて実施の形態１に係るＭＯＳＦＥＴ１の製造方法と異なっており、他の点は実施の形態１に係るＭＯＳＦＥＴ１の製造方法とほぼ同様である。以下、実施の形態１に係るＭＯＳＦＥＴ１の製造方法と異なる点を中心に説明する。
【００５４】
まず、図４を参照して、実施の形態１で説明した方法と同様の方法により、炭化珪素基板準備工程（Ｓ１０：図２１）が実施されることにより、第１の主面１０ａと、第１の主面１０ａと反対の第２の主面１０ｂとを有する炭化珪素基板１０が準備される。次に、図５を参照して、実施の形態１で説明した方法と同様の方法により、第１の凹部形成工程（Ｓ２０：図２１）が実施されることにより、炭化珪素基板１０の第１の主面１０ａに第１の凹部ＴＱ１が形成される。これにより、図８に示すように素子分離用のダイシングラインＤＬが形成される。つまり、第１の凹部ＴＱ１がダイシングラインＤＬを構成する。
【００５５】
次に、図９〜図１２を参照して、実施の形態１で説明した方法と同様の方法により、イオン注入工程（Ｓ４０：図２１）が実施される。これにより、炭化珪素基板１０に、ｐ型ボディ領域８２と、ｎ型ソース領域８３と、ｐ型コンタクト領域８４とが形成される。
【００５６】
次に、図１３および図１４を参照して、実施の形態１で説明した方法と同様の方法により、第２の凹部形成工程（Ｓ５０：図２１）が実施される。これにより、ゲートトレンチＴＲ２が形成されるべき領域に、炭化珪素基板１０の第１の主面１０ａに開口する第２の凹部ＴＱ２が形成される。
【００５７】
次に、実施の形態１で説明した方法と同様の方法により、炭化珪素基板１０に対して活性化アニール工程が実施される。活性化アニール工程の温度は、好ましくは１５００℃以上１９００℃以下であり、たとえば１７００℃程度である。熱処理の時間は、たとえば３０分程度である。熱処理の雰囲気は、好ましくは不活性ガス雰囲気であり、たとえばＡｒ雰囲気である。
【００５８】
次に、熱エッチング工程（Ｓ６０：図２１）が実施される。具体的には、炭化珪素基板１０の第１の主面１０ａに形成された第１の凹部ＴＱ１を形成する第１の側壁面Ａ１および第１の底部Ｂ１と、第２の凹部ＴＱ２を形成する第２の側壁面Ａ２および第２の底部Ｂ２とに対して塩素を用いた熱エッチングが同時に行われる。熱エッチングは、実施の形態１で説明した方法と同様の方法により行われる。これにより、第１の凹部ＴＱ１を形成する第１の側壁面Ａ１および第１の底部Ｂ１と、第２の凹部ＴＱ２を形成する第２の側壁面Ａ２および第２の底部Ｂ２とがエッチングされることにより、炭化珪素基板１０の第１の主面１０ａに溝部ＴＲ１およびゲートトレンチＴＲ２が同時に形成される。
【００５９】
次に、炭化珪素基板１０に対して熱酸化が実施されてもよい。これにより。ゲートトレンチＴＲ２を形成する第２の側壁面ＳＷ２および第２の底部ＢＴ２に接するゲート絶縁膜９１（図１６参照）と、溝部ＴＲ１を形成する第１の側壁面ＳＷ１および第１の底部ＢＴ１に接する二酸化珪素層３０（図１９参照）とが形成されてもよい。
【００６０】
次に、図２０を参照して、実施の形態１で説明した方法と同様の方法により、炭化珪素基板切断工程（Ｓ７０：図２１）が実施される。これにより、炭化珪素基板１０がダイシングラインＤＬに沿って切断されることにより、炭化珪素基板１０が複数のチップに分割される。
【００６１】
実施の形態２に係るＭＯＳＦＥＴ１の製造方法によれば、溝部ＴＲ１を形成する工程は、炭化珪素基板１０の第１の主面１０ａに凹部ＴＱ１を形成する後であって、炭化珪素基板１０を熱エッチングする工程の前に、炭化珪素基板１０を活性化アニールする工程を含む。これにより、活性化アニールによって炭化珪素基板１０に表面荒れが発生した場合であっても、熱エッチングによって当該表面荒れを改善することができる。
【００６２】
また実施の形態２に係る炭化珪素半導体装置１の製造方法によれば、炭化珪素基板１０を熱エッチングする工程は、ゲートトレンチＴＲ２を形成する工程と同時に行われる。これにより、ゲートトレンチＴＲ２および溝部ＴＲ１を同時に形成することができるので、ＭＯＳＦＥＴ１の製造工程が簡素化される。
【００６３】
なお、上記各実施の形態において、第１導電型をｎ型とし、かつ第２導電型をｐ型として説明したが、第１導電型がｐ型であって、かつ第２導電型がｎ型であっても構わない。また上記各実施の形態において、炭化珪素半導体装置の一例としてＭＯＳＦＥＴを例に挙げて説明したが、炭化珪素半導体装置は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）やＳＢＤ（Ｓｃｈｏｔｔｋｙ  Ｂａｒｒｉｅｒ  Ｄｉｏｄｅ）などであってもよい。
【００６４】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００６５】
１  炭化珪素半導体装置（ＭＯＳＦＥＴ）
１０  炭化珪素基板
１０ａ  第１の主面
１０ｂ  第２の主面
２０，４０，６１  マスク層
３０  二酸化珪素層
３５  ダイシングブレード
６０  レジスト膜
８０  炭化珪素単結晶基板
８１  ｎ型ドリフト領域
８２  ｐ型ボディ領域
８３  ｎ型ソース領域
８４  ｐ型コンタクト領域
８５  炭化珪素エピタキシャル層
９１  ゲート絶縁膜
９２  ゲート電極
９３  層間絶縁膜
９４  ソース電極
９５  ソース配線層
９８  ドレイン電極
Ａ１，ＳＷ１  第１の側壁面（側壁面）
Ａ２，ＳＷ２  第２の側壁面
Ｂ１，ＢＴ１  第１の底部（底部）
Ｂ２，ＢＴ２  第２の底部
Ｃ１  サブトレンチ
ＤＬ  ダイシングライン
Ｈ１，Ｈ２  深さ
ＩＲ  素子領域
ＴＱ１  第１の凹部（凹部）
ＴＱ２  第２の凹部
ＴＲ１  溝部
ＴＲ２  ゲートトレンチ
Ｗ１，Ｗ２  幅
【図１】
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【図２】
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【図３】
0006036603.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
0006036603.tif 000017
【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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