(57)【特許請求の範囲】
【請求項１】
少なくとも１つのデータ導体（Ｃｏｌ＿ｂ）が、行型に組織されたマトリックスの幾つかの画素に接続されることができ、それぞれ行の各画素により届けられた信号を連続的に運ぶことを可能にする、前記画素のマトリックスを含む画像装置であって、電子電流発生器（Ｔ４）が幾つかの画素に給電し、前記マトリックスの前記各画素が：
・画素のノードと称されるその端子のうちの１つに、考慮されている前記画素により届けられる信号を供給し、前記電子電流発生器（Ｔ４）から生じるバイアス電流がその中を流れることができるトランジスタ（Ｔ２）と、
・そして画素の選択信号（Ｐｈｉ＿ｌｉｎｅ）に応じて、前記画素のノードをこの画素と関連する前記データ導体（Ｃｏｌ＿ｂ）に接続できるようにする、第一の電子スイッチ（Ｔ３ｂ）とを備え、
前記マトリックスの前記各画素が、前記画素のノードにつながれて、前記電子電流発生器（Ｔ４）から生じる電流が前記画素に対する前記選択信号（Ｐｈｉ＿ｌｉｎｅ）に応じて前記トランジスタ（Ｔ２）内に流されることを可能にする、前記第一の電子スイッチ（Ｔ３ｂ）と異なった、第二の電子スイッチ（Ｔ３ａ）をさらに備えることを特徴とする装置。
【請求項２】
それが同じ前記電子電流発生器（Ｔ４）を使用する全ての画素につながれる、少なくとも１つの電流供給導体（Ｃｏｌ＿ａ）を備え、前記電流供給導体（Ｃｏｌ＿ａ）が前記データ導体（Ｃｏｌ＿ｂ）と異なることを特徴とする、請求項１に記載の装置。
【請求項３】
各画素が、前記画素のノードと前記第二の電子スイッチ（Ｔ３ａ）との間に、そのドレイン−ソースのリンクが配置されているトランジスタ（Ｔ５）を備え、飽和状態において動作する前記トランジスタ（Ｔ５）が、前記画素のノードの電位を、前記電流供給導体（Ｃｏｌ＿ａ）に沿った前記画素の位置とは無関係に出来るようにすることを特徴とする、請求項２に記載の装置。
【請求項４】
前記電子電流発生器（Ｔ４）が１つの行の全ての画素に共通であることを特徴とする、請求項１〜３のいずれか一項に記載の装置。
【請求項５】
画素の前記マトリックスが基板上に作られ、前記データ導体（Ｃｏｌ＿ｂ）が前記画素の行の読み取り回路（Ｓ）につながれ、そして前記読み取り回路（Ｓ）及び前記電子電流発生器（Ｔ４）が、前記基板の同一の縁近傍にある基板上に配置されることを特徴とする、請求項１〜４のいずれか一項に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は画像装置に関する。本発明は検出器における画像捕捉に対して実施可能である。
【背景技術】
【０００２】
このタイプの装置は、一般にマトリックス又は棒状の配列として組織された、画素と呼ばれる多数の感光性の点を備える。検出器において、１つの画素はその検出器の基礎的な感知要素を表わす。各画素はそれが受ける電磁放射を、電気信号へと変換する。様々な画素から生じる電気信号は、マトリックスの読み取り段階の間に集められ、次に画像を形成するために処理され格納され得るようにデジタル化される。画素は、それが受ける光子束に応じて電荷の電流を供給する感光領域と、この電流を処理するための電子回路とで形成される。感光領域は一般に、例えば光ダイオード、光抵抗又はフォトトランジスタであってもよい、感光素子又は光検出器を含む。数百万画素を有し得る大寸法の感光マトリックスが見出される。
【０００３】
放射線検出器は、イオン化放射線、そして特に放射線画像の検出に関する医療分野又は、工業分野における非破壊試験でのＸ線又はγ線の画像化のために用いることが可能である。感光素子は、可視又は可視に近い電磁放射線の検出を可能にする。これらの素子は検出器に入射する放射線を感知しないか、又は少ししか感知しない。そこで入射放射線、例えばＸ線の放射線を、画素内に存在する感光素子がそれに対して感度の高い波長の帯域内の放射線へと変換する、シンチレータと呼ばれる放射線変換器が頻繁に用いられる。代替手段は、Ｘ線の放射線の電荷への直接的な変換を行う別の材料から、感光素子を作り出すことにある。この場合は、例えば、テルル化カドミウム（ＣｄＴｅ）で作られた第一の画素で構成された基板が、画素毎にＣＭＯＳ読み取り回路に接続され、従ってもはや検出機能を持たないマトリックスである。
【０００４】
感光素子内に蓄積された電荷の電流を読むことを可能にする、電圧フォロワーを用いて電子処理回路を作り出すことが知られている。電流源は、その読み取り中に画素に対する給電を確実にする。このようにして作られた画像装置の一例は図１に表わされている。
【０００５】
この図は理解を簡単にするため、２行と２列のマトリックスを概略的に表わす。４つの画素が各々、行と列の交点に形成されている。勿論、実物のマトリックスは一般にずっと大きい。
【０００６】
各画素はここで光ダイオードＤにより表わされる感光領域と、３つのトランジスタＴ１、Ｔ２及びＴ３で形成される電子処理回路とを備える。本図において、光ダイオードＤと３つのトランジスタのマークには、ｉに対する行の順番及びｊに対する列の順番を取り得る２つの座標（ｉ，ｊ）が続く。
【０００７】
同一の列の画素又は、より一般的に同一の行の画素は、列の終端部にあるトランジスタＴ４及び読み取り回路Ｓを共有する。トランジスタＴ４及び読み取り回路Ｓは、導体Ｃｏｌを用いて列の画素に接続されている。同一の行の画素は、画素の各々の行を制御することを可能にする、信号Ｐｈｉ＿ｌｉｎｅ、Ｖｄｄ、Ｖ＿ｒａｎ、及びＰｈｉ＿ｒａｎを伝達する４つの導体につながれている。
【０００８】
トランジスタＴ１は、その間に制御信号Ｐｈｉ＿ｒａｎが動作しているマトリックスを再初期化する段階の間、光ダイオードの陰極の電圧を、電圧Ｖ＿ｒａｎへと再初期化出来るようにする。
【０００９】
再初期化の後、光ダイオードＤによって受け取られた照射は、その陰極の電位を画像捕捉段階の間に低下させる。
【００１０】
この画像捕捉段階の後には、その間に光ダイオードＤの電位が読み取られる、読み取り段階が続く。従って、トランジスタＴ３はスイッチオンされ、後者はそれゆえ、そのゲートに加えられる指令Ｐｈｉ＿ｌｉｎｅのおかげで、スイッチとしての役割を有する。
【００１１】
トランジスタＴ２はフォロワーとして動作し、トランジスタＴ４は電流源として動作する。トランジスタＴ２及びＴ４は次に、光ダイオードＤの陰極に存在する電圧をコピーする電圧フォロワー段階を形成し、それを或る差異以内で、列の終端部にある読み取り回路Ｓの入力上に再生する。このコピーを実施するために、トランジスタＴ２はそのドレイン及びそのソース内を流れるバイアス電流を必要とする。この電流は、幾つかの画素に共通のトランジスタＴ４により形成される電流発生器により課される。示された例において、トランジスタＴ４は画素の列に対して共通である。
【００１２】
読み取り回路Ｓの入力に存在する電圧Ｖｓは：
Ｖｓ＝Ｖｐ−ＶＴ−Ｋ          （１）
で表わすことができる。
ここでＶｐは光ダイオードの陰極電圧、ＶＴはトランジスタＴ２のしきい値電圧、そしてＫはとりわけトランジスタＴ４により供給される電流値に関係する定数である。
【００１３】
電圧Ｖ＿ｒａｎとＶｄｄは、しばしば同一である。
【００１４】
マトリックスのｎ行の段階Ｐｈｉ＿ｌｉｎｅは、前のｎ−１行の段階Ｐｈｉ＿ｒａｎとしばしば同一である。この場合、フォロワーの上流の信号に対する統合期間は、ｎ−１行に対して、ｎ行のアドレス指定の最後から、次の画像におけるｎ−１行のアドレス指定まで続く。それゆえ再初期化段階及び読み取り段階は、各行に対して異なる。文献で良く知られている、行の循環アドレス指定は「ロール・シャッター（ｒｏｌｌｉｎｇ  ｓｈｕｔｔｅｒ）」と呼ばれる。
【００１５】
制御信号Ｐｈｉ＿ｌｉｎｅ及びＰｈｉ＿ｒａｎを生成するアドレス指定回路（一般にシフトレジスタ）は、図中に表わされておらず、行の終端部に配置されている。
【００１６】
様々な列の読み取り回路Ｓの様々な出力は、行のビデオ信号を得るように、図中に非表示のレジスタ内へと、その後に多重送信される。
【００１７】
単一の電流源トランジスタＴ４が、様々な列の読み取りと並行して、これらの列へと連続的に（電流の向きを）切り換える条件で、単一の電流源トランジスタＴ４だけをマトリックス全体に対して使用することもまた可能である。
【００１８】
実際に、各列Ｃｏｌは、各画素に対して抵抗Ｒ＿ｐｉｘの形で表わされる単位長さ当たりの抵抗を示す。関係（１）は画素の出力ノードのレベルにおいて、すなわちトランジスタＴ２のソースのレベルにおいてのみ正しい。しかしこの電圧が読み取り回路Ｓの入力において列の終端部にあるとき、それはトランジスタＴ３の抵抗と、列Ｃｏｌに沿った読み取り回路Ｓから選ばれた画素を分離する、画素の番号ｎとに関係する抵抗シフトによって損なわれる。番号ｎはマトリックス内で読み取られる画素の順番に相当する。より正確には、電圧Ｖｓは：
Ｖｓ＝Ｖｐ−ＶＴ−Ｋ−Ｉ×（Ｒ（Ｔ３）＋ｎ×Ｒ＿ｐｉｘ）    （２）
で表わされる。
【００１９】
抵抗シフトは、読み取られる画素の順番に依存するため問題を引き起こす傾向があり、それは従って光ダイオードの電圧Ｖｐの読み取りへ可変の偏りをもたらす。
【００２０】
１つの解決策として列導体Ｃｏｌを形成するトラックの幅を増加させることにより、列Ｃｏｌの単位長さ当たりの抵抗値Ｒ＿ｐｉｘを減らすことが上げられる。この解決策はそれにもかかわらず幾つかの欠点を示す。
【００２１】
トラックの幅の増加は、その上でマトリックスが作られる基板の幾らかの表面積を使用し、従って光検出用の各画素における有用な表面積を減少させる。
【００２２】
トラックの幅の増加は、それらの電気容量もまた増加させる。そして、列の電圧は、それが各行において対応する画素の照度を表わすため、各々の新たな行のアドレス指定の際に変化する。列の電気容量を増すことは、それゆえ行の各々の変化の際に更なる電荷を供給する（又は引き出す）ことを必要とする。この電流増加により抵抗の降下も増加し、それによって当初求められた効果が減少する。最終的に、これは消費量の増加、又は読み取り速度の制限となって現われる。
【００２３】
３つのトランジスタを有するそのような構造は従って、そこにおいて列の静電容量及び列の抵抗が大きい、大寸法のマトリックスに関して制限を見出す。これらのマトリックスは迅速に読み取ることが出来ない。
【００２４】
別の解決策は、例えば特許出願番号：国際公開２００９／０４３８８７号パンフレットに記述されているような追加のトランジスタを用いて、各画素内に配置された電流源で、列に共通の電流源を置き換えることにある。
【００２５】
出力の列導体Ｃｏｌは、そのときフォロワー段階のためのバイアス電流を運ぶ役割をもはや持たない。それは画素の出力電圧を観察するための装置としてのみ用いられる。それは、新たな電圧値を確立するために、各行の遷移において必要な電流トランジェントの外側で、ゼロ電流で動作する。これらのトランジェントの最後には、列導体における電流はゼロであり、電圧はこれらの行の全長にわたり同じであって、特に列の終端部における電圧は確かに、シフト無しで画素の電圧を表わす。単位長さ当たりの抵抗Ｒ＿ｐｉｘは、従ってもはや列導体に沿った電圧降下を生じない。
【００２６】
この解決策は、しかしながら各画素内へ電流源トランジスタを導入することにより、このトランジスタのゲート及びソース上に対応する制御電圧を必要とするという欠点を有する。
【００２７】
マトリックスへのゲート電圧の分布は、対応する消費量が無いため抵抗降下もなく行われる。しかしソース電圧の分布は、それがフォロワー・トランジスタＴ２に対するバイアス電流を生成しなければならないため、抵抗降下を経て行われる。
【００２８】
追加トランジスタのソース電圧は、この電圧を運ぶ導体の単位長さ当たりの抵抗に応じて、１つの画素から次の画素へと変化する。ゲートとソース間の電位差は、各フォロワー・トランジスタＴ２にバイアスをかけるため、これらのトランジスタにより供給される電流値を定義する。それゆえバイアス電流における１つの画素から別の画素へのこれらの変化によって、３つのトランジスタを有する画素内のように、出力信号におけるばらつきが生じられる。
【００２９】
全ての画素に対して一定である、追加トランジスタのソースとドレイン間の電位差を保つことにより、この欠点を軽減できる。このために、仏国特許出願第２  ９２１  ７８８号明細書に記載されているように、追加トランジスタのソース上に存在するのと同じ電圧降下を再現する、横方向の抵抗バーに電流源トランジスタのゲートを接続することにより、電流源トランジスタのソースに存在するものと等しい電圧降下が、それらのゲートにおいて生成される。抵抗バーは１つの列の追加トランジスタの全てのゲートにつながれ、バーの終端部において高電圧と低電圧の２つの電圧間で給電される。
【００３０】
この解決策はうまく動作するが、それは横方向の抵抗バーにバイアスをかけるために２つ電圧、高電圧と低電圧（Ｖｇ１，Ｖｇ２）を要求するため、設置と操作は相当複雑である。
【００３１】
抵抗降下の問題を避けるための別の解決策は、例えば欧州特許出願公開第１  ４１６  ７２２  Ａ１号明細書において提案されている。この解決策は、読み取り回路Ｓがその上にある縁に対して、マトリックスの反対側の縁の上に電流源を移動させることにある。
【００３２】
画素用のバイアス電流は、選択された画素から電流源まで行き、それゆえ選択された画素の上方の列導体の部分において抵抗降下を生じさせる。しかし読み取り回路Ｓに接続されている下部には何ら電流は横切らず、従って抵抗降下を被らない。画素の下終端部は従って画素の電圧を適切に表わす。
【００３３】
しかしながら、この解決策は幾つかの制限を示す。列の先頭部に、ソースを作るために要するスペースを持つことが必要であり、４倍大きな感光面積を最終的に得るために、幾つかの、例えば４つのマトリックスが組み立てられまたは隣接する必要がある場合、列の先頭部は要望される可能な最小の隣接領域の制限内に位置する。従って、この隣接領域内に実際の画素に属していない要素を置くことは望ましくない。これは基本マトリックスの感光部分同士を遠ざけ、それゆえ隣接のレベルにおける最終の画像内に死んだ回線を作り出す。
【００３４】
さらに、アドレス指定された画素と電流源との間の電圧降下は、電流源トランジスタが飽和モードのまま留まり、その電流源機能を適切に満たすように、大き過ぎてはならない。そして前述のように、この電圧降下を減らすために列の幅が増やされた場合、これは消費量を増大させるであろう。
【発明の概要】
【発明が解決しようとする課題】
【００３５】
本発明の目的は、列の先頭に何の要素も加えず、そして電流源トランジスタのゲートに対して何らバイアス尺度を必要とせずに、画素から生じる情報の出力経路上の抵抗降下の問題を解決することである。
【課題を解決するための手段】
【００３６】
この目的のために、本発明の主題は、少なくとも１つのデータ導体が、行型に組織されたマトリックスの幾つかの画素に接続されることができ、それぞれ行の各画素により届けられた信号を連続的に運ぶことを可能にする、画素のマトリックスを含む画像装置と、幾つかの画素に給電する電子電流発生器とであり、マトリックスの各画素が：
・画素のノードと称されるその端子のうちの１つに、考えられている画素により届けられる信号を供給し、電流発生器から生じる電流がその中を流れることができるトランジスタと、
・そして画素の選択信号に応じて、画素のノードをこの画素と関連するデータ導体に接続できるようにする、第一の電子スイッチとを備え、
マトリックスの各画素が、画素のノードにつながれて、発生器から生じる電流が画素に対する選択信号に応じてトランジスタ内に流されることを可能にする、第一の電子スイッチと異なった、第二の電子スイッチをさらに備えることを特徴とする。
【００３７】
各種のデータ導体により届けられ、運ばれた信号は、データ導体の終端部に配置された読み取り回路Ｓによって各々読み取られ、高い入力インピーダンスを有する電圧読み取り回路によって形成される。
【００３８】
本発明は、画素の出力ノードが電流源及び、列の終端部に配置されたフォロワー増幅器の双方に接続されなければならない、任意の画素のレイアウトに適用される。
【００３９】
フォロワー増幅器は単純に電圧フォロワーであり得る。
【００４０】
本発明は例示されている実施形態の詳細な記述を読むことによって、より良く理解され、その他の利点が明らかになるであろう。前記記述は添付図により例証されている。
【図面の簡単な説明】
【００４１】
【図１】先行技術において生み出され、上述されているような画素のマトリックスを表わす。
【図２】本発明の第一の実施形態による画像装置の変形を図式的に表わす。
【図３】本発明の第一の実施形態による画像装置の変形を図式的に表わす。
【図４】本発明による画像装置の第二の実施形態を図式的に表わす。
【発明を実施するための形態】
【００４２】
本発明の２つの実施形態の記述に過度な負荷をかけないように、示されているマトリックスは４画素のみを含む。無論、実物のマトリックスは一般的により一層大きい。さらに、同じ要素は各種の図において同じ標識を持つであろう。
【００４３】
図２は２行と２列のマトリックスを含む画像装置を表わす。４つの画素は各々行と列の交点に形成されている。各画素に固有の、様々な電子部品の標識には、ｉに関する行の順番とｊに関する列の順番を取ることができる２つの座標（ｉ，ｊ）が続いている。装置の或る構成要素は単一の座標ｊのみを備える。これらの構成要素は画素の列に共通である。
【００４４】
各画素は、その陽極が装置のアースにつながれている、光ダイオードＤによりここで表わされる感光領域を備える。例えばフォトトランジスタ又はフォトレジスターのような、別のタイプの感光要素を実施することは可能である。画像捕捉段階の間及び照射の効果の下で、示された例の中で、感光要素は光ダイオードＤの陰極電位を低下させる電荷電流を蓄積する。
【００４５】
各画素において、第一トランジスタＴ１は、マトリックスの行導体により運ばれ、そしてトランジスタＴ１のドレインに印加される電位Ｖ＿ｒａｎへの、光ダイオードＤの陰極電圧の再初期化を可能にする。トランジスタＴ１のソースは、光ダイオードＤの陰極につながれる。マトリックスの列導体により運ばれる制御信号Ｐｈｉ＿ｒａｎは、トランジスタＴ１のゲートに加えられる。本装置の再初期化段階の間、制御信号Ｐｈｉ＿ｒａｎは動作しておりトランジスタＴ１をスイッチオンする。この段階は画像捕捉段階に先立つ。
【００４６】
各画素は、トランジスタＴ２のゲートに接続された光ダイオードＤの陰極の電圧に等しい電圧をそのソースにおいて届ける、第二トランジスタＴ２を備える。トランジスタＴ２のドレインは、例えば３．３Ｖのオーダーの分極電圧Ｖｄｄを運ぶ行導体につながれる。電位Ｖ＿ｒａｎとＶｄｄは同一であり得る。
【００４７】
各画素は、トランジスタＴ２のソースを、画素の行と関連し、図２の例においては画素の列と関連するデータ導体Ｃｏｌ＿ｂに接続できるようにする、第三トランジスタＴ３ｂにより形成される電子スイッチを備える。データ導体Ｃｏｌ＿ｂは、時にデータ・バスと呼ばれる。トランジスタＴ３ｂのドレインはトランジスタＴ２のソースにつながれ、トランジスタＴ３ｂのソースはデータ導体Ｃｏｌ＿ｂにつながれる。電子スイッチは、マトリックスの行導体によって運ばれる選択信号Ｐｈｉ＿ｌｉｎｅを用いて作動させられる。この導体はトランジスタＴ３ｂのゲートにつながれる。
【００４８】
本装置は、各画素に固有のトランジスタＴ３ｂを経由してデータ導体がそこにつながれる幾つかの画素により届けられ、そして選択信号Ｐｈｉ＿ｌｉｎｅの助けで既に選択されている信号を、それぞれ運ぶために設計された幾つかのデータ導体Ｃｏｌ＿ｂを備える。トランジスタＴ２は、光ダイオードＤの陰極電位をコピーし、それを或る電圧差以内で、考慮されるデータ導体Ｃｏｌ＿ｂの方へ向けて再生するように設計される。光ダイオードＤの陰極電位はその後、データ導体Ｃｏｌ＿ｂの終端部にある読み取り回路Ｓにより読み取られる。
【００４９】
このコピーを実施するために、トランジスタＴ２はそのドレインからそのソースへと流れるバイアス電流を必要とする。この電流は、幾つかの画素に共通のトランジスタＴ４により形成される電流発生器により課される。表わされている例において、トランジスタＴ４は画素の列に対して共通である。
【００５０】
本発明によれば、マトリックスの各画素は、第一の電子スイッチと異なる、フォロワー増幅器の出力に繋がれ、トランジスタＴ２のソースにより形成され、そしてトランジスタＴ４から生じる電流が流れることを可能にする、第二の電子スイッチをさらに備える。第二の電子スイッチは、そのドレインがトランジスタＴ２のソースに繋がれ、その終端部にトランジスタＴ４が位置している電流供給導体Ｃｏｌ＿ａに、そのソースが繋がれている、トランジスタＴ３ａによって形成される。ここでまた、供給導体Ｃｏｌ＿ａは時に電源バスと呼ばれる。電流供給導体Ｃｏｌ＿ａは、同一の列の全画素にリンクされる。トランジスタＴ３ａ及びＴ３ｂのゲートは、選択信号Ｐｈｉ＿ｌｉｎｅが２つのトランジスタＴ３ａ及びＴ３ｂの開と閉を制御するように、一緒に繋がれる。
【００５１】
画素のマトリックスは基板上に作られる。読み取り回路Ｓ及び電流発生器Ｔ４は、基板の同一の縁の近傍において、基板上に配置される。
【００５２】
画素の列に共通のトランジスタＴ４は、ここではＮチャンネルのトランジスタである。そのドレインは電流供給導体Ｃｏｌ＿ａにリンクされ、そのソースは装置のアースにリンクされ、そのゲートは電圧Ｖｐｏｌにリンクされる。トランジスタＴ４は、電流源においてバイアスをかけられる。
【００５３】
電流供給導体Ｃｏｌ＿ａは、データ導体Ｃｏｌ＿ｂとは同一の列に関して異なる。導体Ｃｏｌ＿ａ及びＣｏｌ＿ｂの各々において、各画素のレベルでそれぞれ抵抗Ｒａ＿ｐｉｘとＲｂ＿ｐｉｘが示されている。これらの抵抗は、考えられる導体を形成する導体の、分配された単位長さ当たりの抵抗を示す。
【００５４】
画像捕捉段階に続く段階である画素読み取り段階の間、読み取り回路Ｓからの入力として、光ダイオードＤの陰極電位の画像を、或る電圧差以内で受け取ることが望まれる。
【００５５】
マトリックスの読み取り段階の間、マトリックスの様々な行が連続的に選択される。或る行が選択されるとき、列の終端部に位置している対応するトランジスタＴ２、Ｔ３ａ、Ｔ３ｂ、及びＴ４は、図２の左上部に位置する座標（１，１）を有する画素に関して、図２内に点線で表わされる、トランジスタＴ２に関するバイアス電流が、トランジスタＴ２、Ｔ３ａ、及びＴ４の中を流れるようなやり方で作動させられる。
【００５６】
単位長さ当たりの抵抗Ｒａ＿ｐｉｘに起因する電圧降下は、電流供給導体Ｃｏｌ＿ａに沿って生じる。この導体において、トランジスタＴ２によって読み取られた電位は、それゆえ選択された画素から遠ざかるにつれて、マトリックス内の画素の高さに依存して抵抗降下を経験する。
【００５７】
他方で、スイッチＴ３ｂ、データ導体Ｃｏｌ＿ｂ、及び読み取り回路Ｓは、データ導体Ｃｏｌ＿ｂにおいて無電流で動作し、従って偏りなく画素の出力電圧を測定する、画素の出力電圧を読み取るための装置を構成する。
【００５８】
画素の２つの出力スイッチＴ３ａとＴ３ｂ、及び２つの導体Ｃｏｌ＿ａとＣｏｌ＿ｂの設置は、それゆえ考えられる画素がそれにつながれる導体の終端部に位置する読み取り回路Ｓへと画素から行く経路上の、抵抗降下から解放されることを可能にする。
【００５９】
図３は、２行と２列のマトリックスを含む図２の画像装置の１つの変形を表わす。図１のように、感光素子を形成する光ダイオードＤ、光ダイオードＤの陰極電圧の再初期化を可能にするトランジスタＴ１、及びそれぞれＣｏｌ＿ａ及びＣｏｌ＿ｂである２つの導体への画素の接続を確実にする、画素の２つの出力スイッチＴ３ａ及びＴ３ｂが図２の各画素内に見出される。この変形において、トランジスタＴ２の置き換えとなるトランジスタＴ２’は、光ダイオードＤの陰極に存在する電圧の増幅を可能にする。このタイプの画素は、増幅器画素と呼ばれ、文献において"Ｃｈａｒｇｅ  Ｔｒａｎｓ  Ｉｍｐｅｄａｎｃｅ  Ａｍｐｌｉｆｉｅｒ（容量性の相互インピーダンス増幅器）"を表わすＣＴＩＡ画素の名称で、よく知られている。
【００６０】
画素の各々において、フィードバック・コンデンサＣｃｒがトランジスタＴ２’のゲートとドレイン間に配置される。光ダイオードＤによって届けられる電荷は、画素が選択されるとき、画素の読み取り段階の間、フィードバック・コンデンサＣｃｒ上に位置する。２つの出力スイッチＴ３ａ及びＴ３ｂの共通のポイント（２つのトランジスタＴ３ａ及びＴ３ｂのドレイン）は、Ｔ２’のドレインにつながれる。このポイントは、スイッチＴ３ａ及びＴ３ｂが選択信号Ｐｈｉ＿ｌｉｎｅの動作の下で閉じられるとき、２つの導体Ｃｏｌ＿ａ及びＣｏｌ＿ｂに接続され得る画素のノードを形成する。トランジスタＴ２’のソースは、一般に装置のアースである電圧Ｖｓｓにつながれる。トランジスタＴ１は、画素の再初期化の間、フィードバック・コンデンサＣｃｒを短絡させることを可能にする。トランジスタＴ１とＴ２’のドレインはつながれ、トランジスタＴ１のソースは光ダイオードＤの陰極につながれる。トランジスタＴ１は、そのゲートに加えられる制御信号Ｐｈｉ＿ｒａｎにより制御される。
【００６１】
画素の列に共通のトランジスタＴ４は、ここではＰチャンネル・トランジスタである。そのドレインは電流供給導体Ｃｏｌ＿ａにつながれ、そのソースは電圧源Ｖｄｄにつながれ、そのゲートは電圧Ｖｐｏｌにつながれる。
【００６２】
トランジスタＴ２に対するバイアス電流は、図３の左上部に位置する座標（１，１）を有する画素に関して、図３内に点線で表わされ、トランジスタＴ２、Ｔ３ａ、及びＴ４内を流れる。図２の変形のように、この電流は電流供給導体Ｃｏｌ＿ａ内を流れ、データ導体Ｃｏｌ＿ｂ内を流れない。
【００６３】
図２及び３のレイアウトにおいて、トランジスタＴ４により行われる電流発生器の機能もまた、さらに一層複雑なレイアウトによっても行われ得る。
【００６４】
電流源トランジスタＴ４が、列の読み取りと並行して、これらの同じ列へと連続的に（電流の向きを）切り換える条件で、マトリックス全体に対して単一の電流源トランジスタＴ４を用いることもまた可能である。
【００６５】
トランジスタＴ４が非飽和になること、及び次にそれらの電流源機能を失うことを防ぐために、様々な電流供給導体Ｃｏｌ＿ａにおける電圧降下を低減することが必要ゆえ、図２及び３に示されている解決策は、それにもかかわらず限界を示す。電圧降下におけるこの低減は、この導体を形成する導電路の幅の増加によって、単位長さ当たりの抵抗Ｒａ＿ｐｉｘを減らすことにより行われ、それにより電流供給導体Ｃｏｌ＿ａに関係する浮遊容量を増大させる。
【００６６】
今、アドレス指定が１つの行から次の行へと移るとき、或る列に接続された新たな画素の出力電圧が、前の画素の出力電圧とは非常に異なることがあり得る。そのとき、２つの導体Ｃｏｌ＿ａ及びＣｏｌ＿ｂを新たな電圧値へ充電することが必要である。そしてこれを速くするため、これは電流発生器Ｔ４が強力であることを必要とし、それによって電流消費を作り出し、我々が避けたかったことであるのに反して、それは様々な電流供給導体Ｃｏｌ＿ａにおける抵抗降下も更にまた作り出す。
【００６７】
読み取り段階の間、電流供給導体Ｃｏｌ＿ａの浮遊容量は、マトリックスの１つの行から別の行へ移るための速度を遅くすることを必要にし、それはマトリックスの読み取り時間を増大させる。
【００６８】
図４の実施形態は、この問題を解決することを可能にする。
【００６９】
図２のレイアウトに関連して、各画素において新しいトランジスタＴ５が、トランジスタＴ２のソースとスイッチＴ３ａとの間に挿入される。そのドレインはトランジスタＴ２のソースにつながれ、そのソースはトランジスタＴ３ａのドレインにつながれる。
【００７０】
様々な画素のトランジスタＴ５のゲートは、同一の電圧ＶｐｏｌＧへ一緒に接続される。この電圧は何ら電流を供給せず、従って行導体、列導体、又はゲート別のいずれかで経路を指定され得る。この経路指定は図４に示されていない。
【００７１】
電圧ＶｐｏｌＧは、トランジスタＴ５が共通ゲートにおいてバイアスをかけられるようなやり方で選ばれる。より正確には、トランジスタＴ５は飽和モードで動作する。電圧発生器Ｔ４により放出される電子束は、トランジスタＴ２へと運ばれなければならない。それはマトリックスを支持する基板上の、電流供給導体Ｃｏｌ＿ａの寸法に応じて、及びトランジスタＴ４により放出される電子束に応じて、そのソース、従って電流供給導体Ｃｏｌ＿ａの電位を固定する。
【００７２】
電圧ＶｐｏｌＧは、そこから推定されるトランジスタＴ４のドレインの電位が、トランジスタＴ４にとって、それゆえ飽和モードに留まり、従ってその電流発生器の機能を満たすのに十分なままであるように、低すぎてはならない。
【００７３】
トランジスタＴ５はそれゆえ、その飽和状態のために、そのドレイン電圧に対するそのソース電圧の、一定の電圧範囲における独立性を確保する。そのドレイン電圧、すなわちトランジスタＴ２のソースの電位、及び従ってデータ導体Ｃｏｌ＿ｂの電位は、それゆえ電流供給導体Ｃｏｌ＿ａの電位とは無関係になる。画素の出力ノード、すなわちトランジスタＴ２のソースから見たトランジスタＴ５は、電流源として振る舞う。それは各画素のレベルにおいて、トランジスタＴ４により確保された電流発生器の機能を局部的に取り去る。
【００７４】
電流供給導体Ｃｏｌ＿ａの電位は、読み取られる画素の光ダイオードＤの陰極電位に依存しない。電流供給導体Ｃｏｌ＿ａの電位は、その電流供給導体Ｃｏｌ＿ａを形成する導体の単位長さ当たりの抵抗値を介して、マトリックスから読み取られる画素の高さ：「ｎ×Ｒａ＿ｐｉｘ」に依存する。しかし、この変動は読み取られる画素の光ダイオードＤの陰極電位に依存し、図２及び３において示される第一の実施形態に反し、この変動は１つの行から次の行へと渡る時には小さい。図４の実施形態において、１つの行から次の行へと渡る時に、電流供給導体Ｃｏｌ＿ａ上で運ばれるべき電荷量は、それゆえ小さい。従って幅の広いトラックを設計することが可能であり、それはマトリックスの読み取り速度を損なう、この幅広いトラックに起因する容量性の影響無しに、抵抗降下を低減するであろう。
【００７５】
同一の列に対して読み取られる２つの連続する画素の情報がどうであろうと、このトランジスタＴ５とそのバイアス状態を介して、マトリックスのアドレス指定が１つの行から次の行へと移る時、殆ど同一の電位が電流供給導体Ｃｏｌ＿ａ上でそれゆえ得られる。すなわち、それは探し求めていたものである。
【００７６】
画素のノードの電位を、図３において示されている変形において、トランジスタＴ５を用いて具現化されている、電流供給導体（Ｃｏｌ＿ａ）に沿った画素の位置に対して無関係にするための手段を実施することは勿論可能である。
【図１】
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【図２】
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【図３】
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【図４】
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