(57)【特許請求の範囲】
【請求項１】
画素を構成する回路要素が配置された第１の基板と第２の基板とが電気的に接続されている固体撮像装置であって、
前記画素は、
前記第１の基板に配置された光電変換部と、
前記光電変換部で発生した信号を増幅して増幅信号を出力する増幅回路と、
前記第２の基板に配置され、前記増幅回路から出力された前記増幅信号を蓄積する信号蓄積回路と、
前記信号蓄積回路と垂直信号線を電気的に接続し、前記信号蓄積回路に蓄積された前記増幅信号を前記垂直信号線に出力する第１の状態と、前記信号蓄積回路と垂直信号線を電気的に分離する第２の状態とのいずれかを選択する選択回路と、
所定電圧に接続された第１の入力端子と、前記垂直信号線に接続された第２の入力端子とを有する差動増幅回路と、
を有し、
オン状態およびオフ状態を切り替える帰還スイッチと、
帰還容量と、をさらに有し、
前記差動増幅回路の前記第２の入力端子には、前記垂直信号線と、前記帰還スイッチの一端と、前記帰還容量の一端とが接続され、
前記差動増幅回路の出力端子には、前記帰還スイッチの他端と、前記帰還容量の他端とが接続され、
前記差動増幅回路は、前記信号蓄積回路と前記帰還容量とに応じた増幅率で、前記垂直信号線に出力された前記増幅信号を増幅する
ことを特徴とする固体撮像装置。
【請求項２】
前記増幅回路から出力された前記増幅信号中のノイズを低減するノイズ低減回路をさらに有することを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記ノイズ低減回路は、前記増幅回路に接続される回路の動作に由来して前記増幅回路の入力部で発生するノイズまたは前記増幅回路の動作特性に由来するノイズを除去することを特徴とする請求項２に記載の固体撮像装置。
【請求項４】
前記ノイズ低減回路は、
前記増幅回路から出力された前記増幅信号をクランプするクランプ部と、
前記クランプ部でクランプされた前記増幅信号に応じた信号をサンプルホールドして前記信号蓄積回路に蓄積するサンプルホールド部と、
を有することを特徴とする請求項３に記載の固体撮像装置。
【請求項５】
前記所定電圧は、前記クランプ部が前記増幅信号のクランプを開始するときに前記クランプ部に印加される電圧と同じ電圧であることを特徴とする請求項４に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画素を構成する回路素子が配置された第１の基板と第２の基板とが電気的に接続されている固体撮像装置に関する。
【背景技術】
【０００２】
近年、ビデオカメラや電子スチルカメラなどが広く一般に普及している。これらのカメラには、CCD（Charge Coupled Device）型や増幅型の固体撮像装置が使用されている。増幅型の固体撮像装置は、光が入射する画素の光電変換部が生成・蓄積した信号電荷を、画素に設けられた増幅部に導き、増幅部が増幅した信号を画素から出力する。増幅型の固体撮像装置では、このような画素が二次元マトリクス状に複数配置されている。増幅型の固体撮像装置には、例えばCMOS（Complementary Metal Oxide Semiconductor）トランジスタを用いたCMOS型固体撮像装置等がある。
【０００３】
従来、一般的なCMOS型固体撮像装置は、二次元マトリクス状に配列された各画素の光電変換部が生成した信号電荷を行毎に順次読み出す方式を採用している。この方式では、各画素の光電変換部における露光のタイミングは、信号電荷の読み出しの開始と終了によって決まるため、行毎に露光のタイミングが異なる。このため、このようなCMOS型固体撮像装置を用いて動きの速い被写体を撮像すると、撮像した画像内で被写体が歪んでしまう。
【０００４】
この被写体の歪みを無くすために、信号電荷の蓄積の同時性を実現する同時撮像機能（グローバルシャッタ機能）が提案されている。また、グローバルシャッタ機能を有するCMOS型固体撮像装置の用途が多くなりつつある。グローバルシャッタ機能を有するCMOS型固体撮像装置では、通常、光電変換部が生成した信号電荷を、読み出しが行われるまで蓄えておくために、遮光性を持った蓄積容量部を有することが必要となる。このような従来のCMOS型固体撮像装置は、全画素を同時に露光した後、各光電変換部が生成した信号電荷を全画素で同時に各蓄積容量部に転送して一旦蓄積しておき、この信号電荷を所定の読み出しタイミングで順次画素信号に変換して読み出している。
【０００５】
ただし、従来のグローバルシャッタ機能を有するCMOS型固体撮像装置では、光電変換部と蓄積容量部とを同一基板の同一平面上に作りこまねばならず、チップ面積の増大が避けられない。さらに、蓄積容量部に蓄積された信号電荷を読み出すまでの待機期間中に、光に起因するノイズや、蓄積容量部で発生するリーク電流（暗電流）に起因するノイズにより信号の品質が劣化してしまうという問題がある。
【０００６】
この問題を解決するために、単位セル毎に配線層側にマイクロパッドを形成したMOSイメージセンサチップと、MOSイメージセンサチップのマイクロパッドに対応する位置の配線層側にマイクロパッドを形成した信号処理チップとをマイクロバンプによって接続してなる固体撮像装置が特許文献１に開示されている。また、光電変換部が形成された第１の基板と、複数のMOSトランジスタが形成された第２の基板とを貼り合わせた固体撮像装置によりチップ面積の増大を防ぐ方法が特許文献２に開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−４９３６１号公報
【特許文献２】特開２０１０−２１９３３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特許文献１においては、MOSイメージセンサチップのセルは、光電変換素子と増幅トランジスタ等を含み（特許文献１の図5、図12）、信号処理チップのセルは、MOSイメージセンサチップのセルから出力される信号をデジタル化した後にメモリに格納する構成（特許文献１の図8、9）をとっている。このように信号をデジタル化しているため、2つのチップを用いて固体撮像装置を構成しているにも拘わらず、チップ面積の増大を避ける効果が十分ではなく、現在の微細化技術では、むしろチップ面積が増大してしまうという問題がある。
【０００９】
特許文献２においては、従来のグローバルシャッタ機能を有する画素を構成する回路要素を2つの基板に分けて配置している（特許文献２の図9）。このため、チップ面積の増大を避けることが可能である。また、光電変換部が形成された第１の基板とは別の第２の基板に蓄積容量部が形成されており、蓄積容量部に直接光が入射することはないため、蓄積容量部に直接入射する光により発生するノイズによる信号品質の劣化を避けることが可能である。しかし、一般的に蓄積容量部ではリーク電流（暗電流）に起因するノイズが発生しており、このノイズによる信号品質の劣化が生じるという問題がある。
【００１０】
また、画素の回路要素の中には例えば増幅トランジスタのようにゲインが1以下の回路要素があるため、このような回路要素を含む回路による信号振幅の減衰を抑制することが望ましい
【００１１】
本発明は、上述した課題に鑑みてなされたものであって、チップ面積の増大を抑制すると共に、信号品質の劣化および信号振幅の減衰を低減することができる固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明は、上記の課題を解決するためになされたもので、画素を構成する回路要素が配置された第１の基板と第２の基板とが電気的に接続されている固体撮像装置であって、前記画素は、前記第１の基板に配置された光電変換部と、前記光電変換部で発生した信号を増幅して増幅信号を出力する増幅回路と、前記第２の基板に配置され、前記増幅回路から出力された前記増幅信号を蓄積する信号蓄積回路と、前記信号蓄積回路と垂直信号線を電気的に接続し、前記信号蓄積回路に蓄積された前記増幅信号を前記垂直信号線に出力する第１の状態と、前記信号蓄積回路と垂直信号線を電気的に分離する第２の状態とのいずれかを選択する選択回路と、所定電圧に接続された第１の入力端子と、前記垂直信号線に接続された第２の入力端子とを有する差動増幅回路と、を有することを特徴とする固体撮像装置である。
【００１６】
また、本発明の固体撮像装置は、前記増幅回路から出力された前記増幅信号中のノイズを低減するノイズ低減回路をさらに有することを特徴とする。
【００１７】
また、本発明の固体撮像装置において、前記ノイズ低減回路は、前記増幅回路に接続される回路の動作に由来して前記増幅回路の入力部で発生するノイズまたは前記増幅回路の動作特性に由来するノイズを除去することを特徴とする。
【００１８】
また、本発明の固体撮像装置において、前記ノイズ低減回路は、前記増幅回路から出力された前記増幅信号をクランプするクランプ部と、前記クランプ部でクランプされた前記増幅信号に応じた信号をサンプルホールドして前記信号蓄積回路に蓄積するサンプルホールド部と、を有することを特徴とする。
また、本発明の固体撮像装置において、前記所定電圧は、前記クランプ部が前記増幅信号のクランプを開始するときに前記クランプ部に印加される電圧と同じ電圧であることを特徴とする。
【発明の効果】
【００１９】
本発明によれば、画素を構成する回路要素を2枚の基板のそれぞれに配置し、増幅回路から出力された増幅信号をデジタル化せずに信号蓄積回路に蓄積することによって、チップ面積の増大を抑制することができる。さらに、信号蓄積回路を設けたことによって、信号品質の劣化を低減することができ、差動増幅回路を設けたことによって、信号振幅の減衰を低減することができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の一実施形態によるデジタルカメラの構成を示すブロック図である。
【図２】本発明の一実施形態による固体撮像装置の構成を示すブロック図である。
【図３】本発明の一実施形態による固体撮像装置の断面図および平面図である。
【図４】本発明の一実施形態による固体撮像装置が備える単位画素およびカラム増幅回路の回路構成を示す回路図である。
【図５】本発明の一実施形態による固体撮像装置が備える単位画素の動作を示すタイミングチャートである。
【図６】固体撮像装置が備える単位画素の他の回路構成を示す回路図である。
【発明を実施するための形態】
【００２１】
以下、図面を参照し、本発明の実施形態を説明する。図1は、本実施形態による撮像装置の一例であるデジタルカメラの構成を示している。図1に示すように、デジタルカメラ7は、固体撮像装置1と、レンズユニット部2と、画像処理装置3と、記録装置4と、カメラ制御装置5と、表示装置6とを有する。
【００２２】
レンズユニット部2は、レンズ等の光学系を有し、被写体からの光が形成する被写体像を固体撮像装置1に結像させる。レンズユニット部2のズーム、フォーカス、絞りなどの駆動はカメラ制御装置5によって制御される。固体撮像装置1は、レンズユニット部2を介してデジタルカメラ7内に入射した被写体の光を画像信号に変換するMOS型撮像装置である。固体撮像装置1の駆動はカメラ制御装置5によって制御される。この固体撮像装置1に関する詳細な説明は、後述する。
【００２３】
画像処理装置3は固体撮像装置1から出力された画像信号に対して信号の増幅や画像データへの変換などの処理を行い、変換された画像データに対して各種の補正や圧縮などの処理を行う。記録装置4は、半導体メモリなどの着脱可能な記録媒体であり、画像データの記録および読み出しを行う。表示装置6は、固体撮像装置1から出力された画像信号に基づく画像データ、または記録装置4から読み出された画像データに基づく画像を表示する液晶などの表示装置である。
【００２４】
図2は、固体撮像装置1の構成を示している。図2に示すように、固体撮像装置1は、制御信号発生回路1-1と、垂直読み出し制御回路1-2と、水平読み出し制御回路1-3と、複数の単位画素1-5で構成された画素アレイ部1-4と、カラム信号処理部1-6と、出力回路1-8とを有する。
【００２５】
制御信号発生回路1-1は、垂直読み出し制御回路1-2、水平読み出し制御回路1-3、およびカラム信号処理部1-6を制御するための制御信号を発生し、これらに制御信号を供給する。垂直読み出し制御回路1-2は、画素アレイ部1-4内のそれぞれの単位画素1-5を行単位で制御し、各単位画素1-5の画素信号を、列毎に設けられている垂直信号線1-9に出力させる。垂直読み出し制御回路1-2が行う単位画素1-5の制御には、単位画素1-5のリセット動作、蓄積動作、信号読み出し動作などが含まれる。この制御を行うため、垂直読み出し制御回路1-2は、それぞれの単位画素1-5へ制御信号（制御パルス）を出力し、単位画素1-5を行毎に独立して制御する。
【００２６】
画素アレイ部1-4では、複数の単位画素1-5が2次元の行列状に配列されている。図2では、7行×7列の49個の単位画素1-5が配列されているが、図2に示す単位画素1-5の配列は一例であり、行数および列数は2以上であればよい。
【００２７】
カラム信号処理部1-6は、列毎に設けられている垂直信号線1-9に接続されており、カラム増幅回路1-10を有する。カラム増幅回路1-10は、垂直信号線1-9に出力された画素信号に対してノイズ抑圧やA/D変換前の信号増幅などの信号処理を行う。水平読み出し制御回路1-3は、カラム信号処理部1-6の出力信号を水平信号線1-7に順次読み出す。水平信号線1-7に読み出された信号は、出力回路1-8を介して固体撮像装置1の外部へ出力される。
【００２８】
図3は固体撮像装置1の断面構造（図3（a））および平面構造（図3（b））を示している。固体撮像装置1は、単位画素1-5を構成する回路要素（光電変換部や、トランジスタ、容量等）が配置された2枚の基板（第１基板20、第２基板21）が重なった構造を有する。単位画素1-5を構成する回路要素は第１基板20と第２基板21に分配して配置されている。第１基板20と第２基板21は、単位画素1-5の駆動時に2枚の基板間で電気信号を授受可能なように電気的に接続されている。
【００２９】
第１基板20の2つの主面（側面よりも相対的に表面積が大きい表面）のうち、光Lが照射される側の主面側に光電変換部が形成されており、第１基板20に照射された光は光電変換部に入射する。第１基板20の2つの主面のうち、光Lが照射される側の主面とは反対側の主面には、第２基板21との接続用の電極である多数のマイクロパッド22が形成されている。1画素毎あるいは複数画素毎に1つのマイクロパッド22が配置される。また、第２基板21の2つの主面のうち、第１基板20と対向する側の主面において、マイクロパッド22と対応する位置には、第１基板20との接続用の電極である多数のマイクロパッド23が形成されている。
【００３０】
マイクロパッド22とマイクロパッド23の間にはマイクロバンプ24が形成されている。第１基板20と第２基板21は、マイクロパッド22とマイクロパッド23が互いに対向するように重ねて配置され、マイクロパッド22とマイクロパッド23間がマイクロバンプ24によって電気的に接続されるように一体化されている。マイクロパッド22、マイクロバンプ24、マイクロパッド23は、第１基板20と第２基板21を接続する接続部を構成する。第１基板20に配置されている光電変換部で発生した信号電荷に基づく信号は、マイクロパッド22、マイクロバンプ24、マイクロパッド23を介して第２基板21へ出力される。
【００３１】
第１基板20の2つの主面のうち、光Lが照射される側の主面とは反対側の主面の周辺部には、マイクロパッド22と同様の構造を有するマイクロパッド25が形成されている。第２基板21の2つの主面のうち、第１基板20と対向する側の主面において、マイクロパッド25と対応する位置には、マイクロパッド23と同様の構造を有するマイクロパッド26が形成されている。マイクロパッド25とマイクロパッド26の間にはマイクロバンプ27が形成されている。第１基板20に配置された回路要素、または第２基板21に配置された回路要素を駆動するための電源電圧等は、マイクロパッド25、マイクロバンプ27、マイクロパッド26を介して第１基板20から第２基板21へ、または第２基板21から第１基板20へ供給される。
【００３２】
第２基板21の2つの主面のうち一方の主面の周辺部には、第１基板20、第２基板21以外の系とのインターフェースとして使用されるパッド28が形成されている。パッド28に代えて、第２基板21を貫通する貫通電極を設け、貫通電極を外部接続用の電極として使用してもよい。図3に示す例では第１基板20と第２基板21の主面の面積が異なるが、第１基板20と第２基板21の主面の面積が同じであってもよい。また、マイクロバンプを設けずに、第１基板20の表面に設けたマイクロパッド（第１の電極）と、第２基板21の表面に設けたマイクロパッド（第２の電極）とを直接貼り合わせることにより第１基板20と第２基板21を接続してもよい。
【００３３】
単位画素1-5を構成する回路要素は第１基板20と第２基板21に分散して配置されている。単位画素1-5以外の制御信号発生回路1-1、垂直読み出し制御回路1-2、水平読み出し制御回路1-3、カラム信号処理部1-6、出力回路1-8に関しては、それぞれ第１基板20と第２基板21のどちらに配置されていてもよい。また、制御信号発生回路1-1、垂直読み出し制御回路1-2、水平読み出し制御回路1-3、カラム信号処理部1-6、出力回路1-8のそれぞれを構成する回路要素が第１基板20と第２基板21に分散して配置されていてもよい。単位画素1-5以外の構成についても第１基板20と第２基板21の間で信号の授受が必要となる場合があるが、単位画素1-5と同様にマイクロパッドとマイクロバンプを使用して第１基板20と第２基板21を接続したり、マイクロパッド同士を直接接続して第１基板20と第２基板21を接続したりすることが可能である。
【００３４】
図4は、単位画素1-5の構成と、1列分のカラム信号処理部1-6に含まれるカラム増幅回路1-10の構成とを示している。
【００３５】
単位画素1-5は、光電変換部101と、転送トランジスタ102と、FD（フローティングディフュージョン）103と、FDリセットトランジスタ104と、増幅トランジスタ105と、電流源106と、クランプ容量107と、サンプリングトランジスタ108と、アナログメモリリセットトランジスタ109と、アナログメモリ110と、選択トランジスタ111とを有する。
【００３６】
光電変換部101の一端は接地されている。転送トランジスタ102のドレイン端子は光電変換部101の他端に接続されている。転送トランジスタ102のゲート端子は垂直読み出し制御回路1-2に接続されており、転送パルスΦTXが供給される。
【００３７】
FD103の一端は転送トランジスタ102のソース端子に接続されており、FD103の他端は接地されている。FDリセットトランジスタ104のドレイン端子は電源電圧VDDに接続されており、FDリセットトランジスタ104のソース端子は転送トランジスタ102のソース端子に接続されている。FDリセットトランジスタ104のゲート端子は垂直読み出し制御回路1-2に接続されており、FDリセットパルスΦRSTが供給される。
【００３８】
増幅トランジスタ105のドレイン端子は電源電圧VDDに接続されている。増幅トランジスタ105の入力部であるゲート端子は転送トランジスタ102のソース端子に接続されている。電流源106の一端は増幅トランジスタ105のソース端子に接続されており、電流源106の他端は接地されている。一例として、ドレイン端子が増幅トランジスタ105のソース端子に接続され、ソース端子が接地され、ゲート端子が垂直読み出し制御回路1-2に接続されたトランジスタで電流源106を構成してもよい。クランプ容量107の一端は増幅トランジスタ105のソース端子および電流源106の一端に接続されている。
【００３９】
サンプリングトランジスタ108のドレイン端子はクランプ容量107の他端に接続されている。サンプリングトランジスタ108のゲート端子は垂直読み出し制御回路1-2に接続されており、サンプルパルスΦSHが供給される。
【００４０】
アナログメモリリセットトランジスタ109のドレイン端子は基準電圧VREFに接続されており、アナログメモリリセットトランジスタ109のソース端子はサンプリングトランジスタ108のソース端子に接続されている。アナログメモリリセットトランジスタ109のゲート端子は垂直読み出し制御回路1-2に接続されており、クランプ＆メモリリセットパルスΦCLが供給される。
【００４１】
アナログメモリ110の一端はサンプリングトランジスタ108のソース端子に接続されており、アナログメモリ110の他端は接地されている。選択トランジスタ111のドレイン端子はサンプリングトランジスタ108のソース端子に接続されており、選択トランジスタ111のソース端子は垂直信号線1-9に接続されている。選択トランジスタ111のゲート端子は垂直読み出し制御回路1-2に接続されており、選択パルスΦSELが供給される。上述した各トランジスタに関しては極性を逆にし、ソース端子とドレイン端子を上記と逆にしてもよい。
【００４２】
光電変換部101は、例えばフォトダイオードであり、入射した光に基づく信号電荷を生成（発生）し、生成（発生）した信号電荷を保持・蓄積する。転送トランジスタ102は、光電変換部101に蓄積された信号電荷をFD103に転送するトランジスタである。転送トランジスタ102のオン／オフは、垂直読み出し制御回路1-2からの転送パルスΦTXによって制御される。FD103は、光電変換部101から転送された信号電荷を一時的に保持・蓄積する容量である。
【００４３】
FDリセットトランジスタ104は、FD103をリセットするトランジスタである。FDリセットトランジスタ104のオン／オフは、垂直読み出し制御回路1-2からのFDリセットパルスΦRSTによって制御される。FDリセットトランジスタ104と転送トランジスタ102を同時にオンにすることによって、光電変換部101をリセットすることも可能である。FD103／光電変換部101のリセットは、FD103／光電変換部101に蓄積されている電荷量を制御してFD103／光電変換部101の状態（電位）を基準状態（基準電位、リセットレベル）に設定することである。
【００４４】
増幅トランジスタ105は、ゲート端子に入力される、FD103に蓄積されている信号電荷に基づく信号を増幅した増幅信号をソース端子から出力するトランジスタである。電流源106は、増幅トランジスタ105の負荷として機能し、増幅トランジスタ105を駆動する電流を増幅トランジスタ105に供給する。増幅トランジスタ105と電流源106はソースフォロワ回路を構成する。
【００４５】
クランプ容量107は、増幅トランジスタ105から出力される増幅信号の電圧レベルをクランプ（固定）する容量である。サンプリングトランジスタ108は、クランプ容量107の他端の電圧レベルをサンプルホールドし、アナログメモリ110に蓄積するトランジスタである。サンプリングトランジスタ108のオン／オフは、垂直読み出し制御回路1-2からのサンプルパルスΦSHによって制御される。
【００４６】
アナログメモリリセットトランジスタ109は、アナログメモリ110をリセットするトランジスタである。アナログメモリ110のリセットは、アナログメモリ110に蓄積されている電荷量を制御してアナログメモリ110の状態（電位）を基準状態（基準電位、リセットレベル）に設定することである。アナログメモリ110は、サンプリングトランジスタ108によってサンプルホールドされたアナログ信号を保持・蓄積する。
【００４７】
アナログメモリ110の容量は、FD103の容量よりも大きな容量に設定される。アナログメモリ110には、単位面積当たりのリーク電流（暗電流）の少ない容量であるMIM（Metal Insulator Metal）容量やMOS（Metal Oxide Semiconductor）容量を使用することがより望ましい。これによって、ノイズに対する耐性が向上し、高品質な信号が得られる。
【００４８】
選択トランジスタ111は、単位画素1-5を選択し、アナログメモリ110の容量に蓄積された信号レベルを垂直信号線1-9に伝えるトランジスタである。選択トランジスタ111は、オン／オフの切替によって、アナログメモリ110の一端と垂直信号線1-9を電気的に接続し、アナログメモリ110に蓄積されている信号電荷に基づく信号を垂直信号線1-9に出力する状態と、アナログメモリ110の一端と垂直信号線1-9を電気的に分離（非接続）する状態とのいずれかを選択する。選択トランジスタ111のオン／オフは、垂直読み出し制御回路1-2からの選択パルスΦSELによって制御される。
【００４９】
図4に示す回路要素のうち、光電変換部101は第１基板20に配置され、アナログメモリ110は第２基板21に配置され、他の回路要素は第１基板20と第２基板21のいずれかに配置される。図4の破線D1は第１基板20と第２基板21の境界線を示している。第１基板20には、光電変換部101と、転送トランジスタ102と、FD103と、FDリセットトランジスタ104と、増幅トランジスタ105とが配置されている。第２基板21には、電流源106と、クランプ容量107と、サンプリングトランジスタ108と、アナログメモリリセットトランジスタ109と、アナログメモリ110と、選択トランジスタ111とが配置されている。
【００５０】
第１基板20の増幅トランジスタ105から出力された増幅信号は、マイクロパッド22、マイクロバンプ24、およびマイクロパッド23を介して第２基板21へ出力される。また、電源電圧VDDは、マイクロパッド25、マイクロバンプ27、およびマイクロパッド26を介して第１基板20と第２基板21の間で授受される。
【００５１】
図4では、マイクロパッド22、マイクロバンプ24、マイクロパッド23を含む接続部が増幅トランジスタ105のソース端子と、電流源106の一端およびクランプ容量107の一端との間の経路に配置されているが、これに限らない。接続部は、光電変換部101からアナログメモリ110までの電気的に接続された経路上のどこに配置されていてもよい。
【００５２】
カラム増幅回路1-10は、差動増幅回路201と、リセットスイッチ202と、負帰還容量203と、SHスイッチ204と、サンプル容量205とを有する。差動増幅回路201は、第１の入力端子（＋）と、第２の入力端子（−）と、出力端子とを有する。
【００５３】
差動増幅回路201の第１の入力端子（＋）は基準電圧VREFに接続されている。基準電圧VREFは、単位画素1-5内のアナログメモリ110の一端にリセット時に印加される基準電圧VREF（言い換えると、クランプ容量107が増幅トランジスタ105から出力される増幅信号のクランプを開始するときのクランプ容量107の他端に印加される基準電圧VREF）と同じである。
【００５４】
差動増幅回路201の第２の入力端子（−）は垂直信号線1-9に接続されている。負帰還容量203の一端およびリセットスイッチ202の一端は差動増幅回路201の第２の入力端子（−）に接続されている。負帰還容量203の他端およびリセットスイッチ202の他端は差動増幅回路201の出力端子に接続されている。上記の構成により、単位画素1-5から垂直信号線1-9に出力された画素信号を増幅することが可能となる。
【００５５】
SHスイッチ204の一端は差動増幅回路201の出力端子に接続されており、SHスイッチ204の他端はサンプル容量205の一端に接続されている。サンプル容量205の他端は接地されている。
【００５６】
リセットスイッチ202は、負帰還容量203をリセットするスイッチである。リセットスイッチ202のオン／オフは、垂直読み出し制御回路1-2からのカラム増幅回路リセットパルスΦRST2によって制御される。
【００５７】
SHスイッチ204は、負帰還容量203の他端の電圧レベルをサンプルホールドし、サンプル容量205に蓄積するトランジスタである。SHスイッチ204のオン／オフは、垂直読み出し制御回路1-2からのカラムサンプルパルスΦSH2によって制御される。サンプル容量205は、SHスイッチ204がオンのときに、差動増幅回路201、リセットスイッチ202、および負帰還容量203によって増幅された信号電荷を保持する容量である。
【００５８】
次に、図5を参照し、単位画素1-5およびカラム信号処理部1-6の動作を説明する。図5は、垂直読み出し制御回路1-2から行毎に単位画素1-5に供給される制御信号を示すと共に、FD103の一端の電位VFD、アナログメモリ110の一端の電位VMEM、差動増幅回路201の出力電位VOUT、およびサンプル容量205の一端の電位VSHを示している。以下では、全ての単位画素1-5を指す場合、全画素と記載する。
【００５９】
［期間T1の動作］
まず、転送パルスφTXとFDリセットパルスφRSTが“L”（Low）レベルから“H”（High）レベルに変化することで、転送トランジスタ102とFDリセットトランジスタ104がオンとなる。期間T1は全画素で共通の期間であるため、全画素の光電変換部101がリセットされる。
【００６０】
続いて、転送パルスφTXとFDリセットパルスφRSTが“H”レベルから“L”レベルに変化することで、転送トランジスタ102とFDリセットトランジスタ104がオフとなる。これによって、全画素の光電変換部101のリセットが終了し、全画素の露光（信号電荷の蓄積）が一括して開始される（蓄積期間の開始）。
【００６１】
［期間T2の動作］
期間T2は露光期間内の期間である。まず、クランプ＆メモリリセットパルスΦCLが“L”レベルから“H”レベルに変化することで、アナログメモリリセットトランジスタ109がオンとなる。これによって、アナログメモリ110がリセットされる。同時に、サンプルパルスΦSHが“L”レベルから“H”レベルに変化することで、サンプリングトランジスタ108がオンとなる。これによって、クランプ容量107の他端の電位が基準電圧VREFにリセットされると共に、サンプリングトランジスタ108がクランプ容量107の他端の電位のサンプルホールドを開始する。期間T2は全画素で共通の期間であるため、全画素のアナログメモリ110およびクランプ容量107がリセットされ、全画素のサンプルホールドが開始される。
【００６２】
続いて、FDリセットパルスΦRSTが“L”レベルから“H”レベルに変化することで、FDリセットトランジスタ104がオンとなる。これによって、FD103がリセットされる。続いて、FDリセットパルスΦRSTが“H”レベルから“L”レベルに変化することで、FDリセットトランジスタ104がオフとなる。これによって、FD103のリセットが終了する。FD103のリセットを行うタイミングは露光期間中であればよいが、露光期間の終了直前のタイミングでFD103のリセットを行うことによって、FD103のリーク電流によるノイズをより低減することができる。
【００６３】
続いて、クランプ＆メモリリセットパルスΦCLが“H”レベルから“L”レベルに変化することで、アナログメモリリセットトランジスタ109がオフとなる。これによって、アナログメモリ110のリセットが終了する。この時点でクランプ容量107は、増幅トランジスタ105から出力される増幅信号（FD103のリセット後の増幅信号）をクランプしている。
【００６４】
［期間T3の動作］
まず、転送パルスΦTXが“L”レベルから“H”レベルに変化することで、転送トランジスタ102がオンとなる。これによって、光電変換部101に蓄積されている信号電荷が、転送トランジスタ102を介してFD103に転送され、FD103に蓄積される。期間T3は全画素で共通の期間であるため、全画素の露光（信号電荷の蓄積）が終了する。続いて、転送パルスΦTXが“H”レベルから“L”レベルに変化することで、転送トランジスタ102がオフとなる。
【００６５】
続いて、サンプルパルスΦSHが“H”レベルから“L”レベルに変化することで、サンプリングトランジスタ108がオフとなる。期間T3は全画素で共通の期間であるため、全画素のサンプリングトランジスタ108がクランプ容量107の他端の電位のサンプルホールドを終了する。
【００６６】
以下では、アナログメモリ110の一端の電位VMEMの変化について説明する。FD103のリセットが終了した後に光電変換部101からFD103に信号電荷が転送されることによるFD103の一端の電位の変化をΔVsig、増幅トランジスタ105のゲインをα1とすると、光電変換部101からFD103に信号電荷が転送されることによる増幅トランジスタ105のソース端子の電位の変化ΔVampはα1×ΔVsigとなる。
【００６７】
アナログメモリ110とサンプリングトランジスタ108の合計のゲインをα2とすると、光電変換部101からFD103に信号電荷が転送された後のサンプリングトランジスタ108のサンプルホールドによるアナログメモリ110の一端の電位の変化ΔVmemはα2×ΔVamp、すなわちα1×α2×ΔVsigとなる。ΔVsigは、信号電荷の転送によるFD103の一端の電位の変化量であり、FD103をリセットすることにより発生するリセットノイズを含んでいない。したがって、サンプリングトランジスタ108がサンプルホールドを行うことによって、光電変換部101で発生するノイズの影響を低減することができる。
【００６８】
アナログメモリ110のリセットが終了した時点のアナログメモリ110の一端の電位は基準電圧VREFであるため、光電変換部101からFD103に信号電荷が転送された後、サンプリングトランジスタ108によってサンプルホールドされたアナログメモリ110の一端の電位VMEMは以下の（１）式となる。
VMEM＝VREF−ΔVmem
＝VREF−α1×α2×ΔVsig  ・・・（１）
【００６９】
また、α2は以下の（２）式となる。（２）式において、CLはクランプ容量107の容量値であり、CSHはアナログメモリ110の容量値である。ゲインの低下をより小さくするため、クランプ容量107の容量値CLはアナログメモリ110の容量値CSHよりも大きいことがより望ましい。
α2＝CL／（CL＋CSH）  ・・・（２）
【００７０】
［期間T4，T5の動作］ 
期間T4，T5では、アナログメモリ110に蓄積されている信号電荷に基づく信号が行毎に順次読み出される。まず、期間T4では、カラム増幅回路リセットパルスφRST2が“L”レベルから“H”レベルに変化することで、カラム増幅回路1-10のリセットスイッチ202がオンとなる。リセットスイッチ202がオンである場合、差動増幅回路201に負帰還が掛かり、差動増幅回路201の2つの入力端子の電位が等しくなるため、垂直信号線1-9の電位は基準電圧VREFとなる。これにより、負帰還容量203の両端の電位差は0Vとなり、カラム増幅回路1-10がリセットされた状態となる。
【００７１】
続いて、カラム増幅回路リセットパルスφRST2が“H”レベルから“L”レベルに変化することで、カラム増幅回路1-10のリセットスイッチ202がオフとなる。これによって、負帰還容量203による帰還が差動増幅回路201に掛かる。
【００７２】
続いて、選択パルスφSELが“L”レベルから“H”レベルに変化することで、選択トランジスタ111がオンとなり、アナログメモリ110と負帰還容量203によるゲインを有する増幅回路が形成されると共に、アナログメモリ110に蓄積されていた信号電荷に基づく信号が垂直信号線1-9に出力される。垂直信号線1-9に出力された信号はカラム増幅回路1-10に入力される。
【００７３】
期間T5では、カラムサンプルパルスφSH2が“L”レベルから“H”レベルに変化することで、SHスイッチ204がオンとなる。これによって、SHスイッチ204が負帰還容量203の他端の電位のサンプルホールドを開始する。
【００７４】
続いて、カラムサンプルパルスΦSH2が“H”レベルから“L”レベルに変化することで、SHスイッチ204がオフとなる。これによって、SHスイッチ204が負帰還容量203の他端の電位のサンプルホールドを終了する。
【００７５】
以下では、差動増幅回路201の出力電位VOUTの変化について説明する。サンプリングトランジスタ108によりサンプルホールドが行われた後、アナログメモリ110の一端の電位に基づく信号をカラム増幅回路1-10が読み出す際の差動増幅回路201の出力電位の変化をΔVOUTとし、アナログメモリ110と負帰還容量203によるゲインをα3とする。この場合、差動増幅回路201の出力電位の変化ΔVOUTはα3×ΔVMEM、すなわちα1×α2×α3×ΔVsigとなる。
【００７６】
前述したように、リセットスイッチ202によって負帰還容量203がリセットされた時点での垂直信号線1-9の電位が基準電圧VREFである。したがって、垂直信号線1-9に出力された信号がカラム増幅回路1-10に入力された時点での差動増幅回路201の出力電位VOUTは以下の（３）式となる。
VOUT＝VREF＋ΔVOUT
＝VREF＋α1×α2×α3×ΔVsig  ・・・（３）
【００７７】
また、α3は以下の（４）式となる。（４）式において、CFBは負帰還容量203の容量値であり、CSHはアナログメモリ110の容量値である。
α3＝CSH／CFB  ・・・（４）
【００７８】
SHスイッチ204によって負帰還容量203の他端の電位がサンプル容量205にサンプルホールドされた時点でのサンプル容量205の一端の電位VSHは、上記の（３）式で表される出力電位VOUTと同じ電位である。
【００７９】
サンプル容量205に蓄積されたアナログ信号は、カラム信号処理部1-6によって適宜アナログデジタル変換処理され、水平読み出し制御回路1-3によって水平信号線1-7に出力される。出力回路1-8は、水平信号線1-7に出力された信号を処理し、画素信号として出力する。
【００８０】
上述した期間T4，T5における動作が画素アレイ部1-4の各行で順次行われる。期間T4，T5における動作が画素アレイ部1-4の全行で終了すると、全画素からの信号の読み出しが終了する。
【００８１】
上記の動作では、光電変換部101からFD103に転送された信号電荷をFD103が各単位画素1-5の読み出しタイミングまで保持していなければならない。FD103が信号電荷を保持している期間中にノイズが発生すると、FD103が保持している信号電荷にノイズが重畳され、信号品質（S/N）が劣化する。
【００８２】
FD103が信号電荷を保持している期間（以下、保持期間と記載）中に発生するノイズの主な要因は、FD103のリーク電流による電荷（以下、リーク電荷と記載）と、光電変換部101以外の部分に入射する光に起因する電荷（以下、光電荷と記載）である。単位時間に発生するリーク電荷と光電荷をそれぞれqid、qpnとし、保持期間の長さをtcとすると、保持期間中に発生するノイズ電荷Qnは（qid＋qpn）tcとなる。
【００８３】
FD103の容量をCfd、アナログメモリ110の容量をCSHとし、CfdとCSHの比（CSH/Cfd）をAとする。また、前述したように、増幅トランジスタ105のゲインをα1、アナログメモリ110とサンプリングトランジスタ108の合計のゲインをα2とする。露光期間中に光電変換部101で発生した信号電荷をQphとすると、露光期間の終了後にアナログメモリ110に保持される信号電荷はA×α1×α2×Qphとなる。
【００８４】
光電変換部101からFD103に転送された信号電荷に基づく信号は期間T3にサンプリングトランジスタ108によってサンプルホールドされ、アナログメモリ110に格納される。したがって、FD103に信号電荷が転送されてからアナログメモリ110に信号電荷が格納されるまでの時間は短く、FD103で発生したノイズは無視することができる。アナログメモリ110が信号電荷を保持している期間に発生するノイズを上記と同じQnと仮定すると、S/NはA×α1×α2×Qph/Qnとなる。
【００８５】
一方、特許文献２に記載された従来技術のように、光電変換部から増幅トランジスタを介さずに信号電荷が蓄積容量部に転送される場合のS/NはQph/Qnとなる。したがって、本実施形態のS/Nは従来技術のS/NのA×α1×α2倍となる。A×α1×α2が1よりも大きくなるようにアナログメモリ110の容量値を設定する（例えば、アナログメモリ110の容量値をFD103の容量値よりも十分大きくする）ことによって、信号品質の劣化を低減することができる。
【００８６】
FDのリーク電荷による信号品質の劣化を低減することができる他の回路構成として、図6に示す構成が考えられる。以下、図6に示す回路の構成を説明する。図6に示す回路は、光電変換部301と、転送トランジスタ302と、FD303と、FDリセットトランジスタ304と、第１増幅トランジスタ305と、第１電流源306と、クランプ容量307と、サンプリングトランジスタ308と、アナログメモリリセットトランジスタ309と、アナログメモリ310と、第２増幅トランジスタ311と、選択トランジスタ312と、第２電流源313とを有する。
【００８７】
以下では、図4に示した回路構成と異なる部分のみについて説明する。第２増幅トランジスタ311のドレイン端子は電源電圧VDDに接続されている。第２増幅トランジスタ311の入力部を構成するゲート端子はサンプリングトランジスタ108のソース端子に接続されている。選択トランジスタ312のドレイン端子は第２増幅トランジスタ311のソース端子に接続されており、選択トランジスタ312のソース端子は垂直信号線314に接続されている。選択トランジスタ312のゲート端子は垂直読み出し制御回路に接続されている。
【００８８】
第２増幅トランジスタ311は、ゲート端子に入力される、アナログメモリ310に蓄積されている信号電荷に基づく信号を増幅した増幅信号をソース端子から出力するトランジスタである。第２増幅トランジスタ311と、垂直信号線314に接続された、負荷となる第２電流源313とはソースフォロワ回路を構成する。選択トランジスタ312は、単位画素を選択し、第２増幅トランジスタ311の出力を垂直信号線314に伝えるトランジスタである。選択トランジスタ312のオン／オフは、垂直読み出し制御回路からの選択パルスΦSELによって制御される。
【００８９】
図6に示す回路において、光電変換部301で発生した光に基づく信号電荷がアナログメモリ310に格納されるまでの動作は、図5の期間T1〜T3の動作と同様である。その後、選択トランジスタ312がオンとなり、アナログメモリ310に格納された信号電荷に基づく信号が、第２増幅トランジスタ311および選択トランジスタ312を介して垂直信号線314に出力される。
【００９０】
図6に示す回路では、特許文献２に記載された従来技術と比較して、FDのリーク電荷による信号品質の劣化を低減することができる。しかし、第１増幅トランジスタ305のゲイン、サンプリングトランジスタ308とアナログメモリ310の合計のゲイン、第２増幅トランジスタ311のゲインがそれぞれ1以下であるため、垂直信号線314に出力された信号の振幅は大きく減衰してしまう。図6の第１増幅トランジスタ305のゲインは図4の増幅トランジスタ105のゲインα1に相当し、図6のサンプリングトランジスタ308とアナログメモリ310の合計のゲインは図4のサンプリングトランジスタ108とアナログメモリ110の合計のゲインα2に相当する。
【００９１】
また、図6の第２増幅トランジスタ311のゲインは約0.8であり、図4のアナログメモリ110と負帰還容量203によるゲインα3は0.8以上となるように設定されている。このため、図4に示した回路では、図6に示した回路と比較して、信号振幅の減衰を低減することができる。（４）式に示したように、α3はアナログメモリ110の容量値と負帰還容量203の容量値の比であり、適宜、値を設定することが可能である。増幅トランジスタ105のゲインα1は約0.8であり、サンプリングトランジスタ108とアナログメモリ110の合計のゲインα2は約0.75であり、例えばα1×α2×α3が1となるようなα3の値は1.67である。したがって、α3の値の範囲は、例えば0.8以上1.67以下である。ただし、α3の値の範囲はこれに限らず、α3を1.67よりも大きくしてもよい。
【００９２】
上述したように、本実施形態によれば、画素を構成する回路要素を2枚の基板のそれぞれに配置し、増幅トランジスタ105から出力された増幅信号をデジタル化せずにアナログメモリ110に蓄積することによって、チップ面積の増大を抑制することができる（多画素化も容易となる）。さらに、アナログメモリ110を設けたことによって、信号品質の劣化を低減することができ、差動増幅回路201を設けたことによって、信号振幅の減衰を低減することができる。
【００９３】
また、図6に示した回路と比較してトランジスタ数および配線数を削減することが可能であり、面積を縮小することができる。さらに、図6の第２増幅トランジスタ311を含まないことにより、ソースフォロワが構成されないため、電流源を必要としない。すなわち、消費電力を削減することができる。
【００９４】
また、特許文献２や図6に示した回路のように単位画素からソースフォロワを介して信号を出力する場合、垂直信号線に生じる寄生容量の大きさによって、読み出し速度の低下や消費電力の増大が生じる。本実施形態によれば、単位画素1-5のアナログメモリ110の容量値とカラム増幅回路1-10の負帰還容量203の容量値との比によって信号増幅率が決まり、単位画素1-5からソースフォロワを介さずに信号を出力するので、垂直信号線1-9の寄生容量の大きさによる影響を受けず、読み出し速度の低下や消費電力の増大を抑えた、比較的自由度の高い設計が実現可能となる。
【００９５】
また、画素の全ての回路要素を1枚の基板に配置する場合と比較して、第１基板の光電変換部の面積を大きくすることが可能となるため、感度が向上する。さらに、アナログメモリを用いることによって、第２基板に設ける信号蓄積用の領域の面積を小さくすることができる。
【００９６】
また、全画素の光電変換部101が一括して露光（信号電荷の蓄積）を開始することで画像内の被写体の歪みを低減することができる。さらに、全画素の光電変換部101が一括して露光（信号電荷の蓄積）の開始および終了を行うグローバルシャッタを実現することができる。
【００９７】
また、アナログメモリ110の容量値をFD103の容量値よりも大きくする（例えば、アナログメモリ110の容量値をFD103の容量値の5倍以上にする）ことによって、アナログメモリ110が保持する信号電荷が、FD103が保持する信号電荷よりも大きくなる。このため、アナログメモリ110のリーク電流による信号劣化の影響を小さくすることができる。
【００９８】
また、クランプ容量107およびサンプリングトランジスタ108を設けることによって、第１基板20で発生するノイズを低減することができる。第１基板20で発生するノイズには、増幅トランジスタ105に接続される回路（例えばFDリセットトランジスタ104）の動作に由来して増幅トランジスタ105の入力部で発生するノイズ（例えばリセットノイズ）や、増幅トランジスタ105の動作特性に由来するノイズ（例えば増幅トランジスタ105の回路閾値のばらつきによるノイズ）等がある。
【００９９】
以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。上記では、2枚の基板が接続部で接続されている固体撮像装置の構成を示したが、3枚以上の基板が接続部で接続されていてもよい。3枚以上の基板が接続部で接続される固体撮像装置の場合、3枚以上の基板のうち2枚の基板が第１の基板と第２の基板に相当する。
【符号の説明】
【０１００】
1・・・固体撮像装置、1-1・・・制御信号発生回路、1-2・・・垂直読み出し制御回路、1-3・・・水平読み出し制御回路、1-4・・・画素アレイ部、1-5・・・単位画素、1-6・・・カラム信号処理部、1-7・・・水平信号線、1-8・・・出力回路、1-9・・・垂直信号線、1-10・・・カラム増幅回路、2・・・レンズユニット部、3・・・画像処理装置、4・・・記録装置、5・・・カメラ制御装置、6・・・表示装置、7・・・デジタルカメラ、101・・・光電変換部、102・・・転送トランジスタ、103・・・FD、104・・・FDリセットトランジスタ、105・・・第１増幅トランジスタ（増幅回路）、106・・・電流源、107・・・クランプ容量（ノイズ低減回路、クランプ部）、108・・・サンプリングトランジスタ（ノイズ低減回路、サンプルホールド部）、109・・・アナログメモリリセットトランジスタ、110・・・アナログメモリ（信号蓄積回路）、111・・・選択トランジスタ（選択回路）、201・・・差動増幅回路、202・・・リセットスイッチ（帰還スイッチ）、203・・・負帰還容量（帰還容量）、204・・・SHスイッチ、205・・・サンプル容量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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