(57)【特許請求の範囲】
【請求項１】
トランスの一次側と二次側との間で電力伝送を行う電子回路装置であって、
前記トランスは一次巻線と二次巻線と磁芯とを有し、
前記一次巻線と前記二次巻線は、前記磁芯を周回するように配置され、
前記一次巻線は、基板に構成された一次巻線部と、前記一次巻線部に接続パターン部を設けることなく電気的に接続され、直流を交流に変換する逆変換回路を構成する一次側素子とを有し、
前記二次巻線は、基板に構成された二次巻線部と、前記二次巻線部に接続パターン部を設けることなく電気的に接続され、交流を直流に変換する順変換回路を構成する二次側素子とを有することを特徴とする電子回路装置。
【請求項２】
前記一次巻線部と前記二次巻線部は前記基板上に配置されており、
前記基板の一方の面に形成される前記一次巻線部と、
前記基板の他方の面に形成される前記二次巻線部を備えたことを特徴とする請求項１記載の電子回路装置。
【請求項３】
前記一次巻線部と前記二次巻線部は前記基板上に配置されており、
前記一次巻線部と前記二次巻線部の少なくとも一方は、前記基板内部にも配置されてい
ることを特徴とする請求項１または２記載の電子回路装置。
【請求項４】
前記一次巻線部および二次巻線部は、前記基板内部にのみ配置され、前記基板の一方の面に前記一次側素子が、他方の面に前記二次側素子が配置されていることを特徴とする請求項１記載の電子回路装置。
【請求項５】
前記電子回路装置の入力端子から前記一次巻線に至る第１の電流経路が、前記一次巻線に略垂直に突き当たる位置関係にあるか、または前記電子回路装置の出力端子から前記二次巻線に至る第２の電流経路が、前記二次巻線に略垂直に突き当たる位置関係にあることを特徴とする請求項１〜４のいずれか一つに記載の電子回路装置。
【請求項６】
前記一次側素子および前記二次側素子の少なくとも一方に配置する素子がＦＥＴであって、
前記ＦＥＴの直下に位置して、前記基板の内層にシールド層を設けたことを特徴とする請求項１〜５のいずれか一つに記載の電子回路装置。
【請求項７】
前記一次巻線を含む前記トランスの一次側回路は、ハーフブリッジ回路またはフルブリッジ回路で構成され、前記二次巻線を含む前記トランスの二次側回路は、ハーフブリッジ回路またはフルブリッジ回路で構成されていることを特徴とする請求項１〜６のいずれか一つに記載の電子回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランスの一次側と二次側との間で電力伝送を行なう電子回路装置に関する。
【背景技術】
【０００２】
従来の電子回路装置として、例えば特許文献１には、コアと一次巻線と二次巻線で構成したトランスを一つの部品とし、コアを介して一次巻線と二次巻線を磁気結合することで、電気的な絶縁を図りつつ電力を伝送するスイッチング電源装置が開示されている。
【０００３】
特許文献１では、シートトランス構造を有するトランスと、トランスの一次側に設けられるスイッチング素子（スイッチ）は別部品で構成され、トランスとスイッチング素子は分離して基板に搭載される。つまり、トランスとスイッチング素子との接続箇所で、トランスとスイッチング素子との間の距離が離れているので、基板の面積が自ずと大きくなり、装置が大型化して回路の寄生インダクタンスが増加する。
【０００４】
こうした問題に対して、非特許文献１には、トランスの二次側回路として同期整流スイッチング素子や平滑コンデンサを有するＬＬＣ共振コンバータにおいて、これらの同期整流スイッチング素子や平滑コンデンサを、トランスの二次巻線の途中に組み込むことで、トランスと二次側回路との間の距離を短くする考えが提案されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１２−１３４２９１号公報
【非特許文献１】ファン，ダオチェン（Huang, Daocheng）；ジン、シュー（Jin, Shu）；リー，フレッド．シー．（Lee Fred. C.）、「ＬＬＣ共振コンバータ用マトリクストランス（Matrix transformer for LLC resonant converters）」、電力変換回路に関する展示会と会議（Applied Power Electronics Conference and Exposition（APEC）、2013年３月、第28年度（Twenty-Eighth Annual）、電気学会（IEEE）、2078〜2083頁、デジタルオブジェクト識別子（Digital Object Identifier）:10.1109/APEC.2013.6520582
【発明の概要】
【発明が解決しようとする課題】
【０００６】
非特許文献１で提案されたＬＬＣ共振コンバータは、積層した基板の外層に二次巻線をパターン形成して、同期整流スイッチング素子や平滑コンデンサなどの二次側素子を、基板の表面で二次巻線の途中に直接搭載する考えが示されているが、トランスの一次巻線は基板の内層にパターン形成されるので、一次巻線の途中に一次側素子を組み込むことができず、装置全体の小型化を実現することができない。
【０００７】
そこで本発明は、トランスの一次側と二次側の両方でコンパクトな構造を図り、装置全体の小型化を実現した電子回路装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の電子回路装置は、トランスの一次側と二次側との間で電力伝送を行う電子回路装置であって、前記トランスは一次巻線と二次巻線と磁芯とを有し、前記一次巻線と前記二次巻線は、前記磁芯を周回するように配置され、前記一次巻線は、基板に構成された一次巻線部と、前記一次巻線部に接続パターン部を設けることなく電気的に接続され、直流を交流に変換する逆変換回路を構成する一次側素子とを有し、前記二次巻線は、基板に構成された二次巻線部と、前記二次巻線部に接続パターン部を設けることなく電気的に接続され、交流を直流に変換する順変換回路を構成する二次側素子とを有することを特徴とする。
【０００９】
この場合、前記一次巻線部と前記二次巻線部は前記基板上に配置されており、前記基板の一方の面に形成される前記一次巻線部と、前記基板の他方の面に形成される前記二次巻線部を備えたことが好ましい。
【００１０】
さらに、前記一次巻線部と前記二次巻線部は前記基板上に配置されており、前記一次巻線部と、前記二次巻線部の少なくとも一方は、前記基板内部にも配置されていることが好ましい。
【００１１】
また、前記一次巻線部および前記二次巻線部は、前記基板内部にのみ配置され、前記基板の一方の面に前記一次側素子が、他方の面に前記二次側素子が配置されていても良い。
【００１２】
また、前記電子回路装置の入力端子から前記一次巻線に至る第１の電流経路が、前記一次巻線に略垂直に突き当たる位置関係にあるか、または、前記電子回路装置の出力端子から前記二次巻線に至る第２の電流経路が、前記二次巻線に略垂直に突き当たる位置関係にあれば、更に好ましい。
【００１３】
加えて、前記一次側素子および前記二次側素子の少なくとも一方に配置する素子がＦＥＴであって、前記ＦＥＴの直下に位置して、前記基板の内層にシールド層を設けても良い。
【００１４】
また、前記一次巻線を含む前記トランスの一次側回路は、ハーフブリッジ回路またはフルブリッジ回路で構成され、前記二次巻線を含む前記トランスの二次側回路は、ハーフブリッジ回路またはフルブリッジ回路で構成されていても良い。
【発明の効果】
【００１５】
本発明の電子回路装置によれば、トランスの一次巻線の一部として一次側素子が組み込まれ、且つトランスの二次巻線の一部として二次側素子が組み込まれるので、トランスと一次側素子との間の距離、およびトランスと二次側素子との間の距離を近付けることができる。したがって、トランスの一次側と二次側の両方でコンパクトな構造を図り、全体の小型化を実現した電子回路装置を提供できる。
【００１６】
また、基板の一方と他方の面に一次巻線と二次巻線をそれぞれ配置させ、基板の各面に一次側素子や二次側素子を搭載して巻線の一部として機能させることができ、素子を含む巻線の損失を抑えて、装置全体の小型化を実現できる。
【００１７】
また、基板の外層だけでなく、基板の内層にも一次巻線や二次巻線となる導体を配設して、これらを適宜接続することで、一次巻線や二次巻線のターン数を増やしたり、一次巻線や二次巻線に流せる電流量を増やしたりすることが容易にできる。
【００１８】
更に、巻線部を外面に露出させず、内部のみに配置すれば、素子の搭載面積が増大し、電子回路装置の小型化を促進することも可能である。
【００１９】
また、一次巻線に組み込まれる一次側素子が少なくとも２つ以上存在し、二次巻線に組み込まれる二次側素子が少なくとも２つ以上存在する場合、基板の一方の面と他方の面に、一次側素子と二次側素子をそれぞれ適宜配置させ、一次巻線部または二次巻線部とスルーホール等を用いながら接続することで、一次側回路や二次側回路を自由にレイアウトすることが可能となる。
【００２０】
また、電子回路装置の入力端子から前記１次巻線に至る第１の電流経路が、一次巻線に略垂直に突き当たる位置関係にあるか、または電子回路装置の出力端子から前記２次巻線に至る第２の電流経路が、二次巻線に略垂直に突き当たる位置関係にあれば、電子回路装置の入出力端子から巻線に達する電流経路に流れる電流によって発生する磁束が、一次巻線や二次巻線と鎖交せず、トランスとしての性能に影響を及ぼさないようにすることができる。
【００２１】
また、基板の内層にシールド層を設けることによって、ＦＥＴと巻線との間で発生する近接効果を防止することが可能となり、ＦＥＴの導通損を低減した効率の良い電子回路装置を提供できる。
【００２２】
さらに、トランスの一次側回路や二次側回路をハーフブリッジ構成やフルブリッジ構成とした電子回路装置を提供できる。
【図面の簡単な説明】
【００２３】
【図１】本発明の一実施形態に係る電子回路装置として、ＤＣ−ＤＣコンバータに適用した要部の回路図を示している。
【図２】本実施例におけるＤＣ−ＤＣコンバータの一次側回路と二次側回路の部品配置をそれぞれ上段と下段に示すもので、上段は図７，図９の１−１’線を矢印方向から見た断面図であり、下段は図７，図９の２−２’線を矢印方向から見た断面図である。
【図３】図２における基板を概略的に示した断面図である。
【図４】本実施例におけるＤＣ−ＤＣコンバータの導体と各素子の配置関係を示した斜視図である。
【図５】従来例におけるＤＣ−ＤＣコンバータの一次側回路と二次側回路の部品配置をそれぞれ上段と下段に示すもので、上段は図１０，図１２の３−３’線を矢印方向から見た断面図であり、下段は図１０，図１２の４−４’線を矢印方向から見た断面図である。
【図６】従来例におけるＤＣ−ＤＣコンバータの導体と各素子の配置関係を示した斜視図である。
【図７】本実施例における基板の第１層を示す平面図である。
【図８】本実施例における基板の第２層を示す平面図である。
【図９】本実施例における基板の第３層を示す底面図である。
【図１０】従来例における基板の第１層を示す平面図である。
【図１１】従来例における基板の第２層を示す平面図である。
【図１２】従来例における基板の第３層を示す底面図である。
【図１３】スイッチとして用いられるＦＥＴの典型的な構造を示し、（Ａ）は縦型構造のＦＥＴ、（Ｂ）は横型構造のＦＥＴの概略図である。
【図１４】トランスの二次巻線に２個の横型ＦＥＴを組み込んだ場合の電流密度分布を示す図である。
【図１５】スイッチング周波数が１Ｈｚの条件で、トランスの二次巻線に縦型ＦＥＴと横型ＦＥＴを組み込んだ場合の電流密度分布を示す図である。
【図１６】スイッチング周波数が５ＭＨｚの条件で、トランスの二次巻線に縦型ＦＥＴと横型ＦＥＴを組み込んだ場合の電流密度分布を示す図である。
【図１７】横型ＦＥＴと縦型ＦＥＴのそれぞれについて、周波数と損失との関係を示すグラフである。
【図１８】図１７の状態から、横型ＦＥＴの直下にシールド層を設けた場合の電流密度分布を示す図である。
【図１９】（Ａ）はシールド層を設ける前の電極における電流の流れを示し、（Ｂ）はシールド層を設けた後の電極における電流の流れを示す図である。
【図２０】シールド層における電流の流れを示す図である。
【発明を実施するための形態】
【００２４】
以下、本発明の実施形態に係る電子回路装置について、添付図面を参照して説明する。
【００２５】
図１は、電子回路装置の一例として、電流共振形ＤＣ−ＤＣコンバータ１の主な回路構成を示している。このＤＣ−ＤＣコンバータ１は、トランスＴの一次側回路として、２個のスイッチＱ１，Ｑ２と、コンデンサＣ１，Ｃ２の直列回路からなるハーフブリッジ回路を有し、トランスＴの二次側回路として、４個のスイッチＱ３，Ｑ４，Ｑ５，Ｑ６からなるフルブリッジ回路を有する。前記ハーフブリッジ回路は、ＤＣ−ＤＣコンバータ１の入力端子Ｖｉ＋，Ｖｉ−間に、ハイサイドスイッチＱ１とローサイドスイッチＱ２との直列回路と、コンデンサＣ１，Ｃ２の直列回路を接続して構成され、前記フルブリッジ回路は、ＤＣ−ＤＣコンバータ１の出力端子Ｖо＋，Ｖо−間に、ハイサイドスイッチＱ３とローサイドスイッチＱ４との直列回路と、ハイサイドスイッチＱ５とローサイドスイッチＱ６との直列回路をそれぞれ接続して構成される。トランスＴの一次側回路には、コンデンサＣ１，Ｃ２の直列回路が入力端子Ｖｉ＋，Ｖｉ−間に接続され、ハーフブリッジ回路が形成される。これにより、入力端子Ｖｉ＋，Ｖｉ−間に印加される入力電圧を利用して、各コンデンサＣ１，Ｃ２の所望の充電電圧を充電することが可能になる。さらに、二次側回路のＶо＋，Ｖо−間には、出力コンデンサＣｏが接続される。
【００２６】
トランスＴは、一次側と二次側との間で電気的に絶縁して電力伝送を行なうもので、一次巻線部１１と二次巻線部１２とを共通する磁芯１３に巻回することで構成される。ここではトランスＴの一次側において、ハイサイドスイッチＱ１とローサイドスイッチＱ２との接続点に、一次巻線部１１の一方の端子ｐ＋（スルーホール２４Ａ）が接続され、コンデンサＣ１，Ｃ２の接続点に、一次巻線部１１の他方の端子ｐ−（スルーホール２４Ｂ）が接続される。また、トランスＴの二次側において、ハイサイドスイッチＱ３とローサイドスイッチＱ４との接続点に、二次巻線部１２の一方の端子ｓ＋（スルーホール２４Ｃ）が接続され、ハイサイドスイッチＱ５とローサイドスイッチＱ６との接続点に、二次巻線部１２の他方の端子ｓ−（スルーホール２４Ｄ）が接続される。
【００２７】
ＤＣ−ＤＣコンバータ１は、何れも制御端子付き半導体スイッチ素子からなる各スイッチＱ１〜Ｑ６に、パルス駆動信号を供給するためのドライバ回路が搭載される。ドライバ回路は、ハイサイドスイッチＱ１とローサイドスイッチＱ２を交互にスイッチング動作させるパルス駆動信号を、トランスＴの一次側のハーフブリッジ回路に供給すると共に、ハイサイドスイッチＱ１に同期してハイサイドスイッチＱ３，ローサイドスイッチＱ６がスイッチング動作し、ローサイドスイッチＱ２に同期してローサイドスイッチＱ４，ハイサイドスイッチＱ５がスイッチング動作するようなパルス駆動信号を、トランスＴの二次側のフルブリッジ回路に供給する構成となっている。
【００２８】
そして、スイッチＱ１，Ｑ３，Ｑ６のオン期間中は、トランスＴの一次側で、コンデンサＣ１の充電電圧が他方の端子ｐ−に対して一方の端子ｐ＋を正にして一次巻線部１１に印加され、これによりトランスＴの二次側で、他方の端子ｓ−に対して一方の端子ｓ＋を正にして発生した二次巻線部１２の誘起電圧が、出力端子Ｖｏ＋，Ｖｏ−間に出力される。このときのトランスＴの一次側と二次側に発生する電流Ｆａ１，Ｆａ２の流れを、矢印でそれぞれ示す。
【００２９】
また、スイッチＱ２，Ｑ４，Ｑ５のオン期間中は、トランスＴの一次側で、コンデンサＣ２の充電電圧が一方の端子ｐ＋に対して他方の端子ｐ−を正にして一次巻線部１１に印加され、これによりトランスＴの二次側で、一方の端子ｓ＋に対して他方の端子ｓ−を正にして発生した二次巻線部１２の誘起電圧が、出力端子Ｖｏ＋，Ｖｏ−間に出力される。このときのトランスＴの一次側と二次側に発生する電流Ｆｂ１，Ｆｂ２の流れを、矢印でそれぞれ示す。そして本実施例では、トランスＴの漏れインダクタンスと共振用のコンデンサＣ１，Ｃ２とによる直列共振を利用することで、一次側回路に正弦波状の共振電流を発生させ、ハイサイドスイッチＱ１とローサイドスイッチＱ２のゼロ電流スイッチングを実現している。
【００３０】
図１に示すスイッチＱ１〜Ｑ６は、何れも電界効果トランジスタ即ちＦＥＴからなり、好ましくは電流経路が縦方向に形成される縦型構造のＦＥＴを搭載する。
【００３１】
図２は、本実施例において、図１で示したＤＣ−ＤＣコンバータ１の一次側回路と二次側回路の部品配置を示した断面図である。なお、図２の断面箇所は、後述の図７や図９に記載の平面図１−１’，２−２’である。図中、スイッチＱ１〜Ｑ６のＤはドレインを示し、Ｓはソースを示している。また２１は、絶縁基材２２の表面（片面または両面）にパターン化された導体２３を配設してなる基板である。なお、基板２１は多層構造であっても良い。導体２３は、例えば銅箔または板金などで所望の形状に形成される。
【００３２】
図３は多層構造を有する基板２１の構造を示す概念図であり、図４は多層構造の基板２１内部を示す斜視図である。図中、磁芯１３は省略されているが、Φａ１，Φｂ１は、トランスＴの一次側電流Ｆａ１，Ｆｂ１に伴い磁芯１３に発生する磁束であり、矢印はその向きを示している。同図において、基板２１の第１層には、第１の導体２３Ａと、ハイサイドスイッチＱ１，Ｑ３，Ｑ５と、コンデンサＣ１がそれぞれ配置され、基板２１の第２層には、第２の導体２３Ｂが配置され、基板２１の第３層には、第３の導体２３Ｃと、ローサイドスイッチＱ２，Ｑ４，Ｑ６と、コンデンサＣ２がそれぞれ配置される。ここでは、基板２１の第１層が一方の面としての部品面２１Ａとなり、基板２１の第３層が基板２１の他方の面としての半田面２１Ｂとなる。本実施例では、一次巻線Ｗ１を２ターンとし、二次巻線Ｗ２を１ターンとしたトランスＴについて説明するが、一次巻線Ｗ１や二次巻線Ｗ２のターン数は特に限定しない。
【００３３】
図１〜図４を参照しながら、一次側回路の構成から説明すると、ＤＣ−ＤＣコンバータ１の一次側回路は、コンデンサＣ１とハイサイドスイッチＱ１を基板２１の部品面２１Ａに実装し、コンデンサＣ２とローサイドスイッチＱ２を、基板２１の半田面２１Ｂに実装して構成される。ハイサイドスイッチＱ１のドレインＤとコンデンサＣ１の正の電位側は、基板２１の部品面２１Ａ側で導体２３のノードNodeＡ１により接続され、そのノードNodeＡ１の接続部分から入力端子Ｖｉ＋を引き出している。また、ハイサイドスイッチＱ１のソースＳは一次巻線部１１の一方の端子ｐ＋（スルーホール２４Ａ）に接続され、コンデンサＣ１の負の電位側は一次巻線部１１の他方の端子ｐ−（スルーホール２４Ｂ）に接続される。
【００３４】
これに対して、ローサイドスイッチＱ２のソースＳとコンデンサＣ２の負の電位側は、基板２１の半田面２１Ｂ側で導体２３のノードNodeＢ１により接続し、そのノードNodeＢ１の接続部分から入力端子Ｖｉ−を引き出している。また、ローサイドスイッチＱ２のドレインＤは一次巻線部１１の一方の端子ｐ＋（スルーホール２４Ａ）に接続し、コンデンサＣ２の正の電位側は一次巻線部１１の他方の端子ｐ−（スルーホール２４Ｂ）に接続される。さらに、ハイサイドスイッチＱ１のソースＳとローサイドスイッチＱ２のドレインＤ、およびコンデンサＣ１の負の電位側とコンデンサＣ２の正の電位側は、それぞれ基板２１の裏表で、基板２１を貫通する接続部としてのスルーホール２４Ａ，２４Ｂを通して電気的に接続される。
【００３５】
こうした一次側回路における各部品の配置や、一次巻線部１１と各部品との間の配置を採用することにより、コンデンサＣ１とハイサイドスイッチＱ１の内部を流れる電流Ｆａ１、またはローサイドスイッチＱ２とコンデンサＣ２の内部を流れる電流Ｆｂ１によって発生する磁束Φａ１，Φｂ１が、二次巻線部１２と磁気結合することによって、二次側回路に電流Ｆａ２，Ｆｂ２を流すことができる。
【００３６】
次に、二次側回路の構成を説明すると、当該二次側回路は、ハイサイドスイッチＱ３，Ｑ５を基板２１の部品面２１Ａに実装し、ローサイドスイッチＱ４，Ｑ６を基板２１の半田面２１Ｂに実装して構成される。ハイサイドスイッチＱ３とハイサイドスイッチＱ５のドレインＤどうしは、基板２１の部品面２１Ａ側で導体２３のノードNodeＡ２により接続され、そのノードNodeＡ２の接続部分から出力端子Ｖｏ＋を引き出している。また、ハイサイドスイッチＱ３のソースＳは二次巻線部１２の一方の端子ｓ＋（スルーホール２４Ｃ）に接続され、ハイサイドスイッチＱ５のソースＳは二次巻線部１２の他方の端子ｓ−（スルーホール２４Ｄ）に接続される。
【００３７】
これに対して、ローサイドスイッチＱ４，Ｑ６のソースＳどうしを、基板２１の半田面２１Ｂ側で導体２３のノードNodeＢ２により接続し、そのノードNodeＢ２の接続部分から出力端子Ｖｏ−を引き出している。また、ローサイドスイッチＱ４のドレインＤは二次巻線部１２の一方の端子ｓ＋（スルーホール２４Ｃ）に接続され、ローサイドスイッチＱ６のドレインＤは二次巻線部１２の他方の端子ｓ−（スルーホール２４Ｄ）に接続される。さらに、ハイサイドスイッチＱ３のソースＳとローサイドスイッチＱ４のドレインＤ、およびハイサイドスイッチＱ５のソースＳとローサイドスイッチＱ６のドレインＤは、それぞれ基板２１の裏表で、基板２１を貫通するスルーホール２４Ｃ，２４Ｄを通して電気的に接続される。
【００３８】
こうした二次側回路における各部品の配置や、二次巻線部１２と各部品との間の配置を採用することにより、ハイサイドスイッチＱ３とローサイドスイッチＱ６、またはハイサイドスイッチＱ４とローサイドスイッチＱ５を含む二次巻線Ｗ２を、一次巻線部１１に流れる電流Ｆａ１，Ｆｂ１によって発生する磁束Φａ１，Φｂ１と結合させることができる。
【００３９】
上記一次側回路に着目すると、本実施例では、第１の一次側素子であるコンデンサＣ１と、第２の一次側素子であるハイサイドスイッチＱ１と、トランスＴの一次巻線部１１から構成される第１の一次側閉回路３１の他に、第３の一次側素子であるコンデンサＣ２と、第４の一次側素子であるローサイドスイッチＱ２と、トランスＴの一次巻線部１１から構成される第２の一次側閉回路３２を備えている。そして第１の一次側閉回路３１は、コンデンサＣ１の正の電位側であって、導体２３の一部をなすノードNodeＡ１から開始して、ハイサイドスイッチＱ１、トランスＴの端子ｐ＋を通り、端子ｐ＋から一次巻線部１１を通って端子ｐ−に達し、そこからコンデンサＣ１の負の電位側を通り、ノードNodeＡ１に戻る構成となっている。これらのコンデンサＣ１およびハイサイドスイッチＱ１と一次巻線部１１から、トランスＴの実質的な一次巻線Ｗ１が形成される。つまり本実施例では、トランスＴの一次巻線Ｗ１にコンデンサＣ１とハイサイドスイッチＱ１が挿入接続した構成を有し、その実質的な巻線構造に含まれる導体２３のノードNodeＡ１から、正極の入力端子Ｖｉ＋が引き出されている。
【００４０】
第１の一次側閉回路３１に流れる電流Ｆａ１による磁束Φａ１は、トランスＴの二次巻線Ｗ２に鎖交することにより、その二次巻線Ｗ２と磁気結合する。一方、ノードNodeＡ１から正極の入力端子Ｖｉ＋が引き出されている箇所から流入する入力電流による磁束は電流が二次巻線Ｗ２と略垂直の経路を通じて流入するので、トランスＴの二次巻線Ｗ２に鎖交しない。したがって、この電流による磁束は二次巻線Ｗ２と磁気結合していない。
【００４１】
同様に、第２の一次側閉回路３２も、コンデンサＣ２の正の電位側から開始して、トランスＴの端子ｐ−に達し、その端子ｐ−から一次巻線部１１を通って端子ｐ＋に達し、その端子ｐ＋から、ローサイドスイッチＱ２、導体２３の一部をなすノードNodeＢ１を通って、コンデンサＣの正の電位側に戻る構成となっており、これらのコンデンサＣ２およびローサイドスイッチＱ２と一次巻線部１１とにより、トランスＴの実質的な一次巻線Ｗ１を形成している。つまり本実施例では、トランスＴの一次巻線Ｗ１にコンデンサＣ２とローサイドスイッチＱ２が挿入接続した構成を有し、その実質的な巻線構造に含まれる導体２３のノードNodeＢ１から、負極の入力端子Ｖｉ−が引き出されている。
【００４２】
第２の一次側閉回路３２に流れる電流Ｆｂ１による磁束Φｂ１は、トランスＴの二次巻線Ｗ２に鎖交することにより、その二次巻線Ｗ２と磁気結合する。一方、ノードNodeＢ１から負極の入力端子Ｖｉ−が引き出されている箇所から流出する入力電流による磁束は電流が二次巻線Ｗ２と略垂直の経路を通じて流入するので、トランスＴの二次巻線Ｗ２に鎖交しない。したがって、この電流による磁束は二次巻線Ｗ２と磁気結合していない。
【００４３】
上記のように第１の一次側閉回路３１と第２の一次側閉回路３２を構成することにより、第１の一次側閉回路３１および第２の一次側閉回路３２によって発生する磁束Φａ１，Φｂ１が二次巻線Ｗ２と磁気結合するので、トランスＴの一次側から二次側への電力伝送を行なうことができる。
【００４４】
第１の一次側閉回路３１と第２の一次側閉回路３２は一次巻線部１１の部分で共通であり、一次巻線部１１の巻き始めの端子ｐ＋から巻き終りの端子ｐ−まで、それぞれ異なる２つの素子を通る閉回路である。第１の一次側閉回路３１では、ハイサイドスイッチＱ１とコンデンサＣ１が基板２１の部品面２１Ａ側に配置されていて、第２の一次側閉回路３２では、ローサイドスイッチＱ２とコンデンサＣ２が基板２１の半田面２１Ｂ側に配置されている。さらに、コンデンサＣ１とハイサイドスイッチＱ１が、基板２１の部品面２１Ａ側でノードNodeＡ１により接続され、入力端子Ｖｉ＋を引き出し、コンデンサＣ２とローサイドスイッチＱ２が基板２１の半田面２１Ｂ側でノードNodeＢ１により接続され、入力端子Ｖｉ−を引き出している。
【００４５】
また、上記二次側回路に着目すると、本実施例では、第１の二次側素子であるハイサイドスイッチＱ３と、第４の二次側素子であるローサイドスイッチＱ６と、トランスＴの二次巻線部１２と、出力コンデンサＣｏからなる第１の二次側閉回路４１の他に、第２の二次側素子であるハイサイドスイッチＱ５と、第３の二次側素子であるローサイドスイッチＱ４と、トランスＴの二次巻線部１２と、出力コンデンサＣｏからなる第２の二次側閉回路４２を備えている。
【００４６】
そして第１の二次側閉回路４１は、トランスＴの二次巻線部１２の端子ｓ＋から開始して、ハイサイドスイッチＱ３、ノードNodeＡ２を通って出力コンデンサＣｏと出力端子Ｖｏ＋に向かい、出力コンデンサＣｏと出力端子Ｖｏ−からノードNodeＢ２、ローサイドスイッチＱ６を通り、二次巻線部１２の端子ｓ−に達し、その端子ｓ−から二次巻線部１２を通って端子ｓ＋に戻る構成となっており、これらのハイサイドスイッチＱ３およびローサイドスイッチＱ６と二次巻線部１２とにより、トランスＴの実質的な二次巻線Ｗ２が形成される。つまり本実施例では、トランスＴの二次巻線Ｗ２にハイサイドスイッチＱ３とローサイドスイッチＱ６が挿入接続した構成を有し、その二次巻線Ｗ２に含まれるノードNodeＡ２，NodeＢ２から正極の出力端子Ｖｏ＋と負極の出力端子Ｖｏ−が引き出されていて、この出力端子Ｖｏ＋，Ｖｏ−間に出力コンデンサＣｏが接続されており、これらも含めて第１の二次側閉回路４１を形成している。第１の二次側閉回路４１は、一次巻線Ｗ１に流れる電流Ｆａ１による磁束Φａ１と磁気結合する。
【００４７】
同様に、第２の二次側閉回路４２も、トランスＴの二次巻線部１２の端子ｓ−から開始して、ハイサイドスイッチＱ５、ノードNodeＡ２を通って出力コンデンサＣｏと出力端子Ｖｏ＋に向かい、出力コンデンサＣｏと出力端子Ｖｏ−からノードNodeＢ２、ローサイドスイッチＱ４を通り、二次巻線部１２の端子ｓ＋に達し、その端子ｓ＋から二次巻線部１２を通って端子ｓ−に戻る構成となっており、これらのハイサイドスイッチＱ５およびローサイドスイッチＱ４と二次巻線部１２とにより、トランスＴの実質的な二次巻線Ｗ２が形成される。つまり本実施例では、トランスＴの二次巻線Ｗ２にハイサイドスイッチＱ５とローサイドスイッチＱ４が挿入接続した構成を有し、その二次巻線Ｗ２に含まれるノードNodeＡ２，NodeＢ２から正極の出力端子Ｖｏ＋と負極の出力端子Ｖｏ−が引き出されていて、この出力端子Ｖｏ＋，Ｖｏ−間に出力コンデンサＣｏが接続されており、これらも含めて第２の二次側閉回路４２を形成している。第２の二次側閉回路４２は、一次巻線Ｗ１に流れる電流Ｆｂ１による磁束Φｂ１と磁気結合する。一方、第１の導体２３ＡのノードNodeＡ２から正極の出力端子Ｖｏ＋が引き出されている箇所で、出力端子Ｖｏ＋に流出する出力電流の磁束と、第３の導体２３ＣのノードNodeＢ２から負極の出力端子Ｖｏ−が引き出されている箇所で、出力端子Ｖｏ−より流入する出力電流の磁束は、一次巻線部１１に対して何れも鎖交しないため、この電流による磁束は一次巻線Ｗ１と磁気結合していない。
【００４８】
上記のように第１の二次側閉回路４１と第２の二次側閉回路４２を構成することにより、第１の二次側閉回路４１や第２の二次側閉回路４２は、一次巻線Ｗ１に流れる電流Ｆａ１，Ｆｂ１により発生する磁束Φａ１，Φｂ１と磁気結合するので、トランスＴの一次側から二次側への電力伝送を行なうことができる。
【００４９】
第１の二次側閉回路４１と第２の二次側閉回路４２は二次巻線部１２の部分と出力コンデンサＣｏで共通であり、二次巻線部１２の巻き始めの端子ｓ＋から巻き終りの端子ｓ−まで、それぞれ異なる２つのスイッチ素子を通る閉回路である。第１の二次側閉回路４１ではハイサイドスイッチＱ３が基板２１の部品面２１Ａ側に、ローサイドスイッチＱ６が基板２１の半田面２１Ｂ側に配置されていて、第２の二次側閉回路４２ではハイサイドスイッチＱ５が基板２１の部品面２１Ａ側に、ローサイドスイッチＱ４が基板２１の半田面２１Ｂ側に配置されている。また、出力コンデンサＣｏは基板２１の部品面２１Ａ側に配置され、出力コンデンサＣｏの正の電位側は、第１の導体２３ＡのノードNodeＡ２に接続される一方で、出力コンデンサＣｏの負の電位側は、基板２１を貫通するスルーホール２４Ｆを介して、第３の導体２３ＣのノードNodeＢ２に接続される。
【００５０】
さらに、２つのハイサイドスイッチＱ３，Ｑ５が、基板２１の部品面２１Ａ側でノードNodeＡ２により接続され、出力端子Ｖｏ＋を引き出し、２つのローサイドスイッチＱ４，Ｑ６が、基板２１の半田面２１Ｂ側でノードNodeＢ２により接続され、出力端子Ｖｏ−を引き出している。２つの閉回路は、それぞれ出力端子Ｖｏ＋から出力コンデンサＣｏを通って出力端子Ｖｏ−までの区間も電流が通過する。
【００５１】
図２との比較のために、図５には、従来例におけるＤＣ−ＤＣコンバータ１の一次側回路と二次側回路の部品配置を示している。また、図４との比較のために、図６には、従来例におけるＤＣ−ＤＣコンバータ１における導体２３と各素子の配置関係を第１層から見て、第２層、第３層を透過した斜視図で示す。
【００５２】
従来の一次側回路は、基板２１の部品面２１Ａ側に、ハイサイドスイッチＱ１とローサイドスイッチＱ２を配置し、基板２１の半田面２１Ｂ側にコンデンサＣ１，Ｃ２を配置しており、一次巻線部１１の巻き始めの端子ｐ＋は、スイッチＱ１，Ｑ２の間に配置され、一次巻線部１１の巻き終りの端子ｐ−は、コンデンサＣ１，Ｃ２の間に配置される。したがって、トランスＴの一次巻線Ｗ１は、スイッチＱ１，Ｑ２やコンデンサＣ１，Ｃ２を実質的に含まずに、それらの素子に接続する前に一旦近づいて配設される。 
【００５３】
また、従来の二次側回路は、基板２１の部品面２１Ａ側に、ハイサイドスイッチＱ３とローサイドスイッチＱ４を配置し、基板２１の半田面２１Ｂ側に、ハイサイドスイッチＱ５とローサイドスイッチＱ６を配置しており、二次巻線部１２の巻き始めの端子ｓ＋は、スイッチＱ３，Ｑ４の間に配置され、二次巻線部１２の巻き終りの端子ｓ−は、スイッチＱ５，Ｑ６の間に配置される。したがって、トランスＴの二次巻線Ｗ２は、スイッチＱ３，Ｑ４やスイッチＱ５，Ｑ６を実質的に含まずに、それらの素子に接続する前に一旦近づいて配設される。
【００５４】
図７〜図９は、本実施例におけるＤＣ−ＤＣコンバータ１の基板２１のパターン図を示している。図７〜図９は、図４の回路構成をより具体的に示した配線パターン図であり、基板２１の第１層から見て、第２層、第３層を透過した図である。基板２１は、複数の板状に形成された配線体２５を積層した多層構造をなし、各配線体２５は絶縁基材２２の表面にパターン化された導体２３を備えて構成される。本実施例は３層の導体２３Ａ〜２３Ｃを有するが、その層数は特に限定されない。
【００５５】
図４および図７から図９に示すように、本実施例では、トランスＴの磁芯１３を周回する二次巻線Ｗ２に、ハイサイドスイッチＱ３，Ｑ５やローサイドスイッチＱ４，Ｑ６が組み込まれている。つまり、トランスＴとスイッチＱ３〜Ｑ６との距離を可能な限り近付けて配置できる。
【００５６】
一方、図６および図１０から図１２に示すように、従来例では、トランスＴの磁芯１３を周回する二次巻線Ｗ２に、ハイサイドスイッチＱ３，Ａ５やローサイドスイッチＱ４，Ｑ６が組み込まれていない。つまり、磁芯１３とスイッチＱ３〜Ｑ６との間には二次巻線Ｗ２が介在しており、トランスＴとスイッチＱ３〜Ｑ６とを近付けて配置することができない。そして、これは一次側回路についても同じことがいえる。
【００５７】
図７は、基板２１の部品面側の外層となる第１層を、露出した基板２１の部品面２１Ａ側から見た図である。図８は、基板２１の内層となる第２層を、基板２１の部品面２１Ａ側から透過した図である。図９は、基板２１の半田面側の外層となる第３層を、露出した基板２１の部品面２１Ａ側から透過した図である。
【００５８】
トランスＴの磁芯１３は、対をなすＥ型コア部材の中央脚部１３Ａと側脚部１３Ｂを突き合せて構成され、これらの中央脚部１３Ａや側脚部１３Ｂが、基板２１に形成された貫通孔２６にそれぞれ装着される。基板２１の部品面２１Ａの外層となる第１層には、一次側回路を構成するハイサイドスイッチＱ１とコンデンサＣ１と、二次側回路を構成するハイサイドスイッチＱ３，Ｑ５がそれぞれ実装される。また、基板２１の第１層には、前述のドライバ回路２０などが実装される。基板２１の半田面２１Ｂ側の外層となる第３層には、一次側回路を構成するローサイドスイッチＱ２とコンデンサＣ２がそれぞれ実装され、二次側回路を構成するローサイドスイッチＱ４，Ｑ６がそれぞれ実装される。
【００５９】
これらの図７〜９の平面図を用いて一次側、二次側の閉回路について説明すると、第１の一次側閉回路３１は、図７に示す基板２１の第１層において、第１の導体２３ＡのノードNodeＡ１から開始して、ハイサイドスイッチＱ１、一次巻線部１１の端子ｐ＋を通過し、その端子ｐ＋のパターン部２８Ａから基板２１の表裏を貫通するスルーホール２４Ｂを通って、図８に示す基板２１の第２層のパターン部２８Ｂに達し、第２層で磁芯１３の中央脚部１３Ａを取り囲む１ターンのロ字状の一次巻線部１１を周回し、基板２１の表裏を貫通するＩＶＨスルーホール２４Ｅを通って第１層に達し、第１層で磁芯１３の中央脚部１３Ａを取り囲む１ターンのロ字状の一次巻線部１１を周回し、一次巻線部１１の端子ｐ−、コンデンサＣ１を通過して、ノードNodeＡ１に戻る構成となっており、これらのコンデンサＣ１およびハイサイドスイッチＱ１と一次巻線部１１により、トランスＴの実質的に２ターンの一次巻線Ｗ１を形成している。また、第１の一次側閉回路３１の途中のノードNodeＡ１から分岐した第１の導体２３Ａのパターン部２８Ｓが形成され、パターン部２８Ｓと電気的に接続した正極の入力端子Ｖｉ＋が、ノードNodeＡ１から引き出されている。
【００６０】
同様に第２の一次側閉回路３２も、図９に示す基板２１の第３層において、コンデンサＣ２から開始して、パターン部２８Ｃに達して、そこからスルーホール２４Ａを通って図７に示す基板２１の第１層の一次巻線部１１の端子ｐ−に達し、その第１層で磁芯１３の中央脚部１３Ａを取り囲む１ターンのロ字状の一次巻線部１１を周回し、ＩＶＨスルーホール２４Ｅを通って図８に示す基板２１の第２層に達し、第２層で磁芯１３の中央脚部１３Ａを取り囲む１ターンのロ字状の一次巻線部１１を周回し、パターン部２８Ｂに達して、パターン部２８Ｂからスルーホール２４Ｂ、基板２１の第３層のパターン部２８Ｄ、ローサイドスイッチＱ２、第３の導体２３ＣのノードNodeＢ１を通過してコンデンサＣ２に戻る構成となっており、これらのコンデンサＣ２とローサイドスイッチＱ２と一次巻線部１１とにより、トランスＴの実質的に２ターンの一次巻線Ｗ１を形成している。また、第２の一次側閉回路３２の途中のノードNodeＢ１から分岐した第３の導体２３Ｃのパターン部２８Ｔが形成され、パターン部２８Ｔと電気的に接続した負極の入力端子Ｖｉ−が、ノードNodeＢ１から引き出されている。
【００６１】
第１の二次側閉回路４１は、図７に示す基板２１の第１層において、トランスＴの二次巻線部１２の端子ｓ＋から開始して、その端子ｓ＋のパターン部２９Ａ、ハイサイドスイッチＱ３、ノードNodeＡ２を通って出力コンデンサＣｏと出力端子Ｖｏ＋に向かい、図９に示す基板２１の第３層において、出力コンデンサＣｏと出力端子Ｖｏ−からノードNodeＢ２に戻ってきて、ローサイドスイッチＱ６を通り、二次巻線部１２の端子ｓ−に達して、磁芯１３の中央脚部１３Ａを取り囲むＵ字状の二次巻線部１２を通過して、端子ｓ＋に戻る構成となっており、これらのハイサイドスイッチＱ３およびローサイドスイッチＱ６と二次巻線部１２とにより、トランスＴの実質的に１ターンの二次巻線Ｗ２を形成している。また、第１の二次側閉回路４１の途中のノードNodeＡ２から分岐した第１の導体２３Ａのパターン部２９Ｓが形成され、パターン部２９Ｓと電気的に接続した正極の出力端子Ｖｏ＋が、ノードNodeＡ２から引き出されていると共に、第１の二次側閉回路４１の途中のノードNodeＢ２には、二次巻線Ｗ２から分岐した第３の導体２３Ｃのパターン部２９Ｔが形成され、パターン部２９Ｔと電気的に接続した負極の出力端子Ｖｏ−が引き出されている。
【００６２】
同様に、第２の二次側閉回路４２も、図７に示す基板２１の第１層において、トランスＴの二次巻線部１２の端子ｓ−から開始して、その端子ｓ−のパターン部２９Ｃ、ハイサイドスイッチＱ５、ノードNodeＡ２を通って出力コンデンサＣｏと出力端子Ｖｏ＋に向かい、図９に示す基板２１の第３層において、出力コンデンサＣｏと出力端子Ｖｏ−からノードNodeＢ２に戻ってきて、ローサイドスイッチＱ４を通り、二次巻線部１２の端子ｓ＋に達して、磁芯１３の中央脚部１３Ａを取り囲むＵ字状の二次巻線部１２を通過して、端子ｓ−に戻る構成となっており、これらのハイサイドスイッチＱ４およびローサイドスイッチＱ５と二次巻線部１２とにより、トランスＴの実質的に１ターンの二次巻線Ｗ２を形成している。また、第２の二次側閉回路４２の途中のノードNodeＡ２から分岐した第１の導体２３Ａのパターン部２９Ｓが形成され、パターン部２９Ｓと電気的に接続した正極の出力端子Ｖｏ＋が、ノードNodeＡ２から引き出されていると共に、第２の二次側閉回路４２の途中のノードNodeＢ２から分岐した第３の導体２３Ｃのパターン部２９Ｔが形成され、パターン部２９Ｔと電気的に接続した負極の出力端子Ｖｏ−が引き出されている。
【００６３】
本実施例における基板２１を構成する配線体２５は、第１層から第３層の順に導体２３が積層されており、トランスＴの一次巻線Ｗ１に関し、第１層の導体２３Ａに形成される１ターンの一次巻線部１１と、第２層の導体２３Ｂに形成される１ターンの一次巻線部１１が、ＩＶＨスルーホール２４Ｅによって直列に接続され、第１の一次側閉回路３１と第２の一次側閉回路３２に共通した一次巻線部１１が配線体２５に設けられている。また、トランスＴの二次巻線Ｗ２に関し、第３層の配線体２５にはＵ字状の二次巻線部１２が形成され、二次巻線部１２はスルーホール２４Ｃ，２４Ｄに接続される。したがって、これらの二次巻線部１２は、第１の二次側閉回路４１や第２の二次側閉回路４２に共通するものとなる。
【００６４】
トランスＴの一次巻線Ｗ１は、半導体であるスイッチＱ１，Ｑ２と、誘電体であるコンデンサＣ１，Ｃ２と、導体２３の部分を含んでおり、一次巻線Ｗ１に流れる電流Ｆａ１，Ｆｂ１による磁束Φａ１，Φｂ１と二次巻線Ｗ２とが磁気結合することで、ＤＣ−ＤＣコンバータ１の一次側から二次側への電力伝送部として機能する。例えば本実施例のように、一次巻線Ｗ１を２ターンとする場合には、スイッチＱ１，Ｑ２やコンデンサＣ１，Ｃ２を組み込んだ導体２３としてのパターン部２８Ａ，２８Ｂ，２８Ｃ，２８Ｄや、ノードNodeＡ１，NodeＢ１と、基板２１の第１層と第２層に形成された一次巻線部１１とにより、２ターンの一次巻線Ｗ１として構成することができる。
【００６５】
同様に、トランスＴの二次巻線Ｗ２は、半導体であるハイサイドスイッチＱ３，Ｑ５やローサイドスイッチＱ４，Ｑ６と、導体２３の部分を含んでおり、一次巻線Ｗ１に流れる電流Ｆａ１，Ｆｂ１による磁束Φａ１，Φｂ１と磁気結合することで、ＤＣ−ＤＣコンバータ１の一次側から二次側への電力伝送部として機能する。例えば本実施例のように、二次巻線Ｗ１を１ターンとする場合には、ハイサイドスイッチＱ３，Ｑ５やローサイドスイッチＱ４，Ｑ６を組み込んだ導体２３としてのパターン部２９Ａ，２９Ｂ，２９Ｃ，２９Ｄや、ノードNodeＡ２，Node Ｂ２と、基板２１の第３層にＵ字形に形成された二次巻線部１２とにより、１ターンの二次巻線Ｗ２として構成することができる。
【００６６】
図７〜図９にそれぞれ対応して、図１０〜図１２には、従来例における基板２１のパターン図を示している。従来例では、トランスＴの一次側回路として、基板２１の第１層にスイッチＱ１，Ｑ２を実装し、基板２１の第３層にコンデンサＣ１，Ｃ２を設けており、これらのスイッチＱ１，Ｑ２とコンデンサＣ１，Ｃ２の位置が本実施例のものと何れも異なっている。ここでも基板２１の第１層と第２層で、２ターンの一次巻線部１１が形成され、一次巻線部１１の他方の端子ｐ−（スルーホール２４Ｇ）と電気的に接続するパターン部２８Ｅが延設され、一次巻線部１１の一方の端子ｐ＋（スルーホール２４Ｈ）と電気的に接続するパターン部２８Ｆが延設される。また、基板２１の第１層には、ハイサイドスイッチＱ１のドレインＤから正極の入力端子Ｖｉ＋に引出され、スルーホール２４Ｊで基板２１の第３層に実装したコンデンサＣ１の正極に接続するパターン部２８Ｇと、ローサイドスイッチＱ２のソースＳから負極の入力端子Ｖｉ−に引出され、スルーホール２４Ｋで基板２１の第３層に実装したコンデンサＣ２の負極に接続するパターン部２８Ｈと、ハイサイドスイッチＱ１のソースＳとローサイドスイッチＱ２のドレインＤに接続して、そこからトランスＴに向けて引き出され、スルーホール２４Ｈで基板２１の第２層に配設した一次巻線部１１の一方の端子ｐ＋に接続するパターン部２８Ｊと、をそれぞれ備えている。さらに、基板２１の第３層には、コンデンサＣ１の負極とコンデンサＣ２の正極に接続して、そこから一次巻線部１２に向けて引き出され、スルーホール２４Ｇで基板２１の第１層に配設した一次巻線部１１の他方の端子ｐ−に接続するパターン部２８Ｋを備えている。
【００６７】
また、トランスＴの二次側回路として、基板２１の第１層にスイッチＱ３，Ｑ４を実装し、基板２１の第３層にスイッチＱ５，Ｑ６を設けており、スイッチＱ４とスイッチＱ５の位置が本実施例のものと入れ替わっている。ここでも基板２１の第３層の配線体２５には、１ターンの二次巻線部１２が形成され、二次巻線部１２の一方の端子ｓ＋には、スルーホール２４Ｍと電気的に接続するパターン部２９Ｄが延設され、二次巻線部１２の他方の端子ｓ−には、スルーホール２４Ｎと電気的に接続するパターン部２９Ｅが延設される。また、基板２１の第１層には、ハイサイドスイッチＱ３のドレインＤから正極の出力端子Ｖｏ＋に引出され、スルーホール２４Ｐで基板２１の第３層に実装したローサイドスイッチＱ５のドレインＤに接続するパターン部２９Ｆと、ローサイドスイッチＱ４のソースＳから負極の出力端子Ｖｏ−に引出され、スルーホール２４Ｑで基板２１の第３層に実装したローサイドスイッチＱ６のソースＳに接続するパターン部２９Ｇと、ハイサイドスイッチＱ３のソースＳとローサイドスイッチＱ４のドレインＤに接続して、そこからトランスＴに向けて引き出され、スルーホール２４Ｍで基板２１の第３層に配設した二次巻線部１２の一方の端子ｓ＋に接続するパターン部２９Ｈと、をそれぞれ備えている。
【００６８】
従来例におけるトランスＴの一次側回路は、トランスＴの一次巻線Ｗ１にスイッチＱ１，Ｑ２やコンデンサＣ１，Ｃ２が組み込まれておらず、トランスＴとこれらのスイッチＱ１，Ｑ２やコンデンサＣ１，Ｃ２との間には、接続部となるパターン部２８Ｅ，２８Ｆ，２８Ｋ，２８Ｊが配設される。同様に、トランスＴの二次側回路も、トランスＴの二次巻線Ｗ２にスイッチＱ３，Ｑ４，Ｑ５，Ｑ６が組み込まれておらず、トランスＴとこれらのスイッチＱ３，Ｑ４，Ｑ５，Ｑ６との間には、接続部となるパターン部２９Ｄ，２９Ｅ，２９Ｈが配設される。これに対して、本実施例ではそうした接続部が存在しない分だけ、部品間の距離が短く、基板２１に実装するＤＣ−ＤＣコンバータの面積を縮小できる。実際に、従来例におけるスイッチＱ１，Ｑ３間の距離ｄは、２２ｍｍ（図１０を参照）であったのに対し、本実施例におけるスイッチＱ１，Ｑ５間の距離ｄは、１４ｍｍ（図７を参照）に減少できた。
【００６９】
このように、本実施例では、図１に示すＤＣ−ＤＣコンバータ１において、トランスＴの一次側と二次側で、それぞれ２つの一次側閉回路３１，３２と、二次側閉回路４１，４２を有する回路トポロジーを提案し、トランスＴの一次巻線Ｗ１に一次側素子であるスイッチＱ１，Ｑ２やコンデンサＣ１，Ｃ２を組込み、トランスＴの二次巻線Ｗ２に二次側素子であるハイサイドスイッチＱ３，Ｑ５やローサイドスイッチＱ４，Ｑ６を組込むことで、基板２１に対するＤＣ−ＤＣコンバータ１の実装面積のコンパクト化を実現している。
【００７０】
具体的には、本実施例では一次側回路または二次側回路を、２個のＦＥＴ（スイッチＱ１，Ｑ２）と２個のコンデンサ（Ｃ１，Ｃ２）によるハーフブリッジ、または４個のＦＥＴ（スイッチＱ３〜Ｑ６）によるフルブリッジで構成しており、トランスＴはいわばシートトランスとして、その一次巻線Ｗ１や二次巻線Ｗ２が、何れも基板２１を構成する導体２３である銅箔や板金から構成される。
【００７１】
また、正極の入力端子Ｖｉ＋につながるハイサイドスイッチＱ１やコンデンサＣ１の２素子や、正極の出力端子Ｖｏ＋につながるハイサイドスイッチＱ３，Ｑ５の２素子を、基板２１の上面である部品面２１Ａに実装し、これらの２素子の接続箇所であるノードNodeＡ１，NodeＡ２から、パターン部２８Ｓ，２９Ｓによって正極の入力端子Ｖｉ＋や出力端子Ｖｏ＋を引き出すと共に、負極の入力端子Ｖｉ−につながるローサイドスイッチＱ２やコンデンサＣ２の２素子や、負極の出力端子Ｖｏ−につながるローサイドスイッチＱ４，Ｑ６の２素子を、基板２１の下面である半田面２１Ｂに実装し、これらの２素子の接続箇所であるノードNodeＢ１，NodeＢ２から、パターン部２８Ｔ，２９Ｔによって負極の入力端子Ｖｉ−や出力端子Ｖｏ−を引き出している。
【００７２】
一次側回路のスイッチＱ１，Ｑ２やコンデンサＣ１，Ｃ２は、基板２１の部品面２１Ａと半田面２１Ｂにそれぞれパターン形成した第１の導体２３Ａおよび第３の導体２３Ｃと、それらの導体２３Ａ，２３Ｃを繋ぐ２箇所のスルーホール２４Ａ，２４Ｂによって互いに接続され、そのスルーホール２４Ａ，２４Ｂによる２箇所の接続部と一次巻線部１１が接続して、トランスＴの一次巻線Ｗ１を構成している。同様に、二次側回路の４素子は、基板２１の部品面２１Ａと半田面２１Ｂにそれぞれパターン形成した導体２３Ａおよび第３の導体２３Ｃと、それらの導体２３Ａ，２３Ｃを繋ぐ２箇所のスルーホール２４Ｃ，２４Ｄによって互いに接続され、そのスルーホール２４Ｃ，２４Ｄによる２箇所の接続部と二次巻線部１２が接続して、トランスＴの二次巻線Ｗ２を構成している。
【００７３】
次に、スイッチＱ３〜Ｑ６に関する実験例と、好ましい構成について説明する。なお、本実験例におけるスイッチＱ３〜Ｑ６は、同じ性能のスイッチ素子である。
【００７４】
通常、銅箔のパターンによる一次巻線と、銅箔のパターンによる二次巻線が平行して隣接し、一次電流が流れることによって磁束が発生して二次巻線と磁気結合している場合、一次巻線と二次巻線の双方に電流が流れて近接効果が発生し、それぞれの銅箔のパターンに流れる電流に偏りが生じる。その電流の偏りのために、銅箔の一部の領域のみに大部分の電流が流れ、巻線の損失が増加する。本発明では、トランスＴの二次巻線Ｗ２を、銅箔のパターンによるＵ字状の二次巻線部１２と、半導体のスイッチＱ３〜Ｑ６を含めて構成し、スイッチＱ３〜Ｑ６内部の電流が一次巻線Ｗ１の電流Ｆａ１，Ｆｂ１によって発生する磁束Φａ１，Φｂ１と磁気結合しているため、半導体のスイッチＱ３〜Ｑ６にも銅箔の二次巻線部１２と同様の近接効果が発生して、スイッチＱ３〜Ｑ６内部の電流が偏り、一部の領域のみに大部分の電流が流れた場合、スイッチＱ３〜Ｑ６のオン抵抗がもともと銅箔の二次巻線部１２よりも高いため、スイッチＱ３〜Ｑ６の損失が大幅に増加する。
【００７５】
図１３は、スイッチＱ３〜Ｑ６の他に、スイッチＱ１，Ｑ２としても用いられるＭＯＳＦＥＴの典型的な構造を概略的に示している。同図において、符号Ｄ，Ｓ，Ｇは、ドレイン，ソース，ゲートの各位置を示しており、符号Ｆは、ゲートＧに電圧が印加された場合に、ドレインＤからソースＳへの電流の流れを示している。
【００７６】
図１３（Ａ）に示す縦型構造のＦＥＴ（縦型ＦＥＴ）は、ドレインＤとソースＳがそれぞれ平板状に形成され、ゲートＧに電圧が加わると、ドレインＤ−ソースＳ間の電流が縦方向に流れる。こうした縦型構造のＦＥＴは、高耐圧化や低オン抵抗化に適した構造で、スイッチング素子として最適な素子といえる。
【００７７】
一方、図１３（Ｂ）に示す横型構造のＦＥＴ（横型ＦＥＴ）は、ドレインＳとソースＤが櫛状に互い違いに並んでいるように形成され、ゲートＧに電圧が加わると、ドレインＤ−ソースＳ間の電流が横方向に流れる。こうした横型構造のＦＥＴは、低容量特性，逆伝達容量（期間容量）が非常に小さい特徴があり、例えばＧａＮ（窒化ガリウム）−ＦＥＴでは、シリコン基板上に窒化アルミニウム絶縁層を介して窒化ガリウムを堆積させて構成される。
【００７８】
図１４は、トランスＴの一次巻線に流れる電流によって、トランスＴの二次巻線Ｗ２に組み込まれる横型ＦＥＴとしてのハイサイドスイッチＱ３，Ｑ５（またはローサイドスイッチＱ４，Ｑ６）の閉回路に電流が流れた場合の電流密度分布を簡略的に示したものである。この図では、一次巻線Ｗ１，二次巻線Ｗ２および各スイッチＱ３，Ｑ５内を流れる電流分布が、互いの巻線に近接している領域に配置されることを示している。実験では、ＦＥＴの導通損が、ＦＥＴに同じ実効値の直流電流を流した場合と比較して、０．５８Ｗから１．３５Ｗに増大した。
【００７９】
図１５は、ＦＥＴ内部の電極構造もモデル化しており、電流経路が縦方向に形成される縦型ＦＥＴと、電流経路が横方向に形成される横型ＦＥＴのモデルの２種類を配置したものである。ここでは、スイッチング周波数が１Ｈｚの条件で、縦型ＦＥＴからなるスイッチＱ３と横型ＦＥＴからなるスイッチＱ５を二次巻線Ｗ２に組み込んだ場合の電流密度分布を示しており、また図１６は、図１５のスイッチング周波数を１Ｈｚから５ＭＨｚに変更した場合の電流密度分布を示している。これらの各図および後述の図１８〜図２０においても、横型ＦＥＴＱ５のドレインとソースの位置を、符号Ｄ，Ｓでそれぞれ示しており、ドレインＤとソースＳは互い違いに配置される。
【００８０】
スイッチＱ３，Ｑ５のスイッチング周波数が１Ｈｚである場合、縦型ＦＥＴＱ３の導通損は０．６００Ｗであるのに対し、横型ＦＥＴＱ５の導通損は０．６２１Ｗとなった。一方、スイッチＱ３，Ｑ５のスイッチング周波数が５ＭＨｚになると、縦型ＦＥＴＱ３の導通損は０．７０１Ｗであるのに対し、横型ＦＥＴＱ５の導通損は１．３６４Ｗに増加した。特に横型ＦＥＴＱ５の損失分布は、一次巻線Ｗ１に近い領域で集中増加しており、横型ＦＥＴＱ５では、その導通損が増加する。これに対して縦型ＦＥＴＱ３では、スイッチング周波数が高くなっても、その導通損はさほど増加しない。
【００８１】
図１７には、縦型ＦＥＴと横型ＦＥＴのそれぞれについて、周波数と損失との関係をグラフで示している。横型ＦＥＴの導通損は周波数が高くなると増加し、縦型ＦＥＴの導通損は、周波数が高くなっても増加しないことがわかる。
【００８２】
図１８は、図１６に示す状態から、横型ＦＥＴＱ５の直下に銅箔によるシールド層６１を設けた場合の電流密度分布を示している。この場合、横型ＦＥＴＱ５の導通損は１．３６４Ｗから０．９０７Ｗに減少した。また、シールド層６１による損失は、０．０６７Ｗとなった。
【００８３】
図１９と図２０は、電流の流れを示したもので、図１９（Ａ）では、シールド層６１を設ける前に、どのような電流分布で電極に電流が流れているのかを示し、図１９（Ｂ）では、シールド層６１を設けた後に、どのような電流分布で電極に電流が流れているのかを示している。また、図２０では、シールド層６１における電流の流れの分布を示している。
【００８４】
これらの各図によれば、シールド層６１内にうず電流が発生して、ソース電極Ｓとドレイン電極Ｄにおける電流が一様になる。これにより横型ＦＥＴＱ５内での電流の偏りが解消し、横型ＦＥＴＱ５からシールド層６１に近接効果が除去される。また、シールド層６１は銅で形成されるので、横型ＦＥＴＱ５よりも損失が小さく、結果的に横型ＦＥＴＱ５とシールド層６１を含めた損失も減少する。
【００８５】
このように、一次側回路のスイッチＱ１，Ｑ２や、二次側回路のスイッチＱ３，Ｑ４，Ｑ５，Ｑ６として、特にＧａＮ−ＦＥＴなどの横型ＦＥＴを用いる場合は、一次巻線部１１や二次巻線部１２との間の近接効果による横型ＦＥＴ内部の電流の偏りを防ぐために、横型ＦＥＴの直下の内層に導体のシールド層６１を設けるのが好ましい。横型ＦＥＴが基板２１の部品面２１Ａに搭載される場合、シールド層６１は好ましくは第１の配線体２５Ａの絶縁基材２２Ａの他方の面に第２の導体２３Ｂとして設けたり、或いは可能ならば、第１の配線体２５Ａに隣接する第２の配線体２５Ｂの絶縁基材２２Ｂの一方の面に設けたりすればよく、また横型ＦＥＴが基板２１の半田面２１Ｂに搭載される場合、シールド層６１は好ましくは第２の配線体２５の絶縁基材２２Ｂの一方の面に設けたり、或いは可能ならば、第２の配線体２５Ｂに隣接する第１の配線体２５Ａの絶縁基材２２Ａの他方の面に第２の導体２Ｂとして設けたりしてもよい。
【００８６】
以上のように、本実施例では、トランスＴの一次側と二次側との間で電力伝送を行なう電子回路装置として、トランスＴは一次巻線Ｗ１と、一次巻線Ｗ１に流れる電流Ｆａ１，Ｆｂ１による磁束Φａ１，Φｂ１と磁気結合する二次巻線Ｗ２と、磁芯１３とを有しており、一次巻線Ｗ１と二次巻線Ｗ２は、磁芯１３を周回するように配置され、一次巻線Ｗ１は、基板２１に構成された導体２３の一部をなす一次巻線部１１と、一次巻線部１１に電気的に接続される一次側素子であるハイサイドスイッチＱ１やローサイドスイッチＱ２やコンデンサＣ１，Ｃ２とを有し、一次巻線Ｗ１の一部として、ハイサイドスイッチＱ１やローサイドスイッチＱ２やコンデンサＣ１，Ｃ２を組み込んで挿入接続し、二次巻線Ｗ２は、基板２１に構成された導体２３の一部をなす二次巻線部１２と、二次巻線部１２に電気的に接続される二次側素子であるハイサイドスイッチＱ３，Ｑ５やローサイドスイッチＱ４，Ｑ６とを有し、二次巻線Ｗ２の一部として、ハイサイドスイッチＱ３，Ｑ５やローサイドスイッチＱ４，Ｑ６を組み込んで挿入接続したＤＣ−ＤＣコンバータ１を開示している。
【００８７】
この場合、トランスＴの一次巻線Ｗ１の一部として、一次側素子であるハイサイドスイッチＱ１やローサイドスイッチＱ２やコンデンサＣ１，Ｃ２が組み込まれ、且つトランスＴの二次巻線Ｗ２の一部として、二次側素子であるハイサイドスイッチＱ３，Ｑ５やローサイドスイッチＱ４，Ｑ６が組み込まれるので、トランスＴと一次側素子との間の距離を近付けることができ、トランスＴと二次側素子との間の距離も同様に近付けることができる。したがって、トランスＴの一次側と二次側の両方でコンパクトな構造を図り、全体の小型化を実現した電子回路装置としてのＤＣ−ＤＣコンバータ１を提供できる。
【００８８】
なお、ここでの一次巻線Ｗ１は、一次巻線部１１や一次側素子以外のものを含んでいてもよく、同様に二次巻線Ｗ２は、二次巻線部１２や二次側素子以外のものを含んでいてもよい。
【００８９】
また本実施例では、一次巻線部１１と二次巻線部１２が基板２１上に配置されており、基板２１の一方の外面である部品面２１Ａに形成される一次巻線部１１と、基板２１の他方の外面である半田面２１Ｂに形成される二次巻線部１２を備えている。
【００９０】
この場合、基板２１の部品面２１Ａに一次巻線部１１を配置し、基板２１の半田面２１Ｂに二次巻線部１２を配置することで、基板２１の部品面２１Ａや半田面２１Ｂに一次側素子となるスイッチＱ１，Ｑ２とコンデンサＣ１，Ｃ２や、二次側素子となるハイサイドスイッチＱ３，Ｑ５とローサイドスイッチＱ４，Ｑ６を直接搭載して一次巻線Ｗ１や二次巻線Ｗ２の一部として機能させることができ、これらの素子を含む一次巻線Ｗ１や二次巻線Ｗ２の損失を抑えて、ＤＣ−ＤＣコンバータ１全体の小型化を実現できる。
【００９１】
また、本実施例の基板２１は複数の配線体２５を積層して構成され、一次巻線部１１と二次巻線部１２が基板２１に配置されており、基板２１の内層となる第２層にも、一次巻線部１１と二次巻線部１２の少なくとも一方の導体２３を配置している。
【００９２】
この場合、本実施例のように、基板２１の外層となる第１層や第３層にだけでなく、基板２１の内層となる第２層にも、トランスＴの一次巻線部１１となる導体２３を配設し、その一次巻線部１１を、基板２１の外層に設けた一次巻線Ｗ１となる導体２３と適宜接続する。また、基板２１の第２層にトランスＴの二次巻線部１２となる導体２３を配設し、その一次巻線部１１を基板２１の外層に設けた二次巻線Ｗ２となる導体と適宜接続してもよい。こうすれば、一次巻線Ｗ１や二次巻線Ｗ２のターン数を増やしたり、一次巻線Ｗ１や二次巻線Ｗ２に流せる電流量を増やしたりすることが容易にできる。
【００９３】
更に、一次巻線部１１や二次巻線部を基板２１の外面に露出させず、基板２１の内部にのみ、トランスＴの一次巻線部１１や二次巻線部１２となる導体２３を配置すれば、基板２１の外面における素子の搭載面積が増大し、ＤＣ−ＤＣコンバータ１の小型化を促進することも可能である。
【００９４】
また、一次巻線部１１および二次巻線部１２が基板２１の内部にのみ配置され、基板２１の一方の面である例えば部品面２１Ａに一次側素子が配置され、基板２１の他方の面である例えば半田面２１Ｂに二次巻線部１２が配置される構成としてもよい。
【００９５】
この場合、一次巻線Ｗ１に組み込まれる一次側素子が少なくとも２つ以上存在し、二次巻線Ｗ２に組み込まれる二次側素子が少なくとも２つ以上存在する場合、基板２１の部品面２１Ａと半田面２１Ｂに、一次側素子と二次側素子をそれぞれ適宜配置させ、一次巻線部１１または二次巻線部１２とスルーホール等を用いながら接続することで、トランスＴの一次側回路や二次側回路を自由にレイアウトすることが可能となる。
【００９６】
また、ＤＣ−ＤＣコンバータ１の入力端子Ｖｉ＋，Ｖｉ−から一次巻線Ｗ１のノードNodeＡ１，NodeＢ１に至る第１の電流経路であるパターン部２８Ｓ，２８Ｔが、一次巻線Ｗ１のノードNodeＡ１，NodeＢ１に略垂直に突き当たる位置関係にあるか、またはＤＣ−ＤＣコンバータ１の出力端子Ｖо＋，Ｖо−から二次巻線Ｗ２のノードNodeＡ２，NodeＢ２に至る第２の電流経路であるパターン部２９Ｓ，２９Ｔが、二次巻線Ｗ２のノードNodeＡ２，NodeＢ２に略垂直に突き当たる位置関係にあれば、ＤＣ−ＤＣコンバータ１の入力端子Ｖｉ＋，Ｖｉ−や出力端子Ｖо＋，Ｖо−から、対応する一次巻線Ｗ１や二次巻線Ｗ２に達する電流経路に流れる電流によって発生する磁束が、一次巻線Ｗ１や二次巻線Ｗ２と鎖交せず、トランスＴとしての性能に影響を及ぼさないようにすることができる。
【００９７】
また本実施例では、一次側素子であるスイッチＱ１，Ｑ２や、二次側素子であるスイッチＱ３，Ｑ４，Ｑ５，Ｑ６の少なくとも一方に配置する素子がＦＥＴを含んでいて、そのＦＥＴが横型ＦＥＴであるときは、その横型ＦＥＴの直下に位置して、基板２１の内層にシールド層６１を設けている。
【００９８】
この場合、基板２１の内層に設けたシールド層６１によって、ＦＥＴと一次巻線Ｗ１や二次巻線Ｗ２との間で発生する近接効果を防止することが可能となり、ＦＥＴの導通損を低減した効率の良いＤＣ−ＤＣコンバータ１を提供できる。
【００９９】
また本実施例では、一次巻線Ｗ１を含むトランスＴの一次側回路が、ハーフブリッジ回路またはフルブリッジ回路で構成され、二次巻線Ｗ２を含む前記トランスＴの二次側回路が、ハーフブリッジ回路またはフルブリッジ回路で構成されるのが好ましい。
【０１００】
この場合、電子回路装置として、トランスＴの一次側回路や二次側回路をハーフブリッジ構成やフルブリッジ構成とした例えばＤＣ−ＤＣコンバータ１を提供できる。
【０１０１】
以上、本発明の実施の形態を説明したが、これは本発明の説明のための例示であって、本発明の範囲をこの実施の形態にのみ限定する趣旨ではない。本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。例えば、本実施例では電子回路装置としてＤＣ−ＤＣコンバータ１を提示したが、トランスＴの一次側と二次側との間で電力伝送を行なえるものであれば、どのような電子回路装置であっても構わない。また、回路トポロジーに関して、一次側をハーフブリッジ、二次側をフルブリッジに限定することなく、一次側と二次側でハーフブリッジまたはフルブリッジをそれぞれ選択できる。さらに、二次側の出力端子Ｖｏ＋または出力端子Ｖｏ−を引き出す箇所に、チョークコイルを追加してもよい。
【符号の説明】
【０１０２】
１  ＤＣ−ＤＣコンバータ（電子回路装置）
１１  一次巻線部
１２  二次巻線部
１３  磁芯
２１  基板
２１Ａ  部品面（一方の面）
２１Ｂ  半田面（他方の面）
３１  第１の一次側閉回路（一次側回路）
３２  第２の一次側閉回路（一次側回路）
４１  第１の二次側閉回路（二次側回路）
４２  第２の二次側閉回路（二次側回路）
６１  シールド層
Ｃ１  コンデンサ（一次側素子）
Ｃ２  コンデンサ（一次側素子）
Ｔ  トランス
Ｑ１  ハイサイドスイッチ（一次側素子，ＦＥＴ）
Ｑ２  ローサイドスイッチ（一次側素子，ＦＥＴ）
Ｑ３  ハイサイドスイッチ（二次側素子，ＦＥＴ）
Ｑ４  ローサイドスイッチ（二次側素子，ＦＥＴ）
Ｑ５  ハイサイドスイッチ（二次側素子，ＦＥＴ）
Ｑ６  ローサイドスイッチ（二次側素子，ＦＥＴ）
Ｖｉ＋  入力端子
Ｖｉ−  入力端子
Ｖо＋  出力端子
Ｖо−  出力端子
Ｗ１  一次巻線
Ｗ２  二次巻線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１７】
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【図１４】
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【図１５】
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【図１６】
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【図１８】
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【図１９】
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【図２０】
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