(57)【特許請求の範囲】
【請求項１】
可動電極（１１ｃ）、第１固定電極（１２ｂ）、及び第２固定電極（１３ｂ）を有し、前記可動電極（１１ｃ）と前記第１固定電極（１２ｂ）との間に形成された第１容量を第１容量信号として出力すると共に、前記可動電極（１１ｃ）と前記第２固定電極（１３ｂ）との間に形成された第２容量を第２容量信号として出力するセンサチップ（１０）と、
力学量のオフセット成分を補正するための調整値が記憶された記憶手段（２３）を有し、前記可動電極（１１ｃ）を駆動するための搬送波信号を出力する一方、前記センサチップ（１０）から前記第１容量信号及び前記第２容量信号を入力し、前記力学量が印加されたときの前記可動電極（１１ｃ）の変位に伴う、前記第１容量と前記第２容量との差動容量変化及び前記調整値に基づいて前記力学量を取得する回路チップ（２０）と、
前記センサチップ（１０）と前記回路チップ（２０）とを電気的に接続すると共に、前記センサチップ（１０）から前記回路チップ（２０）に前記第１容量信号を伝える第１ワイヤ（４０）と、
前記センサチップ（１０）と前記回路チップ（２０）とを電気的に接続すると共に、前記センサチップ（１０）から前記回路チップ（２０）に前記第２容量信号を伝える第２ワイヤ（４１）と、
前記センサチップ（１０）と前記回路チップ（２０）とを電気的に接続すると共に前記第１ワイヤ（４０）と前記第２ワイヤ（４１）との間に配置されており、前記回路チップ（２０）から前記可動電極（１１ｃ）に前記搬送波信号を伝える第３ワイヤ（４２）と、
を備えており、
さらに、前記回路チップ（２０）は、
前記第１ワイヤ（４０）に電気的に接続された第１配線部（２４、３０）と、
前記第２ワイヤ（４１）に電気的に接続された第２配線部（２５、３２）と、
前記第３ワイヤ（４２）に電気的に接続されていると共に、前記第１配線部（２４、３０）及び前記第２配線部（２５、３２）との距離が変化するように設けられた第３配線部（２６、３１、３３）と、
前記第１配線部（２４、３０）の一部と前記第３配線部（２６、３１、３３）の一部とで構成されていると共に、前記第１配線部（２４、３０）と前記第３配線部（２６、３１、３３）との距離が異なる複数の第１オフセット調整部（２７）と、
前記第２配線部（２５、３２）の一部と前記第３配線部（２６、３１、３３）の一部とで構成されていると共に、前記第２配線部（２５、３２）と前記第３配線部（２６、３１、３３）との距離が異なる複数の第２オフセット調整部（２８）と、
前記複数の第１オフセット調整部（２７）及び前記複数の第２オフセット調整部（２８）のうち、前記第１ワイヤ（４０）と前記第３ワイヤ（４２）とで形成された第１オフセット容量と、前記第２ワイヤ（４１）と前記第３ワイヤ（４２）とで形成された第２オフセット容量と、の差分が無くなる距離に対応したオフセット調整部（２７、２８）に配置されることで当該オフセット調整部（２７、２８）と共にコンデンサを構成する誘電部材（２９）と、
を有していることを特徴とする半導体装置。
【請求項２】
前記誘電部材（２９）は、前記力学量の温度特性をキャンセルする温度特性を有していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１配線部（２４、３０）は、前記複数の第１オフセット調整部（２７）毎に前記回路チップ（２０）の一面（２１）から突出する第１突出部（３４）を有し、
前記第２配線部（２５、３２）は、前記複数の第２オフセット調整部（２８）毎に前記回路チップ（２０）の一面（２１）から突出する第２突出部（３５）を有し、
前記第３配線部（２６、３１、３３）は、前記複数の第１オフセット調整部（２７）毎及び前記複数の第２オフセット調整部（２８）毎に前記回路チップ（２０）の一面（２１）から突出する第３突出部（３６）を有し、
前記誘電部材（２９）は、前記第１突出部（３４）のうち前記第３突出部（３６）に対向する第１対向面（３４ａ）と前記第３突出部（３６）のうち前記第１対向面（３４ａ）に対向する第３対向面（３６ａ）との間に配置されているか、または、前記第２突出部（３５）のうち前記第３突出部（３６）に対向する第２対向面（３５ａ）と前記第３突出部（３６）のうち前記第２対向面（３５ａ）に対向する第４対向面（３６ｂ）との間に配置されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記複数の第１オフセット調整部（２７）は、前記第１配線部（２４、３０）と前記第３配線部（２６、３１、３３）との距離が連続して変化するように構成されており、
前記複数の第２オフセット調整部（２８）は、前記第２配線部（２５、３２）と前記第３配線部（２６、３１、３３）との距離が連続して変化するように構成されていることを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置。
【請求項５】
可動電極（１１ｃ）、第１固定電極（１２ｂ）、及び第２固定電極（１３ｂ）を有し、前記可動電極（１１ｃ）と前記第１固定電極（１２ｂ）との間に形成された第１容量を第１容量信号として出力すると共に、前記可動電極（１１ｃ）と前記第２固定電極（１３ｂ）との間に形成された第２容量を第２容量信号として出力するセンサチップ（１０）と、
力学量のオフセット成分を補正するための調整値が記憶された記憶手段（２３）を有し、前記可動電極（１１ｃ）を駆動するための搬送波信号を出力する一方、前記センサチップ（１０）から前記第１容量信号及び前記第２容量信号を入力し、前記力学量が印加されたときの前記可動電極（１１ｃ）の変位に伴う、前記第１容量と前記第２容量との差動容量変化及び前記調整値に基づいて前記力学量を取得する回路チップ（２０）と、
前記センサチップ（１０）と前記回路チップ（２０）とを電気的に接続すると共に、前記センサチップ（１０）から前記回路チップ（２０）に前記第１容量信号を伝える第１ワイヤ（４０）と、
前記センサチップ（１０）と前記回路チップ（２０）とを電気的に接続すると共に、前記センサチップ（１０）から前記回路チップ（２０）に前記第２容量信号を伝える第２ワイヤ（４１）と、
前記センサチップ（１０）と前記回路チップ（２０）とを電気的に接続すると共に前記第１ワイヤ（４０）と前記第２ワイヤ（４１）との間に配置されており、前記回路チップ（２０）から前記可動電極（１１ｃ）に前記搬送波信号を伝える第３ワイヤ（４２）と、
を備えた半導体装置の製造方法であって、
前記回路チップ（２０）として、前記第１ワイヤ（４０）に電気的に接続された第１配線部（２４、３０）と、前記第２ワイヤ（４１）に電気的に接続された第２配線部（２５、３２）と、前記第３ワイヤ（４２）に電気的に接続されていると共に、前記第１配線部（２４、３０）及び前記第２配線部（２５、３２）との距離が変化するように設けられた第３配線部（２６、３１、３３）と、を有するものを用意する工程と、
前記センサチップ（１０）を用意し、前記回路チップ（２０）に対して前記第１ワイヤ（４０）、前記第２ワイヤ（４１）、及び前記第３ワイヤ（４２）を接続する工程と、
前記回路チップ（２０）の記憶手段（２３）に前記調整値を書き込む工程と、
前記調整値を書き込む工程の後、前記第１ワイヤ（４０）と前記第３ワイヤ（４２）とで形成された第１オフセット容量と、前記第２ワイヤ（４１）と前記第３ワイヤ（４２）とで形成された第２オフセット容量と、の差分が無くなる距離に対応した位置に誘電部材（２９）を配置する工程と、
を含んでいることを特徴とする半導体装置の製造方法。
【請求項６】
前記誘電部材（２９）を配置する工程では、前記誘電部材（２９）として前記力学量の温度特性をキャンセルする温度特性を有するものを配置することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記回路チップ（２０）を用意する工程では、前記第１配線部（２４、３０）として前記回路チップ（２０）の一面（２１）から突出する第１突出部（３４）を有し、前記第２配線部（２５、３２）として前記回路チップ（２０）の一面（２１）から突出する第２突出部（３５）を有し、さらに、第３配線部（２６、３１、３３）として前記回路チップ（２０）の一面（２１）から突出する第３突出部（３６）を有するものを用意し、
前記誘電部材（２９）を配置する工程では、前記誘電部材（２９）を前記第１突出部（３４）のうち前記第３突出部（３６）に対向する第１対向面（３４ａ）と前記第３突出部（３６）のうち前記第１対向面（３４ａ）に対向する第３対向面（３６ａ）との間に配置するか、または、前記第２突出部（３５）のうち前記第３突出部（３６）に対向する第２対向面（３５ａ）と前記第３突出部（３６）のうち前記第２対向面（３５ａ）に対向する第４対向面（３６ｂ）との間に配置することを特徴とする請求項５または６に記載の半導体装置の製造方法。
【請求項８】
前記回路チップ（２０）を用意する工程では、第１配線部（２４、３０）と前記第３配線部（２６、３１、３３）との距離が連続して変化するように構成されていると共に、前記第２配線部（２５、３２）と前記第３配線部（２６、３１、３３）との距離が連続して変化するように構成されているものを用意することを特徴とする請求項５ないし７のいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電容量の変化に基づいて力学量を検出する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来より、静電容量の変化に基づいて力学量を検出するように構成された半導体装置が、例えば特許文献１で提案されている。具体的に、特許文献１では、力学量を検出するセンシング部と、センシング部で取得された信号を処理する処理回路と、記憶手段と、を備えた構成が提案されている。記憶手段には、処理回路の出力値が所定の値となるように調整するための調整値が記憶されている。調整値は、半導体装置の製造工程の中で記憶手段に記憶される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−３７３４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記従来の技術では、記憶手段に調整値が書き込まれた後の製造工程において半導体装置を構成する部品が何らかの影響を受ける可能性がある。これにより、処理回路の出力値がずれてしまうという問題がある。
【０００５】
特に、２つの半導体チップがワイヤを介して信号のやりとりを行う半導体装置の構成では、ワイヤ間にも静電容量が発生する。例えば、他方の半導体チップから一方の半導体チップへ検出信号を伝える２本のワイヤを第１ワイヤ及び第２ワイヤとし、一方の半導体チップから他方の半導体チップへセンシング部を駆動するための搬送波信号を伝えるワイヤを第３ワイヤとする。ここで、第３ワイヤを挟むように第１ワイヤと第２ワイヤとが配置される。これにより、第１ワイヤと第２ワイヤとで第１オフセット容量が形成され、第２ワイヤと第３ワイヤとで第２オフセット容量が形成される。
【０００６】
そして、第１オフセット容量と第２オフセット容量との差分が大きくなると、当該差分に基づくオフセット成分が検出信号に含まれてしまうため、記憶手段に調整値を予め書き込むことで当該差分を小さくしている。ところが、調整値の書き込み後に各ワイヤに異物等が接触することやワイヤのレアショート、内部回路の一部不良等で出力値にオフセット成分が発生してしまう可能性がある。記憶手段への調整値の書き込みは既に完了しているためにさらなる調整値の変更はできず、処理回路の出力値が所定の値からずれてしまった半導体装置は不良品となってしまう。
【０００７】
本発明は上記点に鑑み、記憶手段への調整値の書き込み後に出力値にオフセット成分が含まれた場合でもそのオフセット成分を補正することができる構成を備えた半導体装置を提供することを第１の目的とする。また、当該半導体装置の製造方法を提供することを第２の目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、請求項１に記載の発明では、可動電極（１１ｃ）、第１固定電極（１２ｂ）、及び第２固定電極（１３ｂ）を有し、可動電極（１１ｃ）と第１固定電極（１２ｂ）との間に形成された第１容量を第１容量信号として出力すると共に、可動電極（１１ｃ）と第２固定電極（１３ｂ）との間に形成された第２容量を第２容量信号として出力するセンサチップ（１０）を備えている。
【０００９】
また、力学量のオフセット成分を補正するための調整値が記憶された記憶手段（２３）を有し、可動電極（１１ｃ）を駆動するための搬送波信号を出力する一方、センサチップ（１０）から第１容量信号及び第２容量信号を入力し、力学量が印加されたときの可動電極（１１ｃ）の変位に伴う、第１容量と第２容量との差動容量変化及び調整値に基づいて力学量を取得する回路チップ（２０）を備えている。
【００１０】
また、センサチップ（１０）と回路チップ（２０）とを電気的に接続すると共に、センサチップ（１０）から回路チップ（２０）に第１容量信号を伝える第１ワイヤ（４０）と、センサチップ（１０）と回路チップ（２０）とを電気的に接続すると共に、センサチップ（１０）から回路チップ（２０）に第２容量信号を伝える第２ワイヤ（４１）と、センサチップ（１０）と回路チップ（２０）とを電気的に接続すると共に第１ワイヤ（４０）と第２ワイヤ（４１）との間に配置されており、回路チップ（２０）から可動電極（１１ｃ）に搬送波信号を伝える第３ワイヤ（４２）を備えている。
【００１１】
さらに、回路チップ（２０）は、第１ワイヤ（４０）に電気的に接続された第１配線部（２４、３０）と、第２ワイヤ（４１）に電気的に接続された第２配線部（２５、３２）と、第３ワイヤ（４２）に電気的に接続されていると共に、第１配線部（２４、３０）及び第２配線部（２５、３２）との距離が変化するように設けられた第３配線部（２６、３１、３３）と、を有している。
【００１２】
また、回路チップ（２０）は、第１配線部（２４、３０）の一部と第３配線部（２６、３１、３３）の一部とで構成されていると共に、第１配線部（２４、３０）と第３配線部（２６、３１、３３）との距離が異なる複数の第１オフセット調整部（２７）と、第２配線部（２５、３２）の一部と第３配線部（２６、３１、３３）の一部とで構成されていると共に、第２配線部（２５、３２）と第３配線部（２６、３１、３３）との距離が異なる複数の第２オフセット調整部（２８）と、を有している。
【００１３】
また、回路チップ（２０）は、複数の第１オフセット調整部（２７）及び複数の第２オフセット調整部（２８）のうち、第１ワイヤ（４０）と第３ワイヤ（４２）とで形成された第１オフセット容量と、第２ワイヤ（４１）と第３ワイヤ（４２）とで形成された第２オフセット容量と、の差分が無くなる距離に対応したオフセット調整部（２７、２８）に配置されることで当該オフセット調整部（２７、２８）と共にコンデンサを構成する誘電部材（２９）を有していることを特徴とする。
【００１４】
これによると、調整値が記憶手段（２３）に記憶された後に各ワイヤ（４０〜４２）に異物等が接触すること等で第１オフセット容量と第２オフセット容量とのいずれかが変化したとしても、誘電部材（２９）によって構成されるコンデンサによって第１オフセット容量と第２オフセット容量との差分が無くなるようにすることができる。したがって、記憶手段（２３）への調整値の書き込み後に回路チップ（２０）の出力値にさらなるオフセット成分が含まれた場合でもその出力値を調整することができる。
【００１５】
請求項５に記載の発明では、請求項１に記載の発明の製造方法であって、まず、回路チップ（２０）として、第１ワイヤ（４０）に電気的に接続された第１配線部（２４、３０）と、第２ワイヤ（４１）に電気的に接続された第２配線部（２５、３２）と、第３ワイヤ（４２）に電気的に接続されていると共に、第１配線部（２４、３０）及び第２配線部（２５、３２）との距離が変化するように設けられた第３配線部（２６、３１、３３）と、を有するものを用意する。
【００１６】
また、センサチップ（１０）を用意し、回路チップ（２０）に対して第１ワイヤ（４０）、第２ワイヤ（４１）、及び第３ワイヤ（４２）を接続する。続いて、回路チップ（２０）の記憶手段（２３）に調整値を書き込む。
【００１７】
調整値を書き込む工程の後、第１ワイヤ（４０）と第３ワイヤ（４２）とで形成された第１オフセット容量と、第２ワイヤ（４１）と第３ワイヤ（４２）とで形成された第２オフセット容量と、の差分が無くなる距離に対応した位置に誘電部材（２９）を配置することを特徴とする。これにより、請求項１と同様の効果が得られる。
【００１８】
なお、この欄及び特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００１９】
【図１】本発明の第１実施形態に係る半導体装置の平面図である。
【図２】センサチップに設けられたセンシング部の平面図である。
【図３】第１配線部と第３配線部との間に発生した対向電位による直線状の電気力線を示した断面図である。
【図４】第１配線部と第３配線部との間に発生した空間電位による回り込みの電気力線を示した断面図である。
【図５】本発明の第２実施形態に係る誘電部材の温度依存性を示した図である。
【図６】本発明の第３実施形態に係る半導体装置の断面図である。
【図７】図６のうち第１突出部及び第３突出部に係る部分を拡大した断面図である。
【図８】本発明の第４実施形態に係る半導体装置の平面図である。
【発明を実施するための形態】
【００２０】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００２１】
（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。本実施形態に係る半導体装置は、加速度等の力学量を検出する容量式のセンサデバイスである。図１に示されるように、半導体装置は、センサチップ１０、回路チップ２０、第１ワイヤ４０、第２ワイヤ４１、第３ワイヤ４２、及び第４ワイヤ４３を備えて構成されている。
【００２２】
センサチップ１０は、半導体装置に印加された加速度等の力学量を検出するように構成されている。センサチップ１０は板状であり、例えば支持基板と半導体層とにより犠牲層が挟み込まれたＳＯＩ基板として構成されたものである。支持基板及び半導体層は例えば単結晶シリコンで形成され、犠牲層は例えばＳｉＯ2で形成されている。センサチップ１０は、支持基板側が回路チップ２０の一面２１に接着剤等で固定されている。
【００２３】
ＳＯＩ基板のうちの犠牲層は、支持基板と半導体層との間に一定の間隔を形成するためのものである。また、半導体層は、図２に示されるように、可動部１１、第１固定部１２、及び第２固定部１３を有している。これら可動部１１、第１固定部１２、及び第２固定部１３は、半導体層を貫通した図示しない開口部により画定され、分離されている。
【００２４】
可動部１１は、アンカー部１１ａ、錘部１１ｂ、可動電極１１ｃ、及び梁部１１ｄを備えて構成されている。このうちのアンカー部１１ａは、支持基板に対して錘部１１ｂを浮かせて支持するためのものである。このアンカー部１１ａはブロック状をなしており、犠牲層の上に２箇所設けられている。
【００２５】
錘部１１ｂは、半導体装置に加速度等の力学量が印加されたときに各アンカー部１１ａに対して可動電極１１ｃを移動させる錘として機能するものであり、細長状をなしている。この錘部１１ｂには、複数のエッチングホール１１ｅが形成されている。このエッチングホール１１ｅは、錘部１１ｂと支持基板との間の犠牲層を除去する際のエッチング媒体の導入孔として用いられる。
【００２６】
可動電極１１ｃは、錘部１１ｂを構成する細長状の部位から直角方向に延設され、複数本が設けられることで櫛歯状に配置されている。各可動電極１１ｃの間隔は、一定間隔とされており、各可動電極１１ｃの幅、長さも一定とされている。
【００２７】
梁部１１ｄは、アンカー部１１ａと錘部１１ｂとを連結するものである。この梁部１１ｄは、平行な２本の梁がその両端で連結された矩形枠状をなしており、２本の梁の長手方向と直交する方向に変位するバネ機能を有するものである。このような梁部１１ｄにより、錘部１１ｂがアンカー部１１ａに一体に連結されて支持されている。本実施形態では、２つの梁部１１ｄがアンカー部１１ａと錘部１１ｂとをそれぞれ連結している。
【００２８】
そして、梁部１１ｄ、錘部１１ｂ、及び可動電極１１ｃの下部の犠牲層は部分的に除去され、梁部１１ｄ、錘部１１ｂ、及び可動電極１１ｃは支持基板の上に一定の間隔で浮遊した状態になっている。この一定の間隔とは、半導体層と支持基板との間の間隔であり、犠牲層の厚みに相当する。
【００２９】
一方、第１固定部１２及び第２固定部１３は、可動部１１を構成する細長状の錘部１１ｂの長辺と対向するように配置されている。したがって、第１固定部１２及び第２固定部１３が錘部１１ｂを挟むように配置されている。第１固定部１２は第１接続部１２ａ及び第１固定電極１２ｂを有し、第２固定部１３は第２接続部１３ａ及び第２固定電極１３ｂを有している。
【００３０】
各接続部１２ａ、１３ａは、各固定電極１２ｂ、１３ｂと外部とを電気的に接続するための配線として機能する部位である。各接続部１２ａ、１３ａの下方には犠牲層が残されており、各接続部１２ａ、１３ａが犠牲層を介して支持基板に固定されている。
【００３１】
各固定電極１２ｂ、１３ｂは、各接続部１２ａ、１３ａのうちの錘部１１ｂと対向する辺から直角方向に延設され、各接続部１２ａ、１３ａに複数本ずつ備えられることで櫛歯状に配置されている。第１固定電極１２ｂのそれぞれの間隔は一定間隔とされており、第１固定電極１２ｂのそれぞれの幅、長さも一定とされている。第２固定電極１３ｂについても同様である。
【００３２】
なお、各接続部１２ａ、１３ａは犠牲層の上に形成されており、当該犠牲層を介して支持基板に固定されている。一方、各固定電極１２ｂ、１３ｂと支持基板との間の犠牲層は除去されており、各固定電極１２ｂ、１３ｂは支持基板に対して浮いた状態になっている。
【００３３】
そして、各固定電極１２ｂ、１３ｂが可動電極１１ｃに対向配置され、各固定電極１２ｂ、１３ｂと可動電極１１ｃとの間にコンデンサが形成されている。つまり、可動部１１及び各固定部１２、１３は、可動電極１１ｃと各固定電極１２ｂ、１３ｂとの間に形成される容量に基づいて加速度等の力学量を検出するためのセンシング部１４を構成している。このため、支持基板の平面方向であって錘部１１ｂの長手方向に加速度等が印加されたときに、当該コンデンサの容量値の変化に基づいてその加速度等を検出することが可能になっている。
【００３４】
センサチップ１０は、可動電極１１ｃと第１固定電極１２ｂとの間に形成された第１容量を第１容量信号として第１固定部１２から出力する。また、センサチップ１０は、可動電極１１ｃと第２固定電極１３ｂとの間に形成された第２容量を第２容量信号として第２固定部１３から出力する。
【００３５】
半導体層は、上記の可動部１１及び各固定部１２、１３の他に図示しない構造を有している。さらに、センサチップ１０は、図１に示されるように、半導体層に形成された複数のパッド１５を有している。各パッド１５は、各ワイヤ３０〜３３に対応して設けられている。例えば、パッド１５は可動部１１のアンカー部１１ａや、各接続部１２ａ、１３ａに形成されている。
【００３６】
回路チップ２０は、センサチップ１０との間で信号のやりとりを行う機能や、センサチップ１０から取得した信号を演算・増幅処理して外部へ出力する等の機能を有する制御回路部等が形成されたものである。回路チップ２０は、例えばシリコン基板等に対してＣＭＯＳトランジスタ等が半導体プロセスで形成された半導体チップである。
【００３７】
また、回路チップ２０の一面２１はセンサチップ１０の平面サイズよりも大きなサイズで形成されており、当該回路チップ２０の一面２１に複数のパッド２２を有している。各パッド２２は、各ワイヤ３０〜３３に対応して設けられている。
【００３８】
さらに、回路チップ２０は、メモリ２３、第１配線部２４、第２配線部２５、第３配線部２６、複数の第１オフセット調整部２７、複数の第２オフセット調整部２８、及び誘電部材２９を有している。
【００３９】
メモリ２３は、回路チップ２０の制御回路部等の調整値や、回路チップ２０の出力値のオフセット成分を補正するための調整値が記憶された記憶手段である。メモリ２３は、回路チップ２０を構成するシリコン基板に対して半導体プロセスで形成されている。メモリ２３は例えばＥＥＰＲＯＭである。図１では、メモリ２３を模式的に図示している。
【００４０】
第１配線部２４は、第１ワイヤ４０が接合されたパッド２２に電気的に接続された配線である。これにより、第１配線部２４は、第１ワイヤ４０に電気的に接続されている。第２配線部２５は、第２ワイヤ４１が接合されたパッド２２に電気的に接続された配線である。これにより、第２配線部２５は、第２ワイヤ４１に電気的に接続されている。第３配線部２６は、第３ワイヤ４２が接合されたパッド２２に電気的に接続された配線である。これにより、第３配線部２６は、第３ワイヤ４２に電気的に接続されている。
【００４１】
これら、第１配線部２４及び第２配線部２５は、回路チップ２０を構成するシリコン基板の表層部のうちセンサチップ１０の周囲に形成されている。シリコン基板の表面は例えば図示しない絶縁膜で覆われているので、第１配線部２４及び第２配線部２５は回路チップ２０の一面２１には露出していない。なお、絶縁膜の表面が回路チップ２０の一面２１に対応している。
【００４２】
一方、第３配線部２６は、センサチップ１０を横切るように回路チップ２０を構成するシリコン基板の表層部に形成されている。また、第３配線部２６は分岐しており、第１配線部２４側と第２配線部２５側とに分かれている。そして、第３配線部２６の一方の分岐部分は、回路チップ２０の一面２１の面方向において、第１配線部２４との距離が変化するように設けられている。同様に、第３配線部２６の他方の分岐部分は、当該面方向において、第２配線部２５との距離が変化するように設けられている。
【００４３】
本実施形態では、回路チップ２０の一面２１の面方向において、第３配線部２６の各分岐部分の先端部分（直線部分）は、第１配線部２４及び第２配線部２５の先端部分（直線部分）に対して傾けられている。これにより、第１配線部２４及び第２配線部２５と第３配線部２６との間の距離が変化している。なお、各配線部２４〜２６は、シリコン基板と電気的に接続されないように図示しない絶縁構造によってシリコン基板に対して絶縁されている。
【００４４】
第１オフセット調整部２７は、第１配線部２４の一部と第３配線部２６の一部とで構成されていると共に、第１ワイヤ４０と第３ワイヤ４２とで形成された第１オフセット容量を調整する部分である。第１オフセット調整部２７は、第１配線部２４に設けられた複数のパッド３０と、第３配線部２６の一方の分岐部分に設けられていると共に各パッド３０に対応して設けられた複数のパッド３１と、で構成されている。また、第１オフセット調整部２７は、第１配線部２４と第３配線部２６との距離が異なる毎に設けられている。つまり、第１オフセット調整部２７はパッド３０とパッド３１との距離が異なる毎に設けられている。本実施形態では、第１オフセット調整部２７は４カ所設けられている。
【００４５】
第２オフセット調整部２８は、第２配線部２５の一部と第３配線部２６の一部とで構成されていると共に、第２ワイヤ４１と第３ワイヤ４２とで形成された第２オフセット容量を調整する部分である。第２オフセット調整部２８は、第２配線部２５に設けられた複数のパッド３２と、第３配線部２６の他方の分岐部分に設けられていると共に各パッド３２に対応して設けられた複数のパッド３３と、で構成されている。そして、第２オフセット調整部２８は、第２配線部２５と第３配線部２６との距離が異なる毎、すなわちパッド３２とパッド３３との距離が異なる毎に設けられている。本実施形態では、第２オフセット調整部２８は４カ所設けられている。
【００４６】
上記のパッド３０〜３３は、回路チップ２０を構成するシリコン基板の表面に形成された絶縁膜から露出するように形成されている。したがって、回路チップ２０の一面２１には各配線部２４〜２６は見えず、回路チップ２０の一面２１に各パッド３０〜３３が点在した状態になっている。
【００４７】
誘電部材２９は、パッド３０とパッド３１と間やパッド３２とパッド３３との間に配置されることで第１配線部２４と第３配線部２６と間や第２配線部２５と第３配線部２６との間にコンデンサを形成する役割を果たす。具体的に、誘電部材２９は、各オフセット調整部２７、２８のうち、第１オフセット容量と第２オフセット容量との差分が無くなる距離に対応したオフセット調整部２７、２８に配置されている。これにより、誘電部材２９は、当該誘電部材２９が配置されたオフセット調整部２７、２８のいずれかと共にコンデンサを構成する。
【００４８】
本実施形態では、誘電部材２９は、複数の第１オフセット調整部２７のうち２番目に距離が大きい第１オフセット調整部２７に配置されている。誘電部材２９として、例えばフッ素ゲルやシリコーンゲル等のゲル材料が採用される。
【００４９】
ここで、図３に示されるように、第１配線部２４と第３配線部２６との間には対向電位に基づいて直線状の電気力線が発生する。また、図４に示されるように、電気力線は直線状だけではなく、回路チップ２０の外の空間電位に基づいて回り込む電気力線も発生する。このため、回路チップ２０の一面２１に第１配線部２４及び第３配線部２６が露出していなくても、回路チップ２０の一面２１に誘電部材２９が配置されることで第１ワイヤ４０と第３ワイヤ４２とで形成された第１オフセット容量を変更することが可能となる。第２ワイヤ４１と第３ワイヤ４２とで形成された第２オフセット容量についても同様である。
【００５０】
例えば、誘電部材２９が各オフセット調整部２７、２８のいずれかに配置されるということは、オフセット容量を大きくすることになる。第１オフセット容量が第２オフセット容量よりも大きい場合は、第２オフセット調整部２８のいずれかに誘電部材２９を配置することにより各オフセット容量の差分を小さくすることができる。一方、第２オフセット容量が第１オフセット容量よりも大きい場合は、第１オフセット調整部２７のいずれかに誘電部材２９を配置することにより各オフセット容量の差分を小さくすることができる。
【００５１】
なお、上記のように各配線部２４〜２６が回路チップ２０の一面２１に露出していなくても誘電部材２９の配置により第１オフセット容量及び第２オフセット容量を変更することができるが、実際は各パッド３０〜３３が目印となっている。
【００５２】
回路チップ２０は、センサチップ１０の可動部１１に対して可動電極１１ｃを駆動するための搬送波信号を出力する機能を有する。これにより、可動部１１の錘部１１ｂが所定の周波数で振動する。また、回路チップ２０は、センサチップ１０から第１容量信号及び第２容量信号を入力する。これにより、回路チップ２０は、可動電極１１ｃに力学量が印加されたときの当該可動電極１１ｃの変位に伴う、第１容量と第２容量との差動容量変化及びメモリ２３の調整値に基づいて力学量を取得する。
【００５３】
具体的には、搬送波は１８０°の位相差を持っているので、第１容量（Ｃ１）と第２容量（Ｃ２）の共通電極である可動電極１１ｃにはＣ１−Ｃ２に比例すると共に搬送波の振幅に比例した電荷量が蓄積される。すなわち、Ｃ１−Ｃ２の差動変化は可動電極１１ｃの変位によるものであり、加速度等の力学量に比例している。したがって、この電荷量の変化を検出することにより、容量変化＝力学量の変化を検出することができる。
【００５４】
第１ワイヤ４０は、センサチップ１０の第１接続部１２ａと回路チップ２０とを電気的に接続する配線部品である。すなわち、第１ワイヤ４０は、センサチップ１０の第１接続部１２ａから回路チップ２０に第１容量信号を伝える役割を果たす。
【００５５】
第２ワイヤ４１は、センサチップ１０の第２接続部１３ａと回路チップ２０とを電気的に接続する配線部品である。すなわち、第２ワイヤ４１は、センサチップ１０の第２接続部１３ａから回路チップ２０に第２容量信号を伝える役割を果たす。
【００５６】
第３ワイヤ４２は、センサチップ１０の可動部１１と回路チップ２０とを電気的に接続する配線部品である。第３ワイヤ４２は、第１ワイヤ４０と第２ワイヤ４１との間に配置されており、回路チップ２０から可動電極１１ｃに搬送波信号を伝える役割を果たす。
【００５７】
第４ワイヤ４３は、センサチップ１０の一部と回路チップ２０とを電気的に接続する配線部品である。第４ワイヤ４３は、第１ワイヤ４０において第３ワイヤ４２とは反対側に配置されており、回路チップ２０の制御回路部によってセンサチップ１０の一部に固定電圧を印加する役割を果たす。
【００５８】
第１〜第３ワイヤ４０〜４２については、第１オフセット容量と第２オフセット容量との差分が無くなるように、長さや形状、隣との距離等のペア性が確保されている。また、４本のワイヤ３０〜３３が、センサチップ１０及び回路チップ２０の各パッド１５、２２にワイヤボンディングされている。以上が、本実施形態に係る半導体装置の全体構成である。
【００５９】
次に、上記の半導体装置の製造方法について説明する。まず、センシング部１４や複数のパッド１５が形成されたセンサチップ１０を用意する。また、制御回路部やメモリ２３、各配線部２４〜２６、各パッド２２、３０〜３３が形成された回路チップ２０を用意する。
【００６０】
続いて、図１に示されるように、回路チップ２０の一面２１にセンサチップ１０を接着剤等で固定する。また、センサチップ１０及び回路チップ２０に対して各ワイヤ３０〜３３をワイヤボンディングする。
【００６１】
この後、回路チップ２０のメモリ２３に調整値を書き込む工程を行う。調整値は、第１オフセット容量や第２オフセット容量等によって生じる出力値のオフセット成分を打ち消すためのデータであり、半導体装置毎に異なるデータである。メモリ２３に調整値を書き込んだ後、回路チップ２０の出力値にオフセット成分が発生しない場合は半導体装置が完成する。
【００６２】
一方、メモリ２３に調整値を書き込んだ後に各ワイヤ３０〜３３に対する異物等の接触や回路チップ２０の内部回路の一部不良等で出力値にオフセット成分が発生する場合がある。この場合は、各オフセット調整部２７、２８のうち第１ワイヤ４０と第３ワイヤ４２とで形成された第１オフセット容量と、第２ワイヤ４１と第３ワイヤ４２とで形成された第２オフセット容量と、の差分が無くなる距離に対応した位置に誘電部材２９配置する。このように、メモリ２３に調整値を書き込むことで出力値のオフセット成分を調整した後に、再度、出力値のオフセット成分を調整することができる。こうして、半導体装置が完成する。
【００６３】
以上説明したように、本実施形態では、回路チップ２０に各配線部２４〜２６、各パッド３０〜３３、及び誘電部材２９が設けられていることが特徴となっている。このため、回路チップ２０の出力値のオフセット成分を無くすための調整値がメモリ２３に記憶された後に各ワイヤ４０〜４２間で形成される第１オフセット容量や第２オフセット容量が変化したとしても、これらの差分が無くなるようにすることができる。したがって、メモリ２３に調整値が書き込まれた後に回路チップ２０の出力値すなわち力学量にさらなるオフセット成分が含まれた場合でも力学量のオフセット成分を再調整することができる。
【００６４】
なお、本実施形態の記載と特許請求の範囲の記載との対応関係については、メモリ２３が特許請求の範囲の「記憶手段」に対応する。また、第１配線部２４及びパッド３０が特許請求の範囲の「第１配線部」に対応し、第２配線部２５及びパッド３２が特許請求の範囲の「第２配線部」に対応する。さらに、第３配線部２６及びパッド３１、３３が特許請求の範囲の「第３配線部」に対応する。
【００６５】
（第２実施形態）
本実施形態では、第１実施形態と異なる部分について説明する。図５に示されるように、誘電部材２９は、比誘電率が温度に対して変化する温度依存性を持っている。例えば、誘電部材２９は、温度の上昇と共に比誘電率が小さくなる温度特性を有している。
【００６６】
一方、センサチップ１０のセンシング部１４で検出される力学量も温度特性を有している。例えば、力学量が温度の上昇と共に大きくなる温度特性であるとする。この場合、図５に示される誘電部材２９を用いることにより、力学量の温度特性を打ち消すことができる。
【００６７】
本実施形態に係る半導体装置を製造する場合、各オフセット調整部２７、２８のいずれかに誘電部材２９を配置する際に誘電部材２９として力学量の温度特性をキャンセルする温度特性を有するものを用意することとなる。そして、当該誘電部材２９を該当箇所に配置すれば良い。
【００６８】
以上のように、誘電部材２９として力学量の温度特性をキャンセルする温度特性を有するものを用いることにより、回路チップ２０は温度に依存しない力学量の出力値を出力することができる。
【００６９】
（第３実施形態）
本実施形態では、第１、第２実施形態と異なる部分について説明する。図６に示されるように、第１配線部２４は回路チップ２０の一面２１から突出した平板状の第１突出部３４を有している。第１突出部３４は、複数の第１オフセット調整部２７毎に第１配線部２４に設けられている。
【００７０】
第２配線部２５は回路チップ２０の一面２１から突出した平板状の第２突出部３５を有している。第２突出部３５は、複数の第２オフセット調整部２８毎に第２配線部２５に設けられている。
【００７１】
また、第３配線部２６は、回路チップ２０の一面２１から突出した平板状の第３突出部３６を有している。第３突出部３６は、複数の第１オフセット調整部２７毎及び複数の第２オフセット調整部２８毎に第３配線部２６に設けられている。
【００７２】
ここで、本実施形態では、各配線部２４〜２６にはパッド３０〜３３は設けられていない。したがって、第１突出部３４は、回路チップ２０の一面２１に露出した第１配線部２４の一部の上に設けられている。また、第２配線部２５は、回路チップ２０の一面２１に露出した第２配線部２５の一部の上に設けられている。さらに、第３突出部３６は、回路チップ２０の一面２１に露出した第３配線部２６の一部の上に設けられている。
【００７３】
そして、図７に示されるように、誘電部材２９は、第１突出部３４のうち第３突出部３６に対向する第１対向面３４ａと第３突出部３６のうち第１対向面３４ａに対向する第３対向面３６ａとの間に配置されている。誘電部材２９は、第２突出部３５のうち第３突出部３６に対向する第２対向面３５ａと第３突出部３６のうち第２対向面３５ａに対向する第４対向面３６ｂとの間に配置されていても良い。
【００７４】
上記の構成を有する半導体装置を製造する場合は、回路チップ２０を用意するに際し、第１配線部２４として第１突出部３４を有し、第２配線部２５として第２突出部３５を有し、さらに、第３配線部２６として第３突出部３６を有するものを用意する。そして、誘電部材２９を配置する際に、誘電部材２９を第１突出部３４のうち第３突出部３６に対向する第１対向面３４ａと第３突出部３６のうち第１対向面３４ａに対向する第３対向面３６ａとの間に配置する。または、誘電部材２９を第２突出部３５のうち第３突出部３６に対向する第２対向面３５ａと第３突出部３６のうち第２対向面３５ａに対向する第４対向面３６ｂとの間に配置しても良い。このようにして各配線部２４〜２６の間にコンデンサを形成する。
【００７５】
以上説明したように、本実施形態では、第１突出部３４または第２突出部３５と第３突出部３６とで平行平板コンデンサが形成されるので、誘電部材２９の誘電率の効果をより線形にすることができる。したがって、各配線部２４〜２６間に形成されるコンデンサの容量の精度を向上させることができる。
【００７６】
（第４実施形態）
本実施形態では、第１〜第３実施形態と異なる部分について説明する。本実施形態では、図８に示されるように、複数の第１オフセット調整部２７は、第１配線部２４と第３配線部２６との距離が連続して変化するように構成されている。同様に、複数の第２オフセット調整部２８は、第２配線部２５と第３配線部２６との距離が連続して変化するように構成されている。
【００７７】
そして、誘電部材２９は、連続して距離が変化した各オフセット調整部２７、２８のいずれかの位置に配置されている。誘電部材２９は、上述のようにゲル状のものでも良いし、フィルム状のものでも良い。フィルム状の誘電部材２９の場合は、その形状によって容量を調整しやすいというメリットや、回路チップ２０の一面２１に貼り付けるだけで良いという作業性向上のメリットがある。
【００７８】
上述のように、各配線部２４〜２６は対向電位だけでなく空間電位によって回路チップ２０の一面２１の上方に回り込む電気力線も発生させる。したがって、各配線部２４〜２６は、回路チップ２０の一面２１に露出していても良いし、絶縁膜で覆われていても良い。
【００７９】
本実施形態に係る半導体装置を製造する場合は、第１配線部２４と第３配線部２６との距離が連続して変化するように構成されていると共に、第２配線部２５と第３配線部２６との距離が連続して変化するように構成された回路チップ２０を用意すれば良い。
【００８０】
以上説明したように、本実施形態では、第１配線部２４及び第２配線部２５と第３配線部２６との距離が連続して変化しているので、第１オフセット容量と第２オフセット容量との差分が無くなる距離の選択肢が増える。したがって、誘電部材２９による出力値のオフセット補正の精度を向上させることができる。
【００８１】
（他の実施形態）
上記各実施形態で示された半導体装置の構成は一例であり、上記で示した構成に限定されることなく、本発明を実現できる他の構成とすることもできる。例えば、各配線部２４〜２６のレイアウトは図１や図８に限らず適宜設定すれば良い。第１オフセット調整部２７や第２オフセット調整部２８の数についても同様である。また、第４ワイヤ４３はセンサチップ１０の構成に応じて設けられていなくても良い。
【００８２】
第２実施形態で示された誘電部材２９の温度特性は一例である。したがって、回路チップ２０で取得される力学量の温度特性に応じて当該温度特性を打ち消す温度特性を有する誘電部材２９を適宜選定すれば良い。
【００８３】
第３実施形態では、各配線部２４〜２６にはパッド３０〜３３が設けられていない構成が示されているが、各配線部２４〜２６にパッド３０〜３３が設けられており、各突出部３４〜３６がパッド３０〜３３の上に設けられていても良い。
【００８４】
上記各実施形態では、回路チップ２０の上にセンサチップ１０が積層された構造になっているが、これは一例である。例えば、センサチップ１０と回路チップ２０とが横並びに配置されていても良い。この場合は回路チップ２０の一面２１にセンサチップ１０が配置されないので、各配線部２４〜２６のレイアウトの自由度が向上する。
【００８５】
また、上記各実施形態では、センサチップ１０はＳＯＩ基板に基づいて構成されていたが、これは一例である。したがって、センサチップ１０はＳＯＩ基板ではなく、他の基板によって構成されていても良い。もちろん、センサチップ１０は力学量として加速度の他に角速度や圧力を検出するものでも良い。さらに、図２に示された可動部１１や各固定部１２、１３の構造は一例であり、他の構造でも良い。
【符号の説明】
【００８６】
１０            センサチップ
１１ｃ          可動電極
１２ｂ、１３ｂ  固定電極
２０            回路チップ
２３            メモリ（記憶手段）
２４〜２６      配線部
２７、２８      オフセット調整部
２９            誘電部材
３０〜３３      パッド（配線部）
４０〜４２      ワイヤ
【図１】
0006036609.tif 000002
【図２】
0006036609.tif 000003
【図３】
0006036609.tif 000004
【図４】
0006036609.tif 000005
【図５】
0006036609.tif 000006
【図６】
0006036609.tif 000007
【図７】
0006036609.tif 000008
【図８】
0006036609.tif 000009