(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の一方の主面に、分離層の一部となる第２導電型環状拡散層を形成する工程と、該環状拡散層に囲まれる内周面にＭＯＳゲート構造と耐圧構造領域とを含む主要表面構造を形成する工程とを施し、前記環状拡散層に対向する他方の主面から前記環状拡散層の底部に少なくとも接する深さのテーパー溝を形成する工程と、該テーパー溝の側壁面に沿って第２導電型領域を設ける工程と、他方の主面に第２導電型コレクタ層を形成して両主面間を第２導電型領域で連結する工程とを有する逆阻止型半導体素子の製造方法において、
前記一方の主面が（１００）面であり、前記テーパー溝の側壁面が（１１１）面であり、
前記一方の主面に前記主要表面構造を形成する工程として、前記第２導電型環状拡散層を形成後、酸化膜をマスクにして前記耐圧構造領域内のガードリングを形成する工程と、該ガードリングの内周面にＭＯＳゲート構造を形成するために、ゲート絶縁膜とポリシリコン膜を続けて堆積させ、基板裏面側のポリシリコン膜を除去後、ポリシリコンゲート電極を形成する工程と、層間絶縁膜を介して金属電極を被覆させる工程を施す工程であり、
前記一方の主面と前記テーパー溝の底部間の半導体基板厚さが６０μｍ以上になるように、前記テーパー溝を異方性アルカリエッチングにより形成することを特徴とする逆阻止型絶縁ゲートバイポーラトランジスタの製造方法。
【請求項２】
前記テーパー溝が主要表面構造を形成する工程で形成される酸化膜をマスクとして、異方性アルカリエッチングにより形成されることを特徴とする請求項１記載の逆阻止型絶縁ゲートバイポーラトランジスタの製造方法。
【請求項３】
前記テーパー溝の形成のために使用した前記酸化膜マスクを用いて、イオン注入により該テーパー溝の側壁面に沿って第２導電型領域を設けて分離層を形成することを特徴とする請求項２記載の逆阻止型絶縁ゲートバイポーラトランジスタの製造方法。
【請求項４】
前記イオン注入によってテーパー溝の側壁面に沿って第２導電型領域を設けた後、レーザーアニールを施して活性化して分離層にすることを特徴とする請求項３記載の逆阻止型絶縁ゲートバイポーラトランジスタの製造方法。
【請求項５】
前記分離層の形成後、酸化膜マスクを除去した後、他方の主面に第２導電型コレクタ層を形成することを特徴とする請求項４記載の逆阻止型絶縁ゲートバイポーラトランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、通常は順方向電圧阻止能力だけの信頼性を確保することが一般的である絶縁ゲート型バイポーラトランジスタ（以降、ＩＧＢＴと略記する）に、逆方向電圧阻止能力（以降逆阻止能力と略記）にも順方向電圧阻止能力（順阻止能力と略記）と同等の信頼性を保持させる逆阻止型ＩＧＢＴの製造方法の改良に関する。
【背景技術】
【０００２】
逆阻止型ＩＧＢＴにおいては、順阻止能力と同等の逆阻止能力が必要となる。この逆阻止能力を高信頼性にするために、通常フラットに形成される裏面側の逆耐圧用ｐｎ接合をチップ基板の側壁面近傍で湾曲させて半導体チップ基板の裏面側から表面に、そのｐｎ接合終端を延在させる必要がある。このように裏面側から表面へ湾曲により延在させたｐｎ接合を形成するための拡散層を、以下の説明では分離層と称することにする。
【０００３】
図６（（ａ）〜（ｃ））は、従来の逆阻止型ＩＧＢＴに分離層の形成プロセスのみを工程順に示す半導体基板の要部断面図である。この形成プロセスのポイントを簡単に言うと分離層を塗布拡散によって形成する方法である。まず、６インチ径で厚さ６２５μｍ程度の厚い半導体基板１上に膜厚が２．５μｍ程度の熱酸化で形成した酸化膜２をドーパントマスクとして用いるために形成する（図６（ａ））。つぎに、この酸化膜２にパターニング・エッチングにより、分離層４を形成するための開口部３を形成する（図６（ｂ））。
【０００４】
つぎに、開口部３にボロンソース５を塗布し、その後、拡散炉により高温、長時間の熱処理を行い、数百μｍ程度の深さのｐ型の分離層４を形成する（図６（ｃ））。例えば、１２００Ｖ耐圧クラスの逆阻止ＩＧＢＴとするためには、分離層４の深さを２００μｍにする必要がある。この深さ２００μｍの分離層を形成するには１３００℃の高温で３００時間程度の熱処理を必要とする。１７００Ｖクラスの逆阻止ＩＧＢＴでは、同様に、１３００℃の高温と６００時間の熱拡散時間を必要とする。この段階のｐ型の分離層４は、分離層４としての機能を利用できるようにするには、さらに後述する後工程で基板の裏面から破線までを研磨して薄くする必要がある。
【０００５】
図４に逆阻止型ＩＧＢＴの製造方法を半導体基板の断面図で示す。図４（ａ）は、前述の分離層４を形成したプロセス段階を示す半導体基板の断面図である。基板の表面から形成した分離層４の中心を通る破線間の領域が逆阻止型ＩＧＢＴの１チップ基板に相当する部分である。図４（ｂ）に示すように、逆阻止型ＩＧＢＴとして必要な表面ＭＯＳゲート構造１０（この図４（ｂ）にはＭＯＳゲート構造の詳細は細かすぎるので示されていない）を形成した後、基板の裏面を分離層４の底部が露出する（図４（ｃ））まで研磨して半導体基板１を薄くする。図４（ｄ）、（ｅ）に示すように、この研磨面にｐコレクタ層６とコレクタ電極７で構成される裏面構造を形成し、分離層４の中心部に位置する破線で示すスクライブライン８で半導体基板１を切断すると、図７の端部断面図に示す逆阻止型ＩＧＢＴチップができる。
【０００６】
図８（（ａ）〜（ｃ））は、前記図６とは異なる従来の逆阻止型ＩＧＢＴの分離層の形成プロセスを工程順に示す半導体基板の要部断面図である。この形成プロセスは、要するに半導体基板１の表面からほぼ垂直のトレンチ１１（溝）を掘ってその側壁面に拡散層を形成して分離層４とする方法である。まず、数μｍの厚い酸化膜２を形成する（図８（ａ））。つぎに、酸化膜２の開口後、数百μｍ程度の深さのトレンチ１１を異方性のドライエッチングで形成する（図８（ｂ））。つぎに、気相拡散にてトレンチ１１の側壁面へ不純物を導入して拡散層すなわち分離層４を形成する（図８（ｃ）、図９）。表面ＭＯＳゲート構造１０とトレンチ１１にポリシリコンや絶縁膜などの補強材を充填した後、裏面を分離層４近傍まで研削して半導体基板を薄くし、前記図４と同様に裏面構造を形成した後、スクライブライン８に沿ってダイシングして半導体基板１からＩＧＢＴチップを切り出すと、図９の端部断面図に示す逆阻止型ＩＧＢＴができあがる。
【０００７】
このようなトレンチ１１を掘ってその側壁面に分離層４を形成する方法は、下記特許文献１〜３に開示されている。特許文献１によれば、半導体素子のデバイス領域を取り巻くようにデバイスチップの上面から下面側のｐｎ接合に達する程度の深い垂直トレンチを形成し、このトレンチの側面にｐ型拡散層（分離層）を形成して、デバイスの下側のｐ型拡散層と接続させることで、デバイス下面側のｐｎ接合を分離層によって湾曲させて接合終端をデバイスの上面に延在させる製造方法が示されている。特許文献２、３でも、特許文献１と同様に、デバイス上面から下面側のｐｎ接合に達するトレンチを形成し、このトレンチの側面に拡散層を形成することで、逆阻止能力のあるデバイスとしている。
【０００８】
前述した図６（ａ）〜（ｃ）に示す逆阻止型ＩＧＢＴの分離層を塗布拡散法により形成する方法では、表面からボロンソース（ボロンの液状の拡散源）を塗布し熱処理にてボロンを拡散し、数百μｍ程度の拡散深さの分離層を形成するためには、高温、長時間の拡散処理を必要とする。このため、前述した問題点の他に、拡散炉を構成する石英ボード、石英管（石英チューブ）、石英ノズルなど石英治具のへたりや、ヒータからの汚染、石英治具の失透現象による強度低下などの不具合の発生が避けられない。
【０００９】
また、この塗布拡散法による分離層の形成では、マスク酸化膜（酸化膜）の形成が必要となる。このマスク酸化膜には長時間のボロン拡散に耐えるようにするために、良質で厚い酸化膜が必要となる。この耐マスク性が高い、つまり良質なシリコン酸化膜を得る方法としては熱酸化膜が用いられる。しかし、高温で長時間（例えば１３００℃、２００時間）のボロンによる分離層の拡散処理においてボロンがマスク酸化膜を突き抜けないためには、膜厚が約２．５μｍの熱酸化膜を形成させる必要がある。この膜厚２．５μｍの熱酸化膜形成のためには、例えば１１５０℃の酸化温度において必要な酸化時間は、良質な酸化膜が得られるドライ（乾燥酸素雰囲気）酸化では、約２００時間必要である。
【００１０】
膜質がやや劣るものの、ドライ酸化に比べて酸化時間が短くて済むウェットもしくはパイロジェニック酸化でも、約１５時間と長い酸化時間を必要とする。さらにこれらの酸化処理中には、大量の酸素がシリコン半導体基板中に導入されるために、酸素析出物や酸化誘起積層欠陥などの結晶欠陥が導入されたり、酸素ドナーが発生したりすることによるデバイス特性劣化や信頼性低下の弊害が生じる。
【００１１】
さらに、ボロンソース塗布後の熱拡散でも、通常は酸化雰囲気下で、前述の高温長時間の拡散処理が行われるため、半導体基板内に格子間酸素が導入され、この工程でも酸素析出物や酸素ドナー化現象、酸化誘起積層欠陥（ＯＳＦ：Ｏｘｉｄａｔｉｏｎ  Ｉｎｄｕｃｅｄ  Ｓｔａｃｋｉｎｇ  Ｆａｕｌｔ）や、スリップ転位など結晶欠陥が導入される。これらの結晶欠陥が導入されると、半導体基板中のｐｎ接合でリーク電流が高くなることや半導体基板上に形成された絶縁膜の耐圧、信頼性が大幅に低下することが知られている。さらには、拡散中に取り込まれた酸素がドナー化し、耐圧が低下するという弊害を生じさせることもある。
【００１２】
さらに前述の図６（ａ）〜（ｃ）に示す分離層の形成方法では、ボロンによる熱拡散はマスク酸化膜の開口部から、シリコンバルクへとほぼ等方的に進行するため、深さ方向に２００μｍのボロン拡散を行う場合、必然的に横方向にもボロンは１６０μｍ拡散される。その結果、デバイスピッチやチップサイズが大きくなりチップコストの上昇という弊害を生じさせる。
【００１３】
また、前述の図８（ａ）〜（ｃ）に示す分離層の形成方法では、ドライエッチングにてトレンチを形成し、形成したトレンチ側壁にボロンを導入して分離層を形成した後、トレンチを絶縁膜などの補強材で充填し、高アスペクト比のトレンチを形成する。その結果、この図８（ａ）〜（ｃ）の形成方法は前記図６（ａ）〜（ｃ）の形成方法と比べて、分離層の横方向の広がりが少ないので、デバイスピッチの縮小という点に関して有利となる。
【００１４】
しかし、深さ２００μｍ程度のエッチングに要する時間は、典型的なドライエッチング装置を用いた場合、１枚あたり、１００分程度の処理時間が必要であり、リードタイムの増加、メンテナンス回数の増加などの弊害については避けられない。また、ドライエッチングによって深いトレンチを形成する場合、マスクとしてシリコン酸化膜（ＳｉＯ２）を用いた場合、選択比が５０以下なので、数μｍ程度の厚いシリコン酸化膜が必要となるため、コストの上昇や酸化誘起積層欠陥や酸素析出物などのプロセス誘起結晶欠陥導入による良品率低下という弊害も生じさせる。
【００１５】
さらにドライエッチングによる高アスペクト比の深堀りトレンチを利用した分離層形成プロセスでは、トレンチ内で薬液残渣やレジスト残渣などの除去方法に関する技術的課題が充分に解消されていないので、歩留まりの低下や信頼性の低下など弊害を生じさせる問題がある。通常、トレンチ側壁に対してリンやボロンなどのドーパントを導入する場合、トレンチ側壁が垂直となっているので、半導体基板を斜めにしてイオン注入することによりトレンチ側壁へのドーパント導入を行っている。しかし、アスペクト比の高いトレンチ側壁へのドーパント導入は、実効ドーズ量の低下（それに伴う注入時間の増加）、実効投影飛程の低下、スクリーン酸化膜によるドーズ量ロス、注入均一性の低下などの弊害を生じさせる。このため、アスペクト比の高いトレンチ内へ不純物を導入するための手法として、イオン注入の代わりにＰＨ３（ホスフィン）やＢ２Ｈ６（ジボラン）などのガス化させたドーパント零囲気中に半導体基板を暴露させる気相拡散法が用いられるが、ドーズ量の精密制御性において、イオン注入法に比べて劣る。
【００１６】
またアスペクト比の高いトレンチに絶縁膜を充填させる場合、トレンチ内にボイドと呼ばれる隙間ができ、信頼性などの問題が発生するおそれがある。また、前記特許文献１〜３の製造方法では、ウエハ割れを少なくするためトレンチ内に補強材を充填して半導体基板をスクライブラインで切断して半導体チップ化する工程が必要となることが想定され、補強材充填工程の追加分の製造コストが高くなる。
【００１７】
以上のような諸々の問題を解決する方法も既に発表されている。前述した垂直トレンチではなく、エミッタ側またはコレクタ側の表面積が他方の側の表面積より小さくなる方向に傾斜するテーパー溝（溝の側面が主面に対して所定の傾斜角を有するように形成される溝）を形成する方法である。このテーパー溝が形成された側壁面を持つチップでは、傾斜した側壁面にウエハ状態でイオン注入し、アニール処理することができるので、前述の問題点が解消されて分離層４ｂの形成が容易になる。エミッタ側の表面積がコレクタ側の表面積より小さくなる方向に傾斜するテーパー溝を選択的異方性エッチングで形成する方法が知られている（特許文献４、５）。この方法とは逆にエミッタ側よりコレクタ側の表面積が小さくなるような方向に傾斜するテーパー状の側壁面を持つ逆阻止型ＩＧＢＴ（特許文献６）も知られている。この特許文献６に記載の逆阻止型ＩＧＢＴは前記特許文献４、５に記載のものに比べ、エミッタ側の面を広く利用することができる。すなわち、エミッタ側表面近傍に形成される、ｎエミッタ領域、ｐベース領域に利用できる領域が大きくなるため、電流密度を大きくすることができ、同じ電流定格に対してはチップ面積を小さくできる利点がある。これらのテーパー溝を持つ逆阻止型ＩＧＢＴでは、いずれも分離層をイオン注入、アニール処理工程により形成するため、前述のような長時間の熱拡散による結晶欠陥や酸素起因の欠陥の問題、また、炉のダメージの問題を解決できる。そして、前述の図８のようなトレンチ深堀による製造方法に比べてアスペクト比が低いため、テーパー溝の形成の際に、前述のような薬液残渣やレジスト残渣のような問題の発生もなく、また、傾斜した側壁面へのイオン注入によってドーパントを簡単に導入できる。
【００１８】
また、半導体基板を４００℃〜５００℃に加熱した状態でイオン注入をすることにより活性化率が向上する技術が知られている（特許文献７）。
【先行技術文献】
【特許文献】
【００１９】
【特許文献１】特開平２−２２８６９号公報
【特許文献２】特開２００１−１８５７２７号公報
【特許文献３】特開２００２−７６０１７号公報
【特許文献４】特開２００６−１５６９２６号公報
【特許文献５】特開２００４−３３６００８号公報
【特許文献６】特開２００６−３０３４１０号公報
【特許文献７】特開２００５−２６８４８７号公報
【発明の概要】
【発明が解決しようとする課題】
【００２０】
しかしながら、前記特許文献４〜６に示すようなテーパー溝を持つ逆阻止型ＩＧＢＴでは、長時間拡散を用いない方法のため分離層が薄く（または浅く）形成される。その結果、イオン注入に伴う結晶欠陥がアニール処理で充分に回復されずに残ってしまうと、この結晶欠陥は分離層のｐｎ接合近傍に残ることになるので、逆バイアス時のリーク電流が大きくなり易く、所定の阻止電圧が得られるように設計した逆耐圧が低下することがある。
【００２１】
また、公知のレーザーアニール処理やフラッシュランプによる活性化のためのアニール処理においても、焦点位置（ランプアニール処理時ではテーパー溝の分離層の活性化に有効に寄与する位置）をきちんと制御しないと、同様に分離層の活性化が不充分になり結晶欠陥が残る問題がある。
【００２２】
この発明は、以上述べた点に鑑みてなされたものであり、本発明の目的は、逆方向の高耐圧ｐｎ接合の終端を湾曲させて表面に延在させるための分離層を形成する製造方法であって、逆方向の高耐圧の確保と逆バイアス時のリーク電流の低減とが可能な逆阻止型絶縁ゲートバイポーラトランジスタの製造方法を提供することである。
【課題を解決するための手段】
【００２３】
本発明は、前記課題を解決するために、第１導電型の半導体基板の一方の主面に、分離層の一部となる第２導電型環状拡散層を形成する工程と、該環状拡散層に囲まれる内周面にＭＯＳゲート構造と耐圧構造領域とを含む主要表面構造を形成する工程とを施し、前記環状拡散層に対向する他方の主面から前記環状拡散層の底部に少なくとも接する深さのテーパー溝を形成する工程と、該テーパー溝の側壁面に沿って第２導電型領域を設ける工程と、他方の主面に第２導電型コレクタ層を形成して両主面間を第２導電型領域で連結する工程とを有する逆阻止型絶縁ゲートバイポーラトランジスタの製造方法において、前記一方の主面が（１００）面であり、前記テーパー溝の側壁面が（１１１）面であり、前記一方の主面に前記主要表面構造を形成する工程として、前記第２導電型環状拡散層を形成後、酸化膜をマスクにして前記耐圧構造領域内のガードリングを形成する工程と、該ガードリングの内周面にＭＯＳゲート構造を形成するために、ゲート絶縁膜とポリシリコン膜を続けて堆積させ、基板裏面側のポリシリコン膜を除去後、ポリシリコンゲート電極を形成する工程と、層間絶縁膜を介して金属電極を被覆させる工程を施す工程であり、前記一方の主面と前記テーパー溝の底部間の半導体基板厚さが６０μｍ以上になるように、前記テーパー溝を異方性アルカリエッチングにより形成する逆阻止型絶縁ゲートバイポーラトランジスタの製造方法とする。
【００２５】
前記テーパー溝が主要表面構造を形成する工程で形成される酸化膜をマスクとして、異方性アルカリエッチングにより形成される製造方法がより望ましい。さらに、前記テーパー溝の形成のために使用した前記酸化膜マスクを用いて、イオン注入により該テーパー溝の側壁面に沿って第２導電型領域を設けて分離層を形成する製造方法が好適である。
【００２６】
また、前記イオン注入によってテーパー溝の側壁面に沿って第２導電型領域を設けた後、レーザーアニールを施して活性化して分離層にする製造方法がより好ましい。またさらに、前記分離層の形成後、酸化膜マスクを除去した後、他方の主面に第２導電型コレクタ層を形成する製造方法がよい。
【発明の効果】
【００２７】
本発明によれば、逆方向の高耐圧ｐｎ接合の終端を湾曲させて表面に延在させるための分離層を形成する製造方法であって、逆方向の高耐圧の確保と逆バイアス時のリーク電流の低減とが可能な逆阻止型絶縁ゲートバイポーラトランジスタの製造方法を提供することができる。
【図面の簡単な説明】
【００２８】
【図１】本発明の逆阻止型ＩＧＢＴの製造方法にかかる主要な製造工程を示す半導体基板の断面図である（その１）。
【図２】本発明の逆阻止型ＩＧＢＴの製造方法にかかる主要な製造工程を示す半導体基板の断面図である（その２）。
【図３】本発明の逆阻止型ＩＧＢＴの製造方法にかかる主要な製造工程を示す半導体基板の断面図である（その３）。
【図４】従来の逆阻止型ＩＧＢＴの製造方法にかかる主要な製造工程を示す半導体基板の断面図である。
【図５】本発明の逆阻止型ＩＧＢＴの製造方法にかかる基板表面側のＭＯＳゲート構造を拡大して示す逆阻止型ＩＧＢＴの端部拡大断面図である。
【図６】従来の分離層の形成方法を示す分離層近辺の拡大断面図である。
【図７】従来の分離層の形成方法により製造された逆阻止型ＩＧＢＴの端部拡大断面図である。
【図８】従来のトレンチを利用した分離層の形成方法を示す分離層近辺の拡大断面図である。
【図９】従来のトレンチを利用した分離層を備える逆阻止型ＩＧＢＴの端部拡大断面図である。
【発明を実施するための形態】
【００２９】
以下、本発明にかかる逆阻止型ＩＧＢＴの製造方法の実施例について、図面を参照して詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。以下の説明では、第１導電型としてｎ型を、第２導電型としてｐ型をそれぞれ用いる。また、一方の主面をＩＧＢＴのエミッタ側または表面、他方の主面をＩＧＢＴのコレクタ側または裏面と称することがある。
【００３０】
以下、本発明の逆阻止型ＩＧＢＴの製造方法について説明をする。従来と同様の製造方法の部分については、できるだけ簡単な説明に留める。
まず、図１（ａ）に示すＦＺ−ｎ型半導体基板１の（１００）面を主面とする表層に、デバイスチップのスクライブライン８で示すチップの端部となる部分を中心に分離層用の環状のｐ＋拡散層４ａをボロンのイオン注入により形成する。環状のｐ＋拡散層４ａの深さは、この環状のｐ＋拡散層４ａに取り囲まれる内周側の主電流の流れる素子活性領域Ａに形成されるＭＯＳゲート構造および素子活性領域Ａの外側を取り巻く耐圧構造領域Ｂ内のガードリング拡散層の深さより深くする。例えば、８５μｍの深さとする。この環状のｐ＋拡散層４ａの８５μｍの拡散深さは酸化膜またはフォトレジストをマスクとしてボロンをイオン注入し、約１３００℃の温度と酸化雰囲気で50時間ドライブ拡散することにより形成される。環状のｐ＋拡散層４ａは酸化雰囲気中の高温熱拡散で形成されるので、同時に全面に酸化膜も形成されるが、この酸化膜は一旦除去する。再度酸化膜を０．５μｍ〜１．５μｍの厚さに形成後、この酸化膜をマスクにして、図１（ｂ）に示すように、前記耐圧構造領域Ｂの表層にｐ型ガードリングをイオン注入で形成する。酸化膜マスクの形成時には基板の裏面側の酸化膜が除去されないようにフォトレジストで保護しておくことがよい。この基板裏面側の酸化膜を裏面からのテーパー溝エッチングのマスクとして使用するために必要だからである。なお、ドライエッチングの場合は、エッチング時の裏面側の保護が必ずしも必要でないが、ウエットエッチングの場合は、エッチング時の裏面側の保護をしておく必要がある。
【００３１】
次に、ＩＧＢＴの素子活性領域Ａ内にＭＯＳゲート構造を形成する。そのために、まず素子活性領域Ａ内の酸化膜に必要なパターンを形成する（図示せず）。ゲート酸化膜２１を形成後、ゲート電極となるポリシリコン膜２２を減圧ＣＶＤ法（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔ法）により形成する。ポリシリコン膜２２の厚さは４０００オングストローム〜８０００オングストローム程度が好ましい。減圧ＣＶＤ法によるポリシリコン膜２２の生成はバッチ式の炉で半導体基板を治具に直立させて実施するため、半導体基板の両面にポリシリコン膜２２が形成される（図１（ｃ））。表面側をフォトレジストで保護した（図１（ｄ））後、裏面側のポリシリコン膜２２のみドライエッチングにより除去する（図１（ｅ））。このポリシリコン膜２２をウェットエッチングで除去してもよい。裏面側のポリシリコン膜２２を除去した後、表面側のポリシリコン膜２２をゲートのパターンに形成してポリシリコンゲート電極２２を形成する（図２（ｆ））。ただし、図２（ｆ）にはポリシリコンゲート電極２２のパターンは細かすぎるので正確には示されていない。この点については、図２（ｆ）の逆阻止型ＩＧＢＴのチップ基板の端部拡大図に相当する図５（ａ）を参照して以下説明する。さらに、基板１のｐベース領域１６とｎエミッタ領域１５に挟まれる前記ｐベース領域１６の表面上にゲート絶縁膜２１を介してポリシリコンゲート電極２２を形成することによりＭＯＳゲート構造１０を形成する。該ポリシリコンゲート電極２２上を覆う層間絶縁膜２３を形成した後、さらに前記ｐベース領域１６およびｎエミッタ領域１５の両表面に共通に接するエミッタ電極２４を設けることにより逆阻止型ＩＧＢＴの表面ＭＯＳゲート構造１０とする。エミッタ電極２４は、例えばＡｌ／Ｓｉ合金膜をスパッタなどで被覆した後に、これを４００℃〜５００℃で熱処理して形成される。
【００３２】
次に、図２（ｇ）〜（ｊ）に示すように、前記ＦＺ−ｎ型半導体基板１の裏面から、テーパー溝エッチングするための準備工程として、表面側にフォトレジストを全面形成して保護膜とし（図２（ｇ））、裏面側にテーパー溝形成用のフォトレジストパターンを形成する（図２（ｈ））。この裏面側のフォトレジストパターンをマスクとして、まず裏面の酸化膜２のパターンエッチングする（図２（ｉ））。裏面側のフォトレジストを除去する（図２（ｊ））。公知のアルカリエッチング液（ＫＯＨ水溶液やＴＭＡＨ（Ｔｅｔｒａ  Ｍｅｔｈｙｌ  Ａｎｍｏｎｉｕｍ  Ｈｙｄｒｏｘｉｄｅ）の１０％溶液など）を用いて異方性エッチングをする。絶縁膜２をマスクとする開口面である基板裏面の（１００）面からエッチングが始まり、｛１１１｝面を主要な側壁面としながら深さ方向にエッチングが進み、｛１１１｝面からなる複数の側壁面が交差する、すなわち、Ｖ字断面が形成される深さでエッチングがストップする。この側壁面の傾斜角度は５４．７度である。このＴＭＡＨの１０％溶液を用いて、液温８５℃でエッチングする場合、酸化膜マスクの開口部幅を適切に選び、前述のエッチングストップ状態の前に所望のエッチング深さでアルカリエッチングを止めることにより、底部の幅を好ましい１００μｍ〜１５０μｍとすることができる（図３（ｋ））。この図３（ｋ）の逆阻止型ＩＧＢＴのチップ基板の端部拡大図を図５（ｂ）に示す。図５（ｂ）には｛１１１｝面からなる側壁面とともに、表面側の環状のｐ＋拡散層４ａの内周面には、前記図３（ｋ）で示されない逆阻止型ＩＧＢＴの素子活性領域Ａおよび耐圧構造領域Ｂの詳細な構造も示されている。この異方性アルカリエッチング工程では、エッチングの終了後にもデバイスチップがばらばらに分散しないように、テーパー溝の深さを半導体基板の厚さより浅くするだけでなく、テーパー溝の底部と半導体基板の表面の間の残り厚さを所定の厚さ以上にする必要がある。実験結果から、テーパー溝の底部の残り厚さが６０μｍ未満になると、ウエハ（半導体基板）割れが多くなるということであった。従って、本発明にかかる製造方法では、テーパー溝の底部の残り厚さは６０μｍ以上必要である。このようにして、例えば、３３００Ｖクラスの逆阻止ＩＧＢＴでも、半導体基板の厚さ５００μｍに対して、テーパー溝の深さを４４０μｍ程度にして逆阻止型ＩＧＢＴを製造することができる。
【００３３】
また、半導体基板の表面側に形成される分離層用の環状のｐ＋拡散層４ａの深さは少なくとも６０μｍ以上必要である。この分離層用の環状のｐ＋拡散層４ａの深さは浅い方が生産効率および半導体特性の面から好ましいが、拡散層４ａおよびテーパー溝の深さのバラツキを考慮すると、７０μｍ以上がよく、８５〜１００μｍ程度の深さとすることが現実的である。
【００３４】
図３（ｌ）に示すように、基板の裏面側から、エッチングマスクとして使用した酸化膜２をマスクにして、テーパー溝の傾斜面に分離層４の形成のためにボロンのイオン注入を行う。イオン注入の温度条件は室温でよいが、基板温度を上げて行う場合には、フォトレジストが炭化して除去しにくくなるのを防ぐために、４００℃以下とするのがよい。ボロンのドーズ量を５×１０１３ｃｍ−２，加速エネルギーを１５０ｋｅＶとしてイオン注入を行ない、その後、アニール処理として炉アニールおよびレーザーアニールをこの順または逆順で行う。ＹＡＧ２ωレーザー（波長５３２ｎｍ；パルス幅１００ｎｓ）の照射エネルギー密度、３Ｊ／ｃｍ２の条件であり、炉アニール条件は３５０℃〜５００℃で１〜１０時間の処理とする。レーザーアニール処理は、ＳＵＳ（ステンレス）等のマスクやシャッター（遮蔽板）による制御等を用いて照射したいところだけを選択的に走査照射することが好ましい。
【００３５】
恒温に保持された電気炉を用いる炉アニール処理については、先行プロセスで形成されているｎエミッタ領域１５、ｐベース領域１６、ゲート絶縁膜２１、ゲート電極２２、エミッタ電極２４などのエミッタ側の表面構造に悪影響を及ぼさない程度の低温であって、活性化のためのアニール効果も有効である３５０℃〜５００℃とする。
【００３６】
次に、ｐコレクタ層６を形成するために、裏面側の酸化膜２を除去した後、前述の同様な方法でボロンのイオン注入をし活性化のための熱処理を行う。ボロンのイオン注入の加速エネルギーは１００ｋｅＶ、ドーズ量は５×１０１３ｃｍ−２とした（図３（ｍ））。ｐコレクタ層６の形成を分離層４ａの形成と別にしたのはイオン注入条件を異ならせる必要のある場合のためである。つまり、分離層４ａとｐコレクタ層６は裏面の欠落部からの漏れ電流を防ぐために、できるだけ深い領域を形成したいが、深い領域を形成しようとすると半導体基板の表面側の不純物濃度が低下してしまう。また、金属電極とのオーミック性を高めるためには表面側の不純物濃度を高くしたい要望がある。この両者の要望をかなえるためには、多段とするのがよく、例えば、１５０ｋｅＶの加速エネルギーでドーズ量は５×１０１２ｃｍ−２〜５×１０１４ｃｍ−２とする深いｐ領域と、４５ｋｅＶの加速エネルギーでドーズ量は１×１０１３ｃｍ−２〜１×１０１５ｃｍ−２とする浅いｐ領域を形成してもよい。また、分離層４ａを所定の深さと不純物濃度とし、ｐコレクタ層６を異なる所定の深さと不純物濃度として個別に得たい数値を設定して製造ができる。イオン注入条件が同じでよい場合は同時にイオン注入を行ってもよい。次に、コレクタ層６のレーザーアニール処理を施し、基板表面側のフォトレジストを除去した後、表面にＡｌ／Ｔｉ／Ｎｉ／Ａｕなどの積層からなるスパッタ金属膜を蒸着することによりコレクタ電極７とする（図３（ｎ））。 テーパー溝の中央で切断することにより、逆阻止型ＩＧＢＴチップができる。この逆阻止型ＩＧＢＴのチップ基板の端部拡大図を図５（ｃ）に示す。
【００３７】
以上説明した本発明にかかる実施例によれば、高温で長時間の熱拡散によって形成する必要のある深いｐ＋型分離層を必要としないので、プロセス時間を短縮できるだけでなく、プロセス設備や半導体特性を劣化させる惧れも小さくなる。アルカリエッチングにより形成した傾斜面を有するテーパー溝をデバイスのチップ基板の側壁面とすることができるので、側壁面へのイオン注入が容易であり、安定した不純物濃度分布が得られる。側壁面へのイオン注入による分離層の形成と、コレクタ層のイオン注入による形成を別々に行うことが容易にできるので、逆耐圧を持たせるために必要な分離層の不純物濃度とすることができる。コレクタ層のドーズ量についても分離層とは独立に決めることができるので、ＩＧＢＴの特性を考慮して低不純物濃度で損失の低減を重視した設定や高不純物濃度でオン抵抗の低減を重視した設定が容易にできる。
【符号の説明】
【００３８】
１        半導体基板
２        酸化膜
３        開口部
４ａ      分離層、ｐ＋拡散層
５        ボロンソース
６        ｐコレクタ層
７        コレクタ電極
８        スクライブライン
１０      ＭＯＳゲート構造
１１      トレンチ
１５      ｎエミッタ領域
１６      ｐベース領域
２１      ゲート絶縁膜
２２      ポリシリコン膜、ポリシリコンゲート電極
２３      層間絶縁膜
２４      エミッタ電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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