(57)【特許請求の範囲】
【請求項１】
それぞれに信号源からの電流信号が出力される複数の出力線と、
前記複数の出力線のそれぞれに接続され、前記信号源からの電流信号を電圧信号に変換する電流電圧変換部と、を有する電子回路であって、
前記電流電圧変換部は増幅回路を含んで構成され、
前記複数の出力線のそれぞれに対して、前記電流電圧変換部よりも後段にオフセット除去部が配され、
前記増幅回路は第１入力ノード及び第２入力ノードを有するオペアンプであり、
前記第１入力ノードと前記オペアンプの出力ノードとの間の電気的経路に可変抵抗が配され、
前記第１入力ノードに前記電流信号が入力され、
前記第２入力ノードに所定の電圧が供給され、
前記電流信号が、前記抵抗の両端の電圧に変換されたことを特徴とする電子回路。
【請求項２】
それぞれに信号源からの電流信号が出力される複数の出力線と、
前記複数の出力線のそれぞれに接続され、前記信号源からの電流信号を電圧信号に変換する電流電圧変換部と、を有する電子回路であって、
前記電流電圧変換部は増幅回路を含んで構成され、
前記電流電圧変換部の出力ノードに電気的に接続された第１信号保持部及び第２信号保持部が、前記複数の出力線のそれぞれに対して配されたことを特徴とする電子回路。
【請求項３】
前記第１信号保持部は、一方のノードが第１スイッチを介して前記電流電圧変換部の出力ノードに接続された第１の容量で構成され、
前記第２信号保持部は、一方のノードが前記第１スイッチとは別の第２スイッチを介して前記電流電圧変換部の出力ノードに接続された第２の容量で構成されたことを特徴とする請求項２に記載の電子回路。
【請求項４】
前記第１の容量及び前記第２の容量に保持された電圧信号が、容量分割によって出力される第１水平出力線、及び第２水平出力線をさらに有し、
前記第１水平出力線の信号、及び第２水平出力線の信号の差分処理を行う差分処理回路を備えたことを特徴とする請求項３に記載の電子回路。
【請求項５】
それぞれに信号源からの電流信号が出力される複数の出力線と、
前記複数の出力線のそれぞれに接続され、前記信号源からの電流信号を電圧信号に変換する電流電圧変換部と、を有する電子回路であって、
前記電流電圧変換部は増幅回路を含んで構成され、
前記複数の出力線のそれぞれに対して、第１の容量、第２の容量、前記増幅回路とは別の第２増幅回路、スイッチが配され、
前記第２増幅回路は２つの入力ノードを有するオペアンプであり、
前記第１の容量の一方のノードが電流電圧変換部の出力ノードに接続され、前記第１の容量の他方のノードが前記オペアンプの一方の入力ノードに接続され、
前記第２の容量の一方のノードが前記オペアンプの前記一方の入力ノードに接続され、前記第２の容量の他方のノードが前記オペアンプの出力ノードに接続され、
前記スイッチは、前記オペアンプの前記一方の入力ノードと前記オペアンプの前記出力ノードとの間の電気的経路に配されたことを特徴とする電子回路。
【請求項６】
前記電子回路は、前記複数の出力線のそれぞれに接続された複数の信号源を含み、
前記複数の信号源のそれぞれが、光電変換部と、前記光電変換部で発生した電荷の量に応じた大きさの電流を前記電流信号として出力するトランジスタと、を有することを特徴とする請求項１乃至請求項５のいずれか一項に記載の電子回路。
【請求項７】
前記増幅回路は第１入力ノード及び第２入力ノードを有するオペアンプであり、
前記第１入力ノードと前記オペアンプの出力ノードとの間の電気的経路に抵抗が配され、
前記第１入力ノードに前記電流信号が入力され、
前記第２入力ノードに所定の電圧が供給され、
前記電流信号が、前記抵抗の両端の電圧に変換されることを特徴とする請求項２乃至請求項５のいずれか一項に記載の電子回路。
【請求項８】
前記抵抗が可変であることを特徴とする請求項７に記載の電子回路。
【請求項９】
前記複数の出力線のうちの１つの出力線に、２つ以上の信号源からの前記電流信号が並列に出力され、
該２つ以上の信号源からの前記電流信号が前記電流電圧変換部に入力される前に加算されることを特徴とする請求項１乃至請求項８のいずれか一項に記載の電子回路。
【請求項１０】
前記複数の信号源には、共通のバイアス電流源からバイアス電流が供給され、
前記共通のバイアス電流源の電流の大きさは、前記複数の信号源のうち１つの電流源のみから前記電流信号が出力されるときに比べて、前記複数の信号源のうち２つ以上の信号源から並列に前記電流信号が出力されるときのほうが大きいことを特徴とする請求項９に記載の電子回路。
【請求項１１】
半導体基板を有し、
前記半導体基板に前記光電変換部が配され、
前記半導体基板の第１主面の側に前記出力線が配され、
前記第１主面とは反対側の第２主面から前記光電変換部に光が入射することを特徴とする請求項６に記載の電子回路。
【請求項１２】
第２半導体基板を有し、
前記半導体基板、及び前記第２半導体基板が前記出力線を間に挟んで対向して配され、
前記第２半導体基板に前記トランジスタ、または前記電流電圧変換部のいずれかが配されたことを特徴とする請求項１１に記載の電子回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電子回路に関する。
【背景技術】
【０００２】
近年、電流信号を出力する画素を備えた光電変換装置が提案されている。特許文献１の図５には、複数の画素を備える固体撮像装置が開示されている。
特許文献１の固体撮像装置においては、複数の画素が１つの信号線に接続されている。それぞれの画素は、ノイズ信号及び映像信号を信号線に出力する。信号線には２つのキャパシタが接続されている。ノイズ信号がこれら２つのキャパシタのうち一方を充電し、映像信号が他方を充電する。特許文献１によれば、２つのキャパシタに保持された電圧信号を差動増幅回路に入力することで、ノイズ成分を除去することができるとされている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−２８５７１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に開示された固体撮像装置には、異なる画素列の間で出力信号のオフセットが生じるという課題がある。
この原因としては、例えばキャパシタの容量値のばらつきが挙げられる。同じ大きさの電流信号が２つのキャパシタを充電しても、２つのキャパシタの容量値が異なるせいで、２つのキャパシタの間には電圧の差が生じる。キャパシタの容量値のばらつきはランダムなので、上述の電圧の差は画素列ごとに異なる。結果として、異なる画素列の間で、出力信号のオフセットが生じる。
あるいは、出力信号がキャパシタを充電している時間と、ノイズ信号がキャパシタを充電している時間とが異なることによって、２つのキャパシタに保持される電圧が異なることも考えられる。
固体撮像装置において、画素列間のオフセットはストライプ状のノイズとして得られた画像に現れる。画像においてストライプ状のノイズはよく目立つため、上述の課題は固体撮像装置に特に顕著な課題である。
【課題を解決するための手段】
【０００５】
本発明に係る電子回路は、それぞれに信号源からの電流信号が出力される複数の出力線と、前記複数の出力線のそれぞれに接続され、前記信号源からの電流信号を電圧信号に変換する電流電圧変換部と、を有する電子回路であって、前記電流電圧変換部は増幅回路を含んで構成され、前記複数の出力線のそれぞれに対して、前記電流電圧変換部よりも後段にオフセット除去部が配され、前記増幅回路は第１入力ノード及び第２入力ノードを有するオペアンプであり、前記第１入力ノードと前記オペアンプの出力ノードとの間の電気的経路に可変抵抗が配され、前記第１入力ノードに前記電流信号が入力され、前記第２入力ノードに所定の電圧が供給され、前記電流信号が、前記抵抗の両端の電圧に変換されたことを特徴とする。
【発明の効果】
【０００６】
本発明によれば、出力信号のオフセットを低減することが可能となる。
【図面の簡単な説明】
【０００７】
【図１】本発明に係る光電変換装置の実施例１の回路を示す図。
【図２】画素回路の例を示す図。
【図３】画素回路の例を示す図。
【図４】画素回路の例を示す図。
【図５】画素の平面構造の例を示す概略図。
【図６】画素の断面構造の例を示す概略図。
【図７】画素の断面構造の例を示す概略図。
【図８】本発明に係る光電変換装置の動作例を示すタイミングチャート図。
【図９】本発明に係る光電変換装置の動作例を示すタイミングチャート図。
【図１０】本発明に係る光電変換装置の実施例２の回路を示す図。
【図１１】本発明に係る光電変換装置の動作例を示すタイミングチャート図。
【図１２】本発明に係る光電変換装置の実施例３の回路を示す図。
【図１３】本発明に係る光電変換装置の実施例４の回路を示す図。
【図１４】画素回路の例を示す図。
【発明を実施するための形態】
【０００８】
本発明に係る電子回路は、例えば光電変換装置に含まれる。電子回路は複数の出力線と、出力線のそれぞれに接続された電流電圧変換部とを有する。電流電圧変換部は、入力された電流信号を、電圧信号に変換する回路である。この電流電圧変換部は例えばオペアンプなどの増幅回路を含んで構成される。そして、電子回路は電流電圧変換部よりも後段にオフセット除去部を有する。出力線のそれぞれに対して、このオフセット除去部が配される。
【０００９】
本発明の特徴部分は、電流電圧変換部が増幅回路を含んで構成され、そして、電流電圧変換部の後段にオフセット除去部が配されることである。あるいは、本発明の別の側面の特徴部分は、電流電圧変換部の出力ノードに２つの信号保持部が電気的に接続されたことである。あるいは、本発明のさらに別の側面の特徴部分は、電流変換部の後段にクランプ容量を有することである。
【００１０】
このような構成によれば、単一の電流電圧変換部が信号源からの２つの電流信号を電圧信号に変換することができる。例えば、変換された２つの電圧信号を処理することなどによって、電流電圧変換部ごとの特性のばらつきをキャンセルすることができる。つまり、電流電圧変換部の特性のばらつきに起因したオフセットを低減することが可能である。
【００１１】
また、電流電圧変換部が増幅回路を含んでいるため、後段の回路の特性のばらつきに起因したオフセットを低減することができる。例えば、信号保持部が容量である場合、容量値にばらつきが生じることが考えられる。本発明によれば、電流電圧変換部が増幅回路を含むため、信号保持部の容量値のばらつきにかかわらず正確な電圧信号を出力することが可能である。
【００１２】
２つの電流信号は、同じ信号源から出力される２つの信号である。または、２つの電流信号は異なる２つの信号源からの信号である。光電変換装置の例では、同じ信号源から出力される２つの信号はリセット信号と光信号である。異なる２つの信号源からの信号は、例えば、受光部を有する画素からの信号と、オプティカルブラック画素からの信号である。
【００１３】
信号源は、電流信号を出力するものであればよい。信号源の例として、メモリ、外部からの電流信号が入力される端子、センサ等が挙げられる。画素は光を検出するセンサの一例であり、つまり、信号源である。画素は光電変換部を含み、光電変換部で発生した電荷の量に応じた大きさの電流信号を出力する。他にも熱センサ、圧力センサ、音センサ、電磁波センサなどが信号源の例である。
【００１４】
本発明に係る電子回路が光電変換装置に含まれる場合は、上述の効果が特に顕著である。この理由は次の通りである。
【００１５】
まず、光電変換装置は主としてカメラや複写機などの撮像部に用いられる。撮像用の光電変換装置に含まれる画素の数は数１００万個乃至数千万個に及びうる。このように多数の画素からの信号を効率的に読み出すために、複数の画素が線状あるいは行列状に配置され、複数の画素からの信号が並列に読み出される。このため列ごとに信号処理回路が必要になり、上述の画素列間のオフセットの課題が生じやすいのである。
【００１６】
さらに、このような画素列間のオフセットはストライプ状のノイズの原因となる。ストライプ状のノイズは画像の中で目立つため、オフセットを除去することによって、著しく画質を改善することが可能である。つまり、光電変換装置を用いた場合に、本発明によって得られる効果がより顕著になるのである。
【００１７】
そこで、以下では光電変換装置の実施例について説明する。これらの実施例の一部あるいは全部の構成を、他の用途の電子回路に適用した変形例も本発明の範囲である。なお、以下の実施例では電子を信号として扱う例を説明する。これに対して、ホールを信号として扱う例も本発明に含まれる。ホールを信号として扱う光電変換装置では、素子の導電型が反対になっている。
【実施例１】
【００１８】
本実施例の回路構成を図１に示す。本実施例の光電変換装置は複数の画素、カレントミラー回路、電流電圧変換部、電圧信号保持部、出力部、垂直走査回路、水平走査回路を有する。各画素では、入射光に応じた電荷が生じる。垂直走査回路は、画素に駆動信号を供給する。駆動信号によって、発生した電荷に基づく電流信号が画素から出力される。画素から出力された電流信号はカレントミラー回路を介して、電流電圧変換部に入力される。電流電圧変換部によって電流信号が電圧信号に変換される。電圧信号保持部は変換された電圧信号を保持する。水平走査回路によって、電圧信号保持部に保持された電圧信号が出力部に読み出される。出力部は信号を外部に出力する。
【００１９】
本実施例の特徴部分は、電流電圧変換部が増幅回路を含んで構成され、そして、１つの電流電圧変換部の出力ノードに２つの信号保持部が電気的に接続されたことである。
【００２０】
各部の詳細な構成を説明する。複数の画素１０１は３行３列の画素アレイを構成するように配されている。画素１０１の数は、複数であればいくつでもよい。たとえば、複数の画素１０１が１０００行以上、１５００列以上の画素アレイを構成してもよい。または、複数の画素１０１が一列に並び、ラインセンサを構成してもよい。
【００２１】
１つの画素列に含まれる複数の画素１０１の信号は、共通の回路によって処理される。以下では、１つの画素列に配された画素１０１からの信号を処理するための回路を例に説明する。他の画素列においても、説明の対象となっている画素列と同様の回路構成となっている。
【００２２】
画素１０１は、少なくとも光電変換部と画素増幅部を含む。光電変換部によって入射光が電荷に変換される。そして、画素増幅部が発生した電荷の量に基づいた電流信号を出力する。つまり、画素１０１は電流信号を出力する信号源である。画素１０１は画素からの電流信号が出力されるＯＵＴノードを有する。画素はさらに、必要に応じて、バイアス電流源からのバイアス電流が供給されるＢＩＡＳノードや、駆動信号が供給される複数のノード（ＰＴＸノード、ＰＲＥＳノード、ＰＳＥＬノード）を有する。画素の詳しい構成については後述する。
【００２３】
画素１０１のＢＩＡＳノードはバイアス電流源１０２に電気的に接続される。複数の画素１０１が共通のバイアス電流源１０２に接続されてもよい。例えば、本実施例では、同一の画素列に配された複数の画素１０１のＢＩＡＳノードが共通のバイアス電流源１０２に接続される。あるいは、同一の列に配された複数の画素１０１のそれぞれに対応して、１つずつバイアス電流源１０２が配されてもよい。
【００２４】
画素１０１のＰＴＸノード、ＰＲＥＳノード、ＰＳＥＬノードは、垂直走査回路１０３と電気的に接続される。垂直走査回路１０３は、ＰＴＸノード、ＰＲＥＳノード、及びＰＳＥＬノードに駆動信号を供給する。垂直走査回路１０３は同一の画素行に含まれる複数の画素１０１に共通の駆動信号を供給することができる。また、垂直走査回路１０３は異なる画素行に含まれる複数の画素１０１に互いに独立した駆動信号を供給することができる。垂直走査回路１０３によって、画素行ごとに画素１０１からの信号が読み出される。
【００２５】
画素１０１のＯＵＴノードは、第１出力線１０４に電気的に接続される。複数の画素１０１が共通の第１出力線１０４に接続されてもよい。例えば、本実施例では同一の画素列に配された複数の画素１０１のＯＵＴノードが共通の第１出力線１０４に接続される。そして、複数の画素１０１からの電流信号が第１出力線１０４に出力される。
【００２６】
第１出力線１０４は、カレントミラー回路に電気的に接続される。カレントミラー回路の出力ノードは第２出力線１０７に接続される。カレントミラー回路は、入力側トランジスタ１０５及び出力側トランジスタ１０６によって構成される。入力側トランジスタ１０５及び出力側トランジスタ１０６は、Ｐチャネル型のＭＯＳトランジスタである。入力側トランジスタ１０５のゲートとドレインとが短絡される。入力側トランジスタ１０５のソースは電源電圧供給線に電気的に接続される。電源電圧供給線は入力側トランジスタ１０５のソースに電源電圧ＶＤＤを供給する。出力側トランジスタ１０６のゲートは、入力側トランジスタ１０５のゲートと電気的に接続される。出力側トランジスタ１０６のソースは電源電圧供給線に接続される。電源電圧供給線は出力側トランジスタ１０６のソースに電源電圧ＶＤＤを供給する。第１出力線１０４は、入力側トランジスタ１０５のドレイン、及び当該ドレインと短絡されたゲートに電気的に接続される。出力側トランジスタ１０６のドレインは第２出力線１０７に電気的に接続される。
【００２７】
カレントミラー回路によって、入力側トランジスタ１０５を流れる電流が、出力側トランジスタ１０６にミラーリングされる。つまり、カレントミラー回路は、第１出力線１０４の電流信号に応じた電流信号（ミラー電流信号）を第２出力線１０７に出力する。カレントミラー回路は、第１出力線１０４の電流信号に対して増幅、あるいは減衰されたミラー電流信号を出力してもよい。入力側トランジスタ１０５と出力側トランジスタ１０６とのサイズの比によって増幅（減衰）率を決定することができる。例えば、入力側トランジスタ１０５と出力側トランジスタ１０６とが同じチャネル長を有する場合、両者のチャネル幅の比が電流の増幅（減衰）率である。
【００２８】
第２出力線１０７は電流電圧変換部に電気的に接続される。電流電圧変換部は、オペアンプ１０８、及び変換抵抗１０９により構成される。第２出力線１０７はオペアンプ１０８の一方の入力ノード１１０に電気的に接続される。オペアンプ１０８の他方の入力ノード１１１は基準電圧供給線に接続される。基準電圧供給線は、オペアンプ１０８の当該他方の入力ノード１１１（２つの入力ノードのうち、第２出力線１０７に接続されていない入力ノード）に基準電圧ＶＲＥＦを供給する。第２出力線１０７が接続された入力ノード１１０は、変換抵抗１０９を介してオペアンプ１０８の出力ノード１１２に電気的に接続される。つまり、変換抵抗１０９は一端が第２出力線１０７及びオペアンプ１０８の入力ノード１１０に接続され、他端がオペアンプ１０８の出力ノード１１２に接続される。
【００２９】
オペアンプ１０８は、その２つの入力ノードの電圧が等しくなるように動作する。入力ノード１１１には所定の参照電圧ＶＲＥＦが供給されているので、もう一方の入力ノード１１０の電圧、つまり変換抵抗１０９の一端の電圧も参照電圧ＶＲＥＦとなる。このため、オペアンプ１０８の出力ノード１１２（変換抵抗１０９の他端）の電圧は、変換抵抗１０９での電圧降下の大きさ、つまり変換抵抗１０９に流れる電流の大きさで決まる。オペアンプ１０８の入力抵抗が高いため、第２出力線１０７からの電流は、ほとんどが変換抵抗１０９に流れる。したがって、オペアンプ１０８の出力ノード１１２には、第２出力線１０７の電流信号の大きさに応じた電圧が出力される。このように、第２出力線１０７からの電流信号は、電流電圧変換部によって電圧信号に変換される。
【００３０】
変換抵抗１０９の抵抗値を可変にすることで、電流信号から電圧信号への変換におけるゲインを変えることができる。抵抗値を大きくすることで、ゲインを大きくできる。例えば入力される電流信号が小さい場合には、ゲインを大きくすることでノイズの影響を低減できる。一方で、抵抗値を小さくすることで、ゲインを小さくできる。入力される電流信号が大きい場合にはゲインを小さくすることで、広いダイナミックレンジを得ることができる。
【００３１】
電流電圧変換部においてゲインを変化させても、流れる電流値は変わらない。そのため、電力消費量は変わらない。このように、電流自体を増幅させる場合に比べて、電力消費を低減することが可能である。
【００３２】
電流電圧変換部の出力ノード（オペアンプ１０８の出力ノード１１２）は、電圧信号保持部に電気的に接続される。電圧信号保持部は第１スイッチ１１３、第２スイッチ１１４、ＣＴＮ容量１１５、ＣＴＳ容量１１６によって構成される。第１スイッチ１１３は、オペアンプ１０８の出力ノード１１２とＣＴＮ容量１１５の一端との間の電気的経路に配される。第１スイッチ１１３のゲートはＰＴＮノードに接続される。ＣＴＮ容量１１５の他端には基準電圧ＧＮＤが供給される。第２スイッチ１１４は、オペアンプ１０８の出力ノード１１２とＣＴＳ容量１１６の一端との間の電気的経路に配される。第１スイッチ１１４のゲートはＰＴＳノードに接続される。ＣＴＳ容量１１６の他端には基準電圧ＧＮＤが供給される。
【００３３】
ＰＴＮノード及びＰＴＳノードには、それぞれ第１スイッチ１１３及び第２スイッチ１１４のオンとオフを制御するための駆動信号が供給される。ＰＴＮノードに供給される駆動信号により第１スイッチ１１３がオンすると、オペアンプ１０８の出力ノード１１２の電圧がＣＴＮ容量１１５に保持される。ＰＴＳノードに供給される駆動信号により第２スイッチ１１４がオンすると、オペアンプ１０８の出力ノード１１２の電圧がＣＴＳ容量１１６に保持される。このように、電圧信号保持部は、電流電圧変換部によって変換された電圧信号を保持することができる。
【００３４】
電圧信号保持部は、出力部に電気的に接続される。出力部は、第３スイッチ１１７、第４スイッチ１１８、及び出力アンプ１２１により構成される。ＣＴＮ容量１１５は、第３スイッチ１１７を介して第３出力線１１９に接続される。ＣＴＳ容量１１６は、第４スイッチ１１８を介して第４出力線１２０に接続される。第３スイッチ１１７及び第４スイッチ１１８のゲートは水平走査回路１２２に接続される。第３出力線１１９及び第４出力線１２０はそれぞれ出力アンプ１２１に接続される。出力アンプ１２１の出力ノードは、後段の信号処理回路（不図示）に接続されうる。
【００３５】
水平走査回路１２２は、第３スイッチ１１７及び第４スイッチ１１８のオンとオフを制御する駆動信号を供給する。第３スイッチ１１７がオンすると、ＣＴＮ容量１１５に保持された電圧信号が容量分割によって第３出力線１１９に読み出される。第４スイッチ１１８がオンすると、ＣＴＳ容量１１６に保持された電圧信号が容量分割によって第４出力線１２０に読み出される。出力アンプ１２１は第３出力線１１９及び第４出力線１２０の電圧信号を増幅して出力する。あるいは、出力アンプ１２１が差分処理を行う差分処理回路であってもよい。例えば、出力アンプ１２１は第３出力線１１９及び第４出力線１２０の電圧差を増幅して出力する。このように、出力部は電圧信号保持部に保持された電圧信号を出力する。
【００３６】
本明細書において、容量分割とは、容量がスイッチによって別の容量に接続された時に、容量に保持された電圧が２つの容量の合成容量に応じた電圧に変換されることを意味する。例えば、ＣＴＳ容量１１６に保持された電圧が、ＣＴＳ容量１１６の容量値と第４出力線の容量値の合成容量に応じた電圧に変換される。
【００３７】
以上に説明したように、信号源である画素からの信号が、電圧信号に変換されて外部に出力される。
【００３８】
次に、画素１０１の詳細な構造について説明する。画素１０１は、少なくとも光電変換部と画素増幅部を含む。光電変換部によって入射光が電荷に変換される。そして、画素増幅部が発生した電荷の量に基づいた電流信号を出力する。
【００３９】
図２に画素１０１の回路の例を示す。本実施例において、光電変換部はフォトダイオード（以下、ＰＤ）２０１であり、画素増幅部は差動増幅回路である。差動増幅回路は第１入力トランジスタ２０２及び第２入力トランジスタ２０３を含んで構成される。さらに本実施例の画素１０１は、転送トランジスタ２０４、リセットトランジスタ２０５、第１選択トランジスタ２０６、第２選択トランジスタ２０７、抵抗Ｒ１、及び抵抗Ｒ２を含む。
【００４０】
ＰＤ２０１のアノードには基準電圧ＧＮＤが供給される。ＰＤ２０１のカソードは転送トランジスタ２０４を介して、ノード２０８に接続される。転送トランジスタ２０４は、ＰＤ２０１で発生した電荷をノード２０８に転送する。
【００４１】
第１入力トランジスタ２０２のゲートは、ノード２０８に接続される。第１入力トランジスタ２０２のゲートは差動増幅回路の第１入力ノードである。第１入力トランジスタ２０２のゲートの電圧はノード２０８に転送された電荷の量に応じた電圧となる。つまり、ノード２０８において転送された電荷が電圧に変換される。第１入力トランジスタ２０２のドレインは電源電圧供給線に接続される。電源電圧供給線は第１入力トランジスタのドレインに電源電圧ＳＶＤＤを供給する。なお、電源電圧ＳＶＤＤは、カレントミラー回路に供給される電源電圧ＶＤＤと同じであってもよい。両者が異なる電圧であってもよい。第１入力トランジスタ２０２のソースは抵抗Ｒ１を介して第１選択トランジスタ２０６のドレインに接続される。
【００４２】
第２入力トランジスタ２０３のゲートは、リセット電圧供給線に接続される。第２入力トランジスタ２０２のゲートは差動増幅回路の第２入力ノードである。リセット電圧供給線から第２入力トランジスタ２０３のゲートにリセット電圧ＶＲＥＳが供給される。第２入力トランジスタ２０３のソースは抵抗Ｒ２を介して第１選択トランジスタ２０６のドレインに接続される。第２入力トランジスタ２０３のドレインは、第２選択トランジスタ２０７のソースに接続される。
【００４３】
ノード２０８はリセットトランジスタ２０５を介して、リセット電圧供給線に接続される。リセットトランジスタ２０５がオンすると、ノード２０８にリセット電圧ＶＲＥＳが供給される。つまり、リセットトランジスタ２０５は、第１入力ノードの電圧をリセットする。
【００４４】
第１選択トランジスタ２０６のドレインは抵抗Ｒ１及び抵抗Ｒ２に接続される。第１選択トランジスタ２０６のソースはＢＩＡＳノードに接続される。第２選択トランジスタ２０７のドレインはＯＵＴノードに接続される。なお、ＢＩＡＳノードはバイアス電流源に接続される。また、ＯＵＴノードは第１出力線に接続される。
【００４５】
転送トランジスタ２０４のゲートはＰＴＸノードに接続される。リセットトランジスタ２０５のゲートはＰＲＥＳノードに接続される。第１選択トランジスタ２０６のゲート及び第２選択トランジスタ２０７のゲートはいずれもＰＳＥＬノードに接続される。各トランジスタのオンとオフを制御する駆動信号が、垂直走査回路１０３から各トランジスタのゲートに供給される。
【００４６】
第１入力トランジスタ２０２、及び第２入力トランジスタ２０３は差動対を構成する。つまり、２つのトランジスタのソースが共通のバイアス電流源に接続される。そして、それぞれのゲートが２つの入力ノードであり、２つの入力ノードの電圧差に応じた電流信号が第２入力トランジスタのドレイン電流として流れる。このように、差動対である第１入力トランジスタ２０２と第２入力トランジスタ２０３とが差動増幅回路を構成する。
【００４７】
また、第１及び第２選択トランジスタは電流信号を出力する画素を選択する。つまり、第１及び第２選択トランジスタがオンであれば、差動増幅回路から画素のＯＵＴノードに電流信号が出力される。
【００４８】
図２において、第１選択トランジスタ２０６、及び第２選択トランジスタ２０７は画素を選択するために設けられる。第１選択トランジスタ２０６が配されることによって、非選択時の消費電流が低減される。第２選択トランジスタ２０７が配されることによって、第１出力線１０４の寄生容量低減の効果が得られる。
【００４９】
図２において、第１選択トランジスタ２０６及び第２選択トランジスタ２０７のいずれか一方が省略されてもよい。第２選択トランジスタ２０７が省略された場合は、差動対の対称性が向上するため、より正確な信号を出力できる。
【００５０】
また、第１入力トランジスタ２０２と電源電圧供給線の間の電気的経路に第３選択トランジスタが配されてもよい。第２選択トランジスタ２０７及び第３選択トランジスタの両方が配された場合にも、差動対の対称性が向上するため、より正確な信号を出力できる。
【００５１】
あるいは、第１選択トランジスタ２０６及び第２選択トランジスタ２０７の両方が省略されてもよい。この場合は、第１入力トランジスタ２０２及び第２入力トランジスタ２０３のゲートに、両者をオフにする電圧を供給することで画素を非選択状態にすることができる。具体的には一例としてリセット電圧供給線にリセット電圧ＶＲＥＳとは異なる電圧を供給する電圧供給手段があればよい。第１選択トランジスタ２０６及び第２選択トランジスタ２０７の両方を省略することでトランジスタの数を減らすことができるので、開口率を向上させることができる。
【００５２】
また、転送トランジスタ２０４は必要に応じて設けられる。図２に示された回路の変形例では、転送トランジスタ２０４が省略される。これによりトランジスタの数を減らすことができるので、開口率を向上させることができる。
【００５３】
次に、画素１０１の別の形態について説明する。画素１０１は、少なくとも光電変換部と画素増幅部を含む。光電変換部によって入射光が電荷に変換される。そして、画素増幅部が発生した電荷の量に基づいた電流信号を出力する。
【００５４】
図３に画素１０１の回路の別の例を示す。本実施例において、光電変換部はフォトダイオード（以下、ＰＤ）２０１であり、画素増幅部は差動増幅回路である。差動増幅回路は第１入力トランジスタ２０２及び第２入力トランジスタ２０３を含んで構成される。さらに本実施例の画素１０１は、転送トランジスタ２０４、リセットトランジスタ２０９、接続トランジスタ２１０、第１選択トランジスタ２０６、第２選択トランジスタ２０７、抵抗Ｒ１、及び抵抗Ｒ２を含む。
【００５５】
ＰＤ２０１のアノードには基準電圧ＧＮＤが供給される。ＰＤ２０１のカソードは転送トランジスタ２０４を介して、ノード２０８に接続される。転送トランジスタ２０４は、ＰＤ２０１で発生した電荷をノード２０８に転送する。
【００５６】
第１入力トランジスタ２０２のゲートは、ノード２０８に接続される。第１入力トランジスタ２０２のゲートは差動増幅回路の第１入力ノードである。第１入力トランジスタ２０２のゲートの電圧はノード２０８に転送された電荷の量に応じた電圧となる。つまり、ノード２０８において転送された電荷が電圧に変換される。第１入力トランジスタ２０２のドレインは電源電圧供給線に接続される。電源電圧供給線は第１入力トランジスタのドレインに電源電圧ＳＶＤＤを供給する。なお、電源電圧ＳＶＤＤは、カレントミラー回路に供給される電源電圧ＶＤＤと同じであってもよい。両者が異なる電圧であってもよい。第１入力トランジスタ２０２のソースは抵抗Ｒ１を介して第１選択トランジスタ２０６のドレインに接続される。
【００５７】
第２入力トランジスタ２０３のゲートは、後述する接続トランジスタ２１０のソースに接続される。第２入力トランジスタ２０２のゲートは差動増幅回路の第２入力ノードである。第２入力トランジスタ２０３のソースは抵抗Ｒ２を介して第１選択トランジスタ２０６のドレインに接続される。第２入力トランジスタ２０３のドレインは、第２選択トランジスタ２０７のソースに接続される。
【００５８】
ノード２０８はリセットトランジスタ２０９を介して、リセット電圧供給線に接続される。リセットトランジスタ２０９がオンすると、ノード２０８にリセット電圧ＶＲＥＳが供給される。つまり、リセットトランジスタ２０９は、第１入力ノードをリセットする。
【００５９】
接続トランジスタ２１０は第１入力トランジスタ２０２のゲート（ノード２０８）と第２入力トランジスタ２０３のゲートとの間の電気的経路に配される。つまり、接続トランジスタ２１０のソースドレインの一方は第１入力トランジスタ２０２のゲートに接続される。そして、接続トランジスタ２１０のソースドレインの他方は第２入力トランジスタ２０３のゲートに接続される。接続トランジスタ２１０がオンすると、第１入力トランジスタ２０２のゲートと第２入力トランジスタ２０３のゲートとが短絡される。リセットトランジスタ２０９及び接続トランジスタ２１０が両方ともオンすることで、リセットトランジスタ２０９及び接続トランジスタ２１０を介して第２入力トランジスタ２０３のゲートにリセット電圧ＶＲＥＳが供給される。
【００６０】
第１選択トランジスタ２０６のドレインは抵抗Ｒ１及び抵抗Ｒ２に接続される。第１選択トランジスタ２０６のソースはＢＩＡＳノードに接続される。第２選択トランジスタ２０７のドレインはＯＵＴノードに接続される。なお、ＢＩＡＳノードはバイアス電流源に接続される。また、ＯＵＴノードは第１出力線に接続される。
【００６１】
転送トランジスタ２０４のゲートはＰＴＸノードに接続される。リセットトランジスタ２０９のゲート及び接続トランジスタ２１０のゲートはいずれもＰＲＥＳノードに接続される。第１選択トランジスタ２０６のゲート及び第２選択トランジスタ２０７のゲートはいずれもＰＳＥＬノードに接続される。各トランジスタのオンとオフを制御する駆動信号が、垂直走査回路１０３から各トランジスタのゲートに供給される。
【００６２】
なお、図３ではリセットトランジスタ２０９のゲートと接続トランジスタ２１０のゲートとが接続されているが、それぞれに独立に駆動信号を供給する構成でもよい。この場合、リセットトランジスタ２０９と接続トランジスタ２１０とを独立に制御することが可能となる。例えば、両方のトランジスタがオンの状態から、リセットトランジスタ２０９を先にオフにして、その後、接続トランジスタ２１０をオフにするという制御を行ってもよい。
【００６３】
第１入力トランジスタ２０２、及び第２入力トランジスタ２０３は差動対を構成する。つまり、２つのトランジスタのソースが共通のバイアス電流源に接続される。そして、それぞれのゲートが２つの入力ノードであり、２つの入力ノードの電圧差に応じた電流信号が第２入力トランジスタのドレイン電流として流れる。このように、差動対である第１入力トランジスタ２０２と第２入力トランジスタ２０３とが差動増幅回路を構成する。
【００６４】
第１及び第２選択トランジスタは電流信号を出力する画素を選択する。つまり、第１及び第２選択トランジスタがオンであれば、差動増幅回路から画素のＯＵＴノードに電流信号が出力される。
【００６５】
続いて、図３に示された画素回路の変形例を説明する。図３に示された画素回路において、第２入力トランジスタ２０３のゲートとリセット電圧供給線との間の電気的経路に、第２のリセットトランジスタが配されてもよい。この場合、差動増幅回路の２つの入力ノードの対称性が高くなるので、差動増幅回路の精度を向上させることができる。
【００６６】
この場合に、リセットトランジスタ２０９を省略した構成でもよい。このような回路を図４に示す。第１入力トランジスタ２０２の入力ノードに接続されるトランジスタの数は、転送トランジスタ２０４と接続トランジスタ２１０の２つである。第２入力トランジスタ２０３の入力ノードに接続されるトランジスタの数は、第２のリセットトランジスタと接続トランジスタ２１０の２つである。このように、差動増幅回路の２つの入力ノードに接続されるトランジスタの数を同じにできるため、差動増幅回路の精度を高めることが可能となる。
【００６７】
また、図３及び図４において、第１選択トランジスタ２０６、及び第２選択トランジスタ２０７は画素を選択するために設けられる。第１選択トランジスタ２０６が配されることによって、非選択時の消費電流が低減される。第２選択トランジスタ２０７が配されることによって、第１出力線１０４の寄生容量低減の効果が得られる。
【００６８】
図３及び図４において、第１選択トランジスタ２０６及び第２選択トランジスタ２０７のいずれか一方が省略されてもよい。第２選択トランジスタ２０７が省略された場合は、差動増幅回路の２つの入力ノードの対称性が高くなるので、差動増幅回路の精度を向上させることができる。
【００６９】
また、第１入力トランジスタ２０２と電源電圧供給線の間の電気的経路に第３選択トランジスタが配されてもよい。第２選択トランジスタ２０７及び第３選択トランジスタの両方が配された場合にも、差動対の対称性が向上するため、より正確な信号を出力できる。
【００７０】
あるいは、第１選択トランジスタ２０６及び第２選択トランジスタ２０７の両方が省略されてもよい。この場合は、第１入力トランジスタ２０２及び第２入力トランジスタ２０３のゲートに、両者をオフにする電圧を供給することで画素を非選択状態にすることができる。具体的には一例としてリセット電圧供給線にリセット電圧ＶＲＥＳとは異なる電圧を供給する電圧供給手段があればよい。第１選択トランジスタ２０６及び第２選択トランジスタ２０７の両方を省略することで、トランジスタの数を減らすことができるので、開口率の向上に有利である。
【００７１】
さらに別の変形例として、図３に示された画素回路において、ＰＤ２０１の電荷が第２入力トランジスタ２０３のゲートに転送される構成でもよい。つまり、転送トランジスタがＰＤ２０１と第１入力トランジスタ２０２のゲートとの間ではなく、ＰＤ２０１と第２入力トランジスタ２０３のゲートとの間の電気的経路に配される。図３の回路ではリセット電圧ＶＲＥＳが供給された後に、第１入力トランジスタ２０２及び第２入力トランジスタ２０３の両方のゲートをフローティングにすることができる。そのため、ＰＤ２０１の電荷がどちらの入力ノードに転送されても、２つの入力ノードの電圧の差に応じた電流がＯＵＴノードから出力される。この変形例においては、図４に示された回路と同様に、差動増幅回路の２つの入力ノードに接続されるトランジスタの数を同じにできるため、差動増幅回路の精度を高めることが可能となる。
【００７２】
図２や図３、図４に示された画素１０１においては、ＰＤ２０１からノード２０８に信号電荷である電子が転送される。そのため、ノード２０８がリセットされた状態で電荷が転送されると、ノード２０８の電圧は低くなる。そして、転送される電荷（電子）の量が多いほど、ノード２０８の電圧が低くなる。入力トランジスタ２０２、２０３はＮチャネル型なので、明時に出力される電流の大きさは、暗時に出力される電流の大きさよりも大きくなる。一方、ＰＤ２０１の電荷が、第２入力トランジスタ２０３のゲートに転送される回路では、転送される電荷の量が多いほど出力される電流の大きさが小さくなる。なお、暗時とは、ノード２０８の電圧がリセットされ、電荷が転送されていない状態を含む。
【００７３】
図３、図４に示された回路では、差動増幅回路の２つの入力ノードに接続された接続トランジスタを有する。これによって、入力ノードをリセットしたときに生じるリセットノイズが２つの入力ノードにほぼ均等に分配される。差動増幅によって分配されたリセットノイズが相殺されるため、出力される電流信号に含まれるノイズを低減することが可能となる。
【００７４】
図２、図３、及び図４に示された回路は、光電変換部で発生した電荷の量に応じた電流信号を第１出力線１０４に読み出すための回路である。第１出力線１０４には、複数の光電変換部からの電流信号が出力される。そのため、図１が示す通り、図２、図３、及び図４のいずれかに示された回路が繰り返し配される。言い換えると、複数の光電変換部に対応して、読み出し回路を構成する素子（例えば第１、第２入力トランジスタやリセットトランジスタなど）が繰り返し配される。
【００７５】
ここでは、１つの光電変換部に対して１つの割合で、各素子が繰り返し配される例を説明した。変形例として、２つ以上の光電変換部に対して１つの割合で、各素子が繰り返し配されてもよい。例えば、２つの光電変換部の電荷が同じ第１入力トランジスタのゲートに転送される構成でもよい。このような構成によって、２つの光電変換部が転送トランジスタを除く画素回路を共有できる。その結果、読み出し回路に含まれる素子の数を減らすことができる。
【００７６】
本実施例では、複数の光電変換部に対応して繰り返し配されるトランジスタは、全て同一の導電型である。具体的には、２つの入力トランジスタ２０２、２０３、転送トランジスタ２０４、リセットトランジスタ２０５、第１選択トランジスタ２０６、第２選択トランジスタ２０７、リセットトランジスタ２０９、接続トランジスタ２１０がいずれもＮチャネル型である。このような構成によれば、画素内に配されるウェルの導電型を１つにできるため、画素における光電変換部が占める面積の割合を大きくすることができる。結果として、感度あるいは飽和電荷量、またはその両方を向上させることができる。しかし、必要に応じてこれらのトランジスタの一部を別の導電型のトランジスタとしてもよい。
【００７７】
さらに、ＰＤ２０１が電子を蓄積する構成では、繰り返し配される複数のトランジスタがいずれもＮ型チャネルであることが好ましい。ＰＤ２０１がホールを蓄積する構成では、繰り返し配される複数のトランジスタがいずれもＰ型チャネルであることが好ましい。これによって、ＰＤ２０１の電荷蓄積領域となる半導体領域と、トランジスタを同じ導電型のウェルに配することができる。結果として感度あるいは飽和電荷量、またはその両方を向上させることができる。
【００７８】
なお、電流信号を共通の出力線に読み出すための回路に、繰り返し配されず、複数の光電変換部に共通に配された素子が含まれてもよい。例えば、図１のバイアス電流源１０２は、画素の差動増幅回路が動作するためのバイアス電流を供給している。つまり、バイアス電流源１０２は、読み出し回路に含まれる。しかし、バイアス電流源１０２は、複数の出力線のそれぞれに対して１つずつ配されているのみである。このような素子は、共通の出力線に信号が出力される複数の光電変換部に対応して、繰り返し配された素子ではない。
【００７９】
図５は、図３に示された画素１０１の平面構造の概略図である。画素回路はシリコン基板などの半導体基板に形成される。半導体基板は、素子分離部５０１で規定された活性領域を含む。ＰＤ、トランジスタ、抵抗などの素子は、活性領域に配される。
【００８０】
素子分離部５０１は例えばＬＯＣＯＳ（ＬＯＣａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）やＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｒａｔｉｏｎ）などの絶縁体を用いた分離構造である。あるいは、素子分離部５０１はＰＮ接合を用いた分離構造であってもよい。素子分離部５０１は、トランジスタやＰＤを電気的に分離する。
【００８１】
本実施例では、各トランジスタはＭＯＳ型トランジスタである。つまり、各トランジスタはソース領域、ドレイン領域、ゲート電極、及びチャネル領域を有する。ソース領域、ドレイン領域、及びチャネル領域は半導体基板に配された半導体領域である。ゲート電極は、半導体基板上に絶縁膜を介して配されたポリシリコンなどで構成される。
【００８２】
ＰＤ２０１は半導体領域５０２によって構成される。第１入力トランジスタ２０２のソース、ドレイン及びゲートは、それぞれ半導体領域５０３、５０４及びゲート電極５０５によって構成される。第２入力トランジスタ２０３のソース、ドレイン及びゲートは、それぞれ半導体領域５０６、５０７及びゲート電極５０８によって構成される。また、半導体領域５０３、５０６は、それぞれ抵抗Ｒ１、Ｒ２を構成する。転送トランジスタ２０４のゲートはゲート電極５０９によって構成される。第１選択トランジスタ２０６のソース、ドレイン及びゲートは、それぞれ半導体領域５１０、５１１及びゲート電極５１２によって構成される。第２選択トランジスタ２０７のソース、ドレイン及びゲートは、それぞれ半導体領域５０７、５１３及びゲート電極５１２によって構成される。リセットトランジスタ２０９のソース、ドレイン及びゲートは、それぞれ半導体領域５１４、５１５及びゲート電極５１６によって構成される。接続トランジスタ２１０のソース、ドレイン及びゲートは、それぞれ半導体領域５１４、５１７及びゲート電極５１６によって構成される。
【００８３】
ソース、ドレインを構成する半導体領域、及びゲート電極にはコンタクトプラグ５１８が接続される。半導体領域及びゲート電極は、それぞれコンタクトプラグ５１８を介して配線に接続される。例えば、半導体領域５１４とゲート電極５０５とは、配線によって互いに接続され、図３のノード２０８を構成する。詳細な接続関係は図３に示されているので、ここではその説明を省略する。
【００８４】
図５が示すように、互いに接続される２つのノードが、共通の半導体領域あるいは共通のゲート電極によって構成されてもよい。例えば、第２入力トランジスタ２０３のドレインは第２選択トランジスタ２０７のソースに接続されるので、両者はいずれも共通の半導体領域５０７によって構成される。しかし、それぞれが別々の半導体領域で構成されてもよい。同様に、リセットトランジスタ２０９のゲートと接続トランジスタ２１０のゲートが、分離されたゲート電極でそれぞれ構成されてもよい。図５では、半導体領域５０３、５０６によって抵抗Ｒ１、Ｒ２が構成されている。しかし、抵抗Ｒ１、Ｒ２が例えばポリシリコンなどの薄膜抵抗で形成されてもよい。
【００８５】
図５に示される平面構造では、第１入力トランジスタのゲート電極５０５から第２入力トランジスタのゲート電極５０８までの構造が線対称になっている。このように、差動対を構成する２つの入力トランジスタの平面構造が対称性を有することによって、差動増幅回路の精度を向上させることができる。
【００８６】
図６は、図５の線分ＡＢに沿った断面構造の概略図である。図６にはＰＤ２０１、転送トランジスタ２０４、及び第１入力トランジスタ２０２が示される。図６において、図５と同様の部分については同一の符号が付されている。
【００８７】
ＰＤ２０１はＮ型の半導体領域５０２で構成される。Ｎ型半導体領域５０２には、光電変換によって発生した電荷が収集される。第１入力トランジスタ２０２のソース、ドレインは、Ｎ型の半導体領域５０３、５０４で構成される。すなわち、第１入力トランジスタ２０２はＮチャネル型である。これらのＮ型半導体領域は、Ｐ型ウェル５１９に配される。Ｐ型ウェル５１９には基準電圧ＧＮＤが供給される。
【００８８】
Ｐ型ウェル５１９は、例えば半導体基板に不純物を拡散させて形成された半導体領域である。あるいは、Ｐ型ウェル５１９はＰ型の半導体基板であってもよい。あるいは、Ｐ型ウェル５１９はエピタキシャル成長によって形成されたＰ型の半導体領域であってもよい。
【００８９】
ＰＤ２０１のＮ型半導体領域５０２に隣接して、Ｐ型半導体領域５２０が配される。Ｐ型半導体領域５２０はＰ型ウェル５１９と接続され、基準電位ＧＮＤが供給される。Ｐ型半導体領域５２０によって、半導体基板と絶縁体との界面で発生する暗電流に起因するノイズを低減することができる。
【００９０】
画素回路を構成するトランジスタの導電型が同一であれば、図６のようにウェルの導電型を１つのみにすることができる。これによって、画素における光電変換部が占める面積の割合を大きくすることができるので、感度あるいは飽和電荷量、またはその両方を向上させることができる。
【００９１】
さらに、本実施例では、ＰＤ２０１が電子を蓄積する構成になっている。このため、Ｐ型ウェル５１９にＮ型半導体領域５０２を形成することで、ＰＤ２０１を構成することが可能である。これによれば、ウェルの導電型を１つのみにすることができるため、感度あるいは飽和電荷量、またはその両方を向上させることができる。なお、ＰＤ２０１がホールを蓄積する変形例では、トランジスタの導電型がＰチャネル型である。これによって、ウェルの導電型を１つのみ（Ｎ型）にすることができる。
【００９２】
２つの導電型のウェルを配すると、当該２つのウェルの間にＰＮ接合が形成される。この場合、このＰＮ接合での電界の影響を受けないように、ＰＮ接合面から離れた位置に素子を配置する必要がある。したがって、光電変換部以外の部分が占める面積の割合が大きくなってしまう。
【００９３】
図６が示すように、光は矢印Ｌの方向に沿って半導体基板に入射する。このように、図６に示された光電変換装置は表面照射型である。
【００９４】
図７は、図５の線分ＡＢに沿った断面構造の別の例を示す概略図である。図７にはＰＤ２０１、転送トランジスタ２０４、及び第１入力トランジスタ２０２が示される。
【００９５】
図７に示された光電変換装置は、裏面照射型である。つまり、トランジスタのゲート電極や配線が配された側とは反対側の主面から半導体基板に光が入射する。図７において光が入射する方向は、矢印Ｌで示される。
【００９６】
図７において、図６と同様の部分には同様の符号を付し、詳細な説明は省略する。図７には、配線５２１が示されている。また、半導体基板の入射面側に、カラーフィルタ５２２、マイクロレンズ５２３が配される。
【００９７】
このような裏面照射型の光電変換装置では、入射面側において光を遮光する配線やゲート電極の面積を小さくすることができる。そのため、感度を向上させることが可能である。
【００９８】
なお、信号を読み出すための回路や信号処理回路を構成するトランジスタが配された第２の半導体基板が配線５２１の反対側に配されてもよい。つまり、ＰＤ２０１が配された第１の半導体基板と、トランジスタが配された第２の半導体基板とが、配線を間に挟んで対向して配されてもよい。このような構成によれば、光電変換部を含む半導体基板に配されるトランジスタの数を減らすことができる。そのため、光電変換部の面積を大きくすることが可能であり、感度を向上させることが可能である。
【００９９】
続いて本実施例の光電変換装置の動作について説明する。図８は駆動信号のタイミングチャートを示している。駆動信号ＰＳＥＬ、駆動信号ＰＲＥＳ、駆動信号ＰＴＸ、駆動信号ＰＴＮ、駆動信号ＰＴＳは、それぞれ図１のＰＳＥＬノード、ＰＲＥＳノード、ＰＴＸノード、ＰＴＮノード、ＰＴＳノードに供給される。駆動信号Ｈ１は、図１の一番左の画素列に対応する第３スイッチ１１７及び第４スイッチ１１８のゲートに供給される。駆動信号Ｈ２は、図１の中央の画素列に対応する第３スイッチ１１７及び第４スイッチ１１８のゲートに供給される。駆動信号Ｈ３は、図１の一番右の画素列に対応する第３スイッチ１１７及び第４スイッチ１１８のゲートに供給される。
【０１００】
各駆動信号はハイレベルとローレベルの少なくとも２値の電圧値を有する。ハイレベルは対応するトランジスタがオンとなる電圧である。ローレベルは対応するトランジスタがオフとなる電圧である。
【０１０１】
時刻Ｔ１の前は、ＰＲＥＳがハイレベルであり、他の駆動信号はローレベルである。この時は、リセット電圧ＶＲＥＳがノード２０８及び第２入力トランジスタ２０３のゲートに供給されている。また、この期間には転送トランジスタ２０４がオフであるため、光電変換によって発生した電荷がＰＤ２０１に蓄積されている。
【０１０２】
時刻Ｔ１に、ＰＳＥＬがハイレベルになる。これによって画素が選択される。つまり、画素増幅部の入力ノードの電圧に応じた電流信号が画素のＯＵＴノードから出力される。
【０１０３】
時刻Ｔ２においてＰＲＥＳがローレベルになる。これにより、ノード２０８がフローティングになる。図３に示される画素においては、ノード２０８と第２入力トランジスタ２０３のゲートとがそれぞれフローティングになる。
【０１０４】
時刻Ｔ３においてＰＴＮがハイレベルになる。ＰＴＮがハイレベルである期間に、画素の出力する電流信号から変換された電圧信号がＣＴＮ容量１１５に保持される。時刻Ｔ３では、画素増幅部の入力ノード（ノード２０８）の電圧はリセット電圧ＶＲＥＳである。そのため、画素がリセットされた状態で出力されるリセット信号がＣＴＮ容量１１５に保持される。このリセット信号には、リセットトランジスタがオフしたときに発生するノイズが含まれていてもよい。時刻Ｔ３から所定の時間の後、ＰＴＮはローレベルになる。
【０１０５】
時刻Ｔ４において、ＰＴＸがハイレベルになる。これによって、ＰＤ２０１で発生した電荷が、ノード２０８に転送される。このとき、ＰＤ２０１の全ての電荷が、ノード２０８に転送されることが好ましい。時刻Ｔ４から所定の時間の後、ＰＴＸはローレベルとなる。
【０１０６】
電荷がノード２０８に転送されることで、ノード２０８の電圧はリセット電圧ＶＲＥＳから変化する。転送される電荷の量に応じて、電圧の変化する量が決まる。一方で、第２入力トランジスタ２０３のゲートの電圧はリセット電圧ＶＲＥＳに保たれる。したがって、差動増幅回路の２つの入力には電荷の量に応じた電位差が与えられ、その電位差に基づく電流信号が画素から出力される。
【０１０７】
時刻Ｔ５においてＰＴＳがハイレベルになる。ＰＴＳがハイレベルである期間に、画素の出力する電流信号から変換された電圧信号がＣＴＳ容量１１６に保持される。時刻Ｔ５では、画素増幅部の入力ノード（ノード２０８）の電圧は、入射光によって発生した電荷の量に応じた電圧である。そのため、入射光の量に応じた光信号がＣＴＳ容量１１６に保持される。光信号には、リセットトランジスタがオフした時に発生するノイズが含まれていてもよい。時刻Ｔ５から所定の時間の後、ＰＴＳはローレベルになる。
【０１０８】
時刻Ｔ６にＰＲＥＳがハイレベルになり、時刻Ｔ７にＰＴＸがハイレベルになる。これによって、ノード２０８、及びＰＤのカソードにリセット電圧ＶＲＥＳが供給される。つまり、画素がリセットされる。時刻Ｔ７から所定の時間の後、ＰＴＸがローレベルになる。なお、時刻Ｔ６と時刻Ｔ７は同時であってもよいし、順番が逆であってもよい。画素がリセットされた後は、ＰＳＥＬをローレベルにする。遅くとも次に読み出す画素からの信号が出力される前に、ＰＳＥＬがローレベルになる。
【０１０９】
時刻Ｔ８以降は、各列の電圧信号保持部に保持された信号が出力部に順次読み出される。時刻Ｔ８において、Ｈ１がハイレベルになる。これにより、図１の一番左側の画素列に対応するＣＴＮ容量１１５とＣＴＳ容量１１６に保持された信号が出力部に読み出される。時刻Ｔ９において、Ｈ２がハイレベルになる。これにより図１の中央の画素列に対応するＣＴＮ容量１１５とＣＴＳ容量１１６に保持された信号が出力部に読み出される。時刻Ｔ１０において、Ｈ３がハイレベルになる。これにより図１の一番右側の画素列に対応するＣＴＮ容量１１５とＣＴＳ容量１１６に保持された信号が出力部に読み出される。
【０１１０】
すべての画素列の電圧信号保持部から信号が読み出されたら、異なる画素行の画素の読み出し動作を開始する。あるいは、画素からの信号が電圧信号保持部に保持されたら、異なる画素行の画素の読み出し動作を開始してもよい。例えば時刻Ｔ７において、次に読み出す画素の選択動作（時刻Ｔ１の駆動）を行ってもよい。各画素列において、電流電圧変換部の後段にさらに多くの信号保持容量が配された変形例では、時刻Ｔ８〜Ｔ１０の期間に光信号やリセット信号を出力してもよい。
【０１１１】
なお、選択トランジスタが省略される場合は駆動信号ＰＳＥＬが供給されない。その代り、駆動信号ＰＳＥＬがローレベルである期間に相当する期間に、入力トランジスタのゲートに当該入力トランジスタをオフにする電圧が印加される。これによって、画素を非選択とすることができる。
【０１１２】
図３に示される画素では、リセットトランジスタ２０９をオフするタイミングと接続トランジスタ２１０をオフするタイミングとをずらしてもよい。具体的には、時刻Ｔ２での動作において、リセットトランジスタ２０９を接続トランジスタ２１０よりも先にオフにする。これによって、リセット時に発生するノイズ（ｋＴＣノイズ等）が差動増幅回路の２つの入力ノードにほぼ等しく分配される。その結果、リセットノイズを差動増幅によって相殺することができるため、出力される電流信号に含まれるノイズを低減することが可能となる。
【０１１３】
なお、本実施例の画素増幅部は差動増幅回路で構成されるので、リセット信号の読み出しを行わなくても、画素ごとのオフセット成分やリセットノイズは除去することができる。しかし、リセット信号を出力することで、後段で発生するオフセット成分を除去することが可能になる。
【０１１４】
本実施例の光電変換装置の別の動作について説明する。複数の画素行の画素に、駆動信号ＰＳＥＬを並列に供給することで、複数の画素からの電流信号が第１出力線１０４に並列に出力される。例えば、複数の駆動信号ＰＳＥＬを同期して供給する。これによって、第１出力線１０４において複数の画素からの電流信号を加算あるいは平均化することが可能である。電流信号を加算あるいは平均化する場合には、駆動信号ＰＳＥＬ、駆動信号ＰＲＥＳ、駆動信号ＰＴＸを同時に複数の画素行に供給することが好ましい。
【０１１５】
このような加算あるいは平均化を行う動作について、図９を用いて説明する。図９は駆動信号のタイミングチャートを示している。駆動信号ＰＳＥＬｎ、駆動信号ＰＲＥＳｎ、駆動信号ＰＴＸｎは、図Ａのｎ行目の画素行に含まれる画素のＰＳＥＬノード、ＰＲＥＳノード、ＰＴＸノードにそれぞれ供給される。駆動信号ＰＳＥＬｎ＋１、駆動信号ＰＲＥＳｎ＋１、駆動信号ＰＴＸｎ＋１は、図Ａのｎ＋１行目の画素行に含まれる画素のＰＳＥＬノード、ＰＲＥＳノード、ＰＴＸノードにそれぞれ供給される。
【０１１６】
図９が示すように、ｎ行目の画素及びｎ＋１行目の画素のＰＳＥＬノード、ＰＲＥＳノード、ＰＴＸノードには、同相の駆動信号が供給される。この結果、２行分の画素から並列に第１出力線１０４に電流信号が出力される。なお、各時刻における動作は、図８の場合と同様であるので、詳細な説明は省略する。
【０１１７】
ここで、２つの画素からの電流信号を加算する場合には、バイアス電流源１０２の電流を、１つの画素のみから電流信号が出力される場合に比べて２倍にすればよい。これによって、各画素の差動増幅回路には単独で読み出される場合と同じバイアス電流が供給される。したがって、各画素を単独で読み出す場合と同じ電流信号が各画素から出力され、第１出力線１０４において加算される。３つ以上の画素からの電流信号を加算する場合には、加算する画素の数だけバイアス電流源１０２の電流を大きくすればよい。一方で、複数の画素からの電流信号を平均する場合には、バイアス電流源１０２の電流を、１つの画素のみから電流信号が出力される場合と同じにすればよい。
【０１１８】
以上に述べた通り、本実施例によれば、画素列間のオフセットを低減することが可能である。
【実施例２】
【０１１９】
本発明に係る別の実施例について説明する。本実施例の回路構成を図１０に示す。図１と同様の機能を有する部分には同じ符号が付されている。本実施例では、電流電圧変換部よりも後段の回路が図１の回路と異なっている。以下では、電流電圧変換部よりも後段の回路について説明し、その他の部分については図１の回路と同様であるため詳細な説明は省略する。
【０１２０】
本実施例は、電流電圧変換部から出力される電圧信号をクランプすることで、オフセットを除去することが特徴である。
【０１２１】
電流電圧変換部の出力ノード（オペアンプ１０８の出力ノード１１２）は、クランプ容量１００１の一方のノードに接続される。クランプ容量１００１の他方のノードは、第２オペアンプ１００２の第１入力ノードに接続される。第２オペアンプ１００２の第１入力ノードと第２オペアンプ１００２の出力ノードとの間には、第１帰還容量１００３、及び第１帰還スイッチ１００４が並列に接続される。第２オペアンプ１００２の第２入力ノードには、基準クランプ電圧ＶＣ０Ｒが供給される。第１帰還スイッチ１００４のゲートには、駆動信号ＰＣ０Ｒが供給される。駆動信号ＰＣ０Ｒがハイレベルの時に、第１帰還スイッチ１００４はオンする。駆動信号ＰＣ０Ｒがローレベルの時に、第１帰還スイッチ１００４はオフする。
【０１２２】
第２オペアンプ１００２の出力ノードは水平転送スイッチ１００５を介して水平出力線１００６に接続される。水平転送スイッチ１００５のゲートは、水平走査回路１２２に接続される。水平走査回路１２２が、水平転送スイッチ１００５を制御する。
【０１２３】
水平出力線１００６は出力部に接続される。本実施例の出力部は第３オペアンプ１００７、第２帰還容量１００８、第２帰還スイッチ１００９で構成される。水平出力線１００６は第３オペアンプの第１入力ノードに接続される。第２帰還容量１００８、及び第２帰還スイッチ１００９は、第３オペアンプ１００７の第１入力ノードと第３オペアンプ１００７の出力ノードとの間に並列に接続される。第３オペアンプ１００７の第２入力ノードには、第２参照電圧ＶＲＥＦ２が供給される。第２帰還スイッチ１００９のゲートには、駆動信号ＰＣＨＲが供給される。
【０１２４】
なお、本実施例においては、オペアンプ１０８の入力ノード１１１に、第１参照電圧ＶＲＥＦ１が供給される。第１参照電圧ＶＲＥＦ１は、実施例１の参照電圧ＶＲＥＦと同様の機能を有する。
【０１２５】
本実施例において、画素１０１の回路構成は実施例１と同様である。図２、図３、あるいは図４に示された回路が適用される。また、画素１０１の平面構造、断面構造は実施例１と同様である。図５、図６、図７に示された構造が適用される。
【０１２６】
続いて本実施例の光電変換装置の動作について説明する。図１１は駆動信号のタイミングチャートを示している。駆動信号ＰＳＥＬ、駆動信号ＰＲＥＳ、駆動信号ＰＴＸは、それぞれ図１０のＰＳＥＬノード、ＰＲＥＳノード、ＰＴＸノードに供給される。駆動信号Ｈ１は、図１０の一番左の画素列に対応する水平転送スイッチ１００５のゲートに供給される。駆動信号Ｈ２は、図１０の中央の画素列に対応する水平転送スイッチ１００５のゲートに供給される。駆動信号Ｈ３は、図１０の一番右の画素列に対応する水平転送スイッチ１００５のゲートに供給される。駆動信号ＰＣ０Ｒは第１帰還スイッチ１００４のゲートに供給される。駆動信号ＰＣＨＲは第２帰還スイッチ１００９のゲートに供給される。
【０１２７】
時刻Ｔ１の前は、ＰＲＥＳがハイレベルであり、他の駆動信号はローレベルである。この時は、リセット電圧ＶＲＥＳがノード２０８及び第２入力トランジスタ２０３のゲートに供給されている。また、この期間には転送トランジスタ２０４がオフであるため、光電変換によって発生した電荷がＰＤ２０１に蓄積されている。
【０１２８】
時刻Ｔ１に、ＰＳＥＬがハイレベルになる。これによって画素が選択される。つまり、画素増幅部の入力ノードの電圧に応じた電流信号が画素のＯＵＴノードから出力される。
【０１２９】
時刻Ｔ２においてＰＲＥＳがローレベルになる。これにより、ノード２０８がフローティングになる。図３に示される画素においては、ノード２０８と第２入力トランジスタ２０３のゲートとがそれぞれフローティングになる。
【０１３０】
時刻Ｔ３においてＰＣ０Ｒがハイレベルになる。ＰＣ０Ｒがハイレベルである期間には第１帰還スイッチ１００４がオンであるため、第２オペアンプ１００２の入力ノード、出力ノードはいずれも基準クランプ電圧ＶＣ０Ｒとなる。一方、時刻Ｔ３では、画素増幅部の入力ノード（ノード２０８）の電圧はリセット電圧ＶＲＥＳである。そのため、電流電圧変換部の出力ノード１１２の電圧は、画素がリセットされた状態で出力される電流信号に応じた電圧である。このように、クランプ容量１００１にリセット信号がクランプされる。このリセット信号には、リセットトランジスタがオフしたときに発生するノイズが含まれていてもよい。時刻Ｔ３から所定の時間の後、ＰＣ０Ｒはローレベルになる。
【０１３１】
時刻Ｔ４において、ＰＴＸがハイレベルになる。これによって、ＰＤ２０１で発生した電荷が、ノード２０８に転送される。このとき、ＰＤ２０１の全ての電荷が、ノード２０８に転送されることが好ましい。時刻Ｔ４から所定の時間の後、ＰＴＸはローレベルとなる。
【０１３２】
電荷がノード２０８に転送されることで、ノード２０８の電圧はリセット電圧ＶＲＥＳから変化する。転送される電荷の量に応じて、電圧の変化する量が決まる。一方で、第２入力トランジスタ２０３のゲートの電圧はリセット電圧ＶＲＥＳに保たれる。したがって、差動増幅回路の２つの入力には電荷の量に応じた電位差が与えられ、その電位差に基づく電流信号が画素から出力される。そして、電流電圧変換部の出力ノード１１２には、電荷が転送された状態で出力される電流信号に応じた電圧（光信号）が生じる。このとき、第１帰還スイッチ１００４はオフであるため、第２オペアンプ１００２の出力ノードには光信号とリセット信号の差分に応じた電圧が生じる。クランプ容量１００１と第１帰還容量１００３との比がゲインである。
【０１３３】
時刻Ｔ５には、ＰＣＨＲがハイレベルとなり、第２帰還容量１００８の両端の電圧が、いずれも第２参照電圧ＶＲＥＦ２にリセットされる。ＰＣＨＲがローレベルになった後、Ｈ１がハイレベルとなる。これによって、第１帰還容量１００３の電圧が第２帰還容量１００８に転送される。つまり、第３オペアンプ１００７の出力ノードに、光信号とリセット信号の差分に応じた電圧が出力される。同じように、時刻Ｔ６、Ｔ７では、各列に保持された信号が出力部に順次読み出される。
【０１３４】
以上に述べた通り、本実施例はクランプ動作によって、リセット信号と光信号の差分に基づく電圧を出力する。このような構成によれば、画素列間のオフセットを低減することが可能である。
【実施例３】
【０１３５】
本発明に係る別の実施例について説明する。本実施例の回路構成を図１２に示す。図１と同様の機能を有する部分には同じ符号が付されている。
【０１３６】
本実施例の光電変換装置は複数の画素、カレントミラー回路、電流電圧変換部、電圧信号保持部、出力部、垂直走査回路、水平走査回路を有する。各画素では、入射光に応じた電荷が生じる。垂直走査回路は、画素に駆動信号を供給する。駆動信号によって、発生した電荷に基づく電流信号が画素から出力される。画素から出力された電流信号はカレントミラー回路を介して、電流電圧変換部に入力される。電流電圧変換部によって電流信号が電圧信号に変換される。電圧信号保持部は変換された電圧信号を保持する。水平走査回路によって、電圧信号保持部に保持された電圧信号が出力部に読み出される。出力部は信号を外部に出力する。
【０１３７】
本実施例の特徴部分は、カレントミラー回路が出力するミラー電流信号の増幅率を切り替えることが可能な点である。それ以外の部分は、実施例１と同様である。したがって、以下の説明では、実施例１と異なる部分について説明し、実施例１と同様の部分については説明を省略する。
【０１３８】
本実施例のカレントミラー回路は入力側トランジスタ１２０１と、３つの出力側トランジスタ１２０２、１２０３、１２０４とによって構成される。これらはいずれもＰチャネル型のＭＯＳトランジスタである。
【０１３９】
入力側トランジスタ１２０１のゲートとドレインとが短絡される。入力側トランジスタ１２０１のソースは電源電圧供給線に電気的に接続される。電源電圧供給線は入力側トランジスタ１２０１のソースに電源電圧ＶＤＤを供給する。入力側トランジスタ１２０１のドレイン及び当該ドレインと短絡されたゲートは、第１出力線１０４に電気的に接続される。
【０１４０】
３つの出力側トランジスタ１２０２、１２０３、１２０４は並列に接続される。具体的に、３つの出力側トランジスタ１２０２、１２０３、１２０４のソースは、いずれも電源電圧供給線に接続される。電源電圧供給線は３つの出力側トランジスタ１２０２、１２０３、１２０４のそれぞれのソースに電源電圧ＶＤＤを供給する。また、３つの出力側トランジスタ１２０２、１２０３、１２０４のゲートは、いずれも入力側トランジスタ１２０１のゲートに接続される。そして、３つの出力側トランジスタ１２０２、１２０３、１２０４のドレインは、いずれも第２出力線１０７に電気的に接続される。
【０１４１】
ここで、各トランジスタのサイズについて説明する。入力側トランジスタ１２０１、第１及び第２の出力側トランジスタ１２０２、１２０３は、いずれも同程度のチャネル幅を有する。これに対して、第３の出力側トランジスタ１２０４は、入力側トランジスタ１２０１のチャネル幅の約２倍のチャネル幅を有する。また、各トランジスタはいずれも同程度のチャネル長を有する。
【０１４２】
第２の出力側トランジスタ１２０３のドレインと第２出力線１０７との間の電気的経路には、第１ゲイン切り替えスイッチ１２０５が配される。第１ゲイン切り替えスイッチ１２０５はＰチャネル型のＭＯＳトランジスタである。第１ゲイン切り替えスイッチ１２０５は、駆動信号ｇａｉｎ１によってオンとオフが制御される。
【０１４３】
第３の出力側トランジスタ１２０４のドレインと第２出力線１０７との間の電気的経路には、第２ゲイン切り替えスイッチ１２０６が配される。第２ゲイン切り替えスイッチ１２０６はＰチャネル型のＭＯＳトランジスタである。第２ゲイン切り替えスイッチ１２０６は、駆動信号ｇａｉｎ２によってオンとオフが制御される。
【０１４４】
本実施例では、第１及び第２ゲイン切り替えスイッチ１２０５、１２０６によって、ミラー電流信号の増幅率を切り替えることができる。つまり、第１及び第２ゲイン切り替えスイッチ１２０５、１２０６が増幅率制御手段である。２つのゲイン切り替えスイッチによって、増幅率を切り替える方法を説明する。本実施例では４つの増幅率に切り替えることができる。
【０１４５】
まず、第１及び第２ゲイン切り替えスイッチ１２０５、１２０６の両方がオフの場合は、第２及び第３の出力側トランジスタ１２０３、１２０４が、第２出力線１０７から切り離される。そのため、第１の出力側トランジスタ１２０２だけが第２出力線１０７に接続される。結果として、約１倍の増幅率でミラー電流信号が出力される。
【０１４６】
次に、第１ゲイン切り替えスイッチ１２０５がオンであり、第２ゲイン切り替えスイッチ１２０６がオフの場合を説明する。この場合、第３の出力側トランジスタ１２０４が、第２出力線１０７から切り離される。そして、第１及び第２の出力側トランジスタ１２０２、１２０３が第２出力線１０７に接続される。出力側トランジスタは並列に接続されているため、カレントミラー回路の出力側に、入力側トランジスタ１２０１のチャネル幅に対して約２倍のチャネル幅を有するトランジスタが配されたことになる。その結果、約２倍の増幅率でミラー電流信号が出力される。
【０１４７】
続いて、第１ゲイン切り替えスイッチ１２０５がオフであり、第２ゲイン切り替えスイッチ１２０６がオンの場合を説明する。この場合、第２の出力側トランジスタ１２０３が、第２出力線１０７から切り離される。そして、第１及び第３の出力側トランジスタ１２０２、１２０４が第２出力線１０７に接続される。出力側トランジスタは並列に接続されているため、カレントミラー回路の出力側に、入力側トランジスタ１２０１のチャネル幅に対して約３倍のチャネル幅を有するトランジスタが配されたことになる。その結果、約３倍の増幅率でミラー電流信号が出力される。
【０１４８】
最後に、第１及び第２ゲイン切り替えスイッチ１２０５、１２０６の両方がオンの場合は、３つの出力側トランジスタ１２０２、１２０３、１２０４がすべて第２出力線１０７に接続される。これは、カレントミラー回路の出力側に、入力側トランジスタ１２０１のチャネル幅に対して約４倍のチャネル幅を有するトランジスタが配されたことと等価である。結果として、約４倍の増幅率でミラー電流信号が出力される。
【０１４９】
以上に述べたように、本実施例では、第１出力線１０４に出力された電流信号に対するミラー電流信号の増幅率を切り替えることができる。
【０１５０】
図１２では、３つの出力側トランジスタが並列に接続されたが、並列に接続されるトランジスタの数はこれに限られない。また、各トランジスタのサイズを変更することで、切り替え可能な増幅率が調整される。
【０１５１】
上述の増幅率の切り替えを、１つの画素のみから電流信号が出力される場合に行ってもよい。例えば、画素から出力される電流信号が小さい場合には増幅率を大きくし、画素から出力される電流信号が大きい場合には増幅率を小さくするように制御してもよい。
【０１５２】
あるいは、複数の画素からの電流信号を加算して出力する場合と、１つの画素のみから電流信号が出力される場合とで、増幅率を切り替えてもよい。電流信号が加算される場合には、増幅率を小さくすることによって、後段の回路でのダイナミックレンジを広げることが可能となる。
【０１５３】
本実施例において、画素１０１の回路構成は実施例１と同様である。図２、図３、あるいは図４に示された回路が適用される。また、画素１０１の平面構造、断面構造は実施例１と同様である。図５、図６、図７に示された構造が適用される。
【０１５４】
本実施例の動作については、実施例１と同様である。図８あるいは図９に示された駆動信号に基づいて動作する。
【０１５５】
以上に説明した構成によれば、画素からの電流信号の増幅率が可変であるため、広いダイナミックレンジと高いＳＮ比の両立が可能となる。暗い被写体を撮像する場合は、画素に近いところで電流信号を増幅することで、ＳＮ比を高くすることができる。一方で、ノイズの影響が少ない明るい被写体を撮像する場合には、増幅率を小さく設定することで広いダイナミックレンジを得ることができる。
【実施例４】
【０１５６】
本発明に係る別の実施例について説明する。本実施例の回路構成を図１３に示す。図１あるいは図１２と同様の機能を有する部分には同じ符号が付されている。
【０１５７】
本実施例の光電変換装置は複数の画素、カレントミラー回路、電流電圧変換部、電圧信号保持部、出力部、垂直走査回路、水平走査回路を有する。各画素では、入射光に応じた電荷が生じる。垂直走査回路は、画素に駆動信号を供給する。駆動信号によって、発生した電荷に基づく電流信号が画素から出力される。画素から出力された電流信号はカレントミラー回路を介して、電流電圧変換部に入力される。電流電圧変換部によって電流信号が電圧信号に変換される。電圧信号保持部は変換された電圧信号を保持する。水平走査回路によって、電圧信号保持部に保持された電圧信号が出力部に読み出される。出力部は信号を外部に出力する。
【０１５８】
本実施例では、画素の回路構成が実施例１及び実施例３と異なっている。それ以外の部分は、実施例１あるいは実施例３と同様である。したがって、以下の説明では実施例１及び実施例３と異なる部分について説明し、実施例１あるいは実施例３と同様の部分については説明を省略する。
【０１５９】
画素１３０１は画素からの電流信号が出力されるＯＵＴノードを有する。画素はさらに、必要に応じて、駆動信号が供給される複数のノード（ＰＴＸノード、ＰＲＥＳノード、ＰＳＥＬノード）を有する。本実施例の画素１３０１にはＢＩＡＳノードがない。そのため、画素列ごとに配されたバイアス電流源１０２が省略される。その他のノードの接続は、実施例１あるいは実施例３と同様である。
【０１６０】
画素１３０１の詳細な構造について説明する。画素１３０１は、少なくとも光電変換部と画素増幅部を含む。光電変換部によって入射光が電荷に変換される。そして、画素増幅部が発生した電荷の量に基づいた電流信号を出力する。
【０１６１】
図１４に画素１３０１の回路の例を示す。本実施例において、光電変換部はフォトダイオード（以下、ＰＤ）１４０１であり、画素増幅部はソース接地増幅回路である。ソース接地増幅回路は、増幅トランジスタ１４０２及び負荷抵抗ＲＬを含んで構成される。さらに本実施例の画素１３０１は、転送トランジスタ１４０３、リセットトランジスタ１４０４、選択トランジスタ１４０５を含む。
【０１６２】
ＰＤ１４０１のアノードには基準電圧ＧＮＤが供給される。ＰＤ１４０１のカソードは転送トランジスタ１４０３を介して、ノード１４０６に接続される。転送トランジスタ１４０３は、ＰＤ１４０１で発生した電荷をノード１４０６に転送する。
【０１６３】
増幅トランジスタ１４０２のゲートはノード１４０６に接続される。増幅トランジスタ１４０２のゲートはソース接地増幅回路の入力ノードである。増幅トランジスタ１４０２のゲートの電圧はノード１４０６に転送された電荷の量に応じた電圧となる。増幅トランジスタ１４０２のドレインはＯＵＴ端子に接続される。増幅トランジスタ１４０２のソースは負荷抵抗ＲＬを介して選択トランジスタ１４０５のドレインに接続される。
【０１６４】
ノード１４０６は、リセットトランジスタ１４０４を介してリセット電圧供給線に接続される。リセットトランジスタ１４０４がオンすると、ノード１４０６にリセット電圧ＶＲＥＳが供給される。つまり、リセットトランジスタ１４０４は、入力ノードの電圧をリセットする。
【０１６５】
選択トランジスタ１４０５のドレインは負荷抵抗ＲＬに接続される。選択トランジスタ１４０５のソースには基準電圧ＧＮＤが供給される。
【０１６６】
転送トランジスタ１４０３のゲートはＰＴＸノードに接続される。リセットトランジスタ１４０４のゲートはＰＲＥＳノードに接続される。選択トランジスタ１４０５のゲートはＰＳＥＬノードに接続される。各トランジスタのオンとオフを制御する駆動信号が、垂直走査回路１０３から各トランジスタのゲートに供給される。
【０１６７】
ソース接地増幅回路の入力ノードに転送された電荷の量に応じた電流信号が、ＯＵＴノードから第１出力線１０４に出力される。また、選択トランジスタ１４０５は、電流信号を出力する画素を選択する。つまり、選択トランジスタ１４０５がオンであれば、画素のＯＵＴノードに電流信号が出力される。
【０１６８】
図１４に示された画素１３０１においては、ＰＤ１４０１からノード１４０６に信号電荷である電子が転送される。そのため、ノード１４０６がリセットされた状態で電荷が転送されると、ノード１４０６の電圧は低くなる。そして、転送される電荷（電子）の量が多いほど、ノード１４０６の電圧が低くなる。増幅トランジスタ１４０２はＮチャネル型なので、明時に出力される電流の大きさは、暗時に出力される電流の大きさよりも小さい。なお、暗時とは、ノード１４０６の電圧がリセットされ、電荷が転送されていない状態を含む。
【０１６９】
画素１３０１の変形例として、負荷抵抗ＲＬがダイオード接続されたＭＯＳトランジスタで構成されてもよい。半導体領域で抵抗を構成するよりも、ＭＯＳトランジスタで抵抗を構成するほうが素子のサイズを小さくすることができる。これによって、画素における光電変換部が占める面積の割合を大きくすることができるため、感度あるいは飽和電荷量、またはその両方を向上させることが可能である。
【０１７０】
また、転送トランジスタ１４０３、及び選択トランジスタ１４０５は必要に応じて設けられる。本実施例の画素１３０１の変形例では、転送トランジスタ１４０３、及び選択トランジスタ１４０５のいずれか一方あるいは両方が省略される。これによりトランジスタの数を減らすことができるので、開口率を向上させることができる。
【０１７１】
本実施例の動作については、実施例１あるいは実施例３と同様である。図３あるいは図９に示された駆動信号に基づいて動作する。
【０１７２】
以上に述べた通り、本実施例の画素はソース接地増幅回路を有する。ソース接地増幅回路は、差動増幅回路に比べて少ない数の素子で構成することができる。したがって、本実施例によれば、画素における光電変換部が占める面積の割合を大きくすることができる。結果として、感度を向上させることが可能である。
【図１】
0005924924.tif 000002
【図２】
0005924924.tif 000003
【図３】
0005924924.tif 000004
【図４】
0005924924.tif 000005
【図５】
0005924924.tif 000006
【図６】
0005924924.tif 000007
【図７】
0005924924.tif 000008
【図８】
0005924924.tif 000009
【図９】
0005924924.tif 000010
【図１０】
0005924924.tif 000011
【図１１】
0005924924.tif 000012
【図１２】
0005924924.tif 000013
【図１３】
0005924924.tif 000014
【図１４】
0005924924.tif 000015