(57)【特許請求の範囲】
【請求項１】
窒化シリコン膜又は窒化酸化シリコン膜である絶縁膜上に、後のプラズマ処理により完全に酸化される高さの微結晶シリコン粒、または後のプラズマ酸化により完全に酸化される膜厚の微結晶シリコン膜もしくはアモルファスシリコン膜を形成し、
前記微結晶シリコン粒または前記微結晶シリコン膜もしくはアモルファスシリコン膜に酸素を含むプラズマ処理を施すことにより、前記絶縁膜上に、結晶性の高い酸化シリコン粒または酸化シリコン膜を形成し、
前記酸化シリコン粒または前記酸化シリコン膜上に微結晶シリコン膜を形成することを特徴とする微結晶シリコン膜の作製方法。
【請求項２】
ゲート電極上に、窒化シリコン膜又は窒化酸化シリコン膜であるゲート絶縁膜を形成し、
前記ゲート絶縁膜上に、後のプラズマ処理により完全に酸化される高さの微結晶シリコン粒、または後のプラズマ酸化により完全に酸化される膜厚の微結晶シリコン膜もしくはアモルファスシリコン膜を形成し、
前記微結晶シリコン粒または前記微結晶シリコン膜もしくは前記アモルファスシリコン膜に酸素を含むプラズマ処理を施すことにより、前記ゲート絶縁膜上に、結晶性の高い酸化シリコン粒または酸化シリコン膜を形成し、
前記酸化シリコン粒または前記酸化シリコン膜上に微結晶シリコン膜を形成することを特徴とする薄膜トランジスタの作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、微結晶シリコン膜の作製方法および薄膜トランジスタの作製方法に関する。
【背景技術】
【０００２】
従来の液晶テレビには、アモルファスシリコンＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）が使われる事が多く、製造コストの面からも比較的作りやすい構造とされている。
【０００３】
しかしながら、昨今の動画事情（例えば、３Ｄ映画鑑賞や３Ｄスポーツ観戦など）から、アモルファスシリコンＴＦＴを使った液晶テレビでは、動画の鮮明さを表現する事が困難になり、高速に応答する移動度の高いＴＦＴの開発が進められている。そのため、微結晶シリコン膜の開発が進められている。
【０００４】
薄膜トランジスタのチャネル形成領域に微結晶シリコン膜のみを採用すると、アモルファスシリコンＴＦＴに比べて、電界効果移動度（μＦＥ＿ｓａｔ．）が高くなる事がわかっているが、結晶化が極端に進行し、オフリーク電流（Ｉｏｆｆ）が増大してしまうことなどから、結晶性の最適化が課題となっている。
【０００５】
微結晶シリコン膜は、例えば発振周波数１３．５６ＭＨｚの平行平板型のプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）装置にモノシラン（ＳｉＨ４）と水素（Ｈ２）を導入して、水素の流量を高くし、ＲＦパワーを低く投入する条件を用いることで、結晶性を高めることができる。
【０００６】
なお、成膜時の基板温度は、２００℃から３００℃程度とすると良い。ガラス基板のシュリンク（伸縮）を抑え、プラズマ放電時のガス分解効率を高めることができるからである。
【０００７】
薄膜トランジスタのゲート絶縁膜としてＳｉＮＸ膜を用い、このＳｉＮＸ膜上に活性層となる微結晶シリコン膜を成膜した場合、微結晶シリコン膜はＳｉＮＸ膜との密着力が弱く、膜膨れや膜剥がれが起きやすい傾向にあった。
【０００８】
また、前述した従来の条件では、微結晶シリコン成長初期の結晶性が悪く、膜を積む毎に結晶性が良くなる傾向にあった。
【０００９】
これらの問題を解決するために、ＳｉＮＸ膜上に微結晶シリコン膜を成膜する前に、活性層とゲート絶縁膜との界面の信頼性と密着性を確保するためにＳｉＮＸ膜の表面上に例えばＮ２Ｏプラズマ処理を行うことがある。
【００１０】
このようにＮ２Ｏプラズマ処理を行うと、微結晶シリコン膜とＳｉＮＸ膜との密着性に多少の改善は見られるが、十分な密着性を得ることはできなかった。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００６−２７９０１９号公報
【特許文献２】特開平０６−１３２５３１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
本発明の一態様は、絶縁膜と微結晶シリコン膜との密着性を向上させた微結晶シリコン膜の作製方法を提供することを課題とする。
また、本発明の一態様は、ゲート絶縁膜と微結晶シリコン膜との密着性を向上させた薄膜トランジスタの作製方法を提供することを課題とする。
【課題を解決するための手段】
【００１３】
本発明の一態様は、絶縁膜上に、後のプラズマ酸化等により完全に酸化される高さ（例えば０ｎｍより大きく５ｎｍ以下）の微結晶シリコン粒、または後のプラズマ酸化等により完全に酸化される膜厚（例えば０ｎｍより大きく５ｎｍ以下）の微結晶シリコン膜もしくはアモルファスシリコン膜を形成し、前記微結晶シリコン粒または前記微結晶シリコン膜もしくはアモルファスシリコン膜に酸素を含むプラズマ処理またはプラズマ酸化を施すことにより、前記絶縁膜上に酸化シリコン粒または酸化シリコン膜を形成し、前記酸化シリコン粒または前記酸化シリコン膜の上に微結晶シリコン膜を形成することを特徴とする微結晶シリコン膜の作製方法である。
【００１４】
上記本発明の一態様によれば、微結晶シリコン粒に酸素を含むプラズマ処理を施すことにより、絶縁膜上に結晶性の高い酸化シリコン粒を形成することができる。この結晶性の高い酸化シリコン粒上に微結晶シリコン膜を形成することで、絶縁膜と微結晶シリコン膜との密着力を増加させることができる。
【００１５】
また、本発明の一態様において、前記絶縁膜は、窒化シリコン膜および窒化酸化シリコン膜のいずれかの単層膜または積層膜であることが好ましい。なお、窒化酸化シリコン膜は、膜中に含まれる窒素が酸素よりも多いものである。
【００１６】
本発明の一態様は、ゲート電極上にゲート絶縁膜を形成し、前記ゲート絶縁膜の上に、後のプラズマ酸化等により完全に酸化される高さ（例えば０ｎｍより大きく５ｎｍ以下）の微結晶シリコン粒、または後のプラズマ酸化等により完全に酸化される膜厚（例えば０ｎｍより大きく５ｎｍ以下）の微結晶シリコン膜もしくはアモルファスシリコン膜を形成し、前記微結晶シリコン粒または前記微結晶シリコン膜もしくは前記アモルファスシリコン膜に酸素を含むプラズマ処理またはプラズマ酸化を施すことにより、前記ゲート絶縁膜の上に酸化シリコン粒または酸化シリコン膜を形成し、前記酸化シリコン粒または前記酸化シリコン膜の上に微結晶シリコン膜を形成することを特徴とする薄膜トランジスタの作製方法である。
なお、前記薄膜トランジスタは、ソース領域、ドレイン領域及びチャネル領域を有する前記微結晶シリコン膜を備えている。
【００１７】
また、本発明の一態様において、前記ゲート絶縁膜は、窒化シリコン膜および窒化酸化シリコン膜のいずれかの単層膜または積層膜であることが好ましい。
【図面の簡単な説明】
【００１８】
【図１】（Ａ），（Ｂ）は本発明の一態様の絶縁膜と微結晶シリコン膜との密着性を向上させた微結晶シリコン膜の作製方法を説明する断面図。
【図２】（Ａ）〜（Ｄ）は本発明の一態様の半導体装置の作製方法を説明する断面図。
【図３】（Ａ），（Ｂ）は本発明の一態様の半導体装置の作製方法を説明する断面図。
【図４】（Ａ）〜（Ｃ）は本発明の一態様の半導体装置の作製方法を説明する断面図。
【図５】本発明の一態様の半導体装置の作製方法を説明する断面図。
【図６】＋ゲートＢＴ試験後の試料Ａと試料ＢのＶｇ−Ｉｄ特性を示す図。
【図７】ゲート試験によるΔＶｔｈの変化の時間依存性を示す図。
【発明を実施するための形態】
【００１９】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２０】
（実施の形態１）
本実施の形態では、絶縁膜と微結晶シリコン膜との密着性を向上させた微結晶シリコン膜の作製方法について、図１を用いて説明する。
【００２１】
図１（Ａ）に示すように、基板５１上に絶縁膜５５を形成し、この絶縁膜５５の表面上に酸素を含むプラズマ処理またはプラズマ酸化を行う。次いで、絶縁膜５５上に後のプラズマ酸化等により完全に酸化される高さ（例えば０ｎｍより大きく５ｎｍ以下）の微結晶シリコン粒をプラズマＣＶＤ法により形成し、この微結晶シリコン粒に酸素を含むプラズマ処理またはプラズマ酸化を施すことにより、絶縁膜５５上に結晶性の高い酸化シリコン粒５７ａを形成する。酸素を含むプラズマ処理として例えばＮ２Ｏプラズマ処理を用いても良い。また、必要に応じて、微結晶シリコン粒の形成、プラズマ処理を繰り返しても良い。
【００２２】
なお、本実施の形態では、絶縁膜５５上に微結晶シリコン粒を形成し、絶縁膜５５上に酸化シリコン粒５７ａを形成しているが、絶縁膜５５上に後のプラズマ酸化等により完全に酸化される膜厚（例えば０ｎｍより大きく５ｎｍ以下）の微結晶シリコン膜もしくはアモルファスシリコン膜をプラズマＣＶＤ法により形成し、この微結晶シリコン膜もしくはアモルファスシリコン膜に酸素を含むプラズマ処理またはプラズマ酸化を施すことにより、絶縁膜５５上に結晶性の高い酸化シリコン膜（ＳｉＯＸ膜）を形成しても良い。アモルファスシリコン膜を用いる場合は、結晶化が抑止されたシリコンを用いることが好ましい。
【００２３】
基板５１としては、ガラス基板、セラミック基板等を用いることができる。なお、基板５１のサイズに限定はなく、例えばフラットパネルディスプレイの分野でよく使われる第３世代乃至第１０世代のガラス基板を用いることができる。
【００２４】
絶縁膜５５は、ＣＶＤ法またはスパッタリング法等を用いて、窒化シリコン膜（ＳｉＮＸ膜）および窒化酸化シリコン膜（ＳｉＮＯ膜）を、単層でまたは積層して形成することができる。
【００２５】
なお、本実施の形態では、絶縁膜５５の表面上にＮ２Ｏプラズマ処理を行っているが、Ｎ２Ｏプラズマ処理を行うことは必須ではない。
【００２６】
微結晶シリコン粒は、プラズマＣＶＤ装置の処理室内において、原料ガスとしてシリコンを含む堆積性気体と、水素とを混合し、グロー放電プラズマにより形成する。または、シリコンを含む堆積性気体と、水素と、ヘリウム、ネオン、クリプトン等の希ガスとを混合し、グロー放電プラズマにより形成する。なお、プラズマＣＶＤ装置の上部電極及び下部電極の間隔は、プラズマが発生しうる間隔とすればよく、その間隔は１ｍｍ〜２００ｍｍ、好ましくは５ｍｍ〜５０ｍｍ程度であればよく、各種成膜条件にて最適値は変わり得る。
【００２７】
シリコンを含む堆積性気体の代表例としては、ＳｉＨ４、Ｓｉ２Ｈ６等がある。
【００２８】
微結晶シリコン粒の原料ガスには、ヘリウム、アルゴン、ネオン、クリプトン、キセノン等の希ガスを混合させてもよい。
【００２９】
微結晶シリコン粒を形成する際のグロー放電プラズマの生成は、３ＭＨｚから３０ＭＨｚ、代表的には１３．５６ＭＨｚ、２７．１２ＭＨｚのＨＦ帯の高周波電力、または３０ＭＨｚより大きく３００ＭＨｚ程度までのＶＨＦ帯の高周波電力、代表的には、６０ＭＨｚを印加することで行われる。なお、プラズマを生成させるパワーは、シリコンを含む堆積性気体の流量に対する水素の流量の比に合わせて適宜選択することが好ましい。
【００３０】
次に、図１（Ｂ）に示すように、酸化シリコン粒５７ａ上に微結晶シリコン膜５９を形成する。
【００３１】
微結晶シリコン膜５９は、プラズマＣＶＤ装置の処理室内において、原料ガスとしてシリコンを含む堆積性気体と、水素とを混合し、グロー放電プラズマにより形成する。または、シリコンを含む堆積性気体と、水素と、ヘリウム、ネオン、クリプトン等の希ガスとを混合し、グロー放電プラズマにより形成する。なお、プラズマＣＶＤ装置の上部電極及び下部電極の間隔は、プラズマが発生しうる間隔とすればよい。
【００３２】
微結晶シリコン膜５９の原料ガスに、ヘリウム、アルゴン、ネオン、クリプトン、キセノン等の希ガスを混合することで、微結晶シリコン粒と同様に、微結晶シリコン膜５９の結晶性を高めることができる。
【００３３】
微結晶シリコン膜５９を形成する際の、グロー放電プラズマの生成は、微結晶シリコン粒の条件を適宜用いることができる。なお、微結晶シリコン粒及び微結晶シリコン膜５９のグロー放電プラズマの生成は、同じ条件であることでスループットを向上させることができるが、異なっていてもよい。
【００３４】
本実施の形態において、微結晶シリコン粒に酸素を含むプラズマ処理またはプラズマ酸化を施すことにより、絶縁膜５５上に結晶性の高い酸化シリコン粒５７ａを形成することができる。この結晶性の高い酸化シリコン粒５７ａ上に微結晶シリコン膜５９を形成することで、絶縁膜５５と微結晶シリコン膜５９との界面の接合部の秩序性が高いものにすることができる。このため、絶縁膜５５と微結晶シリコン膜５９との密着力または密着性を増加または向上させることができる。その結果、微結晶シリコン膜５９の膜膨れや膜剥がれを起きにくくすることができる。
【００３５】
微結晶シリコン粒及び微結晶シリコン膜５９は、微結晶シリコンで形成される。微結晶シリコンとは、非晶質と結晶構造（単結晶、多結晶を含む）の中間的な構造の半導体である。微結晶シリコンは、結晶粒径が２ｎｍ以上２００ｎｍ以下、好ましくは１０ｎｍ以上８０ｎｍ以下、より好ましくは２０ｎｍ以上５０ｎｍ以下、さらに好ましくは２５ｎｍ以上３３ｎｍ以下の柱状結晶または針状結晶が基板表面に対して法線方向に成長している。このため、柱状結晶または針状結晶の界面には、粒界が形成される場合もある。
【００３６】
微結晶シリコンは、そのラマンスペクトルが単結晶シリコンを示す５２０ｃｍ−１よりも低波数側に、シフトしている。即ち、単結晶シリコンを示す５２０ｃｍ−１とアモルファスシリコンを示す４８０ｃｍ−１の間に微結晶シリコンのラマンスペクトルのピークがある。また、未結合手（ダングリングボンド）を終端するため水素またはハロゲンを少なくとも１原子％またはそれ以上含んでいる。さらに、ヘリウム、アルゴン、クリプトン、またはネオンなどの希ガス元素を含ませて格子歪みをさらに助長させることで、安定性が増し良好な微結晶シリコンが得られる。このような微結晶シリコンに関する記述は、例えば、米国特許４，４０９，１３４号で開示されている。
【００３７】
（実施の形態２）
本実施の形態では、本発明の一態様である半導体装置に形成される薄膜トランジスタの作製方法について、図２乃至図４を参照して説明する。なお、薄膜トランジスタは、ｐ型よりもｎ型の方が、キャリアの移動度が高い。本実施の形態では、ｎ型の薄膜トランジスタの作製方法について説明する。
【００３８】
図２（Ａ）に示すように、基板１０１上にゲート電極１０３を形成する。次に、ゲート電極１０３（以下、「第１のゲート電極」ともいう。）を覆う窒化シリコン膜（ＳｉＮＸ膜）からなるゲート絶縁膜１０５を形成し、ゲート絶縁膜１０５の表面にＮ２Ｏプラズマ処理を行う。次に、ゲート絶縁膜１０５上に後のプラズマ酸化等により完全に酸化される高さ（例えば０ｎｍより大きく５ｎｍ以下）の微結晶シリコン粒をプラズマＣＶＤ法により形成し、この微結晶シリコン粒に酸素を含むプラズマ処理またはプラズマ酸化を施すことにより、ゲート絶縁膜１０５上に結晶性の高い酸化シリコン粒５７ａを形成する。酸素を含むプラズマ処理として例えばＮ２Ｏプラズマ処理を用いても良い。また、必要に応じて、微結晶シリコン粒の形成、プラズマ処理を繰り返しても良い。
【００３９】
なお、本実施の形態では、ゲート絶縁膜１０５上に微結晶シリコン粒を形成し、ゲート絶縁膜１０５上に酸化シリコン粒５７ａを形成しているが、ゲート絶縁膜１０５上に後のプラズマ酸化等により完全に酸化される膜厚（例えば０ｎｍより大きく５ｎｍ以下）の微結晶シリコン膜もしくはアモルファスシリコン膜をプラズマＣＶＤ法により形成し、この微結晶シリコン膜もしくはアモルファスシリコン膜に酸素を含むプラズマ処理またはプラズマ酸化を施すことにより、ゲート絶縁膜１０５上に結晶性の高い酸化シリコン膜（ＳｉＯＸ膜）を形成しても良い。アモルファスシリコン膜を用いる場合は、結晶化が抑止されたシリコンを用いることが好ましい。
【００４０】
基板１０１としては、実施の形態１に示す基板５１を適宜用いることができる。
【００４１】
ゲート電極１０３は、基板１０１上に、スパッタリング法または真空蒸着法を用いて、Ｍｏ、Ｔｉ、Ｃｒ、Ｔａ、Ｗ、Ａｌ、Ｃｕ、Ｎｄ、Ｓｃ及びＮｉのいずれかの金属材料により導電膜を形成し、該導電膜上にフォトリソグラフィ法によりマスクを形成し、該マスクを用いて導電膜をエッチングして形成することができる。なお、ゲート電極１０３と、基板１０１との密着性向上を目的として、上記の金属材料の窒化物膜を、基板１０１と、ゲート電極１０３との間に設けてもよい。ここでは、基板１０１上に導電膜を形成し、フォトリソグラフィ工程により形成したレジストで形成されるマスクを用いて、当該導電膜をエッチングする。
【００４２】
なお、ゲート電極１０３の側面は、テーパー形状とすることが好ましい。これは、後の工程で、ゲート電極１０３上に形成される絶縁膜、シリコン膜及び配線が、ゲート電極１０３の段差箇所において切断しないためである。ゲート電極１０３の側面をテーパー形状にするためには、レジストで形成されるマスクを後退させつつエッチングを行えばよい。
【００４３】
ゲート絶縁膜１０５は、実施の形態１に示す絶縁膜５５を適宜用いて形成することができる。
【００４４】
ゲート絶縁膜１０５は、ＣＶＤ法またはスパッタリング法等を用いて形成することができる。
【００４５】
次に、図２（Ｂ）に示すように、酸化シリコン粒５７ａの上に第１の微結晶シリコン膜１０７を形成し、第１の微結晶シリコン膜１０７上に第２の微結晶シリコン膜１０９を形成する。
【００４６】
第１の微結晶シリコン膜１０７の厚さは、１ｎｍ以上１０ｎｍ以下であることが好ましい。第１の微結晶シリコン膜１０７は、プラズマＣＶＤ装置の処理室内において、原料ガスとしてシリコンを含む堆積性気体と、水素とを混合し、グロー放電プラズマにより形成する。または、シリコンを含む堆積性気体と、水素と、ヘリウム、ネオン、クリプトン等の希ガスとを混合し、グロー放電プラズマにより形成する。なお、プラズマＣＶＤ装置の上部電極及び下部電極の間隔は、プラズマが発生しうる間隔とすればよい。
【００４７】
シリコンを含む堆積性気体の代表例としては、ＳｉＨ４、Ｓｉ２Ｈ６等がある。
【００４８】
第１の微結晶シリコン膜１０７の原料ガスに、ヘリウム、アルゴン、ネオン、クリプトン、キセノン等の希ガスを混合することで、第１の微結晶シリコン膜１０７の成膜速度が高まる。また、成膜速度が高まることで、第１の微結晶シリコン膜１０７に混入される不純物量が低減するため、第１の微結晶シリコン膜１０７の結晶性を高めることができる。このため、薄膜トランジスタのオン電流及び電界効果移動度が高まると共に、スループットを高めることができる。
【００４９】
第１の微結晶シリコン膜１０７を形成する際のグロー放電プラズマの生成は、３ＭＨｚから３０ＭＨｚ、代表的には１３．５６ＭＨｚ、２７．１２ＭＨｚのＨＦ帯の高周波電力、または３０ＭＨｚより大きく３００ＭＨｚ程度までのＶＨＦ帯の高周波電力、代表的には、６０ＭＨｚを印加することで行われる。なお、プラズマを生成させるパワーは、シリコンを含む堆積性気体の流量に対する水素の流量の比に合わせて適宜選択することが好ましい。
【００５０】
第２の微結晶シリコン膜１０９の厚さは、３０ｎｍ以上１００ｎｍ以下が好ましい。
第２の微結晶シリコン膜１０９は、プラズマＣＶＤ装置の処理室内において、原料ガスとしてシリコンを含む堆積性気体と、水素とを混合し、グロー放電プラズマにより形成する。または、シリコンを含む堆積性気体と、水素と、ヘリウム、ネオン、クリプトン等の希ガスとを混合し、グロー放電プラズマにより形成する。なお、プラズマＣＶＤ装置の上部電極及び下部電極の間隔は、プラズマが発生しうる間隔とすればよい。
【００５１】
第２の微結晶シリコン膜１０９の原料ガスに、ヘリウム、アルゴン、ネオン、クリプトン、キセノン等の希ガスを混合することで、第１の微結晶シリコン膜１０７と同様に、第２の微結晶シリコン膜１０９の結晶性を高めることができる。このため、薄膜トランジスタのオン電流及び電界効果移動度が高まると共に、スループットを高めることができる。
【００５２】
第２の微結晶シリコン膜１０９を形成する際の、グロー放電プラズマの生成は、第１の微結晶シリコン膜１０７の条件を適宜用いることができる。なお、第１の微結晶シリコン膜１０７及び第２の微結晶シリコン膜１０９のグロー放電プラズマの生成は、同じ条件であることでスループットを向上させることができるが、異なっていてもよい。
【００５３】
本実施の形態において、第２の微結晶シリコン膜１０９は、第１の微結晶シリコン膜１０７に比べて、下地との密着性が低く、電界効果移動度が高い膜である。
【００５４】
第１の微結晶シリコン膜１０７及び第２の微結晶シリコン膜１０９は、微結晶シリコンで形成される。微結晶シリコンの定義は前述したとおりである。
【００５５】
次に、図２（Ｃ）に示すように、第２の微結晶シリコン膜１０９上にシリコン膜１１１を形成する。シリコン膜１１１は、微結晶シリコン領域１１１ａ及び結晶化が抑制された領域１１１ｂで構成される。次に、シリコン膜１１１上に、不純物シリコン膜１１３を形成する。次に、不純物シリコン膜１１３上にレジストで形成されるマスク１１５を形成する。
【００５６】
第２の微結晶シリコン膜１０９を種結晶として、部分的に結晶成長させる条件（結晶成長を低減さる条件）で、微結晶シリコン領域１１１ａ及び結晶化が抑制された領域１１１ｂを有するシリコン膜１１１を形成することができる。
【００５７】
シリコン膜１１１は、プラズマＣＶＤ装置の処理室内において、シリコンを含む堆積性気体と、水素と、窒素を含む気体とを混合し、グロー放電プラズマにより形成する。窒素を含む気体としては、アンモニア、窒素、フッ化窒素、塩化窒素等がある。グロー放電プラズマの生成は、第１の微結晶シリコン膜１０７と同様にすることができる。
【００５８】
このとき、シリコンを含む堆積性気体と、水素との流量比は、第１の微結晶シリコン膜１０７または第２の微結晶シリコン膜１０９と同様に微結晶シリコン膜を形成する流量比を用い、さらに原料ガスに窒素を含む気体を用いる条件とすることで、第１の微結晶シリコン膜１０７及び第２の微結晶シリコン膜１０９の堆積条件よりも、結晶成長を低減することができる。具体的には、シリコン膜１１１の堆積初期においては、原料ガスに窒素を含む気体が含まれるため、部分的に結晶成長が抑制され、錐形状の微結晶シリコン領域が成長すると共に、結晶化が抑制された領域が形成される。さらに、堆積中期または後期では、錐形状の微結晶シリコン領域の結晶成長が停止し、結晶化が抑制された領域のみが堆積される。この結果、シリコン膜１１１において、微結晶シリコン領域１１１ａ、及び欠陥が少なく、価電子帯のバンド端における準位のテール（裾）の傾きが急峻である秩序性の高いシリコン膜で形成される結晶化が抑制された領域１１１ｂを形成することができる。
【００５９】
ここでは、シリコン膜１１１を形成する条件の代表例は、シリコンを含む堆積性気体の流量に対する水素の流量が１０〜２０００倍、好ましくは１０〜２００倍である。なお、通常のアモルファスシリコン膜を形成する条件の代表例は、シリコンを含む堆積性気体の流量に対する水素の流量は０〜５倍である。
【００６０】
また、シリコン膜１１１の原料ガスに、ヘリウム、ネオン、アルゴン、キセノン、またはクリプトン等の希ガスを導入することで、成膜速度を高めることができる。
【００６１】
シリコン膜１１１の厚さは、５０〜３５０ｎｍとすることが好ましく、さらに好ましくは１２０〜２５０ｎｍとする。
【００６２】
ここで、図２（Ｃ）に示すゲート絶縁膜１０５と、不純物シリコン膜１１３との間の拡大図を、図３に示す。
【００６３】
図３（Ａ）に示すように、シリコン膜１１１の微結晶シリコン領域１１１ａは凹凸状であり、凸部はゲート絶縁膜１０５から結晶化が抑制された領域１１１ｂに向かって、先端が狭まる（凸部の先端が鋭角である）凸状（錐形状）である。なお、微結晶シリコン領域１１１ａの形状は、ゲート絶縁膜１０５から結晶化が抑制された領域１１１ｂに向かって幅が広がる凸状（逆錐形状）であってもよい。
【００６４】
微結晶シリコン領域１１１ａの厚さ、即ち、ゲート絶縁膜１０５との界面から、微結晶シリコン領域１１１ａの突起（凸部）の先端までの距離を、５ｎｍ以上３１０ｎｍ以下とすることで、薄膜トランジスタのオフ電流を低減することができる。
【００６５】
また、シリコン膜１１１に含まれる酸素及び窒素の二次イオン質量分析法によって計測される濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３未満とすることで、微結晶シリコン領域１１１ａの結晶性を高めることができるため好ましい。
【００６６】
結晶化が抑制された領域１１１ｂは、窒素を有するアモルファス半導体で形成される。窒素を有するアモルファス半導体に含まれる窒素は、例えばＮＨ基またはＮＨ２基として存在していてもよい。アモルファス半導体としては、アモルファスシリコンを用いることができる。
【００６７】
結晶化が抑止されたシリコンは、従来のアモルファス半導体と比較して、ＣＰＭ（Ｃｏｎｓｔａｎｔ  ｐｈｏｔｏｃｕｒｒｅｎｔ  ｍｅｔｈｏｄ）やフォトルミネッセンス分光測定で測定されるＵｒｂａｃｈ端のエネルギーが小さく、欠陥吸収スペクトル量が少ない半導体である。即ち、結晶化が抑止されたシリコンは、従来のアモルファス半導体と比較して、欠陥が少なく、価電子帯のバンド端における準位のテール（裾）の傾きが急峻である秩序性の高い半導体である。結晶化が抑止されたシリコンは、価電子帯のバンド端における準位のテール（裾）の傾きが急峻であるため、バンドギャップが広くなり、トンネル電流が流れにくい。このため、結晶化が抑止されたシリコンを微結晶シリコン領域１１１ａ及び不純物シリコン膜１１３の間に設けることで、薄膜トランジスタのオフ電流を低減することができる。また、結晶化が抑止されたシリコンを設けることで、オン電流と電界効果移動度を高めることが可能である。
【００６８】
さらに、結晶化が抑止されたシリコンは、低温フォトルミネッセンス分光によるスペクトルのピーク領域が、１．３１ｅＶ以上１．３９ｅＶ以下である。なお、微結晶シリコンを低温フォトルミネッセンス分光により測定したスペクトルのピーク領域は、０．９８ｅＶ以上１．０２ｅＶ以下であり、結晶化が抑止されたシリコンは、微結晶シリコンとは異なるものである。
【００６９】
また、結晶化が抑制された領域１１１ｂの他に、微結晶シリコン領域１１１ａにも、ＮＨ基またはＮＨ２基を有してもよい。
【００７０】
また、図３（Ｂ）に示すように、結晶化が抑制された領域１１１ｂに、粒径が１ｎｍ以上１０ｎｍ以下、好ましくは１ｎｍ以上５ｎｍ以下のシリコン結晶粒１１１ｃを含ませることで、更にオン電流と電界効果移動度を高めることが可能である。
【００７１】
ゲート絶縁膜１０５から結晶化が抑制された領域１１１ｂに向かって、先端が狭まる凸状（錐形状）の微結晶シリコンは、微結晶シリコンが堆積する条件で第２の微結晶シリコン膜を形成した後、結晶成長を低減する条件で結晶成長させると共に、アモルファスシリコンを堆積することで、このような構造となる。
【００７２】
シリコン膜１１１の微結晶シリコン領域１１１ａは、錐形状または逆錐形状であるため、オン状態でソース電極及びドレイン電極の間に電圧が印加されたときの縦方向（膜厚方向）における抵抗、即ち、シリコン膜１１１の抵抗を下げることが可能である。また、微結晶シリコン領域１１１ａと不純物シリコン膜１１３との間に、欠陥が少なく、価電子帯のバンド端における準位のテール（裾）の傾きが急峻である秩序性の高い、結晶化が抑止されたシリコンを有するため、トンネル電流が流れにくくなる。以上のことから、本実施の形態に示す薄膜トランジスタは、オン電流及び電界効果移動度を高めるとともに、オフ電流を低減することができる。
【００７３】
不純物シリコン膜１１３は、リンが添加されたアモルファスシリコン、リンが添加された微結晶シリコン等で形成する。また、リンが添加されたアモルファスシリコン及びリンが添加された微結晶シリコンの積層構造とすることもできる。なお、薄膜トランジスタとして、ｐチャネル型薄膜トランジスタを形成する場合は、不純物シリコン膜１１３は、ボロンが添加された微結晶シリコン、ボロンが添加されたアモルファスシリコン等で形成する。
【００７４】
不純物シリコン膜１１３は、プラズマＣＶＤ装置の処理室内において、原料ガスとしてシリコンを含む堆積性気体と、水素と、ホスフィン（水素希釈またはシラン希釈）とを混合し、グロー放電プラズマにより形成する。シリコンを含む堆積性気体を水素で希釈して、リンが添加されたアモルファスシリコン、またはリンが添加された微結晶シリコンを形成する。なお、ｐ型の薄膜トランジスタを作製する場合は、不純物シリコン膜１１３として、ホスフィンの代わりに、ジボランを用いて、グロー放電プラズマにより形成すればよい。
【００７５】
レジストで形成されるマスク１１５はフォトリソグラフィ工程により形成することができる。
【００７６】
次に、図２（Ｄ）に示すように、レジストで形成されるマスク１１５を用いて、第１の微結晶シリコン膜１０７、第２の微結晶シリコン膜１０９、シリコン膜１１１、及び不純物シリコン膜１１３をエッチングする。この工程により、第１の微結晶シリコン膜１０７、第２の微結晶シリコン膜１０９、シリコン膜１１１、及び不純物シリコン膜１１３を素子毎に分離し、シリコン積層体１１７、及び不純物シリコン膜１２１を形成する。なお、シリコン積層体１１７は、第１の微結晶シリコン膜１０７、第２の微結晶シリコン膜１０９、及びシリコン膜１１１それぞれの一部であり、第１の微結晶シリコン膜１０７、第２の微結晶シリコン膜１０９、及びシリコン膜１１１の微結晶シリコン領域それぞれ一部を含む微結晶シリコン領域１１７ａと、シリコン膜１１１の結晶化が抑制された領域の一部を含む結晶化が抑制された領域１１７ｂとを有する。この後、レジストで形成されるマスク１１５を除去する。
【００７７】
次に、図４（Ａ）に示すように、不純物シリコン膜１２１上に導電膜１２７を形成する。導電膜１２７は、ＣＶＤ法、スパッタリング法または真空蒸着法を用いて形成する。
【００７８】
次に、図４（Ｂ）に示すように、フォトリソグラフィ工程によりレジストで形成されるマスク（図示せず）を形成し、当該レジストで形成されるマスクを用いて導電膜１２７をエッチングして、ソース電極及びドレイン電極として機能する配線１２９ａ、１２９ｂを形成する。導電膜１２７のエッチングはドライエッチングまたはウェットエッチングを用いることができる。なお、配線１２９ａ、１２９ｂの一方は、ソース電極またはドレイン電極のみならず信号線としても機能する。ただし、これに限定されず、信号線とソース電極及びドレイン電極とは別に設けてもよい。
【００７９】
次に、不純物シリコン膜１２１及びシリコン積層体１１７の一部をエッチングして、ソース領域及びドレイン領域として機能する一対の不純物シリコン膜１３１ａ、１３１ｂを形成する。また、微結晶シリコン領域１３３ａ及び一対の結晶化が抑制された領域１３３ｂを有するシリコン積層体１３３を形成する。このとき、微結晶シリコン領域１３３ａが露出されるようにシリコン積層体１１７をエッチングすることで、配線１２９ａ、１２９ｂで覆われる領域では微結晶シリコン領域１３３ａ及び結晶化が抑制された領域１３３ｂが積層され、配線１２９ａ、１２９ｂで覆われず、かつゲート電極と重なる領域の一部においては、微結晶シリコン領域１３３ａが露出するシリコン積層体１３３となる。
【００８０】
次に、ドライエッチングを行ってもよい。ドライエッチングの条件は、露出している微結晶シリコン領域１３３ａ及び結晶化が抑制された領域１３３ｂにダメージが入らず、且つ微結晶シリコン領域１３３ａ及び結晶化が抑制された領域１３３ｂに対するエッチングレートが低い条件を用いる。つまり、露出している微結晶シリコン領域１３３ａ及び結晶化が抑制された領域１３３ｂ表面にほとんどダメージを与えず、且つ露出している微結晶シリコン領域１３３ａ及び結晶化が抑制された領域１３３ｂの厚さがほとんど減少しない条件を用いる。エッチングガスとしては、代表的にはＣｌ２、ＣＦ４、またはＮ２等を用いる。
【００８１】
次に、微結晶シリコン領域１３３ａ及び結晶化が抑制された領域１３３ｂの表面にプラズマ処理を行う。
【００８２】
プラズマ処理後、レジストで形成されるマスクを除去する（図４（Ｂ）参照）。なお、当該レジストで形成されるマスクの除去は、不純物シリコン膜１２１及びシリコン積層体１１７のドライエッチング前に行ってもよい。
【００８３】
上記したように、微結晶シリコン領域１３３ａ及び結晶化が抑制された領域１３３ｂを形成した後に、微結晶シリコン領域１３３ａ及び結晶化が抑制された領域１３３ｂにダメージを与えない条件で更なるドライエッチングを行うことで、露出した微結晶シリコン領域１３３ａ及び結晶化が抑制された領域１３３ｂ上に存在する残渣などの不純物を除去することができる。また、プラズマ処理を行うことで、ソース領域とドレイン領域との間の絶縁を確実なものにすることができ、完成する薄膜トランジスタのオフ電流を低減し、電気的特性のばらつきを低減することができる。
【００８４】
以上の工程によりシングルゲート型の薄膜トランジスタを作製することができる。また、オフ電流が低く、オン電流及び電界効果移動度が高いシングルゲート型の薄膜トランジスタを生産性高く作製することができる。
【００８５】
本実施の形態では、微結晶シリコン粒に酸素を含むプラズマ処理またはプラズマ酸化を施すことにより、ゲート絶縁膜１０５上に結晶性の高い酸化シリコン粒５７ａを形成することができる。この結晶性の高い酸化シリコン粒５７ａ上に第１の微結晶シリコン膜１０７を形成することで、ゲート絶縁膜１０５と第１の微結晶シリコン膜１０７との界面の接合部の秩序性が高いものにすることができる。このため、ゲート絶縁膜１０５と第１の微結晶シリコン膜１０７との密着力または密着性を増加または向上させることができる。その結果、第１の微結晶シリコン膜１０７及び第２の微結晶シリコン膜１０９の膜膨れや膜剥がれを起きにくくすることができる。
【００８６】
また、第１の微結晶シリコン膜１０７の成膜が、結晶性を有する絶縁膜である酸化シリコン粒５７ａからの成長になるので、成長初期から結晶性を高くすることができる。これにより、薄膜トランジスタの閾値電圧などの電気特性をノーマリーオフ方向にシフトさせることができる。
【００８７】
なお、本実施の形態では、本発明の一態様に係る半導体装置としてゲート電極がチャネル領域の下方に位置する薄膜トランジスタについて説明しているが、本発明の他の一態様に係る半導体装置としてチャネル領域の上方に後述するバックゲートが位置するデュアルゲート型の薄膜トランジスタに適用しても良い。
【００８８】
次に、シリコン積層体１３３及び配線１２９ａ，１２９ｂの上に絶縁膜１３７を形成する。絶縁膜１３７は、ゲート絶縁膜１０５と同様に形成することができる。
【００８９】
次に、フォトリソグラフィ工程により形成したレジストで形成されるマスクを用いて絶縁膜１３７に開口部（図示せず）を形成する。次に、絶縁膜１３７上にバックゲート電極１３９を形成する（図４（Ｃ）参照）。以上の工程により、デュアルゲート型の薄膜トランジスタを作製することができる。なお、本実施の形態では、絶縁膜１３７に開口部を形成しているが、この開口部の形成は必須の工程ではないため、開口部の形成工程を省略することも可能である。
【００９０】
バックゲート電極１３９は、配線１２９ａ、１２９ｂと同様に形成することができる。また、バックゲート電極１３９は、透光性を有する導電性材料を用いて形成することができる。
【００９１】
バックゲート電極１３９は、ゲート電極１０３と平行に形成することができる。この場合、バックゲート電極１３９に印加する電位と、ゲート電極１０３に印加する電位とを、それぞれ任意に制御することが可能である。このため、薄膜トランジスタのしきい値電圧を制御することができる。また、キャリアが流れる領域、即ちチャネル領域が、微結晶シリコン領域のゲート絶縁膜１０５側、及び絶縁膜１３７側に形成されるため、薄膜トランジスタのオン電流を高めることができる。
【００９２】
また、バックゲート電極１３９は、ゲート電極１０３に接続させることができる。即ち、ゲート絶縁膜１０５及び絶縁膜１３７に形成した開口部（図示せず）において、ゲート電極１０３及びバックゲート電極１３９が接続する構造とすることができる。この場合、バックゲート電極１３９に印加する電位と、ゲート電極１０３に印加する電位とは、等しい。この結果、シリコン膜において、キャリアが流れる領域、即ちチャネル領域が、微結晶シリコン領域のゲート絶縁膜１０５側、及び絶縁膜１３７側に形成されるため、薄膜トランジスタのオン電流を高めることができる。
【００９３】
また、バックゲート電極１３９は、ゲート電極１０３と接続せず、フローティングでもよい。バックゲート電極１３９に電圧を印加せずとも、チャネル領域が、微結晶シリコン領域のゲート絶縁膜１０５側、及び絶縁膜１３７側に形成されるため、薄膜トランジスタのオン電流を高めることができる。
【００９４】
さらには、バックゲート電極１３９は、絶縁膜１３７を介して配線１２９ａ、１２９ｂと重畳してもよい。
【００９５】
以上の工程により、オン電流及び電界効果移動度が高く、オフ電流を低減したシングルゲート型の薄膜トランジスタ及びデュアルゲート型の薄膜トランジスタを作製することができる。
【００９６】
（実施の形態３）
本実施の形態では、本発明の一態様である半導体装置に形成される薄膜トランジスタの作製方法について、図５を参照して説明する。図５は、図４（Ｂ）に示す工程に対応する工程である。
【００９７】
実施の形態２と同様に、図２（Ａ）〜（Ｄ）及び図３（Ａ）の工程を経て、導電膜１２７を形成する。
【００９８】
次に、図５に示すように、実施の形態２と同様に、配線１２９ａ、１２９ｂを形成し、不純物シリコン膜１２１及びシリコン積層体１１７の一部をエッチングして、ソース領域及びドレイン領域として機能する一対の不純物シリコン膜１３１ａ、１３１ｂを形成する。また、微結晶シリコン領域１４３ａ及び結晶化が抑制された領域１４３ｂを有するシリコン積層体１４３を形成する。このとき、結晶化が抑制された領域１４３ｂが露出されるようにシリコン積層体１１７をエッチングすることで、配線１２９ａ、１２９ｂで覆われる領域では微結晶シリコン領域１４３ａ及び結晶化が抑制された領域１４３ｂが積層され、配線１２９ａ、１２９ｂで覆われず、かつゲート電極と重なる領域においては、微結晶シリコン領域１４３ａが露出せず、結晶化が抑制された領域１４３ｂが露出するシリコン積層体１４３となる。なお、ここでのシリコン積層体１１７のエッチング量は図４（Ｂ）より少ないものとする。
【００９９】
この後の工程は、実施の形態２と同様である。
以上の工程によりシングルゲート型の薄膜トランジスタを作製することができる。この薄膜トランジスタは、バックチャネル側がアモルファスであるため、図４（Ｂ）に示す薄膜トランジスタに比べてオフ電流を低減することができる。
【０１００】
また、本実施の形態では、図５に示す工程の後に、図４（Ｃ）に示す工程と同様に、絶縁膜１３７を介してバックゲート電極１３９を形成しても良いし、バックゲート電極１３９を形成しなくても良い。
【実施例】
【０１０１】
本実施例では、図４（Ｃ）に示すトランジスタの信頼性を調べた結果について説明する。なお、本実施例にて用いるトランジスタの詳細は以下の通りであり、試料Ａと試料Ｂを作製する。
【０１０２】
基板１０１上に膜厚２００ｎｍのＳｉＯＮからなる下地膜をプラズマＣＶＤ法により形成する。次いで、下地膜上にスパッタリング法によりゲート電極１０３を形成する。このゲート電極１０３は、厚さ５０ｎｍのＴｉ、厚さ１００ｎｍのＡｌ、厚さ５０ｎｍのＴｉの積層膜である。
【０１０３】
次いで、ゲート電極１０３を覆う厚さ３００ｎｍの窒化シリコン膜（ＳｉＮＸ膜）からなるゲート絶縁膜１０５をプラズマＣＶＤ法により形成し、ゲート絶縁膜１０５の表面に酸素を含むプラズマ処理を行う。このプラズマ処理は、チャンバーにＮ２Ｏのみを導入して行うプラズマ処理である。
【０１０４】
次いで、ゲート絶縁膜１０５上に高さ１ｎｍ程度の微結晶シリコン粒をモノシランと水素とアルゴンの混合ガスでプラズマＣＶＤ法により形成する。この微結晶シリコン粒の形成工程は、試料Ｂのみに行い、試料Ａには行わない。この微結晶シリコン粒に酸素を含むプラズマ処理を施すことにより、ゲート絶縁膜１０５上に酸化シリコン粒５７ａを形成する。ここでのプラズマ処理は、上記のゲート絶縁膜１０５へのプラズマ処理と同一条件で行う。この酸化シリコン粒５７ａの形成工程も、試料Ｂのみに行い、試料Ａには行わない。なお、上述したゲート絶縁膜１０５の形成工程から酸化シリコン粒５７ａの形成工程までは同一チャンバーで行われる。
【０１０５】
次いで、酸化シリコン粒５７ａの上に膜厚が５ｎｍの第１の微結晶シリコン膜１０７をモノシランと水素とアルゴンの混合ガスでプラズマＣＶＤ法により形成する。次いで、第１の微結晶シリコン膜１０７上に膜厚が６５ｎｍの第２の微結晶シリコン膜１０９をモノシランと水素とアルゴンの混合ガスでプラズマＣＶＤ法により形成する。
【０１０６】
次いで、第２の微結晶シリコン膜１０９上に膜厚が８０ｎｍのシリコン膜１１１をモノシランと水素希釈アンモニアと水素とアルゴンの混合ガスでプラズマＣＶＤ法により形成する。ここでの水素希釈アンモニアは、アンモニアを水素で１０００ｐｐｍまで希釈したガスである。
【０１０７】
次いで、シリコン膜１１１上に、膜厚が５０ｎｍの不純物シリコン膜１１３をモノシランと水素希釈ホスフィンと水素の混合ガスでプラズマＣＶＤ法により形成する。ここでの水素希釈ホスフィンは、ホスフィンを水素で０．５％まで希釈したガスである。また、不純物シリコン膜１１３の形成の詳細な条件及び特性比較は、下記の表１、表２の通りである。
【０１０８】
【表１】
0005916311.tif 000002
【０１０９】
【表２】
0005916311.tif 000003
【０１１０】
なお、表において、Ｉｏｎは、ＴＦＴオン時のソース−ドレイン間の電流であり、Ｖｇ＝１５Ｖは、Ｖｇｓ＝１５Ｖの意味であり、Ｖｄ＝０．１Ｖは、Ｖｄｓ＝０．１Ｖの意味であり、Ｉｏｆｆは、ＴＦＴオフ時のソース−ドレイン間の電流であり、ｍｉｎ．はミニマム、−１０Ｖは、Ｖｇｓ＝−１０Ｖの意味であり、Ｖｔｈは、ＴＦＴのしきい値電圧であり、Ｓ−ｖａｌｕｅは、Ｓ値でありサブスレッショルド値であり、μＦＥ＿ｓａｔ．は、飽和領域における移動度であり、ΔＶｔｈは、試験前後のＶｔｈの変化量である。Ｓ値とは、Ｉｄｓが一桁増加するために必要なゲート電圧をいい、Ｓ値が小さいほどスイッチング特性に優れている。Ｖｇｓとは、ソースの電位を基準としたゲートの電位との電位差をいう。Ｖｄｓとは、ソースの電位を基準としたドレインの電位との電位差をいう。
【０１１１】
次いで、第１の微結晶シリコン膜１０７、第２の微結晶シリコン膜１０９、シリコン膜１１１、及び不純物シリコン膜１１３をエッチングすることによりシリコン積層体１１７及び不純物シリコン膜１２１を形成し、このシリコン積層体１１７の側壁を酸化する。この酸化は、エッチング後にチャンバー内に酸素のみを導入してプラズマ処理を行うものである。
【０１１２】
次いで、不純物シリコン膜１２１上に、配線１２９ａ、配線１２９ｂとなる導電膜１２７を形成する。この導電膜１２７は、厚さ５０ｎｍのＴｉ、厚さ２００ｎｍのＡｌ、厚さ５０ｎｍのＴｉの積層膜である。このようにして試料Ａと試料Ｂを作製する。
【０１１３】
トランジスタの信頼性を調べるための手法の一つに、バイアス−熱ストレス試験（以下、「ゲートＢＴ試験」という。）がある。ゲートＢＴ試験は加速試験の一種であり、長期間の使用によって起こるトランジスタの特性変化を、短時間で評価することができる。特に、ゲートＢＴ試験前後におけるトランジスタのしきい値電圧の変化量は、信頼性を調べるための重要な指標となる。ゲートＢＴ試験前後において、しきい値電圧の変化量が少ないほど信頼性が高い。
【０１１４】
具体的には、トランジスタが形成されている基板の温度（基板温度）を一定に維持し、トランジスタのソースおよびドレインをほぼ同電位とし、ゲートにソースおよびドレインとは異なる電位を一定時間与える。基板温度は、試験目的に応じて適宜設定すればよい。なお、ゲートに与える電位がソースおよびドレインの電位よりも高い場合を＋ゲートＢＴ試験といい、ゲートに与える電位がソースおよびドレインの電位よりも低い場合を−ゲートＢＴ試験という。
【０１１５】
ゲートＢＴ試験の試験強度は、基板温度、ゲート絶縁膜に加えられる電界強度、電界印加時間により決定することができる。ゲート絶縁膜中の電界強度は、ゲート、ソースおよびドレイン間の電位差をゲート絶縁膜の膜厚で除して決定される。例えば、膜厚が１００ｎｍのゲート絶縁膜中の電界強度を２ＭＶ／ｃｍとしたい場合には、電位差を２０Ｖとすればよい。
【０１１６】
なお、電圧とは、２点間における電位差のことをいい、電位とは、ある一点における静電場の中にある単位電荷が持つ静電エネルギー（電気的な位置エネルギー）のことをいうが、電子回路において、ある一点における電位と基準となる電位（例えば接地電位）との電位差のことを該ある一点における電位として示すことが多いため、以下の説明では、ある一点における電位と基準となる電位（例えば接地電位）との差を該ある一点における電位として示した場合において、特に指定する場合を除き、該ある一点における電位を電圧ともいう。
【０１１７】
ゲートＢＴ試験は、基板温度を８５℃、ゲート絶縁膜中の電界強度を２／３（ＭＶ／ｃｍ）、時間を１２時間とし、＋ゲートＢＴ試験および−ゲートＢＴ試験それぞれについて行った。
【０１１８】
まず、＋ゲートＢＴ試験について説明する。ゲートＢＴ試験の対象となるトランジスタの初期特性を測定するため、基板温度を８５℃とし、ソース−ドレイン間電圧（以下、「ドレイン電圧」という。）を１Ｖとし、または１０Ｖとし、ソース−ゲート間電圧（以下、「ゲート電圧」という。）を−３０Ｖ〜＋３０Ｖまで変化させたときのソース−ドレイン電流（以下、「ドレイン電流」という。）の変化特性、すなわちドレイン電圧１Ｖ及び１０ＶのときのＶｇ−Ｉｄ特性を測定した。
【０１１９】
次に、基板温度を８５℃まで上昇させた後、トランジスタのソースの電位を接地電位とし、ドレインの電位を０．１Ｖとした。続いて、ゲート絶縁膜中の電界強度が２／３（ＭＶ／ｃｍ）となるように、ゲート電圧を印加した。ここでは、トランジスタのゲート絶縁膜の厚さが３００ｎｍであったため、ゲートに＋２０Ｖを印加し、そのまま１２時間保持した。なお、保持時間は、目的に応じて適宜変更してもよい。
【０１２０】
次に、初期特性の測定と同じ条件でＶｇ−Ｉｄ特性を測定し、＋ゲートＢＴ試験後のＶｇ−Ｉｄ特性を得た結果を図６に示す。
【０１２１】
なお、ゲートＢＴ試験に際しては、まだ一度もゲートＢＴを行っていないトランジスタを用いて試験を行うことが重要である。例えば、一度＋ゲートＢＴを行ったトランジスタを用いて−ゲートＢＴ試験を行うと、先に行った＋ゲートＢＴの影響により、−ゲートＢＴ試験結果を正しく評価することができない。一度＋ゲートＢＴ試験を行ったトランジスタを用いて、再度＋ゲートＢＴ試験を行った場合なども同様である。ただし、これらの影響を踏まえて、あえてゲートＢＴ試験を繰り返す場合はこの限りではない。
【０１２２】
試料Ｂ（ΔＶｔｈ＝−０．５５Ｖ）では、試料Ａ（ΔＶｔｈ＝−１．１７Ｖ）と比較して−ゲートＢＴ試験前後のΔＶｔｈが１／２以下に抑えられている。
【０１２３】
図７は、ゲート試験によるΔＶｔｈの変化の時間依存性を示したものである。図７によれば、−ゲートＢＴ試験では試料ＢのほうがΔＶｔｈの変化量が小さく、試料ＢにおけるΔＶｔｈの変化量が小さいことがわかる。一方で、＋ゲートＢＴ試験では試料ＡのほうがΔＶｔｈの変化量が小さいが、これは有意な差ではなく、ばらつきの範囲内であるといえる。
【０１２４】
以上、本実施例で説明したように、本発明の一態様により、−ゲートＢＴ試験におけるΔＶｔｈを向上させることができる。
【０１２５】
なお、このように−ゲートＢＴ試験での信頼性の高いトランジスタは、表示装置の画素トランジスタ、及び表示装置の駆動回路部のドライバ回路を構成するトランジスタの双方に適用することができる。
【符号の説明】
【０１２６】
５１    基板
５５    絶縁膜
５７ａ    酸化シリコン粒
５９    微結晶シリコン膜
１０１    基板
１０３    ゲート電極
１０５    ゲート絶縁膜
１０７    第１の微結晶シリコン膜
１０９    第２の微結晶シリコン膜
１１１    シリコン膜
１１１ａ    微結晶シリコン領域
１１１ｂ    結晶化が抑制された領域
１１１ｃ    シリコン結晶粒
１１３    不純物シリコン膜
１１５    マスク
１１７    シリコン積層体
１１７ａ    微結晶シリコン領域
１１７ｂ    結晶化が抑制された領域
１２１    不純物シリコン膜
１２７    導電膜
１２９ａ，１２９ｂ    配線
１３１ａ，１３１ｂ    不純物シリコン膜
１３３    シリコン積層体
１３３ａ    微結晶シリコン領域
１３３ｂ    結晶化が抑制された領域
１３７    絶縁膜
１３９    バックゲート電極
１４３    シリコン積層体
１４３ａ    微結晶シリコン領域
１４３ｂ    結晶化が抑制された領域
【図１】
0005916311.tif 000004
【図２】
0005916311.tif 000005
【図３】
0005916311.tif 000006
【図４】
0005916311.tif 000007
【図５】
0005916311.tif 000008
【図６】
0005916311.tif 000009
【図７】
0005916311.tif 000010