(57)【特許請求の範囲】
【請求項１】
基板の上に、垂直的に交互に配列される複数の第１層間誘電膜及び複数の第１犠牲膜を含む第１積層膜を形成する段階と、
前記第１積層膜内に第１開口部を定義するように前記第１積層膜を選択的にエッチングする段階と、
前記第１開口部内に複数の第１不揮発性記憶セル及び少なくとも１つのダミー記憶セルの第１活性領域を形成する段階と、
前記第１積層膜の上に、垂直的に交互に配列される複数の第２層間誘電膜及び複数の第２犠牲膜を含む第２積層膜を形成する段階と、
前記第２積層膜内に前記第１開口部に整列される第２開口部を定義するように前記第２積層膜を選択的にエッチングする段階と、
前記第２開口部内に複数の第２不揮発性記憶セルの第２活性領域を形成する段階と、
を含み、
前記少なくとも１つのダミー記憶セルは、前記第１不揮発性記憶セル及び前記第２不揮発性記憶セルの間に形成されることを特徴とする不揮発性記憶装置の形成方法。
【請求項２】
前記第２活性領域を形成する段階は、
前記第１活性領域に電気的に連結される前記第２活性領域を形成する段階を含むことを特徴とする請求項１に記載の不揮発性記憶装置の形成方法。
【請求項３】
前記第１活性領域を形成する段階は、
Ｕ字形態の断面を有する第１半導体膜を前記第１開口部の側壁に形成する段階を含むことを特徴とする請求項１に記載の不揮発性記憶装置の形成方法。
【請求項４】
前記第２活性領域を形成した後に、
前記第１積層膜内及び前記第２積層膜内に第３開口部を定義するように前記第１積層膜及び前記第２積層膜を選択的に除去する段階をさらに含むことを特徴とする請求項１に記載の不揮発性記憶装置の形成方法。
【請求項５】
前記第２積層膜を形成する前に、
第１埋め込み絶縁膜を前記第１開口部に形成する段階をさらに含み、
前記第１埋め込み絶縁膜は前記第１半導体膜と接することを特徴とする請求項３に記載の不揮発性記憶装置の形成方法。
【請求項６】
前記第２活性領域を形成する前に、
前記第１半導体膜の一部分を露出させるように前記第１埋め込み絶縁膜をリセスする段階をさらに含むことを特徴とする請求項５に記載の不揮発性記憶装置の形成方法。
【請求項７】
前記第２活性領域を形成する段階は、
第２半導体膜を前記第２開口部の側壁に形成する段階を含み、前記第２半導体膜は前記第１半導体膜の前記露出された一部分と接することを特徴とする請求項６に記載の不揮発性記憶装置の形成方法。
【請求項８】
複数の前記第１犠牲膜及び前記第２犠牲膜を除去した後に、
情報格納膜によって前記第１活性領域及び前記第２活性領域から離隔される複数のワードラインを前記第３開口部に形成する段階をさらに含むことを特徴とする請求項４に記載の不揮発性記憶装置の形成方法。
【請求項９】
複数の前記第１犠牲膜及び前記第２犠牲膜を除去した後に、
情報格納膜によって前記第１活性領域から離隔されるダミーワードラインを前記第３開口部に形成する段階をさらに含むことを特徴とする請求項４に記載の不揮発性記憶装置の形成方法。
【請求項１０】
前記ダミーワードラインは、前記ダミー記憶セルに隣接しつつ複数のワードラインの間に形成されることを特徴とする請求項９に記載の不揮発性記憶装置の形成方法。
【請求項１１】
基板の上に、垂直的に交互に配列される複数の第１層間誘電膜及び複数の第１犠牲膜を含む第１積層膜を形成する段階と、
前記第１積層膜内に第１開口部を定義するように前記第１積層膜を選択的にエッチングする段階と、
前記第１開口部内に複数の第１不揮発性記憶セル及び少なくとも１つのダミー記憶セルの第１活性領域を形成する段階と、
前記第１積層膜の上に、垂直的に交互に配列される複数の第２層間誘電膜及び複数の第２犠牲膜を含む第２積層膜を形成する段階と、
前記第２積層膜内に前記第１開口部に整列される第２開口部を定義するように前記第２積層膜を選択的にエッチングする段階と、
前記第２開口部内に複数の第２不揮発性記憶セルの第２活性領域を形成する段階と、
前記第１積層膜内及び前記第２積層膜内に第３開口部を定義するように前記第１積層膜及び前記第２積層膜を選択的にエッチングする段階と、
前記第３開口部内の複数の前記第１犠牲膜及び複数の前記第２犠牲膜を複数のワードライン及びダミーワードラインで代替する段階と、
を含み、
前記ダミーワードラインは、前記第１活性領域及び前記第２活性領域が接触する部分に隣接するように形成されることを特徴とする不揮発性記憶装置の形成方法。
【請求項１２】
前記第２積層膜を形成する段階は、複数の前記第１犠牲膜の中で１つの膜の上に直接的に複数の前記第２犠牲膜の中で１つの膜を形成する段階を含むことを特徴とする請求項１１に記載の不揮発性記憶装置の形成方法。
【請求項１３】
前記代替する段階は、前記ダミーワードラインで複数の前記第１犠牲膜の前記１つの膜及び複数の前記第２犠牲膜の前記１つの膜を代替する段階を含むことを特徴とする請求項１２に記載の不揮発性記憶装置の形成方法。
【請求項１４】
前記第１活性領域を形成する段階は、
Ｕ字形態の断面を有する第１半導体膜を前記第１開口部の側壁に形成する段階を含み、
前記第２積層膜を形成する前に、
前記第１半導体膜に接する第１埋め込み絶縁膜で前記第１開口部を満たす段階と、
前記第１半導体膜の側壁を露出させるように前記第１埋め込み絶縁膜の上部面をリセスする段階と、
前記第１埋め込み絶縁膜の上部面に半導体活性パターンを形成する段階と、
をさらに含むことを特徴とする請求項１１に記載の不揮発性記憶装置の形成方法。
【請求項１５】
前記第２活性領域を形成する段階は、
前記半導体活性パターンに接する第２半導体膜を前記第２開口部の側壁に形成する段階を含むことを特徴とする請求項１４に記載の不揮発性記憶装置の形成方法。
【請求項１６】
基板の上に、垂直的に交互に配列される複数の第１層間誘電膜及び複数の第１犠牲膜を含む第１積層膜を形成する段階と、
前記第１積層膜内に第１開口部を定義するように前記第１積層膜を貫通して選択的にエッチングする段階と、
Ｕ字形態の断面を有する第１半導体膜を前記第１開口部の側壁に形成することによって前記第１開口部内に複数の第１不揮発性記憶セル及び前記第１不揮発性記憶セルに隣接する少なくとも１つのダミー記憶セルの第１活性領域を形成する段階と、
前記第１半導体膜に接する第１埋め込み絶縁膜で前記第１開口部を満たす段階と、
前記第１半導体膜の側壁を露出させるように前記第１埋め込み絶縁膜の上部面をリセスする段階と、
半導体活性パターンで前記第１埋め込み絶縁膜のリセスを満たす段階と、
前記第１積層膜の上に、垂直的に交互に配列される複数の第２層間誘電膜及び複数の第２犠牲膜を含む第２積層膜を形成する段階と、
前記第２積層膜内に前記第１開口部に整列される第２開口部を定義するように前記第２積層膜を貫通して選択的にエッチングする段階と、
前記半導体活性パターンに接する第２半導体膜を前記第２開口部の側壁に形成することによって少なくとも１つの前記ダミー記憶セルに隣接する複数の第２不揮発性記憶セルの第２活性領域を前記第２開口部内に形成する段階と、
を含むことを特徴とする不揮発性記憶装置の形成方法。
【請求項１７】
前記第１積層膜内及び前記第２積層膜内に第３開口部を定義するように前記第１積層膜及び前記第２積層膜を選択的にエッチングする段階と、
前記第３開口部内に複数のワードライン及びダミーワードラインを形成し、複数の前記第１犠牲膜及び複数の前記第２犠牲膜を代替する段階と、
をさらに含み、
前記ダミーワードラインは、前記第１活性領域及び前記第２活性領域が接触する部分に隣接するように形成されることを特徴とする請求項１６に記載の不揮発性記憶装置の形成方法。
【請求項１８】
基板の上に、垂直的に交互に配列される複数の第１層間誘電膜及び複数の第１ワードライン膜を含む第１積層膜と、
前記第１積層膜を貫通して延長する第１開口部内に形成される第１活性領域と、
前記第１積層膜の上に、垂直的に交互に配列される複数の第２層間誘電膜及び複数の第２ワードライン膜を含む第２積層膜と、
前記第２積層膜を貫通して延長し、前記第１開口部に整列される第２開口部内に形成され前記第１活性領域に電気的に連結される第２活性領域と、
前記第１活性領域及び前記第２活性領域が接触する部分に隣接するよう配置されたダミーワードラインと、
を備えることを特徴とする不揮発性記憶装置。
【請求項１９】
前記第２活性領域の下部面は、前記第１活性領域の上部面より低いことを特徴とする請求項１８に記載の不揮発性記憶装置。
【請求項２０】
前記ダミーワードラインは、前記第２活性領域の下部及び前記第１活性領域の上部の両方を覆うことを特徴とする請求項１８に記載の不揮発性記憶装置。
【請求項２１】
前記第２活性領域の外側面及び前記第１活性領域の外側面は、階段型プロフィールを有し、
前記ダミーワードラインは、前記第２活性領域の外側面及び前記第１活性領域の外側面を覆うよう形成されていることを特徴とする請求項２０に記載の不揮発性記憶装置。
【請求項２２】
前記ダミーワードラインは、第１ダミーワードライン及び第２ダミーワードラインを含み、
前記第１ダミーワードラインは、前記第１活性領域の上部を覆い、前記第２ダミーワードラインは、前記第２活性領域の下部を覆うことを特徴とする請求項２１に記載の不揮発性記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、より詳細には３次元不揮発性記憶装置に関する。
【背景技術】
【０００２】
消費者が要求する優れた性能及び低い価格を充足させるために半導体装置の集積度を増加させることが要求されている。半導体メモリー装置の場合、その集積度は製品の価格を決定する重要な要因であるため、増加された集積度が特に要求されている。従来に２次元又は平面的な半導体メモリー装置の場合、その集積度は単位記憶セルが占有する面積によって主に決定されるため、微細パターン形成技術の水準に大きく影響を受ける。最近、３次元的に配列される記憶セルを具備する３次元半導体メモリー装置が提案されている。しかし、３次元半導体メモリー装置の大量に生産するために、ビット当たり製造費用を２次元半導体メモリー装置のその費用より減少しながら信頼性ある製品特性を具現できる工程技術が要求されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】日本国特許公開第２００９−２２４４６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の目的はセルの電気的特性での均一性を向上させ得る３次元不揮発性記憶装置を提供することである。本発明別の目的はセルの電気的特性での均一性を向上させ得る３次元不揮発性記憶装置の形成方法を提供することである。
【課題を解決するための手段】
【０００５】
本発明の不揮発性記憶装置の形成方法は不揮発性記憶セルが高集積化された垂直的積層を形成するための段階を含む。このような記憶セルの垂直的積層は多数の記憶セルが半導体基板上に垂直的に積層される。このとき、比較的劣等な作用をするメモリセルストリングが発生しないように製造工程において補正するためのダミー記憶セルを利用することができる。
【０００６】
本発明の不揮発性記憶装置の形成方法は基板の上に第１積層膜を形成することを包含することができる。このような第１積層膜は垂直的に交互に配列される複数の第１層間誘電膜及び複数の第１犠牲膜を包含することができる。第１開口部を定義するために第１積層膜を貫通して選択的にエッチングする段階が実行され得る。第１開口部内に複数の第１不揮発性記憶セルの第１活性領域及び少なくとも１つのダミー記憶セルを形成される。このような第１活性領域は半導体活性領域であり得る。その後に、第１積層膜の上に第２積層膜が形成される。第２積層膜は垂直的に交互に配列される複数の第２層間誘電膜及び複数の第２犠牲膜を包含することができる。その次に、第２積層膜内に第１開口部に整列される第２開口部を定義するために第２積層膜を貫通して選択的にエッチングする段階が実行され得る。第２開口部内に複数の第２不揮発性記憶セルの第２活性領域が形成される。このような第２活性領域は大きい垂直的ストリング内に記憶セルの複数の垂直サブ−ストリングを共に電気的に連結できる第１活性領域に電気的に連結される。
【０００７】
本発明によれば、第１活性領域を形成することはＵ字形態の断面を有する（例えば、カップ形態）第１電気的導電膜に第１開口部の側壁にライニング（ｌｉｎｉｎｇ）することを包含することができる。また、第２活性領域を形成した後に、第１及び第２積層膜内に第３開口部定義するために第１及び第２積層膜貫通して選択的にエッチングすること及び第３開口部を通じて複数の第１及び第２犠牲膜を除去することをさらに含むことができる。その後に、第３開口部は情報格納膜によって第１活性領域から離隔されるダミーワードラインに満たされ得る。特に、第３開口部は第１活性領域の一部分に反対方向へ延長される第１ダミーワードライン及び第２活性領域の一部分に反対方向へ延長される第２ダミーワードラインに満たされ得る。
【０００８】
また、本発明によれば、第２積層膜を形成する前に第１開口部を第１電気的導電膜に接する第１埋め込み絶縁膜で満たすに段階を実行することをさらに含むことができる。また、第２活性領域を形成することは、第２電気的導電膜（例えば、半導体膜）で第２開口部の側壁にライニングすることを含み、第２電気的導電膜は第１電気的導電膜の露出された一部分と接することができる。
【０００９】
また、本発明の不揮発性記憶素子の形成方法は基板の上に第１積層膜を形成することを包含することができる。このような第１積層膜は垂直的に交互に配列される複数の第１層間誘電膜及び複数の第１犠牲膜を包含することができる。第１開口部を定義するために第１積層膜を貫通して選択的にエッチングする段階が実行され得る。Ｕ字形態の断面を有する第１半導体膜（例えば、ポリシリコン膜）で第１開口部の側壁をライニングすることによって、第１開口部内に第１活性領域が形成される。このような第１活性領域は半導体活性領域であり得る。その後に、第１積層膜の上に第２積層膜が形成される。第１開口部は第１半導体膜と接する第１埋め込み絶縁膜（例えば、二酸化シリコン膜）で満たされる。第１埋め込み絶縁膜の上部面は第１半導体膜の内側面を露出させるためにリセスされる。第１埋め込み絶縁膜の上部面内のこのようなリセスは半導体活性パターンに満たされる。垂直的な高集積度を提供するために、第１積層膜の上に第２積層膜が形成される。第２積層膜は垂直的に交互に配列される複数の第２層間誘電膜及び複数の第２犠牲膜を包含することができる。その次に、第２積層膜内に第１開口部に整列される第２開口部を定義するために第２積層膜が選択的にエッチングされる。リセス内の半導体活性パターンと接する第２半導体膜に第２開口部の側壁をライニングすることによって、第２開口部内に複数の第２不揮発性記憶セルの第２活性領域が形成される。第１及び第２積層膜内に犠牲膜を露出させる第３開口部を定義するために第１及び第２積層膜が順次的に選択的にエッチングされ得る。複数の第１及び第２犠牲膜は記憶セルワードラインに代替され得る。このようなワードラインは第１半導体膜の一部分に反対方向へ延長されるダミー記憶セルの少なくとも１つのダミーワードラインを包含することができる。
【００１０】
また、本発明は垂直的に集積された複数の不揮発性記憶セルを含む不揮発性記憶装置を含む。このような場合、不揮発性記憶装置は基板の上に第１積層膜を含む。第１積層膜は垂直的に交互に配列される複数の第１層間誘電膜及び複数の第１ワードラインを含む。このような複数の第１ワードラインは少なくとも第１ダミー記憶セルの第１ダミーワードラインを含む。また、第１積層膜を貫通して延長される第１垂直開口部が提供される。第１ダミーワードラインに反対方向へ延長される第１開口部の側壁をライニングする第１半導体活性膜が提供される。第１積層膜の上に、垂直的に交互に配列される複数の第２層間誘電膜及び複数の第２ワードライン膜を含む第２積層膜が提供される。第２積層膜を貫通して延長し、第１開口部に整列される第２開口部が提供される。第２開口部の側壁をライニングする第２半導体活性膜が提供される。このような第２半導体活性膜は不揮発性記憶セルの多様なサブストリングが記憶セルのさらに長いストリング内に垂直的に集積されるように第１半導体活性膜に電気的に連結される。
【００１１】
また、本発明によれば、複数の第２ワードラインは第２ダミー記憶セルの第２ダミーワードラインを包含でき、第２半導体活性膜は第２ダミーワードラインに反対方向へ延長され得る。第１及び第２積層膜との間の界面に隣接するダミー記憶セルを定義するように第１及び第２ダミーワードラインは互に連続になり得る。
【発明の効果】
【００１２】
また、本発明の３次元不揮発性記憶装置では、下部活性柱の上部内側面と上部活性柱の下部外側面とが互に接触するので、下部活性柱と上部活性柱との間の電気的流れが円滑になり得る。本発明の実施形態による３次元本発明の実施形態による３次元不揮発性記憶装置の上部活性柱と下部活性柱が接触領域とに隣接してダミーワードラインが提供される。上部活性柱と下部活性柱との外側面に提供された階段形プロフィールが形成された部分に記憶セルが存在しないので、全て記憶セルが均一な電気的特性を示すことができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１実施形態による３次元不揮発性記憶装置の平面図である。
【図２】図１のＩ−Ｉ’線に沿って切断した断面図である。
【図３】本発明の第１実施形態による３次元不揮発性記憶装置の回路図である。
【図４】本発明の第１実施形態による３次元不揮発性記憶装置を形成する方法の一例を説明することであって、図１のＩ−Ｉ’線に対応される断面図である。
【図５】本発明の第１実施形態による３次元不揮発性記憶装置を形成する方法の一例を説明することであって、図１のＩ−Ｉ’線に対応される断面図である。
【図６】本発明の第１実施形態による３次元不揮発性記憶装置を形成する方法の一例を説明することであって、図１のＩ−Ｉ’線に対応される断面図である。
【図７】本発明の第１実施形態による３次元不揮発性記憶装置を形成する方法の一例を説明することであって、図１のＩ−Ｉ’線に対応される断面図である。
【図８】本発明の第１実施形態による３次元不揮発性記憶装置を形成する方法の一例を説明することであって、図１のＩ−Ｉ’線に対応される断面図である。
【図９】本発明の第１実施形態による３次元不揮発性記憶装置を形成する方法の一例を説明することであって、図１のＩ−Ｉ’線に対応される断面図である。
【図１０】本発明の第１実施形態による３次元不揮発性記憶装置を形成する方法の一例を説明することであって、図１のＩ−Ｉ’線に対応される断面図である。
【図１１】本発明の第１実施形態による３次元不揮発性記憶装置を形成する方法の一例を説明することであって、図１のＩ−Ｉ’線に対応される断面図である。
【図１２】本発明の第１実施形態による３次元不揮発性記憶装置を形成する方法の一例を説明することであって、図１のＩ−Ｉ’線に対応される断面図である。
【図１３】本発明の第１実施形態による３次元不揮発性記憶装置を形成する方法の一例を説明することであって、図１のＩ−Ｉ’線に対応される断面図である。
【図１４】本発明の第１実施形態による３次元不揮発性記憶装置を形成する方法の一例を説明することであって、図１のＩ−Ｉ’線に対応される断面図である。
【図１５】本発明の第１実施形態による３次元不揮発性記憶装置を形成する方法の他の例を説明することであって、図１のＩ−Ｉ’線に対応される断面図である。
【図１６】本発明の第１実施形態による３次元不揮発性記憶装置を形成する方法の他の例を説明することであって、図１のＩ−Ｉ’線に対応される断面図である。
【図１７】本発明の第２実施形態による３次元不揮発性記憶装置に対することであって、図１のＩ−Ｉ’線に沿って切断した断面図である。
【図１８】本発明の第３実施形態による３次元不揮発性記憶装置に対することであって、図１のＩ−Ｉ’線に沿って切断した断面図である。
【図１９】本発明の第４実施形態による３次元不揮発性記憶装置に対することであって、図１のＩ−Ｉ’線に沿って切断した断面図である。
【図２０】本発明の第４実施形態による３次元不揮発性記憶装置を形成する方法を説明することであって、図１のＩ−Ｉ’線に対応される断面図である。
【図２１】本発明の第４実施形態による３次元不揮発性記憶装置を形成する方法を説明することであって、図１のＩ−Ｉ’線に対応される断面図である。
【図２２】本発明の第４実施形態による３次元不揮発性記憶装置を形成する方法を説明することであって、図１のＩ−Ｉ’線に対応される断面図である。
【図２３】本発明の第５実施形態による３次元不揮発性記憶装置に対することであって、図１のＩ−Ｉ’線に沿って切断した断面図である。
【図２４】本発明の第６実施形態による３次元不揮発性記憶装置に対することであって、図１のＩ−Ｉ’線に沿って切断した断面図である。
【図２５】本発明の第７実施形態による３次元不揮発性記憶装置に対することであって、図１のＩ−Ｉ’線に沿って切断した断面図である。
【図２６】本発明の第７実施形態による３次元揮発性記憶装置の形成方法を説明することであって、図１のＩ−Ｉ’線に対応される断面図である。
【図２７】本発明の第８実施形態による３次元揮発性記憶装置の平面図である。
【図２８】図２７のＩ−Ｉ’線に沿って切断した断面図である。
【図２９】図２８を参照して説明された第２ダミー導電パターンＤＷＬ２に隣接する部分Ｂの一例の拡大図である。
【図３０】図２８を参照して説明された第２ダミー導電パターンＤＷＬ２に隣接する部分Ｂの他の例の拡大図である。
【図３１】本発明の第８実施形態による３次元不揮発性記憶装置の回路図である。
【図３２】本発明の第８実施形態による３次元不不揮発性記憶装置の形成方法の一例を説明することであって、図２７のＩ−Ｉ’線に沿って切断した断面図である。
【図３３】本発明の第８実施形態による３次元不不揮発性記憶装置の形成方法の一例を説明することであって、図２７のＩ−Ｉ’線に沿って切断した断面図である
【図３４】本発明の第８実施形態による３次元不不揮発性記憶装置の形成方法の一例を説明することであって、図２７のＩ−Ｉ’線に沿って切断した断面図である。
【図３５】本発明の第８実施形態による３次元不揮発性記憶装置の形成方法の他の例を説明することであって、図２７のＩ−Ｉ’線に沿って切断した断面図である。
【図３６】本発明の第９実施形態による３次元不揮発性記憶装置に関することであって、図１のＩ−Ｉ’線に対応する断面図である。
【図３７】本発明の第９実施形態による３次元不揮発性記憶装置の形成方法を説明することであって、図１のＩ−Ｉ’線に対応する断面図である。
【図３８】本発明の第９実施形態による３次元不揮発性記憶装置の形成方法を説明することであって、図１のＩ−Ｉ’線に対応する断面図である。
【図３９】本発明の第９実施形態による３次元不揮発性記憶装置の形成方法を説明することであって、図１のＩ−Ｉ’線に対応する断面図である。
【図４０】本発明の第９実施形態による３次元不揮発性記憶装置の形成方法を説明することであって、図１のＩ−Ｉ’線に対応する断面図である。
【図４１】本発明の第１０実施形態による３次元不揮発性記憶装置の平面図である。
【図４２】図４０のＩ−Ｉ’線に沿って切断した断面図である。
【図４３】本発明の第１０実施形態による３次元不揮発性記憶装置の形成方法を説明することであって、図４０のＩ−Ｉ’線に沿って切断した断面図である。
【図４４】本発明の第１０実施形態による３次元不揮発性記憶装置の形成方法を説明することであって、図４０のＩ−Ｉ’線に沿って切断した断面図である。
【図４５】本発明の第１０実施形態による３次元不揮発性記憶装置の平面図である。
【図４６】図４５のＩ−Ｉ’線に沿って切断した断面図である。
【図４７】本発明の第１１実施形態による３次元不揮発性記憶装置の回路図である。
【図４８】本発明の第１１実施形態による３次元不揮発性記憶装置の形成方法を説明することであって、図４５のＩ−Ｉ’線に沿って切断した断面図である。
【図４９】本発明の第１２実施形態による不揮発性記憶装置に関することであって、図４５のＩ−Ｉ≡線に対応する断面図である。
【図５０】本発明の第１２実施形態による３次元不揮発性記憶装置の形成方法を説明することであって、図４５のＩ−Ｉ’線に対応する断面図である。
【図５１】本発明の第１３実施形態による不揮発性記憶装置に関することであって、図４５のＩ−Ｉ≡線に対応する断面図である。
【図５２】本発明の第１３実施形態による３次元不揮発性記憶装置の形成方法を説明することであって、図４５のＩ−Ｉ’線に対応する断面図である。
【図５３】本発明の第１４実施形態による不揮発性記憶装置の平面図である。
【図５４】図５３のＩ−Ｉ’線に沿って切断した断面図である。
【図５５】本発明の第１４実施形態による３次元不揮発性記憶装置の回路図である。
【図５６】本発明の第１４実施形態による３次元不揮発性記憶装置の形成方法を説明することであって、図５３のＩ−Ｉ’線に沿って切断した断面図である。
【図５７】本発明の第１４実施形態による３次元不揮発性記憶装置の形成方法を説明することであって、図５３のＩ−Ｉ’線に沿って切断した断面図である。
【図５８】本発明の第１４実施形態による３次元不揮発性記憶装置の形成方法を説明することであって、図５３のＩ−Ｉ’線に沿って切断した断面図である。
【図５９】本発明の第１５実施形態による３次元不揮発性記憶装置の平面図である。
【図６０】図５９のＩ−Ｉ’線に対応する断面図である。
【図６１】本発明の第１５実施形態による３次元不揮発性記憶装置の回路図である。
【図６２】本発明の第１５実施形態による３次元不揮発性記憶装置の形成方法を説明することであって、図５９のＩ−Ｉ’線に沿って切断した断面図である。
【図６３】本発明の第１５実施形態による３次元不揮発性記憶装置の形成方法を説明することであって、図５９のＩ−Ｉ’線に沿って切断した断面図である。
【図６４】本発明の第１５実施形態による３次元不揮発性記憶装置の形成方法を説明することであって、図５９のＩ−Ｉ’線に沿って切断した断面図である。
【図６５】本発明の第１６実施形態による３次元不揮発性記憶装置に関することであって、図５３のＩ−Ｉ’線に対応する断面図である。
【図６６】本発明の第１６実施形態による３次元不揮発性記憶装置の形成方法を説明することであって、図５３のＩ−Ｉ’線に対応する断面図である。
【図６７】本発明の第１６実施形態による３次元不揮発性記憶装置の形成方法を説明することであって、図５３のＩ−Ｉ’線に対応する断面図である。
【図６８】本発明の第１６実施形態による３次元不揮発性記憶装置の形成方法を説明することであって、図５３のＩ−Ｉ’線に対応する断面図である。
【図６９】本発明の第１７実施形態による３次元不揮発性記憶装置の平面図である。
【図７０】図６９のＩ−Ｉ’線に対応する断面図である。
【図７１】本発明の第１７実施形態による３次元不揮発性記憶装置の形成方法を説明することであって、図６９のＩ−Ｉ’線に対応する断面図である。
【図７２】本発明の第１７実施形態による３次元不揮発性記憶装置の形成方法を説明することであって、図６９のＩ−Ｉ’線に対応する断面図である。
【図７３】本発明の第１７実施形態による３次元不揮発性記憶装置の形成方法を説明することであって、図６９のＩ−Ｉ’線に対応する断面図である。
【図７４】本発明の前述した実施形態による３次元不揮発性記憶装置の動作方法の第１例を示す順序図である
【図７５】本発明の前述した実施形態による３次元不揮発性記憶装置の動作方法の第２例を示す順序図である。
【図７６】本発明によるフラッシュメモリー装置を示すブロック図である。
【図７７】本発明によるフラッシュメモリー装置を具備するメモリーシステムの一例を簡略に示したブロック図である。
【図７８】図７７のメモリーシステムの応用例を示すブロック図である。
【図７９】本発明によるフラッシュメモリーシステムを装着する情報処理システムを簡略に示すブロック図である。
【発明を実施するための形態】
【００１４】
以上の本発明の目的、他の目的、特徴、及び長所は添付された図面と関連した以下の望ましい実施形態を通じて容易に理解できる。しかし、本発明はここで、説明される実施形態に限定されなく他の形態で具体化され得る。むしろ、ここで紹介される実施形態は開示された内容が徹底であり、完全になるように、そして当業者に本発明の思想が十分に伝達できるようにするために提供されることである。
【００１５】
本明細書で、ある膜（又は層）が他の膜（又は層）又は基板の上にあると言及される場合に、それは他の膜（又は層）又は基板の上に直接形成できるか、或いはそれらの間に第３の膜（又は層）が介在され得る。また、図面において、構成の大きさ及び厚さ等は説明を明確にするために誇張されたことである。また、本明細書の多様な実施形態で、第１、第２、第３等の用語が多様な領域、膜（又は層）等を記述するために使用されたが、これらに領域、膜がこのような用語によって限定されない。これらの用語は単なる所定の領域又は膜（又は層）を他の領域又は膜（又は層）と区別するために使用されただけである。ここで説明され、例示される各実施形態はそれの相補的な実施形態も含む。本明細書で、「及び／又は」という表現は前後に並べた構成要素の中で少なくとも１つを含む意味で使用される。明細書全体に掛けて同一の参照番号に表示された部分は同一の構成要素を示す。
以下、図面を参照して、本発明の実施形態に対して詳細に説明する。
【００１６】
＜第１実施形態＞
図１は本発明の第１実施形態による３次元不揮発性記憶装置の平面図である。図２は図１のＩ−Ｉ’線に沿って切断した断面図である。図１及び２を参照すれば、基板１００が準備される。基板１００は半導体インゴットを薄く切って形成された半導体基板であり、又は半導体基板の上に形成されたエピタキシァル半導体膜であり得る。図示しないウェルが基板１００に形成され得る。共通ソースラインＣＳＬが基板１００に提供される。共通ソースラインＣＳＬは基板１００に、例えば、Ｎ形不純物がドーピングされた領域であり得る。共通ソースラインＣＳＬは電極分離パターン１７５と重ねられ、第１方向に離隔され得る。複数の共通ソースラインＣＳＬは第１方向に交差する第２方向へ延長される複数個の平行なラインとして提供され得る。基板１００の上に下部層間誘電膜１１１〜１１４と下部導電パターンＬＳＬ、ＷＬ０、ＷＬ１とが交互に積層される。下部層間誘電膜１１１〜１１４は、例えば、シリコン、例えば、シリコン酸化膜で形成され得る。下部導電パターンはドーピングされたシリコン、タングステン、金属窒化膜及び金属シリサイドの中で少なくとも１つで形成され得る。下部層間誘電膜は上方に第１乃至第４下部層間誘電膜１１１〜１１４を包含することができる。最下部の下部層間誘電膜、例えば、第１下部層間誘電膜１１１は他の下部層間誘電膜より薄いことができる。下部活性柱１３６は下部層間誘電膜１１１〜１１４と下部導電パターンＬＳＬ、ＷＬ０、ＷＬ１とを貫通して基板１００と接触する。最上部の下部層間誘電膜１１４の上に上部層間誘電膜１５１〜１５４と上部導電パターンＷＬ２、ＷＬ３、ＵＳＬとが交互に積層される。上部層間誘電膜１５１〜１５４は例えば、シリコン酸化膜で形成され得る。上部導電パターンはドーピングされたシリコン、タングステン、金属窒化膜及び金属シリサイドの中で少なくとも１つで形成され得る。上部活性柱１６４は上部層間誘電膜１５１〜１５４と上部導電パターンＷＬ２、ＷＬ３、ＵＳＬとを貫通して下部活性柱１３６と接触する。活性柱１３６、１６４は、第１方向及び第２方向のマトリックス形に配置され、第１方向及び第２方向に交差する第３方向へ延長され得る。
【００１７】
活性柱１３６、１６４と導電パターンＬＳＬ、ＷＬ０〜ＷＬ３、ＵＳＬとの間に情報格納膜１７１が介在される。情報格納膜１７１は導電パターンＬＳＬ、ＷＬ０〜ＷＬ３、ＵＳＬと層間絶縁膜１１１〜１１４、１５１〜１５４との間へ延長され得る。情報格納膜１７１はトンネル絶縁膜、電荷格納膜及びブロッキング絶縁膜を包含することができる。トンネル絶縁膜は活性柱１３６、１６４に隣接して提供され、ブロッキング絶縁膜は導電パターンに隣接して提供される。電荷格納膜はトンネル絶縁膜及びブロッキング絶縁膜の間に提供される。トンネル絶縁膜はシリコン酸化膜を包含することができる。ブロッキング絶縁膜は高誘電膜（例えば、アルミニウム酸化膜又はハフニウム酸化膜）を包含することができる。ブロッキング絶縁膜は複数の薄膜で構成される多層膜であり得る。例えば、ブロッキング絶縁膜はアルミニウム酸化膜及びシリコン酸化膜を膜であり得る、アルミニウム酸化膜及びシリコン酸化膜の積層順序は多様であり得る。電荷格納膜は電荷トラップ膜又は導電性ナノ粒子を含む絶縁膜であり得る。電荷トラップ膜は、例えば、シリコン窒化膜を包含することができる。最下部の下部導電パターンＬＳＬはＮＡＮＤフラッシュメモリー装置の下部選択ラインであり得る。最上部の上部導電パターンＵＳＬは複数個で提供され、第２方向へ延長されるＮＡＮＤフラッシュメモリー装置の上部選択ラインであり得る。選択ラインとの間の導電パターンＷＬ０〜ＷＬ３はＮＡＮＤフラッシュメモリー装置の第１乃至第４ワードラインであり得る。互に隣接する上部選択ラインＵＳＬは第２方向へ延長される電極分離パターン１７５に互に分離され得る。電極分離パターン１７５は導電パターンと層間絶縁膜とを貫通して基板１００と接触することができる。本実施形態で、活性柱１３６、１６４の側面は傾くように形成され得る。活性柱１３６、１６４はカップ形状を有することができる。下部活性柱１３６の上部の幅は上部活性柱１６４の下部の幅より大きい。下部活性柱１３６の内部は下部埋め込み絶縁膜１３８で満たされ、上部活性柱１６４の内部は上部埋め込み絶縁膜１６６で満たされ得る。下部埋め込み絶縁膜１３８の上部面は下部活性柱１３６の上部面より低くなり得る。下部埋め込み絶縁膜１３８の上部面と上部活性柱１６４の下部面は共面を成す。上部活性柱１６４の下部面は下部活性柱１３６の上部面より低くなり得る。下部活性柱１３６上部の内側面は上部活性柱１６４下部の外側面と接触することができる。（図２Ａ部分参照）下部活性柱１３６と上部活性柱１６４が電気的に連結され得る。上部埋め込み絶縁膜１６６の上部面は上部活性柱１６４の上部面より低くなり得る。上部活性パターン１７７が上部埋め込み絶縁膜１６６の上に提供されて上部活性柱１６４の上部の内側面と接触することができる。上部活性パターン１７７は半導体膜を包含することができる。上部活性パターン１７７と上部活性柱１６４との上部は不純物でドーピングされてドレーン領域１７９を形成できる。最上部の上部層間誘電膜１５４の上に、上部選択ラインＵＳＬを横切り、第１方向へ延長される複数個のビットラインＢＬ０〜ＢＬ２が提供される。ビットラインはドレーン領域１７９と連結される。活性柱１３６、１６４は不純物がドーピングされない真性半導体膜を包含することができる。導電パターンＬＳＬ、ＷＬ０〜ＷＬ３、ＵＳＬの中でいずれか１つに電圧が印加されれば、これに隣接する活性柱の所定の領域に周辺電気場による反転領域が形成される。このような反転領域は、記憶セルトランジスターのソースドレーン領域を形成できる。下部活性柱１３６及び上部活性柱１６４の接触領域で下部活性柱１３６及び上部活性柱１６４の外側面は階段形プロフィールを有する。そのため、上部活性柱１６４の下部及び下部活性柱１３６の上部に形成されるチャンネルの特性は異なることがあり得る。プログラム、読出し及び消去特性の均一化及び安定化させるために、上部活性柱１６４及び下部活性柱１３６が接触領域に隣接して、階段形プロフィールを覆うようにダミー導電パターンＤＷＬが提供される。ダミー導電パターンＤＷＬはダミーワードラインであり得る。情報格納膜１７１はダミー導電パターンＤＷＬと活性柱１３６、１６４との間へ延長され得る。望ましくは、下部活性柱１３４はダミー導電パターンＤＷＬの上部面と同一であるか、或いは低い上部面を有することができる。望ましくは、上部活性柱１６４はダミー導電パターンＤＷＬ直ちに下の下部層間誘電膜１１４の下部面と同一であるか、或いはそれより高い下部面を有することができる。さらに望ましくは、上部活性柱１６４はダミー導電パターンＤＷＬの下部面と同一であるか、或いはそれより高い下部面を有することができる。ダミー導電パターンＤＷＬは下部活性柱１３６及び上部活性柱１６４を同時に覆うことができる。ダミー導電パターンＤＷＬは下部活性柱１３６の上部の外側面と対向する第１面より上部活性柱１６４の下部の外側面に突出され、ダミー導電パターンの厚さより薄い突出された部分を包含することができる。ダミー導電パターンＤＷＬが下部活性柱１３６、及び上部活性柱１６４を覆うために、前述したチャンネル不均一の問題が減少され得る。 
【００１８】
図３は図１及び図２を参照して説明された第１実施形態による３次元不揮発性記憶装置の回路図である。図１乃至３を参照すれば、本実施形態による３次元不揮発性記憶装置は共通ソースラインＣＳＬ、複数個のビットラインＢＬ０、ＢＬ１、ＢＬ2及び共通ソースラインＣＳＬとビットラインＢＬ０〜ＢＬ２との間に配置される複数個のセルストリングＣＳＴＲを包含することができる。複数個のセルストリングＣＳＴＲがビットラインＢＬ０〜ＢＬ２の各々に並列に連結される。セルストリングＣＳＴＲ各々は共通ソースラインＣＳＬに接続する下部選択トランジスターＬＳＴ、ビットラインＢＬ０〜ＢＬ２に接続する上部選択トランジスターＵＳＴ、及び選択トランジスターＬＳＴ、ＵＳＴとの間の複数個の記憶セルトランジスターＭＣＴを包含することができる。セルストリングＣＳＴＲ各々は複数個の記憶セルトランジスターＭＣＴとの間に提供された少なくとも１つのダミーセルトランジスターＤＣＴをさらに包含することができる。複数個の記憶セルトランジスターＭＣＴはダミーセルトランジスターＤＣＴ下部の下部記憶セルトランジスター、及びダミーセルトランジスターＤＣＴ上部の上部記憶セルトランジスターを包含することができる。下部選択トランジスターＬＳＴ、上部選択トランジスターＵＳＴ、記憶セルトランジスターＭＣＴ及びダミーセルトランジスターＤＣＴは直列に連結され得る。下部選択ラインＬＳＬ、複数個のワードラインＷＬ０〜ＷＬ３、ダミーワードラインＤＷＬ及び上部選択ラインＵＳＬは、下部選択トランジスターＬＳＴ、記憶セルトランジスターＭＣＴ、ダミーセルトランジスターＤＣＴ及び上部選択トランジスターＵＳＴのゲート電極として各々使用され得る。下部活性柱１３６及び上部活性柱１６４の接触領域で下部活性柱１３６及び上部活性柱１６４の外側面は階段形プロフィールを有するので、下部活性柱１３６、上部活性柱１６４、及び下部活性パターン１９０に形成されるチャンネルは不均一になり得る。階段形プロフィールが形成された部分にダミーセルトランジスターＤＣＴが提供される。ダミーセルトランジスターＤＣＴはデータを格納しないこともあり得る。階段形プロフィールが形成された部分には記憶セルトランジスターＭＣＴが提供されない。そのため、記憶セルトランジスターＭＣＴはより均一な電気的特性を有することができる。 以下、本実施形態による３次元不揮発性記憶装置の動作方法が説明される。図３の回路図で１つのセルストリングＣＳＴＲの連結されたラインに印加される電圧は、例えば表１の通りであり得る。
【表１】
0005866151.tif 000002
【００１９】
記憶セルトランジスターＭＣＴとダミーセルトランジスターＤＣＴとの閾値電圧は、例えば表２の通りであり得る。
【表２】
0005866151.tif 000003
表１と表２を参照すれば、ダミーセルトランジスターＤＣＴはデータを格納しない。ダミーセルトランジスターは階段形プロフィールを有する部分に形成されるので、ダミーセルトランジスターの情報格納膜に電界が集中される。したがって、記憶セルトランジスターＭＣＴよりプログラム消去速度を非常に速くすることができる。なお、ダミーセルトランジスターＤＣＴに隣接する記憶セルトランジスターＭＣＴのプログラム動作のとき、ダミーセルトランジスターＤＣＴは消去ストレスを受けてダミーセルトランジスターＤＣＴの情報格納膜の電荷が外部に抜け出され、閾値電圧が低すぎることがあり得る。ダミーセルトランジスターＤＣＴの閾値電圧が低くなれば、カップリング効果によってダミーセルトランジスターＤＣＴに隣接する記憶セルトランジスターＭＣＴの電荷損失（Ｃｈａｒｇｅ  ｌｏｓｓ）が発生され得る。このような問題を解決するためにダミーセルトランジスターＤＣＴは表２で開示されたように、０ボルト（Ｖ）以上の閾値電圧を有するようにプログラムされることが要求される。ダミーセルトランジスターＤＣＴの閾値電圧は記憶セルトランジスターＭＣＴのオン状態の閾値電圧とオフ状態の閾値電圧との間であり得る。ダミーセルトランジスターＤＣＴのプログラムは閾値電圧を調節するために実行されることであり、データを格納するためでない。ダミーセルトランジスターＤＣＴを０ボルト（Ｖ）より高い閾値電圧を有するようにプログラムすることは、望ましくはダミーセルトランジスターＤＣＴに最も隣接する記憶セルトランジスターＭＣＴをプログラムする前に実行され得る。他の方法で、ダミーセルトランジスターＤＣＴが属するセルストリングＣＳＴＲの所定の記憶セルトランジスターＭＣＴがプログラムされる前に、ダミーセルトランジスターＤＣＴを０ボルト（Ｖ）より高い閾値電圧を有するように最初にプログラムすることができる。その他の方法でダミーセルトランジスターＤＣＴを０ボルト（Ｖ）より高い閾値電圧を有するようにプログラムされた直後に、ダミーセルトランジスターＤＣＴに最も隣接する記憶セルトランジスターＭＣＴをプログラムすることができる。仮にダミーセルトランジスターＤＣＴに最も隣接する記憶セルトランジスターＭＣＴをプログラムする過程が複数のサブプログラム過程を通じて進行される場合、複数のサブプログラムを実行する前に、ダミーセルトランジスターＤＣＴを０ボルト（Ｖ）より高い閾値電圧を有するようにプログラムすることができる。ダミーセルトランジスターＤＣＴに印加される読出し電圧は記憶セルトランジスターＭＣＴに印加される読出し電圧と同一であるか、或いは小さいことがあり得る。
【００２０】
記憶セルトランジスターＭＣＴの中で１つをプログラムするとき、ダミーセルトランジスターＤＣはターンオフされ得る。ダミーセルトランジスターＤＣＴは電流を遮断してブースティング（ｂｏｏｓｔｉｎｇ）効果が増加され得る。選択された記憶セルトランジスターＭＣＴのプログラムがより容易になり得る。ダミーセルトランジスターＤＣＴによって電流が遮断されるので、ダミーセルトランジスターＤＣＴの上又は下の記憶セルトランジスターＭＣＴの中でいずれか１つをプログラムするとき、ダミーセルトランジスターＤＣＴの下又は上の記憶セルトランジスターＭＣＴのプログラム防止効率が向上され得る。 本実施形態の３次元不揮発性記憶装置を形成する方法の１例が説明される。図４乃至図１４は図１のＩ−Ｉ’線に対応する断面図である。
【００２１】
図４を参照すれば、基板１００の上に下部層１３０が形成される。下部層１３０は下部層間誘電膜と下部犠牲膜とが交互に積層されて形成される。下部層間誘電膜は上方に第１乃至第４下部層間誘電膜１１１〜１１４を包含することができる。下部犠牲膜は上方に第１乃至第４下部犠牲膜１２１〜１２４を包含することができる。下部層間誘電膜１１１〜１１４は、例えば、シリコン酸化膜で形成され得る。下部犠牲膜１２１〜１２４は下部層間誘電膜１１１〜１１４に対して高いエッチング選択比を有する物質で形成され得る。例えば、下部犠牲膜１２１〜１２４はシリコン窒化膜で形成され得る。第１下部層間誘電膜１１１は他の層間絶縁膜より薄く、基板１００と接するように最も下に形成され得る。第４下部犠牲膜１２４は最も上に形成され得る。
【００２２】
図５を参照すれば、下部層間誘電膜１１１〜１１４と下部犠牲膜１２１〜１２４とを順にエッチングして基板１００を露出させる下部活性ホール１３２を形成する。エッチング工程は乾式エッチングで進行されることがあり、乾式エッチング工程を進行する間に発生する副産物によって下部活性ホール１３２の側面は傾くことができる。下部活性ホール１３２の上部の幅Ｗ１は下部の幅Ｗ２より広く形成され得る。
【００２３】
図６を参照すれば、半導体膜が形成されて下部活性ホール１３２の底と側面とを覆う。半導体膜は、例えば、不純物がドーピングされないポリシリコン膜であり得る。半導体膜は下部活性ホール１３２を満たさない厚さに形成され得る。下部埋め込み絶縁膜１３８が形成されて下部活性ホール１３２の内部空間を満たし得る。下部埋め込み絶縁膜１３８はシリコン酸化膜であり得る。下部埋め込み絶縁膜１３８と半導体膜とに対して平坦化工程を実行して、第４下部犠牲膜１２４の上の下部埋め込み絶縁膜１３８と半導体膜を除去する同時に第４下部犠牲膜１２４を露出させる。下部活性ホール１３２内に下部活性柱１３６が形成され得る。
【００２４】
図７を参照すれば、下部層１３０の上に上部層１６０が形成される。上部層１６０は上部層間誘電膜と上部犠牲膜とが交互に積層されて形成される。上部層間誘電膜は上方に第１乃至第４上部層間誘電膜１５１〜１５４を包含することができる。上部犠牲膜は上方に第１乃至第４上部犠牲膜１４１〜１４４を包含することができる。上部層間誘電膜１５１〜１５４は例えば、シリコン酸化膜で形成され得る。上部犠牲膜１４１〜１４４は上部層間誘電膜１５１〜１５４に対して高いエッチング選択比を有する物質で形成され得る。例えば、上部犠牲膜１５１〜１５４はシリコン窒化膜で形成され得る。第１上部犠牲膜１４１が第４下部犠牲膜１２４と接するように最も下に形成され、第４上部層間誘電膜１５４が最も上に形成され得る。
【００２５】
図８を参照すれば、上部犠牲膜１４１〜１４４と上部層間誘電膜１５１〜１５４とをエッチングして下部埋め込み絶縁膜１３８を露出させる上部活性ホール１６２を形成する。上部活性ホール１６２の上部の幅Ｗ３が下部の幅Ｗ４より広く形成され得る。上部活性ホール１６２の下部の幅Ｗ４は下部埋め込み絶縁膜１３８の上部の幅と同一であるか、或いはより広く、下部活性ホール１３２の上部のＷ１より狭く形成され得る。
【００２６】
図９を参照すれば、上部活性ホール１６２によって露出された下部埋め込み絶縁膜１３８の上部をリセスさせる。下部埋め込み絶縁膜１３８の上部面は下部活性柱１３６の上部面より第１高さＨ１程度低くなり、下部活性柱１３６の上部の内側面が露出される。リセス工程によって、図８の上部活性ホール１６２の形成工程の間に発生できる下部埋め込み絶縁膜１３８の上のエッチング副産物を除去でき、下部活性柱１３６の露出された表面に形成できる自然酸化膜を除去できる。
【００２７】
図１０を参照すれば、上部活性ホール１６２の底と内側面を覆う上部活性柱１６４が形成される。上部活性柱１６４の内部空間を満たす上部埋め込み絶縁膜１６６が形成され得る。上部活性柱１６４と上部埋め込み絶縁膜１６６を形成する工程は、下部活性柱１３６と下部埋め込み絶縁膜１３８を形成する工程と類似である。上部活性柱１６４は下部活性柱１３６の露出された上部の内側面と接するように形成される。
【００２８】
図１１を参照すれば、第１方向に互に隣接する活性柱１３６、１６４の間で、上部層１６０と下部層１３０とを順にエッチングして基板１００を露出させる第１電極分離ホール１６８を形成する。第１電極分離ホール１６８は第２方向へ延長できる。
【００２９】
図１２を参照すれば、第１電極分離ホール１６８を通じて露出される犠牲膜１２１〜１２４、１４１〜１４４を選択的に除去する。犠牲膜がシリコン窒化膜を含む場合、除去工程は燐酸を含むエッチング溶液を使用して実行され得る。層間絶縁膜１１１〜１１４、１５１〜１５４の上部面、下部面及び活性柱１３６、１６４の外側面が露出される。第４下部犠牲膜１２４と第１上部犠牲膜１４１とが除去されて活性柱１３６、１６４が互に接触する部分の側面Ｓが露出される。側面Ｓは階段形状をなす。
【００３０】
図１３を参照すれば、犠牲膜１２１〜１２４、１４１〜１４４が選択的に除去された基板１００の上に情報格納膜１７１をコンフォーマルに形成する。情報格納膜１７１は活性柱に接触するトンネル絶縁膜、トンネル絶縁膜の上の電荷格納膜、及び電荷格納膜の上のブロッキング絶縁膜を包含することができる。トンネル絶縁膜は、シリコン酸化膜を包含することができる。トンネル絶縁膜は、露出された活性柱の外側面を熱酸化して形成され得る。これと異なりに、トンネル絶縁膜は原子層蒸着法で形成され得る。電荷格納膜及びブロッキング誘電膜は段差塗布性が優れた原子層蒸着法及び又は化学気相蒸着法で形成され得る。情報格納膜１７１の上に導電膜１７３を形成して第１電極分離ホール１６８を満たし、層間絶縁膜１１１〜１１４、１５１〜１５４との間の空き空間を満たす。導電膜１７３はドーピングされたシリコン、タングステン、金属窒化膜及び金属シリサイドの中での少なくとも１つで形成され得る。導電膜１７３は原子層蒸着方法によって形成され得る。
【００３１】
図１４を参照すれば、導電膜１７３に対して平坦化工程を進行して上部層１６０の上の導電膜１７３を除去して上部層１６０の上の情報格納膜１７１を露出させる。第１電極分離ホール１６８内の導電膜１７３を除去して基板１００を露出させる第２電極分離ホール１６９を形成する。第１電極分離ホール１６８と第２電極分離ホール１６９は互に重ねられるように形成される。第２電極分離ホール１６９の形成によって、犠牲膜１２１〜１２４、１４１〜１４４が形成した部分に導電パターンＬＳＬ、ＷＬ０〜ＷＬ３、ＤＷＬ、ＵＳＬが形成される。第２電極分離ホール１６９によって露出された基板１００に不純物を注入して共通ソースラインＣＳＬを形成する。
【００３２】
図２を再び参照すれば、第２電極分離ホール１６９を絶縁膜に満たして電極分離パターン１７５を形成する。最上部の上部層間誘電膜１５４の上の情報格納膜１７１を除去できる。上部埋め込み絶縁膜１６６上部をリセスして上部活性柱１６４の内側面を露出させる。上部埋め込み絶縁膜１６６がリセスされた部分に上部活性パターン１７７を形成する。上部活性パターン１７７は半導体膜で構成され得る。上部活性パターン１７７と上部活性柱１６４の上部に不純物をドーピングしてドレーン領域１７９を形成する。ドレーン領域１７９は、例えば、Ｎ形の不純物でドーピングされ得る。最上部の上部層間誘電膜１５４の上に導電膜を形成しパターニングして第１方向へ延長され、ドレーン領域１７９と電気的に連結される複数個のビットラインＢＬ０〜ＢＬ３を形成する。
【００３３】
図１５及び図１６は本発明の第１実施形態による３次元不揮発性記憶装置を形成する方法の他の例を説明する説明図であって、図１のＩ−Ｉ’線に対応される断面図である。図１５を参照すれば、図６に示した第１方向に隣接する下部活性柱１３６との間の下部層１３０をパターニングして基板１００を露出させる予備下部ホール１８０を形成する。予備下部ホール１８０を、例えば、犠牲パターン１８２で満たす。犠牲パターン１８２は下部犠牲膜１２１〜１２４のような物質で成され得る。下部層１３０の上に、図７を参照して説明された方法に上部層１６０を形成する。図８乃至図１０を参照して説明された方法によって、上部活性柱１６４と上部埋め込み絶縁膜１６６を形成する。第１方向に隣接する上部活性柱１６４との間の上部層１６０をパターニングして予備下部ホール１８０と重ねられ、犠牲パターン１８２を露出させる予備上部ホール１８４を形成する。
【００３４】
図１５及び図１６を参照すれば、予備上部ホール１８４よって露出された上部犠牲膜を除去する１〜１４４と犠牲パターン１８を選択的に除去する。これにしたがって、下部犠牲膜１２１〜１２４が露出されて選択的に除去される。したがって、層間絶縁膜１１１〜１１４、１５１〜１５４の上部面、下部面及び活性柱１３６、１６４の外側面が露出される。情報格納膜１７１と導電膜１７３を形成して層間絶縁膜１１１〜１１４、１５１〜１５４との間の空き空間及び予備上部ホール１８４と予備下部ホール１８０を満たす。第４上部層間誘電膜１５４の上の導電膜１７３及び情報格納膜１７１を平坦化エッチング工程で除去する。そして、予備上部ホール１８０、および予備下部ホール１８４内の導電膜１７３と情報格納膜１７１及び上部層間誘電膜１５１〜１５４の一部を除去して予備上部ホールの上部の幅Ｗ５より広い上部の幅Ｗ６を有し、予備上部ホール１８４と重ねられる第３電極分離ホール１８８を形成する。その後、図２を参照して説明したことと類似な工程が実行され得る。もし、予備上部ホール１８４の下部の幅が予備下部ホール１８０の上部の幅と同一であれば、予備上部ホール１８４の上部の幅Ｗ５は第３電極分離ホール１８８の上部の幅Ｗ６と同一であり得る。図１５及び図１６を参照して説明された形成方法は２回のエッチング工程によって電極分離ホールを形成することによって、深い電極分離ホールを１回で形成する難い問題を解決できる。
【００３５】
＜第２実施形態＞
図１７は本発明の第２実施形態による３次元不揮発性記憶装置に対する模式図であって、図１のＩ−Ｉ’線に沿って切断した断面図である。図２を参照して説明されたことと重複される技術的特徴に対する詳細な説明は省略し、差異点に対して詳細に説明する。動作方法は第１実施形態と類似であり得る。
【００３６】
図１７を参照すれば、本実施形態による３次元不揮発性記憶装置の下部活性柱１３６は下部活性ホール１３２を満たすプラグ形状を有することができる。上部活性柱１６４は前述した第１実施形態のようなカップ形態を有する。前述した第１実施形態の下部埋め込み絶縁膜１３８は形成されないことができる。上部活性柱１６４の下部面は下部活性柱１３６の上部面より低くなり得る。図１７と異なりに、上部活性柱１６４は上部活性ホール１３２を満たすプラグ形状を有することができる。上部活性柱１６４は述した第１実施形態のようなカップ形態を有する。前述した第１実施形態の下部埋め込み絶縁膜１３８は形成されないことができる。
【００３７】
＜第３実施形態＞
図１８は本発明の第３実施形態による３次元不揮発性記憶装置に対する模式図であって、図１のＩ−Ｉ’線に沿って切断した断面図である。図２を参照して説明されたことと重複する技術的特徴に対する詳細な説明は省略し、差異点に対して詳細に説明する。動作方法は第１実施形態と類似であり得る。
【００３８】
図１８を参照すれば、本実施形態による３次元不揮発性記憶装置の下部活性柱１３６と上部活性柱１６４は全てプラグ形状を有することができる。前述した第１実施形態の埋め込み絶縁膜１３８、１６６と上部活性パターン１７７は形成されない。下部活性柱１３６の上部の幅は上部活性柱１６４の下部の幅より大きいことができる。上部活性柱１６４の下部面は下部活性柱１３６の上部面より低くなり得る。
【００３９】
＜第４実施形態＞
図１９は本発明の第４実施形態による３次元不揮発性記憶装置に対する模式図であって、図１のＩ−Ｉ’線に沿って切断した断面図である。図２を参照して説明されたことと重複する技術的特徴に対する詳細な説明は省略し、差異点に対して詳細に説明する。動作方法は第１実施形態と類似であり得る。
【００４０】
図１９を参照すれば、本実施形態による３次元不揮発性記憶装置は、下部埋め込み絶縁膜１３８と上部活性柱１６４との間に介在され、下部活性柱１３６内に提供される下部活性パターン１９０を含む。下部活性パターン１９０は半導体膜を包含できる。下部活性パターン１９０は下部活性柱１３６の上部の内側面と接触する。下部活性パターン１９０は上部活性柱１６４の下部面と接触する。下部活性パターン１９０の上部面は下部活性柱１３６の上部面より低くなり得る。下部活性パターン１９０は、上部活性柱１６４が下部活性柱１３６と誤整列されても、上部活性柱１６４と下部活性柱１３６との間に電気的の連結を助ける役割を果たす。下部活性パターン１９０は下部活性柱１３６及び上部活性柱１６４と同一な導電形でドーピングされ得る。例えば、下部活性パターン１９０と活性柱１３６、１６４は、Ｐ形でドーピングされ得る。
【００４１】
下部活性柱１３６及び上部活性柱１６４のこの接触領域で下部活性柱１３６及び上部活性柱１６４の外側面は階段形プロフィールを有するので、下部活性パターン１９０、上部活性柱１６４の下部、及び下部活性柱１３６の上部の各々に形成されるチャンネルの特性は異なることがあり得る。プログラム、読出し、及び消去特性の均一化及び安定化させるために、下部活性パターン１９０及び下部活性柱１３６の接触領域に隣接して、階段形プロフィールを覆うようにダミー導電パターンＤＷＬが提供される。ダミー導電パターンＤＷＬはダミーワードラインであり得る。望ましくは、ダミー導電パターンＤＷＬは下部活性柱１３６の上部面と同一であるか、或いはそれより高い上部面を有することができる。望ましくは、下部活性パターン１９０はダミー導電パターンＤＷＬ直ちに下の下部層間誘電膜１１４の下部面と同一であるか、或いはさらに高い下部面を有することができる。さらに望ましくは、下部活性パターン１９０はダミー導電パターンＤＷＬの下部面と同一であるか、或いはさらに高い下部面を有することができる。ダミー導電パターンＤＷＬは下部活性柱１３６及び上部活性柱１６４を同時に覆うことができる。ダミー導電パターンＤＷＬが下部活性柱１３６、上部活性柱１６４、及び下部活性パターン１９０を覆うため、前述したチャンネル不均一の問題が減少され得る。プログラムのときのブースティング電圧の伝達、消去のときの消去電圧の伝達、及び読出しのときのセル電流の伝達が安定的に実行されるために、ダミー導電パターンＤＷＬは下部活性柱１３６、上部活性柱１６４、及び下部活性パターン１９０を連結チャンネルを形成するように要求される。したがって、下部活性パターン１９０の厚さが増加すれば、これに対応してダミー導電パターンＤＷＬの厚さも増加できる。
【００４２】
本実施形態の３次元不揮発性記憶装置を形成する方法が説明される。図２０乃至図２２は図１のＩ−Ｉ’線に対応される断面図である。
【００４３】
図２０を参照すれば、基板１００の上に下部膜１３０ａが形成される。下部膜１３０ａは下部層間誘電膜と下部犠牲膜とが交互に積層されて形成できる。例示的に、下部層間誘電膜はシリコン酸化膜に形成できる。下部犠牲膜は下部層間誘電膜に対して高いエッチング比を有する物質で形成できる。例えば、下部犠牲膜はシリコン窒化膜で形成できる。
【００４４】
下部層間誘電膜は下から第１乃至第４下部層間誘電膜１１１〜１１４を包含できる。下部犠牲膜は下から第１乃至第４下部犠牲膜１２１〜１２４を包含できる。最下部の下部層間誘電膜１１１の厚さは他の下部層間誘電膜１１２〜１１４の厚さより薄くなり得る。最上部の下部犠牲膜１２４の厚さは他の下部犠牲膜１２１〜１２３の厚さより厚いことができる。
【００４５】
下部層間誘電膜１１１〜１１４及び下部犠牲膜１２１〜１２４がエッチングされて、基板１００を露出させる下部活性ホール１３２が形成される。下部活性ホール１３２に下部活性柱１３６、下部埋め込み絶縁膜１３８、及び下部活性パターン１９０が形成される。例示的に、下部活性ホール１３２の側面及び基板１００の露出された表面の上に半導体膜がコンフォーマルに積層されて、下部活性柱１３６を形成する。例えば、半導体膜は不純物がドーピングされないポリシリコン膜又は形にドーピングされたシリコン膜であり得る。 下部活性柱１３６の内部に絶縁膜が埋め込みされて下部埋め込み絶縁膜１３８を形成する。下部埋め込み絶縁膜１３８の上部がリセスされる。リセスされた下部埋め込み絶縁膜１３８は最上部の下部犠牲膜１２４の下部面と同一であるか、或いはそれより高い上部面を有することができる。リセスされた部分に下部活性パターン１９０が形成される。下部活性パターン１９０は下部活性柱１３６上部の内側面と接触できる。下部活性パターン１９０は下部活性柱１３６と同一な導電形でドーピングされ得る。
【００４６】
図２１を参照すれば、下部層１３０ａの上に上部膜１６０ａが形成される。上部膜１６０ａは上部層間誘電膜と上部犠牲膜とが交互に積層されて形成できる。例示的に、上部層間誘電膜はシリコン酸化膜に形成できる。上部犠牲膜は上部層間誘電膜に対して高いエッチング比を有する物質で形成できる。例えば、上部犠牲膜はシリコン窒化膜で形成できる。
【００４７】
上部層間誘電膜は下から第１乃至第４上部層間誘電膜１５１〜１５４を包含できる。上部犠牲膜は下から第１乃至第４上部犠牲膜１４１〜１４４を包含できる。
図２２を参照すれば、上部層間誘電膜１５１〜１５４及び上部犠牲膜１４１〜１４４がエッチングされて、下部活性パターン１９０を露出する上部活性ホール１６２が形成される。例示的に、下部活性パターン１９０は下部活性柱１３６の上部面より低い下部面を有するように、上部活性ホール１６２が形成される。即ち、上部活性ホール１６２が形成されるとき、下部活性パターン１９０がリセスされて、下部活性柱１３６上部の内側面が露出される。上部活性ホール１６２の底面と内側面とを覆う上部活性柱１６４が形成される。上部活性柱１６４の内部空間を満たす上部埋め込み絶縁膜１６６が形成される。上部活性柱１６４と上部埋め込み絶縁膜１６６を形成する工程は、下部活性柱１３６と下部埋め込み絶縁膜１３８とを形成する工程と類似であり得る。上部活性柱１６４は下部活性柱１３６の露出された上部の内側面と接するように形成される。上部活性柱１６４は最下部の上部犠牲膜１４１の下部面と同一であるか、或いはそれより低い下部面を有することができる。以後、図１１乃至図１４、及び図２を参照して説明された方法で、図１９の構造が形成できる。
【００４８】
本実施形態で、上部活性ホール１６２の形成の間に下部活性パターン１９０が除去されて下部埋め込み絶縁膜１３８が露出されないように、下部活性パターン１９０の厚さは十分に厚くなければならない。
【００４９】
＜第５実施形態＞
図２３は本発明の第５実施形態による３次元不揮発性記憶装置に対する模式図であって、図１のＩ−Ｉ’線に沿って切断した断面図である。図１９を参照して説明されたことと重複する技術的特徴に対する詳細な説明は省略し、差異点に対して詳細に説明する。動作方法は第１実施形態と類似であり得る。
【００５０】
図２３を参照すれば、本実施形態による３次元不揮発性記憶装置の下部活性柱１３６の上部に不純物注入領域１９２が提供される。下部埋め込み絶縁膜１３８と上部活性柱１６４との間に下部活性パターン１９０が介在される。下部活性パターン１９０の下部面は不純物注入領域１９２の下部より低い位置に提供される。不純物注入領域１９２は例えば、Ｎ形の不純物でドーピングされ得る。下部活性パターン１９０はＰ形の不純物でドーピングされ得る。不純物注入領域１９２によって、ダミー導電パターンＤＷＬに隣接する部分の電流流れをより向上させることができる。
【００５１】
＜第６実施形態＞
図２４は本発明の第６実施形態による３次元不揮発性記憶装置に対する模式図であって、図１のＩ−Ｉ’線に沿って切断した断面図である。図１９を参照して説明されたことと重複する技術的特徴に対する詳細な説明は省略し、差異点に対して詳細に説明する。動作方法は第１実施形態と類似であり得る。
【００５２】
図２４を参照すれば、本実施形態による３次元不揮発性記憶装置の上部活性柱１６４と下部埋め込み絶縁膜１３８との間に下部活性パターン１９０が介在する。上部活性柱１６４の下部の外側面と下部活性柱１３６の上部の内側面とが互に接触しない。上部活性柱１６４の下部面、下部活性柱１３６の上部面及び下部活性パターン１９０の上部面は共面を有することができる。
【００５３】
＜第７実施形態＞
図２５は本発明の第７実施形態による３次元不揮発性記憶装置に対する模式図であって、図１のＩ−Ｉ’線に沿って切断した断面図である。図１９を参照して説明されたことと重複する技術的特徴に対する詳細な説明は省略し、差異点に対して詳細に説明する。動作方法は第１実施形態と類似であり得る。
【００５４】
図２５を参照すれば、本実施形態による３次元不揮発性記憶装置のダミーワードラインＤＷＬは、活性柱に対向するダミー導電パターンの側面に凹部Ｖを有する。凹部は電極分離パターン１７５と同一な物質で満たされることができる。図２６を参照して、本発明の第７実施形態による３次元不揮発性記憶装置の形成方法の一例が説明される。図１１及び図１２を参照して説明された方法に第１電極分離ホール１６８が形成され、犠牲膜が除去される。情報格納膜１７１がコンフォーマルに形成される。ダミー導電パターンＤＷＬに対応する犠牲膜１２４、１４１が除去された領域は他の犠牲膜１２１〜１２３、１４２〜１４４が除去された領域より大きい空間を有する。したがって、ダミー導電パターンＤＷＬに対応する犠牲膜１２４、１４１が除去された領域に導電膜１７３が十分に満たす前に、第１電極分離ホール１６８が導電膜１７３によって満たすことができる。ダミー導電パターンＤＷＬに対応する導電膜１７３の内部にボイドＶが形成できる。
【００５５】
以後、図１４を参照して説明された方法に第１電極分離ホール１６８内の導電膜１７３を除去して基板１００を露出させる第２電極分離ホールを形成する。第２電極分離ホールによって露出された基板１００に不純物を注入して共通ソースラインＣＳＬを形成する。図２を参照して説明された方法に、図２５の構造が形成できる。
【００５６】
＜第８実施形態＞
図２７は本発明の第８実施形態による３次元不揮発性記憶装置の平面図である。図２８は図２７のＩ−Ｉ’線に沿って切断した断面図である。図１９を参照して説明されたことと重複する技術的特徴に対する詳細な説明は省略し、差異点に対して詳細に説明する。 図２７及び図２８を参照すれば、本実施形態による３次元不揮発性記憶装置は、下部埋め込み絶縁膜１３８と上部活性柱１６４との間に介在する下部活性パターン１９０を含む。下部活性パターン１９０は下部活性柱１３６の上部の内側面と接し、上部活性柱１６４の下部面と接触する。下部活性パターン１９０は上部活性柱１６４と下部活性柱１３６との間に電気的の連結を助ける役割を果たす。
【００５７】
下部活性柱１３６及び上部活性柱１６４の接触領域に隣接して少なくとも２つの導電パターンＤＷＬ１、ＤＷＬ２が提供される。以下で、ダミー導電パターンＤＷＬ１、ＤＷＬ２は下から順次的に第１ダミー導電パターンＤＷＬ１と第２ダミー導電パターンＤＷＬ２として各々定義される。第１ダミー導電パターンＤＷＬ１は下部活性柱１３６を覆う。第２ダミー導電パターンＤＷＬ２は下部活性柱１３６及び上部活性柱１６４の接触領域の階段形プロフィールを覆う。下部活性柱１３６、上部活性柱１６４、及び下部活性パターン１９０に形成されるチャンネルの他の特性にしたがうチャンネルは不均一の問題が減少できる。 望ましくは、下部活性パターン１９０は第１ダミー導電パターンＤＷＬ１の直ちに下の層間絶縁膜１１４の下部面と同一であるか、或いはそれより高い下部面を有することができる。さらに望ましくは、下部活性パターン１９０は第１ダミー導電パターンＤＷＬ１の下部面と同一であるか、或いはそれより高い下部面を有することができる。望ましくは、下部活性柱１３６は第２ダミー導電パターンＤＷＬ２の直ちに上の層間絶縁膜１５１の上部面と同一であるか、或いはそれより低い上部面を有することができる。さらに望ましくは、下部活性柱１３６は第２ダミー導電パターンＤＷＬ２の上部面と同一であるか、或いはそれより低い上部面を有することができる。望ましくは、上部活性柱１６４は第１ダミー導電パターンＤＷＬ１の直ちに下の下部層間誘電膜１１４の下部面と同一であるか、或いはそれより高い下部面を有することができる。さらに望ましくは、上部活性柱１６４は第１ダミー導電パターンＤＷＬ１の下部面と同一であるか、或いはそれより高い下部面を有することができる。 ダミー導電パターンＤＷＬ１、ＤＷＬ２及び又はがに直ちに隣接する層間絶縁膜１１４、１５１が下部活性柱１３６、上部活性柱１６４、及び下部活性パターン１９０を覆う。そのため、前述したチャンネルが不均一な領域は記憶セルとして使用される導電パターンから離隔され得るので、記憶セルでの動作に影響を減少させ得る。
【００５８】
一方、選択ラインに対応される導電パターンＬＳＬ、ＵＳＬを除外した導電パターンＷＬ０〜ＷＬ３とダミー導電パターンＤＷＬ１、ＤＷＬ２の厚さは同一であり得る。これによって、セル領域の縁で、導電パターンＬＳＬ、ＷＬ０〜ＷＬ３、ＵＳＬ、ＤＷＬ１、ＤＷＬ２をパターニングして階段形のコンタクト領域を形成する工程がより容易になり得る。 図２９は図２８を参照して説明された第２ダミー導電パターンＤＷＬ２に隣接する部分Ｂの一例の拡大図である。図２９を参照すれば、第２ダミー導電パターンＤＷＬ２は階段形プロフィールに沿って提供され、上部活性柱１６４を向かって突出する部分Ｃを包含できる。突出する部分Ｃは下部活性柱１３６の上部の外側面と対向する第１面より上部活性柱１６４の下部の外側面に突出され、ダミー導電パターンの厚さより薄くなり得る。電荷格納膜１７１は活性柱１３６、１６４と層間絶縁膜１１５、１５１の表面に沿ってコンフォーマルに形成できる。図３０は図２８を参照して説明された第２ダミー導電パターンＤＷＬ２に隣接する部分Ｂの他の例の拡大図である。図３０を参照すれば、第２ダミー導電パターンＤＷＬ２は図２９を参照して説明された突出された部分を包含しない。電荷格納膜１７１は、下部活性柱１３６と層間絶縁膜１１５、１５１との表面でより、上部活性柱１６４の表面でさらに厚くように形成できる。図３１は本実施形態による３次元不揮発性記憶装置の回路図である。図３を参照して説明された第１実施形態による回路図と比較すれば、下部ワードラインＷＬ０、ＷＬ１及び上部ワードラインＷＬ２、ＷＬ３との間に２つのダミーワードラインＤＷＬ１、ＤＷＬ２が提供される。２つのダミーワードラインＤＷＬ１、ＤＷＬ２はダミーセルトランジスターＤＣＴのゲート電極として各々使用され得る。
【００５９】
図３１の回路図で１つのセルストリングＣＳＴＲに連結されたラインに印加される電圧は、例えば表３の通りであり得る。
【表３】
0005866151.tif 000004
本実施形態の３次元不揮発性記憶装置を形成する方法を説明する。図３２乃至図３４は図２７のＩ−Ｉ’線に沿って切断した断面図である。図４乃至図１４を参照して説明されたことと重複する技術的特徴に対する詳細な説明は省略し、差異点に対して詳細に説明する。図３２を参照すれば、基板１００の上に下部層１３０ｂが形成される。下部層１３０ｂは下部層間誘電膜と下部犠牲膜とが交互に積層されて形成される。下部層間誘電膜は上方に第１乃至第５下部層間誘電膜１１１〜１１５を包含できる。下部犠牲膜は上方に第１乃至第５下部犠牲膜１２１〜１２５を包含できる。下部層間誘電膜１１１〜１１４は、例えばシリコン酸化膜に形成できる。下部犠牲膜１２１〜１２５は下部層間誘電膜１１１〜１１５に対して高いエッチング選択比を有する物質で形成できる。例えば、下部犠牲膜１２１〜１２５はシリコン窒化膜で形成できる。第１下部層間誘電膜１１１は他の層間絶縁膜より薄いし、基板１００と接するように最も下に形成できる。第５下部犠牲膜１２５は最も上に形成できる。第５下部犠牲膜１２５の厚さは第１乃至第４下部犠牲膜の厚さより薄くなり得る。
【００６０】
下部層間誘電膜１１１〜１１５と下部犠牲膜１２１〜１２５とを順にエッチングして基板１００を露出させる下部活性ホール１３２を形成する。下部活性ホール１３２の底と側面に下部活性柱１３６が形成される。下部活性柱１３６は半導体膜に形成され。半導体膜は下部活性ホール１３２を満たさない厚さに形成できる。下部埋め込み絶縁膜１３８が形成されて下部活性ホール１３２の内部空間を満たすことができる。下部埋め込み絶縁膜１３８はシリコン酸化膜であり得る。下部埋め込み絶縁膜１３８をリセスして、下部活性柱１３６の上部の内側面を露出させる。リセスされた下部埋め込み絶縁膜１３８の上部面は上から第２番目層間絶縁膜、例えば第４層間絶縁膜１１４の下部面より高いことが望ましい。さらに望ましくは、リセスされた下部埋め込み絶縁膜１３８の上部面は上から第２番目犠牲膜、例えば第４犠牲膜１２４の下部面より高い。リセスされた下部埋め込み絶縁膜１３８の上に下部活性パターン１９０が形成される。下部活性パターン１９０は下部活性柱１３６の上部の内側面と接触する。望ましくは、下部活性パターン１９０は第４下部犠牲膜１２４の直ちに下の層間絶縁膜１１４の下部面と同一であるか、或いはそれより高い下部面を有するように形成される。さらに望ましくは、下部活性パターン１９０は第４下部犠牲膜１２４の下部面と同一であるか、或いはそれより高い下部面を有するように形成される。図３３を参照すれば、下部層１３０ｂの上に上部層１６０ｂが形成される。上部層１６０ｂは上部層間誘電膜と上部犠牲膜とが交互に積層されて形成される。上部層間誘電膜は上方に第１乃至第４上部層間誘電膜１５１〜１５４を包含できる。上部犠牲膜は上方に第１乃至第４上部犠牲膜１４１〜１４４を包含できる。上部層間誘電膜１５１〜１５４は、例えばシリコン酸化膜に形成できる。上部犠牲膜１４１〜１４４は上部層間誘電膜１５１〜１５４に対して高いエッチング選択比を有する物質で形成できる。例えば、上部犠牲膜１４１〜１４４はシリコン窒化膜で形成できる。最も下に形成される第１上部犠牲膜１４１は第２乃至第４上部犠牲膜１４２〜１４４の厚さより薄くなり得る。例示的に、第４下部犠牲膜１２４と第１上部犠牲膜１４１との厚さの和が第２乃至第４下部犠牲膜１２１〜１２４及び第２乃至第４上部犠牲膜１４２〜１４４の厚さと同一であり得る。 図３４を参照すれば、上部層間誘電膜１５１〜１５４及び上部犠牲膜１４１〜１４４を順にエッチングして、下部活性パターン１９０を露出する上部活性ホール１６２が形成される。この時、下部活性パターン１９０がリセスされて、下部活性柱１３６の上部の内側面が露出できる。リセスされた下部活性パターン１９０の上部面は第４犠牲膜１２４の下部面より高い。上部活性ホール１６２の側面は傾くように形成できる。
【００６１】
上部活性ホール１６２に上部活性柱１６４及び上部埋め込み絶縁膜１６６が形成される。 下部活性柱１３６、下部活性パターン１９０、及び上部活性柱１６４は同一な導電形を有する。即ち、下部活性柱１３６、下部活性パターン１９０、及び上部活性柱１６４は電気的に連結される。下部活性パターン１９０がリセスされることによって、下部活性パターン１９０は下部活性柱１３６の上部の内側面に接し、上部活性柱１６４の下部面に接する。下部活性柱１３６上部の内側面は上部活性柱１６４下部の外側面と接する。したがって、下部活性柱１３６、下部活性パターン１９０、及び上部活性柱１６４が連続的に接触するので、下部活性柱１３６、下部活性パターン１９０、及び上部活性柱１６４が安定的に連結できる。
【００６２】
以後、図１２乃至図１４及び図２を参照して説明された方法によって、図２８の構造が形成できる。本実施形態で、上部活性ホール１６２が生成されるとき、下部活性パターン１９０が除去されないように、下部活性パターン１９０の厚さが調節される。例えば、下部活性パターン１９０がリセスされて除去されないように、下部活性パターン１９０の厚さが調節される。本実施形態で、少なくとも２つのダミー導電パターンＤＷＬ１、ＤＷＬ２が提供される。したがって、少なくとも２つのダミー導電パターンＤＷＬ１、ＤＷＬ２に対応する程度、下部活性パターン１９０の厚さが増加できる。下部活性パターン１９０の厚さが増加することにも関わらず、選択ラインに対応される導電パターンＬＳＬ、ＵＳＬを除外した導電パターンＷＬ０〜ＷＬ３とダミー導電パターンＤＷＬ１、ＤＷＬ２の厚さが同一であり、層間絶縁膜１１１〜１１５、１５１〜１５４の厚さが同様になり得る。
【００６３】
下部活性パターン１９０の下部面は第１ダミー導電パターンＤＷＬ１の下部面と同一であるか、或いはそれより高い。下部活性柱１３６の上部面は第２ダミー導電パターンＤＷＬ２の上部面と同一であるか、或いはそれより低い。したがって、下部活性柱１３６、上部活性柱１６４、及び下部活性パターン１９０で安定的にチャンネルが形成できる。
【００６４】
本発明の第８実施形態による図２８を参照して説明する３次元不揮発性記憶装置は、図１５及び図１６を参照して説明されたように、他の方法で形成できる。
【００６５】
図３５を参照すれば、図３２に図示された第１方向に隣接する複数の下部活性柱１３６との間の下部層１３０ｂをパターニングして基板１００を露出させる予備下部ホール１８０を形成する。予備下部ホール１８０を、例えば犠牲パターン１８２で満たす。犠牲パターン１８２は下部犠牲膜１２１〜１２５のような物質で成され得る。下部層１３０ｂの上に、図３３を参照して説明された方法に上部層１６０ｂを形成する。図３４を参照して説明された方法に、上部活性柱１６４と上部埋め込み絶縁膜１６６を形成する。図３５を再び参照すれば、第１方向に隣接する複数の上部活性柱１６４との間の上部層１６０ｂをパターニングして予備下部ホール１８０と重ねられ、犠牲パターン１８２を露出させる予備上部ホール１８４を形成する。
【００６６】
図２８を再び参照すれば、予備上部ホール１８４によって露出された上部犠牲膜１４１〜１４４と犠牲パターン１８２とを選択的に除去する。続いて、下部犠牲膜１２１〜１２５が露出され選択的に除去される。そのため、層間絶縁膜１１１〜１１５、１５１〜１５４の上部面、下部面、及び活性柱１３６、１６４の外側面が露出される。情報格納膜１７１と図示しない導電膜とを形成して層間絶縁膜１１１〜１１５、１５１〜１５４との間の空き空間及び予備上部ホール１８４と予備下部ホール１８０とを満たす。第４上部層間誘電膜１５４の上の図示しない導電膜及び情報格納膜１７１を平坦化エッチング工程で除去する。そして予備上部下部ホール１８０、１８４内の図示しない導電膜と情報格納膜１７１及び上部層間誘電膜１５１〜１５４の一部を除去する。以後、図２８を参照して説明した工程と類似な工程が実行できる。
【００６７】
＜第９実施形態＞
図３６は本発明の第９実施形態による３次元不揮発性記憶装置に関する模式図であって、図１のＩ−Ｉ’線に沿って切断した断面図である。図２８を参照して説明されたことと重複する技術的特徴に対する詳細な説明は省略し、差異点に対して詳細に説明する。動作方法は第１実施形態と類似であり得る。
【００６８】
図１及び図３６を参照すれば、本実施形態による３次元不揮発性記憶装置は、下部埋め込み絶縁膜１３８と上部活性柱１６４との間に介在される下部活性パターン１９０を含む。下部活性柱１３６及び上部活性柱１６４の接触領域に隣接してダミー導電パターンＤＷＬが提供される。ダミー導電パターンＤＷＬの直上の層間絶縁膜は第１サブ層間絶縁膜１１５及び第１サブ層間絶縁膜の上の第２サブ層間絶縁膜１５１を含み、第１サブ層間絶縁膜１１５と第２サブ層間絶縁膜１５１との間の界面は不連続面であり得る。ダミー導電パターンＤＷＬの上部面は第１サブ層間絶縁膜の上部面及び第２サブ層間絶縁膜の下部面と共面を有することができる。ダミー導電パターンＤＷＬの直上の層間絶縁膜（第１サブ層間絶縁膜及び第２サブ層間絶縁膜の組み合わせ）は下部活性柱１３６の上部及び上部活性柱１６４の下部を同時に覆うことができる。
【００６９】
望ましくは、下部活性パターン１９０はダミー導電パターンＤＷＬの直ちに下の層間絶縁膜１１４の下部面と同一であるか、或いはそれより高い下部面を有することができる。下部活性柱１３６はダミー導電パターンＤＷＬの直上の層間絶縁膜（第１サブ層間絶縁膜及び第２サブ層間絶縁膜の組み合わせ）の上部面と同一であるか、或いはそれより低い上部面を有することができる。さらに望ましくは、下部活性パターン１９０はダミー導電パターンＤＷＬの下部面と同一であるか、或いはそれより高い下部面を有することができる。下部活性柱１３６はダミー導電パターンＤＷＬの直上の層間絶縁膜（第１サブ層間絶縁膜及び第２サブ層間絶縁膜の組合）の下部面と同一であるか、或いはそれより低い上部面を有することができる。本実施形態の３次元不揮発性記憶装置を形成する方法が説明される。図３７乃至図３９は図１のＩ−Ｉ’線に沿って切断した断面図である。図３２乃至図３４を参照して説明されたことと重複される技術的特徴に対する詳細な説明は省略し、差異点に対して詳細に説明する。図３７を参照すれば、基板１００の上に下部層１３０ｃが形成される。下部層１３０ｃは下部層間誘電膜と下部犠牲膜とが交互に積層されて形成される。下部層間誘電膜は上方に第１乃至第５下部層間誘電膜１１１〜１１５を包含できる。下部犠牲膜は上方に第１乃至第４下部犠牲膜１２１〜１２４を包含できる。下部層間誘電膜１１１〜１１５は、例えばシリコン酸化膜に形成できる。下部犠牲膜１２１〜１２４は下部層間誘電膜１１１〜１１５に対して高いエッチング選択比を有する物質で形成できる。例えば、下部犠牲膜１２１〜１２４はシリコン窒化膜で形成できる。第１下部層間誘電膜１１１は他の層間絶縁膜より薄いし、基板１００と接するように最も下に形成できる。第５下部層間誘電膜１１５は最も上に形成できる。第５下部層間誘電膜１１５の厚さは第１乃至第４下部層間誘電膜の厚さより薄くなり得る。
【００７０】
下部層間誘電膜１１１〜１１５と下部犠牲膜１２１〜１２４とを順にエッチングして基板１００を露出させる下部活性ホール１３２を形成する。下部活性ホール１３２の底と側面に下部活性柱１３６が形成される。下部活性柱１３６は半導体膜に形成され。半導体膜は下部活性ホール１３２を満たさない厚さに形成できる。下部埋め込み絶縁膜１３８が形成されて下部活性ホール１３２の内部空間を満たすことができる。下部埋め込み絶縁膜１３８はシリコン酸化膜であり得る。下部埋め込み絶縁膜１３８をリセスして、下部活性柱１３６の上部の内側面を露出させる。リセスされた下部埋め込み絶縁膜１３８の上部面は上から第２番目層間絶縁膜、例えば第４層間絶縁膜１１４の下部面より高いことが望ましい。さらに望ましくは、リセスされた下部埋め込み絶縁膜１３８の上部面は最も上の下部犠牲膜、例えば第４下部犠牲膜１２４の下部面より高い。リセスされた下部埋め込み絶縁膜１３８の上に下部活性パターン１９０が形成される。下部活性パターン１９０は下部活性柱１３６の上部の内側面と接触する。望ましくは、下部活性パターン１９０は第４下部犠牲膜１２４の直ちに下の下部層間誘電膜１１４の下部面と同一であるか、或いはそれより高い下部面を有するように形成される。さらに望ましくは、下部活性パターン１９０は第４下部犠牲膜１２４の下部面と同一であるか、或いはそれより高い下部面を有するように形成される。 図３８を参照すれば、下部層１３０ｆの上に上部層１６０ｆが形成される。上部層１６０ｆは上部層間誘電膜と上部犠牲膜とが交互に積層されて形成される。上部層間誘電膜は上方に第１乃至第４上部層間誘電膜１５１〜１５４を包含できる。上部犠牲膜は上方に第１乃至第３上部犠牲膜１４１〜１４３を包含できる。上部層間誘電膜１５１〜１５４は、例えばシリコン酸化膜に形成できる。上部犠牲膜１４１〜１４３は上部層間誘電膜１５１〜１５４に対して高いエッチング選択比を有する物質で形成できる。例えば、上部犠牲膜１４１〜１４３はシリコン窒化膜で形成できる。最も下に形成される第１上部層間誘電膜１５１の第２乃至第４上部層間誘電膜１５２〜１５４の厚さより薄くなり得る。例示的に、第５下部層間誘電膜１１５と第１上部層間誘電膜１５１との厚さの和が第２乃至第４下部層間誘電膜１１２〜１１４及び第２乃至第４上部層間誘電膜１５２〜１５４の厚さと同一であり得る。
【００７１】
図３９を参照すれば、上部層間誘電膜１５１〜１５４及び上部犠牲膜１４１〜１４３を順にエッチングして、下部活性パターン１９０を露出する上部活性ホール１６２が形成される。この時、下部活性パターン１９０がリセスされて、下部活性柱１３６の上部の内側面が露出できる。リセスされた下部活性パターン１９０の上部面は第４下部犠牲膜１２４の下部面より高いことがあり得る。上部活性ホール１６２に上部活性柱１６４及び上部埋め込み絶縁膜１６６が形成される。上部活性柱１６４の底面は第１上部層間誘電膜１５１の上部面と同一であるか、或いはそれより低い高さを有する。
【００７２】
以後、図１２乃至図１４及び図２を参照して説明された方法により、図３６の構造が形成できる。本実施形態で、上部活性ホール１６２が生成されるとき、下部活性パターン１９０が除去されないように、下部活性パターン１９０の厚さが調節される。例えば、下部活性パターン１９０がリセスされて除去されないように、下部活性パターン１９０の厚さが調節される。本実施形態で、下部活性パターン１９０の厚さはダミー導電パターンＤＷＬ及びダミー導電パターンＤＷＬと隣接する下部層間絶縁膜１１４、１１５及び上部層間絶縁膜１５１の組み合わせに基づいて調節される。下部活性パターン１９０をダミー導電パターンＤＷＬと隣接する下部層間絶縁膜１１４、１１５及び上部層間絶縁膜１５１の組み合わせまで延長することによって、下部活性パターン１９０の厚さが増加しても、選択ラインに対応される導電パターンＬＳＬ、ＵＳＬを除外した導電パターンＷＬ０〜ＷＬ３とダミー導電パターンＤＷＬ１、ＤＷＬ２の厚さが同一であり、第１下部層間誘電膜１１１を除外した層間絶縁膜１１２〜１１４、１１５と１５１の組合、１５２〜１５４の厚さが同一であり得る。
【００７３】
＜第１０実施形態＞
図４０は第１０実施形態による３次元不揮発性記憶装置の平面図である。図４１は図４０のＩ−Ｉ’線に沿って切断した断面図である。図２８を参照して説明されたことと重複する技術的特徴に対する詳細な説明は省略し、差異点に対して詳細に説明する。図４０及び図４１を参照すれば、本実施形態による３次元不揮発性記憶装置は、下部埋め込み絶縁膜１３８と上部活性柱１６４との間に介在される下部活性パターン１９０を含む。下部活性パターン１９０は下部活性柱１３６の上部の内側面と接し、上部活性柱１６４の下部面と接する。下部活性パターン１９０は上部活性柱１６４と下部活性柱１３６との間に電気的の連結を助ける役割を果たす。
【００７４】
下部活性柱１３６及び上部活性柱１６４の接触領域にダミー導電パターンＤＷＬ１〜ＤＷＬ３が提供される。ダミー導電パターンＤＷＬ１〜ＤＷＬ３は下から第１、第２及び第３ダミー導電パターンＤＷＬ１、ＤＷＬ２、ＤＷＬ３で定義される。
【００７５】
望ましくは、下部活性パターン１９０は第１ダミー導電パターンＤＷＬ１の上部面と同一であるか、或いはそれより高い下部面を有する。下部活性柱１３６は第３ダミー導電パターンＤＷＬ３の下部面と同一であるか、或いはそれより低い上部面を有する。ダミー導電パターンが３個であることを除外すれば、動作方法は第８実施形態と類似であり得る。
【００７６】
本実施形態の３次元不揮発性記憶装置を形成する方法が説明される。図４２乃至図４４は図４０のＩ−Ｉ’線に沿って切断した断面図である。図４乃至図１４を参照して説明されたことと重複される技術的特徴に対する詳細な説明は省略し、差異点に対して詳細に説明する。図４２を参照すれば、基板１００の上に下部層１３０ｄが形成される。下部層１３０ｄは下部層間誘電膜と下部犠牲膜とが交互に積層されて形成される。下部層間誘電膜は上方に第１乃至第５下部層間誘電膜１１１〜１１５を包含できる。下部犠牲膜は上方に第１乃至第５下部犠牲膜１２１〜１２５を包含できる。下部層間誘電膜１１１〜１１５は、例えばシリコン酸化膜に形成できる。下部犠牲膜１２１〜１２５は下部層間誘電膜１１１〜１１５に対して高いエッチング選択比を有する物質で形成できる。例えば、下部犠牲膜１２１〜１２５はシリコン窒化膜で形成できる。第１下部層間誘電膜１１１は他の層間絶縁膜より薄いし、基板１００と接するように最も下に形成できる。第５下部犠牲膜１２５は最も上に形成できる。下部層間誘電膜１１１〜１１５と下部犠牲膜１２１〜１２５とを順にエッチングして基板１００を露出させる下部活性ホール１３２を形成する。下部活性ホール１３２の底と側面に下部活性柱１３６が形成される。下部活性柱１３６は半導体膜に形成され。半導体膜は下部活性ホール１３２を満たさない厚さに形成できる。下部埋め込み絶縁膜１３８が形成されて下部活性ホール１３２の内部空間を満たすことができる。下部埋め込み絶縁膜１３８はシリコン酸化膜であり得る。下部埋め込み絶縁膜１３８をリセスして、下部活性柱１３６の上部の内側面を露出させる。リセスされた下部埋め込み絶縁膜１３８の上部面は上から第２番目下部犠牲膜、例えば第４下部犠牲膜１２４の上部面より高いことが望ましい。リセスされた下部埋め込み絶縁膜１３８の上に下部活性パターン１９０が形成される。下部活性パターン１９０は下部活性柱１３６の上部の内側面と接触する。望ましくは、リセスされた下部埋め込み絶縁膜１３８は上から第２番目下部犠牲膜、例えば第４下部犠牲膜１２４の上部面より高い上部面を有するように形成される。
【００７７】
図４３を参照すれば、下部層１３０ｄの上に上部層１６０ｄが形成される。上部層１６０ｄは上部層間誘電膜と上部犠牲膜とが交互に積層されて形成される。上部層間誘電膜は上方に第１乃至第５上部層間誘電膜１５１〜１５５を包含できる。上部犠牲膜は上方に第１乃至第４上部犠牲膜１４１〜１４４を包含できる。上部層間誘電膜１５１〜１５５は、例えばシリコン酸化膜に形成できる。上部犠牲膜１４１〜１４４は上部層間誘電膜１５１〜１５５に対して高いエッチング選択比を有する物質で形成できる。例えば、上部犠牲膜１４１〜１４４はシリコン窒化膜で形成できる。第１上部層間誘電膜１５１最も下に形成できる。
【００７８】
図４３を参照すれば、上部層間誘電膜１５１〜１５５及び上部犠牲膜１４１〜１４４を順にエッチングして、下部活性パターン１９０を露出する上部活性ホール１６２が形成される。この時、下部活性パターン１９０がリセスされて、下部活性柱１３６の内側面が露出できる。リセスされた下部活性パターン１９０の上部面は第５下部犠牲膜１２５の下部面より高い。上部活性ホール１６２に上部活性柱１６４及び上部埋め込み絶縁膜１６６が形成される。以後、図１２乃至図１４及び図２を参照して説明された方法により、図４１の構造が形成できる。
【００７９】
＜第１１実施形態＞
図４５は本発明の第１１実施形態による３次元不揮発性記憶装置の平面図である。図４６は図４５のＩ−Ｉ’線に沿って切断した断面図である。図２を参照して説明されたことと重複する技術的特徴に対する詳細な説明は省略し、差異点に対して詳細に説明する。図４５及び図４６を参照すれば、基板１００の上に第１乃至第３下部層間誘電膜１１１〜１１３と下部導電パターンＬＳＬ、ＷＬ０、ＷＬ１が交互に積層される。最下部の下部層間誘電膜は他の下部層間誘電膜より薄くなり得る。下部活性柱１３６が下部層間誘電膜１１１〜１１３と下部導電パターンＬＳＬ、ＷＬ０、ＷＬ１を貫通して半導体基板１００と接触する。最上部の下部層間誘電膜１１３の上に上部層間誘電膜１５１〜１５４と上部導電パターンＷＬ２、ＷＬ３、ＵＳＬが交互に積層される。上部活性柱１６４が上部層間誘電膜１５１〜１５４と上部導電パターンＷＬ２、ＷＬ３、ＵＳＬを貫通して下部活性柱１３６と接触する。上部活性柱１６４の下部の側面と下部活性柱１３６の上部の内側面とが接触する。前述した実施形態と異なりに、ダミー導電パターンが提供されない。望ましくは、上部活性柱１６４は最上部の下部導電パターンＷＬ１の直ちに下の下部層間誘電膜１１３の上部面より高い下部面を有することができる。さらに望ましくは、上部活性柱１６４は最上部の下部導電パターンＷＬ１の下部面より高い下部面を有することができる。下部活性柱１３６の上部面は最上部の下部導電パターンＷＬ１を覆う情報格納膜１７１の上部面と共面を成すことができる。下部活性柱１３６の上部面は最下部の上部層間誘電膜１５１の下部面と共面を有することができる。
【００８０】
一方、上部及び下部導電パターンＬＳＬ、ＷＬ０〜ＷＬ３、ＵＳＬの厚さは同一であり得る。これによって、セル領域縁で、導電パターンＬＳＬ、ＷＬ０〜ＷＬ３、ＵＳＬをパターニングして階段形のコンタクト領域を形成する工程がより容易になり得る。本実施形態による３次元不揮発性記憶装置の動作方法は図４７に図示された回路図に対応される一般的な３次元不揮発性記憶装置の動作方法と類似であり得る。
【００８１】
具体的に、図４７を参照すれば、本実施形態による３次元不揮発性記憶装置は共通ソースラインＣＳＬ、複数個のビットラインＢＬ０、ＢＬ１、ＢＬ2及び共通ソースラインＣＳＬとビットラインＢＬ０〜ＢＬ２との間に配置される複数個のセルストリングＣＳＴＲを包含できる。ビットラインＢＬ０〜ＢＬ２は２次元的に配列され、その各々には複数個のセルストリングＣＳＴＲが並列に連結される。セルストリングＣＳＴＲの各々は共通ソースラインＣＳＬに接続する下部選択トランジスターＬＳＴ、ビットラインＢＬ０〜ＢＬ２に接続する上部選択トランジスターＵＳＴ、及び選択トランジスターＬＳＴ、ＵＳＴとの間の複数個の記憶セルトランジスターＭＣＴを包含できる。下部選択トランジスターＬＳＴ、記憶セルトランジスターＭＣＴ、及び上部選択トランジスターＵＳＴは直列に連結できる。下部選択ラインＬＳＬ、複数個のワードラインＷＬ０〜ＷＬ３及び複数個の上部選択ラインＵＳＬは下部選択トランジスターＬＳＴ、記憶セルトランジスターＭＣＴ及び上部選択トランジスターＵＳＴのゲート電極として各々使用できる。図４７の回路図で１つのセルストリングＣＳＴＲに連結されたラインに印加される電圧は、例えば表４の通りである。
【表４】
0005866151.tif 000005
本実施形態の不揮発性記憶装置を形成する方法が説明される。図４８は図４５のＩ−Ｉ≡線に沿って切断した断面図である。図４乃至図１４を参照して説明されたことと重複される技術的特徴に対する詳細な説明は省略し、差異点に対して詳細に説明する。動作方法は第１実施形態と類似であり得る。
【００８２】
図４８を参照すれば、基板１００の上に下部層１３０ｅが形成される。下部層１３０ｅは下部層間誘電膜と下部犠牲膜とが交互に積層されて形成される。下部層間誘電膜は上方に第１乃至第３下部層間誘電膜１１１〜１１３を包含できる。下部犠牲膜は上方に第１乃至第３下部犠牲膜１２１〜１２３を包含できる。下部層間誘電膜１１１〜１１３は、例えばシリコン酸化膜に形成できる。下部犠牲膜１２１〜１２３は下部層間誘電膜１１１〜１１３に対して高いエッチング選択比を有する物質で形成できる。例えば、下部犠牲膜１２１〜１２３はシリコン窒化膜で形成できる。第１下部層間誘電膜１１１は他の層間絶縁膜より薄いし、基板１００と接するように最も下に形成できる。第３下部犠牲膜１２３は最も上に形成できる。 下部層間誘電膜１１１〜１１３と下部犠牲膜１２１〜１２３とを順にエッチングして基板１００を露出させる下部活性ホール１３２を形成する。下部活性ホール１３２の底と側面に下部活性柱１３６が形成される。下部活性柱１３６は半導体膜に形成され。半導体膜は下部活性ホール１３２を満たさない厚さに形成できる。下部埋め込み絶縁膜１３８が形成されて下部活性ホール１３２の内部空間を満たすことができる。下部埋め込み絶縁膜１３８はシリコン酸化膜であり得る。下部層１３０ｅの上に上部層１６０ｅが形成される。上部層１６０ｅは上部層間誘電膜と上部犠牲膜とが交互に積層されて形成される。上部層間誘電膜は上方に第１乃至第４上部層間誘電膜１５１〜１５４を包含できる。上部犠牲膜は上方に第１乃至第３上部犠牲膜１４１〜１４３を包含できる。上部層間誘電膜１５１〜１５４は、例えばシリコン酸化膜に形成できる。上部犠牲膜１４１〜１４３は上部層間誘電膜１５１〜１５４に対して高いエッチング選択比を有する物質で形成できる。例えば、上部犠牲膜１４１〜１４３はシリコン窒化膜で形成できる。 上部層間誘電膜１５１〜１５４及び上部犠牲膜１４１〜１４３を順にエッチングして、下部埋め込み絶縁膜１３８を露出する上部活性ホール１６２が形成される。この時、下部埋め込み絶縁膜１３８がリセスされて、下部活性柱１３６の内側面が露出できる。リセスされた下部埋め込み絶縁膜１３８の上部面は第３犠牲膜１２３の下部面より高い。上部活性ホール１６２に上部活性柱１６４及び上部埋め込み絶縁膜１６６が形成される。第１方向に互に隣接する活性柱１３６、１６４との間で、上部層１６０ｅと下部層１３０ｅを順にエッチングして基板１００を露出させる第１電極分離ホール１６８を形成する。以後、図１２乃至図１４及び図２を参照して説明された方法に、図４６の構造が形成できる。
【００８３】
＜第１２実施形態＞
図４９は本発明の第１２実施形態による不揮発性記憶装置に関する模式図であって、図４５のＩ−Ｉ’線に沿って切断した断面図である。図４６を参照して説明されたことと重複する技術的特徴に対する詳細な説明は省略し、差異点に対して詳細に説明する。動作方法は第１実施形態と類似であり得る。動作方法は第１１実施形態と類似であり得る。
【００８４】
図４９を参照すれば、本実施形態による３次元不揮発性記憶装置の上部活性柱１６４は最上部の下部層間誘電膜１１４の上部面より低く、最上部の下部層間誘電膜１１４の下部面より高い下部面を有することができる。下部活性柱１３６の上部面は最上部の下部層間誘電膜１１４の上部面と共面を成すことができる。
【００８５】
本実施形態の不揮発性記憶装置を形成する方法が説明する。図５０は図４５のＩ−Ｉ’線に沿って切断した断面図である。図４乃至図１４を参照して説明されたことと重複される技術的特徴に対する詳細な説明は省略し差異点に対して詳細に説明する。動作方法は第１実施形態と類似であり得る。図４５及び図５０を参照すれば、基板１００の上に下部層１３０ｆが形成される。下部層１３０ｆは下部層間誘電膜と下部犠牲膜とが交互に積層されて形成される。下部層間誘電膜は上方に第１乃至第４下部層間誘電膜１１１〜１１４を包含できる。下部犠牲膜は上方に第１乃至第３下部犠牲膜１２１〜１２３を包含できる。下部層間誘電膜１１１〜１１４は、例えばシリコン酸化膜に形成できる。下部犠牲膜１２１〜１２３は下部層間誘電膜１１１〜１１４に対して高いエッチング選択比を有する物質で形成できる。例えば、下部犠牲膜１２１〜１２３はシリコン窒化膜で形成できる。第１下部層間誘電膜１１１は他の層間絶縁膜より薄いし、基板１００と接するように最も下に形成できる。第４下部層間誘電膜１１４は最も上に形成できる。
【００８６】
下部層間誘電膜１１１〜１１４と下部犠牲膜１２１〜１２３とを順にエッチングして基板１００を露出させる下部活性ホール１３２を形成する。下部活性ホール１３２の底と側面に下部活性柱１３６が形成される。下部活性柱１３６は半導体膜に形成され、半導体膜は下部活性ホール１３２を満たさない厚さに形成できる。下部埋め込み絶縁膜１３８が形成されて下部活性ホール１３２の内部空間を満たすことができる。下部埋め込み絶縁膜１３８はシリコン酸化膜であり得る。下部層１３０ｂの上に上部層１６０ｆが形成される。上部層１６０ｆは上部層間誘電膜と上部犠牲膜とが交互に積層されて形成される。上部層間誘電膜は上方に第１乃至第３上部層間誘電膜１５１〜１５３を包含できる。上部犠牲膜は上方に第１乃至第３上部犠牲膜１４１〜１４３を包含できる。第１上部犠牲膜１４１は最上部の下部層間誘電膜、例えば第４下部層間誘電膜１１４と接触できる。上部層間誘電膜１５１〜１５３は、例えばシリコン酸化膜に形成できる。上部犠牲膜１４１〜１４３は上部層間誘電膜１５１〜１５３に対して高いエッチング選択比を有する物質で形成できる。例えば、上部犠牲膜１４１〜１４３はシリコン窒化膜で形成できる。上部層間誘電膜１５１〜１５３及び上部犠牲膜１４１〜１４３を順にエッチングして、下部埋め込み絶縁膜１３８を露出する上部活性ホール１６２が形成される。この時、下部埋め込み絶縁膜１３８がリセスされて、下部活性柱１３６の内側面が露出できる。リセスされた下部埋め込み絶縁膜１３８の上部面は第３犠牲膜１２３の上部面より高い。上部活性ホール１６２に上部活性柱１６４及び上部埋め込み絶縁膜１６６が形成される。第１方向に互に隣接する活性柱１３６、１６４との間で、上部層１６０ｆと下部層１３０ｆを順にエッチングして基板１００を露出させる第１電極分離ホール１６８を形成する。以後、図１２乃至図１４及び図２を参照して説明された方法により、図４９の構造が形成できる。
【００８７】
＜第１３実施形態＞
図５１は本発明の第１３実施形態による不揮発性記憶装置に関する模式図であって、図４５のＩ−Ｉ’線に沿って切断した断面図である。図４６を参照して説明されたことと重複する技術的特徴に対する詳細な説明は省略し差異点に対して詳細に説明する。動作方法は第１実施形態と類似であり得る。動作方法は第１１実施形態と類似であり得る。
【００８８】
図５１を参照すれば、本実施形態による３次元不揮発性記憶装置の下部活性柱１３６の上部面は最上部の下部導電パターンＷＬ１と最下部の上部導電パターンＷＬ３との間の高さで提供される。上部活性柱１６４の下部面は最上部の下部導電パターンＷＬ１と最下部の上部導電パターンＷＬ３との間の高さで提供される。下部活性柱１３６の上部面は最上部の下部層間誘電膜１１４及び最下部の上部層間誘電膜１５１と共面を有することができる。
【００８９】
本実施形態の不揮発性記憶装置を形成する方法が説明される。図５２は図４５のＩ−Ｉ’線に対応する断面図である。図４乃至図１４を参照して説明されたことと重複される技術的特徴に対する詳細な説明は省略し差異点に対して詳細に説明する。動作方法は第１実施形態と類似であり得る。図５２を参照すれば、基板１００の上に下部層１３０ｇが形成される。下部層１３０ｇは下部層間誘電膜と下部犠牲膜とが交互に積層されて形成される。下部層間誘電膜は上方に第１乃至第４下部層間誘電膜１１１〜１１４を包含できる。下部犠牲膜は上方に第１乃至第３下部犠牲膜１２１〜１２３を包含できる。下部層間誘電膜１１１〜１１４は、例えばシリコン酸化膜に形成できる。下部犠牲膜１２１〜１２３は下部層間誘電膜１１１〜１１４に対して高いエッチング選択比を有する物質で形成できる。例えば、下部犠牲膜１２１〜１２３はシリコン窒化膜で形成できる。第１下部層間誘電膜１１１は他の層間絶縁膜より薄いし、基板１００と接するように最も下に形成できる。第４下部層間誘電膜１１４は最も上に形成できる。
【００９０】
下部層間誘電膜１１１〜１１４と下部犠牲膜１２１〜１２３とを順にエッチングして基板１００を露出させる下部活性ホール１３２を形成する。下部活性ホール１３２の底と側面に下部活性柱１３６が形成される。下部活性柱１３６は半導体膜に形成され、半導体膜は下部活性ホール１３２を満たさない厚さに形成できる。下部埋め込み絶縁膜１３８が形成されて下部活性ホール１３２の内部空間を満たすことができる。下部埋め込み絶縁膜１３８はシリコン酸化膜であり得る。 下部層１３０ｇの上に上部層１６０ｇが形成される。上部層１６０ｇは上部層間誘電膜と上部犠牲膜とが交互に積層されて形成される。上部層間誘電膜は上方に第１乃至第４上部層間誘電膜１５１〜１５４を包含できる。上部犠牲膜は上方に第１乃至第３上部犠牲膜１４１〜１４３を包含できる。第１上部犠牲膜１４１は最上部の下部層間誘電膜、例えば第４下部層間誘電膜１１４と接触できる。上部層間誘電膜１５１〜１５４は、例えばシリコン酸化膜に形成できる。上部犠牲膜１４１〜１４３は上部層間誘電膜１５１〜１５４に対して高いエッチング選択比を有する物質で形成できる。例えば、上部犠牲膜１４１〜１４３はシリコン窒化膜で形成できる。 第４下部層間誘電膜１１４と第１上部層間誘電膜１５１との厚さの和は他の層間絶縁膜の厚さと同一であり得る。 上部層間誘電膜１５１〜１５４及び上部犠牲膜１４１〜１４３を順にエッチングして、下部埋め込み絶縁膜１３８を露出する上部活性ホール１６２が形成される。この時、下部埋め込み絶縁膜１３８がリセスされて、下部活性柱１３６の内側面が露出できる。リセスされた下部埋め込み絶縁膜１３８の上部面は第３犠牲膜１２３の上部面より高い。上部活性ホール１６２に上部活性柱１６４及び上部埋め込み絶縁膜１６６が形成される。第１方向に互に隣接する活性柱１３６、１６４との間で、上部層１６０ｇと下部層１３０ｇを順にエッチングして基板１００を露出させる第１電極分離ホール１６８を形成する。以後、図１２乃至図１４及び図２を参照して説明された方法に、図５１の構造が形成できる。
【００９１】
＜第１４実施形態＞
図５３は本発明の第１４実施形態による不揮発性記憶装置の平面図である。図５４は図５３のＩ−Ｉ’線に沿って切断した断面図である。 図５３及び図５４を参照すれば、基板１００が準備される。基板１００は半導体インゴットを切片で切って形成されたウェハー又は半導体基板）であり得り、又は半導体基板の上に形成されたエピタキシァル半導体膜であり得る。図示せずが、基板１００にはウェルが形成できる。共通ソースラインＣＳＬが基板に提供される。共通ソースラインＣＳＬは基板１００内に、例えばＮ形不純物でドーピングされた領域であり得る。共通ソースラインＣＳＬは導電パターンＷＬ０〜ＷＬ３及びダミー導電パターンＤＷＬと重ねられて提供され得る。
【００９２】
基板１００の上に下部層間誘電膜１１１〜１１４と下部導電パターンＬＳＬ、ＷＬ０、ＷＬ１とが交互に積層される。最上部の下部層間誘電膜１１４の上にダミー導電パターンＤＷＬの第１サブダミー導電パターンＤＷＬａが提供される。下部活性柱１３６がダミー導電パターンＤＷＬの第１サブダミー導電パターンＤＷＬａ、下部層間誘電膜１１１〜１１４、及び下部導電パターンＬＳＬ、ＷＬ０、ＷＬ１を貫通して半導体基板１００と接触する。 最上部の下部層間誘電膜１１４の上にダミー導電パターンＤＷＬの第２サブダミー導電パターンＤＷＬｂ及び上部導電パターンＷＬ２、ＷＬ３、ＵＳＬが上部層間誘電膜１５１〜１５４と交互に積層される。上部活性柱１６４がダミー導電パターンＤＷＬの第２サブダミー導電パターンＤＷＬｂ、上部層間絶縁膜１５１〜１５４、及び上部導電パターンＷＬ２、ＷＬ３、ＵＳＬを貫通して下部活性柱１３６と接触する。
【００９３】
活性柱１３６、１６４の外側面に情報格納膜が提供される。情報格納膜は第１情報格納膜１７１と第２情報格納膜１７２とを包含できる。第１情報格納膜１７１は下部活性柱１３６と下部導電パターンＬＳＬ、ＷＬ０、ＷＬ１との間、そして下部活性柱１３６とダミー導電パターンＤＷＬの第１サブダミー導電パターンＤＷＬａとの間に提供される。第２情報格納膜１７２は上部活性柱１６４と上部導電パターンＵＳＬ、ＷＬ２、ＷＬ３との間、そして上部活性柱１６４とダミー導電パターンＤＷＬの第２サブダミー導電パターンＤＷＬｂとの間に提供される。情報格納膜１７１、１７２はトンネル絶縁膜、電荷格納膜及びブロッキング絶縁膜を包含できる。トンネル絶縁膜は活性柱に隣接して提供され、ブロッキング絶縁膜は導電パターンに隣接して提供される。電荷格納膜はトンネル絶縁膜及びブロッキング絶縁膜との間に提供される。トンネル絶縁膜はシリコン酸化膜を包含できる。ブロッキング絶縁膜は高誘電膜（例えば、アルミニウム酸化膜又はハフニウム酸化膜）を包含できる。ブロッキング絶縁膜は複数の薄膜で構成される多層膜であり得る。例えば、ブロッキング絶縁膜はアルミニウム酸化膜及びシリコン酸化膜を包含でき、アルミニウム酸化膜及びシリコン酸化膜の積層順序≡多様であり得る。電荷格納膜は電荷トラップ膜又は導電性ナノ粒子を含む絶縁膜であり得る。電荷トラップ膜は、例えばシリコン窒化膜を包含できる。
【００９４】
最下部の下部導電パターンＬＳＬはＮＡＮＤフラッシュメモリー装置の下部選択ラインであり得る。最上部の上部導電パターンＵＳＬは複数個で提供され、第２方向へ延長されるＮＡＮＤフラッシュメモリー装置の上部選択ラインであり得る。上部選択ラインは第１乃至第３上部選択ラインＵＳＬを包含できる。選択ラインとの間の導電パターンＷＬ０〜ＷＬ３はＮＡＮＤフラッシュメモリー装置の第１乃至第４ワードラインであり得る。下部選択ラインＬＳＬ、ダミーワードラインＤＷＬ、そして上部ワードラインＷＬ２、ＷＬ３は基板１００と平行になるように延長されるプレート（ｐｌａｔｅ）構造を有することができる。 本実施形態で、活性柱１３６、１６４の側面は傾くように形成できる。活性柱１３６、１６４はカップ形状を有することができる。下部活性柱１３６の上部の幅は上部活性柱１６４の下部の幅より大きい。下部活性柱１３６の内部は下部埋め込み絶縁膜１３８及び下部活性パターン１９０で満たされ、上部活性柱１６４の内部は上部埋め込み絶縁膜１６６で満たされる。下部活性パターン１９０は下部活性柱１３６の上部の内側面と接触する。下部埋め込み絶縁膜１３８の上部面は下部活性柱１３６の上部面より低くなり得る。下部活性パターン１９０は下部活性柱１３６の上部面より低い上部面を有することができる。下部埋め込み絶縁膜１３８の上部面と上部活性柱１６４の下部面は共面（ｃｏｐｌａｎａｒ）を成す。下部活性柱１３６の上部の内側面と上部活性柱１６４の下部の外側面は接触できる。下部活性柱１３６と上部活性柱１６４とが電気的に連結される。 上部埋め込み絶縁膜１６６の上部面は上部活性柱１６４の上部面より低くなり得る。上部活性パターン１７７が上部埋め込み絶縁膜１６６の上に提供されて上部活性柱１６４の上部の内側面と接触できる。上部活性パターン１７７は半導体膜を包含できる。 下部活性柱１３６及び上部活性柱１６４の接触領域で下部活性柱１３６及び上部活性柱１６４の外側面は階段形プロフィールを有することができる。下部活性柱１３６及び上部活性柱１６４の接触領域を覆うようにダミー導電パターンＤＷＬが提供される。ダミー導電パターンＤＷＬはダミーワードラインであり得る。第１情報格納膜１７１はダミー導電パターンＤＷＬの第１サブダミー導電パターンＤＷＬａと下部活性柱１３６との間へ延長され得る。第２情報格納膜１７２はダミー導電パターンＤＷＬの第２サブダミー導電パターンＤＷＬｂと上部活性柱１６４との間へ延長され得る。 望ましくは、下部活性柱１３６はダミー導電パターンＤＷＬの上部面と同一であるか、或いは低い上部面を有することができる。望ましくは、下部活性パターン１９０はダミー導電パターンＤＷＬの直ちに下の下部層間誘電膜１１４の下部面と同一であるか、或いはそれより高い下部面を有することができる。さらに望ましくは、上部活性パターン１９０はダミー導電パターンＤＷＬの下部面と同一であるか、或いはそれより高い下部面を有することができる。ダミー導電パターンＤＷＬは下部活性柱１３６及び上部活性柱１６４を同時に覆うことができる。ダミー導電パターンＤＷＬは下部活性柱１３６の上部の外側面と対向する第１面より上部活性柱１６４の下部の外側面に突出さ��、ダミー導電パターンの厚さより薄い突出された部分を包含できる。ダミー導電パターンＤＷＬが下部活性柱１３６、及び上部活性柱１６４を覆う。そのため、下部活性柱１３６、上部活性柱１６４、及び下部活性パターン１９０は均一なチャンネル特性を有することができる。
【００９５】
上部活性柱１６４の上にドレーン領域１７９が提供され得る。ドレーン領域は不純物が注入されたシリコン膜であり得る。ドレーン領域１７９を囲む絶縁膜１５６の上に、上部選択ラインＵＳＬを横切り、第２方向に交差する第１方向へ延長する複数個のビットラインＢＬ０〜ＢＬ３が提供される。ビットラインＢＬ０〜ＢＬ３はドレーン領域１７９と連結される。
【００９６】
活性柱１３６、１６４は不純物がドーピングされない真性半導体膜を包含できる。導電パターンＬＳＬ、ＷＬ０〜ＷＬ３、ＵＳＬの中で１つに電圧が印加されれば、これに隣接する活性柱１３６、１６４の所定の領域に周辺電気場（ｆｒｉｎｇｅ  ｆｉｅｌｄ）による反転領域が形成される。このような反転領域は、記憶セルトランジスターのソースドレーン領域を構成できる。 図５５は本発明の実施形態による３次元不揮発性記憶装置の回路図である。各セルストリングＣＳＴＲと共通ソースラインＣＳＬとの間にダイオードＤが提供されることを除外すれば、本実施形態による回路図である図３を参照して説明された回路図と同一である。例示的に、共通ソースラインＣＳＬはＮ導電形を有し、活性柱はＰ導電形を有することができる。下部活性柱１３６及び共通ソースラインＣＳＬはＰ−Ｎ接合を形成して、ダイオードＤとして動作する。
【００９７】
図５５の回路図で１つのセルストリングＣＳＴＲに連結されたラインに印加される電圧は、例えば下の表５の通りであり得る。
【表５】
0005866151.tif 000006
消去のときに、下部選択ラインＬＳＬに接地電圧Ｖｓｓが印加された後にフローティングされ、基板１００にプレ電圧Ｖｐｒｅが印加された後に消去電圧Ｖｅｒｓが印加されることを除外すれば、ラインに印加される電圧は表１に開示された電圧と同一であり得る。
【００９８】
消去のときに、下部選択ラインＬＳＬと基板１００の電圧差異によってＧＩＤＬ（ｇａｔｅ  ｉｎｄｕｃｅｄ  ｄｒａｉｎ  ｌｅａｋａｇｅ）が生じる。ＧＩＤＬによって、基板１００から下部活性柱１３へ漏洩電流が流れる。漏洩電流によって、活性柱１３６、１６４の電圧が上昇して、消去が実行される。
【００９９】
本実施形態の３次元不揮発性記憶装置を形成する方法が説明される。図５６乃至図５８は図５３のＩ−Ｉ’線に沿って切断した断面図である。
【０１００】
図５６を参照すれば、基板１００に共通ソースラインＣＳＬが提供される。共通ソースラインＣＳＬの上に下部層１３０ｈが形成される。下部層１３０ｈは、下部層間誘電膜１１１〜１１４が下部導電パターンＬＳＬ、ＷＬ０、ＷＬ１及びダミー導電パターンＤＷＬと交互に積層されて形成される。例示的に、下部層間誘電膜１１１〜１１４はシリコン酸化膜に形成できる。下部導電パターンＬＳＬ、ＷＬ０、ＷＬ１及びダミー導電パターンＤＷＬの第１サブダミー導電パターンＤＷＬａはポリシリコンのような導電物質で形成できる。下部層間誘電膜は下から第１乃至第４下部層間誘電膜１１１〜１１４を包含できる。第１下部層間誘電膜１１１が最も下に形成される。ダミー導電パターンＤＷＬの第１サブダミー導電パターンＤＷＬａは最も上に形成され、導電パターンＬＳＬ、ＷＬ０、ＷＬ１の厚さより厚いことがあり得る。
【０１０１】
下部層間誘電膜１１１〜１１４、下部導電パターンＬＳＬ、ＷＬ０、ＷＬ１、及びダミー導電パターンＤＷＬの第１サブダミー導電パターンＤＷＬａを順にエッチングして、共通ソースラインＣＳＬを露出させる下部活性ホール１３２が形成される。エッチング工程は乾式エッチングで進行され得り、乾式エッチングによる部産物によって下部活性ホール１３２の側面は傾くように形成できる。
【０１０２】
下部活性ホール１３２に第１情報格納膜１７１、及び下部活性柱１３６が形成される。例示的に、下部活性ホール１３２の側面及び共通ソースラインＣＳＬの露出された表面の上にトンネル絶縁膜、電荷格納膜及びブロッキング絶縁膜が順次的に積層されて、第１情報格納膜１７１が形成される。第１情報格納膜１７１の底部をエッチングして、共通ソースラインＣＳＬが露出される。第１情報格納膜１７１の側面及び共通ソースラインＣＳＬの露出された表面の上に半導体膜をコンフォーマルに形成して、下部活性柱１３６を形成する。半導体膜は下部活性ホール１３２を満たさない厚さに形成できる。例えば、半導体膜は不純物がドーピングされないポリシリコン膜又は形でドーピングされたシリコン膜であり得る。
【０１０３】
下部埋め込み絶縁膜１３８が形成されて下部活性ホール１３２の内部空間を満たすことができる。下部埋め込み絶縁膜１３８はシリコン酸化膜であり得る。下部埋め込み絶縁膜１３８の上部がリセスされる。リセスされた下部埋め込み絶縁膜１３８の上部面はダミー導電パターンＤＷＬの第１サブダミー導電パターンＤＷＬａの下部面のように高いか、或いはそれよりさらに高いことがあり得る。リセスされた部分に下部活性パターン１９０が形成される。下部活性パターン１９０は下部活性柱１３６上部の内側面と接触できる。下部活性パターン１９０は下部活性柱１３６と同一な導電形でドーピングされ得る。下部活性パターン１９０はダミー導電パターンＤＷＬの第１サブダミー導電パターンＤＷＬａの下部面と同一であるか、或いはそれより高い下部面を有するように形成される。
【０１０４】
図５７を参照すれば、下部層１３０ｈの上に上部層１６０ｈが形成される。上部層１６０ｈは、上部層間誘電膜１５１〜１５４がダミー導電パターンＤＷＬの第２サブダミー導電パターンＤＷＬｂ及び上部導電パターンＷＬ２、ＷＬ３、ＵＳＬと交互に積層されて形成される。ダミー導電パターンＤＷＬの第１サブダミー導電パターンＤＷＬａ及び第２サブダミー導電パターンＤＷＬｂはダミー導電パターンＤＷＬを構成する。上部層間誘電膜１５１〜１５４は下から第１乃至第４上部層間誘電膜１５１〜１５４を含む。例示的に、上部層間誘電膜１５１〜１５４はシリコン酸化膜に形成できる。ダミー導電パターンＤＷＬの第２サブダミー導電パターンＤＷＬｂ及び上部導電パターンＷＬ２、ＷＬ３、ＵＳＬはポリシリコンのような導電物質で形成できる。
【０１０５】
図５８を参照すれば、ダミー導電パターンＤＷＬの第２サブダミー導電パターンＤＷＬｂ、上部導電パターンＷＬ２、ＷＬ３、ＵＳＬ、及び上部層間誘電膜１５１〜１５４をエッチングして、下部活性パターン１９０を露出する上部活性ホール１６２が形成される。例示的に、上部活性ホール１６２は下部活性柱１３６の上部面より低い下部面を有するように形成される。上部活性ホール１６２が形成されるとき、下部活性パターン１９０がリセスされて、下部活性柱１３６の上部の内側面が露出できる。エッチング工程は乾式エッチングで進行され得ることがあり、乾式エッチングによる部産物によって上部活性ホール１６２の側面は傾くように形成できる。
【０１０６】
上部活性ホール１６２に第２情報格納膜１７２及び上部活性柱１６４が形成される。例示的に、上部活性ホール１６２の側面及び下部活性パターン１９０の露出された表面の上にトンネル絶縁膜、電荷格納膜及びブロッキング絶縁膜が順次的に積層されて、第２情報格納膜１７２が形成される。第２情報格納膜１７２の底部がエッチングされて下部活性パターン１９０が露出される。第２情報格納膜１７２の側面及び下部活性パターン１９０の露出された表面の上に半導体膜がコンフォーマルに積層されて、上部活性柱１６４を形成する。例えば、半導体膜は不純物がドーピングされないポリシリコン膜又は形にドーピングされたシリコン膜である。上部活性柱１６４の内部に絶縁膜が埋め込みされて、上部埋め込み絶縁膜１６６を形成する。
【０１０７】
上部活性柱１６４の下部面はダミー導電パターンＤＷＬの第２サブダミー導電パターンＤＷＬｂの上部面と同一であるか、或いはそれより低い高さを有する。下部活性柱１３６、下部活性パターン１９０、及び上部活性柱１６４は同一な導電形を有する。即ち、下部活性柱１３６、下部活性パターン１９０、及び上部活性柱１６４は電気的に連結される。下部活性パターン１９０がリセスされることによって、下部活性パターン１９０は下部活性柱１３６の内側面に接触する。下部活性柱１３６の上部の内側面は上部活性柱１６４の下部の外側面と接する。以後、図５４を再び参照して、最上層の導電パターンＵＳＬがパターニングされて上部選択ラインＵＳＬが形成される。上部活性柱に接触するドレーン領域１７９が形成される。ドレーン領域１７９は形不純物でドーピングされ得る。絶縁膜１５６が上部選択ラインＵＳＬを覆うように形成される。ビットラインＢＬ０〜ＢＬ３がドレーン領域１７９に連結されるように形成される。
【０１０８】
本実施形態で、上部活性ホール１６２が生成されるとき、下部活性パターン１９０が除去されないように、下部活性パターン１９０の厚さが調節される。例えば、下部活性パターン１９０がリセスされて除去されないように、下部活性パターン１９０の厚さが調節される。本実施形態で、ダミー導電パターンＤＷＬの第１サブダミー導電パターンＤＷＬａの厚さは下部活性パターン１９０の厚さに基づいて調節される。下部活性パターン１９０の厚さが増加することによって、ダミー導電パターンＤＷＬの第１サブダミー導電パターンＤＷＬａの厚さが増加できる。
【０１０９】
＜第１５実施形態＞
図５９は本発明の第１５実施形態による３次元不揮発性記憶装置の平面図である。図６０は図５９のＩ−Ｉ’線に沿って切断した断面図である。図５４を参照して説明されたことと重複する技術的特徴に対する詳細な説明は省略し差異点に対して詳細に説明する。動作方法は第１実施形態と類似であり得る。図５９及び図６０を参照すれば、本実施形態による３次元不揮発性記憶装置は、下部埋め込み絶縁膜１３８と上部活性柱１６４との間に介在される下部活性パターン１９０を含む。下部活性パターン１９０は下部活性柱１３６の上部の内側面と接し、上部活性柱１６４の下部面と接する。下部活性パターン１９０は上部活性柱１６４と下部活性柱１３６との間に電気的の連結を助ける役割を果たす。
【０１１０】
下部活性パターン１９０は下部活性柱１３６及び上部活性柱１６４と同一な導電形でドーピングされ得る。下部活性柱１３６及び上部活性柱１６４の接触領域に隣接して少なくとも２つの導電パターンＤＷＬ１、ＤＷＬ２が提供される。以下で、ダミー導電パターンＤＷＬ１、ＤＷＬ２は下から順次的に第１ダミー導電パターンＤＷＬ１と第２ダミー導電パターンＤＷＬ２として各々定義される。第１ダミー導電パターンＤＷＬ１は下部活性柱１３６を覆う。第２ダミー導電パターンＤＷＬ２は下部活性柱１３６及び上部活性柱１６４の接触領域の階段形プロフィールを覆う。下部活性柱１３６、上部活性柱１６４、及び下部活性パターン１９０に形成されるチャンネルの他の特性にしたがうチャンネルは不均一の問題が減少できる。第２ダミー導電パターンＤＷＬ２は第１サブダミー導電パターンＤＷＬ２ａ及び第２サブダミー導電パターンＤＷＬ２ｂを包含できる。第１サブダミー導電パターンＤＷＬ２ａと第２サブダミー導電パターンＤＷＬ２ｂとの間の界面は不連続面であり得る。下部活性柱１３６の上部面は第１サブダミー導電パターンＤＷＬ２ａの上部面及び第２サブダミー導電パターンＤＷＬ２ｂの下部面と共面を有することができる。第２ダミー導電パターンＤＷＬ２の第１サブダミー導電パターンＤＷＬ２ａは下部活性柱１３６を覆う。第２ダミー導電パターンＤＷＬ２の第２サブダミー導電パターンＤＷＬ２ｂは上部活性柱１６４を覆う。望ましくは、下部活性パターン１９０は第１ダミー導電パターンＤＷＬ１の直ちに下の層間絶縁膜１１４の下部面と同一であるか、或いはそれより高い下部面を有することができる。さらに望ましくは、下部活性パターン１９０は第１ダミー導電パターンＤＷＬ１の下部面と同一であるか、或いはそれより高い下部面を有することができる。望ましくは、下部活性柱１３６は第２ダミー導電パターンＤＷＬ２の直ちに上の層間絶縁膜１５１の上部面と同一であるか、或いはそれより低い上部面を有することができる。さらに望ましくは、下部活性柱１３６は第２ダミー導電パターンＤＷＬ２の上部面と同一であるか、或いはそれより低い上部面を有することができる。望ましくは、上部活性柱１６４は第１ダミー導電パターンＤＷＬ１の直ちに下の下部層間誘電膜１１４の下部面と同一であるか、或いはそれより高い下部面を有することができる。さらに望ましくは、上部活性柱１６４は第１ダミー導電パターンＤＷＬ１の下部面と同一であるか、或いはそれより高い下部面を有することができる。一方、選択ラインに対応されることＬＳＬ、ＵＳＬを除外した導電パターンＷＬ０〜ＷＬ３とダミー導電パターンＤＷＬ１、ＤＷＬ２の厚さは同一であり得る。これによって、セル領域縁で、導電パターンＬＳＬ、ＷＬ０〜ＷＬ３、ＵＳＬ、ＤＷＬ１、ＤＷＬ２をパターニングして階段形のコンタクト領域を形成する工程がより容易になり得る。図６１は本実施形態による３次元不揮発性記憶装置の回路図である。２つのダミー導電パターンＤＷＬ１、ＤＷＬ２が提供されることを除外すれば、本実施形態による回路図である図５５を参照して説明された第１４実施形態による回路図と同一である。 本実施形態による回路図の各セルストリングＣＳＴＲで、ダミー導電パター��ＤＷＬ１、ＤＷＬ２は表３を参照して説明されたように制御できる。本実施形態による回路図の各セルストリングＣＳＴＲで、下部導電パターンＬＳＬ、ＷＬ０、ＷＬ１、上部導電パターンＵＳＬ、ＷＬ２、ＷＬ３、共通ソースラインＣＳＬ、基板１００、及びビットラインＢＬ０〜ＢＬ３は表５を参照して説明されたように制御できる。
【０１１１】
本実施形態の３次元不揮発性記憶装置を形成する方法が説明される。図６２乃至図６４は図５９のＩ−Ｉ’線に沿って切断した断面図である。図５６乃至図５８を参照して説明されたことと重複される技術的特徴に対する詳細な説明は省略し差異点に対して詳細に説明する。動作方法は第１実施形態と類似であり得る。図６２を参照すれば、基板１００の共通ソースラインＣＳＬの上に下部層１３０ｉが形成される。下部層１３０ｉは下部層間誘電膜１１１〜１１５が、下部導電パターンＬＳＬ、ＷＬ０、ＷＬ１、第１ダミー導電パターンＤＷＬ１及び第２ダミー導電パターンＤＷＬ２の第１サブダミー導電パターンＤＷＬ２ａと交互に積層されて形成される。本実施形態で、下部層間誘電膜は下から第１乃至第５下部層間誘電膜１１１〜１１５を包含できる。第１下部層間誘電膜１１１は最も下に形成される。第２ダミー導電パターンＤＷＬ２の第１サブダミー導電パターンＤＷＬ２ａは最も上に形成され、その厚さは他の導電パターンＬＳＬ、ＷＬ０、ＷＬ１、ＤＷＬ１の厚さより薄くなり得る。
【０１１２】
下部層間誘電膜１１１〜１１５、下部導電パターンＬＳＬ、ＷＬ０、ＷＬ１、第１ダミー導電パターンＤＷＬ１、及び第２ダミー導電パターンＤＷＬ２の第１サブダミー導電パターンＤＷＬ２ａを順にエッチングして、共通ソースラインＣＳＬを露出させる下部活性ホール１３２を形成する。 下部活性ホール１３２に第１情報格納膜１７１、下部活性柱１３６、及び下部活性パターン１９０が形成される。下部活性パターン１９０は下部活性柱１３６の上部の内側面と接触する。下部活性パターン１９０は第１ダミー導電パターンＤＷＬ１の下部面と同一であるか、或いはそれより高い下部面を有するように形成される。
【０１１３】
図６３を参照すれば、下部層１３０ｉの上に上部層１６０ｉが形成される。上部層１６０ｉは上部層間誘電膜１５１〜１５４が、第２ダミー導電パターンＤＷＬ２の第２サブダミー導電パターンＤＷＬ２ｂ及び上部導電パターンＷＬ２、ＷＬ３、ＵＳＬと交互に積層されて形成される。第２ダミー導電パターンＤＷＬ２の第２サブダミー導電パターンＤＷＬ２ｂが最も下に形成される。第２ダミー導電パターンＤＷＬ２の第２サブダミー導電パターンＤＷＬ２ｂは上部導電パターンＷＬ２、ＷＬ３、ＵＳＬの厚さより薄くなり得る。第２ダミー導電パターンＤＷＬ２の第１サブダミー導電パターンＤＷＬ２ａ及び第２サブダミー導電パターンＤＷＬ２ｂは第２ダミー導電パターンＤＷＬ２を構成する。例示的に、第２ダミー導電パターンＤＷＬ２の厚さは第１ダミー導電パターンＤＷＬ１の厚さと同一であり得る。第２ダミー導電パターンＤＷＬ２の厚さは、選択ラインＬＳＬ、ＵＳＬに対応されることを除外した導電パターンＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３の厚さと同一であり得る。
【０１１４】
上部層間誘電膜１５１〜１５４は下から第１乃至第４上部ゲート層間絶縁膜１５１〜１５４を包含できる。
【０１１５】
図６４を参照すれば、第２ダミー導電パターンＤＷＬ２の第２サブダミー導電パターンＤＷＬ２ｂ、上部導電パターンＷＬ２、ＷＬ３、ＵＳＬ、及び上部層間誘電膜１５１〜１５４をエッチングして、下部活性パターン１９０を露出する上部活性ホール１６２が形成される。下部活性パターン１９０がリセスされて、下部活性柱１３６の上部の内側面が露出される。上部活性ホール１６２の側面は傾くように形成できる。
【０１１６】
上部活性ホール１６２に第２情報格納膜１７２、上部活性柱１６４、及び上部埋め込み絶縁膜１６６が形成される。上部活性柱１６４の底面は第２ダミー導電パターンＤＷＬ２の上部面と同一であるか、或いはそれより低い高さを有する。以後、図６０を再び参照して、最上層の導電パターンＵＳＬがパターニングされて上部選択ラインＵＳＬが形成される。上部活性柱に接触するドレーン領域１７９が形成される。ドレーン領域１７９は形不純物でドーピングされ得る。絶縁膜１５６が上部選択ラインＵＳＬを覆うように形成される。ビットラインＢＬ０〜ＢＬ３がドレーン領域１７９に連結されるように形成される。
【０１１７】
本実施形態で、上部活性ホール１６２が生成されるとき、下部活性パターン１９０が除去されないように、下部活性パターン１９０の厚さが調節される。例えば、下部活性パターン１９０がリセスされて除去されないように、下部活性パターン１９０の厚さが調節される。本実施形態で、少なくとも２つのダミー導電パターンＤＷＬ１、ＤＷＬ２が提供される。したがって、少なくとも２つのダミー導電パターンＤＷＬ１、ＤＷＬ２に対応する程度、下部活性パターン１９０の厚さが増加できる。また、下部活性パターン１９０の厚さが増加しても、ダミー導電パターンＤＷＬ１、ＤＷＬ２は選択ラインに対応されることを除外した導電パターンＷＬ０〜ＷＬ３の厚さが同一であり、第２乃至第５下部層間誘電膜及び第１乃至第４上部層間誘電膜１１２〜１１５、１５１〜１５４の厚さが同一であり得る。
【０１１８】
＜第１６実施形態＞
図６５は本発明の第１６実施形態による３次元不揮発性記憶装置に関することであって、図５３のＩ−Ｉ’線に沿って切断した断面図である。図６０を参照して説明されたことと重複される技術的特徴に対する詳細な説明は省略し差異点に対して詳細に説明する。動作方法は第１実施形態と類似であり得る。動作方法は第１４実施形態と類似であり得る。
【０１１９】
図５３及び図６５を参照すれば、本実施形態による３次元不揮発性記憶装置は、下部埋め込み絶縁膜１３８と上部活性柱１６４間に介在される下部活性パターン１９０を含む。下部活性柱１３６及び上部活性柱１６４の接触領域に隣接してダミー導電パターンＤＷＬが提供される。ダミー導電パターンＤＷＬに直ちに上の層間絶縁膜は第１サブ層間絶縁膜１１５及び第１サブ層間絶縁膜の上の第２サブ層間絶縁膜１５１を含み、第１サブ層間絶縁膜１１５と第２サブ層間絶縁膜１５１間の界面は不連続面であり得る。ダミー導電パターンＤＷＬの上部面は第１サブ層間絶縁膜の上部面及び第２サブ層間絶縁膜の下部面と共面を有することができる。ダミー導電パターンＤＷＬの上の層間絶縁膜第１サブ層間絶縁膜及び第２サブ層間絶縁膜の組み合わせは下部活性柱１３６の上部及び上部活性柱１６４の下部を同時に覆うことができる。望ましくは、下部活性パターン１９０はダミー導電パターンＤＷＬの直ちに下の層間絶縁膜１１４の下部面と同一であるか、或いはそれより高い下部面を有することができる。下部活性柱１３６はダミー導電パターンＤＷＬの直ちに上の層間絶縁膜第１サブ層間絶縁膜及び第２サブ層間絶縁膜の組み合わせの上部面と同一であるか、或いはそれより低い上部面を有することができる。さらに望ましくは、下部活性パターン１９０はダミー導電パターンＤＷＬの下部面と同一であるか、或いはそれより高い下部面を有することができる。下部活性柱１３６はダミー導電パターンＤＷＬの直ちに上の層間絶縁膜第１サブ層間絶縁膜及び第２サブ層間絶縁膜の組合）の下部面と同一であるか、或いはそれより低い上部面を有することができる。本実施形態の３次元不揮発性記憶装置を形成する方法が説明される。図６６乃至図６８は図５３のＩ−Ｉ’線に沿って切断した断面図である図５６乃至図５８を参照して説明されたことと重複される技術的特徴に対する詳細な説明は省略し差異点に対して詳細に説明する。動作方法は第１実施形態と類似であり得る。 図６６を参照すれば、基板１００の共通ソースラインＣＳＬの上に下部層１３０ｊが形成される。下部層１３０ｊは下部層間誘電膜１１１〜１１５が、下部導電パターンＬＳＬ、ＷＬ０、ＷＬ１、及び第１ダミー導電パターンＤＷＬ１と交互に積層されて形成される。下部層間誘電膜は下から第１乃至第５下部層間誘電膜１１１〜１１５を包含できる。第１下部層間誘電膜１１１は最も下に形成できる。第５下部層間誘電膜１１５は最も上に形成され、その厚さは第２乃至第４下部層間誘電膜１１２〜１１４の厚さより薄くなり得る。
【０１２０】
下部層間誘電膜１１１〜１１５、下部導電パターンＬＳＬ、ＷＬ０、ＷＬ１、及びダミー導電パターンＤＷＬをエッチングして、共通ソースラインＣＳＬを露出させる下部活性ホール１３２が形成される。下部活性ホール１３２の側面は傾くように形成できる。
【０１２１】
下部活性ホール１３２に第１情報格納膜１７１、下部活性柱１３６、下部埋め込み絶縁膜１３８、及び下部活性パターン１９０が生成される。下部活性柱１３６はダミー導電パターンＤＷＬの上部面と同一であるか、或いはそれより高い上部面を有する。下部活性パターン１９０はダミー導電パターンＤＷＬの直ちに下の層間絶縁膜１１４の下部面と同一であるか、或いはそれより高い下部面を有する。図６７を参照すれば、下部層１３０ｊの上に上部層１６０ｊが形成される。上部層１６０ｊは上部導電パターンＷＬ２、ＷＬ３、ＵＳＬと上部層間誘電膜１５１〜１５４が交互に積層されて形成される。上部層間誘電膜１５１〜１５４は下から第１乃至第４上部ゲート層間絶縁膜１５１〜１５４を包含できる。
【０１２２】
第１上部層間誘電膜１５１は最も下に形成され、その厚さは第２乃至第４上部層間誘電膜１５２〜１５４の厚さより薄くなり得る。例示的に、第５下部層間誘電膜１１５及び第１上部層間誘電膜１５１の厚さの和は第２乃至第４下部層間誘電膜１１２〜１１４及び第２乃至第４上部層間誘電膜１５２〜１５４の厚さと同一であり得る。
【０１２３】
図６８を参照すれば、上部導電パターンＷＬ２、ＷＬ３、ＵＳＬ及び上部層間誘電膜１５１〜１５４をエッチングして、下部活性パターン１９０を露出する上部活性ホール１６２が形成される。下部活性パターン１９０がリセスされて、下部活性柱１３６の上部の内側面が露出される。上部活性ホール１６２の側面は傾くように形成できる。
【０１２４】
上部活性ホール１６２に第２情報格納膜１７２、上部活性柱１６４、及び上部埋め込み絶縁膜１６６が生成される。上部活性柱１６４の底面は第１上部層間誘電膜１５１の上部面と同一であるか、或いはそれより低い高さを有する。下部活性柱１３６、下部活性パターン１９０、及び上部活性柱１６４は同一な導電形を有する。以後、図６５を再び参照して、最上層の導電パターンＵＳＬがパターニングされて上部選択ラインＵＳＬが形成される。上部活性柱に接触するドレーン領域１７９が形成される。ドレーン領域１７９は形不純物でドーピングされ得る。絶縁膜１５６が上部選択ラインＵＳＬを覆うように形成される。ビットラインＢＬ０〜ＢＬ３がドレーン領域１７９に連結されるように形成される。
【０１２５】
本実施形態で、第５下部層間誘電膜１１５及び第１上部ゲート層間絶縁膜１５１はダミー導電パターンＤＷＬの直ちに上の層間絶縁膜を構成する。
【０１２６】
上部活性ホール１６２が生成されるとき、下部活性パターン１９０が除去されないように、下部活性パターン１９０の厚さが調節される。例えば、下部活性パターン１９０がリセスされて除去されないように、下部活性パターン１９０の厚さが調節される。本実施形態で、下部活性パターン１９０の厚さはダミー導電パターンＤＷＬ及びダミー導電パターンＤＷＬと隣接する層間絶縁膜１１４、１１５及び１５１の組合）に基づいて調節される。
【０１２７】
＜第１７実施形態＞
図６９は本発明の第１７実施形態による３次元不揮発性記憶装置の平面図である。図７０は図６９のＩ−Ｉ’線に沿って切断した断面図である。図６０を参照して説明されたことと重複される技術的特徴に対する詳細な説明は省略し差異点に対して詳細に説明する。動作方法は第１実施形態と類似であり得る。ダミー導電パターンが３個であることを除外すれば、動作方法は第１５実施形態と類似であり得る。
【０１２８】
図６９及び図７０を参照すれば、本実施形態による３次元不揮発性記憶装置は、下部埋め込み絶縁膜１３８と上部活性柱１６４との間に介在される下部活性パターン１９０を含む。下部活性パターン１９０は下部活性柱１３６の上部の内側面と接し、上部活性柱１６４の下部面と接触する。下部活性パターン１９０は上部活性柱１６４と下部活性柱１３６との間に電気的の連結を助ける役割を果たす。
【０１２９】
下部活性柱１３６及び上部活性柱１６４の接触領域に隣接してダミー導電パターンＤＷＬ１〜ＤＷＬ３が提供される。ダミー導電パターンＤＷＬ１〜ＤＷＬ３は下から第１乃至第３ダミー導電パターンＤＷＬ１〜ＤＷＬ３を包含できる。
【０１３０】
望ましくは、下部活性パターン１９０は第１ダミー導電パターンＤＷＬ１の上部面と同一であるか、或いはそれより高い下部面を有する。下部活性柱１３６は第３ダミー導電パターンＤＷＬ３の下部面と同一であるか、或いはそれより低い上部面を有する。ダミー導電パターンが３個であることを除外すれば、動作方法は第８実施形態と類似であり得る。
【０１３１】
本実施形態の３次元不揮発性記憶装置を形成する方法が説明される。図７１乃至図７３は図６９のＩ−Ｉ’線に沿って切断した断面図である。図５６乃至図５８を参照して説明されたことと重複される技術的特徴に対する詳細な説明は省略し差異点に対して詳細に説明する。動作方法は第１実施形態と類似であり得る。図７１を参照すれば、基板１００の共通ソースラインＣＳＬの上に下部層１３０ｋが形成される。下部層１３０ｋは下部層間誘電膜１１１〜１１５が、下部導電パターンＬＳＬ、ＷＬ０、ＷＬ１、第１及び第２ダミー導電パターンＤＷＬ１、ＤＷＬ２と交互に積層されて形成される。下部層間誘電膜は下から第１乃至第５下部層間誘電膜１１１〜１１５を包含できる。第１下部層間誘電膜１１１は最も下に形成できる。第２ダミー導電パターンＤＷＬ２は最も上に形成できる。
【０１３２】
下部層間誘電膜１１１〜１１５、下部導電パターンＬＳＬ、ＷＬ０、ＷＬ１、及びダミー導電パターンＤＷＬ１、ＤＷＬ２をエッチングして、共通ソースラインＣＳＬを露出させる下部活性ホール１３２が形成される。下部活性ホール１３２の側面は傾くように形成できる。
【０１３３】
下部活性ホール１３２に第１情報格納膜１７１、下部活性柱１３６、下部埋め込み絶縁膜１３８、及び下部活性パターン１９０が生成される。下部活性柱１３６の上部面は第２ダミー導電パターンＤＷＬ２の上部面と共面を有することができる。下部活性パターン１９０は第１ダミー導電パターンＤＷＬ１の下部面と同一であるか、或いはそれより高い下部面を有する。図７２を参照すれば、下部層１３０ｋの上に上部層１６０ｋが形成される。上部層１６０ｋは上部層間誘電膜１５１〜１５５が第３ダミー導電パターンＤＷＬ３及び上部導電パターンＷＬ２、ＷＬ３、ＵＳＬと交互に積層されて形成される。上部層間誘電膜１５１〜１５５は下から第１乃至第５上部ゲート層間絶縁膜１５１〜１５５を包含できる。
【０１３４】
第１上部層間誘電膜１５１は最も下に形成され、その厚さは第２乃至第４上部層間誘電膜１５２〜１５４の厚さより薄くなり得る。例示的に、第５下部層間誘電膜１１５及び第１上部層間誘電膜１５１の厚さの和は第２乃至第４下部層間誘電膜１１２〜１１４及び第２乃至第５上部層間誘電膜１５２〜１５５の厚さと同一であり得る。
【０１３５】
図７３を参照すれば、上部導電パターンＷＬ２、ＷＬ３、ＵＳＬ、第３ダミー導電パターンＤＷＬ３、及び上部層間誘電膜１５１〜１５５がエッチングされて、下部活性パターン１９０を露出する上部活性ホール１６２が形成される。下部活性パターン１９０がリセスされて、下部活性柱１３６の上部の内側面が露出される。上部活性ホール１６２の側面は傾くように形成できる。
【０１３６】
上部活性ホール１６２に第２情報格納膜１７２、上部活性柱１６４、及び上部埋め込み絶縁膜１６６が生成される。上部活性柱１６４の底面は第１上部層間誘電膜１５１の上部面と同一であるか、或いはそれより低い高さを有する。下部活性柱１３６、下部活性パターン１９０、及び上部活性柱１６４は同一な導電形を有する。以後、図７０を再び参照して、最上層の導電パターンＵＳＬがパターニングされて上部選択ラインＵＳＬが形成される。上部活性柱に接触するドレーン領域１７９が形成される。ドレーン領域１７９はＮ形不純物でドーピングされ得る。絶縁膜１５６が上部選択ラインＵＳＬを覆うように形成される。ビットラインＢＬ０〜ＢＬ３がドレーン領域１７９に連結されるように形成される。
【０１３７】
本実施形態で、上部活性ホール１６２が生成されるとき、下部活性パターン１９０が除去されないように、下部活性パターン１９０の厚さが調節される。例えば、下部活性パターン１９０がリセスされて除去されないように、下部活性パターン１９０の厚さが調節される。本実施形態で、複数個のダミー導電パターンＤＷＬ１〜ＤＷＬ３が提供される。前述した実施形態ではワードラインが４個であり、下部選択ラインが１つであり、上部選択ラインが３個であることを例として説明したが、これに限定されない。また下部選択ラインは２つの以上の層に形成できる。上部選択ラインは２つの以上の層に形成できる。一方、前述した実施形態で説明された３次元不揮発性記憶装置の構造は本発明の実施形態のみでなく、多様に変形できる。また、前述した実施形態で説明された技術的思想は合理的な観点の内で互に結合して実施できる。
【０１３８】
＜動作方法の第１例＞
図７４は本発明の前述した複数の実施形態による３次元不揮発性メモリー装置の動作方法の第１例を示す順序図である。図７４を参照すれば、Ｓ１１０段階で、複数のダミーセルトランジスターがプログラムされる。例示的に、複数のダミーセルトランジスターは０Ｖより高い閾値電圧を有するようにプログラムされる。
【０１３９】
Ｓ１２０段階で、複数のメモリーセルトランジスターがプログラムされる。複数のメモリーセルトランジスターは複数のダミーセルトランジスターが全てプログラムされた後にプログラムされる。例示的に、複数のダミーセルトランジスターがプログラムされた後に、複数のダミーセルトランジスターであり、最も隣接する下部メモリーセルトランジスター又は上部メモリーセルトランジスターがプログラムできる。上部又は下部メモリーセルトランジスターがプログラムされるときに、複数のダミーセルトランジスターはターンオフできる。
【０１４０】
＜動作方法の第２例＞
図７５は本発明の前述した実施形態による３次元不揮発性メモリー装置の動作方法の第２例を示す順序図である。例示的に、複数のメモリーセルトランジスターは複数のサブプログラム過程を通じてプログラムされることと仮定する。
【０１４１】
図７５を参照すれば、Ｓ２１０段階で、複数のメモリーセルトランジスターが第１乃至第ｎ−１サブプログラムされる。Ｓ２２０段階で、複数のダミーセルトランジスターがプログラムされる。以後に、Ｓ２３０段階で、複数のメモリーセルトランジスターがｎサブプログラムされる。
【０１４２】
即ち、複数のメモリーセルトランジスターが複数のサブプログラム過程を通じてプログラムされるときに、メモリーセルトランジスターで最終サブプログラムが実行される前に複数のダミーセルトランジスターがプログラムできる。例示的に、複数のダミーセルトランジスターが０Ｖより高い閾値電圧を有するようにプログラムできる。
【０１４３】
＜応用例＞
図７６は本発明によるフラッシュメモリー装置１１００を示すブロック図である。図７６を参照すれば、本発明の実施形態による不揮発性メモリー装置１１００はメモリーセルアレイ１１１０、アドレスデコーダー１１２０、読出し及び書込み回路１１３０、及び制御ロジック１１４０を含む。
【０１４４】
メモリーセルアレイ１１１０は複数のワードラインＷＬを通じてアドレスデコーダー１１２０に連結され、複数のビットラインＢＬを通じて読出し及び書込み回路１１３０に連結される。メモリーセルアレイ１１１０は複数のメモリーセルを含む。例示的に、メモリーセルアレイ１１１０は本発明の実施形態の中で１つに対応する。複数のワードラインＷＬは上部及び下部導電パターン、及び少なくとも１つのダミー導電パターンに対応する。
【０１４５】
アドレスデコーダー１１２０はワードラインＷＬを通じてメモリーセルアレイ１１１０に連結される。アドレスデコーダー１１２０は制御ロジック１１４０の制御に応答して動作するように構成される。アドレスデコーダー１１２０は外部からアドレスＡＤＤＲを受信する。
【０１４６】
アドレスデコーダー１１２０は受信されたアドレスＡＤＤＲの中で行アドレスをデコーディングするように構成される。デコーディングされた行アドレスを利用して、アドレスデコーダー１１２０はワードラインＷＬ選択する。アドレスデコーダー１１２０は伝達されたアドレスＡＤＤＲの中で行アドレスをデコーディングするように構成される。デコーディングされた列アドレスは読出し及び書込み回路１１３０に伝達される。例示的に、アドレスデコーダー１１２０は行デコーダー、列デコーダー、アドレスバッファー等のように公知された構成要素を含む。
【０１４７】
読出し及び書込み回路１１３０は複数のビットラインＢＬを通じてメモリー読出しセルアレイ１１１０に連結される。読出し及び書込み回路１１３０は外部とデータＤＡＴＡを交換するように構成される。読出し及び書込み回路１１３０は制御ロジック１１４０の制御に応答して動作する。読出し及び書込み回路１１３０はアドレスデコーダー１１２０からデコーディングされた列アドレスを受信するように構成される。デコーディングされた列アドレスを利用して、読出し及び書込み回路１１３０はビットラインＢＬを選択する。
【０１４８】
例示的に、読出し及び書込み回路１１３０は外部からデータＤＡＴＡを受信し、受信されたデータをメモリーセルアレイ１１１０に記入する。読出し及び書込み回路１１３０はメモリーセルアレイ１１１０からデータを読出し、読み出されたデータをデータ外部に出力する。読出し及び書込み回路１１３０はメモリーセルアレイ１１１０の第１格納領域からデータを読出し、読み出されたデータをメモリーセルアレイ１１１０の第２格納領域に記入する。例えば、読出し及び書込み回路１１３０はコピーバック動作を実行するように構成される。
【０１４９】
例示的に、読出し及び書込み回路１１３０はページバッファー、又はページレジスター、列選択回路、データバッファー等のように公知された構成要素を含む。他の例として、読出し及び書込み回路１３１０は感知増幅器、書込みドライバー、列選択回路、データバッファー等のような公知された構成要素を含む。
【０１５０】
制御ロジック１１４０はアドレスデコーダー１１２０及び読出し及び書込み回路１１３０に連結される。制御ロジック１１４０はフラッシュメモリー装置１１００の諸般動作を制御するように構成される。制御ロジック１１４０は外部から伝達される制御信号ＣＴＲＬに応答して動作する。
【０１５１】
図７７は本発明によるフラッシュメモリー装置を具備するメモリーシステム１２００の一例を簡略に示したブロック図である。図７７を参照すれば、高容量のデータ格納能力を支援するためのメモリーシステム１２００は本発明によるフラッシュメモリー装置１２１０を装着する。本発明によるフラッシュメモリー装置１２１０は例えば図７２を参照して説明されたフラッシュ装置１１００である。本発明によるメモリーシステム１２００はホストとフラッシュメモリー装置１２１０との間の諸般データ交換を制御するメモリーコントローラー１２２０を含む。メモリーコントローラー１２２０はフラッシュメモリー装置１２１０に制御信号ＣＴＲＬ及びアドレスＡＤＤＲを伝送するように構成される。メモリーコントローラー１２２０はフラッシュメモリー装置１２１０とデータＤＡＴＡを交換するように構成される。
【０１５２】
ＳＲＡＭ１２２１はプロセシングユニット１２２２の動作メモリー、不揮発性メモリー装置１２１０及びホストとの間のキャッシュメモリー、及び不揮発性メモリー装置及びホストとの間のバッファーメモリーの中で少なくとも１つとして利用される。プロセシングユニットはコントローラー１２２２の諸般動作を制御する。
【０１５３】
エラー訂正ブロック１２２４はエラー訂正コードＥＣＣを利用して不揮発性メモリー装置１１００から読み出されたデータの誤謬を検出し、訂正するように構成される。
メモリーインターフェイス１２２５は本発明のフラッシュメモリー装置１２１０とインターフェイシングする。プロセシングユニット１２２２はメモリーコントローラー１２２０のデータを交換するための諸般制御動作を実行する。
【０１５４】
ホストインターフェイス１２２３はホスト及びコントローラー１２２０との間のデータ交換を実行するためのプロトコルを含む。例示的に、コントローラー１２２０はＵＳＢ（Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ）プロトコル、ＭＭＣ（ｍｕｌｔｉｍｅｄｉａ  ｃａｒｄ）プロトコル、ＰＣＩ（ｐｅｒｉｐｈｅｒａｌ  ｃｏｍｐｏｎｅｎｔ  ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）プロトコル、ＰＣＩ−Ｅ（ＰＣＩ−ｅｘｐｒｅｓｓ）プロトコル、ＡＴＡ（Ａｄｖａｎｃｅｄ  Ｔｅｃｈｎｏｌｏｇｙ  Ａｔｔａｃｈｍｅｎｔ）プロトコル、Ｓｅｒｉａｌ−ＡＴＡプロトコル、Ｐａｒａｌｌｅｌ−ＡＴＡプロトコル、ＳＣＳＩ（ｓｍａｌｌ  ｃｏｍｐｕｔｅｒ  ｓｍａｌｌ  ｉｎｔｅｒｆａｃｅ）プロトコル、ＥＳＤＩ（ｅｎｈａｎｃｅｄ  ｓｍａｌｌ  ｄｉｓｋ  ｉｎｔｅｒｆａｃｅ）プロトコル、及びＩＤＥ（Ｉｎｔｅｇｒａｔｅｄ  Ｄｒｉｖｅ  Ｅｌｅｃｔｒｏｎｉｃｓ）プロトコル、ファイアーワイヤ（Ｆｉｒｅｗｉｒｅ）プロトコル等のような多様なインターフェイスプロトコルの中で少なくとも１つを通じて外部（ホスト）と通信するように構成される。
【０１５５】
図面には図示しないが、本発明によるメモリーカード１２００はホストとのインターフェイシングするためのコードデータを格納する図示しないＲＯＭ等がさらに提供され得ることはこの分野の通常的な知識を習得した者に明確である。
【０１５６】
コントローラー１２２０及びフラッシュメモリー装置１２１０は１つの半導体装置で集積できる。例示的に、コントローラー１２２０及び不揮発性メモリー装置１２１０は１つの半導体装置に集積されてメモリーカードを構成することができる。例えば、コントローラー１２２０フラッシュメモリー装置１２１０は１つの半導体装置で集積されてＰＣカード（ＰＣＭＣＩＡ、ｐｅｒｓｏｎａｌ  ｃｏｍｐｕｔｅｒ  ｍｅｍｏｒｙ  ｃａｒｄ  ｉｎｔｅｒｎａｔｉｏｎａｌ  ａｓｓｏｃｉａｔｉｏｎ）、コンパクトフラッシュ（登録商標）、スマートメディアカード（ＳＭ、ＳＭＣ）、メモリースティック、マルチメディアカード（ＭＭＣ、ＲＳ−ＭＭＣ、ＭＭＣｍｉｃｒｏ）、ＳＤカード（ＳＤ、ｍｉｎｉＳＤ、ｍｉｃｒｏＳＤ、ＳＤＨＣ）、ユニバーサルプロトコルである記憶装置（ＵＦＳ）等のようなメモリーカードを構成する。
【０１５７】
コントローラー１２２０及びフラッシュメモリー装置１２１０は１つの半導体装置で集積されてソリッドステートドライブ（ＳＳＤ、Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｒｉｖｅ）を構成することができる。ソリッドステートドライブ（ＳＳＤ）は半導体メモリーにデータを格納するように構成される格納装置を含む。メモリーシステム１２００がソリッドステートドライブ（ＳＳＤ）として利用される場合メモリーシステム１２００に連結されたホストの動作速度は画期的に改善される。
【０１５８】
他のとしてメモリーシステム１２００はコンピューター、ＵＭＰＣ（Ｕｌｔｒａ  Ｍｏｂｉｌｅ  ＰＣ）、ワークステーション、ネットブック（ｎｅｔ−ｂｏｏｋ）、ＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔｓ）、ポータブル（ｐｏｒｔａｂｌｅ）ウェブタブレット（ｗｅｂ  ｔａｂｌｅｔ）、タブレットコンピューター（ｔａｂｌｅｔ  ｃｏｍｐｕｔｅｒ）、無線電話機（ｗｉｒｅｌｅｓｓ  ｐｈｏｎｅ）、モバイルフォン（ｍｏｂｉｌｅ  ｐｈｏｎｅ）、スマートフォン（ｓｍａｒｔ  ｐｈｏｎｅ）、ｅ−ブック（ｅ−ｂｏｏｋ）、ＰＭＰ（ｐｏｒｔａｂｌｅ  ｍｕｌｔｉｍｅｄｉａ  ｐｌａｙｅｒ）、携帯用ゲーム機、ナビゲーション（ｎａｖｉｇａｔｉｏｎ）装置、ブラックボックス（ｂｌａｃｋ  ｂｏｘ）、デジタルカメラ（ｄｉｇｉｔａｌ  ｃａｍｅｒａ）、ＤＭＢ（Ｄｉｇｉｔａｌ  Ｍｕｌｔｉｍｅｄｉａ  Ｂｒｏａｄｃａｓｔｉｎｇ）再生器、３次元受像機（３−ｄｉｍｅｎｓｉｏｎａｌ  ｔｅｌｅｖｉｓｉｏｎ）、デジタル音声録音機（ｄｉｇｉｔａｌ  ａｕｄｉｏ  ｒｅｃｏｒｄｅｒ）、デジタル音声再生器（ｄｉｇｉｔａｌ  ａｕｄｉｏ  ｐｌａｙｅｒ）、デジタル映像録画器（ｄｉｇｉｔａｌ  ｐｉｃｔｕｒｅ  ｒｅｃｏｒｄｅｒ）、デジタル映像再生器（ｄｉｇｉｔａｌ  ｐｉｃｔｕｒｅ  ｐｌａｙｅｒ）、デジタル動画録画器（ｄｉｇｉｔａｌ  ｖｉｄｅｏ  ｒｅｃｏｒｄｅｒ）、デジタル動画再生器（ｄｉｇｉｔａｌ  ｖｉｄｅｏ  ｐｌａｙｅｒ）、データセンターを構成するストレージ、情報を無線環境で送受信できる装置、ホームネットワークを構成する多様な電子装置の中で１つ、コンピューターネットワークを構成する多様な電子装置の中で１つ、テレマティクスネットワークを構成する多様な電子装置の中で１つ、ＲＦＩＤ装置、又はコンピューティングシステムを構成する多様な構成要素の中で１つのような電子装置の多様な構成要素の中で１つとして提供される。
【０１５９】
例示的に、フラッシュメモリーメモリー１２１０又はメモリーシステム１２００は多様な形態のパッケージに実装され得る。例えば不揮発性メモリー装置１２１０又はメモリーシステム１２００はＰｏＰ（Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ）、Ｂａｌｌ  ｇｒｉｄ  ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ  ｓｃａｌｅ  ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ  Ｌｅａｄｅｄ  Ｃｈｉｐ  Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ  Ｄｕａｌ  Ｉｎ  Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ  ｉｎ  Ｗａｆｆｌｅ  Ｐａｃｋ、Ｄｉｅ  ｉｎ  Ｗａｆｅｒ  Ｆｏｒｍ、Ｃｈｉｐ  Ｏｎ  Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ  Ｄｕａｌ  Ｉｎ  Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ  Ｍｅｔｒｉｃ  Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ  Ｉｎ  Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ  Ｃｈｉｐ  Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ  Ｆａｂｒｉｃａｔｅｄ  Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ  Ｐｒｏｃｅｓｓｅｄ  Ｓｔａｃｋ  Ｐａｃｋａｇｅ（ＷＳＰ）等のような方式にパッケージ化されて実装され得る。
【０１６０】
図７８は図７７のメモリーシステム１２００の応用例を示すブロック図である。図７８を参照すれば、メモリーシステム１３００はフラッシュメモリー装置１３１０及びコントローラー１３２０を含む。フラッシュメモリー装置１３１０は複数のフラッシュメモリーチップを含む。複数のフラッシュメモリーチップは複数のグループに分割される。複数のフラッシュメモリーチップの各グループは１つの共通チャンネルを通じてコントローラー１３２０と通信するように構成される。例示的に複数のフラッシュメモリーチップは第１乃至第ｋチャンネルＣＨ１〜ＣＨｋを通じてコントローラー１３２０と通信することとして図示されている。各フラッシュメモリーチップは図７６を参照して説明されたフラッシュメモリー装置１１００と同一の構造を有することができる。
【０１６１】
図７９は本発明によるフラッシュメモリーシステム１４１０を装着する情報処理システム１４００を簡略に示すブロック図である。図７９を参照すれば、モバイル機器やデスクトップコンピュータのような情報処理システムに本発明のフラッシュメモリーシステム１４１０が装着される。本発明による情報処理システム１４００はフラッシュメモリーシステム１４１０と各々のシステムバス１４６０に電気的に連結された電源１４２０、中央処理装置、ＲＡＭ１４４０、ユーザーインターフェイス１４５０を含む。フラッシュメモリーシステム１４１０は先に説明したメモリーシステム又はフラッシュメモリーシステムと実質的に同様に構成される。フラッシュメモリーシステム１４１０には中央処理装置１４３０によって処理されたデータ又は外部で入力されたデータが格納される。ここで上述したフラッシュメモリーシステム１４１０が半導体ディスク装置（ＳＳＤ）で構成されることができ、この場合情報処理システム１４００は大容量データをフラッシュメモリーシステム１４１０に安定的に格納できる。そして信頼性の増大にしたがって、フラッシュメモリーシステム１４１０はエラー訂正に所要される資源を節減できて高速のデータ交換機能を情報処理システム１４００に提供する。本発明による情報処理システム１４００には応用チップセット（Ａｐｐｌｉｃａｔｉｏｎ  Ｃｈｉｐｓｅｔ）、カメライメージプロセッサー（Ｃａｍｅｒａ  Ｉｍａｇｅ  Ｐｒｏｃｅｓｓｏｒ：ＣＩＳ）、入出力装置等がさらに提供できることは本分野の通常的な知識を習得した者に明確である。
【０１６２】
本発明の詳細な説明では具体的な実施形態に関して説明したが本発明の範囲と技術的な思想から逸脱しない限度内で様々な変形が可能である。したがって、本発明の範囲は上述した実施形態に限定されて決まってはならないし、後述する特許請求の範囲のみでなくこの発明の特許請求の範囲と均等物によって、決まらなければならない。
【符号の説明】
【０１６３】
１００      基板、
１１１〜１１５    下部層間誘電膜、
１３２      下部活性ホール、
１３６      下部活性柱、
１３８      下部埋め込み絶縁膜、
１５１〜１５４    上部層間誘電膜、
１６４      上部活性柱、
１６６      上部埋め込み絶縁膜、
１７１      第１情報格納膜、
１７５      電極分離パターン、
１７７      上部活性パターン、
１７９      ドレーン領域、
１９０      下部活性パターン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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