(57)【特許請求の範囲】
【請求項１】
主表面を有する半導体基板と、
前記半導体基板内に形成された第１導電型の第１領域と、
前記半導体基板内であって前記第１領域の前記主表面側に形成された第１導電型の第２領域と、
前記半導体基板内であって前記第２領域の前記主表面側に形成され、かつ前記第２領域との間でｐｎ接合を構成する第２導電型の第３領域と、
前記第２領域の前記主表面側において前記第２領域と接するとともに前記第３領域と隣り合うように前記半導体基板内に形成され、かつ前記第２領域よりも高い第１導電型の不純物濃度を有する第１導電型の第４領域と、
前記第１領域と前記第２領域とを電気的に分離するように前記第１領域と前記第２領域との間の前記半導体基板内に形成された第２導電型の第５領域と、
前記第５領域と前記第２領域との間の前記半導体基板内に形成され、かつ前記第２領域よりも高い第１導電型の不純物濃度を有する第１導電型の第６領域と、
前記第３領域と接するように前記主表面に形成され、かつ前記第３領域よりも高い第２導電型の不純物濃度を有するドレイン領域と、
前記第４領域とｐｎ接合を構成するように前記半導体基板の前記主表面に形成されたソース領域とを備え、
前記第６領域は、前記第３領域と前記第４領域との接合部の少なくとも直下に位置し、かつ前記ドレイン領域の直下を避けて配置されており、
前記ドレイン領域の真下において前記第２領域と前記第５領域とが互いに接するように配置されている、半導体装置。
【請求項２】
前記主表面から前記第５領域に達するように前記半導体基板内に形成された第２導電型の第７領域をさらに備え、
前記ドレイン領域に印加される電位と同じ電位が前記第５および第７領域に印加されるように構成されており、
前記第６領域と前記第７領域との間に前記第２領域が挟まれており、前記第６領域は前記第７領域と直接接していない、請求項１に記載の半導体装置。
【請求項３】
前記第２、第３および第４領域を含む横型素子が構成され、
前記第７領域は、前記横型素子の周囲を前記主表面において取り囲むように形成される、請求項２に記載の半導体装置。
【請求項４】
前記半導体基板は前記主表面に分離用溝を有し、
前記分離用溝は、前記横型素子の形成領域の周囲を、前記第７領域の外側において前記第７領域と接するように前記主表面において取り囲むとともに、前記主表面から前記第５領域を少なくとも貫通するように形成されている、請求項３に記載の半導体装置。
【請求項５】
前記横型素子は横型の絶縁ゲート型電界効果トランジスタである、請求項３または４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、横型素子を有する半導体装置に関するものである。
【背景技術】
【０００２】
ｐ-エピタキシャル基板に形成する横型高耐圧ＭＯＳ（Metal Oxide Semiconductor）トランジスタ（ＬＤＭＯＳトランジスタ）としては、ＲＥＳＵＲＦ（REduced SURface Field）型ＭＯＳトランジスタが一般的な構造である（非特許文献１のＦｉｇ．１参照）。この構造において、ｎ型ドリフト領域の不純物濃度プロファイルを最適化することにより、逆バイアス時にｎ型ドリフト領域とその下のｐ-エピタキシャル領域との接合にも空乏層が広がり、高耐圧化が可能となる。
【０００３】
しかしソース電極（またはｐ型ボディ領域）とｐ-エピタキシャル領域とが電気的に分離されていない構造のトランジスタをハイサイド素子として用いると、ソース電極に印加される電源電圧に引っ張られてｐ-エピタキシャル領域のグランド電位が不安定となり、ローサイド素子の誤動作が生じる。このため、このようなトランジスタはハイサイド素子として用いることができず、ローサイド素子としての使用に限定されるという問題がある。
【０００４】
この問題に対して、ハイサイド素子としても使用できる構造として、ｐ-エピタキシャル領域とソース電極とを電気的に分離するためのｎ型分離領域を有する２つの構造がある。
【０００５】
１つ目は、上記のｎ型分離領域を設けた上で、そのｎ型分離領域をカソード領域とショートさせた構成を有している（特許文献１のＦＩＧ．１参照）。
【０００６】
また２つ目は、上記のｎ型分離領域を設けたうえで、そのｎ型分離領域と接するようにｐ-拡散領域よりもｐ型不純物濃度の高いｐ型の埋め込み拡散層を設けた構成を有している（特許文献２の図１参照）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許第７，０９５，０９２号明細書
【特許文献２】特開２００６−２３７２２３号公報
【非特許文献】
【０００８】
【非特許文献１】R. Zhu et al., "A 65V, 0.56 mΩ.cm2 Resurf LDMOS in a 0.35 μm CMOS Process", IEEE ISPSD2000, pp.335-338
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら上記１つ目の構造では、ｎ型分離領域がカソード電位となっているため、逆バイアス時にはｎ型分離領域とｐ-エピタキシャル領域との接合部に生じる空乏層と、ｐ-エピタキシャル領域とｎ型ドリフト領域との接合部に生じる空乏層とが先にパンチスルーし、ｎ型分離領域とアノード領域との間に電位差が生じる。これにより、ｐ型ボディ領域とｎ型ドリフト領域との接合付近に電界集中が発生し、前述のｎ型分離領域を有しないＲＥＳＵＲＦ構造よりも低耐圧になるという問題がある。
【００１０】
また上記２つ目の構造では、オン耐圧が低下する可能性がある。
本発明は、上記の課題に鑑みてなされたものであり、その目的は、ハイサイド素子として用いても誤動作が少なく、かつオン耐圧およびオフ耐圧の双方を高く維持することのできる半導体装置を提供することである。
【課題を解決するための手段】
【００１１】
本発明の一実施例による半導体装置は、半導体基板と、第１導電型の第１、第２、第４および第６領域と、第２導電型の第３、第５領域およびドレイン領域とを備えている。半導体基板は主表面を有している。第１領域は半導体基板内に形成されている。第２領域は、半導体基板内であって第１領域の主表面側に形成されている。第３領域は、半導体基板内であって第２領域の主表面側に形成され、かつ第２領域との間でｐｎ接合を構成している。第４領域は、第２領域の主表面側において第２領域と接するとともに第３領域と隣り合うように半導体基板内に形成され、かつ第２領域よりも高い第１導電型の不純物濃度を有している。第５領域は、第１領域と第２領域とを電気的に分離するように第１領域と第２領域との間の半導体基板内に形成されている。第６領域は、第５領域と第２領域との間の半導体基板内に形成され、かつ第２領域よりも高い第１導電型の不純物濃度を有している。ドレイン領域は、第３領域と接するように主表面に形成され、かつ第３領域よりも高い第２導電型の不純物濃度を有している。ソース領域は、第４領域とｐｎ接合を構成するように半導体基板の主表面に形成されている。第６領域は、第３領域と第４領域との接合部の少なくとも直下に位置し、かつドレイン領域の直下を避けて配置されている。ドレイン領域の真下において第２領域と第５領域とが互いに接するように配置されている。
【発明の効果】
【００１２】
本実施例によれば、第１導電型の第１領域および第２領域が第２導電型の第５領域によって電気的に分離されている。このため、ハイサイド素子として用いても誤動作を少なくすることができる。
【００１３】
また第２領域よりも高い不純物濃度を有する第６領域が、第５領域と第２領域との間に形成されている。この第６領域により、逆バイアス時に第３領域と第２領域とのｐｎ接合から第２領域側に広がった空乏層が、第５領域と第６領域との間のｐｎ接合に生じた空乏層と繋がることが抑制される。これによりパンチスルーの発生が抑制され、第３領域と第４領域との接合部における電界の集中を緩和させることができ、その結果オフ耐圧を高く維持することができる。この第６領域が第３領域と第４領域との接合部の少なくとも直下に位置することにより、第３領域と第４領域との接合部から最短の距離となる位置に第６領域を設けることができるため、上記の効果をより高めることができる。
【００１４】
さらに第６領域がドレイン領域の直下を避けて配置されることにより、オン耐圧の低下を抑制することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施の形態１における半導体装置の構成を概略的に示す断面図である。
【図２】本発明の実施の形態１における半導体装置の構成を不純物の拡散状態として示すモデル（Ａ）および（Ａ）の一点鎖線ＩＩＢ−ＩＩＢに沿う部分の不純物濃度分布を示す図（Ｂ）である。
【図３】図１に示す半導体装置のアレー配置の第１例における単位部分の構成を概略的に示す平面図（Ａ）および断面図（Ｂ）である。
【図４】図１に示す半導体装置のアレー配置の第２例における単位部分の構成を概略的に示す平面図（Ａ）および断面図（Ｂ）である。
【図５】本発明の実施の形態１における半導体装置の製造方法の第１工程を示す概略断面図である。
【図６】本発明の実施の形態１における半導体装置の製造方法の第２工程を示す概略断面図である。
【図７】本発明の実施の形態１における半導体装置の製造方法の第３工程を示す概略断面図である。
【図８】本発明の実施の形態１における半導体装置の製造方法の第４工程を示す概略断面図である。
【図９】本発明の実施の形態１における半導体装置の製造方法の第５工程を示す概略断面図である。
【図１０】本発明の実施の形態１における半導体装置の製造方法の第６工程を示す概略断面図である。
【図１１】本発明の実施の形態１における半導体装置の製造方法の第７工程を示す概略断面図である。
【図１２】比較例１の構成を概略的に示す断面図である。
【図１３】比較例１の構造のブレークダウン状態におけるポテンシャル図である。
【図１４】ハイサイド素子およびローサイド素子について説明するための回路図である。
【図１５】比較例２の構成を概略的に示す断面図である。
【図１６】比較例２の構造のブレークダウン状態におけるポテンシャル図である。
【図１７】図１５の構造におけるオフ耐圧と実効オン抵抗との関係を示すグラフである。
【図１８】比較例３の構成を概略的に示す断面図である。
【図１９】比較例２の構成のブレークダウン状態における電界強度分布を示す図（Ａ）、比較例３の構成のブレークダウン状態における電界強度分布を示す図（Ｂ）、比較例２の構成のブレークダウン状態におけるポテンシャルを示す図（Ｃ）および比較例３の構成のブレークダウン状態におけるポテンシャルを示す図（Ｄ）である。
【図２０】比較例２の構成と比較例３の構成とのオフ耐圧と実効オン抵抗との関係を示すグラフである。
【図２１】比較例２の構成と比較例３の構成とのオン耐圧と実効オン抵抗との関係を示すグラフである。
【図２２】比較例２の構成と比較例３の構成とのドレイン電圧とドレイン電流との関係を示すグラフである。
【図２３】比較例２の構成のオン状態におけるインパクトイオン化率を示す図（Ａ）、比較例３の構成のオン状態におけるインパクトイオン化率を示す図（Ｂ）、比較例２の構成のオン状態における電流分布を示す図（Ｃ）および比較例３の構成のオン状態における電流分布を示す図（Ｄ）である。
【図２４】比較例２の構成のオン状態におけるホール電流分布を示す図（Ａ）および比較例３の構成のオン状態におけるホール電流分布を示す図（Ｂ）である。
【図２５】比較例２の構成、比較例３の構成および実施の形態１の構成のオフ耐圧と実効オン抵抗との関係を示すグラフである。
【図２６】比較例２の構成、比較例３の構成および実施の形態１の構成のオン耐圧と実効オン抵抗との関係を示すグラフである。
【図２７】比較例２の構成、比較例３の構成および実施の形態１の構成のドレイン電圧とドレイン電流との関係を示すグラフである。
【図２８】実施の形態１の構成のオン状態におけるインパクトイオン化率を示す図（Ａ）および電流分布を示す図（Ｂ）である。
【図２９】実施の形態１の第１例の構成のオン状態におけるホール電流分布を示す図である。
【図３０】本発明の実施の形態２の第１例における半導体装置の構成を概略的に示す断面図（Ａ）および（Ａ）の一点鎖線ＸＸＸＢ−ＸＸＸＢに沿う部分の不純物濃度分布を示す図（Ｂ）である。
【図３１】図３０に示す半導体装置のアレー配置における単位部分の構成を概略的に示す平面図（Ａ）および断面図（Ｂ）である。
【図３２】本発明の実施の形態２の第２例における半導体装置の構成を概略的に示す断面図である。
【図３３】図３２に示す半導体装置のアレー配置における単位部分の構成を概略的に示す平面図（Ａ）および断面図（Ｂ）である。
【図３４】本発明の実施の形態３における半導体装置の構成を概略的に示す断面斜視図である。
【図３５】図３４に示すｎ型拡散領域ＤＮＷが横型高耐圧ＭＯＳトランジスタのアレー配置領域ＡＲＡの周囲を平面視において取り囲む様子を示す概略平面図である。
【図３６】本発明の実施の形態４における半導体装置の構成を概略的に示す断面斜視図である。
【図３７】図３６に示す分離用溝ＴＲＳが横型高耐圧ＭＯＳトランジスタのアレー配置領域ＡＲＡの周囲を平面視において取り囲む様子を示す概略平面図である。
【図３８】本発明の実施の形態５における半導体装置の構成を概略的に示す断面斜視図である。
【図３９】図３８に示すｎ型拡散領域ＤＮＷが横型高耐圧ＭＯＳトランジスタのアレー配置領域ＡＲＡの周囲に配置される様子を示す概略平面図である。
【図４０】本発明の実施の形態６における半導体装置の構成を概略的に示す断面図である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
まず図１を用いて本実施の形態の半導体装置の構成について説明する。
【００１７】
図１を参照して、本実施の形態の半導体装置はたとえばＬＤＭＯＳトランジスタ（横型の絶縁ゲート型電界効果トランジスタ）を有している。この半導体装置は、半導体基板ＳＵＢと、ｐ-エピタキシャル領域（第１領域）ＥＰ１と、ｎ+埋め込み領域（第５領域）ＮＢと、ｐ+埋め込み領域（第６領域）ＰＢと、ｐ-エピタキシャル領域（第２領域）ＥＰ２と、ｎ型ドリフト領域（第３領域）ＤＲＩと、ｐ型ボディ領域（第４領域）ＢＯと、ｎ+ドレイン領域ＤＲＡ（ドレイン領域）と、ｎ+ソース領域ＳＯと、ゲート絶縁膜ＧＩと、ゲート電極層ＧＥと、ＳＴＩ構造ＴＲ，ＢＩとを主に有している。
【００１８】
半導体基板ＳＵＢはたとえばシリコンよりなっている。この半導体基板ＳＵＢは、主表面（図中上側の面）を有している。この半導体基板ＳＵＢの内部には、ｐ-エピタキシャル領域ＥＰ１が形成されている。
【００１９】
半導体基板ＳＵＢ内であってｐ-エピタキシャル領域ＥＰ１の主表面側には、ｐ-エピタキシャル領域ＥＰ２が形成されている。半導体基板ＳＵＢ内であってｐ-エピタキシャル領域ＥＰ２の主表面側には、ｎ型ドリフト領域ＤＲＩが形成されている。このｎ型ドリフト領域ＤＲＩは、ｐ-エピタキシャル領域ＥＰ２との間で主表面に沿う方向に延びるｐｎ接合を構成している。
【００２０】
半導体基板ＳＵＢ内であってｐ-エピタキシャル領域ＥＰ２の主表面側には、ｐ型ボディ領域ＢＯが形成されている。このｐ型ボディ領域ＢＯは、ｐ-エピタキシャル領域ＥＰ２と接するように、かつｎ型ドリフト領域ＤＲＩとｐｎ接合を構成して隣り合うように形成されている。このｐ型ボディ領域ＢＯは、ｐ-エピタキシャル領域ＥＰ２よりも高いｐ型不純物濃度を有している。
【００２１】
ＳＴＩ構造ＴＲ，ＢＩは、溝ＴＲと埋め込み絶縁膜ＢＩとを有している。溝ＴＲは、半導体基板ＳＵＢの主表面であってｎ型ドリフト領域ＤＲＩ内に形成されている。埋め込み絶縁膜ＢＩは、溝ＴＲ内を埋め込むように形成されている。
【００２２】
ｎ+ドレイン領域ＤＲＡは、ｎ型ドリフト領域ＤＲＩと接するように半導体基板ＳＵＢの主表面に形成され、かつｎ型ドリフト領域ＤＲＩよりも高いｎ型不純物濃度を有してる。このｎ+ドレイン領域ＤＲＡは、ＳＴＩ構造ＴＲ，ＢＩを基準にしてｐ型ボディ領域ＢＯとは反対側に位置しており、かつＳＴＩ構造ＴＲ，ＢＩに隣接するように形成されている。ｎ+ドレイン領域ＤＲＡに電気的に接続するように半導体基板ＳＵＢの主表面上にはドレイン電極ＤＥが形成されている。
【００２３】
ｎ+ソース領域ＳＯは、ｐ型ボディ領域ＢＯとｐｎ接合を構成するように半導体基板ＳＵＢの主表面に形成されている。さらに半導体基板ＳＵＢの主表面には、ｎ+ソース領域ＳＯと接し、かつｐ型ボディ領域ＢＯよりも高いｐ型不純物濃度を有するｐ+不純物領域ＩＲが形成されている。このｎ+ソース領域ＳＯおよびｐ+不純物領域ＩＲの双方に電気的に接続するように半導体基板ＳＵＢの主表面上にはソース電極ＳＥが形成されている。
【００２４】
ゲート電極層ＧＥは、ｎ+ドレイン領域ＤＲＡとｎ+ソース領域ＳＯとに挟まれたｐ型ボディ領域ＢＯ上およびｎ型ドリフト領域ＤＲＩ上にゲート絶縁膜ＧＩを介在して形成されている。このゲート電極層ＧＥの一部は、ＳＴＩ構造ＴＲ，ＢＩ上に乗り上げている。
【００２５】
ｐ-エピタキシャル領域ＥＰ１とｐ-エピタキシャル領域ＥＰ２との間には、ｎ+埋め込み領域ＮＢが形成されている。このｎ+埋め込み領域ＮＢは、ｐ-エピタキシャル領域ＥＰ１とｐｎ接合を構成するように、かつｐ-エピタキシャル領域ＥＰ１とｐ-エピタキシャル領域ＥＰ２とを互いに電気的に分離するように形成されている。
【００２６】
ｐ+埋め込み領域ＰＢは、このｎ+埋め込み領域ＮＢとｐ-エピタキシャル領域ＥＰ２との間に形成されている。このｐ+埋め込み領域ＰＢは、ｐ-エピタキシャル領域ＥＰ２よりも高いｐ型不純物濃度を有している。ｎ+埋め込み領域ＮＢはｐ+埋め込み領域ＰＢとの間でｐｎ接合を構成するとともに、ｐ-エピタキシャル領域ＥＰ２との間でもｐｎ接合を構成している。
【００２７】
ｐ+埋め込み領域ＰＢは、少なくともｎ型ドリフト領域ＤＲＩとｐ型ボディ領域ＢＯとの接合部の直下に位置し、かつドレイン電極ＤＥの直下を避けて配置されている。すなわちドレイン電極ＤＥの直下においてはｐ+埋め込み領域ＰＢが配置されず、ｎ+埋め込み領域ＮＢとｐ-エピタキシャル領域ＥＰ２とが互いに接するように配置されている。上記の条件を満たせば、たとえば図１のようにソース電極ＳＥの直下においてもｐ+埋め込み領域ＰＢが配置されてもよい。
【００２８】
上記においてＬＤＭＯＳトランジスタは、ｎ型ドリフト領域ＤＲＩと、ｐ型ボディ領域ＢＯと、ｎ+ドレイン領域ＤＲＡと、ｎ+ソース領域ＳＯと、ゲート絶縁膜ＧＩと、ゲート電極層ＧＥとを有している。
【００２９】
次に、図１の半導体装置の各領域における不純物濃度分布について、図２（Ａ）、（Ｂ）を用いて説明する。
【００３０】
図２（Ａ）は、図１の構造のうち特に、ｎ+埋め込み領域ＮＢと接するようにｐ+埋め込み領域ＰＢが配置された領域と配置されない領域との境界付近の領域における不純物の拡散状態を示しており、図２（Ｂ）は上記境界付近の領域における不純物濃度分布の１次元プロファイルを示している。
【００３１】
すなわち図２（Ｂ）中の実線で示された曲線は図２（Ａ）の一点鎖線で示す領域における不純物濃度分布を示している。図２（Ｂ）の縦軸はＮｅｔ  Ｄｏｐｉｎｇの対数値を示し、横軸は半導体基板ＳＵＢ内の位置を示している。
【００３２】
図２（Ｂ）を参照して、ｐ+埋め込み領域ＰＢの形成領域を通る半導体基板ＳＵＢの主表面に平行な方向の不純物密度分布において、ｐ+埋め込み領域ＰＢが形成されている領域はたとえば１×１０16ｃｍ-3程度のｐ型不純物濃度を有している。またｐ+埋め込み領域ＰＢが配置される領域とｐ+埋め込み領域ＰＢが配置されない領域との境界部において、不純物濃度が他に比べて非常に低くなる（１×１０14ｃｍ-3程度）変曲点が存在する。この変曲点を概ね境界として、図の右側においてはｐ+埋め込み領域ＰＢによるｐ型不純物濃度の高い領域が、図の左側においてはｎ+埋め込み領域ＮＢがドレイン電極ＤＥ側（図の上側）に盛り上がるように拡散することに起因するｎ型不純物濃度の高い領域が存在する。このため図に示すような形状の不純物濃度のカーブを描く。
【００３３】
なおｎ+埋め込み領域ＮＢに接するようにｐ+埋め込み領域ＰＢが配置される領域とｐ+埋め込み領域ＰＢが配置されない領域との境界部において不純物濃度の低い変曲点が生じるのは、ｎ+埋め込み領域ＮＢ内のｎ型不純物と、ｐ+埋め込み領域ＰＢ内のｐ型不純物とが互いに相殺されるためである。この変曲点の位置からｐ+埋め込み領域ＰＢのドレイン領域直下側の端部の位置を認識することができる。本実施の形態では、この変曲点は、ドレイン領域ＤＲＡの直下の領域よりもｎ型ドリフト領域ＤＲＩとｐ型ボディ領域ＢＯとの接合部の直下の位置側に位置している。
【００３４】
次に、図１に示すＬＤＭＯＳトランジスタのアレー（array）配置について図３、図４を用いて説明する。
【００３５】
図３（Ａ）、（Ｂ）を参照して、このＬＤＭＯＳトランジスタのアレー配置の第１例においては、半導体基板ＳＵＢの主表面においてｎ+ドレイン領域ＤＲＡの周囲がゲート電極ＧＥで取り囲まれており、かつそのｎ+ドレイン領域ＤＲＡの両側にｎ+ソース領域ＳＯが配置されている。図３の点線で囲まれた領域Ｉは図１の構成に対応している。
【００３６】
図４（Ａ）、（Ｂ）を参照して、このＬＤＭＯＳトランジスタのアレー配置の第２例においては、半導体基板ＳＵＢの主表面においてｎ+ソース領域ＳＯの周囲がゲート電極ＧＥおよびｎ+ドレイン領域ＤＲＡで取り囲まれている。なお図４の点線で囲まれた領域Ｉは図１の構成に対応している。また図３（Ａ）、図４（Ａ）ともに図中のピッチＰの範囲の構成が主表面に沿う方向に複数回繰り返されることによりアレー配置を構成する。
【００３７】
次に、図５〜図１１および図１を用いて、本実施の形態の製造方法について説明する。
図５を参照して、まずエピタキシャル成長により、半導体基板ＳＵＢにｐ-エピタキシャル領域ＥＰ１が形成される。
【００３８】
図６を参照して、そのｐ-エピタキシャル領域ＥＰ１の表面にイオン注入法によってｎ型イオンが注入される。
【００３９】
図７を参照して、アニールが施され、ｐ-エピタキシャル領域ＥＰ１に注入されたｎ型イオンが拡散されることにより、ｐ-エピタキシャル領域ＥＰ１の表面上にｎ+埋め込み領域ＮＢが形成される。
【００４０】
図８を参照して、通常の写真製版技術によりｎ+埋め込み領域ＮＢの表面上にはフォトレジストパターンＰＨＲが形成される。次にフォトレジストパターンＰＨＲをマスクとして用いて、ｎ+埋め込み領域ＮＢの表面にイオン注入法によってｐ型イオンが注入される。このときフォトレジストパターンＰＨＲによりｎ+埋め込み領域の表面に対して選択的に領域ＲＡのみにｐ型イオンが注入される。この後、フォトレジストＰＨＲは、たとえばアッシングなどによって除去される。
【００４１】
図９を参照して、上記のｐ型イオンの注入などによって、ｎ+埋め込み領域ＮＢの表面上にｐ+埋め込み領域ＰＢが形成される。具体的にはフォトレジストパターンＰＨＲに覆われた領域ＲＢにはｐ+埋め込み領域ＰＢが形成されず、フォトレジストパターンＰＨＲが形成されていない領域ＲＡにはｐ+埋め込み領域ＰＢが形成される。
【００４２】
図１０を参照して、エピタキシャル成長により、ｐ+埋め込み領域ＰＢおよびｎ+埋め込み領域ＮＢの上にｐ-エピタキシャル領域ＥＰ２が形成される。このｐ-エピタキシャル領域ＥＰ２は、ｐ+埋め込み領域ＰＢの側部を取り囲むように形成される。
【００４３】
図１１を参照して、この後、ｎ型ドリフト領域ＤＲＩ、ｐ型ボディ領域ＢＯ、ｎ+ドレイン領域ＤＲＡ、ｎ+ソース領域ＳＯ、ｐ+不純物領域ＩＲ、ＳＴＩ構造ＴＲ，ＢＩ、ゲート絶縁膜ＧＩ、ゲート電極ＧＥなどが形成される。この後、ドレイン電極ＤＥおよびソース電極ＳＥが形成されて、図１に示す本実施の形態の半導体装置が製造される。
【００４４】
次に、図１２〜図２９を用いて、本実施の形態の作用効果について比較例１〜３と比較などして説明する。
【００４５】
図１２に示す比較例１は、図１に示す本実施の形態の構成からｎ+埋め込み領域ＮＢおよびｐ+埋め込み領域ＰＢを省略した構成を有している。この比較例１は、ｐ-エピタキシャル領域ＥＰ上にｎ型ドリフト領域ＤＲＩが接することによりＲＥＳＵＲＦ構造を有している。このため、ｐ-エピタキシャル領域ＥＰとｎ型ドリフト領域ＤＲＩとに逆バイアスが印加されてブレークダウンした状態（以下、単にブレークダウン状態と称する）においては、図１３に示すようにｎ型ドリフト領域ＤＲＩ下のｐ-エピタキシャル領域ＥＰに空乏層が広がり、高耐圧化が可能となる。なお図１３内に示された複数の曲線は空乏層内のポテンシャル（電位）の等高線であり、これは図１６に示された複数の曲線についても同様である。ここで図中、ポテンシャルの等高線が広がる領域は空乏層が広がっていることを意味する。
【００４６】
しかし、この比較例１の構成では、ソース電極ＳＥ（またはｐ型ボディ領域ＢＯ）とｐ-エピタキシャル領域ＥＰとが電気的に分離されていないため、ハイサイド素子として使用することが難しいという問題がある。
【００４７】
つまり図１２に示す比較例１のトランジスタを図１４のハイサイド素子ＴＲHとして使用した場合、このトランジスタＴＲHのドレインにたとえば４５Ｖの電源電位Ｖｄｄが印加されると、ソースには約４４Ｖの電位が印加されることとなる。ここで、図１２に示す比較例１のトランジスタではソース電極ＳＥ（またはｐ型ボディ領域ＢＯ）とｐ-エピタキシャル領域ＥＰとが電気的に分離されていない。このため、このトランジスタＴＲHのソース電位が４４Ｖと“Ｈｉｇｈ”になると、ｐ-エピタキシャル領域ＥＰに電気的に接続された基板電位であるグランド電位（ＧＮＤ）が不安定となる。グランド電位が不安定になると、図１４に示すローサイド素子ＴＲLのグランド電位であるソース（バックゲート）の電位も不安定となり、ローサイド素子ＴＲLの誤動作が生じる。
【００４８】
そこで、ｐ-エピタキシャル領域とソース電極（またはｐ型ボディ領域）とを電気的に分離するためのｎ型分離領域を設けた構成として、たとえば図１５に示す比較例２が考えられる。図１５に示す比較例２は、上記のｎ型分離領域としてｎ+埋め込み領域ＮＢを設けた構成を有している。
【００４９】
この比較例２の構成は、ブレークダウン状態においては、図１６に示すようにｎ+埋め込み領域ＮＢとｐ-エピタキシャル領域ＥＰ２との接合部に生じる空乏層とｐ-エピタキシャル領域ＥＰ２とｎ型ドリフト領域ＤＲＩとの接合部に生じる空乏層とが先にパンチスルーを生じることがある。この場合、ｎ+埋め込み領域ＮＢとｎ+ソース領域ＳＯとの間に電位差が生じる。これにより、ｐ型ボディ領域ＢＯとｎ型ドリフト領域ＤＲＩとの接合付近に電界集中が発生するため、比較例２は比較例１よりも低耐圧になる。
【００５０】
図１５の比較例２の構成が示すオフ耐圧を変化させたときの実効オン抵抗の値の変化をシミュレーションにより調べた。その結果を図１７に示す。
【００５１】
図１７を参照して、図１５のｎ型ドリフト領域ＤＲＩのうち、特にｎ+ソース領域ＳＯとｎ+ドレイン領域ＤＲＡとの間の電流に寄与する領域の幅であるＷDRI（図３，４参照）が長くなるに従い、実効オン抵抗が高くなるとともに、オフ耐圧が上昇するというトレードオフの関係を示す。これはｎ型ドリフト領域ＤＲＩの幅が広がることにより、ｐ-エピタキシャル領域ＥＰ２とｎ型ドリフト領域ＤＲＩとに逆バイアスが印加された際に、ｐ-エピタキシャル領域ＥＰ２から広がる空乏層が収束し得るｎ型ドリフト領域ＤＲＩの領域が広くなるためである。
【００５２】
しかしオフ耐圧が一定の値（たとえば約９０Ｖ）を超えると、ｎ型ドリフト領域ＤＲＩの幅を大きくしてもオフ耐圧がさほど大きくならなくなり、実効オン抵抗の上昇が目立つようになる。オフ電圧に対して実効オン抵抗が過剰に大きくなるために、もはやオフ耐圧を上昇することが困難になる。このようにオフ耐圧が上昇できなくなるのは以下の理由に基づく。
【００５３】
上記のように、図１５の構成においてはｎ+埋め込み領域ＮＢとｐ-エピタキシャル領域ＥＰ２との接合部に生じる空乏層とｐ-エピタキシャル領域ＥＰ２とｎ型ドリフト領域ＤＲＩとの接合部に生じる空乏層とがパンチスルーを起こすことがある。このときｐ-エピタキシャル領域ＥＰ２を延びる２つの空乏層同士がぶつかり合うため、空乏層がこれ以上延びることができなくなり、耐圧をさらに大きくすることができなくなる。その結果、オフ耐圧の上昇が抑えられ、かつｐ型ボディ領域ＢＯとｎ型ドリフト領域ＤＲＩとの接合付近に電界集中が発生することになる。
【００５４】
図１８に示す比較例３は、図１２に示す比較例１の構成に、図１５の比較例２と同様のｎ+埋め込み領域ＮＢと、ｎ+埋め込み領域ＮＢの上面に接するように形成されたｐ+埋め込み領域ＰＢとが追加された構成を有している。この場合、ｐ+埋め込み領域ＰＢはｐ-エピタキシャル領域ＥＰ２に比べて高いｐ型の不純物濃度を有するために、ｐ+埋め込み領域ＰＢとｎ+埋め込み領域ＮＢとの接合付近に高電界領域が発生する。これに伴い図１８のソース電極ＳＥ（またはｐ型ボディ領域ＢＯ）における電位は、たとえば図１２および図１５のソース電極ＳＥ（またはｐ型ボディ領域ＢＯ）における電位よりも高くなる。その結果、図１８のｐ型ボディ領域ＢＯとｎ型ドリフト領域ＤＲＩとの接合付近における電界は、図１２および図１５のｐ型ボディ領域ＢＯとｎ型ドリフト領域ＤＲＩとの接合付近における電界よりも低くなる。
【００５５】
また、図１８におけるｐ+埋め込み領域ＰＢとｎ+埋め込み領域ＮＢとの接合部は、たとえば図１５のｐ-エピタキシャル領域ＥＰ２とｎ+埋め込み領域ＮＢとの接合部よりも下側（ｐ-エピタキシャル領域ＥＰ１側）にシフトする。このためｎ+埋め込み領域ＮＢとｐ-エピタキシャル領域ＥＰ２（ｐ+埋め込み領域ＰＢ）との接合部に生じる空乏層が延びることが可能な距離が長くなり、オフ耐圧を高めることができる。
【００５６】
図１５（比較例２）の構造と図１８（比較例３）の構造との、ブレークダウン時の電界強度の分布について調べた。その図１５の構造における結果を図１９（Ａ）に、図１８の構造における結果を図１９（Ｂ）にそれぞれ示す。また図１５（比較例２）の構造と図１８（比較例３）の構造との、ブレークダウン時のポテンシャルの等高線を図１９（Ｃ）、（Ｄ）に示す。
【００５７】
図１９（Ａ）の結果から、図１５のようにｐ+埋め込み領域ＰＢを設けない構成においては、ｎ型ドリフト領域ＤＲＩおよびｐ型ボディ領域ＢＯの接合部（図中の点線で囲んだ領域Ａ）において、図１９（Ｂ）に示すｐ+埋め込み領域ＰＢを設けた構成におけるｎ型ドリフト領域ＤＲＩおよびｐ型ボディ領域ＢＯの接合部（図中の点線で囲んだ領域Ｂ）に比べて電界が集中していることがわかる。一方、図１９（Ａ）におけるｐ-エピタキシャル領域ＥＰ２とｎ+埋め込み領域ＮＢとの接合部（図中の点線で囲んだ領域Ｃ）における電界は低い。
【００５８】
これに対して図１９（Ｂ）の結果から、図１８に示すようにｐ+埋め込み領域ＰＢを設けることにより、電界の集中がｎ型ドリフト領域ＤＲＩおよびｐ型ボディ領域ＢＯの接合部（図中の点線で囲んだ領域Ｂ）と、ｐ+埋め込み領域ＰＢとｎ+埋め込み領域ＮＢとの接合部（図中の点線で囲んだ領域Ｄ）とに分散していることがわかる。このことから図１８に示すようにｐ+埋め込み領域ＰＢを設けることにより、ｎ型ドリフト領域ＤＲＩおよびｐ型ボディ領域ＢＯの接合部（図１９（Ａ）中の領域Ａおよび図１９（Ｂ）中の領域Ｂ）における電界の集中を緩和できることがわかる。
【００５９】
また本発明者らは、比較例３のようにｐ+埋め込み領域ＰＢを形成することにより、オフ耐圧を向上することができるか否かをシミュレーションにより調べた。その結果を図２０に示す。
【００６０】
図２０を参照して、図１５に示す比較例２に比べて、図１８に示す比較例３では、オフ耐圧を９５Ｖとした際における実効オン抵抗が約１．８ｍΩ・ｃｍ2から約１．２ｍΩ・ｃｍ2へと約３０％減少した。また実効オン抵抗を１．４ｍΩ・ｃｍ2とした場合に、図１５の比較例２は約９２Ｖのオフ耐圧を示すのに対し、図１８に示す比較例３は約９７Ｖのオフ耐圧を示すことから、両者間でオフ耐圧が約５Ｖ上昇した。
【００６１】
以上より、ｐ+埋め込み領域ＰＢが配置されることにより、ｎ型ドリフト領域ＤＲＩとｐ型ボディ領域ＢＯとの接合部における電界を緩和させ、オフ耐圧を向上することができるといえる。
【００６２】
次に、ｐ+埋め込み領域ＰＢが配置されることによりオン耐圧が受ける影響について述べる。
【００６３】
本発明者らは、図１５（比較例２）の構造と図１８（比較例３）の構造とが示すオン耐圧と実効オン抵抗との関係を調べた。その結果を図２１に示す。
【００６４】
図２１を参照して、図１５（比較例２）の構造はオン耐圧の上昇に伴い実効オン抵抗が上昇するトレードオフ特性を示すが、図１８（比較例３）の構造はオン耐圧の値が約８３Ｖ以上に上がることなく、実効オン抵抗が１．４ｍΩ・ｃｍ2以上の領域においては実効オン抵抗の上昇に伴いオン耐圧が低下している。また実効オン抵抗の値にかかわらず、図１８の構造は図１５の構造よりもオン耐圧が低下することがわかった。
【００６５】
また図１５（比較例２）の構造と図１８（比較例３）の構造とが示すドレイン電圧Ｖｄとドレイン電流Ｉｄとの関係を調べた。その結果を図２２に示す。なお図２２の結果を示す構造の実効オン抵抗は１．４ｍΩ・ｃｍ2であり、当該構造のゲート電圧は５Ｖとした。
【００６６】
図２２を参照して、ドレイン電圧Ｖｄが７０Ｖ以下である場合には、図１８の方が図１５よりもドレイン電流Ｉｄが小さいが、ドレイン電圧Ｖｄが約７０Ｖ以上になると図１８のドレイン電流が急上昇して、図１２よりもドレイン電流Ｉｄが大きくなることがわかった。
【００６７】
ここで図１５および図１８の各構造における、オン動作時のドレインに高いバイアスが印加された状態を比較検討した。具体的には、オン状態すなわちゲート電圧が５Ｖ、ドレイン電圧Ｖｄが７５Ｖの条件下で電流分布とインパクトイオン化率とをシミュレーションした。インパクトイオン化率の結果を図２３（Ａ）、（Ｂ）に、電流分布を図２３（Ｃ）、（Ｄ）に示す。また上記と同様のオン状態の条件下でのホール電流の分布を図２４（Ａ）、（Ｂ）に示す。
【００６８】
図２３（Ｃ）、（Ｄ）を参照して、電流ポテンシャル等高線が示す電流分布より、図１２および図１８のいずれの構造においても（ドレイン電極ＤＥと同じ電位が印加されている）ｎ+埋め込み領域ＮＢにも電流が流れていることがわかる。
【００６９】
図２３（Ａ）、（Ｂ）を参照して、ｎ+埋め込み領域ＮＢとｐ+埋め込み領域ＰＢ（ｐ-エピタキシャル領域ＥＰ２）との接合部付近（特に点線で囲んだ領域Ｄ、Ｅ）において、図１８の構造のインパクトイオン化率は図１５の構造のインパクトイオン化率よりも高くなっていることがわかる。これは、図１８の構造はｎ+埋め込み領域ＮＢと接するようにｐ+埋め込み領域ＰＢが形成されており、これらの接合部において高い電界が発生するためである。ｎ+埋め込み領域ＮＢと接する方向にｐ+埋め込み領域ＰＢにおいても電流が流れるため、図１８の構造においては電界と電流との積により強度が決定するインパクトイオン化率が上昇したものと考えられる。
【００７０】
図２４（Ａ）、（Ｂ）を参照して、ホール電流はインパクトイオン化により発生したものである。このため点線で囲んだ領域「Ｆ」よりも点線で囲んだ領域「Ｇ」においてホール電流の値が大きくなっている。特に図２２において図１８の構造が示す、ドレイン電圧Ｖｄが７０Ｖ以上の際の急激なドレイン電流Ｉｄの上昇は、インパクトイオン化率の上昇に伴いホール電流の値が上昇したことによるものと考えられる。
【００７１】
以上より、図１８のようにｎ+埋め込み領域ＮＢの全面に接するようにｐ+埋め込み領域ＰＢが形成された構成は、オン動作時にインパクトイオン化率が上昇することによりオン耐圧が低下することがわかった。
【００７２】
次に本実施の形態の図１の構造において、上記図２０〜図２４と同様の調査を行なった。図２５〜図２９にその結果を示す。
【００７３】
図２５、図２６および図２７を参照して、これらはそれぞれ図２０、図２１および図２２の示す各データに、図１の本実施の形態の構造において対応するデータを加えたものである。図１に関する加えられたデータは、実効オン抵抗が１．４ｍΩ・ｃｍ2の条件下でシミュレーションされたものである。
【００７４】
図２５より、図１の構造は、実効オン抵抗が１．４ｍΩ・ｃｍ2の場合におけるオフ耐圧の値が図１８（比較例３）の構造と同様であることがわかった。また図２６より、図１の構造は、オン耐圧の値が図１５より大きくなることがわかった。また図２７により、ドレイン電圧Ｖｄの値にかかわらず、図１の構成は、図１５および図１８の構成に比べてドレイン電流Ｉｄが同等または小さくなることがわかった。図１の構造においては、特にドレイン電圧Ｖｄが７０Ｖ以上の領域において、図１８の構造が示すような急激なドレイン電流Ｉｄの値の上昇は見られなかった。
【００７５】
図１（実施の形態１）の構造のオン状態におけるインパクトイオン化率を図２８（Ａ）に、電流分布を図２８（Ｂ）に示す。
【００７６】
図２８（Ａ）と図２３（Ｂ）とを比較すれば、ｎ+埋め込み領域ＮＢとｐ+埋め込み領域ＰＢとの接合部付近（特に点線で囲んだ領域Ｈ、Ｅ）において、図１の構造のインパクトイオン化率は図１８の構造のインパクトイオン化率よりも低くなっていることがわかる。また図２９および図２４（Ｂ）を比較すれば、特に点線で囲んだ領域Ｊにおけるホール電流が点線で囲んだ領域Ｇにおけるホール電流より小さいことがわかる。このように図１の構造はホール電流の値が小さいため、図２７に示すようにホール電流の上昇による急激なドレイン電流Ｉｄの上昇は見られなかった。
【００７７】
なお図２８および図２９において、ｎ+埋め込み領域ＮＢとｐ+埋め込み領域ＰＢとの境界における曲線が左側において上方に盛り上がっているが、この盛り上がった部分はｐ+埋め込み領域ＰＢが配置されないことを示す。
【００７８】
以上のように、本実施の形態においては、まずドレイン電位と同じ電位が印加されるｎ+埋め込み領域ＮＢによりｐ-エピタキシャル領域ＥＰ１とｐ-エピタキシャル領域ＥＰ２とが電気的に分離されるため、ハイサイド素子として用いても誤動作を少なくすることができる。
【００７９】
またｎ+埋め込み領域ＮＢとｐ-エピタキシャル領域ＥＰ２との間においてｐ+埋め込み領域ＰＢを有することにより、オフ耐圧を高くすることができる。
【００８０】
ここで本実施の形態のように、特に少なくともｎ型ドリフト領域ＤＲＩとｐ型ボディ領域ＢＯとの接合部の真下においてｎ+埋め込み領域ＮＢと接合するｐ+埋め込み領域ＰＢを配置する。このとき、ｐ+埋め込み領域ＰＢとｎ+埋め込み領域ＮＢとの接合部は、ｎ型ドリフト領域ＤＲＩとｐ型ボディ領域ＢＯとの接合部の電界の集中を分散する効果が高まる。ｎ型ドリフト領域ＤＲＩとｐ型ボディ領域ＢＯとの接合部の真下のｐ+埋め込み領域ＰＢにおいて、ｎ型ドリフト領域ＤＲＩとｐ型ボディ領域ＢＯとの接合部からｐ+埋め込み領域ＰＢまでの距離が最短となる。このためｎ型ドリフト領域ＤＲＩとｐ型ボディ領域ＢＯとの接合部の真下にｐ+埋め込み領域ＰＢを配置すれば、ｎ型ドリフト領域ＤＲＩとｐ型ボディ領域ＢＯとの接合部の強い電界強度を分散する効果が高まる。その結果、半導体装置のオフ耐圧を向上する効果が高まる。
【００８１】
さらに本実施の形態においては、ｐ+埋め込み領域ＰＢをｎ+埋め込み領域ＮＢの全面に接するように形成せず、ドレイン電極ＤＥの直下にはｐ+埋め込み領域ＰＢを配置しない。このようにすれば、図２８（Ａ）の領域Ｈが図２３（Ｂ）の領域Ｅよりインパクトイオン化率が低いことからわかるように、インパクトイオン化率が高くなることを抑制できる。これは図２８（Ａ）のようにドレイン電極ＤＥの直下にｐ+埋め込み領域ＰＢを配置しないことにより、その領域の電界が高くなることを抑制することができ、結果的に電界と電流との積により強度が決定するインパクトイオン化率が高くなることを抑制できるためである。したがって、ドレイン領域ＤＥの直下にｐ+埋め込み領域ＰＢを配置しないことにより、オン耐圧の低下を抑制することができる。
【００８２】
すなわち上記の構成においては、ハイサイド素子として用いても誤動作が少なく、かつオン動作時およびオフ時の双方における耐圧を高く維持することができる。
【００８３】
（実施の形態２）
まず図３０（Ａ）、（Ｂ）を用いて本実施の形態の半導体装置の構成について説明する。
【００８４】
図３０（Ａ）を参照して、本実施の形態の第１例の半導体装置は、基本的に実施の形態１の図１と同様の構成を有しているが、ｎ型領域（第７領域）ＮＲをさらに有している。
【００８５】
ｎ型領域ＮＲは、半導体基板ＳＵＢの主表面からｎ+埋め込み領域ＮＢに達するように半導体基板ＳＵＢ内に形成されている。このｎ型領域ＮＲは、上記主表面側からｎ+埋め込み領域ＮＢに達するように延びるｎ型拡散領域ＤＮＷと、上記主表面に形成されかつｎ型拡散領域ＤＮＷよりも高いｎ型不純物濃度を有するｎ型コンタクト領域ＮＣＲとを有している。このｎ型コンタクト領域ＮＣＲに電気的に接続するように半導体基板ＳＵＢの主表面上には、ドレイン電位を印加される電極ＤＥが形成されている。このようにｎ型領域ＮＲおよびｎ+埋め込み領域ＮＢは、ｎ+ドレイン領域ＤＲＡと同じドレイン電位を印加されるように構成されている。
【００８６】
ｎ型コンタクト領域ＮＣＲとｐ+不純物領域ＩＲとの間の半導体基板ＳＵＢの主表面には、ＳＴＩ構造ＴＲ，ＢＩが形成されている。
【００８７】
ｐ+埋め込み領域ＰＢは、ｐ+埋め込み領域ＰＢとｎ型拡散領域ＤＮＷとの間にｐ-エピタキシャル領域ＥＰ２を挟むことにより、ｎ型拡散領域ＤＮＷと直接接触しないように形成されている。このｐ+埋め込み領域ＰＢは、ｎ+埋め込み領域ＮＢおよびｐ-エピタキシャル領域ＥＰ２の双方に接するように形成されている。
【００８８】
なお、これ以外の本実施の形態の構成については、図１に示す構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
【００８９】
図３０（Ｂ）を参照して、図中の実線で示された曲線は図３０（Ａ）の一点鎖線で示す領域、すなわちｐ+埋め込み領域ＰＢ、ｐ-エピタキシャル領域ＥＰ２およびｎ型拡散領域ＤＮＷの一部の領域における不純物濃度分布を示している。図３０（Ｂ）の縦軸はＮｅｔ  Ｄｏｐｉｎｇの対数値を示し、横軸は半導体基板ＳＵＢ内（一点鎖線ＸＸＸＢ−ＸＸＸＢ上）の位置を示している。
【００９０】
ｐ+埋め込み領域ＰＢにおけるｐ型不純物の濃度は、ｐ-エピタキシャル領域ＥＰ２に含まれるｐ型不純物の濃度よりも高い。具体的には、ｐ+埋め込み領域ＰＢのｐ型不純物濃度はたとえば１×１０16ｃｍ-3程度であり、ｐ-エピタキシャル領域ＥＰ２のｐ型不純物濃度はたとえば１×１０15ｃｍ-3である。ｐ+埋め込み領域ＰＢとｐ-エピタキシャル領域ＥＰ２との境界付近にグラフの変曲点が存在することから、ｐ+埋め込み領域ＰＢよりも不純物濃度の低いｐ-エピタキシャル領域ＥＰ２がｐ+埋め込み領域ＰＢとｎ型拡散領域ＤＮＷとの間に形成されていることがわかる。一方、ｎ型拡散領域ＤＮＷとｐ-エピタキシャル領域ＥＰ２との接合部においては、ｎ型拡散領域ＤＮＷ内のｎ型不純物と、ｐ-エピタキシャル領域ＥＰ２内のｐ型不純物とが互いに相殺され、図に示す不純物の濃度分布を示す。ｐ-エピタキシャル領域ＥＰ２とｎ型拡散領域ＤＮＷとの境界付近には急峻な濃度変化が認められることから、両領域の境界の存在が認められる。
【００９１】
次に、図３０（Ａ）に示す第１例のＬＤＭＯＳトランジスタのアレー（array）配置について図３１（Ａ）、（Ｂ）を用いて説明する。
【００９２】
図３１（Ａ）、（Ｂ）を参照して、このＬＤＭＯＳトランジスタのアレー配置においては、基本的に図３（Ａ）、（Ｂ）に示す実施の形態１の第１例のアレー配置と同様であるが、図に示すようにｎ型拡散領域ＤＮＷが配置されることにより、図中のピッチＰ１の範囲の構成が主表面に沿う方向に繰り返される。なお図３０（Ａ）は図３１の点線で囲まれた領域ＸＸＸの断面図を示している。
【００９３】
なお上記の本実施の形態の第１例では、ドレイン領域ＤＲＩ側よりもソース領域ＳＯ側に近い方にｎ型領域ＮＲを配置した構成について説明したが、ｎ型領域ＮＲはソース領域ＳＯ側よりもドレイン領域ＤＲＩ側に近い方に配置されてもよい。ｎ型領域ＮＲがソース領域ＳＯ側よりもドレイン領域ＤＲＩ側に近い方に配置された構成を本実施の形態の第２例として図３２および図３３を用いて以下に説明する。
【００９４】
図３２を参照して、本実施の形態の第２例の半導体装置においては、ｎ型拡散領域ＤＮＷがｎ型ドリフト領域ＤＲＩと接続されており、かつｎ型拡散領域ＤＮＷの主表面側に形成されるｎ+コンタクト領域がｎ+ドレイン領域ＤＲＡと一体となっている。
【００９５】
上記以外の第２例の構成は、図３０（Ａ）、（Ｂ）に示した第１例の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
【００９６】
図３３（Ａ）、（Ｂ）を参照して、第２例のＬＤＭＯＳトランジスタのアレー配置においては、基本的に図４（Ａ）、（Ｂ）に示す実施の形態１の第２例のアレー配置と同様であるが、図に示すようにｎ型拡散領域ＤＮＷが配置されることにより、図中のピッチＰ２の範囲の構成が主表面に沿う方向に繰り返される。なお図３２は図３３の点線で囲まれた領域ＸＸＸＩＩの断面図を示している。
【００９７】
この第２例のアレー配置においては、ｎ型拡散領域ＤＮＷをｎ型ドリフト領域ＤＲＩと接続でき、図３０に示す第１例のアレー配置のようにｎ型拡散領域ＤＮＷをｐ+コンタクト領域ＩＲと電気的に分離するためのＳＴＩ構造ＴＲ，ＢＩを設ける必要がない。このため、第２例のアレー配置のピッチＰ２を、第１例のアレー配置のピッチＰ１よりも小さくすることができる。一方、図３０に示す第１例のアレー配置においては、主表面においてゲート電極層ＧＥがｎ+ドレイン領域ＤＲＡの外周を囲むように配置されるため、空乏層が外側に広がるのを抑制し、耐圧の低下を抑制することができる。
【００９８】
本実施の形態におけるｎ型拡散領域ＤＮＷは、ｎ型不純物を半導体基板ＳＵＢの主表面近傍に高濃度で注入した後に高温、長時間のアニール処理で拡散させることによって、ｎ+埋め込み領域ＮＢと接するように形成されてもよい。またｎ型拡散領域ＤＮＷは、ｎ型不純物を高エネルギー注入によってｐ-エピタキシャル領域ＥＰ２の深い位置に注入した後に、アニール処理で拡散させることによってｎ+埋め込み領域ＮＢと接するように形成されてもよい。
【００９９】
次に、本実施の形態の作用効果について説明する。本実施の形態においては、実施の形態１の作用効果に加えて、以下の作用効果を有する。
【０１００】
本実施の形態においては、ｐ+埋め込み領域ＰＢとｎ型拡散領域ＤＮＷとの間にｐ+埋め込み領域ＰＢよりもｐ型の不純物濃度が低いｐ-エピタキシャル領域ＥＰ２を挟む構成とすることにより、ｎ型拡散領域ＤＮＷとｎ+埋め込み領域ＮＢとの間の接触抵抗の低下を抑制することができる。
【０１０１】
（実施の形態３）
アナログ・デジタル混載技術においては、実施の形態１のようなＬＤＭＯＳトランジスタが、ＣＭＯＳ（Complementary MOS）、バイポーラトランジスタ、ダイオード、メモリー素子などと同一プロセスで１チップ上に形成される場合がある。そのようなチップ上で実施の形態１のトランジスタをレイアウトする場合、そのトランジスタを他の素子と電気的に分離する必要がある。本実施の形態においては、その電気的分離のための構造について図３４および図３５を用いて説明する。
【０１０２】
図３４および図３５を参照して、本実施の形態においては、たとえば図３（Ａ）、（Ｂ）に示すようなＬＤＭＯＳトランジスタのレイアウトが繰り返されるアレー（横型素子）が配置された領域ＡＲＡの周囲を平面視において取り囲むようにｎ型拡散領域ＤＮＷ（第７領域）が形成されている。ｎ型拡散領域ＤＮＷは、ｐ-エピタキシャル領域ＥＰ２とｐｎ接合を構成するように、かつ半導体基板ＳＵＢの主表面からｎ+埋め込み領域ＮＢに達するように半導体基板ＳＵＢ内に形成されている。このｎ型拡散領域ＤＮＷにより、ＬＤＭＯＳトランジスタのアレーは他の素子と電気的に分離されている。この分離領域としてのｎ型拡散領域ＤＮＷおよびｎ+埋め込み領域ＮＢにはドレイン電極ＤＥ（図３０参照）と同じ電位が印加される。
【０１０３】
あるいは図３４および図３５におけるｎ型拡散領域ＤＮＷが図３２および図３３のｎ型拡散領域ＤＮＷであってもよい。この場合、図３３のｎ型拡散領域ＤＮＷの内側に形成されるＬＤＭＯＳトランジスタのアレーが、図３３のｎ型拡散領域ＤＮＷにより他の素子と電気的に分離される。
【０１０４】
ｎ型拡散領域ＤＮＷのｎ型不純物がＬＤＭＯＳトランジスタのアレー配置領域ＡＲＡまで拡散すると、トランジスタ性能に影響を及ぼす。よって、ｎ型拡散領域ＤＮＷとアレー配置領域ＡＲＡとの間隔Ｘ１を、トランジスタ性能に影響を及ぼさない幅に設計する必要がある。上記間隔Ｘ１は、たとえば図３１のｎ型拡散領域ＤＮＷが図３４のｎ型拡散領域ＤＮＷに相当する場合には、図３１の間隔Ｘ１に相当する。
【０１０５】
（実施の形態４）
図３６および図３７を参照して、本実施の形態においては、ＬＤＭＯＳトランジスタのアレー配置領域ＡＲＡを他の素子と電気的に分離するためのトレンチ分離が形成されている。このトレンチ分離は、分離用溝ＴＲＳと、充填絶縁層ＢＩＳとを有している。
【０１０６】
分離用溝ＴＲＳは、ＬＤＭＯＳトランジスタのアレー配置領域ＡＲＡの周囲を平面視において取り囲んでいる。この分離用溝ＴＲＳは、半導体基板ＳＵＢの主表面からｎ+埋め込み領域ＮＢを貫通してｐ-エピタキシャル領域ＥＰ１に達している。このようにすれば、ｎ+埋め込み領域ＮＢによるアレー配置領域ＡＲＡと、たとえばアレー配置領域に隣接する他の素子との電気的接続を抑制することができる。
【０１０７】
充填絶縁層ＢＩＳは、その分離用溝ＴＲＳ内を充填するように形成されている。
本実施の形態では、アレー配置領域ＡＲＡを他の素子から電気的に分離するためにトレンチ分離が用いられているため、実施の形態３のｎ型拡散領域ＤＮＷを設けた場合のようなｎ型不純物の拡散によるトランジスタへの影響を考慮する必要がない。たとえば、ｎ型拡散領域ＤＮＷがトレンチ分離の外側へ向かおうと主表面に沿う方向に広がっても、その拡散がトレンチ分離によって抑えられることにより、図３６に示すようにトレンチ分離の外側にはｎ型拡散領域ＤＮＷが配置されない態様となる。
【０１０８】
このため、実施の形態３の拡散分離の場合よりも、トレンチ分離とその外側に隣接するアレー配置領域ＡＲＡ（図示せず）との間隔を狭めることができ（たとえば間隔を０にすることもでき）、実施の形態３よりもチップシュリンクが可能となる。
【０１０９】
（実施の形態５）
図３８および図３９を参照して、本実施の形態においては、実施の形態４のｎ型拡散領域ＤＮＷが、平面視における領域ＡＲＡの周囲のうち一方向（図の右側）のみに形成されており、他の点については実施の形態４と同様の構成である。
【０１１０】
本実施の形態においては、アレー配置領域ＡＲＡと他の素子との電気的な分離はトレンチ分離によってなされる。したがってｎ型拡散領域ＤＮＷはもっぱらｎ+埋め込み領域ＮＢにドレイン電極ＤＥ（図３０参照）に印加される電位と同じ電位を印加するために形成される。このため主表面におけるアレー配置領域ＡＲＡの周囲の一部のみに形成されればよい。このようにすれば、ｎ型拡散領域ＤＮＷが形成される領域が少なくなる分だけ、主表面における半導体装置の占有面積を削減することができ、チップ面積削減効果が得られる。
【０１１１】
（実施の形態６）
図４０を参照して、上記実施の形態２〜５においてアレー配置領域ＡＲＡと電気的に分離する他の素子として、たとえば図４０の左側に示すＬＤＭＯＳトランジスタが考えられる。図４０の左側に示すＬＤＭＯＳトランジスタは図１８の第３の比較例の構造を有しているが、たとえば図１２の第１の比較例、図１５の第２の比較例の構造であってもよい。さらに図４０の左側に示すＬＤＭＯＳトランジスタは一例であり、他にもダイオード、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などが形成されてもよい。図４０の右側には図３の本発明の実施の形態１の第２例の構造が示されるが、他の実施の形態の任意の構造が用いられてもよい。図４０の左側に示すＬＤＭＯＳトランジスタは、図４０の右側に示す図３の構造のＬＤＭＯＳトランジスタと同一の層として形成されている。
【０１１２】
このように、図４０の右側に示す本実施の形態のｐ+埋め込み領域ＰＢと、図４０の左側のｐ+埋め込み領域ＰＢとが同一の層として形成されれば、両者を１回の成膜処理および写真製版処理などにより同時に形成することができる。このため写真製版処理に用いる加工用マスク（たとえばフォトマスク）を追加で準備する必要がなくなり、製造コストを削減することができる。
【０１１３】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０１１４】
本発明は、横型素子を有する半導体装置に特に有利に適用され得る。
【符号の説明】
【０１１５】
ＡＲＡ  アレー配置領域、ＢＩ，ＴＲ  ＳＴＩ構造、ＢＩＳ  充填絶縁層、ＢＯ  ｐ型ボディ領域、ＤＥ  ドレイン電極、ＤＮＷ  ｎ型拡散領域、ＤＲＡ  ｎ+ドレイン領域、ＤＲＩ  ｎ型ドリフト領域、ＥＰ，ＥＰ１，ＥＰ２  ｐ-エピタキシャル領域、ＧＥ  ゲート電極層、ＮＢ  ｎ+埋め込み領域、ＮＣＲ  ｎ型コンタクト領域、ＮＲ  ｎ型領域、ＰＢ  ｐ+埋め込み領域、ＰＨＲ  フォトレジストパターン、ＳＥ  ソース電極、ＳＯ  ｎ+ソース領域、ＳＵＢ  半導体基板、ＴＲ，ＢＩ  ＳＴＩ構造、ＴＲＳ  分離用溝。
【図１】
0005898473.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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