(57)【特許請求の範囲】
【請求項１】
第１及び第２レベルのいずれかのレベルを有する入力オンオフ信号に対してノイズ除去作用を施すノイズ除去回路であって、
前記入力オンオフ信号における立上りエッジ部及び立下りエッジ部の内の一方を所定期間に亘り遅延させた第１遅延信号を生成する第１遅延回路と、
前記第１遅延信号における立上りエッジ部及び立下りエッジ部の内の他方を前記所定期間に亘り遅延させた第２遅延信号を生成する第２遅延回路と、
前記第１遅延信号が前記第１レベルを有する限り前記第２遅延信号を取り込んで保持しつつノイズ除去信号として出力する一方、前記第１遅延信号が前記第２レベルを有する限り前記第２遅延信号の取り込みを停止して前記保持した内容を前記ノイズ除去信号として出力するラッチと、
前記第１及び第２遅延信号が共に前記第２レベルを有する限り前記保持した内容を前記第２レベルに設定すべく前記ラッチを制御するゲートと、を有することを特徴とするノイズ除去回路。
【請求項２】
前記第１レベルは前記第２レベルよりも高レベルであり、
前記第１遅延回路は、前記入力オンオフ信号における前記立上りエッジ部だけを前記所定期間に亘り遅延させた信号を前記第１遅延信号とし、
前記第２遅延回路は、前記第１遅延信号における前記立下りエッジ部だけを前記所定期間に亘り遅延させた信号を前記第２遅延信号とすることを特徴とする請求項１記載のノイズ除去回路。
【請求項３】
前記第１遅延回路は、前記入力オンオフ信号が前記第１レベルを有する場合にだけオン状態となって電源電圧を抵抗を介して第１出力ラインに印加する第１スイッチング素子と、前記入力オンオフ信号が前記第２レベルを有する場合にだけオン状態となって接地電圧を前記第１出力ラインに印加する第２スイッチング素子と、一方の端子が前記第１出力ラインに接続されており、他方の端子に前記接地電圧が印加されている第１コンデンサと、を有し、
前記第２遅延回路は、前記第１遅延信号が前記第１レベルを有する場合にだけオン状態となって前記電源電圧を第２出力ラインに印加する第３スイッチング素子と、前記第１遅延信号が前記第２レベルを有する場合にだけオン状態となって前記接地電圧を抵抗を介して前記第２出力ラインに印加する第４スイッチング素子と、一方の端子が前記第２出力ラインに接続されており、他方の端子に前記電源電圧が印加されている第２コンデンサと、を有し、
前記第１遅延回路は前記第１出力ライン上の電圧を前記第１遅延信号とし、前記第２遅延回路は前記第２出力ライン上の電圧を前記第２遅延信号とすることを特徴とする請求項２記載のノイズ除去回路。
【請求項４】
前記第１レベルは前記第２レベルよりも低レベルであり、
前記第１遅延回路は、前記入力オンオフ信号における前記立下りエッジ部だけを前記所定期間に亘り遅延させた信号を前記第１遅延信号とし、
前記第２遅延回路は、前記第１遅延信号における前記立上りエッジ部だけを前記所定期間に亘り遅延させた信号を前記第２遅延信号とすることを特徴とする請求項１記載のノイズ除去回路。
【請求項５】
前記第１遅延回路は、前記入力オンオフ信号が前記第２レベルを有する場合にだけオン状態となって電源電圧を第１出力ラインに印加する第１スイッチング素子と、前記入力オンオフ信号が前記第１レベルを有する場合にだけオン状態となって接地電圧を抵抗を介して前記第１出力ラインに印加する第２スイッチング素子と、一方の端子が前記第１出力ラインに接続されており、他方の端子に前記電源電圧が印加されている第１コンデンサと、を有し、
前記第２遅延回路は、前記第１遅延信号が前記第２レベルを有する場合にだけオン状態となって前記電源電圧を抵抗を介して第２出力ラインに印加する第３スイッチング素子と、前記第１遅延信号が前記第１レベルを有する場合にだけオン状態となって前記接地電圧を前記第２出力ラインに印加する第４スイッチング素子と、一方の端子が前記第２出力ラインに接続されており、他方の端子に前記接地電圧が印加されている第２コンデンサと、を有し、
前記第１遅延回路は前記第１出力ライン上の電圧を前記第１遅延信号とし、前記第２遅延回路は前記第２出力ライン上の電圧を前記第２遅延信号とすることを特徴とする請求項４記載のノイズ除去回路。
【請求項６】
第１及び第２レベルのいずれかのレベルを有する入力オンオフ信号に対してノイズ除去作用を施すノイズ除去回路が形成されている半導体集積装置であって、
前記ノイズ除去回路は、
前記入力オンオフ信号における立上りエッジ部及び立下りエッジ部の内の一方を所定期間に亘り遅延させた第１遅延信号を生成する第１遅延回路と、
前記第１遅延信号における立上りエッジ部及び立下りエッジ部の内の他方を前記所定期間に亘り遅延させた第２遅延信号を生成する第２遅延回路と、
前記第１遅延信号が前記第１レベルを有する場合に限り前記第２遅延信号を取り込んで保持しつつノイズ除去信号として出力する一方、前記第１遅延信号が前記第２レベルを有する場合に限り前記第２遅延信号の取り込みを停止して前記保持した内容を前記ノイズ除去信号として出力するラッチと、
前記第１及び第２遅延信号が共に前記第２レベルを有する場合に前記保持した内容を前記第２レベルに設定すべく前記ラッチを制御するゲートと、を有することを特徴とする半導体集積装置。
【請求項７】
第１及び第２レベルのいずれかのレベルを有する入力オンオフ信号に対してノイズ除去作用を施すノイズ除去方法であって、
前記入力オンオフ信号における立上りエッジ部及び立下りエッジ部の内の一方を所定期間に亘り遅延させた第１遅延信号を生成しつつ、前記第１遅延信号における立上りエッジ部及び立下りエッジ部の内の他方を前記所定期間に亘り遅延させた第２遅延信号を生成し、
前記第１遅延信号が前記第１レベルを有する限り前記第２遅延信号を取り込んで保持しつつノイズ除去信号として出力する一方、前記第１遅延信号が前記第２レベルを有する限り前記第２遅延信号の取り込みを停止して前記保持した内容を前記ノイズ除去信号として出力し、
前記第１及び第２遅延信号が共に前記第２レベルを有する場合には前記保持した内容を前記第２レベルに設定することを特徴とするノイズ除去方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号のノイズ除去を行うことが可能なノイズ除去回路、ノイズ除去回路を搭載した半導体集積装置、及びノイズ除去方法に関する。
【背景技術】
【０００２】
半導体集積装置に搭載されているディジタル回路、特に、クロック信号に対して非同期でリセットを行うフリップフロップ（以下、ＦＦと称する）では、外部供給された入力信号中にノイズが重畳していると、このノイズによって誤ったタイミングでリセットが行われてしまう場合があった。
【０００３】
そこで、このような誤動作を防止する為に、２値の入力信号に対してその信号の立上りエッジ部、又は立下りエッジ部のみを遅延させるようにした信号遅延回路が提案されている（例えば、特許文献１の図１又は図３参照）。例えば、特許文献１の図３に示す信号遅延回路では、入力信号が論理レベル「０」から「１」の状態に遷移するタイミングだけを所定の遅延期間だけ遅延させて出力するようにしている。かかる構成によれば、上記した遅延期間の間は、入力信号のレベルに拘わらずその出力は論理レベル「０」に固定されるので、例えこの間に亘り入力信号に論理レベル「１」のパルス状ノイズが重畳していても、このパルス状ノイズの影響が出力に反映されることはない。
【０００４】
従って、外部入力されたリセット信号に対して上記信号遅延回路による遅延処理を施したものをＦＦのリセット端子に供給すれば、入力されたリセット信号に重畳していたパルス状ノイズには反応させず、その後の安定した論理レベル「１」のリセットパルスだけに反応させてリセットを実施させることが可能となる。
【０００５】
しかしながら、かかる信号遅延回路を用いた場合、上記した遅延期間の分だけリセットパルスのパルス幅が狭くなる。よって、外部入力されたリセット信号のパルス幅がノイズの影響等で上記遅延期間よりも僅かに長い程度にまで狭くなった場合、或いはこの遅延期間よりも僅かに長いパルス幅のロングノイズが重畳している場合、規定のリセットホールド期間よりも短いパルス幅のリセットパルスがＦＦに供給される可能性が高くなる。従って、この際、各ＦＦを確実にリセットすることが出来なくなるという問題が生じる。
【０００６】
更に、上記した信号遅延回路（例えば特許文献１の図３参照）では、コンデンサ４を介して出力線ａに電源電圧が印加されているので、接地電圧よりも低い負極性のノイズが接地ラインに重畳すると誤動作が生じる。つまり、このような負極性のノイズが接地ラインに重畳すると、コンデンサ４、出力線ａ及び抵抗３からなる電流路に瞬間的に電流が流れ、それに伴い出力線ａ上の電圧が一時的に論理レベル「０」から論理レベル「１」の状態に反転してしまうという誤動作が生じるのである。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平０５−１１０３９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、電源ライン及び接地ラインに重畳しているノイズの影響を受けにくく、且つ入力信号のパルス幅を狭めることなくこの入力信号に重畳しているノイズを除去することが可能なノイズ除去回路、半導体集積装置及びノイズ除去方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係るノイズ除去回路は、第１及び第２レベルのいずれかのレベルを有する入力オンオフ信号に対してノイズ除去作用を施すノイズ除去回路であって、前記入力オンオフ信号における立上りエッジ部及び立下りエッジ部の内の一方を所定期間に亘り遅延させた第１遅延信号を生成する第１遅延回路と、前記第１遅延信号における立上りエッジ部及び立下りエッジ部の内の他方を前記所定期間に亘り遅延させた第２遅延信号を生成する第２遅延回路と、前記第１遅延信号が前記第１レベルを有する限り前記第２遅延信号を取り込んで保持しつつノイズ除去信号として出力する一方、前記第１遅延信号が前記第２レベルを有する限り前記第２遅延信号の取り込みを停止して前記保持した内容を前記ノイズ除去信号として出力するラッチと、前記第１及び第２遅延信号が共に前記第２レベルを有する限り前記保持した内容を前記第２レベルに設定すべく前記ラッチを制御するゲートと、を有する。
【００１０】
また、本発明に係る半導体集積装置は、第１及び第２レベルのいずれかのレベルを有する入力オンオフ信号に対してノイズ除去作用を施すノイズ除去回路が形成されている半導体集積装置であって、前記ノイズ除去回路は、前記入力オンオフ信号における立上りエッジ部及び立下りエッジ部の内の一方を所定期間に亘り遅延させた第１遅延信号を生成する第１遅延回路と、前記第１遅延信号における立上りエッジ部及び立下りエッジ部の内の他方を前記所定期間に亘り遅延させた第２遅延信号を生成する第２遅延回路と、前記第１遅延信号が前記第１レベルを有する場合に限り前記第２遅延信号を取り込んで保持しつつノイズ除去信号として出力する一方、前記第１遅延信号が前記第２レベルを有する場合に限り前記第２遅延信号の取り込みを停止して前記保持した内容を前記ノイズ除去信号として出力するラッチと、前記第１及び第２遅延信号が共に前記第２レベルを有する場合に前記保持した内容を前記第２レベルに設定すべく前記ラッチを制御するゲートと、を有する。
【００１１】
また、本発明に係るノイズ除去方法は、第１及び第２レベルのいずれかのレベルを有する入力オンオフ信号に対してノイズ除去作用を施すノイズ除去方法であって、前記入力オンオフ信号における立上りエッジ部及び立下りエッジ部の内の一方を所定期間に亘り遅延させた第１遅延信号を生成しつつ、前記第１遅延信号における立上りエッジ部及び立下りエッジ部の内の他方を前記所定期間に亘り遅延させた第２遅延信号を生成し、前記第１遅延信号が前記第１レベルを有する限り前記第２遅延信号を取り込んで保持しつつノイズ除去信号として出力する一方、前記第１遅延信号が前記第２レベルを有する限り前記第２遅延信号の取り込みを停止して前記保持した内容を前記ノイズ除去信号として出力し、前記第１及び第２遅延信号が共に前記第２レベルを有する場合には前記保持した内容を前記第２レベルに設定する。
【発明の効果】
【００１２】
本発明は、入力信号に対してその立上りエッジ部（又は立下りエッジ部）だけを所定期間遅延させたものを第１遅延信号として生成し、引き続きこの第１遅延信号に対して立下りエッジ部（又は立上りエッジ部）だけを所定期間遅延させたものを第２遅延信号として生成する。ここで、第１遅延信号が第１レベルを有する場合には第２遅延信号をラッチに取り込んで保持しつつこれをノイズ除去信号として出力させる一方、第１遅延信号が第２レベルを有する場合にはラッチによる第２遅延信号の取り込みを停止して、上記の如く保持した内容をノイズ除去信号として出力させる。この際、第１及び第２遅延信号が共に第２レベルを有する場合にはラッチに保持した内容を反転させる。
【００１３】
かかる構成によれば、入力信号に重畳しているノイズが除去されると共に、入力パルスと同一パルス幅を有するパルスを含むノイズ除去信号が得られる。
【００１４】
更に、かかる構成によれば、電源電圧よりも高電圧のノイズが電源ラインに重畳されていても、或いは接地電圧よりも低い負極性のノイズが接地ラインに重畳されていても、そのノイズに伴う第２遅延信号の電圧変動区間は上記ラッチには取り込まれない。
【００１５】
よって、本発明によれば、電源ライン及び接地ラインに重畳しているノイズの影響を受けにくく、且つ入力信号のパルス幅を狭めることなくこの入力信号に重畳しているノイズを除去することが可能となる。
【図面の簡単な説明】
【００１６】
【図１】本発明に係る半導体集積装置としての半導体チップに形成されるノイズ除去回路１０の一例を示す回路図である。
【図２】ノイズ除去回路１０の内部動作を示すタイムチャートである。
【図３】立上遅延回路１を示す回路図である。
【図４】立下遅延回路３を示す回路図である。
【図５】ノイズ除去回路１０におけるノイズ除去動作を示すタイムチャートである。
【図６】電源ラインＶＬにノイズが重畳している際のノイズ除去回路１０の内部波形を示すタイムチャートである。
【図７】接地ラインＧＬにノイズが重畳している際のノイズ除去回路１０の内部波形を示すタイムチャートである。
【図８】ノイズ除去回路１０の他の一例を示す回路図である。
【図９】図８に示すノイズ除去回路１０の内部動作を示すタイムチャートである。
【発明を実施するための形態】
【００１７】
本発明は、入力信号における立上りエッジ部及び立下りエッジ部の内の一方のエッジ部だけを所定期間（ＴＱ）に亘り遅延させた第１遅延信号（ｙ、ｇ）を生成しつつ、この第１遅延信号における立上りエッジ部及び立下りエッジ部の内の他方のエッジ部だけを所定期間に亘り遅延させた第２遅延信号（ｈ、ｄ）を生成する。ここで、第１遅延信号が第１レベルを有する場合に限り第２遅延信号を取り込んで保持しつつこれをノイズ除去信号として出力する一方、第１遅延信号が第２レベルを有する場合には第２遅延信号の取り込みを停止して、上記の如く保持した内容をノイズ除去信号として出力する（５、８）。この際、第１及び第２遅延信号が共に第２レベルを有する場合には保持した内容を反転させる（４、７）。
【実施例】
【００１８】
図１は、本発明に係る半導体集積装置としての半導体チップに形成されるノイズ除去回路１０を示す回路図である。
【００１９】
図１において、立上遅延回路１は、論理レベル「１」及び「０」のいずれかのレベルを有する２値の入力信号に対して、その信号レベルが論理レベル「０」から「１」に対応したレベルに遷移する区間（以下、立上りエッジ部と称する）のみを図２に示す如く遅延期間ＴＱだけ遅延させた第１の遅延信号ｙを生成し、これをバッファ２に供給する。
【００２０】
図３は、かかる立上遅延回路１の内部構成の一例を示す回路図である。
【００２１】
図３に示すように、この立上遅延回路１は、インバータ１１、第１のスイッチング素子としてのｐチャネルＭＯＳ（Metal Oxide Semiconductor）型のトランジスタ１２、第２のスイッチング素子としてのｎチャネルＭＯＳ型のトランジスタ１３、抵抗１４及びコンデンサ１５からなる。インバータ１１は、入力信号の論理レベルを反転させた信号をトランジスタ１２及び１３各々のゲート端子に供給する。トランジスタ１２のソース端子には電源ラインＶＬを介して、論理レベル「１」に対応した電源電圧ＶＤＤが印加されており、そのドレイン端子には抵抗１４の一端が接続されている。抵抗１４の他端は出力ラインＬ１を介してトランジスタ１３のドレイン端子に接続されている。トランジスタ１３のソース端子には接地ラインＧＬを介して接地電圧ＧＮＤが印加されている。また、出力ラインＬ１にはコンデンサ１５の一端が接続されており、このコンデンサ１５の他端には接地ラインＧＬを介して接地電圧ＧＮＤが印加されている。
【００２２】
図３に示す構成において、先ず、入力信号の信号レベルが論理レベル「１」に対応したレベルから論理レベル「０」に対応したレベルに遷移する区間（以下、立下りエッジ部と称する）では、トランジスタ１３がオフ状態からオン状態に遷移することにより、論理レベル「０」に対応した接地電圧ＧＮＤが出力ラインＬ１に印加される。よって、この間、図２に示す如く、入力信号と略同一タイミングで論理レベル「１」から論理レベル「０」に遷移する立下りエッジ部を有する遅延信号ｙが、出力ラインＬ１を介してバッファ２に送出される。一方、入力信号の立上りエッジ部では、トランジスタ１２がオフ状態からオン状態に遷移することにより、トランジスタ１２を介して論理レベル「１」に対応した電源電圧ＶＤＤが抵抗１４を介して出力ラインＬ１に印加される。ただし、出力ラインＬ１に接続されているコンデンサ１５及び上記した抵抗１４によるＣＲ積分回路により、出力ラインＬ１上の電圧は、時間経過に伴って緩やかに上昇して電源電圧ＶＤＤに到達する。よって、入力信号における立上りエッジ部に対してはこれを図２に示す如く遅延期間ＴＱだけ遅延させた立上りエッジ部を有する遅延信号ｙが生成され、これが出力ラインＬ１を介してバッファ２に送出される。ただし、電源電圧ＶＤＤが抵抗１４を介して出力ラインＬ１に印加される期間が遅延期間ＴＱよりも短い場合には、出力ラインＬ１上の電圧は論理素子の「０」、「１」判定の為の閾値にまで到達しないので、この際、論理レベル「０」の遅延信号ｙが出力ラインＬ１を介してバッファ２に送出される。すなわち、立上遅延回路１は、入力信号による論理レベル「１」のパルスのパルス幅が遅延期間ＴＱよりも狭い場合にはこのパルスをノイズとし、このノイズ分を除去した信号、つまり論理レベル「０」の遅延信号ｙを送出するのである。
【００２３】
バッファ２は、上記した立上遅延回路１から供給された遅延信号ｙを遅延信号ｇとして、立下遅延回路３、オアゲート４、及びＤラッチ５の端子Ｇの各々に供給する。
【００２４】
立下遅延回路３は、上記した遅延信号ｇにおける立下りエッジ部のみを図２に示す如く遅延期間ＴＱだけ遅延させた第２の遅延信号ｈを生成し、これをバッファ６に供給する。
【００２５】
図４は、かかる立下遅延回路３の内部構成の一例を示す回路図である。
【００２６】
図４に示すように、この立下遅延回路３は、インバータ３１、第３のスイッチング素子としてのｐチャネルＭＯＳ型のトランジスタ３２、第４のスイッチング素子としてのｎチャネルＭＯＳ型のトランジスタ３３、抵抗３４及びコンデンサ３５からなる。インバータ３１は、遅延信号ｇの論理レベルを反転させた信号をトランジスタ３２及び３３各々のゲート端子に供給する。トランジスタ３２のソース端子には電源ラインＶＬを介して、論理レベル「１」に対応した電源電圧ＶＤＤが印加されており、そのドレイン端子には出力ラインＬ２を介して抵抗３４の一端が接続されている。抵抗３４の他端にはトランジスタ３３のドレイン端子が接続されている。トランジスタ３３のソース端子には接地ラインＧＬを介して接地電圧ＧＮＤが印加されている。また、出力ラインＬ２にはコンデンサ３５の一端が接続されており、このコンデンサ３５の他端には接地ラインＧＬを介して接地電圧ＧＮＤが印加されている。
【００２７】
図４に示す構成によると、遅延信号ｇが論理レベル「０」から論理レベル「１」に遷移する、いわゆる立上りエッジ部では、トランジスタ３２がオフ状態からオン状態に遷移することにより、論理レベル「１」に対応した電源電圧ＶＤＤが出力ラインＬ２に印加される。よって、この間、図２に示す如く、遅延信号ｇと略同一タイミングで論理レベル「０」から論理レベル「１」に遷移する遅延信号ｈが、出力ラインＬ２を介してバッファ６に送出される。一方、遅延信号ｇが論理レベル「１」から論理レベル「０」に遷移する、いわゆる立上りエッジ部では、トランジスタ３３がオフ状態からオン状態に遷移することにより、このトランジスタ３３を介して論理レベル「０」に対応した接地電圧ＧＮＤが抵抗３４を介して出力ラインＬ２に印加される。ただし、出力ラインＬ２に接続されているコンデンサ３５及び上記した抵抗３４によるＣＲ回路により、出力ラインＬ２上の電圧は、時間経過に伴って緩やかに下降して接地電圧ＧＮＤに到達する。よって、遅延信号ｇにおける立下りエッジ部に対してはこれを図２に示す如く遅延期間ＴＱだけ遅延させた立下りエッジ部を有する遅延信号ｈが生成され、これが出力ラインＬ２を介してバッファ６に送出される。
【００２８】
従って、上記した如き立上遅延回路１及び立下遅延回路３を介して生成された遅延信号ｈは、図２に示す如きパルス幅ＴＰを有する入力信号を遅延期間ＴＱだけ遅延させたものとなる。
【００２９】
バッファ６は、かかる立下遅延回路３から供給された遅延信号ｈを遅延信号ｄとしてオアゲート４、及びＤラッチ５のデータ端子Ｄの各々に供給する。
【００３０】
ゲート素子としてのオアゲート４は、上記した遅延信号ｇと遅延信号ｄとの論理和を求めこの論理和結果をリセット信号ｒｎとしてＤラッチ５のリセット端子Ｒに供給する。すなわち、オアゲート４は、図２に示す如く、遅延信号ｇが論理レベル「０」であり且つ遅延信号ｄが論理レベル「０」である場合にのみ、Ｄラッチ５に対してリセット動作を促す論理レベル「０」のリセット信号ｒｎをＤラッチ５のリセット端子Ｒに供給するのである。
【００３１】
Ｄラッチ５は、いわゆるレベルセンシティブラッチであり、その端子Ｇに供給された遅延信号ｇが図２に示す如く論理レベル「１」である間に亘りデータ端子Ｄに供給された遅延信号ｄを取り込み、これをノイズ除去信号として出力する。ここで、上記した端子Ｇに供給された遅延信号ｇが論理レベル「１」から「０」に遷移すると、Ｄラッチ５は、図２に示すように、論理レベル「０」に遷移する直前に取り込んだ値を保持し、これをノイズ除去信号として出力する。尚、Ｄラッチ５は、そのリセット端子Ｒにリセット動作を促す論理レベル「０」のリセット信号ｒｎが供給された場合には、保持されていた内容を強制的に論理レベル「０」の状態にリセットする。つまり、かかるリセットにより、Ｄラッチ５は、その保持内容を図２に示す如く論理レベル「１」から論理レベル「０」の状態に反転させたノイズ除去信号を出力する。
【００３２】
以下に、上記した構成を有するノイズ除去回路１０による作用効果について説明する。
【００３３】
先ず、ノイズ除去回路１０の立上遅延回路１の動作によれば、図２に示す如く、入力信号によるパルス（以下、入力パルスと称する）の前縁部から遅延期間ＴＱが経過する時点までの区間がノイズ除去区間となる。
【００３４】
よって、ノイズ除去回路１０は、図５に示す如き入力パルスのパルス幅が遅延期間ＴＱよりも小なるノイズを有する入力信号が供給された場合には、このノイズを除去した論理レベル「０」のノイズ除去信号を出力する。一方、入力パルスによるパルス幅が遅延期間ＴＱよりも長い場合には、ノイズ除去回路１０は、図５に示す如く、かかる入力パルスと同一のパルス幅ＴＰのパルスを表すノイズ除去信号を出力する。すなわち、ノイズ除去回路１０では、立上遅延回路１で入力パルスの立上りエッジ部に遅延時間ＴＱの遅延処理を施し、更に、立下遅延回路３でそのパルスの立下りエッジ部に遅延時間ＴＱの遅延処理を施すことにより、図５に示す如き、入力パルスと同一パルス幅ＴＰのパルスを有するノイズ除去信号を生成するのである。
【００３５】
よって、ノイズ除去回路１０によれば、入力パルスに対して、そのパルス幅を狭めることなくノイズ除去を施すことが可能となる。従って、例えばこのノイズ除去回路１０をリセット信号に対して用いれば、ノイズ又はリセットパルスとして遅延時間ＴＱよりも僅かに長いパルス幅を有するものが供給された場合でも、リセット対象となる後段のＦＦを確実にリセットさせることが可能なリセットパルスが生成される。
【００３６】
更に、ノイズ除去回路１０では、オアゲート４及びＤラッチ５を設けることにより、電源ラインＶＬ又は接地ラインＧＬに重畳する以下のノイズに対する耐性を高めている。
【００３７】
図６は、電源ラインＶＬに、電源電圧ＶＤＤよりも高いピーク電圧ＶＰを有するノイズが重畳している場合におけるノイズ除去回路１０の内部動作の一例を示すタイムチャートである。
【００３８】
この際、図６に示す如く、立上遅延回路１及び立下遅延回路３が夫々論理レベル「１」に対応したピーク電圧を有するパルスを表す遅延信号ｙ及び遅延信号ｈを出力している間に、上記の如きノイズが電源ラインＶＬに重畳していると、そのパルスのピーク電圧が一時的に高くなる。尚、ディジタル回路では、論理レベル「１」に対応した電圧よりも高い電圧は全て論理レベル「１」と判定されることから、このノイズによって後段の回路が誤動作することは無い。
【００３９】
ところが、図６に示す如く立上遅延回路１及び立下遅延回路３が夫々論理レベル「０」に対応した低電圧（０ボルト）の遅延信号ｙ及び遅延信号ｈを出力している間に、上記の如きノイズが電源ラインＶＬに重畳していると、図４に示す如き立下遅延回路３のコンデンサ３５を介して出力ラインＬ２上に正極性の電圧が印加される。よって、この間、立下遅延回路３からは、図６に示す如き正極性の電圧を有するノイズパルスＮＰを含む遅延信号ｈが送出される。尚、この間、立上遅延回路１は、トランジスタ１２がオフ状態にあるので、電源ラインＶＬに重畳しているノイズの影響を受けることなく論理レベル「０」に対応した遅延信号ｙを送出しつづけている。従って、上記した如きノイズの影響によって論理レベル「１」に対応した遅延信号ｄがＤラッチ５のデータ端子Ｄに供給されるものの、この間、端子Ｇには論理レベル「０」の遅延信号ｙが供給されているので、ノイズに伴う論理レベル「１」の遅延信号ｄはＤラッチ５に取り込まれることはない。
【００４０】
よって、Ｄラッチ５は、図６に示す如きノイズパルスＮＰを排除したノイズ除去信号を送出することになる。
【００４１】
図７は、接地ラインＶＬに、接地電圧ＧＮＤよりも低いピーク電圧ＶＮを有するノイズが重畳している場合におけるノイズ除去回路１０の内部動作の一例を示すタイムチャートである。
【００４２】
この際、図７に示す如く、立上遅延回路１及び立下遅延回路３が夫々論理レベル「０」に対応した低電圧の遅延信号ｙ及び遅延信号ｈを出力している間に、上記の如き負極性のノイズが接地ラインＧＬに重畳していると、遅延信号ｙにもこのノイズに対応した負極性の電圧区間が生じる。尚、ディジタル回路では、論理レベル「０」に対応した電圧よりも低い電圧は全て論理レベル「０」と判定されることから、このノイズによって後段の回路が誤動作することは無い。
【００４３】
ところが、図７に示す如く立下遅延回路３が論理レベル「０」に対応した低電圧（０ボルト）の遅延信号ｈを出力している間に、上記の如き負極性のノイズが接地ラインＧＬに重畳していると、立下遅延回路３では以下の如き不具合が生じる。すなわち、立下遅延回路３では、上記したノイズに伴う負極性の電圧が接地ラインＧＬに印加されると、図４に示す如きコンデンサ３５、出力ラインＬ２、抵抗３４及びトランジスタ３３の電流路に一時的に電流が流れ込み、この出力ラインＬ２上に正極性の電圧が生じる。よって、この間、立下遅延回路３からは、図７に示す如き正極性の電圧を有するノイズパルスＮＰを含む遅延信号ｈが送出される。ところが、この間、立上遅延回路１は、論理レベル「０」に対応した遅延信号ｙを送出しているので、上記したノイズの影響によって論理レベル「１」に対応した遅延信号ｄがＤラッチ５のデータ端子Ｄに供給されても、この間、端子Ｇには論理レベル「０」の遅延信号ｙが供給されるので、ノイズに伴う論理レベル「１」の遅延信号ｄはＤラッチ５に取り込まれることはない。
【００４４】
よって、Ｄラッチ５は、図７に示す如きノイズパルスＮＰを排除したノイズ除去信号を送出することになる。
【００４５】
以上の如く、図１に示す構成からなるノイズ除去回路１０によれば、例え電源ラインＶＬ或いは接地ラインＧＬにノイズが重畳していても、そのノイズの影響を受けることなく、入力信号に重畳しているノイズを除去したノイズ除去信号を送出することが可能となる。
【００４６】
尚、上記実施例では、入力信号として論理レベル１の入力パルスを対象、いわゆるハイレベル有意の入力信号を対象としたノイズ除去回路について説明したが、ローレベル有意の入力信号を対象としたノイズ除去回路についても同様に構築することが可能である。
【００４７】
図８は、かかる点に鑑みて為されたノイズ除去回路１０の他の構成を示す回路図である。
【００４８】
図８において、立下遅延回路３６は、入力信号における立下りエッジ部のみを図９に示す如く遅延期間ＴＱだけ遅延させた第１の遅延信号ｙを生成し、これをバッファ２に供給する。尚、立下遅延回路３６は、図４に示す如き立下遅延回路３と同一の内部構成を有するものである。
【００４９】
バッファ２は、上記した立下遅延回路３６から供給された遅延信号ｙを遅延信号ｇとして、立上遅延回路１６、ナンドゲート７、及びＤラッチ８の端子Ｇの各々に供給する。
【００５０】
立上遅延回路１６は、上記した遅延信号ｇにおける立上りエッジ部のみを図９に示す如く遅延期間ＴＱだけ遅延させた第２の遅延信号ｈを生成し、これをバッファ６に供給する。尚、立上遅延回路１６は、図３に示す如き立上遅延回路１と同一の内部構成を有するものである。
【００５１】
上記した如き立下遅延回路３６及び立上遅延回路１６を介して生成された遅延信号ｈは、図９に示す如きパルス幅ＴＰを有する入力信号を遅延期間ＴＱだけ遅延させたものとなる。
【００５２】
バッファ６は、かかる立上遅延回路１６から供給された遅延信号ｈを遅延信号ｄとしてナンドゲート７、及びＤラッチ８のデータ端子Ｄの各々に供給する。
【００５３】
ゲート素子としてのナンドゲート７は、上記した遅延信号ｇと遅延信号ｄとの反転論理積を求めこの結果をリセット信号ｒｎとしてＤラッチ８のセット端子Ｓに供給する。すなわち、ナンドゲート７は、図９に示す如く、遅延信号ｇが論理レベル「１」であり且つ遅延信号ｄが論理レベル「１」である場合にのみ、Ｄラッチ８に対してセット動作を促す論理レベル「０」のセット信号ｒｎをＤラッチ８のセット端子Ｓに供給するのである。
【００５４】
Ｄラッチ８は、いわゆるレベルセンシティブラッチであり、その端子Ｇに供給された遅延信号ｇが図９に示す如く論理レベル「０」である間に亘りデータ端子Ｄに供給された遅延信号ｄを取り込み、これをノイズ除去信号として出力する。ここで、上記した端子Ｇに供給された遅延信号ｇが論理レベル「０」から「１」に遷移すると、Ｄラッチ８は、図９に示すように、論理レベル「１」に遷移する直前に取り込んだ値を保持し、これをノイズ除去信号として出力する。尚、Ｄラッチ８は、そのセット端子Ｓにセット動作を促す論理レベル「０」のセット信号ｒｎが供給された場合には、保持されていた内容を強制的に論理レベル「１」の状態にセットする。つまり、かかるセット動作により、Ｄラッチ８は、図９に示す如く、保持されていた内容を論理レベル「０」から論理レベル「１」の状態に反転させたノイズ除去信号を出力する。
【００５５】
図８に示される構成を有するノイズ除去回路１０では、立下遅延回路３６の動作により、図９に示す如く、入力信号による入力パルスの立ち下がり時点から遅延期間ＴＱが経過する時点までの区間がノイズ除去区間となる。また、図８に示される構成によれば、図１に示される構成を採用した場合と同様に、図９に示す如き入力パルスと同一パルス幅ＴＰのパルスを有するノイズ除去信号が生成される。
【００５６】
要するに、本発明に係るノイズ除去回路は、図１又は図８に示すように、第１の遅延回路（１、３６）と、第２の遅延回路（３、１６）と、ラッチ（５、８）と、ゲート素子（４、７）と、を有する構成であれば良いのである。
【００５７】
この際、第１の遅延回路（１、３６）は、第１及び第２レベル（論理レベル０、１）のいずれかのレベルを有する入力オンオフ信号の立上りエッジ部及び立下りエッジ部の内の一方だけを所定期間遅延させた第１遅延信号（ｙ）を生成する。また、第２の遅延回路（３、１６）は、この第１遅延信号の立上りエッジ部及び立下りエッジ部の内の他方だけを所定期間遅延させた第２遅延信号（ｈ）を生成する。ラッチ（５、８）は、上記第１遅延信号が第１レベル（論理レベル０又は１）を有する限り第２遅延信号を取り込んで保持しつつこれをノイズ除去信号として出力する一方、この第１遅延信号が上記第１レベルとは異なる第２レベルを有する限り第２遅延信号の取り込みを停止して、保持されていた内容をノイズ除去信号として出力する。そして、ゲート（４、７）は、上記した第１及び第２遅延信号が共に第２レベルを有する場合には、保持した内容を第２レベルに設定すべくラッチを制御するのである。
【符号の説明】
【００５８】
１、１６          立上遅延回路
３、３６          立下遅延回路
４                オアゲート
５、８            Ｄラッチ
７                ナンドゲート
【図１】
0005901373.tif 000002
【図２】
0005901373.tif 000003
【図３】
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【図４】
0005901373.tif 000005
【図５】
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【図６】
0005901373.tif 000007
【図７】
0005901373.tif 000008
【図８】
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【図９】
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