(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成されたゲルマニウムバッファー層と、
前記ゲルマニウムバッファー層上に形成されたｎ型ゲルマニウム発光層あるいはｎ型ゲルマニウム光吸収層と、
前記半導体基板上に形成された絶縁膜とを有する半導体光素子において、
前記ｎ型ゲルマニウム発光層或いは前記ｎ型ゲルマニウム光吸収層上部には、
ゲルマニウムを含むｐ型のゲルマニウム保護層が配置され、
前記ゲルマニウム保護層上部には導電型がｐ型であるクラッド層が形成され、
前記ｎ型ゲルマニウム発光層あるいは前記ｎ型ゲルマニウム光吸収層両側面には前記絶縁膜が配置された構造を有する半導体光素子。
【請求項２】
前記クラッド層の上には前記クラッド層と同一導電型を有するポリシリコン層が形成されていることを特徴とする請求項１記載の半導体光素子。
【請求項３】
前記クラッド層は、前記ゲルマニウム保護層と同一の構成元素を含むことを特徴とする請求項１記載の半導体光素子。
【請求項４】
前記クラッド層は、Ｓｉ１−ｘＧｅｘ（０≦ｘ≦１）を有することを特徴とする請求項１記載の半導体光素子。
【請求項５】
前記クラッド層は、層内でＳｉ１−ｘＧｅｘ（０≦ｘ≦１）のゲルマニウム組成が段階的あるいは連続的に変化する構造を含むことを特徴とする請求項１記載の半導体光素子。
【請求項６】
前記ゲルマニウム保護層は、層内でＳｉ１−ｘＧｅｘ（０≦ｘ≦１）のゲルマニウム組成が段階的あるいは連続的に変化する構造を含み、前記ｎ型ゲルマニウム発光層側でＧｅリッチであることを特徴とする請求項１記載の半導体光素子。
【請求項７】
前記ｎ型ゲルマニウム発光層は、ゲルマニウムを構成要素として含むことを特徴とする請求項１記載の半導体光素子。
【請求項８】
前記ｎ型ゲルマニウム発光層あるいは前記ｎ型ゲルマニウム光吸収層の下部に前記ｎ型ゲルマニウム発光層あるいは前記ｎ型ゲルマニウム光吸収層と同じ導電型を有するＳｉ１−ｘＧｅｘ（０≦ｘ≦１）層を有することを特徴とする請求項１記載の半導体光素子。
【請求項９】
前記ｎ型ゲルマニウム発光層あるいは前記ｎ型ゲルマニウム光吸収層、前記ゲルマニウム保護層、前記クラッド層および前記ポリシリコン層は、ＳＯＩ基板上に形成されたものであることを特徴とする請求項２記載の半導体光素子。
【請求項１０】
前記ｎ型ゲルマニウム発光層あるいは前記ｎ型ゲルマニウム光吸収層、前記ゲルマニウム保護層、前記クラッド層および前記ポリシリコン層は、ＧｅＯＩ基板上に形成されたものであることを特徴とする請求項２記載の半導体光素子。
【請求項１１】
前記ｎ型ゲルマニウム発光層あるいは前記ｎ型ゲルマニウム光吸収層、前記ゲルマニウム保護層、前記クラッド層および前記ポリシリコン層は、シリコン基板上に形成されることを特徴とする請求項２記載の半導体光素子。
【請求項１２】
前記ｎ型ゲルマニウム発光層あるいは前記ｎ型ゲルマニウム光吸収層が、前記両側面の絶縁膜よりも厚く形成されていることを特徴とする請求項１記載の半導体光素子。
【請求項１３】
前記ｎ型ゲルマニウム発光層あるいは前記ｎ型ゲルマニウム光吸収層が、前記絶縁膜の開口端上部において、前記開口端の幅よりも広く形成されていることを特徴とする請求項１２記載の半導体光素子。
【請求項１４】
シリコンを含む半導体基板と、
前記半導体基板の上部に形成されたｎ型ゲルマニウムバッファー層と、
前記ｎ型ゲルマニウムバッファー層上に形成されたｎ型ゲルマニウム発光層あるいはｎ型ゲルマニウム光吸収層と、
前記ｎ型ゲルマニウム発光層あるいはｎ型ゲルマニウム光吸収層上に形成された非発光のｐ型ゲルマニウム保護層と、
前記ｐ型ゲルマニウム保護層の上に形成されたｐ型シリコン・ゲルマニウム混晶層を含むクラッド層と、を有することを特徴とする半導体光素子。
【請求項１５】
前記ｎ型ゲルマニウム発光層あるいは前記ｎ型ゲルマニウム光吸収層は、下端部での寸法よりも上端での寸法が大きいことを特徴とする請求項１４記載の半導体光素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリコンとゲルマニウムを用いて発光や受光を行うための半導体光素子に関する。
【背景技術】
【０００２】
シリコン基板、特にＳＯＩ（Silicon on Insulator）基板上に形成された光デバイスや光回路の研究が活発に行われ、シリコンフォトニクスと呼ばれる分野が作られている。シリコンは実用化されているＩＩＩ−Ｖ族化合物半導体に比べ、発光および吸収係数が小さいため、シリコンとの集積性に優れたゲルマニウムの導入が盛んに試みられている（例えば、特許文献１、２）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特表２００９−５１４２３１号公報
【特許文献２】特開平１１−１７７１２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
シリコン基板にモノリシック集積された光素子実現に向けて、シリコン・ゲルマニウム半導体光素子の研究が行われている。特許文献１にはゲルマニウム発光層に不純物ドーピングと伸張歪印加を施し直接遷移化することにより、発光効率を向上させる方法が開示されている。さらに実用化されているＩＩＩ−Ｖ族半導体レーザと同様に、特許文献１では前記ゲルマニウム発光層の上部及び底部に前記ゲルマニウム発光層よりもバンドギャップの大きなシリコンやシリコン・ゲルマニウム混晶層等を配置し、キャリヤ閉じ込め効果を得ている。【０００５】
しかしゲルマニウムの発光効率は、特許文献１に述べられている不純物ドーピングや伸張歪だけでなく、ゲルマニウム発光層の表面状態や欠陥にも影響される。シリコンとゲルマニウムの格子定数はそれぞれ５．４３１Åと５．６５８Åと約４％の格子不整合があり、一般にシリコン層、シリコン・ゲルマニウム混晶層、ゲルマニウム層のそれぞれの界面には転位や欠陥が多数発生する。図６Ａに示すように、ゲルマニウム発光層１０とシリコン・ゲルマニウム混晶層（クラッド層）１２の界面に転位や欠陥が存在すると、キャリヤが非発光成分として消失し発光効率が低下する。【０００６】
更に欠陥が引き起こす素子特性への影響として、ｐ型半導体とｎ型半導体界面に欠陥が存在する場合、ｐｎダイオードのリーク電流を増大させ、低消費電力性や信頼性の点から特性向上の妨げとなる。特に半導体レーザは発光層近傍にｐｎ接合が存在するので、発光層界面の欠陥抑制は光学的かつ電気的に重要である。【０００７】
半導体レーザをはじめとした導波路素子を設計するためには上記キャリヤの振る舞いだけでなく、光の導波構造を考慮する必要がある。特に変調器やレーザには、光を低損失に導波させることが求められる。そのためには発光層上部及び底部に、発光層よりも低屈折率かつ低損失な材料がクラッド層として配置される。ゲルマニウム層をコア層とした導波路においては、シリコン層あるいはシリコン・ゲルマニウム混晶層がクラッド層材料として機能する。発明者等が検討した構造の一例を図６Ａに示す。図６Ａに示すように発光層上部にｐ型シリコン・ゲルマニウム混晶層（クラッド層）１２及びシリコンキャップ層６を配する構造をとる。ここで、符号１は埋め込み酸化膜、符号２はＳＯＩ層、符号５はシリコン・ゲルマニウム混晶層、符号１０はｎ型ゲルマニウム発光層あるいは光吸収層（以下、発光層等）を示し、×は転位や結晶欠陥を示す。なお、同一符号は同一構成要素を示す。シリコン・ゲルマニウム混晶層５、１２は、転位や欠陥を低減・防止するように形成されるが、現状は図６Ａに示すように発光層等１０とｐ型シリコン・ゲルマニウム混晶層（クラッド層）１２との界面には格子不整合による結晶欠陥が発生する。これら界面の欠陥はリーク電流を増大させ、発光素子にあっては発光効率の点から、受光素子にあっては低消費電力性や信頼性の点から特性向上の妨げとなる。【０００８】
以上の検討から、ゲルマニウムレーザを含めた高性能なシリコン・ゲルマニウム半導体光素子を実現するためには、導波路構造を構成すると同時に、欠陥の影響を抑制することで非発光となる成分を低減することが必要である。【０００９】
本発明の目的は、発光層あるいは光吸収層とクラッド層との界面における転位や結晶欠陥の発生を低減・防止し、発光効率が高い或いは低消費電力で信頼性の高いシリコン・ゲルマニウム半導体光素子を提供することにある。
【課題を解決するための手段】
【００１０】
上記目的を達成するための一実施形態として、半導体基板と、前記基板上に形成されたゲルマニウム発光層あるいはゲルマニウム光吸収層と、前記基板上に形成された絶縁膜とを有する半導体光素子において、前記発光層或いは前記光吸収層上部には、前記発光層あるいは前記光吸収層とは導電性が異なるゲルマニウム保護層が配置され、前記ゲルマニウム保護層上部には前記保護層と同じ導電性を有するクラッド層が形成され、前記発光層あるいは前記光吸収層両側面には絶縁層が配置された構造を有する特徴とした半導体光素子とする。
また、シリコンを含む基板と、前記基板の上部に形成されたｎ型ゲルマニウムバッファー層と、前記ｎ型ゲルマニウムバッファー層上に形成されたｎ型ゲルマニウム発光層あるいはn型ゲルマニウム光吸収層と、前記発光層あるいは光吸収層上に形成された非発光のｐ型ゲルマニウム保護層と、前記ｐ型ゲルマニウム保護層の上に形成されたｐ型シリコン・ゲルマニウム混晶層を含むクラッド層と、を有することを特徴とする半導体光素子とする。
【発明の効果】
【００１１】
本発明によれば、発光層あるいは光吸収層とクラッド層との間に保護層を配置することにより、発光層あるいは光吸収層とクラッド層との界面における転位や結晶欠陥の発生を低減・防止し、発光効率が高い或いは低消費電力で信頼性の高いシリコン・ゲルマニウム半導体光素子を提供することができる。
【図面の簡単な説明】
【００１２】
【図１Ａ】第１の実施例に係るシリコン・ゲルマニウム発光素子の製造工程における素子概略断面図。
【図１Ｂ】第１の実施例に係るシリコン・ゲルマニウム発光素子の製造工程における素子概略断面図。
【図１Ｃ】第１の実施例に係るシリコン・ゲルマニウム発光素子の製造工程における素子概略断面図。
【図１Ｄ】第１の実施例に係るシリコン・ゲルマニウム発光素子の製造工程における素子概略断面図。
【図１Ｅ】第１の実施例に係るシリコン・ゲルマニウム発光素子の製造工程における素子概略断面図。
【図１Ｆ】第１の実施例に係るシリコン・ゲルマニウム発光素子の製造工程における素子概略断面図。
【図２Ａ】第２の実施例に係るシリコン・ゲルマニウム発光素子の製造工程における素子概略断面図。
【図２Ｂ】第２の実施例に係るシリコン・ゲルマニウム発光素子の製造工程における素子概略断面図。
【図２Ｃ】第２の実施例に係るシリコン・ゲルマニウム発光素子の製造工程における素子概略断面図。
【図２Ｄ】第２の実施例に係るシリコン・ゲルマニウム発光素子の製造工程における素子概略断面図。
【図２Ｅ】第２の実施例に係るシリコン・ゲルマニウム発光素子の製造工程における素子概略断面図。
【図２Ｆ】第２の実施例に係るシリコン・ゲルマニウム発光素子の製造工程における素子概略断面図。
【図２Ｇ】第２の実施例に係るシリコン・ゲルマニウム発光素子の製造工程における素子概略断面図。
【図３Ａ】第３の実施例に係るシリコン・ゲルマニウム発光素子の製造工程における素子概略断面図。
【図３Ｂ】第３の実施例に係るシリコン・ゲルマニウム発光素子の製造工程における素子概略断面図。
【図３Ｃ】第３の実施例に係るシリコン・ゲルマニウム発光素子の製造工程における素子概略断面図。
【図３Ｄ】第３の実施例に係るシリコン・ゲルマニウム発光素子の製造工程における素子概略断面図。
【図３Ｅ】第３の実施例に係るシリコン・ゲルマニウム発光素子の製造工程における素子概略断面図。
【図３Ｆ】第３の実施例に係るシリコン・ゲルマニウム発光素子の製造工程における素子概略断面図。
【図３Ｇ】第３の実施例に係るシリコン・ゲルマニウム発光素子の製造工程における素子概略断面図。
【図４Ａ】第４の実施例に係るシリコン・ゲルマニウム発光素子の製造工程における素子概略断面図。
【図４Ｂ】第４の実施例に係るシリコン・ゲルマニウム発光素子の製造工程における素子概略断面図。
【図４Ｃ】第４の実施例に係るシリコン・ゲルマニウム発光素子の製造工程における素子概略断面図。
【図５Ａ】第５の実施例に係るゲルマニウム電界効果変調器の製造工程における素子概略断面図。
【図５Ｂ】第５の実施例に係るゲルマニウム電界効果変調器の製造工程における素子概略断面図。
【図５Ｃ】第５の実施例に係るゲルマニウム電界効果変調器の製造工程における素子概略断面図。
【図５Ｄ】第５の実施例に係るゲルマニウム電界効果変調器の製造工程における素子概略断面図。
【図５Ｅ】第５の実施例に係るゲルマニウム電界効果変調器の製造工程における素子概略断面図。
【図６Ａ】発明者等が課題の検討に用いたシリコン・ゲルマニウム半導体光素子の概略断面図の一例を示す。
【図６Ｂ】実施の形態に係るシリコン・ゲルマニウム半導体光素子の概略断面図の一例を示す。
【発明を実施するための形態】
【００１３】
発明者等は素子内の結晶欠陥の発生は防止することは極めて困難と考え、素子内の結晶欠陥の存在を前提として、発光素子の高発光効率化或いは受光素子の低消費電力化の検討を行い、発光層等とクラッド層との間に、発光層或いは光吸収層（発光層等）との界面では転位や結晶欠陥が生じず、クラッド層との界面で転位や結晶欠陥が生じるような保護層を設ければよいことに思い至った。保護層としては、発光層等との界面で欠陥を生じないように発光層等と格子定数が同一で、導電性が異なる材料を用いる。非発光の材料であることが望ましい。シリコン・ゲルマニウム半導体光素子の断面構造図の一例を図６Ｂに示す。本シリコン・ゲルマニウム半導体光素子は、ゲルマニウム、シリコン・ゲルマニウム混晶、ポリシリコン構造を有する導波路型素子である。図６Ｂに示すように、ゲルマニウム発光層等１０の上にゲルマニウム保護層１１を設けており、発光層等１０の界面においては、格子不整合による欠陥を生じない。これらは同一材料を用いることが最適である。但し、ゲルマニウム発光層等の上下の層としては、欠陥が生じない程度にゲルマニウムとの格子不整合が小さいシリコン・ゲルマニウム混晶層であっても良い。格子不整合による欠陥はゲルマニウム保護層１１よりも上部に発生する。発光層等の上の保護層１１は発光層等とは異なる導電性を持ち、ポリシリコン層１３は高濃度に不純物ドーピングされている。
【００１４】
また前記ゲルマニウム発光層等の両脇には、絶縁層が配置された構造とすることができる。
【００１５】
以下に、図面を用いて実施例を詳述する。
【実施例１】
【００１６】
本実施例では、シリコン・ゲルマニウム半導体光素子の１つであるゲルマニウム・レーザ・ダイオード及びその製造方法について主に説明する。図１Ａ〜図１Ｆには、製造工程順に断面構造を示す。  
以下、順を追って製造工程を説明する。  
Ｓｉ基板側への光漏れを防ぐために、Ｓｉ基板上に１μｍ以上の厚さの埋め込み酸化膜１を有するＳＯＩ基板を用意する。ＳＯＩ層２はｎ型で（１００）面を有し、単一モードシリコン細線導波路を形成できる２００ｎｍ〜３００ｎｍ程度の厚さを有する。なお、本実施例ではＳＯＩ基板を用いた例を示すが、ＧｅＯＩ(Germanium on Insulator）基板を用いることもできる。【００１７】
ＳＯＩ基板を洗浄後、熱酸化により膜厚２００ｎｍの絶縁膜３を形成する。あるいはChemical Vapor Deposition（以下、ＣＶＤと略す）などの装置を用いて、表面に二酸化シリコン絶縁膜を堆積させもよい。次にレジストを塗布し、フォトリソグラフィーによってゲルマニウムが形成される領域をパターニングする。続いて異方性ドライエッチングあるいは弗化水素酸を用いた化学エッチングにより、レジストパターンを熱酸化膜に転写し開口部４を形成し、部分的にＳＯＩ層表面を露出させ、レジストを除去する（図１Ａ）。【００１８】
次に、基板洗浄を行い清浄化されたＳＯＩ層に膜厚３０ｎｍのシリコン・ゲルマニウム混晶層５（ゲルマニウム組成３０％）をエピタキシャル成長し、その表面はシリコンキャップ層６で保護する（図１Ｂ）。【００１９】
その後、熱酸化処理によって表面シリコンキャップ層６及びシリコン・ゲルマニウム混晶層５内のシリコンを酸化させ、ＳＯＩ層２上に濃縮されたゲルマニウムバッファー層７を選択的に形成する（図１Ｃ）。この濃縮酸化法を用いることによりゲルマニウム層は極めて結晶性の良い状態で形成される。なお、ＳＯＩ層２がｎ型のため、ゲルマニウムバッファー層７もｎ型となる。【００２０】
次に、絶縁膜３及び二酸化シリコン膜８を除去し、ＣＶＤなどによりＳｉＯ２絶縁膜９を５００ｎｍ成膜した後、フォトリソグラフィーと化学エッチングにより濃縮酸化法によって形成したゲルマニウム層（以下、濃縮酸化ゲルマニウム層という）表面を露出させる。引き続きｎ型にドーピングした発光層１０（厚さ２００ｎｍ）をエピタキシャル成長する。高品質な濃縮酸化ゲルマニウム層上に形成されるため、転位の少ない良好な発光層１０が得られ、発光層１０の両側壁は絶縁膜が配置された形となる。発光層１０は不純物濃度２×１０１９／ｃｍ３でｎ型にドーピングした。特許文献１に述べられているように、ゲルマニウムの伝導帯の底であるＬ点と直接遷移のエネルギーであるΓ点ではエネルギーギャップが小さいため、完全に直接遷移にならずとも、キャリヤを高密度に注入すればΓ点にもキャリヤが注入され、電子と正孔は直接遷移型の再結合を行うことができる。なお、ゲルマニウム発光層１０の下地層としてはＧｅを用いることが好適であるが、ゲルマニウム発光層１０と同じ導電性を有するＳｉ１−ｘＧｅｘ（０≦ｘ≦１）層を用いることもできる。この場合、ゲルマニウム発光層１０に近い側をＧｅリッチとすることが望ましい。続いて発光層１０の上部に欠陥を生じさせず良好なｐｎ接合を形成するため、非発光のｐ型ゲルマニウム層（保護層）１１を形成し、前記ｎ型ゲルマニウム発光層１０の表面を保護する。ｐ型ゲルマニウム層１１はｎ型ゲルマニウム発光層１０と同一の材料であり格子整合であるため欠陥密度が低く、ｎ型ゲルマニウム発光層１０との界面でのキャリヤトラップが抑制され、高効率発光が可能な素子を作製できる。なお、保護層は、Ｇｅを用いて形成することが好適であるが、層内でＳｉ１−ｘＧｅｘ（０≦ｘ≦１）のゲルマニウム組成が段階的あるいは連続的に変化する構造を含み、前記ゲルマニウム発光層側でＧｅリッチとすることもできる。さらに、ｐ型ゲルマニウム層１１の上に波長約１．６μｍで発光層１０よりも低屈折率となるｐ型シリコン・ゲルマニウム混晶層１２（ゲルマニウム組成８０％）をクラッド層として形成する（図１Ｄ）。なお、クラッド層はＳｉ１−ｘＧｅｘ（０≦ｘ≦１）を用いることができ、層内でＳｉ１−ｘＧｅｘ（０≦ｘ≦１）のゲルマニウム組成が段階的あるいは連続的に変化する構造とすることもできる。【００２１】
次に、１×１０２０／ｃｍ３程度の高濃度に不純物ドーピングされたｐ型ポリシリコン層１３を成膜し、本実施例の半導体層構造が形成される（図１Ｅ）。
上述のようにゲルマニウム発光層１０が上下を同一材料であるゲルマニウム層に挟まれているので欠陥密度が低く、発光層界面でのキャリヤトラップが抑制され、高効率発光が可能な発光層が形成される。ｐ型シリコン・ゲルマニウム混晶層（クラッド層）１２とｐ型ポリシリコン層１３の界面では格子不整合による欠陥が残るが、欠陥をポリシリコン層１３界面に集中することで、ゲルマニウム層１０、１１あるいはシリコン・ゲルマニウム混晶層（クラッド層）１２内での欠陥によるキャリヤトラップを低減している。ポリシリコン層１３が高濃度にドーピングされているため十分なキャリヤを供給し、シリコン・ゲルマニウム混晶層１２とポリシリコン層１３との界面で生じるキャリヤトラップによるキャリヤ消失の影響を低減できる。また、本実施例によるシリコン・ゲルマニウム半導体光素子は、欠陥密度が低い界面にｐｎ接合を有するために、高電流密度・高電圧を印加することが可能で信頼性の高いゲルマニウムレーザを作製できる。また、ｐｎ接合界面でのリーク電流が低くなるため、シリコン・ゲルマニウム光吸収素子の低消費電力化・高感度化が可能となる。【００２２】
次にＣＶＤなどの装置を用いて、表面に二酸化シリコン絶縁膜１４を堆積させた。引き続き、レジストを塗布した後に、フォトリソグラフィーによるマスク露光によって、所望の領域にのみレジストを残した後に、ウェットエッチングを施す事によって、二酸化シリコン絶縁膜１４を加工し、ｐ型電極、ｎ型電極部分を開口した。この際、二酸化シリコンと電極では十分にエッチングの選択比が大きいのでｎ型電極とｐ型電極に段差があっても問題なく開口することが出来る。【００２３】
引き続き、全面にＴｉＮ膜及びＡｌ膜を順次堆積させて積層膜を形成した後、レジストを塗布し、フォトリソグラフィーによるマスク露光によって、所望の領域（ｐ型電極、ｎ型電極が形成される領域）にのみレジストを残した後に、露出しているＡｌ膜をウェットエッチングした後、ＴｉＮ膜をエッチングし、ＴｉＮ膜とＡｌ膜の積層膜からなる電極１５を形成した。なお、ウェットエッチングに代えてドライエッチングを用いても差し支えない。引き続き、水素アニール処理を施し、プロセス中に生じた欠陥を水素終端する処理を行うことでデバイスを完成させた（図１Ｆ）。【００２４】
上記デバイスの評価を行った結果、発光効率を２桁程度改善することができた。また、本構造を受光素子に適用した場合には、消費電力を１桁程度改善することができた。【００２５】
本実施例によれば、ゲルマニウム発光層とシリコン・ゲルマニウム混晶層（クラッド層）との間に発光層と同一材料であるゲルマニウム保護層を設けることにより、発光層或いは光吸収層とクラッド層との界面における転位や結晶欠陥の発生を低減・防止し、発光効率が高い或いは低消費電力で信頼性の高いシリコン・ゲルマニウム半導体光素子を提供することができる。
【実施例２】
【００２６】
第２の実施例について、図２Ａ〜図２Ｇを用いて説明する。なお、実施例１に記載され、本実施例に未記載の事項は特段の事情がない限り本実施例にも適用することができる。  
本実施例では、ゲルマニウムへの電子閉じ込め効果の高いシリコン・ゲルマニウム半導体光素子の１つであるゲルマニウム・レーザ・ダイオード及びその製造方法を説明する。図２Ａ〜図２Ｇには、製造工程順に断面構造を示す。  
以下、順を追って製造工程を説明する。  
Ｓｉ基板側への光漏れを防ぐために、Ｓｉ基板上に１μｍ以上の厚さの埋め込み酸化膜１を有するＳＯＩ基板を用意する。ＳＯＩ層２は単一モードシリコン細線導波路を形成できる２００ｎｍ〜３００ｎｍ程度の厚さを有し、かつ不純物濃度は低くバックグラウンドレベルのものを用意した。【００２７】
ＳＯＩ基板を洗浄後、熱酸化により膜厚２００ｎｍの絶縁膜３を形成する。あるいはＣＶＤなどの装置を用いて、表面に二酸化シリコン絶縁膜を堆積させもよい。次にレジストを塗布し、フォトリソグラフィーによってゲルマニウムが形成される領域（絶縁膜開口部）４をパターニングする（図２Ａ）。この領域はレーザダイオードの導波路幅に対して十分広く、ｎ側の金属電極も含まれる程度の幅である。【００２８】
清浄化されたＳＯＩ層２に膜厚１０ｎｍのシリコン・ゲルマニウム混晶層５（ゲルマニウム組成３０％）をエピタキシャル成長し、その表面はシリコンキャップ層６で保護する（図２Ｂ）。【００２９】
その後、熱酸化処理によって表面シリコンキャップ層６及びシリコン・ゲルマニウム混晶層５内のシリコンを酸化させ、ＳＯＩ層２上に濃縮されたゲルマニウム層７を形成する（図２Ｃ）。この濃縮酸化ゲルマニウム層は極めて結晶性の良い状態で形成される。符号８は二酸化シリコン膜である。【００３０】
次に、絶縁膜３および二酸化シリコン膜８を除去し、濃縮酸化ゲルマニウム層７が露出する開口部を有する絶縁膜３を形成した後、濃縮酸化ゲルマニウム層７の表面にｎ型にドーピングしたゲルマニウムバッファー層１６（厚さ２００ｎｍ）を形成する（図２Ｄ）。【００３１】
さらにＣＶＤなどによりＳｉＯ２絶縁膜９を５００ｎｍ成膜した後、フォトリソグラフィーと化学エッチングによりゲルマニウム発光層を形成する領域のみ、ｎ型ゲルマニウムバッファー層１６の表面を露出させる。清浄なｎ型ゲルマニウムバッファー層１６の上にｎ型ゲルマニウム発光層１０（厚さ２００ｎｍ）をエピタキシャル成長する。続いて発光層１０の上部に欠陥を生じさせず良好なｐｎ接合を形成するため、非発光のｐ型ゲルマニウム層（保護層）１１を形成し、前記ｎ型ゲルマニウム発光層１０表面を保護する。ｐ型ゲルマニウム層１１は発光層１０と同一の材料であり格子整合であるため欠陥密度が低く、発光層界面でのキャリヤトラップが抑制され、高効率発光が可能な素子を作製できる。さらに波長約１．６μｍで発光層よりも低屈折率となるｐ型シリコン・ゲルマニウム混晶層１２（ゲルマニウム組成８０％）をクラッド層として形成する（図２Ｅ）。【００３２】
次に、１×１０２０／ｃｍ３程度の高濃度に不純物ドーピングされたｐ型ポリシリコン層１３を成膜する（図２Ｆ）。上述のようにｎ型ゲルマニウム発光層１０が上下を同一材料であるゲルマニウム層１６及び１１に挟まれているので欠陥密度が低く、発光層界面でのキャリヤトラップが抑制され、高効率発光が可能な発光層が形成される。ｐ型シリコン・ゲルマニウム混晶層（クラッド層）１２とｐ型ポリシリコン層１３の界面では格子不整合による欠陥が残るが、欠陥をポリシリコン層１３界面に集中することで、ゲルマニウム層１６、１０、１１あるいはシリコン・ゲルマニウム混晶層１２内での欠陥によるキャリヤトラップを低減している。ポリシリコン層１３が高濃度にドーピングされているため十分なキャリヤを供給し、シリコン・ゲルマニウム混晶層１２とポリシリコン層１３との界面で生じるキャリヤトラップの影響を低減できる。【００３３】
次にＣＶＤなどの装置を用いて、表面に二酸化シリコン絶縁膜１４を堆積させた。引き続き、レジストを塗布した後に、フォトリソグラフィーによるマスク露光によって、所望の領域にのみレジストを残した後に、ウェットエッチングを施す事によって、二酸化シリコン絶縁膜１４を加工し、ｐ型電極、ｎ型電極部分を開口した。引き続き、全面にＴｉＮ膜及びＡｌ膜を順次堆積させた後、レジストを塗布した後に、フォトリソグラフィーによるマスク露光によって、所望の領域（ｐ型電極、ｎ型電極が形成される領域）にのみレジストを残した後に、露出しているＡｌ膜をウェットエッチングした後、ＴｉＮ膜をエッチングし、ＴｉＮ膜とＡｌ膜の積層膜からなる電極１５を形成した。なお、ウェットエッチングに代えてドライエッチングを用いても差し支えない。引き続き、水素アニール処理を施し、プロセス中に生じた欠陥を水素終端する処理を行うことでデバイスを完成させた（図２Ｇ）。【００３４】
本構造では、メタル電極１５からｎ型にドーピングされたゲルマニウムバッファー層１６へ電子が注入される。つまりｎ型ゲルマニウムバッファー層１６下部のシリコン層（ＳＯＩ層）２に電子を供給する必要が無いため、前記下部シリコン層２の不純物濃度は低い。すなわちｎ型シリコン層２に比べて、ｎ型ゲルマニウム発光層１０へのキャリヤ閉じ込め効果が高いため、高効率発光に寄与する。【００３５】
上記デバイスの評価を行った結果、発光素子では発光効率を２桁程度改善することができた。また、受光素子に適用した場合、消費電力を１桁程度改善することができた。【００３６】
以上、本実施例によれば実施例１と同様の効果を得ることができる。また、濃縮酸化ゲルマニウム層７の上にｎ型ゲルマニウムバッファー層１６を設けることにより、より高効率に発光するシリコン・ゲルマニウム半導体光素子を提供することができる。
【実施例３】
【００３７】
第３の実施例について、図３Ａ〜図３Ｇを用いて説明する。なお、実施例１又は２に記載され、本実施例に未記載の事項は特段の事情がない限り本実施例にも適用することができる。  
本実施例では、ｐｎ接合部におけるリーク電流を低減し、低消費電力かつ高信頼性を有するゲルマニウム・レーザ・ダイオード（シリコン・ゲルマニウム半導体光素子）及びその製造方法を開示する。図３Ａ〜図３Ｇには、製造工程順に断面構造を示す。  
以下、順を追って製造工程を説明する。  
Ｓｉ基板側への光漏れを防ぐために、Ｓｉ基板上に１μｍ以上の厚さの埋め込み酸化膜１を有するＳＯＩ基板を用意する。ＳＯＩ層２は単一モードシリコン細線導波路を形成できる２００ｎｍ〜３００ｎｍ程度の厚さを有する。【００３８】
ＳＯＩ基板を洗浄後、熱酸化により膜厚１００ｎｍの絶縁膜３を形成する。あるいはＣＶＤなどの装置を用いて、表面に二酸化シリコン絶縁膜を堆積させもよい。次にレジストを塗布し、フォトリソグラフィーによってゲルマニウムが形成される領域をパターニングする。続いて異方性ドライエッチングあるいは弗化水素酸を用いた化学エッチングにより、レジストパターンを熱酸化膜に転写し開口部４を形成し、部分的にＳＯＩ層表面を露出させ、レジストを除去する（図３Ａ）。【００３９】
次に、基板洗浄を行い清浄化されたＳＯＩ層２に膜厚３０ｎｍのシリコン・ゲルマニウム混晶層５（ゲルマニウム組成３０％）をエピタキシャル成長し、その表面はシリコンキャップ層６で保護する（図３Ｂ）。【００４０】
その後、熱酸化処理によって表面シリコンキャップ層６及びシリコン・ゲルマニウム混晶層５内のシリコンを酸化させ、ＳＯＩ層２上に濃縮されたゲルマニウム層７を選択的に形成する（図３Ｃ）。この濃縮酸化ゲルマニウム層７は極めて結晶性の良い状態で形成される。【００４１】
次に、絶縁膜３と二酸化シリコン膜８を除去し、ＣＶＤなどによりＳｉＯ２絶縁膜９を１００ｎｍ成膜した後、フォトリソグラフィーと化学エッチングにより濃縮酸化ゲルマニウム層表面を露出させる。続いてｎ型にドーピングされたゲルマニウム発光層１０（厚さ３００ｎｍ）をエピタキシャル成長する。高品質な濃縮酸化ゲルマニウムバッファー層７上に形成されるため、転位の少ない良好な発光層１０が得られる。【００４２】
この成膜工程において、開口部においてゲルマニウム発光層１０をＳｉＯ２絶縁膜９より厚く形成し、さらに横方向成長により開口部より広く形成することで格別の効果が得られる。図３Ｇに示すように面方位（１００）シリコン上のゲルマニウムエピタキシャル成長は、（１００）面だけでなく（１１１）面が表れる。その結果、開口部内において絶縁膜９とゲルマニウム発光層１０の境界に僅かな間隙が残る。そのためｎ型ゲルマニウム発光層１０上部にｐ型ゲルマニウム層（保護層）１１を積層した際、ｐ型ゲルマニウム層１１とゲルマニウムバッファー層間７の電流経路が形成される。この経路は発光に寄与しないリーク成分となるため素子特性向上の点から望ましくない。そこで前記のようにゲルマニウム発光層１０を開口部より広く形成することで、前記のリーク電流経路の発生を防ぐことができる。【００４３】
ゲルマニウム発光層１０を形成後、引き続き実施例１と同様のプロセスによりｐ型ゲルマニウム層１１及びｐ型シリコン・ゲルマニウム混晶層（クラッド層）１２を形成し（図３Ｄ）、ｐ型ポリシリコン層１３を形成し（図３Ｅ）、電極１５を形成してデバイスを完成させる（図３Ｆ）。【００４４】
上記デバイスの評価を行った結果、発光素子では発光効率を２桁程度改善することができた。また、受光素子に適用した場合、消費電力を１桁程度改善することができた。【００４５】
以上、本実施例によれば実施例１と同様の効果を得ることができる。また、ゲルマニウム発光層あるいは吸収層が開口部を覆って塞いだ形状とすることにより、ゲルマニウム層を選択成長したｐｎダイオードにおいて、発光層あるいは吸収層領域以外での意図しないｐｎ接合形成を回避することができ、シリコン・ゲルマニウム半導体光素子の電流増加、耐圧の向上が可能となる。
【実施例４】
【００４６】
第４の実施例について、図４Ａ〜図４Ｃを用いて説明する。なお、実施例１乃至３のいずれかに記載され、本実施例に未記載の事項は特段の事情がない限り本実施例にも適用することができる。  
本実施例では、ＳＯＩ基板よりも低コストなシリコン基板上に形成されたゲルマニウム・レーザ・ダイオード（シリコン・ゲルマニウム半導体光素子）及びその製造方法について説明する。図４Ａ〜図４Ｃには、製造工程順に断面構造を示す。  
以下、順を追って製造工程を説明する。  
ｎ型シリコン基板１７を洗浄後、熱酸化により膜厚１００ｎｍの絶縁膜３を形成する。あるいはＣＶＤなどの装置を用いて、表面に二酸化シリコン絶縁膜を堆積させもよい。次にレジストを塗布し、フォトリソグラフィーによってゲルマニウムが形成される領域をパターニングする。続いて異方性ドライエッチングあるいは弗化水素酸を用いた化学エッチングにより、レジストパターンを熱酸化膜に転写し開口部４を形成し、部分的にシリコン層表面を露出させ、レジストを除去する（図４Ａ）。【００４７】
次に、基板洗浄を行い清浄化されたシリコン基板１７の表面に、ｎ型にドーピングしたゲルマニウムバッファー層７（厚さ５０ｎｍ）を５００℃でエピタキシャル成長する（図４Ｂ）。低温で形成されたバッファー層７を下地とすることで、転位の少ない良好な発光層が得られる。【００４８】
以降、ｐ型電極部分を開口するまでの工程は実施例１と同様のため省略するが、本素子はｎ型電極部分を開口しない。引き続き、全面にＴｉＮ膜及びＡｌ膜を順次堆積させた後、レジストを塗布した後に、フォトリソグラフィーによるマスク露光によって、所望の領域（ｐ型電極が形成される領域）にのみレジストを残した後に、露出しているＡｌ膜をウェットエッチングした後、ＴｉＮ膜をエッチングし、ＴｉＮ膜とＡｌ膜の積層膜からなる電極１５を形成した。なお、ウェットエッチングに代えてドライエッチングを用いても差し支えない。また、ｎ型シリコン基板１７の裏面にもＴｉＮ膜及びＡｌ膜の積層膜からなる電極１８を形成してｎ型電極とした。引き続き、水素アニール処理を施し、プロセス中に生じた欠陥を水素終端する処理を行うことでデバイスを完成させた（図４Ｃ）。【００４９】
上記デバイスの評価を行った結果、発光素子では発光効率を２桁程度改善することができた。また、受光素子に適用した場合、消費電力を１桁程度改善することができた。  
以上、本実施例によれば低コストで実施例１と同様の効果を得ることができる。
【実施例５】
【００５０】
第５の実施例について、図５Ａ〜図５Ｅを用いて説明する。なお、実施例１乃至４のいずれかに記載され、本実施例に未記載の事項は特段の事情がない限り本実施例にも適用することができる。  
本実施例では、シリコン・ゲルマニウム半導体光素子の１つであるゲルマニウム電界効果変調器及びその製造方法について説明する。図５Ａ〜図５Ｅには、製造工程順に断面構造を示す。  
以下、順を追って製造工程を説明する。  
Ｓｉ基板側への光漏れを防ぐために、Ｓｉ基板上に１μｍ以上の厚さの埋め込み酸化膜１を有するＳＯＩ基板を用意する。ＳＯＩ層２は単一モードシリコン細線導波路を形成できる２００ｎｍ〜３００ｎｍ程度の厚さを有する。清浄化されたＳＯＩ層２に膜厚５０ｎｍのｎ型シリコン層１９をエピタキシャル成長する。ゲルマニウム層下部に導電性の高いシリコン層を配置することによって、ゲルマニウム層へ効果的に電界を加えることができる。すなわち低電圧で高い消光比を得られる。続いて熱酸化により膜厚１００ｎｍの絶縁膜３を形成する。あるいはＣＶＤなどの装置を用いて、表面に二酸化シリコン絶縁膜を堆積させもよい。次にレジストを塗布し、フォトリソグラフィーによってゲルマニウムが形成される領域をパターニングする。続いて異方性ドライエッチングあるいは弗化水素酸を用いた化学エッチングにより、レジストパターンを熱酸化膜に転写し開口部４を形成し、部分的にＳＯＩ層表面を露出させ、レジストを除去する（図５Ａ）。【００５１】
次に、膜厚３０ｎｍのシリコン・ゲルマニウム混晶層５（ゲルマニウム組成３０％）をエピタキシャル成長し、その表面はシリコンキャップ層６で保護する（図５Ｂ）。【００５２】
その後、熱酸化処理によって表面シリコンキャップ層６及びシリコン・ゲルマニウム混晶層５内のシリコンを酸化させ、ＳＯＩ層２上に濃縮されたゲルマニウム層７を選択的に形成する。このゲルマニウム層７は極めて結晶性の良い状態で形成される（図５Ｃ）。【００５３】
前記の濃縮酸化工程で形成された、二酸化シリコン膜８を弗化水素酸で除去した後、さらにＣＶＤなどによりＳｉＯ２絶縁膜９を５００ｎｍ成膜した後、フォトリソグラフィーと化学エッチングにより濃縮酸化ゲルマニウム層表面を露出させる。引き続きｎ型にドーピングした吸収層１０（厚さ２００ｎｍ）をエピタキシャル成長する。高品質な濃縮酸化ゲルマニウム層上に形成されるため、転位の少ない良好な吸収層１０が得られる。続いて吸収層上部に欠陥を生じさせず良好なｐｎ接合を形成するため、ｐ型ゲルマニウム層（保護層）１１を形成し、前記ｎ型ゲルマニウム吸収層１０の表面を保護する。ｐ型ゲルマニウム層１１は吸収層１０と格子整合であるため欠陥密度が低く、界面でのキャリヤリークが抑制される。さらに波長約１．６μｍで吸収層１０よりも低屈折率となるｐ型シリコン・ゲルマニウム混晶層（クラッド層）１２（ゲルマニウム組成８０％）をクラッド層として形成する（図５Ｄ）。【００５４】
次に、１×１０２０／ｃｍ３程度の高濃度に不純物ドーピングされたｐ型ポリシリコン層１３を成膜する。また本実施例によるゲルマニウム電界効果変調器は、欠陥密度が低い界面にｐｎ接合を有するために、耐圧が高く信頼性の高いゲルマニウム電界効果変調器を作製できる。次にＣＶＤなどの装置を用いて、ｐ型ポリシリコン層１３が形成された基板の表面に二酸化シリコン絶縁膜１４を堆積させた。引き続き、レジストを塗布した後に、フォトリソグラフィーによるマスク露光によって、所望の領域にのみレジストを残した後に、ウェットエッチングを施す事によって、二酸化シリコン絶縁膜１４を加工し、ｐ型電極、ｎ型電極部分を開口した。この際、二酸化シリコンと電極では十分にエッチングの選択比が大きいのでｎ型電極とｐ型電極に段差があっても問題なく開口することが出来る。引き続き、全面にＴｉＮ膜及びＡｌ膜を順次堆積させた後、レジストを塗布した後に、フォトリソグラフィーによるマスク露光によって、所望の領域（ｎ型電極とｐ型電極が形成される領域）にのみレジストを残した後に、露出しているＡｌ膜をウェットエッチングした後、ＴｉＮ膜をエッチングし、ＴｉＮ膜とＡｌ膜の積層膜からなる電極１５をパターニングした。なお、パターニングの方法としてはドライエッチングを用いても差し支えない。引き続き、水素アニール処理を施し、プロセス中に生じた欠陥を水素終端する処理を行うことでデバイスを完成させた（図５Ｅ）。【００５５】
上記デバイスの評価を行った結果、受光素子では消費電力を１桁程度改善することができた。また、発光素子に適用した場合、発光効率を２桁程度改善することができた。  
以上、本実施例によれば実施例１と同様の効果を得ることができる。また、ＳＯＩ層２上にｎ型シリコン層１９を設けることにより、低電圧で高い消光比を得ることができる。【００５６】
なお、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることも可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
【符号の説明】
【００５７】
１…埋め込み酸化膜、２…ＳＯＩ（Silicon on Insulator）層、３…絶縁膜、４…絶縁膜開口部、５…シリコン・ゲルマニウム混晶層、６…シリコンキャップ層、７…ゲルマニウムバッファー層、８…二酸化シリコン膜、９…絶縁膜、１０…ｎ型ゲルマニウム発光層あるいは吸収層、１１…ｐ型ゲルマニウム層（保護層）、１２…ｐ型シリコン・ゲルマニウム混晶層（クラッド層）、１３…ポリシリコン層、１４…絶縁膜、１５…ＴｉＮ膜とＡｌ膜の積層膜からなる電極、１６…ゲルマニウムバッファー層、１７…シリコン基板、１８…ＴｉＮ膜とＡｌ膜の積層膜からなる電極、１９…ｎ型シリコン層。
【図１Ａ】
0005898698.tif 000002
【図１Ｂ】
0005898698.tif 000003
【図１Ｃ】
0005898698.tif 000004
【図１Ｄ】
0005898698.tif 000005
【図１Ｅ】
0005898698.tif 000006
【図１Ｆ】
0005898698.tif 000007
【図２Ａ】
0005898698.tif 000008
【図２Ｂ】
0005898698.tif 000009
【図２Ｃ】
0005898698.tif 000010
【図２Ｄ】
0005898698.tif 000011
【図２Ｅ】
0005898698.tif 000012
【図２Ｆ】
0005898698.tif 000013
【図２Ｇ】
0005898698.tif 000014
【図３Ａ】
0005898698.tif 000015
【図３Ｂ】
0005898698.tif 000016
【図３Ｃ】
0005898698.tif 000017
【図３Ｄ】
0005898698.tif 000018
【図３Ｅ】
0005898698.tif 000019
【図３Ｆ】
0005898698.tif 000020
【図３Ｇ】
0005898698.tif 000021
【図４Ａ】
0005898698.tif 000022
【図４Ｂ】
0005898698.tif 000023
【図４Ｃ】
0005898698.tif 000024
【図５Ａ】
0005898698.tif 000025
【図５Ｂ】
0005898698.tif 000026
【図５Ｃ】
0005898698.tif 000027
【図５Ｄ】
0005898698.tif 000028
【図５Ｅ】
0005898698.tif 000029
【図６Ａ】
0005898698.tif 000030
【図６Ｂ】
0005898698.tif 000031