(57)【特許請求の範囲】
【請求項１】
測距対象物に向けて放射光を放射する発光部と、
前記放射光の前記測距対象物からの反射光を受光し、受光光量に応じた出力を行う受光部と、
前記発光部及び前記受光部を制御する制御部と、
前記受光部の出力を用いてタイム・オブ・フライト法により前記測距対象物までの距離を演算する距離演算部と、を有する測距システムにおいて、
前記制御部は、
前記発光部の発光タイミング及び前記受光部の受光タイミングを規定するシーケンサと、
基準クロックを生成し、前記シーケンサに前記基準クロックを出力する基準クロック生成部と、
前記発光部を駆動する発光駆動部と、
前記受光部を駆動する受光駆動部と、
前記発光駆動部の前段に介在され、前記発光タイミングを補正するタイミング補正部と、を備え、
前記タイミング補正部は回路起動シーケンス生成部と、遅延時間制御・タイミング補正用位相比較部と、タイミング補正制御ロジック回路とを有し、
前記回路起動シーケンス生成部は、システム起動時に、前記タイミング補正制御ロジック回路に起動トリガ信号を出力して、該タイミング補正制御ロジック回路を起動し、
前記タイミング補正制御ロジック回路は、前記起動トリガ信号に基づいて、前記遅延時間制御・タイミング補正用位相比較部に初期値を設定し、
前記回路起動シーケンス生成部は、前記遅延時間制御・タイミング補正用位相比較部に前記初期値が設定された後に、前記遅延時間制御・タイミング補正用位相比較部に起動信号を出力して、該遅延時間制御・タイミング補正用位相比較部を起動することを特徴とする測距システム。
【請求項２】
請求項１記載の測距システムにおいて、
前記遅延時間制御・タイミング補正用位相比較部は、第１遅延時間制御回路と、第２遅延時間制御回路と、タイミング補正用位相比較器とを有し、
前記タイミング補正制御ロジック回路は、起動トリガ信号の入力に基づいて、前記第１遅延時間制御回路の初期値を固定にし、前記第１遅延時間制御回路、前記第２遅延時間制御回路及び前記タイミング補正用位相比較器を起動することを特徴とする測距システム。
【請求項３】
請求項２記載の測距システムにおいて、
前記第１遅延時間制御回路、前記第２遅延時間制御回路及び前記タイミング補正用位相比較器のそれぞれは、各々第１遅延線及び第２遅延線を有し、
前記タイミング補正部は、前記各第１遅延線での遅延時間を調整する第１遅延調整バイアスを生成する第１遅延同期ループ回路本体と、前記各第２遅延線での遅延時間を調整する第２遅延調整バイアスを生成する第２遅延同期ループ回路本体とをさらに有し、
前記タイミング補正制御ロジック回路は、前記第１遅延時間制御回路、前記第２遅延時間制御回路及び前記タイミング補正用位相比較器の起動に先立って、前記第１遅延同期ループ回路本体及び前記第２遅延同期ループ回路本体を起動し、前記第１遅延調整バイアス及び前記第２遅延調整バイアスが安定した段階で、前記第１遅延時間制御回路、前記第２遅延時間制御回路及び前記タイミング補正用位相比較器を起動することを特徴とする測距システム。
【請求項４】
請求項２又は３記載の測距システムにおいて、
前記シーケンサにおいて前記基準クロックと同期した基準信号を生成し、該基準信号を前記第１遅延時間制御回路及び前記第２遅延時間制御回路に入力し、
前記第１遅延時間制御回路は、前記基準信号を前記初期値に基づいて遅延させた信号を、前記発光駆動部に出力し、
前記第２遅延時間制御回路は、前記基準信号を基準として、遅延時間をオフセットしたオフセット信号を出力し、
前記タイミング補正用位相比較器は、前記オフセット信号と前記発光駆動部の出力信号との位相比較を行って位相比較結果として出力し、
前記タイミング補正制御ロジック回路は、前記位相比較結果に基づいてオフセット調整信号を生成して、前記第２遅延時間制御回路においてオフセット値を更新させることを特徴とする測距システム。
【請求項５】
請求項４記載の測距システムにおいて、
前記タイミング補正制御ロジック回路は、オフセット値を更新し、前記位相比較結果が前記タイミング補正用位相比較器の検知範囲の中央値になった段階で、該オフセット値を更新後オフセット値として固定することを特徴とする測距システム。
【請求項６】
請求項５記載の測距システムにおいて、
前記更新後オフセット値を前記第２遅延時間制御回路に記憶保持させることを特徴とする測距システム。
【請求項７】
請求項５又は６記載の測距システムにおいて、
前記タイミング補正制御ロジック回路は、
前記オフセット値を更新し、固定した後に取得した前記位相比較結果に基づいて遅延調整信号を生成し、該遅延調整信号により前記第１遅延時間制御回路を制御して、前記基準信号を遅延し、
前記オフセット信号と前記発光駆動部の出力信号とが同じ位相となるように、前記第１遅延時間制御回路を補正制御することを特徴とする測距システム。
【請求項８】
請求項７記載の測距システムにおいて、
前記タイミング補正制御ロジック回路は、任意のサンプリング回数分の前記位相比較結果から、サンプリング毎のジッタ量を計測し、前記ジッタ量に基づいて少なくともサンプリング間隔を調整することを特徴とする測距システム。
【請求項９】
請求項８記載の測距システムにおいて、
前記ジッタ量が大きくなるに従って、前記サンプリング間隔を短くし、
前記ジッタ量が小さくなるに従って、前記サンプリング間隔を長くすることを特徴とする測距システム。
【請求項１０】
請求項８又は９記載の測距システムにおいて、
前記ジッタ量が許容範囲にある場合は、前記サンプリング間隔が適正であるとして、前記サンプリング間隔の調整を行わないことを特徴とする測距システム。
【請求項１１】
請求項７〜１０のいずれか１項に記載の測距システムにおいて、
前記タイミング補正制御ロジック回路は、一定期間での前記位相比較結果の変動量に基づいて、前記第１遅延時間制御回路でのタイミング調整の更新間隔を調整することを特徴とする測距システム。
【請求項１２】
請求項１１記載の測距システムにおいて、
前記変動量が大きくなるに従って、前記タイミング調整の更新間隔を短くすることを特徴とする測距システム。
【請求項１３】
請求項１１又は１２記載の測距システムにおいて、
前記変動量が許容範囲にある場合は、前記タイミング調整の更新間隔が適正であるとして、前記タイミング調整の更新間隔の調整を行わないことを特徴とする測距システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発光部から放射した放射光が対象物で反射し、戻ってくる反射光を受光し、その受光量に応じた出力を用いてタイム・オブ・フライト（Ｔｉｍｅ  Ｏｆ  Ｆｌｉｇｈｔ：ＴＯＦ）法により、対象物までの距離を求める測距システムに関する。
【背景技術】
【０００２】
従来から、ＴＯＦ法を用いた測距装置は、非接触な測距を実現する外界センシング手法として、一般的に知られている（特許文献１及び２参照）。ＴＯＦ法は、発光部から対象物に向かって光を放射し、対象物で反射して戻ってくるまでの光の往復時間を受光部でセンシングして対象物までの距離を求める。そのため、発光部での光の放射タイミングと受光部での受光タイミングの同期が技術的な前提となる。
【０００３】
しかしながら、発光部を構成する発光素子自体の特性、受光部を構成する受光素子自体の特性、あるいは、発光部及び受光部に関連する各種素子や配線、回路の特性は、温度や湿度といった周辺環境に影響され変動する。そのため、製品出荷時にキャリブレーションを実施しても、刻々と変化する環境変動に対しては測距システムの測距精度を維持することが困難であり、誤差が拡大するおそれがある。そのため、既に、フィードバック制御を用いた発光部及び受光部の同期手法が提案されている（特許文献３参照）。
【０００４】
特許文献３では、発光素子用駆動回路から出力する発光タイミング信号の位相と、受光素子用駆動回路から出力する受光タイミング信号の位相との差（位相差）を位相比較回路にて検出し、発光素子用タイミング発生回路と発光素子用駆動回路の間に介在する遅延時間調整回路により、発光素子用の駆動回路に供給する発光タイミングを上述の位相差に応じて調整するようにしている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１−２８１３３６号公報
【特許文献２】特開平８−３１３２１５号公報
【特許文献３】特開２００９−２３６６５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、発光と受光のタイミングの同期のため重要となるのが位相比較回路での位相の検出手法である。特許文献３では、環境変動に対する位相比較回路自体の特性変化の対策が示されていない。位相比較回路自体の特性変化は、本来発光タイミングあるいは受光タイミングからのフィードバック制御では補正できないため、測距精度が確保できなくなるおそれがある。すなわち、位相比較回路（＝観測器）の出力特性が周辺環境に依存すると、本来の評価対象である発光素子用駆動回路や受光素子用駆動回路の特性変動のみを補正するべきであるにも関わらず、位相比較回路の出力特性変動をも加味して補正してしまい、評価対象に対して本来意図した位相調整を行うことができない。
【０００７】
また、高時間分解能で、且つ、安定性を実現するためにはフィードバック信号等に含まれる比較的短時間におけるタイミングの揺らぎ（ジッタ：ｊｉｔｔｅｒ）の影響を考慮する必要がある。ジッタの現れ方は原因により異なる。例えば、熱雑音に起因するジッタは時間に対してランダムであるが、電磁波等の外乱に影響され発生するジッタは周期性があったり突発的であったりする。
【０００８】
光速を扱うＴＯＦ方式の測距システムにおいては、このようなジッタの影響を考慮しつつ、高精度な時間分解能でタイミングを補正する必要がある。この場合、少ないサンプリング回数でフィードバック制御を実施するとかえって不安定性が増大し、同期に悪影響を及ぼす。一方で多いサンプリング回数でフィードバック制御を実施すると安定するが、タイミング補正回路の最小時間分解能よりも高精度に過剰にサンプリングを実施しても制御不能であり無駄な電力を消費する。
【０００９】
そのため、フィードバック制御を適正なサンプリング回数で実施する仕組みが必要となる。
【００１０】
本発明はこのような課題を考慮してなされたものであり、フィードバック制御によるタイミング差の補正において、周辺環境に左右されない安定した発光タイミングと受光タイミングの同期を維持することができ、しかも、適正なサンプリング回数でフィードバック制御を実施することができ、安定、且つ、高精度な測距システムを提供することを目的とする。
【課題を解決するための手段】
【００１１】
［１］  本発明に係る測距システムは、測距対象物に向けて放射光を放射する発光部と、前記放射光の前記測距対象物からの反射光を受光し、受光光量に応じた出力を行う受光部と、前記発光部及び前記受光部を制御する制御部と、前記受光部の出力を用いてタイム・オブ・フライト（Ｔｉｍｅ  Ｏｆ  Ｆｌｉｇｈｔ）法により前記測距対象物までの距離を演算する距離演算部と、を有する測距システムに関する。
【００１２】
前記制御部は、前記発光部の発光タイミング及び前記受光部の受光タイミングを規定するシーケンサと、基準クロックを生成し、前記シーケンサに前記基準クロックを出力する基準クロック生成部と、前記発光部を駆動する発光駆動部と、前記受光部を駆動する受光駆動部と、前記発光駆動部の前段に介在され、前記発光タイミングを補正するタイミング補正部と、を備える。
【００１３】
前記タイミング補正部は、回路起動シーケンス生成部と、遅延時間制御・タイミング補正用位相比較部と、タイミング補正制御ロジック回路とを有する。
【００１４】
そして、前記回路起動シーケンス生成部は、システム起動時に、前記タイミング補正制御ロジック回路に起動トリガ信号を出力して、該タイミング補正制御ロジック回路を起動する。タイミング補正制御ロジック回路は、前記起動トリガ信号に基づいて、前記遅延時間制御・タイミング補正用位相比較部に初期値を設定する。
【００１５】
その後、前記回路起動シーケンス生成部は、遅延時間制御・タイミング補正用位相比較部に起動信号を出力して、遅延時間制御・タイミング補正用位相比較部を起動する。
【００１６】
［２］  本発明において、前記遅延時間制御・タイミング補正用位相比較部は、第１遅延時間制御回路と、第２遅延時間制御回路と、タイミング補正用位相比較器とを有し、前記タイミング補正制御ロジック回路は、起動トリガ信号の入力に基づいて、前記第１遅延時間制御回路の初期値を固定にし、前記第１遅延時間制御回路、前記第２遅延時間制御回路及び前記タイミング補正用位相比較器を起動するようにしてもよい。
【００１７】
［３］  この場合、前記第１遅延時間制御回路、前記第２遅延時間制御回路及び前記タイミング補正用位相比較器のそれぞれは、各々第１遅延線及び第２遅延線を有し、前記タイミング補正部は、前記各第１遅延線での遅延時間を調整する第１遅延調整バイアスを生成する第１遅延同期ループ回路本体と、前記各第２遅延線での遅延時間を調整する第２遅延調整バイアスを生成する第２遅延同期ループ回路本体とをさらに有し、前記タイミング補正制御ロジック回路は、前記第１遅延時間制御回路、前記第２遅延時間制御回路及び前記タイミング補正用位相比較器の起動に先立って、前記第１遅延同期ループ回路本体及び前記第２遅延同期ループ回路本体を起動し、前記第１遅延調整バイアス及び前記第２遅延調整バイアスが安定した段階で、前記第１遅延時間制御回路、前記第２遅延時間制御回路及び前記タイミング補正用位相比較器を起動するようにしてもよい。
【００１８】
［４］  また、前記シーケンサにおいて前記基準クロックと同期した基準信号を生成し、該基準信号を前記第１遅延時間制御回路及び前記第２遅延時間制御回路に入力し、前記第１遅延時間制御回路は、前記基準信号を前記初期値に基づいて遅延させた信号を、前記発光駆動部に出力し、前記第２遅延時間制御回路は、前記基準信号を基準として、遅延時間をオフセットとたオフセット信号を出力し、前記タイミング補正用位相比較器は、前記オフセット信号と前記発光駆動部の出力信号との位相比較を行って、位相比較結果として出力し、前記タイミング補正制御ロジック回路は、前記位相比較結果に基づいてオフセット調整信号を生成して、前記第２遅延時間制御回路においてオフセット値を更新させるようにしてもよい。
【００１９】
［５］  タイミング補正制御ロジック回路は、オフセット値を更新し、前記位相比較結果が前記タイミング補正用位相比較器の検知範囲の中央値になった段階で、該オフセット値を更新後オフセット値として固定するようにしてもよい。
【００２０】
［６］  この場合、前記更新後オフセット値を前記第２遅延時間制御回路に記憶保持させるようにしてもよい。
【００２１】
［７］  そして、前記タイミング補正制御ロジック回路は、前記オフセット値を更新し、固定した後に取得した前記位相比較結果に基づいて遅延調整信号を生成し、該遅延調整信号により前記第１遅延時間制御回路を制御して、前記基準信号を遅延し、前記オフセット信号と前記発光駆動部の出力信号とが同じ位相となるように、前記第１遅延時間制御回路を補正制御するようにしてもよい。
【００２２】
［８］  前記タイミング補正制御ロジック回路は、任意のサンプリング回数分の前記位相比較結果から、サンプリング毎のジッタ量を計測し、前記ジッタ量に基づいて少なくともサンプリング間隔を調整するようにしてもよい。
【００２３】
［９］  この場合、前記ジッタ量が大きくなるに従って、前記サンプリング間隔を短くし、前記ジッタ量が小さくなるに従って、前記サンプリング間隔を長くすることが好ましい。
【００２４】
［１０］  前記ジッタ量が許容範囲にある場合は、前記サンプリング間隔が適正であるとして、前記サンプリング間隔の調整を行わないようにしてもよい。
【００２５】
［１１］  また、前記タイミング補正制御ロジック回路は、一定期間での前記位相比較結果の変動量に基づいて、前記第１遅延時間制御回路でのタイミング調整の更新間隔を調整するようにしてもよい。
【００２６】
［１２］  この場合、前記変動量が大きくなるに従って、前記タイミング調整の更新間隔を短くすることが好ましい。
【００２７】
［１３］  前記変動量が許容範囲にある場合は、前記タイミング調整の更新間隔が適正であるとして、前記タイミング調整の更新間隔の調整を行わないようにしてもよい。
【発明の効果】
【００２８】
本発明に係る測距システムによれば、フィードバック制御によるタイミング差の補正において、周辺環境に左右されない安定した発光タイミングと受光タイミングの同期を維持することができると共に、適正なサンプリング回数でフィードバック制御を実施することができ、高精度に測距対象物までの距離を測定することができる。
【図面の簡単な説明】
【００２９】
【図１】本実施の形態に係る測距システムの構成を示すブロック図である。
【図２】タイミング補正部の構成を示すブロック図である。
【図３】図３Ａは発光タイミング信号とオフセット信号が同期している状態を示す説明図であり、図３Ｂは周辺環境の影響によって発光タイミング信号がオフセット信号に対して位相遅れとなった状態を示す説明図であり、図３Ｃはタイミング補正部でのフィードバック制御によって位相遅れを吸収した状態を示す説明図である。
【図４】図４Ａは第１遅延同期ループ回路本体の内部構成を示すブロック図であり、図４Ｂは第２遅延同期ループ回路本体の内部構成を示すブロック図である。
【図５】第１遅延時間制御回路及び第２遅延時間制御回路の内部構成を示すブロック図である。
【図６】タイミング補正用位相比較器の内部構成を示すブロック図である。
【図７】タイミング補正用位相比較器の信号処理動作を示すタイミングチャートである。
【図８】回路起動シーケンス生成部とタイミング補正制御ロジック回路による第１動作シーケンスの処理動作を示すフローチャートである。
【図９】タイミング補正制御ロジック回路を起動した状態を示す動作概念図である。
【図１０】遅延同期ループ回路部及び遅延時間制御・タイミング補正用位相比較部を起動した状態を示す動作概念図である。
【図１１】各種回路の起動処理を示すタイムチャートである。
【図１２】オフセット値を更新している状態を示す動作概念図である。
【図１３】オフセット値を固定した状態を示す動作概念図である。
【図１４】タイミング調整信号を補正している状態を示す動作概念図である。
【図１５】回路起動シーケンス生成部とタイミング補正制御ロジック回路による第２動作シーケンスの処理動作を示すフローチャートである。
【図１６】タイミング調整の各更新間隔でのサンプリング回数を４回とした場合を示すタイムチャートである。
【図１７】タイミング調整処理を行わない場合とタイミング調整処理を行った後での周辺環境の影響による平均値の変動の違いと、ジッタ量によるサンプリング間隔の調整を示す説明図である。
【図１８】タイミング補正制御ロジック回路のサンプリング間隔調整部とジッタ量計測部での処理動作を示すブロック図である。
【図１９】タイミング調整の各更新間隔でのサンプリング回数を８回とした場合を示すタイムチャートである。
【図２０】タイミング調整の各更新間隔でのサンプリング回数を２回とした場合を示すタイムチャートである。
【図２１】タイミング補正制御ロジック回路のサンプリング間隔調整部、ジッタ量計測部、更新間隔調整部及び平均値変動量計測部での処理動作を示すブロック図である。
【図２２】サンプリングを行う期間と、タイミング調整の更新間隔の変更及びサンプリング間隔の変更を行う期間の好ましい例を示す説明図である。
【発明を実施するための形態】
【００３０】
以下、本発明に係る測距システムの実施の形態例を図１〜図２２を参照しながら説明する。
【００３１】
本実施の形態に係る測距システム１０は、図１に示すように、測距対象物１２に向けて放射光１４を放射する発光部１６と、放射光１４の測距対象物１２からの反射光１８を受光し、受光光量に応じた出力を行う受光部２０と、発光部１６及び受光部２０を制御する制御部２２と、受光部２０の出力を用いてタイム・オブ・フライト法により測距対象物までの距離を演算する距離演算部２４と、を有する。なお、受光部２０からの出力は、Ａ／Ｄ変換器２６でデジタル信号に変換した後、距離演算部２４に出力する。
【００３２】
制御部２２は、基準クロック生成部２８と、シーケンサ３０と、発光駆動部３２と、受光駆動部３４と、タイミング補正部３６とを有する。
【００３３】
基準クロック生成部２８は、温度や湿度等の周辺環境にほとんど影響されない水晶振動子を基準クロック周波数信号として用いた例えばＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路等によって構成し、基準クロックｃｌｋを生成し、少なくともシーケンサ３０に基準クロックｃｌｋを出力する。
【００３４】
シーケンサ３０は、発光部１６の発光タイミング及び受光部２０の受光タイミングを規定する。具体的には、発光部１６での発光タイミングの基準となる発光基準信号Ｐｅ２及び受光部２０での受光タイミングの基準となる受光基準信号Ｐｅ２を生成する。例えば図１に示すように、シーケンサ３０は、第１信号生成回路３８ａ、第２信号生成回路３８ｂ、第１クロック同期回路４０ａ及び第２クロック同期回路４０ｂを有する。第１信号生成回路３８ａは、発光タイミングの基となる信号Ｐｅ１を生成し、第２信号生成回路３８ｂは、受光タイミングの基となる信号Ｐｒ１を生成する。第１クロック同期回路４０ａは、例えばD型フリップフロップにより構成し、第１クロック同期回路４０ａのＤ端子には信号Ｐｅ１を供給し、ＣＫ端子には基準クロックｃｌｋを供給する。このとき、第１クロック同期回路４０ａのＱ端子からは基準クロックｃｌｋに同期した信号Ｐｅ１、すなわち、発光基準信号Ｐｅ２が出力される。同様に、第２クロック同期回路４０ｂのＤ端子には信号Ｐｒ１を供給し、ＣＫ端子には基準クロックｃｌｋを供給する。このとき、第２クロック同期回路４０ｂのＱ端子からは基準クロックｃｌｋに同期した信号Ｐｒ１、すなわち、受光基準信号Ｐｒ２が出力される。
【００３５】
発光駆動部３２は、後述するタイミング補正部３６からのタイミング調整信号Ｐｅ３に基づいて発光部１６を駆動制御する。例えばタイミング調整信号Ｐｅ３により、放射光１４を放射するための発光タイミング信号Ｐｅ４を生成して出力する。発光部１６は、発光駆動部３２からの発光タイミング信号Ｐｅ４により、例えばパルス発光した放射光１４を放射する。
【００３６】
受光駆動部３４は、シーケンサ３０からの受光基準信号Ｐｒ２に基づいて受光部２０を駆動制御する。例えば受光基準信号Ｐｒ２により、反射光１８を受光する期間を規定する受光タイミング信号Ｐｒ４（＝電子シャッタタイミング信号）を生成し、受光部２０を駆動制御する。受光部２０は、受光タイミング信号Ｐｒ４により規定された期間（電子シャッタ期間）の間の反射光１８の光量を受光し、受光部２０の出力値に反映する。
【００３７】
この受光駆動部３４は、図１では、受光部２０、Ａ／Ｄ変換器２６、基準クロック生成部２８、シーケンサ３０及びタイミング補正部３６と共に１つの固体撮像装置４２に実装している。そのため、受光駆動部３４にクロック同期回路を実装し、クロック同期した受光タイミング信号Ｐｒ４を出力する等の対策が可能である。従って、受光基準信号Ｐｒ２と同等に、クロック同期した受光タイミング信号Ｐｒ４を受光部２０に直接供給することが比較的容易である。
【００３８】
一方、固体撮像装置４２に発光部１６を実装することが困難であるため、上述した発光駆動部３２や発光部１６は、固体撮像装置４２の外部に設置している。そのため、シーケンサ３０からの発光基準信号Ｐｅ２と発光駆動部３２からの発光タイミング信号Ｐｅ４のタイミング差（位相差）は、温度や湿度といった周辺環境に影響され、安定したタイミング差を維持することが困難である。
【００３９】
そこで、タイミング補正部３６を、シーケンサ３０と発光駆動部３２との間に配置し、シーケンサ３０からの発光基準信号Ｐｅ２と発光駆動部３２からの発光タイミング信号Ｐｅ４の遅延差が常に一定となるように、発光基準信号Ｐｅ２に対して遅延制御した発光タイミング信号Ｐｅ３を生成し発光駆動部３２に供給することで、発光基準信号Ｐｅ２と発光タイミング信号Ｐｅ４、さらには発光タイミング信号Ｐｅ４と受光タイミング信号Ｐｒ４の同期を図る。
【００４０】
ここで、タイミング補正部３６の構成例について図２を参照しながら説明する。
【００４１】
タイミング補正部３６は、図２に示すように、回路起動シーケンス生成部４３と、遅延同期ループ回路部４４と、遅延時間制御・タイミング補正用位相比較部４５と、タイミング補正制御ロジック回路４６とを有する。
【００４２】
回路起動シーケンス生成部４３は、各種回路を起動する機能を有し、詳細は後述する。
【００４３】
遅延同期ループ回路部４４は、初期バイアス設定回路４７と、第１遅延線を有する第１遅延同期ループ回路本体４８ａと、第２遅延線を有する第２遅延同期ループ回路本体４８ｂとを有する。
【００４４】
遅延時間制御・タイミング補正用位相比較部４５は、第１遅延線及び第２遅延線を有する第１遅延時間制御回路５０と、第１遅延線及び第２遅延線を有する第２遅延時間制御回路５２と、第１遅延線及び第２遅延線を有するタイミング補正用位相比較器５４とを有する。
【００４５】
タイミング補正制御ロジック回路４６は、サンプリング間隔調整部５５と、ジッタ量計測部５６と、更新間隔調整部５７と、平均値変動量計測部５８と、オフセット調整信号生成部６０と、遅延調整信号生成部６２とを有する。
【００４６】
第１遅延同期ループ回路本体４８ａは、時間分解能設定部５３からの第１遅延段数制御信号Ｓｐｒｅｃ１に基づいて、第１遅延調整バイアスＶｂ１（電圧）を生成し、第１遅延時間制御回路５０、第２遅延時間制御回路５２及びタイミング補正用位相比較器５４の各第１遅延線の遅延素子の１段当たりの遅延時間を設定する。
【００４７】
第２遅延同期ループ回路本体４８ｂは、時間分解能設定部５３からの第２遅延段数制御信号Ｓｐｒｅｃ２に基づいて、第２遅延調整バイアスＶｂ２（電圧）を生成し、第１遅延時間制御回路５０、第２遅延時間制御回路５２及びタイミング補正用位相比較器５４の各第２遅延線の遅延素子１段当たりの遅延時間を設定する。
【００４８】
初期バイアス設定回路４７は、第１遅延同期ループ回路本体４８ａ及び第２遅延同期ループ回路本体４８ｂにおいて、回路電源投入時や回路起動時での遅延調整バイアスが定まらないことに起因した、間違った遅延位相差でのロック（擬似ロック）現象を防止する回路であり、後述する回路起動シーケンス生成部４３によって起動し、正常なロック状態に収束するバイアス範囲にある初期遅延調整バイアスＶｂ０（電圧）を第１遅延同期ループ回路本体４８ａ及び第２遅延同期ループ回路本体４８ｂに供給する。回路電源投入時や回路起動の直前に、予め初期遅延調整バイアスＶｂ０を入力することで、常に正しい位相ロック状態動作を補償する。
【００４９】
第１遅延時間制御回路５０、第２遅延時間制御回路５２及びタイミング補正用位相比較器５４は、第１遅延調整バイアスＶｂ１及び第２遅延調整バイアスＶｂ２の安定後に回路起動シーケンス生成部４３により起動する。
【００５０】
第１遅延時間制御回路５０にはシーケンサ３０からの発光基準信号Ｐｅ２を入力する。第１遅延時間制御回路５０は、発光基準信号Ｐｅ２のタイミング（位相）を調整して第１タイミング調整信号Ｐｅ３として発光駆動部３２に入力する。
【００５１】
第２遅延時間制御回路５２にはシーケンサ３０からの発光基準信号Ｐｅ２を入力する。この第２遅延時間制御回路５２は、例えば測距システム１０の出荷時やその後のキャリブレーションの際に、タイミング補正制御ロジック回路４６からのオフセット調整信号Ｓ２によって、遅延時間（オフセット時間）を設定（あるいは再設定）する。すなわち、図３Ａに示すように、発光基準信号Ｐｅ２の例えば立ち下り時（立ち上がり時でもよい）と、発光タイミング信号Ｐｅ４の例えば立ち下り時（立ち上がり時でもよい）との間には時間的な一定のずれ、すなわち、オフセット時間Ｔｏｆｆｓｅｔが存在する。このオフセット時間Ｔｏｆｆｓｅｔは、測距システム１０の経時変化によって変動する。そこで、測距システム１０の出荷時やその後に行われる定期的あるいは不定期のキャリブレーションの際に、オフセット時間Ｔｏｆｆｓｅｔを取得し、取得したオフセット時間Ｔｏｆｆｓｅｔの情報をタイミング補正制御ロジック回路４６に与えて、タイミング補正制御ロジック回路４６から新たなオフセット時間Ｔｏｆｆｓｅｔに対応したオフセット調整信号Ｓ２を出力し、第２遅延時間制御回路５２に供給することによって、第２遅延時間制御回路５２にオフセット時間Ｔｏｆｆｓｅｔを設定（あるいは再設定）する。従って、第２遅延時間制御回路５２に入力された発光基準信号Ｐｅ２は、設定されたオフセット時間Ｔｏｆｆｓｅｔだけ遅延し、オフセット信号Ｐｅ５として出力される。
【００５２】
タイミング補正用位相比較器５４の第１入力端子φｅ４には発光駆動部３２からの発光タイミング信号Ｐｅ４を入力し、第２入力端子φｅ５には第２遅延時間制御回路５２からのオフセット信号Ｐｅ５を入力する。タイミング補正用位相比較器５４は、例えば図３Ｂに示すように、オフセット信号Ｐｅ５の例えば立ち下り時と発光タイミング信号Ｐｅ４の例えば立ち下り時との時間差（位相差ΔＴｃｈａｎｇｅ）を検出し、位相比較結果Ｓ１として出力する。特に、タイミング補正用位相比較器５４は、オフセット信号Ｐｅ５と発光タイミング信号Ｐｅ４との時間差（位相差ΔＴｃｈａｎｇｅ）に応じたデジタル信号に変換し、該デジタル信号を位相比較結果Ｓ１として出力し、タイミング補正制御ロジック回路４６に入力する。
【００５３】
タイミング補正制御ロジック回路４６は、位相比較結果Ｓ１に基づいた遅延調整信号Ｓ３を生成して出力し、第１遅延時間制御回路５０に入力する。第１遅延時間制御回路５０は、遅延調整信号Ｓ３に基づいて発光基準信号Ｐｅ２の遅延時間を調整して、タイミング調整信号Ｐｅ３として出力する。遅延調整信号Ｓ３がアナログ信号であれば、電圧値、電流値等が挙げられる。遅延調整信号Ｓ３はデジタル信号であってもよい。なお、タイミング補正制御ロジック回路４６の機能は、外部のＣＰＵ及びメモリを備える組み込みコンピュータやＦＰＧＡ等のハードウェアに置き換えて実現させてもよい。
【００５４】
例えば図３Ｂに示すように、周辺環境の影響によって、発光タイミング信号Ｐｅ４が、オフセット時間Ｔｏｆｆｓｅｔよりもある時間（変動時間と記す）だけ遅延した場合、タイミング補正用位相比較器５４において位相差ΔＴｃｈａｎｇｅ（変動時間）を検出して、位相比較結果Ｓ１を出力し、タイミング補正制御ロジック回路４６は位相比較結果Ｓ１に基づいた遅延調整信号Ｐｅ３を出力する。第１遅延時間制御回路５０は、発光基準信号Ｐｅ２を遅延調整信号Ｓ３に基づいた時間だけ遅延して、タイミング調整信号Ｐｅ３として出力する。つまり、図３Ｃに示すように、第１遅延時間制御回路５０は、発光基準信号Ｐｅ２を上述した位相差ΔＴｃｈａｎｇｅ（変動時間）と同じ時間（ΔＴｃｏｎｔｒｏｌ）だけ遅延し、発光基準信号Ｐｅ２のタイミングを調整して、タイミング調整信号Ｐｅ３として発光駆動部３２に出力することから、発光タイミング信号Ｐｅ４の例えば立ち下り時とオフセット信号Ｐｅ５の立ち下り時とが同期するようになり、周辺環境による変動時間分をフィードバック制御により吸収して、タイミング的に正確な発光タイミング信号Ｐｅ４として発光部１６に供給することができる。これによって測距対象物１２までの距離を周辺環境に影響されずに測定することが可能となる。
【００５５】
ところで、基準クロックｃｌｋとして、クロック周波数が例えば２５０ＭＨｚのクロック信号を想定した場合、クロックの立ち上がり及び立ち下りを回路のトリガタイミングとして使うとしても、その時間分解能は２ｎｓｅｃ程度である。放射光１４は例えば１ｎｓｅｃで約３００ｍｍ進むが、測距システム１０では、往復の光路を測定するため、測距値に換算すると、１５０ｍｍに相当する。そのため、２ｎｓｅｃの時間分解能でタイミングを調整すると、測距値３００ｍｍ単位での調整となり、この測距分解能未満でのタイミング調整ができない。例えば数mmオーダーでの測距性能を得るためには、数１０ｐｓｅｃのオーダーの時間分解能が必要となる。
【００５６】
そこで、本実施の形態では、第１遅延時間制御回路５０、第２遅延時間制御回路５２、タイミング補正用位相比較器５４を、それぞれ第１遅延線と第２遅延線とを有する回路にて構成し、第１遅延同期ループ回路本体４８ａで生成された第１遅延調整バイアスＶｂ１（電圧）を各第１遅延線に印加し、第２遅延同期ループ回路本体４８ｂで生成された第２遅延調整バイアスＶｂ２（電圧）を各第２遅延線に印加することで、第１遅延線を構成する複数の遅延素子での各遅延時間τ１と第２遅延線を構成する複数の遅延素子での各遅延時間τ２とを異ならせる。さらに、第１遅延時間制御回路５０及び第２遅延時間制御回路５２では、第１遅延線から第２遅延線への経路を可変にして、｜τ１−τ２｜の時間分解能を得るようにし、タイミング補正用位相比較器５４では、ＴＤＣ回路にノギスの原理（バーニアの原理）を用いて、｜τ１−τ２｜の時間分解能で位相比較を行えるようにしている。これにより、数ｐｓｅｃ〜数１０ｐｓｅｃのオーダーの時間分解能を実現することができ、数ｍｍオーダーの測距値精度を補償することが可能となる。
【００５７】
ここで、タイミング補正部３６の具体的な回路構成例について図４Ａ〜図７を参照しながら説明する。
【００５８】
先ず、第１遅延同期ループ回路本体４８ａは、図４Ａに示すように、基準クロックｃｌｋを入力とする第１遅延線ＤＬ１と、第１遅延段数制御信号Ｓｐｒｅｃ１に基づいて第１遅延線ＤＬ１の遅延段数を設定する複数の第１セレクタ６６ａと、第１遅延線ＤＬ１からの出力と基準クロックｃｌｋとの位相差を検出する第１クロック位相比較器６８ａと、第１クロック位相比較器６８ａからの出力信号に基づき、加算あるいは減算電荷を生成する第１チャージポンプ７０ａと、第１チャージポンプ７０ａの出力電荷を累算し、第１遅延調整バイアスＶｂ１（電圧）として出力する第１ローパスフィルタ７２ａとを有する。この第１遅延調整バイアスＶｂ１は、第１遅延線ＤＬ１に供給し、第１遅延同期ループ回路本体４８ａのフィードバックループを形成し、且つ、外部に第１遅延調整バイアスＶｂ１を出力可能になっている。
【００５９】
第１遅延線ＤＬ１は、複数の第１遅延素子７４ａを直列に接続して構成し、各第１遅延素子７４ａの前段には、それぞれ第１セレクタ６６ａが接続されている。各第１遅延素子７４ａは、第１遅延調整バイアスＶｂ１によって遅延時間が制御される例えばインバータ遅延素子により構成する。各第１セレクタ６６ａは、第１遅延段数制御信号Ｓｐｒｅｃ１のそれぞれ対応するバイナリ値（「１」又は「０」）に応じて経路を選択するようになっている。例えば入力側から見て１番目の第１セレクタ６６ａは、第１遅延段数制御信号Ｓｐｒｅｃ１の例えばＭＳＢ（最上位ビット）のバイナリ値に応じて基準クロックｃｌｋと接地電圧Ｖｓｓのいずれかを選択する。この例では、バイナリ値が「１」のとき、基準クロックｃｌｋを選択し、バイナリ値が「０」のとき、接地電圧Ｖｓｓを選択する。入力側から見て２番目以降の第１セレクタ６６ａは、バイナリ値が「１」のとき、基準クロックｃｌｋを選択し、バイナリ値が「０」のとき、１つ前の第１遅延素子７４ａからの出力を選択する。すなわち、複数の第１セレクタ６６ａによって、遅延段数を制御している。
【００６０】
従って、例えば１６個の第１遅延素子７４ａがそれぞれ第１セレクタ６６ａを介在させて直列に接続されている場合を想定したとき、第１遅延線ＤＬ１として、１４個の第１遅延素子７４ａを使用する場合は、第１遅延段数制御信号Ｓｐｒｅｃ１として、
ＭＳＢ                        ＬＳＢ
↓                            ↓
「００１０００００００００００００」
を時間分解能設定部５３から供給する。これにより、出力側から見て１４番目の第１セレクタ６６ａが基準クロックｃｌｋを選択し、出力側から見て１番目〜１３番目の第１セレクタ６６ａがそれぞれ１つ前の第１遅延素子７４ａの出力を選択することになり、１４個の連続した第１遅延素子７４ａによる第１遅延線ＤＬ１が構成されることになる。なお、第１遅延線ＤＬ１としては、実際には、１００個以上の第１遅延素子７４ａを用いてもよい。
【００６１】
この第１遅延同期ループ回路本体４８ａでは、第１遅延線ＤＬ１が、基準クロックｃｌｋを１周期遅らせるように動作し、第１遅延線ＤＬ１の出力と基準クロックｃｌｋとの立ち上がりタイミングあるいは立ち下りタイミングを第１クロック位相比較器６８ａで比較する。比較結果に基づき、第１チャージポンプ７０ａや第１ローパスフィルタ７２ａが動作することで、第１遅延線ＤＬ１の出力と基準クロックｃｌｋの位相差を相殺するように常にフィードバック制御する。これにより、第１遅延素子７４ａの遅延値（τ１）を生成するための第１遅延調整バイアスＶｂ１を得る。第１遅延素子７４ａの数を増やすほど、各第１遅延素子７４ａでの遅延時間（τ１）は短くなる。なお、第１遅延同期ループ回路本体４８ａは、集積回路の製造ばらつきや周辺環境の変動等に対して安定した基準クロックｃｌｋを基準にして、自律的な自己フィードバックの機能を有しているため、製造ばらつきや周辺環境変動に対応した第１遅延調整バイアスＶｂ１を生成することができる。
【００６２】
第２遅延同期ループ回路本体４８ｂは、上述した第１遅延同期ループ回路本体４８ａと同様の構成を有し、図４Ｂに示すように、基準クロックｃｌｋを入力とする第２遅延線ＤＬ２と、第２遅延段数制御信号Ｓｐｒｅｃ２に基づいて第２遅延線ＤＬ２の遅延段数を設定する複数の第２セレクタ６６ｂと、第２遅延線ＤＬ２からの出力と基準クロックｃｌｋとの位相差を検出する第２クロック位相比較器６８ｂと、第２クロック位相比較器６８ｂからの出力信号に基づき、加算あるいは減算電荷を生成する第２チャージポンプ７０ｂと、第２チャージポンプ７０ｂの出力電荷を累算し、第２遅延調整バイアスＶｂ２（電圧）として出力する第２ローパスフィルタ７２ｂとを有する。この第２遅延調整バイアスＶｂ２は、第２遅延線ＤＬ２に供給し、第２遅延同期ループ回路本体４８ｂのフィードバックループを形成し、且つ、外部に第２遅延調整バイアスＶｂ２を出力可能になっている。
【００６３】
第２遅延線ＤＬ２は、複数の第２遅延素子７４ｂを直列に接続して構成し、各第２遅延素子７４ｂの前段には、それぞれ第２セレクタ６６ｂが接続されている。各第２遅延素子７４ｂは、第２遅延調整バイアスＶｂ２によって遅延時間が制御される例えばインバータ遅延素子により構成する。これら第２遅延素子７４ｂ、第２セレクタ６６ｂ及び第２遅延段数制御信号Ｓｐｒｅｃ２の構成については、上述した第１遅延素子７４ａ、第１セレクタ６６ａ及び第１遅延段数制御信号Ｓｐｒｅｃ１と同じであるため、その重複説明を省略する。
【００６４】
この第２遅延同期ループ回路本体４８ｂにおいても、第２遅延線ＤＬ２は、基準クロックｃｌｋを１周期遅らせるように動作し、第２遅延線ＤＬ２の出力と基準クロックｃｌｋとの立ち上がりタイミングあるいは立ち下りタイミングを第２クロック位相比較器６８ｂで比較する。比較結果に基づき、第２チャージポンプ７０ｂや第２ローパスフィルタ７２ｂが動作することで、第２遅延線ＤＬ２の出力と基準クロックｃｌｋの位相差を相殺するように常にフィードバック制御する。これにより、第２遅延素子７４ｂの遅延値(τ２)を生成するための第２遅延調整バイアスＶｂ２を得る。第２遅延素子７４ｂの数を増やすほど、各第２遅延素子７４ｂでの遅延時間（τ２）は短くなる。
【００６５】
ところで、第１遅延素子７４ａと第２遅延素子７４ｂの回路構成と回路を構成するトランジスタサイズ等は互いに同じである。従って、第１遅延線ＤＬ１で選択した第１遅延素子７４ａの数と、第２遅延線ＤＬ２で選択した第２遅延素子７４ｂの数が同じであれば、各第１遅延素子７４ａの遅延時間（第１遅延時間τ１）と各第２遅延素子７４ｂの遅延時間（第２遅延時間τ２）は同じになる。
【００６６】
しかし、本実施の形態では、ノギスの原理を利用するため、第１遅延時間τ１と第２遅延時間τ２は差を持つ。そのため、第１遅延線ＤＬ１で選択する第１遅延素子７４ａの数と、第２遅延線ＤＬ２で選択する第２遅延素子７４ｂの数は差を持つ。例えば第１遅延素子７４ａの数を第２遅延素子７４ｂの数よりも多くして、第１遅延時間τ１を数１００ｐｓｅｃ、第２遅延時間τ２を（数１００＋数１０）ｐｓｅｃとする。このとき、遅延時間の差｜τ１−τ２｜は数１０ｐｓｅｃ程度となる。
【００６７】
第１遅延時間制御回路５０は、図５に示すように、第１遅延同期ループ回路本体４８ａの第１遅延線ＤＬ１と同様の構成を有し、発光基準信号Ｐｅ２を入力とする第１遅延線ＤＬ１と、第２遅延同期ループ回路本体４８ｂの第２遅延線ＤＬ２と同様の構成を有し、同じく発光基準信号Ｐｅ２もしくは、発光基準信号Ｐｅ２の第１遅延線ＤＬ１を経由した信号を入力とする第２遅延線ＤＬ２と、遅延調整信号Ｓ３に基づいて第１遅延線ＤＬ１から第２遅延線ＤＬ２への経路を切り替える複数の第２セレクタ６６ｂとを有する。
【００６８】
第１遅延線ＤＬ１は、複数の第１遅延素子７４ａを直列に接続して構成し、各第１遅延素子７４ａの前段には、それぞれ第１セレクタ６６ａを接続する。各第１セレクタ６６ａは特性ダミーであって、第２遅延線ＤＬ２と負荷をそろえるために接続する。入力側から見て１番目の第１セレクタ６６ａは発光基準信号Ｐｅ２を固定で選択し、入力側から見て２番目以降の第１セレクタ６６ａは、１つ前の第１遅延素子７４ａからの出力を固定で選択するようになっている。なお、第１遅延線ＤＬ１の出力側端（終端）も遅延線最終段の負荷特性を最終段以前の特性とあわせるための特性ダミーインバータ遅延回路を接続する。
【００６９】
第２遅延線ＤＬ２は、複数の第２遅延素子７４ｂを直列に接続して構成し、各第２遅延素子７４ｂの前段には、それぞれ第２セレクタ６６ｂを接続する。各第２セレクタ６６ｂは、遅延調整信号Ｓ３のそれぞれ対応するバイナリ値（「１」又は「０」）に応じて経路を選択するようになっている。例えば入力側から見て１番目の第２セレクタ６６ｂは、遅延調整信号Ｓ３の例えばＭＳＢ（最上位ビット）のバイナリ値に応じて発光基準信号Ｐｅ２と接地電圧Ｖｓｓのいずれかを選択する。この例では、バイナリ値が「１」のとき、発光基準信号Ｐｅ２を選択し、バイナリ値が「０」のとき、接地電圧Ｖｓｓを選択する。入力側から見て２番目以降の第２セレクタ６６ｂは、バイナリ値が「１」のとき、１つ前の第１遅延素子７４ａからの出力を選択し、バイナリ値が「０」のとき、１つ前の第２遅延素子７４ｂからの出力を選択する。
【００７０】
従って、例えば１６個の第１遅延素子７４ａがそれぞれ第１セレクタ６６ａを介在させて直列に接続され、１６個の第２遅延素子７４ｂがそれぞれ第２セレクタ６６ｂを介在させて直列に接続されている場合を想定したとき、第１遅延線ＤＬ１として２個の第１遅延素子７４ａを選択し、第２遅延線ＤＬ２として１４個の第２遅延素子７４ｂを選択する場合は、遅延調整信号Ｓ３として、
ＭＳＢ                        ＬＳＢ
↓                            ↓
「００１０００００００００００００」
がタイミング補正制御ロジック回路４６から供給する。これにより、入力側から見て２番目の第１遅延素子７４ａから入力側から見て３番目の第２遅延素子７４ｂへの経路が選択され、その結果、発光基準信号Ｐｅ２が遅延時間｛（２×τ１）＋（１４×τ２）｝だけ遅延されたタイミング調整信号Ｐｅ３として出力される。同様に、第１遅延線ＤＬ１として３個の第１遅延素子７４ａを選択し、第２遅延線ＤＬ２として１３個の第２遅延素子７４ｂを選択した場合は、入力側から見て３番目の第１遅延素子７４ａから入力側から見て４番目の第２遅延素子７４ｂへの経路が選択され、その結果、発光基準信号Ｐｅ２が遅延時間｛（３×τ１）＋（１３×τ２）｝だけ遅延されたタイミング調整信号Ｐｅ３として出力される。前者と後者の遅延時間の差は、｜｛（２×τ１）＋（１４×τ２）｝−｛（３×τ１）＋（１３×τ２）｝｜＝｜τ２−τ１｜となり、第２セレクタ６６ｂによって経路を切り替えることにより、｜τ２−τ１｜の時間分解能を得ることができる。なお、上述の例では、１６個の第１遅延素子７４ａ及び１６個の第２遅延素子７４ｂの場合を示したが、実際には、１００個以上の第１遅延素子７４ａ及び１００個以上の第２遅延素子７４ｂを用いてもよい。
【００７１】
第２遅延時間制御回路５２は、上述した第１遅延時間制御回路５０（図５参照）と同様の構成を有するため、その重複説明を省略するが、第２セレクタ６６ｂは、オフセット調整信号Ｓ２のそれぞれ対応するバイナリ値（「１」又は「０」）に応じて経路を選択するようになっている。この第２遅延時間制御回路５２においても、第２セレクタ６６ｂによって経路を切り替えることにより、｜τ２−τ１｜の時間分解能を得ることができる。
【００７２】
タイミング補正用位相比較器５４は、図６に示すように、発光タイミング信号Ｐｅ４を入力とする第１遅延線ＤＬ１と、オフセット信号Ｐｅ５を入力とする第２遅延線ＤＬ２と、遅延素子に応じて配列された複数のフリップフロップ回路７６（ここではＤ型フリップフロップ）を有する位相判定回路７８と、デコーダ８０とを有する。
【００７３】
第１遅延線ＤＬ１は、それぞれ第１遅延調整バイアスＶｂ１により遅延時間を制御可能な複数の第１遅延素子７４ａを直列に接続して構成している。第２遅延線ＤＬ２も、それぞれ第２遅延調整バイアスＶｂ２により遅延時間が制御可能な複数の第２遅延素子７４ｂを直列に接続し構成している。なお、第１遅延線ＤＬ１及び第２遅延線ＤＬ２の最終段には、それぞれ最終段の負荷特性が最終段以前の特性と差が出ないように特性ダミー用遅延素子を接続する。
【００７４】
第１遅延調整バイアスＶｂ１及び第２遅延調整バイアスＶｂ２によって、第２遅延素子７４ｂの遅延時間τ２を、第１遅延素子７４ａの遅延時間τ１よりも長く設定すると、発光タイミング信号Ｐｅ４が周辺環境の影響によって遅延して、オフセット信号Ｐｅ５に対して発光タイミング信号Ｐｅ４が位相遅れとなって入力された場合、上述した遅延時間の違いにより、オフセット信号Ｐｅ５に対して発光タイミング信号Ｐｅ４は位相遅れが徐々に小さくなり、第１遅延線ＤＬ１及び第２遅延線ＤＬ２の途中から、今度は、オフセット信号Ｐｅ５に対して発光タイミング信号Ｐｅ４が位相進みとなり、位相進みは徐々に拡大する。
【００７５】
位相判定回路７８は、例えば第１遅延素子７４ａ（又は第２遅延素子６４ｂ）の個数＋１個分のフリップフロップ回路７６を有する。各フリップフロップ回路７６はそれぞれＤ型フリップフロップにて構成する。そのうち、第１遅延素子７４ａ（又は第２遅延素子７４ｂ）の個数分のフリップフロップ回路７６を、第１遅延素子７４ａ（又は第２遅延素子７４ｂ）に対応して配置し、Ｄ端子には、対応する第１遅延素子７４ａの出力を入力し、ＣＫ端子には、対応する第２遅延素子７４ｂの出力を入力する。入力側から見て１番目のフリップフロップ回路７６は、Ｄ端子に発光タイミング信号Ｐｅ４を入力し、ＣＫ端子に、第１オフセット信号Ｐｅ５を入力する。本実施の形態では、第１遅延素子７４ａとしてインバータ遅延素子を用いているため、発光タイミング信号Ｐｅ４を反転し遅延させた信号波形を出力する第１遅延素子７４ａが存在する。例えば入力側から見て奇数番目の第１遅延素子７４ａの出力波形は、発光タイミング信号Ｐｅ４を反転し遅延させた信号波形となり、入力側から見て偶数番目の第１遅延素子７４ａの出力波形は、発光タイミング信号Ｐｅ４をそのまま遅延させた信号波形となる。これは、第２遅延線ＤＬ２においても同様であり、入力側から見て奇数番目の第２遅延素子７４ｂの出力波形は、オフセット信号Ｐｅ５を反転し遅延させた信号波形となり、入力側から見て偶数番目の第２遅延素子７４ｂの出力波形は、オフセット信号Ｐｅ５をそのまま遅延させた信号波形となる。
【００７６】
従って、発光タイミング信号Ｐｅ４が周辺環境の影響によって遅延した場合、発光タイミング信号Ｐｅ４がオフセット信号Ｐｅ５よりも位相遅れとなっている例えば入力側から２ｊ＋１（奇数）番目のフリップフロップ回路７６では、図７に示すように、ＣＫ端子の入力が２値論理のＨｉｇｈになった時点で、Ｄ端子の入力が２値論理のＬｏｗであることから、Ｑ端子からは論理値「０」を出力し、例えば入力側から２ｊ＋２（偶数）番目のフリップフロップ回路７６では、ＣＫ端子の入力がＬｏｗになった時点で、Ｄ端子の入力がＨｉｇｈであることから、Ｑ端子から論理値「１」を出力する。すなわち、位相遅れを示す論理値が奇数番目と偶数番目とで互いに反転した論理値となる。
【００７７】
同様に、第１遅延線ＤＬ１及び第２遅延線ＤＬ２の途中から発光タイミング信号Ｐｅ４がオフセット信号Ｐｅ５よりも位相進みとなる例えば入力側から２ｊ＋４（偶数）番目のフリップフロップ回路７６では、ＣＫ端子の入力がＬｏｗになった時点で、Ｄ端子の入力がＬｏｗであることから、Ｑ端子からは論理値「０」を出力し、例えば入力側から２ｊ＋５（偶数）番目のフリップフロップ回路７６では、ＣＫ端子の入力がＨｉｇｈになった時点で、Ｄ端子の入力がＨｉｇｈであることから、Ｑ端子から論理値「１」を出力する。すなわち、位相進みを示す論理値が奇数番目と偶数番目とで互いに反転した論理値となる。
【００７８】
そこで、例えば偶数番目のフリップフロップ回路７６からの出力を反転（ビット反転）するＮＯＴゲート８２（図６参照）を接続して、発光タイミング信号Ｐｅ４がオフセット信号Ｐｅ５よりも位相遅れを示す論理値が奇数番目と偶数番目とで共に論理値「０」、位相進みを示す論理値が奇数番目と偶数番目とで共に論理値「１」となるようにしている。これにより、オフセット信号Ｐｅ５に対して位相遅れで入力した発光タイミング信号Ｐｅ４が第１遅延線ＤＬ１の途中でオフセット信号Ｐｅ５を追い抜いた時点で論理値が「０」から「１」に反転（ビット反転）する形態の位相判定信号Ｄｂを得る。デコーダ８０は、位相判定回路７８からの位相判定信号Ｄｂをデコードし、タイミング補正制御ロジック回路４６に受け渡す。
【００７９】
デコーダ８０でのデコード手法としては、以下の２つの手法が挙げられる。
【００８０】
第１デコード手法は、下記表１に示すように、位相判定回路６８からの位相判定信号Ｄｂを最下位ビットから１が並ぶ数で１対１に変換（温度計コード変換）し、位相差値Ｓ１（第１位相比較結果）として出力する。
【００８１】
【表１】
0005936405.tif 000002
【００８２】
第２デコード手法は、下記表２に示すように、位相判定回路７８からの位相判定信号Ｄｂのうち、論理値が「１」のビットの数をデジタル値に変換し、位相差値Ｓ１として出力する。この場合、０と１が仮にノイズ等の揺らぎで連続でない場合でも、デコードすることができるため、上述の第１デコード手法よりも好ましいが、デコーダ８０に１の個数をカウントする回路を必要とする。
【００８３】
【表２】
0005936405.tif 000003
【００８４】
タイミング補正部３６では、第１遅延時間制御回路５０及び第２遅延時間制御回路５２において、複数の第１遅延素子７４ａ（遅延時間τ１）を直列に配置した第１遅延線ＤＬ１と第１遅延線ＤＬ１に対応して複数の第２遅延素子７４ｂ（遅延時間τ２）を直列に配置した第２遅延線ＤＬ２との間で経路を選択可能にして、｜τ１−τ２｜の時間分解能を得るようにしており、また、タイミング補正用位相比較器５４では、第１遅延線ＤＬ１と、第２遅延線ＤＬ２と、フリップフロップ回路７６及び位相判定回路７８を用いてノギスの原理（バーニアの原理）を適応して、｜τ１−τ２｜の時間分解能で位相比較を行うようにしている。これにより、数１０ｐｓｅｃのオーダーの時間分解能を実現することができ、数ｍｍの測距値精度を補償することが可能となる。
【００８５】
次に、タイミング補正制御ロジック回路４６の回路起動シーケンス生成部４３での２つの処理動作（第１動作シーケンス及び第２動作シーケンス）について、図８〜図１５を参照しながら説明する。
【００８６】
最初に、第１動作シーケンスについて図８〜図１４を参照しながら説明する。
【００８７】
先ず、図８のステップＳ１において、図９に示すように、回路起動シーケンス生成部４３は、起動トリガ信号Ｓｔｇ（図１１参照）をタイミング補正制御ロジック回路４６のイネーブル端子に出力して、該タイミング補正制御ロジック回路４６を起動する。
【００８８】
ステップＳ２において、タイミング補正制御ロジック回路４６は、遅延調整信号Ｓ３の値を初期値に設定して、第１遅延時間制御回路５０に出力する。例えば第１遅延時間制御回路５０で設定可能な最長遅延時間と最短遅延時間との差の半分の時間を最短遅延時間に加算した時間を初期値としてもよい。
【００８９】
図８のステップＳ３において、回路起動シーケンス生成部４３は、遅延同期ループ回路部４４及び遅延時間制御・タイミング補正用位相比較部４５を起動する。すなわち、図１０及び図１１に示すように、先ず、回路起動シーケンス生成部４３は、第１起動信号Ｓｄ１を遅延同期ループ回路部４４の第１イネーブル端子に出力する。遅延同期ループ回路部４４は、第１起動信号Ｓｄ１の入力をトリガとして初期バイアス設定回路４７を駆動する。該初期バイアス設定回路４７は、正常なロック状態に収束するバイアス範囲Ｚｂにある初期バイアスＶｂ０を設定して第１遅延同期ループ回路本体４８ａ及び第２遅延同期ループ回路本体４８ｂに供給する。また、回路起動シーケンス生成部４３は、初期バイアスＶｂ０の設定後に、第２起動信号Ｓｄ２を遅延同期ループ回路部４４の第２イネーブル端子に出力する。遅延同期ループ回路部４４は、第２起動信号Ｓｄ２の入力をトリガとして第１遅延同期ループ回路本体４８ａ及び第２遅延同期ループ回路本体４８ｂを駆動する。第１遅延同期ループ回路本体４８ａ及び第２遅延同期ループ回路本体４８ｂは、初期バイアスＶｂ０から第１遅延調整バイアスＶｂ１及び第２遅延調整バイアスＶｂ２を生成し出力する。また、回路起動シーケンス生成部４３は、第１遅延調整バイアスＶｂ１及び第２遅延調整バイアスＶｂ２が安定する段階で、第３駆動信号Ｓｄ３を遅延時間制御・タイミング補正用位相比較部４５のイネーブル端子に出力する。該遅延時間制御・タイミング補正用位相比較部４５の第１遅延時間制御回路５０、第２遅延時間制御回路５２及びタイミング補正用位相比較器５４は、第３駆動信号Ｓｄ３をトリガとして起動する。
【００９０】
図８のステップＳ４において、タイミング補正制御ロジック回路４６は、オフセット値を更新する。図１２に示すように、タイミング補正制御ロジック回路４６（特に、オフセット調整信号生成部６０）は、タイミング補正用位相比較器５４からの位相比較結果Ｓ１に基づいてオフセット値を生成して、オフセット調整信号Ｓ２として第２遅延時間制御回路５２に出力する。初期段階で、例えば第２遅延時間制御回路５２は最短遅延時間に設定すると、オフセット信号Ｐｅ５は発光タイミング信号Ｐｅ４よりも位相進みとなる。タイミング補正制御ロジック回路４６は、この位相遅れを打ち消すためのオフセット値を生成して、第２遅延時間制御回路５２に出力し、第２遅延時間制御回路５２でのオフセット値を更新する。
【００９１】
図８のステップＳ５において、タイミング補正制御ロジック回路４６は、位相比較結果Ｓ１が検知範囲（位相遅れ方向及び位相進み方向）の中央値になるオフセット値となった段階で、図１３に示すように、オフセット値で固定（ロック）する。すなわち、オフセット値の更新を止める。
【００９２】
図８のステップＳ６において、タイミング補正制御ロジック回路４６は、図１４に示すように、温度変動等の環境変化に対しても常に位相比較結果Ｓ１が同じになるように第１遅延時間制御回路５０を補正制御する。すなわち、位相比較結果Ｓ１と前記中央値との差分から第１遅延時間制御回路５０でのタイミング調整量（位相遅れ方向及び位相進み方向）を求め、該タイミング調整量に応じた遅延調整信号Ｓ３を生成して第１遅延時間制御回路５０に出力する。第１遅延時間制御回路５０は、供給された遅延調整信号Ｓ３に基づいて発光基準信号Ｐｅ２のタイミングを調整し、タイミング調整信号Ｐｅ３として出力する。
【００９３】
そして、図８のステップＳ７において、測距タイミング補正の終了要求（電源ＯＦＦ、補正機能のＯＦＦ要求）があるか否かが判別される。終了要求がなければ、ステップＳ６の処理を繰り返し、終了要求があれば、このタイミング補正制御ロジック回路４６での処理動作が終了する。再び、電源がＯＮされた場合や、測距の開始が行われた場合は、ステップＳ１以降の処理が行われる。
【００９４】
ここで、第１遅延時間制御回路５０、第２遅延時間制御回路５２及びタイミング補正用位相比較器５４は、第１遅延同期ループ回路本体４８ａ及び第２遅延同期ループ回路本体４８ｂで生成する環境変動に対応した遅延調整バイアスを用いるため、温度等の周辺環境の影響を受け難い。また、発光駆動部３２からの発光タイミング信号Ｐｅ４をオフセット信号Ｐｅ５と位相比較することにより、発光タイミング信号Ｐｅ４のタイミングずれをフィードバック制御によりタイミング調整値で吸収することができ、発光タイミングを補償することができる。
【００９５】
次に、第２動作シーケンスについて図１５のフローチャートを参照しながら説明する。
【００９６】
先ず、図１５のステップＳ１０１〜ステップＳ１０３において、上述したステップＳ１〜ステップＳ３と同様の動作が行われる。すなわち、ステップＳ１０１において、タイミング補正制御ロジック回路４６を起動し、ステップＳ１０２において、タイミング補正制御ロジック回路４６は、遅延調整信号Ｓ３の値を初期値に設定し、ステップＳ１０３において、遅延同期ループ回路部４４及び遅延時間制御・タイミング補正用位相比較部４５を起動する。
【００９７】
その後、ステップＳ１０４において、タイミング補正制御ロジック回路４６は、今回の調整操作がオフセット値を変更するか判別する。この判別は、オフセット値の変更が必要な場合とは、製品出荷時、あるいはキャリブレーションの実施等が挙げられる。
【００９８】
オフセット値の変更が必要であれば、次のステップＳ１０５に進み、上述したステップＳ４と同様に、タイミング補正制御ロジック回路４６は、タイミング補正用位相比較器５４からの位相比較結果Ｓ１に基づいてオフセット値を生成して、第２遅延時間制御回路５２に出力し、第２遅延時間制御回路５２でのオフセット値を更新する。
【００９９】
ステップＳ１０６において、タイミング補正制御ロジック回路４６は、位相比較結果Ｓ１が検知範囲（位相遅れ方向及び位相進み方向）の中央値になるオフセット値となった段階で、該オフセット値で固定（ロック）する。すなわち、オフセット値の更新を止める。オフセット値は第２遅延時間制御回路５２に記憶保持される。
【０１００】
上述のステップＳ１０４において、オフセット値の変更をしない場合、あるいは、ステップＳ１０６での処理が終了した段階で、次のステップＳ１０７に進み、タイミング補正制御ロジック回路４６は、上述したステップＳ６と同様に、常に位相比較結果Ｓ１が同じになるように第１遅延時間制御回路４８を補正制御する。
【０１０１】
そして、ステップＳ１０８において、測距タイミング補正の終了要求（電源ＯＦＦあるいは補正機能ＯＦＦの要求）があるか否かを判別する。終了要求がなければ、ステップＳ１０７の処理を繰り返し、終了要求があれば、このタイミング補正制御ロジック回路４６での処理動作が終了する。再び、電源がＯＮされた場合や、測距の開始が行われた場合は、ステップＳ１０１以降の処理が行われ、例えば製品出荷時、あるいはキャリブレーションの実施等でなければ、ステップＳ１０５及びステップＳ１０６の処理は行われずに、ステップＳ１０７に遷移する。
【０１０２】
この第２動作シーケンスにおいては、上述した第１動作シーケンスと同様に、発光タイミング信号Ｐｅ４のタイミングずれをタイミング調整値で吸収することができ、発光タイミングを補償することができる。しかも、製品出荷時（あるいはキャリブレーションの実施時）において、オフセット値を記憶保持するようにしたので、製品出荷後の実動作時でも、製品出荷時と同じ発光タイミングを補償することができる。
【０１０３】
上述の例では、タイミング補正部３６において、発光駆動部３２からの発光タイミング信号Ｐｅ４とオフセット信号Ｐｅ５とを位相比較するようにしたが、その他、受光駆動部３４からの受光タイミング信号Ｐｒ４とオフセット信号Ｐｅ５とを位相比較するようにして、受光タイミングを補償するようにしてもよい。もちろん、発光駆動部３２と受光駆動部３４の各前段にそれぞれタイミング補正部３６を設置して、発光タイミングと受光タイミングを補償するようにしてもよい。
【０１０４】
次に、タイミング補正制御ロジック回路４６のサンプリング間隔調整部５５及び、ジッタ量計測部５６について図１６〜図２２を参照しながら説明する。
【０１０５】
サンプリング間隔調整部５５は、ジッタ量計測部５６にて計測したジッタ量から求めた必要サンプリング数に基づき、位相比較結果Ｓ１のサンプリングの間隔（サンプリング間隔Ｔｓｐ）を調整する。
【０１０６】
先ず、サンプリング間隔調整部５５の動作を説明する。オフセット調整信号生成部６０は、オフセット調整信号Ｓ２を第２遅延時間制御回路５２に出力する。遅延時間制御・タイミング補正用位相比較部４５は、サンプリング間隔で位相比較結果Ｓ１を出力する。サンプリング間隔調整部５５は、各サンプリング間隔Ｔｓｐにおいて取り込んだ位相比較結果Ｓ１をサンプリング値として、更新間隔調整部５７に出力する。更新間隔調整部５７はタイミング調整の更新間隔Ｔｔｃの間の期間での複数のサンプリング値の平均値を求め、遅延調整信号生成部６２は、平均値に基づいて遅延調整信号Ｓ３を生成して、第１遅延時間制御回路５０に出力する。
【０１０７】
タイミング補正用位相比較器５４は、各発光基準信号Ｐｅ２の立ち下り時（あるいは立ち上がり時）から遅延制御回路あるいはタイミング補正用位相比較器４５等の回路遅延時間分だけ遅延した時点以降からそれぞれ位相比較結果Ｓ１を出力するので、サンプリング間隔調整部は、回路遅延時間を考慮して位相比較結果Ｓ１からサンプリング値を取り込む。
【０１０８】
サンプリング間隔調整部５５は、ジッタ量に基づき必要なサンプリング回数を求め、更新間隔Ｔｔｃと必要サンプリング回数から導かれるタイミング更新間隔Ｔｔｃで位相比較結果Ｓ１のサンプリングを実施する。上述したように、更新間隔調整部５７は、更新間隔Ｔｔｃの間の期間でのサンプリング値の平均値を求め、遅延調整信号生成部６２は、平均値に基づいて遅延調整信号Ｓ３を生成して、第１遅延時間制御回路５０に供給する。図１６の例では、１更新間隔Ｔｔｃでのサンプリング回数を４回とした場合を示している。
【０１０９】
通常、図１７に示すように、測距の開始段階では、定常状態に落ち着く過渡状態であるため、平均値の変動が大きくなる傾向がある。その後、時間の経過に伴って徐々に平均値の変動が小さくなる傾向がある。また、ジッタ量は周辺環境の温度等に依存し増減する。本実施の形態は、これらの変動に対応して必要最小限のサンプリング数・更新回数で回路動作させることで、安定して、且つ、回路の消費電力を抑制することを目的とする。
【０１１０】
そして、サンプリング間隔調整部５５は、上述のサンプリング間隔Ｔｓｐを、ジッタ量計測部５６にて計測したジッタ量に応じて変更しサンプリングを行う。また、遅延時間制御・タイミング補正用位相比較部４５も同様に、サンプリング間隔Ｔｓｐで回路動作を実施する。図１８に示すように、ジッタ量計測部５６は一定のサンプリング回数毎のジッタ量を計測する。ジッタ量は、一般に、標準偏差σやＰｅａｋ  ｔｏ  Ｐｅａｋジッタにて表現される。例えば標準偏差σを用いる場合は、ジッタ量を求めるための一定のサンプリング回数をＮ、Ｎでの平均の位相比較結果をＴａｖｅ、ｉ番目（ｉ＝１，２，３，・・・Ｎ）のサンプリングでの位相比較結果をＴｉとしたとき、以下の式（１）にて求めることができる。
【０１１１】
【数１】
0005936405.tif 000004
【０１１２】
このジッタ量（標準偏差）分だけ計測値が揺らぐため、計測値は真の理想的な位相比較結果からずれる。そのため、サンプリング値の平均を求めることで、計測値の揺らぎ（ジッタ量）の影響を抑制する。具体的には、ジッタ量をσｊｉｔｔｅｒとしたとき、√（σｊｉｔｔｅｒ２／Ｎａｖｅ）の割合で平均値は真の位相比較結果に近づく。ここで、Ｎａｖｅは平均値を導出するためのサンプリング数である。
【０１１３】
この割合が予め設定した許容ずれ量以下となるように、更新間隔Ｔｔｃ毎で平均に必要なサンプリング回数Ｎｋを求める。サンプリング間隔は、Ｔｔｃ／Ｎｋを演算することによって求める。従って、ジッタ量が大きい環境だと、平均に必要なサンプリング回数Ｎｋも大きくなり、それに応じてサンプリング間隔は短くなる。その結果、図１７に示すように、例えばジッタ量が大きい「ａ」の状態において、サンプリング間隔が密になる。図１９の例では、図１６の例よりもサンプリング間隔を密にした例、すなわち、各更新間隔Ｔｔｃでのサンプリング回数を８回とした場合を示している。
【０１１４】
反対にジッタ量が小さい環境だとサンプリング回数Ｎｋも小さくなり、それに応じてサンプリング間隔が長くなる。その結果、図１７に示すように、ジッタ量が小さい「ｂ」の状態において、サンプリング間隔が疎になる。図２０の例では、図１６の例よりもサンプリング間隔を疎にした例、すなわち、各更新間隔Ｔｔｃでのサンプリング回数を２回とした場合を示している。
【０１１５】
従って、ジッタ量が大きい環境だと、一定の更新間隔Ｔｔｃでのサンプリング回数を大きくし、遅延調整信号Ｓ３を生成するための平均値の精度を上げる。これにより、ジッタが大きい環境でのフィードバック制御の安定性を確保することが可能となる。反対に、ジッタ量が小さい環境だと、平均値の精度を上げなくても、フィードバック制御の安定性は確保されるため、一定の更新間隔Ｔｔｃでのサンプリング回数が少なくなり、低消費電力に寄与することとなる。
【０１１６】
次に、タイミング補正制御ロジック回路４６の更新間隔調整部５７、平均値変動量計測部５８について図２１を参照しながら説明する。
【０１１７】
この更新間隔調整部５７は、上述した更新間隔Ｔｔｃを、平均値変動量計測部５８にて計測した平均値変動量に応じて調整する処理を行う。そこで、図２１に示すように、一定期間の平均値を少なくとも２回取り込み、そのうちの最新の期間の平均値と最新の期間よりも過去の期間での平均値の差をとり、その差分（変動量）に応じて更新間隔Ｔｔｃを調整する。
【０１１８】
具体的には、現在の更新間隔をＴｔｃ（ｔ）、差分をΔＨとしたとき、新たな更新間隔Ｔｔｃ（ｔ＋１）は例えば、
【０１１９】
【数２】
0005936405.tif 000005
【０１２０】
によって求める。ここで、Ａは、更新間隔を短くするしきい値であり、Ｂは更新間隔を長くするしきい値である。ΔＴｔｃは更新時間の加減算値である。ΔＴｔｃはΔＨに依存して大きさを変更可能にしてもよい。
【０１２１】
つまり、差分が一定範囲（ＡからＢの範囲）であれば、現在の更新間隔Ｔｔｃが維持する。また差分ΔＨがＡよりも大きいとき、又は、Ａより大きく、且つ、差分ΔＨが増加するにつれて、更新間隔Ｔｔｃを短くする。更新間隔Ｔｔｃを短くすることで、特性変動に対してより早い追従性を得ることができる。ただ、平均値の変動が生じるたびに、更新間隔Ｔｔｃが短くなっていくため、予め最短の更新間隔Ｔｔｃを設定しておき、該最短の更新間隔Ｔｔｃよりも短くならないように制御することが好ましい。また、差分ΔＨがＢよりも小さい場合、更新間隔Ｔｔｃを徐々に長くしていってもよい。ただし、平均値の変動が小さいと、更新期間Ｔｔｃが長くなっていくため、予め最長の更新間隔Ｔｔｃを設定しておき、最長の更新期間よりも長くならないように制御することで、突然の変動に対しても最低限の応答速度で対応可能にすることが好ましい。
【０１２２】
また、図２２に示すように、位相比較結果Ｓ１の平均値を求めるためのサンプリングは、受光部２０での露光期間において行い、更新間隔Ｔｔｃの変更及びサンプリング間隔Ｔｓｐの変更（更新タイミング）は受光部２０での電荷読出期間において行うことが好ましい。露光期間中（＝画像確定期間中）にこれらの間隔が変更されると、電荷蓄積量に不測の変動が生じ、距離の測定精度が低下するおそれがあるからである。
【０１２３】
なお、本発明に係る測距システムは、上述の実施の形態に限らず、本発明の要旨を逸脱することなく、種々の構成を採り得ることはもちろんである。
【符号の説明】
【０１２４】
１０…測距システム                    １２…測距対象物
１４…放射光                          １６…発光部
１８…反射光                          ２０…受光部
２２…制御部                          ２４…距離演算部
２８…基準クロック生成部              ３０…シーケンサ
３２…発光駆動部                      ３４…受光駆動部
３６…タイミング補正部                ４３…回路起動シーケンス生成部
４４…遅延同期ループ回路部
４５…遅延時間制御・タイミング補正用位相比較部
４６…タイミング補正制御ロジック回路
４７…初期バイアス設定回路
４８ａ…第１遅延同期ループ回路本体
４８ｂ…第２遅延同期ループ回路本体
５０…第１遅延時間制御回路            ５２…第２遅延時間制御回路
５４…タイミング補正用位相比較器      ５５…サンプリング間隔調整部
５６…ジッタ量計測部                  ５７…更新間隔調整部
５８…平均値変動量計測部              ６０…オフセット調整信号生成部
６２…遅延調整信号生成部              ＤＬ１…第１遅延線
ＤＬ２…第２遅延線
【図１】
0005936405.tif 000006
【図２】
0005936405.tif 000007
【図３】
0005936405.tif 000008
【図４】
0005936405.tif 000009
【図５】
0005936405.tif 000010
【図６】
0005936405.tif 000011
【図７】
0005936405.tif 000012
【図８】
0005936405.tif 000013
【図９】
0005936405.tif 000014
【図１０】
0005936405.tif 000015
【図１１】
0005936405.tif 000016
【図１２】
0005936405.tif 000017
【図１３】
0005936405.tif 000018
【図１４】
0005936405.tif 000019
【図１５】
0005936405.tif 000020
【図１６】
0005936405.tif 000021
【図１７】
0005936405.tif 000022
【図１８】
0005936405.tif 000023
【図１９】
0005936405.tif 000024
【図２０】
0005936405.tif 000025
【図２１】
0005936405.tif 000026
【図２２】
0005936405.tif 000027