(57)【特許請求の範囲】
【請求項１】
第１開口と前記第１開口よりも幅の狭い第２開口を有するレジストを基板上に形成する工程と、
窒素を含むガス雰囲気中で、Ｔａ、Ｃｒ、ＴａＳｉ、又はＷＳｉのいずれか１つをスパッタリングターゲットとした反応性スパッタ成膜により、前記基板の前記第１開口によって露出した部分と前記第２開口によって露出した部分に、それぞれ第１抵抗素子と第２抵抗素子を同時に形成する反応性スパッタ成膜工程と、
前記反応性スパッタ成膜工程の後に前記レジストを除去する工程と、を備え、
前記第２抵抗素子は前記第１抵抗素子よりも窒化率が高いことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１抵抗素子の両端と、前記第２抵抗素子の両端に金属層を形成する工程と、を備えたことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１抵抗素子と前記第２抵抗素子がひとつの抵抗素子を形成するように前記第１抵抗素子の一端と前記第２抵抗素子の一端に金属層を形成する工程と、を備え、
前記第１抵抗素子は正の抵抗温度係数を有し、
前記第２抵抗素子は負の抵抗温度係数を有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
基板と、
Ｔａ、Ｃｒ、ＴａＳｉ、又はＷＳｉのいずれか１つの抵抗材料を窒化して前記基板の上に形成された第１抵抗素子と、
前記第１抵抗素子と同一の抵抗材料を窒化したものであって前記第１抵抗素子よりも窒化率の高い材料で前記基板の上に形成された、前記第１抵抗素子よりも幅の狭い第２抵抗素子と、を備えたことを特徴とする半導体装置。
【請求項５】
前記第１抵抗素子の両端に形成された金属層と、
前記第２抵抗素子の両端に形成された金属層と、を備えたことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１抵抗素子の一部に形成された第１金属層と、
前記第２抵抗素子の一部に形成された第２金属層と、を備え、
前記第１抵抗素子は正の抵抗温度係数を有し、前記第２抵抗素子は負の抵抗温度係数を有し、
前記第１抵抗素子と前記第２抵抗素子は、直接又は金属層を介して接続されてひとつの抵抗素子を形成していることを特徴とする請求項４に記載の半導体装置。
【請求項７】
前記抵抗素子の抵抗温度係数は１０ｐｐｍ／Ｋから−１０ｐｐｍ／Ｋの間の値であることを特徴とする請求項６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばアナログ集積回路などに用いられる抵抗素子を有する半導体装置の製造方法とその製造方法で製造された半導体装置に関する。
【背景技術】
【０００２】
特許文献１には薄膜抵抗素子を有する半導体装置が開示されている。この半導体装置は絶縁膜の上に形成したタングステンシリサイド膜を薄膜抵抗素子として用いるものである。タングステンシリサイド膜は所望の形状に加工して所望の抵抗値を得る。タングステンシリサイド膜の加工にはフォトリソグラフィ法とエッチング法を用いる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開昭６３−２７２０６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に開示の半導体装置では、基板上に抵抗値の高い抵抗素子を形成しようとした場合、抵抗素子の長さを長くする必要がある。そのため、抵抗素子が基板の広い面積を占めて半導体装置を小型化できない問題があった。
【０００５】
高抵抗の抵抗素子を小面積で形成するために、当該抵抗素子を低抵抗の抵抗素子とは別の材料で形成することも考えられる。この場合抵抗素子を形成するための工程が増加するのでコスト高となる問題があった。
【０００６】
本発明は、上述のような課題を解決するためになされたもので、半導体装置を小型化でき、かつ複数の抵抗値の異なる抵抗素子を同時に形成できる半導体装置の製造方法と半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本願の発明に係る他の半導体装置の製造方法は、第１開口と該第１開口よりも幅の狭い第２開口を有するレジストを基板上に形成する工程と、窒素を含むガス雰囲気中で、Ｔａ、Ｃｒ、ＴａＳｉ、又はＷＳｉのいずれか１つをスパッタリングターゲットとした反応性スパッタ成膜により、該基板の該第１開口によって露出した部分と該第２開口によって露出した部分に、それぞれ第１抵抗素子と第２抵抗素子を同時に形成する反応性スパッタ成膜工程と、該反応性スパッタ成膜工程の後に該レジストを除去する工程と、を備え、該第２抵抗素子は該第１抵抗素子よりも窒化率が高いことを特徴とする。
【０００９】
本願の発明に係る半導体装置は、基板と、Ｔａ、Ｃｒ、ＴａＳｉ、又はＷＳｉのいずれか１つの抵抗材料を窒化して該基板の上に形成された第１抵抗素子と、該第１抵抗素子と同一の抵抗材料を窒化したものであって該第１抵抗素子よりも窒化率の高い材料で該基板の上に形成された、該第１抵抗素子よりも幅の狭い第２抵抗素子と、を備えたことを特徴とする。
【発明の効果】
【００１０】
本発明によれば、半導体装置を小型化でき、かつ複数の抵抗値の異なる抵抗素子を同時に形成できる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の形態１に係る半導体装置の平面図である。
【図２】図１の２−２線における断面図である。
【図３】パターニングしたレジストを形成した後の断面図である。
【図４】スパッタ成膜後の断面図である。
【図５】抵抗素子の線幅と膜厚の関係を示すグラフである。
【図６】本発明の実施の形態２に係る半導体装置の平面図である。
【図７】図６の７−７線における断面図である。
【図８】パターニングしたレジストを形成した後の断面図である。
【図９】反応性スパッタ成膜後の断面図である。
【図１０】反応性スパッタにより成膜したＴａＮのシート抵抗と線幅の関係を示すグラフである。
【図１１】反応性スパッタにより成膜したＴａＮの相対膜厚と線幅の関係を示すグラフである。
【図１２】本発明の実施の形態３に係る半導体装置の平面図である。
【図１３】抵抗素子の抵抗率と抵抗温度係数の関係を示すグラフである。
【発明を実施するための形態】
【００１２】
実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置の平面図である。半導体装置は例えばＧａＡｓなどの化合物半導体で形成された基板１０を備えている。基板１０の上にはＮｉＣｒで第１抵抗素子１２が形成されている。第１抵抗素子１２の幅はＸ１で長さはＹ１である。第１抵抗素子１２の両端には金属層１４、１６が形成されている。
【００１３】
基板１０の上にはＮｉＣｒで第２抵抗素子２２が形成されている。第２抵抗素子２２の幅はＸ２で長さはＹ２である。第２抵抗素子２２は、第１抵抗素子１２よりも抵抗値が高くなるように、第１抵抗素子１２よりも幅が狭くかつ長く形成されている。第２抵抗素子２２の幅Ｘ２は２μｍ程度である。第２抵抗素子２２の両端には金属層２４、２６が形成されている。第１抵抗素子１２、第２抵抗素子２２、及び金属層１４、１６、２４、２６はパッシベーション膜３０で覆われている。図２は、図１の２−２線における断面図である。第２抵抗素子２２は第１抵抗素子１２よりも膜厚が薄い。
【００１４】
本発明の実施の形態１に係る半導体装置の製造方法を説明する。まず、基板１０の上にパターニングしたレジストを形成する。図３は、パターニングしたレジストを形成した後の断面図である。レジスト５０をパターニングしてレジスト５０に第１開口５０ａと第１開口５０ａよりも幅の狭い第２開口５０ｂを形成する。レジスト５０の膜厚は１．０μｍ以上であることが望ましい。
【００１５】
次いで、スパッタ成膜を行う。図４は、スパッタ成膜後の断面図である。この工程ではＮｉＣｒのスパッタ成膜により、基板１０の第１開口５０ａによって露出した部分と第２開口５０ｂによって露出した部分に、それぞれ第１抵抗素子１２と第２抵抗素子２２を同時に形成する。この工程をスパッタ成膜工程と称する。
【００１６】
スパッタ成膜工程の後にレジスト５０を除去する。これによりレジスト５０の上に形成されたＮｉＣｒ層５２をリフトオフする。レジスト５０を除去した後に第１抵抗素子１２の両端に配線となる金属層１４、１６を形成する。同時に、第２抵抗素子２２の両端に配線となる金属層２４、２６を形成する。最後にＣＶＤ法でパッシベーション膜３０を形成することで図１の半導体装置が完成する。
【００１７】
ところで、スパッタ成膜は基板に対して金属粒子が等方的に入射する成膜方法である。従って等方性を有する成膜が可能である。等方性を有する成膜では、レジストの開口幅（抵抗素子の線幅、以下同じ）を狭くすることで基板に対して斜めに入射する金属粒子をレジストに衝突させ基板に到達する金属粒子の数を減らすことができる。一方レジストの開口幅が広い場合は基板に対して斜めに入射する金属粒子の多くが基板に到達できる。
【００１８】
そのため、レジストの開口幅が狭い場所に形成された抵抗素子の膜厚を、レジストの開口幅が広い場所に形成された抵抗素子の膜厚よりも薄くすることができる。つまり線幅の太い抵抗素子の膜厚を厚く、線幅の細い抵抗素子の膜厚を薄くすることができる。
【００１９】
本発明の実施の形態１に係る半導体装置の製造方法では、スパッタ成膜により抵抗素子を形成するので、レジストの開口幅を変化させることで抵抗素子の膜厚を自在に制御できる。具体的には、第２抵抗素子２２の膜厚を第１抵抗素子１２の膜厚よりも薄くできるので第２抵抗素子２２を長く形成すること無く高抵抗にできる。これにより半導体装置を小型化できる。
【００２０】
またレジストの膜厚を厚くするほど、スパッタ成膜時に基板に到達する金属粒子の数を減らすことができる。本発明の実施の形態１ではレジスト５０の膜厚を１．０μｍ以上としたので、２μｍの線幅の第２抵抗素子２２を十分に薄く形成できる。なお、第２抵抗素子２２の線幅を変えずにさらに薄く形成したい場合は、レジスト５０の膜厚を厚くすればよい。
【００２１】
図５は、抵抗素子の線幅と膜厚の関係を示すグラフである。膜厚としては、線幅５０μｍの時の膜厚を１として規格化した相対膜厚を示す。スパッタ成膜で抵抗素子を形成した場合は抵抗素子の線幅が狭くなるほど膜厚が薄くなる。一方、等方性のない蒸着で抵抗素子を形成した場合は抵抗素子の線幅と膜厚の相関性が低い。従って、本発明の実施の形態１に係る半導体装置の製造方法としてはスパッタ成膜を採用する必要がある。
【００２２】
本発明の実施の形態１に係る半導体装置の製造方法によれば、第１抵抗素子１２と第２抵抗素子２２を１回のスパッタ成膜工程で同時に形成するので、第１抵抗素子１２と第２抵抗素子２２を別工程で形成する場合と比較して低コストである。また、第１抵抗素子２と第２抵抗素子２２は同一材料で形成できるので、複数の材料を用いる場合と比較して低コストである。
【００２３】
スパッタ成膜工程では、ＮｉＣｒをスパッタ成膜したが他の金属材料を用いてもよい。第１抵抗素子１２と第２抵抗素子２２の寸法やレジスト５０の膜厚は特に上記の値に限定されない。また、基板１０は化合物半導体以外の材料で形成してもよい。基板１０の上には、抵抗素子だけでなく他の素子を形成してもよい。例えば、基板１０の上に整合回路を形成する場合、抵抗素子に加えてトランジスタ、キャパシタ、及びインダクタなどを形成する。
【００２４】
実施の形態２．
図６は、本発明の実施の形態２に係る半導体装置の平面図である。実施の形態１との相違点を中心に説明する。第１抵抗素子１００はＴａＮで形成されている。第２抵抗素子１０２もＴａＮで形成されている。第２抵抗素子１０２は第１抵抗素子１００よりも窒化率が高い。
【００２５】
図７は、図６の７−７線における断面図である。第２抵抗素子１０２は第１抵抗素子１００よりも幅が狭く形成されている。第１抵抗素子１００と第２抵抗素子１０２の膜厚は略一致している。
【００２６】
次いで、本発明の実施の形態２に係る半導体装置の製造方法を説明する。まず、基板の上にパターニングしたレジストを形成する。図８は、パターニングしたレジストを形成した後の断面図である。レジスト５０をパターニングして、レジスト５０に第１開口５０ａと第１開口５０ａよりも幅の狭い第２開口５０ｂを形成する。
【００２７】
次いで、反応性スパッタ成膜を行う。この工程では、窒素を含むガス雰囲気中で、Ｔａをスパッタリングターゲットとした反応性スパッタ成膜を行う。この反応性スパッタ成膜により基板１０の第１開口５０ａによって露出した部分と第２開口５０ｂによって露出した部分に、それぞれ第１抵抗素子１００と第２抵抗素子１０２を同時に形成する。スパッタリングターゲットに衝突させる物質は特に限定されないが例えばアルゴンを用いる。この工程を反応性スパッタ成膜工程と称する。図９は、反応性スパッタ成膜後の断面図である。
【００２８】
反応性スパッタ成膜工程の後にレジスト５０を除去する。レジスト５０を除去した後に第１抵抗素子１００の両端に金属層１４、１６を形成し、第２抵抗素子１０２の両端に金属層２４、２６を形成する。最後にＣＶＤ法でパッシベーション膜３０を形成することで図６の半導体装置が完成する。
【００２９】
反応性スパッタによりＴａＮを成膜する場合、成膜されたＴａの窒化率はレジスト５０の開口幅に依存する。具体的には、レジスト５０の開口幅が狭いほどＴａの窒化率が高まる。これは、窒素分子は基板上の各場所において等密度で存在しているところ、レジストの開口幅が狭い場所ではＴａの供給量が減るのでこの場所でのＴａの窒化率が高くなるためと考えられる。
【００３０】
図１０は、反応性スパッタにより成膜したＴａＮのシート抵抗と線幅の関係を示すグラフである。この図から線幅が狭くなるほどシート抵抗が上昇することが分かる。図１１は、反応性スパッタにより成膜したＴａＮの相対膜厚と線幅の関係を示すグラフである。この図から線幅が変わっても膜厚はほぼ一定であることが分かる。図１０、１１のデータから、線幅が狭くなるほどシート抵抗が高くなるのは、膜厚が薄くなるからではなく、Ｔａの窒化率が高くなるためであることが分かる。
【００３１】
上記のとおり、本発明の実施の形態２では第２抵抗素子１０２の線幅を第１抵抗素子１００の線幅よりも狭く形成したので、第２抵抗素子１０２の窒化率を第１抵抗素子１００の窒化率よりも高くすることができる。よって第２抵抗素子１０２を長くすること無く高抵抗にできる。これにより半導体装置を小型化できる。また、第１抵抗素子１００と第２抵抗素子１０２を１回の反応性スパッタ成膜工程で同時に形成するので、低コストで半導体装置を製造できる。
【００３２】
本発明の実施の形態２は、レジストの開口に露出した基板に対し反応性スパッタ成膜で抵抗素子を形成することが特徴である。この特徴を失わない範囲において様々な変形が可能である。例えば、抵抗素子１００、１０２の材料はＴａＮに限定されない。第１抵抗素子１００は、Ｔａ、Ｃｒ、ＴａＳｉ、又はＷＳｉのいずれか１つの抵抗材料を窒化して基板１０の上に形成されたものであればよい。また、第２抵抗素子１０２は、第１抵抗素子１００と同一の抵抗材料を窒化したものであって第１抵抗素子１００よりも窒化率の高い材料で基板１０の上に形成されたものであればよい。この場合、Ｔａ、Ｃｒ、ＴａＳｉ、又はＷＳｉのいずれか１つがスパッタリングターゲットとなる。その他、少なくとも実施の形態１と同程度の変形が可能である。
【００３３】
実施の形態３．
図１２は、本発明の実施の形態３に係る半導体装置の平面図である。実施の形態２との相違点を中心に説明する。第１抵抗素子１５０と第２抵抗素子１５２が接続されて１つの抵抗素子１５４となっている。第２抵抗素子１５２の幅Ｘ２は第１抵抗素子１５０の幅Ｘ１よりも狭くなっている。
【００３４】
第１抵抗素子１５０は正の抵抗温度係数を有し、第２抵抗素子１５２は負の抵抗温度係数を有している。正の抵抗温度係数を有する場合は温度が上昇すると抵抗値が増加し、負の抵抗温度係数を有する場合は温度が上昇すると抵抗値が低下する。
【００３５】
第１抵抗素子１５０の一部には第１金属層１５６が形成されている。第２抵抗素子１５２の一部には第２金属層１５８が形成されている。第１金属層１５６と第２金属層１５８は抵抗素子１５４の両端の配線として機能する。抵抗素子１５４の抵抗温度係数は１０ｐｐｍ／Ｋから−１０ｐｐｍ／Ｋの間の値である。
【００３６】
抵抗素子１５４と平行に、第１抵抗素子１６０と第２抵抗素子１６２が金属層１６４を介して接続された抵抗素子１６６が形成されている。第２抵抗素子１６２の幅Ｘ４は第１抵抗素子１６０の幅Ｘ３よりも狭くなっている。第１抵抗素子１６０は正の抵抗温度係数を有し、第２抵抗素子１６２は負の抵抗温度係数を有している。
【００３７】
第１抵抗素子１６０の一部には第１金属層１６８が形成されている。第２抵抗素子１６２の一部には第２金属層１７０が形成されている。第１金属層１６８と第２金属層１７０は抵抗素子１６６の両端の配線として機能する。抵抗素子１６６の抵抗温度係数は１０ｐｐｍ／Ｋから−１０ｐｐｍ／Ｋの間の値である。
【００３８】
本発明の実施の形態３に係る半導体装置の製造方法は、実施の形態２と同様に反応性スパッタによりＴａＮを成膜することで抵抗素子を形成するものである。レジスト開口幅を調整することで幅の太い第１抵抗素子１５０、１６０と幅の狭い第２抵抗素子１５２、１６２を成膜する。
【００３９】
反応性スパッタ成膜の後にレジストを除去し、第１抵抗素子１５０と第２抵抗素子１５２がひとつの抵抗素子１５４を形成するように第１抵抗素子１５０の一端と第２抵抗素子１５２の一端に金属層１５６、１５８をそれぞれ形成する。同様に、第１抵抗素子１６０と第２抵抗素子１６２がひとつの抵抗素子１６６を形成するように、第１抵抗素子１６０の一端と第２抵抗素子１６２の一端に金属層１６８、１７０をそれぞれ形成する。同時に金属層１６４も形成する。
【００４０】
ここで、第１抵抗素子１５０、１６０は正の抵抗温度係数を有し、第２抵抗素子１５２、１６２は負の抵抗温度係数を有することについて説明する。図１３は、抵抗素子の抵抗率と抵抗温度係数の関係を示すグラフである。このグラフは、ＴａＮ形成のための反応性スパッタ成膜におけるＮ２／Ａｒ流量比を変化させることで抵抗率の異なる抵抗素子を複数形成し、各抵抗素子の抵抗温度係数を求めた結果を示す。
【００４１】
このグラフから、概ね１．７Ｅ−４[Ω・ｃｍ]以上の抵抗率が高い抵抗素子は負の抵抗温度係数を有し、概ね１．５Ｅ−４[Ω・ｃｍ]以下の抵抗率が低い抵抗素子は正の抵抗温度係数を有することが分かる。従って、抵抗率の高い抵抗素子と抵抗率の低い抵抗素子を形成することで、負の抵抗温度係数を有する抵抗素子と正の抵抗温度係数を有する抵抗素子を形成できる。本発明の実施の形態３では、反応性スパッタ成膜で抵抗素子を形成する場合レジストの開口幅を変化させることで抵抗率を自在に制御できることを利用して、正の抵抗温度係数を有する第１抵抗素子１５０、１６０と負の抵抗温度係数を有する第２抵抗素子１５２、１６２を形成した。
【００４２】
一般に、抵抗素子の抵抗値は温度に依存しないことが好ましい。具体的には抵抗素子の抵抗温度係数は１０ｐｐｍ／Ｋから−１０ｐｐｍ／Ｋの間であることが好ましい。しかし、薄膜で形成した抵抗素子の抵抗温度係数は材料に大きく依存するので上述の条件を満たすためには抵抗素子の材料が限定されたり材料組成を精密に制御する必要が生じたりするなどの不利益があった。
【００４３】
ところが、本発明の実施の形態３にかかる半導体装置は、正の抵抗温度係数を有する抵抗素子と負の抵抗素子を有する抵抗素子を直接又は金属層を介して接続することで、抵抗素子全体としての抵抗温度係数を０に近づけることができる。よって上述の不利益なく容易に、温度に対して安定な抵抗素子を形成することができる。
【００４４】
なお、本発明の実施の形態３に係る半導体装置の製造方法と半導体装置は少なくとも実施の形態１、２と同程度の変形が可能である。
【符号の説明】
【００４５】
１０  基板、  １２  第１抵抗素子、  １４，１６，２４，２６  金属層、  ２２  第２抵抗素子、  ３０  パッシベーション膜、  ５０  レジスト、  ５０ａ，５０ｂ  開口、  １００  第１抵抗素子、  １０２  第２抵抗素子、  １５０，１６０  第１抵抗素子、  １５２，１６２  第２抵抗素子、  １５４，１６６  抵抗素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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