(57)【特許請求の範囲】
【請求項１】
半導体基板の表面に形成されたメモリマットを備え、
前記メモリマットの中央部は情報を記憶するメモリアレイとして使用され、前記メモリマットのうちの前記メモリアレイの周辺部はダミーメモリアレイとして使用され、
前記メモリアレイは、
複数行複数列に配置され、各々が抵抗値のレベル変化によってデータ信号を記憶する複数の磁気抵抗素子と、
それぞれ前記複数行に対応して設けられた複数のディジット線と、
それぞれ前記複数列に対応して設けられた複数のビット線とを含み、
前記複数のディジット線は前記ダミーメモリアレイまで延在し、
前記複数のビット線は前記ダミーメモリアレイまで延在し、
さらに、電源電圧によって駆動され、前記複数の磁気抵抗素子のうちの選択された磁気抵抗素子に対応するディジット線に活性化電流を流すとともに、前記選択された磁気抵抗素子に対応するビット線に書込電流を流し、前記選択された磁気抵抗素子にデータ信号を書込む書込回路を備え、
前記ダミーメモリアレイは、各ディジット線または各ビット線に対応して設けられ、対応のディジット線または対応のビット線と基準電圧のラインとの間に接続された第１のコンデンサを含み、
前記第１のコンデンサは、前記活性化電流または前記書込電流のピーク値を低減させ、
前記メモリマットは、前記半導体基板の表面に順次形成されたディジット線層、下部電極層、磁気抵抗素子層、上部電極層、およびビット線層を含み、
前記複数の磁気抵抗素子は前記磁気抵抗素子層を用いて形成され、
前記複数のディジット線は前記ディジット線層を用いて形成され、
前記複数のビット線は前記ビット線層を用いて形成され、
前記メモリアレイは、
さらに、前記下部電極層を用いて形成され、それぞれ前記複数の磁気抵抗素子に対応して設けられた複数の下部電極と、
前記上部電極層を用いて形成され、それぞれ前記複数の磁気抵抗素子に対応して設けられた複数の上部電極とを含み、
各磁気抵抗素子は対応の下部電極と対応の下部電極の間に形成され、
前記第１のコンデンサは、前記ディジット線層または前記ビット線層と、前記下部電極層、前記磁気抵抗素子層、および前記上部電極層のうちの少なくとも１つの層とを用いて形成されている、半導体装置。
【請求項２】
前記第１のコンデンサは、対応のビット線と前記上部電極層および前記下部電極層のうちの少なくともいずれか一方の電極層との間に形成されている、請求項１に記載の半導体装置。
【請求項３】
前記ダミーメモリアレイにおいては前記磁気抵抗素子層および前記上部電極層はパターニングされておらず、
前記第１のコンデンサは、対応のビット線と前記上部電極層との間に形成されている、請求項２に記載の半導体装置。
【請求項４】
前記ダミーメモリアレイにおいては前記磁気抵抗素子層および前記上部電極層はパターニングされており、
前記第１のコンデンサは、対応のビット線と前記上部電極層および前記下部電極層との間に形成されている、請求項２に記載の半導体装置。
【請求項５】
前記ダミーメモリアレイにおいては前記磁気抵抗素子層および前記上部電極層は除去されており、
前記第１のコンデンサは、対応のビット線と前記下部電極層との間に形成されている、請求項２に記載の半導体装置。
【請求項６】
前記ダミーメモリアレイは、
前記ビット線層を用いて形成され、前記ビット線と平行に設けられたダミービット線と、
前記ダミービット線と前記基準電圧のラインとの間に接続された第２のコンデンサとを含み、
前記第２のコンデンサは、前記ダミービット線と前記上部電極層および前記下部電極層のうちの少なくともいずれか一方の電極層との間に形成され、前記電源電圧のラインと前記基準電圧のラインとの間に接続され、前記電源電圧のラインに流れる電流のピーク値を低減させる、請求項１に記載の半導体装置。
【請求項７】
前記ダミーメモリアレイにおいては前記磁気抵抗素子層および前記上部電極層はパターニングされておらず、
前記第２のコンデンサは、前記ダミービット線と前記上部電極層との間に形成されている、請求項６に記載の半導体装置。
【請求項８】
前記ダミーメモリアレイにおいては前記磁気抵抗素子層および前記上部電極層はパターニングされており、
前記第２のコンデンサは、前記ダミービット線と前記上部電極層および前記下部電極層との間に形成されている、請求項６に記載の半導体装置。
【請求項９】
前記ダミーメモリアレイにおいては前記磁気抵抗素子層および前記上部電極層は除去されており、
前記第２のコンデンサは、前記ダミービット線と前記下部電極層との間に形成されている、請求項６に記載の半導体装置。
【請求項１０】
前記第１のコンデンサは、対応のディジット線と前記下部電極層の間に形成され、
前記ダミーメモリアレイにおいては前記下部電極層は前記基準電圧のラインに接続されている、請求項１に記載の半導体装置。
【請求項１１】
前記ダミーメモリアレイは、
前記ディジット線層を用いて形成され、前記ディジット線と平行に設けられたダミーディジット線と、
前記ダミーディジット線と前記基準電圧のラインとの間に接続された第２のコンデンサとを含み、
前記第２のコンデンサは、前記ダミーディジット線と前記下部電極層の間に形成され、前記電源電圧のラインと前記基準電圧のラインとの間に接続され、前記電源電圧のラインに流れる電流のピーク値を低減させる、請求項１に記載の半導体装置。
【請求項１２】
前記ビット線層の下面と前記上部電極層の上面は互いに接触しており、
前記第１のコンデンサは、前記ディジット線層と前記下部電極層の間に形成されている、請求項１に記載の半導体装置。
【請求項１３】
前記第１のコンデンサは、対応のディジット線と前記下部電極層の間に形成され、
前記ダミーメモリアレイにおいては前記下部電極層は前記基準電圧のラインに接続されている、請求項１２に記載の半導体装置。
【請求項１４】
前記ダミーメモリアレイは、
前記ディジット線層を用いて形成され、前記複数のディジット線と平行に設けられたダミーディジット線と、
前記ダミーディジット線と前記基準電圧のラインとの間に接続された第２のコンデンサとを含み、
前記第２のコンデンサは、前記ダミーディジット線と前記下部電極層の間に形成され、前記電源電圧のラインと前記基準電圧のラインとの間に接続され、前記電源電圧のラインに流れる電流のピーク値を低減させる、請求項１２に記載の半導体装置。
【請求項１５】
前記ビット線層と前記上部電極層および前記下部電極層のうちの少なくともいずれか一方の電極層との間には高誘電率の酸化膜が形成されている、請求項１に記載の半導体装置。
【請求項１６】
前記ディジット線層と前記下部電極層との間には高誘電率の酸化膜が形成されている、請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、たとえばＭＲＡＭ（Magnetic Random Access Memory）に好適に利用できるものである。
【背景技術】
【０００２】
近年、低消費電力で不揮発的なデータの記憶が可能な半導体装置として、ＭＲＡＭが注目されている。ＭＲＡＭは、複数行複数列に配置された複数のメモリセルＭＣと、それぞれ複数行に対応して設けられた複数のディジット線ＤＬと、それぞれ複数列に対応して設けられた複数のビット線ＢＬとを含む。書込動作時は、選択されたディジット線ＤＬに電流Ｉｍを流して、そのディジット線ＤＬに対応する各メモリセルＭＣを活性化させるとともに、選択されたビット線ＢＬにデータ信号の論理レベルに応じた方向の書込電流Ｉｗを流す。これにより、選択されたディジット線ＤＬとビット線ＢＬの交差部に配置されたメモリセルＭＣにデータ信号が書き込まれる。
【０００３】
また、電源配線および接地配線の電位変動によって発生するノイズを低減するため、電源配線および接地配線間にコンデンサを接続したものもある（たとえば、特許文献１，２参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−３０３１５６号公報
【特許文献２】特開２０１１−３７６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、従来の半導体装置では、コンデンサを設けるとチップ面積が大きくなるという問題があった。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態によれば、本願の半導体装置は、メモリマットのうちのメモリアレイの周辺部のダミーメモリアレイにコンデンサを形成する。
【発明の効果】
【０００８】
一実施の形態によれば、チップ面積を大きくすることなくノイズを低減することができる。
【図面の簡単な説明】
【０００９】
【図１】本願の実施の形態１によるＭＲＡＭのメモリアレイの構成を示す回路図である。
【図２】図１に示したメモリセルの構成を示す回路図である。
【図３】図２に示したメモリセルのデータ書込方法を説明するための図である。
【図４】図２に示したメモリセルのデータ書込方法を説明するための他の図である。
【図５】図２に示したメモリセルのデータ読出方法を説明するための図である。
【図６】図１〜図５で示したＭＲＡＭのデータ書込に関連する部分を示すブロック図である。
【図７】図６に示したＤＬドライバの構成を示す回路ブロック図である。
【図８】図６に示したＢＬドライバの構成を示す回路ブロック図である。
【図９】図１に示したメモリアレイを形成する方法を説明するための図である。
【図１０】図９に示したメモリアレイおよびダミーメモリアレイの要部を示す平面図である。
【図１１】図１０に示したメモリアレイおよびダミーメモリアレイの構成を示す断面図である。
【図１２】実施の形態１のメモリアレイおよびダミーメモリアレイの要部を示す平面図である。
【図１３】図１２に示したメモリアレイおよびダミーメモリアレイの構成を示す断面図である。
【図１４】実施の形態１の変更例を示す平面図である。
【図１５】図１４に示したメモリアレイおよびダミーメモリアレイの構成を示す断面図である。
【図１６】実施の形態１の他の変更例を示す平面図である。
【図１７】図１６に示したメモリアレイおよびダミーメモリアレイの構成を示す断面図である。
【図１８】実施の形態１のさらに他の変更例を示す平面図である。
【図１９】図１８に示したメモリアレイおよびダミーメモリアレイの構成を示す断面図である。
【図２０】実施の形態１のさらに他の変更例を示す平面図である。
【図２１】図２０に示したメモリアレイおよびダミーメモリアレイの構成を示す断面図である。
【図２２】実施の形態１のさらに他の変更例を示す平面図である。
【図２３】図２２に示したメモリアレイおよびダミーメモリアレイの構成を示す断面図である。
【図２４】実施の形態１のさらに他の変更例を示す平面図である。
【図２５】図２４に示したメモリアレイおよびダミーメモリアレイの構成を示す断面図である。
【図２６】実施の形態１のさらに他の変更例を示す断面図である。
【図２７】実施の形態１のさらに他の変更例を示す断面図である。
【図２８】実施の形態２のメモリアレイおよびダミーメモリアレイの要部を示す平面図である。
【図２９】図２８に示したメモリアレイおよびダミーメモリアレイの構成を示す断面図である。
【図３０】実施の形態２の変更例を示す平面図である。
【図３１】図３０に示したメモリアレイおよびダミーメモリアレイの構成を示す断面図である。
【図３２】実施の形態２の他の変更例を示す平面図である。
【図３３】図３２に示したメモリアレイおよびダミーメモリアレイの構成を示す断面図である。
【図３４】実施の形態２のさらに他の変更例を示す平面図である。
【図３５】図３４に示したメモリアレイおよびダミーメモリアレイの構成を示す断面図である。
【図３６】実施の形態２のさらに他の変更例を示す平面図である。
【図３７】図３６に示したメモリアレイおよびダミーメモリアレイの構成を示す断面図である。
【図３８】実施の形態２のさらに他の変更例を示す平面図である。
【図３９】図３８に示したメモリアレイおよびダミーメモリアレイの構成を示す断面図である。
【図４０】実施の形態２のさらに他の変更例を示す平面図である。
【図４１】図４０に示したメモリアレイおよびダミーメモリアレイの構成を示す断面図である。
【図４２】本願の実施の形態１，２の変更例を示す図である。
【図４３】本願の実施の形態１，２の他の変更例を示す図である。
【図４４】本願の実施の形態１，２のさらに他の変更例を示す図である。
【図４５】本願の実施の形態１，２のさらに他の変更例を示す図である。
【図４６】本願の実施の形態１，２のさらに他の変更例を示す図である。
【図４７】本願の実施の形態１，２のさらに他の変更例を示す図である。
【図４８】従来のＭＲＡＭの問題点を説明するための回路図である。
【図４９】本願の実施の形態３によるＭＲＡＭの要部を示す回路図である。
【図５０】図４９に示したＭＲＡＭのシミュレーション結果を示す図である。
【発明を実施するための形態】
【００１０】
[実施の形態１]
本願の実施の形態１によるＭＲＡＭのメモリアレイＭＡは、図１に示すように、複数のメモリセルＭＣ、複数のワード線ＷＬ、複数のディジット線ＤＬ、および複数のビット線ＢＬを含む。複数のメモリセルＭＣは、複数行複数列（たとえば２５６行２５６列）に配置されている。複数のワード線ＷＬは、それぞれ複数行に対応して設けられる。複数のディジット線ＤＬは、それぞれ複数行に対応して設けられる。複数のビット線ＢＬは、それぞれ複数列に対応して設けられる。
【００１１】
各メモリセルＭＣは、図２に示すように、トンネル磁気抵抗素子ＴＭＲおよびアクセストランジスタ（ＮチャネルＭＯＳトランジスタ）ＡＴＲを含む。トンネル磁気抵抗素子ＴＭＲおよびアクセストランジスタＡＴＲは対応のビット線ＢＬと接地電圧ＶＳＳのラインとの間に直列接続され、アクセストランジスタＡＴＲのゲートは対応のワード線ＷＬに接続される。トンネル磁気抵抗素子ＴＭＲは、記憶データの論理に応じて電気抵抗値が変化する素子である。
【００１２】
すなわちトンネル磁気抵抗素子ＴＭＲは、図３に示すように、電極ＥＬとビット線ＢＬの間に積層された固定磁化膜ＦＬ、トンネル絶縁膜ＴＢおよび自由磁化膜ＶＬを含む。固定磁化膜ＦＬおよび自由磁化膜ＶＬの各々は、強磁性体膜で構成されている。固定磁化膜ＦＬの磁化方向は一方方向に固定されている。自由磁化膜ＶＬの磁化方向は、一方方向および他方方向のうちのいずれかの方向に書込まれる。固定磁化膜ＦＬおよび自由磁化膜ＶＬの磁化方向が同一である場合はトンネル磁気抵抗素子ＴＭＲの抵抗値は比較的小さな値になり、両者の磁化方向が逆である場合はトンネル磁気抵抗素子ＴＭＲの電気抵抗値は比較的大きな値になる。トンネル磁気抵抗素子ＴＭＲの２段階の抵抗値は、たとえばデータ信号０，１にそれぞれ対応付けられる。
【００１３】
データ書込時は、図３に示すように、ワード線ＷＬが非選択レベルの「Ｌ」レベルにされてアクセストランジスタＡＴＲが非導通状態にされ、ディジット線ＤＬに電流Ｉｍが流されるとともに、ビット線ＢＬに書込電流Ｉｗが流される。自由磁化膜ＶＬの磁化方向は、電流Ｉｍおよび書込電流Ｉｗの方向の組合せによって決定される。
【００１４】
図４は、データ書込時における電流Ｉｍおよび書込電流Ｉｗの方向と磁界方向との関係を示す図である。図４を参照して、横軸で示される磁界Ｈｘは、ディジット線ＤＬを流れる電流Ｉｍによって生じる磁界Ｈ（ＤＬ）を示している。一方、縦軸に示される磁界Ｈｙは、ビット線ＢＬを流れる書込電流Ｉｗによって生じる磁界Ｈ（ＢＬ）を示している。
【００１５】
自由磁化膜ＶＬに記憶される磁界方向は、磁界Ｈ（ＤＬ）とＨ（ＢＬ）の和が図中に示されるアステロイド特性線の外側の領域に達する場合においてのみ、新たに書込まれる。すなわち、アステロイド特性線の内側の領域に相当する磁界が印加された場合においては、自由磁化膜ＶＬに記憶される磁界方向は更新されない。したがって、トンネル磁気抵抗素子ＴＭＲの記憶データを書込動作によって更新するためには、ディジット線ＤＬとビット線ＢＬとの両方に電流を流す必要がある。ここでは、ディジット線ＤＬには一方方向の電流Ｉｍを流し、ビット線ＢＬにはデータ信号の論理（０または１）に応じた方向の書込電流Ｉｗを流すものとする。トンネル磁気抵抗素子ＴＭＲに一旦記憶された磁界方向すなわち記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。
【００１６】
データ読出時は、図５に示すように、ワード線ＷＬが選択レベルの「Ｈ」レベルにされてアクセストランジスタＡＴＲが導通し、ビット線ＢＬからトンネル磁気抵抗素子ＴＭＲおよびアクセストランジスタＡＴＲを介して接地電圧ＶＳＳのラインに電流Ｉｓが流れる。この電流Ｉｓの値は、トンネル磁気抵抗素子ＴＭＲの抵抗値に応じて変化する。したがって、この電流Ｉｓの値を検知することにより、トンネル磁気抵抗素子ＴＭＲの記憶データを読出すことができる。
【００１７】
図６は、このＭＲＡＭのデータ書込に関連する部分を示すブロック図である。図６において、このＭＲＡＭは、メモリアレイＭＡに加え、アドレスバッファ１、ＩＯバッファ２、書込タイミングコントローラ３、行デコーダ４，５、ＤＬドライバ６，７、列デコーダ８，９、書込データコントローラ１０，１１、およびＢＬドライバ１２，１３を備える。
【００１８】
アドレスバッファ１は、クロック信号ＣＬＫの立ち上がりエッジに同期して外部アドレス信号ＡＤＤ０〜ＡＤＤ１２を取り込み、行アドレス信号ＲＡ０〜ＲＡ７および列アドレス信号ＣＡ０〜ＣＡ３を生成する。ＩＯバッファ２は、クロック信号ＣＬＫの立ち上がりエッジに同期して書込データ信号Ｄ０〜Ｄ１５を取り込み、内部データ信号ＷＤ０〜ＷＤ１５を生成する。
【００１９】
書込タイミングコントローラ３は、クロック信号ＣＬＫの立ち上がりエッジにおいてチップイネーブル信号ＺＣＥおよびライトイネーブル信号ＺＷＥがともに活性化レベルの「Ｌ」レベルにされたことに応じて、ディジット線イネーブル信号ＤＬＥＮおよびビット線イネーブル信号ＢＬＥＮを生成する。
【００２０】
行デコーダ４は、ディジット線イネーブル信号ＤＬＥＮおよび行アドレス信号ＲＡ０，ＲＡ１に基づいて、内部アドレス信号ＳＤＷ０〜ＳＤＷ３を生成する。行デコーダ５は、行アドレス信号ＲＡ２〜ＲＡ７に基づいて、内部アドレス信号ＺＷＢＳ０〜ＺＷＢＳ１５，ＭＤＬ０〜ＭＤＬ６３を生成する。メモリアレイＭＡの２５６本のディジット線ＤＬは、予め１６本ずつグループ化されている。
【００２１】
ＤＬドライバ６は、内部アドレス信号ＺＷＢＳ０〜ＺＷＢＳ１５に従って、１６個のディジット線グループのうちのいずれかのディジット線グループを選択し、選択したディジット線グループに属する１６本のディジット線ＤＬの各々の一方端に電源電圧ＶＤＤを印加する。
【００２２】
ＤＬドライバ７は、内部アドレス信号ＳＤＷ０〜ＳＤＷ３，ＭＤＬ０〜ＭＤＬ６３に従って、２５６本のディジット線ＤＬのうちのいずれかのディジット線ＤＬを選択し、選択したディジット線ＤＬの他方端から接地電圧ＶＳＳのラインに参照電圧ＶＲＥＦＤＬに応じた値の電流Ｉｍを流出させる。
【００２３】
また、列デコーダ８，９の各々は、列アドレス信号ＣＡ０〜ＣＡ３に基づいて、ビット線選択信号ＢＬＳ０〜ＢＬＳ１５を生成する。書込データコントローラ１０は、内部データ信号ＷＤ０〜ＷＤ１５およびビット線イネーブル信号ＢＬＥＮに基づいて、書込制御信号ＷＤＰＬ０〜ＷＤＰＬ１５，ＷＤＮＬ０〜ＷＤＮＬ１５を生成する。書込データコントローラ１１は、内部データ信号ＷＤ０〜ＷＤ１５およびビット線イネーブル信号ＢＬＥＮに基づいて、書込制御信号ＷＤＰＲ０〜ＷＤＰＲ１５，ＷＤＮＲ０〜ＷＤＮＲ１５を生成する。メモリアレイＭＡの２５６本のビット線ＢＬは、予め１６本ずつグループ化されている。
【００２４】
ＢＬドライバ１２，１３の各々は、ビット線選択信号ＢＬＳ０〜ＢＬＳ１５に従って、１６個のビット線グループの各々において１６本のビット線ＢＬのうちのいずれかのビット線ＢＬを選択し、合計１６本のビット線ＢＬを選択する。また、ＢＬドライバ１２は、書込制御信号ＷＤＰＬ０〜ＷＤＰＬ１５，ＷＤＮＬ０〜ＷＤＮＬ１５に従って動作し、選択した１６本のビット線ＢＬの各々の一方端に電源電圧ＶＤＤまたは接地電圧ＶＳＳを印加する。また、ＢＬドライバ１３は、書込制御信号ＷＤＰＲ０〜ＷＤＰＲ１５，ＷＤＮＲ０〜ＷＤＮＲ１５に従って動作し、選択した１６本のビット線ＢＬの各々の一方端に接地電圧ＶＳＳまたは電源電圧ＶＤＤを印加する。
【００２５】
このようにしてＢＬドライバ１２，１３は、書込データ信号Ｄ０〜Ｄ１５の論理レベルに応じた方向（極性）の書込電流Ｉｗをそれぞれ選択した１６本のビット線ＢＬに流す。書込電流Ｉｗの値は、参照電圧ＶＲＥＦＢＬに応じた値に設定される。
【００２６】
図７は、ＤＬドライバ６，７の構成を示す回路図である。図７において、メモリアレイＭＡの２５６本のディジット線ＤＬは、予め１６本ずつ、１６個のディジット線グループＤＬＧ０〜ＤＬＧ１５に分割されている。各ディジット線グループＤＬＧに属する１６本のディジット線ＤＬの一方端は、ノードＮ２０に共通接続されている。各ディジット線ＤＬには、寄生抵抗が存在する。
【００２７】
ＤＬドライバ６は、それぞれ１６個のディジット線グループＤＬＧ０〜ＤＬＧ１５に対応して設けられた１６個のＰチャネルＭＯＳトランジスタ２０を含む。各ＰチャネルＭＯＳトランジスタ２０のソースは電源電圧ＶＤＤを受け、そのドレインは対応するディジット線グループＤＬＧのノードＮ２０に接続されている。１６個のディジット線グループＤＬＧ０〜ＤＬＧ１５に対応する１６個のＰチャネルＭＯＳトランジスタ２０のゲートは、それぞれ内部アドレス信号ＺＷＢＳ０〜ＺＷＢＳ１５を受ける。
【００２８】
ＤＬドライバ６の１６個のＰチャネルＭＯＳトランジスタ２０のソースに沿って電源電圧ＶＤＤのラインＬ１が設けられている。電源電圧ＶＤＤのラインＬ１に沿って複数のコンデンサＣ１が配置されており、各コンデンサＣ１は電源電圧ＶＤＤのラインと接地電圧ＶＳＳのラインとの間に接続されている。複数のコンデンサＣ１は、ＤＬドライバ６に供給される電源電圧ＶＤＤを安定化させ、また、ＭＲＡＭの外部電源の出力電流（すなわち電源電圧ＶＤＤのラインＬ１に流れる電流）のピーク値を低減して、ノイズの発生を抑制するために設けられている。
【００２９】
また、ＤＬドライバ６は、各ディジット線ＤＬに対応して設けられたコンデンサＣ２を含む。各コンデンサＣ２は、対応のディジット線ＤＬと接地電圧ＶＳＳのラインとの間に接続され、対応のディジット線ＤＬに流れる電流Ｉｍのピーク値を低減するために設けられている。
【００３０】
ＤＬドライバ７は、各ディジット線ＤＬに対応して設けられたコンデンサＣ３およびＮチャネルＭＯＳトランジスタ２１を含む。また、ＤＬドライバ７は、それぞれ１６個のディジット線グループＤＬＧ０〜ＤＬＧ１５に対応して設けられた１６個のＮチャネルＭＯＳトランジスタ２２と、論理回路２３とを含む。各コンデンサＣ３は、対応のディジット線ＤＬと接地電圧ＶＳＳのラインとの間に接続され、対応のディジット線ＤＬに流れる電流Ｉｍのピーク値を低減するために設けられている。
【００３１】
２５６個のＮチャネルＭＯＳトランジスタ２１のゲートは、それぞれディジット線選択信号ＤＬＳ０〜ＤＬＳ２５５を受ける。各ＮチャネルＭＯＳトランジスタ２１は、対応のディジット線ＤＬの他方端と対応のＮチャネルＭＯＳトランジスタ２２のドレイン（ノードＮ２１）との間に接続される。各ＮチャネルＭＯＳトランジスタ２１は、対応のディジット線選択信号ＤＬＳが活性化レベルの「Ｈ」レベルにされた場合は導通し、対応のディジット線選択信号ＤＬＳが非活性化レベルの「Ｌ」レベルにされた場合は非導通になる。
【００３２】
ＮチャネルＭＯＳトランジスタ２２は、ノードＮ２１と接地電圧ＶＳＳのラインとの間に接続され、そのゲートは参照電圧ＶＲＥＦＤＬを受ける。ＮチャネルＭＯＳトランジスタ２２は、ノードＮ２１から接地電圧ＶＳＳのラインに、参照電圧ＶＲＥＦＤＬに応じた値の電流を流出させる定電流素子を構成する。
【００３３】
論理回路２３は、内部アドレス信号ＳＤＷ０〜ＳＤＷ３，ＭＤＬ０〜ＭＤＬ６３に従って、２５６個のディジット線選択信号ＤＬＳ０〜ＤＬＳ２５５のうちのいずれか１つを選択し、選択したディジット線選択信号ＤＬＳを活性化レベルの「Ｈ」レベルにする。
【００３４】
次に、ＤＬドライバ６，７の動作について説明する。ここでは、内部アドレス信号ＳＤＷ０〜ＳＤＷ３，ＭＤＬ０〜ＭＤＬ６３により、ディジット線グループＤＬＧ０に属する１６本のディジット線ＤＬのうちの図７中の左から２番目のディジット線ＤＬが指定されたものとする。
【００３５】
まず、内部アドレス信号ＺＷＢＳ０が活性化レベルの「Ｌ」レベルに立ち下げられ、ディジット線グループＤＬＧ０に対応するＰチャネルＭＯＳトランジスタ２０が導通する。次に、ディジット線選択信号ＤＬＳ１が活性化レベルの「Ｈ」レベルに立ち上げられ、ＮチャネルＭＯＳトランジスタ２１が導通し、そのディジット線ＤＬに電流Ｉｍが流れる。このとき、コンデンサＣ１が設けられているので、外部電源からＭＲＡＭに流れる電源電流（すなわち電源電圧ＶＤＤのラインＬ１に流れる電流）のピーク値は低く抑制される。また、コンデンサＣ２，Ｃ３が設けられているので、電流Ｉｍのピーク値は低く抑制される。
【００３６】
次に、ディジット線選択信号ＤＬＳ１が非活性化レベルの「Ｌ」レベルに立ち下げられ、ＮチャネルＭＯＳトランジスタ２１が非導通にされて電流Ｉｍが遮断される。また、内部アドレス信号ＺＷＢＳ０が非活性化レベルの「Ｈ」レベルに立ち上げられ、ディジット線グループＤＬＧ０に対応するＰチャネルＭＯＳトランジスタ２０が非導通になる。
【００３７】
なお、コンデンサＣ１〜Ｃ３がない場合は、ＮチャネルＭＯＳトランジスタ２０，２１を導通させた時に、外部電源からＭＲＡＭに流れる電源電流のピーク値が大きくなり、ノイズが発生する。また、電流Ｉｍのピーク値が大きくなり、選択されたディジット線ＤＬに対応する各メモリセルＭＣが過剰なディスターブを受け、書込特性のマージンが減少してしまう。このため、従来は誤書込の発生確率が高いという問題があった。これに対して本実施の形態１では、電流Ｉｍのオーバーシュートは小さいので、書込特性のマージンを高く維持することができ、誤書込の発生確率を低くすることができる。
【００３８】
図８は、ＢＬドライバ１２，１３の構成を示す回路図である。図８において、メモリアレイＭＡの２５６本のビット線ＢＬは、予め１６本ずつ、１６個のビット線グループＢＬＧ０〜ＢＬＧ１５に分割されている。各ビット線ＢＬには、寄生抵抗が存在する。
【００３９】
ＢＬドライバ１２は、各ビット線グループＢＬＧに対応して設けられたＰチャネルＭＯＳトランジスタ４０およびＮチャネルＭＯＳトランジスタ４１，４２を含む。ＢＬドライバ１２の１６個のＰチャネルＭＯＳトランジスタ４０のソースに沿って電源電圧ＶＤＤのラインＬ２が設けられている。電源電圧ＶＤＤのラインＬ２に沿って複数のコンデンサＣ４が配置されており、各コンデンサＣ４は電源電圧ＶＤＤのラインＬ２と接地電圧ＶＳＳのラインとの間に接続されている。複数のコンデンサＣ４は、ＢＬドライバ１２に供給される電源電圧ＶＤＤを安定化させ、また、ＭＲＡＭの外部電源の出力電流（すなわち電源電圧ＶＤＤのラインＬ２に流れる電流）のピーク値を低減して、ノイズの発生を抑制するために設けられている。
【００４０】
ＰチャネルＭＯＳトランジスタ４０は、電源電圧ＶＤＤのラインＬ２とノードＮ４０との間に接続され、そのゲートは書込制御信号ＷＤＰＬ０を受ける。ＮチャネルＭＯＳトランジスタ４１のドレインはノードＮ４０に接続され、そのゲートは書込制御信号ＷＤＮＬ０を受ける。ＮチャネルＭＯＳトランジスタ４２は、ＮチャネルＭＯＳトランジスタ４１のソースと接地電圧ＶＳＳのラインとの間に接続され、そのゲートは参照電圧ＶＲＥＦＢＬを受ける。ＮチャネルＭＯＳトランジスタ４２は、参照電圧ＶＲＥＦＢＬに応じた値の電流を流出させる定電流素子を構成する。
【００４１】
また、ＢＬドライバ１２は、各ビット線ＢＬに対応して設けられたＮチャネルＭＯＳトランジスタ４３およびコンデンサＣ５を含む。２５６個のＮチャネルＭＯＳトランジスタ４３のゲートは、それぞれビット線選択信号ＢＬＳ０〜ＢＬＳ２５５を受ける。各ＮチャネルＭＯＳトランジスタ４３は、対応のビット線ＢＬの一方端と対応のノードＮ４０との間に接続される。各ＮチャネルＭＯＳトランジスタ４３は、対応のビット線選択信号ＢＬＳが活性化レベルの「Ｈ」レベルにされたことに応じて導通し、対応のビット線選択信号ＢＬＳが非活性化レベルの「Ｌ」レベルにされたことに応じて非導通になる。ビット線選択信号ＢＬＳ０〜ＢＬＳ２５５は、列アドレス信号ＣＡ０〜ＣＡ３から生成される。各コンデンサＣ５は、対応のビット線ＢＬと接地電圧ＶＳＳのラインとの間に接続され、対応のビット線ＢＬに流れる書込電流Ｉｗのピーク値を低減するために設けられている。
【００４２】
ＢＬドライバ１３は、各ビット線グループＢＬＧに対応して設けられたＰチャネルＭＯＳトランジスタ５０およびＮチャネルＭＯＳトランジスタ５１，５２を含む。ＰチャネルＭＯＳトランジスタ５０は、電源電圧ＶＤＤのラインＬ２とノードＮ５０との間に接続され、そのゲートは書込制御信号ＷＤＰＲ０を受ける。ＮチャネルＭＯＳトランジスタ５１のドレインはノードＮ５０に接続され、そのゲートは書込制御信号ＷＤＮＲ０を受ける。ＮチャネルＭＯＳトランジスタ５２は、ＮチャネルＭＯＳトランジスタ５１のソースと接地電圧ＶＳＳのラインとの間に接続され、そのゲートは参照電圧ＶＲＥＦＢＬを受ける。ＮチャネルＭＯＳトランジスタ５２は、参照電圧ＶＲＥＦＢＬに応じた値の電流を流出させる定電流素子を構成する。
【００４３】
また、ＢＬドライバ１３は、各ビット線ＢＬに対応して設けられたＮチャネルＭＯＳトランジスタ５３およびコンデンサＣ６を含む。２５６個のＮチャネルＭＯＳトランジスタ５３のゲートは、それぞれビット線選択信号ＢＬＳ０〜ＢＬＳ２５５を受ける。各ＮチャネルＭＯＳトランジスタ５３は、対応のビット線ＢＬの他方端と対応のノードＮ５０との間に接続される。各ＮチャネルＭＯＳトランジスタ５３は、対応のビット線選択信号ＢＬＳが活性化レベルの「Ｈ」レベルにされたことに応じて導通し、対応のビット線選択信号ＢＬＳが非活性化レベルの「Ｌ」レベルにされたことに応じて非導通になる。各コンデンサＣ６は、対応のビット線ＢＬと接地電圧ＶＳＳのラインとの間に接続され、対応のビット線ＢＬに流れる書込電流Ｉｗのピーク値を低減するために設けられている。
【００４４】
次に、ＢＬドライバ１２，１３の動作について説明する。ここでは、ビット線グループＢＬＧ０に属する１６本のビット線ＢＬのうちの図８中の上から２番目のビット線ＢＬが選択されるものする。また、書込制御信号ＷＤＰＬ０，ＷＤＮＬ０，ＷＤＰＲ０，ＷＤＮＲ０により、そのビット線ＢＬに図８中の右側から左側に向かって書込電流Ｉｗが流されるものとする。初期状態では、トランジスタ４０，４１，４３，５０，５１，５３は非導通状態にされている。
【００４５】
まず、書込制御信号ＷＤＮＬ０が活性化レベルの「Ｈ」レベルに立ち上げられるとともに、書込制御信号ＷＤＰＲ０が活性化レベルの「Ｌ」レベルに立ち下げられ、トランジスタ４１，５０が導通する。次いで、ビット線選択信号ＢＬＳ１が活性化レベルの「Ｈ」レベルにされ、ビット線選択信号ＢＬＳ１に対応するトランジスタ４３，５３が導通する。
【００４６】
これにより、電源電圧ＶＤＤのラインからトランジスタ５０，５３、ビット線ＢＬ、トランジスタ４３，４１，４２を介して接地電圧ＶＳＳのラインに書込電流Ｉｗが流れる。このとき、コンデンサＣ４が設けられているので、外部電源からＭＲＡＭに流れる電源電流（すなわち電源電圧ＶＤＤのラインＬ２に流れる電流）のピーク値は低く抑制される。また、コンデンサＣ５，Ｃ６が設けられているので、書込電流Ｉｗのピーク値は低く抑制される。所定時間経過後、トランジスタ４１，４３，５０，５３が非導通にされて書込電流Ｉｗが遮断される。
【００４７】
ビット線ＢＬに図８中の右側から左側に向けて書込電流Ｉｗを流したことにより、選択されたビット線ＢＬとディジット線ＤＬの交差部のメモリセルＭＣには、たとえばデータ“１”が書き込まれる。そのメモリセルＭＣにデータ“０”を書込む場合は、トランジスタ４１，５０の代わりにトランジスタ４０，５１を導通させ、そのビット線ＢＬに図８中の左側から右側に向けて書込電流Ｉｗを流せばよい。
【００４８】
なお、コンデンサＣ４〜Ｃ６がない場合は、トランジスタ４０，４３，５３，５１，５２またはトランジスタ５０，５３，４３，４１，４２を導通させた時に、外部電源からＭＲＡＭに流れる電源電流のピーク値が大きくなり、ノイズが発生する。また、書込電流Ｉｗのピーク値が大きくなり、選択されたビット線ＢＬに対応する各メモリセルＭＣが過剰なディスターブを受け、書込特性のマージンが減少してしまう。このため、従来は誤書込の発生確率が高いという問題があった。これに対して本実施の形態１では、書込電流Ｉｗのオーバーシュートは小さいので、書込特性のマージンを高く維持することができ、誤書込の発生確率を低くすることができる。
【００４９】
上述のように、本実施の形態１では、多数のコンデンサＣ１〜Ｃ６が設けられる。以下、チップ面積を増大させることなく、コンデンサＣ１〜Ｃ６を形成する方法について説明する。一般にＭＲＡＭでは、図９に示すように、メモリアレイＭＡよりも大面積のメモリマットＭＭが形成される。メモリマットＭＭは、メモリアレイＭＡと同様に、複数のメモリセルＭＣと、複数のワード線ＷＬと、複数のディジット線ＤＬと、複数のビット線ＢＬとを含む。
【００５０】
メモリマットＭＭの中央部のみが情報を記憶するトンネル磁気抵抗素子ＴＭＲ（メモリセル）が配置されたメモリアレイＭＡとして使用される。メモリマットＭＭのうちのメモリアレイＭＡの周辺部は、ダミーメモリアレイＤＭＡとされ、情報の記憶のためには使用されない。ダミーメモリアレイＤＭＡには、情報の記憶のために用いられないダミーメモリセル等が配置される。メモリアレイＭＡの外側にダミーメモリアレイＤＭＡを配置するのは、トンネル磁気抵抗素子ＴＭＲを形成する工程で用いられるＣＭＰ（Chemical Mechanical Polishing:ケミカルメカニカル研磨）法による平坦化工程で、メモリアレイＭＡに配置されたトンネル磁気抵抗素子ＴＭＲの膜厚が均一になるようにするためである。メタル密度が異なるとＣＭＰ法での研磨レートに差が生じ平坦性が悪化する。そのため、メモリアレイＭＡのまわりにメタル密度が同程度になるようにダミーメモリセル等が配置されたダミーメモリアレイＤＭＡを配置している。また、ＣＭＰ法ではどうしてもメモリマットＭＭの周辺部では、トンネル磁気抵抗素子ＴＭＲの膜厚が薄く（または厚く）なる。このため、トンネル磁気抵抗素子ＴＭＲの膜厚が均一となる中央部のみをメモリアレイＭＡとして使用する。
【００５１】
本実施の形態１では、コンデンサＣ１〜Ｃ６はダミーメモリアレイＤＭＡに形成される。本実施の形態１では、ダミーメモリセル等が配置されるダミーメモリアレイＤＭＡに、コンデンサＣ１〜Ｃ６を配置しているため、コンデンサ配置によるチップサイズの増加を防ぐことが出る。ダミーメモリアレイＤＭＡは、８個の領域Ａ１〜Ａ８に分割される。領域Ａ１は、メモリアレイＭＡを通るビット線ＢＬの一方端部（図９では上端部）が形成されている領域である。領域Ａ２は、メモリアレイＭＡを通るビット線ＢＬの他方端部（図９では下端部）が形成されている領域である。領域Ａ１，Ａ２には、それぞれコンデンサＣ５，Ｃ６が形成される。
【００５２】
領域Ａ３は、メモリアレイＭＡを通るディジット線ＤＬの一方端部（図９では左端部）が形成されている領域である。領域Ａ４は、メモリアレイＭＡを通るディジット線ＤＬの他方端部（図９では右端部）が形成されている領域である。領域Ａ３，Ａ４には、それぞれコンデンサＣ２，Ｃ３が形成される。領域Ａ５〜Ａ８は、メモリアレイＭＡを通るビット線ＢＬおよびディジット線ＤＬが通らない領域であり、ダミーメモリアレイＤＭＡの四隅の領域である。領域Ａ５〜Ａ８には、コンデンサＣ１，Ｃ４が形成される。
【００５３】
ここで、本実施の形態１の理解を容易にするために、本実施の形態１と関連技術との比較で説明する。まず、関連技術であるＭＲＡＭのメモリマットＭＭの構成について説明する。図１０は、関連技術であるメモリマットＭＭの要部を示す平面図である。図１１（ａ）は図１０のＸＩＡ−ＸＩＡ線断面図であり、図１１（ｂ）は図１０のＸＩＢ−ＸＩＢ線断面図である。図１０および図１１（ａ）（ｂ）に示すように、関連技術であるメモリマットＭＭでは、メモリアレイＭＡとダミーメモリアレイＤＭＡは全く同じ構成である。複数のビット線ＢＬが所定のピッチで平行に形成され、その下方に複数のディジット線ＤＬが所定のピッチで平行に配置されている。上方から見ると、ビット線ＢＬとディジット線ＤＬは、互いに直交している。
【００５４】
ビット線ＢＬとディジット線ＤＬの各交差部において、ビット線ＢＬとディジット線ＤＬの間に長方形の下部電極ＥＬ１が形成され、下部電極ＥＬ１の上面の一方端部とビット線ＢＬの間にトンネル磁気抵抗素子ＴＭＲが形成されている。下部電極ＥＬ１の下面の他方端部は、ビアホールＶＨ１、スルーホールを含む読出配線ＲＬ（以下、単に読出配線ＲＬと記載する）、スルーホールＴＨ、コンタクトホールＣＨを介して下方のアクセストランジスタＡＴＲのドレインＤに接続されている。アクセストランジスタＡＴＲは、シリコン基板ＳＢの表面に形成されている。アクセストランジスタＡＴＲのゲートは、ワード線ＷＬを構成している。アクセストランジスタＡＴＲのソースＳは、接地電圧ＶＳＳのライン(図示せず)に接続されている。
【００５５】
次に、本実施の形態１のＭＲＡＭのメモリマットＭＭの構成について説明する。図１２（ａ）はメモリアレイＭＡの要部を示す平面図であり、図１２（ｂ）はダミーメモリアレイＤＭＡの要部を示す平面図である。図１２（ａ）（ｂ）は、それぞれメモリアレイＭＡおよびダミーメモリアレイＤＭＡの単位メモリセル領域（１つのメモリセルＭＣに相当する領域）を示している。ディジット線ＤＬは図中の上下方向に延在し、ビット線ＢＬは図中の左右方向に延在している。図１３（ａ）は図１２（ａ）のＸＩＩＩＡ−ＸＩＩＩＡ線断面図であって、図１１（ａ）のＡ部に対応する部分の図である。図１３（ｂ）は図１２（ｂ）のＸＩＩＩＢ−ＸＩＩＩＢ線断面図であって、図１１（ｂ）のＢ部に対応する部分の図である。
【００５６】
図１２（ａ）（ｂ）および図１３（ａ）（ｂ）において、メモリアレイＭＡおよびダミーメモリアレイＤＭＡでは、シリコン基板ＳＢの上方に金属配線層であるディジット線層６１が形成され、そのディジット線層６１がパターニングされてディジット線ＤＬ群および読出配線ＲＬ群が形成される。ダミーメモリアレイＤＭＡでは、読出配線ＲＬは常時、接地される。ダミーメモリアレイＤＭＡの読出配線ＲＬを接地する方法としては、ダミーメモリアレイＤＭＡのアクセストランジスタＡＴＲを常時導通させてもよいし、読出配線ＲＬに接地電圧ＶＳＳを与えるための配線を別途設けてもよい。
【００５７】
ディジット線ＤＬ群と読出配線ＲＬ群の隙間に絶縁膜である酸化膜６２が形成され、それらを覆うようにして絶縁膜であるＰ（plasma）−ＳｉＮ膜６３が形成される。Ｐ−ＳｉＮ膜６３の上に絶縁膜である酸化膜６４が形成され、酸化膜６４の表面に金属配線層である下部電極層６５が形成される。下部電極層６５は、Ｔａ、ＴａＮ、ＴｉまたはＴｉＮなどで形成される。各読出配線ＲＬの上面と下部電極層６５の下面との間にビアホールＶＨ１が形成される。ビアホールＶＨ１は、中心部のタングステン埋め込み層と、表面部のバリアメタル層を含む。
【００５８】
下部電極層６５の上に、トンネル磁気抵抗素子層６６と、金属配線層である上部電極層６７が積層される。メモリアレイＭＡではトンネル磁気抵抗素子層６６および上部電極層６７がパターニングされてトンネル磁気抵抗素子ＴＭＲ群および上部電極ＥＬ２群が形成され、ダミーメモリアレイＤＭＡではトンネル磁気抵抗素子層６６および上部電極層６７はパターニングされない。
【００５９】
次に、メモリアレイＭＡおよびダミーメモリアレイＤＭＡにおいて、絶縁膜であるＬＴ（Low Temperature）−ＳｉＮ膜６８が形成される。メモリアレイＭＡでは下部電極層６５およびＬＴ−ＳｉＮ膜６８がパターニングされて下部電極ＥＬ１が形成され、ダミーメモリアレイＤＭＡではパターニングされない。
【００６０】
次いで、メモリアレイＭＡおよびダミーメモリアレイＤＭＡにおいて、絶縁膜である酸化膜６９が形成される。酸化膜６９の上に金属配線層であるビット線層７０が形成され、そのビット線層７０がパターニングされてビット線ＢＬ群が形成される。メモリアレイＭＡでは各上部電極ＥＬ２の上面とビット線ＢＬの下面との間にビアホールＶＨ２が形成され、ダミーメモリアレイＤＭＡではビアホールＶＨ２は形成されない。上部電極層６７とビット線層７０の間隔は、たとえば５０ｎｍである。下部電極層６５とビット線層７０の間隔は、たとえば１３０ｎｍである。ビット線ＢＬ群の上には、絶縁膜であるＬＴ−ＳｉＮ膜７１と、絶縁膜である酸化膜７２が積層される。
【００６１】
つまり、本実施の形態１のＭＲＡＭでは、メモリアレイＭＡの構成は従来と同じであるが、ダミーメモリアレイＤＭＡの構成は従来と異なる。メモリアレイＭＡでは、下部電極層６５、トンネル磁気抵抗素子層６６、および上部電極層６７がパターニングされ、各上部電極ＥＬ２がビアホールＶＨ２を介してビット線ＢＬに接続される。これに対して、ダミーメモリアレイＤＭＡでは、下部電極層６５、トンネル磁気抵抗素子層６６、および上部電極層６７がパターニングされず、上部電極層６７とビット線ＢＬの間にビアホールＶＨ２は形成されず、読出配線ＲＬは接地される。したがって、ダミーメモリアレイＤＭＡでは、各ディジット線ＤＬと下部電極層６５および読出配線ＲＬとの間にコンデンサが形成され、各ビット線ＢＬと上部電極層６７との間にコンデンサが形成される。なお、ダミーメモリアレイＤＭＡでは、トンネル磁気抵抗素子層６６は所定の抵抗値を有する導電層として使用される。
【００６２】
図７〜図９を参照して、ダミーメモリアレイＤＭＡの領域Ａ１では、各ビット線ＢＬと上部電極層６７との間にコンデンサＣ５が形成される。ダミーメモリアレイＤＭＡの領域Ａ２では、各ビット線ＢＬと上部電極層６７との間にコンデンサＣ６が形成される。ダミーメモリアレイＤＭＡの領域Ａ３では、各ディジット線ＤＬと下部電極層６５および読出配線ＲＬとの間にコンデンサＣ２が形成される。ダミーメモリアレイＤＭＡの領域Ａ４では、各ディジット線ＤＬと下部電極層６５および読出配線ＲＬとの間にコンデンサＣ３が形成される。
【００６３】
ダミーメモリアレイＤＭＡの領域Ａ１，Ａ２，Ａ５〜Ａ８では、各ディジット線ＤＬ（ダミーディジット線）が電源電圧ＶＤＤのラインＬ１またはＬ２に接続され、各ディジット線ＤＬと下部電極層６５および読出配線ＲＬとの間にコンデンサＣ１またはＣ４が形成される。ダミーメモリアレイＤＭＡの領域Ａ３，Ａ４，Ａ５〜Ａ８では、各ビット線ＢＬ（ダミービット線）が電源電圧ＶＤＤのラインＬ１またはＬ２に接続され、各ビット線ＢＬと上部電極層６７との間にコンデンサＣ１またはＣ４が形成される。
【００６４】
以上のように、本実施の形態１では、メモリアレイＭＡの周囲のダミーメモリアレイＤＭＡに電流のピーク値を低減させるためのコンデンサＣ１〜Ｃ６を形成したので、チップ面積を大きくすることなくノイズを低減することができる。
【００６５】
なお、酸化膜６２，６４，６９，７２を高誘電率材料で形成することにより、コンデンサＣ１〜Ｃ６の容量値を大きくすることができ、ノイズ低減効果を高めることができる。
【００６６】
[実施の形態１の変更例]
以下、実施の形態１の種々の変更例について説明する。図１４（ａ）（ｂ）は、実施の形態１の変更例を示す平面図であって、それぞれ図１２（ａ）（ｂ）と対比される図である。図１５（ａ）は図１４（ａ）のＸＶＡ−ＸＶＡ線断面図であり、図１５（ｂ）は図１４（ｂ）のＸＶＢ−ＸＶＢ線断面図である。図１４（ａ）（ｂ）および図１５（ａ）（ｂ）に示すように、ダミーメモリアレイＤＭＡの各単位メモリセル領域（１つのメモリセルＭＣに相当する領域）において、トンネル磁気抵抗素子層６６および上部電極層６７が下部電極ＥＬ１と同程度の大きさにパターニングされていても構わない。
【００６７】
図１６（ａ）（ｂ）は、実施の形態１の他の変更例を示す平面図であって、それぞれ図１２（ａ）（ｂ）と対比される図である。図１７（ａ）は図１６（ａ）のＸＶＩＩＡ−ＸＶＩＩＡ線断面図であり、図１７（ｂ）は図１６（ｂ）のＸＶＩＩＢ−ＸＶＩＩＢ線断面図である。図１６（ａ）（ｂ）および図１７（ａ）（ｂ）に示すように、ダミーメモリアレイＤＭＡの各単位メモリセル領域において、下部電極層６５、トンネル磁気抵抗素子層６６および上部電極層６７が下部電極ＥＬ１と同程度の大きさにパターニングされていても構わない。
【００６８】
図１８（ａ）（ｂ）は、実施の形態１のさらに他の変更例を示す平面図であって、それぞれ図１２（ａ）（ｂ）と対比される図である。図１９（ａ）は図１８（ａ）のＸＩＸＡ−ＸＩＸＡ線断面図であり、図１９（ｂ）は図１８（ｂ）のＸＩＸＢ−ＸＩＸＢ線断面図である。図１８（ａ）（ｂ）および図１９（ａ）（ｂ）に示すように、ダミーメモリアレイＤＭＡの各単位メモリセル領域において、トンネル磁気抵抗素子層６６および上部電極層６７がトンネル磁気抵抗素子ＴＭＲと同程度の大きさにパターニングされていても構わない。この変更例では、ビット線層７０と上部電極層６８の間にコンデンサが形成されるとともに、ビット線層７０と下部電極層６５の間にコンデンサが形成される。
【００６９】
図２０（ａ）（ｂ）は、実施の形態１のさらに他の変更例を示す平面図であって、それぞれ図１８（ａ）（ｂ）と対比される図である。図２１（ａ）は図２０（ａ）のＸＸＩＡ−ＸＸＩＡ線断面図であり、図２１（ｂ）は図２０（ｂ）のＸＸＩＢ−ＸＸＩＢ線断面図である。図２０（ａ）（ｂ）および図２１（ａ）（ｂ）に示すように、ダミーメモリアレイＤＭＡの各単位メモリセル領域において、さらに、下部電極層６５が下部電極ＥＬ１と同程度の大きさにパターニングされていても構わない。トンネル磁気抵抗素子層６６および上部電極層６７は、トンネル磁気抵抗素子ＴＭＲと同程度の大きさにパターニングされている。
【００７０】
図２２（ａ）（ｂ）は、実施の形態１のさらに他の変更例を示す平面図であって、それぞれ図１２（ａ）（ｂ）と対比される図である。図２３（ａ）は図２２（ａ）のＸＸＩＩＩＡ−ＸＸＩＩＩＡ線断面図であり、図２３（ｂ）は図２２（ｂ）のＸＸＩＩＩＢ−ＸＸＩＩＩＢ線断面図である。図２２（ａ）（ｂ）および図２３（ａ）（ｂ）に示すように、ダミーメモリアレイＤＭＡ全域において、トンネル磁気抵抗素子層６６および上部電極層６７が除去されていても構わない。この変更例では、ビット線層７０と下部電極層６５の間にコンデンサが形成される。
【００７１】
図２４（ａ）（ｂ）は、実施の形態１のさらに他の変更例を示す平面図であって、それぞれ図２２（ａ）（ｂ）と対比される図である。図２５（ａ）は図２４（ａ）のＸＸＶＡ−ＸＸＶＡ線断面図であり、図２５（ｂ）は図２４（ｂ）のＸＸＶＢ−ＸＸＶＢ線断面図である。図２４（ａ）（ｂ）および図２５（ａ）（ｂ）に示すように、ダミーメモリアレイＤＭＡの各単位メモリセル領域において、トンネル磁気抵抗素子層６６および上部電極層６７が除去され、下部電極層６５が下部電極ＥＬ１と同程度の大きさにパターニングされていても構わない。
【００７２】
図２６（ａ）（ｂ）は、実施の形態１のさらに他の変更例を示す平面図であって、それぞれ図２３（ａ）（ｂ）と対比される図である。図２６（ａ）（ｂ）に示すように、ダミーメモリアレイＤＭＡのうちの図９で示した領域Ａ１，Ａ２，Ａ５〜Ａ８では、ディジット線層６１がパターニングされていなくても構わない。ただし、この場合は、ディジット線ＤＬと下部電極層６５および読出配線ＲＬとの間のコンデンサは無くなる。各ビット線ＢＬと下部電極層６５の間のコンデンサは無くならず、使用可能である。
【００７３】
図２７（ａ）（ｂ）は、実施の形態１のさらに他の変更例を示す平面図であって、それぞれ図２６（ａ）（ｂ）と対比される図である。図２７（ａ）（ｂ）に示すように、図２６（ａ）（ｂ）で示した変更例において、ダミーメモリアレイＤＭＡの各単位メモリセル領域において、下部電極層６５が下部電極ＥＬ１と同程度の大きさにパターニングされていても構わない。
【００７４】
[実施の形態２]
図２８（ａ）（ｂ）は、本願の実施の形態２によるＭＲＡＭの要部を示す平面図であって、それぞれ図２２（ａ）（ｂ）と対比される図である。図２９（ａ）は図２８（ａ）のＸＸＩＸＡ−ＸＸＩＸＡ線断面図であり、図２９（ｂ）は図２８（ｂ）のＸＸＩＸＢ−ＸＸＩＸＢ線断面図である。
【００７５】
本実施の形態２では、図２８（ａ）（ｂ）および図２９（ａ）（ｂ）に示すように、メモリアレイＭＡの各単位メモリセル領域において、ビアホールＶＨ１が設けられず、上部電極ＥＬ２の上にビット線ＢＬが直接形成されている。また、ダミーメモリアレイＤＭＡでは、トンネル磁気抵抗素子層６６が除去されている。ダミーメモリアレイＤＭＡでは、下部電極層６５とビット線ＢＬの間隔は、たとえば８０ｎｍとなり、実施の形態１の１３０ｎｍよりも小さくなる。したがって、実施の形態１に比べて、ビット線ＢＬと下部電極層６５の間のコンデンサの容量値を大きくすることができ、ノイズを効果的に除去することができる。
【００７６】
[実施の形態２の変更例]
以下、実施の形態２の種々の変更例について説明する。図３０（ａ）（ｂ）は、実施の形態２の変更例を示す平面図であって、それぞれ図２８（ａ）（ｂ）と対比される図である。図３１（ａ）は図３０（ａ）のＸＸＸＩＡ−ＸＸＸＩＡ線断面図であり、図３１（ｂ）は図３０（ｂ）のＸＸＸＩＢ−ＸＸＸＩＢ線断面図である。図３０（ａ）（ｂ）および図３１（ａ）（ｂ）に示すように、ダミーメモリアレイＤＭＡの各単位メモリセル領域（１つのメモリセルＭＣに相当する領域）において、下部電極層６５およびＬＴ−ＳｉＮ膜６８が下部電極ＥＬ１と同程度の大きさにパターニングされていても構わない。
【００７７】
図３２（ａ）（ｂ）は、実施の形態２の他の変更例を示す平面図であって、それぞれ図２９（ａ）（ｂ）と対比される図である。図３３（ａ）は図３２（ａ）のＸＸＸＩＩＩＡ−ＸＸＸＩＩＩＡ線断面図であり、図３３（ｂ）は図３２（ｂ）のＸＸＸＩＩＩＢ−ＸＸＸＩＩＩＢ線断面図である。図３２（ａ）（ｂ）および図３３（ａ）（ｂ）に示すように、ダミーメモリアレイＤＭＡのうちの図９で示した領域Ａ３〜Ａ８では、トンネル磁気抵抗素子層６６および上部電極層６７がパターニングされていなくても構わない。ただし、この場合は、ビット線ＢＬと上部電極層６７の間のコンデンサは無くなる。各ディジット線ＤＬと下部電極層６５および読出配線ＲＬの間のコンデンサは無くならず、使用可能である。
【００７８】
図３４（ａ）（ｂ）は、実施の形態２のさらに他の変更例を示す平面図であって、それぞれ図３２（ａ）（ｂ）と対比される図である。図３５（ａ）は図３４（ａ）のＸＸＸＶＡ−ＸＸＸＶＡ線断面図であり、図３５（ｂ）は図３４（ｂ）のＸＸＸＶＢ−ＸＸＸＶＢ線断面図である。図３４（ａ）（ｂ）および図３５（ａ）（ｂ）に示すように、ダミーメモリアレイＤＭＡの各単位メモリセル領域において、トンネル磁気抵抗素子層６６および上部電極層６７が下部電極ＥＬ１と同程度の大きさにパターニングされていても構わない。
【００７９】
図３６（ａ）（ｂ）は、実施の形態２のさらに他の変更例を示す平面図であって、それぞれ図３４（ａ）（ｂ）と対比される図である。図３７（ａ）は図３４（ａ）のＸＸＸＶＩＩＡ−ＸＸＸＶＩＩＡ線断面図であり、図３７（ｂ）は図３６（ｂ）のＸＸＸＶＩＩＢ−ＸＸＸＶＩＩＢ線断面図である。図３６（ａ）（ｂ）および図３７（ａ）（ｂ）に示すように、ダミーメモリアレイＤＭＡの各単位メモリセル領域において、下部電極層６５、トンネル磁気抵抗素子層６６および上部電極層６７が下部電極ＥＬ１と同程度の大きさにパターニングされていても構わない。
【００８０】
図３８（ａ）（ｂ）は、実施の形態２のさらに他の変更例を示す平面図であって、それぞれ図３３（ａ）（ｂ）と対比される図である。図３９（ａ）は図３８（ａ）のＸＸＸＩＸＡ−ＸＸＸＩＸＡ線断面図であり、図３９（ｂ）は図３８（ｂ）のＸＸＸＩＸＢ−ＸＸＸＩＸＢ線断面図である。図３８（ａ）（ｂ）および図３９（ａ）（ｂ）に示すように、ダミーメモリアレイＤＭＡの各単位メモリセル領域において、トンネル磁気抵抗素子層６６および上部電極層６７がトンネル磁気抵抗素子ＴＭＲと同程度の大きさにパターニングされていても構わない。
【００８１】
図４０（ａ）（ｂ）は、実施の形態２のさらに他の変更例を示す平面図であって、それぞれ図３８（ａ）（ｂ）と対比される図である。図４１（ａ）は図４０（ａ）のＸＬＩＡ−ＸＬＩＡ線断面図であり、図４１（ｂ）は図４０（ｂ）のＸＬＩＢ−ＸＬＩＢ線断面図である。図４０（ａ）（ｂ）および図４１（ａ）（ｂ）に示すように、ダミーメモリアレイＤＭＡの各単位メモリセル領域において、トンネル磁気抵抗素子層６６および上部電極層６７がトンネル磁気抵抗素子ＴＭＲと同程度の大きさにパターニングされ、下部電極層６５が下部電極ＥＬ１と同程度の大きさにパターニングされていても構わない。
【００８２】
[実施の形態１，２の変更例]
次に、実施の形態１，２の種々の変更例について説明する。図２４（ａ）（ｂ）および図２５（ａ）（ｂ）の変更例と、図３０（ａ）（ｂ）および図３１（ａ）（ｂ）の変更例とでは、ダミーメモリアレイＤＭＡにおいてトンネル磁気抵抗素子層６６および上部電極層６７が除去されている。これにより、各ビット線ＢＬと各下部電極ＥＬ１の間にコンデンサが形成されるとともに、各ディジット線ＤＬと下部電極ＥＬ１の間にコンデンサが形成されている。図９で示したダミーメモリアレイＤＭＡの領域Ａ１〜Ａ８によっては、ビット線層７０、下部電極層６５、およびディジット線層６１のうちの少なくとも１つの層をパターニングしなくても構わない。以下に、図２４（ａ）（ｂ）および図２５（ａ）（ｂ）の変更例のさらなる変更例と、図３０（ａ）（ｂ）および図３１（ａ）（ｂ）の変更例のさらなる変更例とを示す。
【００８３】
図４２（ａ）は、実施の形態１，２の変更例を示す断面図であって、ダミーメモリアレイＤＭＡの領域Ａ５〜Ａ８をビット線ＢＬと平行な方向に切断した図である。図４２（ｂ）は、図４２（ａ）のＸＬＩＩＢ−ＸＬＩＩＢ線断面図であって、ダミーメモリアレイＤＭＡの領域Ａ５〜Ａ８をディジット線ＤＬと平行な方向に切断した図である。図４２（ｃ）は、ダミーメモリアレイＤＭＡの領域Ａ５〜Ａ８の各単位メモリセル領域ＭＣＡ（１つのメモリセルＭＣに相当する領域）の構成を示す平面図である。この変更例では、図４２（ａ）〜（ｃ）に示すように、ダミーメモリアレイＤＭＡにおいてトンネル磁気抵抗素子層６６および上部電極層６７が除去されている。
【００８４】
ダミーメモリアレイＤＭＡの領域Ａ５〜Ａ８においては、ビット線層７０、下部電極層６５、およびディジット線層６１の各々は、パターニングされていない。下部電極層６５とディジット線層６１は、ビアホールＶＨ１(図示せず)で接続されており、ディジット線層６１は接地されている。酸化膜６４，６９の各々は、高誘電率の酸化膜で形成されている。この変更例では、ビット線層７０は、図７の電源電圧ＶＤＤのラインＬ１、または図８の電源電圧ＶＤＤのラインＬ２に接続される。ビット線層７０と下部電極層６５の間のコンデンサは、図７のコンデンサＣ１、または図８のコンデンサＣ４となる。
【００８５】
図４３（ａ）は、実施の形態１，２の他の変更例を示す断面図であって、ダミーメモリアレイＤＭＡの領域Ａ３〜Ａ８をビット線ＢＬと平行な方向に切断した図である。図４３（ｂ）は、図４２（ａ）のＸＬＩＩＩＢ−ＸＬＩＩＩＢ線断面図であって、ダミーメモリアレイＤＭＡの領域Ａ３〜Ａ８をディジット線ＤＬと平行な方向に切断した図である。図４３（ｃ）は、ダミーメモリアレイＤＭＡの領域Ａ３〜Ａ８の各単位メモリセル領域ＭＣＡの構成を示す平面図である。この変更例では、図４３（ａ）〜（ｃ）に示すように、ダミーメモリアレイＤＭＡにおいてトンネル磁気抵抗素子層６６および上部電極層６７が除去されている。
【００８６】
ダミーメモリアレイＤＭＡの領域Ａ３〜Ａ８においては、ビット線層７０および下部電極層６５はパターニングされず、ディジット線層６１のみがパターニングされ、ディジット線層６１を用いて複数組のディジット線ＤＬおよび読出配線ＲＬが形成されている。下部電極層６５と読出配線ＲＬは、ビアホールＶＨ１(図示せず)で接続されており、読出配線ＲＬは接地されている。酸化膜６２，６４，６９の各々は、高誘電率の酸化膜で形成されている。
【００８７】
この変更例では、領域Ａ３〜Ａ８のビット線層７０は、図７の電源電圧ＶＤＤのラインＬ１、または図８の電源電圧ＶＤＤのラインＬ２に接続される。ビット線層７０と下部電極層６５の間のコンデンサは、図７のコンデンサＣ１、または図８のコンデンサＣ４となる。また、ディジット線ＤＬは、実施の形態１と同様に使用される。
【００８８】
図４４（ａ）は、実施の形態１，２のさらに他の変更例を示す断面図であって、ダミーメモリアレイＤＭＡの領域Ａ５〜Ａ８をビット線ＢＬと平行な方向に切断した図である。図４４（ｂ）は、図４４（ａ）のＸＬＩＶＢ−ＸＬＩＶＢ線断面図であって、ダミーメモリアレイＤＭＡの領域Ａ５〜Ａ８をディジット線ＤＬと平行な方向に切断した図である。図４４（ｃ）は、ダミーメモリアレイＤＭＡの領域Ａ５〜Ａ８の各単位メモリセル領域ＭＣＡの構成を示す平面図である。この変更例では、図４４（ａ）〜（ｃ）に示すように、ダミーメモリアレイＤＭＡにおいてトンネル磁気抵抗素子層６６および上部電極層６７が除去されている。
【００８９】
ダミーメモリアレイＤＭＡの領域Ａ５〜Ａ８においては、ビット線層７０およびディジット線層６１がパターニングされておらず、下部電極層６５のみがパターニングされ、下部電極層６５を用いて複数の下部電極ＥＬ１が形成されている。各下部電極ＥＬ１とディジット線層６１はビアホールＶＨ１(図示せず)で接続されており、ディジット線層６１は接地されている。酸化膜６４，６９の各々は、高誘電率の酸化膜で形成されている。この変更例では、ビット線層７０は、図７の電源電圧ＶＤＤのラインＬ１、または図８の電源電圧ＶＤＤのラインＬ２に接続される。ビット線層７０と下部電極層６５の間のコンデンサは、図７のコンデンサＣ１、または図８のコンデンサＣ４となる。
【００９０】
図４５（ａ）は、実施の形態１，２のさらに他の変更例を示す断面図であって、ダミーメモリアレイＤＭＡの領域Ａ１，Ａ２，Ａ５〜Ａ８をビット線ＢＬと平行な方向に切断した図である。図４５（ｂ）は、図４５（ａ）のＸＬＶＢ−ＸＬＶＢ線断面図であって、ダミーメモリアレイＤＭＡの領域Ａ１，Ａ２，Ａ５〜Ａ８をディジット線ＤＬと平行な方向に切断した図である。図４５（ｃ）は、ダミーメモリアレイＤＭＡの領域Ａ１，Ａ２，Ａ５〜Ａ８の各単位メモリセル領域ＭＣＡの構成を示す平面図である。この変更例では、図４５（ａ）〜（ｃ）に示すように、ダミーメモリアレイＤＭＡにおいてトンネル磁気抵抗素子層６６および上部電極層６７が除去されている。
【００９１】
ダミーメモリアレイＤＭＡの領域Ａ１，Ａ２，Ａ５〜Ａ８においては、下部電極層６５およびディジット線層６１はパターニングされず、ビット線層７０のみがパターニングされ、ビット線層７０を用いて複数のビット線ＢＬが形成されている。下部電極層６５とディジット線層６１は、複数のビアホールＶＨ１(図示せず)で接続されており、ディジット線層６１は接地されている。酸化膜６４，６９，７２の各々は、高誘電率の酸化膜で形成されている。
【００９２】
この変更例では、領域Ａ５〜Ａ８の各ビット線ＢＬは、図７の電源電圧ＶＤＤのラインＬ１、または図８の電源電圧ＶＤＤのラインＬ２に接続される。ビット線層７０と下部電極層６５の間のコンデンサは、図７のコンデンサＣ１、または図８のコンデンサＣ４となる。また、領域Ａ１，Ａ２の各ビット線ＢＬは、実施の形態１と同様に使用される。
【００９３】
図４６（ａ）は、実施の形態１，２のさらに他の変更例を示す断面図であって、ダミーメモリアレイＤＭＡの領域Ａ３〜Ａ８をビット線ＢＬと平行な方向に切断した図である。図４６（ｂ）は、図４６（ａ）のＸＬＶＩＢ−ＸＬＶＩＢ線断面図であって、ダミーメモリアレイＤＭＡの領域Ａ３〜Ａ８をディジット線ＤＬと平行な方向に切断した図である。図４６（ｃ）は、ダミーメモリアレイＤＭＡの領域Ａ３〜Ａ８の各単位メモリセル領域ＭＣＡの構成を示す平面図である。この変更例では、図４６（ａ）〜（ｃ）に示すように、ダミーメモリアレイＤＭＡにおいてトンネル磁気抵抗素子層６６および上部電極層６７が除去されている。
【００９４】
ダミーメモリアレイＤＭＡの領域Ａ３〜Ａ８においては、ビット線層７０はパターニングされず、下部電極層６５およびディジット線層６１の各々がパターニングされている。下部電極層６５を用いて複数の下部電極ＥＬ１が形成され、ディジット線層６１を用いて複数組のディジット線ＤＬおよび読出配線ＲＬが形成されている。下部電極層６５と読出配線ＲＬは、ビアホールＶＨ１(図示せず)で接続されており、読出配線ＲＬは接地されている。酸化膜６２，６４，６９の各々は、高誘電率の酸化膜で形成されている。
【００９５】
この変更例では、領域Ａ３〜Ａ８のビット線層７０は、図７の電源電圧ＶＤＤのラインＬ１、または図８の電源電圧ＶＤＤのラインＬ２に接続される。ビット線層７０と下部電極層６５の間のコンデンサは、図７のコンデンサＣ１、または図８のコンデンサＣ４となる。また、ディジット線ＤＬは、実施の形態１と同様に使用される。
【００９６】
図４７（ａ）は、実施の形態１，２のさらに他の変更例を示す断面図であって、ダミーメモリアレイＤＭＡの領域Ａ１，Ａ２，Ａ５〜Ａ８をビット線ＢＬと平行な方向に切断した図である。図４７（ｂ）は、図４７（ａ）のＸＬＶＩＩＢ−ＸＬＶＩＩＢ線断面図であって、ダミーメモリアレイＤＭＡの領域Ａ１，Ａ２，Ａ５〜Ａ８をディジット線ＤＬと平行な方向に切断した図である。図４７（ｃ）は、ダミーメモリアレイＤＭＡの領域Ａ１，Ａ２，Ａ５〜Ａ８の各単位メモリセル領域ＭＣＡの構成を示す平面図である。この変更例では、図４７（ａ）〜図４７（ｃ）に示すように、ダミーメモリアレイＤＭＡにおいてトンネル磁気抵抗素子層６６および上部電極層６７が除去されている。
【００９７】
ダミーメモリアレイＤＭＡの領域Ａ１，Ａ２，Ａ５〜Ａ８においては、ディジット線層６１はパターニングされず、ビット線層７０および下部電極層６５の各々がパターニングされている。ビット線層７０を用いて複数のビット線ＢＬが形成され、下部電極層６５を用いて複数の下部電極ＥＬ１が形成されている。各下部電極層６５とディジット線層６１は、ビアホールＶＨ１(図示せず)で接続されており、ディジット線層６１は接地されている。酸化膜６４，６９，７２の各々は、高誘電率の酸化膜で形成されている。
【００９８】
この変更例では、領域Ａ５〜Ａ８の各ビット線ＢＬは、図７の電源電圧ＶＤＤのラインＬ１、または図８の電源電圧ＶＤＤのラインＬ２に接続される。ビット線層７０と下部電極層６５の間のコンデンサは、図７のコンデンサＣ１、または図８のコンデンサＣ４となる。また、領域Ａ１，Ａ２の各ビット線ＢＬは、実施の形態１と同様に使用される。
【００９９】
[実施の形態３]
図４８は、従来のＭＲＡＭの問題点を説明するための回路図である。図４８において、ＭＲＡＭには、メモリアレイＭＡが設けられており、メモリアレイＭＡは複数のビット線ＢＬを含む。複数のビット線ＢＬは所定数ずつ複数（ここでは、３２個とする）のビット線グループの分割されており、各ビット線グループに対応してドライバ８０，８１が設けられている。書込動作時には、各ビット線グループにおいて１本のビット線ＢＬが選択され、そのビット線ＢＬが対応のドライバ８０，８１間に接続される。図４８では、メモリアレイＭＡにおいて３２本のビット線ＢＬが選択され、選択された各ビット線ＢＬが対応のドライバ８０，８１間に接続されている状態が示されている。選択された各ビット線ＢＬには、書込データ信号の論理レベルに応じた方向の電流が流される。図４８では、選択された３２本のビット線ＢＬに同じ方向の電流が流される状態が示されている。
【０１００】
各ドライバ８０は、内部電源電圧ｉｎｔＶＣＣのラインＬ１０から内部電源電圧ｉｎｔＶＣＣを受ける。内部電源電圧ｉｎｔＶＣＣのラインＬ１０は、外部電源電圧ｅｘｔＶＣＣ（３．３Ｖ）のラインに接続されている。各ドライバ８１は、接地電圧ＶＳＳを受ける。書込動作時は、各ビット線ＢＬに４．０ｍＡの電流が流され、外部電源（図示せず）の出力電流のピーク値は３２×４．０ｍＡ＝１２８．０ｍＡとなる。この電流により、ノイズが発生するという問題がある。
【０１０１】
図４９は、本実施の形態３のＭＲＡＭの構成を示す回路図であって、図４８と対比される図である。このＭＲＡＭでは、外部電源電圧ｅｘｔＶＣＣのラインと内部電源電圧ｉｎｔＶＣＣのラインＬ１０との間に抵抗素子８２が接続され、内部電源電圧ｉｎｔＶＣＣのラインＬ１０と接地電圧ＶＳＳのラインとの間にコンデンサ８３が接続される。
【０１０２】
本実施の形態３では、図４９で示したＭＲＡＭにおいて動作速度、コンデンサ８３の容量値Ｃ（μＦ）、および抵抗素子８２の抵抗値（Ω）と、ピーク電流（ｍＡ)、内部電源電圧ｉｎｔＶＣＣ、およびピーク低減率（％）との関係をシミュレーションした。図５０（ａ）〜（ｃ）は、シミュレーション結果を示す図である。動作速度は、５０ＭＨｚ（２０ｎｓ）、８０ＭＨｚ（１２．５ｎｓ）、１００ＭＨｚ（１０ｎｓ）の３段階で変えた。コンデンサ８３の容量値Ｃ（μＦ）は、１，１．５，２の３段階で変えた。コンデンサ８３の容量値Ｃ（μＦ）が１，１．５，２である場合、コンデンサ８３の面積（ｍｍ２）はそれぞれ０．４４４，０．６６６，０．８８８であった。抵抗素子８２の抵抗値（Ω）は、３．５，５，１０の３段階で変えた。
【０１０３】
図５０（ａ）〜（ｃ）に示すように、コンデンサ８３の容量値Ｃ（μＦ）を大きくするほど、ピーク電流（ｍＡ）を小さくすることができ、ピーク低減率（％）を高めることができた。コンデンサ８３の容量値Ｃ（μＦ）を大きくするためには、コンデンサ８３の面積を大きくする必要がある。本願では、コンデンサ８３をダミーメモリアレイＤＭＡに設けるので、チップ面積を増大させることなくコンデンサ８３の容量値を増大させることができる。
【０１０４】
また、抵抗素子８２の抵抗値（Ω）を大きくするほど、ピーク電流（ｍＡ）を小さくすることができ、ピーク低減率（％）を高めることができた。ただし、抵抗素子８２の抵抗値（Ω）を大きくすると、内部電源電圧ｉｎｔＶＣＣが低下する。なお、抵抗素子８２を別途設ける代わりに、内部電源電圧ｉｎｔＶＣＣを供給する配線の断面積を小さくして配線抵抗を高めてもよい。また、動作周波数（ＭＨｚ）を大きくすると、ピーク低減率が低下したが、１００ＭＨｚでも高いピーク低減率が得られた。
【０１０５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１０６】
ＭＡ  メモリアレイ、ＭＣ  メモリセル、ＢＬ  ビット線、ＷＬ  ワード線、ＤＬ  ディジット線、ＴＭＲ  トンネル磁気抵抗素子、ＡＴＲ  アクセストランジスタ、ＶＬ  自由磁化膜、ＴＢ  トンネル絶縁膜、ＦＬ  固定磁化膜、１  アドレスバッファ、２  ＩＯバッファ、３  書込タイミングコントローラ、４，５  行デコーダ、６，７  ＤＬドライバ、８，９  列デコーダ、１０，１１  書込データコントローラ、１２，１３  ＢＬドライバ、Ｃ１〜Ｃ６，８３  コンデンサ、２０，４０  ＰチャネルＭＯＳトランジスタ、２１，２２，５０〜５３  ＮチャネルＭＯＳトランジスタ、２３  論理回路、ＭＭ  メモリマット、ＤＭＡ  ダミーメモリアレイ、Ａ１〜Ａ８  領域、ＥＬ１  下部電極、ＥＬ２  上部電極、ＶＨ１，ＶＨ２  ビアホール、ＲＨ  スルーホールを含む読出配線、ＴＨ  スルーホール、ＣＨ  コンタクトホール、ＳＢ  シリコン基板、Ｓ  ソース、Ｄ  ドレイン、６１  ディジット線層、６２，６４，６９，７２  酸化膜、６３  Ｐ−ＳｉＮ膜、６５  下部電極層、６６  トンネル磁気抵抗素子、６７  上部電極層、６８，７１  ＬＴ−ＳｉＮ層、７０  ビット線層、８０，８１  ドライバ、８２  抵抗素子。
【図１】
0005916524.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
0005916524.tif 000014
【図１４】
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【図１５】
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【図１６】
0005916524.tif 000017
【図１７】
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【図１８】
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【図１９】
0005916524.tif 000020
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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