(57)【特許請求の範囲】
【請求項１】
光電変換部と、
第１入力トランジスタ、及び前記第１入力トランジスタと差動対を構成する第２入力トランジスタを含んで構成され、前記光電変換部で発生した電荷の量に応じた電流信号を出力する差動増幅回路と、
前記第１入力トランジスタの入力ノードに接続され、前記第１入力トランジスタの前記入力ノードへ前記電荷を転送する転送トランジスタと、
前記第１入力トランジスタの前記入力ノード、及び前記第２入力トランジスタの入力ノードにリセット電圧を供給するリセット電圧供給部と、
前記第１入力トランジスタの前記入力ノードまたは前記第２入力トランジスタの前記入力ノードに接続され、当該接続されたノードと前記リセット電圧供給部との間の電気的接続を制御するリセットトランジスタと、
第１端子が前記第１入力トランジスタの入力ノードに接続され、第２端子が前記第２入力トランジスタの入力ノードに接続され、前記第１入力トランジスタの入力ノードと前記第２入力トランジスタの入力ノードとの間の電気的接続を制御する接続トランジスタと、
を有することを特徴とする光電変換装置。
【請求項２】
前記第１入力トランジスタの前記入力ノード、及び前記第２入力トランジスタの前記入力ノードのうち、前記リセットトランジスタが接続された一方の入力ノードは、前記リセットトランジスタを介して前記リセット電圧供給部に接続され、
前記第１入力トランジスタの前記入力ノード、及び前記第２入力トランジスタの前記入力ノードのうち、他方のノードは、前記リセットトランジスタ、及び前記接続トランジスタを介して前記リセット電圧供給部に接続されたことを特徴とする請求項１に記載の光電変換装置。
【請求項３】
前記リセットトランジスタ、及び前記接続トランジスタを制御する制御部をさらに有し、
前記制御部は、前記リセットトランジスタ、及び前記接続トランジスタの両方がオンの状態から、前記リセットトランジスタ、前記接続トランジスタの順に前記リセットトランジスタ、及び前記接続トランジスタをオフにすることを特徴とする請求項２に記載の光電変換装置。
【請求項４】
前記リセットトランジスタ及び前記接続トランジスタがオフになった後に、前記差動増幅回路は第１の電流信号を出力し、
前記第１の電流信号が出力された後に、前記転送トランジスタが前記電荷を転送し、
前記電荷が転送された後に、前記差動増幅回路が第２の電流信号を出力することを特徴とする請求項３に記載の光電変換装置。
【請求項５】
前記第２入力トランジスタの前記入力ノードに前記リセットトランジスタが接続されたことを特徴とする請求項１乃至請求項４のいずれか一項に記載の光電変換装置。
【請求項６】
前記第１入力トランジスタの入力ノードに接続されたトランジスタの数と、前記第２入力トランジスタの入力ノードに接続されたトランジスタの数とが等しいことを特徴とする請求項１乃至請求項５のいずれか一項に記載の光電変換装置。
【請求項７】
前記光電変換部とは別の光電変換部と、
前記差動増幅回路とは別の差動増幅回路と、
前記差動増幅回路、及び前記別の差動増幅回路に電気的に接続された出力線と、をさらに有し、
前記差動増幅回路から出力される電流信号、及び前記別の差動増幅回路から出力される電流信号が並列に前記出力線に出力され、前記出力線において加算されることを特徴とする請求項１乃至請求項６のいずれか一項に記載の光電変換装置。
【請求項８】
前記差動増幅回路、及び前記別の差動増幅回路には、共通のバイアス電流源からバイアス電流が供給され、
前記共通のバイアス電流源の電流の大きさは、前記１つの差動増幅回路のみから電流信号が出力されるときに比べて、前記２つ以上の差動増幅回路から並列に電流信号が出力されるときのほうが大きいことを特徴とする請求項７に記載の光電変換装置。
【請求項９】
前記光電変換装置は前記電流信号が出力される出力線をさらに有し、
前記第１入力トランジスタが前記出力線に電気的に接続されることを特徴とする請求項１乃至請求項６のいずれか一項に記載の光電変換装置。
【請求項１０】
前記光電変換装置は前記電流信号が出力される出力線をさらに有し、
前記第２入力トランジスタが前記出力線に電気的に接続されることを特徴とする請求項１乃至請求項６のいずれか一項に記載の光電変換装置。
【請求項１１】
前記光電変換部とは別の光電変換部と、
前記転送トランジスタとは別の転送トランジスタと、をさらに有し、
前記別の転送トランジスタは前記別の光電変換部で発生した電荷を前記第１入力トランジスタの入力ノードに転送することを特徴とする請求項１乃至請求項１０のいずれか一項に記載の光電変換装置。
【請求項１２】
半導体基板を有し、
前記半導体基板に前記光電変換部が配され、
前記半導体基板の第１主面の側に前記第１入力トランジスタあるいは前記第２入力トランジスタに接続される配線が配され、
前記第１主面とは反対側の第２主面から前記光電変換部に光が入射することを特徴とする請求項１乃至請求項１１のいずれか一項に記載の光電変換装置。
【請求項１３】
第２半導体基板を有し、
前記半導体基板、及び前記第２半導体基板が前記配線を間に挟んで対向して配され、
前記第２半導体基板に前記第１入力トランジスタ、前記第２入力トランジスタ、前記リセットトランジスタ、前記接続トランジスタのいずれか１つ以上が配されることを特徴とする請求項１２に記載の光電変換装置。
【請求項１４】
光電変換装置の駆動方法であって、
前記光電変換装置は、
光電変換部と、
第１入力トランジスタ及び前記第１入力トランジスタと差動対を構成する第２入力トランジスタを含んで構成され、前記光電変換部で発生した電荷の量に応じた電流信号を出力する差動増幅回路と、
前記第１入力トランジスタの入力ノードに接続され、前記第１入力トランジスタの前記入力ノードへ前記電荷を転送する転送トランジスタと、
前記第１入力トランジスタの前記入力ノード、及び前記第２入力トランジスタの入力ノードにリセット電圧を供給するリセット電圧供給部と、
前記第１入力トランジスタの前記入力ノードまたは前記第２入力トランジスタの前記入力ノードに接続され、当該接続されたノードと前記リセット電圧供給部との間の電気的接続を制御するリセットトランジスタと、
第１端子が前記第１入力トランジスタの前記入力ノードに接続され、第２端子が前記第２入力トランジスタの前記入力ノードに接続され、前記第１入力トランジスタの前記入力ノードと前記第２入力トランジスタの前記入力ノードとの間の電気的接続を制御する接続トランジスタと、を有し、
前記駆動方法は、
前記リセットトランジスタ、及び前記接続トランジスタをオンにして、前記第１入力トランジスタの前記入力ノード、及び前記第２入力トランジスタの前記入力ノードに前記リセット電圧を供給するステップと、
前記リセットトランジスタをオフにするステップと、
前記リセットトランジスタがオフになった後に、前記接続トランジスタをオフにするステップと、
前記接続トランジスタがオフになった後に、前記転送トランジスタによって前記電荷を転送するステップと、
を有することを特徴とする光電変換装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は光電変換装置に関する。
【背景技術】
【０００２】
近年、光電変換部と差動増幅型の増幅部を含む画素を備えた光電変換装置が提案されている。
特許文献１の図１には、複数の画素を備えるイメージセンサが開示されている。特許文献１のイメージセンサのそれぞれの画素は、フォトダイオードと差動出力部とを有する。フォトダイオードの信号は、増幅回路で増幅され、そして、第１及び第２信号伝達スイッチを介して２つの電圧信号保持コンデンサに保持される。差動出力部は、２つの電圧信号保持コンデンサに保持された電圧の差分電圧を差分電流に変換し、そして、その差分電流を信号ラインに出力する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−１５７１１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に開示された光電変換装置では、画素がフォトダイオードの信号を差動出力部に伝達する増幅部を含んでいる。そのため、１つの画素に含まれる素子の数が増加する傾向にある。その結果、画素に占める光電変換部の面積の割合が小さくなるため、感度が低下するという課題がある。
【課題を解決するための手段】
【０００５】
本発明に係る光電変換装置は、光電変換部と、第１入力トランジスタ、及び前記第１入力トランジスタと差動対を構成する第２入力トランジスタを含んで構成され、前記光電変換部で発生した電荷の量に応じた電流信号を出力する差動増幅回路と、前記第１入力トランジスタの入力ノードに接続され、前記第１入力トランジスタの前記入力ノードへ前記電荷を転送する転送トランジスタと、前記第１入力トランジスタの前記入力ノード、及び前記第２入力トランジスタの入力ノードにリセット電圧を供給するリセット電圧供給部と、前記第１入力トランジスタの前記入力ノードまたは前記第２入力トランジスタの前記入力ノードに接続され、当該接続されたノードと前記リセット電圧供給部との間の電気的接続を制御するリセットトランジスタと、第１端子が前記第１入力トランジスタの入力ノードに接続され、第２端子が前記第２入力トランジスタの入力ノードに接続され、前記第１入力トランジスタの入力ノードと前記第２入力トランジスタの入力ノードとの間の電気的接続を制御する接続トランジスタと、を有することを特徴とする。
【０００６】
本発明の別の側面に係る固体撮像装置の駆動方法は、光電変換装置の駆動方法であって、前記光電変換装置は、光電変換部と、第１入力トランジスタ及び前記第１入力トランジスタと差動対を構成する第２入力トランジスタを含んで構成され、前記光電変換部で発生した電荷の量に応じた電流信号を出力する差動増幅回路と、前記第１入力トランジスタの入力ノードに接続され、前記第１入力トランジスタの前記入力ノードへ前記電荷を転送する転送トランジスタと、前記第１入力トランジスタの前記入力ノード、及び前記第２入力トランジスタの入力ノードにリセット電圧を供給するリセット電圧供給部と、前記第１入力トランジスタの前記入力ノードまたは前記第２入力トランジスタの前記入力ノードに接続され、当該接続されたノードと前記リセット電圧供給部との間の電気的接続を制御するリセットトランジスタと、第１端子が前記第１入力トランジスタの前記入力ノードに接続され、第２端子が前記第２入力トランジスタの前記入力ノードに接続され、前記第１入力トランジスタの前記入力ノードと前記第２入力トランジスタの前記入力ノードとの間の電気的接続を制御する接続トランジスタと、を有し、前記駆動方法は、前記リセットトランジスタ、及び前記接続トランジスタをオンにして、前記第１入力トランジスタの前記入力ノード、及び前記第２入力トランジスタの前記入力ノードに前記リセット電圧を供給するステップと、前記リセットトランジスタをオフにするステップと、前記リセットトランジスタがオフになった後に、前記接続トランジスタをオフにするステップと、前記接続トランジスタがオフになった後に、前記転送トランジスタによって前記電荷を転送するステップと、を有することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、光電変換部の感度を向上させることが可能となる。
【図面の簡単な説明】
【０００８】
【図１】本発明に係る光電変換装置の実施例１の回路を示す図。
【図２】画素回路の例を示す図。
【図３】画素回路の例を示す図。
【図４】画素の平面構造の例を示す概略図。
【図５】画素の断面構造の例を示す概略図。
【図６】画素の断面構造の例を示す概略図。
【図７】本発明に係る光電変換装置の動作例を示すタイミングチャート図。
【図８】本発明に係る光電変換装置の動作例を示すタイミングチャート図。
【図９】本発明に係る光電変換装置の実施例２の回路を示す図。
【図１０】本発明に係る光電変換装置の実施例３の回路を示す図。
【図１１】画素回路の例を示す図。
【図１２】画素回路の例を示す図。
【図１３】ランプ電流信号源の回路の例を示す図。
【図１４】比較部の回路の例を示す図。
【図１５】比較部の回路の例を示す図。
【図１６】画素の平面構造の例を示す概略図。
【図１７】画素の断面構造の例を示す概略図。
【図１８】画素の断面構造の例を示す概略図。
【図１９】本発明に係る光電変換装置の動作例を示すタイミングチャート図。
【図２０】本発明に係る光電変換装置の実施例４の回路を示す図。
【発明を実施するための形態】
【０００９】
本発明に係る光電変換装置は、光電変換部と差動増幅回路とを有する画素を備える。光電変換部は入射した光を電荷に変換する。たとえば、光電変換部はフォトダイオードである。差動増幅回路は、差動対を構成する第１及び第２入力トランジスタを含んで構成される。差動増幅回路は、２つの入力ノードの電圧の差に応じた電流信号を出力する。
【００１０】
本発明の特徴は、光電変換部で発生した電荷が、転送トランジスタによって差動増幅回路のいずれかの入力ノードに転送されることである。具体的には、電荷を転送する転送トランジスタが、第１入力トランジスタもしくは第２入力トランジスタのいずれか一方の入力ノードに接続される。第１入力トランジスタがＭＯＳトランジスタである場合、入力ノードはゲートである。
【００１１】
このような構成により、光電変換部の電荷を電圧信号に変換する増幅部や、変換された電圧信号を保持する電圧信号保持部を省略することができる。そのため、画素に含まれる素子数を少なくすることが可能であり、結果として感度を向上させることができる。
【００１２】
さらに、本発明に係る光電変換装置は、差動増幅回路の２つの入力ノードの電気的導通を制御する接続トランジスタを有する。接続トランジスタは例えばＭＯＳトランジスタである。ソース及びドレインが、接続トランジスタの第１端子及び第２端子に対応する。ソースまたはドレインのいずれか一方が、第１入力トランジスタの入力ノードに接続され、他方が第２入力トランジスタに接続される。そして、そのゲートに印加される電圧に応じて、接続トランジスタはオンとオフに制御される。この動作によって、接続トランジスタは２つの入力ノードの間の電気的導通を制御する。
【００１３】
接続トランジスタによって、差動増幅回路の入力ノードをリセットした時に生じるリセットノイズを低減することが可能である。この効果について説明する。
【００１４】
差動増幅回路の入力ノードに電荷が転送される前または後に、当該入力ノードはリセットされる。そのために、リセット電圧供給部からのリセット電圧を供給するトランジスタが入力ノードに接続される。このトランジスタがオンからオフになったときに、ｋＴＣノイズなどの熱ノイズが発生する。
【００１５】
差動増幅回路の２つの入力ノードの間で熱ノイズの量が異なると、２つの入力ノードの電圧が異なる電圧になる。これがリセットノイズの原因になる。例えば、２つの入力ノードの間でリセット電圧が供給される経路が異なる場合には、それぞれの入力ノードで発生する熱ノイズの量が互いに異なる可能性がある。
【００１６】
これに対して、接続トランジスタがオンの時は、２つの入力ノードの電圧がほぼ等しくなる。このため、接続トランジスタがオフに変化したときに生じる熱ノイズは、２つの入力ノードに等しく分配されると考えられる。つまり、接続トランジスタをオンからオフに制御することによって、２つの入力ノードでの熱ノイズの量の差を低減する、あるいは完全になくすことができる。したがって、上述のリセットノイズを低減することが可能となる。
【００１７】
なお、本発明においては、差動増幅回路の２つの入力ノードのうち、一方はリセットトランジスタを介してリセット電圧が供給され、他方はリセットトランジスタと接続トランジスタを介してリセット電圧が供給される。２つの入力ノードのいずれかがリセット電圧供給部や、その他の直流電源供給部に直結されるものは発明に含まれない。言い換えると、差動増幅回路の２つの入力ノードはいずれもフローティングになりうる。
【００１８】
このようなリセットノイズ低減の効果は、特に撮像用の光電変換装置において顕著である。撮像用の光電変換装置では、通常、多数の画素が配される。これらの画素の間で、リセットノイズはランダムなノイズとして現れるため、後段の画像処理での除去が困難である。したがって、画素でリセットノイズを低減することが、画質の向上の観点で重要である。なお、本明細書では、画素は光電変換部やトランジスタなどの繰り返し配された複数の素子において、繰り返しの単位となる素子の集合と定義される。
【００１９】
以下に、本発明に係る光電変換装置の実施例について説明する。なお、以下の実施例では電子を信号として扱う例を説明する。これに対して、ホールを信号として扱う例も本発明に含まれる。ホールを信号として扱う光電変換装置では、素子の導電型が反対になっている。
【実施例１】
【００２０】
本実施例の回路構成を図１に示す。本実施例の光電変換装置は複数の画素、カレントミラー回路、電流電圧変換部、電圧信号保持部、出力部、垂直走査回路、水平走査回路を有する。各画素では、入射光に応じた電荷が生じる。垂直走査回路は、画素に駆動信号を供給する。駆動信号によって、発生した電荷に基づく電流信号が画素から出力される。画素から出力された電流信号はカレントミラー回路を介して、電流電圧変換部に入力される。電流電圧変換部によって電流信号が電圧信号に変換される。電圧信号保持部は変換された電圧信号を保持する。水平走査回路によって、電圧信号保持部に保持された電圧信号が出力部に読み出される。出力部は信号を外部に出力する。
【００２１】
本実施例の特徴部分は、光電変換部で発生した電荷が、転送トランジスタによって差動増幅回路のいずれかの入力ノードに転送されること、そして、差動増幅回路の２つの入力ノードの間の電気的導通を制御する接続トランジスタを有することである。
【００２２】
各部の詳細な構成を説明する。複数の画素１０１は３行３列の画素アレイを構成するように配されている。画素１０１の数は、複数であればいくつでもよい。たとえば、複数の画素１０１が１０００行以上、１５００列以上の画素アレイを構成してもよい。または、複数の画素１０１が一列に並び、ラインセンサを構成してもよい。
【００２３】
１つの画素列に含まれる複数の画素１０１の信号は、共通の回路によって処理される。以下では、１つの画素列に配された画素１０１からの信号を処理するための回路を例に説明する。他の画素列においても、説明の対象となっている画素列と同様の回路構成となっている。
【００２４】
画素１０１は、少なくとも光電変換部と画素増幅部を含む。光電変換部によって入射光が電荷に変換される。そして、画素増幅部が発生した電荷の量に基づいた電流信号を出力する。つまり、画素１０１は電流信号を出力する信号源である。画素１０１は画素からの電流信号が出力されるＯＵＴノードを有する。画素はさらに、必要に応じて、バイアス電流源からのバイアス電流が供給されるＢＩＡＳノードや、駆動信号が供給される複数のノード（ＰＴＸノード、ＰＲＥＳノード、ＰＳＥＬノード）を有する。画素の詳しい構成については後述する。
【００２５】
画素１０１のＢＩＡＳノードはバイアス電流源１０２に電気的に接続される。複数の画素１０１が共通のバイアス電流源１０２に接続されてもよい。例えば、本実施例では、同一の画素列に配された複数の画素１０１のＢＩＡＳノードが共通のバイアス電流源１０２に接続される。あるいは、同一の列に配された複数の画素１０１のそれぞれに対応して、１つずつバイアス電流源１０２が配されてもよい。
【００２６】
画素１０１のＰＴＸノード、ＰＲＥＳノード、ＰＳＥＬノードは、垂直走査回路１０３と電気的に接続される。垂直走査回路１０３は、ＰＴＸノード、ＰＲＥＳノード、及びＰＳＥＬノードに駆動信号を供給する。垂直走査回路１０３は同一の画素行に含まれる複数の画素１０１に共通の駆動信号を供給することができる。また、垂直走査回路１０３は異なる画素行に含まれる複数の画素１０１に互いに独立した駆動信号を供給することができる。垂直走査回路１０３によって、画素行ごとに画素１０１からの信号が読み出される。このように、垂直走査回路１０３は画素を駆動する制御部である。
【００２７】
画素１０１のＯＵＴノードは、第１出力線１０４に電気的に接続される。複数の画素１０１が共通の第１出力線１０４に接続されてもよい。例えば、本実施例では同一の画素列に配された複数の画素１０１のＯＵＴノードが共通の第１出力線１０４に接続される。そして、複数の画素１０１からの電流信号が第１出力線１０４に出力される。
【００２８】
第１出力線１０４は、カレントミラー回路に電気的に接続される。カレントミラー回路の出力ノードは第２出力線１０７に接続される。カレントミラー回路は、入力側トランジスタ１０５及び出力側トランジスタ１０６によって構成される。入力側トランジスタ１０５及び出力側トランジスタ１０６は、Ｐチャネル型のＭＯＳトランジスタである。入力側トランジスタ１０５のゲートとドレインとが短絡される。入力側トランジスタ１０５のソースは電源電圧供給線に電気的に接続される。電源電圧供給線は入力側トランジスタ１０５のソースに電源電圧ＶＤＤを供給する。出力側トランジスタ１０６のゲートは、入力側トランジスタ１０５のゲートと電気的に接続される。出力側トランジスタ１０６のソースは電源電圧供給線に接続される。電源電圧供給線は出力側トランジスタ１０６のソースに電源電圧ＶＤＤを供給する。第１出力線１０４は、入力側トランジスタ１０５のドレイン、及び当該ドレインと短絡されたゲートに電気的に接続される。出力側トランジスタ１０６のドレインは第２出力線１０７に電気的に接続される。
【００２９】
カレントミラー回路によって、入力側トランジスタ１０５を流れる電流が、出力側トランジスタ１０６にミラーリングされる。つまり、カレントミラー回路は、第１出力線１０４の電流信号に応じた電流信号（ミラー電流信号）を第２出力線１０７に出力する。カレントミラー回路は、第１出力線１０４の電流信号に対して増幅、あるいは減衰されたミラー電流信号を出力してもよい。入力側トランジスタ１０５と出力側トランジスタ１０６とのサイズの比によって増幅（減衰）率を決定することができる。例えば、入力側トランジスタ１０５と出力側トランジスタ１０６とが同じチャネル長を有する場合、両者のチャネル幅の比が電流の増幅（減衰）率である。
【００３０】
第２出力線１０７は電流電圧変換部に電気的に接続される。電流電圧変換部は、オペアンプ１０８、及び変換抵抗１０９により構成される。第２出力線１０７はオペアンプ１０８の一方の入力ノード１１０に電気的に接続される。オペアンプ１０８の他方の入力ノード１１１は基準電圧供給線に接続される。基準電圧供給線は、オペアンプ１０８の当該他方の入力ノード１１１（２つの入力ノードのうち、第２出力線１０７に接続されていない入力ノード）に基準電圧ＶＲＥＦを供給する。第２出力線１０７が接続された入力ノード１１０は、変換抵抗１０９を介してオペアンプ１０８の出力ノード１１２に電気的に接続される。つまり、変換抵抗１０９は一端が第２出力線１０７及びオペアンプ１０８の入力ノード１１０に接続され、他端がオペアンプ１０８の出力ノード１１２に接続される。
【００３１】
オペアンプ１０８は、その２つの入力ノードの電圧が等しくなるように動作する。入力ノード１１１には所定の参照電圧ＶＲＥＦが供給されているので、もう一方の入力ノード１１０の電圧、つまり変換抵抗１０９の一端の電圧も参照電圧ＶＲＥＦとなる。このため、オペアンプ１０８の出力ノード１１２（変換抵抗１０９の他端）の電圧は、変換抵抗１０９での電圧降下の大きさ、つまり変換抵抗１０９に流れる電流の大きさで決まる。オペアンプ１０８の入力抵抗が高いため、第２出力線１０７からの電流は、ほとんどが変換抵抗１０９に流れる。したがって、オペアンプ１０８の出力ノード１１２には、第２出力線１０７の電流信号の大きさに応じた電圧が出力される。このように、第２出力線１０７からの電流信号は、電流電圧変換部によって電圧信号に変換される。
【００３２】
変換抵抗１０９の抵抗値を可変にすることで、電流信号から電圧信号への変換におけるゲインを変えることができる。抵抗値を大きくすることで、ゲインを大きくできる。例えば入力される電流信号が小さい場合には、ゲインを大きくすることでノイズの影響を低減できる。一方で、抵抗値を小さくすることで、ゲインを小さくできる。入力される電流信号が大きい場合にはゲインを小さくすることで、広いダイナミックレンジを得ることができる。
【００３３】
電流電圧変換部においてゲインを変化させても、流れる電流値は変わらない。そのため、電力消費量は変わらない。このように、電流自体を増幅させる場合に比べて、電力消費を低減することが可能である。
【００３４】
電流電圧変換部の出力ノード（オペアンプ１０８の出力ノード１１２）は、電圧信号保持部に電気的に接続される。電圧信号保持部は第１スイッチ１１３、第２スイッチ１１４、ＣＴＮ容量１１５、ＣＴＳ容量１１６によって構成される。第１スイッチ１１３は、オペアンプ１０８の出力ノード１１２とＣＴＮ容量１１５の一端との間の電気的経路に配される。第１スイッチ１１３のゲートはＰＴＮノードに接続される。ＣＴＮ容量１１５の他端には基準電圧ＧＮＤが供給される。第２スイッチ１１４は、オペアンプ１０８の出力ノード１１２とＣＴＳ容量１１６の一端との間の電気的経路に配される。第１スイッチ１１４のゲートはＰＴＳノードに接続される。ＣＴＳ容量１１６の他端には基準電圧ＧＮＤが供給される。
【００３５】
ＰＴＮノード及びＰＴＳノードには、それぞれ第１スイッチ１１３及び第２スイッチ１１４のオンとオフを制御するための駆動信号が供給される。ＰＴＮノードに供給される駆動信号により第１スイッチ１１３がオンすると、オペアンプ１０８の出力ノード１１２の電圧がＣＴＮ容量１１５に保持される。ＰＴＳノードに供給される駆動信号により第２スイッチ１１４がオンすると、オペアンプ１０８の出力ノード１１２の電圧がＣＴＳ容量１１６に保持される。このように、電圧信号保持部は、電流電圧変換部によって変換された電圧信号を保持することができる。
【００３６】
電圧信号保持部は、出力部に電気的に接続される。出力部は、第３スイッチ１１７、第４スイッチ１１８、及び出力アンプ１２１により構成される。ＣＴＮ容量１１５は、第３スイッチ１１７を介して第３出力線１１９に接続される。ＣＴＳ容量１１６は、第４スイッチ１１８を介して第４出力線１２０に接続される。第３スイッチ１１７及び第４スイッチ１１８のゲートは水平走査回路１２２に接続される。第３出力線１１９及び第４出力線１２０はそれぞれ出力アンプ１２１に接続される。出力アンプ１２１の出力ノードは、後段の信号処理回路（不図示）に接続されうる。
【００３７】
水平走査回路１２２は、第３スイッチ１１７及び第４スイッチ１１８のオンとオフを制御する駆動信号を供給する。第３スイッチ１１７がオンすると、ＣＴＮ容量１１５に保持された電圧信号が容量分割によって第３出力線１１９に読み出される。第４スイッチ１１８がオンすると、ＣＴＳ容量１１６に保持された電圧信号が容量分割によって第４出力線１２０に読み出される。出力アンプ１２１は第３出力線１１９及び第４出力線１２０の電圧信号を増幅して出力する。あるいは、出力アンプ１２１は第３出力線１１９及び第４出力線１２０の電圧差を増幅して出力する。このように、出力部は電圧信号保持部に保持された電圧信号を出力する。
【００３８】
以上に説明したように、信号源である画素からの信号が、電圧信号に変換されて外部に出力される。
【００３９】
次に、画素１０１について説明する。画素１０１は、少なくとも光電変換部と画素増幅部を含む。光電変換部によって入射光が電荷に変換される。そして、画素増幅部が発生した電荷の量に基づいた電流信号を出力する。
【００４０】
図２に画素１０１の回路の例を示す。本実施例において、光電変換部はフォトダイオード（以下、ＰＤ）２０１であり、画素増幅部は差動増幅回路である。差動増幅回路は第１入力トランジスタ２０２及び第２入力トランジスタ２０３を含んで構成される。さらに本実施例の画素１０１は、転送トランジスタ２０４、リセットトランジスタ２０９、接続トランジスタ２１０、第１選択トランジスタ２０６、第２選択トランジスタ２０７、抵抗Ｒ１、及び抵抗Ｒ２を含む。
【００４１】
ＰＤ２０１のアノードには基準電圧ＧＮＤが供給される。ＰＤ２０１のカソードは転送トランジスタ２０４を介して、ノード２０８に接続される。転送トランジスタ２０４は、ＰＤ２０１で発生した電荷をノード２０８に転送する。
【００４２】
第１入力トランジスタ２０２のゲートは、ノード２０８に接続される。第１入力トランジスタ２０２のゲートは差動増幅回路の第１入力ノードである。第１入力トランジスタ２０２のゲートの電圧はノード２０８に転送された電荷の量に応じた電圧となる。つまり、ノード２０８において転送された電荷が電圧に変換される。第１入力トランジスタ２０２のドレインは電源電圧供給線に接続される。電源電圧供給線は第１入力トランジスタのドレインに電源電圧ＳＶＤＤを供給する。なお、電源電圧ＳＶＤＤは、カレントミラー回路に供給される電源電圧ＶＤＤと同じであってもよい。両者が異なる電圧であってもよい。第１入力トランジスタ２０２のソースは抵抗Ｒ１を介して第１選択トランジスタ２０６のドレインに接続される。
【００４３】
第２入力トランジスタ２０３のゲートは、後述する接続トランジスタ２１０のソースに接続される。第２入力トランジスタ２０２のゲートは差動増幅回路の第２入力ノードである。第２入力トランジスタ２０３のソースは抵抗Ｒ２を介して第１選択トランジスタ２０６のドレインに接続される。第２入力トランジスタ２０３のドレインは、第２選択トランジスタ２０７のソースに接続される。
【００４４】
ノード２０８はリセットトランジスタ２０９を介して、リセット電圧供給線に接続される。リセットトランジスタ２０９は、ノード２０８とリセット電圧供給線との間の電気的接続を制御する。リセットトランジスタ２０９がオンすると、ノード２０８にリセット電圧ＶＲＥＳが供給される。つまり、リセットトランジスタ２０９は、第１入力ノードをリセットする。
【００４５】
接続トランジスタ２１０は第１入力トランジスタ２０２のゲート（ノード２０８）と第２入力トランジスタ２０３のゲートとの間の電気的経路に配される。つまり、接続トランジスタ２１０のソースドレインの一方は第１入力トランジスタ２０２のゲートに接続される。そして、接続トランジスタ２１０のソースドレインの他方は第２入力トランジスタ２０３のゲートに接続される。リセットトランジスタ２０９がオンすると、第１入力トランジスタ２０２のゲートと第２入力トランジスタ２０３のゲートとが短絡される。リセットトランジスタ２０９及び接続トランジスタ２１０が両方ともオンすることで、リセットトランジスタ２０９及び接続トランジスタ２１０を介して第２入力トランジスタ２０３のゲートにリセット電圧ＶＲＥＳが供給される。
【００４６】
第１選択トランジスタ２０６のドレインは抵抗Ｒ１及び抵抗Ｒ２に接続される。第１選択トランジスタ２０６のソースはＢＩＡＳノードに接続される。第２選択トランジスタ２０７のドレインはＯＵＴノードに接続される。なお、ＢＩＡＳノードはバイアス電流源に接続される。また、ＯＵＴノードは第１出力線に接続される。
【００４７】
転送トランジスタ２０４のゲートはＰＴＸノードに接続される。リセットトランジスタ２０９のゲート及び接続トランジスタ２１０のゲートはいずれもＰＲＥＳノードに接続される。第１選択トランジスタ２０６のゲート及び第２選択トランジスタ２０７のゲートはいずれもＰＳＥＬノードに接続される。各トランジスタのオンとオフを制御する駆動信号が、垂直走査回路１０３から各トランジスタのゲートに供給される。
【００４８】
なお、図２ではリセットトランジスタ２０９のゲートと接続トランジスタ２１０のゲートとが接続されているが、それぞれに独立に駆動信号を供給する構成でもよい。この場合、リセットトランジスタ２０９と接続トランジスタ２１０とを独立に制御することが可能となる。例えば、両方のトランジスタがオンの状態から、リセットトランジスタ２０９を先にオフにして、その後、接続トランジスタ２１０をオフにするという制御を行ってもよい。
【００４９】
第１入力トランジスタ２０２、及び第２入力トランジスタ２０３は差動対を構成する。つまり、２つのトランジスタのソースが共通のバイアス電流源に接続される。そして、それぞれのゲートが２つの入力ノードであり、２つの入力ノードの電圧差に応じた電流信号が第２入力トランジスタのドレイン電流として流れる。このように、差動対である第１入力トランジスタ２０２と第２入力トランジスタ２０３とが差動増幅回路を構成する。
【００５０】
第１及び第２選択トランジスタは電流信号を出力する画素を選択する。つまり、第１及び第２選択トランジスタがオンであれば、差動増幅回路から画素のＯＵＴノードに電流信号が出力される。
【００５１】
続いて、図２に示された画素回路の変形例を説明する。図２に示された画素回路において、第２入力トランジスタ２０３のゲートとリセット電圧供給線との間の電気的経路に、第２のリセットトランジスタが配されてもよい。この場合、差動増幅回路の２つの入力ノードの対称性が高くなるので、差動増幅回路の精度を向上させることができる。
【００５２】
この場合に、リセットトランジスタ２０９を省略した構成でもよい。このような回路を図３に示す。第１入力トランジスタ２０２の入力ノードに接続されるトランジスタの数は、転送トランジスタ２０４と接続トランジスタ２１０の２つである。第２入力トランジスタ２０３の入力ノードに接続されるトランジスタの数は、第２のリセットトランジスタと接続トランジスタ２１０の２つである。このように、差動増幅回路の２つの入力ノードに接続されるトランジスタの数を同じにできるため、差動増幅回路の精度を高めることが可能となる。
【００５３】
また、図２及び図３において、第１選択トランジスタ２０６、及び第２選択トランジスタ２０７は画素を選択するために設けられる。第１選択トランジスタ２０６が配されることによって、非選択時の消費電流が低減される。第２選択トランジスタ２０７が配されることによって、第１出力線１０４の寄生容量低減の効果が得られる。
【００５４】
図２及び図３において、第１選択トランジスタ２０６及び第２選択トランジスタ２０７のいずれか一方が省略されてもよい。第２選択トランジスタ２０７が省略された場合は、差動増幅回路の２つの入力ノードの対称性が高くなるので、差動増幅回路の精度を向上させることができる。
【００５５】
また、第１入力トランジスタ２０２と電源電圧供給線の間の電気的経路に第３選択トランジスタが配されてもよい。第２選択トランジスタ２０７及び第３選択トランジスタの両方が配された場合にも、差動対の対称性が向上するため、より正確な信号を出力できる。
【００５６】
あるいは、第１選択トランジスタ２０６及び第２選択トランジスタ２０７の両方が省略されてもよい。この場合は、第１入力トランジスタ２０２及び第２入力トランジスタ２０３のゲートに、両者をオフにする電圧を供給することで画素を非選択状態にすることができる。具体的には一例としてリセット電圧供給線にリセット電圧ＶＲＥＳとは異なる電圧を供給する電圧供給手段があればよい。第１選択トランジスタ２０６及び第２選択トランジスタ２０７の両方を省略することで、トランジスタの数を減らすことができるので、開口率の向上に有利である。
【００５７】
さらに別の変形例として、図２に示された画素回路において、ＰＤ２０１の電荷が第２入力トランジスタ２０３のゲートに転送される構成でもよい。つまり、転送トランジスタがＰＤ２０１と第１入力トランジスタ２０２のゲートとの間ではなく、ＰＤ２０１と第２入力トランジスタ２０３のゲートとの間の電気的経路に配される。図２の回路ではリセット電圧ＶＲＥＳが供給された後に、第１入力トランジスタ２０２及び第２入力トランジスタ２０３の両方のゲートをフローティングにすることができる。そのため、ＰＤ２０１の電荷がどちらの入力ノードに転送されても、２つの入力ノードの電圧の差に応じた電流がＯＵＴノードから出力される。この変形例においては、図３に示された回路と同様に、差動増幅回路の２つの入力ノードに接続されるトランジスタの数を同じにできるため、差動増幅回路の精度を高めることが可能となる。
【００５８】
図２や図３に示された画素１０１においては、ＰＤ２０１からノード２０８に信号電荷である電子が転送される。そのため、ノード２０８がリセットされた状態で電荷が転送されると、ノード２０８の電圧は低くなる。そして、転送される電荷（電子）の量が多いほど、ノード２０８の電圧が低くなる。入力トランジスタ２０２、２０３はＮチャネル型なので、明時に出力される電流の大きさは、暗時に出力される電流の大きさよりも大きくなる。一方、ＰＤ２０１の電荷が、第２入力トランジスタ２０３のゲートに転送される回路では、転送される電荷の量が多いほど出力される電流の大きさが小さくなる。なお、暗時とは、ノード２０８の電圧がリセットされ、電荷が転送されていない状態を含む。
【００５９】
図２及び図３が示すように、本実施例の画素１０１は差動増幅回路の２つの入力ノードに接続された接続トランジスタを有する。これにより、入力ノードをリセットしたときに生じるリセットノイズが２つの入力ノードにほぼ均等に分配される。差動増幅によって分配されたリセットノイズが相殺されるため、出力される電流信号に含まれるノイズを低減することが可能となる。
【００６０】
図２及び図３に示された回路は、光電変換部で発生した電荷の量に応じた電流信号を第１出力線１０４に読み出すための回路である。第１出力線１０４には、複数の光電変換部からの電流信号が出力される。そのため、図１が示す通り、図２及び図３のいずれかに示された回路が繰り返し配される。言い換えると、複数の光電変換部に対応して、読み出し回路を構成する素子（例えば第１、第２入力トランジスタやリセットトランジスタなど）が繰り返し配される。
【００６１】
ここでは、１つの光電変換部に対して１つの割合で、各素子が繰り返し配される例を説明した。変形例として、２つ以上の光電変換部に対して１つの割合で、各素子が繰り返し配されてもよい。例えば、２つの光電変換部の電荷が同じ第１入力トランジスタのゲートに転送される構成でもよい。このような構成によって、２つの光電変換部が転送トランジスタを除く画素回路を共有できる。その結果、読み出し回路に含まれる素子の数を減らすことができる。
【００６２】
本実施例では、複数の光電変換部に対応して繰り返し配されるトランジスタは、全て同一の導電型である。具体的には、２つの入力トランジスタ２０２、２０３、転送トランジスタ２０４、第１選択トランジスタ２０６、第２選択トランジスタ２０７、リセットトランジスタ２０９、接続トランジスタ２１０がいずれもＮチャネル型である。このような構成によれば、画素内に配されるウェルの導電型を１つにできるため、画素における光電変換部が占める面積の割合を大きくすることができる。結果として、感度あるいは飽和電荷量、またはその両方を向上させることができる。しかし、必要に応じてこれらのトランジスタの一部を別の導電型のトランジスタとしてもよい。
【００６３】
さらに、ＰＤ２０１が電子を蓄積する構成では、繰り返し配される複数のトランジスタがいずれもＮ型チャネルであることが好ましい。ＰＤ２０１がホールを蓄積する構成では、繰り返し配される複数のトランジスタがいずれもＰ型チャネルであることが好ましい。これによって、ＰＤ２０１の電荷蓄積領域となる半導体領域と、トランジスタを同じ導電型のウェルに配することができる。結果として感度あるいは飽和電荷量、またはその両方を向上させることができる。
【００６４】
なお、電流信号を共通の出力線に読み出すための回路に、繰り返し配されず、複数の光電変換部に共通に配された素子が含まれてもよい。例えば、図１のバイアス電流源１０２は、画素の差動増幅回路が動作するためのバイアス電流を供給している。つまり、バイアス電流源１０２は、読み出し回路に含まれる。しかし、バイアス電流源１０２は、複数の出力線のそれぞれに対して１つずつ配されているのみである。このような素子は、共通の出力線に信号が出力される複数の光電変換部に対応して、繰り返し配された素子ではない。
【００６５】
図４は、図２に示された画素１０１の平面構造の概略図である。画素回路はシリコン基板などの半導体基板に形成される。半導体基板は、素子分離部４０１で規定された活性領域を含む。ＰＤ、トランジスタ、抵抗などの素子は、活性領域に配される。
【００６６】
素子分離部４０１は例えばＬＯＣＯＳ（ＬＯＣａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）やＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｒａｔｉｏｎ）などの絶縁体を用いた分離構造である。あるいは、素子分離部４０１はＰＮ接合を用いた分離構造であってもよい。素子分離部４０１は、トランジスタやＰＤを電気的に分離する。
【００６７】
本実施例では、各トランジスタはＭＯＳ型トランジスタである。つまり、各トランジスタはソース領域、ドレイン領域、ゲート電極、及びチャネル領域を有する。ソース領域、ドレイン領域、及びチャネル領域は半導体基板に配された半導体領域である。ゲート電極は、半導体基板上に絶縁膜を介して配されたポリシリコンなどで構成される。
【００６８】
ＰＤ２０１は半導体領域４０２によって構成される。第１入力トランジスタ２０２のソース、ドレイン及びゲートは、それぞれ半導体領域４０３、４０４及びゲート電極４０５によって構成される。第２入力トランジスタ２０３のソース、ドレイン及びゲートは、それぞれ半導体領域４０６、４０７及びゲート電極４０８によって構成される。また、半導体領域４０３、４０６は、それぞれ抵抗Ｒ１、Ｒ２を構成する。転送トランジスタ２０４のゲートはゲート電極４０９によって構成される。第１選択トランジスタ２０６のソース、ドレイン及びゲートは、それぞれ半導体領域４１０、４１１及びゲート電極４１２によって構成される。第２選択トランジスタ２０７のソース、ドレイン及びゲートは、それぞれ半導体領域４０７、４１３及びゲート電極４１２によって構成される。リセットトランジスタ２０９のソース、ドレイン及びゲートは、それぞれ半導体領域４１４、４１５及びゲート電極４１６によって構成される。接続トランジスタ２１０のソース、ドレイン及びゲートは、それぞれ半導体領域４１４、４１７及びゲート電極４１６によって構成される。
【００６９】
ソース、ドレインを構成する半導体領域、及びゲート電極にはコンタクトプラグ４１８が接続される。半導体領域及びゲート電極は、それぞれコンタクトプラグ４１８を介して配線に接続される。例えば、半導体領域４１４とゲート電極４０５とは、配線によって互いに接続され、図２のノード２０８を構成する。詳細な接続関係は図２に示されているので、ここではその説明を省略する。
【００７０】
図４が示すように、互いに接続される２つのノードが、共通の半導体領域あるいは共通のゲート電極によって構成されてもよい。例えば、第２入力トランジスタ２０３のドレインは第２選択トランジスタ２０７のソースに接続されるので、両者はいずれも共通の半導体領域４０７によって構成される。しかし、それぞれが別々の半導体領域で構成されてもよい。同様に、リセットトランジスタ２０９のゲートと接続トランジスタ２１０のゲートが、分離されたゲート電極でそれぞれ構成されてもよい。図４では、半導体領域４０３、４０６によって抵抗Ｒ１、Ｒ２が構成されている。しかし、抵抗Ｒ１、Ｒ２が例えばポリシリコンなどの薄膜抵抗で形成されてもよい。
【００７１】
図４に示される平面構造では、第１入力トランジスタのゲート電極４０５から第２入力トランジスタのゲート電極４０８までの構造が線対称になっている。このように、差動対を構成する２つの入力トランジスタの平面構造が対称性を有することによって、差動増幅回路の精度を向上させることができる。
【００７２】
図５は、図４の線分ＡＢに沿った断面構造の概略図である。図５にはＰＤ２０１、転送トランジスタ２０４、及び第１入力トランジスタ２０２が示される。図５において、図４と同様の部分については同一の符号が付されている。
【００７３】
ＰＤ２０１はＮ型の半導体領域４０２で構成される。Ｎ型半導体領域４０２には、光電変換によって発生した電荷が収集される。第１入力トランジスタ２０２のソース、ドレインは、Ｎ型の半導体領域４０３、４０４で構成される。すなわち、第１入力トランジスタ２０２はＮチャネル型である。これらのＮ型半導体領域は、Ｐ型ウェル４１９に配される。Ｐ型ウェル４１９には基準電圧ＧＮＤが供給される。
【００７４】
Ｐ型ウェル４１９は、例えば半導体基板に不純物を拡散させて形成された半導体領域である。あるいは、Ｐ型ウェル４１９はＰ型の半導体基板であってもよい。あるいは、Ｐ型ウェル４１９はエピタキシャル成長によって形成されたＰ型の半導体領域であってもよい。
【００７５】
ＰＤ２０１のＮ型半導体領域４０２に隣接して、Ｐ型半導体領域４２０が配される。Ｐ型半導体領域４２０はＰ型ウェル４１９と接続され、基準電位ＧＮＤが供給される。Ｐ型半導体領域４２０によって、半導体基板と絶縁体との界面で発生する暗電流に起因するノイズを低減することができる。
【００７６】
画素回路を構成するトランジスタの導電型が同一であれば、図５のようにウェルの導電型を１つのみにすることができる。これによって、画素における光電変換部が占める面積の割合を大きくすることができるので、感度あるいは飽和電荷量、またはその両方を向上させることができる。
【００７７】
さらに、本実施例では、ＰＤ２０１が電子を蓄積する構成になっている。このため、Ｐ型ウェル４１９にＮ型半導体領域４０２を形成することで、ＰＤ２０１を構成することが可能である。これによれば、ウェルの導電型を１つのみにすることができるため、感度あるいは飽和電荷量、またはその両方を向上させることができる。なお、ＰＤ２０１がホールを蓄積する変形例では、トランジスタの導電型がＰチャネル型である。これによって、ウェルの導電型を１つのみ（Ｎ型）にすることができる。
【００７８】
２つの導電型のウェルを配すると、当該２つのウェルの間にＰＮ接合が形成される。この場合、このＰＮ接合での電界の影響を受けないように、ＰＮ接合面から離れた位置に素子を配置する必要がある。したがって、光電変換部以外の部分が占める面積の割合が大きくなってしまう。
【００７９】
図５が示すように、光は矢印Ｌの方向に沿って半導体基板に入射する。このように、図５に示された光電変換装置は表面照射型である。
【００８０】
図６は、図４の線分ＡＢに沿った断面構造の別の例を示す概略図である。図６にはＰＤ２０１、転送トランジスタ２０４、及び第１入力トランジスタ２０２が示される。
【００８１】
図６に示された光電変換装置は、裏面照射型である。つまり、トランジスタのゲート電極や配線が配された側とは反対側の面から半導体基板に光が入射する。図６において光が入射する方向は、矢印Ｌで示される。
【００８２】
図６において、図５と同様の部分には同様の符号を付し、詳細な説明は省略する。図６には、配線４２１が示されている。また、半導体基板の入射面側に、カラーフィルタ４２２、マイクロレンズ４２３が配される。
【００８３】
このような裏面照射型の光電変換装置では、入射面側において光を遮光する配線やゲート電極の面積を小さくすることができる。そのため、感度を向上させることが可能である。
【００８４】
なお、信号を読み出すための回路や信号処理回路を構成するトランジスタが配された第２の半導体基板が配線４２１の反対側に配されてもよい。つまり、ＰＤ２０１が配された第１の半導体基板と、トランジスタが配された第２の半導体基板とが、配線を間に挟んで対向して配されてもよい。このような構成によれば、光電変換部を含む半導体基板に配されるトランジスタの数を減らすことができる。そのため、光電変換部の面積を大きくすることが可能であり、感度あるいは飽和電荷量、またはその両方を向上させることが可能である。
【００８５】
続いて本実施例の光電変換装置の動作について説明する。図７は駆動信号のタイミングチャートを示している。駆動信号ＰＳＥＬ、駆動信号ＰＲＥＳ、駆動信号ＰＴＸ、駆動信号ＰＴＮ、駆動信号ＰＴＳは、それぞれ図１のＰＳＥＬノード、ＰＲＥＳノード、ＰＴＸノード、ＰＴＮノード、ＰＴＳノードに供給される。駆動信号Ｈ１は、図１の一番左の画素列に対応する第３スイッチ１１７及び第４スイッチ１１８のゲートに供給される。駆動信号Ｈ２は、図１の中央の画素列に対応する第３スイッチ１１７及び第４スイッチ１１８のゲートに供給される。駆動信号Ｈ３は、図１の一番右の画素列に対応する第３スイッチ１１７及び第４スイッチ１１８のゲートに供給される。
【００８６】
各駆動信号はハイレベルとローレベルの少なくとも２値の電圧値を有する。ハイレベルは対応するトランジスタがオンとなる電圧である。ローレベルは対応するトランジスタがオフとなる電圧である。
【００８７】
時刻Ｔ１の前は、ＰＲＥＳがハイレベルであり、他の駆動信号はローレベルである。この時は、リセット電圧ＶＲＥＳがノード２０８及び第２入力トランジスタ２０３のゲートに供給されている。また、この期間には転送トランジスタ２０４がオフであるため、光電変換によって発生した電荷がＰＤ２０１に蓄積されている。
【００８８】
時刻Ｔ１に、ＰＳＥＬがハイレベルになる。これによって画素が選択される。つまり、画素増幅部の入力ノードの電圧に応じた電流信号が画素のＯＵＴノードから出力される。
【００８９】
時刻Ｔ２においてＰＲＥＳがローレベルになる。これにより、ノード２０８がフローティングになる。図２に示される画素においては、ノード２０８と第２入力トランジスタ２０３のゲートとがそれぞれフローティングになる。
【００９０】
時刻Ｔ３においてＰＴＮがハイレベルになる。ＰＴＮがハイレベルである期間に、画素の出力する電流信号から変換された電圧信号がＣＴＮ容量１１５に保持される。時刻Ｔ３では、画素増幅部の入力ノード（ノード２０８）の電圧はリセット電圧ＶＲＥＳである。そのため、画素がリセットされた状態で出力されるリセット信号がＣＴＮ容量１１５に保持される。このリセット信号には、リセットトランジスタがオフしたときに発生するノイズが含まれていてもよい。時刻Ｔ３から所定の時間の後、ＰＴＮはローレベルになる。
【００９１】
時刻Ｔ４において、ＰＴＸがハイレベルになる。これによって、ＰＤ２０１で発生した電荷が、ノード２０８に転送される。このとき、ＰＤ２０１の全ての電荷が、ノード２０８に転送されることが好ましい。時刻Ｔ４から所定の時間の後、ＰＴＸはローレベルとなる。
【００９２】
電荷がノード２０８に転送されることで、ノード２０８の電圧はリセット電圧ＶＲＥＳから変化する。転送される電荷の量に応じて、電圧の変化する量が決まる。一方で、第２入力トランジスタ２０３のゲートの電圧はリセット電圧ＶＲＥＳに保たれる。したがって、差動増幅回路の２つの入力には電荷の量に応じた電位差が与えられ、その電位差に基づく電流信号が画素から出力される。
【００９３】
時刻Ｔ５においてＰＴＳがハイレベルになる。ＰＴＳがハイレベルである期間に、画素の出力する電流信号から変換された電圧信号がＣＴＳ容量１１６に保持される。時刻Ｔ５では、画素増幅部の入力ノード（ノード２０８）の電圧は、入射光によって発生した電荷の量に応じた電圧である。そのため、入射光の量に応じた光信号がＣＴＳ容量１１６に保持される。光信号には、リセットトランジスタがオフした時に発生するノイズが含まれていてもよい。時刻Ｔ５から所定の時間の後、ＰＴＳはローレベルになる。
【００９４】
時刻Ｔ６にＰＲＥＳがハイレベルになり、時刻Ｔ７にＰＴＸがハイレベルになる。これによって、ノード２０８、及びＰＤのカソードにリセット電圧ＶＲＥＳが供給される。つまり、画素がリセットされる。時刻Ｔ７から所定の時間の後、ＰＴＸがローレベルになる。なお、時刻Ｔ６と時刻Ｔ７は同時であってもよいし、順番が逆であってもよい。画素がリセットされた後は、ＰＳＥＬをローレベルにする。遅くとも次に読み出す画素からの信号が出力される前に、ＰＳＥＬがローレベルになる。
【００９５】
時刻Ｔ８以降は、各列の電圧信号保持部に保持された信号が出力部に順次読み出される。時刻Ｔ８において、Ｈ１がハイレベルになる。これにより、図１の一番左側の画素列に対応するＣＴＮ容量１１５とＣＴＳ容量１１６に保持された信号が出力部に読み出される。時刻Ｔ９において、Ｈ２がハイレベルになる。これにより図１の中央の画素列に対応するＣＴＮ容量１１５とＣＴＳ容量１１６に保持された信号が出力部に読み出される。時刻Ｔ１０において、Ｈ３がハイレベルになる。これにより図１の一番右側の画素列に対応するＣＴＮ容量１１５とＣＴＳ容量１１６に保持された信号が出力部に読み出される。
【００９６】
すべての画素列の電圧信号保持部から信号が読み出されたら、異なる画素行の画素の読み出し動作を開始する。あるいは、画素からの信号が電圧信号保持部に保持されたら、異なる画素行の画素の読み出し動作を開始してもよい。例えば時刻Ｔ７において、次に読み出す画素の選択動作（時刻Ｔ１の駆動）を行ってもよい。各画素列において、電流電圧変換部の後段にさらに多くの信号保持容量が配された変形例では、時刻Ｔ８〜Ｔ１０の期間に光信号やリセット信号を出力してもよい。
【００９７】
なお、選択トランジスタが省略される場合は駆動信号ＰＳＥＬが供給されない。その代り、駆動信号ＰＳＥＬがローレベルである期間に相当する期間に、入力トランジスタのゲートに当該入力トランジスタをオフにする電圧が印加される。これによって、画素を非選択とすることができる。
【００９８】
図２に示される画素では、リセットトランジスタ２０９をオフするタイミングと接続トランジスタ２１０をオフするタイミングとをずらしてもよい。具体的には、時刻Ｔ２での動作において、リセットトランジスタ２０９を接続トランジスタ２１０よりも先にオフにする。これによって、リセット時に発生するノイズ（ｋＴＣノイズ等）が差動増幅回路の２つの入力ノードにほぼ等しく分配される。その結果、リセットノイズを差動増幅によって相殺することができるため、出力される電流信号に含まれるノイズを低減することが可能となる。
【００９９】
なお、本実施例の画素増幅部は差動増幅回路で構成されるので、リセット信号の読み出しを行わなくても、画素ごとのオフセット成分やリセットノイズは除去することができる。しかし、リセット信号を出力することで、後段で発生するオフセット成分を除去することが可能になる。
【０１００】
本実施例の光電変換装置の別の動作について説明する。複数の画素行の画素に、駆動信号ＰＳＥＬを並列に供給することで、複数の画素からの電流信号が第１出力線１０４に並列に出力される。例えば、複数の駆動信号ＰＳＥＬを同期して供給してもよい。これによって、第１出力線１０４において複数の画素からの電流信号を加算あるいは平均化することが可能である。電流信号を加算あるいは平均化する場合には、駆動信号ＰＳＥＬ、駆動信号ＰＲＥＳ、駆動信号ＰＴＸを同時に複数の画素行に供給することが好ましい。
【０１０１】
このような加算あるいは平均化を行う動作について、図８を用いて説明する。図８は駆動信号のタイミングチャートを示している。駆動信号ＰＳＥＬｎ、駆動信号ＰＲＥＳｎ、駆動信号ＰＴＸｎは、図Ａのｎ行目の画素行に含まれる画素のＰＳＥＬノード、ＰＲＥＳノード、ＰＴＸノードにそれぞれ供給される。駆動信号ＰＳＥＬｎ＋１、駆動信号ＰＲＥＳｎ＋１、駆動信号ＰＴＸｎ＋１は、図Ａのｎ＋１行目の画素行に含まれる画素のＰＳＥＬノード、ＰＲＥＳノード、ＰＴＸノードにそれぞれ供給される。
【０１０２】
図８が示すように、ｎ行目の画素及びｎ＋１行目の画素のＰＳＥＬノード、ＰＲＥＳノード、ＰＴＸノードには、同相の駆動信号が供給される。この結果、２行分の画素から同時に第１出力線１０４に電流信号が出力される。なお、各時刻における動作は、図７の場合と同様であるので、詳細な説明は省略する。
【０１０３】
ここで、２つの画素からの電流信号を加算する場合には、バイアス電流源１０２の電流を、１つの画素のみから電流信号が出力される場合に比べて２倍にすればよい。これによって、各画素の差動増幅回路には単独で読み出される場合と同じバイアス電流が供給される。したがって、各画素を単独で読み出す場合と同じ電流信号が各画素から出力され、第１出力線１０４において加算される。３つ以上の画素からの電流信号を加算する場合には、加算する画素の数だけバイアス電流源１０２の電流を大きくすればよい。一方で、複数の画素からの電流信号を平均する場合には、バイアス電流源１０２の電流を、１つの画素のみから電流信号が出力される場合と同じにすればよい。
【０１０４】
以上に述べた通り、本実施例によれば、感度を向上させることが可能である。また、リセットノイズを低減することにより、画質を向上させることが可能である。
【実施例２】
【０１０５】
本発明に係る別の実施例について説明する。本実施例の回路構成を図９に示す。図１と同様の機能を有する部分には同じ符号が付されている。
【０１０６】
本実施例の光電変換装置は複数の画素、カレントミラー回路、電流電圧変換部、電圧信号保持部、出力部、垂直走査回路、水平走査回路を有する。各画素では、入射光に応じた電荷が生じる。垂直走査回路は、画素に駆動信号を供給する。駆動信号によって、発生した電荷に基づく電流信号が画素から出力される。画素から出力された電流信号はカレントミラー回路を介して、電流電圧変換部に入力される。電流電圧変換部によって電流信号が電圧信号に変換される。電圧信号保持部は変換された電圧信号を保持する。水平走査回路によって、電圧信号保持部に保持された電圧信号が出力部に読み出される。出力部は信号を外部に出力する。
【０１０７】
本実施例の特徴部分は、カレントミラー回路が出力するミラー電流信号の増幅率を切り替えることが可能な点である。それ以外の部分は、実施例１と同様である。したがって、以下の説明では、実施例１と異なる部分について説明し、実施例１と同様の部分については説明を省略する。
【０１０８】
本実施例のカレントミラー回路は入力側トランジスタ９０１と、３つの出力側トランジスタ９０２、９０３、９０４とによって構成される。これらはいずれもＰチャネル型のＭＯＳトランジスタである。
【０１０９】
入力側トランジスタ９０１のゲートとドレインとが短絡される。入力側トランジスタ９０１のソースは電源電圧供給線に電気的に接続される。電源電圧供給線は入力側トランジスタ９０１のソースに電源電圧ＶＤＤを供給する。入力側トランジスタ９０１のドレイン及び当該ドレインと短絡されたゲートは、第１出力線１０４に電気的に接続される。
【０１１０】
３つの出力側トランジスタ９０２、９０３、９０４は並列に接続される。具体的に、３つの出力側トランジスタ９０２、９０３、９０４のソースは、いずれも電源電圧供給線に接続される。電源電圧供給線は３つの出力側トランジスタ９０２、９０３、９０４のそれぞれのソースに電源電圧ＶＤＤを供給する。また、３つの出力側トランジスタ９０２、９０３、９０４のゲートは、いずれも入力側トランジスタ９０１のゲートに接続される。そして、３つの出力側トランジスタ９０２、９０３、９０４のドレインは、いずれも第２出力線１０７に電気的に接続される。
【０１１１】
ここで、各トランジスタのサイズについて説明する。入力側トランジスタ９０１、第１及び第２の出力側トランジスタ９０２、９０３は、いずれも同程度のチャネル幅を有する。これに対して、第３の出力側トランジスタ９０４は、入力側トランジスタ９０１のチャネル幅の約２倍のチャネル幅を有する。また、各トランジスタはいずれも同程度のチャネル長を有する。
【０１１２】
第２の出力側トランジスタ９０３のドレインと第２出力線１０７との間の電気的経路には、第１ゲイン切り替えスイッチ９０５が配される。第１ゲイン切り替えスイッチ９０５はＰチャネル型のＭＯＳトランジスタである。第１ゲイン切り替えスイッチ９０５は、駆動信号ｇａｉｎ１によってオンとオフが制御される。
【０１１３】
第３の出力側トランジスタ９０４のドレインと第２出力線１０７との間の電気的経路には、第２ゲイン切り替えスイッチ９０６が配される。第２ゲイン切り替えスイッチ９０６はＰチャネル型のＭＯＳトランジスタである。第２ゲイン切り替えスイッチ９０６は、駆動信号ｇａｉｎ２によってオンとオフが制御される。
【０１１４】
本実施例では、第１及び第２ゲイン切り替えスイッチ９０５、９０６によって、ミラー電流信号の増幅率を切り替えることができる。つまり、第１及び第２ゲイン切り替えスイッチ９０５、９０６が増幅率制御手段である。２つのゲイン切り替えスイッチによって、増幅率を切り替える方法を説明する。本実施例では４つの増幅率に切り替えることができる。
【０１１５】
まず、第１及び第２ゲイン切り替えスイッチ９０５、９０６の両方がオフの場合は、第２及び第３の出力側トランジスタ９０３、９０４が、第２出力線１０７から切り離される。そのため、第１の出力側トランジスタ９０２だけが第２出力線１０７に接続される。結果として、約１倍の増幅率でミラー電流信号が出力される。
【０１１６】
次に、第１ゲイン切り替えスイッチ９０５がオンであり、第２ゲイン切り替えスイッチ９０６がオフの場合を説明する。この場合、第３の出力側トランジスタ９０４が、第２出力線１０７から切り離される。そして、第１及び第２の出力側トランジスタ９０２、９０３が第２出力線１０７に接続される。出力側トランジスタは並列に接続されているため、カレントミラー回路の出力側に、入力側トランジスタ９０１のチャネル幅に対して約２倍のチャネル幅を有するトランジスタが配されたことになる。その結果、約２倍の増幅率でミラー電流信号が出力される。
【０１１７】
続いて、第１ゲイン切り替えスイッチ９０５がオフであり、第２ゲイン切り替えスイッチ９０６がオンの場合を説明する。この場合、第２の出力側トランジスタ９０３が、第２出力線１０７から切り離される。そして、第１及び第３の出力側トランジスタ９０２、９０４が第２出力線１０７に接続される。出力側トランジスタは並列に接続されているため、カレントミラー回路の出力側に、入力側トランジスタ９０１のチャネル幅に対して約３倍のチャネル幅を有するトランジスタが配されたことになる。その結果、約３倍の増幅率でミラー電流信号が出力される。
【０１１８】
最後に、第１及び第２ゲイン切り替えスイッチ９０５、９０６の両方がオンの場合は、３つの出力側トランジスタ９０２、９０３、９０４がすべて第２出力線１０７に接続される。これは、カレントミラー回路の出力側に、入力側トランジスタ９０１のチャネル幅に対して約４倍のチャネル幅を有するトランジスタが配されたことと等価である。結果として、約４倍の増幅率でミラー電流信号が出力される。
【０１１９】
以上に述べたように、本実施例では、第１出力線１０４に出力された電流信号に対するミラー電流信号の増幅率を切り替えることができる。
【０１２０】
図９では、３つの出力側トランジスタが並列に接続されたが、並列に接続されるトランジスタの数はこれに限られない。また、各トランジスタのサイズを変更することで、切り替え可能な増幅率が調整される。
【０１２１】
上述の増幅率の切り替えを、１つの画素のみから電流信号が出力される場合に行ってもよい。例えば、画素から出力される電流信号が小さい場合には増幅率を大きくし、画素から出力される電流信号が大きい場合には増幅率を小さくするように制御してもよい。
【０１２２】
あるいは、複数の画素からの電流信号を加算して出力する場合と、１つの画素のみから電流信号が出力される場合とで、増幅率を切り替えてもよい。電流信号が加算される場合には、増幅率を小さくすることによって、後段の回路でのダイナミックレンジを広げることが可能となる。
【０１２３】
本実施例において、画素１０１の回路構成は実施例１と同様である。図２あるいは図３に示された回路が適用される。また、画素１０１の平面構造、断面構造は実施例１と同様である。図４、図５、図６に示された構造が適用される。
【０１２４】
本実施例の動作については、実施例１と同様である。図７あるいは図８に示された駆動信号に基づいて動作する。
【０１２５】
以上に説明した構成によれば、画素からの電流信号の増幅率が可変であるため、広いダイナミックレンジと高いＳＮ比の両立が可能となる。暗い被写体を撮像する場合は、画素に近いところで電流信号を増幅することで、ＳＮ比を高くすることができる。一方で、ノイズの影響が少ない明るい被写体を撮像する場合には、増幅率を小さく設定することで広いダイナミックレンジを得ることができる。
【実施例３】
【０１２６】
本実施例の回路構成を図１０に示す。本実施例の光電変換装置は複数の画素、カレントミラー回路、アナログデジタル変換部（以下、ＡＤ変換部）、出力部、垂直走査回路、水平走査回路を有する。各画素では、入射光に応じた電荷が生じる。垂直走査回路は、画素に駆動信号を供給する。駆動信号によって、発生した電荷の量に基づく電流信号が画素から出力される。画素から出力された電流信号はカレントミラー回路を介して、ＡＤ変換部に入力される。ＡＤ変換部によってアナログの電流信号がデジタル信号に変換される。水平走査回路によって、デジタル信号が出力部に読み出される。出力部はデジタル信号を外部に出力する。
【０１２７】
ＡＤ変換部は、比較部、ラッチパルス生成部、メモリ部、カウンタを含む。画素から出力された電流信号は画素列ごとにＡＤ変換される。比較部が画素からの電流信号とランプ電流信号とを比較し、両者の大小関係が反転したタイミングに応じて反転パルスを出力する。ラッチパルス生成部は反転パルスを受けて、メモリ部のラッチ回路にラッチパルスを入力する。メモリ部は、ラッチパルスが入力された時点でカウンタから出力されているカウント値を保持する。保持されたカウント値が、電流信号が変換されたデジタル信号である。
【０１２８】
本実施例の光電変換装置は画素列ごとにＡＤ変換を行う。そして、本実施例の特徴部分は、画素からの電流信号をランプ電流信号と比較する時に、画素からの電流信号をカレントミラー回路でミラーリングして比較部に入力することである。
【０１２９】
各部の詳細な構成を説明する。複数の画素１００１は３行３列の画素アレイを構成するように配されている。画素１００１の数は、複数であればいくつでもよい。たとえば、複数の画素１００１が１０００行以上、１５００列以上の画素アレイを構成してもよい。または、複数の画素１００１が一列に並び、ラインセンサを構成してもよい。
【０１３０】
１つの画素列に含まれる複数の画素１００１の信号は、共通の回路によって処理される。以下では、１つの画素列に配された画素１００１からの信号を処理するための回路を例に説明する。他の画素列においても、説明の対象となっている画素列と同様の回路構成となっている。
【０１３１】
画素１００１は、少なくとも光電変換部と画素増幅部を含む。光電変換部によって入射光が電荷に変換される。そして、画素増幅部が発生した電荷の量に基づいた電流信号を出力する。つまり、画素１００１は電流信号を出力する信号源である。画素１００１は画素からの電流信号が出力されるＯＵＴノードを有する。画素はさらに、必要に応じて、バイアス電流源からのバイアス電流が供給されるＢＩＡＳノードや、駆動信号が供給される複数のノード（ＰＴＸノード、ＰＲＥＳノード、ＰＳＥＬノード）を有する。画素の詳しい構成については後述する。
【０１３２】
画素１００１のＢＩＡＳノードはバイアス電流源１００２に電気的に接続される。複数の画素１００１が共通のバイアス電流源１００２に接続されてもよい。例えば、本実施例では、同一の画素列に配された複数の画素１００１のＢＩＡＳノードが共通のバイアス電流源１００２に接続される。あるいは、同一の列に配された複数の画素１００１のそれぞれに対応して、１つずつバイアス電流源１００２が配されてもよい。
【０１３３】
画素１００１のＰＴＸノード、ＰＲＥＳノード、ＰＳＥＬノードは、垂直走査回路１００３と電気的に接続される。垂直走査回路１００３は、ＰＴＸノード、ＰＲＥＳノード、及びＰＳＥＬノードに駆動信号を供給する。垂直走査回路１００３は同一の画素行に含まれる複数の画素１００１に共通の駆動信号を供給することができる。また、垂直走査回路１００３は異なる画素行に含まれる複数の画素１００１に互いに独立した駆動信号を供給することができる。垂直走査回路１００３によって、画素行ごとに画素１００１からの信号が読み出される。
【０１３４】
画素１００１のＯＵＴノードは、第１出力線１００４に電気的に接続される。複数の画素１００１が共通の第１出力線１００４に接続されてもよい。例えば、本実施例では同一の画素列に配された複数の画素１００１のＯＵＴノードが共通の第１出力線１００４に接続される。そして、複数の画素１００１からの電流信号が第１出力線１００４に出力される。
【０１３５】
第１出力線１００４は、カレントミラー回路に電気的に接続される。カレントミラー回路の出力ノードは第２出力線１００７に接続される。カレントミラー回路は、入力側トランジスタ１００５及び出力側トランジスタ１００６によって構成される。入力側トランジスタ１００５及び出力側トランジスタ１００６は、Ｐチャネル型のＭＯＳトランジスタである。入力側トランジスタ１００５のゲートとドレインとが短絡される。入力側トランジスタ１００５のソースは電源電圧供給線に電気的に接続される。電源電圧供給線は入力側トランジスタ１００５のソースに電源電圧ＶＤＤを供給する。出力側トランジスタ１００６のゲートは、入力側トランジスタ１００５のゲートと電気的に接続される。出力側トランジスタ１００６のソースは電源電圧供給線に接続される。電源電圧供給線は出力側トランジスタ１００６のソースに電源電圧ＶＤＤを供給する。第１出力線１００４は、入力側トランジスタ１００５のドレイン、及び当該ドレインと短絡されたゲートに電気的に接続される。出力側トランジスタ１００６のドレインは第２出力線１０７に電気的に接続される。
【０１３６】
カレントミラー回路によって、入力側トランジスタ１００５を流れる電流が、出力側トランジスタ１００６にミラーリングされる。つまり、カレントミラー回路は、第１出力線１００４の電流信号に応じた電流信号（ミラー電流信号）を第２出力線１００７に出力する。カレントミラー回路は、第１出力線１００４の電流信号に対して増幅、あるいは減衰されたミラー電流信号を出力してもよい。入力側トランジスタ１００５と出力側トランジスタ１００６とのサイズの比によって増幅（減衰）率を決定することができる。例えば、入力側トランジスタ１００５と出力側トランジスタ１００６とが同じチャネル長を有する場合、両者のチャネル幅の比が電流の増幅（減衰）率である。
【０１３７】
第２出力線１００７の電流信号はＡＤ変換部に入力され、デジタル信号へと変換される。ＡＤ変換部は比較部１００８を含む。比較部１００８は、信号入力ノード１０１０、参照電流入力ノード１０１１、出力ノード１０１２を有する。第２出力線１００７は、比較部１００８の信号入力ノード１０１０に電気的に接続される。比較部１００８の参照電流入力ノード１０１１は、ランプ電流信号源１００９に電気的に接続される。
【０１３８】
比較部１００８は、信号入力ノード１０１０に入力される電流信号と、参照電流入力ノード１０１１に入力されるランプ電流信号とを比較し、その大小関係に応じた電圧信号を出力する。つまり、画素から出力される電流信号のほうがランプ信号よりも大きい場合には第１の電圧を出力し、ランプ電流信号のほうが大きい場合には第２の電圧を出力する。例えば、第１の電圧は基準電圧ＧＮＤに近い電圧であり、第２の電圧は電源電圧ＶＤＤに近い電圧である。あるいは、その逆であってもよい。比較部１００８の詳細な構成は後述する。
【０１３９】
ランプ電流信号源１００９は、連続的にその大きさが変化するランプ電流信号を出力する。あるいは、ランプ電流信号源１００９は、クロック信号ＣＬＫに従って、所定時間が経過するごとに段階的にその大きさが変化するランプ電流信号を出力する。また、ランプ電流信号源１００９にはｒｅｓｅｔノードからランプリセット信号が供給される。ランプリセット信号に基づいて、ランプ電流信号源１００９の出力するランプ電流信号が初期値にリセットされる。ランプ電流信号源１００９の詳細な構成は後述する。
【０１４０】
本実施例のＡＤ変換部はさらにラッチパルス生成部１０１３、メモリ部（Ｎラッチ回路１０１４、Ｓラッチ回路１０１５）、及びカウンタ１０１６を含む。比較部１００８の出力ノード１０１２はラッチパルス生成部１０１３に接続される。また、ラッチパルス生成部１０１３には駆動信号ＰＴＮ、駆動信号ＰＴＳが供給される。これらの駆動信号は、ラッチパルスの出力先を選択するための駆動信号である。ラッチパルス生成部１０１３は、比較部１００８の出力する電圧信号が反転したタイミングに応じて、後段のＮラッチ回路１０１４、及びＳラッチ回路１０１５へ選択的にラッチパルスを出力する。
【０１４１】
Ｎラッチ回路１０１４、Ｓラッチ回路１０１５には、カウンタ１０１６からのカウント値が入力される。そして、ラッチパルスが入力されると、Ｎラッチ回路１０１４、Ｓラッチ回路１０１５は、その時点で入力されているカウント値を保持する。
【０１４２】
カウンタ１０１６は、クロック信号ＣＬＫに従って、段階的に出力するカウント値を変化させる。そして、ｒｅｓｅｔノードに供給されるカウンタリセット信号に基づいて、カウンタ１０１６の出力するカウント値が初期値にリセットされる。詳細は後述するが、互いに同期した駆動信号をランプ電流信号源１００９及びカウンタ１０１６に入力することによって、電流信号の大きさに応じたカウント値が各ラッチ回路に保持される。つまり、電流信号がデジタル信号に変換される。
【０１４３】
メモリ部（Ｎラッチ回路１０１４、Ｓラッチ回路１０１５）は出力部に電気的に接続される。具体的に、Ｎラッチ回路１０１４は第３出力線１０１７を介して出力回路１０１９に接続される。Ｓラッチ回路１０１５は第４出力線１０１８を介して出力回路１０１９に接続される。
【０１４４】
水平走査回路１０２０が各ラッチ回路に駆動信号を供給する。水平走査回路１０２０からの駆動信号に基づいて、各ラッチ回路は保持しているカウンタ値をデジタル信号として出力回路１０１９に出力する。
【０１４５】
出力回路１０１９は例えばＬＶＤＳ（Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｉｎｇ）回路である。なお、出力回路１０１９が、デジタル信号処理を行ってもよい。例えば、出力回路１０１９は、Ｓラッチ回路１０１５に保持されたデジタル信号と、Ｎラッチ回路１０１４に保持されたデジタル信号の差分を出力する。
【０１４６】
以上に説明したように、信号源である画素からの信号が、デジタル信号に変換されて外部に出力される。
【０１４７】
次に、画素１００１について説明する。画素１００１は、少なくとも光電変換部と画素増幅部を含む。光電変換部によって入射光が電荷に変換される。そして、画素増幅部が発生した電荷の量に基づいた電流信号を出力する。
【０１４８】
図１１に画素１００１の回路の例を示す。本実施例において、光電変換部はフォトダイオード（以下、ＰＤ）１１０１であり、画素増幅部は差動増幅回路である。差動増幅回路は第１入力トランジスタ１１０２及び第２入力トランジスタ１１０３を含んで構成される。さらに本実施例の画素１００１は、転送トランジスタ１１０４、リセットトランジスタ１１０９、接続トランジスタ１１１０、第１選択トランジスタ１１０６、第２選択トランジスタ１１０７、抵抗Ｒ１、及び抵抗Ｒ２を含む。
【０１４９】
ＰＤ１１０１のアノードには基準電圧ＧＮＤが供給される。ＰＤ１１０１のカソードは転送トランジスタ１１０４を介して、ノード１１０８に接続される。転送トランジスタ１１０４は、ＰＤ１１０１で発生した電荷をノード１１０８に転送する。
【０１５０】
第１入力トランジスタ１１０２のゲートは、ノード１１０８に接続される。第１入力トランジスタ１１０２のゲートは差動増幅回路の第１入力ノードである。第１入力トランジスタ１１０２のゲートの電圧はノード１１０８に転送された電荷の量に応じた電圧となる。つまり、ノード１１０８において転送された電荷が電圧に変換される。第１入力トランジスタ１１０２のドレインは電源電圧供給線に接続される。電源電圧供給線は第１入力トランジスタのドレインに電源電圧ＳＶＤＤを供給する。なお、電源電圧ＳＶＤＤは、カレントミラー回路に供給される電源電圧ＶＤＤと同じであってもよい。両者が異なる電圧であってもよい。第１入力トランジスタ１１０２のソースは抵抗Ｒ１を介して第１選択トランジスタ１１０６のドレインに接続される。
【０１５１】
第２入力トランジスタ１１０３のゲートは、後述する接続トランジスタ１１１０のソースに接続される。第２入力トランジスタ１１０２のゲートは差動増幅回路の第２入力ノードである。第２入力トランジスタ１１０３のソースは抵抗Ｒ２を介して第１選択トランジスタ１１０６のドレインに接続される。第２入力トランジスタ１１０３のドレインは、第２選択トランジスタ１１０７のソースに接続される。
【０１５２】
ノード１１０８はリセットトランジスタ１１０９を介して、リセット電圧供給線に接続される。リセットトランジスタ１１０９は、ノード１１０８とリセット電圧供給線との間の電気的接続を制御する。リセットトランジスタ１１０９がオンすると、ノード１１０８にリセット電圧ＶＲＥＳが供給される。つまり、リセットトランジスタ１１０９は、第１入力ノードをリセットする。
【０１５３】
接続トランジスタ１１１０は第１入力トランジスタ１１０２のゲート（ノード１１０８）と第２入力トランジスタ１１０３のゲートとの間の電気的経路に配される。つまり、接続トランジスタ１１１０のソースドレインの一方は第１入力トランジスタ１１０２のゲートに接続される。そして、接続トランジスタ１１１０のソースドレインの他方は第２入力トランジスタ１１０３のゲートに接続される。リセットトランジスタ１１０９がオンすると、第１入力トランジスタ１１０２のゲートと第２入力トランジスタ１１０３のゲートとが短絡される。リセットトランジスタ１１０９及び接続トランジスタ１１１０が両方ともオンすることで、リセットトランジスタ１１０９及び接続トランジスタ１１１０を介して第２入力トランジスタ１１０３のゲートにリセット電圧ＶＲＥＳが供給される。
【０１５４】
第１選択トランジスタ１１０６のドレインは抵抗Ｒ１及び抵抗Ｒ２に接続される。第１選択トランジスタ１１０６のソースはＢＩＡＳノードに接続される。第２選択トランジスタ１１０７のドレインはＯＵＴノードに接続される。なお、ＢＩＡＳノードはバイアス電流源に接続される。また、ＯＵＴノードは第１出力線に接続される。
【０１５５】
転送トランジスタ１１０４のゲートはＰＴＸノードに接続される。リセットトランジスタ１１０９のゲート及び接続トランジスタ１１１０のゲートはいずれもＰＲＥＳノードに接続される。第１選択トランジスタ１１０６のゲート及び第２選択トランジスタ１１０７のゲートはいずれもＰＳＥＬノードに接続される。各トランジスタのオンとオフを制御する駆動信号が、垂直走査回路１００３から各トランジスタのゲートに供給される。
【０１５６】
なお、図１１ではリセットトランジスタ１１０９のゲートと接続トランジスタ１１１０のゲートとが接続されているが、それぞれに独立に駆動信号を供給する構成でもよい。この場合、リセットトランジスタ１１０９と接続トランジスタ１１１０とを独立に制御することが可能となる。例えば、両方のトランジスタがオンの状態から、リセットトランジスタ１１０９を先にオフにして、その後、接続トランジスタ１１１０をオフにするという制御を行ってもよい。
【０１５７】
第１入力トランジスタ１１０２、及び第２入力トランジスタ１１０３は差動対を構成する。つまり、２つのトランジスタのソースが共通のバイアス電流源に接続される。そして、それぞれのゲートが２つの入力ノードであり、２つの入力ノードの電圧差に応じた電流信号が第２入力トランジスタのドレイン電流として流れる。このように、差動対である第１入力トランジスタ１１０２と第２入力トランジスタ１１０３とが差動増幅回路を構成する。
【０１５８】
第１及び第２選択トランジスタは電流信号を出力する画素を選択する。つまり、第１及び第２選択トランジスタがオンであれば、差動増幅回路から画素のＯＵＴノードに電流信号が出力される。
【０１５９】
続いて、図１１に示された画素回路の変形例を説明する。図１１に示された画素回路において、第２入力トランジスタ１１０３のゲートとリセット電圧供給線との間の電気的経路に、第２のリセットトランジスタが配されてもよい。この場合、差動増幅回路の２つの入力ノードの対称性が高くなるので、差動増幅回路の精度を向上させることができる。
【０１６０】
この場合に、リセットトランジスタ１１０９を省略した構成でもよい。このような回路を図１２に示す。第１入力トランジスタ１１０２の入力ノードに接続されるトランジスタの数は、転送トランジスタ１１０４と接続トランジスタ１１１０の２つである。第２入力トランジスタ１１０３の入力ノードに接続されるトランジスタの数は、第２のリセットトランジスタと接続トランジスタ１１１０の２つである。このように、差動増幅回路の２つの入力ノードに接続されるトランジスタの数を同じにできるため、差動増幅回路の精度を高めることが可能となる。
【０１６１】
また、図１１あるいは図１２において、第１選択トランジスタ１１０６、及び第２選択トランジスタ１１０７は画素を選択するために設けられる。第１選択トランジスタ１１０６が配されることによって、非選択時の消費電流が低減される。第２選択トランジスタ１１０７が配されることによって、第１出力線１０４の寄生容量低減の効果が得られる。
【０１６２】
図１１あるいは図１２において、第１選択トランジスタ１１０６及び第２選択トランジスタ１１０７のいずれか一方が省略されてもよい。第２選択トランジスタ１１０７が省略された場合は、差動増幅回路の２つの入力ノードの対称性が高くなるので、差動増幅回路の精度を向上させることができる。
【０１６３】
また、第１入力トランジスタ１１０２と電源電圧供給線の間の電気的経路に第３選択トランジスタが配されてもよい。第２選択トランジスタ１１０７及び第３選択トランジスタの両方が配された場合にも、差動対の対称性が向上するため、より正確な信号を出力できる。
【０１６４】
あるいは、第１選択トランジスタ１１０６及び第２選択トランジスタ１１０７の両方が省略されてもよい。この場合は、第１入力トランジスタ１１０２及び第２入力トランジスタ１１０３のゲートに、両者をオフにする電圧を供給することで画素を非選択状態にすることができる。具体的には一例としてリセット電圧供給線にリセット電圧ＶＲＥＳとは異なる電圧を供給する電圧供給手段があればよい。第１選択トランジスタ１１０６及び第２選択トランジスタ１１０７の両方を省略することで、トランジスタの数を減らすことができるので、開口率の向上に有利である。
【０１６５】
さらに別の変形例として、図１１に示された画素回路において、ＰＤ１１０１の電荷が第２入力トランジスタ１１０３のゲートに転送される構成でもよい。つまり、転送トランジスタがＰＤ１１０１と第１入力トランジスタ１１０２のゲートとの間ではなく、ＰＤ１１０１と第２入力トランジスタ１１０３のゲートとの間の電気的経路に配される。図１１の回路ではリセット電圧ＶＲＥＳが供給された後に、第１入力トランジスタ１１０２及び第２入力トランジスタ１１０３の両方のゲートをフローティングにすることができる。そのため、ＰＤ１１０１の電荷がどちらの入力ノードに転送されても、２つの入力ノードの電圧の差に応じた電流がＯＵＴノードから出力される。この変形例においては、図１２に示された回路と同様に、差動増幅回路の２つの入力ノードに接続されるトランジスタの数を同じにできるため、差動増幅回路の精度を高めることが可能となる。
【０１６６】
このように、差動増幅回路の２つの入力ノードに接続された接続トランジスタを有することによって、入力ノードをリセットしたときに生じるリセットノイズが２つの入力ノードにほぼ均等に分配される。差動増幅によって分配されたリセットノイズが相殺されるため、出力される電流信号に含まれるノイズを低減することが可能となる。
【０１６７】
図１１及び図１２に示された回路は、光電変換部で発生した電荷の量に応じた電流信号を第１出力線１００４に読み出すための回路である。第１出力線１００４には、複数の光電変換部からの電流信号が出力される。そのため、図１０が示す通り、図１１及び図１２のいずれかに示された回路が繰り返し配される。言い換えると、複数の光電変換部に対応して、読み出し回路を構成する素子（例えば第１、第２入力トランジスタやリセットトランジスタなど）が繰り返し配される。
【０１６８】
ここでは、１つの光電変換部に対して１つの割合で、各素子が繰り返し配される例を説明した。変形例として、２つ以上の光電変換部に対して１つの割合で、各素子が繰り返し配されてもよい。例えば、２つの光電変換部の電荷が同じ第１入力トランジスタのゲートに転送される構成でもよい。このような構成によって、２つの光電変換部が転送トランジスタを除く画素回路を共有できる。その結果、読み出し回路に含まれる素子の数を減らすことができる。
【０１６９】
本実施例では、複数の光電変換部に対応して繰り返し配されるトランジスタは、全て同一の導電型である。具体的には、２つの入力トランジスタ１１０２、１１０３、転送トランジスタ１１０４、第１選択トランジスタ１１０６、第２選択トランジスタ１１０７、リセットトランジスタ１１０９、接続トランジスタ１１１０がいずれもＮチャネル型である。このような構成によれば、画素内に配されるウェルの導電型を１つにできるため、画素における光電変換部が占める面積の割合を大きくすることができる。結果として、感度を向上させることができる。しかし、必要に応じてこれらのトランジスタの一部を別の導電型のトランジスタとしてもよい。
【０１７０】
さらに、ＰＤ１１０１が電子を蓄積する構成では、繰り返し配される複数のトランジスタがいずれもＮ型チャネルであることが好ましい。ＰＤ１１０１がホールを蓄積する構成では、繰り返し配される複数のトランジスタがいずれもＰ型チャネルであることが好ましい。これによって、ＰＤ１１０１の電荷蓄積領域となる半導体領域と、トランジスタを同じ導電型のウェルに配することができる。結果として感度あるいは飽和電荷量、またはその両方を向上させることができる。
【０１７１】
なお、電流信号を共通の出力線に読み出すための回路に、繰り返し配されず、複数の光電変換部に共通に配された素子が含まれてもよい。例えば、図１０のバイアス電流源１００２は、画素の差動増幅回路が動作するためのバイアス電流を供給している。つまり、バイアス電流源１００２は、読み出し回路に含まれる。しかし、バイアス電流源１００２は、複数の出力線のそれぞれに対して１つずつ配されているのみである。このような素子は、共通の出力線に信号が出力される複数の光電変換部に対応して、繰り返し配された素子ではない。
【０１７２】
図１６は、図１１に示された画素１００１の平面構造の概略図である。画素回路はシリコン基板などの半導体基板に形成される。半導体基板は、素子分離部１６０１で規定された活性領域を含む。ＰＤ、トランジスタ、抵抗などの素子は、活性領域に配される。
【０１７３】
素子分離部１６０１は例えばＬＯＣＯＳ（ＬＯＣａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）やＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｒａｔｉｏｎ）などの絶縁体を用いた分離構造である。あるいは、素子分離部１６０１はＰＮ接合を用いた分離構造であってもよい。素子分離部１６０１は、トランジスタやＰＤを電気的に分離する。
【０１７４】
本実施例では、各トランジスタはＭＯＳ型トランジスタである。つまり、各トランジスタはソース領域、ドレイン領域、ゲート電極、及びチャネル領域を有する。ソース領域、ドレイン領域、及びチャネル領域は半導体基板に配された半導体領域である。ゲート電極は、半導体基板上に絶縁膜を介して配されたポリシリコンなどで構成される。
【０１７５】
ＰＤ１１０１は半導体領域１６０２によって構成される。第１入力トランジスタ１１０２のソース、ドレイン及びゲートは、それぞれ半導体領域１６０３、１６０４及びゲート電極１６０５によって構成される。第２入力トランジスタ１１０３のソース、ドレイン及びゲートは、それぞれ半導体領域１６０６、１６０７及びゲート電極１６０８によって構成される。また、半導体領域１６０３、１６０６は、それぞれ抵抗Ｒ１、Ｒ２を構成する。転送トランジスタ１１０４のゲートはゲート電極１６０９によって構成される。第１選択トランジスタ１１０６のソース、ドレイン及びゲートは、それぞれ半導体領域１６１０、１６１１及びゲート電極１６１２によって構成される。第２選択トランジスタ１１０７のソース、ドレイン及びゲートは、それぞれ半導体領域１６０７、１６１３及びゲート電極１６１２によって構成される。リセットトランジスタ１１０９のソース、ドレイン及びゲートは、それぞれ半導体領域１６１４、１６１５及びゲート電極１６１６によって構成される。接続トランジスタ１１１０のソース、ドレイン及びゲートは、それぞれ半導体領域１６１４、１６１７及びゲート電極１６１６によって構成される。
【０１７６】
ソース、ドレインを構成する半導体領域、及びゲート電極にはコンタクトプラグ１６１８が接続される。半導体領域及びゲート電極は、それぞれコンタクトプラグ１６１８を介して配線に接続される。例えば、半導体領域１６１４とゲート電極１６０５とは、配線によって互いに接続され、図１１のノード１１０８を構成する。詳細な接続関係は図１１に示されているので、ここではその説明を省略する。
【０１７７】
図１６が示すように、互いに接続される２つのノードが、共通の半導体領域あるいは共通のゲート電極によって構成されてもよい。例えば、第２入力トランジスタ１１０３のドレインは第２選択トランジスタ１１０７のソースに接続されるので、両者はいずれも共通の半導体領域１６０７によって構成される。しかし、それぞれが別々の半導体領域で構成されてもよい。同様に、リセットトランジスタ１１０９のゲートと接続トランジスタ１１１０のゲートが、分離されたゲート電極でそれぞれ構成されてもよい。図１６では、半導体領域１６０３、１６０６によって抵抗Ｒ１、Ｒ２が構成されている。しかし、抵抗Ｒ１、Ｒ２が例えばポリシリコンなどの薄膜抵抗で形成されてもよい。
【０１７８】
図１６に示される平面構造では、第１入力トランジスタのゲート電極１６０５から第２入力トランジスタのゲート電極１６０８までの構造が線対称になっている。このように、差動対を構成する２つの入力トランジスタの平面構造が対称性を有することによって、差動増幅回路の精度を向上させることができる。
【０１７９】
図１７は、図１６の線分ＡＢに沿った断面構造の概略図である。図１７にはＰＤ１１０１、転送トランジスタ１１０４、及び第１入力トランジスタ１１０２が示される。図１７において、図１６と同様の部分については同一の符号が付されている。
【０１８０】
ＰＤ１１０１はＮ型の半導体領域１６０２で構成される。Ｎ型半導体領域１６０２には、光電変換によって発生した電荷が収集される。第１入力トランジスタ１１０２のソース、ドレインは、Ｎ型の半導体領域１６０３、１６０４で構成される。すなわち、第１入力トランジスタ１１０２はＮチャネル型である。これらのＮ型半導体領域は、Ｐ型ウェル１６１９に配される。Ｐ型ウェル１６１９には基準電圧ＧＮＤが供給される。
【０１８１】
Ｐ型ウェル１６１９は、例えば半導体基板に不純物を拡散させて形成された半導体領域である。あるいは、Ｐ型ウェル１６１９はＰ型の半導体基板であってもよい。あるいは、Ｐ型ウェル１６１９はエピタキシャル成長によって形成されたＰ型の半導体領域であってもよい。
【０１８２】
ＰＤ１１０１のＮ型半導体領域１６０２に隣接して、Ｐ型半導体領域１６２０が配される。Ｐ型半導体領域１６２０はＰ型ウェル１６１９と接続され、基準電位ＧＮＤが供給される。Ｐ型半導体領域１６２０によって、半導体基板と絶縁体との界面で発生する暗電流に起因するノイズを低減することができる。
【０１８３】
画素回路を構成するトランジスタの導電型が同一であれば、図１７のようにウェルの導電型を１つのみにすることができる。これによって、画素における光電変換部が占める面積の割合を大きくすることができるので、感度あるいは飽和電荷量、またはその両方を向上させることができる。
【０１８４】
さらに、本実施例では、ＰＤ１１０１が電子を蓄積する構成になっている。このため、Ｐ型ウェル１６１９にＮ型半導体領域１６０２を形成することで、ＰＤ１１０１を構成することが可能である。これによれば、ウェルの導電型を１つのみにすることができるため、感度を向上させることができる。なお、ＰＤ１１０１がホールを蓄積する変形例では、トランジスタの導電型がＰチャネル型である。これによって、ウェルの導電型を１つのみ（Ｎ型）にすることができる。
【０１８５】
２つの導電型のウェルを配すると、当該２つのウェルの間にＰＮ接合が形成される。この場合、このＰＮ接合での電界の影響を受けないように、ＰＮ接合面から離れた位置に素子を配置する必要がある。したがって、光電変換部以外の部分が占める面積の割合が大きくなってしまう。
【０１８６】
図１７が示すように、光は矢印Ｌの方向に沿って半導体基板に入射する。このように、図１７に示された光電変換装置は表面照射型である。
【０１８７】
図１８は、図１６の線分ＡＢに沿った断面構造の別の例を示す概略図である。図１８にはＰＤ１１０１、転送トランジスタ１１０４、及び第１入力トランジスタ１１０２が示される。
【０１８８】
図１８に示された光電変換装置は、裏面照射型である。つまり、トランジスタのゲート電極や配線が配された側とは反対側の主面から半導体基板に光が入射する。図１８において光が入射する方向は、矢印Ｌで示される。
【０１８９】
図１８において、図１７と同様の部分には同様の符号を付し、詳細な説明は省略する。図１８には、配線１６２１が示されている。また、半導体基板の入射面側に、カラーフィルタ１６２２、マイクロレンズ１６２３が配される。
【０１９０】
このような裏面照射型の光電変換装置では、入射面側において光を遮光する配線やゲート電極の面積を小さくすることができる。そのため、感度を向上させることが可能である。
【０１９１】
なお、信号を読み出すための回路や信号処理回路を構成するトランジスタが配された第２の半導体基板が配線１６２１の反対側に配されてもよい。つまり、ＰＤ２０１が配された第１の半導体基板と、トランジスタが配された第２の半導体基板とが、配線を間に挟んで対向して配されてもよい。このような構成によれば、光電変換部を含む半導体基板に配されるトランジスタの数を減らすことができる。そのため、光電変換部の面積を大きくすることが可能であり、感度を向上させることが可能である。
【０１９２】
次に、ランプ電流信号源１００９の詳細な構成について説明する。図１３は、ランプ電流信号源１００９の回路例を示す。ランプ電流信号源１００９は、入力電圧に応じた電流を出力する電流出力回路と、比較部に電流を分配するカレントミラー回路とを含んで構成される。
【０１９３】
本実施例のランプ電流信号源１００９は、電流出力回路として差動増幅回路を含む。ランプ電流信号源１００９の差動増幅回路は、第１入力トランジスタ１３０１と第２入力トランジスタ１３０２によって構成される。第１入力トランジスタ１３０１と第２入力トランジスタ１３０２は差動対を構成している。第１入力トランジスタ１３０１のソースと第２入力トランジスタ１３０２のソースは、それぞれ抵抗Ｒ１３１、Ｒ１３２を介してバイアス電流源１３０３に接続される。第１入力トランジスタ１３０１のドレインには電源電圧ＳＶＤＤが供給される。第２入力トランジスタ１３０２のドレインはカレントミラー回路に接続される。
【０１９４】
第１入力トランジスタ１３０１のゲートにはＤＡＣ（Ｄｉｇｉｔａｌ  ｔｏ  Ａｎａｌｏｇ  Ｃｏｎｖｅｒｔｅｒ）１３０４が接続される。ＤＡＣ１３０４は、クロック信号ＣＬＫに基づいて、段階的に変化する電圧信号を出力する。ＤＡＣ１３０４に供給される駆動信号ｒｅｓｅｔに基づいて、ＤＡＣ１３０４が出力する電圧信号が初期値にリセットされる。第２入力トランジスタ１３０２のゲートには、参照電圧としてリセット電圧ＶＲＥＳが供給される。
【０１９５】
以上の構成によって、ＤＡＣ１３０４が出力する電圧の変化に応じて、第２入力トランジスタ１３０２のドレインに出力される電流が変化する。このドレイン電流がランプ電流信号として出力される。
【０１９６】
カレントミラー回路は、第２入力トランジスタ１３０２のドレイン電流をミラーリングして、複数の比較部に入力する。本実施例ではＯＵＴ１ノードは図１０の一番左の画素列に対応する比較部の参照電流入力ノード１０１１に接続される。ＯＵＴ２ノードは図１０の中央の画素列に対応する比較部の参照電流入力ノード１０１１に接続される。ＯＵＴ３ノードは図１０の一番右の画素列に対応する比較部の参照電流入力ノード１０１１に接続される。カレントミラー回路の出力側のトランジスタは、ランプ電流信号を入力する比較部の数に応じて設けられる。なお、ランプ電流信号源１００９が画素列ごとに配されてもよい。この場合、複数の比較器にランプ電流信号を分配するためのカレントミラー回路は省略される。
【０１９７】
ランプ電流信号源１００９の電流出力回路は、画素増幅部と同じ構造の増幅回路であることが望ましい。本実施例でも、画素増幅部と同じ差動増幅回路が、ランプ電流信号源１００９に用いられる。さらに、画素回路と回路構成を一致させるために、選択トランジスタ、リセットトランジスタ、接続トランジスタに相当するダミーのトランジスタを挿入してもよい。具体的には、図１１、あるいは図１２のＰＤ１１０１をＤＡＣ１３０４に置き換えた回路であってもよい。このように、ランプ電流信号源１００９が、画素増幅部と同じ構造であれば、ＡＤ変換におけるリニアリティ特性が向上する。
【０１９８】
また、ランプ電流信号源１００９の変形例では、ＤＡＣ１３０４の代わりに、定電流源と容量を含んで構成される電圧源が適用される。定電流源が一定の電流で容量を充電するので、容量の両端には連続的に変化する電圧信号が現れる。このような電圧源を用いることで、連続的にその大きさが変化するランプ電流信号を出力する。
【０１９９】
ランプ電流信号の大きさの変化する方向は、蓄積される電荷の種類、入力トランジスタ１１０２、１１０３の導電型に基づいて決定すればよい。例えば、ランプ電流信号の大きさの変化する方向は、暗時に画素１００１から出力される電流の大きさから、明時に画素１００１から出力される電流の大きさに変化する方向である。なお、暗時とは、ノード１１０８の電圧がリセットされ、電荷が転送されていない状態を含む。
【０２００】
ランプ電流の大きさの変化する方向について具体的に説明する。図１１や図１２に示された画素１００１においては、ＰＤ１１０１からノード１１０８に信号電荷である電子が転送される。そのため、ノード１１０８がリセットされた状態で電荷が転送されると、ノード１１０８の電圧は低くなる。そして、転送される電荷（電子）の量が多いほど、ノード１１０８の電圧が低くなる。入力トランジスタ１１０２、１１０３はＮチャネル型なので、明時に出力される電流の大きさは、暗時に出力される電流の大きさよりも大きくなる。したがって、ランプ電流信号は電流値が大きくなるように変化する。
【０２０１】
一方、ＰＤ０１の電荷が、第２入力トランジスタ１１０３のゲートに転送される回路では、転送される電荷の量が多いほど出力される電流の大きさが小さくなる。この場合は、ランプ電流信号は電流値が小さくなるように変化する。
【０２０２】
信号電荷として転送される電荷がホールの場合は、上述のランプ電流信号の変化の方向が逆転する。また、入力トランジスタ１１０２、１１０３がＰチャネルの場合は、上述のランプ電流信号の変化の方向が逆転する。
【０２０３】
続いて比較部１００８の詳細な構成について説明する。図１４は、比較部１００８の回路例を示す。比較部１００８は、信号入力ノード１０１０に入力された電流信号、及び参照電流入力ノード１０１１に入力されたランプ電流信号を、出力ノード１０１２に伝達し、両者の大小関係によって出力ノード１０１２の電圧を変化させる。
【０２０４】
図１４において、ＩＮＮノードが信号入力ノード１０１０に対応する。ＩＮＰノードが参照電流入力ノード１０１１に対応する。ＯＵＴノードが出力ノード１０１２に対応する。
【０２０５】
ノードＩＮＮに入力された電流は、第１カレントミラー回路１４０１を介してＯＵＴノードに伝達される。ノードＩＮＰに入力された電流は、第２カレントミラー回路１４０２及び第３カレントミラー回路１４０３を介してＯＵＴノードに伝達される。
【０２０６】
ＯＵＴノードは第１カレントミラー回路１４０１の出力側のトランジスタを介して基準電圧ＧＮＤ供給部に接続される。また、ＯＵＴノードは第３カレントミラー回路１４０３の出力側のトランジスタを介して電源電圧ＶＤＤ供給部に接続される。
【０２０７】
このような回路において、ＩＮＮノードからの電流（画素からの電流信号）はＯＵＴノードを基準電圧ＧＮＤの方向に放電する電流となる。一方、ＩＮＰノードからの電流（ランプ電流信号）は出力ノードを電源電圧ＶＤＤの方向に充電する電流となる。
【０２０８】
したがって、画素からの電流信号のほうが大きい場合は、出力ノードの電圧は基準電圧ＧＮＤに近い電圧（第１の電圧）となる。そして、ランプ電流信号のほうが大きい場合は、出力ノードの電圧は電源電圧ＶＤＤに近い電圧（第２の電圧）となる。
【０２０９】
以上に述べたように、比較器のＯＵＴノードにはカレントミラー回路を介して信号が伝達される。つまり、ＯＵＴノードには２つのトランジスタが接続されているだけなので、ＯＵＴノードの寄生容量は小さい。したがって、画素からの電流信号とランプ電流信号との大小関係が逆転した場合には、出力ノードの電圧が速やかに変化する。これにより高速なＡＤ変換を行うことが可能となる。
【０２１０】
さらに、図１４に示される比較部においては、ＩＮＮノードから入力される電流及びＩＮＰノードから入力される電流の両方がカレントミラー回路を介してＯＵＴノードに伝達される。この場合、ＯＵＴノードに接続される２つのトランジスタを比較的近い場所に配置することが容易である。そのため、ＯＵＴノードの寄生容量を小さくする点で有利である。
【０２１１】
図１５は、比較部１００８の別の回路例を示す。図１５において、ＩＮＮノードが信号入力ノード１０１０に対応する。ＩＮＰノードが参照電流入力ノード１０１１に対応する。ＯＵＴノードが出力ノード１０１２に対応する。
【０２１２】
この例では、信号電流が入力されるＩＮＮノードが、そのままＯＵＴノードになっている。つまり、ＩＮＮノードに接続される第２出力線１００７の電圧が、比較の結果に応じて変化する。
【０２１３】
第２出力線１００７は、複数の画素１００１が接続された第１出力線１００４にカレントミラー回路を介して接続される。したがって、第２出力線１００７にはカレントミラー回路の出力側トランジスタ１００６が接続されているのみである。つまり、第２出力線１００７は、多数のトランジスタが接続された第１出力線１００４に比べて寄生容量が小さい。そのため、第２出力線１００７が比較部の出力ノード１０１２であっても、高速なＡＤ変換が可能である。
【０２１４】
また、ＩＮＰノードからの電流は、第１カレントミラー回路１５０１だけを介してＯＵＴノードに伝達される。このように、図１５に示された比較部によれば、少ない回路構成で高速なＡＤ変換を行うことが可能である。
【０２１５】
なお、このような回路構成において、画素からの電流は出力ノードを電源電圧ＶＤＤの方向に充電する電流となる。一方、ランプ電流信号は出力ノードを基準電圧ＧＮＤの方向に放電する電流となる。
【０２１６】
したがって、画素からの電流信号のほうが大きい場合は、出力ノードの電圧は電源電圧ＶＤＤに近い電圧（第１の電圧）となる。そして、ランプ電流信号のほうが大きい場合は、出力ノードの電圧は基準電圧ＧＮＤに近い電圧（第２の電圧）となる。
【０２１７】
続いて本実施例の光電変換装置の動作について説明する。図１９は駆動信号のタイミングチャートを示している。駆動信号ＰＳＥＬ、駆動信号ＰＲＥＳ、駆動信号ＰＴＸ、駆動信号ＰＴＮ、駆動信号ＰＴＳは、それぞれ図１０のＰＳＥＬノード、ＰＲＥＳノード、ＰＴＸノード、ＰＴＮノード、ＰＴＳノードに供給される。
【０２１８】
駆動信号ｒｅｓｅｔは、ランプ電流信号源１００９及びカウンタ１０のｒｅｓｅｔノードに入力されるランプリセット信号及びカウンタリセット信号である。両者は同期した信号であるため、同じ駆動信号として示している。ランプリセット信号とカウンタリセット信号とが、互いに独立した駆動信号として供給されてもよい。
【０２１９】
また、図１９は、比較部１００８の信号入力ノード１０１０（ＩＮＮノード）に入力される電流信号ＩＮＮ、比較部１００８の参照電流入力ノード１０１１（ＩＮＰノード）に入力されるランプ電流信号ＩＮＰを示している。さらに、図１９は、ラッチパルス生成部１０１３が出力するラッチパルス、カウンタ１０１６が出力するカウント値を示している。
【０２２０】
各駆動信号はハイレベルとローレベルの少なくとも２値の電圧値を有する。アナログ回路であれば、ハイレベルは対応するトランジスタがオンとなる電圧である。ローレベルは対応するトランジスタがオフとなる電圧である。
【０２２１】
時刻Ｔ１の前は、ＰＲＥＳとｒｅｓｅｔがハイレベルであり、他の駆動信号はローレベルである。この時は、リセット電圧ＶＲＥＳがノード１１０８及び第２入力トランジスタ１１０３のゲートに供給されている。またｒｅｓｅｔがハイレベルなので、ランプ電流信号源１００９とカウンタ１０１６はリセットされた状態、つまり初期値を出力している状態である。
【０２２２】
時刻Ｔ１に、ＰＳＥＬがハイレベルになる。これによって画素が選択される。つまり、画素増幅部の入力ノードの電圧に応じた電流信号が画素のＯＵＴノードから出力される。
【０２２３】
時刻Ｔ２においてＰＲＥＳがローレベルになる。これにより、ノード１１０８がフローティングになる。図１１に示される画素においては、ノード１１０８と第２入力トランジスタ１１０３のゲートとがそれぞれフローティングになる。
【０２２４】
時刻Ｔ３においてｒｅｓｅｔがローレベルになり、ＰＴＮがハイレベルになる。ｒｅｓｅｔがローレベルになることによって、ランプ電流信号が初期値から変化し始める。本実施例では、ランプ電流信号が小さい電流から大きい電流に向かって変化する。さらに、この時、カウンタ１０１６がカウントを開始する。
【０２２５】
時刻Ｔ３では、画素増幅部の入力ノード（ノード１１０８）の電圧はリセット電圧ＶＲＥＳである。そのため、画素がリセットされた状態で出力されるリセット信号がランプ電流信号と比較される。このリセット信号には、リセットトランジスタがオフしたときに発生するノイズが含まれていてもよい。
【０２２６】
ランプ信号電流と画素からの電流信号（リセット信号）との大小関係が反転するタイミング（時刻Ｔ４）で、ラッチパルスがＮラッチ回路１０１４に入力される。これによって、Ｎラッチ回路１０１４は時刻Ｔ４でのカウント値を保持する。
【０２２７】
時刻Ｔ５において、ｒｅｓｅｔがハイレベルになる。これによって、ランプ電流信号源１００９とカウンタ１０１６がリセットされる。また、ＰＴＮがローレベルになる。
【０２２８】
時刻Ｔ６において、ＰＴＸがハイレベルになる。これによって、ＰＤ１１０１で発生した電荷が、ノード１１０８に転送される。このとき、ＰＤ１１０１の全ての電荷が、ノード１１０８に転送されることが好ましい。時刻Ｔ６から所定の時間の後、ＰＴＸはローレベルとなる。
【０２２９】
電荷がノード１１０８に転送されることで、ノード１１０８の電圧はリセット電圧ＶＲＥＳから変化する。転送される電荷の量に応じて、電圧の変化する量が決まる。一方で、第２入力トランジスタ１１０３のゲートの電圧はリセット電圧ＶＲＥＳに保たれる。したがって、差動増幅回路の２つの入力には電荷の量に応じた電位差が与えられ、その電位差に基づく電流信号が画素から出力される。
【０２３０】
時刻Ｔ７において、ｒｅｓｅｔがローレベルになり、ＰＴＮがハイレベルになる。ｒｅｓｅｔがローレベルになることによって、ランプ電流信号が初期値から変化し始める。さらに、この時、カウンタ１０１６がカウントを開始する。ＰＴＮがハイレベルであるため、カウンタ１０１６からのカウント値はＳラッチ回路１０１５に入力される。
【０２３１】
時刻Ｔ７では、画素増幅部の入力ノード（ノード１１０８）の電圧は、入射光によって発生した電荷の量に応じた電圧である。そのため、入射光の量に応じた光信号がランプ電流信号と比較される。光信号には、リセットトランジスタがオフした時に発生するノイズが含まれていてもよい。
【０２３２】
ランプ信号電流と画素からの電流信号（光信号）との大小関係が反転するタイミング（時刻Ｔ８）で、ラッチパルスがＳラッチ回路１０１５に入力される。これによって、Ｓラッチ回路１０１５は時刻Ｔ８でのカウント値を保持する。
【０２３３】
時刻Ｔ９において、ｒｅｓｅｔがハイレベルになり、ＡＤ変換を終了する。この時点から出力部がデジタル信号の出力を開始する。
【０２３４】
図１１に示される画素では、リセットトランジスタ１１０９をオフするタイミングと接続トランジスタ１１１０をオフするタイミングとをずらしてもよい。具体的には、時刻Ｔ２での動作において、リセットトランジスタ１１０９を接続トランジスタ１１１０よりも先にオフにする。これによって、リセット時に発生するノイズ（ｋＴＣノイズ等）が差動増幅回路の２つの入力ノードにほぼ等しく分配される。その結果、リセットノイズを差動増幅によって相殺することができるため、出力される電流信号に含まれるノイズを低減することが可能となる。
【０２３５】
なお、本実施例の画素増幅部は差動増幅回路で構成されるので、リセット信号の読み出しを行わなくても、画素ごとのオフセット成分やリセットノイズは除去することができる。しかし、リセット信号を出力することで、後段で発生するオフセット成分を除去することが可能になる。
【０２３６】
本実施例の光電変換装置の別の動作について説明する。複数の画素行の画素に、駆動信号ＰＳＥＬを並列に供給することで、複数の画素からの電流信号が第１出力線１００４に並列に出力される。例えば複数の駆動信号ＰＳＥＬを同期して供給してもよい。これによって、第１出力線１００４において複数の画素からの電流信号を加算あるいは平均化することが可能である。電流信号を加算あるいは平均化する場合には、駆動信号ＰＳＥＬ、駆動信号ＰＲＥＳ、駆動信号ＰＴＸを同時に複数の画素行に供給することが好ましい。
【０２３７】
２つの画素からの電流信号を加算する場合には、バイアス電流源１００２の電流を、１つの画素のみから電流信号が出力される場合に比べて２倍にすればよい。これによって、各画素の差動増幅回路には単独で読み出される場合と同じバイアス電流が供給される。したがって、各画素を単独で読み出す場合と同じ電流信号が各画素から出力され、第１出力線１００４において加算される。３つ以上の画素からの電流信号を加算する場合には、加算する画素の数だけバイアス電流源１００２の電流を大きくすればよい。一方で、複数の画素からの電流信号を平均する場合には、バイアス電流源１００２の電流を、１つの画素のみから電流信号が出力される場合と同じにすればよい。
【０２３８】
また、ランプ電流信号源１００９のカレントミラー回路の増幅率を変えることで、ＡＤ変換時に信号を増幅することができる。例えば、２つの画素からの電流信号を加算して出力する場合には、ランプ電流信号源１００９のカレントミラー回路の増幅率を２倍にするとよい。
【０２３９】
本実施例の効果について説明する。画素からの電流信号とランプ電流信号の大小関係が逆転すると、比較部の出力が反転する。つまり、出力電圧が第１の電圧から第２の電圧へ、もしくはその逆に、変化する。入力信号の大小関係が逆転してから比較器の出力が反転するまでの時間が長いと、ラッチパルスの発生が遅れる。そうすると、入力信号の大小関係が逆転した時点からカウントがさらに進み、ラッチ回路に正確なカウント値が保持されない。このようなエラーを防ぐために、比較部の出力の反転に時間がかかる場合は、クロック信号の周波数を低くしなければならない。つまり、ＡＤ変換の速度が低下してしまう。
【０２４０】
これに対して本実施例では、比較部の出力ノードの容量を小さくすることができるため、出力が速やかに反転する。この結果、高い周波数のクロック信号でカウンタを動作させた場合でも、上述のようなエラーの発生を低減することができる。したがって、高速なＡＤ変換が可能となる。
【実施例４】
【０２４１】
実施例２と同様の部分は灰色でハイライト
本発明に係る別の実施例について説明する。本実施例の回路構成を図２０に示す。図１０と同様の機能を有する部分には同じ符号が付されている。
【０２４２】
本実施例の光電変換装置は複数の画素、カレントミラー回路、アナログデジタル変換部（以下、ＡＤ変換部）、出力部、垂直走査回路、水平走査回路を有する。各画素では、入射光に応じた電荷が生じる。垂直走査回路は、画素に駆動信号を供給する。駆動信号によって、発生した電荷の量に基づく電流信号が画素から出力される。画素から出力された電流信号はカレントミラー回路を介して、ＡＤ変換部に入力される。ＡＤ変換部によってアナログの電流信号がデジタル信号に変換される。水平走査回路によって、デジタル信号が出力部に読み出される。出力部はデジタル信号を外部に出力する。
【０２４３】
本実施例の特徴部分は、カレントミラー回路が出力するミラー電流信号の増幅率を切り替えることが可能な点である。それ以外の部分は、実施例３と同様である。したがって、以下の説明では、実施例３と異なる部分について説明し、実施例３と同様の部分については説明を省略する。
【０２４４】
本実施例のカレントミラー回路は入力側トランジスタ２００１と、３つの出力側トランジスタ２００２、２００３、２００４とによって構成される。これらはいずれもＰチャネル型のＭＯＳトランジスタである。
【０２４５】
入力側トランジスタ２００１のゲートとドレインとが短絡される。入力側トランジスタ２００１のソースは電源電圧供給線に電気的に接続される。電源電圧供給線は入力側トランジスタ２００１のソースに電源電圧ＶＤＤを供給する。入力側トランジスタ２００１のドレイン及び当該ドレインと短絡されたゲートは、第１出力線１００４に電気的に接続される。
【０２４６】
３つの出力側トランジスタ２００２、２００３、２００４は並列に接続される。具体的に、３つの出力側トランジスタ２００２、２００３、２００４のソースは、いずれも電源電圧供給線に接続される。電源電圧供給線は３つの出力側トランジスタ２００２、２００３、２００４のそれぞれのソースに電源電圧ＶＤＤを供給する。また、３つの出力側トランジスタ２００２、２００３、２００４のゲートは、いずれも入力側トランジスタ２００１のゲートに接続される。そして、３つの出力側トランジスタ２００２、２００３、２００４のドレインは、いずれも第２出力線１００７に電気的に接続される。
【０２４７】
ここで、各トランジスタのサイズについて説明する。入力側トランジスタ２００１、第１及び第２の出力側トランジスタ２００２、２００３は、いずれも同程度のチャネル幅を有する。これに対して、第３の出力側トランジスタ２００４は、入力側トランジスタ２００１のチャネル幅の約２倍のチャネル幅を有する。また、各トランジスタはいずれも同程度のチャネル長を有する。
【０２４８】
第２の出力側トランジスタ２００３のドレインと第２出力線１００７との間の電気的経路には、第１ゲイン切り替えスイッチ２００５が配される。第１ゲイン切り替えスイッチ２００５はＰチャネル型のＭＯＳトランジスタである。第１ゲイン切り替えスイッチ２００５は、駆動信号ｇａｉｎ１によってオンとオフが制御される。
【０２４９】
第３の出力側トランジスタ２００４のドレインと第２出力線１００７との間の電気的経路には、第２ゲイン切り替えスイッチ２００６が配される。第２ゲイン切り替えスイッチ２００６はＰチャネル型のＭＯＳトランジスタである。第２ゲイン切り替えスイッチ２００６は、駆動信号ｇａｉｎ２によってオンとオフが制御される。
【０２５０】
本実施例では、第１及び第２ゲイン切り替えスイッチ２００５、２００６によって、ミラー電流信号の増幅率を切り替えることができる。つまり、第１及び第２ゲイン切り替えスイッチ２００５、２００６が増幅率制御手段である。２つのゲイン切り替えスイッチによって、増幅率を切り替える方法を説明する。本実施例では４つの増幅率に切り替えることができる。
【０２５１】
まず、第１及び第２ゲイン切り替えスイッチ２００５、２００６の両方がオフの場合は、第２及び第３の出力側トランジスタ２００３、２００４が、第２出力線１００７から切り離される。そのため、第１の出力側トランジスタ２００２だけが第２出力線１００７に接続される。結果として、約１倍の増幅率でミラー電流信号が出力される。
【０２５２】
次に、第１ゲイン切り替えスイッチ２００５がオンであり、第２ゲイン切り替えスイッチ２００６がオフの場合を説明する。この場合、第３の出力側トランジスタ２００４が、第２出力線１００７から切り離される。そして、第１及び第２の出力側トランジスタ２００２、２００３が第２出力線１００７に接続される。出力側トランジスタは並列に接続されているため、カレントミラー回路の出力側に、入力側トランジスタ２００１のチャネル幅に対して約２倍のチャネル幅を有するトランジスタが配されたことになる。その結果、約２倍の増幅率でミラー電流信号が出力される。
【０２５３】
続いて、第１ゲイン切り替えスイッチ２００５がオフであり、第２ゲイン切り替えスイッチ２００６がオンの場合を説明する。この場合、第２の出力側トランジスタ２００３が、第２出力線１００７から切り離される。そして、第１及び第３の出力側トランジスタ２００２、２００４が第２出力線１００７に接続される。出力側トランジスタは並列に接続されているため、カレントミラー回路の出力側に、入力側トランジスタ２００１のチャネル幅に対して約３倍のチャネル幅を有するトランジスタが配されたことになる。その結果、約３倍の増幅率でミラー電流信号が出力される。
【０２５４】
最後に、第１及び第２ゲイン切り替えスイッチ２００５、２００６の両方がオンの場合は、３つの出力側トランジスタ２００２、２００３、２００４がすべて第２出力線１００７に接続される。これは、カレントミラー回路の出力側に、入力側トランジスタ２００１のチャネル幅に対して約４倍のチャネル幅を有するトランジスタが配されたことと等価である。結果として、約４倍の増幅率でミラー電流信号が出力される。
【０２５５】
以上に述べたように、本実施例では、第１出力線１００４に出力された電流信号に対するミラー電流信号の増幅率を切り替えることができる。
【０２５６】
図２０では、３つの出力側トランジスタが並列に接続されたが、並列に接続されるトランジスタの数はこれに限られない。また、各トランジスタのサイズを変更することで、切り替え可能な増幅率が調整される。
【０２５７】
上述の増幅率の切り替えを、１つの画素のみから電流信号が出力される場合に行ってもよい。例えば、画素から出力される電流信号が小さい場合には増幅率を大きくし、画素から出力される電流信号が大きい場合には増幅率を小さくするように制御してもよい。
【０２５８】
あるいは、複数の画素からの電流信号を加算して出力する場合と、１つの画素のみから電流信号が出力される場合とで、増幅率を切り替えてもよい。電流信号が加算される場合には、増幅率を小さくすることによって、後段の回路でのダイナミックレンジを広げることが可能となる。
【０２５９】
本実施例において、画素１００１の回路構成は実施例３と同様である。図１１あるいは図１２に示された回路が適用される。また、画素１００１の平面構造、断面構造は実施例３と同様である。図１６、図１７、図１８に示された構造が適用される。
【０２６０】
本実施例の動作については、実施例３と同様である。図１９に示された駆動信号に基づいて動作する。
【０２６１】
以上に説明した構成によれば、画素からの電流信号の増幅率が可変であるため、広いダイナミックレンジと高いＳＮ比の両立が可能となる。暗い被写体を撮像する場合は、画素に近いところで電流信号を増幅することで、ＳＮ比を高くすることができる。一方で、ノイズの影響が少ない明るい被写体を撮像する場合には、増幅率を小さく設定することで広いダイナミックレンジを得ることができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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