(57)【特許請求の範囲】
【請求項１】
複数のＭＯＳ型トランジスタを有する半導体装置の製造方法であって、
基板の第１領域と第２領域とにそれぞれゲート酸化膜を形成する工程と、
前記ゲート酸化膜上にポリシリコン膜を形成する工程と、
前記ポリシリコン膜上にタングステンシリサイドを形成する工程と、
前記タングステンシリサイドをパターニングして、前記ポリシリコン膜のうちの前記第１領域に形成された部分上から前記タングステンシリサイドを除去すると共に、前記ポリシリコン膜のうちの前記第２領域に形成された部分上には前記タングステンシリサイドを部分的に残す工程と、
前記ポリシリコン膜をパターニングして、前記第１領域に前記ポリシリコン膜からなる第１ゲート電極を形成すると共に、前記第２領域に前記ポリシリコン膜と前記タングステンシリサイドとからなる第２ゲート電極を形成する工程と、
前記第１ゲート電極及び前記第２ゲート電極をマスクに用いて前記基板にフッ化ホウ素イオンを注入して、前記第１ゲート電極の両側下と前記第２ゲート電極の両側下とにそれぞれＰ型の不純物拡散層を形成する工程と、を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記第１不純物拡散層及び前記第２不純物拡散層を形成した後で、前記第１ゲート電極の側面に絶縁膜からなる第１スペーサーを形成すると共に、前記第２ゲート電極の側面に絶縁膜からなる第２スペーサーを形成する工程と、
前記第１ゲート電極及び前記第１スペーサーと、前記第２ゲート電極及び前記第２スペーサーをマスクに用いて前記基板にフッ化ホウ素イオンを注入して、前記第１スペーサーの前記第１ゲート電極と接する側の反対側下と、前記第２スペーサーの前記第２ゲート電極と接する側の反対側下とにそれぞれ、前記不純物拡散層よりもＰ型の濃度が高い高濃度不純物拡散層を形成する工程と、を備えることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
複数のＭＯＳ型トランジスタを有する半導体装置であって、
基板の第１領域と第２領域とにそれぞれ形成されたゲート酸化膜と、
前記第１領域の前記ゲート酸化膜上に形成された第１ゲート電極と、
前記第２領域の前記ゲート酸化膜上に形成された第２ゲート電極と、
前記第１領域の前記第１ゲート電極の両側下と、前記第２領域の前記第２ゲート電極下とにそれぞれ形成されたＰ型の不純物拡散層と、を備え、
前記第１ゲート電極はポリシリコン膜からなり、
前記第２ゲート電極はポリシリコン膜と、前記ポリシリコン膜上に形成されたタングステンシリサイドとからなり、
少なくとも前記第１ゲート電極と前記不純物拡散層とにそれぞれフッ化ホウ素イオンが注入されており、
前記第１領域における前記ゲート酸化膜と前記基板との界面におけるフッ素濃度は、前記第２領域における前記ゲート酸化膜と前記基板との界面におけるフッ素濃度よりも高いことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び半導体装置に関し、特に、低１／ｆノイズと高動作速度を両立できるようにした技術に関する。
【背景技術】
【０００２】
高速化が進む近年のＬＳＩ回路において、高動作速度のＭＯＳ型トランジスタが要求されることが多い。この要求に応えるため、ゲート電極にタングステンシリサイド等の金属膜を用いてゲート抵抗を下げることで、動作速度を向上させる方法が従来技術として一般的に知られており、例えば、特許文献１に開示されたものがある。即ち、特許文献１には、ゲート酸化膜上に抵抗の高いポリシリコン膜を堆積し、その上にポリシリコン膜に比べて抵抗が１桁以上低いタングステンシリサイドを堆積する２層構造をゲート電極に採用することで、ゲート抵抗を下げる技術が開示されている。
【０００３】
一方、ＭＯＳ型トランジスタの面積を小さくするほど逆に大きくなってしまう関係にある１／ｆノイズについては、チップサイズの小型化が進む昨今の半導体装置において課題として挙げられることが多い。一般に、ＭＯＳ型トランジスタのゲート酸化膜とシリコン基板の界面には未結合のシリコン結合手（ダングリングボンド）が存在する。ダングリングボンドは、電荷の再結合と放出を行う界面準位として振る舞うため、１／ｆノイズの発生源であると言われている。１／ｆノイズの低いＭＯＳ型トランジスタを形成するには、ダングリングボンドは存在しないほうが望ましい。
【０００４】
１／ｆノイズを低減させる技術として、例えば特許文献２に開示されたものがある。即ち、特許文献２には、ＭＯＳ型トランジスタ上に配線層間膜を形成し、コンタクトエッチによりコンタクトホールを空けた後、フッ素イオンＦ＋をソース／ドレイン領域に注入する。その後、熱処理によりフッ素を横方向へ拡散させる。ダングリングボンドをフッ素で終端させることで、界面準位を不活性化させて１／ｆノイズを低減する技術が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１０−２９０００６号公報
【特許文献２】特開２００６−１７３４３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、特許文献１で開示されているように、ポリシリコン膜とタングステンシリサイドとからなる２層構造をゲート電極に適用すると、ＭＯＳ型トランジスタの動作速度は向上するものの、その１／ｆノイズは総じて高めとなる。この１／ｆノイズが高めとなるメカニズムについては、これまで知られていなかった。
また、特許文献２のように、ソース／ドレイン領域のみにフッ素を注入し、後の熱処理によってフッ素を横方向（即ち、水平方向）へ拡散させる手法は、ゲート酸化膜とシリコン基板との界面に到達してダングリングボンドを終端するフッ素が少量であるため、１／ｆノイズの低減が十分ではなかった。
【０００７】
そこで、この発明はこのような事情に鑑みてなされたものであって、低１／ｆノイズと高動作速度を製品単位（即ち、半導体装置全体）で両立できるようにした半導体装置の製造方法と半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明の一態様に係る半導体装置の製造方法は、複数のＭＯＳ型トランジスタを有する半導体装置の製造方法であって、基板の第１領域と第２領域とにそれぞれゲート酸化膜を形成する工程と、前記ゲート酸化膜上にポリシリコン膜を形成する工程と、前記ポリシリコン膜上にタングステンシリサイドを形成する工程と、前記タングステンシリサイドをパターニングして、前記ポリシリコン膜のうちの前記第１領域に形成された部分上から前記タングステンシリサイドを除去すると共に、前記ポリシリコン膜のうちの前記第２領域に形成された部分上には前記タングステンシリサイドを部分的に残す工程と、前記ポリシリコン膜をパターニングして、前記第１領域に前記ポリシリコン膜からなる第１ゲート電極を形成すると共に、前記第２領域に前記ポリシリコン膜と前記タングステンシリサイドとからなる第２ゲート電極を形成する工程と、前記第１ゲート電極及び前記第２ゲート電極をマスクに用いて前記基板にフッ化ホウ素イオンを注入して、前記第１ゲート電極の両側下と前記第２ゲート電極の両側下とにそれぞれＰ型の不純物拡散層を形成する工程と、を備えることを特徴とする。
【０００９】
このような製造方法であれば、不純物拡散層を形成する工程では、第１ゲート電極及び第２ゲート電極をマスクに用いたセルフアラインでフッ化ホウ素イオン（ＢＦ２＋）が注入される。即ち、不純物拡散層を形成する工程では、基板にＢＦ２＋が注入されると同時に、第１ゲート電極及び第２ゲート電極にもＢＦ２＋がそれぞれ注入される。ここで、第２ゲート電極はポリシリコン膜上にタングステンシリサイドが積層された構造であるため、ＢＦ２＋の深さ方向への侵入、拡散はタングステンシリサイドにより阻害され、ＢＦ２＋はポリシリコン膜中に多くは注入されない。これに対し、第１ゲート電極はポリシリコン膜からなり、タングステンシリサイドが積層されていない。このため、第１ゲート電極では、ポリシリコン膜中にＢＦ２＋が多く注入される。
【００１０】
上記の製造方法によれば、イオンを注入した後の熱処理により、不純物拡散層中のＢＦ２＋に含まれるフッ素が横方向（即ち、水平方向）に拡散し、基板とゲート酸化膜との間のダングリングボンドを終端する。また、第１ゲート電極では、ポリシリコン膜中に導入されたフッ素が深さ方向にも拡散してゲート酸化膜と基板との界面に到達し、この界面のダングリングボンドを終端する。このため、第１のＭＯＳ型トランジスタでは、第２のＭＯＳ型トランジスタと比べて、ゲート酸化膜と基板との界面により多くのフッ素を導入することができ、１／ｆノイズを十分に低減することが可能となる。
【００１１】
一方、第２のＭＯＳ型トランジスタは、第１のＭＯＳ型トランジスタと比べて、１／ｆノイズは大きいものの、第２のゲート電極はタングステンシリサイドにより低抵抗化されているため、高速に動作することが可能である。
上記の製造方法によれば、半導体装置内部の各回路において、低１／ｆノイズが求められる箇所には第１のＭＯＳ型トランジスタを配置し、高動作速度が求められる箇所には第２のＭＯＳ型トランジスタを配置する。これにより低１／ｆノイズと高動作速度を、製品単位で両立できるようにした、高性能な半導体装置を実現することができる。
【００１２】
また、上記の半導体装置の製造方法において、前記第１不純物拡散層及び前記第２不純物拡散層を形成した後で、前記第１ゲート電極の側面に絶縁膜からなる第１スペーサーを形成すると共に、前記第２ゲート電極の側面に絶縁膜からなる第２スペーサーを形成する工程と、前記第１ゲート電極及び前記第１スペーサーと、前記第２ゲート電極及び前記第２スペーサーをマスクに用いて前記基板にフッ化ホウ素イオンを注入して、前記第１スペーサーの前記第１ゲート電極と接する側の反対側下と、前記第２スペーサーの前記第２ゲート電極と接する側の反対側下とにそれぞれ、前記不純物拡散層よりもＰ型の濃度が高い高濃度不純物拡散層を形成する工程と、を備えることを特徴とする。
【００１３】
このような製造方法であれば、不純物拡散層と、高濃度の不純物拡散層との組み合わせにより、ＬＤＤ（lightly doped drain）構造のソース／ドレインを形成することができる。また、高濃度の不純物拡散層がフッ素の供給源となる。このため、第１のＭＯＳ型トランジスタと第２のＭＯＳ型トランジスタの両方について、１／ｆノイズのさらなる低減に寄与することができる。
【００１４】
本発明の別の態様に係る半導体装置は、複数のＭＯＳ型トランジスタを有する半導体装置であって、基板の第１領域と第２領域とにそれぞれ形成されたゲート酸化膜と、前記第１領域の前記ゲート酸化膜上に形成された第１ゲート電極と、前記第２領域の前記ゲート酸化膜上に形成された第２ゲート電極と、前記第１領域の前記第１ゲート電極の両側下と、前記第２領域の前記第２ゲート電極下とにそれぞれ形成されたＰ型の不純物拡散層と、を備え、前記第１ゲート電極はポリシリコン膜からなり、前記第２ゲート電極はポリシリコン膜と、前記ポリシリコン膜上に形成されたタングステンシリサイドとからなり、少なくとも前記第１ゲート電極と前記不純物拡散層とにそれぞれフッ化ホウ素イオンが注入されており、前記第１領域における前記ゲート酸化膜と前記基板との界面におけるフッ素濃度は、前記第２領域における前記ゲート酸化膜と前記基板との界面におけるフッ素濃度よりも高いことを特徴とする。このような構成であれば、製品単位として低１／ｆノイズと高動作速度を両立できるようにした、高性能な半導体装置を実現することができる。
【発明の効果】
【００１５】
本発明によれば、低１／ｆノイズが求められる箇所には第１のＭＯＳ型トランジスタを配置し、高動作速度が求められる箇所には第２のＭＯＳ型トランジスタを配置することができる。これにより、低１／ｆノイズと高動作速度を製品単位で両立できるようにした、高性能な半導体装置を実現することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施形態に係る半導体装置１００の製造方法を示す断面図。
【図２】本発明の実施形態に係る半導体装置１００の製造方法を示す断面図。
【図３】本発明の実施形態に係る半導体装置１００の製造方法を示す断面図。
【図４】ゲート酸化膜−シリコン基板界面のフッ素濃度プロファイルを調査した結果を示す図。
【図５】フリッカノイズ係数Ｋｆを調査した結果を示す図。
【発明を実施するための形態】
【００１７】
以下、本発明による実施形態を、図面を用いて説明する。なお、以下に説明する各図において、同一の構成を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
（１）実施形態
図１（ａ）〜図３（ｃ）は、本発明の実施形態に係る半導体装置１００の製造方法を示す断面図である。ここでは、単層構造のゲート電極５１を有するＰチャネルのＭＯＳ型トランジスタ５０と、２層構造のゲート電極６１を有するＰチャネルのＭＯＳ型トランジスタ６０とを、シリコン基板１に同時に形成する場合について説明する。
【００１８】
まず、図１（ａ）のように、シリコン基板１を用意する。次に、このシリコン基板１上に素子分離用のＬＯＣＯＳ領域２を形成して、シリコン基板１を複数の素子領域に分離する。このＬＯＣＯＳ領域２によって、例えば、第１の素子領域Ｒ１と第２の素子領域Ｒ２との間が分離される。次に、図示しないレジストパターンを用いて、シリコン基板１にＮ型の不純物イオンを注入し、Ｎウェル領域３を形成する。そして、図１（ｂ）に示すように、熱酸化処理によって、シリコン基板１の表面にゲート酸化膜（ＳｉＯ２膜）４を形成する。
【００１９】
次に、ゲート酸化膜４が形成されたシリコン基板１上にポリシリコン膜５を形成する。ポリシリコン膜５は、例えば、ＣＶＤ（chemical vapor deposition）法で形成し、１３５０〜１６５０Åの厚さに形成する。次に、このポリシリコン膜５に対してリンイオン（Ｐ＋）をドープする。このＰ＋ドープは、例えば、イオン注入法により行う。次に、図１（ｃ）に示すように、ポリシリコン膜５上にタングステンシリサイド６を形成する。タングステンシリサイド６は、例えば、スパッタ法で形成し、１３５０〜１６５０Åの厚さに形成する。
【００２０】
次に、第２の素子領域Ｒ２のタングステンシリサイド６上に、タングステンシリサイド６を選択的にエッチングするためのレジストパターン７を形成する。そして、このレジストパターン７をマスクにタングステンシリサイド６をエッチングして除去する。これにより、図１（ｄ）に示すように、第１の素子領域Ｒ１のポリシリコン膜５上からタングステンシリサイド６を全て除去すると共に、第２の素子領域Ｒ２のポリシリコン膜５上にはタングステンシリサイド６を部分的に残す。その後、レジストパターンを除去する。
【００２１】
次に、図２（ａ）に示すように、第１の素子領域Ｒ１のポリシリコン膜５上と、第２の素子領域Ｒ２に残されたタングステンシリサイド６上とに、それぞれレジストパターン８を形成する。そして、このレジストパターン８をマスクに、ポリシリコン膜５をエッチングする。これにより、図２（ｂ）に示すように、第１の素子領域Ｒ１にはポリシリコン膜５のみからなる単層構造のゲート電極５１を形成すると同時に、第２の素子領域Ｒ２にはポリシリコン膜５とタングステンシリサイドとからなる２層構造のゲート電極６１を形成する。その後、レジストパターンを除去する。
【００２２】
次に、図２（ｃ）に示すように、例えば、第１の素子領域Ｒ１のうちのＭＯＳ型トランジスタ５０が形成される領域の上方と、第２の素子領域Ｒ２のうちのＭＯＳ型トランジスタ６０が形成される領域の上方とを開口し、それ以外の領域を覆うレジストパターン９をシリコン基板１上に形成する。そして、このレジストパターン９と、ゲート電極５１、６１とをマスクに用いて、シリコン基１板にフッ化ホウ素イオン（ＢＦ２＋）を注入する。このＢＦ２＋のイオン注入は、例えば、加速エネルギーが４５ＫｅＶ、ドーズ量が７．０Ｅ＋１３／ｃｍ２の条件で行う。
【００２３】
これにより、図３（ａ）に示すように、ゲート電極５１の両側下のシリコン基板１と、ゲート電極６１の両側下のシリコン基板１とにそれぞれ、Ｐ−拡散層１０を形成する。その後、レジストパターンを除去し、ゲート電極５１、６１を含むシリコン基板１全体に熱処理を施す。これにより、Ｐ−拡散層１０に注入されたＢＦ２＋を活性化させる。
次に、シリコン基板１上に例えばナイトライド膜（Ｓｉ３Ｎ４膜）を堆積し、このナイトライド膜をセルフアラインでエッチングする。これにより、ゲート電極５１の両側面にナイトライドスペーサー５２を形成すると共に、ゲート電極６１の両側面にナイトライドスペーサー６２を形成する。
【００２４】
次に、図３（ｂ）に示すように、シリコン基板１の上方全体に保護酸化膜１２を形成する。この保護酸化膜１２は例えばＳｉＯ２膜であり、その形成は例えばＣＶＤ法で行う。そして、保護酸化膜１２で覆われている状態で、ゲート電極５１、６１及びナイトライドスペーサー５２、６２をマスクに用いて、シリコン基板１にフッ化ホウ素イオン（ＢＦ２＋）を注入する。このＢＦ２＋のイオン注入は、例えば、加速エネルギーが６０ＫｅＶ、ドーズ量が２．５Ｅ＋１５／ｃｍ２の条件で行う。
【００２５】
これにより、図３（ｃ）に示すように、ナイトライドスペーサー５２のゲート電極５１と接する側の反対側下のシリコン基板１と、ナイトライドスペーサー６２のゲート電極６１と接する側の反対側下のシリコン基板１とにそれぞれ、Ｐ＋拡散層１３を形成する。このＰ＋拡散層１３は、Ｐ−拡散層１０よりもＰ型の不純物濃度が高い不純物拡散層である。この半導体装置１００では、Ｐ−拡散層１０とＰ＋拡散層１３とにより、ＬＤＤ構造のソース／ドレイン領域が構成される。なお、このＢＦ２＋の注入工程において２層構造のゲート電極６１では、タングステンシリサイド６がポリシリコン膜５へのＢＦ２＋の進入を阻害する。
【００２６】
次に、保護酸化膜１２（図３（ｂ）参照。）を除去する。保護酸化膜２１がＳｉＯ２膜の場合、その除去は、例えばフッ酸（ＨＦ）系の溶液を用いたウェットエッチングで行う。次に、ゲート電極５１、６１及びナイトライドスペーサー５２、６２を含むシリコン基板１全体に熱処理を施す。熱処理の条件は、例えば温度が９５０℃、処理時間が１２０秒である。
【００２７】
これにより、Ｐ＋拡散層１３に導入されたＢＦ２＋を活性化させる。また、このＢＦ２＋の活性化と同時に、ゲート電極５１のポリシリコン膜５中に導入されたＢＦ２＋や、ソース／ドレイン領域（即ち、Ｐ−拡散層１０、Ｐ＋拡散層１３）を形成するためにシリコン基板１に注入されたＢＦ２＋が熱拡散し、その一部がゲート酸化膜４とシリコン基板１との界面５３、６３に到達する。２層構造のゲート電極６１では、タングステンシリサイド６によってポリシリコン膜５へのＢＦ２＋の導入が阻害される。
【００２８】
このため、上記の熱処理では、第２の素子領域Ｒ２の上記界面６３よりも、第１の素子領域Ｒ１の上記界面５３により多くのＢＦ２＋が到達する。その結果、第１の素子領域Ｒ１の上記界面５３におけるフッ素濃度は、第２の素子領域Ｒ２の上記界面６３におけるフッ素濃度よりも高くなる。その後、配線工程を経て、単層構造のゲート電極５１を有するＰチャネルのＭＯＳ型トランジスタ５０と、２層構造のゲート電極６１を有するＰチャネルのＭＯＳ型トランジスタ６０とを備えた半導体装置１００が完成する。
【００２９】
（２）実施形態の効果
本発明の実施形態によれば、Ｐ−拡散層１０を形成する工程では、ゲート電極５１、６１をマスクに用いたセルフアラインで、シリコン基板１にＢＦ２＋が注入される。即ち、Ｐ−拡散層１０を形成する工程では、シリコン基板１にＢＦ２＋が注入されると同時に、ゲート電極５１、６１にもＢＦ２＋がそれぞれ注入される。
【００３０】
ここで、ゲート電極６１はポリシリコン膜５上にタングステンシリサイド６が積層された構造であるため、ＢＦ２＋の深さ方向への侵入、拡散はタングステンシリサイド６により阻害され、ＢＦ２＋はポリシリコン膜５中に多くは注入されない。これに対し、ゲート電極５１はポリシリコン膜５からなり、タングステンシリサイド６が積層されていない。このため、ゲート電極５１では、ポリシリコン膜５中にＢＦ２＋が多く注入される。
【００３１】
本発明の実施形態によれば、ＢＦ２＋を注入した後の熱処理により、不純物拡散層中のＢＦ２＋に含まれるフッ素が横方向（即ち、水平方向）に拡散し、シリコン基板１とゲート酸化膜４との間のダングリングボンドを終端する。また、ゲート電極５１では、ポリシリコン膜５中に導入されたフッ素が深さ方向にも拡散して、ゲート酸化膜４とシリコン基板１との界面５３に到達し、この界面５３のダングリングボンドを終端する。このため、上記界面５３により多くのフッ素を導入することができ、ＭＯＳ型トランジスタ５０の１／ｆノイズを十分に低減することが可能となる。
【００３２】
一方、ＭＯＳ型トランジスタ６０は、ＭＯＳ型トランジスタ５０と比べて、１／ｆノイズが大きいものの、そのゲート電極６１はタングステンシリサイド６により低抵抗化されているため、高速に動作することが可能である。
本発明の実施形態によれば、半導体装置内部の各回路において、低１／ｆノイズが求められる箇所にはＭＯＳ型トランジスタ５０を配置し、高動作速度が求められる箇所には型ＭＯＳ型トランジスタ６０を配置することができる。これにより、低１／ｆノイズと高動作速度を製品単位で両立できるようにした、高性能な半導体装置１００を実現することができる。
【００３３】
（３）検証
本発明者は、１／ｆノイズの低減メカニズムについては、以下に示す２つのデータで説明することができる、と考えている。以下、その２つのデータについて説明する。
（３．１）フッ素濃度プロファイルの比較
本発明者は、単層構造のゲート電極５１を有するＭＯＳ型トランジスタ５０（以下、単層構造のＭＯＳ型トランジスタ）と、２層構造のゲート電極６１を有するＭＯＳ型トランジスタ６０（以下、２層構造のＭＯＳ型トランジスタ）とについて、各々のゲート酸化膜４−シリコン基板１界面のフッ素濃度プロファイルを調査した。この調査は、単層構造のＭＯＳ型トランジスタと２層構造のＭＯＳ型トランジスタとを上記の実施形態と同様の方法で作成し、これらについて実際にフッ素濃度を測定することにより行った。
【００３４】
図４は、ゲート酸化膜−シリコン基板界面のフッ素濃度プロファイルを調査した結果を示す図である。図４の横軸は界面からの深さ［ｎｍ］を示し、縦軸はフッ素濃度［ｃｍ−３］を示す。図４中の、単層構造とは単層構造のＭＯＳ型トランジスタのことを示し、２層構造とは２層構造のＭＯＳ型トランジスタのことを示す。また、この調査では、ソース／ドレイン領域を形成するために注入するイオン種を、ＢＦ２＋のみに限定した。
【００３５】
単層構造と２層構造とについて、上記界面のフッ素濃度を比較すると、２層構造のフッ素濃度は１Ｅ＋１９［ｃｍ−３］であるのに対し、単層構造のフッ素濃度は１Ｅ＋２１［ｃｍ−３］であり２桁高い値であることが確認された。このことから、２層構造と比べて、単層構造では、ゲート酸化膜とシリコン基板との界面に約１００倍の量のフッ素を導入することできる、ということがわかった。
【００３６】
（３．２）フリッカノイズＫｆの比較
また、本発明者は、単層構造のＭＯＳ型トランジスタと、２層構造のＭＯＳ型トランジスタとについて、各々のフリッカノイズ係数Ｋｆを調査した。また、この調査では、ソース／ドレイン領域を形成するために注入するイオン種を、ＢＦ２＋と、ボロンイオン（Ｂ＋）の２種類に設定した。この調査も、単層構造のＭＯＳ型トランジスタと２層構造のＭＯＳ型トランジスタとを上記の実施形態と同様の方法で作成し、これらについて１／ｆノイズを実際にを測定することにより行った。
【００３７】
なお、イオン種としてＢＦ２＋のみならず、Ｂ＋も設定した理由は、フッ素の影響を確認するためである。もし、フッ素が１／ｆノイズを低減する働きを有するのであれば、注入するイオン種をＢＦ２＋からＢ＋に変更することで、１／ｆノイズは悪化するはずである。
図５は、フリッカノイズ係数Ｋｆを調査した結果を示す図である。図５の横軸はフリッカノイズＫｆ［Ｖ２Ｆ］を示し、縦軸は累積度［σ］を示す。また、図５中の、単層構造とは単層構造のＭＯＳ型トランジスタのことを示し、２層構造とは２層構造のＭＯＳ型トランジスタのことを示す。ＢＦ２＋、Ｂ＋は、それぞれ注入したイオン種を示す。
【００３８】
図５に示すように、２層構造／ＢＦ２＋のフリッカノイズ係数Ｋｆが６．９Ｅ−２６［Ｖ２Ｆ］であるのに対し、単層構造／ＢＦ２＋のフリッカノイズ係数Ｋｆは３．８Ｅ−２６［Ｖ２Ｆ］であった。注入するイオン種がＢＦ２＋の場合、単層構造のフリッカノイズ係数Ｋｆは、２層構造のそれと比べて、約半分まで低減されることが確認された。
また、単層構造でも、注入するイオン種をＢＦ２＋からＢ＋に変更すると、フリッカノイズ係数Ｋｆは、２層構造／ＢＦ２＋と同程度まで悪化することが確認された。この結果から、ＢＦ２＋に含まれるフッ素がＭＯＳ型トランジスタの１／ｆノイズを低減させている、ということが裏付けされた。
【符号の説明】
【００３９】
１  シリコン基板（基板の一例）
３  ウェル領域
４  ゲート酸化膜
５  ポリシリコン膜
６     タングステンシリサイド
７、８、９  レジストパターン
１０   Ｐ−拡散層（不純物拡散層の一例）
１２   保護酸化膜
１３   Ｐ＋拡散層（高濃度不純物拡散層の一例）
２１   保護酸化膜
５０   ＰチャネルのＭＯＳ型トランジスタ（第１のＭＯＳ型トランジスタの一例）
５１   ゲート電極（第１ゲート電極の一例）
５２   ナイトライドスペーサー（第１スペーサーの一例）
５３、６３  界面
６０   ＰチャネルのＭＯＳ型トランジスタ（第２のＭＯＳ型トランジスタの一例）
６１   ゲート電極（第２ゲート電極の一例）
６２   ナイトライドスペーサー（第２スペーサーの一例）
１００ 半導体装置
Ｒ１   第１の素子領域（第１領域の一例）
Ｒ２   第２の素子領域（第２領域の一例）
【図１】
0005855966.tif 000002
【図２】
0005855966.tif 000003
【図３】
0005855966.tif 000004
【図４】
0005855966.tif 000005
【図５】
0005855966.tif 000006