(57)【特許請求の範囲】
【請求項１】
基準層上に下部犠牲層を形成し、この下部犠牲層の一部を除去して段差部を形成する段差形成工程と、
上記下部犠牲層上に上部犠牲層を形成し、上記段差部の上に先鋭溝を持つ凹部を形成する凹部成形工程と、
上記上部犠牲層上に絶縁膜を形成すると共に、この絶縁膜に上記凹部を露出する貫通孔を設ける絶縁膜形成工程と、
この絶縁膜形成工程で得られた絶縁膜上に導電膜を形成すると共に、上記凹部の先鋭溝を埋めるように導電膜を形成する導電膜形成工程と、
少なくとも上記凹部の上記下部／上部犠牲層を選択的に除去することにより、上記基準層と上記絶縁膜の間を中空構造として、上記絶縁膜の貫通孔から突出する導電体の先鋭化突起を形成する工程と、を含むＭＥＭＳ素子の製造方法。
【請求項２】
基準層上に下部犠牲層を形成し、この下部犠牲層の一部を除去して段差部を形成する段差形成工程と、
上記下部犠牲層上に上部犠牲層を形成し、上記段差部の上に先鋭溝を持つ凹部を形成する凹部成形工程と、
上記凹部の先鋭溝を埋めるようにして上記上部犠牲層上に絶縁膜を形成する絶縁膜形成工程と、
上記絶縁膜の上に導電膜を形成する導電膜形成工程と、
少なくとも上記凹部の上記下部／上部犠牲層を選択的に除去することにより、上記基準層と上記絶縁膜の間を中空構造として、上記絶縁膜に絶縁体の先鋭化された突起を形成する工程と、を含むＭＥＭＳ素子の製造方法。
【請求項３】
上記導電膜を絶縁膜とし、上記絶縁膜を導電膜として、この導電膜に導電体の先鋭化突起を形成したことを特徴とする請求項２記載のＭＥＭＳ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＭＥＭＳ素子の製造方法、特にマイクロフォン、各種センサ、スイッチ等として用いられる容量型のＭＥＭＳ素子の製造方法に関する。
【背景技術】
【０００２】
従来、半導体プロセスを応用したＭＥＭＳ（Micro Electro Mechanical Systems）技術において、半導体基板上の絶縁膜表面に固定電極を形成し、それに対向する電極（可動電極）を可動部とし、これら固定電極と可動電極の間を中空（エアーギャップ）にして構成される容量型ＭＥＭＳ素子の形成技術は広く知られている。このＭＥＭＳ素子は、例えば可動部が圧力等の力学量の作用により変位するように構成され、その変位量を電気的信号に変換するようになっている。このような容量型のＭＥＭＳ素子では、犠牲層と呼ばれる中間膜を介して固定電極及び可動電極を形成し、最終的には上記中間膜を化学的に除去（エッチング）して、両電極間を中空構造に形成する。
【０００３】
一般的に、上記犠牲層を除去するエッチングには、沸酸系の溶液を用いたウェットエッチング、或いは沸酸系のガスを用いたドライエッチングが用いられる。比較的安価にＭＥＭＳ素子を作製する場合は、従来のウェットエッチングがよいが、エッチング後に使われる置換液が乾燥する際に、電極間に表面張力による力が働き、可動電極が固定電極に接着し、固着する現象が起きる。この固着した電極は、引き離すことが難しく、結果として可動部が動作しなくなり、ＭＥＭＳ素子のセンサ等の機能が阻害され、歩留りも低下してしまう。
【０００４】
図７には、下記特許文献１等で行われている従来の可動部（可動電極）の形成方法が示されており、まず図７（ａ）において、半導体基板１上に犠牲層２を堆積し、図７（ｂ）では、レジスト３を用いた既存のフォトリソグラフィー及びエッチング技術により、上記犠牲層２を加工することで、段差部４が形成される。このとき、段差部４の先端（底側）が少し細くなるように犠牲層２はエッチングされる。その後、図７（ｃ）のように、上記犠牲層２の上に可動電極５が形成され、この可動電極５には上記段差部４の存在により先端が少し細くなる突起５ａが形成される。また、この可動電極５には、この犠牲層２をエッチングするための貫通孔５ｂが形成される。最後に、図７（ｄ）のように、スペーサ部２ａを残すようにして、上記貫通孔５ｂから犠牲層２がエッチングされる。なお、半導体基板１側には、図示していないが、固定電極や信号線が形成される。
【０００５】
上記のようにして、半導体基板１上の犠牲層２のスペーサ部２ａに支持され、かつ基板１側からエアーギャップＧを持つ可動電極５が製作される。そして、この可動電極５には先端が少し細い突起５ａが形成され、この突起５ａによって可動電極５の半導体基板１側（固定電極や信号線等）への固着が防止される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平２００９−９８８４号公報
【特許文献２】特許第３５００７８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、上述した容量型のＭＥＭＳ素子の製造において、半導体基板１側の電極等と可動電極５との固着を防止するための突起５ａは、仮に両者が触れた場合でも容易に離れるようにするため、その先端面の接触面積を小さくすることが好ましい。このため、従来では、露光装置の解像限界を超えたフォトリソグラフィー技術を使い、図７（ｂ）の段差部４の形成では、レジスト３の底部の形状を細らせながら、一定の深さまで犠牲層２をエッチングすることで、先端が尖った突起を形成するようにしている。
【０００８】
しかしながら、上記フォトリソグラフィー技術を用いた方法では、露光装置性能の許容範囲を超えており、装置管理のばらつき等を考慮すると、突起５ａの先端を安定して細く作製することは困難である。また、上記特許文献１，２では、犠牲層２のエッチング技術について特に記述がないことから、エッチング時間を固定して加工していると考えられるが、その場合、突起５ａ形成のための段差４の深さも安定して作製することは困難である。
【０００９】
更に、マイクロフォンのような容量型ＭＥＭＳセンサでは、半導体基板上の絶縁膜（犠牲層）をストッパ層とし、半導体基板をその裏面側からエッチングすることで、バックチャンバーが作製され、その後、可動電極と固定電極の間の犠牲層がエッチングされる。このとき、可動電極と半導体基板の間の絶縁層もエッチングされることから、この可動電極が半導体基板に吸着し固着することも生じる。従って、この場合は、可動電極と固定電極の間だけでなく、可動電極と半導体基板の間についても、固着しないような対策が必要である。
【００１０】
本発明は上記問題点に鑑みてなされたものであり、その目的は、露光装置保証内のフォトリソグラフィー技術を用い、犠牲層のエッチング量を制御することで、固着防止の高い先鋭化された突起を安定して作製できるＭＥＭＳ素子の製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、請求項１の発明に係るＭＥＭＳ素子の製造方法は、基準層上に下部犠牲層を形成し、この下部犠牲層の一部を除去して段差部を形成する段差形成工程と、上記下部犠牲層上に上部犠牲層を形成し、上記段差部の上に先鋭溝を持つ凹部を形成する凹部成形工程と、上記上部犠牲層上に絶縁膜を形成すると共に、この絶縁膜に上記凹部を露出する貫通孔を設ける絶縁膜形成工程と、この絶縁膜形成工程で得られた絶縁膜上に導電膜を形成すると共に、上記凹部の先鋭溝を埋めるように導電膜を形成する導電膜形成工程と、少なくとも上記凹部の上記下部／上部犠牲層を選択的に除去することにより、上記基準層と上記絶縁膜の間を中空構造として、上記絶縁膜の貫通孔から突出する導電体の先鋭化突起を形成する工程と、を含むことを特徴とする。
【００１２】
請求項２に係る発明は、基準層上に下部犠牲層を形成し、この下部犠牲層の一部を除去して段差部を形成する段差形成工程と、上記下部犠牲層上に上部犠牲層を形成し、上記段差部の上に先鋭溝を持つ凹部を形成する凹部成形工程と、上記凹部の先鋭溝を埋めるようにして上記上部犠牲層上に絶縁膜を形成する絶縁膜形成工程と、上記絶縁膜の上に導電膜を形成する導電膜形成工程と、少なくとも上記凹部の上記下部／上部犠牲層を選択的に除去することにより、上記基準層と上記絶縁膜の間を中空構造として、上記絶縁膜に絶縁体の先鋭化された突起を形成する工程と、を含むことを特徴とする。
【００１３】
請求項３に係る発明は、上記導電膜を絶縁膜とし、上記絶縁膜を導電膜として、この導電膜に導電体の先鋭化突起を形成したことを特徴とする。
【００１５】
上記請求項１の構成によれば、作製される突起の高さに応じた厚さの下部犠牲層を形成すると共に、この下部犠牲層に段差部を設け、この段差部に上部犠牲層を形成（堆積）することで、段差部の上に所定のステップカバレッジ（段差部での膜の被覆状態）で先鋭溝を持つ犠牲層凹部が形成される。この後、上部犠牲層上に、凹部を露出する貫通孔が設けられた絶縁膜を形成し、この絶縁膜の上に凹部の先端溝を埋めるようにして導電膜を形成し、スペーサ部等を残して下部犠牲層と上部犠牲層を除去することで、基準層（基板）側に対し空間を介して絶縁膜が形成され、かつこの絶縁膜の空間側に導電膜の先鋭化された突起が形成される。
【００１６】
上記請求項２の構成によれば、上部犠牲層上に絶縁膜を形成した後、この絶縁膜の上に導電膜を形成し、スペーサ部等を残して下部犠牲層と上部犠牲層を除去することで、基準層（基板）側に対し空間を介して絶縁膜が形成され、かつこの絶縁膜から空間側に先鋭化された絶縁体突起が形成される。また、上記導電膜と絶縁膜を逆にし、導電膜に先鋭化突起を形成することもできる。
【発明の効果】
【００１７】
本発明のＭＥＭＳ素子の製造方法によれば、露光装置保証内のフォトリソグラフィー技術を用い、犠牲層のエッチング量を制御すること、特に下部犠牲層の厚み、段差部の寸法（直径、厚み）により段差部上の犠牲層の被覆形状を制御することで、固着防止の高い先鋭化された突起を安定して作製することができ、半導体基板の信号線等と電極との固着や対向する電極の固着を良好に防止することが可能になる。従って、製品の高歩留化を向上させ、コスト低減を図ることができる。
【００１８】
また、本発明で製造されたＭＥＭＳ素子によれば、先鋭化された突起により電極等の固着が良好に防止される。
更に、可動電極と固定電極の間だけでなく、可動電極と半導体基板の間の固着が防止可能となる。
【図面の簡単な説明】
【００１９】
【図１】本発明の参考第１実施例に係る容量型ＭＥＭＳ素子の構成を示し、図（Ａ）はＭＥＭＳ素子の断面図、図（Ｂ）は図（Ａ）の突起部の下面図、図（Ｃ）は突起の拡大斜視図である。
【図２】参考第１実施例の容量型ＭＥＭＳ素子の製造方法における第１下部犠牲層形成［図（ａ）］から第２下部犠牲層形成［図（ｄ）］までの工程を示す図である。
【図３】参考第１実施例の容量型ＭＥＭＳ素子の製造方法における第２上部犠牲層形成［図（ｅ）］から第２絶縁膜形成［図（ｇ）］までの工程を示す図である。
【図４】参考第１実施例の容量型ＭＥＭＳ素子の製造方法におけるシリコン基板の一部の除去［図（ｈ）］から犠牲層の除去［図（ｉ）］までの工程を示す図である。
【図５】参考実施例における先鋭突起形成のための先鋭溝を持つ凹部の構成を説明する断面図である。
【図６】参考第２実施例の容量型ＭＥＭＳ素子の製造方法を示す工程図である。
【図７】従来の容量型ＭＥＭＳ素子の製造方法を示す工程図である。
【発明を実施するための形態】
【００２０】
図１には、本発明を説明するために参考となる第１実施例に係る容量型ＭＥＭＳ素子の構成が示され、図２乃至図４には、第１実施例の容量型ＭＥＭＳ素子の製造方法が示されており、この第１実施例のＭＥＭＳ素子（センサ）は例えば小型マイクロフォン用トランスデューサーである。
【００２１】
図１において、ＭＥＭＳ素子は、シリコン基板１０にその中央部をエッチングしたバックチャンバー２３が備えられ、このシリコン基板１０の上に第１下部犠牲層１１及び第１上部犠牲層１２から形成したスペーサ部（絶縁膜）２５に支持される形で、可動電極膜１４と第１絶縁膜１５が形成される。この可動電極膜１４では、その貫通孔から下側に突出するように、第１絶縁膜１５の一部から構成される絶縁体の第１突起１５Ｐが設けられており、この第１突起１５Ｐは、後述するが、段差部に対し所定のステップカバレッジで形成した凹部先鋭溝の転写により、その底面周囲（縁部）の先端が尖った状態に形成される。
【００２２】
また、上記可動電極膜１４の上方には、第２下部犠牲層１７及び第２上部犠牲層１８から形成したスペーサ部（絶縁膜）２６に支持される形で、固定電極膜１９と第２絶縁膜２０が形成される。この固定電極膜１９でも、その貫通孔から下側に突出するように、第２絶縁膜２０の一部から構成される絶縁体の第２突起２０Ｐが設けられており、この第２突起２０Ｐも、段差部に対し所定のステップカバレッジで形成した凹部先鋭溝の転写により、その底面周囲の先端が尖った状態に形成される。なお、図の２つの配線２２は、導電性材料により形成され、可動電極膜１４と固定電極膜１９のそれぞれを外部へ引き出すための配線である。
【００２３】
このような構成により、先鋭化された第１突起１５Ｐは、シリコン基板１０と可動電極膜１４の間に形成されるエアーギャップＧ２において、可動電極膜１４とシリコン基板１０の固着を良好に防止し、また先鋭化された第２突起２０Ｐは、可動電極膜１４と固定電極膜１９の間に形成されるエアーギャップＧ１において、可動電極膜１４と固定電極膜１９の固着を良好に防止することができる。
【００２４】
図２乃至図４には、参考実施例の容量型ＭＥＭＳ素子の製造方法が示されている。まず、図２（ａ）では、結晶方位（100）面の厚さ約４２０μｍのシリコン基板（基準層）１０上に、第１突起１５Ｐの長さ（高さ）と略同一の厚さの絶縁体の例えば厚さ約０．１μｍの第１下部犠牲層（熱酸化膜）１１が形成され、既存のフォトリソグラフィー及びエッチング技術にて第１下部犠牲層１１の一部を除去して第１段差部Ｄ１（下部犠牲層の開口部で、第１突起形成領域）が作られる。この第１段差部Ｄ１のマスクレイアウト寸法は、例えば直径２μｍの円形とする。
【００２５】
図２（ｂ）では、上記第１下部犠牲層１１の上面に、絶縁体の第１上部犠牲層１２として、厚さ約０．３μｍのＵＳＧ（Undoped Silicate Glass）膜が堆積され、これにより第１段差部Ｄ１の上に第１凹部１２Ｆが形成される。実施例では、第１段差部Ｄ１における第１上部犠牲層１２の被覆形状（ステップカバレッジ）を約５０％とすることで、深さ約０．１μｍの円形先鋭溝を持つ第１凹部１２Ｆを形成する。なお、第１下部犠牲層１１と第１上部犠牲層１２で形成される最終的な絶縁膜は、約０．４μｍの厚さとなる。
【００２６】
図５には、下部犠牲層の段差部に形成される上部犠牲層の凹部が示されており、ａ：上部犠牲層の厚み、ｂ：段差縁から溝先端（深さ方向先端）までの長さ、ｃ：凹部中央部から溝先端までの長さとすると、ステップカバレッジであるｂ／ａを約０．５とすることで、上記第１凹部１２Ｆの場合は、ｃ≒０．１μｍとなる先鋭溝が形成される。
【００２７】
図２（ｃ）では、図２（ｂ）の第１上部犠牲層１２の上面に、可動電極膜（第１導電膜）１４として厚さ約０．４μｍの導電性ポリシリコン膜が形成され、上記第１凹部１２Ｆの部分の可動電極膜（１４）についてはフォトリソグラフィー及びエッチング技術にて除去することで、この第１凹部１２Ｆの上方に電極膜の貫通孔が形成される。次いで、可動電極膜１４の上に、厚さ約０．２μｍの第１絶縁膜（窒化膜）１５を堆積することにより、第１凹部１２Ｆの上に先鋭化された第１突起１５Ｐが形成される。即ち、この第１突起１５Ｐは図５で説明した第１上部犠牲層１２の第１凹部１２Ｆの先鋭溝が転写されて、底面周囲（円形縁）の先端が尖った形状となる。なお、第１絶縁膜１５は、後述する第２突起を形成する際の基準層となる。
【００２８】
図２（ｄ）では、第２突起２０Ｐの長さ（高さ）と略同一の厚さの絶縁体の例えば膜厚約０．１μｍの第２下部犠牲層（ＵＳＧ膜）１７が形成され、フォトリソグラフィー及びエッチング技術にて第２下部犠牲層１７の一部を除去して第２段差部Ｄ２（第２突起形成領域）が作られる。この第２段差部Ｄ２のマスクレイアウト寸法は、例えば直径５μｍの円形とする。
【００２９】
図３（ｅ）では、上記第２下部犠牲層１７の上面に、絶縁体の第２上部犠牲層（ＵＳＧ膜）１８が厚さ約２．４μｍで堆積され、これにより第２段差部Ｄ２に第２凹部１８Ｆが形成される。この場合も、第２段差部Ｄ２における第２上部犠牲層１８の被覆形状（ステップカバレッジ）を約５０％とすることで、深さ約０．１μｍの円形先鋭溝を持つ第２凹部１８Ｆを形成する。なお、第２下部犠牲層１７と第２上部犠牲層１８で形成される最終的な絶縁膜は、約２．５μｍの厚さとなる。
【００３０】
図３（ｆ）では、図３（ｅ）の第２上部犠牲層１８の上面に、固定電極膜（第２導電膜）１９として厚さ０．６μｍの導電性ポリシリコン膜が形成され、上記第２凹部１８Ｆの部分の固定電極膜についてはフォトリソグラフィー及びエッチング技術にて除去することで、この第２凹部１８Ｆの上方に電極膜の貫通孔が形成される。このとき、同時に固定電極膜１９には、後に第２下部／上部犠牲層１７，１８等を除去するための貫通孔１９ａが作られる。次いで、固定電極膜１９の上に、厚さ約０．２μｍの絶縁膜（窒化膜）２０を堆積することにより、第２凹部１８Ｆの上に先鋭化された第２突起２０Ｐが形成される。即ち、この第２突起２０Ｐは、図５で説明した第２上部犠牲層１８の第２凹部１８Ｆの先鋭溝が転写されて、底面周囲の先端（円形縁）が尖った形状となる。
【００３１】
図３（ｇ）では、ＡｌＳｉ材料からなる膜厚１．０μｍ程度の配線部（可動電極１４，固定電極１９に接続される配線）２２がスパッタリング法等にて形成され、この配線部２２は既知のリソグラフィー及びエッチング技術を用いて所定の大きさに加工される。
【００３２】
図４（ｈ）では、シリコン基板１０の裏側から第１下部／上部犠牲層（絶縁層）１１，１２が露出するまで（この犠牲層１１，１２をストッパ層として）、リソグラフィー及びエッチング技術を用いてパターン加工することで、シリコン基板１０の中央部にバックチャンバー２３が形成される。上記エッチング技術としては、ＳＦ６系ガス等による深堀ドライエッチングが用いられる。
【００３３】
図４（ｉ）では、上記バックチャンバー２３を介して第１下部／上部犠牲層１１，１２が除去されると共に、固定電極膜１９の貫通孔１９ａを介して第２下部／上部犠牲層（ＵＳＧ膜）１７，１８が除去される。この犠牲層の除去は、配線材料に対してエッチング選択比の高い沸酸系の混酸水溶液を用いたウェットエッチングにより行われ、これによって、シリコン基板１０と可動電極膜１４の間、そして可動電極膜１４と固定電極膜１９の間が中空構造となる。即ち、第１下部／上部犠牲層１１，１２の残りの部分からなるスペーサ部（支持層）２５に支持されることで、シリコン基板１０−可動電極膜１４間に所定のエアーギャップＧ２が形成され、第２下部／上部犠牲層１７，１８の残りの部分からなるスペーサ部２６に支持されることで、可動電極膜１４−固定電極膜１９間にエアーギャップＧ１が形成される。
【００３４】
そして、図１（Ａ），（Ｂ）にも示されるように、可動電極膜１４上の第１絶縁膜１５には、可動電極膜１４の貫通孔から下側へ突出するように第１突起１５Ｐが形成され、固定電極膜１９上の第２絶縁膜２０には、固定電極膜１９の貫通孔から下側へ突出するように第２突起２０Ｐが形成されることになり、これら第１突起１５Ｐと第２突起２０Ｐは、図１（Ｃ）に示されるように、円形底面の周縁の先端が鋭く尖った絶縁体となる。このような絶縁体の第１突起１５Ｐにより、シリコン基板１０に対する可動電極膜１４の固着が防止され、また絶縁体の第２突起２０Ｐにより、固定電極膜１９に対する可動電極１４の固着が防止される。
【００３５】
上記参考実施例の第１突起１５Ｐ及び第２突起２０Ｐは、露光装置保証内のフォトリソグラフィー技術を使うことができ、その突起長は、第１及び第２下部犠牲層１１，１７の厚み、段差部Ｄ１，Ｄ２の寸法（直径、深さ）で制御でき、また突起先端形状は、第１及び第２上部犠牲層１２，１８の被覆状態（形状）で制御でき、従来よりも安定して作製することが可能となる。
【００３６】
更に、参考第１実施例によれば、可動電極１４と固定電極１９の間の固着だけでなく、可動電極１４とシリコン基板１０の間の固着も防止できるという利点がある。
そして、本発明の実施例は、上記電極膜１４，１９を絶縁膜、上記絶縁膜１５，２０を電極膜とし（それぞれの膜厚は適した厚さに変更し）、この電極膜に対して先鋭化突起を形成するようにしたものである。
また、上記参考第１実施例では、可動電極膜１４、固定電極膜１９の上に絶縁膜１５，２０を形成するようにしたが、本発明の他の実施例は、この可動電極膜１４、固定電極膜１９の下に絶縁膜を形成し、この絶縁膜に先鋭化突起を設けるようにしたものである。
【００３７】
図６には、参考の第２実施例の容量型ＭＥＭＳ素子の製造方法が示されており、この第２実施例は、図７の従来例と同様に電極に突起を形成するものである。
図６において、半導体基板３０の上に、突起３３Ｐの長さと略同一の厚さの下部犠牲層（熱酸化膜）３１が堆積され、レジスト３６を用いたフォトリソグラフィー及びエッチング技術にて下部犠牲層３１の一部が除去されることで、円形の段差部Ｄ３（突起形成領域）が設けられる。その後、最終的な絶縁層の厚みを考慮した上部犠牲層（ＵＳＧ膜）３２を堆積することにより、段差部Ｄ３での上記犠牲層３２の被覆形状（ステップカバレッジ）から、段差部Ｄ３の上方に底面周囲が先鋭溝となる凹部３２Ｆが形成される。この凹部３２Ｆでは、下部犠牲層３１及び上部犠牲層３２の厚み、段差部Ｄ３の寸法を適正に設定することで、所望の先鋭溝が形成できることになる。
【００３８】
次いで、上部犠牲層３２の上に、可動電極３３が形成されると共に、下部／上部犠牲層３１，３２をエッチングするための貫通孔３３ａが形成される。その後、この貫通孔３３ａから下部／上部犠牲層３１，３２をエッチングし、除去することにより、この下部／上部犠牲層３１，３２の一部からなるスペーサ部３４が形成さる。従って、可動電極３３は、スペーサ部３４に支持された状態で、半導体基板３０上に形成された固定電極（或いは信号線）等に対しエアーギャップＧを介して配置されることになる。
【００３９】
そして、上記可動電極３３の下側には、上記凹部３２Ｆの先鋭溝が転写されることで、先鋭化された突起３３Ｐを形成できることになり、この先鋭化された導電体の突起３３Ｐによっても、半導体基板３０側の固定電極等に対する固着が防止される。なお、この突起３３Ｐも、露光装置保証内のフォトリソグラフィー技術を使い、その突起長は、主に下部犠牲層３１の厚みで制御でき、その先端形状は上部犠牲層３２の被覆状態で制御することができる。
【００４０】
上記実施例では、円形の段差部Ｄ１，Ｄ２，Ｄ３とし、突起１５Ｐ，２０Ｐ，３３Ｐは、円形底面の円周縁が尖った形状となるようにしたが、これらの段差部Ｄ１，Ｄ２，Ｄ３はその他の形状でもよく、また突起１５Ｐ，２０Ｐ，３３Ｐは、逆円錐形の先端のように、中心部が先鋭化される形状等としてもよい。
【符号の説明】
【００４１】
１，３０…半導体基板、    ２…犠牲層、
５，１４，３３…可動電極、１０…シリコン基板、
１１…第１下部犠牲層、    １２…第１上部犠牲層、
１２Ｆ…第１凹部、        １５…第１絶縁膜、
１５Ｐ…第１突起、        １７…第２下部犠牲層、
１８…第２上部犠牲層、    １８Ｆ…第２凹部、
１９…固定電極、          ２０…第２絶縁膜、
２０Ｐ…第２突起、        ２３…バックチャンバー、
２５，２６，３４…スペーサ部、
３１…下部犠牲層、        ３２…上部犠牲層、
３２Ｆ…凹部、            ３３Ｐ…突起、
Ｄ１…第１段差部、        Ｄ２…第２段差部、
Ｄ３…段差部。
【図１】
0005973792.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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