(57)【特許請求の範囲】
【請求項１】
入力端子と出力端子と所定のバック利得と所定のブースト利得と所定のデッド時間と所定のオン時間とを有するバックブーストスイッチングレギュレータと、
前記出力端子と前記入力端子との少なくとも一方に結合される制御回路要素であって、前記バックブーストスイッチングレギュレータを制御する、前記制御回路要素と、
を含む装置であって、
前記制御回路要素が、前記バックブーストスイッチングレギュレータのためのパルス幅変調（ＰＷＭ）デューティサイクルを判定するために補償関数を用い、
前記制御回路要素が、プロセッサと、そこに具現化されるコンピュータプログラム製品を備えた記憶媒体とを含み、
前記コンピュータプログラム製品が、
前記補償関数の出力が前記所定のバック利得より小さいときに前記バックブーストスイッチングレギュレータをバックモードで動作させるためのコンピュータコードと、
前記補償関数の前記出力が前記所定のバック利得と中間値との間であるときに前記バックブーストスイッチングレギュレータを第１のブリッジモードで動作させるためのコンピュータコードと、
前記補償関数の前記出力が前記中間値と前記所定のブースト利得との間であるときに前記バックブーストスイッチングレギュレータを第２のブリッジモードで動作させるためのコンピュータコードと、
前記補償関数の前記出力が前記所定のブースト利得より大きいときに前記バックブーストスイッチングレギュレータをブーストモードで動作させるためのコンピュータコードと、
を含み、
前記第１及び第２のブリッジモードにおいて、前記バックブーストスイッチングレギュレータが前記バックモードと前記ブーストモードとの両方を用いて制御され、
前記第１のブリッジモードにおいて、前記バックモードのデューティサイクルが可変であり、前記ブーストモードのデューティサイクルが固定であり、
前記第２のブリッジモードにおいて、前記バックモードのデューティサイクルが固定であり、前記ブーストモードのデューティサイクルが可変である、装置。
【請求項２】
請求項１に記載の装置であって、
前記バックブーストスイッチングレギュレータが、
前記入力端子と第１のスイッチングノードとの間に結合される第１のスイッチと、
前記第１のスイッチングノードと接地との間に結合される第２のスイッチと、
前記第１のスイッチングノードと第２のスイッチングノードとの間に結合されるインダクタと、
前記第２のスイッチングノードと接地との間に結合される第３のスイッチと、
前記第２のスイッチングノードと前記出力端子との間に結合される第４のスイッチと、
を更に含む、装置。
【請求項３】
請求項２に記載の装置であって、
前記補償関数の前記出力が前記所定のバック利得と前記中間値との間であるときに前記バックブーストスイッチングレギュレータを前記第１のブリッジモードで動作させるための前記コンピュータコードが、
前記補償関数の前記出力と第１の一定値との間の差である値を有する第１のデューティサイクルで前記第１のスイッチを動作させるためのコンピュータコードと、
第２の一定値である第２のデューティサイクルで前記第３のスイッチを動作させるためのコンピュータコードと、
を更に含み、
前記第１のブリッジモードにおいて、前記バックブーストスイッチングレギュレータの利得が、前記第１のデューティサイクルと、１と前記第２のデューティサイクルとの間の差の値との商である、装置。
【請求項４】
請求項３に記載の装置であって、
前記補償関数の前記出力が前記中間値と前記所定のブースト利得との間であるときに前記バックブーストスイッチングレギュレータを前記第２のブリッジモードで動作させるための前記コンピュータコードが、
第３の一定値を有する第３のデューティサイクルで前記第１のスイッチを動作させるためのコンピュータコードと、
前記補償関数の前記出力と第４の一定値との間の差である値を有する第４のデューティサイクルで前記第３のスイッチを動作させるためのコンピュータコードと、
を更に含み、
前記第２のブリッジモードにおいて、前記バックブーストスイッチングレギュレータの利得が、前記第３のデューティサイクルと、１と前記第４のデューティサイクルとの間の差の値との商である、装置。
【請求項５】
請求項４に記載の装置であって、
前記制御回路要素が、
前記出力端子に結合される分圧器と、
参照電圧を受け取る誤差増幅器であって、前記分圧器と前記プロセッサとに結合される、前記誤差増幅器と、
を更に含む、装置。
【請求項６】
請求項４に記載の装置であって、
前記プロセッサがデジタルシグナルプロセッサ（ＤＳＰ）である、装置。
【請求項７】
バックブーストスイッチングレギュレータの入力電圧と出力電圧と入力電流と出力電流との少なくとも１つを検出する工程であって、前記バックブーストスイッチングレギュレータが、所定のバック利得と所定のブースト利得と所定のデッド時間と所定のオン時間とを含み、前記バックブーストスイッチングレギュレータが、
入力端子と第１のスイッチングノードとの間に結合される第１のスイッチと、
前記第１のスイッチングノードと接地との間に結合される第２のスイッチと、
前記第１のスイッチングノードと第２のスイッチングノードとの間に結合されるインダクタと、
前記第２のスイッチングノードと接地との間に結合される第３のスイッチと、
前記第２のスイッチングノードと出力端子との間に結合される第４のスイッチと、
を含む、前記検出する工程と、
補償関数の出力が前記所定のバック利得より小さいときに前記バックブーストスイッチングレギュレータをバックモードで動作させる工程であって、前記補償関数が前記バックブーストスイッチングレギュレータのためのＰＷＭデューティサイクルを判定する、前記動作させる工程と、
前記補償関数の前記出力が前記所定のバック利得と中間値との間であるときに前記バックブーストスイッチングレギュレータを第１のブリッジモードで動作させる工程と、
前記補償関数の前記出力が前記中間値と前記所定のブースト利得との間であるときに前記バックブーストスイッチングレギュレータを第２のブリッジモードで動作させる工程と、
前記補償関数の前記出力が前記所定のブースト利得より大きいときに前記バックブーストスイッチングレギュレータをブーストモードで動作させる工程と、
を含む方法であって、
前記第１及び第２のブリッジモードにおいて、前記バックブーストスイッチングレギュレータが前記バックモードと前記ブーストモードとの両方を用いて制御され、
前記第１のブリッジモードにおいて、前記バックモードのデューティサイクルが可変であり、前記ブーストモードのデューティサイクルが固定であり、
前記第２のブリッジモードにおいて、前記バックモードのデューティサイクルが固定であり、前記ブーストモードのデューティサイクルが可変である、方法。
【請求項８】
請求項７に記載の方法であって、
前記補償関数の前記出力が前記所定のバック利得と前記中間値との間であるときに前記バックブーストスイッチングレギュレータを前記第１のブリッジモードで動作させる工程が、
前記補償関数の前記出力と第１の一定値との間の差である値を有する第１のデューティサイクルで前記第１のスイッチを動作させることと、
第２の一定値である第２のデューティサイクルで前記第３のスイッチを動作させることと、
を更に含み、
前記第１のブリッジモードにおいて、前記バックブーストスイッチングレギュレータの利得が、前記第３のデューティサイクルと、１と前記第２のデューティサイクルとの間の差の値との商である、方法。
【請求項９】
請求項８に記載の方法であって、
前記補償関数の前記出力が前記中間値と前記所定のブースト利得との間であるときに前記バックブーストスイッチングレギュレータを前記第２のブリッジモードで動作させる工程が、
第３の一定値を有する第３のデューティサイクルで前記第１のスイッチを動作させることと、
前記補償関数の前記出力と第４の一定値との間の差である値を有する第４のデューティサクルで前記第３のスイッチを動作させることと、
を更に含み、
前記第２のブリッジモードにおいて、前記バックブーストスイッチングレギュレータの利得が、前記第３のデューティサイクルと、１と前記第４のデューティサイクルとの間の差の値との商である、方法。
【請求項１０】
ソーラーセルと、
入力端子と出力端子と所定のバック利得と所定のブースト利得と所定のデッド時間と所定のオン時間とを有するバックブーストスイッチングレギュレータであって、前記入力端子が前記ソーラーセルに結合される、前記バックブーストスイッチングレギュレータと、
前記出力端子に結合される制御回路要素であって、前記バックブーストスイッチングレギュレータを制御する、前記制御回路要素と、
を含む装置であって、
前記制御回路要素が、前記バックブーストスイッチングレギュレータのためのＰＷＭデューティサイクルを判定するために補償関数を用い、
前記制御回路要素が、プロセッサと、そこに具現化されるコンピュータプログラム製品を備えた記憶媒体とを含み、
前記コンピュータプログラム製品が、
前記補償関数の出力が前記所定のバック利得より小さいときに前記バックブーストスイッチングレギュレータをバックモードで動作させるためのコンピュータコードと、
前記補償関数の前記出力が前記所定のバック利得と中間値との間であるときに前記バックブーストスイッチングレギュレータを第１のブリッジモードで動作させるためのコンピュータコードと、
前記補償関数の前記出力が前記中間値と前記所定のブースト利得との間であるときに前記バックブーストスイッチングレギュレータを第２のブリッジモードで動作させるためのコンピュータコードと、
前記補償関数の前記出力が前記所定のブースト利得より大きいときに前記バックブーストスイッチングレギュレータをブーストモードで動作させるためコンピュータコードと、
を含み、
前記第１及び第２のブリッジモードにおいて、前記バックブーストスイッチングレギュレータが前記バックモードと前記ブーストモードとの両方を用いて制御され、
前記第１のブリッジモードにおいて、前記バックモードのデューティサイクルが可変であり、前記ブーストモードのデューティサイクルが固定であり、
前記第２のブリッジモードにおいて、前記バックモードのデューティサイクルが固定であり、前記ブーストモードのデューティサイクルが可変である、装置。
【請求項１１】
請求項１０に記載の装置であって、
前記バックブーストスイッチングレギュレータが、
前記入力端子と第１のスイッチングノードとの間に結合される第１のスイッチと、
前記第１のスイッチングノードと接地との間に結合される第２のスイッチと、
前記第１のスイッチングノードと第２のスイッチングノードとの間に結合されるインダクタと、
前記第２のスイッチングノードと接地との間に結合される第３のスイッチと、
前記第２のスイッチングノードと前記出力端子との間に結合される第４のスイッチと、
を更に含む、装置。
【請求項１２】
請求項１１に記載の装置であって、
前記補償関数の前記出力が前記所定のバック利得と前記中間値との間であるときに前記バックブーストスイッチングレギュレータを前記第１のブリッジモードで動作させるための前記コンピュータコードが、
前記補償関数の前記出力と第１の一定値との間の差である値を有する第１のデューティサイクルで前記第１のスイッチを動作させるためのコンピュータコードと、
第２の一定値である第２のデューティサイクルで前記第３のスイッチを動作させるためのコンピュータコードと、
を更に含み、
前記第１のブリッジモードにおいて、前記バックブーストスイッチングレギュレータの利得が、前記第１のデューティサイクルと、１と前記第２のデューティサイクルとの間の差の値との商である、装置。
【請求項１３】
請求項１２に記載の装置であって、
前記補償関数の前記出力が前記中間値と前記所定のブースト利得との間であるときに前記バックブーストスイッチングレギュレータを前記第２のブリッジモードで動作させるための前記コンピュータコードが、
第３の一定値を有する第３のデューティサイクルで前記第１のスイッチを動作させるためのコンピュータコードと、
前記補償関数の前記出力と第４の一定値との間の差である値を有する第４のデューティサイクルで前記第３のスイッチを動作させるためのコンピュータコードと、
を更に含み、
前記第２のブリッジモードにおいて、前記バックブーストスイッチングレギュレータの利得が、前記第３のデューティサイクルと、１と前記第４のデューティサイクルとの間の差の値との商である、装置。
【請求項１４】
請求項１３に記載の装置であって、
前記制御回路要素が、
前記出力端子に結合される分圧器と、
参照電圧を受け取る誤差増幅器であって、前記分圧器と前記プロセッサとに結合される、前記誤差増幅器と、
を更に含む、装置。
【請求項１５】
請求項１３に記載の装置であって、
前記プロセッサがＤＳＰである、装置。
【請求項１６】
請求項１３に記載の装置であって、
前記ソーラーセルが複数のソーラーセルを更に含む、装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、全般的に電力コンバータに関し、更に特定して言えば、ブリッジトポロジーを用いる電力コンバータに関連する。
【背景技術】
【０００２】
非反転バックモード又はブーストモードにおいて、これら２つのモード間で比較的シームレスに遷移して、動作するためにスイッチングレギュレータ又はスイッチドモード電源を必要とし得るアプリケーションが数多くある。図１に移ると、ブーストモード及びバックモードにおいて動作し得る例示のブリッジ１００を見ることができる。このブリッジ１００は、概して、スイッチＳ１〜Ｓ４及びインダクタＬを用いるＨブリッジであり、インダクタＬは、Ｈブリッジのスイッチングノード間に結合される。バックモードにおいて、スイッチＳ４は閉じられ、Ｓ３は開かれ、パルス幅変調（ＰＷＭ）信号がスイッチＳ１及びＳ２に供給される。代替として、ブーストモードにおいて、スイッチＳ１が閉じられ、Ｓ２が開かれ、ＰＷＭ信号がスイッチＳ３及びＳ４に供給される。
【０００３】
しかし、ブリッジ１００に関する問題は、バックモード及びブーストモード、即ち、オン時間及びデッド時間、の間でシームレスに遷移する能力を制限する幾つかの実用上の制約があることである。バックモードを見ると、例えば、スイッチＳ１（又はＳ２）は、シームレスに１００％デューティサイクルに到達することができない。図２で分かるように、スイッチＳ２は、例えば、最小オン時間ＴＭＩＮ（これは、概して、スイッチＳ２の物理的性質により決まる）を有し、スイッチＳ１のためのＰＷＭ信号の立ち上がり／立ち下がりエッジとスイッチＳ２のためのＰＷＭ信号の立ち下がり／立ち上がりエッジとの間にデッド時間ＴＤＥＡＤがある。１／Ｔの固定周波数（期間ＴのバックモードＤＢＵ倍におけるデューティサイクル）に対するスイッチＳ１（例えば）のための全オン時間が、期間Ｔからこの所定の制約期間を減じたものより大きい（ＤＢＵ×Ｔ＞Ｔ−２ＴＤＥＡＤ−ＴＭＩＮ）場合、レギュレータの利得（ＶＯＵＴ／ＶＩＮ）は、予期される値から逸れる恐れがある。
【０００４】
幾つかの他の従来の回路が下記文献に記載されている。
【特許文献１】米国特許番号第６，１６６，５２７号
【特許文献２】米国特許番号第６，０３７，７５５号
【特許文献３】米国特許公開番号２００９／００３９８５２
【発明の概要】
【０００５】
従って、本発明の例示の一実施例は、改良されたスイッチングレギュレータ装置を提供する。この装置は、入力端子、出力端子、所定のバック利得、所定のブースト利得、所定のデッド時間、及び所定のオン時間を有するバックブーストスイッチングレギュレータと、前記出力端子及び前記入力端子の少なくとも一方に結合され、バックブーストスイッチングレギュレータを制御する制御回路要素とを含む。この制御回路要素は、バックブーストスイッチングレギュレータのためのパルス幅変調（ＰＷＭ）デューティサイクルを判定するために補償関数を用いる。この制御回路要素は、プロセッサ、及びそこに具現化されるコンピュータプログラム製品を備えた記憶媒体を含む。このコンピュータプログラム製品は、補償関数の出力が所定のバック利得より小さいとき、バックブーストスイッチングレギュレータをバックモードで動作させるためのコンピュータコード、補償関数の出力が所定のバック利得と所定のブースト利得との間であるとき、バックブーストスイッチングレギュレータをブリッジモードで動作させるためのコンピュータコード、及び補償関数の出力が所定のブースト利得より大きいとき、バックブーストスイッチングレギュレータをブーストモードで動作させるためのコンピュータコードを含む。
【０００６】
本発明の例示の一実施例に従って、補償関数の出力が所定のバック利得と所定のブースト利得との間であるとき、バックブーストスイッチングレギュレータをブリッジモードで動作させるためのコンピュータコードが、補償関数の出力が所定のバック利得と中間値との間であるとき、バックブーストスイッチングレギュレータを第１のブリッジモードで動作させるためのコンピュータコードと、補償関数の出力がこの中間値と所定のブースト利得との間であるとき、バックブーストスイッチングレギュレータを第２のブリッジモードで動作させるためのコンピュータコードとを更に含む。
【０００７】
本発明の例示の一実施例に従って、バックブーストスイッチングレギュレータは、入力端子と第１のスイッチングノードとの間に結合される第１のスイッチ、第１のスイッチングノードと接地との間に結合される第２のスイッチ、第１のスイッチングノードと第２のスイッチングノードとの間に結合されるインダクタ、第２のスイッチングノードと接地との間に結合される第３のスイッチ、及び第２のスイッチングノードと出力端子との間に結合される第４のスイッチングを更に含む。
【０００８】
本発明の例示の一実施例に従って、補償関数の出力が所定のバック利得と中間値との間であるとき、バックブーストスイッチングレギュレータを第１のブリッジモードで動作させるためのコンピュータコードが、補償関数の出力と第１の一定値との間の差である値を有する第１のデューティサイクルで第１のスイッチを動作させるためのコンピュータコードと、第２の一定値である第２のデューティサイクルで第３のスイッチを動作させるためのコンピュータコードとを更に含み、第１のブリッジモードにおいて、バックブーストスイッチングレギュレータの利得が、第３の一定値と第１のデューティサイクルの値との積である。
【０００９】
本発明の例示の一実施例に従って、補償関数の出力が中間値と所定のブースト利得との間であるとき、バックブーストスイッチングレギュレータを第２のブリッジモードで動作させるためのコンピュータコードが、第４の一定値を有する第３のデューティサイクルで第１のスイッチを動作させるためのコンピュータコードと、補償関数の出力と第５の一定値との間の差である値を有する第４のデューティサイクルで第３のスイッチを動作させるためのコンピュータコードとを更に含み、第２のブリッジモードにおいて、バックブーストスイッチングレギュレータの利得が、第４の一定値と、第６の一定値及び補償関数の出力の差との積である。
【００１０】
本発明の例示の一実施例に従って、制御回路要素は、出力端子に結合される分圧器と、参照電圧を受け取り、分圧器及びプロセッサに結合される誤差増幅器とを更に含む。
【００１１】
本発明の例示の一実施例に従って、プロセッサはデジタルシグナルプロセッサ（ＤＳＰ）である。
【００１２】
本発明の例示の一実施例に従って或る方法が提供される。この方法は、バックブーストスイッチングレギュレータの入力電圧、出力電圧、入力電流、及び出力電流の少なくとも１つを検出する工程を含む。バックブーストスイッチングレギュレータは、所定のバック利得、所定のブースト利得、所定のデッド時間、及び所定のオン時間を含む。また、バックブーストスイッチングレギュレータは、入力端子と第１のスイッチングノードとの間に結合される第１のスイッチ、第１のスイッチングノードと接地との間に結合される第２のスイッチ、第１のスイッチングノードと第２のスイッチングノードとの間に結合されるインダクタ、第２のスイッチングノードと接地との間に結合される第３のスイッチ、及び第２のスイッチングノードと出力端子との間に結合される第４のスイッチを含む。この方法は更に、補償関数の出力が所定のバック利得より小さいとき、バックブーストスイッチングレギュレータをバックモードで動作させる工程、補償関数の出力が所定のバック利得と中間値との間であるとき、バックブーストスイッチングレギュレータを第１のブリッジモードで動作させる工程、補償関数の出力がこの中間値と所定のブースト利得との間であるとき、バックブーストスイッチングレギュレータを第２のブリッジモードで動作させる工程、及び補償関数の出力が所定のブースト利得より大きいとき、バックブーストスイッチングレギュレータをブーストモードで動作させる工程を含む。
【００１３】
本発明の例示の一実施例に従って、補償関数の出力が所定のバック利得と中間値との間であるとき、バックブーストスイッチングレギュレータを第１のブリッジモードで動作させる工程が、補償関数の出力と第１の一定値との間の差である値を有する第１のデューティサイクルで第１のスイッチを動作させる工程と、第２の一定値である第２のデューティサイクルで第３のスイッチを動作させる工程とを更に含み、第１のブリッジモードにおいて、バックブーストスイッチングレギュレータの利得が、第３の一定値と第１のデューティサイクルの値との積である。
【００１４】
本発明の例示の一実施例に従って、補償関数の出力が中間値と所定のブースト利得との間であるとき、バックブーストスイッチングレギュレータを第２のブリッジモードで動作させる工程が、第４の一定値を有する第３のデューティサイクルで第１のスイッチを動作させる工程と、補償関数の出力と第５の一定値との間の差である値を有する第４のデューティサイクルで第３のスイッチを動作させる工程とを更に含み、第２のブリッジモードにおいて、バックブーストスイッチングレギュレータの利得が、第４の一定値と第６の一定値及び補償関数の出力の差との積である。
【００１５】
本発明の例示の一実施例に従って或る装置が提供される。この装置は、ソーラーセルと、入力端子、出力端子、所定のバック利得、所定のブースト利得、所定のデッド時間、及び所定のオン時間を有するバックブーストスイッチングレギュレータであって、入力端子がソーラーセルに結合されるバックブーストスイッチングレギュレータと、出力端子に結合され、バックブーストスイッチングレギュレータを制御する制御回路要素とを含む。制御回路要素は、バックブーストスイッチングレギュレータのためのＰＷＭデューティサイクルを判定するために補償関数を用いる。制御回路要素は、プロセッサと、そこに具現化されるコンピュータプログラム製品を備えた記憶媒体とを含む。コンピュータプログラム製品は、補償関数の出力が所定のバック利得より小さいとき、バックブーストスイッチングレギュレータをバックモードで動作させるためのコンピュータコード、補償関数の出力が所定のバック利得と中間値との間であるとき、バックブーストスイッチングレギュレータを第１のブリッジモードで動作させるためのコンピュータコード、補償関数の出力がこの中間値と所定のブースト利得との間であるとき、バックブーストスイッチングレギュレータを第２のブリッジモードで動作させるためのコンピュータコード、及び補償関数の出力が所定のブースト利得より大きいとき、バックブーストスイッチングレギュレータをブーストモードで動作させるためコンピュータコードを含む。
【図面の簡単な説明】
【００１６】
例示の実施例を添付の図面を参照して説明する。
【図１】図１は従来のブリッジの回路図である。
【図２】図２は、図１のブリッジのオペレーションの制約を図示するタイミング図である。
【図３】図３は、本発明の例示の一実施例に従ったシステムの一例である。
【発明を実施するための形態】
【００１７】
図３は、本発明の例示の一実施例に従ったシステム３００を図示する。システム３００は、概して、ブリッジ１００、ソーラーセル３０２、キャパシタＣ１、分圧器（レジスタＲ１及びＲ２）、誤差増幅器３０８、プロセッサ３０４、及び記憶媒体３０６を含む。総合的に、分圧器（Ｒ１、Ｒ２）、誤差増幅器３０８、プロセッサ３０４、及び記憶媒体３０６は、概して、制御回路要素として動作し、一方、ブリッジ１００及びキャパシタＣ１は概してバックブーストスイッチングレギュレータとして動作する。オペレーションにおいて、入力電圧ＶＩＮ及び入力電流ＩＩＮが、例えばソーラーセル３０２（これは、入力端子に直列又は並列に結合される多数のソーラーセルを含み得る）からスイッチングレギュレータの入力端子に供給されて、出力端子で出力電圧ＶＯＵＴ及び出力電流ＩＯＵＴを生成するようにする。制御回路要素は、出力電圧ＶＯＵＴ及び入力電圧ＶＩＮを測定し、スイッチＳ１〜Ｓ４に対し適切なパルス幅変調（ＰＷＭ）又は制御信号を生成する。誤差増幅器３０８は、プロセッサ３０４がＰＷＭ信号の補正を実行できるように、分圧器からの出力を参照電圧ＲＥＦと比較する。代替の配置において、誤差増幅器３０８及び分圧器が取り除かれ得、それらの機能がプロセッサ３０４によって提供される。他の代替の配置において、ＰＷＭ信号の補正のための出力電圧ＶＯＵＴの代わりに、入力電流ＩＩＮ、出力電流Ιｏｕｔ、又は入力電圧ＶＩＮを用いることができる。また、プロセッサ３０４はデジタル・シグナル・プロセッサ又はＤＳＰとし得る。
【００１８】
従来のブリッジスイッチング又はバックブーストオペレーションの場合、スイッチＳ１／Ｓ３又はＳ２／Ｓ４の対は、ほぼ同じ時間でオン及びオフに切り替えられ、デューティサイクルＤＢＲは、スイッチＳ１／Ｓ３がオンであるサイクルの分数である。このスイッチングモードは、概して、１の利得Ｇ（出力電圧ＶＯＵＴと入力電圧Ｖ１の比）を通してスムーズに動作するが、これはまた、バックモード又はブーストモードのいずれかよりも多くの電力を消散する。この過剰な電力消散は、（２つではなく）４つのアクティブスイッチがあることに概して起因し、また、バックモード（ＩＬ＝ＩＯＵＴ）又はブーストモード（ＩＬ＝ＩＩＮ）のいずれかにおける場合よりも高い平均インダクタ電流ＩＬがあること、即ち、平均インダクタ電流ＩＬが、入力電流ＩＩＮ及び出力電流ＩＯＵＴの合計である（ＩＬ＝ＩＩＮ＋ＩＯＵＴ）こと、に概して起因する。
【００１９】
この平均インダクタ電流ＩＬを低減することは可能であるが、（スイッチＳ１及びＳ２のための）バック側及び（スイッチＳ３及びＳ４のための）ブースト側のデューティサイクルが無関係であると仮定し、かつ、バックデューティサイクルＤＢＵ（又はブーストデューティサイクルＤＢＯ）が、スイッチＳ１（又はＳ３）がオンであるスイッチング期間Ｔの分数を表すと仮定すると、利得Ｇ及びインダクタ電流ＩＬは、下記のように表すことができる。
（１）  Ｇ＝ＶＯＵＴ／ＶＩＮ＝ＤＢＵ／（１−ＤＢＯ）
（２）  ＩＬ＝（ＩＩＮ＋ＩＯＵＴ）／（１＋ＤＢＵ−ＤＢＯ）
【００２０】
示されているように、この利得Ｇは、バックデューティサイクルＤＢＵとブーストデューティサイクルＤＢＯの間の関係が守られる（即ち、ＤＢＵ=Ｇ（１−ＤＢＯ）である）限り、利得Ｇを生成し得るバックデューティサイクルＤＢＵ及びブーストデューティサイクルＤＢＯの組合せの連続があることを示す。また、大きなバックデューティサイクルＤＢＵ及び小さなブーストデューティサイクルＤＢＯは、インダクタ電流ＩＬにおけるかなりの低減を生成することが分かる。概して、これらのデューティサイクルＤＢＵ及びＤＢＯの制御は、ソフトウェアの利用又は、記憶媒体３０６（即ち、フラッシュメモリ）に具現化されるコンピュータプログラム製品の利用を介して、プロセッサ３０４により実行又は実施される。
【００２１】
各ブリッジ（即ち、１００）は、概して、所定のデッド時間、所定のオン時間、所定の最大バック利得、及び所定の最小ブースト利得などの所定の特性を有する。これらの特性の各々は、概して、ブリッジ動作モードに寄与し、典型的に、２つのブリッジモードが用いられる。補償関数Ｄ（これは、プロセッサ３０４により生成され、ＰＷＭデューティサイクルを判定するために用いられる）の出力が所定の最大バック利得より小さいとき、スイッチングレギュレータはバックモードで動作し、補償関数Ｄの出力が所定の最小ブースト利得より大きいとき、スイッチングレギュレータはブーストモードで動作する。しかし、補償関数Ｄの出力が所定の最大バック利得と一定値との間であるとき、スイッチングレギュレータはイニシャルブリッジモードで動作し、このモードでは、
（３）ＤＢＵ＝Ｄ−Ｃ１、及び
（４）ＤＢＯ＝Ｃ２、
であり、Ｃ１及びＣ２は一定値である。ここで、式（１）及び（２）を式（３）及び（４）に適用すると、イニシャルブリッジモードのための、利得Ｇ、及びインダクタ電流ＩＬの入力電流ＩＩＮに対する比は下記の通りである。
（５）  Ｇ＝（Ｄ−Ｃ１）／（１−Ｃ２）
【数１】
0005901635.tif 000002
【００２２】
また、補償関数Ｄの出力が一定値と所定の最小ブースト利得との間であるとき、スイッチングレギュレータはファイナルブリッジモードで動作し、このモードでは、
（７）ＤＢＵ＝Ｃ３、及び
（８）ＤＢＯ＝Ｄ−Ｃ４
であり、Ｃ３及びＣ４は一定値である。ここで、式（１）及び（２）を式（７）及び（８）に適用すると、ファイナルブリッジモードのための、利得Ｇ、及びインダクタ電流ＩＬの入力電流ＩＩＮに対する比は下記の通りである。
（９）Ｇ=Ｃ３／（１−Ｄ＋Ｃ４）
【数２】
0005901635.tif 000003
【００２３】
システム３００のためのブリッジモードのオペレーションを更に示すため、表１の説明のために、スイッチング期間Ｔ、最大バック利得、最小ブースト利得、デッド時間、及びオン時間がそれぞれ、４０００ｎｓ、０．９、１．０２９２、１５０ｎｓ、及び１３３ｎｓであると仮定することができる。
【表１】
0005901635.tif 000004
【００２４】
プロセッサ３０４及び記憶媒体３０６においてこれらのブリッジモードを実現するため、コントローラクロックサイクルに関してブーストデューティサイクルＤＢＯ及びバックデューティサイクルＤＢＵを調節するアルゴリズムが提供される（即ち、ｌ／６０ＭＨｚ＝１６．６７ｎｓ）。下記表２において、このアルゴリズムの一例のための、利得、及びインダクタ電流ＩＬの入力電流ＩＩＮに対する比、バックデューティサイクルＤＢＵ、及びブーストデューティサイクルＤＢＯを見ることができる。
【表２】
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0005901635.tif 000007
【００２５】
この構成の結果、幾つかの利点が実現され得る。まず、バックモード及びブーストモード間の比較的シームレスな遷移があり、これは、入力電圧及び入力電流が概して不動的であるソーラー用途に有用であり得る。また、平均インダクタ電流ＩＬを低減することができ、これにより、スイッチングレギュレータ内の電力損失が低減される。
【００２６】
本発明に関連する技術に習熟した者であれば、説明した例示の実施例に変形が成され得、本発明の特許請求の範囲内で他の実施例を実装し得ることが分かるであろう。
【図１】
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【図２】
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【図３】
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