(57)【特許請求の範囲】
【請求項１】
入力／出力（Ｉ／Ｏ）クラスタであって、
第１のＩ／Ｏパッドの第１の端部に配置された第１のタイプのトランジスタと、前記第１の端部から離して配置された第２のタイプのトランジスタと、を備える前記第１のＩ／Ｏパッドと、
第２のＩ／Ｏパッドの第１の端部に配置された他の第１のタイプのトランジスタと、前記第１の端部から離して配置された他の第２のタイプのトランジスタと、を備える前記第２のＩ／Ｏパッドと、ここにおいて、前記第２のＩ／Ｏパッドは、前記第１のＩ／Ｏパッドに隣接しており、このため、前記第１のタイプのトランジスタは、前記他の第２のタイプのトランジスタに対してよりも前記他の第１のタイプのトランジスタに対してより近接しており、前記第１のＩ／Ｏパッド及び前記第２のＩ／Ｏパッドは、第１のＩ／Ｏパッド対を構成する、
前記第１のＩ／Ｏパッド対と前記第１のＩ／Ｏパッド対に対して側面と側面を隣り合わせに配置された少なくとも１つの追加のＩ／Ｏパッドとを備えるＩ／Ｏパッドの第１の列と、
側面と側面を隣り合わせに配置された複数のＩ／Ｏパッドを備えるＩ／Ｏパッドの第２の列と、を備え、ここにおいて、Ｉ／Ｏパッドの前記第２の列は、Ｉ／Ｏパッドの前記第１の列と隣接しており、このため、Ｉ／Ｏパッドの前記第１の列の前記第１のタイプのトランジスタは、Ｉ／Ｏパッドの前記第２の列の前記第１のタイプのトランジスタと１つの行において整列される、入力／出力（Ｉ／Ｏ）クラスタ。
【請求項２】
前記第１のＩ／Ｏパッド対に電気的に結合された保護回路をさらに備える請求項１に記載のＩ／Ｏクラスタ。
【請求項３】
前記第１のＩ／Ｏパッド及び前記第２のＩ／Ｏパッドは、端部と端部を（end to end）接して配置され、このため、前記第１のタイプのトランジスタは、前記他の第２のタイプのトランジスタに対してよりも前記他の第１のタイプのトランジスタに対してより近接している請求項１に記載のＩ／Ｏクラスタ。
【請求項４】
前記第２のタイプのトランジスタは、各列において互いに隣接して配置される請求項１に記載のＩ／Ｏクラスタ。
【請求項５】
前記Ｉ／Ｏクラスタ内に配置されかつＩ／Ｏパッドの前記第１の列に電気的に結合された第１の保護回路をさらに備え、Ｉ／Ｏパッドの前記第１の列及び前記第１の保護回路は、第１の共通電圧を使用する請求項１に記載のＩ／Ｏクラスタ。
【請求項６】
前記Ｉ／Ｏクラスタ内に配置されかつＩ／Ｏパッドの前記第２の列に電気的に結合された第２の保護回路をさらに備え、Ｉ／Ｏパッドの前記第２の列及び前記第２の保護回路は、前記第１の共通電圧と異なる第２の共通電圧を使用する請求項５に記載のＩ／Ｏクラスタ。
【請求項７】
前記第１の保護回路は、前記第１のＩ／Ｏパッド対と第２のＩ／Ｏパッド対との間に配置される請求項５に記載のＩ／Ｏクラスタ。
【請求項８】
入力／出力（Ｉ／Ｏ）パッドをクラスタ化するための方法であって、
第１のＩ／Ｏパッドをダイ上に配置すること、ここにおいて、前記第１のＩ／Ｏパッドは、前記第１のＩ／Ｏパッドの第１の端部に配置された第１のタイプのトランジスタと、前記第１の端部から離して配置された第２のタイプのトランジスタと、を備える、
第２のＩ／Ｏパッドを前記ダイ上に配置すること、ここにおいて、前記第２のＩ／Ｏパッドは、前記第２のＩ／Ｏパッドの第１の端部に配置された他の第１のタイプのトランジスタと、前記第１の端部から離して配置された他の第２のタイプのトランジスタと、を備え、前記第２のＩ／Ｏパッドは、前記第１のＩ／Ｏパッドに隣接しており、このため、前記第１のタイプのトランジスタは、前記他の第２のタイプのトランジスタに対してよりも前記他の第１のタイプのトランジスタに対してより近接しており、前記第１のＩ／Ｏパッド及び前記第２のＩ／Ｏパッドは、第１のＩ／Ｏパッド対を構成する、
Ｉ／Ｏパッドの第１の列を前記ダイ上に配置すること、ここにおいて、Ｉ／Ｏパッドの前記第１の列は、前記第１のＩ／Ｏパッド対と前記第１のＩ／Ｏパッド対に対して側面と側面を隣り合わせに配置された少なくとも１つの追加のＩ／Ｏパッドとを備える、
Ｉ／Ｏパッドの第２の列を前記ダイ上に配置すること、を備え、ここにおいて、Ｉ／Ｏパッドの前記第２の列は、側面と側面を隣り合わせに配置された複数のＩ／Ｏパッドを備え、Ｉ／Ｏパッドの前記第２の列は、Ｉ／Ｏパッドの前記第１の列と隣接しており、このため、Ｉ／Ｏパッドの前記第１の列の前記第１のタイプのトランジスタは、Ｉ／Ｏパッドの前記第２の列の前記第１のタイプのトランジスタと１つの行において整列される、入力／出力（Ｉ／Ｏ）パッドをクラスタ化するための方法。
【請求項９】
保護回路を前記第１のＩ／Ｏパッドに隣接して配置することと、
前記保護回路を前記第１のＩ／Ｏパッドに電気的に結合すること、とをさらに備える請求項８に記載の方法。
【請求項１０】
各パッド内に第２のタイプのトランジスタを配置することをさらに備え、各パッドは、互いに整列する前記第２のタイプのトランジスタを有し、前記第２のタイプのトランジスタは、前記第１のタイプのトランジスタから離間される請求項８に記載の方法。
【請求項１１】
入力／出力（Ｉ／Ｏ）クラスタを形成するための方法であって、
第１のＩ／Ｏパッドをダイ上に配置すること、ここにおいて、前記第１のＩ／Ｏパッドは、前記第１のＩ／Ｏパッドの第１の端部に配置された第１のタイプのトランジスタを備える、
第２のＩ／Ｏパッドを前記ダイ上に配置すること、ここにおいて、前記第２のＩ／Ｏパッドは、前記第２のＩ／Ｏパッドの第１の端部に配置された他の第１のタイプのトランジスタを備える、前記第１のＩ／Ｏパッドの前記第１の端部は、前記第２のＩ／Ｏパッドの前記第１の端部に接しており、このため、前記第１のタイプのトランジスタは、前記他の第１のタイプのトランジスタと隣接しており、前記第１のＩ／Ｏパッド及び前記第２のＩ／Ｏパッドは、第１のＩ／Ｏパッド対を構成する、
Ｉ／Ｏパッドの第１の列を構成するために前記第１のＩ／Ｏパッド対と少なくとも１つの追加のＩ／Ｏパッドを前記第１のＩ／Ｏパッド対に対して側面と側面を隣り合わせに配置すること、
Ｉ／Ｏパッドの第２の列をＩ／Ｏパッドの前記第１の列と隣接して配置すること、を備え、ここにおいて、Ｉ／Ｏパッドの前記第２の列は、側面と側面を隣り合わせに整列された複数のＩ／Ｏパッドを備え、Ｉ／Ｏパッドの前記第２の列は、配置され、このため、Ｉ／Ｏパッドの前記第１の列の前記第１のタイプのトランジスタは、Ｉ／Ｏパッドの前記第２の列の前記第１のタイプのトランジスタと１つの行において整列される、入力／出力（Ｉ／Ｏ）クラスタを形成するための方法。
【請求項１２】
前記第１のＩ／Ｏパッド対の横に第２のＩ／Ｏパッド対を配置することをさらに備え、前記隣接したＩ／Ｏパッド対の前記第１のタイプのトランジスタは、互いに隣接して配置される、請求項１１に記載の方法。
【請求項１３】
第１の保護回路及び第２の保護回路を前記Ｉ／Ｏクラスタ内に配置すること、
前記第１のＩ／Ｏパッドを前記第１の保護回路に電気的に結合すること、前記第１の保護回路及び前記第１のＩ／Ｏパッドは、第１の電圧を使用すること、
前記第２のＩ／Ｏパッドを前記第２の保護回路に電気的に結合すること、ここにおいて、前記第２の保護回路及び前記第２のＩ／Ｏパッドは、前記第１の電圧と異なる第２の電圧を使用すること、をさらに備える請求項１１に記載の方法。
【請求項１４】
ダイであって、
少なくとも１つの入力／出力（Ｉ／Ｏ）クラスタを備え、各Ｉ／Ｏクラスタは、
第１の複数のＩ／Ｏパッドであって、各々は、前記Ｉ／Ｏパッドの第１の端部に配置された第１のタイプのトランジスタと、前記第１の端部から離して各Ｉ／Ｏパッド上に配置された第２のタイプのトランジスタと、を備える第１の複数のＩ／Ｏパッドと、
第２の複数のＩ／Ｏパッドであって、各々は、前記Ｉ／Ｏパッドの第１の端部に配置された第１のタイプのトランジスタと、前記第１の端部から離して各Ｉ／Ｏパッド上に配置された第２のタイプのトランジスタと、を備える第２の複数のＩ／Ｏパッドと、を備え、前記第１の複数のＩ／Ｏパッドは、第１のタイプのトランジスタの第１の配列及び第２のタイプのトランジスタの第１の配列を有するＩ／Ｏパッドの第１の列を構成するために互いに側面と側面を隣り合わせに整列され、前記第２の複数のＩ／Ｏパッドは、第１のタイプのトランジスタの第２の配列及び第２のタイプのトランジスタの第２の配列を有するＩ／Ｏパッドの第２の列を構成するために互いに側面と側面を隣り合わせに整列され、前記第１の列及び前記第２の列は、前記第２の列の各パッドの第１の端部が前記第１の列の各パッドの第１の端部と隣接するように配置され、第１のタイプのトランジスタの各々の配列が互いに１つの行において隣接している、ダイ。
【請求項１５】
前記第１の列内に配置されかつ前記第１の複数のＩ／Ｏパッドに電気的に結合された第１の保護回路をさらに備え、前記第１の保護回路及び前記第１の複数のパッドは、第１の共通電圧を使用する請求項１４に記載のダイ。
【請求項１６】
前記第２の複数のＩ／Ｏパッドに電気的に結合された第２の保護回路をさらに備え、前記第２の保護回路及び前記第２の複数のＩ／Ｏパッドは、第２の共通電圧を使用する請求項１５に記載のダイ。
【請求項１７】
前記Ｉ／Ｏクラスタは、前記ダイの縁部に配置される請求項１４に記載のダイ。
【請求項１８】
前記ダイ上の前記Ｉ／Ｏクラスタに隣接して配置されたコア回路をさらに備える請求項１４に記載のダイ。
【請求項１９】
前記ダイ上の前記Ｉ／Ｏクラスタに対して離間した関係のコア回路をさらに備える請求項１４に記載のダイ。
【請求項２０】
前記Ｉ／Ｏクラスタは、前記ダイ上の他のＩ／Ｏクラスタと異なる方位で配置される請求項１４に記載のダイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、一般的には半導体デバイスに関するものである。具体的には、集積回路においてＩ／Ｏクラスタを形成するための方法及び装置が説明される。
【背景技術】
【０００２】
集積回路は、従来においては、オンチップ入力／出力（Ｉ／Ｏ）デバイスを用いて外部システムとインタフェースする。これらのＩ／Ｏデバイスは、従来においては、集積回路のコアのための大きな外部負荷を駆動すること及び信号を受信することが可能な双方向性回路である。
【０００３】
従来のワイヤボンド構造においては、ダイは、ダイの縁部（ｅｄｇｅ）の周囲に配置された１つまたはそれより多くのＩ／Ｏパッドを有しており、ダイからの電気リード線がこれらのＩ／Ｏデバイスに接続される。より高いピンカウント及びより低い電圧低下の要求が増大してきているのに従い、より高い対費用効果及びより柔軟な相互接続技術が望ましくなってきている。
【０００４】
ワイヤボンド構造の代替として、フリップチップ相互接続技術は、チップのアクティブエリアを裏返して下向きにする。ワイヤボンド構造とは異なり、チップの表面エリア全体が、ダイの表面上における金属バンプ（ｂｕｍｐ）を用いた相互接続のために利用可能である。金属バンプは、パッケージ基板上にはんだ付けされる。
【０００５】
他の従来手法は、利用可能なダイエリアを利用するために金属バンプをコア内に配置することを含んでいた。しかしながら、技術が小型化し及びダイのサイズが小さくなるのに従い、コア内又はダイの外縁部にパッドを配置することは、チップが要求する大量のＩ／Ｏをダイが収容することを困難にする。その結果、素子間のスペースが小さくなり、静電上の損傷及び低抵抗経路を有する望まれない寄生構造（ｐａｒａｓｉｔｉｃ  ｓｔｒｕｃｔｕｒｅ）の形成が生じてその結果ラッチアップを発生させるリスクを増大させる。さらに、パッドは、その他の回路からスペースをあけて配置することが要求されるため、ダイエリアの低利用及びルーティングの混雑の両方が生じる。
【０００６】
従って、必要とされるのは、静電気放電及びラッチアップのリスクを低減させながら所定のエリアにおけるピンカウントを増加させるための解決方法である。この解決方法は、従来の技法の制約なしでコア内及びダイの縁部にパッドを配置するのを可能にすべきである。
【発明の概要】
【０００７】
本開示は、静電気放電及びラッチアップのリスクを低減させるためにＩ／Ｏパッドをクラスタ化して同種の能動素子（ａｃｔｉｖｅ  ｃｏｍｐｏｎｅｎｔ）を互いに隣り合わせに配置することによって及びこれらのパッドクラスタをダイ上の電子素子付近の非アクティブエリア上に配置することによって、所定のエリアにおけるピンカウントを増加させる方法及び装置を対象とする。
【０００８】
一実施形態においては、Ｉ／Ｏパッドをクラスタ化するための方法は、少なくとも２つのＩ／Ｏパッドをダイ上において互いに隣り合わせに配置することを含む。各パッドは、第１のタイプのトランジスタを含む。Ｉ／Ｏパッドは、互いに整列された第１のタイプのトランジスタを有する。
【０００９】
他の実施形態においては、Ｉ／Ｏクラスタは、第１のＩ／Ｏパッドの第１の端部に配置された第１のタイプのトランジスタ及び第１の端部から離して配置された第２のタイプのトランジスタを有する該第１のＩ／Ｏパッドを含む。第２のＩ／Ｏパッドは、第２のＩ／Ｏパッドの第１の端部に配置された他の第１のタイプのトランジスタ及び第１の端部から離して配置された他の第２のタイプのトランジスタを有する。第２のＩ／Ｏパッドは、第１のＩ／Ｏパッドと隣り合わせに配置され、このため、第１のタイプのトランジスタは、他の第２のタイプのトランジスタよりも他の第１のタイプのトランジスタにより近い。第１のＩ／Ｏパッド及び第２のＩ／Ｏパッドは、第１のＩ／Ｏパッド対を構成する（ｄｅｆｉｎｅ）。
【００１０】
さらに他の実施形態においては、Ｉ／Ｏクラスタを形成するための方法は、第１のＩ／Ｏパッドをダイ上に配置することを含む。第１のＩ／Ｏパッドは、第１のパッドの第１の端部に配置された第１のタイプのトランジスタを含む。第２のＩ／Ｏパッドは、ダイ上に配置される。第２のＩ／Ｏパッドは、第２のパッドの第１の端部に配置された他の第１のタイプのトランジスタを含む。第１のＩ／Ｏパッドの第１の端部は、第２のＩ／Ｏパッドの第１の端部に接し、このため、第１のタイプのトランジスタは、他の第１のタイプのトランジスタと隣り合う。
【００１１】
さらに他の実施形態においては、ダイ装置は、少なくとも１つの入力／出力（Ｉ／Ｏ）クラスタを含む。各Ｉ／Ｏクラスタは、第１の複数のＩ／Ｏパッドを含む。各Ｉ／Ｏパッドは、Ｉ／Ｏパッドの第１の端部に配置された第１のタイプのトランジスタと、第１の端部から離して各Ｉ／Ｏパッド上に配置された第２のタイプのトランジスタと、を含む。第１の複数のＩ／Ｏパッドは、第１のタイプのトランジスタの第１の配列及び第２のタイプのトランジスタの第１の配列を有するＩ／Ｏパッドの第１の列（ｃｏｌｕｍｎ）を構成する（ｄｅｆｉｎｅ）ために互いに整列する。第２の複数のＩ／Ｏパッドは、Ｉ／Ｏパッドの第１の端部に配置された第１のタイプのトランジスタ及び第１の端部から離して各Ｉ／Ｏパッド上に配置された第２のタイプのトランジスタを有する各Ｉ／Ｏパッドを有する。第２の複数のＩ／Ｏパッドは、第１のタイプのトランジスタの第２の配列及び第２のタイプのトランジスタの第２の配列を有するＩ／Ｏパッドの第２の列を構成するために互いに整列する。第１の列及び第２の列は、第１のタイプのトランジスタの各々の配列が互いに隣り合った状態で配置される。
【００１２】
上記は、後記の詳細な説明がより良く理解されうるように、本開示の特徴及び技術的利点をかなり大まかに概説した。本開示の請求項の主題を形成する本開示のさらなる特徴及び利点が後述される。開示される概念及び具体的な実施形態は、本開示の同じ目的を実行するためにその他の構造を変更又は設計するための基礎として簡単に利用可能であることが当業者によって理解されるべきである。該同等の構造は、添付される請求項において述べられる本開示の精神及び適用範囲を逸脱するものではないことが当業者によってさらに自覚されるべきである。その構成及び動作方法の両方に関する、本開示の特徴を表すものであると確信されている斬新な特徴は、さらなる目的及び利点とともに、添付される図と関係させて検討されたときに以下の説明からより良く理解されるであろう。しかしながら、これらの図の各々は、例示及び説明のみを目的として提供されるものであり、本開示の限界の定義であることは意図されないことが明示で理解されるべきである。
【００１３】
本開示のより完全な理解のために、今度は、添付図と関係させて記載された以下の説明が参照される。
【図面の簡単な説明】
【００１４】
【図１】図１は、典型的な無線通信システムを示す図である。
【図２】図２は、従来のＩ／Ｏパッドを示す図である。
【図３】図３は、Ｉ／Ｏクラスタを形成するためのパッドの典型的な配置を示す図である。
【図４】図４は、Ｉ／Ｏクラスタを形成するためのパッドの他の典型的な配置を示す図である。
【図５】図５は、Ｉ／Ｏクラスタを形成するためのパッドのさらに他の典型的な配置を示す図である。
【詳細な説明】
【００１５】
１つまたはそれより多くの実施形態の詳細な説明が、これらの実施形態の原理を例示する添付図とともに以下において提供される。実施形態の適用範囲は、請求項のみによって限定され、数多くの代替、修正及び同等物を包含する。数多くの具体的な詳細が以下の説明において示される。これらの詳細は、例示することを目的とするにすぎず、実施形態は、これらの具体的な詳細の一部又は全部がなくとも請求項により実践することができる。
【００１６】
図１は、典型的な無線通信システムを示す図である。幾つかの実施形態においては、システム１００は、遠隔ユニット１２０乃至１２４と、基地局１５０乃至１５２と、を含む。典型的な無線通信システムは、数多くのこれらよりも多い遠隔ユニット及び基地局を有することが可能であることを認識することができる。遠隔ユニット１２０乃至１２４は、以下においてさらに詳細に説明されるように、Ｉ／Ｏクラスタを有する半導体デバイス１３０乃至１３４を含む。図１は、基地局１５０乃至１５２及び遠隔ユニット１２０乃至１２４からの順方向リンク信号１８０及び遠隔ユニット１２０乃至１２４から基地局１５０乃至１５２への逆方向リンク信号１９０を示す。
【００１７】
その他の実施形態においては、図１の遠隔ユニット１２０は、移動電話として示され、遠隔ユニット１２２は、ポータブルコンピュータとして示され、遠隔ユニット１２４は、無線ローカルループシステムにおける固定位置の遠隔ユニットとして示される。例えば、遠隔ユニットは、携帯電話、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、ポータブルデータユニット、例えば、パーソナルデータアシスタント、又は固定位置のデータユニット、例えば、計器読み取り装置、であることができる。図１は、本開示の教示による遠隔ユニットを示すが、本開示は、これらの典型的な例示されるユニットに限定されない。開示されるデバイスは、半導体デバイスを含むあらゆるデバイスにおいて適切に採用することが可能である。
【００１８】
図２は、従来のＩ／Ｏパッド構成を示す図である。ここでは、Ｉ／Ｏパッド２００は、パッド２０２と、ｐｍｏｓトランジスタ２０４と、ｎｍｏｓトランジスタ２０６と、パッド論理回路２０８と、パッド接点２１０と、を含む。幾つかの従来の手法においては、パッド２０２は、チップの外部から負荷を駆動するためにｐｍｏｓトランジスタ２０４及びｎｍｏｓトランジスタ２０６を用いる。パッド２０２は、プリドライバと、レベルシフタ（ｌｅｖｅｌ  ｓｈｉｆｔｅｒ）と、その他の論理回路と、を含むことができるパッド論理回路２０８を用いる。パッド接点２１０は、コア回路及びパッケージデバイスにパッド２０２を接続する。その他の従来の手法においては、ｐｍｏｓトランジスタ２０４をｎｍｏｓトランジスタ２０６から分離するためにこれらのｐｍｏｓトランジスタとｎｍｏｓトランジスタとの間にスペース２１８が備えられる。さらに、ｎｍｏｓトランジスタ２０６及びパッド論理回路２０８を分離するためにこれらの２つの素子間にスペース２２０も設けられる。分離は、ｐｍｏｓトランジスタ２０４及びｎｍｏｓトランジスタ２０６が互いの間において低抵抗経路を有する望まれない寄生デバイスを生み出してラッチアップを引き起こすことを理由に望まれる。さらに、パッド２０２は、ダイ上のコア回路の隣に配置し、パッド２０２をダイ上の能動回路素子から分離するためにパッド２０２の周囲においてスペース（例えば、スペース２１２乃至２１６）、ガードバンド、ガードリング、ウェルタイ（ｗｅｌｌ  ｔｉｅ）、基板タイ、等を設けるようにすることができる。しかしながら、この手法は、集積回路のサイズが縮小されるのに従い及びより多くのＩ／Ｏパッドの必要性が増大するのに従って使用するのがより困難になりつつある。
【００１９】
図３は、バッド３０２及び３０４と、第１の端部３１４及び３１６において隣り合わせでそれぞれ配置されたｐｍｏｓトランジスタ３１８及び３２０と、パッド３０２及び３０４上においてただしｐｍｏｓトランジスタ３１８及び３２０からスペースをあけて配置されたｎｍｏｓトランジスタ３２２及び３２４と、パッド論理回路３２６及び３２８と、パッド接点３３０及び３３２と、を含むＩ／Ｏクラスタ３００を形成するためのパッドの典型的な配置を示す。例示される実施形態においては、Ｉ／Ｏクラスタ３００は、ダイのアクティブエリア上に配置することができるパッド対を形成するための２つの非常に接近して配置されたパッドから成る。静電気による損傷及びラッチアップを防止するためにコア回路から十分にスペースをあけて配置するために複数のＩ／Ｏクラスタ３００をダイ上に配置することができる。図３に示される実施形態においては、パッド３０２及び３０４は、互いに端部が接しており、各パッド３０２及び３０４のｐｍｏｓトランジスタは互いに直ぐ隣り合わせに配置され、このため、これらのパッド間のスペースが縮小される。ｐｍｏｓトランジスタ３１８と３２０との間の縮小されたスペースは、同種の隣り合うトランジスタ、例えば、２つのｐｍｏｓトランジスタ又は２つのｎｍｏｓトランジスタ、の間での静電気による損傷又はラッチアップのリスクが最小であることを理由に可能になる。従って、同種のトランジスタを互いに隣り合わせに配置することは、パッド３０２及び３０４内又はパッド３０２及び３０４の周囲において低抵抗経路を有する望まれない寄生構造を形成するリスクを低減させる。
【００２０】
パッド３０２及び３０４は、ｎｍｏｓトランジスタ３２２及び３２４を有することもできる。しかしながら、ｎｍｏｓトランジスタ３２２及び３２４は、ラッチアップのリスクを低減させるためにｐｍｏｓトランジスタ３１８及び３２０から十分な距離又はギャップ３３４だけ離して配置される。一例においては、低抵抗経路を有する望まれない寄生構造が形成されるのを防止するためにシールドデバイスであることができるガードリング（示されていない）がギャップ３３４の所在場所内に配置される。その他の例においては、ギャップ３３４（トランジスタ間のギャップと同じ又は異なるサイズ）は、ｎｍｏｓトランジスタをパッド論理回路から分離することもできる。パッド接点３３０及び３３２は、第２の端部３１０及び３１２にそれぞれ配置され、又はパッド３０２及び３０４のその他の適切な場所に配置することが可能であり、このため、パッド全体における又はその他の能動素子までのルーティング距離を短縮することができる。パッド論理回路３２６及び３２８は、第２の端部３１０及び３１２の近くにそれぞれ配置され、その結果、ｎｍｏｓトランジスタ３２２及び３２４と第２の端部との間において追加のスペースが確保され、それは、低抵抗経路を有する望ましくない寄生構造が形成されるのを防止することができる。一実施形態においては、パッド３０２及び３０４は、トランジスタ（例えば、ｐｍｏｓトランジスタ３１８乃至３２０、ｎｍｏｓトランジスタ３２２乃至３２４）と外部回路との間におけるさらなるラッチアップを防止するために、スペース３０６及び３０８を用いることによってダイ上の外部回路からスペースをあけて配置することができる。幾つかの実施形態においては、Ｉ／Ｏクラスタ３００及び上述される要素は、変えることができ及び提供される機能、構造、構成、実装、又は例に限定されない。
【００２１】
図４は、バッド４０２及び４０４と、ｐｍｏｓトランジスタ４１８及び４２０と、ｎｍｏｓトランジスタ４２２及び４２４と、パッド論理回路４２６及び４２８と、パッド接点４３０及び４３２と、を含むＩ／Ｏクラスタ４００を形成するためのパッドの他の典型的な配置を示す。Ｉ／Ｏクラスタ４００内のパッド４０２及び４０４は、図３に示されるように端部と端部ではなく側面と側面が接しており、このため、ｐｍｏｓトランジスタ４１８及び４２０は互いに隣り合っている。ｐｍｏｓトランジスタ４１８及び４２０は同種であるため、これらのｐｍｏｓトランジスタ間ではスペースを設ける必要がない。同様に、ｎｍｏｓトランジスタ４２２及び４２４も互いに隣り合わせになり、ｎｍｏｓトランジスタ４２２とｎｍｏｓトランジスタ４２４との間にはスペースは要求されない。図３の実施形態と関係させて前述されたように、ｎｍｏｓトランジスタ４２２及び４２４は、ギャップ４３４の所在場所においてギャップ、スペース、ガードリング、ガードバンド又はその他のシールドデバイスを用いて、パッド４０２及び４０４の第１の端部４１０及び４１２上に所在するｐｍｏｓトランジスタ４１８及び４２０からスペースをあけて配置される。パッド内又はパッド周囲において低抵抗経路を有する望まれない寄生デバイスを形成するリスクを低減させるために同種のトランジスタを互いに隣り合わせに配置することは、Ｉ／Ｏクラスタによって占有されるスペース内に配置することができるパッド数、そして従って接点数、を増加させることを可能にする。パッド接点４３０及び４３２は、パッド４０２及び４０４上において第２の端部４１４及び４１６に、又はパッド４０２及び４０４のその他の適切な場所に、配置される。さらに、パッド論理回路４２６及び４２８は、第２の端部４１４及び４１６の近くに配置され、それは、パッド４０２及び４０４内又はパッド４０２及び４０４の周囲において低抵抗経路を有する望まれない寄生構造が形成されるのを防止するための追加のスペースを提供する。一実施形態においては、パッド４０２及び４０４は、トランジスタ（例えば、ｐｍｏｓトランジスタ４１８及び４２０、ｎｍｏｓトランジスタ４２２及び４２４）と外部回路との間において低抵抗経路を有するさらなる望まれない寄生構造が形成されるのを防止するために、スペース４０６、４０７、及び４０８を用いることによってダイ上において外部回路からスペースをあけて配置することができる。一例においては、Ｉ／Ｏクラスタ４００は、ダイの縁部の近くに又は上に配置することができる。幾つかの実施形態においては、Ｉ／Ｏクラスタ４００及び上述される要素は、変えることができ及び上記の開示に限定されない。
【００２２】
図５は、各々がｐｍｏｓトランジスタ５１６、ｎｍｏｓトランジスタ５１８、及びパッド接点５２２を有する複数のパッド５０２を有するＩ／Ｏクラスタ５００を形成するためのパッドのさらに他の典型的な配置を示す。パッド５０２の各々は、レベルシフティング（ｌｅｖｅｌ  ｓｈｉｆｔｉｎｇ）、信号受信、信号駆動、又はその他のＩ／Ｏ関連機能を提供する（図３及び４に示されるそれらに類似する）パッド論理回路５２０も含むことができる。Ｉ／Ｏクラスタ５００は、保護回路５２４及び５２６も有する。Ｉ／Ｏクラスタ５００のパッド５０２は、同種のトランジスタが互いに隣り合う形で配列され、このため、パッド間のスペース（例えば、図２に示されるようなスペース２１２、２１４及び２１６）を取り除くことができ、パッドはスペースなしで互いに接することができる。スペースを取り除くことによって、Ｉ／Ｏクラスタ５００は、縮小された面積を占有し、その一方でクラスタによって提供される接点（例えば、パッド接点５２２）を有するパッド（例えば、パッド５０２）の数を増加させることができる。トランジスタ間の特定の距離は、鋳造上の要求又はその他の製造工程上の要求によって定めることができる。パッドの各々は、パッド接点５２２も含み、それらは、例示される実施形態においては、Ｉ／Ｏクラスタ５００の第１のタイプの縁部５０８上に配置され、このため、各パッド接点は、Ｉ／Ｏクラスタ５００の第１のタイプの縁部５０８に沿ってアクセス可能である。ここにおいて用いられる場合において、句“第１のタイプの縁部”は、概して、パッド接点５２２を含むＩ／Ｏクラスタ５００の縁部を意味する。各パッドのパッド接点５２２は、ダイ回路からパッドを通って外部回路までの電気的経路を提供するために、はんだバンプ（示されていない）に典型的に結合される。様々な実施形態において、最も近くのトランジスタ（例えば、ｎｍｏｓトランジスタ５１８）とパッドの第２の端部（例えば、図３の端部３１０及び３１２）との間には十分なスペースが存在するため、第１のタイプの縁部に沿った低抵抗経路を有する望まれない寄生構造を形成するリスクは取るに足らないものである。
【００２３】
Ｉ／Ｏクラスタ５００は、互いに隣り合わせに配置され及び単一の列であることができるパッド５０４の第１の列内に整列された複数のパッドを含む。Ｉ／Ｏクラスタ５００が、図３に示されるように複数の接するＩ／Ｏ対を用いて形成される場合は、第２の列５０６は、第１の列５０４と隣り合わせに配置される。この配列においては、列５０６は、各パッドの第１の端部が第１の列５０４内の各パッドの第１の端部に接するような方位に向けられ、このため、パッド間の不要なスペースが取り除かれる。第１の列５０４及び第２の列５０６を互いに隣り合わせに整列させることは、その結果、各ｐｍｏｓトランジスタがその他のｐｍｏｓトランジスタと隣り合わせに配置され、列間のラッチアップを低減させる。各列内においてパッドを整列させることは、ｎｍｏｓトランジスタ５１８を同じ列内のその他のパッド内の隣り合わせのｎｍｏｓトランジスタとも整列させ、このためラッチアップが生じない可能性が高い。
【００２４】
Ｉ／Ｏクラスタ５００は、ダイ上において低利用エリアに配置することができる。Ｉ／Ｏクラスタ５００は、ダイ上においてその他の能動素子、例えばＩ／Ｏクラスタ又はコア回路、の近くに配置することができる。Ｉ／Ｏクラスタ５００は、Ｉ／Ｏクラスタの第２のタイプの縁部５１０におけるほうがより弱いラッチアップ保護が提供されるため、第２のタイプの縁部５１０の周囲に所在するスペース５１２を残すことによってその他の能動素子（例えば、Ｉ／Ｏクラスタ、コア回路）からスペースをあけて配置される。例えば、低抵抗経路を有する望まれない寄生構造物が第２のタイプの縁部５１０内又は第２のタイプの縁部５１０の周囲において形成され、ラッチアップ及びトランジスタ（例えば、ｐｍｏｓトランジスタ５１６、ｎｍｏｓトランジスタ５１８）の静電気による損傷のリスクを増大させる可能性がある。ここにおいて用いられる場合において、句“第２のタイプの縁部”は、ｐｍｏｓトランジスタ及びｎｍｏｓトランジスタの両方に近いＩ／Ｏクラスタ５００の縁部を概して意味する。幾つかの実施形態においては、スペース５１２は、Ｉ／Ｏクラスタ内において用いられる各デバイスの電子的公差レベルを決定することができる鋳造上の要求又はその他の製造工程上の要求によって定めることができる。その他の実施形態においては、Ｉ／Ｏクラスタ５００のサイズの設定は、パッド５０２内部において生じる電力バスの抵抗、及びパッド内の各デバイスの静電気放電公差限度によって定めることができる。
【００２５】
Ｉ／Ｏクラスタ５００は、１つまたはそれより多くの保護回路、例えば、保護回路５２４及び５２６、を含むこともできる。一実施形態においては、保護回路５２４は、列５０４の中央に配置された状態が示され、このため、パッドと保護回路との間のルーティング距離が短縮される。他の実施形態においては、保護回路５２４は、Ｉ／Ｏクラスタ５００内の異なる場所に配置することができる。例えば、保護回路５２４は、パッドの第１の組５３０とパッドの第２の組５３２との間に配置することができ、それらはすべて共通電圧を使用することができる。幾つかの実施形態においては、保護回路５２４及び保護回路５２６は、パッドの第１の組５３０及びパッドの第２の組５３２にそれぞれ電気的に結合する。その他の実施形態においては、Ｉ／Ｏクラスタ５００内のその他のパッドは、保護回路５２４又は保護回路５２６に電気的に結合することができる。保護回路５２４及び５２６は、各パッドにおいて用いられるデバイスに従って電圧レール（例えば、パッド電源、コア電源、又はその他）を用いるように構成される。保護回路５２４及び５２６は、Ｉ／Ｏクラスタの動作に対して悪影響を及ぼす可能性があるＥＳＤ損傷からパッドを保護する回路の一部である。その他の実施形態においては、存在する電圧レールの数に依存して追加の保護回路をＩ／Ｏクラスタ５００内に配置することができる。例えば、集積回路は、２つ以上のパッド電源（例えば、３．３Ｖ、３．６Ｖ又はその他）又はコア電源（例えば、１．５Ｖ、１．８Ｖ又はその他）を用いることができる。幾つかの例においては、保護回路５２４及び５２６は、電圧クランプとして構成することができる。幾つかの実施形態においては、Ｉ／Ｏクラスタ５００及び上述される要素は変えることができ及び提供される機能、構造、構成、実装、又は例に限定されない。
【００２６】
本開示は、ダイ上における複数のＩ／Ｏクラスタの効率的なフロアプラニング（ｆｌｏｏｒ  ｐｌａｎｎｉｎｇ）を可能にする。Ｉ／Ｏクラスタは、低利用エリア内、ダイの縁部に沿って又は高い近接性を要求する回路を有するエリア上のいずれであるかにかかわらず、ダイ上のあらゆるエリアに配置することができる。幾つかの実施形態においては、Ｉ／Ｏクラスタは、高速アクセスを必要とするか又はノイズに敏感であるか又はその他の高い近接性を要する高速回路又はその他のタイプの回路の近くに配置される。必要なときには、Ｉ／Ｏクラスタは、ラッチアップを防止するために（図５に示される）スペース５１２を用いて近隣素子からスペースをあけて配置される。ある場合には、フロアプランニングのプロセス中にコア回路が最初に配置され、その後にＩ／Ｏ回路が配置される。その他の場合には、フロアプランニング中にＩ／Ｏ回路が最初に配置され、その後にコア回路がＩ／Ｏ回路の周囲に配置される。
【００２７】
本発明及びその利点が詳細に説明されているが、添付される請求項によって定義される本発明の精神及び適用範囲から逸脱することなしに様々な変更、置換及び修正をここにおいて行うことができることが理解されるべきである。さらに、本出願の適用範囲は、明細書において説明されるプロセス、機械、製造、物質の組成、手段、方法及びステップの特定の実施形態に限定されることは意図されない。当業者は、既存であるか又はのちに開発されることになるかにかかわらず、ここにおいて説明される対応する実施形態と実質的に同じ機能を果たすか又は実質的に同じ結果を達成させるプロセス、機械、製造、物質の組成、手段、方法、又はステップを本発明により利用できることを本発明の開示から容易に理解するであろう。従って、添付される請求項は、該プロセス、機械、製造、物質の組成、手段、方法、又はステップをそれらの適用範囲内に含めることが意図される。
下記に出願時の請求項１−２３に対応する記載を付記１−２３として表記する。
付記１
入力／出力（Ｉ／Ｏ）クラスタであって、
第１のＩ／Ｏパッドの第１の端部に配置された第１のタイプのトランジスタと、前記第１の端部から離して配置された第２のタイプのトランジスタと、を備える前記第１のＩ／Ｏパッドと、
第１の端部に配置された他の第１のタイプのトランジスタと、前記第１の端部から離して配置された他の第２のタイプのトランジスタと、を備える前記第２のＩ／Ｏパッドと、を備え、前記第２のＩ／Ｏパッドは、前記第１のＩ／Ｏパッドと隣接しており、前記第１のタイプのトランジスタは、前記他の第２のタイプのトランジスタに対してよりも前記他の第１のタイプのトランジスタに対してより近接しており、前記第１のＩ／Ｏパッド及び前記第２のＩ／Ｏパッドは、第１のＩ／Ｏパッド対を構成する、入力／出力（Ｉ／Ｏ）クラスタ。
付記２
前記第１のＩ／Ｏパッド対に電気的に結合された保護回路をさらに備える付記１に記載のＩ／Ｏクラスタ。
付記３
前記第１のＩ／Ｏパッド及び前記第２のＩ／Ｏパッドは、端部と端部を隣合わせて（end to end）配置され、このため、前記第１のタイプのトランジスタは、前記他の第２のタイプのトランジスタに対してよりも前記他の第１のタイプのトランジスタに対してより近接している付記１に記載のＩ／Ｏクラスタ。
付記４
前記第１のＩ／Ｏパッド及び前記第２のＩ／Ｏパッドは、側面と側面を隣合わせて（side by side）配置され、このため、前記第２のタイプのトランジスタは、前記他の第１のタイプのトランジスタに対してよりも前記他の第２のタイプのトランジスタに対してより近接している付記１に記載のＩ／Ｏクラスタ。
付記５
前記第１のＩ／Ｏパッド対と前記第１のＩ／Ｏパッド対に対して側面と側面を隣り合わせに配置された少なくとも１つの追加のＩ／Ｏパッドとを備えるＩ／Ｏパッドの第１の列と、
側面と側面を隣り合わせに配置された複数のＩ／Ｏパッドを備えるＩ／Ｏパッドの第２の列と、をさらに備え、Ｉ／Ｏパッドの前記第２の列は、Ｉ／Ｏパッドの前記第１の列に接しており、このため、Ｉ／Ｏパッドの前記第１の列の前記第１のタイプのトランジスは、Ｉ／Ｏパッドの前記第２の列の前記第１のタイプのトランジスタと１つの行において整列される付記４に記載のＩ／Ｏクラスタ。
付記６
前記第２のタイプのトランジスタは、各列において互いに隣接して配置される付記５に記載のＩ／Ｏクラスタ。
付記７
前記Ｉ／Ｏクラスタ内に配置されかつＩ／Ｏパッドの前記第１の列に電気的に結合された第１の保護回路をさらに備え、Ｉ／Ｏパッドの前記第１の列及び前記第１の保護回路は、第１の共通電圧を使用する付記５に記載のＩ／Ｏクラスタ。
付記８
前記Ｉ／Ｏクラスタ内に配置されかつＩ／Ｏパッドの前記第２の列に電気的に結合された第２の保護回路をさらに備え、Ｉ／Ｏパッドの前記第２の列及び前記第２の保護回路は、前記第１の共通電圧と異なる第２の共通電圧を使用する付記７に記載のＩ／Ｏクラスタ。
付記９
前記第１の保護回路は、前記第１のＩ／Ｏパッド対と前記第２のＩ／Ｏパッド対との間に配置される付記７に記載のＩ／Ｏクラスタ。
付記１０
入力／出力（Ｉ／Ｏ）パッドをクラスタ化するための方法であって、
少なくとも２つのＩ／Ｏパッドをダイ上において互いに隣接して配置することを備え、各パッドは、第１のタイプのトランジスタを備え、前記Ｉ／Ｏパッドは、互いに整列された前記第１のタイプのトランジスタを有する、入力／出力（Ｉ／Ｏ）パッドをクラスタ化するための方法。
付記１１
保護回路を前記Ｉ／Ｏパッドに隣接して配置することと、
前記保護回路を前記Ｉ／Ｏパッドに電気的に結合すること、とをさらに備える付記１０に記載の方法。
付記１２
各パッド内に第２のタイプのトランジスタを配置することをさらに備え、各パッドは、互いに整列する前記第２のタイプのトランジスタを有し、前記第２のタイプのトランジスタは、前記第１のタイプのトランジスタから離間される付記１０に記載の方法。
付記１３
入力／出力（Ｉ／Ｏ）クラスタを形成するための方法であって、
第１のＩ／Ｏパッドをダイ上に配置すること、ここにおいて、前記第１のＩ／Ｏパッドは、前記第１のＩ／Ｏパッドの第１の端部に配置された第１のタイプのトランジスタを備える、
第２のＩ／Ｏパッドを前記ダイ上に配置すること、ここにおいて、前記第２のＩ／Ｏパッドは、前記第２のＩ／Ｏパッドの第１の端部に配置された他の第１のタイプのトランジスタを備える、前記第１のＩ／Ｏパッドの前記第１の端部は、前記第２のＩ／Ｏパッドの前記第１の端部に接しており、このため、前記第１のタイプのトランジスタは、前記他の第１のタイプのトランジスタと隣接しており、前記第１のＩ／Ｏパッド及び前記第２のＩ／Ｏパッドは、第１のＩ／Ｏパッド対を構成する、
を備える、入力／出力（Ｉ／Ｏ）クラスタを形成するための方法。
付記１４
前記第１のＩ／Ｏパッド対の横に第２のＩ／Ｏパッド対を配置することをさらに備え、前記隣接したＩ／Ｏパッド対の前記第１のタイプのトランジスタは、互いに隣接して配置される、付記１３に記載の方法。
付記１５
Ｉ／Ｏパッドの第１の列を構成するために第１の複数のＩ／Ｏパッドを側面と側面を隣り合わせにかつ前記第１のＩ／Ｏパッド対の前記第１のＩ／Ｏパッドに隣接して配置すること、および
Ｉ／Ｏパッドの前記第１の列をＩ／Ｏパッドの第２の列に接しさせること、このため、Ｉ／Ｏパッドの前記第１の列の前記第１のタイプのトランジスタはＩ／Ｏパッドの前記第２の列の前記第１のトランジスタと１列に整列されることをさらに備え、Ｉ／Ｏパッドの前記第２の列は、側面と側面を隣り合わせにかつ前記第１のＩ／Ｏパッド対の前記第２のＩ／Ｏパッドに隣接して配置された第２の複数のＩ／Ｏパッドを備える、付記１３に記載の方法。
付記１６
第１の保護回路及び第２の保護回路を前記Ｉ／Ｏクラスタ内に配置すること、
前記第１のＩ／Ｏパッドを前記第１の保護回路に電気的に結合すること、前記第１の保護回路及び前記第１のＩ／Ｏパッドは、第１の電圧を使用すること、
前記第２のＩ／Ｏパッドを前記第２の保護回路に電気的に結合すること、ここにおいて、前記第２の保護回路及び前記第２のＩ／Ｏパッドは、前記第１の電圧と異なる第２の電圧を使用すること、をさらに備える付記１３に記載の方法。
付記１７
ダイであって、
少なくとも１つの入力／出力（Ｉ／Ｏ）クラスタを備え、各Ｉ／Ｏクラスタは、
第１の複数のＩ／Ｏパッドであって、各々は、前記Ｉ／Ｏパッドの第１の端部に配置された第１のタイプのトランジスタと、前記第１の端部から離して各Ｉ／Ｏパッド上に配置された第２のタイプのトランジスタと、を備える第１の複数のＩ／Ｏパッドと、
第２の複数のＩ／Ｏパッドであって、各々は、前記Ｉ／Ｏパッドの第１の端部に配置された第１のタイプのトランジスタと、前記第１の端部から離して各Ｉ／Ｏパッド上に配置された第２のタイプのトランジスタと、を備える第２の複数のＩ／Ｏパッドと、を備え、前記第１の複数のＩ／Ｏパッドは、第１のタイプのトランジスタの第１の配列及び第２のタイプのトランジスタの第１の配列を有するＩ／Ｏパッドの第１の列を構成するために互いに整列され、前記第２の複数のＩ／Ｏパッドは、第１のタイプのトランジスタの第２の配列及び第２のタイプのトランジスタの第２の配列を有するＩ／Ｏパッドの第２の列を構成するために互いに整列され、前記第１の列及び前記第２の列は、第１のタイプのトランジスタの各々の配列が互いに隣接して配置される、ダイ。
付記１８
前記第１の列内に配置されかつ前記第１の複数のＩ／Ｏパッドに電気的に結合された第１の保護回路をさらに備え、前記第１の保護回路及び前記第１の複数のパッドは、第１の共通電圧を使用する付記１７に記載のダイ。
付記１９
前記第２の複数のＩ／Ｏパッドに電気的に結合された第２の保護回路をさらに備え、前記第２の保護回路及び前記第２の複数のＩ／Ｏパッドは、第２の共通電圧を使用する付記１７に記載のダイ。
付記２０
前記Ｉ／Ｏクラスタは、前記ダイの縁部に配置される付記１７に記載のダイ。
付記２１
前記ダイ上の前記Ｉ／Ｏクラスタに隣接して配置されたコア回路をさらに備える付記１７に記載のダイ。
付記２２
前記ダイ上の前記Ｉ／Ｏクラスタに対して離間した関係のコア回路をさらに備える付記１７に記載のダイ。
付記２３
前記Ｉ／Ｏクラスタは、前記ダイ上の他のＩ／Ｏクラスタと異なる方位で配置される付記１７に記載のダイ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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