(57)【特許請求の範囲】
【請求項１】
基板の上方に設けられた第１半導体層と、
前記第１半導体層の上側に接する電子走行層と、
前記電子走行層の上側に接する第２半導体層とを備え、
前記電子走行層は、第１井戸層、中間障壁層、第２井戸層を順に積層させた構造を含む２重量子井戸層であり、
前記中間障壁層の伝導帯のエネルギーは、前記第１半導体層及び前記第２半導体層の伝導帯のエネルギーよりも低く、
前記第１井戸層及び前記第２井戸層の伝導帯のエネルギーと前記中間障壁層の伝導帯のエネルギーとの間に基底準位が形成され、前記中間障壁層の伝導帯のエネルギーと前記第１半導体層及び前記第２半導体層の伝導帯のエネルギーとの間に第１励起準位が形成され、基底準位の電子は、前記第１井戸層及び前記第２井戸層のそれぞれに１つのピークを持って存在し、第１励起準位の電子は、前記第１井戸層及び前記第２井戸層のそれぞれに１つのピークを持って存在することを特徴とする半導体装置。
【請求項２】
前記第１井戸層及び前記第２井戸層は、同一の材料・組成の半導体層であることを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記第１井戸層及び前記第２井戸層は、異なる材料・組成の半導体層であることを特徴とする、請求項１に記載の半導体装置。
【請求項４】
前記２重量子井戸層は、下部障壁層、前記第１井戸層、前記中間障壁層、前記第２井戸層、上部障壁層を順に積層させた構造を有することを特徴とする、請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記下部障壁層、前記中間障壁層及び前記上部障壁層は、同一の材料・組成の半導体層であることを特徴とする、請求項４に記載の半導体装置。
【請求項６】
前記下部障壁層、前記中間障壁層及び前記上部障壁層は、異なる材料・組成の半導体層であることを特徴とする、請求項４に記載の半導体装置。
【請求項７】
前記第１井戸層及び前記第２井戸層は、前記中間障壁層よりもＩｎの組成が高いことを特徴とする、請求項１〜６のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
例えばミリ波（約３０〜約３００ＧＨｚ）やサブミリ波（約３００ＧＨｚ〜約３ＴＨｚ）の領域で動作可能なトランジスタとしてＩｎＰ系ＨＥＭＴ（High Electron Mobility Transistor；高電子移動度トランジスタ）がある。
ＩｎＰ系ＨＥＭＴでは、チャネル層（電子走行層）の材料としてＩｎＰ基板に格子整合するＩｎ０．５３Ｇａ０．４７Ａｓが主に用いられてきた。また、キャリア電子の有効質量を軽くして、より一層の高速化を図るために、Ｉｎ組成を７０〜８０％程度まで高めた疑似格子整合チャネル材料も用いられている。これらのＩｎＰ系ＨＥＭＴでは、現在、高速化の目安である遮断周波数ｆＴが６００ＧＨｚ以上にまで高められている。
【０００３】
また、ＩｎＧａＡｓの中に伝導帯のエネルギー（ポテンシャル）がさらに低いＩｎＡｓを導入したＩｎＧａＡｓ／ＩｎＡｓ／ＩｎＧａＡｓ量子井戸層をチャネル層に用いたコンポジットチャネルＨＥＭＴがある。このようなＨＥＭＴでは、ＩｎＧａＡｓ層のΓバレーにおける電子の有効質量に比べてＩｎＡｓ層のΓバレーにおける電子の有効質量の方が軽いため、電子をできるだけＩｎＡｓ層に存在させることによって、チャネル層における電子の速度を高めることができる。これにより、ＨＥＭＴのより一層の高速化が可能となる。このようなＩｎＧａＡｓ／ＩｎＡｓ／ＩｎＧａＡｓコンポジットチャネルＨＥＭＴでは、遮断周波数ｆＴだけでなく、最大発振周波数ｆｍａｘも６００ＧＨｚを超えている。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】Seong-Jin Yeon et al., ”610 GHz InAlAs/In0.75GaAs Metamorphic HEMTs with an Ultra-Short 15-nm-Gate”, IEDM Technical Digest, pp. 613-616 (2007)
【非特許文献２】Dae-Hyun Kim et al., “30-nm InAs PHEMTs With fT=644 GHz and fmax=681 GHz”, IEEE Electron Device Letters, Vol.31, No.8, August 2010, pp. 806-808
【非特許文献３】A. Leuther et al., “20 NM METAMORPHIC HEMT WITH 660 GHZ FT”, Proc. IPRM2011(International Conference of Indium Phosphide and Related Materials 2011), p.295-298 (2011)
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、ＩｎＧａＡｓ／ＩｎＡｓ／ＩｎＧａＡｓコンポジットチャネルＨＥＭＴを作製する際の結晶成長において、格子定数の大きいＩｎＡｓ層（井戸層）はそれほど厚くすることはできない。このため、できるだけ多くの電子を電子の有効質量が軽くなるＩｎＡｓ層に存在させるのは難しい。また、ＩｎＡｓ層を厚くしすぎると、ＩｎＡｓ層の結晶品質が劣化するため、特性はそれほど良くならない。
【０００６】
また、ＩｎＧａＡｓ／ＩｎＡｓ／ＩｎＧａＡｓコンポジットチャネルＨＥＭＴでは、チャネル層内に電子の２次元閉じ込めによって量子準位が形成される。ＩｎＧａＡｓ／ＩｎＡｓ／ＩｎＧａＡｓコンポジットチャネルＨＥＭＴに用いられるチャネル層としての量子井戸層の全体の厚さを約１０ｎｍ前後とすると、量子井戸層の中に形成される量子準位は２〜３つとなる。そして、ＨＥＭＴに電界が印加されている場合あるいはＨＥＭＴの電子濃度が高い場合には、電子は基底準位だけでなく第１励起準位に存在する割合が多くなる。
【０００７】
例えば図２１に示すような構造のＩｎＧａＡｓ／ＩｎＡｓ／ＩｎＧａＡｓコンポジットチャネルＨＥＭＴの垂直方向の伝導帯のバンド構造は、図２２に示すようになる。
図２２に示すように、基底準位Ｅ０は量子井戸層を構成するＩｎＡｓ層の中に形成され、第１励起準位Ｅ１は量子井戸層を構成するＩｎＧａＡｓ／ＩｎＡｓ／ＩｎＧａＡｓ量子井戸層の全体に渡って形成される。
【０００８】
また、図２２では、基底準位Ｅ０、第１励起準位Ｅ１のそれぞれの準位における電子分布（｜波動関数｜２）を示している。
図２２に示すように、基底準位Ｅ０の電子は、ＩｎＡｓ層に１つのピークをもって存在するのに対し、第１励起準位Ｅ１の電子は、ＩｎＧａＡｓ／ＩｎＡｓ／ＩｎＧａＡｓ量子井戸層の全体に渡って中央付近に節のある２つのピークをもって存在する。この場合、第１励起準位Ｅ１の電子は量子井戸層を構成するＩｎＧａＡｓ層に存在する確率が高くなるため、電子の有効質量が重くなり、ＨＥＭＴの高速化を妨げる要因となる。
【０００９】
そこで、電子が第１励起準位に存在する割合が増えても、量子井戸層の中の電子の有効質量が軽くなる井戸層にできるだけ多くの電子が存在するようにして、より一層の高速化を実現したい。
【課題を解決するための手段】
【００１０】
本半導体装置は、基板の上方に設けられた第１半導体層と、第１半導体層の上側に接する電子走行層と、電子走行層の上側に接する第２半導体層とを備え、電子走行層は、第１井戸層、中間障壁層、第２井戸層を順に積層させた構造を含む２重量子井戸層であり、中間障壁層の伝導帯のエネルギーは、第１半導体層及び第２半導体層の伝導帯のエネルギーよりも低く、第１井戸層及び第２井戸層の伝導帯のエネルギーと中間障壁層の伝導帯のエネルギーとの間に基底準位が形成され、中間障壁層の伝導帯のエネルギーと第１半導体層及び第２半導体層の伝導帯のエネルギーとの間に第１励起準位が形成され、基底準位の電子は、第１井戸層及び第２井戸層のそれぞれに１つのピークを持って存在し、第１励起準位の電子は、第１井戸層及び第２井戸層のそれぞれに１つのピークを持って存在することを要件とする。
【発明の効果】
【００１１】
したがって、本半導体装置によれば、電子が第１励起準位に存在する割合が増えても、量子井戸層の中の電子の有効質量が軽くなる井戸層にできるだけ多くの電子が存在するようにして、より一層の高速化を実現することができるという利点がある。
【図面の簡単な説明】
【００１２】
【図１】第１実施形態にかかる半導体装置（コンポジットチャネルＩｎＡｓ系ＨＥＭＴ）の構成を示す模式的断面図である。
【図２】第１実施形態にかかる半導体装置（コンポジットチャネルＩｎＡｓ系ＨＥＭＴ）の伝導帯のバンド構造を示す模式図である。
【図３】（Ａ）〜（Ｃ）は、第１実施形態にかかる半導体装置（コンポジットチャネルＩｎＡｓ系ＨＥＭＴ）の製造方法を説明するための模式的断面図である。
【図４】（Ａ）〜（Ｃ）は、第１実施形態にかかる半導体装置（コンポジットチャネルＩｎＡｓ系ＨＥＭＴ）の製造方法を説明するための模式的断面図である。
【図５】（Ａ）、（Ｂ）は、第１実施形態にかかる半導体装置（コンポジットチャネルＩｎＡｓ系ＨＥＭＴ）の製造方法を説明するための模式的断面図である。
【図６】（Ａ）、（Ｂ）は、第１実施形態にかかる半導体装置（コンポジットチャネルＩｎＡｓ系ＨＥＭＴ）の製造方法を説明するための模式的断面図である。
【図７】第１実施形態にかかる半導体装置（コンポジットチャネルＩｎＡｓ系ＨＥＭＴ）の第１変形例の構成を示す模式的断面図である。
【図８】第１実施形態にかかる半導体装置（コンポジットチャネルＩｎＡｓ系ＨＥＭＴ）の第１変形例の伝導帯のバンド構造を示す模式図である。
【図９】第１実施形態にかかる半導体装置（コンポジットチャネルＩｎＡｓ系ＨＥＭＴ）の第２変形例の構成を示す模式的断面図である。
【図１０】第１実施形態にかかる半導体装置（コンポジットチャネルＩｎＡｓ系ＨＥＭＴ）の第２変形例の伝導帯のバンド構造を示す模式図である。
【図１１】第１実施形態にかかる半導体装置（コンポジットチャネルＩｎＡｓ系ＨＥＭＴ）の第３変形例の構成を示す模式的断面図である。
【図１２】第１実施形態にかかる半導体装置（コンポジットチャネルＩｎＡｓ系ＨＥＭＴ）の第３変形例の伝導帯のバンド構造を示す模式図である。
【図１３】第１実施形態にかかる半導体装置（コンポジットチャネルＩｎＡｓ系ＨＥＭＴ）の第４変形例の構成を示す模式的断面図である。
【図１４】第１実施形態にかかる半導体装置（コンポジットチャネルＩｎＡｓ系ＨＥＭＴ）の第４変形例の伝導帯のバンド構造を示す模式図である。
【図１５】第２実施形態にかかる半導体装置（コンポジットチャネルＧａＡｓ系ＨＥＭＴ）の構成を示す模式的断面図である。
【図１６】第２実施形態にかかる半導体装置（コンポジットチャネルＧａＡｓ系ＨＥＭＴ）の伝導帯のバンド構造を示す模式図である。
【図１７】（Ａ）〜（Ｃ）は、第２実施形態にかかる半導体装置（コンポジットチャネルＧａＡｓ系ＨＥＭＴ）の製造方法を説明するための模式的断面図である。
【図１８】（Ａ）〜（Ｃ）は、第２実施形態にかかる半導体装置（コンポジットチャネルＧａＡｓ系ＨＥＭＴ）の製造方法を説明するための模式的断面図である。
【図１９】（Ａ）、（Ｂ）は、第２実施形態にかかる半導体装置（コンポジットチャネルＧａＡｓ系ＨＥＭＴ）の製造方法を説明するための模式的断面図である。
【図２０】（Ａ）、（Ｂ）は、第２実施形態にかかる半導体装置（コンポジットチャネルＧａＡｓ系ＨＥＭＴ）の製造方法を説明するための模式的断面図である。
【図２１】コンポジットチャネルＨＥＭＴの構成を示す模式的断面図である。
【図２２】コンポジットチャネルＨＥＭＴの伝導帯のバンド構造を示す模式図であって、本発明の課題を説明するための図である。
【発明を実施するための形態】
【００１３】
以下、図面により、本発明の実施の形態にかかる半導体装置について説明する。
［第１実施形態］
まず、第１実施形態にかかる半導体装置について、図１〜図６を参照しながら説明する。
本実施形態にかかる半導体装置は、例えば通信に用いられる超高速トランジスタであるＩｎＰ系ＨＥＭＴである。つまり、本半導体装置は、例えばＩｎＰ系の化合物半導体を用い、電子走行層（チャネル層）及び電子供給層を含む半導体積層構造を有するＩｎＰ系ＨＥＭＴである。
【００１４】
本ＩｎＰ系ＨＥＭＴは、図１に示すように、基板１０と、基板１０上に設けられた半導体積層構造２２と、半導体積層構造２２上に設けられたゲート電極３３、ソース電極３１及びドレイン電極３２とを備える。
本実施形態では、基板１０は、半絶縁性ＩｎＰ基板（半導体基板）である。例えば半絶縁性（１００）ＩｎＰ基板である。
【００１５】
半導体積層構造２２は、電子走行層２４及び電子供給層２５を含む半導体積層構造である。ここでは、半導体積層構造２２は、バッファ層１１、電子走行層２４、電子供給層２５、エッチング停止層２０、キャップ層２１を順に積層した構造になっている。
本実施形態では、バッファ層１１は、ＩｎＡｌＡｓ層である。ここでは、アンドープのＩｎＡｌＡｓバッファ層である。例えば、ｉ−Ｉｎ０．５２Ａｌ０．４８Ａｓバッファ層であり、その厚さは約２００ｎｍである。
【００１６】
電子走行層２４は、ＩｎＧａＡｓ層（下部障壁層）１２、ＩｎＡｓ層（第１井戸層）１３、ＩｎＧａＡｓ層（中間障壁層）１４、ＩｎＡｓ層（第２井戸層）１５、ＩｎＧａＡｓ層（上部障壁層）１６を順に積層させた構造を有する２重量子井戸層である。ここでは、電子走行層２４は、アンドープのＩｎＧａＡｓ層１２、アンドープのＩｎＡｓ層１３、アンドープのＩｎＧａＡｓ層１４、アンドープのＩｎＡｓ層１５、アンドープのＩｎＧａＡｓ層１６を順に積層させた構造を有する２重量子井戸層である。例えば、電子走行層２４は、ｉ−Ｉｎ０．５３Ｇａ０．４７Ａｓ層１２、ｉ−ＩｎＡｓ層１３、ｉ−Ｉｎ０．５３Ｇａ０．４７Ａｓ層１４、ｉ−ＩｎＡｓ層１５、ｉ−Ｉｎ０．５３Ｇａ０．４７Ａｓ層１６を順に積層させた構造を有する２重量子井戸層である。ここでは、ｉ−Ｉｎ０．５３Ｇａ０．４７Ａｓ層１２、ｉ−ＩｎＡｓ層１３、ｉ−Ｉｎ０．５３Ｇａ０．４７Ａｓ層１４、ｉ−ＩｎＡｓ層１５、ｉ−Ｉｎ０．５３Ｇａ０．４７Ａｓ層１６の厚さは、それぞれ、約２ｎｍ、約３ｎｍ、約２ｎｍ、約３ｎｍ、約２ｎｍである。このため、電子走行層２４としての２重量子井戸層の全体の厚さは約１２ｎｍである。なお、電子走行層２４を構成する上部障壁層１６、中間障壁層１４及び下部障壁層１２に、ＩｎＰと格子整合するＩｎ０．５３Ｇａ０．４７Ａｓを用いる場合を例に挙げているが、これに限られるものではなく、例えば、これらに、電子の有効質量（Γバレーにおける電子の有効質量）が多少軽くなるＩｎ０．７Ｇａ０．３Ａｓなどを用いることも可能である。
【００１７】
なお、このような２重量子井戸層を、ＩｎＧａＡｓ／ＩｎＡｓ／ＩｎＧａＡｓ／ＩｎＡｓ／ＩｎＧａＡｓ２重量子井戸層という。また、このような電子走行層を、ＩｎＧａＡｓ／ＩｎＡｓ／ＩｎＧａＡｓ／ＩｎＡｓ／ＩｎＧａＡｓ電子走行層、あるいは、ＩｎＧａＡｓ／ＩｎＡｓ／ＩｎＧａＡｓ／ＩｎＡｓ／ＩｎＧａＡｓコンポジットチャネルという。また、このようなＩｎＧａＡｓ／ＩｎＡｓ／ＩｎＧａＡｓ／ＩｎＡｓ／ＩｎＧａＡｓ電子走行層を備えるＨＥＭＴを、ＩｎＧａＡｓ／ＩｎＡｓ／ＩｎＧａＡｓ／ＩｎＡｓ／ＩｎＧａＡｓコンポジットチャネルＨＥＭＴ、５層コンポジットチャネルＨＥＭＴ、あるいは、ＩｎＧａＡｓ／ＩｎＡｓ／ＩｎＧａＡｓ／ＩｎＡｓ／ＩｎＧａＡｓ５層コンポジットチャネルＨＥＭＴという。
【００１８】
電子供給層２５は、ＩｎＡｌＡｓスペーサ層１７、Ｓｉ−δドーピング層１８、ＩｎＡｌＡｓバリア層１９を順に積層させた構造を有する。ここでは、電子供給層２５は、アンドープのＩｎＡｌＡｓスペーサ層１７、Ｓｉをδドープしてｎ型導電性を付与したＩｎＡｌＡｓによって形成されるＳｉ−δドーピング層１８、アンドープのＩｎＡｌＡｓバリア層１９を順に積層させた構造を有する。例えば、電子供給層２５は、厚さ約３ｎｍのｉ−Ｉｎ０．５２Ａｌ０．４８Ａｓスペーサ層１７、Ｓｉのδドーピング量を約１×１０１３ｃｍ−２程度としたＳｉ−δドーピング層１８、厚さ約６ｎｍのｉ−Ｉｎ０．５２Ａｌ０．４８Ａｓバリア層１９を順に積層させた構造を有する。
【００１９】
なお、このような電子供給層２５を、ＩｎＡｌＡｓ／Ｓｉ−δドーピング／ＩｎＡｌＡｓ電子供給層という。また、電子供給層２５は、Ｓｉをドープしてｎ型導電性を付与したＩｎＡｌＡｓ層（ｎ型ＩｎＡｌＡｓ層）、Ｓｉをドープしてｎ型導電性を付与したＩｎＡｌＡｓＳｂ層（ｎ型ＩｎＡｌＡｓＳｂ層）としても良い。
エッチング停止層２０は、ＩｎＰ層である。ここでは、アンドープのＩｎＰ層、即ち、ｉ−ＩｎＰ層であり、その厚さは、約３ｎｍである。
【００２０】
キャップ層２１は、ＩｎＧａＡｓ層である。ここでは、Ｓｉをドープしてｎ型導電性を付与したｎ−ＩｎＧａＡｓキャップ層である。例えば、ｎ−Ｉｎ０．５３Ｇａ０．４７Ａｓキャップ層であり、その厚さは約２０ｎｍであり、Ｓｉドーピング量（ＮＤ）は約２×１０１９ｃｍ−３程度である。なお、ｎ−Ｉｎ０．５３Ｇａ０．４７Ａｓキャップ層に、ｎ−Ｉｎ０．７０Ｇａ０．３０Ａｓキャップ層を積層して、キャップ層２１を２層構造にしても良い。
【００２１】
なお、半導体積層構造２２は、電子走行層２４及び電子供給層２５を含むものであれば良く、他の積層構造になっていても良い。また、半導体積層構造２２を、ヘテロ構造半導体層ともいう。また、本実施形態では、基板１０上に設けられ、電子走行層２４の下側に接するバッファ層１１を、第１半導体層ともいう。また、電子走行層２４の上側に接するスペーサ層１７（電子供給層２５）を、第２半導体層ともいう。また、バッファ層１１及びスペーサ層１７を、電子走行層２４の上下のバリア層ともいう。また、電子走行層２４としての２重量子井戸層は、第１井戸層、中間障壁層、第２井戸層１５を順に積層させた構造を含む２重量子井戸層ともいう。
【００２２】
そして、このように構成される半導体積層構造２２上に、ゲート電極３３、ソース電極３１及びドレイン電極３２が設けられており、半導体積層構造２２の表面はＳｉＯ２膜（絶縁膜）２３によって覆われている。
ここでは、ｎ−ＩｎＧａＡｓキャップ層２１上に、例えばＴｉ／Ｐｔ／Ａｕからなるソース電極３１及びドレイン電極３２が設けられている。また、ｉ−ＩｎＰ層２０上に、例えばＴｉ／Ｐｔ／Ａｕからなるゲート電極３３が設けられている。
【００２３】
ところで、本実施形態では、電子の２次元閉じ込めによって電子走行層２４の中に形成される各量子準位における波動関数の形状（電子分布）を考慮して、上述のように、電子走行層２４を、２つの井戸層を有する２重量子井戸層としている。つまり、コンポジットチャネルとして、ＩｎＧａＡｓ／ＩｎＡｓ／ＩｎＧａＡｓ／ＩｎＡｓ／ＩｎＧａＡｓの５層構造の２重量子井戸層を用いている。
【００２４】
ここで、図２は、ＩｎＧａＡｓ／ＩｎＡｓ／ＩｎＧａＡｓ／ＩｎＡｓ／ＩｎＧａＡｓコンポジットチャネルＨＥＭＴの垂直方向の伝導帯のバンド構造を示す模式図である。
本実施形態では、上述のように構成されるため、図２に示すように、電子走行層２４を構成する障壁層（ＩｎＧａＡｓ層）１２、１４、１６の伝導帯のエネルギーは、電子走行層２４の上下に接するＩｎＡｌＡｓバッファ層（第１半導体層）１１及びＩｎＡｌＡｓスペーサ層（第２半導体層）１７の伝導帯のエネルギーよりも低く、量子井戸構造を構成している。また、電子走行層２４を構成する井戸層（ＩｎＡｓ層）１３、１５の伝導帯のエネルギーは、井戸層１３、１５の上下に接する障壁層（ＩｎＧａＡｓ層）１２、１４、１６の伝導帯のエネルギーよりも低く、量子井戸構造を構成している。このように、電子走行層２４を構成する障壁層１２、１４、１６と、ＩｎＡｌＡｓバッファ層１１及びＩｎＡｌＡｓスペーサ層１７とによって構成される量子井戸構造の中に、さらに電子走行層２４を構成する井戸層１３、１５と障壁層１２、１４、１６とによって構成される量子井戸構造（ここでは２重量子井戸構造）が設けられている。なお、このような電子走行層２４をダブルウェルコンポジットチャネル層という。
【００２５】
また、本実施形態では、上述のように、電子走行層２４の全体の厚さは約１２ｎｍであるため、電子走行層２４の中に電子の２次元閉じ込めによって形成される量子準位は２〜３つとなる。また、中間障壁層１４としてのＩｎＧａＡｓ層の厚さが例えば約２ｎｍ以下と薄いため、井戸層１３、１５としての２つのＩｎＡｓ層は量子力学的に結合したものとなる。
【００２６】
このため、図２に示すように、電子走行層２４を構成する２つの井戸層１３、１５としてのＩｎＡｓ層の中に基底準位Ｅ０が形成され、電子走行層２４としての２重量子井戸層の中に第１励起準位Ｅ１が形成されることになる。つまり、量子力学的に結合している２つのＩｎＡｓ層１３、１５の中に基底準位Ｅ０が形成され、ＩｎＧａＡｓ／ＩｎＡｓ／ＩｎＧａＡｓ／ＩｎＡｓ／ＩｎＧａＡｓ２重量子井戸層２４の全体に渡って第１励起準位Ｅ１が形成される。
【００２７】
また、図２では、基底準位Ｅ０、第１励起準位Ｅ１のそれぞれの準位における電子分布（｜波動関数｜２）を示している。
図２に示すように、基底準位Ｅ０の電子は、主にＩｎＡｓ層１３、１５に存在するが、中央にポテンシャルの高いＩｎＧａＡｓ層１４が存在するために、ＩｎＧａＡｓ層１４の部分の電子の存在確率が低くなり、２つのピークをもって存在することになる。但し、この基底準位Ｅ０の波動関数は第１励起準位Ｅ１の波動関数のように中央付近に節があるものではない。つまり、電子は中央付近に節のある２つのピークをもって存在するものではないため、２つの井戸層１３、１５としてのＩｎＡｓ層の中に第１励起準位Ｅ１が形成されているわけではない。また、２つのピークは分離しておらず、つながっているため、２つのＩｎＡｓ層１３、１５は量子力学的に結合していることになる。この場合、２重量子井戸層２４の層構造から、基底準位Ｅ０の電子は、２つのＩｎＡｓ層１３、１５のそれぞれに１つのピークをもって存在することになり、２つのＩｎＡｓ層１３、１５に存在する確率が高くなる。
【００２８】
また、第１励起準位Ｅ１の電子は、ＩｎＧａＡｓ／ＩｎＡｓ／ＩｎＧａＡｓ／ＩｎＡｓ／ＩｎＧａＡｓ２重量子井戸層２４の全体に渡って中央付近に節のある２つのピークをもって存在することになる。つまり、電子は中央付近に節のある２つのピークをもって存在するため、ＩｎＧａＡｓ／ＩｎＡｓ／ＩｎＧａＡｓ／ＩｎＡｓ／ＩｎＧａＡｓ２重量子井戸層２４の中に第１励起準位Ｅ１が形成されていることになる。この場合、２重量子井戸層２４の層構造から、第１励起準位Ｅ１の電子は、２つのＩｎＡｓ層１３、１５のそれぞれに１つのピークをもって存在することになり、２つのＩｎＡｓ層１３、１５に存在する確率が高くなる。
【００２９】
なお、２つのＩｎＡｓ層１３、１５が量子力学的に結合していない場合、それぞれのＩｎＡｓ層１３、１５の中に別々に量子準位が形成され、これらの量子準位が基底準位Ｅ０、第１励起準位Ｅ１となる。このため、２重量子井戸層２４の中に形成される量子準位は電子が３つのピークをもって存在する第２励起準位Ｅ２となってしまい、２つのＩｎＡｓ層１３、１５に電子が存在する確率を高くすることができない。
【００３０】
したがって、電子は基底準位Ｅ０でも第１励起準位Ｅ１でも電子の有効質量（Γバレーにおける電子の有効質量）が軽くなるＩｎＡｓ層（井戸層）１３、１５に存在する確率が高くなり、電子の有効質量（Γバレーにおける電子の有効質量）が重くなるＩｎＧａＡｓ層（障壁層）１２、１４、１６に存在することを抑制することができるため、より一層の高速化が可能となる。量子力学計算によると、上述のような構造のＨＥＭＴでは、第１励起準位Ｅ１でも約８０％以上の電子（例えば８５％程度の電子）をＩｎＡｓ層１３、１５内に存在させることが可能であり、これにより、ＨＥＭＴのより一層の高速化が可能となる。
【００３１】
どの程度の高速化が可能かを見積もってみると、以下のようになる。
上述の単一の井戸層を有する単一量子井戸層を備えるＩｎＧａＡｓ／ＩｎＡｓ／ＩｎＧａＡｓコンポジットチャネルＨＥＭＴの場合、第１励起準位Ｅ１では、ＩｎＧａＡｓ層に約９０％、ＩｎＡｓ層に約１０％の電子が存在することになる。
これに対して、本実施形態の２重量子井戸層を有するＩｎＧａＡｓ／ＩｎＡｓ／ＩｎＧａＡｓ／ＩｎＡｓ／ＩｎＧａＡｓコンポジットチャネルＨＥＭＴの場合、第１励起準位Ｅ１では、ＩｎＧａＡｓ層に約１５％、ＩｎＡｓ層に約８５％の電子が存在することになる。
【００３２】
ＨＥＭＴの真性遮断周波数ｆＴは、次式（１）で表すことができる。
【００３３】
【数１】
0005924640.tif 000002
【００３４】
このように、真性遮断周波数ｆＴはｍ＊の逆数に比例するため、２重量子井戸層を備える場合のｆＴＤＷと単一量子井戸層を備える場合のｆＴＳＷの比は、次式（２）となり、２重量子井戸層を備える場合、約６５％程度増大することがわかる。
【００３５】
【数２】
0005924640.tif 000003
【００３６】
なお、波動関数の形状を考慮して、２重量子井戸層２４を構成する各井戸層１３、１５及び各障壁層１２、１４、１６の厚さを調整すれば、増加率が更に高くなる可能性もある。
次に、本実施形態にかかる半導体装置（ＩｎＰ系ＨＥＭＴ）の製造方法について、図３〜図６を参照しながら説明する。
【００３７】
まず、図３（Ａ）に示すように、半絶縁性ＩｎＰ基板１０上に、例えば分子線エピタキシー（Molecular Beam Epitaxy；ＭＢＥ）法によって、ｉ−Ｉｎ０．５２Ａｌ０．４８Ａｓバッファ層１１、電子走行層２４を構成するｉ−Ｉｎ０．５３Ｇａ０．４７Ａｓ障壁層１２、ｉ−ＩｎＡｓ井戸層１３、ｉ−Ｉｎ０．５３Ｇａ０．４７Ａｓ障壁層１４、ｉ−ＩｎＡｓ井戸層１５及びｉ−Ｉｎ０．５３Ｇａ０．４７Ａｓ障壁層１６、電子供給層２５を構成するｉ−Ｉｎ０．５２Ａｌ０．４８Ａｓスペーサ層１７、Ｓｉ−δドーピング層１８及びｉ−Ｉｎ０．５２Ａｌ０．４８Ａｓバリア層１９、ｉ−ＩｎＰエッチング停止層２０、ｎ−Ｉｎ０．５３Ｇａ０．４７Ａｓキャップ層２１を順に積層させて、半導体積層構造２２を形成する。
【００３８】
ここでは、ｉ−Ｉｎ０．５２Ａｌ０．４８Ａｓバッファ層１１は、厚さを約２００ｎｍとする。また、ｉ−Ｉｎ０．５３Ｇａ０．４７Ａｓ障壁層１２、ｉ−Ｉｎ０．５３Ｇａ０．４７Ａｓ障壁層１４及びｉ−Ｉｎ０．５３Ｇａ０．４７Ａｓ障壁層１６は、厚さを約２ｎｍとする。また、ｉ−ＩｎＡｓ井戸層１３、ｉ−ＩｎＡｓ井戸層１５は、厚さを約３ｎｍとする。また、ｉ−Ｉｎ０．５２Ａｌ０．４８Ａｓスペーサ層１７は、厚さを約３ｎｍとする。また、Ｓｉ−δドーピング層１８は、Ｓｉのδドーピング量を約１×１０１３ｃｍ−２程度とする。また、ｉ−Ｉｎ０．５２Ａｌ０．４８Ａｓバリア層１９は、厚さを約６ｎｍとする。また、ｉ−ＩｎＰエッチング停止層２０は、厚さを約３ｎｍとする。また、ｎ−Ｉｎ０．５３Ｇａ０．４７Ａｓキャップ層２１は、厚さを約２０ｎｍとし、Ｓｉドーピング量を約２×１０１９ｃｍ−３程度とする。
【００３９】
次に、素子分離後、図３（Ｂ）に示すように、例えばＴｉ／Ｐｔ／Ａｕの３層構造のソース電極３１、ドレイン電極３２を形成する。これにより、ｎ−Ｉｎ０．５３Ｇａ０．４７Ａｓキャップ層２１上にソース電極３１及びドレイン電極３２が形成される。
次に、図３（Ｃ）に示すように、ソース電極３１とドレイン電極３２の間のｎ−Ｉｎ０．５３Ｇａ０．４７Ａｓキャップ層２１上に、例えばプラズマＣＶＤ（Chemical Vapor Deposition）法によって、ＳｉＯ２膜２３を形成する。ここでは、ＳｉＯ２膜２３は、厚さを約２０ｎｍ程度とする。
【００４０】
次に、図４（Ａ）〜図６（Ｂ）に示すように、Ｔ型ゲート電極３３を形成する。
つまり、まず、図４（Ａ）に示すように、３層構造のレジスト膜４１〜４３を形成する。ここでは、ＺＥＰレジスト（日本ゼオン製）、ＰＭＧＩ（Poly-dimethylglutarimide）レジスト、ＺＥＰレジストを順に塗布して、ＺＥＰレジスト膜４１、ＰＭＧＩレジスト膜４２、ＺＥＰレジスト膜４３を順に積層させた３層構造のレジスト膜を形成する。
【００４１】
次に、例えば電子ビーム露光法によって、図４（Ｂ）に示すように、Ｔ型ゲート電極３３のヘッド部分を形成する領域を露光し、ＺＥＰレジスト膜４３及びＰＭＧＩレジスト膜４２に開口部を形成する。また、例えば電子ビーム露光法によって、図４（Ｃ）に示すように、Ｔ型ゲート電極３３のフット部分を形成する領域を露光し、最下層のＺＥＰレジスト膜４１に所望のゲート長に合わせて開口部を形成する。
【００４２】
次に、ゲート長に合わせて形成された開口部を有する最下層のＺＥＰレジスト膜４１をマスクとして、例えばエッチングガスとしてＣＦ４を用いた反応性イオンエッチングによって、図５（Ａ）に示すように、ＳｉＯ２膜２３に開口部を形成する。
そして、ｎ型Ｉｎ０．５３Ｇａ０．４７Ａｓキャップ層２１を電気的に分離するために、例えばエッチング液としてクエン酸（Ｃ６Ｈ８Ｏ７）と過酸化水素水（Ｈ２Ｏ２）の混合溶液を用いてウェットエッチングを行なって、図５（Ｂ）に示すように、リセスを形成する。
【００４３】
最後に、図６（Ａ）、図６（Ｂ）に示すように、例えばＴｉ、Ｐｔ、Ａｕを蒸着させた後、リフトオフを行なって、例えばＴｉ／Ｐｔ／Ａｕの３層構造のＴ型ゲート電極３３を形成する。これにより、ｉ−ＩｎＰエッチング停止層２０上にＴ型ゲート電極３３が形成される。
このように、本実施形態のＩｎＧａＡｓ／ＩｎＡｓ／ＩｎＧａＡｓ／ＩｎＡｓ／ＩｎＧａＡｓコンポジットチャネルＨＥＭＴは、チャネル以外は一般的なＩｎＰ系ＨＥＭＴと同じ構造であるため、作製技術の進んでいるＩｎＰ系ＨＥＭＴとほぼ同じ工程によって作製が可能である。つまり、一般的なＩｎＰ系ＨＥＭＴとほぼ同じ工程によって、一般的なＩｎＰ系ＨＥＭＴをより一層高速化した超高速のＨＥＭＴを実現することが可能である。
【００４４】
なお、ＨＥＭＴをより一層高速化するためには、チャネル材料として電子の有効質量がより一層小さいＩｎＡｓやＩｎＳｂを用いることも考えられる。
例えば、Γバレーにおける電子の有効質量は、電子の静止質量をｍｅとして、Ｉｎ０．５３Ｇａ０．４７Ａｓが約０．０４３ｍｅ、Ｉｎ０．７Ｇａ０．３Ａｓが約０．０３６ｍｅ、Ｉｎ０．７５Ｇａ０．２５Ａｓが約０．０３３ｍｅ、ＩｎＡｓが約０．０２２ｍｅ、ＩｎＳｂが約０．０１４ｍｅである。
【００４５】
このため、チャネル材料としてＩｎＡｓやＩｎＳｂを用いることで電子速度が一層高まるため、テラヘルツ帯動作の可能性もある。例えば、チャネル材料としてＩｎＡｓを用いる場合には、電子を閉じ込めるバリア層としてＡｌＳｂ、ＡｌＧａＳｂ又はＡｌＡｓＳｂを用いる。また、チャネル材料としてＩｎＳｂを用いる場合には、電子を閉じ込めるバリア層としてＩｎＡｌＳｂを用いる。
【００４６】
しかしながら、これらのＩｎＡｓやＩｎＳｂをチャネル材料として用いたＨＥＭＴについては、結晶成長技術や微細加工技術がＩｎＰ系ＨＥＭＴほどには確立されていないため、期待されるような高速性は得られていない。
そこで、上述のように、ＩｎＧａＡｓ／ＩｎＡｓ／ＩｎＧａＡｓ／ＩｎＡｓ／ＩｎＧａＡｓコンポジットチャネルＨＥＭＴとし、ＩｎＰ系ＨＥＭＴの作製技術を殆どそのまま使いながら、より一層の高速化を実現している。
【００４７】
したがって、本実施形態にかかる半導体装置によれば、電子が第１励起準位Ｅ１に存在する割合が増えても、電子の有効質量が軽くなるＩｎＡｓ井戸層にできるだけ多くの電子が存在するようにして、より一層の高速化を実現することができるという利点がある。
なお、ＩｎＰ系ＨＥＭＴの構造や製造方法は、上述の実施形態のものに限られるものではない。ＩｎＰ系ＨＥＭＴは、少なくとも、基板の上方に設けられた第１半導体層と、第１半導体層の上側に接する電子走行層と、電子走行層の上側に接する第２半導体層とを備え、電子走行層が、第１井戸層、中間障壁層、第２井戸層を順に積層させた構造を含む２重量子井戸層であり、中間障壁層の伝導帯のエネルギーは、第１半導体層及び第２半導体層の伝導帯のエネルギーよりも低く、第１及び第２井戸層の中に基底準位が形成され、２重量子井戸層の中に第１励起準位が形成されているものであれば良い。つまり、２つの井戸層を有し、これらの２つの井戸層が量子力学的に結合している２重量子井戸層を備え、この２重量子井戸層の上下に接し、２重量子井戸層の中間障壁層よりも伝導帯のエネルギーが高い第１及び第２半導体層を有するものとすれば良い。
【００４８】
例えば、上述の実施形態では、コンポジットチャネルとしてＩｎＧａＡｓ／ＩｎＡｓ／ＩｎＧａＡｓ／ＩｎＡｓ／ＩｎＧａＡｓ２重量子井戸層２４を用い、各障壁層１２、１４、１６の組成を規定しているが、２つの井戸層１３、１５を有し、これらが量子力学的に結合している２重量子井戸構造になっていれば、材料及び組成は上述の実施形態のものに限られるものではない。つまり、下部障壁層、第１井戸層、中間障壁層、第２井戸層、上部障壁層を順に積層させて２重量子井戸層を形成する場合、第１及び第２井戸層を構成する材料の伝導帯のエネルギーが、下部障壁層、中間障壁層及び上部障壁層を構成する材料の伝導帯のエネルギーよりも低くなるように各障壁層及び各井戸層の材料及び組成を決め、２つの井戸層が量子力学的に結合するように中間障壁層の厚さを決めれば良い。例えば、下部障壁層、第１井戸層、中間障壁層、第２井戸層、上部障壁層の全てにＩｎＧａＡｓを用い、第１及び第２井戸層を構成するＩｎＧａＡｓの伝導帯のエネルギーが、下部障壁層、中間障壁層及び上部障壁層を構成するＩｎＧａＡｓの伝導帯のエネルギーよりも低くなるように、各障壁層及び各井戸層を構成するＩｎＧａＡｓの組成を変えても良い。つまり、Ｉｎｘ１Ｇａ１−ｘ１Ａｓ層、Ｉｎｘ２Ｇａ１−ｘ２Ａｓ層、Ｉｎｘ３Ｇａ１−ｘ３Ａｓ層、Ｉｎｘ４Ｇａ１−ｘ４Ａｓ層、Ｉｎｘ５Ｇａ１−ｘ５Ａｓ層を順に積層させる場合、ｘ２＞ｍａｘ（ｘ１，ｘ３）、ｘ４＞ｍａｘ（ｘ３，ｘ５）が成立していれば、２重量子井戸構造になる。ここで、ｍａｘ（ｘｍ，ｘｎ）は、組成ｘｍとｘｎのうち大きい方を採用するという意味である。例えば図７に示すように、Ｉｎ０．５３Ｇａ０．４７Ａｓ層（下部障壁層）１２、ＩｎＡｓ層（第１井戸層）１３、Ｉｎ０．５３Ｇａ０．４７Ａｓ層（中間障壁層）１４、Ｉｎ０．８５Ｇａ０．１５Ａｓ層（第２井戸層）１５、Ｉｎ０．５３Ｇａ０．４７Ａｓ層（上部障壁層）１６を順に積層させたものは、上記の条件を満たし、２重量子井戸構造になる。このような２重量子井戸層２４を電子走行層として備えるＨＥＭＴの断面構造は図７に示すようになり、その垂直方向の伝導帯のバンド構造は図８に示すようになる。これをＩｎＧａＡｓ／Ｉｎ０．８５Ｇａ０．１５Ａｓ／ＩｎＧａＡｓ／ＩｎＡｓ／ＩｎＧａＡｓコンポジットチャネルＨＥＭＴという。また、これを第１変形例という。この場合も、上述の実施形態の場合と同様に、電子は基底準位Ｅ０でも第１励起準位Ｅ１でも、電子の有効質量（Γバレーにおける電子の有効質量）が軽くなるＩｎ０．８５Ｇａ０．１５Ａｓ及びＩｎＡｓ層（井戸層）１３、１５に存在する確率が高くなり、電子の有効質量（Γバレーにおける電子の有効質量）が重くなるＩｎ０．５３Ｇａ０．４７Ａｓ層（障壁層）１２、１４、１６に存在することを抑制することができるため、より一層の高速化が可能となる。
【００４９】
このように、第１井戸層１３及び第２井戸層１５は、中間障壁層１４よりもＩｎの組成（ＩｎＡｓの組成）を高くすれば良い。例えば、第１井戸層１３及び第２井戸層１５は、中間障壁層１４を構成するＩｎＧａＡｓよりもＩｎの組成が高いＩｎＧａＡｓ層とすることもできる。
また、上述の実施形態では、第１井戸層１３及び第２井戸層１５を、同一の材料・組成の半導体層としているのに対し、上述の変形例のように、第１井戸層１３及び第２井戸層１５を、異なる材料の半導体層としても良い。また、第１井戸層１３及び第２井戸層１５を、同一の材料で異なる組成の半導体層としても良い。例えば第１井戸層１３及び第２井戸層１５を、異なる組成のＩｎＧａＡｓ層としても良い。このように、第１井戸層１３及び第２井戸層１５は、異なる材料・組成の半導体層としても良い。
【００５０】
また、上述の実施形態及び変形例では、下部障壁層１２、中間障壁層１４及び上部障壁層１６を、同一の材料・組成の半導体層としているが、これに限られるものではなく、下部障壁層１２、中間障壁層１４及び上部障壁層１６を、異なる材料・組成の半導体層としても良い。つまり、上述の実施形態及び変形例では、下部障壁層１２、中間障壁層１４及び上部障壁層１６を、同一の組成のＩｎＧａＡｓ層としているが、これに限られるものではなく、下部障壁層１２、中間障壁層１４及び上部障壁層１６を、異なる組成のＩｎＧａＡｓ層としても良い。また、下部障壁層１２、中間障壁層１４及び上部障壁層１６を、異なる材料の半導体層としても良い。例えば、下部障壁層１２、中間障壁層１４及び上部障壁層１６を、Ｉｎ０．５３Ｇａ０．４７Ａｓ及びＩｎ０．５３Ｇａ０．４７Ａｓと格子整合するＩｎＰのいずれかの材料の半導体層としても良い。この場合、ＩｎＰ層は、伝導帯のエネルギーがＩｎ０．５２Ａｌ０．４８Ａｓ層よりも低く、Ｉｎ０．５３Ｇａ０．４７Ａｓ層よりも高くなる。
【００５１】
また、上述の実施形態及び変形例では、電子走行層２４として、下部障壁層１２、第１井戸層１３、中間障壁層１４、第２井戸層１５、上部障壁層１６を順に積層させた２重量子井戸層、即ち、５層構造の２重量子井戸層を用いているが、これに限られるものではなく、２つの井戸層を有し、これらが量子力学的に結合している２重量子井戸層を用いれば良い。例えば図９に示すように、ＩｎＡｓ層（第１井戸層）１３、Ｉｎ０．５３Ｇａ０．４７Ａｓ層（中間障壁層）１４、ＩｎＡｓ層（第２井戸層）１５を順に積層させた２重量子井戸層、即ち、３層構造の２重量子井戸層であって、２つの井戸層１３、１５が量子力学的に結合しているものを、電子走行層２４として用いることもできる。これをＩｎＡｓ／ＩｎＧａＡｓ／ＩｎＡｓコンポジットチャネルＨＥＭＴ、３層コンポジットチャネルＨＥＭＴ、あるいは、ＩｎＡｓ／ＩｎＧａＡｓ／ＩｎＡｓ３層コンポジットチャネルＨＥＭＴという。また、これを第２変形例という。このような３層構造の２重量子井戸層を電子走行層２４として備えるＨＥＭＴの垂直方向の伝導帯のバンド構造は図１０に示すようになる。この場合も、上述の実施形態の場合と同様に、電子は基底準位Ｅ０でも第１励起準位Ｅ１でも、電子の有効質量（Γバレーにおける電子の有効質量）が軽くなるＩｎＡｓ層（井戸層）１３、１５に存在する確率が高くなり、電子の有効質量（Γバレーにおける電子の有効質量）が重くなるＩｎＧａＡｓ層（障壁層）１４に存在することを抑制することができるため、より一層の高速化が可能となる。
【００５２】
また、上述の実施形態では、本発明を、電子走行層２４の上側に電子供給層２５を備える構造のＨＥＭＴ（シングルドープ構造のＨＥＭＴ）に適用する場合を例に挙げて説明しているが、これに限られるものではない。
例えば図１１に示すように、電子走行層２４の上側及び下側に電子供給層２５を備える構造のＨＥＭＴ（ダブルドープ構造のＨＥＭＴ）に本発明を適用することができる。つまり、上述の実施形態のＨＥＭＴにおいて、ｉ−Ｉｎ０．５２Ａｌ０．４８Ａｓバッファ層１１と電子走行層２４を構成するｉ−Ｉｎ０．５３Ｇａ０．４７Ａｓ障壁層１２との間に、電子供給層２５を構成するＳｉ−δドーピング層１８及びｉ−Ｉｎ０．５２Ａｌ０．４８Ａｓスペーサ層１７を設けても良い。この場合、ｉ−Ｉｎ０．５２Ａｌ０．４８Ａｓバッファ層１１は電子供給層２５を構成するバリア層として機能する。これをＩｎＧａＡｓ／ＩｎＡｓ／ＩｎＧａＡｓ／ＩｎＡｓ／ＩｎＧａＡｓダブルドープコンポジットチャネルＨＥＭＴという。また、これを第３変形例という。このような構造のＨＥＭＴの垂直方向の伝導帯のバンド構造は図１２に示すようになる。このようなダブルドープ構造のＨＥＭＴの場合、シングルドープ構造のＨＥＭＴの場合よりも電子走行層２４中の電子濃度を高くすることができる。
【００５３】
また、例えば図１３に示すように、電子走行層２４の下側に電子供給層２５を備える構造のＨＥＭＴ（逆ＨＥＭＴ；シングルドープ構造のＨＥＭＴ）に本発明を適用することもできる。つまり、上述の実施形態のＨＥＭＴにおいて、ｉ−Ｉｎ０．５２Ａｌ０．４８Ａｓバッファ層１１と電子走行層２４を構成するｉ−Ｉｎ０．５３Ｇａ０．４７Ａｓ障壁層１２との間に、電子供給層２５を構成するＳｉ−δドーピング層１８及びｉ−Ｉｎ０．５２Ａｌ０．４８Ａｓスペーサ層１７を設け、電子走行層２４を構成するｉ−Ｉｎ０．５３Ｇａ０．４７Ａｓ障壁層１６上に、ｉ−Ｉｎ０．５２Ａｌ０．４８Ａｓスペーサ層１７及びＳｉ−δドーピング層１８を設けずに、ｉ−Ｉｎ０．５２Ａｌ０．４８Ａｓバリア層１９を設けるようにしても良い。この場合、ｉ−Ｉｎ０．５２Ａｌ０．４８Ａｓバッファ層１１は電子供給層２５を構成するバリア層として機能する。また、ｉ−Ｉｎ０．５２Ａｌ０．４８Ａｓバリア層１９の厚さは例えば約９ｎｍにすれば良い。これをＩｎＧａＡｓ／ＩｎＡｓ／ＩｎＧａＡｓ／ＩｎＡｓ／ＩｎＧａＡｓコンポジットチャネル逆ＨＥＭＴという。また、これを第４変形例という。このような構造のＨＥＭＴの垂直方向の伝導帯のバンド構造は図１４に示すようになる。
【００５４】
また、ここでは、上述の実施形態の変形例として説明しているが、これらのダブルドープ構造のＨＥＭＴや逆ＨＥＭＴに、上述の実施形態の変形例の構成（例えば図７〜図１０参照）を適用することもできる。
このように、ダブルドープ構造のＨＥＭＴや逆ＨＥＭＴにおいても、電子が第１励起準位Ｅ１に存在する割合が増えても、電子の有効質量が軽くなる井戸層にできるだけ多くの電子が存在するようにして、より一層の高速化を実現することができる。
［第２実施形態］
次に、第２実施形態にかかる半導体装置について、図１５〜図２０を参照しながら説明する。
【００５５】
本実施形態にかかる半導体装置は、上述の第１実施形態及び変形例のもの（図参照）がＩｎＰ系ＨＥＭＴであるのに対し、ＧａＡｓ系ＨＥＭＴである点が異なる。つまり、本発明は、ＩｎＰ系ＨＥＭＴだけでなく、ＧａＡｓ系ＨＥＭＴに対しても適用可能である。
本ＧａＡｓ系ＨＥＭＴは、図１５に示すように、基板２１０と、基板２１０上に設けられた半導体積層構造２２２と、半導体積層構造２２２上に設けられたゲート電極２３３、ソース電極２３１及びドレイン電極２３２とを備える。
【００５６】
本実施形態では、基板２１０は、半絶縁性ＧａＡｓ基板（半導体基板）である。例えば半絶縁性（１００）ＧａＡｓ基板である。
半導体積層構造２２２は、電子走行層２２４及び電子供給層２２５を含む半導体積層構造である。ここでは、半導体積層構造２２２は、バッファ層２１１、バリア層２１２、電子走行層２２４、電子供給層２２５、キャップ層２２１を順に積層した構造になっている。
【００５７】
本実施形態では、バッファ層２１１は、ＧａＡｓ層であり、その厚さは約１μｍである。また、バリア層２１２は、ＡｌＧａＡｓ層である。ここでは、アンドープのＡｌＧａＡｓ層である。例えば、ｉ−Ａｌ０．３Ｇａ０．７Ａｓ層であり、その厚さは約５０ｎｍである。このように、バリア層２１２を構成するＡｌｙＧａ１−ｙＡｓは、ＡｌＡｓとＧａＡｓの格子定数がほぼ同じであるため、ｙ＝０．３程度とする。
【００５８】
電子走行層２２４は、ＧａＡｓ層（下部障壁層）２１３、ＩｎＧａＡｓ層（第１井戸層）２１４、ＧａＡｓ層（中間障壁層）２１５、ＩｎＧａＡｓ層（第２井戸層）２１６、ＧａＡｓ層（上部障壁層）２１７を順に積層させた構造を有する２重量子井戸層である。ここでは、電子走行層２２４は、アンドープのＧａＡｓ層２１３、アンドープのＩｎＧａＡｓ層２１４、アンドープのＧａＡｓ層２１５、アンドープのＩｎＧａＡｓ層２１６、アンドープのＧａＡｓ層２１７を順に積層させた構造を有する２重量子井戸層である。例えば、電子走行層２２４は、ｉ−ＧａＡｓ層２１３、ｉ−Ｉｎ０．３Ｇａ０．７Ａｓ層２１４、ｉ−ＧａＡｓ層２１５、ｉ−Ｉｎ０．３Ｇａ０．７Ａｓ層２１６、ｉ−ＧａＡｓ層２１７を順に積層させた構造を有する２重量子井戸層である。ここでは、ｉ−ＧａＡｓ層２１３、ｉ−Ｉｎ０．３Ｇａ０．７Ａｓ層２１４、ｉ−ＧａＡｓ層２１５、ｉ−Ｉｎ０．３Ｇａ０．７Ａｓ層２１６、ｉ−ＧａＡｓ層２１７の厚さは、それぞれ、約２ｎｍ、約３ｎｍ、約２ｎｍ、約３ｎｍ、約２ｎｍである。このため、電子走行層２２４としての２重量子井戸層の全体の厚さは約１２ｎｍである。
【００５９】
なお、このような２重量子井戸層を、ＧａＡｓ／ＩｎＧａＡｓ／ＧａＡｓ／ＩｎＧａＡｓ／ＧａＡｓ２重量子井戸層という。また、このような電子走行層を、ＧａＡｓ／ＩｎＧａＡｓ／ＧａＡｓ／ＩｎＧａＡｓ／ＧａＡｓ電子走行層、あるいは、ＧａＡｓ／ＩｎＧａＡｓ／ＧａＡｓ／ＩｎＧａＡｓ／ＧａＡｓコンポジットチャネルという。また、このようなＧａＡｓ／ＩｎＧａＡｓ／ＧａＡｓ／ＩｎＧａＡｓ／ＧａＡｓ電子走行層を備えるＨＥＭＴを、ＧａＡｓ／ＩｎＧａＡｓ／ＧａＡｓ／ＩｎＧａＡｓ／ＧａＡｓコンポジットチャネルＨＥＭＴ、５層コンポジットチャネルＨＥＭＴ、あるいは、ＧａＡｓ／ＩｎＧａＡｓ／ＧａＡｓ／ＩｎＧａＡｓ／ＧａＡｓ５層コンポジットチャネルＨＥＭＴという。
【００６０】
このように、コンポジットチャネル構造においては、ＩｎＧａＡｓ層を極薄膜化し、通常のＧａＡｓ系擬格子整合ＨＥＭＴにおいて電子走行層を構成するＩｎｘＧａ１−ｘＡｓの組成ｘ＝０〜０．１５程度（ｘ＝０はＧａＡｓ電子走行層）よりもＩｎの組成（ＩｎＡｓの組成）を高くすることが可能である。例えば、上述の実施形態のコンポジットチャネル構造においてはｘ＝０．３〜０．４程度、上述の実施形態の変形例のコンポジットチャネル構造においてはｘ＝０．５〜０．６程度までＩｎの組成（ＩｎＡｓの組成）を高くすることが可能である。
【００６１】
電子供給層２２５は、ＡｌＧａＡｓスペーサ層２１８、Ｓｉ−δドーピング層２１９、ＡｌＧａＡｓバリア層２２０を順に積層させた構造を有する。ここでは、電子供給層２２５は、アンドープのＡｌＧａＡｓスペーサ層２１８、Ｓｉをδドープしてｎ型導電性を付与したＡｌＧａＡｓによって形成されるＳｉ−δドーピング層２１９、アンドープのＡｌＧａＡｓバリア層２２０を順に積層させた構造を有する。例えば、電子供給層２２５は、厚さ約３ｎｍのｉ−Ａｌ０．３Ｇａ０．７Ａｓスペーサ層２１８、Ｓｉのδドーピング量を約５×１０１２ｃｍ−２程度としたＳｉ−δドーピング層２１９、厚さ約６ｎｍのｉ−Ａｌ０．３Ｇａ０．７Ａｓバリア層２２０を順に積層させた構造を有する。このように、バリア層として機能する電子供給層２２５を構成するＡｌｙＧａ１−ｙＡｓは、ＡｌＡｓとＧａＡｓの格子定数がほぼ同じであるため、ｙ＝０．３程度とする。
【００６２】
なお、このような電子供給層２２５を、ＡｌＧａＡｓ／Ｓｉ−δドーピング／ＡｌＧａＡｓ電子供給層という。また、電子供給層２２５は、Ｓｉをドープしてｎ型導電性を付与したＡｌＧａＡｓ層（ｎ型ＡｌＧａＡｓ層）としても良い。
キャップ層２２１は、ＧａＡｓ層である。ここでは、Ｓｉをドープしてｎ型導電性を付与したｎ−ＧａＡｓキャップ層であり、その厚さは約２０ｎｍであり、Ｓｉドーピング量（ＮＤ）は約５×１０１８ｃｍ−３程度である。なお、キャップ層２２１を２層構造にしても良い。この場合、ｎ−ＧａＡｓ層の上層は少量のＩｎを含むｎ−ＩｎＧａＡｓ層とする。
【００６３】
なお、半導体積層構造２２２は、電子走行層２２４及び電子供給層２２５を含むものであれば良く、他の積層構造になっていても良い。また、半導体積層構造２２２を、ヘテロ構造半導体層ともいう。また、本実施形態では、基板２１０上に設けられ、電子走行層２２４の下側に接するバリア層２１２を、第１半導体層ともいう。また、電子走行層２２４の上側に接するスペーサ層２１８（電子供給層２２５）を、第２半導体層ともいう。また、バリア層２１２及びスペーサ層２１８を、電子走行層２２４の上下のバリア層ともいう。また、電子走行層２２４としての２重量子井戸層は、第１井戸層、中間障壁層、第２井戸層１５を順に積層させた構造を含む２重量子井戸層ともいう。
【００６４】
そして、このように構成される半導体積層構造２２２上に、ゲート電極２３３、ソース電極２３１及びドレイン電極２３２が設けられており、半導体積層構造２２２の表面はＳｉＯ２膜（絶縁膜）２２３によって覆われている。
ここでは、ｎ−ＧａＡｓキャップ層２２１上に、例えばＡｕＧｅ／Ｎｉ／Ａｕからなるソース電極２３１及びドレイン電極２３２が設けられている。また、ｉ−ＡｌＧａＡｓバリア層２２０上に、例えばＴｉ／Ｐｔ／Ａｕからなるゲート電極２３３が設けられている。
【００６５】
ところで、本実施形態では、電子の２次元閉じ込めによって電子走行層２２４の中に形成される各量子準位における波動関数の形状（電子分布）を考慮して、上述のように、電子走行層２２４を、２つの井戸層を有する２重量子井戸層としている。つまり、コンポジットチャネルとして、ＧａＡｓ／ＩｎＧａＡｓ／ＧａＡｓ／ＩｎＧａＡｓ／ＧａＡｓの５層構造の２重量子井戸層を用いている。
【００６６】
ここで、図１６は、ＧａＡｓ／ＩｎＧａＡｓ／ＧａＡｓ／ＩｎＧａＡｓ／ＧａＡｓコンポジットチャネルＨＥＭＴの垂直方向の伝導帯のバンド構造を示す模式図である。
本実施形態では、上述のように構成されるため、図１６に示すように、電子走行層２２４を構成する障壁層（ＧａＡｓ層）２１３、２１５、２１７の伝導帯のエネルギーは、電子走行層２２４の上下に接するＡｌＧａＡｓバリア層（第１半導体層）２１２及びＡｌＧａＡｓスペーサ層（第２半導体層）２１８の伝導帯のエネルギーよりも低く、量子井戸構造を構成している。また、電子走行層２２４を構成する井戸層（ＩｎＧａＡｓ層）２１４、２１６の伝導帯のエネルギーは、井戸層２１４、２１６の上下に接する障壁層（ＧａＡｓ層）２１３、２１５、２１７の伝導帯のエネルギーよりも低く、量子井戸構造を構成している。このように、電子走行層２２４を構成する障壁層２１３、２１５、２１７と、ＡｌＧａＡｓバリア層２１２及びＡｌＧａＡｓスペーサ層２１８とによって構成される量子井戸構造の中に、さらに電子走行層２２４を構成する井戸層２１４、２１６と障壁層２１３、２１５、２１７とによって構成される量子井戸構造（ここでは２重量子井戸構造）が設けられている。なお、このような電子走行層２２４をダブルウェルコンポジットチャネル層という。
【００６７】
また、本実施形態では、上述のように、電子走行層２２４の全体の厚さは約１２ｎｍであるため、電子走行層２２４の中に電子の２次元閉じ込めによって形成される量子準位は２〜３つとなる。また、中間障壁層２１５としてのＧａＡｓ層の厚さが例えば約２ｎｍ以下と薄いため、井戸層２１４、２１６としての２つのＩｎＧａＡｓ層は量子力学的に結合したものとなる。
【００６８】
このため、図１６に示すように、電子走行層２２４を構成する２つの井戸層２１４、２１６としてのＩｎＧａＡｓ層の中に基底準位Ｅ０が形成され、電子走行層２２４としての２重量子井戸層の中に第１励起準位Ｅ１が形成されることになる。つまり、量子力学的に結合している２つのＩｎＧａＡｓ層２１４、２１６の中に基底準位Ｅ０が形成され、ＧａＡｓ／ＩｎＧａＡｓ／ＧａＡｓ／ＩｎＧａＡｓ／ＧａＡｓ２重量子井戸層２２４の全体に渡って第１励起準位Ｅ１が形成される。
【００６９】
また、図１６では、基底準位Ｅ０、第１励起準位Ｅ１のそれぞれの準位における電子分布（｜波動関数｜２）を示している。
図１６に示すように、基底準位Ｅ０の電子は、主にＩｎＧａＡｓ層２１４、２１６に存在するが、中央にポテンシャルの高いＧａＡｓ層２１５が存在するために、ＧａＡｓ層２１５の部分の電子の存在確率が低くなり、２つのピークをもって存在することになる。但し、この基底準位Ｅ０の波動関数は第１励起準位Ｅ１の波動関数のように中央付近に節があるものではない。つまり、電子は中央付近に節のある２つのピークをもって存在するものではないため、２つの井戸層２１４、２１６としてのＩｎＧａＡｓ層の中に第１励起準位Ｅ１が形成されているわけではない。また、２つのピークは分離しておらず、つながっているため、２つのＩｎＧａＡｓ層２１４、２１６は量子力学的に結合していることになる。この場合、２重量子井戸層２２４の層構造から、基底準位Ｅ０の電子は、２つのＩｎＧａＡｓ層２１４、２１６のそれぞれに１つのピークをもって存在することになり、２つのＩｎＧａＡｓ層２１４、２１６に存在する確率が高くなる。
【００７０】
また、第１励起準位Ｅ１の電子は、ＧａＡｓ／ＩｎＧａＡｓ／ＧａＡｓ／ＩｎＧａＡｓ／ＧａＡｓ２重量子井戸層２２４の全体に渡って中央付近に節のある２つのピークをもって存在することになる。つまり、電子は中央付近に節のある２つのピークをもって存在するため、ＧａＡｓ／ＩｎＧａＡｓ／ＧａＡｓ／ＩｎＧａＡｓ／ＧａＡｓ２重量子井戸層２２４の中に第１励起準位Ｅ１が形成されていることになる。この場合、２重量子井戸層２２４の層構造から、第１励起準位Ｅ１の電子は、２つのＩｎＧａＡｓ層２１４、２１６のそれぞれに１つのピークをもって存在することになり、２つのＩｎＧａＡｓ層２１４、２１６に存在する確率が高くなる。
【００７１】
なお、２つのＩｎＧａＡｓ層２１４、２１６が量子力学的に結合していない場合、それぞれのＩｎＧａＡｓ層２１４、２１６の中に別々に量子準位が形成され、これらの量子準位が基底準位Ｅ０、第１励起準位Ｅ１となる。このため、２重量子井戸層２２４の中に形成される量子準位は電子が３つのピークをもって存在する第２励起準位Ｅ２となってしまい、２つのＩｎＧａＡｓ層２１４、２１６に電子が存在する確率を高くすることができない。
【００７２】
したがって、電子は基底準位Ｅ０でも第１励起準位Ｅ１でも電子の有効質量（Γバレーにおける電子の有効質量）が軽くなるＩｎＧａＡｓ層（井戸層）２１４、２１６に存在する確率が高くなり、電子の有効質量（Γバレーにおける電子の有効質量）が重くなるＧａＡｓ層（障壁層）２１３、２１５、２１７に存在することを抑制することができるため、より一層の高速化が可能となる。量子力学計算によると、上述のような構造のＨＥＭＴでは、第１励起準位Ｅ１でも約８０％以上の電子（例えば８５％程度の電子）をＩｎＧａＡｓ層２１４、２１６内に存在させることが可能であり、これにより、ＨＥＭＴのより一層の高速化が可能となる。
【００７３】
次に、本実施形態にかかる半導体装置（ＧａＡｓ系ＨＥＭＴ）の製造方法、具体的にはＧａＡｓ／Ｉｎ０．３Ｇａ０．７Ａｓ／ＧａＡｓ／Ｉｎ０．３Ｇａ０．７Ａｓ／ＧａＡｓコンポジットチャネルＨＥＭＴの製造方法について、図１７〜図２０を参照しながら説明する。
まず、図１７（Ａ）に示すように、半絶縁性ＧａＡｓ基板２１０上に、例えばＭＢＥ法又はＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition；有機金属気相成長）法によって、ＧａＡｓバッファ層２１１、ｉ−Ａｌ０．３Ｇａ０．７Ａｓバリア層２１２、電子走行層２２４を構成するｉ−ＧａＡｓ障壁層２１３、ｉ−Ｉｎ０．３Ｇａ０．７Ａｓ井戸層２１４、ｉ−ＧａＡｓ障壁層２１５、ｉ−Ｉｎ０．３Ｇａ０．７Ａｓ井戸層２１６及びｉ−ＧａＡｓ障壁層２１７、電子供給層２２５を構成するｉ−Ａｌ０．３Ｇａ０．７Ａｓスペーサ層２１８、Ｓｉ−δドーピング層２１９及びｉ−Ａｌ０．３Ｇａ０．７Ａｓバリア層２２０、ｎ−ＧａＡｓキャップ層２２１を順に積層させて、半導体積層構造２２２を形成する。
【００７４】
ここでは、ＧａＡｓバッファ層２１１は、厚さを約１μｍとする。また、ｉ−Ａｌ０．３Ｇａ０．７Ａｓバリア層２１２は、厚さを約５０ｎｍとする。また、ｉ−ＧａＡｓ障壁層２１３、ｉ−ＧａＡｓ障壁層２１５及びｉ−ＧａＡｓ障壁層２１７は、厚さを約２ｎｍとする。また、ｉ−Ｉｎ０．３Ｇａ０．７Ａｓ井戸層２１４、ｉ−Ｉｎ０．３Ｇａ０．７Ａｓ井戸層２１６は、厚さを約３ｎｍとする。また、ｉ−Ａｌ０．３Ｇａ０．７Ａｓスペーサ層２１８は、厚さを約３ｎｍとする。また、Ｓｉ−δドーピング層２１９は、Ｓｉのδドーピング量を約５×１０１２ｃｍ―２程度とする。また、ｉ−Ａｌ０．３Ｇａ０．７Ａｓバリア層２２０は、厚さを約６ｎｍとする。また、ｎ−ＧａＡｓキャップ層２２１は、厚さを約２０ｎｍとし、Ｓｉドーピング量を約５×１０１８ｃｍ―３程度とする。
【００７５】
次に、素子分離後、図１７（Ｂ）に示すように、例えばＡｕＧｅ、Ｎｉ、Ａｕを積層した後、熱処理を行なって、例えばＡｕＧｅ／Ｎｉ／Ａｕの３層構造のソース電極２３１、ドレイン電極２３２を形成する。これにより、ｎ−ＧａＡｓキャップ層２２１上にソース電極２３１及びドレイン電極２３２が形成される。
次に、図１７（Ｃ）に示すように、ソース電極２３１とドレイン電極２３２の間のｎ−ＧａＡｓキャップ層２２１上に、例えばプラズマＣＶＤ法によって、ＳｉＯ２膜２２３を形成する。ここでは、ＳｉＯ２膜２２３は、厚さを約２０ｎｍ程度とする。
【００７６】
次に、図１８（Ａ）〜図２０（Ｂ）に示すように、Ｔ型ゲート電極２３３を形成する。
つまり、まず、図１８（Ａ）に示すように、３層構造のレジスト膜２４１〜２４３を形成する。ここでは、ＺＥＰレジスト、ＰＭＧＩレジスト、ＺＥＰレジストを順に塗布して、ＺＥＰレジスト膜２４１、ＰＭＧＩレジスト膜２４２、ＺＥＰレジスト膜２４３を順に積層させた３層構造のレジスト膜を形成する。
【００７７】
次に、例えば電子ビーム露光法によって、図１８（Ｂ）に示すように、Ｔ型ゲート電極２３３のヘッド部分を形成する領域を露光し、ＺＥＰレジスト膜２４３及びＰＭＧＩレジスト膜２４２に開口部を形成する。また、例えば電子ビーム露光法によって、図１８（Ｃ）に示すように、Ｔ型ゲート電極２３３のフット部分を形成する領域を露光し、最下層のＺＥＰレジスト膜２４１に所望のゲート長に合わせて開口部を形成する。
【００７８】
次に、ゲート長に合わせて形成された開口部を有する最下層のＺＥＰレジスト膜２４１をマスクとして、例えばエッチングガスとしてＣＦ４を用いた反応性イオンエッチングによって、図１９（Ａ）に示すように、ＳｉＯ２膜２２３に開口部を形成する。
そして、ｎ型ＧａＡｓキャップ層２２１を電気的に分離するために、例えばエッチング液としてアンモニア水（ＮＨ４ＯＨ）と過酸化水素水（Ｈ２Ｏ２）の混合溶液を用いてウェットエッチングを行なって、図１９（Ｂ）に示すように、リセスを形成する。
【００７９】
最後に、図２０（Ａ）、図２０（Ｂ）に示すように、例えばＴｉ、Ｐｔ、Ａｕを蒸着させた後、リフトオフを行なって、例えばＴｉ／Ｐｔ／Ａｕの３層構造のＴ型ゲート電極２３３を形成する。これにより、ｉ−Ａｌ０．３Ｇａ０．７Ａｓバリア層２２０上にＴ型ゲート電極２３３が形成される。
このように、本実施形態のＧａＡｓ／ＩｎＧａＡｓ／ＧａＡｓ／ＩｎＧａＡｓ／ＧａＡｓコンポジットチャネルＨＥＭＴは、チャネル以外は一般的なＧａＡｓ系ＨＥＭＴと同じ構造であるため、作製技術の進んでいるＧａＡｓ系ＨＥＭＴとほぼ同じ工程によって作製が可能である。つまり、一般的なＧａＡｓ系ＨＥＭＴとほぼ同じ工程によって、一般的なＧａＡｓ系ＨＥＭＴをより一層高速化した超高速のＨＥＭＴを実現することが可能である。
【００８０】
したがって、本実施形態にかかる半導体装置によれば、上述の第１実施形態の場合と同様に、電子が第１励起準位Ｅ１に存在する割合が増えても、電子の有効質量が軽くなる井戸層にできるだけ多くの電子が存在するようにして、より一層の高速化を実現することができるという利点がある。
なお、ＧａＡｓ系ＨＥＭＴの構造や製造方法は、上述の実施形態のものに限られるものではない。ＧａＡｓ系ＨＥＭＴは、少なくとも、基板の上方に設けられた第１半導体層と、第１半導体層の上側に接する電子走行層と、電子走行層の上側に接する第２半導体層とを備え、電子走行層が、第１井戸層、中間障壁層、第２井戸層を順に積層させた構造を含む２重量子井戸層であり、中間障壁層の伝導帯のエネルギーは、第１半導体層及び第２半導体層の伝導帯のエネルギーよりも低く、第１及び第２井戸層の中に基底準位が形成され、２重量子井戸層の中に第１励起準位が形成されているものであれば良い。つまり、２つの井戸層を有し、これらの２つの井戸層が量子力学的に結合している２重量子井戸層を備え、この２重量子井戸層の上下に接し、２重量子井戸層の中間障壁層よりも伝導帯のエネルギーが高い第１及び第２半導体層を有するものとすれば良い。
【００８１】
例えば、上述の実施形態では、コンポジットチャネルとしてＧａＡｓ／ＩｎＧａＡｓ／ＧａＡｓ／ＩｎＧａＡｓ／ＧａＡｓ２重量子井戸層２２４を用い、各井戸層２１４、２１６の組成を規定しているが、２つの井戸層２１４、２１６を有し、これらが量子力学的に結合している２重量子井戸構造になっていれば、材料及び組成は上述の実施形態のものに限られるものではない。つまり、下部障壁層、第１井戸層、中間障壁層、第２井戸層、上部障壁層を順に積層させて２重量子井戸層を形成する場合、第１及び第２井戸層を構成する材料の伝導帯のエネルギーが、下部障壁層、中間障壁層及び上部障壁層を構成する材料の伝導帯のエネルギーよりも低くなるように各障壁層及び各井戸層の材料及び組成を決め、２つの井戸層が量子力学的に結合するように中間障壁層の厚さを決めれば良い。例えば、下部障壁層、第１井戸層、中間障壁層、第２井戸層、上部障壁層の全てにＩｎＧａＡｓを用い、第１及び第２井戸層を構成するＩｎＧａＡｓの伝導帯のエネルギーが、下部障壁層、中間障壁層及び上部障壁層を構成するＩｎＧａＡｓの伝導帯のエネルギーよりも低くなるように、各障壁層及び各井戸層を構成するＩｎＧａＡｓの組成を変えても良い。つまり、Ｉｎｘ１Ｇａ１−ｘ１Ａｓ層、Ｉｎｘ２Ｇａ１−ｘ２Ａｓ層、Ｉｎｘ３Ｇａ１−ｘ３Ａｓ層、Ｉｎｘ４Ｇａ１−ｘ４Ａｓ層、Ｉｎｘ５Ｇａ１−ｘ５Ａｓ層を順に積層させる場合、ｘ２＞ｍａｘ（ｘ１，ｘ３）、ｘ４＞ｍａｘ（ｘ３，ｘ５）が成立していれば、２重量子井戸構造になる。ここで、ｍａｘ（ｘｍ，ｘｎ）は、組成ｘｍとｘｎのうち大きい方を採用するという意味である。例えば、ｉ−Ｉｎ０．１５Ｇａ０．８５Ａｓ層（下部障壁層）２１３、ｉ−Ｉｎ０．５Ｇａ０．５Ａｓ層（第１井戸層）２１４、ｉ−Ｉｎ０．１５Ｇａ０．８５Ａｓ層（中間障壁層）２１５、ｉ−Ｉｎ０．５Ｇａ０．５Ａｓ層（第２井戸層）２１６、ｉ−Ｉｎ０．１５Ｇａ０．８５Ａｓ層（上部障壁層）２１７を順に積層させたものは、上記の条件を満たし、２重量子井戸構造になる。これをＩｎＧａＡｓ／Ｉｎ０．５Ｇａ０．５Ａｓ／ＩｎＧａＡｓ／Ｉｎ０．５Ｇａ０．５Ａｓ／ＩｎＧａＡｓコンポジットチャネルＨＥＭＴという。この場合も、上述の実施形態の場合と同様に、電子は基底準位Ｅ０でも第１励起準位Ｅ１でも、電子の有効質量（Γバレーにおける電子の有効質量）が軽くなるＩｎ０．５Ｇａ０．５Ａｓ（井戸層）２１４、２１６に存在する確率が高くなり、電子の有効質量（Γバレーにおける電子の有効質量）が重くなるＩｎ０．１５Ｇａ０．８５Ａｓ層（障壁層）２１３、２１５、２１７に存在することを抑制することができるため、より一層の高速化が可能となる。
【００８２】
このように、第１井戸層２１４及び第２井戸層２１６は、中間障壁層２１５よりもＩｎの組成（ＩｎＡｓの組成）を高くすれば良い。例えば、第１井戸層２１４及び第２井戸層２１６は、中間障壁層２１５を構成するＩｎＧａＡｓよりもＩｎの組成が高いＩｎＧａＡｓ層とすることもできる。
また、上述の実施形態及び変形例では、第１井戸層２１４及び第２井戸層２１６を、同一の材料・組成の半導体層としているが、これに限られるものではなく、第１井戸層２１４及び第２井戸層２１６を、異なる材料・組成の半導体層としても良い。つまり、上述の実施形態及び変形例では、第１井戸層２１４及び第２井戸層２１６を、同一の組成のＩｎＧａＡｓ層としているが、これに限られるものではなく、第１井戸層２１４及び第２井戸層２１６を、異なる組成のＩｎＧａＡｓ層としても良い。
【００８３】
また、上述の実施形態及び変形例では、下部障壁層２１３、中間障壁層２１５及び上部障壁層２１７を、同一の材料・組成の半導体層としているが、下部障壁層２１３、中間障壁層２１５及び上部障壁層２１７を、異なる材料の半導体層としても良い。また、下部障壁層２１３、中間障壁層２１５及び上部障壁層２１７を、同一の材料で異なる組成の半導体層としても良い。例えば下部障壁層２１３、中間障壁層２１５及び上部障壁層２１７を、異なる組成のＩｎＧａＡｓ層としても良い。このように、下部障壁層２１３、中間障壁層２１５及び上部障壁層２１７は、異なる材料・組成の半導体層としても良い。
【００８４】
また、例えば、上述の本実施形態及び変形例のＧａＡｓ系ＨＥＭＴは、上述の第１実施形態の第２変形例〜第４変形例（例えば図９〜図１４参照）と同様に変形することができる。つまり、上述の第１実施形態のＩｎＰ系ＨＥＭＴの第２変形例〜第４変形例として記載しているような構造を、本実施形態及び変形例のＧａＡｓ系ＨＥＭＴに適用することもできる。
［その他］
なお、本発明は、上述した各実施形態及び変形例に記載した構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形することが可能である。
【００８５】
以下、上述の各実施形態及び変形例に関し、更に、付記を開示する。
（付記１）
基板の上方に設けられた第１半導体層と、
前記第１半導体層の上側に接する電子走行層と、
前記電子走行層の上側に接する第２半導体層とを備え、
前記電子走行層は、第１井戸層、中間障壁層、第２井戸層を順に積層させた構造を含む２重量子井戸層であり、
前記中間障壁層の伝導帯のエネルギーは、前記第１半導体層及び前記第２半導体層の伝導帯のエネルギーよりも低く、
前記第１及び第２井戸層の中に基底準位が形成され、前記２重量子井戸層の中に第１励起準位が形成されることを特徴とする半導体装置。
【００８６】
（付記２）
前記第１井戸層及び前記第２井戸層は、同一の材料・組成の半導体層であることを特徴とする、付記１に記載の半導体装置。
（付記３）
前記第１井戸層及び前記第２井戸層は、異なる材料・組成の半導体層であることを特徴とする、付記１に記載の半導体装置。
【００８７】
（付記４）
前記２重量子井戸層は、下部障壁層、前記第１井戸層、前記中間障壁層、前記第２井戸層、上部障壁層を順に積層させた構造を有することを特徴とする、付記１〜３のいずれか１項に記載の半導体装置。
（付記５）
前記下部障壁層、前記中間障壁層及び前記上部障壁層は、同一の材料・組成の半導体層であることを特徴とする、付記４に記載の半導体装置。
【００８８】
（付記６）
前記下部障壁層、前記中間障壁層及び前記上部障壁層は、異なる材料・組成の半導体層であることを特徴とする、付記４に記載の半導体装置。
（付記７）
前記第１井戸層及び前記第２井戸層は、前記中間障壁層よりもＩｎの組成が高いことを特徴とする、付記１〜６のいずれか１項に記載の半導体装置。
【００８９】
（付記８）
前記第１半導体層及び前記第２半導体層は、ＩｎＡｌＡｓ層であり、
前記中間障壁層は、ＩｎＧａＡｓ層であり、
前記第１井戸層及び前記第２井戸層は、ＩｎＡｓ層であることを特徴とする、付記１、２、７のいずれか１項に記載の半導体装置。
【００９０】
（付記９）
前記第１半導体層及び前記第２半導体層は、ＩｎＡｌＡｓ層であり、
前記中間障壁層は、ＩｎＧａＡｓ層であり、
前記第１井戸層及び前記第２井戸層は、前記中間障壁層を構成するＩｎＧａＡｓよりもＩｎの組成が高いＩｎＧａＡｓ層であることを特徴とする、付記１〜３のいずれか１項に記載の半導体装置。
【００９１】
（付記１０）
前記２重量子井戸層は、下部障壁層、前記第１井戸層、前記中間障壁層、前記第２井戸層、上部障壁層を順に積層させた構造を有し、
前記下部障壁層及び前記上部障壁層は、ＩｎＧａＡｓ層であることを特徴とする、付記８に記載の半導体装置。
【００９２】
（付記１１）
前記２重量子井戸層は、下部障壁層、前記第１井戸層、前記中間障壁層、前記第２井戸層、上部障壁層を順に積層させた構造を有し、
前記下部障壁層及び前記上部障壁層は、ＩｎＧａＡｓ層であることを特徴とする、付記９に記載の半導体装置。
【００９３】
（付記１２）
前記下部障壁層、前記中間障壁層及び前記上部障壁層は、同一の組成のＩｎＧａＡｓ層であることを特徴とする、付記１０又は１１に記載の半導体装置。
（付記１３）
前記下部障壁層、前記中間障壁層及び前記上部障壁層は、異なる組成のＩｎＧａＡｓ層であることを特徴とする、付記１０又は１１に記載の半導体装置。
【００９４】
（付記１４）
前記第１半導体層及び前記第２半導体層は、ＡｌＧａＡｓ層であり、
前記中間障壁層は、ＧａＡｓ層であり、
前記第１井戸層及び前記第２井戸層は、ＩｎＧａＡｓ層であることを特徴とする、付記１〜３、７のいずれか１項に記載の半導体装置。
【００９５】
（付記１５）
前記第１半導体層及び前記第２半導体層は、ＡｌＧａＡｓ層であり、
前記中間障壁層は、ＩｎＧａＡｓ層であり、
前記第１井戸層及び前記第２井戸層は、前記中間障壁層を構成するＩｎＧａＡｓよりもＩｎの組成が高いＩｎＧａＡｓ層であることを特徴とする、付記１〜３のいずれか１項に記載の半導体装置。
【００９６】
（付記１６）
前記２重量子井戸層は、下部障壁層、前記第１井戸層、前記中間障壁層、前記第２井戸層、上部障壁層を順に積層させた構造を有し、
前記下部障壁層及び前記上部障壁層は、ＧａＡｓ層であることを特徴とする、付記１４に記載の半導体装置。
【００９７】
（付記１７）
前記２重量子井戸層は、下部障壁層、前記第１井戸層、前記中間障壁層、前記第２井戸層、上部障壁層を順に積層させた構造を有し、
前記下部障壁層及び前記上部障壁層は、ＩｎＧａＡｓ層であることを特徴とする、付記１５に記載の半導体装置。
【００９８】
（付記１８）
前記下部障壁層、前記中間障壁層及び前記上部障壁層は、同一の組成のＩｎＧａＡｓ層であることを特徴とする、付記１７に記載の半導体装置。
（付記１９）
前記下部障壁層、前記中間障壁層及び前記上部障壁層は、異なる組成のＩｎＧａＡｓ層であることを特徴とする、付記１７に記載の半導体装置。
【００９９】
（付記２０）
前記第１半導体層及び前記第２半導体層の少なくとも一方は、電子供給層を構成することを特徴とする、付記１〜１９のいずれか１項に記載の半導体装置。
【符号の説明】
【０１００】
１０  半絶縁性ＩｎＰ基板（半導体基板）
１１  ＩｎＡｌＡｓバッファ層
１２  ＩｎＧａＡｓ障壁層
１３  ＩｎＡｓ井戸層
１４  ＩｎＧａＡｓ障壁層
１５  ＩｎＡｓ井戸層
１６  ＩｎＧａＡｓ障壁層
１７  ＩｎＡｌＡｓスペーサ層
１８  Ｓｉ−δドーピング層
１９  ＩｎＡｌＡｓバリア層
２０  ＩｎＰエッチング停止層
２１  ｎ−ＩｎＧａＡｓキャップ層
２２  半導体積層構造
２３  ＳｉＯ２膜
２４  電子走行層（チャネル層；２重量子井戸層）
２５  電子供給層
３１  ソース電極
３２  ドレイン電極
３３  ゲート電極
４１  レジスト膜（ＺＥＰ）
４２  レジスト膜（ＰＭＧＩ）
４３  レジスト膜（ＺＥＰ）
２１０  半絶縁性ＧａＡｓ基板（半導体基板）
２１１  ＧａＡｓバッファ層
２１２  ＡｌＧａＡｓバリア層
２１３  ＧａＡｓ障壁層
２１４  ＩｎＧａＡｓ井戸層
２１５  ＧａＡｓ障壁層
２１６  ＩｎＧａＡｓ井戸層
２１７  ＧａＡｓ障壁層
２１８  ＡｌＧａＡｓスペーサ層
２１９  Ｓｉ−δドーピング層
２２０  ＡｌＧａＡｓバリア層
２２１  ｎ−ＧａＡｓキャップ層
２２２  半導体積層構造
２２３  ＳｉＯ２膜
２２４  電子走行層（チャネル層；２重量子井戸層）
２２５  電子供給層
２３１  ソース電極
２３２  ドレイン電極
２３３  ゲート電極
２４１  レジスト膜（ＺＥＰ）
２４２  レジスト膜（ＰＭＧＩ）
２４３  レジスト膜（ＺＥＰ）
【図１】
0005924640.tif 000004
【図２】
0005924640.tif 000005
【図３】
0005924640.tif 000006
【図４】
0005924640.tif 000007
【図５】
0005924640.tif 000008
【図６】
0005924640.tif 000009
【図７】
0005924640.tif 000010
【図８】
0005924640.tif 000011
【図９】
0005924640.tif 000012
【図１０】
0005924640.tif 000013
【図１１】
0005924640.tif 000014
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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