(57)【特許請求の範囲】
【請求項１】
マイクロエレクトロニクスデバイスパッケージの作製方法であって：
キャリア上に犠牲材料層を生成する工程；
前記犠牲材料層を貫通して前記キャリアの一部を露出する開口部を生成する工程；
前記犠牲材料層上に少なくとも１つの第２デバイスパッドを生成する工程；
前記犠牲材料層の開口部内で前記キャリアにマイクロエレクトロニクスデバイスを取り付ける工程であって、前記マイクロエレクトロニクスデバイスは、活性表面、対向する背面、及び、前記マイクロエレクトロニクスデバイスの活性表面と対向する背面との間の距離によって定義される厚さを有する、工程；
前記マイクロエレクトロニクスデバイスと前記少なくとも１つの第２デバイスパッドを覆うように誘電層を設ける工程；
前記少なくとも１つの第２デバイスパッドと前記マイクロエレクトロニクスデバイスとの間に電気伝導路を生成する工程；
前記犠牲材料層を除去する工程；並びに、
前記少なくとも１つの第２デバイスパッドに第２デバイスを取り付ける工程であって、前記第２デバイスは前記マイクロエレクトロニクスデバイスの厚さの範囲内に設けられる、工程；
を有する方法。
【請求項２】
前記少なくとも１つの第２デバイスパッドに第２デバイスを取り付ける工程が、前記少なくとも１つの第２デバイスパッドにキャパシタを取り付ける工程を含む、請求項１に記載の方法。
【請求項３】
前記少なくとも１つの第２デバイスパッドと前記マイクロエレクトロニクスデバイスとの間に電気伝導路を生成する工程が：
前記誘電層を貫通して前記第２デバイスパッドにまで到達する少なくとも１つの開口部を生成する工程；
前記誘電層を貫通して前記マイクロエレクトロニクスデバイスにまで到達する少なくとも１つの開口部を生成する工程；
前記開口部内に電気伝導性材料を設けて少なくとも１つの第２デバイスパッドの伝導性ビアと少なくとも１つのマイクロエレクトロニクスデバイスの伝導性ビアを生成する工程；及び、
前記少なくとも１つの第２デバイスパッドの伝導性ビアと前記少なくとも１つのマイクロエレクトロニクスデバイスの伝導性ビアとの間に少なくとも１つの電気伝導性トレースを生成する工程；
を有する、請求項１に記載の方法。
【請求項４】
マイクロエレクトロニクスデバイスパッケージの作製方法であって：
キャリア上にスタンドオフ材料層を生成する工程；
前記スタンドオフ材料層を貫通して前記キャリアの一部を露出する開口部を生成する工程；
前記スタンドオフ材料層の開口部内で前記スタンドオフ材料層上に犠牲材料層を生成する工程；
前記犠牲材料層を貫通して前記スタンドオフ材料層の一部と前記キャリアの一部を露出する開口部を生成する工程；
前記キャリアにマイクロエレクトロニクスデバイスを取り付ける工程であって、前記マイクロエレクトロニクスデバイスは、活性表面、対向する背面、及び、前記マイクロエレクトロニクスデバイスの活性表面と対向する背面との間の距離によって定義される厚さを有する、工程；
少なくとも１つの前記スタンドオフ材料層に少なくとも１つの第２デバイスを取り付ける工程であって、前記少なくとも１つの第２デバイスは前記マイクロエレクトロニクスデバイスの厚さの範囲内に設けられる、工程；
前記マイクロエレクトロニクスデバイスと前記少なくとも１つの第２デバイスを覆うように誘電層を設ける工程；
前記少なくとも１つの第２デバイスパッドと前記マイクロエレクトロニクスデバイスとの間に電気伝導路を生成する工程；並びに、
少なくとも１つの前記スタンドオフ材料層を除去する工程；
を有する方法。
【請求項５】
少なくとも１つの前記スタンドオフ材料層に少なくとも１つの第２デバイスを取り付ける工程が、少なくとも１つの前記スタンドオフ材料層にキャパシタを取り付ける工程を含む、請求項４に記載の方法。
【請求項６】
前記犠牲材料層を除去する工程をさらに有する、請求項４に記載の方法。
【請求項７】
前記少なくとも１つの第２デバイスパッドと前記マイクロエレクトロニクスデバイスとの間に電気伝導路を生成する工程が：
前記誘電層を貫通して前記第２デバイスパッドにまで到達する少なくとも１つの開口部を生成する工程；
前記誘電層を貫通して前記マイクロエレクトロニクスデバイスにまで到達する少なくとも１つの開口部を生成する工程；
前記開口部内に電気伝導性材料を設けて少なくとも１つの第２デバイスパッドの伝導性ビアと少なくとも１つのマイクロエレクトロニクスデバイスの伝導性ビアを生成する工程；及び、
前記少なくとも１つの第２デバイスパッドの伝導性ビアと前記少なくとも１つのマイクロエレクトロニクスデバイスの伝導性ビアとの間に少なくとも１つの電気伝導性トレースを生成する工程；
を有する、請求項４に記載の方法。
【請求項８】
前記キャリア上にスタンドオフ材料層を生成する工程が、前記キャリア上にフォトレジストスタンドオフ材料層を生成する工程を含む、請求項５に記載の方法。
【請求項９】
前記フォトレジストスタンドオフ材料層を架橋させる工程をさらに有する、請求項８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示の実施例は、マイクロエレクトロニクスデバイスパッケージの製造方法の分野に関し、より詳細には、バンプレスビルドアップ層(BBUL)設計を有するマイクロエレクトロニクスデバイスパッケージに関する。
【発明の概要】
【課題を解決するための手段】
【０００２】
本発明の対象は、明細書の結論部分において具体的に指摘され、かつ、明確に主張されている。本開示の上記及び他の特徴は、添付図面と共に以降の発明の詳細な説明と特許請求の範囲の請求項を読むことによってより良く理解される。添付図面は、本開示による複数の実施例を示しているだけであるので、本開示の技術的範囲を限定するものと解されてはならない。本開示には、添付図面を使用しながらさらなる仕様と詳細が共に記載されている。それにより本開示の利点がすぐに理解できる。
【図面の簡単な説明】
【０００３】
【図１】本開示の一の実施例による表面実装デバイス面に第2デバイスを備えるバンプレスビルドアップ層コアレス(BBUL-C)マイクロエレクトロニクスパッケージを形成する方法の側面図を表している。
【図２】本開示の一の実施例による表面実装デバイス面に第2デバイスを備えるバンプレスビルドアップ層コアレス(BBUL-C)マイクロエレクトロニクスパッケージを形成する方法の側面図を表している。
【図３】本開示の一の実施例による表面実装デバイス面に第2デバイスを備えるバンプレスビルドアップ層コアレス(BBUL-C)マイクロエレクトロニクスパッケージを形成する方法の側面図を表している。
【図４】本開示の一の実施例による表面実装デバイス面に第2デバイスを備えるバンプレスビルドアップ層コアレス(BBUL-C)マイクロエレクトロニクスパッケージを形成する方法の側面図を表している。
【図５】本開示の一の実施例による表面実装デバイス面に第2デバイスを備えるバンプレスビルドアップ層コアレス(BBUL-C)マイクロエレクトロニクスパッケージを形成する方法の側面図を表している。
【図６】本開示の一の実施例による表面実装デバイス面に第2デバイスを備えるバンプレスビルドアップ層コアレス(BBUL-C)マイクロエレクトロニクスパッケージを形成する方法の側面図を表している。
【図７】本開示の一の実施例による表面実装デバイス面に第2デバイスを備えるバンプレスビルドアップ層コアレス(BBUL-C)マイクロエレクトロニクスパッケージを形成する方法の側面図を表している。
【図８】本開示の一の実施例による表面実装デバイス面に第2デバイスを備えるバンプレスビルドアップ層コアレス(BBUL-C)マイクロエレクトロニクスパッケージを形成する方法の側面図を表している。
【図９】本開示の一の実施例による表面実装デバイス面に第2デバイスを備えるバンプレスビルドアップ層コアレス(BBUL-C)マイクロエレクトロニクスパッケージを形成する方法の側面図を表している。
【図１０】本開示の一の実施例による表面実装デバイス面に第2デバイスを備えるバンプレスビルドアップ層コアレス(BBUL-C)マイクロエレクトロニクスパッケージを形成する方法の側面図を表している。
【図１１】本開示の一の実施例による表面実装デバイス面に第2デバイスを備えるバンプレスビルドアップ層コアレス(BBUL-C)マイクロエレクトロニクスパッケージを形成する方法の側面図を表している。
【図１２】本開示の一の実施例による表面実装デバイス面に第2デバイスを備えるバンプレスビルドアップ層コアレス(BBUL-C)マイクロエレクトロニクスパッケージを形成する方法の側面図を表している。
【図１３】本開示の一の実施例による表面実装デバイス面に第2デバイスを備えるバンプレスビルドアップ層コアレス(BBUL-C)マイクロエレクトロニクスパッケージを形成する方法の側面図を表している。
【図１４】本開示の他の実施例による埋め込みデバイス面に第2デバイスを備えるバンプレスビルドアップ層コアレス(BBUL-C)マイクロエレクトロニクスパッケージを形成する方法の側面図を表している。
【図１５】本開示の他の実施例による埋め込みデバイス面に第2デバイスを備えるバンプレスビルドアップ層コアレス(BBUL-C)マイクロエレクトロニクスパッケージを形成する方法の側面図を表している。
【図１６】本開示の他の実施例による埋め込みデバイス面に第2デバイスを備えるバンプレスビルドアップ層コアレス(BBUL-C)マイクロエレクトロニクスパッケージを形成する方法の側面図を表している。
【図１７】本開示の他の実施例による埋め込みデバイス面に第2デバイスを備えるバンプレスビルドアップ層コアレス(BBUL-C)マイクロエレクトロニクスパッケージを形成する方法の側面図を表している。
【図１８】本開示の他の実施例による埋め込みデバイス面に第2デバイスを備えるバンプレスビルドアップ層コアレス(BBUL-C)マイクロエレクトロニクスパッケージを形成する方法の側面図を表している。
【図１９】本開示の他の実施例による埋め込みデバイス面に第2デバイスを備えるバンプレスビルドアップ層コアレス(BBUL-C)マイクロエレクトロニクスパッケージを形成する方法の側面図を表している。
【図２０】本開示の他の実施例による埋め込みデバイス面に第2デバイスを備えるバンプレスビルドアップ層コアレス(BBUL-C)マイクロエレクトロニクスパッケージを形成する方法の側面図を表している。
【図２１】本開示の他の実施例による埋め込みデバイス面に第2デバイスを備えるバンプレスビルドアップ層コアレス(BBUL-C)マイクロエレクトロニクスパッケージを形成する方法の側面図を表している。
【図２２】本開示の他の実施例による埋め込みデバイス面に第2デバイスを備えるバンプレスビルドアップ層コアレス(BBUL-C)マイクロエレクトロニクスパッケージを形成する方法の側面図を表している。
【図２３】本開示の他の実施例による埋め込みデバイス面に第2デバイスを備えるバンプレスビルドアップ層コアレス(BBUL-C)マイクロエレクトロニクスパッケージを形成する方法の側面図を表している。
【図２４】本開示の他の実施例による埋め込みデバイス面に第2デバイスを備えるバンプレスビルドアップ層コアレス(BBUL-C)マイクロエレクトロニクスパッケージを形成する方法の側面図を表している。
【図２５】本開示の他の実施例による埋め込みデバイス面に第2デバイスを備えるバンプレスビルドアップ層コアレス(BBUL-C)マイクロエレクトロニクスパッケージを形成する方法の側面図を表している。
【図２６】本開示のさらに他の実施例による埋め込みデバイス面に第2デバイスを備えるバンプレスビルドアップ層コアレス(BBUL-C)マイクロエレクトロニクスパッケージを形成する方法の側面図を表している。
【図２７】本開示のさらに他の実施例による埋め込みデバイス面に第2デバイスを備えるバンプレスビルドアップ層コアレス(BBUL-C)マイクロエレクトロニクスパッケージを形成する方法の側面図を表している。
【図２８】本開示のさらに他の実施例による埋め込みデバイス面に第2デバイスを備えるバンプレスビルドアップ層コアレス(BBUL-C)マイクロエレクトロニクスパッケージを形成する方法の側面図を表している。
【図２９】本開示のさらに他の実施例による埋め込みデバイス面に第2デバイスを備えるバンプレスビルドアップ層コアレス(BBUL-C)マイクロエレクトロニクスパッケージを形成する方法の側面図を表している。
【図３０】本開示のさらに他の実施例による埋め込みデバイス面に第2デバイスを備えるバンプレスビルドアップ層コアレス(BBUL-C)マイクロエレクトロニクスパッケージを形成する方法の側面図を表している。
【図３１】本開示のさらに他の実施例による埋め込みデバイス面に第2デバイスを備えるバンプレスビルドアップ層コアレス(BBUL-C)マイクロエレクトロニクスパッケージを形成する方法の側面図を表している。
【図３２】本開示のさらに他の実施例による埋め込みデバイス面に第2デバイスを備えるバンプレスビルドアップ層コアレス(BBUL-C)マイクロエレクトロニクスパッケージを形成する方法の側面図を表している。
【図３３】本開示のさらに他の実施例による埋め込みデバイス面に第2デバイスを備えるバンプレスビルドアップ層コアレス(BBUL-C)マイクロエレクトロニクスパッケージを形成する方法の側面図を表している。
【図３４】本開示のさらに他の実施例による埋め込みデバイス面に第2デバイスを備えるバンプレスビルドアップ層コアレス(BBUL-C)マイクロエレクトロニクスパッケージを形成する方法の側面図を表している。
【図３５】本開示のさらに他の実施例による埋め込みデバイス面に第2デバイスを備えるバンプレスビルドアップ層コアレス(BBUL-C)マイクロエレクトロニクスパッケージを形成する方法の側面図を表している。
【図３６】本開示のさらに他の実施例による埋め込みデバイス面に第2デバイスを備えるバンプレスビルドアップ層コアレス(BBUL-C)マイクロエレクトロニクスパッケージを形成する方法の側面図を表している。
【図３７】本開示のさらに他の実施例による埋め込みデバイス面に第2デバイスを備えるバンプレスビルドアップ層コアレス(BBUL-C)マイクロエレクトロニクスパッケージを形成する方法の側面図を表している。
【発明を実施するための形態】
【０００４】
以降の詳細な説明では、請求項に記載された対象の実施が可能な特定の実施例を例示する添付図面が参照される。これらの実施例は、様々な実施例は−たとえそれぞれ異なっていても−必ずしも相互背反ではないことに留意して欲しい。たとえば本明細書において一の実施例に関連して記載された特定の部位、構造、又は特徴は、請求項に記載された対象の技術的範囲及び思想から逸脱することなく他の実施例においても実施可能である。それに加えて、各開示された実施例での個々の構成要素の位置又は配置は、請求項に記載された対象の技術的範囲及び思想から逸脱することなく他の実施例においても実施可能であることに留意して欲しい。従って以降の詳細な説明は、限定の意味で解されてはならない。請求項に記載された対象の技術的範囲は、特許請求の範囲によってのみ定義され、請求項に与えられる均等の全範囲と一致するように適切に解釈される。異なる図における同様の参照番号は同一又は同様の構成要素若しくは機能を指称する。それに加えて図中の構成要素は必ずしも正しい縮尺で描かれていない。むしろ個々の構成要素は、本開示の文脈においてその構成要素をより容易に理解するため、拡大又は縮小されて良い。
【０００５】
本開示の実施例は、マイクロエレクトロニクスデバイスパッケージの製造方法の分野に関し、より詳細には、バンプレスビルドアップ層(BBUL)設計を有するマイクロエレクトロニクスデバイスパッケージに関する。BBUL設計では、少なくとも1つの第2デバイス−たとえばキャパシタ、微小電子機械デバイス（たとえば加速度計、高周波スイッチ等）、GPSデバイス、受動素子等−が、当該マイクロエレクトロニクスデバイスパッケージのマイクロエレクトロニクスデバイスの厚さ（つまりz方向又はz高さ）の範囲内に設けられる。本開示の一部の実施例では、開口部又はキャビティ構造が、相対的に厚い誘電材料−たとえば光により画定可能なフォトレジスト材料−を用いて生成されて良い。マイクロエレクトロニクスデバイスと部品は前記相対的に厚い誘電材料内に実装され得る。相対的に厚い誘電材料キャビティをそのように使用することで、z高さ（つまり厚さ）の制約を犠牲にすることなく様々なデバイス面の第2デバイスの表面実装又は埋め込みが可能となる。それに加えて、本開示の実施例は、マイクロエレクトロニクスデバイスの背面が、当該デバイス面の第2デバイスの上方になることを可能にする。それにより、ヒートシンクは、当該マイクロエレクトロニクスデバイスの背面に直接接触させることが可能となり、又は。さらなるデバイス（たとえばメモリ、ロジック等）は、貫通シリコンビアによって、当該マイクロエレクトロニクスデバイスの背面に取り付け可能となる。
【０００６】
図1〜図13は、本開示の実施例による表面実装デバイス面に第2デバイスを備えるバンプレスビルドアップ層コアレス(BBUL-C)マイクロエレクトロニクスパッケージを形成する方法の側面図を表している。図1に図示されているように、キャリア100が供されて良い。図示されているキャリア100は、2つの対向する銅解放層（つまり第1銅解放層104と第2銅解放層104’）との間に設けられる接合材料106を有する銅が積層された基板であって良い。ここで2つの対向する銅の層（つまり第1銅の層102と第2銅の層102’）は、それぞれの銅の層に対応する銅解放層（つまり第1銅解放層104と第2銅解放層104’）に隣接し、かつ、接合材料106の一部と隣接する。第1銅の層102の外側表面は、キャリア100の第1表面108を画定する。第2銅の層102’の外側表面は、キャリア100の第2表面108’を画定する。接合材料106は、エポキシ材料を含む適切な材料であって良いが、これに限定される訳ではない。接合材料106によって積層された複数の層が複数の銅の層（たとえば銅の層及び銅解放層）として具体的に特定されているとはいえ、本開示はそのように限定されない。なぜなら前記複数の層は任意の適切な材料で構成されて良いからである。
【０００７】
図2に図示されているように、第1犠牲材料層110−たとえばフォトレジスト材料−はキャリアの第1表面108上に生成されて良く、かつ、第2犠牲材料層110’−たとえばフォトレジスト材料−はキャリアの第2表面108’上に生成されて良い。図3に図示されているように、第1保護層120−たとえば金属ホイル（たとえば銅ホイル）−が第1犠牲材料層110上に生成されて良く、かつ、第2保護層120’−たとえば金属ホイル（たとえば銅ホイル）−が第2犠牲材料層110’上に生成されて良い。第1犠牲材料層110と第2犠牲材料層110’は、当技術分野において既知である任意の方法によって生成されて良い。当技術分野において既知である任意の方法には、スピンコーティング、ドライフォトフィルム積層(dry  photofilm  lamination)、及び化学気相成長が含まれるが、これらに限定されない。第1保護層120と第2保護層120’は、当技術分野において既知である任意の方法によって生成されて良い。当技術分野において既知である任意の方法には、堆積及びホイル積層が含まれるが、これらに限定されない。一の実施例では、第1犠牲材料層110と第2犠牲材料層110’は、約300μm〜600μmの厚さに堆積されて良い。
【０００８】
図4に図示されているように、第2デバイスパッドが保護層上に生成されて良い。図示されているように、第1の第2デバイスパッド124aと第2の第2デバイスパッド124bは第1保護層120上に生成されて良く、かつ、第3の第2デバイスパッド124cと第4の第2デバイスパッド124dは第2保護層120’上に生成されて良い。メタライゼーション層（つまり構成要素122a、122b、122a’、122b’）は各メタライゼーション層に対応する保護層（つまり構成要素120と120’）と第2デバイスパッド（たとえば構成要素124a、124b、124a’、124b’）との間に設けられて良い。メタライゼーション層（つまり構成要素122a、122b、122a’、122b’）について以降で詳述する。また図4に図示されているように、パッケージ・オン・パッケージ(PoP)パッドもまた、当業者には明らかなように、第2デバイスパッド（たとえば構成要素124a、124b、124a’、124b’）の生成と同時に、保護層（つまり構成要素120と120’）上に生成されて良い。図4は、第1パッケージ・オン・パッケージパッド128aと第2パッケージ・オン・パッケージパッド128bも第1保護層120上に生成されて良く、かつ、第3パッケージ・オン・パッケージパッド128cと第4パッケージ・オン・パッケージパッド128dも第2保護層120’上に生成されて良いことを示している。メタライゼーション層（つまり構成要素126a、126b、126a’、126b’）は、各メタライゼーション層に対応する保護層（たとえば構成要素120と120’）とパッケージ・オン・パッケージパッド（たとえば構成要素128a、128b、128a’、128b’）との間に設けられて良い。当業者には分かるように、パッケージ・オン・パッケージパッドは、積層のため、貫通シリコンビアを必要とすることなく、z方向でのマイクロエレクトロニクスデバイスパッケージ間での接続を生成するのに用いられ得る。第2デバイスパッド及びパッケージ・オン・パッケージパッドは、堆積、フォトリソグラフィ、及びエッチングを含む当技術分野において既知である任意の方法によって生成されて良い。
【０００９】
図5に図示されているように、開口部132が、第1保護層120を貫通することで第1犠牲材料層110の一部を露出させるように生成されて良く、かつ、同時に開口部132’が、第2犠牲材料層110’の一部を露出させるように第2保護層120’内に生成されて良い。第1保護層の開口部132と第2保護層の開口部132’は当技術分野において既知である任意の方法によって生成されて良い。当技術分野において既知である任意の方法には、フォトリソグラフィによるパターニング及びエッチングが含まれるが、これらに限定される訳ではない。第1犠牲材料層110と第2犠牲材料層110は、第1保護層の開口部132と第2保護層の開口部132’の生成中にエッチストップとして機能しうることに留意して欲しい。
【００１０】
図6に図示されているように、開口部134は、第1保護層120をマスクとして用いることによって、第1犠牲材料層110を貫通してキャリアの第1表面108の一部を露出させるように生成されて良い。開口部134’は、第2保護層120をマスクとして用いることによって、第2犠牲材料層110’を貫通してキャリアの第2表面108’の一部を露出させるように生成されて良い。第1犠牲材料層の開口部134と第2犠牲材料層の開口部134’は、当技術分野において既知である任意の方法によって生成されて良い。当技術分野において既知である任意の方法には、フォトリソグラフィ法及び湿式又は乾式エッチングが含まれるが、これらに限定される訳ではない。第1銅の層102と第2銅の層102’はエッチストップとして機能しうる。
【００１１】
図7に図示されているように、第1犠牲材料層の開口部134内で、第1マイクロエレクトロニクスデバイス142は、背面150にて接合材料144によってキャリアの第1表面108に取り付けられて良い。第1マイクロエレクトロニクスデバイス142は、活性表面148上に少なくとも1つの接触領域（構成要素146a及び146bとして表されている）を有して良い。第2犠牲材料層の開口部134’内で、第2マイクロエレクトロニクスデバイス142’は、背面150’にて接合材料144’によってキャリアの第2表面108’に取り付けられて良い。第2マイクロエレクトロニクスデバイス142’は、活性表面148’上に少なくとも1つの接触領域（構成要素146a’及び146b’として表されている）を有して良い。第1マイクロエレクトロニクスデバイス142と第2マイクロエレクトロニクスデバイス142’は任意の所望のデバイスであって良い。任意の所望のデバイスには、マイクロプロセッサ（シングル又はマルチコア）、メモリデバイス、チップセット、グラフィックスデバイス、用途特定集積回路等が含まれるが、これらに限定される訳ではない。接合材料144と144’は、ダイ背面膜を含む任意の適切な材料であって良いが、これに限定される訳ではない。
【００１２】
図8に図示されているように、第1誘電層152が、第1マイクロエレクトロニクスデバイス142、第1保護層120、第1パッケージ・オン・パッケージパッド128a、第2パッケージ・オン・パッケージパッド128b、第1の第2デバイスパッド124a、及び第2の第2デバイスパッド124b上に生成されて良い。第2誘電層152’が、第2マイクロエレクトロニクスデバイス142’、第2保護層120’、第3パッケージ・オン・パッケージパッド128a’、第4パッケージ・オン・パッケージパッド128b’、第3の第2デバイスパッド124a’、及び第4の第2デバイスパッド124b’上に生成されて良い。また図8に図示されているように、複数の開口部154が、該複数の開口部154の各々に対応する第1マイクロエレクトロニクスデバイスの接触領域146aと146b、第1パッケージ・オン・パッケージパッド128a、第2パッケージ・オン・パッケージパッド128b、第1の第2デバイスパッド124a、及び第2の第2デバイスパッド124bの少なくとも一部を露出するように第1誘電層152内に生成されて良い。同時に複数の開口部154’もまた、該複数の開口部154’の各々に対応する第2マイクロエレクトロニクスデバイスの接触領域146a’と146b’、第3パッケージ・オン・パッケージパッド128a’、第4パッケージ・オン・パッケージパッド128b’、第3の第2デバイスパッド124a’、及び第4の第2デバイスパッド124b’の少なくとも一部を露出するように第2誘電層152’内に生成されて良い。一の実施例では、第1誘電層152と第2誘電層152’は、たとえば味の素ファインテクノ株式会社から販売されているようなシリカが充填されたエポキシを含んで良い。開口部154と154’は、当技術分野において既知である任意の方法によって生成されて良い。当技術分野において既知である任意の方法には、レーザー又はイオンドリル、エッチング等が含まれるが、これらに限定される訳ではない。
【００１３】
図9に図示されているように、電気伝導性材料−たとえば銅、アルミニウム、銀、金、及びそれらの合金−は、当技術分野において既知である任意の方法によって開口部154内に設けられることで、第1マイクロエレクトロニクスデバイスの接触領域の第1電気伝導性ビア166a、第1マイクロエレクトロニクスデバイスの接触領域の第2電気伝導性ビア166b、第1パッケージ・オン・パッケージパッドの電気伝導性ビア162a、第2パッケージ・オン・パッケージパッドの電気伝導性ビア162b、第1の第2デバイスパッドの電気伝導性ビア164a、及び第2の第2デバイスパッドの電気伝導性ビア164bが生成されて良い。電気伝導性材料はまた同時に、開口部154’内に設けられることで、第2マイクロエレクトロニクスデバイスの接触領域の第1電気伝導性ビア166a’、第2マイクロエレクトロニクスデバイスの接触領域の第2電気伝導性ビア166b’、第3パッケージ・オン・パッケージパッドの電気伝導性ビア162a’、第4パッケージ・オン・パッケージパッドの電気伝導性ビア162b’、第3の第2デバイスパッドの電気伝導性ビア164a’、及び第4の第2デバイスパッドの電気伝導性ビア164b’が生成されて良い。さらに図9に図示されているように、電気伝導性トレースが、様々な電気伝導性ビアを電気的に接続するように生成されて良い。図示されているように、第1電気伝導性トレース168aは、第1の第2デバイスパッドの電気伝導性ビア164aと第1マイクロエレクトロニクスデバイスの接触領域の第1電気伝導性ビア166aとを電気的に接続するように生成されて良く、かつ、第2電気伝導性トレース168bは、第2の第2デバイスパッドの電気伝導性ビア164bと第1マイクロエレクトロニクスデバイスの接触領域の第2電気伝導性ビア166bとを電気的に接続するように生成されて良い。さらに、第3電気伝導性トレース168a’は、第3の第2デバイスパッドの電気伝導性ビア164a’と第2マイクロエレクトロニクスデバイスの接触領域の第1電気伝導性ビア166a’とを電気的に接続するように生成されて良く、かつ、第4電気伝導性トレース168b’は、第4の第2デバイスパッドの電気伝導性ビア164b’と第2マイクロエレクトロニクスデバイスの接触領域の第2電気伝導性ビア166b’とを電気的に接続するように生成されて良い。よって様々な電気伝導性ビアと電気伝導性トレースとを接続することで、第2デバイスパッドとマイクロエレクトロニクスデバイスとの間の電気伝導路が生成される。電気伝導路（たとえば構成要素168a、168b、168a’、168b’）は、銅、アルミニウム、銀、金、及びそれらの合金を含んで良いが、これらに限定される訳ではない。
【００１４】
さらなる誘電層、電気伝導性ビア、及び電気伝導性トレースが、所望の数の層を生成するように構築されて良いことに留意して欲しい。一旦所望の数の層が生成されると、外側層−たとえばグラスクロース層−が生成されて良い。図9に図示されているように、第1外側層172が第1誘電層152上に生成されて良く、かつ、第2外側層172’が第2誘電層152’上に生成されて良い。外側層（つまり第1外側層172と第2外側層172’）は、当業者が理解しているように、マイクロエレクトロニクスパッケージにおける固有のたわみ/応力を解決するのに用いられて良い。
【００１５】
そのようにしてキャリアの第1表面108上とキャリアの第2表面108’上に生成された構造は、当技術分野において知られているように、分割法(depaneling  process)によって互いに分離されて良い。図10は、分割後のキャリアの第1表面108上に生成される構造を表している。図11に図示されているように、第1犠牲材料層110は、当業者が理解しているように、たとえばプラズマアッシング又は溶媒蒸発(solvent  release)によって除去されて良い。図11に図示されているように、保護層120は、当技術分野において既知である任意の適切な方法によって除去されて良い。接合層144は、図12に図示されているように、たとえばプラズマアッシング又は化学溶解によって第1マイクロエレクトロニクスデバイス142から除去されることで、マイクロエレクトロニクスパッケージ180が生成されて良い。プラズマアッシングが第1犠牲材料層110を除去するのに用いられる場合、接合層144もまた1回のプラズマアッシング工程において除去されて良い。
【００１６】
続いて少なくとも1つの第2デバイスが第2デバイスパッドに取り付けられて良い。図13に図示されているように、第1の第2デバイス174aは、メタライゼーション層122aによって第1の第2デバイスパッド124aに取り付けられて良く、かつ、第2の第2デバイス174bは、メタライゼーション層122bによって第2の第2デバイスパッド124bに取り付けられて良い。図13から分かるように、図1〜図13のプロセスの結果、第2デバイス（たとえば構成要素174aと174b）は、第1マイクロエレクトロニクスデバイス142の厚さTの範囲内（つまり第1マイクロエレクトロニクスデバイスの活性表面148と第1マイクロエレクトロニクスデバイスの背面150との間）に設けられる。
【実施例１】
【００１７】
図14〜図25は、本開示の他の実施例による埋め込みデバイス面に第2デバイスを備えるバンプレスビルドアップ層コアレス(BBUL-C)マイクロエレクトロニクスパッケージを形成する方法の側面図を表している。図14に図示されているように、キャリア−たとえば図1のキャリア100−が供されて良く、かつ、少なくとも1つのスタンドオフがキャリア上に生成されて良い。図示されているように、第1スタンドオフ202aと第2スタンドオフ202bがキャリアの第1表面108上に生成され、かつ、第3スタンドオフ202a’と第4スタンドオフ202b’がキャリアの第2表面108’上に生成されて良い。スタンドオフ（たとえば構成要素202a、202b、202a’、202b’）は任意の適切な材料で構成されて良い。任意の適切な材料には銅が含まれるが、これに限定される訳ではない。
【００１８】
図15に図示されているように、第1犠牲材料層210−たとえばフォトレジスト材料−は、キャリアの第1表面108上で第1スタンドオフ202aと第2スタンドオフ202bを覆うように生成され、かつ、第2犠牲材料層210’−たとえばフォトレジスト材料−は、キャリアの第2表面108’上で第3スタンドオフ202a’と第4スタンドオフ202b’を覆うように生成されて良い。図16に図示されているように、第1保護層220が第1犠牲材料層210上に生成され、かつ、第2保護層220’−たとえば金属ホイル−が第2犠牲材料層210’上に生成されて良い。第1犠牲材料層210と第2犠牲材料層210’は、当技術分野において既知である任意の適切な方法によって生成されて良い。当技術分野において既知である任意の方法には、スピンコーティング、ドライフォトフィルム積層、及び化学気相成長が含まれるが、これらに限定されない。第1保護層220と第2保護層220’は、当技術分野において既知である任意の方法によって生成されて良い。当技術分野において既知である任意の方法には、堆積及びホイル積層が含まれるが、これらに限定されない。一の実施例では、第1犠牲材料層210と第2犠牲材料層210’は、約300μm〜600μmの厚さに堆積されて良い。
【００１９】
図17に図示されているように、開口部232が、第1保護層220を貫通することで第1犠牲材料層210の一部を露出させるように生成されて良く、かつ、同時に開口部232’が、第2犠牲材料層210’の一部を露出させるように第2保護層220’内に生成されて良い。第1保護層の開口部232と第2保護層の開口部232’は当技術分野において既知である任意の方法によって生成されて良い。当技術分野において既知である任意の方法には、フォトリソグラフィによるパターニング及びエッチングが含まれるが、これらに限定される訳ではない。第1犠牲材料層210と第2犠牲材料層210は、第1保護層の開口部232と第2保護層の開口部232’の生成中にエッチストップとして機能しうることに留意して欲しい。
【００２０】
図18に図示されているように、開口部234は、第1保護層220をマスクとして用いることによって、第1犠牲材料層210を貫通して第1スタンドオフ202a、第2スタンドオフ202b、及びキャリアの第1表面108の一部を露出させるように生成されて良い。開口部234’は、第2保護層220をマスクとして用いることによって、第2犠牲材料層210’を貫通して第3スタンドオフ202a’、第4スタンドオフ202b’、及びキャリアの第2表面108’の一部を露出させるように生成されて良い。第1犠牲材料層の開口部234と第2犠牲材料層の開口部234’は、当技術分野において既知である任意の方法によって生成されて良い。当技術分野において既知である任意の方法には、フォトリソグラフィ法が含まれるが、これらに限定される訳ではない。第1銅の層102と第2銅の層102’はエッチストップとして機能しうる。
【００２１】
図19に図示されているように、パッケージ・オン・パッケージ(PoP)パッドが保護層（たとえば構成要素220と220’）上に生成されて良い。図19は、第1保護層220上に生成される第1パッケージ・オン・パッケージパッド228aと第2パッケージ・オン・パッケージパッド228b、及び、第2保護層220’上に生成される第3パッケージ・オン・パッケージパッド228a’と第4パッケージ・オン・パッケージパッド228b’を表している。メタライゼーション層（つまり構成要素226a、226b、226a’、  226b’）は各メタライゼーション層に対応する保護層（つまり構成要素220と220’）とパッケージ・オン・パッケージパッド（たとえば構成要素228a、228b、228a’、228b’）との間に設けられて良い。当業者には分かるように、パッケージ・オン・パッケージパッドは、積層のため、貫通シリコンビアを必要とすることなく、z方向でのマイクロエレクトロニクスデバイスパッケージ間での接続を生成するのに用いられ得る。パッケージ・オン・パッケージパッドは、堆積、フォトリソグラフィ、及びエッチングを含む当技術分野において既知である任意の方法によって生成されて良い。
【００２２】
図20に図示されているように、第1犠牲材料層の開口部234内で、第1マイクロエレクトロニクスデバイス242は、背面250にて接合材料244によってキャリアの第1表面108に取り付けられて良い。第1マイクロエレクトロニクスデバイス242は、活性表面248上に少なくとも1つの接触領域（構成要素246a及び246bとして表されている）を有して良い。第2犠牲材料層の開口部234’内で、第2マイクロエレクトロニクスデバイス242’は、背面250’にて接合材料244’によってキャリアの第2表面108’に取り付けられて良い。第2マイクロエレクトロニクスデバイス242’は、活性表面248’上に少なくとも1つの接触領域（構成要素246a’及び246b’として表されている）を有して良い。第1マイクロエレクトロニクスデバイス242と第2マイクロエレクトロニクスデバイス242’は任意の所望のデバイスであって良い。任意の所望のデバイスには、マイクロプロセッサ（シングル又はマルチコア）、メモリデバイス、チップセット、グラフィックスデバイス、用途特定集積回路等が含まれるが、これらに限定される訳ではない。接合材料244と244’は、ダイ背面膜を含む任意の適切な材料であって良いが、これに限定される訳ではない。
【００２３】
続いて少なくとも1つの第2デバイスが各第2デバイスに対応するスタンドオフに取り付けられて良い。図21に図示されているように、第1の第2デバイス274aは、接合材料276aによって第1スタンドオフ202aに取り付けられて良く、第2の第2デバイス274bは、接合材料276bによって第2スタンドオフ202bに取り付けられて良く、第3の第2デバイス274a’は、接合材料276a’によって第3スタンドオフ202a’に取り付けられて良く、かつ、第4の第2デバイス274b’は、接合材料276b’によって第4スタンドオフ202b’に取り付けられて良い。
【００２４】
図22に図示されているように、第1誘電層252が、第1マイクロエレクトロニクスデバイス242、第1保護層220、第1パッケージ・オン・パッケージパッド228a、第2パッケージ・オン・パッケージパッド228b、第1の第2デバイス274a、及び第2の第2デバイス274b上に生成されて良い。第2誘電層252’が、第2マイクロエレクトロニクスデバイス242’、第2保護層220’、第3パッケージ・オン・パッケージパッド228a’、第4パッケージ・オン・パッケージパッド228b’、第3の第2デバイス274a’、及び第4の第2デバイス274b’上に生成されて良い。また図22に図示されているように、複数の開口部254が、該複数の開口部254の各々に対応する第1マイクロエレクトロニクスデバイスの接触領域246aと246b、第1パッケージ・オン・パッケージパッド228a、第2パッケージ・オン・パッケージパッド228b、第1の第2デバイス274a、及び第2の第2デバイス274bの少なくとも一部を露出するように第1誘電層252内に生成されて良い。同時に複数の開口部254’もまた、該複数の開口部254’の各々に対応する第2マイクロエレクトロニクスデバイスの接触領域246a’と246b’、第3パッケージ・オン・パッケージパッド228a’、第4パッケージ・オン・パッケージパッド228b’、第3の第2デバイス274a’、及び第4の第2デバイス274b’の少なくとも一部を露出するように第2誘電層252’内に生成されて良い。一の実施例では、第1誘電層252と第2誘電層252’はエポキシを含んで良い。開口部254と254’は、当技術分野において既知である任意の方法によって生成されて良い。当技術分野において既知である任意の方法には、レーザー又はイオンドリル、エッチング等が含まれるが、これらに限定される訳ではない。
【００２５】
図23に図示されているように、電気伝導性材料は、当技術分野において既知である任意の方法によって開口部254内に設けられることで、第1マイクロエレクトロニクスデバイスの接触領域の第1電気伝導性ビア266a、第1マイクロエレクトロニクスデバイスの接触領域の第2電気伝導性ビア266b、第1パッケージ・オン・パッケージパッドの電気伝導性ビア262a、第2パッケージ・オン・パッケージパッドの電気伝導性ビア262b、第1の第2デバイスの第1電気伝導性ビア2641a、第2の第2デバイスパッドの第2電気伝導性ビア2642a、第2の第2デバイスの第1電気伝導性ビア2641b、第2の第2デバイスパッドの第2電気伝導性ビア2642bが生成されて良い。電気伝導性材料はまた同時に、開口部254’内に設けられることで、第2マイクロエレクトロニクスデバイスの接触領域の第1電気伝導性ビア266a’、第2マイクロエレクトロニクスデバイスの接触領域の第2電気伝導性ビア266b’、第3パッケージ・オン・パッケージパッドの電気伝導性ビア262a’、第4パッケージ・オン・パッケージパッドの電気伝導性ビア262b’、第3の第2デバイスパッドの第1電気伝導性ビア2641a’、  第3の第2デバイスパッドの第2電気伝導性ビア2642a’、  第4の第2デバイスパッドの第1電気伝導性ビア2641b’、  第4の第2デバイスパッドの第2電気伝導性ビア2642b’、が生成されて良い。さらに図23に図示されているように、電気伝導性トレースが、様々な電気伝導性ビアを電気的に接続するように生成されて良い。図示されているように、第1電気伝導性トレース268aは、第1の第2デバイスパッドの第1電気伝導性ビア2641aと、第1の第2デバイスパッドの第2電気伝導性ビア2642aと、第1マイクロエレクトロニクスデバイスの接触領域の第1電気伝導性ビア266aとを電気的に接続するように生成されて良い。第2電気伝導性トレース268bは、第2の第2デバイスパッドの第1電気伝導性ビア2641bと、第2の第2デバイスパッドの第2電気伝導性ビア2642bと、第1マイクロエレクトロニクスデバイスの接触領域の第2電気伝導性ビア266bとを電気的に接続するように生成されて良い。さらに、第3電気伝導性トレース268a’は、第3の第2デバイスパッドの第1電気伝導性ビア2641a’と、第3の第2デバイスパッドの第2電気伝導性ビア2642a’と、第2マイクロエレクトロニクスデバイスの接触領域の第1電気伝導性ビア266a’とを電気的に接続するように生成されて良い。第4電気伝導性トレース268b’は、第4の第2デバイスパッドの第1電気伝導性ビア2641b’と、第4の第2デバイスパッドの第2電気伝導性ビア2642b’と、第2マイクロエレクトロニクスデバイスの接触領域の第2電気伝導性ビア266b’とを電気的に接続するように生成されて良い。よって様々な電気伝導性ビアと電気伝導性トレースとを接続することで、第2デバイスパッドとマイクロエレクトロニクスデバイスとの間の電気伝導路が生成される。電気伝導路（たとえば構成要素268a、268b、268a’、268b’）は、任意の適切な電気伝導性材料であって良い。
【００２６】
さらなる誘電層、電気伝導性ビア、及び電気伝導性トレースが、所望の数の層を生成するように構築されて良いことに留意して欲しい。一旦所望の数の層が生成されると、外側層−たとえばグラスクロース層−が生成されて良い。図23に図示されているように、第1外側層272が第1誘電層252上に生成されて良く、かつ、第2外側層272’が第2誘電層252’上に生成されて良い。外側層（つまり第1外側層272と第2外側層272’）は、当業者が理解しているように、マイクロエレクトロニクスパッケージにおける固有のたわみ/応力を解決するのに用いられて良い。
【００２７】
そのようにしてキャリアの第1表面108上とキャリアの第2表面108’上に生成された構造は、分割法(depaneling  process)によって互いに分離されて良い。図24は、分割後のキャリアの第1表面108上に生成される構造を表している。スタンドオフ202aと202b（図23参照）は、当技術分野において既知である任意の適切な方法によって除去されて良い。スタンドオフ202aと202bがキャリア層としての銅である場合には、スタンドオフ202aと202bは分割中に除去できることに留意して欲しい。図25に図示されているように、第1犠牲材料層210（図24参照）は、当業者が理解しているように、たとえばプラズマアッシング又は溶媒蒸発(solvent  release)によって除去されて良い。図25に図示されているように、第1マイクロエレクトロニクスデバイスの接合層244は、たとえばプラズマアッシング又は化学溶解によって第1マイクロエレクトロニクスデバイス242から除去されることで、マイクロエレクトロニクスパッケージ280が生成されて良い。プラズマアッシングが第1犠牲材料層210を除去するのに用いられる場合、接合層244もまた1回のプラズマアッシング工程において除去されて良い。
【００２８】
図25から分かるように、図14〜図25のプロセスの結果、第2デバイス（たとえば構成要素274aと274b）は、第1マイクロエレクトロニクスデバイス242の厚さTの範囲内（つまり第1マイクロエレクトロニクスデバイスの活性表面248と第1マイクロエレクトロニクスデバイスの背面250との間）に設けられる。
【００２９】
第2デバイス（つまり構成要素274a、274b、274a’、274b’（図21参照））は、マイクロエレクトロニクスデバイス244及び244’  （図21参照）と同一の開口部（つまり構成要素234,234’（図18参照））を共有する必要はないことに留意して欲しい。当業者は分かるように、最適化−たとえばビルドアップ層の厚さのばらつきを最小にする又はたわみを制御する−を可能にするように第2デバイスとマイクロエレクトロニクスデバイスについてそれぞれ固有の開口部が生成されて良い。
【実施例２】
【００３０】
図26〜図38は、本開示の他の実施例による埋め込みデバイス面に第2デバイスを備えるバンプレスビルドアップ層コアレス(BBUL-C)マイクロエレクトロニクスパッケージを形成する方法の側面図を表している。図26に図示されているように、キャリア−たとえば図1のキャリア100−が供されて良い。第1スタンドオフ材料層302がキャリアの第1表面108全体にわたって堆積され、かつ、同時に第2スタンドオフ材料層302’がキャリアの第2表面108上に堆積されて良い。第1スタンドオフ材料層302と第2スタンドオフ材料層302’は任意の適切な材料で構成されて良い。任意の適切な材料にはフォトレジスト材料が含まれるが、これに限定される訳ではない。また第1スタンドオフ材料層302と第2スタンドオフ材料層302’は、当技術分野において既知である任意の方法によって生成されて良い。そのような当技術分野において既知である任意の方法には、スピンコーティング、ドライフォトフィルム積層、及び化学気相成長が含まれるが、これらに限定されない。一の実施例では、第1スタンドオフ材料層302と第2スタンドオフ材料層302’は、約30μm〜100μmの厚さに堆積されて良い。
【００３１】
図27に図示されているように、開口部304が、第1スタンドオフ材料層302を貫通することでキャリアの第1表面108の一部を露出させるように生成されて良く、かつ、同時に開口部304’が、キャリアの第2表面108’の一部を露出させるように第2スタンドオフ材料層302’内に生成されて良い。第1スタンドオフ材料層の開口部304と第2スタンドオフ材料層の開口部304’は当技術分野において既知である任意の方法によって生成されて良い。当技術分野において既知である任意の方法には、フォトリソグラフィによるパターニング及び現像が含まれるが、これらに限定される訳ではない。
【００３２】
図28に図示されているように、フォトレジスト材料が第1スタンドオフ材料層302と第2スタンドオフ材料層302’を生成するのに用いられるとき、そのフォトレジスト材料は、それぞれ矢印306,306’で表されている放射線（たとえば光）への曝露によってフラッド曝露（たとえば架橋）されて良い。図29に図示されているように、第1犠牲材料層310−たとえばフォトレジスト材料−は、第1スタンドオフ材料層の開口部304内で第1スタンドオフ材料層302を覆うように生成されて良く（図27参照）、かつ、第2犠牲材料層310’−たとえばフォトレジスト材料−は、第2スタンドオフ材料層の開口部304’内で第1スタンドオフ材料層302を覆うように生成されて良い（図27参照）。第1犠牲材料層310と第2犠牲材料層310’は、当技術分野において既知である任意の適切な方法によって生成されて良い。当技術分野において既知である任意の方法には、スピンコーティング、ドライフォトフィルム積層、及び化学気相成長が含まれるが、これらに限定されない。一の実施例では、第1犠牲材料層310と第2犠牲材料層310’は、約300μm〜600μmの厚さに堆積されて良い。
【００３３】
図30に図示されているように、開口部332が、第1犠牲材料層310を貫通することで第1スタンドオフ材料層302及びキャリアの第1表面108の一部を露出させるように生成されて良く、かつ、同時に開口部332’が、第2犠牲材料層310’を貫通することで第2スタンドオフ材料層302’及びキャリアの第2表面108’の一部を露出させるように生成されて良い。第1犠牲材料層の開口部332と第2犠牲材料層の開口部332’は当技術分野において既知である任意の方法によって生成されて良い。当技術分野において既知である任意の方法には、フォトリソグラフィによるパターニング及び現像が含まれるが、これらに限定される訳ではない。フォトレジスト材料がスタンドオフ材料層と犠牲材料層に用いられる場合、第1スタンドオフ材料層302と第2スタンドオフ材料層302’を架橋する結果、図28に図示されているように、第1スタンドオフ材料層302と第2スタンドオフ材料層302’は、第1犠牲材料層の開口部332と第2犠牲材料層の開口部332’の生成中に実質的な影響を受けないことに留意して欲しい。
【００３４】
図31に図示されているように、第1犠牲材料層の開口部332内で、第1マイクロエレクトロニクスデバイス342は、背面350にて接合材料344によってキャリアの第1表面108に取り付けられて良い。第1マイクロエレクトロニクスデバイス342は、活性表面348上に少なくとも1つの接触領域（構成要素346a及び346bとして表されている）を有して良い。第2犠牲材料層の開口部332’内で、第2マイクロエレクトロニクスデバイス342’は、背面350’にて接合材料344’によってキャリアの第2表面108’に取り付けられて良い。第2マイクロエレクトロニクスデバイス342’は、活性表面348’上に少なくとも1つの接触領域（構成要素346a’及び346b’として表されている）を有して良い。マイクロエレクトロニクスデバイスは任意の所望のデバイスであって良い。任意の所望のデバイスには、マイクロプロセッサ（シングル又はマルチコア）、メモリデバイス、チップセット、グラフィックスデバイス、用途特定集積回路等が含まれるが、これらに限定される訳ではない。
【００３５】
続いて少なくとも1つの第2デバイスが各第2デバイスに対応するスタンドオフ材料に取り付けられて良い。さらに図31に図示されているように、第1の第2デバイス374aは、接合材料376aによって第1スタンドオフ材料層302に取り付けられて良く、第2の第2デバイス374bは、接合材料376bによって第1スタンドオフ材料層302に取り付けられて良く、第3の第2デバイス374a’は、接合材料376a’によって第2スタンドオフ材料層302’に取り付けられて良く、かつ、第4の第2デバイス374b’は、接合材料376b’によって第4スタンドオフ材料層302b’に取り付けられて良い。
【００３６】
図32に図示されているように、第1誘電層352が、第1マイクロエレクトロニクスデバイス342、第1の第2デバイス374a、及び第2の第2デバイス374b上に生成されて良い。同時に第2誘電層352’が、第2マイクロエレクトロニクスデバイス342’、第3の第2デバイス374a’、及び第4の第2デバイス374b’上に生成されて良い。また図32に図示されているように、複数の開口部354が、該複数の開口部354の各々に対応する第1マイクロエレクトロニクスデバイスの接触領域346aと346b、第1の第2デバイス374a、及び第2の第2デバイス374bの少なくとも一部を露出するように第1誘電層352内に生成されて良い。複数の開口部354’もまた、該複数の開口部354’の各々に対応する第2マイクロエレクトロニクスデバイスの接触領域346a’と346b’第3の第2デバイス374a’、又は第4の第2デバイス374b’の少なくとも一部を露出するように第2誘電層352’内に生成されて良い。一の実施例では、第1誘電層352と第2誘電層352’はシリカ充填材料を含んで良い。開口部354と354’は、当技術分野において既知である任意の方法によって生成されて良い。当技術分野において既知である任意の方法には、レーザー又はイオンドリル、エッチング等が含まれるが、これらに限定される訳ではない。
【００３７】
図33に図示されているように、電気伝導性材料は、当技術分野において既知である任意の方法によって第1誘電材料層の開口部354（図32参照）内に設けられることで、第1マイクロエレクトロニクスデバイスの接触領域の第1電気伝導性ビア366a、第1マイクロエレクトロニクスデバイスの接触領域の第2電気伝導性ビア366b、第1の第2デバイスの第1電気伝導性ビア3641a、第2の第2デバイスパッドの第2電気伝導性ビア3642a、第2の第2デバイスの第1電気伝導性ビア3641b、及び第2の第2デバイスパッドの第2電気伝導性ビア3642bが生成されて良い。電気伝導性材料はまた同時に、第2誘電材料層の開口部354’内に設けられることで、第2マイクロエレクトロニクスデバイスの接触領域の第1電気伝導性ビア366a’、第2マイクロエレクトロニクスデバイスの接触領域の第2電気伝導性ビア366b’、第3の第2デバイスパッドの第1電気伝導性ビア3641a’、  第3の第2デバイスパッドの第2電気伝導性ビア3642a’、第4の第2デバイスパッドの第1電気伝導性ビア3641b’、及び第4の第2デバイスパッドの第2電気伝導性ビア3642b’が生成されて良い。さらに図33に図示されているように、電気伝導性トレースが、様々な電気伝導性ビアを電気的に接続するように生成されて良い。図示されているように、第1電気伝導性トレース368aは、第1の第2デバイスの第1電気伝導性ビア3641aと、第1の第2デバイスの第2電気伝導性ビア3642aと、第1マイクロエレクトロニクスデバイスの接触領域の第1電気伝導性ビア366aとを電気的に接続するように生成されて良い。第2電気伝導性トレース368bは、第2の第2デバイスの第1電気伝導性ビア3641bと、第2の第2デバイスの第2電気伝導性ビア3642bと、第1マイクロエレクトロニクスデバイスの接触領域の第2電気伝導性ビア366bとを電気的に接続するように生成されて良い。さらに、第3電気伝導性トレース368a’は、第3の第2デバイスの第1電気伝導性ビア3641a’と、第3の第2デバイスの第2電気伝導性ビア3642a’と、第2マイクロエレクトロニクスデバイスの接触領域の第1電気伝導性ビア366a’とを電気的に接続するように生成されて良い。第4電気伝導性トレース368b’は、第4の第2デバイスの第1電気伝導性ビア3641b’と、第4の第2デバイスの第2電気伝導性ビア3642b’と、第2マイクロエレクトロニクスデバイスの接触領域の第2電気伝導性ビア366b’とを電気的に接続するように生成されて良い。よって様々な電気伝導性ビアと電気伝導性トレースとを接続することで、第2デバイスパッドとマイクロエレクトロニクスデバイスとの間の電気伝導路が生成される。電気伝導路（たとえば構成要素368a、368b、368a’、368b’）は、任意の適切な電気伝導性材料であって良い。
【００３８】
さらなる誘電層、電気伝導性ビア、及び電気伝導性トレースが、所望の数の層を生成するように構築されて良いことに留意して欲しい。一旦所望の数の層が生成されると、外側層−たとえばグラスクロース層−が生成されて良い。図33に図示されているように、第1外側層372が第1誘電層352上に生成されて良く、かつ、第2外側層372’が第2誘電層352’上に生成されて良い。外側層（つまり第1外側層372と第2外側層372’）は、当業者が理解しているように、マイクロエレクトロニクスパッケージにおける固有のたわみ/応力を解決するのに用いられて良い。
【００３９】
そのようにしてキャリアの第1表面108上とキャリアの第2表面108’上に生成された構造は、当技術分野において知られているように、分割法(depaneling  process)によって互いに分離されて良い。図34は、分割後のキャリアの第1表面108上に生成される構造を表している。
【００４０】
図35に図示されているように、第1スタンドオフ材料層302と第1犠牲材料層310は、たとえば溶媒蒸発(solvent  release)によって除去されて良い。図36に図示されているように、第1マイクロエレクトロニクスデバイスの接合層344、第1の第2デバイスの接合材料376a、及び第2の第2デバイスの接合材料376bは、たとえばプラズマアッシングによって除去されることで、マイクロエレクトロニクスパッケージ380が生成されて良い。
【００４１】
制御されたプラズマアッシングは、第1スタンドオフ材料層302、第1犠牲材料層310、第1マイクロエレクトロニクスデバイスの接合層344、第1の第2デバイスの接合材料376a、及び第2の第2デバイスの接合材料376bを同時に除去するのに用いられ得ることに留意して欲しい。制御されたプラズマアッシングは、図37に図示されているように、第1犠牲材料層310をそのまま残しながら、第1スタンドオフ材料層302、第1マイクロエレクトロニクスデバイスの接合層344、第1の第2デバイスの接合材料376a、及び第2の第2デバイスの接合材料376bを同時に除去することで、マイクロエレクトロニクスデバイスパッケージ390を生成するのに用いられ得ることにさらに留意して欲しい。
【００４２】
図36と図37から分かるように、図26〜図37のプロセスの結果、第2デバイス（たとえば構成要素374aと374b）は、第1マイクロエレクトロニクスデバイス342の厚さTの範囲内（つまり第1マイクロエレクトロニクスデバイスの活性表面348と第1マイクロエレクトロニクスデバイスの背面350との間）に設けられる。
【００４３】
図28〜図37に図示された実施例が、マイクロエレクトロニクスデバイスパッケージ用に生成されたスタンドオフ層を表しているとはいえ、当業者には分かるように、マイクロエレクトロニクスデバイス及びパッケージ積層並びに多数のデバイスの埋め込みのための様々なパッケージ構造の作製を可能にするように、多数のスタンドオフ材料層が生成され、かつ、様々なポケット又はキャビティが材料内に生成されて良いことに留意して欲しい。
【００４４】
本開示の対象は必ずしも図1〜図37に図示された特定の用途に限定されないことに留意して欲しい。対象は、他のマイクロエレクトロニクスデバイスパッケージング用途に適用されても良い。さらに対象は、マイクロエレクトロニクスデバイス製造分野外の適切な用途において用いられても良い。しかも当業者には分かるように、本開示の対象は、より大きなバンプレスビルドアップパッケージの一部であって良く、多数の積層されたマイクロエレクトロニクスダイを含んで良く、ウエハレベルで生成されて良く、任意の数の適切な変化型を含んで良い。
【図１】
0005866441.tif 000002
【図２】
0005866441.tif 000003
【図３】
0005866441.tif 000004
【図４】
0005866441.tif 000005
【図５】
0005866441.tif 000006
【図６】
0005866441.tif 000007
【図７】
0005866441.tif 000008
【図８】
0005866441.tif 000009
【図９】
0005866441.tif 000010
【図１０】
0005866441.tif 000011
【図１１】
0005866441.tif 000012
【図１２】
0005866441.tif 000013
【図１３】
0005866441.tif 000014
【図１４】
0005866441.tif 000015
【図１５】
0005866441.tif 000016
【図１６】
0005866441.tif 000017
【図１７】
0005866441.tif 000018
【図１８】
0005866441.tif 000019
【図１９】
0005866441.tif 000020
【図２０】
0005866441.tif 000021
【図２１】
0005866441.tif 000022
【図２２】
0005866441.tif 000023
【図２３】
0005866441.tif 000024
【図２４】
0005866441.tif 000025
【図２５】
0005866441.tif 000026
【図２６】
0005866441.tif 000027
【図２７】
0005866441.tif 000028
【図２８】
0005866441.tif 000029
【図２９】
0005866441.tif 000030
【図３０】
0005866441.tif 000031
【図３１】
0005866441.tif 000032
【図３２】
0005866441.tif 000033
【図３３】
0005866441.tif 000034
【図３４】
0005866441.tif 000035
【図３５】
0005866441.tif 000036
【図３６】
0005866441.tif 000037
【図３７】
0005866441.tif 000038