(57)【特許請求の範囲】
【請求項１】
ビット線と、第１の書き込み選択線と、第２の書き込み選択線と、第１の読み出し選択線と、第２の読み出し選択線と、第１のワード線と、第２のワード線と、第３のワード線と、第４のワード線と、第１のメモリブロックと、第２のメモリブロックと、増幅回路と、第１の読み出しトランジスタと、第２の読み出しトランジスタと、を有し、
前記第１のメモリブロックは、第１のサブビット線と、第１の書き込みトランジスタと、第１のメモリセルと、第２のメモリセルと、を有し、
前記第２のメモリブロックは、第２のサブビット線と、第２の書き込みトランジスタと、第３のメモリセルと、第４のメモリセルと、を有し、
前記第１のメモリセルは、第１のトランジスタと、第１の容量素子と、を有し、
前記第２のメモリセルは、第２のトランジスタと、第２の容量素子と、を有し、
前記第３のメモリセルは、第３のトランジスタと、第３の容量素子と、を有し、
前記第４のメモリセルは、第４のトランジスタと、第４の容量素子と、を有し、
前記第１の書き込みトランジスタのゲートは、前記第１の書き込み選択線と接続され、
前記第１のサブビット線は、前記第１の書き込みトランジスタを介して、前記ビット線と接続され、
前記第１のサブビット線は、前記増幅回路の第１の入力と接続され、
前記第１の読み出しトランジスタのゲートは、前記第１の読み出し選択線と接続され、
前記増幅回路の第１の出力は、前記第１の読み出しトランジスタを介して前記ビット線と接続され、
前記第２の書き込みトランジスタのゲートは、前記第２の書き込み選択線と接続され、
前記第２のサブビット線は、前記第２の書き込みトランジスタを介して、前記ビット線と接続され、
前記第２のサブビット線は、前記増幅回路の第２の入力と接続され、
前記第２の読み出しトランジスタのゲートは、前記第２の読み出し選択線と接続され、
前記増幅回路の第２の出力は、前記第２の読み出しトランジスタを介して前記ビット線と接続され、
前記第１のトランジスタのゲートは、前記第１のワード線と接続され、
前記第１の容量素子の電極の一方は、前記第１のトランジスタを介して一定の電位を与えることができる機能を有するノードと接続され、
前記第１の容量素子の電極の他方は、前記第１のサブビット線と接続され、
前記第２のトランジスタのゲートは、前記第２のワード線と接続され、
前記第２の容量素子の電極の一方は、前記第２のトランジスタを介して前記ノードと接続され、
前記第２の容量素子の電極の他方は、前記第１のサブビット線と接続され、
前記第３のトランジスタのゲートは、前記第３のワード線と接続され、
前記第３の容量素子の電極の一方は、前記第３のトランジスタを介して前記ノードと接続され、
前記第３の容量素子の電極の他方は、前記第２のサブビット線と接続され、
前記第４のトランジスタのゲートは、前記第４のワード線と接続され、
前記第４の容量素子の電極の一方は、前記第４のトランジスタを介して前記ノードと接続され、
前記第４の容量素子の電極の他方は、前記第２のサブビット線と接続されていることを特徴とする半導体装置。
【請求項２】
請求項１において、
第２のビット線と、第３のメモリブロックと、第４のメモリブロックと、第２の増幅回路と、第３の読み出しトランジスタと、第４の読み出しトランジスタと、を有し、
前記第３のメモリブロックは、第３のサブビット線と、第３の書き込みトランジスタと、第５のメモリセルと、第６のメモリセルと、を有し、
前記第４のメモリブロックは、第４のサブビット線と、第４の書き込みトランジスタと、第７のメモリセルと、第８のメモリセルと、を有し、
前記第５のメモリセルは、第５のトランジスタと、第５の容量素子と、を有し、
前記第６のメモリセルは、第６のトランジスタと、第６の容量素子と、を有し、
前記第７のメモリセルは、第７のトランジスタと、第７の容量素子と、を有し、
前記第８のメモリセルは、第８のトランジスタと、第８の容量素子と、を有し、
前記第３の書き込みトランジスタのゲートは、前記第１の書き込み選択線と接続され、
前記第３のサブビット線は、前記第３の書き込みトランジスタを介して、前記第２のビット線と接続され、
前記第３のサブビット線は、前記第２の増幅回路の第１の入力と接続され、
前記第３の読み出しトランジスタのゲートは、前記第１の読み出し選択線と接続され、
前記第２の増幅回路の第１の出力は、前記第３の読み出しトランジスタを介して前記第２のビット線と接続され、
前記第４の書き込みトランジスタのゲートは、前記第２の書き込み選択線と接続され、
前記第４のサブビット線は、前記第４の書き込みトランジスタを介して、前記第２のビット線と接続され、
前記第４のサブビット線は、前記第２の増幅回路の第２の入力と接続され、
前記第４の読み出しトランジスタのゲートは、前記第２の読み出し選択線と接続され、
前記第２の増幅回路の第２の出力は、前記第４の読み出しトランジスタを介して前記第２のビット線と接続され、
前記第５のトランジスタのゲートは、前記第１のワード線と接続され、
前記第５の容量素子の電極の一方は、前記第５のトランジスタを介して前記ノードと接続され、
前記第５の容量素子の電極の他方は、前記第３のサブビット線と接続され、
前記第６のトランジスタのゲートは、前記第２のワード線と接続され、
前記第６の容量素子の電極の一方は、前記第６のトランジスタを介して前記ノードと接続され、
前記第６の容量素子の電極の他方は、前記第３のサブビット線と接続され、
前記第７のトランジスタのゲートは、前記第３のワード線と接続され、
前記第７の容量素子の電極の一方は、前記第７のトランジスタを介して前記ノードと接続され、
前記第７の容量素子の電極の他方は、前記第４のサブビット線と接続され、
前記第８のトランジスタのゲートは、前記第４のワード線と接続され、
前記第８の容量素子の電極の一方は、前記第８のトランジスタを介して前記ノードと接続され、
前記第８の容量素子の電極の他方は、前記第４のサブビット線と接続されていることを特徴とする半導体装置。
【請求項３】
請求項１または請求項２において、
前記増幅回路として、フリップフロップ回路または差動アンプを用いることを特徴とする半導体装置。
【請求項４】
請求項１または請求項２において、
前記増幅回路は、第１のインバータと、第２のインバータと、第１の選択トランジスタと、第２の選択トランジスタと、を有し、
前記第１のインバータの出力は、前記第１の選択トランジスタを介して前記第２のインバータの入力に接続され、
前記第２のインバータの出力は、前記第２の選択トランジスタを介して前記第１のインバータの入力に接続され、
前記増幅回路の第１の入力は、前記第２のインバータの入力に接続され、
前記増幅回路の第２の入力は、前記第１のインバータの入力に接続され、
前記増幅回路の第１の出力は、前記第２のインバータの出力に接続され、
前記増幅回路の第２の出力は、前記第１のインバータの出力に接続されていることを特徴とする半導体装置。
【請求項５】
請求項４において、
前記第１のインバータが有するトランジスタのチャネル長、及び前記第２のインバータが有するトランジスタのチャネル長は、前記第１の書き込みトランジスタのチャネル長よりもそれぞれ大きく、
前記第１のインバータが有するトランジスタのチャネル長、及び前記第２のインバータが有するトランジスタのチャネル長は、前記第２の書き込みトランジスタのチャネル長よりもそれぞれ大きいことを特徴とする半導体装置。
【請求項６】
請求項４または請求項５において、
前記第１のインバータが有するトランジスタ、前記第２のインバータが有するトランジスタ、及び前記第１の書き込みトランジスタの上方に、前記第１のトランジスタ乃至前記第４のトランジスタが位置することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体を用いたメモリ装置に関する。
【背景技術】
【０００２】
最初に、本明細書で用いる用語について簡単に説明する。まず、トランジスタのソースとドレインについては、本明細書においては、一方をドレインと呼ぶとき他方をソースとする。すなわち、電位の高低によって、それらを区別しない。したがって、本明細書において、ソースとされている部分をドレインと読み替えることもできる。
【０００３】
さらに、本明細書においては、「接続する」と表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在している場合だけのこともある。例えば、絶縁ゲート型電界効果トランジスタ（以下、単にトランジスタ、という）の回路では、一本の配線が複数のトランジスタのゲートを兼ねている場合もある。その場合、回路図では、一本の配線からゲートに何本もの分岐が生じるように書かれることもある。本明細書では、そのような場合でも、「配線がゲートに接続する」という表現を用いることがある。
【０００４】
なお、本明細書では、マトリクスにおいて特定の行や列、位置を扱う場合には、符号に座標を示す記号をつけて、例えば、「書き込みトランジスタＷＴｒ＿ｎ＿ｍ」、「ビット線ＢＬ＿ｍ」、「サブビット線ＳＢＬ＿ｎ＿ｍ」というように表記する。また、一つの素子が複数の行や列の機能を有するときには、「増幅回路ＡＭＰ＿ｎ／ｎ＋１＿ｍ」というように表記することもある。
【０００５】
しかし、特に、行や列、位置を特定しない場合や集合的に扱う場合、あるいはどの位置にあるか明らかである場合には、「書き込みトランジスタＷＴｒ」、「ビット線ＢＬ」、「サブビット線ＳＢＬ」、あるいは、単に「書き込みトランジスタ」、「ビット線」、「サブビット線」というように表記することもある。
【０００６】
１つのトランジスタと１つの容量素子を用いてメモリセルを形成するＤＲＡＭは、高集積化でき、原理的に無制限に書き込みでき、さらに、書き込み読み出しの速度も比較的高速でおこなえるため、多くの電子機器で使用されている。ＤＲＡＭは、各メモリセルの容量素子に電荷を蓄積することにより、データを記憶し、この電荷を放出することによりデータを読み出す。
【０００７】
微細化の進んだ、ＤＲＡＭでは容量素子は、深さや高さが数μｍにもなるトレンチあるいは突起により形成されており、加工が極めて困難となりつつある。生産性を高めるためには、容量素子の形状を加工しやすいものとすることが望まれるが、そうすると容量が減少する。しかし、容量が減少すると数々の問題が生じる。
【０００８】
一つには容量素子の容量を小さくするとリフレッシュの間隔が短くなり、使用に支障をきたことである。例えば、容量素子の容量が従来の３０分の１である１ｆＦとすれば、リフレッシュの頻度は、従来の３０倍必要となり、データの書き込みや読み出しの障害となるばかりか、その分、消費電力が増加する。
【０００９】
リフレッシュを含めてＤＲＡＭのデータの書き込みに際しては、ビット線に流れる電流の多くは、メモリセルの容量素子の充電以外に、ビット線の寄生容量の充放電に使用されている。現状ではメモリセルの容量素子の充放電に必要な電流の１０倍以上の電流がビット線の寄生容量の充放電に使用されている。
【００１０】
言うまでもなく、ビット線間の寄生容量の充放電はデータの保持とは無関係な現象であり、リフレッシュをおこなうことは消費電力の増大を意味する。その意味で、リフレッシュの頻度が増大することは、消費電力を増加させるため好ましくない。逆にリフレッシュの回数を減らすことは消費電力を減らす上で効果が大きい。
【００１１】
もう一つの問題は、読み出しエラーが増えることである。ＤＲＡＭでデータを読み出す際には、ビット線に容量素子に蓄積されていた電荷を放出することによるビット線の電位の微小な変動を増幅する。
【００１２】
ビット線は、交差する配線や隣接するビット線との間に寄生容量を有し、通常、ビット線の容量は容量素子の容量よりもはるかに大きくなる。ただし、ビット線の容量が過剰に大きくなると、容量素子に蓄積された電荷をビット線に放出した際のビット線の電位変動が極めて微弱となり、電位の変動の増幅の際にエラーが生じる。したがって、容量素子の容量はビット線の容量の１０％以上であることが望まれる。
【００１３】
最初の課題に関しては、例えば、極めてオフ抵抗の高い半導体を用いることにより、容量素子からの自然放電を著しく低減できることが明らかとなった（特許文献２参照）。また、極めて薄いシリコン膜は量子効果によりバンドギャップが拡大し、通常のシリコンよりも３桁程度オフ抵抗が増加することが知られている（特許文献３参照）。
【００１４】
第２の課題に対しては、特許文献１のように、ビット線に接続するサブビット線を設け、かつ、サブビット線にそれぞれフリップフロップ回路型のセンスアンプを接続し、容量素子の容量を低減する方法が提案されている。しかしながら、特許文献１記載の半導体メモリ装置では、サブビット線をビット線に並列に形成することが必要であり、集積度の点で課題がある。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】米国特許第４７７７６２５号
【特許文献２】米国特許公開第２０１１／０１５６０２７号
【特許文献３】米国特許第７７７２０５３号
【発明の概要】
【発明が解決しようとする課題】
【００１６】
本発明の一態様は、容量素子の容量を従来のＤＲＡＭに用いられている値以下、具体的には１ｆＦ以下、好ましくは０．１ｆＦ以下としても十分に機能する集積度の高い半導体メモリ装置を提供することを課題とする。また、本発明の一態様は、容量素子の容量を用いられているトランジスタのゲート容量の１０倍以下、好ましくは２倍以下としても十分に機能する半導体メモリ装置を提供することを課題とする。また、本発明の一態様は、集積度の高い半導体メモリ装置を提供することを課題とする。
【００１７】
また、本発明の一態様は、新規な構造のメモリ装置あるいはその駆動方法を提供することを課題とする。特に消費電力を低減できるメモリ装置あるいはメモリ装置の駆動方法を提供することを課題とする。
【課題を解決するための手段】
【００１８】
本発明の一態様は、１以上のビット線と２以上のワード線と２以上のメモリブロックを有する半導体メモリ装置であって、各メモリブロックは、２以上のメモリセルと、サブビット線と書き込みスイッチとを有する。書き込みスイッチはビット線およびサブビット線に接続する。
【００１９】
各メモリセルは１以上のトランジスタと１以上の容量素子を有し、容量素子の一つは、その電極の一つがサブビット線と接続する。また、メモリセルのトランジスタの一つは、そのドレインが容量素子の電極の他に接続する。
【００２０】
また、サブビット線は読み出しスイッチあるいは増幅回路のいずれかに接続し、読み出しスイッチあるいは増幅回路の他方はいずれかのビット線に接続する。読み出しスイッチと増幅回路は接続する。
【００２１】
上記において、書き込みスイッチあるいは読み出しスイッチとしては、１以上のトランジスタを用いて構成できる。最も簡単には１つのＮチャネル型トランジスタあるいはＰチャネル型トランジスタを用いて構成できる。また、導電型の異なる２つ以上のトランジスタを並列に接続した、トランスファーゲートでもよい。
【００２２】
また、１つのメモリブロックの書き込みスイッチに含まれるトランジスタとメモリセルの一のトランジスタの一は異なる層に設けられていてもよい。また、１つのメモリブロックの書き込みスイッチに含まれるトランジスタの半導体とメモリセルの一のトランジスタの一に含まれる半導体は異なる種類でもよい。さらに、１つのメモリブロックのメモリセルの一のトランジスタの一と他のメモリセルのトランジスタの一は異なる層に設けられていてもよい。
【００２３】
また、１つのメモリブロックは４乃至６４のメモリセルを有してもよい。さらに、メモリセルの容量素子が必要とする深さあるいは高さは１μｍ以下、好ましくは０．３μｍ以下としてもよい。特に容量素子に必要な高さを０．３μｍ以下とすることにより、ＢＯＣ（Ｂｉｔ  ｌｉｎｅｓ  Ｏｖｅｒ  Ｃａｐａｃｉｔｏｒｓ）構造とすることができる。
【００２４】
増幅回路としては、さまざまな回路を用いることができる。例えば、Ｎチャネル型トランジスタ、Ｐチャネル型トランジスタ、相補型インバータ、抵抗負荷型インバータ、フリップフロップ回路等のいずれか１つ以上あるいはそれらの組み合わせを用いることができる。例えば、増幅回路は１乃至６のトランジスタを有する回路でもよい。また、増幅回路は１つのＮチャネル型トランジスタあるいは１つのＰチャネル型トランジスタでもよい。
【００２５】
また、増幅回路には２つ以上のサブビット線が接続してもよいし、２つ以上の読み出しスイッチが接続してもよい。増幅回路はメモリセルのトランジスタと異なる層に形成されることが好ましく、単結晶半導体を用いるとよい。増幅回路ではトランジスタのしきい値のばらつきを十分に抑制することが必要であるので、そのチャネル面積をメモリセルのトランジスタの４倍以上、好ましくは１６倍以上とするとよい。
【００２６】
また、増幅回路の占有する部分のワード線方向の長さは、ビット線の幅の３倍以上、好ましくは５倍以上とするとよい。同様に増幅回路の占有する部分のビット線方向の長さは、ワード線の幅の３倍以上、好ましくは５倍以上とするとよい。
【００２７】
このように増幅回路は大きな面積を占有するが、メモリセルが異なる層に設けられていること（すなわち、立体的に配置されていること）により、実際に半導体メモリ装置が必要とする面積を低減できる。増幅回路に用いるトランジスタのチャネル面積を十分に大きくすることにより、不純物濃度の統計的ゆらぎに起因するトランジスタのしきい値のばらつきを低減させることができる。
【００２８】
また、本発明の一態様は、上記の構成の半導体メモリ装置において、ビット線の電位を書き込むべき１ビットデータに応じたものとし、ビット線に接続する書き込みスイッチの１つと、書き込みスイッチが接続するサブビット線と接続するメモリセルのトランジスタの一つをオンとすることにより、１ビットデータを書き込む半導体メモリ装置の駆動方法である。
【００２９】
また、本発明の一態様は、上記の構成の半導体メモリ装置において、サブビット線を特定の電位のフローティング状態とした状態で、サブビット線に接続するメモリセルのトランジスタの一つをオンとすることによって生じるサブビット線の電位の変動を増幅あるいは移転し、いずれかのビット線に出力することにより、１ビットデータを読み出す半導体メモリ装置の駆動方法である。
【発明の効果】
【００３０】
上記の構成のいずれかを採用することにより、前記課題の少なくとも一を解決できる。上記の構成では、サブビット線は、容量配線（容量素子のトランジスタとは反対側の電極）を用いることができるので、特許文献１のようにサブビット線として別の配線を設ける必要がない。そのため集積度を上げること、生産工程を減らすこと、あるいは、歩留まりを上げることが可能となる。
【００３１】
加えて、メモリセルの面積を６Ｆ２（ＦはＦｅａｔｕｒｅｄ  Ｓｉｚｅ）とできる。従来、スタック型容量素子を採用したＤＲＡＭにおいても、２つのメモリセルのビット線コンタクトを共有することによりメモリセルの面積を６Ｆ２に近づけることができたが、その際には、容量素子を避けるように、ビット線を配置する必要があるため、実際のメモリセルの面積は６Ｆ２よりも大きくなる。
【００３２】
一方、ＢＯＣ構造ではメモリセルの面積を６Ｆ２とできることが知られていたが、容量素子の高さが１μｍを超える場合には採用できなかった。本発明の一態様では容量素子の容量を１ｆＦ以下、好ましくは０．１ｆＦ以下とすることができ、従来のＤＲＡＭのようなアスペクト比の大きな容量素子が不要となる。
【００３３】
その結果、ＢＯＣ構造を採用でき、そのため集積度を上げること、生産工程を減らすこと、あるいは、歩留まりを上げることが可能となる。なお、メモリセルのトランジスタを立体的に形成することによりメモリセルの面積を４Ｆ２とすることもできる。
【００３４】
なお、上述のように、従来のＤＲＡＭでは、アスペクト比の大きな構造物の作製が困難であることも問題であったが、それらを用いて多層構造のメモリ装置を作製して、記憶密度を向上させることはさらに困難であった。この点で、そのような構造物を必要としない本発明の一態様を用いれば、メモリセルの上にメモリセルを重ねるという多層化技術も可能である。
【００３５】
なお、ＢＯＣ構造以外にも、メモリセルのトランジスタの下（基板側）にビット線を、上にサブビット線を配置してもよいし、その逆に、メモリセルのトランジスタの上にビット線を、下にサブビット線を配置してもよい。いずれの場合でも、ビット線に重ねてサブビット線を配置するので、集積度が向上する。
【００３６】
ところで、特許文献１記載の半導体メモリ装置では、サブビット線にメモリセルのトランジスタが接続しているため、メモリセルの容量素子の容量が、メモリセルのトランジスタのゲート容量の１０倍以下となると、メモリセルのトランジスタのゲート容量を介してワード線の電位がサブビット線に影響を及ぼす。
【００３７】
この影響を避けるためには、増幅回路の接続するもう一方のサブビット線にダミーセルを設け、メモリセルの読み出しの際には、ダミーセルも読み出しをおこなうようにして、ワード線による影響を打ち消すような操作が必要であった。もちろん、ダミーセルを各メモリブロックに設けるとその分、集積度が低下する。加えて、容量素子の容量がゲート容量の２倍以下となると、そのような処置を施しても、ワード線の影響を十分に遮断することは困難であった。
【００３８】
これに対し、本発明の一態様においては、メモリセルの容量素子がサブビット線に接続する構造であるため、原理的には、メモリセルを選択する際のワード線の電位がサブビット線に影響しない。このため、容量素子の容量を十分に小さくして、ゲート容量の１０倍以下、あるいは２倍以下としてもよい。
【図面の簡単な説明】
【００３９】
【図１】本発明の半導体メモリ装置の回路例を示す図である。
【図２】本発明の半導体メモリ装置の回路例を示す図である。
【図３】本発明の半導体メモリ装置の回路例を示す図である。
【図４】本発明の半導体メモリ装置の回路例を示す図である。
【図５】本発明の半導体メモリ装置の回路例を示す図である。
【図６】本発明の半導体メモリ装置の回路例を示す図である。
【図７】本発明の半導体メモリ装置の回路例を示す図である。
【図８】本発明の半導体メモリ装置の駆動方法の例を示す図である。
【図９】本発明の半導体メモリ装置の駆動方法の例を示す図である。
【図１０】本発明の半導体メモリ装置の駆動方法の例を示す図である。
【図１１】本発明の半導体メモリ装置の駆動方法の例を説明する図である。
【図１２】本発明の半導体メモリ装置の駆動方法の例を説明する図である。
【図１３】本発明の半導体メモリ装置の回路例を示す図である。
【図１４】本発明の半導体メモリ装置の駆動方法の例を説明する図である。
【図１５】本発明の半導体メモリ装置の駆動方法の例を説明する図である。
【図１６】本発明の半導体メモリ装置の作製方法の例を説明する図である。
【図１７】本発明の半導体メモリ装置の作製方法の例を説明する図である。
【発明を実施するための形態】
【００４０】
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
【００４１】
なお、電位として、以下に具体的な数値を挙げるが、それは、本発明の技術思想の理解を助けることが目的である。言うまでもなく、それらの値はトランジスタや容量素子のさまざまな特性によって、あるいは実施者の都合によって変更してもよい。また、本実施の形態に示される半導体メモリ装置は、以下の方法以外の方法によっても、データを書き込み、あるいは読み出すことができる。
【００４２】
（実施の形態１）
図１に本実施の形態の半導体メモリ装置を示す。図１には、メモリブロックＭＢ＿ｎ＿ｍ、メモリブロックＭＢ＿ｎ＿ｍ＋１、メモリブロックＭＢ＿ｎ＋１＿ｍ、メモリブロックＭＢ＿ｎ＋１＿ｍ＋１とそれらの接続するビット線ＢＬ＿ｍ、ビット線ＢＬ＿ｍ＋１、書き込み選択線ＷＳＬ＿ｎ、書き込み選択線ＷＳＬ＿ｎ＋１、ワード線ＷＬ＿ｎ＿１乃至ワード線ＷＬ＿ｎ＿４、ワード線ＷＬ＿ｎ＋１＿１乃至ワード線ＷＬ＿ｎ＋１＿４が示されている。
【００４３】
また、読み出しトランジスタＲＴｒ＿ｎ＿ｍ、読み出しトランジスタＲＴｒ＿ｎ＿ｍ＋１、読み出しトランジスタＲＴｒ＿ｎ＋１＿ｍ、読み出しトランジスタＲＴｒ＿ｎ＋１＿ｍ＋１、増幅回路ＡＭＰ＿ｎ＿ｍ、増幅回路ＡＭＰ＿ｎ＿ｍ＋１、増幅回路ＡＭＰ＿ｎ＋１＿ｍ、増幅回路ＡＭＰ＿ｎ＋１＿ｍ＋１が示されている。
【００４４】
さらに、読み出しトランジスタＲＴｒ＿ｎ＿ｍ、読み出しトランジスタＲＴｒ＿ｎ＿ｍ＋１、読み出しトランジスタＲＴｒ＿ｎ＋１＿ｍ、読み出しトランジスタＲＴｒ＿ｎ＋１＿ｍ＋１は、読み出し選択線ＲＳＬ＿ｎ、読み出し選択線ＲＳＬ＿ｎ＋１により制御される。
【００４５】
メモリブロックＭＢの例を図６に示す。図６ではメモリブロックＭＢ＿ｎ＿ｍはメモリセルＭＣ＿ｎ＿ｍ＿１、メモリセルＭＣ＿ｎ＿ｍ＿２、メモリセルＭＣ＿ｎ＿ｍ＿３、メモリセルＭＣ＿ｎ＿ｍ＿４という４つのメモリセルＭＣを有するが、もちろん、メモリセルＭＣの数は３以下でも、５以上でもよい。
【００４６】
各メモリセルは、１つのトランジスタと１つの容量素子を有し、トランジスタのゲートはワード線ＷＬに接続し、ドレインは一定の電位を与えるノードに接続し、ソースは容量素子の電極の一方に接続する。そして、容量素子の電極の他方は、サブビット線ＳＢＬ＿ｎ＿ｍに接続する。メモリセルのトランジスタのドレインに接続する配線はワード線と平行に設けるとよい。
【００４７】
メモリブロックＭＢ＿ｎ＿ｍには、書き込みトランジスタＷＴｒ＿ｎ＿ｍがあり、そのゲートは書き込み選択線ＷＳＬ＿ｎに接続し、そのソースはサブビット線ＳＢＬ＿ｎ＿ｍに、ドレインはビット線ＢＬ＿ｍに接続する。なお、サブビット線ＳＢＬ＿ｎ＿ｍには、寄生容量を含む容量ＣＳが存在する。容量ＣＳはメモリセルの容量素子の容量の１０倍以下であることが好ましい。
【００４８】
容量ＣＳには、サブビット線ＳＢＬ＿ｎ＿ｍが接続する増幅回路ＡＭＰ＿ｎ＿ｍを構成するトランジスタのゲート容量も含まれる。増幅回路ＡＭＰ＿ｎ＿ｍを構成するトランジスタのゲート容量はゲートの電位により変動するが、最大の容量が、サブビット線ＳＢＬ＿ｎ＿ｍの容量ＣＳの半分以下であることが好ましい。
【００４９】
図１に示すようにサブビット線ＳＢＬ＿ｎ＿ｍの電位は増幅回路ＡＭＰ＿ｎ＿ｍに入力され、増幅回路ＡＭＰ＿ｎ＿ｍの出力は、読み出しトランジスタＲＴｒ＿ｎ＿ｍを経て、ビット線ＢＬ＿ｍに接続する。読み出しトランジスタＲＴｒ＿ｎ＿ｍは読み出し選択線ＲＳＬ＿ｎでオンオフが制御される。
【００５０】
増幅回路ＡＭＰは、１つのＮチャネル型トランジスタ、１つのＰチャネル型トランジスタ、相補型インバータ、抵抗負荷型インバータ、フリップフロップ回路等を用いることができる。例えば、図７（Ａ）に示すように増幅回路ＡＭＰとして、インバータＩＮＶ＿ｎ＿ｍを用いてもよい。また、図７（Ｂ）に示すように増幅回路ＡＭＰとして、１つのＮチャネル型トランジスタＮＭＯＳ＿ｎ＿ｍを用いてもよい。同様に１つのＰチャネル型トランジスタを用いることができる。
【００５１】
なお、図７（Ｂ）では、読み出しトランジスタＲＴｒ＿ｎ＿ｍがビット線ＢＬに接続しているが、１つのＮチャネル型トランジスタや１つのＰチャネル型トランジスタを増幅回路として用いる場合には、増幅回路であるＮチャネル型トランジスタやＰチャネル型トランジスタがビット線ＢＬに接続し、読み出しトランジスタＲＴｒ＿ｎ＿ｍがビット線ＢＬに接続しなくてもよい。
【００５２】
また、１つのＮチャネル型トランジスタや１つのＰチャネル型トランジスタを増幅回路として用いる場合には、図７（Ｃ）に示すように、読み出しトランジスタＲＴｒ＿ｎ＿ｍを用いなくても動作させることができる。
【００５３】
以下に、メモリブロックＭＢへのデータの書き込み方法およびメモリブロックＭＢからのデータの読み出し方法についていくつかの例を用いて説明する。なお、データの読み出し書き込みは以下に説明する方法以外の方法でも可能である。以下に具体的な電位等の数値を示すが、もちろん、これ以外の電位を用いることも可能である。以下の例では、サブビット線ＳＢＬ＿ｎ＿ｍの容量ＣＳはメモリセルＭＣの容量素子の容量の４倍であるとする。
【００５４】
最初に、図７（Ａ）に示される、増幅回路としてインバータを用いた場合の書き込み方法等について、図８（Ａ）および図８（Ｂ）を用いて説明する。ここでは、メモリセルＭＣ＿ｎ＿ｍ＿２に１ビットデータを書き込む例を示す。
【００５５】
メモリセルのトランジスタのドレインの電位を適切な電位（例えば、＋０．５Ｖ）に保持する。そして、ビット線ＢＬ＿ｍの電位を１ビットデータに応じた電位、すなわち、＋１Ｖあるいは０Ｖとする。さらに、書き込みトランジスタＷＴｒ＿ｎ＿ｍおよびメモリセルＭＣ＿ｎ＿ｍ＿２のトランジスタをオンとし、サブビット線ＳＢＬ＿ｎ＿ｍの電位を１ビットデータに応じた電位とする（図８（Ａ）参照）。
【００５６】
次に、書き込みトランジスタＷＴｒ＿ｎ＿ｍおよびメモリセルＭＣ＿ｎ＿ｍ＿２のトランジスタをオフとする。メモリセルＭＣ＿ｎ＿ｍ＿２のトランジスタをオフとしたときの、サブビット線ＳＢＬ＿ｎ＿ｍの電位とメモリセルのトランジスタのドレインの電位（ここでは＋０．５Ｖ）の差（データに応じて＋０．５Ｖあるいは−０．５Ｖ）が保持されることで、データが維持される（図８（Ａ）参照）。この電位の差は、その後、サブビット線ＳＢＬ＿ｎ＿ｍの電位が変動しても維持される。
【００５７】
なお、書き込みに関しては、増幅回路は関与しないので、図７（Ｂ）のように増幅回路を１つのＮチャネル型トランジスタとしたものでも、図７（Ｃ）のように読み出しトランジスタを用いたものでも、その他の増幅回路を有するものでも同様に実施できる。
【００５８】
次に図９（Ａ）および図９（Ｂ）を用いて読み出しの方法について説明する。まず、ビット線ＢＬ＿ｍの電位を＋０．５Ｖとした上で、書き込みトランジスタＷＴｒ＿ｎ＿ｍをオンとし、サブビット線ＳＢＬ＿ｎ＿ｍの電位を＋０．５Ｖとする（図９（Ａ）参照）。
【００５９】
その後、書き込みトランジスタＷＴｒ＿ｎ＿ｍをオフとし、サブビット線ＳＢＬ＿ｎ＿ｍをフローティング状態とする。このとき、メモリセルＭＣ＿ｎ＿ｍ＿２の容量素子の電極間の電位差は書き込まれているデータに応じて、＋０．５Ｖあるいは−０．５Ｖであるので、メモリセルＭＣ＿ｎ＿ｍ＿２のトランジスタのソースの電位は書き込まれているデータに応じて、０Ｖあるいは＋１Ｖとなる。
【００６０】
次に、メモリセルＭＣ＿ｎ＿ｍ＿２のトランジスタをオンとする。メモリセルのトランジスタのドレインの電位は＋０．５Ｖに保持されているので、メモリセルＭＣ＿ｎ＿ｍ＿２のトランジスタのソースの電位が０Ｖであれば、メモリセルＭＣ＿ｎ＿ｍ＿２のトランジスタのソースの電位は上昇する方向となり、結果として、サブビット線ＳＢＬ＿ｎ＿ｍの電位は上昇する。逆に、メモリセルＭＣ＿ｎ＿ｍ＿２のトランジスタのソースの電位が＋１Ｖであれば、メモリセルＭＣ＿ｎ＿ｍ＿２のトランジスタのソースの電位は下降する方向となり、結果として、サブビット線ＳＢＬ＿ｎ＿ｍの電位は下降する。
【００６１】
サブビット線ＳＢＬ＿ｎ＿ｍの容量ＣＳを考慮すると、サブビット線ＳＢＬ＿ｎ＿ｍの電位は、書き込まれていたデータに応じて、＋０．６Ｖあるいは＋０．４Ｖとなる。このとき、インバータＩＮＶ＿ｎ＿ｍはサブビット線ＳＢＬ＿ｎ＿ｍの電位に応じた電位を出力する。ここでは、インバータＩＮＶ＿ｎ＿ｍは＋０．６Ｖの電位が入力されたときには、＋０．１Ｖの電位を出力し、＋０．４Ｖの電位が入力されたときには、＋０．９Ｖの電位を出力するとする。
【００６２】
その後、読み出しトランジスタＲＴｒ＿ｎ＿ｍをオンとする。その結果、ビット線ＢＬ＿ｍの電位は、データに応じて＋０．１Ｖあるいは＋０．９Ｖとなる（図９（Ｂ）参照）。この電位と基準となる電位（例えば、＋０．５Ｖ）との差を増幅することで、データを読み出すことができる。
【００６３】
以上の操作により、メモリセルＭＣ＿ｎ＿ｍ＿２に書き込まれていた１ビットデータは破壊されるので、再度、データの書き込みをおこなう必要がある。ただし、この例では、ビット線ＢＬ＿ｍの電位は、以前に書き込まれていた電位とは逆の位相の電位であり、ここで出力されたビット線ＢＬ＿ｍの電位をそのまま書き込むことは好ましくない。データの再書き込みについては後述する。
【００６４】
次に、図７（Ｂ）で示される、増幅回路として１つのＮチャネル型トランジスタを用いた場合の読み出し方法について図１０（Ａ）乃至図１０（Ｃ）を用いて説明する。まず、ビット線ＢＬ＿ｍの電位を＋０．５Ｖとした上で、書き込みトランジスタＷＴｒ＿ｎ＿ｍをオンとし、サブビット線ＳＢＬ＿ｎ＿ｍの電位を＋０．５Ｖとする（図１０（Ａ）参照）。
【００６５】
その後、書き込みトランジスタＷＴｒ＿ｎ＿ｍをオフとし、サブビット線ＳＢＬ＿ｎ＿ｍをフローティング状態とする。また、ビット線ＢＬ＿ｍの電位を＋１Ｖとする。次に、メモリセルＭＣ＿ｎ＿ｍ＿２のトランジスタをオンとする。メモリセルのトランジスタのドレインの電位は＋０．５Ｖに保持されているので、サブビット線ＳＢＬ＿ｎ＿ｍの電位は、書き込まれていたデータに応じて、＋０．６Ｖあるいは＋０．４Ｖとなる（図１０（Ｂ）参照）。
【００６６】
サブビット線ＳＢＬ＿ｎ＿ｍの電位に応じて、増幅回路であるＮチャネル型トランジスタＮＭＯＳ＿ｎ＿ｍの抵抗状態が変化する。ここでは、Ｎチャネル型トランジスタＮＭＯＳ＿ｎ＿ｍのしきい値は＋０．５Ｖであり、ゲート電圧（ゲートとソースの電位差）が＋０．４Ｖのときのソースドレイン間の抵抗は、＋０．６Ｖのときの１００倍であるものとする。また、Ｎチャネル型トランジスタＮＭＯＳ＿ｎ＿ｍのソースの電位は０Ｖであるとする。
【００６７】
その後、読み出しトランジスタＲＴｒ＿ｎ＿ｍをオンとする。サブビット線ＳＢＬ＿ｎ＿ｍの電位が＋０．６Ｖであった場合には、＋０．４Ｖであった場合に比較して、読み出しトランジスタＲＴｒ＿ｎ＿ｍの抵抗が１／１００であるので、ビット線ＢＬ＿ｍの電位は急速に低下する。逆に、サブビット線ＳＢＬ＿ｎ＿ｍの電位が＋０．４Ｖであった場合には、ビット線ＢＬ＿ｍの電位はほとんど変化しない。
【００６８】
例えば、読み出しトランジスタＲＴｒ＿ｎ＿ｍをオンとして、一定の時間が経過した段階で、ビット線の電位は、書き込まれていたデータに応じて、＋０．１Ｖあるいは＋０．９９Ｖとなる（図１０（Ｃ）参照）。このようにして、データを読み出すことができる。
【００６９】
図７（Ｂ）で示される回路ではこれ以外の方法でもデータを読み出すことができる。その読み出し方法について図１１（Ａ）乃至図１１（Ｃ）を用いて説明する。この方法では、読み出し時には、メモリセルのトランジスタのドレインの電位を書き込み時より＋０．５Ｖ高くして、＋１Ｖにする。まず、ビット線ＢＬ＿ｍの電位を＋１Ｖとした上で、書き込みトランジスタＷＴｒ＿ｎ＿ｍをオンとし、サブビット線ＳＢＬ＿ｎ＿ｍの電位を＋１Ｖとする（図１１（Ａ）参照）。
【００７０】
その後、書き込みトランジスタＷＴｒ＿ｎ＿ｍをオフとし、サブビット線ＳＢＬ＿ｎ＿ｍをフローティング状態とする。また、ビット線ＢＬ＿ｍの電位を０Ｖとする。次に、メモリセルＭＣ＿ｎ＿ｍ＿２のトランジスタをオンとする。メモリセルＭＣ＿ｎ＿ｍ＿２のトランジスタの電位は上述の通り＋１Ｖであるので、サブビット線ＳＢＬ＿ｎ＿ｍの電位は、書き込まれていたデータに応じて、＋１．１Ｖあるいは＋０．９Ｖとなる（図１１（Ｂ）参照）。
【００７１】
その後、読み出しトランジスタＲＴｒ＿ｎ＿ｍをオンとする。サブビット線ＳＢＬ＿ｎ＿ｍがゲートと接続するＮチャネル型トランジスタＮＭＯＳ＿ｎ＿ｍのしきい値は＋０．５Ｖであり、ソースの電位は＋１Ｖであるとする。Ｎチャネル型トランジスタＮＭＯＳ＿ｎ＿ｍのソースの電位（＋１Ｖ）の方がビット線ＢＬ＿ｍの電位（０Ｖ）より高いため、ビット線ＢＬ＿ｍの電位が上昇するが、Ｎチャネル型トランジスタＮＭＯＳ＿ｎ＿ｍのゲートの電位からしきい値を差し引いた電位以上には上昇しない。
【００７２】
すなわち、サブビット線ＳＢＬ＿ｎ＿ｍの電位が＋０．６Ｖであった場合には、ビット線ＢＬ＿ｍの電位は＋０．６Ｖまで上昇するが、サブビット線ＳＢＬ＿ｎ＿ｍの電位が＋０．４Ｖであった場合には、ビット線ＢＬ＿ｍの電位は＋０．４Ｖまでの上昇にとどまる（図１１（Ｃ）参照）。
【００７３】
この電位と基準電位（＋０．５Ｖ）との差を増幅して、データを読み出すことができる。なお、ここでビット線ＢＬ＿ｍに現れる電位は書き込まれていたデータと同じ位相である。したがって、増幅した電位をそのまま、メモリセルに書き込むことができる。増幅を安定しておこなうには、読み出しトランジスタＲＴｒ＿ｎ＿ｍをオフとした状態で増幅するとよい。
【００７４】
最後に、図７（Ｃ）で示される、増幅回路として１つのＮチャネル型トランジスタを用い、かつ、読み出しトランジスタを有さない場合の読み出し方法について図１２（Ａ）乃至図１２（Ｃ）を用いて説明する。この方法でも、メモリセルのトランジスタのドレインの電位を書き込み時より＋０．５Ｖ高くして、＋１Ｖにする。まず、ビット線ＢＬ＿ｍの電位を＋１Ｖとした上で、書き込みトランジスタＷＴｒ＿ｎ＿ｍをオンとし、サブビット線ＳＢＬ＿ｎ＿ｍの電位を＋１Ｖとする（図１２（Ａ）参照）。
【００７５】
このとき、サブビット線ＳＢＬ＿ｎ＿ｍがゲートと接続するＮチャネル型トランジスタＮＭＯＳ＿ｎ＿ｍのしきい値は＋０．５Ｖであり、ソースの電位は＋１Ｖであるとする。Ｎチャネル型トランジスタＮＭＯＳ＿ｎ＿ｍは、ゲート、ソース、ドレインが同電位であるためオフである。
【００７６】
その後、書き込みトランジスタＷＴｒ＿ｎ＿ｍをオフとし、サブビット線ＳＢＬ＿ｎ＿ｍをフローティング状態とする。次に、メモリセルＭＣ＿ｎ＿ｍ＿２のトランジスタをオンとする。メモリセルＭＣ＿ｎ＿ｍ＿２のトランジスタの電位は上述の通り＋１Ｖであるので、サブビット線ＳＢＬ＿ｎ＿ｍの電位は、書き込まれていたデータに応じて、＋１．１Ｖあるいは＋０．９Ｖとなる（図１２（Ｂ）参照）。このときも、Ｎチャネル型トランジスタＮＭＯＳ＿ｎ＿ｍは、ゲートとソース、あるいはゲートとドレインの電位差がしきい値以下であるためオフである。
【００７７】
その後、ビット線ＢＬ＿ｍの電位を０Ｖに向けて低下させる。しかしながら、ビット線ＢＬ＿ｍの電位の低下にともなって、Ｎチャネル型トランジスタＮＭＯＳ＿ｎ＿ｍがオンとなることでＮチャネル型トランジスタＮＭＯＳ＿ｎ＿ｍのソースからビット線ＢＬ＿ｍに電流が流れ、ビット線ＢＬ＿ｍの電位の低下が止まる。
【００７８】
すなわち、サブビット線ＳＢＬ＿ｎ＿ｍの電位が＋０．４Ｖであった場合には、ビット線ＢＬ＿ｍの電位は＋０．４Ｖまで低下するが、サブビット線ＳＢＬ＿ｎ＿ｍの電位が＋０．６Ｖであった場合には、ビット線ＢＬ＿ｍの電位は＋０．６Ｖまでの低下にとどまる（図１２（Ｃ）参照）。
【００７９】
この電位と基準電位（＋０．５Ｖ）との差を増幅して、データを読み出すことができる。ここでもビット線ＢＬ＿ｍに現れる電位は書き込まれていたデータと同じ位相である。したがって、増幅した電位をそのまま、メモリセルに書き込むことができる。なお、電位の増幅は、書き込みトランジスタＷＴｒ＿ｎ＿ｍをオンとした状態でおこなうとよい。
【００８０】
（実施の形態２）
図２に本実施の形態の半導体メモリ装置を示す。図２には、メモリブロックＭＢ＿ｎ＿ｍ、メモリブロックＭＢ＿ｎ＿ｍ＋１とそれらの接続するビット線ＢＬ＿ｍ、ビット線ＢＬ＿ｍ＋１、書き込み選択線ＷＳＬ＿ｎ、ワード線ＷＬ＿ｎ＿１乃至ワード線ＷＬ＿ｎ＿８が示されている。メモリブロックＭＢには図６で示される回路を用いることができる。
【００８１】
また、読み出しトランジスタＲＴｒ＿ｎ＿ｍ、読み出しトランジスタＲＴｒ＿ｎ＿ｍ＋１、増幅回路ＡＭＰ＿ｎ＿ｍ、増幅回路ＡＭＰ＿ｎ＿ｍ＋１が示されている。読み出しトランジスタＲＴｒ＿ｎ＿ｍ、読み出しトランジスタＲＴｒ＿ｎ＿ｍ＋１は、読み出し選択線ＲＳＬ＿ｎにより制御される。
【００８２】
本実施の形態の半導体メモリ装置は、隣接する２つのメモリブロックＭＢ＿ｎ＿ｍとメモリブロックＭＢ＿ｎ＿ｍ＋１において、１つのワード線ＷＬには、いずれかのメモリブロックのメモリセルしか接続しないという構造を有する。
【００８３】
そのため、例えば、データの読み出しの際に、ワード線ＷＬ＿ｎ＿１を選択すると、メモリブロックＭＢ＿ｎ＿ｍの中の１つのメモリセルのみがアクティブとなり、１ビットデータは、ビット線ＢＬ＿ｍにのみ出力される。ビット線ＢＬ＿ｍ＋１の電位はワード線ＷＬ＿ｎ＿１の選択によって変動しないので、ビット線ＢＬ＿ｍとビット線ＢＬ＿ｍ＋１の電位を比較することでデータを読み出せる。
【００８４】
（実施の形態３）
図３に本実施の形態の半導体メモリ装置を示す。図３には、メモリブロックＭＢ＿ｎ＿ｍ、メモリブロックＭＢ＿ｎ＿ｍ＋１とそれらの接続するビット線ＢＬ＿ｍ、ビット線ＢＬ＿ｍ＋１、書き込み選択線ＷＳＬ＿ｎ、ワード線ＷＬ＿ｎ＿１乃至ワード線ＷＬ＿ｎ＿８が示されている。メモリブロックＭＢには図６で示される回路を用いることができる。
【００８５】
また、読み出しトランジスタＲＴｒ＿ｎ＿ｍ、読み出しトランジスタＲＴｒ＿ｎ＿ｍ＋１、増幅回路ＡＭＰ＿ｎ＿ｍ、増幅回路ＡＭＰ＿ｎ＿ｍ＋１が示されている。読み出しトランジスタＲＴｒ＿ｎ＿ｍ、読み出しトランジスタＲＴｒ＿ｎ＿ｍ＋１は、読み出し選択線ＲＳＬ＿ｎにより制御される。
【００８６】
本実施の形態の半導体メモリ装置も実施の形態２の半導体メモリ装置と同様に、隣接する２つのメモリブロックＭＢ＿ｎ＿ｍとメモリブロックＭＢ＿ｎ＿ｍ＋１において、１つのワード線ＷＬには、いずれかのメモリブロックのメモリセルしか接続しないという構造を有する。また、増幅回路ＡＭＰ＿ｎ＿ｍの出力をビット線ＢＬ＿ｍ＋１に、増幅回路ＡＭＰ＿ｎ＿ｍ＋１の出力をビット線ＢＬ＿ｍに出力する構造とする。
【００８７】
そのため、例えば、データの読み出しの際に、ワード線ＷＬ＿ｎ＿１を選択すると、メモリブロックＭＢ＿ｎ＿ｍの中の１つのメモリセルのみがアクティブとなり、１ビットデータは、ビット線ＢＬ＿ｍ＋１にのみ出力される。ビット線ＢＬ＿ｍの電位はワード線ＷＬ＿ｎ＿１の選択によって変動しないので、ビット線ＢＬ＿ｍとビット線ＢＬ＿ｍ＋１の電位を比較することでデータを読み出せる。
【００８８】
例えば、増幅回路ＡＭＰとしてインバータや、１つのＮチャネル型トランジスタあるいはＰチャネル型トランジスタを用いた場合（図１０、図１１参照）のように、出力が入力と逆の位相となる場合に、本実施の形態の回路では、ビット線ＢＬ＿ｍとビット線ＢＬ＿ｍ＋１に出力される電位の相対関係が、書き込まれていたデータと同じとなる。
【００８９】
以下、具体的に説明する。メモリブロックＭＢ＿ｎ＿ｍに書き込まれていたデータを読み出す際、サブビット線ＳＢＬ＿ｎ＿ｍの電位が＋０．６Ｖであったとすると、増幅回路ＡＭＰ＿ｎ＿ｍとしてインバータを用いた場合には、その出力は＋０．１Ｖとなる。
【００９０】
一方、メモリブロックＭＢ＿ｎ＿ｍのメモリセルの１つに書き込まれていたデータを読み出す際には、サブビット線ＳＢＬ＿ｎ＿ｍを＋０．５Ｖにプリチャージするが、その操作においては、同様にメモリブロックＭＢ＿ｎ＿ｍ＋１の書き込みトランジスタＷＴｒ＿ｎ＿ｍ＋１もオンとなるので、その際、ビット線ＢＬ＿ｍ＋１の電位を＋０．５Ｖとすれば、サブビット線ＳＢＬ＿ｎ＿ｍ＋１も＋０．５Ｖにプリチャージされる。
【００９１】
増幅回路ＡＭＰとして用いるインバータの入力の電位が＋０．５Ｖのときに出力の電位が＋０．５Ｖであるとすれば、増幅回路ＡＭＰ＿ｎ＿ｍ＋１の出力は＋０．５Ｖである。読み出しトランジスタＲＴｒ＿ｎ＿ｍをオンとすれば、増幅回路ＡＭＰ＿ｎ＿ｍおよび増幅回路ＡＭＰ＿ｎ＿ｍ＋１の出力が、それぞれ、ビット線ＢＬ＿ｍ＋１およびビット線ＢＬ＿ｍに出力され、それらの電位は、ぞれぞれ、＋０．５Ｖ、＋０．１Ｖとなる。この電位差を増幅すれば、ビット線ＢＬ＿ｍ＋１の電位およびビット線ＢＬ＿ｍの電位を、ぞれぞれ、＋１Ｖ、０Ｖとすることができる。
【００９２】
すなわち、書き込まれていたデータのものと同じ位相の電位がビット線ＢＬ＿ｍに現れる。このまま書き込みトランジスタＷＴｒ＿ｎ＿ｍをオンとすれば、メモリブロックＭＢ＿ｎ＿ｍのメモリセルの１つ（データを読み出したメモリセル）のデータを回復することができる。
【００９３】
（実施の形態４）
図４に本実施の形態の半導体メモリ装置を示す。図４には、メモリブロックＭＢ＿ｎ＿ｍ、メモリブロックＭＢ＿ｎ＿ｍ＋１、メモリブロックＭＢ＿ｎ＋１＿ｍ、メモリブロックＭＢ＿ｎ＋１＿ｍ＋１とそれらの接続するビット線ＢＬ＿ｍ、ビット線ＢＬ＿ｍ＋１、書き込み選択線ＷＳＬ＿ｎ、書き込み選択線ＷＳＬ＿ｎ＋１、ワード線ＷＬ＿ｎ＿１乃至ワード線ＷＬ＿ｎ＿４、ワード線ＷＬ＿ｎ＋１＿１乃至ワード線ＷＬ＿ｎ＋１＿４が示されている。メモリブロックＭＢには図６で示される回路を用いることができる。
【００９４】
また、読み出しトランジスタＲＴｒ＿ｎ＿ｍ、読み出しトランジスタＲＴｒ＿ｎ＿ｍ＋１、読み出しトランジスタＲＴｒ＿ｎ＋１＿ｍ、読み出しトランジスタＲＴｒ＿ｎ＋１＿ｍ＋１、増幅回路ＡＭＰ＿ｎ／ｎ＋１＿ｍ、増幅回路ＡＭＰ＿ｎ／ｎ＋１＿ｍ＋１が示されている。なお、読み出しトランジスタＲＴｒ＿ｎ＿ｍ、読み出しトランジスタＲＴｒ＿ｎ＿ｍ＋１、読み出しトランジスタＲＴｒ＿ｎ＋１＿ｍ、読み出しトランジスタＲＴｒ＿ｎ＋１＿ｍ＋１は増幅回路の種類によっては設けなくてもよい。
【００９５】
増幅回路ＡＭＰ＿ｎ／ｎ＋１＿ｍには、メモリブロックＭＢ＿ｎ＿ｍとメモリブロックＭＢ＿ｎ＋１＿ｍからの信号が入力され、読み出しトランジスタＲＴｒ＿ｎ＿ｍ、読み出しトランジスタＲＴｒ＿ｎ＿ｍ＋１を介して、ビット線ＢＬ＿ｍに出力され、増幅回路ＡＭＰ＿ｎ／ｎ＋１＿ｍ＋１には、メモリブロックＭＢ＿ｎ＿ｍ＋１とメモリブロックＭＢ＿ｎ＋１＿ｍ＋１からの信号が入力され、読み出しトランジスタＲＴｒ＿ｎ＿ｍ＋１、読み出しトランジスタＲＴｒ＿ｎ＋１＿ｍ＋１を介して、ビット線ＢＬ＿ｍ＋１に出力される。
【００９６】
増幅回路ＡＭＰとしては２つの入力端子を有するものが好ましく、フリップフロップ回路、差動アンプ等を用いることができる。例えば、増幅回路ＡＭＰとしてフリップフロップ回路を用いた場合には、読み出したデータと同じ位相の電位がサブビット線ＳＢＬに現れるので、データの回復に使用できる。
【００９７】
増幅回路ＡＭＰとしてフリップフロップ回路を用いた場合のデータの読み出しは以下のようにおこなうことができる。まず、ビット線ＢＬ＿ｍおよびビット線ＢＬ＿ｍ＋１の電位を＋０．５Ｖとする。さらに、書き込み選択線ＷＳＬ＿ｎおよび書き込み選択線ＷＳＬ＿ｎ＋１の電位を操作して、メモリブロックＭＢ＿ｎ＿ｍ、メモリブロックＭＢ＿ｎ＿ｍ＋１、メモリブロックＭＢ＿ｎ＋１＿ｍ、メモリブロックＭＢ＿ｎ＋１＿ｍ＋１の書き込みトランジスタＷＴｒ＿ｎ＿ｍ、書き込みトランジスタＷＴｒ＿ｎ＿ｍ＋１、書き込みトランジスタＷＴｒ＿ｎ＋１＿ｍ、書き込みトランジスタＷＴｒ＿ｎ＋１＿ｍ＋１をオンとする。
【００９８】
この結果、それらのサブビット線の電位を＋０．５Ｖにプリチャージする。その後、書き込みトランジスタＷＴｒ＿ｎ＿ｍ、書き込みトランジスタＷＴｒ＿ｎ＿ｍ＋１、書き込みトランジスタＷＴｒ＿ｎ＋１＿ｍ、書き込みトランジスタＷＴｒ＿ｎ＋１＿ｍ＋１をオフとする。
【００９９】
そして、例えば、ワード線ＷＬ＿ｎ＿１を選択すると、メモリブロックＭＢ＿ｎ＿ｍの中の１つのメモリセルおよびメモリブロックＭＢ＿ｎ＿ｍ＋１の中の１つのメモリセルがアクティブとなり、メモリブロックＭＢ＿ｎ＿ｍのサブビット線ＳＢＬ＿ｎ＿ｍおよびメモリブロックＭＢ＿ｎ＿ｍ＋１のサブビット線ＳＢＬ＿ｎ＿ｍ＋１の電位がデータに応じた値となる。ここでは、サブビット線ＳＢＬ＿ｎ＿ｍの電位が＋０．６Ｖ、サブビット線ＳＢＬ＿ｎ＿ｍ＋１の電位が＋０．４Ｖになったとする。
【０１００】
一方、メモリブロックＭＢ＿ｎ＋１＿ｍのサブビット線ＳＢＬ＿ｎ＋１＿ｍおよびメモリブロックＭＢ＿ｎ＋１＿ｍ＋１のサブビット線ＳＢＬ＿ｎ＋１＿ｍ＋１の電位は＋０．５Ｖのままである。
【０１０１】
その後、フリップフロップ回路からなる増幅回路ＡＭＰ＿ｎ／ｎ＋１＿ｍと増幅回路ＡＭＰ＿ｎ／ｎ＋１＿ｍ＋１をアクティブとすることで、サブビット線ＳＢＬ＿ｎ＿ｍの電位とサブビット線ＳＢＬ＿ｎ＋１＿ｍの電位の差、およびサブビット線ＳＢＬ＿ｎ＿ｍ＋１の電位とサブビット線ＳＢＬ＿ｎ＋１＿ｍ＋１の電位の差を増幅する。
【０１０２】
増幅回路ＡＭＰ＿ｎ／ｎ＋１＿ｍおよび増幅回路ＡＭＰ＿ｎ／ｎ＋１＿ｍ＋１はフリップフロップ回路であるので、そのままサブビット線の電位が増幅される。すなわち、サブビット線ＳＢＬ＿ｎ＿ｍの電位は＋１Ｖ、サブビット線ＳＢＬ＿ｎ＿ｍ＋１の電位は０Ｖ、サブビット線ＳＢＬ＿ｎ＋１＿ｍの電位は０Ｖ、サブビット線ＳＢＬ＿ｎ＋１＿ｍ＋１の電位は＋１Ｖとなる。データを読み出したメモリセルのトランジスタはオンであるので、この電位が充電される。充電される電位は読み出されたデータと同じ位相であるので、データが回復できる。
【０１０３】
以上の読み出し方法においては、増幅回路ＡＭＰ＿ｎ／ｎ＋１＿ｍおよび増幅回路ＡＭＰ＿ｎ／ｎ＋１＿ｍ＋１としてフリップフロップ回路を使用する場合には、書き込みトランジスタＷＴｒはサブビット線ＳＢＬをプリチャージすることにのみ使用され、また、読み出しトランジスタＲＴｒは設ける必要がない。
【０１０４】
なお、通常のフリップフロップ回路では２つのインバータを組み合わせて使用するが、本実施の形態では２つのメモリブロックで１つのフリップフロップ回路を使用するため、メモリブロック１つあたりのインバータの数は１つである。これは例えば、実施の形態１で増幅回路ＡＭＰとして１つのインバータを用いる場合と同じであるため、本実施の形態において集積度が低下する要因とはならない。
【０１０５】
（実施の形態５）
図５に本実施の形態の半導体メモリ装置を示す。図５には、メモリブロックＭＢ＿ｎ＿ｍ、メモリブロックＭＢ＿ｎ＿ｍ＋１とそれらの接続するビット線ＢＬ＿ｍ、ビット線ＢＬ＿ｍ＋１、書き込み選択線ＷＳＬ＿ｎ、ワード線ＷＬ＿ｎ＿１乃至ワード線ＷＬ＿ｎ＿８が示されている。メモリブロックＭＢには図６で示される回路を用いることができる。
【０１０６】
また、読み出しトランジスタＲＴｒ＿ｎ＿ｍ、読み出しトランジスタＲＴｒ＿ｎ＿ｍ＋１、増幅回路ＡＭＰ＿ｎ＿ｍ／ｍ＋１が示されている。読み出しトランジスタＲＴｒ＿ｎ＿ｍ、読み出しトランジスタＲＴｒ＿ｎ＿ｍ＋１は、読み出し選択線ＲＳＬ＿ｎにより制御される。なお、読み出しトランジスタＲＴｒ＿ｎ＿ｍ、読み出しトランジスタＲＴｒ＿ｎ＿ｍ＋１は増幅回路の種類によっては設けなくてもよい。
【０１０７】
増幅回路ＡＭＰ＿ｎ＿ｍ／ｍ＋１には、メモリブロックＭＢ＿ｎ＿ｍとメモリブロックＭＢ＿ｎ＿ｍ＋１からの信号が入力され、ビット線ＢＬ＿ｍおよびビット線ＢＬ＿ｍ＋１に、読み出しトランジスタＲＴｒ＿ｎ＿ｍ、読み出しトランジスタＲＴｒ＿ｎ＿ｍ＋１を介して出力される。
【０１０８】
増幅回路ＡＭＰとしては２つの入力端子を有するものが好ましく、フリップフロップ回路、差動アンプ等を用いることができる。例えば、増幅回路ＡＭＰとしてフリップフロップ回路を用いた場合には、読み出したデータと同じ位相の電位がサブビット線ＳＢＬに現れるので、データの回復に使用できる。
【０１０９】
実施の形態２で説明したように、データの読み出しの際に、ワード線ＷＬ＿ｎ＿１を選択すると、メモリブロックＭＢ＿ｎ＿ｍの中の１つのメモリセルのみがアクティブとなり、サブビット線ＳＢＬ＿ｎ＿ｍの電位がデータに応じて変動する。一方、サブビット線ＳＢＬ＿ｎ＿ｍの電位は変動しないので、サブビット線ＳＢＬ＿ｎ＿ｍの電位とサブビット線ＳＢＬ＿ｎ＿ｍの電位を増幅することでデータを読み出せる。
【０１１０】
実施の形態４で説明したように、増幅回路ＡＭＰとしてフリップフロップ回路を用いた場合には、読み出しトランジスタＲＴｒ＿ｎ＿ｍ、読み出しトランジスタＲＴｒ＿ｎ＿ｍ＋１を設けなくてもよい。
【０１１１】
（実施の形態６）
図１３、図１４（Ａ）乃至図１４（Ｃ）および図１５を用いて本実施の形態を説明する。本実施の形態は、図４に示される半導体メモリ装置の一例であり、増幅回路ＡＭＰとして、２つのインバータと回路構成を変更するための２つのスイッチを用いるものである。本実施の形態の増幅回路は、２つのインバータと２つのスイッチを用いるが、２つのメモリブロックで１つの増幅回路を使用するので、実質的には、１つのメモリブロックあたりの１つのインバータと１つのスイッチで構成される。
【０１１２】
図１３に示されるように、メモリブロックＭＢ＿ｎ＿ｍとメモリブロックＭＢ＿ｎ＋１＿ｍの間、およびメモリブロックＭＢ＿ｎ＿ｍ＋１とメモリブロックＭＢ＿ｎ＋１＿ｍ＋１の間に、それぞれ２つのインバータＩＮＶのループが形成され、このループの２箇所にはスイッチとして選択トランジスタＳＴｒが設けられている。図では、１つの選択トランジスタＳＴｒから形成されているスイッチを示すが、複数のトランジスタより形成されているスイッチを用いてもよい。
【０１１３】
この２つのインバータＩＮＶと２つの選択トランジスタＳＴｒによって形成されている回路が図４の増幅回路ＡＭＰに相当する。例えば、メモリブロックＭＢ＿ｎ＿ｍとメモリブロックＭＢ＿ｎ＋１＿ｍの間に形成されている、インバータＩＮＶ＿ｎ＿ｍ、インバータＩＮＶ＿ｎ＋１＿ｍ、選択トランジスタＳＴｒ＿ｎ＿ｍ、選択トランジスタＳＴｒ＿ｎ＋１＿ｍよりなる回路を例に取ると、インバータＩＮＶ＿ｎ＿ｍの入力はサブビット線ＳＢＬ＿ｎ＿ｍに接続し、インバータＩＮＶ＿ｎ＋１＿ｍの入力はサブビット線ＳＢＬ＿ｎ＋１＿ｍに接続する。
【０１１４】
また、インバータＩＮＶ＿ｎ＿ｍの出力は読み出しトランジスタＲＴｒ＿ｎ＋１＿ｍを介して、また、インバータＩＮＶ＿ｎ＋１＿ｍの出力は読み出しトランジスタＲＴｒ＿ｎ＿ｍを介して、共にビット線ＢＬ＿ｍに接続する。
【０１１５】
さらに、インバータＩＮＶ＿ｎ＿ｍの出力とインバータＩＮＶ＿ｎ＋１＿ｍの入力の間には選択トランジスタＳＴｒ＿ｎ＋１＿ｍが設けられ、インバータＩＮＶ＿ｎ＋１＿ｍの出力とインバータＩＮＶ＿ｎ＿ｍの入力の間には選択トランジスタＳＴｒ＿ｎ＿ｍが設けられる。選択トランジスタＳＴｒ＿ｎ＿ｍと選択トランジスタＳＴｒ＿ｎ＋１＿ｍは、それぞれインバータ選択線ＩＳＬ＿ｎとインバータ選択線ＩＳＬ＿ｎ＋１で制御される。
【０１１６】
このような回路構成では、選択トランジスタＳＴｒ＿ｎ＿ｍと選択トランジスタＳＴｒ＿ｎ＋１＿ｍのいずれか一方のみをオンとすることで、異なった回路構成とすることができる。特に、データ読み出し時には、書き込みトランジスタＷＴｒはオフとなっているので、例えば、選択トランジスタＳＴｒ＿ｎ＋１＿ｍのみをオンとすると、サブビット線ＳＢＬ＿ｎ＿ｍ＝＞インバータＩＮＶ＿ｎ＿ｍ＝＞選択トランジスタＳＴｒ＿ｎ＋１＿ｍ＝＞インバータＩＮＶ＿ｎ＋１＿ｍ＝＞読み出しトランジスタＲＴｒ＿ｎ＿ｍ＝＞ビット線ＢＬ＿ｍというルート（第１のルート）が完成する。
【０１１７】
また、選択トランジスタＳＴｒ＿ｎ＿ｍのみをオンとすると、サブビット線ＳＢＬ＿ｎ＋１＿ｍ＝＞インバータＩＮＶ＿ｎ＋１＿ｍ＝＞選択トランジスタＳＴｒ＿ｎ＿ｍ＝＞インバータＩＮＶ＿ｎ＿ｍ＝＞読み出しトランジスタＲＴｒ＿ｎ＋１＿ｍ＝＞ビット線ＢＬ＿ｍというルート（第２のルート）が完成する。
【０１１８】
いずれのルートもインバータが２つあるので、入力電位と同じ位相の電位が出力される。このような増幅回路では、増幅された電位はより容量の大きなビット線に出力されるので、フリップフロップ回路よりノイズによる誤動作の確率が小さい。したがって、サブビット線の容量が１０ｆＦ以下の場合のようにノイズの影響が大きな場合でも読み出しのエラーを減らせる。
【０１１９】
また、インバータを２段直列して増幅するため、インバータを１つだけ使う場合よりも電流駆動能力が高く、より短時間でビット線の電位を所定の値とすることができ、読み出しに要する時間を短縮できる。もちろん、より多段（好ましくは偶数段）のインバータが直列するような回路配置とすることで、より高速での読み出しが可能となる。
【０１２０】
読み出し方法の例を図１４（Ａ）乃至図１４（Ｃ）および図１５を用いて説明する。ここではメモリブロックＭＢ＿ｎ＿ｍ中のメモリセルＭＣ＿ｎ＿ｍ＿２のデータを読み出し、次に、メモリブロックＭＢ＿ｎ＋１＿ｍ中のメモリセルＭＣ＿ｎ＋１＿ｍ＿３のデータを読み出すとする。
【０１２１】
本実施の形態では、サブビット線ＳＢＬの容量はメモリセルＭＣの容量素子の容量の９倍であるとする。また、インバータＩＮＶ＿ｎ＿ｍ、インバータＩＮＶ＿ｎ＋１＿ｍは当初からアクティブな状態を保つものとする。
【０１２２】
また、インバータＩＮＶ＿ｎ＿ｍ、インバータＩＮＶ＿ｎ＋１＿ｍの定常状態での出力電位は入力電位に応じて変化し、以下の例では、入力電位が０Ｖ、＋０．３Ｖ、＋０．４５Ｖ、＋０．５Ｖ、＋０．５５Ｖ、＋０．７Ｖ、＋１Ｖのときの出力電位はそれぞれ、＋１Ｖ、＋１Ｖ、＋０．７Ｖ、＋０．５Ｖ、＋０．３Ｖ、０Ｖ、０Ｖであるとする。
【０１２３】
最初にメモリブロックＭＢ＿ｎ＿ｍのサブビット線ＳＢＬ＿ｎ＿ｍを＋０．５Ｖにプリチャージする。なお、メモリブロックＭＢ＿ｎ＋１＿ｍのサブビット線ＳＢＬ＿ｎ＋１＿ｍはプリチャージする必要はない。ここでは、サブビット線ＳＢＬ＿ｎ＋１＿ｍの電位は直近の読み出しあるいは書き込みの電位がそのまま残って、＋１Ｖであるとする。サブビット線ＳＢＬ＿ｎ＿ｍを＋０．５Ｖにプリチャージするために、書き込み選択線ＷＳＬ＿ｎの電位を操作して、書き込みトランジスタＷＴｒ＿ｎ＿ｍをオンとする（図１５のＴ１）。
【０１２４】
このとき、インバータＩＮＶ＿ｎ＿ｍおよびインバータＩＮＶ＿ｎ＋１＿ｍはそれぞれの入力電位に応じた電位を出力している。例えば、入力の電位が＋０．５ＶであるインバータＩＮＶ＿ｎ＿ｍの出力電位は＋０．５Ｖ、入力の電位が＋１ＶであるインバータＩＮＶ＿ｎ＋１＿ｍの出力電位は０Ｖである（図１４（Ａ）参照）。
【０１２５】
その後、書き込みトランジスタＷＴｒ＿ｎ＿ｍをオフとする。そして、ワード線ＷＬ＿ｎ＿ｍ＿２の電位を操作して、メモリセルＭＣ＿ｎ＿ｍ＿２のトランジスタをオンとする（図１５のＴ２）。この結果、サブビット線ＳＢＬ＿ｎ＿ｍの電位は＋０．５５Ｖとなったとする。
【０１２６】
メモリセルＭＣ＿ｎ＿ｍ＿２のトランジスタをオンとするのと同時に、インバータ選択線ＩＳＬ＿ｎ＋１の電位を操作して、選択トランジスタＳＴｒ＿ｎ＋１＿ｍをオンとする。すると、上記の第１のルートが完成する。また、サブビット線ＳＢＬ＿ｎ＿ｍの電位が＋０．５５Ｖとなったため、インバータＩＮＶ＿ｎ＿ｍの出力電位は＋０．３Ｖとなる。
【０１２７】
この結果、サブビット線ＳＢＬ＿ｎ＋１＿ｍの電位は＋０．３Ｖとなり、また、インバータＩＮＶ＿ｎ＋１＿ｍの入力電位も＋０．３Ｖとなるため、インバータＩＮＶ＿ｎ＋１＿ｍの出力電位は＋１Ｖとなる（図１４（Ｂ）参照）。
【０１２８】
その後、読み出し選択線ＲＳＬ＿ｎの電位を操作して読み出しトランジスタＲＴｒ＿ｎ＿ｍをオンとする（図１５のＴ３）。その結果、ビット線ＢＬ＿ｍの電位は上昇する。ビット線ＢＬ＿ｍの電位がある程度、安定したら、書き込みトランジスタＷＴｒ＿ｎ＿ｍをオンとする（図１５のＴ４）。
【０１２９】
このとき、ビット線ＢＬ＿ｍの電位が十分に安定するのを待つことによりエラーを低減できる。書き込みトランジスタＷＴｒ＿ｎ＿ｍをオンとすることにより、フリップフロップ回路と同様な２つのインバータが接続するループが完成する。もし、ビット線ＢＬ＿ｍの電位が＋０．５Ｖからそれほど離れていない状態（例えば、＋０．４Ｖ以上＋０．６Ｖ以下）で、このループを作ると、ノイズによりループの電位が反転してしまう可能性がある。ビット線ＢＬ＿ｍの電位が＋０．５Ｖから十分に離れた状態（好ましくは＋０．７Ｖより大きいか、＋０．３Ｖより小さい）でループを完成させることが好ましい。
【０１３０】
読み出しトランジスタＲＴｒ＿ｎ＿ｍをオンとした結果、サブビット線ＳＢＬ＿ｎ＿ｍの電位は＋１Ｖとなる。このとき、メモリセルＭＣ＿ｎ＿ｍ＿２のトランジスタはオンであるので、容量素子が充電され、メモリセルＭＣ＿ｎ＿ｍ＿２のデータが回復する。なお、サブビット線ＳＢＬ＿ｎ＿ｍの電位がさらに上昇したため、インバータＩＮＶ＿ｎ＿ｍの出力電位は０Ｖとなり、それによって、サブビット線ＳＢＬ＿ｎ＋１＿ｍの電位は０Ｖとなる（図１４（Ｃ）参照）。
【０１３１】
以上で、メモリセルＭＣ＿ｎ＿ｍ＿２のデータの読み出しとデータの回復が完了する。次に、メモリセルＭＣ＿ｎ＋１＿ｍ＿３のデータの読み出し操作をおこなう。サブビット線ＳＢＬ＿ｎ＋１＿ｍを＋０．５Ｖにプリチャージするために、ビット線ＢＬ＿ｍの電位を＋０．５Ｖとし、書き込み選択線ＷＳＬ＿ｎ＋１の電位を操作して、書き込みトランジスタＷＴｒ＿ｎ＋１＿ｍをオンとする（図１５のＴ５）。
【０１３２】
その後、書き込みトランジスタＷＴｒ＿ｎ＋１＿ｍをオフとする。そして、ワード線ＷＬ＿ｎ＋１＿ｍ＿３の電位を操作して、メモリセルＭＣ＿ｎ＋１＿ｍ＿３のトランジスタをオンとする（図１５のＴ６）。この結果、サブビット線ＳＢＬ＿ｎ＋１＿ｍの電位は＋０．４５Ｖとなったとする。
【０１３３】
このとき、インバータＩＮＶ＿ｎ＿ｍおよびインバータＩＮＶ＿ｎ＋１＿ｍはそれぞれの入力電位に応じた電位を出力している。サブビット線ＳＢＬ＿ｎ＿ｍの電位が＋１ＶなのでインバータＩＮＶ＿ｎ＿ｍの出力電位は０Ｖであり、サブビット線ＳＢＬ＿ｎ＋１＿ｍの電位が＋０．４５Ｖなので、インバータＩＮＶ＿ｎ＋１＿ｍの出力電位は＋０．７Ｖである。
【０１３４】
メモリセルＭＣ＿ｎ＋１＿ｍ＿３のトランジスタをオンとするのと同時に、インバータ選択線ＩＳＬ＿ｎの電位を操作して、選択トランジスタＳＴｒ＿ｎ＿ｍをオンとする。すると、上記の第２のルートが完成する。この結果、サブビット線ＳＢＬ＿ｎ＿ｍの電位は＋０．７Ｖとなり、また、インバータＩＮＶ＿ｎ＿ｍの入力電位も＋０．７Ｖとなるため、インバータＩＮＶ＿ｎ＋１＿ｍの出力電位は０Ｖとなる。
【０１３５】
その後、読み出し選択線ＲＳＬ＿ｎ＋１の電位を操作して読み出しトランジスタＲＴｒ＿ｎ＋１＿ｍをオンとする（図１５のＴ７）。その結果、ビット線ＢＬ＿ｍの電位は低下する。ビット線ＢＬ＿ｍの電位がある程度、安定したら、書き込みトランジスタＷＴｒ＿ｎ＋１＿ｍをオンとする（図６のＴ８）。その結果、サブビット線ＳＢＬ＿ｎ＋１＿ｍの電位は０Ｖとなる。
【０１３６】
このとき、メモリセルＭＣ＿ｎ＋１＿ｍ＿３のトランジスタはオンであるので、容量素子が充電され、メモリセルＭＣ＿ｎ＋１＿ｍ＿３のデータが回復する。なお、サブビット線ＳＢＬ＿ｎ＋１＿ｍの電位がさらに低下したため、インバータＩＮＶ＿ｎ＋１＿ｍの出力電位は＋１Ｖとなり、それによって、サブビット線ＳＢＬ＿ｎ＿ｍの電位は０Ｖとなる。以上で、メモリセルＭＣ＿ｎ＿ｍ＋１＿３のデータの読み出しとデータの回復が完了する。
【０１３７】
本実施の形態では、実施の形態４で説明したような単純なフリップフロップ回路を使用しない。これはノイズの影響を抑制するためである。本実施の形態では、比較的大きな容量を有するビット線に電荷を蓄積した後、書き込みトランジスタをオンとして、フリップフロップ回路を形成する。そのため、ノイズの影響を受けにくくなる。
【０１３８】
（実施の形態７）
本発明の一態様の半導体メモリ装置の断面の概念図を図１６および図１７に示される作製工程を説明する図を用いて説明する。本実施の形態では公知の半導体集積回路作製技術および特許文献２等を参照すればよい。なお、図１６および図１７は特定の断面を示すものではない。
【０１３９】
＜図１６（Ａ）＞
単結晶半導体基板１０１に、Ｎ型ウェル１０１ａおよびＮ型ウェル１０１ｂ、Ｐ型ウェル１０１ｃ、素子分離絶縁物１０２を形成する。さらに、第１配線１０３ａ乃至第１配線１０３ｃを形成する。第１配線１０３ａ乃至第１配線１０３ｃの側面には図に示すように側壁を設けてもよい。これらをマスクとして、不純物を注入して、不純物領域１０４ａ乃至不純物領域１０４ｆを形成する。ここで、不純物領域１０４ａ乃至不純物領域１０４ｄはＮ型領域であり、不純物領域１０４ｅと不純物領域１０４ｆはＰ型領域である。
【０１４０】
この際、第１配線１０３ａ乃至第１配線１０３ｃはトランジスタのゲートとなるのであるが、特に、インバータ等の増幅回路に用いられるトランジスタではしきい値のばらつきが小さいことを要求されるので、それらのゲートとなる配線（図では第１配線１０３ｂと第１配線１０３ｃ）の幅はチャネル面積が大きくなるように、Ｆｅａｔｕｒｅｄ  Ｓｉｚｅよりも大きくするとよい。
【０１４１】
また、チャネルが長方形のトランジスタであれば、Ｎチャネル型トランジスタとＰチャネル型トランジスタを用いてインバータを構成する際には、それらのオン特性がほぼ対称となるように、移動度を考慮してチャネル長、チャネル幅を設定することが望まれる。さらに、しきい値ばらつきやサブビット線との容量比も考慮すると、それらのチャネル面積はほぼ等しいことが好ましい。
【０１４２】
また、レイアウトの都合で、上記のような長方形のチャネルを形成することが困難な場合には、チャネルの形状を多角形として、実質的に必要とするオン電流およびチャネル面積が得られるように設計してもよい。
【０１４３】
例えば、Ｎチャネル型トランジスタのチャネル長を５Ｆ、チャネル幅を３Ｆ、Ｐチャネル型トランジスタのチャネル長を３Ｆ、チャネル幅を５Ｆとすると、チャネル面積、オン電流ともほぼ等しくなる。また、これらのチャネル面積は通常の１５倍であるので、しきい値ばらつきも抑制される。同様に、Ｎチャネル型トランジスタのチャネル長を７Ｆ、チャネル幅を４Ｆ、Ｐチャネル型トランジスタのチャネル長を４Ｆ、チャネル幅を７Ｆとしてもよい。
【０１４４】
通常の半導体集積回路であれば、このような大きなチャネル面積を有するトランジスタを多く形成することは、集積度の低下を招くが、本発明の一態様の半導体メモリ装置では、メモリセルをこれらのトランジスタの上に立体的に形成することができるので、集積度の低下にはつながらない。
【０１４５】
なお、第１配線１０３ａは、ビット線とサブビット線とを接続する書き込みトランジスタのゲートとなるので、第１配線１０３ａの幅はＦとすればよい。
【０１４６】
その後、第１層間絶縁物１０５と第１コンタクトプラグ１０６ａ乃至第１コンタクトプラグ１０６ｆを形成する。
【０１４７】
＜図１６（Ｂ）＞
第２配線１０７ａ乃至第２配線１０７ｆと第１埋め込み絶縁物１０８を形成する。第２配線１０７ａ乃至第２配線１０７ｆは、それぞれ第１コンタクトプラグ１０６ａ乃至第１コンタクトプラグ１０６ｆと接続する。また、第２配線１０７ａと第２配線１０７ｂは、第１コンタクトプラグ１０６ａと第１コンタクトプラグ１０６ｂと接続するだけのものであるが、第２配線１０７ｃ乃至第２配線１０７ｆは、他の配線と接続するように形成されてもよい。
【０１４８】
＜図１６（Ｃ）＞
さらに、第２層間絶縁物１０９と第２コンタクトプラグ１１０ａおよび第２コンタクトプラグ１１０ｂ、第３配線１１１ａおよび第３配線１１１ｂと第２埋め込み絶縁物１１２を形成する。第３配線１１１ａは、第２コンタクトプラグ１１０ａと接続するだけのものであるが、第３配線１１１ｂは本発明の一態様のサブビット線の一部となる。
【０１４９】
＜図１７（Ａ）＞
第３層間絶縁物１１３を形成し、第３配線１１１ｂに達する複数の開口部を形成する。開口部の側面と底面には導電膜を形成し、メモリセルの容量素子の電極１１４ａ乃至容量素子の電極１１４ｄを形成する。さらに、誘電体膜１１５を形成する。これらの作製工程は公知のＤＲＡＭの容量素子の作製方法を参照できる。
【０１５０】
第３層間絶縁物１１３と誘電体膜１１５に開口部を設け、第３コンタクトプラグ１１６を形成する。さらに、第４配線１１７ａ乃至第４配線１１７ｇを形成する。これらの表面は第３埋め込み絶縁物１１８が形成された後、平坦化される。
【０１５１】
ここで、第４配線１１７ｂ、第４配線１１７ｄ、第４配線１１７ｅ、第４配線１１７ｇはメモリセルの容量素子の一方の電極となり、上記の開口部に埋め込まれ、誘電体膜１１５を挟んで、容量素子の電極１１４ａ乃至容量素子の電極１１４ｄと対向する。また、第４配線１１７ｃと第４配線１１７ｆは、メモリセルのトランジスタのドレインに接続する。第４配線１１７ｃと第４配線１１７ｆは、サブビット線である第３配線１１１ｂと交差するように形成するとよい。なお、第４配線１１７ａは、第３コンタクトプラグ１１６と接続するだけのものである。
【０１５２】
＜図１７（Ｂ）＞
半導体膜１１９ａおよび半導体膜１１９ｂを形成する。半導体膜１１９ａおよび半導体膜１１９ｂは、メモリセルのトランジスタに用いられるため、トランジスタのオフ抵抗が十分に高くなるような材料のものを用いる。さらに、ゲート絶縁物１２０、第５配線１２１ａ乃至第５配線１２１ｄを形成する。第５配線１２１ａ乃至第５配線１２１ｄはワード線となる。
【０１５３】
さらに、第４層間絶縁物１２２、第４コンタクトプラグ１２３、第６配線１２４を形成する。第６配線１２４はビット線となるので第５配線１２１ａ乃至第５配線１２１ｄと交差するように形成する。
【符号の説明】
【０１５４】
１０１    基板
１０１ａ    Ｎ型ウェル
１０１ｂ    Ｎ型ウェル
１０１ｃ    Ｐ型ウェル
１０２    素子分離絶縁物
１０３ａ    第１配線
１０３ｂ    第１配線
１０３ｃ    第１配線
１０４ａ    不純物領域
１０４ｂ    不純物領域
１０４ｃ    不純物領域
１０４ｄ    不純物領域
１０４ｅ    不純物領域
１０４ｆ    不純物領域
１０５    第１層間絶縁物
１０６ａ    第１コンタクトプラグ
１０６ｂ    第１コンタクトプラグ
１０６ｃ    第１コンタクトプラグ
１０６ｄ    第１コンタクトプラグ
１０６ｅ    第１コンタクトプラグ
１０６ｆ    第１コンタクトプラグ
１０７ａ    第２配線
１０７ｂ    第２配線
１０７ｃ    第２配線
１０７ｄ    第２配線
１０７ｅ    第２配線
１０７ｆ    第２配線
１０８    第１埋め込み絶縁物
１０９    第２層間絶縁物
１１０ａ    第２コンタクトプラグ
１１０ｂ    第２コンタクトプラグ
１１１ａ    第３配線
１１１ｂ    第３配線
１１２    第２埋め込み絶縁物
１１３    第３層間絶縁物
１１４ａ    容量素子の電極
１１４ｂ    容量素子の電極
１１４ｃ    容量素子の電極
１１４ｄ    容量素子の電極
１１５    誘電体膜
１１６    第３コンタクトプラグ
１１７ａ    第４配線
１１７ｂ    第４配線
１１７ｃ    第４配線
１１７ｄ    第４配線
１１７ｅ    第４配線
１１７ｆ    第４配線
１１７ｇ    第４配線
１１８    第３埋め込み絶縁物
１１９ａ    半導体膜
１１９ｂ    半導体膜
１２０    ゲート絶縁物
１２１ａ    第５配線
１２１ｂ    第５配線
１２１ｃ    第５配線
１２１ｄ    第５配線
１２２    第４層間絶縁物
１２３    第４コンタクトプラグ
１２４    第６配線
ＡＭＰ    増幅回路
ＢＬ    ビット線
ＣＳ    容量
ＩＳＬ    インバータ選択線
ＩＮＶ    インバータ
ＭＢ    メモリブロック
ＭＣ    メモリセル
ＮＭＯＳ    Ｎチャネル型トランジスタ
ＲＳＬ    読み出し選択線
ＲＴｒ    読み出しトランジスタ
ＳＴｒ    選択トランジスタ
ＳＢＬ    サブビット線
ＷＬ    ワード線
ＷＳＬ    書き込み選択線
ＷＴｒ    書き込みトランジスタ
【図１】
0005901927.tif 000002
【図２】
0005901927.tif 000003
【図３】
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【図４】
0005901927.tif 000005
【図５】
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【図６】
0005901927.tif 000007
【図７】
0005901927.tif 000008
【図８】
0005901927.tif 000009
【図９】
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【図１０】
0005901927.tif 000011
【図１１】
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【図１２】
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【図１３】
0005901927.tif 000014
【図１４】
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【図１５】
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【図１６】
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【図１７】
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