(57)【特許請求の範囲】
【請求項１】
スイッチング素子の駆動用電圧を生成する駆動電圧生成回路と、
ステップ応答が複数次遅れの伝達関数で示される回路を前記スイッチング素子の内部ゲート抵抗およびゲート端子−エミッタ端子間の入力容量とともに形成するフィルタ回路と、
を備え、
前記スイッチング素子はワイドバンドギャップ特性を有することを特徴とするスイッチング素子の駆動回路。
【請求項２】
前記複数次遅れの伝達関数の減衰係数が０．７以上かつ１．０以下であることを特徴とする請求項１に記載のスイッチング素子の駆動回路。
【請求項３】
前記ステップ応答が複数次遅れの伝達関数で示される回路は、ステップ応答が一次遅れの伝達関数で示される回路に比し、前記スイッチング素子のゲート電流のピーク値を低減し、かつ、ミラー期間におけるゲート電流値を大きくする、
ことを特徴とする請求項１または２に記載のスイッチング素子の駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＧＢＴ（Insulated  Gate  Bipolar  Transistor）やＦＥＴ（Field  Effect  Transistor）をはじめとするスイッチング素子を対象として駆動制御を行う、スイッチング素子の駆動回路に関する。
【背景技術】
【０００２】
近年、モータを可変速運転させるためのインバータ装置の普及により、モータ制御装置は必要不可欠なものとなっている。モータ制御装置には直流から交流、交流から直流へと変換する電力変換装置が備わっており、電力変換装置にはＩＧＢＴやＭＯＳＦＥＴ（Metal-Oxide-Semiconductor  FET）といったスイッチング素子が使用され、そのスイッチングにより電力変換を実現している。【０００３】
スイッチング素子の駆動回路は、単にスイッチング素子のＶGEチャージ用のゲート抵抗のみで構成されており、スイッチング素子のスイッチングを行っている。【０００４】
ところで、上記したようなスイッチング素子のスイッチングは、ゲート端子に電荷を充放電し、ゲート−エミッタ端子間電圧を充放電することにより制御し、駆動を行っているが、その際のゲート電流ＩGやコレクタ電流ＩCによりスイッチング損失が発生し、同時に充電時間による電流変化率ｄｉ／ｄｔにより、ＥＭＩ（Electro  Magnetic  Interference）ノイズが発生し、自機器だけでなく周辺機器に悪影響を与えるという問題がある。【０００５】
従来のスイッチング素子の駆動回路は、上記問題の対策として、スイッチング速度を調整するための回路を備えている。この回路によりスイッチング速度を緩めるなどすることで、ゲート電流ＩGやコレクタ電流ＩCの跳ね上がりを抑えてＥＭＩノイズの低減を図れる。しかし、スイッチング速度が遅くなり、ミラー期間による損失が大きくなるという欠点があるというトレードオフの関係にあり、調整が困難であった。【０００６】
上述の課題に対し、ゲートのＯＮ／ＯＦＦ切り替えタイミングを調整する駆動回路（例えば、特許文献１参照）や、ゲート端子に一定のゲート電流を流し続ける定電流駆動回路（例えば、特許文献２参照）が提案されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００４−２５３５８２号公報（第１頁、第１図）
【特許文献２】特許第４９５４２９０号公報（第１３頁、第８図）
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上記のような特許文献１に記載の発明では、駆動回路を複数備え、ゲートのＯＮ／ＯＦＦのタイミングをそれぞれの駆動回路で調整しなくてはならないという問題点があった。また、特許文献２に記載の発明においては、電流変化率ｄｉ／ｄｔを大きくすることなく、スイッチング損失を小さくすることができる反面、ゲート電流を一定時間流し続けるため、ミラー期間における損失が増加するという問題点があった。さらに、特許文献１および２に記載の発明は回路が複雑になり、構成部品の増加により駆動回路が大きくなってしまうという問題もあった。【０００９】
本発明は、上記に鑑みてなされたものであって、構成が複雑化するのを回避しつつスイッチング損失およびＥＭＩノイズを低減することが可能なスイッチング素子の駆動回路を得ることを目的とする。
【課題を解決するための手段】
【００１０】
上述した課題を解決し、目的を達成するために、本発明は、スイッチング素子の駆動用電圧を生成する駆動電圧生成回路と、前記駆動用電圧をフィルタリングするフィルタ回路と、を備え、前記フィルタ回路は、前記スイッチング素子の内部ゲート抵抗およびゲート端子−エミッタ端子間の入力容量とともに、次数が二次の伝達関数で示されるステップ応答を有する回路を構成し、かつ前記伝達関数の減衰係数が一定範囲内の値となる回路定数が設定されている、ことを特徴とする。
【発明の効果】
【００１１】
本発明にかかるスイッチング素子の駆動回路は、回路が複雑化するのを回避しつつスイッチング損失およびＥＭＩノイズを低減することができる、という効果を奏する。
【図面の簡単な説明】
【００１２】
【図１】図１は、スイッチング素子の駆動回路の構成例を示す図である。
【図２】図２は、スイッチング素子のゲート−エミッタ間の入力容量を充電中のスイッチング素子の駆動回路を示す図である。
【図３】図３は、ミラー期間におけるスイッチング素子の駆動回路を示す図である。
【図４】図４は、フィルタ回路をＲＣフィルタとした場合のスイッチング素子の駆動回路の構成例を示す図である。
【図５】図５は、スイッチング素子の駆動回路の動作を説明するための図である。
【図６】図６は、ゲート電圧のステップ応答の一例を示す図である。
【発明を実施するための形態】
【００１３】
以下に、本発明にかかるスイッチング素子の駆動回路の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
【００１４】
実施の形態．
図１は、本発明にかかるスイッチング素子の駆動回路の回路構成例を示す図である。本実施の形態のスイッチング素子の駆動回路（以下、単に「駆動回路」と記載する）は、スイッチング素子１６を制御対象とした回路であり、制御回路１、スイッチ３および４、フィルタ回路２０を含んでいる。スイッチング素子１６は、例えば、ＩＧＢＴ、ＦＥＴなどのパワー半導体素子である。スイッチング素子１６はコレクタ１４−エミッタ１５間に接続された帰還ダイオード１７を有する。また、スイッチング素子１６は、内部ゲート抵抗１０、ゲート１１−コレクタ１４間の入力容量（Ｃgc）１２、およびゲート１１−エミッタ１５間の入力容量（Ｃge）１３を有する。スイッチング素子１６は、例えば、インバータ等の電力変換装置に適用される。
【００１５】
制御回路１は、スイッチング素子１６のＯＮ／ＯＦＦを決定し、決定結果に応じた電圧指令（Ｖref）２を生成する。例えば、スイッチ３はＮＰＮ型のトランジスタ、スイッチ４はＰＮＰ型のトランジスタであり、双方のベースおよびエミッタ同士が接続され、電圧指令Ｖref２が双方のベースに入力される構成となっている。また、スイッチ３のコレクタは、正電源５（図示を省略しているスイッチング素子駆動用電源の正極）に接続され、スイッチ４のコレクタは負電源６（スイッチング素子駆動用電源の負極）に接続されている。これらのスイッチ３および４は、制御回路１とともに駆動電圧生成回路１８を構成し、制御回路１から入力されるパルス信号である電圧指令Ｖrefに従い、スイッチング素子１６の駆動用電圧であるゲート電圧７を生成・出力する。例えば、電圧指令ＶrefがＯＮ（スイッチング素子１６のＯＮを指示するレベル）の場合、スイッチ３がＯＮ、スイッチ４がＯＦＦとなり、ゲート電圧７として正電源５の電位が出力される。電圧指令ＶrefがＯＦＦ（スイッチング素子１６のＯＦＦを指示するレベル）の場合、スイッチ３がＯＦＦ、スイッチ４がＯＮとなり、ゲート電圧７として負電源６の電位が出力される。ゲート電圧７は、フィルタ回路２０を介してスイッチング素子１６のゲート１１に印加される。このゲート電圧７は、スイッチング素子１６のゲート１１−エミッタ１５間の入力容量（Ｃge）１３およびゲート１１−コレクタ１４間の入力容量（Ｃgc）１２を充電し、コレクタ１４−エミッタ１５間を導通させる。
【００１６】
図２は、スイッチング素子１６の駆動開始時の駆動回路を示す図である。スイッチング素子１６の駆動開始時においては、すなわち、ゲート１１へ正極性のゲート電圧７（正電源５の電位）が印加された場合は、まず、図２に示したように、ゲート電圧７によりスイッチング素子１６の入力容量Ｃge１３が充電される。入力容量Ｃge１３の充電は、入力容量Ｃge１３の両端の電圧が、コレクタ１４からエミッタ１５に向かってコレクタ電流が流れ始める閾値電圧を超えるまで行われる。
【００１７】
図３は、上記入力容量Ｃge１３の充電が終了した後のミラー期間の駆動回路を示す図である。入力容量Ｃge１３の充電が終了した後のミラー期間においては、スイッチング素子１６のゲート１１へのゲート電流ＩGの流入は一定となり、コレクタ１４−エミッタ１５間の電圧Ｖceは徐々に下降する。
【００１８】
このように構成された駆動回路において、フィルタ回路２０と、スイッチング素子１６の内部ゲート抵抗１０および入力容量Ｃge１３とを一つのブロック１９として捉えることで、電圧指令Ｖrefからスイッチング素子１６のゲート１１までの伝達関数として扱うことができる。
【００１９】
ここで、スイッチング素子１６の内部ゲート抵抗１０と入力容量Ｃge１３はフィルタを形成しているため、ブロック１９の回路は、フィルタが直列に接続された構成となっている。
【００２０】
フィルタ回路２０は、例えば、図４に示したように、抵抗２１およびコンデンサ２２を備えたＲＣフィルタである。
【００２１】
図４に示した構成の駆動回路においては、ブロック１９の回路のステップ応答を二次遅れの伝達関数で表現でき、以下の一般式（式（１））で表すことができる。
Ｇ(ｓ)＝ωn2／（s2+2ζωns+ωn2）      …（１）
【００２２】
ここで、減衰係数ζを調整することにより、ゲート電流のピーク値を調整することができる。すなわち、ゲート電流のピーク値が小さくなるように減衰係数ζを調整することでＥＭＩノイズを低減することができる。また、ブロック１９の回路がフィルタ回路２０を備える構成、すなわち、ステップ応答が二次遅れの伝達関数で表現される構成とすることにより、フィルタ回路２０を備えていない従来の駆動回路と比較して、ミラー期間におけるゲート電流値を大きくすることができる。ミラー期間におけるゲート電流値を大きくするとミラー期間が短くなるため、スイッチング損失の低減を実現できる。上記の減衰係数ζは、０．７≦ζ≦１．０とすることが好ましい。上記の範囲に含まれる値とすることにより、従来の駆動回路と比較して、ＥＭＩノイズおよびスイッチングノイズを低減することができる。よって、上記の範囲内となるようにフィルタ回路２０を構成する。
【００２３】
電圧指令（Ｖref）２およびゲート電圧７はパルスにて与えられる。ＯＮ時のステップ入力に対する動作について、本実施の形態を適用した場合と適用しない場合について説明する。フィルタ回路２０有りの場合（本実施の形態を適用した場合）とフィルタ回路２０無しの場合のそれぞれのステップ応答は図５に示したようになる。
【００２４】
図５は、本実施の形態の駆動回路の動作を説明するための図であり、駆動回路およびスイッチング素子１６の各部の電圧・電流波形の一例を示したタイミングチャートである。横軸が時間を示し、縦軸が電圧値または電流値を示している。図５においては（ａ）がフィルタ回路２０を備えていない、従来の駆動回路に相当する回路（以下、従来回路と称する）のタイミングチャートを示し、（ｂ）および（ｃ）が本実施の形態の駆動回路のタイミングチャートを示している。図５（ｂ）は、フィルタ回路２０を図４に示した構成とした場合のタイミングチャートである。図５（ｃ）は、フィルタ回路２０を、図４に示した抵抗２１およびコンデンサ２２からなるＲＣフィルタを直列に２段備えた構成とした場合のタイミングチャートである。ＲＣフィルタを直列に２段備えた構成とした場合、ブロック１９の回路のステップ応答は三次遅れの伝達関数で表現される。なお、フィルタ回路２０を備えていない従来回路においては、ブロック１９に対応する回路がゲート抵抗を備え、ステップ応答は一次遅れの伝達関数で表現される。以下、説明の便宜上、図４に示した構成の駆動回路を「二次遅れの駆動回路」と称し、フィルタ回路２０を、図４に示した抵抗２１およびコンデンサ２２からなるＲＣフィルタを直列に２段備えた構成の駆動回路を「三次遅れの駆動回路」と称する。
【００２５】
ここで、図５（ｃ）に示したステップ応答となる三次遅れの伝達関数について説明する。
【００２６】
三次遅れの伝達関数Ｇ(ｓ)は以下の式（２）で表される。
【００２７】
【数１】
0005916969.tif 000002
【００２８】
また、三次遅れの伝達関数Ｇ(ｓ)の一般式は次式（３）となる。
【数２】
0005916969.tif 000003
【００２９】
式（３）で表現されたステップ応答を有する駆動回路の場合、オーバーシュートを起こさない条件は一般に、ｓ2＋２・ζ・ωn+ωn2の共役複素数の実部に対し、Ｐrが小さいことが知られている。よって、オーバーシュートを起こさない条件は、次式（４）となり、また、オーバーシュートを起こさない限界条件は次式（５）となる。
Ｐr≦ζ・ωn      …（４）
Ｐr＝ζ・ωn      …（５）
【００３０】
上記の式（２）から（５）より、オーバーシュートを起こさないパラメータは次式（６）となる。
【００３１】
【数３】
0005916969.tif 000004
【００３２】
式（６）においてζ，ωnを消去すると次式（７）が得られる。
【００３３】
【数４】
0005916969.tif 000005
【００３４】
上記の式（７）を満足するｋplおよびｋp2を与えることで、オーバーシュートのない三次遅れの駆動回路が得られる。
【００３５】
二次遅れの伝達関数の説明でも記載したように、減衰係数ζは、０．７≦ζ≦１．０とすることが好ましいため、三次遅れの伝達関数における減衰係数ζは、０．７≦ζ≦Ｐr／ωnとすることが好ましい。なお、二次遅れの場合にオーバーシュートを起こさない限界値はζ＝１であり、これは三次遅れの場合のζ＝Ｐr／ωnに該当する。
【００３６】
図５において、Ｖrefは図４に示した制御回路１の出力（電圧指令）を示し、ＩGはスイッチング素子１６の入力容量Ｃgc１２およびＣge１３に流入するゲート電流を示し、ＶGEは入力容量Ｃge１３にチャージされた電圧を示し、ＩCはスイッチング素子１６のコレクタ１４からエミッタ１５へ流れる電流を示し、ＶCEはコレクタ１４−エミッタ１５間の電圧を示している。
【００３７】
図５に示したように、従来回路を含むいずれの駆動回路においても、期間Ｔ0（すなわち期間Ｔ0-1，Ｔ0-2，Ｔ0-3）において、スイッチング素子１６のＯＮを指示するゲート電圧７（正電源５の電位）が印加されると、スイッチング素子１６のゲート１１から入力容量Ｃge１３へゲート電流ＩGが流れ始めて電荷がチャージされる。その後、入力容量Ｃge１３にチャージされた電圧ＶGEがスイッチング素子１６のＯＮ電圧を超えるとコレクタ電流ＩCが流れ始める（期間Ｔ1-1，Ｔ1-2，Ｔ1-3）。コレクタ電流ＩCがピークに達すると期間Ｔ1（期間Ｔ1-1，Ｔ1-2，Ｔ1-3）が終了してミラー期間である期間Ｔ2（期間Ｔ2-1，Ｔ2-2，Ｔ2-3）となる。期間Ｔ2となると、スイッチング素子１６のミラー効果によりＶGEおよびＩGは一定となる。一方、ＶCEは徐々に下がっていく。ミラー期間（期間Ｔ2）が経過した後の期間Ｔ3（期間Ｔ3-1，Ｔ3-2，Ｔ3-3）ではゲート電流ＩGが徐々に低下し、一方、ＶGEは上昇する。そのため、スイッチング速度を速くするには期間Ｔ1が短い方が良いが、期間Ｔ1を短くし過ぎるとゲート電流ＩGおよびコレクタ電流ＩCのピーク値が大きくなり、ＥＭＩノイズが大きくなってしまう。しかし、フィルタ回路２０を備えた駆動回路によれば、フィルタ回路２０を含むブロック１９の伝達特性により、ゲート電流ＩGおよびコレクタ電流ＩCのオーバーシュートを抑えつつ、ミラー期間におけるゲート電流値を大きくすることができる。図５に示したように、例えば、二次遅れの駆動回路の場合は、従来回路（一次遅れ）と比較して、ゲート電流ＩGのピーク値をΔＩG1だけ低減するとともに、コレクタ電流ＩCのピーク値をΔＩC1だけ低減できる。三次遅れの駆動回路の場合は、従来回路と比較して、ゲート電流ＩGのピーク値をΔＩG1＋ΔＩG2だけ低減するとともに、コレクタ電流ＩCのピーク値をΔＩC1＋ΔＩC2だけ低減できる。
【００３８】
フィルタ回路２０を備えたことによりピーク値を低減するとともにミラー期間におけるゲート電流値を大きくすることが可能な理由について説明する。
【００３９】
図６は、ブロック１９の回路のステップ応答が一次遅れ、二次遅れ、三次遅れのそれぞれの場合における、ゲート電圧７のステップ応答の一例を示す図である。横軸は時間を示し、縦軸はスイッチング素子１６のゲート１１に印加される電圧を示している。破線が一次遅れ、すなわち従来回路におけるステップ応答を示し、一点鎖線が二次遅れの駆動回路におけるステップ応答を示し、実線が三次遅れの駆動回路におけるステップ応答を示している。図６に示したように、従来回路と比較して、二次遅れの駆動回路および三次遅れの駆動回路では、ゲート電圧７の入力が開始された直後は、スイッチング素子１６のゲート１１に印加される電圧の立ち上がりが緩やかとなっている。そのため、図５に示したように、ゲート電流ＩGの立ち上がりが緩やかになり、その結果、ピーク値が低く抑えられ、ＥＭＩノイズが低減される。図６に示したように、次数が大きくなるほど、電圧の立ち上がりは緩やかになる。また、目標電圧に到達するまでの所要時間は、二次遅れの駆動回路および三次遅れの駆動回路の方が従来回路よりも短くなっている。そのため、入力容量１２および１３を充電するための所要時間も短くなり、スイッチング損失を低減できる。次数が大きくなるほど、目標電圧となるまでの所要時間は短くなる。
【００４０】
また、ゲート電流ＩGのピーク値が減少することに伴い、図４に示した抵抗２１であるゲート抵抗を小さくすることができ、ゲート抵抗での損失を低減できる。ゲート抵抗を小さくした分だけミラー期間におけるゲート電流ＩGが増加するため、ミラー期間を短縮することができ、ミラー期間における損失を低減できる。
【００４１】
なお、本実施の形態ではフィルタ回路２０として、スイッチング素子１６に対して直列に抵抗２１を挿入し、かつ並列にコンデンサ２２を挿入した回路を用いたが、これに限定されるものではない。また２素子でなければならないということもない。更に、インダクタを含んだフィルタ回路にしてもよい。抵抗、コンデンサ等の数を増やして、より高次のフィルタ回路、すなわち、四次遅れやそれ以上の伝達特性となるようにフィルタ回路を構成してもよい。
【００４２】
このように、フィルタ回路２０として、ＲＣフィルタやその他の各種フィルタを適用することが可能である。
【００４３】
本実施の形態ではスイッチング素子１６をＩＧＢＴやＦＥＴとしたが、これに限定されるものではなく、また、その材料もＳｉだけでなく、ＳｏＣを代表とするワイドバンドギャップを持つスイッチング素子としてもよい。
【００４４】
以上のように、本実施の形態のスイッチング素子の駆動回路は、スイッチング素子１６のゲート１１に印加するゲート電圧７を生成する駆動電圧生成回路１８と、駆動電圧生成回路１８とスイッチング素子１６の間に配置されたフィルタ回路２０とを備え、フィルタ回路２０は、スイッチング素子１６の内部ゲート抵抗１０および入力容量Ｃge１３により形成されているフィルタとともに二次遅れまたは三次遅れ以上の伝達関数で示される伝達特性を有する回路を形成する。また、フィルタ回路２０は、伝達関数の減衰係数が一定の範囲となるように構成することとした。これにより、構成が複雑化するのを回避しつつ、スイッチング損失およびＥＭＩノイズを低減可能なスイッチング素子の駆動回路を実現できる。
【産業上の利用可能性】
【００４５】
以上のように、本発明にかかるスイッチング素子の駆動回路は、インバータ装置をはじめとする、スイッチング素子を使用する装置に幅広く用いることが可能である。
【符号の説明】
【００４６】
１  制御回路、２  電圧指令（Ｖref）、３，４  スイッチ、５  正電源、６  負電源、７  ゲート電圧、１０  内部ゲート抵抗、１１  ゲート、１２，１３  入力容量、１４  コレクタ、１５  エミッタ、１６  スイッチング素子、１７  帰還ダイオード、１８  駆動電圧生成回路、１９  フィルタを構成するブロック、２０  フィルタ回路、２１  抵抗、２２  コンデンサ。
【要約】
本発明にかかるスイッチング素子の駆動回路は、スイッチング素子１６の駆動用電圧を生成する駆動電圧生成回路１８と、駆動用電圧をフィルタリングするフィルタ回路２０と、を備え、フィルタ回路２０は、スイッチング素子１６の内部ゲート抵抗１０およびゲート端子１１−エミッタ端子１５間の入力容量１３とともに、次数が二次の伝達関数で示されるステップ応答を有する回路を構成し、かつ伝達関数の減衰係数が一定範囲内の値となる回路定数が設定されている。【図１】
0005916969.tif 000006
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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