(57)【特許請求の範囲】
【請求項１】
電荷再分配型デジタル‐アナログ変換器（ＤＡＣ）であって、
各々が第１の側面および第２の側面を有する複数の第１および第２のコンデンサの対と、
各第１のスイッチがそれぞれの第１のコンデンサの前記第１の側面の、出力信号線対のうちの１つへの接続を選択的に制御する、第１のスイッチの群であって、ＤＡＣ入力ワードによって制御される、第１のスイッチの群と、
各第２のスイッチがそれぞれの第２のコンデンサの前記第１の側面の、出力信号線対のうちの１つへの接続を選択的に制御する、第２のスイッチの群であって、前記ＤＡＣ入力ワードによって制御される、第２のスイッチの群と、
対になった第１および第２のコンデンサの第２の側面の間に各々が接続されるブリッジスイッチの群と、
動作の第１の段階中に前記出力信号線対を共通モード電圧ＶＣＭに接続するスイッチ対と、
を備え、
各コンデンサ対の前記第２の側面は、動作中、短絡し、共通モード電圧に連結される、電荷再分配型ＤＡＣ。
【請求項２】
第１および第２のサンプリングスイッチの組をさらに備え、各第１のサンプリングスイッチは、それぞれの第１のコンデンサの前記第２の側面を第１の基準電圧源に連結し、各第２のサンプリングスイッチは、それぞれの第２のコンデンサの前記第２の側面を第２の基準電圧源に連結する、請求項１に記載の電荷再分配型ＤＡＣ。
【請求項３】
複数の第１および第２のコンデンサの対の前記第１の側面を共通モード電圧ＶＣＭに接続する複数のスイッチをさらに備える、請求項１に記載の電荷再分配型ＤＡＣ。
【請求項４】
前記複数の第１および第２のコンデンサの対は、共通キャパシタンスを有する、請求項１に記載の電荷再分配型ＤＡＣ。
【請求項５】
前記複数の第１および第２のコンデンサの対は、前記対のビット位置に従って、バイナリ重み付けされる、請求項１に記載の電荷再分配型ＤＡＣ。
【請求項６】
電荷再分配は、前記ＤＡＣ入力ワードが適用されるときに、各対の前記２つのコンデンサの間で行われる、請求項１に記載の電荷再分配型ＤＡＣ。
【請求項７】
動作の前記第１の段階中、前記第１および第２のコンデンサの前記第１の側面は、前記共通モード電圧ＶＣＭに接続され、前記第１のコンデンサの前記第２の側面は、第１の基準電圧源に接続され、前記第２のコンデンサの前記第２の側面は、第２の基準電圧源に接続される、請求項１に記載の電荷再分配型ＤＡＣ。
【請求項８】
動作の第２の段階中、前記第１のスイッチの群は、前記ＤＡＣ入力ワードに従って、前記第１および第２のコンデンサの前記第１の側面を第１または第２の信号線に接続し、各対のコンデンサの前記第２の側面は、それぞれ一緒に短絡する、請求項７に記載の電荷再分配型ＤＡＣ。
【請求項９】
前記第１および第２のコンデンサは、２組のバイナリ重み付けコンデンサであり、各組におけるコンデンサの数は、前記ＤＡＣ入力ワードのビットの数に等しく、
動作の前記第２の段階中、前記ＤＡＣ入力ワードの各ビットは、１つのコンデンサ対の前記第１の側面の接続を決定する、
請求項８に記載の電荷再分配型ＤＡＣ。
【請求項１０】
前記ＤＡＣ入力ワードを復号し、かつ前記第１のスイッチの群の制御信号を生成するデコーダをさらに備え、
前記第１および第２のコンデンサの組のうちの各コンデンサは、同等のキャパシタンスを有し、各組の前記コンデンサの総数は、２Ｎ−１に等しく、Ｎは、前記ＤＡＣ入力ワードのビットの総数を表す１より大きい整数であり、
動作の前記第２の段階中、前記第１の組の選択された数の前記コンデンサは、前記第１の信号線に接続されるように前記デコーダによって制御され、前記第１の組の残りのコンデンサは、前記第２の信号線に接続されるように前記デコーダによって制御され、前記選択された数は、前記ＤＡＣ入力ワードの値に等しい、
請求項８に記載の電荷再分配型ＤＡＣ。
【請求項１１】
前記第１および第２の基準電圧源は、前記ＤＡＣが位置する集積回路（ＩＣ）チップの外部にある電源である、請求項７に記載の電荷再分配型ＤＡＣ。
【請求項１２】
前記電荷再分配型ＤＡＣは、アナログ−デジタル変換器（ＡＤＣ）である、請求項７に記載の電荷再分配型ＤＡＣ。
【請求項１３】
前記ＡＤＣは、逐次近似ＡＤＣであり、前記第１および第２のコンデンサは、前記ＡＤＣが入力電圧をサンプリングするのと同時に、前記第１および第２の基準電圧源をサンプリングする、請求項１２に記載の電荷再分配型ＤＡＣ。
【請求項１４】
前記第１および第２の出力信号線は、差動出力を形成する、請求項１に記載の電荷再分配型ＤＡＣ。
【請求項１５】
前記第１の出力信号線は、単一ＤＡＣ出力を提供する、請求項１に記載の電荷再分配型ＤＡＣ。
【請求項１６】
デジタル‐アナログ変換器（ＤＡＣ）のデジタル−アナログ出力を生成する方法であって、
複数の第１および第２のコンデンサの対の第１の側面を共通モード電圧に接続することと、
動作の第１の段階中に出力信号線対を共通モード電圧に接続することと、
第１のコンデンサのうちの各々の第２の側面に対して第１の外部基準電圧をサンプリングし、第２のコンデンサのうちの各々の第２の側面に対して第２の外部基準電圧をサンプリングすることと、
前記複数の第１および第２のコンデンサの対の前記第１の側面を前記共通モード電圧から切断し、ＤＡＣ入力ワードに従って、前記第１および第２のコンデンサの前記第１の側面を第１または第２の信号線に接続することと、
前記第１および第２のコンデンサの前記第２の側面を前記第１および第２の外部基準電圧から切断し、対の前記第１および第２の組のコンデンサの前記第２の側面をそれぞれ短絡させることと、
を含み、
各コンデンサ対の前記第２の側面は、動作中、短絡し、共通モード電圧に連結される、方法。
【請求項１７】
電荷再分配は、前記ＤＡＣ入力ワードが適用されるときに、各対の前記２つのコンデンサの間で行われる、請求項１６に記載の方法。
【請求項１８】
前記ＤＡＣは、逐次近似アナログ−デジタル変換器（ＡＤＣ）内にあり、前記第１および第２のコンデンサは、前記ＡＤＣが入力電圧をサンプリングするのと同時に、前記外部基準電圧をサンプリングする、請求項１６に記載の方法。
【請求項１９】
前記第１および第２のコンデンサが前記外部基準電圧および前記共通モード電圧から切断されるとき、前記ＤＡＣ入力ワードは、複数のＤＡＣ出力を生成するように前記第１および第２のコンデンサの間の再分配を変更させるために、複数の値の間で連続的に変化する、請求項１８に記載の方法。
【請求項２０】
前記第１および第２のコンデンサは、２組のバイナリ重み付けコンデンサであり、各組におけるコンデンサの数は、前記ＤＡＣ入力ワードのビットの数に等しく、前記ＤＡＣ入力ワードの各ビットは、１つのコンデンサ対の前記第１の側面の接続を決定する、請求項１６に記載の方法。
【請求項２１】
前記ＤＡＣ入力ワードを復号し、前記複数の第１および第２のコンデンサの対の前記第１の側面の接続のための制御信号を生成することをさらに含み、
各コンデンサは、同等のキャパシタンスを有し、前記第１または第２のコンデンサの総数は、２Ｎ−１に等しく、Ｎは、前記ＤＡＣ入力ワードのビットの総数を表す１より大きい整数であり、
動作中、選択された数の前記第１のコンデンサは、前記第１の信号線に接続されるように前記制御信号によって制御され、残りの第１のコンデンサは、前記第２の信号線に接続されるようにデコーダによって制御され、前記選択された数は、前記ＤＡＣ入力ワードの値に等しい、
請求項１６に記載の方法。
【請求項２２】
電荷再分配型デジタル‐アナログ変換器（ＤＡＣ）であって、
各々が第１の側面および第２の側面を有する複数の第１および第２のコンデンサの対と、
各第１のスイッチがそれぞれの第１のコンデンサの前記第１の側面の、出力信号線対のうちの１つへの接続を選択的に制御する、第１のスイッチの群であって、ＤＡＣ入力ワードによって制御される、第１のスイッチの群と、
各第２のスイッチがそれぞれの第２のコンデンサの前記第１の側面の、出力信号線対のうちの１つへの接続を選択的に制御する、第２のスイッチの群であって、前記ＤＡＣ入力ワードによって制御される、第２のスイッチの群と、
対になった第１および第２のコンデンサの第２の側面の間に各々が接続されるブリッジスイッチの群と、
動作の第１の段階中に前記出力信号線対を共通モード電圧ＶＣＭに接続するスイッチ対と、
を備える、電荷再分配型ＤＡＣを備え、
各コンデンサ対の前記第２の側面は、動作中、短絡し、共通モード電圧に連結される、アナログ−デジタル変換器（ＡＤＣ）。
【請求項２３】
電荷再分配は、前記ＤＡＣ入力ワードが適用されるときに、各対の前記２つのコンデンサの間で行われる、請求項２２に記載のＡＤＣ。
【請求項２４】
前記ＡＤＣは、逐次近似ＡＤＣであり、前記第１および第２のコンデンサは、前記ＡＤＣが入力電圧をサンプリングするのと同時に、第１および第２の外部基準電圧をサンプリングする、請求項２２に記載のＡＤＣ。
【請求項２５】
電荷再分配型デジタル‐アナログ変換器（ＤＡＣ）であって、
各々が第１の側面および第２の側面を有する複数の第１および第２のコンデンサの対と、
各第１のスイッチがそれぞれの第１のコンデンサの前記第１の側面の、出力信号線対のうちの１つへの接続を選択的に制御する、第１のスイッチの群であって、ＤＡＣ入力ワードによって制御される、第１のスイッチの群と、
各第２のスイッチがそれぞれの第２のコンデンサの前記第１の側面の、出力信号線対のうちの１つへの接続を選択的に制御する、第２のスイッチの群であって、前記ＤＡＣ入力ワードによって制御される、第２のスイッチの群と、
対になった第１および第２のコンデンサの第２の側面の間に各々が接続されるブリッジスイッチの群と、
動作の第１の段階中に前記出力信号線対を共通モード電圧ＶＣＭに接続するスイッチ対と、を備える、電荷再分配型ＤＡＣを備え、
各コンデンサ対の前記第２の側面は、動作中、短絡し、共通モード電圧に連結される、集積回路（ＩＣ）チップ。
【請求項２６】
電荷再分配は、前記ＤＡＣ入力ワードが適用されるときに、各対の前記２つのコンデンサの間で行われる、請求項２５に記載のＩＣチップ。
【請求項２７】
前記電荷再分配型ＤＡＣは、アナログ−デジタル変換器（ＡＤＣ）内にあり、前記ＡＤＣは、逐次近似ＡＤＣであり、前記第１および第２のコンデンサは、前記ＡＤＣが入力電圧をサンプリングするのと同時に、第１および第２の外部基準電圧をサンプリングする、請求項２５に記載のＩＣチップ。
【請求項２８】
デジタル入力コードからアナログ電圧を生成する方法であって、
動作のサンプリング段階中に、
出力信号線対を共通モード電圧に接続することと、
第１の複数のサンプリングコンデンサ上で第１の基準電圧をサンプリングすることと、
第２の複数のサンプリングコンデンサ上で第２の基準電圧をサンプリングすることと、
動作の出力段階中に、
前記第１および第２のサンプリングコンデンサの第１のプレートを対ベースで一緒に短絡させることと、
前記対になった第１または第２のサンプリングコンデンサのうちの１つの第２のプレートを出力端子に接続することであって、前記第１または第２のサンプリングコンデンサは、前記デジタル入力コードに応答して選択されることと、
を含み、
各コンデンサ対の前記第２のプレートは、動作中、短絡し、共通モード電圧に連結される、方法。
【請求項２９】
電荷再分配型デジタル‐アナログ変換器（ＤＡＣ）であって、
各々が第１の側面および第２の側面を有する複数の第１および第２のコンデンサの対と、
各第１のスイッチがそれぞれの第１のコンデンサの前記第１の側面の、出力信号線対のうちの１つへの接続を選択的に制御する、第１のスイッチの群であって、ＤＡＣ入力ワードによって制御される、第１のスイッチの群と、
各第２のスイッチがそれぞれの第２のコンデンサの前記第１の側面の、出力信号線対のうちの１つへの接続を選択的に制御する、第２のスイッチの群であって、前記ＤＡＣ入力ワードによって制御される、第２のスイッチの群と、
各第３のスイッチがそれぞれの第１および第２のコンデンサの第２の側面をオンチップ蓄電コンデンサに接続する第３のスイッチの群と、
動作の第１の段階中に前記出力信号線対を共通モード電圧ＶＣＭに接続するスイッチ対と、
を備え、
各コンデンサ対の前記第２の側面は、動作中、短絡し、共通モード電圧に連結される、電荷再分配型ＤＡＣ。
【請求項３０】
前記オンチップ蓄電コンデンサは、全ての第１および第２のコンデンサによって共有される、請求項２９に記載の電荷再分配型ＤＡＣ。
【請求項３１】
各対の第１および第２のコンデンサは、それぞれのオンチップ蓄電コンデンサを有する、請求項２９に記載の電荷再分配型ＤＡＣ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シグナルプロセッサに関するものであり、より詳細には、完全にＩＣチップ上で電荷の再分配を行うことができる電荷再分配型デジタル‐アナログ変換器（ＤＡＣ）に関するものである。
【背景技術】
【０００２】
電荷再分配型ＤＡＣは、現代の集積回路において、特に、スイッチドコンデンサＣＭＯＳ設計において一般的である。それらは、例えばパイプラインおよび逐次近似（ＳＡＲ）ＡＤＣなどのアナログ‐デジタル（ＡＤＣ）アーキテクチャを含む多くの使用用途がある。用途に応じて、主要性能メトリクスは、ＤＡＣの直線性およびそれの整定速度であり得る。
【０００３】
例示的な３ビット電荷再分配型ＤＡＣ１００が図１Ａおよび１Ｂに示される。ＤＡＣ１００は、それぞれ１Ｃ、１Ｃ、２Ｃおよび４Ｃのキャパシタンスを有する終端コンデンサ１０２と一連のバイナリ重み付けコンデンサ１０４．１、１０４．２および１０４．３とから構成される。ＤＡＣ１００は、２段階で動作し得る。第１段階中、図１Ａに示すように、スイッチ１０８は、ＤＡＣ出力を共通モード電圧ＶＣＭに接続するために閉鎖され、コンデンサ１０４．１〜１０４．３の全ては、スイッチ１０６．１〜１０６．３によってそれぞれアースＧＮＤに接続される。したがって、ＤＡＣ出力は、第１段階中、ＶＣＭに維持される。
【０００４】
第２段階中、スイッチ１０８は、開放され、ＤＡＣ出力は、ＤＡＣコンデンサ１０４．１〜１０４．３および終端コンデンサ１０２によって生成される。第２段階では、ＤＡＣ入力ワード（３ビットバイナリデジタルワード）の各ビットは、スイッチ１０６．１、１０６．２、および１０６．３のそれぞれのスイッチを制御して、コンデンサ１０４．１〜１０４．３のそれぞれのコンデンサを、基準電圧ＶＲＥＦまたはアースＧＮＤのいずれかに接続する。典型的に、デジタルの「１」は、基準電圧ＶＲＥＦに接続するために対応するスイッチを制御し、デジタルの「０」は、ＧＮＤに接続するために対応するスイッチを制御する。ＤＡＣ出力は、Ｖｏｕｔ＝ＶＣＭ＋ＶＲＥＦ＊Ｃｓｅｌｅｃｔｅｄ／Ｃｔｏｔａｌの方程式によって決定され、式中、Ｃｓｅｌｅｃｔｅｄは、基準電圧ＶＲＥＦに接続するためにＤＡＣワードによって選択されたキャパシタンスの量であり、Ｃｔｏｔａｌは、ＤＡＣ１００における全キャパシタンスの合計である。例えば、図１Ｂに示すように、ＤＡＣ入力ワードが１１０である場合、コンデンサ１０４．２および１０４．３は、スイッチ１０６．２および１０６．３を基準電圧ＶＲＥＦに接続することによって選択され、スイッチ１０６．１はコンデンサ１０４．１をアースＧＮＤに接続する。出力は、Ｖｏｕｔ＝ＶＣＭ＋ＶＲＥＦ＊（４Ｃ＋２Ｃ）／（４Ｃ＋２Ｃ＋１Ｃ＋１Ｃ）＝ＶＣＭ＋６／８＊ＶＲＥＦとなる。
【０００５】
基準電圧ＶＲＥＦおよびアースＧＮＤは、それらに関連付けられる寄生インダクタンス（寄生性）（例えば、ＬＰＡＲ１およびＬＰＡＲ２）を有する。ＤＡＣコンデンサのいずれか１つがＶＲＥＦからＧＮＤに（またはその逆に）スイッチングすると、ＤＡＣ出力における電圧は、ＤＡＣ１００の寄生性およびキャパシタンスの特徴に応じて、いくらかの期間にわたってリンギング（ｒｉｎｇ）することになる。典型的な集積回路において、リンギング現象はＤＡＣが駆動され得る周波数を制限する。
それゆえに、高速では、ＤＡＣの性能は寄生インダクタンスによって制限されることが多い。したがって、特にＳＡＲ  ＡＤＣ用途について、電荷再分配型ＤＡＣが整定する速度を向上する必要性がある。
【発明の概要】
【課題を解決するための手段】
【０００６】
特許請求の範囲に記載の手段によって課題を解決する。
【図面の簡単な説明】
【０００７】
【図１Ａ】従来の電荷再分配型ＤＡＣを示す図である。
【図１Ｂ】従来の電荷再分配型ＤＡＣを示す図である。
【図２Ａ】本発明の一実施形態に従う電荷再分配型ＤＡＣを示す図である。
【図２Ｂ】本発明の一実施形態に従う動作中の図２Ａの電荷再分配型ＤＡＣを示す図である。
【図２Ｃ】本発明の一実施形態に従う動作中の図２Ａの電荷再分配型ＤＡＣを示す図である。
【図２Ｄ】本発明の別の実施形態に従う電荷再分配型ＤＡＣを示す図である。
【図３】本発明の別の実施形態に従う電荷再分配型ＤＡＣを示す図である。
【図４】本発明のある実施形態に従う電荷再分配型ＤＡＣを含むＳＡＲ  ＡＤＣを示す図である。
【図５】本発明のある実施形態に従う電荷再分配型ＤＡＣのプロセスを示す図である。
【図６Ａ】本発明のある実施形態に従う電荷再分配型ＤＡＣの別の実施形態における対のＤＡＣコンデンサを示す図である。
【図６Ｂ】本発明のある実施形態に従う電荷再分配型ＤＡＣの別の実施形態における対のＤＡＣコンデンサを示す図である。
【発明を実施するための形態】
【０００８】
本開示の実施形態は、従来の外部基準電圧を使用してコンデンサを充電する代わりに、複数のコンデンサの対の間で電荷を共有することによって、ＤＡＣ出力を提供する２組のコンデンサを含む電荷再分配型ＤＡＣを提供し得る。電荷再分配型ＤＡＣは、各々が第１の側面および第２の側面を有する複数の第１および第２のコンデンサの対と、第１のスイッチの群と、第２のスイッチの群とを備え得る。各第１または第２のスイッチは、ＤＡＣ入力ワードに従って、それぞれの第１または第２のコンデンサの第１の側面の、出力信号線対のうちの１つへの接続を選択的に制御する。電荷再分配型ＤＡＣは、対になった第１および第２のコンデンサの第２の側面の間に各々が接続されるブリッジスイッチの群をさらに備え得る。
【０００９】
本発明の別の実施形態は、デジタル‐アナログ変換器（ＤＡＣ）のデジタル‐アナログ出力を生成するための方法を提供し得る。本方法は、複数の第１および第２のコンデンサの対の第１の側面を共通モード電圧に接続することと、第１のコンデンサまたは第２のコンデンサのうちの各々の第２の側面に対して第１または第２の外部基準電圧をサンプリングすることとを含み得る。本方法は、複数の第１および第２のコンデンサの対の第１の側面を共通モード電圧から切断することと、ＤＡＣ入力ワードに従って、第１および第２のコンデンサの第１の側面を第１または第２の信号線に接続することとをさらに含み得る。また、本方法は、第１および第２のコンデンサの第２の側面を第１および第２の外部基準電圧から切断することと、対の前記第１および第２の組のコンデンサの第２の側面をそれぞれ短絡させることとを含み得る。
【００１０】
図２Ａは、本発明のある実施形態に従う電荷再分配型ＤＡＣ２００を示す。電荷再分配型ＤＡＣ２００は、ＮビットＤＡＣ（例えば、Ｎは、１より大きい整数である）であり得る。ＤＡＣ２００は、２組のバイナリ重み付けコンデンサ２０２．１〜２０２．Ｎ（例えば、第１のコンデンサ）および２０４．１〜２０４．Ｎ（例えば、第２のコンデンサ）を備え得る。したがって、ＤＡＣ２００は、ＤＡＣ２００が支持するビット位置毎に対のコンデンサ（例えば、２０２．１および２０４．１）を含む。ＤＡＣ２００は、複数のスイッチ２２２．１〜２２２．Ｎおよび２２４．１〜２２４．Ｎをさらに含み得、これらのスイッチは、コンデンサ２０２．１〜２０２．Ｎおよび２０４．１〜２０４．Ｎの第１のプレートを共通モード電圧ＶＣＭに選択的に連結する。ＤＡＣ２００は、出力スイッチ２０６．１〜２０６．Ｎおよび２０８．１〜２０８．Ｎをさらに含み得、これらのスイッチは、コンデンサ２０２．１〜２０２．Ｎおよび２０４．１〜２０４．Ｎの第１のプレートを、ＤＡＣ２００の正極出力端子２１０．１または負極出力端子２１０．２のいずれかに選択的に連結する。また、ＤＡＣ２００は、入力スイッチ２１２．１〜２１２．Ｎおよび２１４．１〜２１４．Ｎの組も含み得、これらのスイッチは、コンデンサの第２のプレートを、対の基準電圧源ＶＲＥＦ１、ＶＲＥＦ２のうちの１つに選択的に連結する。さらに、ＤＡＣ２００は、対のコンデンサ（例えば、２０２．１および２０４．１）の第２のプレートを一緒に選択的に短絡させるために、各ビット位置にブリッジスイッチ２１６．１〜２１６．Ｎを含み得る。一実施形態では、電荷再分配型ＤＡＣ２００のこれらの構成要素の全ては、共通のＩＣチップ２３０上（例えば、同一のダイ上）で一体型であることができる。
【００１１】
ＤＡＣは、終端コンデンサと呼ばれる追加の対のコンデンサ２１８．１、２１８．２をさらに含み得、これらのコンデンサは、最下位ビット位置で使用されるコンデンサに一致するキャパシタンスＣを有する。また、ＤＡＣは、対のスイッチ２２０．１および２２０．２を含み得、これらのスイッチは、共通モード電圧源ＶＣＭを出力端子２１０．１、２１０．２から選択的に係合または係脱する。
【００１２】
出力スイッチ２０６．１〜２０６．Ｎおよび２０８．１〜２０８．Ｎは、ＤＡＣ入力ワードによって制御され得る。ＤＡＣ入力ワードは、Ｎビットバイナリデジタルワードであり得、各ビットが、対のスイッチ（例えば、２０６．１および２０８．１、２０６．Ｎおよび２０８．Ｎ）をそれぞれ制御する。一実施形態では、各対のＤＡＣコンデンサは、ＤＡＣ入力ワードのそれぞれのビットによって制御され得る。例えば、各組のバイナリ重み付けコンデンサ２０２．１〜２０２．Ｎおよび２０４．１〜２０４．Ｎは、２０Ｃ、２１Ｃ、・・・および２Ｎ−１Ｃのキャパシタンスをそれぞれ有し得る。対のコンデンサ２０２．１および２０４．１の各々は、単位キャパシタンス（例えば、１Ｃ）を有し、かつＬＳＢに対応してもよく、ゆえに、スイッチ２０６．１および２０８．１は、ＤＡＣ入力ワードの最下位ビット（ＬＳＢ）によって制御され得る。対のコンデンサ２０２．Ｎおよび２０４．Ｎの各々は、２Ｎ−１単位キャパシタンスを有し、かつ最上位ビット（ＭＳＢ）に対応してもよく、ゆえに、スイッチ２０６．Ｎおよび２０８．Ｎ８は、ＤＡＣ入力ワードの最上位ビット（ＭＳＢ）によって制御され得る。一実施形態では、単位キャパシタンスは、任意の適切なキャパシタンス値を有し得る。
【００１３】
図２Ｂおよび２Ｃは、本発明の一例示的実施形態に従う、２つの異なる段階において作動する電荷再分配型ＤＡＣ２００を示す。図２Ｂは、第１の段階（例えば、サンプル段階）で作動する電荷再分配型ＤＡＣ２００を示す。動作の第１の段階中、例えば、サンプル段階中、対のスイッチ２０８．１および２０８．２は、閉鎖され得、２つの出力端子２１０．１、２１０．２は、共通モード電圧ＶＣＭに連結され得る。全てのＤＡＣコンデンサ２０２．１〜２０２．Ｎおよび２０４．１〜２０４．Ｎの第１のプレートは、スイッチ２２２．１〜２２２．Ｎおよび２２４．１〜２２４．Ｎによって、共通モード電圧ＶＣＭに電気的に接続され得る。一方、第１の組のバイナリ重み付けコンデンサ２０２．１〜２０２．Ｎの第２の側面は、スイッチ２１２．１〜２１２．Ｎによって、第１の基準電圧ＶＲＥＦ１に電気的に接続され得、第２の組のバイナリ重み付けコンデンサ２０４．１〜２０４．Ｎの第２の側面は、スイッチ２１４．１〜２１４．Ｎによって、第２の基準電圧ＶＲＥＦ２に電気的に接続され得る。この段階中、第１の組のバイナリ重み付けコンデンサ２０２．１〜２０２．Ｎの第２の側面（例えば、バックプレート）は、ＶＲＥＦ１に充電され、第２の組のバイナリ重み付けコンデンサ２０４．１〜２０４．Ｎの第２の側面（例えば、バックプレート）は、ＶＲＥＦ２に充電される。
【００１４】
図２Ｃは、第２の段階（例えば、ＤＡＣ段階）で作動する電荷再分配型ＤＡＣ２００を示す。動作の第２の段階中、スイッチ２２０．１および２２０．２は、ＤＡＣ出力端子２１０．１、２１０．２を共通モード電圧ＶＣＭから切断するために開放された状態であり得る。各対のＤＡＣコンデンサ（例えば、２０２．１および２０４．１、・・・２０２．Ｎおよび２０４．Ｎ）の第２の側面は、ブリッジスイッチ２１６．１〜２１６．Ｎを閉鎖することによって、一緒に電気的に短絡し得る。ＤＡＣコンデンサの第２の側面における電圧レベルは、（ＶＲＥＦ１＋ＶＲＥＦ２）／２であり得る。スイッチ２２２．１〜２２２．Ｎおよび２２４．１〜２２４．Ｎは、ＤＡＣコンデンサの第１の側面をＶＣＭから切断するために開放され得る。代わりに、各対のＤＡＣコンデンサ（例えば、２０２．１および２０４．１、・・・、２０２．Ｎおよび２０４．Ｎ）の第１の側面は、対応するスイッチ２０６．１〜２０６．１および２０８．１〜２０８．Ｎを介して、ＤＡＣ入力ワードにより決定される方式で、ＤＡＣ出力端子２１０．１，２１０．２に電気的に接続され得る。ＤＡＣ出力は、Ｖｏｕｔ＝Ｖｏｕｔ＋−Ｖｏｕｔ−＝２＊（ＶＲＥＦ１＋ＶＲＥＦ２）＊（Ｃｓｅｌｅｃｔｅｄ／Ｃｔｏｔａｌ−０．５）の方程式によって決定され得、式中、Ｃｓｅｌｅｃｔｅｄは第１の電圧基準ＶＲＥＦ１に事前充電され、次いで第１のＤＡＣ正極出力端子２１０．１に接続される全キャパシタンスである。Ｃｔｏｔａｌは、１組のバイナリ重み付けコンデンサ２０２．１〜２０２．Ｎ（または２０４．１〜２０４．Ｎ）の全キャパシタンスであり得る。
【００１５】
動作の第２の段階中、ＤＡＣ入力ワードのビットが「１」である場合、対応する第１のコンデンサの第１の側面は、正極出力端子２１０．１に連結され得、対応する第２のコンデンサの第１の側面は、負極出力端子２１０．２に連結され得る。対照的に、ＤＡＣ入力ワードのビットが「０」である場合、対応する第１のコンデンサの第１の側面は、負極出力端子２１０．２に連結され得、対応する第２のコンデンサの第１の側面は、正極出力端子２１０．１に連結され得る。図２Ｃに示す例では、入力ワードは、ＭＳＢが１であり、最後の２つのＬＳＢが０である「１・・・００」であり得る。
【００１６】
図２Ｄは、本発明の別の実施形態に従う電荷再分配型ＤＡＣ２００Ａを示す。電荷再分配型ＤＡＣ２００Ａは、電荷再分配型ＤＡＣ２００の差動実装とは対照的に、シングルエンド実装であり得る。つまり、電荷再分配型ＤＡＣ２００Ａは、電荷再分配型ＤＡＣ２００の正極出力端子２１０．１と同様であり得る単一の出力端子２１０を有してもよい（電荷再分配型ＤＡＣ２００の負極出力端子２１０．２は破棄され得る）。電荷再分配型ＤＡＣ２００Ａは、全ての他の態様において、電荷再分配型ＤＡＣ２００と同一であり得る。
【００１７】
図３は、本発明の別の実施形態に従う、電荷再分配型ＤＡＣ３００を示す。電荷再分配型ＤＡＣ３００は、第１のコンデンサ３０２．１〜３０２．Ｍの組と、第２のコンデンサ３０４．１〜３０４．Ｍの組（数字のＭは、２Ｎ−１に等しくなり得る）とを含むＮビットＤＡＣであり得る。したがって、ＤＡＣ３００は、Ｍ個の対の第１および第２のコンデンサ（例えば、３０２．１および３０４．１、・・・、３０２．Ｍおよび３０４．Ｍ）を含む。ＤＡＣは、追加の対の終端コンデンサ３１８．１、３１８．２をさらに含み得、これらのコンデンサは、コンデンサ３０２．１〜３０２．Ｍおよび３０４．１〜３０４．Ｍの各々のキャパシタンスに一致するキャパシタンスＣを有する。一実施形態では、コンデンサ３１８．１、３１８．２、３０２．１〜３０２．Ｍ、および３０４．１〜３０４．Ｍの各々は、単位キャパシタンスを有し得る。
【００１８】
ＤＡＣ３００は、複数のスイッチ３２２．１〜３２２．Ｍおよび３２４．１〜３２４．Ｍをさらに含み得、これらのスイッチは、コンデンサ３０２．１〜３０２．Ｍおよび３０４．１〜３０４．Ｍの第１のプレートを共通モード電圧ＶＣＭに選択的に連結する。ＤＡＣ３００は、出力スイッチ３０６．１〜３０６．Ｍおよび３０８．１〜３０８．Ｍをさらに含み得、これらのスイッチは、コンデンサ３０２．１〜３０２．Ｍおよび３０４．１〜３０４．Ｍの第１のプレートを、正極出力端子３１０．１または負極出力端子３１０．２のいずれかに選択的に連結する。出力スイッチ３０６．１〜３０６．Ｍおよび３０８．１〜２０８．Ｍは、ＮビットＤＡＣ入力ワードを復号するデコーダ３３２によって制御され得る。また、ＤＡＣ３００は、２組の入力スイッチ３１２．１〜３１２．Ｍおよび３１４．１〜３１４．Ｍを含み得、これらのスイッチは、コンデンサの第２のプレートを、対の基準電圧源ＶＲＥＦ１、ＶＲＥＦ２のうちの１つに選択的に連結する。さらに、ＤＡＣ３００は、各対の第１および第２のコンデンサの第２のプレートを一緒に選択的に短絡させるために、ブリッジスイッチ３１６．１〜３１６．Ｍを含み得る。また、ＤＡＣは、対のスイッチ３２０．１および３２０．２を含み得、これらのスイッチは、共通モード電圧源ＶＣＭを出力端子３１０．１、３１０．２から選択的に係合または係脱する。一実施形態では、電荷再分配型ＤＡＣ３００のこれらの構成要素の全ては、共通のＩＣチップ３３０上（例えば、同一のダイ上）で一体型であることができる。一実施形態では、電荷再分配型ＤＡＣ３００は、ＮビットＤＡＣ入力ワードを復号するデコーダ３３２によって、サーモメータコード化方式で制御される単位コンデンサを使用し得る。
【００１９】
また、ＤＡＣ３００も、ＤＡＣ２００と同様に、動作中に２段階で作動し得る。動作の第１の段階中、対のスイッチ３２０．１および３２０．２は、閉鎖され得、２つのＤＡＣ出力端子３１０．１、３１０．２は、共通モード電圧ＶＣＭに連結され得る。コンデンサ３０２．１〜３０２．Ｍおよび３０４．１〜３０４．Ｍの第１の側面は、スイッチ３２２．１〜３２２．Ｍおよび３２４．１〜３２４．Ｍによって、共通モード電圧ＶＣＭに電気的に接続され得る。第１のコンデンサ３０２．１〜３０２．Ｍの第２の側面は、第１の基準電圧ＶＲＥＦ１に電気的に接続され得、第２のコンデンサ３０４．１〜３０４．Ｍの第２の側面は、第２の基準電圧ＶＲＥＦ２に電気的に接続され得る。
【００２０】
動作の第２の段階中、スイッチ３２０．１および３２０．２は、ＤＡＣ出力端子３１０．１、３１０．２を共通モード電圧ＶＣＭから切断するために開放された状態であり得る。各対のＤＡＣコンデンサ（例えば、３０２．１および３０４．１、・・・３０２．Ｍおよび３０４．Ｍ）の第２の側面は、一緒にそれぞれ電気的に短絡し得る。第１および第２のコンデンサ３０２．１〜３０２．Ｍおよび３０４．１〜３０４．Ｍの第１の側面は、出力スイッチ３０６．１〜３０６．Ｍおよび３０８．１〜２０８．Ｍによって制御されるＤＡＣ出力端子３１０．１または３１０．２に電気的に接続され得、次に、出力スイッチ３０６．１〜３０６．Ｍおよび３０８．１〜２０８．Ｍは、ＤＡＣ入力ワードに従ってデコーダ３３２によって制御される。
【００２１】
ＤＡＣ出力は、Ｖｏｕｔ＝Ｖｏｕｔ＋−Ｖｏｕｔ−＝２＊（ＶＲＥＦ１＋ＶＲＥＦ２）（Ｃｓｅｌｅｃｔｅｄ／Ｃｔｏｔａｌ−０．５）の方程式によって決定され得、式中、Ｃｓｅｌｅｃｔｅｄが第１の電圧基準ＶＲＥＦ１に事前充電されている全キャパシタンスであり、次に、第１のＤＡＣ正極出力端子３１０．１に接続される。Ｃｔｏｔａｌは、１組のコンデンサ３０２．１〜３０２．Ｍ２（または３０４．１２〜３０４．Ｍ２）の全キャパシタンスであり得る。デコーダ３３２は、ＤＡＣ入力ワードに基づいて出力スイッチ３０６．１〜３０６．Ｍおよび３０８．１〜３０８．Ｍの制御信号を生成して、正極出力端子３１０．１に接続される第１のコンデンサのいくつかの第１の側面と、負極出力端子３１０．２に接続される残りの第１のコンデンサの第１の側面とを選択し得る。正極出力端子３１０．１に接続されるように選択された各第１のコンデンサについて、対の第２のコンデンサが、負極出力端子３１０．２．に接続され得る。一方、正極出力端子３１０．１に接続されるように選択されなかった各第１のコンデンサについて、対の第２のコンデンサが、正極出力端子３１０．１に接続され得る。
【００２２】
ＤＡＣ入力ワードは、０〜２Ｎ−１の値の範囲（例えば、Ｎ＝３で、値の範囲は０〜７であり得る）を有するＮビットバイナリワードであり得る。ＤＡＣ入力ワードが特定値Ｆを有するとき、デコーダ３３２は、正極出力端子３１０．１に接続されるＭ個の第１のコンデンサ３０２．１〜３０２．ＭからＦ個の第１のコンデンサを選択し得、残りの（ＭマイナスＦ）第１のコンデンサを負極出力端子３１０．２に接続させ得る。
【００２３】
例えば、Ｎ＝３およびＦ＝５（例えば、バイナリＤＡＣ入力ワード「１０１」に相当する）と仮定する。動作の第１の段階中、全ての７つの第１のコンデンサ（Ｍ＝２Ｎ−１＝７）は、第１の電圧基準ＶＲＥＦ１に充電され得る。動作の第２の段階中、５つの第１のコンデンサは、そのそれぞれの上部側面を正極出力端子３１０．１に接続するように選択され得、その対応する対の第２のコンデンサは、そのそれぞれの上部側面を負極出力端子３１０．２に接続する。同時に、残りの２つの第１のコンデンサは、そのそれぞれの上部側面を負極出力端子３１０．２に接続し得、その対応する第２のコンデンサは、そのそれぞれの上部側面を正極出力端子３１０．１に接続する。別の例では、Ｆがゼロである場合、動作の第２の段階中、全ての第１のコンデンサは、そのそれぞれの上部側面を負極出力端子３１０．２に接続するように選択され得、全ての第２のコンデンサは、そのそれぞれの上部側面を正極出力端子３１０．１に接続し得る。
【００２４】
一実施形態では、全ての第１のコンデンサ３０２．１〜３０２．Ｍが単位キャパシタンスを有し得るため、これらのコンデンサは、正極出力端子３１０．１に接続するように、動作中に無差別に選択されてもよい。さらに、一実施形態では、電荷再分配型ＤＡＣ３００は、ＤＡＣに出力端子が１つだけしかないシングルエンド実装で適用されてもよい。例えば、シングルエンドＯＵＴは、図３に示す正極出力端子３１０．１と同じ端子であり得る。シングルエンド実装では、負極出力端子３１０．２は、アースＧＮＤまたは共通モード電圧ＶＣＭに接続され得る。つまり、２つの出力のうちの一方だけを使用し得、他方を破棄し得る。電荷再分配型ＤＡＣ３００のシングルエンド実装の回路は、図３に示す電荷再分配型ＤＡＣ３００の差動実装とは変わらない。
【００２５】
一実施形態（例えば、電荷再分配型ＤＡＣ２００または電荷再分配型ＤＡＣ３００）では、第１の基準電圧ＶＲＥＦ１は、第２の基準電圧ＶＲＥＦ２よりも高い電圧値を有してもよい。例えば、第１の基準電圧は、正の基準値ＶＲＥＦ＋（例えば、正の電源ＶＤＤ）であってもよく、第２の基準電圧ＶＲＥＦ２は、ＶＲＥＦ＋よりも低い正の基準値、またはアースＧＮＤ、または負の参照値ＶＲＥＦ−（例えば、負の電源ＶＳＳ）であってもよい。
【００２６】
加えて、一実施形態では、電荷再分配型ＤＡＣ２００または電荷再分配型ＤＡＣ３００の第２の側面は、全て、動作の第２の段階中に一緒に電気的に接続されてもよい。さらに、一実施形態では、電荷再分配型ＤＡＣ２００または電荷再分配型ＤＡＣ３００の第２の側面は、全て、動作の第２の段階中に、共通モード電圧ＶＣＭ２に駆動されてもよい。共通モード電圧ＶＣＭ２は、動作の第１の段階中にＤＡＣ出力線に接続される共通モード電圧ＶＣＭと同じであってもよく、または異なる電圧値であってもよい。別の実施形態では、ＶＣＭ２は、ＶＣＭと異なってもよい。
【００２７】
図４は、本発明のある実施形態に従う電荷再分配型ＤＡＣを含むＳＡＲ  ＡＤＣ４００を示す。ＳＡＲ  ＡＤＣ４００は、サンプルおよびホールド回路（Ｓ／Ｈ）４０２、電圧比較器４０４、内部ＮビットＤＡＣ４０８、ならびにデジタル制御論理ブロック４０６を備え得る。動作中、Ｓ／Ｈ回路４０２は、入力電圧Ｖｉｎを入手し、アナログ電圧比較器４０４は、入力電圧Ｖｉｎを、内部ＮビットＤＡＣ４０８の出力と比較し得る。比較の結果は、デジタル制御論理ブロック４０６に出力され得、デジタル制御論理ブロック４０６は、Ｖｉｎの近似デジタルコードをＮビットＤＡＣ４０８に供給し得る。Ｖｉｎの近似デジタルコードは、Ｎビット制御ワード（例えば、本発明のある実施形態に従うＤＡＣ入力ワード）であり得る。一実施形態では、Ｓ／Ｈ回路４０２は、ＤＡＣモジュール４０８に組み込まれてもよい。
【００２８】
デジタル制御論理ブロック４０６は、逐次近似レジスタを含み得る。ＳＡＲ  ＡＤＣ４００は、以下のように動作し得る。逐次近似レジスタは、最上位ビット（ＭＳＢ）がデジタルの１に等しいものであり得るように初期化され得る。このコードは、ＤＡＣ４０８に送られ、次いで、ＤＡＣ４０８は、このデジタルコードのアナログの同等値（例えば、
【数１】
0005855236.tif 000002
）を、サンプリングされた入力電圧Ｖｉｎとの比較のために比較器回路に供給し得る。このアナログ電圧がＶｉｎを上回る場合、比較器４０４は、ＳＡＲにこのビットを１のままにさせ得るか、あるいはビットはリセットされ得る。それから、次のビットは１に設定することができ、同じ検査が実行され得る。このバイナリ検索は、ＳＡＲ内の全てのビットが検査されるまで続けられ得る。その結果として生じるコードはサンプリングされた入力電圧Ｖｉｎのデジタル近似値とすることができ、変換の最後（ＥＯＣ）においてＳＡＲ  ＡＤＣ４００によって最終的に出力され得る。
【００２９】
ＳＡＲ  ＡＤＣ４００の内部ＮビットＤＡＣ４０８は、本発明のある実施形態に従うＮビット電荷再分配型ＤＡＣ（例えば、ＤＡＣ２００、２００Ａ、３００）であり得る。一実施形態では、ＤＡＣ４０８は、ＤＡＣ入力ワードの各ビットを順次検査するように制御され得る。ＳＡＲは、そのビット決定を時間内に順次行うので、ＤＡＣ整定時間の改善は、最大ＳＡＲスループットに大きな影響を与えることができる。
【００３０】
図５は、本発明のある実施形態に従う電荷再分配型ＤＡＣのプロセスフロー５００を示す。本プロセス５００は、ブロック５０２で開始し得る。ブロック５０２において、第１および第２のコンデンサの組の第１の側面は、共通モード電圧ＶＣＭに接続され得、一方、第１のコンデンサの第２の側面は、第１の電圧基準に接続され得、第２のコンデンサの第２の側面は、第２の電圧基準に接続され得る。例えば、上記図２および３に関連して説明したように、動作のサンプリング段階中、電荷再分配型ＤＡＣ２００および電荷再分配型ＤＡＣ３００の両方は、第１および第２のコンデンサの第１の（または上部）側面を共通モード電圧ＶＣＭに接続し得、一方、第１のコンデンサは、その第２の側面を第１の電圧基準ＶＲＥＦ１に接続し、第２のコンデンサは、その第２の側面を第２の電圧基準ＶＲＥＦ２に接続する。
【００３１】
一実施形態では、電荷再分配型ＤＡＣはＡＤＣの内部ＤＡＣであってもよい。本実施形態では、ブロック５０２は、ＡＤＣのサンプルおよびホールド回路（Ｓ／Ｈ）が入力電圧Ｖｉｎをサンプリングし得る間に実行され得る。したがって、本発明に従うＡＤＣ例は、ＡＤＣのＳ／Ｈが入力電圧Ｖｉｎをサンプリングする間に、そのＤＡＣに第１および第２のコンデンサに対する外部基準電圧をサンプリングさせ得る。
【００３２】
ブロック５０２の完了時に、プロセス５００はブロック５０４に進むことができる。ブロック５０４では、２組のＤＡＣコンデンサの第１の側面は、ＤＡＣ入力ワードに従って、正極または負極出力端子に接続され得、一方、各対の第１および第２のコンデンサの第２の側面は、一緒にそれぞれ短絡し得る。例えば、図２および３に関連して上述したように、動作の第２の段階中、２つのＤＡＣ出力端子は、外部共通モード電圧ＶＣＭから切断され得、２組のＤＡＣコンデンサの第１の側面（例えば、フロントプレート）は、ＤＡＣ入力ワードに従って２つのＤＡＣ出力端子に接続され得、２組のＤＡＣコンデンサの第２の側面（例えば、バックプレート）は、対になって短絡し得、外部基準電圧ＶＲＥＦ１およびＶＲＥＦ２から切断され得る。
【００３３】
一実施形態では、電荷再分配型ＤＡＣはＡＤＣの内部ＤＡＣであってもよい。本実施形態では、ブロック５０４は、ＡＤＣが入力電圧Ｖｉｎのそのサンプリングを完了した後に実行され得る。さらに、動作のこの段階において、本発明に従うＡＤＣ例は、必要に応じて何度もＤＡＣコードを変更してもよい。したがって、ＡＤＣは、複数の値の間でＤＡＣ入力ワードを変更することによってコード化された複数のＤＡＣに対してサンプリングされた入力電圧の一連の比較を実行し得る。電荷はＤＡＣコンデンサの間で再分配されるので、本発明に従うＡＤＣはそれの性能を向上することができる。
【００３４】
図６Ａおよび６Ｂは、本発明のある実施形態に従う電荷再分配型ＤＡＣ６００の別の実施形態における、１つの対のＤＡＣコンデンサ６０２．１および６０２．２を示す。ＤＡＣ第１および第２のコンデンサ６０２．１および６０２．２の対は、電荷再分配型ＤＡＣ６００の複数の対のＤＡＣコンデンサの一例の対であり得る。図６Ａに示すように、対のＤＡＣコンデンサ６０２．１および６０２．２の上部側面（例えば、第１の側面）は、動作の第１の段階（例えば、段階Ｉ）中に、対のスイッチ６０６．１および６０６．２によって、共通電圧ＶＣＭに電気的に接続され得る。コンデンサ６０２．１および６０２．２の底部側面（例えば、第２の側面）は、対のスイッチ６０４．１および６０４．２によってそれぞれ、第１および第２の外部電源ＶＲＥＦ１およびＶＲＥＦ２に電気的に接続され得る。ＤＡＣ６００は、蓄電コンデンサＣＲＥＳ６１０をさらに備え得る。蓄電コンデンサＣＲＥＳ６１０の第１および第２の側面は、対のスイッチ６０８．１および６０８．２によってそれぞれ、第３および第４の外部電源ＶＲＥＦ３およびＶＲＥＦ４に電気的に接続され得る。
【００３５】
段階ＩＩにおいて、スイッチ６０６．１および６０６．２、６０４．１および６０４．２、ならびに６０８．１および６０８．２は、開放されたままであり得る（図示せず）。つまり、ＤＡＣコンデンサ６０２．１および６０２．２の第１の側面は、ＶＣＭから切断され得、ＤＡＣコンデンサ６０２．１および６０２．２の第２の側面は、外部電圧ＶＲＥＦ１およびＶＲＥＦ２から切断され得、蓄電コンデンサＣＲＥＳ６１０は、外部電圧ＶＲＥＦ３およびＶＲＥＦ４から切断され得る。図６Ｂに示すように、段階ＩＩにおいて、ＤＡＣコンデンサ６０２．１および６０２．２の第１の側面は、ＤＡＣ入力ワードに従って、ＤＡＣ正極または負極出力端子ＯｕｔｐまたはＯｕｔｎにそれぞれ電気的に接続され得る。ＤＡＣ２００およびＤＡＣ３００におけるＤＡＣ入力制御と同様に、選択された場合、第１のコンデンサの第１の側面は、正極出力Ｏｕｔｐに接続され得、第２のコンデンサの第１の側面は、負極出力Ｏｕｔｎに接続され得、選択されない場合、第１のコンデンサの第１の側面は、負極出力Ｏｕｔｎに接続され得、第２のコンデンサの第１の側面は、正極出力Ｏｕｔｐに接続され得る。ＤＡＣコンデンサ６０２．１および６０２．２の第２の側面は、蓄電コンデンサＣＲＥＳ６１０の２つの側面に電気的に接続され得る。例えば、コンデンサ６０２．１の第２の側面は、外部電圧ＶＲＥＦ３に電気的に接続されている蓄電コンデンサＣＲＥＳ６１０の第１の側面に電気的に接続され得、コンデンサ６０２．２の第２の側面は、外部電圧ＶＲＥＦ４に電気的に接続されている蓄電コンデンサＣＲＥＳ６１０の第２の側面に電気的に接続され得る。一実施形態では、外部電圧は、ＶＲＥＦ１＝ＶＲＥＦ４およびＶＲＥＦ２およびＶＲＥＦ３の関係であってもよい。
【００３６】
一実施形態では、電荷再分配型ＤＡＣ６００は、複数のバイナリ重み付けコンデンサを有してもよく（電荷再分配型ＤＡＣ２００と同様）、またはサーモメータコード化単位キャパシタンスコンデンサであってもよい（電荷再分配型ＤＡＣ３００と同様）。つまり、ＤＡＣコンデンサ６０２．１および６０２．２は、多数の対のＤＡＣコンデンサのうちの例の対であり得る。
【００３７】
一実施形態では、電荷再分配型ＤＡＣ６００は、複数のバイナリ重み付けコンデンサまたはサーモメータコード化コンデンサの各対のＤＡＣコンデンサについて、蓄電コンデンサＣＲＥＳ６１０を有してもよい。別の実施形態では、電荷再分配型ＤＡＣ６００は、全てのＤＡＣコンデンサが共有する単一の蓄電コンデンサＣＲＥＳ６１０を有する。蓄電コンデンサＣＲＥＳ６１０を含むと、ＤＡＣコンデンサの第２の側面は、（ＶＲＥＦ１＋ＶＲＥＦ１）／２に対して短絡しないが、代わりに、蓄電圧に進む。これにより、ＤＡＣ６００の電荷移動が、ＤＡＣ２００およびＤＡＣ３００とは異なり得る。例えば、４Ｃのバイナリ重み付けコンデンサについて、ＶＲＥＦ１＝Ｖｒｅｆ、ＶＲＥＦ２＝ＧＮＤである場合、４Ｃコンデンサから移動した電荷は、（ＶＲＥＦ１−ＶＲＥＦ２／２）＊４Ｃ＝（Ｖｒｅｆ／２）＊４Ｃであり得る。図６Ａおよび６Ｂに示す蓄電コンデンサＣＲＥＳ６１０を含むと、電荷移動は、（ＶＲＥＦ１−ＶＲＥＦ３）＊４Ｃであり得る。ＶＲＥＦ１＝ＶＲＥＦ４＝ＶｒｅｆおよびＶＲＥＦ２＝ＶＲＥＦ３＝ＧＮＤである場合、電荷移動は、Ｖｒｅｆ＊４Ｃであり得る。これは、バックプレートを短絡させることに比べて２倍の電荷である。つまり、蓄電コンデンサＣＲＥＳ６１０を使用することによって、より多くの電荷移動を得ることができる。一実施形態では、蓄電コンデンサＣＲＥＳ６１０は、ＤＡＣ６００の他の構成要素のように、集積回路（ＩＣ）チップ６３０上に組み込まれてもよく、蓄電コンデンサＣＲＥＳ６１０は、オンチップ蓄電コンデンサと呼ばれ得る。
【００３８】
前例のＤＡＣ２００、ＤＡＣ３００、またはＤＡＣ６００では、ＮビットＤＡＣは、整数である数Ｎを有し得る。例えば、Ｎ＝３では、バイナリ重み付けコンデンサ実装において、４Ｃ、２Ｃ、１Ｃのキャパシタンスを有し、かつ３組のスイッチおよび３つの信号によって制御される３つの対のコンデンサが存在し得、サーモメータコード化実装では、同等のキャパシタンスの７つの対のコンデンサが存在し得る。別の実施形態では、本発明に従う電荷再分配ＮビットＤＡＣは、Ｎが分数である数を有し得る。例えば、本発明に従う電荷再分配型ＤＡＣは、それぞれ４Ｃ、２Ｃ、１Ｃ、１Ｃ、１Ｃのキャパシタンス（例えば、９Ｃのそれぞれの第１および第２のコンデンサのキャパシタンス）を有する対のコンデンサを有し得る。５つの対のコンデンサは、５組のスイッチおよび５つの信号によって制御され得る。この場合、全出力範囲は、０〜９であり得る（従来の８レベルの代わりに１０レベル）。ＤＡＣは、ｌｏｇ２（１０）＝３．３によりもたらされる３．３ビットＤＡＣ（Ｎ＝３．３）と考えられ得る。一実施形態では、ＤＡＣ制御ワードは、分数より大きい次の整数に四捨五入され得る。例えば、３．３ビットＤＡＣでは、ＤＡＣ制御ワードは、４ビットワードであることができ、ＤＡＣコードの一部は未使用である。別の実施形態では、ＤＡＣは、サーモメータコード化制御ワードを有してもよく、９つの信号を有する（例えば、９つの対の単位コンデンサについて）。
【００３９】
本発明のいくつかの実施形態が、本明細書に具体的に例示および説明される。しかしながら、本発明の修正および変形が、本発明の精神および意図する範囲から逸脱することなく、上記教示の対象となり、添付の請求項の範囲内にあることを理解されたい。
【符号の説明】
【００４０】
２００……電荷再分配型ＤＡＣ
２３０……ＩＣチップ
【図１Ａ】
0005855236.tif 000003
【図１Ｂ】
0005855236.tif 000004
【図２Ａ】
0005855236.tif 000005
【図２Ｂ】
0005855236.tif 000006
【図２Ｃ】
0005855236.tif 000007
【図２Ｄ】
0005855236.tif 000008
【図３】
0005855236.tif 000009
【図４】
0005855236.tif 000010
【図５】
0005855236.tif 000011
【図６Ａ】
0005855236.tif 000012
【図６Ｂ】
0005855236.tif 000013