(57)【特許請求の範囲】
【請求項１】
結晶性酸化物層を、Ｉｎを含有するIII−Ａｓ、III−ＳｂまたはIII−Ｐ化合物半導体基板上に製造するための方法であって、真空条件下、
Ｉｎを含有するIII−Ａｓ、III−ＳｂまたはIII−Ｐ基板の表面からアモルファスな天然酸化物が洗浄で取り除かれ、
洗浄されたＩｎ含有III−Ａｓ基板が、３４０〜４００℃の温度まで加熱され、洗浄されたＩｎ含有III−Ｓｂ基板が、３４０〜４５０℃の温度まで加熱され、洗浄されたＩｎ含有III−Ｐ基板が、４５０〜５００℃の温度まで加熱され、そして
前記基板の表面上に酸素ガスを導入することによって前記基板が酸化される
ことを特徴とする方法。
【請求項２】
前記Ｉｎを含有するIII−Ａｓ、III−ＳｂまたはIII−Ｐ基板が、ＩｎＡｓ、ＩｎＳｂ、ＩｎＰ、ＩｎＧａＡｓまたはＩｎＧａＳｂから作製されていることを特徴とする請求項１記載の方法。
【請求項３】
前記基板が、アルゴンイオンスパッタリングおよび超高真空（ＵＨＶ）条件下での少なくとも４００℃までの後熱によって、または、４００〜５５０℃でのＵＨＶ中での純粋な加熱によって洗浄されることを特徴とする請求項１または２記載の方法。
【請求項４】
前記洗浄された基板がスズ（Ｓｎ）層によって被膜されていることを特徴とする請求項１〜３のいずれか１項に記載の方法。
【請求項５】
前記基板の加熱および酸化が同時に行われることを特徴とする請求項１〜４のいずれか１項に記載の方法。
【請求項６】
前記基板が、１５〜４５分間、酸化されることを特徴とする請求項１〜５のいずれか１項に記載の方法。
【請求項７】
前記基板が、１５〜３０分間、酸化されることを特徴とする請求項６記載の方法。
【請求項８】
酸素ガス圧が５×１０-7ｍｂａｒおよび５×１０-5ｍｂａｒのあいだであることを特徴とする請求項１〜７のいずれか１項に記載の方法。
【請求項９】
化合物半導体基板であって、前記基板が、少なくとも
第一面および第二面を有する、Ｉｎを含有するIII−Ａｓ、III−ＳｂまたはIII−Ｐのベース材料、および
前記ベース材料の前記第一面の少なくとも一部分上に形成されている(３×１)-Ｏ、ｃ(４×２)-Ｏ、(１×２)-Ｏ、(２×３)-Ｏ、(３×１)-ＳｎＯ、(３×３)-ＳｎＯまたは(１×１)-ＳｎＯ結晶構造の酸化物層
を含むことを特徴とする基板。
【請求項１０】
前記Ｉｎを含有するIII−ＡｓまたはIII−Ｓｂのベース材料がＩｎＡｓ、ＩｎＳｂ、ＩｎＧａＡｓまたはＩｎＧａＳｂである場合に、前記酸化物層が(３×１)-Ｏ結晶構造を有することを特徴とする請求項９記載の基板。
【請求項１１】
前記Ｉｎ含有III−Ａｓベース材料がＩｎＡｓまたはＩｎＧａＡｓである場合に、前記酸化物層がｃ(４×２)-Ｏ結晶構造を有することを特徴とする請求項９記載の基板。
【請求項１２】
前記Ｉｎ含有III−Ｓｂベース材料がＩｎＳｂまたはＩｎＧａＳｂである場合に、前記酸化物層が(１×２)-Ｏ結晶構造を有することを特徴とする請求項９記載の基板。
【請求項１３】
前記ベース材料がＩｎＰであり、かつ、前記酸化物層が(２×３)-Ｏ結晶構造を有することを特徴とする請求項９記載の基板。
【請求項１４】
前記Ｉｎ含有III−Ａｓベース材料がＩｎＡｓまたはＩｎＧａＡｓである場合に、前記酸化物層が(３×１)-ＳｎＯまたは(３×３)-ＳｎＯ結晶構造を有することを特徴とする請求項９記載の基板。
【請求項１５】
前記Ｉｎ含有III−Ｐベース材料がＩｎＰまたはＩｎＧａＰである場合に、前記酸化物層が(１×１)-ＳｎＯ結晶構造を有することを特徴とする請求項９記載の基板。
【請求項１６】
前記ベース材料が、Ｓｉ基板の表面上に適用されている層であることを特徴とする請求項９〜１５のいずれか１項に記載の基板。
【請求項１７】
前記酸化物層の厚さが典型的には０．２〜１ｎｍであることを特徴とする請求項９〜１６のいずれか１項に記載の基板。
【請求項１８】
トランジスタの構造中における、請求項９〜１７のいずれか１項に記載の基板の使用。
【請求項１９】
前記トランジスタがＭＯＳＦＥＴトランジスタである請求項１８記載の基板の使用。
【請求項２０】
光電子素子の構造中における、請求項９〜１７のいずれか１項に記載の基板の使用。
【請求項２１】
前記光電子素子が、発光ダイオード、フォトダイオード、フォトキャパシタ、光起電力セルまたは半導体ベースのレーザから選択される請求項２０記載の基板の使用。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板上に結晶性酸化物層を製造するために化合物半導体基板を処理するための方法に関する。本発明はまた、化合物半導体基板、および、例えばＭＯＳＦＥＴなどのトランジスタの構造中におけるまたは光電子素子の構造中における前記基板の使用に関する。
【背景技術】
【０００２】
酸化された半導体表面および酸化物半導体の界面の理解および開発は、例えば素子の最外部分の表面欠陥の不動態化および電子材料の加工や金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴｓ）のためのインシュレーター−半導体界面の製造などの多くの技術と関係している。おそらくあらゆる半導体素子がインシュレーター−半導体界面を含んでおり、ＭＯＳＦＥＴが良い例である。例えばマイクロプロセッサなどで使用される、現在のＭＯＳＦＥＴは、主として、Ｓｉチャネルならびに二酸化ケイ素（ＳｉＯ2）および二酸化ハフニウム（ＨｆＯ2）のゲートインシュレーターに基づいている。これらの素子は、より強力な構成部品が開発されるにつれて、それら自身の根本的な限界に直面している。例えばＩｎＡｓ、ＩｎＧａＡｓ、ＩｎＳｂおよびＩｎＰなどのIII−Ｖ族化合物半導体は、シリコン（Ｓｉ）と比較した場合のこれらの材料中での卓越した電子移動性のため、将来のＭＯＳＦＥＴのための好ましいチャネル材料である。それゆえ、安定であり、かつ、ＳｉＯ2−Ｓｉジャンクションが成功しているように商用素子としての基準を満たす、III−Ｖ族チャネル層のゲートインシュレーター界面を製造するための多くの努力が始められた。しかしながら、例えば素子のより長い寿命およびサーバでのエネルギー節約などをもたらすであろうこの優れたゴールは未だ達成されていない。
【０００３】
これの主な理由の一つは、半導体−インシュレーター界面における高密度な欠陥電位を介したフェルミ準位ピニングを引き起こす、天然アモルファスIII−Ｖ族表面酸化物の存在（または形成）である。したがって、これらの天然アモルファス酸化物はトランジスタに有害である。それゆえ、III−Ｖ族表面を、酸素との反応に対しておよびアモルファス酸化物の形成に対して不動態化するための方法を見出すための多くの努力がなされてきた。しかしながら、界面の成長のあいだ、III−Ｖ族半導体表面と酸素との間の反応を避けることが困難であるためこれは非常に困難な課題である。例えば、インシュレーター層の成長のあいだ、III−Ｖ族表面は通常、酸素と反応する。したがって、界面成長のあいだの酸素反応を避けることが可能であるのかどうか依然として不明である。しかしながら、開始のIII−Ｖ族表面の加工がＭＯＳＦＥＴの特性に顕著な影響を及ぼすこと、そして、これらの素子にとって、結晶性（またはエピタキシャル）酸化物界面が非常に望ましいことがよく知られている。
【０００４】
近年［非特許文献１］、ＩｎＡｓ表面が大気圧条件下で炉内で熱的に酸化されたＩｎＡＳ−チャネルＭＯＳＦＥＴにおいて、興味深い改良が見出された。この界面の透過型電子顕微鏡イメージは、ＩｎＡｓＯxの島状結晶の形成を示している。しかしながら、ＩｎＡｓＯxを含む結果的に得られる層の表面は、長距離秩序を示さず、そして、使用された大気中製造条件において汚染される。
【０００５】
以前の真空条件実験［例えば、非特許文献２］において、出発のIII−Ｖ族基板上の種々の表面構造が酸化および結果として得られるIII−Ｖ族表面酸化物の特性に影響を及ぼすことが見出された。提示されたIII−Ｖ族表面酸化物は長距離秩序をもたないアモルファスである。したがって、III−Ｖ族表面のいかなる酸化も、有害であり、そして避けるべきものであると考えられてきた。
【０００６】
要約すると、ＭＯＳＦＥＴ中でのIII−Ｖ族化合物半導体の使用に関する未解決の問題は、アモルファスな半導体−酸化物界面（または十分に結晶性な酸化物−半導体界面の欠如）であり、例えばフェルミ準位ピニング、有害な漏れ電流およびＭＯＳＦＥＴ中におけるキャリア移動度の減少などの悪影響を引き起こす。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】H. Ko, K. Takei, R. Kapadia, S. Chuang, H. Fang, P. W. Leu, K. Ganapathi, E. Plis, H. S. Kim, S. Y. Chen, M. Madsen, A. C. Ford, Y. L. Chueh, S. Krishna, S. Salahuddin, および A. Javey A: Ultrathin compound semiconductor on insulator layers for high-performance nanoscale transistors. Nature Vol. 468: p. 286 (2010)
【非特許文献２】G. Chen, S. B. Visbeck, D. C. Law, および R. F. Hicks: Structure-sensitive oxidation of the indium phosphide (001) surface. Journal of Applied Physics Vol. 91: p. 9362 (2002)
【発明の概要】
【発明が解決しようとする課題】
【０００８】
III−Ｖ族化合物半導体基板を、上述した問題を避け得るような方法で処理するための新規な方法を提供することが本発明の目的である。
【０００９】
特に、安定かつ結晶性の酸化物層をIII−Ｖ族化合物半導体基板上に、とりわけインジウム（Ｉｎ）を含有するIII族砒素（Ａｓ）、III族アンチモン（Ｓｂ）またはIII族リン（Ｐ）の基板上に形成するための方法を提供することが本発明の目的である。
【００１０】
特に、安定かつ結晶性の酸素誘起III−Ｖ族半導体表面を製造するための方法を提供することが本発明の目的であり、この方法はまた、結晶性ＭＯＳＦＥＴ界面を製造するためにも非常に有益であろう。
【００１１】
結晶性の長距離秩序を有する酸化物層を化合物半導体基板上に形成するための簡便な方法を提示することもまた本発明の目的である。
【課題を解決するための手段】
【００１２】
上記の目的を達成するために、本発明による方法および化合物半導体基板は、添付の独立請求項に含まれる主要部分において規定されることで特徴づけられる。
【００１３】
本発明によるいくつかの好ましい実施態様は、さらに以下に提示される従属請求項に開示される。
【００１４】
さらに、本発明は、トランジスタの構造中、例えばＭＯＳＦＥＴの構造中における、本発明によるIII−Ｖ族化合物半導体基板の使用に関する。本発明はまた、例えば発光ダイオード、フォトダイオード、フォトキャパシタ、光起電力セルまたは半導体ベースのレーザなどの光電子素子の構造中における、本発明によるIII−Ｖ族化合物半導体基板の使用に関する。
【００１５】
本発明における、Ｉｎを含有するIII−Ａｓ、III−Ｓｂ、III−Ｐ化合物半導体基板上に結晶性酸化物層を製造するための方法においては、真空条件下、
Ｉｎを含有するIII−Ａｓ、III−ＳｂまたはIII−Ｐの基板の表面からアモルファスな天然酸化物が洗浄で取り除かれ、そしてその後
洗浄された基板が、約２５０〜５５０℃の温度まで加熱され、そして基板の表面上に酸素ガスを導入することにより酸化される。
【００１６】
典型的には、本発明による化合物半導体基板は、
第一面および第二面を有するＩｎを含有するIII−Ａｓ、III−ＳｂまたはIII−Ｐのベース材料、および
前記ベース材料の第一面の少なくとも一部分上に形成されている、(３×１)-Ｏ、(２×３)-Ｏ、ｃ(４×２)-Ｏ、(１×２)-Ｏ、(３×１)-ＳｎＯ、(３×３)-ＳｎＯまたは(１×１)-ＳｎＯ結晶構造の酸化物層
を少なくとも含む。
【００１７】
好ましくは、結晶性酸化物層は、本発明の方法によって、化合物半導体基板のベース材料上に形成される。
【００１８】
驚くべきことに、インジウム（Ｉｎ）を含有するIII−砒素（Ａｓ）、III−アンチモン（Ｓｂ）、III−リン（Ｐ）基板が、安定かつ結晶性の酸化物層であって酸素とそれ以上反応しない酸化物層を基板の表面上に製造するために、真空条件下、制御された方法で酸化され得ることが本発明によって発見された。言い換えれば、本発明は、従来技術でなされていたような、前記III−Ｖ族金属と酸素とのあいだの反応を避けるための試みは全くなされないが、酸化が化合物半導体基板の表面上で所望の結晶構造を製造するために制御された方法で行われるという事実に基づいている。本発明による表面酸化物の製造は、真空条件を必要とする。したがって、非特許文献１に提示されている方法は、本発明で見出されたような長距離秩序を有する表面をもつ結晶性の酸化物層を提供しない。
【００１９】
長距離秩序を有する酸化物表面とは、本明細書において、サンプル表面全体を覆う明確に定義される構造を有し、明確なＬＥＥＤパターンを提供する均一層を意味する。
【００２０】
特に、ＩｎＡｓ（インジウムヒ素）、ＩｎＧａＡｓ（インジウムガリウムヒ素）、ＩｎＳｂ（インジウムアンチモン）、ＩｎＧａＳｂ（インジウムガリウムアンチモン化物）およびＩｎＰ（リン化インジウム）表面上の新規な秩序化した酸化物層のファミリーが本発明において見出された。秩序化した酸化物層は、Ｉｎを含有するIII−ＡｓおよびIII−Ｓｂ表面の表面上の(３×１)結晶構造、および、ＩｎＰ表面上の(２×３)結晶構造を有する。これらに加えて、ｃ(４×２)である酸化物構造がＩｎ含有III−Ａｓ表面上に、および、(１×２)-Ｏ構造がＩｎ含有III−Ｓｂ上に形成される。酸化物層は、低速電子回折（ＬＥＥＤ）、走査トンネル顕微鏡／分光法（ＳＴＭ／ＳＴＳ）ならびに内殻および価電子帯光電子測定を用いることによって同定された。
【００２１】
結晶性の酸素誘起Ｉｎ含有のIII−Ａｓ、III−ＳｂまたはIII−Ｐ半導体表面を形成するための方法において、初期表面の形成が極めて重要である。本発明の方法において、所望の開始表面は、質の悪い（アモルファスな）天然表面酸化物および炭素汚染が基板の表面から取り除かれ得るような方法で、真空条件下、半導体表面を洗浄することによって形成される。洗浄によって形成された開始ＩｎＡｓおよびＩｎＳｂ表面はｃ(８×２)再構成構造を有し、そして、開始ＩｎＰ表面は(２×４)再構成構造を有する。
【００２２】
本発明の酸化方法のあいだ、上述された結晶性酸化物層はＩｎを含有するIII−Ａｓ、III−ＳｂまたはIII−Ｐ基板上に形成され得る。前記方法において、洗浄された基板の温度はあるレベルまで上昇させられ、そして、基板の酸化が、真空条件下制御された方法で、基板の表面上に酸素ガスを導入することによって行われる。基板の表面上への結晶酸化物の形成は、基板の初期表面、酸化のあいだの温度および酸素ガス圧、ならびに酸化時間に依存する。
【００２３】
本発明の方法が行われる真空チャンバの圧力は、大気圧より低く、すなわち、本発明の方法は真空条件下で行われる。典型的には、本発明の方法における真空チャンバの基準圧力は５×１０-8ｍｂａｒよりも低い。真空チャンバのより低いレベルの圧力は使用される機器に依存する。
【００２４】
酸化のあいだの基板温度は、基板の表面上に結晶性酸化物層を製造するため、約２５０〜５５０℃に保持される。特に、酸化のあいだの約３４０〜４００℃の基板温度がＩｎＡｓ(１００)(３×１)-Ｏ層を製造し、そして、約３４０〜４５０℃の温度がＩｎＳｂ(１００)(３×１)-Ｏ層を製造した。(２×３)-Ｏ結晶構造層をＩｎＰ基板上に形成するための基板温度は、約４５０〜５００℃である。ＩｎＧａＡｓおよびＩｎＧａＳｂの場合、温度範囲は約４００〜５５０℃である。しかしながら、上記の温度範囲は酸素ガス圧に依存するものであり、酸素ガス圧が変化した場合、規定の範囲に近い温度においてもまた結晶性酸化物層を製造することが可能であるかもしれないことに留意すべきである。温度測定における不確かさの限界は±２５℃であった。
【００２５】
酸化のあいだの酸素ガス圧は、好ましくは５×１０-7および５×１０-5ｍｂａｒの間であり、基板は、好ましくは約１５〜４５分の間、より好ましくは約１５〜３０分の間、基板の表面上に結晶性酸化物を製造するために酸化される。基板の加熱および酸化は同時に行われてもよく、また、酸化工程を開始する前に基板が所望の温度に加熱されてもよい。通常、加熱および酸素への暴露は酸素への暴露の後同時に終了された。
【００２６】
形成された酸化物層は、結晶性であり、そして安定である。酸化物層の厚さは典型的には０．２〜１ｎｍであり、より典型的には０．２〜０．５ｎｍである。
【００２７】
本発明の一実施態様において、洗浄されたIII−Ｖ族表面は、０．５〜２原子層（単分子層）の厚みであるスズ（Ｓｎ）層によって被膜される。Ｓｎ被膜された表面の３００〜５５０℃での加熱は、(１×２)Ｓｎ誘起構造を製造する。これらの表面の酸化は、上述したように、スズを含む結晶性酸化物層を製造する。このようなＳｎＯ含有層は、(３×１)-Ｏが有する厚さと同じ厚さを有しており、そして、（長距離秩序を有する）以下の構造：ＩｎＡｓ基板上の(３×１)および(３×３)、ＧａＡｓ基板上の(３×１)、およびＩｎＰ基板上の(１×１)をもっている。
【００２８】
本発明の方法により形成される結晶性酸化物層は、半導体基板を天然アモルファス酸化物の形成から保護する、不動態化層として機能するであろう。加えて、結果的に生じる酸化物層は、フェルミ準位に準位をもたない。したがって、本発明の基板はより強力な部品、例えばＭＯＳＦＥＴの開発を可能にする。特に、本発明の方法および基板は、トランジスタの領域で使用され得る。本発明は、将来の相補型ＭＯＳ素子のためのチャネル材料としての、Ｉｎを含有するIII−Ａｓ、III−ＳｂまたはIII−Ｐ材料の使用を可能にする。
【００２９】
本発明の結晶性酸化物層は、例えばレーザーダイオードおよびＬＥＤなどの素子における大きなエネルギーバンドギャップを有するバリア層として、ならびに、最外部の素子表面の不動態化の一環としても適用され得る。本発明の基板は、例えば発光ダイオード、フォトダイオード、フォトキャパシタ、光起電力セルまたは半導体ベースのレーザなどの光電子素子の構造中において使用され得る。
【００３０】
代わりに、本発明のＩｎを含有するIII−Ａｓ、III−ＳｂまたはIII−Ｐ基板は、耐久性がありかつ安価なＳｉ基板上に適用される層にもなり得る。これは例えば、様々な結晶成長方法を用いて行われ得る。最終的なゴールはキャリア（電子およびホール）がＳｉ基板上に製造されたIII族チャネル層中で迅速に移動することである。
【００３１】
以下に本発明が、添付の図面を参照してより詳細に記載されるであろう。
【図面の簡単な説明】
【００３２】
【図１】本発明の化合物半導体基板の断面図の簡単な説明を示す図である。
【図２】ＩｎＡｓ(１００)ｃ(４×２)-ＯおよびＩｎＡｓ(１００)(３×１)-Ｏ層からのＬＥＥＤパターンを示す。白色の正方形は、ＩｎＡｓ基板の(１×１)ユニットセルを示し、ならびに、白色の矩形は、ｃ(４×２)-Ｏおよび(３×１)-Ｏ層のユニットセルを示す。
【図３ａ】開始ＩｎＡｓ基板のｃ(８×２)結晶構造のための原子モデルを示す。Ｏ、ＩｎおよびＡｓ原子はそれぞれ、黒、白および灰色の球体で示されている。
【図３ｂ】ＩｎＡｓ上の(３×１)-Ｏ層の結晶構造のための原子モデルを示す。Ｏ、ＩｎおよびＡｓ原子はそれぞれ、黒、白および灰色の球体で示されている。
【図３ｃ】ＩｎＡｓ上のｃ(４×２)-Ｏ層の結晶構造のための原子モデルを示す。Ｏ、ＩｎおよびＡｓ原子はそれぞれ、黒、白および灰色の球体で示されている。
【図４】ＩｎＡｓ(１００)(３×１)-Ｏおよびｃ(４×２)-Ｏ層からの価電子帯光電子放出を示す。
【図５】Ｉｎ  ４ｄおよびＡｓ  ３ｄ軌道の内殻準位光電子スペクトルを示す。
【図６】半導体素子中の構造の、簡潔化された断面図を示す。
【発明を実施するための形態】
【００３３】
図１は、本発明の化合物半導体基板の断面図の簡単な説明を示す。基板は、第一面および第二面を有するＩｎを含有するIII−Ａｓ、III−ＳｂまたはIII−Ｐのベース材料、および、ベース材料の第一面の少なくとも一部分上に形成されている結晶性酸化物層２を含む。ベース材料はＩｎを含有するIII−Ａｓ、III−ＳｂまたはII−Ｐの基板であってもよく、また、例えばシリコン（Ｓｉ）などの他のなんらかの材料からなる基板の表面上の、Ｉｎを含有するIII−Ａｓ、III−ＳｂまたはIII−Ｐの層であってもよい。結晶性酸化物層は、ベース材料に依存して(３×１)-Ｏ、(２×３)-Ｏ、ｃ(４×２)-Ｏ、(１×２)-Ｏ、(３×１)-ＳｎＯ、(３×３)-ＳｎＯまたは(１×１)-ＳｎＯの構造を有する。
【００３４】
好ましくは、結晶性酸化物層２はベース材料の第一面の表面全体上に形成される。酸化物層は、ある程度の結晶欠陥、すなわちアモルファス領域または他の結晶構造を含み得るが、好ましくは少なくとも９０％の層が前記結晶構造を含む。価電子帯および内殻光電子測定結果は、考えられる欠陥濃度が５×１０11欠陥／ｃｍ2より小さいことを示している。
【００３５】
結晶性の酸素誘起Ｉｎ含有のIII−Ａｓ、III−ＳｂまたはIII−Ｐ半導体表面を形成するための方法において、ベース材料の表面から、初めにアモルファスな天然表面酸化物および炭素汚染が洗浄で取り除かれる。洗浄は、アルゴンイオンスパッタリングおよび超高真空（ＵＨＶ）チャンバ中での後熱（post heating）によって行われ得る。アルゴンイオンスパッタリングおよび少なくとも４００℃までのＵＨＶ条件下での後熱は、開始のＩｎＡｓおよびＩｎＳｂ表面上での明確なｃ(８×２)再構成構造およびＩｎＰ基板上での(２×４)構造を導く。これらの開始表面は、エピタキシャル成長法によって製造された保護的なＡｓキャップ層を取り除くための４００〜５５０℃前後またはそれ以上でのＵＨＶ中での純粋な加熱によっても得ることができる。真空条件下では、好ましくは、５×１０-8ｍｂａｒより低いチャンバ基準圧力が使用された。
【００３６】
酸化前、洗浄された開始表面は（ｉ）ｃ(８×２)または(２×４)の鋭い低速電子回折（ＬＥＥＤ）パターン、（ii）走査型トンネル顕微鏡（ＳＴＭ）により推定された、通常、ほぼ１００ｎｍの直径サイズであるテラス状の大きな平坦領域、ならびに（iii）Ｘ線光電子分光（ＸＰＳ）により推定された、酸素および炭素汚染の非存在、を示す。
【００３７】
酸化工程において、酸素はｃ(８×２)または(２×４)表面上に吸着される。図３ａは、最もエネルギー的に有利な原子位置にある酸素原子を含んだＩｎＡｓ表面を示している。第二の、すなわち表面の下方の表面層に位置しているこの吸着位置の安定性は非常に顕著である。相対的に電気陰性の酸素が、４個の相対的に電気陽性のインジウム原子に結合しているため、これは非常に安定（他の吸着位置と比べ〜１ｅＶより安定）である。特有のｃ(８×２)構造が混合性の（III−Ｖ）族第一表面層を含んでいるがゆえに、この種の吸着部位が見られるということに留意することが重要である。
【００３８】
説明のために示されるが、本発明を限定するものと解釈されるべきではない、以下の実施例を通じて、例えば酸化条件などの本発明のより良い理解が得られるであろう。
【００３９】
以下の実施例は、仕切り弁を介して連結されており、したがって、真空条件を乱されることなく試料がチャンバ間を移動され得る、３つの異なる真空チャンバを含む表面科学システム（surface-science system）（Ｏｍｉｃｒｏｎ）を用いて実施された。試料はローディングチャンバを通じて真空状態に置かれた。酸化は調製チャンバ中で行われ、そして、酸化された表面は分析チャンバ中で特徴付けられた。同様の表面洗浄および酸化物製造がまた、別個の真空システム中で、ＭＡＸ−ｌａｂにてシンクロトロンリングＭＡＸ−１でビームライン４１を使用して行われた。
【００４０】
酸化実験は、酸素分子ガスを用いて、リーク弁を有し、それを介してチャンバ中へＯ2ガスが注入される真空チャンバ中で行われた。酸化実験の間、Ｏ２圧は約５×１０-7および５×１０-5ｍｂａｒのあいだであるように制御された。試料表面は約１５ｃｍの距離でリーク弁に対向させた。同時に加熱が行われる基板の酸化時間は、約１５〜３０分であった。加熱および酸素への暴露は酸素への暴露の後同時に終了された。上に記載した酸化条件のあいだの基板の温度は、酸化された半導体の形成される結晶構造に、好ましくは以下のように影響を及ぼした：
約３４０〜４００℃である温度はＩｎＡｓ(１００)(３×１)-Ｏ層を製造し、
約４００〜４５０℃である温度はＩｎＡｓ(１００)ｃ(４×２)-Ｏ層を製造し、
約３４０〜４５０℃である温度はＩｎＳｂ(１００)(３×１)-Ｏ層を製造し、
約３４０〜４５０℃である温度はＩｎＳｂ(１００)(１×２)-Ｏ層を製造し、
約４５０〜５５０℃である温度はＩｎＧａＡｓ(１００)ｃ(４×２)-Ｏ層を製造し、
ここで、インジウムの量が表面層中で十分に多い場合、ＩｎＧａＡｓ(１００)(３×１)-Ｏ層が５５０℃以下で形成されることを明らかに示している。計算は、インジウムの量がＩｎＧａＡｓの表面層において増加する場合のＩｎＧａＡｓ(１００)(３×１)-Ｏ層の形成を予測している。ＩｎＧａＳｂの場合における温度範囲は、ＩｎＧａＡｓと同様である。
【００４１】
スズ（Ｓｎ）を含む酸化物層のためには、上に記載した酸化条件のあいだの基板温度は、酸化された半導体の形成される結晶構造に、好ましくは以下のように影響を及ぼした：
約３７０〜４００℃である温度はＩｎＡｓ(１００)(３×１)-ＳｎＯ層を製造し、
約４００〜４５０℃である温度はＩｎＡｓ(１００)(３×３)-ＳｎＯ層を製造し、
約３７０〜４５０℃である温度はＩｎＰ(１００)(１×１)-ＳｎＯ層を製造し、
約４５０〜５５０℃である温度はＧａＡｓ(１００)(３×１)-ＳｎＯ層を製造する。
【００４２】
ＩｎＡｓおよびＩｎＳｂ基板の酸化工程の例が以下の表１および２に示されている。基板は、酸化反応の開始前に所望の温度まで加熱される。形成された(３×１)-Ｏ層である結晶構造は、低速電子回折（ＬＥＥＤ）測定によって検出された。表１は種々の酸化時間によるＩｎＡｓ基板の酸化を示している。酸素ガス圧は、酸化反応のあいだ４×１０-6ｍｂａｒであった。
【００４３】
【表１】
0005917539.tif 000002
【００４４】
表２は種々の酸化時間によるＩｎＳｂ基板の酸化を示しており、酸素ガス圧は、３〜４×１０-6ｍｂａｒであった。
【００４５】
【表２】
0005917539.tif 000003
【００４６】
Ｉｎを含有するIII−ＡｓまたはIII−Ｓｂの基板上に(３×１)-Ｏ層を製造するための代わりの実施態様もまた存在する。すなわち、４００〜４５０℃の温度を使用することにより、基板上にＩｎＡｓ(１００)ｃ(４×２)-Ｏ層が初めに製造され、そしてその後、基板が真空チャンバから大気中に取り出され、そのまま約３０分間保持された。その後、試料は再び真空条件に戻され、そして、約４００〜４５０℃まで２０分間加熱された。この態様もまた、(３×１)-Ｏの形成を導いた。空気に暴露された同じ清浄なＩｎＡｓ表面は(３×１)-Ｏを製造しないことから、これは、開始ＩｎＡｓ(１００)ｃ(４×２)-Ｏ層が(３×１)-Ｏの形成を「触媒（catalyze）」できることを示している。ＩｎＡｓ構造上のｃ(４×２)-Ｏ層のための原子モデルが図３ｃに示されている。
【００４７】
図２はＩｎＡｓ基板上のｃ(４×２)-Ｏおよび(３×１)-Ｏ層からのＬＥＥＤ回折点強度パターンを示す。ＩｎＳｂ(１００)(３×１)-Ｏ層からのパターンが、図２のパターンと類似していたことは注目に値する。第一に、低いバックグラウンド強度をともなう鋭い回折点強度スポットは、両方の酸化物層が良好に秩序化しているまたは結晶性であることを明らかにしている。第二に、図２において白色の正方形で示されている１×１ユニットセル内の追加の回折点強度スポットは、酸化物層が、白色の矩形で示されている(３×１)結晶格子を含んでいることを明らかにしている。
【００４８】
種々の測定をアプイニシオ計算と比較することにより、(３×１)-Ｏ層の結晶構造のための予備的な原子モデルが図３ｂに提案される。
【００４９】
図４は、ＩｎＡｓ(１００)(３×１)-Ｏおよびｃ(４×２)-Ｏ層からの価電子帯光電子放出を示している。測定は、これらの界面がフェルミエネルギー近傍の金属的な電子状態を含まないことを示している。さらに、欠陥による影響をより受けやすいバンドベンディングが、清浄なＩｎＡｓ(１００)ｃ(８×２)と比較して起こらず、これはピニングがないことを支持していることに留意すべきである。これらの結果は有害なフェルミ準位ピニングがＭＯＳＦＥＴにおいて避けられ得ることを示している。また、走査型トンネル分光（ＳＴＳ）測定は、これらの結晶性酸化物層がＩｎＡｓのバンドギャップ中で有害な電子状態を引き起こさないことを示している。ＩｎＡｓ基板および(３×１)-Ｏ層のあいだの価電子帯の最大差（またはオフセット）がＩｎＡｓ(１００)(３×１)-ＯおよびＩｎＡｓ(１００)ｃ(４×２)-Ｏスペクトルのあいだの差異スペクトルを用いて図４に見積もられているが、ここで図４ではＩｎＡｓバンドエッジは基本的に除かれている。この差異スペクトルから(３×１)-Ｏ価電子バンドエッジが、ＭＯＳＦＥＴの価電子帯の電荷担体にエネルギー障壁を提供するために十分であるかもしれない、ＩｎＡｓよりも１．０〜１．４ｅＶ高い結合エネルギーを有していると見積もられる。参照のために、酸化され、かつ、不良な(１×１)ＬＥＥＤしか示さない、空気に暴露されたＩｎＡｓ(１００)ｃ(８×２)表面からのフェルミ準位放出が測定された。このスペクトルは、そのようなアモルファスの表面の欠陥状態に起因すると予測される、フェルミ準位放出を示した。
【００５０】
図５はＩｎ  ４ｄおよびＡｓ  ３ｄ軌道の内殻準位光電子スペクトルを示している。低い運動エネルギー側における特性（ピークまたは肩）は、酸素の存在および酸化物層の形成を表している。
【００５１】
応用のための重要な特性である界面安定性が以下のように試験された。ＩｎＡｓ(１００)(３×１)-ＯおよびＩｎＡｓ(１００)ｃ(４×２)-Ｏ界面の不動態化が試料を０．５〜１時間大気雰囲気下に置くことによって試験された。その後、それらは再び真空チャンバへと戻され、そして、ＬＥＥＤおよびＳＴＭによって、後熱時間の関数として特徴付けられた。１時間の空気への暴露の後、ＩｎＡｓ(１００)(３×１)-Ｏ試料はいかなる後熱もなしに、(３×１)パターン（図示されず）を示した。得られたパターンは本来、空気への暴露前の(３×１)パターンよりも弱いものであったが、パターンは基板を３０分間４００℃まで加熱することにより明確な(３×１)となった。これらのＬＥＥＤの結果は、０．５時間の空気への暴露および４００℃での後熱の後のＩｎＡｓ(１００)(３×１)-Ｏ表面におけるＳＴＭによって支持される。清浄なＩｎＡｓ(１００)ｃ(８×２)表面の同様な空気への暴露および後熱工程が、いかなる明白な規則格子構造をも有さない不良な(１×１)ＬＥＥＤをもたらしたことに留意すべきである。これらの結果は、ＩｎＡｓ(１００)(３×１)-Ｏ層が比較的強い空気および温度負荷に対して安定であることを実際に示している。これは重要な特性であって、例えば、例えばＳｉＯ2インシュレーター最上層を成長させるために、(３×１)-Ｏ試料を外気を経由して別のチャンバに移すことを可能にする。安定性はまた、(３×１)-Ｏ層がインシュレーター最上層の積層のあいだ分解しないことを示している。ＩｎＡｓ(１００)およびＩｎＧａＡｓ(１００)上へのゲートインシュレーターの原子層堆積（ＡＬＤ）は通常、基板温度２５０〜３５０℃で行われ、該温度でＩｎＡｓ(１００)(３×１)-Ｏが明らかに安定であったことは注目に値する。ＩｎＡｓ(１００)ｃ(４×２)-Ｏに対する同様の不動態化試験は、空気への暴露の後の不良な(１×１)を示したが、約４００℃までの後熱の後、(３×１)ＬＥＥＤが現れた。清浄なＩｎＡｓ(１００)ｃ(８×２)表面の空気への暴露の後には同様の(３×１)層の形成が観察されなかったことから、このことは、ｃ(４×２)-Ｏ構造が(３×１)層の形成を「触媒（catalyze）」するかもしれないことを示している。
【００５２】
以下の実施例は本発明による、ＩｎＧａＡｓ基板を用いた酸化工程を記載する。
【００５３】
ＧａＡｓ(１００)基板ウェハ（約０．５ｍｍの厚さ）の表面から、炭素汚染およびアモルファスな天然表面酸化物が、アルゴンイオンスパッタリングおよび超高真空（ＵＨＶ）チャンバ中での加熱によって取り除かれた。３０分のラスタースパッタリングのあいだ、Ａｒガス圧は１〜３×１０-6ｍｂａｒ、スパッタリング電圧は０．７ｋＶおよび電流は１０ｍＡであり、そして、ＧａＡｓ基板温度は約４００℃であった。このスパッタリングの後、ＧａＡｓ基板は、３０分間１×１０-9ｍｂａｒより小さい真空度中で、約５７０℃まで加熱された。このようなスパッタリング−後熱の６回のサイクルが清浄かつ平坦な表面であって、ＬＥＥＤおよびＳＴＭによって推定される(６×６)構造を有する表面を製造した。ＩｎＧａＡｓ表面を製造するために、インジウムの１〜２単分子層（ＭＬ）が清浄なＧａＡｓ(１００)(６×６)基板表面上に積層され、そして、試料は５００〜５５０℃まで加熱された。これは、ＩｎＧａＡｓ(１００)ｃ(８×２)表面を製造した。この清浄な明確に定義されるＩｎＧａＡｓ(１００)ｃ(８×２)表面が、以下のとおり酸化され、ＩｎＡｓ(１００)ｃ(４×２)-Ｏの場合と同様のｃ(４×２)-Ｏ層をもたらした：初めに、基板温度を、真空条件下、１５分間約５５０℃まで上昇させた。その後、真空チャンバに連結されている、酸素（Ｏ2）ガスラインのリーク弁が開けられ、そして、酸素圧が３〜４×１０-6ｍｂａｒまで上昇させられた。３〜４×１０-6ｍｂａｒの酸素圧および５５０℃での１５分の酸化（ＩｎＧａＡｓ）の後、酸素供給を止める１０秒前に加熱を終了した。ｃ(４×２)結晶構造がＬＥＥＤによって決定された。ＩｎＧａＡｓ表面中のｃ(４×２)-Ｏ層の形成は、インジウム（Ｉｎ）の量がＩｎＧａＡｓ表面層中で増加された場合、ＩｎＡｓの場合と同様に、(３×１)-Ｏ層がＩｎＧａＡｓ中でもまた形成することを明確に示している。
【００５４】
(３×１)-Ｏが常にｃ(４×２)-Ｏよりもより低い温度で形成される、ＩｎＡｓ(１００)ｃ(４×２)-Ｏおよび−(３×１)-Ｏの製造条件に基づいて、(３×１)-ＯはＩｎＧａＡｓ上で５５０℃よりも低い温度で形成すると結論付けられ得る。
【００５５】
ＩｎＰ基板の酸化が以下の実施例に記載されているように実施された。
【００５６】
ＩｎＰ(１００)基板ウェハ（約０．５ｍｍの厚さ）の表面から、炭素汚染およびアモルファスな天然表面酸化物が、アルゴンイオンスパッタリングおよび超高真空（ＵＨＶ）チャンバ中での加熱によって取り除かれた。３０分のラスタースパッタリングのあいだ、Ａｒガス圧は１×１０-6〜３×１０-6ｍｂａｒ、スパッタリング電圧は０．７ｋＶおよび電流は１０ｍＡであり、そして、ＩｎＰ基板温度は約３７０℃であった。スパッタリングの後、ＩｎＰ基板は、３０分間１×１０-9ｍｂａｒより小さい真空度中で、約４７０℃まで加熱された。このようなスパッタリング−後熱の３回のサイクルが清浄かつ平坦な表面であって、ＬＥＥＤおよびＳＴＭによって推定される混合二量体(２×４)構造を有する表面を製造した。この清浄な明確に定義されるＩｎＰ(１００)(２×４)表面が、以下のとおり酸化され、結果的に(２×３)-Ｏ層をもたらした：初めに、ＩｎＰ基板温度を、真空条件下、１５分間約４８０℃まで上昇させた。その後、真空チャンバに連結されている、酸素（Ｏ2）ガスラインのリーク弁が開けられ、そして、酸素圧が３×１０-6〜４×１０-6ｍｂａｒまで上昇させられた。３×１０-6〜４×１０-6ｍｂａｒの酸素圧および約４８０℃の温度での１５分の酸化（ＩｎＰ）の後、酸素供給を止める１０秒前に加熱を終了した。
【００５７】
同一の(２×３)-Ｏ層がまた、７×１０-7〜８×１０-7ｍｂａｒの酸素圧および約４６０℃の温度での１５分の酸化（ＩｎＰ）によっても得られた。(２×３)結晶構造がＬＥＥＤおよびＳＴＭによって決定された。Ｘ線光電子分光（ＸＰＳ）は、５２８、５３１、および５３７ｅＶ結合エネルギーでのＯ１ｓ放出による３つのピークを明らかにした。また、Ｐ２ｐ放出は、１３３および１３８ｅＶでの２つの酸素に関連したピークを示した。
【００５８】
表３は、ＩｎＰ基板の酸化の他の実施例を表している。清浄なＩｎＰ(１００)(２×４)表面の酸化が、約４５０℃で、酸化時間を変えることにより（抵抗加熱電圧および電流は全ての試験Ｉ〜Ｖにおいて１３．０Ｖおよび２．３Ａであった）行われた。全ての場合において、酸素圧は５×１０-7および５×１０-5ｍｂａｒのあいだであった。表３の結果は、４５０℃が純粋な(２×３)-Ｏを得るためには低すぎる温度であることを示している。全ての場合における(２×４)の存在は、多少の清浄なＩｎＰ(１００)(２×４)領域の表面上での存在を示している。
【００５９】
【表３】
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【００６０】
Ｓｎ被膜された表面の酸化が以下のとおり実施された。上に記載したように、ＩｎＡｓ基板表面を洗浄した後、０．５〜２．０ＭＬのスズが、洗浄されたＩｎＡｓ(１００)ｃ(８×２)基板表面上に室温で積層された。このＳｎ被膜表面はその後、３５０〜４２０℃で１５〜３０分間真空中で加熱され、これは、ＬＥＥＤおよびＳＴＭによって推定される、Ｓｎ誘起(１×２)再構成構造を与えた。試料が酸化チャンバに移された後、その温度は４２０℃まで上昇させられた。その後、酸素（Ｏ2）ガスがチャンバ内にリーク弁を介して導入された。３×１０-6〜４×１０-6ｍｂａｒでの１０分間の酸化は、ＩｎＡｓ(１００)(３×３)-ＳｎＯ表面層を製造した。酸化のあいだの基板温度の低下および／または酸素への暴露の増加は、ＩｎＡｓ(１００)(３×１)-ＳｎＯを製造した。
【００６１】
インシュレーター−半導体界面の電子構造は、ＭＯＳＦＥＴトランジスタ適用において重要な役割を果たす。Ｉｎを含有するIII−Ａｓ、III−ＳｂまたはIII−Ｐのベース材料、および、Ｉｎを含有するIII−ＡｓまたはIII−Ｓｂのベース材料上に形成される例えば(３×１)-Ｏなどの、または、Ｉｎ含有III−Ｐベース材料上に形成される例えば(２×３)-Ｏなどの結晶性酸化物層を含む、本発明による基板は、ＭＯＳＦＥＴトランジスタにおけるインシュレーター−半導体界面に使用され得る。本発明の化合物半導体基板を含むＭＯＳＦＥＴトランジスタの構造の例が、図６に示されている。これは、例えばＩｎＡｓ、ＩｎＧａＡｓ、ＩｎＳｂ、ＩｎＧａＳｂまたはIII−ＰなどのＩｎを含有するIII−Ａｓ、III−ＳｂまたはIII−Ｐのチャネル層１、および、前記チャネル層の表面上に形成される結晶性酸化物層２を含む。例えばＳｉＯ2またはＡｌ2Ｏ3であり得るような第２のインシュレーター層３は、酸化物層の表面上に形成される。前記構造はまた、ゲート金属４、ソースコンタクト層５、例えばＡｕＧｅＮｉなどであり得るソース金属６、ドレインコンタクト層７およびＡｕＧｅＮｉのようなドレイン金属８を含む。本発明による結晶性酸化物層は、Ｉｎ含有チャネル中の電子およびホールのためのバリア層として、電荷担体がゲート酸化物に向かってリークしないように作用する。結晶性酸化物層はゲートインシュレーター積層物の重要な部分として機能する。
【００６２】
本願発明は、上記に記載された実施例に限定されるわけではなく、特許請求の範囲中に提示される発明の思想の範囲内で改変され得る。
【図１】
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【図２】
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【図３ａ】
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【図３ｂ】
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【図３ｃ】
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【図４】
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【図５】
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【図６】
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