(57)【特許請求の範囲】
【請求項１】
各スイッチの第1の端部が共通ノード(849)に結合された、動的に構成可能な複数のスイッチ(844a〜d)と、
各抵抗器(848)の第1の端部が、対応するスイッチ(844a〜d)の第2の端部に結合された、複数の抵抗器(848)と、
各端子(811)が抵抗器(848)の対応する第2の端部に結合された、複数の端子(811)と、
各レシーバ(820、821、822、823)が前記複数の端子のうちの2つの端子間に結合された、複数の差動レシーバ(820、821、822、823)とを備え、第1の差動レシーバサブセット(820a、821、822a、823)が第1のタイプの差動信号符号化に使用され、第2の差動レシーバサブセット(820b、822b)が第2のタイプの差動信号符号化に使用され、少なくとも第1の差動レシーバ(820、822)が前記第1と第2の差動レシーバセットの両方によって共有される、レシーバデバイスのための終端網。
【請求項２】
前記第1の差動レシーバサブセットが使用されるのか前記第2の差動レシーバセットが使用されるのかに応じて、前記スイッチのうちの1つまたは複数がオフまたはオンにされる、請求項1に記載のレシーバデバイスのための終端網。
【請求項３】
前記第1の差動レシーバ(820)がD-PHY差動シグナリングとN階乗差動シグナリングとに使用される、請求項1に記載のレシーバデバイスのための終端網。
【請求項４】
前記N階乗差動シグナリングが4階乗差動シグナリングである、請求項3に記載のレシーバデバイスのための終端網。
【請求項５】
前記N階乗差動シグナリングが3階乗差動シグナリングである、請求項3に記載のレシーバデバイスのための終端網。
【請求項６】
D-PHY差動シグナリングを使用するとき、前記終端網がD-PHY低電力(LP)シングルエンドシグナリングモード動作用に構成され、前記動作において、前記スイッチのすべてがオフにされ、出力LP+およびLP-が前記抵抗器の前記第1の端部においてとられる、請求項3に記載のレシーバデバイスのための終端網。
【請求項７】
D-PHY差動シグナリングを使用するとき、前記終端網がD-PHY低電力(LP)シングルエンドシグナリングモード動作用に構成され、前記動作において、前記スイッチのすべてがオフにされ、出力LP+およびLP-が前記複数の端子においてとられる、請求項3に記載のレシーバデバイスのための終端網。
【請求項８】
D-PHY差動シグナリングを使用するとき、前記終端網がD-PHY高速(HS)差動シグナリングモード動作用に構成され、前記動作において、前記スイッチのうちの2つがオンにされ、2つの抵抗器の前記第1の端部間のブリッジングスイッチがオンにされ、出力が前記複数の差動レシーバのサブセットにおいてとられる、請求項3に記載のレシーバデバイスのための終端網。
【請求項９】
N階乗差動シグナリングを使用するとき、前記終端網がN階乗低電力(LP)シングルエンドシグナリングモード動作用に構成され、前記動作において、前記スイッチのすべてがオフにされ、出力LP+およびLP-が前記抵抗器の前記第1の端部においてとられる、請求項3に記載のレシーバデバイスのための終端網。
【請求項１０】
N階乗差動シグナリングを使用するとき、前記終端網がN階乗低電力(LP)シングルエンドシグナリングモード動作用に構成され、前記動作において、前記スイッチのすべてがオフにされ、出力LP+およびLP-が前記複数の端子においてとられる、請求項3に記載のレシーバデバイスのための終端網。
【請求項１１】
N階乗差動シグナリングを使用するとき、前記終端網がN階乗高速(HS)差動シグナリングモード動作用に構成され、前記動作において、前記スイッチのすべてがオンにされ、2つの抵抗器の前記第1の端部間のブリッジングスイッチがオフにされ、出力が前記複数の差動レシーバにおいてとられる、請求項3に記載のレシーバデバイスのための終端網。
【請求項１２】
N階乗差動シグナリングとD-PHY差動シグナリングとを使用するとき、前記複数の差動レシーバのうちの少なくとも2つが共有される、請求項3に記載のレシーバデバイスのための終端網。
【請求項１３】
デバイスによって使用される異なる複数のタイプの差動信号について終端網を共有するための方法であって、
前記デバイスが第1のタイプの差動信号符号化に従って動作することになるのか第2のタイプの差動信号符号化に従って動作することになるのかを確認するステップと、
前記デバイスによって使用される差動信号符号化のタイプに応じて複数の差動レシーバを動的に構成するステップとを含み、第1の差動レシーバサブセットが第1のタイプの差動信号符号化に使用され、第2の差動レシーバサブセットが第2のタイプの差動信号符号化に使用され、少なくとも1つの差動レシーバが前記第1と第2の差動レシーバセットの両方によって共有される、方法。
【請求項１４】
前記第1と第2の差動レシーバセットが、差動信号が受信される際に経由される複数の端子を少なくとも共有する、請求項13に記載の方法。
【請求項１５】
前記第1の差動レシーバサブセットがD-PHY差動シグナリングに使用され、前記第2の差動レシーバサブセットがN階乗差動シグナリングに使用される、請求項13に記載の方法。
【請求項１６】
前記N階乗差動シグナリングが4階乗差動シグナリングである、請求項15に記載の方法。
【請求項１７】
前記N階乗差動シグナリングが3階乗差動シグナリングである、請求項15に記載の方法。
【請求項１８】
N階乗差動シグナリングを使用するとき、前記終端網がN階乗低電力(LP)シングルエンドシグナリングモード動作用に構成される、請求項15に記載の方法。
【請求項１９】
N階乗差動シグナリングを使用するとき、前記終端網がN階乗高速(HS)差動シグナリングモード動作用に構成される、請求項15に記載の方法。
【請求項２０】
レシーバデバイスのための終端網であって、
前記デバイスが第1のタイプの差動信号符号化に従って動作することになるのか第2のタイプの差動信号符号化に従って動作することになるのかを確認するための手段と、
前記デバイスによって使用される差動信号符号化のタイプに応じて複数の差動レシーバを構成するための手段とを備え、第1の差動レシーバサブセットが第1のタイプの差動信号符号化に使用され、第2の差動レシーバサブセットが第2のタイプの差動信号符号化に使用され、少なくとも1つの差動レシーバが前記第1と第2の差動レシーバセットの両方によって共有される、レシーバデバイスのための終端網。
【請求項２１】
前記第1と第2の差動レシーバセットが、差動信号が受信される際に経由される複数の端子を少なくとも共有する、請求項20に記載のレシーバデバイスのための終端網。
【請求項２２】
前記第1の差動レシーバサブセットがD-PHY差動シグナリングに使用され、前記第2の差動レシーバサブセットがN階乗差動シグナリングに使用される、請求項20に記載のレシーバデバイスのための終端網。
【請求項２３】
前記N階乗差動シグナリングが4階乗差動シグナリングである、請求項22に記載のレシーバデバイスのための終端網。
【請求項２４】
前記N階乗差動シグナリングが3階乗差動シグナリングである、請求項22に記載のレシーバデバイスのための終端網。
【請求項２５】
N階乗差動シグナリングを使用するとき、前記終端網がN階乗低電力(LP)シングルエンドシグナリングモード動作用に構成される、請求項22に記載のレシーバデバイスのための終端網。
【請求項２６】
N階乗差動シグナリングを使用するとき、前記終端網がN階乗高速(HS)差動シグナリングモード動作用に構成される、請求項22に記載のレシーバデバイスのための終端網。
【発明の詳細な説明】
【技術分野】
【０００１】
米国特許法第119条による優先権の主張
本特許出願は、本出願の譲受人に譲渡され、参照により本明細書に明示的に組み込まれる、2013年3月15日に出願された「Sharing Hardware Resources Between D-PHY And N-Factorial Termination Networks」という名称の米国仮出願第61/787,622号に対する優先権を主張する。
【０００２】
本開示は、異なる複数のタイプのマルチワイヤ差動シグナリングデータ転送に使用される終端網/回路を再使用することに関する。
【背景技術】
【０００３】
多信号データ転送においては、差動シグナリングを使用して、対になった2つのワイヤ/導線上で相補的な信号を送ることによって情報が送信されることがあり、この場合、情報は、対になったワイヤ/導線の間の差によって搬送される。たとえば、モバイルインダストリープロセッサインターフェース(MIPI(登録商標):Mobile Industry Processor Interface)アライアンスは、モバイルデバイス内部の構成要素間の通信相互接続のための、フレキシブルで低コストで高速なシリアルインターフェース解決法として、D-PHY仕様を定義している。
【０００４】
しかし、同数またはより少数の導線を介した、より効率的な差動信号送信方法が開発されるのに伴い、レガシー差動シグナリング規格と、より新しい差動シグナリング技法との両方をサポートできることが有利であろう。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
したがって、レシーバ回路のサイズを最小化するためにハードウェアリソースを再使用して、レガシー差動シグナリング規格とより新しい差動シグナリング技法との両方をサポートする、効率的なレシーバ/トランスミッタ終端網/回路が必要とされている。
【課題を解決するための手段】
【０００６】
レシーバデバイスのための終端網が提供される。終端網は、動的に構成可能な複数のスイッチを備え、各スイッチの第1の端部は、共通ノードに結合される。加えて、複数の抵抗器の各抵抗器の第1の端部が、対応するスイッチの第2の端部に結合されてよい。終端網はまた、複数の端子を備えてよく、各端子は、抵抗器の対応する第2の端部に結合される。複数の差動レシーバの各レシーバが、複数の端子のうちの2つの端子間に結合されてよく、第1の差動レシーバサブセットが、第1のタイプの差動信号符号化に使用され、第2の差動レシーバサブセットが、第2のタイプの差動信号符号化に使用され、少なくとも第1の差動レシーバが、第1と第2の差動レシーバセットの両方によって共有される。
【０００７】
第1の差動レシーバサブセットが使用されるのか第2の差動レシーバセットが使用されるのかに応じて、スイッチのうちの1つまたは複数がオフまたはオンにされる。一実施例では、第1の差動レシーバは、D-PHY差動シグナリングとN階乗差動シグナリングとに使用される。別の実施例では、請求項3の、レシーバデバイスのための終端網において、N階乗差動シグナリングは、4階乗差動シグナリングである。N階乗差動シグナリングは、3階乗差動シグナリングである。D-PHY差動シグナリングを使用するとき、終端網は、D-PHY低電力(LP)シングルエンドシグナリングモード動作用に構成されてよく、この動作では、スイッチのすべてがオフにされ、出力LP+およびLP-は抵抗器の第1の端部においてとられる。D-PHY差動シグナリングを使用するとき、終端網は、D-PHY低電力(LP)シングルエンドシグナリングモード動作用に構成されてよく、この動作では、スイッチのすべてがオフにされ、出力LP+およびLP-は複数の端子においてとられる。
【０００８】
D-PHY差動シグナリングを使用するとき、終端網は、D-PHY高速(HS)差動シグナリングモード動作用に構成されてよく、この動作では、スイッチのうちの2つがオンにされ、2つの抵抗器の第1の端部間のブリッジングスイッチがオンにされ、出力は複数の差動レシーバのサブセットにおいてとられる。N階乗差動シグナリングを使用するとき、終端網は、N階乗低電力(LP)シングルエンドシグナリングモード動作用に構成されてよく、この動作では、スイッチのすべてがオフにされ、出力LP+およびLP-は抵抗器の第1の端部においてとられる。N階乗差動シグナリングを使用するとき、終端網は、N階乗低電力(LP)シングルエンドシグナリングモード動作用に構成されてよく、この動作では、スイッチのすべてがオフにされ、出力LP+およびLP-は複数の端子においてとられる。N階乗差動シグナリングを使用するとき、終端網は、N階乗高速(HS)差動シグナリングモード動作用に構成されてよく、この動作では、スイッチのすべてがオンにされ、2つの抵抗器の第1の端部間のブリッジングスイッチがオフにされ、出力は複数の差動レシーバにおいてとられる。N階乗差動シグナリングとD-PHY差動シグナリングとを使用するとき、複数の差動レシーバのうちの少なくとも2つが共有されてよい。
【０００９】
デバイスによって使用される異なる複数のタイプの差動信号について終端網を共有するための方法もまた提供される。デバイスが第1のタイプの差動信号符号化に従って動作することになるのか、第2のタイプの差動信号符号化に従って動作することになるのかが確認される。デバイスによって使用される差動信号符号化のタイプに応じて、複数の差動レシーバが動的に構成されてよく、第1の差動レシーバサブセットが、第1のタイプの差動信号符号化に使用され、第2の差動レシーバサブセットが、第2のタイプの差動信号符号化に使用され、少なくとも1つの差動レシーバが、第1と第2の差動レシーバセットの両方によって共有される。第1と第2の差動レシーバセットは、差動信号が受信される際に経由される複数の端子を少なくとも共有する。
【００１０】
第1の差動レシーバサブセットは、D-PHY差動シグナリングに使用されてよく、第2の差動レシーバサブセットは、N階乗差動シグナリングに使用される。一実施例では、N階乗差動シグナリングは、4階乗差動シグナリングとすることができる。別の実施例では、N階乗差動シグナリングは、3階乗差動シグナリングとすることができる。N階乗差動シグナリングを使用するとき、終端網は、N階乗低電力(LP)シングルエンドシグナリングモード動作用に構成されてよい。N階乗差動シグナリングを使用するとき、終端網は、N階乗高速(HS)差動シグナリングモード動作用に構成されてよい。
【００１１】
以下に示される詳細な説明が図面とともに読まれるとき、様々な特徴、性質、および利点が明らかになるであろう。図面全体を通して、同じ参照文字は対応するものを識別する。
【図面の簡単な説明】
【００１２】
【図１】D-PHY差動シグナリングシステムを示す図である。
【図２】D-PHYレシーバシステムの構成要素をさらに示す図である。
【図３】N階乗差動シグナリングシステムを示す図である。
【図４】4階乗差動シグナリングのための4ワイヤ四面体終端網を示す図である。
【図５】4階乗差動シグナリングシステムのための例示的なレシーバ回路(または終端網)を示す図である。
【図６】4レーンD-PHYレシーバおよび図5の4階乗差動シグナリングレシーバ回路の、構成要素を示す図である。
【図７】4レーンD-PHYレシーバおよび4階乗差動シグナリングレシーバ回路の、共有可能部分を示す図である。
【図８】図7の4レーンD-PHYレシーバと4階乗差動シグナリングレシーバ回路との中の同じまたは等価な回路を、結合されたレシーバ回路中でどのように共有できるかを示す図である。
【図９】どのように図8の第1の結合されたレシーバ回路をD-PHY低電力(LP)(シングルエンドシグナリング)モード動作ならびにD-PHY高速(HS)(差動シグナリング)モード動作用に構成できるかを示す図である。
【図１０】どのように図8の第1の結合されたレシーバ回路を4階乗低電力(LP)(シングルエンドシグナリング)モード動作ならびに4階乗高速(HS)(差動シグナリング)モード動作用に構成できるかを示す図である。
【図１１】4レーンD-PHYレシーバおよび3階乗差動シグナリングレシーバ回路の、構成要素を示す図である。
【図１２】図11の4レーンD-PHYレシーバ104および3階乗差動シグナリングレシーバ回路の、共有可能部分を示す図である。
【図１３】どのように図12の4レーンD-PHYレシーバと3階乗差動シグナリングレシーバ回路とを第1、第2、および第3の結合されたレシーバ回路に結合できるかを示す図である。
【図１４】どのように図13の第1の結合されたレシーバ回路、第2の結合されたレシーバ回路、および第3の結合されたレシーバ回路をD-PHYモード動作用に構成できるかを示す図である。
【図１５】どのように第1、第2、および第3の結合されたレシーバ回路を3階乗モード動作用に構成できるかを示す図である。
【図１６】D-PHYトランスミッタシステムの構成要素をさらに示す図である。
【図１７】4階乗差動シグナリングシステムのための例示的なドライバ回路(または終端網)を示す図である。
【図１８】4レーンD-PHYトランスミッタおよび4階乗差動シグナリングドライバ回路(または終端網)の、構成要素を示す図である。
【図１９】4レーンD-PHYトランスミッタ(図1)および図18の4階乗差動シグナリングドライバ回路の、共有可能部分を示す図である。
【図２０】結合されたドライバ回路(図19からの)を、どのようにD-PHYモード動作用に構成できるかを示す図である。
【図２１】結合されたドライバ回路(図19からの)を、どのようにD-PHYモード動作用に構成できるかを示す図である。
【図２２】どのように第1の結合されたドライバ回路(図19からの)を4階乗モード動作用に構成できるかを示す図である。
【図２３】どのように第2の結合されたドライバ回路(図19からの)を4階乗モード動作用に構成できるかを示す図である。
【図２４】3階乗差動シグナリングシステムのための例示的なドライバ回路を示す図である。
【図２５】図1の4レーンD-PHYトランスミッタおよび図24の3つの3階乗差動シグナリングドライバ回路の、共有構成要素を示す図である。
【図２６】結合されたドライバ回路(図25からの)を、どのようにD-PHYモード動作用に構成できるかを示す図である。
【図２７】結合されたドライバ回路(図25からの)を、どのようにD-PHYモード動作用に構成できるかを示す図である。
【図２８】結合されたドライバ回路(図25からの)を、どのようにD-PHYモード動作用に構成できるかを示す図である。
【図２９】結合されたドライバ回路(図25からの)を、どのように3階乗モード動作用に構成できるかを示す図である。
【図３０】結合されたドライバ回路(図25からの)を、どのように3階乗モード動作用に構成できるかを示す図である。
【図３１】結合されたドライバ回路(図25からの)を、どのように3階乗モード動作用に構成できるかを示す図である。
【図３２】デバイスによって使用される異なる複数のタイプの差動信号について終端網を共有するための方法を示す図である。
【発明を実施するための形態】
【００１３】
以下の説明では、本開示の様々な態様の完全な理解をもたらすために、具体的な詳細を提供する。しかし、これらの具体的な詳細がなくてもこれらの態様を実践できることは、当業者には理解されるであろう。たとえば、態様を不必要に詳細にして不明瞭にするのを回避するために、回路がブロック図で示されることがある。他の事例では、本開示の態様を不明瞭にしないために、よく知られている回路、構造、および技法は詳細に図示されないことがある。
【００１４】
概観
D-PHY差動シグナリングとN階乗差動シグナリングとのためにレシーバ回路(または終端網)を再使用する方法が提供される。動的に構成可能な複数のスイッチの各々の第1の端部が、共通ノードに結合される。複数の抵抗器の各々の第1の端部が、対応するスイッチの第2の端部に結合される。複数の端子が差動信号を受け取り、各端子は、抵抗の対応する第2の端部に結合される。複数の差動レシーバの各々が、終端網の2つの端子間に結合され、第1の差動レシーバおよび第2の差動レシーバが、同じ2つの端子に結合され、第1の差動レシーバは、差動信号が第1のタイプの差動信号符号化を使用するときに使用され、第2の差動レシーバは、差動信号が第2のタイプの差動信号符号化を使用するときに使用される。
【００１５】
D-PHY差動シグナリング
図1に、D-PHY差動シグナリングシステムを示す。トランスミッタデバイス102が、複数の差動ドライバ108を備えてよく、各差動ドライバ108は、ワイヤ/導線の対106a/106b、106c/106d、106e/106f、および106g/106hに結合される。レシーバデバイス104が、複数の差動レシーバ110を備えてよく、各差動レシーバ110は、ワイヤ/導線の対106a/106b、106c/106d、106e/106f、および106g/106hのうちの1つに結合される。抵抗器R 120が、ワイヤ/導線の各対106a/106b、106c/106d、106e/106f、および106g/106hの間に存在してよい。トランスミッタデバイス102は、入力ビット118を受け取り、これらを差動信号に符号化し、これらを、差動信号として、差動ドライバ108を介しワイヤ/導線の各対106a/106b、106c/106d、106e/106f、および106g/106hを経由してレシーバデバイス104に送信する。レシーバデバイス104は、ワイヤ/導線の各対106a/106b、106c/106d、106e/106f、および106g/106hを経由し差動レシーバ110を介して差動信号を受信し、差動信号を復号し、出力ビット120を提供する。この典型的な差動シグナリングシステムでは、n本のワイヤおよびn/2個のドライバ/レシーバが使用され、これらは、1サイクル当たり2(n/2)個までの状態(またはn/2ビット)を表すことができる。加えて、専用のワイヤ対112a/112bが、クロック信号(CLK)に使用される。すなわち、差動ドライバ114が、クロック(CLK)を受け取り、これを、差動クロック信号として、専用のワイヤ対112a/112bを介して送信する。差動レシーバ116が、差動クロック信号を受信し、クロック(CLK)信号を提供する。
【００１６】
図2に、D-PHYレシーバシステムの構成要素をさらに示す。このレシーバシステム(レシーバ回路204)は、図1のレシーバデバイス104の一実施例を示すことができる。レシーバ回路204は、異なる複数のモードで動作するように構成可能とすることができる。たとえば、レシーバ回路204は、たとえばD-PHY差動シグナリング(たとえばD-PHY高速モード)および/またはD-PHYシングルエンドシグナリング(D-PHY低電力(LP)モード)に使用されてよい。レシーバ回路204は、導線の対106a/106b、106c/106d、106e/106f、106g/106h、および112a/112bに結合され得る複数の差動レシーバ210a、210b、210c、210d、および216を備えてよい。加えて、複数のスイッチ218aおよび218bが、レシーバ回路204をD-PHY差動シグナリング動作またはD-PHYシングルエンドシグナリング動作のいずれかに向けて構成する働きをすることができる。D-PHY差動シグナリング動作に使用されるときは、差動信号219a、219b、219c、219d、および221が、差動レシーバ210a、210b、210c、210d、および216の出力である。D-PHYシングルエンドシグナリング動作に使用されるときは、出力信号222a/222b、224a/224b、226a/226b、228a/228b、および230a/230bが、複数のノード220aおよび220b(これらはシングルエンドレシーバ211a、211b、211c、211d、および217と考えることができる)の各々における出力である。スイッチ218aおよび218bの構成については、図5〜図15でより詳細に論じる。
【００１７】
N階乗差動シグナリング
図3に、N階乗差動シグナリングシステムを示す。トランスミッタデバイス302が、d-nインターフェース312に結合された複数のドライバ308を備えてよく、d-nインターフェース312は、複数のワイヤ/導線306a、306b、306c、および306dに結合される。レシーバデバイス304は、複数のワイヤ/導線306a、306b、306c、および306dに結合されたn-dインターフェース314と、複数のレシーバ310とを備えてよい。この手法では、n×R終端網316が、トランスミッタデバイス302におけるドライバ308およびd-nインターフェース312と、レシーバデバイス304におけるn-dインターフェース314およびレシーバ310とによって実現されてよく、それにより、ワイヤ/導線306a、306b、306c、および306dを介して差動信号をより効率的に伝送することができる。
【００１８】
トランスミッタデバイス302は、生シンボル入力318を受け取り、これらを差動信号に符号化し、これらを、ワイヤ/導線306a、306b、306c、および306dの組合せを介してレシーバデバイス304に送信する。レシーバデバイス304は、ワイヤ/導線306a、306b、306c、および306dを介して差動信号を受信し、差動信号を復号し、生シンボル出力320を提供する。
【００１９】
この終端網316の差動シグナリングシステムでは、n本のワイヤが使用され、これらのワイヤは、1サイクル当たりn!個の状態(またはlog2n!ビット)を送信することができる。これは、図1および図2の典型的な差動シグナリングシステムよりも大幅に効率的である。本明細書で使用および記述される「終端網」という用語は、ドライバおよび/またはレシーバ間の、抵抗器要素の配置および/または構成を指し、この「終端網」は、導線/ワイヤの、および/またはマッチング終端(信号反射を回避/最小化するために導線/ワイヤとともに使用されることがある)の、特性インピーダンスとは異なることに留意されたい。したがって、「終端網」は、導線/ワイヤ側ではなく、ドライバ/レシーバ側に存在する。
【００２０】
図4に、4階乗差動シグナリングのための4ワイヤ四面体終端網402を示す。四面体終端網402は、4つの頂点ノードA 404a、ノードB 404b、ノードC 404c、およびノードD 404dを有するものとして示すことができ、各頂点は、終端抵抗器R 406a、406b、406c、および406dの一方の端部に接続し、すべての終端抵抗器Rの他方の端部は、ノードOで共に結合される。各頂点ノードA 404a、ノードB 404b、ノードC 404c、およびノードD 404dは、導線(たとえば、図3の導線306a、306b、306c、および306d)に結合して、そのような導線を介して差動信号を送信および/または受信することができる。四面体終端網402の6つのエッジは、頂点線AB、CD、AC、AD、CB、およびDBから画定されてよい。これらのエッジの各々は、1つの差動ドライバ408a、408b、408c、408d、408e、および408f(差動トランスミッタまたはドライバと、差動レシーバとを備える)を有する。各終端抵抗器Rは、差動ドライバのうちの3つに結合される。ここで、各差動ドライバ408a、408b、408c、408d、408e、および408fは、差動ドライバ/トランスミッタと、差動シンク/レシーバとを備えてよい。
【００２１】
D-PHYおよびN階乗差動シグナリングシステムのための共有レシーバ回路
図5に、4階乗差動シグナリングシステムのための例示的なレシーバ回路(または終端網)を示す。この実施例では、2つのレシーバ回路502および504が示されており、各レシーバ回路は4つの導線に結合することができる。第1のレシーバ回路502は、ノードA 404a、ノードB 404b、ノードC 404c、およびノードD 404dを備えてよく、各ノードA、B、C、およびDは抵抗器R 406a、406b、406c、および406dに結合され、これらの抵抗器は共通ノードOに結合される。同様に、本明細書では、図4の終端網のレシーバ408a、408b、408c、408d、408e、および408fもまた示されている。
【００２２】
図6に、4レーンD-PHYレシーバ104ならびに図5の4階乗差動シグナリングレシーバ回路502および504の、構成要素を示す。ここで理解できるように、4レーンD-PHYレシーバ104によって使用されるのと同じ8つの導線(またはピン)が、2つの4階乗差動シグナリングレシーバ回路502および504によって使用され得る。たとえば、D0+/D0-およびD1+/D1-に結合される第1の導線セットが、第1のレシーバ回路502のノード1A、1B、1C、および1Dにも結合され得る。同様に、D2+/D2-およびD3+/D3-に結合される第2の導線セットが、第2のレシーバ回路504のノード2A、2B、2C、および2Dにも結合され得る。4レーンD-PHYレシーバ104およびその構成要素は、図2のレシーバ回路204と等価であることを理解されたい。
【００２３】
図7に、4レーンD-PHYレシーバ104ならびに図5の4階乗差動シグナリングレシーバ回路502および504の、共有可能部分を示す。ここで、D-PHYレシーバ104中の第1のレシーバ回路702aおよび702bは、4階乗の第1のレシーバ回路502中の第2のレシーバ回路712aおよび712bと同じ構造、配置、および構成要素を有する。D-PHYレシーバ104中の第3のレシーバ回路704aおよび704bは、4階乗の第1のレシーバ回路502中の第4のレシーバ回路714aおよび714bと同じ構造、配置、および構成要素を有する。D-PHYレシーバ104中の第5のレシーバ回路706aおよび706bは、4階乗の第2のレシーバ回路504中の第6のレシーバ回路716aおよび716bと同じ構造、配置、および構成要素を有する。D-PHYレシーバ104中の第7のレシーバ回路708aおよび708bは、4階乗の第2のレシーバ回路504中の第8のレシーバ回路718aおよび718bと同じ構造、配置、および構成要素を有する。
【００２４】
図8に、図7の4レーンD-PHYレシーバ104と4階乗差動シグナリングレシーバ回路502および504との中の同じまたは等価な回路を、結合されたレシーバ回路802/804中でどのように共有できるかを示す。ここで、第1の結合されたレシーバ回路802は、第1のレシーバ回路702a/702bと第2のレシーバ回路712a/712bとを結合する。第1の結合されたレシーバ回路802はまた、第3のレシーバ回路704a/704bと第4のレシーバ回路714a/714bとを結合する。同じく、第2の結合されたレシーバ回路804は、第5のレシーバ回路706a/706bと第6のレシーバ回路716a/716bとを結合する。第2の結合されたレシーバ回路804はまた、第7のレシーバ回路708a/708bと第8のレシーバ回路718a/718bとを結合する。第1の結合されたレシーバ回路802および第2の結合されたレシーバ回路804の様々な電気経路を動的に開閉するために、スイッチのセットが存在することに留意されたい。
【００２５】
4レーンD-PHYレシーバ104、ならびに4階乗差動シグナリングレシーバ回路502および504は、終端網と考えることができる。終端網は、動的に構成可能な複数のスイッチ844、845、846、および847と、複数の抵抗器848および850と、複数の端子1A、1B、1C、1D、2A、2B、2C、および2Dと、複数のレシーバ820、822、821、823、825、および827、830、832、831、833、835、および837とを備えてよい。ノード/端子1A 811a、1B 811b、1C 811c、1D 811d、2A 813a、2B 813b、2C 813c、および/または2D 813dの各々は、異なる導線/ワイヤに結合されてよい。各スイッチ844および/または846の第1の端部は、共通ノード849、851に結合される。各抵抗器の第1の端部は、対応するスイッチの第2の端部に結合される。各端子は、抵抗器の対応する第2の端部に結合される。各レシーバは、終端網の2つの端子間に結合される。第1および第2の結合されたレシーバ回路802および804の各々の中のブリッジングスイッチ845または847は、2つの抵抗器の第1の端部を橋絡する働きをする。そのようなブリッジングスイッチ845または847は、スイッチ844/846を開いて2つまたはそれ以上の抵抗器を共通ノードから切断することによって、共通ノードを迂回することを可能にする。
【００２６】
差動レシーバの第1のサブセット820a、821、822a、823は、第1のタイプの差動信号符号化に使用されてよく、差動レシーバの第2のサブセット820b、822bは、第2のタイプの差動信号符号化に使用されてよい。少なくとも1つの差動レシーバ820、822は、差動レシーバの第1と第2のセットの両方によって共有される。差動レシーバの第1のサブセットが使用されるのか差動レシーバの第2のサブセットが使用されるのかに応じて、スイッチ844および846のうちの1つまたは複数がオフまたはオンにされる。レシーバ820a、820b、822a、822b、830a、830b、832a、832bは、別個または個別のレシーバとして示されているが、対になったレシーバは、単一のレシーバに結合されてもよいことに留意されたい。たとえば、レシーバ820aおよび820bは単一の共有レシーバであってもよく、レシーバ822aおよび822bは単一の共有レシーバであってもよく、レシーバ830aおよび830bは単一の共有レシーバであってもよく、レシーバ832aおよび832bは単一の共有レシーバであってもよい。これらのレシーバ820、822、830、および832は、第1または第2のいずれかのタイプの差動信号符号化に従って動作するように構成可能とすることができる。
【００２７】
図9に、どのように図8の第1の結合されたレシーバ回路802をD-PHY低電力(LP)(シングルエンドシグナリング)モード動作902aならびにD-PHY高速(HS)(差動シグナリング)モード動作902bに向けて構成できるかを示す。D-PHY低電力(LP)(シングルエンドシグナリング)動作モード902aの場合、スイッチ844a、844b、844c、844d、および845はすべてオフにされ(たとえば、開かれるかまたは切断され)、出力LP+およびLP-は、抵抗器の第1の端部においてとられる。別法として、出力LP+およびLP-は、ノード/端子1A、1B、1C、1D、2A、2B、2C、および/または2Dにおいてとられてもよい。D-PHY高速(HS)(差動シグナリング)動作モード902bの場合、スイッチ844a、844b、845はすべてオンにされ(たとえば、閉じられるかまたは接続され)、スイッチ844cおよび844dはオフにされ(たとえば、開かれるかまたは切断され)、出力は、レシーバ820bおよび822bにおいてとられる。
【００２８】
図10に、どのように図8の第1の結合されたレシーバ回路802を4階乗低電力(LP)(シングルエンドシグナリング)モード動作1002aならびに4階乗高速(HS)(差動シグナリング)モード動作1002bに向けて構成できるかを示す。4階乗低電力(LP)(シングルエンドシグナリング)モード動作1002aの場合、スイッチ844a、844b、844c、844d、および845はすべてオフにされ(たとえば、開かれるかまたは切断され)、出力LP+およびLP-は、抵抗器の第1の端部においてとられる。4階乗高速(HS)(差動シグナリング)動作モード1002bの場合、スイッチ844a、844b、844c、および844dはすべてオンにされ(たとえば、閉じられるかまたは接続され)、スイッチ845はオフにされ(たとえば、開かれるかまたは切断され)、出力は、レシーバ820a、822a、821、823、825、および827においてとられる。
【００２９】
図11に、4レーンD-PHYレシーバ104ならびに3階乗差動シグナリングレシーバ回路1102、1104、および1106の、構成要素を示す。ここで理解できるように、4レーンD-PHYレシーバ104によって使用されるのと同じ9つの導線(またはピン)が、3つの3階乗差動シグナリングレシーバ回路1102、1104、および1106によって使用され得る。たとえば、D0+/D0-およびD1+に結合される第1の導線セットが、第1のレシーバ回路1102のノード1A、1B、および1Cにも結合され得る。同様に、D2+/D2-およびD3+に結合される第2の導線セットが、第2のレシーバ回路1104のノード2A、2B、および2Cにも結合され得る。同じく、D3-およびCLK+/CLK-に結合される第3の導線セットが、第3のレシーバ回路1106のノード3C、3A、および3Bにも結合され得る。
【００３０】
図7と同様、図12に、図11の4レーンD-PHYレシーバ104ならびに3階乗差動シグナリングレシーバ回路1102、1104、および1106の、共有可能部分を示す。
【００３１】
図8と同様、図13に、どのように図12の4レーンD-PHYレシーバ104と3階乗差動シグナリングレシーバ回路1102、1104、および1106とを第1、第2、および第3の結合されたレシーバ回路1302、1304、および1306に結合できるかを示す。
【００３２】
図9と同様、図14に、どのように図13の第1の結合されたレシーバ回路1302、第2の結合されたレシーバ回路1304、および第3の結合されたレシーバ回路1306をD-PHYモード動作用に構成できるかを示す。この実施例では、第1、第2、および第3の結合されたレシーバ回路1302、1304、および1306は、D-PHY高速(HS)差動シグナリング動作モード(図9と同様)に向けて構成されるものとして示されている。
【００３３】
図10と同様、図15に、どのように第1、第2、および第3の結合されたレシーバ回路1302、1304、および1306を3階乗モード動作用に構成できるかを示す。この実施例では、第1、第2、および第3の結合されたレシーバ回路1302、1304、および1306は、3階乗高速(HS)差動シグナリング動作モード(図10と同様)に向けて構成されるものとして示されている。
【００３４】
D-PHYおよびN階乗差動シグナリングシステムのための共有トランスミッタ回路
図5〜図15に示された、D-PHYおよびN階乗差動シグナリングシステムのためのレシーバ回路(または終端網)の共有と同様、D-PHYおよびN階乗差動シグナリングシステムのためのトランスミッタ回路(または終端網)もまた、結合および/または共有することができる。
【００３５】
図16に、D-PHYトランスミッタシステムの構成要素をさらに示す。このトランスミッタシステムは、図1のトランスミッタデバイス102の一実施例を示すことができる。トランスミッタ回路1604は、異なる複数のモードで動作するように構成可能とすることができる。たとえば、トランスミッタ回路1604は、たとえばD-PHY差動シグナリング(たとえばD-PHY高速モード)および/またはD-PHYシングルエンドシグナリング(D-PHY低電力(LP)モード)に使用されてよい。トランスミッタ回路1602は、複数の差動ドライバ1608a、1608b、1608c、1608d、および1614を含む第1のドライバセット1612と、シングルエンドドライバ1622a、1622b、1622c、1622d、および1620を含む第2のドライバセット1610とを備えてよく、これらのドライバは、導線106a/106b、106c/106d、106e/106f、106g/106h、および112a/112bにそれぞれ結合されてよい。差動ドライバ1614は、クロック(CLK)信号を入力として受け取り、これを、差動クロック信号として、専用のワイヤ対112a/112bを介して送信する。D-PHY差動シグナリング動作に使用されるときは、差動ドライバ1608a、1608b、1608c、および1608dが、データ信号を受け取ることができ、各データ信号を、差動データ信号として、対応するワイヤ対106a/106b、106c/106d、106e/106f、および106g/106hを介して送信する。D-PHYシングルエンドシグナリング動作に使用されるときは、シングルエンドドライバ1622a、1622b、1622c、1622d、および1620が、対応するワイヤ106a/106b、106c/106d、106e/106f、106g/106h、および112a/112bを介してシグナリングする。図17〜図30で、ドライバの構成についてより詳細に論じる。
【００３６】
図17に、4階乗差動シグナリングシステムのための例示的なドライバ回路(または終端網)を示す。この実施例では、2つのドライバ回路1702および1704が示されており、各ドライバ回路は4つの導線に結合される。各ドライバ回路1702および1704は、差動ドライバのセット1612およびシングルエンドドライバのセット1610(またはその一部)を備えてよいことに留意されたい。各差動ドライバ1608'または1608"は、構成可能または切替可能な電流源によって表されていることに留意されたい。
【００３７】
図18に、図1の4レーンD-PHYトランスミッタ102ならびに図17の4階乗差動シグナリングドライバ回路1702および1704(または終端網)の、構成要素を示す。ここで理解できるように、4レーンD-PHYトランスミッタ102によって使用されるのと同じ8つの導線(またはピン)が、2つの4階乗差動シグナリングドライバ回路1702および1704によって使用され得る。
【００３８】
図19に、図18の4レーンD-PHYトランスミッタ102ならびに4階乗差動シグナリングドライバ回路1702および1704の、共有可能部分を示す。
【００３９】
図20および21に、結合されたドライバ回路(図19からの)を、どのようにD-PHYモード動作用に構成できるかを示す。図20には、第1の差動ドライバ対について、どのようにドライバ間の正味電流フローを論理「0」または論理「1」として解釈できるかを示す。図21には、第2の差動ドライバ対について、どのようにドライバ間の正味電流フローを論理「0」または論理「1」として解釈できるかを示す。
【００４０】
図22および図23に、結合されたドライバ回路(図19からの)を、どのように4階乗モード動作用に構成できるかを示す。
【００４１】
図24に、3階乗差動シグナリングシステムのための例示的なドライバ回路を示す。この実施例では、3つのドライバ回路2402、2404、および2406が示されており、各ドライバ回路は3つの導線に結合される。
【００４２】
図25に、4レーンD-PHYトランスミッタ102ならびに図24の3つの3階乗差動シグナリングドライバ回路2402、2404、および2406の、共有構成要素を示す。ここで理解できるように、4レーンD-PHYトランスミッタ102によって使用されるのと同じ9つの導線(またはピン)が、3つの3階乗差動シグナリングドライバ回路2402、2404、および2406によって使用され得る。
【００４３】
図26、図27、および図28に、結合されたドライバ回路(図25からの)を、どのようにD-PHYモード動作用に構成できるかを示す。
【００４４】
図29、図30、および図31に、結合されたドライバ回路(図25からの)を、どのように3階乗モード動作用に構成できるかを示す。
【００４５】
図32に、デバイスによって使用される異なる複数のタイプの差動信号について終端網を共有するための方法を示す。最初に、デバイスが第1のタイプの差動信号符号化に従って動作することになるのか、第2のタイプの差動信号符号化に従って動作することになるのかが確認される(3202)。たとえば、これは、動的に行われてもよく、または、セットアップされた線/ピンなどであってもよい。次いで、デバイスによって使用される差動信号符号化のタイプに応じて、複数の差動レシーバが動的に構成され、第1の差動レシーバサブセットが第1のタイプの差動信号符号化に使用され、第2の差動レシーバサブセットが第2のタイプの差動信号符号化に使用され、少なくとも1つの差動レシーバが、第1と第2の差動レシーバセットの両方によって共有される(3204)。第1と第2の差動レシーバセットは、差動信号が受信される際に経由される複数の端子を少なくとも共有する。
【００４６】
第1の差動レシーバサブセットは、D-PHY差動シグナリングに使用されてよく、第2の差動レシーバサブセットは、N階乗差動シグナリングに使用されてよい。N階乗差動シグナリングは、4階乗差動シグナリングとすることができる。N階乗差動シグナリングは、3階乗差動シグナリングとすることができる。N階乗差動シグナリングを使用するとき、終端網は、N階乗低電力(LP)シングルエンドシグナリングモード動作用に構成されてよい。N階乗差動シグナリングを使用するとき、終端網は、N階乗高速(HS)差動シグナリングモード動作用に構成されてよい。
【００４７】
各図に示される構成要素、ステップ、特徴、および/または機能のうちの1つまたは複数は、単一の構成要素、ステップ、特徴、もしくは機能に再構成および/もしくは結合されてもよく、または複数の構成要素、ステップ、もしくは機能において具体化されてもよい。本明細書に開示される新規な特徴を逸脱することなく、追加の要素、構成要素、ステップ、および/または機能が加えられてもよい。各図に示される装置、デバイス、および/または構成要素は、各図で説明される方法、特徴、またはステップのうちの1つまたは複数を実施するように構成され得る。本明細書で説明される新規なアルゴリズムもまた、効率的にソフトウェアにおいて実現されることおよび/またはハードウェアに組み込まれることが可能である。
【００４８】
また、実施形態は、フローチャート、流れ図、構造図、またはブロック図として描かれるプロセスとして説明される場合があることに留意されたい。フローチャートは動作を連続的なプロセスとして記述する場合があるが、動作の多くは、並行してまたは同時に実施されてもよい。加えて、動作の順序は再構成され得る。プロセスは、その動作が完了したときに終了する。プロセスは、メソッド、関数、プロシージャ、サブルーチン、サブプログラムなどに対応する場合がある。プロセスが関数に対応するとき、その終了は、関数が呼出し元関数またはメイン関数に戻ることに対応する。
【００４９】
さらに、実施形態は、ハードウェア、ソフトウェア、ファームウェア、ミドルウェア、マイクロコード、またはこれらの任意の組合せによって実現され得る。ソフトウェア、ファームウェア、ミドルウェア、またはマイクロコードにおいて実現されるときは、必要なタスクを実施するためのプログラムコードまたはコードセグメントは、記憶媒体や他の記憶装置など、機械可読媒体に記憶され得る。プロセッサが、必要なタスクを実施することができる。コードセグメントは、プロシージャ、関数、サブプログラム、プログラム、ルーチン、サブルーチン、モジュール、ソフトウェアパッケージ、クラス、または、命令もしくはデータ構造もしくはプログラムステートメントの任意の組合せ、を表す場合がある。コードセグメントは、情報、データ、引数、パラメータ、またはメモリ内容の引渡しおよび/または受領によって、別のコードセグメントまたはハードウェア回路に結合される場合がある。情報、引数、パラメータ、データなどは、メモリ共有、メッセージ引渡し、トークン引渡し、ネットワーク送信など、任意の適切な手段を介して、引渡し、転送、または送信されることが可能である。
【００５０】
本明細書に開示される例との関連で説明される様々な例示的な論理ブロック、モジュール、回路、要素、および/または構成要素は、本明細書で説明される機能を実施するように設計された、汎用プロセッサ、ディジタル信号プロセッサ(DSP)、特定用途向け集積回路(ASIC)、フィールドプログラマブルゲートアレイ(FPGA)もしくは他のプログラム可能ロジック構成要素、ディスクリートゲートもしくはトランジスタロジック、ディスクリートハードウェア構成要素、またはこれらの任意の組合せを用いて、実現または実施され得る。汎用プロセッサはマイクロプロセッサであってよいが、代替として、プロセッサは、任意の従来型プロセッサ、コントローラ、マイクロコントローラ、または状態機械であってもよい。プロセッサはまた、計算構成要素の組合せ、たとえば、DSPとマイクロプロセッサとの組合せ、複数のマイクロプロセッサ、DSPコアと併用される1つもしくは複数のマイクロプロセッサ、または他の任意のそのような構成として実現され得る。
【００５１】
本明細書に開示される実施例に関連して説明される方法またはアルゴリズムは、ハードウェアにおいて直接に、またはプロセッサによって実行可能なソフトウェアモジュールにおいて、または両方の組合せにおいて、処理ユニット、プログラミング命令、または他の指令の形で具体化されてよく、単一のデバイスに含まれても複数のデバイスにわたって分散されてもよい。ソフトウェアモジュールは、RAMメモリ、フラッシュメモリ、ROMメモリ、EPROMメモリ、EEPROMメモリ、レジスタ、ハードディスク、取外し可能ディスク、CD-ROM、または当技術分野で知られている他の任意の形の記憶媒体の中に存在し得る。記憶媒体はプロセッサに結合されてよく、それにより、プロセッサは記憶媒体に対して情報を読み書きすることができる。代替として、記憶媒体はプロセッサに統合されてもよい。
【００５２】
本明細書に開示される実施形態に関連して説明される様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムステップが、電子ハードウェア、コンピュータソフトウェア、または両方の組合せとして実現され得ることは、当業者ならさらに理解するであろう。このハードウェアとソフトウェアの交換可能性をはっきりと例示するために、様々な例示的な構成要素、ブロック、モジュール、回路、およびステップについて、一般にそれらの機能の点から上述した。そのような機能がハードウェアとして実現されるかソフトウェアとして実現されるかは、特定の適用例と、システム全体に課される設計制約とに依存する。
【００５３】
本明細書で説明される本発明の様々な特徴は、本発明を逸脱することなく種々のシステム中で実現され得る。前述の実施形態は例にすぎず、本発明を限定するものとして解釈されるべきでないことに留意されたい。実施形態の説明は、例示的なものとし、特許請求の範囲を限定するものとはしない。したがって、本教示は、他のタイプの装置にも容易に適用されることが可能であり、当業者には多くの代替、修正、および変形が明らかであろう。
【符号の説明】
【００５４】
102  トランスミッタデバイス、4レーンD-PHYトランスミッタ
104  レシーバデバイス、4レーンD-PHYレシーバ
106a/106b、106c/106d、106e/106f、106g/106h  ワイヤ/導線の対
108  差動ドライバ
110  差動レシーバ
112a/112b  専用のワイヤ対
114  差動ドライバ
116  差動レシーバ
118  入力ビット
120  抵抗器R
120  出力ビット
204  レシーバ回路
210a、210b、210c、210d、216  差動レシーバ
211a、211b、211c、211d、217  シングルエンドレシーバ
218a、218b  スイッチ
219a、219b、219c、219d、221  差動信号
220a、220b  ノード
222a/222b、224a/224b、226a/226b、228a/228b、230a/230b  出力信号
302  トランスミッタデバイス
304  レシーバデバイス
306a、306b、306c、306d  ワイヤ/導線
308  ドライバ
310  レシーバ
312  d-nインターフェース
314  n-dインターフェース
316  n×R終端網
318  生シンボル入力
320  生シンボル出力
402  4ワイヤ四面体終端網
404a  頂点ノードA
404b  頂点ノードB
404c  頂点ノードC
404d  頂点ノードD
406a、406b、406c、406d  終端抵抗器R
408a、408b、408c、408d、408e、408f  差動ドライバ
502  4階乗差動シグナリングレシーバ回路、第1のレシーバ回路
504  4階乗差動シグナリングレシーバ回路、第2のレシーバ回路
702a、702b  第1のレシーバ回路
704a、704b  第3のレシーバ回路
706a、706b  第5のレシーバ回路
708a、708b  第7のレシーバ回路
712a、712b  第2のレシーバ回路
714a、714b  第4のレシーバ回路
716a、716b  第6のレシーバ回路
718a、718b  第8のレシーバ回路
802  第1の結合されたレシーバ回路
804  第2の結合されたレシーバ回路
811a  ノード/端子1A
811b  ノード/端子1B
811c  ノード/端子1C
811d  ノード/端子1D
813a  ノード/端子1A
813b  ノード/端子1B
813c  ノード/端子1C
813d  ノード/端子1D
820a、820b、821、822a、822b、823、825、827、830a、830b、831、832a、832b、833、835、837  レシーバ
820a、821、822a、823  差動レシーバの第1のサブセット
820b、822b  差動レシーバの第2のサブセット
844a、844b、844c、844d、845、846、847  スイッチ
848、850  抵抗器
849、851  共通ノード
902a  D-PHY低電力(LP)(シングルエンドシグナリング)モード動作
902b  D-PHY高速(HS)(差動シグナリング)モード動作
1002a  4階乗低電力(LP)(シングルエンドシグナリング)モード動作
1002b  4階乗高速(HS)(差動シグナリング)モード動作
1102  第1の3階乗差動シグナリングレシーバ回路
1104  第2の3階乗差動シグナリングレシーバ回路
1106  第3の3階乗差動シグナリングレシーバ回路
1302  第1の結合されたレシーバ回路
1304  第2の結合されたレシーバ回路
1306  第3の結合されたレシーバ回路
1602  トランスミッタ回路
1604  トランスミッタ回路
1608a、1608b、1608c、1608d、1614  差動ドライバ
1608'、1608"  差動ドライバ
1610  第2のドライバセット、シングルエンドドライバのセット
1612  第1のドライバセット、差動ドライバのセット
1622a、1622b、1622c、1622d、1620  シングルエンドドライバ
1702、1704  4階乗差動シグナリングドライバ回路
2402、2404、2406  3階乗差動シグナリングドライバ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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