(57)【特許請求の範囲】
【請求項１】
半導体基板の第１領域に複数の第１電界効果トランジスタを有し、前記半導体基板の前記第１領域とは異なる第２領域に複数の第２電界効果トランジスタを有し、前記半導体基板の前記第１領域および前記第２領域とは異なる第３領域に複数の第３電界効果トランジスタを有し、
前記第１電界効果トランジスタの第１ゲート電極の側面に第１サイドウォール長の第１サイドウォールが備わり、前記第２電界効果トランジスタの第２ゲート電極の側面に第２サイドウォール長の第２サイドウォールが備わり、前記第３電界効果トランジスタの第３ゲート電極の側面に第３サイドウォール長の第３サイドウォールが備わる半導体装置の製造方法であって、
（ａ）前記第１領域の前記半導体基板の主面上に第１ゲート絶縁膜を介して前記第１ゲート電極を形成し、前記第２領域の前記半導体基板の主面上に第２ゲート絶縁膜を介して前記第２ゲート電極を形成し、前記第３領域の前記半導体基板の主面上に第３ゲート絶縁膜を介して前記第３ゲート電極を形成する工程と、
（ｂ）前記（ａ）工程の後、前記半導体基板の主面上に、前記第１ゲート電極、前記第２ゲート電極、および前記第３ゲート電極を覆うように第１絶縁膜を形成する工程と、
（ｃ）前記（ｂ）工程の後、前記第１絶縁膜上に第２絶縁膜を形成する工程と、
（ｄ）前記（ｃ）工程の後、前記第２絶縁膜を異方性のドライエッチングにより加工して、前記第１ゲート電極の側面、前記第２ゲート電極の側面、および前記第３ゲート電極の側面にそれぞれ前記第２絶縁膜を残す工程と、
（ｅ）前記（ｄ）工程の後、等方性のドライエッチングまたは等方性のウェットエッチングにより、前記第２ゲート電極の側面および前記第３ゲート電極の側面に残された前記第２絶縁膜を加工する工程と、
（ｆ）前記（ｅ）工程の後、等方性のドライエッチングまたは等方性のウェットエッチングにより、前記第３ゲート電極の側面に残された前記第２絶縁膜を除去する工程と、
（ｇ）前記（ｆ）工程の後、前記半導体基板の主面上に、前記第１ゲート電極、前記第１ゲート電極の側面に残された前記第２絶縁膜、前記第２ゲート電極、前記第２ゲート電極の側面に残された前記第２絶縁膜、および前記第３ゲート電極を覆うように、第３絶縁膜を形成する工程と、
（ｈ）前記（ｇ）工程の後、前記第３絶縁膜を異方性のドライエッチングにより加工して、前記第１絶縁膜および前記第２絶縁膜を介した前記第１ゲート電極の側面、前記第１絶縁膜および前記第２絶縁膜を介した前記第２ゲート電極の側面、前記第１絶縁膜を介した前記第３ゲート電極の側面にそれぞれ前記第３絶縁膜を残す工程と、
（ｉ）前記（ｈ）工程の後、露出している前記第１絶縁膜を除去する工程と、
を含み、
前記第１ゲート電極の側面に形成された前記第１絶縁膜、前記第２絶縁膜、および前記第３絶縁膜によって前記第１サイドウォールを構成し、前記第２ゲート電極の側面に形成された前記第１絶縁膜、前記第２絶縁膜、および前記第３絶縁膜によって前記第２サイドウォールを構成し、前記第３ゲート電極の側面に形成された前記第１絶縁膜および前記第３絶縁膜によって前記第３サイドウォールを構成することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、前記第１ゲート電極の第１ゲート長よりも前記第２ゲート電極の第２ゲート長が短く、前記第２ゲート電極の第２ゲート長よりも前記第３ゲート電極の第３ゲート長が短く、さらに、前記第１ゲート電極の配置密度よりも前記第２ゲート電極の配置密度が高く、前記第２ゲート電極の配置密度よりも前記第３ゲート電極の配置密度が高いことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、前記（ｄ）工程では、前記第３領域における隣り合う前記第３ゲート電極と前記第３ゲート電極との間に、前記第２絶縁膜の一部を残存させることを特徴とする半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、前記第１絶縁膜は窒化シリコン膜であり、前記第２絶縁膜および前記第３絶縁膜は酸化シリコン膜であることを特徴とする半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、前記第１絶縁膜の厚さは１０ｎｍ以下であることを特徴とする半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法において、前記第１サイドウォール長よりも前記第２サイドウォール長が短く、前記第２サイドウォール長よりも前記第３サイドウォール長が短いことを特徴とする半導体装置の製造方法。
【請求項７】
請求項１記載の半導体装置の製造方法において、前記第１サイドウォールの前記半導体基板の主面からの高さよりも前記第２サイドウォールの前記半導体基板の主面からの高さおよび前記第３サイドウォールの前記半導体基板の主面からの高さが低いことを特徴とする半導体装置の製造方法。
【請求項８】
半導体基板の第１領域に複数の第１電界効果トランジスタを有し、前記半導体基板の前記第１領域とは異なる第２領域に複数の第２電界効果トランジスタを有し、前記半導体基板の前記第１領域および前記第２領域とは異なる第３領域に複数の第３電界効果トランジスタを有し、
前記第１電界効果トランジスタの第１ゲート電極の側面に第１サイドウォール長の第１サイドウォールが備わり、前記第２電界効果トランジスタの第２ゲート電極の側面に第２サイドウォール長の第２サイドウォールが備わり、前記第３電界効果トランジスタの第３ゲート電極の側面に第３サイドウォール長の第３サイドウォールが備わる半導体装置の製造方法であって、
（ａ）前記第１領域の前記半導体基板の主面上に第１ゲート絶縁膜を介して前記第１ゲート電極を形成し、前記第２領域の前記半導体基板の主面上に第２ゲート絶縁膜を介して前記第２ゲート電極を形成し、前記第３領域の前記半導体基板の主面上に第３ゲート絶縁膜を介して前記第３ゲート電極を形成する工程と、
（ｂ）前記（ａ）工程の後、前記半導体基板の主面上に、前記第１ゲート電極、前記第２ゲート電極、および前記第３ゲート電極を覆うように第１絶縁膜を形成する工程と、
（ｃ）前記（ｂ）工程の後、前記第１絶縁膜上に第２絶縁膜を形成する工程と、
（ｄ）前記（ｃ）工程の後、前記第２絶縁膜を異方性のドライエッチングにより加工して、前記第１ゲート電極の側面、前記第２ゲート電極の側面、および前記第３ゲート電極の側面にそれぞれ前記第２絶縁膜を残す工程と、
（ｅ）前記（ｄ）工程の後、等方性のドライエッチングまたは等方性のウェットエッチングにより、前記第２ゲート電極の側面および前記第３ゲート電極の側面に残された前記第２絶縁膜を加工する工程と、
（ｆ）前記（ｅ）工程の後、等方性のドライエッチングまたは等方性のウェットエッチングにより、前記第３ゲート電極の側面に残された前記第２絶縁膜を加工する工程と、
（ｇ）前記（ｆ）工程の後、露出している前記第１絶縁膜を除去する工程と、
を含み、
前記第１ゲート電極の側面に形成された前記第１絶縁膜および前記第２絶縁膜によって前記第１サイドウォールを構成し、前記第２ゲート電極の側面に形成された前記第１絶縁膜および前記第２絶縁膜によって前記第２サイドウォールを構成し、前記第３ゲート電極の側面に形成された前記第１絶縁膜および前記第２絶縁膜によって前記第３サイドウォールを構成することを特徴とする半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法において、前記第１ゲート電極の第１ゲート長よりも前記第２ゲート電極の第２ゲート長が短く、前記第２ゲート電極の第２ゲート長よりも前記第３ゲート電極の第３ゲート長が短く、さらに、前記第１ゲート電極の配置密度よりも前記第２ゲート電極の配置密度が高く、前記第２ゲート電極の配置密度よりも前記第３ゲート電極の配置密度が高いことを特徴とする半導体装置の製造方法。
【請求項１０】
請求項８記載の半導体装置の製造方法において、前記（ｄ）工程では、前記第３領域における隣り合う前記第３ゲート電極と前記第３ゲート電極との間に、前記第２絶縁膜の一部を残存させることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項８記載の半導体装置の製造方法において、前記第１絶縁膜は窒化シリコン膜であり、前記第２絶縁膜は酸化シリコン膜であることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項８記載の半導体装置の製造方法において、前記第１絶縁膜の厚さは１０ｎｍ以下であることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項８記載の半導体装置の製造方法において、前記第１サイドウォール長よりも前記第２サイドウォール長が短く、前記第２サイドウォール長よりも前記第３サイドウォール長が短いことを特徴とする半導体装置の製造方法。
【請求項１４】
請求項８記載の半導体装置の製造方法において、前記第１サイドウォールの前記半導体基板の主面からの高さよりも前記第２サイドウォールの前記半導体基板の主面からの高さが低く、前記第２サイドウォールの前記半導体基板の主面からの高さよりも前記第３サイドウォールの前記半導体基板の主面からの高さが低いことを特徴とする半導体装置の製造方法。
【請求項１５】
半導体基板の第１領域に複数の第１電界効果トランジスタを有し、前記半導体基板の前記第１領域とは異なる第２領域に複数の第２電界効果トランジスタを有し、前記半導体基板の前記第１領域および前記第２領域とは異なる第３領域に複数の第３電界効果トランジスタを有し、
前記第１電界効果トランジスタの第１ゲート電極の側面に第１サイドウォール長の第１サイドウォールが備わり、前記第２電界効果トランジスタの第２ゲート電極の側面に第２サイドウォール長の第２サイドウォールが備わり、前記第３電界効果トランジスタの第３ゲート電極の側面に第３サイドウォール長の第３サイドウォールが備わる半導体装置であって、
前記第１サイドウォール長よりも前記第２サイドウォール長が短く、前記第２サイドウォール長よりも前記第３サイドウォール長が短く、
前記第１サイドウォールの前記半導体基板の主面からの高さよりも前記第２サイドウォールの前記半導体基板の主面からの高さが低く、前記第２サイドウォールの前記半導体基板の主面からの高さよりも前記第３サイドウォールの前記半導体基板の主面からの高さが低いことを特徴とする半導体装置。
【請求項１６】
請求項１５記載の半導体装置において、前記第１ゲート電極の第１ゲート長よりも前記第２ゲート電極の第２ゲート長が短く、前記第２ゲート電極の第２ゲート長よりも前記第３ゲート電極の第３ゲート長が短く、さらに、前記第１ゲート電極の配置密度よりも前記第２ゲート電極の配置密度が高く、前記第２ゲート電極の配置密度よりも前記第３ゲート電極の配置密度が高いことを特徴とする半導体装置。
【請求項１７】
請求項１５記載の半導体装置において、前記第１ゲート電極の上部に第１シリサイド層が形成され、前記第２ゲート電極の上部に第２シリサイド層が形成され、前記第３ゲート電極の上部に第３シリサイド層が形成されており、
前記第３シリサイド層の厚さが前記第１シリサイド層の厚さよりも厚いことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関し、特に、互いにゲート長および配置密度の異なる複数の電界効果トランジスタが同一基板に製造された半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
例えば特開平５−３２６５１３号公報（特許文献１）には、ドライエッチングによりＳｉＯ２スペーサ層を形成したのち、基板表面に残る熱酸化ＳｉＯ２膜をウェットエッチングにより除去することにより、基板表面のダメージを抑制する技術が開示されている。
【０００３】
また、特開２００５−５５０８号公報（特許文献２）には、サイドウォールスペーサ形成層をドライエッチングしてサイドウォールスペーサを形成し、その後、低電圧トランジスタ形成領域のサイドウォールスペーサをウェットエッチングにより除去する技術が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平５−３２６５１３号公報
【特許文献２】特開２００５−５５０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
近年、細分化された用途に対応するため、要求される各特性（耐圧、リーク電流、動作速度など）に合わせた複数のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を同一基板上に形成している。そのため、要求される各特性を得ようとすると、例えばゲート絶縁膜の厚さ、ゲート長、サイドウォールの厚さ、または配置密度などが互いに異なる複数のＭＩＳＦＥＴが同一基板上に形成される場合がある。しかし、要求される各特性に合わせた複数のＭＩＳＦＥＴを同一基板上に形成しようとすると、各製造工程における加工条件の制御が困難となる、または製造プロセスが複雑となる恐れもある。そこで、要求される各特性を満たす複数のＭＩＳＦＥＴを歩留まり良く製造する技術、あるいは簡易な製造プロセスにより製造する技術が求められている。
【０００６】
本発明の目的は、互いに異なる特性を備える複数の電界効果トランジスタを同一基板上に有する半導体装置の製造歩留まりを向上させることのできる技術を提供することにある。
【０００７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。
【０００９】
この実施の形態は、高圧系ＭＩＳＦＥＴを第１領域に有し、低リーク用低圧系ＭＩＳＦＥＴを第２領域に有し、高速動作用低圧系ＭＩＳＦＥＴを第３領域に有する半導体装置の製造方法であって、第１領域に第１ゲート絶縁膜を介して第１ゲート電極を形成し、第２領域に第２ゲート絶縁膜を介して第２ゲート電極を形成し、第３領域に第３ゲート絶縁膜を介して第３ゲート電極を形成する工程と、半導体基板の主面上に、第１ゲート電極、第２ゲート電極、および第３ゲート電極を覆うように第１絶縁膜を形成する工程と、第１絶縁膜上に第２絶縁膜を形成する工程と、第２絶縁膜を異方性のドライエッチングにより加工して、第１ゲート電極の側面、第２ゲート電極の側面、および第３ゲート電極の側面にそれぞれ第２絶縁膜を残す工程と、等方性のドライエッチングまたは等方性のウェットエッチングにより、第２ゲート電極の側面および第３ゲート電極の側面に残された第２絶縁膜を加工する工程と、等方性のドライエッチングまたは等方性のウェットエッチングにより、第３ゲート電極の側面に残された第２絶縁膜を除去する工程と、半導体基板の主面上に、第１ゲート電極、第１ゲート電極の側面に残された第２絶縁膜、第２ゲート電極、第２ゲート電極の側面に残された第２絶縁膜、および第３ゲート電極を覆うように第３絶縁膜を形成する工程と、第３絶縁膜を異方性のドライエッチングにより加工して、第１絶縁膜および第２絶縁膜を介した第１ゲート電極の側面、第１絶縁膜および第２絶縁膜を介した第２ゲート電極の側面、第１絶縁膜を介した第３ゲート電極の側面にそれぞれ第３絶縁膜を残す工程と、露出している第１絶縁膜を除去する工程と、を含み、第１ゲート電極の側面に形成された第１絶縁膜、第２絶縁膜、および第３絶縁膜によって第１サイドウォールを構成し、第２ゲート電極の側面に形成された第１絶縁膜、第２絶縁膜、および第３絶縁膜によって第２サイドウォールを構成し、第３ゲート電極の側面に形成された第１絶縁膜および第３絶縁膜によって第３サイドウォールを構成する。
【００１０】
また、この実施の形態は、高圧系ＭＩＳＦＥＴを第１領域に有し、低リーク用低圧系ＭＩＳＦＥＴを第２領域に有し、および高速動作用低圧系ＭＩＳＦＥＴを第３領域に有する半導体装置の製造方法であって、第１領域に第１ゲート絶縁膜を介して第１ゲート電極を形成し、第２領域に第２ゲート絶縁膜を介して第２ゲート電極を形成し、第３領域に第３ゲート絶縁膜を介して第３ゲート電極を形成する工程と、半導体基板の主面上に、第１ゲート電極、第２ゲート電極、および第３ゲート電極を覆うように第１絶縁膜を形成する工程と、第１絶縁膜上に第２絶縁膜を形成する工程と、第２絶縁膜を異方性のドライエッチングにより加工して、第１ゲート電極の側面、第２ゲート電極の側面、および第３ゲート電極の側面にそれぞれ第２絶縁膜を残す工程と、等方性のドライエッチングまたは等方性のウェットエッチングにより、第２ゲート電極の側面および第３ゲート電極の側面に残された第２絶縁膜を加工する工程と、等方性のドライエッチングまたは等方性のウェットエッチングにより、第３ゲート電極の側面に残された第３絶縁膜を加工する工程と、露出している第１絶縁膜を除去する工程と、を含み、第１ゲート電極の側面に形成された第１絶縁膜および第２絶縁膜によって第１サイドウォールを構成し、第２ゲート電極の側面に形成された第１絶縁膜および第２絶縁膜によって第２サイドウォールを構成し、第３ゲート電極の側面に形成された第１絶縁膜および第２絶縁膜によって第３サイドウォールを構成する。
【００１１】
また、この実施の形態は、高圧系ＭＩＳＦＥＴを第１領域に有し、低リーク用低圧系ＭＩＳＦＥＴを第２領域に有し、および高速動作用低圧系ＭＩＳＦＥＴを第３領域に有し、高圧系ＭＩＳＦＥＴでは、第１ゲート長の第１ゲート電極の側面に第１サイドウォール長の第１サイドウォールが備わり、低リーク用低圧系ＭＩＳＦＥＴでは、第２ゲート長の第２ゲート電極の側面に第２サイドウォール長の第２サイドウォールが備わり、高速動作用低圧系ＭＩＳＦＥＴでは、第３ゲート長の第３ゲート電極の側面に第３サイドウォール長の第３サイドウォールが備わる半導体装置であって、第１サイドウォール長よりも第２サイドウォール長が短く、第２サイドウォール長よりも第３サイドウォール長が短く、さらに、第１サイドウォールの半導体基板の主面からの高さよりも第２サイドウォールの半導体基板の主面からの高さが低く、第２サイドウォールの半導体基板の主面からの高さよりも第３サイドウォールの半導体基板の主面からの高さが低い。
【発明の効果】
【００１２】
本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。
【００１３】
互いに異なる特性を備える複数の電界効果トランジスタを同一基板上に有する半導体装置の製造歩留まりを向上させることができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態１による半導体装置の製造工程を説明する半導体装置の要部断面図である。
【図２】図１に続く半導体装置の製造工程中の図１と同じ箇所の半導体装置の要部断面図である。
【図３】図２に続く半導体装置の製造工程中の図１と同じ箇所の半導体装置の要部断面図である。
【図４】図３に続く半導体装置の製造工程中の図１と同じ箇所の半導体装置の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の図１と同じ箇所の半導体装置の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の図１と同じ箇所の半導体装置の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の図１と同じ箇所の半導体装置の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の図１と同じ箇所の半導体装置の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の図１と同じ箇所の半導体装置の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の図１と同じ箇所の半導体装置の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の図１と同じ箇所の半導体装置の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の図１と同じ箇所の半導体装置の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の図１と同じ箇所の半導体装置の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中の図１と同じ箇所の半導体装置の要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中の図１と同じ箇所の半導体装置の要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中の図１と同じ箇所の半導体装置の要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中の図１と同じ箇所の半導体装置の要部断面図である。
【図１８】本発明の実施の形態１による半導体装置の製造工程の他の例を説明する半導体装置の要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中の図１８と同じ箇所の半導体装置の要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中の図１８と同じ箇所の半導体装置の要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中の図１８と同じ箇所の半導体装置の要部断面図である。
【図２２】図２１に続く半導体装置の製造工程中の図１８と同じ箇所の半導体装置の要部断面図である。
【図２３】図２２に続く半導体装置の製造工程中の図１８と同じ箇所の半導体装置の要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中の図１８と同じ箇所の半導体装置の要部断面図である。
【図２５】図２４に続く半導体装置の製造工程中の図１８と同じ箇所の半導体装置の要部断面図である。
【図２６】図２５に続く半導体装置の製造工程中の図１８と同じ箇所の半導体装置の要部断面図である。
【図２７】図２６に続く半導体装置の製造工程中の図１８と同じ箇所の半導体装置の要部断面図である。
【図２８】図２７に続く半導体装置の製造工程中の図１８と同じ箇所の半導体装置の要部断面図である。
【図２９】図２８に続く半導体装置の製造工程中の図１８と同じ箇所の半導体装置の要部断面図である。
【図３０】図２９に続く半導体装置の製造工程中の図１８と同じ箇所の半導体装置の要部断面図である。
【図３１】図３０に続く半導体装置の製造工程中の図１８と同じ箇所の半導体装置の要部断面図である。
【図３２】図３１に続く半導体装置の製造工程中の図１８と同じ箇所の半導体装置の要部断面図である。
【図３３】図３２に続く半導体装置の製造工程中の図１８と同じ箇所の半導体装置の要部断面図である。
【図３４】図３３に続く半導体装置の製造工程中の図１８と同じ箇所の半導体装置の要部断面図である。
【図３５】図３４に続く半導体装置の製造工程中の図１８と同じ箇所の半導体装置の要部断面図である。
【図３６】図３５に続く半導体装置の製造工程中の図１８と同じ箇所の半導体装置の要部断面図である。
【図３７】図３６に続く半導体装置の製造工程中の図１８と同じ箇所の半導体装置の要部断面図である。
【図３８】本発明の実施の形態２による半導体装置の製造工程を説明する半導体装置の要部断面図である。
【図３９】図３８に続く半導体装置の製造工程中の図３８と同じ箇所の半導体装置の要部断面図である。
【図４０】図３９に続く半導体装置の製造工程中の図３８と同じ箇所の半導体装置の要部断面図である。
【図４１】図４０に続く半導体装置の製造工程中の図３８と同じ箇所の半導体装置の要部断面図である。
【図４２】図４１に続く半導体装置の製造工程中の図３８と同じ箇所の半導体装置の要部断面図である。
【図４３】本発明の実施の形態２による半導体装置の製造工程の他の例を説明する半導体装置の要部断面図である。
【図４４】本発明の実施の形態３による半導体装置の製造工程を説明する半導体装置の要部断面図である。
【図４５】図４４に続く半導体装置の製造工程中の図４４と同じ箇所の半導体装置の要部断面図である。
【図４６】図４５に続く半導体装置の製造工程中の図４４と同じ箇所の半導体装置の要部断面図である。
【図４７】図４６に続く半導体装置の製造工程中の図４４と同じ箇所の半導体装置の要部断面図である。
【図４８】本願発明者らによって検討された半導体装置（高圧系ＭＩＳＦＥＴおよび低圧系ＭＩＳＦＥＴ）の製造方法の第１例を説明する半導体装置の要部断面図である。
【図４９】本願発明者らによって検討された半導体装置（高圧系ＭＩＳＦＥＴおよび低圧系ＭＩＳＦＥＴ）の製造方法の第２例を説明する半導体装置の要部断面図である。
【図５０】本願発明者らによって検討された半導体装置（高圧系ＭＩＳＦＥＴおよび低圧系ＭＩＳＦＥＴ）の製造方法の第３例を説明する半導体装置の要部断面図である。
【図５１】本願発明者らによって見出された半導体装置の製造過程における加工不良を説明する半導体装置の要部断面図である。
【発明を実施するための形態】
【００１５】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１６】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、本実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１７】
また、以下の実施の形態においては、電界効果トランジスタを代表するＭＩＳＦＥＴをＭＩＳと略し、ｐチャネル型のＭＩＳＦＥＴをｐＭＩＳ、ｎチャネル型のＭＩＳＦＥＴをｎＭＩＳと略す。また、以下の実施の形態で記載するＭＯＮＯＳ型不揮発性メモリセルについても、上記ＭＩＳの下位概念に含まれることは勿論である。また、以下の実施の形態において、窒化シリコン、窒化ケイ素またはシリコンナイトライドというときは、Ｓｉ３Ｎ４は勿論であるが、それのみではなく、シリコンの窒化物で類似組成の絶縁膜を含むものとする。また、以下の実施の形態において、ウエハと言うときは、Ｓｉ（Silicon）単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。
【００１８】
また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１９】
まず、本発明の実施の形態による半導体装置の製造方法がより明確となると思われるため、本願発明に先駆けて本願発明者らが検討した高圧系ＭＩＳＦＥＴおよび低圧系ＭＩＳＦＥＴの製造方法について以下に説明する。高圧系ＭＩＳＦＥＴのゲート絶縁膜の厚さは低圧系ＭＩＳＦＥＴのゲート絶縁膜の厚さよりも厚く形成され、また、高圧系ＭＩＳＦＥＴのゲート長は低圧系ＭＩＳＦＥＴのゲート長よりも長く形成されており、これらにより、相対的に高い電圧が印加されても、高圧系ＭＩＳＦＥＴは破壊されずに動作することができる。さらに、耐圧の違いにより、高圧系ＭＩＳＦＥＴの配置密度は、低圧系ＭＩＳＦＥＴの配置密度よりも低くなっている。
【００２０】
本願発明者らが検討した高圧系ＭＩＳＦＥＴおよび低圧系ＭＩＳＦＥＴの製造方法の第１例について、図４８を用いて以下に説明する。図４８には、例えば３．３〜５Ｖの印加電圧で駆動する高圧系ＭＩＳＦＥＴの要部断面図、例えば１．２Ｖの印加電圧で駆動する第１低圧系ＭＩＳＦＥＴ（低リーク用ＭＩＳＦＥＴ）の要部断面図、および例えば１．２Ｖの印加電圧で駆動する第２低圧系ＭＩＳＦＥＴ（高速動作用ＭＩＳＦＥＴ）の要部断面図を示す。
【００２１】
第１低圧系ＭＩＳＦＥＴは第２低圧系ＭＩＳＦＥＴよりもゲート−ドレイン間の低リークが可能であり、第２低圧系ＭＩＳＦＥＴは第１低圧系ＭＩＳＦＥＴよりも高速動作が可能である。すなわち、第１低圧系ＭＩＳＦＥＴと第２低圧系ＭＩＳＦＥＴとは、ゲート長および配置密度において相違し、第１低圧系ＭＩＳＦＥＴのゲート長が第２低圧系ＭＩＳＦＥＴのゲート長よりも長く、第１低圧系ＭＩＳＦＥＴの配置密度が第２低圧系ＭＩＳＦＥＴの配置密度よりも低い。なお、ここではｎチャネル型の高圧系ＭＩＳＦＥＴ、第１低圧系ＭＩＳＦＥＴ、および第２低圧系ＭＩＳＦＥＴを例示する。
【００２２】
まず、高圧系ＭＩＳＦＥＴが形成されるｐ型の半導体基板１０１の主面に、例えば厚さ１５ｎｍ程度のゲート絶縁膜１０２を形成し、第１および第２低圧系ＭＩＳＦＥＴが形成される半導体基板１０１の主面に、例えば厚さ３ｎｍ程度のゲート絶縁膜１０３，１０４を形成する。その後、高圧系ＭＩＳＦＥＴのゲート電極１０５をゲート絶縁膜１０２上に形成し、第１低圧系ＭＩＳＦＥＴのゲート電極１０６をゲート絶縁膜１０３上に形成し、第２低圧系ＭＩＳＦＥＴのゲート電極１０７をゲート絶縁膜１０４上に形成する。高圧系ＭＩＳＦＥＴのゲート長は、例えば８００ｎｍ程度、第１低圧系ＭＩＳＦＥＴのゲート長は、例えば５５ｎｍ程度、第２低圧系ＭＩＳＦＥＴのゲート長は、例えば４４ｎｍ程度である。ゲート電極１０５，１０６，１０７は、例えば多結晶シリコンからなる。
【００２３】
次に、高圧系ＭＩＳＦＥＴのゲート電極１０５をマスクとして、半導体基板１０１にｎ型不純物をイオン注入法により導入して、高圧系ＭＩＳＦＥＴの低濃度拡散層１０８を形成する。同様にして、第１低圧系ＭＩＳＦＥＴの低濃度拡散層１０９を形成し、第２低圧系ＭＩＳＦＥＴの低濃度拡散層１１０を形成する。
【００２４】
次に、高圧系ＭＩＳＦＥＴのゲート電極１０５、第１低圧系ＭＩＳＦＥＴのゲート電極１０６、および第２低圧系ＭＩＳＦＥＴのゲート電極１０７のそれぞれの側面にサイドウォール１１１を形成する。その後、高圧系ＭＩＳＦＥＴのゲート電極１０５、第１低圧系ＭＩＳＦＥＴのゲート電極１０６、第２低圧系ＭＩＳＦＥＴのゲート電極１０７、およびサイドウォール１１１をマスクとして半導体基板１０１にｎ型不純物をイオン注入法により導入して、高濃度拡散層１１２を形成する。
【００２５】
次に、自己整合法により、ゲート電極１０５，１０６，１０７の上部および高濃度拡散層１１２の上面にシリサイド層１１３を形成する。その後、高圧系ＭＩＳＦＥＴ、第１低圧系ＭＩＳＦＥＴ、および第２低圧系ＭＩＳＦＥＴを覆う層間絶縁膜、および配線等を形成する。
【００２６】
ところで、高圧系ＭＩＳＦＥＴのゲート電極１０５、第１低圧系ＭＩＳＦＥＴのゲート電極１０６、および第２低圧系ＭＩＳＦＥＴのゲート電極１０７のそれぞれの側面に形成されるサイドウォール１１１のサイドウォール長は、最もゲート長が短くかつ配置密度が高い第２低圧系ＭＩＳＦＥＴに要求される性能から決定される。このため、高圧系ＭＩＳＦＥＴの低濃度拡散層１０８、第１低圧系ＭＩＳＦＥＴの低濃度拡散層１０９、および第２低圧系ＭＩＳＦＥＴの低濃度拡散層１１０を形成する際のイオン注入を、それぞれ異なる工程で行ない、最も適したイオン注入条件（注入エネルギーおよびドーズ量等）を適用することによって、高圧系ＭＩＳＦＥＴ、第１低圧系ＭＩＳＦＥＴ、および第２低圧系ＭＩＳＦＥＴの性能を満たしている。
【００２７】
しかしながら、高圧系ＭＩＳＦＥＴでは、ゲート電極１０５と高濃度拡散層１１２の上面に形成されたシリサイド層１１３との間の電界が強くなり、ゲート電極１０５と高濃度拡散層１１２との間および高濃度拡散層１１２と半導体基板１０１との間のリーク電流が増加するという問題が生じた。
【００２８】
そこで、本願発明者らは、高圧系ＭＩＳＦＥＴのサイドウォールのサイドウォール長を、第１および第２低圧系ＭＩＳＦＥＴのサイドウォールのサイドウォール長よりも長く形成する検討を行った。
【００２９】
本願発明者らが検討した高圧系ＭＩＳＦＥＴおよび低圧系ＭＩＳＦＥＴの製造方法の第２例について、図４９を用いて以下に説明する。第１および第２低圧系ＭＩＳＦＥＴの構造は、前述の図４８に示す構造とほぼ同様である。これに対して、高圧系ＭＩＳＦＥＴでは、ゲート電極１０５の側面に２層のサイドウォール１１１，１１４が形成されている。これにより、高圧系ＭＩＳＦＥＴでは、ゲート電極１０５と高濃度拡散層１１２の上面に形成されたシリサイド層１１３との距離が離れて電界が緩和し、ゲート電極１０５と高濃度拡散層１１２との間および高濃度拡散層１１２と半導体基板１０１との間のリーク電流を低減することができた。
【００３０】
しかしながら、さらに半導体装置の高集積化が進むに伴い、第１低圧系ＭＩＳＦＥＴにおいても、特に、ゲート電極１０６と高濃度拡散層１１２との間のリーク電流を低減する要望が強くなってきた。
【００３１】
そこで、本願発明者らは、さらに、第１低圧系ＭＩＳＦＥＴのサイドウォールのサイドウォール長を、第２低圧系ＭＩＳＦＥＴのサイドウォールのサイドウォール長よりも長く形成する検討を行った。
【００３２】
本願発明者らが検討した高圧系ＭＩＳＦＥＴおよび低圧系ＭＩＳＦＥＴの製造方法の第３例について、図５０を用いて以下に説明する。第２低圧系ＭＩＳＦＥＴの構造は、前述の図４８に示す構造とほぼ同様である。これに対して、第１低圧系ＭＩＳＦＥＴでは、ゲート電極１０６の側面に２層のサイドウォール１１１，１１４が形成され、高圧系ＭＩＳＦＥＴでは、ゲート電極１０５の側面に３層のサイドウォール１１１，１１４，１１５が形成されている。これにより、第１低圧系ＭＩＳＦＥＴでは、ゲート電極１０６と高濃度拡散層１１２との間の電界が緩和され、高圧系ＭＩＳＦＥＴでは、ゲート電極１０５と高濃度拡散層１１２との間の電界がさらに緩和されて、それぞれのリーク電流を低減することができた。
【００３３】
ところが、図５１に示すように、第２低圧系ＭＩＳＦＥＴにおいて、隣り合うゲート電極１０７の間の半導体基板１０１の一部が削れるという問題が生じた。これは、以下の理由によると考えられる。
【００３４】
上記２層のサイドウォール１１１，１１４および上記３層のサイドウォール１１１，１１４，１１５を形成する際には、高圧系ＭＩＳＦＥＴのゲート電極１０５、第１低圧系ＭＩＳＦＥＴのゲート電極１０６、および第２低圧系ＭＩＳＦＥＴのゲート電極１０７を覆う上層絶縁膜（例えば酸化シリコン膜）を半導体基板１０１の主面上に堆積する工程と、その上層絶縁膜をエッチバックする工程とを繰り返す必要がある。上層絶縁膜の下には、エッチングストッパとして機能する下層絶縁膜（例えば窒化シリコン膜）１１６が形成されている。
【００３５】
高圧系ＭＩＳＦＥＴまたは第１低圧系ＭＩＳＦＥＴのように、隣り合うゲート電極１０５の間または隣り合うゲート電極１０６の間が比較的広い場合は、上層絶縁膜をエッチバックする際のエッチングガスの組成比が変わらないことから、下層絶縁膜１１６に対する上層絶縁膜のエッチング選択比が変わらない。従って、上層絶縁膜のエッチングは下層絶縁膜１１６によって止めることができる。これに対して、第２低圧系ＭＩＳＦＥＴのように、隣り合うゲート電極１０７の間が比較的狭い場合は、エッチングガスを構成する各種ガスが隣り合うゲート電極１０７の間に均等に入らなくなり、上層絶縁膜をエッチバックする際のエッチングガスの組成比が変わってしまう。このため、下層絶縁膜１１６に対する上層絶縁膜のエッチング選択比が徐々に変化して、上層絶縁膜のエッチングが下層絶縁膜１１６によって止まり難くなり、半導体基板１０１が削れてしまう。
【００３６】
（実施の形態１）
本実施の形態１による周辺回路を構成する第１ｎＭＩＳ、第１ｐＭＩＳ、第２ｎＭＩＳ、第２ｐＭＩＳ、第３ｎＭＩＳ、および第３ｐＭＩＳを有する半導体装置の製造方法を図１〜図１７を用いて工程順に説明する。図１〜図１７は半導体装置の製造工程中における周辺回路領域に形成された第１ｎＭＩＳ、第１ｐＭＩＳ、第２ｎＭＩＳ、第２ｐＭＩＳ、第３ｎＭＩＳ、および第３ｐＭＩＳの一例の要部断面図である。各図は、チャネルを各ゲート電極のゲート長方向に沿って切断した要部断面を示している。本実施の形態１においては、第１ｎＭＩＳおよび第１ｐＭＩＳを、例えば高圧系ＭＩＳＦＥＴとして形成し、第２ｎＭＩＳおよび第２ｐＭＩＳを、例えば低リーク用の低圧系ＭＩＳＦＥＴとして形成し、第３ｎＭＩＳ及び第３ｐＭＩＳを、例えば高速動作用の低圧系ＭＩＳＥＴとして形成している。
【００３７】
高圧系ＭＩＳＦＥＴは、例えば入出力（Ｉ／Ｏ）回路を構成し、低圧系ＭＩＳＦＥＴは、例えばＰＬＬ（Phase Locked Loop）、ＣＰＵ（Central Processing Unit）、またはプロセッサ等の論理回路を構成する。低圧系ＭＩＳＦＥＴには、要求される動作特性に応じて、ゲート材料、ゲート長、ソース・ドレイン領域の不純物濃度、配置密度等の異なる種々の構造が適用されるが、ここでは、低リーク動作が要求される（高速動作よりも低リーク動作を優先する）低リーク用の低圧系ＭＩＳＦＥＴと、高速動作が要求される（低リーク動作よりも高速動作を優先する）高速動作用の低圧系ＭＩＳＦＥＴとを例示する。
【００３８】
高圧系ＭＩＳＦＥＴは、例えば３．３〜５Ｖの印加電圧で駆動し、ゲート電極のゲート長は、例えば８００ｎｍ程度、ゲート電極の側面に形成されるサイドウォールのサイドウォール長は、例えば８０〜９０ｎｍ程度である。また、低リーク用の低圧系ＭＩＳＦＥＴは、例えば１．２Ｖの印加電圧で駆動し、ゲート電極のゲート長は、例えば５５ｎｍ程度、ゲート電極の側面に形成されるサイドウォールのサイドウォール長は、例えば４０〜５０ｎｍ程度である。また、高速動作用の低圧系ＭＩＳＦＥＴは、例えば１．２Ｖの印加電圧で駆動し、ゲート電極のゲート長は、例えば４４ｎｍ程度、ゲート電極の側面に形成されるサイドウォールのサイドウォール長は、例えば３０ｎｍ程度である。
【００３９】
すなわち、高圧系ＭＩＳＦＥＴと、低リーク用の低圧系ＭＩＳＦＥＴと、高速動作用の低圧系ＭＩＳＦＥＴとは、構造面において、主にゲート長および配置密度の点で相違する。高圧系ＭＩＳＦＥＴにおけるゲート長が最も長く、以下、低リーク用の低圧系ＭＩＳＦＥＴ、高速動作用の低圧系ＭＩＳＦＥＴの順でゲート長は短くなる。また、高圧系ＭＩＳＦＥＴにおける配置密度が最も低く、以下、低リーク用の低圧系ＭＩＳＦＥＴ、高速動作用の低圧系ＭＩＳＦＥＴの順で配置密度は高くなる。
【００４０】
まず、図１に示すように、半導体基板（この段階では半導体ウエハと称する平面略円形状の半導体の薄板）１の主面に、例えば溝型の素子分離部ＳＴＩおよびこれに取り囲まれるように配置された活性領域等を形成する。すなわち半導体基板１の所定箇所に分離溝を形成した後、半導体基板１の主面上に、例えば酸化シリコン等からなる絶縁膜を堆積し、さらにその絶縁膜が分離溝内のみに残されるように絶縁膜をＣＭＰ（Chemical Mechanical Polishing）法等によって研磨することで、分離溝内に絶縁膜を埋め込む。このようにして素子分離部ＳＴＩを形成する。
【００４１】
次に、半導体基板１にｎ型不純物を選択的にイオン注入することにより、ｎ型の埋め込みウェルＮＩＳＯを形成する。続いて第１ｎＭＩＳ領域の半導体基板１にｐ型不純物を選択的にイオン注入することによりｐ型のウェルＨＰＷを形成し、第１ｐＭＩＳ領域の半導体基板１にｎ型不純物を選択的にイオン注入することによりｎ型のウェルＨＮＷを形成する。同様に、第２ｎＭＩＳ領域および第３ｎＭＩＳ領域の半導体基板１にｐ型不純物を選択的にイオン注入することによりｐ型のウェルＰＷを形成し、第２ｐＭＩＳ領域および第３ｐＭＩＳ領域の半導体基板１にｎ型不純物を選択的にイオン注入することによりｎ型のウェルＮＷを形成する。
【００４２】
次に、第１ｎＭＩＳ領域、第１ｐＭＩＳ領域、第２ｎＭＩＳ領域、第２ｐＭＩＳ領域、第３ｎＭＩＳ領域、および第３ｐＭＩＳ領域のそれぞれの半導体基板１に所定の不純物をイオン注入する。これにより、第１ｎＭＩＳ領域、第１ｐＭＩＳ領域、第２ｎＭＩＳ領域、第２ｐＭＩＳ領域、第３ｎＭＩＳ領域、および第３ｐＭＩＳ領域のそれぞれの半導体基板１にチャネル形成用の半導体領域Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５，Ｄ６を形成する。
【００４３】
次に、半導体基板１に対して酸化処理を施すことにより、半導体基板１の主面に、例えば酸化シリコンからなる厚さ１０〜２０ｎｍ程度のゲート絶縁膜４Ａを形成する。続いて第２ｎＭＩＳ領域、第２ｐＭＩＳ領域、第３ｎＭＩＳ領域、および第３ｐＭＩＳ領域のゲート絶縁膜４Ａを除去した後、半導体基板１に対して酸化処理を施す。これにより、第２ｎＭＩＳ領域、第２ｐＭＩＳ領域、第３ｎＭＩＳ領域、および第３ｐＭＩＳ領域の半導体基板１の主面に、例えば酸化シリコンからなる厚さ１〜５ｎｍ程度のゲート絶縁膜４を形成する。ゲート絶縁膜４は、酸化シリコンに限らず、酸化ハフニウム（ＨｆＳｉＯＮ）などの高誘電率膜で形成してもよい。
【００４４】
次に、図２に示すように、半導体基板１の主面上に、例えば非晶質シリコンからなる導電膜１０をＣＶＤ（Chemical Vapor Deposition）法により堆積する。導電膜１０の厚さは、例えば１００ｎｍ程度である。
【００４５】
次に、図３に示すように、第１ｎＭＩＳ領域、第２ｎＭＩＳ領域、および第３ｎＭＩＳ領域の導電膜１０にｎ型不純物をイオン注入法等によって導入することにより、ｎ型の導電膜１０ｎａを形成する。また、第１ｐＭＩＳ領域、第２ｐＭＩＳ領域、および第３ｐＭＩＳ領域の導電膜１０にｐ型不純物をイオン注入法等によって導入することにより、ｐ型の導電膜１０ｐを形成する。
【００４６】
次に、図４に示すように、導電膜１０ｎａ，１０ｐをフォトリソグラフィおよびドライエッチングを用いてパターニングすることにより、導電膜１０ｎａからなる第１ｎＭＩＳのゲート電極ＧＨｎ、導電膜１０ｐからなる第１ｐＭＩＳのゲート電極ＧＨｐ、導電膜１０ｎａからなる第２ｎＭＩＳのゲート電極ＧＭｎ、導電膜１０ｐからなる第２ｐＭＩＳのゲート電極ＧＭｐ、導電膜１０ｎａからなる第３ｎＭＩＳのゲート電極ＧＬｎ、および導電膜１０ｐからなる第３ｐＭＩＳのゲート電極ＧＬｐを形成する。
【００４７】
活性領域における第１ｎＭＩＳのゲート電極ＧＨｎおよび第１ｐＭＩＳのゲート電極ＧＨｐのゲート長は、例えば８００ｎｍ程度である。また、活性領域における第２ｎＭＩＳのゲート電極ＧＭｎおよび第２ｐＭＩＳのゲート電極ＧＭｐのゲート長は、例えば５５ｎｍ程度であり、隣り合うゲート電極ＧＭｎとゲート電極ＧＭｎ、隣り合うゲート電極ＧＭｎとゲート電極ＧＭｐ、隣り合うゲート電極ＧＭｐとゲート電極ＧＭｐとの最小間隔は、例えば１１０ｎｍ程度である。また、活性領域における第３ｎＭＩＳのゲート電極ＧＬｎおよび第３ｐＭＩＳのゲート電極ＧＬｐのゲート長は、例えば４４ｎｍ程度であり、隣り合うゲート電極ＧＬｎとゲート電極ＧＬｎ、隣り合うゲート電極ＧＬｎとゲート電極ＧＬｐ、隣り合うゲート電極ＧＬｐとゲート電極ＧＬｐとの最小間隔は、例えば８８ｎｍ程度である。
【００４８】
次に、図５に示すように、第１ｎＭＩＳ領域の半導体基板１の主面にｎ型不純物、例えばヒ素をイオン注入することにより、第１ｎＭＩＳ領域の半導体基板１の主面にｎ−型の半導体領域１３をゲート電極ＧＨｎに対して自己整合的に形成する。同様に、第１ｐＭＩＳ領域の半導体基板１の主面にｐ型不純物、例えばフッ化ボロンをイオン注入することにより、第１ｐＭＩＳ領域の半導体基板１の主面にｐ−型の半導体領域１４をゲート電極ＧＨｐに対して自己整合的に形成する。
【００４９】
次に、第２ｎＭＩＳ領域の半導体基板１の主面にｎ型不純物、例えばヒ素をイオン注入することにより、第２ｎＭＩＳ領域の半導体基板１の主面にｎ−型の半導体領域２４をゲート電極ＧＭｎに対して自己整合的に形成する。同様に、第２ｐＭＩＳ領域の半導体基板１の主面にｐ型不純物、例えばフッ化ボロンをイオン注入することにより、第２ｐＭＩＳ領域の半導体基板１の主面にｐ−型の半導体領域２５をゲート電極ＧＭｐに対して自己整合的に形成する。
【００５０】
次に、第３ｎＭＩＳ領域の半導体基板１の主面にｎ型不純物、例えばヒ素をイオン注入することにより、第３ｎＭＩＳ領域の半導体基板１の主面にｎ−型の半導体領域１８をゲート電極ＧＬｎに対して自己整合的に形成する。同様に、第３ｐＭＩＳ領域の半導体基板１の主面にｐ型不純物、例えばフッ化ボロンをイオン注入することにより、第３ｐＭＩＳ領域の半導体基板１の主面にｐ−型の半導体領域１９をゲート電極ＧＬｐに対して自己整合的に形成する。
【００５１】
次に、図６に示すように、半導体基板１の主面上に第１絶縁膜（例えば窒化シリコン膜）７ｂをＣＶＤ法により堆積する。第１絶縁膜７ｂの厚さは、例えば１０ｎｍ程度である。続いて、第１絶縁膜７ｂ上に第２絶縁膜（例えば酸化シリコン膜）７ｍをＣＶＤ法により堆積する。第２絶縁膜７ｍの厚さは、例えば５０〜６０ｎｍ程度である。ここでドライエッチング選択比およびウェットエッチング選択比（第１絶縁膜７ｂのエッチング速度と第２絶縁膜７ｍのエッチング速度との比）が高くなるように、第１絶縁膜７ｂの材料および第２絶縁膜７ｍの材料は選択される。また、第１絶縁膜７ｂおよび第２絶縁膜７ｍのそれぞれの厚さは、第１ｎＭＩＳのゲート電極ＧＨｎおよび第１ｐＭＩＳのゲート電極ＧＨｐのそれぞれの側面に形成されるサイドウォールのサイドウォール長（例えば８０〜９０ｎｍ程度）を目標に設定される。
【００５２】
次に、図７に示すように、第２絶縁膜７ｍを異方性のドライエッチングでエッチバックする。これにより、第１ｎＭＩＳのゲート電極ＧＨｎ、第１ｐＭＩＳのゲート電極ＧＨｐ、第２ｎＭＩＳのゲート電極ＧＭｎ、第２ｐＭＩＳのゲート電極ＧＭｐ、第３ｎＭＩＳのゲート電極ＧＬｎ、および第３ｐＭＩＳのゲート電極ＧＬｐのそれぞれの上面上、ならびにこれらゲート電極ＧＨｎ，ＧＨｐ，ＧＭｎ，ＧＭｐ，ＧＬｎ，ＧＬｐが形成されていない半導体基板１の主面上の第２絶縁膜７ｍを完全にまたは一部（例えば１〜３ｎｍ程度）が残るように除去する。
【００５３】
この際、第１ｎＭＩＳ領域および第１ｐＭＩＳ領域において、ゲート電極ＧＨｎ，ＧＨｐの上面上およびこれらゲート電極ＧＨｎ，ＧＨｐが形成されていない半導体基板１の主面上の第２絶縁膜７ｍを完全に除去しても、第３ｎＭＩＳ領域および第３ｐＭＩＳ領域では、ゲート電極ＧＬｎ，ＧＬｐが形成されていない半導体基板１の主面上に第２絶縁膜７ｍが残ることがある。これは、隣り合うゲート電極ＧＬｎとゲート電極ＧＬｎとの間、隣り合うゲート電極ＧＬｎとゲート電極ＧＬｐとの間、および隣り合うゲート電極ＧＬｐとゲート電極ＧＬｐとの間に、第２絶縁膜７ｍが埋め込まれていること、および異方性のドライエッチングに用いられるエッチングガスの組成比が徐々に変化してエッチング速度が遅くなること等に起因すると考えられる。
【００５４】
このような場合は、異方性のドライエッチングを行った後、ウェットエッチングを行い、ゲート電極ＧＬｎ，ＧＬｐが形成されていない半導体基板１の主面上に残った第２絶縁膜７ｍを除去してもよい。隣り合うゲート電極ＧＬｎとゲート電極ＧＬｎとの間、隣り合うゲート電極ＧＬｎとゲート電極ＧＬｐとの間、および隣り合うゲート電極ＧＬｐとゲート電極ＧＬｐとの間が第２絶縁膜７ｍによって埋め込まれていても、エッチング液が第２絶縁膜７ｍの表面が接触する界面から毛細管現象により侵入して、ゲート電極ＧＬｎ，ＧＬｐが形成されていない半導体基板１の主面上に残った第２絶縁膜７ｍを除去することができる。
【００５５】
次に、図８に示すように、第１ｎＭＩＳ領域および第１ｐＭＩＳ領域をフォトレジストパターンＲＰ１で覆い、第２ｎＭＩＳ領域、第２ｐＭＩＳ領域、第３ｎＭＩＳ領域、および第３ｐＭＩＳ領域の第２絶縁膜７ｍを等方性のウェットエッチングまたは等方性のドライエッチングにより加工する。等方性のエッチングを用いているので、上方向と横方向とから第２絶縁膜７ｍはエッチングされる。
【００５６】
これにより、第２ｎＭＩＳのゲート電極ＧＭｎ、第２ｐＭＩＳのゲート電極ＧＭｐ、第３ｎＭＩＳのゲート電極ＧＬｎ、および第３ｐＭＩＳのゲート電極ＧＬｐのそれぞれの側面に、横方向（ゲート長方向）の幅が２０〜３０ｎｍ程度の第２絶縁膜７ｍを残存させる。第１絶縁膜７ｂと第２絶縁膜７ｍとのエッチング選択比が高いことから、第１絶縁膜７ｂはエッチングされ難く、半導体基板１の主面が削られることはない。
【００５７】
次に、図９に示すように、フォトレジストパターンＲＰ１を除去した後、第１ｎＭＩＳ領域、第１ｐＭＩＳ領域、第２ｎＭＩＳ領域、および第２ｐＭＩＳ領域をフォトレジストパターンＲＰ２で覆い、第３ｎＭＩＳ領域および第３ｐＭＩＳ領域の第２絶縁膜７ｍを等方性のウェットエッチングにより除去する。前の工程と同様、第１絶縁膜７ｂと第２絶縁膜７ｍとのエッチング選択比が高いことから、第１絶縁膜７ｂはエッチングされ難く、半導体基板１の主面が削られることはない。
【００５８】
次に、図１０に示すように、フォトレジストパターンＲＰ２を除去した後、半導体基板１の主面上に第３絶縁膜（例えば酸化シリコン膜）７ｔをＣＶＤ法により堆積する。第３絶縁膜７ｔの厚さは、例えば２０〜３０ｎｍ程度である。第３絶縁膜７ｔの厚さは、第３ｎＭＩＳのゲート電極ＧＬｎおよび第３ｐＭＩＳのゲート電極ＧＬｐのそれぞれの側面に形成されるサイドウォールのサイドウォール長（例えば３０ｎｍ程度）を目標にして設定される。
【００５９】
次に、図１１に示すように、第３絶縁膜７ｔを異方性のドライエッチングでエッチバックした後、露出している第１絶縁膜７ｂをドライエッチングまたはウェットエッチングで除去する。これにより、第１ｎＭＩＳおよび第１ｐＭＩＳでは、ゲート電極ＧＨｎ，ＧＨｐの側面に第１絶縁膜７ｂ、第２絶縁膜７ｍ、および第３絶縁膜７ｔからなるサイドウォールＳＷＨを形成する。また、第２ｎＭＩＳおよび第２ｐＭＩＳでは、ゲート電極ＧＭｎ，ＧＭｐの側面に第１絶縁膜７ｂ、第２絶縁膜７ｍ、および第３絶縁膜７ｔからなるサイドウォールＳＷＭを形成する。また、第３ｎＭＩＳおよび第３ｐＭＩＳでは、ゲート電極ＧＬｎ，ＧＬｐの側面に第１絶縁膜７ｂおよび第３絶縁膜７ｔからなるサイドウォールＳＷＬを形成する。上記サイドウォールＳＷＨのサイドウォール長は、例えば８０〜９０ｎｍ程度であり、上記サイドウォールＳＷＭのサイドウォール長は、例えば４０〜５０ｎｍ程度であり、上記サイドウォールＳＷＬのサイドウォール長は、例えば３０ｎｍ程度である。
【００６０】
このように、互いにサイドウォール長の異なる複数のサイドウォールＳＷＬ，ＳＷＭ，ＳＷＨを形成する製造工程において（本実施の形態１では３種類）、異方性のドライエッチングの回数を減らして、異方性のドライエッチングと等方性のウェットエッチングまたは等方性のドライエッチングとの組み合わせにより、上記サイドウォールＳＷＬ，ＳＷＭ，ＳＷＨを形成している。従って、特に、配置密度の高い第３ｎＭＩＳ領域および第３ｐＭＩＳ領域において、隣り合うゲート電極ＧＬｎとゲート電極ＧＬｎとの間、隣り合うゲート電極ＧＬｎとゲート電極ＧＬｐとの間、および隣り合うゲート電極ＧＬｐとゲート電極ＧＬｐとの間の半導体基板１の削れを防止することができる。
【００６１】
また、第２ｎＭＩＳおよび第２ｐＭＩＳのゲート電極ＧＭｎ，ＧＭｐの側面に形成されたサイドウォールＳＷＭの半導体基板１の主面からの高さは、ゲート電極ＧＭｎ，ＧＭｐの半導体基板１の主面からの高さよりも低い。同様に、第３ｎＭＩＳおよび第３ｐＭＩＳのゲート電極ＧＬｎ，ＧＬｐの側面に形成されたサイドウォールＳＷＬの半導体基板１の主面からの高さは、ゲート電極ＧＬｎ，ＧＬｐの半導体基板１の主面からの高さよりも低い。さらに、上記サイドウォールＳＷＭの半導体基板１の主面からの高さと上記サイドウォールＳＷＬの半導体基板１の主面からの高さは、同じである。
【００６２】
このように、隣り合うゲート電極の間隔が相対的に小さい領域において、上記サイドウォールＳＷＭ，ＳＷＬの半導体基板１の主面からの高さを低くすることにより、後述の工程において半導体基板１の主面上に形成される層間絶縁膜の被覆性（埋め込み性）を向上させることができる。層間絶縁膜の被覆性（埋め込み性）が向上すると、第３ｎＭＩＳ領域および第３ｐＭＩＳ領域において、隣り合うゲート電極ＧＬｎとゲート電極ＧＬｎとの間、隣り合うゲート電極ＧＬｎとゲート電極ＧＬｐとの間、および隣り合うゲート電極ＧＬｐとゲート電極ＧＬｐとの間に層間絶縁膜が入りやすくなり、ボイド（す）が形成され難くなる。仮にボイドが形成されると、後述の工程において層間絶縁膜にコンタクトホールを形成すると、コンタクトホールの形状不良が生じ、隣り合うコンタクトホールの間で短絡（ショート）が発生する恐れがある。
【００６３】
一方、第１ｎＭＩＳおよび第１ｐＭＩＳのゲート電極ＧＨｎ，ＧＨｐの側面に形成されたサイドウォールＳＷＨの半導体基板１の主面からの高さは、ゲート電極ＧＨｎ，ＧＨｐの半導体基板１の主面からの高さとほぼ同じである。さらに、上記サイドウォールＳＷＨの半導体基板１の主面からの高さは、上記サイドウォールＳＷＭ，ＳＷＬの半導体基板１の主面からの高さよりも高い。このように上記サイドウォールＳＷＨの半導体基板１の主面からの高さを他の上記サイドウォールＳＷＭ，ＳＷＬと同様に低くしていないのは、以下の理由による。すなわち、第１ｎＭＩＳおよび第１ｐＭＩＳの配置密度が、第２ｎＭＩＳ、第２ｐＭＩＳ、第３ｎＭＩＳ、および第３ｐＭＩＳの配置密度よりも広いことから、後述の工程において半導体基板１の主面上に形成される層間絶縁膜の被覆性（埋め込み性）が良好であるので、上記サイドウォールＳＷＨの半導体基板１の主面からの高さを低くする必要がないからである。
【００６４】
また、第３ｎＭＩＳおよび第３ｐＭＩＳでは、ゲート電極ＧＬｎ，ＧＬｐの側面に形成されるサイドウォールＳＷＬのサイドウォール長は、第３絶縁膜７ｔの厚さと、第３絶縁膜７ｔの異方性のドライエッチングのエッチング条件とによって決まるので、配置密度が高く、かつ高速動作が要求される第３ｎＭＩＳおよび第３ｐＭＩＳの動作特性の制御が容易となる。
【００６５】
次に、図１２に示すように、第１ｎＭＩＳ領域、第２ｎＭＩＳ領域、および第３ｎＭＩＳ領域の半導体基板１の主面に、フォトレジストパターン２２をマスクとしてｎ型不純物、例えばヒ素およびリンをイオン注入することにより、第１ｎＭＩＳのゲート電極ＧＨｎ、第２ｎＭＩＳのゲート電極ＧＭｎ、および第３ｎＭＩＳのゲート電極ＧＬｎに対してｎ＋型の半導体領域２３を自己整合的に形成する。
【００６６】
これにより、ｎ−型の半導体領域１３とｎ＋型の半導体領域２３とからなる第１ｎＭＩＳのソース・ドレイン領域ＳＤが形成され、ｎ−型の半導体領域２４とｎ＋型の半導体領域２３とからなる第２ｎＭＩＳのソース・ドレイン領域ＳＤが形成され、ｎ−型の半導体領域１８とｎ＋型の半導体領域２３とからなる第３ｎＭＩＳのソース・ドレイン領域ＳＤが形成される。
【００６７】
次に、図１３に示すように、第１ｐＭＩＳ領域、第２ｐＭＩＳ領域、および第３ｐＭＩＳ領域の半導体基板１の主面に、フォトレジストパターン２０をマスクとしてｐ型不純物、例えばボロンまたはフッ化ボロンをイオン注入することにより、第１ｐＭＩＳのゲート電極ＧＨｐ、第２ｐＭＩＳのゲート電極ＧＭｐ、および第３ｐＭＩＳのゲート電極ＧＬｐに対してｐ＋型の半導体領域２１を自己整合的に形成する。
【００６８】
これにより、ｐ−型の半導体領域１４とｐ＋型の半導体領域２１とからなる第１ｐＭＩＳのソース・ドレイン領域ＳＤが形成され、ｐ−型の半導体領域２５とｎ＋型の半導体領域２１とからなる第２ｐＭＩＳのソース・ドレイン領域ＳＤが形成され、ｐ−型の半導体領域１９とｐ＋型の半導体領域２１とからなる第３ｐＭＩＳのソース・ドレイン領域ＳＤが形成される。
【００６９】
次に、図１４に示すように、第１ｎＭＩＳのゲート電極ＧＨｎの上部およびｎ＋型の半導体領域２３の上面、第１ｐＭＩＳのゲート電極ＧＨｐの上部およびｐ＋型の半導体領域２１の上面、第２ｎＭＩＳのゲート電極ＧＭｎの上部およびｎ＋型の半導体領域２３の上面、第２ｐＭＩＳのゲート電極ＧＭｐの上部およびｐ＋型の半導体領域２１の上面、第３ｎＭＩＳのゲート電極ＧＬｎの上部およびｎ＋型の半導体領域２３の上面、第３ｐＭＩＳのゲート電極ＧＬｐの上部およびｐ＋型の半導体領域２１の上面にシリサイド層３をサリサイド（Salicide：Self-Align silicide）プロセスにより形成する。シリサイド層３としては、例えばニッケルシリサイドまたはコバルトシリサイド等が使用される。
【００７０】
シリサイド層３を形成することにより、シリサイド層３と、後述の工程においてその上部に形成されるプラグ等との接続抵抗を低減することができる。また、第１ｎＭＩＳのゲート電極ＧＨｎ、第１ｐＭＩＳのゲート電極ＧＨｐ、第２ｎＭＩＳのゲート電極ＧＭｎ、第２ｐＭＩＳのゲート電極ＧＭｐ、第３ｎＭＩＳのゲート電極ＧＬｎ、および第３ｐＭＩＳのゲート電極ＧＬｐ自身の抵抗、ならびにソース・ドレイン領域ＳＤ自身の抵抗を低減することができる。
【００７１】
ここで、第１ｎＭＩＳおよび第１ｐＭＩＳでは、ゲート電極ＧＨｎ，ＧＨｐの露出した上面からシリサイド反応が進む。一方、第２ｎＭＩＳおよび第２ｐＭＩＳでは、ゲート電極ＧＭｎ，ＧＭｐの露出した上面と両側面とからシリサイド反応が進み、同様に、第３ｎＭＩＳおよび第３ｐＭＩＳでは、ゲート電極ＧＬｎ，ＧＬｐの露出した上面と両側面とからシリサイド反応が進む。従って、ゲート電極ＧＭｎ，ＧＭｐ，ＧＬｎ，ＧＬｐの上部の両側面にもシリサイド層３が形成されるので、ゲート電極ＧＭｎ，ＧＭｐ，ＧＬｎ，ＧＬｐの抵抗をより低くすることができる。
【００７２】
また、図示はしていないが、第２ｎＭＩＳおよび第２ｐＭＩＳのゲート電極ＧＭｎ，ＧＭｐならびに第３ｎＭＩＳおよび第３ｐＭＩＳのゲート電極ＧＬｎ，ＧＬｐにおいて、上部の両側面から進むシリサイド反応により形成されるシリサイド層３が一体になると、シリサイド層３の全体の膜厚が、上面から形成されるシリサイド層３の膜厚と上部の両側面から形成されるシリサイド層３の膜厚の合計の膜厚となる。これにより、第１ｎＭＩＳおよび第１ｐＭＩＳのゲート電極ＧＨｎ，ＧＨｐに形成されたシリサイド層３の膜厚よりも、第２ｎＭＩＳおよび第２ｐＭＩＳのゲート電極ＧＭｎ，ＧＭｐならびに第３ｎＭＩＳおよび第３ｐＭＩＳのゲート電極ＧＬｎ，ＧＬｐに形成されたシリサイド層３の膜厚の方が厚くなる場合も考えられる。
【００７３】
次に、図１５に示すように、半導体基板１の主面上に、絶縁膜として窒化シリコン膜９ａをＣＶＤ法により堆積する。この窒化シリコン膜９ａは、後述の工程においてコンタクトホールを形成する際に、エッチングストッパとして機能する。
【００７４】
次に、図１６に示すように、絶縁膜として酸化シリコン膜９ｂをＣＶＤ法により堆積して、酸化シリコン膜９ｂの表面をＣＭＰ法により研磨することによって、窒化シリコン膜９ａおよび酸化シリコン膜９ｂからなる層間絶縁膜９を形成する。前述したように、第３ｎＭＩＳおよび第３ｐＭＩＳでは、サイドウォールＳＷＬの半導体基板１の主面からの高さが、ゲート電極ＧＬｎ，ＧＬｐの半導体基板１の主面からの高さよりも低く形成されているため、被覆性（埋め込み性）よく層間絶縁膜９を形成することができる。層間絶縁膜９の被覆性（埋め込み性）が向上することにより、後述の工程において層間絶縁膜９に形成されるコンタクトホールの形状不良を防ぐことができる。
【００７５】
次に、図１７に示すように、第１ｎＭＩＳ、第１ｐＭＩＳ、第２ｎＭＩＳ、第２ｐＭＩＳ、第３ｎＭＩＳ、および第３ｐＭＩＳにおいて、それぞれのゲート電極ＧＨｎ，ＧＨｐ，ＧＭｎ，ＧＭｐ，ＧＬｎ，ＧＬｐの上部およびそれぞれのソース・ドレイン領域ＳＤの上面に形成されたシリサイド層３に達するコンタクトホールＣＡを形成する。図１７では、説明簡略化のため、第１ｎＭＩＳ、第１ｐＭＩＳ、第２ｎＭＩＳ、第２ｐＭＩＳ、第３ｎＭＩＳ、および第３ｐＭＩＳのソース・ドレイン領域ＳＤに達するコンタクトホールＣＡのみを例示している。
【００７６】
次に、コンタクトホールＣＡ内にプラグＰＡを形成する。プラグＰＡは、例えばチタンと窒化チタンとを積層した相対的に薄いバリア膜と、そのバリア膜に包まれるように形成されたタングステンまたはアルミニウム等からなる相対的に厚い導電膜とからなる積層膜によって構成される。その後、層間絶縁膜９上に、例えば銅またはアルミニウムを主成分とする第１層目の配線Ｍ１を形成する。
【００７７】
以上に説明した製造過程により、周辺回路領域に第１ｎＭＩＳ、第１ｐＭＩＳ、第２ｎＭＩＳ、第２ｐＭＩＳ、第３ｎＭＩＳ、および第３ｐＭＩＳが略完成する。これ以降は、通常の半導体装置の製造工程を経ることにより、さらに上層の配線を形成して、不揮発性メモリを有する半導体装置を製造する。
【００７８】
なお、前述した実施の形態１では、第１ｎＭＩＳおよび第１ｐＭＩＳのゲート電極ＧＨｎ，ＧＨｐのゲート長よりも短く、第３ｎＭＩＳおよび第３ｐＭＩＳのゲート電極ＧＬｎ，ＧＬｐのゲート長よりも長いゲート長のゲート電極を備えるＭＩＳＦＥＴとして、第２ｎＭＩＳおよび第２ｐＭＩＳを例示したが、これに限定されるものではない。例えばメモリ領域に形成される不揮発性メモリセルを構成するＭＩＳＦＥＴを例示することもできる。
【００７９】
近年、電気的に書き換え可能な不揮発性メモリセルとして、窒化膜などのトラップ準位を有する絶縁膜を電荷蓄積層とするＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）型不揮発性メモリセルが注目されている。この場合、データ記憶に寄与する電荷は、絶縁体である窒化膜の離散トラップに蓄積されるため、蓄積ノードを取り巻く酸化膜のどこか一部に欠陥が生じて異常リークがおきても、電荷蓄積層の電荷が全て抜けてしまうことがないため、データ保持の信頼度を向上させることが可能である。
【００８０】
しかしながら、ＭＯＮＯＳ型不揮発性メモリセルがアレイ状に配置された不揮発性メモリを含む半導体装置については、以下に説明する種々の技術的課題が存在する。
【００８１】
信頼性の高い不揮発性メモリを実現するためには、不揮発性メモリの周辺回路にも高い信頼性が要求される。例えば周辺回路には、外部から与えられる電源電圧よりも高い電圧を発生させる昇圧回路および発生させたその高い電圧を不揮発性メモリセルに印加する回路等が必要である。そのため、不揮発性メモリを動作させる際には、不揮発性メモリセルよりも高い耐圧性能を有する半導体素子が周辺回路に必要となる。
【００８２】
そこで、本願発明者らは、相対的に低い電圧（例えば電源電圧と同じ電圧）で動作する低圧系ＭＩＳＦＥＴと相対的に高い電圧（例えば電源電圧よりも高い電圧）で動作する高圧系ＭＩＳＦＥＴとを周辺回路に形成することによって、所望する動作性能および耐圧性能を実現している。
【００８３】
本実施の形態１による不揮発性メモリセル、ならびに周辺回路を構成する第１ｎＭＩＳ、第１ｐＭＩＳ、第３ｎＭＩＳ、および第３ｐＭＩＳを有する半導体装置の製造方法を図１８〜図３７を用いて工程順に説明する。図１８〜図３７は半導体装置の製造工程中におけるメモリ領域に形成された不揮発性メモリセル、ならびに周辺回路領域に形成された第１ｎＭＩＳ、第１ｐＭＩＳ、第３ｎＭＩＳ、および第３ｐＭＩＳの要部断面図である。各図は、チャネルをゲート電極のゲート長方向に沿って切断した要部断面を示している。また、第１ｎＭＩＳおよび第１ｐＭＩＳを、例えば高圧系ＭＩＳＦＥＴとして形成し、第３ｎＭＩＳおよび第３ｐＭＩＳを、例えば高速動作用の低圧系ＭＩＳＦＥＴとして形成している。
【００８４】
不揮発性メモリセルは、選択用ｎＭＩＳの選択ゲート電極の片側面にサイドウォール形状のメモリ用ｎＭＩＳのメモリゲート電極を形成したスプリットゲート構造のＭＯＮＯＳ型不揮発性メモリセルを例示しており、選択ゲート電極のメモリゲート電極と反対側の側面およびメモリゲート電極の側面に形成されるサイドウォールのサイドウォール長は、４０〜５０ｎｍ程度である。
【００８５】
周辺回路を構成する第１ｎＭＩＳおよび第１ｐＭＩＳは、前述したものと同じであり、例えば３．３〜５Ｖの印加電圧で駆動し、そのゲート電極の側面に形成されるサイドウォールのサイドウォール長は、例えば８０〜９０ｎｍ程度である。また、周辺回路を構成する第３ｎＭＩＳおよび第３ｐＭＩＳは、前述したものと同じであり、例えば１．２Ｖの印加電圧で駆動し、そのゲート電極の側面に形成されるサイドウォールのサイドウォール長は、例えば３０ｎｍ程度である。
【００８６】
すなわち、周辺回路領域に形成される第１ｎＭＩＳおよび第１ｐＭＩＳと、周辺回路領域に形成される第３ｎＭＩＳおよび第３ｐＭＩＳと、メモリ領域に形成される不揮発性メモリセルとは、ゲート長および配置密度の点で相違する。第１ｎＭＩＳおよび第１ｐＭＩＳにおけるゲート長が最も長く、以下、不揮発性メモリセル、第３ｎＭＩＳおよび第３ｐＭＩＳの順でゲート長は短くなる。また、第１ｎＭＩＳおよび第１ｐＭＩＳにおける配置密度が最も低く、以下、不揮発性メモリセル、第３ｎＭＩＳおよび第３ｐＭＩＳの順で配置密度は高くなる。
【００８７】
まず、図１８に示すように、前述の図１を用いて説明したと同様にして、半導体基板１の主面に素子分離部ＳＴＩを形成し、ｎ型の埋め込みウェルＮＩＳＯ、ｐ型のウェルＨＰＷ、ｎ型のウェルＨＮＷ、ｐ型のウェルＰＷ、ｎ型のウェルＮＷを形成する。その後、メモリ領域の半導体基板１にｐ型不純物を選択的にイオン注入する。これによりメモリ領域の半導体基板１に、選択用ｎＭＩＳのチャネル形成用のｐ型の半導体領域５を形成する。同様に、第１ｎＭＩＳ領域、第１ｐＭＩＳ領域、第３ｎＭＩＳ領域、および第３ｐＭＩＳ領域のそれぞれの半導体基板１に所定の不純物をイオン注入する。これにより、第１ｎＭＩＳ領域、第１ｐＭＩＳ領域、第３ｎＭＩＳ領域、および第３ｐＭＩＳ領域のそれぞれの半導体基板１にチャネル形成用の半導体領域Ｄ１，Ｄ２，Ｄ５，Ｄ６を形成する。
【００８８】
次に、第１ｎＭＩＳ領域および第１ｐＭＩＳ領域の半導体基板１の主面に、例えば酸化シリコンからなる厚さ１０〜２０ｎｍ程度のゲート絶縁膜４Ａを形成し、メモリ領域、第３ｎＭＩＳ領域、および第３ｐＭＩＳ領域の半導体基板１の主面に、例えば酸化シリコンからなる厚さ１〜５ｎｍ程度のゲート絶縁膜４を形成する。
【００８９】
次に、図１９に示すように、半導体基板１の主面上に、例えば非晶質シリコンからなる導電膜１０をＣＶＤ法により堆積した後、メモリ領域の導電膜１０にｎ型不純物をイオン注入法等によって導入することにより、ｎ型の導電膜１０ｎを形成する。導電膜１０，１０ｎの厚さは、例えば１００ｎｍ程度である。
【００９０】
次に、図２０に示すように、メモリ領域のｎ型の導電膜１０ｎをフォトリソグラフィおよびドライエッチングを用いてパターニングする。これにより、メモリ領域に、ｎ型の導電膜１０ｎからなる選択用ｎＭＩＳの選択ゲート電極ＣＧを形成する。メモリ領域の選択ゲート電極ＣＧのゲート長は、例えば１００ｎｍ程度である。
【００９１】
次に、図２１に示すように、選択ゲート電極ＣＧおよびフォトレジストパターンをマスクとして、メモリ領域の半導体基板１の主面にｎ型不純物、例えばヒ素またはリンをイオン注入することにより、メモリ用ｎＭＩＳのチャネル形成用のｎ型の半導体領域８を形成する。
【００９２】
次に、図２２に示すように、半導体基板１の主面上に、例えば酸化シリコンからなる絶縁膜６ｂ、トラップ準位を有する絶縁膜として例えば窒化シリコンからなる電荷蓄積層ＣＳＬ、および例えば酸化シリコンからなる絶縁膜６ｔを順次形成する。絶縁膜６ｂは、例えば熱酸化法またはＩＳＳＧ（In-Situ Steam Generation）酸化法等により形成され、電荷蓄積層ＣＳＬは、例えばＣＶＤ法等により形成され、絶縁膜６ｔは、例えばＣＶＤ法またはＩＳＳＧ酸化法等により形成される。絶縁膜６ｂ、電荷蓄積層ＣＳＬ、および絶縁膜６ｔからなる積層膜（以下、絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬと記す）の厚さは、２０ｎｍ程度を例示することができる。また、絶縁膜６ｂ，６ｔは、例えば窒素を含んだ酸化シリコンで形成してもよく、電荷蓄積層ＣＳＬは、例えば酸化アルミニウム（アルミナ）、酸化ハフニウム、または酸化タンタルなど、窒化シリコンよりも高い誘電率を有する高誘電率膜により形成してもよい。なお、図中では絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬの表記を６ｂ/ＣＳＬ/６ｔとして表現している。
【００９３】
次に、半導体基板１の主面上に低抵抗多結晶シリコンからなる導電膜を堆積する。この導電膜はＣＶＤ法により形成され、その厚さは、例えば５０ｎｍ程度である。続いて、フォトリソグラフィおよび異方性のドライエッチングを用いて、この導電膜を加工する。これにより、メモリ領域に、選択ゲート電極ＣＧの両側面に絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを介してサイドウォール１１を形成する。
【００９４】
次に、図２３に示すように、フォトレジストパターンをマスクとして、そこから露出するサイドウォール１１をエッチングする。これにより、メモリ領域において、選択ゲート電極ＣＧの片側面のみにメモリ用ｎＭＩＳのメモリゲート電極ＭＧを形成する。メモリゲート電極ＭＧのゲート長は、例えば６５ｎｍ程度である。
【００９５】
次に、メモリ領域において、選択ゲート電極ＣＧとメモリゲート電極ＭＧとの間および半導体基板１とメモリゲート電極ＭＧとの間の絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを残して、その他の領域の絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬを選択的にエッチングする。
【００９６】
次に、図２４に示すように、第１ｎＭＩＳ領域および第３ｎＭＩＳ領域の導電膜１０にｎ型不純物をイオン注入法等によって導入することにより、ｎ型の導電膜１０ｎａを形成する。また、第１ｐＭＩＳ領域および第３ｐＭＩＳ領域の導電膜１０にｐ型不純物をイオン注入法等によって導入することにより、ｐ型の導電膜１０ｐを形成する。
【００９７】
次に、図２５に示すように、周辺回路領域の導電膜１０ｎａ，１０ｐをフォトリソグラフィおよびドライエッチングを用いてパターニングすることにより、導電膜１０ｎａからなる第１ｎＭＩＳのゲート電極ＧＨｎ、導電膜１０ｐからなる第１ｐＭＩＳのゲート電極ＧＨｐ、導電膜１０ｎａからなる第３ｎＭＩＳのゲート電極ＧＬｎ、および導電膜１０ｐからなる第３ｐＭＩＳのゲート電極ＧＬｐを形成する。活性領域における第１ｎＭＩＳのゲート電極ＧＨｎおよび第１ｐＭＩＳのゲート電極ＧＨｐのゲート長は、例えば８００ｎｍ程度である。また、活性領域における第３ｎＭＩＳのゲート電極ＧＬｎおよび第３ｐＭＩＳのゲート電極ＧＬｐのゲート長は、例えば４４ｎｍ程度であり、隣り合うゲート電極ＧＬｎとゲート電極ＧＬｎとの最小間隔、隣り合うゲート電極ＧＬｎとゲート電極ＧＬｐとの最小間隔、または隣り合うゲート電極ＧＬｐとゲート電極ＧＬｐとの最小間隔は、例えば８８ｎｍ程度である。
【００９８】
次に、第１ｎＭＩＳ領域の半導体基板１の主面にｎ型不純物、例えばヒ素をイオン注入することにより、第１ｎＭＩＳ領域の半導体基板１の主面にｎ−型の半導体領域１３をゲート電極ＧＨｎに対して自己整合的に形成する。同様に、第１ｐＭＩＳ領域の半導体基板１の主面にｐ型不純物、例えばフッ化ボロンをイオン注入することにより、第１ｐＭＩＳ領域の半導体基板１の主面にｐ−型の半導体領域１４をゲート電極ＧＨｐに対して自己整合的に形成する。
【００９９】
次に、図２６に示すように、半導体基板１の主面上に、例えば酸化シリコンからなる厚さ１０ｎｍ程度の絶縁膜をＣＶＤ法により堆積した後、この絶縁膜を異方性のドライエッチングで加工する。これにより、メモリ領域では、選択ゲート電極ＣＧのメモリゲート電極ＭＧと反対側の側面およびメモリゲート電極ＭＧの側面に、周辺回路領域では、第１ｎＭＩＳのゲート電極ＧＨｎ、第１ｐＭＩＳのゲート電極ＧＨｐ、第３ｎＭＩＳのゲート電極ＧＬｎ、第３ｐＭＩＳのゲート電極ＧＬｐのそれぞれの側面にサイドウォール１５を形成する。サイドウォール１５のスペーサ長は、例えば３〜６ｎｍ程度である。
【０１００】
サイドウォール１５が形成されることによって、選択ゲート電極ＣＧと半導体基板１との間のゲート絶縁膜４の露出していた側面、ならびにメモリゲート電極ＭＧと半導体基板１との間の絶縁膜６ｂ，６ｔおよび電荷蓄積層ＣＳＬの露出していた側面を保護することができる。また、サイドウォール１５が形成されることによって、後述の第３ｎＭＩＳ領域にｎ−型の半導体領域を形成する工程および後述の第３ｐＭＩＳ領域にｐ−型の半導体領域を形成する工程において、ｎ−型の半導体領域およびｐ−型の半導体領域の実効チャネル長が大きくなり、第３ｎＭＩＳおよび第３ｐＭＩＳの短チャネル効果を抑制することができる。
【０１０１】
次に、その端部がメモリ領域の選択ゲート電極ＣＧの上面に位置してメモリゲート電極ＭＧ側の選択ゲート電極ＣＧの一部およびメモリゲート電極ＭＧを覆うフォトレジストパターン１６を形成した後、選択ゲート電極ＣＧ、メモリゲート電極ＭＧ、およびフォトレジストパターン１６をマスクとしてｎ型不純物、例えばヒ素を半導体基板１の主面にイオン注入することにより、半導体基板１の主面にｎ−型の半導体領域２ａｄを選択ゲート電極ＣＧに対して自己整合的に形成する。
【０１０２】
次に、図２７に示すように、その端部がメモリ領域の選択ゲート電極ＣＧの上面に位置してメモリゲート電極ＭＧと反対側の選択ゲート電極ＣＧの一部を覆うフォトレジストパターン１７を形成した後、選択ゲート電極ＣＧ、メモリゲート電極ＭＧ、およびフォトレジストパターン１７をマスクとしてｎ型不純物、例えばヒ素を半導体基板１の主面にイオン注入することにより、半導体基板１の主面にｎ−型の半導体領域２ａｓをメモリゲート電極ＭＧに対して自己整合的に形成する。
【０１０３】
ここでは、先にｎ−型の半導体領域２ａｄを形成し、その後ｎ−型の半導体領域２ａｓを形成したが、先にｎ−型の半導体領域２ａｓを形成し、その後ｎ−型の半導体領域２ａｄを形成してもよい。また、ｎ−型の半導体領域２ａｄを形成するｎ型不純物のイオン注入に続いて、ｐ型不純物、例えばボロンを半導体基板１の主面にイオン注入し、ｎ−型の半導体領域２ａｄの下部を囲むようにｐ型の半導体領域を形成してもよい。
【０１０４】
次に、図２８に示すように、第３ｎＭＩＳ領域の半導体基板１の主面にｎ型不純物、例えばヒ素をイオン注入することにより、第３ｎＭＩＳ領域の半導体基板１の主面にｎ−型の半導体領域１８をゲート電極ＧＬｎに対して自己整合的に形成する。同様に、第３ｐＭＩＳ領域の半導体基板１の主面にｐ型不純物、例えばフッ化ボロンをイオン注入することにより、第３ｐＭＩＳ領域の半導体基板１の主面にｐ−型の半導体領域１９をゲート電極ＧＬｐに対して自己整合的に形成する。
【０１０５】
次に、前述の図６〜図１１を用いて説明したと同様な製造方法により、メモリ領域では、選択ゲート電極ＣＧのメモリゲート電極ＭＧと反対側の側面およびメモリゲート電極ＭＧの側面にサイドウォールＳＷを形成し、周辺回路領域の第１ｎＭＩＳおよび第１ｐＭＩＳでは、ゲート電極ＧＨｎ，ＧＨｐの側面にサイドウォールＳＷＨを形成し、周辺回路領域の第３ｎＭＩＳおよび第３ｐＭＩＳでは、ゲート電極ＧＬｎ，ＧＬｐの側面にサイドウォールＳＷＬを形成する。
【０１０６】
まず、図２９に示すように、半導体基板１の主面上に第１絶縁膜（例えば窒化シリコン膜）７ｂをＣＶＤ法により堆積する。第１絶縁膜７ｂの厚さは、例えば１０ｎｍ程度である。続いて、第１絶縁膜７ｂ上に第２絶縁膜（例えば酸化シリコン膜）７ｍをＣＶＤ法により堆積する。第２絶縁膜７ｍの厚さは、例えば５０〜６０ｎｍ程度である。
【０１０７】
次に、図３０に示すように、第２絶縁膜７ｍを異方性のドライエッチングでエッチバックする。これにより、メモリ領域では、選択ゲート電極ＣＧおよびメモリゲート電極ＭＧの上面上、ならびに選択ゲート電極ＣＧおよびメモリゲート電極ＭＧが形成されていない半導体基板１の主面上の第２絶縁膜７ｍを完全にまたは一部（例えば１〜３ｎｍ程度）が残るように除去する。同様に、周辺回路領域では、第１ｎＭＩＳのゲート電極ＧＨｎ、第１ｐＭＩＳのゲート電極ＧＨｐ、第３ｎＭＩＳのゲート電極ＧＬｎ、および第３ｐＭＩＳのゲート電極ＧＬｐのそれぞれの上面上、ならびにこれらゲート電極ＧＨｎ，ＧＨｐ，ＧＬｎ，ＧＬｐが形成されていない半導体基板１の主面上の第２絶縁膜７ｍを完全にまたは一部（例えば１〜３ｎｍ程度）が残るように除去する。
【０１０８】
次に、図３１に示すように、第１ｎＭＩＳ領域および第１ｐＭＩＳ領域をフォトレジストパターンＲＰ１で覆い、メモリ領域、第３ｎＭＩＳ領域、および第３ｐＭＩＳ領域の第２絶縁膜７ｍを等方性のウェットエッチングまたは等方性のドライエッチングにより加工する。これにより、メモリ領域では、選択ゲート電極ＣＧのメモリゲート電極ＭＧと反対側の側面およびメモリゲート電極ＭＧの側面に、横方向（ゲート長方向）の幅が２０〜３０ｎｍ程度の第２絶縁膜７ｍを残存させる。同様に、周辺回路領域では、第３ｎＭＩＳのゲート電極ＧＬｎおよび第３ｐＭＩＳのゲート電極ＧＬｐのそれぞれの側面に、横方向（ゲート長方向）の幅が２０〜３０ｎｍ程度の第２絶縁膜７ｍを残存させる。
【０１０９】
次に、図３２に示すように、フォトレジストパターンＲＰ１を除去した後、メモリ領域、第１ｎＭＩＳ領域、および第１ｐＭＩＳ領域をフォトレジストパターンＲＰ２で覆い、第３ｎＭＩＳ領域および第３ｐＭＩＳ領域の第２絶縁膜７ｍを等方性のウェットエッチングにより除去する。
【０１１０】
次に、図３３に示すように、フォトレジストパターンＲＰ２を除去した後、半導体基板１の主面上に第３絶縁膜（例えば酸化シリコン膜）７ｔをＣＶＤ法により堆積する。第３絶縁膜７ｔの厚さは、例えば２０〜３０ｎｍ程度である。
【０１１１】
次に、図３４に示すように、第３絶縁膜７ｔを異方性のドライエッチングでエッチバックした後、露出している第１絶縁膜７ｂをドライエッチングまたはウェットエッチングで除去する。これにより、メモリ領域では、選択ゲート電極ＣＧのメモリゲート電極ＭＧと反対側の側面およびメモリゲート電極ＭＧの側面に第１絶縁膜７ｂ、第２絶縁膜７ｍ、および第３絶縁膜７ｔからなるサイドウォールＳＷを形成する。また、周辺回路領域では、第１ｎＭＩＳのゲート電極ＧＨｎおよび第１ｐＭＩＳのゲート電極ＧＨｐのそれぞれの側面に第１絶縁膜７ｂ、第２絶縁膜７ｍ、および第３絶縁膜７ｔからなるサイドウォールＳＷＨを形成し、第３ｎＭＩＳのゲート電極ＧＬｎおよび第３ｐＭＩＳのゲート電極ＧＬｐのそれぞれの側面に第１絶縁膜７ｂおよび第３絶縁膜７ｔからなるサイドウォールＳＷＬを形成する。上記サイドウォールＳＷのサイドウォール長は、例えば４０〜５０ｎｍ程度であり、上記サイドウォールＳＷＨのサイドウォール長は、例えば８０〜９０ｎｍ程度であり、上記サイドウォールＳＷＬのサイドウォール長は、例えば３０ｎｍ程度である。
【０１１２】
次に、図３５に示すように、第１ｐＭＩＳ領域および第３ｐＭＩＳ領域の半導体基板１の主面に、フォトレジストパターンＲＰ３をマスクとしてｐ型不純物、例えばボロンまたはフッ化ボロンをイオン注入することにより、第１ｐＭＩＳのゲート電極ＧＨｐおよび第３ｐＭＩＳのゲート電極ＧＬｐに対してｐ＋型の半導体領域２１を自己整合的に形成する。
【０１１３】
これにより、ｐ−型の半導体領域１４とｐ＋型の半導体領域２１とからなる第１ｐＭＩＳのソース・ドレイン領域ＳＤが形成され、ｐ−型の半導体領域１９とｐ＋型の半導体領域２１とからなる第３ｐＭＩＳのソース・ドレイン領域ＳＤが形成される。
【０１１４】
次に、図３６に示すように、第１ｎＭＩＳ領域、メモリ領域、および第３ｎＭＩＳ領域の半導体基板１の主面に、フォトレジストパターンＲＰ４をマスクとしてｎ型不純物、例えばヒ素およびリンをイオン注入することにより、メモリ領域では、ｎ＋型の半導体領域２ｂを選択ゲート電極ＣＧおよびメモリゲート電極ＭＧに対して自己整合的に形成し、周辺回路領域では、第１ｎＭＩＳのゲート電極ＧＨｎおよび第３ｎＭＩＳのゲート電極ＧＬｎに対してｎ＋型の半導体領域２３を自己整合的に形成する。
【０１１５】
これにより、メモリ領域では、ｎ−型の半導体領域２ａｄおよびｎ＋型の半導体領域２ｂからなるドレイン領域Ｄｒｍ、ｎ−型の半導体領域２ａｓおよびｎ＋型の半導体領域２ｂからなるソース領域Ｓｒｍが形成される。また、周辺回路領域では、ｎ−型の半導体領域１３とｎ＋型の半導体領域２３とからなる第１ｎＭＩＳのソース・ドレイン領域ＳＤが形成され、ｎ−型の半導体領域１８とｎ＋型の半導体領域２３とからなる第３ｎＭＩＳのソース・ドレイン領域ＳＤが形成される。
【０１１６】
次に、図３７に示すように、メモリ領域では、選択ゲート電極ＣＧの上部、メモリゲート電極ＭＧの上部、およびｎ＋型の半導体領域２ｂの上面にシリサイド層３を形成する。同様に、周辺回路領域では、第１ｎＭＩＳのゲート電極ＧＨｎの上部およびｎ＋型の半導体領域２３の上面、第１ｐＭＩＳのゲート電極ＧＨｐの上部およびｐ＋型の半導体領域２１の上面、第３ｎＭＩＳのゲート電極ＧＬｎの上部およびｎ＋型の半導体領域２３の上面、第３ｐＭＩＳのゲート電極ＧＬｐの上部およびｐ＋型の半導体領域２１の上面にそれぞれシリサイド層３を形成する。
【０１１７】
その後は、前述の製造方法と同様にして、層間絶縁膜を形成し、続いて、メモリ領域では、ドレイン領域Ｄｒｍ上のシリサイド層３に達するコンタクトホール、周辺回路領域では、第１ｎＭＩＳ、第１ｐＭＩＳ、第３ｎＭＩＳ、および第３ｐＭＩＳにおいて、それぞれのゲート電極ＧＨｎ、ＧＨｐ、ＧＬｎ、ＧＬｐの上部およびそれぞれのソース・ドレイン領域ＳＤの上面に形成されたシリサイド層３に達するコンタクトホールを形成する。続いて、これらコンタクトホール内にプラグを形成した後、第１層目の配線を形成する。
【０１１８】
以上に説明した製造方法により、メモリ領域に不揮発性メモリセル、ならびに周辺回路領域に第１ｎＭＩＳ、第１ｎＭＩＳ、第３ｎＭＩＳ、および第３ｐＭＩＳが略完成する。
【０１１９】
このように、本実施の形態１では、互いにサイドウォール長の異なる複数のサイドウォールＳＷＬ，ＳＷＭ（またはＳＷ），ＳＷＨを形成する製造工程において（本実施の形態２では３種類）、異方性のドライエッチングのみでなく、異方性のドライエッチングと等方性のウェットエッチングまたは等方性のドライエッチングとを組み合わせることにより、上記サイドウォールＳＷＬ，ＳＷＭ（またはＳＷ），ＳＷＨを形成している。従って、異方性のドライエッチングの回数が減ることにより、特に、周辺回路領域に形成される配置密度の高い第３ｎＭＩＳ領域および第３ｐＭＩＳ領域において、隣り合うゲート電極ＧＬｎとゲート電極ＧＬｎとの間、隣り合うゲート電極ＧＬｎとゲート電極ＧＬｐとの間、および隣り合うゲート電極ＧＬｐとゲート電極Ｇｐｎとの間の半導体基板１の削れを防止することができる。
【０１２０】
さらに、配置密度が高い第３ｎＭＩＳおよび第３ｐＭＩＳにおいては、サイドウォールＳＷＬの半導体基板１の主面からの高さを低くできるので、これらを覆うように形成される層間絶縁膜９の被覆性（埋め込み性）が向上して、隣り合うゲート電極ＧＬｎとゲート電極ＧＬｎとの間、隣り合うゲート電極ＧＬｎとゲート電極ＧＬｐとの間、および隣り合うゲート電極ＧＬｐとゲート電極ＧＬｐとの間に層間絶縁膜９が入りやすくなり、コンタクトホールＣＡの形状不良の原因の一つとなるボイドが形成され難くなる。
【０１２１】
（実施の形態２）
本実施の形態２による周辺回路を構成する第１ｎＭＩＳ、第１ｐＭＩＳ、第２ｎＭＩＳ、第２ｐＭＩＳ、第３ｎＭＩＳ、および第３ｐＭＩＳを有する半導体装置の製造方法を図３８〜図４２を用いて工程順に説明する。図３８〜図４２は半導体装置の製造工程中における周辺回路領域に形成された第１ｎＭＩＳ、第１ｐＭＩＳ、第２ｎＭＩＳ、第２ｐＭＩＳ、第３ｎＭＩＳ、および第３ｐＭＩＳの一例の要部断面図である。各図は、チャネルをゲート電極のゲート長方向に沿って切断した要部断面を示している。本実施の形態２においては、前述した実施の形態１と同様に、第１ｎＭＩＳおよび第１ｐＭＩＳを、例えば高圧系ＭＩＳＦＥＴとして形成し、第２ｎＭＩＳおよび第２ｐＭＩＳを、例えば低リーク用の低圧系ＭＩＳＦＥＴとして形成し、第３ｎＭＩＳ及び第３ｐＭＩＳを、例えば高速動作用の低圧系ＭＩＳＥＴとして形成している。
【０１２２】
半導体基板１の主面上に第１絶縁膜７ｂおよび第２絶縁膜７ｍを堆積する工程（前述の図６を用いて説明した製造工程）までの製造過程は、前述した実施の形態１と同様であるためその説明を省略する。
【０１２３】
前述した実施の形態１において図６を用いて説明した製造工程に続いて、図３８に示すように、第２絶縁膜７ｍを異方性のドライエッチングでエッチバックする。ここでは、第１ｎＭＩＳおよび第１ｐＭＩＳに要求される動作特性を得るために必要となるサイドウォールのサイドウォール長（８０〜９０ｎｍ程度）を有するように、第２絶縁膜７ｍを残存させる。これにより、第１ｎＭＩＳのゲート電極ＧＨｎ、第１ｐＭＩＳのゲート電極ＧＨｐ、第２ｎＭＩＳのゲート電極ＧＭｎ、第２ｐＭＩＳのゲート電極ＧＭｐ、第３ｎＭＩＳのゲート電極ＧＬｎ、および第３ｐＭＩＳのゲート電極ＧＬｐのそれぞれの側面に、横方向（ゲート長方向）の幅が８０〜９０ｎｍ程度の第２絶縁膜７ｍを残存させる。
【０１２４】
ここで、第１ｎＭＩＳのゲート電極ＧＨｎ、第１ｐＭＩＳのゲート電極ＧＨｐ、第２ｎＭＩＳのゲート電極ＧＭｎ、第２ｐＭＩＳのゲート電極ＧＭｐ、第３ｎＭＩＳのゲート電極ＧＬｎ、および第３ｐＭＩＳのゲート電極ＧＬｐのそれぞれの上面上、ならびに第１ｎＭＩＳのゲート電極ＧＨｎおよび第１ｐＭＩＳのゲート電極ＧＨｐが形成されていない半導体基板１の主面上の第２絶縁膜７ｍを完全にまたは一部（例えば１〜３ｎｍ程度）が残るように除去する。第１絶縁膜７ｂと第２絶縁膜７ｍとのエッチング選択比が高いことから、第１絶縁膜７ｂはエッチングされ難い。
【０１２５】
しかし、第２ｎＭＩＳ領域および第２ｐＭＩＳ領域では、隣り合うゲート電極ＧＭｎとゲート電極ＧＭｎとの間、隣り合うゲート電極ＧＭｎとゲート電極ＧＭｐとの間、および隣り合うゲート電極ＧＭｐとゲート電極ＧＭｐとの間の半導体基板１の主面上の第２絶縁膜７ｍは完全に除去せずに、一部（例えば３〜７ｎｍ程度）を残す。同様に、第３ｎＭＩＳ領域および第３ｐＭＩＳ領域では、隣り合うゲート電極ＧＬｎとゲート電極ＧＬｎとの間、隣り合うゲート電極ＧＬｎとゲート電極ＧＬｐとの間、および隣り合うゲート電極ＧＬｐとゲート電極ＧＬｐとの間の半導体基板１の主面上の第２絶縁膜７ｍは完全に除去せずに、一部（例えば５〜１０ｎｍ程度）を残す。なお、第２ｎＭＩＳ領域および第２ｐＭＩＳ領域では、隣り合うゲート電極ＧＭｎとゲート電極ＧＭｎ、隣り合うゲート電極ＧＭｎとゲート電極ＧＭｐ、および隣り合うゲート電極ＧＭｐとゲート電極ＧＭｐとの間隔によっては、半導体基板１の主面上の第２絶縁膜７ｍを完全に除去してもよい。
【０１２６】
このように、第２ｎＭＩＳ領域および第２ｐＭＩＳ領域において、隣り合うゲート電極ＧＭｎとゲート電極ＧＭｎとの間、隣り合うゲート電極ＧＭｎとゲート電極ＧＭｐとの間、および隣り合うゲート電極ＧＭｐとゲート電極ＧＭｐとの間の半導体基板１の主面上、ならびに第３ｎＭＩＳ領域および第３ｐＭＩＳ領域において、隣り合うゲート電極ＧＬｎとゲート電極ＧＬｎとの間、隣り合うゲート電極ＧＬｎとゲート電極ＧＬｐとの間、および隣り合うゲート電極ＧＬｐとゲート電極ＧＬｐとの間の半導体基板１の主面上に、第２絶縁膜７ｍの一部を残すことにより、第１絶縁膜７ｂが異方性のドライエッチングのエッチングガスに晒されるのを防止することができるので、第１絶縁膜７ｂはエッチングされることなく残存する。
【０１２７】
続いて、ウェットエッチングを行い、第２ｎＭＩＳ領域および第２ｐＭＩＳ領域においては、隣り合うゲート電極ＧＭｎとゲート電極ＧＭｎとの間、隣り合うゲート電極ＧＭｎとゲート電極ＧＭｐとの間、および隣り合うゲート電極ＧＭｐとゲート電極ＧＭｐとの間の半導体基板１の主面上、ならびに第３ｎＭＩＳ領域および第３ｐＭＩＳ領域においては、隣り合うゲート電極ＧＬｎとゲート電極ＧＬｎとの間、隣り合うゲート電極ＧＬｎとゲート電極ＧＬｐとの間、および隣り合うゲート電極ＧＬｐとゲート電極ＧＬｐとの間の半導体基板１の主面上に残存している第２絶縁膜７ｍを除去する。第１絶縁膜７ｂはウェットエッチングのエッチング液には晒されるが、ウェットエッチングによるダメージは異方性のドライエッチングのダメージよりも遥かに小さい。なお、このような半導体基板１の主面上に残存している第２絶縁膜７ｍは、後述の工程における等方性のエッチングにおいても除去することは可能であるため、必要に応じて上記ウェットエッチングは行われる。
【０１２８】
次に、図３９に示すように、第１ｎＭＩＳ領域および第１ｐＭＩＳ領域をフォトレジストパターンＲＰ５で覆い、第２ｎＭＩＳ領域、第２ｐＭＩＳ領域、第３ｎＭＩＳ領域、および第３ｐＭＩＳ領域の第２絶縁膜７ｍを等方性のウェットエッチングまたは等方性のドライエッチングにより加工する。等方性のエッチングを用いているので、上方向と横方向とから第２絶縁膜７ｍはエッチングされる。
【０１２９】
ここでは、第２ｎＭＩＳおよび第２ｐＭＩＳに要求される動作特性を得るために必要となるサイドウォールのサイドウォール長（４０〜５０ｎｍ）を有するように、第２絶縁膜７ｍを残存させる。これにより、第２ｎＭＩＳのゲート電極ＧＭｎ、第２ｐＭＩＳのゲート電極ＧＭｐ、第３ｎＭＩＳのゲート電極ＧＬｎ、および第３ｐＭＩＳのゲート電極ＧＬｐのそれぞれの側面に、横方向（ゲート長方向）の幅が４０〜５０ｎｍ程度の第２絶縁膜７ｍを残存させる。第１絶縁膜７ｂと第２絶縁膜７ｍとのエッチング選択比が高いことから、第１絶縁膜７ｂはエッチングされ難く、半導体基板１の主面が削られることはない。
【０１３０】
次に、図４０に示すように、フォトレジストパターンＲＰ５を除去した後、第１ｎＭＩＳ領域、第１ｐＭＩＳ領域、第２ｎＭＩＳ領域、および第２ｐＭＩＳ領域をフォトレジストパターンＲＰ６で覆い、第３ｎＭＩＳ領域および第３ｐＭＩＳ領域の第２絶縁膜７ｍを等方性のウェットエッチングまたは等方性のドライエッチングにより加工する。等方性のエッチングを用いているので、上方向と横方向とから第２絶縁膜７ｍはエッチングされる。
【０１３１】
ここでは、第３ｎＭＩＳおよび第３ｐＭＩＳに要求される動作特性を得るために必要となるサイドウォールのサイドウォール長（３０ｎｍ程度）を有するように、第２絶縁膜７ｍを残存させる。これにより、第３ｎＭＩＳのゲート電極ＧＬｎおよび第３ｐＭＩＳのゲート電極ＧＬｐのそれぞれの側面に、横方向（ゲート長方向）の幅が３０ｎｍ程度の第２絶縁膜７ｍを残存させる。第１絶縁膜７ｂと第２絶縁膜７ｍとのエッチング選択比が高いことから、第１絶縁膜７ｂはエッチングされ難く、半導体基板１の主面が削られることはない。
【０１３２】
次に、図４１に示すように、フォトレジストパターンＲＰ６を除去した後、露出している第１絶縁膜７ｂをドライエッチングまたはウェットエッチングで除去する。
【０１３３】
これにより、第１ｎＭＩＳおよび第１ｐＭＩＳでは、ゲート電極ＧＨｎ，ＧＨｐの側面に第１絶縁膜７ｂおよび第２絶縁膜７ｍからなるサイドウォールＳＷＨを形成する。また、第２ｎＭＩＳおよび第２ｐＭＩＳでは、ゲート電極ＧＭｎ，ＧＭｐの側面に第１絶縁膜７ｂおよび第２絶縁膜７ｍからなるサイドウォールＳＷＭを形成する。また、第３ｎＭＩＳおよび第３ｐＭＩＳでは、ゲート電極ＧＬｎ，ＧＬｐの側面に第１絶縁膜７ｂおよび第２絶縁膜７ｍからなるサイドウォールＳＷＬを形成する。
【０１３４】
第１ｎＭＩＳおよび第１ｐＭＩＳに設けられたサイドウォールＳＷＨのサイドウォール長が最も長く、以下、第２ｎＭＩＳおよび第２ｐＭＩＳに設けられたサイドウォールＳＷＭのサイドウォール長、第３ｎＭＩＳおよび第３ｐＭＩＳに設けられたサイドウォールＳＷＬのサイドウォール長の順に短くなる。上記サイドウォールＳＷＨのサイドウォール長は、例えば８０〜９０ｎｍ程度であり、上記サイドウォールＳＷＭのサイドウォール長は、例えば４０〜５０ｎｍ程度であり、上記サイドウォールＳＷＬのサイドウォール長は、例えば３０ｎｍ程度である。
【０１３５】
このように、第３ｎＭＩＳおよび第３ｐＭＩＳでは、サイドウォールＳＷＬのサイドウォール長が、第１ｎＭＩＳおよび第１ｐＭＩＳのサイドウォールＳＷＨのサイドウォール長、ならびに第２ｎＭＩＳおよび第２ｐＭＩＳのサイドウォールＳＷＭのサイドウォール長よりも短く、かつ隣り合うサイドウォールＳＷＬの間の半導体基板１の面積が極力広くとれることから、第１絶縁膜７ｂをエッチングする際のエッチング速度の変動を抑えることができる。
【０１３６】
また、第１ｎＭＩＳおよび第１ｐＭＩＳに設けられたサイドウォールＳＷＨの半導体基板１の主面からの高さが最も高く、以下、第２ｎＭＩＳおよび第２ｐＭＩＳに設けられたサイドウォールＳＷＭの半導体基板１の主面からの高さ、第３ｎＭＩＳおよび第３ｐＭＩＳに設けられたサイドウォールＳＷＬの半導体基板１の主面からの高さの順に低くなる。
【０１３７】
次に、図４２に示すように、ｎ−型の半導体領域１３とｎ＋型の半導体領域２３とからなる第１ｎＭＩＳのソース・ドレイン領域ＳＤが形成され、ｎ−型の半導体領域２４とｎ＋型の半導体領域２３とからなる第２ｎＭＩＳのソース・ドレイン領域ＳＤが形成され、ｎ−型の半導体領域１８とｎ＋型の半導体領域２３とからなる第３ｎＭＩＳのソース・ドレイン領域ＳＤが形成される。
【０１３８】
さらに、ｐ−型の半導体領域１４とｐ＋型の半導体領域２１とからなる第１ｐＭＩＳのソース・ドレイン領域ＳＤが形成され、ｐ−型の半導体領域２５とｐ＋型の半導体領域２１とからなる第２ｐＭＩＳのソース・ドレイン領域ＳＤが形成され、ｐ−型の半導体領域１９とｐ＋型の半導体領域２１とからなる第３ｐＭＩＳのソース・ドレイン領域ＳＤが形成される。
【０１３９】
次に、第１ｎＭＩＳのゲート電極ＧＨｎの上部およびｎ＋型の半導体領域２３の上面、第１ｐＭＩＳのゲート電極ＧＨｐの上部およびｐ＋型の半導体領域２１の上面、第２ｎＭＩＳのゲート電極ＧＭｎの上部およびｎ＋型の半導体領域２３の上面、第２ｐＭＩＳのゲート電極ＧＭｐの上部およびｐ＋型の半導体領域２１の上面、第３ｎＭＩＳのゲート電極ＧＬｎの上部およびｎ＋型の半導体領域２３の上面、第３ｐＭＩＳのゲート電極ＧＬｐの上部およびｐ＋型の半導体領域２１の上面にシリサイド層３をサリサイドプロセスにより形成する。
【０１４０】
ここで、第１ｎＭＩＳおよび第１ｐＭＩＳでは、ゲート電極ＧＨｎ，ＧＨｐの露出した上面からシリサイド反応が進む。一方、第２ｎＭＩＳおよび第２ｐＭＩＳでは、ゲート電極ＧＭｎ，ＧＭｐの露出した上面と両側面とからシリサイド反応が進み、同様に、第３ｎＭＩＳおよび第３ｐＭＩＳでは、ゲート電極ＧＬｎ，ＧＬｐの露出した上面と両側面とからシリサイド反応が進む。従って、ゲート電極ＧＭｎ，ＧＭｐ，ＧＬｎ，ＧＬｐの上部の両側面にもシリサイド層３が形成されるので、ゲート電極ＧＭｎ，ＧＭｐ，ＧＬｎ，ＧＬｐの抵抗をより低くすることができる。
【０１４１】
また、第３ｎＭＩＳおよび第３ｐＭＩＳでは、相対的にゲート長が短いことから、ゲート電極ＧＬｎ，ＧＬｐの上部の両側面から進むシリサイド反応により形成されるシリサイド層３が一体となり易い。この場合、シリサイド層３の全体の膜厚が、上面から形成されるシリサイド層３の膜厚と上部の両側面から形成されるシリサイド層３の膜厚の合計の厚さとなる。これにより、第３ｎＭＩＳおよび第３ｐＭＩＳのゲート電極ＧＬｎ，ＧＬｐに形成されたシリサイド層３の膜厚は、第１ｎＭＩＳおよび第１ｐＭＩＳのゲート電極ＧＨｎ，ＧＨｐに形成されたシリサイド層３の膜厚よりも厚くなり、ゲート電極ＧＬｎ，ＧＬｐの抵抗をより低くし、高速動作が可能となる。
【０１４２】
また、図示はしていないが、第２ｎＭＩＳおよび第２ｐＭＩＳのゲート電極ＧＭｎ，ＧＭｐにおいても、同様に、ゲート電極ＧＭｎ，ＧＭｐの上部の両側面から進むシリサイド反応により形成されるシリサイド層３が一体になると、シリサイド層３の全体の膜厚が、上面から形成されるシリサイド層３の膜厚と上部の両側面から形成されるシリサイド層３の膜厚の合計の膜厚となる。これにより、第２ｎＭＩＳおよび第２ｐＭＩＳのゲート電極ＧＭｎ，ＧＭｐに形成されたシリサイド層３の膜厚の方が、第１ｎＭＩＳおよび第１ｐＭＩＳのゲート電極ＧＨｎ，ＧＨｐに形成されたシリサイド層３の膜厚よりも厚くなる場合も考えられる。
【０１４３】
このような場合は、第１ｎＭＩＳおよび第１ｐＭＩＳのゲート電極ＧＨｎ，ＧＨｐに形成されたシリサイド層３よりも、第２ｎＭＩＳおよび第２ｐＭＩＳのゲート電極ＧＭｎ，ＧＭｐに形成されたシリサイド層３の膜厚の方が厚く、第２ｎＭＩＳおよび第２ｐＭＩＳのゲート電極ＧＭｎ，ＧＭｐに形成されたシリサイド層３の膜厚よりも、第３ｎＭＩＳおよび第３ｐＭＩＳのゲート電極ＧＬｎ，ＧＬｐに形成されたシリサイド層３の膜厚の方が厚くなると考えられる。
【０１４４】
その後は、前述した実施の形態１の製造方法と同様にして、層間絶縁膜、コンタクトホール、プラグ、および配線等を順次形成する。
【０１４５】
配置密度が高い第３ｎＭＩＳおよび第３ｐＭＩＳでは、サイドウォールＳＷＬの半導体基板１の主面からの高さを低くできるので、これらを覆うように形成される層間絶縁膜の被覆性（埋め込み性）が向上して、隣り合うゲート電極ＧＬｎとゲート電極ＧＬｎとの間、隣り合うゲート電極ＧＬｎとゲート電極ＧＬｐとの間、および隣り合うゲート電極ＧＬｐとゲート電極ＧＬｐとの間に層間絶縁膜が入りやすくなり、コンタクトホールの形状不良の原因の一つとなるボイドが形成され難くなる。
【０１４６】
なお、前述した実施の形態１と同様に、第１ｎＭＩＳおよび第１ｐＭＩＳのゲート電極ＧＨｎ，ＧＨｐのゲート長よりも短く、第３ｎＭＩＳおよび第３ｐＭＩＳのゲート電極ＧＬｎ，ＧＬｐのゲート長よりも長いゲート長のゲート電極を備えるＭＩＳＦＥＴとして、第２ｎＭＩＳおよび第２ｐＭＩＳを例示したが、これに限定されるものではない。例えばメモリ領域に形成される不揮発性メモリセルを例示することもできる。
【０１４７】
図４３に、本実施の形態２による不揮発性メモリセル、ならびに周辺回路を構成する第１ｎＭＩＳ、第１ｐＭＩＳ、第３ｎＭＩＳ、および第３ｐＭＩＳを有する半導体装置の一例である要部断面図を示す。
【０１４８】
図４３に示すように、第１ｎＭＩＳ、第１ｐＭＩＳ、第３ｎＭＩＳ、および第３ｐＭＩＳの構造および製造方法は、前述したものと同じである。また、不揮発性メモリセルのゲート電極（選択ゲート電極ＣＧおよびメモリゲート電極ＭＧ）の構造および製造方法は、第２ｎＭＩＳおよび第２ｐＭＩＳの構造および製造方法において異なるが、サイドウォールＳＷの構造および製造方法は、前述の図３８〜図４１を用いて説明したものとほぼ同じである。
【０１４９】
従って、第１ｎＭＩＳおよび第１ｐＭＩＳに設けられたサイドウォールＳＷＨのサイドウォール長（例えば８０〜９０ｎｍ）が最も長く、以下、不揮発性メモリセルに設けられたサイドウォールＳＷのサイドウォール長（例えば４０〜５０ｎｍ）、第３ｎＭＩＳおよび第３ｐＭＩＳに設けられたサイドウォールＳＷＬのサイドウォール長（例えば３０ｎｍ）の順に短くなる。また、第１ｎＭＩＳおよび第１ｐＭＩＳに設けられたサイドウォールＳＷＨの半導体基板１の主面からの高さが最も高く、以下、不揮発性メモリセルに設けられたサイドウォールＳＷの半導体基板１の主面からの高さ、第３ｎＭＩＳおよび第３ｐＭＩＳに設けられたサイドウォールＳＷＬの半導体基板１の主面からの高さの順に低くなる。
【０１５０】
このように、本実施の形態２では、互いにサイドウォール長の異なる複数のサイドウォールＳＷＬ，ＳＷＭ（またはＳＷ），ＳＷＨを形成する製造工程において（本実施の形態２では３種類）、異方性のドライエッチングを１回行った後は、等方性のウェットエッチングまたは等方性のドライエッチングを複数回（本実施の形態２では２回）行うことにより、上記サイドウォールＳＷＬ，ＳＷＭ（またはＳＷ），ＳＷＨを形成している。従って、特に、周辺回路領域に形成される配置密度の高い第３ｎＭＩＳ領域および第３ｐＭＩＳ領域において、隣り合うゲート電極ＧＬｎとゲート電極ＧＬｎとの間、隣り合うゲート電極ＧＬｎとゲート電極ＧＬｐとの間、および隣り合うゲート電極ＧＬｐとゲート電極ＧＬｐとの間の半導体基板１の削れを防止することができる。
【０１５１】
（実施の形態３）
本実施の形態３による周辺回路を構成する第１ｎＭＩＳ、第１ｐＭＩＳ、第２ｎＭＩＳ、第２ｐＭＩＳ、第３ｎＭＩＳ、および第３ｐＭＩＳを有する半導体装置の製造方法を図４４〜図４７を用いて工程順に説明する。図４４〜図４７は半導体装置の製造工程中における周辺回路領域に形成される第１ｎＭＩＳ、第１ｐＭＩＳ、第２ｎＭＩＳ、第２ｐＭＩＳ、第３ｎＭＩＳ、および第３ｐＭＩＳの一例の要部断面図である。各図は、チャネルをゲート電極のゲート長方向に沿って切断した要部断面を示している。本実施の形態３においては、前述した実施の形態１と同様に、第１ｎＭＩＳおよび第１ｐＭＩＳを、例えば高圧系ＭＩＳＦＥＴとして形成し、第２ｎＭＩＳおよび第２ｐＭＩＳを、例えば低リーク用の低圧系ＭＩＳＦＥＴとして形成し、第３ｎＭＩＳ及び第３ｐＭＩＳを、例えば高速動作用の低圧系ＭＩＳＥＴとして形成している。
【０１５２】
半導体基板１の主面上に第１絶縁膜７ｂおよび第２絶縁膜７ｍを堆積する工程（前述の図６を用いて説明した製造工程）までの製造過程は、前述した実施の形態１と同様であるためその説明を省略する。
【０１５３】
前述した実施の形態１において図６を用いて説明した製造工程に続いて、図４４に示すように、第２絶縁膜７ｍを異方性のドライエッチングでエッチバックする。ここでは、第１ｎＭＩＳおよび第１ｐＭＩＳに要求される動作特性を得るために必要となるサイドウォールのサイドウォール長（８０〜９０ｎｍ程度）を有するように、第２絶縁膜７ｍを残存させる。これにより、第１ｎＭＩＳのゲート電極ＧＨｎ、第１ｐＭＩＳのゲート電極ＧＨｐ、第２ｎＭＩＳのゲート電極ＧＭｎ、第２ｐＭＩＳのゲート電極ＧＭｐ、第３ｎＭＩＳのゲート電極ＧＬｎ、および第３ｐＭＩＳのゲート電極ＧＬｐのそれぞれの側面に、横方向（ゲート長方向）の幅が８０〜９０ｎｍ程度の第２絶縁膜７ｍを残存させる。第１絶縁膜７ｂと第２絶縁膜７ｍとのエッチング選択比が高いことから、第１絶縁膜７ｂはエッチングされ難くい。
【０１５４】
また、第１ｎＭＩＳのゲート電極ＧＨｎ、第１ｐＭＩＳのゲート電極ＧＨｐ、第２ｎＭＩＳのゲート電極ＧＭｎ、第２ｐＭＩＳのゲート電極ＧＭｐ、第３ｎＭＩＳのゲート電極ＧＬｎ、および第３ｐＭＩＳのゲート電極ＧＬｐのそれぞれの上面上、ならびにこれらゲート電極ＧＨｎ，ＧＨｐ，ＧＭｎ，ＧＭｐ，ＧＬｎ，ＧＬｐが形成されていない半導体基板１の主面上の第２絶縁膜７ｍを完全に除去する。
【０１５５】
次に、図４５に示すように、第１ｎＭＩＳ領域および第１ｐＭＩＳ領域をフォトレジストパターンＲＰ５で覆い、第２ｎＭＩＳ領域、第２ｐＭＩＳ領域、第３ｎＭＩＳ領域、および第３ｐＭＩＳ領域の第２絶縁膜７ｍを等方性のウェットエッチングまたは等方性のドライエッチングにより加工する。等方性のエッチングを用いているので、上方向と横方向とから第２絶縁膜７ｍはエッチングされる。
【０１５６】
ここでは、第２ｎＭＩＳおよび第２ｐＭＩＳに要求される動作特性を得るために必要となるサイドウォールのサイドウォール長（４０〜５０ｎｍ）を有するように、第２絶縁膜７ｍを残存させる。これにより、第２ｎＭＩＳのゲート電極ＧＭｎ、第２ｐＭＩＳのゲート電極ＧＭｐ、第３ｎＭＩＳのゲート電極ＧＬｎ、および第３ｐＭＩＳのゲート電極ＧＬｐのそれぞれの側面に、横方向（ゲート長方向）の幅が４０〜５０ｎｍ程度の第２絶縁膜７ｍを残存させる。第１絶縁膜７ｂと第２絶縁膜７ｍとのエッチング選択比が高いことから、第１絶縁膜７ｂはエッチングされ難く、半導体基板１の主面が削られることはない。
【０１５７】
次に、図４６に示すように、フォトレジストパターンＲＰ５を除去した後、第１ｎＭＩＳ領域、第１ｐＭＩＳ領域、第２ｎＭＩＳ領域、および第２ｐＭＩＳ領域をフォトレジストパターンＲＰ６で覆い、第３ｎＭＩＳ領域および第３ｐＭＩＳ領域の第２絶縁膜７ｍを等方性のウェットエッチングまたは等方性のドライエッチングにより加工する。等方性のエッチングを用いているので、上方向と横方向とから第２絶縁膜７ｍはエッチングされる。
【０１５８】
ここでは、第３ｎＭＩＳおよび第３ｐＭＩＳに要求される動作特性を得るために必要となるサイドウォールのサイドウォール長（３０ｎｍ程度）を有するように、第２絶縁膜７ｍを残存させる。これにより、第３ｎＭＩＳのゲート電極ＧＬｎおよび第３ｐＭＩＳのゲート電極ＧＬｐのそれぞれの側面に、横方向（ゲート長方向）の幅が３０ｎｍ程度の第２絶縁膜７ｍを残存させる。第１絶縁膜７ｂと第２絶縁膜７ｍとのエッチング選択比が高いことから、第１絶縁膜７ｂはエッチングされ難く、半導体基板１の主面が削られることはない。
【０１５９】
次に、図４７に示すように、フォトレジストパターンＲＰ６を除去した後、露出している第１絶縁膜７ｂをドライエッチングまたはウェットエッチングで除去する。
【０１６０】
これにより、第１ｎＭＩＳおよび第１ｐＭＩＳでは、ゲート電極ＧＨｎ，ＧＨｐの側面に第１絶縁膜７ｂおよび第２絶縁膜７ｍからなるサイドウォールＳＷＨを形成する。また、第２ｎＭＩＳおよび第２ｐＭＩＳでは、ゲート電極ＧＭｎ，ＧＭｐの側面に第１絶縁膜７ｂおよび第２絶縁膜７ｍからなるサイドウォールＳＷＭを形成する。また、第３ｎＭＩＳおよび第３ｐＭＩＳでは、ゲート電極ＧＬｎ，ＧＬｐの側面に第１絶縁膜７ｂおよび第２絶縁膜７ｍからなるサイドウォールＳＷＬを形成する。
【０１６１】
第１ｎＭＩＳおよび第１ｐＭＩＳに設けられたサイドウォールＳＷＨのサイドウォール長が最も長く、以下、第２ｎＭＩＳおよび第２ｐＭＩＳに設けられたサイドウォールＳＷＭのサイドウォール長、第３ｎＭＩＳおよび第３ｐＭＩＳに設けられたサイドウォールＳＷＬのサイドウォール長の順に短くなる。上記サイドウォールＳＷＨのサイドウォール長は、例えば８０〜９０ｎｍ程度であり、上記サイドウォールＳＷＭのサイドウォール長は、例えば４０〜５０ｎｍ程度であり、上記サイドウォールＳＷＬのサイドウォール長は、例えば３０ｎｍ程度である。
【０１６２】
また、第１ｎＭＩＳおよび第１ｐＭＩＳに設けられたサイドウォールＳＷＨの半導体基板１の主面からの高さが最も高く、以下、第２ｎＭＩＳおよび第２ｐＭＩＳに設けられたサイドウォールＳＷＭの半導体基板１の主面からの高さ、第３ｎＭＩＳおよび第３ｐＭＩＳに設けられたサイドウォールＳＷＬの半導体基板１の主面からの高さの順に低くなる。
【０１６３】
その後、前述した実施の形態２と同様にして、前述の図４３に示したように、ｎ−型の半導体領域１３とｎ＋型の半導体領域２３とからなる第１ｎＭＩＳのソース・ドレイン領域ＳＤ、ｎ−型の半導体領域２４とｎ＋型の半導体領域２３とからなる第２ｎＭＩＳのソース・ドレイン領域ＳＤ、およびｎ−型の半導体領域１８とｎ＋型の半導体領域２３とからなる第３ｎＭＩＳのソース・ドレイン領域ＳＤを形成する。さらに、ｐ−型の半導体領域１４とｐ＋型の半導体領域２１とからなる第１ｐＭＩＳのソース・ドレイン領域ＳＤ、ｐ−型の半導体領域２５とｐ＋型の半導体領域２１とからなる第２ｐＭＩＳのソース・ドレイン領域ＳＤ、ｐ−型の半導体領域１９とｐ＋型の半導体領域２１とからなる第３ｐＭＩＳのソース・ドレイン領域ＳＤを形成する。
【０１６４】
さらに、第１ｎＭＩＳのゲート電極ＧＨｎの上部およびｎ＋型の半導体領域２３の上面、第１ｐＭＩＳのゲート電極ＧＨｐの上部およびｐ＋型の半導体領域２１の上面、第２ｎＭＩＳのゲート電極ＧＭｎの上部およびｎ＋型の半導体領域２３の上面、第２ｐＭＩＳのゲート電極ＧＭｐの上部およびｐ＋型の半導体領域２１の上面、第３ｎＭＩＳのゲート電極ＧＬｎの上部およびｎ＋型の半導体領域２３の上面、第３ｐＭＩＳのゲート電極ＧＬｐの上部およびｐ＋型の半導体領域２１の上面にシリサイド層３を形成する。
【０１６５】
その後は、前述した実施の形態１の製造方法と同様にして、層間絶縁膜、コンタクトホール、プラグ、および配線等を順次形成する。
【０１６６】
このように、本実施の形態３によれば、前述した実施の形態２と同様の効果を得ることができる。
【０１６７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１６８】
例えば、前記実施の形態では、互いにサイドウォール長の異なる３種類のＭＩＳＦＥＴに本願発明を適用したが、これに限定されるものではなく、互いにサイドウォール長の異なる２種類または４種類以上のＭＩＳＦＥＴにも適用することができる。
【産業上の利用可能性】
【０１６９】
本発明は、互いにサイドウォール長の異なるサイドウォールを有する複数の半導体素子を備える半導体装置に適用することができる。
【符号の説明】
【０１７０】
１  半導体基板
２ａｄ  ｎ−型の半導体領域
２ａｓ  ｎ−型の半導体領域
２ｂ  ｎ＋型の半導体領域
３  シリサイド層
４，４Ａ  ゲート絶縁膜
５  ｐ型の半導体領域
６ｂ，６ｔ  絶縁膜
７ｂ  第１絶縁膜
７ｍ  第２絶縁膜
７ｔ  第３絶縁膜
８  ｎ型の半導体領域
９  層間絶縁膜
９ａ  窒化シリコン膜
９ｂ  酸化シリコン膜
１０  導電膜
１０ｎ，１０ｎａ  ｎ型の導電膜
１０ｐ  ｐ型の導電膜
１１  サイドウォール
１３  ｎ−型の半導体領域
１４  ｐ−型の半導体領域
１５  サイドウォール
１６，１７  フォトレジストパターン
１８  ｎ−型の半導体領域
１９  ｐ−型の半導体領域
２０  フォトレジストパターン
２１  ｐ＋型の半導体領域
２２  フォトレジストパターン
２３  ｎ＋型の半導体領域
２４  ｎ−型の半導体領域
２５  ｐ−型の半導体領域
１０１  半導体基板
１０２，１０３，１０４  ゲート絶縁膜
１０５，１０６，１０７  ゲート電極
１０８，１０９，１１０  低濃度拡散層
１１１  サイドウォール
１１２  高濃度拡散層
１１３  シリサイド層
１１４，１１５  サイドウォール
１１６  下層絶縁膜
ＣＡ  コンタクトホール
ＣＧ  選択ゲート電極
ＣＳＬ  電荷蓄積層
Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５，Ｄ６  半導体領域
Ｄｒｍ  ドレイン領域
ＧＨｎ  第１ｎＭＩＳのゲート電極
ＧＨｐ  第１ｐＭＩＳのゲート電極
ＧＭｎ  第２ｎＭＩＳのゲート電極
ＧＭｐ  第２ｐＭＩＳのゲート電極
ＧＬｎ  第３ｎＭＩＳのゲート電極
ＧＬｐ  第３ｐＭＩＳのゲート電極
ＨＮＷ  ｎ型のウェル
ＨＰＷ  ｐ型のウェル
Ｍ１  配線
ＭＧ  メモリゲート電極
ＮＩＳＯ  ｎ型の埋め込みウェル
ＮＷ  ｎ型のウェル
ＰＡ  プラグ
ＰＷ  ｐ型のウェル
ＲＰ１，ＲＰ２，ＲＰ３，ＲＰ４，ＲＰ５，ＲＰ６  フォトレジストパターン
ＳＤ  ソース・ドレイン領域
Ｓｒｍ  ソース領域
ＳＴＩ  素子分離部
ＳＷ，ＳＷＨ，ＳＷＬ，ＳＷＭ  サイドウォール
【図１】
0005847537.tif 000002
【図２】
0005847537.tif 000003
【図３】
0005847537.tif 000004
【図４】
0005847537.tif 000005
【図５】
0005847537.tif 000006
【図６】
0005847537.tif 000007
【図７】
0005847537.tif 000008
【図８】
0005847537.tif 000009
【図９】
0005847537.tif 000010
【図１０】
0005847537.tif 000011
【図１１】
0005847537.tif 000012
【図１２】
0005847537.tif 000013
【図１３】
0005847537.tif 000014
【図１４】
0005847537.tif 000015
【図１５】
0005847537.tif 000016
【図１６】
0005847537.tif 000017
【図１７】
0005847537.tif 000018
【図１８】
0005847537.tif 000019
【図１９】
0005847537.tif 000020
【図２０】
0005847537.tif 000021
【図２１】
0005847537.tif 000022
【図２２】
0005847537.tif 000023
【図２３】
0005847537.tif 000024
【図２４】
0005847537.tif 000025
【図２５】
0005847537.tif 000026
【図２６】
0005847537.tif 000027
【図２７】
0005847537.tif 000028
【図２８】
0005847537.tif 000029
【図２９】
0005847537.tif 000030
【図３０】
0005847537.tif 000031
【図３１】
0005847537.tif 000032
【図３２】
0005847537.tif 000033
【図３３】
0005847537.tif 000034
【図３４】
0005847537.tif 000035
【図３５】
0005847537.tif 000036
【図３６】
0005847537.tif 000037
【図３７】
0005847537.tif 000038
【図３８】
0005847537.tif 000039
【図３９】
0005847537.tif 000040
【図４０】
0005847537.tif 000041
【図４１】
0005847537.tif 000042
【図４２】
0005847537.tif 000043
【図４３】
0005847537.tif 000044
【図４４】
0005847537.tif 000045
【図４５】
0005847537.tif 000046
【図４６】
0005847537.tif 000047
【図４７】
0005847537.tif 000048
【図４８】
0005847537.tif 000049
【図４９】
0005847537.tif 000050
【図５０】
0005847537.tif 000051
【図５１】
0005847537.tif 000052