(57)【特許請求の範囲】
【請求項１】
第１導電型領域と、
前記第１導電型領域の下面を覆うように配置された第１の第２導電型領域と、
前記第１導電型領域の側面を取り囲むように配置され、且つ、前記第１の第２導電型領域と接している第２の第２導電型領域と、
前記第２の第２導電型領域に電気的に接続されているとともに固定電位端子にも電気的に接続されているガードリングと、
前記第１導電型領域の上面を覆うように配置された絶縁膜と、
前記絶縁膜上に配置されたアナログ素子と、
交互に積層された層間絶縁膜と配線層とを含む多層配線層と、
を有し、
前記ガードリングは、
前記第２の第２導電型領域の表層に形成されて、平面視において前記第１導電型領域を環状に囲む、第２導電型の高濃度拡散領域と、
前記多層配線層の層間絶縁膜に埋め込まれた接続部材と、
前記多層配線層の配線層に形成されているとともに、前記接続部材を介して前記高濃度拡散領域に電気的に接続され、且つ、平面視において前記第１導電型領域を囲んでいる導体パターンと、
を含み、
前記導体パターンが形成された前記配線層は、前記アナログ素子に接続された引出配線を含み、
前記導体パターンには、前記引出配線を通過させる開口が形成されており、
前記引出配線は、前記開口を通して、前記導体パターンの内側から外側へと引き出されている半導体装置。
【請求項２】
前記アナログ素子は抵抗素子である請求項１に記載の半導体装置。
【請求項３】
前記抵抗素子は第２導電型である請求項２に記載の半導体装置。
【請求項４】
平面視において、前記第１導電型領域の外形線は前記アナログ素子の外形線の外側に位置する請求項１乃至３の何れか一項に記載の半導体装置。
【請求項５】
前記アナログ素子には１ＧＨｚ以上の周波数の高周波信号が入力される請求項１乃至４の何れか一項に記載の半導体装置。
【請求項６】
前記固定電位端子は、グランド端子である請求項１乃至５の何れか一項に記載の半導体装置。
【請求項７】
交互に積層された層間絶縁膜と配線層とを含む多層配線層を有する半導体装置を製造する方法において、
第１導電型領域の下面が第１の第２導電型領域により覆われた状態となるように第１導電型領域を形成する工程と、
前記第１導電型領域の側面を取り囲み、且つ、前記第１の第２導電型領域と接するように、第２の第２導電型領域を形成する工程と、
前記第２の第２導電型領域に電気的に接続されるとともに固定電位にも電気的に接続されるようにガードリングを形成する工程と、
前記第１導電型領域の上面を覆うように絶縁膜を形成する工程と、
前記絶縁膜上にアナログ素子を形成する工程と、
を有し、
前記ガードリングを形成する工程は、
前記第２の第２導電型領域の表層に、平面視において前記第１導電型領域を環状に囲む、第２導電型の高濃度拡散領域を形成する工程と、
前記多層配線層の層間絶縁膜に埋め込まれた接続部材を形成する工程と、
前記多層配線層の１つの配線層を形成する工程であって、前記接続部材を介して前記高濃度拡散領域に電気的に接続され、且つ、平面視において前記第１導電型領域を囲んでいる導体パターンを含む１つの配線層を形成する工程と、
を含み、
前記多層配線層の１つの配線層を形成する工程では、
前記導体パターンとともに、前記アナログ素子に接続された引出配線を形成し、
前記導体パターンを、前記引出配線を通過させる開口を有するものとして形成し、
前記引出配線を、前記開口を通して前記導体パターンの内側から外側へと引き出されたものとして形成する半導体装置の製造方法。
【請求項８】
前記固定電位は、グランド電位であることを特徴とする請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
高周波信号が入力される半導体装置（高周波デバイス）においては、抵抗素子などのアナログ素子に入力された高周波信号は、アナログ素子の下の絶縁膜との容量性結合によって基板側に伝搬することがある。高周波信号が基板側に伝搬すると、アナログ素子によって伝達される高周波信号が減衰してしまうため、高周波デバイスの特性が劣化してしまう。このため、高周波デバイスの特性を安定させるには、容量性結合による高周波信号の減衰をできるだけ抑制することが望まれる。
【０００３】
特許文献１には、抵抗体と基板との間の寄生容量により高周波特性が劣化するという課題を解決する目的で、抵抗体の下に形成されたＬＯＣＯＳの下に、電気的に孤立した第１の島領域が形成され、素子分離領域の下にはアノード電極に接続されたＰ＋の分離領域が形成された半導体装置が記載されている。この半導体装置の第１の島領域はノンドープとなっている。
【０００４】
特許文献２には、半導体層と、この半導体層の表面に形成された絶縁膜と、この絶縁膜上に形成された抵抗素子と、半導体層において絶縁膜を挟んで抵抗素子と対向する部分に形成され、周囲から電気的にフローティングされたフローティング領域と、を備える半導体装置が記載されている。この半導体装置は、更に、半導体層の下層に設けられた第１導電型の半導体基板と、フローティング領域を取り囲む環状の形状で半導体層に形成された第１導電型のアイソレーション領域と、を備え、フローティング領域は第２導電型である。この半導体素子は、更に、アイソレーション領域に対応する環状に形成され、アイソレーション領域と絶縁膜を挟んで対向するガードリングを備える。この半導体装置においては、絶縁破壊の耐性を向上させる目的でフローティング領域を形成している。また、ガードリングはアイソレーション領域とは絶縁膜を介して絶縁されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−２５８２１７号公報
【特許文献２】特開２００９−２９５８６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１の技術では、アナログ素子によって伝達される高周波信号の減衰を十分に抑制することが困難であり、半導体装置の特性を十分に安定させることが困難であった。
【課題を解決するための手段】
【０００７】
本発明は、第１導電型領域と、
前記第１導電型領域の下面を覆うように配置された第１の第２導電型領域と、
前記第１導電型領域の側面を取り囲むように配置され、且つ、前記第１の第２導電型領域と接している第２の第２導電型領域と、
前記第２の第２導電型領域に電気的に接続されているとともに固定電位端子にも電気的に接続されているガードリングと、
前記第１導電型領域の上面を覆うように配置された絶縁膜と、
前記絶縁膜上に配置されたアナログ素子と、
を有することを特徴とする半導体装置を提供する。
【０００８】
この半導体装置においては、アナログ素子の下に絶縁膜が配置され、絶縁膜の下に第１導電型領域が配置されている。ここで、第１導電型領域は、その下面が第１の第２導電型領域により覆われ、その側面が第２の第２導電型領域により取り囲まれ、且つ、その上面が絶縁膜により覆われている。このため、第１導電型領域は、電気的に孤立し、いわゆるフローティング状態となっている。一方、第１の第２導電型領域と第２の第２導電型領域とは相互に接しており、第２の第２導電型領域はガードリングを介して固定電位端子に電気的に接続されている。
【０００９】
この半導体装置においては、絶縁膜を挟んで、アナログ素子と第２導電型領域とにより容量が形成されるとともに、半導体基板及び第１導電型領域と、第２導電型領域と、の間にＰＮ接合による接合容量が形成され、且つ、これら２つの容量が互いに直列接続される。
【００１０】
このため、この半導体装置によれば、該半導体装置の寄生容量を小さくすることができる。よって、アナログ素子により伝達される高周波信号が、寄生容量によって減衰してしまうことを、十分に抑制することができる。これにより、半導体装置の特性を十分に安定させることができる。
【００１１】
また、本発明は、第１導電型領域の下面が第１の第２導電型領域により覆われた状態となるように第１導電型領域を形成する工程と、
前記第１導電型領域の側面を取り囲み、且つ、前記第１の第２導電型領域と接するように、第２の第２導電型領域を形成する工程と、
前記第２の第２導電型領域に電気的に接続されるとともに固定電位にも電気的に接続されるようにガードリングを形成する工程と、
前記第１導電型領域の上面を覆うように絶縁膜を形成する工程と、
前記絶縁膜上にアナログ素子を形成する工程と、
を有することを特徴とする半導体装置の製造方法を提供する。
【発明の効果】
【００１２】
本発明によれば、アナログ素子によって伝達される高周波信号の減衰を十分に抑制し、半導体装置の特性を十分に安定させることができる。
【図面の簡単な説明】
【００１３】
【図１】第１の実施形態に係る半導体装置の模式的な平面図である。
【図２】図１のＡ−Ａ矢視断面図である。
【図３】図１のＢ−Ｂ矢視断面図である。
【図４】第１の実施形態の効果を説明するための、半導体装置の模式的な断面図である。
【図５】第１の実施形態の効果を説明するための模式図であり、このうち（Ａ）は半導体装置のＰＮ接合におけるエネルギーバンドを示す図、（Ｂ）は半導体装置のＰＮ接合における電位差が維持される動作を示す図である。
【図６】第１の実施形態の効果を示す図である。
【図７】第２の実施形態に係る半導体装置の模式的な平面図である。
【図８】図７のＡ−Ａ矢視断面図である。
【図９】第３の実施形態に係る半導体装置の模式的な平面図である。
【図１０】第４の実施形態に係る半導体装置の模式的な平面図である。
【図１１】第５の実施形態に係る半導体装置の模式的な平面図である。
【図１２】第６の実施形態に係る半導体装置を示す図であり、このうち（Ａ）は模式的な平面図、（Ｂ）は（Ａ）のＡ−Ａ矢視断面図、（Ｃ）は（Ａ）のＢ−Ｂ矢視断面図である。
【図１３】比較例に係る半導体装置を示す図であり、このうち（Ａ）は模式的な平面図、（Ｂ）は（Ａ）のＡ−Ａ矢視断面図、（Ｃ）は（Ａ）のＢ−Ｂ矢視断面図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施形態について、図面を用いて説明する。なお、すべての図面において、同様の構成要素には同一の符号を付し、適宜に説明を省略する。
【００１５】
〔第１の実施形態〕
図１は第１の実施形態に係る半導体装置１００の模式的な平面図である。図２は図１のＡ−Ａ矢視断面図、図３は図１のＢ−Ｂ矢視断面図であり、何れも模式的な図である。図１においては、層間絶縁膜９、配線層絶縁膜１１、シリサイドブロック膜１７、絶縁膜５及び絶縁膜５１の図示を省略している。
【００１６】
本実施形態に係る半導体装置１００は、第１導電型領域（例えばＮ型ウェル領域２）と、第１導電型領域の下面を覆うように配置された第１の第２導電型領域（例えばＰ型の半導体基板１）と、を有している。半導体装置１００は、更に、第１導電型領域の側面を取り囲むように配置され、且つ、第１の第２導電型領域と接している第２の第２導電型領域（例えばＰ型ウェル領域３）を有している。半導体装置１００は、更に、第２の第２導電型領域に電気的に接続されているとともに固定電位端子にも電気的に接続されているガードリング４と、第１導電型領域の上面を覆うように配置された絶縁膜５と、絶縁膜５上に配置されたアナログ素子（例えば抵抗素子６）と、を有する。以下、詳細に説明する。固定電位端子とは、固定電位に接続された端子であり、例えばグランド端子などが例示される。
【００１７】
Ｎ型ウェル領域２は、例えば、Ｐ型の半導体基板１の表層に形成されている。このため、Ｎ型ウェル領域２の下面はＰ型の領域により覆われている。
【００１８】
Ｐ型ウェル領域３は、半導体基板１の表層に形成され、Ｎ型ウェル領域２の周囲を取り囲むように、該Ｎ型ウェル領域２の周囲に配置されている。
【００１９】
絶縁膜５は、Ｎ型ウェル領域２の上面を覆うように、該Ｎ型ウェル領域２の上側に配置されている。
【００２０】
このように、Ｎ型ウェル領域２は、その下面がＰ型の半導体基板１により取り囲まれ、その側面がＰ型ウェル領域３により取り囲まれ、且つ、その上面が絶縁膜５により覆われている。このため、Ｎ型ウェル領域２は、何れの部分に対しても電気的に接続されておらず、いわゆるフローティング状態となっている（電気的に孤立している）。
【００２１】
抵抗素子６は、絶縁膜５を挟んでＮ型ウェル領域２と対向して配置されている。抵抗素子６は、例えば、ポリシリコンにより構成されている。また、抵抗素子６の導電型は、例えば、Ｐ型ウェル領域３と同導電型、すなわち第１導電型であり、Ｐ＋型である。ただし、抵抗素子６の導電型は、第２導電型（Ｎ型）であっても良い。また、抵抗素子６は、金属含有膜により構成しても良い。
【００２２】
抵抗素子６は、例えば、半導体基板１の板面に沿って一方向に長尺に形成されている。より具体的には、例えば、抵抗素子６の平面形状は、矩形状（具体的には長方形状）となっている。
【００２３】
図１に示すように、平面視において、Ｎ型ウェル領域２の外形線は抵抗素子６の外形線の外側に位置していることが好ましい。ただし、平面視において、Ｎ型ウェル領域２の外形線と抵抗素子６の外形線とが一致していても良いし、Ｎ型ウェル領域２の外形線が抵抗素子６の外形線よりも若干内側に入り込んでいても良い。
【００２４】
また、平面視において、絶縁膜５の外形線は抵抗素子６の外形線の外側に位置している。
【００２５】
Ｐ型ウェル領域３は、Ｎ型ウェル領域２の周囲を環状（例えば、平面形状が矩形の環状）に取り囲んでいるとともに、Ｎ型ウェル領域２上の絶縁膜５の周囲も環状に取り囲んでいる。
【００２６】
半導体装置１００において、Ｐ型ウェル領域３を挟んで絶縁膜５の周囲に位置する部位には、例えば、図２及び図３に示すように、絶縁膜５と同質で、絶縁膜５と同様の膜厚の、絶縁膜５１が形成されている。
【００２７】
絶縁膜５及び絶縁膜５１は、それぞれ、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造の素子分離膜により構成されている。
【００２８】
Ｐ型ウェル領域３の表層には、Ｎ型ウェル領域２を環状（例えば、平面形状が矩形の環状）に囲む第２導電型の高濃度拡散領域（以下、Ｐ＋拡散領域７）が形成されている。このＰ＋拡散領域７は、後述する導体パターン１４とは異なり、平面形状が閉ループ形状となっている。このＰ＋拡散領域７は、その下側のＰ型ウェル領域３と電気的に接続され、更に、このＰ型ウェル領域３を介して半導体基板１にも電気的に接続されている。
【００２９】
図３及び図１に示すように、Ｐ＋拡散領域７上には、例えば複数のコンタクトプラグ（接続部材）８が形成されている。これらコンタクトプラグ８は、Ｐ＋拡散領域７が延在する方向に沿って、環状に配列されている。各コンタクトプラグ８の下端はＰ＋拡散領域７の上面に接しており、各コンタクトプラグ８はＰ＋拡散領域７に電気的に接続されている。
【００３０】
なお、半導体装置１００は、交互に積層された層間絶縁膜と配線層とを含む多層配線層（一部分のみを図示）を有している。Ｐ＋拡散領域７上、絶縁膜５上、絶縁膜５１上及び抵抗素子６上には、この多層配線層の第１層目の層間絶縁膜９が形成され、コンタクトプラグ８は、層間絶縁膜９に埋め込まれている。
【００３１】
更に、層間絶縁膜９及びコンタクトプラグ８の上層には、上記多層配線層の第１層目の配線層１０が形成されている。この配線層１０は、金属膜により構成された第１層配線（後述）と、これら第１層配線の間隔を埋める配線層絶縁膜１１と、を含む。
【００３２】
第１層配線には、一対の引出配線１２、１３と、導体パターン１４と、グランド接続引出配線１９と、が含まれる。
【００３３】
このうち引出配線１２は、抵抗素子６の一端部の上に形成された複数のコンタクトプラグ１５を介して、抵抗素子６と電気的に接続されている。すなわち、引出配線１２の一端部は、抵抗素子６一端部の上方に導かれている。そして、抵抗素子６の一端部と引出配線１２の一端部との間にはコンタクトプラグ１５が設けられている。これらコンタクトプラグ１５の上端は引出配線１２に接しており、これらコンタクトプラグ１５の下端は抵抗素子６に接している。
【００３４】
同様に、引出配線１３は、抵抗素子６の他端部の上に形成されたコンタクトプラグ１６を介して抵抗素子６と電気的に接続されている。
【００３５】
なお、コンタクトプラグ１５及び１６も、層間絶縁膜９に埋め込まれている。
【００３６】
抵抗素子６において、コンタクトプラグ１５、１６がそれぞれ接続されている部位は、シリサイド化されたシリサイド領域６ａとなっている。そして、抵抗素子６の上面において、シリサイド領域６ａ以外の部分は、シリサイドブロック膜１７により覆われている。
【００３７】
導体パターン１４は、各コンタクトプラグ８を挟んでＰ＋拡散領域７と対向している。各コンタクトプラグ８の上端は導体パターン１４の下面に接している。これにより、導体パターン１４は、コンタクトプラグ８を介してＰ＋拡散領域７に電気的に接続されている。
【００３８】
図１に示すように、導体パターン１４は、Ｐ＋拡散領域７と同様の環状の平面形状に形成されている。そして、導体パターン１４は、Ｐ＋拡散領域７の上に重なる位置に配置されている。
【００３９】
ただし、導体パターン１４には、該導体パターン１４と同層の引出配線１２、１３を抵抗素子６の上方に導くための開口１４ａが形成されている。すなわち、導体パターン１４には、引出配線１２、１３をそれぞれ通過させる一対の開口１４ａが形成されている。このため、導体パターン１４は、Ｐ＋拡散領域７とは異なり、完全な環状（閉ループ形状）ではなく、本実施形態の場合、例えば２分割されている。
【００４０】
以上において、例えば、Ｐ＋拡散領域７と、各コンタクトプラグ８と、導体パターン１４と、によりガードリング４が構成されている。
【００４１】
このようなガードリング４により、抵抗素子６に対して不要な外来ノイズが入力されてしまうことを抑制しながら、高周波における抵抗素子６のインピーダンスの変動を抑制することができる。ここで、高周波におけるインピーダンスの変動の抑制とは、高周波になってもインピーダンスが変化しないことを意味する。より具体的には、抵抗素子６のリアクタンス成分がレジスタンス成分と比べて十分に小さいことを意味する。
【００４２】
グランド接続引出配線１９は、導体パターン１４に固定電位端子１８を接続する。ここで、固定電位端子１８としては、グランド電位に接続された端子が例示される。以下の説明では、固定電位端子１８をグランド電位１８と称する。
【００４３】
グランド接続引出配線１９の平面的な配置は図示を省略するが、例えば、導体パターン１４から放射状に周囲に延出するように、複数のグランド接続引出配線１９が導体パターン１４に接続されている。
【００４４】
図示は省略するが、抵抗素子６の近傍（ガードリング４の近傍）には、抵抗素子６に入力される高周波信号を生成する発振器（図示略）が設けられている。この発振器により生成された高周波信号が、引出配線１２、１３のうち、一方の引出配線１２及びコンタクトプラグ１５を介して、抵抗素子６に入力される。なお、引出配線１２の前段に、抵抗素子６以外の素子（図示略）が設けられ、この素子を介して、抵抗素子６に高周波信号が入力されるようになっていても構わない。そして、抵抗素子６は、コンタクトプラグ１６及び他方の引出配線１３を介して、外部（例えば、別の素子）へ高周波信号を出力するようになっている。ここで、高周波信号の周波数は、少なくとも１ＧＨｚ以上であることが好ましく、具体的には、例えば、数ＧＨｚから数十ＧＨｚの範囲である。
【００４５】
また、ガードリング４の内側には、抵抗素子６以外の素子は設けられていない。例えばトランジスタ（図示略）は、ガードリング４とは別のガードリング（図示略）により囲まれており、１つのガードリング４の内側に抵抗素子６とトランジスタとが同居することはない。ただし、他の実施形態で後述するように、平面視において、ガードリング４に囲まれる抵抗素子６は１つに限らず、複数であっても良いし、ガードリング４内に抵抗素子６と同様の構成のダミー抵抗を配置しても良い。
【００４６】
半導体装置１００は以上のように構成されているため、半導体基板１及びＰ型ウェル領域３は、Ｐ＋拡散領域７、コンタクトプラグ８、導体パターン１４及びグランド接続引出配線１９をこの順に経由して、グランド電位１８に電気的に接続されている。
【００４７】
次に、本実施形態に係る半導体装置の製造方法を説明する。
【００４８】
本実施形態に係る半導体装置の製造方法は、第１導電型領域（例えばＮ型ウェル領域２）の下面が第１の第２導電型領域（例えばＰ型の半導体基板１）により覆われた状態となるように第１導電型領域を形成する工程を有する。この製造方法は、更に、第１導電型領域の側面を取り囲み、且つ、第１の第２導電型領域と接するように、第２の第２導電型領域（例えばＰ型ウェル領域３）を形成する工程を有する。この製造方法は、更に、第２の第２導電型領域に電気的に接続されるとともに固定電位にも電気的に接続されるようにガードリング４を形成する工程を有する。この製造方法は、更に、第１導電型領域の上面を覆うように絶縁膜５を形成する工程と、絶縁膜５上にアナログ素子（例えば抵抗素子６）を形成する工程と、を有する。以下、詳細に説明する。
【００４９】
例えば、先ず、第１導電型（例えばＰ型）の半導体基板１の表層にＰ型ウェル領域３を形成する。このためには、先ず、半導体基板１の上に、所定形状の開口を有するマスクパターン（図示略）を形成する。次に、このマスクパターンをマスクとし、その開口を介して半導体基板１の表層にＰ型の不純物（例えばボロン）をイオン注入することにより、Ｐ型ウェル領域３を形成する。その後、マスクパターンを除去する。
【００５０】
次に、例えば、半導体基板１の表層にＮ型ウェル領域２を形成する。このためには、先ず、半導体基板１の上に、所定形状の開口を有するマスクパターン（図示略）を形成する。次に、このマスクパターンをマスクとし、その開口を介して半導体基板１の表層にＮ型の不純物（例えばリン）をイオン注入することにより、Ｎ型ウェル領域２を形成する。その後、マスクパターンを除去する。
【００５１】
なお、Ｎ型ウェル領域２とＰ型ウェル領域３とを形成する順序は、どちらが先であっても良い。
【００５２】
次に、半導体基板１の表層に、絶縁膜５、５１を形成する。このためには、半導体基板１の上に、所定形状の開口を有するマスクパターン（図示略）を形成し、このマスクパターンをマスクとし、その開口を介して半導体基板１の表層（ここでは、Ｎ型ウェル領域２及びＰ型ウェル領域３の表層）をエッチングすることにより、半導体基板１の表層に溝を形成する。次に、この溝を埋め込むように半導体基板１の表面上に酸化膜（ＳｉＯ２）を形成する。次に、半導体基板１の表面を研磨して、この酸化膜を溝内に残留させる一方で、溝以外の半導体基板１上からは除去することにより、絶縁膜５、５１を形成する。
【００５３】
次に、半導体基板１上にポリシリコン膜を成膜し、このポリシリコン膜を抵抗素子６の形状に加工する。すなわち、先ず、ポリシリコン膜上において抵抗素子６となる部位の上にマスクパターン（図示略）を形成する。次に、このマスクパターンをマスクとするエッチングにより、ポリシリコン膜を抵抗素子６の形状に加工する。次に、マスクパターンを除去する。なお、通常、このように抵抗素子６を形成する工程により、トランジスタ（図示略）のゲートも形成する。
【００５４】
次に、半導体基板１の上に、所定形状の開口を有するマスクパターン（図示略）を形成し、このマスクパターンをマスクとして、半導体基板１の表層、すなわちＰ型ウェル領域３の表層にＰ型の不純物（例えばボロン）を高濃度にイオン注入することにより、環状のＰ＋拡散領域７を形成する。
【００５５】
次に、抵抗素子６上にシリサイドブロック膜１７を形成する。このシリサイドブロック膜１７は、抵抗素子６において、シリサイド領域６ａとなる部分以外を覆うように形成する。次に、スパッタ等により抵抗素子６上に金属膜を成膜した後で、熱処理を行う。これにより、金属膜を構成する金属と、抵抗素子６を構成するポリシリコンと、を反応させて、シリサイド化させる。こうして、抵抗素子６の両端部にそれぞれシリサイド領域６ａが形成される。その後、ＳＰＭ（Ｓｕｌｆｕｒｉｃ  ａｃｉｄ／ｈｙｄｒｏｇｅｎ  Ｐｅｒｏｘｉｄｅ  Ｍｉｘｔｕｒｅ：硫酸過酸化水素混合液）等を用いて、未反応の金属膜を除去する。
【００５６】
次に、抵抗素子６上及び半導体基板１上に、層間絶縁膜９を形成する。次に、この層間絶縁膜９において、コンタクトプラグ８、１５、１６と対応する位置に、それぞれコンタクトホールを形成する。次に、このコンタクトホール内に金属を埋め込む。次に、コンタクトホールからはみ出た金属をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈ）などにより除去することによって、コンタクトプラグ８、１５、１６を形成する。
【００５７】
次に、層間絶縁膜９上に配線層絶縁膜１１を形成する。次に、配線層絶縁膜１１に、引出配線１２、１３、導体パターン１４及びグランド接続引出配線１９とそれぞれ対応する配線溝を形成する。次に、配線溝に金属材料（例えば銅）を埋め込み、配線溝からはみ出した金属材料をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈ）により除去する。これにより、配線層絶縁膜１１に引出配線１２、１３、導体パターン１４及びグランド接続引出配線１９を形成し、第１層目の配線層１０を形成することができる。
【００５８】
その後、配線層１０の上に、必要な数だけ、層間絶縁膜と配線層（何れも図示略）を交互に形成することにより、多層配線を形成することができる。
【００５９】
こうして、半導体装置１００を製造することができる。
【００６０】
図４は第１の実施形態の効果を説明するための図であり、半導体装置１００の模式的な断面を示す。
【００６１】
図４に示すように、半導体装置１００においては、等価的に、絶縁膜５を挟んで、抵抗素子６とＮ型ウェル領域２とにより容量Ｃ１が形成される。一方、Ｎ型ウェル領域２と半導体基板１との間には、等価的に、ＰＮ接合による接合容量Ｃ２が形成される。同様に、Ｎ型ウェル領域２とその周囲のＰ型ウェル領域３との間にも、等価的に、ＰＮ接合による接合容量Ｃ３が形成される。
【００６２】
そして、容量Ｃ１と接合容量Ｃ２とは、図４に示すように、（例えば、間にＮ型ウェル領域２により構成される抵抗Ｒ１を挟んで）互いに直列に接続される。同様に、容量Ｃ１と接合容量Ｃ３とは、互いに直列に接続される。
【００６３】
このように、容量Ｃ１と接合容量Ｃ２、並びに、容量Ｃ１と接合容量Ｃ３とが、それぞれ直列接続されることにより、後述する比較例と比べて、半導体装置１００に形成される寄生容量が小さくなる。よって、抵抗素子６により伝達される高周波信号が、寄生容量によって減衰してしまうことを、抑制することができる。これにより、半導体装置１００の特性を安定させることができる。
【００６４】
なお、半導体基板１及びＰ型ウェル領域３は、ガードリング４を介してグランド電位１８に電気的に接続されているので、これら半導体基板１及びＰ型ウェル領域３によって、高周波信号のノイズを遮蔽することができる。
【００６５】
一方、図１３は比較例に係る半導体装置１０００を示す図であり、このうち（Ａ）は模式的な平面図、（Ｂ）は（Ａ）のＡ−Ａ矢視断面図、（Ｃ）は（Ａ）のＢ−Ｂ矢視断面図である。
【００６６】
比較例の半導体装置１０００は、以下に説明する点でのみ第１の実施形態に係る半導体装置１００と相違し、その他の点では半導体装置１００と同様に構成されている。
【００６７】
半導体装置１０００は、Ｎ型ウェル領域２及びＰ型ウェル領域３の代わりに、Ｐ型ウェル領域１００１を有している。Ｐ型ウェル領域１００１の形状は、Ｎ型ウェル領域２とＰ型ウェル領域３とを合わせた形状である。
【００６８】
つまり、抵抗素子６の下側に、Ｎ型ウェル領域２が存在しない代わりに、Ｐ型ウェル領域１００１が存在し、このＰ型ウェル領域１００１がガードリング４を介してグランド電位１８に電気的に接続されている。
【００６９】
このため、比較例の半導体装置１０００では、抵抗素子６により伝達される高周波信号が、容量性結合によって絶縁膜５及びＰ型ウェル領域１００１を介してガードリング４に伝搬しやすくなる。これは、抵抗素子６の下側に存在するＰ型ウェル領域１００１がガードリング４へ電気的に接続されていることが原因である。なお、この問題を避けるために、ガードリング４とＰ型ウェル領域１００１とを電気的に接続しない構造とした場合、Ｐ型ウェル領域１００１によって高周波信号のノイズを遮蔽することができない。
【００７０】
次に、図４及び図５を参照して、第１の実施形態の効果を更に説明する。
【００７１】
図５は第１の実施形態の効果を説明するための模式図であり、このうち（Ａ）は半導体装置のＰＮ接合におけるエネルギーバンドを示す図、（Ｂ）は半導体装置のＰＮ接合における電位差が維持される動作を示す図である。
【００７２】
図５（Ａ）は、Ｐ型の半導体基板１とＮ型ウェル領域２との間に形成されるＰＮ接合におけるエネルギーバンドを示している。図５（Ａ）の符号Ｄに示す範囲は、空乏層が広がる範囲を示し、符号Ｅは内部電位差（内蔵電位差、ビルトインポテンシャル）を示している。
【００７３】
ここで、ＰＮ接合におけるＮ側、すなわちＮ型ウェル領域２は上述のようにフローティング状態となっている。このため、図５（Ｂ）に示すように、Ｐ側、すなわち半導体基板１の電位が変動した場合、その変動に追随（概ね追随）して、Ｎ型ウェル領域２の電位も変動する。図５（Ｂ）の左半部は半導体基板１の電位が上昇するのに追随（概ね追随）してＮ型ウェル領域２の電位も上昇する動作を示し、同様に、図５（Ｂ）の右半部は半導体基板１の電位が低下するのに追随（概ね追随）してＮ型ウェル領域２の電位も低下する動作を示す。この結果、半導体基板１とＮ型ウェル領域２との間の接合容量Ｃ２はほぼ一定に維持される。なお、この接合容量Ｃ２の大きさは、ビルトインポテンシャルの平方根に反比例する。
【００７４】
同様に、Ｐ型ウェル領域３とＮ型ウェル領域２との間に形成されるＰＮ接合においても、Ｐ型ウェル領域３の電位が変動に追随（概ね追随）して、Ｎ型ウェル領域２の電位も変動する。この結果、Ｐ型ウェル領域３とＮ型ウェル領域２との間の接合容量Ｃ３もほぼ一定に維持される。また、この接合容量Ｃ３の大きさも、ビルトインポテンシャルの平方根に反比例する。
【００７５】
このように、半導体装置１００においては、接合容量Ｃ２、Ｃ３がそれぞれほぼ一定に維持されるので、その高周波特性が安定する。
【００７６】
図６は第１の実施形態の効果を示す図である。
【００７７】
図６において、横軸は抵抗素子６に入力される高周波信号の周波数、縦軸は抵抗素子６の抵抗値（単位は任意単位（Ａ．Ｕ．））である。図６において、実線のグラフＧ１は第１の実施形態に係る半導体装置１００の場合の測定データを、一点鎖線のグラフＧ２は比較例に係る半導体装置１０００の場合の測定データを、それぞれ示す。
【００７８】
図６から分かるように、比較例に係る半導体装置１０００の場合、周波数が大きくなるのにつれて、抵抗素子６の抵抗値が顕著に低下している。
【００７９】
これに対して、第１の実施形態に係る半導体装置１００の場合、例えば、周波数が３４ＧＨｚ以下の範囲では、抵抗素子６の抵抗値がほぼ一定となっている。すなわち、抵抗素子６の抵抗値が所望の値からずれてしまうことが抑制されている。
【００８０】
以上のような第１の実施形態の半導体装置１００においては、抵抗素子６の下に絶縁膜５が配置され、絶縁膜５の下にＮ型ウェル領域２が配置されている。そして、Ｎ型ウェル領域２は、その下面がＰ型の半導体基板１により覆われ、その側面がＰ型ウェル領域３により取り囲まれ、且つ、その上面が絶縁膜５により覆われている。このため、Ｎ型ウェル領域２は、電気的に孤立し、いわゆるフローティング状態となっている。一方、Ｐ型の半導体基板１とＰ型ウェル領域３とは相互に接しており、Ｐ型ウェル領域３はガードリング４を介してグランド電位に電気的に接続されている。
【００８１】
半導体装置１００は、このように構成されているので、絶縁膜５を挟んで、抵抗素子６とＮ型ウェル領域２とにより容量Ｃ１が形成されるとともに、半導体基板１及びＰ型ウェル領域３と、Ｎ型ウェル領域２と、の間にＰＮ接合による接合容量Ｃ２、Ｃ３が形成される。しかも、容量Ｃ１と接合容量Ｃ２、並びに、容量Ｃ１と接合容量Ｃ３とは、それぞれ直列に接続される。
【００８２】
このため、この半導体装置１００によれば、該半導体装置１００の寄生容量を小さくすることができる。よって、抵抗素子６により伝達される高周波信号が、寄生容量によって減衰してしまうことを、十分に抑制することができる。これにより、半導体装置１００の特性を十分に安定させることができる。例えば、本実施形態のようにアナログ素子が抵抗素子６の場合、その抵抗値が所望の値からずれてしまうことを抑制することができる。
【００８３】
また、Ｎ型ウェル領域３は電気的に孤立したフローティング状態となっているので、Ｎ型ウェル領域３の電位は、その周囲の電位の変動に追随して変動する。このため、ＰＮ接合により形成される接合容量Ｃ２、Ｃ３は、概ね、ビルトインポテンシャルによる容量に維持される。よって、このことからも、半導体装置１００の特性を安定させることができる。
【００８４】
そして、平面視において、Ｎ型ウェル領域２の外形線が抵抗素子６の外形線の外側に位置していることにより、寄生容量による高周波信号の減衰をより好適に抑制することができる。
【００８５】
また、半導体装置１００は多層配線層を有し、ガードリング４は、抵抗素子６よりも下に位置するＰ＋拡散領域７と、コンタクトプラグ８と、抵抗素子６よりも上に位置する導体パターン１４と、を含んで構成されている。これにより、抵抗素子６への外来ノイズの到来、並びに、抵抗素子６から外部へのノイズの放出を、それぞれ好適に遮蔽することができる。
【００８６】
また、第１層目の配線層１０は、抵抗素子６に接続された引出配線１２、１３を含み、導体パターン１４には、引出配線１２、１３を通過させる開口１４ａが形成されている。これにより、導体パターン１４と引出配線１２、１３とを同層に形成することができ、レイアウト上の制約を緩やかにすることができる。
【００８７】
〔第２の実施形態〕
図７は第２の実施形態に係る半導体装置２００の平面図、図８は図７のＡ−Ａ矢視断面図であり、模式的な図である。図７においては、層間絶縁膜９、配線層絶縁膜１１、シリサイドブロック膜１７、絶縁膜５及び絶縁膜５１の図示を省略している。
【００８８】
第２の実施形態に係る半導体装置２００は、以下に説明する点でのみ第１の実施形態に係る半導体装置１００と相違し、その他の点では半導体装置１００と同様に構成されている。
【００８９】
図７及び図８に示すように、本実施形態の場合、抵抗素子６の両側にそれぞれダミー抵抗２０１が１つずつ設けられ、抵抗素子６及びダミー抵抗２０１がガードリング４の内側に配置されている。
【００９０】
ダミー抵抗２０１は、シリサイド領域６ａを有していない点でのみ抵抗素子６と相違し、その他の点では抵抗素子６と同様に構成されている。すなわち、ダミー抵抗２０１は、例えば、Ｐ＋型のポリシリコンにより構成されている。
【００９１】
抵抗素子６とダミー抵抗２０１とは互いに並列に配置されている。すなわち、各ダミー抵抗２０１は、ダミー抵抗２０１の長手方向が抵抗素子６の長手方向と平行となるように配置されている。また、抵抗素子６の両端の位置と各ダミー抵抗２０１の両端の位置とは互いに揃えられている。例えば、抵抗素子６と各ダミー抵抗２０１との間隔（距離）は、互いに等しく設定されている。
【００９２】
各ダミー抵抗２０１上には、コンタクトプラグ１５、１６が形成されておらず、各ダミー抵抗２０１の上方には引出配線１２、１３が導かれてはいない。なお、ダミー抵抗２０１の上面は、両端の一部分ずつを除いて、もしくは全面に亘って、シリサイドブロック膜１７により覆われている。
【００９３】
本実施形態の場合、平面視において、抵抗素子６だけでなく、各ダミー抵抗２０１も、Ｎ型ウェル領域２の外形線の内側に配置されていることが好ましい。
【００９４】
また、平面視において、抵抗素子６だけでなく、各ダミー抵抗２０１も、絶縁膜５の外形の内側に位置している。
【００９５】
以上のような第２の実施形態によれば、上記の第１の実施形態と同様の効果が得られる。また、抵抗素子６の両側にダミー抵抗２０１を配置しているので、抵抗素子６の加工時において、抵抗素子６に対するエッチングが均一化されるので、抵抗素子６をその全体に亘って精度良くフラットに形成することができる。
【００９６】
〔第３の実施形態〕
図９は第３の実施形態に係る半導体装置３００の平面図である。図９においては、層間絶縁膜９、配線層絶縁膜１１、シリサイドブロック膜１７、絶縁膜５及び絶縁膜５１の図示を省略している。
【００９７】
第３の実施形態に係る半導体装置３００は、以下に説明する点でのみ第２の実施形態に係る半導体装置２００と相違し、その他の点では半導体装置２００と同様に構成されている。
【００９８】
図９に示すように、本実施形態の場合、複数（例えば３つ）の抵抗素子６が互いに並列に設けられている。そして、両端の抵抗素子６の外側に、それぞれダミー抵抗２０１が１つずつ設けられている。そして、抵抗素子６及びダミー抵抗２０１がガードリング４の内側に配置されている。各抵抗素子６は、互いに等間隔で配置されている。また、抵抗素子６どうしの間隔と、抵抗素子６とこれに隣り合うダミー抵抗２０１との間隔も、互いに等しくなっている。
【００９９】
各抵抗素子６上には、コンタクトプラグ１５、１６が形成され、各抵抗素子６の上方には引出配線１２、１３が導かれている。そして、各抵抗素子６の両端部は、それぞれコンタクトプラグ１５、１６を介して引出配線１２、１３に接続されている。なお、各抵抗素子６において、コンタクトプラグ１５、１６が接続されている部位は、シリサイド化されたシリサイド領域６ａとなっており、各抵抗素子６の上面において、シリサイド領域６ａ以外の部分は、シリサイドブロック膜１７により覆われている。
【０１００】
また、互いに隣り合う引出配線１２どうしは、これら引出配線１２と同層の接続配線３０１を介して相互に電気的に接続されている。同様に、互いに隣り合う引出配線１３どうしは、これら引出配線１３と同層の接続配線３０２を介して相互に電気的に接続されている。
【０１０１】
なお、高周波信号は、例えば、複数の引出配線１２のうち、何れか１つの引出配線１２を介して抵抗素子６に入力されるようになっていればよい。
【０１０２】
本実施形態の場合、導体パターン１４は、例えば、６分割されており、導体パターン１４における各分割部分の間の開口１４ａに、引出配線１２又は引出配線１３が通されている。なお、導体パターン１４の分割部分は、隣り合う引出配線１２どうしの間、並びに、隣り合う引出配線１３どうしの間にも、それぞれ配置されている。そして、これら分割部分も、コンタクトプラグ８を介してＰ＋拡散領域７に電気的に接続されている。
【０１０３】
平面視において、各抵抗素子６と各ダミー抵抗２０１とがＮ型ウェル領域２の外形の内側に配置されていることが好ましい。
【０１０４】
また、平面視において、各抵抗素子６と各ダミー抵抗２０１とが絶縁膜５の外形の内側に位置している。
【０１０５】
以上のような第３の実施形態によれば、第２の実施形態と同様の効果が得られる。
【０１０６】
〔第４の実施形態〕
図１０は第４の実施形態に係る半導体装置４００の平面図である。図１０においては、層間絶縁膜９、配線層絶縁膜１１、シリサイドブロック膜１７、絶縁膜５及び絶縁膜５１の図示を省略している。
【０１０７】
第４の実施形態に係る半導体装置４００は、以下に説明する点でのみ第３の実施形態に係る半導体装置３００と相違し、その他の点では半導体装置３００と同様に構成されている。
【０１０８】
上記の第３の実施形態では、隣り合う引出配線１２どうしの間、並びに、隣り合う引出配線１３どうしの間にも導体パターン１４の分割部分がそれぞれ配置されているが、本実施形態の場合、隣り合う引出配線１２どうしの間、並びに、隣り合う引出配線１３どうしの間には、導体パターン１４の分割部分が配置されていない。本実施形態の場合、導体パターン１４は、上記の第１及び第２の実施形態と同様に、２分割されている。
【０１０９】
なお、本実施形態の場合、例えば、抵抗素子６の数が５つであり、引出配線１２及び引出配線１３もそれぞれ５本ずつとなっている。
【０１１０】
以上のような第４の実施形態によれば、第２及び第３の実施形態と同様の効果が得られる。
【０１１１】
〔第５の実施形態〕
図１１は第５の実施形態に係る半導体装置５００の平面図である。図１１においては、層間絶縁膜９、配線層絶縁膜１１、シリサイドブロック膜１７、絶縁膜５及び絶縁膜５１の図示を省略している。
【０１１２】
第５の実施形態に係る半導体装置５００は、以下に説明する点でのみ第４の実施形態に係る半導体装置４００と相違し、その他の点では半導体装置４００と同様に構成されている。
【０１１３】
上記の第４の実施形態では、各抵抗素子６毎に、個別に引出配線１２及び引出配線１３を設ける例を説明したが、本実施形態では、１つの引出配線１２を各抵抗素子６に接続しているとともに、１つの引出配線１３を各抵抗素子６に接続している。引出配線１２は、各抵抗素子６の一端部の上方を覆うことができる程度に、幅広に形成されている。同様に、引出配線１３は、各抵抗素子６の他端部の上方を覆うことができる程度に、幅広に形成されている。なお、本実施形態の場合、半導体装置５００は接続配線３０１、３０２を有していない。
【０１１４】
以上のような第５の実施形態によれば、第２乃至第４の実施形態と同様の効果が得られる。
【０１１５】
〔第６の実施形態〕
図１２は第６の実施形態に係る半導体装置６００を示す模式図である。このうち（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ矢視断面図、（Ｃ）は（Ａ）のＢ−Ｂ矢視断面図である。図１２（Ａ）においては、層間絶縁膜９、配線層絶縁膜１１、シリサイドブロック膜１７、絶縁膜５、絶縁膜５１、及び、配線層１０よりも上層の配線層の図示を省略している。
【０１１６】
上記の各実施形態では、ガードリング４に、第１層目の層間絶縁膜９に埋め込まれたコンタクトプラグ８と、第１層目の配線層１０の導体パターン１４と、が含まれる例を説明したが、配線層１０よりも上層の層間絶縁膜に埋め込まれたビア、並びに、配線層１０よりも上層の配線層の導体パターンも、ガードリング４に含まれていても良い。
【０１１７】
図１２（Ｂ）及び（Ｃ）に示すように、第１層目の配線層１０の上には、第２層目の層間絶縁膜６０１が形成され、この層間絶縁膜６０１の上には第２層目の配線層６２０が形成されている。更に、配線層６２０の上にも、層間絶縁膜と配線層とが交互に形成されている。なお、図１２（Ｂ）及び（Ｃ）には、第３層目の層間絶縁膜６０３と、第ｎ層目（この例ではｎは４以上）の層間絶縁膜６０５と、第ｎ層目の配線層６３０と、を示しているが、層間絶縁膜６０３と層間絶縁膜６０５との間の配線層及び層間絶縁膜は図示を省略している。
【０１１８】
第２層目の層間絶縁膜６０１には、コンタクトプラグ８の上方に重なる位置に、それぞれビア６０２（図１２（Ｃ））が形成されている。
【０１１９】
更に、第３層目以降の層間絶縁膜（第３層目の層間絶縁膜６０３、第ｎ層目の層間絶縁膜６０５等）にも、コンタクトプラグ８の上方に重なる位置に、それぞれビア（ビア６０４、６０６等）が形成されている。なお、第３層目以降の層間絶縁膜のビアは、図１２（Ｂ）に示すように、引出配線１２、１３の上方を横切る位置にも配置されている。
【０１２０】
また、第２層目の配線層６２０には、導体パターン１４の上方に重なる位置に、導体パターン６２１が形成されている。なお、導体パターン６２１の平面形状は、例えば、Ｐ＋拡散領域７と同様である。
【０１２１】
更に、第３層目以降の配線層（第ｎ層目の配線層６３０等）にも、導体パターン６２１の上方に重なる位置に、導体パターン（導体パターン６３１等）が形成されている。これら導体パターンの平面形状も、Ｐ＋拡散領域７と同様である。
【０１２２】
そして、互いに隣り合う層のビアと導体パターンとは相互に電気的に接続している。本実施形態の場合、ガードリング４は、Ｐ＋拡散領域７、コンタクトプラグ８及び導体パターン１４の他に、第２層目の層間絶縁膜６０１のビア６０２から第ｎ層目の配線層の導体パターン６３１までのビア及び導体パターンも含んで構成されている。
【０１２３】
なお、ガードリング４は、何れの配線層の配線を介してグランド電位１８に接続しても良いが、第１層の配線層１０の配線（グランド接続引出配線１９）を介してグランド電位１８に接続するのが特性上は好ましい。
【０１２４】
以上のような第６の実施形態によれば、上記の第１の実施形態と同様の効果が得られる。
【０１２５】
上記の各実施形態では、アナログ素子が抵抗素子６である例を説明したが、この例に限らず、抵抗素子６の代わりに、キャパシタ、コイル、Ａ／Ｄ変換器、又は発振器等の、他のアナログ素子を設けても良い。
【０１２６】
また、上記の各実施形態で説明した各構成要素の導電型をすべて逆転させても良い。
【０１２７】
また、上記においては、コンタクトプラグ８の代わりに、導電性の壁状体を設け、この壁状体を介して導体パターン１４とＰ＋拡散領域７とを相互に電気的に接続しても良い。また、第６の実施形態では、ビアの代わりに、同様の壁状体を設けても良い。
【０１２８】
また、上記においては、ガードリングが１重である例を説明したが、ガードリングは２重以上に形成しても良い。
【０１２９】
また、上記においては、第１導電型領域の下面を覆うように配置された第１の第２導電型領域が半導体基板１である例を説明したが、第１の第２導電型領域は、半導体基板１に形成したウェル領域（例えば、Ｐ型ウェル領域）であっても良い。
以下、参考形態の例を付記する。
１．
第１導電型領域と、
前記第１導電型領域の下面を覆うように配置された第１の第２導電型領域と、
前記第１導電型領域の側面を取り囲むように配置され、且つ、前記第１の第２導電型領域と接している第２の第２導電型領域と、
前記第２の第２導電型領域に電気的に接続されているとともに固定電位端子にも電気的に接続されているガードリングと、
前記第１導電型領域の上面を覆うように配置された絶縁膜と、
前記絶縁膜上に配置されたアナログ素子と、
を有することを特徴とする半導体装置。
２．
前記アナログ素子は抵抗素子であることを特徴とする１．に記載の半導体装置。
３．
前記抵抗素子は第２導電型であることを特徴とする２．に記載の半導体装置。
４．
平面視において、前記第１導電型領域の外形線は前記アナログ素子の外形線の外側に位置することを特徴とする１．乃至３．の何れか一項に記載の半導体装置。
５．
当該半導体装置は、交互に積層された層間絶縁膜と配線層とを含む多層配線層を有し、
前記ガードリングは、
前記第２の第２導電型領域の表層に形成されて前記第１導電型領域を環状に囲む、第２導電型の高濃度拡散領域と、
前記多層配線層の第１層目の層間絶縁膜に埋め込まれた接続部材と、
前記多層配線層の第１層目の配線層に形成され、前記接続部材を介して前記高濃度拡散領域に電気的に接続された導体パターンと、
を含むことを特徴とする請求項１乃至４の何れか一項に記載の半導体装置。
６．
前記第１層目の配線層は、前記アナログ素子に接続された引出配線を含み、
前記導体パターンには、前記引出配線を通過させる開口が形成されていることを特徴とする５．に記載の半導体装置。
７．
前記アナログ素子には１ＧＨｚ以上の周波数の高周波信号が入力されることを特徴とする１．乃至６．の何れか一項に記載の半導体装置。
８．
前記固定電位端子は、グランド端子であることを特徴とする請求項１．乃至７．の何れか一項に記載の半導体装置。
９．
第１導電型領域の下面が第１の第２導電型領域により覆われた状態となるように第１導電型領域を形成する工程と、
前記第１導電型領域の側面を取り囲み、且つ、前記第１の第２導電型領域と接するように、第２の第２導電型領域を形成する工程と、
前記第２の第２導電型領域に電気的に接続されるとともに固定電位にも電気的に接続されるようにガードリングを形成する工程と、
前記第１導電型領域の上面を覆うように絶縁膜を形成する工程と、
前記絶縁膜上にアナログ素子を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
１０．
前記固定電位は、グランド電位であることを特徴とする９．に記載の半導体装置の製造方法。
【符号の説明】
【０１３０】
１ 半導体基板
２ Ｎ型ウェル領域
３ Ｐ型ウェル領域
４ ガードリング
５ 絶縁膜
６ 抵抗素子
６ａ シリサイド領域
７ Ｐ＋拡散領域
８ コンタクトプラグ
９ 層間絶縁膜
１０ 配線層
１１ 配線層絶縁膜
１２ 引出配線
１３ 引出配線
１４ 導体パターン
１４ａ 開口
１５ コンタクトプラグ
１６ コンタクトプラグ
１７ シリサイドブロック膜
１８ グランド電位（固定電位端子）
１９ グランド接続引出配線
５１ 絶縁膜
１００ 半導体装置
２００ 半導体装置
２０１ ダミー抵抗
３００ 半導体装置
３０１ 接続配線
３０２ 接続配線
４００ 半導体装置
５００ 半導体装置
６００ 半導体装置
６０１ 層間絶縁膜
６０２ ビア
６０３ 層間絶縁膜
６０４ ビア
６０５ 層間絶縁膜
６０６ ビア
６２０ 配線層
６２１ 導体パターン
６３０ 配線層
６３１ 導体パターン
１０００ 半導体装置
１００１ Ｐ型ウェル領域
Ｃ１ 容量
Ｃ２ 接合容量
Ｃ３ 接合容量
Ｇ１ グラフ
Ｇ２ グラフ
Ｒ１ 抵抗
【図１】
0006009139.tif 000002
【図２】
0006009139.tif 000003
【図３】
0006009139.tif 000004
【図４】
0006009139.tif 000005
【図５】
0006009139.tif 000006
【図６】
0006009139.tif 000007
【図７】
0006009139.tif 000008
【図８】
0006009139.tif 000009
【図９】
0006009139.tif 000010
【図１０】
0006009139.tif 000011
【図１１】
0006009139.tif 000012
【図１２】
0006009139.tif 000013
【図１３】
0006009139.tif 000014