(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成された半導体素子チップに対し、ＣＭＰ装置を用いたＣＭＰ処理を行う時間を決定する工程と、
前記半導体素子チップに対する、前記ＣＭＰ装置を用いた前記ＣＭＰ処理を、決定された前記ＣＭＰ処理を行う前記時間だけ行う工程と
を有し、
前記ＣＭＰ処理を行う前記時間を決定する前記工程において、前記半導体素子チップの長辺の長さ及び短辺の長さをそれぞれ、Ｌ１及びＬ２で表すときに、前記半導体素子チップの研磨量が所定の目標値になるように、チップサイズ比（Ｌ１／Ｌ２）の値が大きくなるほど、前記ＣＭＰ処理を行う前記時間を長い時間に決定する
ことを特徴とする半導体素子の製造方法。
【請求項２】
前記ＣＭＰ処理を行う前記時間を決定する前記工程において、
チップサイズ比（Ｌ１／Ｌ２）を、Ｘとし、
前記ＣＭＰ装置を用いた前記ＣＭＰ処理による、前記半導体素子チップに必要な研磨量の推定値をＹとしたときに、
Ｙ＝ａ１Ｘ＋ａ２（ａ１及びａ２は、正の値）
とし、
前記ＣＭＰ処理を行う前記時間は、前記推定値Ｙを、ＣＭＰでの単位時間当たりの研磨量Ｚ〔Å／秒〕で除することによって得られる
ことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記半導体基板は、Ｓｉ基板であり、
前記ＣＭＰ装置を用いた前記ＣＭＰ処理が行われる前記半導体素子チップは、Ｓｉにより構成されるアクティブ部と、該アクティブ部を分離する溝部と、前記アクティブ部及び前記溝部を覆う絶縁膜とを含む
ことを特徴とする請求項１又は２に記載の半導体素子の製造方法。
【請求項４】
前記半導体基板は、Ｓｉ基板であり、
前記ＣＭＰ装置を用いた前記ＣＭＰ処理が行われる前記半導体素子チップは、配線パターンと、該配線パターンを覆う絶縁膜とを含む
ことを特徴とする請求項１又は２に記載の半導体素子の製造方法。
【請求項５】
ＣＭＰ処理を行うＣＭＰ装置と、
前記ＣＭＰ装置に前記ＣＭＰ処理を実行させる制御部と
を有し、
前記制御部は、
半導体基板上に形成された半導体素子チップに対し、前記ＣＭＰ装置を用いた前記ＣＭＰ処理を行う時間を決定し、
前記半導体素子チップに対する、前記ＣＭＰ装置を用いた前記ＣＭＰ処理を、決定された前記ＣＭＰ処理を行う前記時間だけ実行させ、
前記ＣＭＰ処理を行う前記時間は、前記半導体素子チップの長辺の長さ及び短辺の長さをそれぞれ、Ｌ１及びＬ２で表すときに、前記半導体素子チップの研磨量が所定の目標値になるように、チップサイズ比（Ｌ１／Ｌ２）の値が大きくなるほど、長い時間に決定される
ことを特徴とする半導体素子の製造装置。
【請求項６】
前記制御部は、
チップサイズ比（Ｌ１／Ｌ２）を、Ｘとし、
前記ＣＭＰ装置を用いた前記ＣＭＰ処理による、前記半導体素子チップに必要な研磨量の推定値をＹとしたときに、
Ｙ＝ａ１Ｘ＋ａ２（ａ１及びａ２は、正の値）
とし、
前記ＣＭＰ処理を行う前記時間は、前記推定値Ｙを、ＣＭＰでの単位時間当たりの研磨量Ｚ〔Å／秒〕で除することによって得られる
ことを特徴とする請求項５に記載の半導体素子の製造装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＰ処理を用いる半導体素子の製造方法及び製造装置に関する。
【背景技術】
【０００２】
化学的機械研磨（ＣＭＰ）は、半導体素子におけるシャロー・トレンチ・アイソレーション（ＳＴＩ）構造を実現するために、及び、半導体素子におけるゲート配線やメタル配線の上層としての絶縁膜を平坦化するために、必要な技術である（例えば、特許文献１参照）。
【０００３】
ＳＴＩ構造を実現するためのＣＭＰ処理では、図１（ａ）に示されるように、Ｓｉ基板１０１の主面に素子部１０２を残すエッチングによって溝部１０３を形成し、次に、化学気相成長（ＣＶＤ）法などによって絶縁膜であるＳｉＯ２膜１０４を形成し、その後、ＣＭＰ処理によって、表面に段差のあるＳｉＯ２膜１０４を研磨する。このようなプロセスによって、図１（ｂ）に示されるような表面が平坦なＳＴＩ構造が得られる。
【０００４】
また、メタル配線層上の絶縁膜のＣＭＰ処理では、図２（ａ）に示されるように、基板１１１上にメタル配線層１１２からなる配線パターンを形成し、メタル配線層１１２が存在しない溝部１１３を埋めるように絶縁膜であるＳｉＯ２膜１１４を形成し、その後、ＣＭＰ処理によって、表面に段差のあるＳｉＯ２１１４を研磨する。このようなプロセスによって、図２（ｂ）に示されるような表面が平坦な配線パターン構造が得られる。
【０００５】
ところが、ＣＭＰ装置によるＣＭＰ処理の研磨特性（例えば、単位時間当たりの研磨量、すなわち、単位時間に研磨される部分の厚み）は、例えば、半導体素子において溝部が存在する領域の面積の割合（溝部密度）、又は、素子部１０２（若しくは配線パターンを構成するメタル配線層１１２）が存在する領域の面積の割合（アクティブ（ＡＣ）部密度）に応じて、変化する。一般に、図３（ａ）に示されるように、半導体素子の基板１０１の面積に対する素子部（ＡＣ部）１０２が占める面積の割合であるパターンレシオ（「ローカルレシオ（Ｌｏｃａｌ  Ｒａｔｉｏ）」とも言う。）が高い場合（すなわち、絶縁膜が埋め込まれた溝部１０３であるＳＴＩ部（Ｆｉｌｌｅｄ部）が占める面積の割合が低い場合）、図３（ｂ）に示されるように、ＣＭＰ処理による研磨がされ難くなり、所定時間のＣＭＰ処理による研磨量が少なくなる。一方、図３（ｃ）に示されるように、半導体素子のパターンレシオが低い場合（すなわち、溝部１０３ａが占める面積の割合が高い場合）、図３（ｄ）に示されるように、ＣＭＰ処理による研磨がされ易くなり、所定時間のＣＭＰ処理による研磨量が多くなる。なお、長さＤは、同じＣＭＰ装置により同じ条件で同じ時間、ＣＭＰ処理を行った場合における、図３（ａ），（ｂ）の処理と図３（ｃ），（ｄ）の処理における研磨量の差を示す。従って、ＡＣ部１０２，１０２ａ上に残る絶縁膜１０４，１０４ａの膜厚を、製造される半導体素子の個々について同じに揃える（すなわち、Ｄの値を０に近づける）ためには、パターンレシオに応じて、ＣＭＰ処理の時間を調整する必要がある。
【０００６】
図４は、パターンレシオと所定時間のＣＭＰ処理による研磨量との関係、すなわち、パターンレシオ〔％〕と所定の膜厚に揃えるために必要であったＣＭＰ研磨量について、ある製品群での実測値を示した結果を示す図である。図４において、実測値の結果が１４個の点で示されている。また、図４において、右上がりの実線で示される直線１２０は、パターンレシオとＣＭＰ処理による研磨量との関係を近似する一次関数を示す直線である。また、図４における右上がりの破線で示される直線１２１，１２２の間の領域は、パターンレシオとＣＭＰ処理による研磨量との関係を、バラツキを考慮して示す領域である。従って、事前に計算されたパターンレシオ、図４の直線１２０、及びＣＭＰ処理を行った所定時間を用いれば、ＣＭＰ処理によって目標値の研磨量を得るために要するＣＭＰ処理の時間を推定することができる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００４−２００５８０
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、研磨対象の半導体素子のパターンレシオの算出には、専用の解析ツールが必要であり、専用の解析ツールによるパターンレシオの計算には長時間を要する。このため、事前に計算されたパターンレシオを用いて、ＣＭＰ処理の時間を推定する方法は、短い製品開発期間しか許されていない半導体素子の製造には、適していないという問題がある。
【０００９】
そこで、本発明の目的は、ＣＭＰ処理の時間を容易且つ迅速に決定することができる半導体素子の製造方法及び製造装置を提供することである。
【課題を解決するための手段】
【００１０】
本発明に係る半導体素子の製造方法は、半導体基板上に形成された半導体素子チップに対し、ＣＭＰ装置を用いたＣＭＰ処理を行う時間を決定する工程と、前記半導体素子チップに対する、前記ＣＭＰ装置を用いた前記ＣＭＰ処理を、決定された前記ＣＭＰ処理を行う前記時間だけ行う工程とを有し、前記ＣＭＰ処理を行う前記時間を決定する前記工程において、前記半導体素子チップの長辺の長さ及び短辺の長さをそれぞれ、Ｌ１及びＬ２で表すときに、前記半導体素子チップの研磨量が所定の目標値になるように、（Ｌ１／Ｌ２）の値が大きくなるほど、前記ＣＭＰ処理を行う前記時間を長い時間に決定することを特徴としている。
【００１１】
また、本発明に係る半導体素子の製造装置は、ＣＭＰ処理を行うＣＭＰ装置と、前記ＣＭＰ装置に前記ＣＭＰ処理を実行させる制御部とを有し、前記制御部は、半導体基板上に形成された半導体素子チップに対し、前記ＣＭＰ装置を用いた前記ＣＭＰ処理を行う時間を決定し、前記半導体素子チップに対する、前記ＣＭＰ装置を用いた前記ＣＭＰ処理を、決定された前記ＣＭＰ処理を行う前記時間だけ実行させ、前記ＣＭＰ処理を行う前記時間は、前記半導体素子チップの長辺の長さ及び短辺の長さをそれぞれ、Ｌ１及びＬ２で表すときに、前記半導体素子チップの研磨量が所定の目標値になるように、（Ｌ１／Ｌ２）の値が大きくなるほど、長い時間に決定されることを特徴としている。
【発明の効果】
【００１２】
本発明に係る半導体素子の製造方法によれば、研磨量を所定の目標値にするＣＭＰ処理の時間を容易且つ迅速に算出することができるので、半導体素子の製造に要する期間を短縮することができるという効果がある。
【００１３】
本発明に係る半導体素子の製造装置を用いれば、研磨量を所定の目標値にするＣＭＰ処理の時間を容易且つ迅速に算出することができるので、半導体素子の製造に要する期間を短縮することができるという効果がある。
【図面の簡単な説明】
【００１４】
【図１】（ａ）及び（ｂ）は、ＣＭＰ処理の一例を示す概略的な縦断面図である。
【図２】（ａ）及び（ｂ）は、ＣＭＰ処理の他の例を示す概略的な縦断面図である。
【図３】（ａ）及び（ｂ）は、パターンレシオが高い半導体素子に対するＣＭＰ処理を示す概略的な断面図であり、（ｃ）及び（ｄ）は、パターンレシオが低い半導体素子に対するＣＭＰ処理を示す概略的な断面図である。
【図４】パターンレシオと所定時間のＣＭＰ処理による研磨量との関係を示す図である。
【図５】本発明の実施の形態に係る半導体素子の製造装置のＣＭＰ装置の構成を概略的に示す斜視図である。
【図６】実施の形態に係る半導体素子の製造方法を概略的に示すフローチャートである。
【図７】研磨対象となる複数の半導体素子チップを概略的に示す平面図である。
【図８】チップサイズ比と所定時間のＣＭＰ処理による研磨量との関係を示す図である。
【図９】実施の形態に係る半導体素子の製造方法を概略的に示すフローチャートである。
【発明を実施するための形態】
【００１５】
図５は、本発明の実施の形態に係る半導体素子の製造装置の一部であるＣＭＰ装置１３０の構成を概略的に示す斜視図である。図５に示されるＣＭＰ装置１３０は、半導体ウエハ１０を保持するヘッド１３１と、研磨用のパッド１３２を備えたプラテン１３３と、スラリを供給するスラリ供給部１３４と、パッド１３２の表面の凹凸を修復するパッドコンディショナ１３５とを備えている。
【００１６】
ＣＭＰ装置１３０は、例えば、アプライドマテリアルズ社性の「ＭＩＲＲＡ（商品名）」を用いることができる。プラテン１３３の回転速度は、例えば、３８ｒｐｍであり、ヘッド１３１の回転速度は、例えば、５８ｒｐｍであり、ヘッド部圧力（ヘッド１３１に張り付いたウエハがパッド１３２に押し付けられる力）は、例えば、３ｐｓｉであり、スラリ流量は、例えば、１２０ｍｌ／ｍｉｎである。スラリの種類は、例えば、シリカ系材料であり、コンディショナは、例えば、ダイヤモンド砥粒付のものであり、研磨速度は、２００〜３００ｎｍ／ｍｉｎ（酸化膜相当）である。
【００１７】
図６は、本発明の実施の形態に係る半導体素子の製造装置の構成を概略的に示すブロック図である。図６に示される半導体素子の製造装置は、ＣＭＰ装置１３０と、ＣＭＰ装置１３０を制御する制御部１４０と、ユーザによって指示及びデータなどが入力される入力部１５０とを備えている。例えば、制御部１４０は、入力部１５０から入力されたチップサイズＬ１，Ｌ２から、所定の研磨量を得るために必要なＣＭＰ処理の時間を決定し、ＣＭＰ装置１３０に決定された時間だけＣＭＰ処理を実行させる。
【００１８】
図７は、研磨対象となる複数の半導体素子チップを概略的に示す平面図である。図７に示されるように、半導体基板としての半導体ウエハ上には、研磨対象となる複数の半導体素子チップ（製品チップ）１１が形成されている。例えば、長辺Ｌ１のチップサイズは、１８．５５ｍｍ、短辺Ｌ２のチップサイズは１．２４ｍｍとすることができる。なお、長辺Ｌ１が、１５〜２０ｍｍ程度、短辺Ｌ２が、０．８〜２ｍｍ程度の半導体素子チップであれば、適用可能である。図８は、図７における、チップサイズ比（Ｌ１／Ｌ２）と、ＡＣ部上の絶縁膜の膜厚を目標値に揃えるために必要である研磨量〔Å〕（ＣＭＰ研磨時間）の関係の実測値をプロットしたものである。図８のプロットの傾向を示す実線の直線１６０からわかるように、チップサイズ比（Ｌ１／Ｌ２）と絶縁膜の膜厚を目標値に揃えるために必要である研磨量〔Å〕（この値は、研磨時間に比例している。）は、ほぼ比例関係にあることが分かる。
【００１９】
例えば、半導体ウエハは、Ｓｉ基板であり、ＣＭＰ装置を用いたＣＭＰ処理が行われる半導体素子チップは、Ｓｉにより構成されるアクティブ（ＡＣ）部と、このＡＣ部を分離する溝部と、ＡＣ部及び溝部を覆う絶縁膜とを含む。ＣＭＰ処理前の半導体素子チップ１１の表面形状は、例えば、図１（ａ）のような形状であり、ＣＭＰ処理後の半導体素子チップ１１の表面形状は、例えば、図１（ｂ）のような形状である。
【００２０】
また、ＣＭＰ装置を用いたＣＭＰ処理が行われる半導体素子チップは、配線パターンと、この配線パターンを覆う絶縁膜とを含む構造体であってもよい。ＣＭＰ処理前の半導体素子チップ（図７における１１）の表面形状は、例えば、図２（ａ）のような形状であり、ＣＭＰ処理後の半導体素子チップ（図７における１１）の表面形状は、例えば、図２（ｂ）のような形状である。
【００２１】
図８は、チップサイズ比と所定の膜厚に揃えるために必要なＣＭＰでの処理量（研磨量）との関係を示す図である。図８は、液晶ドライバのチップであって、長辺のチップサイズが、Ｌ１、短辺のチップサイズが、Ｌ２である場合における、チップサイズ比（Ｌ１／Ｌ２）と、ＡＣ部上の絶縁膜の膜厚の研磨量〔Å〕（これは、同じＣＭＰ装置を同じ条件で用いる場合には、ＣＭＰ処理の時間に比例する）の関係の実測値をプロットしたものである。図８のプロットの傾向を示す実線の直線１６０からわかるように、チップサイズ比（Ｌ１／Ｌ２）と絶縁膜の膜厚を目標値に揃えるために必要である研磨量〔Å〕（この値は、研磨時間に比例している。）は、ほぼ比例関係にあることが分かる。比例関係を示す直線としては、図８に破線の直線１６１，１６２の間の領域内を通る他の直線を採用することも可能である。
【００２２】
図９は、実施の形態に係る半導体素子の製造方法を概略的に示すフローチャートである。図９に示されるように、半導体装置の製造は、シリコンからのスライスによってウエハを製造するウエハ製造工程（ステップＳ１）、フォトリソグラフィ技術を用いて回路パターンや絶縁膜などを形成する工程（ステップＳ２）、本発明の特徴部分であるＣＭＰ工程（ステップＳ３）、ウエハをチップに切り分けるなどのデバイス製造工程（ステップＳ４）を有している。
【００２３】
ＣＭＰ工程（ステップＳ３）は、半導体基板上に形成された半導体素子チップに対し、ＣＭＰ装置を用いたＣＭＰ処理を行う時間を決定する工程と、半導体素子チップに対する、ＣＭＰ装置を用いたＣＭＰ処理を、決定された時間だけ行う工程とを有している。ＣＭＰ処理を行う時間を決定する工程において、図７に示されるように、半導体素子チップの長辺の長さ及び短辺の長さをそれぞれ、Ｌ１及びＬ２で表すときに、図８に直線１６０として示すように、チップサイズ比（Ｌ１／Ｌ２）の値が大きくなるほど、ＣＭＰ処理に必要な研磨時間（基準研磨量）が増加する。したがって、研磨量を所定の目標値に揃えるためには、チップサイズ比（Ｌ１／Ｌ２）の値が大きくなるほど、ＣＭＰ処理を行う時間を長い時間に決定することが有効である。
【００２４】
具体的には、ＣＭＰ処理を行う時間を決定する工程において、チップサイズ比（Ｌ１／Ｌ２）を、Ｘとし、ＣＭＰ装置を用いたＣＭＰ処理による、半導体素子チップの研磨量の推定値をＹ〔Å〕としたときに、
Ｙ＝ａ１Ｘ＋ａ２（ａ１及びａ２は、正の値）
とし、ＣＭＰ処理を行う時間Ｔ〔秒〕は、推定値Ｙ〔Å〕をＣＭＰでの単位時間当たりの研磨量Ｚ〔Å／秒〕で除することによって得られる。
【００２５】
以上に説明したように、本実施の形態に係る半導体素子の製造方法によれば、パターンレシオの計算が不要となり、研磨量を所定の目標値にするＣＭＰ処理の時間を容易且つ迅速に算出することができるので、半導体素子の製造に要する期間を短縮することができる。
【００２６】
また、本実施の形態に係る半導体素子の製造装置を用いれば、パターンレシオの計算が不要となり、研磨量を所定の目標値にするＣＭＰ処理の時間を容易且つ迅速に算出することができるので、半導体素子の製造に要する期間を短縮することができる。
【００２７】
さらに、チップサイズについては、試作に必要なマスク発注段階で決まっているため、最大の懸案事項であった、試作開始前の研磨時間の予測が可能となる。
【符号の説明】
【００２８】
１０  半導体ウエハ、  １１  半導体素子チップ、  １３０  ＣＭＰ装置、  １３１  ヘッド、  １３２  パッド、  １３３  プラテン、  １３４  スラリ供給部、  １３５  パッドコンディショナ、  １４０  制御部、  １５０  入力部。
【図１】
0006018773.tif 000002
【図２】
0006018773.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0006018773.tif 000008
【図８】
0006018773.tif 000009
【図９】
0006018773.tif 000010