(57)【特許請求の範囲】
【請求項１】
超小型電子アセンブリであって、
第１の超小型電子パッケージ及び第２の超小型電子パッケージを備え、前記第１の超小型電子パッケージ及び第２の超小型電子パッケージのそれぞれは、
互いに反対側の第１の表面及び第２の表面と、前記第１の表面と前記第２の表面との間に延在する第１の開口部及び第２の開口部とを有する基板であって、前記開口部は、前記それぞれの開口部の長さの方向に延在する平行な第１の軸及び第２の軸を有し、前記第２の表面は前記第１の軸と前記第２の軸との間に配置された中央領域を有する、基板と、
第１の超小型電子素子及び第２の超小型電子素子であって、それぞれは、前記基板の前記第１の表面に面する表面、及び、前記それぞれの超小型電子素子の表面において前記開口部のうちの少なくとも１つと位置合わせされる複数のコンタクトを有し、各超小型電子素子はメモリ記憶アレイ機能を提供する能動デバイスを他のいずれの機能よりも多く具現化する、第１の超小型電子素子及び第２の超小型電子素子と、
前記第２の表面において、該第２の表面の前記中央領域内に露出する複数の端子であって、該端子は、該超小型電子パッケージを、該超小型電子パッケージの外部の少なくとも１つの構成要素に接続するように構成される、複数の端子と、
各超小型電子素子の前記コンタクトと前記端子との間に電気的に接続されたリードであって、各リードは、前記開口部のうちの少なくとも１つと位置合わせされる部分を有する、リードと、
を備え、
前記端子は、該超小型電子パッケージに転送される前記アドレス信号の全てを運ぶように構成され、
互いに反対側の第１の表面及び第２の表面と、互いに反対側の該第１の表面及び該第２の表面のそれぞれにおいて露出するパネルコンタクトとを有する回路パネルを備え、
前記第１の超小型電子パッケージ及び第２の超小型電子パッケージの前記端子の少なくともいくつかの端子は、前記それぞれの第１の表面及び第２の表面の前記パネルコンタクトに搭載され、前記パネルコンタクトに電気的に接続される、超小型電子アセンブリ。
【請求項２】
各超小型電子パッケージの前記端子は第１の端子であり、各超小型電子パッケージの前記第２の表面は、前記それぞれの基板の前記第１の表面と前記第２の表面との間に延在する、前記中央領域と対向する第１の縁部及び第２の縁部との間の周辺領域を有し、各超小型電子パッケージは、前記周辺領域のうちの少なくとも１つにおいて前記基板の前記第２の表面において露出する複数の第２の端子を更に備え、前記第２の端子は、前記各超小型電子パッケージを少なくとも１つの外部構成要素に接続するように構成され、
前記第２の端子のうちの少なくともいくつかは、前記アドレス信号以外の信号を運ぶように構成される、請求項１に記載の超小型電子アセンブリ。
【請求項３】
各超小型電子パッケージは、第３の超小型電子素子及び第４の超小型電子素子であって、それぞれは、前記基板の前記第１の表面に面する表面を有し、メモリ記憶アレイ機能を提供する能動デバイスを他のいずれの機能よりも多く具現化する、第３の超小型電子素子及び第４の超小型電子素子を備え、
各超小型電子パッケージの前記基板は、第３の超小型電子素子及び第４の開口部を有し、各超小型電子パッケージの前記第３の超小型電子素子及び前記第４の超小型電子素子はそれぞれ、該第３の超小型電子素子及び該第４の超小型電子素子の表面において、前記それぞれの基板の前記開口部のうちの少なくとも１つと位置合わせされる複数のコンタクトを有し、
各超小型電子パッケージは、前記第３の超小型電子素子及び前記第４の超小型電子素子のそれぞれの超小型電子素子の前記コンタクトと前記端子との間に電気的に接続された第２のリードを更に備え、前記第２のリードのそれぞれは前記開口部のうちの少なくとも１つと位置合わせされる部分を有し、
各超小型電子パッケージの前記基板の前記第３の開口部及び前記第４の開口部は、前記開口部の長さの方向に延在するそれぞれの平行な第３の軸及び第４の軸を有し、各第３の軸は、前記それぞれの基板の前記第１の開口部の前記第１の軸に平行である、請求項１に記載の超小型電子アセンブリ。
【請求項４】
前記第１の超小型電子パッケージ及び第２の超小型電子パッケージの前記端子は、第１のグリッド及び第２のグリッドの位置に配置され、該第１のグリッド及び該第２のグリッドは、前記第１の回路パネル表面及び第２の回路パネル表面に平行な直交するｘ方向及びｙ方向に互いに位置合わせし、該位置合わせは、前記グリッドの隣接する端子間の最小ピッチに等しい距離以内である、請求項１に記載の超小型電子アセンブリ。
【請求項５】
前記第１の超小型電子パッケージ及び第２の超小型電子パッケージの各超小型電子パッケージの前記端子は、第１のグリッド及び第２のグリッドの位置に配置され、前記第１のパッケージの前記第１のグリッド及び前記第２のパッケージの前記第２のグリッドは互いに位置合わせし、前記第１のパッケージの前記第２のグリッド及び前記第２のパッケージの前記第１のグリッドは互いに位置合わせし、該位置合わせは、前記第１の回路パネル表面及び第２の回路パネル表面に平行な直交するｘ方向及びｙ方向に存在し、該位置合わせは、前記グリッドの隣接する端子間の最小ピッチに等しい距離以内である、請求項１に記載の超小型電子アセンブリ。
【請求項６】
前記第１の超小型電子パッケージの前記端子のうちの１つの端子と、該端子に接続された前記第２の超小型電子パッケージの前記端子のうちの対応する１つの端子との間の前記回路パネルを通る前記電気的接続のスタブ長は、前記第１の超小型電子パッケージの前記端子の最小ピッチの７倍未満である、請求項１に記載の超小型電子アセンブリ。
【請求項７】
前記第１の超小型電子パッケージの前記端子と前記第２の超小型電子パッケージの前記端子との間の前記回路パネルを通る前記電気的接続の少なくとも一部は、ほぼ前記回路パネルの厚さの電気長を有する、請求項１に記載の超小型電子アセンブリ。
【請求項８】
前記パネルコンタクトは、前記回路パネルの第１の表面において露出する、直線状に延在する第１の列及び第２の列で配置された第１のパネルコンタクトであって、前記第１の超小型電子パッケージの前記端子に接合される、第１のパネルコンタクトと、前記回路パネルの第２の表面において露出する、直線状に延在する第１の列及び第２の列で配置された第２のパネルコンタクトであって、前記第２の超小型電子パッケージの前記端子に接合される、第２のパネルコンタクトとを含み、
前記第１のパネルコンタクトの前記第１の列は、前記第１の回路パネル表面及び第２の回路パネル表面に平行な直交するｘ方向及びｙ方向に、前記第２のパネルコンタクトの前記第２の列に位置合わせし、前記第１のパネルコンタクトの前記第２の列は、前記直交するｘ方向及びｙ方向に、前記第２のパネルコンタクトの前記第１の列に位置合わせし、
前記第１のパネルコンタクトの前記第１の列内の各コンタクトは、前記第２のパネルコンタクトの前記第１の列内の対応するコンタクトに結合され、前記第１のパネルコンタクトの前記第２の列内のそれぞれのコンタクトは、前記第２のパネルコンタクトの前記第２の列内の対応するコンタクトに結合される、請求項１に記載の超小型電子アセンブリ。
【請求項９】
請求項１に記載の超小型電子アセンブリ及び前記超小型電子アセンブリに電気的に接続された１つ又は複数の他の電子構成要素を備えるシステム。
【請求項１０】
ハウジングを更に備え、前記超小型電子アセンブリ及び前記１つ又は複数の他の電子構成要素は、前記ハウジングを用いて組立てられる、請求項９に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願の主題は、超小型電子パッケージ及び超小型電子パッケージを組み込んだアセンブリに関する。
【０００２】
［関連出願の相互参照］
本出願は、２０１２年４月５日に出願された米国特許出願第１３／４４０，５１５号の継続出願である。この米国特許出願は、ともに２０１１年１２月２７日に出願された米国特許出願第１３／３３７，５６５号及び同第１３／３３７，５７５号の一部継続出願であり、これらの米国特許出願は、２０１１年１０月３日に出願された米国仮特許出願第６１／５４２，５５３号との出願日の利益を主張する。これらの特許文献の開示内容は、引用することによって本明細書の一部をなすものとする。
【背景技術】
【０００３】
半導体チップは、一般に、個々のパッケージされたユニットとして提供される。標準的なチップは、平坦な方形の本体を有し、この本体は、チップの内部回路部に接続されたコンタクトを有する大きな前面を備えている。個々の各チップは、通常、チップのコンタクトに接続された外部端子を有するパッケージ内に含まれている。また、端子、すなわちパッケージの外部接続点は、プリント回路基板等の回路パネルに電気的に接続するように構成されている。多くの従来の設計では、チップパッケージは、チップ自体の面積よりもかなり大きな回路パネルの面積を占有する。「チップの面積」とは、この開示において、前面を有する平坦なチップに関して用いられるとき、前面の面積を指すものとして理解されるべきである。
【０００４】
「フリップチップ」設計では、チップの前面は、パッケージ誘電体素子、すなわち、パッケージの基板の面に向き合い、チップ上のコンタクトは、はんだバンプ又は他の接続素子によってこの基板の面上のコンタクトに直接ボンディングされる。また、この基板は、当該基板の上に重なる外部端子を通じて回路パネルにボンディングすることができる。「フリップチップ」設計は、比較的コンパクトな構成を提供する。いくつかのフリップチップパッケージは一般に「チップスケールパッケージ」と呼ばれる。「チップスケールパッケージ」では、各パッケージは、例えば、本願と同一の譲受人に譲渡された米国特許第５，１４８，２６５号、同第５，１４８，２６６号、及び同第５，６７９，９７７号の或る特定の実施形態に開示されているように、チップの前面の面積に等しいか又はそれよりも僅かに大きな回路パネルの面積を占有する。これらの米国特許の開示内容は、引用することによって本明細書の一部をなすものとする。或る特定の革新的な実装技法が、従来のフリップチップボンディングのコンパクト性に匹敵するコンパクト性又はそれに等しいコンパクト性を提供する。
【０００５】
チップのいかなる物理的構成においても、サイズは重要な考慮事項である。チップのより小型の物理的構成に対する要求は、携帯型電子デバイスの急速な発展により、更に強くなってきている。単に例として、一般に「スマートフォン」と呼ばれるデバイスは、携帯電話の機能を、強力なデータプロセッサ、メモリ、並びに全地球測位システム受信機、電子カメラ及びローカルエリアネットワーク接続等の補助デバイスと、高解像度ディスプレイ及び関連する画像処理チップとともに一体化している。こうしたデバイスは、完全なインターネット接続、最大解像度の映像を含むエンターテイメント、ナビゲーション、電子銀行等の機能を、全てポケットサイズのデバイスで提供することができる。複雑な携帯型デバイスでは、多数のチップを小さい空間に詰め込む必要がある。さらに、チップのうちのいくつかは、一般に「Ｉ／Ｏ」と呼ばれる多くの入出力接続を有している。これらのＩ／Ｏを、他のチップのＩ／Ｏと相互接続しなければならない。相互接続を形成するコンポーネントは、アセンブリのサイズを大幅に増大させるべきではない。同様の必要性は、例えば、インターネット検索エンジンで使用されるもの等の、性能の増大及びサイズの低減が必要とされるデータサーバにおける用途等の、他の用途でも発生する。
【０００６】
メモリ記憶アレイ、特にダイナミックランダムアクセスメモリチップ（ＤＲＡＭ）及びフラッシュメモリチップを含む半導体チップは、一般に、単一チップ又は複数チップのパッケージ及びアセンブリにパッケージされる。各パッケージは、端子と、その中のチップとの間で信号を搬送し、電源及び接地を接続するために数多くの電気的接続を有する。それらの電気的接続は、チップのコンタクト支持面に対して水平方向に延在する水平導体、例えば、トレース、ビームリード等、及びチップの表面に対して垂直方向に延在するビア等の垂直導体、並びにチップの表面に対して水平及び垂直の両方向に延在するワイヤボンド等の、異なる種類の導体を含むことができる。
【０００７】
マルチチップパッケージ内で、そのパッケージの複数のチップに信号を送信することは、特に、メモリチップに対するクロック信号、アドレス信号及びストローブ信号等の、パッケージ内の２つ以上のチップに共通の信号の場合、課題をもたらす。そのようなマルチチップパッケージ内では、パッケージの端子とチップとの間の接続経路の長さが異なる可能性がある。経路長が異なると、信号が端子と各チップとの間を進行するのにかかる時間が長くなるか又は短くなる可能性がある。２点間の信号の進行時間は「伝搬遅延」と呼ばれ、導体長、導体の構造、及びその導体に近接している他の誘電体又は導体構造の関数である。
【０００８】
２つの異なる信号が特定の場所に到着する時間差も「スキュー」と呼ぶことができる。２つ以上の場所において特定の信号の到着時間に生じるスキューは、伝搬遅延と、その特定の信号がそれらの場所に向かって進行し始める時刻との両方の結果である。スキューは回路性能に影響を与える場合も、与えない場合もある。同期している信号群内の全ての信号に一斉にスキューが生じているとき、その場合、動作のために必要とされる全ての信号が、必要なときに一緒に到着するので、スキューは多くの場合に性能にほとんど影響を及ぼさない。しかしながら、動作のために必要とされる同期している信号群の異なる信号が異なる時刻に到着するとき、これは当てはまらない。この場合、必要とされる全ての信号が到着しない限り、動作を実行することができないので、スキューは性能に影響を与える。本明細書において説明する実施形態は、同時係属中の米国特許出願第１３／３０６，０６８号に開示されているスキューを最小にする特徴を含むことができる。この米国仮特許出願の開示内容は、引用することによって本明細書の一部をなすものとする。
【０００９】
従来の超小型電子パッケージは、主としてメモリ記憶アレイ機能を提供するように構成される超小型電子素子、すなわち、メモリ記憶アレイ機能を提供する能動デバイスを他のいずれの機能よりも多く具現化する超小型電子素子を組み込むことができる。この超小型電子素子は、ＤＲＡＭチップ、又はそのような半導体チップを積重して電気的に相互接続したアセンブリとすることもできるし、それらを含むこともできる。通常、そのようなパッケージの端子の全ては、超小型電子素子が実装されるパッケージ基板の１つ又は複数の周縁部に隣接して数組の列に配置される。
【００１０】
例えば、図１に見られる従来の超小型電子パッケージ１１２において、パッケージ基板１２０の第１の周縁部１１６に隣接して端子の３つの列１１４を配置することができ、パッケージ基板１２０の第２の周縁部１２２に隣接して端子の別の３つの列１１８を配置することができる。従来のパッケージにおけるパッケージ基板１２０の中央領域１２４には、端子の列は全くない。図１は更に、パッケージ内の、その面１２８上に素子コンタクト１２６を有する半導体チップ１１１を示す。素子コンタクト１２６は、パッケージ基板１２０の中央領域１２４における開口部、例えばボンドウインドウ、を通って延在するワイヤボンド１３０を通じて、パッケージ１１２の端子の列１１４、１１８と電気的に相互接続されている。場合によっては、超小型電子素子１１１の面１２８と基板１２０との間に接着層１３２を配置して、ワイヤボンド１３０が接着層の開口部を通って延在する状態で、超小型電子素子と基板との機械的接続を補強することができる。
【発明の概要】
【発明が解決しようとする課題】
【００１１】
上記に鑑みて、特にそのようなパッケージと、そのようなパッケージを搭載し互いに電気的に相互接続することができる回路パネルとを含むアセンブリにおいて電気的性能を改善するために、超小型電子パッケージ上で端子の配置の改善をいくらか行うことができる。
【課題を解決するための手段】
【００１２】
本発明の態様によれば、超小型電子アセンブリは、第１の超小型電子パッケージ及び第２の超小型電子パッケージと互いに反対側の第１の表面及び第２の表面を有する回路パネルと互いに反対側の、第１の表面及び第２の表面のそれぞれの表面において露出するパネルコンタクトとを含むことができる。第１の超小型電子パッケージ及び第２の超小型電子パッケージのそれぞれが、互いに反対側の第１の表面及び第２の表面と、前記第１の表面と前記第２の表面との間に延在する第１の開口部及び第２の開口部とを有する基板と、それぞれ記基板の前記第１の表面に面する表面と、それぞれの前記超小型電子素子の前記表面において露出し、前記開口部のうちの少なくとも１つと位置合わせされる複数のコンタクトとを有する第１の超小型電子素子及び第２の超小型電子素子と、前記第２の表面において、該第２の表面の中央領域内に露出する複数の端子と、各超小型電子素子の前記コンタクトと前記端子との間に電気的に接続されたリードとを備えることができる。各基板の前記開口部は、それぞれの前記開口部の長さの方向に延在する平行な第１の軸及び第２の軸を有することができる。各基板の前記第２の表面の中央領域は、前記各基板の第１の軸と前記第２の軸の間に配置することができる。
【００１３】
各超小型電子素子は、メモリ記憶アレイ機能を有することができる。各超小型電子素子の前記端子は、前記各超小型電子パッケージを該超小型電子パッケージの外部にある少なくとも１つの構成要素に接続するように構成することができる。各リードは、前記各基板の開口部のうちの少なくとも１つと位置合わせされる部分を有することができる。前記端子は、前記超小型電子パッケージの前記超小型電子素子のうちの少なくとも１つの超小型電子素子メモリ記憶アレイの全ての利用可能なアドレス指定可能メモリ位置の中から、１つのアドレス指定可能メモリ位置を決定するのに前記それぞれの超小型電子パッケージ内の回路によって使用可能なアドレス情報を運ぶように構成することができる。前記第１の超小型電子パッケージ及び前記第２の超小型電子パッケージの前記端子のうちの少なくともいくつかは、それぞれ前記第１の表面及び前記第２の表面において露出する前記パネルコンタクトに搭載され、前記パネルコンタクトに電気的に接続されることができる。
【００１４】
一例において、各超小型電子パッケージの前記超小型電子素子のそれぞれは、メモリ記憶アレイ機能を提供する能動素子の数をいかなる他の機能よりも多く具体化することができる。一実施形態において、各超小型電子パッケージの超小型電子素子のそれぞれは、前記アドレス指定可能メモリ位置を決定するのに前記それぞれの超小型電子パッケージ内の前記回路によって使用可能な前記アドレス情報の全てを運ぶように構成することができる。特定の例において、各超小型電子パッケージの前記端子は、前記それぞれの超小型電子パッケージの前記超小型電子素子の動作モードを制御する情報を運ぶように構成することができる。例示的な実施形態において、各超小型電子パッケージの前記第端子は、前記それぞれの超小型電子パッケージに転送されるコマンド信号の全てを運ぶように構成することができ、前記コマンド信号は、ライトイネーブル、行アドレスストローブ、及び列アドレスストローブ信号である。一例において、各超小型電子パッケージの前記端子は、前記それぞれの超小型電子パッケージに転送されるクロック信号を運ぶように構成することができ、前記クロック信号は、前記アドレス情報を運ぶ信号をサンプリングするのに用いられるクロックである。特定の実施形態において、各超小型電子パッケージの前記端子は、前記それぞれの超小型電子パッケージに転送される前記バンクアドレス信号の全てを運ぶように構成することができる。
【００１５】
一実施形態において、前記回路パネルは、該超小型電子パッケージのそれぞれに転送される前記アドレス情報の全てを運ぶように構成される複数の導体を有するバスを含むことができる。前記導体は、前記第１の表面及び第２の表面に平行な第１の方向に延在することができる。前記第１の方向は、前記開口部の前記軸を横切ることができる。特定の例において、各超小型電子パッケージの前記端子は第１の端子とすることができ、各超小型電子パッケージの前記第２の表面は、前記中央領域と、前記それぞれの基板の前記第１の表面と前記第２の表面との間に延在する対向する第１の縁部及び第２の縁部との間の周辺領域を有することができる。各超小型電子パッケージは複数の第２の端子も含むことができる。前記第２の端子のうちの少なくともいくつかは、前記第２の表面において、前記周辺領域のうちの少なくとも１つの周辺領域内に露出することができる。前記第２の端子は、該それぞれの超小型電子パッケージを少なくとも１つの外部構成要素に接続するように構成することができる。
【００１６】
例示的な実施形態において、前記第２の端子のうちの少なくともいくつかは、前記アドレス情報以外の情報を運ぶように構成することができる。一例において、前記リードのうちの少なくともいくつかは、前記開口部のうちの少なくとも１つを通って延在するワイヤボンドを含むことができる。例示的な実施形態において、前記リードの全ては、前記開口部のうちの少なくとも１つを通って延在するワイヤボンドとすることができる。特定の実施形態において、前記リードのうちの少なくともいくつかはリードボンドを含むことができる。一実施形態において、各超小型電子パッケージの前記第１の超小型電子素子の前記表面は前記それぞれの基板の前記第１の表面に向かい合うことができる。各超小型電子パッケージの前記第２の超小型電子素子の前記表面は前記それぞれの第１の超小型電子素子の背面上に少なくとも部分的に重なることができる。特定の例において、各超小型電子パッケージの前記超小型電子素子のうちの全ての前記表面は、前記それぞれの基板の前記第１の表面に平行な単一の平面内に配列することができる。一例において、前記超小型電子パッケージのうちの少なくとも１つは、該それぞれの超小型電子パッケージの前記超小型電子素子のうちの少なくとも１つと熱連通するヒートスプレッダも備えることができる。例示的な実施形態において、前記超小型電子素子のそれぞれの前記メモリ記憶アレイ機能は、ＮＡＮＤフラッシュ、抵抗変化型ＲＡＭ、相変化メモリ、磁気ＲＡＭ、スタティックＲＡＭ、ダイナミックＲＡＭ、スピントルクＲＡＭ、又は連想メモリの技術において実施することができる。
【００１７】
一実施形態において、前記超小型電子素子のそれぞれは、ダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）集積回路チップを含むことができる。特定の例において、前記超小型電子素子のそれぞれは、前記超小型電子素子のうちの他のものと機能的及び機械的に対等とすることができる。一例において、各超小型電子パッケージは、それぞれ前記基板の前記第１の表面に面する表面を有する第３の超小型電子素子及び第４の超小型電子素子を含むことができる。第３の超小型電子素子及び第４の超小型電子素子は、それぞれメモリ記憶アレイ機能を有することができる。各超小型電子パッケージの前記基板は、第３の開口部及び第４の開口部を有することができる。各超小型電子パッケージの前記第３の超小型電子素子及び前記第４の超小型電子素子はそれぞれ、該第３の超小型電子素子及び該第４の超小型電子素子の表面において露出し、前記それぞれの基板の前記開口部のうちの少なくとも１つに位置合わせした複数のコンタクトを有することができる。各超小型電子パッケージは、前記第３の超小型電子素子及び前記第４の超小型電子素子のそれぞれの超小型電子素子の前記コンタクトと前記端子との間に電気的に接続された第２のリードを備えることもできる。前記第２のリードのそれぞれは前記開口部のうちの少なくとも１つに位置合わせした部分を有することができる。
【００１８】
特定の実施形態において、各超小型電子パッケージの前記基板の前記第３の開口部及び前記第４の開口部は、前記開口部の長さの方向に延在するそれぞれの平行な第３の軸及び第４の軸を有することができる。各第３の軸は前記それぞれの基板の前記第１の開口部の前記第１の軸に平行にすることができる。一実施形態において、前記第１の超小型電子パッケージ及び第２の超小型電子パッケージの前記端子は、第１のグリッド及び第２のグリッドの位置に配置することができる。該第１のグリッド及び該第２のグリッドは、前記第１の回路パネル表面及び第２の回路パネル表面に平行な直交するｘ方向及びｙ方向に互いに位置合わせすることができる。該位置合わせは、前記グリッドの隣接する端子間の最小ピッチに等しい距離以内とすることができる。特定の例において、前記グリッドは、直交する前記ｘ方向及び前記ｙ方向に互いに位置合わせすることができ、それにより、前記グリッドの前記端子は、前記ｘ方向及び前記ｙ方向に互いに一致する。一実施形態において、各グリッドの前記端子は、４つ以下の列に配置することができる。一例において、各グリッドの位置の全ては前記端子の対応する端子によって占められることができる。特定の実施形態において、各グリッドの位置の少なくとも１つの位置は端子によって占められないことがある。例示的な実施形態において、前記第１のパッケージ及び第２のパッケージの前記グリッドは、互いの少なくとも９０％に重なることができる。
【００１９】
一例において、前記第１の超小型電子パッケージ及び第２の超小型電子パッケージの各超小型電子パッケージの前記端子は、第１のグリッド及び第２のグリッドの位置に配置することができる。前記第１のパッケージの前記第１のグリッド及び前記第２のパッケージの前記第２のグリッドは互いに位置合わせすることができる。前記第１のパッケージの前記第２のグリッド及び前記第２のパッケージの前記第１のグリッドは互いに位置合わせすることができる。該位置合わせは、前記第１の回路パネル表面及び第２の回路パネル表面に平行な直交するｘ方向及びｙ方向に存在することができる。該位置合わせは、前記グリッドの隣接する端子間の最小ピッチに等しい距離以内とすることができる。
【００２０】
一実施形態において、前記第１の超小型電子パッケージ及び第２の超小型電子パッケージの各超小型電子パッケージの前記端子は、前記それぞれの基板の理論的な第３の軸の第１の側に配置される前記端子の第１の組と、前記第１の側と反対側の前記第３の軸の第２の側に配置される前記端子の第２の組とを含むことができる。各超小型電子パッケージの前記第１の組及び第２の組のそれぞれは、前記アドレス情報を運ぶように構成することができる。各超小型電子パッケージの前記第１の組内の前記第１の端子の信号割当ては、同じ前記超小型電子パッケージの前記第２の組内の前記第１の端子の信号割当ての鏡像とすることができる。例示的な実施形態において、各超小型電子パッケージの前記第１の組及び第２の組の前記端子は、それぞれの第１のグリッド及び第２のグリッド内の位置に配置することができる。各超小型電子パッケージの前記第１のグリッド及び第２のグリッド内の端子の列は、前記それぞれの基板の対向する第１の縁部及び第２の縁部に平行な方向に延在することができる。
【００２１】
特定の実施形態において、前記第１の超小型電子パッケージの前記端子のうちの１つの端子と、該端子に接続された前記第２の超小型電子パッケージの前記端子のうちの対応する１つの端子との間の前記回路パネルを通る前記電気的接続のスタブ長は、前記第１の超小型電子パッケージの前記端子の最小ピッチの７倍未満とすることができる。一実施形態において、前記第１の超小型電子パッケージの前記端子と前記第２の超小型電子パッケージの前記端子との間の前記回路パネルを通る前記電気的接続の少なくとも一部は、ほぼ前記回路パネルの厚さの電気長を有することができる。
【００２２】
特定の例において、前記パネルコンタクトは、前記回路パネルの第１の表面において露出する、直線状に延在する第１の列及び第２の列で配置された第１のパネルコンタクトと、前記回路パネルの第２の表面において露出する、直線状に延在する第１の列及び第２の列で配置された第２のパネルコンタクトとを含むことができる。前記第１のパネルコンタクトは、前記第１の超小型電子素子の前記端子に接合することができる。前記第２のパネルコンタクトは、前記第２の超小型電子素子の前記端子に接合することができる。前記第１のパネルコンタクトの前記第１の列は、前記第１の回路パネル表面及び第２の回路パネル表面に平行な直交するｘ方向及びｙ方向に、前記第２のパネルコンタクトの前記第２の列に位置合わせすることができる。前記第１のパネルコンタクトの前記第２の列は、前記直交するｘ方向及びｙ方向に、前記第２のパネルコンタクトの前記第１の列に位置合わせすることができる。前記第１のパネルコンタクトの前記第１の列内の各コンタクトは、前記第２のパネルコンタクトの前記第１の列内の対応するコンタクトに結合することができる。前記第１のパネルコンタクトの前記第２の列内の各コンタクトは、前記第２のパネルコンタクトの前記第２の列内の対応するコンタクトに結合することができる。
【００２３】
例示的な実施形態において、各超小型電子パッケージの前記端子は、単一列で配置することができる。前記回路パネルは、前記超小型電子パッケージのうちの１つ又は複数の超小型電子パッケージの前記端子が電気的に接続される前記回路パネル上のそれぞれの接続部位間で前記アドレス情報をルーティングする１つ以下のルーティング層を含むことができる。一例において、各超小型電子パッケージの前記端子は、２つの平行な列で配置することができる。前記回路パネルは、前記超小型電子パッケージのうちの１つ又は複数の超小型電子パッケージの前記端子が電気的に接続される前記回路パネル上のそれぞれの接続部位間で前記アドレス情報をルーティングする２つ以下のルーティング層を含むことができる。一例において、該回路パネルは、前記回路パネルの平面において３０ｐｐｍ／℃未満のＣＴＥを有する素子を含むことができる。
【００２４】
特定の実施形態において、モジュールが、上述の複数の超小型電子アセンブリを備えることができる。各超小型電子アセンブリは、各超小型電子アセンブリへの／からの信号の輸送に向けて、第２の回路パネルに実装され電気的に接続される。一実施形態において、システムが、上述の超小型電子アセンブリ及び前記超小型電子アセンブリに電気的に接続された１つ又は複数の他の電子構成要素を備えることができる。特定の例において、システムはハウジングも備え、前記超小型電子アセンブリ及び前記１つ又は複数の他の電子構成要素は、前記ハウジングを用いて組立てられる。
【００２５】
本発明の別の態様によれば、超小型電子アセンブリは、第１の超小型電子パッケージ及び第２の超小型電子パッケージと、回路パネルであって、互いに反対側の第１の表面及び第２の表面と、互いに反対側の該第１表面及び該第２の表面のそれぞれの表面において露出するパネルコンタクトとを有する、回路パネルとを備えることができる。前記第１の超小型電子パッケージ及び前記第２の超小型電子パッケージのそれぞれは、互いに反対側の第１の表面及び第２の表面と、該第１の表面と該第２の表面との間に延在する第１の開口部及び第２の開口部とを有する基板と、それぞれが基板の第１の表面に面する表面及び開口部のうちの少なくとも１つと位置合わせされる前記それぞれの超小型電子素子の表面の複数のコンタクトを有する第１の超小型電子素子及び第２の超小型電子素子と、第２の表面において第２の表面の中央領域内に露出する複数の端子と、各超小型電子素子のコンタクトと端子との間で電気的に接続されたリードとを備えることができる。各基板の前記開口部は、前記それぞれの開口部の長さの方向に延在する平行な第１の軸及び第２の軸を有することができる。各基板の前記第２の表面の前記中央領域は、前記それぞれの基板の前記第１の軸と前記第２の軸の間に配置されることができる。
【００２６】
各超小型電子素子は、メモリ記憶アレイ機能を提供する能動素子の数をいかなる他の機能よりも多く具体化することができる。各超小型電子パッケージの前記端子は、前記それぞれの超小型電子パッケージを該超小型電子パッケージの外部にある少なくとも１つの構成要素に接続するように構成することができる。各リードは、前記それぞれの基板の前記開口部のうちの少なくとも１つと位置合わせされる部分を有することができる。前記端子は、前記超小型電子パッケージの前記超小型電子素子内のメモリ記憶アレイ内の全ての利用可能なアドレス指定可能メモリ位置の中から、１つのアドレス指定可能メモリ位置を決定するのに前記それぞれの超小型電子パッケージ内の回路によって使用可能なアドレス情報の大部分を運ぶように構成することができる。前記第１の超小型電子パッケージ及び前記第２の超小型電子パッケージの前記端子のうちの少なくともいくつかは、それぞれの前記第１の表面及び前記第２の表面の前記パネルコンタクトに搭載することができ、前記パネルコンタクトを通して電気的に接続されることができる。特定の例において、各超小型電子パッケージの前記端子は、前記アドレス指定可能メモリ位置を決定するのに前記超小型電子パッケージ内の回路によって使用可能な前記アドレス情報の少なくとも３／４を運ぶように構成することができる。
【図面の簡単な説明】
【００２７】
【図１】従来技術の超小型電子パッケージの横断面図である。
【図２】超小型電子パッケージの端子間の電気的接続を示す、超小型電子アセンブリの概略斜視図である。
【図３】図２の超小型電子アセンブリの横断面図である。
【図４】図３の超小型電子パッケージの端子間の電気的接続の概略底面図である。
【図５Ａ】本発明の一実施形態による超小型電子パッケージの概略底面図である。
【図５Ｂ】図５ＡのＡ−Ａの線に沿って取られた図５Ａの超小型電子パッケージの側断面図である。
【図５Ｃ】図５Ａに示す超小型電子素子のうちの１つの概略底面図である。
【図５Ｄ】図５Ａに示す超小型電子素子のうちの１つの代替の実施形態の概略底面図である。
【図５Ｅ】図５Ａに示す２つの超小型電子パッケージを含む超小型電子アセンブリの１つのあり得る図５ＡのＡ−Ａ線横断面図である。
【図５Ｆ】図５Ａに示す２つの超小型電子パッケージを含む超小型電子アセンブリの別のあり得る図５ＡのＡ−Ａ線横断面図である。
【図５Ｇ】超小型電子パッケージの端子間の電気的接続を示す、図５Ｅの超小型電子アセンブリのあり得る概略斜視図である。
【図６Ａ】単一の列に配列された端子のグリッドを有する別の実施形態による超小型電子パッケージの概略底面図である。
【図６Ｂ】図６Ａに示す２つの超小型電子パッケージを含む超小型電子アセンブリの１つのあり得る図６Ａの６Ｂ−６Ｂ線横断面図である。
【図７Ａ】更に別の実施形態による、端子の、それぞれが２列に配列された２つのグリッドを有する超小型電子パッケージの概略底面図である。
【図７Ｂ】図７Ａに示す２つの超小型電子パッケージを含む超小型電子アセンブリの１つのあり得る図７Ａの７Ｂ−７Ｂ線横断面図である。
【図８Ａ】更に別の実施形態による、３つの超小型電子素子を有する超小型電子パッケージの概略底面図である。
【図８Ｂ】図８Ａに示す２つの超小型電子パッケージを含む超小型電子アセンブリの１つのあり得る図８Ａの８Ｂ−８Ｂ線横断面図である。
【図９Ａ】別の実施形態による、４つの超小型電子素子を有する超小型電子パッケージの概略底面図である。
【図９Ｂ】図９Ａに示す２つの超小型電子パッケージを含む超小型電子アセンブリの１つのあり得る図９Ａの９Ｂ−９Ｂ線横断面図である。
【図９Ｃ】端子の、それぞれが単一の列に配列された２つのグリッドを有する、図９Ａの超小型電子パッケージの変形形態である。
【図９Ｄ】端子の、それぞれが２つの列に配列された４つのグリッドを有する、図９Ａの超小型電子パッケージの変形形態である。
【図９Ｅ】２つの平行な軸に沿って位置合わせされる４つの超小型電子素子を有する、図９Ａの超小型電子パッケージの変形形態である。
【図９Ｆ】２つの平行な軸に沿って位置合わせされる４つの超小型電子素子を有する、図９Ａの超小型電子パッケージの変形形態である。
【図９Ｇ】２つの平行な軸に沿って位置合わせされる４つの超小型電子素子を有する、図９Ａの超小型電子パッケージの変形形態である。
【図９Ｈ】２つの平行な軸に沿って位置合わせされる４つの超小型電子素子を有する、図９Ａの超小型電子パッケージの変形形態である。
【図１０Ａ】単一の平面内に向いた２つの超小型電子素子を有する、更に別の実施形態による超小型電子パッケージの概略底面図である。
【図１０Ｂ】端子の、それぞれが２列に配列された２つのグリッドを有する、図１０Ａの超小型電子パッケージの変形形態である。
【図１１】更に別の実施形態による、単一の平面内に向いた３つの超小型電子素子を有する超小型電子パッケージの概略底面図である。
【図１２Ａ】代替的な実施形態による、単一の平面内に向いた４つの超小型電子素子を有する超小型電子パッケージの概略底面図である。
【図１２Ｂ】代替的な実施形態による、単一の平面内に向いた４つの超小型電子素子を有する超小型電子パッケージの概略底面図である。
【図１２Ｃ】代替的な実施形態による、単一の平面内に向いた４つの超小型電子素子を有する超小型電子パッケージの概略底面図である。
【図１２Ｄ】代替的な実施形態による、単一の平面内に向いた４つの超小型電子素子を有する超小型電子パッケージの概略底面図である。
【図１３】本発明の一実施形態によるシステムを示す概略断面図である。
【図１４】本発明の一実施形態によるシステムを示す概略断面図である。
【発明を実施するための形態】
【００２８】
図１に関して説明する例示的な従来の超小型電子パッケージ１１２に鑑みて、本発明者らは、メモリ記憶アレイチップを組み込む超小型電子パッケージ及びそのような超小型電子パッケージを組み込む超小型電子アセンブリの電気的性能を改善するのに役立てることができる、行うことができる改善を認識した。
【００２９】
特に、図２〜図４に示すもの等のアセンブリ内に設けられた場合の超小型電子パッケージの使用に関して改善を行うことができる。図２〜図４において、パッケージ１１２Ａが回路パネルの表面に搭載され、別の同様なパッケージ１１２Ｂが回路パネルの反対側の表面上に、それに向き合って搭載される。パッケージ１１２Ａ、１１２Ｂは通常、機能的及び機械的に互いに同等である。機能的及び機械的に同等なパッケージの他の対１１２Ｃと１１２Ｄ、及び１１２Ｅと１１２Ｆもまた、通常同じ回路パネル１３４に搭載される。回路パネルとそれに取り付けられたパッケージとは、一般にデュアルインラインメモリモジュール（「ＤＩＭＭ」）と呼ばれるアセンブリの一部を形成することができる。対向して搭載されたパッケージの対それぞれにおけるパッケージ、例えばパッケージ１１２Ａ、１１２Ｂは、回路パネルの反対に位置する表面上のコンタクトに接続し、それぞれの対におけるパッケージ同士が通常それぞれの面積の９０％よりも多く互いに重なるようになっている。回路パネル１３４内のローカル配線は、端子、例えばそれぞれのパッケージ上の「１」、「５」とラベルがついた端子を回路パネル上のグローバル配線に接続する。グローバル配線は、位置Ｉ、ＩＩ、及びＩＩＩ等の回路パネル３４上の接続位置にいくつかの信号を伝えるのに用いる、バス１３６の信号導体を含む。例えば、パッケージ１１２Ａ、１１２Ｂは、接続位置Ｉに結合したローカル配線によってバス１３６に電気的に接続され、パッケージ１１２Ｃ、１１２Ｄは、接続位置ＩＩに結合したローカル配線によってバスに電気的に接続され、パッケージ１１２Ｅ、１１２Ｆは、接続位置ＩＩＩに結合したローカル配線によってバスに電気的に接続される。
【００３０】
回路パネル１３４は、パッケージ１１２Ａの一方の縁部１１６近くの「１」とラベルがついた端子が回路パネル１３４を貫いてパッケージ１１２Ｂの同じ縁部１１６近くのパッケージ１１２Ｂの「１」とラベルがついた端子に接続する、十文字すなわち「シューレース」パターンと同様に見えるローカル相互接続配線を用いて、パッケージ１１２Ａ、１１２Ｂそれぞれの端子を電気的に相互接続する。しかし、回路パネル１３４に取り付けたパッケージ１１２Ｂの縁部１１６は、パッケージ１２Ａの縁部１６から遠い。図２〜図４は、パッケージ１１２Ａの縁部１２２近くの「５」とラベルがついた端子が回路パネル１３４を貫いてパッケージ１１２Ｂの同じ縁部１２２近くのパッケージ１１２Ｂの「５」とラベルがついた端子に接続するということを更に示す。アセンブリ１３８において、パッケージ１１２Ａの縁部１２２はパッケージ１１２Ｂの縁部１２２から遠い。
【００３１】
回路パネルを貫く、それぞれのパッケージ、例えばパッケージ１１２Ａ上の端子と、その反対側に搭載されたパッケージ、すなわちパッケージ１１２Ｂ上の対応する端子との間の接続は、かなり長いものである。図３において更にわかるように、同様の超小型電子パッケージ１１２Ａ、１２１Ｂのそのようなアセンブリにおいて、回路パネル１３４は、バス１３６の信号導体を、バスからの同じ信号がそれぞれのパッケージに送信されることになっている場合には、「１」と印がついたパッケージ１１２Ａの端子及び「１」と印がついたパッケージ１１２Ｂの対応する端子と電気的に相互接続することができる。同様に回路パネル１３４は、バス１３６の別の信号導体を、「２」と印がついたパッケージ１１２Ａの端子及び「２」と印がついたパッケージ１１２Ｂの対応する端子と電気的に相互接続することができる。同じ接続の仕組みを、バスの他の信号導体及びそれぞれのパッケージの対応する端子にも当てはめることができる。
【００３２】
回路パネル１３４上のバス１３６と、パッケージのそれぞれの対、例えば、基板の接続位置Ｉにおけるパッケージ１１２Ａ、１１２Ｂ（図２）、のそれぞれのパッケージとの間のローカル配線は、非終端スタブの形とすることができる。そのようなローカル配線は、比較的長い場合には、場合によっては後述するようにアセンブリ１３８の性能に影響を及ぼす場合がある。さらに、回路パネル１３４はまたローカル配線に、他のパッケージ、すなわちパッケージの対１１２Ｃ及び１１２Ｄ並びにパッケージの対１１２Ｅ及び１１２Ｆの或る特定の端子をバス１３６のグローバル配線に電気的に相互接続するよう求め、そのような配線も、同じようにアセンブリの性能に影響を及ぼす可能性がある。
【００３３】
図４は更に、信号「１」、「２」、「３」、「４」、「５」、「６」、「７」、及び「８」を運ぶよう割り当てられた端子のそれぞれの対の超小型電子パッケージ１１２Ａと１１２Ｂとの間の相互接続を示す。図４においてわかるように、端子の、基板の表面の中央領域１２４内ではなく、列１１４、１１８は各パッケージ１１２Ａ、１１２Ｂそれぞれの縁部１１６、１２２の近くに露出するので、端子の列１１４、１８が延在する方向１４２を横切る方向１４０に回路パネル１３４を横切るのに必要な配線は、非常に長くなる可能性がある。ＤＲＡＭチップの長さは、それぞれの辺において１０ミリメートルの範囲にすることができるということを認識すれば、或る信号が、２つの対向して搭載されるパッケージ１１２Ａ、１１２Ｂの対応する端子に同じ信号をルーティングするのに必要な、図２〜図４に見られるアセンブリ１３８における回路パネル１３４内のローカル配線の長さは、５ミリメートルから１０ミリメートルの間に及ぶ可能性があり、通常約７ミリメートルとすることができる。
【００３４】
場合によっては、パッケージの端子同士を接続する回路パネル上の非終端配線が比較的長くても、アセンブリ１３８の電気的性能にひどく影響を及ぼすことはない場合がある。しかし、図２に示すように、回路パネルのバス１３６から回路パネルに接続されたパッケージの多数の対のそれぞれに信号を転送する場合、バス１３６からそこに接続されたそれぞれのパッケージ上の端子まで延在するスタブ、すなわちローカル配線の電気長がアセンブリ１３８の性能に潜在的に影響を及ぼすということを本発明者らは認識している。非終端スタブ上の信号反射は、それぞれのパッケージの接続された端子から戻ってバス１３６上へと逆方向に伝わり、したがってバスからパッケージに転送される信号を劣化させてしまう可能性がある。この影響は、現在製造される超小型電子素子を含むいくつかのパッケージについては許容できる場合がある。しかし、高信号切り換え周波数もしくは低電圧スイング信号又はその両方で動作する現在又は将来のアセンブリにおいては、この影響は甚だしくなる可能性がある、ということを本発明者は認識している。これらのアセンブリについては、送信信号のセトリング時間、リンギング、ジッタ、又は符号間干渉が受け入れがたい程度まで増大する場合がある。
【００３５】
本発明者らは、非終端スタブの電気長は通常、回路パネルのバス１３６を、そこに搭載されたパッケージの端子と接続するローカル配線よりも長いということを更に認識している。それぞれのパッケージ内の、パッケージ端子から内部の半導体チップまでの非終端配線によって、スタブ長が増加する。
【００３６】
特定の例において、バス１３６は、ＤＩＭＭ等主流のメモリ記憶アレイ機能を有するアセンブリのコマンド−アドレスバスである。コマンド−アドレスバス１３６は、パッケージ内の回路、例えば、行アドレス及び列アドレスのデコーダ、並びにもしある場合にはバンク選択回路が使用して、超小型電子パッケージにおける超小型電子素子内のメモリ記憶アレイの全ての利用可能なアドレス指定可能メモリ位置からアドレス指定可能メモリ位置を決定することができる、超小型電子パッケージに転送されるアドレス情報を運ぶように構成することができる。コマンド−アドレスバス１３６は、接続位置、例えば、図２に示す位置Ｉ、ＩＩ、及びＩＩＩに上述のアドレス情報を運ぶように構成することができる。この上述のアドレス情報は次に、ローカル配線によって、そこにパッケージ１１２Ａ、１１２Ｂ、１１２Ｃ、１１２Ｄ、１１２Ｅ及び１１２Ｆが接続される回路パネルの互いに反対側の表面上のパネルコンタクトのそれぞれの組に分配することができる。
【００３７】
特定の例において、超小型電子素子がＤＲＡＭチップであるかＤＲＡＭチップを含む場合、コマンド−アドレスバス１３６は、超小型電子パッケージに転送される超小型電子素子のコマンド−アドレスバスの１群の信号、すなわちコマンド信号、アドレス信号、バンクアドレス信号、及びクロック信号の全てを運ぶように構成することができ、このコマンド信号は、ライトイネーブル、行アドレスストローブ、及び列アドレスストローブ信号を含み、このクロック信号は、アドレス信号をサンプリングするのに用いるクロックである。クロック信号はさまざまなタイプとすることができるが、一実施形態において、これらの端子が運ぶクロック信号は、差動又は真の及び補完クロック信号として受け取られる差動クロック信号の１つ又は複数の対とすることができる。
【００３８】
したがって、本明細書において説明する本発明の或る特定の実施形態は、そのような第１のパッケージ及び第２のパッケージが回路パネル、例えば回路基板、モジュール基板若しくはカード、又はフレキシブル回路パネル、の互いに反対側の表面上に互いに対向して搭載される場合にスタブの長さを短くできるように構成した、超小型電子パッケージを提供する。回路パネル上に互いに対向して搭載される第１の超小型電子パッケージ及び第２の超小型電子パッケージを組み込むアセンブリは、それぞれのパッケージ間のスタブ長を著しく低減することができる。これらの電気的接続の長さを低減することによって、回路パネル及びアセンブリにおけるスタブ長を低減することができ、それが、第１のパッケージ及び第２のパッケージの両方において第１の端子によって運ばれ超小型電子素子に転送される上述の信号について、なかでもセトリング時間、リンギング、ジッタ、又は符号間干渉の低減等、電気的性能の改善に役立つことができる。さらに、回路パネルの構造の単純化、又は回路パネルの設計若しくは製造の複雑性及びコストの低減等、他の利点もまた得ることを可能にすることができる。
【００３９】
本発明の或る特定の実施形態は、超小型電子素子、例えば半導体チップ又は半導体チップのスタックした配列が主としてメモリ記憶アレイ機能を提供するように構成された、パッケージ又は超小型電子アセンブリを提供する。そのような超小型電子素子において、メモリ記憶アレイ機能を提供するように構成され、すなわち組み立てられ他のデバイスと相互接続された、内部の能動素子、例えばトランジスタの数は、いかなる他の機能を提供するように構成された能動素子の数よりも多い。したがって、一例において、ＤＲＡＭチップ等の超小型電子素子は、その主要な又は唯一の機能としてメモリ記憶アレイ機能を有することができる。代替的に、別の例において、そのような超小型電子素子は、混合した使用法を有することができ、メモリ記憶アレイ機能を提供するように構成した能動素子を組み込むことができ、また、なかでもプロセッサ機能又は信号プロセッサもしくはグラフィックスプロセッサの機能等、別の機能を提供するように構成された他の能動素子も組み込むことができる。この場合、超小型電子素子は依然として、メモリ記憶アレイ機能を提供するように構成された能動素子の数を超小型電子素子のいかなる他の機能よりも多く有することができる。
【００４０】
一実施形態において、パッケージの端子は、超小型電子アセンブリから離れる方を向く基板又は誘電層の第２の表面の中央領域に配置された第１の端子を含むことができ、中央領域は、基板又は誘電層の第１及び第２の周縁部に隣接する周辺領域間に配置される。中央領域は、端子の平行な列のうちの隣接する列間の最小ピッチの３．５倍以下の幅になるようにすることができる。
【００４１】
本発明の或る特定の実施形態において、中央領域における第１の端子は、超小型電子パッケージに転送される超小型電子素子のコマンド−アドレスバスの１群の信号、すなわちコマンド信号、アドレス信号、バンクアドレス信号、及びクロック信号の全てを運ぶように構成され、このコマンド信号は、ライトイネーブル、行アドレスストローブ、及び列アドレスストローブ信号を含み、このクロック信号は、アドレス信号をサンプリングするのに用いるクロックである。クロック信号はさまざまなタイプとすることができるが、一実施形態において、これらの端子が運ぶクロック信号は、差動又は真の及び補完クロック信号として受け取られる差動クロック信号の１つ又は複数の対とすることができる。
【００４２】
回路パネル、例えばプリント回路基板、モジュールカード等の上で、コマンド−アドレスバスのこれらの上述の信号、すなわちコマンド信号、アドレス信号、バンクアドレス信号、及びクロック信号を、並列でそこに接続された多数の超小型電子パッケージ、特に回路パネルの互いに反対側の表面に搭載された第１の超小型電子パッケージ及び第２の超小型電子パッケージに、バスにより伝達することができる。本明細書における或る特定の実施形態について、コマンド−アドレスバス信号を運ぶ端子を、超小型電子パッケージの縁部近くの周辺領域内にではなくパッケージ表面の中央領域内に配置することによって、回路パネル上のコマンド−アドレスバス１３６（図２）から超小型電子パッケージが電気的に接続される回路パネルの表面上の個々の接続位置に信号を運ぶのに用いられるスタブの長さを低減することができる。これらの電気的接続の長さを低減することによって、回路パネル及びアセンブリにおけるスタブ長を低減することができ、それが、第１のパッケージ及び第２のパッケージの両方において第１の端子によって運ばれ超小型電子素子に転送される上述の信号について、なかでもセトリング時間、リンギング、ジッタ、又は符号間干渉の低減等、電気的性能の改善に役立つことができる。さらに、回路パネルの構造の単純化又は回路パネルの設計若しくは製造の複雑性及びコストの低減等、他の利点もまた得ることを可能にすることができる。
【００４３】
いくつかの実施形態において、超小型電子パッケージは、上述のコマンド信号、アドレス信号、バンクアドレス信号、及びクロック信号の全てを運ぶように構成された、中央領域における端子の４列以下の列を有することができる。或る特定の実施形態において、そのような端子の列が２列のみ存在することができる。他の実施形態において、そのような端子は１列のみ存在することができる。
【００４４】
さらに、超小型電子パッケージのそれぞれの対が接続される接続位置間の、第１の端子によって運ばれる上述の信号、例えばコマンド−アドレスバス信号から信号をルーティングするのに必要な回路パネル上の配線のルーティング層の数を減らすことを可能にすることができる。具体的には、そのような信号を回路パネルに沿ってルーティングするのに必要なルーティング層の数は、場合によっては、４つ以下のルーティング層まで減らすことができる。特定の例において、そのような信号を回路パネルに沿ってルーティングするのに必要なルーティング層の数は、場合によっては、４つ、２つ、又は１つのルーティング層まで減らすことができる。しかし、回路パネル上に、上述のアドレス又はコマンド−アドレスバス信号を運ぶルーティング層の数よりも多い数の、他の信号を運ぶルーティング層が存在することができる。
【００４５】
超小型電子パッケージはまた、第１の端子以外の第２の端子も有することができ、そのような端子は通常、上述のコマンド−アドレスバス信号の端子以外の信号を運ぶように構成されている。一実施形態において、そのような第２の端子は、周辺領域のうちの１つ又は複数において配置することができ、データ信号を運ぶように構成することができる。例えば、第２の端子は、データマスク及び並列終端をオン又はオフするのに用いる終端レジスタへのＯＤＴすなわち「オンダイターミネーション」信号だけではなく、超小型電子素子への及び／又はそこからの一方向又は双方向のデータ信号、ならびにデータストローブ信号を運ぶのに用いる端子を含むことができる。チップセレクト、リセット、電源電圧、例えばＶｄｄ、Ｖｄｄｑ、及び接地、例えばＶｓｓ及びＶｓｓｑ等の信号又は基準電位は、第２の端子によって運ぶことができる。これらの信号又は基準電位のいずれも、第１の端子によって運ぶ必要はない。いくつかの実施形態において、上述のアドレス又はコマンド−アドレスバス信号以外の信号を運ぶように構成したいくつかの又は全ての端子を第２の端子として配置することが可能であり、パッケージ上のどちらの位置であっても配置することができる。
【００４６】
本明細書における本発明の実施形態は、その中に２つ以上の半導体チップ、すなわち、超小型電子素子を有するパッケージを提供する。多チップパッケージは、その中にあるチップを、なかでも、ボールグリッドアレイ、ランドグリッドアレイ又はピングリッドアレイ等の端子のアレイを通してそのパッケージが電気的に、かつ機械的に接続される場合がある回路パネル、例えば、プリント配線板に接続するのに必要とされる面積及び空間の量を削減することができる。そのような接続空間は、小型又はポータブル計算デバイス、例えば、通常パーソナルコンピュータの機能と広範な世界への無線接続性とを併せ持つ「スマートフォン」又はタブレット等のハンドヘルドデバイスでは特に制限される。マルチチップパッケージは、高度な高性能ダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）チップ、例えば、ＤＤＲ３タイプＤＲＡＭチップ及びその後続製品等の、大量の相対的に安価なメモリをシステムが利用できるようにするのに特に役に立つ可能性がある。
【００４７】
マルチチップパッケージを接続するのに必要とされる回路パネルの面積の量は、パッケージ内の２つ以上のチップに至る途中に、少なくともいくつかの信号がその中を通って進行する共通端子をパッケージ上に設けることによって削減することができる。しかしながら、高性能動作をサポートしながら、それを果たすには課題がある。無終端スタブに起因した信号の望ましくない反射等の望ましくない影響を回避するには、バス１３６（図２）等の、パッケージの外面にある端子を回路パネル上のグローバル配線と電気的に接続する回路パネル上のトレース、ビア、及び他の導体は長すぎてはならない。放熱も、高度なチップにとって課題を提示し、そのため、各チップの大きな平坦面のうちの少なくとも１つは、ヒートスプレッダに結合されるか、又は設置されたシステム内の流れ若しくは空気に暴露されるか若しくは熱連通していることが望ましい。以下に説明するパッケージは、これらの更なる目標に役立つことができる。
【００４８】
本明細書における本発明の実施形態は、アセンブリ上の信号のスタブ長を低減する方法を提供することができる。したがって、パッケージ内の多数のチップの対応するコンタクトを、パッケージの外部の構成要素、例えばプリント回路基板等の回路パネル、外部の超小型電子素子、又はその他の構成要素と接続するように構成したパッケージの単一の共通端子と電気的に接続することができ、複数のそのような超小型電子パッケージを、回路パネルの互いに反対側の表面に搭載することができる。
【００４９】
例えば、第１の超小型電子パッケージ１０ａの第１の列の第１の端子２５ａを第２の超小型電子パッケージ１０ｂの第１の列の対応する第１の端子に電気的に接続する回路パネル６０（図５Ｅ）上のスタブの電気長は、それぞれのパッケージ上の第１の端子の最小ピッチの７倍よりも小さく、例えば第１の端子の隣接する列のピッチの７倍よりも小さくすることができる。言い換えれば、回路パネル６０の第１及び第２の表面において露出した１対の電気的に結合した第１のパネルコンタクト６５ａ及び第２のパネルコンタクト６５ｂを回路パネル上のコマンド−アドレスバスの対応する信号導体に接続する導電性素子の全部合わせた合計の長さは、パネルコンタクトの最小ピッチの７倍よりも小さくすることができる。更に別の例において、第１の超小型電子パッケージ１０ａの第１の端子２５ａと第２の超小型電子パッケージ１０ｂの対応する第１の端子との間の接続の電気長は、第１の表面６１と第２の表面６２との間の回路パネル６０の厚さとほぼ同じにすることができる。
【００５０】
図５Ａ及び図５Ｂは、そのような第１のパッケージ及び第２のパッケージが回路パネル、例えば回路基板、モジュール基板もしくはカード、又はフレキシブル回路パネルの互いに反対側の表面上に互いに向かい合って搭載された場合にスタブ長を低減することができるように構成された、特定のタイプの超小型電子パッケージ１０を示す。図５Ａ及び図５Ｂにおいてわかるように、超小型電子パッケージ１０は、パッケージング構造、例えば互いに反対側の第１の表面２１及び第２の表面２２を有する基板２０を含むことができる。第１及び第２の表面２１、２２は互いに反対側の方向を向いており、したがって、互いに対して反対側にあり、「互いに反対側の表面」である。
【００５１】
図５Ａにおいて、及び本明細書において説明する他の超小型電子パッケージの概略底面図の全てにおいて、基板２０及び端子グリッドを透明で示す。これは、基板の平面に平行なｘ−ｙ方向において超小型電子素子に対して基板及び端子グリッドの位置を示しながら、超小型電子素子の相対的な場所が底面図からよりはっきりと見えるようにするように行われている。
【００５２】
場合によっては、基板２０は、（基板の第１の表面２１に対して平行な方向の）基板の平面において低い熱膨張係数（「ＣＴＥ（coefficient of thermal expansion）」）、すなわち、１２パーツパーミリオン／摂氏温度（以下、「ｐｐｍ／℃」）未満のＣＴＥを有する材料から本質的になることができ、半導体材料、例えばシリコン、又はセラミック材料若しくは二酸化シリコン、例えばガラス等の誘電体材料等から本質的になることができる。代替的に、基板２０は、シート状基板を含むことができ、このシート状基板は、ポリイミド、エポキシ樹脂、熱可塑性物質、熱硬化プラスチック等の高分子材料、又は他の適した高分子材料から本質的になることもできるか、又はなかでもＢＴ樹脂（ビスマレイミドトリアジン）のガラス強化構造又はＦＲ４等のエポキシ樹脂ガラス等の合成高分子無機材料を含むか又はそれらの材料から本質的になる。一例では、そのような基板２０は、基板の平面、すなわちその表面に沿った方向において３０ｐｐｍ／℃未満のＣＴＥを有する材料から本質的になることができる。
【００５３】
図５Ａ及び図５Ｂにおいて、基板２０の第１の表面２１に対して平行な方向は、本明細書では「水平」方向又は「横」方向と呼ばれるのに対して、第１の表面に対して垂直な方向は、本明細書では、上向き方向又は下向き方向と呼ばれ、本明細書では、「垂直」方向とも呼ばれる。本明細書で言及するこれらの方向は、言及する構造の基準系におけるものである。したがって、これらの方向は、重力基準系における通常の「上」方向又は「下」方向に対して任意の向きにあることができる。
【００５４】
１つの特徴部が別の特徴部よりも「表面の上方において」高い高さに配置されているという記述は、その１つの特徴部が表面から同じ直交方向においてその別の特徴部よりも大きく離れた距離にあることを意味する。逆に、１つの特徴部が別の特徴部よりも「表面の上方において」低い高さに配置されているという記述は、その１つの特徴部が表面から同じ直交方向においてその別の特徴部よりも小さく離れた距離にあることを意味する。
【００５５】
少なくとも１つの開口部２６が、基板２０の第１の表面２１と第２の表面２２との間に延在することができる。図５Ａに見て取ることができるように、基板２０は、当該基板を貫通して延在する２つの開口部２６ａ及び２６ｂを有することができる。開口部２６ａ、２６ｂの最長寸法は、平行な第１の軸２９ａ及び第２の軸２９ｂ（総称して軸２９）を規定することができる。平行な第１の軸２９ａ及び第２の軸２９ｂは、軸２９ａと２９ｂとの間に置かれた、基板２０の第２の表面２２の中央領域２３を規定することができる。基板２０の第２の表面２２の周辺領域２８は、中央領域２３の外側に位置することができる。そのような周辺領域２８は、基板２０の第２の表面２２の中央領域２３と、対向する第１の縁部２７ａ及び第２の縁部２７ｂとの間に延在することができる。
【００５６】
基板２０は、当該基板上に露出した複数の端子２５、例えば、導電性パッド、ランド、又は導電性ポストを有することができる。図５Ｂに示すように、そのような端子２５は、基板２０の第２の表面２２において露出することができる。端子２５は、超小型電子パッケージ１０と外部の構成要素の対応する導電性素子との接続用の端点として機能することができる。この外部の構成要素は、なかでも、回路パネル、例えば、プリント配線板、フレキシブル回路パネル、ソケット、他の超小型電子アセンブリ若しくはパッケージ、インタポーザ、又は受動構成要素アセンブリ（例えば、図５Ｅ及び図５Ｆに示す回路パネル）等である。一例では、そのような回路パネルは、マザーボード又はＤＩＭＭモジュールボードとすることができる。
【００５７】
超小型電子パッケージ１０は、外部の構成要素との接続用の端子２５に取り付けられた接合素子１１を備えることができる。この接合素子１１は、例えば、はんだ、スズ、インジウム、共晶組成、若しくはそれらの組み合わせ等のボンドメタル又は導電性ペースト若しくは導電性接着剤等の別の接合材料の塊とすることができる。特定の実施形態では、端子２５と外部の構成要素（例えば、図５Ｅに示す回路パネル６０）のコンタクトとの間の接合部は、所有者が共通する米国特許出願第１３／１５５，７１９号及び第１３／１５８，７９７号に記載されているような導電性マトリックス材を含むことができる。これらの米国特許出願の開示内容は、引用することによって本明細書の一部をなすものとする。特定の実施形態では、これらの接合部は、これらの米国特許出願に記載されているものと同様の構造を有することもできるし、これらの米国特許出願に記載されているような方法で形成することもできる。
【００５８】
導電性素子が構造体の表面「において露出する」という記述は、この開示において用いられるとき、その導電性素子が、表面に対して垂直な方向に、構造体の外側からその表面に向かって移動する理論的な点との接触に利用可能であることを示す。したがって、構造体の表面において露出する端子又は他の導電性素子は、そのような表面から突出することもできるし、そのような表面と同一平面をなすこともできるし、そのような表面に対して陥凹して、構造体内の孔又は窪みを通じて露出することもできる。
【００５９】
端子２５は、基板２０の第２の表面２２の中央領域２３において露出した第１の端子２５ａと、第２の表面の周辺領域２８のうちの少なくとも１つにおいて露出した第２の端子２５ｂとを含むことができる。本発明の或る特定の実施形態において、第１の端子２５ａは、コマンド−アドレスバスの或る特定の信号、すなわち、具体的には、超小型電子パッケージ１０においてダイナミックメモリ記憶機能を提供するように構成された超小型電子素子３０（後述）のアドレス信号の１組の全てを運ぶように構成することができる。
【００６０】
例えば、超小型電子素子３０がＤＲＡＭ半導体チップを含むかＤＲＡＭ半導体チップである場合、第１の端子２５ａは、パッケージ内の回路が、例えば、行アドレス及び列アドレスのデコーダ、並びにもしある場合にはバンク選択回路が使用して、パッケージにおける超小型電子素子内のメモリ記憶アレイの全ての利用可能なアドレス指定可能メモリ位置からアドレス指定可能メモリ位置を決定することができる、超小型電子パッケージ１０に転送される十分なアドレス情報を運ぶように構成することができる。特定の実施形態において、第１の端子２５ａは、そのようなメモリ記憶アレイ内のアドレス指定可能メモリ位置を決定するのに超小型電子パッケージ１０内のそのような回路が用いるアドレス情報の全てを運ぶように構成することができる。
【００６１】
そのような実施形態の変形形態において、第１の端子２５ａは、そのようなメモリ記憶アレイ内のアドレス指定可能メモリ位置を決定するのに超小型電子パッケージ１０内のそのような回路が用いるアドレス情報の大部分を運ぶように構成することができ、その場合には、超小型電子パッケージ上の上述の第２の端子２５ｂのうちの少なくともいくつか等、他の端子が、アドレス情報の残りの部分を運ぶように構成される。そのような変形形態において、特定の実施形態において、第１の端子２５ａは、そのようなメモリ記憶アレイ内のアドレス指定可能メモリ位置を決定するのに超小型電子パッケージ１０内のそのような回路が用いるアドレス情報の３／４以上を運ぶように構成することができる。
【００６２】
特定の実施形態において、第１の端子２５ａはチップセレクト情報、例えば、チップ内のメモリ記憶位置にアクセスするために超小型電子パッケージ１０内の特定のチップを選択するのに利用できる情報を運ぶように構成されない場合がある。別の実施形態において、第１の端子２５ａのうちの少なくとも１つは、実際にチップセレクト情報を運ぶことができる。
【００６３】
通常、超小型電子パッケージ１０内の超小型電子素子３０がＤＲＡＭチップを含む場合には、一実施形態におけるアドレス信号は、パッケージの外部の構成要素、例えば、後述の回路パネル６０等の回路パネルからパッケージに転送される全てのアドレス信号を含むことができ、それを用いて超小型電子パッケージ内のランダムアクセスアドレス指定可能メモリ位置を決定してそこに読み取りアクセス、又は読み取りアクセス又は書き込みアクセスのどちらかを行う。
【００６４】
第２の端子２５ｂのうちの少なくともいくつかは、第１の端子２５ａによって搬送されるアドレス信号以外の信号を搬送するように構成することができる。チップセレクト、リセット、電源電圧、例えばＶｄｄ、Ｖｄｄｑ、並びに接地、例えばＶｓｓ及びＶｓｓｑ等の信号又は基準電位は、第２の端子２５ｂによって搬送することができる。本明細書において参照される実施形態のいずれにおいても、別段の記載がないがない限り、これらの信号又は基準電位のいずれも、第１の端子２５ａによって搬送する必要はない。
【００６５】
特定の実施形態において、第１の端子２５ａのそれぞれは、超小型電子素子３０のうちの少なくとも１つの超小型電子素子の動作モードを制御する情報を運ぶように構成することができる。より具体的には、第１の端子２５ａは、超小型電子パッケージ１０に転送されるコマンド信号及び／又はクロック信号の特定の１組の全てを運ぶように構成することができる。そのような実施形態において、第１の端子２５ａは、外部の構成要素から超小型電子パッケージ１０に転送されるコマンド信号、アドレス信号、バンクアドレス信号、及びクロック信号の全てを運ぶように構成することができ、このコマンド信号は、行アドレスストローブ、列アドレスストローブ、及びライトイネーブルを含む。
【００６６】
超小型電子素子のうちの１つ又は複数がダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）半導体チップ又はＤＲＡＭチップのアセンブリによって提供されるもの等のダイナミックメモリ記憶アレイ機能を提供するように構成される一実施形態においては、コマンド信号は、ライトイネーブル、行アドレスストローブ、及び列アドレスストローブ信号である。ＯＤＴ（オンダイターミネーション）、チップセレクト、クロックイネーブル等の他の信号は、第１の端子２５ａが運ぶ必要のあるコマンド信号の一部ではない。クロック信号は、アドレス信号をサンプリングするのに超小型電子素子のうちの１つ又は複数が用いるクロックとすることができる。例えば、図５Ａにおいて見られるように、 第１の端子２５ａは、アドレス信号Ａ０〜Ａ１５（Ａ０及びＡ１５を含む）、及びバンクアドレス信号ＢＡ０、ＢＡ１及びＢＡ２だけでなく、クロック信号ＣＫ及びＣＫＢ、行アドレスストローブＲＡＳ、列アドレスストローブＣＡＳ、及びライトイネーブル信号ＷＥも含むことができる。
【００６７】
この実施形態において、第２の端子２５ｂのうちの少なくともいくつかは、第１の端子２５ａによって搬送されるコマンド信号、アドレス信号、及びクロック信号以外の信号を搬送するように構成することができる。チップセレクト、リセット、電源電圧、例えばＶｄｄ、Ｖｄｄｑ、並びに接地、例えばＶｓｓ及びＶｓｓｑ等の信号又は基準電位は、第２の端子２５ｂによって搬送することができる。本明細書において参照される実施形態のいずれにおいても、別段の記載がないがない限り、これらの信号又は基準電位のいずれも、第１の端子２５ａによって搬送する必要はない。
【００６８】
他の実施形態において、超小型電子素子のうちの１つ又は複数が、例えばＮＡＮＤフラッシュメモリ等、ＤＲＡＭ以外についての技術において実施されるメモリ記憶アレイ機能を提供するように構成される場合には、第１の端子２５ａが運ぶ必要のある特定のコマンド信号は、ＤＲＡＭの場合に運ぶ必要のあるライトイネーブル、アドレスストローブ、及び列アドレスストローブ信号の群以外の、信号の異なる１組とすることができる。
【００６９】
図５Ａ及び図５Ｂに示す例等の特定の例において、第２の端子２５ｂは、周辺領域２８のそれぞれにおける少なくとも１つの列内に配置することができる。一実施形態において、コマンド信号、アドレス信号、及びクロック信号以外の信号を運ぶように構成された第２の端子２５ｂのうちの少なくともいくつかは、基板２０の第２の表面２２の中央領域２３内に露出することができる。
【００７０】
各図面において、図５Ａ及び図５Ｂに示す第２の端子２５ｂ等、第２の端子の特定の構成を示すが、図示の特定の構成は例示の目的のためであり、限定するよう意図するものではない。例えば、第２の端子２５ｂは、電源又は接地信号に接続するように構成される端子も含むことができる。第２の端子２５ｂをそれぞれ２列の２つのグリッドに配列して示すが、それぞれのグリッドにおける第２の端子２５ｂは３列に配列することができ、例えば、図示しない第３の列は、電源又は接地に接続するように構成されるいくつかの第２の端子を含む。
【００７１】
基板２０は更にオプションで、第１の表面２１及び／又は第２の表面２２の上に重なる誘電層１２を含むことができる。図５Ｂに示すように、誘電層１２は、基板の第２の表面２２の上に重なることができる。そのような誘電層１２は、導電性素子２４等の導電性素子及び端子２５を基板２０から絶縁することが必要であれば、そのような絶縁を行うことができる。この誘電層１２は、基板２０の「パッシベーション層」と呼ぶことができる。誘電層１２は、無機又は有機の誘電材料又はその両方を含むことができる。誘電層１２は、電着したコンフォーマルコーティング又はその他の誘電材料、例えばフォトイメージング可能なポリマー材料、例えばはんだマスク材料を含むことができる。特定の例において、誘電層１２は、参照によってその開示が本明細書に組み込まれる米国特許第５，６７９，９７７号において記載されているものと同様の構造及び機能を有するエラストマー材料等のコンプライアントな材料から作製される層とすることができる。
【００７２】
本明細書において説明する実施形態において、基板２０の第１の表面２１又は第２の表面２２の上に重なる誘電層１２は、基板の厚さよりも実質的に薄い厚さを有することができ、それにより、誘電層のＣＴＥが基板材料のＣＴＥよりも実質的に大きい場合であっても、基板材料のＣＴＥとほぼ等しい有効ＣＴＥを基板が有することができる。一例において、基板２０は１２ｐｐｍ／℃よりも小さい有効ＣＴＥを有することができる。
【００７３】
超小型電子パッケージ１０はまた、それぞれ基板２０の第１の表面２１に面する前面３１を有する複数の超小型電子素子３０を含むことができる。超小型電子素子３０を、軸２９の方向において互いからオフセットされたものとして図５Ａ及び他の図に示すが、必ずしもそのようにする必要はない。そのような超小型電子素子３０のオフセットは、超小型電子素子の互いに関して上に重なる位置がよりわかりやすいように図示している。特定の実施形態において、超小型電子素子３０のそれぞれの周縁部３４ａは、第１の共通平面内で位置合わせすることができ、超小型電子素子のそれぞれの周縁部３４ａと反対側の周縁部３４ｂは、第２の共通平面内で位置合わせすることができる。
【００７４】
一例において、超小型電子素子３０のうちの１つ又は複数は、それぞれメモリ記憶アレイ機能を有するベアチップ又は超小型電子ユニットとすることができる。しかし特定の例において、超小型電子素子３０のうちの１つ又は複数は、ダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）記憶アレイ等のメモリ記憶素子を組み込むこともできるし、又は、ＤＲＡＭ記憶アレイ（例えば、ＤＲＡＭ集積回路チップ）として主として機能するように構成することもできる。後者の場合、第１の超小型電子素子及び第２の超小型電子素子のうちの１つ又は複数は、メモリ記憶アレイ機能を提供するように構成された能動素子、例えばトランジスタの数をいかなる他の機能よりも多く有することができる。「メモリ記憶素子」とは、本明細書において用いられるとき、電気インタフェースを介してデータをトランスポート等するように、データを記憶及び検索するのに使用可能な回路部とともにアレイに配置された多数のメモリセルを指す。特定の例では、超小型電子パッケージ１０は、シングルインラインメモリモジュール（「ＳＩＭＭ」）又はデュアルインラインメモリモジュール（「ＤＩＭＭ」）に含めることができる。
【００７５】
本明細書において説明する実施形態のいずれにおいても、超小型電子素子３０のうちの１つ又は複数は、以下の技術、すなわち、なかでもＤＲＡＭ、ＮＡＮＤフラッシュメモリ、ＲＲＡＭ（登録商標）（「抵抗変化型ＲＡＭ」又は「抵抗変化型ランダムアクセスメモリ」）、相変化メモリ（「ＰＣＭ」）、例えばトンネル接合デバイスを具体化するもの等の磁気抵抗変化型ランダムアクセスメモリ、スタティックランダムアクセスメモリ（「ＳＲＡＭ」）、スピントルクＲＡＭ、又は連想メモリのうちの１つ又は複数において実施することができる。
【００７６】
特定の例では、メモリ記憶素子を備える超小型電子素子３０は、少なくともメモリ記憶アレイ機能を有することができるが、この超小型電子素子は、フル機能メモリチップでない場合がある。そのような超小型電子素子は、それ自体バッファリング機能を有しない場合があるが、超小型電子素子のスタック内の他の超小型電子素子に電気的に接続される場合があり、そのスタック内の少なくとも１つの超小型電子素子が、バッファリング機能を有する（バッファリング超小型電子素子は、バッファチップ、フル機能メモリチップ、又はコントローラチップとすることができる）。
【００７７】
他の例では、本明細書において説明するパッケージの任意のものにおける超小型電子素子のうちの１つ又は複数が、例えば、フラッシュメモリ、ＤＲＡＭ又は他のタイプのメモリ等のメモリ記憶アレイ機能を提供するように構成された能動デバイス、例えばトランジスタの数を、他のいずれの機能よりも多く有することができるという点で、超小型電子素子のうちの１つ又は複数は主としてメモリ記憶アレイ機能を提供するように構成することができ、別の超小型電子素子又は主として論理機能を提供するように構成された「論理チップ」とともにパッケージ内に配置することができる。特定の実施形態では、論理チップは、マイクロプロセッサ又は他の汎用計算素子等の、プログラマブル又はプロセッサ素子とすることができる。その論理チップは、マイクロコントローラ素子、グラフィックスプロセッサ、浮動小数点プロセッサ、コプロセッサ、デジタルシグナルプロセッサ等とすることができる。特定の実施形態では、論理チップは、ハードウェア状態機械機能を主に実行することができるか、又はそうでない場合、特定の機能若しくは目的を果たすように別の方法でハードコード化することができる。代替的には、論理チップは、特定用途向け集積回路（「ＡＳＩＣ」）又はフィールドプログラマブルゲートアレイ（「ＦＰＧＡ」）チップとすることができる。そのような変形形態では、その際、パッケージは「システムインパッケージ」（「ＳＩＰ」）とすることができる。
【００７８】
別の変形形態では、本明細書において説明されるパッケージのうちの任意のものにおける超小型電子素子は、同じ超小型電子素子内に共に埋め込まれた１つ又は複数の関連するメモリ記憶アレイを有するプログラマブルプロセッサ等の、その中に埋め込まれた論理機能及びメモリ機能を併せ持つことができる。そのような超小型電子素子は、プロセッサ等の論理機能が、メモリ記憶アレイ、又は特殊化した機能の場合があるいくつかの他の機能を実行する回路等の他の回路とともに埋め込まれるという点で、「システムオンチップ」（「ＳＯＣ」）と呼ばれる場合もある。
【００７９】
各超小型電子素子３０は、その前面３１において露出する複数の導電性コンタクト３５を有することができる。図５Ｃ及び図５Ｄに示すように、各超小型電子素子３０のコンタクト３５は、前面のエリアの中央部分を占有する前面３１の中央領域３７に配置される１つ（図５Ｃ）又は複数（図５Ｄ）の列３６に配置することができる。中央領域３７は、例えば、超小型電子素子３０の対向する周縁部３２ａ、３２ｂ間の最短距離の中央３分の１を含む前面３１のエリアを占有することができる。図５Ｃに示す特定の例において、各超小型電子素子３０のコンタクト３５が、超小型電子素子の中央領域３７において配列される場合には、超小型電子素子を二等分する軸３９に沿ってコンタクトを配列することができる。図５Ｂに示すように、各超小型電子素子３０のコンタクト３５は、開口部２６のうちの少なくとも１つと位置合わせすることができる。
【００８０】
そのような超小型電子素子３０の１タイプにおいて、素子コンタクト３５のうちのいくつかのコンタクトのそれぞれ１つは、超小型電子素子に供給される複数のアドレス信号のそれぞれのアドレス信号を専門に受け取る。この場合、そのようなコンタクト３５のそれぞれは、外部から超小型電子素子３０に供給される複数のアドレス信号のうちのそれぞれのアドレス信号１つを受け取ることができる。
【００８１】
このタイプの超小型電子素子３０の特定の一例において、それぞれの超小型電子素子が用いるクロックの縁部に対して、すなわち、異なる第１の電圧状態と第２の電圧状態との間でのクロックの遷移で、素子コンタクト３５において存在する複数のアドレス信号のそれぞれをサンプリングすることができる。すなわち、それぞれのアドレス信号は、クロックのより低電圧の状態とより高電圧の状態との間の立ち上がり遷移において、又は、クロックのより高電圧の状態とより低電圧の状態との間の立ち下がり遷移においてサンプリングすることができる。したがって、複数のアドレス信号はクロックの立ち上がり遷移において全てサンプリングすることもできるし、そのようなアドレス信号はクロックの立ち下がり遷移において全てサンプリングすることもできるし、又は、別の例において、素子コンタクト３５のうちの１つにおけるアドレス信号は、クロックの立ち上がり遷移においてサンプリングすることができ、別の１つの外部のコンタクトにおけるアドレス信号は、クロックの立ち下がり遷移においてサンプリングすることができる。
【００８２】
主としてメモリ記憶アレイ機能を提供するように構成した、別のタイプの超小型電子素子３０において、その上のアドレスコンタクトのうちの１つ又は複数を多重方式で用いることができる。この例において、それぞれの超小型電子素子３０の特定の素子コンタクト３５は、外部から超小型電子素子に供給される２つ以上の互いに異なる信号を受け取ることができる。したがって、第１のアドレス信号は異なる第１の電圧状態と第２の電圧状態との間のクロックの第１の遷移（例えば、立ち上がり遷移）において、特定のコンタクト３５においてサンプリングすることができ、第１のアドレス信号以外の信号は、第１の電圧状態と第２の電圧状態との間のクロックの、第１の遷移と反対の第２の遷移（例えば、立ち下がり遷移）において、特定のコンタクトにおいてサンプリングすることができる。
【００８３】
そのような多重方式において、それぞれの超小型電子素子３０の同じ素子コンタクト３５上で、クロックの同じサイクル内で２つの異なる信号を受け取ることができる。特定の場合において、この方法でのマルチプレクシングによって、それぞれの超小型電子素子３０の同じ素子コンタクト３５上で、同じクロックサイクル内で第１のアドレス信号とそれとは異なる信号とを受け取ることができる。更に別の例において、この方法でのマルチプレクシングによって、第１のアドレス信号と、異なる第２のアドレス信号とを、それぞれの超小型電子素子３０の同じ素子コンタクト３５上で同じクロックサイクル内で受け取ることができる。
【００８４】
特定の例において、それぞれの超小型電子素子３０は超小型電子素子のうちの他のものと機能的及び機械的に同等にすることができ、それにより、それぞれの超小型電子素子が、同じ機能を有する前面３１において露出した導電性コンタクト３５の同じパターンを有することができるが、それぞれの超小型電子素子の長さ、幅、及び高さの特定の寸法は他の超小型電子素子と異なることができる。
【００８５】
図５Ａ及び図５Ｂに示す具体的な配列において、超小型電子パッケージ１０は、第２の端子２５ｂ等、それぞれが超小型電子素子３０のうちの特定の１つに専用の、パッケージの２つ以上の端子２５を介してではなく、パッケージの共通の第１の端子２５ａを介して、多数の超小型電子素子３０に共通の信号をルーティングするように構成することができる。このようにして、そこに超小型電子パッケージ１０を接続することができる回路パネル（例えば図５Ｅに示す回路パネル６０）上のコンタクトの数を低減することを可能にすることができる。さらに、コンタクト、金属化ビア、及び回路パネル上の超小型電子パッケージ１０の下にあるルーティング層の数を低減することを可能にすることができ、それによって回路パネルの設計を単純化することができ、その製造の複雑性及びコストを低減することができる。
【００８６】
図５Ａに示すように、超小型電子パッケージ１０の第１の端子２５ａは、基板２０の第２の表面２２の中央領域２３における１つ又は複数のグリッド１５の場所に配列した第１の端子の１つ又は複数の組内に配置することができる。１つのグリッド１５の各場所に配列した第１の端子２５ａのそれぞれの組は、第１の端子の１つ又は複数の列１６を含むことができる。図５Ａに示すように、グリッド１５の場所の全ては、第１の端子２５ａのうちの対応するものによって占有することができる。代替的に（図示せず）、グリッド１５の１つ又は複数の列１６の場所のうちの少なくとも１つは、第１の端子２５ａによって占有されない場合がある。例えば、第１の端子２５ａによって占有されていないそのような場所は、第２の端子２５ｂによって占有することもできるし、そのような場所は、いかなる端子によっても占有しないこともできる。図５Ａに示すように、超小型電子パッケージ１０は、第１の端子２５ａの２つの平行な列１６を含むことができる。そのような列１６は、開口部２６の軸２９に平行に向けることができる。
【００８７】
超小型電子パッケージ１０の第２の端子２５ｂは、基板２０の第２の表面２２の周辺領域２８における１つ又は複数のグリッド１７の場所に配列した第２の端子の１つ又は複数の組内に配置することができる。１つのグリッド１７の場所に配列した第２の端子２５ｂのそれぞれの組は、第２の端子の１つ又は複数の列１８を含むことができる。図５Ａに示すように、グリッド１７の場所の全ては、第２の端子２５ｂのうちの対応するものによって占有することができる。代替的に（図示せず）、グリッド１７の場所のうちの少なくとも１つは、第２の端子２５ｂによって占有されない場合がある。図５Ａに示すように、超小型電子パッケージ１０のそれぞれのグリッド１７は、第２の端子２５ｂの２つの平行な列１８を含むことができる。そのような列１８は、図５Ａに示すように開口部２６の軸２９に平行に向けることもできるし、他の例においては、列１８は他の向きにすることもできる（例えば図４Ａに示すように）。
【００８８】
一実施形態において、アドレス信号以外の信号を運ぶように構成された第２の端子２５ｂのうちの少なくともいくつかは、第１の端子２５ａも含むグリッド１５内の場所に配列することができる。一例において、コマンド信号、アドレス信号、及びクロック信号以外の信号を運ぶように構成された第２の端子２５ｂのうちの少なくともいくつかは、第１の端子２５ａも含むグリッド１５内の場所に配列することができる。
【００８９】
第１の端子２５ａ及び第２の端子２５ｂを、隣接した列１６又は１８内で軸２９の方向において同じ相対的な場所に示すが、そのような端子は、実際には軸２９の方向においていくらかオフセットされた場所に配置することができる。例えば、図５Ａには示していないが、第１の端子２５ａ及び第２の端子２５ｂのうちの少なくとも１つを、端子の隣接する列同士の間に配置することができる。他の例において、グリッド１５、１７のうちの１つ又は複数は、そのような列の端子２５の大部分を貫いて列の軸が延在する、すなわちそれに対して中央に置いた、端子の列を含むことができる。しかしそのような列において、端子のうちの１つ又は複数は、列の軸に対して中央に置かれていない場合がある。この場合、このような１つ又は複数の端子は、たとえそのような端子が列の軸に対して中央に置かれていなくとも、特定の列の一部とみなされる。なぜなら、これらの端子は、任意の他の列の軸よりもその特定の列の軸に近いからである。列の軸は、列の軸に対して中央に置かれていないこれらの１つ又は複数の端子を貫いて延在することができ、又は、場合によっては、中央に置かれていない端子は列の軸から更に遠く、列の軸が列のこれらの中央に置かれていない端子を貫いて通りさえしない場合があるようになっていることもできる。グリッドにおけるそれぞれの列の列の軸に関して中央におかれていない端子が１つの列の中に、又は２つ以上の列の中にさえ、１つ、数個、又は多数存在することができる。さらに、端子２５のグリッド１５、１７が、輪状、多角形、又は更には端子が散乱して分布したもの等、列以外のグループ分けをした端子の配列を含むことも可能である。
【００９０】
他の実施形態において、以下に図６Ａ〜図９Ｈを参照して示し説明するように、超小型電子パッケージ１０が含む列１６及び列１８は、他の量及び構成とすることができる。例えば、本明細書において説明する実施形態のうちのいくつかにおいて、第１の端子は４つ以下の列又は２つ以下の列に配列することができる。各図には端子を１列及び２列有するグリッドを示すが、本明細書において説明する実施形態のうちのいかなるものにおけるグリッドも、端子の列を任意の数有することができる。
【００９１】
コンタクト３５と端子２５との間の電気的接続は、リードのうちの少なくとも一部が開口部２６のうちの少なくとも１つと位置合わせされるオプションのリード、例えばワイヤボンド４０、又はその他の可能な構造を含むことができる。例えば、図５Ｂにおいてわかるように、電気的接続のうちの少なくともいくつかは、基板の開口部２６の縁部を越えて延在しコンタクト３５と基板の導電性素子２４とに接合されるワイヤボンド４０を含むことができる。一実施形態において、電気的接続のうちの少なくともいくつかは、リードのボンドを含むことができる。そのような接続は、基板２０の第１の表面２１及び第２の表面２２のうちのどちらか又は両方に沿って延在する、導電性素子２４と端子２５の間のリードを含むことができる。特定の例において、そのようなリードはそれぞれの超小型電子素子３０のコンタクト３５と第１の端子２５ａとの間で電気的に接続することができ、それぞれのリードは開口部２６のうちの少なくとも１つと位置合わせされる部分を有する。
【００９２】
パッケージの第１の端子２５ａを通過する少なくともいくつかの信号は、超小型電子素子３０のうちの少なくとも２つに共通とすることができる。これらの信号は、基板２０上又は基板２０内を基板の第１及び第２の表面２１、２２に平行な方向に延在する導電性トレース等の接続を介して、端子２５から超小型電子素子３０の対応するコンタクト３５までルーティングすることができる。例えば、基板２０の第２の表面２２の中央領域２３に配置された第１の端子２５ａは、導電性トレース、導電性素子２４、例えばボンドパッド、及び導電性素子２４とコンタクト３５とに接合されるワイヤボンド４０を介して、それぞれの超小型電子素子３０の導電性コンタクト３５と電気的に接続することができる。
【００９３】
図５Ａ及び図５Ｂに示すように、超小型電子パッケージ１０は、互いに対してスタックした第１の超小型電子素子３０ａ及び第２の超小型電子素子３０ｂを含む２つの超小型電子素子３０を含むことができる。図５Ａ及び図５Ｂに示す実施形態において、第１の超小型電子素子３０ａの前面３１は、基板２０の第１の表面２１と向かい合うことができ、第２の超小型電子素子３０ｂの前面３１と第１の超小型電子素子３０ａの背面３３とは互いに面することができる。第２の超小型電子素子３０ｂの前面３１のうちの少なくとも一部は、第１の超小型電子素子３０ａの背面３３の少なくとも一部の上に重なることができる。第２の超小型電子素子３０ｂの前面３１の中央領域３７のうちの少なくとも一部は、第１の超小型電子素子３０ａの側縁部３２ｂを越えて突出することができる。したがって、第２の超小型電子素子３０ｂのコンタクト３５は、第１の超小型電子素子３０ａの側縁部３２ｂを越えて突出する位置に配置することができる。
【００９４】
第２の超小型電子素子３０ｂの前面３１と基板２０の第１の表面２１の一部との間に、スペーサ１４を配置することができる。そのようなスペーサ１４は例えば、二酸化ケイ素等の誘電材料、シリコン等の半導体材料、又は接着剤の１つ又は複数の層から作製することができる。スペーサ１４が接着剤を含む場合には、接着剤は第２の超小型電子素子３０ｂを基板２０に接続することができる。一実施形態において、スペーサ１４は、基板２０の第１の表面２１に略垂直な垂直方向Ｖに、第１の超小型電子素子３０ａの前面３１と背面３３との間の厚さＴ２と略同じ厚さＴ１を有することができる。
【００９５】
特定の実施形態において、スペーサ１４は、バッファリング機能を果たすように構成されたチップを含む１つ又は複数の超小型電子素子に置き換えることができ、そのような超小型電子素子は、基板２０の第１の表面２１に面する表面を有する。一例において、そのようなバッファリングチップは、基板２０の第１の表面２１において露出したコンタクトに接合したフリップチップとすることができる。そのようなバッファ素子のそれぞれは、特にパッケージの第１の端子で受け取られる上述のコマンドアドレスバス信号用のパッケージの端子と、パッケージ内の超小型電子素子のうちの１つ又は複数との間の信号分離を行うのに用いることができる。一例において、そのようなバッファリングチップすなわちバッファ素子は、端子２５のうちの少なくともいくつかと、超小型電子パッケージ１０内の超小型電子素子３０のうちの１つ又は複数とに電気的に接続することができ、バッファチップは、超小型電子パッケージの端子のうちの１つ又は複数で受け取られる少なくとも１つの信号を再生するように構成される。通常、１つ又は複数のバッファ素子が第１の端子で受け取られるか又は第２の端子で受け取られる信号を再生し、再生した信号をパッケージ内の超小型電子素子に転送する。
【００９６】
特定の例において、そのようなバッファリングチップは、アドレス情報、又は一例において、超小型電子素子３０ａ及び３０ｂのうちの１つ又は複数に転送されるコマンド信号、アドレス信号、及びクロック信号を、バッファするように構成することができる。上述のように信号を再生することに代えて、又はそれに加えて、特定の例において、そのような更なる超小型電子素子は、第１の端子等そのような端子で受け取られるアドレス情報又はコマンド情報のうちの少なくとも１つを部分的に又は完全に復号化するように構成することができる。次に、復号化チップはそのような部分的な又は完全な復号化の結果を出力して、超小型電子素子３０ａ及び３０ｂのうちの１つ又は複数に転送することができる。
【００９７】
特定の実施形態において、上述のバッファリングチップ及び／又は復号化チップの代わりに、又はそれに加えて、１つ又は複数の減結合コンデンサをスペーサ１４が占有する空間のうちの少なくとも一部に配置することができ、そのような減結合コンデンサは、超小型電子パッケージ１０内の内部電源及び／又は接地バスに電気的に接続することができる。
【００９８】
第１の超小型電子素子３０ａと基板２０の間、第１の超小型電子素子３０ａと第２の超小型電子素子３０ｂの間、第２の超小型電子素子３０ｂとスペーサ１４の間、及びスペーサ１４と基板２０の間に、１つ又は複数の接着層１３を配置することができる。そのような接着層１３は、超小型電子パッケージ１０の上述の構成要素を互いに接合する接着剤を含むことができる。特定の実施形態において、１つ又は複数の接着層１３は、基板２０の第１の表面２１と第１の超小型電子素子３０ａの前面３１の間に延在することができる。一実施形態において、１つ又は複数の接着層１３は、第２の超小型電子素子３０ｂの前面３１のうちの少なくとも一部を、第１の超小型電子素子３０ａの背面３３のうちの少なくとも一部に接着することができる。
【００９９】
一例において、それぞれの接着層１３は、部分的に又は完全にダイ取付け接着剤から作製することができ、シリコーンエラストマー等の低弾性係数材料からなることができる。一実施形態において、ダイ取付け接着剤はコンプライアントとすることができる。別の例において、この２つの超小型電子素子３０が同じ材料で形成された従来の半導体チップである場合には、温度変化に応答して超小型電子素子が同じように膨張収縮する傾向があるので、それぞれの接着層１３は、高弾性係数の接着剤又ははんだの薄い層から完全に又は部分的に作製することができる。用いる材料に関係なく、接着層１３のそれぞれは内部に単一の層又は複数の層を含むことができる。スペーサ１４が接着剤から作製される特定の実施形態において、スペーサ１４と第２の超小型電子素子３０ｂとの間及びスペーサ１４と基板２０との間に配置される接着層１３は省くことができる。
【０１００】
超小型電子パッケージ１０はまた、各超小型電子素子３０の背面３３をオプションで覆うことも、部分的に覆うことも、むき出しのままにすることもできる、封止材料５０を含むことができる。例えば図５Ｂに示す超小型電子パッケージ１０において、封止材料は各超小型電子素子３０の背面３３上に流し込むこと、ステンシル印刷すること、スクリーン印刷することも、ディスペンサーで供給することもできる。別の例において、封止材料５０は、オーバモールドによって超小型電子素子３０上に形成されるモールド成形材料（compound）とすることができる。
【０１０１】
超小型電子パッケージ１０は、ワイヤボンド４０と基板２０の導電性素子２４とをオプションで覆うことができる封止材料（図示せず）を更に含むことができる。そのような封止材料はまた、オプションで開口部２６内へと延在することができ、超小型電子素子３０のコンタクト３５を覆うことができる。
【０１０２】
特定の実施形態において、超小型電子パッケージ１０は、別のそのような超小型電子パッケージ及び後述する回路パネル６０等の回路パネルとともに組み立てられるように構成されて、超小型電子パッケージのそれぞれが回路パネルの互いに反対側の表面に取り付けられるようにすることができる。
【０１０３】
次に図５Ｅを参照して、超小型電子アセンブリ５は、共通の回路パネル６０に搭載することができる２つ以上の超小型電子パッケージ１０、例えば第１の超小型電子パッケージ１０ａ及び第２の超小型電子パッケージ１０ｂを含むことができる。回路パネル６０は、互いに反対側の第１の表面６１及び第２の表面６２と、第１の表面及び第２の表面のそれぞれにおいて露出した複数の導電性の第１のパネルコンタクト６５ａ及び第２のパネルコンタクト６５ｂ（総称してパネルコンタクト６５）とを有することができる。超小型電子パッケージ１０はパネルコンタクト６５に、例えば端子２５とパネルコンタクトとの間で延在することができる接合ユニット１１によって搭載することができる。図５Ｅに示すように、第１の超小型電子パッケージ１０ａの基板２０の第２の表面２２と第２の超小型電子パッケージ１０ｂの基板の第２の表面とは、互いの少なくとも９０％の上に重なることができる。特定の例において、回路パネル６０は、ＣＴＥが３０ｐｐｍ／℃よりも小さい素子を含むことができる。一実施形態において、そのような素子は本質的に半導体、ガラス、セラミックス、又は液晶ポリマー材料からなることができる。
【０１０４】
第１の超小型電子パッケージ１０ａの第１の端子２５ａは、回路パネル６０を介して第２の超小型電子パッケージ１０ｂの第１の端子に電気的に接続することができる。第１の超小型電子パッケージ１０ａの第１の端子２５ａは、第１のグリッド１５ａの各場所に配列することができ、第２の超小型電子パッケージ１０ｂの第１の端子２５ｂは、第２のグリッド１５ｂの各場所に配列することができる。図５Ａに示すように、第１の超小型電子パッケージ１０ａの第１のグリッド１５ａの第１の端子２５ａは、自らが接続された第２の超小型電子パッケージ１０ｂの第２のグリッド１５ｂの対応する第１の端子２５ｂの１ボールピッチ内で位置合わせすることができる。
【０１０５】
本明細書において、特定の数のボールピッチ内での位置合わせとは、基板の第１の表面に垂直な水平方向に関してその特定の数のボールピッチ内で位置合わせされているということを意味する。例示的実施形態において、第１のパッケージ１０ａ及び第２のパッケージ１０ｂそれぞれのグリッド１５ａ、１５ｂの電気的に接続された端子のそれぞれの対は、回路パネル６０の第１の表面６１に平行かつ互いに直交するｘ、ｙ方向に互いの１ボールピッチ内で位置合わせすることができる。
【０１０６】
一実施形態において、第１の超小型電子パッケージ１０ａ及び第２の超小型電子パッケージ１０ｂそれぞれのグリッド１５ａ、１５ｂは、機能的及び機械的に一致し、グリッド１５ａ、１５ｂのそれぞれが、同じ機能を有する超小型電子パッケージ１０ａ又は１０ｂそれぞれの基板２０の第２の表面２２で第１の端子２５ａの同じパターンを有することができるようにすることができる。ただし、それぞれの超小型電子パッケージ１０の長さ、幅、及び高さの特定の寸法は他方の超小型電子パッケージと異なることができる。機能的及び機械的に一致したグリッド１５ａ、１５ｂを有するそのような実施形態において、それぞれの超小型電子パッケージ１０の第１の端子２５ａは、第１の超小型電子パッケージ１０ａのグリッドの機能上の上端１９（図５Ａにおいて見える）が第２の超小型電子パッケージ１０ｂのグリッドの機能上の上端１９の上に重なることができるような向きにすることができる。
【０１０７】
特定の例（図示せず）において、第１の超小型電子パッケージ及び第２の超小型電子パッケージ１０のうちの少なくとも１つの基板２０の第２の表面２２に沿った第１の端子２５ａの空間的分布は、電気的に接続される対応するパネルコンタクト６５の空間的分布とは異なって、第１の端子２５ａのうちの少なくとも１つが、電気的に接続される対応するパネルコンタクト６５の上に直接重ならないようにすることができる。
【０１０８】
図５Ｅ及び本明細書における他の超小型電子アセンブリの横断面図に示すように、わかりやすくするために、各図からは第２の端子を省いている。例えば図５Ｅにおいて、第２の端子は図示していないが、第２の端子はそれぞれの超小型電子パッケージ１０の第２の表面２２の周辺領域２８内に存在することができる。それぞれの超小型電子パッケージ１０の第２の端子は、例えば第２の端子とパネルコンタクトとの間に延在することができる接合ユニット１１等の接合ユニットによって、パネルコンタクト６５のうちの対応するものに搭載することができる。
【０１０９】
図５Ｅに示すように、超小型電子アセンブリ５の回路パネル６０は、コマンド信号、アドレス信号、バンクアドレス信号、及びクロック信号の全てをルーティングする、１つ又は複数のルーティング層６６、例えばその上の導電性トレースを含むことができる。図５Ｅに示すように、回路パネル６０を貫いて延在する金属化ビア６７がルーティング層６６の導電性構造６８（例えば、トレース）によってパネルコンタクト６５に結合することができる。特定の例において、回路パネル６０の第１の表面６１及び第２の表面６２でそれぞれ露出した、電気的に結合した第１のパネルコンタクト６５ａ及び第２のパネルコンタクト６５ｂの対を接続する導電性素子の全部合わせた合計の長さ（例えば、ビア６７及び導電性構造６８）は、パネルコンタクト６５の最小ピッチの７倍未満とすることができる。
【０１１０】
一例において、それぞれ２つの平行な列１６に配列した第１の端子２５ａを有するグリッド１５を有する超小型電子パッケージを有する超小型電子アセンブリの実施形態において、回路パネル６０は、コマンド信号、アドレス信号、バンクアドレス信号、及びクロック信号の全てをルーティングするのに必要な２つ以下のルーティング層６６を含むことができる。しかし回路パネル６０は、第１の端子２５ａによって運ばれる特定の信号以外の信号のルーティング用に３つ以上ルーティング層を含むことができる。
【０１１１】
図５Ｅに示す実施形態において、第１のパネルコンタクト６５ａは、第１の超小型電子パッケージ１０ａの第１の端子２５ａに接合することができ、回路パネル６０の第１の表面６１において露出した、直線状に延在する第１の列及び第２の列に配列することができ、第２のパネルコンタクト６５ｂは、第２の超小型電子パッケージ１０ｂの第１の端子２５ａに接合することができ、回路パネル６０の第２の表面６２において露出した、直線状に延在する第１の列及び第２の列に配列することができる。「Ａ」とラベルがついた接合ユニット１１に接合して示す第１のパネルコンタクト６５ａの第１の列は、回路パネルの厚さ方向に第２のパネルコンタクト６５ｂの第２の列と位置合わせすることができ、第１のパネルコンタクト６５ａの第２の列は、回路パネルの厚さ方向にこれもまた「Ａ」とラベルがついた接合ユニットに接合して示す第２のパネルコンタクト６５ｂの第１の列と位置合わせすることができる。
【０１１２】
「Ａ」とラベルがついた第１の表面６１での第１のパネルコンタクト６５ａのそれぞれは、「Ａ」とラベルがついた第２の表面６２での対応する第２のパネルコンタクト６５ｂに電気的に結合して、それぞれの表面６１、６２の第１の列のそれぞれのパネルコンタクト６５が、反対側の表面の第１の列の対応するパネルコンタクトに結合するようになっていることができる。図５Ｅにおいて、パネルコンタクト６５のうちの対応するパネルコンタクト間の電気的接続の概略図を、点線６９ａ及び６９ｂによって示す。また、それぞれの表面６１、６２での第２の列のそれぞれのパネルコンタクト６５は、反対側の表面の第２の列の対応するパネルコンタクトに結合することができる。
【０１１３】
超小型電子アセンブリ５において、第１の超小型電子パッケージ１０ａのそれぞれの第１の端子２５ａは、回路パネル６０を貫いて、同じ機能を有する第２の超小型電子パッケージ１０ｂの対応する第１の端子に、比較的短いスタブ長で電気的に結合することができる。本明細書において、「スタブ長」とは、回路パネルの第１の表面での超小型電子パッケージ１０の端子２５と、回路パネルの第２の対向する表面での超小型電子パッケージの対応する端子の間の、最短の電気的接続の合計の長さを意味する。一例において、第１の超小型電子パッケージ１０ａと第２の超小型電子パッケージ１０ｂとの間の電気的接続のスタブ長は、それぞれの超小型電子パッケージの第１の端子２５ａの最小ピッチの７倍以下にすることができる。
【０１１４】
図５Ｆは、回路パネル６０’を貫いて延在する金属化ビア６７’が第１の超小型電子素子１０ａ及び第２の超小型電子素子１０ｂそれぞれの第１の端子２５ａと共通の垂直な平面内に配列する、図５Ｅに対して上述した実施形態の変形形態を示す。ビア６７’と第１の端子２５ａとは共通の垂直な平面内にあるが、第１の超小型電子パッケージ１０ａ及び第２の超小型電子パッケージ１０ｂのそれぞれにおける対応する第１の端子２５ａを、互いから水平方向にオフセットさせて、回路パネルの水平及び垂直に延在する導電性構造（例えば、トレース及び金属化ビア）が対応する第１の端子に電気的に接続することができるようにすることができる。図５Ｅと同様に、図５Ｆにおけるパネルコンタクト６５のうちの対応するパネルコンタクト間の電気的接続の概略図を、点線６９ａ及び６９ｂによって示す。
【０１１５】
超小型電子アセンブリ５の特定の実施形態において、図５Ｇに示すように、コマンド−アドレスバス信号は、複数の超小型電子パッケージ１０ａ、１０ｂが接続された回路パネル６０等の回路パネル上の接続位置間で少なくとも１つの方向Ｄ１にルーティングして、コマンド−アドレスバス１３７の信号がそれぞれの接続位置Ｉ、ＩＩ、又はＩＩＩにおいて互いにわずかに異なる時間にパッケージ１０ａ、１０ｂのそれぞれの対に達するようにすることができる。図５Ｇにおいてわかるように、この少なくとも１つの方向Ｄ１は、少なくとも１つの超小型電子素子３０上の複数のコンタクト３５の少なくとも１つの列３６が延在する方向Ｄ２を横切るか又はその方向に直交することができる。そのようにして、回路パネル６０上の（すなわち上の又は内の）コマンド−アドレスバス１３７の信号導体は、場合によっては、回路パネル６０に接続された又は接続されるパッケージ１０ａ又は１０ｂ内の超小型電子素子３０上のコンタクト３５のうちの少なくとも１つの列３６に平行な方向Ｄ２に、互いから間隔を置いて配置することができる。
【０１１６】
そのような構成は、特にそれぞれの超小型電子パッケージ１０ａ、１０ｂの第１の端子２５ａがそのような方向Ｄ２に延在する１つ又は複数の列に配列される場合には、コマンド−アドレスバス信号をルーティングするのに用いる回路パネル６０上の１つ又は複数のルーティング層の信号導体のルーティングを簡単にするのに役立つことができる。例えば、比較的少数の第１の端子がそれぞれのパッケージ上の同じ垂直レイアウト場所に配置される場合には、回路パネル上のコマンド−アドレスバス信号のルーティングを簡単にすることを可能にすることができる。したがって、図５Ａに示す例において、アドレス信号Ａ３及びＡ１を受け取るように構成された第１の端子等、それぞれのパッケージ上の同じ垂直レイアウト場所には、第１の端子２５ａが２つのみ配置される。
【０１１７】
例示的実施形態において、超小型電子アセンブリ５は、ソリッドステートドライブコントローラ等のロジック機能を主として行うように構成された半導体チップを含むことができる超小型電子素子３０’を有することができ、超小型電子パッケージ１０ａ及び１０ｂにおける超小型電子素子３０のうちの１つ又は複数は、それぞれ不揮発性フラッシュメモリ等のメモリ記憶素子を含むことができる。超小型電子素子３０’は、システム１３００（図１３）等のシステムの中央処理ユニットを超小型電子素子３０に含まれるメモリ記憶素子への及びそこからのデータ転送の監視から解放するように構成された、専用プロセッサを含むことができる。ソリッドステートドライブコントローラを含むそのような超小型電子素子３０’は、システム１３００等のシステムのマザーボード（例えば、図１３に示す回路パネル１３０２）上のデータバスへの及びそこからの直接メモリアクセスを行うことができる。特定の実施形態において、超小型電子素子３０’は、バッファリング機能を果たすように構成することができる。例えば超小型電子素子３０’は、超小型電子パッケージ１０ａ及び１０ｂのそれぞれに転送するよう上述のコマンド−アドレスバス信号を再生するように構成することができる。そのような超小型電子素子３０’は、超小型電子アセンブリ５の外部の構成要素に関して超小型電子素子３０のそれぞれについてインピーダンス分離を行うのに役立つように構成することができる。
【０１１８】
コントローラ機能及び／又はバッファリング機能を含む超小型電子素子３０’を有する超小型電子アセンブリ５のそのような実施形態において、コマンド−アドレスバス信号はそれぞれの接続位置Ｉ、ＩＩ、又はＩＩＩにおいて超小型電子素子３０’とパッケージ１０ａ、１０ｂのそれぞれの対との間でルーティングすることができる。図５Ｇに示す特定の例において、接続位置Ｉ、ＩＩ、又はＩＩＩを通り越して延在するコマンド−アドレスバス１３７の一部は、方向Ｄ２又は方向Ｄ１を横切る別の方向に延在して超小型電子素子３０’の各コンタクトに達することができる。一実施形態において、コマンド−アドレスバス１３７は、方向Ｄ１に延在して超小型電子素子３０’の各コンタクトに達することができる。
【０１１９】
図６Ａは、超小型電子パッケージ６１０の第１の端子６２５ａが単一の列６１６を有するグリッド６１５内に配列された、図５Ａに対して上述した実施形態の変形形態を示す。グリッド６１５を、超小型電子素子６３０の前面６３１の外側の境界を越えて延在して示すが、必ずしもそのようにする必要はない。そのような実施形態のあり得る利点は図６Ｂにおいてわかるが、図６Ｂは、共通の回路パネル６６０に搭載することができる２つ以上の超小型電子パッケージ６１０を含むことができる超小型電子アセンブリ６０５を示す。図６Ｂに示すように、第１の超小型電子パッケージ６１０ａ及び第２の超小型電子パッケージ６１０ｂのそれぞれにおける対応する第１の端子６２５ａは、共通の垂直な平面内に配列することができる。回路パネルの構造はまた、この構造を有する超小型電子アセンブリ６０５において簡単にすることができる。なぜなら、電気的に接続された第１の端子６２５ａのそれぞれの対間のルーティングは概ね垂直方向、すなわち回路パネルの厚さを貫く方向にすることができるからである。すなわち、回路パネルの互いに反対側の表面６６１、６６２に搭載された超小型電子パッケージ６１０の対応する第１の端子６２５ａのそれぞれの対を電気的に接続するのに必要なのが回路パネル６６０上のビア接続のみとすることができる。
【０１２０】
そのような実施形態において、第１の超小型電子パッケージ６１０ａ及び第２の超小型電子パッケージ６１０ｂのそれぞれにおける対応する第１の端子６２５ａは、互いから水平方向にオフセットさせないことができる（又は、例えば製造公差に起因する水平方向のオフセットを最小にすることができる）ので、回路パネル６６０を貫く第１の超小型電子パッケージ６１０ａ及び第２の超小型電子パッケージ６１０ｂの第１の端子６２５ａ間での、コマンド信号、アドレス信号、バンクアドレス信号、及びクロック信号を運ぶ電気的接続のうちの少なくともいくつかは、ほぼ回路パネルの厚さの電気長を有することができる。本明細書において、「固定電位の信号」は、電源信号及び接地（基準電位）信号を含む。
【０１２１】
さらに、超小型電子パッケージ６１０のそれぞれの対が接続される接続位置間の、回路パネルに沿ってコマンド−アドレスバス信号をルーティングするのに必要な回路パネル６６０上の配線のルーティング層の数を減らすことができる。具体的には、そのような信号を回路パネル６６０に沿ってルーティングするのに必要なルーティング層の数は、場合によっては、２つ以下のルーティング層まで減らすことができる。特定の例において、そのような信号を回路パネル６６０に沿ってルーティングするのに必要なルーティング層は、１つのみとすることができる。しかし、回路パネル６６０上及び内に、コマンド−アドレスバスの上述の信号を運ぶのに用いるルーティング層の数よりも多い数の、他の信号を運ぶのに用いるルーティング層が存在することができる。
【０１２２】
図７Ａは、超小型電子パッケージ７１０の第１の端子７２５ａが平行な第１のグリッド７１５ａ及び第２のグリッド７１５ｂ内のそれぞれの場所に配列された第１の端子の第１及び第２の組内に配置され、それぞれのグリッドが第１の端子の２つの隣接する列７１６を有する、図５Ａに対して上述した実施形態の変形形態を示す。この実施形態において、第１のグリッド７１５ａ内の場所に配列された第１の組における第１の端子７２５ａは、第２のグリッド７１５ｂ内の場所に配列された第２の組における第１の端子と同じ信号割り当てを全て運ぶように構成することができ、第１の組及び第２の組における第１の端子のうちの対応する端子の場所は、第１のグリッドと第２のグリッドとの間の第３の理論上の軸７２９ｃに関して鏡像をなすように示され、この第３の理論上の軸は開口部７２６ａ、７２６ｂの平行な第１の軸７２９ａ及び第２の軸７２９ｂと平行である。この実施形態において、第１のグリッド７１５ａ内の場所に配列された第１の端子の第１の組における特定の信号を運ぶように構成された、それぞれの第１の端子７２５ａは、第２のグリッド７１５ｂ内の場所に配列された第１の端子の第２の組における同じ信号を運ぶように構成された対応する第１の端子に対して、第３の理論上の軸７２９ｃの回りで対称とすることができる。言い換えれば、第１の組における第１の端子７２５ａの信号割り当ては、第２の組における対応する第１の端子の信号割り当てに対応しその鏡像である。
【０１２３】
第１の端子７２５ａの信号割り当てがその回りで対称である第３の理論上の軸７２９ｃは、基板７２０上のさまざまな場所に置くことができる。特定の実施形態において、特に、縁部７２７ａ、７２７ｂに平行な方向に第１の端子の列７１６が延在し第１のグリッド７１５ａ及び第２のグリッド７１５ｂが基板の対向する第１の縁部７２７ａ及び第２の縁部７２７ｂから等距離に置かれた、パッケージの中心軸の回りで対称な位置に配置されている場合には、第３の軸７２９ｃは、この中心軸とすることができる。
【０１２４】
代替的に、この対称軸は、縁部７２７ａ、７２７ｂから等距離の中心軸から水平方向（第３の軸７２９ｃに垂直な方向）にオフセットさせることができる。一例において、第３の軸７２９ｃは、第２の表面の対向する第１の縁部７２７ａ及び第２の対向する縁部７２７ｂから等距離に置かれた基板７２０の第２の表面７２２の中心線から、第１の端子７２５ａの１ボールピッチ内に置くことができる。
【０１２５】
特定の例において、第１のグリッド７１５ａの第１の端子７２５ａは、第１の超小型電子素子７３０ａと電気的に接続することができ、第２のグリッド７１５ｂの第１の端子は、第２の超小型電子素子７３０ｂと電気的に接続することができる。そのような場合、第１のグリッド７１５ａの第１の端子７２５ａはまた、第２の超小型電子素子７３０ｂと電気的に接続しないことができ、パッケージ７１０の第２のグリッド７１５ｂの第１の端子７２５ａはまた、第１の超小型電子素子７３０ａと電気的に接続しないことができる。更に別の例において、第１のグリッド７１５ａ及び第２のグリッド７１５ｂのそれぞれの第１の端子７２５ａは、第１の超小型電子素子７３０ａ及び第２の超小型電子素子７３０ｂのそれぞれと電気的に接続することができる。
【０１２６】
第２のグリッド７１５ｂにおける信号割り当てが第１のグリッド７１５ａにおけるそれらの鏡像である状態で信号ＣＫ（クロック）を運ぶように割り当てられた第１のグリッドの第１の端子７２５ａは、信号ＣＫを運ぶように割り当てられた第２のグリッドの対応する第１の端子と同じ、グリッド内での相対的垂直場所（第３の軸７２９ｃに沿った方向）にある。しかし、第１のグリッド７１５ａは２つの列７１６を含み、信号ＣＫを運ぶように割り当てられた第１のグリッドの端子は、第１のグリッドの２つの列のうちの左側の列にあるので、配列が鏡像であるためには、信号ＣＫを運ぶように割り当てられた第２のグリッド７１５ｂの対応する端子は、第２のグリッドの２つの列のうちの右側の列になければならない。
【０１２７】
それに従った別の例において、第１の端子の第１のグリッド７１５ａ及び第２のグリッド７１５ｂのそれぞれの「Ａ３」として示す、アドレス情報を運ぶように割り当てられた端子（図７Ａに示す）は、超小型電子パッケージ７１０内の１つ又は複数の超小型電子素子の対応する「Ａ３」と名前のついた素子コンタクト（図７Ｂに示す）を指定するということが明白である。したがって、そこを通って情報が同じ名前、例えば「Ａ３」を有する素子コンタクトに転送される、第１の端子の第１の組及び第２の組のそれぞれにおける超小型電子パッケージ７１０の外部のそのような対応する第１の端子７２５ａは、たとえ第１の組及び第２の組における対応する第１の端子の名前が異なっていようとも、鏡像の信号割り当てを有すると考えられる。したがって、一例において、第１の端子の第１の組及び第２の組のそれぞれにおいて、鏡像の信号割り当て、例えば、「Ａ３」と指定された信号割り当てを有する第１の端子７２５ａのそれぞれの組に割り当てられた信号が、超小型電子素子上の「Ａ３」という名前を有する素子コンタクトに入力される情報を運ぶ端子を特定することが可能である。ただし、第１の組及び第２の組のそれぞれにおける対応する端子の名前は、例えば第１の組においてＡ３Ｌ（Ａ３左）という名前を与え、第２の組においてＡ３Ｒ（Ａ３右）と言う名前を与えることができる等、互いに異なることができる。
【０１２８】
さらに、図７Ａにおいて「Ａ３」で示す第１の端子の対応する対において超小型電子パッケージ７１０に提供されるアドレス情報は、場合によっては、超小型電子構造の外部の場所でのドライバ回路の同一の出力から生じることができる。その結果、信号「Ａ３」を運ぶように割り当てられた（すなわち、上述のように、その上の情報を超小型電子素子の「Ａ３」と名前のついた素子コンタクトに転送するための）第１のグリッド７１５ａの第１の端子７２５ａは、信号「Ａ３」を運ぶように割り当てられた第２のグリッド７１５ｂの対応する第１の端子７２５ａと同じ、グリッド内での相対的垂直場所（方向１４２）にある。
【０１２９】
この配列のもうひとつの結果は、信号ＷＥ（ライトイネーブル）を運ぶように割り当てられた端子もまた、第１のグリッド７１５ａ及び第２のグリッド７１５ｂのそれぞれにおいて同じ、グリッド内での相対的垂直場所にあるということである。しかし、第１のグリッド７１５ａにおいて、ＷＥを運ぶように割り当てられた端子は、第１のグリッドの２つの列７１６のうちの右側の列にあり、配列が鏡像であるためには、信号ＷＥを運ぶように割り当てられた第２のグリッド７１５ｂの対応する端子は、第２のグリッドの２つの列のうちの左側の列になければならない。図７Ａにおいてわかるように、第１のグリッド７１５ａ及び第２のグリッド７１５ｂのそれぞれにおけるそれぞれの第１の端子７２５ａについて、少なくとも、上述のコマンド−アドレスバス信号を運ぶように割り当てられたそれぞれの第１の端子について、同じ関係が当てはまる。
【０１３０】
図７Ａに示すように、第２の端子７２５ｂは、平行な第１のグリッド７１７ａ及び第２のグリッド７１７ｂ内に存在することができ、そのような第１のグリッド及び第２のグリッドにおける第２の端子７２５ｂのうちの対応する端子の場所は、第３の軸７２９ｃの回りで鏡像をなすことができる。特定の例（図示せず）において、第２の端子７２５ｂのうちのいくつか又は全ては、第１の端子７２５ａが配列される基板７２０上の同じグリッド７１５ａ、７１５ｂ内に配列することができる。第２の端子７２５ｂのうちのいくつか又は全ては、第１の端子７２５ａのうちのいくつか又は全てと同じ列に配置することも異なる列に配置することもできる。場合によっては、第２の端子７２５ｂと同じグリッド又は列内に１つ又は複数の第１の端子７２５ａを点在させることができる。
【０１３１】
図６Ａの実施形態と同様に、図７Ａの実施形態の潜在的利点が図７Ｂにおいてわかる。図７Ｂは、共通の回路パネル７６０に搭載することができる２つ以上の超小型電子パッケージ７１０を含むことができる超小型電子アセンブリ７０５を示す。図７Ｂに示すように、第１の超小型電子パッケージ７１０ａ及び第２の超小型電子パッケージ７１０ｂのそれぞれにおける対応する第１の端子７２５ａは、共通の垂直な平面内に配列することができ、それによって、回路パネル７６０を貫く第１の超小型電子パッケージ７１０ａ及び第２の超小型電子パッケージ７１０ｂの第１の端子７２５ａ間でのコマンド信号、アドレス信号、バンクアドレス信号、及びクロック信号を運ぶ電気的接続のうちの少なくともいくつかが、ほぼ回路パネルの厚さの電気長を有することができる。
【０１３２】
図８Ａは、超小型電子パッケージ８１０が３つの超小型電子素子８３０を含む、図７Ａに対して上述した実施形態の変形形態を示す。この実施形態において、超小型電子パッケージ８１０は、それぞれ基板８２０の第１の表面８２１に平行な単一の平面内に配列された前面８３１を有する第１の超小型電子素子８３０ａ及び第２の超小型電子素子８３０ｂと、第１の超小型電子素子及び第２の超小型電子素子のそれぞれの背面８３３上に少なくとも部分的に重なる前面８３１を有する第３の超小型電子素子８３０ｃとを含む。一例において、３つの超小型電子素子８３０を有するそのような超小型電子パッケージにおいて、第３の超小型電子素子８３０ｃはＮＡＮＤフラッシュ素子とすることができる。
【０１３３】
基板８２０は、第３の開口部の長さ方向に延在する第３の軸８２９ｃを有する第３の開口部８２６ｃを有することができ、第３の軸は、第１の開口部８２６ａ及び第２の開口部８２６ｂそれぞれの第１の軸８２９ａ及び第２の軸８２９ｂと平行である。第３の超小型電子素子８３０ｃは、開口部８２６のうちの少なくとも１つと位置合わせされる、その第１の表面８３１の複数のコンタクト８３５を有することができる。
【０１３４】
図７Ａに示す実施形態と同様に、超小型電子パッケージ８１０の第１の端子８２５ａは、平行な第１のグリッド８１５ａ及び第２のグリッド８１５ｂ内に配列され、それぞれのグリッドは第１の端子の２つの隣接する列８１６を有し、第１のグリッド及び第２のグリッドにおける端子８２５ａのうちの対応する端子の場所は、第１の軸８２９ａ及び第２の軸８２９ｂに平行な、第１のグリッドと第２のグリッドの間の第４の軸８２９ｄ（第３の軸８２９ｃと一致することができる）の回りで鏡像をなすように示される。
【０１３５】
この変形形態において、第２の端子８２５ｂのうちのいくつかは、第１の端子８２５ａのグリッド８１５に平行に向いたグリッド８１７内に置くことができ、第２の端子のうちのいくつかは、第１の端子８２５ａのグリッド８１５に垂直に向いたグリッド８１７ａ及び８１７ｂ内に置くことができる。
【０１３６】
超小型電子素子８３０ａ、８３０ｂ及び８３０ｃの一部の上に重なることができ、そこに電気的に接続することができる第２の端子８２５ｂのグリッド８１７、８１７ａ、８１７ｂは、任意の適切な配列に配置された端子を有することができ、グリッドのうちの１つにおける信号割り当てがグリッドのうちの別の１つの端子における信号割り当ての鏡像であるグリッド内にこれらの第２の端子を配置するという要件はない。図８Ａに示す特定の例において、２つのグリッド８１７の信号割り当ては第４の軸８２９ｄの回りで互いに対称であり、第４の軸はこれらのグリッド８１７間の方向に延在する。
【０１３７】
また、図８Ａに示すように、グリッド８１７ａにおける第２の端子８２５ｂの信号クラス割り当ては、第４の軸８２９ｄの回りで対称とすることができ、グリッド８１７ｂにおける第２の端子の信号クラス割り当ては、第４の軸の回りで対称とすることができる。本明細書において用いられるとき、２つの信号クラス割り当ては、それらの信号割り当てが同じ割り当てのクラスにある場合には、たとえそのクラス内での数値インデックスが異なっていようと、互いに関して対称とすることができる。例示的信号クラス割り当ては、データ信号、データストローブ信号、データストローブ補数信号、及びデータマスク信号を含むことができる。特定の例において、グリッド８１７ｂにおいて信号割り当てＤＱＳＨ＃及びＤＱＳＬ＃を有する第２の端子８２５ｂは、たとえそれらの第２の端子が異なる信号割り当てを有していようと、データストローブ補数である自らの信号クラス割り当てについて第４の軸８２９ｄの回りで対称である。
【０１３８】
図８Ａに更に示すように、例えばデータ信号ＤＱ０、ＤＱ１、...等についてのデータ信号の超小型電子パッケージ上のグリッド８１７ａ及び８１７ｂ内の第２の端子８２５ｂの空間的場所への割り当ては、第４の軸８２９ｄ等の垂直軸の回りでモジュロＸ対称性を有することができる。このモジュロＸ対称性は、１つ又は複数の対の第１のパッケージ及び第２のパッケージが互いに対向して回路パネルに搭載され、回路パネルはそれぞれの対向して搭載されるパッケージの対における第１のパッケージ及び第２のパッケージの対応する第２の端子の対に電気的に接続する、図５Ｅにおいて見られるアセンブリ５における信号完全性を保つのに役立つことができる。本明細書において用いられるとき、端子の信号割り当てが或る軸の回りで「モジュロＸ対称性」を有する場合には、同じインデックス番号の「モジュロＸ」を有する信号を運ぶ端子が、その軸の回りで対称である場所に配置される。したがって、図５Ｅ等におけるそのようなアセンブリ５において、モジュロＸ対称性によって回路パネルを介した電気的接続を行うことができ、第１のパッケージの端子ＤＱ０が回路パネルを介して同じインデックス番号のモジュロＸ（この場合Ｘは８）を有する第２のパッケージの端子ＤＱ８に電気的に接続することができ、それにより、回路パネルの厚さを本質的に真っ直ぐ貫く、すなわちそれに垂直な方向に接続を行うことができる。
【０１３９】
一例において、「Ｘ」は２ｎ（２のｎ乗）という数字とすることができる。ただしｎは２以上である。又は、Ｘは８×Ｎとすることができる。ただしＮは２以上である。したがって一例において、Ｘは１／２バイトにおけるビット数（４ビット）、１バイトにおけるビット数（８ビット）、複数バイトにおけるビット数（８×Ｎ、ただしＮは２以上）、ワードにおけるビット数（３２ビット）、又は複数ワードにおけるビット数と等しくすることができる。そのようにして、一例において、図８Ａに示すようにモジュロ８対称性がある場合には、データ信号ＤＱ０を運ぶように構成されたグリッド８１７ｂにおけるパッケージ端子ＤＱ０の信号割り当ては、第４の軸８２９ｄの回りで、データ信号ＤＱ８を運ぶように構成された別のパッケージ端子ＤＱ８の信号割り当てと対称である。さらに、グリッド８１７ａにおけるパッケージ端子ＤＱ１及びＤＱ９の信号割り当てについても同じことが当てはまる。図８Ａにおいて更にわかるように、グリッド８１７ｂにおけるパッケージ端子ＤＱ２及びＤＱ１０の信号割り当ては、第４の軸８２９ｄの回りでモジュロ８対称性を有し、グリッド８１７ａにおける端子ＤＱ３及びＤＱ１１についても同じことが当てはまる。本明細書において説明するもの等のモジュロ８対称性は、パッケージ端子ＤＱ０〜ＤＱ１５の信号割り当てのそれぞれに関してグリッド８１７ａ及び８１７ｂにおいて見られる。
【０１４０】
図示してはいないが、モジュロ数「Ｘ」は２ｎ（２のｎ乗）以外の数字とすることができ、２よりも大きい任意の数とすることができることに注意することが重要である。したがって、対称性が基づくモジュロ数Ｘは、パッケージがそのために組み立てられる又は構成されるデータサイズにおいて存在するビット数によって決まることができる。例えば、データサイズが８ビットの代わりに１０ビットである場合には、信号割り当てはモジュロ１０対称性を有することができる。データサイズが奇数ビットを有する場合には、モジュロ数Ｘはそのような数を有することができる場合さえあってよい。
【０１４１】
そのような実施形態の潜在的な利点は図８Ｂにおいてわかるが、図８Ｂは、共通の回路パネル８６０に搭載することができる２つ以上の超小型電子パッケージ８１０を含むことができる超小型電子アセンブリ８０５を示す。図８Ｂに示すように、第１の超小型電子パッケージ８１０ａ及び第２の超小型電子パッケージ８１０ｂのそれぞれにおける対応する第１の端子８２５ａは、共通の垂直な平面内に配列することができる。
【０１４２】
そのような実施形態において、第１の超小型電子パッケージ８１０ａ及び第２の超小型電子パッケージ８１０ｂのそれぞれにおける対応する第１の端子８２５ａは、互いから水平方向にオフセットさせないことができる（又は、例えば製造公差に起因する水平方向のオフセットを最小にすることができる）ので、回路パネル８６０を貫く第１の超小型電子パッケージ８１０ａ及び第２の超小型電子パッケージ８１０ｂの第１の端子８２５ａ間での、コマンド信号、アドレス信号、バンクアドレス信号、及びクロック信号を運ぶ電気的接続のうちの少なくともいくつかは、ほぼ回路パネルの厚さの電気長を有することができる。
【０１４３】
図９Ａは、超小型電子パッケージ９１０が４つの超小型電子素子９３０を含む、図８Ａに対して上述した実施形態の変形形態を示す。この実施形態において、超小型電子パッケージ９１０は、それぞれ基板９２０の第１の表面９２１に平行な単一の平面内に配列された前面９３１を有する第１の超小型電子素子９３０ａ及び第３の超小型電子素子９３０ｃと、それぞれ第１の超小型電子素子及び第３の超小型電子素子のうちの少なくとも１つの背面９３３上に少なくとも部分的に重なる前面９３１を有する第２の超小型電子素子９３０ｂ及び第４の超小型電子素子９３０ｄとを含む。
【０１４４】
基板９２０は、第４の開口部の長さ方向に延在する第４の軸９２９ｄを有する第４の開口部９２６ｄを有することができ、第４の軸は、第１の開口部９２６ａ、第２の開口部９２６ｂ、及び第３の開口部９２６ｃそれぞれの第１の軸９２９ａ、第２の軸９２９ｂ、及び第３の軸９２９ｃと平行である。第４の超小型電子素子９３０ｃは、開口部９２６のうちの少なくとも１つと位置合わせされる、その第１の表面９３１の複数のコンタクト９３５を有することができる。
【０１４５】
図８Ａに示す実施形態と同様に、超小型電子パッケージ９１０の第１の端子９２５ａは、平行な第１のグリッド９１５ａ及び第２のグリッド９１５ｂ内に配列され、それぞれのグリッドは第１の端子の２つの隣接する列９１６を有し、第１のグリッド及び第２のグリッドにおける端子９２５ａのうちの対応する端子の場所は、平行な第１の軸９２９ａ、第２の軸９２９ｂ、第３の軸９２９ｃ、及び第４の軸９２９ｄに平行な、第１のグリッドと第２のグリッドの間の第５の軸９２９ｅの回りで鏡像をなすように示される。
【０１４６】
４つの超小型電子素子９３０と、間にある軸９２９ｅの回りで互いに鏡像をなす、第１の端子９２５ａの２つのグリッド９１５とを有するこのような実施形態において、グリッドのそれぞれは、超小型電子素子のうちの少なくとも２つに電気的に接続することができる。 
【０１４７】
そのような実施形態の潜在的な利点は図９Ｂにおいてわかるが、図９Ｂは、共通の回路パネル９６０に搭載することができる２つ以上の超小型電子パッケージ９１０を含むことができる超小型電子アセンブリ９０５を示す。図９Ｂに示すように、第１の超小型電子パッケージ９１０ａ及び第２の超小型電子パッケージ９１０ｂのそれぞれにおける対応する第１の端子９２５ａは、共通の垂直な平面内に配列することができる。
【０１４８】
図９Ａ及び図９Ｂに示す実施形態の変形形態（図示せず）において、第４の超小型電子素子９３０ｄは第１の超小型電子素子９３０ａの上に部分的に重なることができるが、第３の超小型電子素子９３０ｃの上に重ならない場合がある。そのような変形形態において、図９Ｂに示すスペーサ９１４等の第２のスペーサを超小型電子パッケージ９１０に加えることができる。そのような第２のスペーサは、第３の超小型電子素子９３０ｃに隣接して、第４の超小型電子素子９３０ｄの前面９３１と基板９２０の第１の表面９２１との間に配置することができる。そのようなスペーサによって、 第２の超小型電子素子９３０ｂにいくらか機械的支持を提供することができる図９Ｂに示すスペーサ９１４と同様の方法で、第４の超小型電子素子９３０ｄに更なる機械的支持を提供することができる。この変形形態は、超小型電子素子の隣接して互いに一部重なる２つの対を含むことができ、これは、同じ基板の上に重なる、互いに隣接して配置された超小型電子素子の２つの対３０ａ、３０ｂ（図５Ｂ）の外観を有する。
【０１４９】
図９Ｃ〜図９Ｆは、図９Ａに示す超小型電子パッケージの実施形態の変形形態を示す。図９Ｃは、それぞれ単一の列９１６を有する２つの平行なグリッド９１５内に配列された第１の端子９２５ａを有する超小型電子パッケージ９０１を示す。
【０１５０】
図９Ｄは、それぞれ２つの列９１６を有する４つの平行なグリッド９１５内に配列された第１の端子９２５ａを有する超小型電子パッケージ９０２を示す。図９Ｄに示すように、２つの外側のグリッド９１５ａ及び９１５ｂは、平行な第１の軸９２９ａ、第２の軸９２９ｂ、第３の軸９２９ｃ、及び第４の軸９２９ｄに平行な、外側のグリッド間の第５の軸９２９ｅの回りで互いに鏡像をなすことができ、２つの内側のグリッド９１５ｃ及び９１５ｄは、第５の軸の回りで互いに鏡像をなすことができる。図９Ｄの変形形態（図示せず）において、それぞれの外側のグリッド９１５ａ及び９１５ｂはまた、内側のグリッド９１５ｃ及び９１５ｄのうちの隣接するものに対し鏡像をなすことができる。
【０１５１】
図９Ｅ〜図９Ｈは、開口部９２６のうちの少なくとも１つと位置合わせされる、その第１の表面９３１の複数のコンタクト９３５をそれぞれが有する、４つの超小型電子素子９３０を有する超小型電子パッケージ９０３、９０３’、９０４、及び９０４’を示すが、第１の開口部９２６ａ及び第３の開口部９２６ｃは第１の開口部及び第３の開口部の長さ方向に延在する共通の第１の軸９２９ａを有し、第２の開口部９２６ｂ及び第４の開口部９２６ｄは第２の開口部及び第４の開口部の長さ方向に延在する共通の第２の軸９２９ｂを有する。第１の軸９２９ａ及び第２の軸９２９ｂは互いに平行とすることができる。
【０１５２】
図９Ｅに示す超小型電子パッケージ９０３は、２つの平行な列９１６を有する単一のグリッド９１５内に配列された第１の端子９２５ａを有する。図９Ｆに示す超小型電子パッケージ９０３’は、間に延在する軸９２９ｅの回りで互いに鏡像をなす２つの平行なグリッド９１５内に配列された第１の端子９２５ａを有し、それぞれのグリッドは２つの平行な列９１６を有する。
【０１５３】
図９Ｇに示す超小型電子パッケージ９０４は、第１の中間軸９２９ｅ’に沿って配列された２つのグリッド９１５内に配列された第１の端子９２５ａを有し、それぞれのグリッドは２つの平行な列９１６を有する。第１の端子９２５ａの２つのグリッド９１５は、第２の中間軸９２９ｆの回りで互いに鏡像をなすことができ、第２の中間軸は第１の中間軸を横切る（すなわち交差する）。一実施形態において、第２の中間軸９２９ｆは第１の中間軸９２９ｅ’に直交することができる。第２の端子９２５ｂのグリッド９１７のそれぞれもまた、第１の中間軸９２９ｅ’及び／又は第２の中間軸９２９ｆの回りでグリッド９１７のうちの別のものに対して鏡像をなすことができるか、又は、それぞれのグリッド９１７は、グリッド９１７の対間に延在する任意の他の中間軸の回りで他のグリッド９１７のうちの１つ又は複数に対して鏡像をなすことができる。
【０１５４】
図９Ｈに示す超小型電子パッケージ９０４’は、それぞれ２つの平行な列９１６を有する４つの平行なグリッド９１５内に配列された第１の端子９２５ａを有し、それぞれのグリッド９１５は、隣接するグリッド９１５間で第１の軸９２９ａ及び第２の軸９２９ｂに平行な方向に延在する第１の中間軸９２９ｅの回りで、及び／又は、隣接するグリッド９１５間で第１の軸及び第２の軸を横切る方向に延在する第２の中間軸９２９ｆの回りで、少なくとも１つの更なるグリッド９１５に対し鏡像をなす。一実施形態において、第２の中間軸９２９ｆは、第１の軸９２９ａ及び第２の軸９２９ｂに直交することができる。第２の端子９２５ｂのグリッド９１７のそれぞれはまた、第１の中間軸９２９ｅ及び／又は第２の中間軸９２９ｆの回りでグリッド９１７のうちの別のものに対し鏡像をなすことができるか、又は、それぞれのグリッド９１７は、グリッド９１７の対間に延在する任意の他の中間軸の回りで他のグリッド９１７のうちの１つ又は複数に対し鏡像をなすことができる。
【０１５５】
図１０Ａ及び図１０Ｂは、それぞれ図５Ａ及び図７Ａに示す超小型電子パッケージの実施形態の変形形態を示す。図１０Ａに示す超小型電子パッケージ１０１０は、超小型電子パッケージ１０１０の超小型電子素子１０３０がそれぞれ基板１０２０の第１の表面１０２１に平行な単一の平面内に配列された前面１０３１を有するということを除き、図５Ａに示す超小型電子パッケージ１０と同じである。図１０Ｂに示す超小型電子パッケージ１０１０’は、超小型電子パッケージ１０１０’の超小型電子素子１０３０がそれぞれ基板１０２０の第１の表面１０２１に平行な単一の平面内に配列された前面１０３１を有するということを除き、図７Ａに示す超小型電子パッケージ７１０と同じである。
【０１５６】
図１１は、図８Ａに示す超小型電子パッケージの実施形態の変形形態を示す。図１１に示す超小型電子パッケージ１１１０は、超小型電子パッケージ１１１０の超小型電子素子１１３０がそれぞれ基板１１２０の第１の表面１１２１に平行な単一の平面内に配列された前面１１３１を有するということを除き、図８Ａに示す超小型電子パッケージ８１０と同じである。
【０１５７】
図１２Ａ及び図１２Ｂは、それぞれ図９Ｅ及び図９Ｆに示す超小型電子パッケージの実施形態の変形形態を示す。図１２Ａに示す超小型電子パッケージ１２１０は、超小型電子パッケージ１２１０の超小型電子素子１２３０がそれぞれ基板１２２０の第１の表面１２２１に平行な単一の平面内に配列された前面１２３１を有するということを除き、図９Ｅに示す超小型電子パッケージ９０３と同じである。図１２Ｂに示す超小型電子パッケージ１２１０’は、超小型電子パッケージ１２１０’の超小型電子素子１２３０がそれぞれ基板１２２０の第１の表面１２２１に平行な単一の平面内に配列された前面１２３１を有するということを除き、図９Ｆに示す超小型電子パッケージ９０３’と同じである。
【０１５８】
図１２Ｃ及び図１２Ｄは、それぞれ図９Ｇ及び図９Ｈに示す超小型電子パッケージの実施形態の変形形態を示す。図１２Ｃに示す超小型電子パッケージ１２０１は、超小型電子パッケージ１２０１の超小型電子素子１２３０がそれぞれ基板１２２０の第１の表面１２２１に平行な単一の平面内に配列された前面１２３１を有するということを除き、図９Ｇに示す超小型電子パッケージ９０４と同じである。図１２Ｄに示す超小型電子パッケージ１２０１’は、超小型電子パッケージ１２０１’の超小型電子素子１２３０がそれぞれ基板１２２０の第１の表面１２２１に平行な単一の平面内に配列された前面１２３１を有するということを除き、図９Ｈに示す超小型電子パッケージ９０４’と同じである。
【０１５９】
図５Ａ〜図１２Ｄを参照して上述した超小型電子パッケージ及び超小型電子アセンブリは、図１３に示すシステム１３００等、さまざまな電子システムの構造において利用することができる。例えば、本発明のさらなる実施形態によるシステム１３００は、他の電子構成要素１３０８及び１３１０とともに上述した超小型電子パッケージ及び／又は超小型電子アセンブリ等、複数のモジュール又は構成要素１３０６を含む。
【０１６０】
図示の例示的システム１３００において、システムは、フレキシブルプリント回路基板等の、回路パネル、マザーボード、又はライザーパネル１３０２を含むことができ、回路パネルは、モジュール又は構成要素１３０６を互いに相互接続する多数の導体１３０４を含むことができる。多数の導体１３０４のうち、１つのみを図１３に示す。そのような回路パネル１３０２は、システム１３００に含まれる超小型電子パッケージ及び／又は超小型電子アセンブリのそれぞれに又はそこから信号を伝達することができる。しかしこれは単に例示的なものであり、モジュール又は構成要素１３０６同士の間の電気的接続を行う任意の適切な構造も用いることができる。
【０１６１】
特定の実施形態では、システム１３００は、半導体チップ１３０８等のプロセッサも備えることができ、各モジュール又は構成要素１３０６は、クロックサイクルにおいてＮ個のデータビットを並列に転送するように構成することができ、プロセッサは、クロックサイクルにおいてＭ個のデータビットを並列に転送するように構成することができるようになっている。ＭはＮ以上である。
【０１６２】
一例では、システム１３００は、クロックサイクルにおいて３２個のデータビットを並列に転送するように構成されたプロセッサチップ１３０８を備えることができ、このシステムは、図５Ａを参照して説明したモジュール１０等の４つのモジュール１３０６も備えることができ、各モジュール１３０６は、クロックサイクルにおいて８つのデータビットを並列に転送するように構成されている（すなわち、各モジュール１３０６は、第１の超小型電子素子及び第２の超小型電子素子を備えることができ、これらの２つの超小型電子素子のそれぞれは、クロックサイクルにおいて４つのデータビットを並列に転送するように構成されている）。
【０１６３】
別の例では、システム１３００は、クロックサイクルにおいて６４個のデータビットを並列に転送するように構成されたプロセッサチップ１３０８を備えることができ、このシステムは、図９Ａを参照して説明した超小型電子パッケージ９１０等の４つのモジュール１３０６も備えることができ、各モジュール１３０６は、クロックサイクルにおいて１６個のデータビットを並列に転送するように構成されている（すなわち、各モジュール１３０６は４つの超小型電子素子を備えることができ、これらの４つの超小型電子素子のそれぞれは、クロックサイクルにおいて４つのデータビットを並列に転送するように構成されている）。
【０１６４】
図１３に示す例では、構成要素１３０８は半導体チップであり、構成要素１３１０はディスプレイスクリーンであるが、他の任意の構成要素をシステム１３００において用いることができる。もちろん、説明を明瞭にするために、図１３には２つの追加の構成要素１３０８及び１３１０しか示されていないが、システム１３００は、任意の数のそのような構成要素を備えることができる。
【０１６５】
モジュール又は構成要素１３０６並びに構成要素１３０８及び１３１０は、破線で概略的に示す共通のハウジング１３０１内に実装することができ、必要に応じて互いに電気的に相互接続して所望の回路を形成することができる。ハウジング１３０１は、例えば、携帯電話又は携帯情報端末において使用可能なタイプのポータブルハウジングとして示され、スクリーン１３１０は、このハウジングの表面において露出することができる。構造１３０６が撮像チップ等の光感知素子を備える実施形態では、光をこの構造体に送るレンズ１３１１又は他の光学デバイスも設けることができる。ここでも、図１３に示す単純化したシステムは単なる例示にすぎず、デスクトップコンピュータ、ルータ等の固定構造と一般に考えられるシステムを含む他のシステムを、上記で議論した構造体を用いて作製することができる。
【０１６６】
図５Ａ〜図１２Ｄを参照して上述した超小型電子パッケージ及び超小型電子アセンブリはまた、図１４に示すシステム１４００等の電子システムの構造においても利用することができる。例えば、本発明の更なる実施形態によるシステム１４００は、構成要素１３０６を複数の構成要素１４０６と取り替えたということを除き、図１３に示すシステム１３００と同じである。
【０１６７】
構成要素１４０６のそれぞれは、図５Ａ〜図１２Ｄを参照して上述した超小型電子パッケージ又は超小型電子アセンブリのうちの１つ又は複数とすることができ、又はそれを含むことができる。特定の例において、構成要素１４０６のうちの１つ又は複数は、図５Ａに示す超小型電子アセンブリ５の変形形態とすることができ、回路パネル６０は露出した縁部のコンタクトを含み、それぞれの超小型電子アセンブリ５の回路パネル６０は、ソケット１４０５に挿入するのに適切とすることができる。
【０１６８】
それぞれのソケット１４０５は、ソケットの片側又は両側に複数のコンタクト１４０７を含むことができ、それにより、それぞれのソケット１４０５が、超小型電子アセンブリ５の上述の変形形態等、対応する構成要素１４０６の対応する露出した縁部のコンタクトとかみ合うのに適切となることができる。図示の例示的システム１４００において、システムは、フレキシブルプリント回路基板等の第２の回路パネル１４０２又はマザーボードを含むことができ、第２の回路パネルは、構成要素１４０６を互いに相互接続する多数の導体１４０４を含むことができる。多数の導体１４０４のうち、１つのみを図１４に示す。
【０１６９】
特定の例において、システム１４００等のモジュールは複数の構成要素１４０６を含むことができ、それぞれの構成要素１４０６は超小型電子アセンブリ５の上述の変形形態である。それぞれの構成要素１４０６は、それぞれの構成要素１４０６に又はそこから信号を伝達するように、第２の回路パネル１４０２に搭載され電気的に接続することができる。システム１４００の具体的な例は単に例示的なものであり、構成要素１４０６間の電気的接続を行う任意の適切な構造も用いることができる。
【０１７０】
上記で説明した超小型電子パッケージのいずれか又は全てにおいて、超小型電子素子のうちの１つ又は複数の背面は、製造の完了後に超小型電子パッケージの外表面において少なくとも部分的に露出させることができる。したがって、図５Ａに関して上述した超小型電子パッケージ１０において、超小型電子素子の背面は、完成した超小型電子パッケージ１０内の封入材の外表面において部分的又は全面的に露出させることができる。
【０１７１】
上述した実施形態のいずれかにおいて、超小型電子パッケージ及び超小型電子アセンブリは、任意の適した熱伝導性材料から部分的又は全体的に作製されるヒートスプレッダを備えることができる。適した熱伝導性材料の例には、金属、グラファイト、熱伝導性接着剤、例えば、熱伝導性エポキシ樹脂、はんだ等、又はそのような材料の組み合わせが含まれるが、これらに限定されるものではない。一例では、ヒートスプレッダは、実質的に連続した金属シートとすることができる。
【０１７２】
図５Ｂに示す例において、超小型電子パッケージ１０は、なかでも熱接着剤、熱伝導性グリース、又ははんだ等の熱伝導性材料等を介して、超小型電子素子３０ａ及び３０ｂのうちの１つ又は複数の表面、例えば、第２の超小型電子素子３０ｂの背面３３に熱的に結合することができるヒートシンク又はヒートスプレッダ５５を含むことができる。特定の例（図示せず）において、ヒートスプレッダ５５はその１つ又は複数の表面に複数のフィンを含むことができる。
【０１７３】
一実施形態では、ヒートスプレッダは、超小型電子素子のうちの１つ又は複数に隣接して配置された金属層を備えることができる。この金属層は、超小型電子パッケージの背面において露出することができる。代替的に、ヒートスプレッダは、超小型電子素子のうちの１つ又は複数の、少なくとも背面をカバーするオーバモールド又は封入材を含むことができる。一例では、ヒートスプレッダは、図５Ａ及び図５Ｂに示す超小型電子素子３０ａ及び超小型電子素子３０ｂ等の超小型電子素子のうちの１つ又は複数の、前面及び背面のうちの少なくとも一方と熱連通することができる。いくつかの実施形態では、ヒートスプレッダは、超小型電子素子のうちの隣接するものの隣接する縁部間に延在することができる。ヒートスプレッダは、周囲環境への放熱を改善することができる。
【０１７４】
特定の実施形態では、金属製又は他の熱伝導性材料製の事前に形成されたヒートスプレッダを、熱伝導性接着剤又は熱伝導性グリース等の熱伝導性材料を用いて、超小型電子素子のうちの１つ又は複数の背面に取り付けるか又は配置することができる。接着剤が存在する場合、この接着剤は、例えば、コンプライアントに取り付けられた素子間の熱膨張差を吸収するように、ヒートスプレッダと、このヒートスプレッダが取り付けられた超小型電子素子との間の相対的な移動を可能にするコンプライアント材料とすることができる。ヒートスプレッダは、モノリシック構造とすることができる。代替的に、ヒートスプレッダは、互いに離間した複数のスプレッダ部を備えることができる。特定の実施形態では、ヒートスプレッダは、図５Ａ及び図５Ｂに示す超小型電子素子３０ａ及び超小型電子素子３０ｂ等の超小型電子素子のうちの１つ又は複数の背面の少なくとも一部分に直接接合されたはんだの層とすることができるか、又はこのはんだの層を含むことができる。
【０１７５】
本発明は特定の実施形態を参照しながら本明細書において説明されてきたが、これらの実施形態は本発明の原理及び応用形態を例示するにすぎないことは理解されたい。それゆえ、添付の特許請求の範囲によって規定されるような本発明の趣旨及び範囲から逸脱することなく、例示的な実施形態に数多くの変更を加えることができること、及び他の構成を考案することができることは理解されたい。
【０１７６】
様々な従属請求項及びそこに記載した特徴を、初期の請求項に提示したものとは異なる方法で組み合わせることができることが認識されるであろう。個々の実施形態に関して説明した特徴は、説明した実施形態の他のものと共有することができることも認識されるであろう。
【産業上の利用可能性】
【０１７７】
本発明は、超小型電子パッケージ及び超小型電子パッケージを製造する方法を含むが、これらに限定されるものではない幅広い産業上の利用可能性を享有する。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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【図５Ｇ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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【図９Ｅ】
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【図９Ｆ】
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【図９Ｇ】
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【図９Ｈ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１２Ｄ】
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【図１３】
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【図１４】
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