(57)【特許請求の範囲】
【請求項１】
１つのフィールド線と、熱支援型スイッチング磁気トンネル接合ベースの、互いに空間的に離間して隣接した少なくとも２つの磁気ランダムアクセスメモリセルとから構成されるメモリユニットであって、
各メモリセルは、１つの磁気記憶層と１つの磁気基準層との間に配置された１つの絶縁層を有する１つの磁気トンネル接合と、前記磁気トンネル接合部に電気接続された１つの選択トランジスタとを備える当該メモリユニットにおいて、
隣接した少なくとも２つの前記メモリセルの領域内の磁場分布をより均一にするように、及び隣接した少なくとも２つの前記メモリセルの前記磁気トンネル接合部の記憶層の磁化を同時に切り替えるように、前記１つのフィールド線は、隣接した少なくとも２つの前記メモリセルに重なる幅よりも広い幅を有し、
前記１つのフィールド線は、熱支援型スイッチング磁気トンネル接合ベースの、互いに空間的に離間して隣接した少なくとも２つの前記磁気ランダムアクセスメモリセルより高い上方に配置されていて、前記１つのフィールド線は、前記磁気ランダムアクセスメモリセルから互いに空間的に離間されている当該メモリユニット。
【請求項２】
各メモリセルは、前記メモリセルの前記磁気トンネル接合部に電気接続された１つのビット線をさらに有し、このビット線は、前記メモリセルの前記磁気トンネル接合部を加熱するために加熱電流を通電する請求項１に記載のメモリユニット。
【請求項３】
前記１つのフィールド線は、前記ビット線とほぼ平行に前記磁気トンネル接合部と前記ビット線より高い上方に配置されている請求項２に記載のメモリユニット。
【請求項４】
複数のメモリユニットから構成されるアレイを組み立てることによって形成された磁気メモリデバイスであって、各メモリユニットは、
１つのフィールド線と、熱支援型スイッチング磁気トンネル接合ベースの、互いに空間的に離間して隣接した少なくとも２つの磁気ランダムアクセスメモリセルとから構成され、
各メモリセルは、１つの磁気記憶層と１つの磁気基準層との間に配置された１つの絶縁層を有する１つの磁気トンネル接合と、前記磁気トンネル接合部に電気接続された１つの選択トランジスタとを備える当該磁気メモリデバイスにおいて、
隣接した少なくとも２つの前記メモリセルの領域内の磁場分布をより均一にするように、及び隣接した少なくとも２つの前記メモリセルの前記磁気トンネル接合部の記憶層の磁化を同時に切り替えるように、前記１つのフィールド線は、隣接した少なくとも２つの前記メモリセルに重なる幅よりも広い幅を有し、
前記１つのフィールド線は、熱支援型スイッチング磁気トンネル接合ベースの、互いに空間的に離間して隣接した少なくとも２つの前記磁気ランダムアクセスメモリセルより高い上方に配置されていて、前記１つのフィールド線は、前記磁気ランダムアクセスメモリセルから互いに空間的に離間されている当該磁気メモリデバイス。
【請求項５】
前記メモリセルの隣接した２つ以上の磁気トンネル接合部が、前記フィールド線によって同時に磁場印加され得る請求項４に記載の磁気メモリデバイス。
【請求項６】
前記磁気メモリデバイスは、複数のサブアレイから構成され、各サブアレイが、複数の前記メモリユニットから形成され且つ１つ又は複数のフィールド線を有する請求項４に記載の磁気メモリデバイス。
【請求項７】
１つのフィールド線と、熱支援型スイッチング磁気トンネル接合ベースの、互いに空間的に離間して隣接した少なくとも２つの磁気ランダムアクセスメモリセルとから構成される、請求項１〜３のいずれか１項に記載のメモリユニット又は請求項４〜６のいずれか１項に記載の磁気メモリデバイスで使用されるメモリユニットに書き込むための方法であって、
各メモリセルは、１つの磁気記憶層と１つの磁気基準層との間に配置された１つの絶縁層を有する１つの磁気トンネル接合と、前記磁気トンネル接合部に電気接続された１つの選択トランジスタとを備え、
前記１つのフィールド線は、熱支援型スイッチング磁気トンネル接合ベースの、互いに空間的に離間して隣接した少なくとも２つの前記磁気ランダムアクセスメモリセルより高い上方に配置されていて、前記１つのフィールド線は、前記磁気ランダムアクセスメモリセルから互いに空間的に離間されている当該方法において、
当該方法は、前記メモリセルの前記磁気トンネル接合部を高温しきい値に加熱し、前記磁気トンネル接合部の前記記憶層の磁化を切り替え、前記磁気トンネル接合部を低温しきい値に冷却することから成り、強磁性の前記記憶層の前記磁化が、この低温しきい値で当該書き込まれた状態で保持され、
当該切り替えは、隣接した少なくとも２つの前記メモリセルに重なる幅よりも広い幅を有する前記フィールド線にフィールド電流を通電することによって生成された磁場によって隣接した少なくとも２つの前記メモリセルに対して同時に実行される当該方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気ランダムアクセスメモリ（ＭＲＡＭ）に関し、より詳細には、磁気トンネル接合（ＭＴＪ）ベースのメモリセルに関する。
【背景技術】
【０００２】
熱支援型スイッチング磁気トンネル接合（ＴＡＳ−ＭＴＪ）ベースの磁気ランダムアクセスメモリ（ＭＲＡＭ）セルが、特許文献１および特許文献２に記載されており、単線（ＳＬ）ＴＡＳ−ＭＴＪベースのＭＲＡＭセルが、２００９年４月６日出願の「ＳＹＳＴＥＭ  ＡＮＤ  ＭＥＴＨＯＤ  ＦＯＲ  ＷＲＩＴＩＮＧ  ＤＡＴＡ  ＴＯ  ＭＡＧＮＥＴＯＲＥＳＩＳＴＩＶＥ  ＲＡＮＤＯＭ  ＡＣＣＥＳＳ  ＭＥＭＯＲＹ  ＣＥＬＬＳ」という名称の、本願と同時係属中の特許文献４に記載されている。特許文献３は、本出願の出願人に譲渡されており、その開示全体をあらゆる面で参照により本明細書に援用する。これらの典型的な実装例は、１本のビット線または１本のワード線につき１本の専用の導体フィールド線（ｆｉｅｌｄ  ｌｉｎｅ）を使用する。
【０００３】
図１ａは、従来のＴＡＳ−ＭＴＪベースのＭＲＡＭセル１の実装例を示す。図１ａに示されるように、セル１は、一定の磁化を有する基準層２３と、しきい値温度で方向を調節することができる磁化を有する記憶層２１との間に配設された絶縁層２２から形成される磁気トンネル接合部２を備える。磁気トンネル接合部２は、選択ＣＭＯＳトランジスタ３と、紙面に平行に図示され、磁気トンネル接合部２に接続するビット線４との間に配置される。また、ビット線４と直交して、フィールド線５が磁気トンネル接合部２の下に配置される。この構成は、磁気トンネル接合部２の底部と選択トランジスタ３の間にストラップ７を含む。
【０００４】
ＴＡＳ−ＭＴＪベースのＭＲＡＭセル１への書き込みは、ビット線４を介して磁気トンネル接合部２を通過する加熱電流３１によって磁気トンネル接合部２を加熱することによって行われる。これは、トランジスタ３が導通モード（ＯＮ）にあるときに実現される。同時に（または短時間の遅延の後に）、磁気トンネル接合部２が適切な温度しきい値に達した後、フィールド線５を通してフィールド電流（ｆｉｅｌｄ  ｃｕｒｒｅｎｔ）５１が流され、磁場５２を発生し、記憶層２１の磁化を適切な方向に切り替えることによって磁気トンネル接合部２にアドレスすることができる。次いで、選択トランジスタ３を遮断モード（ＯＦＦ）に設定することによって、またはトランジスタのソースドレイン・バイアスを除去することによって加熱電流３１がオフに切り替えられる。フィールド電流５１は、磁気トンネル接合部２の冷却中に維持され、磁気トンネル接合部２が所定の温度に達したときにオフに切り替えられ、書き込まれた状態で記憶層の磁化が保持される。
【０００５】
図１ｂは、ＳＬ−ＴＡＳ−ＭＴＪベースのＭＲＡＭセル１０を示し、ここでは磁気トンネル接合部２が選択トランジスタ３とフィールド線５との間に配設されている。フィールド線５は、記憶層（図１ｂには図示せず）の側で磁気トンネル接合部２に電気的に接続されて図示されている。ＳＬ−ＴＡＳ−ＭＴＪベースのＭＲＡＭセル１０に個別にアドレスするために、トランジスタ３の開閉を制御するために制御電流線（図示せず）を使用することができる。ＳＬ−ＴＡＳ−ＭＴＪベースのＭＲＡＭセル１０のフィールド線５は、複数のＭＲＡＭ操作機能を実現することができる。第１に、フィールド線５は、加熱電流３１を流すことによってビット線の機能を実現することができる。また、フィールド線５は、磁気トンネル接合部２の記憶層の磁化を切り替えることができる磁場５２を発生するためにフィールド電流５１を流すことによってフィールド線の機能を実現することもできる。
【０００６】
図２ａは、２つの隣接するＴＡＳ−ＭＴＪベースのＭＲＡＭセル１を示し、図２ｂは、２つの隣接するＳＬ−ＴＡＳ−ＭＴＪベースのＭＲＡＭセル１０を示す。図２ａおよび図２ｂに示されるように、隣接するＴＡＳ−ＭＴＪベースのＭＲＡＭまたはＳＬ−ＴＡＳ−ＭＴＪベースのＭＲＡＭセルはそれぞれ別個のフィールド線５によってアドレスされる。
【０００７】
複数のＴＡＳ−ＭＴＪベースのＭＲＡＭセル１またはＳＬ−ＴＡＳ−ＭＴＪベースのＭＲＡＭセル１０を有するアレイを組み立てることによって、磁気メモリデバイス（図示せず）を形成することができる。セル１、１０のアレイは、デバイスパッケージ（図示せず）内に配設することができる。磁気メモリデバイスを形成するとき、ＴＡＳ−ＭＴＪベースのＭＲＡＭセル１の場合には、磁気トンネル接合部２を記憶層２１の側でビット線４に接続させ、反対側でフィールド線５に接続させることができる。ＳＬ−ＴＡＳ−ＭＴＪベースのＭＲＡＭセル１０の場合には、磁気トンネル接合部２は、記憶層２１の側でフィールド線５に接続される。ＴＡＳ−ＭＴＪベースのＭＲＡＭセル１の場合、フィールド線５がビット線４を対して垂直に配置されることが好ましい。
【０００８】
通常、磁気メモリデバイスは、フィールド電流５１の方向を制御するために、フィールド線５の各端部に配置された電流ドライバ（図示せず）を備える。電流ドライバは、トランジスタの構成に依存して２つ以上の制御トランジスタ（図示せず）を備える。フィールド線５に沿った全ての磁気トンネル接合部２の記憶層２１の磁化を切り替えることができる磁場５２を発生するためには、フィールド電流５１の強度を１０ｍＡ程度以上にしなければならない。したがって、大きなサイズの電流ドライバを使用しなければならず、メモリセルアレイの表面積が増加する。フィールド線５の厚さは、製造プロセス限界により、容易には増加させることができないので、フィールド線５の幅は、エレクトロマイグレーションによる金属フィールド線５の時間―故障限界によって制限される。さらに、高いシート抵抗を有する細いフィールド線５を使用するため、抵抗降下により、フィールド線５に沿って磁場５２の強度が低減することがあり、フィールド線５に沿って適切にアドレスされるメモリセル１、１０の数に限界がある。
【０００９】
フィールド線５に沿った抵抗降下効果を最小限に抑えるために、より少数のメモリセルをそれぞれ備えるサブアレイ（図示せず）に磁気メモリデバイスを分割することができる。しかし、この構成では、各サブアレイに関して適切なフィールド線５に電流をドライブするために、追加のフィールド線５ごとに追加のドライバトランジスタが必要となる。これにより、磁気メモリデバイスのサイズが大きくなり、回路の複雑さが増す。
【００１０】
特許文献４は、それぞれ磁気トンネル接合部を有してトランジスタに接続された２つのメモリセルを備えるメモリユニットを開示する。このメモリユニットは、２つのフィールド線をさらに備え、各フィールド線が、対応するただ１つのセルにアドレスするように幅を有して配置される。
【００１１】
特許文献５では、メモリアレイが、行列として提供された複数のメモリセルを備え、各メモリセルが、１つの磁気トンネル接合部と、トランジスタと、フィールド線とを有する。この構成では、例えばフィールド線に沿った連続するメモリユニットの１つおきのメモリセルが、同じフィールド線を共有する。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】米国特許第６，９５０，３３５号明細書
【特許文献２】米国特許出願公開第２００６／０２９１２７６号明細書
【特許文献３】米国特許出願第１２／４１８７４７号明細書
【特許文献４】米国特許出願公開第２００５／１９５６５８号明細書
【特許文献５】米国特許出願公開第２００２／０５７５９３号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１３】
本出願は、従来技術の少なくともいくつかの限界を克服するシステムおよび方法を開示する。一実施形態は、優れた書き込み選択性および信頼性を備える一方で、アレイの複雑さを増すことなく、メモリセルアレイサイズが小さい熱支援型スイッチング磁気トンネル接合ベースの磁気ランダムアクセスメモリセルアレイを備える。
【課題を解決するための手段】
【００１４】
この課題は、隣接した少なくとも２つの前記メモリセルの領域内の磁場分布をより均一にするように、及び隣接した少なくとも２つの前記メモリセルの前記磁気トンネル接合部の記憶層の磁化を同時に切り替えるように、前記１つのフィールド線が、隣接した少なくとも２つの前記メモリセルに重なる幅よりも広い幅を有し、前記１つのフィールド線が、熱支援型スイッチング磁気トンネル接合ベースの、互いに空間的に離間して隣接した少なくとも２つの前記磁気ランダムアクセスメモリセルより高い上方に配置されていて、前記１つのフィールド線が、前記磁気ランダムアクセスメモリセルから互いに空間的に離間されている当該メモリユニットによって解決される。
【００１５】
一実施形態では、前記１本のフィールド線が、前記セルの磁気トンネル接合部に電気的に接続されてもよく、さらに、前記１本のフィールド線が、前記セルの磁気トンネル接合部を加熱するための加熱電流を通す。
【００１６】
別の実施形態では、各セルが、前記セルの磁気トンネル接合部に電気的に接続されたビット線をさらに有してもよく、ビット線が、前記セルの磁気トンネル接合部を加熱するための加熱電流を通す。
【００１７】
さらに別の実施形態では、フィールド線が磁性クラッド層を有することがある。
【００１８】
さらに別の実施形態では、複数のメモリユニットを有するアレイを組み立てることによって磁気メモリデバイスを形成することができる。
【００１９】
また、本開示は、メモリユニットに書き込むための方法であって、
前記セルの磁気トンネル接合部を高温しきい値に加熱するステップと、
磁気トンネル接合部の記憶層の磁化を切り替えるステップと、
書き込まれた状態で強磁性記憶層の磁化が保持される低温しきい値まで、磁気トンネル接合部を冷却するステップと
を含み、前記切替えを、フィールド線を通してフィールド電流を流すことによって発生される磁場によって前記少なくとも２つの隣接するメモリセルに関して同時に行うことができる方法に関する。
【００２０】
一実施形態では、磁気トンネル接合部を加熱する前記ステップは、選択トランジスタが開モードにあるときに、接続するフィールド線を介して、または接続するビット線を介して磁気トンネル接合部を通して加熱電流を流すステップを含むことができる。開示するメモリユニットおよび磁気メモリデバイスはより小さい表面積を備える。より高密度のメモリユニットを備える磁気メモリデバイスを製造することができ、したがって金型製造コストが低減される。また、メモリユニットおよび／または磁気メモリデバイスの製造および構成の複雑さを増すことなく、より低い電力消費を実現することもできる。
【００２１】
好ましい実施形態は、例として与えられて図面に示される実施形態の説明によってより良く理解されよう。
【図面の簡単な説明】
【００２２】
【図１ａ】従来の熱支援型スイッチング磁気トンネル接合ベースの磁気ランダムアクセスメモリセルを示す図である。
【図１ｂ】別の従来の熱支援型スイッチング磁気トンネル接合ベースの磁気ランダムアクセスメモリセルを示す図である。
【図２ａ】図１ａの２つの隣接するメモリセルを示す図である。
【図２ｂ】図１ｂの２つの隣接するメモリセルを示す図である。
【図３ａ】一実施形態による、１本のフィールド線を備える２つの熱支援型スイッチング磁気トンネル接合ベースの磁気ランダムアクセスメモリセルを備えるメモリユニットを示す図である。
【図３ｂ】別の実施形態によるメモリユニットを示す図である。
【図４ａ】第１のフィールド線幅に関して、フィールド線によって発生される磁場を示すグラフである。
【図４ｂ】第２のフィールド線幅に関して、フィールド線によって発生される磁場を示すグラフである。
【図４ｃ】第３のフィールド線幅に関して、フィールド線によって発生される磁場を示すグラフである。
【図５ａ】さらに別の実施形態によるメモリユニットを示す図である。
【図５ｂ】さらに別の実施形態によるメモリユニットを示す図である。
【発明を実施するための形態】
【００２３】
図３ａは、一実施形態による２つの熱支援型スイッチング磁気トンネル接合（ＴＡＳ−ＭＴＪ）ベースの磁気ランダムアクセスメモリ（ＭＲＡＭ）セル１００を備えるメモリユニットを示す。各ＴＡＳ−ＭＴＪベースのＭＲＡＭセル１００が、磁気トンネル接合部２と、選択ＣＭＯＳトランジスタ３と、ストラップ７とを備える。選択トランジスタ３は、ストラップ７を介して磁気トンネル接合部２の底部に電気的に接続され、ワード線（図示せず）によって制御することができる。図３ａのメモリユニット構成では、２つの隣接するＭＴＪベースのＭＲＡＭセル１００の２つのストラップ７および選択トランジスタ３が鏡映に配設される。さらに、メモリユニットは、各磁気トンネル接合部２に電気的に接続されたビット線４（図３ａの紙面に平行に示される）を備える。ビット線４に実質的に直交するフィールド線５が、選択トランジスタ３の間で、２つの隣接する磁気トンネル接合部２の下に配置される。
【００２４】
図３ａには示されていないが、各磁気トンネル接合部２は、一定の磁化を有する基準層と、しきい値温度で方向を調節することができる磁化を有する記憶層との間に配設された絶縁層から形成される。あるいは、基準層が、記憶層の前記磁化に対して調節することができる磁化を有することができる。
【００２５】
書き込み操作中、フィールド線５は、２つの隣接する磁気トンネル接合部２に同時にアドレスすることができる。より詳細には、フィールド電流（図示せず）がフィールド線５に沿って流され、フィールド電流に従う方向に２つの隣接する磁気トンネル接合部２の記憶層磁化を切り替えることができる磁場（やはり図示せず）を発生する。
【００２６】
一実施形態では、書き込み操作は、選択トランジスタ３が閉モードまたは導通モードにあるときに第１のビット線４を介して磁気トンネル接合部２を通過する加熱電流（図示せず）によって複数の磁気トンネル接合部２を加熱することを含む。これらの磁気トンネル接合部２が、記憶層の磁化を調節できる高温しきい値に達すると、フィールド線５を通してフィールド電流（図示せず）が流されて、当該２つの隣接する磁気トンネル接合部２の記憶層の磁化を、同時にまたは短い時間遅延の後に切り替えることができる磁場（図示せず）を発生する。次いで、選択トランジスタ３を遮断モードにすることによって、またはトランジスタのソースドレイン・バイアスを除去することによって、加熱電流がオフに切り替えられる。フィールド電流は、磁気トンネル接合部２の冷却中に維持され、接合部２が低温しきい値に達したときにオフに切り替えられ、書き込まれた状態で記憶層の磁化が保持される。
【００２７】
別の実施形態では、書き込み操作が、順次に各磁気トンネル接合部２に関して行われる。これは例えば、フィールド線５にフィールド電流を流しながら、順次に各接合部２を高温しきい値に加熱し、各接合部２を低温しきい値に冷却することによって行うことができる。
【００２８】
読み取り操作中には、少なくとも一方または両方の選択トランジスタ３を閉モードまたは導通モードに設定することができ、ビット線４を介して磁気トンネル接合部２の少なくとも一方を通してセンス電流（図示せず）を流すことができる。それにより、磁気トンネル接合部２にわたる電圧を測定することができる。電圧測定は、それに対応する磁気トンネル接合部２の抵抗Ｒを生成する。磁場によって課される記憶層の磁化の向きが基準層の磁化方向に平行である場合、測定される接合抵抗Ｒは低い抵抗値を有する。逆に、記憶層の磁化方向が基準層の磁化方向に逆平行である場合、高い接合抵抗Ｒが測定されることがある。
【００２９】
図３ｂに示される別の実施形態では、ビット線４がフィールド線５と実質的に平行に配設される。図３ｂでは、２つのビット線が紙面に垂直に示され、各ビット線４が、２つのＴＡＳ−ＭＴＪベースのＭＲＡＭセル１００の磁気トンネル接合部２の一方に電気的に接続される。
【００３０】
図３ａおよび図３ｂのメモリユニット構成では、選択トランジスタ３が、例えばバイアを介してシリコン基板（図示せず）に接続され、２つのトランジスタ３を超えてフィード線５の幅が広がるのを防止する。したがって、フィールド線５は、２つの隣接するＴＡＳ−ＭＴＪベースのＭＲＡＭセル１００にのみ同時にアドレスすることができる。
【００３１】
図５ａに示されるさらなる別の実施形態では、メモリユニットの各ＴＡＳ−ＭＴＪベースのＭＲＡＭセル１００の磁気トンネル接合部２が積層幾何形状で配置され、選択トランジスタ３は、ストラップ７を使用せずに磁気トンネル接合部２の真下に接続される。さらに、図５ａの構成では、フィールド線５は、接合部２に電気的に接続されたビット線４に実質的に平行に、２つの隣接する磁気トンネル接合部２の上方に配設される。フィールド線５は、２つの隣接する磁気トンネル接合部２に同時にアドレスすることができる。より詳細には、フィールド電流がフィールド線５に沿って流されるとき、誘導される磁場が、２つの隣接する磁気トンネル接合部２の記憶層の磁化を切り替えることができる。フィールド線５は、図５ａに示されるように２つの隣接する接合部２に重なる必要はなく、より細くすることもできる。例えば、細いフィールド線５を、２つの隣接する磁気トンネル接合部２の間に配置することができる。
【００３２】
図５ｂに示される好ましい実施形態では、紙面に垂直に示されるフィールド線５が、２つの隣接する磁気トンネル接合部２の上に配置され、２つの接合部２に電気的に接続される。図５ｂの構成では、フィールド線５は、接合部を加熱するための加熱電流を通すための第１の機能と、磁気トンネル接合部２の記憶層の磁化を切り替えるためのフィールド電流を通すための第２の機能とを実現することができる。図５ａの構成と同様に、図５ｂの構成でのフィールド線５も、２つの隣接する接合部２に重なる必要はなく、フィールド電流がフィールド線５に流されるときに記憶層の磁化を切り替えられる限り、より細くすることができる。
【００３３】
図５ａおよび図５ｂのメモリユニット構成では、フィールド線５は磁気トンネル接合部２の上に配設され、フィールド線５の幅は、フィールド線５が２つ以上のＴＡＳ−ＭＴＪベースのＭＲＡＭセル１００に重なってそれらにアドレスすることができるように広くすることもできる。さらに、磁気トンネル接合部２の積層幾何形状により、メモリユニットの表面積を減少させることができるようになる。
【００３４】
任意の実施形態によるメモリユニットを複数備えるアレイを組み立てることによって、磁気メモリデバイス（図示せず）を形成することができる。メモリユニットのアレイは、デバイスパッケージ（図示せず）内に配設することができる。磁気メモリデバイスを形成するとき、フィールド線５によって、各メモリユニットの少なくとも２つの隣接する磁気トンネル接合部２にアドレスすることができる。各メモリユニットの磁気トンネル接合部２は、選択トランジスタ側でワード線に接続することができる。
【００３５】
一実施形態では、フィールド線５が複数のＴＡＳ−ＭＴＪベースのＭＲＡＭセル１００に重なり、フィールド線５によって３つ以上の隣接する磁気トンネル接合部２にアドレスすることができる。
【００３６】
別の実施形態では、フィールド線５によって磁気メモリデバイスの全ての磁気トンネル接合部２にアドレスすることができる。この構成では、フィールド線５は、例えば平面形状を有することができる。この構成により、磁気メモリデバイス全体に必要とされるドライバトランジスタが４つだけになるので、磁気メモリデバイスの表面積を減少させ、したがってその密度を高めることができるようになる。ドライバトランジスタの表面積がより小さいので、図５ａおよび図５ｂのメモリユニット構成により、磁気メモリデバイスの密度をさらに高めることができるようになる。
【００３７】
一実施形態では、磁気メモリデバイスは複数のサブアレイを備え、各サブアレイが、複数のメモリユニットから形成され、１本または複数本のフィールド線５を備える。フィールド線５が少なくとも２つの隣接する磁気トンネル接合部２に同時にアドレスする他の構成の磁気メモリデバイスも可能である。
【００３８】
磁気メモリデバイスは、フィールド線５を制御するドライバトランジスタ（図示せず）の表面積に部分的に依存する表面積を有する。典型的には、フィールド線５は、フィールド線５の両端部に配置された４つのドライバトランジスタによって制御される。このとき、ＳＴを１つのドライバトランジスタの表面積として、ドライバトランジスタの表面積ＳＤは、４＊ＳＴと近似することができる。従来のＴＡＳ−ＭＴＪベースのＭＲＡＭセル構成では、ｎＦＬを磁気メモリデバイスでのフィールド線５の数として、ドライバトランジスタの表面積は、４＊ＳＴ＊ｎＦＬに対応する。
【００３９】
しかし、図３ａ、図３ｂ、図５ａ、および図５ｂのメモリユニット構成を使用すると、各フィールド線５が２つの隣接するＴＡＳ−ＭＴＪベースのＭＲＡＭセル１００に共有され、磁気メモリデバイスが備えるフィールド線５の数は、図２ａのものなど従来のＴＡＳ−ＭＴＪベースのＭＲＡＭセル構成で使用されるフィールド線５の数の半分（ｎＦＬ／２）となる。
【００４０】
さらに、本明細書で開示する任意の実施形態によるメモリユニットを使用すると、フィールド線５の幅、および２つの隣接する磁気トンネル接合部２に対するフィールド線５の位置により、図２ａの従来の構成においてフィールド線５によって印加される分布とは異なるものとなる、磁気トンネル接合部２に印加される磁場強度の分布が生成可能である。実際、矩形の導体によって発生される磁場Ｈｘは、式１に記載するように表現することができる。
【数１】
0005947542.tif 000002
ａｒｃｔａｎ：アークタンジェント
式１で、γは、フィールド電流密度に比例する係数であり、ｘは、フィールド線５の中心からの変位であり、ｚは、フィールド線５の上での距離であり、ｗおよびｔは、それぞれフィールド線５の幅および厚さである。
【００４１】
図４ａ〜図４ｃのグラフに、それぞれｗ＝０．２４μｍ、ｗ＝０．４８μｍ、およびｗ＝０．９６μｍに対応する３つの異なるフィールド線幅ｗに関して、式１を用いて計算される変位ｘでの磁場の変化が示される。この例では、計算において、フィールド線の厚さｔ＝０．４６μｍ、およびフィールド線５の上面と接合部２の底面の間の距離ｚ＝０．２３μｍを仮定する。また、図４ａ〜図４ｃには、図３ａおよび図３ｂのメモリユニット構成による２つの隣接する接合部２およびフィールド線５が、それぞれグラフの上側にある２つの長方形およびグラフの下側にある長方形によって表される。
【００４２】
図４ａ〜図４ｃから見て取れるように、フィールド線５によって発生される磁場は、フィールド線の中心（ｘ＝０）で最大であり、ｘが増加または減少すると共に減少する。磁場分布は、距離ｘに沿って、より細いフィールド線５（ｗ＝０．２４μｍ（図４ａ））に関して最も不均一であり、フィールド線幅が広くなる（ｗ＝０．４８μｍ（図４ｂ）およびｗ＝０．９６μｍ（図４ｃ））につれてより均一になる。
【００４３】
本明細書で開示する任意の実施形態によるメモリユニットの構成では、磁気トンネル接合部２の中心でフィールド線５によって印加される磁場は、それぞれｘ＝ｘｊｃおよび−ｘｊｃで計算される値に対応する。対照的に、従来のＴＡＳ−ＭＴＪベースのＭＲＡＭセル構成では、フィールド線５は、接合部２の下に中心合わせされ、磁気トンネル接合部の中心で印加される磁場は、ｘ＝０で計算される値に対応する。フィールド線幅ｗ＝０．４８μｍが従来のＴＡＳ−ＭＴＪベースのＭＲＡＭセル構成でのフィールド線幅の約２倍である図４ｂの例では、磁気トンネル接合部２の中心で測定される磁場強度は、図４ａでのｘ＝０での磁場値と図４ｂでのｘ＝ｘｊｃまたは−ｘｊｃでの磁場値とを比較すると、推定されるものよりも約１５％低い。この例では、本明細書で開示する任意の実施形態によるメモリユニット構成において接合部２の中心で同じ磁場強度を得るのに必要なフィールド電流は、従来のＴＡＳ−ＭＴＪベースのＭＲＡＭセル構成で必要なフィールド電流よりも約１５％大きくしなければならない。その結果、フィールド電流の増加に比例してドライバトランジスタの表面積が増加することになる。
【００４４】
例えば、フィールド線５の幅が従来のＴＡＳ−ＭＴＪベースのＭＲＡＭセル構成でのフィールド線幅の２倍である図３ａおよび図３ｂのメモリユニット構成の場合には、ドライバトランジスタの表面積が、ＳＤ＝４＊ＳＴ＊１．１５＊ｎＦＬ／２に対応し、ここで値１．１５は、フィールド電流の増加によるドライバトランジスタ表面積ＳＴの１５％の増加を表す。したがって、このメモリユニット構成に基づくドライバトランジスタの表面積は、従来のＴＡＳ−ＭＴＪベースのＭＲＡＭセル構成に基づくメモリセルアレイの表面積の０．５７５倍と小さくなる。さらに、より大きなフィールド線５を使用すると、約１５％のフィールド電流の増加が必要となるが、エレクトロマイグレーション限界から遠ざけることができるようになり、それにより、メモリユニットでのＴＡＳ−ＭＴＪベースのＭＲＡＭセル１００の信頼性が改善される。また、より幅広のフィールド線５は、その線での抵抗降下がより小さいことを特徴とし、さらに、より長いフィールド線５を使用して、磁気メモリデバイスを分割する必要を最小限にし、より一層改良されたセル効率を生み出すことができる。
【００４５】
上の例示的な計算は、本明細書で開示する任意の実施形態によるメモリユニットの構成を使用して磁気メモリデバイスの表面積を減少させる方法を示す。表面積の減少は、同じフィールド線５を共有するＴＡＳ−ＭＴＪベースのＭＲＡＭセル１００の数に比例する。また、フィールド線５の幅にも依存する。
【００４６】
磁気メモリデバイスの表面積を減少させることに加えて、本明細書で開示する任意の実施形態によるメモリユニットの構成は、従来のＴＡＳ−ＭＴＪベースのＭＲＡＭセルに比べてドライバトランジスタの数が少ないのでメモリユニットの表面積が小さいため、磁気メモリデバイスの強度をさらに高めることができるようになる。さらに、フィールド線５は、セル１００のサイズおよび／または幾何形状に影響を及ぼさずに幅を広げることができる。フィールド線５を流れるフィールド電流が少なくとも２つの隣接する磁気トンネル接合部２の記憶層磁化を切り替えるために使用されるので、電力消費が低減される。また、本明細書で開示する任意の実施形態によるメモリユニットの構成は、より大きなサブアレイを使用すること、すなわち磁気メモリデバイスの分割を少なくすることができるようにする。これにより、より高密度の磁気メモリデバイスを提供できるようになり、また、エレクトロマイグレーション限界に対する余裕を改善できるようになる。
【００４７】
本開示は、様々な変形形態および代替形態を取ることができ、その特定の例を図面に例として示し、本明細書で詳細に説明した。しかし、本開示は、開示した特定の形態または方法に限定されず、逆に本開示は、全ての変形形態、均等形態、および代替形態を網羅するものであることを理解すべきである。
【００４８】
例えば、一実施形態では、フィールド線５は、磁性クラッド層（図示せず）によって取り囲まれた導電材料から形成される。フィールド線５の導電材料を通してフィールド電流が印加されるとき、フィールド電流によって発生される磁場が磁性クラッド層によって強化される。また、磁性クラッド層は、アドレスされる磁気トンネル接合部２を、他のフィールド線によって発生された存在し得る磁場から遮蔽することもでき、それにより、磁気トンネル接合部２に書き込まれている情報を保護する。
【符号の説明】
【００４９】
１  ＴＡＳ−ＭＴＪベースのＭＲＡＭセル
１０  ＳＬ−ＴＡＳ−ＭＴＪベースのＭＲＡＭセル
１００  メモリユニットのＭＴＪベースのＭＲＡＭセル
２  磁気トンネル接合部
２１  記憶層
２２  絶縁層
２３  基準層
３  選択トランジスタ
３１  加熱電流
４  ビット線
５  フィールド線
５１  フィールド電流
５２  磁場
７  ストラップ
Ｈｘ  磁場
ＳＤ  ドライバ表面積
ＳＴ  ドライバトランジスタ表面積
ｎＦＬ  メモリセルアレイ内のフィールド線の数
【図１ａ】
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【図１ｂ】
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【図２ａ】
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【図２ｂ】
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【図３ａ】
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【図３ｂ】
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【図４ａ】
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【図４ｂ】
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【図４ｃ】
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【図５ａ】
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【図５ｂ】
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