(57)【特許請求の範囲】
【請求項１】
第１の基板と、
前記第１の基板上方の第１の絶縁層と、
前記第１の絶縁層上方のトランジスタと、
前記トランジスタ上方の第２の絶縁層と、
前記第２の絶縁層上方の第１の導電層と、
前記第１の導電層上方の有機化合物を含む層と、
前記有機化合物を含む層上方の第２の導電層と、
前記第２の導電層上方の第２の基板と、
第１のシール材と、
第２のシール材と、を有し、
前記第１のシール材は、前記第１の絶縁層と前記第２の基板との間の領域を有し、
前記第２のシール材は、前記第１の絶縁層と前記第２の基板との間の領域を有し、
前記第２のシール材は、前記第１のシール材の外側に設けられている領域を有し、
前記第２の基板の側面は、前記第２のシール材と接する領域を有し、
前記第１の導電層は、前記トランジスタのソース又はドレインと電気的に接続されることを特徴とする表示装置。
【請求項２】
第１の基板と、
前記第１の基板上方の第１の絶縁層と、
前記第１の絶縁層上方のトランジスタと、
前記トランジスタ上方の第２の絶縁層と、
前記第２の絶縁層上方の第１の導電層と、
前記第１の導電層上方の有機化合物を含む層と、
前記有機化合物を含む層上方の第２の導電層と、
前記第２の導電層上方の第２の基板と、
第１のシール材と、
第２のシール材と、を有し、
前記第１のシール材は、前記第１の絶縁層と前記第２の基板との間の領域を有し、
前記第２のシール材は、前記第１の絶縁層と前記第２の基板との間の領域を有し、
前記第２のシール材は、前記第１のシール材の外側に設けられている領域を有し、
前記第２の基板の側面は、前記第２のシール材と接する領域を有し、
前記第２の絶縁層は、コンタクトホールを有し、
前記第１の導電層は、前記コンタクトホールを介して前記トランジスタのソース又はドレインと電気的に接続され、
前記コンタクトホールは、前記第１の導電層及び有機樹脂によって埋められていることを特徴とする表示装置。
【請求項３】
第１の基板と、
前記第１の基板上方の第１の絶縁層と、
前記第１の絶縁層上方のトランジスタと、
前記トランジスタ上方の第２の絶縁層と、
前記第２の絶縁層上方の第１の導電層と、
前記第１の導電層上方の有機化合物を含む層と、
前記有機化合物を含む層上方の第２の導電層と、
前記第２の導電層上方の第２の基板と、
第１のシール材と、
第２のシール材と、を有し、
前記第１のシール材は、前記第１の絶縁層と前記第２の基板との間の領域を有し、
前記第２のシール材は、前記第１の絶縁層と前記第２の基板との間の領域を有し、
前記第２のシール材は、前記第１のシール材の外側に設けられている領域を有し、
前記第２の基板の側面は、前記第２のシール材と接する領域を有し、
前記第２のシール材は、前記第１のシール材の側面と接する領域を有し、
前記第１の導電層は、前記トランジスタのソース又はドレインと電気的に接続されることを特徴とする表示装置。
【請求項４】
第１の基板と、
前記第１の基板上方の第１の絶縁層と、
前記第１の絶縁層上方のトランジスタと、
前記トランジスタ上方の第２の絶縁層と、
前記第２の絶縁層上方の第１の導電層と、
前記第１の導電層上方の有機化合物を含む層と、
前記有機化合物を含む層上方の第２の導電層と、
前記第２の導電層上方の第２の基板と、
第１のシール材と、
第２のシール材と、を有し、
前記第１のシール材は、前記第１の絶縁層と前記第２の基板との間の領域を有し、
前記第２のシール材は、前記第１の絶縁層と前記第２の基板との間の領域を有し、
前記第２のシール材は、前記第１のシール材の外側に設けられている領域を有し、
前記第２の基板の側面は、前記第２のシール材と接する領域を有し、
前記第２のシール材は、前記第１のシール材の側面と接する領域を有し、
前記第２の絶縁層は、コンタクトホールを有し、
前記第１の導電層は、前記コンタクトホールを介して前記トランジスタのソース又はドレインと電気的に接続され、
前記コンタクトホールは、前記第１の導電層及び有機樹脂によって埋められていることを特徴とする表示装置。
【請求項５】
請求項１乃至請求項４のいずれか一項に記載の表示装置と、バッテリー、操作スイッチ、またはアンテナと、を有する電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子装置および電子装置の駆動方法に関する。本発明は、特に、絶縁基板
上に作成される薄膜トランジスタ（ＴＦＴ）を有するアクティブマトリクス型電子装置お
よびアクティブマトリクス型電子装置の駆動方法に関する。アクティブマトリクス型電子
装置の中でも、特に、ＥＬ（Electro Luminescence）
素子を始めとする自発光素子を用いたアクティブマトリクス型電子装置およびアクティブ
マトリクス型電子装置の駆動方法に関する。
【０００２】
ＥＬ素子は、エレクトロルミネッセンス（Electro Luminescence：電場を加えることで発
生するルミネッセンス）が得られる有機化合物を含む層（以下、ＥＬ層と記す）と、陽極
と、陰極とを有する。有機化合物におけるルミネッセンスには、一重項励起状態から基底
状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）と
があるが、本発明はどちらの発光を用いた発光装置にも適用可能である。
【０００３】
なお、本明細書では、陽極と陰極の間に設けられた全ての層をＥＬ層と定義する。ＥＬ
層には具体的に、発光層、正孔注入層、電子注入層、正孔輸送層、電子輸送層等が含まれ
る。基本的にＥＬ素子は、陽極／発光層／陰極が順に積層された構造を有しており、この
構造に加えて、陽極／正孔注入層／発光層／陰極や、陽極／正孔注入層／発光層／電子輸
送層／陰極等の順に積層した構造を有していることもある。
【０００４】
また、本明細書中では、陽極、ＥＬ層、及び陰極で形成される素子をＥＬ素子と呼ぶ。
【背景技術】
【０００５】
近年、ＬＣＤ（液晶ディスプレイ）に替わるフラットディスプレイとして、ＥＬディス
プレイが注目を集めており、活発な研究が行われている。
【０００６】
ＬＣＤには、駆動方式として大きく分けて２つのタイプがあった。１つは、ＳＴＮ−Ｌ
ＣＤなどに用いられているパッシブマトリクス型であり、もう１つは、ＴＦＴ−ＬＣＤな
どに用いられているアクティブマトリクス型であった。ＥＬディスプレイにおいても、同
様に、大きく分けて２種類の駆動方式がある。１つはパッシブ型、もう１つがアクティブ
型である。
【０００７】
パッシブ型の場合は、ＥＬ素子の上部と下部とに、電極となる配線が配置されている。
そして、その配線に電圧を順に加えて、ＥＬ素子に電流を流すことによって点灯させてい
る。一方、アクティブ型の場合は、各画素にトランジスタを有し、各画素内で信号を保持
出来るようになっている。
【０００８】
アクティブ型ＥＬ表示装置の概略図を図２１（Ａ）に示す。基板２１５０上に、ソース
信号線駆動回路２１５１、ゲート信号線駆動回路２１５２、画素部２１５３が配置されて
いる。ゲート信号線駆動回路は、図２１（Ａ）では画素部の両側に配置されているが、片
側配置としても良い。表示装置を駆動する信号は、フレキシブルプリントサーキット（Fl
exible Print Circuit：ＦＰＣ）２１５４より、各駆動回路へと入力される。
【０００９】
図２１（Ｂ）は、画素部２１５３の一部を拡大したものであり、３×３画素を示してい
る。点線枠２１００で囲われた部分が１画素である。２１０１は、画素に信号を書き込む
時のスイッチング素子として機能するＴＦＴ（以下、スイッチング用ＴＦＴという）であ
る。図２１では、スイッチング用ＴＦＴはｎチャネル型になっているが、ｐチャネル型で
も構わない。２１０２はＥＬ素子２１０３に供給する電流を制御するための素子（電流制
御素子）として機能するＴＦＴ（以下、ＥＬ駆動用ＴＦＴという）である。ＥＬ駆動用Ｔ
ＦＴがｐチャネル型である場合、ＥＬ素子２１０３の陽極と電流供給線２１０７との間に
配置される。別の構成方法として、ｎチャネル型を用いたり、ＥＬ素子２１０３の陰極と
陰極配線との間に配置したりすることも可能である。しかし、トランジスタの動作として
ソース接地が良いこと、ＥＬ素子２１０３の製造上の制約などから、ＥＬ駆動用ＴＦＴに
はｐチャネル型を用い、ＥＬ素子２１０３の陽極と電流供給線２１０７の間にＥＬ駆動用
ＴＦＴを配置する方式が最善であり、多く採用されている。２１０４は、ソース信号線２
１０６から入力される信号（電圧）を保持するための保持容量である。図２１（Ｂ）での
保持容量２１０４の一方の端子は、電流供給線２１０７に接続されているが、専用の配線
を用いることもある。スイッチング用ＴＦＴ２１０１のゲート電極には、ゲート信号線２
１０５が、ソース領域には、ソース信号線２１０６が接続されている。また、ＥＬ駆動用
ＴＦＴ２１０２のソース領域とドレイン領域には、一方にＥＬ素子２１０３の陽極が、残
る一方に電流供給線２１０７が接続されている。
【００１０】
アクティブ型ＥＬディスプレイにおけるＥＬ素子の動作について述べる。図２２（Ａ）
に、ＥＬ素子を流れる電流とＥＬ素子の輝度の関係を示す。図２２（Ａ）から分かる通り
、ＥＬ素子の輝度は、ＥＬ素子に流れる電流にほぼ正比例して大きくなる。よって、以後
は、主にＥＬ素子に流れる電流について議論することにする。次に、図２２（Ｂ）、図２
２（Ｃ）にＥＬ素子の電圧−電流特性を示す。ＥＬ素子は、あるしきい値を越えた電圧が
印加されると、指数的に大きな電流が流れるようになる。別の見方をすると、ＥＬ素子を
流れる電流量が変化しても、ＥＬ素子に印加される電圧値はあまり変化しない。一方、Ｅ
Ｌ素子に印加される電圧値が少しでも変化すると、ＥＬ素子を流れる電流量は大きく変化
する。よって、ＥＬ素子に印加される電圧値を制御することにより、ＥＬ素子を流れる電
流量、つまり、ＥＬ素子の輝度を制御することは困難である。そこで、ＥＬ素子において
は、ＥＬ素子を流れる電流量を制御することによって輝度を制御している。
【００１１】
図２３を参照する。図２３（Ａ）は、図２１におけるＥＬ素子の画素部において、ＥＬ
駆動用ＴＦＴ２１０２およびＥＬ素子２１０３の構成部分のみを図示したものであり、電
流供給線２３０１、陰極配線２３０２、ＥＬ駆動用ＴＦＴ２３０４、およびそのゲート電
極２３０３、ＥＬ素子２３０５で表される。図２３（Ｂ）には、図２３（Ａ）の回路の動
作点を分析するための電圧電流特性を示す。
ここで、ＥＬ素子２３０５に印可されている電圧をＶEL、電流供給線２３０１の電位をＶ
DD、陰極配線２３０２の電位をＶGND（＝０［Ｖ］）、ＥＬ駆動用ＴＦＴ２３０４のソー
ス・ドレイン間電圧をＶDS、ＥＬ駆動用ＴＦＴ２３０４のゲート電極２３０３と電流供給
線２３０１との間の電圧、つまりＥＬ駆動用ＴＦＴ２３０４のゲート・ソース間電圧をＶ
GSとする。ここでは、説明を明確とするため、ＥＬ駆動用ＴＦＴ２３０４はｐチャネル型
を用いているものとし、ソース端子は電圧の高い方の端子、ドレイン端子は電圧の低い方
の端子とする。図２３（Ｂ）から分かるように、ＥＬ駆動用ＴＦＴ２３０４のゲート・ソ
ース間電圧の絶対値｜ＶGS｜が大きくなるにつれて、ＥＬ駆動用ＴＦＴ２３０４に流れる
電流値も大きくなる。
【００１２】
次に、ＥＬ回路の動作点について説明する。まず、図２３（Ａ）の回路において、ＥＬ
駆動用ＴＦＴ２３０４とＥＬ素子２３０５とは、直列に接続されている。よって、両素子
（ＥＬ駆動用ＴＦＴ２３０４とＥＬ素子２３０５）を流れる電流値は等しい。従って、図
２３（Ａ）の回路の動作点は、両素子の電圧電流特性グラフの交点になる（図２３（Ｂ）
）。図２３（Ｂ）において、ＶELは、ＶGNDから、動作点での電位までの間の電圧になる
。ＶDSは、ＶDDから、動作点での電位までの間の電圧になる。つまり、ＶDDからＶGNDま
での電圧は、ＶELとＶDSとの和に等しい。
【００１３】
ここで、ＶGSを変化させた場合について考える。ＥＬ駆動用ＴＦＴ２３０４はｐチャネ
ル型であるので、ＶGSがＥＬ駆動用ＴＦＴ２３０４のしきい値電圧Ｖthよりも小さくなる
と、導通状態となる。そして、ＶGSをさらに小さくすると、つまり、絶対値｜ＶGS｜をさ
らに大きくすると、ＥＬ駆動用ＴＦＴ２３０４を流れる電流値がさらに大きくなり、ＥＬ
素子２３０５を流れる電流値も当然大きくなる。ＥＬ素子２３０５の輝度は、ＥＬ素子２
３０５を流れる電流値に比例して高くなる。ただしその時、ＶELも大きくなる。
【００１４】
そこで、より詳細に動作を分析するため、まず、｜ＶGS｜が大きくなった場合の、ＥＬ
駆動用ＴＦＴ２３０４の動作領域について述べる。一般に、トランジスタの動作は、大き
く２つの領域に分けることが出来る。一つは、ソース・ドレイン間電圧が変わっても電流
値がほとんど変化しない、つまり、ゲート・ソース間電圧のみによって電流値が決まると
いう飽和領域（｜ＶDS｜＞｜ＶGS−Ｖth｜）
である。もう一つは、ソース・ドレイン間電圧とゲート・ソース間電圧とにより電流値が
決まるという線形領域（｜ＶDS｜＜｜ＶGS−Ｖth｜）である。以上を踏まえた上で、ＥＬ
駆動用ＴＦＴ２３０４の動作領域について考えてみる。まず、電流値が低い場合、つまり
｜ＶGS｜が小さい場合、図２３（Ｂ）に示すように、ＥＬ駆動用ＴＦＴ２３０４は飽和領
域で動作している。それから、｜ＶGS｜を大きくしていくと、電流値も大きくなっていく
。同時に、ＶELも徐々に大きくなっていく。従って、この時、ＶELが大きくなった分だけ
、ＶDSが小さくなっていく。しかしながら、この場合、ＥＬ駆動用ＴＦＴ２３０４は飽和
領域で動作しているため、ＶDSが変化しても、電流値はほとんど変化しない。つまり、Ｅ
Ｌ駆動用ＴＦＴ２３０４が飽和領域で動作している場合、ＥＬ素子２３０５を流れる電流
量は、｜ＶGS｜だけで決まる。
【００１５】
さらに｜ＶGS｜を大きくしていくと、ＥＬ駆動用ＴＦＴ２３０４は線形領域で動作する
ようになる。そして、ＶELも徐々に大きくなっていく。よって、ＶELが大きくなった分だ
け、ＶDSが小さくなっていく。線形領域では、ＶDSが小さくなると電流量も小さくなる。
そのため、|ＶGS|を大きくしていっても、電流値は増加しにくくなってくる。そして仮に
、｜ＶGS｜＝∞になった時を考えてみると、電流値＝ＩMAXとなる。つまり、｜ＶGS｜を
いくら大きくしても、ＩMAX以上の電流は流れない。ここで、ＩMAXは、ＶELが（ＶDD−Ｖ
GND）の時（ここでは、ＶGND＝０[Ｖ]であるから、ＶEL＝ＶDD）に、ＥＬ素子２３０５を
流れる電流値である。
【００１６】
以上の動作分析のまとめとして、｜ＶGS｜を変化させた場合の、ＥＬ素子を流れる電流
値のグラフを図２４に示す。｜ＶGS｜を大きくしていき、ＥＬ駆動用ＴＦＴのしきい値電
圧の絶対値｜Ｖth｜よりも大きくなると、ＥＬ駆動用ＴＦＴが導通状態となり、電流が流
れ始める。この時の｜ＶGS｜を点灯開始電圧と呼ぶことにする。そして、さらに｜ＶGS｜
を大きくしていくと、電流値が大きくなり、遂には、電流値が飽和してくる。その時の｜
ＶGS｜を輝度飽和電圧と呼ぶことにする。図２４から分かる通り、｜ＶGS｜が点灯開始電
圧よりも小さい時は、電流がほとんど流れない。｜ＶGS｜が点灯開始電圧から輝度飽和電
圧までの時は、｜ＶGS｜によって電流量が変化する。そして、｜ＶGS｜が輝度飽和電圧よ
りも十分大きい場合、ＥＬ素子に流れる電流値は、ほとんど変わらない。このように、｜
ＶGS｜を変えることにより、ＥＬ素子に流れる電流値、つまりＥＬ素子の輝度を制御する
事が出来る。
【００１７】
次に、アクティブ型ＥＬ回路の動作について説明する。再び図２１を参照する。
【００１８】
まず、ゲート信号線２１０５が選択されると、スイッチング用ＴＦＴ２１０１のゲート
が開き、スイッチング用ＴＦＴ２１０１が導通状態になる。すると、ソース信号線２１０
６の信号（電圧）が保持容量２１０４に蓄積される。保持容量２１０４の電圧は、ＥＬ駆
動用ＴＦＴ２１０２のゲート・ソース間電圧ＶGSとなるため、 保持容量２１０４の電圧
に応じた電流がＥＬ駆動用ＴＦＴ２１０２とＥＬ素子２１０３に流れる。その結果、ＥＬ
素子２１０３が点灯する。図２３から図２４までの説明で述べたように、ＥＬ素子２１０
３の輝度、つまりＥＬ素子２１０３を流れる電流量は、ＶGSによって制御出来る。ＶGSは
、保持容量２１０４において保持されている電圧であり、それはソース信号線２１０６の
信号（電圧）である。つまり、ソース信号線２１０６の信号（電圧）を制御することによ
って、ＥＬ素子２１０３の輝度を制御する。最後に、ゲート信号線２１０５を非選択にし
て、スイッチング用ＴＦＴ２１０１のゲートを閉じ、スイッチング用ＴＦＴ２１０１を非
導通状態にする。その時、保持容量２１０４に蓄積された電荷は保持される。よって、Ｖ
GSは、そのまま保持され、ＶGSに応じた電流がＥＬ駆動用ＴＦＴ２１０２とＥＬ素子２１
０３に流れ続ける。
【００１９】
以上の内容に関しては、SID99 Digest : P372 :“Current Status and future of Ligh
t-Emitting Polymer Display Driven by Poly-Si TFT”、ASIA DISPLAY98 : P217 :“Hig
h Resolution Light Emitting Polymer Display Driven by Low Temperature Polysilico
n Thin Film Transistor with Integrated Driver”、Euro Display99 Late News : P27 
:“3.8 Green ＥＬ with Low Temperature Poly-Si TFT”などに報告されている。
【００２０】
次に、ＥＬ素子の階調表示の方式について述べる。図２４から分かるように、ＥＬ駆動
用ＴＦＴのゲート電圧の絶対値｜ＶGS｜が点灯開始電圧以上で輝度飽和電圧以下の場合、
｜ＶGS｜の値を変化させることにより、ＥＬ素子の明るさ、即ち、階調をアナログ的に制
御することができる。よって、この方式をアナログ階調方式と呼ぶことにする。
【００２１】
アナログ階調方式は、ＥＬ駆動用ＴＦＴの電流特性のばらつきに弱いという欠点がある
。つまり、ＥＬ駆動用ＴＦＴの電流特性が異なると、同じゲート電圧を印可しても、ＥＬ
駆動用ＴＦＴとＥＬ素子を流れる電流値が異なってしまう。その結果ＥＬ素子の明るさ、
つまり階調が変わってしまう。図２５に、ＥＬ駆動用ＴＦＴのしきい値電圧や移動度が変
化した場合について、ＥＬ駆動用ＴＦＴのゲート電圧の絶対値｜ＶGS｜とＥＬ素子の電流
のグラフを示す。例えば、ＥＬ駆動用ＴＦＴのしきい値電圧が大きくなると、ＥＬ駆動用
ＴＦＴのゲートに実質的に印加される電圧（｜ＶGS｜−｜Ｖth｜）が小さくなるため、点
灯開始電圧が大きくなってしまう。また、ＥＬ駆動用ＴＦＴの移動度が小さくなると、Ｅ
Ｌ駆動用ＴＦＴのソース・ドレイン間を流れる電流が小さくなるため、グラフの傾きが小
さくなってしまう。
【００２２】
そこで、ＥＬ駆動用ＴＦＴの特性ばらつきの影響を小さくするために、デジタル階調方
式と呼ぶ方式が考案されている。この方式は、ＥＬ駆動用ＴＦＴのゲート電圧の絶対値｜
ＶGS｜が点灯開始電圧以下の状態（ほとんど電流が流れない）
と、輝度飽和電圧よりも大きい状態（電流値はほぼＩMAX）、という２つの状態で階調を
制御する方式である。この場合、ＥＬ駆動用ＴＦＴのゲート電圧の絶対値｜ＶGS｜を輝度
飽和電圧よりも十分大きくしておけば、ＥＬ駆動用ＴＦＴの電流特性がばらついても、電
流値はＩMAXに近くなる。よって、ＥＬ駆動用ＴＦＴのばらつきの影響を非常に小さく出
来る。以上のように、ＯＮ状態（最大電流が流れているため明るい）とＯＦＦ状態（電流
が流れないため暗い）の２つの状態で階調を制御するため、この方式はデジタル階調方式
と呼ばれている。
【００２３】
しかしながら、デジタル階調方式の場合、このままでは２階調しか表示できない。そこ
で、別の方式と組み合わせて、多階調化を図る技術が複数提案されている。
【００２４】
そのうちの一つは、面積階調方式とデジタル階調方式を組み合わせる方式である。面積
階調方式とは、点灯している部分の面積を制御して、階調を出す方式である。つまり、１
つの画素を複数のサブ画素に分割し、点灯しているサブ画素の数や面積を制御して、階調
を表現している。この方式の欠点としては、サブ画素の数を多くすることが出来ないため
、解像度を高くすることや、階調数を多くすることが難しい点がある。面積階調方式につ
いては、Euro Display 99 Late News : P71 :“TFT-LEPD with Image Uniformity by Are
a Ratio Gray Scale”、IEDM 99 : P107 :“Technology for Active Matrix Light Emitt
ing Polymer Displays”、などに報告がされている。
【００２５】
もう一つの多階調化を図る方式として、時間階調方式とデジタル階調方式を組み合わせ
る方式がある。時間階調方式とは、点灯している時間を制御して、階調を出す方式である
。つまり、１フレーム期間を、複数のサブフレーム期間に分割し、点灯しているサブフレ
ーム期間の数や長さを制御して、階調を表現している。
【００２６】
デジタル階調方式と面積階調方式と時間階調方式を組み合わせた場合については、IDW'
99 : P171 :“Low-Temperature Poly-Si TFT Driven Light-Emitting-Polymer Displays 
and Digital Gray Scale for Uniformity”に報告されている。
【００２７】
デジタル階調方式と時間階調方式を組み合わせる方式として、特願平１１−１７６５２
１に出願されている方式について述べる。ここでは、例として、３ビット階調表現のため
、１フレーム期間を３つのサブフレーム期間に分割した場合について述べる。
【００２８】
図２６を参照する。図２６に示すように、１フレーム期間を３つのサブフレーム期間（
ＳＦ）に分割する。ここで、１つ目のサブフレーム期間をＳＦ1と呼ぶことにする。２つ
目以降のサブフレーム期間についても同様にＳＦ2、ＳＦ3と呼ぶことにする。１つのサブ
フレーム期間は、さらにアドレス（書き込み）期間（Ｔａ）とサステイン（点灯）期間（
Ｔｓ）に分けられる。ＳＦ1でのサステイン（点灯）期間をＴｓ1と呼ぶことにする。ＳＦ
2、ＳＦ3の場合においても同様に、Ｔｓ2、Ｔｓ3と呼ぶことにする。
【００２９】
アドレス（書き込み）期間（Ｔａ）に行う動作について説明する。図２１および図２６
を参照する。最初に、電流供給線２１０７と陰極配線２１０８の間の電位差を０［Ｖ］に
しておく。詳しくは、陰極配線２１０８の電位を上げて、電流供給線２１０７と同電位に
しておく。陰極配線２１０８は、全画素で接続されているため、この動作は、全画素にわ
たって同時に行われることになる。この動作の目的は、各画素の保持容量２１０４の電圧
値に関わらず、ＥＬ素子２１０３に電流が流れないようにすることである。その後、ソー
ス信号線２１０６を通じて、信号（電圧）を各画素の保持容量２１０４に蓄積していく。
もし、画素を表示状態にしたい場合は、ＥＬ駆動用ＴＦＴ２１０１のゲート・ソース間電
圧の絶対値｜ＶGS｜が輝度飽和電圧よりも十分高い電圧になるようにする。画素を表示さ
せたくない場合は、ＥＬ駆動用ＴＦＴ２１０１の｜ＶGS｜が点灯開始電圧よりも十分低い
電圧になるようにする。そして、全画素にわたって、信号（電圧）を保持容量２１０４に
蓄積していく。以上でアドレス（書き込み）期間（Ｔａ）の動作が終了する。
【００３０】
次に、サステイン（点灯）期間（Ｔｓ1）に移る。アドレス（書き込み）期間（Ｔａ）
においては、電流供給線２１０７と陰極配線２１０８の間の電位差は０［Ｖ］の状態にあ
った。そこで、サステイン（点灯）期間（Ｔｓ1）では、全画素にわたって同時に、電流
供給線２１０７と陰極配線２１０８の間に、電圧を加える。その結果、｜ＶGS｜が輝度飽
和電圧よりも十分高い電圧になっている画素では、ＥＬ駆動用ＴＦＴ２１０１とＥＬ素子
２１０３に電流が流れて、ＥＬ素子が点灯し始める。｜ＶGS｜が点灯開始電圧よりも十分
低い電圧になっている画素では、ＥＬ駆動用ＴＦＴ２１０１とＥＬ素子２１０３に電流は
流れず、暗いままである。その後、そのままの状態が続き、サステイン（点灯）期間（Ｔ
ｓ1）の終了とともに、再び、電流供給線２１０７と陰極配線２１０８の間の電位差を０
［Ｖ］の状態にする。当然、全画素にわたって同時に行っておく。すると、各画素の保持
容量２１０４の電圧値、つまり、｜ＶGS｜に関わらず、ＥＬ素子２１０３に電流が流れな
くなり、ＥＬ素子２１０３は暗くなる。
【００３１】
以上が１サブフレーム期間（ＳＦ1）での動作である。ＳＦ2、ＳＦ3においても、同様
の動作を行う。ただし、サステイン（点灯）期間の長さは、サブフレーム期間によって異
なる。長さの比率としては、Ｔｓ1：Ｔｓ2：Ｔｓ3＝２2：２1：２0となっている。つまり
、２のべき乗になるようにして、サステイン（点灯）期間を変えていくようになっている
。このように、２のべき乗でサステイン（点灯）期間の長さを変えるのは、デジタル操作
に適合しやすくするためである。
【００３２】
アドレス（書き込み）期間が終了するまでの間は、ＥＬ駆動用ＴＦＴ２１０１のゲートに
所定の電圧が印加され、ＥＬ駆動用ＴＦＴ２１０１が導通状態となっても、ＥＬ素子２１
０３は点灯せず、サステイン（点灯）期間の開始と同時にＥＬ素子２１０３を点灯させる
ようにしている。これは、より正確にサステイン（点灯）期間の長さを制御するためであ
る。図２６に、ＥＬ素子２１０３の陰極配線の電位ＶGNDに関するタイミングチャートを
示す。陰極配線は、全画素で繋がっているので、図２６において、２６０１は全画素の陰
極配線の電位ＶGNDを示している。アドレス（書き込み）期間（Ｔａ）では、陰極配線の
電位は、電流供給線の電位と同電位もしくはそれ以上にしておく。そして、サステイン（
点灯）期間では、陰極配線の電位を下げて、ＥＬ素子に電流が流れるようにする。
【００３３】
階調表示の方法としては、Ｔｓ1からＴｓ3までのサステイン（点灯）期間において、Ｅ
Ｌ素子を点灯させるかどうかについて制御することにより、輝度を制御している。この例
では、点灯するサステイン（点灯）期間の組み合わせにより、２3＝８通りの点灯時間の
長さを決定することが出来るため、８階調を表示できる。このように点灯時間の長短を利
用して階調表現を行う方式を時間階調方式とよぶ。
【００３４】
さらに階調数を増やす場合は、１フレーム期間の分割数を増やしていけばよい。１フレ
ーム期間をn個のサブフレームに期間に分割した場合、サステイン（点灯）期間の長さの
比率はＴｓ1：Ｔｓ2：・・・・・Ｔｓ(n-1)：Ｔｓn＝２(n-1)：２(n-2)：・・・・・２1
：２0となり、２n通りの階調を表現することが可能となる。
【００３５】
ただし、必ずしもサステイン（点灯）期間の長さを２のべき乗の比としない場合でも、
階調表示は可能である。
【００３６】
このように、サブフレーム期間をアドレス（書き込み）期間とサステイン（点灯）期間
とに分離しているのは、サステイン（点灯）期間の長さを自由に設定できるようにするた
めである。つまり、期間を分離することにより、アドレス（書き込み）期間よりも短いサ
ステイン（点灯）期間を設定することが可能となる。
もし、期間を分離しなかった場合、サステイン（点灯）期間が短いと、アドレス（書き込
み）期間が別のサブフレーム期間のアドレス（書き込み）期間と重なってしまう場合が生
じ、正常に信号の書き込みが行われなくなる。
【発明の概要】
【発明が解決しようとする課題】
【００３７】
次に、主に、特願平１１−１７６５２１に出願されている技術、つまり、時間階調方式
とデジタル階調方式を組み合わせて多階調化を図る場合、アドレス（書き込み）期間とサ
ステイン（点灯）期間とに分離する方式について、その問題点を述べる。
【００３８】
まず、アドレス（書き込み）期間（Ｔａ）では、ＥＬ素子が点灯しないことが挙げられ
る。そのため、１フレーム期間全体における表示期間の割合（これをデューティー比とい
う）が小さくなってしまう。もし仮に、１フレーム期間において、サステイン（点灯）期
間（Ｔｓ）の合計時間の占める割合が半分、つまり、デューティー比が５０［％］であれ
ば、デューティー比が１００［％］の場合の半分の輝度しか得られない。もし、１００［
％］の場合と同等の輝度を得たい場合には、サステイン（点灯）期間に光っている時の輝
度、つまり、瞬間輝度を２倍にする必要がある。そのためには、ＥＬ素子に２倍の電流を
流す必要がある。
【００３９】
第２の問題点としては、アドレス（書き込み）期間（Ｔａ）中に、信号の全画素への書
き込みを終了する必要があるため、高速に回路を動作させる必要があるということである
。回路の動作が遅い場合は、アドレス（書き込み）期間（Ｔａ）が長くなってしまう。そ
の結果、デューティー比が小さくなってしまい、さまざまな問題が生ずる。また、高速に
回路が動作すると、消費電力も大きくなってしまい、問題となる。
【００４０】
第３の問題点としては、画素数を増やすことが難しいことである。なぜなら、画素数を
増やすことでアドレス（書き込み）期間（Ｔａ）が長くなってしまう。
その結果、デューティー比が小さくなってしまうためである。
【００４１】
第４の問題点としては、階調を増やすことが難しいことである。なぜなら、階調数を増
やすためには、サブフレーム期間に分割する数を増やす必要がある。その結果、アドレス
（書き込み）期間（Ｔａ）の数が増えてしまい、デューティー比が小さくなってしまうた
めである。
【００４２】
前述のような問題点によると、その大部分はデューティー比の低下による輝度不足に起
因しているといえる。本発明は前述のような問題点を鑑みてなされたものであり、新規の
駆動方法を用いることによって、デューティー比の向上を実現し、さらには駆動回路の動
作周波数が低い場合にも十分なサステイン（点灯）期間を確保して良好な画質を実現する
ことを目的としている。
【課題を解決するための手段】
【００４３】
本発明の駆動方法は、ゲート信号線選択期間を複数のサブ期間に分割することにより、
１ゲート信号線選択期間内に、異なる複数段の画素に信号を書き込む点に特徴がある。そ
れにより、ある段の画素において、信号を入力してから次の信号を入力するまでの時間を
、画素への書き込み時間を確保した上でならばある程度任意に設定することができる。す
なわち、サステイン（点灯）期間を任意に設定することができるため、デューティー比を
、見かけ上最大１００［％］まで大きくすることができる。よって、デューティー比が小
さいために生ずる様々な問題点を回避することができる。
【００４４】
また、本発明の駆動方法は、アドレス（書き込み）期間中においても、ＥＬ素子を点灯
させることができるという点に特徴がある。よって、アドレス（書き込み）期間が長くな
った場合にもサステイン（点灯）期間を圧迫することを回避することができる。すなわち
、回路動作が遅い場合にも、十分なサステイン（点灯）期間を確保することができる。結
果として、駆動回路の動作周波数を低く抑えることができ、消費電力を小さくすることが
できる。
【００４５】
以下に、本発明の電子装置および電子装置の駆動方法の構成について記載する。
【００４６】
請求項１に記載の、本発明の電子装置の駆動方法によると、  １個のフレーム期間はｎ
個のサブフレーム期間ＳＦ1、ＳＦ2、・・・、ＳＦnを有し、  ｎ個の前記サブフレーム
期間はそれぞれアドレス（書き込み）期間Ｔａ1、Ｔａ2、・・・、Ｔａnと、サステイン
（点灯）期間Ｔｓ1、Ｔｓ2、・・・Ｔｓnとを有し、  前記サステイン（点灯）期間の長
さを、Ｔｓ1：Ｔｓ2、：・・・：Ｔｓn＝２(n-1)：２(n-2)：・・・：２0として、  自発
光素子の点灯時間の長さを制御してｎビットの階調制御を行う電子装置の駆動方法におい
て、  ｎ個の前記サブフレーム期間のうち少なくとも１個の前記サブフレーム期間におい
て、前記アドレス（書き込み）期間と前記サステイン（点灯）期間が重複している期間を
有していても良い。
【００４７】
請求項２に記載の、本発明の電子装置の駆動方法によると、  １個のフレーム期間はｎ
個のサブフレーム期間ＳＦ1、ＳＦ2、・・・ＳＦnを有し、  ｎ個の前記サブフレーム期
間はそれぞれアドレス（書き込み）期間Ｔａ1、Ｔａ2、・・・Ｔａnと、サステイン（点
灯）期間Ｔｓ1、Ｔｓ2、・・・Ｔｓnとを有し、  前記サステイン（点灯）期間の長さを
、Ｔｓ1：Ｔｓ2、：・・・：Ｔｓn＝２(n-1)：２(n-2)：・・・：２0として、  自発光素
子の点灯時間の長さを制御してｎビットの階調制御を行う電子装置の駆動方法において、
前記サブフレーム期間内の複数のゲート信号線選択期間がｍ個のサブゲート信号線選択
期間を有し、  前記サブゲート信号線選択期間においては多くても１本のゲート信号線へ
の書き込みが行われ、  多くてもｍ本の前記ゲート信号線への信号の書き込みが１個の前
記ゲート信号線選択期間内に完了されるようにしても良い。
【００４８】
請求項３に記載の、本発明の電子装置の駆動方法によると、  １個のフレーム期間はｎ
個のサブフレーム期間ＳＦ1、ＳＦ2、・・・ＳＦnを有し、  ｎ個の前記サブフレーム期
間はそれぞれアドレス（書き込み）期間Ｔａ1、Ｔａ2、・・・Ｔａnと、サステイン（点
灯）期間Ｔｓ1、Ｔｓ2、・・・Ｔｓnとを有し、  前記サステイン（点灯）期間の長さを
、Ｔｓ1：Ｔｓ2、：・・・：Ｔｓn＝２(n-1)：２(n-2)：・・・：２0として、  自発光素
子の点灯時間の長さを制御してｎビットの階調制御を行う電子装置の駆動方法において、
前記サブフレーム期間内の複数のゲート信号線選択期間がｍ個のサブゲート信号線選択
期間を有し、  前記サブゲート信号線選択期間においては多くても１本のゲート信号線へ
の書き込みが行われ、  多くてもｍ本の前記ゲート信号線への信号の書き込みが１個の前
記ゲート信号線選択期間内に完了され、  異なる前記サブゲート信号線選択期間内では同
一の前記ゲート信号線の書き込み期間が重複せず、  かつ同一の前記サブゲート信号線選
択期間内では異なる前記ゲート信号線の書き込み期間が重複しないようにしても良い。
【００４９】
請求項４に記載の、本発明の電子装置の駆動方法によると、  １個のフレーム期間はｎ
個のサブフレーム期間ＳＦ1、ＳＦ2、・・・ＳＦnを有し、  ｎ個の前記サブフレーム期
間はそれぞれアドレス（書き込み）期間Ｔａ1、Ｔａ2、・・・Ｔａnと、サステイン（点
灯）期間Ｔｓ1、Ｔｓ2、・・・Ｔｓnとを有し、  前記サステイン（点灯）期間の長さを
、Ｔｓ1：Ｔｓ2、：・・・：Ｔｓn＝２(n-1)：２(n-2)：・・・：２0として、  自発光素
子の点灯時間の長さを制御してｎビットの階調制御を行う電子装置の駆動方法において、
前記サブフレーム期間内の複数のゲート信号線選択期間がｍ個のサブゲート信号線選択
期間を有し、  前記サブゲート信号線選択期間においては多くても１本のゲート信号線へ
の書き込みが行われ、  多くてもｍ本の前記ゲート信号線への信号の書き込みが１個の前
記ゲート信号線選択期間内に完了され、  異なる前記サブフレーム期間の前記アドレス（
書き込み）期間が重複する場合に、前記アドレス（書き込み）期間が重複している期間だ
けリセット信号が入力され、  前記リセット信号が入力されている間は自発光素子が非点
灯状態となる期間を有していても良い。
【００５０】
請求項５に記載の、本発明の電子装置は、  ソース信号線駆動回路と、ゲート信号線駆
動回路と、複数の自発光素子がマトリクス状に配置された画素部とを有する電子装置であ
って、  １個のフレーム期間はｎ個のサブフレーム期間ＳＦ1、ＳＦ2、・・・ＳＦnを有
し、  ｎ個の前記サブフレーム期間はそれぞれアドレス（書き込み）期間Ｔａ1、Ｔａ2、
・・・Ｔａnと、サステイン（点灯）期間Ｔｓ1、Ｔｓ2、・・・Ｔｓnとを有し、  前記サ
ステイン（点灯）期間の長さを、Ｔｓ1：Ｔｓ2、：・・・：Ｔｓn＝２(n-1)：２(n-2)：
・・・：２0として、  自発光素子の点灯時間の長さを制御してｎビットの階調制御を行
う電子装置において、  ｎ個の前記サブフレーム期間のうち少なくとも１個の前記サブフ
レーム期間において、前記アドレス（書き込み）期間と前記サステイン（点灯）期間が重
複している期間を有することを特徴としている。
【００５１】
請求項６に記載の、本発明の電子装置は、  ソース信号線駆動回路と、ゲート信号線駆
動回路と、複数の自発光素子がマトリクス状に配置された画素部とを有する電子装置であ
って、  １個のフレーム期間はｎ個のサブフレーム期間ＳＦ1、ＳＦ2、・・・ＳＦnを有
し、  ｎ個の前記サブフレーム期間はそれぞれアドレス（書き込み）期間Ｔａ1、Ｔａ2、
・・・Ｔａnと、サステイン（点灯）期間Ｔｓ1、Ｔｓ2、・・・Ｔｓnとを有し、  前記サ
ステイン（点灯）期間の長さを、Ｔｓ1：Ｔｓ2、：・・・：Ｔｓn＝２(n-1)：２(n-2)：
・・・：２0として、  自発光素子の点灯時間の長さを制御してｎビットの階調制御を行
う電子装置において、  サブフレーム期間内の複数のゲート信号線選択期間がｍ個の前記
サブゲート信号線選択期間を有し、  前記サブゲート信号線選択期間においては多くても
１本のゲート信号線への書き込みが行われ、  多くてもｍ本の前記ゲート信号線への信号
の書き込みが１個の前記ゲート信号線選択期間内に完了されることを特徴としている。
【００５２】
請求項７に記載の、本発明の電子装置は、  ソース信号線駆動回路と、ゲート信号線駆
動回路と、複数の自発光素子がマトリクス状に配置された画素部とを有する電子装置であ
って、  １個のフレーム期間はｎ個のサブフレーム期間ＳＦ1、ＳＦ2、・・・ＳＦnを有
し、  ｎ個の前記サブフレーム期間はそれぞれアドレス（書き込み）期間Ｔａ1、Ｔａ2、
・・・Ｔａnと、サステイン（点灯）期間Ｔｓ1、Ｔｓ2、・・・Ｔｓnとを有し、  前記サ
ステイン（点灯）期間の長さを、Ｔｓ1：Ｔｓ2、：・・・：Ｔｓn＝２(n-1)：２(n-2)：
・・・：２0として、  自発光素子の点灯時間の長さを制御してｎビットの階調制御を行
う電子装置において、  前記サブフレーム期間内の複数のゲート信号線選択期間がｍ個の
サブゲート信号線選択期間を有し、  前記サブゲート信号線選択期間においては多くても
１本のゲート信号線への書き込みが行われ、  多くてもｍ本の前記ゲート信号線への信号
の書き込みが１個の前記ゲート信号線選択期間内に完了され、  異なる前記サブゲート信
号線選択期間内では同一の前記ゲート信号線の書き込み期間が重複せず、  かつ同一の前
記サブゲート信号線選択期間内では異なる前記ゲート信号線の書き込み期間が重複しない
ことを特徴としている。
【００５３】
請求項８に記載の、本発明の電子装置は、  ソース信号線駆動回路と、ゲート信号線駆
動回路と、複数の自発光素子がマトリクス状に配置された画素部とを有する電子装置であ
って、  １個のフレーム期間はｎ個のサブフレーム期間ＳＦ1、ＳＦ2、・・・ＳＦnを有
し、  ｎ個の前記サブフレーム期間はそれぞれアドレス（書き込み）期間Ｔａ1、Ｔａ2、
・・・Ｔａnと、サステイン（点灯）期間Ｔｓ1、Ｔｓ2、・・・Ｔｓnとを有し、  前記サ
ステイン（点灯）期間の長さを、Ｔｓ1：Ｔｓ2、：・・・：Ｔｓn＝２(n-1)：２(n-2)：
・・・：２0として、  自発光素子の点灯時間の長さを制御してｎビットの階調制御を行
う電子装置において、  サブフレーム期間内の複数のゲート信号線選択期間がｍ個のサブ
ゲート信号線選択期間を有し、  前記サブゲート信号線選択期間においては多くても１本
のゲート信号線への書き込みが行われ、  多くてもｍ本のゲート信号線への信号の書き込
みが１個の前記ゲート信号線選択期間内に完了され、  異なる前記サブフレーム期間の前
記アドレス（書き込み）期間が重複する場合に、前記アドレス（書き込み）期間が重複し
ている期間だけリセット信号が入力され、  前記リセット信号が入力されている間は自発
光素子が非点灯状態となる期間を有することを特徴としている。
【００５４】
請求項９に記載の、本発明の電子装置は、  ソース信号線駆動回路と、ゲート信号線駆
動回路と、複数の自発光素子がａ行ｂ列のマトリクス状に配置された画素部とを有し、  
前記ソース信号線駆動回路は、少なくとも１個の第１のシフトレジスタ回路と、デジタル
映像信号を記憶する第１の記憶回路と、該第１の記憶回路の出力信号を記憶する第２の記
憶回路とを有するソースドライバ回路を複数用いてなり、  前記ゲート信号線駆動回路は
、少なくとも１個の第２のシフトレジスタ回路と、少なくとも１個のバッファ回路とを有
するゲートドライバ回路を複数用いてなり、  １個のフレーム期間はｎ個のサブフレーム
期間ＳＦ1、ＳＦ2、・・・ＳＦnを有し、  前記サブフレーム期間内の複数のゲート信号
線選択期間がｍ個のサブゲート信号線選択期間を有し、  前記サブゲート信号線選択期間
においては多くても１本のゲート信号線への書き込みが行われ、  多くてもｍ本の前記ゲ
ート信号線への信号の書き込みが１個の前記ゲート信号線選択期間内に完了される電子装
置において、  １本のソース信号線は第１のスイッチ回路を介して最大ｍ個の前記ソース
ドライバ回路と電気的に接続され、  １本の前記ゲート信号線は第２のスイッチ回路を介
して最大ｍ個の前記ゲートドライバ回路と電気的に接続され、  前記ソース信号線駆動回
路は最大ｂ×ｍ個の前記ソースドライバ回路を有し、  前記ゲート信号線駆動回路は最大
ａ×ｍ個の前記ゲートドライバ回路を有し、  前記第１のスイッチ回路は、１個のドット
データ書き込み期間において、電気的に接続されたｍ個の前記ソースドライバ回路のうち
１個のみを選択して前期ソース信号線と接続して信号の書き込みを行い、  前記第２のス
イッチ回路は、１個のサブゲート信号線選択期間において、電気的に接続されたｍ個の前
記ゲートドライバ回路のうち１個のみを選択して前期ゲート信号線と接続して信号の書き
込みを行うことを特徴としている。
【発明の効果】
【００５５】
本発明の効果について説明する。本発明の駆動方法では、ゲート信号線選択期間を複数
のサブゲート信号線選択期間に分割することにより、１回のゲート信号線選択期間内に、
複数段の画素に信号を書き込むことができる。それにより、ある段の画素において、信号
を入力してから次の信号を入力するまでの時間を、画素への書き込み時間を確保した上で
ならばある程度任意に設定することができる。したがって、従来の駆動方法のように、ア
ドレス（書き込み）期間とサステイン（点灯）期間とを分離せずに、サステイン（点灯）
期間を任意に設定することができるため、デューティー比を最大１００［％］まで大きく
することができる。よって、デューティー比が小さいために生ずる様々な問題点を回避す
ることができる。
【００５６】
また、アドレス（書き込み）期間中においても、ＥＬ素子を点灯させることができる。
よって、アドレス（書き込み）期間が長くなった場合にもサステイン（点灯）期間を圧迫
することを回避することができる。すなわち、回路動作が遅い場合にも、十分なサステイ
ン（点灯）期間を確保することができる。結果として、駆動回路の動作周波数を低く抑え
ることができ、消費電力を小さくすることができる。
【００５７】
また、あるサブフレーム期間に、前段の画素への書き込みが終了する前に、再び画素に
書き込みを始めることができるため、画素の信号保持能力が小さい場合にも問題ない。結
果として、スイッチング用ＴＦＴや保持容量のサイズを小さく設計することができる。
【００５８】
また、画素の構成は従来と同様で構わないため、ＴＦＴや容量、配線等の数が少なくて
済む。その結果、画素部の開口率の向上が見込める。
【図面の簡単な説明】
【００５９】
【図１】ゲート信号線複数同時選択のタイミングチャートを示す図。
【図２】アドレス（書き込み）期間の重複が生ずるタイミングチャートを示す図。
【図３】実施例１に示している本発明の駆動方法によるタイミングチャートを示す図。
【図４】実施例２に示している本発明の駆動方法によるタイミングチャートを示す図。
【図５】実施例３に示している本発明の駆動方法によるタイミングチャートを示す図。
【図６】実施例４に示している本発明の駆動回路の回路図。
【図７】実施例５に示しているＥＬ表示装置の上面図および断面図。
【図８】実施例６に示しているＥＬ表示装置の上面図および断面図。
【図９】実施例７に示しているＥＬ表示装置の断面図。
【図１０】実施例７に示しているＥＬ表示装置の画素マトリクス部分図および等価回路図。
【図１１】実施例８に示しているＥＬ表示装置の断面図。
【図１２】実施例９に示しているＥＬ表示装置の画素部の回路構成例の図。
【図１３】実施例１１に示しているＥＬ表示装置の作製工程例を示す図。
【図１４】実施例１１に示しているＥＬ表示装置の作製工程例を示す図。
【図１５】実施例１１に示しているＥＬ表示装置の作製工程例を示す図。
【図１６】実施例１１に示しているＥＬ表示装置の作製工程例を示す図。
【図１７】実施例１２に示しているＥＬ表示装置の回路構成例を示す図。
【図１８】実施例１２に示しているＥＬ表示装置の回路構成例を示す図。
【図１９】実施例１３に示しているＥＬ表示装置の回路構成例を示す図。
【図２０】実施例１４に示しているＥＬ表示装置の回路構成例を示す図。
【図２１】ＥＬ表示装置の画素部の回路図。
【図２２】ＥＬ素子の輝度特性および電圧−電流特性を模式的に示す図。
【図２３】ＥＬ素子の動作点を示す図。
【図２４】アナログ階調とデジタル階調におけるＥＬ素子の動作領域を示す図。
【図２５】ＥＬ駆動用ＴＦＴのしきい値と移動度の、ＥＬ点灯開始電圧への影響を示す図。
【図２６】フレーム期間の分割例を示す図。
【図２７】本発明の実施形態を示す図。
【図２８】ゲート信号線複数同時選択を示す図。
【図２９】時間階調表示方式におけるタイミングチャートの例を示す図。
【図３０】実施例１２の回路構成におけるタイミングチャートの例を示す図。
【図３１】実施例１２〜１４の回路構成におけるタイミングチャートの例を示す図。
【図３２】本発明の電子装置を組み込んだＥＬ表示装置に用いた電子機器の例を示す図。
【図３３】本発明の電子装置を組み込んだＥＬ表示装置に用いた電子機器の例を示す図。
【図３４】本発明を実施するためのゲート信号線駆動回路の構成例を示す図。
【図３５】実施例１５に示している本発明の駆動方法による正常なタイミングチャートと信号の書き込みの状態を示す図。
【図３６】実施例１５に示している本発明の駆動方法において、信号遅延等によるずれを伴う場合のタイミングチャートと信号の書き込みの状態を示す図。
【図３７】実施例１５に示している本発明の駆動方法において、信号遅延等によるずれを伴う場合のタイミングチャートと信号の書き込みの状態を示す図。
【発明を実施するための形態】
【００６０】
図２７は、本発明の実施の形態の一態様を示している。図２７（Ａ）は電子装置の全体
図であり、ソース信号線駆動回路２７５１、ゲート信号線駆動回路２７５２、画素部２７
５３を有している。本発明の特徴として、ゲート信号線選択期間を複数のサブ期間に分割
する点があり、そのために、ゲート信号線駆動回路は、シフトレジスタ回路〜バッファま
では従来のものと同様であるが、バッファの出力端子とゲート信号線との間に選択回路（
ＳＷ）を有している。シフトレジスタ回路には、クロック信号、スタートパルス等が入力
され（図示せず）、選択回路には、ピン１１よりサブゲート期間選択パルスが入力される
。また、ソース信号線駆動回路は従来のものと同様で良く、クロック信号、スタートパル
ス等が入力される（図示せず）。
【００６１】
図２７（Ｂ）、（Ｃ）を用いて、選択回路の動作について説明する。図２７（Ｂ）は、
ゲート信号線選択期間を２つのサブゲート信号線選択期間に分割する場合に用いる選択回
路の例であり、図２７（Ｃ）は、ゲート信号線選択期間を３つのサブゲート信号線選択期
間に分割する場合に用いる選択回路の例である。いずれの回路においても、バッファ出力
パルスが複数のＮＡＮＤ回路に入力され、ピン１１（図２７中、ピンが複数の場合を、１
１Ａ、１１Ｂおよび１１Ｃ〜１１Ｅとして示す）から入力されるサブゲート期間選択パル
スとの論理積を各ＮＡＮＤ回路でとることによって、サブ期間の分割を行っている。図２
７（Ｂ）（Ｃ）に示すタイミングチャートに従い、ＮＡＮＤ出力はインバータを介してゲ
ート信号線へと出力され、一定期間ゲート信号線を選択状態とする。ただし、図２７にお
いて、信号の論理によっては、この他に適宜インバータ、バッファ等を設けていても良い
し、インバータ２７０３、２７０７を持たない構成であっても良い。
【００６２】
このようにすることで、あるゲート信号線選択期間を基準単位として見ると、同一のゲ
ート信号線選択期間に、異なる２本のゲート信号線の選択期間を設けられることになる。
【００６３】
例として、ゲート信号線選択期間を２つのサブゲート信号線選択期間に分割した場合につ
いて説明する。図２８に、タイミングチャートを示す。サブゲート信号線選択期間の数は
２つであるから、ゲート信号線選択期間に同時選択されるゲート信号線も同数の２段であ
る。
【００６４】
あるゲート信号線選択期間において、ｉ段目のゲート信号線とｋ段目のゲート信号線が
同時に選択されているとする。ただし、ｉ段目のゲート信号線が実際に選択されていて、
スイッチング用ＴＦＴが導通状態にある期間は、ゲート信号線選択期間前半のサブゲート
信号線選択期間だけである。また、ｋ段目のゲート信号線が実際に選択されていて、スイ
ッチング用ＴＦＴが導通状態にある期間は、ゲート信号線選択期間後半のサブゲート信号
線選択期間だけである。ゲート信号線選択期間の前半、つまりｉ段目のゲート信号線が選
択されている時に、ｉ段目の画素に信号が書き込まれる。ゲート信号線選択期間の後半、
つまりｋ段目のゲート信号線が選択されている時に、ｋ段目の画素に信号が書き込まれる
。
【００６５】
続いて、ｉ＋１段目とｋ＋１段目のゲート信号線が同様に選択される。ここでも、ｉ＋
１段目のゲート信号線はゲート信号線選択期間の前半のサブゲート信号線選択期間でのみ
選択され、ｋ＋１段目のゲート信号線はゲート信号線選択期間の後半のサブゲート信号線
選択期間でのみ選択される。ｉ＋１段目のゲート信号線が選択されている時に、ｉ＋１段
目の画素に信号が書き込まれる。ｋ＋１段目のゲート信号線が選択されている時に、ｋ＋
１段目の画素に信号が書き込まれる。同様にして、ｉ＋２段目、ｋ＋２段目のゲート信号
線が選択され、各々のタイミングで画素に書き込みが行われる。ここで、ｉ段目からｉ＋
ｎ（ｎは整数）段目を選択してきているゲート信号線選択パルスを第１のゲート信号線選
択パルス、ｋ段目からｋ＋ｎ（ｎは整数）段目を選択してきているゲート信号線選択パル
スを第２のゲート信号線選択パルスと表記する。
【００６６】
あるところまで走査が進行すると、第１のゲート信号線選択パルスは、やがてｋ段目の
ゲート信号線に到達する。同様に、第２のゲート信号線選択パルスは、やがてｉ段目のゲ
ート信号線に到達する。引き続き走査が進行し、垂直走査が行われていく。
【００６７】
以上は、ゲート信号線選択期間を２つのサブゲート信号線選択期間に分割し、２本のゲ
ート信号線を選択した場合である。１ゲート信号線選択期間内にｍ段（ｍは整数）のゲー
ト信号線を選択する場合には、同様の方法でゲート信号線選択期間をｍ分割して、サブゲ
ート信号線選択期間を設ければ良い。
【００６８】
続いて、階調方式について説明する。本発明の電子装置においては、デジタル階調に時
間階調を組み合わせることによって階調表現を行っているが、正常な階調表現が行われる
限りは、他の方法、例えば面積階調方式などをさらに組み合わせても良い。
【００６９】
ここでは、簡単のため、デジタル階調と時間階調とを組み合わせて、３ビットの階調（
２3＝８階調）を表現する場合について説明する。図１（Ａ）、（Ｂ）
にタイミングチャートを示す。１フレーム期間を３つのサブフレーム期間ＳＦ1〜ＳＦ3に
分割する。ＳＦ1〜ＳＦ3の各長さは、２のべき乗で決定される。つまりこの場合、ＳＦ1
：ＳＦ2：ＳＦ3＝４：２：１（２2：２1：２0）となる。
【００７０】
まず、最初のサブフレーム期間において、１段づつ画素に信号を入力していく。ただし
この場合、実際にゲート信号線が選択されるのは、前半のサブゲート信号線選択期間のみ
である。後半のサブゲート信号線選択期間には、ゲート信号線の選択は行われず、画素へ
の信号の入力も行われない。この動作を、１段目から最終段まで行う。ここで、アドレス
（書き込み）期間は、１段目のゲート信号線が選択されてから、最終段のゲート信号線が
選択されるまでの期間である。よって、アドレス（書き込み）期間の長さは、どのサブフ
レーム期間においても同一である。
【００７１】
続いて、第２のサブフレーム期間に入る。ここでも同様に、１段づつ画素に信号が入力
される。この場合も、前半のサブゲート信号線選択期間においてのみ行われる。この動作
を、１段目から最終段まで行う。
【００７２】
この時、全画素の陰極配線には、一定電圧が印加されている。よって、あるサブフレー
ム期間における画素のサステイン（点灯）期間は、あるサブフレーム期間において画素に
信号が書き込まれてから、次のサブフレーム期間において画素に信号が書き込まれ始める
までの期間となる。よって、各段におけるサステイン（点灯）期間は、時期が異なり、長
さが等しい。
【００７３】
続いて、第３のサブフレーム期間について説明する。まず、第１、第２のサブフレーム
期間と同様に、前半のサブゲート信号線選択期間においてゲート信号線を選択し、画素に
信号を書き込む場合について考えてみる。この場合、最終段付近の画素への信号の書き込
みが始まる時には、すでに次のフレーム期間での１段目の画素への書き込み期間、つまり
アドレス（書き込み）期間に入ってしまっている。その結果、第３のサブフレーム期間に
おける最終段付近の画素への書き込みと、次のフレーム期間の第１のサブフレーム期間に
おける前半のある画素への書き込みが重複することになるわけである。同時に異なる２段
分の信号を異なる２段の画素に正常に書き込むことはできない。そこで、第３のサブフレ
ーム期間においては、後半のサブゲート信号線選択期間にゲート信号線を選択していくこ
とにする。すると、第１のサブフレーム期間（このサブフレーム期間は次のフレーム期間
に属している）ではゲート信号線の選択は前半のサブゲート信号線選択期間において行わ
れているから、同時に異なる２段の画素に信号を書き込みが行われることを回避すること
ができる。
【００７４】
以上のように、本発明の駆動方法においては、あるサブフレーム期間におけるアドレス
（書き込み）期間が、別のサブフレーム期間におけるアドレス（書き込み）期間と重複す
る場合、複数のサブゲート信号線選択期間を利用して書き込み期間の割り当てを行うこと
により、実際にゲート信号線の選択タイミングが重複しないようにするため、画素に正常
に信号を書き込むことができる。その結果、ある行でアドレス（書き込み）期間にある瞬
間に、別の行ではＥＬ素子を点灯させるといったことが階調のビット数に関わらず可能と
なり、その結果高デューティー比を実現する。
【実施例１】
【００７５】
以下に本発明の実施例について記述する。
【００７６】
本実施例においては、例として、１フレーム期間を分割した際に、アドレス（書き込み
）期間よりも短いサステイン（点灯）期間（サブフレーム期間）が複数ある場合を挙げて
説明する。
【００７７】
図２（Ａ）、（Ｂ）を参照する。図２は１フレーム期間を５つのサブフレーム期間に分
割した際のタイミングチャートを示している。この場合、ゲート信号線選択期間を前半、
後半のサブゲート信号線選択期間に分割して信号の書き込みを行っても、アドレス（書き
込み）期間Ｔａ5および次のフレーム期間のＴａ1が重複しているのがわかる。そのため、
このタイミングでは正常に信号の書き込みを行うことはできない。
【００７８】
１つの方法として、長いサブフレーム期間と短いサブフレーム期間とで順序を入れ替え
ることにより、この問題を解決することができる。図３（Ａ）、（Ｂ）
を参照する。図３は図２と同様、１フレーム期間を５つのサブフレーム期間に分割した際
のタイミングチャートを示している。サブフレーム期間の順序を、ＳＦ1→ＳＦ4→ＳＦ3
→ＳＦ2→ＳＦ5として、さらにサブゲート信号線選択期間の前半と後半にゲート信号線選
択のタイミングを適当に振り分けることで、同一のサブゲート信号線選択期間内では、ア
ドレス（書き込み）期間の重複が起こっていないことがわかる（図３（Ｂ））。各サブフ
レーム期間およびアドレス（書き込み）期間の長さは図２に示したものと同様であるが、
本実施例で示した方法を用いることで、正常に画素への書き込みを行うことができる。本
実施例における方法では、回路側での変更を行うことなく実施が可能である。
【実施例２】
【００７９】
本実施例においては、実施例１で述べたアドレス（書き込み）期間の重複を、実施例１
とは異なる手段にて回避する方法について説明する。
【００８０】
図２において、重複しているアドレス（書き込み）期間は、Ｔａ5および次のフレーム
期間のＴａ1であった。そこで、ゲート信号線選択期間を、３つのサブゲート信号線選択
期間に分割し、信号の書き込みを、第１、第２、第３のサブゲート信号線選択期間に振り
分けることで解決をはかる。図４（Ａ）、（Ｂ）を参照する。第１のサブゲート信号線選
択期間においてはＴａ1、Ｔａ2、Ｔａ3で信号の書き込みを行い、第２のサブゲート信号
線選択期間においてはＴａ4で信号の書き込みを行い、第３のサブゲート信号線選択期間
においてはＴａ5で信号の書き込みを行う。結果として、図４（Ｂ）に示すようなタイミ
ングで信号の書き込みが行われ、各サブゲート信号線選択期間内における複数のアドレス
（書き込み）期間の重複は回避することができる。
【００８１】
本実施例で説明した方法によると、ゲート信号線選択期間の分割数が増加する分、サブ
ゲート信号線選択期間が短くなり、信号の書き込み時間が減少する反面、実施例１に示し
た方法では対処しきれない場合（例えばアドレス（書き込み）
期間が長く、順序の並べ替えを行っても重複する部分がある場合など）には有効である。
【実施例３】
【００８２】
本実施例においては、アドレス（書き込み）期間の重複を、実施例１および実施例２と
は異なる手段にて回避する方法について説明する。
【００８３】
図５（Ａ）、（Ｂ）を参照する。ＳＦ4、ＳＦ5は、それ自身の期間が短いため、通常の
タイミングではアドレス（書き込み）期間の重複を回避することはできない。そこで、Ｓ
Ｆ４、ＳＦ５各々の後に、リセット期間Ｔｒ4、Ｔｒ5を設ける。リセット期間中は、ＥＬ
素子が点灯しないような信号を入力する。具体的には、書き込む電圧を、保持容量に電荷
が蓄積されない電圧としてやれば良い。以後、この信号をリセット信号と表記する。信号
を画素に書き込んでから、前記リセット信号が入力されるまでの時間を変化させることで
、サブフレーム期間ＳＦ4、ＳＦ5の長さを調節し、各アドレス（書き込み）期間およびリ
セット期間が重複しないタイミングにすれば良い。
【００８４】
本実施例で挙げた方法を用いると、リセット信号の入力後、次にアドレス（書き込み）
期間が現れるまでの期間はＥＬ素子が点灯しないため、ややデューティー比が低下すると
いった問題が生ずるが、本実施例で用いるリセット信号は、サステイン（点灯）期間がう
まく１フレーム期間内に収まらない場合などに、時間調整の目的で利用することも可能で
ある。
【実施例４】
【００８５】
実施例１〜３においては、実施形態に示したとおりの回路構成によって、駆動信号のタ
イミングを調整することでアドレス（書き込み）期間の重複を回避する方法について説明
してきた。本実施例においては、ゲート信号線とスイッチング用ＴＦＴを追加して回路を
構成した場合について説明する。具体例として、１ゲート信号線選択期間を２つのサブゲ
ート信号線選択期間に分割する場合を挙げる。
【００８６】
図６（Ａ）を参照する。基板６５０上に、ソース信号線駆動回路６５１、ゲート信号線
駆動回路６５２、画素部６５３が配置されている。図６においては、ゲート信号線駆動回
路６５２は両側配置としているが、片側のみの配置でも良い。
本実施例で示した回路の特徴としては、ゲート信号線が画素１行あたり２本通っている点
である。ここで、図６（Ａ）に示した電子装置における駆動回路の詳細な図を図３４に示
す。図３４（Ａ）はソース信号線駆動回路であり、シフトレジスタ〜ＮＡＮＤ〜第１のラ
ッチ回路〜第２のラッチ回路〜バッファ〜ソース信号線という一連の経路は従来のものと
同様で良い。
【００８７】
図３４（Ｂ）はゲート信号線駆動回路である。シフトレジスタ〜バッファ出力までは従
来の回路と同様で良い。バッファ出力は、２つのＮＡＮＤ回路に入力され、各ＮＡＮＤ回
路で、ピン９、１０より入力されるサブゲート期間選択パルスとの論理積をとってゲート
信号線（ＧａｔＥＬｉｎｅ  ＡおよびＢ）へと出力される。これは実施形態の項で、図２
７（Ｂ）にて示したものと同様の動作とみなして良い。つまり、１ゲート信号線選択期間
に、２つのＮＡＮＤ回路から順次サブゲート信号線選択パルスが出力される。
【００８８】
図６（Ｂ）は、画素部を拡大表示したものである。点線枠６００で囲われた部分が１画
素であり、第１のスイッチング用ＴＦＴ６０１、第２のスイッチング用ＴＦＴ６０２、Ｅ
Ｌ駆動用ＴＦＴ６０３、ＥＬ素子６０４、保持容量６０５、第１のゲート信号線６０６、
第２のゲート信号線６０７、ソース信号線６０８、電流供給線６０９を有する。第１のゲ
ート信号線６０６には、図３４（Ｂ）に示したＧａｔｅ  Ｌｉｎｅ  Ａからの選択パルス
が入力され、第２のゲート信号線６０７には、Ｇａｔｅ  Ｌｉｎｅ  Ｂからの選択パルス
が入力される（逆でも構わない）。
【００８９】
駆動方法の一例としては、実施例１のようにゲート信号線選択期間を２つのサブゲート
信号線選択期間に分割する場合に、前半、後半のゲート信号線の選択信号の入力それぞれ
を２つのスイッチング用ＴＦＴでまかなう。前半のサブゲート信号線選択期間にゲート信
号線を選択する場合には第１のゲート信号線６０６から信号を入力して第一のスイッチン
グ用ＴＦＴ６０１を駆動し、後半のサブゲート信号線選択期間にゲート信号線を選択する
場合には第２のゲート信号線６０７から信号を入力して第２のスイッチング用ＴＦＴ６０
２を駆動するようにすればよい。
【実施例５】
【００９０】
本実施例では、本発明の駆動回路を有するＥＬ（エレクトロルミネッセンス）
表示装置を作製した例について説明する。
【００９１】
図７（Ａ）は本発明を用いたＥＬ表示装置の上面図である。図７（Ａ）において、４０
０１は基板、４００２は画素部、４００３はソース信号線駆動回路、４００４はゲート信
号線駆動回路であり、それぞれの駆動回路は配線４００５、４００６、４００７を経て、
ＦＰＣ４００８に至り、外部機器へと接続される。
【００９２】
このとき、少なくとも画素部、好ましくは駆動回路及び画素部を囲むようにしてカバー
材４００９、密封材４０１０、シーリング材（ハウジング材ともいう）
４０１１（図７（Ｂ）に図示）が設けられている。
【００９３】
また、図７（Ｂ）は本実施例のＥＬ表示装置の断面構造であり、基板４００１、下地膜
４０１２の上に駆動回路用ＴＦＴ（但し、ここではｎチャネル型ＴＦＴとｐチャネル型Ｔ
ＦＴを組み合わせたＣＭＯＳ回路を図示している）４０１３及び画素部用ＴＦＴ４０１４
（但し、ここではＥＬ素子への電流を制御するＥＬ駆動用ＴＦＴだけ図示している）が形
成されている。これらのＴＦＴは公知の構造（トップゲート構造あるいはボトムゲート構
造）を用いれば良い。
【００９４】
公知の作製方法を用いて駆動回路用ＴＦＴ４０１３、画素部用ＴＦＴ４０１４が完成し
たら、樹脂材料でなる層間絶縁膜（平坦化膜）４０１５の上に画素部用ＴＦＴ４０１４の
ドレインと電気的に接続する透明導電膜でなる画素電極４０１６を形成する。透明導電膜
としては、酸化インジウムと酸化スズとの化合物（ＩＴＯと呼ばれる）または酸化インジ
ウムと酸化亜鉛との化合物を用いることができる。そして、画素電極４０１６を形成した
ら、絶縁膜４０１７を形成し、画素電極４０１６上に開口部を形成する。
【００９５】
次に、ＥＬ層４０１８を形成する。ＥＬ層４０１８は公知のＥＬ材料（正孔注入層、正
孔輸送層、発光層、電子輸送層または電子注入層）を自由に組み合わせて積層構造または
単層構造とすれば良い。また、ＥＬ材料には低分子系材料と高分子系（ポリマー系）材料
がある。低分子系材料を用いる場合は蒸着法を用いるが、高分子系材料を用いる場合には
、スピンコート法、印刷法またはインクジェット法等の簡易な方法を用いることが可能で
ある。
【００９６】
本実施例では、シャドウマスクを用いて蒸着法によりＥＬ層４０１８を形成する。シャ
ドウマスクを用いて画素毎に波長の異なる発光が可能な発光層（赤色発光層、緑色発光層
及び青色発光層）を形成することで、カラー表示が可能となる。その他にも、色変換層（
ＣＣＭ）とカラーフィルターを組み合わせた方式、白色発光層とカラーフィルターを組み
合わせた方式があるがいずれの方法を用いても良い。勿論、単色発光のＥＬ表示装置とす
ることもできる。
【００９７】
ＥＬ層４０１８を形成したら、その上に陰極４０１９を形成する。陰極４０１９とＥＬ
層４０１８の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真
空中でＥＬ層４０１８と陰極４０１９を連続成膜するか、ＥＬ層４０１８を不活性雰囲気
で形成し、大気解放しないで陰極４０１９を形成するといった工夫が必要である。本実施
例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述の
ような成膜を可能とする。
【００９８】
なお、本実施例では陰極４０１９として、ＬｉＦ（フッ化リチウム）膜とＡｌ（アルミ
ニウム）膜の積層構造を用いる。具体的にはＥＬ層４０１８上に蒸着法で１［nm］厚のＬ
ｉＦ（フッ化リチウム）膜を形成し、その上に３００［nm］厚のアルミニウム膜を形成す
る。勿論、公知の陰極材料であるＭｇＡｇ電極を用いても良い。そして陰極４０１９は４
０２０で示される領域において配線４００７に接続される。配線４００７は陰極４０１９
に所定の電圧を与えるための電源線であり、導電性ペースト材料４０２１を介してＦＰＣ
４００８に接続される。
【００９９】
４０２０に示された領域において陰極４０１９と配線４００７とを電気的に接続するた
めに、層間絶縁膜４０１５及び絶縁膜４０１７にコンタクトホールを形成する必要がある
。これらは層間絶縁膜４０１５のエッチング時（画素電極用コンタクトホールの形成時）
や絶縁膜４０１７のエッチング時（ＥＬ層形成前の開口部の形成時）に形成しておけば良
い。また、絶縁膜４０１７をエッチングする際に、層間絶縁膜４０１５まで一括でエッチ
ングしても良い。この場合、層間絶縁膜４０１５と絶縁膜４０１７が同じ樹脂材料であれ
ば、コンタクトホールの形状を良好なものとすることができる。
【０１００】
このようにして形成されたＥＬ素子の表面を覆って、パッシベーション膜４０２２、充
填材４０２３、カバー材４００９が形成される。
【０１０１】
さらに、ＥＬ素子部を囲むようにして、カバー材４００９と基板４００１の内側にシーリ
ング材４０１１が設けられ、さらにシーリング材４０１１の外側には密封材（第２のシー
リング材）４０１０が形成される。
【０１０２】
このとき、この充填材４０２３は、カバー材４００９を接着するための接着剤としても
機能する。充填材４０２３としては、ＰＶＣ（ポリビニルクロライド）
、エポキシ樹脂、シリコン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレン
ビニルアセテート）を用いることができる。この充填材４０２３の内部に乾燥剤を設けて
おくと、吸湿効果を保持できるので好ましい。また充填材４０２３の内部に、酸素を捕捉
する効果を有する酸化防止剤等を配置することで、ＥＬ層の劣化を抑えても良い。
【０１０３】
また、充填材４０２３の中にスペーサーを含有させてもよい。このとき、スペーサーを
ＢａＯなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
【０１０４】
スペーサーを設けた場合、パッシベーション膜４０２２はスペーサー圧を緩和すること
ができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設
けてもよい。
【０１０５】
また、カバー材４００９としては、ガラス板、アルミニウム板、ステンレス板、ＦＲＰ
（Fiberglass-Reinforced Plastics）板、ＰＶＦ（ポリビニルフルオライド）フィルム、
マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる
。なお、充填材４０２３としてＰＶＢやＥＶＡを用いる場合、数十［μm］のアルミニウ
ムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ま
しい。
【０１０６】
但し、ＥＬ素子からの発光方向（光の放射方向）によっては、カバー材４００９が透光
性を有する必要がある。
【０１０７】
また、配線４００７はシーリング材４０１１および密封材４０１０と基板４００１との
隙間を通ってＦＰＣ４００８に電気的に接続される。なお、ここでは配線４００７につい
て説明したが、他の配線４００５、４００６も同様にしてシーリング材４０１１および密
封材４０１０の下を通ってＦＰＣ４００８に電気的に接続される。
【０１０８】
なお本実施例では、充填材４０２３を設けてからカバー材４００９を接着し、充填材４
０２３の側面（露呈面）を覆うようにシーリング材４０１１を取り付けているが、カバー
材４００９及びシーリング材４０１１を取り付けてから、充填材４０２３を設けても良い
。この場合、基板４００１、カバー材４００９及びシーリング材４０１１で形成されてい
る空隙に通じる充填材の注入口を設ける。そして前記空隙を真空状態（１０-2［Torr］以
下）にし、充填材の入っている水槽に注入口を浸してから、空隙の外の気圧を空隙の中の
気圧よりも高くして、充填材を空隙の中に充填する。
【実施例６】
【０１０９】
本実施例では、実施例５とは異なる形態のＥＬ表示装置を作製した例について、図８（
Ａ）、（Ｂ）を用いて説明する。図７（Ａ）、（Ｂ）と同じ番号のものは同じ部分を指し
ているので説明は省略する。
【０１１０】
図８（Ａ）は本実施例のＥＬ表示装置の上面図であり、図８（Ａ）をＡ−Ａ'で切断し
た断面図を図８（Ｂ）に示す。
【０１１１】
実施例５に従って、ＥＬ素子の表面を覆ってパッシベーション膜４０２２までを形成す
る。
【０１１２】
さらに、ＥＬ素子を覆うようにして充填材４０２３を設ける。この充填材４０２３は、
カバー材４００９を接着するための接着剤としても機能する。充填材４０２３としては、
ＰＶＣ（ポリビニルクロライド）、エポキシ樹脂、シリコン樹脂、ＰＶＢ（ポリビニルブ
チラル）またはＥＶＡ（エチレンビニルアセテート）
を用いることができる。この充填材４０２３の内部に乾燥剤を設けておくと、吸湿効果を
保持できるので好ましい。また充填材４０２３の内部に、酸素を捕捉する効果を有する酸
化防止剤等を配置することで、ＥＬ層の劣化を抑えても良い。
【０１１３】
また、充填材４０２３の中にスペーサーを含有させてもよい。このとき、スペーサーを
ＢａＯなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
【０１１４】
スペーサーを設けた場合、パッシベーション膜４０２２はスペーサー圧を緩和すること
ができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設
けてもよい。
【０１１５】
また、カバー材４００９としては、ガラス板、アルミニウム板、ステンレス板、ＦＲＰ
（Fiberglass-Reinforced Plastics）板、ＰＶＦ（ポリビニルフルオライド）フィルム、
マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる
。なお、充填材４０２３としてＰＶＢやＥＶＡを用いる場合、数十［μm］のアルミニウ
ムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ま
しい。
【０１１６】
但し、ＥＬ素子からの発光方向（光の放射方向）によっては、カバー材６０００が透光
性を有する必要がある。
【０１１７】
次に、充填材４０２３を用いてカバー材４００９を接着した後、充填材４０２３の側面
（露呈面）を覆うようにフレーム材４０２４を取り付ける。フレーム材４０２４はシーリ
ング材（接着剤として機能する）４０２５によって接着される。このとき、シーリング材
４０２５としては、光硬化性樹脂を用いるのが好ましいが、ＥＬ層の耐熱性が許せば熱硬
化性樹脂を用いても良い。なお、シーリング材４０２５はできるだけ水分や酸素を透過し
ない材料であることが望ましい。また、シーリング材４０２５の内部に乾燥剤を添加して
あっても良い。
【０１１８】
また、配線４００７はシーリング材４０２５と基板４００１との隙間を通ってＦＰＣ４
００８に電気的に接続される。なお、ここでは配線４００７について説明したが、他の配
線４００５、４００６も同様にしてシーリング材４０２５の下を通ってＦＰＣ４００８に
電気的に接続される。
【０１１９】
なお本実施例では、充填材４０２３を設けてからカバー材４００９を接着し、充填材４
０２３の側面（露呈面）を覆うようにフレーム材４０２４を取り付けているが、カバー材
４００９、シーリング材４０２５及びフレーム材４０２４を取り付けてから、充填材４０
２３を設けても良い。この場合、基板４００１、カバー材４００９、シーリング材４０２
５及びフレーム材４０２４で形成されている空隙に通じる充填材の注入口を設ける。そし
て前記空隙を真空状態（１０-2［Torr］以下）にし、充填材の入っている水槽に注入口を
浸してから、空隙の外の気圧を空隙の中の気圧よりも高くして、充填材を空隙の中に充填
する。
【実施例７】
【０１２０】
ここでＥＬ表示パネルにおける画素部のさらに詳細な断面構造を図９に、上面構造を図
１０（Ａ）に、回路図を図１０（Ｂ）に示す。図９、図１０（Ａ）、（Ｂ）では共通の符
号を用いるので互いに参照すれば良い。
【０１２１】
図９において、基板４５０１上に設けられたスイッチング用ＴＦＴ４５０２は公知の方
法で形成されたｎチャネル型ＴＦＴを用いる。本実施例ではダブルゲート構造としている
が、構造及び作製プロセスに大きな違いはないので説明は省略する。但し、ダブルゲート
構造とすることで実質的に２つのＴＦＴが直列された構造となり、オフ電流値を低減する
ことができるという利点がある。なお、本実施例ではダブルゲート構造としているが、シ
ングルゲート構造でも構わないし、トリプルゲート構造やそれ以上のゲート本数を持つマ
ルチゲート構造でも構わない。また、公知の方法で形成されたｐチャネル型ＴＦＴを用い
て形成しても構わない。
【０１２２】
また、ＥＬ駆動用ＴＦＴ４５０３は公知の方法で形成されたｎチャネル型ＴＦＴを用い
る。スイッチング用ＴＦＴ４５０２のドレイン配線４５０４は配線４５０５によってＥＬ
駆動用ＴＦＴ４５０３のゲート電極４５０６に電気的に接続されている。また、４５０７
で示される配線は、スイッチング用ＴＦＴ４５０２のゲート電極４５０８、４５０９を電
気的に接続するゲート配線である。
【０１２３】
ＥＬ駆動用ＴＦＴ４５０３はＥＬ素子４５１０を流れる電流量を制御するための素子で
あるため、多くの電流が流れ、熱による劣化やホットキャリアによる劣化の危険性が高い
素子でもある。そのため、ＥＬ駆動用ＴＦＴ４５０３のドレイン側に、ゲート絶縁膜を介
してゲート電極に重なるようにＬＤＤ領域を設ける構造は極めて有効である。
【０１２４】
また、本実施例ではＥＬ駆動用ＴＦＴ４５０３をシングルゲート構造で図示しているが
、複数のＴＦＴを直列に接続したマルチゲート構造としても良い。さらに、複数のＴＦＴ
を並列につなげて実質的にチャネル形成領域を複数に分割し、熱の放射を高い効率で行え
るようにした構造としても良い。このような構造は熱による劣化対策として有効である。
【０１２５】
また、図１０（Ａ）に示すように、ＥＬ駆動用ＴＦＴ４５０３のゲート電極４５０６を
含む配線４５０５は、４５１１で示される領域で、ＥＬ駆動用ＴＦＴ４５０３のドレイン
配線４５１２と絶縁膜を介して重なる。このとき、４５１１で示される領域では保持容量
が形成される。保持容量４５１１は、電流供給線４５１３と電気的に接続された半導体膜
４５１４、ゲート絶縁膜と同一層の絶縁膜（図示せず）及び配線４５０５との間で形成さ
れる。また、配線４５０５、第１層間絶縁膜と同一の層（図示せず）及び電流供給線４５
１３で形成される容量も保持容量として用いることが可能である。この保持容量４５１１
はＥＬ駆動用ＴＦＴ４５０３のゲート電極４５０６に印加する電圧を保持する機能を有す
る。なお、ＥＬ駆動用ＴＦＴ４５０３のドレイン領域は電流供給線（電源線）４５１３に
接続され、常に一定の電圧が加えられている。
【０１２６】
スイッチング用ＴＦＴ４５０２及びＥＬ駆動用ＴＦＴ４５０３の上には第１のパッシベ
ーション膜４５１５が設けられ、その上に樹脂絶縁膜でなる平坦化膜４５１６が形成され
る。平坦化膜４５１６を用いてＴＦＴによる段差を平坦化することは非常に重要である。
後に形成される発光層４５１９は非常に薄いため、段差が存在することによって発光不良
を起こす場合がある。従って、発光層４５１９をできるだけ平坦面に形成しうるように画
素電極４５１７を形成する前に平坦化しておくことが望ましい。
【０１２７】
また、４５１７は反射性の高い導電膜でなる画素電極（ＥＬ素子の陰極）であり、第１
のパッシベーション膜４５１５及び平坦化膜４５１６に設けられたコンタクトホールを介
して、ＥＬ駆動用ＴＦＴ４５０３のドレイン領域に電気的に接続される。画素電極４５１
７としてはアルミニウム合金膜、銅合金膜または銀合金膜など低抵抗な導電膜またはそれ
らの積層膜を用いることが好ましい。勿論、他の導電膜との積層構造としても良い。
【０１２８】
次に有機樹脂膜を画素電極４５１７及び平坦化膜４５１６上に形成し、前記有機樹脂膜
をパターニングすることで、バンク４５１８及びタップ４５２０を形成する。バンク４５
１８は、隣り合う画素の発光層またはＥＬ層を分離するために設ける。タップ４５２０は
、画素電極４５１７とＥＬ駆動用ＴＦＴ４５０３のドレイン配線４５１２とが接続されて
いる部分の上に設けられる。画素電極４５１７はコンタクトホールの部分において段差が
生じる場合があり、後に形成される発光層４５１９の発光不良を防ぐために、タップ４５
２０を設けることで平坦化しておくことが望ましい。なお、バンク４５１８とタップ４５
２０とは同じ厚さに形成しなくとも良く、後に形成される発光層４５１９の厚さに応じて
適宜設定することが可能である。
【０１２９】
バンク４５１８により形成された溝（画素に相当する）の中にＥＬ層４５１９が形成さ
れる。なお図１０（Ａ）では、保持容量４５１１の位置を明確にするために一部バンクを
省略しているが、電流供給線４５１３と、ソース配線４５２１の一部とを覆うように画素
間に設けられている。また、ここでは２画素しか図示していないが、Ｒ（赤）、Ｇ（緑）
、Ｂ（青）の各色に対応した発光層を作り分けても良い。発光層とするＥＬ材料としては
π共役ポリマー系材料を用いる。代表的なポリマー系材料としては、ポリパラフェニレン
ビニレン（ＰＰＶ）系、ポリビニルカルバゾール（ＰＶＫ）系、ポリフルオレン系などが
挙げられる。
【０１３０】
なお、ＰＰＶ系ＥＬ材料としては様々な型のものがあるが、例えば「H.Shenk, H.Becke
r, O.Gelsen, E.Kluge, W.Kreuder and H.Spreitzer :“Polymers for Light Emitting D
iodes”,Euro Display,Proceedings,1999,p.33-37」や特開平１０−９２５７６号公報に
記載されたような材料を用いれば良い。
【０１３１】
具体的な発光層としては、赤色に発光する発光層にはシアノポリフェニレンビニレン、
緑色に発光する発光層にはポリフェニレンビニレン、青色に発光する発光層にはポリフェ
ニレンビニレン若しくはポリアルキルフェニレンを用いれば良い。膜厚は３０〜１５０［
nm］（好ましくは４０〜１００［nm］）とすれば良い。
【０１３２】
但し、以上の例は発光層として用いることのできるＥＬ材料の一例であって、これに限
定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わせて
ＥＬ層（発光及びそのためのキャリアの移動を行わせるための層）を形成すれば良い。
【０１３３】
例えば、本実施例ではポリマー系材料を発光層として用いる例を示したが、低分子系Ｅ
Ｌ材料を用いても良い。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用
いることも可能である。これらのＥＬ材料や無機材料は公知の材料を用いることができる
。
【０１３４】
本実施例では発光層４５１９の上にＰＥＤＯＴ（ポリチオフェン）またはＰＡｎｉ（ポ
リアニリン）でなる正孔注入層４５２２を設けた積層構造のＥＬ層としている。そして、
正孔注入層４５２２の上には透明導電膜でなる陽極４５２３が設けられる。本実施例の場
合、発光層４５１９で生成された光は上面側に向かって（ＴＦＴの上方に向かって）放射
されるため、陽極は透光性でなければならない。透明導電膜としては酸化インジウムと酸
化スズとの化合物や酸化インジウムと酸化亜鉛との化合物を用いることができるが、耐熱
性の低い発光層や正孔注入層を形成した後で形成するため、可能な限り低温で成膜できる
ものが好ましい。
【０１３５】
陽極４５２３まで形成された時点でＥＬ素子４５１０が完成する。なお、ここでいうＥ
Ｌ素子４５１０とは、画素電極（陰極）４５１７と、発光層４５１９と、正孔注入層４５
２２及び陽極４５２３で形成された保持容量とを指す。図１１（Ａ）に示すように画素電
極４５１７は画素の面積にほぼ一致するため、画素全体がＥＬ素子として機能する。従っ
て、発光の利用効率が非常に高く、明るい画像表示が可能となる。
【０１３６】
ところで、本実施例では、陽極４５２３の上にさらに第２のパッシベーション膜４５２
４を設けている。第２のパッシベーション膜４５２４としては窒化珪素膜または窒化酸化
珪素膜が好ましい。この目的は、外部とＥＬ素子とを遮断することであり、ＥＬ材料の酸
化による劣化を防ぐ意味と、ＥＬ材料からの脱ガスを抑える意味との両方を併せ持つ。こ
れによりＥＬ表示装置の信頼性が高められる。
【０１３７】
以上のように本実施例において説明してきたＥＬ表示パネルは図９のような構造の画素
からなる画素部を有し、オフ電流値の十分に低いスイッチング用ＴＦＴと、ホットキャリ
ア注入に強いＥＬ駆動用ＴＦＴとを有する。従って、高い信頼性を有し、且つ、良好な画
像表示が可能なＥＬ表示パネルが得られる。
【実施例８】
【０１３８】
本実施例では、実施例７に示した画素部において、ＥＬ素子４５１０の構造を反転させ
た構造について説明する。説明には図１１を用いる。なお、図９の構造と異なる点はＥＬ
素子の部分とＥＬ駆動用ＴＦＴだけであるので、その他の説明は省略することとする。
【０１３９】
図１１において、ＥＬ駆動用ＴＦＴ４５０３は公知の方法で形成されたｐチャネル型Ｔ
ＦＴを用いる。
【０１４０】
本実施例では、画素電極（陽極）４５２５として透明導電膜を用いる。具体的には酸化
インジウムと酸化亜鉛との化合物でなる導電膜を用いる。勿論、酸化インジウムと酸化ス
ズとの化合物でなる導電膜を用いても良い。
【０１４１】
そして、絶縁膜でなるバンク４５２６及びタップ４５２７が形成された後、溶液塗布に
よりポリビニルカルバゾールでなる発光層４５２８が形成される。その上にはカリウムア
セチルアセトネート（ａｃａｃＫと表記される）でなる電子注入層４５２９、アルミニウ
ム合金でなる陰極４５３０が形成される。この場合、陰極４５３０がパッシベーション膜
としても機能する。こうしてＥＬ素子４５３１が形成される。
【０１４２】
本実施例において説明した構造を有するＥＬ画素の場合、発光層４５２８で発生した光
は、矢印で示されるようにＴＦＴが形成された基板の方に向かって放射される。
【実施例９】
【０１４３】
本実施例では、図１０（Ｂ）に示した回路図とは異なる構造の画素とした場合の例につ
いて図１２（Ａ）〜（Ｃ）に示す。なお、本実施例において、３８０１はスイッチング用
ＴＦＴ３８０２のソース配線を兼ねているソース信号線、３８０３はスイッチング用ＴＦ
Ｔ３８０２のゲート電極を兼ねているゲート信号線、３８０４はＥＬ駆動用ＴＦＴ、３８
０５は保持容量、３８０６、３８０８は電流供給線、３８０７はＥＬ素子とする。
【０１４４】
図１２（Ａ）は、隣接する２つの画素間で電流供給線３８０６を共通とした場合の例で
ある。即ち、隣接する２つの画素が電流供給線３８０６を中心に線対称となるように形成
されている点に特徴がある。この場合、電流供給線の本数を減らすことができるため、画
素部をさらに高精細化することができる。
【０１４５】
また、図１２（Ｂ）は、電流供給線３８０８をゲート信号線３８０３と平行に設けた場
合の例である。なお、図１２（Ｂ）では電流供給線３８０８とゲート信号線３８０３とが
重ならないように設けた構造となっているが、両者が異なる層に形成される配線であれば
、絶縁膜を介して重なるように設けることもできる。
この場合、電流供給線３８０８とゲート信号線３８０３とで専有面積を共有させることが
できるため、画素部をさらに高精細化することができる。
【０１４６】
また、図１２（Ｃ）は、図１２（Ｂ）の構造と同様に電流供給線３８０８をゲート信号
線３８０３と平行に設け、さらに、２つの画素を電流供給線３８０８を中心に線対称とな
るように形成する点に特徴がある。また、電流供給線３８０８をゲート信号線３８０３の
いずれか一方と重なるように設けることも有効である。この場合、電流供給線の本数を減
らすことができるため、画素部をさらに高精細化することができる。
【実施例１０】
【０１４７】
実施例７に示した図１０（Ａ）、１０（Ｂ）ではＥＬ駆動用ＴＦＴ４５０３のゲート電
極にかかる電圧を保持するために保持容量４５１１を設ける構造としているが、保持容量
４５１１を省略することも可能である。実施例７の場合、ＥＬ駆動用ＴＦＴ４５０３とし
て公知の方法で形成されたｎチャネル型ＴＦＴを用いているため、ゲート絶縁膜を介して
ゲート電極に重なるように設けられたＧＯＬＤ領域を有している。この重なり合った領域
には一般的にゲート容量と呼ばれる寄生容量が形成されるが、本実施例ではこの寄生容量
を保持容量４５１１の代わりとして積極的に用いる点に特徴がある。
【０１４８】
この寄生容量のキャパシタンスは、上記ゲート電極とＧＯＬＤ領域とが重なり合った面
積によって変化するため、その重なり合った領域に含まれるＧＯＬＤ領域の長さによって
決まる。
【０１４９】
また、実施例９に示した図１２（Ａ）、（Ｂ）、（Ｃ）の構造においても同様に、保持
容量３８０５を省略することは可能である。
【実施例１１】
【０１５０】
本実施例においては、実施例１〜１０で説明した電子装置の作成方法例として、画素部
のスイッチング素子であるＥＬ駆動用ＴＦＴと、画素部の周辺に設けられる駆動回路（ソ
ース信号線駆動回路、ゲート信号線駆動回路等）のＴＦＴを同一基板上に作成する方法に
ついて工程に従って詳細に説明する。但し、説明を簡単にするために、駆動回路部として
はその基本構成回路であるＣＭＯＳ回路と、画素部としてはスイッチング用ＴＦＴとＥＬ
駆動用ＴＦＴとを図示することにする。
【０１５１】
図１３を参照する。基板５００１には、例えばコーニング社の１７３７ガラス基板に代
表される無アルカリガラス基板を用いた。そして、基板５００１のＴＦＴが形成される表
面に、下地膜５００２をプラズマＣＶＤ法やスパッタ法で形成した。下地膜５００２は、
窒化シリコン膜を２５〜１００［nm］、ここでは５０［nm］の厚さに、酸化シリコン膜を
５０〜３００［nm］、ここでは１５０［nm］
の厚さに積層形成（特に図示せず）した。また、下地膜５００２は、窒化シリコン膜や窒
化酸化シリコン膜のみを用いても良い。
【０１５２】
次に、この下地膜５００２の上に、５０［nm］の厚さの非晶質シリコン膜をプラズマＣ
ＶＤ法で形成した。非晶質シリコン膜は含有水素量にもよるが、好ましくは４００〜５５
０［℃］で数時間加熱して脱水素処理を行い、含有水素量を５［atom％］以下として、結
晶化の工程を行うことが望ましい。また、非晶質シリコン膜をスパッタ法や蒸着法などの
他の作成方法で形成しても良いが、膜中に含まれる酸素、窒素などの不純物元素の含有量
を十分低減させておくことが望ましい。
【０１５３】
ここで、下地膜と非晶質シリコン膜とはいずれもプラズマＣＶＤ法で作成されるもので
あり、このとき下地膜と非晶質シリコン膜を真空中で連続して形成しても良い。この連続
形成を行うと、下地膜を形成後、当前記下地膜の表面が大気雰囲気に曝されることを回避
できるため、下地膜表面の汚染を防ぐことが可能となり、作成されるＴＦＴの特性バラツ
キを低減させることができる。
【０１５４】
非晶質シリコン膜を結晶化する工程は、公知のレーザー結晶化技術または熱結晶化の技
術を用いれば良い。本実施例では、パルス発振型のＫｒＦエキシマレーザー光を線状に集
光して非晶質シリコン膜に照射して結晶質シリコン膜を形成した。
【０１５５】
なお、本実施例では半導体層の形成に非晶質シリコン膜をレーザーあるいは熱により結
晶化するという方法を用いているが、微結晶シリコン膜を用いても構わないし、直接結晶
質シリコン膜を成膜しても良い。
【０１５６】
こうして形成された結晶質シリコン膜をパターニングして、島状の半導体層５００３、
５００４、５００５、５００６が形成された。
【０１５７】
次に、島状の半導体層５００３、５００４、５００５、５００６を覆って、酸化シリコ
ンまたは窒化シリコンを主成分とするゲート絶縁膜５００７を形成した。ゲート絶縁膜５
００７は、プラズマＣＶＤ法でＮ2ＯとＳｉＨ4を原料とした窒化酸化シリコン膜を１０〜
２００［nm］、好ましくは５０〜１５０［nm］の厚さで形成すれば良い。本実施例におい
ては、１００［nm］の厚さに形成した。
【０１５８】
そして、ゲート絶縁膜５００７の表面に第１のゲート電極となる第１の導電膜５００８
と、第２のゲート電極となる第２の導電膜５００９とを形成した。第１の導電膜５００８
はＳｉ、Ｇｅから選ばれた一種の元素、またはこれらの元素を主成分とする半導体膜で形
成すれば良い。また、第１の導電膜５００７の厚さは５〜５０［nm］、好ましくは１０〜
３０［nm］とする必要がある。本実施例においては、２０［nm］の厚さでＳｉ膜を形成し
た。
【０１５９】
第１の導電膜として使用する半導体膜にはｎ型あるいはｐ型の導電型を付与する不純物
元素が添加されていても良い。この半導体膜の作成法は公知の方法に従えば良く、例えば
、減圧ＣＶＤ法で基板温度を４５０〜５００［℃］として、ジシラン（Ｓｉ2Ｈ6）を２５
０［sccm］、ヘリウム（Ｈｅ）を３００［sccm］導入して作成することができる。このと
き同時に、Ｓｉ2Ｈ6に対してＰＨ3を０．１〜２［％］混入させてｎ型の半導体膜を形成
しても良い。
【０１６０】
第２のゲート電極となる第２の導電膜は、エッチングで選択比のとれる導電性材料、あ
るいはこれらを主成分とする化合物で形成すれば良い。これはゲート電極の電気抵抗を下
げるために考慮されるものであり、例えば、Ｍｏ−Ｗ化合物を用いても良い。ここでは、
Ｔａを使用し、スパッタ法で、２００〜１０００［nm］、代表的には４００［nm］の厚さ
に形成した。（図１３（Ａ））
【０１６１】
次に公知のパターニング技術を使ってレジストマスクを形成し、第２の導電膜５００９
をエッチングして第２のゲート電極を形成する工程を行った。第２の導電膜５００９はＴ
ａ膜で形成されているので、ドライエッチング法を用いて行った。ドライエッチングの条
件として、Ｃｌ2を８０［sccm］導入して１００［mTorr］、５００［Ｗ］の高周波電力を
投入して行った。そして、図１２（Ｂ）に示すように第２のゲート電極５０１０、５０１
１、５０１２、５０１３、５０１４および配線５５０１を形成した。
【０１６２】
エッチング後に残渣が確認された場合は、ＳＰＸ洗浄液やＥＫＣなどの溶液で洗浄する
ことにより除去すればよい。
【０１６３】
また、第２の導電膜５００９はウエットエッチング法で除去しても良い。例えば、Ｔａ
の場合、フッ酸系のエッチング液を用いて容易に除去することができる。
【０１６４】
そして、ｎ型を付与する第１の不純物元素を添加する工程を行った。この工程は第２の
不純物領域を形成するための工程である。本実施例においては、フォスフィン（ＰＨ3）
を用いたイオンドープ法で行った。この工程では、ゲート絶縁膜５００７と第１の導電膜
５００８を通してその下の半導体層にリン（Ｐ）を添加するために、加速電圧は８０［ke
V］と高めに設定する必要がある。半導体層に添加されるリンの濃度は、１×１０16〜１
×１０19［atoms/cm3］の範囲にするのが好ましく、ここでは１×１０18［atoms/cm3］と
した。そして、半導体層にリンが添加された領域５０１５、５０１６、５０１７、５０１
８、５０１９、５０２０、５０２１、５０２２、５０２３が形成された。(図１３（Ｂ）)
【０１６５】
このとき、第１の導電膜５００８において、第２のゲート電極５０１０、５０１１、５
０１２、５０１３、５０１４および配線５５０１と重ならない領域にもリンが添加された
。この領域のリン濃度は特に規定されるものではないが、第１の導電膜の抵抗率を下げる
効果が得られた。
【０１６６】
次にｎチャネル型ＴＦＴを形成する領域をレジストマスク５０２４、５０２５で覆って
、第１の導電膜５００８の一部を除去する工程を行った。本実施例においては、ドライエ
ッチング法により行う。第１の導電膜５００８はＳｉであり、ドライエッチングの条件と
して、ＣＦ4を５０[sccm]、Ｏ2を４５[sccm]導入して５０[mTorr]、で２００［Ｗ］の高
周波電力を投入して行った。その結果、レジストマスク５０２４、５０２５および第2の
ゲート導電膜に覆われている部分の第１の導電膜５０２６が残った。
【０１６７】
そして、ｐチャネル型ＴＦＴが形成される領域に、ｐ型を付与する第３の不純物元素を
添加する工程を行った。ここではジボラン（Ｂ2Ｈ6）を用いてイオンドープ法により添加
した。ここでも加速電圧を８０［keV］として、２×１０20［atoms/cm3］の濃度にボロン
を添加した。そして、ボロンが高濃度に添加された第３の不純物領域５０２７、５０２８
、５０２９、５０３０が形成された。 (図１３（Ｃ）)
【０１６８】
図１４を参照する。第３の不純物元素の添加を行った後、レジストマスク５０２４、５
０２５を完全に除去して、再度レジストマスク５０３１、５０３２、５０３３、５０３４
、５０３５、５５０２を形成した。そして、レジストマスク５０３１、５０３３、５０３
４を用いて第１の導電膜をエッチングし、新たに第１の導電膜５０３６、５０３７、５０
３８を形成した。（図１４（Ａ））
【０１６９】
そして、ｎ型を付与する第２の不純物元素を添加する工程を行った。本実施例において
は、フォスフィン（ＰＨ3）を用いたイオンドープ法で行った。この工程でも、ゲート絶
縁膜５００７を通してその下の半導体層にリンを添加するために、加速電圧は８０［keV
］と高めに設定している。そして、リンが添加された領域５０３９、５０４０、５０４１
、５０４２、５０４３が形成された。この領域のリンの濃度はｎ型を付与する第１の不純
物元素を添加する工程と比較して高濃度であり、１×１０19〜１×１０21［atoms/cm3］
とするのが好ましく、本実施例においては１×１０20［atoms/cm3］とした。（図１４（
Ａ））
【０１７０】
さらに、レジストマスク５０３１、５０３２、５０３３、５０３４、５０３５、５５０
２を除去して、新たにレジストマスク５０４４、５０４５、５０４６、５０４７、５０４
８、５５０３を形成し、第１の導電膜のエッチングを行った。
この工程において、ｎチャネル型ＴＦＴに形成されるレジストマスク５０４４、５０４６
、５０４７のチャネル長方向の長さはＴＦＴの構造を決める上で重要である。レジストマ
スク５０４４、５０４６、５０４７は第１の導電膜５０３６、５０３７、５０３８の一部
を除去する目的で設けられるものであり、このレジストマスクの長さにより、第２の不純
物領域が第１の導電膜と重なる領域と重ならない領域を、ある範囲で自由に決めることが
できる。（図１４（Ｂ））
【０１７１】
そして図１４（Ｃ）に示すように第１のゲート電極５０４９、５０５０、５０５１が形
成された。
【０１７２】
以上の工程で、ＣＭＯＳ回路のｎチャネル型ＴＦＴにはチャネル形成領域５０５２、第
１の不純物領域５０５３、５０５４、第２の不純物領域５０５５、５０５６が形成された
。ここで、第２の不純物領域は、ゲート電極と重なる領域（ＧＯＬＤ領域）５０５５ａ、
５０５６ａと、ゲート電極と重ならない領域（ＬＤＤ領域）５０５５ｂ、５０５６ｂがそ
れぞれ形成されている。そして、第１の不純物領域５０５３はソース領域として、第１の
不純物領域５０５４はドレイン領域となる。
【０１７３】
ｐチャネル型ＴＦＴは、同様にクラッド構造のゲート電極が形成され、チャネル形成領
域５０５７、第３の不純物領域５０５８、５０５９が形成された。そして、第３の不純物
領域５０５９はソース領域、第３の不純物領域５０５８はドレイン領域となる。
【０１７４】
画素部のスイッチング用ｎチャネル型ＴＦＴはマルチゲートであり、チャネル形成領域
５０６０、５０６１と第１の不純物領域５０６２、５０６３、５０６４と第２の不純物領
域５０６５、５０６６、５０６７、５０６８が形成された。ここで第２の不純物領域は、
ゲート電極と重なる領域５０６５ａ、５０６６ａ、５０６７ａ、５０６８ａおよびゲート
電極と重ならない領域５０６５ｂ、５０６６ｂ、５０６７ｂ、５０６８ｂとが形成された
。
【０１７５】
また、ＥＬ駆動用ｐチャネル型ＴＦＴは、ＣＭＯＳ回路におけるｐチャネル型ＴＦＴと
同様の構造をとり、チャネル形成領域５０６９と第３の不純物領域５０７０、５０７１が
形成される。第３の不純物領域５０７０はソース領域、第３の不純物領域５０７１はドレ
イン領域となる。（図１４（Ｃ））
【０１７６】
続いて、窒化シリコン膜５５０４、第１の層間絶縁膜５０７２を形成する工程を行った
。最初に窒化シリコン膜５５０４を５０［nm］の厚さに成膜した。窒化シリコン膜５５０
４はプラズマＣＶＤ法で形成され、ＳｉＨ4を５［sccm］、ＮＨ3を４０［sccm］、Ｎ2を
１００［sccm］導入して０．７［Torr］、３００［Ｗ］の高周波電力を投入して行った。
次に、第１の層間絶縁膜５０７２を形成した。第１の層間絶縁膜５０７２としては、珪素
を含む絶縁膜を単層で用いるか、その中で組み合わせた積層膜を用いれば良い。また、膜
厚は４００［nm］〜１．５［μm］とすれば良い。本実施例では、２００［nm］厚の窒化
酸化珪素膜の上に８００［nm］厚の酸化珪素膜を積層（図示せず）した構造としている。
【０１７７】
さらに、３〜１００［％］の水素を含む雰囲気中で、３００〜４５０［℃］で１〜１２
時間の熱処理を行い水素化処理を行った。この工程は熱的に励起された水素により半導体
膜の不対結合手を水素終端する工程である。水素化の他の手段として、プラズマ水素化（
プラズマにより励起された水素を用いる）を行っても良い。
【０１７８】
なお、水素化処理は第１の層間絶縁膜５０７２を形成する間に入れても良い。
即ち、２００［nm］厚の窒化酸化珪素膜を形成した後で上記のように水素化処理を行い、
その後で残り８００［nm］厚の酸化珪素膜を形成しても構わない。
【０１７９】
次に、第１の層間絶縁膜５０７２に対してコンタクトホールを形成し、ソース配線５０
７３、５０７５、５０７６、５０７８と、ドレイン配線５０７４、５０７７、５０７９を
形成した。なお、本実施例ではこの電極を、Ｔｉ膜を１００［nm］、Ｔｉを含むアルミニ
ウム膜を３００［nm］、Ｔｉ膜１５０［nm］をスパッタ法で連続形成した３層構造（図示
せず）の積層膜としているが、勿論、他の導電膜でも良い。
【０１８０】
次に、５０〜５００［nm］（代表的には２００〜３００［nm］）の厚さで第１のパッシ
ベーション膜５０８０を形成した。本実施例では第１のパッシベーション膜５０８０とし
て３００［nm］厚の窒化酸化珪素膜を用いている。これは窒化珪素膜で代用しても良い。
なお、窒化酸化珪素膜の形成に先立ってＨ2、ＮＨ3等水素を含むガスを用いてプラズマ処
理を行うことは有効である。この前処理により励起された水素が第１の層間絶縁膜５０７
２に供給され、熱処理を行うことで、第１のパッシベーション膜５０８０の膜質が改善さ
れた。それと同時に、第１の層間絶縁膜５０７２に添加された水素が下層側に拡散するた
め、効果的に活性層を水素化することができた。（図１５（Ａ））
【０１８１】
次に、有機樹脂からなる第２の層間絶縁膜５０８１を形成した。有機樹脂としてはポリ
イミド、ポリアミド、アクリル、ＢＣＢ（ベンゾシクロブテン）等を使用することができ
る。特に、第２の層間絶縁膜５０８１は平坦化の意味合いが強いので、平坦性に優れたア
クリルが好ましい。本実施例ではＴＦＴによって形成される段差を十分に平坦化しうる膜
厚でアクリル膜を形成した。好ましくは１〜５［μm］（さらに好ましくは２〜４［μm］
）とすれば良い。
【０１８２】
次に、第２の層間絶縁膜５０８１及び第１のパッシベーション膜５０８０にドレイン配
線５０７９に達するコンタクトホールを形成し、画素電極５０８２を形成した。本実施例
では画素電極５０８２として酸化インジウムに１０〜２０［wt％］の酸化亜鉛を添加した
透明導電膜を１２０［nm］の厚さに形成した。（図１５（Ｂ））
【０１８３】
次に、図１６に示すように、樹脂材料でなるバンク５０８３およびタップ５５０５を形
成した。バンク５０８３は１〜２［μm］厚のアクリル膜またはポリイミド膜をパターニ
ングして形成すれば良い。このバンク５０８３は画素と画素との間にストライプ状に形成
される。本実施例ではソース配線５０７６上に沿って形成するが配線５５０１上に沿って
形成しても良い。なおバンク５０８３を形成している樹脂材料に顔料等を混ぜ、バンク５
０８３を遮蔽膜として用いても良い。
【０１８４】
次に、ＥＬ層５０８４及び陰極（ＭｇＡｇ電極）５０８５を、真空蒸着法を用いて大気
解放しないで連続形成した。なお、ＥＬ層５０８４の膜厚は８０〜２００［nm］（典型的
には１００〜１２０［nm］）、陰極５０８５の厚さは１８０〜３００［nm］（典型的には
２００〜２５０［nm］）とすれば良い。なお、本実施例では一画素しか図示されていない
が、このとき同時に赤色に発光するＥＬ層、緑色に発光するＥＬ層及び青色に発光するＥ
Ｌ層を形成した。
【０１８５】
この工程では、赤色に対応する画素、緑色に対応する画素及び青色に対応する画素に対
して順次ＥＬ層５０８４及び陰極５０８５を形成した。但し、ＥＬ層５０８４は溶液に対
する耐性に乏しいためフォトリソグラフィ技術を用いずに各色個別に形成しなくてはなら
ない。そこでメタルマスクを用いて所望の画素以外を隠し、必要箇所だけ選択的にＥＬ層
５０８４及び陰極５０８５を形成するのが好ましい。
【０１８６】
即ち、まず赤色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて
赤色発光のＥＬ層及び陰極を選択的に形成する。次いで、緑色に対応する画素以外を全て
隠すマスクをセットし、そのマスクを用いて緑色発光のＥＬ層及び陰極を選択的に形成す
る。次いで、同様に青色に対応する画素以外を全て隠すマスクをセットし、そのマスクを
用いて青色発光のＥＬ層及び陰極を選択的に形成する。なお、ここでは全て異なるマスク
を用いるように記載しているが、同じマスクを使いまわしても構わない。また、全画素に
ＥＬ層及び陰極を形成するまで真空を破らずに処理することが好ましい。
【０１８７】
なお、本実施例ではＥＬ層５０８４を発光層のみからなる単層構造としているが、ＥＬ
層は発光層の他に正孔輸送層、正孔注入層、電子輸送層、電子注入層等を有していても構
わない。このように組み合わせは既に様々な例が報告されており、そのいずれの構成を用
いても構わない。ＥＬ層５０８４としては公知の材料を用いることができる。公知の材料
としては、駆動電圧を考慮すると有機材料を用いるのが好ましい。また、本実施例ではＥ
Ｌ素子の陰極としてＭｇＡｇ電極を用いた例を示すが、公知の他の材料を用いても良い。
【０１８８】
最後に、第２のパッシベーション膜５０８６を形成する。こうして図１６に示すような
構造のアクティブマトリクス基板が完成した。なお、バンク５０８３を形成した後、第２
のパッシベーション膜５０８６を形成するまでの工程をマルチチャンバー方式（またはイ
ンライン方式）の薄膜形成装置を用いて、大気解放せずに連続的に処理することは有効で
ある。
【０１８９】
ところで、本実施例のアクティブマトリクス基板は、画素部だけでなく駆動回路部にも
最適な構造のＴＦＴを配置することにより、非常に高い信頼性を示し、動作特性も向上し
うる。また結晶化工程においてＮｉ等の金属触媒を添加し、結晶性を高めることも可能で
ある。それによって、ソース信号線駆動回路の駆動周波数を１０［ＭＨｚ］以上にするこ
とが可能である。
【０１９０】
まず、極力動作速度を落とさないようにホットキャリア注入を低減させる構造を有する
ＴＦＴを、駆動回路部を形成するＣＭＯＳ回路のｎチャネル型ＴＦＴとして用いる。なお
、ここでいう駆動回路としては、シフトレジスタ、バッファ、レベルシフタ、線順次駆動
におけるラッチ、点順次駆動におけるトランスミッションゲートなどが含まれる。
【０１９１】
本実施例の場合、図１４（Ｃ）、図１６に示すように、ｎチャネル型ＴＦＴの活性層は
、ソース領域５０５３、ドレイン領域５０５４、ＧＯＬＤ領域５０５５ａ、５０５６ａ、
ＬＤＤ領域５０５５ｂ、５０５６ｂ及びチャネル形成領域５０５２を含み、ＧＯＬＤ領域
５０５５ａ、５０５６ａはゲート絶縁膜を介してゲート電極５０４９と重なっている。
【０１９２】
また、ＣＭＯＳ回路のｐチャネル型ＴＦＴは、ホットキャリア注入による劣化が殆ど気
にならないので、特にＬＤＤ領域を設けなくても良い。勿論、ｎチャネル型ＴＦＴと同様
にＬＤＤ領域を設け、ホットキャリア対策を講じることも可能である。
【０１９３】
その他、駆動回路において、チャネル形成領域を双方向に電流が流れるようなＣＭＯＳ
回路、即ち、ソース領域とドレイン領域の役割が入れ替わるようなＣＭＯＳ回路が用いら
れる場合、ＣＭＯＳ回路を形成するｎチャネル型ＴＦＴは、チャネル形成領域の両サイド
にチャネル形成領域を挟む形でＬＤＤ領域を形成することが好ましい。このような例とし
ては、点順次駆動に用いられるトランスミッションゲートなどが挙げられる。また駆動回
路において、オフ電流値を極力低く抑える必要のあるＣＭＯＳ回路が用いられる場合、Ｃ
ＭＯＳ回路を形成するｎチャネル型ＴＦＴは、ＬＤＤ領域の一部がゲート絶縁膜を介して
ゲート電極と重なる構成を有していることが好ましい。このような例としては、やはり、
点順次駆動に用いられるトランスミッションゲートなどが挙げられる。
【０１９４】
なお、実際には図１６の状態まで完成したら、さらに外気に曝されないように、気密性
が高く、脱ガスの少ない保護フィルム（ラミネートフィルム、紫外線硬化樹脂フィルム等
）や透光性のシーリング材でパッケージング（封入）することが好ましい。その際、シー
リング材の内部を不活性雰囲気にしたり、内部に吸湿性材料（例えば酸化バリウム）を配
置したりするとＥＬ素子の信頼性が向上する。
【０１９５】
また、パッケージング等の処理により気密性を高めたら、基板上に形成された素子又は
回路から引き回された端子と外部信号端子とを接続するためのＦＰＣを取り付けて製品と
して完成する。このような出荷できる状態にまでした状態を本明細書中ではＥＬディスプ
レイ（またはＥＬモジュール）をという。
【実施例１２】
【０１９６】
本実施例においては，本発明の駆動方法を実施するための回路構成について説明する。
【０１９７】
図１７を参照する。図１７（Ａ）は本発明のゲート信号線の複数交互選択を行うための
、ゲート信号線駆動回路に関する回路構成を示している。本実施例では簡単のため、例と
してゲート信号線選択期間を２つのサブゲート信号線選択期間に分割して駆動する場合に
ついての説明を行う。画素部１７５３の両側に、ゲート信号線駆動回路１７５２を配置し
、各ゲート信号線駆動回路のバッファ出力から画素部１７５３に至るまでの間に、スイッ
チ回路１７５４、１７５５を設ける。スイッチ回路１７５４、１７５５の構成例を、図１
７（Ｂ）（Ｃ）に示す。
【０１９８】
スイッチ回路１７５４、１７５５には、ゲート信号線選択タイミング切り替え信号が、１
本あるいは複数の信号線を介して入力される。図１７（Ａ）においては、ピン１１、１２
より各ゲート信号線駆動回路内のスイッチ回路へと入力されているが、一方のスイッチ回
路に入力されるゲート信号線選択タイミング切り替え信号を、インバータを用いて反転し
て他方に入力されるようにしても良い。これにより、スイッチ回路１７５４、１７５５は
排他的に動作し、両方が同時に開くことのないように制御され、一方のスイッチ回路１７
５４は前半のサブゲート信号線選択期間中に開き、もう一方のスイッチ回路１７５５は後
半のサブゲート信号線選択期間中に開くことで、２つのサブゲート信号線選択期間につい
て正常にゲート信号線の選択が行われる。
【０１９９】
図１８を参照する。図１８は本発明のゲート信号線の複数交互選択を行う場合に用いる
ソース信号線駆動回路に関する回路構成を示している。
【０２００】
図１８（Ａ）は従来と同様の構成のソース信号線駆動回路を用いた例を示す図である。
シフトレジスタ回路（ＳＲ）には、ピン２１、２２よりクロック信号が、ピン２３よりス
タートパルスが入力され、順次パルスを出力する。これが第１のラッチパルスとなる。第
１のラッチ回路（ＬＡＴ１）には、ピン２４よりデジタル映像信号が入力され、第１のラ
ッチパルスのタイミングに従ってデジタル映像信号の保持を行う。続いて、水平帰線期間
内に第２のラッチパルスがピン２５より入力されると、第１のラッチ回路で保持されてい
たデジタル映像信号は、一斉に第２のラッチ回路（ＬＡＴ２）へと転送され、線順次で画
素にデジタル映像信号が書き込まれる。続いて次のゲート信号線選択期間の前半と後半で
、それぞれ画素への書き込みおよび点灯が行われる。
【０２０１】
このとき、ゲート信号線選択期間が２つのサブゲート信号線選択期間を有する場合、ソ
ース信号線側では、１ゲート信号線選択期間内の前半および後半の２つのサブゲート信号
線選択期間に書き込む信号のサンプリングおよびラッチを完了するため、ソース信号線駆
動回路の動作クロック周波数を２倍にする必要がある。これを図２９、図３０を参照して
説明する。
【０２０２】
図２９は通常の時間階調方式におけるタイミングチャートである。本図はＶＧＡ、４ビ
ット階調、フレーム周波数６０［Ｈｚ］の場合（１秒間に６０フレームの表示を行う）に
ついて示している。以下に説明を記す。
【０２０３】
１表示領域分の画像が完全に表示される期間を１フレームと呼ぶ。１フレーム期間は、
図１〜５に示したように、複数のサブフレーム期間を有し、１サブフレーム期間はそれぞ
れがアドレス（書き込み）期間（Ｔａn：ｎ＝１、２、・・・）とサステイン（点灯）期
間（Ｔｓn：ｎ＝１、２、・・・）を有する。１フレーム期間が有するサブフレーム期間
の数は、表示する階調のビット数に等しく、ｎビットの階調を表現するには、サステイン
（点灯）期間の長さを、Ｔｓ1：Ｔｓ2：・・・Ｔｓn-1：Ｔｓn＝２n-1：２n-2：・・・：
２1：２0とし、点灯期間の長さで輝度を制御する。図２９においては４ビット階調である
ので、Ｔｓ1：Ｔｓ2：Ｔｓ3：Ｔｓ4＝２3：２2：２1：２0となる。
【０２０４】
アドレス（書き込み）期間は４８２（４８０段＋ダミー２段とする場合）段のゲート信
号線選択期間（水平期間）を有する。１ゲート信号線選択期間の前半の、ドットデータサ
ンプリング期間で、１水平期間分のデータが順番に第１のラッチ回路に保持される。その
後のラインデータラッチ期間で、１水平期間分のデータが一斉に第２のラッチ回路に転送
される。
【０２０５】
図３０は、図１７、図１８（Ａ）に示した回路を用いて、本発明の駆動方法を実施する
ためのタイミングチャートを示している。１フレーム期間は図２９と同様、表示ビット数
分のサブフレーム期間を有するが、本発明の駆動方法を用いる場合、１つのゲート信号線
選択期間が複数（本実施例においては２つ）のサブゲート信号線選択期間を有し、あるサ
ブゲート信号線選択期間で書き込みを行っている間、その直前のサブゲート信号線選択期
間で書き込みの行われた画素は既に点灯を開始しているため、アドレス（書き込み）期間
とサステイン（点灯）期間は見かけ上分離していないことになる。
【０２０６】
本例では、１ゲート信号線選択期間（水平期間）を２つのサブゲート信号線選択期間に
分割している。よって、１つのソース信号線駆動回路が、１水平期間内に前半および後半
のサブゲート信号線選択期間の各々の期間に書き込む信号のサンプリングおよびラッチを
完了しなければならない。すなわち、図３０に示すように、ドットデータサンプリング期
間およびデータラッチ期間は、図２９の場合と比較して半分の長さとなることがわかる。
故に、本実施例で示したソース信号線駆動回路を用いて本発明の駆動方法を実施するには
、ソース信号線駆動回路の動作クロック周波数を２倍とする必要が生ずる。
【０２０７】
図１８（Ｂ）は、画素マトリクスの両側に２組のソース信号線駆動回路を配置する例で
ある。本例で説明する回路は、第２のラッチ回路と画素部との間にスイッチ回路１８５４
、１８５５を有する。シフトレジスタ回路、第１のラッチ回路、第２のラッチ回路の一連
の動作は図１８（Ａ）と同様であるので説明を省略するが、２つのソース信号線駆動回路
の内、一方は前半のサブゲート信号線選択期間内の書き込みを担当し、他方は後半のサブ
ゲート信号線選択期間内の書き込みを担当する。ゲート信号線駆動回路１８５２に関して
は、図１７に示したものを用いれば良い。
【０２０８】
スイッチ回路１８５４、１８５５には、ラッチ出力切り替え信号が、１本あるいは複数
の信号線を介して入力される。図１８（Ｂ）では、ピン３１、３２よりそれぞれ入力され
るように示しているが、一方のスイッチ回路に入力されるラッチ出力切り替え信号を、イ
ンバータを通して反転させて他方に入力しても良い。
つまり、スイッチ回路１８５４、１８５５は排他的に動作し、両方が同時に開くことのな
いように制御され、一方のスイッチ回路１８５４は前半のサブゲート信号線選択期間中に
信号を書き込む期間に開き、もう一方のスイッチ回路１８５５は後半のサブゲート信号線
選択期間中に信号を書き込む期間に開く。この順序は逆でも同様の動作をする。このよう
な構成の回路を用いることで、ソース信号線駆動回路の駆動周波数を上げることなく、２
つのサブゲート信号線選択期間のそれぞれの期間に正常に画素への信号の書き込みを行う
ことができる。反面、画素マトリクスの両側に駆動回路が配置されるため、装置全体の占
有面積が拡大する点がある。
【０２０９】
図３１を参照する。図３１は図１７，図１８（Ｂ）に示した回路を用いて、本発明の駆
動方法を実施するためのタイミングチャートを示している。１フレーム期間を表示ビット
数分のサブフレーム期間を有し、さらにそのサブフレーム期間が４８２（４８０段＋ダミ
ー２段とする場合）段のゲート信号線選択期間（水平期間）を有する点は図３０と同様で
ある。
【０２１０】
ここで、図１８（Ｂ）に示したように、１本のソース信号線を複数（本実施例で示した
例では２個）のソース信号線駆動回路を用いて駆動し、スイッチ回路によりいずれかのソ
ース信号線駆動回路の信号をソース信号線に入力する場合には、図１８（Ａ）の回路と異
なり、異なるサブゲート信号線選択期間への書き込みを、各々のソース信号線駆動回路が
分担することで、並列処理を行うことができる。よって図３１に示すように、サブゲート
信号線選択期間の前半に書き込む分および後半に書き込む分について、それぞれが別のソ
ース信号線駆動回路によって、１水平期間内で並列にサンプリング・ラッチ動作を行うこ
とができるため、ソース信号線駆動回路の動作クロック周波数を上げることなく、図１８
（Ａ）に示した回路と同等の処理をすることが可能となる。
【０２１１】
なお、本実施例で示した回路におけるスイッチ回路は外部からの制御信号の入力によっ
て導通、非導通の状態をとれるものであればどのような構造を用いても良い。簡単な例で
は、ゲート信号線駆動回路にて用いたスイッチ回路（図１７（Ｂ）（Ｃ）に示したもの）
と同様のものを用いればよい。
【実施例１３】
【０２１２】
本実施例においては、実施例１２とは異なるソース信号線駆動回路の構成の例について
説明する。本実施例では簡単のため、例としてゲート信号線選択期間を２つのサブゲート
信号線選択期間に分割して駆動する場合についての説明を行う。
【０２１３】
図１９を参照する。図１９は２組のソース信号線駆動回路を、シフトレジスタ回路を共
通とすることにより画素マトリクスの片側に配置した場合の回路構成を示している。実施
例１２にて示した図１８（Ｂ）において、一方を第１のソース信号線駆動回路、他方を第
２のソース信号線駆動回路とすると、図１９（Ａ）では、シフトレジスタ回路（ＳＲ）を
共用して、シフトレジスタ回路、第１のラッチ回路Ａ（Ｌ１Ａ）、第２のラッチ回路Ａ（
Ｌ２Ａ）、スイッチ回路（ＳＷ）の流れで構成される部分が第１のソース信号線駆動回路
、シフトレジスタ回路、第１のラッチ回路Ｂ（Ｌ１Ｂ）、第２のラッチ回路Ｂ（Ｌ２Ｂ）
、スイッチ回路（ＳＷ）の流れで構成される部分が第２のソース信号線駆動回路に該当す
る。ゲート信号線駆動回路に関しては、図１７にて示したものを用いれば良い。
【０２１４】
回路の動作について説明する。シフトレジスタ回路に、ピン４１、４２よりクロック信
号が、ピン４３よりスタートパルスが入力され、第１のラッチ回路Ｌ１ＡおよびＬ１Ｂに
順番にパルスが出力される。これが第１のラッチパルスとなる。第１のラッチ回路Ｌ１Ａ
およびＬ１Ｂにはデジタルデータ信号１および２が、ピン４４より入力され、第１のラッ
チパルスに従って、順番にデータが書き込まれる。このとき、Ｌ１Ａ、Ｌ１Ｂは第１のラ
ッチパルスを共用するので、第１のソース信号線駆動回路と第２のソース信号線駆動回路
は同時に動作する。続いて、水平帰線期間中にピン４５より第２のラッチパルスが入力さ
れ、第１のラッチ回路Ｌ１Ａ、Ｌ１Ｂに書き込まれたデータが一斉に第２のラッチ回路Ｌ
２Ａ、Ｌ２Ｂにそれぞれ転送される。このとき、第１のソース信号線駆動回路からは、前
半のサブゲート信号線選択期間中に書き込みが行われるデータ（これをデータＡと表記す
る）が、Ｌ２Ａから出力され、第２のソース信号線駆動回路からは、後半のサブゲート信
号線選択期間中に書き込みが行われるデータ（これをデータＢと表記する）が、Ｌ２Ｂか
ら出力される。
【０２１５】
続いて、次のゲート信号線選択期間に、第２のラッチ回路と画素マトリクスとの間に配
置されたスイッチ回路１９５４は、１本あるいは複数の信号線を介してラッチ出力切り替
え信号が入力されることによって、データＡとデータＢのいずれかを選択して画素部に出
力し、信号の書き込みが行われる。このような回路を用いることにより、実施例１２で示
した回路例に比べて、回路の小面積化が可能となる。
【０２１６】
本実施例において示した回路も、２つのサブゲート信号線選択期間に書き込むそれぞれ
の信号を並列してサンプリング・ラッチすることが可能であり、ソース信号線駆動回路の
動作クロック周波数を上げることなく、図１８（Ａ）に示した回路と同等の処理をするこ
とが可能となる。
【０２１７】
なお、本実施例にて示した回路の構成については、シフトレジスタ回路、ラッチ回路は
従来のものをそのまま用いれば良く、スイッチ回路は複数入力（本実施例においては２入
力）のうち一方を選択して出力できるものであればどのような構造を用いても良い。また
本実施例におけるスイッチ回路１９５４の例を図１９（Ｂ）に示す。ここでは２入力１出
力のものに関して例を示したが、３入力以上の場合においてもスイッチを増やすことで基
本的に同様の回路を用いれば良い。
ただし、回路構成に関してはこの限りではない。
【実施例１４】
【０２１８】
本実施例においては、実施例１２の一部および実施例１３で示した回路とは異なる回路
構成の実施例について説明する。本実施例では簡単のため、例としてゲート信号線選択期
間を２つのサブゲート信号線選択期間に分割して駆動する場合についての説明を行う。
【０２１９】
図２０を参照する。図２０は図１９と同様、シフトレジスタ回路を２系統のラッチ回路
で共用することで片側にソース信号線駆動回路を集積した例を示している。本実施例にて
示している回路は、シフトレジスタ回路と第１のラッチ回路との間に２入力型ＮＡＮＤ回
路を有している点に特徴がある。この２入力型ＮＡＮＤ回路を、第１のラッチ回路Ｌ１Ａ
に出力線が接続されているものをＮＡＮＤ−Ａ、第１のラッチ回路Ｌ１Ｂに出力線が接続
されているものをＮＡＮＤ−Ｂと表記する。本実施例で示した駆動回路においても、実施
例１３と同様、２つのソース信号線駆動回路を、シフトレジスタ回路を共用として一体化
した形態であり、それぞれ、第１のソース信号線駆動回路、第２のソース信号線駆動回路
とする。
また、ゲート信号線駆動回路に関しては、実施例１３と同様、図１７にて示したものを用
いれば良い。
【０２２０】
回路の動作について説明する。シフトレジスタ回路にはピン４１、４２よりクロック信
号（これを以後、第１のクロック信号とする）が、ピン４３よりスタートパルスが入力さ
れ、順番にパルスが出力される。続いてこのパルスは、ＮＡＮＤ回路の２入力端子のうち
の一方に入力される。ＮＡＮＤ−Ａの残る一方の入力端子には、シフトレジスタ回路に入
力されている第１のクロック信号の２倍の周波数を有する信号（これを以後、第２のクロ
ック信号と表記する）が入力され、ＮＡＮＤ−Ｂの残る一方の入力端子には、第２のクロ
ック信号の反転信号が入力される。これにより、第１のラッチ回路Ｌ１Ａ、Ｌ１Ｂには、
シフトレジスタ回路からの出力パルスの半分のパルス幅を有するパルスが入力される。こ
のとき、Ｌ１Ａに入力されるパルスは、前記シフトレジスタ回路からの出力パルスの前半
分、Ｌ１Ｂに入力されるパルスは前記シフトレジスタ回路からの出力パルスの後半分のタ
イミングで出力されている。以後は実施例１３で説明した動作方法に従い、画素部に書き
込みが行われる。
【０２２１】
つまり、本実施例で示した回路を用いることにより、第１のラッチ回路以降の動作は実
施例１３で示した回路と同様の動作を実現し、かつシフトレジスタの動作クロックを、実
施例１３で示した回路の半分に抑えることが可能となるため、回路の信頼性向上の面で有
利となる。反面、駆動回路内の素子数がやや増加する。
【０２２２】
本実施例において示した回路も、ソース信号線駆動回路におけるドットデータサンプリ
ング期間とラインデータラッチ期間は通常の時間階調表示の場合と同じ時間とすることが
できるため、ソース信号線駆動回路の動作クロック周波数を上げることなく、図１８（Ａ
）に示した回路と同等の処理をすることが可能となる。かつ、シフトレジスタ回路部は通
常の時間階調表示の場合に比較してさらに半分の動作クロック周波数に抑えることが可能
である。
【０２２３】
なお、本実施例にて示した回路の構成については、シフトレジスタ回路、ラッチ回路、
ＮＡＮＤ回路は従来のものをそのまま用いても良く、スイッチ回路２０５４は複数入力（
本実施例においては２入力）のうち一方を選択して出力できるものであれば如何様な構造
を用いても良い。簡単な例では、実施例１３にて用いた、図１９（Ｂ）に示したものと同
様で良い。また、ＮＡＮＤ−Ｂに入力される第２のクロック信号の反転信号は、図２０に
おいては第２のクロック信号からインバータを用いて反転させることで作っているが、外
部から第２のクロック信号の反転信号を直接入力するようにしても良い。
【実施例１５】
【０２２４】
本発明の駆動方法を、実際に電子装置にて使用する場合、回路内部で生ずる信号の遅延
によるタイミングずれを原因として問題が生ずる場合が考えられる。本実施例においては
、それらの問題を踏まえた上での駆動方法について説明する。
【０２２５】
駆動回路内部で信号の遅延によるタイミングずれが生じた場合、一般にはある程度の遅
延を許容するようにマージンを取った上で設計が行われている。例えば、１フレーム期間
＝１水平期間×ゲート信号線本数＋帰線期間とし、もしゲート信号線選択パルスに遅延が
生じた場合にも、帰線期間でその遅延を吸収し、次のフレーム期間には影響しないように
している。
【０２２６】
本発明において、１水平期間を例えば２つのサブゲート信号線選択期間に分割する際に
は、図３５に示すように、サブゲート期間選択パルスが出力される。このサブゲート期間
選択パルスの出力タイミングは、ゲート信号線選択パルス１パルス分の幅にちょうど１周
期分が入るようにしなければならない。これは、図３５において、それぞれ、サブゲート
期間選択パルス（正常）として示している。
第１のゲート信号線選択パルスｉ行目、第１のゲート信号線選択パルスｉ＋１行目、第２
のゲート信号線選択パルスｉ行目、および第２のゲート信号線選択パルスｉ＋１行目のそ
れぞれのパルス幅に、ちょうどサブゲート期間選択パルス（正常）の１周期分が入ってい
るのがわかる。
【０２２７】
前半のサブゲート信号線選択期間においては、サブゲート期間選択パルスがＨｉ、ｉ行
目の第１のゲート信号線選択パルスがＨｉ（選択されている状態。回路の組み方によって
は選択状態においてＬｏとなっても構わない）の時、ｉ行目のゲート信号線が選択される
。後半のサブゲート信号線選択期間においては、サブゲート期間選択パルスがＬｏ、ｉ行
目の第２のゲート信号線選択パルスがＨｉ（選択されている状態。回路の組み方によって
は選択状態においてＬｏとなっても構わない）の時、ｉ行目のゲート信号線が選択される
。
【０２２８】
ここで、サブゲート期間選択パルスと、ゲート信号線選択パルスにタイミングずれが生
じた場合を考える。タイミングずれの態様としては、ゲート信号線選択パルスに対して、
サブゲート期間選択パルスが遅れる場合と、逆にサブゲート期間選択パルスに対してゲー
ト信号線選択パルスが遅れる場合とが考えられるが、ここでは説明を明確にするため、ゲ
ート信号線選択パルスを基準として、サブゲート期間選択パルスが遅れて出力される場合
と、逆に早く出力される場合というように、相対的にとらえることとする。
【０２２９】
（１）サブゲート期間選択パルスが遅れて出力される場合  図３６（Ａ）を参照する。正
常なタイミングで出力される場合のサブゲート期間選択パルスを９００１に対し、遅れて
出力されるサブゲート期間選択パルスを９００２で示す。図中、各ゲート信号線は、サブ
ゲート期間選択パルスがＨｉの時、ゲート信号線選択期間の前半に選択され、Ｌｏの時、
ゲート信号線選択期間の後半に選択されるものとしている。
【０２３０】
ゲート信号線選択期間の前半においては、ｉ行目の第１のゲート信号線選択パルス９０
０３が出力された後、やや遅れてサブゲート期間選択パルス９００２がＨｉとなる。よっ
て、パルス９００７で示される期間、ｉ行目のゲート信号線が選択状態となる。一方、ゲ
ート信号線選択期間の後半においては、ｉ行目の第２のゲート信号線選択パルスが出力さ
れる瞬間には、サブゲート期間選択パルスは遅延のため、まだＨｉとなっていない。よっ
て、パルス９００９で示される期間は、ｉ行目のゲート信号線は選択状態となる。その後
、サブゲート期間選択パルスはＨｉとなり、再びＬｏとなってからｉ行目の第２のゲート
信号線選択パルスがＬｏ（非選択状態）となるまでの期間、つまりパルス９０１０で示さ
れる期間、ｉ行目のゲート信号線は選択状態となる。ｉ＋１行目のゲート信号線について
も、同様に、それぞれパルス９００８、９０１１、９０１２で示される期間だけ選択が行
われる。
【０２３１】
このとき、サブゲート信号線選択期間の前半と後半とで、それぞれ信号の書き込みが行
われる場合に、どのような動作をするかを考える。具体例として、実施例３にて示した、
サブゲート信号線選択期間の一方では映像信号を、残る一方ではリセット信号を書き込む
場合を考える。
【０２３２】
（１−１）前半に映像信号、後半にリセット信号を書き込む場合ｉ行目、ｉ＋１行目のゲ
ート信号線が、それぞれ前半のサブゲート期間で選択状態となる期間は、９００７、９０
０８で示すように、本来のタイミングからやや遅れているが、このタイミングでｉ行目の
映像信号が書き込まれるため、動作に大きな問題は生じない。
【０２３３】
これに対して、ｉ行目、ｉ＋１行目のゲート信号線が、それぞれ後半のサブゲート期間
で選択状態となる期間は、９００９、９０１０、９０１１、９０１２で示すように、各ゲ
ート信号線選択期間の中で２つの期間に分かれることになる。
この場合、ｉ行目のゲート信号線が９００９で示すタイミングで選択される期間は、本来
はｉ−１行目のゲート信号線が選択されているべき期間である。同様に、ｉ＋１行目のゲ
ート信号線が９０１１で示すタイミングで選択される時は、本来はｉ行目のゲート信号線
が選択されているべき期間である。すなわち、ｉ行目においては、９００９で示すタイミ
ングではｉ−１行目に書き込むリセット信号が書き込まれ、ｉ＋１行目においては、９０
１１で示すタイミングではｉ行目に書き込むリセット信号が書き込まれることになる。結
果として、本来のタイミングよりも１水平期間分だけ早いタイミングでＥＬ素子は消灯す
る。やや階調が低下するが、全体で階調の逆転が生ずることはないため、大きな問題では
ないといえる。また、それぞれ前行のリセット信号が書き込まれた後で、９０１０、９０
１２で示すタイミングではそれぞれｉ行目、ｉ＋１行目では本来のリセット信号が出力さ
れるが、既にＥＬ素子は消灯しているため、この動作による表示の変化はない。（図３６
（Ｂ））
【０２３４】
（１−２）前半にリセット信号、後半に映像信号を書き込む場合  前述と同様、前半のサ
ブゲート選択期間にゲート信号線が選択される場合、単に選択期間が遅延するだけである
から、問題は生じない。正しい長さのサステイン期間の終了後、リセット信号が書き込ま
れてＥＬ素子は消灯する。
【０２３５】
９００９、９０１１で示す期間で、ｉ行目、ｉ＋１行目のゲート信号線が選択される時
、ｉ行目においては、ｉ−１行目の映像信号が書き込まれ、ｉ＋１行目においてはｉ行目
の映像信号が書き込まれる。ただし、その直後に９０１０、９０１２で示すタイミングで
再びゲート信号線は選択状態となり、この期間ではそれぞれ正しい映像信号が書き込まれ
るため、それぞれの行では映像信号が上書きされる形となり、大きな問題とはならない。
（図３６（Ｃ））
【０２３６】
（２）サブゲート期間選択パルスが早く出力される場合  図３７（Ａ）を参照する。正常
なタイミングで出力される場合のサブゲート期間選択パルスを９１０１に対し、早く出力
されるサブゲート期間選択パルスを９００２で示す。図中、各ゲート信号線は、サブゲー
ト期間選択パルスがＨｉの時、ゲート信号線選択期間の前半に選択され、Ｌｏの時、ゲー
ト信号線選択期間の後半に選択されるものとしている。
【０２３７】
ゲート信号線選択期間の前半においては、ｉ行目の第１のゲート信号線選択パルス９１
０３が出力された瞬間には、既にサブゲート期間選択パルスはＨｉとなっている（９１０
２）ため、直ちにｉ行目のゲート信号線が選択状態となる（９１０７）。その後、サブゲ
ート期間選択パルスがＬｏとなり、ｉ行目のゲート信号線は非選択状態に戻るが、すぐ後
でサブゲート期間選択パルスが再びＨｉとなるため、再びｉ行目のゲート信号線は選択状
態となる（９１０８）。一方、ゲート信号線選択期間の後半においては、ｉ行目の第２の
ゲート信号線選択パルス出力９１０６がＨｉとなり、サブゲート期間選択パルスがＬｏと
なる期間において選択状態となる（９１１１）。ｉ＋１行目のゲート信号線についても、
同様に、それぞれパルス９１０９、９１１０、９１１２で示される期間だけ選択が行われ
る。
【０２３８】
ここで、前述と同様、サブゲート信号線選択期間の一方では映像信号を、残る一方では
リセット信号を書き込む場合を考える。
【０２３９】
（２−１）前半に映像信号、後半にリセット信号を書き込む場合  ｉ行目、ｉ＋１行目の
ゲート信号線が、それぞれ前半のサブゲート期間で選択状態となる期間は、９１０７、９
１０８、９１０９、９１１０で示すように、各ゲート信号線選択期間の中で２つの期間に
分かれることになる。この場合、ｉ行目のゲート信号線が９１０８で示されるタイミング
で選択される期間は、本来はｉ＋１行目のゲート信号線が選択されているべき期間である
。同様に、ｉ＋１行目のゲート信号線が９１１０で示されるタイミングで選択される期間
は、本来はｉ＋２行目のゲート信号線が選択されているべき期間である。このとき、ゲー
ト信号線選択期間の前半で映像信号が書き込まれるとすると、ｉ行目においては９１０７
で示す期間で映像信号の書き込みが行われる。しかし、その直後、９１０８で示す期間で
はさらにｉ＋１行目に書き込まれるべき映像信号の書き込みが行われることになり、以後
のサステイン（点灯）期間では、ｉ＋１行目の映像が書き込まれた状態で表示されてしま
う。あるいは、９１０８で示す期間は時間が短いため、ｉ＋１行目の映像信号が満足に書
き込まれないままサステイン（点灯）
期間に入ることとなり、この場合は正常にＥＬ素子を点灯させることは出来ない。ｉ＋１
行目についても同様に、本来の映像信号の書き込みが終了した直後、次列の映像信号が書
き込まれるために正常に表示が出来なくなるという問題が生ずる。（図３７（Ｂ））
【０２４０】
一方、ゲート信号線選択期間の後半においては、ややゲート信号線が選択状態となるタ
イミングが早まるため、わずかに早くリセット信号が書き込まれることになる。つまり、
各サステイン（点灯）期間が、サブゲート期間選択パルスとゲート信号線選択パルスの出
力タイミングのずれの分だけ短くなるということになるが、こちらは問題とはならない。
【０２４１】
（２−２）前半にリセット信号、後半に映像信号を書き込む場合  ゲート信号線の選択期
間が、９１０７、９１０８、９１０９、９１１０で示す期間となる部分でリセット信号が
書き込まれる場合を考えると、図３７（Ｃ）に示すように、正常なタイミングでｉ行目お
よびｉ＋１行目にはリセット信号が書き込まれて、非表示期間となる。その直後、９１０
８、９１１０でそれぞれ示すタイミングで、ｉ行目にはｉ＋１行目のリセット信号が、ｉ
＋１行目にはｉ＋２行目のリセット信号が書き込まれるが、その時点ではいずれの行も既
に非表示期間となっているため、何らの変化もなく、問題とはならない。
【０２４２】
以上のように、パルスの出力タイミングのずれが生じた場合に、ゲート信号線選択期間
の前半と後半にどの処理を行うかによって、問題の大小には大きな差が生ずる。ここで説
明した全ての場合を考えると、ゲート信号線選択期間の前半においてはリセット信号の書
き込み（念のため、ここでいうリセット信号とは、各行において、１つ前のサブフレーム
期間におけるサステイン（点灯）期間の後に非表示期間を設けるための信号である。）を
行い、ゲート信号線選択期間の後半には映像信号の書き込みを行うという方法が望ましい
ことになる。
【０２４３】
以上のように、本発明の電子装置およびその駆動方法は、容易に実施が可能であり、ま
たその方法の実施には、実施例１〜１５に示したいずれの方法を用いて実施しても良く、
また複数の実施例を組み合わせて用いても良い。
【実施例１６】
【０２４４】
本発明において、三重項励起子からの燐光を発光に利用できるＥＬ材料を用いることで
、外部発光量子効率を飛躍的に向上させることができる。これにより、ＥＬ素子の低消費
電力化、長寿命化、および軽量化が可能になる。
【０２４５】
ここで、三重項励起子を利用し、外部発光量子効率を向上させた報告を示す。
（T.Tsutsui, C.Adachi, S.Saito, Photochemical Processes in Organized Molecular S
ystems, ed.K.Honda,（Elsevier Sci.Pub., Tokyo,1991）p.437.）
上記の論文により報告されたＥＬ材料（クマリン色素）の分子式を以下に示す。
【０２４６】
【化１】
0006018612.tif 000002
【０２４７】
（M.A.Baldo, D.F.O'Brien, Y.You, A.Shoustikov, S.Sibley, M.E.Thompson, S.R.Forre
st, Nature 395（1998）p.151.）
上記の論文により報告されたＥＬ材料（Ｐｔ錯体）の分子式を以下に示す。
【０２４８】
【化２】
0006018612.tif 000003
【０２４９】
（M.A.Baldo, S.Lamansky, P.E.Burrrows, M.E.Thompson, S.R.Forrest, Appl.Phys.Lett
.,75（1999）p.4.）
（T.Tsutsui, M.-J.Yang, M.Yahiro, K.Nakamura, T.Watanabe, T.tsuji, Y.Fukuda, T.W
akimoto, S.Mayaguchi, Jpn.Appl.Phys., 38（12B）（1999）L1502.）
上記の論文により報告されたＥＬ材料（Ｉｒ錯体）の分子式を以下に示す。
【０２５０】
【化３】
0006018612.tif 000004
【０２５１】
以上のように三重項励起子からの燐光発光を利用できれば原理的には一重項励起子からの
蛍光発光を用いる場合より３〜４倍の高い外部発光量子効率の実現が可能となる。なお、
本実施例の構成は、実施例１〜実施例１５のいずれの構成とも自由に組みあせて実施する
ことが可能である。
【実施例１７】
【０２５２】
本発明のＥＬディスプレイは、自発光型であるため液晶ディスプレイに比べて明るい場
所での視認性に優れ、しかも視野角が広い。従って、様々な電子機器の表示部として用い
ることができる。例えば、ＴＶ放送等を大画面で鑑賞するには対角３０インチ以上（典型
的には４０インチ以上）のＥＬ表示装置（ＥＬディスプレイを筐体に組み込んだ表示装置
）の表示部として本発明のＥＬディスプレイを用いるとよい。
【０２５３】
なお、ＥＬ表示装置には、パソコン用表示装置、ＴＶ放送受信用表示装置、広告表示用
表示装置等の全ての情報表示用表示装置が含まれる。また、その他にも様々な電子機器の
表示部として本発明のＥＬディスプレイを用いることができる。
【０２５４】
その様な本発明の電子機器としては、ビデオカメラ、デジタルカメラ、ゴーグル型表示
装置（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオ
ーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯
情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録
媒体を備えた画像再生装置（具体的にはデジタルビデオディスク（ＤＶＤ）等の記録媒体
を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。特に、
斜め方向から見ることの多い携帯情報端末は視野角の広さが重要視されるため、ＥＬディ
スプレイを用いることが望ましい。それら電子機器の具体例を図３２及び図３３に示す。
【０２５５】
図３２（Ａ）はＥＬディスプレイであり、筐体３２０１、支持台３２０２、表示部３２
０３等を含む。本発明は表示部３２０３に用いることができる。ＥＬディスプレイは自発
光型であるためバックライトが必要なく、液晶ディスプレイよりも薄い表示部とすること
ができる。
【０２５６】
図３２（Ｂ）はビデオカメラであり、本体３２１１、表示部３２１２、音声入力部３２
１３、操作スイッチ３２１４、バッテリー３２１５、受像部３２１６等を含む。本発明の
ＥＬディスプレイは表示部３２１２に用いることができる。
【０２５７】
図３２（Ｃ）はヘッドマウントＥＬディスプレイの一部（右片側）であり、本体３２２
１、信号ケーブル３２２２、頭部固定バンド３２２３、表示部３２２４、光学系３２２５
、ＥＬディスプレイ３２２６等を含む。本発明はＥＬディスプレイ３２２６に用いること
ができる。
【０２５８】
図３２（Ｄ）は記録媒体を備えた画像再生装置（具体的にはＤＶＤ再生装置）
であり、本体３２３１、記録媒体（ＤＶＤ等）３２３２、操作スイッチ３２３３、表示部
（ａ）３２３４、表示部（ｂ）３２３５等を含む。表示部（ａ）３２３４は主として画像
情報を表示し、表示部（ｂ）３２３５は主として文字情報を表示するが、本発明のＥＬデ
ィスプレイはこれら表示部（ａ）３２３４、表示部（ｂ）３２３５に用いることができる
。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。
【０２５９】
図３２（Ｅ）はゴーグル型表示装置（ヘッドマウントディスプレイ）であり、本体３２
４１、表示部３２４２、アーム部３２４３を含む。本発明のＥＬディスプレイは表示部３
２４２に用いることができる。
【０２６０】
図３２（Ｆ）はパーソナルコンピュータであり、本体３２５１、筐体３２５２、表示部
３２５３、キーボード３２５４等を含む。本発明のＥＬディスプレイは表示部３２５３に
用いることができる。
【０２６１】
なお、将来的にＥＬ材料の発光輝度が高くなれば、出力した画像情報を含む光をレンズ
等で拡大投影してフロント型あるいはリア型のプロジェクターに用いることも可能となる
。
【０２６２】
また、上記電子機器はインターネットやＣＡＴＶ（ケーブルテレビ）などの電子通信回
線を通じて配信された情報を表示することが多くなり、特に動画情報を表示する機会が増
してきている。ＥＬ材料の応答速度は非常に高いため、ＥＬディスプレイは動画表示に好
ましい。
【０２６３】
また、ＥＬディスプレイは発光している部分が電力を消費するため、発光部分が極力少
なくなるように情報を表示することが望ましい。従って、携帯情報端末、特に携帯電話や
音響再生装置のような文字情報を主とする表示部にＥＬディスプレイを用いる場合には、
非発光部分を背景として文字情報を発光部分で形成するように駆動することが望ましい。
【０２６４】
図３３（Ａ）は携帯電話であり、本体３３０１、音声出力部３３０２、音声入力部３３
０３、表示部３３０４、操作スイッチ３３０５、アンテナ３３０６を含む。本発明のＥＬ
ディスプレイは表示部３３０４に用いることができる。なお、表示部３３０４は黒色の背
景に白色の文字を表示することで携帯電話の消費電力を抑えることができる。
【０２６５】
図３３（Ｂ）は音響再生装置、具体的にはカーオーディオであり、本体３３１１、表示
部３３１２、操作スイッチ３３１３、３３１４を含む。本発明のＥＬディスプレイは表示
部３３１２に用いることができる。また、本実施例では車載用オーディオを示すが、携帯
型や家庭用の音響再生装置に用いても良い。なお、表示部３３１２は黒色の背景に白色の
文字を表示することで消費電力を抑えられる。これは携帯型の音響再生装置において特に
有効である。
【０２６６】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが
可能である。また、本実施例の電子機器は実施例１〜１６に示したいずれの構成のＥＬデ
ィスプレイを用いても良い。
【図１】
0006018612.tif 000005
【図２】
0006018612.tif 000006
【図３】
0006018612.tif 000007
【図４】
0006018612.tif 000008
【図５】
0006018612.tif 000009
【図６】
0006018612.tif 000010
【図７】
0006018612.tif 000011
【図８】
0006018612.tif 000012
【図９】
0006018612.tif 000013
【図１０】
0006018612.tif 000014
【図１１】
0006018612.tif 000015
【図１２】
0006018612.tif 000016
【図１３】
0006018612.tif 000017
【図１４】
0006018612.tif 000018
【図１５】
0006018612.tif 000019
【図１６】
0006018612.tif 000020
【図１７】
0006018612.tif 000021
【図１８】
0006018612.tif 000022
【図１９】
0006018612.tif 000023
【図２０】
0006018612.tif 000024
【図２１】
0006018612.tif 000025
【図２２】
0006018612.tif 000026
【図２３】
0006018612.tif 000027
【図２４】
0006018612.tif 000028
【図２５】
0006018612.tif 000029
【図２６】
0006018612.tif 000030
【図２７】
0006018612.tif 000031
【図２８】
0006018612.tif 000032
【図２９】
0006018612.tif 000033
【図３０】
0006018612.tif 000034
【図３１】
0006018612.tif 000035
【図３２】
0006018612.tif 000036
【図３３】
0006018612.tif 000037
【図３４】
0006018612.tif 000038
【図３５】
0006018612.tif 000039
【図３６】
0006018612.tif 000040
【図３７】
0006018612.tif 000041