(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上方に設けられ、一部に第１導電型の第１半導体領域を有する第２導電型の第２半導体領域と、
前記第２半導体領域上に設けられ、前記第２半導体領域よりも高い第２導電型の不純物濃度を有する第３半導体領域と、
前記第３半導体領域を貫通しており、前記第１半導体領域上に設けられているゲートトレンチと
を備え、
前記ゲートトレンチは、前記ゲートトレンチの側壁および底部に設けられたゲート絶縁膜と、前記ゲート絶縁膜に接して設けられたゲート電極とを有し、
前記ゲートトレンチの前記底部は、前記第１半導体領域に直接接して設けられており、
前記第１半導体領域の幅は、前記第２半導体領域と前記第３半導体領域との接合界面から前記半導体基板の側へ向かって拡大しており、
前記ゲートトレンチの前記底部は、前記第２半導体領域と前記第３半導体領域との接合界面よりも下方に設けられ、
前記第１半導体領域は、前記ゲートトレンチの前記側壁に接する部分を有し、
前記第２半導体領域においては、前記接合界面から前記半導体基板の側にかけて、前記第２導電型の不純物濃度が低下している
半導体装置。
【請求項２】
前記ゲートトレンチの幅は、前記第１半導体領域の幅よりも狭い
請求項１に記載の半導体装置。
【請求項３】
前記第１半導体領域は、前記接合界面に沿って延びている上部を有する
請求項１または２に記載の半導体装置。
【請求項４】
前記第３半導体領域を貫通しており、前記ゲートトレンチとは異なる位置に設けられ、電極材料を有するソーストレンチをさらに備える
請求項１から３のいずれか一項に記載の半導体装置。
【請求項５】
前記ソーストレンチの下方において前記ソーストレンチから離間して設けられ、前記第３半導体領域よりも高い前記第２導電型の不純物濃度を有し、
前記基板と前記第２半導体領域との間に第１導電型の第４半導体領域をさらに備え、
前記第２半導体領域と前記第４半導体領域との境界に跨って形成された埋込領域をさらに備える
請求項４に記載の半導体装置。
【請求項６】
前記半導体基板は、炭化ケイ素および窒化物半導体のいずれかである
請求項１から５のいずれか一項に記載の半導体装置。
【請求項７】
高耐圧の電力用半導体装置に用いられる
請求項１から６のいずれか一項に記載の半導体装置。
【請求項８】
半導体基板上に、第２導電型の第２半導体領域をエピタキシャル形成する段階と、
前記第２半導体領域上に、前記第２半導体領域よりも高い前記第２導電型の不純物濃度を有する第３半導体領域をエピタキシャル形成する段階と
前記第３半導体領域を貫通して、ゲートトレンチを形成する段階と
前記第２半導体領域の一部に第１導電型の第１半導体領域を形成する段階と、
前記ゲートトレンチの側壁および底部にゲート絶縁膜を形成し、前記ゲート絶縁膜に接してゲート電極を形成する段階と
を備え、
前記ゲートトレンチの前記底部は、前記第１半導体領域に直接接して設けられており、
前記第１半導体領域の幅は、前記第２半導体領域と前記第３半導体領域との接合界面から前記半導体基板の側へ向かって拡大しており、
前記ゲートトレンチの前記底部は、前記第２半導体領域と前記第３半導体領域との接合界面よりも下方に設けられ、
前記第１半導体領域は、前記ゲートトレンチの前記側壁に接する部分を有し、
前記第２半導体領域においては、前記接合界面から前記半導体基板の側にかけて、前記第２導電型の不純物濃度が低下している
半導体装置の製造方法。
【請求項９】
前記第１半導体領域を形成する段階において、
前記第２半導体領域の前記一部に前記第１導電型の不純物を注入することにより前記第１半導体領域を形成する
請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記ゲートトレンチを形成する段階の後に、前記第１半導体領域を形成する段階が行われ、
前記第１半導体領域を形成する段階では、前記ゲートトレンチを介して前記第２半導体領域の前記一部に前記第１導電型の前記第１半導体領域を形成する
請求項８または９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関する。
【０００２】
従来、トレンチゲートを有する縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ‐Ｏｘｉｄｅ‐Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）が知られている（例えば、非特許文献１参照）。トレンチゲートの底部における電界集中を緩和するべく、ゲートトレンチの底部よりも深い位置にｐ型領域を有するソーストレンチを設けていた（例えば、非特許文献２参照）。また、ｐ型ベース領域に設けられたゲートトレンチの底部および側壁にイオン注入して、ｎ型領域を形成していた（例えば、特許文献１参照）。
［先行技術文献］
［特許文献］
［非特許文献１］  Ｖｅｒｔｉｃａｌ  ＧａＮ‐ｂａｓｅｄ  ｔｒｅｎｃｈ  ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｆｉｅｌｄ‐ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒｓ  ｏｎ  ａ  ｆｒｅｅ‐ｓｔａｎｄｉｎｇ  ＧａＮ  ｓｕｂｓｔｒａｔｅ  ｗｉｔｈ  ｂｌｏｃｋｉｎｇ  ｖｏｌｔａｇｅ  ｏｆ  １．６ｋＶ，  Ｔｏｈｒｕ  Ｏｋａ  ｅｔ  ａｌ．，  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｅｘｐｒｅｓｓ  ７，  ０２１００２（２０１４）
［非特許文献２］  Ｈｉｇｈ  Ｐｅｒｆｏｒｍａｎｃｅ  ＳｉＣ  Ｔｒｅｎｃｈ  Ｄｅｖｉｃｅｓ  ｗｉｔｈ  Ｕｌｔｒａ−ｌｏｗ  Ｒｏｎ，  Ｔ．Ｎａｋａｍｕｒａ  ｅｔ  ａｌ．，  ２６．５．１‐２６．５．３，  ＩＥＤＭ  ２０１１
［特許文献１］  特許第４６７８９０２号公報
【０００３】
非特許文献２の場合、ソーストレンチの底部のｐ型領域を形成するべく、ソーストレンチにｐ型不純物を注入し、かつ、１，５００℃以上の高温で熱処理する必要がある。それゆえ、ゲートトレンチおよびソーストレンチを同時に形成した場合には、高温の熱処理に起因して半導体基板およびトレンチの表面がダメージを受ける。これを避けるべく、ゲートトレンチおよびソーストレンチを別途の工程で形成する場合には、作製プロセスが複雑になり、良好なＩ‐Ｖ特性を得ることも困難になる。また、特許文献１の場合、ｐ型ベース領域に設けられたゲートトレンチの底部および側壁にｎ型不純物をカウンタードープするので、ＭＯＳＦＥＴのゲート閾値（Ｖｔｈ）が低下する又はばらつくという問題がある。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
そこで、トレンチゲートの底部における電界集中を緩和する構造をより簡易に形成し、かつ、ゲート閾値（Ｖｔｈ）の低下又はばらつきを防ぐ。
【課題を解決するための手段】
【０００５】
本発明の第１の態様においては、半導体基板と、第２導電型の第２半導体領域と、第２導電型の第３半導体領域と、ゲートトレンチとを備える。第２半導体領域は、半導体基板の上方に設けられてよい。第２半導体領域は、一部に第１導電型の第１半導体領域を有してよい。第３半導体領域は、第２半導体領域上に設けられてよい。第３半導体領域は、第２半導体領域よりも高い第２導電型の不純物濃度を有してよい。ゲートトレンチは、第３半導体領域を貫通してよい。ゲートトレンチは、第１半導体領域上に設けられてよい。ゲートトレンチは、ゲートトレンチの側壁および底部に設けられたゲート絶縁膜と、ゲート絶縁膜に接して設けられたゲート電極とを有してよい。
【０００６】
ゲートトレンチの底部は、第１半導体領域に直接接して設けられてよい。
【０００７】
ゲートトレンチの幅は、第１半導体領域の幅と等しくてよい。
【０００８】
ゲートトレンチの幅は、第１半導体領域の幅よりも広くてもよい。
【０００９】
ゲートトレンチの幅は、第１半導体領域の幅よりも狭くてもよい。
【００１０】
第１半導体領域の幅は、第２半導体領域と第３半導体領域との接合界面から半導体基板の側へ向かって拡大していてよい。
【００１１】
ゲートトレンチの底部は、第２半導体領域と第３半導体領域との接合界面よりも下方に設けられてよい。第１半導体領域は、ゲートトレンチの側壁に接する部分を有してよい。
【００１２】
第１半導体領域は、接合界面に沿って延びている上部を有してよい。
【００１３】
第２半導体領域においては、接合界面から半導体基板の側にかけて、第２導電型の不純物濃度が低下していてよい。
【００１４】
半導体装置は、ソーストレンチをさらに備えてよい。ソーストレンチは、第３半導体領域を貫通していてよい。ソーストレンチは、ゲートトレンチとは異なる位置に設けられてよい。ソーストレンチは、電極材料を有してよい。
【００１５】
半導体装置は、埋込領域をさらに備えてよい。埋込領域は、ソーストレンチの下方においてソーストレンチから離間して設けられてよい。埋込領域は、第３半導体領域よりも高い第２導電型の不純物濃度を有してよい。
【００１６】
半導体基板は、炭化ケイ素および窒化物半導体のいずれかであってよい。
【００１７】
半導体装置は、高耐圧の電力用半導体装置に用いられてよい。
【００１８】
半導体装置の製造方法は、半導体基板上に、第２導電型の第２半導体領域をエピタキシャル形成する段階と、第２半導体領域上に、第２半導体領域よりも高い第２導電型の不純物濃度を有する第３半導体領域をエピタキシャル形成する段階と、第３半導体領域を貫通して、ゲートトレンチを形成する段階と、第２半導体領域の一部に第１導電型の第１半導体領域を形成する段階と、ゲートトレンチの側壁および底部にゲート絶縁膜を形成し、ゲート絶縁膜に接してゲート電極を形成する段階とを備える。
【００１９】
第１半導体領域を形成する段階において、第２半導体領域の一部に第１導電型の不純物を注入することにより第１半導体領域を形成してよい。
【００２０】
ゲートトレンチを形成する段階の後に、第１半導体領域を形成する段階が行われてよい。第１半導体領域を形成する段階では、ゲートトレンチを介して第２半導体領域の一部に第１導電型の第１半導体領域を形成してよい。
【００２１】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【００２２】
【図１】半導体装置１００の上面を示す概略図である。
【図２】第１実施形態における活性領域１１０のＹ‐Ｚ平面における断面を示す図である。
【図３】第１実施形態における半導体装置１００を製造する製造フロー２００を示す図である。
【図４Ａ】ｎ−型領域１２及びｐ−型領域２０を形成する段階（Ｓ１０）を示す図である。
【図４Ｂ】ｐ型領域３０を形成する段階（Ｓ２０）を示す図である。
【図４Ｃ】ソース領域３２を形成する段階（Ｓ３０）を示す図である。
【図４Ｄ】ゲートトレンチ４０を形成する段階（Ｓ４０）を示す図である。
【図４Ｅ】ｎ型領域１４を形成する段階（Ｓ５０）を示す図である。
【図４Ｆ】ゲート絶縁膜４７およびゲート電極４８を形成する段階（Ｓ６０）を示す図である。
【図４Ｇ】層間絶縁膜５２、ソース電極５０およびドレイン電極６０を形成する段階（Ｓ７０）を示す図である。
【図５】第２実施形態における活性領域１１０のＹ‐Ｚ平面における断面を示す図である。
【図６】第３実施形態における活性領域１１０のＹ‐Ｚ平面における断面を示す図である。
【図７】第３実施形態の変形例を示す図である。
【図８】図７におけるｐ−型領域２０およびｐ型領域３０を拡大した図である。
【図９】第４実施形態における活性領域１１０のＹ‐Ｚ平面における断面を示す図である。
【図１０】第５実施形態における活性領域１１０のＹ‐Ｚ平面における断面を示す図である。
【図１１】第６実施形態における半導体装置１００を製造する製造フロー２１０を示す図である。
【図１２Ａ】ｎ型領域１４を形成する段階（Ｓ１４）を示す図である。
【図１２Ｂ】ｐ型領域３０を形成する段階（Ｓ２０）を示す図である。
【図１２Ｃ】ソース領域３２を形成する段階（Ｓ３０）を示す図である。
【図１２Ｄ】ゲートトレンチ４０を形成する段階（Ｓ４０）を示す図である。
【発明を実施するための形態】
【００２３】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００２４】
本明細書において、ｎまたはｐは、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎまたはｐの右肩に記載した＋または−について、＋はそれが記載されていないものよりもキャリア濃度が高く、−はそれが記載されていないものよりもキャリア濃度が低いことを意味する。なお、本明細書に記載した例においては、第１導電型をｎ型とし、第２導電型をｐ型とする。ただし、他の例においては、第１導電型をｐ型とし、第２導電型をｎ型としてもよい。また、本明細書において、Ｅは１０のべき乗を意味し、例えば１Ｅ＋１６は１×１０１６を意味する。
【００２５】
図１は、半導体装置１００の上面を示す概略図である。半導体装置１００は、高耐圧の電力用半導体装置に用いられる半導体装置であってよい。本明細書において高耐圧とは、１００Ｖ以上の耐圧を意味してよく、６００Ｖ以上の耐圧を意味してもよい。
【００２６】
本明細書において、Ｘ方向とＹ方向とは互いに垂直な方向であり、Ｚ方向はＸ‐Ｙ平面に垂直な方向である。Ｘ方向、Ｙ方向およびＺ方向は、いわゆる右手系を成す。本例の半導体装置１００は、＋Ｚ方向におもて面を有し、−Ｚ方向に裏面を有する。本例において、おもて面とは後述のソース電極５０が設けられる面であり、裏面とは後述のドレイン電極６０が設けられる面である。
【００２７】
本例の半導体装置１００は、活性領域１１０と周辺領域１２０とを有する。活性領域１１０のおもて面側にはゲートパッド１１２およびソースパッド１１４が設けられる。ゲートパッド１１２およびソースパッド１１４はそれぞれ、後述のゲート電極４８およびソース電極５０に電気的に接続された電極である。
【００２８】
周辺領域１２０は、耐圧構造を有する。耐圧構造は、ガードリングであってよい。耐圧構造は、ガードリングに加えてフィールドプレートを有してもよい。耐圧構造は、活性領域１１０で発生した空乏層を周辺領域１２０まで広げることにより、活性領域１１０での電界集中を防ぐ機能を有してよい。
【００２９】
図２は、第１実施形態における活性領域１１０のＹ‐Ｚ平面における断面を示す図である。なお、図２は、半導体装置１００の単位セルを示す。単位セルのＹ方向の長さは約１０μｍであってよい。半導体装置１００は、半導体基板としてのｎ＋型基板１０と、ｎ−型領域１２と、第２半導体領域としてのｐ−型領域２０と、第３半導体領域としてのｐ型領域３０と、ソース電極５０と、ドレイン電極６０とを備える。
【００３０】
ｎ＋型基板１０は、炭化ケイ素（ＳｉＣ）および窒化物半導体のいずれかであってよい。ＳｉＣの場合、ｎ型不純物は窒素（Ｎ）およびリン（Ｐ）のうち一種類以上の元素であってよく、ｐ型不純物はアルミニウム（Ａｌ）およびボロン（Ｂ）のうち一種類以上の元素であってよい。窒化物半導体は、窒化ガリウム（ＧａＮ）であってよい。ＧａＮの場合、ｎ型不純物は酸素（Ｏ）およびシリコン（Ｓｉ）のうち一種類以上の元素であってよく、ｐ型不純物はマグネシウム（Ｍｇ）およびベリリウム（Ｂｅ）のうち一種類以上の元素であってよい。
【００３１】
ｎ−型領域１２は、ｎ＋型基板１０上に接して設けられる。本明細書において、「上」および「上方」とは、＋Ｚ方向を意味する。これに対して、「下」および「下方」とは、−Ｚ方向を意味する。ｎ−型領域１２は、キャリアが移動するドリフト領域として機能する。ｎ−型領域１２の厚みおよび不純物濃度は、半導体装置１００の耐圧に応じて適宜定めてよい。ｎ−型領域１２は１０μｍの厚みを有してよく、１Ｅ＋１６ｃｍ−３以上１Ｅ＋１７ｃｍ−３以下程度のｎ型の不純物濃度を有してよい。
【００３２】
ｐ−型領域２０は、ｎ＋型基板１０の上方に設けられる。本例のｐ−型領域２０は、ｎ−型領域１２上に接して設けられる。ｐ−型領域２０は、０．３μｍ以上１．５μｍ以下の厚みを有してよく、５Ｅ１５ｃｍ−３以上１Ｅ１７ｃｍ−３以下程度のｐ型の不純物濃度を有してよい。
【００３３】
ｐ−型領域２０は、一部に第１導電型の第１半導体領域としてのｎ型領域１４を有する。本例のｎ型領域１４は、ｐ−型領域２０にｎ型不純物を注入することにより形成する。ｐ−型領域２０は、後述のｐ型領域３０よりもｐ型の不純物濃度が低い。それゆえ、カウンタードープする際に、ｐ型領域３０にｎ型不純物を注入する場合よりも、注入するｎ型不純物濃度を低くすることができる。つまり、ｎ型不純物のカウンタードープが少なくて済むので、カウンタードープがより容易になる。ｎ型領域１４は、６Ｅ１５ｃｍ−３以上３Ｅ１７ｃｍ−３以下程度のｎ型不純物濃度を有してよい。
【００３４】
ｐ−型領域２０には、ｐ−型領域２０とｐ型領域３０との接合界面２５よりも下に突出して、ゲートトレンチ４０の一部が設けられる。ゲートトレンチ４０は、ｎ型領域１４上に設けられている。本例のゲートトレンチ４０の底部４４は、ｎ型領域１４に直接接して設けられている。接合界面２５からｐ−型領域２０に突出するゲートトレンチ４０の長さは、ｐ−型領域２０中にｎ型領域１４を設けることができる長さであればよい。本例においてゲートトレンチ４０が接合界面２５から突出する長さは、０．１μｍ以上０．５μｍ以下である。この場合、底部４４より下のｐ−型領域２０の厚みは、０．２μｍ以上１μｍ以下であってよい。
【００３５】
本例において、ゲートトレンチ４０の幅４６は、ｎ型領域１４の幅１６と等しい。つまり、ゲートトレンチ４０の底部４４下におけるｐ−型領域２０は、全てｎ型領域１４である。ゲートトレンチ４０の幅４６とは、ゲートトレンチ４０のＹ方向の長さである。ゲートトレンチ４０はＺ方向と平行な側壁４２を有するので、ゲートトレンチ４０の幅４６はＺ方向に依らずほぼ一定である。また、本例におけるｎ型領域１４の幅１６とは、ｐ−型領域２０内におけるｎ型領域１４のＹ方向の長さである。
【００３６】
ｐ型領域３０は、ｐ−型領域２０上に接して設けられる。ｐ型領域３０は、ｐ−型領域２０よりも高いｐ型の不純物濃度を有する。ｐ型領域３０には、ｐ型領域３０を貫通しており、ｎ型領域１４に達するゲートトレンチ４０が設けられる。ｐ型領域３０は、１．５μｍ程度の厚みを有してよく、５Ｅ１６ｃｍ−３以上５Ｅ１７ｃｍ−３以下程度の不純物濃度を有してよい。ｐ型領域３０は、ソース電極５０側のゲートトレンチ４０に接する位置にソース領域３２を有する。ソース領域３２はｎ＋型の不純物を有する。
【００３７】
ゲートトレンチ４０は、ゲート絶縁膜４７とゲート電極４８とを有する。ゲート絶縁膜４７は、ゲートトレンチ４０の側壁４２および底部４４に設けられる。ゲート電極４８は、ゲート絶縁膜４７に接してゲートトレンチ４０の内部に設けられる。ゲートトレンチ４０の上にはゲート電極４８とソース電極５０とを電気的に分離する層間絶縁膜５２が設けられる。
【００３８】
ゲート電極４８がオン状態であるとき（本例では、ゲート電極４８に所定の正電位が印加されているとき）、側壁４２近傍のｐ型領域３０には電荷反転層が形成される。このとき、ソース電極５０とドレイン電極６０との間に所定の電位差が形成されると、ドレイン電極６０から、ｎ型領域１４、電荷反転層およびソース領域３２を経て、ソース電極５０に電流が流れる。
【００３９】
ゲート電極４８がオフ状態であるとき（本例では、ゲート電極４８に所定の負電位またはゼロ電位が印加されているとき）、ｐ−型領域２０およびｐ型領域３０はソース電極５０とほぼ同電位となる。このとき、平面接合ではないｐｎ接合部には電界が集中する。本例では、直角形状のｐｎ接合部、すなわち、ｎ型領域１４とｐ−型領域２０とのｐｎ接合部である角部２３に電界が集中する。
【００４０】
一般にｐｎ接合のブレークダウン電圧は、ゲート絶縁膜４７のブレークダウン電圧よりも低い。それゆえ、ゲート電極４８がオフ状態であるときのブレークダウンは、ゲートトレンチ４０の底部４４の角部４３ではなく、ｎ型領域１４のｐｎ接合部の角部２３で生じることとなる。このように、本例においては、角部２３の方がより低電圧でブレークダウンするので、ゲートトレンチ４０の底部４４がブレークダウンすることを防ぐことができる。これにより、ゲート絶縁膜４７が絶縁破壊されることを防ぐことができる。
【００４１】
また、底部４４の角部４３ではなくｎ型領域１４の角部２３でブレークダウンが発生するので、ブレークダウンの発生場所をソース領域３２からより遠ざけることができる。これにより、底部４４の角部４３でブレークダウンが発生する場合と比べて、ブレークダウン電流がソース領域３２に流れて寄生ＰＮＰトランジスタがオンすることをより確実に防ぐことができる。
【００４２】
図３は、第１実施形態における半導体装置１００を製造する製造フロー２００を示す図である。本例では、Ｓ１０からＳ７０までをこの順に実行する。なお、エピタキシャル形成法、エッチング法およびイオン注入法等としては、既知の手法を用いてよい。
【００４３】
図４Ａは、ｎ−型領域１２及びｐ−型領域２０を形成する段階（Ｓ１０）を示す図である。本例では、ｎ＋型基板１０上に、ｎ−型領域１２をエピタキシャル形成し、次いで、ｐ−型領域２０をエピタキシャル形成する。
【００４４】
図４Ｂは、ｐ型領域３０を形成する段階（Ｓ２０）を示す図である。ｐ−型領域２０上に、ｐ−型領域２０よりも高いｐ型の不純物濃度を有するｐ型領域３０をエピタキシャル形成する。
【００４５】
図４Ｃは、ソース領域３２を形成する段階（Ｓ３０）を示す図である。パターニングされたフォトレジストをマスク材料７０として、ｐ型領域３０の一部におもて面からｎ型不純物を注入する。本例では、１Ｅ＋１９ｃｍ−３の不純物濃度を有し、約０．３μｍの深さを有するソース領域３２を形成する。
【００４６】
不純物注入後のソース領域３２はアモルファス状態であるので、後続のプロセス（化学エッチングまたは酸化等）において変質しやすい。そこで、不純物注入後に、ソース領域３２を有する積層体全体を１，３００℃以下で熱処理してもよい。不純物注入後に熱処理をすることにより、ソース領域３２の結晶性を回復できるので、後続のプロセスにおけるソース領域３２の変質を防ぐことができる。なお、これに代えて、作成プロセスを簡略化するために、ソース領域３２形成をする段階（Ｓ３０）では熱処理を施さず、ｎ型領域１４を形成する段階（Ｓ５０）において熱処理をしてもよい。これにより、１回の熱処理で、ソース領域３２とｎ型領域１４とを熱処理することにより、半導体装置１００の製造工程を簡略化してもよい。
【００４７】
図４Ｄは、ゲートトレンチ４０を形成する段階（Ｓ４０）を示す図である。本例では、ゲートトレンチ４０を形成する領域以外の領域にマスク材料７０を形成して、おもて面全体をエッチングする。これにより、ｐ型領域３０を貫通して、ゲートトレンチ４０を形成する。なお、側壁４２はＺ方向と平行に形成され、底部４４はｐ−型領域２０に達する。
【００４８】
図４Ｅは、ｎ型領域１４を形成する段階（Ｓ５０）を示す図である。Ｓ５０では、ｐ−型領域２０の一部にｎ型の不純物を注入することによりｎ型領域１４を形成する。本例では、ゲートトレンチ４０を介してｎ型不純物を−Ｚ方向に平行にｎ型の不純物を注入する。次いで、１，３００℃以下で熱処理することによりｎ型不純物を活性化する。これにより、ゲートトレンチ４０下におけるｐ−型領域２０にｎ型のｎ型領域１４を形成する。
【００４９】
本例では側壁４２に対してほぼ平行にｎ型不純物を注入するので、側壁４２にはｎ型不純物が注入されない。なお、予期せず側壁４２にｎ型不純物が注入されることがあっても、側壁４２に注入されるｎ型不純物の量は、ゲート閾値（Ｖｔｈ）に影響を与えない程度に微量である。したがって、本例では、ゲート閾値（Ｖｔｈ）の低下およびばらつきを防ぐことができる。
【００５０】
なお、ｎ＋型基板１０は、ｃ面の主面を有するＳｉＣ基板であってよい。この場合に、ゲートトレンチ４０の側壁４２は、ｍ面またはａ面となる。ｍ面またはａ面は、他の面と比較して移動度が高いので、側壁４２にはｎ型不純物を注入する必要が無い。一般的に、ＧａＮはＳｉＣよりも移動度が高いので、ｎ＋型基板１０がＧａＮ基板である場合には尚のこと側壁４２にｎ型不純物を注入する必要が無い。このように、本例では、ゲートトレンチ４０の側壁４２にｎ型不純物を注入しないことを前提としている。
【００５１】
また、本例は、ゲートトレンチ４０の底部４４よりも深い位置にｐ型領域を有するソーストレンチを設けない。これにより、従来よりも簡易にゲートトレンチ４０の底部４４の保護構造を形成することができる。加えて、ゲートトレンチ４０を形成する段階（Ｓ４０）とｎ型領域１４を形成する段階（Ｓ５０）とで、マスク材料７０を兼用することができる。これにより、製造工程を簡素化することができる。
【００５２】
図４Ｆは、ゲート絶縁膜４７およびゲート電極４８を形成する段階（Ｓ６０）を示す図である。Ｓ５０では、ゲートトレンチ４０の側壁４２および底部４４にゲート絶縁膜４７を形成する。次いで、ゲート絶縁膜４７に接してゲート電極４８を形成する。ゲート絶縁膜４７は、５０ｎｍの厚みを有する酸化シリコンであってよい。ゲート電極４８は、ポリシリコンであってよい。
【００５３】
図４Ｇは、層間絶縁膜５２、ソース電極５０およびドレイン電極６０を形成する段階（Ｓ７０）を示す図である。層間絶縁膜５２は、酸化シリコンであってよい。ソース電極５０およびドレイン電極６０は、各々チタン（Ｔｉ）およびアルミニウム（Ａｌ）の積層体であってよい。なお、ソース電極５０は、ｐ型領域３０との接触領域において、ニッケル（Ｎｉ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、タングステン（Ｗ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、タンタル（Ｔａ）およびマグネシウム（Ｍｇ）のうち１つ以上の金属をさらに有してもよい。
【００５４】
図５は、第２実施形態における活性領域１１０のＹ‐Ｚ平面における断面を示す図である。なお、図５は、半導体装置１００の単位セルを示す。本例において、ゲートトレンチ４０の幅４６は、ｎ型領域１４の幅１６よりも広い。側壁４２に絶縁物のイオン注入ブロック層を設けて、かつ、底部４４にイオン注入ブロック層を設けない状態で、ｎ型不純物を注入する段階（Ｓ５０）を実行する。これにより、本例のｎ型領域１４を得ることができる。係る点において、第１実施形態と異なる。他の点は、第１実施形態と同じである。
【００５５】
本例では、ｐ−型領域２０が角部４３を覆うので、オフ状態における角部４３の電界は角部２３の電界よりも弱い。それゆえ、角部２３の方がより低電圧でブレークダウンするので、ゲートトレンチ４０の底部４４がブレークダウンすることを防ぐことができる。
【００５６】
図６は、第３実施形態における活性領域１１０のＹ‐Ｚ平面における断面を示す図である。なお、図６は、半導体装置１００の単位セルを示す。本例において、ゲートトレンチ４０の幅４６は、ｎ型領域１４の幅１６よりも狭い。また、ゲートトレンチ４０の底部４４は接合界面２５よりも下方に設けられるので、ｎ型領域１４はゲートトレンチ４０の側壁４２に接する部分を有する。具体的には、底部４４と接合界面２５との間における側壁４２において、ｎ型領域１４とゲートトレンチ４０の側壁４２とが接する。係る点において、第１実施形態と異なる。他の点は、第１実施形態と同じである。
【００５７】
本例では、ｎ型領域１４の幅１６が第１実施形態よりも広いので、電流経路が第１実施形態よりも広くなる。したがって、第１実施形態と比較してオン抵抗（Ｒｏｎ）を低くすることができる。また、本例では、ｎ型領域１４の幅１６は、接合界面２５からｎ＋型基板１０の側へ向かって拡大している。つまり、ｎ型領域１４は略台形形状を成す。なお、当該構成により、電界集中が発生する角部２３が、第１実施形態の角部２３と比べて角部４３から遠くなる。よって、活性領域１１０の耐圧が向上する。
【００５８】
図７は、第３実施形態の変形例を示す図である。本例のｎ型領域１４は、接合界面２５に沿って延びている上部１８を有する。本例では、第３実施形態と比較して、オン抵抗（Ｒｏｎ）を更に低下させることができる。これに加えて、第１実施形態の角部２３と比べて角部２３を角部４３から離すことができるので、より耐圧を向上させることができる。
【００５９】
図８は、図７におけるｐ−型領域２０およびｐ型領域３０を拡大した図である。ｐ−型領域２０においては、接合界面２５からｎ＋型基板１０の側にかけて、ｐ型の不純物濃度が低下している。本例のｐ−型領域２０において、ｐ型の不純物濃度は＋Ｚ方向に段階的に増加している。点線は、ｐ型の不純物濃度の変化点を示す。例えば、ｐ−型領域２０をエピタキシャル形成する際に、ｐ型不純物の原料ガスの流量を時間に対して段階的に増加させる。これにより、ｐ型の不純物濃度を＋Ｚ方向において段階的に増加させることができる。なお、ｐ−型領域２０のうち接合界面２５に最も近い領域のｐ型不純物濃度が、第１実施形態のｐ−型領域２０のｐ型不純物濃度と同じであってよい。
【００６０】
このようにして形成されたｐ−型領域２０に対して、第１実施形態よりも高い濃度でｎ型不純物を注入する。この場合、ｎ型不純物が第１実施形態よりもＹ方向に拡散し易いので、ｎ型領域１４の上部１８が形成される。なお、他の例においては、ｐ型不純物の原料ガスの流量を時間に対して連続的に増加させることにより、ｐ型の不純物濃度を＋Ｚ方向において連続的に増加させてもよい。
【００６１】
図９は、第４実施形態における活性領域１１０のＹ‐Ｚ平面における断面を示す図である。なお、図９は、半導体装置１００の単位セルを示す。本例の活性領域１１０は、ソーストレンチ８０をさらに備える。ソーストレンチ８０は、ｐ型領域３０を貫通しており、ゲートトレンチ４０とは異なる位置に設けられる。本例のソーストレンチ８０は、ゲートトレンチ４０を形成する段階（Ｓ３０）と同じ段階で作成してよい。ソーストレンチ８０は、ｐ＋型領域８２と、ｐ＋型領域８２に接して設けられた電極材料８４を有する。ｐ＋型領域８２は、イオン注入により形成してよく、エピタキシャル形成してもよい。電極材料８４は、ＴｉおよびＡｌの積層体であってよく、ポリシリコンであってもよい。係る点において、第１実施形態と異なる。他の点は、第１実施形態と同じである。
【００６２】
本例のソーストレンチ８０は、アバランシェ電流の引き抜き電極として機能する。つまり、ブレークダウンが発生して、大量の電流がドレイン電極６０からソース電極５０へ流れる際の引き抜き電極として機能する。ソーストレンチ８０はソース領域３２よりも下方に位置するので、アバランシェ電流がソース領域３２に流れるのを防ぐことができる。これにより、ブレークダウン電流がソース領域３２に流れて寄生ＰＮＰトランジスタがオンすることを防ぐことができる。
【００６３】
図１０は、第５実施形態における活性領域１１０のＹ‐Ｚ平面における断面を示す図である。なお、図１０は、半導体装置１００の単位セルを示す。本例のソーストレンチ８０は、図９のｐ＋型領域８２を有しない。また、本例は、ソーストレンチ８０の下方に埋込領域９０をさらに備える。係る点において、第４実施形態と異なる。他の点は、第４実施形態と同じである。
【００６４】
埋込領域９０は、ソーストレンチ８０の下方においてソーストレンチ８０から離間して設けられる。埋込領域９０は、電極材料８４を有さないソーストレンチ８０を形成した後に、ソーストレンチ８０を介してｐ型不純物を注入して形成することができる。このとき、注入加速電圧を適宜調整することにより、ｐ−型領域２０とｎ−型領域１２との境界面近傍にのみ、ｐ型不純物を注入することができる。埋込領域９０は、ｐ型領域３０よりも高いｐ型の不純物濃度を有してよい。本例の埋込領域９０は、ｐ＋型の不純物を有する。
【００６５】
埋込領域９０におけるｐｎ接合部の角部９３は、ｎ型領域１４の角部２３よりもブレークダウンしやすい。埋込領域９０はソーストレンチ８０の直下に配置されているので、アバランシェ電流は、第４実施形態と比較して、さらにソーストレンチ８０に引き抜かれ易くなる。それゆえ、ブレークダウン電流がソース領域３２に流れて寄生ＰＮＰトランジスタがオンすることをより確実に防ぐことができる。なお、活性領域１１０の形状は、上記に記載された形状に限定されない。第２または第３実施形態と、第４または第５実施形態とを互いに組み合わせてもよい。
【００６６】
図１１は、第６実施形態における半導体装置１００を製造する製造フロー２１０を示す図である。本例では、ｐ型領域３０を形成する段階（Ｓ２０）の前にｎ型領域１４を形成する段階（Ｓ１４）を有する。係る点が第１実施形態と異なる。
【００６７】
図１２Ａは、ｎ型領域１４を形成する段階（Ｓ１４）を示す図である。本例では、ｐ−型領域２０を形成する段階（Ｓ１０）の後に、ｐ−型領域２０の一部にｎ型不純物をイオン注入する。次いで、１，３００℃以下で熱処理することによりｎ型不純物を活性化する。これによりｎ型領域１４を形成する。
【００６８】
図１２Ｂは、ｐ型領域３０を形成する段階（Ｓ２０）を示す図である。第１実施形態と同様にｐ型領域３０を形成する。図１２Ｃは、ソース領域３２を形成する段階（Ｓ３０）を示す図である。第１実施形態と同様にソース領域３２を形成する。図１２Ｄは、ゲートトレンチ４０を形成する段階（Ｓ４０）を示す図である。第１実施形態と同様にｐ−型領域２０に達するように、ゲートトレンチ４０を形成する。ただし、ゲートトレンチ４０を介したイオン注入は行わない。なお、これ以降は、第１実施形態における段階（Ｓ６０）および段階（Ｓ７０）を順次実行する。
【００６９】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００７０】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。
【符号の説明】
【００７１】
１０・・ｎ＋型基板、１２・・ｎ−型領域、１４・・ｎ型領域、１６・・幅、１８・・上部、２０・・ｐ−型領域、２３・・角部、２５・・接合界面、３０・・ｐ型領域、３２・・ソース領域、４０・・ゲートトレンチ、４２・・側壁、４３・・角部、４４・・底部、４６・・幅、４７・・ゲート絶縁膜、４８・・ゲート電極、５０・・ソース電極、５２・・層間絶縁膜、６０・・ドレイン電極、７０・・マスク材料、８０・・ソーストレンチ、８２・・ｐ＋型領域、８４・・電極材料、９０・・埋込領域、９３・・角部、１００・・半導体装置、１１０・・活性領域、１１２・・ゲートパッド、１１４・・ソースパッド、１２０・・周辺領域、２００・・製造フロー、２１０・・製造フロー
【要約】      （修正有）【課題】トレンチゲートの底部における電界集中を緩和する構造をより簡易に形成し、かつ、ゲート閾値（Ｖｔｈ）の低下又はばらつきを防ぐ半導体装置を提供する。【解決手段】ｎ＋半導体基板１０と、半導体基板の上方に設けられ、一部にｎ−型の第１半導体領域１２を有するｐ−型の第２半導体領域２０と、第２半導体領域上に設けられ、第２半導体領域よりも高い不純物濃度を有するｐ型の第３半導体領域３０と、第３半導体領域を貫通しており、第１半導体領域上に設けられているゲートトレンチ４０とを備える。ゲートトレンチは、ゲートトレンチの側壁４２および底部４４に設けられたゲート絶縁膜４７と、ゲート絶縁膜に接して設けられたゲート電極４８とを有する。【選択図】図２【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図４Ｇ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１２Ｄ】
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