(57)【特許請求の範囲】
【請求項１】
複数のＩＣチップを高放熱基材の所定の位置へボンディングする工程と、
再配線のための配線及び電極が形成され、個片化された再配線用基板を、ＩＣチップ上に搭載する工程と、
上記再配線用基板を搭載した複数のＩＣチップに対し樹脂封止する工程と、
個々の半導体素子に個片化する工程と、を有する半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子の製造方法及び半導体素子、特に高放熱性を有するモールドアレイパッケージや小型パッケージ等の半導体素子に関する。
【背景技術】
【０００２】
近年、小型化、薄型化の要請に対応したＣＳＰ（Chip Size Package）等の半導体素子が製作されており、このＣＳＰ等では、生産性の向上、コストダウン等の目的のため、例えばモールドアレイパッケージ（ＭＡＰ：Mold Array Package）工法による製造が行われる。このモールドアレイパッケージ工法は、多数の半導体回路を１つの基板(ＭＡＰ基板)上にアレイ状に集合・配置し、このＭＡＰ基板上に形成した半導体回路をダイシングにて個片化することで、多数の半導体素子が製作される。
【０００３】
上記のようなモールドアレイパッケージ形態を採用する半導体素子（パッケージ）の製造方法では、有機基板やリードフレームにＩＣチップを半導体素子用接着剤により搭載し、ワイヤボンディング技術等を用いて再配線が行なわれる。そして、この再配線材料とＩＣチップは、樹脂にて封止され、耐環境性を確保した上で、ダイシングソー等を用いて個片化することにより、半導体素子のパッケージングを完了することが一般的である。
【０００４】
図４には、従来のＩＣチップのＭＡＰ工法等による再配線の工程が示されており、この再配線では、図４(Ａ)のように、複数の半導体素子分の配線と電極が形成された再配線用集合基板(リードフレーム等)１にＩＣチップ２がワイヤ（金線等）３によりワイヤボンディングされた後、全体に封止用樹脂４によりモールドされる。そして、モールド後の集合基板１を個片化することで、図４(Ｂ)の半導体素子が複数製作される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−１７９５０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、再配線が実施される各種の半導体素子(パッケージ)においては、高放熱特性が必要となるものがあるが、複数の半導体素子を効率よく製造するＭＡＰ工法等では、高放熱特性を容易に得ることが困難であった。
【０００７】
即ち、図４(Ｂ)で示した半導体素子に対し高放熱特性を付与する場合、樹脂４によって封止される前に、ＩＣチップ２に対し、高放熱特性を持つ高放熱性塗料の塗布や放熱板の取付け等を行う必要があるが、この段階でこれらを実施することは困難で、図５(Ａ)のように、封止用樹脂４の上に、高放熱性塗料５を塗布したり、図５(Ｂ)のように、封止用樹脂４の上に、放熱板６を配置したりすることになる。
【０００８】
しかし、このような図５(Ａ)，(Ｂ)の高放熱特性の付与では、ＩＣチップ２の近くに高放熱性塗料や放熱板等を配置することができず、高放熱化が図り難いという問題があり、図５(Ｂ)の場合は、ＭＡＰ工法で製作される半導体素子が極めて小さいため、個々の半導体素子に対し放熱板６を搭載することも困難である。
【０００９】
本発明は上記問題点に鑑みてなされたものであり、その目的は、高放熱特性を有する小型の半導体素子を容易に製造することができる半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、請求項１の発明に係る半導体素子（パッケージ）の製造方法は、複数のＩＣチップを高放熱基材の所定の位置へボンディングする工程と、再配線のための配線及び電極が形成され、個片化された再配線用基板を、ＩＣチップ上に搭載する工程と、上記再配線用基板を搭載した複数のＩＣチップに対し樹脂封止する工程と、個々の半導体素子に個片化する工程と、を有することを特徴とする。
【００１１】
上記請求項１の構成によれば、複数のＩＣチップが１枚の高放熱材料の所定の位置へボンディングされた後、個片化（１チップ化）されている再配線用基板がＩＣチップ上にフリップチップボンディング技術等の接続技術を用いて搭載される。例えば、ＩＣチップの論理回路面に設けられたスタンドバンプ電極に、再配線用基板に設けられた異方性導電フィルムを介して再配線用基板をチップオンチップ（チップオンチップに準ずる手法）で接続することにより行われる。その後、この再配線用基板を搭載した全てのＩＣチップに対し樹脂封止が行われ、ダイシングソー等で個片化されることで、個々の半導体素子が製作される。
【発明の効果】
【００１２】
本発明の半導体素子の製造方法によれば、高放熱特性が必要となる半導体素子において、ＩＣチップに対し高放熱を目的とした材料を確実に配置することが可能となり、容易に高放熱特性を得ることができる。即ち、従来ＩＣチップを搭載するために用いられる再配線用基板は、電気的接続を行う再配線材料の役割を担うため、高放熱性塗料を塗布することが容易ではないが、本発明によれば、個片化（１チップ化）した再配線用基板をチップオンチップで搭載することにより再配線を行う構成であるから、一層の高放熱特性を得るための高放熱性塗料等を塗布した放熱用材料を使用することが可能になるという利点がある。
【００１３】
また、本発明の半導体素子の製造方法では、製造時の反りも発生せず、平面度の高い半導体素子が得られるという効果がある。即ち、上記ＩＣチップに対し個片化した再配線用基板ではなく、集合基板としての再配線用基板を配置することも可能であるが、この場合には、再配線用の集合基板と高放熱基材の熱膨張係数の差により反りが発生し易い。これは、工場内を一定の温度に管理することがコスト面で困難であり、水平分業のため、高放熱基材と再配線用の集合基板を接合した半製品を移動させる場合等があるからである。しかし、本発明は、個片化した再配線用基板をチップオンチップで搭載するから、高放熱基材等の反りもなく、この反りによる影響をなくすことができる。更には、既存の生産設備において実施できるという利点もある。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施例に係る半導体素子の製造方法で製造された半導体素子の構成を示す断面図である。
【図２】実施例の半導体素子の製造方法の各工程を説明するための図である。
【図３】実施例の搬送用ウェハーリング上の再配線用基板が搭載された集合基板を示す図である。
【図４】従来のＩＣチップのＭＡＰ工法等による再配線工程を示す図である。
【図５】従来の半導体素子において考えられる放熱対策の例を示し、図（Ａ）は高放熱性塗料を塗布する場合の図、図（Ｂ）は放熱板を配置する場合の図である。
【発明を実施するための形態】
【００１６】
図１には、本発明の実施例に係る半導体素子の製造方法で得られた半導体素子（半導体パッケージ）の構成が示されており、この図１において、８はＩＣチップ、１０は高放熱材料、１１はＩＣチップ８と高放熱材料１０を接続する半導体用接着剤、１３は再配線用基板（１５は有機基板）、９はＩＣチップ８と再配線用基板１３の再配線に用いられるスタッドバンプ（バンプ接続用電極）、１６はＩＣチップ８と再配線用基板１３の再配線に用いられる異方性導電フィルム（ＡＣＦ）、１８は封止用樹脂である。
【００１７】
図２には、実施例の半導体製造方法が示されており、図２（Ａ）に示されるように、ＩＣチップ８には、その論理回路面にバンプ接続用電極であるスタッドバンプ９が形成され、また金属薄板１０ａに熱伝導率の高い塗料（例えば窒化アルミニウムが配合された塗料）１０ｂが塗布された１枚の高放熱材料（シート）１０が設けられ、この高放熱材料１０は複数のＩＣチップ８を搭載できる大きさからなる。この高放熱材料１０としては、ガラスクロスやポリイミドのベースに熱伝導率の高い塗料を塗布し、フレキシブルにしたもの等、各種のものが適用できる。まず、図２（Ａ）の工程では、上記高放熱材料１０の上の所定位置にＩＣチップ８（スタッドバンプ９が設けられていない面）が、半導体用接着剤１１を用いてダイボンディングされる。そして、このＩＣチップ８の全てについてダイボンディングが終了した後、接着剤１１を硬化させる。
【００１８】
次に、図２（Ｂ）に示されるように、個片化された再配線用基板１３が上記ＩＣチップ８にフリップチップボンディング等によるチップオンチップにて接続される。この再配線用基板１３は、有機基板１５に対し再配線処理のための配線１４ａと電極１４ｂが形成され、この再配線用基板１３の電極１４ｂ側に異方性導電フィルム（ＡＣＦ）１６が仮接着されたもので、事前に製作される。即ち、図３に示されるように、搬送用ウェハーリング２０には、その上のＵＶテープ２１上に、上記再配線用基板１３を複数形成した集合基板２２がその二次実装面を上方にして（ＡＣＦ１６の支持テープと共に）搭載されており、この集合基板２２をダイシング技術により切断することで、１チップ化された再配線用基板１３が製作される。
【００１９】
そして、この図２（Ｂ）の工程では、再配線用基板１３のＡＣＦ１６側の面をＩＣチップ８のスタッドバンプ９側の面に当てて加圧・加熱し、接着することで（ダイボンディング技術により）、再配線用基板１３が１チップ毎にＩＣチップ８に対して（チップオンチップで）搭載される。この際、上記ＡＣＦ１６の支持テープが図３のＵＶテープ２１の接着力により剥がれるよう、ＵＶテープ２１の材料を選定し、かつダイシング条件の設定を行うことになる。
【００２０】
次に、ＩＣチップ８の全てに対して再配線用基板１３の搭載が完了すると、図２（Ｃ）に示されるように、集合基板（ＭＡＰ基板）に対しモールド装置にて封止用樹脂（エポキシ樹脂等）１８を用いた樹脂封止が行われる。この樹脂封止が完了すると、集合基板を再度ウェハーリング２０上に貼り付けられたＵＶテープ２１へ二次実装面を上方にした状態で搭載し、ダイシング技術にて最終製品形態（半導体素子）になるよう個片化が行われる。最終製品形態へと個片化された半導体素子は、電気特性試験が実施された後、出荷用包装材へ収納されることで完成品となる。
【００２１】
このような実施例によれば、従来の半導体製造ラインを用いて、小型で高放熱特性を有する半導体素子の製造が可能である。また、図２（Ｂ）の工程で、ＩＣ基板８に対し再配線用の集合基板を配置することも可能で、この場合は再配線用の集合基板と高放熱基材１０の熱膨張係数の差により反りが生じるが、本発明は、ＩＣチップ８に個片化した再配線用基板１３を接合するので、各部材（１０，１３）の熱膨張係数の差によって製造物に反りが発生することもない。仮に、樹脂（１８）封止において、フィラーが混入していない液状樹脂をポッティングモールドした場合でも、高放熱基材１０等に永久歪が生じることはなく、平面度の高い半導体素子（パッケージ）が得られるという利点がある。
【００２２】
更に、ＡＣＦ１６を含む個片化された再配線用基板１３をＩＣチップ８へその都度位置補正を行いながら搭載し、再配線を行うことが可能であるため、集合基板の状態の再配線用基板との再配線を行う工法に比べ、より小型の半導体素子を製造するために優位である。なお、再配線用基板１３の形状をウェハーと同様の円形とすることもでき、半導体素子の製造コスト削減への対応も可能となる。
【００２３】
また、実施例の半導体素子は、ＩＣチップ８のスタッドバンプ９とは反対側の面に、高放熱材料１０が接着剤で接着され、ＩＣチップ８のバンプ電極に対しては、個片化された再配線用基板１３が異方性導電フィルム１６を介して接続された構成となり、高放熱特性を有する小型の半導体素子が得られるという利点がある。
【符号の説明】
【００２４】
２，８…ＩＣチップ、    ４，１８…封止用樹脂、
９…スタッドバンプ、    １０…高放熱材料、
１０ａ…金属薄板、      １０ｂ…塗料、
１１…半導体用接着剤、  １３…再配線用基板、
１４ａ…配線、          １４ｂ…電極、
１５…有機基板、        １６…ＡＣＦ（異方性導電フィルム）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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