(57)【特許請求の範囲】
【請求項１】
ローレベルおよびハイレベルが信号レベルとして交互に繰り返されるデータ信号を搬送波信号によりＡＳＫ変調して被変調信号を出力する変調回路（３０）と、
前記データ信号の信号レベルが前記ハイレベルおよび前記ローレベルのうちいずれか一方のレベルであるときに、前記変調回路から出力される被変調信号に基づいてそれぞれプッシュプル動作する第１、第２のプッシュプル回路（１０、２０）と、
前記第１、第２のプッシュプル回路の間に直列接続されるコイルアンテナ（５１）およびコンデンサ（５２）を有し、前記第１、第２のプッシュプル回路がそれぞれプッシュプル動作状態で、前記コイルアンテナが前記コンデンサとともに共振して電波を媒体として送信信号を出力するＬＦアンテナ（５０）と、
前記第１プッシュプル回路と前記ＬＦアンテナとの間に配置される第１抵抗素子（６０）と、
前記第２プッシュプル回路と前記ＬＦアンテナとの間に配置される第２抵抗素子（６１）と、
前記ＬＦアンテナと前記第１抵抗素子との間の第１共通接続端子（６２）とグランドとの間に配置され、前記第１共通接続端子と前記グランドとに直接接続されている第１スイッチ（７０）と、
前記ＬＦアンテナと前記第２抵抗素子との間の第２共通接続端子（６３）とグランドとの間に配置され、前記第２共通接続端子と前記グランドとに直接接続されている第２スイッチ（７１）と、
前記データ信号が前記一方のレベル以外の他方のレベルであるときに、前記第１スイッチを制御して前記第１共通接続端子とグランドとの間を接続させるとともに、前記第２スイッチを制御して前記第２共通接続端子とグランドとの間を接続させる制御回路（８０）と、を備えることを特徴とする送信装置。
【請求項２】
ローレベルおよびハイレベルが信号レベルとして交互に繰り返されるデータ信号を搬送波信号によりＡＳＫ変調して被変調信号を出力する変調回路（３０）と、
前記データ信号の信号レベルが前記ハイレベルおよび前記ローレベルのうちいずれか一方のレベルであるときに、前記変調回路から出力される被変調信号に基づいてプッシュプル動作するプッシュプル回路（１０）と、
前記プッシュプル回路とグランドとの間に直列接続されるコイルアンテナ（５１）およびコンデンサ（５２）を有し、前記プッシュプル回路がプッシュプル動作状態で、前記コイルアンテナが前記コンデンサとともに共振して電波を媒体として送信信号を出力するＬＦアンテナ（５０）と、
前記プッシュプル回路と前記ＬＦアンテナとの間に配置される第１抵抗素子（６０）と、
前記ＬＦアンテナと前記第１抵抗素子との間の第１共通接続端子（６２）とグランドとの間に配置され、前記第１共通接続端子と前記グランドとに直接接続されている第１スイッチ（７０）と、
前記データ信号が前記一方のレベル以外の他方のレベルであるときに、前記第１スイッチを制御して前記第１共通接続端子とグランドとの間を接続させる制御回路（８０）と、を備えることを特徴とする送信装置。
【請求項３】
前記ＬＦアンテナとグランドとの間に配置される第２抵抗素子（６１）と、
前記第２の抵抗素子とグランドとの間の第２共通接続端子（６３）とグランドとの間に
配置される第２スイッチ（７１）とを備え、
前記データ信号が前記一方のレベル以外の他方のレベルであるときに、前記制御回路（
８０）は、前記第２スイッチを制御して前記第２共通接続端子とグランドとの間を接続さ
せることを特徴とする請求項２に記載の送信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プッシュプル回路を用いた送信装置に関するものである。
【背景技術】
【０００２】
従来、送信装置では、搬送波信号を用いてデータ信号をＡＳＫ変調して被変調信号を出力する変調回路と、変調回路から出力される被変調信号に基づいてプッシュプル動作するプッシュプル回路と、コイルアンテナとコンデンサとを備え、プッシュプル回路がプッシュプル動作状態で、コイルアンテナがコンデンサとともに共振して電波を媒体として送信信号を送信するものがある（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第３５７５３４０号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明者等は、上記特許文献１を基に、図６に示すように、コイルアンテナ５１およびコンデンサ５２からなるＬＦアンテナ５０をプッシュプル回路１０ａとグランドとの間にて配置した送信装置１Ａを構成し、ローレベルおよびハイレベルが信号レベルとして交互に繰り返されるデータ信号（図７（ｂ）参照）を用いて、ＬＦアンテナ５０から送信信号を送信させることについて検討した。
【０００５】
本発明者の検討によれば、変調回路３０においてデータ信号を搬送波信号によってＡＳＫ変調すると、データ信号の信号レベルがローレベルであるローレベル期間ＴＬでは、被変調信号の信号レベルはローレベルを維持し、データ信号の信号レベルがハイレベルであるハイレベル期間ＴＨでは、被変調信号の信号レベルがハイレベルおよびローレベルを交互に繰り返す状態になる（図７（ｃ）参照）。
【０００６】
このため、データ信号のハイレベル期間ＴＨでは、プッシュプル回路１０ａがプッシュプル動作状態になり、コイルアンテナ５１がコンデンサ５２とともに共振状態になる。このため、ハイレベル期間ＴＨでは、コイルアンテナ５１から出力される送信信号はその信号レベルが繰り返し変動する共振波形になる（図７（ａ）参照）。
【０００７】
しかし、ＬＦアンテナ５０のＱ値を大きくすると、ＬＦアンテナ５０から出力される送信信号の波形の立ち上がりが鈍るとともに、送信信号の波形の立ち下がりが鈍る。このため、ＬＦアンテナ５０はその共振状態が伸びたような状態になる。
【０００８】
すなわち、データ信号のローレベル期間ＴＬのうち立ち下がり時期Ｔｄからしばらくの期間ＴＬａ（図７（ｂ））でも、送信信号はその信号レベルが繰り返し変動する共振波形になり、見かけ上、データ信号のハイレベル期間ＴＨが伸びたようになる。したがって、受信装置が、コイルアンテナ５１から送信される送信信号を受信すると、この受信したデータ信号において本来ローレベルであると認識すべき期間を、ハイレベルであると誤って識別してしまう場合がある。
【０００９】
また、データ信号のローレベル期間ＴＬにおいて、プッシュプル回路１０ａのうちグランド側のｎＭＯＳトランジスタ１２（図６参照）をオンして、ＬＦアンテナ５０の共振エネルギに基づく電流をＬＦアンテナ５０からｎＭＯＳトランジスタ１２を通してグランドに流して、ＬＦアンテナ５０の電位をグランドレベルまで落とすことも考えられる。しかし、この場合、ＬＦアンテナ５０のＱ値を調整するために、ＬＦアンテナ５０とプッシュプル回路１０ａとの間にダンピング抵抗としての抵抗素子６０を配置した場合には、この抵抗素子６０の影響でＬＦアンテナ５０の電位をグランドレベルまで落とす効果が妨げられる。
【００１０】
本発明は上記点に鑑みて、プッシュプル回路を用いる送信装置において、ＬＦアンテナを適正に共振させることを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するため、請求項１に記載の発明では、ローレベルおよびハイレベルが信号レベルとして交互に繰り返されるデータ信号を搬送波信号によりＡＳＫ変調して被変調信号を出力する変調回路（３０）と、
前記データ信号の信号レベルが前記ハイレベルおよび前記ローレベルのうちいずれか一方のレベルであるときに、前記変調回路から出力される被変調信号に基づいてそれぞれプッシュプル動作する第１、第２のプッシュプル回路（１０、２０）と、
前記第１、第２のプッシュプル回路の間に直列接続されるコイルアンテナ（５１）およびコンデンサ（５２）を有し、前記第１、第２のプッシュプル回路がそれぞれプッシュプル動作状態で、前記コイルアンテナが前記コンデンサとともに共振して電波を媒体として送信信号を出力するＬＦアンテナ（５０）と、
前記第１プッシュプル回路と前記ＬＦアンテナとの間に配置される第１抵抗素子（６０）と、
前記第２プッシュプル回路と前記ＬＦアンテナとの間に配置される第２抵抗素子（６１）と、
前記ＬＦアンテナと前記第１抵抗素子との間の第１共通接続端子（６２）とグランドとの間に配置され、前記第１共通接続端子と前記グランドとに直接接続されている第１スイッチ（７０）と、
前記ＬＦアンテナと前記第２抵抗素子との間の第２共通接続端子（６３）とグランドとの間に配置され、前記第２共通接続端子と前記グランドとに直接接続されている第２スイッチ（７１）と、
前記データ信号が前記一方のレベル以外の他方のレベルであるときに、前記第１スイッチを制御して前記第１共通接続端子とグランドとの間を接続させるとともに、前記第２スイッチを制御して前記第２共通接続端子とグランドとの間を接続させる制御回路（８０）と、を備えることを特徴とする。
【００１２】
請求項１に記載の発明によれば、データ信号が他方のレベルであるときには、共振エネルギに基づく電流をＬＦアンテナから第１、第２のスイッチを通してグランドに流すことができる。これにより、データ信号が他方のレベルであるときに、ＬＦアンテナが共振状態になることを抑制することができる。したがって、ＬＦアンテナが適正に共振することができる。
【００１３】
請求項２に記載の発明では、ローレベルおよびハイレベルが信号レベルとして交互に繰り返されるデータ信号を搬送波信号によりＡＳＫ変調して被変調信号を出力する変調回路（３０）と、
前記データ信号の信号レベルが前記ハイレベルおよび前記ローレベルのうちいずれか一方のレベルであるときに、前記変調回路から出力される被変調信号に基づいてプッシュプル動作するプッシュプル回路（１０）と、
前記プッシュプル回路とグランドとの間に直列接続されるコイルアンテナ（５１）およびコンデンサ（５２）を有し、前記プッシュプル回路がプッシュプル動作状態で、前記コイルアンテナが前記コンデンサとともに共振して電波を媒体として送信信号を出力するＬＦアンテナ（５０）と、
前記プッシュプル回路と前記ＬＦアンテナとの間に配置される第１抵抗素子（６０）と、
前記ＬＦアンテナと前記第１抵抗素子との間の第１共通接続端子（６２）とグランドとの間に配置され、前記第１共通接続端子と前記グランドとに直接接続されている第１スイッチ（７０）と、
前記データ信号が前記一方のレベル以外の他方のレベルであるときに、前記第１スイッチを制御して前記第１共通接続端子とグランドとの間を接続させる制御回路（８０）と、を備えることを特徴とする。
【００１４】
請求項２に記載の発明によれば、データ信号が他方のレベルであるときには、共振エネルギに基づく電流をＬＦアンテナから第１スイッチを通してグランドに流すことができる。これにより、データ信号が他方のレベルであるときに、ＬＦアンテナが共振状態になることを抑制することができる。したがって、ＬＦアンテナが適正に共振することができる。
【００１５】
請求項３に記載の発明では、前記ＬＦアンテナとグランドとの間に配置される第２抵抗素子（６１）と、
前記第２の抵抗素子とグランドとの間の第２共通接続端子（６３）とグランドとの間に配置される第２スイッチ（７１）とを備え、
前記データ信号が前記一方のレベル以外の他方のレベルであるときに、前記制御回路（８０）は、前記第２スイッチを制御して前記第２共通接続端子とグランドとの間を接続させることを特徴とする。
【００１６】
なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００１７】
【図１】本発明の第１実施形態における送信装置の回路構成を示す図である。
【図２】第１実施形態における送信装置の各信号などを示すタイミングチャートである。
【図３】本発明の第２実施形態における送信装置の回路構成を示す図である。
【図４】本発明の第３実施形態における送信装置の回路構成を示す図である。
【図５】本発明の第４実施形態における送信装置の回路構成を示す図である。
【図６】比較例における送信装置の回路構成を示す図である。
【図７】比較例における送信装置の各信号などを示すタイミングチャートである。
【発明を実施するための形態】
【００１８】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、説明の簡略化を図るべく、図中、同一符号を付してある。
【００１９】
（第１実施形態）
図１に本発明に係る送信装置１の第１実施形態の構成を示す。
【００２０】
第１実施形態の送信装置１は、ドライバ回路１０、２０、変調回路３０、信号源４０、ＬＦアンテナ５０、抵抗素子６０、６１、ｎＭＯＳトランジスタ７０、７１、およびＣＰＵ８０から構成されている。
【００２１】
ドライバ回路１０は、ｐＭＯＳトランジスタ１１およびｎＭＯＳトランジスタ１２から構成されている。ｐＭＯＳトランジスタ１１は、電源Ｖｄｄとグランドとの間に配置されている。ｎＭＯＳトランジスタ１２は、ｐＭＯＳトランジスタ１１とグランドとの間に配置されている。
【００２２】
ドライバ回路２０は、ｐＭＯＳトランジスタ２１およびｎＭＯＳトランジスタ２２から構成されている。ｐＭＯＳトランジスタ２１は、電源Ｖｄｄとグランドとの間に配置されている。ｎＭＯＳトランジスタ２２は、ｐＭＯＳトランジスタ２１とグランドとの間に配置されている。
【００２３】
変調回路３０は、搬送波信号を用いてデータ信号をＡＳＫ変調して被変調信号を出力するためのもので、ＡＮＤゲート３１ａ、３１ｂ、およびＮＯＴゲート３２を備える。ＡＮＤゲート３１ａは、信号源４０から出力される信号とＣＰＵ８０から出力されるデータ信号とをＡＮＤ演算した信号を被変調信号として出力する。ＮＯＴゲート３２は、信号源４０の出力信号を論理否定した信号を出力する。ＡＮＤゲート３１ｂは、ＣＰＵ８０から出力されるデータ信号とＮＯＴゲート３２の出力信号とをＡＮＤ演算した信号を被変調信号として出力する。
【００２４】
信号源４０は、一定の周波数で信号レベルが変化する搬送波信号をＡＳＫ変調信号として出力する。データ信号は、一定周期にて信号レベルが変化するもので、信号レベルとしてローレベルおよびハイレベルが交互に繰り返される信号である。本実施形態のデータ信号としては、そのデューティ比が５０％に設定されている。
【００２５】
ＬＦアンテナ５０は、コイルアンテナ５１およびコンデンサ５２とから構成されている。コイルアンテナ５１およびコンデンサ５２は、共通接続端子１３、２３の間に直列接続されて、直列共振回路を構成する。共通接続端子１３は、ｐＭＯＳトランジスタ１１およびｎＭＯＳトランジスタ１２の間の共通接続端子である。共通接続端子２３は、ｐＭＯＳトランジスタ２１およびｎＭＯＳトランジスタ２２の間の共通接続端子である。
【００２６】
抵抗素子６０は、共通接続端子１３とＬＦアンテナ５０との間に配置されている。抵抗素子６０は、共通接続端子１３とＬＦアンテナ５０との間に電流が流れることを制限する。抵抗素子６１は、共通接続端子２３とＬＦアンテナ５０との間に配置されている。抵抗素子６１は、共通接続端子２３とＬＦアンテナ５０との間に電流が流れることを制限する。抵抗素子６０、６１は、ＬＦアンテナ５０のＱ値を調整するために用いられている。
【００２７】
ｎＭＯＳトランジスタ７０は、ＬＦアンテナ５０と抵抗素子６０との間の共通接続端子６２とグランドとの間に配置されている。ｎＭＯＳトランジスタ７１は、ＬＦアンテナ５０と抵抗素子６１との間の共通接続端子６３とグランドとの間に配置されている。ＣＰＵ８０は、データ信号を出力するとともに、ｎＭＯＳトランジスタ７０、７１を制御する処理を実行する。
【００２８】
次に、本実施形態の送信装置１の作動について説明する。
【００２９】
まず、信号源４０は、搬送波信号をＡＮＤゲート３１ａおよびＮＯＴゲート３２に出力する（図２（ａ））。ＣＰＵ８０は、データ信号をＡＮＤゲート３１ａ、３１ｂに出力する（図２（ｂ））。ＮＯＴゲート３２は、信号源４０の出力信号を論理否定した信号をＡＮＤゲート３１ｂに出力する。
【００３０】
ＡＮＤゲート３１ａは、信号源４０から出力される信号とＣＰＵ８０からのデータ信号をＡＮＤ演算した信号を被変調波信号としてｐＭＯＳトランジスタ２１のゲート端子とｎＭＯＳトランジスタ２２のゲート端子とに出力する（図２（ｃ）参照）。このため、データ信号がハイレベルである期間では、ドライバ回路１０がプッシュプル動作する。
【００３１】
ＡＮＤゲート３１ｂは、データ信号とＮＯＴゲート３２の出力信号とをＡＮＤ演算した信号を被変調波信号としてｐＭＯＳトランジスタ１１のゲート端子とｎＭＯＳトランジスタ１２のゲート端子とに出力する。このため、データ信号の信号レベルがハイレベルである期間では、ドライバ回路２０がプッシュプル動作する。
【００３２】
このとき、ｐＭＯＳトランジスタ１１とｎＭＯＳトランジスタ２２とがオンする第１状態と、ｎＭＯＳトランジスタ１２とｐＭＯＳトランジスタ２１とがオンする第２状態とが交互に繰り返される。
【００３３】
第１状態では、電源Ｖｄｄからの電流がｐＭＯＳトランジスタ１１、抵抗素子６０、ＬＦアンテナ５０、抵抗素子６１、ｎＭＯＳトランジスタ２２を通してグランドに流れる。第２状態では、電源Ｖｄｄからの電流がｐＭＯＳトランジスタ２１、抵抗素子６１、ＬＦアンテナ５０、抵抗素子６０、ｎＭＯＳトランジスタ１２を通してグランドに流れる。
【００３４】
このような第１状態と第２状態とが交互に繰り返される。すなわち、データ信号の信号レベルがハイレベルである期間では、ＬＦアンテナ５０のコイルアンテナ５１とコンデンサ５２とが共振する。これに伴い、ＬＦアンテナ５０が送信信号を電波を媒体として送信する。
【００３５】
ここで、データ信号の信号レベルがハイレベルである期間では、ＣＰＵ８０は、ｎＭＯＳトランジスタ７０、７１にローレベルの制御信号を出力する。このため、ｎＭＯＳトランジスタ７０、７１がそれぞれオフする。このため、共通接続端子６２とグランドとの間は、ハイインピーダンス（Ｈｉ−Ｚ）になる（図２（ｆ）参照）。これに加えて、共通接続端子６３とグランドとの間は、ハイインピーダンス（Ｈｉ−Ｚ）になる。
【００３６】
一方、データ信号の信号レベルがローレベルである期間では、ＡＮＤゲート３１ａは、ローレベル信号をｐＭＯＳトランジスタ２１のゲート端子とｎＭＯＳトランジスタ２２のゲート端子とに出力する（図２（ｃ）参照）。このため、ｐＭＯＳトランジスタ１１がオンし、ｎＭＯＳトランジスタ２２がオフする。これに加えて、ＡＮＤゲート３１ｂは、ローレベル信号をｐＭＯＳトランジスタ２１のゲート端子とｎＭＯＳトランジスタ２２のゲート端子とに出力する。このため、ｐＭＯＳトランジスタ２１がオンし、ｎＭＯＳトランジスタ２２がオフする。このことにより、ドライバ回路１０、２０がそれぞれプッシュプル動作を停止していることになる。
【００３７】
このとき、抵抗素子６０は、ＬＦアンテナ５０と共通接続端子１３との間に電流が流れることを制限する。これに加えて、抵抗素子６１は、ＬＦアンテナ５０と共通接続端子２３との間に電流が流れることを制限する。
【００３８】
ここで、ＣＰＵ８０は、ｎＭＯＳトランジスタ７０、７１にハイレベル信号を制御信号として出力する。このため、ｎＭＯＳトランジスタ７０、７１がそれぞれオンする。したがって、共通接続端子６２とグランドとの間は、ローインピーダンスになる。これに加えて、共通接続端子６３とグランドとの間は、ローインピーダンスになる。
【００３９】
このとき、ＬＦアンテナ５０の共振エネルギに基づく電流がＬＦアンテナ５０から共通接続端子６２およびｎＭＯＳトランジスタ７０を通してグランドに流れる。さらに、ＬＦアンテナ５０の共振エネルギに基づく電流がＬＦアンテナ５０から電流が共通接続端子６３およびｎＭＯＳトランジスタ７１を通してグランドに流れる。このことにより、ＬＦアンテナ５０の共振エネルギがｎＭＯＳトランジスタ７０、７１を通してグランドに放出されることになる。
【００４０】
以上説明した本実施形態によれば、データ信号の信号レベルがローレベルであるとき、ＬＦアンテナ５０の共振エネルギに基づく電流をＬＦアンテナ５０からｎＭＯＳトランジスタ７０を通してグランドに流すことができる。これに加えて、ＬＦアンテナ５０の共振エネルギに基づく電流をＬＦアンテナ５０からｎＭＯＳトランジスタ７１を通してグランドに流すことができる。これにより、共振エネルギをＬＦアンテナ５０からｎＭＯＳトランジスタ７０、７１を通してグランドに放出することができる。よって、データ信号がハイレベルであるときに、ＬＦアンテナ５０が共振状態になる一方、データ信号の信号レベルがローレベルであるときに、ＬＦアンテナ５０が共振状態になることを抑制することができる。これにより、ＬＦアンテナ５０のＱ値を大きくしても、ＬＦアンテナ５０が適正に共振することができる。
【００４１】
従来、ｎＭＯＳトランジスタ７０、７１を用いない送信装置では、上述の如く、ＬＦアンテナ５０はその共振状態が伸びたような状態になる。このため、データ信号としては、そのデューティ比が実際には５０％であるにも関わらず、見かけ上、データ信号の信号レベルがハイレベルである期間が伸びて、デューティ比が５０％よりも大きなものに認識される恐れがある。
【００４２】
ここで、予め、データ信号のデューティ比を５０％よりも小さな比率に設定して、ＬＦアンテナ５０はその共振状態が伸びた状態で、データ信号のデューティ比が５０％として認識されるようにすることも考えられる。しかし、この場合、データ信号のデューティ比の設定などの制御処理の複雑化、コンピュータプログラムの膨大化を招く可能性がある。
【００４３】
これに対して、本実施形態では、ｎＭＯＳトランジスタ７０、７１を用いるので、データ信号の信号レベルがローレベルである期間迄、ＬＦアンテナ５０の共振状態が伸びる状態になることを抑制できる。このため、デューティ比が５０％であるデータ信号をＡＳＫ変調してＬＦアンテナ５０から送信させることができる。したがって、デューティ比が５０％であるデータ信号を出力する際に、汎用のＣＰＵに用意されるＵＡＲＴに代表されるデータ転送方式を用いることができる。このため、データ信号の送信の際に、制御処理の複雑化を招くこともなく、コンピュータプログラムの膨大化を招くこともない。
【００４４】
以上により、簡素な構成で、安定したデータ信号の高速な送信が可能になる。
【００４５】
（第２実施形態）
上述の第１実施形態では、ｐＭＯＳトランジスタ１１とｎＭＯＳトランジスタ１２からなるドライバ回路１０と、ｐＭＯＳトランジスタ２１とｎＭＯＳトランジスタ２２からなるドライバ回路２０を用いた例について説明したが、これに代えて、本第２実施形態では、２つのｎＭＯＳトランジスタからなるドライバ回路１０と、２つのｎＭＯＳトランジスタからなるドライバ回路２０を用いる例について説明する。
【００４６】
図３に、本実施形態の送信装置１の回路構成を示す。図３において、図１と同一符号は同一のものを示す。本実施形態と上述の第１実施形態とは、ドライバ回路１０、２０の回路構成と、ドライバ回路１０、２０と変調回路３０との間の接続関係とが相違するだけで、その他の構成は共通する。
【００４７】
そこで、本実施形態と上述の第１実施形態との間の相違点について説明し、その他の構成の説明を省略する。
【００４８】
まず、ドライバ回路１０は、電源Ｖｄｄとグランドとの間に直列接続されるｎＭＯＳトランジスタ１１ａ、１２からなる。ドライバ回路２０は、電源Ｖｄｄとグランドとの間に直列接続されるｎＭＯＳトランジスタ２１ａ、２２からなる。
【００４９】
ＡＮＤゲート３１ａの出力端子は、ｎＭＯＳトランジスタ１１ａ、２２のゲート端子に接続されている。ＡＮＤゲート３１ｂの出力端子は、ｎＭＯＳトランジスタ１２、２１ａのゲート端子に接続されている。
【００５０】
このように構成される本実施形態の送信装置１では、ｎＭＯＳトランジスタ１１ａ、２２がＡＮＤゲート３１ａの出力信号により制御される。ｎＭＯＳトランジスタ１２、２１ａがＡＮＤゲート３１ｂの出力信号により制御される。このため、データ信号の信号レベルがハイレベルである期間では、ドライバ回路１０、２０がプッシュプル動作する。
【００５１】
このとき、ｎＭＯＳトランジスタ１１ａとｎＭＯＳトランジスタ２２とがオンする第１状態と、ｎＭＯＳトランジスタ１２とｎＭＯＳトランジスタ２１ａとがオンする第２状態とが交互に繰り返される。
【００５２】
第１状態では、電源Ｖｄｄからの電流がｎＭＯＳトランジスタ１１ａ、抵抗素子６０、ＬＦアンテナ５０、抵抗素子６１、ｎＭＯＳトランジスタ２２を通してグランドに流れる。第２状態では、電源Ｖｄｄからの電流がｎＭＯＳトランジスタ２１ａ、抵抗素子６１、ＬＦアンテナ５０、抵抗素子６０、ｎＭＯＳトランジスタ１２を通してグランドに流れる。
【００５３】
このような第１状態と第２状態とが交互に繰り返される。すなわち、ＬＦアンテナ５０のコイルアンテナ５１とコンデンサ５２とが共振して、ＬＦアンテナ５０が送信信号を電波を媒体として送信する。
【００５４】
ここで、データ信号の信号レベルがハイレベルである期間では、ＣＰＵ８０は、ｎＭＯＳトランジスタ７０、７１にローレベルの制御信号を出力する。このため、ｎＭＯＳトランジスタ７０、７１がそれぞれオフする。
【００５５】
一方、データ信号の信号レベルがローレベルである期間では、ＡＮＤゲート３１ａは、ローレベル信号をｎＭＯＳトランジスタ１１ａ、２２のゲート端子に出力する。このため、ｎＭＯＳトランジスタ１１ａ、２２がオフする。ＡＮＤゲート３１ｂは、ローレベル信号をｎＭＯＳトランジスタ１２、２１ａのゲート端子に出力する。このため、ｎＭＯＳトランジスタ１１ａ、２２がオフする。このことにより、ドライバ回路１０、２０がそれぞれプッシュプル動作を停止していることになる。
【００５６】
これに加えて、データ信号の信号レベルがローレベルである期間では、ＣＰＵ８０は、ｎＭＯＳトランジスタ７０、７１にハイレベルの制御信号を出力する。このため、ｎＭＯＳトランジスタ７０、７１がそれぞれオンする。したがって、ＬＦアンテナ５０の共振エネルギに基づく電流がＬＦアンテナ５０から共通接続端子６２およびｎＭＯＳトランジスタ７０を通してグランドに流れる。さらに、ＬＦアンテナ５０の共振エネルギに基づく電流がＬＦアンテナ５０から共通接続端子６３およびｎＭＯＳトランジスタ７１を通してグランドに流れる。以上により、ＬＦアンテナ５０の共振エネルギがグランドに放出されることになる。
【００５７】
以上説明した本実施形態によれば、データ信号の信号レベルがローレベルであるとき、ＬＦアンテナ５０の共振エネルギに基づく電流をＬＦアンテナ５０からｎＭＯＳトランジスタ７０を通してグランドに流すことができる。これに加えて、ＬＦアンテナ５０の共振エネルギに基づく電流をＬＦアンテナ５０からｎＭＯＳトランジスタ７１を通してグランドに流すことができる。このため、上述の第１実施形態と同様に、データ信号の信号レベルがローレベルであるときに、ＬＦアンテナ５０が共振状態になることが抑制されるので、ＬＦアンテナ５０のＱ値を大きくしても、ＬＦアンテナ５０が適正に共振することができる。
【００５８】
（第３実施形態）
上述の第１実施形態では、２つのドライバ回路１０、２０を用いてＬＦアンテナ５０を共振させるようにした例について説明したが、これに代えて、本第３実施形態では、１つのドライバ回路１０を用いてＬＦアンテナ５０を共振させる例について説明する。
【００５９】
図４に、本実施形態の送信装置１の回路構成を示す。図４において、図１と同一符号は同一のものを示す。本実施形態は、ドライバ回路２０、ＡＮＤゲート３１ｂおよびＮＯＴゲート３２を図１から削除したものである。
【００６０】
本実施形態では、共通接続端子１３とＬＦアンテナ５０との間に抵抗素子６０が接続されている。ＬＦアンテナ５０とグランドとの間に抵抗素子６１が接続されている。
【００６１】
このように構成される本実施形態の送信装置１では、データ信号の信号レベルがハイレベルである期間では、ドライバ回路１０がＡＮＤゲート３１ａの出力信号によりプッシュプル動作する。
【００６２】
このとき、ｐＭＯＳトランジスタ１１がオンし、かつｎＭＯＳトランジスタ１２がオフする第１状態と、ｐＭＯＳトランジスタ１１がオフし、かつｎＭＯＳトランジスタ１２がオンする第２状態とが交互に繰り返される。
【００６３】
第１状態では、電源Ｖｄｄからの電流がｐＭＯＳトランジスタ１１、抵抗素子６０、ＬＦアンテナ５０、および抵抗素子６１を通してグランドに流れる。第２状態では、抵抗素子６１側から、ＬＦアンテナ５０、抵抗素子６０、ｎＭＯＳトランジスタ１２を通してグランドに流れる。
【００６４】
このような第１状態と第２状態とが交互に繰り返される。すなわち、ＬＦアンテナ５０のコイルアンテナ５１とコンデンサ５２とが共振する。これに伴い、ＬＦアンテナ５０が送信信号を電波を媒体として送信する。
【００６５】
ここで、データ信号の信号レベルがハイレベルである期間では、ＣＰＵ８０は、ｎＭＯＳトランジスタ７０、７１にローレベルの制御信号を出力する。このため、ｎＭＯＳトランジスタ７０、７１がそれぞれオフする。
【００６６】
一方、データ信号の信号レベルがローレベルである期間では、上述の第１実施形態と同様、ＣＰＵ８０は、ｎＭＯＳトランジスタ７０、７１にハイレベルの制御信号を出力する。このため、ｎＭＯＳトランジスタ７０、７１がオンする。したがって、ＬＦアンテナ５０の共振エネルギに基づく電流が共通接続端子６２およびｎＭＯＳトランジスタ７０を通してグランドに流れる。さらに、ＬＦアンテナ５０の共振エネルギに基づく電流が共通接続端子６３およびｎＭＯＳトランジスタ７１を通してグランドに流れる。以上により、ＬＦアンテナ５０の共振エネルギがグランドに放出されることになる。
【００６７】
以上説明した本実施形態によれば、上述の第１実施形態と同様に、データ信号の信号レベルがローレベルであるときに、ＬＦアンテナ５０の共振エネルギに基づく電流をＬＦアンテナ５０からｎＭＯＳトランジスタ７０、７１を通してグランドに流すことができる。このため、ＬＦアンテナ５０が共振状態になることを抑制されて、ＬＦアンテナ５０が適正に共振することができる。
【００６８】
（第４実施形態）
上述の第３実施形態では、２つの抵抗素子６０、６１および２つのｎＭＯＳトランジスタ７０、７１を用いて送信装置１を構成した例について説明したが、これに代えて、１つの抵抗素子６０および１つのｎＭＯＳトランジスタ７０を用いて送信装置１を構成する例について説明する。
【００６９】
図５に、本実施形態の送信装置１の回路構成を示す。図５において、図４と同一符号は同一のものを示す。本実施形態は、抵抗素子６１およびｎＭＯＳトランジスタ７１を図４から削除したものである。
【００７０】
本実施形態では、ｎＭＯＳトランジスタ７０が上述の第３実施形態と同様に作動する。したがって、ＬＦアンテナ５０の共振エネルギに基づく電流がＬＦアンテナ５０から共通接続端子６２およびｎＭＯＳトランジスタ７０を通してグランドに流れる。このため、ＬＦアンテナ５０の共振エネルギがグランドに放出される。このことにより、上述の第３実施形態と同様に、データ信号の信号レベルがローレベルであるときに、ＬＦアンテナ５０が共振状態になることを抑制することができる。これにより、ＬＦアンテナ５０のＱ値を大きくしても、ＬＦアンテナ５０が適正に共振することができる。
【００７１】
（他の実施形態）
上述の第１、第２実施形態では、データ信号がハイレベルである期間にて、ドライバ回路１０、２０がプッシュプル動作し、データ信号の信号レベルがローレベルである期間にてドライバ回路１０、２０がプッシュプル動作を停止する例について説明したが、これに限らず、データ信号の信号レベルがローレベルである期間にて、ドライバ回路１０、２０がプッシュプル動作し、データ信号がハイレベルである期間にて、ドライバ回路１０、２０がプッシュプル動作を停止するようにしてもよい。
【００７２】
上述の第３、第４実施形態では、データ信号がハイレベルである期間にて、ドライバ回路１０がプッシュプル動作し、データ信号の信号レベルがローレベルである期間にてドライバ回路１０がプッシュプル動作を停止する例について説明したが、これに限らず、データ信号がハイレベルである期間にて、ドライバ回路１０がプッシュプル動作を停止し、データ信号の信号レベルがローレベルである期間にて、ドライバ回路１０がプッシュプル動作するようにしてもよい。
【００７３】
上述の第１〜第４実施形態では、ＭＯＳトランジスタを用いてドライバ回路１０、２０を構成した例について説明したが、これに代えて、バイポーラ型のトランジスタを用いてドライバ回路１０、２０を構成してもよい。
【符号の説明】
【００７４】
１      送信装置
１０    ドライバ回路（プッシュプル回路）
２０    ドライバ回路（プッシュプル回路）
３０    変調回路
３１ａ  ＡＮＤゲート
３１ｂ  ＡＮＤゲート
３２    ＮＯＴゲート
４０    信号源（搬送波信号）
５０    ＬＦアンテナ
５１    コイルアンテナ
５２    コンデンサ
６０    抵抗素子（第１抵抗素子）
６１    抵抗素子（第２抵抗素子）
７０    ｎＭＯＳトランジスタ（第１スイッチ）
７１    ｎＭＯＳトランジスタ（第２スイッチ）
８０    ＣＰＵ（制御回路）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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