(57)【特許請求の範囲】
【請求項１】
以下の工程を含む半導体集積回路装置の製造方法：
（ａ）第１の主面および第２の主面を有する半導体基板であって、
前記第１の主面上に設けられたメモリアレー領域および非メモリアレー領域と、
前記第１の主面上に設けられた第１層埋め込みメタル配線層から第Ｎ層埋め込みメタル配線層と、
前記第１層埋め込みメタル配線層から前記第Ｎ層埋め込みメタル配線層の少なくとも一つに設けられた低誘電率層間絶縁膜と、
前記メモリアレー領域と前記非メモリアレー領域の間であって、前記メモリアレー領域を囲むように、前記低誘電率層間絶縁膜を有する埋め込みメタル配線層を含む複数の配線層に亘って上下方向に連結するように設けられたメモリ周辺メタルシールリングとを有する半導体基板を準備する工程、
（ｂ）前記（ａ）工程のあと、前記メモリアレー領域に、少なくとも前記第１層埋め込みメタル配線層から前記第Ｎ層埋め込みメタル配線層に亘って、複数のメモリキャパシタを形成する工程。
【請求項２】
請求項１に記載の半導体集積回路装置の製造方法において、前記低誘電率層間絶縁膜は、多孔質低誘電率膜である。
【請求項３】
請求項２に記載の半導体集積回路装置の製造方法において、前記メモリアレー領域はＣＯＢ構造を有する。
【請求項４】
請求項３に記載の半導体集積回路装置の製造方法において、前記複数のメモリキャパシタは、これらを電気的に相互に接続する上部電極、および、各々に対して設けられた下部電極を有する。
【請求項５】
請求項４に記載の半導体集積回路装置の製造方法において、前記メモリ周辺メタルシールリングと前記上部電極は、実質的に同電位にされている。
【請求項６】
請求項５に記載の半導体集積回路装置の製造方法において、前記メモリ周辺メタルシールリングは、実質的に電源電位と接地電位の中間のプリチャージ電位にされている。
【請求項７】
請求項４に記載の半導体集積回路装置の製造方法において、前記メモリ周辺メタルシールリングと、前記メモリアレー領域のＰ型ウエル領域は、実質的に同電位にされている。
【請求項８】
請求項７に記載の半導体集積回路装置の製造方法において、前記メモリ周辺メタルシールリングは、実質的に前記メモリアレー領域のバックバイアス電位にされている。
【請求項９】
請求項４に記載の半導体集積回路装置の製造方法において、前記メモリ周辺メタルシールリングは、前記半導体基板部に於いて、前記メモリアレー領域のＰ型ウエル領域と電気的に分離されている。
【請求項１０】
請求項９に記載の半導体集積回路装置の製造方法において、前記メモリ周辺メタルシールリングは、実質的に接地電位にされている。
【請求項１１】
請求項１に記載の半導体集積回路装置の製造方法において、前記非メモリアレー領域は、ロジック回路領域を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置（または半導体装置）に関し、特にメモリアレー部を有する半導体集積回路装置に適用して有効な技術に関する。
【背景技術】
【０００２】
日本特開２０１１−１４７３１号公報（特許文献１）は、論理チップにメモリアレー部が組み込まれた埋め込み型（Ｅｍｂｅｄｄｅｄ）ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）すなわち混載型ＤＲＡＭに関するものである。この中で、ＣＯＢ（Ｃａｐａｃｉｔｏｒ  Ｏｖｅｒ  Ｂｉｔｌｉｎｅ）型メモリアレー部において、メモリキャパシタが設けられた層の層間絶縁膜が、ＳｉＯＣ等の低誘電率（Ｌｏｗ−ｋ）酸化シリコン系絶縁膜であるものが開示されている。
【０００３】
日本特開２０１１−１１４０４９号公報（特許文献２）または、これに対応する米国特許公開２０１１−１２１３７５号公報（特許文献３）には、ＣＯＢ型埋め込みＤＲＡＭにおいて、論理回路部の配線層と同一の層に、メモリキャパシタが設けられたもの（本願に於いては「配線層侵入型メモリキャパシタ」ということがある）が開示されている。
【０００４】
日本特開２０１１−１４２２１４号公報（特許文献４）または、これに対応する米国特許公開２０１１−１６５７５６号公報（特許文献５）には、ＣＯＢ型埋め込みＤＲＡＭにおいて、メモリアレー部を取り囲むように形成された主にタングステン等のメタル部材からなるガードリングが開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−１４７３１号公報
【特許文献２】特開２０１１−１１４０４９号公報
【特許文献３】米国特許公開２０１１−１２１３７５号公報
【特許文献４】特開２０１１−１４２２１４号公報
【特許文献５】米国特許公開２０１１−１６５７５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
近年、ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）においては、配線間容量低減のため、低誘電率酸化シリコン系絶縁膜が使用される。ＤＲＡＭとロジック（非メモリ領域）を混載したＬＳＩ（埋め込み型ＤＲＡＭを有するロジック系チップ）においても、特に、配線間隔が狭い比較的下層の配線部には、低誘電率酸化シリコン系絶縁膜が使用されている。一方、微細化に伴う形で、メモリキャパシタの容量を確保するために、比較的下層の配線部にメモリキャパシタを設ける構造（配線層侵入型メモリキャパシタ）が提案されている。しかし、本願発明者らが、検討したところによって、このような構造では、メモリキャパシタの加工時に於いて、低誘電率酸化シリコン系絶縁膜を通しての水分、薬液成分、ラジカル等の非メモリ領域（より正確には、非メモリアレー領域）への影響を排除することが困難であることが明らかとなった。
【０００７】
このような課題を解決するための手段等を以下に説明するが、その他の課題と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される実施の形態のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００９】
すなわち、本願の一実施の形態の概要は、基本的に、非メモリアレー領域およびメモリアレー領域を有する半導体集積回路装置に於いて、前記メモリアレー領域内で低誘電率層間絶縁膜を有する下層埋め込みメタル配線層に亘ってメモリキャパシタが形成されたものである。そこで更に、少なくとも前記低誘電率層間絶縁膜を有する下層埋め込みメタル配線層に、前記メモリアレー領域を囲むようにメモリ周辺メタルシールリングが設けられている。
【発明の効果】
【００１０】
本願において開示される実施の形態のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１１】
すなわち、前記本願の一実施の形態によれば、メモリキャパシタの加工時における非メモリアレー領域へのダメージ（これに起因して後に起こるダメージを含む）を回避することができる。
【図面の簡単な説明】
【００１２】
【図１】本願の一実施の形態の半導体集積回路装置の一例である埋め込み型ＤＲＡＭ（すなわちＤＲＡＭ混載ロジックチップ）のデバイス構造（メモリ周辺メタルシールリングＶｂｂ接続構造）およびレイアウト等を説明するための半導体チップ上面のレイアウトの概要を示す半導体チップ全体上面図である。
【図２】図１のメモリ領域３の模式回路図である。
【図３】図１のメモリ領域コーナ部周辺切り出し領域Ｒ１の平面レイアウト図である。
【図４】図１のＡ−Ａ’断面にほぼ対応するデバイス断面図である。
【図５】図４のＹ−Ｙ’断面に対応するデバイス断面図である。
【図６】図１のＢ−Ｂ’断面にほぼ対応するデバイス断面図である。
【図７】図１のＣ−Ｃ’断面にほぼ対応するデバイス断面図である。
【図８】図４等に於いて、省略されている半導体基板内の不純物領域構造を補足的に説明するための半導体基板部等の模式断面図である。
【図９】図４および図８のメモリ周辺メタルシールリング設置領域Ｒ５の詳細構造を示すデバイス断面図である。
【図１０】本願の前記一実施の形態の半導体集積回路装置の製造プロセスの一例を説明するための図４に対応する製造プロセス途中のウエハ断面図（第３層埋め込みメタル配線層Ｍ３の絶縁性拡散バリア膜２８ｃの成膜工程完了時点）である。
【図１１】本願の前記一実施の形態の半導体集積回路装置の製造プロセスの一例を説明するための図４に対応する製造プロセス途中のウエハ断面図（第３層埋め込みメタル配線層Ｍ３の絶縁性拡散バリア膜２８ｃの成膜工程完了時点）である。
【図１２】本願の前記一実施の形態の半導体集積回路装置の製造プロセスの一例を説明するための図４に対応する製造プロセス途中のウエハ断面図（プレート収容リセス形成用レジスト膜３７のパターニング工程完了時点）である。
【図１３】本願の前記一実施の形態の半導体集積回路装置の製造プロセスの一例を説明するための図４に対応する製造プロセス途中のウエハ断面図（プレート収容リセス形成３８の形成工程完了時点）である。
【図１４】本願の前記一実施の形態の半導体集積回路装置の製造プロセスの一例を説明するための図４に対応する製造プロセス途中のウエハ断面図（下地保護膜４１の形成工程完了時点）である。
【図１５】本願の前記一実施の形態の半導体集積回路装置の製造プロセスの一例を説明するための図４に対応する製造プロセス途中のウエハ断面図（キャパシタホール３９の形成工程完了時点）である。
【図１６】本願の前記一実施の形態の半導体集積回路装置の製造プロセスの一例を説明するための図４に対応する製造プロセス途中のウエハ断面図（容量下部電極膜成膜工程完了時点）である。
【図１７】本願の前記一実施の形態の半導体集積回路装置の製造プロセスの一例を説明するための図４に対応する製造プロセス途中のウエハ断面図（容量下部電極パターニング工程完了時点）である。
【図１８】本願の前記一実施の形態の半導体集積回路装置の製造プロセスの一例を説明するための図４に対応する製造プロセス途中のウエハ断面図（容量プレート膜成膜工程完了時点）である。
【図１９】本願の前記一実施の形態の半導体集積回路装置の製造プロセスの一例を説明するための図４に対応する製造プロセス途中のウエハ断面図（容量プレート加工工程完了時点）である。
【図２０】本願の前記一実施の形態の半導体集積回路装置の製造プロセスの一例を説明するための図４に対応する製造プロセス途中のウエハ断面図（キャパシタ上平坦化用酸化シリコン膜成膜工程完了時点）である。
【図２１】本願の前記一実施の形態の半導体集積回路装置の製造プロセスの一例を説明するための図４に対応する製造プロセス途中のウエハ断面図（キャパシタ上平坦化工程完了時点）である。
【図２２】本願の前記一実施の形態の半導体集積回路装置の製造プロセスの一例を説明するための図４に対応する製造プロセス途中のウエハ断面図（第４層埋め込みメタル配線層Ｍ４の絶縁性拡散バリア膜２８ｄの成膜工程完了時点）である。
【図２３】本願の前記一実施の形態の半導体集積回路装置におけるデバイス構造に関する変形例１（メモリ周辺メタルシールリングＶｐ接続構造）を説明するための半導体基板部等の模式断面図（図８に対応）である。
【図２４】本願の前記一実施の形態の半導体集積回路装置におけるデバイス構造に関する変形例１（メモリ周辺メタルシールリングＶｐ接続構造）を説明するためのメモリ周辺メタルシールリング設置領域Ｒ５の詳細構造を示すデバイス断面図（図９に対応）である。
【図２５】本願の前記一実施の形態の半導体集積回路装置におけるデバイス構造に関する変形例２（メモリ周辺メタルシールリングＶｓｓ接続構造）を説明するための半導体基板部等の模式断面図（図８に対応）である。
【図２６】本願の前記一実施の形態の半導体集積回路装置におけるデバイス構造に関する変形例２（メモリ周辺メタルシールリングＶｓｓ接続構造）を説明するためのメモリ周辺メタルシールリング設置領域Ｒ５の詳細構造を示すデバイス断面図（図９に対応）である。
【図２７】本願の一実施の形態の半導体集積回路装置のアウトラインを説明するための模式チップ上面図である。
【発明を実施するための形態】
【００１３】
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
【００１４】
１．以下を含む半導体集積回路装置：
（ａ）第１の主面および第２の主面を有する半導体基板；
（ｂ）前記第１の主面上に設けられたメモリアレー領域および非メモリアレー領域；
（ｃ）前記第１の主面上に設けられた第１層埋め込みメタル配線層から第Ｎ層埋め込みメタル配線層；
（ｄ）前記第１層埋め込みメタル配線層から前記第Ｎ層埋め込みメタル配線層の少なくとも一つに設けられた低誘電率層間絶縁膜；
（ｅ）少なくとも前記第１層埋め込みメタル配線層から前記第Ｎ層埋め込みメタル配線層に亘って設けられた複数のメモリキャパシタ；
（ｆ）前記メモリアレー領域と前記非メモリアレー領域の間であって、前記メモリアレー領域を囲むように、前記低誘電率層間絶縁膜を有する埋め込みメタル配線層に亘って設けられたメモリ周辺メタルシールリング。
【００１５】
２．前記項１の半導体集積回路装置において、前記低誘電率層間絶縁膜は、多孔質低誘電率膜である。
【００１６】
３．前記項１または２の半導体集積回路装置において、メモリアレー領域はＣＯＢ構造を有する。
【００１７】
４．前記項１から３のいずれか一つの半導体集積回路装置において、複数のメモリキャパシタは、これらを電気的に相互に接続する上部電極、および、各々に対して設けられた下部電極を有する。
【００１８】
５．前記項４の半導体集積回路装置において、前記メモリ周辺メタルシールリングと前記上部電極は、実質的に同電位にされている。
【００１９】
６．前記項１から５のいずれか一つの半導体集積回路装置において、前記メモリ周辺メタルシールリングは、実質的に電源電位と接地電位の中間のプリチャージ電位にされている。
【００２０】
７．前記項１から４のいずれか一つの半導体集積回路装置において、前記メモリ周辺メタルシールリングと、前記メモリアレー領域のＰ型ウエル領域は、実質的に同電位にされている。
【００２１】
８．前記項１から４および７のいずれか一つの半導体集積回路装置において、前記メモリ周辺メタルシールリングは、実質的に前記メモリアレー領域のバックバイアス電位にされている。
【００２２】
９．前記項１から６のいずれか一つの半導体集積回路装置において、前記メモリ周辺メタルシールリングは、前記半導体基板部に於いて、前記メモリアレー領域のＰ型ウエル領域と電気的に分離されている。
【００２３】
１０．前記項１から５および９のいずれか一つの半導体集積回路装置において、前記メモリ周辺メタルシールリングは、実質的に接地電位にされている。
【００２４】
１１．前記項１から１０のいずれか一つの半導体集積回路装置において、前記非メモリアレー領域は、ロジック回路領域を有する。
【００２５】
１２．以下の工程を含む半導体集積回路装置の製造方法：
（ａ）第１の主面および第２の主面を有する半導体基板であって、
前記第１の主面上に設けられたメモリアレー領域および非メモリアレー領域と、
前記第１の主面上に設けられた第１層埋め込みメタル配線層から第Ｎ層埋め込みメタル配線層と、
前記第１層埋め込みメタル配線層から前記第Ｎ層埋め込みメタル配線層の少なくとも一つに設けられた低誘電率層間絶縁膜と、
前記メモリアレー領域と前記非メモリアレー領域の間であって、前記メモリアレー領域を囲むように、前記低誘電率層間絶縁膜を有する埋め込みメタル配線層に亘って設けられたメモリ周辺メタルシールリングとを有する半導体基板を準備する工程、
（ｂ）前記（ａ）工程のあと、前記メモリアレー領域に、少なくとも前記第１層埋め込みメタル配線層から前記第Ｎ層埋め込みメタル配線層に亘って、複数のメモリキャパシタを形成する工程。
【００２６】
〔本願における記載形式、基本的用語、用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００２７】
更に、本願において、「半導体装置」または「半導体集積回路装置」というときは、主に、各種トランジスタ（能動素子）単体、および、それらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したもの、および、半導体チップ等をパッケージングしたものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。このとき、集積回路構成の代表的なものとしては、Ｎチャネル型ＭＩＳＦＥＴとＰチャネル型ＭＩＳＦＥＴを組み合わせたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路に代表されるＣＭＩＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ  Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路を例示することができる。
【００２８】
今日の半導体集積回路装置、すなわち、ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）のウエハ工程は、通常、二つの部分に分けて考えられている。すなわち、一つ目は、原材料としてのシリコンウエハの搬入からプリメタル（Ｐｒｅｍｅｔａｌ）工程（第１層配線層下端とゲート電極構造の間の層間絶縁膜等の形成、コンタクトホール形成、タングステンプラグ、埋め込み等からなる工程）あたりまでのＦＥＯＬ（Ｆｒｏｎｔ  Ｅｎｄ  ｏｆ  Ｌｉｎｅ）工程である。二つ目は、第１層配線層形成から始まり、アルミニウム系パッド電極上のファイナルパッシベーション膜へのパッド開口の形成あたりまで（ウエハレベルパッケージプロセスにおいては、当該プロセスも含む）のＢＥＯＬ（Ｂａｃｋ  Ｅｎｄ  ｏｆ  Ｌｉｎｅ）工程である。ＦＥＯＬ工程の内、ゲート電極パターニング工程、コンタクトホール形成工程等は、特に微細な加工が要求される微細加工工程である。
【００２９】
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。
【００３０】
同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン（Ｕｎｄｏｐｅｄ  Ｓｉｌｉｃｏｎ  Ｄｉｏｘｉｄｅ）だけでなく、その他の酸化シリコンを主要な成分とする絶縁膜を含む。たとえば、ＴＥＯＳベース酸化シリコン（ＴＥＯＳ−ｂａｓｅｄ  ｓｉｌｉｃｏｎ  ｏｘｉｄｅ）、ＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＢＰＳＧ（Ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）等の不純物をドープした酸化シリコン系絶縁膜も酸化シリコン膜である。また、熱酸化膜、ＣＶＤ酸化膜のほか、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）、ナノクラスタリングシリカ（ＮＳＣ：Ｎａｎｏ−Ｃｌｕｓｔｅｒｉｎｇ  Ｓｉｌｉｃａ）等の塗布系膜も酸化シリコン膜または酸化シリコン系絶縁膜である。そのほか、ＦＳＧ（Ｆｌｕｏｒｏｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＳｉＯＣ（Ｓｉｌｉｃｏｎ  Ｏｘｉｃａｒｂｉｄｅ）またはカーボンドープ酸化シリコン（Ｃａｒｂｏｎ−ｄｏｐｅｄ  Ｓｉｌｉｃｏｎ  ｏｘｉｄｅ）またはＯＳＧ（Ｏｒｇａｎｏｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）等のＬｏｗ−ｋ絶縁膜も同様に、酸化シリコン膜または酸化シリコン系絶縁膜である。更に、これらと同様な部材に空孔を導入したシリカ系Ｌｏｗ−ｋ絶縁膜（ポーラス系絶縁膜、「ポーラスまたは多孔質」というときは、分子性多孔質を含む）も酸化シリコン膜または酸化シリコン系絶縁膜である。
【００３１】
また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。同様に、「ＳｉＣＮ」というときは、特にそうでない旨明示したときを除き、ＳｉＣＮおよびＳｉＣＮＨの両方を含む。
【００３２】
なお、ＳｉＣは、ＳｉＮと類似の性質を有するが、ＳｉＯＮは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多い。
【００３３】
窒化シリコン膜は、ＳＡＣ（Ｓｅｌｆ−Ａｌｉｇｎｅｄ  Ｃｏｎｔａｃｔ）技術におけるエッチストップ膜、すなわち、ＣＥＳＬ（Ｃｏｎｔａｃｔ  Ｅｔｃｈ−Ｓｔｏｐ  Ｌａｙｅｒ）として、多用されるほか、ＳＭＴ（Ｓｔｒｅｓｓ  Ｍｅｍｏｒｉｚａｔｉｏｎ  Ｔｅｃｈｎｉｑｕｅ）における応力付与膜としても使用される。
【００３４】
同様に、「ニッケルシリサイド」というときは、通常、ニッケルモノシリサイドを指すが、比較的純粋なものばかりではなく、ニッケルモノシリサイドを主要な構成要素とする合金、混晶等を含む。また、シリサイドは、ニッケルシリサイドに限らず、従来から実績のあるコバルトシリサイド、チタンシリサイド、タングステンシリサイド等でもよい。また、シリサイド化のための金属膜としては、Ｎｉ（ニッケル）膜以外にも、例えばＮｉ−Ｐｔ合金膜（ＮｉとＰｔの合金膜）、Ｎｉ−Ｖ合金膜（ＮｉとＶの合金膜）、Ｎｉ−Ｐｄ合金膜（ＮｉとＰｄの合金膜）、Ｎｉ−Ｙｂ合金膜（ＮｉとＹｂの合金膜）またはＮｉ−Ｅｒ合金膜（ＮｉとＥｒの合金膜）のようなニッケル合金膜などを用いることができる。なお、これらのニッケルを主要な金属元素とするシリサイドを「ニッケル系のシリサイド」と総称する。
【００３５】
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
【００３６】
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【００３７】
５．「ウエハ」というときは、通常は半導体集積回路装置（半導体装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
【００３８】
６．本願に於いて、「メモリアレー領域」とは、メモリセルがマトリクス状に敷き詰められている領域を指し、「非メモリアレー領域」とは、「メモリ周辺領域」および「非メモリ領域」を指す。ここで、メモリ周辺領域は、メモリアレー領域の周辺近傍にあって、センスアンプ、ワード線ドライバ等が設けられた領域を指す。非メモリ領域は、対象とする「メモリ領域」以外の領域で、たとえば、ロジック領域、他のメモリ領域等が設けられた領域を指す。
【００３９】
また、「低誘電率層間絶縁膜」、「Ｌｏｗ−ｋ層間絶縁膜」等とは、たとえば、ＳｉＯＣ，ＳｉＯＣＨ等に代表される通常のＴＥＯＳ系酸化シリコンＣＶＤ膜等よりも、低誘電率の絶縁膜を言う。特に、「多孔質低誘電率層間絶縁膜」、「多孔質Ｌｏｗ−ｋ層間絶縁膜」等というときは、分子性多孔質（Ｍｏｌｅｃｕｌａｒ−ｐｏｒｅ−ｓｔａｃｋ）および、ポロジェン（Ｐｏｒｏｇｅｎ）等に由来する構造的多孔質（または物理的多孔質）の両方を含む。
【００４０】
更に、メタル配線領域に於いて、メモリ容量が形成される領域の上端を配線層で定義する場合に於いて、「第Ｎ層埋め込みメタル配線層」の「Ｎ」は、２以上（たとえば、２，３，４等）の正の整数で最上層埋め込みメタル配線層の階層値と同じか、それよりも小さい。
【００４１】
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【００４２】
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
【００４３】
なお、メモリキャパシタの一部が配線領域に形成された埋め込み型ＤＲＡＭ（ＤＲＡＭ＆ロジック混載チップ）について開示した先行特許出願としては、たとえば日本特願第２０１１−１９１９８３号（日本出願日２０１１年９月２日）がある。
【００４４】
１．本願の一実施の形態の半導体集積回路装置の一例である埋め込み型ＤＲＡＭ（すなわちＤＲＡＭ混載ロジックチップ）のデバイス構造（メモリ周辺メタルシールリングＶｂｂ接続構造）およびレイアウト等の説明（主に図１から図９）
以下の例では、主に折り返しビット線（Ｆｏｌｄｅｄ  Ｂｉｔｌｉｎｅ）構造のＤＲＡＭレイアウトを例に取り具体的に説明するが、オープンビット線（Ｏｐｅｎ  Ｂｉｔｌｉｎｅ）構造のＤＲＡＭレイアウトでも良いことは言うまでもない。また、以下の例では、いわゆる最密充填折り返しビット線レイアウト（Ｃｌｏｓｅｄ  Ｐａｃｋｅｄ  Ｆｏｌｄｅｄ  Ｂｉｔｌｉｎｅ  Ｌａｙｏｕｔ）を例に取り具体的に説明するが、いわゆるハーフピッチ折り返しビット線レイアウト（Ｈａｌｆ  Ｐｉｔｃｈ  Ｆｏｌｄｅｄ  Ｂｉｔｌｉｎｅ  Ｌａｙｏｕｔ）でも良いことは言うまでもない。
【００４５】
なお、以下では、主に、埋め込み型ＤＲＡＭを例に取り具体的に説明するが、専用ＤＲＡＭでも良いことは言うまでもない。
【００４６】
本願に於いては、半導体基板内のウエル領域、ソースドレイン領域等の不純物構造は、煩雑さを回避するため、それらを特に説明する必要のあるもの以外では、原則としてその表示を省略している。
【００４７】
また、以下の断面図では、繰り返し構造（対象構造を含む）のため、構造の異なる部分のみをうまく切り出すことができない場合には、適宜、繰り返し部分の一部等を省略して示す。
【００４８】
更に、以下の実施の形態に於いては、一例として、４０ｎｍテクノロジノードのデバイスを例にとり、具体的に説明するが、２８ｎｍテクノロジノードのデバイスおよび、それよりも微細なテクノロジノードのデバイスにも、また、より微細でないテクノロジノードのデバイスにも適用できることは言うまでもない。
【００４９】
図１は本願の一実施の形態の半導体集積回路装置の一例である埋め込み型ＤＲＡＭ（すなわちＤＲＡＭ混載ロジックチップ）のデバイス構造（メモリ周辺メタルシールリングＶｂｂ接続構造）およびレイアウト等を説明するための半導体チップ上面のレイアウトの概要を示す半導体チップ全体上面図である。図２は図１のメモリ領域３の模式回路図である。図３は図１のメモリ領域コーナ部周辺切り出し領域Ｒ１の平面レイアウト図である。図４は図１のＡ−Ａ’断面にほぼ対応するデバイス断面図である。図５は図４のＹ−Ｙ’断面に対応するデバイス断面図である。図６は図１のＢ−Ｂ’断面にほぼ対応するデバイス断面図である。図７は図１のＣ−Ｃ’断面にほぼ対応するデバイス断面図である。図８は図４等に於いて、省略されている半導体基板内の不純物領域構造を補足的に説明するための半導体基板部等の模式断面図である。図９は図４および図８のメモリ周辺メタルシールリング設置領域Ｒ５の詳細構造を示すデバイス断面図である。これらに基づいて、本願の一実施の形態の半導体集積回路装置の一例である埋め込み型ＤＲＡＭ（すなわちＤＲＡＭ混載ロジックチップ）のデバイス構造（メモリ周辺メタルシールリングＶｂｂ接続構造）およびレイアウト等を説明する。
【００５０】
まず、図１に示すように、半導体チップ２の上面１ａの最外部には、リング状のチップ周辺メタルシールリング６が設けられており、これは、たとえば、下層面状Ｗプラグ（たとえば、図４参照、以下同じ）、面状の各層銅系メタル埋め込み配線、上層面状Ｗプラグ、面状のアルミニウム系配線等を積層して、半導体基板より上方に於いては、基本的に開口のない壁を形成したものである。このチップ周辺メタルシールリング６は、必須ではないが、存在すると、たとえば、ダイシング時の機械的衝撃の伝播や周辺からの水分等の浸入等の防止に有効である。
【００５１】
半導体チップ２の上面１ａの内部領域には、ＤＲＡＭ領域等のメモリ領域３が設けられており、これ以外の非メモリ領域４ｇには、たとえば、ＣＭＯＳロジック回路領域（ロジック領域）、アナログ回路領域、他のメモリ領域（ＳＲＡＭ領域、不揮発性メモリ領域）、Ｉ/Ｏ回路領域、電極パッド形成領域等が設けられている。メモリ領域３は、単位メモリセルＵＣ（図２参照、以下同じ）がマトリクス状に敷き詰められたメモリアレー領域３ｃとその周辺のメモリ周辺領域３ｐに分かれている。メモリ周辺領域３ｐには、たとえば、センスアンプＳＡ１，ＳＡ２（図２参照、以下同じ）、ワード線ドライバＷＤ１、ＷＤ２，ＷＤ３，ＷＤ４等のメモリ周辺回路が設けられている。なお、メモリ周辺領域３ｐと非メモリ領域４ｇを併せて、非メモリアレー領域４と呼ぶ。
【００５２】
メモリ領域３において、メモリアレー領域３ｃとメモリ周辺領域３ｐの間には、平面的にメモリアレー領域３ｃを囲むように、リング状のメモリ周辺メタルシールリング５が設けられている。メモリ周辺メタルシールリング５の構造は、基本的に、チップ周辺メタルシールリング６と同様の構造を有しているが、後述するように、形成される階層が多層配線層（プリメタル領域を含む）の一部の階層に限られ、また、一部に開口を有することがある点でも異なっている。ただし、平面的に見るとき、形状は、閉じたリング状を呈する。このメモリ周辺メタルシールリング５は、たとえば、メモリ容量Ｃ（図４参照）を形成する際のエッチングダメージ等の非メモリアレー領域４への波及を防止する等の効果がある。
【００５３】
次に、図２に図１のメモリ領域３の模式的回路図を示す。図２に示すように、メモリアレー領域３ｃには、縦方向に、複数のワードラインＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４が設けられており、横方向には、これらと直交するように、複数のビットラインＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４が設けられている。この例では、たとえば、各ワードラインＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４は、交互に、メモリアレー領域３ｃの反対側のメモリ周辺領域３ｐに配置されたワード線ドライバＷＤ１、ＷＤ２，ＷＤ３，ＷＤ４によって制御されている。一方、各ビットラインＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４は、１本おきに対を形成し、その対について、交互に、メモリアレー領域３ｃの反対側のメモリ周辺領域３ｐに配置されたセンスアンプＳＡ１，ＳＡ２に接続されている。なお、ワード線ドライバＷＤ１、ＷＤ２，ＷＤ３，ＷＤ４の配置やセンスアンプＳＡ１，ＳＡ２の配置、およびビットラインＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４の対形成方式は、ここに示したものに限定されないことはいうまでもない。
【００５４】
ワードラインＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４とビットラインＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４の所定の交点近傍には、Ｎ型ＭＩＳＦＥＴ（アクセストランジスタ）Ｑ１，Ｑ２，Ｑ３、Ｑ４、Ｑ５，Ｑ６，Ｑ７，Ｑ８およびメモリキャパシタＣ１、Ｃ２，Ｃ３，Ｃ４，Ｃ５，Ｃ６，Ｃ７，Ｃ８の対から構成された単位メモリセルＵＣが各ビットラインおよび各ワードラインに接続されている。ここで、各メモリキャパシタＣ１、Ｃ２，Ｃ３，Ｃ４，Ｃ５，Ｃ６，Ｃ７，Ｃ８の一方の端子は、プレート電位Ｖｐ（ハーフプリチャージ方式では、「Ｖｄｄ/２電位」、すなわち、電源電位Ｖｄｄの１/２の中間電位）に接続されている。
【００５５】
次に、図１のメモリ領域コーナ部周辺切り出し領域Ｒ１の拡大平面図を図３に示す。図３に示すように、半導体基板１ｓの表面１ａ（第１の主面）には、マトリクス状に複数のメモリアレー内アクティブ領域ＡＣが設けられている。一方、メモリ周辺メタルシールリング５の下方の半導体基板１ｓの表面１ａには、シールドリングＰ型ウエルコンタクト領域ＣＰＳ（図８参照）が設けられており、たとえば、円柱状Ｗプラグ１５ｓｓ等によって、相互に接続されている。ここで、メモリアレー内アクティブ領域ＡＣおよびシールドリングＰ型ウエルコンタクト領域ＣＰＳ等以外の領域は、たとえば、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）領域７（素子分離領域）となっている。
【００５６】
半導体基板１ｓの表面１ａ上には、例えば、縦方向に複数のワードラインＷＬが配置されており、横方向に、複数のビットラインＢＬが相互にほぼ直交するように、配置されている。これらのビットラインＢＬ下であって、メモリアレー内アクティブ領域ＡＣ上の所定の部分には、ビット線コンタクトＷプラグ１２が設けられている。一方、複数のワードラインＷＬと複数のビットラインＢＬの所定の交点近傍であって、メモリアレー内アクティブ領域ＡＣ上には、容量コンタクトＷプラグ１４が設けられており、それらの上には、容量下部電極３２が設けられている。これらの容量下部電極３２の上方には、メモリアレー領域３ｃをほぼ蓋うように、容量プレート３５が設けられている。
【００５７】
次に、図１のＡ−Ａ’断面に対応するチップ断面図を図４に示す。図４に示すように、半導体基板部１ｓ（たとえばＰ型単結晶シリコン基板部）の表面１ａ（第１の主面）側、すなわち裏面１ｂ（第２の主面）と反対の面側には、主にデバイスが形成されている。半導体基板部１ｓ（半導体チップ２）の表面１ａは、この断面では、たとえば、メモリアレー領域３ｃ、メモリ周辺メタルシールリング設置領域Ｒ５、メモリ周辺領域３ｐ、および非メモリ領域４ｇが設けられている。半導体基板部１ｓの表面１ａには、ＳＴＩ領域７およびゲート絶縁膜８が設けられており、ゲート絶縁膜８上には、ゲート電極９、サイドウォール１１等からなるゲート構造が設けられており、メモリアレー領域のＭＩＳＦＥＴ（Ｑｃ）、非メモリ領域のＭＩＳＦＥＴ（Ｑｇ）、メモリ周辺領域のＭＩＳＦＥＴ（Ｑｐ）等を構成している。ゲート電極９の材料構造は、任意であるが、この例では、ポリシリコンゲート上（トランジスタＱｃ，Ｑｇ，Ｑｐ）をたとえば、ソースドレイン上と同様に、ニッケル系シリサイドでシリサイド化して使用している。一般に、リークが問題となる専用ＤＲＡＭでは、メモリアレー部分は、シリサイド化しないが、この例は、埋め込みＤＲＡＭであり、シリサイド化によるリークの増大は、それほど厳しくないからである。このようにすることによって、プロセスの簡素化およびワード線の低抵抗化が可能となる。なお、同様の要求があるときは、トランジスタＱｃのシリサイド化を回避してもよい。なお、シリサイド化金属としては、ニッケル系のほか、たとえばチタン系、タングステン系、白金系、コバルト系、および、これらの複合系が好適である。
【００５８】
半導体基板部１ｓの表面１ａ上は、プリメタル領域ＰＭとなっており、この例では、３層のプリメタル主絶縁膜２６ａ，２６ｂ，２６ｃ（たとえば、主に、酸化シリコン系絶縁膜から構成された非Ｌｏｗ−ｋ絶縁膜）および、それらの間のプリメタル補助絶縁膜２７ａ，２７ｂから構成されている。この各層を特に区別するときは、それぞれ、プリメタル領域下部Ｐ１、プリメタル領域中間部Ｐ２およびプリメタル領域上部Ｐ３という。ここで、プリメタル補助絶縁膜２７ａは、たとえば、非Ｌｏｗ−ｋ酸化シリコン系絶縁膜であり、プリメタル補助絶縁膜２７ｂは、エッチングストップ膜として使用されるので、たとえばＳｉＯＮ等（ＳｉＮ，ＳｉＣＮでも良い）の非Ｌｏｗ−ｋ絶縁膜が好適である。また、プリメタル主絶縁膜２６ａ、２６ｂとしては、たとえば、ＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）による主に、酸化シリコン系絶縁膜から構成された非Ｌｏｗ−ｋ絶縁膜等を好適なものとして例示することができる。更に、プリメタル主絶縁膜２６ｃとしては、たとえば、ＴＥＯＳベースのプラズマＣＶＤによる主に酸化シリコン系絶縁膜から構成された非Ｌｏｗ−ｋ絶縁膜等を好適なものとして例示することができる。
【００５９】
プリメタル主絶縁膜２６ａ中には、ビット線コンタクトＷプラグ１２、容量コンタクトＷプラグ１４、円柱状Ｗプラグ１５ｓｓ、バイパスコンタクトＷプラグ１５ｐ（１５ｇ，１５ｓ）等が埋め込まれている。なお、これらのタングステンプラグは、バリアメタル膜等として、たとえば、下層からチタン膜、窒化チタン膜等を有するが、煩雑であるので、特に必要があるとき以外、それらには言及しない。また、このことは、銅埋め込み配線に関するタンタル系バリア膜（窒化タンタル膜等）、チタン系バリア膜（窒化チタン膜等）等についても同じである。
【００６０】
同様に、プリメタル補助絶縁膜２７ａおよびプリメタル主絶縁膜２６ｂ中には、容量コンタクトＷプラグ１４、円柱状Ｗプラグ１５ｓｓ、バイパスコンタクトＷプラグ１５ｐおよび、たとえば非埋め込み配線であるビットラインＢＬ（タングステン膜を主要な構成要素とする配線）が形成されている。
【００６１】
メモリ周辺メタルシールリング設置領域Ｒ５、メモリ周辺領域３ｐ、および非メモリ領域４ｇにおけるプリメタル補助絶縁膜２７ｂおよびプリメタル主絶縁膜２６ｃ中には、面状Ｗプラグ１５ｓｐおよびバイパスコンタクトＷプラグ１５ｐが埋め込まれている。
【００６２】
プリメタル領域ＰＭ上は、多層埋め込みメタル配線層Ｍとなっており、たとえば、第１層埋め込みメタル配線層Ｍ１、第２層埋め込みメタル配線層Ｍ２、第３層埋め込みメタル配線層Ｍ３、第４層埋め込みメタル配線層Ｍ４等および最上層埋め込みメタル配線層ＭＵから構成されている。絶縁膜の構成としては、たとえば、絶縁性拡散バリア膜２８ａ，２８ｂ，２８ｃ，２８ｄ、これらの間の非多孔質Ｌｏｗ−ｋ主層間絶縁膜２９ａ、多孔質Ｌｏｗ−ｋ主層間絶縁膜２９ｂ、２９ｃ、絶縁性拡散バリア膜２８ｄ上の非Ｌｏｗ−ｋ主層間絶縁膜２９ｄ、非Ｌｏｗ−ｋ最上層主層間絶縁膜３１等である。ここで、絶縁性拡散バリア膜２８ａの材料としては、たとえば、ＳｉＣＮ（ＳｉＮでもよい）等を好適なものとして例示することができる。非多孔質Ｌｏｗ−ｋ主層間絶縁膜２９ａとしては、たとえば、非多孔質ＳｉＯＣ膜等を好適なものとして例示することができる。また、多孔質Ｌｏｗ−ｋ主層間絶縁膜２９ｂ、２９ｃとしては、たとえば、多孔質ＳｉＯＣ膜（たとえば、分子性多孔質ＳｉＯＣ膜、以下同じ）等を好適なものとして例示することができる。更に、非Ｌｏｗ−ｋ主層間絶縁膜２９ｄ、非Ｌｏｗ−ｋ最上層主層間絶縁膜３１としては、たとえばＴＥＯＳベースのプラズマＣＶＤによる主に酸化シリコン系絶縁膜から構成された非Ｌｏｗ−ｋ絶縁膜等を好適なものとして例示することができる。
【００６３】
メモリ周辺メタルシールリング設置領域Ｒ５、メモリ周辺領域３ｐ、および非メモリ領域４ｇにおける絶縁性拡散バリア膜２８ａおよび非多孔質Ｌｏｗ−ｋ主層間絶縁膜２９ａ中には、面状第１層埋め込みメタル配線２１ｐを含む第１層埋め込みメタル配線２１が埋め込まれている。これらの第１層埋め込みメタル配線２１は、たとえばシングルダマシン（Ｓｉｎｇｌｅ  Ｄａｍａｓｃｅｎｅ）法による銅系埋め込み配線である。
【００６４】
同様に、メモリ周辺メタルシールリング設置領域Ｒ５、メモリ周辺領域３ｐ、および非メモリ領域４ｇにおける絶縁性拡散バリア膜２８ｂおよび多孔質Ｌｏｗ−ｋ主層間絶縁膜２９ｂ中には、面状第２層埋め込みメタル配線２２ｐ（ビアを含む）を含む第２層埋め込みメタル配線２２（ビアを含む）が埋め込まれている。これらの第２層埋め込みメタル配線２２は、たとえばデュアルダマシン（Ｄｕａｌ  Ｄａｍａｓｃｅｎｅ）法による銅系埋め込み配線である。
【００６５】
更に、メモリ周辺メタルシールリング設置領域Ｒ５、メモリ周辺領域３ｐ、および非メモリ領域４ｇにおける絶縁性拡散バリア膜２８ｃおよび多孔質Ｌｏｗ−ｋ主層間絶縁膜２９ｃ中には、面状第３層埋め込みメタル配線２３ｐ（ビアを含む）を含む第３層埋め込みメタル配線２３（ビアを含む）が埋め込まれている。
【００６６】
多孔質Ｌｏｗ−ｋ主層間絶縁膜２９ｃ上には、たとえば、絶縁性拡散バリア膜２８ｄが設けられており、更にその上に、非Ｌｏｗ−ｋ主層間絶縁膜２９ｄが設けられている。絶縁性拡散バリア膜２８ｄの材料としては、たとえば、ＳｉＣＮ（ＳｉＮでもよい）等を好適なものとして例示することができる。非Ｌｏｗ−ｋ主層間絶縁膜２９ｄとしては、たとえばＴＥＯＳベースのプラズマＣＶＤによる主に酸化シリコン系絶縁膜から構成された非Ｌｏｗ−ｋ絶縁膜等を好適なものとして例示することができる。メモリ周辺メタルシールリング設置領域Ｒ５、メモリ周辺領域３ｐ、および非メモリ領域４ｇにおける絶縁性拡散バリア膜２８ｄおよび非Ｌｏｗ−ｋ主層間絶縁膜２９中には、たとえば第４層埋め込みメタル配線２４（ビアを含む）が埋め込まれている。これらの第４層埋め込みメタル配線２４は、たとえばデュアルダマシン（Ｄｕａｌ  Ｄａｍａｓｃｅｎｅ）法による銅系埋め込み配線である。
【００６７】
非Ｌｏｗ−ｋ主層間絶縁膜２９ｄの上方には、非Ｌｏｗ−ｋ最上層主層間絶縁膜３１等が設けられており、その中には、たとえば、デュアルダマシン法による銅系埋め込み配線、すなわち、最上層埋め込みメタル配線２５（ビアを含む）が埋め込まれている。非Ｌｏｗ−ｋ最上層主層間絶縁膜３１としては、たとえばＴＥＯＳベースのプラズマＣＶＤによる主に酸化シリコン系絶縁膜から構成された非Ｌｏｗ−ｋ絶縁膜等を好適なものとして例示することができる。なお、この例では、非Ｌｏｗ−ｋ主層間絶縁膜２９ｄと非Ｌｏｗ−ｋ最上層主層間絶縁膜３１の間の層間絶縁膜は、非Ｌｏｗ−ｋシリコン系絶縁膜である。すなわち、Ｌｏｗ−ｋ主層間絶縁膜は使用されていない。
【００６８】
非Ｌｏｗ−ｋ最上層主層間絶縁膜３１上には、たとえば、パッドメタル配線層ＡＰが設けられており、絶縁膜の構成としては、たとえば、下層のパッド下層間絶縁膜１８、上層のファイナルパッシベーション膜１９等からなっている。パッド下層間絶縁膜１８としては、たとえばＴＥＯＳベースのプラズマＣＶＤによる主に酸化シリコン系絶縁膜から構成された非Ｌｏｗ−ｋ絶縁膜等を好適なものとして例示することができる。また、ファイナルパッシベーション膜１９としては、同様に、たとえばＴＥＯＳベースのプラズマＣＶＤによる主に酸化シリコン系絶縁膜から構成された非Ｌｏｗ−ｋ絶縁膜等を好適なものとして例示することができる。更に、ファイナルパッシベーション膜１９としては、酸化シリコン系絶縁膜の代わりに窒化シリコン系絶縁膜を用いてもよい。また、酸化シリコン系絶縁膜と窒化シリコン系絶縁膜の積層膜としても良い。更に、無機系ファイナルパッシベーション膜のみでなく、その上に、例えば、ポリイミド膜等の有機系ファイナルパッシベーション膜を関そうしても良い。
【００６９】
パッド下層間絶縁膜１８中には、タングステンプラグ１７が埋め込まれており、パッド下層間絶縁膜１８上には、たとえば、アルミニウム系配線層の一部等として、電極パッド１６が設けられている。電極パッド１６上のファイナルパッシベーション膜１９には、パッド開口が設けられている。なお、パッド層の配線は、アルミニウム系非埋め込み配線のほか、銅埋め込み配線でも、タングステン配線、その他のメタル配線等でも良い。
【００７０】
メモリアレー領域３ｃにおけるプリメタル補助絶縁膜２７ａおよびプリメタル主絶縁膜２６ｂ中には、たとえば、非埋め込み配線としてのビットラインＢＬ（例えば、主にタングステンからなる）が設けられている。また、メモリアレー領域３ｃにおけるプリメタル補助絶縁膜２７ａおよびプリメタル主絶縁膜２６ｂ中には、たとえば、容量コンタクトＷプラグ１４が埋め込まれている。
【００７１】
この例では、たとえばメモリアレー領域３ｃにおけるプリメタル主絶縁膜２６ｂから絶縁性拡散バリア膜２８ｃまでの絶縁膜中には、メモリキャパシタＣが埋め込まれている。メモリキャパシタＣは、たとえば、いわゆるＭＩＭ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｍｅｔａｌ）構造であり、個々の電極に分かれた容量下部電極３２（たとえば、窒化チタン膜）が最下部にある。下部電極３２上には容量絶縁膜３３（たとえば、酸化ジルコニウム膜）が形成されており、その上には、それぞれ複数のセルに亘って一体に形成された容量上部電極３４（たとえば、窒化チタン膜）および、その上を一体に覆う容量プレート３５（タングステン膜）がある。なお、容量絶縁膜３３としては、酸化ジルコニウム膜のほか、アルミナ、酸化タンタルその他の単層膜、または、これらの複合膜でもよい。
【００７２】
以上に説明したように、メモリ周辺メタルシールリング設置領域Ｒ５においては、プリメタル領域ＰＭの上部Ｐ３から第３層埋め込みメタル配線層Ｍ３に亘って、メモリ周辺メタルシールリング５が設けられている。これは、この例では、メモリキャパシタＣがプリメタル領域ＰＭの中間部Ｐ２から第３層埋め込みメタル配線層Ｍ３の一部に亘って形成されており、その形成時のエッチング等によるダメージ等の周辺への波及を防止するためである。この例に於いては、第１層埋め込みメタル配線層Ｍ１から第３層埋め込みメタル配線層Ｍ３の主層間絶縁膜に、Ｌｏｗ−ｋ絶縁膜を使用し、第２層埋め込みメタル配線層Ｍ２から第３層埋め込みメタル配線層Ｍ３の層間絶縁膜に、多孔質Ｌｏｗ−ｋ絶縁膜を使用している。Ｌｏｗ−ｋ絶縁膜は、一般に非Ｌｏｗ−ｋ絶縁膜と比較して、プロセスガス、プロセス液体その他の成分を周辺に移送しやすい性質を有し、多孔質Ｌｏｗ−ｋ絶縁膜は、更にその傾向が強い。従って、多孔質Ｌｏｗ−ｋ絶縁膜を有する配線層には、メモリ周辺メタルシールリング５が必須であり、非多孔質Ｌｏｗ−ｋ絶縁膜を有する配線層（この例では、たとえば、第１層埋め込みメタル配線層Ｍ１）にも、メモリ周辺メタルシールリング５を設けることが望ましい。更に、メモリキャパシタＣがプリメタル領域ＰＭの中間部Ｐ２に亘って形成されていることを考慮すると、下部方向への有害物質等の移送を防止するため、たとえば、プリメタル領域ＰＭの上部Ｐ３にもメモリ周辺メタルシールリング５を設けることが望ましい。なお、Ｌｏｗ−ｋ絶縁膜を使用している配線層は、その層に、メモリキャパシタＣが有るかないかに係らず、メモリ周辺メタルシールリング５を設けることが望ましい。これは、上下の層を介して、有害物質等が移送される可能性があるからである。
【００７３】
以上を再度説明すると、この例では、第１層埋め込みメタル配線層Ｍ１から第３層埋め込みメタル配線層Ｍ３の主層間絶縁膜に、低誘電率層間絶縁膜が使用されており、メモリ容量Ｃが、少なくとも第１層埋め込みメタル配線層Ｍ１の階層から第３層埋め込みメタル配線層Ｍ３の階層に亘って形成されている。従って、少なくとも低誘電率層間絶縁膜を有する埋め込みメタル配線層に亘って（すなわち、同階層に）、メモリアレー領域３と非メモリアレー領域４の間にあって、メモリアレー領域３を囲むメタルシールリング５が設けられている。これにより、メモリ容量ＣであるメモリキャパシタＣの加工時における非メモリアレー領域へのダメージ（これに起因して後に起こるダメージを含む）を低減することができる。
【００７４】
次に、メモリ周辺メタルシールリング５の構造を更に説明するために、図４のＹ−Ｙ’断面を図５に示す。図５に示すように、面状Ｗプラグ１５ｓｐ、面状第１層埋め込みメタル配線２１ｐ、面状第２層埋め込みメタル配線２２ｐ（ビアを含む）および面状第３層埋め込みメタル配線２３ｐ（ビアを含む）により、壁状のメモリ周辺メタルシールリング５を構成している。プリメタル領域ＰＭの中間部および下部において、メモリ周辺メタルシールリング５がなく、円柱状Ｗプラグ１５ｓｓとなっているのは、プリメタル領域ＰＭの絶縁膜が、非Ｌｏｗ−ｋ絶縁膜であることと、ビットライン等（ワードラインについても同じ）を通過させる必要がある等の理由による。なお、ビットラインが通過可能である限り、この部分にも、壁状のメモリ周辺メタルシールリング５を形成しても良い。
【００７５】
次に、図１のＢ−Ｂ’断面を図６に示す。図６に示すように、この断面には、ビットラインＢＬを通過させるために、メモリ周辺メタルシールリング５下の円柱状Ｗプラグ１５ｓｓ等が存在しない。なお、図４にも示したように、容量プレート３５は、第３層埋め込みメタル配線２３（ビアを含む）を介して、たとえば、所定のプレート電位Ｖｐ（Ｖｄｄ/２電位）に接続されている。
【００７６】
次に、図１のＣ−Ｃ’断面を図７に示す。図７に示すように、この断面には、メモリアレー領域のＭＩＳＦＥＴ（Ｑｃ）のゲート電極９、すなわち、ワードラインＷＬがメモリ周辺メタルシールリング５の下方を通過して延在する様子が示されている。
【００７７】
次に、図４に対応する半導体基板１ｓにおける不純物領域相互の関係の一例を図８に示す。図８に示すように、この例に於いては、Ｐ型単結晶シリコン基板１ｓの表面１ａのメモリアレー領域３ｃ、メモリ周辺メタルシールリング設置領域Ｒ５およびメモリ周辺領域３ｐに、たとえば、ディープＮ型ウエル領域ＤＷＮが設けられている。そして、ディープＮ型ウエル領域ＤＷＮの表面１ａに、メモリアレーのＮチャネル型ＭＩＳＦＥＴを収容するメモリアレーＰ型ウエル領域ＷＰＣ、メモリ周辺回路のＮチャネル型ＭＩＳＦＥＴを収容するメモリ周辺Ｐ型ウエル領域ＷＰＰおよび、メモリ周辺回路のＰチャネル型ＭＩＳＦＥＴを収容するメモリ周辺Ｎ型ウエル領域ＷＮＰが形成されている。一方、Ｐ型単結晶シリコン基板１ｓの表面１ａの非メモリ領域４ｇ（たとえば、ロジック領域）においては、Ｎチャネル型ＭＩＳＦＥＴを収容する非メモリＰ型ウエル領域ＷＰＧおよびＰチャネル型ＭＩＳＦＥＴを収容する非メモリＮ型ウエル領域ＷＮＧは、直接、Ｐ型単結晶シリコン基板１ｓに形成されている。なお、非メモリＰ型ウエル領域ＷＰＧおよび非メモリＮ型ウエル領域ＷＮＧは、たとえば、ディープＮ型ウエル領域ＤＷＮとは別の独立したディープＮ型ウエル領域内等に形成しても良い。
【００７８】
ここで、図８に基づいて、各不純物領域の電位の関係を説明する。図８に示すように、この例に於いては、Ｐ型単結晶シリコン基板１ｓおよび非メモリＰ型ウエル領域ＷＰＧは、たとえば、非メモリＰ型ウエル領域ＷＰＧの表面１ａの非メモリＰ型ウエルコンタクト領域ＣＰＧを介して、たとえば接地電位Ｖｓｓに接続されている。これに対して、非メモリＮ型ウエル領域ＷＮＧの方は、たとえば、その表面１ａの非メモリＮ型ウエルコンタクト領域ＣＮＧを介して、たとえば、電源電位Ｖｄｄに接続されている。
【００７９】
ディープＮ型ウエル領域ＤＷＮは、その内部と外部を電気的に独立させるために、たとえばメモリ周辺Ｎ型ウエル領域ＷＮＰの表面１ａのメモリ周辺Ｎ型ウエルコンタクト領域ＣＮＰを介して、たとえば、電源電位Ｖｄｄに接続されている。ディープＮ型ウエル領域ＤＷＮ内のメモリ周辺Ｐ型ウエル領域ＷＰＰは、たとえば、その表面１ａのメモリ周辺Ｐ型ウエルコンタクト領域ＣＰＰを介して、たとえば接地電位Ｖｓｓに接続されている。
【００８０】
ディープＮ型ウエル領域ＤＷＮ内のメモリアレーＰ型ウエル領域ＷＰＣは、メモリアレー領域のＭＩＳＦＥＴ（Ｑｃ）すなわちＮチャネル型アクセストランジスタＱ１，Ｑ２，Ｑ３、Ｑ４、Ｑ５，Ｑ６，Ｑ７，Ｑ８に、バックバイアスを印加するため、たとえば、その表面１ａのメモリアレーＰ型ウエルコンタクト領域ＣＰＣを介して、たとえば、バックバイアス電位Ｖｂｂに接続されている。なお、この例では、接地電位Ｖｓｓを基準電位として、電源電位Ｖｄｄは、たとえば１ボルト前後であり、バックバイアス電位Ｖｂｂは、たとえばマイナス１ボルト前後である。
【００８１】
ここで、この例に於いては、メモリ周辺メタルシールリング５は、たとえば、メモリアレーＰ型ウエル領域ＷＰＣの表面１ａのシールドリングＰ型ウエルコンタクト領域ＣＰＳを介して、たとえば、バックバイアス電位Ｖｂｂに接続されている。このような状況を図４のメモリ周辺メタルシールリング設置領域Ｒ５と類似の断面（拡大断面）で示したのが図９である。図９からわかるように、メモリ周辺メタルシールリング５が、２本の円柱状Ｗプラグ１５ｓｓを介して、シールドリングＰ型ウエルコンタクト領域ＣＰＳと接続されている。
【００８２】
このように、メモリ周辺メタルシールリング５をバックバイアス電位Ｖｂｂに接続するメリットは、たとえば、メモリ周辺メタルシールリング５をバックバイアスのウエルコンタクトとして活用できる等の点になる。なお、メモリ周辺メタルシールリング５を基板のいずれかの電位に接続することは、その電位を安定化するためや、ノイズの伝播を減じる等のメリットがある。
【００８３】
２．本願の前記一実施の形態の半導体集積回路装置の製造プロセスの一例の説明（主に図１０から図２２）
このセクションで説明する製造プロセスは、セクション１で説明したデバイス構造に対応する一例であり、種々変更可能であることは言うまでもない。また、この製造プロセスは、基本的に、セクション３および４の構造にも、ほぼそのまま適用できるので、それらに対する製造プロセスは、原則として、繰り返し説明しない。
【００８４】
なお、以下では、ポリシリコンゲート構造のゲートファーストプロセスを例に取り具体的に説明するが、メタルゲート構造のゲートファーストプロセス、ゲートラストプロセスまたは、それらの中間的なプロセスでも良いことは言うまでもない。
【００８５】
図１０は本願の前記一実施の形態の半導体集積回路装置の製造プロセスの一例を説明するための図４に対応する製造プロセス途中のウエハ断面図（第３層埋め込みメタル配線層Ｍ３の絶縁性拡散バリア膜２８ｃの成膜工程完了時点）である。図１１は本願の前記一実施の形態の半導体集積回路装置の製造プロセスの一例を説明するための図４に対応する製造プロセス途中のウエハ断面図（第３層埋め込みメタル配線層Ｍ３の絶縁性拡散バリア膜２８ｃの成膜工程完了時点）である。図１２は本願の前記一実施の形態の半導体集積回路装置の製造プロセスの一例を説明するための図４に対応する製造プロセス途中のウエハ断面図（プレート収容リセス形成用レジスト膜３７のパターニング工程完了時点）である。図１３は本願の前記一実施の形態の半導体集積回路装置の製造プロセスの一例を説明するための図４に対応する製造プロセス途中のウエハ断面図（プレート収容リセス形成３８の形成工程完了時点）である。図１４は本願の前記一実施の形態の半導体集積回路装置の製造プロセスの一例を説明するための図４に対応する製造プロセス途中のウエハ断面図（下地保護膜４１の形成工程完了時点）である。図１５は本願の前記一実施の形態の半導体集積回路装置の製造プロセスの一例を説明するための図４に対応する製造プロセス途中のウエハ断面図（キャパシタホール３９の形成工程完了時点）である。図１６は本願の前記一実施の形態の半導体集積回路装置の製造プロセスの一例を説明するための図４に対応する製造プロセス途中のウエハ断面図（容量下部電極膜成膜工程完了時点）である。図１７は本願の前記一実施の形態の半導体集積回路装置の製造プロセスの一例を説明するための図４に対応する製造プロセス途中のウエハ断面図（容量下部電極パターニング工程完了時点）である。図１８は本願の前記一実施の形態の半導体集積回路装置の製造プロセスの一例を説明するための図４に対応する製造プロセス途中のウエハ断面図（容量プレート膜成膜工程完了時点）である。図１９は本願の前記一実施の形態の半導体集積回路装置の製造プロセスの一例を説明するための図４に対応する製造プロセス途中のウエハ断面図（容量プレート加工工程完了時点）である。図２０は本願の前記一実施の形態の半導体集積回路装置の製造プロセスの一例を説明するための図４に対応する製造プロセス途中のウエハ断面図（キャパシタ上平坦化用酸化シリコン膜成膜工程完了時点）である。図２１は本願の前記一実施の形態の半導体集積回路装置の製造プロセスの一例を説明するための図４に対応する製造プロセス途中のウエハ断面図（キャパシタ上平坦化工程完了時点）である。図２２は本願の前記一実施の形態の半導体集積回路装置の製造プロセスの一例を説明するための図４に対応する製造プロセス途中のウエハ断面図（第４層埋め込みメタル配線層Ｍ４の絶縁性拡散バリア膜２８ｄの成膜工程完了時点）である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造プロセスの一例を説明する。
【００８６】
まず、図１０に基づいて、この図の構造に至るまでを概観する。図１０に示すように、たとえば、Ｐ型の単結晶シリコンウエハ１（ウエハ径は、たとえば３００ミリメートル程度、なお、ウエハ系は、これ以外でも良い）を準備し、ＦＥＯＬ工程を完了する。その後、プリメタル主絶縁膜２６ａ上に、たとえば、プラズマＣＶＤ等により、非Ｌｏｗ−ｋ酸化シリコン系絶縁膜２７ａを成膜し、たとえば通常のリソグラフィにより、ビット線接孔を形成する。次に、たとえば、ＣＶＤ等（通常のＣＶＤ，ＭＯＣＶＤ，ＡＬＤ、イオン化スパッタリングを含むスパッタリング成膜等、以下同じ）により、たとえば窒化チタン膜およびタングステン膜を順次堆積し、通常のリソグラフィにより、タングステン系ビットラインＢＬをパターニングする。その後、非Ｌｏｗ−ｋ酸化シリコン系絶縁膜２７ａおよびタングステン系ビットラインＢＬ上に、たとえば、ＨＤＰ−ＣＶＤ等により、非Ｌｏｗ−ｋ酸化シリコン系絶縁膜２６ｂを成膜する。次に、この非Ｌｏｗ−ｋ酸化シリコン系絶縁膜２６ｂに、たとえば通常のリソグラフィにより、プラグ埋め込み孔を形成し、ＣＶＤ等により、たとえば窒化チタン膜およびタングステン膜を順次堆積し、プラグ埋め込み孔外のメタル部材を、たとえば、ＣＭＰにより、除去する。これにより、容量コンタクトＷプラグ１４ｂ、円柱状Ｗプラグ１５ｓｓおよびバイパスコンタクトＷプラグ１５ｇ，１５ｐを形成される。次に、非Ｌｏｗ−ｋ酸化シリコン系絶縁膜２６ｂ上に、たとえば、プラズマＣＶＤにより、比較的薄い（たとえば、非Ｌｏｗ−ｋ酸化シリコン系絶縁膜２６ｂと比較して薄い）ＳｉＯＮ膜２７ｂおよび比較的厚い（たとえば、ＳｉＯＮ膜２７ｂと比較して厚い）非Ｌｏｗ−ｋ酸化シリコン系絶縁膜２６ｃを成膜する。その後、先と同様に、面状Ｗプラグ１５ｓｐおよびバイパスコンタクトＷプラグ１５ｇ，１５ｐを埋め込む。次に、非Ｌｏｗ−ｋ酸化シリコン系絶縁膜２６ｃ上に、たとえば、プラズマＣＶＤにより、比較的薄いＳｉＣＮ膜２８ａおよび比較的厚い非多孔質ＳｉＯＣ膜２９ａを成膜する。次に、たとえば通常のリソグラフィにより、配線溝を形成し、たとえば、シングルダマシン法等により、たとえば、窒化タングステンバリア膜および銅配線膜からなる面状第１層埋め込みメタル配線２１ｐを含む第１層埋め込みメタル配線２１を形成する。次に、非多孔質ＳｉＯＣ膜２９ａ上に、たとえば、プラズマＣＶＤにより、比較的薄いＳｉＣＮ膜２８ｂおよび比較的厚い多孔質ＳｉＯＣ膜２９ｂを成膜する。次に、たとえば通常のリソグラフィにより、配線溝を形成し、たとえば、デュアルダマシン法等により、たとえば、窒化タングステンバリア膜および銅配線膜からなる面状第２層埋め込みメタル配線２２ｐを含む第２層埋め込みメタル配線２２を形成する。次に、多孔質ＳｉＯＣ膜２９ｂ上に、たとえば、プラズマＣＶＤにより、比較的薄いＳｉＣＮ膜２８ｃを成膜すると図１０のような状態となる。これにより、第１層埋め込みメタル配線層Ｍ１から第３層埋め込みメタル配線層Ｍ３の主層間絶縁膜に、低誘電率層間絶縁膜が使用されており、メモリアレー領域３以外の領域に、配線層が、少なくとも第１層埋め込みメタル配線層Ｍ１の階層から第３層埋め込みメタル配線層Ｍ３の階層に亘って形成されている。また、少なくとも低誘電率層間絶縁膜を有する埋め込みメタル配線層に亘って（すなわち、同階層に）、メモリアレー領域３と非メモリアレー領域４の間にあって、メモリアレー領域３を囲むメタルシールリング５が設けられている。半導体基板には、メモリキャパシタＣの形成工程の前に、配線層とメタルシールリング５とが設けられている。
【００８７】
次に、図１１に示すように、ＳｉＣＮ膜２８ｃ上に、たとえば、プラズマＣＶＤにより、非Ｌｏｗ−ｋ酸化シリコン系絶縁膜３６を成膜する。
【００８８】
次に、図１２に示すように、非Ｌｏｗ−ｋ酸化シリコン系絶縁膜３６上に、たとえば通常のリソグラフィにより、プレート収容リセス形成用レジスト膜３７を形成する。
【００８９】
次に、図１３に示すように、たとえば、弗酸系エッチング液等によるウエットエッチングによって、プレート収容リセス３８を形成する。その後、不要になったプレート収容リセス形成用レジスト膜３７を、たとえば、アッシング等により、全面除去する。
【００９０】
次に、図１４に示すように、ウエハ１の表面１ａ側のほぼ全面に、たとえば、プラズマＣＶＤにより、ＳｉＮ膜４１を成膜する。
【００９１】
次に、図１５に示すように、たとえば、異方性ドライエッチングにより、キャパシタホール３９（容量シリンダ、この例では、楕円型のシリンダ）を形成する。
【００９２】
次に、図１６に示すように、ウエハ１の表面１ａ側のほぼ全面に、たとえば、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）またはＭＯＣＶＤ（Ｍｅｔａｌ−Ｏｒｇａｎｉｃ  ＣＶＤ）等により、ＴｉＮ膜３２を成膜する。
【００９３】
次に、図１７に示すように、ウエハ１の表面１ａ側のほぼ全面に、たとえば、ポジ型レジストを塗布し、全面露光して、現像すると、キャパシタホール３９内のみにレジスト膜が残る。この残留レジスト膜がある状態で、たとえば、ドライエッチバック等により、キャパシタホール３９の上部および外部のＴｉＮ膜３２を除去する。
【００９４】
次に、図１８に示すように、ウエハ１の表面１ａ側のほぼ全面に、たとえば、ＡＬＤ等により、酸化ジルコニウム膜３３を成膜する。次に、酸化ジルコニウム膜３３上のほぼ全面に、たとえば、ＡＬＤまたはＭＯＣＶＤ等により、ＴｉＮ膜３４を成膜する。更に、ＴｉＮ膜３４上のほぼ全面に、たとえば、熱ＣＶＤ等により、比較的厚い（ＴｉＮ膜３４と比較して厚い）タングステン膜３５を成膜する。
【００９５】
次に、図１９に示すように、たとえば通常のリソグラフィ（たとえば、異方性ドライエッチング等を含む）により、酸化ジルコニウム膜３３、ＴｉＮ膜３４およびタングステン膜３５を順次、パターニングする。
【００９６】
次に、図２０に示すように、ウエハ１の表面１ａ側のほぼ全面に、たとえば、プラズマＣＶＤ等により、キャパシタ上平坦化用非Ｌｏｗ−ｋ酸化シリコン膜４２を成膜する。
【００９７】
次に、図２１に示すように、たとえば、ＣＭＰ等により、ウエハ１の表面１ａ側を平坦化することにより、たとえば、ＳｉＮ膜４１およびキャパシタ上平坦化用非Ｌｏｗ−ｋ酸化シリコン膜４２のほぼ全部（容量プレート３５の周辺部は残留する）を除去する。このとき、ＣＭＰ犠牲膜３６は消失しても良い。以後は、煩雑であるので、ＣＭＰ犠牲膜３６は消失したものとする。このようにして、メモリ容量ＣであるメモリキャパシタＣが形成される。
【００９８】
次に、図２２に示すように、ウエハ１の表面１ａ側のほぼ全面に、たとえば、プラズマＣＶＤ等により、比較的厚い（ＳｉＣＮ膜２８ｃと比較して厚い）多孔質ＳｉＯＣ膜２９ｃを成膜する。次に、多孔質ＳｉＯＣ膜２９ｃおよびＳｉＣＮ膜２８ｃに、例えば、通常のリソグラフィにより、配線溝およびビアを形成し、そこに、デュアルダマシン法等に従って、たとえば、窒化タンタルバリア膜および銅配線膜等から構成された面状第３層埋め込みメタル配線２３ｐ（ビアを含む）を含む第３層埋め込みメタル配線２３（ビアを含む）を形成する。次に、多孔質ＳｉＯＣ膜２９ｃ上のウエハ１の表面１ａ側のほぼ全面に、たとえば、プラズマＣＶＤ等により、ＳｉＣＮ膜２８ｄを成膜する。
【００９９】
その後（図４参照）、同様の手順で、第４層埋め込みメタル配線層Ｍ４から最上層埋め込みメタル配線層ＭＵを形成し、続いて、パッド下層間絶縁膜１８を成膜し、プリメタル領域ＰＭと同様の手法で上層のタングステンプラグ１７を埋め込む。なお、この例では、第４層埋め込みメタル配線層Ｍ４の主層間絶縁膜は、非Ｌｏｗ−ｋ酸化シリコン系絶縁膜である。更に、パッド下層間絶縁膜１８上に、非埋め込み配線の一部として、アルミニウム系メタル電極パッド１６を形成する。次に、パッド下層間絶縁膜１８およびアルミニウム系メタル電極パッド１６上に、たとえば、プラズマＣＶＤ等により、たとえば、非Ｌｏｗ−ｋ酸化シリコン系絶縁膜１９を成膜し、これに、例えば、通常のリソグラフィにより、パッド開口を形成する。その後、ダイシング等により、ここのチップ２に分割すると、図４に示すようになる。
【０１００】
このように、メモリキャパシタＣの形成工程の前に、メモリ周辺メタルシールリング設置領域Ｒ５において、プリメタル領域ＰＭの上部Ｐ３から第３層埋め込みメタル配線層Ｍ３に亘って、メモリ周辺メタルシールリング５が設けられているので、メモリキャパシタＣ形成時のエッチング等によるダメージ等の周辺への波及を低減することができる。また、上下の層を介して有害物質等が移送されることを低減することができる。すなわち、メモリキャパシタＣの加工時における非メモリアレー領域へのダメージ（これに起因して後に起こるダメージを含む）を低減することができる。
【０１０１】
３．本願の前記一実施の形態の半導体集積回路装置におけるデバイス構造に関する変形例１（メモリ周辺メタルシールリングＶｐ接続構造）の説明（主に図２３および図２４）
このセクションで説明する例は、セクション１で説明したデバイス構造における半導体基板内不純物領域構造およびメモリ周辺メタルシールリング５の電位関係に関する変形例（主に、図８および図９に関する）であり、基本構造は、セクション１で説明したものと変わるところがないので、以下では、原則として異なる部分のみを説明する（以上は、変形例２についても同じである）。なお、製造方法に関しては、セクション２で説明したところをほぼそのまま適用できるので、以下の変形例１，２の説明に於いては、これらを繰り返さない。
【０１０２】
本願に於いては、主に、ビット線ハーフプリチャージ方式（Ｖｄｄ/２プリチャージ方式）を前提に説明するが、グランドプリチャージ方式（Ｖｓｓプリチャージ方式）でも良いことは言うまでもない。
【０１０３】
図２３は本願の前記一実施の形態の半導体集積回路装置におけるデバイス構造に関する変形例１（メモリ周辺メタルシールリングＶｐ接続構造）を説明するための半導体基板部等の模式断面図（図８に対応）である。図２４は本願の前記一実施の形態の半導体集積回路装置におけるデバイス構造に関する変形例１（メモリ周辺メタルシールリングＶｐ接続構造）を説明するためのメモリ周辺メタルシールリング設置領域Ｒ５の詳細構造を示すデバイス断面図（図９に対応）である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置におけるデバイス構造に関する変形例１（メモリ周辺メタルシールリングＶｐ接続構造）を説明する。
【０１０４】
この例は、図２３に示すように、図８と異なり、メモリ周辺メタルシールリング５がメモリアレーＰ型ウエル領域ＷＰＣと同じ電位に接続されていない点が特徴である。言い換えると、メモリ周辺メタルシールリング５は、メモリアレーＰ型ウエル領域ＷＰＣと電気的に分離されている。
【０１０５】
すなわち、この例は、図２４に示すように、図９と異なり、メモリ周辺メタルシールリング５が、たとえば、第３層埋め込みメタル配線２３（ビアを含む）の一部であるプレート接続面状第３層埋め込みメタル配線２３ｐｐ（ビアを含む）を介して、容量プレート３５に接続されていることが特徴となっている。これを言い換えると、この例では、ハーフプリチャージ方式を採用しているので、メモリ周辺メタルシールリング５の電位は、プレート電位Ｖｐ（Ｖｄｄ/２電位）すなわち電源電位Ｖｄｄの半値（中間値）にされている。
【０１０６】
このように、メモリ周辺メタルシールリング５をプレート電位Ｖｐ（Ｖｄｄ/２電位）に接続するメリットは、たとえば、メモリ周辺メタルシールリング５と容量プレート３５間の距離を十分に狭くすることができる点にある。
【０１０７】
従って、グランドプリチャージ方式を採用している場合は、メモリ周辺メタルシールリング５の電位は、接地電位Ｖｓｓとなることがわかる。なお、グランドプリチャージ方式の場合は、メモリ周辺メタルシールリング５をプレート電位Ｖｐ（接地電位Ｖｓｓ）に接続すると、メモリ周辺メタルシールリング５と容量プレート３５間の距離を十分に狭くすることができるほか、基板のいずれかの電位に接続する場合と同様の効果が得られる。
【０１０８】
また、メモリ周辺メタルシールリング５をプレート電位Ｖｐと等価な電位とすることは、メモリ容量部には、比較的高い電位が印加されることを考慮すると、ＴＤＤＢ（Ｔｉｍｅ−Ｄｅｐｅｎｄｅｎｔ  Ｄｉｅｌｅｃｔｒｉｃ  Ｂｒｅａｋｄｏｗｎ）を防止するためにも有効である。すなわち、ロジック回路部分に比べて、メモリ部分は、一般に高い電圧で動作するため、メモリ周辺メタルシールリング５と容量プレート３５の電位が異なると、比較的大きな面積を占有するメモリ周辺メタルシールリング５と容量プレート３５の間隔を広く取る必要があるからである。
【０１０９】
４．本願の前記一実施の形態の半導体集積回路装置におけるデバイス構造に関する変形例２（メモリ周辺メタルシールリングＶｓｓ接続構造）の説明（主に図２５および図２６）
このセクションでは、主に、メモリ周辺メタルシールリング５が、メモリアレーＰ型ウエル領域ＷＰＣと独立のメモリ周辺Ｐ型ウエル領域ＷＰＰに接地されており、メモリアレーＰ型ウエル領域ＷＰＣとメモリ周辺Ｐ型ウエル領域ＷＰＰは、同一のディープＮ型ウエル領域ＤＷＮ内に形成されている例を示す。しかし、以下の例は、それに限定されるものではなく、メモリアレーＰ型ウエル領域ＷＰＣが設けられたディープＮ型ウエル領域ＤＷＮと別のディープＮ型ウエル領域等に設けても良い。また、Ｐ型基板等に直接（たとえば、シールドリングＰ型ウエルコンタクト領域ＣＰＳに対応する不純物領域を介して）、接地するようにしてもよい。
【０１１０】
図２５は本願の前記一実施の形態の半導体集積回路装置におけるデバイス構造に関する変形例２（メモリ周辺メタルシールリングＶｓｓ接続構造）を説明するための半導体基板部等の模式断面図（図８に対応）である。図２６は本願の前記一実施の形態の半導体集積回路装置におけるデバイス構造に関する変形例２（メモリ周辺メタルシールリングＶｓｓ接続構造）を説明するためのメモリ周辺メタルシールリング設置領域Ｒ５の詳細構造を示すデバイス断面図（図９に対応）である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置におけるデバイス構造に関する変形例２（メモリ周辺メタルシールリングＶｓｓ接続構造）を説明する。
【０１１１】
この例は、図２５に示すように、図８と異なり、メモリ周辺メタルシールリング５は、たとえばメモリ周辺Ｐ型ウエル領域ＷＰＰの表面に設けられたシールドリングＰ型ウエルコンタクト領域ＣＰＳを介して、接地電位Ｖｓｓに接続されている。言い換えると、この場合もセクション３と同様に、メモリ周辺メタルシールリング５は、メモリアレーＰ型ウエル領域ＷＰＣと電気的に分離されている。
【０１１２】
すなわち、図２６に示すように、メモリ周辺メタルシールリング５は、円柱状Ｗプラグ１５ｓｓを介して、半導体基板１ｓの表面１ａのシールドリングＰ型ウエルコンタクト領域ＣＰＳにコンタクトされている。
【０１１３】
メモリ周辺メタルシールリング５を基板のいずれかの接地電位Ｖｓｓに接続することは、特に、その電位を安定化するためや、ノイズの伝播を減じる等のメリットがある。また、大きなノイズを伴うロジック回路を含む非メモリ領域４ｇのウエル領域と電気的に独立したメモリ周辺Ｐ型ウエル領域ＷＰＰの電位に接続されていることは、ロジック回路からのノイズを遮断する上でも、特に有効である。
【０１１４】
また、メモリ周辺メタルシールリング５を基板のいずれかの接地電位Ｖｓｓに接続すると、メモリ周辺メタルシールリング５を接地線として活用することができるメリットがある。
【０１１５】
しかし、容量プレート３５には、常にプレート電位Ｖｐ（Ｖｄｄ/２電位）が印加されることを考慮すると、電源電位Ｖｄｄが比較的プレート電位Ｖｐに近い値で、|Ｖｄｄ−Ｖｐ|＜|Ｖｐ|の関係が成り立つ場合には、メモリ周辺メタルシールリング５を電源電位Ｖｄｄに接続する方が有効である。この場合は、メモリ周辺メタルシールリング５を電源線として活用することができるメリットがある。
【０１１６】
５．前記実施の形態（変形例を含む）に関する補足的説明並びに全般についての考察（主に図２７）
図２７は本願の一実施の形態の半導体集積回路装置のアウトラインを説明するための模式チップ上面図である。これに基づいて、前記実施の形態（変形例を含む）に関する補足的説明並びに全般についての考察を行う。
【０１１７】
（１）各実施の形態（変形例を含む）のアウトラインの説明（主に図２７）：
本願における各実施の形態（変形例を含む）は、配線層にＬｏｗ−ｋ絶縁膜を有し、ＤＲＡＭメモリアレー領域３ｃを含むデバイス（半導体チップ２）を主要な対象とするものである。そこにおいて、メモリ容量形成時に有害なプロセス部材成分が、比較的緻密でない（非Ｌｏｗ−ｋ絶縁膜と比較して）Ｌｏｗ−ｋ絶縁膜を介して、非メモリアレー領域４に悪影響を及ぼさないように対策を講じたものである。すなわち、図２７に示すように、少なくとも、問題となるＬｏｗ−ｋ絶縁膜を有する配線層に、平面的にメモリアレー領域３ｃを囲むように、チップ周辺メタルシールリング６と類似の構造のメモリ周辺メタルシールリング５を配置したところに特徴がある。
【０１１８】
（２）配線層侵入型メモリキャパシタおよびメモリ周辺メタルシールリング等に関する補足的説明：
当初のＣＯＢ構造においては、メモリ容量Ｃはプリメタル領域ＰＭの階層内に内包されていたので、キャパシタ形成プロセスとＬｏｗ−ｋ層間絶縁膜との干渉効果は問題とならなかった。しかし、配線層侵入型メモリキャパシタを採用すると、メモリ容量Ｃがプリメタル領域ＰＭからメタル配線領域（特に下層から中層）に亘って存在することになる。しかし、この下層から中層の配線層（階層）は、特にＬｏｗ−ｋ層間絶縁膜が多用される部分であり、キャパシタ形成プロセスとＬｏｗ−ｋ層間絶縁膜との干渉効果を防止する対策が重要となる。なお、上層配線は電源幹配線、接地幹配線、グローバル信号配線等のため、メモリキャパシタＣが上層配線の階層まで侵入することは、比較的稀と考えられる。従って、９層程度の多層埋め込み配線を例にとり考察すると、侵入階層の上端は、通常、第２層埋め込みメタル配線Ｍ２から、せいぜい第Ｎ層埋め込みメタル配線層（Ｎ＝６）程度と考えられる。なお、９層程度の多層埋め込み配線の場合、一般に、上層配線、たとえば、第７層埋め込みメタル配線層から第９層埋め込みメタル配線層等の層間絶縁膜は、非Ｌｏｗ−ｋ膜が使用される場合は多いので、仮に、この部分までメモリ容量が侵入した場合も、この階層までメモリ周辺メタルシールリング５を延在させるメリットは比較的少ないと考えられる。もちろん、延在させても良い。
【０１１９】
また、図５等では、プリメタル領域中間部Ｐ２、プリメタル領域下部Ｐ１の部分に、円柱状Ｗプラグ１５ｓｓを使用した例を示したが、間に開口部を有する面状Ｗプラグ１５ｓｐとしても良いことは言うまでもない。更に、図４から図７、図９、図２４および図２６の各例では、メモリ周辺メタルシールリング５の上端を第３層埋め込みメタル配線層Ｍ３の属する階層までとしたが、更に上のＬｏｗ−ｋ層間絶縁膜を使用していない階層まで延長しても良いことは言うまでもない。
【０１２０】
６．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１２１】
例えば、前記実施の形態に於いては、主に埋め込みメタル配線を例にとり、具体的に説明したが、本発明はそれに限定されるものではなく、アルミニウム系メタル配線等の非埋め込みメタル配線を使用したものにも適用できることは言うまでもない。
【０１２２】
また、前記実施の形態に於いては、主に、Ｐ型単結晶シリコン基板にデバイスを形成するものを例にとり具体的に説明したが、本発明はそれに限定されるものではなく、Ｎ型またはＰ型のシリコン単結晶基板、Ｎ型またはＰ型の各種エピタキシャル基板、絶縁基板（ＳＯＩ基板等を含む）および他の半導体基板上の各種半導体層上に形成されるものでもよいことはいうまでもない。
【０１２３】
また、ＤＲＡＭメモリに限らず、メモリとして、相変化メモリ、抵抗変化メモリを適用してもよい。
【符号の説明】
【０１２４】
１  半導体ウエハ
１ａ  ウエハ又はチップの表面（第１の主面）
１ｂ  ウエハ又はチップの裏面（第２の主面）
１ｓ  半導体基板部（Ｐ型単結晶シリコン基板部）
２  半導体チップまたはチップ領域
３  メモリ領域
３ｃ  メモリアレー領域
３ｐ  メモリ周辺領域
４  非メモリアレー領域
４ｇ  非メモリ領域
５  メモリ周辺メタルシールリング
６  チップ周辺メタルシールリング
７  ＳＴＩ領域（素子分離領域）
８  ゲート絶縁膜
９  ゲート電極
１１  サイドウォール
１２  ビット線コンタクトＷプラグ
１４，１４ａ，１４ｂ  容量コンタクトＷプラグ
１５ｇ，１５ｐ，１５ｓ  バイパスコンタクトＷプラグ
１５ｓｓ  円柱状Ｗプラグ
１５ｓｐ  面状Ｗプラグ
１６  電極パッド
１７  パッド下Ｗプラグ
１８  パッド下層間絶縁膜
１９  ファイナルパッシベーション膜
２１  第１層埋め込みメタル配線
２１ｐ  面状第１層埋め込みメタル配線
２２  第２層埋め込みメタル配線（ビアを含む）
２２ｐ  面状第２層埋め込みメタル配線（ビアを含む）
２３  第３層埋め込みメタル配線（ビアを含む）
２３ｐ  面状第３層埋め込みメタル配線（ビアを含む）
２３ｐｐ  プレート接続面状第３層埋め込みメタル配線（ビアを含む）
２４  第４層埋め込みメタル配線（ビアを含む）
２５  最上層埋め込みメタル配線（ビアを含む）
２６ａ，２６ｂ，２６ｃ  プリメタル主絶縁膜
２７ａ，２７ｂ  プリメタル補助絶縁膜
２８ａ，２８ｂ，２８ｃ，２８ｄ  絶縁性拡散バリア膜
２９ａ  非多孔質Ｌｏｗ−ｋ主層間絶縁膜
２９ｂ、２９ｃ  多孔質Ｌｏｗ−ｋ主層間絶縁膜
２９ｄ  非Ｌｏｗ−ｋ主層間絶縁膜
３１  非Ｌｏｗ−ｋ最上層主層間絶縁膜
３２  容量下部電極
３３  容量絶縁膜
３４  容量上部電極
３５  容量プレート
３６  ＣＭＰ犠牲膜
３７  プレート収容リセス形成用レジスト膜
３８  プレート収容リセス
３９  キャパシタホール（容量シリンダ）
４１  下地保護膜
４２  キャパシタ上平坦化用非Ｌｏｗ−ｋ酸化シリコン膜
ＡＣ  メモリアレー内アクティブ領域
ＡＰ  パッドメタル配線層
ＢＬ，ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４  ビットライン
Ｃ、Ｃ１、Ｃ２，Ｃ３，Ｃ４，Ｃ５，Ｃ６，Ｃ７，Ｃ８  メモリキャパシタ
ＣＮＧ  非メモリＮ型ウエルコンタクト領域
ＣＮＰ  メモリ周辺Ｎ型ウエルコンタクト領域
ＣＰＣ  メモリアレーＰ型ウエルコンタクト領域
ＣＰＧ  非メモリＰ型ウエルコンタクト領域
ＣＰＰ  メモリ周辺Ｐ型ウエルコンタクト領域
ＣＰＳ  シールドリングＰ型ウエルコンタクト領域
ＤＷＮ  ディープＮ型ウエル領域
Ｍ  多層埋め込みメタル配線層
Ｍ１  第１層埋め込みメタル配線層
Ｍ２  第２層埋め込みメタル配線層
Ｍ３  第３層埋め込みメタル配線層
Ｍ４  第４層埋め込みメタル配線層
ＭＵ  最上層埋め込みメタル配線層
Ｐ１  プリメタル領域下部
Ｐ２  プリメタル領域中間部
Ｐ３  プリメタル領域上部
ＰＭ  プリメタル領域
Ｑ１，Ｑ２，Ｑ３、Ｑ４、Ｑ５，Ｑ６，Ｑ７，Ｑ８  Ｎ型ＭＩＳＦＥＴ（アクセストランジスタ）
Ｑｃ  メモリアレー領域のＭＩＳＦＥＴ
Ｑｇ  非メモリ領域のＭＩＳＦＥＴ
Ｑｐ  メモリ周辺領域のＭＩＳＦＥＴ
Ｒ１  メモリ領域コーナ部周辺切り出し領域
Ｒ５  メモリ周辺メタルシールリング設置領域
ＳＡ１，ＳＡ２  センスアンプ
ＳＤ  ソースドレイン領域
ＵＣ  単位メモリセル
Ｖｂｂ  バックバイアス電位
Ｖｄｄ  電源電位
Ｖｐ  プレート電位（Ｖｄｄ/２電位）
Ｖｓｓ  接地電位
ＷＤ１、ＷＤ２，ＷＤ３，ＷＤ４  ワード線ドライバ
ＷＬ，ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４  ワードライン
ＷＮＧ  非メモリＮ型ウエル領域
ＷＮＰ  メモリ周辺Ｎ型ウエル領域
ＷＰＣ  メモリアレーＰ型ウエル領域
ＷＰＧ  非メモリＰ型ウエル領域
ＷＰＰ  メモリ周辺Ｐ型ウエル領域
【図１】
0005947093.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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