(57)【特許請求の範囲】
【請求項１】
プログラマブルロジックを利用したメモリテスト往復時間計算装置において、
二組の入出力ピンを含み、テストのためのパターン信号を発生させ、両方向バスを通じて入出力ラインからフィードバックされた信号が入力されるパターン発生部と、
二組で形成され、前記パターン発生部とプログラマブルロジック部から伝達される信号を中継する両方向バスと、および、
前記両方向バスを通じて伝達されたパターン信号を前記入出力ラインに伝達し、前記入出力ラインからフィードバックされた信号を前記両方向バスに伝達し、信号往復時間計算時、マルチプレクサを通じて信号連結方向を交差させる、プログラマブルロジック部と、を備え、
前記パターン発生部は、パターン信号を送った時間を基準としてフィードバックされた信号が伝達された時間を測定して前記信号往復時間を計算することを特徴とする、プログラマブルロジックを利用したメモリテスト往復時間計算装置。
【請求項２】
前記両方向バスのうち、第一両方向バスは前記パターン発生部から発生されたパターン信号を前記プログラマブルロジック部に伝達し、第二両方向バスは前記プログラマブルロジック部からフィードバックされた信号を前記パターン発生部に伝達することを特徴とする、請求項１に記載のプログラマブルロジックを利用したメモリテスト往復時間計算装置。
【請求項３】
前記プログラマブルロジック部は、
前記両方向バスに連結され、前記両方向バスを通じて伝達されたパターン信号を前記マルチプレクサに伝達し、前記入出力ラインからフィードバックされた信号を前記マルチプレクサから伝達され、両方向バスに伝達する第一連結入出力ピンと、
二組の第一連結入出力ピンと、前記入出力ラインに連結された二組の第二連結入出力ピンとに連結され、前記信号往復時間計算時、前記第一連結入出力ピンへの信号連結方向を交差させるマルチプレクサと、および、
前記入出力ラインにそれぞれ連結され、前記マルチプレクサを通じて伝達されたパターン信号を前記入出力ラインに伝達し、前記入出力ラインからフィードバックされた信号を前記マルチプレクサに伝達する第二連結入出力ピンと、を備えることを特徴とする、請求項１に記載のプログラマブルロジックを利用したメモリテスト往復時間計算装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリテスト装置のテスト往復時間計算装置に関し、さらに詳しくは、被試験装置（Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ：ＤＵＴ）たるメモリ装置がない状態でも、そして物理的バスラインを別に追加しなくてもパターン発生器からメモリ装置（ＤＵＴ）までのテスト信号往復時間を計算できる装置に関する。
【背景技術】
【０００２】
半導体テスト装置については、下記の特許文献１の他にも多数が出願および公開されている。
特許文献１は、メモリテストデバイスにおいて、所定の一般命令語による演算を行うための一般レジスタと、前記一般レジスタより大きい容量を有し、所定の拡張命令語による演算を行うための拡張レジスタと、前記拡張命令語を用いて外部メモリに所定のテストパターンを書き込み、前記メモリに書き込まれたテストパターンを読み出し、書き込まれたテストパターンと読み出されたテストパターンとの同一性を判断し、前記一般命令語を用いて前記メモリの誤り有無を判断する制御部と、を備えることを特徴とする。
【０００３】
特許文献１を含む従来の半導体テスト装置の場合、テストしようとするメモリ装置（ＤＵＴ）と、これを試験するためのパターン発生器（Ｐａｔｔｅｒｎ Ｇｅｎｅｒａｔｏｒ）とが電気的に接続された形態を有している。
この半導体テストにおいて、量産性を高めるために、一つの出力に多くのメモリ装置（ＤＵＴ）を従属的に接続して試験することが一般的であり、この場合、負荷段の用量成分が増加して高速テストが不可能になる。
【０００４】
このような問題を解決するため、 図１に示すように、ファンアウト（ＦＡＮ  ＯＵＴ）を減らすためにプログラマブルロジックなどを用いて同時測定個数及び速度問題を解決する。
図１は、従来のプログラマブルロジックを利用したメモリテスト装置に関する図面であり、パターン発生器１から出力されたデータは両方向バス２を通じてプログラマブルロジック素子３でファンアウトされ、また両方向バスを通じて最終的にメモリ装置（ＤＵＴ）５までデータを取り交わす。逆にデータをメモリ装置（ＤＵＴ）５から読み出す場合には前記の逆順に進行され、パターン発生器までデータが到達する。
【０００５】
しかし、プログラマブルロジックからメモリ装置（ＤＵＴ）まで両方向バスが記録および読み出しを行う場合に、一方向で信号が伝送されるため、メモリ装置（ＤＵＴ）が存在しないとパターン発生器から各メモリ装置（ＤＵＴ）までのデータ読み出しのときに、データ到達時間を把握することができない。
このように、データ到達時間がわからないと、時間を判定することができないため、別の矯正過程を通じて時間を突き止めなければならない。また、プログラマブルロジック素子の内容の大部分または一部が修正された場合、以前の判定時間を用いることができない。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】韓国公開特許第１０−２００９−０１２７６８９号
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、前述したような問題点に鑑みて案出されたもので、被試験装置（Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ：ＤＵＴ）たるメモリ装置がない状態でも、そして物理的バスラインを別に追加しなくても、パターン発生器からメモリ装置（ＤＵＴ）までのテスト信号往復時間を計算できる装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明は、プログラマブルロジックを利用したメモリテスト往復時間計算装置であって、二組の入出力ピンを含み、テストのためのパターン信号を発生させ、両方向バスを通じて入出力ラインからフィードバックされた信号を入力されるパターン発生部と、二組で形成され、前記パターン発生部とプログラマブルロジック部から伝達される信号を中継する両方向バスと、および、前記両方向バスを通じて伝達されたパターン信号を前記入出力ラインに伝達し、前記入出力ラインからフィードバックされた信号を前記両方向バスに伝達し、フィードバック信号計算時、マルチプレクサを通じて信号連結方向を交差させるプログラマブルロジック部と、を備え、前記パターン発生部は、パターン信号を送った時間を基準としてフィードバックされた信号が伝達された時間を測定して信号往復時間を計算することを特徴とする。
【０００９】
また、前記両方向バスのうち、第一両方向バスは前記パターン発生部から発生されたパターン信号を前記プログラマブルロジック部に伝達し、第二両方向バスは前記プログラマブルロジック部からフィードバックされた信号を前記パターン発生部に伝達することを特徴とする。
【００１０】
また、 前記プログラマブルロジック部は、前記両方向バスに連結され、前記両方向バスを通じて伝達されたパターン信号を前記マルチプレクサに伝達し、前記入出力ラインからフィードバックされた信号を前記マルチプレクサから伝達され、前記両方向バスに伝達する第一連結入出力ピンと、二組の第一連結入出力ピンと、前記入出力ラインに連結された二組の第二連結入出力ピンとに連結され、フィードバック信号計算時、前記第一連結入出力ピンへの信号連結方向を交差させるマルチプレクサと、および、前記入出力ラインにそれぞれ連結され、前記マルチプレクサを通じて伝達されたパターン信号を前記入出力ラインに伝達し、前記入出力ラインからフィードバックされた信号を前記マルチプレクサに伝達する第二連結入出力ピンと、を備えることを特徴とする。
【発明の効果】
【００１１】
前述したような本発明によれば、被試験装置（Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ：ＤＵＴ）たるメモリ装置がない状態でも、そして物理的バスラインを別に追加しなくても、パターン発生器からメモリ装置（ＤＵＴ）までのテスト信号往復時間を計算できるという効果がある。
また、本発明によれば、被試験装置（Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ：ＤＵＴ）たるメモリ装置の時間的位置情報がわかり、各データピンごとに発生されたスキュー（ｓｋｅｗ）差異を突き止めることができるという効果もある。
【図面の簡単な説明】
【００１２】
【図１】従来のプログラマブルロジックを利用したメモリテスト往復時間計算装置に関する図面である。
【図２】本発明に係る通常の一般テスト時のマルチプレクサ連結方向を示すプログラマブルロジックを利用したメモリテスト往復時間計算装置に関する構成図である。
【図３】本発明に係る入出力ラインについてのフィードバックによる往復時間計算時のマルチプレクサ連結方向を示すプログラマブルロジックを利用したメモリテスト往復時間計算装置に関する全体構成図である。
【発明を実施するための形態】
【００１３】
本発明の具体的な特徴および利点は、添付図面に基づく以下の詳細な説明からさらに明白になるであろう。これに先立ち、本発明に関連した公知の機能およびその構成に対する具体的な説明が本発明の要旨を無駄に乱すおそれがあると判断された場合は、その具体的な説明を省略した。 
【００１４】
以下、添付図面を参照して本発明を詳細に説明する。
本発明に係るプログラマブルロジックを利用したメモリテスト往復時間計算装置において図２および図３を参照して説明すると、次のとおりである。
【００１５】
図１に示すように、従来の両方向バス２００の場合、プログラマブルロジック内部では書き込み経路と読み取り経路が相異なるが、通常の一般テストの時には、図２に示すように、プログラマブルロジック部３００のマルチプレクサの連結が各ＩＯラインのデータ流れの方向と一致するようにする。
【００１６】
図３は、本発明に係るプログラマブルロジックを利用したメモリテスト往復時間計算装置に関する全体構成図であり、メモリテスト往復時間計算装置は、パターン発生部１００と、両方向バス２００と、プログラマブルロジック部３００と、を備えている。
パターン発生部１００はテストのためのパターン信号を発生させ、両方向バス２００，２００’を通じて入出力ラインＩＯ０, ＩＯ１からフィードバックされた信号を受けて入力される。パターン発生部１００は、二組の入出力ピン１１０、１２０、１３０、１４０を持つ。
この構成によって、パターン発生部１００は、入出力ピン１１０、１２０、１３０、１４０でパターン信号を送った時間を基準としてフィードバックされた信号が伝達された時間を測定して信号往復時間を計算できる。
【００１７】
両方向バス２００，２００’は二組で形成され、パターン発生部１００とプログラマブルロジック部３００から伝達される信号を中継する。
具体的に説明すると、第一両方向バス２００はパターン発生部１００から発生されたパターン信号をプログラマブルロジック部３００に伝達し、第二両方向バス２００’はプログラマブルロジック部３００からフィードバックされた信号をパターン発生部１００に伝達する。
すなわち、第一及び第二両方向バス２００、２００’はパターン発生部１００とプログラマブルロジック部３００とに連結され、入出力方向を設定できる。
【００１８】
プログラマブルロジック部３００は、両方向バス２００、２００’を通じて伝達されたパターン信号を入出力ラインＩＯ０,ＩＯ１に伝達し、入出力ラインＩＯ０, ＩＯ１からフィードバックされた信号を両方向バス２００、２００’に伝達し、フィードバック信号計算時、マルチプレクサ３５０を通じて信号連結方向を交差させる機能を有する。プログラマブルロジック部３００は、図３に示すように、第一連結入出力ピン３１０，３２０，３３０，３４０と、マルチプレクサ３５０と 、第二連結入出力ピン３６０，３７０，３８０，３９０と、を含む。
【００１９】
具体的に、第一連結入出力ピン３１０，３２０，３３０，３４０は、両方向バス２００、２００’に連結され、両方向バス２００、２００’を通じて伝達されたパターン信号をマルチプレクサ３５０に伝達し、入出力ラインＩＯ０, ＩＯ１からフィードバックされた信号をマルチプレクサ３５０から伝達され、両方向バス２００、２００’に伝達する。
【００２０】
マルチプレクサ３５０は、二組の第一連結入出力ピン３１０，３２０，３３０，３４０と、入出力ラインＩＯ０, ＩＯ１に連結された二組の第二連結入出力ピン３６０，３７０，３８０，３９０とに連結され、フィードバック信号計算時、第一連結入出力ピン３１０，３２０，３３０，３４０への信号連結方向を交差させる。
【００２１】
第二連結入出力ピン３６０，３７０，３８０，３９０は、入出力ラインＩＯ０, ＩＯ１にそれぞれ連結され、マルチプレクサ３５０を通じて伝達されたパターン信号を入出力ラインＩＯ０, ＩＯ１に伝達し、入出力ラインＩＯ０, ＩＯ１からフィードバックされた信号をマルチプレクサ３５０に伝達する。
【００２２】
通常の一般テストの時には、図２に示すように、マルチプレクサ３５０の信号連結方向を一般的な流れの方向と一致させ、フィードバック時間を求める場合には、図３に示すように、マルチプレクサ３５０は信号連結方向を他の組の連結入出力ピンと交差させる。
【００２３】
すなわち、パターン発生部１００の入出力ピン１１０、１２０と、第一両方向バス２００、第一連結入出力ピン３１０，３２０、第二連結入出力ピン３６０，３７０は一つの組で設定し、パターン発生部１００の入出力ピン１３０、１４０と、 第二両方向バス２００’、第一連結入出力ピン３３０，３４０、第二連結入出力ピン３８０，３９０は一つの組で設定する場合、マルチプレクサ３５０はパターン信号の入力とフィードバック信号の出力が相異なる組でなるように信号連結方向を設定する。
【００２４】
上述したプログラマブルロジックを利用したメモリテスト往復時間計算装置を利用して、 通常一般テストの時、そして 入出力ラインについてフィードバックによる往復時間計算の時について説明すると、 次のとおりである。
【００２５】
図２に示すように、 入出力ラインＩＯ０の通常一般テストの時には、パターン発生部１００の入出力ピン１１０はパターン信号を出力し、第一両方向バス２００は出力されたパターン信号を中継する。以後、プログラマブルロジック部３００の第一連結入出力ピン３１０は中継されたパターン信号を伝達されマルチプレクサ３５０に伝達し、マルチプレクサ３５０はパターン信号を第二連結入出力ピン３６０を通じて入出力ピン１１０に伝達する。
【００２６】
次いで、第二連結入出力ピン３７０はフィードバックされた信号を出力し、マルチプレクサ３５０は出力されたフィードバック信号を第一連結入出力ピン３２０に 伝達する。 以後、第一連結入出力ピン３２０はフィードバックされた信号を伝達されて第一両方向バス２００に伝達し、パターン発生部１００の入出力ピン１２０はフィードバック信号を出力する。
【００２７】
そして、本発明の特徴的な一態様に従って、入出力ラインＩＯ０についてフィードバックによる往復時間を求める場合、図３に示すように、パターン発生部１００の入出力ピン１１０はパターン信号を出力し、第一両方向バス２００は出力されたパターン信号を中継する。以後、プログラマブルロジック部３００の第一連結入出力ピン３１０は中継されたパターン信号を伝達されてマルチプレクサ３５０に伝達し、マルチプレクサ３５０はパターン信号を第二連結入出力ピン３６０を通じて入出力ピン１１０に伝達する。
【００２８】
次いで、第二連結入出力ピン３７０はフィードバックされた信号を出力し、マルチプレクサ３５０は出力されたフィードバック信号を第一連結入出力ピン３４０に伝達する。   以後、第一連結入出力ピン３４０はフィードバックされた信号を伝達されて第二両方向バス２００’に伝達し、パターン発生部１００の入出力ピン１４０はフィードバック信号を出力する。
【００２９】
最終的に、パターン発生部１００の入出力ピン１１０でパターン信号を送った時間を基準として、入出力ピン１４０にフィードバックされた信号が伝達された時間を測定すると、入出力ラインＩＯ０に対する信号往復時間を計算できる。
【００３０】
同じように、入出力ラインＩＯ０について往復時間を求めようとする場合、パターン信号は、パターン発生部１００の入出力ピン１３０から第二両方向バス２００’、第一連結入出力ピン３３０、マルチプレクサ３５０、第二連結入出力ピン３８０、入出力ラインＩＯ１へと伝達され、フィードバックされた信号は第二連結入出力ピン３９０からマルチプレクサ３５０、第一連結入出力ピン３２０、第一両方向バス２００、パターン発生部１００の入出力ピン１２０へと伝達される。
【００３１】
上述した構成と特徴的な機能をもつ本発明によるプログラマブルロジックを利用したメモリテスト往復時間計算装置は、本来の試験目的のために、連結された物理的バスラインで別の追加の信号線を拡張しなくても、被試験装置についての信号往復時間がわかるという点で空間的に及び経済的に有利である。そのため、被試験装置(ＤＵＴ)無しに設備自ら時間的に補正ができるという利点がある。
【００３２】
そして、得られた時間はプログラマブルロジックの内容が修正されてもすぐわかるし、これらから得られた時間に基づいて、通常の一般テストの時、そして 入出力ラインについてフィードバックによる往復時間を計算する時について説明すると、パターン発生器で時間的な補正をして正確な試験を具現できるという特徴的な利点がある。
【００３３】
以上、本発明の技術的思想を例示するための好適な実施例について説明および図示したが、本発明はこれらに限定されるものではない。当該分野における通常の知識を有する者であれば、技術的思想の範疇から逸脱することなく、本発明に多数の変更および修正を加え得るのを理解するであろう。よって、それらの全ての適切な変更および修正とその均等物も本発明の範囲に属すると看做すべきであろう。
【符号の説明】
【００３４】
１００：パターン発生部
２００、２００’：両方向バス
３００：プログラマブルロジック部
１１０、１２０、１３０、１４０：入出力ピン
３１０，３２０，３３０，３４０： 第一連結入出力ピン
３５０：マルチプレクサ
３６０、３７０、３８０、３９０： 第二連結入出力ピン
【図１】
0005847252.tif 000002
【図２】
0005847252.tif 000003
【図３】
0005847252.tif 000004