(57)【特許請求の範囲】
【請求項１】
複数のプリントヘッドを制御するプリントヘッド制御回路であって、
複数の前記プリントヘッドについて生成された、画素の階調を示すデジタルデータである複数の印字データと、インク吐出のための駆動波形を示すデジタルデータである複数の駆動データとを、シリアライズすることによって、シリアルデータを生成するシリアライザーと、
前記シリアルデータをデシリアライズすることによって、前記印字データと前記駆動データとを復元して、該復元した印字データを前記プリントヘッドに入力するデシリアライザーと、
前記復元された駆動データをアナログ信号に変換すると共に前記プリントヘッドに入力する変換部と、
前記アナログ信号の電流値を増幅して前記プリントヘッドに入力する電流増幅回路とを備える
プリントヘッド制御回路。
【請求項２】
請求項１に記載のプリントヘッド制御回路であって、
第１クロックに同期した複数の前記印字データと第２クロックに同期した複数の前記駆動データとを第３クロックに乗り換えさせるクロック乗り換え部をさらに備え、
前記シリアライザーは、前記第３クロックに乗り換えさせられた複数の前記印字データと複数の前記駆動データとをシリアライズすることによって前記シリアルデータを生成する
プリントヘッド制御回路。
【請求項３】
請求項１又は請求項２に記載のプリントヘッド制御回路であって、
前記電流増幅回路は、複数の前記プリントヘッドを収容する収容部に収容されている
プリントヘッド制御回路。
【請求項４】
請求項３に記載のプリントヘッド制御回路であって、
前記変換部は、前記収容部に収容されている
プリントヘッド制御回路。
【請求項５】
請求項３又は請求項４に記載のプリントヘッド制御回路であって、
前記デシリアライザーは、前記収容部に収容されている
プリントヘッド制御回路。
【請求項６】
印刷装置であって、
複数のプリントヘッドと、
複数の前記プリントヘッドについて生成された、画素の階調を示すデジタルデータである複数の印字データと、インク吐出のための駆動波形を示すデジタルデータである複数の駆動データとを、シリアライズすることによって、シリアルデータを生成するシリアライザーと、
前記シリアルデータをデシリアライズすることによって、前記印字データと前記駆動データとを復元して、該復元した印字データを前記プリントヘッドに入力するデシリアライザーと、
前記復元された駆動データをアナログ信号に変換すると共に前記プリントヘッドに入力する変換部と、
前記アナログ信号の電流値を増幅して前記プリントヘッドに入力する電流増幅回路とを備える
印刷装置。
【請求項７】
請求項６に記載の印刷装置であって、
第１クロックに同期した複数の前記印字データと第２クロックに同期した複数の前記駆動データとを第３クロックに乗り換えさせるクロック乗り換え部をさらに備え、
前記シリアライザーは、前記第３クロックに乗り換えさせられた複数の前記印字データと複数の前記駆動データとをシリアライズすることによって前記シリアルデータを生成する
印刷装置。
【請求項８】
請求項６又は請求項７に記載の印刷装置であって、
複数の前記プリントヘッドと、前記電流増幅回路と、を収容する収容部を備える
印刷装置。
【請求項９】
請求項８に記載の印刷装置であって、
前記変換部は、前記収容部に収容されている
印刷装置。
【請求項１０】
請求項８又は請求項９に記載の印刷装置であって、
前記デシリアライザーは、前記収容部に収容されている
印刷装置。
【請求項１１】
複数のプリントヘッドを制御するプリントヘッド制御方法であって、
複数の前記プリントヘッドについて生成された、画素の階調を示すデジタルデータである複数の印字データと、インク吐出のための駆動波形を示すデジタルデータである複数の駆動データとを、シリアライズすることによって、シリアルデータを生成するシリアライズ手順と、
前記シリアルデータをデシリアライズすることによって、前記印字データと前記駆動データとを復元するデシリアライズ手順と、
前記復元された駆動データをアナログ信号に変換する変換手順と、
前記アナログ信号の電流値を増幅して前記プリントヘッドに入力する手順と、
前記復元された印字データと前記アナログ信号とを、前記プリントヘッドに入力する入力手順と
を備えるプリントヘッド制御方法。
【請求項１２】
複数のプリントヘッドを用いた印刷物生産方法であって、
複数の前記プリントヘッドについて生成された、画素の階調を示すデジタルデータである複数の印字データと、インク吐出のための駆動波形を示すデジタルデータである複数の駆動データとを、シリアライズすることによって、シリアルデータを生成するシリアライズ手順と、
前記シリアルデータをデシリアライズすることによって、前記印字データと前記駆動データとを復元するデシリアライズ手順と、
前記復元された駆動データをアナログ信号に変換する変換手順と、
前記アナログ信号の電流値を増幅して前記プリントヘッドに入力する手順と、
前記復元された印字データと、前記アナログ信号とにより前記プリントヘッドを制御することによって、印刷をする印刷手順と
を備える印刷物生産方法。
【請求項１３】
複数のプリントヘッドを有し、
複数の前記プリントヘッドについて生成された、画素の階調を示すデジタルデータである複数の印字データと、インク吐出のための駆動波形を示すデジタルデータである複数の駆動データとを、シリアライズすることによって生成されるシリアルデータの入力を受ける、
プリントヘッドユニットであって、
前記シリアルデータをデシリアライズすることによって、前記印字データと前記駆動データとを復元して、該復元した印字データを前記プリントヘッドに入力するデシリアライザーと、
前記復元された駆動データをアナログ信号に変換すると共に前記プリントヘッドに入力する変換部と、
前記アナログ信号の電流値を増幅して前記プリントヘッドに入力する電流増幅回路と
を備えるプリントヘッドユニット。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、印刷をする装置および方法、並びにそれらの一部に関する。
【背景技術】
【０００２】
複数のプリントヘッドを備える印刷装置が知られている。このように複数のプリントヘッドを備えると、もともと各プリントヘッドは印刷のために複数種類の信号を必要とするので、配線が繁雑になりがちである。
【０００３】
そこで、配線を簡易にすることを目指した技術として、次の技術が特許文献１に開示されている。各種センサー及びホスト装置（例えはＰＣ）からの入力に基づく信号を生成するメインコントローラーと、このメインコントローラーからの信号を転送すると共に駆動信号を生成するヘッドコントローラーとを用意し、ヘッドコントローラーからプリントヘッドに印刷のための複数種類の信号を入力するようにする。そして、メインコントローラーからヘッドコントローラーへ送信される信号が同一クロックであることを利用して、その信号をＳｅｒＤｅｓ（シリアライザー／デシリアライザー）を用いてシリアルデータにする。こうすることによって、メインコントローラーとヘッドコントローラーとを結ぶ配線を簡易にしている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−１２０３２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
もともと、ヘッドコントローラーとプリントヘッドとを結ぶ配線の長さは、アナログ信号である駆動信号の劣化を防ぐために、できるだけ短くしたいという要求がある。一方、上記従来技術のヘッドコントローラーは、メインコントローラーから入力された信号の転送と、駆動信号の生成とを実行するので、サイズが大きくなりがちである。このように、サイズが大きい部品についての配置に制約があると、設計の自由度が低下することになる。そうかと言って、ヘッドコントローラーを、信号転送用の回路と駆動信号生成用の回路とに分けることによって設計の自由度を向上させようとすると、配線の繁雑化を引き起こすので望ましくない。このように上記従来技術には、設計の自由度の向上と、配線の簡易化との両立が困難であるという課題がある。
【課題を解決するための手段】
【０００６】
本発明は、上記課題の少なくとも一部を解決するためにされたものであり、以下の形態または適用例として実現することが可能である。
【０００７】
適用例１：プリントヘッドを制御するプリントヘッド制御回路であって、
画素の階調を示すデジタルデータとして第１クロックに同期した印字データと、インク吐出のための駆動波形を示すデジタルデータとして第２クロックに同期した駆動データとを、第３クロックに乗り換えさせるクロック乗り換え部と、
前記第３クロックに乗り換えさせられた印字データと駆動データとを、前記第３クロックを重畳しつつシリアライズすることによって、シリアルデータを生成するシリアライザーと、
前記シリアルデータをデシリアライズすることによって、前記第３クロックを分離しつつ前記印字データと前記駆動データとを復元して、該復元した印字データを前記プリントヘッドに入力するデシリアライザーと、
前記復元された駆動データをアナログ信号に変換すると共に前記プリントヘッドに入力する変換部と
を備えるプリントヘッド制御回路。
この適用例によれば、設計の自由度の向上と、配線の簡易化との両立ができる。すなわち、変換部は、駆動データをアナログ信号に変換するものなので、駆動データの生成も行う回路に比べてサイズを小さくできる。よって、プリントヘッドの近くに配置しやすくなり、設計の自由度が向上する。
また、印字データと駆動データとをシリアルデータとして送受信するので、印字データと駆動データとで別々の配線を用意しなくてもよく、配線が簡易になる。
【０００８】
適用例２：複数の前記プリントヘッドを制御対象とする適用例１に記載のプリントヘッド制御回路であって、
前記クロック乗り換え部は、前記複数のプリントヘッドそれぞれについて生成された前記印字データと前記駆動データとを前記第３クロックに乗り換えさせ、
前記シリアライザーは、前記第３クロックに乗り換えさせられた複数の印字データと駆動データとをシリアライズすることによってシリアルデータを生成し、
前記デシリアライザーは、前記シリアルデータをデシリアライズすることによって前記複数の印字データと駆動データとを復元して、該復元した複数の印字データを前記複数のプリントヘッドに入力し、
前記変換部は、前記復元された複数の駆動データをアナログ信号に変換すると共に前記複数のプリントヘッドに入力する
プリントヘッド制御回路。
この適用例によれば、複数のプリントヘッドを用いる場合であっても、シリアライザーとデシリアライザーとをつなぐ配線は、シリアルデータを送受信するためのものでよいので、配線が簡易になる。
【０００９】
適用例３：適用例１又は適用例２に記載のプリントヘッド制御回路であって、
前記変換部は、前記プリントヘッドを収容する収容部に収容されている
プリントヘッド制御回路。
この適用例によれば、変換部とプリントヘッドとをつなぐ配線を収容部に収容できるので、配線が簡易になる。
【００１０】
適用例４：適用例３に記載のプリントヘッド制御回路であって、
前記デシリアライザーは、前記収容部に収容されている
プリントヘッド制御回路。
この適用例によれば、シリアルデータの送受信用の配線を収容部内につなげばよいので、配線が簡易になる。
【００１１】
適用例５：印刷装置であって、
画素の階調を示すデジタルデータとして第１クロックに同期した印字データと、インク吐出のための駆動波形を示すデジタルデータとして第２クロックに同期した駆動データとを、第３クロックに乗り換えさせるクロック乗り換え部と、
前記第３クロックに乗り換えさせられた印字データと駆動データとを、前記第３クロックを重畳しつつシリアライズすることによって、シリアルデータを生成するシリアライザーと、
前記シリアルデータをデシリアライズすることによって、前記第３クロックを分離しつつ前記印字データと前記駆動データとを復元するデシリアライザーと、
前記復元された駆動データをアナログ信号に変換する変換部と、
前記復元された印字データと、前記変換されたアナログ信号とによって、印刷をするプリントヘッドと
を備える印刷装置。
この適用例によれば、適用例１と同等の効果を得ることができる。
【００１２】
適用例６：適用例５に記載の印刷装置であって、
前記プリントヘッドは、複数設けられており、
前記クロック乗り換え部は、前記複数のプリントヘッドそれぞれについて生成された前記印字データと前記駆動データとを前記第３クロックに乗り換えさせ、
前記シリアライザーは、前記第３クロックに乗り換えさせられた複数の印字データと駆動データとをシリアライズすることによってシリアルデータを生成し、
前記デシリアライザーは、前記シリアルデータをデシリアライズすることによって前記複数の印字データと駆動データとを復元し、
前記変換部は、前記復元された複数の駆動データをアナログ信号に変換し、
前記複数のプリントヘッドそれぞれは、自身についての前記復元された印字データと、前記変換されたアナログ信号とによって印刷をする
印刷装置。
この適用例によれば、適用例２と同等の効果を得ることができる。
【００１３】
適用例７：適用例５又は適用例６に記載の印刷装置であって、
前記プリントヘッド及び前記変換部を収容する収容部を備える
印刷装置。
この適用例によれば、適用例３と同等の効果を得ることができる。
【００１４】
適用例８：適用例７に記載の印刷装置であって、
前記デシリアライザーは、前記収容部に収容されている
印刷装置。
この適用例によれば、適用例４と同等の効果を得ることができる。
【００１５】
適用例９：プリントヘッド制御方法であって、
画素の階調を示すデジタルデータとして第１クロックに同期した印字データと、インク吐出のための駆動波形を示すデジタルデータとして第２クロックに同期した駆動データとを、第３クロックに乗り換えさせるクロック乗り換え手順と、
前記第３クロックに乗り換えさせられた印字データと駆動データとを、前記第３クロックを重畳しつつシリアライズすることによって、シリアルデータを生成するシリアライズ手順と、
前記シリアルデータをデシリアライズすることによって、前記第３クロックを分離しつつ前記印字データと前記駆動データとを復元するデシリアライズ手順と、
前記復元された駆動データをアナログ信号に変換する変換手順と、
前記復元された印字データと前記変換されたアナログ信号とを、前記プリントヘッドに入力する入力手順と
を備えるプリントヘッド制御方法。
この適用例によれば、適用例１と同等の効果を得ることができる。
【００１６】
適用例１０：複数の前記プリントヘッドを制御対象とする適用例９に記載のプリントヘッド制御方法であって、
前記クロック乗り換え手順において、前記複数のプリントヘッドそれぞれについて生成された前記印字データと前記駆動データとを前記第３クロックに乗り換えさせ、
前記シリアライズ手順において、前記第３クロックに乗り換えさせられた複数の印字データと駆動データとをシリアライズすることによってシリアルデータを生成し、
前記デシリアライズ手順において、前記シリアルデータをデシリアライズすることによって、前記複数の印字データと駆動データとを復元し、
前記変換手順において、前記復元された複数の駆動データをアナログ信号に変換し、
前記入力手順において、前記復元された複数の印字データと前記変換された複数のアナログ信号とを前記複数のプリントヘッドに入力する
プリントヘッド制御方法。
この適用例によれば、適用例２と同等の効果を得ることができる。
【００１７】
適用例１１：プリントヘッドを用いた印刷方法であって、
画素の階調を示すデジタルデータとして第１クロックに同期した印字データと、インク吐出のための駆動波形を示すデジタルデータとして第２クロックに同期した駆動データとを、第３クロックに乗り換えさせるクロック乗り換え手順と、
前記第３クロックに乗り換えさせられた印字データと駆動データとを、前記第３クロックを重畳しつつシリアライズすることによって、シリアルデータを生成するシリアライズ手順と、
前記シリアルデータをデシリアライズすることによって、前記第３クロックを分離しつつ前記印字データと前記駆動データとを復元するデシリアライズ手順と、
前記復元された駆動データをアナログ信号に変換する変換手順と、
前記復元された印字データと、前記変換されたアナログ信号とにより前記プリントヘッドを制御することによって、印刷をする印刷手順と
を備える印刷方法。
この適用例によれば、適用例１と同等の効果を得ることができる。
【００１８】
適用例１２：適用例１１に記載の印刷方法であって、
前記印刷手順において、複数の前記プリントヘッドによって印刷し、
前記クロック乗り換え手順において、前記複数のプリントヘッドそれぞれについて生成された前記印字データと前記駆動データとを前記第３クロックに乗り換えさせ、
前記シリアライズ手順において、前記第３クロックに乗り換えさせられた複数の印字データと駆動データとをシリアライズすることによってシリアルデータを生成し、
前記デシリアライズ手順において、前記シリアルデータをデシリアライズすることによって前記複数の印字データと駆動データとを復元し、
前記変換手順において、前記復元された複数の駆動データをアナログ信号に変換し、
前記印刷手順において、前記復元された複数の印字データと、前記変換された複数のアナログ信号とにより前記複数のプリントヘッドを制御することによって、印刷をする
印刷方法。
この適用例によれば、適用例２と同等の効果を得ることができる。
【００１９】
適用例１３：複数種類のデータがシリアライズされたシリアルデータをデシリアライズすることによって、前記複数種類のデータそれぞれを復元し、該復元された複数種類のデータによって印刷を行うプリントヘッドを制御するプリントヘッド制御用信号生成送信回路であって、
画素の階調を示すデジタルデータとして第１クロックに同期した印字データと、インク吐出のための駆動波形を示すデジタルデータとして第２クロックに同期した駆動データとを、第３クロックに乗り換えさせるクロック乗り換え部と、
前記第３クロックに乗り換えさせられた印字データと駆動データとを、前記第３クロックを重畳しつつシリアライズすることによって、シリアルデータを生成すると共に前記プリントヘッドに入力するシリアライザーと
を備えるプリントヘッド制御用信号生成送信回路。
【００２０】
適用例１４：画素の階調を示すデジタルデータとして第１クロックに同期した印字データと、インク吐出のための駆動波形を示すデジタルデータとして第２クロックに同期した駆動データとを、第３クロックに乗り換えさせ、該第３クロックに乗り換えさせられた印字データと駆動データとを、前記第３クロックを重畳しつつシリアライズすることによって生成されるシリアルデータの入力を受けるプリントヘッドユニットであって、
前記シリアルデータをデシリアライズすることによって、前記第３クロックを分離しつつ前記印字データと前記駆動データとを復元するデシリアライザーと、
前記復元された駆動データをアナログ信号に変換する変換部と、
前記復元された印字データと、前記変換されたアナログ信号とによって、印刷をするプリントヘッドと
を備えるプリントヘッドユニット。
【図面の簡単な説明】
【００２１】
【図１】印刷装置１の一部上面図。
【図２】信号生成送信回路２０が生成するデジタルデータの波形。
【図３】印刷装置１の回路構成を示すブロック構成図。
【図４】信号生成送信回路２０の内部構成を示すブロック構成図。
【図５】クロック乗り換え回路２６Ａの内部構成を示すブロック構成図。
【図６】第１単ビット用回路２６１の内部構成を示すブロック構成図。
【図７】多ビット用回路２７０の内部構成を示すブロック構成図。
【図８】ラインヘッドユニット３０内において送受信される信号の一部の説明。
【発明を実施するための形態】
【００２２】
１．ハードウェア構成の概要：
図１は、印刷装置１の一部上面図である。印刷装置１は、ＰＣ４００に接続されており、ＰＣ４００から入力される印刷指示に基づき、インク滴の吐出によってドットを用紙上に形成し、印刷をする。印刷装置１は、図１に示すように、インクカートリッジ群と、ラインヘッドユニット３０と、制御ユニット５０と、用紙搬送機構６０とを備える。
【００２３】
インクカートリッジ群は、ＣＭＹＫのインクをそれぞれ収容した複数のインクカートリッジから構成される。各インクカートリッジは、ラインヘッドユニット３０に対して、ＣＭＹＫのインクを供給する。
【００２４】
ラインヘッドユニット３０は、図１に示すように、８個のプリントヘッド（以下「ヘッド」とも言う。）３３Ａ〜３３Ｈを備える。ただし、ヘッド３３Ｅ，３３Ｆの図示は省いた。ヘッド３３Ａ〜３３Ｈは、インクを吐出する複数個のノズルを備える。ヘッド３３Ａ〜３３Ｈは、隣接するノズル同士の間隔が最大印刷幅にわたって一定となるように、図１に示すようにジグザグに配置される。
【００２５】
ヘッド３３Ａ〜３３Ｈは、ノズル列を備える。このノズル列は、ＣＭＹＫ（シアン、マゼンタ、イエロー、ブラック）のインクを吐出する複数のノズルからなる。ヘッド３３Ａ〜３３Ｈは、ノズルに至る内部のインク通路に、ピエゾ素子を備える。ピエゾ素子は、印加される電圧に応じて、各ノズルから吐出するインク滴の量を制御する。
【００２６】
用紙搬送機構６０は、モーター（不図示）と、ベルト１２とを備える。モーターは、ベルト１２を駆動させる。ベルト１２は、その駆動によって、ラインヘッドユニット３０の最大印刷幅内において上流側から下流側へ用紙を搬送する。
【００２７】
制御ユニット５０は、エンコーダー１０と、紙検出センサー１１と、信号生成送信回路２０とを備える。エンコーダー１０は、用紙の搬送量を示すパルスを生成すると共に、生成したパルスを信号生成送信回路２０に入力する。紙検出センサー１１は、ベルト１２上における用紙の有無を示す信号を生成すると共に、生成した信号を信号生成送信回路２０に入力する。
【００２８】
信号生成送信回路２０は、用紙幅方向Ｙに沿って並んだ全画素について、ドットの大きさ（大・中・小・なし）を示すデータをＰＣ４００から受け取る。信号生成送信回路２０は、このデータに基づき生成したデジタルデータを、用紙ありを示す信号が紙検出センサー１１から入力されていれば、エンコーダー１０からのパルスに基づくタイミングにおいてラインヘッドユニット３０にライン４０を介して送信する。
【００２９】
ライン４０は、シリアルデータを送信するためのものである。印刷装置１は、信号生成送信回路２０とラインヘッドユニット３０とを、ライン４０によって接続する構成となっている。この構成の特徴については、効果と共に後で詳述する。
【００３０】
２．デジタルデータ（図２）：
図２と共に、上記の信号生成送信回路２０によって生成されるデジタルデータを説明する。このデジタルデータには、ラインヘッドユニット３０がインク吐出のために必要となるもの（Ａ）〜（Ｆ）と、その必要となるデジタルデータをシリアルデータとして送信するためのもの（Ｇ）（Ｈ）とが含まれる。図２（Ａ）〜（Ｈ）は、上記デジタルデータを示す。図２に示されたデジタルデータを次に列挙する。
（Ａ）印字データＳＩ＆ＳＰ：各画素のドットの大きさ（大・中・小・なし）を示す信号である。
（Ｂ）印字データ用クロックＳＣＬＫ：印字データＳＩ＆ＳＰ用のクロック信号である。本実施形態においては周波数が６ＭＨｚである。
（Ｃ）駆動波形データＤＡＣ＿ＤＡＴＡ：ピエゾ素子の駆動波形の元となるデータである。
（Ｄ）ラッチデータＬＡＴ：ＳＩ＆ＳＰをヘッドにラッチさせつつ、１ドットの印刷周期を規定する信号である。
（Ｅ）チャンネルデータＣＨ：１ドットの印刷周期内で駆動パルスの切り替えタイミングを規定する信号である。
（Ｆ）駆動波形データ用クロックＤＡＣ＿ＣＬＫ：駆動波形データＤＡＣ＿ＤＡＴＡ、ラッチデータＬＡＴ及びチャンネルデータＣＨ用のクロック信号である。本実施形態においては周波数が１２ＭＨｚである。
（Ｇ）シリアルデータ：上記（Ａ）〜（Ｆ）の６種類のデジタルデータ（以下「デジタルデータ群」と言う。）がシリアライズされることによって生成されるデータである。
（Ｈ）乗り換え用クロック３ｒｄＣＬＫ：シリアライズを行うためのリファレンスクロックである。本クロックは、シリアライズを行うために逓倍される。本実施形態においては周波数が１２０ＭＨｚである。
【００３１】
上記（Ａ）〜（Ｈ）の中で、デジタルデータ群（Ａ）〜（Ｆ）が、印刷のために本来、必要なデータである。一方、シリアルデータ（Ｇ）及び乗り換え用クロック３ｒｄＣＬＫ（Ｈ）は、デジタルデータ群をシリアルデータの形式によって、ラインヘッドユニット３０に送信するためのものである。以下、上記（Ａ）〜（Ｈ）のデータと、信号生成送信回路２０の構成要素との関係を簡単に説明し、その後、信号生成送信回路２０の各構成要素の詳細を説明する。
【００３２】
３．信号生成送信回路２０（図３〜図７）：
図３は、印刷装置１の回路構成を示すブロック構成図である。信号生成送信回路２０は、デジタル回路を有するＡＳＩＣである。図３に示すように、信号生成送信回路２０は、ＩＦ２１と、第３発振器２２と、８個の信号生成回路２３Ａ〜２３Ｈと、８個のクロック乗り換え回路２６Ａ〜２６Ｈと、シリアライザー２８と、ＩＦ２９とを備える。なお、図３においては、符号にＤ〜Ｈが付く構成要素の図示を省いた。
【００３３】
信号生成送信回路２０が備える信号生成回路２３Ａ〜２３Ｈそれぞれ、及びクロック乗り換え回路２６Ａ〜２６Ｈそれぞれは、ヘッド３３Ａ〜３３Ｈの中で符号のアルファベットが同一のものに対応する。両回路は、符号ＡからＨまで、同一の構成を備えるので、以下、信号生成回路２３Ａとクロック乗り換え回路２６Ａとを代表例として説明することによって、符号ＢからＨまでの回路の説明を省いた場合がある。
【００３４】
先述したデジタルデータ群は、信号生成回路２３Ａによって生成されると共に、クロック乗り換え回路２６Ａに入力される。図３において信号生成送信回路２３Ａからクロック乗り換え回路２６Ａに向かう６本の矢印は、その入力を示している。
【００３５】
続いてデジタルデータ群は、クロック乗り換え回路２６Ａによって乗り換え用クロック３ｒｄＣＬＫに乗り換えさせられることによって、クロックが統一される。クロックが統一されたデジタルデータ群は、シリアライザー２８に入力される。図３においてクロック乗り換え回路２６Ａからシリアライザー２８に向かう６本の矢印は、その入力を示している。
【００３６】
クロック乗り換え回路２６Ａ〜２６Ｈからシリアライザー２８に入力された８つのデジタルデータ群は、１つのシリアルデータに変換される。このシリアルデータは、ＩＦ２９とライン４０とを介して、ラインヘッドユニット３０に送信される。
【００３７】
３−１．信号生成回路２３Ａ（図４）：
図４は、信号生成送信回路２０の内部構成を示すブロック構成図である。信号生成回路２３Ａは、ＳＩ＆ＳＰデータ生成器２３０と、駆動波形デジタルデータ生成器２４０と、周期生成器２５０とを備える。
【００３８】
周期生成器２５０は、エンコーダー１０から入力されるパルスを逓倍し、この逓倍したパルスをヘッド３３Ａの配置に応じた位相に調整することによって、印刷周期を示すＰＴＳ（タイミングパルス）を生成する。このような位相にするのは、先述したようにヘッド３３Ａ〜３３Ｈ同士は、用紙搬送方向Ｘについて同じ配置になっている訳ではないからである。生成したＰＴＳはＳＩ＆ＳＰデータ生成器２３０と、駆動波形デジタルデータ生成器２４０とに入力する。
【００３９】
ＳＩ＆ＳＰデータ生成器２３０は、第１発振器２３１と、第１メモリーリードコントローラー２３３と、第１ＲＡＭ２３５と、パラレル・シリアル変換器２３７とを備える。
【００４０】
第１発振器２３１は、周期生成器２５０からのＰＴＳに基づき、印字データ用クロックＳＣＬＫを生成する。第１発振器２３１は、生成した印字データ用クロックＳＣＬＫを、クロック乗り換え回路２６Ａと、第１メモリーリードコントローラー２３３と、パラレル・シリアル変換器２３７とに入力する。
【００４１】
第１メモリーリードコントローラー２３３は、第１発振器２３１からの印字データ用クロックＳＣＬＫと、周期生成器２５０からのＰＴＳとに基づきアドレスデータ（Ａｄｄｒ）とイネーブルデータ（Ｅｎ）とを生成すると共に、生成したアドレスデータとイネーブルデータとを第１ＲＡＭ２３５に入力する。
【００４２】
第１ＲＡＭ２３５は、第１メモリーリードコントローラー２３３からのアドレスデータとイネーブルデータとに基づき、画素の階調（形成されるドットの大きさ）を２ｂｉｔ（大ドット［１，１］、中ドット［１，０］、小ドット［０，１］、ドットなし［０，０］）によって示す印字データＳＩと、パターンデータＳＰとを生成すると共に、生成した印字データＳＩとパターンデータＳＰとをパラレル・シリアル変換器２３７に入力する。
【００４３】
パラレル・シリアル変換器２３７は、第１発振器２３１からの印字データ用クロックＳＬＣＫに基づき、第１ＲＡＭ２３５からの印字データＳＩとパターンデータＳＰとを、シリアルデータとしての印字データＳＩ＆ＳＰに変換する。さらに、パラレル・シリアル変換器２３７は、この印字データＳＩ＆ＳＰをクロック乗り換え回路２６Ａに入力する。
【００４４】
駆動波形デジタルデータ生成器２４０は、第２発振器２４１と、第２メモリーリードコントローラー２４３と、第２ＲＡＭ２４５と、第１ラッチ２４７と、加算器２４８と、第２ラッチ２４９とを備える。
【００４５】
第２発振器２４１は、先述した駆動波形データ用クロックＤＡＣ＿ＣＬＫを生成すると共に、生成した駆動波形データ用クロックＤＡＣ＿ＣＬＫをクロック乗り換え回路２６Ａと、第２メモリーリードコントローラー２４３とに入力する。
【００４６】
第２メモリーリードコントローラー２４３は、周期生成器２５０からのＰＴＳと第２発振器２４１からの駆動波形データ用クロックＤＡＣ＿ＣＬＫとに基づきアドレスデータ（Ａｄｄｒ）とイネーブルデータ（Ｅｎ）とを生成すると共に、生成したアドレスデータとイネーブルデータとを第２ＲＡＭ２４５に入力する。
【００４７】
第２ＲＡＭ２４５は、第２メモリーリードコントローラー２４３からのアドレスデータとイネーブルデータとに基づき、ヘッド３３Ａが備えるピエゾ素子の駆動波形を示す駆動波形データを生成すると共に、生成した駆動波形データを第１ラッチ２４７に入力する。
【００４８】
第１ラッチ２４７は、第２メモリーリードコントローラー２４３からの駆動波形データを一時的に保持する。加算器２４８は、第１ラッチ２４７によって保持されたデータと、第２ラッチ２４９からの出力とを加算し、この加算結果を第２ラッチ２４９に入力する。第２ラッチ２４９は、加算器２４８からの入力に基づきｎｂｉｔ（例えば１０ｂｉｔ）の駆動波形データＤＡＣ＿ＤＡＴＡを生成すると共に、生成した駆動波形データＤＡＣ＿ＤＡＴＡをクロック乗り換え回路２６Ａに入力する。
【００４９】
第２ＲＡＭ２４５は、第２メモリーリードコントローラー２４３からのアドレスデータとイネーブルデータとに基づき、ラッチデータＬＡＴとチャンネルデータＣＨとを生成すると共に、生成したラッチデータＬＡＴとチャンネルデータＣＨとをクロック乗り換え回路２６Ａに入力する。
【００５０】
３−２．クロック乗り換え回路２６Ａ（図５、図６、図７）：
図５は、クロック乗り換え回路２６Ａの内部構成を示すブロック構成図である。図５に示すように、クロック乗り換え回路２６Ａは、第１単ビット用回路２６１と、第２単ビット用回路２６２と、第３単ビット用回路２６３と、第４単ビット用回路２６４と、第５単ビット用回路２６５と、多ビット用回路２７０とを備える。
【００５１】
３−２−１．第１〜第５単ビット用回路２６１〜２６５（図５、図６）：
第１〜第５単ビット用回路２６１〜２６５を説明する。第１〜第５単ビット用回路２６１〜２６５は何れも、ＳＲＣ＿ＤＡＴＡ( Source Data )を、ＤＳＴ＿ＣＬＫ( Destination Clock )として入力される乗り換え用クロック３ｒｄＣＬＫに乗り換えさせる動作をする。
【００５２】
図５に示すように、第１〜第５単ビット用回路２６１〜２６５それぞれのＳＲＣ＿ＤＡＴＡは、互いに異なる。具体的には、第１単ビット用回路２６１は印字データ用クロックＳＣＬＫを、第２単ビット用回路２６２は印字データＳＩ＆ＳＰを、第３単ビット用回路２６３は駆動波形データ用クロックＤＡＣ＿ＣＬＫを、第４単ビット用回路２６４はラッチデータＬＡＴを、第５単ビット用回路２６５はチャンネルデータＣＨをそれぞれＳＲＣ＿ＤＡＴＡとしている。この内容は、ＳＲＣ＿ＤＡＴＡをＤＳＴ＿ＤＡＴＡに読み替えても成り立つ。
【００５３】
一方、第１〜第５単ビット用回路２６１〜２６５のＤＳＴ＿ＣＬＫの内部構成は、互いに同一である。よって、内部構成は、第１単ビット用回路２６１についてのみ説明し、第２〜第５単ビット用回路２６２〜２６５についての説明は省いた。
【００５４】
図６は、第１単ビット用回路２６１の内部構成を示すブロック構成図である。図６に示すように、第１単ビット用回路２６１は、第１Ｄ型フリップフロップ６１１と、第２Ｄ型フリップフロップ６１２とを備える。
【００５５】
第１単ビット用回路２６１に入力されるＳＲＣ＿ＤＡＴＡ（具体的には印字データ用クロックＳＣＬＫ）は、第１Ｄ型フリップフロップ６１１に入力Ｄとして入力される。第１単ビット用回路２６１に入力されるＤＳＴ＿ＣＬＫ（具体的には乗り換え用クロック３ｒｄＣＬＫ）は、第１Ｄ型フリップフロップ６１１と第２Ｄ型フリップフロップ６１２とにクロックとして入力される。
【００５６】
フリップフロップ６１１の出力Ｑは、ＳＲＣ＿ＤＡＴＡがＤＳＴ＿ＣＬＫに乗り換えたものになると共に、フリップフロップ６１２に入力Ｄとして入力される。ただし、この出力Ｑは、メタステーブルになる場合がある。一方、フリップフロップ６１２の出力Ｑは、メタステーブルが防止された状態で、ＳＲＣ＿ＤＡＴＡがＤＳＴ＿ＣＬＫに乗り換えたＤＳＴ＿ＤＡＴＡ（具体的には印字データ用クロックＳＣＬＫ）になって出力される。
【００５７】
３−２−２．多ビット用回路２７０（図７）：
図７は、多ビット用回路２７０の内部構成を示すブロック構成図である。図７に示すように、多ビット用回路２７０は、ｎｂｉｔを持つ駆動波形データＤＡＣ＿ＤＡＴＡをＳＲＣ＿ＤＡＴＡとしているので、第１単ビット用回路２６１とは異なる構成を採用している。具体的には、多ビット用回路２７０は、第３Ｄ型フリップフロップ２７１と、第４Ｄ型フリップフロップ２７２と、第５Ｄ型フリップフロップ２７３と、ＡＮＤゲート２７５と、第１多ビット用Ｄ型フリップフロップ２７７と、第２多ビット用Ｄ型フリップフロップ２７９とを備える。
【００５８】
第１多ビット用Ｄ型フリップフロップ２７７及び第２多ビット用Ｄ型フリップフロップ２７９は、多ビットの入力Ｄを扱うことができるフリップフロップである。第１多ビット用Ｄ型フリップフロップ２７７には、ＳＲＣ＿ＤＡＴＡとしての駆動波形データＤＡＣ＿ＤＡＴＡが入力Ｄとして、ＳＲＣ＿ＣＬＫ( Source Clock )としての駆動波形データ用クロックＤＡＣ＿ＣＬＫがクロックとして入力される。第１多ビット用Ｄ型フリップフロップ２７７の出力Ｑは、第２多ビット用Ｄ型フリップフロップ２７９の入力Ｄとして入力される。第２多ビット用Ｄ型フリップフロップ２７９のクロックには、ＤＳＴ＿ＣＬＫとしての乗り換え用クロック３ｒｄＣＬＫがクロックとして入力される。
【００５９】
第２多ビット用Ｄ型フリップフロップ２７９は、ｎｂｉｔデータのクロック乗り換えを正しく行うためにクロックイネーブル端子（ＣＥ）を備え、クロックイネーブル端子に入力されるクロックイネーブル信号がハイを示す時にのみ入力Ｄの変化を受け付ける。
【００６０】
第３Ｄ型フリップフロップ２７１，２７２，２７３及びＡＮＤゲート２７５は、上記クロックイネーブル信号を生成するために設けられている。第３Ｄ型フリップフロップ２７１，２７２，２７３にクロックとして入力されるのは何れも、乗り換え用クロック３ｒｄＣＬＫである。第３Ｄ型フリップフロップ２７１の入力Ｄとして入力されるのは、ＳＲＣ＿ＣＬＫとしてのＤＡＣ＿ＣＬＫであり、出力される出力Ｑは第４Ｄ型フリップフロップ２７２の入力Ｄとして入力される。
【００６１】
第４Ｄ型フリップフロップ２７２の出力Ｑは、第５Ｄ型フリップフロップ２７３の入力Ｄとして入力されると共に、ＡＮＤゲート２７５に入力される。また、第５Ｄ型フリップフロップ２７３の出力Ｑは、負論理としてＡＮＤゲート２７５に入力される。ＡＮＤゲート２７５の出力は、先述したクロックイネーブル信号として、第２多ビット用Ｄ型フリップフロップ２７９のクロックイネーブル端子に入力される。
【００６２】
上記ＡＮＤゲート２７５の出力は、第３Ｄ型フリップフロップ２７１，２７２，２７３によって、多ビット用フリップフロップ２７７に同時刻のものとして入力されたｎｂｉｔのデータが、多ビット用フリップフロップ２７７から同時刻のものとして出力されている時にハイになる。このような構成によって、多ビット用回路２７０は、ｎｂｉｔを持つ駆動波形データＤＡＣ＿ＤＡＴＡのクロック乗り換えを正しく行うことができる。
【００６３】
３−３．シリアライザー２８（図３）：
シリアライザー２８は、乗り換え用クロック３ｒｄＣＬＫを逓倍することによってシリアルデータ用クロックを生成し、この生成したシリアルデータ用クロックをクロック乗り換え回路２６Ａ〜２６Ｈから入力されたデジタルデータ群に重畳する。シリアライザー２８は、このシリアルデータ用クロックが重畳されたデジタルデータ群をシリアルデータに変換し、この変換したシリアルデータをＩＦ２９及びライン４０経由でラインヘッドユニット３０に入力する。
【００６４】
４．ラインヘッドユニット３０（図３）：
図３と共にラインヘッドユニット３０を説明する。図３に示すように、ラインヘッドユニット３０は、ヘッド駆動回路３１と、ヘッド３３Ａ〜３３Ｈ（先述したように、符号にＤ〜Ｈが付くものは不図示）と、これらを収容する筐体（不図示）とを備える。
【００６５】
ヘッド駆動回路３１は、信号生成送信回路２０から入力されたシリアルデータを、パラレルデータに変換すると共に、ヘッド３３Ａ〜３３Ｈそれぞれについて、対応する信号を入力する。ヘッド３３Ａは、ヘッド駆動回路３１から入力された信号に基づきインクを吐出する（先述したように、符号にＡが付くものについてのみ説明した場合は、符号にＢ〜Ｈが付くものについても同様とする。）。
【００６６】
４−１．ヘッド駆動回路３１（図３）：
ヘッド駆動回路３１を説明する。ヘッド駆動回路３１は、デジタル回路とアナログ回路とを有するＡＳＩＣとして実装される。図３に示すように、ヘッド駆動回路３１は、ＩＦ３１１と、デシリアライザー３１２と、ＤＡＣ３１３Ａと、電流増幅回路３１５Ａと、ＩＦ３１７Ａとを備える。
【００６７】
シリアルデータが信号生成送信回路２０からライン４０を介してラインヘッドユニット３０に入力されると、デシリアライザー３１２は、そのシリアルデータをＩＦ３１１経由で受信する。デシリアライザー３１２は、クロック・データ・リカバリー（ＣＤＲ）機能によって、受信したシリアルデータからシリアルデータ用クロックと乗り換え用クロック３ｒｄＣＬＫとを復元する。デシリアライザー３１２は、復元したシリアルデータ用クロックを用いてシリアルデータを取り込み、この取り込んだシリアルデータを乗り換え用クロック３ｒｄＣＬＫに基づいてパラレルデータに復元する。
【００６８】
デシリアライザー３１２は、上記パラレルデータとして生成した印字データＳＩ＆ＳＰと、チャンネルデータＣＨと、ラッチデータＬＡＴと、印字データ用クロックＳＣＬＫとを、ＩＦ３１７Ａ経由でヘッド３３Ａに入力する。これら入力されるデータは、図２と共に既に説明したものである。
【００６９】
さらに、デシリアライザー３１２は、上記パラレルデータとして生成した駆動波形データＤＡＣ＿ＤＡＴＡとＤＡＣ＿ＣＬＫとを、ＤＡＣ３１３Ａに入力する。ＤＡＣ３１３Ａは、Ｄ／Ａコンバーターであり、駆動波形データＤＡＣ＿ＤＡＴＡとＤＡＣ＿ＣＬＫとに基づきアナログ信号としての駆動信号ＣＯＭを生成する。ＤＡＣ３１３Ａは、その駆動信号ＣＯＭを電流増幅回路３１５Ａに入力する。
【００７０】
電流増幅回路３１５Ａは、ＤＡＣ３１３Ａから入力された駆動信号ＣＯＭの電流値を増幅し、ＩＦ３１７Ａ経由でヘッド３３Ａに入力する。この入力される駆動信号ＣＯＭを図８（Ａ）に示す。図８（Ａ）は、駆動信号ＣＯＭの時間的な区切りを示すラッチデータＬＡＴ及びチャンネルデータＣＨも合わせて示す。
【００７１】
４−２．ヘッド３３Ａ〜３３Ｈ（図３）：
ヘッド３３Ａは、上記の信号入力を受けると、先述した通り４色のインクを吐出して、用紙に印刷をする。具体的には、図８（Ｂ）に示すように、ヘッド３３Ａは、階調値［０，０］（ドットなし）の場合はＶＰ１を、階調値［０，１］（小ドット）の場合はＰＳ２を、階調値［１，０］（中ドット）の場合はＰＳ１を、階調値［１，１］（大ドット）の場合はＰＳ３を、ピエゾ素子に印加し、インクを吐出する。
【００７２】
５．効果：
印刷装置１が奏する効果を述べる。信号生成送信回路２０とラインヘッドユニット３０とをつなぐ配線がシリアルデータを送信するライン４０で足りる。この結果、複数のヘッドを備えるラインヘッドを採用していながら、配線が簡易になる。
【００７３】
上記シリアルデータはデジタルデータであるので、このシリアルデータを送信するための配線が長くなっても信号品質の低下があまり生じない。さらには、信号生成送信回路２０の配置の制約が小さくなり、設計の自由度が向上する。
【００７４】
ヘッド３３Ａ〜３３Ｈを駆動させるためのアナログ信号（駆動信号ＣＯＭ）を、ヘッド３３Ａ〜３３Ｈそれぞれの近く（具体的にはラインヘッドユニット３０の内部）で生成するので、アナログ信号の品質低下が抑制される。
【００７５】
駆動信号ＣＯＭの元になるデジタルデータを、ラインヘッドユニット３０内部ではなくラインヘッドユニット３０の外部（具体的には信号生成送信回路２０内）で生成するので、ラインヘッドユニット３０がコンパクトになる。
信号生成送信回路２０は、デジタル回路のみのＡＳＩＣなので、製作コストが安価である。
【００７６】
６．実施形態と適用例との対応：
信号生成送信回路２０及びヘッド駆動回路３１がプリントヘッド制御回路に、クロック乗り換え回路２６Ａ〜２６Ｈ（より詳しくは、各クロック乗り換え回路が備える第２単ビット用回路２６２及び多ビット用回路２７０）がクロック乗り換え部に、ラインヘッドユニット３０の筐体が収容部に、ＤＡＣ３１３Ａ〜３１３Ｈが変換部に、印字データ用クロックＳＣＬＫが第１クロックに、駆動波形データ用クロックＤＡＣ＿ＣＬＫが第２クロックに、乗り換え用クロック３ｒｄＣＬＫが第３クロックに、各々対応する。
【００７７】
クロック乗り換え回路２６Ａ〜２６Ｈ（より詳しくは、各クロック乗り換え回路が備える第２単ビット用回路２６２及び多ビット用回路２７０）の動作がクロック乗り換え手順に、シリアライザー２８によるシリアライズがシリアライズ手順に、デシリアライザー３１２によるデシリアライズがデシリアライズ手順に、ＤＡＣ３１３Ａ〜３１３ＨによるＤ／Ａ変換が変換手順に、デシリアライザー３１２と電流増幅回路３１５Ａ〜３１５Ｈとによるヘッド３３Ａ〜３３Ｈへのデータ入力が入力手順に、ヘッド３３Ａ〜３３Ｈによるインク吐出が印刷手順に、各々対応する。
【００７８】
７．他の実施形態：
本発明は、先述した実施形態になんら限定されるものではなく、発明の技術的範囲内における種々の形態により実施できる。例えば、実施形態の構成要素の中で付加的なものは、実施形態から省略できる。ここで言う付加的な構成要素とは、実質的に独立している適用例においては特定されていない事項に対応する要素のことである。また、例えば、以下のような実施形態でもよい。
【００７９】
ラインヘッドユニットが複数あってもよい。この場合、例えば、ラインヘッドユニットを搬送方向に沿って配置してもよい。このような構成によって、解像度と用紙の搬送速度とを上げやすくなる。
ラインヘッドユニットが横方向に動くようにしてもよい。この場合、ヘッドの数を減らしてもよい。この構成の場合、ラインヘッドユニットが停止した状態において、用紙の印刷範囲の全幅にわたり、インク吐出ができなくてもよい。
ラインヘッド方式を採用しなくてもよく、ヘッドは１つでもよい。この場合、信号生成回路、クロック乗り換え回路、ＤＡＣ、電流増幅回路は少なくとも１つあればよい。また、ヘッドユニットが横方向に動くようにするのが好ましい。
ヘッドは、サーマル方式でもよいし、他の方式でもよい。
カラー印刷用でなくても、モノクロ印刷用でもよい。
【００８０】
信号生成送信回路の構成要素は、１つのＡＳＩＣ上に形成されなくても、複数の回路上に分けて形成されてもよい。
ヘッド駆動回路の構成要素は、１つのＡＳＩＣ上に形成されなくても、複数の回路上に分けて形成されてもよい。
ヘッド駆動回路の構成要素の全部または一部は、ラインヘッドユニットの外部に配置してもよい。この場合、印刷装置内に中継基盤を新たに設け、この中継基盤上に上記全部または一部の構成要素を形成してもよい。
ＲＩＰ（ラスターイメージプロセッサー）を用いてもよい。
ＳＩ＆ＳＰのデータを複数の信号線に分割してもよい。
シリアライザー及び／又はデシリアライザーは、ＥＭＩ対策のためのデジタルデータの符号器及び復号器を備えてもよい。
クロック周波数は、実施形態として記した数値でなくてもよく、変更してもよい。乗り換え用クロック３ｒｄＣＬＫの周波数は、印字データ用クロックＳＣＬＫ及び駆動波形データ用クロックＤＡＣ＿ＣＬＫの周波数の１０倍〜１００倍であることが好ましいが、Ｄ／ＡコンバーターのＤＡＣデータのセットアップ時間及びホールド時間、ヘッドの印字データＳＩのセットアップ時間、並びにホールド時間を満たせる周波数であれば、それ以外の数値でもよい。
ピエゾ素子は、各素子固有の特性を有する場合があるので、ピエゾ素子を駆動する信号を示すデータを素子ごとに異なるものとしてもよい。
【符号の説明】
【００８１】
１…印刷装置
１０…エンコーダー
１１…紙検出センサー
１２…ベルト
２０…信号生成送信回路
２１…ＩＦ
２２…第３発振器
２３Ａ…信号生成回路
２３Ｂ…信号生成回路
２３Ｃ…信号生成回路
２３Ｄ…信号生成回路
２３Ｅ…信号生成回路
２３Ｆ…信号生成回路
２３Ｇ…信号生成回路
２３Ｈ…信号生成回路
２６Ａ…クロック乗り換え回路
２６Ｂ…クロック乗り換え回路
２６Ｃ…クロック乗り換え回路
２６Ｄ…クロック乗り換え回路
２６Ｅ…クロック乗り換え回路
２６Ｆ…クロック乗り換え回路
２６Ｇ…クロック乗り換え回路
２６Ｈ…クロック乗り換え回路
２８…シリアライザー
２９…ＩＦ
３０…ラインヘッドユニット
３１…ヘッド駆動回路
３３Ａ…プリントヘッド
３３Ｂ…プリントヘッド
３３Ｃ…プリントヘッド
３３Ｄ…プリントヘッド
３３Ｅ…プリントヘッド
３３Ｆ…プリントヘッド
３３Ｇ…プリントヘッド
３３Ｈ…プリントヘッド
４０…ライン
５０…制御ユニット
６０…用紙搬送機構
２３０…ＳＩ＆ＳＰデータ生成器
２３１…第１発振器
２３３…第１メモリーリードコントローラー
２３５…第１ＲＡＭ
２３７…シリアル変換器
２４０…駆動波形デジタルデータ生成器
２４１…第２発振器
２４３…第２メモリーリードコントローラー
２４５…第２ＲＡＭ
２４７…第１ラッチ
２４８…加算器
２４９…第２ラッチ
２５０…周期生成器
２６１…第１単ビット用回路
２６２…第２単ビット用回路
２６３…第３単ビット用回路
２６４…第４単ビット用回路
２６５…第５単ビット用回路
２７０…多ビット用回路
２７１…第３Ｄ型フリップフロップ
２７２…第４Ｄ型フリップフロップ
２７３…第５Ｄ型フリップフロップ
２７５…ＡＮＤゲート
２７７…第１多ビット用Ｄ型フリップフロップ
２７９…第２多ビット用Ｄ型フリップフロップ
３１１…ＩＦ
３１２…デシリアライザー
３１５Ａ…電流増幅回路
３１５Ｂ…電流増幅回路
３１５Ｃ…電流増幅回路
３１５Ｄ…電流増幅回路
３１５Ｅ…電流増幅回路
３１５Ｆ…電流増幅回路
３１５Ｇ…電流増幅回路
３１５Ｈ…電流増幅回路
３１７Ａ…ＩＦ
３１７Ｂ…ＩＦ
３１７Ｃ…ＩＦ
３１７Ｄ…ＩＦ
３１７Ｅ…ＩＦ
３１７Ｆ…ＩＦ
３１７Ｇ…ＩＦ
３１７Ｈ…ＩＦ
４００…ＰＣ
６１１…第１Ｄ型フリップフロップ
６１２…第２Ｄ型フリップフロップ
【図１】
0006008029.tif 000002
【図２】
0006008029.tif 000003
【図３】
0006008029.tif 000004
【図４】
0006008029.tif 000005
【図５】
0006008029.tif 000006
【図６】
0006008029.tif 000007
【図７】
0006008029.tif 000008
【図８】
0006008029.tif 000009