(57)【特許請求の範囲】
【請求項１】
同じ方向に向くアクティブ表面を有し、コアロジック層及び１つ又は複数のメモリ層を備える２つ以上の積層ダイ層と、
前記２つ以上の積層ダイ層を貫通し、関連するキャパシタンスを有する少なくとも１つのインターコネクトと、
前記１つ又は複数のメモリ層上の受信機及び送信機と、
前記コアロジック層上の受信機及び送信機と、を備え、
前記１つ又は複数のメモリ層の前記受信機及び前記送信機は、結合キャパシタを通して前記少なくとも１つのインターコネクトに接続され、前記１つ又は複数のメモリ層の前記送信機及び前記受信機は、ＡＣ結合によって前記少なくとも１つのインターコネクトを通して互いに結合され、
前記コアロジック層の前記送信機は、結合キャパシタを通して前記少なくとも１つのインターコネクトに接続され、前記コアロジック層の前記受信機は、前記少なくとも１つのインターコネクトに直接結合される、
装置。
【請求項２】
前記受信機は、フィードバックキーパー回路要素を備える、請求項１に記載の装置。
【請求項３】
前記受信機は差動受信機である、請求項２に記載の装置。
【請求項４】
前記少なくとも１つのインターコネクトは貫通シリコンビアを含む、請求項１から３の何れか１項に記載の装置。
【請求項５】
前記少なくとも１つのインターコネクトは部分接続式貫通シリコンビアを含む、請求項１から３の何れか１項に記載の装置。
【請求項６】
前記結合キャパシタは、前記少なくとも１つのインターコネクトの回りに同軸的に配設された導電性プレートから形成される、請求項１から５の何れか１項に記載の装置。
【請求項７】
前記結合キャパシタは、前記関連するインターコネクトキャパシタンスより小さいキャパシタンスを有する、請求項１から６の何れか１項に記載の装置。
【請求項８】
コアロジック層及び１つ又は複数のメモリ層を含む少なくとも２つの集積回路（ＩＣ）層と、
前記少なくとも２つの層を互いに通信可能にリンクするバスと、を備え、
前記バスは、前記少なくとも３つの層を貫通して接続された１つ又は複数のインターコネクトを含み、各層は、前記１つ又は複数のインターコネクトに結合された送信機及び受信機を備えた、少なくとも１つのバスインタフェースを含み、
前記１つ又は複数のメモリ層の前記送信機及び前記受信機は、結合キャパシタを通して前記１つ又は複数のインターコネクトに結合され、
前記コアロジック層の前記送信機は、結合キャパシタを通して前記１つ又は複数のインターコネクトに接続され、前記コアロジック層の前記受信機は、前記１つ又は複数のインターコネクトに直接結合される、
装置。
【請求項９】
少なくとも２つの層用のバスインタフェースは異なるＤＣレベルにバイアスされる、請求項８に記載の装置。
【請求項１０】
前記結合キャパシタは、前記１つ又は複数のインターコネクトのキャパシタンスより小さいキャパシタンスを有し、受信機によって見られるＡＣ信号スイングは、関連する送信機によって送信されるスイングレベルから分圧される、請求項８または９に記載の装置。
【請求項１１】
前記結合キャパシタはオンダイ金属キャパシタンスによって実装される、請求項８から１０の何れか１項に記載の装置。
【請求項１２】
前記結合キャパシタはＭＩＭキャパシタによって実装される、請求項８から１０の何れか１項に記載の装置。
【請求項１３】
前記結合キャパシタは、２つの隣接するＴＳＶを使用して実装されたキャパシタによって実装される、請求項８から１０の何れか１項に記載の装置。
【請求項１４】
前記結合キャパシタは、再分配層内で実装されたキャパシタによって実装される、請求項８から１０の何れか１項に記載の装置。
【請求項１５】
前記結合キャパシタは、ＴＳＶと同軸的に配設された電極によって実装される、請求項８から１０の何れか１項に記載の装置。
【請求項１６】
前記結合キャパシタは、ダイ間キャパシタとして実装される、請求項８から１０の何れか１項に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、包括的には、集積回路に関し、特に、いわゆる３次元集積回路に関する。
【０００２】
本発明の実施形態は、同じ参照番号が同様の要素を指す添付図面の図において、限定ではなく例として示される。
【図面の簡単な説明】
【０００３】
【図１】ヘテロジニアス３次元集積回路モジュールを示す図である。
【図２】幾つかの実施形態によるヘテロジニアス３Ｄモジュールの側面図である。
【図３】幾つかの実施形態による、ＡＣ結合式層間通信を有する３Ｄモジュールの概念図である。
【図４】幾つかの実施形態による、図３の層間通信用のバスの実施態様を示すブロック図である。
【図５】幾つかの実施形態による、層間導電性インターコネクトに結合された信号ラインについて例示的な適度の値を含む容量性結合キャパシタンスを示す略図である。
【図６】幾つかの実施形態による、フィードバックキーパーを有する受信機回路を示す略図である。
【図７】幾つかの実施形態による、同軸インターコネクトから形成されるキャパシタを使用するＡＣ結合式層間通信を有する３Ｄモジュールの概念図である。
【図８】幾つかの実施形態による、同軸的に整列したＴＳＶ円柱を使用して得られる結合キャパシタの平断面図及び側断面図である。
【図９】幾つかの実施形態による、或る特定の結合キャパシタのためにバッファがどのように使用され得るかを示す図である。
【図１０】幾つかの実施形態による、ＡＣ結合を有する同軸インターコネクト構造を使用する利点を強調する図である。
【図１１】幾つかの実施形態による、ＡＣ結合を有する同軸インターコネクト構造を使用する利点を強調する図である。
【図１２】幾つかの実施形態による、２つの隣接するＴＳＶから生じるキャパシタンスによって実装された結合キャパシタの例を示す図である。
【図１３】幾つかの実施形態による、ダイ間キャパシタを示す図である。
【発明を実施するための形態】
【０００４】
複数のダイが、ダイ間の信号接続によって、３次元モジュール（又は「積層体（stacks）」）と一般に呼ばれるものに積層されることができ、回路コンポーネント容量が増加したＩＣモジュールをもたらす。
【０００５】
幾つかの実施形態は、３Ｄ積層モジュール用の容量性ＡＣ結合層間通信を提供する。容量性ＡＣ結合、例えば同調式ＡＣ結合は、特に導体インターコネクトの推定又は測定される容量特性を考慮すると、インダクタンス及びキャパシタンスによって通常左右される３Ｄ実施態様に好適であるとすることができる。容量性結合通信によって、積層ダイは、ＤＣの観点から、互いから減結合され、それにより、層間の独立したバイアス条件を可能にすることができる。こうしたＡＣ結合によって、ポイントツーポイント並びにポイントツーマルチポイントの信号送信を効率的に実施することができ、ダイ間通信領域における新しい機会を可能にする。さらに、ＡＣ結合は、２つの利点を組合せることができる。第１に、電力消費が、通常、周波数とともにスケーリングされることになる。そのため、インターコネクト上にトラフィックが全く存在しないとき、電力をほとんど又は全く消費しないことができる。第２に、ＡＣ結合は、エネルギー効率及び最大帯域幅を改善することができる、すなわち、例えば低電圧減結合信号送信アプローチと比較して、高い容量性負荷条件を有する高積層体の場合にそれらを改善することができる。
【０００６】
図１は、携帯電話、可搬型パーソナルコンピュータ、又はサーバコンピュータ等のコンピューティングデバイス用の例示的なヘテロジニアス３Ｄモジュールの概念図である。ヘテロジニアスモジュールは、２つ以上の異なるプロセス、例えば、利用可能なトランジスタ機構寸法、電源レベル等から形成される２つ以上の集積回路ダイを備えるモジュールである。例えば、コアロジックダイ用のプロセス又は技術は、通常、フラッシュメモリダイ用のプロセス又は技術と異なることになる。
【０００７】
示す３Ｄモジュールは、コアロジック層１０２、ＰＣＭ（相変化メモリ）層１０４、ＳＲＡＭ層１０６、ｅＤＲＡＭ層１０８、及びＤＲＡＭ層１１０を有する。３Ｄモジュールはまた、信号を相互接続するための多数の導電性インターコネクト（示す図では貫通シリコンビア（through-silicon via）「ＴＳＶ」）及び異なる電子層間の電源基準を有する。（ＴＳＶは、積層ダイのプロセス、機能的要求、及び負荷要求に応じて、異なる長さ、異なる幅、及び異なる電気特性とすることができる。）異なる層間の相互接続を実装するために、他のタイプのインターコネクト構造も存在する場合がある。さらに、ＴＳＶが示され論じられるが、他の適したインターコネクト構造を、以下のセクションで対処されるＡＣ結合式インターコネクトを実装するために使用することができる。
【０００８】
（ｅＤＲＡＭが、埋め込み式ＤＲＡＭ、すなわちＡＳＩＣ又はプロセッサと同じダイ上に集積され得るキャパシタベースのダイナミックランダムアクセスメモリを表すことに留意されたい。ｅＤＲＡＭは、通常、かなりリーク性であるが、従来のＤＲＡＭより高速である。ＰＣＭは相変化メモリを表す。ＰＣＭは、不揮発性コンピュータメモリのタイプである。現在のところ、ＰＣＭは、カルコゲナイドガラスの独特の挙動を主に利用する。）
【０００９】
図２は、３Ｄ積層体の一部分の側面図を示す。３Ｄ積層体は、再分配層及びマイクロバンプエリア層２０４を通してともに搭載されるダイ層２０２を備える。再分配層はそれぞれ、ダイの一部から形成され、一方、マイクロバンプ（パッド（図示せず）を含む）は、ダイの中間に配設される。
【００１０】
この図は、前面から背面に搭載されたダイ（例えば、前面アクティブ層が全て、同じ方向に、示す図で下方に向く）を示すが、幾つかの実施態様では、他の適したスキームが使用され得る。これらのラインに沿って、機能的ダイ層は、任意の適した順序であり得るが、ほとんどの熱を発生する層（例えば、コア／プロセッサ層（複数の場合もある））を、外側表面上に、例えば上部又は下部上に設置することが望ましい場合がある。同様に、帯域幅の改善のため、異なる層が、或る特定の他の層の近くになるように作られて、より高い優先度のチャネルについてより高速な転送レートを達成することができる。
【００１１】
図３は、幾つかの実施形態による、ビットライン用のＡＣ結合式層間リンク実施態様を示す概念図である。示されるのは、コア層３１０、ＰＣＭ層３１２、ＳＲＡＭ層３１４、ｅＤＲＡＭ層３１６、並びにＤＲＡＭ層３１８及び３２０を貫通して配設されるインターコネクト（例えば、ＴＳＶ）３０５である。（簡略化のために、単一ラインが示されるが、層間リンクが、データ信号、アドレス信号、及び／又は制御信号について複数ラインを備えることができることが認識されるであろう。）
【００１２】
示す実施形態では、各層は、送信機結合キャパシタ（ＣＣＴｘ）を通してＴＳＶに結合される送信機ドライバ３０２及び受信機結合キャパシタ（ＣＣＲｘ）を通してＴＳＶに結合される受信機ドライバ３０４を有する。示す実施形態では、コア層３１０用の受信機は、そのＤＣレベルを規定するために、データラインに直接接続される。これは、並列トポロジに好適であるとすることができ、接続された積重層の任意の２つ以上の層間の通信を可能にする。そのため、他の層デバイス（この実施形態ではメモリデバイス）は、ＤＣの観点から互いから分離されるため、それらの層デバイスの個々の要求されるＤＣバイアスを、他の層に不適切に影響を及ぼすことなくローカルに生成できる。
【００１３】
ＴＳＶに直接接続されたコア内に受信機を有することは単なる１つの実施態様であり、それが、もちろん必要とされないことが認識されるべきである。例えば、受信機段及び送信機段の全てが、キャパシタを使用して分離されることができ、ＴＳＶチェーンが、フローティングになるか又は更なる回路によってバイアスされることを許容される。これらのラインに沿って、幾つかの実施形態によれば、Ｒｘ側の結合キャパシタンスは必要とされない場合がある。例えば、受信機の一部又は全てが同じＤＣ電圧を使用する場合、少なくとも、共通受信機ＤＣバイアスレベルを有するモジュール内のＴｘ／Ｒｘネットワークについて、結合キャパシタを受信機側で省略することができる。そのため、異なるスキームが使用され得る。結合キャパシタは、全ての受信機で使用され得るか、又は共通インターコネクトのＤＣレベルを規定する受信機を除く全ての受信機で使用され得る（図３の実施形態）。代替的に、同じＤＣレベルで動作する受信機の１つ又は複数のネットワークグループは、結合キャパシタを省略し得る。
【００１４】
この実施形態では、信号ラインが双方向信号送信のために使用されるが、他の実施形態では、別個のラインが単方向受信及び送信のために使用され得る。さらに、概念は、シングルエンド型に適用されるとともに差動信号送信スキームのために適用され得、また、ポイントツーポイント又はポイントツーマルチポイントのリンクのために使用され得る。連続した又は区分化された（層から層へ直列に部分接続された）インターコネクト（穴を通して設置されたＴＳＶ等）を、各ラインについて使用することができることも留意されるべきである。２つ以上の導電性セグメントからなるインターコネクトは、導電性ＩＣモジュールトレースを通して部分方式でともに接続されると、通常、異なる反応（容量性、誘導性）特性を有するであろう。
【００１５】
図４は、幾つかの実施形態による、ＡＣ結合バスの実施態様を使用する層間通信を示すブロック図である。図４は、バス構成を使用してともにリンクされた異なる層を示す。すなわち、各機能層は、共通バス、例えば、幾つかのデータ、制御、及びアドレスのインターコネクトラインを有するバスに結合される。他の実施形態では、専用のポイントツーポイントバスリンクか若しくは専用のポイントツーマルチポイントバスリンク、又は専用バスリンクと共有バスリンクの組合せが実装され得る。
【００１６】
図５は、幾つかの実施形態による、図３の図用の送信機−受信機リンクの一部分を示す略図である。結合キャパシタ（ＣＣＴx，ＣＣＲx）が、等価送信機及び受信機キャパシタンス（Ｃｔx，Ｃｒx）とともに示される。同様に示されるのは、送信機及び受信機（３０２，３０４）に結合されるインターコネクト（例えば、ＴＳＶ）用の等価キャパシタンス（ＣＳｔａｃｋ）である。（インターコネクト「積層体」キャパシタンスは、ＴＳＶ、ＥＳＤデバイス、マイクロバンプ、金属積層体コンポーネント、再分配層等から生じる場合があることに留意されたい。）
【００１７】
受信機３０４は、この実施形態では、フィードバックキーパー回路５０５によって実装されるのが示され、フィードバックキーパー回路５０５は、受信機３０４とともに、インピーダンスＺ２及び可変インピーダンスＺ１を含む。便宜のためまた理解を容易にするため、例示的なキャパシタ値もまた示される。
【００１８】
３Ｄモジュールが更に高い積層体を有する場合、長いＴＳＶチェーンが生まれる場合があり、３Ｄモジュールが比較的高い容量性負荷を有することをもたらし得る。こうした容量性負荷は、ポイントツーマルチポイント構成の場合に更に増加する場合がある。積層体負荷と直列に結合キャパシタ（例えば、図５のＣＣＴx、ＣＣＲx）を設けることは、受信機と送信機との間の有効総キャパシタンスを実質的に低減し得る。
【００１９】
送信機３０２の観点から、結合キャパシタ（ＣＣＴx，ＣＣＲx）は、インターコネクトキャパシタンス（ＣＳｔａｃｋ）及び受信機減結合キャパシタンス（Ｃｒx）に対して電圧分割器を効果的に形成する。
【００２０】
幾つかの実施形態では、第１の分割器のキャパシタンス比ＣＣＴx対ＣＳｔａｃｋを、特に考慮することができる。例えば、例示的な容量値によって、キャパシタンス比（ＣＣＴx対ＣＳｔａｃｋの比）は、１：１０の程度とすることができ、それが、約１０：１のインピーダンス比に相当し、それにより、送信機から提供されかつ受信機によって見られる電圧フルスイングレベルを低減する。例えば、送信機ドライバ出力信号が１Ｖのスイングマグニチュードを有する場合、インターコネクト積層体（ＣＳｔａｃｋ）ノードにおけるスイングレベルは、約１００ｍＶまで低減されることになる。これは、電力消費及び速度に関する利点を提供することができる。幾つかの実施形態では、第２のキャパシタンス比（ＣＣＲｘ対ＣＲｘ）を、同様に考慮することができる。示す例では、第２のキャパシタンス比は約５：１である。この全体の回路によって、ＡＣ結合アプローチは、ＤＣ電力消費を実質的に回避し、同時に、チャネルキャパシタンスにおける電圧スイングを低減するため、広い周波数範囲にわたってエネルギー効率的であることができる。
【００２１】
積層体インターコネクト（例えば、ＴＳＶ）が、同様に、例えば約１０ｐＨ〜５０ｐＨの範囲の寄生インダクタンスを有する場合がある。こうしたインダクタンスを、例えば、送信機及び受信機について結合キャパシタ値を選択するときに考慮することができる。例えば、通常１００ｆＦ〜１ｐＦの（１積層ダイ当たりの）チャネルキャパシタンス（結合キャパシタ、積層体キャパシタンス、及び受信機／送信機キャパシタンスを考慮して）によって、また、上記で述べた範囲内の積層体寄生インダクタンスによって、約２０ＧＨｚ〜１６０ＧＨｚの共振周波数がもたらされる場合がある。こうした共振周波数は、共振ピークを通して適切に高い信号送信用カットオフ周波数を得ることをサポートする。
【００２２】
図６は、図５に示すフィードバックキーパー５０５のために使用され得るフィードバックキーパーの実装の実施形態を示す。図６は、差動信号送信の実装用のフィードバックキーパーの原理を示す。（この回路によって、差動センス増幅器が、シングルエンド型出力（Ｏｕｔｐｕｔ）とともに使用され、シングルエンド型出力には、通常、ラッチ段が続くべきであることに留意されたい。）回路は、トランジスタＰ１、Ｐ２、及びＮ１〜Ｎ４を備える受信機４０４と、トランジスタＮ５、Ｎ６を備えるインピーダンスＺ２と、トランジスタＰ３、Ｐ４、Ｐ５、Ｐ６、Ｐ７、及びＰ８、並びにインバータ６０８を備える制御可能インピーダンスＺ１とを含む。Ｚ１及びＺ２のトランジスタは、受信機入力トランジスタＮ１及びＮ２の入力（ＩｎＰ，ＩｎＮ）用のＤＣバイアス電圧を生成するように動作する。トランジスタＮ４、Ｎ５、及びＮ６は、インピーダンスＺ１、Ｚ２、及び受信機ドライバ４０４用の、バイアス信号（Ｂｉａｓ）によって制御される電流源として機能する。トランジスタＰ５及びＰ８は、インピーダンスＺ１用の抵抗器として機能する。
【００２３】
出力（Ｏｕｔｐｕｔ）のロジック状態に応じて、ＩｎＰ及びＩｎＮにおいてＺ１及びＺ２によって生成されることができる、２つのＤＣバイアスレベル、高レベルと低レベルが存在する。Ｏｕｔｐｕｔがハイである場合、Ｐ７がオンになり、ＩｎＰをより高いＤＣバイアスレベルに、また、ＩｎＮをより低いバイアスレベルにさせる。一方、Ｏｕｔｐｕｔがロジックローである場合、Ｐ４がオンになり、ＩｎＮはより高いバイアスレベルにあり、一方、ＩｎＰはより低いバイアスレベルを受ける。より低いＤＣバイアスレベル及びより高いＤＣバイアスレベルについての実際の（アナログ）値は、Ｐ６〜Ｐ８及びＮ６についての設計選択パラメータ並びにバイアス信号レベルによって決定される。
【００２４】
各入力における更なるＤＣオフセットは、その極性が受信機の出力状態に依存する差動入力（ＩｎＰ／ＩｎＮ）の両端に印加される差動ＤＣ入力を生成する。受信機は、長い一定パターン中でさえも受信機入力において定常状態を維持するように、正のフィードバックのために構成される。ほとんどの実施形態では、差動オフセットレベルは、ＡＣ信号スイングより小さいが、差動入力の分解能より高くあるべきである。したがって、特別なＤＣバランシング、コーディング、又はスクランブリングメカニズムは、一般に必要とされないことになる。
【００２５】
図７〜図１１は、結合キャパシタを実装するために、同軸的に構成されたインターコネクト（図のＴＳＶ）を使用する更なる実施形態を示す。更なる実施形態は、送信機及び／又は受信機結合キャパシタを実装するための例示的なアプローチを示す。図７及び図８は、送信機結合キャパシタが同軸インターコネクトキャパシタによって実装され、他のキャパシタ構成が受信機結合キャパシタのために使用される実施形態を示す。図８の平断面図及び側断面図に示すように、これらの実施形態によって、結合キャパシタは、内側ＴＳＶ構造の周りに同軸的に配設された導電性プレートから得ることができる。図９は、或る特定の結合キャパシタアプローチのためにバッファがどのように使用され得るかを示す。図１０及び図１１は、ＡＣ結合を有する同軸インターコネクト構造を使用する利点を強調する。図１０は、通常のＴＳＶ実施態様を示す。この設計によって、例えば熱応力により再分配層及び／又はマイクロバンプエリアからＴＳＶがせん断するリスクが存在する場合がある。対照的に、図１１の同軸インターコネクト設計はこの問題を回避する。ＤＣ結合式アプローチと比較して、外側及び内側円柱を薄くすることができるため、より小さな応力が生じる。
【００２６】
結合キャパシタを他の方法で形成することができる。例えば、結合キャパシタを、例えば約５００ｆＦキャパシタンス程度のダイ境界キャパシタから形成することができる。ＭＩＭキャパシタ及び／又はインターコネクト構造に隣接する寄生キャパシタンスが使用され得る。キャパシタンスを、他の方法で実装することもできる。例えば、図１２を参照して、キャパシタンスを、２つの隣接するＴＳＶから生じるキャパシタンスによって実装することができる。図１３に示すように、ダイ間キャパシタもまた使用され得る。ダイ間キャパシタは、２つの隣接するダイの金属パッドから形成することができる。パッドは、互いの上に存在し、プレートタイプキャパシタを形成する。しかし、こうしたキャパシタによって、他の実施形態の場合と同様に、更なるバッファリングが所望される場合がある。
【００２７】
インターコネクトのショート及びオープンが、３Ｄ積層体についての所望の歩留まりを制限する重要な因子であり得ることが述べられるべきである。運よく、本発明の実施形態の場合、これは、試験機器リンクの使用によって軽減され、試験機器リンクは、ＡＣ結合チャネルの１つ又は複数を通した接触を必要とすることなく実装され得るため簡略化されることができる。
【００２８】
本明細書で教示されるように、３Ｄ積層体に関してＡＣ結合を使用することについて入手可能な幾つかの異なる利益が存在する場合がある。例えば、異なる層におけるＤＣバイアス印加が互いから減結合され得るため、異なるバイアス要求を有する異なる技術が、好都合に混合され得る。さらに、幾つかの実施形態では、所望のエネルギー効率を、広い周波数範囲にわたって達成することができる。非常に少ない（ゼロに近づかない場合）静的電力消費が存在する場合がある。さらに、信号送信帯域幅は、キャパシタンス低減及び寄生インターコネクトインダクタンスによる共振効果によって増加することができる。大きな利益は、非接触プロービングを使用して試験を実施できることであるとすることができる。これは、薄化されたウェハに損傷を与え、したがって、歩留まりに影響を及ぼし得る直接プロービングと対照的である。同様に、ＥＳＤ問題が、通常、非接触プロービングによって軽減される。ＡＣ結合によって、受信機がＴＳＶのチェーンに直接接続されることが必要とされないことが認識されるべきである。
【００２９】
先行する説明及び添付特許請求の範囲において、以下の用語は、次のように解釈されるべきである。すなわち、用語「結合される（coupled）」及び「接続される（connected）」は、それらの派生物とともに使用されることができる。これらの用語が互いについての類義語として意図されないことが理解されるべきである。むしろ、特定の実施形態では、「接続される」は、２つ以上の要素が互いに直接物理接触状態又は直接電気接触状態にあることを示すために使用される。「結合される」は、２つ以上の要素が、互いに協働又は相互作用するが、直接物理接触状態又は直接電気接触状態にある場合もない場合もあることを示すために使用される。
【００３０】
本発明は、記載した実施形態に限定されるのではなく、添付特許請求項の趣旨及び範囲内の修正及び変更によって実施され得る。例えば、単方向並びに双方向の構成が使用され得る。１ビット当たり２つのデータラインが使用され得る。
【００３１】
本発明が、全てのタイプの半導体集積回路（「ＩＣ」）チップとともに使用するために適用可能であることが認識されるべきである。これらのＩＣチップの例は、プロセッサ、コントローラ、チップセットコンポーネント、プログラマブルロジックアレイ（ＰＬＡ）、メモリチップ、ネットワークチップ、及び同様なものを含むが、それに限定されない。
【００３２】
図面の幾つかにおいて、信号導体ラインがラインで示されることが認識されるべきである。幾つかの信号導体ラインは、より多くの構成信号経路を示すために肉厚であり、幾つかの構成信号経路を示すために番号ラベルを有し、かつ／又は、主要な情報の流れ方向を示すために１つ又は複数の端部において矢印を有することができる。しかし、これは、制限的な方法で解釈されるべきでない。むしろ、こうした付加的な詳細は、回路のより容易な理解を促進するために、１つ又は複数の例示的な実施形態と連携して使用されることができる。示す任意の信号ラインは、更なる情報を持っていても持っていなくても、複数の方向に移動することができる１つ又は複数の信号を実際に含むことができ、また、任意の適したタイプの信号スキーム、例えば、差動対で実装されるデジタル又はアナログライン並びに／又はシグルエンド型ラインで実装されることができる。
【００３３】
例示的なサイズ／モデル／範囲が与えられたが、本発明がこれらに限定されないことが認識されるべきである。製造技法（例えば、フォトリソグラフィ）が徐々に成熟していくにつれ、小さなサイズのデバイスが製造され得ることが予想される。さらに、ＩＣチップ及び他のコンポーネントに対するよく知られている電力／グラウンド接続は、例証及び論考を簡潔にするため、また、本発明を曖昧にしないために、図の中で示される場合も示されない場合もある。さらに、本発明を曖昧にすることを回避するため、また、ブロック図配置構成の実装に関する細目が、本発明がその中で実装されるプラットフォームに強く依存すること、すなわち、こうした細目が、十分に当業者の範囲内にあるべきであるということを考慮して、配置構成をブロック図の形態で示すことができる。本発明の例示的な実施形態を述べるために特定の詳細（例えば、回路）が述べられる場合、本発明が、これらの特定の詳細がない状態で又は特定の詳細の変形がある状態で実施され得ることが当業者に明らかになるべきである。したがって、説明は、限定的でなく例証的であると見なされる。
本実施形態の例を下記の各項目として示す。
［項目１］
同じ方向に向くアクティブ表面を有する２つ以上の積層ダイ層と、
前記２つ以上の積層ダイ層を貫通し、関連するキャパシタンスを有する少なくとも１つのインターコネクトと、
前記２つ以上の積層ダイ層のうちの少なくとも１つの上の少なくとも１つの受信機及び前記２つ以上の積層ダイ層のうちの少なくとも１つの上の少なくとも１つの送信機と、を備え、前記少なくとも１つの送信機は、結合キャパシタを通して前記少なくとも１つのインターコネクトに接続され、前記少なくとも１つの送信機及び前記少なくとも１つの受信機は、ＡＣ結合によって前記少なくとも１つのインターコネクトを通して互いに結合される、装置。
［項目２］
前記少なくとも１つの受信機は、フィードバックキーパー回路要素を備える、項目１に記載の装置。
［項目３］
前記少なくとも１つの受信機は差動受信機である、項目２に記載の装置。
［項目４］
前記少なくとも１つのインターコネクトは貫通シリコンビアを含む、項目１から３の何れか１項に記載の装置。
［項目５］
前記少なくとも１つのインターコネクトは部分接続式貫通シリコンビアを含む、項目１から３の何れか１項に記載の装置。
［項目６］
前記結合キャパシタは、前記少なくとも１つのインターコネクトの回りに同軸的に配設された導電性ピースから形成される、項目１から５の何れか１項に記載の装置。
［項目７］
ＴＸ結合キャパシタは、前記関連するインターコネクトキャパシタンスより小さいキャパシタンスを有する、項目１から６の何れか１項に記載の装置。
［項目８］
結合キャパシタを使用することなく、前記少なくとも１つのインターコネクトに直接結合された少なくとも１つの受信機を備える、項目１から７の何れか１項に記載の装置。
［項目９］
前記少なくとも１つのインターコネクトに直接結合された少なくとも１つの送信機を備える、項目１から８の何れか１項に記載の装置。
［項目１０］
前記２つ以上の積層ダイ層は、結合キャパシタによって互いから絶縁された異なるＤＣバイアス印加レベルを必要とするコアロジック層及び１つ又は複数のメモリ層を備える、項目１から９の何れか１項に記載の装置。
［項目１１］
異なる技術のコアロジック層及び１つ又は複数のメモリ層を含む少なくとも２つの集積回路（ＩＣ）層と、
前記少なくとも２つの層を互いに通信可能にリンクするバスと、を備え、前記バスは、前記少なくとも３つの層を貫通して接続された１つ又は複数のインターコネクトを含み、各層は、結合キャパシタを通して前記１つ又は複数のインターコネクトに結合された少なくとも１つのバスインタフェースを含む、装置。
［項目１２］
少なくとも２つの層用のバスインタフェースは異なるＤＣレベルにバイアスされる、項目１１に記載の装置。
［項目１３］
前記バスインタフェースは、前記結合キャパシタを通して前記１つ又は複数のインターコネクトに結合された送信機及び受信機を備える、項目１１または１２に記載の装置。
［項目１４］
前記結合キャパシタは、前記１つ又は複数のインターコネクトのキャパシタンスより小さいキャパシタンスを有し、受信機によって見られるＡＣ信号スイングは、関連する送信機によって送信されるスイングレベルから分圧される、項目１１から１３の何れか１項に記載の装置。
［項目１５］
前記結合キャパシタはオンダイ金属キャパシタンスによって実装される、項目１１から１４の何れか１項に記載の装置。
［項目１６］
前記結合キャパシタはＭＩＭキャパシタによって実装される、項目１１から１４の何れか１項に記載の装置。
［項目１７］
前記結合キャパシタは、２つの隣接するＴＳＶを使用して実装されたキャパシタによって実装される、項目１１から１４の何れか１項に記載の装置。
［項目１８］
前記結合キャパシタは、再分配層内で実装されたキャパシタによって実装される、項目１１から１４の何れか１項に記載の装置。
［項目１９］
前記結合キャパシタは、ＴＳＶと同軸的に配設された電極によって実装される、項目１１から１４の何れか１項に記載の装置。
［項目２０］
前記結合キャパシタは、ダイ間キャパシタとして実装される、項目１１から１４の何れか１項に記載の装置。
［項目２１］
同じ方向に向くアクティブ表面を有する２つ以上の積層ダイ層と、
前記２つ以上の積層ダイ層を貫通し、関連するキャパシタンスを有する少なくとも１つのインターコネクトと、
前記２つ以上の積層ダイ層上の受信機及び送信機と、を備え、前記受信機の少なくとも１つは結合キャパシタを通して前記少なくとも１つのインターコネクトに接続され、前記送信機及び前記受信機は、ＡＣ結合によって前記少なくとも１つのインターコネクトを通して互いに結合される、装置。
［項目２２］
前記少なくとも１つの受信機は、フィードバックキーパー回路要素を備える、項目２１に記載の装置。
［項目２３］
送信機結合キャパシタは、前記関連するインターコネクトキャパシタンスより小さいキャパシタンスを有する、項目２１または２２に記載の装置。
［項目２４］
前記送信機の少なくとも１つは、結合キャパシタを通して前記少なくとも１つのインターコネクトに接続される、項目２１から２３の何れか１項に記載の装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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