(57)【特許請求の範囲】
【請求項１】
水晶振動子を含んで一体に構成され、当該水晶振動子を外部回路に接続するための外部接続端子を備えた振動子ユニットであって、
前記水晶振動子に接続された可変容量コンデンサと、
前記可変容量コンデンサの容量を制御する温度補償部と、
を有し、
前記温度補償部は、
前記水晶振動子の近傍における温度を検知する温度センサと、
前記水晶振動子とは独立して動作し、当該振動子ユニットの外部からトリガ信号を入力されるごとに、前記可変容量コンデンサの前記容量を調節する容量制御値を求める演算動作として前記温度センサのアナログ信号である検知出力に対しアナログ演算を行い、当該演算結果を表すデジタル値である前記容量制御値を生成し、前記演算結果が得られると次の前記トリガ信号の入力まで当該容量制御値を保持すると共に前記演算動作を停止する演算回路と、を備え、
前記可変容量コンデンサは、前記温度補償部が出力する前記デジタル値の容量制御値に応じて前記容量を離散的に変化させること、
を特徴とする振動子ユニット。
【請求項２】
請求項１に記載の振動子ユニットにおいて、
前記温度補償部は、前記トリガ信号の入力に応じて、前記演算回路の駆動に用いるクロックパルスを前記水晶振動子より高い周波数で生成するクロックパルス生成回路を有すること、を特徴とする振動子ユニット。
【請求項３】
請求項１に記載の振動子ユニットにおいて、
前記演算回路は、
入力トランジスタ又は出力トランジスタである偶数個のトランジスタのベース及びエミッタを辿るループでありベース−エミッタ接合が形成するダイオードの前記ループ上での２通りの向きを正方向及び逆方向として前記正方向の前記ダイオードの数と前記逆方向の前記ダイオードの数とが当該ループ上にて同数であるトランスリニアループで表現される前記アナログ演算を行い、前記容量制御値を生成する演算回路であって、
前記トランスリニアループを有する回路において、当該トランスリニアループの接続を前記ダイオードの向きが正方向である前記トランジスタのエミッタと、逆方向である前記トランジスタのエミッタとの間で分断し、当該分断個所に電位比較回路を接続する改変を行った改変ループ回路と、
前記入力トランジスタのエミッタに接続され、それぞれに前記アナログ演算の入力となる入力電流を供給する入力電流供給手段と、
前記演算結果についての試行値を生成する制御回路と、
前記出力トランジスタのエミッタに接続され、前記試行値に応じた大きさの試行電流を生成し供給する試行電流生成手段と、
を有し、
前記電位比較回路は、前記分断個所の両側の電位を比較してその結果に応じた比較出力を生成し、
前記制御回路は、前記比較出力に基づいて、前記分断個所での電位平衡状態に対応した前記試行値を探索して前記容量制御値として出力すること、
を特徴とする振動子ユニット。
【請求項４】
請求項３に記載の振動子ユニットにおいて、
前記電位比較回路は、前記比較出力として、前記分断個所の両側の電位の大小関係に応じて２種類の出力状態のいずれかを出力するコンパレータを有し、
前記制御回路は、
クロックパルスを入力され、当該クロックパルスごとにカウント値を順次、増加又は減少させ、当該カウント値を前記試行値として出力するカウンタと、
前記比較出力の前記出力状態の変化を検出し、当該変化時に対応した前記試行値を前記容量制御値とする判定回路と、
を有することを特徴とする振動子ユニット。
【請求項５】
請求項３に記載の振動子ユニットにおいて、
前記電位比較回路は、前記比較出力として、前記分断個所の両側の電位差に応じた電流を生成する電圧−電流変換回路を有し、
前記制御回路は、
前記比較出力の前記電流を充電するコンデンサと、
オン状態にて選択的に前記コンデンサを放電させるスイッチと、
前記コンデンサの端子間電圧を入力され、その出力に応じて前記スイッチのオン／オフ状態を切り換え前記コンデンサの充電／放電を交互に繰り返させるヒステリシスコンパレータと、
前記ヒステリシスコンパレータの出力パルスごとにカウント値を順次、増加又は減少させ、当該カウント値を前記試行値として出力するカウンタと、
前記ヒステリシスコンパレータの出力の変化の周期に基づいて前記電位平衡状態への到達を判定し、当該到達時に対応した前記試行値を前記容量制御値とする判定回路と、
を有することを特徴とする振動子ユニット。
【請求項６】
請求項１から請求項５のいずれか１つに記載され、前記外部回路である発振用増幅器に共振子として接続されて発振回路を構成する振動子ユニットであって、
前記可変容量コンデンサは前記発振回路の負荷容量の一部をなし、
前記温度補償部は、前記可変容量コンデンサの前記容量を調整して前記発振回路の発振周波数の温度変動を補償すること、
を特徴とする振動子ユニット。
【請求項７】
請求項１から請求項５のいずれか１つに記載され、前記外部接続端子のうちの入力端子に入力される受信信号から共振特性に応じた周波数成分を抽出し前記外部接続端子のうちの出力端子から出力するフィルタ回路として機能する振動子ユニットであって、
前記可変容量コンデンサは前記入力端子と前記出力端子との間に、前記水晶振動子と直列に接続され、
前記温度補償部は、前記可変容量コンデンサの前記容量を調整して前記フィルタ回路の共振周波数の温度変動を補償すること、
を特徴とする振動子ユニット。
【請求項８】
発振用増幅器と、当該発振用増幅器の入出力端子間に外付けされる共振子とを有する発振回路において、
前記共振子は、請求項６に記載の振動子ユニットであること、を特徴とする発振回路。
【請求項９】
無線信号を受信して受信信号を出力する前段回路及び、前記受信信号から抽出された目的周波数の信号を入力される後段回路と、当該両回路間に外付けされ共振特性に応じて前記目的周波数の信号を抽出するフィルタ回路と、を有する受信回路において、
前記フィルタ回路は請求項７に記載の振動子ユニットであること、を特徴とする受信回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路に水晶振動子として外付けされる振動子ユニット並びにそれを用いた発振回路及び受信回路に関し、特に、水晶振動子の温度特性の補償に関する。
【背景技術】
【０００２】
水晶振動子は高精度の発振周波数を有し、クォーツ時計、無線通信、コンピュータなど、現代のエレクトロニクスには欠かせない部品となっている。水晶振動子は部品（振動子ユニット）として提供されており、例えば、マイコンや時計ＩＣなど、発振信号を利用する回路は水晶振動子を接続するだけで発振回路が完成するように設計されることが多い。具体的には、図１３に示すように、マイコンや時計ＩＣなどの集積回路２は、インバータ４を発振用増幅器として用い、当該インバータ４及びその入出力端子に接続されるキャパシタＣin，Ｃoutなどからなる発振回路の一部を形成されている。インバータ４の出力端から入力端への帰還路には共振子を接続できるように、集積回路２には外部接続端子Ｎin，Ｎoutが設けられている。この端子Ｎin，Ｎoutに共振子として、水晶振動子を内蔵した振動子ユニット６を接続することで発振回路が構成される。
【０００３】
水晶振動子は高精度であるが、その温度特性を補償することで一層の高精度化を図ることができる。その従来技術として、下記特許文献１は、水晶振動子に直列に受動素子からなる温度補償回路を接続することを開示している。また、他の従来技術としてＴＣＸＯ（temperature compensated crystal oscillator：温度補償水晶発振器）がある。図１４はＴＣＸＯを説明する模式的な回路図である。ＴＣＸＯ８は水晶振動子と温度補償回路１０を一つのパッケージに組み込まれ、それ自体で発振して発振信号を出力する。集積回路２は端子ＮinにＴＣＸＯ８を接続され、温度補償された発振信号を入力され利用することができる。ＴＣＸＯ８の温度補償回路１０は基本的に常時動作する。また、温度補償をデジタル的に行うＴＣＸＯ（ＤＴＣＸＯ）も、その内部で生成する発振信号を用いてデジタル処理の動作を常時行う。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１０−６５４４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
水晶振動子はその切断角度に応じてＡＴカットやＢＴカットなどの種類が存在し、振動モードや温度特性が異なる。例えば、ＡＴカット振動子の周波数変化量は温度の３次関数となるのに対し、Ｘカット振動子では２次関数となる。このような温度特性の違いに対応して受動素子からなる温度補償回路を好適に設計することは必ずしも容易ではない。
【０００６】
一方、上述の集積回路２のように、共振子を接続して発振回路を完成するように設計された回路モジュールにＴＣＸＯを接続し利用する場合、回路モジュール側に発振回路の一部として設けたインバータ４等は冗長な構成となる。さらに、当該冗長部分はＴＣＸＯから入力される源発振周波数ｆoscの発振信号に応じて、周波数ｆoscでキャパシタＣin，Ｃoutの充放電やインバータ４の増幅動作を行うことになり、本来不要な消費電流が大きくなるという問題を生じる。
【０００７】
本発明は上記問題点を解決するためになされたものであり、少ない消費電力で、かつ水晶振動子の温度特性を好適に補償することが可能な振動子ユニット、発振回路及び受信回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る振動子ユニットは、水晶振動子を含んで一体に構成され、当該水晶振動子を外部回路に接続するための外部接続端子を備えたものであって、前記水晶振動子に接続された可変容量コンデンサと、前記水晶振動子の近傍における温度を検知する温度センサと、前記可変容量コンデンサの容量を制御する温度補償回路と、を有し、前記温度補償回路は、当該振動子ユニットの外部からのトリガ信号の入力に応じて、前記温度センサの検知出力に基づいて前記可変容量コンデンサの前記容量を調節する。
【０００９】
他の本発明に係る振動子ユニットにおいては、前記可変容量コンデンサは、前記温度補償回路が出力するデジタル値の容量制御値に応じて前記容量を離散的に変化させ、前記温度補償回路は、前記水晶振動子とは独立して動作し、アナログ信号である前記検知出力に対しアナログ演算を行い、当該演算結果を表す前記容量制御値を生成する演算回路を有する。
【００１０】
さらに他の本発明に係る振動子ユニットにおいては、前記温度補償回路は、前記トリガ信号の入力に応じて、前記演算回路の駆動に用いるクロックパルスを前記水晶振動子より高い周波数で生成するクロックパルス生成回路を有する。
【００１１】
別の本発明に係る振動子ユニットにおいては、前記演算回路は、入力トランジスタ又は出力トランジスタである偶数個のトランジスタのベース及びエミッタを辿るループでありベース−エミッタ接合が形成するダイオードの向きの正逆が当該ループ上にて同数であるトランスリニアループで表現される前記アナログ演算を行い、前記容量制御値を生成する演算回路であって、前記トランスリニアループを有する回路において、当該トランスリニアループの接続を前記ダイオードの向きが正方向である前記トランジスタのエミッタと、逆方向である前記トランジスタのエミッタとの間で分断し、当該分断個所に電位比較回路を接続する改変を行った改変ループ回路と、前記入力トランジスタのエミッタに接続され、それぞれに前記アナログ演算の入力となる入力電流を供給する入力電流供給手段と、前記演算結果についての試行値を生成する制御回路と、前記出力トランジスタのエミッタに接続され、前記試行値に応じた大きさの試行電流を生成し供給する試行電流生成手段と、を有し、前記電位比較回路は、前記分断個所の両側の電位を比較してその結果に応じた比較出力を生成し、前記制御回路は、前記比較出力に基づいて、前記分断個所での電位平衡状態に対応した前記試行値を探索して前記容量制御値として出力する。
【００１２】
上記本発明に係る振動子ユニットにおいては、前記電位比較回路は、前記比較出力として、前記分断個所の両側の電位の大小関係に応じて２種類の出力状態のいずれかを出力するコンパレータを有し、前記制御回路は、クロックパルスを入力され、当該クロックパルスごとにカウント値を順次、増加又は減少させ、当該カウント値を前記試行値として出力するカウンタと、前記比較出力の前記出力状態の変化を検出し、当該変化時に対応した前記試行値を前記容量制御値とする判定回路と、を有する構成とすることができる。
【００１３】
また上記本発明に係る振動子ユニットにおいては、前記電位比較回路は、前記比較出力として、前記分断個所の両側の電位差に応じた電流を生成する電圧−電流変換回路を有し、前記制御回路は、前記比較出力の前記電流を充電するコンデンサと、オン状態にて選択的に前記コンデンサを放電させるスイッチと、前記コンデンサの端子間電圧を入力され、その出力に応じて前記スイッチのオン／オフ状態を切り換え前記コンデンサの充電／放電を交互に繰り返させるヒステリシスコンパレータと、前記ヒステリシスコンパレータの出力パルスごとにカウント値を順次、増加又は減少させ、当該カウント値を前記試行値として出力するカウンタと、前記ヒステリシスコンパレータの出力の変化の周期に基づいて前記電位平衡状態への到達を判定し、当該到達時に対応した前記試行値を前記容量制御値とする判定回路と、を有する構成とすることができる。
【００１４】
上記本発明に係る振動子ユニットの好適な態様の一つは、前記外部回路である発振用増幅器に共振子として接続されて発振回路を構成するものであって、前記可変容量コンデンサが前記発振回路の負荷容量の一部をなし、前記温度補償部が、前記可変容量コンデンサの前記容量を調整して前記発振回路の発振周波数の温度変動を補償するものである。
【００１５】
上記本発明に係る振動子ユニットの好適な他の態様は、前記外部接続端子のうちの入力端子に入力される受信信号から共振特性に応じた周波数成分を抽出し前記外部接続端子のうちの出力端子から出力するフィルタ回路として機能するものであって、前記可変容量コンデンサが前記入力端子と前記出力端子との間に、前記水晶振動子と直列に接続され、前記温度補償部が、前記可変容量コンデンサの前記容量を調整して前記フィルタ回路の共振周波数の温度変動を補償するものである。
【００１６】
本発明に係る発振回路は、発振用増幅器と、当該発振用増幅器の入出力端子間に外付けされる共振子とを有するものであって、前記共振子が上記本発明に係る振動子ユニットであるものである。
【００１７】
本発明に係る受信回路は、無線信号を受信して受信信号を出力する前段回路及び、前記受信信号から抽出された目的周波数の信号を入力される後段回路と、当該両回路間に外付けされ共振特性に応じて前記目的周波数の信号を抽出するフィルタ回路と、を有するものであって、前記フィルタ回路が上記本発明に係る振動子ユニットであるものである。
【発明の効果】
【００１８】
本発明によれば、ＴＣＸＯを接続する場合より少ない消費電力で、水晶振動子の温度特性を好適に補償することが可能な振動子ユニット、発振回路及び受信回路が得られる。
【図面の簡単な説明】
【００１９】
【図１】本発明の第１の実施形態に係る振動子ユニット及び発振回路の概略の構成を示すための模式図である。
【図２】可変容量キャパシタの構成例を示す模式的な回路図である。
【図３】温度センサ回路の概略の回路図である。
【図４】温度センサ回路が生成する温度電流Ｉx及び基準電流Ｉrと温度Ｔとの関係を示すグラフである。
【図５】演算回路の一例の基本構成を示す回路図である。
【図６】ＣＭＯＳプロセスを用いてｐ型半導体基板に形成されるバイポーラトランジスタの構造を示す模式的な断面図である。
【図７】振動子ユニットにおける容量制御値Ｄcntに基づく周波数温度補償の原理を説明する模式図である。
【図８】電位比較回路及び制御回路の構成の一例を示す模式的なブロック図である。
【図９】図８に示す回路に関する概略のタイミング図である。
【図１０】電位比較回路及び制御回路の構成の他の例を示す模式的な回路図である。
【図１１】図１０に示す回路に関する概略のタイミング図である。
【図１２】本発明の第２の実施形態に係る、振動子ユニットを水晶フィルタとして用いた無線受信回路の概略の構成を示す模式図である。
【図１３】水晶振動子を外付けした従来の発振回路の模式図である。
【図１４】従来技術であるＴＣＸＯを説明するための模式的な回路図である。
【発明を実施するための形態】
【００２０】
以下、本発明の実施の形態（以下実施形態という）について、図面に基づいて説明する。
【００２１】
［第１の実施形態］
図１は第１の実施形態に係る振動子ユニット２０及び発振回路２２の概略の構成を示すための模式図である。振動子ユニット２０はマイコンや時計ＩＣ等の集積回路２４に接続されて使用される。集積回路２４は上述した集積回路２と同様、インバータ２６を発振用増幅器として用い、発振回路２２の一部としてインバータ２６及びその入出力端子に接続されるキャパシタＣin，Ｃoutなどを有する。また集積回路２４にはインバータ２６の帰還路に共振子を接続するための端子Ｎin，Ｎoutが設けられている。
【００２２】
振動子ユニット２０は、水晶振動子Ｘtal、可変容量キャパシタ（可変容量コンデンサ）ＣＶ、及び温度補償部２８を含んで、パッケージ等の形態に一体構成されている。振動子ユニット２０は水晶振動子Ｘtalの両端子に対応する２つの外部接続端子Ｎ１，Ｎ２を有する。また、振動子ユニット２０は温度補償動作を起動するトリガ信号の入力端子Ｎtgを有する。温度補償部２８の動作等に用いる電源として振動子ユニット２０は、正電圧電源Ｖddを供給される端子及び、グランドＧＮＤに接続される端子を備える。
【００２３】
振動子ユニット２０は端子Ｎ１，Ｎ２を集積回路２４の端子Ｎout，Ｎinに接続され、これにより、集積回路２４側の回路と振動子ユニット２０とが組み合わさった発振回路２２が構成される。
【００２４】
温度補償部２８は温度センサ回路３０を備える。温度センサ回路３０は既に述べたように水晶振動子Ｘtalと同じパッケージ内に封入され、水晶振動子Ｘtalの近傍における温度を検知する。温度補償部２８は、端子Ｎtgにトリガ信号を入力されると、温度センサ回路３０の検知出力に基づいて可変容量キャパシタＣＶの容量を調節する動作を行う。温度補償部２８は当該調節動作が完了すると動作を停止し、トリガ信号ごとに当該調節動作を開始する。温度補償部２８及び可変容量キャパシタＣＶは、キャパシタＣＶに設定された容量が温度補償部２８の停止期間において保持されるように構成される。
【００２５】
本実施形態では、温度補償部２８は演算回路３２を備える。演算回路３２は温度センサ回路３０がアナログ信号で与える検知出力に対してアナログ演算を行って、可変容量キャパシタＣＶに設定すべき容量を決定する。また、可変容量キャパシタＣＶは入力されるデジタル値（容量制御値）に応じて容量を離散的に変化させる構成を有する。これに対応して、温度補償部２８はアナログ演算の演算結果として容量制御値Ｄcntを出力する。
【００２６】
図２は可変容量キャパシタＣＶの構成例を示す模式的な回路図である。キャパシタＣＶは例えば、水晶振動子Ｘtalの一方端とグランドＧＮＤとの間に接続される。ＣＶは互いに並列のＭ個の要素キャパシタｃｉ（ｉはＭ以下の自然数である。）を含み、各要素キャパシタｃｉはＭＯＳトランジスタ等からなるスイッチ素子ｓｗｉ（ｉはＭ以下の自然数である。）によりＸtalの例えばＮ２側の端子に接続される。キャパシタｃｉの容量はｃuをパラメータとして、
ｃｉ＝ｃu・２（ｉ−１）  ・・・・・・（１）
に設定され、スイッチ素子ｓｗｉにより並列接続されるｃｉの組み合わせを変えることにより、ＣＶは０から（２Ｍ−１）ｃuまで間隔ｃuで２Ｍ段階に離散的に変化させることができる。
【００２７】
スイッチｓｗｉのオン／オフはバイナリ表現の容量制御値Ｄcntの各ビット値を用いて行う。そのため、容量制御値Ｄcntのビット数と可変容量キャパシタＣＶを構成する要素キャパシタの個数とは基本的には一致させる。本実施形態では、Ｄcntの最下位ビット（ＬＳＢ）を第１ビット、最上位ビット（ＭＳＢ）を第Ｍビットとして、第ｉビットの値でｓｗｉを制御する。後に説明する理由から、本実施形態では、スイッチｓｗｉは、ビット値“１”を表すＨ（High）レベルの電位を印加されるとオフし、“０”を表すＬ（Low）レベルの電位を印加されるとオンする構成としている。
【００２８】
ＣＶは負荷容量の一部となり、これを調整することで発振回路２２の発振周波数ｆを変化させることができ、定性的にはＣＶを大きくするほどｆが低下する。ちなみに、負荷容量をＣＬ、水晶振動子の等価直列容量、等価並列容量をそれぞれＣ１、Ｃ０、直列共振周波数をｆｒと表すと、或る温度での負荷時共振周波数ｆＬについて次式が成り立つ。
（ｆＬ−ｆｒ）／ｆｒ＝Ｃ１／｛２（ＣＬ＋Ｃ０）｝  ・・・・・・（２）
【００２９】
図３は温度センサ回路３０の概略の回路図である。温度センサ回路３０は温度の検知出力として絶対温度Ｔに比例する電流Ｉxを生成する。また、温度センサ回路３０は温度Ｔに非依存の基準電流Ｉrも生成する。
【００３０】
例えば、Ｔに比例する電流Ｉxはバンドギャップ基準回路を用いて生成することができる。温度センサ回路３０の電流Ｉxの生成に係る部分は、正電圧電源Ｖddにドレインを接続されたｎチャネルＭＯＳトランジスタＭ１と、Ｍ１のソースとグランドＧＮＤとの間に形成された２つの電流路とを有する。ＭＯＳトランジスタＭ１のゲートは、正電圧電源Ｖddにドレインを接続されたｎチャネルＭＯＳトランジスタＭ２のゲート、及び演算増幅器４０の出力端子に共通に接続される。第１の電流路にはＭ１のソース側から抵抗素子Ｒ１，Ｒ２及びｐｎｐトランジスタＱt1が直列に配置される。第２の電流路には抵抗素子Ｒ１及びｐｎｐトランジスタＱt2が直列に配置される。
【００３１】
トランジスタＱt1，Ｑt2はそれぞれのベース及びコレクタを接地される。これらトランジスタＱt1，Ｑ３は同じ特性に作られるが、トランジスタＱt1のエミッタはトランジスタＱt2と比較してＫ倍（Ｋ＞１）のサイズを有し、トランジスタＱt1，Ｑt2それぞれのベース−エミッタ間電圧Ｖbe1，Ｖbe2はＶbe1＜Ｖbe2となる。演算増幅器４０は抵抗素子Ｒ１での電圧降下とトランジスタＱt1のＶbe1との和と、トランジスタＱt2のＶbe2とが等しくなるように、第１及び第２の電流路に流れる電流Ｉt1，Ｉt2を制御する。その結果、電流Ｉt1は絶対温度Ｔに比例する電流（ＩＰＴＡＴとする）となる。また、第１電流路の抵抗素子Ｒ１の電圧と第２電流路の抵抗素子Ｒ１の電圧とは等しいことから、Ｉt2＝Ｉt1となる。よって、トランジスタＭ１には電流２ＩＰＴＡＴが流れる。このトランジスタＭ１に流れる電流がＭ１とカレントミラー回路を構成するトランジスタＭ２によって検知出力の電流Ｉxとして取り出される。
【００３２】
温度センサ回路３０の基準電流Ｉrの生成に係る部分は、正電圧電源ＶddとグランドＧＮＤとの間に直列に接続されたｎチャネルＭＯＳトランジスタＭ３と抵抗Ｒ３とからなる電流路と、当該電流路の電流を取り出すカレントミラー回路とからなる。Ｍ３のドレインはＶddに接続され、そのソースとグランドＧＮＤとの間に抵抗Ｒ３が接続される。当該電流路に流れる電流は、演算増幅器４２によって抵抗Ｒ３のトランジスタＭ３側の電位がトランジスタＭ１のソース電位に一致するように制御される。Ｍ１のソース電位は温度非依存なので当該電流は温度非依存となる。当該電流がトランジスタＭ３とカレントミラー回路を構成するトランジスタＭ４によって基準電流Ｉrとして取り出される。
【００３３】
図４は温度センサ回路３０が生成する温度電流Ｉx及び基準電流Ｉrと温度Ｔとの関係を示すグラフであり、横軸が絶対温度Ｔ、縦軸が電流値である。温度電流ＩxはＴに比例して増加し、一方、基準電流Ｉrは一定となる。
【００３４】
ここで、水晶振動子の周波数温度特性は２次曲線又は３次曲線で表され、通常、２５℃前後を中心に対称となるように設定されている。そのため、その中心温度にて両電流Ｉx，Ｉrが等しくなるように設定すれば、後述のアナログ演算が容易となることが期待される。交点の温度Ｔ０は、例えば抵抗Ｒ３を調節して基準電流Ｉrを変化させることでずらすことができる。
【００３５】
図５は演算回路３２の一例の基本構成を示す回路図である。演算回路３２はトランスリニア原理を用いており、後述するように擬似的にトランスリニアループを構成するものと言える。
【００３６】
ここでトランスリニア原理とは、複数のトランジスタのベース・エミッタを一巡するように結合したループにおいて、時計回り方向（ＣＷ）の極性の半導体接合の数と、反時計回り方向（ＣＣＷ）の極性の半導体接合の数が同数である場合には、ベース電流が時計回り方向に流れるトランジスタのコレクタ電流の積とベース電流が反時計回り方向に流れるトランジスタのコレクタ電流の積とが等しくなる、というものである。次式はトランスリニア原理を表しており、左辺が時計回り方向（ＣＷ）の極性のベース−エミッタ接合を有するＮ個のトランジスタのコレクタ電流ＩＣｉの積、右辺が反時計回り方向（ＣＣＷ）の極性のベース−エミッタ接合を有するＮ個のトランジスタのコレクタ電流ＩＣｊの積である。ここで、ｉ，ｊは共にＮ以下の自然数である。
【数１】
0005847505.tif 000002
【００３７】
当該原理を用いたトランスリニア回路はアナログ演算回路を構成するために用いられており、例えば、トランスリニア回路によって乗算回路、除算回路、二乗回路、平方根回路等を実現することができる。
【００３８】
演算回路３２においてトランスリニア原理を用いる部分をアナログ演算部５０と称する。演算回路３２はアナログ演算部５０の他、電流出力型のＤ／Ａ変換器（ＤＡＣ：Digital-to-Analog Converter）５２、電位比較回路５４及び制御回路５６を備える。
【００３９】
アナログ演算部５０は後述するように擬似的にトランスリニアループを構成するものと言える。アナログ演算部５０は本来のトランスリニアループと同様、バイポーラトランジスタを用いて構成される。本実施形態では、当該バイポーラトランジスタはＣＭＯＳプロセスで形成する。図６は、当該バイポーラトランジスタの構造を示す模式図であり、半導体基板に垂直な断面が示されている。図６にはＩＣを形成する半導体基板が、ｐ型不純物を導入されｐ型導電性（第１導電型）を与えられたｐ型サブストレート（以下、ｐ−ｓｕｂ）６０である例を示している。ｐ−ｓｕｂ６０の表面にｎ型不純物を導入されｎ型導電性（第２導電型）とされた半導体領域であるｎウェル（ｎ−ｗｅｌｌ）６２が形成される。さらにｎウェル６２内にｐ型領域６４が形成される。これによりｐ−ｓｕｂ６０をコレクタ（Ｃ）、ｎウェル６２をベース（Ｂ）、ｐ型領域６４をエミッタ（Ｅ）とするｐｎｐ型トランジスタが形成される。ちなみに、ＣＭＯＳプロセスにおいてｎウェル６２はｐ型ＭＯＳトランジスタのチャネルとなる領域を形成する工程により形成され、具体的にはｎウェル６２を形成する領域に開口を有するマスクをフォトレジスト等で形成してｎ型不純物をイオン注入・熱拡散することにより形成される。ｐ型領域６４はｐチャネルＭＯＳトランジスタのソース、ドレインの拡散層領域を形成する工程により形成され、具体的にはマスクを形成した後、ｐ型不純物をイオン注入して形成される。このＣＭＯＳプロセスで形成されるバイポーラトランジスタはコレクタが基板電位Ｖsubに固定される。ｐ型基板に対してはＶsubはグランドＧＮＤとすることができる。
【００４０】
なお、温度センサ回路３０のｐｎｐトランジスタＱt1，Ｑt2もアナログ演算部５０のバイポーラトランジスタと共通工程で作製することができる。
【００４１】
図５に示すアナログ演算部５０はＣＭＯＳプロセスで作られる上述のバイポーラトランジスタを用いて構成される。アナログ演算部５０は水晶振動子が２次曲線の周波数温度特性を有する場合についての例を示している。当該温度特性に対する補償は例えば、可変容量キャパシタＣＶを（Ｔ−Ｔ０）の２次関数で増加させたときの発振周波数ｆの変化によって近似的に行うことが可能であり、本実施形態では当該構成例を説明する。
【００４２】
演算回路３２は正電圧電源Ｖ＋（温度センサ回路３０と同じＶddとすることができる）とグランドＧＮＤとの間に形成される。アナログ演算部５０は４つのトランジスタＱ１〜Ｑ４を有する。上述のように各トランジスタＱ１〜Ｑ４のコレクタは接地される。また、Ｑ１，Ｑ３のベースも接地される。一方、Ｑ２のベースはＱ１のエミッタに接続され、Ｑ４のベースはＱ３のエミッタに接続される。
【００４３】
トランジスタＱ１〜Ｑ３は演算回路３２における演算の入力となる入力電流を当該演算回路３２の外部から供給される入力トランジスタに相当し、Ｑ４は演算回路３２における演算結果となる出力電流を与える出力トランジスタに相当する。各トランジスタＱ１〜Ｑ４のコレクタは上述のようにｐ−ｓｕｂ６０であり、共通の電位ＧＮＤに設定される。そのため、各トランジスタＱ１〜Ｑ４のコレクタは入力電流の供給や出力電流の取り出しには利用することができないという制約を課される。
【００４４】
ここで、Ｑ１〜Ｑ４は全てｐｎｐ型であり、このように同じタイプのトランジスタで構成されるトランスリニアループ上には、ダイオードの向きが正方向であるトランジスタのエミッタと逆方向であるトランジスタのエミッタとを接続する個所が生じる。
【００４５】
本実施形態では、Ｑ２とＱ４との接続が当該個所に当たる。Ｑ２のエミッタとＱ４のエミッタとが自律的に同電位になる構成であれば、トランジスタＱ１〜Ｑ４はトランスリニアループを構成する。これに対して、アナログ演算部５０はＱ２のエミッタとＱ４のエミッタとの間を分断し、それらの電位関係は当該ループ外から制御される点で本来のトランスリニアループと相違している。この相違ゆえ、ここではトランジスタＱ１〜Ｑ４及びその制御機構を準トランスリニアループと称することにする。この準トランスリニアループはトランスリニアループの接続を分断した個所に電位比較回路５４を接続する改変を施した回路構成（改変ループ回路）となっている。電位比較回路５４は、当該分断個所の両側の電位を比較してその結果に応じた比較出力を生成する。
【００４６】
アナログ演算部５０はトランジスタＱ１〜Ｑ３のエミッタに入力電流を供給する電流入力手段として電流源Ｉ１〜Ｉ３を有する。図５に示す回路では、電流源Ｉ１及びＩ２はそれぞれ温度センサ回路３０から得られる温度電流ＩxをトランジスタＱ１，Ｑ２のエミッタに供給する。また、電流源Ｉ３は温度センサ回路３０から得られる基準電流ＩrをトランジスタＱ３のエミッタに供給する。
【００４７】
一方、トランジスタＱ４のエミッタには後述する試行値Ｎtに応じた大きさの試行電流Ｉtを生成し供給する試行電流生成手段として電流ＤＡＣ５２が接続される。トランジスタＱ４のエミッタにはさらに電流２Ｉxを供給する電流源Ｉ４及び、電流Ｉrを供給する電流源Ｉ５が接続される。電流ＤＡＣ５２及び電流源Ｉ４はそれぞれ電流Ｉt，２ＩxをＱ４のエミッタからベースへ向かうように供給し、電流源Ｉ５はそれらとは逆向きに電流Ｉrを供給する。その結果、Ｑ４に流れる電流は（２Ｉx−Ｉr＋Ｉt）となる。
【００４８】
ここでＱ２のエミッタとＱ４のエミッタとが自律的に同電位になる構成であれば、トランジスタＱ１〜Ｑ４は、
Ｉx２＝Ｉr・（２Ｉx−Ｉr＋Ｉout）  ・・・・・・（４）
なるアナログ演算を行うトランスリニアループを形成し、図５では電流ＤＡＣ５２が接続される端子に演算結果として次式で表される電流Ｉoutが得られる。
Ｉout＝（Ｉx−Ｉr）２／Ｉr  ・・・・・・（５）
【００４９】
これに対して演算回路３２では、制御回路５６が電位比較回路５４の出力に基づいて電流ＤＡＣ５２を制御し、本来のトランスリニアループが表現する上記（４）式の演算についてその演算結果をデジタル値で出力する。制御回路５６は演算結果を表すデジタルデータである演算値として想定した値を設定し、その値が演算値であるか否かを評価し、その値が演算値でない場合は、値を変えて評価を繰り返して演算値を探索する。ここでは演算値として試しに設定する値を試行値と呼ぶ。
【００５０】
具体的には、制御回路５６は試行値Ｎtを生成し、電流ＤＡＣ５２に入力する。電流ＤＡＣ５２は試行値に相当する電流（試行電流）Ｉtを生成し、出力トランジスタＱ４のエミッタに供給する。ここで、試行電流Ｉtは電流ＤＡＣ５２の離散化電流（１ＬＳＢ当たりの電流）をΔＩとして次式で与えられる。
Ｉt＝Ｎt・ΔＩ  ・・・・・・（６）
【００５１】
試行電流Ｉtが（５）式で表されるＩoutに等しければ、準トランスリニアループは（４）式のトランスリニア原理が成立した状態と同じ状態とみなせる。すなわち、本来のトランスリニアループと均等な状態が実現され、Ｑ４のエミッタ電位ＶαとＱ２のエミッタ電位Ｖβとは平衡状態となる。一方、ＩtがＩoutより少なければ、Ｑ４のベース−エミッタ間電圧ＶＢＥがトランスリニアループより小さくなり、ＶαはＶβより低くなり、逆にＩtがＩoutより多ければ、ＶαはＶβより高くなる。
【００５２】
電位比較回路５４はこのＶαとＶβとを入力されその比較出力を生成し、制御回路５６は比較出力からＶαとＶβとの平衡状態に対応した試行値を検出し、これを演算結果とし、容量制御値Ｄcntとして演算回路３２から可変容量キャパシタＣＶへ出力する。
【００５３】
演算回路３２はトランスリニア原理を用いているが、バイポーラプロセスやＢｉ−ＣＭＯＳプロセスではなく標準的なＣＭＯＳプロセスで製造可能である。すなわち、電流ＤＡＣ５２、電位比較回路５４、制御回路５６だけでなく、トランスリニア原理にかかわるバイポーラトランジスタＱ１〜Ｑ４も上述のようにＣＭＯＳプロセスで作製される。よって、演算回路３２、又は温度センサ回路３０を含めた温度補償部２８を内蔵するＩＣ、さらには温度補償部２８及び可変容量キャパシタＣＶを内蔵するＩＣをＣＭＯＳプロセスで製造可能とし、バイポーラプロセスで製造するＩＣと比較して消費電力の低減、集積密度向上及び製造コストの低減を図ることが可能となる。
【００５４】
ちなみに、アナログ量に関する演算は、上述したトランスリニア回路のようなアナログ演算回路の他、デジタル演算回路を用いて行うこともできる。デジタル演算回路を用いる構成では、アナログ信号である入力信号をＡ／Ｄ変換器（ＡＤＣ：Analog-to-Digital Converter）でデジタルデータに変換してデジタル演算回路に入力する。
【００５５】
但し、デジタル演算の演算精度はＡＤＣの分解能に影響される。特に、非線形な関数の演算ではＡＤＣによる量子化誤差の影響も非線形となるので、ＡＤＣの分解能を設定するに際して単に所要精度だけでなく、関数の次数、入力信号の範囲を考慮する必要がある。例えば、入力データｘのべき乗を含む関数演算にて所定の精度を得ようとした場合、ｘが大きいほど、またｘの次数が高いほどｘの量子化誤差を小さくする必要がありＡＤＣの負担が重くなる。また入力データのビット数の増加はデジタル演算回路の負担も大きくする。
【００５６】
一方、アナログ演算回路を用いる構成では、演算はアナログ信号処理で行われる。すなわち、入力信号はアナログ信号のままアナログ演算回路に入力され、アナログ演算回路は演算結果に相当する電圧、電流等の物理量を生成する。よって、この構成では、入力信号のＡ／Ｄ変換に伴う問題は生じない。
【００５７】
演算回路３２は（５）式で表されるような非線形な演算をアナログ演算回路の上記利点を有しつつＣＭＯＳプロセスによって半導体装置として構成可能である。
【００５８】
ここでパラメータＡxを用いΔＩを
ΔＩ＝Ｉr／Ａx  ・・・・・・（７）
と表し、また離散化誤差を無視すれば、演算回路３２が出力する容量制御値Ｄcntは、
Ｄcnt＝Ａx｛（Ｉx−Ｉr）／Ｉr｝２  ・・・・・・（８）
と表される。上述のように温度Ｔ０にてＩr＝Ｉxとなるように設定しているので、Ｄcntは温度Ｔ０にてＤcnt＝０となり、またＤcntは（Ｔ−Ｔ０）２に比例する。
【００５９】
図７は振動子ユニット２０における容量制御値Ｄcntに基づく周波数温度補償の原理を説明する模式図である。同図において横軸が温度Ｔである。縦軸は周波数ｆであり、左側は水晶振動子Ｘtalの発振周波数ｆであり、水晶振動子Ｘtalの２次関数の周波数温度特性曲線７０に対応している。この温度特性は可変容量キャパシタＣＶを設けない（すなわちＣＶ＝０）状態での発振周波数ｆを示しており、頂点温度Ｔ０を中心として設定される温度補償範囲［Ｔ０−ΔＴ，Ｔ０＋ΔＴ］にて目標発振周波数ｆＡ以上になるように設計されている。具体的には、温度Ｔ０−ΔＴ，Ｔ０＋ΔＴにてｆ＝ｆＡとし、温度Ｔ０での発振周波数ｆの極大値をｆＡ＋ΔｆＭＡＸと表す。
【００６０】
一方、右側の縦軸は可変容量キャパシタＣＶによる発振周波数ｆの変化量Δｆを示している。当該Δｆは発振回路２２の負荷容量ＣＬの一部となるＣＶを変化させたときの発振周波数の変化量であり、ＣＶ＝０での周波数を基準としている。
【００６１】
上述したように可変容量キャパシタＣＶは、スイッチ素子ｓｗｉをオンして要素キャパシタｃｉを並列接続した容量値に設定される。スイッチ素子ｓｗｉはバイナリ表現のＤcntにて値が“０”であるビットに対応するものがオンされる。上述のようにＤcntは（Ｔ−Ｔ０）２に比例することから、ＣＶは温度Ｔ０にて極大値（２Ｍ−１）ｃuとなる温度Ｔの２次関数に従う。この構成は、いわゆる１の補数によって簡易的に減算を行うことに相当する。
【００６２】
例えば、パラメータＡxは温度補償範囲の両端、つまり温度Ｔ０−ΔＴ，Ｔ０＋ΔＴにてＣＶを表す２次関数がＣＶの最小値０となるように設定する。この場合、温度Ｔ０−ΔＴ，Ｔ０＋ΔＴでのΔｆは０となる。図７はこのように温度に対して変化させるＣＶに対応したΔｆの変化を周波数補正量曲線７２として示している。
【００６３】
周波数補正量曲線７２は温度Ｔ０に極小点を有する下に凸の関数となる。よって、温度補償部２８及び可変容量キャパシタＣＶによる周波数補正を行うことで、上に凸の２次関数である周波数温度特性曲線７０の温度補償範囲における目標発振周波数ｆＡからの超過分が好適に相殺される。すなわち、図７に示す補正後の特性曲線７４のように、温度補償範囲にて振動子ユニット２０が発振回路２２にもたらす発振周波数ｆを目標発振周波数ｆＡ又はその近傍値に維持できる。
【００６４】
ここで、水晶振動子の発振周波数ｆは製造誤差を有する可能性があり、Ｔ＝Ｔ０での当該ｆの値ｆＡ＋ΔｆＭＡＸも誤差でばらつき得る。これに対応して、可変容量キャパシタＣＶによる発振周波数ｆのＴ＝Ｔ０での補正量ΔｆＭＡＸを個別に調整可能とする構成が好ましい。具体的には容量値ＣＶにオフセット量を加えられる構成とし、Ｔ＝Ｔ０にて当該オフセット量を含んだＣＶにより、周波数温度特性曲線７０の温度補償範囲における目標発振周波数ｆＡからの超過分が相殺されるようにする。例えば、可変容量キャパシタＣＶを、Ｄcnt＝０での設定値がオフセット調整の容量値の幅分だけマージンを有した大きな値となるように構成する。そして、振動子ごとの個別調整ではＤcntに加算するオフセット値を調整してＣＶを下げ、Ｔ＝Ｔ０での周波数ｆの超過分が好適に相殺されるように当該オフセット値を求める。このオフセット値は例えば、振動子ユニット２０に不揮発メモリに内蔵してこれに記憶させ、電源投入時に読み出す構成とすることができる。
【００６５】
また、振動子の周波数温度特性の２次係数は製造ロットなどで変動する可能性がある。これに対応して、２次関数補正する場合の２次係数を個別に調整可能とする構成が好ましい。（８）式から理解されるようにＡxが当該２次係数に相当し、またＡxは（７）式に示されるようにΔＩとＩｒとの比である。よって、Ｉｒを基準としてΔＩを得る際の比率を何通りかの中から選択できるような構成として、Ａxを切り替えられるようにすることができる。このＡxの設定も不揮発メモリに記憶しておき、電源投入時に読み出す構成とすることができる。
【００６６】
なお、上述の説明では本発明の本質を理解容易とするために、水晶振動子Ｘtalの周波数温度特性を２次関数とし、またアナログ演算として（４）式又は（５）式で示される比較的簡単な例を示した。しかし、周波数温度特性は３次関数等の他の関数であっても、それに応じたアナログ演算を設計することで発振周波数の温度補正を行うことができる。また、上述の２次関数の特性に対してもアナログ演算部５０の回路構成を変えて、より高精度の補正がなされるアナログ演算とすることもできる。
【００６７】
図８は電位比較回路５４及び制御回路５６の構成の一例を示す模式的なブロック図である。電位比較回路５４はコンパレータ８０を用いる。制御回路５６は、クロックパルス生成回路８２、カウンタ８４、データラッチ回路８６及びタイミングジェネレータ８８を有する。また、図９は図８に示す回路の概略のタイミング図である。
【００６８】
タイミングジェネレータ８８は、振動子ユニット２０の端子Ｎtgに入力されるトリガ信号ＴＲＧのパルス１００を受けて、温度補償部２８の各部の動作制御を開始する。例えば、タイミングジェネレータ８８は、トリガパルス１００の立ち上がりに同期してイネーブル信号（enable）をＨレベルとする。
【００６９】
イネーブル信号は温度センサ回路３０及びクロックパルス生成回路８２に入力され、これら回路はイネーブル信号がＨレベルの期間、動作する。例えば、クロックパルス生成回路８２はイネーブル信号がＨレベルになると発振動作を開始し、所定周期でクロックパルスを発生する。
【００７０】
ここで、クロックパルス生成回路８２は水晶振動子Ｘtalとは独立して動作する。すなわち、クロックパルス生成回路８２は水晶振動子Ｘtalを用いずに発振し、水晶振動子Ｘtalの発振周波数とは独立した周波数でクロックパルスを生成する。クロックパルス生成回路８２が生成するクロックパルスは後述するように、試行値Ｎtを変更して容量制御値Ｄcntを探索する動作に使われるものであり、発振回路２２の発振周波数に影響しないので、特段の精度は要求されず、例えば、ＲＣ発振回路やリングオシレータ等、ＩＣ上に形成可能な回路を用いて構成することができる。
【００７１】
また、クロックパルス生成回路８２の周波数は上述のように水晶振動子Ｘtalとは独立して設定することができ、例えば、水晶振動子Ｘtalよりも高い周波数に設定して温度補償部２８を高速に動作させることができる。容量制御値Ｄcntが得られるまでの試行回数はクロックパルスの周波数によって変わらないが、当該周波数を上げることで各試行での試行電流Ｉtの供給時間や、アナログ演算部５０を動作させて行う演算時間が短くなる。すなわち、アナログ演算部５０や電流ＤＡＣ５２における電流供給時間が短くなることにより消費電力が低減される。
【００７２】
コンパレータ８０はアナログ演算部５０の電位Ｖα及びＶβを入力され、それらの大小関係に応じて、ＨレベルとＬレベルとの２種類の電位のいずれかを出力する。ここでは、コンパレータ８０は比較出力Ｖcmpとして、Ｖα＞ＶβのときＨレベルを出力し、Ｖα≦ＶβのときＬレベルを出力する。
【００７３】
比較出力Ｖcmpはタイミングジェネレータ８８にストップ信号（stop）として入力され、温度補償部２８の動作を停止させるタイミングの検知に用いられる。また比較出力Ｖcmpはクロックパルス生成回路８２の出力クロックと共にＡＮＤ回路９０に入力される。
【００７４】
ＡＮＤ回路９０は、ＶcmpがＨレベルのとき、クロックパルス生成回路８２からのクロックに同期してカウントパルス（count）を出力する。
【００７５】
カウンタ８４はトリガパルス１００の入力に同期してタイミングジェネレータ８８が出力する初期化信号（init）のパルス１０２を入力されると、カウント値を初期値に設定する。本実施形態では、カウンタ８４はカウントダウンする構成とし、初期値は（２Ｍ−１）に設定され、ＡＮＤ回路９０からパルスを入力されるごとにカウント値を１ずつ減じる。
【００７６】
カウンタ８４のカウント値は電流ＤＡＣ５２に試行値Ｎtとして入力されると共に、データラッチ回路８６へも出力される。
【００７７】
データラッチ回路８６は、タイミングジェネレータ８８から更新信号（update）のパルス１０４を入力されると、そのとき入力されるカウント値でラッチ内容を書き換えて当該内容を保持する。タイミングジェネレータ８８は、ストップ信号として入力される比較出力ＶcmpがＬレベルとなるとパルス１０４を生成する。後述するように、演算結果が得られたタイミングでＶcmpはＨレベルからＬレベルに切り替わるので、データラッチ回路８６には容量制御値Ｄcntがラッチされ、データラッチ回路８６はラッチしたデータのＭ個のビット値を表すＨレベル又はＬレベルの電位を並列に出力し、可変容量キャパシタＣＶのＭ個のスイッチＳＷｉへ印加する。この構成では、タイミングジェネレータ８８が比較出力Ｖcmpの変化を検出し、当該変化時に対応した試行値Ｎtを容量制御値Ｄcntとする判定回路として機能する。
【００７８】
上記構成では、カウンタ８４のカウントダウン動作により、電流ＤＡＣ５２からＱ４へ供給される試行電流ＩtはΔＩずつ減少する。それと共に、Ｑ４のＶＢＥは順次減少し、Ｖαは順次低下する。カウントダウンの開始時には基本的にＶα＞Ｖβであり、カウントダウンが進むにつれてＶαはＶβに近づく。この状態では比較出力ＶcmpはＨレベルである。さらにカウントダウンが進み、（５）式で表されるＩoutに対してＩt≦ＩoutとなるとＶα≦Ｖβとなり、比較出力ＶcmpはＬレベルに切り替わる。
【００７９】
当該ＶcmpのＬレベルへの遷移はアナログ演算の終了を意味し、ＡＮＤ回路９０からのカウントパルス（count）の出力が停止され、タイミングジェネレータ８８は終了信号（end）に所定幅のパルス１０６を生成する。このパルス１０６の期間内にタイミングジェネレータ８８は更新信号のパルス１０４を生成する。パルス１０６の幅は当該パルス１０４の生成等、温度補償部２８の停止動作に必要な時間に応じて設定され、イネーブル信号の立ち下がりを演算終了からずらす。すなわち、演算終了からパルス１０６の期間内はクロックパルス生成回路８２に温度補償部２８のロジック回路の動作に必要なクロックを生成させる。パルス１０６が立ち下がるとイネーブル信号がＬレベルに切り換えられ、温度センサ回路３０及びクロックパルス生成回路８２が停止し、温度補償部２８の動作が停止する。
【００８０】
このように温度補償部２８は間欠的にしか動作しないので消費電力が低減され、また上述のように温度補償部２８を駆動するクロックを高速にして各回の動作での消費電力を低減できる。なお、図２に示す可変容量キャパシタＣＶも基本的に電力を消費しない。
【００８１】
図１に示したように、本実施形態ではトリガ信号は集積回路２４から与えられる。例えば、集積回路２４が時計ＩＣである場合、通常、２５６ＨｚのクロックＣＫを外部出力する。トリガ信号は当該クロックＣＫを用いることができる。また、通常、温度変化は比較的緩やかであるので、振動子ユニット２０における温度補償動作は例えば１分ごとなど、クロックＣＫに比べて長い周期で行うことができ、そのように頻度を下げることで、温度補償部２８等での一層の消費電力低減が図れる。具体的には、振動子ユニット２０に分周回路を設け、端子Ｎtgに入力されるクロックＣＫを分周してトリガ信号を生成し温度補償部２８に入力する構成とすることができる。
【００８２】
時計ＩＣが指針駆動用のステップモータを駆動しているものであれば、その駆動用パルスを当該トリガ信号として用いる構成としてもよい。モータ駆動用パルスにはモータ回転一回のために短いパルスを数発連続して送るものがあるが、その場合にはフィルタ処理あるいはマスキングなどの処理をして１発分のトリガとして扱う構成とすることができるし、分周して周期を長くしてもよい。
【００８３】
また、振動子ユニット２０は、１回起動パルスを入力されると、それ以降、周期的に温度補償動作を行うように構成することもできる。例えば、起動パルスを入力されると水晶振動子Ｘtalの発振信号を分周して温度補償部２８へのトリガパルスを生成する分周回路を振動子ユニット２０に備えた構成とすることができる。
【００８４】
なお、図５に示すアナログ演算部５０の回路構成例では、各トランジスタＱ１〜Ｑ４のエミッタに電流が流れ込むようにする必要がある。この点、（４）式の右辺第２因子で与えられるトランジスタＱ４の電流（２Ｉx−Ｉr＋Ｉout）は減算項（−Ｉr）を含む。このような場合に、Ｉoutの探索をＩtが小さい側から行う、つまりカウンタ８４をカウントアップする構成とすると、試行過程で電流の向きが逆になる不都合が起こることも考えられる。上述の構成ではこのような懸念への配慮から、カウンタ８４をカウントダウンする構成を採用している。しかしながらそのような不都合が起こらない演算内容や温度補償範囲等の条件下では、カウントアップ、カウントダウンのいずれとしてもよい。
【００８５】
また、制御回路５６が二分探索法で試行値Ｎtを生成し、容量制御値Ｄcntを探索する構成とすることもできる。
【００８６】
図１０は電位比較回路５４及び制御回路５６の構成の他の例を示す模式的な回路図である。電位比較回路５４はＶ／Ｉ変換回路１２０を用いる。制御回路５６はキャパシタＣＣＨ１、スイッチＳＷＣＨ１、ヒステリシスコンパレータ１２２、カウンタ８４、データラッチ回路８６、平衡検出回路１２８及びタイミングジェネレータ１３０を有する。また、図１１は図１０に示す回路の概略のタイミング図である。
【００８７】
Ｖ／Ｉ変換回路１２０はトランスコンダクタンスアンプ（ＯＴＡ：Operational Transconductance Amplifier）で構成され、差動入力端子（＋）及び（−）への入力電圧ΔＶに応じた電流Ｉcmpを出力する。具体的にはトランスコンダクタンスをｇmで表すと、
Ｉcmp＝ｇm・ΔＶ
である。当該電流Ｉcmpが電位比較回路５４の比較出力となる。差動入力端子（＋）は電位Ｖαを入力され、差動入力端子（−）は電位Ｖβを入力され、
ΔＶ＝Ｖα−Ｖβ
である。
【００８８】
キャパシタＣＣＨ１はＶ／Ｉ変換回路１２０の出力端と接地ＧＮＤとの間に接続され、電流Ｉcmpを充電する。
【００８９】
スイッチＳＷＣＨ１はオン状態にて選択的にキャパシタＣＣＨ１を放電させる。具体的には、スイッチＳＷＣＨ１はキャパシタＣＣＨ１に並列に接続され、オン状態にてキャパシタＣの両端を短絡する。例えば、スイッチＳＷＣＨ１はＭＯＳトランジスタからなり、ゲートに印加されるヒステリシスコンパレータ１２２の出力電圧Ｖschでオン／オフを制御される。ここではスイッチＳＷＣＨ１はＶschがＨレベルのときオン状態となり、Ｌレベルのときオフ状態となる。
【００９０】
ヒステリシスコンパレータ１２２はキャパシタＣＣＨ１の端子間電圧Ｖcapを入力され、その出力電圧Ｖschに応じてスイッチＳＷＣＨ１のオン／オフ状態を切り換え、キャパシタＣＣＨ１の充電／放電を交互に繰り返させる。ヒステリシスコンパレータ１２２はその２つの閾値ＶthH，ＶthLをＶthH＞ＶthL＞０に設定され、ＶcapがＶthH以上となるとＶschをＬレベルからＨレベルに切り換え、ＶcapがＶthL以下となるとＶschをＨレベルからＬレベルに切り換える。
【００９１】
平衡検出回路１２８はヒステリシスコンパレータ１２２の出力の変化の周期に基づいてＶαとＶβとの平衡状態への到達を検出する回路である。平衡検出回路１２８はヒステリシスコンパレータ１２２からＶschを入力され、Ｖschが所定時間変化しないことを以て電位平衡状態と判定し、出力ＶeqをＨレベルからＬレベルに立ち下げる。出力Ｖeqはタイミングジェネレータ１３０にストップ信号（stop）として入力され、温度補償部２８の動作を停止させるタイミングの検知に用いられる。
【００９２】
カウンタ８４、データラッチ回路８６は図８に示したものと同様の構成であり、カウンタ８４はタイミングジェネレータ１３０から初期化パルス１０２を入力されるとカウント値を初期値（２Ｍ−１）に設定する。
【００９３】
タイミングジェネレータ１３０はトリガパルス１００の立ち上がりに同期してイネーブル信号（enable）をＨレベルとし、これにより温度センサ回路３０が動作を開始する。また、タイミングジェネレータ１３０はトリガパルス１００の入力に同期して初期化パルス１０２を生成しカウンタ８４へ出力する。
【００９４】
容量制御値Ｄcntの探索開始時にはカウンタ８４のカウント値は既に述べたように（２Ｍ−１）に設定され、基本的にＶα＞Ｖβとなり、キャパシタＣＣＨ１はＶ／Ｉ変換回路１２０の出力電流Ｉcmpで充電される。キャパシタＣＣＨ１、スイッチＳＷＣＨ１及びヒステリシスコンパレータ１２２は発振回路を構成し、ヒステリシスコンパレータ１２２の出力に周期的にパルスを生じる。
【００９５】
カウンタ８４はヒステリシスコンパレータ１２２の出力パルスをカウントダウンする。これに、試行値Ｎtは（２Ｍ−１）から１ずつ減少し、電流ＤＡＣ５２からＱ４へ供給される試行電流ＩtはΔＩずつ減少する。それと共に、Ｑ４のＶＢＥは順次減少し、Ｖαは順次低下する。カウントダウンが進むにつれてＶαはＶβに近づき、Ｉcmpは減少する。Ｉcmpが減少するにつれ、キャパシタＣＣＨ１の充電に要する時間が長くなってヒステリシスコンパレータ１２２の出力パルスの周期が長くなり、理想的には最後にＶαとＶβとが平衡して発振が停止する。この状態での試行値Ｎtが容量制御値Ｄcntに相当する。
【００９６】
実際には、Ｖαは離散的にしか変えられないので一般には発振は完全には停止せず、またＶβに等しいＶαを設定できる場合であっても発振の完全な停止までには長い時間がかかり得る。よって、平衡検出回路１２８は所定の時間定数τを設定され、ヒステリシスコンパレータ１２２の直近の出力パルスが立ち下がってからの期間がτに達すると電位平衡と判定する。例えば、（Ｖα−Ｖβ）の許容値に対するＩcmpでの充電の時定数に基づいてτを設定することができる。また、Ｖαの調整精度は電流ＤＡＣ５２のΔＩに依存するので、τもΔＩに応じて設定することができる。
【００９７】
例えば、平衡検出回路１２８は電流源Ｉch、キャパシタＣＣＨ２、スイッチＳＷＣＨ２及びインバータ１３２で構成される。キャパシタＣＣＨ２は電流源Ｉchにより充電され、ヒステリシスコンパレータ１２２の出力パルスでスイッチＳＷＣＨ２がオンするとキャパシタＣＣＨ２は放電される。ＣＣＨ２やＩchの大きさを調節することで充電時定数を設定することができ、放電からキャパシタＣＣＨ２の電圧がＨレベルに達するまでの時間をτに設定する。これにより、ヒステリシスコンパレータ１２２の出力パルスが立ち下がってから期間τが経過するとキャパシタＣＣＨ２の電圧がＨレベルを超え、インバータ１３２の出力ＶeqがＨレベルからＬレベルに遷移する。
【００９８】
なお、平衡検出回路１２８及びタイミングジェネレータ１３０は、ヒステリシスコンパレータ１２２の出力の変化の周期に基づいて電位平衡状態への到達を判定し、当該到達時に対応した試行値Ｎtを容量制御値Ｄcntとする判定回路に相当する。
【００９９】
上述したように振動子ユニット２０は、それ自体では外部回路で利用される発振信号を生成しない点で、ＴＣＸＯのような自ら発振動作を常時行ってその発振信号を外部回路へ供給する発振器と基本的に相違する。この点で振動子ユニット２０は基本的に発振器と比較して電力を消費しない。また、共振子を接続するように設計された集積回路２４に振動子ユニット２０を接続して構成される発振回路２２は、集積回路２４にＴＣＸＯなどの発振器を接続した場合とは異なり冗長な回路部分が生じず、さらに当該部分で無駄に電力が消費されない。
【０１００】
振動子ユニット２０は単なる水晶振動子からなるものと異なり、周波数特性の温度補償機能を有している。この点で、温度補償部２８が電力を消費するが、温度補償部２８は常時動作させる必要はなく、比較的長い周期で間欠的に短時間動作させ消費電力の低減を図ることができる。また、温度補償部２８が生成する制御量をデジタルデータとし当該データでスイッチを制御して、発振周波数を調節するキャパシタの容量を離散的に切り換える構成は、温度補償された状態を少ない消費電力で維持できる。
【０１０１】
なお、上述の実施形態では、アナログ演算を擬似的なトランスリニアループを用いて行っているが、アナログ演算はトランスリニアループ以外の原理・形態の回路を用いて行ってもよい。例えば、乗除算をギルバート乗算器で行うことが可能である。
【０１０２】
振動子ユニット２０の一体構成の形態はパッケージには限定されず、例えば、基板上に一体形成されたものであってもよい。
【０１０３】
上述の実施形態の図１，図２では可変容量キャパシタＣＶが振動子ユニット２０の出力側（端子Ｎ２側）に接続された構成を示したが、ＣＶは振動子ユニット２０の入力側（端子Ｎ１側）に設けてもよく、また両方に設けてもよい。
【０１０４】
本発明に係る振動子ユニットは上述したように、アナログ演算部５０、電流ＤＡＣ５２及び電位比較回路５４を備えてデジタル値で可変容量キャパシタＣＶを制御する構成が特に好適である。しかし、本発明の主な特徴の一つは、水晶振動子を含んで一体に構成され、当該水晶振動子の両端子を外部回路に接続するための外部接続端子を備えた振動子ユニットにおいて、水晶振動子に接続された可変容量キャパシタと、前記可変容量キャパシタの容量を制御する温度補償部とを有し、温度補償部が水晶振動子の近傍における温度を検知する温度センサを備え、当該振動子ユニットの外部からのトリガ信号の入力に応じて、温度センサの検知出力に基づいて可変容量キャパシタの容量を調節する点にあり、本発明は上記実施形態の構成に限定されない。
【０１０５】
［第２の実施形態］
図１２は第２の実施形態に係る振動子ユニットを水晶フィルタとして用いた無線受信回路の概略の構成を示す模式図である。当該受信回路は例えば、電波時計に搭載され標準電波の受信に用いられる。振動子ユニットである水晶フィルタ２００は無線信号の受信用ＩＣ２０２に外付けされる。水晶フィルタ２００は、受信用ＩＣ２０２のチューナ２１０及び低雑音増幅器（ＬＮＡ）２１２などの前段回路で処理された受信信号を外部接続端子Ｎinから入力される。水晶フィルタ２００は外部接続端子ＮinとＮout1との間に接続された水晶振動子Ｘtalを有する。図１２に示す構成では、水晶振動子Ｘtalの一方端は端子Ｎout1に接続され、他方端は可変容量キャパシタＣＶ１を介して端子Ｎinに接続される。すなわち、外部接続端子ＮinとＮout1との間に可変容量キャパシタＣＶ１及び水晶振動子Ｘtalが直列接続される。また水晶フィルタ２００は、外部接続端子ＮinとＮout2との間に可変容量キャパシタＣＶ２及びキャパシタＣrepを直列接続される。さらに、水晶フィルタ２００は温度補償部２１４と、その動作を起動するトリガ信号の入力端子Ｎtgを有する。また、温度補償部２１４の動作等に用いる電源として振動子ユニット２００は、正電圧電源Ｖddを供給される端子及び、グランドＧＮＤに接続される端子を備える。
【０１０６】
可変容量キャパシタＣＶ１及び水晶振動子Ｘtalからなる経路は、入力された信号から水晶振動子Ｘtalの共振特性に応じて受信目的局などの周波数（目的周波数）に対応した狭帯域の周波数成分を抽出し、抽出した信号を端子Ｎout1から出力する。キャパシタＣrepは水晶振動子Ｘtalのレプリカキャパシタであり、Ｘtalの等価容量に設定される。可変容量キャパシタＣＶ２及びキャパシタＣrepを経て端子Ｎout2から出力される信号には、端子Ｎout1から出力される信号と同相の雑音が現れる。これらＮout1，Ｎout2それぞれから出力される信号は、受信用ＩＣ２０２に設けられる後段回路である差動増幅回路２１６に入力される。差動増幅回路２１６は水晶フィルタ２００から入力される２つの信号に現れるコモンモード雑音を除去してさらに後続の回路へ出力する。
【０１０７】
この水晶フィルタ２００において、可変容量キャパシタＣＶ１，ＣＶ２は第１の実施形態の可変容量キャパシタＣＶと同様に構成され、温度補償部２１４から出力されるデジタルデータに基づいて離散的に容量を変えることができる。
【０１０８】
温度補償部２１４の基本的な構成は温度補償部２８と同じである。温度補償部２１４のアナログ演算部が行う演算内容は上記実施形態のアナログ演算部５０と異なり得る。温度補償部２１４は端子Ｎtgにトリガパルスを入力されると、水晶振動子Ｘtalの周波数特性が使用温度範囲にて一定になるように容量制御値Ｄcntをアナログ演算に基づいて求め、可変容量キャパシタＣＶ１，ＣＶ２を共通のＤcntで制御する。
【０１０９】
これにより水晶フィルタ２００の中心周波数の温度変化を補償することができる。例えば、電波時計の標準電波の受信に用いる水晶フィルタは急峻な特性を持たせているので、中心周波数がわずかにずれただけで感度が大きく劣化するが、本実施形態の水晶フィルタ２００を用いることで、温度変化の影響を回避して良好な感度を維持することが可能となる。
【０１１０】
水晶フィルタ２００は、温度補償部２１４がトリガパルスを入力されたときだけ動作するなど、第１の実施形態の振動子ユニット２０と同様の消費電力が低減される特徴を有している。
【符号の説明】
【０１１１】
２０  振動子ユニット、２２  発振回路、２４  集積回路、２６  インバータ、２８，２１４  温度補償部、３０  温度センサ回路、３２  演算回路、４０，４２  演算増幅器、５０  アナログ演算部、５２  電流ＤＡＣ、５４  電位比較回路、５６  制御回路、６０  ｐ型サブストレート、６２  ｎウェル、６４  ｐ型領域、８０  コンパレータ、８２  クロックパルス生成回路、８４  カウンタ、８６  データラッチ回路、８８，１３０  タイミングジェネレータ、１２０  Ｖ／Ｉ変換回路、１２２  ヒステリシスコンパレータ、１２８  平衡検出回路、１３２  インバータ、２００  水晶フィルタ、２０２  受信用ＩＣ、２１０  チューナ、２１２  ＬＮＡ、２１６  差動増幅回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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