(57)【特許請求の範囲】
【請求項１】
ｐＭＯＳトランジスタのみで構成される第１のデカップルキャパシタと、
２層のメタル層で構成される第２のデカップルキャパシタと
を備え、
セルベースＩＣにおいて基本セルで占有されていない未使用領域に配置され、電源配線および接地配線と接続されることを特徴とするデカップルキャパシタセル。
【請求項２】
半導体基板と、
前記半導体基板に形成され、複数の半導体素子と内部配線とを有し、前記半導体素子間を前記内部配線で接続して所定の機能を有するようにした複数の基本セルと、
前記半導体基板に形成され、前記基本セル間を接続する外部配線を有する配線領域と、
前記半導体素子への電源供給を行う電源配線および接地配線と、
前記半導体基板に形成され、ｐＭＯＳトランジスタのみで構成される第１のデカップルキャパシタと、
前記半導体基板に形成される２層のメタル層で構成される第２のデカップルキャパシタと
を備え、
前記第１のデカップルキャパシタおよび前記第２のデカップルキャパシタで構成されるデカップルキャパシタセルは、前記基本セルで占有されていない未使用領域に配置され、前記電源配線および前記接地配線と接続されることを特徴とするセルベースＩＣ。
【請求項３】
前記第２のデカップルキャパシタは、
前記半導体基板に形成される第１層メタルで構成され、面方向に延設されるデカップルキャパシタ部材と、
前記半導体基板に形成される第２層メタルで構成され、前記デカップルキャパシタ部材の一部と対向し、前記電源配線および前記接地配線を形成する電源レールと
から構成されることを特徴とする請求項２に記載のセルベースＩＣ。
【請求項４】
前記デカップルキャパシタセル毎に、前記電源レールは２本ずつ形成され、前記各電源レールは平行となるように設けられることを特徴とする請求項３に記載のセルベースＩＣ。
【請求項５】
前記第１のデカップルキャパシタと前記第２のデカップルキャパシタとは、前記電源配線と前記接地配線との間に並列接続されることを特徴とする請求項２〜４のいずれか１項に記載のセルベースＩＣ。
【請求項６】
前記デカップルキャパシタ部材は、面方向に複数の凹凸を有する櫛歯形状とされることを特徴とする請求項３〜５のいずれか１項に記載のセルベースＩＣ。
【請求項７】
前記デカップルキャパシタ部材は、短冊形状とされることを特徴とする請求項３〜５のいずれか１項に記載のセルベースＩＣ。
【請求項８】
前記デカップルキャパシタ部材は、面方向に複数の凹凸を有する櫛歯形状と、短冊形状との組み合わせで構成されることを特徴とする請求項３〜５のいずれか１項に記載のセルベースＩＣ。
【請求項９】
前記デカップルキャパシタ部材は、面方向に複数の凹凸を有するフィッシュボーン形状とされることを特徴とする請求項３〜５のいずれか１項に記載のセルベースＩＣ。
【請求項１０】
情報処理装置を用いて、セルベースＩＣのレイアウト設計を行うレイアウトシステムであって、
レイアウト設計中のセルベースＩＣにおいて、基本セルで占有されていない未使用領域を抽出する未使用領域抽出手段と、
ｐＭＯＳトランジスタのみで構成される第１のデカップルキャパシタと、２層のメタル層で構成される第２のデカップルキャパシタとで構成されるデカップルキャパシタセルについて、前記未使用領域に挿入可能な数を算出する挿入数算出手段と、
算出された数に応じて前記デカップルキャパシタセルを挿入するデカップルキャパシタセル挿入手段と
を備えることを特徴とするセルベースＩＣのレイアウトシステム。
【請求項１１】
基本セルで占有されていない未使用領域を抽出するステップと、
ｐＭＯＳトランジスタのみで構成される第１のデカップルキャパシタと、２層のメタル層で構成される第２のデカップルキャパシタとで構成されるデカップルキャパシタセルについて、前記未使用領域に挿入可能な数を算出するステップと、
算出された数に応じて前記未使用領域に前記デカップルキャパシタセルを挿入するステップと
を有することを特徴とするセルベースＩＣのレイアウト方法。
【請求項１２】
配線ショートの修正を行うか否かを判定するステップをさらに有し、
前記配線ショートの修正を行うと判定された場合には、前記未使用領域に前記デカップルキャパシタセルを挿入した後に、挿入した前記デカップルキャパシタセルのショートを修正し、
前記配線ショートの修正を行わないと判定された場合には、前記未使用領域において、配線とショートしない位置に前記デカップルキャパシタセルを挿入することを特徴とする請求項１１に記載のセルベースＩＣのレイアウト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、本発明は、デカップルキャパシタセル、セルベースＩＣ、セルベースＩＣのレイアウトシステムおよびレイアウト方法に係り、特に消費電力を抑えつつ、電源、グラウンドノイズを低減することのできるデカップルキャパシタセル、セルベースＩＣ、セルベースＩＣのレイアウトシステムおよびレイアウト方法に関する。
【背景技術】
【０００２】
セルベースＩＣ（Cell−based Integrated Circuit）は、ＡＳＩＣ（Application Specific Integrated Circuit）の一種である。即ち、予めライブラリとして多様な論理セルを用意しておき、これらを組み合わせて設計・製造するセミカスタムＬＳＩである。
【０００３】
セルベースＩＣは、例えば、スタンダード・セル（基本回路）を基本に、規模の大きい回路ブロック（メガセルやマクロセル）を混在させた集積回路として構成される。
【０００４】
なお、スタンダードセルで実現する回路はランダム論理が主である。
【０００５】
ところで、従来から、セルベースのセミカスタム設計手法は、ＡＳＩＣの設計に広く採用されている。
【０００６】
この設計手法では、ライブラリに登録されている共通設計資産（ＩＰ:Intellectual Property）を組み合わせ、また自動配置配線ツールを用いることによってＩＣ設計の効率向上が図られている。
【０００７】
一方、セルベースＩＣの小型化、高速化に伴い、動作時に発生するノイズの影響が、大きな問題となっている。
【０００８】
即ち、セルベースＩＣ内の論理回路が高速にスイッチングするためには、その論理回路の出力に接続されている負荷容量に対し、高速に充放電を行わせる必要がある。その結果、論理回路のスイッチング時にはセルベースＩＣの電源配線や接地配線には、非常に大きなパルス状の電流が流れ、セルベースＩＣの電源配線や接地配線等の抵抗およびインダクタンス成分により、電源または接地電位は非常に大きく変動してしまう。このような電位変動はスイッチングスピードの低下をもたらすのみでなく、回路の誤動作の発生原因ともなり得る。
【０００９】
そこで、このような問題点を解決するために、電源配線および接地配線間にデカップルキャパシタ（バイパスコンデンサ）を挿入する方法が、種々提案されている（例えば、特許文献１〜３参照。）。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】米国特許第５，６３１，４９２号明細書
【特許文献２】米国特許第６，３８５，０３３号明細書
【特許文献３】特開２００５−１５０６３９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
従来においては、電源配線および接地配線間に挿入されるデカップルキャパシタとして、ＣＭＯＳトランジスタを用いたデカップルＭＯＳキャパシタセルが使用されていた。
【００１２】
しかし、デカップルＭＯＳキャパシタセルでは、プロセスの微細化に伴うゲート酸化膜の薄膜化により、ゲート酸化膜の絶縁が不十分になり、リーク電流が増加して、消費電力が増加するという問題があった。
【００１３】
特に、ｎＭＯＳトランジスタを用いたデカップルＭＯＳキャパシタセルは、ｐＭＯＳトランジスタを用いたデカップルＭＯＳキャパシタセルよりも１０倍近くリーク電流が多いという不都合があった。
【００１４】
本発明の目的は、消費電力を抑えつつ、電源、グラウンドノイズを低減することのできるデカップルキャパシタセル、セルベースＩＣ、セルベースＩＣのレイアウトシステムおよびレイアウト方法を提供することにある。
【課題を解決するための手段】
【００１５】
上記目的を達成するための本発明の一態様によれば、ｐＭＯＳトランジスタのみで構成される第１のデカップルキャパシタと、２層のメタル層で構成される第２のデカップルキャパシタとを備え、セルベースＩＣにおいて基本セルで占有されていない未使用領域に配置され、電源配線および接地配線と接続されるデカップルキャパシタセルが提供される。
【００１６】
本発明の他の態様によれば、半導体基板と、前記半導体基板に形成され、複数の半導体素子と内部配線とを有し、前記半導体素子間を前記内部配線で接続して所定の機能を有するようにした複数の基本セルと、前記半導体基板に形成され、前記基本セル間を接続する外部配線を有する配線領域と、前記半導体素子への電源供給を行う電源配線および接地配線と、前記半導体基板に形成され、ｐＭＯＳトランジスタのみで構成される第１のデカップルキャパシタと、前記半導体基板に形成される２層のメタル層で構成される第２のデカップルキャパシタとを備え、前記第１のデカップルキャパシタおよび前記第２のデカップルキャパシタで構成されるデカップルキャパシタセルは、前記基本セルで占有されていない未使用領域に配置され、前記電源配線および前記接地配線と接続されるセルベースＩＣが提供される。
【００１７】
本発明の他の態様によれば、情報処理装置を用いて、セルベースＩＣのレイアウト設計を行うレイアウトシステムであって、レイアウト設計中のセルベースＩＣにおいて、基本セルで占有されていない未使用領域を抽出する未使用領域抽出手段と、ｐＭＯＳトランジスタのみで構成される第１のデカップルキャパシタと、２層のメタル層で構成される第２のデカップルキャパシタとで構成されるデカップルキャパシタセルについて、前記未使用領域に挿入可能な数を算出する挿入数算出手段と、算出された数に応じて前記デカップルキャパシタセルを挿入するデカップルキャパシタセル挿入手段とを備えるセルベースＩＣのレイアウトシステムが提供される。
【００１８】
また、本発明の他の態様によれば、基本セルで占有されていない未使用領域を抽出するステップと、ｐＭＯＳトランジスタのみで構成される第１のデカップルキャパシタと、２層のメタル層で構成される第２のデカップルキャパシタとで構成されるデカップルキャパシタセルについて、前記未使用領域に挿入可能な数を算出するステップと、算出された数に応じて前記未使用領域に前記デカップルキャパシタセルを挿入するステップとを有するセルベースＩＣのレイアウト方法が提供される。
【発明の効果】
【００１９】
本発明によれば、消費電力を抑えつつ、電源、グラウンドノイズを低減することのできるデカップルキャパシタセル、セルベースＩＣ、セルベースＩＣのレイアウトシステムおよびレイアウト方法を提供することができる。
【図面の簡単な説明】
【００２０】
【図１】セルベースＩＣの設計・製造工程の全体を示す流れ図。
【図２】実施の形態に係るセルベースＩＣのレイアウトシステムの構成例を示す機能ブロック図。
【図３】デカップルキャパシタセルの構成例を示す平面図。
【図４】デカップルキャパシタセルを示す回路図。
【図５】第１のデカップルキャパシタを構成するｐチャネルＭＯＳＦＥＴの模式的断面構造図
【図６】図３のＡ−Ａ線断面図。
【図７】第２のデカップルキャパシタを構成するデカップルキャパシタ部材の構成例を示す平面図。
【図８】電源レールの構成例を示す平面図。
【図９】比較例としてのデカップルキャパシタを示す平面図。
【図１０】レイアウト設計中のセルベースＩＣの構成例を示す平面図。
【図１１】未使用領域を含む基本セルの一部を拡大した拡大図。
【図１２】未使用領域にデカップルキャパシタセルを挿入した状態を示す拡大図。
【図１３】セルベースＩＣのレイアウトシステムで実行されるデカップルキャパシタセル挿入処理の処理手順を示すフローチャート。
【図１４】デカップルキャパシタセルの変形例を示す平面図。
【図１５】デカップルキャパシタセルの変形例を示す平面図。
【図１６】デカップルキャパシタセルの変形例を示す平面図。
【図１７】デカップルキャパシタセルの変形例を示す平面図。
【発明を実施するための形態】
【００２１】
次に、図面を参照して、実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００２２】
又、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施の形態は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
【００２３】
[実施の形態]
（セルベースＩＣのレイアウトシステム）
図１〜図５を参照して、実施の形態に係るセルベースＩＣのレイアウトシステム１００について説明する。
【００２４】
まず、セルベースＩＣのレイアウトシステム１００について説明する前に、セルベースＩＣの設計・製造工程の全体について図１を参照して簡単に説明する。
【００２５】
ここで、セルベースＩＣは、所定の半導体素子が予め形成されている複数種類の基本セルを任意に組み合わせて所望の回路機能ブロックが構成される集積回路をいう。
【００２６】
図１に示すように、セルベースＩＣの設計・製造工程は、セルベースＩＣのレイアウトシステム１００を用いて行われる設計工程（ステップＳ１０）、レイアウトデータ（ＣＡＤデータ）出力工程（ステップＳ１１）と、出力されたレイアウトデータに基づいてフォトマスクを作成する工程（ステップＳ１２）と、半導体基板としてのウエハを製造するウエハ製造工程（ステップＳ１３）と、ウエハ内に半導体装置を作成する前工程（ウエハプロセス）（ステップＳ１４）と、半導体装置を最終製品として組み立てる後工程（ステップＳ１５）とから成る。
【００２７】
前工程としては、ウエハ上に酸化膜等を成膜する成膜工程（ステップＳ１４１）、フォトマスクを用いてレイアウトパターンを転写する工程（ステップＳ１４２）、プラズマ・エッチングや反応性イオン・エッチング（ＲＩＥ）等によりレイアウトパターンに対応した素子構造を作成するドライエッチング工程（ステップＳ１４３）などがある。
【００２８】
また、後工程としては、半導体装置が作り込まれたウエハのダイシング、ダイ・ボンディング、リード・ボンディング、樹脂による封入等を行う実装工程（ステップＳ１５１）や完成したセルベースＩＣの検査を行うテスト工程（ステップＳ１５２）などがある。
【００２９】
上述のように、本実施の形態に係るセルベースＩＣのレイアウトシステム１００は、ステップＳ１０の設計工程と、ステップＳ１１のレイアウトデータの出力工程に関わる処理を行う。
【００３０】
次に、図２の機能ブロック図を参照して、実施の形態に係るセルベースＩＣのレイアウトシステム１００の構成について説明する。
【００３１】
セルベースＩＣのレイアウトシステム１００は、パーソナルコンピュータやワークステーション等のコンピュータで構成される情報処理装置２００を用いて、セルベースＩＣのレイアウト設計を行うレイアウトシステムである。
【００３２】
具体的には、レイアウト設計中のセルベースＩＣにおいて、基本セルで占有されていない未使用領域を抽出する未使用領域抽出手段２０１と、ｐＭＯＳトランジスタのみで構成される第１のデカップルキャパシタと、２層のメタル層で構成される第２のデカップルキャパシタとについて、未使用領域に挿入可能な数を算出する挿入数算出手段２０２と、算出された数に応じて未使用領域に第１のデカップルキャパシタおよび第２のデカップルキャパシタとで構成されるデカップルキャパシタセルを挿入するデカップルキャパシタセル挿入手段２０３とを備える。
【００３３】
なお、各手段は、情報処理装置２００で実行可能なソフトウェアとして実現される。
【００３４】
また、各種設定値や指示等を入力するキーボードやマウス等のポインティングデバイスで構成される入力装置３００、液晶モニタ等で構成される表示装置４００を備える。
【００３５】
また、レイアウト設計完了後に、レイアウトデータ（ＣＡＤデータ）を外部のフォトマスク作成装置６００に出力するレイアウトデータ出力部５００を備える。
【００３６】
（デカップルキャパシタセル）
ここで、図３〜図７を参照して、第１のデカップルキャパシタ２０および第２のデカップルキャパシタ３０で構成されるデカップルキャパシタセルについて説明する。
【００３７】
図３に示すように、本実施の形態に適用されるゲートアレイとしてのデカップルキャパシタセル１は、ｐＭＯＳトランジスタ（ｐチャネルＭＯＳＦＥＴ）のみで構成される第１のデカップルキャパシタ２０と、２層のメタル層で構成される第２のデカップルキャパシタ３０とを備え、セルベースＩＣ１０１において基本セル１０３で占有されていない未使用領域１５０に配置され、電源配線４０ａおよび接地配線４０ｂと接続される。
【００３８】
なお、符号８０は拡散層から成るアクティブ領域、符号８１はコンタクト、符号８３はポリシリコン・ゲートである。
【００３９】
図４に示すように、第１のデカップルキャパシタ２０と第２のデカップルキャパシタ３０とは、電源配線ＶＤＤと接地配線ＶＳＳとの間に並列接続されている。
【００４０】
図４に示すように、第１のデカップルキャパシタ２０は、アクティブジャンパで構成される制限抵抗８５を介して、接地配線ＶＳＳに接続されている。この制限抵抗８５は、静電気放電（ESD：Electro-Static Discharge）のサージ電流によるｐＭＯＳトランジスタ（ｐチャネルＭＯＳＦＥＴ）のゲート酸化膜が破壊される事態を防ぐために設けられる。なお、制限抵抗８５は微細構造であるため、図３には表されてはいない。
【００４１】
第１のデカップルキャパシタ２０を構成するｐチャネルＭＯＳＦＥＴは、図５に示すように、ｎ型半導体層５０上に配置されたソース領域５２およびドレイン領域５４と、ｎ型半導体層５０上に配置されたゲート絶縁膜５６と、ゲート絶縁膜５６に配置されたゲート電極５８と、ｎ型半導体層５０の裏面に配置されたバックゲート電極６０とを備え、ソース領域５２、ドレイン領域５４、ゲート電極５８およびバックゲート電極６０には、それぞれソース配線ＳＰ、ドレイン配線ＤＰ、ゲート配線ＧＰおよびバックゲート配線ＢＧが接続される。
【００４２】
第２のデカップルキャパシタ３０は、図６および図７に示すように、半導体基板７０に形成される第１層メタルで構成され、面方向に延設されるデカップルキャパシタ部材３１ａ、３１ｂと、半導体基板７０に形成される第２層メタルで構成され、デカップルキャパシタ部材３１ａ、３１ｂの一部と対向し、半導体素子への電源供給を行う電源配線ＶＤＤと接地配線ＤＳＳを形成する電源レール４０ａ、４０ｂとから構成される。
【００４３】
図７に示す構成例では、デカップルキャパシタ部材３１ａ、３１ｂは面方向に複数の凹凸を有する櫛歯形状とされている。なお、デカップルキャパシタ部材３１ａ、３１ｂの他の構成例については後述する。
【００４４】
電源レール４０ａ、４０ｂは、図３および図８に示すように、各デカップルキャパシタセル１毎に、２本形成され、各電源レール４０ａ、４０ｂは平行となるように設けられる。
【００４５】
また、図３および図８に示すように、電源レール４０ａ、４０ｂは中央線Ｂで対称となるように設けられている。
【００４６】
（比較例）
図９には、デカップルキャパシタセルの比較例を示す。
【００４７】
比較例においては、電源配線ＶＤＤおよび接地配線ＶＳＳ間に挿入されるデカップルキャパシタセルとして、一対のｎＭＯＳトランジスタ９０１とｐＭＯＳトランジスタ９０２を用いたデカップルＭＯＳキャパシタセルが使用されている。
【００４８】
しかし、デカップルＭＯＳキャパシタセルでは、プロセスの微細化に伴うゲート酸化膜の薄膜化により、ゲート酸化膜の絶縁が不十分になり、リーク電流が増加して、消費電力が増加する。特に、ｎＭＯＳトランジスタ９０１を用いたデカップルＭＯＳキャパシタセルは、本実施の形態に示すようにｐＭＯＳトランジスタのみを用いたデカップルＭＯＳキャパシタセルよりも１０倍近くリーク電流が多い。
【００４９】
本実施の形態に係るデカップルキャパシタセル１によれば、リーク電流を約１／１０に削減することが可能である。
【００５０】
また、比較例においては、電源配線ＶＤＤおよび接地配線ＶＳＳは、第１層で配線されていたため、限られたセル領域内でデカップルメタル容量を十分稼げないケースがあった。これと比較して、本実施の形態に係る第２のデカップルキャパシタ３０は、電源配線ＶＤＤおよびＶＳＳ接地配線を第２層メタルで形成される電源レール４０ａ、４０ｂで構成し、第１層メタルでデカップルキャパシタ部材３１ａ、３１ｂを構成することにより、十分なデカップルメタル容量を確保できる。
【００５１】
（未使用領域の抽出およびデカップルキャパシタセルの挿入）
図１０から図１２を参照して、レイアウト設計中のセルベースＩＣ１０１における基本セルで占有されていない未使用領域の抽出およびデカップルキャパシタセルの挿入について説明する。
【００５２】
セルベースＩＣは、各種のＩＣで共通的に使われる標準化されたセルのライブラリを用意しておき、その中から必要なセルを組み合わせてユーザ要求のＩＣを実現する方式である。
【００５３】
ライブラリには、例えば、ＮＡＮＤ、ＮＯＲ等の小規模の論理回路から、メモリー、ＡＬＵといった大規模論理回路や、ＡＤ変換器やコンパレータ等のアナログ回路も用意されている。
【００５４】
本実施の形態に係るセルベースＩＣ１０１では、図１０に示すように、ユーザに合わせて独自に設計したカスタムレイアウトセル（CUSTOM LAYOUT CELLS）１０２と、論理回路を構成する最小機能をセル化した基本セル（STANDARD LAYOUT CELLS）１０３を組み合わせて機能ブロックを構成している。
【００５５】
基本セル１０３は、例えば、インバータ、ＮＡＮＤ、ＮＯＲ、フリップフロップ回路、複合回路、ゲート、バッファなどの回路を構成するゲートセルの集合で構成されている。
【００５６】
図１１は、セルベースＩＣのレイアウトシステム１００によって、レイアウト設計中のセルベースＩＣ１０１の基本セル１０３の一部の領域１０３ａを拡大表示したものである。
【００５７】
そして、レイアウトシステム１００の未使用領域抽出手段２０１による演算処理により、図１１に示すような未使用領域１５０が抽出される。
【００５８】
次いで、挿入数算出手段２０２により、未使用領域１５０に挿入可能なデカップルキャパシタセル１の数が算出される。
【００５９】
次に、デカップルキャパシタセル挿入手段２０３により、算出された数に応じて未使用領域１５０に第１のデカップルキャパシタ２０および第２のデカップルキャパシタ３０が挿入される（図１２参照）。
【００６０】
なお、図１１および図１２に示すように、デカップルキャパシタ部材等は１層メタル１６０で構成され、電源レール４０ａ、４０ｂは２層メタル１７０で構成される。
【００６１】
また、未使用領域の抽出する工程、挿入可能なデカップルキャパシタ数の算出する工程およびデカップルキャパシタを挿入する工程は、操作者が入力装置３００を操作してセルベースＩＣのレイアウトシステム１００に対して指示を与えるようにしても良いし、あるいは予め設定されたプログラムによってレイアウトシステム１００が自動的に行うようにしても良い。
【００６２】
（デカップルキャパシタセル挿入処理）
図１３のフローチャートを参照して、セルベースＩＣのレイアウトシステム１００で実行されるデカップルキャパシタセル挿入処理の処理手順について説明する。
【００６３】
この処理が開始されると、まず、ステップＳ１００で、基本セルで占有されていない未使用領域１５０の抽出を行なってステップＳ１０１に移行する。
【００６４】
ステップＳ１０１では、未使用領域１５０に挿入可能なデカップルキャパシタセル１の数を算出してステップＳ１０２に移行する。
【００６５】
ステップＳ１０２では、配線ショートの修正を行うか否かが判定され、「Ｎｏ」の場合にはステップＳ１０３に移行する。
【００６６】
ステップＳ１０３では、未使用領域１５０において、配線とショートしない位置にデカップルキャパシタセル１を挿入して処理を終了する。
【００６７】
一方、ステップＳ１０２で「Ｙｅｓ」と判定された場合には、ステップＳ１０４に移行して、未使用領域１５０にデカップルキャパシタセル１を挿入してステップＳ１０５に移行する。
【００６８】
ステップＳ１０５では、挿入したデカップルキャパシタセル１と配線のショートを修正して処理を終了する。
【００６９】
これにより、配線とのショートを回避した状態でデカップルキャパシタセル１の未使用領域１５０への挿入が可能になる。
【００７０】
（デカップルキャパシタセルの変形例）
図１４から図１７を参照して、デカップルキャパシタセル１の変形例について説明する。
【００７１】
図１４に示すデカップルキャパシタセル１ａは、ゲートアレイに代えてスタンダードセルとしてデカップルキャパシタセルを構成する場合である。
【００７２】
構成は、図３に示すゲートアレイで構成したデカップルキャパシタセル１と同様であるので、同一符号を付して詳細な説明は省略する。
【００７３】
図１５に示すデカップルキャパシタセル１ｂは、デカップルキャパシタ部材３２が短冊形状とされている。
【００７４】
これにより、十分なデカップルキャパシタの容量を確保することができる。
【００７５】
図１６に示すデカップルキャパシタセル１ｃは、面方向に複数の凹凸を有する櫛形形状のデカップルキャパシタ部材３１ａ、３１ｂと、短冊形状のデカップルキャパシタ部材３２との組み合わせで構成される。
【００７６】
これにより、より十分なデカップルキャパシタの容量を確保することができる。
【００７７】
図１７に示すデカップルキャパシタセル１ｄは、面方向に複数の凹凸を有するフィッシュボーン形状のデカップルキャパシタ部材３３を備える。
【００７８】
なお、図１７に示す構成例では、フィッシュボーン形状のデカップルキャパシタ部材３３を囲繞するデカップルキャパシタ部材３４が設けられている。
【００７９】
これにより、より十分なデカップルキャパシタの容量を確保することができる。
【００８０】
以上述べたように、本実施の形態に係るセルベースＩＣ１０１、セルベースＩＣのレイアウトシステム１００およびレイアウト方法によれば、消費電力を抑えつつ、電源、グラウンドノイズを低減することができる。
【００８１】
（セルベースＩＣ）
上述のセルベースＩＣのレイアウトシステム１００によってレイアウト設計されたセルベースＩＣ１０１について、前出の図１から図３、図１０から図１２を参照して説明する。
【００８２】
セルベースＩＣのレイアウトシステム１００によってレイアウト設計されたレイアウトデータ（ＣＡＤデータ）は、図２に示すようにレイアウトデータ出力部５００を介して外部のフォトマスク作成装置６００に出力される。
【００８３】
そして、図１に示すステップＳ１２のフォトマスク作成工程でフォトマスクが作成される。
【００８４】
次いで、ステップＳ１３で製造された半導体基板にステップＳ１４の前工程（ウエハプロセス）およびステップＳ１５の後工程を経てセルベースＩＣ１０１が完成される。
【００８５】
完成されたセルベースＩＣ１０１は、セルベースＩＣのレイアウトシステム１００によってレイアウト設計された構成を備える。
【００８６】
即ち、セルベースＩＣ１０１は、半導体基板と、半導体基板に形成され、複数の半導体素子と内部配線とを有し、半導体素子間を内部配線で接続して所定の機能を有するようにした複数の基本セル１０３と、半導体基板に形成され、基本セル１０３間を接続する外部配線を有する配線領域と、半導体素子への電源供給を行う電源配線および接地配線と、半導体基板に形成され、ｐＭＯＳトランジスタのみで構成される第１のデカップルキャパシタ２０（図３等参照）と、半導体基板に形成される２層のメタル層で構成される第２のデカップルキャパシタ３０（図３等参照）とを備え、第１のデカップルキャパシタ２０および第２のデカップルキャパシタ３０で構成されるデカップルキャパシタセル１（図３等参照）は、基本セル１０３で占有されていない未使用領域１５０（図１１参照）に配置され、電源配線４０ａおよび接地配線４０ｂと接続されている（図３等参照）。
【００８７】
このような構成により、セルベースＩＣ１０１は、消費電力を抑えつつ、電源、グラウンドノイズを低減することが可能となる。
【００８８】
[その他の実施の形態]
上記のように、実施の形態によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、この発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
【産業上の利用可能性】
【００８９】
本発明のデカップルキャパシタセル、セルベースＩＣ、セルベースＩＣのレイアウトシステムおよびレイアウト方法は、ＡＳＩＣ等のレイアウト設計に適用可能である。
【符号の説明】
【００９０】
１、１ａ〜１ｄ…デカップルキャパシタセル
２０…第１のデカップルキャパシタ
３０…第２のデカップルキャパシタ
３１ａ…デカップルキャパシタ部材
３２…デカップルキャパシタ部材
３３…デカップルキャパシタ部材
３４…デカップルキャパシタ部材
４０ａ…電源レール
５０…ｎ型半導体層
５２…ソース領域
５４…ドレイン領域
５６…ゲート絶縁膜
５８…ゲート電極
６０…バックゲート電極
７０…半導体基板
８０…アクティブ領域
８１…コンタクト
８３…ポリシリコン・ゲート
８５…制限抵抗
１００…レイアウトシステム
１０１…セルベースＩＣ
１０３…基本セル
１０３ａ…一部領域
１５０…未使用領域
１６０…１層メタル
１７０…２層メタル
２００…情報処理装置
２０１…未使用領域抽出手段
２０２…挿入数算出手段
２０３…デカップルキャパシタセル挿入手段
３００…入力装置
４００…表示装置
５００…レイアウトデータ出力部
６００…フォトマスク作成装置
９０１…ｎＭＯＳトランジスタ
９０２…ｐＭＯＳトランジスタ
ＢＧ…バックゲート配線
ＤＰ…ドレイン配線
ＤＳＳ…接地配線
ＧＰ…ゲート配線
ＶＤＤ…電源配線
ＶＳＳ…接地配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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