(57)【特許請求の範囲】
【請求項１】
複数の重み付き抵抗素子を備え、前記重み付き抵抗素子の少なくとも1つがＲ−２Ｒラダーに配置されなく、第１の重み付き抵抗素子が、
基準電圧に結合されたスイッチと、
前記スイッチに結合されたＴ型ネットワークと、ここにおいて、前記Ｔ型ネットワークは、
前記スイッチに結合された第１の抵抗と、
前記第１の抵抗に結合された第２の抵抗と、
前記第１の抵抗と前記第２の抵抗とに結合されたシャント抵抗と、
前記シャント抵抗に結合された第３の抵抗と、
前記第３の抵抗と前記シャント抵抗とに結合された第４の抵抗と、
を備え、前記Ｔ型ネットワークは、前記第１の重み付き抵抗素子の第１の応答速度を、異なる重みが付けられた抵抗素子の応答速度と等しくする、
を備える、デジタルアナログ変換器回路。
【請求項２】
前記スイッチが第１のハイスイッチであり、前記基準電圧が高基準電圧であり、前記第１の重み付き抵抗素子が、
低基準電圧と前記第１の抵抗とに結合された第１のロースイッチと、
前記高基準電圧と前記第３の抵抗とに結合された第２のハイスイッチと、
前記低基準電圧と前記第３の抵抗とに結合された第２のロースイッチと
をさらに備える、請求項１に記載のデジタルアナログ変換器回路。
【請求項３】
前記複数の重み付き抵抗素子が、
３２倍の重み付き抵抗素子と、
１６倍の重み付き抵抗素子と、
８倍の重み付き抵抗素子と、
４倍の重み付き抵抗素子と、
２倍の重み付き抵抗素子と、
１倍の重み付き抵抗素子と
を備える、請求項１に記載のデジタルアナログ変換器回路。
【請求項４】
Ｒxが単位抵抗であり、前記３２倍の重み付き抵抗素子が、並列の２つの２４Ｒx抵抗器を備える３２倍の第１の抵抗を備え、前記１６倍の重み付き抵抗素子が、１つの２４Ｒx抵抗器を備える１６倍の第１の抵抗を含む、請求項３に記載のデジタルアナログ変換器回路。
【請求項５】
Ｒxが単位抵抗であり、前記８倍の重み付き抵抗素子が、
１つの１２Ｒx抵抗器を備える８倍の第１の抵抗と、
並列の２つの１２Ｒx抵抗器を備える８倍のシャント抵抗と、
１つの１２Ｒx抵抗器を備える８倍の第２の抵抗と
を備える、請求項３に記載のデジタルアナログ変換器回路。
【請求項６】
Ｒxが単位抵抗であり、前記４倍の重み付き抵抗素子が、
１つの１６Ｒx抵抗器を備える４倍の第１の抵抗と、
並列の２つの８Ｒx抵抗器を備える４倍のシャント抵抗と、
１つの１６Ｒx抵抗器を備える４倍の第２の抵抗と
を備える、請求項３に記載のデジタルアナログ変換器回路。
【請求項７】
Ｒxが単位抵抗であり、前記２倍の重み付き抵抗素子が、
１つの１６Ｒx抵抗器を備える２倍の第１の抵抗と、
並列の２つの８Ｒx抵抗器を備える２倍のシャント抵抗と、
１つの３２Ｒx抵抗器を備える２倍の第２の抵抗と
を備える、請求項３に記載のデジタルアナログ変換器回路。
【請求項８】
Ｒxが単位抵抗であり、前記１倍の重み付き抵抗素子が、
１つの３２Ｒx抵抗器を備える１倍の第１の抵抗と、
並列の２つの８Ｒx抵抗器を備える１倍のシャント抵抗と、
１つの３２Ｒx抵抗器を備える１倍の第２の抵抗と
を備える、請求項３に記載のデジタルアナログ変換器回路。
【請求項９】
前記複数の重み付き抵抗素子の各々がミスマッチシェーパに結合される、請求項１に記載のデジタルアナログ変換器回路。
【請求項１０】
前記ミスマッチシェーパがデルタシグマ変調器に結合される、請求項９に記載のデジタルアナログ変換器回路。
【請求項１１】
前記重み付き抵抗素子のすべてがＲ−２Ｒラダーに配置されない、請求項１に記載のデジタルアナログ変換器回路。
【請求項１２】
前記デジタルアナログ変換器回路がオーディオコーデックにおいて実装される、請求項１に記載のデジタルアナログ変換器回路。
【請求項１３】
前記デジタルアナログ変換器回路がワイヤレス通信デバイスにおいて実装される、請求項１に記載のデジタルアナログ変換器回路。
【請求項１４】
デジタルアナログ変換器回路においてデジタル信号をアナログ信号に変換するための方法であって、
基準電圧を複数の重み付き抵抗素子に供給することと、ここにおいて、前記重み付き抵抗素子の少なくとも1つがＲ−２Ｒラダーに配置されなく、第１の重み付き抵抗素子が前記基準電圧とＴ型ネットワークとに結合されたスイッチを備える、
前記基準電圧を前記Ｔ型ネットワークに印加することと、ここにおいて、前記Ｔ型ネットワークが、
前記スイッチに結合された第１の抵抗と、
前記第１の抵抗に結合された第２の抵抗と、
前記第１の抵抗と前記第２の抵抗とに結合されたシャント抵抗と、
前記シャント抵抗に結合された第３の抵抗と、
前記第３の抵抗と前記シャント抵抗と結合された第４の抵抗と、
を備え、前記Ｔ型ネットワークは、前記第１の重み付き抵抗素子の第１の応答速度を、異なる重みが付けられた抵抗素子の応答速度と等しくする、
出力電流を供給することと
を備える方法。
【請求項１５】
前記スイッチが第１のハイスイッチであり、前記基準電圧が高基準電圧であり、前記第１の重み付き抵抗素子が、
低基準電圧と前記第１の抵抗とに結合された第１のロースイッチと、
前記高基準電圧と前記第３の抵抗とに結合された第２のハイスイッチと、
前記低基準電圧と前記第３の抵抗とに結合された第２のロースイッチと
をさらに備える、請求項１４に記載の方法。
【請求項１６】
前記複数の重み付き抵抗素子が、
３２倍の重み付き抵抗素子と、
１６倍の重み付き抵抗素子と、
８倍の重み付き抵抗素子と、
４倍の重み付き抵抗素子と、
２倍の重み付き抵抗素子と、
１倍の重み付き抵抗素子と
を備える、請求項１４に記載の方法。
【請求項１７】
Ｒxが単位抵抗であり、前記３２倍の重み付き抵抗素子が、並列の２つの２４Ｒx抵抗器を備える３２倍の第１の抵抗を備え、前記１６倍の重み付き抵抗素子が、１つの２４Ｒx抵抗器を備える１６倍の第１の抵抗を含む、請求項１６に記載の方法。
【請求項１８】
Ｒxが単位抵抗であり、前記８倍の重み付き抵抗素子が、
１つの１２Ｒx抵抗器を備える８倍の第１の抵抗と、
並列の２つの１２Ｒx抵抗器を備える８倍のシャント抵抗と、
１つの１２Ｒx抵抗器を備える８倍の第２の抵抗と
を備える、請求項１６に記載の方法。
【請求項１９】
Ｒxが単位抵抗であり、前記４倍の重み付き抵抗素子が、
１つの１６Ｒx抵抗器を備える４倍の第１の抵抗と、
並列の２つの８Ｒx抵抗器を備える４倍のシャント抵抗と、
１つの１６Ｒx抵抗器を備える４倍の第２の抵抗と
を備える、請求項１６に記載の方法。
【請求項２０】
Ｒxが単位抵抗であり、前記２倍の重み付き抵抗素子が、
１つの１６Ｒx抵抗器を備える２倍の第１の抵抗と、
並列の２つの８Ｒx抵抗器を備える２倍のシャント抵抗と、
１つの３２Ｒx抵抗器を備える２倍の第２の抵抗と
を備える、請求項１６に記載の方法。
【請求項２１】
Ｒxが単位抵抗であり、前記１倍の重み付き抵抗素子が、
１つの３２Ｒx抵抗器を備える１倍の第１の抵抗と、
並列の２つの８Ｒx抵抗器を備える１倍のシャント抵抗と、
１つの３２Ｒx抵抗器を備える１倍の第２の抵抗と
を備える、請求項１６に記載の方法。
【請求項２２】
前記複数の重み付き抵抗素子の各々がミスマッチシェーパに結合される、請求項１４に記載の方法。
【請求項２３】
前記ミスマッチシェーパがデルタシグマ変調器に結合される、請求項２２に記載の方法。
【請求項２４】
前記重み付き抵抗素子のすべてがＲ−２Ｒラダーに配置されない、請求項１４に記載の方法。
【請求項２５】
前記デジタルアナログ変換器回路がオーディオコーデックにおいて実装される、請求項１４に記載の方法。
【請求項２６】
前記デジタルアナログ変換器回路がワイヤレス通信デバイスにおいて実装される、請求項１４に記載の方法。
【請求項２７】
命令を有する非一時的有形コンピュータ可読媒体を備える、デジタル信号をアナログ信号に変換するためのコンピュータプログラム製品であって、前記命令が、
デジタルアナログ変換器に、基準電圧を複数の重み付き抵抗素子に供給させるためのコードと、ここにおいて、前記重み付き抵抗素子の少なくとも1つがＲ−２Ｒラダーに配置されなく、第１の重み付き抵抗素子が前記基準電圧とＴ型ネットワークとに結合されたスイッチを備える、
前記デジタルアナログ変換器に、前記基準電圧を前記Ｔ型ネットワークに印加させるためのコードと、ここにおいて、前記Ｔ型ネットワークが、前記第１の重み付き抵抗素子の第１の応答速度を、異なる重みが付けられた抵抗素子の応答速度と等しくし、前記Ｔ型ネットワークが、
前記スイッチに結合された第１の抵抗と、
前記第１の抵抗に結合された第２の抵抗と、
前記第１の抵抗と前記第２の抵抗とに結合されたシャント抵抗と、
前記シャント抵抗に結合された第３の抵抗と、
前記第３の抵抗と前記シャント抵抗とに結合された第４の抵抗と、
を備える、
前記デジタルアナログ変換器に、出力電流を供給させるためのコードと
を備える、コンピュータプログラム製品。
【請求項２８】
前記スイッチが第１のハイスイッチであり、前記基準電圧が高基準電圧であり、前記第１の重み付き抵抗素子が、
低基準電圧と前記第１の抵抗とに結合された第１のロースイッチと、
前記高基準電圧と前記第３の抵抗とに結合された第２のハイスイッチと、
前記低基準電圧と前記第３の抵抗とに結合された第２のロースイッチと
をさらに備える、請求項２７に記載のコンピュータプログラム製品。
【請求項２９】
前記複数の重み付き抵抗素子の各々がミスマッチシェーパに結合される、請求項２７に記載のコンピュータプログラム製品。
【請求項３０】
デジタル信号をアナログ信号に変換するための装置であって、
基準電圧を複数の重み付き抵抗素子に供給するための手段と、ここにおいて、前記重み付き抵抗素子の少なくとも1つがＲ−２Ｒラダーに配置されなく、第１の重み付き抵抗素子が前記基準電圧とＴ型ネットワークとに結合された切替えのための手段を備える、
前記基準電圧を前記Ｔ型ネットワークに印加するための手段と、ここにおいて、前記Ｔ型ネットワークが、前記第１の重み付き抵抗素子の第１の応答速度を、異なる重みが付けられた抵抗素子の応答速度と等しくするための手段を備え、前記第１の重み付き抵抗素子の第１の応答速度を、異なる重みが付けられた抵抗素子の応答速度と等しくするための前記手段が、
切替えのための前記手段に結合された第１の抵抗と、
前記第１の抵抗に結合された第２の抵抗と、
前記第１の抵抗と前記第２の抵抗とに結合されたシャント抵抗と、
前記シャント抵抗に結合された第３の抵抗と、
前記第３の抵抗と前記シャント抵抗とに結合された第４の抵抗と
を備える、
出力電流を供給するための手段と
を備える装置。
【請求項３１】
切替えのための前記手段が第１のハイスイッチであり、前記基準電圧が高基準電圧であり、前記第１の重み付き抵抗素子が、
低基準電圧と前記第１の抵抗とに結合された第１のロースイッチと、
前記高基準電圧と前記第３の抵抗とに結合された第２のハイスイッチと、
前記低基準電圧と前記第３の抵抗とに結合された第２のロースイッチと
をさらに備える、請求項３０に記載の装置。
【請求項３２】
前記複数の重み付き抵抗素子の各々がミスマッチシェーパに結合される、請求項３０に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願
本出願は、２０１１年７月６日に出願された「ＵＳＥ  ＯＦ  Ｔ−ＮＥＴＷＯＲＫ  ＴＯ  ＥＱＵＡＬＩＺＥ  ＴＨＥ  ＳＰＥＥＤ  ＯＦ  ＷＥＩＧＨＴＥＤ  ＤＡＣ  ＥＬＥＭＥＮＴＳ  ＩＮ  Ａ  ＲＥＳＩＳＴＯＲ  ＤＡＣ」と題する米国仮特許出願第６１／５０５，０１８号に関し、その優先権を主張する。
【０００２】
本開示は、一般に集積回路に関する。より詳細には、本開示は、重み付き抵抗素子を有するデジタルアナログ変換器回路に関する。
【背景技術】
【０００３】
電子デバイスの使用は、近年非常に増加した。たとえば、電子デバイスの中でも、携帯電話、スマートフォン、コンピュータ、音楽プレーヤ、テレビジョン、およびゲームシステムがしばしば使用される。電子デバイスが現代の社会において事実上至る所にあるほど、これらのデバイスの使用が普及している。電子構成要素のコストの低減は、特に電子デバイスの広範囲にわたる使用を促進した。
【０００４】
電子デバイスは、しばしばモジュールの様式で設計され、実装される。たとえば、電子デバイスは、電子構成要素および／または集積回路を使用して実装される複数の電子モジュールまたはブロックを含み得る。これらのモジュールまたはブロックは、通常、電子デバイスの操作において使用されるいくつかの機能を提供する。
【０００５】
集積回路は、電子デバイスの異なる機能を提供することができる。特に、いくつかの集積回路は、デジタルおよび／またはアナログの信号を処理するために使用される。たとえば、１つの集積回路または集積回路の構成要素は、デジタル信号をアナログ信号に変換することができる。この説明からわかるように、電子構成要素の性能を向上させ、かつ／またはサイズを低減するシステムおよび方法が有益であり得る。
【発明の概要】
【０００６】
デジタルアナログ変換器回路について説明する。デジタルアナログ変換器回路は、複数の重み付き抵抗素子を含む。第１の重み付き抵抗素子は、基準電圧に結合されたスイッチを含む。第１の重み付き抵抗素子は、スイッチに結合されたＴ型ネットワークも含む。Ｔ型ネットワークは、第１の重み付き抵抗素子の第１の応答速度を、異なる重みが付けられた抵抗素子の応答速度とほぼ等しくする。
【０００７】
Ｔ型ネットワークは、スイッチに結合された第１の抵抗と、第１の抵抗に結合された第２の抵抗と、第１の抵抗および第２の抵抗に結合されたシャント抵抗とを含み得る。Ｔ型ネットワークは、シャント抵抗に結合された第３の抵抗と、第３の抵抗およびシャント抵抗に結合された第４の抵抗とも含み得る。
【０００８】
スイッチは、第１のハイスイッチとすることができ、基準電圧は、高基準電圧とすることができる。第１の重み付き抵抗素子は、低基準電圧および第１の抵抗に結合された第１のロースイッチと、高基準電圧および第３の抵抗に結合された第２のハイスイッチとも含み得る。第１の重み付き抵抗素子は、低基準電圧および第３の抵抗に結合された第２のロースイッチも含み得る。
【０００９】
複数の重み付き抵抗素子は、３２倍の重み付き抵抗素子と、１６倍の重み付き抵抗素子と、８倍の重み付き抵抗素子と、４倍の重み付き抵抗素子と、２倍の重み付き抵抗素子と、１倍の重み付きの抵抗素子とを含み得る。Ｒxは、単位抵抗とすることができる。３２倍の重み付き抵抗素子は、並列の２つの２４Ｒx抵抗器を含む３２倍の第１の抵抗を含み得、１６倍の重み付き抵抗素子は、１つの２４Ｒx抵抗器を含む１６倍の第１の抵抗を含み得る。
【００１０】
Ｒxは、単位抵抗とすることができる。８倍の重み付き抵抗素子は、１つの１２Ｒx抵抗器を含む８倍の第１の抵抗と、並列の２つの１２Ｒx抵抗器を含む８倍のシャント抵抗と、１つの１２Ｒx抵抗器を含む８倍の第２の抵抗とを含み得る。
【００１１】
Ｒxは、単位抵抗とすることができる。４倍の重み付き抵抗素子は、１つの１６Ｒx抵抗器を含む４倍の第１の抵抗と、並列の２つの８Ｒx抵抗器を含む４倍のシャント抵抗と、１つの１６Ｒx抵抗器を含む４倍の第２の抵抗とを含み得る。
【００１２】
Ｒxは、単位抵抗とすることができる。２倍の重み付き抵抗素子は、１つの１６Ｒx抵抗器を含む２倍の第１の抵抗と、並列の２つの８Ｒx抵抗器を含む２倍のシャント抵抗と、１つの３２Ｒx抵抗器を含む２倍の第２の抵抗とを含み得る。
【００１３】
Ｒxは、単位抵抗とすることができる。１倍の重み付き抵抗素子は、１つの３２Ｒx抵抗器を含む１倍の第１の抵抗と、並列の２つの８Ｒx抵抗器を含む１倍のシャント抵抗と、１つの３２Ｒx抵抗器を含む１倍の第２の抵抗とを含み得る。
【００１４】
複数の重み付き抵抗素子の各々は、ミスマッチシェーパに結合され得る。ミスマッチシェーパは、デルタシグマ変調器に結合され得る。重み付き抵抗素子は、Ｒ−２Ｒラダーに配置されていない場合がある。
【００１５】
デジタルアナログ変換器回路は、オーディオコーデックで実装され得る。デジタルアナログ変換器回路は、ワイヤレス通信デバイスで実装され得る。
【００１６】
デジタルアナログ変換器回路においてデジタル信号をアナログ信号に変換するための方法についても説明する。本方法は、基準電圧を複数の重み付き抵抗素子に供給することを含む。第１の重み付き抵抗素子は、基準電圧およびＴ型ネットワークに結合されたスイッチを含む。本方法は、基準電圧をＴ型ネットワークに印加することも含む。Ｔ型ネットワークは、第１の重み付き抵抗素子の第１の応答速度を、異なる重みが付けられた抵抗素子の応答速度とほぼ等しくする。本方法は、出力電流を供給することも含む。
【００１７】
デジタル信号をアナログ信号に変換するためのコンピュータプログラム製品についても説明する。本コンピュータプログラム製品は、命令をもつ非一時的有形コンピュータ可読媒体を含む。命令は、デジタルアナログ変換器に、基準電圧を複数の重み付き抵抗素子に供給させるためのコードを含む。第１の重み付き抵抗素子は、基準電圧およびＴ型ネットワークに結合されたスイッチを含む。命令は、デジタルアナログ変換器に、基準電圧をＴ型ネットワークに印加させるためのコードも含む。Ｔ型ネットワークは、第１の重み付き抵抗素子の第１の応答速度を、異なる重みが付けられた抵抗素子の応答速度とほぼ等しくする。命令は、デジタルアナログ変換器に、出力電流を供給させるためのコードをさらに含む。
【００１８】
デジタル信号をアナログ信号に変換するための装置についても説明する。本装置は、基準電圧を複数の重み付き抵抗素子に供給するための手段を含む。第１の重み付き抵抗素子は、基準電圧およびＴ型ネットワークに結合された切替えのための手段を含む。本装置は、基準電圧をＴ型ネットワークに印加するための手段も含む。Ｔ型ネットワークは、第１の重み付き抵抗素子の第１の応答速度を、異なる重みが付けられた抵抗素子の応答速度とほぼ等しくするための手段を含む。本装置はさらに、出力電流を供給するための手段を含む。
【図面の簡単な説明】
【００１９】
【図１】本明細書で開示するシステムおよび方法によるデジタルアナログ変換器回路の一構成を示すブロック図。
【図２】デジタルアナログ変換器回路においてデジタル信号をアナログ信号に変換するための方法の一構成を示すフロー図。
【図３】重み付き素子の応答の例を示す図。
【図４】本明細書で開示するシステムおよび方法によるデジタルアナログ変換器回路のより具体的な構成を示すブロック図。
【図５】３２倍の重み付き抵抗素子の一例と、１６倍の重み付き抵抗素子の一例とを示す図。
【図６】８倍の重み付き抵抗素子の一例と、４倍の重み付き抵抗素子の一例とを示す図。
【図７】１倍および２倍の重み付き抵抗素子の一例を示す図。
【図８】デジタルアナログ変換器の素子に重み付けするための既知の手法の例を示す図。
【図９】本明細書で開示するシステムおよび方法によるデジタルアナログ変換器回路の一例を示す回路図。
【図１０】信号経路におけるデジタルアナログ変換器の一例を示すブロック図。
【図１１】オーディオコーデックの受信データ経路におけるデジタルアナログ変換器の一例を示すブロック図。
【図１２】本明細書で開示するシステムおよび方法によるオーディオコーデックの一構成を示すブロック図。
【図１３】重み付き抵抗素子を有するデジタルアナログ変換器回路が実装され得るワイヤレス通信デバイスの一構成を示すブロック図。
【図１４】電子デバイスにおいて利用され得る様々な構成要素を示す図。
【発明を実施するための形態】
【００２０】
「結合する」、「結合すること」、「結合された」、または本明細書で使用する結合という単語の他のバリエーションは、間接接続または直接接続のいずれかを示すことができることに留意されたい。たとえば、第１の構成要素が第２の構成要素に「結合された」場合、第１の構成要素は、（たとえば、１つまたは複数の他の構成要素を介して）第２の構成要素に間接的に接続されるか、または第２の構成要素に直接接続されるかのいずれかであり得る。
【００２１】
さらに、本明細書で使用する際、構成要素、要素またはエンティティ（たとえば、トランジスタ、キャパシタ、抵抗器、電源、回路、フィルタ、スイッチ、ブロック、モジュールなど）を「第１の」、「第２の」、「第３の」、または「第４の」構成要素などと示すことは、説明的な明快さのために構成要素を区別するために使用され得ることに留意されたい。「第１の」、「第２の」、「第３の」、または「第４の」構成要素などを示すために使用されるラベルは、必ずしも特定の順序を暗示するとは限らないこと、または、より低い値のラベルを有する要素が含まれるまたは使用されることにも留意されたい。
【００２２】
本明細書で使用する「回路（circuit）」、「回路（circuitry）」という用語、および「回路（circuit）」という用語の他のバリエーションは、少なくとも１つの構造要素または構成要素を示し得る。たとえば、回路（circuitry）は、１つまたは複数の要素または構成要素、たとえば抵抗器、キャパシタ、誘導子、トランジスタ、増幅器、変圧器、フリップフロップ、レジスタなどを含み得る。追加または代替として、回路（circuitry）は、処理および／またはメモリセルの形態の集積回路構成要素、ユニット、ブロック、および／または他の構成要素など、回路構成要素の集合でもよい。
【００２３】
本明細書で開示するシステムおよび方法は、デジタルアナログ変換器（ＤＡＣ）回路における重み付き抵抗素子の速度をほぼ等しくすることを説明する。たとえば、１つまたは複数のＴ型ネットワークは、抵抗器デジタルアナログ変換器（resistor digital-to-analog converter）における重み付き抵抗素子の速度をほぼ等しくするために実装され得る。特に、本明細書で開示するシステムおよび方法は、重み付き抵抗器デジタルアナログ変換器において異なる重みが付けられた素子の速度をほぼ等しくすることに関する。いくつかの構成では、本明細書で開示するシステムおよび方法は、オーディオコーデック（たとえば、符号化器／復号器）における１つまたは複数のデジタルアナログ変換器において実装することができる。
【００２４】
抵抗デジタルアナログ変換器は、重み付きビット値を有する抵抗器アレイを使用し得る。たとえば、重み付けは、所与の入力ビットが増幅器（たとえば、電力増幅器または「ＰＡ」）仮想接地ノードに注入する電流量に基づく。たとえば、１つまたは複数の１倍の重み付き抵抗素子は各々、デジタルアナログ変換器の最下位ビット（ＬＳＢ）電流を寄与し得る。１つまたは複数の２倍の重み付き抵抗素子は、１倍の素子の電流の約２倍を寄与し得る。１つまたは複数の４倍の重み付き抵抗素子は、２倍の素子の電流の約２倍を寄与し得るなど、特定の重み付き（たとえば、３２倍の重み付き）まで以下同様である。
【００２５】
重み付き抵抗素子の速度は、素子の重みに応じて異なり得る。たとえば、１倍の素子は、２倍の素子よりも遅い可能性があり、２倍の素子は４倍の素子よりも遅い可能性があり、以下同様である。（たとえば、デジタルアナログ変換器の）重み付き抵抗素子の速度は、素子自体の抵抗、および基板に対する寄生容量によって形成される、抵抗器−キャパシタ（ＲＣ）時定数によって制限される。したがって、異なる重みが付けられたデジタルアナログ変換器素子は、異なる速度で過渡効果を有し得る。異なる重みが付けられたユニットの速度の差は、帯域内と帯域外の両方のデジタルアナログ変換器の雑音を増加させるデジタルアナログ変換器出力におけるグリッチをもたらす。たとえば、１つの高い重み付き素子が多くの低い重み付き素子によってほぼ相殺される移行は、代わりに、それらの間の速度差に起因する過渡グリッチを生成し得る。これによって、過剰な帯域内および帯域外雑音が生じる。特に、異なる重み付き素子の中の伝搬遅延の差は、過剰な量子化雑音をもたらし得る。この場合、帯域外雑音が増加する。さらに、帯域外雑音は、それ自体と混ざり、この場合、帯域内に折り重なる。
【００２６】
重み付き抵抗素子の間の速度をほぼ等しくするためにそれらの速度を調整するために、１つまたは複数のＴ型ネットワークが重み付き抵抗素子（たとえば、低い重み付き抵抗素子）に適用され得る。たとえば、それらが１６倍および３２倍の素子にほぼ一致するように、各素子の速度を調整するために、Ｔ型ネットワークが４つの最下位ビット（ＬＳＢ）の重み（たとえば、１倍、２倍、４倍、８倍）の抵抗素子に適用され得る。これによって、デジタルアナログ変換器出力におけるグリッチを低減する（たとえば、最小限に抑える）ことができる。したがって、低い重み付け抵抗素子の重みを低減するために、直列（抵抗）ユニットの代わりに抵抗器Ｔ型ネットワークを実装することができる。
【００２７】
重み付きデジタルアナログ変換器において、高い重み付き素子における正の移行は、低い重み付き素子における複数の負の移行によってほぼ相殺され得る。しかしながら、異なる重みが付けられた素子について移行速度が異なる場合、過渡誤りパルス（transient error pulse）（たとえば、グリッチ）が出力で生成される。これらの問題は、ミスマッチ成形またはオーバーサンプリングを使用する重み付き抵抗器デジタルアナログ変換器の文脈で、特に起こり得る。
【００２８】
静的な重み付き抵抗器デジタルアナログ変換器はしばしば、異なる重みが付けられたビットについて異なる速度を有するＲ−２Ｒラダーを使用して実装される。したがって、Ｒ−２Ｒラダーアーキテクチャは、異なる速度の問題を解決しない。ミスマッチ成形を使用する他のオーバーサンプリングされた抵抗器デジタルアナログ変換器は、重み付けしない素子（たとえば、ほぼ等しいサイズの抵抗器を有する重み付けしないデジタルアナログ変換器）を使用する。これらの素子は、均一で、互いにほぼ等しい速度を有する。しかしながら、重み付けを使用しないデジタルアナログ変換器は、５ビットよりも大きいデジタルアナログ変換器について大きい実装面積を必要とする。
【００２９】
本明細書で開示するシステムおよび方法によれば、抵抗器素子の重み付けは、Ｔ型ネットワークを使用して達成され得る。たとえば、重み付き抵抗素子の速度は、同じ有効な素子の重みを維持しながら、分路抵抗を変更することによって調整することができる。したがって、面積効率が高い重み付き抵抗器デジタルアナログ変換器は、過渡グリッチが低減される（たとえば、最低限に抑えられる）ように、すべてのユニットについて同様の速度で構築することができる。既知の設計とは対照的に、本明細書で開示するシステムおよび方法によって提供されるアーキテクチャは、電力、面積、雑音、および歪曲の同時の低減を可能にする。したがって、（たとえば、異なるビットの重みについての速度の変動が性能要件を満たさないなど）既知の手法の使用では不可能な設計を、本明細書で開示するシステムおよび方法は可能にすることができる。本明細書で開示するシステムおよび方法によって提供されるアーキテクチャは、オーディオコーデックの圧伸の利益を高め得る（たとえば、最大にする）。（本明細書で説明する）抵抗デジタルアナログ変換器と圧伸との組合せは、実装面積および消費電力を低減しながら、オーディオコーデックにおける高い雑音パフォーマンスの生成を可能にし得る。
【００３０】
次に、図を参照しながら様々な構成について説明する。同様の参照番号は機能的に同様の要素を示し得る。本明細書で概して説明し、図に示すシステムおよび方法は、多種多様な異なる構成で構成および設計され得る。したがって、図に表されるいくつかの構成についての以下のより詳細な説明は、特許請求する範囲を限定するものではなく、システムおよび方法を代表するものにすぎない。
【００３１】
図１は、本明細書で開示するシステムおよび方法によるデジタルアナログ変換器回路１０２の一構成を示すブロック図である。デジタルアナログ変換器回路１０２は、複数の重み付き抵抗素子１０４ａ〜ｎを含む。重み付き抵抗素子１０４のうちの少なくとも１つは、重み付き抵抗素子１０４のうちの別の１つとは異なる重みが付けられ得る。各重み付き抵抗素子１０４ａ〜ｎは、少なくともスイッチ１０６ａ〜ｎと第１の抵抗１１２ａ〜ｎとを含み得る。たとえば、重み付き抵抗素子Ａ１０４ａは、スイッチＡ１０６ａと第１の抵抗Ａ１１２ａとを含み、一方、重み付き抵抗素子Ｎ１０４ｎは、スイッチ１０６ｎと第１の抵抗１１２ｎとを含む。
【００３２】
スイッチ１０６ａ〜ｎの各々は、基準電圧１１８に結合される。スイッチ１０６ａ〜ｎの各々は、基準電圧１１８をそれぞれの重み付き抵抗素子１０４ａ〜ｎに印加するために、別々にアクティブ化され得る。たとえば、各々のスイッチ１０６ａ〜ｎは、それぞれのスイッチ１０６ａ〜ｎをアクティブ化させる（または非アクティブ化させる）制御信号１２０ａ〜ｎに結合される。たとえば、スイッチＮ１０６ｎが制御信号Ｎ１２０ｎによってアクティブ化されると、基準電圧１１８は、重み付き抵抗素子Ｎ１０４ｎ（たとえば第１の抵抗Ｎ１１２ｎ）に印加される。いくつかの構成では、制御信号１２０ａ〜ｎは、デジタルアナログ変換器回路１０２によって変換されるデジタル信号に対応する重み付きサーモメータ符号化とすることができる。
【００３３】
基準電圧１１８がそれぞれの重み付き抵抗素子１０４ａ〜ｎに印加されると、各重み付き抵抗素子１０４ａ〜ｎは、所与の出力電流１２２の寄与を生成する。各出力電流１２２の寄与の量は、基準電圧１１８および各重み付き抵抗素子１０４の実効抵抗に依存する。各出力電流１２２の寄与（たとえば、アクティブ化された重み付き抵抗素子１０４から、すなわちアクティブ化されたスイッチ１０６を有する各重み付き抵抗素子１０４からの）は、デジタルアナログ変換器回路１０２の出力電流１２２に寄与する。したがって、出力電流１２２を供給するために、複数の出力電流１２２の寄与が結合され得る。
【００３４】
上記で説明した既知の手法では、異なる重み付き素子は、異なる応答速度（たとえば、伝搬遅延）を有し得、それによってグリッチが生じ得る。しかしながら、本明細書で説明するデジタルアナログ変換器回路１０２が構造において既知の手法と異なる点に留意されたい。たとえば、重み付き抵抗素子１０４ａ〜ｎのうちの少なくとも１つは、直列抵抗ストリングとして、またはＲ−２Ｒラダー構造に従って実装されない可能性がある。本明細書で開示するシステムおよび方法によれば、少なくとも１つの重み付き抵抗素子１０４は、異なる重みが付けられた抵抗素子１０４間で応答速度をほぼ等しくするために、Ｔ型ネットワークを含み得る。（異なるように）重み付けされた抵抗素子１０４間で応答速度をほぼ等しくすることは、グリッチを低減し得る。
【００３５】
重み付き抵抗素子１０４ａ〜ｎのうちの１つまたは複数（たとえば、１つ、一部、または全部）は、Ｔ型ネットワークを含み得る。図１に図示の構成では、たとえば、重み付き抵抗素子Ａ１０４ａは、Ｔ型ネットワーク１１０を含む。Ｔ型ネットワーク１１０はスイッチＡ１０６ａに結合される。スイッチＡ１０６ａが制御信号Ａ１２０ａによってアクティブ化されると、基準電圧１１８は、Ｔ型ネットワーク１１０に印加される。本明細書で開示するシステムおよび方法によれば、Ｔ型ネットワークは、少なくとも１つのシャント抵抗を含み得る。Ｔ型ネットワーク１１０は、出力ポートを含むこともできる。シャント抵抗は、接地または逆差分経路に結合された抵抗である。異なる重みが付けられた抵抗素子の応答速度（伝搬遅延）をほぼ等しくするために、シャント抵抗（たとえば、シャント抵抗Ａ１１６ａ）が調整され得る。たとえば、シャント抵抗は、重み付き抵抗素子の実効抵抗を増加させ得る。出力ポートは、重み付き抵抗素子の出力電流寄与を提供する。たとえば、出力ポートは、増幅器（たとえば演算増幅器の仮想接地）、および他の重み付き抵抗素子に対応する１つまたは複数の出力ポートに結合（たとえば接続）され得る。
【００３６】
Ｔ型ネットワーク１１０は、第１の抵抗Ａ１１２ａと、第２の抵抗Ａ１１４ａと、シャント抵抗Ａ１１６ａとを含む。本明細書で使用する「抵抗」は、１つまたは複数の抵抗器を含み得る。抵抗が複数の抵抗器を含むとき、抵抗器は、互いと直列に、および／または互いに並列に配置され得る。
【００３７】
いくつかの例では、第１の抵抗Ａ１１２ａの第１の側は、スイッチＡ１０６ａに結合される。さらに、第２の抵抗Ａ１１２ａの第１の側は、第１の抵抗Ａ１１２ａの第２の側に結合される。さらに、シャント抵抗Ａ１１６ａの第１の側は、第１の抵抗Ａ１１２ａの第２の側および第２の抵抗Ａ１１４ａの第１の側に結合される。スイッチＡ１０６ａがアクティブ化されると、第２の抵抗Ａ１１４ａの第２の側（たとえば出力ポート）は、出力電流１２２の寄与を提供する。一構成では、第２の抵抗Ａ１１４ａの第１の側は、シャント抵抗Ａ１１６ａの第１の側に接続されており、第２の抵抗Ａ１１４ａの第２の側は、増幅器（たとえば演算増幅器の仮想接地）に接続された出力ポートである。Ｔ型ネットワーク１１０は、重み付き抵抗素子Ａ１０４ａが、１つまたは複数の他の重み付き抵抗素子１０４とほぼ等しくされる応答速度を提供しながら、所与の出力電流１２２の寄与を提供することを可能にする。これは、出力電流１２２におけるグリッチを低減する。
【００３８】
既知の手法は、所与の出力電流の寄与を生成するために、直列抵抗またはＲ−２Ｒ抵抗器ラダーを使用する。しかしながら、これらの既知の手法の異なる重みが付けられた素子は、異なる応答速度（たとえば、伝搬遅延）を示し、それによって上記で説明したようにグリッチが生じる。これは、抵抗器に対応する寄生容量の結果として生じる。たとえば、直列抵抗チェーンまたはＲ−２Ｒラダーの長さが増加するにつれて、対応する応答速度は低下する。しかしながら、本明細書で開示するシステムおよび方法によるＴ型ネットワーク１１０は、異なる重み付き抵抗素子１０４間の応答速度の近似の均等化を可能にしながら、所与の出力電流１２２の寄与を生成するために必要な実効抵抗を提供する。
【００３９】
図２は、デジタルアナログ変換器回路１０２においてデジタル信号をアナログ信号に変換するための方法２００の一構成を示すフロー図である。デジタルアナログ変換器回路１０２は、２０２で、複数の重み付き抵抗素子１０４に基準電圧１１８を供給することができる。重み付き抵抗素子１０４のうちの少なくとも１つは、基準電圧１１８とＴ型ネットワーク１１０とに結合されたスイッチ１０６を含む。
【００４０】
デジタルアナログ変換器回路１０２は、２０４で、基準電圧をＴ型ネットワーク１１０に印加する（たとえば、切り替える）ことができる。Ｔ型ネットワーク１１０は、その対応する重み付き抵抗素子１０４の応答速度を、異なる重みが付けられた抵抗素子１０４の応答速度とほぼ等しくする。
【００４１】
デジタルアナログ変換器回路１０２は、２０６で、出力電流１２２を供給することができる。たとえば、各アクティブ化された重み付き抵抗素子１０４は、出力電流１２２の寄与を提供する。重み付き抵抗素子１０４が１つのみアクティブ化された場合、２０６で、その対応する出力電流１２２の寄与は、出力電流１２２として提供され得る。しかしながら、複数の重み付き抵抗素子１０４がアクティブ化された場合、２０６で、出力電流を供給するために、それらの対応する出力電流１２２の寄与が結合される。
【００４２】
図３は、重み付き素子の応答の例３２４ａ〜ｂを示す図である。具体的には、例Ａ３２４ａは、不等な応答速度３３０ａ〜ｃを有する重み付き素子を含む重み付きデジタルアナログ変換器の応答を示す。例Ｂ３２４ｂは、ほぼ等しい応答速度３３０ｄ〜ｆを有する重み付き素子を含む重み付きデジタルアナログ変換器の応答を示す。
【００４３】
より詳細には、本明細書で説明するように、例Ａ３２４ａは、Ｔ型ネットワークのない重み付きデジタルアナログ変換器についての重み付き素子の応答３２６ａ〜ｃ、および応答合計Ａ３２８ａを示す。たとえば、重み付き素子Ａは、重み付き素子ＢおよびＣよりも高い重み付き素子であり得る。素子Ａの応答３２６ａは、時間３３４ａにわたる重み付き素子Ａについての応答速度Ａ３３０ａを示す。さらに、素子Ｂの応答３２６ｂおよび素子Ｃの応答３２６ｃは、（より低い）重み付き素子Ｂおよび（より低い）重み付き素子Ｃについての時間３３４ａにわたるそれぞれの応答速度Ｂ３３０ｂおよび応答速度Ｃ３３０ｃを示す。応答合計Ａ３２８ａは、重み付き素子Ａ〜Ｃについての応答３２６ａ〜ｃの合計すなわち組合せを示す。例Ａ３２４ａに示したように、応答合計Ａ３２８ａは、重み付き素子Ａの応答速度Ａ３３０ａと、それぞれの重み付き素子Ｂ〜Ｃの応答速度Ｂ〜Ｃ３３０ｂ〜ｃとの差に起因するグリッチ３３２を含む。言い換えれば、パルス遷移におけるミスマッチによって、デジタルアナログ変換器出力誤差が生じ得る。重み付きデジタルアナログ変換器では、たとえば、応答速度が、異なる重みが付けられた素子について異なる場合、過渡誤りパルス（たとえば、グリッチ）が出力（たとえば、応答合計Ａ３２８ａ）で生成される。
【００４４】
本明細書で説明するように、例Ｂ３２４ｂは、Ｔ型ネットワークのある重み付きデジタルアナログ変換器についての重み付き素子の応答３２６ｄ〜ｆ、および応答合計Ｂ３２８ｂを示す。たとえば、重み付き素子Ｄは、重み付き素子ＥおよびＦよりも高い重み付き素子であり得る。素子Ｄの応答３２６ｄは、時間３３４ｂにわたる重み付き素子Ｄについての応答速度Ｄ３３０ｄを示す。さらに、素子Ｅの応答３２６ｅおよび素子Ｆの応答３２６ｆは、（より低い）重み付き素子Ｅおよび（より低い）重み付き素子Ｆについての時間３３４ｂにわたるそれぞれの応答速度Ｅ３３０ｅおよび応答速度Ｆ３３０ｆを示す。応答合計Ｂ３２８ｂは、重み付き素子Ｄ〜Ｆについての応答３２６ｄ〜ｆの合計すなわち組合せを示す。重み付き素子Ｄの応答速度Ｄ３３０ｄおよびそれぞれの重み付き素子Ｅ〜Ｆの応答速度Ｅ〜Ｆ３３０ｅ〜ｆはほぼ等しくされるので、例Ｂ３２４ｂに示したように、応答合計Ｂ３２８ｂはグリッチを示さない。したがって、正の素子Ｄの応答３２６ｄおよび負の素子Ｅ〜Ｆの応答３２６ｅ〜ｆはほぼ相殺する。たとえば、８倍の重み付き抵抗素子における正のパルスは、２つの負の４倍のパルスによってほぼ相殺され得る。
【００４５】
図４は、本明細書で開示するシステムおよび方法によるデジタルアナログ変換器回路４０２のより具体的な構成を示すブロック図である。この構成では、デジタルアナログ変換器回路４０２は、入力での差動電圧（たとえば、制御信号４４８ａ〜ｎ、４４９ａ〜ｎ、４５０ａ〜ｎ、４５１ａ〜ｎ）をその出力での差動電流（たとえば、出力電流Ａ４２２ａおよび出力電流Ｂ４２２ｂ）に変換し得る。この差動電流４２２は、入力されるオペアンプ（たとえば、電力増幅器（ＰＡ））の仮想接地ノードに印加され得る。これは、構成に応じて、シングルエンドまたは差動のいずれかであり得る出力電圧を生成することができる。
【００４６】
差動信号（たとえば、電圧、電流）は、２つの個々の信号を含み得る。たとえば、差動信号は、「正」の電圧と「負」の電圧ＶpとＶnとを含むことができ、差動電圧は、差Ｖp−Ｖnである。言い換えれば、差動信号ペアの信号は、（たとえば、電圧極性および／または電流方向において）互いにほぼ逆であり得る。いくつかの構成では、制御信号４４８ａ〜ｎ、４４９ａ〜ｎ、４５０ａ〜ｎ、４５１ａ〜ｎは、差動信号として実装され得る。それ以上の詳細について、下記で説明する。
【００４７】
デジタルアナログ変換器回路４０２は、複数の重み付き抵抗素子４０４ａ〜ｎを含む。各重み付き抵抗素子４０４ａ〜ｎは、それぞれのスイッチ４３６ａ〜ｎ、４３８ａ〜ｎ、４４０ａ〜ｎ、４４２ａ〜ｎと、第１の抵抗４１２ａ〜ｎと、第３の抵抗４４４ａ〜ｎとを含み得る。たとえば、重み付き抵抗素子Ａ４０４ａは、第１のハイスイッチＡ４３６ａと、第１のロースイッチＡ４３８ａと、第２のハイスイッチＡ４４０ａと、第２のロースイッチＡ４４２ａと、第１の抵抗Ａ４１２ａと、第３の抵抗Ａ４４４ａとを含む。さらに、重み付き抵抗素子Ｎ４０４ｎは、第１のハイスイッチＮ４３６ｎと、第１のロースイッチＮ４３８ｎと、第２のハイスイッチＮ４４０ｎと、第２のロースイッチＮ４４２ｎと、第１の抵抗Ｎ４１２ｎと、第３の抵抗Ｎ４４４ｎとを含む。第１の抵抗Ｎ４１２ｎは、出力電流Ａ４２２ａへの出力ポートを提供することができ、第３の抵抗Ｎ４４４ｎは、出力電流Ｂ４２２ｂへの出力ポートを提供することができる。スイッチの場合、「高」および「低」という用語は、高基準電圧４１８ａ、または低基準電圧４１８ｂのいずれかへの対応を示すために使用され得る。
【００４８】
ハイスイッチ４３６ａ〜ｎ、４４０ａ〜ｎの各々は、高基準電圧４１８ａに結合される。ロースイッチ４３８ａ〜ｎ、４４２ａ〜ｎの各々は、低基準電圧４１８ｂに結合される。高基準電圧４１８ａは、低基準電圧４１８ｂよりも高い電圧であり得る。高基準電圧４１８ａおよび低基準電圧４１８ｂは、互いに大きさにおいて同程度、および／または極性において逆であってもよく、そうでなくてもよい。基準電圧差（たとえば、高基準電圧４１８ａ−低基準電圧４１８ｂ）がデジタルアナログ変換器回路４０２の揺動を設定する（たとえば、コモンモード電圧または高基準電圧４１８ａ＋低基準電圧４１８ｂ÷２は行わない）ことができることに留意されたい。たとえば、高基準電圧４１８ａおよび低基準電圧４１８ｂについての以下の３つの対はすべて、オペアンプ（たとえば、ＰＡ）出力で同じ揺動をもたらし得るが、異なるバイアス条件（３，１）、（２，０）、（＋１，−１）を有し得る。
【００４９】
ハイスイッチ４３６ａ〜ｎ、４４０ａ〜ｎの各々は、高基準電圧４１８ａをそれぞれの重み付き抵抗素子４０４ａ〜ｎに印加するために、別々にアクティブ化され得る。さらに、ロースイッチ４３８ａ〜ｎ、４４２ａ〜ｎの各々は、低基準電圧４１８ｂをそれぞれの重み付き抵抗素子４０４ａ〜ｎに印加するために、別々にアクティブ化され得る。たとえば、各第１のハイスイッチ４３６ａ〜ｎは、それぞれの制御信号４４８ａ〜ｎに結合され、各第２のハイスイッチ４４０ａ〜ｎは、それぞれの制御信号４５０ａ〜ｎに結合され、それぞれのハイスイッチ４３６ａ〜ｎ、４４０ａ〜ｎがアクティブ化（非アクティブ化）される。たとえば、第１のハイスイッチＮ４３６ｎが制御信号４４８ｎによってアクティブ化されると、高基準電圧４１８ａは、重み付き抵抗素子Ｎ４０４ｎ（たとえば第１の抵抗Ｎ４１２ｎ）に印加される。さらに、各第１のロースイッチ４３８ａ〜ｎは、それぞれの制御信号４４９ａ〜ｎに結合され、各第２のロースイッチ４４２ａ〜ｎは、それぞれの制御信号４５１ａ〜ｎに結合され、それぞれのロースイッチ４３８ａ〜ｎ、４４２ａ〜ｎがアクティブ化（非アクティブ化）される。
【００５０】
上述のように、いくつかの構成では、制御信号４４８ａ〜ｎ、４４９ａ〜ｎ、４５０ａ〜ｎ、４５１ａ〜ｎは、差動信号として実装され得る。たとえば、制御信号４４８ａ（第１のハイスイッチＡ４３６ａに結合された）および制御信号４５０ａ（第２のハイスイッチＡ４４０ａに結合された）は、差動ペア（たとえば互いにほぼ逆）であり得る。さらに、制御信号４４９ａ（第１のロースイッチＡ４３８ａに結合された）および制御信号４５１ａ（第２のロースイッチＡ４４２ａに結合された）は、差動ペアであり得る。同様に、制御信号４４８ｎ（第１のハイスイッチＮ４３６ｎに結合された）および制御信号４５０ｎ（第２のハイスイッチＮ４４０ｎに結合された）は差動ペアであり得、かつ制御信号４４９ｎ（第１のロースイッチＮ４３８ｎに結合された）および制御信号４５１ｎ（第２のロースイッチＮ４４２ｎに結合された）は差動ペアであり得る。したがって、第１のスイッチ４３６ａ〜ｎ、４３８ａ〜ｎ、および第２のスイッチ４４０ａ〜ｎ、４４２ａ〜ｎは、異極性信号によって駆動され得る。特に、第１のスイッチ４３６ａ〜ｎ、４３８ａ〜ｎは、正の制御信号（たとえば、Ｖｐ）によって駆動され得、かつ第２のスイッチ４４０ａ〜ｎ、４４２ａ〜ｎは、負の制御信号（たとえば、Ｖｎ）によって駆動され得、これは、制御をスワッピングすることによって達成される。重み付き抵抗素子４０４が正の信号を駆動しているとき、たとえば、その第１のハイスイッチ４３６はオンであり（たとえば、高基準電圧４１８ａに結合）、その第１のロースイッチ４３８ａはオフであり、その第２のハイスイッチ４４０はオフであり、その第２のロースイッチ４４２はオンである（たとえば、低基準電圧４１８ｂに結合）。重み付き抵抗素子４０４が負の信号を駆動しているとき、たとえば、その第１のハイスイッチ４３６はオフであり、その第１のロースイッチ４３８はオンであり（たとえば、低基準電圧４１８ｂに結合）、その第２のハイスイッチ４４０はオンであり（たとえば、高基準電圧４１８ａに結合）、その第２のロースイッチ４４２はオフである。
【００５１】
図４に示される構成では、制御信号４４８ａ〜ｎ、４４９ａ〜ｎ、４５０ａ〜ｎ、４５１ａ〜ｎの各々は、ミスマッチシェーパ４５２によって供給される。たとえば、ミスマッチシェーパ４５２は、デジタルアナログ変換器回路４０２（たとえば、各重み付き抵抗素子４０４ａ〜ｎ）に結合され得る。ミスマッチシェーパ４５２は、ハードウェア、ソフトウェア、または両方の組合せで実装できる。いくつかの構成では、制御信号４４８ａ〜ｎ、４４９ａ〜ｎ、４５０ａ〜ｎ、４５１ａ〜ｎは、デジタルアナログ変換器回路４０２によって変換されるデジタル信号に対応する重み付きサーモメータ符号化とすることができる。
【００５２】
高基準電圧４１８ａまたは低基準電圧４１８ｂがそれぞれの重み付き抵抗素子４０４ａ〜ｎに印加されると、各重み付き抵抗素子４０４ａ〜ｎは、所与の出力電流Ａ４２２ａの寄与および所与の出力電流Ｂ４２２ｂの寄与を生成する。各出力電流４２２ａ〜ｂの寄与の量は、基準電圧４１８ａ〜ｂ、および各重み付き抵抗素子４０４ａ〜ｎの実効抵抗に依存する。各出力電流４２２ａ〜ｂの寄与（たとえば、アクティブ化された重み付き抵抗素子４０４ａ〜ｂから、すなわちアクティブ化されたスイッチ４３６、４３８、４４０、４４２を有する各重み付き抵抗素子４０４ａ〜ｂからの）は、デジタルアナログ変換器回路４０２の出力電流４２２ａ〜ｂに寄与する。したがって、出力電流４２２ａ〜ｂを供給するために、複数の出力電流４２２の寄与が結合され得る。
【００５３】
上記で説明した既知の手法では、異なる重み付き素子は、異なる応答速度を有し得、それによってグリッチが生じ得る。しかしながら、本明細書で開示するシステムおよび方法によれば、少なくとも１つの重み付き抵抗素子４０４は、重み付き抵抗素子４０４間で応答速度をほぼ等しくするために、Ｔ型ネットワークを含み得る。重み付き抵抗素子４０４間で応答速度をほぼ等しくすることは、グリッチを低減し得る。
【００５４】
重み付き抵抗素子４０４ａ〜ｎのうちの１つまたは複数（たとえば、１つ、一部、または全部）は、Ｔ型ネットワークを含み得る。図４に図示の構成では、たとえば、重み付き抵抗素子Ａ４０４ａは、Ｔ型ネットワーク４１０を含む。Ｔ型ネットワーク４１０は、第１のハイスイッチＡ４３６ａ、第１のロースイッチＡ４３８ａ、第２のハイスイッチＡ４４０ａ、および第２のロースイッチＡ４４２ａに結合される。第１のハイスイッチＡ４３６ａ、第１のロースイッチＡ４３８ａ、第２のハイスイッチＡ４４０ａ、および第２の低いスイッチＡ４４２ａのうちの１つまたは複数がそれぞれの制御信号４４８ａ、４４９ａ、４５０ａ、４５１ａによってアクティブ化されると、高基準電圧４１８ａおよび／または低基準電圧４１８ｂがＴ型ネットワーク４１０に印加される。
【００５５】
Ｔ型ネットワーク４１０は、第１の抵抗Ａ４１２ａと、第２の抵抗Ａ４１４ａと、シャント抵抗Ａ４１６ａと、第３の抵抗Ａ４４４ａと、第４の抵抗Ａ４４６ａとを含む。第２の抵抗Ａ４１４ａは、出力電流Ａ４２２ａに対する電流の寄与のための出力ポートを提供することができ、一方、第４の抵抗Ａ４４６ａは、出力電流Ｂ４２２ｂに対する電流の寄与のための出力ポートを提供することができる。Ｔ型ネットワーク４１０は、重み付き抵抗素子Ａ４０４ａが、１つまたは複数の他の（異なる）重み付き抵抗素子４０４とほぼ等しくされる応答速度を提供しながら、所与の出力電流４２２ａ〜ｂの寄与を提供することを可能にする。これは、出力電流４２２ａ〜ｂにおけるグリッチを低減する。いくつかの構成では、第１の抵抗Ａ４１２ａおよび第２の抵抗Ａ４１４ａは、１つの信号経路であり得、一方、第３の抵抗Ａ４４４ａおよび第４の抵抗Ａ４４６ａは、第１の信号経路とはほぼ逆の（たとえばそれに対する差動の）第２信号経路であり得る。たとえば、第１の抵抗Ａ４１２ａおよび第２の抵抗Ａ４１４ａは、差動信号の正の半波のための信号抵抗器を提供し、第３の抵抗Ａ４４４ａおよび第４の抵抗Ａ４４６ａは、負の半波または差動信号のための信号抵抗器を提供する。図４に示したデジタルアナログ変換器回路４０２およびミスマッチ成形４５２の一例は、ミスマッチ成形による９ビットセグメント化のデジタルアナログ変換器とすることができる。
【００５６】
既知の手法は、所与の出力電流の寄与を生成するために、直列抵抗またはＲ−２Ｒ抵抗器ラダーを使用する。しかしながら、これらの既知の手法の重み付き素子は、異なる応答速度を示し、それによって上記で説明したようにグリッチが生じる。これは、抵抗器に対応する寄生容量の結果として生じる。たとえば、直列抵抗チェーンまたはＲ−２Ｒラダーの長さが増加するにつれて、対応する応答速度は低下する。しかしながら、本明細書で開示するシステムおよび方法によるＴ型ネットワーク４１０は、異なる重み付き抵抗素子４０４間の応答速度の近似の均等化を可能にしながら、所与の出力電流４２２ａ〜ｂの寄与を生成するために必要な実効抵抗を提供する。
【００５７】
図５は、３２倍の重み付き抵抗素子５０４ａの一例と、１６倍の重み付き抵抗素子５０４ｂの一例とを示す図である。本明細書で開示するシステムおよび方法によれば、デジタルアナログ変換器回路は、複数の重み付き抵抗素子を含む。便宜上、重み付き抵抗素子（およびその構成要素（たとえば、抵抗））は、（アクティブ化されると）対応する重み付き抵抗素子によって提供すなわち寄与される現在の重み（たとえば、１倍、２倍、４倍、８倍、１６倍、および／または３２倍）に従って示され得る。重み付き抵抗素子の重みは、アクティブ化されると、重み付き抵抗素子によって提供される出力電流の寄与の量を示し得る。たとえば、８倍の重み付き抵抗素子は、１倍の重み付き抵抗素子の電流寄与の約８倍を提供することができる。本明細書で提供される重み付き抵抗素子の例では、抵抗器値は、単位抵抗Ｒxの倍数で表され得る。
【００５８】
図５に示した３２倍の重み付き抵抗素子５０４ａは、高基準電圧５１８ａに結合された３２倍のハイスイッチ５３６ａと、低基準電圧５１８ｂに結合された３２倍のロースイッチ５３８ａとを含む。３２倍の重み付き抵抗素子５０４ａは、３２倍のハイスイッチ５３６ａと３２倍のロースイッチ５３８ａとに結合された３２倍の第１の抵抗５１２ａも含む。この例では、３２倍の第１の抵抗５１２ａは、並列に結合された２つの（２４Ｒx）抵抗器を含む。３２倍の第１の抵抗５１２ａは、オペアンプ仮想接地５５４ａに結合することができる。高基準電圧５１８ａを３２倍の第１の抵抗５１２ａに印加するために、３２倍のハイスイッチ５３６ａがアクティブ化され得る。代わりに、低基準電圧５１８ｂを３２倍の第１の抵抗５１２ａに印加するために、３２倍のロースイッチ５３８ａがアクティブ化され得る。アクティブ化されると、３２倍の重み付き抵抗素子５０４ａは、１倍の重み付き抵抗素子のものの約３２倍であるオペアンプ仮想接地５５４ａへの電流を寄与し得る。
【００５９】
図５に示した１６倍の重み付き抵抗素子５０４ｂは、高基準電圧５１８ａに結合された１６倍のハイスイッチ５３６ｂと、低基準電圧５１８ｂに結合された１６倍のロースイッチ５３８ｂとを含む。１６倍の重み付き抵抗素子５０４ｂは、１６倍のハイスイッチ５３６ｂと１６倍のロースイッチ５３８ｂとに結合された１６倍の第１の抵抗５１２ｂも含む。この例では、１６倍の第１の抵抗５１２ｂは、１つの（２４Ｒx）抵抗器を含む。１６倍の第１の抵抗５１２ｂは、オペアンプ仮想接地５５４ｂに結合することができる。高基準電圧５１８ａを１６倍の第１の抵抗５１２ｂに印加するために、１６倍のハイスイッチ５３６ｂがアクティブ化され得る。代わりに、低基準電圧５１８ｂを１６倍の第１の抵抗５１２ｂに印加するために、１６倍のロースイッチ５３８ｂがアクティブ化され得る。アクティブ化されると、１６倍の重み付き抵抗素子５０４ｂは、１倍の重み付き抵抗素子のものの約１６倍であるオペアンプ仮想接地５５４ｂへの電流を寄与し得る。
【００６０】
図６は、８倍の重み付き抵抗素子６０４ａの一例と、４倍の重み付き抵抗素子６０４ｂの一例とを示す図である。本明細書で開示するシステムおよび方法によれば、デジタルアナログ変換器回路は、複数の重み付き抵抗素子を含む。
【００６１】
図６に示した８倍の重み付き抵抗素子６０４ａは、高基準電圧６１８ａに結合された８倍のハイスイッチ６３６ａと、低基準電圧６１８ｂに結合された８倍のロースイッチ６３８ａとを含む。８倍の重み付き抵抗素子６０４ａは、８倍のＴ型ネットワーク６１０ａも含む。８倍のＴ型ネットワーク６１０ａは、８倍の第１の抵抗６１２ａと、８倍のシャント抵抗６１６ａと、８倍の第２の抵抗６１４ａとを含む。８倍の第１の抵抗６１２ａは、８倍のハイスイッチ６３６ａ、および８倍のロースイッチ６３８ａに結合される。この例では、８倍の第１の抵抗６１２ａは、１つの（１２Ｒx）抵抗器を含む。８倍の第１の抵抗６１２ａは、８倍のシャント抵抗６１６ａ、および８倍の第２の抵抗６１４ａに結合される。この例では、８倍のシャント抵抗６１６ａは、並列に結合された２つの（１２Ｒx）抵抗器を含む。分流器継手６５６ａは、８倍のシャント抵抗６１６ａをグランドまたは逆差動信号経路に結合する（たとえば、シャント抵抗６１６ａは、差動構成では逆の信号経路に、またはシングルエンドの構成ではグランドに結合され得る）。この例では、８倍の第２の抵抗６１４ａは、１つの（１２Ｒx）抵抗器を含む。８倍の第２の抵抗６１４ａは、オペアンプ仮想接地６５４ａに結合することができる。高基準電圧６１８ａを８倍のＴ型ネットワーク６１０ａに印加するために、８倍のハイスイッチ６３６ａがアクティブ化され得る。代わりに、低基準電圧６１８ｂを８倍のＴ型ネットワーク６１０ａに印加するために、８倍のロースイッチ６３８ａがアクティブ化され得る。アクティブ化されると、８倍の重み付き抵抗素子６０４ａは、１倍の重み付き抵抗素子のものの約８倍であるオペアンプ仮想接地６５４ａへの電流を寄与し得る。
【００６２】
図６に示した４倍の重み付き抵抗素子６０４ｂは、高基準電圧６１８ａに結合された４倍のハイスイッチ６３６ｂと、低基準電圧６１８ｂに結合された４倍のロースイッチ６３８ｂとを含む。４倍の重み付き抵抗素子６０４ｂは、４倍のＴ型ネットワーク６１０ｂも含む。４倍のＴ型ネットワーク６１０ｂは、４倍の第１の抵抗６１２ｂと、４倍のシャント抵抗６１６ｂと、４倍の第２の抵抗６１４ｂとを含む。４倍の第１の抵抗６１２ｂは、４倍のハイスイッチ６３６ｂ、および４倍のロースイッチ６３８ｂに結合される。この例では、４倍の第１の抵抗６１２ｂは、１つの（１６Ｒx）抵抗器を含む。４倍の第１の抵抗６１２ｂは、４倍のシャント抵抗６１６ｂ、および４倍の第２の抵抗６１４ｂに結合される。この例では、４倍のシャント抵抗６１６ｂは、並列に結合された２つの（８Ｒx）抵抗器を含む。分流器継手６５６ｂは、４倍のシャント抵抗６１６ｂをグランドまたは逆差動信号経路に結合する（たとえば、シャント抵抗６１６ｂは、差動構成では逆の信号経路に、またはシングルエンドの構成ではグランドに結合され得る）。この例では、４倍の第２の抵抗６１４ｂは、１つの（１６Ｒx）抵抗器を含む。４倍の第２の抵抗６１４ｂは、オペアンプ仮想接地６５４ｂに結合することができる。高基準電圧６１８ａを４倍のＴ型ネットワーク６１０ｂに印加するために、４倍のハイスイッチ６３６ｂがアクティブ化され得る。代わりに、低基準電圧６１８ｂを４倍のＴ型ネットワーク６１０ｂに印加するために、４倍のロースイッチ６３８ｂがアクティブ化され得る。アクティブ化されると、４倍の重み付き抵抗素子６０４ｂは、１倍の重み付き抵抗素子のものの約４倍であるオペアンプ仮想接地６５４ｂへの電流を寄与し得る。
【００６３】
図７は、１倍および２倍の重み付き抵抗素子７０４の一例を示す図である。本明細書で開示するシステムおよび方法によれば、デジタルアナログ変換器回路は、複数の重み付き抵抗素子を含む。１倍および２倍の重み付き抵抗素子７０４は、１倍の重み付き抵抗素子と２倍の重み付き抵抗素子とを含むことに留意されたい。１倍の重み付き抵抗素子は、１倍のハイスイッチ７３６ａと、１倍のロースイッチ７３８ａと、１倍の第１の抵抗７１２ａと、シャント抵抗７１６（たとえば、１倍のシャント抵抗および／または２倍のシャント抵抗）と、第２の抵抗７１４（たとえば、１倍の第２の抵抗および／または２倍の第２の抵抗）とを含み得る。２倍の重み付き抵抗素子は、２倍のハイスイッチ７３６ｂと、２倍のロースイッチ７３８ｂと、２倍の第１の抵抗７１２ｂと、シャント抵抗７１６（たとえば、１倍のシャント抵抗および／または２倍のシャント抵抗）と、第２の抵抗７１４（たとえば、１倍の第２の抵抗および／または２倍の第２の抵抗）とを含み得る。したがって、１倍の重み付き抵抗素子および２倍の重み付き抵抗素子は、重複し得る。しかしながら、いくつかの構成では、１倍の重み付き抵抗素子および２倍の重み付き抵抗素子が別々に実装され得ることに留意されたい。
【００６４】
図７に示した１倍および２倍の重み付き抵抗素子７０４は、高基準電圧７１８ａに結合された１倍のハイスイッチ７３６ａと２倍のハイスイッチ７３６ｂとを含む。さらに、１倍および２倍の重み付き抵抗素子７０４は、低基準電圧７１８ｂに結合された１倍のロースイッチ７３８ａと２倍のロースイッチ７３８ｂとを含む。１倍および２倍の重み付き抵抗素子７０４は、１倍および２倍のＴ型ネットワーク７１０も含む。１倍のＴ型ネットワーク７１０は、１倍の第１の抵抗７１２ａと、２倍の第１の抵抗７１２ｂと、シャント抵抗７１６と、第２の抵抗７１４とを含む。１倍の第１の抵抗７１２ａは、１倍のハイスイッチ７３６ａ、および１倍のロースイッチ７３８ａに結合される。この例では、１倍の第１の抵抗７１２ａは、１つの（３２Ｒx）抵抗器を含む。１倍の第１の抵抗７１２ａは、シャント抵抗７１６、および第２の抵抗７１４に結合される。２倍の第１の抵抗７１２ｂは、２倍のハイスイッチ７３６ｂ、および２倍のロースイッチ７３８ｂに結合される。この例では、２倍の第１の抵抗７１２ｂは、１つの（１６Ｒx）抵抗器を含む。２倍の第１の抵抗７１２ｂは、シャント抵抗７１６、および第２の抵抗７１４に結合される。この例では、シャント抵抗７１６は、並列の２つの（８Ｒx）抵抗器を含む。分流器継手７５６は、シャント抵抗７１６をグランドまたは逆差動信号経路に結合する（たとえば、シャント抵抗７１６は、差動構成では逆の信号経路に、またはシングルエンドの構成ではグランドに結合され得る）。この例では、第２の抵抗７１４は、１つの（３２Ｒx）抵抗器を含む。第２の抵抗７１４は、オペアンプ仮想接地７５４に結合することができる。高基準電圧７１８ａを１倍（および２倍）のＴ型ネットワーク７１０に印加するために、１倍のハイスイッチ７３６ａがアクティブ化され得る。代わりに、低基準電圧７１８ｂを１倍（および２倍）のＴ型ネットワーク７１０に印加するために、１倍のロースイッチ７３８ａがアクティブ化され得る。さらに、高基準電圧７１８ａを（１倍および）２倍のＴ型ネットワーク７１０に印加するために、２倍のハイスイッチ７３６ｂがアクティブ化され得る。代わりに、低基準電圧７１８ｂを（１倍および）２倍のＴ型ネットワーク７１０に印加するために、２倍のロースイッチ７３８ｂがアクティブ化され得る。アクティブにされると、１倍および２倍の重み付き抵抗素子７０４は、１倍および／または２倍の電流寄与をオペアンプ仮想接地７５４に提供することができる。
【００６５】
図８は、デジタルアナログ変換器の素子に重み付けするための既知の手法の例を示す図である。特に、図８は、既知の手法と本明細書で開示するシステムおよび方法によって提供される手法との間の対比のために提供される。
【００６６】
１つの既知の手法では、重み付き抵抗デジタルアナログ変換器は、抵抗器ストリング重み付き素子８５９で実装され得る。この手法では、素子の重み付けは、直列抵抗器ストリングによって達成される。たとえば、基準電圧８６１は、スイッチ８６３に接続されており、これは、直列抵抗ストリングにおける１つまたは複数の抵抗器８６５ａ〜ｎに接続されている。直列抵抗ストリングは、出力継手８６７に接続されている。
【００６７】
この場合、より高い重み付き素子は、より少しの直列抵抗８６５で実装され得、より低い重み付き素子は、より多くの直列抵抗８６５で実装され得る。たとえば、１６倍の重み付き素子８５９は、単一の２４Ｒxの直列抵抗８６５で実装され得る。さらに、１倍の重み付き素子８５９は、１６の２４Ｒxの直列抵抗８６５で実装され得る。
【００６８】
この手法の１つの欠点は、異なる重みが付けられた素子８５９が大きい応答速度差を示し得ることである。これは、抵抗器８６５ａ〜ｎに対応する寄生容量の結果であり得る。たとえば、各抵抗器８６５ａ〜ｎに対応する寄生容量は、グランドと直列抵抗ストリングにおける抵抗器との間に接続されるキャパシタとしてモデル化され得る。抵抗器ストリング重み付き素子８５９における寄生容量は、素子の応答速度を減速する。たとえば、直列抵抗８６５ａ〜ｎの数が増加する（たとえば、素子８５９の重みが低下する）につれて、その抵抗器ストリング重み付き素子８５９のための応答速度は低下する。言い換えれば、重み付き素子抵抗が増加するにつれて、その重み付き素子の応答速度は低下する。図３に関して上記で説明したように、これは、出力グリッチをもたらし得る。特に、異なる重みが付けられた素子の間の速度の変動によって、ノイズフォールディングが生じ得る。
【００６９】
別の手法では、重み付き抵抗デジタルアナログ変換器は、Ｒ−２Ｒ重み付き素子８６９（たとえば、Ｒ−２Ｒラダー）で実装され得る。図８に示した例では、Ｒ−２Ｒ重み付き素子８６９は、１倍の素子８７１ａと、２倍の素子８７１ｂと、４倍の素子８７１ｃと、８倍の素子８７１ｄとを含む。１倍の素子８７１ａは、スイッチ８７３ａと、（１６Ｒx）抵抗器８７５ａとを含む。２倍の素子８７１ｂは、スイッチ８７３ｂと、（１６Ｒx）抵抗器８７５ｂとを含む。４倍の素子８７１ｃは、スイッチ８７３ｃと、（１６Ｒx）抵抗器８７５ｃとを含む。８倍の素子８７１ｄは、スイッチ８７３ｄと、（１６Ｒx）抵抗器８７５ｄとを含む。素子８７１ａ〜ｄは、接続抵抗器８７５ｅ〜ｊとともに接続される。たとえば、２つの並列抵抗器８７５ｅ、８７５ｈは、１倍の素子８７１ａを２倍の素子８７１ｂに接続し、２つの並列抵抗器８７５ｆ、８７５ｉは、２倍の素子８７１ｂを４倍の素子８７１ｃに接続し、２つの並列抵抗器８７５ｇ、８７５ｊは、４倍の素子８７１ｃを８倍の素子８７１ｄに接続する。さらに、１倍の素子８７１ａは、分流器継手８７７を提供するシャント抵抗器８７９に接続されている。さらに、８倍の素子８７１ｄは、出力継手８８３を提供する出力抵抗器８８１に接続されている。Ｒ−２Ｒ手法の他の構成では、単一の抵抗器のみが素子８７１を一緒に接続し得ることに留意されたい。
【００７０】
この手法では、ビットの重みが低減するにつれて、伝搬遅延が増加する。言い換えれば、素子８７１の重みが低減するにつれて、素子８７１の速度は低下する。したがって、異なる重みが付けられた素子８７１は、異なる応答速度を示す。言い換えれば、Ｒ−２Ｒラダーは、入力（たとえば、素子）ごとに、異なる伝搬遅延を示す。たとえば、これは、伝搬遅延Ｔpd1x（１倍の素子８７１ａの伝搬遅延）、Ｔpd2x（２倍の素子８７１ｂの伝搬遅延）、Ｔpd4x（４倍の素子８７１ｃの伝搬遅延）、およびＴpd8x（８倍の素子８７１ｄの伝搬遅延）に関して表され得、この場合、Ｔpd1x＞Ｔpd2x＞Ｔpd4x＞Ｔpd8xである。図３に関して上記で説明したように、これは、出力グリッチをもたらし得る。Ｒ−２Ｒ手法が直列抵抗ストリング手法よりも改良を提供し得るが、適用例によっては、出力グリッチが依然として大きすぎる可能性がある。図８から観察することができるように、直列抵抗ストリング手法およびＲ−２Ｒ手法は、異なる重みが付けられた素子間で応答速度をほぼ等しくすることはない。
【００７１】
他の既知の手法が重み付けしない（たとえば、「等しく重み付きされた」）素子を有するデジタルアナログ変換器を含み得ることに留意されたい。これらの既知の手法は、出力グリッチを低減し得るが、重み付きデジタルアナログ変換器（たとえば、異なる重みが付けられた素子を有する）よりも比較的大きい実装面積を必要とし得る。重み付けしないデジタルアナログ変換器では、単語変換サイズが約５ビットを超えて増加するにつれて、実装面積は非常に急速に増大する。
【００７２】
グリッチを低減するための他の手法では、静的な誤差がダイナミックエレメントマッチングを使用して成形される方法と同様に動的な誤差を成形することが可能であり得る。しかしながら、これらの技法は、複雑であり得、高ビット深度にスケールアップしない場合がある。さらに、重み付き素子の切替えに対する任意の制限は、ダイナミックエレメントマッチングに制限を課し、その効果を低下させる可能性が最も高い。
【００７３】
図９は、本明細書で開示するシステムおよび方法によるデジタルアナログ変換器回路９０２の一例を示す回路図である。特に、デジタルアナログ変換器回路９０２は、３２倍の重み付き抵抗素子９０４ａと、１６倍の重み付き抵抗素子９０４ｂと、８倍の重み付き抵抗素子９０４ｃと、４倍の重み付き抵抗素子９０４ｄと、１倍および２倍の重み付き抵抗素子９０４ｅとを含む。この例では、８倍の重み付き抵抗素子９０４ｃ、４倍の重み付き抵抗素子９０４ｄ、および１倍および２倍の重み付き抵抗素子９０４ｅは、図９に示したように、Ｔ型ネットワークを含む。たとえば、８倍の重み付き抵抗素子９０４ｃは、第１の抵抗器に結合された第１のマルチプレクサを含み、これは、シャント抵抗器、および（たとえば第１の経路において）出力電流Ａ９２２ａに寄与し得る第１の出力ポートを有する第２の抵抗器に結合される。８倍の重み付き抵抗素子９０４ｃは、第３の抵抗器に結合された第２のマルチプレクサも含み、これは、シャント抵抗器、および（たとえば第２の経路において）出力電流Ｂ９２２ｂに寄与し得る第２の出力ポートを有する第４の抵抗器に結合される。
【００７４】
（たとえば、９ビット重み付きデジタルアナログ変換器の）一実装形態では、デジタルアナログ変換器回路９０２は、２つの１倍および２倍の重み付き抵抗素子９０４ｅ（１倍および／または２倍の電流寄与を提供する）と、２つの４倍の重み付き抵抗素子９０４ｄ（４倍の電流寄与を提供する）と、２つの８倍の重み付き抵抗素子９０４ｃ（８倍の電流寄与を提供する）と、４つの１６倍の重み付き抵抗素子９０４ｂ（１６倍の電流寄与を提供する）と、１６の３２倍の重み付き抵抗素子９０４ａ（３２倍の電流寄与を提供する）とを含み得る。
【００７５】
重み付き抵抗素子９０４ａ〜ｅの各々は、低基準電圧９１８ｂおよび高基準電圧９１８ａに結合される。さらに、アクティブ化されると、重み付き抵抗素子９０４ａ〜ｅの各々は、出力電流Ａ９２２ａおよび／または出力電流Ｂ９２２ｂへの電流寄与を提供することができる。重み付き抵抗素子９０４ａ〜ｅは、演算増幅器９６０（たとえばオペアンプ）に結合される。出力電流Ａ９２２ａは、演算増幅器９６０の負端子（たとえば仮想接地）を駆動する。出力電流Ｂ９２２ｂは、演算増幅器９６０の正の端末を駆動する。
【００７６】
３２倍の重み付き抵抗素子９０４ａは、図５に示した３２倍の重み付き抵抗素子５０４ａの一例であり得る。１６倍の重み付き抵抗素子９０４ｂは、図５に示した１６倍の重み付き抵抗素子５０４ｂの一例であり得る。８倍の重み付き抵抗素子９０４ｃは、図６に示した８倍の重み付き抵抗素子６０４ａの一例であり得る。４倍の重み付き抵抗素子９０４ｄは、図６に示した４倍の重み付き抵抗素子６０４ｂの一例であり得る。１倍および２倍の重み付き抵抗素子９０４ｅは、図７に示した１倍および２倍の重み付き抵抗素子７０４の一例であり得る。
【００７７】
図９に示したように、重み付き抵抗素子９０４に含まれるスイッチは、マルチプレクサとして実装され得る。制御信号（図９には図示せず）は、高基準電圧９１８ａおよび／または低基準電圧９１８ｂを重み付き抵抗素子９０４ａ〜ｅのうちのどれにも印加しない、またはそのうちの１つまたは複数に印加するようにマルチプレクサを制御することができる。いくつかの構成では、制御信号は、アナログ信号に変換されるデジタル信号に対応する重み付きサーモメータ符号化とすることができる。重み付き抵抗素子９０４ａ〜ｅは、図９に示したように、差動信号経路を伴って実装され得る。特に、図９は、差動のデジタルアナログ変換器構成を示す。しかしながら、この例では、演算増幅器９６０の出力がシングルエンドであることに留意されたい。
【００７８】
デジタルアナログ変換器回路９０２は、演算増幅器９６０への入力抵抗器（たとえば、可変の入力抵抗器）を形成することができる。演算増幅器９６０は、出力電圧９６２を供給する。出力電圧９６２は、デジタルアナログ変換器回路９０２によって変換されるデジタル信号に対応するアナログ信号を供給することができる。出力電圧９６２は、（可変の）帰還抵抗Ａ９５８ａに結合され得、それは、重み付き抵抗素子９０４ａ〜ｅに結合され得る。重み付き抵抗素子９０４ａ〜ｅは、（たとえば出力電流Ｂ９２２ｂを介して）（可変の）帰還抵抗Ｂ９５８ｂにも結合され得る。帰還抵抗Ｂ９５８ｂは、グランド（たとえばデジタルまたは共通グランド）に結合され得る。
【００７９】
いくつかの構成では、デジタルアナログ変換器回路９０２は、オーディオコーデックの一部として実装され得る。オーディオコーデックでは、各チャネルは、専用のデジタルアナログ変換器を有し得る。追加または代替として、すべての増幅（たとえば、利得）および／または混合は、デジタル領域において実行され得る。いくつかの構成では、デジタルアナログ変換器回路９０２は、上記で説明したように、単位抵抗Ｒxに基づき得る。
【００８０】
デジタルアナログ変換器回路９０２は、左の補助差動入力９６４および右の補助差動入力９６６に随意に結合され得る。左右の補助差動入力回路９６４、９６６は、抵抗器とスイッチとを含み得る。これは、デジタルアナログ変換器回路９０２のバイパスを可能にすることができる。
【００８１】
図１０は、信号経路におけるデジタルアナログ変換器１００２の一例を示すブロック図である。この例では、補間器出力１０６８は、デルタシグマ変調器１０７０に提供される。デルタシグマ変調器１０７０は、出力１０７２をミスマッチシェーパ１０５２に提供する。ミスマッチシェーパ１０５２は、制御信号１０２０（たとえば、重み付きサーモメータ符号化）を（抵抗）デジタルアナログ変換器１００２に供給する。デジタルアナログ変換器１００２は、本明細書で説明するデジタルアナログ変換器回路のうちの１つまたは複数の一例であり得る。
【００８２】
デジタルアナログ変換器１００２は、出力電流１０２２を加算器１０７６に供給し得る。補助のプログラム可能な利得増幅器（ＰＧＡ）出力１０７４は、加算器１０７６に随意に提供され得る。加算器の出力１０７８は、可変利得演算増幅器１０６０（たとえば、電力増幅器（ＰＡ））に供給され得る。演算増幅器１０６０は、出力電圧１０６２を供給し得る。
【００８３】
図１１は、オーディオコーデックの受信データ経路におけるデジタルアナログ変換器１１０２の一例を示すブロック図である。この例では、デジタル信号１１８４は、（可変の）デジタル増幅器１１８６に供給される。デジタル増幅器出力１１８８は、（抵抗）デジタルアナログ変換器１１０２に供給される。デジタルアナログ変換器１１０２は、本明細書で説明するデジタルアナログ変換器回路のうちの１つまたは複数の一例であり得る。デジタルアナログ変換器１１０２は、出力電流１１２２を加算器１１７６に供給し得る。
【００８４】
左の補助信号１１８０ａは、左の補助増幅器１１８２ａに随意に供給され得る。左の補助増幅器１１８２ａの出力１１７４ａは、左の補助差動入力１１６４の差動信号に分割され得る。左の補助差動入力回路１１６４は、加算器１１７６に随意に切り替えられ得る。右の補助信号１１８０ｂは、右の補助増幅器１１８２ｂに随意に供給され得る。右の補助増幅器１１８２ｂの出力１１７４ｂは、右の補助差動入力１１６６の差動信号に分割され得る。右の補助差動入力回路１１６６は、加算器１１７６に随意に切り替えられ得る。加算器の出力１１７８は、可変利得演算増幅器１１６０に供給され得る。演算増幅器１１６０は、出力電圧１１６２を供給し得る。
【００８５】
上述のように、デジタルアナログ変換器１１０２は、オーディオコーデックで実装され得る。オーディオコーデックは、複数のデジタルアナログ変換器を含むことができる。各デジタルアナログ変換器は、１つの増幅器（たとえば、ＰＡ）に専用であり得る。いくつかの構成では、すべての信号増幅（たとえば、利得）および信号ミキシングは、デジタル領域において実行され得る。デジタルアナログ変換器１１０２は、上記で説明したように、１つまたは複数のＴ型ネットワークを含み得る。デジタル利得および信号ミキシングに関して本明細書で説明したように、デジタルアナログ変換器１１０２を有するオーディオコーデックを実装することが有利であり得る。
【００８６】
図１２は、本明細書で開示するシステムおよび方法によるオーディオコーデック１２９２の一構成を示すブロック図である。オーディオコーデック１２９２は、電力管理回路１２９０、アプリケーションプロセッサ１２９４、１つまたは複数のマイクロフォン１２９６ａ〜ｎ、および／または１つまたは複数のスピーカー１２０５ａ〜ｎに結合され得る。いくつかの構成では、オーディオコーデック１２９２は、電子デバイス（たとえば、携帯電話、スマートフォン、オーディオレコーダ、コンピューティングデバイスなど）に実装され得る。オーディオコーデック１２９２は、１つまたは複数の可変増幅器１２９８ａ〜ｎと、１つまたは複数のアナログデジタル変換器１２０１ａ〜ｎと、デジタルプロセッサ１２０３と、１つまたは複数のデジタルアナログ変換器１２０２ａ〜ｎと、１つまたは複数の増幅器１２６０ａ〜ｎ（たとえば、電力増幅器（ＰＡ）、演算増幅器など）とを含み得る。
【００８７】
電力管理回路１２９０は、オーディオコーデック１２９２が機能することを可能にするために、電力（たとえば、１つまたは複数の電圧）をオーディオコーデック１２９２に供給することができる。アプリケーションプロセッサ１２９４は、データ（たとえば、デジタルオーディオ信号）、制御信号、および／またはクロック信号をオーディオコーデック１２９２に供給することができる。オーディオコーデック１２９２は、アプリケーションプロセッサ１２９４にデータ信号を供給することができる。
【００８８】
１つまたは複数のマイクロフォン１２９６ａ〜ｎの例には、ヘッドセットマイクロフォン、雑音消去マイクロフォン、超音波マイクロフォン、イヤホン雑音消去マイクロフォン、スピーカーフォンマイクロフォンなどがある。マイクロフォン１２９６ａ〜ｎのうちの１つまたは複数は、可変利得増幅回路１２９８ａ〜ｎに随意に結合され得る。可変利得増幅回路１２９８ａ〜ｎは、増幅されたオーディオ信号を１つまたは複数のアナログデジタル変換器１２０１ａ〜ｎ（ＡＤＣ）に供給することができ、アナログデジタル変換器は、デジタルオーディオ信号をデジタルプロセッサ１２０３に供給することができる。デジタルプロセッサ１２０３は、１つまたは複数の機能を実行することができる。たとえば、デジタルプロセッサ１２０３は、マイクロフォン１２９６ａ〜ｎおよび／またはアプリケーションプロセッサ１２９４から発信した信号のデジタル増幅（利得）、ミキシング、雑音消去、および／またはフィルタリングなどを実行することができる。
【００８９】
デジタルプロセッサ１２０３は、１つまたは複数のデジタル信号を１つまたは複数のデジタルアナログ変換器１２０２ａ〜ｎに供給することができる。デジタルアナログ変換器１２０２ａ〜ｎのうちの１つまたは複数は、本明細書で説明するデジタルアナログ変換器回路のうちの１つまたは複数の一例であり得る。デジタルアナログ変換器１２０２ａ〜ｎは、それぞれの増幅器１２６０ａ〜ｎを駆動する出力電流１２２２ａ〜ｎを供給することができる。１つまたは複数の増幅器１２６０ａ〜ｎは、出力電圧１２６２ａ〜ｎ（たとえば、アナログ信号）を１つまたは複数のスピーカー１２０５ａ〜ｎに供給することができる。１つまたは複数のスピーカー１２０５ａ〜ｎは、出力電圧（たとえばアナログ信号）を音響信号に変換することができる。
【００９０】
図１３は、重み付き抵抗素子を有するデジタルアナログ変換器回路が実装され得るワイヤレス通信デバイス１３０７の一構成を示すブロック図である。ワイヤレス通信デバイス１３０７は、アプリケーションプロセッサ１３９４を含み得る。アプリケーションプロセッサ１３９４は、一般に、ワイヤレス通信デバイス１３０７上の機能を実行するように命令を処理する（たとえば、プログラムを実行する）。アプリケーションプロセッサ１３９４は、オーディオコーダ／デコーダ（コーデック）１３９２に結合され得る。
【００９１】
オーディオコーデック１３９２は、オーディオ信号を符号化および／または復号するために使用される電子デバイス（たとえば、集積回路）であり得る。オーディオコーデック１３９２は、１つまたは複数のスピーカー１３０９、イヤピース１３１１、出力ジャック１３１３および／または１つまたは複数のマイクロフォン１３１５に結合され得る。スピーカー１３０９は、電気信号または電子信号を音響信号に変換する１つまたは複数の電気音響トランスデューサを含み得る。たとえば、スピーカー１３０９は、音楽を再生し、またはスピーカーフォン会話などを出力するために使用され得る。イヤピース１３１１は、音響信号（たとえば、音声信号）を出力するために使用され得る別のスピーカーまたは電気音響トランスデューサであり得る。出力ジャック１３１３は、ヘッドフォンのようなオーディオを出力するためにワイヤレス通信デバイス１３０７に、他のデバイスを結合するために使用され得る。スピーカー１３０９、イヤピース１３１１および／または出力ジャック１３１３は、一般に、オーディオコーデック１３９２からオーディオ信号を出力するために使用され得る。１つまたは複数のマイクロフォン１３１５は、音響信号（ユーザのボイスなど）を、オーディオコーデック１３９２に与えられる電気または電子信号に変換する音響電気トランスデューサであり得る。
【００９２】
オーディオコーデック１３９２は、１つまたは複数のデジタルアナログ変換器回路１３０２を含み得る。デジタルアナログ変換器回路１３０２のうちの１つまたは複数は、本明細書で説明するデジタルアナログ変換器回路１０２、４０２、９０２およびデジタルアナログ変換器１００２、１１０２、１２０２のうちの１つまたは複数の例とすることができる。
【００９３】
アプリケーションプロセッサ１３９４はまた、電力管理回路１３９０に結合され得る。電力管理回路１３９０の一例は電力管理集積回路（ＰＭＩＣ）であり、電力管理集積回路は、ワイヤレス通信デバイス１３０７の電力消費を管理するために使用され得る。電力管理回路１３９０はバッテリー１３２３に結合され得る。バッテリー１３２３は、一般に、ワイヤレス通信デバイス１３０７に電力を提供することができる。機能するために電力を要求するワイヤレス通信デバイス１３０７内に含まれる構成要素のうちの１つまたは複数がバッテリー１３２３および／または電力管理回路１３９０に（たとえば、直接的におよび／または間接的に）結合され得ることに留意されたい。
【００９４】
アプリケーションプロセッサ１３９４は、入力を受け取るための１つまたは複数の入力デバイス１３２５に結合され得る。入力デバイス１３２５の例には、赤外線センサ、画像センサ、加速度計、タッチセンサ、キーパッドなどがある。入力デバイス１３２５は、ワイヤレス通信デバイス１３０７とのユーザ対話を可能にし得る。アプリケーションプロセッサ１３９４はまた、１つまたは複数の出力デバイス１３２７に結合され得る。出力デバイス１３２７の例には、プリンタ、プロジェクタ、スクリーン、触覚デバイスなどがある。出力デバイス１３２７は、ワイヤレス通信デバイス１３０７が、ユーザにより受け取られ得る出力を生成することを可能にし得る。
【００９５】
アプリケーションプロセッサ１３９４は、アプリケーションメモリ１３２９に結合され得る。アプリケーションメモリ１３２９は、電子情報を記憶することが可能な任意の電子デバイスであり得る。アプリケーションメモリ１３２９の例には、ダブルデータレートシンクロナスダイナミックランダムアクセスメモリ（ＤＤＲＡＭ）、シンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）、フラッシュメモリなどがある。アプリケーションメモリ１３２９は、アプリケーションプロセッサ１３９４のための記憶装置を提供することができる。たとえば、アプリケーションメモリ１３２９は、アプリケーションプロセッサ１３９４上で実行されるプログラムの機能のためのデータおよび／または命令を記憶し得る。
【００９６】
アプリケーションプロセッサ１３９４はディスプレイコントローラ１３３１に結合されてよく、ディスプレイコントローラ１３３１はディスプレイ１３３３に結合されてよい。ディスプレイコントローラ１３３１は、ディスプレイ１３３３上に画像を生成するために使用されるハードウェアブロックであり得る。たとえば、ディスプレイコントローラ１３３１は、アプリケーションプロセッサ１３９４からの命令および／またはデータを、ディスプレイ１３３３上に提示され得る画像に変換し得る。ディスプレイ１３３３の例には、液晶ディスプレイ（ＬＣＤ）パネル、発光ダイオード（ＬＥＤ）パネル、陰極線管（ＣＲＴ）ディスプレイ、プラズマディスプレイなどがある。
【００９７】
アプリケーションプロセッサ１３９４は、ベースバンドプロセッサ１３１７に結合され得る。ベースバンドプロセッサ１３１７は、一般に、通信信号を処理する。たとえば、ベースバンドプロセッサ１３１７は、受信信号を復調および／または復号し得る。加えて、または代替的に、ベースバンドプロセッサ１３１７は、送信に備えて信号を符号化および／または変調し得る。
【００９８】
ベースバンドプロセッサ１３１７は、ベースバンドメモリ１３３５に結合され得る。ベースバンドメモリ１３３５は、ＳＤＲＡＭ、ＤＤＲＡＭ、フラッシュメモリなど、電子情報を記憶することが可能な任意の電子デバイスであり得る。ベースバンドプロセッサ１３１７は、ベースバンドメモリ１３３５から情報（たとえば、命令および／またはデータ）を読み取ること、および／またはベースバンドメモリ１３３５に情報を書き込むことができる。加えて、または代替的に、ベースバンドプロセッサ１３１７は、通信動作を実行するために、ベースバンドメモリ１３３５に記憶された命令および／またはデータを使用し得る。
【００９９】
ベースバンドプロセッサ１３１７は、高周波（ＲＦ）送受信機１３１９に結合され得る。ＲＦ送受信機１３１９は、電力増幅器１３２１と１つまたは複数のアンテナ１３８５とに結合され得る。ＲＦ送受信機１３１９は、高周波信号を送信および／または受信し得る。たとえば、ＲＦ送受信機１３１９は、電力増幅器１３２１と１つまたは複数のアンテナ１３８５とを使用してＲＦ信号を送信し得る。ＲＦ送受信機１３１９はまた、１つまたは複数のアンテナ１３８５を使用してＲＦ信号を受信し得る。ワイヤレス通信デバイス１３０７の例には、携帯電話、スマートフォン、ラップトップコンピュータ、携帯情報端末（ＰＤＡ）、オーディオプレーヤ、ワイヤレスモデム、およびゲームシステムなどがある。
【０１００】
図１４は、電子デバイス１４３７において利用され得る様々なコンポーネントを示す。示されるコンポーネントは、同じ物理的構造物内に配置されてよく、または別個のハウジングもしくは構造物中に配置されてよい。電子デバイス１４３７は、上で説明されたデジタルアナログ変換器回路１０２、４０２、９０２およびデジタルアナログ変換器１００２、１１０２、１２０２のうちの１つまたは複数によって実装され得る。たとえば、上で説明されたデジタルアナログ変換器回路１０２、４０２、９０２およびデジタルアナログ変換器１００２、１１０２、１２０２のうちの１つまたは複数は、電子デバイス１４３７において実装され得る。
【０１０１】
電子デバイス１４３７はプロセッサ１４４５を含む。プロセッサ１４４５は、汎用シングルまたはマルチチップマイクロプロセッサ（たとえば、ＡＲＭ）、専用マイクロプロセッサ（たとえば、デジタル信号プロセッサ（ＤＳＰ））、マイクロコントローラ、プログラマブルゲートアレイなどであり得る。プロセッサ１４４５は中央処理ユニット（ＣＰＵ）と呼ばれることがある。図１４の電子デバイス１４３７には単一のプロセッサ１４４５のみを示しているが、代替構成では、プロセッサの組合せ（たとえば、ＡＲＭおよびＤＳＰ）が使用され得る。
【０１０２】
電子デバイス１４３７はまた、プロセッサ１４４５と電子通信しているメモリ１４３９を含む。すなわち、プロセッサ１４４５は、メモリ１４３９から情報を読み取ること、および／またはメモリ１４３９に情報を書き込むことができる。メモリ１４３９は、電子情報を記憶することが可能な任意の電子コンポーネントであり得る。メモリ１４３９は、ランダムアクセスメモリ（ＲＡＭ）、読取り専用メモリ（ＲＯＭ）、磁気ディスク記憶媒体、光記憶媒体、ＲＡＭ中のフラッシュメモリデバイス、プロセッサとともに含まれるオンボードメモリ、プログラマブル読取り専用メモリ（ＰＲＯＭ）、消去可能プログラマブル読取り専用メモリ（ＥＰＲＯＭ）、電気的消去可能ＰＲＯＭ（ＥＥＰＲＯＭ）、レジスタなど、およびそれらの組合せであり得る。
【０１０３】
データ１４４３ａおよび命令１４４１ａがメモリ１４３９に記憶され得る。命令１４４１ａは、１つまたは複数のプログラム、ルーチン、サブルーチン、関数、プロシージャなどを含み得る。命令１４４１ａは、単一のコンピュータ可読ステートメントまたは多くのコンピュータ可読ステートメントを含み得る。命令１４４１ａは、上記で説明した方法２００を実装するために、プロセッサ１４４５によって実行可能であり得る。命令１４４１ａを実行することは、メモリ１４３９に記憶されたデータ１４４３ａの使用を含み得る。図１４は、プロセッサ１４４５にロードされているいくつかの命令１４４１ｂとデータ１４４３ｂとを示す。
【０１０４】
電子デバイス１４３７はまた、他の電子デバイスと通信するための１つまたは複数の通信インターフェース１４４９を含み得る。通信インターフェース１４４９は、有線通信技術、ワイヤレス通信技術、またはその両方に基づき得る。様々なタイプの通信インターフェース１４４９の例には、シリアルポート、パラレルポート、ユニバーサルシリアルバス（ＵＳＢ）、イーサネット（登録商標）アダプター、ＩＥＥＥ１３９４バスインターフェース、小型コンピュータシステムインターフェース（ＳＣＳＩ）バスインターフェース、赤外線（ＩＲ）通信ポート、Ｂｌｕｅｔｏｏｔｈ（登録商標）ワイヤレス通信アダプターなどがある。いくつかの構成では、電子デバイス１４３７は、他のデバイスとワイヤレスで通信するための１つまたは複数のアンテナ、送信機および／または受信機（図１４に図示せず）をさらに含み得る。
【０１０５】
電子デバイス１４３７はまた、１つまたは複数の入力デバイス１４５１と、１つまたは複数の出力デバイス１４５３とを含み得る。様々な種類の入力デバイス１４５１の例には、キーボード、マウス、マイクロフォン、遠隔制御デバイス、ボタン、ジョイスティック、トラックボール、タッチパッド、ライトペンなどがある。様々な種類の出力デバイス１４５３の例には、スピーカー、プリンタなどがある。電子デバイス１４３７中に典型的に含まれ得る１つの特定のタイプの出力デバイス１４５３は、ディスプレイデバイス１４５５である。本明細書で開示される構成とともに使用されるディスプレイデバイス１４５５は、陰極線管（ＣＲＴ）、液晶ディスプレイ（ＬＣＤ）、発光ダイオード（ＬＥＤ）、ガスプラズマ、エレクトロルミネセンスなどのような、任意の好適な画像投影技術を利用し得る。ディスプレイコントローラ１４５７はまた、メモリ１４３９に記憶されたデータをディスプレイデバイス１４５５上に示されるテキスト、グラフィック、および／または動画に（適宜）変換するために設けられ得る。
【０１０６】
電子デバイス１４３７の様々なコンポーネントは、電力バス、制御信号バス、ステータス信号バス、データバスなどを含み得る、１つまたは複数のバスによって互いに結合され得る。簡単のために、図１４では様々なバスはバスシステム１４４７として示される。図１４は、電子デバイス１４３７の１つの可能な構成しか示していないことに留意されたい。様々な他のアーキテクチャおよびコンポーネントも利用され得る。
【０１０７】
上記の説明では、様々な用語とともに参照番号を時々使用した。用語が参照番号とともに使用されている場合、これは、図のうちの１つまたは複数に示された特定の要素を指すものとされ得る。用語が参照番号なしに使用されている場合、これは、概して特定の図に限定されない用語を指すものとされ得る。
【０１０８】
「判断」という用語は、多種多様なアクションを包含し、したがって、「判断」は、計算、算出、処理、導出、調査、ルックアップ（たとえば、テーブル、データベースまたは別のデータ構造でのルックアップ）、確認などを含むことができる。また、「判断」は、受信（たとえば、情報を受信すること）、アクセス（たとえば、メモリ中のデータにアクセスすること）などを含むことができる。また、「判断」は、解決、選択、選定、確立などを含むことができる。
【０１０９】
「に基づいて」という句は、別段に明示されていない限り、「のみに基づいて」を意味しない。言い換えれば、「に基づいて」という句は、「のみに基づいて」と「に少なくとも基づいて」の両方を表す。
【０１１０】
本明細書で説明された機能は、１つまたは複数の命令としてプロセッサ可読媒体またはコンピュータ可読媒体上に記憶され得る。「コンピュータ可読媒体」という用語は、コンピュータまたはプロセッサによってアクセスされ得る任意の利用可能な媒体を指す。限定ではなく例として、そのような媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリ、ＣＤ−ＲＯＭもしくは他の光ディスクストレージ、磁気ディスクストレージもしくは他の磁気ストレージデバイス、または、命令またはデータ構造の形態の所望のプログラムコードを記憶するために使用されコンピュータによってアクセスされ得る、任意の他の媒体を備え得る。本明細書で使用されるディスク（disk）およびディスク（disc）は、コンパクトディスク（disc）（ＣＤ）、レーザディスク（disc）、光ディスク（disc）、デジタル多用途ディスク（disc）（ＤＶＤ）、フロッピー（登録商標）ディスク（disk）、およびブルーレイ（登録商標）ディスク（disc）を含み、ディスク（disk）は、通常、データを磁気的に再生し、ディスク（disc）は、データをレーザで光学的に再生する。コンピュータ可読媒体は有形で非一時的であり得ることに留意されたい。「コンピュータプログラム製品」という用語は、コンピューティングデバイスまたはプロセッサによって実行、処理または計算され得るコードまたは命令（たとえば、「プログラム」）と組み合わせたコンピューティングデバイスまたはプロセッサを指す。本明細書で使用する「コード」という用語は、コンピューティングデバイスまたはプロセッサによって実行可能であるソフトウェア、命令、コードまたはデータを指すことがある。
【０１１１】
ソフトウェアまたは命令はまた、伝送媒体を介して送信され得る。たとえば、ソフトウェアが、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者回線（ＤＳＬ）、または赤外線、無線、およびマイクロ波などのワイヤレス技術を使用して、ウェブサイト、サーバ、または他のリモートソースから送信される場合、同軸ケーブル、光ファイバケーブル、ツイストペア、ＤＳＬ、または赤外線、無線、およびマイクロ波などのワイヤレス技術は、送信媒体の定義に含まれる。
【０１１２】
本明細書で開示する方法は、説明した方法を達成するための１つまたは複数のステップまたはアクションを備える。本方法のステップおよび／またはアクションは、特許請求の範囲から逸脱することなく互いに交換され得る。言い換えれば、説明されている方法の適切な動作のためにステップまたは動作の特定の順序が必要とされない限り、特定のステップおよび／または動作の順序および／または使用は、特許請求の範囲から逸脱することなく修正され得る。
【０１１３】
特許請求の範囲は、上記に示した厳密な構成および構成要素に限定されないことを理解されたい。特許請求の範囲から逸脱することなく、本明細書で説明したシステム、方法、および装置の構成、動作および詳細において、様々な修正、変更および変形が行われ得る。
【０１１４】
特許請求の範囲に記載されるものは、以下の通りである。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］  複数の重み付き抵抗素子を備え、第１の重み付き抵抗素子が、
基準電圧に結合されたスイッチと、
前記スイッチに結合されたＴ型ネットワークであり、前記第１の重み付き抵抗素子の第１の応答速度を、異なる重みが付けられた抵抗素子の応答速度とほぼ等しくする、Ｔ型ネットワークと
を備える、デジタルアナログ変換器回路。
［Ｃ２］  前記Ｔ型ネットワークが、
前記スイッチに結合された第１の抵抗と、
前記第１の抵抗に結合された第２の抵抗と、
前記第１の抵抗と前記第２の抵抗とに結合されたシャント抵抗と
を備える、Ｃ１に記載のデジタルアナログ変換器回路。
［Ｃ３］  前記Ｔ型ネットワークが、
前記シャント抵抗に結合された第３の抵抗と、
前記第３の抵抗と前記シャント抵抗とに結合された第４の抵抗と
をさらに備える、Ｃ２に記載のデジタルアナログ変換器回路。
［Ｃ４］  前記スイッチが第１のハイスイッチであり、前記基準電圧が高基準電圧であり、前記第１の重み付き抵抗素子が、
低基準電圧と前記第１の抵抗とに結合された第１のロースイッチと、
前記高基準電圧と前記第３の抵抗とに結合された第２のハイスイッチと、
前記低基準電圧と前記第３の抵抗とに結合された第２のロースイッチと
をさらに備える、Ｃ３に記載のデジタルアナログ変換器回路。
［Ｃ５］  前記複数の重み付き抵抗素子が、
３２倍の重み付き抵抗素子と、
１６倍の重み付き抵抗素子と、
８倍の重み付き抵抗素子と、
４倍の重み付き抵抗素子と、
２倍の重み付き抵抗素子と、
１倍の重み付き抵抗素子と
を備える、Ｃ１に記載のデジタルアナログ変換器回路。
［Ｃ６］  Ｒxが単位抵抗であり、前記３２倍の重み付き抵抗素子が、並列の２つの２４Ｒx抵抗器を備える３２倍の第１の抵抗を備え、前記１６倍の重み付き抵抗素子が、１つの２４Ｒx抵抗器を備える１６倍の第１の抵抗を含む、Ｃ５に記載のデジタルアナログ変換器回路。
［Ｃ７］  Ｒxが単位抵抗であり、前記８倍の重み付き抵抗素子が、
１つの１２Ｒx抵抗器を備える８倍の第１の抵抗と、
並列の２つの１２Ｒx抵抗器を備える８倍のシャント抵抗と、
１つの１２Ｒx抵抗器を備える８倍の第２の抵抗と
を備える、Ｃ５に記載のデジタルアナログ変換器回路。
［Ｃ８］  Ｒxが単位抵抗であり、前記４倍の重み付き抵抗素子が、
１つの１６Ｒx抵抗器を備える４倍の第１の抵抗と、
並列の２つの８Ｒx抵抗器を備える４倍のシャント抵抗と、
１つの１６Ｒx抵抗器を備える４倍の第２の抵抗と
を備える、Ｃ５に記載のデジタルアナログ変換器回路。
［Ｃ９］  Ｒxが単位抵抗であり、前記２倍の重み付き抵抗素子が、
１つの１６Ｒx抵抗器を備える２倍の第１の抵抗と、
並列の２つの８Ｒx抵抗器を備える２倍のシャント抵抗と、
１つの３２Ｒx抵抗器を備える２倍の第２の抵抗と
を備える、Ｃ５に記載のデジタルアナログ変換器回路。
［Ｃ１０］  Ｒxが単位抵抗であり、前記１倍の重み付き抵抗素子が、
１つの３２Ｒx抵抗器を備える１倍の第１の抵抗と、
並列の２つの８Ｒx抵抗器を備える１倍のシャント抵抗と、
１つの３２Ｒx抵抗器を備える１倍の第２の抵抗と
を備える、Ｃ５に記載のデジタルアナログ変換器回路。
［Ｃ１１］  前記複数の重み付き抵抗素子の各々がミスマッチシェーパに結合される、Ｃ１に記載のデジタルアナログ変換器回路。
［Ｃ１２］  前記ミスマッチシェーパがデルタシグマ変調器に結合される、Ｃ１１に記載のデジタルアナログ変換器回路。
［Ｃ１３］  前記重み付き抵抗素子がＲ−２Ｒラダーに配置されない、Ｃ１に記載のデジタルアナログ変換器回路。
［Ｃ１４］  前記デジタルアナログ変換器回路がオーディオコーデックにおいて実装される、Ｃ１に記載のデジタルアナログ変換器回路。
［Ｃ１５］  前記デジタルアナログ変換器回路がワイヤレス通信デバイスにおいて実装される、Ｃ１に記載のデジタルアナログ変換器回路。
［Ｃ１６］  デジタルアナログ変換器回路においてデジタル信号をアナログ信号に変換するための方法であって、
基準電圧を複数の重み付き抵抗素子に供給することであり、第１の重み付き抵抗素子が前記基準電圧とＴ型ネットワークとに結合されたスイッチを備えることと、
前記基準電圧を前記Ｔ型ネットワークに印加することであり、前記Ｔ型ネットワークが、前記第１の重み付き抵抗素子の第１の応答速度を、異なる重みが付けられた抵抗素子の応答速度とほぼ等しくすることと、
出力電流を供給することと
を備える方法。
［Ｃ１７］  前記Ｔ型ネットワークが、
前記スイッチに結合された第１の抵抗と、
前記第１の抵抗に結合された第２の抵抗と、
前記第１の抵抗と前記第２の抵抗とに結合されたシャント抵抗と
を備える、Ｃ１６に記載の方法。
［Ｃ１８］  前記Ｔ型ネットワークが、
前記シャント抵抗に結合された第３の抵抗と、
前記第３の抵抗と前記シャント抵抗と結合された第４の抵抗と
をさらに備える、Ｃ１７に記載の方法。
［Ｃ１９］  前記スイッチが第１のハイスイッチであり、前記基準電圧が高基準電圧であり、前記第１の重み付き抵抗素子が、
低基準電圧と前記第１の抵抗とに結合された第１のロースイッチと、
前記高基準電圧と前記第３の抵抗とに結合された第２のハイスイッチと、
前記低基準電圧と前記第３の抵抗とに結合された第２のロースイッチと
をさらに備える、Ｃ１８に記載の方法。
［Ｃ２０］  前記複数の重み付き抵抗素子が、
３２倍の重み付き抵抗素子と、
１６倍の重み付き抵抗素子と、
８倍の重み付き抵抗素子と、
４倍の重み付き抵抗素子と、
２倍の重み付き抵抗素子と、
１倍の重み付き抵抗素子と
を備える、Ｃ１６に記載の方法。
［Ｃ２１］  Ｒxが単位抵抗であり、前記３２倍の重み付き抵抗素子が、並列の２つの２４Ｒx抵抗器を備える３２倍の第１の抵抗を備え、前記１６倍の重み付き抵抗素子が、１つの２４Ｒx抵抗器を備える１６倍の第１の抵抗を含む、Ｃ２０に記載の方法。
［Ｃ２２］  Ｒxが単位抵抗であり、前記８倍の重み付き抵抗素子が、
１つの１２Ｒx抵抗器を備える８倍の第１の抵抗と、
並列の２つの１２Ｒx抵抗器を備える８倍のシャント抵抗と、
１つの１２Ｒx抵抗器を備える８倍の第２の抵抗と
を備える、Ｃ２０に記載の方法。
［Ｃ２３］  Ｒxが単位抵抗であり、前記４倍の重み付き抵抗素子が、
１つの１６Ｒx抵抗器を備える４倍の第１の抵抗と、
並列の２つの８Ｒx抵抗器を備える４倍のシャント抵抗と、
１つの１６Ｒx抵抗器を備える４倍の第２の抵抗と
を備える、Ｃ２０に記載の方法。
［Ｃ２４］  Ｒxが単位抵抗であり、前記２倍の重み付き抵抗素子が、
１つの１６Ｒx抵抗器を備える２倍の第１の抵抗と、
並列の２つの８Ｒx抵抗器を備える２倍のシャント抵抗と、
１つの３２Ｒx抵抗器を備える２倍の第２の抵抗と
を備える、Ｃ２０に記載の方法。
［Ｃ２５］  Ｒxが単位抵抗であり、前記１倍の重み付き抵抗素子が、
１つの３２Ｒx抵抗器を備える１倍の第１の抵抗と、
並列の２つの８Ｒx抵抗器を備える１倍のシャント抵抗と、
１つの３２Ｒx抵抗器を備える１倍の第２の抵抗と
を備える、Ｃ２０に記載の方法。
［Ｃ２６］  前記複数の重み付き抵抗素子の各々がミスマッチシェーパに結合される、Ｃ１６に記載の方法。
［Ｃ２７］  前記ミスマッチシェーパがデルタシグマ変調器に結合される、Ｃ２６に記載の方法。
［Ｃ２８］  前記重み付き抵抗素子がＲ−２Ｒラダーに配置されない、Ｃ１６に記載の方法。
［Ｃ２９］  前記デジタルアナログ変換器回路がオーディオコーデックにおいて実装される、Ｃ１６に記載の方法。
［Ｃ３０］  前記デジタルアナログ変換器回路がワイヤレス通信デバイスにおいて実装される、Ｃ１６に記載の方法。
［Ｃ３１］  命令を有する非一時的有形コンピュータ可読媒体を備える、デジタル信号をアナログ信号に変換するためのコンピュータプログラム製品であって、前記命令が、
デジタルアナログ変換器に、基準電圧を複数の重み付き抵抗素子に供給させるためのコードであり、第１の重み付き抵抗素子が前記基準電圧とＴ型ネットワークとに結合されたスイッチを備える、コードと、
前記デジタルアナログ変換器に、前記基準電圧を前記Ｔ型ネットワークに印加させるためのコードであり、前記Ｔ型ネットワークが、前記第１の重み付き抵抗素子の第１の応答速度を、異なる重みが付けられた抵抗素子の応答速度とほぼ等しくする、コードと、
前記デジタルアナログ変換器に、出力電流を供給させるためのコードと
を備える、コンピュータプログラム製品。
［Ｃ３２］  前記Ｔ型ネットワークが、
前記スイッチに結合された第１の抵抗と、
前記第１の抵抗に結合された第２の抵抗と、
前記第１の抵抗と前記第２の抵抗とに結合されたシャント抵抗と
を備える、Ｃ３１に記載のコンピュータプログラム製品。
［Ｃ３３］  前記Ｔ型ネットワークが、
前記シャント抵抗に結合された第３の抵抗と、
前記第３の抵抗と前記シャント抵抗とに結合された第４の抵抗と
をさらに備える、Ｃ３２に記載のコンピュータプログラム製品。
［Ｃ３４］  前記スイッチが第１のハイスイッチであり、前記基準電圧が高基準電圧であり、前記第１の重み付き抵抗素子が、
低基準電圧と前記第１の抵抗とに結合された第１のロースイッチと、
前記高基準電圧と前記第３の抵抗とに結合された第２のハイスイッチと、
前記低基準電圧と前記第３の抵抗とに結合された第２のロースイッチと
をさらに備える、Ｃ３３に記載のコンピュータプログラム製品。
［Ｃ３５］  前記複数の重み付き抵抗素子の各々がミスマッチシェーパに結合される、Ｃ３１に記載のコンピュータプログラム製品。
［Ｃ３６］  デジタル信号をアナログ信号に変換するための装置であって、
基準電圧を複数の重み付き抵抗素子に供給するための手段であり、第１の重み付き抵抗素子が前記基準電圧とＴ型ネットワークとに結合された切替えのための手段を備える、手段と、
前記基準電圧を前記Ｔ型ネットワークに印加するための手段であり、前記Ｔ型ネットワークが、前記第１の重み付き抵抗素子の第１の応答速度を、異なる重みが付けられた抵抗素子の応答速度とほぼ等しくするための手段を備える、手段と、
出力電流を供給するための手段と
を備える装置。
［Ｃ３７］  前記第１の重み付き抵抗素子の第１の応答速度を、異なる重みが付けられた抵抗素子の応答速度とほぼ等しくするための前記手段が、
切替えのための前記手段に結合された第１の抵抗と、
前記第１の抵抗に結合された第２の抵抗と、
前記第１の抵抗と前記第２の抵抗とに結合されたシャント抵抗と
を備える、Ｃ３６に記載の装置。
［Ｃ３８］  前記第１の重み付き抵抗素子の第１の応答速度を、異なる重みが付けられた抵抗素子の応答速度とほぼ等しくするための前記手段が、
前記シャント抵抗に結合された第３の抵抗と、
前記第３の抵抗と前記シャント抵抗とに結合された第４の抵抗と
をさらに備える、Ｃ３７に記載の装置。
［Ｃ３９］  切替えのための前記手段が第１のハイスイッチであり、前記基準電圧が高基準電圧であり、前記第１の重み付き抵抗素子が、
低基準電圧と前記第１の抵抗とに結合された第１のロースイッチと、
前記高基準電圧と前記第３の抵抗とに結合された第２のハイスイッチと、
前記低基準電圧と前記第３の抵抗とに結合された第２のロースイッチと
をさらに備える、Ｃ３８に記載の装置。
［Ｃ４０］  前記複数の重み付き抵抗素子の各々がミスマッチシェーパに結合される、Ｃ３６に記載の装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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