(57)【特許請求の範囲】
【請求項１】
シリコン基板の主面に、少なくともＬＯＣＯＳ酸化膜を含む酸化膜を形成する工程と、
前記シリコン基板の前記主面の側に、ソース及びゲートが形成される領域であるソース・ゲート形成領域とドレインが形成される領域であるドレイン形成領域とを形成する工程と、
前記ＬＯＣＯＳ酸化膜と前記シリコン基板とを部分的にエッチングして、前記ＬＯＣＯＳ酸化膜を貫通し、前記シリコン基板内に達するトレンチを形成する工程と、
前記トレンチの内壁を酸化してトレンチ酸化膜を形成する工程と、
レジストを形成し、該レジストをマスクとして、前記シリコン基板の前記主面の側の前記ソース・ゲート形成領域と前記ドレイン形成領域との間の領域に、前記トレンチが形成された領域を通してイオン注入を行ってイオン注入層を形成する工程と、
前記ＬＯＣＯＳ酸化膜上及び前記ソース・ゲート形成領域上を部分的に覆うようにゲート電極を形成する工程と
を有し、
前記イオン注入層の前記ゲート電極側の端部と前記ゲート電極の前記イオン注入層側の端部とが、前記主面に平行な方向に重なる領域を持たないように、前記各工程を実行する
ことを特徴とする半導体装置の製造方法。
【請求項２】
前記ゲート電極は、前記トレンチから離れた領域に形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記トレンチ内に埋込みポリシリコン層を形成する工程をさらに有することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記ゲート電極は、ポリシリコン電極であることを特徴とする請求項１から３までのいずれか１項に記載の半導体装置の製造方法。
【請求項５】
シリコン基板の主面に、少なくともＬＯＣＯＳ酸化膜を含む酸化膜を形成する工程と、
前記シリコン基板の前記主面の側に、ソース及びゲートが形成される領域であるソース・ゲート形成領域とドレインが形成される領域であるドレイン形成領域とを形成する工程と、
前記ＬＯＣＯＳ酸化膜上及び前記ソース・ゲート形成領域上を部分的に覆うようにゲート電極としての第１電極を形成し、前記ＬＯＣＯＳ酸化膜上及び前記ドレイン形成領域上を部分的に覆うように第２電極を形成する工程と、
レジストを形成し、該レジスト及び前記第１及び第２電極をマスクとして、前記ＬＯＣＯＳ酸化膜の前記第１及び第２電極で覆われていない部分を除去する工程と、
前記レジストをマスクとして、前記シリコン基板の前記主面の側の前記ソース・ゲート形成領域と前記ドレイン形成領域との間の領域に、前記ＬＯＣＯＳ酸化膜の前記第１及び第２電極で覆われていない部分を除去することで形成された領域を通してイオン注入を行ってイオン注入層を形成する工程と
を有し、
前記イオン注入層の前記ゲート電極側の端部と前記ゲート電極の前記イオン注入層側の端部とが、前記主面に平行な方向に重なる領域を持たないように、前記各工程を実行する
ことを特徴とする半導体装置の製造方法。
【請求項６】
前記第１及び第２電極は、ポリシリコン電極であることを特徴とする請求項５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
従来の高耐圧デバイス（例えば、高耐圧ＭＯＳトランジスタ）の製造方法では、例えば、図１（Ａ）に示されるように、シリコン（Ｓｉ）基板１１の主面側に、酸化膜１２（ＬＯＣＯＳ酸化膜１２ａ，１２ｂを含む）、ソース・ゲート（Ｓｏｕｒｃｅ／Ｇａｔｅ）形成領域１３ａ、及びドレイン（Ｄｒａｉｎ）形成領域１３ｂを形成する。
【０００３】
次に、図１（Ｂ）に示されるように、公知技術であるホトリソグラフィ技術及びイオンインプランテーション（イオン注入）技術を用いて、ＬＯＣＯＳ酸化膜１２ｂ上に開口部１４ａが形成されるように、Ｐ型イオンインプランテーションのためのレジスト（イオン注入用レジスト）１４を形成する。次に、レジスト１４をマスクとして用いて、Ｐ型イオン１５ａの注入を行い、ＬＯＣＯＳ酸化膜１２ｂの直下に、Ｐ型イオン注入層（Ｐ型インプラ層）１５を形成する。
【０００４】
次に、図１（Ｃ）に示されるように、公知技術であるＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）技術、ホトリソグラフィ技術及びエッチング技術を用いて、ＬＯＣＯＳ酸化膜１２ｂ上に、ゲート電極としてのポリシリコン（ＰｏｌｙＳｉ）電極１６を形成する。ポリシリコン電極１６は、ソース・ゲート形成領域１３ａ上及びＬＯＣＯＳ酸化膜１２ｂ上を部分的に覆うに形成する。ポリシリコン電極１６の端部（図１（Ｃ）における右端）１６ａとレジスト１４の端部（図１（Ｂ）における開口部１４ａに面する端部）１４ｂは、製造用図面の作図工程において同一線上に描かれるが、ホトリソグラフィプロセスにおけるレイヤ間の重ね合わせのズレ（ホトリソグラフィにおける合せズレ）により、ポリシリコン電極１６とＰ型イオン注入層１５とが主面に平行な水平方向に重なり合う部分を持つ、すなわち、オーバーラップ領域１７が形成される。
【０００５】
しかし、上記従来の製造方法では、以下の（１）〜（５）に示すような問題があった。
（１）  Ｐ型イオン注入層１５とポリシリコン電極１６のオーバーラップ領域１７が形成されることにより、ポリシリコン電極１６に印加される電位が、Ｐ型イオン注入層１５に作用し、図２に示されるようなＢＶｓｄ（ソース／ドレイン間）耐圧特性におけるウォークアウト現象が発生するという問題がある。ここで、ウォークアウト現象とは、１回目（１ｓｔ）の測定では、ＢＶｓｄ特性は不安定であるが、２回目以降（繰り返し再測定）（２ｎｄ）では、正常な特性を示す現象である。
【０００６】
（２）  作図工程において、Ｐ型イオン注入層１５とポリシリコン電極１６がオーバーラップしないようにホトリソグラフィ合せ規格を設定すると、Ｐ型イオン注入層１５の幅が小さくなり、ＢＶｓｄ耐圧の低下、オン抵抗が増大するなどの問題が生じる。
【０００７】
（３）  作図工程において、Ｐ型イオン注入層１５とポリシリコン電極１６がオーバーラップしないようにホトリソグラフィ合せ規格を設定すると、素子サイズが大きくなり、さらには、オン抵抗が増大するなどの問題が生じる。
【０００８】
（４）  Ｐ型イオン注入層１５とポリシリコン電極１６の形成時のホトリソグラフィ合せ精度は、ＢＶｓｄ特性変動に対する感度が高いため、製造工程において、ホトリソグラフィ合せ規格を極めてゼロに近い値にするように、厳格な工程管理が必要になるという問題がある。
【０００９】
（５）  イオン注入は、ＬＯＣＯＳ酸化膜１２ｂを貫通させて行うので、Ｐ型イオン注入層１５を形成するために、高エネルギーのイオン注入装置が必要であり、また、レジスト１４は、高エネルギーのイオン注入を阻止するために厚膜にする必要であるなど、製造プロセス上の課題が大きいという問題がある。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００２−３５３４４８号公報
【特許文献２】米国特許第６１６８９８３号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１１】
上述したように、従来の半導体装置の製造方法においては、ウォークアウト現象の発生やオン抵抗の増大などの特性上の課題、素子サイズの課題、及び製造プロセス上の課題がある。
【００１２】
そこで、本発明は、上記従来技術の課題を解決するためになされたものであり、その目的は、良好な特性の確保、素子サイズの増加の回避、及び製造プロセスの簡素化を実現できる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１３】
本発明に係る半導体装置の製造方法は、シリコン基板の主面に、少なくともＬＯＣＯＳ酸化膜を含む酸化膜を形成する工程と、前記シリコン基板の前記主面の側に、ソース及びゲートが形成される領域であるソース・ゲート形成領域とドレインが形成される領域であるドレイン形成領域とを形成する工程と、前記ＬＯＣＯＳ酸化膜と前記シリコン基板とを部分的にエッチングして、前記ＬＯＣＯＳ酸化膜を貫通し、前記シリコン基板内に達するトレンチを形成する工程と、前記トレンチの内壁を酸化してトレンチ酸化膜を形成する工程と、レジストを形成し、該レジストをマスクとして、前記シリコン基板の前記主面の側の前記ソース・ゲート形成領域と前記ドレイン形成領域との間の領域に、前記トレンチが形成された領域を通してイオン注入を行ってイオン注入層を形成する工程と、前記ＬＯＣＯＳ酸化膜上及び前記ソース・ゲート形成領域上を部分的に覆うようにゲート電極を形成する工程とを有し、前記イオン注入層の前記ゲート電極側の端部と前記ゲート電極の前記イオン注入層側の端部とが、前記主面に平行な方向に重なる領域を持たないように、前記各工程を実行することを特徴としている。
【発明の効果】
【００１４】
本発明に係る半導体装置の製造方法によれば、良好な特性を持つサイズの小さい半導体装置を、簡素化された製造プロセスで製造できる。
【図面の簡単な説明】
【００１５】
【図１】（Ａ）〜（Ｃ）は、従来の半導体装置の製造方法を概略的に示す縦断面図である。
【図２】ウォークアウト現象の一例をグラフにより示す図である。
【図３】（Ａ）〜（Ｄ）は、本発明の第１の実施形態に係る半導体装置の製造方法の主要工程を概略的に示す縦断面図である。
【図４】第１の実施形態に係る半導体装置の製造方法を用いて製造された半導体装置の一例を概略的に示す縦断面図である。
【図５】（Ａ）〜（Ｃ）は、本発明の第２の実施形態に係る半導体装置の製造方法の主要工程を概略的に示す縦断面図である。
【図６】（Ａ）〜（Ｄ）は、本発明の第３の実施形態に係る半導体装置の製造方法の主要工程を概略的に示す縦断面図である。
【発明を実施するための形態】
【００１６】
《１》第１の実施形態
《１−１》第１の実施形態の製造プロセス
図３（Ａ）〜（Ｄ）は、本発明の第１の実施形態に係る半導体装置の製造方法の主要工程を概略的に示す縦断面図である。
【００１７】
第１の実施形態に係る半導体装置（例えば、２００〜７００Ｖ仕様の高耐圧ＭＯＳトランジスタなどの高耐圧デバイス）の製造方法では、例えば、図３（Ａ）に示されるように、シリコン（Ｓｉ）基板１１１の主面に、公知技術であるＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）分離技術を用いて酸化膜１１２（少なくともＬＯＣＯＳ酸化膜１１２ａ，１１２ｂを含む）、並びに、不純物の注入によりソース及びゲートが形成される領域であるソース・ゲート（Ｓｏｕｒｃｅ／Ｇａｔｅ）形成領域１１３ａ及びドレインが形成される領域であるドレイン（Ｄｒａｉｎ）形成領域１１３ｂを形成する。ＬＯＣＯＳ酸化膜１１２ａ，１１２ｂの厚さは、例えば、８０００Å（オングストローム）程度である。Ｓｉ基板１１１は、例えば、Ｐ型シリコン基板であり、ソース・ゲート形成領域１１３ａ及びドレイン形成領域１１３ｂは、Ｎ型ウェルである。
【００１８】
次に、図３（Ｂ）に示されるように、公知技術であるホトリソグラフィ技術及びエッチング技術を用いて、ＬＯＣＯＳ酸化膜１１２ｂ及びＳｉ基板１１１を部分的にエッチングして、トレンチ１１４を形成する。図３（Ｂ）には３個のトレンチ１１４を示しているが、トレンチの数、深さ、配列、形状は、図示の例に限定されない。
【００１９】
次に、図３（Ｃ）に示されるように、トレンチ１１４の内壁を酸化してトレンチ酸化膜１１５を形成する。次に、公知技術であるホトリソグラフィ技術及びイオンインプランテーション（イオン注入）技術を用いて、Ｐ型イオン注入用のレジスト１１６を形成する。レジスト１１６は、ＬＯＣＯＳ酸化膜１１２ｂのトレンチ１１４形成領域を除いて形成される。次に、レジスト１１６をマスクとして、Ｐ型イオン１１７を注入して、Ｓｉ基板１１１のトレンチ１１４底部の周辺にＰ型イオン注入層１１８を形成する。Ｐ型イオンは、例えば、ボロンである。そして、レジスト１１６を除去する。
【００２０】
次に、図３（Ｄ）に示されるように、公知技術であるＣＶＤ技術、ホトリソグラフィ技術及びエッチング技術を用いて、ＬＯＣＯＳ酸化膜１１２ｂ上及び（酸化膜を介在させて）ソース・ゲート形成領域１１３ａ上に、ゲート電極としてのポリシリコン電極１１９を形成すると共に、トレンチ１１４内に埋込みポリシリコン１２０を形成する。このとき、ポリシリコン電極１１９と埋込みポリシリコン１２０は接触しないように（間隔１２１が形成されるように）、レイアウトする。
【００２１】
《１−２》第１の実施形態により製造された半導体装置
図４は、第１の実施形態に係る製造方法を用いて製造された半導体装置の一例を概略的に示す縦断面図である。図４に示される半導体装置は、例えば、２００Ｖ又は７００Ｖ耐圧パワーＭＯＳＦＥＴである。図４には、Ｐ型半導体基板１１１の主面に形成されたＬＯＣＯＳ酸化膜１１２ａ，１１２ｂ、ポリシリコン電極１１９、Ｐ型不純物層１１８、さらにＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃｏｎ  Ｇｌａｓｓ）１３０、ソース電極１３１、ドレイン電極１３２が形成されている。
【００２２】
《１−３》第１の実施形態の効果
以上に説明したように、第１の実施形態に係る半導体装置の製造方法よれば、トレンチ１１４の底部にＰ型イオン注入層１１８を形成するようにしたことにより、以下の効果が期待できる。
【００２３】
（１）  第１の実施形態に係る製造方法よれば、ポリシリコン電極１１９とＰ型イオン注入層１１８との間隔１２１を、レイアウト上、比較的に安定して確保することが可能となる。また、Ｐ型イオン注入層１１８をＬＯＣＯＳ酸化膜１１２ｂの直下のＬＰＣＯＳ酸化膜１１８から離れた位置に形成することにより、ポリシリコン電極１１９に水平方向（Ｓｉ基板１１１の主面に水平な方向）に重なり合う電位によるＰ型イオン注入層１１８への作用を低減して、ＢＶｓｄ耐圧（ソース／ドレイン間耐圧）のウォークアウト現象の改善効果が期待できる。
【００２４】
（２）  第１の実施形態に係る製造方法よれば、トレンチ１１４、Ｐ型イオン注入層１１８、ポリシリコン電極１１６の形成時のホトリソグラフィ合せ精度に対するＢＶｓｄ耐圧特性変動感度を低減することができるため、ホトリソグラフィ合せ規格を緩和することが可能となる。
【００２５】
（３）  第１の実施形態に係る製造方法よれば、Ｐ型イオン注入層１１８の形成時には、トレンチ１１４を通してイオン１１７を注入する。このため、図１（Ｂ）の場合のように膜厚の厚い酸化膜を貫通してイオンを注入する必要がなく、イオン注入に高エネルギーイオン注入装置は必要無く、低エネルギーのイオン注入装置を使用することができる。
【００２６】
（４）  第１の実施形態に係る製造方法よれば、トレンチ１１４の深さを変えることにより、Ｐ型イオン注入層１１８の位置を調整可能となり、ＢＶｓｄ耐圧特性、高圧ＭＯＳトランジスタのオン抵抗などの特性を調整する際の、自由度が増えるという利点がある。
【００２７】
《２》第２の実施形態
《２−１》第２の実施形態の製造プロセス
図５（Ａ）〜（Ｃ）は、本発明の第２の実施形態に係る半導体装置の製造方法の主要工程を概略的に示す縦断面図である。
【００２８】
第２の実施形態に係る半導体装置（例えば、２００〜７００Ｖ仕様の高耐圧ＭＯＳトランジスタなどの高耐圧デバイス）の製造方法では、例えば、図５（Ａ）に示されるように、Ｓｉ基板２１１の主面に、公知技術であるＬＯＣＯＳ分離技術を用いて酸化膜２１２（少なくともＬＯＣＯＳ酸化膜２１２ａ，２１２ｂを含む）、並びに、不純物の注入によりソース及びゲートが形成される領域であるソース・ゲート形成領域２１３ａ、ドレインが形成される領域であるドレイン形成領域２１３ｂ、及びＰ型イオン注入層形成領域２１３ｃを形成する。ＬＯＣＯＳ酸化膜２１２ａ，２１２ｂの厚さは、例えば、８０００Å程度である。
【００２９】
次に、図５（Ｂ）に示されるように、公知技術であるホトリソグラフィ技術及びイオンインプランテーション（イオン注入）技術を用いて、ＬＯＣＯＳ酸化膜２１２ａを覆い、ＬＯＣＯＳ酸化膜２１２ｂを部分的に覆うようにＰ型イオン注入用レジスト２１４を形成する。次に、Ｐ型イオン注入用レジスト２１４とＬＯＣＯＳ酸化膜２１２ａ，２１２ｂとをマスクとして、Ｐ型イオン２１５を注入して、Ｐ型イオン注入層２１６を形成する。その後、レジスト２１４を除去する。
【００３０】
次に、図５（Ｃ）に示されるように、公知技術であるＣＶＤ技術、ホトリソグラフィ技術及びエッチング技術を用いてゲート電極としてのポリシリコン電極２１７を形成する。ポリシリコン電極２１７は、ＬＯＣＯＳ酸化膜２１２ｂ上及び（酸化膜を介在させて）ソース・ゲート形成領域２１３ａ上にトレンチ１１４内に埋込みポリシリコン１２０を形成する。このとき、ポリシリコン電極２１７とＰ型イオン注入層２１６はオーバーラップしないように（間隔２２１が形成されるように）、レイアウトする。
【００３１】
《２−２》第２の実施形態の効果
以上に説明したように、第２の実施形態に係る半導体装置の製造方法よれば、Ｐ型イオン注入用レジスト２１４とＬＯＣＯＳ酸化膜２１２ａ、２１２ｂをマスクとして、セルフアライメントによりＰ型イオン注入層形成領域２１３ｃ内にＰ型イオン注入層２１６を形成するようにしたことにより、以下の効果が期待できる。
【００３２】
（１）  第２の実施形態に係る半導体装置によれば、Ｐ型イオン注入層２１６とポリシリコン電極２１７の間隔２２１は安定的に形成され、ＢＶｓｄ（ソース／ドレイン間耐圧）のウォークアウト現象は低減されて、ＢＶｓｄ間耐圧特性は改善されることが期待できる。
【００３３】
（２）  第２の実施形態に係る半導体装置によれば、Ｐ型イオン注入層２１６とポリシリコン電極２１７形成時のホトリソグラフィ合せ精度に対するＢＶｓｄ（ソース／ドレイン間耐圧）特性変動感度を低減することができるため、ホトリソグラフィ合せ規格は緩和することが可能となる。
【００３４】
（３）  第２の実施形態に係る半導体装置によれば、Ｐ型イオン注入層２１６形成時には、図１（Ｂ）の場合のように膜厚の厚い酸化膜を貫通してイオンを注入する必要がなく、イオン注入に高エネルギーイオン注入装置は必要無く、低エネルギーのイオン注入装置を使用することができる。
【００３５】
《３》第３の実施形態
《３−１》第３の実施形態の製造プロセス
図６（Ａ）〜（Ｄ）は、本発明の第３の実施形態に係る半導体装置の製造方法の主要工程を概略的に示す縦断面図である。
【００３６】
第３の実施形態に係る半導体装置（例えば、２００〜７００Ｖ仕様の高耐圧ＭＯＳトランジスタなどの高耐圧デバイス）の製造方法では、例えば、図６（Ａ）に示されるように、Ｓｉ基板３１１の主面に、公知技術であるＬＯＣＯＳ分離技術を用いて酸化膜３１２（少なくともＬＯＣＯＳ酸化膜３１２ａ，３１２ｂを含む）、並びに、不純物の注入によりソース及びゲートが形成される領域であるソース・ゲート形成領域３１３ａ及びドレインが形成される領域であるドレイン形成領域３１３ｂを形成する。ＬＯＣＯＳ酸化膜３１２ａ，３１２ｂの厚さは、例えば、８０００Å程度である。
【００３７】
次に、図６（Ｂ）に示されるように、公知技術であるＣＶＤ技術、ホトリソグラフィ技術及びエッチング技術を用いて、ＬＯＣＯＳ酸化膜３１２ｂ上と（酸化膜を介在させて）ソース・ゲート形成領域３１３ａ上にゲート電極としてのポリシリコン電極３１４ａを、ＬＯＣＯＳ酸化膜３１２ｂと（酸化膜を介在させて）ドレイン形成領域３１３ｂ上にダミー電極としてのポリシリコン電極３１４ｂを形成する。
【００３８】
次に、図６（Ｃ）に示されるように、公知技術であるホトリソグラフィ技術及びエッチング技術を用いて、ポリシリコン電極３１４ａ及びポリシリコン電極３１４ｂを部分的に覆い、ポリシリコン電極３１４ａとポリシリコン電極３１４ｂとの間を覆わないように、Ｐ型イオン注入用のレジスト３１５を形成する。次に、Ｐ型イオン注入用のレジスト３１５、ポリシリコン電極３１４ａ、及びポリシリコン電極３１４ｂをマスクとして、ＬＯＣＯＳ酸化膜３１２ｂをエッチングして、Ｐ型イオン注入層形成領域３１６を開口した後、公知技術であるイオンインプランテーション技術を用いて、Ｐ型イオン３１７を注入して、Ｐ型イオン注入層３１８を形成する。この後、レジスト３１５を除去する。
【００３９】
《３−２》第３の実施形態の効果
以上に説明したように、第３の実施形態に係る半導体装置の製造方法よれば、先にポリシリコン電極３１４ａ及びポリシリコン電極３１４ｂを形成した後に、Ｐ型イオン注入用レジスト３１５、ポリシリコン電極３１４ａ、及びポリシリコン電極３１４ｂをマスクとして、ＬＯＣＯＳ酸化膜３１２ｂをエッチングした領域３１６内にセルフアライメントによりＰ型イオン注入層３１８を形成するようにしたことにより、以下の効果が期待できる。
【００４０】
（１）  第３の実施形態に係る製造方法によれば、Ｐ型イオン注入層３１８とゲート電極としてのポリシリコン電極３１４ａとのの間隔は安定的にほぼオンラインに形成され、両者が水平方向（Ｓｉ基板３１１の主面に平行な方向に）重なり合うことはほぼ無くなる。このため、ＢＶｓｄ（ソース／ドレイン間耐圧）のウォークアウト現象は低減されて、ＢＶｓｄ特性は改善されることが期待できる。
【００４１】
（２）  第３の実施形態に係る製造方法によれば、Ｐ型イオン注入用レジスト３１５とポリシリコン電極（ゲート）３１４ａ形成時のホトリソグラフィ合せ精度に対するＢＶｓｄ特性変動感度を低減することができるため、ホトリソグラフィ合せ規格は緩和することが可能となる。
【００４２】
（３）  第３の実施形態に係る半導体装置によれば、Ｐ型イオン注入層３１８形成時には、図１（Ｂ）の場合のように膜厚の厚い酸化膜を貫通してイオンを注入する必要がなく、イオン注入に高エネルギーイオン注入装置は必要無く、低エネルギーのイオン注入装置を使用することができる。
【００４３】
《４》変形例
上記第１〜第３の実施形態では、Ｐ型シリコン基板のＮ型ウェルにＰ型イオンを不純物として注入する場合を説明したが、Ｐ型とＮ型とを反対にするプロセスを採用することも可能である。
【符号の説明】
【００４４】
１１１，２１１，３１１  Ｓｉ基板、  １１２，２１２，３１２  酸化膜、  １１２ａ，１１２ｂ，２１２ａ，２１２ｂ，３１２ａ，３１２ｂ  ＬＯＣＯＳ酸化膜、  １１３ａ，２１３ａ，３１３ａ  ソース・ゲート形成領域、  １１３ｂ，２１３ｂ，３１３ｂ  ドレイン形成領域、  １１４  トレンチ、  １１５  トレンチ酸化膜、  １１６，２１４，３１５  レジスト、  １１７，２１５，３１７  Ｐ型イオン、  １１８，２１６，３１８  イオン注入層、  １１９，２１７，３１４ａ  ポリシリコン電極（ゲート）、  １２０  埋込みポリシリコン、  ３１４ｂ  ポリシリコン電極（ダミー）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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