(57)【特許請求の範囲】
【請求項１】
（ａ）素子分離領域により囲まれた第３半導体領域よりなる活性領域に配置されたＭＩＳＦＥＴと、
（ｂ）前記活性領域の下部に配置された絶縁層と、
（ｃ）前記活性領域の下部において、前記絶縁層を介して配置された第１導電型の第１半導体領域と、
（ｄ）前記第１半導体領域の下部に配置された前記第１導電型と逆導電型である第２導電型の第２半導体領域と、
を有し、
前記第１半導体領域は、前記絶縁層の下部から延在する接続領域を有し、
前記接続領域においては、前記絶縁層および前記第３半導体領域が除去され、且つ、前記第１半導体領域が露出するような開口部が形成されており、
前記第１半導体領域と、前記ＭＩＳＦＥＴのゲート電極とは、前記開口部内に形成され、且つ、前記ゲート電極の上部から前記接続領域の上部まで延在する一体の第１導電性膜により接続される半導体装置。
【請求項２】
前記活性領域の形状は、前記接続領域が配置される幅広部を有する請求項１記載の半導体装置。
【請求項３】
前記活性領域の形状は、矩形と三角形の合成形状である台形状であり、前記三角形に対応する箇所に前記接続領域が設けられている請求項２記載の半導体装置。
【請求項４】
前記ゲート電極は、前記台形状の上底に沿って第１方向に延在し、前記第１導電性膜は、前記ゲート電極の上部から前記接続領域の上部まで前記第１方向と交差する第２方向に延在する請求項３記載の半導体装置。
【請求項５】
前記活性領域の形状は、第１矩形と前記第１矩形と隣接し、前記第１矩形より小面積の第２矩形の合成形状である多角形状であり、前記第２矩形に対応する箇所に前記接続領域が設けられている請求項２記載の半導体装置。
【請求項６】
前記ゲート電極は、前記第１矩形の短辺に沿って第１方向に延在し、前記第１導電性膜は、前記ゲート電極の上部から前記接続領域の上部まで前記第１方向と交差する第２方向に延在する請求項５記載の半導体装置。
【請求項７】
前記接続領域は、前記活性領域と離間して設けられ、前記接続領域と前記活性領域との間には前記素子分離領域が配置されている請求項１記載の半導体装置。
【請求項８】
前記ゲート電極の側壁に、第１側壁絶縁膜を有し、
前記開口部の側壁に、第２側壁絶縁膜を有する請求項２記載の半導体装置。
【請求項９】
前記第１導電性膜が配置されている第１接続孔の側壁に、第３側壁絶縁膜を有し、前記開口部の側壁は、前記第３側壁絶縁膜で覆われている請求項２記載の半導体装置。
【請求項１０】
前記第１導電性膜が配置されている前記第１接続孔は、第１絶縁膜と前記第１絶縁膜上に配置された第２絶縁膜との積層膜を有する層間絶縁膜中に配置され、
前記開口部の側壁の前記第３側壁絶縁膜は、前記第１絶縁膜よりなる請求項９記載の半導体装置。
【請求項１１】
前記ＭＩＳＦＥＴは、ｎチャネル型ＭＩＳＦＥＴであり、
前記第１半導体領域は、ｐ型であり、
前記第２半導体領域は、ｎ型である請求項２記載の半導体装置。
【請求項１２】
前記ＭＩＳＦＥＴは、ｎチャネル型ＭＩＳＦＥＴであり、
前記第１半導体領域は、ｎ型であり、
前記第２半導体領域は、ｐ型である請求項２記載の半導体装置。
【請求項１３】
前記素子分離領域の底部は、前記第１半導体領域の底部より深い位置に配置されている請求項１２記載の半導体装置。
【請求項１４】
前記ＭＩＳＦＥＴは、ＳＲＡＭメモリセルを構成するＭＩＳＦＥＴである請求項１１記載の半導体装置。
【請求項１５】
前記ＭＩＳＦＥＴは、ｐチャネル型ＭＩＳＦＥＴであり、
前記第１半導体領域は、ｎ型であり、
前記第２半導体領域は、ｐ型である請求項２記載の半導体装置。
【請求項１６】
（ａ）支持基板上に絶縁層を介して配置された半導体領域を有する基板の活性領域にＭＩＳＦＥＴを形成する工程と、
（ｂ）前記基板の接続領域の前記絶縁層および半導体領域を除去し、前記支持基板を露出する開口部を形成する工程と、
（ｃ）前記（ａ）および前記（ｂ）工程の後、前記ＭＩＳＦＥＴのゲート電極の上部から前記開口部まで延在する一体の第１導電性膜を形成する工程と、
を有する半導体装置の製造方法。
【請求項１７】
前記（ａ）工程は、（ａ１）前記ＭＩＳＦＥＴの前記ゲート電極の側壁に第１側壁絶縁膜を形成する工程を有し、
前記開口部の側壁は、前記（ａ１）工程において、前記第１側壁絶縁膜で覆われる請求項１６記載の半導体装置の製造方法。
【請求項１８】
前記（ｃ）工程は、
（ｃ１）前記ＭＩＳＦＥＴの上部の層間絶縁膜に接続孔を形成する工程と、
（ｃ２）前記接続孔の側壁に第２側壁絶縁膜を形成する工程と、を有し、
前記開口部の側壁は、前記（ｃ２）工程において、前記第２側壁絶縁膜で覆われる請求項１６記載の半導体装置の製造方法。
【請求項１９】
前記（ｃ）工程は、（ｃ１）前記ＭＩＳＦＥＴの上部の層間絶縁膜に接続孔を形成する工程であって、
前記ＭＩＳＦＥＴの上部の層間絶縁膜であって、第１絶縁膜と前記第１絶縁膜上の第２絶縁膜との積層膜を有する層間絶縁膜の前記第２絶縁膜をエッチングする第１工程と、
前記第１絶縁膜を異方的にエッチングする第２工程と、を有する前記（ｃ１）工程を有し、
前記開口部の側壁は、前記（ｃ１）工程において、前記第１絶縁膜で覆われる請求項１６記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、ＳＯＩ基板に配置されたＭＩＳＦＥＴに適用して有効な技術に関する。
【背景技術】
【０００２】
ＳＲＡＭ（Static Random Access Memory、スタティックランダムアクセスメモリ）は、半導体メモリの一種であり、フリップフロップを用いてデータを記憶する。例えば、ＳＲＡＭにおいては、４つのＭＩＳＦＥＴで構成される２つの交差接続された、相補型（Complementary）のＭＩＳＦＥＴよりなるインバータに、データ（“１”または“０”）が格納される。また、読み出しと書き込みアクセスのために２つのＭＩＳＦＥＴを必要とするため、典型的なＳＲＡＭでは、メモリセルが６つのＭＩＳＦＥＴで構成される。
【０００３】
また、上記メモリセルなどを有するＬＳＩ（Large Scale Integration）の低消費電力化や高速化などの高性能化を図るためＳＯＩ（Silicon On Insulator）基板の採用が検討されている。例えば、上記相補型のＭＩＳＦＥＴ（ＣＭＯＳとも言う）に対しＳＯＩ基板を用い、いわゆる、ダブルゲート構造とすることにより、トランジスタの閾値を調整しようとする技術がある。
【０００４】
例えば、下記特許文献１（特開平９−２６６２５９号公報）には、ＳＯＩ基板の埋込酸化シリコン膜２の下のＰ型半導体層１にＮ型半導体層９−１，９−２を設け、駆動トランジスタのＴ１、Ｔ２のゲート電極１２（ｇ１）、１２（ｇ２）に接続したＳＲＡＭが開示されている。また、上記第１のＮ型半導体層９−１及び第２のＮ型半導体層９−２に接続する第１のコンタクト孔Ｃ１（埋め込みプラグ）が開示されている（図４、[００２５]〜[００３５]段落等参照）。
【０００５】
また、下記特許文献２（特開２００８−２０５３２２号公報）には、シリコン基板（２）上に混載されたメモリ（４）と論理回路（５）を有する半導体集積回路（１）が開示されている。上記メモリは、ＵＴＢ（３）上に形成されたＳＯＩ構造を有する部分空乏型のｎＭＯＳ（６）を有し、この部分空乏型のｎＭＯＳは、ＵＴＢの下に、ゲート端子とは独立に電圧が印加可能にされたバックゲート領域（１４）を有する。また、上記論理回路は、ＵＴＢ上に形成されたＳＯＩ構造を有する完全空乏型のｎＭＯＳ（７）とｐＭＯＳ（８）を有し、この完全空乏型のｎＭＯＳとｐＭＯＳは、ＵＴＢの下に、ゲート端子とは独立に電圧が印加可能にされたバックゲート領域（１４，２２）を有する。また、当該特許文献２には、シリコン基板２上に、ＳＯＩ構造を有する部分空乏型（ＰＤ）のｎＭＯＳ６からなるメモリ４と、ＳＯＩ構造を有する完全空乏型（ＦＤ）のｎＭＯＳ７とｐＭＯＳ８からなる論理回路５と、バルク構造を有するｎＭＯＳ５１とｐＭＯＳ５２からなる入力保護素子５０と、が混載されている半導体集積回路１Ａが開示されている（図１０、[００４４]〜[００４６]段落等参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平９−２６６２５９号公報
【特許文献２】特開２００８−２０５３２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
前述したように、ＬＳＩの低消費電力化や高速化などの高性能化を図るためＳＯＩ基板の採用が検討されている。また、相補型のＭＩＳＦＥＴに対しＳＯＩ基板を用い、いわゆる、ダブルゲート構造とすることにより、トランジスタの閾値を調整しようとする技術がある。
【０００８】
しかしながら、上記ダブルゲート構造の検討に当たっては、トランジスタが配置される活性領域の下部に設けられたバックゲート領域の電位を制御する必要がある。また、バックゲート領域の電位を制御するためには、バックゲート領域と電気的な接続を図るコンタクトプラグを配置する必要がある。このように、バックゲート領域およびコンタクトプラグの構成を含みより良い装置構成の検討およびその製造方法の検討が望まれる。
【０００９】
そこで、本発明の目的は、特性の良好な半導体装置を提供することにある。特に、ＳＯＩ基板に配置されたＭＩＳＦＥＴＳを有する半導体装置において、その特性の向上を図ることにある。
【００１０】
また、特性の良好な半導体装置の製造方法を提供することにある。特に、ＳＯＩ基板に配置されたＭＩＳＦＥＴＳを有する特性の良好な半導体装置の製造方法を提供することにある。
【００１１】
本発明の上記目的およびその他の目的と新規な特徴は、本願明細書の記載および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的な実施の形態に示される半導体装置は、（ａ）素子分離領域により囲まれた半導体領域よりなる活性領域に配置されたＭＩＳＦＥＴと、（ｂ）上記活性領域の下部に配置された絶縁層と、を有する。さらに、（ｃ）上記活性領域の下部において、上記絶縁層を介して配置された第１導電型の第１半導体領域と、（ｄ）上記第１半導体領域の下部に配置された上記第１導電型と逆導電型である第２導電型の第２半導体領域と、を有する。そして、上記第１半導体領域は、上記絶縁層の下部から延在する接続領域を有し、上記第１半導体領域と、上記ＭＩＳＦＥＴのゲート電極とは、上記ゲート電極の上部から上記接続領域の上部まで延在する一体の第１導電性膜により接続される。
【００１３】
本願において開示される発明のうち、代表的な実施の形態に示される半導体装置の製造方法は、（ａ）支持基板上に絶縁層を介して配置された半導体領域が配置された基板の活性領域にＭＩＳＦＥＴを形成する工程と、（ｂ）上記基板の接続領域の上記絶縁層および半導体領域を除去し、上記支持基板を露出する開口部を形成する工程と、を有する。さらに、（ｃ）上記（ａ）および上記（ｂ）工程の後、上記ＭＩＳＦＥＴのゲート電極の上部から上記開口部まで延在する一体の第１導電性膜を形成する工程と、を有する。
【発明の効果】
【００１４】
本願において開示される発明のうち、以下に示す代表的な実施の形態に示される半導体装置によれば、その特性を向上させることができる。また、本願において開示される発明のうち、以下に示す代表的な実施の形態に示される半導体装置の製造方法によれば、特性の良好な半導体装置を製造することができる。
【図面の簡単な説明】
【００１５】
【図１】実施の形態１の半導体装置を構成するｎチャネル型ＭＩＳＦＥＴの模式的な断面図である。
【図２】ｎチャネル型ＭＩＳＦＥＴの電位の印加状態を示す表である。
【図３】実施の形態１の半導体装置を構成するｎチャネル型ＭＩＳＦＥＴの要部断面図である。
【図４】実施の形態１の半導体装置を構成するｎチャネル型ＭＩＳＦＥＴの要部断面図である。
【図５】実施の形態１の半導体装置を構成するｎチャネル型ＭＩＳＦＥＴの要部断面図である。
【図６】実施の形態１の半導体装置を構成するｎチャネル型ＭＩＳＦＥＴの要部平面図である。
【図７】実施の形態１の半導体装置の製造工程を示す要部断面図である。
【図８】実施の形態１の半導体装置の製造工程を示す要部断面図である。
【図９】実施の形態１の半導体装置の製造工程を示す要部断面図である。
【図１０】実施の形態１の半導体装置の製造工程を示す要部断面図である。
【図１１】実施の形態１の半導体装置の製造工程を示す要部平面図である。
【図１２】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図８に続く要部断面図である。
【図１３】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図９に続く要部断面図である。
【図１４】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１０に続く要部断面図である。
【図１５】実施の形態１の半導体装置の製造工程を示す要部平面図であって、図１１に続く要部平面図である。
【図１６】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１２に続く要部断面図である。
【図１７】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１３に続く要部断面図である。
【図１８】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１４に続く要部断面図である。
【図１９】実施の形態１の半導体装置の製造工程を示す要部平面図であって、図１５に続く要部平面図である。
【図２０】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１６に続く要部断面図である。
【図２１】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１７に続く要部断面図である。
【図２２】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１８に続く要部断面図である。
【図２３】実施の形態１の半導体装置の製造工程を示す要部平面図であって、図１９に続く要部平面図である。
【図２４】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図２０に続く要部断面図である。
【図２５】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図２１に続く要部断面図である。
【図２６】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図２２に続く要部断面図である。
【図２７】実施の形態１の半導体装置の製造工程を示す要部平面図であって、図２３に続く要部平面図である。
【図２８】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図２４に続く要部断面図である。
【図２９】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図２５に続く要部断面図である。
【図３０】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図２６に続く要部断面図である。
【図３１】実施の形態１の半導体装置の製造工程を示す要部平面図であって、図２７に続く要部平面図である。
【図３２】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図２８に続く要部断面図である。
【図３３】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図２９に続く要部断面図である。
【図３４】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図３０に続く要部断面図である。
【図３５】実施の形態１の半導体装置の製造工程を示す要部平面図であって、図３１に続く要部平面図である。
【図３６】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図３２に続く要部断面図である。
【図３７】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図３３に続く要部断面図である。
【図３８】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図３４に続く要部断面図である。
【図３９】実施の形態１の半導体装置の製造工程を示す要部平面図であって、図３５に続く要部平面図である。
【図４０】実施の形態１の半導体装置を構成するｎチャネル型ＭＩＳＦＥＴの他の構成を示す要部断面図である。
【図４１】実施の形態１の比較例の半導体装置を構成するｎチャネル型ＭＩＳＦＥＴの要部平面図である。
【図４２】実施の形態２の変形例Ａの半導体装置を構成するｎチャネル型ＭＩＳＦＥＴの要部平面図である。
【図４３】実施の形態２の変形例Ａの半導体装置を構成するｎチャネル型ＭＩＳＦＥＴの要部平面図である。
【図４４】実施の形態２の変形例Ｂの半導体装置を構成するｎチャネル型ＭＩＳＦＥＴの要部平面図である。
【図４５】実施の形態２の変形例Ｂの半導体装置を構成するｎチャネル型ＭＩＳＦＥＴの要部平面図である。
【図４６】実施の形態２の変形例Ｂの半導体装置を構成するｎチャネル型ＭＩＳＦＥＴの要部断面図である。
【図４７】実施の形態３の変形例１の半導体装置の製造工程を示す要部断面図である。
【図４８】実施の形態３の変形例１の半導体装置の製造工程を示す要部断面図である。
【図４９】実施の形態３の変形例２の半導体装置の製造工程を示す要部断面図である。
【図５０】実施の形態３の変形例２の半導体装置の製造工程を示す要部断面図である。
【図５１】実施の形態３の変形例２の半導体装置の製造工程を示す要部断面図である。
【図５２】実施の形態４の変形例ａの半導体装置を構成するｎチャネル型ＭＩＳＦＥＴの要部断面図である。
【図５３】実施の形態４の変形例ｂの半導体装置を構成するｎチャネル型ＭＩＳＦＥＴの要部断面図である。
【図５４】実施の形態５の半導体装置を構成するｐチャネル型ＭＩＳＦＥＴの模式的な断面図である。
【図５５】ｐチャネル型ＭＩＳＦＥＴの電位の印加状態を示す表である。
【図５６】実施の形態５の第１変形例の半導体装置を構成するｐチャネル型ＭＩＳＦＥＴの要部断面図である。
【図５７】実施の形態５の第２変形例の半導体装置を構成するｐチャネル型ＭＩＳＦＥＴの要部断面図である。
【図５８】実施の形態６のＳＲＡＭのメモリセルを示す等価回路図である。
【図５９】実施の形態６のＳＲＡＭのメモリセル領域の構成を示す平面図である。
【図６０】実施の形態６のＳＲＡＭのメモリセル領域の構成を示す平面図である。
【発明を実施するための形態】
【００１６】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１７】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００１８】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１９】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２０】
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、平面図と断面図が対応する場合においても、各部位の大きさを変えて表示する場合がある。
【００２１】
（実施の形態１）
本実施の形態の半導体装置は、ｎチャネル型ＭＩＳＦＥＴ（ＮＭＯＳ）を有する。ＭＩＳＦＥＴは、Metal Insulator Semiconductor Field Effect Transistor（電界効果トランジスタ）の略であり、ＭＯＳ（Metal Oxide Semiconductor）と呼ばれることもある。なお、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴを相補型のＭＩＳＦＥＴ（ＣＭＯＳ）と呼ぶこともある。
【００２２】
［構造説明］
＜模式構造＞
図１は、本実施の形態の半導体装置を構成するｎチャネル型ＭＩＳＦＥＴの模式的な断面図である。図２は、ｎチャネル型ＭＩＳＦＥＴの電位の印加状態を示す表である。
【００２３】
図１に示すように、ｎチャネル型ＭＩＳＦＥＴ（ｎＴ）は、ＳＯＩ基板を構成する半導体領域３の主表面に形成される。ＳＯＩ基板は、支持基板１と絶縁層ＢＯＸとその上部の半導体領域（素子形成領域）３とを有する。支持基板１は、例えば、ｐ型の単結晶シリコン基板である。
【００２４】
このｎチャネル型ＭＩＳＦＥＴ（ｎＴ）は、半導体領域３上にゲート絶縁膜ＧＯを介して配置されたゲート電極Ｇと、このゲート電極Ｇの両側に配置されたソース・ドレイン領域とを有する。このソース・ドレイン領域は、ＬＤＤ構造を有し、ｎ型の低濃度不純物領域ＥＸ１と、この不純物領域（ＥＸ１）より不純物濃度が高いｎ型の高濃度不純物領域ＳＤとを有する。なお、ソース・ドレイン領域とは、ソースまたはドレインとなる領域を言う。また、このソース・ドレイン領域をＭＩＳＦＥＴの“一端”や“他端”などと示すことがある。なお、１３は、金属シリサイド層である。
【００２５】
ｎチャネル型ＭＩＳＦＥＴ（ｎＴ）が配置される半導体領域３の下部には、絶縁層ＢＯＸを介して、ｐ型の半導体領域（ウエル領域、バックゲート領域）１Ｗが配置されている。このｐ型の半導体領域１Ｗの底部は、素子分離領域ＳＴＩの底部より深い位置に位置する。さらに、このｐ型の半導体領域１Ｗの下部には、ｐ型の半導体領域１Ｗとは逆導電型のｎ型の半導体領域（ウエル領域、バックゲート領域）２Ｗが配置されている。即ち、ｐ型の半導体領域１Ｗは、ｎ型の半導体領域２Ｗに囲まれ、ｐｎ分離されている。具体的には、ｐ型の半導体領域１Ｗの上部には、絶縁層ＢＯＸが位置し、ｐ型の半導体領域１Ｗの底部および側部は、ｎ型の半導体領域２Ｗと接するように配置されている。なお、ｐ型の半導体領域１Ｗの側部の一部は素子分離領域ＳＴＩと接していてもよい。
【００２６】
ここで、本実施の形態においては、ｎチャネル型ＭＩＳＦＥＴ（ｎＴ）のゲート電極Ｇとその下方のｐ型の半導体領域１Ｗが電気的に接続されている。この電気的接続は、追って詳細に説明するようにシェアードプラグ（シェアードコンタクト）ＳＰ１によってなされる。また、ｎ型の半導体領域２Ｗは、電源電位（Ｖｄｄ、駆動電位、第１電位）に固定されている。また、ｎ型の半導体領域２Ｗの下部の支持基板１は、接地電位（ＶＳＳ、基準電位、第２電位、上記第１電位より低い電位）に固定されている。
【００２７】
このように、ｎチャネル型ＭＩＳＦＥＴ（ｎＴ）の形成領域（Ａｃ）の下部のｐ型の半導体領域１Ｗを、その底部および外周に位置するｎ型の半導体領域２Ｗにより電気的に分離することで、ｐ型の半導体領域１Ｗの電位を個別に制御することができる。また、ｎチャネル型ＭＩＳＦＥＴ（ｎＴ）のゲート電極Ｇと上記ｐ型の半導体領域１Ｗとを電気的に接続することにより、閾値電位（Ｖｔｈ）を動的に制御することができる[効果１]。即ち、ＭＩＳＦＥＴがオン状態（ｏｎ）の場合は、ｐ型の半導体領域１Ｗとゲート電極が同じ電位となることで、閾値電位（Ｖｔｈ）を低下させ、オン電流を大きくすることができる。逆に、ＭＩＳＦＥＴがオフ状態（ｏｆｆ）の場合は、閾値電位（Ｖｔｈ）を上昇させ、オフ電流を小さくすることができる。このように、ＭＩＳＦＥＴの動作特性を向上させることができる。また、このような特性向上により、ゲート電極に印加する電圧（電源電圧、電源電位、駆動電圧、駆動電位）と閾値電位との差が実質的に大きくなり、低電位駆動を可能とすることができる。
【００２８】
さらに、ｎチャネル型ＭＩＳＦＥＴ（ｎＴ）のゲート電極Ｇとｐ型の半導体領域１Ｗとの電気的接続をシェアードプラグＳＰ１によって行うことにより、ｎチャネル型ＭＩＳＦＥＴ（ｎＴ）の形成領域の縮小化を図ることができる[効果２]。これについては、追って詳細に説明する（図３〜図６参照）。
【００２９】
＜詳細構造＞
図３〜図６は、本実施の形態の半導体装置を構成するｎチャネル型ＭＩＳＦＥＴの要部断面図または要部平面図である。図３に示す断面は、図６に示す平面図のＡ−Ａ断面に、図４に示す断面は、図６に示す平面図のＢ−Ｂ断面に、図５に示す断面は、図６に示す平面図のＣ−Ｃ断面に対応する。
【００３０】
図３〜図６に示すように、本実施の形態のｎチャネル型ＭＩＳＦＥＴ（ｎＴ）は、素子分離領域ＳＴＩにより囲まれた半導体領域３よりなる活性領域Ａｃに配置されている。この活性領域Ａｃのパターン（上面からの平面視の形状）は、図６に示すように、幅広部（三角形の領域）を有する。具体的には、活性領域Ａｃのパターンは、矩形と三角形の合成形状である台形状である（図６、図１１参照）。
【００３１】
このｎチャネル型ＭＩＳＦＥＴ（ｎＴ）は、半導体領域３上にゲート絶縁膜ＧＯを介して配置されたゲート電極Ｇと、このゲート電極Ｇの両側に配置されたソース・ドレイン領域とを有する。このソース・ドレイン領域は、ＬＤＤ構造を有し、ｎ型の低濃度不純物領域ＥＸ１とｎ型の高濃度不純物領域ＳＤとを有する（図５）。
【００３２】
この活性領域Ａｃ下部には、絶縁層ＢＯＸを介して、ｐ型の半導体領域１Ｗが配置されている。さらに、ｐ型の半導体領域１Ｗの下部には、ｎ型の半導体領域２Ｗが配置され、これらの間は、ｐｎ分離されている（図５）。
【００３３】
ゲート電極Ｇのパターンは、図６に示すように、Ｘ方向、即ち、台形状の上底（または下底）に沿って延在する矩形状である。ゲート電極Ｇの両側には、サイドウォール膜（側壁絶縁膜）ＳＷ１が設けられている（図５、図６）また、上記ｐ型の半導体領域１Ｗは、台形状の活性領域Ａｃより一回り大きい領域に配置されている（図６）。
【００３４】
ここで、台形状の活性領域Ａｃのパターン中には、接続領域ＣＡのパターンが内在している（図６、図１９参照）。具体的には、接続領域ＣＡのパターンは、活性領域Ａｃの幅広部（三角形の領域）中に設けられている。接続領域ＣＡのパターンは、台形状である。
【００３５】
また、接続領域ＣＡには、図４に示すように、開口部ＯＡが設けられている。開口部ＯＡは、半導体領域３および絶縁層ＢＯＸが除去された領域であり、その底部には、金属シリサイド層１３を介してｐ型の半導体領域１Ｗが配置されている。言い換えれば、半導体領域１Ｗは、絶縁層ＢＯＸの下部から延在する接続領域ＣＡを有する。また、開口部ＯＡには、層間絶縁膜ＩＬ１が埋め込まれており、層間絶縁膜ＩＬ１を貫通するように、シェアードプラグＳＰ１が設けられている。
【００３６】
このシェアードプラグＳＰ１は、図３に示すように、ゲート電極Ｇ上から接続領域ＣＡ（開口部ＯＡ）まで延在するように設けられている。このシェアードプラグＳＰ１のパターンは、図６に示すように、ゲート電極Ｇ上から接続領域ＣＡ（開口部ＯＡ）までＹ方向に延在する矩形状である。この際、シェアードプラグＳＰ１のパターンが横切る接続領域ＣＡ（開口部ＯＡ）の端部（ここでは、台形状の図中下側の辺）は、サイドウォール膜ＳＷ１で覆われている（図３）。これにより、シェアードプラグＳＰ１と半導体領域３との絶縁を図ることができる。
【００３７】
また、ゲート電極Ｇの両側に配置されたソース・ドレイン領域（高濃度不純物領域ＳＤ）上にも、金属シリサイド層１３を介して第１プラグＰ１が設けられている（図５、図６）。なお、図５においては、図示していないが、ゲート電極Ｇ上にも金属シリサイド層１３介して第１プラグＰ１が設けられる場合がある。上記シェアードプラグＳＰ１と第１プラグＰ１とは、それぞれコンタクトホール（接続孔）Ｃ１Ｓ、コンタクトホールＣ１内に設けられている。これらのコンタクトホールＣ１Ｓ、Ｃ１は、層間絶縁膜ＩＬ１を除去することで形成される。つまり、コンタクトホールＣ１ＳおよびＣ１は、同一工程で形成することができる。また、これらのコンタクトホールＣ１Ｓ、Ｃ１を導電性膜で埋め込むことにより第１プラグＰ１およびシェアードプラグＳＰ１を形成することができる。つまり、第１プラグＰ１およびシェアードプラグＳＰ１を同一工程で形成することができる。
【００３８】
[製造工程]
次いで、図面を参照しながら本実施の形態の半導体装置の製造工程を説明するとともに、本実施の形態のｎチャネル型ＭＩＳＦＥＴの構成をより明確にする。図７〜図３９は、本実施の形態の半導体装置の製造工程を示す要部断面図または要部平面図である。
【００３９】
＜ＭＩＳＦＥＴ形成工程＞
図７に示すＳＯＩ基板を準備する。このＳＯＩ基板は、前述したとおり、支持基板１と絶縁層ＢＯＸとその上部の半導体領域（素子形成領域）３とを有する。支持基板１は、例えば、ｐ型の単結晶シリコン基板である。絶縁層ＢＯＸは、例えば、酸化シリコン膜であり、その膜厚は、例えば、５〜３０ｎｍ程度である。また、半導体領域３は、例えば、単結晶シリコン層（ＳＯＩ層）であり、その厚さは、例えば、１０〜５０ｎｍ程度である。
【００４０】
次いで、図８〜図１１に示すように、ＳＯＩ基板中に素子分離領域ＳＴＩを形成する。まず、半導体領域３上にハードマスクとなる酸化シリコン膜および窒化シリコン膜の積層膜（図示せず）を堆積する。酸化シリコン膜の膜厚は、例えば、５〜２０ｎｍ程度であり、窒化シリコン膜の膜厚は、例えば、３０〜１００ｎｍ程度である。次いで、図示しないフォトレジスト膜を堆積した後、フォトリソグラフィ技術を用いて素子分離溝の形成領域のフォトレジスト膜を除去した後、エッチング技術を用いて、酸化シリコン膜および窒化シリコン膜をエッチングし、さらに、支持基板１まで到達する素子分離溝を形成する。素子分離溝の深さは、支持基板１の表面から２００〜６００ｎｍ程度である。
【００４１】
次いで、素子分離溝の表面を含むＳＯＩ基板の表面を洗浄した後、素子分離溝の側面および底部に露出した支持基板１の表面を熱酸化することにより３〜１０ｎｍ程度の膜厚の内壁酸化膜（熱酸化膜、図示せず）を形成する。次いで、素子分離溝を埋め込む程度の膜厚で、ＳＯＩ基板上に酸化シリコン膜などの絶縁膜を形成する。例えば、３００ｎｍ〜１０００ｎｍ程度の膜厚の酸化シリコン膜をＣＶＤ（Chemical Vapor Deposition）法等を用いて形成する。その後、化学的機械的研磨法（ＣＭＰ；chemical mechanical polishing）により、半導体基板上に形成された不要な酸化シリコン膜を除去する。これにより、素子分離溝内にだけ酸化シリコン膜を埋め込んだ素子分離領域ＳＴＩを形成することができる。なお、酸化シリコン膜の成膜工程において、ＳＡ−ＣＶＤ（Sub-Atmospheric Chemical Vapor Deposition）法やＨＤＰ−ＣＶＤ（High Density Plasma Chemical Vapor Deposition）法などを用いてもよい。これらの方法を用いることで、素子分離溝への埋め込み特性が向上する。また、微細で高アスペクト比の素子分離溝に対しては、ＳＡ−ＣＶＤ法で形成した膜の上部にＨＤＰ−ＣＶＤ法で形成した膜を配置し、これらの積層膜を用いることにより、さらに、埋め込み特性を向上させることができる。また、ＣＭＰ工程の後、フッ化水素酸などを用いて素子分離領域ＳＴＩの上部をエッチングし、その平坦性をさらに向上させてもよい。上記工程により形成された素子分離領域ＳＴＩにより、素子分離領域ＳＴＩで囲まれた半導体領域（素子形成領域）３が形成される。この素子分離領域ＳＴＩで区画された領域を活性領域Ａｃという。この活性領域Ａｃのパターン（上面からの平面視の形状）は、図１１に示すように、幅広部（三角形の領域）を有する。具体的には、活性領域Ａｃのパターンは、矩形（ＡｃＡ）と三角形（ＡｃＢ）の合成形状である台形状である。この台形状は、図中上側に、上底（長辺）を有し、図中下側に、下底（短辺）を有している。また、上底および下底は、Ｘ方向に延在している。
【００４２】
次いで、図１２〜図１５に示すように半導体領域１Ｗおよびこの半導体領域１Ｗと逆導電型の半導体領域２Ｗを形成する。ここでは、半導体領域１Ｗは、ｐ型、半導体領域２Ｗは、ｎ型である。
【００４３】
上記窒化シリコン膜（図示せず）を熱燐酸などを用いたエッチングにより除去した後、上記酸化シリコン膜（図示せず）をスクリーン膜として、支持基板１中に不純物を導入する。ｐ型の半導体領域１Ｗは、例えば、イオン注入法を用いて、支持基板１中にｐ型不純物（例えば、ヒ素やアンチモンなど）を導入することにより形成する。このｐ型の半導体領域１Ｗのパターンは、図１５に示すように、台形状の活性領域Ａｃより一回り大きい領域に形成される。ここでは、ｐ型の半導体領域１Ｗの底部は、素子分離領域ＳＴＩの底部より深く形成される。
【００４４】
ｎ型の半導体領域２Ｗは、例えば、イオン注入法を用いて、支持基板１中にｎ型不純物（例えば、ホウ素やインジウムなど）を導入することにより形成する。ｎ型の半導体領域２Ｗは、例えば、イオン注入法を用いて、支持基板１中にｎ型不純物を導入することにより形成する。この際、ｎ型の半導体領域２Ｗの底部は、素子分離領域ＳＴＩの底部より深く形成され、また、ｐ型の半導体領域１Ｗの底部より深く形成される。
【００４５】
なお、上記不純物の形成の際には、適宜、フォトレジスト膜（マスク膜）を形成し、不純物の注入が不要な領域に不純物が導入されるのを阻止することは言うまでもない。また、イオン打ち込みは、飛程を調整することにより、その後の不純物の拡散により、所望の深さの半導体領域（不純物領域）を形成することができる。なお、“飛程”とは、不純物（イオン）が注入対象物（ここでは、支持基板１）中に入射したとき、その物質中で完全に停止するまでの平均距離をいう。例えば、ｎ型の半導体領域２Ｗの形成の際には、素子分離領域ＳＴＩの深さの半分程度の位置を狙って不純物を注入し、その後の熱処理により上記位置から上下に拡散させる。１度のイオン注入による制御が困難な場合は、イオンの打ち込みエネルギーを変えて複数回注入してもよい。また、上記酸化シリコン膜をエッチングし、新たにスクリーン膜を形成してもよい。
【００４６】
なお、ｐ型の半導体領域１Ｗおよびｎ型の半導体領域２Ｗの形成については、どちらを先に形成してもよい。また、上記のようにイオン注入の条件を調整することにより、半導体領域３には、ｐ型の半導体領域１Ｗやｎ型の半導体領域２Ｗを構成する不純物が注入されないように制御することが好ましい。即ち、ｎチャネル型ＭＩＳＦＥＴ（ｎＴ）のチャネル領域がノンドープとなるよう、半導体領域３には不純物を注入しない方が好ましい。例えば、この半導体領域３（チャネルとなる領域）中にしきい値電圧の調整用の不純物を注入してもよいが、不純物濃度のばらつきによるトランジスタ特性のばらつき大きくなる。これに対し、チャネル領域をノンドープとすることで、トランジスタ特性のばらつきを低減することができる。
【００４７】
次いで、図１６〜図１９に示すように、活性領域Ａｃのうち、接続領域ＣＡの支持基板１上の上記酸化シリコン膜（スクリーン膜、図示せず）、絶縁層ＢＯＸおよび半導体領域３を除去し、開口部ＯＡを形成する。例えば、図示しないフォトレジスト膜をマスクとして、酸化シリコン膜をウエットエッチングなどにより除去し、次いで、半導体領域３を構成する単結晶シリコン層をドライエッチングなどにより除去する。次いで、ＳＯＩ基板表面に残存している酸化シリコン膜（図示せず）を除去するとともに接続領域ＣＡにおいて露出している絶縁層ＢＯＸを除去する。酸化シリコン膜および接続領域ＣＡの絶縁層ＢＯＸの除去は、例えば、フッ化水素酸などを用いたウエットエッチングにより行う。
【００４８】
接続領域ＣＡ（開口部ＯＡ）のパターンは、図１９に示すように、台形状の活性領域Ａｃのパターン中に内在している。言い換えれば、活性領域Ａｃの一部の領域の絶縁層ＢＯＸおよび半導体領域３が除去され接続領域ＣＡ（開口部ＯＡ）となる。具体的には、接続領域ＣＡのパターンは、活性領域Ａｃの幅広部（三角形の領域、図１１参照）中に設けられている。ここでは接続領域ＣＡのパターンは、台形状である。
【００４９】
次いで、図２０〜図２３に示すように、活性領域（Ａｃ）の主表面に、ゲート絶縁膜ＧＯを形成する。このゲート絶縁膜ＧＯとしては、例えば、酸化シリコン膜などの絶縁膜と、いわゆるｈｉｇｈ−ｋ膜（高誘電率膜）との積層膜を用いる。例えば、熱酸化法を用いて、０．５ｎｍ〜１．５ｎｍ程度の膜厚の酸化シリコン膜を形成する。次いで、ｈｉｇｈ−ｋ膜として、例えば、ＨｆＯ２膜（酸化ハフニウム膜）をＣＶＤ法などで形成する。上記酸化シリコン膜に代えて酸窒化シリコン膜を用いてもよい。また、ゲート絶縁膜ＧＯを、酸化シリコン膜や酸窒化シリコン膜などの単層膜もしくはこれらの積層膜で構成してもよい。なお、本実施の形態（図５等）においては、ｎチャネル型ＭＩＳＦＥＴ（ｎＴ）の形成領域のみしか表示していないが、他の素子（例えば、ｐチャネル型ＭＩＳＦＥＴ（ｐＴ）や、高耐圧用のＭＩＳＦＥＴなど）を同時に形成する場合においては、素子毎にゲート絶縁膜の構成を変えて、異なる膜厚や異なる膜種で構成してもよい。
【００５０】
次いで、ゲート電極Ｇ用の材料として、例えば、多結晶シリコン膜７をＣＶＤ法などにより５０ｎｍ〜１５０ｎｍ程度の膜厚で堆積する。なお、多結晶シリコン膜７上にハードマスクとして窒化シリコン膜を堆積してもよい。
【００５１】
次いで、図２４〜図２７に示すように、多結晶シリコン膜７をパターニングすることによりゲート電極Ｇを形成する。なお、ゲート電極Ｇとして金属膜を用いてもよい。また、ゲート電極Ｇを金属膜とその上部の多結晶シリコン膜との積層膜で構成してもよい。このように、金属（金属的な導電性を持つ化合物を含む）をゲート電極として用いた、いわゆるメタルゲート構造を採用してもよい。
【００５２】
ゲート電極Ｇのパターンは、図２７に示すように、Ｘ方向、即ち、台形状の上底（または下底）に沿って延在する矩形状である。言い換えれば、Ｘ方向に延在する長辺を有する矩形状である。また、ゲート電極Ｇは、接続領域ＣＡ（開口部ＯＡ）の近傍に形成されるが、接続領域ＣＡ（開口部ＯＡ）とは、重ならないように形成される。即ち、ゲート電極Ｇは、接続領域ＣＡ（開口部ＯＡ）以外の活性領域Ａｃ上に形成される。
【００５３】
次いで、図２８〜図３１に示すように、ゲート電極Ｇの両側の、活性領域Ａｃ中に、ｎ型の低濃度不純物領域ＥＸ１を形成する。このｎ型の低濃度不純物領域ＥＸ１は、ゲート電極Ｇをマスクとして、イオン注入法により、活性領域Ａｃにｎ型不純物を導入することにより形成する。
【００５４】
次いで、ゲート電極Ｇの両側の側壁に、サイドウォール膜ＳＷ１を形成する。例えば、酸化シリコン膜とその上部の窒化シリコン膜との積層膜よりなる絶縁膜をＣＶＤ法でゲート電極Ｇ上に堆積した後、異方性エッチングを施し、ゲート電極Ｇの側壁に絶縁膜をサイドウォール膜ＳＷ１として残存させる。なお、このエッチングの際、活性領域（開口部）Ａｃの側壁にもサイドウォール膜が形成される。この活性領域（開口部）Ａｃの側壁に形成されるサイドウォール膜を“ＳＷ２”で示す。このサイドウォール膜ＳＷ２により、接続領域ＣＡ（開口部ＯＡ）を構成する半導体領域３の側壁（露出面）が保護される。
【００５５】
サイドウォール膜ＳＷ１のパターンは、図３１に示すように、ゲート電極Ｇの矩形状のパターンに沿って延在する矩形状である。前述したように、接続領域ＣＡ（開口部ＯＡ）の端部（ここでは、台形状の図中下側の辺）は、サイドウォール（ＳＷ１、ＳＷ２）で覆われている（図３１、図２８参照）。これにより、後述するシェアードプラグＳＰ１が、接続領域ＣＡ（開口部ＯＡ）の端部（ここでは、台形状の図中下側の辺）を横切って形成される際に、シェアードプラグＳＰ１と半導体領域３とが接触することを防止することができる。
【００５６】
また、接続領域ＣＡ（開口部ＯＡ）の端部を、サイドウォール（ＳＷ１、ＳＷ２）で覆う構成（図３１、図２８参照）とした場合、図３１に示すように、Ｘ方向に延在する活性領域（開口部）Ａｃの側壁とＸ方向に延在するゲート電極Ｇとの距離Ｄ１が、サイドウォール膜ＳＷ１の幅（膜厚）Ｗ１より小さくなるように配置される。即ち、Ｄ１＜Ｗ１となる。この場合、サイドウォール膜ＳＷ１の膜厚のうち、（Ｗ１−Ｄ１）に対応する膜厚分が活性領域（開口部）Ａｃの側壁を覆うサイドウォール膜ＳＷ２となる（図２８参照）。このようなレイアウトによれば、距離Ｄ１を小さくすることでレイアウト面積を縮小化しつつ、接続領域ＣＡ（開口部ＯＡ）の側壁（露出面）をサイドウォール膜ＳＷ２により覆うことができる。
【００５７】
なお、Ｄ１≧Ｗ１となるようにレイアウトしてもよい。図４０に示すように、Ｄ１≧Ｗ１の関係にあっても、レイアウト面積は大きくなるものの、接続領域ＣＡ（開口部ＯＡ）の側壁（露出面）をサイドウォール膜ＳＷ２により覆うことができる。図４０は、本実施の形態の半導体装置を構成するｎチャネル型ＭＩＳＦＥＴの他の構成を示す要部断面図である。
【００５８】
次いで、ゲート電極Ｇおよびサイドウォール膜ＳＷ１の合成体の両側の活性領域Ａｃ中に、ｎ型の高濃度不純物領域ＳＤを形成する。このｎ型のｎ型の高濃度不純物領域ＳＤは、ゲート電極Ｇおよびサイドウォール膜ＳＷ１の合成体をマスクとして、イオン注入法により、活性領域Ａｃにｎ型不純物を導入することにより形成する（図３０等参照）。
【００５９】
なお、この後、高濃度不純物領域ＳＤの厚膜化を図ってもよい。例えば、ゲート電極Ｇおよびサイドウォール膜ＳＷ１の合成体の両側の活性領域Ａｃ上、即ち、高濃度不純物領域ＳＤ上にエピタキシャル成長により、膜厚２０〜６０ｎｍ程度のエピタキシャル層（半導体領域、図示せず）を形成し、さらに、このエピタキシャル層を含む活性領域Ａｃ中に、再度、ｎ型の高濃度不純物領域を導入する。これによりエピタキシャル層から半導体領域３（活性領域Ａｃ）にかけて拡散する厚いｎ型の高濃度不純物領域を形成することができる。このエピタキシャル層を形成する場合には、ゲート電極（多結晶シリコン膜）Ｇ上に前述のハードマスクを形成し、ゲート電極Ｇ上にエピタキシャル層を成長させない方が好ましい。
【００６０】
以上の工程により、ｎ型の低濃度不純物領域ＥＸ１とｎ型の高濃度不純物領域ＳＤとを有する、ＬＤＤ構造のｎチャネル型ＭＩＳＦＥＴ（ｎＴ）が略完成する。
【００６１】
＜第１プラグ形成工程＞
次いで、図３２〜図３５に示すように、ゲート電極Ｇおよびソース、ドレイン領域（ＳＤ）等の上部に、サリサイド（Salicide：Self Aligned Silicide）技術により、金属シリサイド層１３を形成した後、層間絶縁膜ＩＬ１を形成する。
【００６２】
例えば、ｎチャネル型ＭＩＳＦＥＴ（ｎＴ）上にニッケル（Ｎｉ）膜などの金属膜を形成し熱処理を施すことにより、ゲート電極ＧとＮｉ膜およびソース、ドレイン領域（ＳＤ）とＮｉ膜との接触領域において、シリサイド化反応を生じさせる。その後、未反応のＮｉ膜を除去することにより、ニッケルシリサイド膜を形成する。なお、ゲート電極（多結晶シリコン膜）Ｇ上のハードマスクが残存している場合には、ハードマスクを除去した後、シリサイド化を行うことでゲート電極Ｇ上にも金属シリサイド層１３を形成することができる。
【００６３】
次いで、チャネル型ＭＩＳＦＥＴ（ｎＴ）上に層間絶縁膜ＩＬ１として、例えば、窒化シリコン膜と酸化シリコン膜との積層膜を形成する。この窒化シリコン膜は酸化シリコン膜のエッチングの際のエッチングストッパーの役割を果たすものであり、酸化シリコン膜より薄く形成される。
【００６４】
次いで、図３６〜図３９に示すように、層間絶縁膜ＩＬ１をエッチングすることにより複数のコンタクトホール（接続孔）Ｃ１、Ｃ１Ｓを形成する。この際、接続領域ＣＡにおいては、コンタクトホールＣ１Ｓの底面においてｐ型の半導体領域１Ｗ上の金属シリサイド層１３が露出する。このように、本実施の形態によれば、接続領域ＣＡの絶縁層ＢＯＸおよび半導体領域３が除去されているため、層間絶縁膜ＩＬ１をエッチングすることによりシェアードプラグ（ＳＰ１）用のコンタクトホールＣ１Ｓを他のコンタクトホール（例えば、ソース、ドレイン領域（ＳＤ）上のコンタクトホール）Ｃ１と同時に形成することができる。
【００６５】
なお、ソース、ドレイン領域（ＳＤ）および接続領域ＣＡの他、ゲート電極Ｇ上にコンタクトホールを形成してもよい。また、ｎ型の半導体領域２Ｗや支持基板１上に到達するコンタクトホールを形成してもよい。ｎ型の半導体領域２Ｗや支持基板１上に到達するコンタクトホールは、図６等に示す活性領域Ａｃ以外の領域に設けられる。このコンタクトホールの形成領域においても、あらかじめ半導体領域３等を除去しておくことで、他のコンタクトホールＣ１と同時に形成することができる。また、このコンタクトホール部を介してｎ型の半導体領域２Ｗや支持基板１に、それぞれ電源電位（Ｖｄｄ）や接地電位（ＶＳＳ）が印加される。
【００６６】
次いで、コンタクトホールＣ１、Ｃ１Ｓの内部に第１プラグ（Ｐ１、ＳＰ１）を形成する（図３〜図６参照）。例えば、コンタクトホールＣ１、Ｃ１Ｓの内部を含む層間絶縁膜ＩＬ１上に導電性膜を堆積する。導電性膜としては、バリア膜（図示せず）と金属膜との積層膜を用いることができる。バリア膜としては、例えば、Ｔｉ（チタン）膜またはＴｉＮ（窒化チタン）膜、もしくはこれらの積層膜を用いることができる。また、金属膜としては、例えば、Ｗ（タングステン）膜などを用いることができる。堆積した導電性膜のうち、コンタクトホールＣ１、Ｃ１Ｓ以外の導電性膜をＣＭＰ法などを用いて除去することにより、コンタクトホールＣ１、Ｃ１Ｓ内に導電性膜を埋め込むことにより、第１プラグ（Ｐ１、ＳＰ１）を形成する。第１プラグ（Ｐ１、ＳＰ１）は、第１層配線（図示せず）と接続されるプラグであり、このうち、ＳＰ１は、第１層配線との接続のみならず、ゲート電極Ｇと半導体領域（ここでは、接続領域ＣＡ、即ち、ｐ型の半導体領域１Ｗ）の電気的接続の機能も併せ持つためシェアードプラグと呼ばれる。
【００６７】
次いで、第１プラグＰ１（ＳＰ１含む）の上部に、第１層配線（図示せず）を形成する。この第１層配線は、層間絶縁膜ＩＬ１上に形成されたＡｌ（アルミニウム）などの導電性膜をパターニングすることにより形成することができる。また、第１層配線を、Ｃｕ（銅）などよりなるダマシン配線としてもよい。例えば、層間絶縁膜ＩＬ１上に形成された配線溝用絶縁膜中に配線溝を形成し、その内部にメッキ法などによりＣｕ膜を形成し、配線溝以外のＣｕ膜をＣＭＰ法などにより除去することで、ダマシン配線を形成することができる。
【００６８】
この後、さらに、層間絶縁膜、プラグおよび配線の形成工程を繰り返すことにより、多層配線を形成することができるが、本実施の形態においては、その詳細な説明を省略する。
【００６９】
＜効果２の説明＞
このように、本実施の形態においては、ｎチャネル型ＭＩＳＦＥＴ（ｎＴ）のゲート電極Ｇとｐ型の半導体領域１Ｗとの電気的接続をシェアードプラグＳＰ１によって行ったので、ｎチャネル型ＭＩＳＦＥＴ（ｎＴ）の形成領域の縮小化を図ることができる。
【００７０】
例えば、図４１に示すように、ゲート電極Ｇと、ｐ型の半導体領域１Ｗの上部にある接続領域ＣＡに個別に第１プラグＰ１を設けた場合、ｎチャネル型ＭＩＳＦＥＴ（ｎＴ）の形成領域が大きくなる。図４１は、本実施の形態の比較例の半導体装置を構成するｎチャネル型ＭＩＳＦＥＴの要部平面図である。
【００７１】
これに対し、本実施の形態においては、シェアードプラグＳＰ１を用いることで、ｎチャネル型ＭＩＳＦＥＴ（ｎＴ）の形成領域の縮小化を図ることができる。
【００７２】
（実施の形態２）
実施の形態１においては、活性領域Ａｃのパターンを台形状としたが（図６、図１１参照）、かかる形状に限られるものではなく、他の形状であってもよい。以下に、他の形状として、変形例Ａおよび変形例Ｂの２例を説明する。
【００７３】
（変形例Ａ）
図４２および図４３は、本実施の形態の変形例Ａの半導体装置を構成するｎチャネル型ＭＩＳＦＥＴの要部平面図である。
【００７４】
図４２に示すように、本変形例Ａの半導体装置においては、素子分離領域ＳＴＩにより囲まれた半導体領域３よりなる活性領域Ａｃのパターン（上面からの平面視の形状）が実施の形態１と異なる。具体的には、図示すように、本変形例Ａの活性領域Ａｃのパターンは、幅広部を有し、第１矩形ＡｃＡと第２矩形ＡｃＢの合成形状である六角形状（多角形状）である。
【００７５】
そして、図４３に示すように、活性領域Ａｃのパターン中には、接続領域ＣＡのパターンが内在しており、この接続領域ＣＡのパターンは、活性領域Ａｃの幅広部（第２矩形の領域）中に設けられている。接続領域ＣＡのパターンは、矩形状である。
【００７６】
このように、活性領域Ａｃ中に、主としてｎチャネル型ＭＩＳＦＥＴのゲート電極およびソース・ドレイン領域が形成される領域（第１矩形ＡｃＡ、素子形成領域）と、接続領域ＣＡとを設けていれば、活性領域Ａｃおよび接続領域ＣＡの形状は適宜変更可能である。
【００７７】
ここで、本明細書においては、各パターンの形状を露光マスク（原版）の形状と対応させて、矩形などで示しているが、現実のパターンにおいては、角部がラウンド化したパターンとなることが多い。このように、ラウンド化する角部の形状を考慮しつつ、レイアウト面積の縮小化を図るという観点においては、この変形例Ａより上記実施の形態１のパターン形状の方が好ましい。
【００７８】
なお、変形例Ａにおいて、他の構成は、実施の形態１と同様であるためその詳細な説明を省略する。例えば、図４３のＡ−Ａ断面は、図３と類似した形状となる。また、図４３のＢ−Ｂ断面は、図４と、Ｃ−Ｃ断面は、図５と類似した形状となる。また、製造工程についても、活性領域Ａｃや接続領域ＣＡなどのパターンの形状が異なる他は、実施の形態１と同様の工程で形成することができる。
【００７９】
このように、本変形例Ａにおいても、実施の形態１で説明した効果（例えば、上記効果１、効果２等）を奏することができる。
【００８０】
（変形例Ｂ）
上記実施の形態１および変形例Ｂにおいては、主としてｎチャネル型ＭＩＳＦＥＴのゲート電極およびソース・ドレイン領域が形成される領域（第１矩形ＡｃＡ、素子形成領域）と、接続領域ＣＡとを一の活性領域Ａｃのパターン中に設けたが、接続領域ＣＡを別のパターンとしてもよい。
【００８１】
図４４〜４６は、本実施の形態の変形例Ｂの半導体装置を構成するｎチャネル型ＭＩＳＦＥＴの要部平面図または要部断面図である。
【００８２】
図４４に示すように、本変形例Ｂの半導体装置においては、素子分離領域ＳＴＩにより囲まれた活性領域Ａｃと、素子分離領域ＳＴＩにより囲まれた接続領域ＣＡとを有する。具体的には、本変形例Ｂの活性領域Ａｃのパターンは、上記変形例Ａの第１矩形ＡｃＡと対応し、接続領域ＣＡのパターンは、上記変形例Ａの第２矩形ＡｃＢと対応する。ここで、変形例Ｂにおいては、第１矩形ＡｃＡと第２矩形ＡｃＢが離間して配置されている。
【００８３】
このように、主としてｎチャネル型ＭＩＳＦＥＴのゲート電極およびソース・ドレイン領域が形成される領域（第１矩形ＡｃＡ、素子形成領域）を活性領域Ａｃとし、接続領域ＣＡを別パターンとして設けてもよい。もちろん、この接続領域ＣＡにおいては、実施の形態１と同様に、半導体領域３および絶縁層ＢＯＸが除去され開口部ＯＡが配置されている。このように、他の構成は、実施の形態１と同様であるためその詳細な説明を省略する。例えば、図４５のＡ−Ａ断面は、図３と類似した形状となる。また、図４５のＣ−Ｃ断面は、図５と類似した形状となる。なお、図４５のＢ−Ｂ断面は、図４６に示すように、活性領域Ａｃと接続領域ＣＡとの間に、素子分離領域ＳＴＩが配置される。この素子分離領域ＳＴＩの分だけレイアウト面積は大きくなるが、本変形例Ｂにおいても、実施の形態１で説明した効果（例えば、上記効果１、効果２等）を奏することができる。
【００８４】
また、本変形例Ｂの半導体装置の製造工程についても、活性領域Ａｃや接続領域ＣＡなどのパターンの形状が異なる他は、実施の形態１と同様の工程で形成することができる。
【００８５】
（実施の形態３）
実施の形態１においては、開口部ＯＡの側壁を、サイドウォール膜ＳＷ２で覆うこと（図３等参照）により、シェアードプラグＳＰ１と半導体領域３との絶縁を図ったが、本実施の形態においては、コンタクトホールＣ１Ｓの側壁にサイドウォール膜ＳＷ３を設ける。以下に、サイドウォール膜ＳＷ３を形成する形態として、変形例１および変形例２の２例を説明する。
【００８６】
なお、本実施の形態（変形例１、変形例２）においては、コンタクトホールＣ１、Ｃ１Ｓの構成以外の構成およびコンタクトホールＣ１、Ｃ１Ｓ形成工程までは、実施の形態１と同様であるため、その詳細な説明を省略する。
【００８７】
（変形例１）
図４７および図４８は、本実施の形態の変形例１の半導体装置の製造工程を示す要部断面図である。
【００８８】
実施の形態１と同様に、ＳＯＩ基板上に、ＬＤＤ構造のソース・ドレイン領域を有するｎチャネル型ＭＩＳＦＥＴ（ｎＴ）を形成する。即ち、ＳＯＩ基板の上部に素子分離領域ＳＴＩを形成した後、半導体領域１Ｗおよびこの半導体領域１Ｗと逆導電型の半導体領域２Ｗを形成する。次いで、活性領域Ａｃのうち、接続領域ＣＡの絶縁層ＢＯＸおよび半導体領域３等を除去し、開口部ＯＡを形成する。次いで、活性領域（Ａｃ）の主表面に、ゲート絶縁膜ＧＯおよびゲート電極Ｇを形成する。さらに、ゲート電極Ｇの両側の活性領域Ａｃ中に、ｎ型の低濃度不純物領域ＥＸ１を形成した後、ゲート電極Ｇの両側の側壁に、サイドウォール膜ＳＷ１を形成し、ゲート電極Ｇおよびサイドウォール膜ＳＷ１の合成体の両側の活性領域Ａｃ中に、ｎ型の高濃度不純物領域ＳＤを形成する。これにより、ｎ型の低濃度不純物領域ＥＸ１とｎ型の高濃度不純物領域ＳＤとを有する、ＬＤＤ構造のｎチャネル型ＭＩＳＦＥＴ（ｎＴ）が略完成する（図７〜３１参照）。
【００８９】
次いで、図４７に示すように、ゲート電極Ｇおよびソース、ドレイン領域（ＳＤ）等の上部に、サリサイド技術により、金属シリサイド層１３を形成した後、層間絶縁膜ＩＬ１を形成する。次いで、層間絶縁膜ＩＬ１をエッチングすることにより複数のコンタクトホール（接続孔）Ｃ１、Ｃ１Ｓを形成する。この際、接続領域ＣＡにおいては、コンタクトホールＣ１Ｓの底面においてｐ型の半導体領域１Ｗ上の金属シリサイド層１３が露出する。
【００９０】
次いで、絶縁膜として、例えば、窒化シリコン膜をＣＶＤ法で、コンタクトホールＣ１Ｓの内部を含む層間絶縁膜ＩＬ１上に堆積し、異方性エッチングを施すことにより、コンタクトホールＣ１Ｓの側壁に絶縁膜をサイドウォール膜ＳＷ３として残存させる。これにより、開口部ＯＡの側壁がサイドウォール膜ＳＷ３で覆われる。ここでの“覆われる”とは、開口部ＯＡの側壁がサイドウォール膜ＳＷ２を介してサイドウォール膜ＳＷ３で覆われる場合も含むものである。なお、図示は省略するが、コンタクトホールＣ１の側壁にもサイドウォール膜ＳＷ３が形成される。
【００９１】
次いで、図４８に示すように、コンタクトホールＣ１Ｓの内部に第１プラグ（Ｐ１、シェアードプラグＳＰ１）を形成する。例えば、実施の形態１と同様に、コンタクトホールＣ１Ｓの内部に導電性膜を埋め込むことにより、シェアードプラグＳＰ１を形成する。この際、コンタクトホールＣ１の内部にも導電性膜が埋め込まれ第１プラグＰ１が形成される。
【００９２】
このように、本変形例１においては、コンタクトホールＣ１Ｓの側壁にサイドウォール膜ＳＷ３を配置したので、シェアードプラグＳＰ１と半導体領域３との絶縁性を高めることができる。
【００９３】
例えば、ゲート電極Ｇの両側の側壁に、サイドウォール膜ＳＷ１を形成するの際、開口部ＯＡの側壁にもサイドウォール膜ＳＷ２が形成され、半導体領域３の側壁（露出面）が保護される。しかしながら、絶縁層ＢＯＸおよび半導体領域３の膜厚は小さいため、サイドウォール膜ＳＷ１、ＳＷ２を形成する際の異方性エッチング条件によっては、開口部ＯＡの側壁のサイドウォール膜ＳＷ２の膜厚が小さく、また、全体またはその一部が除去され、その絶縁耐性が十分でない場合も考えられる。また、コンタクトホールＣ１Ｓ形成時のマスクずれなどで、サイドウォール膜ＳＷ２の全体またはその一部が除去され、その絶縁耐性が十分でない場合も考えられる。
【００９４】
これに対し、本変形例１においては、コンタクトホールＣ１Ｓの側壁にサイドウォール膜ＳＷ３を配置したので、実施の形態１の効果効果（例えば、上記効果１、効果２等）に加え、シェアードプラグＳＰ１と半導体領域３との絶縁性を高めることができる。
【００９５】
（変形例２）
図４９〜図５１は、本実施の形態の変形例２の半導体装置の製造工程を示す要部断面図である。
【００９６】
実施の形態１と同様に、ＳＯＩ基板上に、ＬＤＤ構造のソース・ドレイン領域を有するｎチャネル型ＭＩＳＦＥＴ（ｎＴ）を形成する。即ち、ＳＯＩ基板の上部に素子分離領域ＳＴＩを形成した後、半導体領域１Ｗおよびこの半導体領域１Ｗと逆導電型の半導体領域２Ｗを形成する。次いで、活性領域Ａｃのうち、接続領域ＣＡの絶縁層ＢＯＸおよび半導体領域３等を除去し、開口部ＯＡを形成する。次いで、活性領域（Ａｃ）の主表面に、ゲート絶縁膜ＧＯおよびゲート電極Ｇを形成する。さらに、ゲート電極Ｇの両側の活性領域Ａｃ中に、ｎ型の低濃度不純物領域ＥＸ１を形成した後、ゲート電極Ｇの両側の側壁に、サイドウォール膜ＳＷ１を形成し、ゲート電極Ｇおよびサイドウォール膜ＳＷ１の合成体の両側の活性領域Ａｃ中に、ｎ型の高濃度不純物領域ＳＤを形成する。これにより、ｎ型の低濃度不純物領域ＥＸ１とｎ型の高濃度不純物領域ＳＤとを有する、ＬＤＤ構造のｎチャネル型ＭＩＳＦＥＴ（ｎＴ）が略完成する（図７〜３１参照）。
【００９７】
この後、図４９に示すように、ゲート電極Ｇおよびソース、ドレイン領域（ＳＤ）等の上部に、サリサイド技術により、金属シリサイド層１３を形成した後、層間絶縁膜ＩＬ１を形成する。このＩＬ１としては、例えば、窒化シリコン膜ＩＬ１ａと酸化シリコン膜ＩＬ１ｂとの積層膜が用いられる。この窒化シリコン膜ＩＬ１ａは酸化シリコン膜ＩＬ１ｂのエッチングの際のエッチングストッパーの役割を果たすものであり、酸化シリコン膜ＩＬ１ｂより薄く形成される。
【００９８】
次いで、層間絶縁膜ＩＬ１の内、上層の酸化シリコン膜ＩＬ１ｂを窒化シリコン膜ＩＬ１ａが露出するまでエッチングする。この際、コンタクトホールＣ１Ｓの内部には、ゲート電極Ｇの上部から開口部ＯＡの側壁を覆い、コンタクトホールＣ１Ｓの底部に延在する窒化シリコン膜ＩＬ１ａが露出する。
【００９９】
次いで、図５０に示すように、露出した窒化シリコン膜ＩＬ１ａを異方的にエッチングすることにより、サイドウォール膜ＳＷ３を形成するとともに、コンタクトホールＣ１Ｓの底部の金属シリサイド層１３を露出させる。即ち、ゲート電極Ｇの上部から開口部ＯＡの側壁のサイドウォール膜ＳＷ２を覆うように窒化シリコン膜ＩＬ１ａを残存させ、サイドウォール膜ＳＷ３とするとともに、コンタクトホールＣ１Ｓを開口する。このように、層間絶縁膜ＩＬ１を構成するエッチングストッパー（ここでは、窒化シリコン膜ＩＬ１ａ）を利用してサイドウォール膜ＳＷ３を形成してもよい。この場合、サイドウォール膜ＳＷ３をコンタクトホールＣ１Ｓの開口時に形成できるので、短工程でサイドウォール膜ＳＷ３を形成することができる。
【０１００】
次いで、図５１に示すように、コンタクトホールＣ１Ｓの内部に第１プラグ（Ｐ１、シェアードプラグＳＰ１）を形成する。例えば、実施の形態１と同様に、コンタクトホールＣ１Ｓの内部に導電性膜を埋め込むことにより、シェアードプラグＳＰ１を形成する。この際、コンタクトホールＣ１の内部にも導電性膜が埋め込まれ第１プラグＰ１が形成される。
【０１０１】
このように、本変形例１においては、コンタクトホールＣ１Ｓの側壁にサイドウォール膜ＳＷ３を配置したので、シェアードプラグＳＰ１と半導体領域３との絶縁の信頼性を高めることができる。
【０１０２】
例えば、ゲート電極Ｇの両側の側壁に、サイドウォール膜ＳＷ１を形成するの際、開口部ＯＡの側壁にもサイドウォール膜ＳＷ２が形成され、半導体領域３の側壁（露出面）が保護される。しかしながら、絶縁層ＢＯＸおよび半導体領域３の膜厚は小さいため、サイドウォール膜ＳＷ１、ＳＷ２を形成する際の異方性エッチング条件によっては、開口部ＯＡの側壁のサイドウォール膜ＳＷ２の膜厚が小さく、また、全体またはその一部が除去され、その絶縁耐性が十分でない場合も考えられる。また、コンタクトホールＣ１Ｓ形成時のマスクずれなどで、サイドウォール膜ＳＷ２の全体またはその一部が除去され、その絶縁耐性が十分でない場合も考えられる。
【０１０３】
これに対し、本変形例２においては、上記変形例１と同様に、開口部ＯＡの側壁にサイドウォール膜ＳＷ３を配置したので、実施の形態１の効果（例えば、上記効果１、効果２等）に加え、シェアードプラグＳＰ１と半導体領域３との絶縁性を高めることができる。さらに、サイドウォール膜ＳＷ３として、層間絶縁膜ＩＬ１を構成するエッチングストッパーを利用することにより、コンタクトホールＣ１Ｓの開口時に、短工程でサイドウォール膜ＳＷ３を形成することができる。
【０１０４】
（実施の形態４）
実施の形態１においては、半導体領域１Ｗをｐ型とし、半導体領域２Ｗをｎ型として、ｐｎ分離を構成したが、半導体領域１Ｗの電位を独立して制御するための半導体領域１Ｗの分離構成は、実施の形態１のものに限られるものではなく、種々の変形が可能である。以下に、上記分離構成の他の形態として、変形例ａおよび変形例ｂの２例を説明する。
【０１０５】
（変形例ａ）
実施の形態１においては、半導体領域１Ｗをｐ型とし、半導体領域２Ｗをｎ型としたが（図１参照）、これらの導電型を逆導電型としてもよい。即ち、本変形例ａにおいては、半導体領域１Ｗをｎ型とし、半導体領域２Ｗをｐ型とする。
【０１０６】
図５２は、本実施の形態の変形例ａの半導体装置を構成するｎチャネル型ＭＩＳＦＥＴの要部断面図である。
【０１０７】
この場合、活性領域Ａｃ（半導体領域３）の下部には、絶縁層ＢＯＸを介して、ｎ型の半導体領域１Ｗが配置されている。このｎ型の半導体領域１Ｗの底部は、素子分離領域ＳＴＩの底部より深い位置に位置する。さらに、このｎ型の半導体領域１Ｗの下部には、ｎ型の半導体領域１Ｗとは逆導電型のｐ型の半導体領域２Ｗが配置されている。即ち、ｎ型の半導体領域１Ｗは、ｐ型の半導体領域２Ｗに囲まれ、ｐｎ分離されている。具体的には、ｎ型の半導体領域１Ｗの上部には、絶縁層ＢＯＸが位置し、ｎ型の半導体領域１Ｗの底部および側部は、ｐ型の半導体領域２Ｗと接するように配置されている。
【０１０８】
このように、ｎチャネル型ＭＩＳＦＥＴ（ｎＴ）の形成領域（Ａｃ）の下部のｎ型の半導体領域１Ｗを、その底部および外周に位置するｐ型の半導体領域２Ｗにより電気的に分離し、ゲート電極Ｇと上記ｎ型の半導体領域１Ｗとを電気的に接続することにより、実施の形態１で詳細に説明したように、ＭＩＳＦＥＴの動作特性を向上させることができる（効果１参照）。
【０１０９】
（変形例ｂ）
上記変形例ａにおいては、このｎ型の半導体領域１Ｗの底部を、素子分離領域ＳＴＩの底部より深い位置に配置したが、素子分離領域ＳＴＩをより深く形成してもよい。
【０１１０】
図５３は、本実施の形態の変形例ｂの半導体装置を構成するｎチャネル型ＭＩＳＦＥＴの要部断面図である。
【０１１１】
この場合、活性領域Ａｃ（半導体領域３）の下部には、絶縁層ＢＯＸを介して、ｎ型の半導体領域１Ｗが配置されている。このｎ型の半導体領域１Ｗの底部は、素子分離領域ＳＴＩの底部より浅い位置に位置する。さらに、このｎ型の半導体領域１Ｗの下部には、ｎ型の半導体領域１Ｗとは逆導電型のｐ型の半導体領域２Ｗが配置されている。即ち、ｎ型の半導体領域１Ｗの上部には、絶縁層ＢＯＸが位置し、ｎ型の半導体領域１Ｗの側部は、素子分離領域ＳＴＩと接するように配置され、ｎ型の半導体領域１Ｗの底部は、ｐ型の半導体領域２Ｗと接するように配置されている。
【０１１２】
かかる構成によっても、ｎチャネル型ＭＩＳＦＥＴ（ｎＴ）の形成領域（Ａｃ）の下部のｎ型の半導体領域１Ｗを、素子分離領域ＳＴＩおよびｐ型の半導体領域２Ｗにより電気的に分離することができ、ゲート電極Ｇと上記ｎ型の半導体領域１Ｗとを電気的に接続することにより、実施の形態１で詳細に説明したように、ＭＩＳＦＥＴの動作特性を向上させることができる（効果１参照）。
【０１１３】
例えば、上記実施の形態１のように、ｎチャネル型ＭＩＳＦＥＴ（ＮＭＯＳ）の下部に絶縁層ＢＯＸを介してｐ型の半導体領域２Ｗを配置した場合には、次に示すメリットがある。
【０１１４】
例えば、バルク素子と本願のような上記ＳＯＩ素子を同一のウエハ（半導体基板）に形成する場合、ＳＯＩ素子の絶縁層ＢＯＸ下への不純物注入を、バルク素子と同様の工程で形成することが可能となり、製造工程の簡略化を図ることができる。
【０１１５】
一方、上記変形例ａのように、ｎチャネル型ＭＩＳＦＥＴ（ＮＭＯＳ）の下部に絶縁層ＢＯＸを介してｎ型の半導体領域１Ｗを配置した場合には、次に示すメリットがある。
【０１１６】
例えば、ＳＯＩ-ＮＭＯＳとＳＯＩ-ＰＭＯＳとも絶縁層ＢＯＸ下のウエルの電位を可変にする構造の場合、両方のウエルを分離する必要がある。このため、トリプルウエル構造が必要になる。しかし、ゲートとウエルを接続し、ＤＴ（Dynanic Transient）モードで動作する場合には、ＮＭＯＳでｎ型ウエル、ＰＭＯＳでｐ型ウエルの構造を選択すると、ツインウエル構造でよくなる。これは、ＮＭＯＳの場合には、ＧＮＤ-Ｖｃｃ間のみで、ウエルの電位は逆電位となるためで、ツインウエルでもリーク電流を抑制できる。
【０１１７】
また、上記変形例ｂのように、素子分離領域ＳＴＩの底部を半導体領域１Ｗの底部より深く配置した場合には、次に示すメリットがある。
【０１１８】
近接素子間は、ＳＴＩの絶縁分離となるため、分離幅を小さくすることが可能となる。これは、ＳＴＩ下の空乏層の増大を抑制できるためである。
【０１１９】
（実施の形態５）
実施の形態１においては、ｎチャネル型ＭＩＳＦＥＴを例に説明したが、本実施の形態においては、ｐチャネル型ＭＩＳＦＥＴを例に説明する。
【０１２０】
図５４は、本実施の形態の半導体装置を構成するｐチャネル型ＭＩＳＦＥＴの模式的な断面図である。図５５は、ｐチャネル型ＭＩＳＦＥＴの電位の印加状態を示す表である。
【０１２１】
図５４に示すように、ｐチャネル型ＭＩＳＦＥＴ（ｐＴ）、ＳＯＩ基板を構成する半導体領域３の主表面に形成される。ＳＯＩ基板は、支持基板１と絶縁層ＢＯＸとその上部の半導体領域（素子形成領域）３とを有する。支持基板１は、例えば、ｐ型の単結晶シリコン基板である。
【０１２２】
このｐチャネル型ＭＩＳＦＥＴ（ｐＴ）は、半導体領域３上にゲート絶縁膜ＧＯを介して配置されたゲート電極Ｇと、このゲート電極Ｇの両側に配置されたソース・ドレイン領域とを有する。このソース・ドレイン領域は、ＬＤＤ構造を有し、ｎ型の低濃度不純物領域ＥＸ１とｎ型の高濃度不純物領域ＳＤとを有する。なお、１３は、金属シリサイド層である。
【０１２３】
ｐチャネル型ＭＩＳＦＥＴ（ｐＴ）が配置される半導体領域３の下部には、絶縁層ＢＯＸを介して、ｎ型の半導体領域（ウエル領域、バックゲート領域）１Ｗが配置されている。このｎ型の半導体領域１Ｗの底部は、素子分離領域ＳＴＩの底部より深い位置に位置する。さらに、このｎ型の半導体領域１Ｗの下部には、ｎ型の半導体領域１Ｗとは逆導電型のｐ型の半導体領域（ウエル領域、バックゲート領域）２Ｗが配置されている。即ち、ｎ型の半導体領域１Ｗは、ｐ型の半導体領域２Ｗに囲まれ、ｐｎ分離されている。具体的には、ｎ型の半導体領域１Ｗの上部には、絶縁層ＢＯＸが位置し、ｎ型の半導体領域１Ｗの底部および側部は、ｐ型の半導体領域２Ｗと接するように配置されている。なお、ｎ型の半導体領域１Ｗの側部の一部は素子分離領域ＳＴＩと接していてもよい。
【０１２４】
ここで、本実施の形態においては、ｐチャネル型ＭＩＳＦＥＴ（ｐＴ）のゲート電極Ｇとその下方のｎ型の半導体領域１Ｗが電気的に接続されている。この電気的接続は、追って詳細に説明するようにシェアードプラグＳＰ１によってなされる。また、ｐ型の半導体領域２Ｗは、支持基板１を介して接地電位（ＶＳＳ、基準電位、第２電位、上記第１電位より低い電位）に接続されている。
【０１２５】
このように、ｐチャネル型ＭＩＳＦＥＴ（ｐＴ）の形成領域（Ａｃ）の下部のｎ型の半導体領域１Ｗを、その底部および外周に位置するｐ型の半導体領域２Ｗにより電気的に分離することで、ｎ型の半導体領域１Ｗの電位を個別に制御することができる。また、ｐチャネル型ＭＩＳＦＥＴ（ｐＴ）のゲート電極Ｇと上記ｎ型の半導体領域１Ｗとを電気的に接続することにより、閾値電位（Ｖｔｈ）を動的に制御することができる[効果１]。即ち、ＭＩＳＦＥＴがオン状態（ｏｎ）の場合は、ｎ型の半導体領域１Ｗとゲート電極が同じ電位となることで、閾値電位（Ｖｔｈ）を低下させ、オン電流を大きくすることができる。逆に、ＭＩＳＦＥＴがオフ状態（ｏｆｆ）の場合は、閾値電位（Ｖｔｈ）を上昇させ、オフ電流を小さくすることができる。このように、ＭＩＳＦＥＴの動作特性を向上させることができる。また、このような特性向上により、ゲート電極に印加する電圧（電源電圧、電源電位、駆動電圧、駆動電位）と閾値電位との差が実質的に大きくなり、低電位駆動を可能とすることができる。
【０１２６】
さらに、ｐチャネル型ＭＩＳＦＥＴ（ｐＴ）のゲート電極Ｇとｎ型の半導体領域１Ｗとの電気的接続をシェアードプラグＳＰ１によって行うことにより、ｐチャネル型ＭＩＳＦＥＴ（ｐＴ）の形成領域の縮小化を図ることができる[効果２]。なお、本実施の形態のｐチャネル型ＭＩＳＦＥＴ（ｐＴ）のシェアードプラグＳＰ１部の構成および製造工程については、図３〜図４０等を参照しながら説明した実施の形態１の場合と同様であるため、その説明を省略する。即ち、半導体領域１Ｗがｎ型、半導体領域２Ｗがｐ型となり、ＭＩＳＦＥＴがｐチャネル型となる他は、実施の形態１の場合と同様である。
【０１２７】
また、実施の形態４において説明したように、半導体領域１Ｗの分離構成については、種々の変形が可能である。
【０１２８】
図５６は、本実施の形態の第１変形例の半導体装置を構成するｐチャネル型ＭＩＳＦＥＴの要部断面図である。
【０１２９】
この場合、活性領域Ａｃ（半導体領域３）の下部には、絶縁層ＢＯＸを介して、ｐ型の半導体領域１Ｗが配置されている。このｐ型の半導体領域１Ｗの底部は、素子分離領域ＳＴＩの底部より深い位置に位置する。さらに、このｐ型の半導体領域１Ｗの下部には、ｐ型の半導体領域１Ｗとは逆導電型のｎ型の半導体領域２Ｗが配置されている。即ち、ｐ型の半導体領域１Ｗは、ｎ型の半導体領域２Ｗに囲まれ、ｐｎ分離されている。具体的には、ｐ型の半導体領域１Ｗの上部には、絶縁層ＢＯＸが位置し、ｐ型の半導体領域１Ｗの底部および側部は、ｎ型の半導体領域２Ｗと接するように配置されている。
【０１３０】
このように、ｐチャネル型ＭＩＳＦＥＴ（ｐＴ）の形成領域（Ａｃ）の下部のｐ型の半導体領域１Ｗを、その底部および外周に位置するｎ型の半導体領域２Ｗにより電気的に分離し、ゲート電極Ｇと上記ｐ型の半導体領域１Ｗとを電気的に接続することにより、図５４に示す場合と同様に、ＭＩＳＦＥＴの動作特性を向上させることができる（効果１参照）。
【０１３１】
図５７は、本実施の形態の第２変形例の半導体装置を構成するｐチャネル型ＭＩＳＦＥＴの要部断面図である。
【０１３２】
この場合、活性領域Ａｃ（半導体領域３）の下部には、絶縁層ＢＯＸを介して、ｐ型の半導体領域１Ｗが配置されている。このｐ型の半導体領域１Ｗの底部は、素子分離領域ＳＴＩの底部より浅い位置に位置する。さらに、このｐ型の半導体領域１Ｗの下部には、ｐ型の半導体領域１Ｗとは逆導電型のｎ型の半導体領域２Ｗが配置されている。即ち、ｐ型の半導体領域１Ｗの上部には、絶縁層ＢＯＸが位置し、ｐ型の半導体領域１Ｗの側部は、素子分離領域ＳＴＩと接するように配置され、ｐ型の半導体領域１Ｗの底部は、ｎ型の半導体領域２Ｗと接するように配置されている。
【０１３３】
かかる構成によっても、ｐチャネル型ＭＩＳＦＥＴ（ｐＴ）の形成領域（Ａｃ）の下部のｐ型の半導体領域１Ｗを、素子分離領域ＳＴＩおよびｎ型の半導体領域２Ｗにより電気的に分離することができ、ゲート電極Ｇと上記ｐ型の半導体領域１Ｗとを電気的に接続することにより、図５４に示す場合と同様に、ＭＩＳＦＥＴの動作特性を向上させることができる（効果１参照）。
【０１３４】
（実施の形態６）
上記実施の形態１〜５において説明した半導体装置（ｎチャネル型ＭＩＳＦＥＴやｐチャネル型ＭＩＳＦＥＴ）の適用箇所に制限はないが、例えば、これらのＭＩＳＦＥＴをＳＲＡＭ（Static Random Access Memory、スタティックランダムアクセスメモリ）のメモリセルに適用することができる。
【０１３５】
[回路構成]
図５８は、本実施の形態のＳＲＡＭのメモリセルを示す等価回路図である。図示するように、メモリセルは、一対のビット線（ビット線ＢＬ、ビット線／（バー）ＢＬ）とワード線ＷＬとの交差部に配置される。このメモリセルは、一対のロードトランジスタ（ロードＭＯＳ、負荷用トランジスタ、負荷用ＭＩＳＦＥＴ）Ｌｏ１、Ｌｏ２、一対のアクセストランジスタ（アクセスＭＯＳ、アクセス用トランジスタ、アクセスＭＩＳＦＥＴ、転送用トランジスタ）Ａｃｃ１、Ａｃｃ２および一対のドライバトランジスタ（ドライバＭＯＳ、駆動用トランジスタ、駆動用ＭＩＳＦＥＴ）Ｄｒ１、Ｄｒ２を有している。
【０１３６】
上記メモリセルを構成する上記６つのトランジスタのうち、ロードトランジスタ（Ｌｏ１、Ｌｏ２）は、ｐチャネル型ＭＩＳＦＥＴであり、アクセストランジスタ（Ａｃｃ１、Ａｃｃ２）およびドライバトランジスタ（Ｄｒ１、Ｄｒ２）は、ｎチャネル型ＭＩＳＦＥＴである。
【０１３７】
なお、以下において、上記ロードトランジスタ、アクセストランジスタおよびドライバトランジスタを、単に“トランジスタ”と呼ぶことがある。また、各トランジスタの符号（Ｌｏ１、Ｌｏ２、Ａｃｃ１、Ａｃｃ２、Ｄｒ１、Ｄｒ２）のみで各トランジスタを示す場合がある。
【０１３８】
上記メモリセルを構成する上記６つのトランジスタのうち、Ｌｏ１とＡｃｃ１とはＣＭＯＳインバータを構成し、Ｌｏ２とＡｃｃ２とは、他のＣＭＯＳインバータを構成している。これら一対のＣＭＯＳインバータの相互の入出力端子（蓄積ノードＡ、Ｂ）は、交差結合され、１ビットの情報を記憶する情報蓄積部としてのフリップフロップ回路を構成している。
【０１３９】
以上のＳＲＡＭメモリセルを構成する６つのトランジスタの接続関係を詳述すれば以下のようになる。
【０１４０】
電源電位（第１電位）Ｖｄｄと蓄積ノードＡとの間にＬｏ１が接続され、蓄積ノードＡと接地電位（ＧＮＤ、０Ｖ、基準電位、上記第１電位より低い第２電位）ＶＳＳとの間にＤｒ１が接続され、Ｌｏ１およびＤｒ１のゲート電極は、蓄積ノードＢに接続される。
【０１４１】
電源電位Ｖｄｄと蓄積ノードＢとの間にＬｏ２が接続され、蓄積ノードＢと接地電位ＶＳＳとの間にＤｒ２が接続され、Ｌｏ２およびＤｒ２のゲート電極は、蓄積ノードＡに接続される。
【０１４２】
ビット線ＢＬと蓄積ノードＡとの間にＡｃｃ１が接続され、ビット線／ＢＬと蓄積ノードＢとの間にＡｃｃ２が接続され、Ａｃｃ１およびＡｃｃ２のゲート電極は、ワード線ＷＬに接続される（ワード線となる）。
【０１４３】
ここで、上記６つのトランジスタは、ＳＯＩ基板のＳＯＩ層である半導体領域３に形成される。
【０１４４】
さらに、本実施の形態のアクセストランジスタ（Ａｃｃ１）のゲート電極は、アクセストランジスタ（Ａｃｃ１）のバックゲートに接続される（図５８）。本実施の形態におけるバックゲートとは、上記半導体領域３の下部に絶縁層ＢＯＸを介して配置されるｐ型の半導体領域１Ｗである（図１等参照）。また、アクセストランジスタ（Ａｃｃ２）のゲート電極は、アクセストランジスタ（Ａｃｃ２）のバックゲートに接続される（図５８）。本実施の形態におけるバックゲートとは、上記半導体領域３の下部に絶縁層ＢＯＸを介して配置されるｐ型の半導体領域１Ｗである（図１等参照）。
【０１４５】
[メモリ動作]
上記ＳＲＡＭのメモリセルのメモリ動作を説明する。ＣＭＯＳインバータの蓄積ノードＡが高電位（Ｈ）であるときには、Ｄｒ２がオン状態となるので、他のＣＭＯＳインバータの蓄積ノードＢが低電位（Ｌ）になる。したがって、Ｌｏ１がオン状態、Ｄｒ１がオフ状態となり、蓄積ノードＡの高電位（Ｈ）が保持される。すなわち、一対のＣＭＯＳインバータを交差結合させたラッチ回路によって相互の蓄積ノードＡ、Ｂの状態が保持され、電源が印加されている間、情報が保存される。
【０１４６】
一方、Ａｃｃ１、Ａｃｃ２のそれぞれのゲート電極にはワード線ＷＬが接続されている。すなわち、ワード線ＷＬが高電位（Ｈ）であるときには、Ａｃｃ１、Ａｃｃ２がオン状態となり、フリップフロップ回路とビット線（ＢＬ、／ＢＬ）とが電気的に接続されるので、蓄積ノードＡ、Ｂの電位状態（ＨとＬの組み合わせ、または、ＬとＨの組み合わせ）がビット線ＢＬ、／ＢＬに現れ、メモリセルの情報として読み出される。
【０１４７】
また、メモリセルに情報を書き込むには、ワード線ＷＬを高電位（Ｈ）とし、Ａｃｃ１およびＡｃｃ２をオン状態とすることにより、フリップフロップ回路とビット線（ＢＬ、／ＢＬ）とを電気的に接続させ、ビット線ＢＬ、／ＢＬの情報（ＨとＬの組み合わせ、または、ＬとＨの組み合わせ）を蓄積ノードＡ、Ｂに伝達し、前述のように情報を保存する。
【０１４８】
[トランジスタ構成]
ここで、本実施の形態のＳＲＡＭのメモリセルを構成するアクセスバトランジスタ（Ａｃｃ１）として、実施の形態１で説明した、ｎチャネル型ＭＩＳＦＥＴの構成（図１等参照）を適用する。即ち、ゲート電極とｐ型の半導体領域１Ｗをｎ型の半導体領域２Ｗにより電気的に分離することで、ｐ型の半導体領域１Ｗの電位を個別に制御する。また、ｎチャネル型ＭＩＳＦＥＴ（ｎＴ）のゲート電極Ｇとｐ型の半導体領域１Ｗとの電気的接続をシェアードプラグＳＰ１によって行う。
【０１４９】
図５９および図６０は、本実施の形態のＳＲＡＭのメモリセル領域の構成を示す平面図である。図５９および図６０に示す破線で囲んだ略矩形の領域は、１（１ビット）のメモリセル領域ＭＣＡである。図示するように、４つの活性領域（ＡｃＰ１、ＡｃＮ１、ＡｃＮ２、ＡｃＰ２）がＸ方向に順に並んで配置されている。ここでは、活性領域を示す符号“Ａｃ”に記号を加え、個別の領域を示してある。これらの活性領域（Ａｃ）の間は、前述したように素子分離領域（ＳＴＩ）となる。言い換えれば、素子分離領域（ＳＴＩ）で活性領域（Ａｃ）が区画される。
【０１５０】
また、前述したように、活性領域（Ａｃ）の下部には、絶縁層ＢＯＸを介して半導体領域（１Ｗ、２Ｗ）が配置される。この半導体領域（１Ｗ、２Ｗ）のうち、ｐ型の半導体領域１Ｗは、２つの活性領域（ＡｃＰ１、ＡｃＰ２）の下部にそれぞれ配置され、ｎ型の半導体領域２Ｗは、活性領域（ＡｃＮ１、ＡｃＮ２）の下部に配置され、２つの活性領域（ＡｃＰ１、ＡｃＰ２）の下部のｐ型の半導体領域１Ｗ下まで延在している。このように、ｐ型の半導体領域１Ｗは、ｎ型の半導体領域２Ｗにより、ｐｎ分離されている。
【０１５１】
ここで、図５９に示すように、活性領域ＡｃＰ１には、接続領域ＣＡが設けられている。具体的には、活性領域ＡｃＰ１は、Ｙ方向に長辺を有する矩形状の領域と、当該領域の中心部からＸ方向に突出した突出領域（幅広部）を有している（図５９参照）。この突出領域（幅広部）に接続領域ＣＡが設けられている。この接続領域ＣＡには、実施の形態１等で説明したように、半導体領域３および絶縁層ＢＯＸが除去され開口部ＯＡが配置されている。この活性領域ＡｃＰ１の下部には、絶縁層ＢＯＸを介してｐ型の半導体領域１Ｗが配置される。さらに、このｐ型の半導体領域１Ｗの下部には、ｎ型の半導体領域２Ｗが配置される。
【０１５２】
活性領域ＡｃＮ１は、Ｙ方向に長辺を有する四角形状である。この活性領域ＡｃＮ１の下部には、例えば、絶縁層ＢＯＸを介してｎ型の半導体領域２Ｗが配置される。なお、このｎ型の半導体領域２Ｗは、ｐ型の半導体領域１Ｗの下部まで延在している。
【０１５３】
活性領域ＡｃＮ２は、Ｙ方向に長辺を有する四角形状である。この活性領域ＡｃＮ２の下部には、例えば、絶縁層ＢＯＸを介してｎ型の半導体領域２Ｗが配置される。なお、このｎ型の半導体領域２Ｗは、ｐ型の半導体領域１Ｗの下部まで延在している。
【０１５４】
活性領域ＡｃＰ２には、接続領域ＣＡが設けられている。具体的には、活性領域ＡｃＰ２は、Ｙ方向に長辺を有する矩形状の領域と、当該領域の中心部からＸ方向に突出した突出領域（幅広部）を有している（図５９参照）。この突出領域（幅広部）に接続領域ＣＡが設けられている。この接続領域ＣＡには、実施の形態１等で説明したように、半導体領域３および絶縁層ＢＯＸが除去され開口部ＯＡが配置されている。この活性領域ＡｃＰ２の下部には、絶縁層ＢＯＸを介してｐ型の半導体領域１Ｗが配置される。さらに、このｐ型の半導体領域１Ｗの下部には、ｎ型の半導体領域２Ｗが配置される。
【０１５５】
図６０に示すように、上記４つの活性領域（ＡｃＰ１、ＡｃＮ１、ＡｃＮ２、ＡｃＰ２）上には、ゲート絶縁膜（ＧＯ）を介して、ゲート電極（ゲート配線、直線ゲート）Ｇ（Ｇ１〜Ｇ４）が、各活性領域をＸ方向に横切るように延在し、上記「回路構成」の欄で説明した６つのトランジスタを構成している。なお、ゲート電極Ｇの両側の活性領域（Ａｃ）が、トランジスタのソース・ドレイン領域となる。
【０１５６】
具体的に、活性領域ＡｃＰ１およびＡｃＮ１上を横切るように共通のゲート電極Ｇ１が配置されている。これにより、活性領域ＡｃＰ１上にＤｒ１および活性領域ＡｃＮ１上にＬｏ１が配置され、これらのゲート電極（Ｇ）が接続されることとなる。この共通のゲート電極Ｇ１は、活性領域ＡｃＮ２上まで延在し、シェアードプラグＳＰ１ｓによりＬｏ２のソース・ドレイン領域と接続される。
【０１５７】
活性領域ＡｃＰ１上には、上記共通のゲート電極Ｇ１と並行に、ゲート電極Ｇ２が配置されている。これにより、活性領域ＡｃＰ１上にＡｃｃ１が配置され、Ｄｒ１のソース・ドレイン領域とＡｃｃ１のソース・ドレイン領域とが接続される（共通化される）。このゲート電極Ｇ２の上部にはシェアードプラグＳＰ１ｗが配置される。このシェアードプラグＳＰ１ｗは、ゲート電極Ｇ２上から接続領域ＣＡ（開口部ＯＡ）まで延在するように設けられ、実施の形態１等で説明したシェアードプラグＳＰ１と対応する。よって、このシェアードプラグＳＰ１ｗは、金属シリサイド層１３を介してｐ型の半導体領域１Ｗと接続される（図３等参照）。このように、一の導電性部材（一体の導電性膜、一続きの導電性膜）であるシェアードプラグＳＰ１ｗより、Ａｃｃ１のゲート電極Ｇ２とその下部のｐ型の半導体領域１Ｗとを接続することで、実施の形態１で説明した効果（効果１、効果２等）を奏することができる。
【０１５８】
また、活性領域ＡｃＰ２およびＡｃＮ２上を横切るように共通のゲート電極Ｇ３が配置されている。これにより、活性領域ＡｃＰ２上にＤｒ２および活性領域ＡｃＮ２上にＬｏ２が配置され、これらのゲート電極（Ｇ）が接続されることとなる。この共通のゲート電極Ｇ３は、活性領域ＡｃＮ１上まで延在し、シェアードプラグＳＰ１ｓによりＬｏ１のソース・ドレイン領域と接続される。
【０１５９】
活性領域ＡｃＰ２上には、上記共通のゲート電極Ｇ３と並行に、ゲート電極Ｇ４が配置されている。これにより、活性領域ＡｃＰ２上にＡｃｃ２が配置され、Ｄｒ２のソース・ドレイン領域とＡｃｃ２のソース・ドレイン領域とが接続される（共通化される）。このゲート電極Ｇ４の上部にはシェアードプラグＳＰ１ｗが配置される。このシェアードプラグＳＰ１ｗは、ゲート電極Ｇ４上から接続領域ＣＡ（開口部ＯＡ）まで延在するように設けられ、実施の形態１等で説明したシェアードプラグＳＰ１と対応する。よって、このシェアードプラグＳＰ１ｗは、金属シリサイド層１３を介してｐ型の半導体領域１Ｗと接続される（図３等参照）。このように、一の導電性部材（一体の導電性膜、一続きの導電性膜）であるシェアードプラグＳＰ１ｗより、Ａｃｃ２のゲート電極Ｇ４とその下部のｐ型の半導体領域１Ｗとを接続することで、実施の形態１で説明した効果（効果１、効果２等）を奏することができる。
【０１６０】
また、上記４つのゲート電極Ｇ１〜Ｇ４は、２つずつ同一ライン上（一直線状）に配置されている。具体的には、活性領域ＡｃＰ１およびＡｃＮ１上を横切る共通のゲート電極Ｇ１と活性領域ＡｃＰ２上のゲート電極Ｇ４とは、Ｘ方向に延在する同一ライン上に配置されている。活性領域ＡｃＰ２およびＡｃＮ２上を横切る共通のゲート電極Ｇ３と活性領域ＡｃＰ１上のゲート電極Ｇ２とは、Ｘ方向に延在する同一ライン上に配置されている。
【０１６１】
上記６つのトランジスタ（Ｄｒ１、Ａｃｃ１、Ｌｏ１、Ｌｏ２、Ａｃｃ２、Ｄｒ２）のソース・ドレイン領域上には、第１プラグＰ１（ＳＰ１ｓ、ＳＰ１ｗを含む）が配置される。第１プラグＰ１は、第１層配線に接続するプラグである。また、４つのゲート電極（Ｇ１〜Ｇ４上にも第１プラグＰ１が配置される。これらの第１プラグを第１層配線およびさらに上層の配線で接続することにより、図５８に示す回路を構成することができる。
【０１６２】
このように、実施の形態１等で説明したｎチャネル型ＭＩＳＦＥＴ部の構成をＳＲＡＭのアクセストランジスタ（Ａｃｃ１、Ａｃｃ２）部に適用することで、実施の形態１で説明した効果（効果１、効果２等）を奏することができる。特に、ＳＲＡＭにおいては、微細な領域に複数のトランジスタが形成されるため、実施の形態１等で説明したｎチャネル型ＭＩＳＦＥＴ部の構成を採用して好適である。なお、ここでは、アクセストランジスタ（Ａｃｃ１、Ａｃｃ２）部への適用を例に説明したが、他のトランジスタ（ロードトランジスタやドライバトランジスタ）部に適用してもよい。
【０１６３】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１６４】
例えば、上記実施の形態の構成は、適宜組み合わせて適用することができる。例えば、実施の形態２の構成に実施の形態３の構成を適用してもよい。
【産業上の利用可能性】
【０１６５】
本発明は、半導体装置および半導体装置を用いる産業に広く適用することができる。
【符号の説明】
【０１６６】
１    支持基板
１Ｗ    半導体領域
２Ｗ    半導体領域
３    半導体領域
７    多結晶シリコン膜
１３    金属シリサイド層
Ａ    蓄積ノード
Ａｃ    活性領域
ＡｃＡ    第１矩形
ＡｃＢ    第２矩形
ＡｃＮ１    活性領域
ＡｃＮ２    活性領域
ＡｃＰ１    活性領域
ＡｃＰ２    活性領域
Ａｃｃ１    アクセストランジスタ
Ａｃｃ２    アクセストランジスタ
Ｂ    蓄積ノード
ＢＬ、／ＢＬ    ビット線
ＢＯＸ    絶縁層
Ｃ１    コンタクトホール
Ｃ１Ｓ    コンタクトホール
ＣＡ    接続領域
Ｄ１    距離
Ｄｒ１    ドライバトランジスタ
Ｄｒ２    ドライバトランジスタ
ＥＸ１    低濃度不純物領域
Ｇ    ゲート電極
Ｇ１    ゲート電極
Ｇ２    ゲート電極
Ｇ３    ゲート電極
Ｇ４    ゲート電極
ＧＯ    ゲート絶縁膜
Ｌｏ１    ロードトランジスタ
Ｌｏ２    ロードトランジスタ
ＩＬ１    層間絶縁膜
ＩＬ１ａ    窒化シリコン膜
ＩＬ１ｂ    酸化シリコン膜
ＭＣＡ    メモリセル領域
ＯＡ    開口部
Ｐ１    第１プラグ（プラグ）
ＳＤ    高濃度不純物領域
ＳＰ１    シェアードプラグ
ＳＰ１ｓ    シェアードプラグ
ＳＰ１ｗ    シェアードプラグ
ＳＴＩ    素子分離領域
ＳＷ    サイドウォール膜、
ＳＷ１    サイドウォール膜
ＳＷ２    サイドウォール膜
ＳＷ３    サイドウォール膜
ＶＳＳ    接地電位
Ｖｄｄ    電源電位
ＷＬ    ワード線
【図１】
0005847550.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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