(57)【特許請求の範囲】
【請求項１】
スタック集積回路（ＩＣ）デバイスを製造するための方法であって、前記方法は、
前記スタックＩＣデバイスの第１の段を提供することと、
前記スタックＩＣデバイスの前記第１の段において、少なくとも１つの段から段への相互接続を提供することと、ここにおいて、前記少なくとも１つの段から段への相互接続は、前記スタックＩＣデバイスの前記第１の段を前記スタックＩＣデバイスの第２の段に結合するように構成される、
前記スタックＩＣデバイスの前記第１の段の上および前記少なくとも１つの段から段への相互接続の上に静電放電（ＥＳＤ）保護層を配置することと、
を備える、方法。
【請求項２】
前記スタックＩＣデバイスの前記第１の段の上に前記静電放電（ＥＳＤ）保護層を配置することは、前記スタックＩＣデバイスの前記第１の段の上に絶縁体材料を堆積させることを備える、請求項１に記載の方法。
【請求項３】
前記スタックＩＣデバイスの前記第１の段の上に前記静電放電（ＥＳＤ）保護層を配置することは、前記スタックＩＣデバイスの前記第１の段の上に、二酸化ケイ素材料、窒化ケイ素材料、およびポリマー材料のうちの少なくとも１つを堆積させることを備える、請求項１に記載の方法。
【請求項４】
前記スタックＩＣデバイスの前記第１の段の上に前記静電放電（ＥＳＤ）保護層を配置することは、前記スタックＩＣデバイスの前記第１の段の上に、金属層、半導体材料、およびポリシリコン材料のうちの少なくとも１つを堆積させることを備える、請求項１に記載の方法。
【請求項５】
前記スタックＩＣデバイスの前記第１の段の上に前記静電放電（ＥＳＤ）保護層を配置することは、前記スタックＩＣデバイスの前記第１の段の上に、銅層およびアルミニウム層のうちの少なくとも１つを堆積させることを備える、請求項１に記載の方法。
【請求項６】
前記スタックＩＣデバイスの前記第１の段の上に前記静電放電（ＥＳＤ）保護層を配置することは、１００乃至５００００オングストロームの厚さを有する前記静電放電（ＥＳＤ）を堆積させることを備える、請求項１に記載の方法。
【請求項７】
装置であって、
スタック集積回路（ＩＣ）デバイスの第１の段と、
前記スタックＩＣデバイスの前記第１の段に配置された少なくとも１つの段から段への相互接続と、ここにおいて、前記少なくとも１つの段から段への相互接続は、前記スタックＩＣデバイスの前記第１の段を前記スタックＩＣデバイスの第２の段に結合するように構成される、
前記スタックＩＣデバイスの前記第１の段の上および前記少なくとも１つの段から段への相互接続の上に配置された静電放電（ＥＳＤ）保護層と、
を備える、装置。
【請求項８】
前記静電放電（ＥＳＤ）保護層は、絶縁体材料である、請求項７に記載の装置。
【請求項９】
前記静電放電（ＥＳＤ）保護層は、二酸化ケイ素材料、窒化ケイ素材料、およびポリマー材料のうちの少なくとも１つである、請求項７に記載の装置。
【請求項１０】
前記静電放電（ＥＳＤ）保護層は、金属層、半導体材料、およびポリシリコン材料のうちの少なくとも１つである、請求項７に記載の装置。
【請求項１１】
前記静電放電（ＥＳＤ）保護層は、銅層およびアルミニウム層のうちの少なくとも１つである、請求項７に記載の装置。
【請求項１２】
前記静電放電（ＥＳＤ）保護層は、１００乃至５００００オングストロームの厚さを含む、請求項７に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、概して、スタックされた集積回路（ＩＣｓ）に関する。より詳細には、本開示は、静電放電からスタックＩＣｓを保護すること（shielding）に関する。
【背景技術】
【０００２】
静電放電（ＥＳＤ：Electrostatic discharge）イベントは、日常生活の一般的な一部であり、より大きな放電の中には、人間の感覚によって検出可能なものもある。より小さな放電は、放電が起こる表面積に対する放電強度の比率が非常に小さいため、人間の感覚によって気づかれずにいる。
【０００３】
ＩＣｓは、過去数十年間にわたり、驚くほどのペースで縮小化されてきた。例として、ＩＣｓの中のトランジスタは、４５ｎｍまで縮小し、おそらく縮小し続けるであろう。トランジスタのサイズが縮小するにつれ、トランジスタ周辺の支持コンポーネントも同様に一般に縮小する。ＩＣｓの縮小は、表面積を減少させる。したがって、表面積に対する所与の放電強度の比率が、より小さいコンポーネントサイズで増加し、コンポーネントは、より広範囲のＥＳＤイベントの影響を受けやすくなる。
【０００４】
ＥＳＤイベントは、第１の電荷の物体が、より低い第２の電荷の物体に接近または接触すると、起こる。その差が、単一のイベントとして放電される。２つの物体がほぼ等しい電荷となるように、第１の物体から第２の物体への急激な電荷の移動が起こる。より低い電荷の物体がＩＣである場合、放電は、ＩＣを通る最小抵抗経路を見つけようと試みる。典型的に、この経路は、相互接続を通って流れる。放電に関連づけられたエネルギーに耐えることのできない、この経路の任意の一部は、損傷を受ける。そのような損傷は、しばしばゲート酸化物において起こり、それは、概して、ＩＣｓにおいて放電の影響を最も受けやすいリンクである。ゲート酸化物は、損傷すると、典型的には絶縁体から導電体に変わるので、ＩＣは、もはや所望されるように機能しない。ＥＳＤイベントによる別の損傷メカニズムは、デバイスにおけるショートを生み出すスルーシリコンビア（through silicon via）でのゲート酸化物の破断、または、デバイスにおける開路を生み出す相互接続での金属溶融を含む。
【０００５】
集積回路の製造が行われる製造現場は、製造中の集積回路でのＥＳＤを防止する手順を、十分に発達させ、実行してきた。たとえば、設計上の規則が、大きな電荷が製造中に蓄積しないことを保証するために、使用されている。慣例的に、ＥＳＤ保護構造は、基板にも組み入れられ、保護するデバイスに接続されている。これらの構造は、もしそうでなければ能動回路のために使用されるであろう、基板上のかなり多くの面積（各ＥＳＤバッファにつき数十乃至数百平方ミクロン）を消費する。しかしながら、ＥＳＤイベントは、ＩＣの製造プロセス中にも起こりうる。ＩＣにおけるそのような損傷箇所を検出することは困難であり、そのような損傷が製造中に起こったという第１の徴候が現れるのは、典型的に、最終製品が望むように機能しないときである。結果として、膨大な量の時間と資源が、正常に機能しないデバイスの製造に費やされうる。
【０００６】
ＩＣｓの性能をさらに進歩させる１つの最近の発展は、集積回路をスタックして３−Ｄ構造またはスタックＩＣを形成するようにしたことである。これは、複数のコンポーネントを、別の段の単一のチップに組み入れられるようにさせる。たとえば、メモリキャッシュは、マイクロプロセッサの一番上に組み入れられうる。結果として生じるスタックＩＣは、著しくより高密度のデバイス、および、著しくより複雑な製造方法を有する。スタックＩＣｓにおける段から段への接続（tier−to−tier connection）の密度が、１００，０００／ｃｍ２を超えることが見込まれる。
【０００７】
スタックＩＣｓでは、製造者が、１つの製造現場で、第１のＩＣ製造プロセスのセットを行い、第２の段についての第２の製造プロセスのセットを行う第２の製造現場へ、そのＩＣの段を出荷する場合がある。そして、第３の現場が、スタックＩＣに段をアセンブルする場合がある。集積回路の段が、製造現場の制御された環境を離れると、それらは、スタックＩＣ全体を無用なものにしうる可能性のあるＥＳＤイベントにさらされる。個々の段がスタック（すなわち、スタックＩＣを作るために、ともに結合）される前、段は、ＥＳＤイベントに対し特に弱い。
【０００８】
したがって、製造プロセス中に制御された環境の外へ移送される際、スタックされた集積回路の個々の段をＥＳＤイベントから保護する必要がある。
【発明の概要】
【０００９】
開示の一態様によると、アセンブルされていないスタックＩＣデバイスは、アセンブルされていない段（unassembled tier）を含む。アセンブルされていないスタックＩＣデバイスは、アセンブルされていない段の上に、第１のパターン形成されていない層をさらに含む。第１のパターン形成されていない層は、ＥＳＤイベントからアセンブルされていない段を保護する。
【００１０】
開示の別の態様によると、スタックＩＣデバイスを製造するための方法は、スタックＩＣデバイスの段を製造することを含む。この方法は、組み立て工場へ移送する前に、その段の上にパターン形成されていない層を堆積させることを、さらに含む。パターン形成されていない層は、ＥＳＤイベントから段を保護する。
【００１１】
開示のさらに別の態様によると、スタックＩＣデバイスを製造するための方法は、スタックＩＣデバイスの段をスタックＩＣデバイスに組み込まれるようにさせるために、ＥＳＤイベントからスタックＩＣデバイスの段を保護する、パターン形成されていない層を変えることを含む。この方法は、スタックＩＣデバイスに段を組み込むことをさらに含む。
【００１２】
開示のさらなる態様によると、アセンブルされていないスタックＩＣデバイスは、スタックＩＣデバイスをアセンブルする前に、ＥＳＤイベントからアセンブルされていないスタックＩＣデバイスを保護するための手段を含む。
【００１３】
前述したものは、以下の詳細な説明がよりよく理解されうるように、本開示の特徴および技術的利点をいくぶん広く述べている。開示される特許請求の主題を形成する追加の特徴および利点が、以下に説明される。開示される概念および特定の実施形態が、本開示と同一の目的を遂行するための他の構造を変更または設計するための基礎として、容易に利用されうることが、当業者によって理解されるべきである。そのような等価の構造が、添付の特許請求の範囲に記載された開示の技術から逸脱しないということも、当業者によって認識されるべきである。さらなる目的および利点とともに、その構成および動作方法の両方について、開示の特徴であると確信される新規な特徴は、添付の図面と関連して考慮されると、以下の説明からよりよく理解されるであろう。しかしながら、図面の各々は、例示および説明のみの目的で提供され、本開示の限定の定義として意図されるものではないということが、明確に理解される。
【００１４】
本開示のより完全な理解のために、添付の図面とあわせて理解される以下の詳細な説明が、ここで参照される。
【図面の簡単な説明】
【００１５】
【図１】開示される実施形態が有利に用いられることができる例示的な無線通信システムを示すブロック図である。
【図２】回路ダイおよび回路を通るＥＳＤ経路を示すブロック図である。
【図３】ＥＳＤイベントによる損傷を防止するための従来の配列を示すブロック図である。
【図４】絶縁保護層を使用してＥＳＤイベントによる損傷を防止するための例示的な配列を示すブロック図である。
【図５】エッチング処理後の絶縁保護層を使用して、ＥＳＤイベントによる損傷を防止するための例示的な配列を示すブロック図である。
【図６】導電保護層を使用してＥＳＤイベントによる損傷を防止するための例示的な配列を示すブロック図である。
【発明を実施するための形態】
【００１６】
図１は、開示の実施形態が有利に用いられうる例示的な無線通信システム１００を示すブロック図である。例示のために、図１は、３つの遠隔ユニット１２０，１３０，および１５０と、２つの基地局１４０を示している。典型的な無線通信システムは、さらに多くの遠隔ユニットおよび基地局を有しうるということが認識されるであろう。遠隔ユニット１２０，１３０，および１５０は、ＩＣデバイス１２５Ａ，１２５Ｂ，および１２５Ｃを含み、それらは、ここに開示される回路を含む。ＩＣを含む任意のデバイスは、基地局、スイッチングデバイス、およびネットワーク機器を含み、ここに開示される回路をさらに含みうるということが認識されるであろう。図１は、基地局１４０から遠隔ユニット１２０，１３０，および１５０へのフォワードリンク信号１８０と、遠隔ユニット１２０，１３０，および１５０から基地局１４０へのリバースリンク信号１９０とを示す。
【００１７】
図１において、遠隔ユニット１２０は、移動電話として示され、遠隔ユニット１３０は、携帯用コンピュータとして示され、遠隔ユニット１５０は、無線ローカルループシステムにおける固定位置の遠隔ユニットとして示されている。たとえば、遠隔ユニットは、セル式電話、ハンドヘルド型のパーソナル通信システム（ＰＣＳ）ユニット、携帯情報端末のような携帯データユニット、またはメーター示度機器のような固定位置のデータユニットであることができる。図１は、開示された教示による遠隔ユニットを示しているが、開示は、これらの例示的に示されたユニットに限定されるものではない。開示は、以下に説明するようなＥＳＤ保護機構（ESD protection scheme）を含む任意のデバイスにおいて好適に用いられることができる。
【００１８】
ここで図２を参照し、ＩＣｓにおける１つのＥＳＤの課題が説明される。図２は、回路ダイ、および回路を通るＥＳＤ経路を示すブロック図である。デバイス２０は、能動面２１０を有する基板２１を含む。能動面２１０には、電界効果トランジスタ（ＦＥＴｓ：field effect transistor）のＰＮＰ接合を作るのに使用されるドープ処理された領域２１２がある。能動面２１０の表面に構築されているのは、特定の集積回路の生産用の設計によって特定される多数の層である。たとえば、接触層２２０は、中間層２２４に結合されうる相互接続２２２に結合されうる。中間層２２４は、段から段への接続２２８に結合されうる相互接続２２６に結合されうる。さらに、スルーシリコンビア（ＴＳＶ：through silicon via）２１４が示されているが、これは、接触層２２０に結合されうる。
【００１９】
ウェーハの取り扱いおよび処理中に、デバイス２０よりも相対的に高い電荷のＥＳＤソース２３が、基板２１に接近または接触する場合がある。たとえば、ＥＳＤソース２３が、段から段への接続２２８のような露出した接続と接触する場合がある。露出した接続との接近または接触により、ＥＳＤソース２３は、平衡状態に達するようにデバイス２０に放電する。電流フロー２４が、完全な回路を作るように形成される。電流フロー２４は、デバイス２０を通る最小抵抗経路に沿う。この例において、この経路は、段から段への接続２２８、相互接続２２６、中間層２２４、相互接続２２２、および接触層２２０を通りうる。そして、電流フロー２４は、基板２１を通ってスルーシリコンビア２１４へ、さらに、接触層２２０、相互接続２２２、中間層２２４、相互接続２２６、および段から段への接続２２８を通って流れ、ＥＳＤソース２３との閉路を作る。電流フロー２４の経路にあるものは何でも、先に説明されたメカニズムによって、デバイス２０の故障を生じうる損傷を被る可能性がありうる。
【００２０】
ここで図３を参照し、ＥＳＤイベントによる損傷を防止するための従来の手段が考察される。説明のために、デバイス３０は、デバイス２０と同様の回路構成を有する。静電放電による損傷の防止は、接続３１２によって能動回路に接続されたＥＳＤデバイス３１０によって達成される。ＥＳＤデバイスは、たとえば、順方向バイアス保護（forward bias protection）のためのダイオード、および、逆バイアス保護（reverse bias protection）のための追加のダイオードでありうる。静電放電イベントが起こり、デバイス３０を通って電流が送られると、ＥＳＤデバイスは、感度のよいコンポーネントからＥＳＤデバイス３１０に向けて電流を分流する最小抵抗経路を作り出す。デバイス３０において、ＥＳＤイベントによる損傷は減少するが、さもなければ能動回路のために使用されるであろう面積を消費するという犠牲を払うことになる。さらに、ＥＳＤデバイス３１０は、デバイスの動作中、漏出電流によってパワーを消費する。バッテリーのパワーによって動作する通信デバイスにおいて、このパワー消費は、デバイスの動作を短くする。さらに、ＥＳＤデバイス３１０は、デバイス３０のコンポーネントの寄生的な負荷（parasitic load）となる。
【００２１】
本開示の態様によると、デバイスとそのコンポーネントは、デバイスに薄膜コーティングを堆積（deposit）させることによって、制御された環境外であっても、製造プロセス中にＥＳＤ損傷から保護される。このコーティングは、絶縁体（ケイ素酸化物、窒化ケイ素、またはポリマー、等）、半導体（ケイ素、等）、または金属（銅、等）であることができる。金属または半導体のコーティングは、ＥＳＤイベントによって生じる電流フローのために相対的に低抵抗の経路を供給することによって、電流が保護層の下の感度のよいコンポーネントに損傷を与えることを防止する。あるいは、絶縁体コーティングが、ＥＳＤイベントによる電流フローが保護層の下のコンポーネントを通ることを防止する。コーティングのいくつかの実施形態がさらに詳細に説明される。
【００２２】
１つの実施形態によると、絶縁保護層が、ＥＳＤイベントからデバイスを保護するために使用される。絶縁保護層に使用されうるいくつかの材料は、ケイ素酸化物、窒化ケイ素、ポリマー、フォトレジスト、またはスピンオンガラス（ＳＯＧｓ：spin on glasses）を含む。保護層の厚さは、回路設計および製造プロセスに基づいて異なりうる。１つの実施形態によると、層の厚さは、１００乃至５００００オングストロームである。追加のＥＳＤ防止が所望される場合、厚さは増加しうる。より厚い絶縁層は、破損を経験し、かつ、ＥＳＤソースからデバイスへの電流フローを許すまでに、より大きな電位差に耐えることができる。ＥＳＤ防止が十分であり、より迅速な製造プロセスが所望される場合、層はより薄くてもよい。より薄い絶縁層は、将来の処理において、より容易かつ迅速に除去またはパターン形成される。１つの実施形態において、層は、移送に機械的に耐えるのに十分な厚さである。
【００２３】
ここで図４を参照し、絶縁保護層の保護性能が説明される。図４は、絶縁保護層を使用してＥＳＤイベントによる損傷を防止するための例示的な配列を示すブロック図である。説明のために、デバイス４０は、デバイス２０と同様の構成を有する。段から段への接続４２８の製造が完了した後、酸化物の層４３０が、デバイス４０に堆積させられる。酸化物の層４３０は、パターン形成されておらず、連続する材料層のままである。
【００２４】
絶縁保護層が堆積させられ、デバイスが第２の制御された環境（たとえば、検査および組み立て工場）に移送された後、絶縁保護層は、スタックＩＣのアセンブリの前に除去されうる。１つの実施形態によると、層は、ウェットまたはドライエッチングといった利用可能な方法を使用して取り除かれうる（stripped）。別の実施形態によると、保護層は、接触（contact）が、絶縁保護層の下の段から段への接続に対して行われうるように、パターン形成されることもできる。絶縁保護層における開口部は、エッチングされ、下の段から段への接続を出現させる。そして、金属接触が、エッチングされた開口部に堆積させられることができる。これらのエッチングされた開口部が、ここでさらに詳細に説明される。
【００２５】
図５は、エッチング処理後の絶縁保護層を使用してＥＳＤイベントによる損傷を防止するための例示的な配列を示すブロック図である。説明のために、デバイス５０は、デバイス４０と同様の構成を有する。開口部５１０は、酸化物の層４３０にエッチングされる。段から段への接続４２８への接触は、追加の段を段５０の上にスタックされるようにさせる開口部５１０を通して行われうる。
【００２６】
別の実施形態によると、金属の保護層または半導体の保護層が、制御された環境外で、ＥＳＤイベントからデバイスを保護しうる。そのような配列において、最終接続層は、パターン形成されないままであり、パターン形成されていない金属層がデバイスの表面上に残る結果となる。層は、パターン形成されないままなので、ＥＳＤイベントにより生じる任意の電流は、ＩＣを通らずに保護層を通って進む。最終接続は、第２の製造現場に移送された後に、保護金属層からパターン形成される。金属は、デバイスの設計によって、たとえば、銅またはアルミニウムであることができる。１つの実施形態では、ポリシリコン等の半導体材料が使用される。保護層の厚さは、移送に機械的に耐え、かつ、ＥＳＤソースから見込まれる電流密度に電気的に耐えるのに十分な厚さであるべきである。
【００２７】
ここで図６を参照し、導電保護層の保護性能が説明される。図６は、導電保護層を使用してＥＳＤイベントによる損傷を防止するための例示的な配列を示すブロック図である。説明のために、デバイス６０は、デバイス２０と同様の構成を有する。この例では、段から段への接続４２８は、製造されていない。その代わりに、保護金属層６１０が、デバイス６０の表面上に残っている。デバイス６０がＥＳＤソース６２に接触すると、電流フロー６３が、形成され、電流をＥＳＤソース６２からデバイス６０へ流れるようにさせる。保護金属層６１０が、最小抵抗経路であり、電流フロー６３は、保護金属層６１０全体を通る。このようにして、保護金属層６１０の下のコンポーネントへの損傷は減少する。
【００２８】
金属保護層の場合、付加的なコストまたは手順が、製造プロセスに追加されることはない。典型的にはパターン形成されて相互接続を形成する金属層が、パターン形成されないままなので、連続する金属層が、ダイの表面上に残る。この金属層は、ダイが別の製造施設に到達し、その際に層が相互接続にパターン形成されるまで、保護層としての役割を果たす。絶縁保護層の場合、付加的な手順および層が遂行される。しかしながら、これらの層の付加的なコストは、ケイ素でＥＳＤデバイスを製造しないことから得られる節約、およびケイ素の占有面積における節約によって、相殺される。
【００２９】
特定の回路が説明されたが、開示された回路のすべてが、開示を実現するために必要とされるわけではないということが当業者に理解されうる。さらに、開示に焦点を当て続けるために、特定の周知の回路は説明されていない。
【００３０】
本開示およびその利点が詳細に説明されたが、さまざまな変更、代用、および代替が、添付の特許請求の範囲によって定義された開示技術から逸脱することなく、ここに行われることが可能であるということが理解されるべきである。さらに、本願の範囲は、明細書で説明された、プロセス、機械、製造、物の組成、手段、方法、およびステップの特定の実施形態に限定されることを意図しない。当業者が本開示から容易に理解するように、ここで説明された対応する実施形態と、実質的に同一の機能を実行する、または、実質的に同一の結果を達成する、現在すでに存在する、または後に開発される、プロセス、機械、製造、物の組成、手段、方法、またはステップが、本開示によって利用されうる。このように、添付の特許請求の範囲は、そのようなプロセス、機械、製造、物の組成、手段、方法、またはステップを、その範囲内に含むことが意図される。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
アセンブルされていない段と、
前記アセンブルされていない段の上の第１のパターン形成されていない層であって、ＥＳＤイベントから前記アセンブルされていない段を保護する、前記第１のパターン形成されていない層と
を含む、アセンブルされていないスタックＩＣデバイス。
［Ｃ２］
前記第１のパターン形成されていない層の厚さが、１００乃至５００００オングストロームである、Ｃ１に記載のアセンブルされていないスタックＩＣデバイス。
［Ｃ３］
前記第１のパターン形成されていない層が、金属層である、Ｃ１に記載のアセンブルされていないスタックＩＣデバイス。
［Ｃ４］
前記第１のパターン形成されていない層の酸化を防止するために、前記第１のパターン形成されていない層の上に、第２のパターン形成されていない層をさらに含む、Ｃ３に記載のアセンブルされていないスタックＩＣデバイス。
［Ｃ５］
前記第１のパターン形成されていない層が、段から段への接続に、後にパターン形成されうる、Ｃ３に記載のアセンブルされていないスタックＩＣデバイス。
［Ｃ６］
前記第１のパターン形成されていない層が、半導体の層である、Ｃ１に記載のアセンブルされていないスタックＩＣデバイス。
［Ｃ７］
前記第１のパターン形成されていない層が、段から段への接続に、後にパターン形成されうる、Ｃ６に記載のアセンブルされていないスタックＩＣデバイス。
［Ｃ８］
前記第１のパターン形成されていない層が、絶縁体の層である、Ｃ１に記載のアセンブルされていないスタックＩＣデバイス。
［Ｃ９］
前記第１のパターン形成されていない層が、段から段への接続を露出するように、後にパターン形成されうる、Ｃ８に記載のアセンブルされていないスタックＩＣデバイス。
［Ｃ１０］
前記第１のパターン形成されていない層が、段から段への接続を露出するように、後に除去されうる、Ｃ８に記載のアセンブルされていないスタックＩＣデバイス。
［Ｃ１１］
前記スタックＩＣデバイスの段を製造することと、
組立工場に移送する前に前記段の上にパターン形成されていない層を堆積させることであって、前記パターン形成されていない層は、ＥＳＤイベントから前記段を保護する、ことと
を含む、スタックＩＣデバイスを製造するための方法。
［Ｃ１２］
前記パターン形成されていない層を堆積させることは、絶縁層を堆積させることを含む、Ｃ１１に記載の方法。
［Ｃ１３］
前記パターン形成されていない層を堆積させることは、二酸化ケイ素、窒化ケイ素、またはポリマーのうちの１つを堆積させることを含む、Ｃ１１に記載の方法。
［Ｃ１４］
前記パターン形成されていない層を堆積させることは、導電層を堆積させることを含む、Ｃ１１に記載の方法。
［Ｃ１５］
前記パターン形成されていない層を堆積させることは、半導体の層を堆積させることを含む、Ｃ１１に記載の方法。
［Ｃ１６］
スタックＩＣデバイスの段がスタックＩＣデバイスに組み込まれるようにするために、ＥＳＤイベントから前記スタックＩＣデバイスの段を保護するパターン形成されていない層を変えることと、
前記スタックＩＣデバイスに、前記段を組み込むことと
を含む、スタックＩＣデバイスを製造するための方法。
［Ｃ１７］
前記パターン形成されていない層を変えることは、絶縁体の層にパターン形成することを含む、Ｃ１６に記載の方法。
［Ｃ１８］
前記パターン形成されていない層を変えることは、前記スタックＩＣデバイスの段から段への接続を露出するために前記パターン形成されていない層を除去することを含む、Ｃ１７に記載の方法。
［Ｃ１９］
前記パターン形成されていない層を変えることは、前記スタックＩＣデバイスの段から段への接続を露出するために前記パターン形成されていない層にパターン形成することを含む、Ｃ１７に記載の方法。
［Ｃ２０］
前記パターン形成されていない層を変えることは、半導体の層にパターン形成することを含む、Ｃ１６に記載の方法。
［Ｃ２１］
前記パターン形成されていない層を変えることは、段から段への接続を作るために前記パターン形成されていない層にパターン形成することを含む、Ｃ２０に記載の方法。
［Ｃ２２］
前記パターン形成されていない層を変えることは、導電体の層にパターン形成することを含む、Ｃ１６に記載の方法。
［Ｃ２３］
前記パターン形成されていない層を変えることは、段から段への接続を作るために前記パターン形成されていない層にパターン形成することを含む、Ｃ２２に記載の方法。
［Ｃ２４］
スタックＩＣデバイスをアセンブルする前に、ＥＳＤイベントからアセンブルされていないスタックＩＣデバイスを保護するための手段を含む、アセンブルされていないスタックＩＣデバイス。
［Ｃ２５］
前記スタックＩＣデバイスをアセンブルした後、前記保護するための手段は、第１の段を第２の段に接続するための手段を構成する、Ｃ２４に記載のアセンブルされていないスタックＩＣデバイス。
【図１】
0005917639.tif 000002
【図２】
0005917639.tif 000003
【図３】
0005917639.tif 000004
【図４】
0005917639.tif 000005
【図５】
0005917639.tif 000006
【図６】
0005917639.tif 000007