(57)【特許請求の範囲】
【請求項１】
入力信号の強度に応じて動作モードが第１増幅モードおよび第２増幅モードの間で切り替わるドハティ増幅回路であって、
前記入力信号を２つに分配する入力部と、
前記第１増幅モードにおいては前記入力信号の一方を増幅し、前記第２増幅モードにおいては飽和出力状態になる第１増幅器と、
前記第１増幅モードにおいてはオフ状態になり、前記第２増幅モードにおいて前記入力信号の他方を増幅する第２増幅器と、
前記第１増幅器の後段に接続された第１整合回路と、
前記第１整合回路の後段に接続された出力部と、
前記第２増幅器の後段に接続された第２整合回路と
を具備し、
前記第２整合回路の後段に接続される伝送線路は、
前記入力信号の四分の一波長より短い長さ
を具備し、
前記第１整合回路は、
前記第１増幅モードにおいても、前記第２増幅モードにおいても、出力インピーダンス整合を満足するように設計調整された少なくとも４つの独立パラメータ
を具備する
ドハティ増幅回路。
【請求項２】
請求項１に記載のドハティ増幅回路において、
前記線路は、
前記第２整合回路の出力インピーダンスが誘導性である場合には前記線路の出力インピーダンスが開放インピーダンスとして振舞うように調節され、前記第２整合回路の出力インピーダンスが容量性である場合には前記線路の出力インピーダンスが短絡インピーダンスとして振舞うように調節されたインピーダンス
を具備する
ドハティ増幅回路。
【請求項３】
請求項１または２に記載のドハティ増幅回路において、
前記第１整合回路の出力部と、前記線路の他方の端部とは、前記出力部の後段に配置される負荷に並列に共通接続されたものである
ドハティ増幅回路。
【請求項４】
請求項１または２に記載のドハティ増幅回路において、
前記出力部は、
前記出力部の後段に配置される負荷に接続されたバラン
をさらに具備し、
前記バランは、
前記第１整合回路の出力部と、前記線路との間に直列に接続された一方の回路と、
前記負荷に直列に接続された他方の回路と
を具備する
ドハティ増幅回路。
【請求項５】
請求項１〜３のいずれかに記載のドハティ増幅回路において、
前記入力部は、
前記第１増幅器の前段に接続されて、前記入力信号の前記一方の位相を調整する位相調整線路
をさらに具備する
ドハティ増幅回路。
【請求項６】
請求項１、２または４のいずれかに記載のドハティ増幅回路において、
前記入力部は、
前記第２増幅器の前段に接続されて、前記入力信号の前記他方の位相を調整する位相調整線路
をさらに具備する
ドハティ増幅回路。
【請求項７】
請求項１〜６のいずれかに記載のドハティ増幅回路において、
前記第１整合回路は、
直列に接続された２つのインダクタと、
並列に接続された２つのキャパシタと
を具備し、
前記４つのパラメータは、
前記２つのインダクタのそれぞれにおけるインダクタンスと、前記２つのキャパシタのそれぞれにおける容量と
を具備する
ドハティ増幅回路。
【請求項８】
請求項１〜６のいずれかに記載のドハティ増幅回路において、
前記第１整合回路は、
直列に接続された２つの伝送線路と、
並列に接続された２つのスタブと
を具備し、
前記４つのパラメータは、
前記２つの伝送線路のそれぞれにおけるサイズと、前記２つのスタブのそれぞれにおけるサイズと
を具備する
ドハティ増幅回路。
【請求項９】
請求項１〜８のいずれかに記載のドハティ増幅回路において、
前記第２整合回路は、
直列に接続されたインダクタと、
並列に接続されたキャパシタと
を具備する
ドハティ増幅回路。
【請求項１０】
請求項１〜８のいずれかに記載のドハティ増幅回路において、
前記第２整合回路は、
直列に接続された伝送線路と、
並列に接続されたスタブと
を具備する
ドハティ増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ドハティ増幅回路に係り、特に、入力信号の強度に応じて動作モードが切り替わるドハティ増幅回路に係る。
【背景技術】
【０００２】
無線通信システムの高度化に伴い、送信電力制御技術や、多値変調方式や、多チャンネル共通増幅技術のように、様々な新規技術が進展している。これらの技術のキーデバイスとして、送信電力増幅器が用いられており、その電力効率およびひずみ特性への要求は厳しさを増している。
【０００３】
ドハティ増幅器は、このような要求を満たす電力増幅器として期待されており、その研究開発が多くの研究機関で行われている。ドハティ増幅器の特徴は、信号入力レベルが比較的低く、飽和増幅の状態に達しない、すなわちバックオフを大きく取った状態での電力効率が、他の方式による増幅器と比べて大きいことにある。このような特性は、先に述べた通信方式の電力増幅器として極めて適しているため、ドハティ増幅器に注目が集まっている。
【０００４】
ドハティ増幅器は、非特許文献１に記載されているように、１９３６年にドハティ（Ｄｏｈｅｒｔｙ）氏によって考案された。ここで、ドハティ氏は、並列接続負荷方式と、直列接続負荷方式とを提案している。
【０００５】
図１Ａは、従来技術による並列接続負荷型ドハティ増幅回路の構成を示す回路図である。図１Ａに示した並列接続負荷型ドハティ増幅回路の構成要素について説明する。図１Ａに示した並列接続負荷型ドハティ増幅回路は、第１の真空管Ｔ１と、第２の真空管Ｔ２と、並列接続負荷ＬＰと、インピーダンス反転回路ＩＩＮとを含んでいる。
【０００６】
図１Ａに示した並列接続負荷型ドハティ増幅器の構成要素の接続関係について説明する。第１の真空管Ｔ１と、第２の真空管Ｔ２と、並列接続負荷ＬＰとは、並列に接続されている。また、第１の真空管Ｔ１と、第２の真空管Ｔ２との間には、インピーダンス反転回路ＩＩＮが接続されている。
【０００７】
図１Ｂは、従来技術による直列接続負荷型ドハティ増幅回路の構成を示す回路図である。図１Ｂに示した直列接続負荷型ドハティ増幅回路の構成要素について説明する。図１Ｂに示した直列接続負荷型ドハティ増幅回路は、第１の真空管Ｔ１と、第２の真空管Ｔ２と、直列接続負荷ＬＳと、インピーダンス反転回路ＩＩＮとを含んでいる。
【０００８】
図１Ｂに示した直列接続負荷型ドハティ増幅器の構成要素の接続関係について説明する。第１の真空管Ｔ１と、第２の真空管Ｔ２と、並列接続負荷ＬＰとは、直列に接続されている。また、第１の真空管Ｔ１と、第２の真空管Ｔ２との間には、インピーダンス反転回路ＩＩＮが接続されている。
【０００９】
図１Ｃは、図１Ａに示した並列接続負荷型ドハティ増幅回路を、トランジスタを想定して理想電源を用いて構成した場合の回路図である。図１Ｃに示した並列接続負荷型ドハティ増幅回路の構成要素について説明する。図１Ｃに示した並列接続負荷型ドハティ増幅回路は、第１の理想電流源Ｉ１と、第２の理想電流源Ｉ２と、並列接続負荷ＬＰと、４分の１波長線路ＱＷとを具備している。
【００１０】
図１Ｃに示した並列接続負荷型ドハティ増幅回路の構成要素の接続関係について説明する。第１の理想電流源Ｉ１と、第２の理想電流源Ｉ２と、並列接続負荷ＬＰとは、並列に接続されている。４分の１波長線路ＱＷは、第１の理想電流源Ｉ１と、第２の理想電流源Ｉ２との間に直列に接続されている。
【００１１】
図１Ｄは、図１Ｂに示した直列接続負荷型ドハティ増幅回路を、トランジスタを想定して理想電源を用いて構成した場合の回路図である。図１Ｄに示した直列接続負荷型ドハティ増幅回路の構成要素について説明する。図１Ｄに示した直列接続負荷型ドハティ増幅回路は、第１の理想電圧源Ｖ１と、第２の理想電圧源Ｖ２と、直列接続負荷ＬＳと、４分の１波長線路ＱＷとを具備している。
【００１２】
図１Ｄに示した直列接続負荷型ドハティ増幅回路の構成要素の接続関係について説明する。第１の理想電圧源Ｖ１と、第２の理想電圧源Ｖ２と、直列接続負荷ＬＳと、４分の１波長線路ＱＷとは、直列に接続されている。
【００１３】
図１Ａ〜図１Ｄに示した各種ドハティ増幅回路の動作について説明する。まず、図１Ａおよび図１Ｂに示した第１の真空管Ｔ１と、図１Ｃに示した第１の理想電流源Ｉ１と、図１Ｄに示した第１の理想電圧源Ｖ１とは、いずれも、キャリア増幅器として機能する。ここで、キャリア増幅器とは、ＡＢ級乃至Ｂ級あるいはこれらに相当する動作の増幅器であって、入力信号の強度が所定の閾値以下であればこれを増幅し、所定の閾値以上であれば飽和出力状態になるものである。
【００１４】
同様に、図１Ａおよび図１Ｂに示した第２の真空管Ｔ２と、図１Ｃに示した第２の理想電流源Ｉ２と、図１Ｄに示した第２の理想電圧源Ｖ２とは、いずれも、ピーク増幅器として機能する。ここで、ピーク増幅器とは、Ｂ級乃至Ｃ級あるいはこれらに相当する動作の増幅器であって、入力信号の強度が所定の閾値以下であればオフ状態になり、所定の閾値以上であればこれを増幅するものである。なお、ピーク増幅器の閾値は、キャリア増幅器の閾値と同じ値に設定されているものである。
【００１５】
次に、図１Ｃおよび図１Ｄに示した４分の１波長線路ＱＷは、入力信号の波長のほぼ４分の１の長さを有する伝送線路であって、インピーダンスの変換を行うものである。図１Ａおよび図１Ｂに示したインピーダンス反転回路ＩＩＮは、図１Ｃおよび図１Ｄに示した４分の１波長線路ＱＷの機能を果たすものである。
【００１６】
典型的な並列負荷接続方式によるドハティ増幅器では、入力信号は分配回路によって二分され、一方はキャリア増幅器に供給され、他方は入力信号のほぼ４分の１波長の線路を介してピーク増幅器に供給される。キャリア増幅器の出力部には、入力信号のほぼ４分の１波長の線路からなるインピーダンス変換回路が接続されている。このインピーダンス変換回路を介して出力されるキャリア増幅器の出力信号と、ピーク増幅器の出力信号とは、直接結合されることで、負荷において増幅後の信号が得られる。
【００１７】
典型的なドハティ増幅器では、入力信号の電力が増大し、キャリア増幅器がほぼ飽和出力に近い状態に達するとき、ピーク増幅器の出力が立ち上がる。このとき、キャリア増幅器の電力効率は最大になっており、これはＢ級に近い動作で理想的にはほぼ７８％となる。入力信号の電力がさらに増大すると、両増幅器の出力電力が共通負荷から取り出される。
【００１８】
言い換えれば、ドハティ増幅器では、以下のような特性が実現する。入力信号の電力を増やしていくとき、まず、ピーク増幅器が立ち上がるまではキャリア増幅器が増幅動作を行って増幅特性を支配する。次に、キャリア増幅器がそのほぼ最大電力効率に達する入力信号電力においてピーク増幅器が立ち上がる。さらに、入力信号の増加とともに出力電力および電力効率がほぼ維持される。
【００１９】
ドハティ増幅器は、その後も様々な改善がなされている。２００１年には、特許文献１（米国特許第６２６２６２９号明細書）に記載されているように、逆（Ｉｎｖｅｒｔｅｄ）ドハティ増幅器が提案されている。この方式では、インピーダンス変換用の４分の１波長線路が、ピーク増幅器の出力部に挿入されている。
【００２０】
まず、従来技術による超高周波並列接続負荷型ドハティ増幅回路における、通常型および逆型の違いについて説明する。図２Ａは、電界効果トランジスタ（ＦＥＴ）による従来技術による超高周波並列接続負荷型ドハティ増幅回路を通常型で形成した場合の構成を示す回路図である。図２Ｂは、電界効果トランジスタ（ＦＥＴ）による従来技術による超高周波並列接続負荷型ドハティ増幅回路を逆型で形成した場合の構成を示す回路図である。
【００２１】
図２Ａおよび図２Ｂに示した超高周波並列接続負荷型ドハティ増幅回路は、いずれも、分配回路ＤＣと、位相調整線路ＰＬと、キャリアトランジスタＴＣと、ピークトランジスタＴＰと、キャリア側入力インピーダンス整合回路ＩＭＮＣと、キャリア側出力インピーダンス整合回路ＯＭＮＣと、ピーク側入力インピーダンス整合回路ＩＭＮＰと、ピーク側出力インピーダンス整合回路ＯＭＮＰと、４分の１波長線路ＱＷと、伝送線路ＴＬとを有している。
【００２２】
また、図２Ａおよび図２Ｂに示した並列接続負荷型ドハティ増幅回路では、いずれの場合も、分配回路ＤＣが入力信号を入力してキャリアトランジスタＴＣおよびピークトランジスタＴＰに分配する。キャリアトランジスタＴＣの出力は、キャリア側出力インピーダンス整合回路ＯＭＮＣを介して、並列接続負荷ＬＰに供給される。ピークトランジスタＴＰの出力は、ピーク側出力インピーダンス整合回路ＯＭＮＰおよび伝送線路ＴＬを介して、やはり並列接続負荷ＬＰに供給される。
【００２３】
しかし、４分の１波長線路ＱＷが、図２Ａの通常型ドハティ増幅回路ではキャリア側出力インピーダンス整合回路ＯＭＮＣおよび並列接続負荷ＬＰの間に配置されているのに対して、図２Ｂの逆型ドハティ増幅回路ではピーク側出力インピーダンス整合回路ＯＭＮＰおよび並列接続負荷ＬＰの間に配置されている。また、位相調整線路ＰＬも、図２Ａの通常型ドハティ増幅回路では分配回路ＤＣおよびピークトランジスタＴＰの間に配置されているのに対して、図２Ｂの逆型ドハティ増幅回路では分配回路ＤＣおよびキャリアトランジスタＴＣの間に配置されている。
【００２４】
次に、従来技術による超高周波直列接続負荷型ドハティ増幅回路における、通常型および逆型の違いについて説明する。図２Ｃは、電界効果トランジスタ（ＦＥＴ）による従来技術による超高周波直列接続負荷型ドハティ増幅回路を通常型で形成した場合の構成を示す回路図である。図２Ｄは、電界効果トランジスタ（ＦＥＴ）による従来技術による超高周波直列接続負荷型ドハティ増幅回路を逆型で形成した場合の構成を示す回路図である。
【００２５】
図２Ｃおよび図２Ｄに示した超高周波直列接続負荷型ドハティ増幅回路は、いずれも、分配回路ＤＣと、位相調整線路ＰＬと、キャリアトランジスタＴＣと、ピークトランジスタＴＰと、キャリア側入力インピーダンス整合回路ＩＭＮＣと、キャリア側出力インピーダンス整合回路ＯＭＮＣと、ピーク側入力インピーダンス整合回路ＩＭＮＰと、ピーク側出力インピーダンス整合回路ＯＭＮＰと、４分の１波長線路ＱＷと、伝送線路ＴＬと、バランＢとを有している。
【００２６】
また、図２Ｃおよび図２Ｄに示した直列接続負荷型ドハティ増幅回路では、いずれの場合も、分配回路ＤＣが入力信号を入力してキャリアトランジスタＴＣおよびピークトランジスタＴＰに分配する。キャリアトランジスタＴＣの出力は、キャリア側出力インピーダンス整合回路ＯＭＮＣを介して、バランＢの平衡ポートの一方の端部に供給される。ピークトランジスタＴＰの出力は、ピーク側出力インピーダンス整合回路ＯＭＮＰおよび伝送線路ＴＬを介して、やはりバランＢの平衡ポートの他方の端部に供給される。バランＢの不平衡ポートは、直列接続負荷ＬＳに接続されている。移送調節線路ＰＬは、分配回路ＤＣおよびピークトランジスタＴＰの間に配置されている。
【００２７】
しかし、４分の１波長線路ＱＷが、図２Ｃの通常型ドハティ増幅回路ではバランＢおよびピーク側出力インピーダンス整合回路ＯＭＮＰの間に配置されているのに対して、図２Ｂの逆型ドハティ増幅回路ではバランＢおよびキャリア側出力インピーダンス整合回路ＯＭＮＣの間に配置されている。
【先行技術文献】
【特許文献】
【００２８】
【特許文献１】米国特許第６２６２６２９号明細書
【非特許文献】
【００２９】
【非特許文献１】Ｗ．  Ｈ．  Ｄｏｈｅｒｔｙ，  “Ａ  ｎｅｗ  ｈｉｇｈ  ｅｆｆｉｃｉｅｎｃｙ  ｐｏｗｅｒ  ａｍｐｌｉｆｉｅｒ  ｆｏｒ  ｍｏｕｌａｔｅｄ  ｗａｖｅｓ”，  Ｐｒｏｃ．  ＩＲＥ，  ｖｏｌ．  ２４，  ｎｏ．  ９，  ｐｐ．  １１６３−１１８２，  Ｓｅｐｔ．  １９３６
【発明の概要】
【発明が解決しようとする課題】
【００３０】
このように、従来技術によるドハティ増幅回路では、インピーダンス変換回路として機能する４分の１波長線路が重要な構成要素として用いられている。しかし、４分の１波長線路はドハティ増幅回路の中でも大きな面積を占めており、また、特性面でも増幅周波数帯の狭帯域化および出力電力損失の要因となっている。なお、４分の一波長線路は集中素子回路により構成することも可能である。
【００３１】
本発明の目的は、従来技術の欠点を除去した、インピーダンス変換回路としての４分の１波長線路を用いない、通常型および逆型を統合した新規な構成による超高周波ドハティ電力増幅器を提供することにある。
【課題を解決するための手段】
【００３２】
以下に、（発明を実施するための形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施するための形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。
【００３３】
本発明によるドハティ増幅回路は、入力信号の強度に応じて動作モードが第１増幅モードおよび第２増幅モードの間で切り替わる。このドハティ増幅回路は、入力部（Ｉ）と、第１増幅器（ＴＣ）と、第２増幅器（ＴＰ）と、第１整合回路（ＯＭＮＣ）と、出力部（Ｏ）と、第２整合回路（ＯＭＮＰ）と、線路（ＴＬ）とを具備する。ここで、入力部（Ｉ）は、入力信号を２つに分配する。第１増幅器（ＴＣ）は、第１増幅モードにおいては入力信号の一方を増幅し、第２増幅モードにおいては飽和出力状態になる。第２増幅器（ＴＰ）は、第１増幅モードにおいてはオフ状態になり、第２増幅モードにおいて入力信号の他方を増幅する。第１整合回路（ＯＭＮＣ）は、第１増幅器（ＴＣ）の後段に接続されている。出力部（Ｏ）は、第１整合回路（ＯＭＮＣ）の後段に接続されている。第２整合回路（ＯＭＮＰ）は、第２増幅器（ＴＰ）の後段に接続されている。線路（ＴＬ）は、出力部（Ｏ）と、第２整合回路（ＯＭＮＰ）の出力部との間に接続されている。線路（ＴＬ）は、入力信号の四分の一波長より短い長さを具備する。第１整合回路（ＯＭＮＣ）は、４つの独立パラメータを具備する。ここで、４つの独立パラメータは、第１増幅モードにおいても、第２増幅モードにおいても、出力インピーダンス整合を満足するように設計調整されている。
【発明の効果】
【００３４】
本発明によるドハティ増幅回路は、４分の１波長線路が無いので、そのサイズを大幅に縮小することが可能となっている。
【図面の簡単な説明】
【００３５】
【図１Ａ】図１Ａは、従来技術による並列接続負荷型ドハティ増幅回路の構成を示す回路図である。
【図１Ｂ】図１Ｂは、従来技術による直列接続負荷型ドハティ増幅回路の構成を示す回路図である。
【図１Ｃ】図１Ｃは、図１Ａに示した並列接続負荷型ドハティ増幅回路を、理想電源を用いて構成した場合の回路図である。
【図１Ｄ】図１Ｄは、図１Ｂに示した直列接続負荷型ドハティ増幅回路を、理想電源を用いて構成した場合の回路図である。
【図２Ａ】図２Ａは、電界効果トランジスタ（ＦＥＴ）による従来技術による超高周波並列接続負荷型ドハティ増幅回路を通常型で形成した場合の構成を示す回路図である。
【図２Ｂ】図２Ｂは、電界効果トランジスタ（ＦＥＴ）による従来技術による超高周波並列接続負荷型ドハティ増幅回路を逆型で形成した場合の構成を示す回路図である。
【図２Ｃ】図２Ｃは、電界効果トランジスタ（ＦＥＴ）による従来技術による超高周波直列接続負荷型ドハティ増幅回路を通常型で形成した場合の構成を示す回路図である。
【図２Ｄ】図２Ｄは、電界効果トランジスタ（ＦＥＴ）による従来技術による超高周波直列接続負荷型ドハティ増幅回路を逆型で形成した場合の構成を示す回路図である。
【図３Ａ】図３Ａは、本発明によるドハティ増幅回路の基本形を概略的に示すブロック回路図である。
【図３Ｂ】図３Ｂは、本発明の第１の実施形態による並列接続負荷型ドハティ増幅回路の基本形を概略的に示すブロック回路図である。
【図３Ｃ】図３Ｃは、本発明の第１の実施形態による並列接続負荷型ドハティ増幅回路の構成を示すブロック回路図である。
【図４Ａ】図４Ａは、本発明の第１の実施形態による並列接続負荷型ドハティ増幅回路のピーク増幅部における出力インピーダンスを示すブロック回路図である。
【図４Ｂ】図４Ｂは、本発明の第１の実施形態による並列接続負荷型ドハティ増幅回路でピーク増幅部に行うインピーダンス変換を示すスミスチャートである。
【図５Ａ】図５Ａは、本発明の第１の実施形態による並列接続負荷型ドハティ増幅回路の、低電力増幅モードにおけるキャリア増幅部の入出力インピーダンス整合条件を示すブロック回路図である。
【図５Ｂ】図５Ｂは、本発明の第１の実施形態による並列接続負荷型ドハティ増幅回路の、高電力増幅モードにおけるキャリア増幅部の入出力インピーダンス整合条件を示すブロック回路図である。
【図６Ａ】図６Ａは、本発明の第１の実施形態による並列接続負荷型ドハティ増幅回路の、キャリア側出力インピーダンス整合回路の構成例を示す回路図である。
【図６Ｂ】図６Ｂは、本発明の第１の実施形態による並列接続負荷型ドハティ増幅回路の、ピーク側出力インピーダンス整合回路の構成例を示す回路図である。
【図６Ｃ】図６Ｃは、本発明の第１の実施形態による並列接続負荷型ドハティ増幅回路の、ピーク側出力インピーダンス整合回路の他の構成例を示す回路図である。
【図７Ａ】図７Ａは、本発明の第１の実施形態による並列接続負荷型ドハティ増幅回路の、キャリア側出力インピーダンス整合回路の他の構成例を示す回路図である。
【図７Ｂ】図７Ｂは、本発明の第１の実施形態による並列接続負荷型ドハティ増幅回路の、ピーク側出力インピーダンス整合回路のさらに他の構成例を示す回路図である。
【図８Ａ】図８Ａは、本発明の第２の実施形態による直列接続負荷型ドハティ増幅回路の基本形を概略的に示すブロック回路図である。
【図８Ｂ】図８Ｂは、本発明の第２の実施形態による直列接続負荷型ドハティ増幅回路の構成を示すブロック回路図である。
【図９Ａ】図９Ａは、本発明の第２の実施形態による直列接続負荷型ドハティ増幅回路のピーク増幅部における出力インピーダンスを示すブロック回路図である。
【図９Ｂ】図９Ｂは、本発明の第２の実施形態による直列接続負荷型ドハティ増幅回路でピーク増幅部に行うインピーダンス変換を示すスミスチャートである。
【図１０Ａ】図１０Ａは、本発明の第２の実施形態による直列接続負荷型ドハティ増幅回路の、低電力増幅モードにおけるキャリア増幅部の出力インピーダンス整合条件を示すブロック回路図である。
【図１０Ｂ】図１０Ｂは、本発明の第２の実施形態による直列接続負荷型ドハティ増幅回路の、高電力増幅モードにおけるキャリア増幅部の出力インピーダンス整合条件を示すブロック回路図である。
【図１１Ａ】図１１Ａは、本発明の第２の実施形態による直列接続負荷型ドハティ増幅回路の、キャリア側出力インピーダンス整合回路の具体的な構成例を示す回路図である。
【図１１Ｂ】図１１Ｂは、本発明の第２の実施形態による直列接続負荷型ドハティ増幅回路の、ピーク側出力インピーダンス整合回路の具体的な構成例を示す回路図である。
【発明を実施するための形態】
【００３６】
添付図面を参照して、本発明によるドハティ増幅器を実施するための形態を以下に説明する。
【００３７】
本発明では、従来技術によるドハティ増幅回路が基本構成回路要素として備えている、インピーダンス変換回路としての４分の１波長線路を用いないドハティ増幅回路を提供する。本発明の基本的な原理は、以下の２点による。
【００３８】
第１の点として、入力信号の強度がピーク増幅器の閾値未満である際の出力インピーダンスが誘導性である場合は、並列接続負荷型の構成を用いる。反対に、出力インピーダンスが容量性である場合は、直列接続負荷型の構成を用いる。
【００３９】
第２の点として、並列接続負荷型の構成を用いる場合には、キャリア増幅器の出力インピーダンス整合回路を、出力並列結合端子に直接接続する負荷インピーダンスに最適化する。また、直列接続負荷型の構成を用いる場合には、キャリア増幅器の出力インピーダンス整合回路を、出力バランの合成端子に直接接続する負荷インピーダンスに最適化する。
【００４０】
なお、これらの原理は、トランジスタを用いて構成された超高周波電力増幅器が入力インピーダンス整合回路および出力インピーダンス整合回路を備えていることを利用している。
【００４１】
図３Ａは、本発明によるドハティ増幅回路の基本形を概略的に示すブロック回路図である。図３Ａに示したドハティ増幅回路は、入力部Ｉと、キャリア増幅部Ｃと、ピーク増幅部Ｐと、出力部Ｏとを有している。キャリア増幅部Ｃと、ピーク増幅部Ｐとは、入力部Ｉと、出力部Ｏとにおいて、並列または直列に接続されている。
【００４２】
入力部Ｉは、入力信号を入力して２つに分配し、一方をキャリア増幅部Ｃに供給し、他方をピーク増幅部Ｐに供給する。
【００４３】
キャリア増幅部Ｃは、分配された入力信号の一方を増幅するが、この入力信号の強度が所定の閾値以上の場合は飽和出力状態になるように設計されている。また、キャリア増幅部Ｃの出力部は、接続先である出力部Ｏに対して、インピーダンス整合が取れているように設計されている。
【００４４】
ピーク増幅部Ｐは、分配された入力信号の他方を増幅するが、この入力信号の強度が所定の閾値以下の場合はオフ状態になるように設計されている。また、ピーク増幅部Ｐの出力部は、接続先である出力部Ｏに対して、インピーダンス整合が取れているように設計されている。なお、ピーク増幅部Ｐに関わる閾値は、キャリア増幅部Ｃの飽和出力状態に関わる閾値と同じ値であることが望ましい。
【００４５】
出力部Ｏは、キャリア増幅部Ｃの出力と、ピーク増幅部Ｐの出力とを並列あるいは直列に合成するように設計されている。
【００４６】
（第１の実施形態）
図３Ｂは、本発明の第１の実施形態による並列接続負荷型ドハティ増幅回路の基本形を概略的に示すブロック回路図である。図３Ｂに示した並列接続負荷型ドハティ増幅回路は、図示しない入力部Ｉと、キャリア増幅部Ｃの出力増幅部ＣＣと、ピーク増幅部Ｐの出力増幅部ＰＰと、出力部Ｏおよび負荷ＬＰの集合体ＯＯとを有している。これらの入力部Ｉ、キャリア増幅部Ｃ、ピーク増幅部Ｐおよび出力部Ｏは、図３Ａに示したものにそれぞれ対応する。
【００４７】
キャリア増幅部Ｃの出力増幅部ＣＣは、キャリアトランジスタＴＣと、キャリア側出力インピーダンス整合回路ＯＭＮＣとを含んでいる。ピーク増幅部Ｐの出力増幅部ＰＰは、ピークトランジスタＴＰと、ピーク側出力インピーダンス整合回路ＯＭＮＰとを含んでいる。集合体ＯＯは、図示しない線路ＴＬと、並列接続負荷ＬＰとを含んでいる。
【００４８】
ここでは、並列接続負荷型の構成について、本発明の第１の実施形態として説明する。直列接続負荷型の構成については、本発明の第２の実施形態として後述する。
【００４９】
図３Ｃは、本発明の第１の実施形態による並列接続負荷型ドハティ増幅回路の構成を示すブロック回路図である。図３Ｃに示したブロック回路図を用いて、本発明の第１の実施形態による並列接続負荷型ドハティ増幅回路の構成例を、図３Ｂよりも詳しく説明する。
【００５０】
図３Ｃに示した並列接続負荷型ドハティ増幅回路の構成要素について説明する。図３Ｃに示した並列接続負荷型ドハティ増幅回路は、入力部Ｉと、キャリア増幅部Ｃと、ピーク増幅部Ｐと、出力部Ｏとを含んでいる。
【００５１】
図３Ｃに示した入力部Ｉは、分配回路ＤＣと、位相調整線路ＰＬとを含んでいる。図３Ｃに示したキャリア増幅部Ｃは、キャリア側入力インピーダンス整合回路ＩＭＮＣと、キャリアトランジスタＴＣと、キャリア側出力インピーダンス整合回路ＯＭＮＣとを含んでいる。図３Ｃに示したピーク増幅部Ｐは、ピーク側入力インピーダンス整合回路ＩＭＮＰと、ピークトランジスタＴＰと、ピーク側出力インピーダンス整合回路ＯＭＮＰとを含んでいる。図３Ｃに示した出力部Ｏは、伝送線路ＴＬを含んでおり、並列接続負荷ＬＰに接続されている。
【００５２】
図３Ｃに示した並列接続負荷型ドハティ増幅回路の構成要素の接続関係について説明する。分配回路ＤＣにおける一方の出力部は、位相調整線路ＰＬの一端に接続されている。位相調整線路ＰＬの他端は、キャリア側入力インピーダンス整合回路ＩＭＮＣの入力部に接続されている。キャリア側入力インピーダンス整合回路ＩＭＣＮの出力部は、キャリアトランジスタＴＣのゲートに接続されている。キャリアトランジスタＴＣのドレインは、キャリア側出力インピーダンス整合回路ＯＭＮＣの入力部に接続されている。キャリアトランジスタＴＣのソースは、接地されている。キャリア側出力インピーダンス整合回路ＯＭＮＣの出力部は、伝送線路ＴＬの一端と、並列接続負荷ＬＰの一端とに共通接続されている。並列接続負荷ＬＰの他端は、接地されている。
【００５３】
分配回路ＤＣにおける他方の出力部は、ピーク側入力インピーダンス整合回路ＩＭＮＰの入力部に接続されている。ピーク側入力インピーダンス整合回路ＩＭＮＰの出力部は、ピークトランジスタＴＰのゲートに接続されている。ピークトランジスタＴＰのドレインは、ピーク側出力インピーダンス整合回路ＯＭＮＰの入力部に接続されている。ピークトランジスタＴＰのソースは、接地されている。ピーク側出力インピーダンス整合回路ＯＭＮＰの出力部は、伝送線路ＴＬの他端に接続されている。
【００５４】
ここで、図２Ａおよび図２Ｂに示した従来技術による並列接続負荷型ドハティ増幅器では必要とされていた４分の１波長線路ＱＷが、図３Ｃに示した本発明の第１の実施形態による並列接続負荷型ドハティ増幅器には用いられていないことに注目されたい。
【００５５】
ピーク増幅器に関する上記第１の原理について説明する。図４Ａは、本発明の第１の実施形態による並列接続負荷型ドハティ増幅回路のピーク増幅部Ｐにおける出力インピーダンスを示すブロック回路図である。図４Ａに示したピーク増幅部Ｐは、ピークトランジスタＴＰと、ピーク側出力インピーダンス整合回路ＯＭＮＰと、図３Ｂでは図示を省略されていた伝送線路ＴＬとを有している。図４Ａに示したピーク増幅部Ｐにおいて、ピークトランジスタＴＰと、ピーク側出力インピーダンス整合回路ＯＭＮＰと、伝送線路ＴＬとは、この順番に直列に接続されている。
【００５６】
図４Ａに示したピーク増幅器の出力インピーダンスをＺＰと置く。この出力インピーダンスＺＰが誘導性である場合について説明する。
【００５７】
図４Ｂは、本発明の第１の実施形態による並列接続負荷型ドハティ増幅回路でピーク増幅部Ｐに行うインピーダンス変換を示すスミスチャートである。図４Ｂに示した第１のインピーダンスＺＰ１は、入力信号の強度がピーク増幅器の閾値未満である場合の、図４Ａに示したピーク側出力インピーダンス整合回路ＯＭＮＰの出力インピーダンスを示している。第１のインピーダンスＺＰ１は、図４Ｂに示したスミスチャートの上半分に位置しており、すなわち誘導性である。
【００５８】
このピーク側出力インピーダンス整合回路ＯＭＮＰの後段に、伝送線路ＴＬを追加することで、出力インピーダンスを調整することが可能である。図４Ｂに示した第２のインピーダンスＺＰ２は、図４Ａに示した伝送線路ＴＬの出力インピーダンスを示している。第２のインピーダンスＺＰ２は、図４Ｂに示したスミスチャートの右端付近に位置しており、すなわち開放に近いインピーダンスである。
【００５９】
なお、この範囲でインピーダンスを調整する伝送線路ＴＬの長さは、４分の１波長よりも短い。
【００６０】
キャリア増幅器に関する上記第２の原理について説明する。図５Ａは、本発明の第１の実施形態による並列接続負荷型ドハティ増幅回路の、低電力増幅モードにおけるキャリア増幅部Ｃの入出力インピーダンス整合条件を示すブロック回路図である。図５Ａに示すブロック回路図では、キャリアトランジスタＴＣと、キャリア側出力インピーダンス整合回路ＯＭＮＣと、負荷ＬＰＬとが、縦続に接続されている。
【００６１】
図５Ａに示したＺｏｐｔＬは、入力信号の強度がピーク増幅部Ｐの閾値に到達する近傍にあるときの、キャリア増幅部Ｃの出力電力効率あるいは出力電力が最大となるキャリアトランジスタＴＣの負荷インピーダンスを表す。負荷ＬＰＬは、このとき、キャリア側出力インピーダンス整合回路ＯＭＮＣから見た負荷である。
【００６２】
図５Ｂは、本発明の第１の実施形態による並列接続負荷型ドハティ増幅回路の、高電力増幅モードにおけるキャリア増幅部Ｃの入出力インピーダンス整合条件を示すブロック回路図である。図５Ｂに示したブロック回路図では、キャリアトランジスタＴＣと、キャリア側出力インピーダンス整合回路ＯＭＮＣと、負荷ＬＰＨとが、縦続に接続されている。
【００６３】
図５Ｂに示したＺｏｐｔＨは、入力信号の強度が、キャリア増幅部Ｃが飽和状態になる近傍にあるときの、キャリア増幅部Ｃの出力電力効率あるいは出力電力が最大となるキャリアトランジスタＴＣの負荷インピーダンスを表す。負荷ＬＰＨは、このとき、キャリア側出力インピーダンス整合回路ＯＭＮＣから見た負荷である。
【００６４】
ここで、典型的な並列接続負荷型ドハティ増幅器では、図５Ａに示した低電力増幅モードにおける負荷ＬＰＬのインピーダンスは、図５Ｂに示したこう電力増幅モードにおける負荷ＬＰＨのインピーダンスの半分である。すなわち、キャリア側出力インピーダンス整合回路ＯＭＮＣは、負荷ＬＰＬに対してＺｏｐｔＬのインピーダンスを、負荷ＬＰＨに対してＺｏｐｔＨのインピーダンスを満たす必要がある。
【００６５】
各インピーダンスは複素数であるから前項の二条件を満たすには、キャリア側出力インピーダンス整合回路ＯＭＮＣが、独立に設計調整可能なパラメータを、最低でも４つ有することが必要である。その一例を以下に示す。
【００６６】
図６Ａは、本発明の第１の実施形態による並列接続負荷型ドハティ増幅回路の、キャリア側出力インピーダンス整合回路ＯＭＮＣの構成例を示す回路図である。図６Ａに示したキャリア側出力インピーダンス整合回路ＯＭＮＣは、第１のインダクタＬ１と、第２のインダクタＬ２と、第１のキャパシタＣ１と、第２のキャパシタＣ２とを有している。ここで、第１のインダクタＬ１と、第２のインダクタＬ２とは、キャリア側出力インピーダンス整合回路ＯＭＮＣの入力部および出力部の間に直列に接続されている。第１のキャパシタＣ１は、その一端は第１のインダクタＬ１と、第２のインダクタＬ２とに共通接続されており、その他端は接地されている。第２のキャパシタＣ２は、その一端がキャリア側出力インピーダンス整合回路ＯＭＮＣの出力部と、第２のインダクタＬ２とに共通接続されており、その他端は接地されている。言い換えれば、第１、第２のインダクタＬ１、Ｌ２は直列に接続されており、第１、第２のキャパシタＣ１、Ｃ２は並列に接続されている。
【００６７】
図６Ａに示した２つのインダクタＬ１およびＬ２のそれぞれにおけるインダクタンスと、同じく２つのキャパシタＣ１およびＣ２のそれぞれにおける容量とを、適宜に設計調整することで、本実施形態によるドハティ増幅回路が正常に機能することを、発明者はシミュレーション解析及び実験で確認した。
【００６８】
ここで、ピーク側出力インピーダンス整合回路ＯＭＮＰは、例えば、図６Ｂまたは図６Ｃのように構成してもよい。
【００６９】
図６Ｂは、本発明の第１の実施形態による並列接続負荷型ドハティ増幅回路の、ピーク側出力インピーダンス整合回路ＯＭＮＰの構成例を示す回路図である。図６Ｂに示したピーク側出力インピーダンス整合回路ＯＭＮＰは、インダクタＬ３と、キャパシタＣ３とを有している。インダクタＬ３は、ピーク側出力インピーダンス整合回路ＯＭＮＰの入力部および出力部の間に接続されている。キャパシタＣ３は、その一端がピーク側出力インピーダンス整合回路ＯＭＮＰの出力部に接続されており、その他端は接地されている。言い換えれば、インダクタＬ３は直列に接続されており、キャパシタＣ３は並列に接続されている。
【００７０】
図６Ｃは、本発明の第１の実施形態による並列接続負荷型ドハティ増幅回路の、ピーク側出力インピーダンス整合回路ＯＭＮＰの他の構成例を示す回路図である。図６Ｃに示したピーク側出力インピーダンス整合回路ＯＭＮＰは、第１のインダクタＬ４と、第２のインダクタＬ５と、第１のキャパシタＣ４と、第２のキャパシタＣ５とを有しているが、その構成は図６Ａに示したキャリア側出力インピーダンス整合回路ＯＭＮＣの場合と同様であるので、更なる詳細な説明を省略する。
【００７１】
独立に設計調整可能なパラメータを４つ有するキャリア側出力インピーダンス整合回路ＯＭＮＣの他の構成例について説明する。
【００７２】
図７Ａは、本発明の第１の実施形態による並列接続負荷型ドハティ増幅回路の、キャリア側出力インピーダンス整合回路ＯＭＮＣの他の構成例を示す回路図である。図７Ａに示したキャリア側出力インピーダンス整合回路ＯＭＮＣは、第１の伝送線路ＴＬ１と、第２の伝送線路ＴＬ２と、第１のスタブＳ１と、第２のスタブＳ２とを有している。第１の伝送線路ＴＬ１と、第２の伝送線路ＴＬ２とは、キャリア側出力インピーダンス整合回路ＯＭＮＣの入力部と、出力部との間に直列に接続されている。第１のスタブＳ１は、第１の伝送線路ＴＬ１と、第２の伝送線路ＴＬ２とに共通接続されている。第２のスタブＳ２は、キャリア側出力インピーダンス整合回路ＯＭＮＣの出力部と、第２の伝送線路ＴＬ２とに共通接続されている。言い換えれば、第１、第２の伝送線路ＴＬ１、ＴＬ２は、直列に接続されており、第１、第２のスタブＳ１、Ｓ２は並列に接続されている。
【００７３】
第１の伝送線路ＴＬ１と、第２の伝送線路ＴＬ２と、第１のスタブＳ１と、第２のスタブＳ２とのそれぞれのサイズを適宜に設計調整することで、本発明によるドハティ増幅回路が正常に機能することを、発明者は実験で確認した。
【００７４】
ここで、ピーク側出力インピーダンス整合回路ＯＭＮＰは、例えば、図７Ｂのように構成してもよい。
【００７５】
図７Ｂは、本発明の第１の実施形態による並列接続負荷型ドハティ増幅回路の、ピーク側出力インピーダンス整合回路ＯＭＮＰのさらに他の構成例を示す回路図である。図７Ｂに示したピーク側出力インピーダンス整合回路ＯＭＮＰは、伝送線路ＴＬ３と、スタブＳ３とを有している。伝送線路ＴＬ３は、ピーク側出力インピーダンス整合回路ＯＭＮＰの入力部と、出力部との間に接続されている。スタブＳ３は、ピーク側出力インピーダンス整合回路ＯＭＮＰの出力部と、伝送線路ＴＬ３とに共通接続されている。言い換えれば、伝送線路ＴＬ３は直列に接続されており、スタブＳ３は並列に接続されている。
【００７６】
このように、本実施形態によるキャリア側出力インピーダンス整合回路ＯＭＮＣと、ピーク側出力インピーダンス整合回路ＯＭＮＰとは、集中定数素子を用いて構成しても良いし、分布定数素子を用いて構成しても良い。さらには、集中定数素子と、分布定数素子とを組み合わせて構成しても良いことは言うまでも無い。
【００７７】
（第２の実施形態）
本発明の第２の実施形態として、直列接続負荷型ドハティ増幅回路について説明する。
【００７８】
図８Ａは、本発明の第２の実施形態による直列接続負荷型ドハティ増幅回路の基本形を概略的に示すブロック回路図である。図８Ａに示した直列接続負荷型ドハティ増幅回路は、図示しない入力部Ｉと、キャリア増幅部Ｃの出力増幅部ＣＣと、ピーク増幅部Ｐの出力増幅部ＰＰと、出力部Ｏおよび負荷ＬＳの集合体ＯＯとを有している。これらの入力部Ｉ、キャリア増幅部Ｃ、ピーク増幅部Ｐおよび出力部Ｏは、図３Ａに示したものにそれぞれ対応する。
【００７９】
キャリア増幅部Ｃの出力増幅部ＣＣは、キャリアトランジスタＴＣと、キャリア側出力インピーダンス整合回路ＯＭＮＣとを含んでいる。ピーク増幅部Ｐの出力増幅部ＰＰは、ピークトランジスタＴＰと、ピーク側出力インピーダンス整合回路ＯＭＮＰとを含んでいる。集合体ＯＯは、図示しない線路ＴＬと、直列接続負荷ＬＳとを含んでいる。
【００８０】
図８Ｂは、本発明の第２の実施形態による直列接続負荷型ドハティ増幅回路の構成を示すブロック回路図である。図８Ｂに示したブロック回路図を用いて、本発明の第２の実施形態による直列接続負荷型ドハティ増幅回路の構成例を、図８Ａよりも詳しく説明する。
【００８１】
図８Ｂに示した直列接続負荷型ドハティ増幅回路の構成要素について説明する。図８Ｂに示した直列接続負荷型ドハティ増幅回路は、入力部Ｉと、キャリア増幅部Ｃと、ピーク増幅部Ｐと、出力部Ｏとを含んでいる。
【００８２】
図８Ｂに示した入力部Ｉは、分配回路ＤＣと、位相調整線路ＰＬとを含んでいる。図８Ｂに示したキャリア増幅部Ｃは、キャリア側入力インピーダンス整合回路ＩＭＮＣと、キャリアトランジスタＴＣと、キャリア側出力インピーダンス整合回路ＯＭＮＣとを含んでいる。図８Ｂに示したピーク増幅部Ｐは、ピーク側入力インピーダンス整合回路ＩＭＮＰと、ピークトランジスタＴＰと、ピーク側出力インピーダンス整合回路ＯＭＮＰとを含んでいる。図８Ｂに示した出力部Ｏは、伝送線路ＴＬと、バランＢとを含んでおり、直列接続負荷ＬＳに接続されている。ここで、バランＢには特に制限は無く、伝送線路バラン、変成器バラン、集中定数バラン、位相反転バラン、その他のバランのいずれを用いても構わない。
【００８３】
図８Ｂに示した直列接続負荷型ドハティ増幅回路の構成要素の接続関係について説明する。分配回路ＤＣにおける一方の出力部は、キャリア側入力インピーダンス整合回路ＩＭＮＣの入力部に接続されている。キャリア側入力インピーダンス整合回路ＩＭＣＮの出力部は、キャリアトランジスタＴＣのゲートに接続されている。キャリアトランジスタＴＣのドレインは、キャリア側出力インピーダンス整合回路ＯＭＮＣの入力部に接続されている。キャリアトランジスタＴＣのソースは、接地されている。キャリア側出力インピーダンス整合回路ＯＭＮＣの出力部は、バランＢの平衡ポートの一方の端部に接続されている。直列接続負荷ＬＳにおいて、一端はバランＢの不平衡ポートの一方の端部に接続されており、他端は直接接地されている。バランＢの不平衡ポートの他方の端部は、接地されている。
【００８４】
分配回路ＤＣにおける他方の出力部は、位相調整線路ＰＬの一端に接続されている。位相調整線路ＰＬの他端は、ピーク側入力インピーダンス整合回路ＩＭＮＰの入力部に接続されている。ピーク側入力インピーダンス整合回路ＩＭＮＰの出力部は、ピークトランジスタＴＰのゲートに接続されている。ピークトランジスタＴＰのドレインは、ピーク側出力インピーダンス整合回路ＯＭＮＰの入力部に接続されている。ピークトランジスタＴＰのソースは、接地されている。ピーク側出力インピーダンス整合回路ＯＭＮＰの出力部は、伝送線路ＴＬを介してバランＢの平衡ポートの他方の端部に接続されている。
【００８５】
ここで、図２Ａおよび図２Ｂに示した従来技術による並列接続負荷型ドハティ増幅器では必要とされていた４分の１波長線路ＱＷが、図８Ｂに示した本発明の第２の実施形態による直列接続負荷型ドハティ増幅器にも用いられていないことに注目されたい。
【００８６】
ピーク増幅器に関する上記第１の原理について説明する。図９Ａは、本発明の第２の実施形態による直列接続負荷型ドハティ増幅回路のピーク増幅部Ｐにおける出力インピーダンスを示すブロック回路図である。図９Ａに示したピーク増幅部Ｐは、ピークトランジスタＴＰと、ピーク側出力インピーダンス整合回路ＯＭＮＰと、図３Ｂでは図示を省略されていた伝送線路ＴＬとを有している。図９Ａに示したピーク増幅部Ｐにおいて、ピークトランジスタＴＰと、ピーク側出力インピーダンス整合回路ＯＭＮＰと、伝送線路ＴＬとは、この順番に縦続に接続されている。
【００８７】
図ＰＡに示したピーク増幅器の出力インピーダンスをＺＳと置く。この出力インピーダンスＺＳが容量性である場合について説明する。
【００８８】
図９Ｂは、本発明の第２の実施形態による直列接続負荷型ドハティ増幅回路でピーク増幅部Ｐに行うインピーダンス変換を示すスミスチャートである。図９Ｂに示した第１のインピーダンスＺＳ１は、入力信号の強度がピーク増幅器の閾値未満である場合の、図９Ａに示したピーク側出力インピーダンス整合回路ＯＭＮＰの出力インピーダンスを示している。第１のインピーダンスＺＳ１は、図９Ｂに示したスミスチャートの下半分に位置しており、すなわち容量性である。
【００８９】
このピーク側出力インピーダンス整合回路ＯＭＮＰの後段に、伝送線路ＴＬを追加することで、出力インピーダンスを調整することが可能である。図９Ｂに示した第２のインピーダンスＺＳ２は、図９Ａに示した伝送線路ＴＬの出力インピーダンスを示している。第２のインピーダンスＺＳ２は、図９Ｂに示したスミスチャートの右端付近に位置しており、すなわち短絡に近いインピーダンスである。
【００９０】
なお、この範囲でインピーダンスを調整する伝送線路ＴＬの長さは、４分の１波長よりも短い。
【００９１】
キャリア増幅器に関する上記第２の原理について説明する。図１０Ａは、本発明の第２の実施形態による直列接続負荷型ドハティ増幅回路の、低電力増幅モードにおけるキャリア増幅部Ｃの入出力インピーダンス整合条件を示すブロック回路図である。図１０Ａに示すブロック回路図では、キャリアトランジスタＴＣと、キャリア側出力インピーダンス整合回路ＯＭＮＣと、負荷ＬＳＬとが、縦続に接続されている。
【００９２】
図１０Ａに示したＺｏｐｔＬは、入力信号の強度がピーク増幅部Ｐの閾値に到達する近傍にあるときの、キャリア増幅部Ｃの出力電力効率あるいは出力電力が最大となるキャリアトランジスタＴＣの負荷インピーダンスを表す。負荷ＬＳＬは、このとき、キャリア側出力インピーダンス整合回路ＯＭＮＣから見た負荷である。
【００９３】
図１０Ｂは、本発明の第２の実施形態による直列接続負荷型ドハティ増幅回路の、高電力増幅モードにおけるキャリア増幅部Ｃの入出力インピーダンス整合条件を示すブロック回路図である。図５Ｂに示したブロック回路図では、キャリアトランジスタＴＣと、キャリア側出力インピーダンス整合回路ＯＭＮＣと、負荷ＬＳＨとが、縦続に接続されている。
【００９４】
図１０Ｂに示したＺｏｐｔＨは、入力信号の強度が、キャリア増幅部Ｃが飽和状態になる近傍にあるときの、キャリア増幅部Ｃの出力電力効率あるいは出力電力が最大となるキャリアトランジスタＴＣの負荷インピーダンスを表す。負荷ＬＳＨは、このとき、キャリア側出力インピーダンス整合回路ＯＭＮＣから見た負荷である。
【００９５】
ここで、典型的な直列接続負荷型ドハティ増幅器では、図１０Ａに示した低電力増幅モードにおける負荷ＬＳＬのインピーダンスは、図１０Ｂに示した高電力増幅モードにおける負荷ＬＳＨのインピーダンスの２倍である。すなわち、キャリア側出力インピーダンス整合回路ＯＭＮＣは、負荷ＬＰＬに対してＺｏｐｔＬのインピーダンスを、負荷ＬＰＨに対してＺｏｐｔＨのインピーダンスを満たす必要がある。
【００９６】
各インピーダンスは複素数であるから前項の二条件を満たすには、キャリア側出力インピーダンス整合回路ＯＭＮＣが、独立に設計調整可能なパラメータを、最低でも４つ有することが必要である。その一例を以下に示す。
【００９７】
図１１Ａは、本発明の第２の実施形態による直列接続負荷型ドハティ増幅回路の、キャリア側出力インピーダンス整合回路ＯＭＮＣの具体的な構成例を示す回路図である。図１１Ａに示したキャリア側出力インピーダンス整合回路ＯＭＮＣは、第１のインダクタＬ６と、第２のインダクタＬ７と、第１のキャパシタＣ６と、第２のキャパシタＣ７とを有している。ここで、第１のインダクタＬ６と、第２のインダクタＬ７とは、キャリア側出力インピーダンス整合回路ＯＭＮＣの入力部および出力部の間に直列に接続されている。第１のキャパシタＣ６は、その一端は第１のインダクタＬ６と、第２のインダクタＬ７とに共通接続されており、その他端は接地されている。第２のキャパシタＣ７は、その一端がキャリア側出力インピーダンス整合回路ＯＭＮＣの出力部と、第２のインダクタＬ７とに共通接続されており、その他端は接地されている。言い換えれば、第１、第２のインダクタＬ６、Ｌ７は直列に接続されており、第１、第２のキャパシタＣ６、Ｃ７は並列に接続されている。
【００９８】
図１１Ａに示した２つのインダクタＬ６およびＬ７のそれぞれにおけるインダクタンスと、同じく２つのキャパシタＣ６およびＣ７のそれぞれにおける容量とを、適宜に設計調整することで、本実施形態によるドハティ増幅回路が正常に機能することを、発明者はシミュレーション解析及び実験で確認した。
【００９９】
ここで、ピーク側出力インピーダンス整合回路ＯＭＮＰは、例えば、図１１Ｂのように構成してもよい。
【０１００】
図１１Ｂは、本発明の第２の実施形態による直列接続負荷型ドハティ増幅回路の、ピーク側出力インピーダンス整合回路ＯＭＮＰの具体的な構成例を示す回路図である。図１１Ｂに示したピーク側出力インピーダンス整合回路ＯＭＮＰは、インダクタＬ８と、キャパシタＣ８とを有している。インダクタＬ８は、ピーク側出力インピーダンス整合回路ＯＭＮＰの入力部および出力部の間に接続されている。キャパシタＣ８は、その一端がピーク側出力インピーダンス整合回路ＯＭＮＰの入力部に接続されており、その他端は接地されている。言い換えれば、インダクタＬ８は直列に接続されており、キャパシタＣ８は並列に接続されている。
【０１０１】
このように、本実施形態によるキャリア側出力インピーダンス整合回路ＯＭＮＣと、ピーク側出力インピーダンス整合回路ＯＭＮＰとは、集中定数素子を用いて構成することが出来るが、分布定数素子を用いて構成しても良いし、集中定数素子と、分布定数素子とを組み合わせて構成しても良いことは言うまでも無い。
【符号の説明】
【０１０２】
Ｂ  バラン
Ｃ  キャリア増幅部
Ｃ１〜Ｃ８  キャパシタ
ＣＣ  出力増幅部
ＤＣ  分配回路
Ｉ  入力部
Ｉ１、Ｉ２  理想電流源
ＩＩＮ  インピーダンス反転回路
ＩＭＮＣ  逆モード用キャリア側整合回路
ＩＭＮＰ  逆モード用ピーク側整合回路
Ｌ１〜Ｌ８  インダクタ
ＬＰ、ＬＰＨ、ＬＰＬ  並列接続負荷
ＬＳ、ＬＳＨ、ＬＳＬ  直列接続負荷
ＮＭＮＣ  ノーマルモード用キャリア側整合回路
ＮＭＮＰ  ノーマルモード用ピーク側整合回路
Ｏ  出力部
ＯＭＮＣ  キャリア側出力インピーダンス整合回路
ＯＭＮＰ  ピーク側出力インピーダンス整合回路
ＯＯ  集合体
Ｐ  ピーク増幅部
ＰＬ  位相調整線路
ＰＰ  出力増幅部
ＱＷ  ４分の１波長線路
Ｒ１Ａ、Ｒ１Ｂ  負荷
Ｓ１〜Ｓ３  スタブ
Ｔ１、Ｔ２  真空管
ＴＣ  キャリアトランジスタ
ＴＰ  ピークトランジスタ
ＴＬ、ＴＬ１〜ＴＬ３  伝送線路
Ｖ１、Ｖ２  理想電圧源
ＺｏｐｔＬ、ＺｏｐｔＨ  インピーダンス
ＺＰ、ＺＰ１、ＺＰ２  インピーダンス
ＺＳ、ＺＳ１、ＺＳ２  インピーダンス
【図１Ａ】
0005924730.tif 000002
【図１Ｂ】
0005924730.tif 000003
【図１Ｃ】
0005924730.tif 000004
【図１Ｄ】
0005924730.tif 000005
【図２Ａ】
0005924730.tif 000006
【図２Ｂ】
0005924730.tif 000007
【図２Ｃ】
0005924730.tif 000008
【図２Ｄ】
0005924730.tif 000009
【図３Ａ】
0005924730.tif 000010
【図３Ｂ】
0005924730.tif 000011
【図３Ｃ】
0005924730.tif 000012
【図４Ａ】
0005924730.tif 000013
【図４Ｂ】
0005924730.tif 000014
【図５Ａ】
0005924730.tif 000015
【図５Ｂ】
0005924730.tif 000016
【図６Ａ】
0005924730.tif 000017
【図６Ｂ】
0005924730.tif 000018
【図６Ｃ】
0005924730.tif 000019
【図７Ａ】
0005924730.tif 000020
【図７Ｂ】
0005924730.tif 000021
【図８Ａ】
0005924730.tif 000022
【図８Ｂ】
0005924730.tif 000023
【図９Ａ】
0005924730.tif 000024
【図９Ｂ】
0005924730.tif 000025
【図１０Ａ】
0005924730.tif 000026
【図１０Ｂ】
0005924730.tif 000027
【図１１Ａ】
0005924730.tif 000028
【図１１Ｂ】
0005924730.tif 000029