(57)【特許請求の範囲】
【請求項１】
トランジスタとインバータを有し、
前記インバータの出力は前記トランジスタのゲートに入力され、
前記トランジスタのチャネル領域はＩｎ、Ｚｎ若しくはＳｎを含む酸化物半導体膜を有し、
前記インバータはＰ型トランジスタ及びＮ型トランジスタを有し、
前記インバータを構成する前記Ｐ型トランジスタ及び前記Ｎ型トランジスタのチャネル領域はシリコンを有し、
前記インバータにハイ電圧を入力すると、前記インバータからロー電圧が出力されるとともに前記トランジスタの前記ゲートにロー電圧が入力されて前記トランジスタはオフし、
前記インバータにロー電圧を入力すると、前記インバータからハイ電圧が出力されるとともに前記トランジスタの前記ゲートにハイ電圧が入力されて前記トランジスタはオンすることを特徴とする半導体装置。
【請求項２】
第１のトランジスタ、第２のトランジスタ及びインバータを有し、
前記インバータの出力は前記第１のトランジスタのゲートに入力され、
前記インバータへの入力は前記第２のトランジスタのゲートにも入力され、
前記第１のトランジスタのチャネル領域及び前記第２のトランジスタのチャネル領域はＩｎ、Ｚｎ若しくはＳｎを含む酸化物半導体膜を有し、
前記インバータはＰ型トランジスタ及びＮ型トランジスタを有し、
前記インバータを構成する前記Ｐ型トランジスタ及び前記Ｎ型トランジスタのチャネル領域はシリコンを有し、
前記インバータ及び前記第２のトランジスタの前記ゲートにハイ電圧を入力すると、
前記インバータからロー電圧が出力され、前記第１のトランジスタの前記ゲートにロー電圧が入力されて前記第１のトランジスタはオフし、
前記第２のトランジスタはオンし、
前記インバータ及び前記第２のトランジスタの前記ゲートにロー電圧を入力すると、
前記インバータからハイ電圧が出力され、前記第１のトランジスタの前記ゲートにハイ電圧が入力されて前記第１のトランジスタはオンし、
前記第２のトランジスタはオフする、
ことを特徴とする半導体装置。
【請求項３】
第１のトランジスタ、第２のトランジスタ及びインバータを有し、
前記インバータの出力は前記第１のトランジスタのゲートに入力され、
前記インバータへの入力は前記第２のトランジスタのゲートにも入力され、
前記第１のトランジスタのチャネル領域及び前記第２のトランジスタのチャネル領域はＩｎ、Ｚｎ若しくはＳｎを含む酸化物半導体膜を有し、
前記インバータはＰ型トランジスタ及びＮ型トランジスタを有し、
前記インバータを構成する前記Ｐ型トランジスタ及び前記Ｎ型トランジスタのチャネル領域はシリコンを有し、
前記インバータ及び前記第２のトランジスタの前記ゲートにハイ電圧を入力すると、
前記インバータからロー電圧が出力され、前記第１のトランジスタの前記ゲートにロー電圧が入力されて前記第１のトランジスタはオフし、
前記第２のトランジスタはオンしてハイ電圧又はロー電圧を出力し、
前記インバータ及び前記第２のトランジスタの前記ゲートにロー電圧を入力すると、
前記インバータからハイ電圧が出力され、前記第１のトランジスタの前記ゲートにハイ電圧が入力されて前記第１のトランジスタはオンしてハイ電圧又はロー電圧を出力し、
前記第２のトランジスタはオフする、
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＩｎ、Ｚｎ若しくはＳｎを含む酸化物半導体膜をチャネル領域に有するトランジスタに関し、当該トランジスタを有する半導体装置に関する。特に当該トランジスタを用いた論理回路を有する半導体装置に関する。
【背景技術】
【０００２】
特許文献１は非晶質酸化物をチャネル領域に用いているトランジスタを有する回路を開示する。当該非晶質酸化物はＩｎ−Ｇａ−Ｚｎ−Ｏなどを含んでいる。当該トランジスタはノーマリーオフ型であり、電子移動度が１ｃｍ２／Ｖ・秒以上であり、及びゲート電極に電圧を印加しない時（オフ時）のソース及びドレイン間の電流（以下、オフリーク電流ともいう）は１０マイクロアンペア未満である。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−１６５５３２号公報
【特許文献２】特開２０１０−１４１２３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１は、Ｎ型トランジスタ及びＰ型トランジスタを有する回路を開示する。しかしＰ型トランジスタのチャネル領域はＩｎやＺｎ若しくはＳｎを含む非晶質酸化物ではなく、ドープしたＳｉなどの無機半導体、ペンタセンなどの低分子有機化合物、ポリチオフェンなどの高分子有機化合物、Ｃｕ２Ｏなどの酸化物半導体である。したがってＮ型トランジスタのチャネル領域に用いる材料とＰ型トランジスタのチャネル領域に用いる材料は異なっている。そうすると、Ｐ型トランジスタの有する性能はＮ型トランジスタの有する性能と異なってくる。このためＮ型トランジスタのチャネル領域に用いる材料とＰ型トランジスタのチャネル領域に用いる材料を同じにする必要がある。
【０００５】
しかし現時点では、ＩｎやＺｎ若しくはＳｎを含む酸化物半導体をチャネル領域に用いたトランジスタにおいて、従来のＰ型トランジスタ、換言するとゲート電極に低電圧の信号を入力したときにオンするトランジスタ、は実現できていない。
【０００６】
本発明の一態様は、ＩｎやＺｎ若しくはＳｎを含む酸化物半導体をチャネル領域に用いたトランジスタを、Ｐ型トランジスタのように駆動できる半導体装置を提供する。
【課題を解決するための手段】
【０００７】
本発明者は、Ｉｎ、Ｚｎ若しくはＳｎを含む酸化物半導体をチャネル領域に用いたトランジスタ（以下、酸化物半導体系トランジスタともいう）のゲートに、シリコンなどの半導体をチャネル領域に用いたトランジスタ（以下、シリコン系トランジスタともいう）で構成されるインバータの出力を電気的に接続させることにより、上記課題を解決した。インバータの出力をトランジスタ（酸化物半導体系トランジスタ）のゲートに接続することにより、トランジスタをＰ型トランジスタのように駆動させることが可能である。
【０００８】
本発明の第１の態様は、トランジスタとインバータを有し、インバータの出力はトランジスタのゲートに入力され、トランジスタのチャネル領域はＩｎ、Ｚｎ若しくはＳｎを含む酸化物半導体膜を有し、インバータを構成するトランジスタのチャネル領域はシリコンを有する半導体装置である。
【０００９】
インバータにハイ電圧（以下、Ｈ電圧ともいう）を入力すると、ロー電圧（以下、Ｌ電圧ともいう）が出力される。トランジスタのゲートにＬ電圧が入力されると、トランジスタはオフする。
【００１０】
インバータにＬ電圧を入力すると、Ｈ電圧が出力される。トランジスタのゲートにＨ電圧が入力されると、トランジスタはオンとなる。
【００１１】
Ｈ電圧によってトランジスタをオフさせ、Ｌ電圧によってトランジスタをオンさせることができるから、トランジスタを擬似的にＰ型トランジスタとして駆動させることができる。
【００１２】
本発明の第２の態様は、第１のトランジスタ、第２のトランジスタ及びインバータを有し、インバータの出力は第１のトランジスタのゲートに入力され、インバータへの入力は第２のトランジスタのゲートにも入力され、第１のトランジスタのチャネル領域及び第２のトランジスタのチャネル領域はＩｎ、Ｚｎ若しくはＳｎを含む酸化物半導体膜を有し、インバータを構成するトランジスタのチャネル領域はシリコンを有する半導体装置である。
【００１３】
インバータ及び第２のトランジスタのゲートにＨ電圧を入力すると、インバータからはＬ電圧が出力される。インバータからのＬ電圧が第１のトランジスタのゲートに入力されると、第１のトランジスタはオフする。
【００１４】
一方、第２のトランジスタはオンとなる。例えば第２のトランジスタのソース及びドレインの一方に、接地電位や基準電位（以下、Ｖｓｓともいう）が印加される場合には、第２のトランジスタのソース及びドレインの他方からＶｓｓのようなＬ電圧が出力される。
【００１５】
インバータ及び第２のトランジスタのゲートにＬ電圧を入力すると、インバータからはＨ電圧が出力される。インバータからのＨ電圧が第１のトランジスタのゲートに入力されると、第１のトランジスタはオンとなる。例えば第１のトランジスタのソース及びドレインの一方に、バイアス電圧や電源電位（以下、Ｖｄｄともいう）が印加される場合には、第１のトランジスタのソース及びドレインの他方からＶｄｄのようなＨ電圧が出力される。
【００１６】
一方、第２のトランジスタはオフする。
【００１７】
本発明の第２の態様の半導体装置は、Ｈ電圧の入力によりＬ電圧が出力され、Ｌ電圧の入力によりＨ電圧が出力されることができる。よって半導体装置はインバータとして機能させることができる。
【００１８】
本発明の第３の態様は、第１のトランジスタ、第２のトランジスタ及びインバータを有し、インバータの出力は第２のトランジスタのゲートに入力され、インバータへの入力は第１のトランジスタのゲートにも入力され、第１のトランジスタのチャネル領域及び前記第２のトランジスタのチャネル領域はＩｎ、Ｚｎ若しくはＳｎを含む酸化物半導体膜を有し、インバータを構成するトランジスタのチャネル領域はシリコンを有する半導体装置である。
【００１９】
インバータ及び第１のトランジスタのゲートにＨ電圧を入力すると、インバータからはＬ電圧が出力される。インバータからのＬ電圧が第２のトランジスタのゲートに入力されると、第２のトランジスタはオフする。
【００２０】
一方、第１のトランジスタはオンとなる。例えば第１のトランジスタのソース及びドレインの一方に、バイアス電圧や電源電位（以下、Ｖｄｄともいう）が印加される場合には、第１のトランジスタのソース及びドレインの他方からＶｄｄのようなＨ電圧が出力される。
【００２１】
インバータ及び第１のトランジスタのゲートにＬ電圧を入力すると、インバータからはＨ電圧が出力される。インバータからのＨ電圧が第２のトランジスタのゲートに入力されると、第２のトランジスタはオンとなる。
例えば、第２のトランジスタのソース及びドレインの一方に、接地電位や基準電位（以下、Ｖｓｓともいう）が印加される場合には、第２のトランジスタのソース及びドレインの他方からＶｓｓのようなＬ電圧が出力される。
【００２２】
一方、第１のトランジスタはオフする。
【００２３】
本発明の第３の態様の半導体装置は、Ｈ電圧の入力によりＨ電圧が出力され、Ｌ電圧の入力によりＬ電圧が出力されることができる。よって半導体装置はバッファとして機能することができる。
【００２４】
本発明の第４の態様は、第１のトランジスタ、第２のトランジスタ、第１のインバータ及び第２のインバータを有し、第１のインバータの出力は第１のトランジスタのゲートに入力され、第２のインバータの出力は、第１のインバータへ入力されるとともに第２のトランジスタのゲートに入力され、第１のトランジスタのチャネル領域及び第２のトランジスタのチャネル領域はＩｎ、Ｚｎ若しくはＳｎを含む酸化物半導体膜を有し、第１のインバータ及び第２のインバータを構成するトランジスタのチャネル領域はシリコンを有する半導体装置である。半導体装置はバッファとして機能することができる。
【００２５】
または本発明の第４の態様は、第１のトランジスタ、第２のトランジスタ、第１のインバータ、第２のインバータ及び第３のインバータを有し、第１のインバータの出力は第１のトランジスタのゲートに入力され、第２のインバータの出力は、第１のインバータへ入力されるとともに第２のトランジスタのゲートに入力され、第３のインバータの出力は第２のインバータに入力され、第１のトランジスタのチャネル領域及び第２のトランジスタのチャネル領域はＩｎ、Ｚｎ若しくはＳｎを含む酸化物半導体膜を有し、第１のインバータ、第２のインバータ及び第３のインバータを構成するトランジスタのチャネル領域はシリコンを有する半導体装置である。半導体装置はインバータとして機能することができる。
【００２６】
本発明の第５の態様は、第１のトランジスタ、第２のトランジスタ、第１のインバータ及び第２のインバータを有し、第１のインバータの出力は第２のトランジスタのゲートに入力され、第２のインバータの出力は、第１のインバータへ入力されるとともに第１のトランジスタのゲートに入力され、第１のトランジスタのチャネル領域及び第２のトランジスタのチャネル領域はＩｎ、Ｚｎ若しくはＳｎを含む酸化物半導体膜を有し、第１のインバータ及び第２のインバータを構成するトランジスタのチャネル領域はシリコンを有する半導体装置である。半導体装置はインバータとして機能することができる。
【００２７】
または本発明の第５の態様は、第１のトランジスタ、第２のトランジスタ、第１のインバータ、第２のインバータ及び第３のインバータを有し、第１のインバータの出力は第２のトランジスタのゲートに入力され、第２のインバータの出力は、第１のインバータへ入力されるとともに第１のトランジスタのゲートに入力され、第３のインバータの出力は第２のインバータに入力され、第１のトランジスタのチャネル領域及び第２のトランジスタのチャネル領域はＩｎ、Ｚｎ若しくはＳｎを含む酸化物半導体膜を有し、第１のインバータ、第２のインバータ及び第３のインバータを構成するトランジスタのチャネル領域はシリコンを有する半導体装置である。半導体装置はバッファとして機能することができる。
【００２８】
本発明の第６の態様は、第１のトランジスタ、第２のトランジスタ、インバータ及びＮＡＮＤゲートを有し、インバータの出力は第１のトランジスタのゲートに入力され、ＮＡＮＤゲートの出力は、インバータへ入力されるとともに第２のトランジスタのゲートに入力され、第１のトランジスタのチャネル領域及び第２のトランジスタのチャネル領域はＩｎ、Ｚｎ若しくはＳｎを含む酸化物半導体膜を有し、インバータ及びＮＡＮＤゲートを構成するトランジスタのチャネル領域はシリコンを有する半導体装置である。半導体装置はＡＮＤゲートとして機能することができる。
【００２９】
または本発明の第６の態様は、第１のトランジスタ、第２のトランジスタ、第１のインバータ、第２のインバータ及びＮＡＮＤゲートを有し、第１のインバータの出力は第１のトランジスタのゲートに入力され、第２のインバータの出力は、第１のインバータへ入力されるとともに第２のトランジスタのゲートに入力され、ＮＡＮＤゲートの出力は第２のインバータに入力され、第１のトランジスタのチャネル領域及び第２のトランジスタのチャネル領域はＩｎ、Ｚｎ若しくはＳｎを含む酸化物半導体膜を有し、第１のインバータ、第２のインバータ及びＮＡＮＤゲートを構成するトランジスタのチャネル領域はシリコンを有する半導体装置である。半導体装置はＮＡＮＤゲートとして機能することができる。
【００３０】
本発明の第７の態様は、第１のトランジスタ、第２のトランジスタ、インバータ及びＮＡＮＤゲートを有し、インバータの出力は第２のトランジスタのゲートに入力され、ＮＡＮＤゲートの出力は、インバータへ入力されるとともに第１のトランジスタのゲートに入力され、第１のトランジスタのチャネル領域及び第２のトランジスタのチャネル領域はＩｎ、Ｚｎ若しくはＳｎを含む酸化物半導体膜を有し、インバータ及びＮＡＮＤゲートを構成するトランジスタのチャネル領域はシリコンを有する半導体装置である。半導体装置はＮＡＮＤゲートとして機能することができる。
【００３１】
または本発明の第７の態様は、第１のトランジスタ、第２のトランジスタ、第１のインバータ、第２のインバータ及びＮＡＮＤゲートを有し、第１のインバータの出力は第２のトランジスタのゲートに入力され、第２のインバータの出力は、第１のインバータへ入力されるとともに第１のトランジスタのゲートに入力され、ＮＡＮＤゲートの出力は第２のインバータに入力され、第１のトランジスタのチャネル領域及び第２のトランジスタのチャネル領域はＩｎ、Ｚｎ若しくはＳｎを含む酸化物半導体膜を有し、第１のインバータ、第２のインバータ及びＮＡＮＤゲートを構成するトランジスタのチャネル領域はシリコンを有する半導体装置である。半導体装置はＡＮＤゲートとして機能することができる。
【００３２】
本発明の第８の態様は、第１のトランジスタ及び第２のトランジスタ、インバータ及びＮＯＲゲートを有し、インバータの出力は第１のトランジスタのゲートに入力され、ＮＯＲゲートの出力は、インバータへ入力されるとともに第２のトランジスタのゲートに入力され、第１のトランジスタのチャネル領域及び第２のトランジスタのチャネル領域はＩｎ、Ｚｎ若しくはＳｎを含む酸化物半導体膜を有し、インバータ及びＮＯＲゲートを構成するトランジスタのチャネル領域はシリコンを有する半導体装置である。半導体装置はＯＲゲートとして機能することができる。
【００３３】
または本発明の第８の態様は、第１のトランジスタ、第２のトランジスタ、第１のインバータ、第２のインバータ及びＮＯＲゲートを有し、第１のインバータの出力は第１のトランジスタのゲートに入力され、第２のインバータの出力は、第１のインバータへ入力されるとともに第２のトランジスタのゲートに入力され、ＮＯＲゲートの出力は第２のインバータに入力され、第１のトランジスタのチャネル領域及び第２のトランジスタのチャネル領域はＩｎ、Ｚｎ若しくはＳｎを含む酸化物半導体膜を有し、第１のインバータ、第２のインバータ及びＮＯＲゲートを構成するトランジスタのチャネル領域はシリコンを有する半導体装置である。当該半導体装置はＮＯＲゲートとして機能することができる。
【００３４】
本発明の第９の態様は、第１のトランジスタ、第２のトランジスタ、インバータ及びＮＯＲゲートを有し、インバータの出力は第２のトランジスタのゲートに入力され、ＮＯＲゲートの出力は、インバータへ入力されるとともに第１のトランジスタのゲートに入力され、第１のトランジスタのチャネル領域及び第２のトランジスタのチャネル領域はＩｎ、Ｚｎ若しくはＳｎを含む酸化物半導体膜を有し、インバータ及びＮＯＲゲートを構成するトランジスタのチャネル領域はシリコンを有する半導体装置である。当該半導体装置はＮＯＲゲートとして機能することができる。
【００３５】
または本発明の第９の態様は、第１のトランジスタ、第２のトランジスタ、第１のインバータ、第２のインバータ及びＮＯＲゲートを有し、第１のインバータの出力は第２のトランジスタのゲートに入力され、第２のインバータの出力は、第１のインバータへ入力されるとともに第１のトランジスタのゲートに入力され、ＮＯＲゲートの出力は第２のインバータに入力され、第１のトランジスタのチャネル領域及び第２のトランジスタのチャネル領域はＩｎ、Ｚｎ若しくはＳｎを含む酸化物半導体膜を有し、第１のインバータ、第２のインバータ及びＮＯＲゲートを構成するトランジスタのチャネル領域はシリコンを有する半導体装置である。当該半導体装置はＯＲゲートとして機能することができる。
【００３６】
本発明のその他の態様としては、上記の態様で示した半導体装置を有するＲＳフリップフロップである。
【００３７】
本発明のその他の態様としては、上記のＲＳフリップフロップを有するＤフリップフロップである。
【発明の効果】
【００３８】
本発明の第１の態様では、酸化物半導体系トランジスタを擬似的にＰ型トランジスタとして駆動させることができる。よって本発明の第１の態様の半導体装置は高移動度を有し、オフリーク電流が少ない擬似Ｐ型トランジスタを有する。
【００３９】
本発明の第２の態様では、２つの酸化物半導体系トランジスタのうち、一方を擬似的にＰ型トランジスタとして駆動させ、他方をＮ型トランジスタとして駆動させることができる。よって本発明の第２の態様の半導体装置は高移動度を有し、オフリーク電流が少ない擬似Ｐ型トランジスタ及びＮ型トランジスタを有する。
【００４０】
本発明の第２−９の態様の半導体装置は、インバータ、バッファ、ＮＡＮＤゲート、ＡＮＤゲート、ＮＯＲゲート又はＯＲゲートとして機能することができ、出力電圧の保持特性が優れている。
【００４１】
本発明のその他の態様のＲＳフリップフロップ、Ｄフリップフロップは出力保持特性が優れている。
【図面の簡単な説明】
【００４２】
【図１】実施形態１の半導体装置を説明する図。
【図２】実施形態１の半導体装置の動作を説明する図。
【図３】実施形態１の半導体装置の動作を説明する図。
【図４】実施形態２の半導体装置を説明する図。
【図５】実施形態２の半導体装置の動作を説明する図。
【図６】実施形態２の半導体装置の動作を説明する図。
【図７】実施形態３の半導体装置を説明する図。
【図８】実施形態３の半導体装置の動作を説明する図。
【図９】実施形態３の半導体装置の動作を説明する図。
【図１０】実施形態４の半導体装置を説明する図。
【図１１】実施形態４の半導体装置の動作を説明する図。
【図１２】実施形態４の半導体装置を説明する図。
【図１３】実施形態４の半導体装置の動作を説明する図。
【図１４】実施形態５の半導体装置を説明する図。
【図１５】実施形態５の半導体装置の動作を説明する図。
【図１６】実施形態５の半導体装置を説明する図。
【図１７】実施形態５の半導体装置の動作を説明する図。
【図１８】実施形態６の半導体装置を説明する図。
【図１９】実施形態６の半導体装置の動作を説明する図。
【図２０】実施形態６の半導体装置を説明する図。
【図２１】実施形態６の半導体装置の動作を説明する図。
【図２２】実施形態７の半導体装置を説明する図。
【図２３】実施形態７の半導体装置の動作を説明する図。
【図２４】実施形態７の半導体装置を説明する図。
【図２５】実施形態７の半導体装置の動作を説明する図。
【図２６】実施形態８の半導体装置を説明する図。
【図２７】実施形態８の半導体装置の動作を説明する図。
【図２８】実施形態８の半導体装置を説明する図。
【図２９】実施形態８の半導体装置の動作を説明する図。
【図３０】実施形態９の半導体装置を説明する図。
【図３１】実施形態９の半導体装置の動作を説明する図。
【図３２】実施形態９の半導体装置を説明する図。
【図３３】実施形態９の半導体装置の動作を説明する図。
【図３４】実施形態１０のＲＳ−ＦＦを説明する図。
【図３５】実施形態１０のＲＳ−ＦＦを説明する図。
【図３６】実施形態１０のＲＳ−ＦＦを説明する図。
【図３７】実施形態１１のＤ−ＦＦを説明する図。
【図３８】実施形態１２の半導体装置の作製方法を説明する図。
【図３９】実施形態１２の半導体装置の作製方法を説明する図。
【図４０】酸化物半導体の結晶を説明する図。
【図４１】酸化物半導体の結晶を説明する図。
【図４２】酸化物半導体の結晶を説明する図。
【図４３】半導体装置の作製方法を説明する図。
【図４４】実施形態１３のトランジスタを説明する図。
【図４５】実施形態１４のトランジスタを説明する図。
【図４６】計算によって得られた移動度のゲート電圧依存性を説明する図である。
【図４７】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図である。
【図４８】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図である。
【図４９】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図である。
【図５０】計算に用いたトランジスタの断面構造を説明する図である。
【図５１】酸化物半導体膜を用いたトランジスタ特性のグラフ。
【図５２】試料１のトランジスタのＢＴ試験後のＶｇｓ−Ｉｄｓ特性を示す図。
【図５３】試料２であるトランジスタのＢＴ試験後のＶｇｓ−Ｉｄｓ特性を示す図。
【図５４】Ｉｄｓおよび電界効果移動度のＶｇｓ依存性を示す図。
【図５５】基板温度としきい値電圧の関係および基板温度と電界効果移動度の関係を示す図。
【図５６】試料Ａおよび試料ＢのＸＲＤスペクトルを示す図。
【図５７】トランジスタのオフ電流と測定時基板温度との関係を示す図。
【図５８】トランジスタを説明する図。
【図５９】トランジスタを説明する図。
【図６０】携帯用の電子機器のブロック図。
【図６１】電子書籍のブロック図。
【図６２】実施形態２の半導体装置を説明する図。
【図６３】実施形態２の半導体装置の動作を説明する図。
【図６４】実施形態２の半導体装置の動作を説明する図。
【図６５】酸化物半導体の結晶を説明する図。
【発明を実施するための形態】
【００４３】
以下に、本発明の実施形態を説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお以下において、同一部分又は同様な機能を有する部分には、異なる図面において同一の符号を共通して用い、繰り返しの説明を省略することがある。
【００４４】
なお、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れかわることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れかえて用いることができるものとする。
【００４５】
「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限はない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
【００４６】
回路図上は独立している構成要素どうしが電気的に接続しているように図示されている場合であっても、実際には、例えば配線の一部が電極としても機能する場合など、一の導電膜が、複数の構成要素の機能を併せ持っている場合もある。本明細書において電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
【００４７】
「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。
【００４８】
図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【００４９】
「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付すものである。
【００５０】
（実施形態１）
本実施形態は、トランジスタとインバータを有し、インバータの出力はトランジスタのゲートに入力され、トランジスタのチャネル領域はＩｎ、Ｚｎ若しくはＳｎを含む酸化物半導体膜、又は、Ｉｎ、Ｚｎ若しくはＳｎを含む酸化物半導体膜を有し、インバータを構成するトランジスタのチャネル領域はシリコンを有する半導体装置を開示する。
【００５１】
図１（Ａ）に半導体装置１を示す。半導体装置１はトランジスタ２及びインバータ３を有する。トランジスタ２のチャネル領域はＩｎ、Ｚｎ若しくはＳｎを含む酸化物半導体膜からなる。インバータ３のチャネル領域はシリコンを含む。なおチャネル領域がＩｎ、Ｚｎ若しくはＳｎを含む酸化物半導体膜からなるトランジスタを酸化物半導体系トランジスタやＯＳトランジスタといい、チャネル領域がシリコンなどの半導体を有するトランジスタをシリコン系トランジスタやＳｉトランジスタということもある。また図面において、Ｉｎ、Ｚｎ若しくはＳｎを含む酸化物半導体膜からなるチャネル領域を有するトランジスタを「ＯＳ」と表記することもある。
【００５２】
トランジスタ２はＯＳトランジスタであり、従来Ｎ型トランジスタと呼ばれているものに相当し、Ｈ電圧を印加したときにトランジスタ２はオンする。以下、トランジスタ２はＯＳトランジスタ２と表記することもある。
【００５３】
インバータ３の出力はＯＳトランジスタ２のゲートに電気的に接続される。図１（Ｂ）にインバータ３の構成を示した半導体装置１を示す。インバータ３はＰ型のＳｉトランジスタ４及びＮ型のＳｉトランジスタ５から構成される。
【００５４】
Ｐ型のＳｉトランジスタ４のゲートは信号入力部６に電気的に接続され、ソース及びドレインの一方にはバイアス電圧や電源電位（以下、Ｖｄｄともいう）が印加されてもよい。ソース及びドレインの他方は信号出力部７に電気的に接続される。以下、信号入力部や信号出力部をノードと呼ぶこともある。
【００５５】
Ｎ型のＳｉトランジスタ５のゲートは信号入力部６に電気的に接続され、ソース及びドレインの一方には接地電位や基準電位（以下、Ｖｓｓともいう）が印加されてもよい。ソース及びドレインの他方は信号出力部７に電気的に接続される。
【００５６】
信号出力部７はＯＳトランジスタ２のゲートに電気的に接続される。したがってＰ型のＳｉトランジスタ４のソース及びドレインの他方かつＮ型のＳｉトランジスタ５のソース及びドレインの他方はＯＳトランジスタ２のゲートに電気的に接続される。
【００５７】
半導体装置１はＯＳトランジスタ２をＰ型トランジスタのように駆動させることができる。すなわち、半導体装置１にＨ電圧を入力したときにはＯＳトランジスタ２がオフし、半導体装置１にＬ電圧を入力したときにはＯＳトランジスタ２がオンする。以下、図２（Ａ）（Ｂ）、図３（Ａ）（Ｂ）を用いて、半導体装置１の動作について説明する。
【００５８】
図２（Ａ）（Ｂ）のように、半導体装置１の信号入力部６にＨ電圧が入力される。
【００５９】
インバータ３のＰ型のＳｉトランジスタ４のゲートにはＨ電圧が入力され、Ｐ型のＳｉトランジスタ４はオフする。
【００６０】
インバータ３のＮ型のＳｉトランジスタ５のゲートにはＨ電圧が入力され、Ｎ型のＳｉトランジスタ５はオンする。インバータ３の信号出力部７にはＬ電圧が出力される。
【００６１】
そうするとＯＳトランジスタ２のゲートにはＬ電圧が入力される。ＯＳトランジスタ２はオフする。
【００６２】
図３（Ａ）（Ｂ）のように、半導体装置１の信号入力部６にＬ電圧が入力される。
【００６３】
インバータ３のＰ型のＳｉトランジスタ４のゲートにはＬ電圧が入力され、Ｐ型のＳｉトランジスタ４はオンする。インバータ３の信号出力部７にはＨ電圧が出力される。
【００６４】
そうするとＯＳトランジスタ２のゲートにはＨ電圧が入力される。ＯＳトランジスタ２はオンする。
【００６５】
一方、インバータ３のＮ型のＳｉトランジスタ５のゲートにはＬ電圧が入力され、Ｎ型のＳｉトランジスタ５はオフする。
【００６６】
以上のように、信号入力部６にＬ電圧を入力することにより、ＯＳトランジスタ２がオンし、信号入力部６にＨ電圧を入力することにより、ＯＳトランジスタ２がオフする。よってＯＳトランジスタ２をＰ型のトランジスタのように駆動させることができる。ＯＳトランジスタ２は、高移動度を有し、オフリーク電流はシリコンのような半導体に比べて極めて少ない。よって半導体装置１は高移動度を有し、オフリーク電流が少ない擬似Ｐ型トランジスタを有する。
【００６７】
なおＯＳトランジスタ２のチャネル領域の酸化物半導体は結晶化されていると、さらに高移動度を有する。また酸化物半導体中の水素などの不純物を除去すると、オフリーク電流を低減させることができる。これらについては後述する。
【００６８】
（実施形態２）
本実施形態は、第１のトランジスタ、第２のトランジスタ及びインバータを有し、インバータの出力は第１のトランジスタのゲートに入力され、インバータへの入力は第２のトランジスタのゲートにも入力され、第１のトランジスタのチャネル領域及び第２のトランジスタのチャネル領域はＩｎ、Ｚｎ若しくはＳｎを含む酸化物半導体膜を有し、インバータを構成するトランジスタのチャネル領域はシリコンを有する半導体装置を開示する。
【００６９】
図６２（Ａ）（Ｂ）に実施形態２の半導体装置１１を示す。半導体装置１１は第１のトランジスタ１４、第２のトランジスタ１５及びインバータ１３を有する。第１のトランジスタ１４及び第２のトランジスタ１５はＯＳトランジスタから構成される。インバータ１３はＳｉトランジスタから構成される。
【００７０】
第１のトランジスタ１４及び第２のトランジスタ１５の両方はＯＳトランジスタである。以下、第１のトランジスタ１４を第１のＯＳトランジスタ１４と、第２のトランジスタ１５を第２のＯＳトランジスタ１５と表記することもある。
【００７１】
第１のＯＳトランジスタ１４のゲートはインバータ１３の信号出力部２０に電気的に接続される。
【００７２】
第２のＯＳトランジスタ１５のゲートは信号入力部１６に電気的に接続される。
【００７３】
インバータ１３はＰ型のＳｉトランジスタ１８及びＮ型のＳｉトランジスタ１９から構成される。
【００７４】
Ｐ型のＳｉトランジスタ１８のゲートは信号入力部１６に電気的に接続される。Ｐ型のＳｉトランジスタ１８のソース及びドレインの一方にはＶｄｄが印加される。Ｐ型のＳｉトランジスタ１８のソース及びドレインの他方は信号出力部２０に電気的に接続される。
【００７５】
Ｎ型のＳｉトランジスタ１９のゲートは信号入力部１６に電気的に接続される。Ｎ型のＳｉトランジスタ１９のソース及びドレインの一方にはＶｓｓが印加される。Ｎ型のＳｉトランジスタ１９のソース及びドレインの他方は信号出力部２０に電気的に接続される。
【００７６】
以下、図６３、図６４を用いて、半導体装置１１の動作について説明する。
【００７７】
図６３のように、半導体装置１１の信号入力部１６にＨ電圧が入力される。
【００７８】
インバータ１３のＰ型のＳｉトランジスタ１８のゲートにはＨ電圧が入力され、Ｐ型のＳｉトランジスタ１８はオフする。
【００７９】
インバータ１３のＮ型のＳｉトランジスタ１９のゲートにはＨ電圧が入力され、Ｎ型のＳｉトランジスタ１９はオンする。インバータ１３の信号出力部２０にはＶｓｓのようなＬ電圧が出力される。
【００８０】
そうすると第１のＯＳトランジスタ１４のゲートにはＬ電圧が入力される。第１のＯＳトランジスタ１４はオフする。
【００８１】
一方、第２のＯＳトランジスタ１５のゲートにはＨ電圧が入力される。第２のＯＳトランジスタ１５はオンする。
【００８２】
図６４のように、半導体装置１１の信号入力部１６にＬ電圧が入力される。
【００８３】
インバータ１３のＰ型のＳｉトランジスタ１８のゲートにはＬ電圧が入力され、Ｐ型のＳｉトランジスタ１８はオンする。インバータ１３の信号出力部２０にはＶｄｄのようなＨ電圧が出力される。
【００８４】
インバータ１３のＮ型のＳｉトランジスタ１９のゲートにはＬ電圧が入力され、Ｎ型のＳｉトランジスタ１９はオフする。
【００８５】
そうすると第１のＯＳトランジスタ１４のゲートにはＨ電圧が入力される。第１のＯＳトランジスタ１４はオンする。
【００８６】
一方、第２のＯＳトランジスタ１５のゲートにはＬ電圧が入力される。第２のＯＳトランジスタ１５はオフする。
【００８７】
以上のように、信号入力部１６にＬ電圧を入力することにより、第１のＯＳトランジスタ１４をオンさせ、第２のＯＳトランジスタ１５をオフさせることができる。また信号入力部１６にＨ電圧を入力することにより、第１のＯＳトランジスタ１４をオフさせ、第２のＯＳトランジスタ１５をオンさせることができる。よって第１のＯＳトランジスタ１４をＰ型のトランジスタのように駆動させ、第２のＯＳトランジスタ１５をＮ型のトランジスタのように駆動させることができる。
【００８８】
第１のＯＳトランジスタ１４及び第２のＯＳトランジスタ１５は、高移動度を有し、オフリーク電流はシリコンのような半導体に比べて極めて少ない。よって半導体装置１１は高移動度を有し、オフリーク電流が少ない。
【００８９】
半導体装置１１はインバータやバッファとして機能させることができる。以下に半導体装置１１がインバータとして機能する例を示す。また半導体装置１１がバッファとして機能する例を実施形態３に示す。
【００９０】
図４（Ａ）（Ｂ）にインバータとして機能する半導体装置１１を示す。半導体装置１１は第１のトランジスタ１４、第２のトランジスタ１５及びインバータ１３を有する。第１のトランジスタ１４及び第２のトランジスタ１５はＯＳトランジスタから構成される。インバータ１３はＳｉトランジスタから構成される。
【００９１】
第１のトランジスタ１４及び第２のトランジスタ１５の両方はＯＳトランジスタである。以下、第１のトランジスタ１４を第１のＯＳトランジスタ１４と、第２のトランジスタ１５を第２のＯＳトランジスタ１５と表記することもある。
【００９２】
第１のＯＳトランジスタ１４のゲートはインバータ１３の信号出力部２０に電気的に接続される。第１のＯＳトランジスタ１４のソース及びドレインの一方にはＶｄｄが印加されてもよい。第１のＯＳトランジスタ１４のソース及びドレインの他方は信号出力部１７に電気的に接続されてもよい。
【００９３】
第２のＯＳトランジスタ１５のゲートは信号入力部１６に電気的に接続される。第２のＯＳトランジスタ１５のソース及びドレインの一方にはＶｓｓが印加されてもよい。第２のＯＳトランジスタ１５のソース及びドレインの他方は、第１のＯＳトランジスタ１４のソース及びドレインの他方に電気的に接続され、信号出力部１７に電気的に接続されてもよい。
【００９４】
インバータ１３はＰ型のＳｉトランジスタ１８及びＮ型のＳｉトランジスタ１９から構成される。
【００９５】
Ｐ型のＳｉトランジスタ１８のゲートは信号入力部１６に電気的に接続される。Ｐ型のＳｉトランジスタ１８のソース及びドレインの一方にはＶｄｄが印加される。Ｐ型のＳｉトランジスタ１８のソース及びドレインの他方は信号出力部２０に電気的に接続される。なおＶｄｄは、第１のＯＳトランジスタ１４のソース及びドレインの一方に印加されるＶｄｄと同じ電圧でもよいし、異なる電圧であってもよい。
【００９６】
Ｎ型のＳｉトランジスタ１９のゲートは信号入力部１６に電気的に接続される。Ｎ型のＳｉトランジスタ１９のソース及びドレインの一方にはＶｓｓが印加される。Ｎ型のＳｉトランジスタ１９のソース及びドレインの他方は信号出力部２０に電気的に接続される。なおＶｓｓは、第２のＯＳトランジスタ１５のソース及びドレインの一方に印加されるＶｓｓと同じ電圧でもよいし、異なる電圧であってもよい。
【００９７】
半導体装置１１はインバータとして機能することができる。すなわち、半導体装置１１にＨ電圧を入力したときにはＬ電圧が出力され、Ｌ電圧を入力したときにはＨ電圧が出力される。以下、図５、図６を用いて、半導体装置１１の動作について説明する。
【００９８】
図５のように、半導体装置１１の信号入力部１６にＨ電圧が入力される。
【００９９】
インバータ１３のＰ型のＳｉトランジスタ１８のゲートにはＨ電圧が入力され、Ｐ型のＳｉトランジスタ１８はオフする。
【０１００】
インバータ１３のＮ型のＳｉトランジスタ１９のゲートにはＨ電圧が入力され、Ｎ型のＳｉトランジスタ１９はオンする。インバータ１３の信号出力部２０にはＬ電圧が出力される。
【０１０１】
そうすると第１のＯＳトランジスタ１４のゲートにはＬ電圧が入力される。第１のＯＳトランジスタ１４はオフする。
【０１０２】
一方、第２のＯＳトランジスタ１５のゲートにはＨ電圧が入力される。第２のＯＳトランジスタ１５はオンし、信号出力部１７にはＶｓｓのようなＬ電圧が出力される。
【０１０３】
図６のように、半導体装置１１の信号入力部１６にＬ電圧が入力される。
【０１０４】
インバータ１３のＰ型のＳｉトランジスタ１８のゲートにはＬ電圧が入力され、Ｐ型のＳｉトランジスタ１８はオンする。インバータ１３の信号出力部２０にはＨ電圧が出力される。
【０１０５】
インバータ１３のＮ型のＳｉトランジスタ１９のゲートにはＬ電圧が入力され、Ｎ型のＳｉトランジスタ１９はオフする。
【０１０６】
そうすると第１のＯＳトランジスタ１４のゲートにはＨ電圧が入力される。第１のＯＳトランジスタ１４はオンし、信号出力部１７にはＶｄｄのようなＨ電圧が出力される。
【０１０７】
一方、第２のＯＳトランジスタ１５のゲートにはＬ電圧が入力される。第２のＯＳトランジスタ１５はオフする。
【０１０８】
以上のように、信号入力部１６にＬ電圧を入力することにより、Ｈ電圧が信号出力部１７から出力され、信号入力部１６にＨ電圧を入力することにより、Ｌ電圧が信号出力部１７から出力される。よって半導体装置１１はインバータとして機能することができる。
【０１０９】
従来、インバータはＳｉトランジスタから構成されているが、Ｓｉトランジスタのオフリーク電流は大きい。同様にインバータ１３もオフリーク電流は大きい。このため信号出力部２０の電位はＰ型のトランジスタ１８のソース及びドレイン間及びＮ型のトランジスタ１９のソース及びドレイン間を通してリークする。
【０１１０】
しかし第１のトランジスタ１４及び第２のトランジスタ１５はＯＳトランジスタであるため、オフリーク電流が小さい。したがって信号出力部１７の電位の保持特性は信号出力部２０の電位の保持特性よりも優れている。その結果、本実施形態の半導体装置は出力電圧の保持特性が優れている。
【０１１１】
なお第１のＯＳトランジスタ１４及び第２のＯＳトランジスタ１５のチャネル領域の酸化物半導体は結晶化されていると、高移動度を有する。また酸化物半導体中の水素などの不純物を除去すると、さらにオフリーク電流を低減させることができる。これらについては後述する。
【０１１２】
（実施形態３）
本実施形態は、第１のトランジスタ、第２のトランジスタ及びインバータを有し、インバータの出力は第２のトランジスタのゲートに入力され、インバータへの入力は第１のトランジスタのゲートにも入力され、第１のトランジスタのチャネル領域及び第２のトランジスタのチャネル領域はＩｎ、Ｚｎ若しくはＳｎを含む酸化物半導体膜を有し、インバータを構成するトランジスタのチャネル領域はシリコンを有する半導体装置を開示する。
【０１１３】
図７（Ａ）（Ｂ）に半導体装置４１を示す。半導体装置４１は、インバータ４３の出力が第２のＯＳトランジスタ４５のゲートに電気的に接続されている点が、実施形態２の半導体装置１１と異なる。
【０１１４】
半導体装置４１は第１のＯＳトランジスタ４４、第２のＯＳトランジスタ４５及びインバータ４３を有する。インバータ４３はＳｉトランジスタから構成される。
【０１１５】
第１のＯＳトランジスタ４４のゲートは信号入力部４６に電気的に接続される。第１のＯＳトランジスタ４４のソース及びドレインの一方にはＶｄｄが印加される。第１のＯＳトランジスタ４４のソース及びドレインの他方は信号出力部４７に電気的に接続される。
【０１１６】
第２のＯＳトランジスタ４５のゲートはインバータ４３の信号出力部５０に電気的に接続される。第２のＯＳトランジスタ４５のソース及びドレインの一方にはＶｓｓが印加される。第２のＯＳトランジスタ４５のソース及びドレインの他方は、第１のＯＳトランジスタ４４のソース及びドレインの他方に電気的に接続され、信号出力部４７に電気的に接続される。
【０１１７】
インバータ４３はＰ型のＳｉトランジスタ４８及びＮ型のＳｉトランジスタ４９から構成される。
【０１１８】
Ｐ型のＳｉトランジスタ４８のゲートは信号入力部４６に電気的に接続される。Ｐ型のＳｉトランジスタ４８のソース及びドレインの一方にはＶｄｄが印加される。Ｐ型のＳｉトランジスタ４８のソース及びドレインの他方は信号出力部５０に電気的に接続される。なおＶｄｄは、第１のＯＳトランジスタ４４のソース及びドレインの一方に印加されるＶｄｄと同じ電圧でもよいし、異なる電圧であってもよい。
【０１１９】
Ｎ型のＳｉトランジスタ４９のゲートは信号入力部４６に電気的に接続される。Ｎ型のＳｉトランジスタ４９のソース及びドレインの一方にはＶｓｓが印加される。Ｎ型のＳｉトランジスタ４９のソース及びドレインの他方は信号出力部５０に電気的に接続される。なおＶｓｓは、第２のＯＳトランジスタ４５のソース及びドレインの一方に印加されるＶｓｓと同じ電圧でもよいし、異なる電圧であってもよい。
【０１２０】
半導体装置４１はバッファとして機能する。すなわち、半導体装置４１にＨ電圧を入力したときにはＨ電圧が出力され、Ｌ電圧を入力したときにはＬ電圧が出力される。以下、図８、図９を用いて、半導体装置４１の動作について説明する。
【０１２１】
図８のように、半導体装置４１の信号入力部４６にＨ電圧が入力される。
【０１２２】
インバータ４３のＰ型のＳｉトランジスタ４８のゲートにはＨ電圧が入力され、Ｐ型のＳｉトランジスタ４８はオフする。
【０１２３】
インバータ４３のＮ型のＳｉトランジスタ４９のゲートにはＨ電圧が入力され、Ｎ型のＳｉトランジスタ４９はオンする。インバータ４３の信号出力部５０にはＬ電圧が出力される。
【０１２４】
そうすると第２のＯＳトランジスタ４５のゲートにはＬ電圧が入力される。第２のＯＳトランジスタ４５はオフする。
【０１２５】
一方、第１のＯＳトランジスタ４４のゲートにはＨ電圧が入力される。第１のＯＳトランジスタ４４はオンし、信号出力部４７にはＨ電圧が出力される。
【０１２６】
図９のように、半導体装置４１の信号入力部４６にＬ電圧が入力される。
【０１２７】
インバータ４３のＰ型のＳｉトランジスタ４８のゲートにはＬ電圧が入力され、Ｐ型のＳｉトランジスタ４８はオンする。インバータ４３の信号出力部５０にはＨ電圧が出力される。
【０１２８】
インバータ４３のＮ型のＳｉトランジスタ４９のゲートにはＬ電圧が入力され、Ｎ型のＳｉトランジスタ４９はオフする。
【０１２９】
そうすると第２のＯＳトランジスタ４５のゲートにはＨ電圧が入力される。第２のＯＳトランジスタ４５はオンし、信号出力部４７にはＬ電圧が出力される。
【０１３０】
一方、第１のＯＳトランジスタ４４のゲートにはＬ電圧が入力される。第１のＯＳトランジスタ４４はオフする。
【０１３１】
以上のように、信号入力部４６にＬ電圧を入力することにより、Ｌ電圧が信号出力部４７から出力され、信号入力部４６にＨ電圧を入力することにより、Ｈ電圧が信号出力部４７から出力される。よって半導体装置４１はバッファとして機能する。
【０１３２】
従来、バッファやインバータはＳｉトランジスタから構成されているが、Ｓｉトランジスタのオフリーク電流は大きい。同様にインバータ４３もオフリーク電流は大きい。このため信号出力部５０の電位はＰ型のトランジスタ４８のソース及びドレイン間及びＮ型のトランジスタ４９のソース及びドレイン間を通してリークする。
【０１３３】
しかし第１のトランジスタ４４及び第２のトランジスタ４５はＯＳトランジスタであるため、オフリーク電流が小さい。したがって信号出力部４７の電位の保持特性は信号出力部５０の電位の保持特性よりも優れている。その結果、本実施形態の半導体装置は出力電圧の保持特性が優れている。
【０１３４】
なお第１のＯＳトランジスタ４４及び第２のＯＳトランジスタ４５のチャネル領域の酸化物半導体は結晶化されていると、高移動度を有する。また酸化物半導体中の水素などの不純物を除去すると、さらにオフリーク電流を低減させることができる。これらについては後述する。
【０１３５】
（実施形態４）
本実施形態は、実施形態２の半導体装置１１の信号入力部１６の前段にインバータを設けた半導体装置に関する。インバータを設けることにより、バッファやインバータとして機能する半導体装置を提供することができる。
【０１３６】
実施形態４は第１のトランジスタ、第２のトランジスタ、第１のインバータ及び第２のインバータを有し、第１のインバータの出力は第１のトランジスタのゲートに入力され、第２のインバータの出力は、第１のインバータへ入力されるとともに第２のトランジスタのゲートに入力され、第１のトランジスタのチャネル領域及び第２のトランジスタのチャネル領域はＩｎ、Ｚｎ若しくはＳｎを含む酸化物半導体膜を有し、第１のインバータ及び第２のインバータを構成するトランジスタのチャネル領域はシリコンを有する半導体装置を開示する。半導体装置はバッファとして機能する。
【０１３７】
さらに実施形態４は、第１のトランジスタ、第２のトランジスタ、第１のインバータ、第２のインバータ及び第３のインバータを有し、第１のインバータの出力は第１のトランジスタのゲートに入力され、第２のインバータの出力は、第１のインバータへ入力されるとともに前記第２のトランジスタのゲートに入力され、第３のインバータの出力は第２のインバータに入力され、第１のトランジスタのチャネル領域及び第２のトランジスタのチャネル領域はＩｎ、Ｚｎ若しくはＳｎを含む酸化物半導体膜を有し、第１のインバータ、第２のインバータ及び第３のインバータを構成するトランジスタのチャネル領域はシリコンを有する半導体装置を開示する。当該半導体装置はインバータとして機能する。
【０１３８】
図１０にバッファとして機能する半導体装置７１を示す。半導体装置７１は第１のＯＳトランジスタ７４、第２のＯＳトランジスタ７５、第１のインバータ７３及び第２のインバータ７８を有する。第１のインバータ７３及び第２のインバータ７８はＳｉトランジスタから構成される。
【０１３９】
第１のＯＳトランジスタ７４のゲートは第１のインバータ７３の信号出力部７９に電気的に接続される。第１のＯＳトランジスタ７４のソース及びドレインの一方にはＶｄｄが印加される。第１のＯＳトランジスタ７４のソース及びドレインの他方は信号出力部７７に電気的に接続される。
【０１４０】
第２のＯＳトランジスタ７５のゲートは信号入力部８０に電気的に接続される。第２のＯＳトランジスタ７５のソース及びドレインの一方にはＶｓｓが印加される。第２のＯＳトランジスタ７５のソース及びドレインの他方は信号出力部７７に電気的に接続される。
【０１４１】
実施形態１−３と同様に、第１のインバータ７３及び第２のインバータ７８はそれぞれＰ型のＳｉトランジスタ及びＮ型のＳｉトランジスタから構成される。なおＰ型のＳｉトランジスタ及びＮ型のＳｉトランジスタは図示しない。Ｐ型のＳｉトランジスタ及びＮ型のＳｉトランジスタは実施形態１−３と同様に接続させる。
【０１４２】
半導体装置７１はバッファとして機能する。すなわち、半導体装置７１にＨ電圧を入力したときにはＨ電圧が出力され、Ｌ電圧を入力したときにはＬ電圧が出力される。以下、図１１（Ａ）（Ｂ）を用いて、半導体装置７１の動作について説明する。
【０１４３】
図１１（Ａ）のように、信号入力部７６にＨ電圧が入力される。第２のインバータ７８からはＬ電圧が出力される。
【０１４４】
信号入力部８０から第１のインバータ７３にはＬ電圧が入力され、Ｈ電圧が出力される。Ｈ電圧は第１のＯＳトランジスタ７４のゲートに入力され、第１のＯＳトランジスタ７４はオンし、信号出力部７７にＨ電圧が出力される。
【０１４５】
一方、第２のＯＳトランジスタ７５のゲートにはＬ電圧が入力され、第２のＯＳトランジスタ７５はオフする。
【０１４６】
図１１（Ｂ）のように、信号入力部７６にＬ電圧が入力される。第２のインバータ７８からはＨ電圧が出力される。
【０１４７】
信号入力部８０から第１のインバータ７３にはＨ電圧が入力され、Ｌ電圧が出力される。Ｌ電圧は第１のＯＳトランジスタ７４のゲートに入力されて第１のＯＳトランジスタ７４はオフする。
【０１４８】
一方、第２のＯＳトランジスタ７５のゲートにはＨ電圧が入力されて第２のＯＳトランジスタ７５はオンし、信号出力部７７にＬ電圧が出力される。
【０１４９】
以上のように、信号入力部７６にＨ電圧を入力することにより、Ｈ電圧が信号出力部７７から出力され、信号入力部７６にＬ電圧を入力することにより、Ｌ電圧が信号出力部７７から出力される。よって半導体装置７１はバッファとして機能する。
【０１５０】
次に図１２にインバータとして機能する半導体装置７１を示す。半導体装置７１は第１のＯＳトランジスタ７４、第２のＯＳトランジスタ７５、第１のインバータ７３、第２のインバータ７８及び第３のインバータ８２を有する。第１のインバータ７３、第２のインバータ７８及び第３のインバータ８２はＳｉトランジスタから構成される。図１０に示した半導体装置７１に対して、第３のインバータ８２が付加されている。
【０１５１】
第３のインバータ８２の構成及び接続関係については、第１のインバータ７３及び第２のインバータ７８と同様である。
【０１５２】
半導体装置７１はインバータとして機能する。すなわち、半導体装置７１にＨ電圧を入力したときにはＬ電圧が出力され、Ｌ電圧を入力したときにはＨ電圧が出力される。以下、図１３（Ａ）（Ｂ）を用いて、半導体装置７１の動作について説明する。
【０１５３】
図１３（Ａ）のように、信号入力部７６にＨ電圧が入力される。第３のインバータ８２からはＬ電圧が出力される。
【０１５４】
信号入力部８１から第２のインバータ７８にはＬ電圧が入力され、Ｈ電圧が出力される。
【０１５５】
信号入力部８０から第１のインバータ７３にはＨ電圧が入力され、Ｌ電圧が出力される。Ｌ電圧は第１のＯＳトランジスタ７４のゲートに入力されて第１のＯＳトランジスタ７４はオフする。
【０１５６】
一方、第２のＯＳトランジスタ７５のゲートにはＨ電圧が入力され、第２のＯＳトランジスタ７５はオンし、信号出力部７７にＬ電圧が出力される。
【０１５７】
図１３（Ｂ）のように、信号入力部７６にＬ電圧が入力される。第３のインバータ８２からはＨ電圧が出力される。
【０１５８】
信号入力部８１から第２のインバータ７８にＨ電圧が入力され、第２のインバータ７８からはＬ電圧が出力される。
【０１５９】
信号入力部８０から第１のインバータ７３にはＬ電圧が入力され、Ｈ電圧が出力される。Ｈ電圧は第１のＯＳトランジスタ７４のゲートに入力されて第１のＯＳトランジスタ７４はオンし、信号出力部７７にＨ電圧が出力される。
【０１６０】
一方、第２のＯＳトランジスタ７５のゲートにはＬ電圧が入力されて第２のＯＳトランジスタ７５はオフする。
【０１６１】
以上のように、信号入力部７６にＨ電圧を入力することにより、Ｌ電圧が信号出力部７７から出力され、信号入力部７６にＬ電圧を入力することにより、Ｈ電圧が信号出力部７７から出力される。よって半導体装置７１はインバータとして機能する。
【０１６２】
（実施形態５）
本実施形態は、実施形態３の半導体装置４１の信号入力部４６の前段にインバータを設けた半導体装置に関する。インバータを設けることにより、インバータやバッファとして機能する半導体装置を提供することができる。
【０１６３】
実施形態５は、第１のトランジスタ、第２のトランジスタ、第１のインバータ及び第２のインバータを有し、第１のインバータの出力は第２のトランジスタのゲートに入力され、第２のインバータの出力は、第１のインバータへ入力されるとともに第１のトランジスタのゲートに入力され、第１のトランジスタのチャネル領域及び第２のトランジスタのチャネル領域はＩｎ、Ｚｎ若しくはＳｎを含む酸化物半導体膜を有し、第１のインバータ及び第２のインバータを構成するトランジスタのチャネル領域はシリコンを有する半導体装置を開示する。当該半導体装置はインバータとして機能する。
【０１６４】
さらに実施形態５は、第１のトランジスタ、第２のトランジスタ、第１のインバータ、第２のインバータ及び第３のインバータを有し、第１のインバータの出力は第２のトランジスタのゲートに入力され、第２のインバータの出力は、第１のインバータへ入力されるとともに第１のトランジスタのゲートに入力され、第３のインバータの出力は第２のインバータに入力され、第１のトランジスタのチャネル領域及び第２のトランジスタのチャネル領域はＩｎ、Ｚｎ若しくはＳｎを含む酸化物半導体膜を有し、第１のインバータ、第２のインバータ及び第３のインバータを構成するトランジスタのチャネル領域はシリコンを有する半導体装置を開示する。当該半導体装置はバッファとして機能する。
【０１６５】
図１４にインバータとして機能する半導体装置１０１を示す。半導体装置１０１は第１のＯＳトランジスタ１０４、第２のＯＳトランジスタ１０５、第１のインバータ１０３及び第２のインバータ１０８を有する。第１のインバータ１０３及び第２のインバータ１０８はＳｉトランジスタから構成される。
【０１６６】
第１のＯＳトランジスタ１０４及び第２のＯＳトランジスタ１０５の接続関係、第１のインバータ１０３、第２のインバータ１０８の構成及び接続関係については、上記実施形態と同様である。
【０１６７】
半導体装置１０１はインバータとして機能する。すなわち、半導体装置１０１にＨ電圧を入力したときにはＬ電圧が出力され、Ｌ電圧を入力したときにはＨ電圧が出力される。以下、図１５（Ａ）（Ｂ）を用いて、半導体装置１０１の動作について説明する。
【０１６８】
図１５（Ａ）のように、信号入力部１０６にＨ電圧が入力される。第２のインバータ１０８からはＬ電圧が出力される。
【０１６９】
信号入力部１１０から第１のインバータ１０３にはＬ電圧が入力され、Ｈ電圧が出力される。Ｈ電圧は第２のＯＳトランジスタ１０５のゲートに入力され、第２のＯＳトランジスタ１０５はオンし、信号出力部１０７にＬ電圧が出力される。
【０１７０】
一方、第１のＯＳトランジスタ１０４のゲートにはＬ電圧が入力され、第１のＯＳトランジスタ１０４はオフする。
【０１７１】
図１５（Ｂ）のように、信号入力部１０６にＬ電圧が入力される。第２のインバータ１０８からはＨ電圧が出力される。
【０１７２】
信号入力部１１０から第１のインバータ１０３にはＨ電圧が入力され、Ｌ電圧が出力される。Ｌ電圧は第２のＯＳトランジスタ１０５のゲートに入力されて第２のＯＳトランジスタ１０５はオフする。
【０１７３】
一方、第１のＯＳトランジスタ１０４のゲートにはＨ電圧が入力されて第１のＯＳトランジスタ１０４はオンし、信号出力部１０７にＨ電圧が出力される。
【０１７４】
以上のように、信号入力部１０６にＨ電圧を入力することにより、Ｌ電圧が信号出力部１０７から出力され、信号入力部１０６にＬ電圧を入力することにより、Ｈ電圧が信号出力部１０７から出力される。よって半導体装置１０１はインバータとして機能する。
【０１７５】
次に図１６にバッファとして機能する半導体装置１０１を示す。半導体装置１０１は第１のＯＳトランジスタ１０４、第２のＯＳトランジスタ１０５、第１のインバータ１０３、第２のインバータ１０８及び第３のインバータ１１１を有する。第１のインバータ１０３、第２のインバータ１０８及び第３のインバータ１１１はＳｉトランジスタから構成される。図１４に示した半導体装置１０１に対して、第３のインバータ１１１が付加されている。
【０１７６】
第３のインバータ１１１の構成及び接続関係については、第１のインバータ１０３及び第２のインバータ１０８と同様である。
【０１７７】
半導体装置１０１はバッファとして機能する。すなわち、半導体装置１０１にＨ電圧を入力したときにはＨ電圧が出力され、Ｌ電圧を入力したときにはＬ電圧が出力される。以下、図１７（Ａ）（Ｂ）を用いて、半導体装置１０１の動作について説明する。
【０１７８】
図１７（Ａ）のように、信号入力部１０６にＨ電圧が入力される。第３のインバータ１１１からはＬ電圧が出力される。
【０１７９】
信号入力部１１２から第２のインバータ１０８にはＬ電圧が入力され、Ｈ電圧が出力される。
【０１８０】
信号入力部１１０から第１のインバータ１０３にはＨ電圧が入力され、Ｌ電圧が出力される。Ｌ電圧は第２のＯＳトランジスタ１０５のゲートに入力されて第２のＯＳトランジスタ１０５はオフする。
【０１８１】
一方、第１のＯＳトランジスタ１０４のゲートにはＨ電圧が入力される。第１のＯＳトランジスタ１０４はオンし、信号出力部１０７にＨ電圧が出力される。
【０１８２】
図１７（Ｂ）のように、信号入力部１０６にＬ電圧が入力される。第３のインバータ１１１からはＨ電圧が出力される。
【０１８３】
信号入力部１１２から第２のインバータ１０８にＨ電圧が入力され、第２のインバータ１０８からはＬ電圧が出力される。
【０１８４】
信号入力部１１０から第１のインバータ１０３にはＬ電圧が入力され、Ｈ電圧が出力される。Ｈ電圧は第２のＯＳトランジスタ１０５のゲートに入力されて第２のＯＳトランジスタ１０５はオンし、信号出力部１０７にＬ電圧が出力される。
【０１８５】
一方、第１のＯＳトランジスタ１０４のゲートにはＬ電圧が入力されて第１のＯＳトランジスタ１０４はオフする。
【０１８６】
以上のように、信号入力部１０６にＨ電圧を入力することにより、Ｈ電圧が信号出力部１０７から出力され、信号入力部１０６にＬ電圧を入力することにより、Ｌ電圧が信号出力部１０７から出力される。よって半導体装置１０１はバッファとして機能する。
【０１８７】
（実施形態６）
本実施形態は、実施形態２の半導体装置１１の信号入力部１６の前段にＮＡＮＤゲートを設けた半導体装置に関する。ＮＡＮＤゲートを設けることにより、ＡＮＤゲートやＮＡＮＤゲートとして機能する半導体装置を提供することができる。
【０１８８】
実施形態６は第１のトランジスタ、第２のトランジスタ、インバータ及びＮＡＮＤゲートを有し、インバータの出力は第１のトランジスタのゲートに入力され、ＮＡＮＤゲートの出力は、インバータへ入力されるとともに第２のトランジスタのゲートに入力され、第１のトランジスタのチャネル領域及び第２のトランジスタのチャネル領域はＩｎ、Ｚｎ若しくはＳｎを含む酸化物半導体膜を有し、インバータ及びＮＡＮＤゲートを構成するトランジスタのチャネル領域はシリコンを有する半導体装置を開示する。当該半導体装置はＡＮＤゲートとして機能する。
【０１８９】
さらに実施形態６は、第１のトランジスタ、第２のトランジスタ、第１のインバータ、第２のインバータ及びＮＡＮＤゲートを有し、第１のインバータの出力は第１のトランジスタのゲートに入力され、第２のインバータの出力は、第１のインバータへ入力されるとともに前記第２のトランジスタのゲートに入力され、ＮＡＮＤゲートの出力は第２のインバータに入力され、第１のトランジスタのチャネル領域及び第２のトランジスタのチャネル領域はＩｎ、Ｚｎ若しくはＳｎを含む酸化物半導体膜を有し、第１のインバータ、第２のインバータ及びＮＡＮＤゲートを構成するトランジスタのチャネル領域はシリコンを有する半導体装置を開示する。当該半導体装置はＮＡＮＤゲートとして機能する。
【０１９０】
図１８（Ａ）にＡＮＤゲートとして機能する半導体装置１２１を示す。半導体装置１２１は第１のＯＳトランジスタ１２４、第２のＯＳトランジスタ１２５、インバータ１２３及びＮＡＮＤゲート１２８を有する。インバータ１２３及びＮＡＮＤゲート１２８はＳｉトランジスタから構成される。
【０１９１】
第１のＯＳトランジスタ１２４及び第２のＯＳトランジスタ１２５の接続関係、インバータ１２３の構成及び接続関係は実施形態２と同様である。
【０１９２】
ＮＡＮＤゲート１２８は従来知られている構成を用いることができる。図１８（Ｂ）にＮＡＮＤゲート１２８の一例を示す。ＮＡＮＤゲート１２８はＰ型のＳｉトランジスタ１４０、１４１及びＮ型のＳｉトランジスタ１４２、１４３を有する。
【０１９３】
半導体装置１２１はＡＮＤゲートとして機能する。すなわち、信号入力部１２６及び信号入力部１３１の両方にＨ電圧を入力したときにはＨ電圧が出力され、その他の場合にはＬ電圧が出力される。以下、図１９（Ａ）（Ｂ）を用いて、半導体装置１２１の動作について説明する。
【０１９４】
図１９（Ａ）のように、信号入力部１２６にＨ電圧が入力され、信号入力部１３１にＨ電圧が入力される。ＮＡＮＤゲート１２８からはＬ電圧が出力される。
【０１９５】
信号入力部１３０からインバータ１２３にはＬ電圧が入力され、Ｈ電圧が出力される。Ｈ電圧は第１のＯＳトランジスタ１２４のゲートに入力され、第１のＯＳトランジスタ１２４はオンし、信号出力部１２７にＨ電圧が出力される。
【０１９６】
一方、第２のＯＳトランジスタ１２５のゲートにはＬ電圧が入力され、第２のＯＳトランジスタ１２５はオフする。
【０１９７】
図１９（Ｂ）に示したように、信号入力部１２６及び信号入力部１３１に電圧が入力される。ＮＡＮＤゲート１２８からはＨ電圧が出力される。
【０１９８】
信号入力部１３０からインバータ１２３にはＨ電圧が入力され、Ｌ電圧が出力される。Ｌ電圧は第１のＯＳトランジスタ１２４のゲートに入力されて第１のＯＳトランジスタ１２４はオフする。
【０１９９】
一方、第２のＯＳトランジスタ１２５のゲートにはＨ電圧が入力されて第２のＯＳトランジスタ１２５はオンし、信号出力部１２７にＬ電圧が出力される。
【０２００】
以上のように、信号入力部１２６及び信号入力部１３１の両方にＨ電圧を入力したときにはＨ電圧が出力され、その他の場合にはＬ電圧が出力される。よって半導体装置１２１はＡＮＤゲートとして機能する。
【０２０１】
次に図２０にＮＡＮＤゲートとして機能する半導体装置１２１を示す。半導体装置１２１は第１のＯＳトランジスタ１２４、第２のＯＳトランジスタ１２５、第１のインバータ１２３、第２のインバータ１３２及びＮＡＮＤゲート１２８を有する。第１のインバータ１２３、第２のインバータ１３２及びＮＡＮＤゲート１２８はＳｉトランジスタから構成される。図１８に示した半導体装置１２１に対して、第２のインバータ１３２が付加されている。
【０２０２】
半導体装置１２１はＮＡＮＤゲートとして機能する。信号入力部１２６及び信号入力部１３１の両方にＨ電圧を入力したときにはＬ電圧が出力され、その他の場合にはＨ電圧が出力される。以下、図２１（Ａ）（Ｂ）を用いて、半導体装置１２１の動作について説明する。
【０２０３】
図２１（Ａ）のように、信号入力部１２６にＨ電圧が入力され、信号入力部１３１にＨ電圧が入力される。ＮＡＮＤゲート１２８からはＬ電圧が出力される。
【０２０４】
信号入力部１３３から第２のインバータ１３２にはＬ電圧が入力され、Ｈ電圧が出力される。
【０２０５】
信号入力部１３０から第１のインバータ１２３にはＨ電圧が入力され、Ｌ電圧が出力される。Ｌ電圧は第１のＯＳトランジスタ１２４のゲートに入力され、第１のＯＳトランジスタ１２４はオフする。
【０２０６】
一方、第２のＯＳトランジスタ１２５のゲートにはＨ電圧が入力され、第２のＯＳトランジスタ１２５はオンし、信号出力部１２７にＬ電圧が出力される。
【０２０７】
図２１（Ｂ）のように、信号入力部１２６及び信号入力部１３１に電圧が入力される。ＮＡＮＤゲート１２８からはＨ電圧が出力される。
【０２０８】
信号入力部１３３から第２のインバータ１３２にはＨ電圧が入力され、Ｌ電圧が出力される。
【０２０９】
信号入力部１３０から第１のインバータ１２３にはＬ電圧が入力され、Ｈ電圧が出力される。Ｈ電圧は第１のＯＳトランジスタ１２４のゲートに入力されて第１のＯＳトランジスタ１２４はオンし、信号出力部１２７にＨ電圧が出力される。
【０２１０】
一方、第２のＯＳトランジスタ１２５のゲートにはＬ電圧が入力されて第２のＯＳトランジスタ１２５はオフする。
【０２１１】
以上のように、信号入力部１２６及び信号入力部１３１の両方にＨ電圧を入力したときにはＬ電圧が出力され、その他の場合にはＨ電圧が出力される。よって半導体装置１２１はＮＡＮＤゲートとして機能する。
【０２１２】
（実施形態７）
本実施形態は、実施形態３の半導体装置４１の信号入力部４６の前段にＮＡＮＤゲートを設けた半導体装置に関する。ＮＡＮＤゲートを設けることにより、ＮＡＮＤゲートやＡＮＤゲートとして機能する半導体装置を提供することができる。
【０２１３】
実施形態７は第１のトランジスタ、第２のトランジスタ、インバータ及びＮＡＮＤゲートを有し、インバータの出力は第２のトランジスタのゲートに入力され、ＮＡＮＤゲートの出力は、インバータへ入力されるとともに第１のトランジスタのゲートに入力され、第１のトランジスタのチャネル領域及び第２のトランジスタのチャネル領域はＩｎ、Ｚｎ若しくはＳｎを含む酸化物半導体膜を有し、インバータ及びＮＡＮＤゲートを構成するトランジスタのチャネル領域はシリコンを有する半導体装置を開示する。当該半導体装置はＮＡＮＤゲートとして機能する。
【０２１４】
さらに実施形態７は、第１のトランジスタ、第２のトランジスタ、第１のインバータ、第２のインバータ及びＮＡＮＤゲートを有し、第１のインバータの出力は第２のトランジスタのゲートに入力され、第２のインバータの出力は、第１のインバータへ入力されるとともに前記第１のトランジスタのゲートに入力され、ＮＡＮＤゲートの出力は第２のインバータに入力され、第１のトランジスタのチャネル領域及び第２のトランジスタのチャネル領域はＩｎ、Ｚｎ若しくはＳｎを含む酸化物半導体膜を有し、第１のインバータ、第２のインバータ及びＮＡＮＤゲートを構成するトランジスタのチャネル領域はシリコンを有する半導体装置を開示する。当該半導体装置はＡＮＤゲートとして機能する。
【０２１５】
図２２にＮＡＮＤゲートとして機能する半導体装置１６１を示す。半導体装置１６１は第１のＯＳトランジスタ１６４、第２のＯＳトランジスタ１６５、インバータ１６３及びＮＡＮＤゲート１６８を有する。インバータ１６３及びＮＡＮＤゲート１６８はＳｉトランジスタから構成される。
【０２１６】
第１のＯＳトランジスタ１６４及び第２のＯＳトランジスタ１６５の接続関係、インバータ１６３の構成及び接続関係は実施形態３と同様である。またＮＡＮＤゲート１６８の構成は実施形態６と同様である。
【０２１７】
半導体装置１６１はＮＡＮＤゲートとして機能する。すなわち、信号入力部１６６及び信号入力部１７１の両方にＨ電圧を入力したときにはＬ電圧が出力され、その他の場合にはＨ電圧が出力される。以下、図２３（Ａ）（Ｂ）を用いて、半導体装置１６１の動作について説明する。
【０２１８】
図２３（Ａ）のように、信号入力部１６６にＨ電圧が入力され、信号入力部１７１にＨ電圧が入力される。ＮＡＮＤゲート１６８からはＬ電圧が出力される。
【０２１９】
信号入力部１７０からインバータ１６３にはＬ電圧が入力され、Ｈ電圧が出力される。Ｈ電圧は第２のＯＳトランジスタ１６５のゲートに入力され、第２のＯＳトランジスタ１６５はオンし、信号出力部１６７にＬ電圧が出力される。
【０２２０】
一方、第１のＯＳトランジスタ１６４のゲートにはＬ電圧が入力され、第１のＯＳトランジスタ１６４はオフする。
【０２２１】
図２３（Ｂ）に示したように、信号入力部１６６及び信号入力部１７１に電圧が入力される。ＮＡＮＤゲート１６８からはＨ電圧が出力される。
【０２２２】
信号入力部１７０からインバータ１６３にはＨ電圧が入力され、Ｌ電圧が出力される。Ｌ電圧は第２のＯＳトランジスタ１６５のゲートに入力されて第２のＯＳトランジスタ１６５はオフする。
【０２２３】
一方、第１のＯＳトランジスタ１６４のゲートにはＨ電圧が入力されて第１のＯＳトランジスタ１６４はオンし、信号出力部１６７にＨ電圧が出力される。
【０２２４】
以上のように、信号入力部１６６及び信号入力部１７１の両方にＨ電圧を入力したときにはＬ電圧が出力され、その他の場合にはＨ電圧が出力される。よって半導体装置１６１はＮＡＮＤゲートとして機能する。
【０２２５】
次に図２４にＡＮＤゲートとして機能する半導体装置１６１を示す。半導体装置１６１は第１のＯＳトランジスタ１６４、第２のＯＳトランジスタ１６５、第１のインバータ１６３、第２のインバータ１７２及びＮＡＮＤゲート１６８を有する。第１のインバータ１６３、第２のインバータ１７２及びＮＡＮＤゲート１６８はＳｉトランジスタから構成される。図２２に示した半導体装置１６１に対して、第２のインバータ１７２が付加されている。
【０２２６】
半導体装置１６１はＡＮＤゲートとして機能する。信号入力部１６６及び信号入力部１７１の両方にＨ電圧を入力したときにはＨ電圧が出力され、その他の場合にはＬ電圧が出力される。以下、図２５（Ａ）（Ｂ）を用いて、半導体装置１６１の動作について説明する。
【０２２７】
図２５（Ａ）のように、信号入力部１６６にＨ電圧が入力され、信号入力部１７１にＨ電圧が入力される。ＮＡＮＤゲート１６８からはＬ電圧が出力される。
【０２２８】
信号入力部１７３から第２のインバータ１７２にはＬ電圧が入力され、Ｈ電圧が出力される。
【０２２９】
信号入力部１７０から第１のインバータ１６３にはＨ電圧が入力され、Ｌ電圧が出力される。Ｌ電圧は第２のＯＳトランジスタ１６５のゲートに入力され、第２のＯＳトランジスタ１６５はオフする。
【０２３０】
一方、第１のＯＳトランジスタ１６４のゲートにはＨ電圧が入力され、第１のＯＳトランジスタ１６４はオンし、信号出力部１６７にＨ電圧が出力される。
【０２３１】
図２５（Ｂ）のように、信号入力部１６６及び信号入力部１７１に電圧が入力される。ＮＡＮＤゲート１６８からはＨ電圧が出力される。
【０２３２】
信号入力部１７３から第２のインバータ１７２にはＨ電圧が入力され、Ｌ電圧が出力される。
【０２３３】
信号入力部１７０から第１のインバータ１６３にはＬ電圧が入力され、Ｈ電圧が出力される。Ｈ電圧は第２のＯＳトランジスタ１６５のゲートに入力されて第２のＯＳトランジスタ１６５はオンし、信号出力部１６７にＬ電圧が出力される。
【０２３４】
一方、第１のＯＳトランジスタ１６４のゲートにはＬ電圧が入力されて第１のＯＳトランジスタ１６４はオフする。
【０２３５】
以上のように、信号入力部１６６及び信号入力部１７１の両方にＨ電圧を入力したときにはＨ電圧が出力され、その他の場合にはＬ電圧が出力される。よって半導体装置１６１はＡＮＤゲートとして機能する。
【０２３６】
（実施形態８）
本実施形態は、実施形態２の半導体装置１１の信号入力部１６の前段にＮＯＲゲートを設けた半導体装置に関する。ＮＯＲゲートを設けることにより、ＯＲゲートやＮＯＲゲートとして機能する半導体装置を提供することができる。
【０２３７】
実施形態８は第１のトランジスタ及び第２のトランジスタ、インバータ及びＮＯＲゲートを有し、インバータの出力は第１のトランジスタのゲートに入力され、ＮＯＲゲートの出力は、インバータへ入力されるとともに第２のトランジスタのゲートに入力され、第１のトランジスタのチャネル領域及び第２のトランジスタのチャネル領域はＩｎ、Ｚｎ若しくはＳｎを含む酸化物半導体膜を有し、インバータ及びＮＯＲゲートを構成するトランジスタのチャネル領域はシリコンを有する半導体装置を開示する。当該半導体装置はＯＲゲートとして機能する。
【０２３８】
さらに実施形態８は、第１のトランジスタ、第２のトランジスタ、第１のインバータ、第２のインバータ及びＮＯＲゲートを有し、第１のインバータの出力は第１のトランジスタのゲートに入力され、第２のインバータの出力は、第１のインバータへ入力されるとともに第２のトランジスタのゲートに入力され、ＮＯＲゲートの出力は第２のインバータに入力され、第１のトランジスタのチャネル領域及び第２のトランジスタのチャネル領域はＩｎ、Ｚｎ若しくはＳｎを含む酸化物半導体膜を有し、第１のインバータ、第２のインバータ及びＮＯＲゲートを構成するトランジスタのチャネル領域はシリコンを有する半導体装置を開示する。当該半導体装置はＮＯＲゲートとして機能する。
【０２３９】
図２６（Ａ）にＯＲゲートとして機能する半導体装置１９１を示す。半導体装置１９１は第１のＯＳトランジスタ１９４、第２のＯＳトランジスタ１９５、インバータ１９３及びＮＯＲゲート１９８を有する。インバータ１９３及びＮＯＲゲート１９８はＳｉトランジスタから構成される。
【０２４０】
第１のＯＳトランジスタ１９４及び第２のＯＳトランジスタ１９５の接続関係、インバータ１９３の構成及び接続関係は実施形態２と同様である。
【０２４１】
ＮＯＲゲート１９８は従来知られている構成を用いることができる。図２６（Ｂ）にＮＯＲゲート１９８の一例を示す。ＮＯＲゲート１９８はＰ型のＳｉトランジスタ２１０、２１１及びＮ型のＳｉトランジスタ２１２、２１３を有する。
【０２４２】
半導体装置１９１はＯＲゲートとして機能する。すなわち、信号入力部１９６及び信号入力部２０１の両方にＬ電圧を入力したときにはＬ電圧が出力され、その他の場合にはＨ電圧が出力される。以下、図２７（Ａ）（Ｂ）を用いて、半導体装置１９１の動作について説明する。
【０２４３】
図２７（Ａ）のように、信号入力部１９６にＬ電圧が入力され、信号入力部２０１にＬ電圧が入力される。ＮＯＲゲート１９８からはＨ電圧が出力される。
【０２４４】
信号入力部２００からインバータ１９３にはＨ電圧が入力され、Ｌ電圧が出力される。Ｌ電圧は第１のＯＳトランジスタ１９４のゲートに入力され、第１のＯＳトランジスタ１９４はオフする。
【０２４５】
一方、第２のＯＳトランジスタ１９５のゲートにはＨ電圧が入力され、第２のＯＳトランジスタ１９５はオンし、信号出力部１９７にＬ電圧が出力される。
【０２４６】
図２７（Ｂ）に示したように、信号入力部１９６及び信号入力部２０１に電圧が入力される。ＮＯＲゲート１９８からはＬ電圧が出力される。
【０２４７】
信号入力部２００からインバータ１９３にはＬ電圧が入力され、Ｈ電圧が出力される。Ｈ電圧は第１のＯＳトランジスタ１９４のゲートに入力されて第１のＯＳトランジスタ１９４はオンし、信号出力部１９７にＨ電圧が出力される。
【０２４８】
一方、第２のＯＳトランジスタ１９５のゲートにはＬ電圧が入力されて第２のＯＳトランジスタ１９５はオフする。
【０２４９】
以上のように、信号入力部１９６及び信号入力部２０１の両方にＬ電圧を入力したときにはＬ電圧が出力され、その他の場合にはＨ電圧が出力される。よって半導体装置１９１はＯＲゲートとして機能する。
【０２５０】
次に図２８にＮＯＲゲートとして機能する半導体装置１９１を示す。半導体装置１９１は第１のＯＳトランジスタ１９４、第２のＯＳトランジスタ１９５、第１のインバータ１９３、第２のインバータ２０２及びＮＯＲゲート１９８を有する。第１のインバータ１９３、第２のインバータ２０２及びＮＯＲゲート１９８はＳｉトランジスタから構成される。図２６に示した半導体装置１９１に対して、第２のインバータ２０２が付加されている。
【０２５１】
半導体装置１９１はＮＯＲゲートとして機能する。信号入力部１９６及び信号入力部２０１の両方にＬ電圧を入力したときにはＨ電圧が出力され、その他の場合にはＬ電圧が出力される。以下、図２９（Ａ）（Ｂ）を用いて、半導体装置１９１の動作について説明する。
【０２５２】
図２９（Ａ）のように、信号入力部１９６にＬ電圧が入力され、信号入力部２０１にＬ電圧が入力される。ＮＯＲゲート１９８からはＨ電圧が出力される。
【０２５３】
信号入力部２０３から第２のインバータ２０２にはＨ電圧が入力され、Ｌ電圧が出力される。
【０２５４】
信号入力部２００から第１のインバータ１９３にはＬ電圧が入力され、Ｈ電圧が出力される。Ｈ電圧は第１のＯＳトランジスタ１９４のゲートに入力され、第１のＯＳトランジスタ１９４はオンし、信号出力部１９７にＨ電圧が出力される。
【０２５５】
一方、第２のＯＳトランジスタ１９５のゲートにはＬ電圧が入力され、第２のＯＳトランジスタ１９５はオフする。
【０２５６】
図２９（Ｂ）のように、信号入力部１９６及び信号入力部２０１に電圧が入力される。ＮＯＲゲート１９８からはＬ電圧が出力される。
【０２５７】
信号入力部２０３から第２のインバータ２０２にはＬ電圧が入力され、Ｈ電圧が出力される。
【０２５８】
信号入力部２００から第１のインバータ１９３にはＨ電圧が入力され、Ｌ電圧が出力される。Ｌ電圧は第１のＯＳトランジスタ１９４のゲートに入力されて第１のＯＳトランジスタ１９４はオフする。
【０２５９】
一方、第２のＯＳトランジスタ１９５のゲートにはＨ電圧が入力されて第２のＯＳトランジスタ１９５はオンし、信号出力部１９７にＬ電圧が出力される。
【０２６０】
以上のように、信号入力部１９６及び信号入力部２０１の両方にＬ電圧を入力したときにはＨ電圧が出力され、その他の場合にはＬ電圧が出力される。よって半導体装置１９１はＮＯＲゲートとして機能する。
【０２６１】
（実施形態９）
本実施形態は、実施形態３の半導体装置４１の信号入力部４６の前段にＮＯＲゲートを設けた半導体装置に関する。ＮＯＲゲートを設けることにより、ＮＯＲゲートやＯＲゲートとして機能する半導体装置を提供することができる。
【０２６２】
実施形態９は第１のトランジスタ、第２のトランジスタ、インバータ及びＮＯＲゲートを有し、インバータの出力は第２のトランジスタのゲートに入力され、ＮＯＲゲートの出力は、インバータへ入力されるとともに第１のトランジスタのゲートに入力され、第１のトランジスタのチャネル領域及び第２のトランジスタのチャネル領域はＩｎ、Ｚｎ若しくはＳｎを含む酸化物半導体膜を有し、インバータ及びＮＯＲゲートを構成するトランジスタのチャネル領域はシリコンを有する半導体装置を開示する。当該半導体装置はＮＯＲゲートとして機能する。
【０２６３】
さらに実施形態９は、第１のトランジスタ、第２のトランジスタ、第１のインバータ、第２のインバータ及びＮＯＲゲートを有し、第１のインバータの出力は第２のトランジスタのゲートに入力され、第２のインバータの出力は、第１のインバータへ入力されるとともに第１のトランジスタのゲートに入力され、ＮＯＲゲートの出力は第２のインバータに入力され、第１のトランジスタのチャネル領域及び第２のトランジスタのチャネル領域はＩｎ、Ｚｎ若しくはＳｎを含む酸化物半導体膜を有し、第１のインバータ、第２のインバータ及びＮＯＲゲートを構成するトランジスタのチャネル領域はシリコンを有する半導体装置を開示する。当該半導体装置はＯＲゲートとして機能する。
【０２６４】
図３０にＮＯＲゲートとして機能する半導体装置２２１を示す。半導体装置２２１は第１のＯＳトランジスタ２２４、第２のＯＳトランジスタ２２５、インバータ２２３及びＮＯＲゲート２２８を有する。インバータ２２３及びＮＯＲゲート２２８はＳｉトランジスタから構成される。
【０２６５】
第１のＯＳトランジスタ２２４及び第２のＯＳトランジスタ２２５の接続関係、インバータ２２３の構成及び接続関係は実施形態３と同様である。またＮＯＲゲート２２８の構成は実施形態８と同様である。
【０２６６】
半導体装置２２１はＮＯＲゲートとして機能する。すなわち、信号入力部２２６及び信号入力部２３１の両方にＬ電圧を入力したときにはＨ電圧が出力され、その他の場合にはＬ電圧が出力される。以下、図３１（Ａ）（Ｂ）を用いて、半導体装置２２１の動作について説明する。
【０２６７】
図３１（Ａ）のように、信号入力部２２６にＬ電圧が入力され、信号入力部２３１にＬ電圧が入力される。ＮＯＲゲート２２８からはＨ電圧が出力される。
【０２６８】
信号入力部２３０からインバータ２２３にはＨ電圧が入力され、Ｌ電圧が出力される。Ｌ電圧は第２のＯＳトランジスタ２２５のゲートに入力され、第２のＯＳトランジスタ２２５はオフする。
【０２６９】
一方、第１のＯＳトランジスタ２２４のゲートにはＨ電圧が入力され、第１のＯＳトランジスタ２２４はオンし、信号出力部２２７にＨ電圧が出力される。
【０２７０】
図３１（Ｂ）に示したように、信号入力部２２６及び信号入力部２３１に電圧が入力される。ＮＯＲゲート２２８からはＬ電圧が出力される。
【０２７１】
信号入力部２３０からインバータ２２３にはＬ電圧が入力され、Ｈ電圧が出力される。Ｈ電圧は第２のＯＳトランジスタ２２５のゲートに入力されて第２のＯＳトランジスタ２２５はオンし、信号出力部２２７にＬ電圧が出力される。
【０２７２】
一方、第１のＯＳトランジスタ２２４のゲートにはＬ電圧が入力されて第１のＯＳトランジスタ２２４はオフする。
【０２７３】
以上のように、信号入力部２２６及び信号入力部２３１の両方にＬ電圧を入力したときにはＨ電圧が出力され、その他の場合にはＬ電圧が出力される。よって半導体装置２２１はＮＯＲゲートとして機能する。
【０２７４】
次に図３２にＯＲゲートとして機能する半導体装置２２１を示す。半導体装置２２１は第１のＯＳトランジスタ２２４、第２のＯＳトランジスタ２２５、第１のインバータ２２３、第２のインバータ２３２及びＮＯＲゲート２２８を有する。第１のインバータ２２３、第２のインバータ２３２及びＮＯＲゲート２２８はＳｉトランジスタから構成される。図３０に示した半導体装置２２１に対して、第２のインバータ２３２が付加されている。
【０２７５】
半導体装置２２１はＯＲゲートとして機能する。信号入力部２２６及び信号入力部２３１の両方にＬ電圧を入力したときにはＬ電圧が出力され、その他の場合にはＨ電圧が出力される。以下、図３３（Ａ）（Ｂ）を用いて、半導体装置２２１の動作について説明する。
【０２７６】
図３３（Ａ）のように、信号入力部２２６にＬ電圧が入力され、信号入力部２３１にＬ電圧が入力される。ＮＯＲゲート２２８からはＨ電圧が出力される。
【０２７７】
信号入力部２３３から第２のインバータ２３２にはＨ電圧が入力され、Ｌ電圧が出力される。
【０２７８】
信号入力部２３０から第１のインバータ２２３にはＬ電圧が入力され、Ｈ電圧が出力される。Ｈ電圧は第２のＯＳトランジスタ２２５のゲートに入力され、第２のＯＳトランジスタ２２５はオンし、信号出力部２２７にＬ電圧が出力される。
【０２７９】
一方、第１のＯＳトランジスタ２２４のゲートにはＬ電圧が入力され、第１のＯＳトランジスタ２２４はオフする。
【０２８０】
図３３（Ｂ）のように、信号入力部２２６及び信号入力部２３１に電圧が入力される。ＮＯＲゲート２２８からはＬ電圧が出力される。
【０２８１】
信号入力部２３３から第２のインバータ２３２にはＬ電圧が入力され、Ｈ電圧が出力される。
【０２８２】
信号入力部２３０から第１のインバータ２２３にはＨ電圧が入力され、Ｌ電圧が出力される。Ｌ電圧は第２のＯＳトランジスタ２２５のゲートに入力されて第２のＯＳトランジスタ２２５はオフする。
【０２８３】
一方、第１のＯＳトランジスタ２２４のゲートにはＨ電圧が入力されて第１のＯＳトランジスタ２２４はオンし、信号出力部２２７にＨ電圧が出力される。
【０２８４】
以上のように、信号入力部２２６及び信号入力部２３１の両方にＬ電圧を入力したときにはＬ電圧が出力され、その他の場合にはＨ電圧が出力される。よって半導体装置２２１はＯＲゲートとして機能する。
【０２８５】
（実施形態１０）
実施形態１０はＲＳフリップフロップ（以下、ＲＳ−ＦＦともいう）を示す。ＲＳ−ＦＦは、図３０に示した半導体装置２２１、図２６に示した半導体装置１９１又は図２８に示した半導体装置１９１を用いて形成される。
【０２８６】
図３４に半導体装置２２１（図３０）を用いたＲＳ−ＦＦ３０１を示す。ＲＳ−ＦＦ３０１は、少なくとも第１のＯＳトランジスタ３０４、第２のＯＳトランジスタ３０５、第１のインバータ３０３及び第１のＮＯＲゲート３０６、かつ第３のＯＳトランジスタ３１４及び第４のＯＳトランジスタ３１５、第２のインバータ３１３及び第２のＮＯＲゲート３１６を有する。
【０２８７】
第１のインバータ３０３及び第１のＮＯＲゲート３０６はＳｉトランジスタから構成される。第２のインバータ３１３及び第２のＮＯＲゲート３１６はＳｉトランジスタから構成される。
【０２８８】
第１のＯＳトランジスタ３０４及び第２のＯＳトランジスタ３０５の接続関係、第３のＯＳトランジスタ３１４及び第４のＯＳトランジスタ３１５の接続関係、第１のインバータ３０３及び第１のＮＯＲゲート３０６の構成及び接続関係、第２のインバータ３１３及び第２のＮＯＲゲート３１６の構成及び接続関係は上記実施形態と同様である。
【０２８９】
第２のＮＯＲゲート３１６にはＳＥＴ信号が入力され、第１のＮＯＲゲート３０６にはＲＥＳＥＴ信号が入力される。
【０２９０】
信号出力部３２０及び信号出力部３２１からＲＳ−ＦＦ３０１の信号が出力される。
【０２９１】
バッファ３０７、バッファ３１７、インバータ３０８及びインバータ３１８は必要に応じて適宜設ければよい。
【０２９２】
ＲＳ−ＦＦ３０１はオフリーク電流が小さいＯＳトランジスタを有しているので、ノード３２２、ノード３２３の電位の保持特性は優れている。よって保持特性の優れたＲＳ−ＦＦを提供できる。
【０２９３】
次に、図３５に半導体装置１９１（図２６）を用いたＲＳ−ＦＦ３０１を示す。ＲＳ−ＦＦ３０１は、少なくとも第１のＯＳトランジスタ３０４、第２のＯＳトランジスタ３０５、第１のインバータ３０３、第１のＮＯＲゲート３０６及び第３のインバータ３０９、かつ第３のＯＳトランジスタ３１４、第４のＯＳトランジスタ３１５、第２のインバータ３１３、第２のＮＯＲゲート３１６及び第４のインバータ３１９を有する。
【０２９４】
第１のインバータ３０３、第１のＮＯＲゲート３０６及び第３のインバータ３０９はＳｉトランジスタから構成される。第２のインバータ３１３、第２のＮＯＲゲート３１６及び第４のインバータ３１９はＳｉトランジスタから構成される。
【０２９５】
第１のＯＳトランジスタ３０４及び第２のＯＳトランジスタ３０５の接続関係、第３のＯＳトランジスタ３１４及び第４のＯＳトランジスタ３１５の接続関係、第１のインバータ３０３、第１のＮＯＲゲート３０６及び第３のインバータ３０９の構成及び接続関係、第２のインバータ３１３、第２のＮＯＲゲート３１６及び第４のインバータ３１９の構成及び接続関係は上記実施形態と同様である。
【０２９６】
第２のＮＯＲゲート３１６にはＲＥＳＥＴ信号が入力され、第１のＮＯＲゲート３０６にはＳＥＴ信号が入力される。
【０２９７】
信号出力部３２０及び信号出力部３２１からＲＳ−ＦＦ３０１の信号が出力される。
【０２９８】
インバータ３０８及びインバータ３１８は必要に応じて適宜設ければよい。
【０２９９】
ＲＳ−ＦＦ３０１はオフリーク電流が小さいＯＳトランジスタを有しているので、ノード３２２、ノード３２３の電位の保持特性は優れている。よって保持特性の優れたＲＳ−ＦＦを提供できる。
【０３００】
次に、図３６に半導体装置１９１（図２８）を用いたＲＳ−ＦＦ３０１を示す。ＲＳ−ＦＦ３０１は、少なくとも第１のＯＳトランジスタ３０４、第２のＯＳトランジスタ３０５、第１のインバータ３０３、第３のインバータ３０９及び第１のＮＯＲゲート３０６、かつ第３のＯＳトランジスタ３１４、第４のＯＳトランジスタ３１５、第２のインバータ３１３、第４のインバータ３１９及び第２のＮＯＲゲート３１６を有する。
【０３０１】
第１のインバータ３０３、第３のインバータ３０９、第１のＮＯＲゲート３０６はＳｉトランジスタから構成される。第２のインバータ３１３、第４のインバータ３１９及び第２のＮＯＲゲート３１６はＳｉトランジスタから構成される。
【０３０２】
第１のＯＳトランジスタ３０４及び第２のＯＳトランジスタ３０５の接続関係、第３のＯＳトランジスタ３１４及び第４のＯＳトランジスタ３１５の接続関係、第１のインバータ３０３、第３のインバータ３０９及び第１のＮＯＲゲート３０６の構成及び接続関係、第２のインバータ３１３、第４のインバータ３１９及び第２のＮＯＲゲート３１６の構成及び接続関係は上記実施形態と同様である。
【０３０３】
第２のＮＯＲゲート３１６にはＳＥＴ信号が入力され、第１のＮＯＲゲート３０６にはＲＥＳＥＴ信号が入力される。
【０３０４】
信号出力部３２０及び信号出力部３２１からＲＳ−ＦＦ３０１の信号が出力される。
【０３０５】
バッファ３０７、バッファ３１７、インバータ３０８及びインバータ３１８は必要に応じて適宜設ければよい。
【０３０６】
ＲＳ−ＦＦ３０１はオフリーク電流が小さいＯＳトランジスタを有しているので、ノード３２２、ノード３２３の電位の保持特性は優れている。よって保持特性の優れたＲＳ−ＦＦを提供できる。
【０３０７】
（実施形態１１）
実施形態１１は実施形態１０に示したＲＳ−ＦＦを用いたＤフリップフロップ（以下、Ｄ−ＦＦともいう）を開示する。
【０３０８】
図３７に示すように、Ｄ−ＦＦ３５１は、少なくとも第１のＲＳ−ＦＦ３５２、第１のＮＯＲゲート３５３、第２のＮＯＲゲート３５４、第２のＲＳ−ＦＦ３５７、第３のＮＯＲゲート３５８、第４のＮＯＲゲート３５９、第１のインバータ３６０、第２のインバータ３６１、第３のインバータ３６２、第４のインバータ３６３を有する。
【０３０９】
第１のＲＳ−ＦＦ３５２、第２のＲＳ−ＦＦ３５７の一方あるいは両方に実施形態１０に示したＲＳ−ＦＦ３０１を用いることができる。第１のＮＯＲゲート３５３、第２のＮＯＲゲート３５４、第３のＮＯＲゲート３５８、第４のＮＯＲゲート３５９、第１のインバータ３６０、第２のインバータ３６１、第３のインバータ３６２、第４のインバータ３６３はＳｉトランジスタから構成される。
【０３１０】
第１のＮＯＲゲート３５３、第２のＮＯＲゲート３５４、第３のＮＯＲゲート３５８、第４のＮＯＲゲート３５９、第１のインバータ３６０、第２のインバータ３６１、第３のインバータ３６２、第４のインバータ３６３の構成及び接続関係は上記実施形態と同様である。
【０３１１】
第２のインバータ３６１にはＤ信号が入力され、第４のインバータ３６３にはＣＬＫ信号が入力される。
【０３１２】
信号出力部３５５及び信号出力部３５６からＤ−ＦＦ３５１の信号が出力される。
【０３１３】
第１のＲＳ−ＦＦ３５２及び第２のＲＳ−ＦＦ３５７のいずれか、または両方は、オフリーク電流が小さいＯＳトランジスタを有しているので、保持特性の優れたＤ−ＦＦを提供できる。
【０３１４】
（実施形態１２）
半導体装置の作製方法について説明する。本実施形態では、図１に示したトランジスタ２とインバータ３の作製方法を開示する。本実施形態ではインバータ３のうちＰ型のＳｉトランジスタ４を作製することを説明する。Ｎ型のＳｉトランジスタ５はＰ型の不純物元素の代わりにＮ型の不純物元素を添加して作製することができる。
【０３１５】
まず、図３８（Ａ）に示すように、基板７００上に絶縁膜７０１と、単結晶の半導体基板から分離された半導体膜７０２とを形成する。
【０３１６】
基板７００として使用することができる素材に大きな制限はないが、少なくとも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、基板７００には、フュージョン法やフロート法で作製されるガラス基板、石英基板、半導体基板、セラミック基板等を用いることができる。ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が７３０℃以上のものを用いると良い。
【０３１７】
また、本実施の形態では、半導体膜７０２が単結晶のシリコンである場合を例に挙げて、Ｐ型のＳｉトランジスタ４を作製する。
【０３１８】
なお、具体的な単結晶の半導体膜７０２の作製方法の一例について、簡単に説明する。まず、単結晶の半導体基板であるボンド基板に、電界で加速されたイオンでなるイオンビームを注入し、ボンド基板の表面から一定の深さの領域に、結晶構造が乱されることで局所的に脆弱化された脆化層を形成する。脆化層が形成される領域の深さは、イオンビームの加速エネルギーとイオンビームの入射角によって調節することができる。そして、ボンド基板と、絶縁膜７０１が形成された基板７００とを、間に当該絶縁膜７０１が挟まるように貼り合わせる。貼り合わせは、ボンド基板と基板７００とを重ね合わせた後、ボンド基板と基板７００の一部に、１Ｎ／ｃｍ２以上５００Ｎ／ｃｍ２以下、好ましくは１１Ｎ／ｃｍ２以上２０Ｎ／ｃｍ２以下程度の圧力を加える。圧力を加えると、その部分からボンド基板と絶縁膜７０１とが接合を開始し、最終的には密着した面全体に接合がおよぶ。次いで、加熱処理を行うことで、脆化層に存在する微小ボイドどうしが結合して、微小ボイドの体積が増大する。その結果、脆化層においてボンド基板の一部である単結晶半導体膜が、ボンド基板から分離する。上記加熱処理の温度は、基板７００の歪み点を越えない温度とする。そして、上記単結晶半導体膜をエッチング等により所望の形状に加工することで、半導体膜７０２を形成することができる。
【０３１９】
半導体膜７０２には、しきい値電圧を制御するために、硼素、アルミニウム、ガリウムなどのＰ型の導電性を付与する不純物元素、若しくはリン、砒素などのＮ型の導電性を付与する不純物元素を添加しても良い。しきい値電圧を制御するための不純物元素の添加は、所定の形状にエッチング加工する前の半導体膜に対して行っても良いし、所定の形状にエッチング加工した後の半導体膜７０２に対して行っても良い。また、しきい値電圧を制御するための不純物元素の添加を、ボンド基板に対して行っても良い。若しくは、不純物元素の添加を、しきい値電圧を大まかに調整するためにボンド基板に対して行った上で、しきい値電圧を微調整するために、所定の形状にエッチング加工する前の半導体膜に対して、又は所定の形状にエッチング加工した後の半導体膜７０２に対しても行っても良い。
【０３２０】
なお、本実施形態では、単結晶の半導体膜を用いる例について説明しているが、本発明はこの構成に限定されない。例えば、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）等により素子分離したバルクの半導体基板を用いてもよい。例えば、絶縁膜７０１上に気相成長法を用いて形成された多結晶、微結晶、非晶質の半導体膜を用いても良いし、上記半導体膜を公知の技術により結晶化しても良い。公知の結晶化方法としては、レーザ光を用いたレーザ結晶化法、触媒元素を用いる結晶化法がある。或いは、触媒元素を用いる結晶化法とレーザ結晶化法とを組み合わせて用いることもできる。また、石英のような耐熱性に優れている基板を用いる場合、電熱炉を使用した熱結晶化方法、赤外光を用いたランプ加熱結晶化法、触媒元素を用いる結晶化法、９５０℃程度の高温加熱法を組み合わせた結晶化法を用いても良い。
【０３２１】
次に、図３８（Ｂ）に示すように、半導体膜７０２を用いて半導体層７０４を形成する。そして、半導体層７０４上にゲート絶縁膜７０３を形成する。なお半導体層７０４の他に、Ｎ型のＳｉトランジスタ５用に半導体層を形成してもよい。
【０３２２】
ゲート絶縁膜７０３は、例えば、プラズマＣＶＤ法又はスパッタリング法などを用い、酸化珪素、窒化酸化珪素、酸化窒化珪素、窒化珪素、酸化ハフニウム、酸化アルミニウム又は酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））等を含む膜を、単層で、又は積層させることで、形成することができる。
【０３２３】
なお、本明細書において酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多い物質であり、また、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い物質を意味する。
【０３２４】
ゲート絶縁膜７０３の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。本実施の形態では、プラズマＣＶＤ法を用いて、酸化珪素を含む単層の絶縁膜を、ゲート絶縁膜７０３として用いる。
【０３２５】
次いで、図３８（Ｃ）に示すように、ゲート電極７０７を形成する。
【０３２６】
ゲート電極７０７は、導電膜を形成した後、該導電膜を所定の形状に加工することで、形成することができる。上記導電膜の形成にはＣＶＤ法、スパッタリング法、蒸着法、スピンコート法等を用いることができる。また、導電膜は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等を用いることができる。上記金属を主成分とする合金を用いても良いし、上記金属を含む化合物を用いても良い。又は、半導体膜に導電性を付与するリン等の不純物元素をドーピングした、多結晶珪素などの半導体を用いて形成しても良い。
【０３２７】
なお、本実施の形態ではゲート電極７０７を単層の導電膜で形成しているが、本実施の形態はこの構成に限定されない。ゲート電極７０７は積層された複数の導電膜で形成されていても良い。
【０３２８】
２つの導電膜の組み合わせとして、１層目に窒化タンタル又はタンタルを、２層目にタングステンを用いることができる。上記例の他に、２つの導電膜の組み合わせとして、窒化タングステンとタングステン、窒化モリブデンとモリブデン、アルミニウムとタンタル、アルミニウムとチタン等が挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、２層の導電膜を形成した後の工程において、熱活性化を目的とした加熱処理を行うことができる。また、２層の導電膜の組み合わせとして、例えば、Ｎ型の導電性を付与する不純物元素がドーピングされた珪素とニッケルシリサイド、Ｎ型の導電性を付与する不純物元素がドーピングされた珪素とタングステンシリサイド等も用いることができる。
【０３２９】
３つの導電膜を積層する３層構造の場合は、モリブデン膜とアルミニウム膜とモリブデン膜の積層構造を採用するとよい。
【０３３０】
また、ゲート電極７０７に酸化インジウム、酸化インジウム酸化スズ、酸化インジウム酸化亜鉛、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、又は酸化亜鉛ガリウム等の透光性を有する酸化物導電膜を用いることもできる。
【０３３１】
なお、マスクを用いずに、液滴吐出法を用いて選択的にゲート電極７０７を形成しても良い。液滴吐出法とは、所定の組成物を含む液滴を細孔から吐出又は噴出することで所定のパターンを形成する方法を意味し、インクジェット法などがその範疇に含まれる。
【０３３２】
また、ゲート電極７０７は、導電膜を形成後、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用い、エッチング条件（コイル型の電極層に印加される電力量、基板側の電極層に印加される電力量、基板側の電極温度等）を適宜調節することにより、所望のテーパー形状を有するようにエッチングすることができる。また、テーパー形状は、マスクの形状によっても角度等を制御することができる。なお、エッチング用ガスとしては、塩素、塩化硼素、塩化珪素もしくは四塩化炭素などの塩素系ガス、四弗化炭素、弗化硫黄もしくは弗化窒素などのフッ素系ガス又は酸素を適宜用いることができる。
【０３３３】
次に、図３８（Ｄ）に示すように、ゲート電極７０７をマスクとして一導電性を付与する不純物元素を半導体層７０４に添加することで、ゲート電極７０７と重なるチャネル形成領域７１０と、チャネル形成領域７１０を間に挟む一対の不純物領域７０９とが、半導体層７０４に形成される。
【０３３４】
本実施形態では、半導体層７０４にＰ型を付与する不純物元素（例えばボロン）を添加する場合を例に挙げる。Ｎ型のＳｉトランジスタを作製するときはＮ型を付与する不純物元素（例えばリン）を添加する。
【０３３５】
次いで、図３９（Ａ）に示すように、ゲート絶縁膜７０３、ゲート電極７０７を覆うように、絶縁膜７１２、絶縁膜７１３を形成する。具体的に、絶縁膜７１２、絶縁膜７１３は、酸化珪素、窒化珪素、窒化酸化珪素、酸化窒化珪素、窒化アルミニウム、窒化酸化アルミニウムなどの無機の絶縁膜を用いることができる。特に、絶縁膜７１２、絶縁膜７１３に誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁膜７１２、絶縁膜７１３に、上記材料を用いた多孔性の絶縁膜を適用しても良い。多孔性の絶縁膜では、密度の高い絶縁膜と比較して誘電率が低下するため、電極や配線に起因する寄生容量を更に低減することが可能である。
【０３３６】
本実施形態では、絶縁膜７１２として酸化窒化珪素、絶縁膜７１３として窒化酸化珪素を用いる場合を例に挙げる。また、本実施形態では、ゲート電極７０７上に絶縁膜７１２、絶縁膜７１３を形成している場合を例示しているが、本発明はゲート電極７０７上に絶縁膜を１層だけ形成していても良いし、３層以上の複数の絶縁膜を積層するように形成していても良い。
【０３３７】
次いで、図３９（Ｂ）に示すように、絶縁膜７１３にＣＭＰ（化学的機械研磨）処理やエッチング処理を行うことにより、絶縁膜７１３の上面を平坦化する。なお、後に形成されるトランジスタ２の特性を向上させるために、絶縁膜７１３の表面は可能な限り平坦にしておくことが好ましい。
【０３３８】
以上の工程により、Ｐ型のＳｉトランジスタ４を形成することができる。
【０３３９】
次いで、ＯＳトランジスタ２の作製方法について説明する。まず、図３９（Ｃ）に示すように、絶縁膜７１３上に酸化物半導体膜７１６を形成する。
【０３４０】
用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）、亜鉛（Ｚｎ）あるいはスズ（Ｓｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
【０３４１】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【０３４２】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【０３４３】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
【０３４４】
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ３ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
【０３４５】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、２：２：１、４：２：３、３：１：２、１：１：２、２：１：３または３：１：４の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１、２：１：３、１：２：２、２：１：５または２０：４０：３５の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【０３４６】
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
【０３４７】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
【０３４８】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、
（ａ―Ａ）２＋（ｂ―Ｂ）２＋（ｃ―Ｃ）２≦ｒ２
を満たすことを言う。ｒとしては、例えば、０．０５とすればよい。他の酸化物でも同様である。
【０３４９】
酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。
【０３５０】
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。
【０３５１】
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
【０３５２】
なお、Ｒａは、ＪＩＳ  Ｂ０６０１で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式にて定義される。
【０３５３】
【数１】
0005947099.tif 000002
【０３５４】
なお、上記において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ１）（ｘ２，ｙ２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ０は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
【０３５５】
なお、酸化物半導体膜７１６は、電子供与体（ドナー）となる水分又は水素などの不純物が低減されて高純度化される（ｉ型化又はｉ型に限りなく近い状態にされる）ことが好ましい。これにより、酸化物半導体膜７１６にチャネルが形成されない状態において生じる電流を低減することが可能となるからである。具体的には、高純度化された酸化物半導体膜７１６は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）による水素濃度の測定値が、５×１０１９／ｃｍ３以下、好ましくは５×１０１８／ｃｍ３以下、より好ましくは５×１０１７／ｃｍ３以下、更に好ましくは１×１０１６／ｃｍ３以下である。また、ホール効果測定により測定できる酸化物半導体膜のキャリア密度は、１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、更に好ましくは１×１０１１／ｃｍ３未満である。
【０３５６】
ここで、酸化物半導体膜中の、水素濃度の分析について触れておく。半導体層中の水素濃度測定は、二次イオン質量分析法で行う。ＳＩＭＳ分析は、その原理上、試料表面近傍や、材質が異なる層との積層界面近傍のデータを正確に得ることが困難であることが知られている。そこで、層中における水素濃度の厚さ方向の分布をＳＩＭＳで分析する場合、対象となる層が存在する範囲において、値に極端な変動がなく、ほぼ一定の値が得られる領域における平均値を、水素濃度として採用する。また、測定の対象となる層の厚さが小さい場合、隣接する層内の水素濃度の影響を受けて、ほぼ一定の値が得られる領域を見いだせない場合がある。この場合、当該層が存在する領域における、水素濃度の極大値又は極小値を、当該層中の水素濃度として採用する。更に、当該層が存在する領域において、極大値を有する山型のピーク、極小値を有する谷型のピークが存在しない場合、変曲点の値を水素濃度として採用する。
【０３５７】
酸化物半導体膜７１６は、絶縁膜７１３上に形成した酸化物半導体膜を所望の形状に加工することで、形成することができる。上記酸化物半導体膜の膜厚は、２ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下、更に好ましくは３ｎｍ以上２０ｎｍ以下とする。酸化物半導体膜は、酸化物半導体をターゲットとして用い、スパッタリング法により成膜する。また、酸化物半導体膜は、希ガス（例えばアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（例えばアルゴン）及び酸素混合雰囲気下においてスパッタリング法により形成することができる。
【０３５８】
スパッタリング法を用いて酸化物半導体膜７１６を作製する場合には、ターゲット中の水素濃度のみならず、チャンバー内に存在する水、水素を極力低減しておくことが重要である。具体的には、当該形成以前にチャンバー内をベークする、チャンバー内に導入されるガス中の水、水素濃度を低減する、及びチャンバーからガスの排気する排気系における逆流を防止するなどを行うことが効果的である。
【０３５９】
スパッタリング法の他、蒸着法、ＰＣＶＤ法、ＰＬＤ法、ＡＬＤ法またはＭＢＥ法などを用いて酸化物半導体膜７１６を成膜してもよい。
【０３６０】
また、酸化物半導体膜７１６をスパッタリング法により成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタリングを行い、絶縁膜７１３の表面に付着している塵埃を除去してもよい。逆スパッタリングとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いてもよい。また、アルゴン雰囲気に酸素、亜酸化窒素などを加えた雰囲気で行ってもよい。また、アルゴン雰囲気に塩素、四フッ化炭素などを加えた雰囲気で行ってもよい。
【０３６１】
また、酸化物半導体膜に水素、水酸基及び水分がなるべく含まれないようにするために、成膜の前処理として、スパッタリング装置の予備加熱室で絶縁膜７１２及び絶縁膜７１３までが形成された基板７００を予備加熱し、基板７００に吸着した水分又は水素などの不純物を脱離し排気してもよい。なお、予備加熱の温度は、１００℃以上４００℃以下、好ましくは１５０℃以上３００℃以下である。また、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。また、この予備加熱は、後に行われるゲート絶縁膜７２１の成膜前に、導電層７１９、導電層７２０まで形成した基板７００にも同様に行ってもよい。
【０３６２】
酸化物半導体膜７１６は、好ましくはスパッタリング法により、基板加熱温度を１００℃以上６００℃以下、好ましくは１５０℃以上５５０℃以下、さらに好ましくは２００℃以上５００℃以下とし、酸素ガス雰囲気で成膜する。酸化物半導体膜７１６の厚さは、１ｎｍ以上４０ｎｍ以下、好ましくは３ｎｍ以上２０ｎｍ以下とする。成膜時の基板加熱温度が高いほど、得られる酸化物半導体膜７１６の不純物濃度は低くなる。また、酸化物半導体膜７１６中の原子配列が整い、高密度化され、多結晶またはＣＡＡＣ（ＣＡＡＣは後述する）が形成されやすくなる。さらに、酸素ガス雰囲気で成膜することでも、希ガスなどの余分な原子が含まれないため、多結晶またはＣＡＡＣが形成されやすくなる。ただし、酸素ガスと希ガスの混合雰囲気としてもよく、その場合は酸素ガスの割合は３０体積％以上、好ましくは５０体積％以上、さらに好ましくは８０体積％以上とする。なお、酸化物半導体膜７１６は薄いほど、トランジスタの短チャネル効果が低減される。ただし、薄くしすぎると界面散乱の影響が強くなり、電界効果移動度の低下が起こることがある。
【０３６３】
酸化物半導体膜７１６としてＩｎ−Ｇａ−Ｚｎ−Ｏ系材料をスパッタリング法で成膜する場合、好ましくは、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、４：２：３、３：１：２、１：１：２、２：１：３、または３：１：４で示されるＩｎ−Ｇａ−Ｚｎ−Ｏターゲットを用いる。前述の原子数比を有するＩｎ−Ｇａ−Ｚｎ−Ｏターゲットを用いて酸化物半導体膜７１６を成膜することで、多結晶またはＣＡＡＣが形成されやすくなる。
【０３６４】
また、酸化物半導体膜７１６としてＩｎ−Ｓｎ−Ｚｎ−Ｏ系材料をスパッタリング法で成膜する場合、好ましくは、原子数比がＩｎ：Ｓｎ：Ｚｎ＝１：１：１、２：１：３、１：２：２、または２０：４５：３５で示されるＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いる。前述の原子数比を有するＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いて酸化物半導体膜７１６を成膜することで、多結晶またはＣＡＡＣが形成されやすくなる。
【０３６５】
なお処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて処理室を排気すると、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該処理室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。
【０３６６】
成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用される。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する塵埃が軽減でき、膜厚分布も均一となるために好ましい。
【０３６７】
また、スパッタリング装置の処理室のリークレートを１×１０−１０Ｐａ・ｍ３／秒以下とすることで、スパッタリング法による成膜途中における酸化物半導体膜への、アルカリ金属、水素化物等の不純物の混入を低減することができる。また、排気系として上述した吸着型の真空ポンプを用いることで、排気系からのアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等の不純物の逆流を低減することができる。
【０３６８】
また、ターゲットの純度を、９９．９９％以上とすることで、酸化物半導体膜に混入するアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等を低減することができる。また、当該ターゲットを用いることで、酸化物半導体膜において、リチウム、ナトリウム、カリウム等のアルカリ金属の濃度を低減することができる。
【０３６９】
なお、スパッタリング等で成膜された酸化物半導体膜中には、不純物としての水分又は水素（水酸基を含む）が含まれていることがある。水分又は水素はドナー準位を形成しやすいため、酸化物半導体にとっては不純物である。そこで、本発明の一態様では、酸化物半導体膜中の水分又は水素などの不純物を低減（脱水化または脱水素化）するために、酸化物半導体膜７１６に対して、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、酸化物半導体膜７１６に加熱処理を施す。
【０３７０】
酸化物半導体膜７１６に加熱処理を施すことで、酸化物半導体膜７１６中の水分又は水素を脱離させることができる。具体的には、２５０℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満の温度で加熱処理を行えば良い。例えば、５００℃、３分間以上６分間以下で行えばよい。加熱処理にＲＴＡ法を用いれば、短時間に脱水化又は脱水素化が行えるため、ガラス基板の歪点を超える温度でも処理することができる。
【０３７１】
本実施の形態では、加熱処理装置の一つである電気炉を用いる。
【０３７２】
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導又は熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気体には、アルゴンなどの希ガス、又は窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。
【０３７３】
加熱処理においては、窒素、又はヘリウム、ネオン、アルゴン等の希ガスに、水分又は水素などが含まれないことが好ましい。又は、加熱処理装置に導入する窒素、又はヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【０３７４】
加熱処理は、減圧雰囲気または不活性雰囲気で加熱処理を行った後、温度を保持しつつ酸化性雰囲気に切り替えてさらに加熱処理を行うと好ましい。これは、減圧雰囲気または不活性雰囲気にて加熱処理を行うと、酸化物半導体膜７１６中の不純物濃度を低減することができるが、同時に酸素欠損も生じてしまうためであり、このとき生じた酸素欠損を、酸化性雰囲気での加熱処理により低減することができる。
【０３７５】
なお、酸化物半導体は不純物に対して鈍感であり、膜中にはかなりの金属不純物が含まれていても問題がなく、ナトリウム（Ｎａ）のようなアルカリ金属が多量に含まれる廉価なソーダ石灰ガラスも使えると指摘されている（神谷、野村、細野、「アモルファス酸化物半導体の物性とデバイス開発の現状」、固体物理、２００９年９月号、Ｖｏｌ．４４、ｐｐ．６２１−６３３．）。しかし、このような指摘は適切でない。アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちＮａは、酸化物半導体層に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してＮａ＋となる。また、Ｎａは、酸化物半導体層内において、酸化物半導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の低下等の、トランジスタの特性の劣化が起こり、加えて、特性のばらつきも生じる。この不純物によりもたらされるトランジスタの特性の劣化と、特性のばらつきは、酸化物半導体層中の水素濃度が十分に低い場合において顕著に現れる。従って、酸化物半導体層中の水素濃度が１×１０１８／ｃｍ３以下、より好ましくは１×１０１７／ｃｍ３以下である場合には、上記不純物の濃度を低減することが望ましい。具体的に、二次イオン質量分析法によるＮａ濃度の測定値は、５×１０１６／ｃｍ３以下、好ましくは１×１０１６／ｃｍ３以下、更に好ましくは１×１０１５／ｃｍ３以下とするとよい。同様に、Ｌｉ濃度の測定値は、５×１０１５／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下とするとよい。同様に、Ｋ濃度の測定値は、５×１０１５／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下とするとよい。
【０３７６】
以上の工程により、酸化物半導体膜７１６中の水素の濃度を低減し、高純度化することができる。それにより酸化物半導体層の安定化を図ることができる。また、ガラス転移温度以下の加熱処理で、キャリア密度が極端に少なく、バンドギャップの広い酸化物半導体膜を形成することができる。このため、大面積基板を用いてトランジスタを作製することができ、量産性を高めることができる。また、当該水素濃度が低減され高純度化された酸化物半導体膜を用いることで、耐圧性が高く、オフ電流の著しく低いトランジスタを作製することができる。その他、トランジスタの電界効果移動度を後述する理想的な電界効果移動度近くまで高めることが可能となる。上記加熱処理は、酸化物半導体膜の成膜以降であれば、いつでも行うことができる。
【０３７７】
なお、酸化物半導体膜は非晶質であっても良いが、結晶性を有していても良い。結晶性を有する酸化物半導体膜としては、ｃ軸配向し、かつａｂ面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、ｃ軸においては金属原子が層状または金属原子と酸素原子とが層状に配列しており、ａｂ面においてはａ軸またはｂ軸の向きが異なる（ｃ軸を中心に回転した）結晶（ＣＡＡＣ：Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌともいう。）を含む酸化物であっても、トランジスタの信頼性を高めるという効果を得ることができるので、好ましい。
【０３７８】
ＣＡＡＣは、非晶質の酸化物半導体と比較して、金属と酸素の結合が秩序化している。すなわち、酸化物半導体が非晶質の場合は、個々の金属原子によって配位数が異なることも有り得るが、ＣＡＡＣでは金属原子の配位数はほぼ一定となる。そのため、微視的な酸素の欠損が減少し、水素原子（水素イオンを含む）やアルカリ金属原子の脱着による電荷の移動や不安定性を減少させる効果がある。
【０３７９】
従って、ＣＡＡＣで構成された酸化物半導体膜を用いてトランジスタを作製することで、トランジスタへの光照射またはバイアス−熱ストレス（ＢＴ）の付加を行った後に生じる、トランジスタのしきい値電圧の変化量を、低減することができる。よって、安定した電気的特性を有するトランジスタを作製することができる。
【０３８０】
ここで、ＣＡＡＣを詳細に説明する。ＣＡＡＣを含む酸化物とは、広義に、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつｃ軸方向に垂直な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む酸化物をいう。
【０３８１】
ＣＡＡＣは単結晶ではないが、非晶質のみから形成されているものでもない。また、ＣＡＡＣは結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。
【０３８２】
ＣＡＡＣに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣを構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣが形成される基板面、ＣＡＡＣの表面などに垂直な方向）に揃っていてもよい。または、ＣＡＡＣを構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣが形成される基板面、ＣＡＡＣの表面などに垂直な方向）を向いていてもよい。
【０３８３】
ＣＡＡＣは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。
【０３８４】
このようなＣＡＡＣの例として、膜状に形成され、膜表面または支持する基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子および酸素原子（または窒素原子）の層状配列が認められる結晶を挙げることもできる。
【０３８５】
ＣＡＡＣに含まれる結晶構造の一例について図４０乃至図４２を用いて詳細に説明する。なお、特に断りがない限り、図４０乃至図４２は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。また、図４０において、丸で囲まれたＯは４配位のＯを示し、二重丸で囲まれたＯは３配位のＯを示す。
【０３８６】
図４０（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図４０（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図４０（Ａ）の上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。図４０（Ａ）に示す小グループは電荷が０である。
【０３８７】
図４０（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図４０（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図４０（Ｂ）に示す構造をとりうる。図４０（Ｂ）に示す小グループは電荷が０である。
【０３８８】
図４０（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。図４０（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。または、図４０（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位のＯがあってもよい。図４０（Ｃ）に示す小グループは電荷が０である。
【０３８９】
図４０（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図４０（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図４０（Ｄ）に示す小グループは電荷が＋１となる。
【０３９０】
図４０（Ｅ）に、２個のＺｎを含む小グループを示す。図４０（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図４０（Ｅ）に示す小グループは電荷が−１となる。
【０３９１】
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう。）と呼ぶ。
【０３９２】
ここで、これらの小グループ同士が結合する規則について説明する。図４０（Ａ）に示す６配位のＩｎの上半分の３個のＯは、下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｉｎを有する。図４０（Ｂ）に示す５配位のＧａの上半分の１個のＯは、下方向に１個の近接Ｇａを有し、下半分の１個のＯは、上方向に１個の近接Ｇａを有する。図４０（Ｃ）に示す４配位のＺｎの上半分の１個のＯは、下方向に１個の近接Ｚｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｚｎを有する。この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）、または４配位の金属原子（Ｚｎ）のいずれかと結合することになる。
【０３９３】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。
【０３９４】
図４１（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。図４１（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図４１（Ｃ）は、図４１（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
【０３９５】
図４１（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図４１（Ａ）において、Ｉｎの上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図４１（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。
【０３９６】
図４１（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【０３９７】
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図４０（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
【０３９８】
具体的には、図４１（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）とする組成式で表すことができる。
【０３９９】
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物や、Ｉｎ−Ｇａ系酸化物、一元系金属の酸化物であるＩｎ系酸化物、Ｓｎ系酸化物、Ｚｎ系酸化物などを用いた場合も同様である。
【０４００】
例えば、図４２（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。
【０４０１】
図４２（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【０４０２】
図４２（Ｂ）に３つの中グループで構成される大グループを示す。なお、図４２（Ｃ）は、図４２（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
【０４０３】
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
【０４０４】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、図４２（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。
【０４０５】
具体的には、図４２（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の結晶を得ることができる。なお、得られるＩｎ−Ｇａ−Ｚｎ−Ｏ系の層構造は、ＩｎＧａＯ３（ＺｎＯ）ｎ（ｎは自然数。）とする組成式で表すことができる。
【０４０６】
ｎ＝１（ＩｎＧａＺｎＯ４）の場合は、例えば、図６５（Ａ）に示す結晶構造を取りうる。なお、図６５（Ａ）に示す結晶構造において、図４０（Ｂ）で説明したように、Ｇａ及びＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。
【０４０７】
また、ｎ＝２（ＩｎＧａＺｎ２Ｏ５）の場合は、例えば、図６５（Ｂ）に示す結晶構造を取りうる。なお、図６５（Ｂ）に示す結晶構造において、図４０（Ｂ）で説明したように、Ｇａ及びＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。
【０４０８】
ＣＡＡＣで構成された酸化物半導体膜（以下、ＣＡＡＣ膜ともいう）は、スパッタリング法によって作製することができる。スパッタリング法を用いてＣＡＡＣ膜を成膜する場合には、雰囲気中の酸素ガス比が高い方が好ましい。例えば、アルゴン及び酸素の混合ガス雰囲気中でスパッタリング法を行う場合には、酸素ガス比を３０％以上とすることが好ましく、４０％以上とすることがより好ましい。雰囲気中からの酸素の補充によって、ＣＡＡＣの結晶化が促進されるからである。
【０４０９】
また、スパッタリング法を用いてＣＡＡＣ膜を成膜する場合には、ＣＡＡＣ膜が成膜される基板を１５０℃以上に加熱しておくことが好ましく、１７０℃以上に加熱しておくことがより好ましい。基板温度の上昇に伴って、ＣＡＡＣの結晶化が促進されるからである。
【０４１０】
また、ＣＡＡＣ膜に対して、窒素雰囲気中又は真空中において熱処理を行った後には、酸素雰囲気中又は酸素と他のガスとの混合雰囲気中において熱処理を行うことが好ましい。先の熱処理で生じる酸素欠損を後の熱処理における雰囲気中からの酸素供給によって復元することができるからである。
【０４１１】
また、ＣＡＡＣ膜が成膜される膜表面（被成膜面）は平坦であることが好ましい。ＣＡＡＣ膜は、当該被成膜面に概略垂直となるｃ軸を有するため、当該被成膜面に存在する凹凸は、ＣＡＡＣ膜における結晶粒界の発生を誘発することになるからである。よって、ＣＡＡＣ膜が成膜される前に当該被成膜表面に対して化学機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）などの平坦化処理を行うことが好ましい。また、当該被成膜面の平均ラフネスは、０．５ｎｍ以下であることが好ましく、０．３ｎｍ以下であることがより好ましい。
【０４１２】
上述のように形成した酸化物半導体でなる膜をエッチングして酸化物半導体膜７１６を島状にする。酸化物半導体膜７１６を島状にするためのエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）が好ましい。また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、六弗化硫黄（ＳＦ６）、三弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いることができる。
【０４１３】
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。所望の形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節する。
【０４１４】
ウェットエッチングに用いるエッチング液として、燐酸と酢酸と硝酸を混ぜた溶液、クエン酸やシュウ酸などの有機酸を用いることができる。本実施の形態では、ＩＴＯ−０７Ｎ（関東化学社製）を用いる。
【０４１５】
酸化物半導体膜７１６を島状にするためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
【０４１６】
なお、次工程の導電膜を形成する前に逆スパッタリングを行い、酸化物半導体膜７１６及び絶縁膜７１３の表面に付着しているレジスト残渣などを除去することが好ましい。
【０４１７】
次いで、図４３（Ａ）に示すように、酸化物半導体膜７１６と接する導電層７１９と、酸化物半導体膜７１６と接する導電層７２０とを形成する。導電層７１９及び導電層７２０は、ソース電極又はドレイン電極として機能する。
【０４１８】
具体的に、導電層７１９及び導電層７２０は、スパッタリング法や真空蒸着法で導電膜を形成した後、該導電膜を所定の形状に加工することで、形成することができる。
【０４１９】
導電層７１９及び導電層７２０となる導電膜は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素、又は上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、アルミニウム、銅などの金属膜の下側もしくは上側にクロム、タンタル、チタン、モリブデン、タングステンなどの高融点金属膜を積層させた構成としても良い。また、アルミニウム又は銅は、耐熱性や腐食性の問題を回避するために、高融点金属材料と組み合わせて用いると良い。高融点金属材料としては、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム、イットリウム等を用いることができる。
【０４２０】
また、導電層７１９及び導電層７２０となる導電膜は、単層構造でも、２層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する２層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、更にその上にチタン膜を成膜する３層構造などが挙げられる。また、Ｃｕ−Ｍｇ−Ａｌ合金、Ｍｏ−Ｔｉ合金、Ｔｉ、Ｍｏ、は、酸化膜との密着性が高い。よって、下層にＣｕ−Ｍｇ−Ａｌ合金、Ｍｏ−Ｔｉ合金、Ｔｉ、或いはＭｏで構成される導電膜、上層にＣｕで構成される導電膜を積層し、上記積層された導電膜を導電層７１９及び導電層７２０に用いることで、酸化膜である絶縁膜と、導電層７１９及び導電層７２０との密着性を高めることができる。
【０４２１】
また、導電層７１９及び導電層７２０となる導電膜としては、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム、酸化スズ、酸化亜鉛、酸化インジウム酸化スズ、酸化インジウム酸化亜鉛又は前記金属酸化物材料にシリコン若しくは酸化シリコンを含ませたものを用いることができる。
【０４２２】
導電膜形成後に加熱処理を行う場合には、この加熱処理に耐える耐熱性を導電膜に持たせることが好ましい。
【０４２３】
なお、導電膜のエッチングの際に、酸化物半導体膜７１６がなるべく除去されないようにそれぞれの材料及びエッチング条件を適宜調節する。エッチング条件によっては、酸化物半導体膜７１６の露出した部分が一部エッチングされることで、溝部（凹部）が形成されることもある。
【０４２４】
本実施の形態では、導電膜にチタン膜を用いる。そのため、アンモニアと過酸化水素水を含む溶液（アンモニア過水）を用いて、選択的に導電膜をウェットエッチングすることができる。具体的には、３１重量％の過酸化水素水と、２８重量％のアンモニア水と水とを、体積比５：２：２で混合したアンモニア過水を用いる。或いは、塩素（Ｃｌ２）、塩化硼素（ＢＣｌ３）などを含むガスを用いて、導電膜をドライエッチングしても良い。
【０４２５】
なお、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透過した光に多段階の強度をもたせる多階調マスクによって形成されたレジストマスクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは複数の膜厚を有する形状となり、エッチングを行うことで更に形状を変形することができるため、異なるパターンに加工する複数のエッチング工程に用いることができる。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。よって露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。
【０４２６】
また、酸化物半導体膜７１６と、ソース電極又はドレイン電極として機能する導電層７１９及び導電層７２０との間に、ソース領域及びドレイン領域として機能する酸化物導電膜を設けるようにしても良い。酸化物導電膜の材料としては、酸化亜鉛を成分として含むものが好ましく、酸化インジウムを含まないものであることが好ましい。そのような酸化物導電膜として、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウムなどを適用することができる。
【０４２７】
例えば、酸化物導電膜を形成する場合、酸化物導電膜を形成するためのエッチング加工と、導電層７１９及び導電層７２０を形成するためのエッチング加工とを一括で行うようにしても良い。
【０４２８】
ソース領域及びドレイン領域として機能する酸化物導電膜を設けることで、酸化物半導体膜７１６と導電層７１９及び導電層７２０の間の抵抗を下げることができるので、トランジスタの高速動作を実現させることができる。また、ソース領域及びドレイン領域として機能する酸化物導電膜を設けることで、トランジスタの耐圧を高めることができる。
【０４２９】
次いで、Ｎ２Ｏ、Ｎ２、又はＡｒなどのガスを用いたプラズマ処理を行うようにしても良い。このプラズマ処理によって露出している酸化物半導体層の表面に付着した水などを除去する。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。
【０４３０】
なお、プラズマ処理を行った後、図４３（Ｂ）に示すように、導電層７１９及び導電層７２０と、酸化物半導体膜７１６とを覆うように、ゲート絶縁膜７２１を形成する。そして、ゲート絶縁膜７２１上において、酸化物半導体膜７１６と重なる位置にゲート電極７２２を形成する。
【０４３１】
そして、ゲート電極７２２が形成された後にゲート電極７２２をマスクとして酸化物半導体膜７１６にｎ型の導電性を付与するドーパントを添加し、一対の高濃度領域９０８を形成する。なお、酸化物半導体膜７１６のうち、ゲート絶縁膜７２１を間に挟んでゲート電極７２２と重なる領域がチャネル形成領域となる。酸化物半導体膜７１６では、一対の高濃度領域９０８の間にチャネル形成領域が設けられている。高濃度領域９０８を形成するためのドーパントの添加は、イオン注入法を用いることができる。ドーパントは、例えばヘリウム、アルゴン、キセノンなどの希ガスや、窒素、リン、ヒ素、アンチモンなどの１５族原子などを用いることができる。例えば、窒素をドーパントとして用いた場合、高濃度領域９０８中の窒素原子の濃度は、５×１０１９／ｃｍ３以上１×１０２２／ｃｍ３以下であることが望ましい。ｎ型の導電性を付与するドーパントが添加されている高濃度領域９０８は、酸化物半導体膜７１６中の他の領域に比べて導電性が高くなる。よって、高濃度領域９０８を酸化物半導体膜７１６に設けることで、ソース電極とドレイン電極（導電層７１９と導電層７２０）の間の抵抗を下げることができる。
【０４３２】
そして、ソース電極とドレイン電極（導電層７１９と導電層７２０）の間の抵抗を下げることで、トランジスタ２の微細化を進めても、高いオン電流と、高速動作を確保することができる。また、トランジスタ２の微細化により、半導体装置１を小型化することができる。
【０４３３】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を酸化物半導体膜７１６に用いた場合、窒素を添加した後、３００℃以上６００℃以下で１時間程度加熱処理を施すことにより、高濃度領域９０８中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。高濃度領域９０８中の酸化物半導体がウルツ鉱型の結晶構造を有することで、さらに高濃度領域９０８の導電性を高め、ソース電極とドレイン電極（導電層７１９と導電層７２０）の間の抵抗を下げることができる。なお、ウルツ鉱型の結晶構造を有する酸化物半導体を形成して、ソース電極とドレイン電極（導電層７１９と導電層７２０）の間の抵抗を効果的に下げるためには、窒素をドーパントとして用いた場合、高濃度領域９０８中の窒素原子の濃度を、１×１０２０／ｃｍ３以上７ａｔｏｍｓ％以下とすることが望ましい。しかし、窒素原子が上記範囲よりも低い濃度であっても、ウルツ鉱型の結晶構造を有する酸化物半導体が得られる場合もある。
【０４３４】
ゲート絶縁膜７２１は、ゲート絶縁膜７０３と同様の材料、同様の積層構造を用いて形成することが可能である。なお、ゲート絶縁膜７２１は、水分や、水素などの不純物を極力含まないことが望ましく、単層の絶縁膜であっても良いし、積層された複数の絶縁膜で構成されていても良い。ゲート絶縁膜７２１に水素が含まれると、その水素が酸化物半導体膜７１６へ侵入し、又は水素が酸化物半導体膜７１６中の酸素を引き抜き、酸化物半導体膜７１６が低抵抗化（ｎ型化）してしまい、寄生チャネルが形成されるおそれがある。よって、ゲート絶縁膜７２１はできるだけ水素を含まない膜になるように、成膜方法に水素を用いないことが重要である。上記ゲート絶縁膜７２１には、バリア性の高い材料を用いるのが望ましい。例えば、バリア性の高い絶縁膜として、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、又は窒化酸化アルミニウム膜などを用いることができる。複数の積層された絶縁膜を用いる場合、窒素の含有比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を、上記バリア性の高い絶縁膜よりも、酸化物半導体膜７１６に近い側に形成する。そして、窒素の含有比率が低い絶縁膜を間に挟んで、導電層７１９及び導電層７２０及び酸化物半導体膜７１６と重なるように、バリア性の高い絶縁膜を形成する。バリア性の高い絶縁膜を用いることで、酸化物半導体膜７１６内、ゲート絶縁膜７２１内、或いは、酸化物半導体膜７１６と他の絶縁膜の界面とその近傍に、水分又は水素などの不純物が入り込むのを防ぐことができる。また、酸化物半導体膜７１６に接するように窒素の比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を形成することで、バリア性の高い材料を用いた絶縁膜が直接酸化物半導体膜７１６に接するのを防ぐことができる。
【０４３５】
本実施の形態では、スパッタリング法で形成された膜厚２００ｎｍの酸化珪素膜上に、スパッタリング法で形成された膜厚１００ｎｍの窒化珪素膜を積層させた構造を有する、ゲート絶縁膜７２１を形成する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施の形態では１００℃とする。
【０４３６】
なお、ゲート絶縁膜７２１を形成した後に、加熱処理を施しても良い。加熱処理は、窒素、超乾燥空気、又は希ガス（アルゴン、ヘリウムなど）の雰囲気下において、好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下で行う。上記ガスは、水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下であることが望ましい。本実施の形態では、例えば、窒素雰囲気下で２５０℃、１時間の加熱処理を行う。或いは、導電層７１９及び導電層７２０を形成する前に、水分又は水素を低減させるための酸化物半導体膜に対して行った先の加熱処理と同様に、高温短時間のＲＴＡ処理を行っても良い。酸素を含むゲート絶縁膜７２１が設けられた後に、加熱処理が施されることによって、酸化物半導体膜７１６に対して行った先の加熱処理により、酸化物半導体膜７１６に酸素欠損が発生していたとしても、ゲート絶縁膜７２１から酸化物半導体膜７１６に酸素が供与される。そして、酸化物半導体膜７１６に酸素が供与されることで、酸化物半導体膜７１６において、ドナーとなる酸素欠損を低減し、化学量論的組成比を満たすことが可能である。酸化物半導体膜７１６には、化学量論的組成比を超える量の酸素が含まれていることが好ましい。その結果、酸化物半導体膜７１６をｉ型に近づけることができ、酸素欠損によるトランジスタの電気特性のばらつきを軽減し、電気特性の向上を実現することができる。この加熱処理を行うタイミングは、ゲート絶縁膜７２１の形成後であれば特に限定されず、他の工程、例えば樹脂膜形成時の加熱処理や、透明導電膜を低抵抗化させるための加熱処理と兼ねることで、工程数を増やすことなく、酸化物半導体膜７１６をｉ型に近づけることができる。
【０４３７】
また、酸素雰囲気下で酸化物半導体膜７１６に加熱処理を施すことで、酸化物半導体に酸素を添加し、酸化物半導体膜７１６中においてドナーとなる酸素欠損を低減させても良い。加熱処理の温度は、例えば１００℃以上３５０℃未満、好ましくは１５０℃以上２５０℃未満で行う。上記酸素雰囲気下の加熱処理に用いられる酸素ガスには、水、水素などが含まれないことが好ましい。又は、加熱処理装置に導入する酸素ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち酸素中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【０４３８】
或いは、イオン注入法又はイオンドーピング法などを用いて、酸化物半導体膜７１６に酸素を添加することで、ドナーとなる酸素欠損を低減させても良い。例えば、２．４５ＧＨｚのマイクロ波でプラズマ化した酸素を酸化物半導体膜７１６に添加すれば良い。
【０４３９】
また、ゲート電極７２２は、ゲート絶縁膜７２１上に導電膜を形成した後、該導電膜をエッチング加工することで形成することができる。ゲート電極７２２は、ゲート電極７０７、或いは導電層７１９及び導電層７２０と同様の材料を用いて形成することが可能である。
【０４４０】
ゲート電極７２２の膜厚は、１０ｎｍ〜４００ｎｍ、好ましくは１００ｎｍ〜２００ｎｍとする。本実施の形態では、タングステンターゲットを用いたスパッタリング法により１５０ｎｍのゲート電極用の導電膜を形成した後、該導電膜をエッチングにより所望の形状に加工することで、ゲート電極７２２を形成する。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
【０４４１】
以上の工程により、トランジスタ２が形成される。
【０４４２】
トランジスタ２は、ソース電極及びドレイン電極（導電層７１９及び導電層７２０）と、ゲート電極７２２とが重なっていない。すなわち、ソース電極及びドレイン電極（導電層７１９及び導電層７２０）とゲート電極７２２との間には、ゲート絶縁膜７２１の膜厚よりも大きい間隔が設けられている。よって、トランジスタ２は、ソース電極及びドレイン電極とゲート電極との間に形成される寄生容量を小さく抑えることができるので、高速動作を実現することができる。
【０４４３】
また、トランジスタ２はシングルゲート構造のトランジスタを用いて説明したが、必要に応じて、電気的に接続された複数のゲート電極を有することで、チャネル形成領域を複数有する、マルチゲート構造のトランジスタも形成することができる。
【０４４４】
なお、酸化物半導体膜７１６に接する絶縁膜（本実施の形態においては、ゲート絶縁膜７２１及び絶縁膜７１３が該当する。）は、第１３族元素及び酸素を含む絶縁材料を用いるようにしても良い。酸化物半導体材料には第１３族元素を含むものが多く、第１３族元素を含む絶縁材料は酸化物半導体との相性が良く、これを酸化物半導体層に接する絶縁膜に用いることで、酸化物半導体層との界面の状態を良好に保つことができる。
【０４４５】
第１３族元素を含む絶縁材料とは、絶縁材料に一又は複数の第１３族元素を含むことを意味する。第１３族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原子％）が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）がアルミニウムの含有量（原子％）以上のものを示す。
【０４４６】
例えば、ガリウムを含有する酸化物半導体膜に接して絶縁膜を形成する場合に、絶縁膜に酸化ガリウムを含む材料を用いることで酸化物半導体膜と絶縁膜の界面特性を良好に保つことができる。例えば、酸化物半導体膜と酸化ガリウムを含む絶縁膜とを接して設けることにより、酸化物半導体膜と絶縁膜の界面における水素のパイルアップを低減することができる。なお、絶縁膜に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同様の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁膜を形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半導体層への水の侵入防止という点においても好ましい。
【０４４７】
また、酸化物半導体膜７１６に接する絶縁膜は、酸素雰囲気下による熱処理や、酸素ドープなどにより、絶縁材料を化学量論的組成比より酸素が多い状態とすることが好ましい。酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸素を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。また、酸素ドープは、イオン注入法又はイオンドーピング法を用いて行ってもよい。
【０４４８】
例えば、酸化物半導体膜７１６に接する絶縁膜として酸化ガリウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムの組成をＧａ２ＯＸ（Ｘ＝３＋α、０＜α＜１）とすることができる。
【０４４９】
また、酸化物半導体膜７１６に接する絶縁膜として酸化アルミニウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化アルミニウムの組成をＡｌ２ＯＸ（Ｘ＝３＋α、０＜α＜１）とすることができる。
【０４５０】
また、酸化物半導体膜７１６に接する絶縁膜として酸化ガリウムアルミニウム（酸化アルミニウムガリウム）を用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムアルミニウム（酸化アルミニウムガリウム）の組成をＧａＸＡｌ２−ＸＯ３＋α（０＜Ｘ＜２、０＜α＜１）とすることができる。
【０４５１】
酸素ドープ処理を行うことにより、化学量論的組成比より酸素が多い領域を有する絶縁膜を形成することができる。このような領域を備える絶縁膜と酸化物半導体膜が接することにより、絶縁膜中の過剰な酸素が酸化物半導体膜に供給され、酸化物半導体膜中、又は酸化物半導体膜と絶縁膜の界面における酸素欠陥を低減し、酸化物半導体膜をｉ型化又はｉ型に限りなく近くすることができる。
【０４５２】
なお、化学量論的組成比より酸素が多い領域を有する絶縁膜は、酸化物半導体膜７１６に接する絶縁膜のうち、上層に位置する絶縁膜又は下層に位置する絶縁膜のうち、どちらか一方のみに用いても良いが、両方の絶縁膜に用いる方が好ましい。化学量論的組成比より酸素が多い領域を有する絶縁膜を、酸化物半導体膜７１６に接する絶縁膜の、上層及び下層に位置する絶縁膜に用い、酸化物半導体膜７１６を挟む構成とすることで、上記効果をより高めることができる。
【０４５３】
また、酸化物半導体膜７１６の上層又は下層に用いる絶縁膜は、上層と下層で同じ構成元素を有する絶縁膜としても良いし、異なる構成元素を有する絶縁膜としても良い。例えば、上層と下層とも、組成がＧａ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムとしても良いし、上層と下層の一方を組成がＧａ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムとし、他方を組成がＡｌ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化アルミニウムとしても良い。
【０４５４】
また、酸化物半導体膜７１６に接する絶縁膜は、化学量論的組成比より酸素が多い領域を有する絶縁膜の積層としても良い。例えば、酸化物半導体膜７１６の上層に組成がＧａ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムを形成し、その上に組成がＧａＸＡｌ２−ＸＯ３＋α（０＜Ｘ＜２、０＜α＜１）の酸化ガリウムアルミニウム（酸化アルミニウムガリウム）を形成してもよい。なお、酸化物半導体膜７１６の下層を、化学量論的組成比より酸素が多い領域を有する絶縁膜の積層としても良いし、酸化物半導体膜７１６の上層及び下層の両方を、化学量論的組成比より酸素が多い領域を有する絶縁膜の積層としても良い。
【０４５５】
次に、図４３（Ｃ）に示すように、ゲート絶縁膜７２１、ゲート電極７２２を覆うように、絶縁膜７２４を形成する。絶縁膜７２４は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化珪素、酸化窒化珪素、窒化珪素、酸化ハフニウム、酸化ガリウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。なお、絶縁膜７２４には、誘電率の低い材料や、誘電率の低い構造（多孔性の構造など）を用いることが望ましい。絶縁膜７２４の誘電率を低くすることにより、配線や電極などの間に生じる寄生容量を低減し、動作の高速化を図ることができるためである。なお、本実施の形態では、絶縁膜７２４を単層構造としているが、本発明の一態様はこれに限定されず、２層以上の積層構造としても良い。
【０４５６】
次に、ゲート絶縁膜７２１、絶縁膜７２４に開口部を形成し、導電層７２０の一部を露出させる。その後、絶縁膜７２４上に、上記開口部において導電層７２０と接する配線７２６を形成する。
【０４５７】
配線７２６は、ＰＶＤ法や、ＣＶＤ法を用いて導電膜を形成した後、当該導電膜をエッチング加工することによって形成される。また、導電膜の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、又はこれらを複数組み合わせた材料を用いてもよい。
【０４５８】
より具体的には、例えば、絶縁膜７２４の開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＰＶＤ法によりチタン膜を薄く（５ｎｍ程度）形成した後に、開口部に埋め込むようにアルミニウム膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここでは導電層７２０）との接触抵抗を低減させる機能を有する。また、アルミニウム膜のヒロックを防止することができる。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
【０４５９】
またゲート電極７２２と、一対の不純物領域７０９の一方と電気的に接続させる必要がある。上記の方法を用いればよい。
【０４６０】
次に、図４３（Ｄ）に示すように、配線７２６を覆うように絶縁膜７２７を形成する。更に絶縁膜７２７上に導電膜を形成し、当該導電膜をエッチング加工することによって導電層７３０１を形成する。その後、導電層７３０１を覆うように絶縁膜７３０２を形成し、絶縁膜７３０２上に導電膜７３０３を形成する。こうして容量素子１２を形成することができる。容量素子１２の一対の電極のうちの一方が導電層７３０１に対応し、一対の電極のうちの他方が導電膜７３０３に対応し、誘電体層が絶縁膜７３０２に対応する。ここで、絶縁膜７２７、導電層７３０１、絶縁膜７３０２、導電膜７３０３の材料は、その他絶縁膜や導電層と同様の材料を用いることができる。
【０４６１】
上述した一連の工程により、半導体装置を作製することができる。
【０４６２】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０４６３】
なお基板７００に半導体基板を用いる場合には、例えば特許文献２の図２のように、半導体基板にＳｉトランジスタ５を作製し、Ｓｉトランジスタ５上にトランジスタ２を作製することも可能である。
【０４６４】
（実施形態１３）
本実施の形態では、実施の形態１２とは異なる構造を有した、酸化物半導体膜を用いたトランジスタ２について説明する。なお、図４３と同じ部分は同じ符号を用いて示し、説明は省略する。
【０４６５】
図４４（Ａ）に示すトランジスタ２は、ゲート電極７２２が酸化物半導体膜７１６の上に形成されているトップゲート型であり、なおかつ、ソース電極及びドレイン電極（導電層７１９及び導電層７２０）が酸化物半導体膜７１６の下に形成されているボトムコンタクト型である。
【０４６６】
また、酸化物半導体膜７１６は、ゲート電極７２２が形成された後に酸化物半導体膜７１６にＮ型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域９１８を有する。また、酸化物半導体膜７１６のうち、ゲート絶縁膜７２１を間に挟んでゲート電極７２２と重なる領域がチャネル形成領域９１９である。酸化物半導体膜７１６では、一対の高濃度領域９１８の間にチャネル形成領域９１９が設けられている。
【０４６７】
高濃度領域９１８は、実施形態１２において説明した高濃度領域９０８と同様に形成することができる。
【０４６８】
図４４（Ｂ）に示すトランジスタ２は、ゲート電極７２２が酸化物半導体膜７１６の上に形成されているトップゲート型であり、なおかつ、ソース電極及びドレイン電極（導電層７１９及び導電層７２０）が酸化物半導体膜７１６の上に形成されているトップコンタクト型である。そして、ゲート電極７２２の側部に設けられた、絶縁膜で形成されたサイドウォール９３０を有する。
【０４６９】
また、酸化物半導体膜７１６は、ゲート電極７２２が形成された後に酸化物半導体膜７１６にＮ型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域９２８と、一対の低濃度領域９２９とを有する。また、酸化物半導体膜７１６のうち、ゲート絶縁膜７２１を間に挟んでゲート電極７２２と重なる領域がチャネル形成領域９３１である。酸化物半導体膜７１６では、一対の高濃度領域９２８の間に一対の低濃度領域９２９が設けられ、一対の低濃度領域９２９の間にチャネル形成領域９３１が設けられている。そして、一対の低濃度領域９２９は、酸化物半導体膜７１６中の、ゲート絶縁膜７２１を間に挟んでサイドウォール９３０と重なる領域に設けられている。
【０４７０】
高濃度領域９２８及び低濃度領域９２９は、実施形態１２において説明した高濃度領域９０８と同様に形成することができる。
【０４７１】
図４４（Ｃ）に示すトランジスタ２は、ゲート電極７２２が酸化物半導体膜７１６の上に形成されているトップゲート型であり、なおかつ、ソース電極及びドレイン電極（導電層７１９及び導電層７２０）が酸化物半導体膜７１６の下に形成されているボトムコンタクト型である。そして、ゲート電極７２２の側部に設けられた、絶縁膜で形成されたサイドウォール９５０を有する。
【０４７２】
また、酸化物半導体膜７１６は、ゲート電極７２２が形成された後に酸化物半導体膜７１６にＮ型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域９４８と、一対の低濃度領域９４９とを有する。また、酸化物半導体膜７１６のうち、ゲート絶縁膜７２１を間に挟んでゲート電極７２２と重なる領域がチャネル形成領域９５１である。酸化物半導体膜７１６では、一対の高濃度領域９４８の間に一対の低濃度領域９４９が設けられ、一対の低濃度領域９４９の間にチャネル形成領域９５１が設けられている。そして、一対の低濃度領域９４９は、酸化物半導体膜７１６中の、ゲート絶縁膜７２１を間に挟んでサイドウォール９５０と重なる領域に設けられている。
【０４７３】
高濃度領域９４８及び低濃度領域９４９は、実施形態１２において説明した高濃度領域９０８と同様に形成することができる。
【０４７４】
なお、酸化物半導体を用いたトランジスタにおいて、ソース領域またはドレイン領域として機能する高濃度領域をセルフアラインプロセスにて作製する方法の一つとして、酸化物半導体膜の表面を露出させて、アルゴンプラズマ処理をおこない、酸化物半導体層のプラズマにさらされた領域の抵抗率を低下させる方法が開示されている（Ｓ．  Ｊｅｏｎ  ｅｔ  ａｌ．  ”１８０ｎｍ  Ｇａｔｅ  Ｌｅｎｇｔｈ  Ａｍｏｒｐｈｏｕｓ  ＩｎＧａＺｎＯ  Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ  ｆｏｒ  Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｉｍａｇｅ  Ｓｅｎｓｏｒ  Ａｐｐｌｉｃａｔｉｏｎｓ”，  ＩＥＤＭ  Ｔｅｃｈ．  Ｄｉｇ．，  ｐｐ．５０４−５０７，  ２０１０．）。
【０４７５】
しかしながら、上記作製方法では、ゲート絶縁膜を形成した後に、ソース領域またはドレイン領域となるべき部分を露出するべく、ゲート絶縁膜を部分的に除去する必要がある。よって、ゲート絶縁膜が除去される際に、下層の酸化物半導体膜も部分的にオーバーエッチングされ、ソース領域またはドレイン領域となるべき部分の膜厚が小さくなってしまう。その結果、ソース領域またはドレイン領域の抵抗が増加し、また、オーバーエッチングによるトランジスタの特性不良が起こりやすくなる。
【０４７６】
トランジスタの微細化を進めるには、加工精度の高いドライエッチング法を採用する必要がある。しかし、上記オーバーエッチングは、酸化物半導体膜とゲート絶縁膜の選択比が十分に確保できないドライエッチング法を採用する場合に、顕著に起こりやすい。
【０４７７】
例えば、酸化物半導体膜が十分な厚さであればオーバーエッチングも問題にはならないが、チャネル長を２００ｎｍ以下とする場合には、短チャネル効果を防止する上で、チャネル形成領域となる部分の酸化物半導体膜の厚さは２０ｎｍ以下、好ましくは１０ｎｍ以下であることが求められる。そのような薄い酸化物半導体膜を扱う場合には、酸化物半導体層のオーバーエッチングは、上述したような、ソース領域またはドレイン領域の抵抗が増加、トランジスタの特性不良を生じさせるため、好ましくない。
【０４７８】
しかし、本発明の一態様のように、酸化物半導体膜へのドーパントの添加を、酸化物半導体膜を露出させず、ゲート絶縁膜を残したまま行うことで、酸化物半導体膜のオーバーエッチングを防ぎ、酸化物半導体膜への過剰なダメージを軽減することができる。また、加えて、酸化物半導体膜とゲート絶縁膜の界面も清浄に保たれる。従って、トランジスタの特性及び信頼性を高めることができる。
【０４７９】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０４８０】
（実施形態１４）
本実施の形態では、実施形態１２や実施形態１３とは異なる構造を有した、酸化物半導体膜を用いたトランジスタについて説明する。なお、図４３と同じ部分は同じ符号を用いて示し、説明は省略する。本実施の形態において示すトランジスタ２は、ゲート電極７２２が導電層７１９及び導電層７２０と重なる様に設けられている。また、実施の形態１２や実施の形態１３に示したトランジスタ２とは異なり、酸化物半導体膜７１６に対して、ゲート電極７２２をマスクとした導電型を付与する不純物元素の添加が行われていない点が異なる。
【０４８１】
図４５（Ａ）に示すトランジスタ２は、導電層７１９及び導電層７２０の下方に酸化物半導体膜７１６が設けられる例であり、図４５（Ｂ）に示すトランジスタ２は、導電層７１９及び導電層７２０の上方に酸化物半導体膜７１６が設けられる例である。なお、図４５（Ａ）及び図４５（Ｂ）において、絶縁膜７２４の上面が平坦化されていない構成を示したがこれに限定されない。絶縁膜７２４の上面が平坦化されていてもよい。
【０４８２】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０４８３】
（実施形態１５）
本実施形態はチャネル領域に酸化物半導体膜を有するトランジスタの電気的特性（特に電界効果移動度）について説明する。
【０４８４】
酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。
【０４８５】
半導体本来の移動度をμ０、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁（粒界等）が存在すると仮定すると、以下の式で表現できる。
【０４８６】
【数２】
0005947099.tif 000003
【０４８７】
ここで、Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは、以下の式で表される。
【０４８８】
【数３】
0005947099.tif 000004
【０４８９】
ここで、ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃｏｘは単位面積当たりの容量、Ｖｇはゲート電圧、ｔはチャネルの厚さである。なお、厚さ３０ｎｍ以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。
線形領域におけるドレイン電流Ｉｄは、以下の式となる。
【０４９０】
【数４】
0005947099.tif 000005
【０４９１】
ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。また、Ｖｄはドレイン電圧である。
上式の両辺をＶｇで割り、更に両辺の対数を取ると、以下のようになる。
【０４９２】
【数５】
0005947099.tif 000006
【０４９３】
数５の右辺はＶｇの関数である。この式からわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）、横軸を１／Ｖｇとする直線の傾きから欠陥密度Ｎが求められる。すなわち、トランジスタのＩｄ―Ｖｇ特性から、欠陥密度を評価できる。酸化物半導体としては、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のものでは欠陥密度Ｎは１×１０１２／ｃｍ２程度である。
【０４９４】
このようにして求めた欠陥密度等をもとに数２および数３よりμ０＝１２０ｃｍ２／Ｖｓが導出される。欠陥のあるＩｎ−Ｓｎ−Ｚｎ酸化物で測定される移動度は３５ｃｍ２／Ｖｓ程度である。しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ０は１２０ｃｍ２／Ｖｓとなると予想できる。
【０４９５】
ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁膜との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁膜界面からｘだけ離れた場所における移動度μ１は、以下の式で表される。
【０４９６】
【数６】
0005947099.tif 000007
【０４９７】
ここで、Ｄはゲート方向の電界、Ｂ、Ｇは定数である。ＢおよびＧは、実際の測定結果より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０７ｃｍ／ｓ、Ｇ＝１０ｎｍ（界面散乱が及ぶ深さ）である。Ｄが増加する（すなわち、ゲート電圧が高くなる）と数６の第２項が増加するため、移動度μ１は低下することがわかる。
【０４９８】
半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μ２を計算した結果を図４６に示す。なお、計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ  Ｄｅｖｉｃｅを使用し、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、２．８電子ボルト、４．７電子ボルト、１５、１５ｎｍとした。これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。
【０４９９】
さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、５．５電子ボルト、４．６電子ボルト、４．６電子ボルトとした。また、ゲート絶縁膜の厚さは１００ｎｍ、比誘電率は４．１とした。チャネル長およびチャネル幅はともに１０μｍ、ドレイン電圧Ｖｄは０．１Ｖである。
【０５００】
図４６で示されるように、ゲート電圧１Ｖ強で移動度１００ｃｍ２／Ｖｓ以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｆｌａｔｎｅｓｓ）が望ましい。
【０５０１】
このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した結果を図４７乃至図４９に示す。なお、計算に用いたトランジスタの断面構造を図５０に示す。図５０に示すトランジスタは酸化物半導体層にｎ＋の導電型を呈する半導体領域１０３０ａおよび半導体領域１０３０ｃを有する。半導体領域１０３０ａおよび半導体領域１０３０ｃの抵抗率は２×１０−３Ωｃｍとする。
【０５０２】
図５０（Ａ）に示すトランジスタは、下地絶縁層１０１０と、下地絶縁層１０１０に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物１０２０の上に形成される。トランジスタは半導体領域１０３０ａ、半導体領域１０３０ｃと、それらに挟まれ、チャネル形成領域となる真性の半導体領域１０３０ｂと、ゲート１０５０を有する。ゲート１０５０の幅を３３ｎｍとする。
【０５０３】
ゲート１０５０と半導体領域１０３０ｂの間には、ゲート絶縁膜１０４０を有し、また、ゲート１０５０の両側面には側壁絶縁物１０６０ａおよび側壁絶縁物１０６０ｂ、ゲート１０５０の上部には、ゲート１０５０と他の配線との短絡を防止するための絶縁物１０７０を有する。側壁絶縁物の幅は５ｎｍとする。また、半導体領域１０３０ａおよび半導体領域１０３０ｃに接して、ソース１０８０ａおよびドレイン１０８０ｂを有する。なお、このトランジスタにおけるチャネル幅を４０ｎｍとする。
【０５０４】
図５０（Ｂ）に示すトランジスタは、下地絶縁層１０１０と、酸化アルミニウムよりなる埋め込み絶縁物１０２０の上に形成され、半導体領域１０３０ａ、半導体領域１０３０ｃと、それらに挟まれた真性の半導体領域１０３０ｂと、幅３３ｎｍのゲート１０５０とゲート絶縁膜１０４０と側壁絶縁物１０６０ａおよび側壁絶縁物１０６０ｂと絶縁物１０７０とソース１０８０ａおよびドレイン１０８０ｂを有する点で図５０（Ａ）に示すトランジスタと同じである。
【０５０５】
図５０（Ａ）に示すトランジスタと図５０（Ｂ）に示すトランジスタの相違点は、側壁絶縁物１０６０ａおよび側壁絶縁物１０６０ｂの下の半導体領域の導電型である。図５０（Ａ）に示すトランジスタでは、側壁絶縁物１０６０ａおよび側壁絶縁物１０６０ｂの下の半導体領域はｎ＋の導電型を呈する半導体領域１０３０ａおよび半導体領域１０３０ｃであるが、図５０（Ｂ）に示すトランジスタでは、真性の半導体領域１０３０ｂである。すなわち、半導体領域１０３０ａ（半導体領域１０３０ｃ）とゲート１０５０がＬｏｆｆだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Ｌｏｆｆをオフセット長という。図から明らかなように、オフセット長は、側壁絶縁物１０６０ａ（側壁絶縁物１０６０ｂ）の幅と同じである。
【０５０６】
その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ  Ｄｅｖｉｃｅを使用した。図４７は、図５０（Ａ）に示される構造のトランジスタのドレイン電流（Ｉｄ、実線）および移動度（μ、点線）のゲート電圧（Ｖｇ、ゲートとソースの電位差）依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧（ドレインとソースの電位差）を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
【０５０７】
図４７（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図４７（Ｂ）は１０ｎｍとしたものであり、図４７（Ｃ）は５ｎｍとしたものである。ゲート絶縁膜が薄くなるほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。一方、移動度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。ゲート電圧１Ｖ前後で、ドレイン電流は半導体装置で必要とされる１０μＡを超えることが示された。なお１．Ｅ−０３は１×１０−３を示す。その他も同じである。またその他の図面でも同様である。
【０５０８】
図４８は、図５０（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧Ｖｇ依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図４８（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図４８（Ｂ）は１０ｎｍとしたものであり、図４８（Ｃ）は５ｎｍとしたものである。
【０５０９】
また、図４９は、図５０（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図４９（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図４９（Ｂ）は１０ｎｍとしたものであり、図４９（Ｃ）は５ｎｍとしたものである。
【０５１０】
いずれもゲート絶縁膜が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。
【０５１１】
なお、移動度μのピークは、図４７では８０ｃｍ２／Ｖｓ程度であるが、図４８では６０ｃｍ２／Ｖｓ程度、図４９では４０ｃｍ２／Ｖｓと、オフセット長Ｌｏｆｆが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流にはオフセット長Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。また、いずれもゲート電圧１Ｖ前後で、ドレイン電流は半導体装置で必要とされる１０μＡを超えることが示された。
【０５１２】
（実施形態１６）
本実施形態は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタの特性について説明する。
【０５１３】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタは、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成比で５ａｔｏｍｉｃ％以上含まれる元素をいう。
【０５１４】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧をプラスシフトさせ、ノーマリ・オフ化させることが可能となる。
【０５１５】
例えば、図５１（Ａ）〜（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とし、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍである酸化物半導体膜と、厚さ１００ｎｍのゲート絶縁膜を用いたトランジスタの特性である。なお、Ｖｄは１０Ｖとした。
【０５１６】
図５１（Ａ）は基板を意図的に加熱せずにスパッタリング法でＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成したときのトランジスタ特性である。このとき電界効果移動度は１８．８ｃｍ２／Ｖｓｅｃが得られている。一方、基板を意図的に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成すると電界効果移動度を向上させることが可能となる。図５１（Ｂ）は基板を２００℃に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成したときのトランジスタ特性を示すが、電界効果移動度は３２．２ｃｍ２／Ｖｓｅｃが得られている。
【０５１７】
電界効果移動度は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成した後に熱処理をすることによって、さらに高めることができる。図５１（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を２００℃でスパッタリング成膜した後、６５０℃で熱処理をしたときのトランジスタ特性を示す。このとき電界効果移動度は３４．５ｃｍ２／Ｖｓｅｃが得られている。
【０５１８】
基板を意図的に加熱することでスパッタリング成膜中の水分が酸化物半導体膜中に取り込まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸化物半導体膜から水素や水酸基若しくは水分を放出させ除去することができ、上記のように電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には１００ｃｍ２／Ｖｓｅｃを超える電界効果移動度を実現することも可能になると推定される。
【０５１９】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体に酸素イオンを注入し、熱処理により該酸化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はその後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。
【０５２０】
基板を意図的に加熱して成膜すること及び／又は成膜後に熱処理することの効果は、電界効果移動度の向上のみならず、トランジスタのノーマリ・オフ化を図ることにも寄与している。基板を意図的に加熱しないで形成されたＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトしてしまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトランジスタがノーマリ・オフとなる方向に動き、このような傾向は図５１（Ａ）と図５１（Ｂ）の対比からも確認することができる。
【０５２１】
なお、しきい値電圧はＩｎ、Ｓｎ及びＺｎの比率を変えることによっても制御することが可能であり、組成比としてＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることでトランジスタのノーマリ・オフ化を期待することができる。また、ターゲットの組成比をＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることで結晶性の高い酸化物半導体膜を得ることができる。
【０５２２】
意図的な基板加熱温度若しくは熱処理温度は、１５０℃以上、好ましくは２００℃以上、より好ましくは４００℃以上であり、より高温で成膜し或いは熱処理することでトランジスタのノーマリ・オフ化を図ることが可能となる。
【０５２３】
また、意図的に基板を加熱した成膜及び／又は成膜後に熱処理をすることで、ゲートバイアス・ストレスに対する安定性を高めることができる。例えば、２ＭＶ／ｃｍ、１５０℃、１時間印加の条件において、ドリフトがそれぞれ±１．５Ｖ未満、好ましくは１．０Ｖ未満を得ることができる。
【０５２４】
実際に、酸化物半導体膜成膜後に加熱処理を行っていない試料１と、６５０℃の加熱処理を行った試料２のトランジスタに対してＢＴ試験を行った。
【０５２５】
まず基板温度を２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ特性の測定を行った。次に、基板温度を１５０℃とし、Ｖｄｓを０．１Ｖとした。次に、ゲート絶縁膜６０８に印加される電界強度が２ＭＶ／ｃｍとなるようにＶｇｓに２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇｓを０Ｖとした。次に、基板温度２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ測定を行った。これをプラスＢＴ試験と呼ぶ。
【０５２６】
同様に、まず基板温度を２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ特性の測定を行った。次に、基板温度を１５０℃とし、Ｖｄｓを０．１Ｖとした。次に、ゲート絶縁膜６０８に印加される電界強度が−２ＭＶ／ｃｍとなるようにＶｇｓに−２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇｓを０Ｖとした。次に、基板温度２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ測定を行った。これをマイナスＢＴ試験と呼ぶ。
【０５２７】
試料１のプラスＢＴ試験の結果を図５２（Ａ）に、マイナスＢＴ試験の結果を図５２（Ｂ）に示す。また、試料２のプラスＢＴ試験の結果を図５３（Ａ）に、マイナスＢＴ試験の結果を図５３（Ｂ）に示す。
【０５２８】
試料１のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ１．８０Ｖおよび−０．４２Ｖであった。また、試料２のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ０．７９Ｖおよび０．７６Ｖであった。
試料１および試料２のいずれも、ＢＴ試験前後におけるしきい値電圧の変動が小さく、信頼性が高いことがわかる。
【０５２９】
プラスＢＴ試験及びマイナスＢＴ試験はトランジスタの劣化具合を判別する試験であるが、図５２（Ａ）及び図５３（Ａ）を参照すると少なくともプラスＢＴ試験の処理を行うことにより、しきい値電圧をプラスシフトさせることができることがわかった。
【０５３０】
特に、図５２（Ａ）ではプラスＢＴ試験の処理を行うことにより、トランジスタがノーマリーオフ型になったことがわかる。
【０５３１】
よって、トランジスタの作製時の加熱処理に加えて、プラスＢＴ試験の処理を行うことにより、しきい値電圧のプラスシフト化を促進でき、ノーマリーオフ型のトランジスタを形成することができることがわかった。
【０５３２】
熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、または減圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化・脱水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めることができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜に注入する方法を適用しても良い。
【０５３３】
酸化物半導体中及び積層される膜との界面には、酸素欠損による欠陥が生成されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間に存在する酸素であり、その酸素濃度１×１０１６／ｃｍ３以上２×１０２０／ｃｍ３以下とすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませることができる。
【０５３４】
また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることで、より安定な酸化物半導体膜を得ることができる。例えば、組成比Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化物半導体膜は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）でハローパタンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させることができる。熱処理温度は任意であるが、例えば６５０℃の熱処理を行うことで、Ｘ線回折により明確な回折ピークを観測することができる。
【０５３５】
実際に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜のＸＲＤ分析を行った。ＸＲＤ分析には、Ｂｒｕｋｅｒ  ＡＸＳ社製Ｘ線回折装置Ｄ８  ＡＤＶＡＮＣＥを用い、Ｏｕｔ−ｏｆ−Ｐｌａｎｅ法で測定した。
【０５３６】
ＸＲＤ分析を行った試料として、試料Ａおよび試料Ｂを用意した。以下に試料Ａおよび試料Ｂの作製方法を説明する。
【０５３７】
脱水素化処理済みの石英基板上にＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を１００ｎｍの厚さで成膜した。
【０５３８】
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜は、スパッタリング装置を用い、酸素雰囲気で電力を１００Ｗ（ＤＣ）として成膜した。ターゲットは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いた。なお、成膜時の基板加熱温度は２００℃とした。このようにして作製した試料を試料Ａとした。
【０５３９】
次に、試料Ａと同様の方法で作製した試料に対し加熱処理を６５０℃の温度で行った。加熱処理は、はじめに窒素雰囲気で１時間の加熱処理を行い、温度を下げずに酸素雰囲気でさらに１時間の加熱処理を行っている。このようにして作製した試料を試料Ｂとした。
【０５４０】
図５６に試料Ａおよび試料ＢのＸＲＤスペクトルを示す。試料Ａでは、結晶由来のピークが観測されなかったが、試料Ｂでは、２θが３５ｄｅｇ近傍および３７ｄｅｇ〜３８ｄｅｇに結晶由来のピークが観測された。
【０５４１】
このように、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は成膜時に意図的に加熱すること及び／又は成膜後に熱処理することによりトランジスタの特性を向上させることができる。
【０５４２】
この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜中に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによってトランジスタのノーマリ・オフ化を図ることができ、酸化物半導体が高純度化されることによりオフ電流を１ａＡ／μｍ以下にすることができる。ここで、上記オフ電流値の単位は、チャネル幅１μｍあたりの電流値を示す。
【０５４３】
図５７に、トランジスタのオフ電流と測定時の基板温度（絶対温度）の逆数との関係を示す。ここでは、簡単のため測定時の基板温度の逆数に１０００を掛けた数値（１０００／Ｔ）を横軸としている。
【０５４４】
具体的には、図５７に示すように、基板温度が１２５℃（１０００／Ｔが約２．５１）の場合には０．１ａＡ／μｍ（１×１０−１９Ａ／μｍ）以下、８５℃（１０００／Ｔが約２．７９）の場合には１０ｚＡ／μｍ（１×１０−２０Ａ／μｍ）以下であった。電流値の対数が温度の逆数に比例することから、室温（２７℃、（１０００／Ｔが約３．３３））の場合には０．１ｚＡ／μｍ（１×１０−２２Ａ／μｍ）以下であると予想される。従って、オフ電流を１２５℃において１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下に、８５℃において１００ｚＡ／μｍ（１×１０−１９Ａ／μｍ）以下に、室温において１ｚＡ／μｍ（１×１０−２１Ａ／μｍ）以下にすることができる。これらのオフ電流値は、Ｓｉを半導体膜として用いたトランジスタに比べて、極めて低いものであることは明らかである。
【０５４５】
なお、温度が低いほどオフ電流が低下するため、常温であればより低いオフ電流であることは明らかである。
【０５４６】
もっとも、酸化物半導体膜の成膜時に水素や水分が膜中に混入しないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図ることが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点−７０℃以下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は熱処理によって膜中の水分を除去することができるが、Ｉｎ、Ｇａ、Ｚｎを主成分とする酸化物半導体と比べて水分の放出温度が高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。
【０５４７】
また、酸化物半導体膜成膜後に６５０℃の加熱処理を行った試料のトランジスタにおいて、基板温度と電気的特性の関係について評価した。
【０５４８】
測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍ、Ｌｏｖが０μｍ、ｄＷが０μｍである。なお、Ｖｄｓは１０Ｖとした。なお、基板温度は−４０℃、−２５℃、２５℃、７５℃、１２５℃および１５０℃で行った。ここで、トランジスタにおいて、ゲート電極と一対の電極との重畳する幅をＬｏｖと呼び、酸化物半導体膜に対する一対の電極のはみ出しをｄＷと呼ぶ。
【０５４９】
図５４に、Ｉｄｓ（実線）および電界効果移動度（点線）のＶｇｓ依存性を示す。また、図５５（Ａ）に基板温度としきい値電圧の関係を、図５５（Ｂ）に基板温度と電界効果移動度の関係を示す。
【０５５０】
図５５（Ａ）より、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で１．０９．Ｖ〜−０．２３Ｖであった。
【０５５１】
また、図５５（Ｂ）より、基板温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で３６ｃｍ２／Ｖｓ〜３２ｃｍ２／Ｖｓであった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。
【０５５２】
上記のようなＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタによれば、オフ電流を１ａＡ／μｍ以下に保ちつつ、電界効果移動度を３０ｃｍ２／Ｖｓｅｃ以上、好ましくは４０ｃｍ２／Ｖｓｅｃ以上、より好ましくは６０ｃｍ２／Ｖｓｅｃ以上とし、ＬＳＩで要求されるオン電流の値を満たすことができる。例えば、Ｌ／Ｗ＝３３ｎｍ／４０ｎｍのＦＥＴで、ゲート電圧２．７Ｖ、ドレイン電圧１．０Ｖのとき１２μＡ以上のオン電流を流すことができる。またトランジスタの動作に求められる温度範囲においても、十分な電気的特性を確保することができる。このような特性であれば、Ｓｉ半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することができる。
【０５５３】
（実施形態１７）
本実施形態は、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜を酸化物半導体膜に用いたトランジスタの例について、図５８−図５９を用いて説明する。
【０５５４】
図５８は、コプラナー型であるトップゲート・トップコンタクト構造のトランジスタの上面図および断面図である。図５８（Ａ）にトランジスタの上面図を示す。また、図５８（Ｂ）に図５８（Ａ）の一点鎖線Ａ−Ｂに対応する断面Ａ−Ｂを示す。
【０５５５】
図５８（Ｂ）に示すトランジスタは、基板５００と、基板５００上に設けられた下地絶縁膜５０２と、下地絶縁膜５０２の周辺に設けられた保護絶縁膜５０４と、下地絶縁膜５０２および保護絶縁膜５０４上に設けられた高抵抗領域５０６ａおよび低抵抗領域５０６ｂを有する酸化物半導体膜５０６と、酸化物半導体膜５０６上に設けられたゲート絶縁膜５０８と、ゲート絶縁膜５０８を介して酸化物半導体膜５０６と重畳して設けられたゲート電極５１０と、ゲート電極５１０の側面と接して設けられた側壁絶縁膜５１２と、少なくとも低抵抗領域５０６ｂと接して設けられた一対の電極５１４と、少なくとも酸化物半導体膜５０６、ゲート電極５１０および一対の電極５１４を覆って設けられた層間絶縁膜５１６と、層間絶縁膜５１６に設けられた開口部を介して少なくとも一対の電極５１４の一方と接続して設けられた配線５１８と、を有する。
【０５５６】
なお、図示しないが、層間絶縁膜５１６および配線５１８を覆って設けられた保護膜を有していても構わない。該保護膜を設けることで、層間絶縁膜５１６の表面伝導に起因して生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減することができる。
【０５５７】
図５９は、トランジスタの構造を示す上面図および断面図である。図５９（Ａ）はトランジスタの上面図である。また、図５９（Ｂ）は図５９（Ａ）の一点鎖線Ａ−Ｂに対応する断面図である。
【０５５８】
図５９（Ｂ）に示すトランジスタは、基板６００と、基板６００上に設けられた下地絶縁膜６０２と、下地絶縁膜６０２上に設けられた酸化物半導体膜６０６と、酸化物半導体膜６０６と接する一対の電極６１４と、酸化物半導体膜６０６および一対の電極６１４上に設けられたゲート絶縁膜６０８と、ゲート絶縁膜６０８を介して酸化物半導体膜６０６と重畳して設けられたゲート電極６１０と、ゲート絶縁膜６０８およびゲート電極６１０を覆って設けられた層間絶縁膜６１６と、ゲート絶縁膜６０８および層間絶縁膜６１６に設けられた開口部を介して一対の電極６１４と接続する配線６１８と、層間絶縁膜６１６および配線６１８を覆って設けられた保護膜６２０と、を有する。
【０５５９】
基板６００としてはガラス基板を、下地絶縁膜６０２としては酸化シリコン膜を、酸化物半導体膜６０６としてはＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を、一対の電極６１４としてはタングステン膜を、ゲート絶縁膜６０８としては酸化シリコン膜を、ゲート電極６１０としては窒化タンタル膜とタングステン膜との積層構造を、層間絶縁膜６１６としては酸化窒化シリコン膜とポリイミド膜との積層構造を、配線６１８としてはチタン膜、アルミニウム膜、チタン膜がこの順で形成された積層構造を、保護膜６２０としてはポリイミド膜を、それぞれ用いた。
【０５６０】
なお、図５９（Ａ）に示す構造のトランジスタにおいて、ゲート電極６１０と一対の電極６１４との重畳する幅をＬｏｖと呼ぶ。同様に、酸化物半導体膜６０６に対する一対の電極６１４のはみ出しをｄＷと呼ぶ。
【０５６１】
（実施形態１８）
本発明の一態様に係る半導体装置を利用することで、消費電力の低い電子機器を提供することが可能である。特に電力の供給を常時受けることが困難な携帯用の電子機器の場合、本発明の一態様に係る消費電力の低い半導体装置をその構成要素に追加することにより、連続使用時間が長くなるといったメリットが得られる。
【０５６２】
本発明の一態様に係る半導体装置は、表示装置、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。
【０５６３】
本発明の一態様に係る半導体装置を、携帯電話、スマートフォン、電子書籍などの携帯用の電子機器に応用した場合について説明する。
【０５６４】
図６０は、携帯用の電子機器のブロック図である。図６０に示す携帯用の電子機器はＲＦ回路４２１、アナログベースバンド回路４２２、デジタルベースバンド回路４２３、バッテリー４２４、電源回路４２５、アプリケーションプロセッサ４２６、フラッシュメモリ４３０、ディスプレイコントローラ４３１、メモリ回路４３２、ディスプレイ４３３、タッチセンサ４３９、音声回路４３７、キーボード４３８などより構成されている。ディスプレイ４３３は表示部４３４、ソースドライバ４３５、ゲートドライバ４３６によって構成されている。アプリケーションプロセッサ４２６はＣＰＵ４２７、ＤＳＰ４２８、インターフェース４２９を有している。例えば、ＣＰＵ４２７、デジタルベースバンド回路４２３、メモリ回路４３２、ＤＳＰ４２８、インターフェース４２９、ディスプレイコントローラ４３１、音声回路４３７のいずれかまたは全てに上記実施の形態で示した半導体装置を採用することによって、消費電力を低減することができる。
【０５６５】
図６１は電子書籍のブロック図である。電子書籍はバッテリー４５１、電源回路４５２、マイクロプロセッサ４５３、フラッシュメモリ４５４、音声回路４５５、キーボード４５６、メモリ回路４５７、タッチパネル４５８、ディスプレイ４５９、ディスプレイコントローラ４６０によって構成される。マイクロプロセッサ４５３はＣＰＵ４６１、ＤＳＰ４６２、インターフェース４６３を有している。例えば、ＣＰＵ４６１、音声回路４５５、メモリ回路４５７、ディスプレイコントローラ４６０、ＤＳＰ４６２、インターフェース４６３のいずれかまたは全てに上記実施の形態で示した半導体装置を採用することで、消費電力を低減することが可能になる。
【０５６６】
本実施形態は、上記実施形態と適宜組み合わせて実施することが可能である。
【符号の説明】
【０５６７】
１          半導体装置
２          トランジスタ
３          インバータ
４          Ｐ型のＳｉトランジスタ
５          Ｎ型のＳｉトランジスタ
６          信号入力部
７          信号出力部
１１        半導体装置
１３        インバータ
１４        第１のＯＳトランジスタ
１５        第２のＯＳトランジスタ
１６        信号入力部
１７        信号出力部
１８        Ｐ型のＳｉトランジスタ
１９        Ｎ型のＳｉトランジスタ
２０        信号出力部
４１        半導体装置
４３        インバータ
４４        第１のＯＳトランジスタ
４５        第２のＯＳトランジスタ
４６        信号入力部
４７        信号出力部
４８        Ｐ型のＳｉトランジスタ
４９        Ｎ型のＳｉトランジスタ
５０        信号出力部
７１        半導体装置
７３        第１のインバータ
７４        第１のＯＳトランジスタ
７５        第２のＯＳトランジスタ
７６        信号入力部
７７        信号出力部
７８        第２のインバータ
７９        信号出力部
８０        信号入力部
８１        信号入力部
８２        第３のインバータ
１０１      半導体装置
１０３      第１のインバータ
１０４      第１のＯＳトランジスタ
１０５      第２のＯＳトランジスタ
１０６      信号入力部
１０７      信号出力部
１０８      第２のインバータ
１１０      信号入力部
１１１      第３のインバータ
１１２      信号入力部
１２１      半導体装置
１２３      インバータ又は第１のインバータ
１２４      第１のＯＳトランジスタ
１２５      第２のＯＳトランジスタ
１２６      信号入力部
１２７      信号出力部
１２８      ＮＡＮＤゲート
１３０      信号入力部
１３１      信号入力部
１３２      第２のインバータ
１３３      信号入力部
１４０、１４１      Ｐ型のＳｉトランジスタ
１４２、１４３      Ｎ型のＳｉトランジスタ
１６１      半導体装置
１６３      インバータ又は第１のインバータ
１６４      第１のＯＳトランジスタ
１６５      第２のＯＳトランジスタ
１６６      信号入力部
１６７      信号出力部
１６８      ＮＡＮＤゲート
１７０      信号入力部
１７１      信号入力部
１７２      第２のインバータ
１７３      信号入力部
１９１      半導体装置
１９３      インバータ又は第１のインバータ
１９４      第１のＯＳトランジスタ
１９５      第２のＯＳトランジスタ
１９６      信号入力部
１９７      信号出力部
１９８      ＮＯＲゲート
２００      信号入力部
２０１      信号入力部
２０２      第２のインバータ
２０３      信号入力部
２１０、２１１      Ｐ型のＳｉトランジスタ
２１２、２１３      Ｎ型のＳｉトランジスタ
２２１      半導体装置
２２３      インバータ又は第１のインバータ
２２４      第１のＯＳトランジスタ
２２５      第２のＯＳトランジスタ
２２６      信号入力部
２２７      信号出力部
２２８      ＮＯＲゲート
２３０      信号入力部
２３１      信号入力部
２３２      第２のインバータ
２３３      信号入力部
３０１      ＲＳ−ＦＦ
３０３      第１のインバータ３０３
３０４      第１のＯＳトランジスタ
３０５      第２のＯＳトランジスタ
３０６      第１のＮＯＲゲート
３０７、３１７      バッファ
３０８、３１８      インバータ
３０９      第３のインバータ
３１３      第２のインバータ
３１４      第３のＯＳトランジスタ
３１５      第４のＯＳトランジスタ
３１６      第２のＮＯＲゲート
３１９      第４のインバータ
３２０、３２１      信号出力部
３２２、３２３      ノード
３５１      Ｄ−ＦＦ
３５２      第１のＲＳ−ＦＦ
３５３      第１のＮＯＲゲート
３５４      第２のＮＯＲゲート
３５５      信号出力部
３５６      信号出力部
３５７      第２のＲＳ−ＦＦ
３５８      第３のＮＯＲゲート
３５９      第４のＮＯＲゲート
３６０      第１のインバータ
３６１      第２のインバータ
３６２      第３のインバータ
３６３      第４のインバータ
４２１      ＲＦ回路
４２２      アナログベースバンド回路
４２３      デジタルベースバンド回路
４２４      バッテリー
４２５      電源回路
４２６      アプリケーションプロセッサ
４２７      ＣＰＵ
４２８      ＤＳＰ
４２９      インターフェース
４３０      フラッシュメモリ
４３１      ディスプレイコントローラ
４３２      メモリ回路
４３３      ディスプレイ
４３４      表示部
４３５      ソースドライバ
４３６      ゲートドライバ
４３７      音声回路
４３８      キーボード
４３９      タッチセンサ
４５１      バッテリー
４５２      電源回路
４５３      マイクロプロセッサ
４５４      フラッシュメモリ
４５５      音声回路
４５６      キーボード
４５７      メモリ回路
４５８      タッチパネル
４５９      ディスプレイ
４６０      ディスプレイコントローラ
４６１      ＣＰＵ
４６２      ＤＳＰ
４６３      インターフェース
５００      基板
５０２      下地絶縁膜
５０４      保護絶縁膜
５０６      酸化物半導体膜
５０６ａ      高抵抗領域
５０６ｂ      低抵抗領域
５０８      ゲート絶縁膜
５１０      ゲート電極
５１２      側壁絶縁膜
５１４      電極
５１６      層間絶縁膜
５１８      配線
６００      基板
６０２      下地絶縁膜
６０６      酸化物半導体膜
６０８      ゲート絶縁膜
６１０      ゲート電極
６１４      電極
６１６      層間絶縁膜
６１８      配線
６２０      保護膜
７００      基板
７０１      絶縁膜
７０２      半導体膜
７０３      ゲート絶縁膜
７０４      半導体層
７０７      ゲート電極
７０９      不純物領域
７１０      チャネル形成領域
７１２      絶縁膜
７１３      絶縁膜
７１６      酸化物半導体膜
７１９      導電層
７２０      導電層
７２１      ゲート絶縁膜
７２２      ゲート電極
７２４      絶縁膜
７２６      配線
７２７      絶縁膜
９０８      高濃度領域
９１８      高濃度領域
９１９      チャネル形成領域
９２８      高濃度領域
９２９      低濃度領域
９３０      サイドウォール
９３１      チャネル形成領域
９４８      高濃度領域
９４９      低濃度領域
９５０      サイドウォール
９５１      チャネル形成領域
１０１０    下地絶縁層
１０２０    埋め込み絶縁物
１０３０ａ    半導体領域
１０３０ｂ    半導体領域
１０３０ｃ    半導体領域
１０４０    ゲート絶縁膜
１０５０    ゲート
１０６０ａ    側壁絶縁物
１０６０ｂ    側壁絶縁物
１０７０    絶縁物
１０８０ａ    ソース
１０８０ｂ    ドレイン
【図１】
0005947099.tif 000008
【図２】
0005947099.tif 000009
【図３】
0005947099.tif 000010
【図４】
0005947099.tif 000011
【図５】
0005947099.tif 000012
【図６】
0005947099.tif 000013
【図７】
0005947099.tif 000014
【図８】
0005947099.tif 000015
【図９】
0005947099.tif 000016
【図１０】
0005947099.tif 000017
【図１１】
0005947099.tif 000018
【図１２】
0005947099.tif 000019
【図１３】
0005947099.tif 000020
【図１４】
0005947099.tif 000021
【図１５】
0005947099.tif 000022
【図１６】
0005947099.tif 000023
【図１７】
0005947099.tif 000024
【図１８】
0005947099.tif 000025
【図１９】
0005947099.tif 000026
【図２０】
0005947099.tif 000027
【図２１】
0005947099.tif 000028
【図２２】
0005947099.tif 000029
【図２３】
0005947099.tif 000030
【図２４】
0005947099.tif 000031
【図２５】
0005947099.tif 000032
【図２６】
0005947099.tif 000033
【図２７】
0005947099.tif 000034
【図２８】
0005947099.tif 000035
【図２９】
0005947099.tif 000036
【図３０】
0005947099.tif 000037
【図３１】
0005947099.tif 000038
【図３２】
0005947099.tif 000039
【図３３】
0005947099.tif 000040
【図３４】
0005947099.tif 000041
【図３５】
0005947099.tif 000042
【図３６】
0005947099.tif 000043
【図３７】
0005947099.tif 000044
【図３８】
0005947099.tif 000045
【図３９】
0005947099.tif 000046
【図４０】
0005947099.tif 000047
【図４３】
0005947099.tif 000048
【図４４】
0005947099.tif 000049
【図４５】
0005947099.tif 000050
【図４６】
0005947099.tif 000051
【図４７】
0005947099.tif 000052
【図４８】
0005947099.tif 000053
【図４９】
0005947099.tif 000054
【図５０】
0005947099.tif 000055
【図５１】
0005947099.tif 000056
【図５２】
0005947099.tif 000057
【図５３】
0005947099.tif 000058
【図５４】
0005947099.tif 000059
【図５５】
0005947099.tif 000060
【図５６】
0005947099.tif 000061
【図５７】
0005947099.tif 000062
【図５８】
0005947099.tif 000063
【図５９】
0005947099.tif 000064
【図６０】
0005947099.tif 000065
【図６１】
0005947099.tif 000066
【図６２】
0005947099.tif 000067
【図６３】
0005947099.tif 000068
【図６４】
0005947099.tif 000069
【図４１】
0005947099.tif 000070
【図４２】
0005947099.tif 000071
【図６５】
0005947099.tif 000072