(57)【特許請求の範囲】
【請求項１】
低温同時焼成セラミック材料からなる複数の誘電体層が積層されて形成された多層セラミック基板と、
電子部品と、
前記多層セラミック基板の一方主面に形成された、前記電子部品を実装するための実装電極と、
前記多層セラミック基板の他方主面に形成された、外部と接続するための外部電極と、を備え、
前記電子部品が前記実装電極に実装された積層型セラミック電子部品であって、
前記複数の誘電体層は、それぞれ、主面に形成された導体パターンおよび両主面を貫通して形成された導体ビアの少なくとも一方を備え、
前記多層セラミック基板は、当該多層セラミック基板の前記実装電極が形成された側の主面、または、当該多層セラミック基板の内部層間であって、当該多層セラミック基板を積層方向に見た場合に、前記実装電極を含む領域に、低温同時焼成セラミック材料からなる平坦部が形成され、
前記平坦部は、前記実装電極を全て含んだ額縁状の形状であり、
前記平坦部の外周側は、前記電子部品と平面的に同サイズの矩形であり、
前記誘電体層を構成する低温同時焼成セラミック材料と前記平坦部を構成する低温同時焼成セラミック材料は焼成時の収縮率が異なり、
前記平坦部を構成する低温同時焼成セラミック材料の収縮率が、前記誘電体層を構成する低温同時焼成セラミック材料の収縮率よりも小さい、積層型セラミック電子部品。
【請求項２】
前記平坦部が前記多層セラミック基板の内部層間に形成される場合、当該平坦部は前記複数の誘電体層の真ん中よりも前記実装電極に近い側の誘電体層のいずれかの層間に形成されている、請求項１に記載の積層型セラミック電子部品。
【請求項３】
複数の電子部品を実装する場合、各々の電子部品の端子全てを含んだ複数の平坦部を備える、請求項１または請求項２に記載の積層型セラミック電子部品。
【請求項４】
前記実装電極が、前記多層セラミック基板の一方主面に露出した前記導体ビアである、請求項１から３のいずれか１項に記載の積層型セラミック電子部品。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、積層型セラミック電子部品に関し、さらに詳しくは、シート状の誘電体に導体パターンおよび導体ビアによって内部配線や、必要に応じてインダクタ、キャパシタを形成した誘電体層を積層し、焼成した多層セラミック基板の一方主面に、電子部品を実装する実装電極と、他方主面に、外部に接続する外部電極を備え、実装電極に電子部品を実装した積層型セラミック電子部品に関する。
【背景技術】
【０００２】
近時、たとえば特許文献１（特開２０１０−１０３６１号公報）に開示されるような積層型セラミック電子部品が、ノート型パーソナルコンピュータや、携帯電話、スマートフォン、およびタブレット端末などのモバイル機器の信号処理に利用されている。
【０００３】
このような従来の積層型セラミック電子部品の一例として、図６に積層型セラミック電子部品１１０を示す。なお、図６は積層型セラミック電子部品１１０の断面図である。
【０００４】
積層型セラミック電子部品１１０は、多層セラミック基板１０１と、実装電極（番号なし）と、外部電極１０６および電子部品１０２〜１０４を備えている。
【０００５】
多層セラミック基板１０１は、複数の誘電体層１０８を積層して形成されている。
【０００６】
誘電体層１０８は、低温同時焼成セラミック材料と、配線導体１０９からなり、配線導体１０９によって低温同時焼成セラミック材料の表面に形成される導体パターン、低温同時焼成セラミック材料の両主面を貫通する導体ビアが形成され、多層セラミック基板１０１内に所定のインダクタ、キャパシタが形成される。さらに一方主面に実装電極が形成され、電子部品１０２〜１０４が実装されている。
【０００７】
多層セラミック基板１０１の他方主面に形成された外部電極１０６は、配線導体１０９によって電子部品素子１０２〜１０４と接続されている。
【０００８】
誘電体層１０８の低温同時焼成セラミック材料は、ガラスセラミックスなどからなる電気絶縁性の絶縁体である。なお、低温同時焼成セラミック材料とは、内部の配線導体が溶融しない低い温度での焼成が可能なセラミック材料をいう。すなわち、低温同時焼成セラミック材料を使用すれば、セラミック材料と内部の配線導体とを同時に焼成してセラミック多層基板１０１を作製することができる。
【０００９】
実装電極、外部電極１０６および配線導体１０９は、Ｃｕ、Ａｇなどの金属材料からなる。
【００１０】
上記の積層型セラミック電子部品１１０は、グリーンシート状の誘電体層のそれぞれの主面に、レーザーなどで所定の導体ビアを形成し、外部電極１０６および配線導体１０９をスクリーン印刷などで所定の形状を形成する。
それぞれの誘電体層を形成した後、積層され、圧着されて所定の温度プロファイルで焼成されて多層セラミック基板１が形成される。
【００１１】
その後、多層セラミック基板１０１の実装電極に電子部品１０２〜１０４を実装して形成される。
【００１２】
なお、使用状態によっては、従来例の様に、積層型セラミック電子部品１１０をマザー基板に実装後、周囲を樹脂１０７で注型してもよい。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２０１０−１０３６１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
上述したような特許文献１（特開２０１０−１０３６１号公報）に開示された従来の積層型セラミック電子部品においては、主にリフローによって多層セラミック基板の実装電極に電子部品が実装される。
【００１５】
電子部品が実装電極に実装される工程では、電子部品の端子にはんだボールが形成され、または、多層セラミック基板の実装電極にはんだペーストがあらかじめ塗布され、電子部品が多層セラミック基板に搭載された後はんだが溶融して接合される。
【００１６】
このとき、多層セラミック基板の表面に凹凸があると、実装電極に高低差が生じる場合がある。電子部品が安定して実装される為の実装電極の高低差の許容範囲は、はんだの量に比例する。
【００１７】
電子部品が小型化され、端子の狭ピッチ化が進むと、はんだの量が少なくなり、実装電極間の高低差の許容範囲は狭くなる。このため、低温焼成セラミック材料と、導体パターン材料の焼成時の収縮率の差によって多層セラミック基板の表面に凹凸が生じると、実装電極間の高低差を吸収できず、実装不良となるおそれがあった。
【００１８】
図７に、電子部品素子１０５の多層セラミック基板１０１への実装が不良である場合を示す。
【課題を解決するための手段】
【００１９】
本願発明は多層セラミック基板の、電子部品を実装する部分の平坦性を確保して電子部品の実装不良のない積層型セラミック電子部品を提供する事を目的とする。その手段として、本発明の積層型セラミック電子部品においては、多層セラミック基板の実装電極が形成された主面、または、多層セラミック基板の内部層間であって、多層セラミック基板を積層方向から見た場合に、実装電極を含む領域に、誘電体層を形成する低温同時焼成セラミック材料よりも収縮率の小さい低温同時焼成セラミック材料からなり、実装電極を全て含んだ額縁状の形状であるとともに、その外周側が電子部品と平面的に同サイズの矩形である平坦部を形成した。
【発明の効果】
【００２０】
本発明によれば、電子部品を実装する領域に、誘電体層を形成する低温同時焼成セラミック材料より収縮率が小さい低温同時焼成セラミック材料からなる平坦部を配置することで、当該領域の誘電体層の凹凸を小さくすることができ、電子部品の実装を安定化させることができる。
【００２１】
また、収縮率が小さい低温同時焼成セラミック材料を用いることで、電子部品の小型化、狭ピッチ化に伴う実装電極間のピッチが狭まっても、実装電極間のショート不良を防ぐことができる。
【図面の簡単な説明】
【００２２】
【図１】本願発明の第１の実施形態にかかる積層型セラミック電子部品の断面図である。
【図２】図１の積層型セラミック電子部品のブロック図である。
【図３】図１の積層型セラミック電子部品の多層セラミック基板の積み図である。
【図４】本願発明の第２の実施形態にかかる積層型セラミック電子部品の多層セラミック基板の第１の誘電体層の平面図である。
【図５】図５（Ａ）は、本願発明の第３の実施形態にかかる積層型セラミック電子部品の多層セラミック基板の、第１の誘電体層の平面図および第２の誘電体層の平面図である。図５（Ｂ）は、本願発明の第３の実施形態にかかる積層型セラミック電子部品の概略断面図である。
【図６】特許文献１にかかる従来の積層型セラミック電子部品の断面図である。
【図７】多層セラミック基板の凹凸によって生じる電子部品素子の実装不良の側面拡大図である。
【発明を実施するための形態】
【００２３】
以下、図面とともに、本発明の実施形態について説明する。
［第１の実施形態］
本願発明にかかる積層型セラミック電子部品を図１〜図３を用いて示す。
【００２４】
図１は、本願発明にかかる第一実施形態の積層型セラミック電子部品の断面図、図２は積層型セラミック電子部品のブロック図、図３は積層型セラミック電子部品に用いる多層セラミック基板の積み図である。
【００２５】
図１に示す積層型セラミック電子部品１０は、多層セラミック基板５および電子部品２を備えている。多層セラミック基板５は、低温同時焼成セラミック材料からなる誘電体層３が積層されてなり、誘電体層３は、表面に形成される導体パターン６および両主面を貫通する導体ビア７を備える。
多層セラミック基板５の一方の主面に実装電極１が形成され、他方の主面には外部電極８が形成され、実装電極１には電子部品２が実装されている。
【００２６】
電子部品２は、実装電極１、多層セラミック基板５の内部の導体パターン６および導体ビア７によって外部電極８と電気的につながっている。
【００２７】
また、多層セラミック基板５の内部の導体パターン６および導体ビア７によって所定のインダクタ、キャパシタが形成される。
【００２８】
電子部品２が実装される部分には、誘電体層３より収縮率の小さい低温同時焼成セラミック材料からなる平坦部４が形成されている。
【００２９】
平坦部４によって焼成時に電子部品を実装する部分に凹凸がなくなるため、狭ピッチの小型の電子部品でも、安定して実装が可能となる。
【００３０】
図２に示す積層型セラミック電子部品１０は、異なる周波数帯域を利用する複数の高周波信号を１つのアンテナで送受信するための高周波モジュールである。  積層型セラミック電子部品１０は、図１の電子部品２に相当する部品として、スイッチングＩＣ１１を備えている。スイッチングＩＣ１１は、グランドに接続するためのグランド用電極ＰＧＮＤ、共通電極Ｐ０、および個別電極Ｐ１〜Ｐ８を備えている。グランド用電極ＰＧＮＤは、積層型セラミック電子部品１０の外部電極ＥＧＮＤに接続されている。
【００３１】
共通電極Ｐ０は、ＥＳＤ回路を兼ねるアンテナ側整合回路１２を介して積層型セラミック電子部品１０のアンテナ接続用の外部電極Ｅ０に接続されている。アンテナ接続用の外部電極Ｅ０は、外部のアンテナ１００に接続されている。
【００３２】
アンテナ側整合回路１２は、積層型セラミック電子部品１０のアンテナ接続用の外部電極Ｅ０と共通電極Ｐ０との間に直列接続されたインダクタＬ１を備えている。インダクタＬ１のアンテナ接続用の外部電極Ｅ０側の端部は、キャパシタＣ１を介して接地されている。
【００３３】
個別電極Ｐ１は、送信側フィルタ１３Ａを介して、積層型セラミック電子部品１０の個別外部電極Ｅ１に接続されている。個別外部電極Ｅ１は、送信信号が外部から入力される電極である。
【００３４】
送信側フィルタ１３Ａは、個別電極Ｐ１と個別外部電極Ｅ１との間に直列接続されたインダクタＬ２、Ｌ３を備えている。インダクタＬ２の個別電極Ｐ１側の端部は、キャパシタＣ４を介して接地されている。インダクタＬ２、Ｌ３の接続点は、キャパシタＣ５を介して接地されている。インダクタＬ３の個別外部電極Ｅ１側の端部は、キャパシタＣ６を介して接地されている。
【００３５】
インダクタＬ２には、キャパシタＣ２が、インダクタＬ３には、キャパシタＣ３がそれぞれ並列接続されている。
【００３６】
個別電極Ｐ２は、送信側フィルタ１３Ｂを介して、積層型セラミック電子部品１０の個別外部電極Ｅ２に接続されている。個別外部電極Ｅ２は、送信信号が外部から入力される電極である。
【００３７】
送信側フィルタ１３Ｂは、個別電極Ｐ２と個別外部電極Ｅ２との間に直列接続されたインダクタＬ４、Ｌ５を備えている。インダクタＬ４、Ｌ５の接続点は、キャパシタＣ８を介して接地されている。インダクタＬ５の個別外部電極Ｅ２側の端部は、キャパシタＣ９を介して接地されている。
【００３８】
インダクタＬ４には、キャパシタＣ７が並列接続され、高周波数帯域を減衰帯域とするフィルタを形成する。
【００３９】
個別電極Ｐ３は、ＳＡＷデュプレクサＤＵＰＬのＳＡＷフィルタＳＡＷ１Ｌの不平衡端子に接続されている。ＳＡＷフィルタＳＡＷ１Ｌの平衡端子は、積層型セラミック電子部品１０の個別外部電極Ｅ３に接続されている。個別外部電極Ｅ３は、アンテナが受信した特定の周波数の信号が出力される端子である。
【００４０】
個別電極Ｐ４は、ＳＡＷデュプレクサＤＵＰＬのＳＡＷフィルタＳＡＷ２Ｌの不平衡端子に接続されている。ＳＡＷフィルタＳＡＷ２Ｌの平衡端子は、積層型セラミック電子部品１０の個別外部電極Ｅ４に接続されている。個別外部電極Ｅ４は、受信信号が出力される端子である。アンテナが受信した、Ｅ３とは異なる特定の周波数の信号が出力される端子である。
【００４１】
個別電極Ｐ５は、ＳＡＷデュプレクサＤＵＰＨのＳＡＷフィルタＳＡＷ１Ｈの不平衡端子に接続されている。ＳＡＷフィルタＳＡＷ１Ｈの平衡端子は、積層型セラミック電子部品１０の個別外部電極Ｅ５に接続されている。個別外部電極Ｅ５は、アンテナが受信した、Ｅ３およびＥ４とは異なる特定の周波数の信号が出力される端子である。
【００４２】
個別電極Ｐ６は、ＳＡＷデュプレクサＤＵＰＨのＳＡＷフィルタＳＡＷ２Ｈの不平衡端子に接続されている。ＳＡＷフィルタＳＡＷ２Ｈの平衡端子は、積層型セラミック電子部品１０の個別外部電極Ｅ６に接続されている。個別外部電極Ｅ６は、アンテナが受信した、Ｅ３ないしＥ５とは異なる特定の周波数の信号が出力される端子である。
【００４３】
個別電極Ｐ７は、積層型セラミック電子部品１０の個別外部電極Ｅ７に接続されている。個別外部電極Ｅ７は、第１のＷ−ＣＤＭＡ通信信号を入出力するための電極である。個別電極Ｐ８は、積層型セラミック電子部品１０の個別外部電極Ｅ８に接続されている。個別外部電極Ｅ８は、第２のＷ−ＣＤＭＡ通信信号を入出力するための電極である。
【００４４】
図３を用いて、本実施形態に係る積層型セラミック電子部品１０の多層セラミック基板の構造を説明する。
【００４５】
図３の積み図に示す多層セラミック基板は、図１の多層セラミック基板５に相当し、以下多層セラミック基板５とよぶ。
【００４６】
多層セラミック基板５は、１２層の誘電体層を備えており、誘電体層が備える導体パターンおよび導体ビアにより、積層型セラミック電子部品１０における上述の実装型のＳＡＷデュプレクサＤＵＰＬ、ＤＵＰＨおよびスイッチングＩＣ１１を除く部分を実現している。また、本実施形態では詳細な配置パターンを図示していないが、多層セラミック基板の底面には、図２に示した、アンテナ接続用の外部電極Ｅ０、外部電極ＥＧＮＤ、個別外部電極Ｅ０〜Ｅ８がそれぞれ、所定配列で形成されている。
【００４７】
以下では、多層セラミック基板５の天面となる最上層を第１の誘電体層ａとして、下層側になるほどアルファベットが進み、最下層を第１２の誘電体層ｌとして説明する。誘電体層との識別を容易にするため、平坦部４を斜線ハッチング、導体パターンを疎のドットハッチング、導体ビアを密のドットハッチングで示す。
【００４８】
なお、図３（ｍ）は、最下層である第１２の誘電体層ｌを裏返した状態を記載している。
【００４９】
最上層である第１の誘電体層ａの天面、すなわち多層セラミック基板５の天面には、ＳＡＷデュプレクサＤＵＰＬ、ＤＵＰＨおよびスイッチングＩＣ１１を実装するための実装部が形成されている。
【００５０】
実装部の各電子部品の端子に対応する位置には、第１の誘電体層ａを貫通し、他の誘電体層に形成された導体パターンに電気的に接続する導体ビア、または当該導体ビア上に形成された表面電極が、実装電極として配置されている。
【００５１】
スイッチングＩＣ１１を実装する部分には、多層セラミック基板５の誘電体層を形成する低温同時焼成セラミック材料よりも収縮率の小さい低温同時焼成セラミック材料からなる平坦部４を設けている。
【００５２】
本実施形態においては、実装電極として表面電極と導体ビアを併用しているが、導体ビアのみを実装電極として使用しても良い。
【００５３】
第２の誘電体層ｂ及び第３の誘電体層ｃには導体パターンが形成されている。
【００５４】
第４の誘電体層ｄには内層のグランド電極ＧＮＤ１が略全面に形成されている。
【００５５】
第５の誘電体層ｅには、キャパシタＣ４、Ｃ６の一方の対向電極Ｃ４ａおよびＣ６ａが形成されている。これらキャパシタＣ４、Ｃ６の他方の対向電極Ｃ４ｂおよびＣ６ｂは、第４の誘電体層ｄのグランド電極ＧＮＤ１である。
【００５６】
第６の誘電体層ｆ〜第８の誘電体層ｈには、インダクタＬ１〜Ｌ５をそれぞれ構成する線状電極パターンが形成されている。
【００５７】
第９の誘電体層ｉには、インダクタＬ１〜Ｌ３をそれぞれ構成する線状電極パターンが形成されている。
【００５８】
第１０の誘電体層ｊには、キャパシタＣ２、Ｃ３、Ｃ７の一方の対向電極Ｃ２ａ、Ｃ３ａ、Ｃ７ａが形成されている。
【００５９】
第１１の誘電体層ｋには、キャパシタＣ１、Ｃ５、Ｃ８、Ｃ９の一方の対向電極Ｃ１ａ、Ｃ５ａ、Ｃ８ａ、Ｃ９ａが形成されている。なお、キャパシタＣ５ａの一方の対向電極は、キャパシタＣ２、Ｃ３の他方の対向電極Ｃ２ｂ、Ｃ３ｂとしても機能しており、キャパシタＣ８の一方の対向電極は、キャパシタＣ７の他方の対向電極Ｃ７ｂとしても機能している。
【００６０】
第１２の誘電体層ｌには、略全面に内層のグランド電極ＧＮＤ２が形成されている。このグランド電極ＧＮＤ２は、キャパシタＣ１、Ｃ５、Ｃ８、Ｃ９の他方の対向電極Ｃ１ｂ、Ｃ５ｂ、Ｃ８ｂ、Ｃ９ｂとしても機能している。
【００６１】
最下層である第１２の誘電体層ｌの裏面、すなわち多層セラミック基板５の底面ｍには、個別外部電極Ｅ１、アンテナ接続用外部電極Ｅ０と、外部接続用グランド電極とが配列形成されている。これらの電極は、上述の各層の電極パターンともに、図２に示したブロック図を実現するように、配列形成されている。
【００６２】
以上のような構造からなる第１の実施形態にかかる積層型セラミック電子部品は、従来の積層型セラミック電子部品と同様に、たとえば次の製造方法により製造することができる。
【００６３】
なお、以下においては、１個の積層型セラミック電子部品を製造する場合を例にして説明するが、実際の製造工程においては、複数個取りのできる大きなマザーグリーンシートを準備し、複数の多層セラミック基板を一括して製造する場合が多い。この場合には、一体となっている複数の多層セラミック基板を、製造工程のどこかの段階で、個々の多層セラミック基板に分割する。
【００６４】
まず、複数の誘電体グリーンシートを準備する。誘電体グリーンシートは、それぞれ、誘電体層ａ〜ｌのいずれかを形成するためのものである。
【００６５】
最上層の誘電体層ａの平坦部は、ＩＣと同サイズの矩形の領域に、たとえばペースト状にした上記誘電体層のグリーンシートよりも収縮率の小さい低温同時焼成セラミック材を、スクリーン印刷によって形成する。
【００６６】
誘電体層の低温同時焼成セラミック材料および平坦部の低温同時焼成セラミック材料は、いずれも低温焼成セラミックの代表的な材料であるＢａＯ-Ａｌ２Ｏ３-ＳｉＯ２とバインダーが混合したスラリーであり、焼成後のセラミックの組成比は、たとえば、誘電体層のグリーンシートはＢａＯが６０重量％、Ａｌ２Ｏ３が５重量％、ＳｉＯ２が３５重量％、平坦部のペーストはＢａＯが６０重量％、Ａｌ２Ｏ３が１０重量％、ＳｉＯ２が３０重量％となっており、セラミック材料中のＡｌ２Ｏ３の組成比率を上げる事で平坦部の焼成時の収縮率を小さくしている。
【００６７】
次に、各グリーンシートに、導体ビアを形成するための孔を形成する。孔は、たとえば、レーザー光を照射することにより形成する。
【００６８】
その後、各グリーンシートに、導体パターン、実装電極、外部電極および導体ビアを形成する。具体的には、たとえば、誘電体層の誘電体グリーンシートのそれぞれの主面に、導電性ペーストを所定のパターン形状にスクリーン印刷などにより形成する。
【００６９】
上記の実装電極、外部電極、導体パターン、および導体ビアの材料は、Ａｇ、Ｃｕ、Ａｕ、Ａｇ−Ｐｄ等、従来から積層モジュールに使用されているものを使用することができる。
【００７０】
その後、全ての誘電体グリーンシートを積層し、所定のプロファイルで加圧、焼成して多層セラミック基板を形成する。この時、平坦部は周囲のセラミックよりも収縮率が小さい為、印刷して形成された形状および平坦性を保ち、ＩＣチップを安定して接続させることができる。
【００７１】
上記工程を経て得られた多層セラミック基板の実装電極に、フリップチップＩＣを搭載し、リフローによってはんだ接合され、積層型セラミック電子部品が得られる。
【００７２】
使用状態に応じて、積層型セラミック電子部品をマザー基板に実装後、周囲を樹脂注型する。
【００７３】
以上、本発明の第１の実施形態にかかる積層型セラミック電子部品および製造方法の例について説明した。しかしながら、本発明の内容が上記の内容に限定されることはなく、発明の趣旨に沿って、種々の変更をなすことができる。
【００７４】
たとえば、第１の実施形態にかかる積層型セラミック電子部品では、電子部品としてスイッチングＩＣを平坦部に実装しているが、用途に応じて他の部品を実装してもよい。
【００７５】
また、複数の電子部品を実装するために、平坦部を複数個所設けてもよい。
【００７６】
また、
［第２の実施形態］
図４に、第２の実施形態にかかる積層型セラミック電子部品の第１の誘電体層ａ´の主面上の構成を示す。
【００７７】
本実施形態におけるＩＣ実装部は、第１の実施形形態の第１層ａに設けた平坦部４の、ＩＣ端子を含まない内周部に開口部を設けて額縁状にしたものである。
第２の実施形態にかかる積層型セラミック電子部品の他の誘電体層ｂ〜ｍは、第１の実施形態にかかる積層型セラミック電子部品と同様であるので、省略する。
平坦部４は、スクリーン印刷で形成するのが一般的であり、大きな面積を印刷するとかすれる場合があり、この場合には塗布厚を均一にするのが難しい為、本実施形態のように額縁状にすることによりＩＣ実装部の平坦度を安定化することができる。
また、額縁状にすることにより平坦部４の材料の使用量が削減できる。
【００７８】
［第３の実施形態］
図５（Ａ）に、第３の実施形態にかかる積層型セラミック電子部品の第１の誘電体層ａ０、および第２の誘電体層ａ１の積み図を示す。
【００７９】
第３の実施形態にかかる積層型セラミック電子部品は、平坦部を多層セラミック基板の第２の誘電体層ａ１に形成したものである。第２の誘電体層ａ１には、平坦部の他に、第１の誘電体層ａ０と、図示しない第３以降の誘電体層上の所定の導体パターンとを電気的に接続する導体ビアが形成されている。（図５（Ｂ）の概略断面図を参照）。
【００８０】
第３の実施形態にかかる積層型セラミック電子部品の第３以降の誘電体層は、第１の実施形態にかかる積層型セラミック電子部品の第２の誘電体層ｂ〜ｌと同様であるので、省略する。
【００８１】
第２の誘電体層ａ１上にある平坦部により、第１の誘電体層ａ０上のＩＣ実装部の平坦性を確保することができる。また、多層セラミック基板５の表面を維持しつつ、平坦部４を形成することができる。
【００８２】
本願発明では、内層に平坦部を形成する例として、第２の誘電体層ａ１に平坦部４を形成したものを示しているが、第２の誘電体層ａ１に限らず、他の層に平坦部４を設けてもよい。
【００８３】
ただし、複数の誘電体を積層して形成される誘電体層の真ん中より電子部品を実装する実装電極に近い層のいずれかに配置されることが望ましい。
【００８４】
以上、第１〜３の実施例では、外周が閉じた矩形の平坦部の形状を示してきた。しかしながら、本発明の内容が上記の内容に限定されることはなく、平坦部に部分的に開放部を設けたり、平坦部の形状を電子部品の端子を含み、内部に開口部を設けた円形または楕円形にしたりするなど、発明の趣旨に沿って、種々の変更をなすことができる。
【符号の説明】
【００８５】
１         実装電極
２         電子部品
３         誘電体層
４         平坦部
５         多層セラミック基板
６         導体パターン
７         導体ビア
８         外部電極
１０       積層型セラミック電子部品
１１       スイッチングＩＣ
１２       アンテナ整合回路
１３Ａ、Ｂ 送信側フィルタ
Ｅ０〜Ｅ８ 積層型セラミック電子部品の個別外部電極
Ｐ０〜Ｐ８ スイッチングＩＣの個別電極
ＥＧＮＤ   積層型セラミック電子部品のグランド電極
ＰＧＮＤ   スイッチングＩＣのグランド電極
【図１】
0006032229.tif 000002
【図２】
0006032229.tif 000003
【図３】
0006032229.tif 000004
【図４】
0006032229.tif 000005
【図５】
0006032229.tif 000006
【図６】
0006032229.tif 000007
【図７】
0006032229.tif 000008