(57)【特許請求の範囲】
【請求項１】
出力信号を発生させるように構成された出力部を含む増幅器と、
前記増幅器の前記出力部からの前記出力信号を受信するように構成された信号ピンと、
前記増幅器の前記出力部と前記信号ピンとの間に電気的に接続された故障保護回路であって、前記故障保護回路は第１のトランジスタと第２のトランジスタとを備え、前記第１のトランジスタは前記増幅器の前記出力部に電気的に接続されたドレンと、ソースと、ゲートとを含み、前記第２のトランジスタは前記信号ピンに電気的に接続されたドレンと、前記第１のトランジスタの前記ソースに電気的に接続されたソースと、ゲートとを含む、故障保護回路と、
前記第１のトランジスタおよび第２のトランジスタの前記ゲートの電圧レベルを制御することにより前記故障保護回路を少なくとも部分的に制御するように構成された故障保護制御回路であって、前記故障保護制御回路は、前記信号ピンの過電圧状態を検出し、かつ前記過電圧状態が検出されたとき前記第１のトランジスタをオフにし、そうでないとき、前記第１のトランジスタをオンにするように構成された過電圧検出および制御回路を含み、前記故障保護制御回路は、前記信号ピンの不足電圧状態を検出し、かつ前記不足電圧状態が検出されたとき前記第２のトランジスタをオフにし、そうでないとき、前記第２のトランジスタをオンにするように構成された不足電圧検出および制御回路を更に含む、故障保護制御回路と
を備え、
前記故障保護制御回路は前記信号ピンを経由して少なくとも部分的に電力供給され、前記故障保護制御回路のバイアスは前記第１のトランジスタおよび第２のトランジスタの前記ソースのノードでの電流により前記信号ピンを経由して提供されている、装置。
【請求項２】
前記過電圧検出および制御回路は第１の高電圧電流源と第１の抵抗器とを備え、前記第１の抵抗器は前記第１のトランジスタの前記ゲートと前記ソースとの間に電気的に接続され、前記第１の高電圧電流源は、過電圧状態が検出されないとき、前記第１の抵抗器を介して第１の電流を提供して前記第１のトランジスタをオンに維持するように構成されている、請求項１に記載の装置。
【請求項３】
前記高電圧電流源は、ｎ型横方向拡散金属酸化物半導体（ＮＬＤＭＯＳ）トランジスタを備え、前記ＮＬＤＭＯＳトランジスタはｎ型タブとドレンとを含み、前記ｎ型タブおよび前記ドレンは異なる電位で動作するように構成されている、請求項２に記載の装置。
【請求項４】
前記高電圧電流源は、前記ＮＬＤＭＯＳトランジスタの前記ドレンに電気的に接続されたアノードと、前記ＮＬＤＭＯＳトランジスタの前記ｎ型タブに電気的に接続されたカソードとを含む定電圧ダイオードを更に備える、請求項３に記載の装置。
【請求項５】
前記不足電圧検出および制御回路は、第２の高電圧電流源と第２の抵抗器とを備え、前記第２の抵抗器は前記第２のトランジスタの前記ゲートと前記ソースとの間に電気的に接続され、前記第２の高電圧電流源は、過電圧状態が検出されないとき、前記第２の抵抗器を介して第２の電流を提供して前記第２のトランジスタをオンに維持するように構成されている、請求項２に記載の装置。
【請求項６】
低電力供給電圧ピンおよび高電力供給電圧ピンを更に備える、請求項５に記載の装置。
【請求項７】
前記故障保護制御回路の少なくとも一部分に電力供給するように構成されたチャージポンプを更に備える、請求項６に記載の装置。
【請求項８】
前記過電圧検出および制御回路は、前記高電力供給電圧ピンから導出される基準電圧を前記信号ピンの電圧と比較するように構成された第１のトランジスタ差動対を備える、請求項７に記載の装置。
【請求項９】
前記過電圧状態時に余剰バイアス電流を供給することにより前記故障保護トランジスタのターンオフを速めるように構成された過渡応答昇圧回路を更に備える、請求項８に記載の装置。
【請求項１０】
前記不足電圧検出および制御回路は、前記低電力供給電圧ピンの電圧を前記信号ピンの前記電圧と比較するように構成された第２のトランジスタ差動対を備える、請求項８に記載の装置。
【請求項１１】
前記故障保護制御回路は、前記高電力供給電圧ピンが浮遊状態のとき前記故障保護制御回路が動作するように、前記信号ピンから電力供給されている、請求項６に記載の装置。
【請求項１２】
前記第１のトランジスタおよび第２のトランジスタは、ｐ型金属酸化物半導体（ＰＭＯＳ）トランジスタを備える、請求項１に記載の装置。
【請求項１３】
前記第１のトランジスタはボディを更に備え、前記第２のトランジスタはボディを備え、前記第１のトランジスタの前記ソースと前記ボディとは、前記第２のトランジスタの前記ソースと前記ボディとに電気的に接続されている、請求項１２に記載の装置。
【請求項１４】
前記第１のトランジスタは、前記第１のトランジスタの前記ドレンと前記ボディとの間に第１の寄生ダイオードを更に備え、前記第２のトランジスタは、前記第２のトランジスタの前記ドレンと前記ボディとの間に第２の寄生ダイオードを更に備え、前記故障保護制御回路は、前記過電圧状態が検出されたとき前記第１のトランジスタをオフにし、かつ前記第２のトランジスタをオンにするように構成され、前記故障保護制御回路は、前記不足電圧状態が検出されたとき前記第２のトランジスタをオンにし、かつ前記第１のトランジスタをオフにするように構成されている、請求項１３に記載の装置。
【請求項１５】
前記第１のトランジスタおよび第２のトランジスタは、高電圧ｐ型横方向拡散金属酸化物半導体（ＰＬＤＭＯＳ）トランジスタを含む、請求項１２に記載の装置。
【請求項１６】
前記第１のトランジスタおよび第２のトランジスタはｎ型金属酸化物半導体（ＮＭＯＳ）トランジスタを備える、請求項１に記載の装置。
【請求項１７】
出力信号を発生させるように構成された出力部を含む増幅器と、
前記増幅器の前記出力部からの前記出力信号を受信するように構成された信号ピンと、
前記増幅器の前記出力部と前記信号ピンとの間に電気的に接続された故障保護回路であって、前記故障保護回路は第１のトランジスタと第２のトランジスタとを備え、前記第１のトランジスタは、前記増幅器の前記出力部に電気的に接続されたドレンと、ソースと、ゲートとを含み、前記第２のトランジスタは、前記信号ピンに電気的に接続されたドレンと、前記第１のトランジスタの前記ソースに電気的に接続されたソースと、ゲートとを含む、故障保護回路と、
前記第１のトランジスタおよび第２のトランジスタの前記ゲートの電圧レベルを制御することにより前記故障保護回路を少なくとも部分的に制御するように構成された故障保護制御回路であって、前記故障保護制御回路は前記信号ピンの過電圧状態を検出し、かつ前記過電圧状態が検出されたとき前記第１のトランジスタまたは前記第２のトランジスタのうちの一方をオフにするように更に構成され、前記故障保護制御回路は前記信号ピンの不足電圧状態を検出し、かつ前記不足電圧状態が検出されたとき前記第１のトランジスタまたは前記第２のトランジスタのうちの他方をオフにするように更に構成されている、故障保護制御回路と
を備える、装置。
【請求項１８】
前記故障保護制御回路のバイアスは、前記第１のトランジスタおよび第２のトランジスタの前記ソースのノードでの電流により提供されている、請求項１７に記載の装置。
【請求項１９】
前記第１のトランジスタおよび第２のトランジスタは、ｐチャネル電界効果トランジスタまたはｎチャネル電界効果トランジスタを含む、請求項１７に記載の装置。
【請求項２０】
前記故障保護制御回路は、過電圧状態および不足電圧状態が検出されないとき、前記第１のトランジスタおよび第２のトランジスタをオンにするように更に構成されている、請求項１７に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
背景技術
本発明の実施形態は、電子システムに関し、特に、増幅器用の故障保護システムに関する。
【背景技術】
【０００２】
ある種の増幅器は故障状態に曝されることがあるが、その場合、増幅器のピンの電圧レベルは、正常動作状態に関する電圧範囲から外れる。例えば、増幅器はレシオメトリック信号伝達プロトコルを用いて通信できるが、その場合、増幅器は、圧力、温度、空気流、質量流、速度、加速度、流体レベル等の、計測パラメータに比例する出力信号を発生する。レシオメトリック信号プロトコルは、高電力供給電圧と低電力供給電圧とにより画定される有効信号範囲を有し得る。例えば、信号について、高電力供給電圧および低電力供給電圧の間の約１０％〜約９０％の電圧差以内に有効信号範囲を有し、有効信号範囲外になる信号は故障状態を示すように定義できる。
【０００３】
故障状態は、種々の理由から信号伝送インターフェースで生じ得る。例えば、故障状態は、浮遊状態の高電力および／または浮遊状態の低電力の供給電圧に関連することがある。加えて、故障状態は、負荷抵抗器の誤接続または増幅器の高電力および低電力供給電圧ピンの誤接続等の、インターフェースでの誤接続の後に生じることがあり、信号伝送インターフェースでの過電圧または不足電圧状態に至る可能性がある。更に、故障状態は、過渡の電気事象、または比較的急速に変化する電圧および高出力を有する比較的短期間の電気信号、から生じ得る。過渡の電気事象は、電子機器技術評議会（ＪＥＤＥＣ）、国際電気標準会議（ＩＥＣ）、自動車技術評議会（ＡＥＣ）および国際標準化機構（ＩＳＯ）等の、種々の機関が設定した標準により定義される事象等の、例えば、電磁気インターフェース（ＥＭＩ）および静電放電（ＥＳＤ）事象を含み得る。
【発明の概要】
【課題を解決するための手段】
【０００４】
一実施形態では、装置は、出力信号を発生するように構成される出力部を含む増幅器と、増幅器の出力部からの出力信号を受信するように構成される信号ピンと、故障保護回路と、故障保護制御回路とを含む。故障保護回路は、増幅器の出力部と信号ピンとの間に電気的に接続され、故障保護回路は第１のトランジスタと第２のトランジスタとを備える。第１のトランジスタは、増幅器の出力部に電気的に接続されるドレンと、ソースと、ゲートとを含む。第２のトランジスタは、信号ピンに電気的に接続されるドレンと、第１のトランジスタのソースに電気的に接続されるソースと、ゲートとを含む。故障保護制御回路は、第１および第２のトランジスタのゲートの電圧レベルを制御することにより故障保護回路を少なくとも部分的に制御するように構成される。故障保護制御回路は、信号ピンの過電圧状態を検出し、かつ過電圧状態が検出されたとき第１のトランジスタをオフにし、そうでないとき、第１のトランジスタをオンにするように構成される過電圧検出および制御回路を含む。故障保護回路は、信号ピンの不足電圧状態を検出し、かつ不足電圧状態が検出されたとき第２のトランジスタをオフにし、そうでないとき、第２のトランジスタをオンにするように構成される不足電圧検出および制御回路を更に含む。故障保護制御回路は信号ピンを経由して少なくとも部分的に電力供給され、故障保護制御回路のバイアスは第１および第２のトランジスタのソースのノードでの電流により信号ピンを経由して提供される。
【０００５】
別の実施形態では、装置は、出力信号を発生するように構成される出力部を含む増幅器と、増幅器の出力部からの出力信号を受信するように構成される信号ピンと、故障保護回路と、故障保護制御回路とを含む。故障保護回路は、増幅器の出力部と信号ピンとの間に電気的に接続される。故障保護回路は、第１のトランジスタと、第２のトランジスタとを含む。第１のトランジスタは、第１のトランジスタは増幅器の出力部に電気的に接続されるドレンと、ソースと、ゲートとを含む。第２のトランジスタは、信号ピンに電気的に接続されるドレンと、第１のトランジスタのソースに電気的に接続されるソースと、ゲートとを含む。故障保護制御回路は、第１および第２のトランジスタのゲートの電圧レベルを制御することにより故障保護回路を少なくとも部分的に制御するように構成される。故障保護制御回路は、信号ピンの過電圧状態を検出し、かつ過電圧状態が検出されたとき第１のトランジスタまたは第２のトランジスタのうちの一方をオフにするように更に構成される。故障保護制御回路は、信号ピンの不足電圧状態を検出し、かつ不足電圧状態が検出されたとき第１のトランジスタまたは第２のトランジスタのうちの他方をオフにするように更に構成される。
本発明は、例えば、以下を提供する。
（項目１）
出力信号を発生するように構成される出力部を含む増幅器と、
前記増幅器の前記出力部からの前記出力信号を受信するように構成される信号ピンと、
前記増幅器の前記出力部と前記信号ピンとの間に電気的に接続される故障保護回路であって、該故障保護回路は第１のトランジスタと第２のトランジスタとを備え、前記第１のトランジスタは前記増幅器の前記出力部に電気的に接続されるドレンと、ソースと、ゲートとを含み、前記第２のトランジスタは前記信号ピンに電気的に接続されるドレンと、前記第１のトランジスタの前記ソースに電気的に接続されるソースと、ゲートとを含む、故障保護回路と、
前記第１および第２のトランジスタの前記ゲートの電圧レベルを制御することにより前記故障保護回路を少なくとも部分的に制御するように構成される故障保護制御回路であって、該故障保護制御回路は、前記信号ピンの過電圧状態を検出し、かつ前記過電圧状態が検出されたとき前記第１のトランジスタをオフにし、そうでないとき、前記第１のトランジスタをオンにするように構成される過電圧検出および制御回路を含み、前記故障保護回路は、前記信号ピンの不足電圧状態を検出し、かつ前記不足電圧状態が検出されたとき前記第２のトランジスタをオフにし、そうでないとき、前記第２のトランジスタをオンにするように構成される不足電圧検出および制御回路を更に含む、故障保護制御回路と、を備え、
前記故障保護制御回路は前記信号ピンを経由して少なくとも部分的に電力供給され、前記故障保護制御回路のバイアスは前記第１および第２のトランジスタの前記ソースのノードでの電流により前記信号ピン経由して提供される、装置。
（項目２）
前記第１および第２のトランジスタは、ｐ型金属酸化物半導体（ＰＭＯＳ）トランジスタを備える、項目１に記載の装置。
（項目３）
前記第１のトランジスタはボディを更に備え、前記第２のトランジスタはボディを備え、前記第１のトランジスタの前記ソースと前記ボディとは、前記第２のトランジスタの前記ソースと前記ボディとに電気的に接続される、項目２に記載の装置。
（項目４）
前記第１のトランジスタは、該第１のトランジスタの前記ドレンと前記ボディとの間に第１の寄生ダイオードを更に備え、前記第２のトランジスタは、該第２のトランジスタの前記ドレンと前記ボディとの間に第２の寄生ダイオードを更に備え、前記故障保護制御回路は、前記過電圧状態が検出されたとき前記第１のトランジスタをオフにし、かつ前記第２のトランジスタをオンにするように構成され、前記故障保護制御回路は、前記不足電圧状態が検出されたとき前記第２のトランジスタをオンにし、かつ前記第１のトランジスタをオフにするように構成される、項目３に記載の装置。
（項目５）
前記第１および第２のトランジスタは、高電圧ｐ型横方向拡散金属酸化物半導体（ＰＬＤＭＯＳ）トランジスタを含む、項目２に記載の装置。
（項目６）
前記過電圧検出および制御回路は第１の高電圧電流源と第１の抵抗器とを備え、前記第１の抵抗器は前記第１のトランジスタの前記ゲートと前記ソースとの間に電気的に接続され、前記第１の高電圧電流源は、過電圧状態が検出されないとき、前記第１の抵抗器を介して第１の電流を提供して前記第１のトランジスタをオンに維持するように構成される、項目１に記載の装置。
（項目７）
前記高電圧電流源は、ｎ型横方向拡散金属酸化物半導体（ＮＬＤＭＯＳ）トランジスタを備え、該ＮＬＤＭＯＳトランジスタはｎ型タブとドレンとを含み、前記ｎ型タブおよび前記ドレンは異なる電位で動作するように構成される、項目６に記載の装置。
（項目８）
前記高電圧電流源は、前記ＮＬＤＭＯＳトランジスタの前記ドレンに電気的に接続されるアノードと、前記ＮＬＤＭＯＳトランジスタの前記ｎ型タブに電気的に接続されるカソードとを含む定電圧ダイオードを更に備える、項目７に記載の装置。
（項目９）
前記不足電圧検出および制御回路は、第２の高電圧電流源と第２の抵抗器とを備え、前記第２の抵抗器は前記第２のトランジスタの前記ゲートと前記ソースとの間に電気的に接続され、前記第２の高電圧電流源は、過電圧状態が検出されないとき、前記第２の抵抗器を介して第２の電流を提供して前記第２のトランジスタをオンに維持するように構成される、項目６に記載の装置。
（項目１０）
低電力供給電圧ピンおよび高電力供給電圧ピンを更に備える、項目９に記載の装置。
（項目１１）
前記故障保護制御回路の少なくとも一部分に電力供給するように構成されるチャージポンプを更に備える、項目１０に記載の装置。
（項目１２）
前記過電圧検出および制御回路は、前記高電力供給から導出される基準電圧を前記信号ピンの電圧と比較するように構成される第１のトランジスタ差動対を備える、項目１１に記載の装置。
（項目１３）
前記過電圧状態時に余剰バイアス電流を供給することにより前記故障保護トランジスタのターンオフを速めるように構成される過渡応答昇圧回路を更に備える、項目１２に記載の装置。
（項目１４）
前記不足電圧検出および制御回路は、前記低電力供給電圧ピンの電圧を前記信号ピンの前記電圧と比較するように構成される第２のトランジスタ差動対を備える、項目１２に記載の装置。
（項目１５）
前記故障保護制御回路は、前記高電力供給電圧ピンが浮遊状態のとき前記故障保護制御回路が動作するように、前記信号ピンから電力供給される、項目１０に記載の装置。
（項目１６）
前記第１および第２のトランジスタはｎ型金属酸化物半導体（ＮＭＯＳ）トランジスタを備える、項目１に記載の装置。
（項目１７）
出力信号を発生するように構成される出力部を含む増幅器と、
前記増幅器の前記出力部からの前記出力信号を受信するように構成される信号ピンと、
前記増幅器の前記出力部と前記信号ピンとの間に電気的に接続される故障保護回路であって、該故障保護回路は第１のトランジスタと第２のトランジスタとを備え、前記第１のトランジスタは、前記増幅器の前記出力部に電気的に接続されるドレンと、ソースと、ゲートとを含み、前記第２のトランジスタは、前記信号ピンに電気的に接続されるドレンと、前記第１のトランジスタの前記ソースに電気的に接続されるソースと、ゲートとを含む、故障保護回路と、
前記第１および第２のトランジスタの前記ゲートの電圧レベルを制御することにより前記故障保護回路を少なくとも部分的に制御するように構成される故障保護制御回路であって、該故障保護制御回路は前記信号ピンの過電圧状態を検出し、かつ前記過電圧状態が検出されたとき前記第１のトランジスタまたは前記第２のトランジスタのうちの一方をオフにするように更に構成され、前記故障保護制御回路は前記信号ピンの不足電圧状態を検出し、かつ前記不足電圧状態が検出されたとき前記第１のトランジスタまたは前記第２のトランジスタのうちの他方をオフにするように更に構成される、故障保護制御回路と、を備える、装置。
（項目１８）
前記故障保護制御回路のバイアスは、前記第１および第２のトランジスタの前記ソースのノードでの電流により提供される、項目１７に記載の装置。
（項目１９）
前記第１および第２のトランジスタは、ｐチャネル電界効果トランジスタまたはｎチャネル電界効果トランジスタを含む、項目１７に記載の装置。
（項目２０）
前記故障保護制御回路は、過電圧および不足電圧の状態が検出されないとき、前記第１および第２のトランジスタをオンにするように更に構成される、項目１７に記載の装置。
【図面の簡単な説明】
【０００６】
【図１】図１は、電子増幅システムの一実施形態の概略ブロック図である。
【０００７】
【図２】図２は、増幅器集積回路（ＩＣ）の一実施形態の回路図である。
【０００８】
【図３Ａ】図３Ａは、過電圧検出および制御回路の一実施形態を含むインターフェース増幅器ＩＣの回路図である。
【０００９】
【図３Ｂ】図３Ｂは、不足電圧検出および制御回路の一実施形態を含むインターフェース増幅器ＩＣの回路図である。
【００１０】
【図４Ａ】図４Ａは、過電圧検出および制御回路の別の実施形態を含むインターフェース増幅器ＩＣの回路図である。
【００１１】
【図４Ｂ】図４Ｂは、不足電圧検出および制御回路の別の実施形態を含むインターフェース増幅器ＩＣの回路図である。
【００１２】
【図５】図５は、漏洩電流対ピン電圧の一実施例のグラフである。
【００１３】
【図６Ａ】図６Ａおよび６Ｂは、過渡シミュレーションの２つの実施例のグラフである。
【図６Ｂ】図６Ａおよび６Ｂは、過渡シミュレーションの２つの実施例のグラフである。
【００１４】
【図７】図７は、ＩＣの別の実施形態の回路図である。
【発明を実施するための形態】
【００１５】
ある実施形態の以下の詳細な説明は、本発明の特定な実施形態に関する種々の説明を提供する。しかし、本発明は、特許請求の範囲により定義され伝えられる多数の異なる方法で具体化され得る。本明細書では、図面への参照を行うが、同様の参照番号は同一または機能上類似の要素を示す。
【００１６】
ある実装では、増幅器は、増幅器を過電圧または不足電圧状態から保護するための故障保護回路を設けられる。故障保護回路は、増幅器の出力部と信号ピンとの間に電気的に直列に接続される第１の金属酸化物半導体（ＭＯＳ）トランジスタと第２のＭＯＳトランジスタとを含み得る。例えば、第１および第２のＭＯＳトランジスタのソースは相互に接続でき、第１のＭＯＳトランジスタのドレンは増幅器の出力部に接続でき、第２のＭＯＳトランジスタのドレンは信号ピンに接続できる。故障保護制御回路を設けて、過電圧および不足電圧状態を検出し、検出された状態に基づいて故障保護回路の状況を制御することができる。例えば、正常動作状態時に、故障保護制御回路は、第１および第２のＭＯＳトランジスタをオンにして、増幅器が信号ピンの電圧レベルを制御することを可能にする。しかし、故障保護制御回路は、過電圧状態が検出されたとき、第１のＭＯＳトランジスタをオフにし第２のＭＯＳトランジスタをオンにすることができ、不足圧状態が検出されたとき、第１のＭＯＳトランジスタをオンにし第２のＭＯＳトランジスタをオフにすることができる。
【００１７】
ある実装では、第１および第２のＭＯＳトランジスタは、ｐ型横方向拡散金属酸化物半導体（ＰＬＤＭＯＳ）トランジスタ等の、ｐ型トランジスタである。ｐ型ＭＯＳトランジスタを使用することは、第１および第２のトランジスタに関する寄生ダイオード構成が信号ピンでの過電圧および不足電圧状態時に順方向バイアスになるのを防止するのに役立ち得る。ある実装では、チャージポンプを含ませて、第１および第２のＰ型ＭＯＳトランジスタのゲートを低電力または接地供給を下回る電圧レベルに駆動するのに役立ち得る。チャージポンプを含めることは、増幅器の出力部がレール間出力振幅等の、大きな出力振幅を有することを可能にし得る。しかし、第１および第２のＭＯＳトランジスタがｎ型ＭＯＳトランジスタまたは空乏形ＭＯＳトランジスタである構成等の、他の方法で大きな出力振幅を有するように増幅器を構成できる。ある構成では、故障保護制御回路は、信号ピン経由で少なくとも部分的に電力供給され、それにより増幅器の電力供給ピンが誤接続、浮遊状態、またはそれらの組合せにあるときでも、故障保護が提供されることを可能にしている。
故障保護付ＩＣを含む電子システムの実施例の概要
【００１８】
図１は、電子増幅システム１０の一実施形態の概略ブロック図である。電子増幅システム１０は、集積回路（ＩＣ）１、信号処理ブロック２、およびインターフェース３を含む。ＩＣ１は、増幅器すなわちドライバ４、低電力供給電圧ピンすなわちＶ１ピン５、信号ピン６、高電力供給電圧ピンすなわちＶ２ピン７、故障保護回路８、および故障保護制御回路９を含む。
【００１９】
ＩＣ１を使用して、インターフェース３を用いて信号処理ブロック２と通信させることができる。例えば、信号ピン６での電圧レベルを制御することにより、インターフェース３を介してＩＣ１から信号処理ブロック２に信号を送信するように増幅器４を使用することができる。図示の構成では、インターフェース３を介して高電力および低電力供給電圧をＩＣ１に提供することにより増幅器４に電力供給するようにインターフェース３が用いられている。しかし、例えば、異なる配置のピンおよび／またはより多数または少数のピンを含む構成等の、他の実装も可能である。
【００２０】
ある実装では、インターフェース３はレシオメトリック信号伝達インターフェースであり、増幅器４は信号ピン６の電圧レベルを、高電力および低電力供給電圧ピンＶ２、Ｖ１の電圧レベルにより画定される有効信号範囲内に制御するように構成される。レシオメトリック信号伝達インターフェースを用いるとき、有効信号範囲外となる信号は故障状態を示す可能性がある。
【００２１】
ＩＣ１は故障保護回路８を含み、当該回路は信号ピン６での故障状態時に増幅器４を保護するように使用できる。例えば、故障保護制御回路９は、信号ピン６が過電圧状態または不足電圧状態にあるとき、故障保護回路８を高インピーダンス状況で動作させることができる。しかし、故障保護制御回路９は、正常動作状態時に故障保護回路８を低インピーダンス状況で動作させて、増幅器４が信号ピン６の電圧レベルを正常動作時に制御することを可能にすることができる。
【００２２】
一実施形態では、ＩＣ１は圧力および／または温度を検出するように構成される自動車用センサＩＣでもよく、信号処理ブロック２は自動車のエンジン制御ユニット（ＥＣＵ）でもよく、インターフェース３はセンサＩＣをＥＣＵに接続するために用いられるケーブルに関連する電気ハーネスでもよい。電子システムの一構成を説明したが、本明細書での教示は、例えば、ローカル相互接続ネットワーク（ＬＩＮ）およびコントローラエリアネットワーク（ＣＡＮ）プロトコルシステム、送電線システム、工業制御システム、電力管理システム、微小電気機械システム（ＭＥＭＳ）センサシステム、および／またはトランスデューサシステム等の、広汎な電子システムに適用可能である。
【００２３】
故障保護回路８および故障保護制御回路９を電子増幅システム１０との関連で示すが、故障保護回路８および故障保護制御回路９は、過電圧および不足電圧状態に曝される出力部を有する増幅器を含む多岐にわたるＩＣおよび他の電子機器に使用できる。
ある故障保護実施形態の概要
【００２４】
図２は、インターフェース増幅器ＩＣすなわちＩＣ４０の一実施形態の回路図である。ＩＣ４０は、低電力供給電圧ピン５、信号ピン６、高電力供給電圧ピン７、増幅器１４、第１の整流器１５、第２の整流器１６、故障保護回路１８、および故障保護制御回路１９を含む。
【００２５】
故障保護回路１８は、第１の故障保護ＰＭＯＳトランジスタ２７および第２の故障保護ＰＭＯＳトランジスタ２８を含む。第１の故障保護ＰＭＯＳトランジスタ２７は、増幅器１４の出力部に電気的に接続されたドレンを含む。第１の故障保護ＰＭＯＳトランジスタ２７は、第２の故障保護ＰＭＯＳトランジスタ２８のボディおよびソースと故障保護制御ブロック１９の第１の入力部とにノードＮ１で電気的に接続されるボディおよびソースとを更に含む。第１の故障保護ＰＭＯＳトランジスタ２７は、故障保護制御ブロック１８の第１の出力部に電気的に接続されるゲートを更に含む。第２の故障保護ＰＭＯＳトランジスタ２８は、信号ピン６と故障保護制御ブロック１９の第２の入力部とに電気的に接続されるドレンを更に含む。第２の故障保護ＰＭＯＳトランジスタ２８は、故障保護制御ブロック１９の第２の出力部に電気的に接続されるゲートを更に含む。本明細書に使用され当該技術の当業者が理解するように、ＭＯＳトランジスタは、ポリシリコン等の、金属ではない材料で造られたゲートと、単にシリコン酸化物でのみならず高ｋ誘電体等の、他の誘電体で実装された誘電領域とを有し得る。
【００２６】
増幅器１４は、ドライバＮＭＯＳトランジスタ２１、ドライバＰＭＯＳトランジスタ２２、および出力ドライバ制御ブロック２５を含む。ドライバＮＭＯＳトランジスタ２１は、低電力供給電圧ピン５に電気的に接続されるソースおよびボディと、出力ドライバ制御ブロック２５の第１の出力部に電気的に接続されるゲートとを含む。ドライバＰＭＯＳトランジスタ２２は、高電力供給電圧ピン７に電気的に接続されるソースおよびボディと、出力ドライバ制御ブロック２５の第２の出力部に電気的に接続されるゲートとを含む。ドライバＮＭＯＳトランジスタ２１は、ドライバＰＭＯＳトランジスタ２２のドレンに増幅器１４の出力部で電気的に接続されるドレンを更に含む。増幅器１４の出力部は、故障保護回路１８を介して信号ピン６に電気的に接続される。図２に示されるように、増幅器１４は、ドライバＮＭＯＳトランジスタ２１のドレン−ボディ間接合部に関する第１の寄生ダイオード２３と、ドライバＰＭＯＳトランジスタ２２のドレン−ボディ間接合部に関する第２の寄生ダイオード２４とを含み得る。
【００２７】
増幅器１４は、信号ピン６の電圧レベルを制御するように使用できる。例えば、第１および第２の故障保護ＰＭＯＳトランジスタ２７、２８が故障保護制御回路１９によりオンにされたとき、増幅器１４は出力ドライバ制御ブロック２５を用いることにより信号ピン６の電圧レベルを制御することができ、ドライバＰＭＯＳトランジスタ２２を用いて電流をソースし、および／またはドライバＮＭＯＳトランジスタ２１を用いて電流をシンクすることができる。第１および第２の故障保護ＰＭＯＳトランジスタ２７、２８は、増幅器１４が信号パッド６へまたはそれから電流をシンクまたはソースしているときの電圧空き高が実質的な影響を受けないように、比較的低いオン状況ＲＤＳを有するように充分に大型でなければならない。
【００２８】
第１および第２の双方向阻止クランプ１５、１６は、信号パッド６の電圧振幅を制限するように使用できる。第１の双方向阻止クランプ１５は、第１の阻止接合部３３および第２の阻止接合部３４を含む。第１の阻止接合部３３は、低電力供給電圧ピン５に電気的に接続されるアノードと、第２の阻止接合部３４に電気的に接続されるカソードとを含む。第２の阻止接合部３４は、信号ピン６に電気的に接続されるアノードを更に含む。第２の双方向阻止クランプ１６は、第３の阻止接合部３５および第４の阻止接合部３６を含む。第３の阻止接合部３５は、信号ピン６に電気的に接続されるアノードと、第４の阻止接合部３６のカソードに電気的に接続されるカソードとを含む。第４の阻止接合部３６は、高電力供給電圧ピン７に電気的に接続されるアノードを更に含む。
【００２９】
故障保護制御回路１９は、増幅器１４の出力部を信号パッド６での過電圧および不足電圧状態から保護するように、故障保護回路１８の状況を制御するために使用できる。例えば、信号ピン６での過電圧または不足電圧状態時に第１および／または第２の故障保護ＰＭＯＳトランジスタ２７、２８をオフにすることは、増幅器１４の出力部と信号ピン６との間への高インピーダンスの提供に役立ち得る。増幅器１４の出力部での過電圧および／または不足電圧状態は、増幅器１４の第１のおよび／または第２の寄生ダイオード２３、２４の順方向バイアスに関連する損傷に至る可能性があるので、信号ピン６での故障状態に関連する損傷から増幅器１４を保護するように故障保護制御回路１９を用いることができる。増幅器１４の正常動作時に、増幅器１４が信号ピン６の電圧レベルを制御できるように、第１および第２の故障保護ＰＭＯＳトランジスタ１８、１９をオンにするように故障保護制御回路１９を構成できる。
【００３０】
信号ピン６での過電圧状態時に、故障保護制御回路１９は、第２の故障保護ＰＭＯＳトランジスタ２８をオンにしまたはオンを維持し、かつ第１の故障保護ＰＭＯＳトランジスタ２７をオフにするように構成される。過電圧状態時に第１および第２の故障保護ＰＭＯＳトランジスタ２７、２８をこのように制御することは、ドライバＮＭＯＳトランジスタ２１およびドライバＰＭＯＳトランジスタ２２前後の電圧およびこれらを介した電流を制限することにより、過電圧状態が増幅器１４に損傷を及ぼすのを防止させることができる。加えて、過電圧状態時に第２の故障保護ＰＭＯＳトランジスタ２８をオンにすることは、第１および第２の故障保護ＰＭＯＳトランジスタ２７、２８のボディの電圧レベルが信号ピン６の電圧レベルに比較的近くなることを可能にし、それにより過電圧状態時に第１および第２の故障保護ＰＭＯＳトランジスタ２７、２８のドレン−ボディ間寄生ダイオードが順方向バイアスになることを防止するのに役立つ。例えば、故障保護回路１８をこのように構成することは、過電圧状態時に第２の故障保護ＰＭＯＳトランジスタ２８をオフにする方式に対して改善された性能を提供可能だが、当該方式では過電圧状態時に第２の故障保護ＰＭＯＳトランジスタ２８のドレン−ボディ間寄生ダイオードが活性化することになり得る。
【００３１】
信号ピン６での不足電圧状態時に、故障保護制御回路１９は、第１の故障保護ＰＭＯＳトランジスタ２７をオンにしまたはオンに保つとともに第２の故障保護ＰＭＯＳトランジスタ２８をオフにすることができ、増幅器１４を過剰電圧および／または過剰電流状態から保護する上で役立つとともに第１および第２の故障保護ＰＭＯＳトランジスタ２７、２８に関する寄生ダイオードが活性化するのを防止するのに役立つ。例えば、信号ピン６での不足電圧状態時に、第２の故障保護ＰＭＯＳトランジスタ２８をオフにし第１の故障保護ＰＭＯＳトランジスタ２７をオンにすることにより、増幅器１４は第１および第２の故障保護ＰＭＯＳトランジスタ２７、２８のボディの電位を不足電圧状態時に制御できる。不足電圧状態時には信号ピン６の電圧レベルは比較的低くできるので、第１および第２の故障保護ＰＭＯＳトランジスタ２７、２８をこのように構成することは、第１および第２の故障保護ＰＭＯＳトランジスタ２７、２８のドレン−ボディ間寄生ダイオードが不足電圧状態時に活性化するのを防止するのに役立つ。例えば、故障保護制御ブロック１９を、不足電圧状態時に第２の故障保護ＰＭＯＳトランジスタ２８をオフにし第１の故障保護ＰＭＯＳトランジスタ２７をオンにするように構成することは、第１および第２の故障保護ＰＭＯＳトランジスタ２７、２８の両方が不足電圧状態時にオフにされる方式に対して改善された性能を提供できるが、当該方式では第１の故障保護ＰＭＯＳトランジスタ２７のドレン−ボディ間寄生ダイオードが不足電圧状態時に活性化することになり得る。
【００３２】
一実施形態では、故障保護制御回路１９は、過電圧検出および制御回路３１および不足電圧検出および制御回路３２を含む。正常動作時には、過電圧検出および制御回路３１は第１の故障保護ＰＭＯＳトランジスタ２７をオンにするように構成され、不足電圧検出および制御回路３２は第２の故障保護ＰＭＯＳトランジスタ２８をオンにするように構成される。加えて、過電圧検出および制御回路３１は、第１の閾値電圧により、高電力供給電圧ピン７の電圧レベルを超過する信号ピン６の電圧レベルに関する過電圧状態を検出し、かつ過電圧状態が検出されたとき第１の故障保護ＰＭＯＳトランジスタ２７をオフにするように構成される。更に、不足電圧検出および制御回路３２は、第２の閾値電圧により、低電力供給電圧ピン５の電圧レベルを下回る信号ピン６の電圧レベルに関する不足電圧状態を検出し、かつ不足電圧状態が検出されたとき第２の故障保護ＰＭＯＳトランジスタ２８をオフにするように構成される。一実施形態では、第１の閾値電圧は約１Ｖ〜約２Ｖの範囲内になるように選択され、第２の閾値電圧は約１Ｖ〜約２Ｖの範囲内になるように選択される。
【００３３】
図２に示す故障保護回路１８は、ＮＭＯＳトランジスタではなくＰＭＯＳトランジスタを含む。図７に関連して後述するように、ＮＭＯＳトランジスタを代替的に用い得るが、ＮＭＯＳトランジスタは信号ピン６の電圧レベルが低電力供給電圧ピンＶ１の電圧レベルを下回ったときに活性化しまたは順方向バイアスになるドレン−基板間寄生ダイオードを含み得るので、ＰＭＯＳトランジスタの使用は、ＮＭＯＳトランジスタを用いるある種の方式に対して改善した性能を提供できる。第１および第２のＰＭＯＳトランジスタ２７、２８は前述したようにドレン−ボディ間寄生ダイオードを含み得るが、故障保護制御回路１９は、信号ピン６での過電圧および不足電圧状態時に、第１および第２のＰＭＯＳトランジスタ２７、２８のゲートの電圧レベルを制御でき、ドレン−ボディ間寄生ダイオードが順方向バイアスになるのを防止できる。
【００３４】
一実施形態では、第１および第２の故障保護ＰＭＯＳトランジスタ２７、２８は、ｐ型横方向拡散金属酸化物半導体（ＬＤＭＯＳ）デバイスである。第１および第２のＰＭＯＳトランジスタをＬＤＭＯＳデバイスとして構成することは、第１および第２のＰＭＯＳトランジスタが故障状態時に耐え得る最大電圧を増大させる上での援助となり得る。
【００３５】
図３は、過電圧検出および制御回路の一実施形態を含む増幅器インターフェースＩＣすなわちＩＣ６０の回路図である。ＩＣ６０は増幅器４、低電力供給電圧ピン５、信号ピン６、高電力供給電圧ピン７、および故障保護回路１８を含み、これらは図１および２について前述したようにし得る。更に、ＩＣ６０は、過電圧検出および制御回路４１と不足電圧検出および制御回路３２とを含む故障保護制御回路を含む。
【００３６】
過電圧検出および制御回路４１は、高電圧電流源４２、第１〜第６抵抗器４３〜４８、第１および第２のＮＭＯＳトランジスタ５１、５２、および第１〜第４のＰＭＯＳトランジスタ５３〜５６を含む。本明細書で用いられる、「高電圧」は、約２０Ｖ〜約１００Ｖの範囲の電圧、例えば４０Ｖ、に耐えるように構成される、例えば、トランジスタまたは他の回路を指し、一方「低電圧」は、約１Ｖ〜約６Ｖの範囲の電圧、例えば５Ｖ、に耐えるように構成される、トランジスタまたは他の回路を指す。高電圧電流源４２は、第３の電圧供給源Ｖ３に電気的に接続される第１の端子と、第１の故障保護ＰＭＯＳトランジスタ２７のゲート、第６の抵抗器４８の第１の端、および第１のＰＭＯＳトランジスタ５３のドレンに電気的に接続される第２の端子とを含む。第６の抵抗器４８は、故障保護回路１８のノードＮ１に電気的に接続される第２の端を更に含む。第１のＰＭＯＳトランジスタ５３は、ノードＮ１に電気的に接続されるソースと、第３のＰＭＯＳトランジスタ５５のドレン、第２のＰＭＯＳトランジスタ５４のゲートおよびドレン、および第２のＮＭＯＳトランジスタ５２のドレンに電気的に接続されるゲートとを更に含む。第２のＰＭＯＳトランジスタ５４は、ノードＮ１に電気的に接続されるソースを更に含む。第３のＰＭＯＳトランジスタ５５は、ノードＮ１に電気的に接続されるソースと、第４のＰＭＯＳトランジスタ５６のゲートおよびドレンならびに第１のＮＭＯＳトランジスタ５１のドレンに電気的に接続されるゲートとを更に含む。第４のＰＭＯＳトランジスタ５６は、ノードＮ１に電気的に接続されたソースを更に含む。
【００３７】
第１のＮＭＯＳトランジスタ５１は、第１の抵抗器４３の第１の端と第２の抵抗器４４の第１の端とに電気的に接続されるゲートを更に含む。第１のＮＭＯＳトランジスタ５１は、第２のＮＭＯＳトランジスタ５２のソースと第５の抵抗器４７の第１の端とに電気的に接続されるソースを更に含む。第２の抵抗器４４は、基準電圧ＶＲＥＦに電気的に接続される第２の端を更に含み、当該電圧は高電力供給電圧ピン７から導出できる。第２の抵抗器４３は、低電力供給電圧ピン５に電気的に接続される第２の端を更に含む。第５の抵抗器４７は、第３の電圧供給源Ｖ３に電気的に接続される第２の端を更に含む。第２のＮＭＯＳトランジスタ５２は、第３の抵抗器４５の第１の端と第４の抵抗器４６の第１の端とに電気的に接続されるゲートを更に含む。第３の抵抗器４５は、低電力供給電圧ピン５に電気的に接続される第２の端を更に含む。第４の抵抗器４６は、ノードＮ１に電気的に接続される第２の端を更に含む。
【００３８】
過電圧検出および制御回路４１は、過電圧状態が信号ピン６について検出されないとき、第１の故障保護ＰＭＯＳトランジスタ２７を有効化またはオンにする。しかし、過電圧状態が検出されたときは、過電圧検出および制御回路４１は、第１の故障保護ＰＭＯＳトランジスタ２７をオフにして、多量の電流が信号ピン６から増幅器４の出力部へ流入するのを防止できる。
【００３９】
第１および第２のＮＭＯＳトランジスタ５１、５２を用いて、第１および第２の抵抗器４３、４４を含む第１の電圧分割器を用いて発生させた第１の電圧を、第３および第４の抵抗器４５、４６を含む第２の電圧分割器を用いて発生させた第２の電圧と比較させることができる。例えば、第１および第２の抵抗器４３、４４を用いて、基準電圧ＶＲＥＦの電圧レベルに基づいて第１の電圧を発生させることができ、第３および第４の抵抗器４５、４６を用いて、信号ピン６の電圧レベルに基づいて第２の電圧を発生させることができる。基準電圧ＶＲＥＦの電圧レベルと第１〜第４の抵抗器４３〜４６の抵抗とを選択することにより、過電圧検出および制御回路４１を構成して、信号ピン６の公称動作電圧より約１Ｖ〜約２Ｖ高い電圧等の、所望の大きさの過電圧状態を検出することができる。第５の抵抗器４７は、バイアス電流を第１および第２のＮＭＯＳトランジスタ５１、５２に提供でき、第５の抵抗器４７の抵抗を選択して、第１および第２のＮＭＯＳトランジスタ５１、５２の所望の比較応答時間の達成に役立てることができる。
【００４０】
一実施形態では、第３および第４の抵抗器４５、４６の抵抗は、約１メガΩより大きい直列合成抵抗等、比較的大きく選択される。第３および第４の抵抗器４５、４６の抵抗を比較的大きく構成することは、信号ピン６が約５Ｖのときの約１０μＡ未満の漏洩電流仕様等の、信号ピン６の漏洩電流仕様を達成する上での援助となり得る。
【００４１】
過電圧状態が信号ピン６について検出されたときは、第２のＮＭＯＳトランジスタ５２を介した電流が第１のＮＭＯＳトランジスタ５１を介した電流を超過している可能性があり、第２のＮＭＯＳトランジスタ５２は、第１の故障保護ＰＭＯＳトランジスタ２７がオフになるように、第１および第２のＰＭＯＳトランジスタ５３、５４を用いて第１の故障保護ＰＭＯＳトランジスタ２７のゲート電圧を引き上げることができる。しかし、過電圧状態が検出されないときは、第１のＮＭＯＳトランジスタ５１を介した電流が第２のＮＭＯＳトランジスタ５２を介した電流を超過している可能性があり、第１のＮＭＯＳトランジスタ５１は、第３および第４のＰＭＯＳトランジスタ５５、５６を用いて第１および第２のＰＭＯＳトランジスタ５３、５４をオフにすることができ、高電圧電流源４２が第１の故障保護ＰＭＯＳトランジスタ２７のゲート電圧を引き下げることになる。例えば、第１および第２のＰＭＯＳトランジスタ５３、５４がオフになると、高電圧電流源４２の電流は第６の抵抗器４８を介して流れることができ、第１の故障保護ＰＭＯＳトランジスタ２７のゲート−ソース間電圧は第６の抵抗器４８前後の電圧降下にほぼ等しくなり得る。
【００４２】
第３および第４のＰＭＯＳトランジスタ５５、５６を含めることは、正常動作時に第１および第２のＰＭＯＳトランジスタ５３、５４を確実にオフにさせることにより、放置状態の漏洩電流を最小化するのに役立ち得る。一実施形態では、第１のＰＭＯＳトランジスタ５３は比較的大型にサイズ調整されて、比較的早いスルーレートを第１の故障保護ＰＭＯＳトランジスタ２７のゲートに過電圧状態時に提供する。
【００４３】
信号ピン６での過電圧状態時には、第２の故障保護ＰＭＯＳトランジスタ２８を、不足電圧検出および制御ブロック３２によりオンにさせることができる。信号ピン６での過電圧状態時に第２の故障検出ＰＭＯＳトランジスタ２８をオンにすることにより、第２の故障保護ＰＭＯＳトランジスタ２８に関するドレン−ボディ間寄生ダイオードが、過電圧状態時に活性化するのを防止できる。
【００４４】
図３Ａに示す構成では、過電圧検出および制御回路４１は信号ピン６を用いてバイアスまたは電力供給され、これにより高電力供給電圧ピン７が浮遊状態にあるときであっても過電圧検出および制御回路４１が機能することが可能になる。加えて、過電圧検出および制御回路４１をこのように構成することは、過電圧検出および制御回路４１を過電圧状態の大きさに基づいて動的にバイアスさせる上での援助となり得る。例えば、信号ピン６の電圧レベルが正常動作状態を比較的小さな量だけ超過するときは、第２の故障保護ＰＭＯＳトランジスタ２８を介して過電圧検出および制御回路４１に提供された信号ピン６からの電流は比較的小さい可能性がある。しかし、ＩＳＯ−７６３７−３仕様書に規定された過渡事象が信号ピン６上に受信されるとき等、信号ピン６の電圧レベルが正常動作状態を比較的大きな量超過するとき、過電圧検出および制御回路４１を比較的大きな電流でバイアスさせることができ、第１の故障保護ＰＭＯＳトランジスタ２７を比較的迅速にオフにできる。第１の故障保護ＰＭＯＳトランジスタ２７に関するゲート容量が比較的大きい可能性があるので、過電圧検出および制御回路４１に提供される電流を動的に調節することは、電力消費を減少させる上での援助となり得る。
【００４５】
第３の電圧供給源Ｖ３は、第１および第２の故障保護ＰＭＯＳトランジスタ２７、２８のゲート電圧を制御するために使用される過電圧および不足電圧検出および制御回路４１、３２の構成部品に対する低電力供給電圧として使用できる。例えば、第３の電圧供給源Ｖ３は、高電圧電流源４２に対する低電力供給電圧として使用されており、過電圧状態が信号ピン６について検出されないときに第１の故障保護ＰＭＯＳトランジスタ２７のゲート電圧を制御するように使用される。第３の電圧供給源Ｖ３の電圧レベルは、低電力供給電圧ピン５のそれ未満になるように選択できる。第３の電圧供給源Ｖ３をこのように構成することは、第１および第２の故障保護ＰＭＯＳトランジスタ２７、２８のゲート電圧を低電力供給電圧ピン５のそれを下回る電圧レベルに制御することを可能にすることにより、信号ピン６の出力電圧振幅を増大させることができる。図３Ａでは第３の電圧供給源Ｖ３を含む構成を示しているが、第３の電圧供給源Ｖ３は、信号ピン６で低減させた出力電圧振幅を有する構成および／または第１および第２の故障保護ＰＭＯＳトランジスタ２７、２８が空乏形ＭＯＳトランジスタまたは他の電界効果トランジスタ（ＦＥＴ）である構成等の、ある実装では省略できる。
【００４６】
図示の構成では、第３の電圧供給源Ｖ３は、第５の抵抗器４７に対する低電力供給電圧としても用いられる。第５の抵抗器４７は、電力供給ピンが誤接続および／または浮遊状態にあるときであっても、バイアス電流に信号ピン６に関連する変化を提供するように使用でき、それにより故障状態検出を改善している。例えば、電力供給ピンが誤接続、浮遊状態、またはそれらの組合せにあるとき、信号ピン６の電圧レベルは高電力供給電圧ピン７を超えて上昇して、過電圧検出および制御回路４１により検出され得る過電圧状態に至る可能性がある。
【００４７】
図３Ｂは、不足電圧検出および制御回路の一実施形態を含む増幅器インターフェースＩＣすなわちＩＣ８０の回路図である。ＩＣ８０は、増幅器４、低電力供給電圧ピン５、信号ピン６、高電力供給電圧ピン７、および故障保護回路１８を含み、これらは前述したようにし得る。更に、ＩＣ８０は、過電圧検出および制御回路３１と不足電圧検出および制御回路６２とを含む故障保護制御回路を含む。
【００４８】
不足電圧検出および制御回路６２は、高電圧電流源６３、第１〜第３の抵抗器６４〜６６、第１および第２のＮＭＯＳトランジスタ７１、７２、および第１〜第４のＰＭＯＳトランジスタ７３〜７６を含む。高電圧電流源６３は、第３の電圧供給源Ｖ３に電気的に接続される第１の端子と、第２の故障保護ＰＭＯＳトランジスタ２８のゲート、第３の抵抗器６６の第１の端、および第２のＰＭＯＳトランジスタ７４のドレンに電気的に接続される第２の端子とを含む。第３の抵抗器６６は、故障保護回路１８のノードＮ１に電気的に接続される第２の端を更に含む。第２のＰＭＯＳトランジスタ７４は、ノードＮ１に電気的に接続されるソースと、第４のＰＭＯＳトランジスタ７６のドレン、第１のＰＭＯＳトランジスタ７３のゲートとドレン、および第１のＮＭＯＳトランジスタ７１のドレンに電気的に接続されるゲートとを更に含む。第１のＰＭＯＳトランジスタ７３は、ノードＮ１に電気的に接続されるソースを更に含む。第４のＰＭＯＳトランジスタ７６は、ノードＮ１に電気的に接続されるソースと、第３のＰＭＯＳトランジスタ７５のゲートおよびドレンおよび第２のＮＭＯＳトランジスタ７２のドレンに電気的に接続されるゲートとを更に含む。第３のＰＭＯＳトランジスタ７５は、ノードＮ１に電気的に接続されるソースを更に含む。第１のＮＭＯＳトランジスタ７１は、低電力供給電圧ピン５に電気的に接続されるゲートと、第１の抵抗器６４の第１の端および第２のＮＭＯＳトランジスタ７２のソースに電気的に接続されるソースとを更に含む。第１の抵抗器６４は、第３の供給電圧Ｖ３に電気的に接続される第２の端を更に含む。第２のＮＭＯＳトランジスタ７２は、第２の抵抗器６５の第１の端に電気的に接続されるゲートを更に含む。第２の抵抗器６５は、信号ピン６に電気的に接続される第２の端を更に含む。
【００４９】
不足電圧検出および制御回路６２は、不足電圧状態が信号ピン６について検出されないとき、第２の故障保護ＰＭＯＳトランジスタ２８を有効化またはオンにする。しかし、不足電圧状態が検出されたときは、不足電圧検出および制御回路６２は、第２の故障保護ＰＭＯＳトランジスタ２８をオフにして、多量の電流が信号ピン６から増幅器４の出力部へ流入するのを防止できる。
【００５０】
第１および第２のＮＭＯＳトランジスタ７１、７２を用いて、低電力供給電圧ピン５の電圧レベルに関する第１の電圧を、信号ピン６の電圧レベルに関する第２の電圧と比較させることができる。ある実装では、不足電圧検出および制御ブロック６２は、信号ピン６の公称動作電圧より低い少なくとも約１Ｖ〜約２Ｖである電圧に関する不足電圧状態を検出するように構成される。
【００５１】
不足電圧状態が検出されたときは、第１のＮＭＯＳトランジスタ７１を介した電流が第２のＮＭＯＳトランジスタ７２を介した電流を超過している可能性があり、第１のＮＭＯＳトランジスタ７１は、第２の故障保護ＰＭＯＳトランジスタ２８がオフになるように、第１および第２のＰＭＯＳトランジスタ７３、７４を用いて第２の故障保護ＰＭＯＳトランジスタ２８のゲート電圧を引き上げることができる。しかし、不足電圧状態が検出されないときは、第２のＮＭＯＳトランジスタ７２を介した電流が第１のＮＭＯＳトランジスタ７１を介した電流を超過している可能性があり、第２のＮＭＯＳトランジスタ７２は、第３および第４のＰＭＯＳトランジスタ７５、７６を用いて第１および第２のＰＭＯＳトランジスタ７３、７４をオフにすることができ、高電圧電流源６３が第２の故障保護ＰＭＯＳトランジスタ２８のゲート電圧を引き下げることになる。例えば、第１および第２のＰＭＯＳトランジスタ７３、７４がオフになると、高電圧電流源６３の電流は第３の抵抗器６６を介して流れることができ、第２の故障保護ＰＭＯＳトランジスタ２８のゲート−ソース間電圧は第３の抵抗器６６前後の電圧降下にほぼ等しくなり得る。
【００５２】
信号ピン６での不足電圧状態時には、第１の故障保護ＰＭＯＳトランジスタ２７を過電圧検出および制御ブロック３１によりオンにさせることができる。信号ピン６での不足電圧状態時に第１の故障保護ＰＭＯＳトランジスタ２７をオンにすることは、第１の故障保護ＰＭＯＳトランジスタ２７に関するドレン−ボディ間寄生ダイオードの不足電圧状態時での活性化を回避させる上での援助となり得る。
【００５３】
図３Ｂに示すように、不足電圧検出および制御回路６２は信号ピン６を用いて電力供給され、電力供給ピンが誤接続、浮遊状態、またはその組合せにあるときであっても不足電圧検出および制御回路６２が機能することを可能にできる。加えて、不足電圧検出および制御回路６２をこのように構成することは、不足電圧検出および制御回路６２を不足電圧状態に応じて動的にバイアスさせる上での援助となり得る。図３Ｂの不足電圧検出および制御回路６２の更なる詳細は、図３Ａの過電圧検出および制御回路４１について前述した事項と同様にできる。
【００５４】
図４Ａは、過電圧検出および制御回路の別の実施形態を含むＩＣ１００の回路図である。ＩＣ１００は、増幅器４、低電力供給電圧ピン５、信号ピン６、高電力供給電圧ピン７、故障保護回路１８、不足電圧検出および制御ブロック３２、過電圧検出および制御ブロック８１、およびチャージポンプ８２を含む。
【００５５】
図４ＡのＩＣ１００は、図４ＡのＩＣ１００がチャージポンプ８２を更に含みかつ異なる実装の過電圧検出および制御ブロックを含むことを除いて、図３ＡのＩＣ６０と類似している。
【００５６】
チャージポンプ８２は、低電力供給電圧ピン５の電圧レベルより小さい電圧レベルを有するチャージポンプ供給電圧ＶＣＰを発生するように構成される負チャージポンプでよい。ある実装では、チャージポンプ８２は、高電力および低電力供給電圧ピン５、６を用いて電力供給される。チャージポンプ８２を含めることは、過電圧および不足電圧検出および制御回路８１、３２を第１および第２の故障保護ＰＭＯＳトランジスタ２７、２８の電圧レベルを低電力供給電圧ピン５の電圧レベルを下回るように制御させることを可能にすることにより、信号パッド６の出力電圧振幅を増大させる上での援助となり得る。
【００５７】
過電圧検出および制御回路８１は、第１〜第６の抵抗器４３〜４８、第１および第２のＮＭＯＳトランジスタ５１、５２、および第１〜第４のＰＭＯＳトランジスタ５３〜５６を含み、これらは図３Ａについて前述したようにし得る。過電圧検出および制御回路８１は、高電圧電流源８３および過渡応答昇圧回路９０を更に含む。過電圧検出および制御回路８１は、信号ピン６を用いてバイアスまたは電力供給され、それにより高電力供給電圧ピン７および／または低電力供給電圧ピン５が誤接続、浮遊状態、またはその組合せにあるときでも故障保護を提供されることが可能になる。加えて、過電圧検出および制御回路８１は、動的バイアスを用いて動作するように構成されている。例えば、過電圧検出および制御回路８１に提供される電流は、過電圧状態の大きさに基づく。以下に更に説明するように、動的バイアスは過渡応答昇圧回路９０を用いることにより改善できる。
【００５８】
高電圧電流源８３は、電流源８４、ｎ型ＬＤＭＯＳ（ＮＬＤＭＯＳ）トランジスタ８５、定電圧ダイオード８６、および電流源制御ブロック８７を含む。ＮＬＤＭＯＳトランジスタ８５は、バイアス電圧ＶＢＩＡＳに電気的に接続されるゲートと、ボディと、電流源８４の第１の端子に電気的に接続されるソースとを含む。電流源８４は、チャージポンプ電圧ＶＣＰに電気的に接続される第２の端子を更に含む。ＮＬＤＭＯＳトランジスタ８５は、第１の故障保護ＰＭＯＳトランジスタ２７のゲートと、定電圧ダイオード８６のアノードとに電気的に接続されるドレンを更に含む。加えて、ＮＬＤＭＯＳトランジスタ８５は、定電圧ダイオード８６カソードと、電流源制御ブロック８７の出力部とに電気的に接続されるｎ型分離領域すなわちタブを更に含む。
【００５９】
ＮＬＤＭＯＳトランジスタ８５のｎ型タブは、ｎ型埋込層（ＮＢＬ）と、ＮＬＤＭＯＳトランジスタ８５のボディをデバイスが形成された基板から電気的に分離するように構成される１つ以上の高電圧ウェルとを含み得る。ある実装では、ＮＬＤＭＯＳトランジスタ８５のドレンをＮＬＤＭＯＳトランジスタ８５のｎ型タブから電気的に分離するために深いｐウェルが用いられ、それによりドレンおよびｎ型タブが異なる電位で動作することを可能にするのだが、このことはドレン電圧が基板電圧を下回るときｎ型タブと基板との間の寄生ダイオードがクランプするのを防止する上での援助となり得る。高電圧電流源８３は電流源制御ブロック８７を含み、これをＮＬＤＭＯＳトランジスタ８５のｎ型タブの電位を制御するように使用して、高電圧電流源８３の所望の性能特性を達成させることができる。
【００６０】
ＮＬＤＭＯＳトランジスタ８５のドレンをＮＬＤＭＯＳトランジスタ８５のｎ型タブから電気的に分離することによりドレンおよびｎ型タブが異なる電位で動作することが可能になるが、ドレンとｎ型タブとの間の絶縁破壊電圧は比較的低い。例えば、ドレンとｎ型タブとを分離するために深いｐウェルを用いる場合、ｎ型タブの電圧がドレンの電圧を、約１０Ｖの電圧等、比較的小電圧超過するとき、ドレンと、深いｐウェルと、ｎ型タブに関するＰＮＰ寄生バイポーラトランジスタが絶縁破壊する可能性がある。ドレンとｎ型タブとの間の絶縁破壊によりＮＬＤＭＯＳトランジスタ８５を損傷する可能性があるため、図示の構成には、ＮＬＤＭＯＳトランジスタ８５のドレンとｎ型タブとの間に配設される定電圧ダイオード８６を含む。定電圧ダイオード８６は、ＮＬＤＭＯＳトランジスタ８５のドレンとｎ型タブとの間の絶縁破壊電圧より小さい絶縁破壊電圧を有するように構成でき、それにより過渡信号伝達状態がＮＬＤＭＯＳトランジスタ８５のドレンの電圧を超過するｎ型タブの電圧になるときにＮＬＤＭＯＳトランジスタ８５が損傷されるのを防止する。
【００６１】
過渡応答昇圧回路９０は、第１および第２の昇圧ＮＭＯＳトランジスタ９１、９２、第１および第２の昇圧ＰＭＯＳトランジスタ９３、９４、第１および第２の昇圧抵抗器９５、９６、および昇圧定電圧ダイオード９８を含む。第１の昇圧ＮＭＯＳトランジスタ９１は、チャージポンプ電圧ＶＣＰに電気的に接続されるソースと、第２のＮＭＯＳトランジスタ５２のソースに電気的に接続されるドレンとを含む。第１の昇圧ＮＭＯＳトランジスタ９１は、第２の昇圧ＮＭＯＳトランジスタ９２のゲートおよびドレンと、第１の昇圧ＰＭＯＳトランジスタ９３のドレンとに電気的に接続されるゲートを更に含む。第２の昇圧ＮＭＯＳトランジスタ９２は、チャージポンプ電圧ＶＣＰに電気的に接続されるソースを更に含む。第１の昇圧ＰＭＯＳトランジスタ９３は、第１の昇圧抵抗器９５の第１の端に電気的に接続されるソースと、第１の低電力供給電圧ピン５に電気的に接続されるゲートとを更に含む。第１の昇圧抵抗器９５は、第２の昇圧抵抗器９６の第１の端と昇圧定電圧ダイオード９８のアノードとに電気的に接続される第２の端を更に含む。昇圧定電圧ダイオード９８は、第２のＮＭＯＳトランジスタ５２のゲートに電気的に接続されるカソードを更に含む。第２の昇圧抵抗器９６は、第２の昇圧ＰＭＯＳトランジスタ９４のソースに電気的に接続される第２の端を更に含む。第２の昇圧ＰＭＯＳトランジスタ９４は、低電力供給電圧ピン５に電気的に接続されるゲートおよびドレンを更に含む。
【００６２】
過渡応答昇圧回路９０は、信号ピン６での過電圧状態に応じて過電圧検出および制御回路８１の過渡応答時間を改善する上での援助となり得る。例えば、第２のＮＭＯＳトランジスタ５２のゲート電圧が過電圧状態時に増大するとき、過渡応答昇圧回路９０が活性化して第２のＮＭＯＳトランジスタ５２のソース電圧を引き下げることができ、過電圧検出および制御回路８１の過渡応答を迅速化できる。一実施形態では、過電圧検出および制御回路８１は、過渡応答昇圧回路９０を用いて第１の故障保護ＰＭＯＳトランジスタ２７のゲート電圧を、信号ピン６での過渡信号の立上り時間、例えばＩＳＯ−７６３７−２仕様書に規定された過渡電気事象の約８５Ｖ／μＳ未満の立上り時間、より速いスルーレートで、引き上げるように構成される。
【００６３】
図４Ｂは、不足電圧検出および制御回路の別の実施形態を含むＩＣ１２０の回路図である。ＩＣ１２０は、増幅器４、低電力供給電圧ピン５、信号ピン６、高電力供給電圧ピン７、故障保護回路１８、過電圧検出および制御回路３１、チャージポンプ８２、および不足電圧検出および制御回路１０２を含む。
【００６４】
図４ＢのＩＣ１２０は、図４ＢのＩＣ１２０がチャージポンプ８２を更に含みかつ不足電圧検出および制御ブロックの異なる実装を含むことを除いて、図３ＢのＩＣ８０と類似している。チャージポンプ８２は、チャージポンプ供給電圧ＶＣＰを発生させるように使用でき、これは図４Ａについて前述したようにし得る。
【００６５】
不足電圧検出および制御回路１０２は、第１〜第３の抵抗器６４〜６６、第１および第２のＮＭＯＳトランジスタ７１、７２、および第１〜第４のＰＭＯＳトランジスタ７３〜７６を含み、これらは図３Ａについて前述したようにし得る。不足電圧検出および制御回路１０２は、高電圧電流源１０３および過渡応答昇圧回路１１０を更に含む。
【００６６】
高電圧電流源１０３は、電流源１０４、ＮＬＤＭＯＳトランジスタ１０５、定電圧ダイオード１０６、および電流源制御ブロック１０７を含む。ＮＬＤＭＯＳトランジスタ１０５は、バイアス電圧ＶＢＩＡＳに電気的に接続されるゲートと、電流源１０４の第１の端子に電気的に接続されるボディおよびソースとを含む。電流源１０４は、チャージポンプ電圧ＶＣＰに電気的に接続される第２の端子を更に含む。ＮＬＤＭＯＳトランジスタ１０５は、第２の故障保護ＰＭＯＳトランジスタ２８のゲートと、定電圧ダイオード１０６のアノードとに電気的に接続されるドレンを更に含む。加えて、ＮＬＤＭＯＳトランジスタ１０５は、定電圧ダイオード１０６のカソードと、電流源制御ブロック１０７の出力部とに電気的に接続されるｎ型タブを更に含む。図４Ｂの高電圧電流源１０３の更なる詳細は、図４Ａの高電圧電流源８３について前述した事項と同様とし得る。
【００６７】
過渡応答昇圧回路１１０は、第１および第２の昇圧ＮＭＯＳトランジスタ１１１、１１２、第１および第２の昇圧ＰＭＯＳトランジスタ１１３、１１４、昇圧定電圧ダイオード１１８、第１および第２の昇圧ダイオード１１５、１１６、および昇圧電流源１１７を含む。第１の昇圧ＮＭＯＳトランジスタ１１１は、チャージポンプ電圧ＶＣＰに電気的に接続されるソースと、第１のＮＭＯＳトランジスタ７１のソースに電気的に接続されるドレンとを含む。第１の昇圧ＮＭＯＳトランジスタ１１１は、第２の昇圧ＮＭＯＳトランジスタ１１２のゲートおよびドレンと、第１の昇圧ＰＭＯＳトランジスタ１１３のドレンとに電気的に接続されるゲートを更に含む。第２の昇圧ＮＭＯＳトランジスタ１１２は、チャージポンプ電圧ＶＣＰに電気的に接続されるソースを更に含む。第１の昇圧ＰＭＯＳトランジスタ１１３は、第２の昇圧ＰＭＯＳトランジスタ１１４のゲートと、第２のＮＭＯＳトランジスタ７２のゲートとに電気的に接続されるゲートを更に含む。第１の昇圧ＰＭＯＳトランジスタ１１３は、第２の昇圧ＰＭＯＳトランジスタ１１４のソースと、昇圧定電圧ダイオード１１８のカソードと、昇圧電流源１１７の第１の端子と、第１の昇圧ダイオード１１５のカソードと、第２の昇圧ダイオード１１６のアノードとに電気的に接続されるソースを更に含む。昇圧定電圧ダイオード１１８は、第２のＮＭＯＳトランジスタ７２のゲートに電気的に接続されるアノードを更に含む。昇圧電流源１１７は、低電力供給電圧ピン５と、第１の昇圧ダイオード１１５のアノードと、第２の昇圧ダイオード１１６のカソードとに電気的に接続される第２の端子を更に含む。第２の昇圧ＰＭＯＳトランジスタ１１４は、ＮＬＤＭＯＳトランジスタ１０５のボディおよびソースと、電流源１０４の第１の端子とに電気的に接続されるドレンを更に含む。
【００６８】
過渡応答昇圧回路１１０は、信号ピン６での不足電圧状態に応じて不足電圧検出および制御回路１０２の過渡応答時間を改善する上での援助となり得る。例えば、第２のＮＭＯＳトランジスタ７２のゲート電圧が不足電圧状態に応じて減少するとき、過渡応答昇圧回路１１０は活性化して第１のＮＭＯＳトランジスタ７１のソース電圧を引き下げて、不足電圧検出および制御回路１０２の過渡応答を速めることができる。一実施形態では、不足電圧検出および制御回路１０２は、過渡応答昇圧回路９０を用いて第２の故障保護ＰＭＯＳトランジスタ２８のゲート電圧を、信号ピン６での過渡信号の立上り時間、例えばＩＳＯ−７６３７−２仕様書に規定された過渡電気事象の約８５Ｖ／μＳ未満の立上り時間、より速いスルーレートで、引き上げるように構成される。
【００６９】
第１の昇圧ダイオード１１５は、ピン６と低電力供給電圧ピン５との間の昇圧定電圧ダイオードの有効ツェナー電圧を増大させることにより、信号ピン６の電圧レベルが比較的高いとき昇圧定電圧ダイオード１１８の漏洩電流を減少させるのに役立つように使用できる。昇圧電流源１１７が含まれていて、信号ピン６が低電力供給電圧ピン５の電圧レベルに近い低電圧を有するとき第２の昇圧ＰＭＯＳトランジスタ１１４の漏洩電流を減少させる。例えば、昇圧電流源１１７を省いた場合、信号ピン６の電圧レベルが比較的低いとき、第２の昇圧ＰＭＯＳトランジスタ１１４は閾値下領域で動作する可能性がある。更に、第１の昇圧ダイオード１１５に反平行に構成された第２の昇圧ダイオード１１６は、低電力および高電力供給電圧ピン５、７が誤接続、浮遊状態、またはその組合せにあるとき、昇圧電流源１１７の実装に用いているトランジスタを過大応力から保護するのに役立つように使用できる。例えば、第１および第２の昇圧ダイオード１１５、１１６は、不足電圧故障状態時であっても、昇圧電流源１１７前後の電圧の大きさを順方向電圧降下とほぼ等しく制限するように使用できる。
【００７０】
図５は、漏洩電流対ピン電圧の一実施例のグラフ２００である。グラフ２００は、図２のＩＣ４０の一実施形態の信号ピン６の漏洩電流対電圧のプロット２０１を含む。図５に示すように、信号ピン６は、約−５Ｖ以上約５Ｖ以下の信号ピン６の作動電圧範囲に亘り１０μＡ未満の漏洩電流を有するように構成できる。したがって、故障保護回路を、５Ｖの自動車レシオメトリック信号伝達仕様等の、低漏洩用途に使用できる。
【００７１】
図６Ａおよび６Ｂは、故障保護回路に対する過渡シミュレーションの２つの実施例のグラフである。図６Ａは、図１の電子増幅システム１０の一実施形態に対する過電圧過渡シミュレーションのグラフ２１０である。グラフ２１０は、過電圧状態を受信中のインターフェース３の一部分に対する電圧対時間の第１のプロット２１１と、インターフェース３の当該部分に対する電流対時間の対応第３のプロット２１３を含む。グラフ２１０は、ＩＣ１の信号ピン６に対する電圧対時間の第２のプロット２１２と、増幅器４の出力部に対する電流対時間の第４のプロット２１４とを更に含む。図６Ａに示すように、故障保護回路８および故障保護制御回路９は、増幅器４の出力部を信号ピン６の過電圧状態時に高レベルの電流から保護するように使用できる。
【００７２】
図６Ｂは、図１の電子増幅システム１０の一実施形態に対する不足電圧過渡シミュレーションのグラフ２２０である。グラフ２２０は、不足電圧状態を受信するインターフェース３の一部分に対する電圧対時間の第１のプロット２２１と、インターフェース３の当該部分に対する電流対時間の第３のプロット２２３とを含む。グラフ２２０は、信号ピン６に対する電圧対時間の第２のプロット２２２と、増幅器４の出力部に対する電流対時間の第４のプロット２２４とを更に含む。図６Ｂに示すように、故障保護回路８および故障保護制御回路９は、増幅器４の出力部を信号ピン６での不足電圧状態時に高レベルの電流から保護するように使用できる。
【００７３】
図７は、ＩＣ２５０の別の実施形態の回路図である。ＩＣ２５０は、増幅器４、低電力供給電圧ピン５、信号ピン６、高電力供給電圧ピン７、故障保護制御回路９、および故障保護回路２４０を含む。
【００７４】
図７のＩＣ２５０は、ＩＣ２５０が異なる配置の故障保護回路を含むことを除いて、図１のＩＣ１と同様である。例えば、故障保護回路２４０は、第１の故障保護ＮＭＯＳトランジスタ２４１および第２の故障保護ＮＭＯＳトランジスタ２４２を含む。第１の故障保護ＮＭＯＳトランジスタ２４１は、増幅器４の出力部に電気的に接続されるドレンおよびボディを含む。第１の故障保護ＮＭＯＳトランジスタ２４１は、故障保護制御回路９の第１の出力部に電気的に接続されるゲートと、第２の故障保護ＮＭＯＳトランジスタ２４２のソースに電気的に接続されるソースとを更に含む。第２の故障保護ＮＭＯＳトランジスタ２４２は、故障保護制御回路９の第２の出力部に電気的に接続されるゲートと、信号ピン６に電気的に接続されるソースおよびボディとを更に含む。
【００７５】
ある実装では、故障保護回路は、増幅器の出力部を信号ピンでの過電圧および不足電圧状態から保護するように、ＮＭＯＳトランジスタを使用することができる。例えば、ＮＭＯＳトランジスタを、ｎ型基板を用いる構成でおよび／またはＮＭＯＳトランジスタのボディを基板から電気的に分離できる構成で使用できる。
【００７６】
一実施形態では、第１および第２のＮＭＯＳトランジスタ２４１、２４２は、ｎ型基板上に配設されたＮＬＤＭＯＳトランジスタ等の、ｎ型ＬＤＭＯＳ（ＮＬＤＭＯＳ）トランジスタである。増幅器４の正常動作時には、故障保護制御回路９は、増幅器４が信号ピン６の電圧レベルを制御できるように、第１および第２の故障保護ＮＭＯＳトランジスタ２４１、２４２をオンにするように構成できる。加えて、信号ピン６の過電圧状態時には、故障保護制御回路９は、第１の故障保護ＮＭＯＳトランジスタ２４１をオンにし、かつ第２の故障保護ＮＭＯＳトランジスタ２４２をオフにするように構成できる。過電圧状態時に第１および第２の故障保護ＮＭＯＳトランジスタ２４１、２４２をこのように制御することは、第１および第２の故障保護ＮＭＯＳトランジスタ２４１、２４２のソース−ボディ間寄生ダイオードが過電圧状態時に順方向バイアスになるのを防止するのに役立ち得る。例えば、故障保護回路２４０をこのように構成することは、信号ピン６での過電圧状態時に第２の故障保護ＮＭＯＳトランジスタ２４２がオフにされる方式に対して改善された性能を提供できるのだが、当該方式は第２の故障保護ＮＭＯＳトランジスタ２４２のソース−ボディ間寄生ダイオードが過電圧状態時に活性化することになり得る。信号ピン６での不足電圧状態時には、故障保護制御回路９は第１の故障保護ＮＭＯＳトランジスタ２４１をオフにし、かつ第２の故障保護ＮＭＯＳトランジスタ２４２をオンにするが、このことは増幅器４を過度の電圧状態から保護するのに役立ち得る、とともに第１および第２の故障保護ＮＭＯＳトランジスタ２４１、２４２のソース−ボディ間寄生ダイオードが導通することを防止するのに役立ち得る。ＮＭＯＳトランジスタ２４１、２４２は、エンハンスメント形または空乏形のＭＯＳトランジスタまたはＦＥＴで構わない。
用途
【００７７】
上述の方式を用いるデバイスは、厳しい電気的環境で動作する種々の高性能電子デバイスおよびインターフェース用途に実装可能である。電子デバイスの実施例は、家庭用電化製品、家庭用電化製品の部品、電子試験設備、高堅牢な工業および自動車用途等を含み得るが、これらに限定されない。電子デバイスの実施例は、光ネットワークまたは他の通信ネットワークも含みえる。家庭用電化製品は、自動車、車両エンジン操縦コントローラ、変速機コントローラ、シートベルトコントローラ、アンチロック制動システムコントローラ、カムコーダ、カメラ、デジタルカメラ、携帯型メモリチップ、洗濯機、乾燥機、洗濯機／乾燥機、コピー機、ファクシミリ装置、スキャナ、多機能周辺デバイス等を含み得るが、これらに限定されない。更に、電子デバイスは、半製品を含み、工業、医療および自動車用途のものを含む。
【００７８】
以上の説明および特許請求の範囲は、要素または特長が共に「接続される」または「結合される」ものとして指す場合がある。本明細書に使用される場合、他に明確に述べない限り、「接続される」とは一要素／特長が直接的または間接的に別の要素／特長に接続されることを意味し、必ずしも機械的でなくても構わない。同様に、他に明確に述べない限り、「結合される」とは一要素／特長が直接的または間接的に別の要素／特長に結合されることを意味し、必ずしも機械的でなくても構わない。したがって、図に示した種々の概略図は要素および構成部品の実施例配置を示すが、（示された回路の機能性が悪影響を受けないことを前提に）実際の実施形態には追加の介在要素、デバイス、特長、または構成部品が存在しても構わない。
【００７９】
本発明をある実施形態について説明したが、本明細書で明記した特長および利点の全ては提供しない実施形態を含めて、当業者にとって自明な他の実施形態も本発明の範囲内に入る。しかも、上述の種々の実施形態を組み合わせて更なる実施形態を提供することも可能である。加えて、一実施形態として示したある特長を他の実施形態に組み入れることもまた可能である。したがって、本発明の範囲は、添付の特許請求の範囲を参照することによってのみ定義される。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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