(57)【特許請求の範囲】
【請求項１】
（ａ）３×１０18ｃｍ-3以下の不純物濃度の窒素がドーピングされたＳｉＣ基板、又は、意図的に不純物を添加しない前記ＳｉＣ基板上に、１×１０14ｃｍ-3以上１０16ｃｍ-3台以下の不純物濃度の窒素がドーピングされたエピタキシャル層を１００〜２００μｍの層厚でエピタキシャル成長により形成する工程と、
（ｂ）前記工程（ａ）により得られた構造の前記ＳｉＣ基板の側から、前記エピタキシャル層のうち所定の厚みを残して、前記ＳｉＣ基板の全部と前記エピタキシャル層の一部とを連続的に除去する工程とを備える、
エピタキシャルウエハの製造方法。
【請求項２】
前記工程（ａ）は、１．５×１０18ｃｍ-3以下の不純物濃度の窒素がドーピングされた前記ＳｉＣ基板上に、前記エピタキシャル層を形成する工程である、
請求項１に記載のエピタキシャルウエハの製造方法。
【請求項３】
前記工程（ａ）は、６×１０17ｃｍ-3以下の不純物濃度の窒素がドーピングされた前記ＳｉＣ基板上に、前記エピタキシャル層を形成する工程である、
請求項２に記載のエピタキシャルウエハの製造方法。
【請求項４】
前記工程（ａ）は、１７００℃以下でエピタキシャル成長を行う工程である、
請求項１〜３のいずれかに記載のエピタキシャルウエハの製造方法。
【請求項５】
請求項１〜４のいずれかに記載のエピタキシャルウエハの製造方法を含む半導体装置の製造方法。
【請求項６】
（ａ）３×１０18ｃｍ-3以下の不純物濃度の窒素がドーピングされたＳｉＣ基板上、又は意図的に不純物を添加しない前記ＳｉＣ基板上に、１×１０14ｃｍ-3以上１０16ｃｍ-3台以下の不純物濃度の窒素がドーピングされたエピタキシャル層を１００〜２００μｍの層厚でエピタキシャル成長により形成する工程と、
（ｂ）前記ＳｉＣ基板の側と反対側の前記エピタキシャル層の第１主面に選択的にイオン注入を行い、素子の活性層を形成する工程と、
（ｃ）前記工程（ｂ）の後、前記エピタキシャル層の前記第１主面に電極構造を形成する工程と、
（ｄ）前記工程（ｂ）の後に、前記エピタキシャル層のうち耐圧の保持に必要な厚みを残して、前記ＳｉＣ基板の側から前記ＳｉＣ基板の全部と前記エピタキシャル層の一部とを連続的に除去する工程とを備え、
前記工程（ｄ）は、前記工程（ｂ）と前記工程（ｃ）の間、もしくは前記工程（ｃ）の後に行われる、
半導体装置の製造方法。
【請求項７】
前記工程（ａ）は、１．５×１０18ｃｍ-3以下の不純物濃度の窒素がドーピングされた前記ＳｉＣ基板上に、前記エピタキシャル層を形成する工程である、
請求項６に記載の半導体装置の製造方法。
【請求項８】
前記工程（ａ）は、６×１０17ｃｍ-3以下の不純物濃度の窒素がドーピングされた前記ＳｉＣ基板上に、前記エピタキシャル層を形成する工程である、
請求項７に記載の半導体装置の製造方法。
【請求項９】
前記工程（ａ）は、１７００℃以下でエピタキシャル成長を行う工程である、
請求項６〜８のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、炭化珪素を用いた半導体装置において、エピタキシャル層の品質を向上する技術に関する。
【背景技術】
【０００２】
ＳｉＣ（炭化珪素）を用いた半導体装置は、温度特性および耐圧特性に優れたデバイスとして知られている。しかし、ＳｉＣを使用した半導体装置の製造技術には、多くの解決すべき課題が残されており、特に高電圧用の装置に関しては課題が多い。
【０００３】
素子構造としては、低抵抗基板上に成長させたエピタキシャル層を動作層として用いる場合が多い。パワーデバイスではエピタキシャル層が耐圧層として動作し、通常は単層からなるエピタキシャル層が用いられる（例えば特許文献１）。
【０００４】
エピタキシャル層からなる耐圧層は、動作電圧によっては３ないし１００μｍ、あるいはそれ以上の厚さであり、そのドーピング濃度は高くても１０16／ｃｍ3台で、むしろ１０15／ｃｍ3台ないしは１０14／ｃｍ3台の場合が多い。特に数ｋＶを超える耐圧の素子を実現するには、１００μｍ前後あるいは２００μｍに近い層厚とした上で、１０14／ｃｍ3台のドーピング濃度を再現性良く得ることが要求される。
【０００５】
それに対して、基板となる低抵抗結晶には１０19／ｃｍ3前後のドーピングがされている場合が多い。したがって、エピタキシャル層からなる耐圧層と基板とでドーピング濃度が大きく異なるために、格子定数が異なることになる。そのため、エピタキシャル層の厚さが大きい場合には、格子定数差（格子不整合）に伴う結晶欠陥導入によりエピタキシャル層の結晶品質が劣化し、キャリアの移動度の低下やキャリア時定数の低下を引き起こして、素子抵抗が増大するという問題が生じる。
【０００６】
また、基板となる低抵抗結晶には、抵抗率を下げるために窒素が高濃度にドーピングされているが、高濃度に窒素をドーピングした領域において基底面転位が高密度に発生することが知られている（例えば非特許文献１）。発生した転位は基板上にエピタキシャル成長したドリフト層中にも伝播する。数ｋＶを超える耐圧を有する素子の場合、ドリフト層の電気伝導は電子と正孔との両方のキャリアが寄与するバイポーラ動作となる場合が多く、転位などの結晶欠陥が多く含まれた結晶では電子と正孔の再結合の際に結晶欠陥が増殖する可能性がある。そのため、電子のみが寄与するユニポーラ動作でドリフト層の電気伝導が行われる比較的低耐圧の素子と比べて、結晶欠陥の素子特性への影響がより厳しくなるという問題がある。
【０００７】
一方、素子の耐圧が数ｋＶを超える場合、ドリフト層厚は１００μｍ前後あるいは２００μｍに近い値となるため、バルク結晶そのものをドリフト層として使用することがある。バルク結晶の製法としては、昇華法によるもの（例えば特許文献２，３）、昇華法と中性子変換ドーピングを用いるもの（例えば特許文献４）、１９００℃での高温化学気相成長およびその後のアニールを用いるもの（例えば特許文献５）が示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００３−１９７９２１号公報
【特許文献２】国際特開第２００８／１１１２６９号
【特許文献３】特表２００８−５４１４８０号公報
【特許文献４】特表２００７−５３５８００号公報
【特許文献５】特表２００５−５３７６５７号公報
【非特許文献】
【０００９】
【非特許文献１】加藤智久ら、「高濃度窒素ドープによって発生するＳｉＣバルク単結晶中の結晶欠陥」、応用物理学会、第６７回応用物理学会学術講演会・講演予稿集、３０ａ−ＺＧ−４（２００６）
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、特許文献２〜５に示されている製法では、数ｋＶを超える耐圧を有する素子に対して要求される１００μｍ〜２００μｍ厚のドリフト層のドーピング濃度を１０14／ｃｍ3台で再現性良く実現することが出来ず、十分な長さのキャリア時定数を実現することが困難であった。
【００１１】
本発明は上述の問題点に鑑み、結晶欠陥が少ない高品質なエピタキシャルウエハの製造方法、及び当該エピタキシャルウエハを用いた半導体素子の製造方法の提供を目的とする。
【課題を解決するための手段】
【００１２】
本発明のエピタキシャルウエハの製造方法は、（ａ）３×１０18ｃｍ-3以下の不純物濃度の窒素がドーピングされたＳｉＣ基板、又は、意図的に不純物を添加しない前記ＳｉＣ基板上に、１×１０14ｃｍ-3以上１０16ｃｍ-3台以下の不純物濃度の窒素がドーピングされたエピタキシャル層を１００〜２００μｍの層厚でエピタキシャル成長により形成する工程と、（ｂ）前記工程（ａ）により得られた構造の前記ＳｉＣ基板の側から、前記エピタキシャル層のうち所定の厚みを残して、前記ＳｉＣ基板の全部と前記エピタキシャル層の一部とを連続的に除去する工程とを備える。
【発明の効果】
【００１３】
本発明のエピタキシャルウエハの製造方法は、（ａ）３×１０18ｃｍ-3以下の不純物濃度の窒素がドーピングされたＳｉＣ基板、又は、意図的に不純物を添加しない前記ＳｉＣ基板上に、１×１０14ｃｍ-3以上１０16ｃｍ-3台以下の不純物濃度の窒素がドーピングされたエピタキシャル層を１００〜２００μｍの層厚でエピタキシャル成長により形成する工程と、（ｂ）前記工程（ａ）により得られた構造の前記ＳｉＣ基板の側から、前記エピタキシャル層のうち所定の厚みを残して、前記ＳｉＣ基板の全部と前記エピタキシャル層の一部とを連続的に除去する工程とを備えるので、ＳｉＣ基板との格子定数差に起因する結晶欠陥が抑制されたエピタキシャルウエハが形成される。さらに、このエピタキシャルウエハを用いて１００μｍ弱〜２００μｍの厚みのドレイン層を形成すれば、耐圧を確保すると共に、キャリア時定数が十分小さく素子抵抗の小さい半導体装置が得られる。
【図面の簡単な説明】
【００１４】
【図１】実施の形態１に係る半導体装置であるＩＧＢＴの製造工程を示す図である。
【図２】実施の形態１の変形例に係る半導体装置であるＩＧＢＴの製造工程を示す図である。
【図３】実施の形態１の変形例に係る半導体装置であるＭＯＳＦＥＴの構造を示す断面図である。
【図４】実施の形態１の変形例に係る半導体装置であるｐｉｎダイオードの構造を示す断面図である。
【図５】実施の形態１の変形例に係る半導体装置であるＭＰＳダイオードの構造を示す断面図である。
【発明を実施するための形態】
【００１５】
（実施の形態１）
図１は、実施の形態１に係る半導体装置である絶縁ゲート型バイポーラトランジスタ（Insulated Gate Bipolar Transistor：ＩＧＢＴ）の製造工程を示す図である。以下、図１に沿ってＩＧＢＴの製造工程を説明する。
【００１６】
まず、（０００１）面からオフ角を有したＳｉＣ基板１２上に、ＳｉＣのエピタキシャル層１３をエピタキシャル成長により形成する（図１（ａ））。エピタキシャル層１３は、ＩＧＢＴにおいて耐圧を保持するためのドリフト層となり、そのドーピング濃度は求められる耐圧に応じて１０14〜１０16／ｃｍ3台である。エピタキシャル成長には、シリコンの原料としてシラン（ＳｉＨ4）もしくは塩素を含むシラン、炭素の原料としてプロパン（Ｃ3Ｈ8）などを用いる。あるいは、有機シリコンを併用しても良いし、有機シリコンのみを用いても良い。
【００１７】
原料にシランとプロパンを用いる場合、成長温度は１４００℃から１７００℃である。他の原料を用いる場合でも成長温度はこれと同等か、より低い温度とする。１７００℃以下でエピタキシャル成長することによって、成長中の不純物の混入や構成元素の脱離による結晶欠陥の発生を抑制することができる。
【００１８】
ＳｉＣ基板１２は、予期しない不純物の混入を避けるためにはノンドープであることが望ましいが、化合物半導体のバルク成長においては、ある程度のドーピングを行ったほうが結晶欠陥を低減できる場合がある。一方で、例えば、ドーパントとしてよく用いられる窒素がＳｉＣ基板１２にドーピングされる場合、ドーピング濃度を大きくするにつれて格子定数が小さくなるため、エピタキシャル層１３との間で格子定数差が大きくなってしまう。
【００１９】
エピタキシャル層１３のドーピング濃度を１０16ｃｍ-3台以下とする場合を想定する。例えば、１０16ｃｍ-3や、１０15ｃｍ-3や、１０14ｃｍ-3のドーピング濃度のエピタキシャル層１３とＳｉＣ基板１２の格子定数差は、ＳｉＣ基板１２の窒素濃度を３×１０18ｃｍ-3としたときに約０．０１％、ＳｉＣ基板１２の窒素濃度を１．５×１０18ｃｍ-3としたときに約０．００５％、ＳｉＣ基板１２の窒素濃度を６×１０17ｃｍ-3としたときに約０．００２％に抑えることができる。
【００２０】
発明者は実験やシミュレーション等による試行錯誤の結果、格子定数差が０．０１％程度、０．００５％程度、０．００２％程度であれば結晶欠陥の導入を十分に抑制できることを確認した。
【００２１】
よって、本実施の形態ではＳｉＣ基板１２のドーピング濃度を３×１０18ｃｍ-3以下、さらには１．５×１０18ｃｍ-3以下、より望ましくは６×１０17ｃｍ-3とすることにより、ドーピング濃度が１０14〜１０16ｃｍ-3台のエピタキシャル層１３を１００〜２００μｍの層厚で成長させても、結晶欠陥の導入を十分に抑制することができ、ドリフト層におけるキャリア時定数を大きくすることができる。なお、ＳｉＣ基板１２はノンドープ（意図的に不純物を添加しない場合を含む）であっても良い。
【００２２】
素子作製プロセスに入る前に、ＳｉＣ基板１２の側から、ＳｉＣ基板１２の全部とエピタキシャル層１３の一部を研磨や研削、エッチングなどのプロセスにより除去する。エピタキシャル層１３は、想定する耐圧の保持に必要な厚さを残して連続的に除去し、こうして図１（ｂ）に示すＳｉＣのエピタキシャルウエハ２３を形成する。
【００２３】
次に、イオン注入とその後の活性化熱処理により、エピタキシャルウエハ２３の表面に選択的にｐボディ領域４を形成する。さらに同様の工程により、ｐボディ領域４の表面に選択的にｎエミッタ領域５を形成する。ｐボディ領域４は、厚さを約０．５〜２μｍ、ドーピング濃度を約３〜２０×１０17ｃｍ-3程度とする。素子動作時にチャネルが形成される、あるいはチャネルと近接するｐボディ領域４の最表面では、ｐボディ領域４の他の部分と比べてドーピング濃度を下げても良い。最表面のドーピング濃度を下げることで不純物による散乱が低減され、チャネルにおけるキャリアの移動度が増加して素子抵抗を下げることができる。
【００２４】
また、ｐボディ領域４のうち、ｎエミッタ領域５を挟んでチャネルが形成される領域と反対側の領域をコンタクト領域６とし、コンタクト領域６の最表面領域のドーピング濃度は５〜５０×１０18ｃｍ-3程度と、ｐボディ領域４より高濃度のドーピングとなるように別途選択的にイオン注入を行ってもよい。ｎエミッタ領域５は、厚さを約０．３〜１μｍ、ドーピング濃度を約５〜５０×１０18ｃｍ-3とする。
【００２５】
次に、エピタキシャルウエハ２３の、ｐボディ領域４とｎエミッタ領域５が形成される表面と反対側の表面に、高濃度のｐコレクタ領域２をイオン注入と活性化熱処理によって形成する。エピタキシャルウエハ２３のうち、ｐコレクタ領域２とｐボディ領域４とｎエミッタ領域５以外の部分がｎドリフト層３として動作し、ｎドリフト層３のドーピング濃度と厚さによって素子の耐圧が決まる。
【００２６】
したがって、素子作製プロセスを経た後に所定の厚さ、所定のドーピング濃度のｎドリフト層３を得られるように、エピタキシャル層１３及びエピタキシャルウエハ２３の厚さやドーピング濃度を設定する。
【００２７】
なお、ｐコレクタ領域２はエピタキシャル成長によって形成してもよい。
【００２８】
こうして形成した層構造の上に、チャネル層、ゲート絶縁膜７、ゲート電極８を順に形成してゲート部を作製する。図１（ｃ）にはチャネル層を図示しておらず、チャネル層は必ずしも設ける必要はないが、設ける場合その導電型はｎ型でもｐ型でも良い。また、イオン注入種の活性化熱処理によってｐボディ層４やｎエミッタ層５に生じた表面荒れを改善するためには、例えばエピタキシャル成長によってチャネル層を形成することが望ましい。しかし、表面荒れが少なければ選択的なイオン注入によって形成してもよい。
【００２９】
なお、ここまでに述べたイオン注入種の活性化熱処理工程は、一括して行ってもよいし、それぞれの注入工程ごとに活性化熱処理を行ってもよい。
【００３０】
ゲート絶縁膜７は、シリコン酸化膜もしくはシリコン酸化窒化膜等を、ｐボディ領域４のうちチャネルとなる領域と対向する領域に厚さ１０〜１００ｎｍ程度で形成する。形成方法は、炭化珪素半導体の熱酸化や窒化、あるいは絶縁膜の堆積成膜、又はこれらの併用による。
【００３１】
ゲート電極８は、ゲート絶縁膜７上でｐボディ領域４のうちチャネルとなる領域と対向する領域に、多結晶シリコン膜や金属膜の成膜によって形成する。
【００３２】
その後、不必要な場所に形成されたチャネル層、ゲート絶縁膜７、ゲート電極８を除去する。なお、ｐボディ領域４のうちチャネルとなる領域を含む所定の領域以外のチャネル層を除去してから、ゲート絶縁膜７を形成しても良い。
【００３３】
次いで、ゲート電極８及び半導体層上に層間絶縁膜９を形成し、ｎエミッタ層５の一部とｐコンタクト層６上から層間絶縁膜９を除去する。そして、層間絶縁膜９を除去した領域にエミッタ電極１０を形成する。
【００３４】
さらに、コレクタ電極１をｐコレクタ領域２の表面に形成し、エミッタ電極１０及び層間絶縁膜９上にエミッタ配線１１を形成する。
【００３５】
図示しないが、ゲート電極パッドが形成される素子外周部の一部領域では、層間絶縁膜９上のエミッタ配線１１は除去される。
【００３６】
以上で、図１（ｃ）に示す本実施の形態の半導体素子であるＳｉＣよりなるＩＧＢＴが形成される。本実施の形態の半導体素子の製造工程によれば、エピタキシャルウエハ２３のドーピング濃度が再現性良く１０14ｃｍ-3〜１０16ｃｍ-3台で形成されるので、ドリフト層３の結晶欠陥が少なく、キャリア時定数を十分小さくすることが出来る。よって、素子抵抗の小さいＩＧＢＴが得られる。また、ドリフト層３の厚みを１００μｍ弱〜２００μｍで形成することにより、耐圧を確保することも可能である。
【００３７】
なお、ドリフト層３をｎ型として説明したが、ｐ型であっても良い。その場合、コレクタ領域２とボディ領域４、ボディコンタクト領域６はｎ型に、エミッタ領域５はｐ型となる。
【００３８】
＜変形例１＞
図１では、エピタキシャル層１３の一部とＳｉＣ基板１２を除去してエピタキシャルウエハ２３を形成した後に、エピタキシャルウエハ２３の表面側の素子プロセス、すなわちｐボディ領域４及びｎエミッタ領域５の形成、ゲート部の形成等を行った。しかし、エピタキシャル層１３の一部とＳｉＣ基板１２の除去は、ｐボディ領域４、ｎエミッタ領域５、ｐコンタクト領域６を形成した後、ゲート部分を形成する前に行っても良い。あるいは、ゲート絶縁膜７の形成後やゲート電極８の形成後、層間絶縁膜９の形成後など、ゲートプロセスの途中で行っても良い。
【００３９】
図２では、ゲートプロセスの後に、エピタキシャル層１３の一部とＳｉＣ基板１２を除去する例を示す。まず、図２（ａ）に示すようにＳｉＣ基板１２上にエピタキシャル層１３を形成した後、エピタキシャル層１３の表面側の素子プロセスを行う（図２（ｂ））。表面側の素子プロセスでエミッタ配線１１を形成した後、基板１２とエピタキシャル層１３の一部を除去して想定する耐圧の確保に必要なエピタキシャル層１３を残し、その後、ｐコレクタ領域２やコレクタ電極１の形成を行う。ｐコレクタ領域２を形成した段階で、ｐコレクタ領域２、ｐボディ領域４以外のエピタキシャル層１３がドリフト層３として規定される（図２（ｃ））。
【００４０】
ｐコレクタ領域２はイオン注入と活性化熱処理工程で形成される。既に形成されているゲート絶縁膜７、ゲート電極８、層間絶縁膜９、ソース電極１０、ソース配線１１からなるゲート部分に影響を与えないよう、活性化熱処理はレーザーアニールなどを用いて、ｐコレクタ領域２の近傍のみが加熱される状況で行う。コレクタ電極１の熱処理についても同様である。
【００４１】
なお、ｐコレクタ領域２は、不飽和炭化水素を炭素原料として使うなどしてエピタキシャル成長を十分低温で行えるならば、エピタキシャル成長で形成しても良い。
【００４２】
＜変形例２＞
図１、図２では、本発明のエピタキシャルウエハをＩＧＢＴに適用する例を示したが、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）に適用することも出来る。
【００４３】
図３に、本発明のエピタキシャルウエハ２３を用いて形成されるＭＯＳＦＥＴの断面図を示す。図３のＭＯＳＦＥＴは、図１（ｃ）のＩＧＢＴにおいて、ｐコレクタ領域２の代わりにｎドレイン領域２２が、コレクタ電極１の代わりにドレイン電極２１が形成された構成であり、ｎエミッタ領域５はｎソース領域２５、エミッタ電極１０はソース電極３０と呼ばれる。それ以外は図１（ｃ）のＩＧＢＴと同様の構成である。
【００４４】
このような構成のＭＯＳＦＥＴにおいても、エピタキシャルウエハ２３からｎドリフト層３を形成することにより、ｎドリフト層３の結晶欠陥が少なく、キャリア時定数を十分小さくすることが出来る。よって、素子抵抗の小さいＭＯＳＦＥＴが得られる。また、ドリフト層３の厚みを１００μｍ弱〜２００μｍで形成することにより、耐圧を確保することも可能である。
【００４５】
＜変形例３＞
また、本発明のエピタキシャルウエハ２３はトランジスタに適用する他、図４に示すｐｉｎダイオードや、図５に示すＭＰＳ（Merged pin and Schottky）ダイオードといったダイオード素子に適用することも可能である。
【００４６】
イオン注入と活性化熱処理により、エピタキシャルウエハ２３の第１主面側にアノード領域４４、アノードコンタクト領域５４を順に形成し、第２主面側にはカソード領域４２を形成する。そして、アノード領域４４、アノードコンタクト領域５４、カソード領域４２が形成されていないエピタキシャルウエハ２３の領域がドレイン層３と規定される。
【００４７】
さらに、アノードコンタクト領域５４上にアノード電極６０を、カソード領域４２上にカソード電極４１を形成する。
【００４８】
このような構成のダイオードにおいても、ｎドリフト層３の結晶欠陥が少なく、キャリア時定数を十分小さくすることが出来る。よって、素子抵抗の小さいダイオードが得られる。また、ドリフト層３の厚みを１００μｍ弱〜２００μｍで形成することにより、耐圧を確保することも可能である。
【００４９】
以上の実施例では、ＳｉＣ基板１２の面方位を（０００１）面からオフ角を有した面としているが、（０００１）面や（０００−１）面、（１１−２０）面、（０３−３８）面など、いずれの結晶面方位においても、結晶欠陥の影響が少なく素子抵抗が小さい素子を得ることが出来る。
【００５０】
＜効果＞
本発明のエピタキシャルウエハの製造方法によれば、以下の効果を奏する。すなわち、本発明のエピタキシャルウエハの製造方法は、（ａ）３×１０18ｃｍ-3以下の不純物濃度を有するＳｉＣ基板１２上に、１×１０14ｃｍ-3以上１０16ｃｍ-3台以下の不純物濃度を有するエピタキシャル層１３をエピタキシャル成長により形成する工程を備えるので、エピタキシャル層１３とＳｉＣ基板１２の格子定数差によりエピタキシャル層１３に生じる結晶欠陥を抑制する。
【００５１】
また、本発明のエピタキシャルウエハの製造方法は、（ａ）３×１０18ｃｍ-3以下の不純物濃度を有するＳｉＣ基板１２上に、１×１０14ｃｍ-3以上１０16ｃｍ-3台以下の不純物濃度を有するエピタキシャル層１３をエピタキシャル成長により形成する工程と、（ｂ）前記工程（ａ）により得られた構造のＳｉＣ基板１２の側から、エピタキシャル層１３のうち所定の厚みを残して、ＳｉＣ基板１２の全部とエピタキシャル層１３の一部とを連続的に除去する工程とを備えるので、エピタキシャル層１３のドーピング濃度を再現性良く１０14ｃｍ-3〜１０16ｃｍ-3で形成することができる。そのため、エピタキシャル層１３とＳｉＣ基板１２の格子定数差によりエピタキシャル層１３に生じる結晶欠陥を抑制する。
【００５２】
また、本発明のエピタキシャルウエハの製造方法において、前記工程（ａ）は、１．５×１０18ｃｍ-3以下の不純物濃度を有するＳｉＣ基板１２上に、エピタキシャル層１３を形成する工程であるので、エピタキシャル層１３のドーピング濃度を再現性良く１０14ｃｍ-3〜１０16ｃｍ-3で形成することができる。そのため、エピタキシャル層１３とＳｉＣ基板１２の格子定数差によりエピタキシャル層１３に生じる結晶欠陥を抑制する。
【００５３】
また、本発明のエピタキシャルウエハの製造方法において、前記工程（ａ）は、６×１０17ｃｍ-3以下の不純物濃度を有するＳｉＣ基板１２上に、エピタキシャル層１３を形成する工程であるので、エピタキシャル層１３のドーピング濃度を再現性良く１０14ｃｍ-3〜１０16ｃｍ-3で形成することができる。そのため、エピタキシャル層１３とＳｉＣ基板１２の格子定数差によりエピタキシャル層１３に生じる結晶欠陥を抑制する。
【００５４】
また、本発明のエピタキシャルウエハの製造方法において、前記工程（ａ）は、意図的に不純物を添加しないＳｉＣ基板１２上に、エピタキシャル層１３を形成する工程であるので、エピタキシャル層１３のドーピング濃度を再現性良く１０14ｃｍ-3〜１０16ｃｍ-3で形成することができる。そのため、エピタキシャル層１３とＳｉＣ基板１２の格子定数差によりエピタキシャル層１３に生じる結晶欠陥を抑制する。
【００５５】
また、本発明のエピタキシャルウエハの製造方法において、前記工程（ａ）は、１７００℃以下でエピタキシャル成長を行う工程であるので、エピタキシャル成長中の不純物の混入や構成元素の脱離による結晶欠陥の発生を抑制することができる。
【００５６】
また、本発明のエピタキシャルウエハの製造方法において、前記工程（ａ）は、窒素が前記不純物濃度でドーピングされたＳｉＣ基板１２上に、エピタキシャル層１３を形成する工程であるので、エピタキシャル層１３のドーピング濃度を再現性良く１０14ｃｍ-3〜１０16ｃｍ-3で形成することができる。そのため、エピタキシャル層１３とＳｉＣ基板１２の格子定数差によりエピタキシャル層１３に生じる結晶欠陥を抑制する。
【００５７】
本発明のエピタキシャルウエハは、上述の本発明のエピタキシャルウエハの製造方法により製造されるので、結晶欠陥が抑制され、ドーピング濃度は再現性良く１０14ｃｍ-3〜１０16ｃｍ-3となる。
【００５８】
本発明の半導体装置は、上述の本発明のエピタキシャルウエハをドリフト層３として用いるので、そのドーピング濃度は１０14ｃｍ-3〜１０16ｃｍ-3であり、結晶欠陥が抑制されていることから素子抵抗が小さくなる。また、所定の膜厚のドリフト層３により耐圧を確保することも可能である。
【００５９】
本発明の第１の半導体装置の製造方法は、上述のエピタキシャルウエハの製造方法により製造したエピタキシャルウエハを半導体装置のドリフト層３として用い、上述のエピタキシャルウエハの製造方法における工程（ｂ）は、前記半導体装置の耐圧保持に必要な所定の厚みのエピタキシャル層１３をドリフト層３として残す工程であるので、ドリフト層３のドーピング濃度が再現性良く１０14ｃｍ-3〜１０16ｃｍ-3で形成され、ＳｉＣ基板１２との格子定数差に起因する結晶欠陥を抑制することにより素子抵抗が小さくなる。また、ドリフト層３の膜厚を所定の膜厚で形成することにより、耐圧を確保することも可能である。
【００６０】
本発明の第２の半導体装置の製造方法は、（ａ）３×１０18ｃｍ-3以下の不純物濃度を有するＳｉＣ基板１２上に、１×１０14ｃｍ-3以上１０16ｃｍ-3台以下の不純物濃度を有するエピタキシャル層１３をエピタキシャル成長により形成する工程と、（ｂ）ＳｉＣ基板１２の側と反対側のエピタキシャル層１３の第１主面に選択的にイオン注入を行い、素子の活性層を形成する工程と、（ｃ）前記工程（ｂ）の後、エピタキシャル層１３の前記第１主面に電極構造を形成する工程と、（ｄ）前記工程（ｂ）の後に、エピタキシャル層１３のうち耐圧の保持に必要な厚みを残して、ＳｉＣ基板１２の側からＳｉＣ基板１２の全部とエピタキシャル層１３の一部とを連続的に除去する工程とを備え、前記工程（ｄ）は、前記工程（ｂ）と前記工程（ｃ）の間、もしくは前記工程（ｃ）の後に行われる。ＳｉＣ基板１２及びエピタキシャル層１３の一部の除去と、素子プロセスをいずれの順序で行う場合でも、ドリフト層３がドーピング濃度を再現性良く１０14ｃｍ-3〜１０16ｃｍ-3で形成され、ＳｉＣ基板１２との格子定数差に起因する結晶欠陥を抑制することにより素子抵抗を小さくすることが出来る。また、ドリフト層３の膜厚を所定の膜厚で形成することにより、耐圧を確保することも可能である。
【００６１】
また、本発明の第２の半導体装置の製造方法において、前記工程（ａ）は、１．５×１０18ｃｍ-3以下の不純物濃度を有するＳｉＣ基板１２上に、エピタキシャル層１３を形成する工程であるので、エピタキシャル層１３とＳｉＣ基板１２の格子定数差によりエピタキシャル層１３に生じる結晶欠陥を抑制することができ、エピタキシャル層１３をドリフト層として用いる半導体装置の素子抵抗を小さくすることが出来る。
【００６２】
また、本発明の第２の半導体装置の製造方法において、前記工程（ａ）は、６×１０17ｃｍ-3以下の不純物濃度を有するＳｉＣ基板１２上に、エピタキシャル層１３を形成する工程であるので、エピタキシャル層１３とＳｉＣ基板１２の格子定数差によりエピタキシャル層１３に生じる結晶欠陥を抑制することができ、エピタキシャル層１３をドリフト層として用いる半導体装置の素子抵抗を小さくすることが出来る。
【００６３】
また、本発明の第２の半導体装置の製造方法において、前記工程（ａ）は、意図的に不純物を添加しないＳｉＣ基板１２上に、エピタキシャル層１３を形成する工程であるので、エピタキシャル層１３とＳｉＣ基板１２の格子定数差によりエピタキシャル層１３に生じる結晶欠陥を抑制することができ、エピタキシャル層１３をドリフト層として用いる半導体装置の素子抵抗を小さくすることが出来る。
【００６４】
また、本発明の第２の半導体装置の製造方法において、前記工程（ａ）は、１７００℃以下でエピタキシャル成長を行う工程であるので、エピタキシャル成長中の不純物の混入や構成元素の脱離による結晶欠陥の発生を抑制することができる。
【００６５】
また、本発明の第２の半導体装置の製造方法において、前記工程（ａ）は、窒素が前記不純物濃度でドーピングされたＳｉＣ基板１２上に、エピタキシャル層１３を形成する工程であるので、エピタキシャル層１３とＳｉＣ基板１２の格子定数差によりエピタキシャル層１３に生じる結晶欠陥を抑制することができ、エピタキシャル層１３をドリフト層として用いる半導体装置の素子抵抗を小さくすることが出来る。
【符号の説明】
【００６６】
１  コレクタ電極、２  コレクタ領域、３  ドリフト層、４  ｐボディ領域、５  ｎエミッタ領域、６  ｐコンタクト領域、７  ゲート絶縁膜、８  ゲート電極、９  層間絶縁膜、１０  エミッタ電極、１１  エミッタ配線、２２  ｎドレイン領域、２３  エピタキシャルウエハ、２５  ｎソース領域、４２  カソード領域、４４  アノード領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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