(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板上方に形成されたバッファ層と、
前記バッファ層上方に形成された電子走行層及び電子供給層と、
前記電子供給層上方に形成されたゲート電極、ソース電極及びドレイン電極と、
前記ゲート電極、前記ソース電極及び前記ドレイン電極から独立した電位が供給され、前記バッファ層の電位を制御する埋め込み電極と、
前記埋め込み電極からの原子の拡散を抑制する絶縁膜と、
を有することを特徴とする化合物半導体装置。
【請求項２】
前記絶縁膜は、前記埋め込み電極の全面を覆っていることを特徴とする請求項１に記載の化合物半導体装置。
【請求項３】
前記絶縁膜は、前記電子走行層の２次元電子ガスが発生する領域の下方全体にわたって形成されていることを特徴とする請求項１又は２に記載の化合物半導体装置。
【請求項４】
前記埋め込み電極は、前記バッファ層の下面と上面との間に位置していることを特徴とする請求項１乃至３のいずれか１項に記載の化合物半導体装置。
【請求項５】
前記埋め込み電極は、導電性の化合物半導体層を含むことを特徴とする請求項１乃至４のいずれか１項に記載の化合物半導体装置。
【請求項６】
前記埋め込み電極の一部が外部端子として用いられることを特徴とする請求項１乃至５のいずれか１項に記載の化合物半導体装置。
【請求項７】
請求項１乃至６のいずれか１項に記載の化合物半導体装置を有することを特徴とする電源装置。
【請求項８】
請求項１乃至６のいずれか１項に記載の化合物半導体装置を有することを特徴とする高出力増幅器。
【請求項９】
基板上方にバッファ層を形成する工程と、
前記バッファ層上方に電子走行層及び電子供給層を形成する工程と、
前記電子供給層上方にゲート電極、ソース電極及びドレイン電極を形成する工程と、
前記ゲート電極、前記ソース電極及び前記ドレイン電極から独立した電位が供給され、前記バッファ層の電位を制御する埋め込み電極を形成する工程と、
前記埋め込み電極からの原子の拡散を抑制する絶縁膜を形成する工程と、
を有することを特徴とする化合物半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
窒化物半導体は、高い飽和電子速度及びワイドバンドギャップ等の特徴を有している。このため、これらの特性を利用して窒化物半導体を高耐圧及び高出力の半導体デバイスに適用することについて種々の検討が行われている。例えば、窒化物半導体の一種であるＧａＮのバンドギャップは３．４ｅＶであり、Ｓｉのバンドギャップ（１．１ｅＶ）及びＧａＡｓのバンドギャップ（１．４ｅＶ）よりも大きい。このため、ＧａＮは、高い破壊電界強度を有しており、高電圧動作及び高出力を得る電源用の半導体デバイスの材料として極めて有望である。
【０００３】
窒化物半導体を用いた半導体デバイスとしては、電界効果トランジスタ、特に高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）についての報告が数多くなされている。例えば、ＧａＮ系ＨＥＭＴでは、ＧａＮを電子走行層、ＡｌＧａＮを電子供給層として用いたＡｌＧａＮ／ＧａＮ−ＨＥＭＴが注目されている。ＡｌＧａＮ／ＧａＮ−ＨＥＭＴでは、ＧａＮとＡｌＧａＮとの格子定数差に起因した歪みがＡｌＧａＮに生じる。そして、この歪みにより発生したピエゾ分極及びＡｌＧａＮの自発分極により、高濃度の２次元電子ガス（２ＤＥＧ）が得られる。そのため、ＡｌＧａＮ／ＧａＮ−ＨＥＭＴは、高効率のスイッチ素子、電気自動車用等の高耐圧電力デバイス等として期待されている。
【０００４】
但し、結晶性が良好なＧａＮ基板を製造することは極めて困難である。このため、従来、主として、Ｓｉ基板、サファイア基板及びＳｉＣ基板上方に、ＧａＮ層及びＡｌＧａＮ層等をヘテロエピタキシャル成長によって形成している。特にＳｉ基板は、大口径で高品質のものを低コストにて入手しやすい。このため、Ｓｉ基板上方にＧａＮ層及びＡｌＧａＮ層を成長させた構造についての研究が盛んに行われている。
【０００５】
しかしながら、Ｓｉ基板を用いた従来のＧａＮ系ＨＥＭＴでは、ソース−ドレイン間を流れるリーク電流の抑制が困難である。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−２３５７３８号公報
【特許文献２】特開２０１０−１０３２３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、ソース−ドレイン間を流れるリーク電流を抑制することができる化合物半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
化合物半導体装置の一態様には、基板と、前記基板上方に形成されたバッファ層と、前記バッファ層上方に形成された電子走行層及び電子供給層と、前記電子供給層上方に形成されたゲート電極、ソース電極及びドレイン電極と、が設けられている。更に、前記ゲート電極、前記ソース電極及び前記ドレイン電極から独立した電位が供給され、前記バッファ層の電位を制御する埋め込み電極と、前記埋め込み電極からの原子の拡散を抑制する絶縁膜と、が設けられている。
【０００９】
化合物半導体装置の製造方法の一態様では、基板上方にバッファ層を形成し、前記バッファ層上方に電子走行層及び電子供給層を形成し、前記電子供給層上方にゲート電極、ソース電極及びドレイン電極を形成する。また、前記ゲート電極、前記ソース電極及び前記ドレイン電極から独立した電位が供給され、前記バッファ層の電位を制御する埋め込み電極を形成し、前記埋め込み電極からの原子の拡散を抑制する絶縁膜を形成する。
【発明の効果】
【００１０】
上記の化合物半導体装置等によれば、埋め込み電極を用いたバッファ層の電位の制御により、ソース−ドレイン間を流れるリーク電流を抑制することができる。
【図面の簡単な説明】
【００１１】
【図１】第１の実施形態に係る化合物半導体装置の構造を示す断面図である。
【図２】第１の実施形態に係る化合物半導体装置のレイアウトを示す図である。
【図３】ドレイン電圧とドレイン電流との関係を示すグラフである。
【図４Ａ】第１の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。
【図４Ｂ】図４Ａに引き続き、化合物半導体装置の製造方法を工程順に示す断面図である。
【図４Ｃ】図４Ｂに引き続き、化合物半導体装置の製造方法を工程順に示す断面図である。
【図５】第１の実施形態の変形例を示す断面図である。
【図６】第１の実施形態の他の変形例のレイアウトを示す図である。
【図７】第１の実施形態に係る化合物半導体装置の製造方法の変形例を工程順に示す断面図である。
【図８】第２の実施形態に係る化合物半導体装置のレイアウトを示す図である。
【図９】第２の実施形態に係る化合物半導体装置の構造を示す断面図である。
【図１０】第１の実施形態における転位を示す断面図である。
【図１１】転位の変化を示す断面図である。
【図１２】第３の実施形態に係る化合物半導体装置の構造を示す断面図である。
【図１３】第４の実施形態に係るディスクリートパッケージを示す図である。
【図１４】第５の実施形態に係るＰＦＣ回路を示す結線図である。
【図１５】第６の実施形態に係る電源装置を示す結線図である。
【図１６】第７の実施形態に係る高周波増幅器を示す結線図である。
【発明を実施するための形態】
【００１２】
本願発明者は、Ｓｉ基板を用いた従来のＧａＮ系ＨＥＭＴにおいて、ソース−ドレイン間を流れるリーク電流の抑制が困難である原因について検討を行った。この結果、ＧａＮ層及びＡｌＧａＮ層とＳｉ基板との間に存在するバッファ層をリーク電流が流れていることが判明した。ＧａＮ層及びＡｌＧａＮ層とＳｉ基板との間には、大きな格子定数の差が存在する。従って、Ｓｉ基板上にそのままＧａＮ層及びＡｌＧａＮ層を成長させたのでは、良好な結晶性を得ることができない。また、ＧａＮ層及びＡｌＧａＮ層とＳｉ基板との間には、大きな熱膨張係数の差が存在する。その一方で、ＧａＮ層及びＡｌＧａＮ層のエピタキシャル成長には、高温での処理が必要とされる。このため、この高温での処理の際に、熱膨張係数の差に起因するＳｉ基板の反り及びクラック等が発生することがある。そこで、従来のＧａＮ系ＨＥＭＴでは、このような格子定数の差及び熱膨張係数の差を十分に緩和すべく、ＧａＮ層及びＡｌＧａＮ層とＳｉ基板との間にバッファ層が設けられており、このバッファ層がリークパスとなっているのである。バッファ層を薄くすればリーク電流を抑制することは可能であるが、それでは、良好な結晶性を得ることが困難となると共に、熱処理の際に反り及びクラック等が発生しやすくなる。本願発明者は、これらの知見に基づいて、バッファ層を薄くするのではなく、リークパス近傍の電位を制御可能な構成を採用することに想到した。
【００１３】
以下、実施形態について添付の図面を参照しながら具体的に説明する。
【００１４】
（第１の実施形態）
先ず、第１の実施形態について説明する。図１は、第１の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。図２は、第１の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）のレイアウトを示す図である。
【００１５】
第１の実施形態では、図１（ａ）に示すように、Ｓｉ基板等の基板１１上に化合物半導体積層構造１０が形成されている。化合物半導体積層構造１０には、初期層１２、バッファ層１６、電子走行層１７及び電子供給層１８が含まれている。初期層１２としては、例えば厚さが２００ｎｍ程度のＡｌＮ層が用いられる。バッファ層１６としては、例えばＡｌ組成が初期層１２側から電子走行層１７側まで徐々に高くなる複数のＡｌxＧａ1-xＮ層（０．２＜ｘ＜０．８）の積層体が用いられる。バッファ層１６の厚さは、例えば５００ｎｍ程度である。電子走行層１７としては、例えば厚さが１μｍ程度の、不純物の意図的なドーピングが行われていないｉ−ＧａＮ層が用いられる。電子供給層１８としては、例えば厚さが２０ｎｍ程度のｎ型のｎ−Ａｌ0.2Ｇａ0.8Ｎ層が用いられる。電子供給層１８には、ｎ型の不純物として、例えばＳｉが５×１０18ｃｍ-3程度の濃度でドーピングされている。
【００１６】
本実施形態では、初期層１２上に複数の絶縁膜１３が形成されており、各絶縁膜１３上には埋め込み電極１４が形成されている。更に、各絶縁膜１３上に、埋め込み電極１４の上面及び側面を覆う絶縁膜１５が形成されている。複数の絶縁膜１３は、例えば初期層１２上に格子状に配置されている。絶縁膜１３としては、例えば厚さが５０ｎｍのシリコン酸化膜が用いられる。埋め込み電極１４としては、例えば厚さが３０ｎｍの導電膜が用いられる。導電膜の材料としては、Ｗ及びＴａ等の高融点金属が好ましい。熱的に安定しているからである。導電膜の材料として、Ｐｔ、Ｎｉ、Ａｕ及びＴｉ等を用いてもよい。絶縁膜１５としては、例えば厚さが５０ｎｍのＳｉ酸化膜が用いられる。絶縁膜１３、埋め込み電極１４及び絶縁膜１５も化合物半導体積層構造１０に含まれている。
【００１７】
なお、図１（ｂ）に示すように、埋め込み電極１４は埋め込み配線２８に接続されており、埋め込み配線２８にはパッド２４、すなわち外部端子が接続されている。パッド２４の材料には、例えばＡｕ等が用いられる。
【００１８】
化合物半導体積層構造１０に、素子領域を画定する素子分離領域１９が形成されている。素子領域内において、電子供給層１８上にソース電極２０ｓ及びドレイン電極２０ｄが形成されている。電子供給層１８上には、ソース電極２０ｓ及びドレイン電極２０ｄを覆う絶縁膜２１が形成されている。絶縁膜２１には、ソース電極２０ｓとドレイン電極２０ｄとの間に位置する開口部２２が形成されており、開口部２２を介して電子供給層１８とショットキー接触するゲート電極２０ｇが設けられている。そして、絶縁膜２１上に、ゲート電極２０ｇを覆う絶縁膜２５が形成されている。絶縁膜２１及び２５の材料は特に限定されないが、例えばＳｉ窒化膜が用いられる。絶縁膜２１及び２５は終端化膜の一例である。
【００１９】
上述のように、複数の絶縁膜１３は、例えば初期層１２上に格子状に配置されている。従って、その上の埋め込み電極１４も、図２に示すように、格子状に配置されている。ここでは、埋め込み電極１４同士の間隔は、例えば２μｍ程度である。そして、埋め込み配線２８を介して各埋め込み電極１４がパッド２４に共通接続されている。なお、図１（ａ）は、概ね図２中のＩ−Ｉ線に沿った断面を示し、図１（ｂ）は、概ね図２中のＩＩ−ＩＩ線に沿った断面を示している。
【００２０】
このように構成されたＧａＮ系ＨＥＭＴでは、パッド２４に対して外部から任意の電位を付与することができる。そして、この付与された電位は各埋め込み電極１４に印加される。従って、埋め込み電極１４の周囲の電位を任意に制御することができる。つまり、従来のＧａＮ系ＨＥＭＴでリークパスとなっている領域の電界を任意に制御することができる。このため、リークパスとなり得る領域が空乏化する程度の電位、例えば−５Ｖ程度の電位をパッド２４に付与することにより、ソース−ドレイン間のリーク電流を著しく抑制することが可能となる。
【００２１】
図３に、ドレイン電圧とドレイン電流との関係を示す。図３に示すように、ゲート電極２０ｇに−５Ｖのゲート電圧Ｖｇが印加されてオフ状態になっている場合、第１の実施形態と、埋め込み電極１４を用いた電位の制御が行われない参考例とを比較すると、第１の実施形態においてドレイン電流、すなわちソース−ドレイン間のリーク電流を著しく抑制することが可能である。
【００２２】
また、埋め込み電極１４が絶縁膜１３及び１５により被覆されているため、埋め込み電極１４に電位が付与されても、埋め込み電極１４とその周囲の化合物半導体層（バッファ層１６及び電子走行層１７等）との間を流れる電流は、あったとしても極僅かである。埋め込み電極１４とその周囲の化合物半導体層との間を比較的大きな電流が流れると、ソース−ドレイン間のリーク電流を抑制しても十分な特性を得ることが困難である。
【００２３】
このように、本実施形態によれば優れた特性を得ることができる。
【００２４】
次に、第１の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の製造方法について説明する。図４Ａ〜図４Ｃは、第１の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の製造方法を工程順に示す断面図である。なお、図４Ｃ（ｉ）は、概ね図２中のＩＩ−ＩＩ線に沿った断面を示し、他の図は、概ね図２中のＩ−Ｉ線に沿った断面を示している。
【００２５】
先ず、図４Ａ（ａ）に示すように、基板１１上に初期層１２を形成する。初期層１２は、例えば有機金属気相成長（ＭＯＣＶＤ：metal organic chemical vapor deposition）法又は分子線エピタキシー（ＭＢＥ：Molecular Beam Epitaxy）法等の結晶成長法により形成することができる。次いで、図４Ａ（ｂ）に示すように、初期層１２上に絶縁膜１３を形成し、その上に埋め込み電極１４を形成する。埋め込み電極１４は、例えばリフトオフ法により形成することができる。すなわち、埋め込み電極１４を形成する予定の領域を露出するフォトレジストのパターンを形成し、このパターンを成長マスクとして蒸着法により金属膜を形成し、このパターンをその上の金属膜と共に除去する。埋め込み配線２８も埋め込み電極１４と並行して形成する。その後、図４Ａ（ｃ）に示すように、埋め込み電極１４及び埋め込み配線２８を覆う絶縁膜１５を絶縁膜１３上に形成する。続いて、図４Ａ（ｄ）に示すように、絶縁膜１５及び絶縁膜１３のパターニングを行う。
【００２６】
次いで、図４Ｂ（ｅ）に示すように、初期層１２上に、絶縁膜１３、埋め込み電極１４及び絶縁膜１５を含む積層体を覆うようにしてバッファ層１６を形成し、バッファ層１６上に電子走行層１７及び電子供給層１８を形成する。バッファ層１６、電子走行層１７及び電子供給層１８は、例えばＭＯＣＶＤ法又はＭＢＥ法等により形成する。このようにして、初期層１２、絶縁膜１３、埋め込み電極１４、絶縁膜１５、バッファ層１６、電子走行層１７及び電子供給層１８を含む化合物半導体積層構造１０が得られる。
【００２７】
化合物半導体積層構造１０に含まれる化合物半導体層のＭＯＣＶＤ法による形成に際しては、例えば、Ａｌ源であるトリメチルアルミニウム（ＴＭＡ）ガス、Ｇａ源であるトリメチルガリウム（ＴＭＧ）ガス、及びＮ源であるアンモニア（ＮＨ3）ガスの混合ガスを用いる。このとき、成長させる化合物半導体層の組成に応じて、トリメチルアルミニウムガス及びトリメチルガリウムガスの供給の有無及び流量を適宜設定する。各化合物半導体層に共通の原料であるアンモニアガスの流量は、１００ｓｃｃｍ〜１０ｓｌｍ程度とする。また、例えば、成長圧力は５０Ｔｏｒｒ〜３００Ｔｏｒｒ程度、成長温度は９００℃〜１１００℃程度とする。また、ｎ型の化合物半導体層（例えば電子供給層１８）を成長させる際には、例えば、Ｓｉを含むＳｉＨ4ガスを所定の流量で混合ガスに添加し、化合物半導体層にＳｉをドーピングする。Ｓｉのドーピング濃度は、１×１０18ｃｍ-3程度〜１×１０20ｃｍ-3程度、例えば５×１０18ｃｍ-3程度とする。バッファ層１６等の形成の際に埋め込み電極１４の一部が分解したとしても、その元素のバッファ層１６等への拡散は絶縁膜１３及び１５により抑制される。
【００２８】
なお、絶縁膜１５の表面上に化合物半導体層を積層方向に成長させることは困難である。そこで、本実施形態では、横方向成長（ＥＬＯ：epitaxial lateral overgrowth）によりバッファ層１６を形成する。この場合、バッファ層１６は、先ず、初期層１２の絶縁膜１５から露出している表面から積層方向（縦方向）にエピタキシャル成長する。そして、絶縁膜１５の表面まで達すると、積層方向に成長し続けながらも、絶縁膜１５の表面を被覆するように横方向に成長し始める。このようにして、絶縁膜１５の表面を被覆するバッファ層１６を形成することができる。
【００２９】
電子供給層１８の形成後には、図４Ｂ（ｆ）に示すように、化合物半導体積層構造１０に、素子領域を画定する素子分離領域１９を形成する。素子分離領域１９の形成では、例えば、素子分離領域１９を形成する予定の領域を露出するフォトレジストのパターンを化合物半導体積層構造１０上に形成し、このパターンをマスクとしてＡｒ等のイオン注入を行う。このパターンをエッチングマスクとして塩素系ガスを用いたドライエッチングを行ってもよい。その後、図４Ｂ（ｇ）に示すように、素子領域内において、電子供給層１８上にソース電極２０ｓ及びドレイン電極２０ｄを形成する。ソース電極２０ｓ及びドレイン電極２０ｄは、例えばリフトオフ法により形成することができる。すなわち、ソース電極２０ｓを形成する予定の領域及びドレイン電極２０ｄを形成する予定の領域を露出し、他の領域を覆うフォトレジストのパターンを形成し、このパターンを成長マスクとして蒸着法により金属膜を形成し、このパターンをその上の金属膜と共に除去する。金属膜の形成では、例えば、厚さが１００ｎｍ程度のＴｉ膜を形成した後に、厚さが３００ｎｍ程度のＡｌ膜を形成する。次いで、例えば、Ｎ2ガス雰囲気中にて４００℃〜１０００℃（例えば６００℃）で熱処理（例えば急速加熱処理（ＲＴＡ：rapid thermal annealing）を行い、オーミック接触を得る。ソース電極２０ｓ及びドレイン電極２０ｄの形成後には、電子供給層１８上に、ソース電極２０ｓ及びドレイン電極２０ｄを覆う絶縁膜２１を形成する。絶縁膜２１は、例えば原子層堆積（ＡＬＤ：atomic layer deposition）法、プラズマ化学気相成長（ＣＶＤ：chemical vapor deposition）法又はスパッタ法により形成することが好ましい。
【００３０】
その後、図４Ｃ（ｈ）に示すように、絶縁膜２１のゲート電極を形成する予定の領域に開口部２２を形成する。開口部２２は、例えばドライエッチング、ウェットエッチング又はイオンミリングにより形成することができる。続いて、開口部２２内にゲート電極２０ｇを形成する。ゲート電極２０ｇは、例えばリフトオフ法により形成することができる。すなわち、ゲート電極２０ｇを形成する予定の領域を露出するフォトレジストのパターンを形成し、このパターンを成長マスクとして蒸着法により金属膜を形成し、このパターンをその上の金属膜と共に除去する。金属膜の形成では、例えば、厚さが５０ｎｍ程度のＮｉ膜を形成した後に、厚さが３００ｎｍ程度のＡｕ膜を形成する。
【００３１】
次いで、図４Ｃ（ｉ）に示すように、絶縁膜２１、電子供給層１８、電子走行層１７、バッファ層１６及び絶縁膜１５に、埋め込み配線２８まで達する開口部２３を形成する。開口部２３は、例えば反応性イオンエッチング（ＲＩＥ：reactive ion etching）等のドライエッチングにより形成することができる。このとき、エッチングガスとしては、例えば、Ｃｌ2、ＢＣｌ3等の塩素系のガスを用いることができる。開口部２３の形成後、開口部２３を介して埋め込み配線２８に接続されるパッド２４を絶縁膜２１上に形成する。そして、図４Ｃ（ｊ）に示すように、絶縁膜２１上に、ゲート電極２０ｇ及びパッド２４を覆う絶縁膜２５を形成する。絶縁膜２５は、絶縁膜２１と同様に、例えばＡＬＤ法、プラズマＣＶＤ法又はスパッタ法により形成することが好ましい。
【００３２】
このようにして、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造することができる。
【００３３】
なお、化合物半導体積層構造１０の積層方向における、埋め込み電極１４並びにこれを取り囲む絶縁膜１３及び１５を含む積層体の位置は、埋め込み電極１４に付与された電位によりバッファ層１６を流れるリーク電流を抑制することができれば、特に限定されない。例えば、図５（ａ）に示すように、積層体がバッファ層１６の下面と上面との間に位置していてもよく、図５（ｂ）に示すように、バッファ層１６上に積層体が位置していてもよい。つまり、電子走行層１７の下面と上面との間に積層体が位置していてもよい。バッファ層１６を流れるリーク電流を抑制するためには、埋め込み電極１４がバッファ層１６の下面と上面との間に位置していることが好ましい。
【００３４】
また、埋め込み電極１４の配置の形態も特に限定されず、例えば図６に示すように、櫛歯状に配置されていてもよい。なお、埋め込み電極１４の配置の形態がどのようなものであっても、例えば格子状であっても櫛歯状であっても、埋め込み電極１４同士の間隔は１０μｍ以下となっていることが好ましい。リークパスとなり得る領域を効果的に空乏化するためである。
【００３５】
また、埋め込み電極１４並びにこれを取り囲む絶縁膜１３及び１５を含む積層体を図７に示す方法で形成してもよい。この方法では、先ず、図７（ａ）に示すように、初期層１２を形成した後に、絶縁膜１３の形成及びパターニングを行う。次いで、図７（ｂ）に示すように、絶縁膜１３上に埋め込み電極１４を形成する。そして、絶縁膜１５の形成及びパターニングを行う。このようにして、積層体を形成してもよい。
【００３６】
（第２の実施形態）
次に、第２の実施形態について説明する。図８は、第２の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）のレイアウトを示す図であり、図９は、第２の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。図９は、概ね図８中のＩ−Ｉ線に沿った断面を示している。
【００３７】
図８及び図９に示すように、第２の実施形態では、絶縁膜１５がソース電極２０ｓの下方からドレイン電極２０ｄの下方まで広がって形成されている。すなわち、素子領域のほぼ全体にわたって絶縁膜１５が形成されている。また、これに伴って、電極１４及び絶縁膜１３も、第１の実施形態と比較して広く形成されている。他の構成は第１の実施形態と同様である。
【００３８】
第２の実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、バッファ層１６の素子領域内の大部分が絶縁膜１５上方に位置している。このことは、バッファ層１６の素子領域内の大部分が横方向成長により形成されていることを意味している。化合物半導体層には種々の転位が含まれるが、横方向成長により形成された領域に含まれる、積層方向に延びる転位の密度は、縦方向成長により形成された領域のそれと比較して極めて低い。例えば、図９に示すように、第２の実施形態では、横方向（積層方向に直交する方向）に延びる転位３０はバッファ層１６に含まれやすいが、縦方向（積層方向）に延びる転位３０は非常に少ない。これは、転位は結晶の成長方向に延びやすいからである。一方、第１の実施形態では、横方向成長によりバッファ層１６が形成されていても、図１０に示すように、絶縁膜１５から離間した領域ではバッファ層１６の表面まで達する転位３０が存在する。つまり、バッファ層１６の下面から上面まで貫通する転位３０が存在する。このような転位３０は、貫通転位とよばれることがある。そして、貫通転位はその上にエピタキシャル成長する化合物半導体層に引き継がれやすい。このため、第２の実施形態では、第１の実施形態と比較して、電子走行層１７及び電子供給層１８に含まれる転位、すなわち結晶の欠陥が著しく少ない。従って、第２の実施形態によれば、更に電子の移動度の向上及び電流コラプスの低減等の効果を得ることができる。
【００３９】
ここで、横方向成長と転位との関係について説明する。図１１は、第１の実施形態における転位の状況の変化を示す図である。図１１（ａ）に示すように、初期層１２には、必然的に転位３０が含まれ、その一部は初期層１２の表面まで達している。そして、絶縁膜１３、埋め込み電極１４及び絶縁膜１５が形成された後に、横方向成長によりバッファ層１６が形成されると、初期層１２の転位３０の一部が、絶縁膜１３、埋め込み電極１４及び絶縁膜１５から露出している部分からバッファ層１６に引き継がれる。このとき、図１１（ｂ）に示すように、転位３０の一部は絶縁膜１５の表面に倣って横方向に延びるが、一部は、バッファ層１６の上面まで達する。つまり、貫通転位が発生する。このため、その後に電子走行層１７及び電子供給層１８を形成すると、図１１（ｃ）に示すように、電子走行層１７及び電子供給層１８にも貫通転位が含まれやすい。一方、第２の実施形態では、バッファ層１６に含まれる貫通転位が著しく少ないため、電子走行層１７及び電子供給層１８に含まれる貫通転位も少なくなる。
【００４０】
なお、第１の実施形態、第２の実施形態のいずれにおいても、埋め込み電極１４に、導電性の化合物半導体が用いられてもよい。つまり、埋め込み電極１４に導電性の化合物半導体層が含まれていてもよい。このような化合物半導体層としては、例えばｎ型不純物が高濃度でドーピングされたＧａＮ層（ｎ+−ＧａＮ層）が挙げられる。このような埋め込み電極１４は、他の化合物半導体層と同様に、ＭＯＣＶＤ法又はＭＢＥ法等により形成することができる。また、ｎ型不純物としてはＳｉを用いることができ、そのためには、例えばＳｉＨ4ガスを混合ガスに添加すればよい。また、パッド２４の材料としては、オーミック接触を得るために、ソース電極２０ｓ及びドレイン電極２０ｄと同様のものを用いることが好ましい。例えば、Ｔｉ膜及びＡｌ膜の積層体を用いることが好ましい。
【００４１】
このような化合物半導体を埋め込み電極１４に用いた場合、金属を用いた場合と比較して、バッファ層１６、電子走行層１７及び電子供給層１８の形成時の埋め込み電極１４の安定性がより高いといえる。つまり、埋め込み電極１４の材料の分解及び外部への拡散がより生じにくくなる。
【００４２】
（第３の実施形態）
次に、第３の実施形態について説明する。図１２は、第３の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。
【００４３】
第３の実施形態では、図１２に示すように、第１の実施形態のような開口部２３及びパッド２４が設けられておらず、埋め込み電極１４の一部が露出している。他の構造は第１の実施形態と同様である。そして、埋め込み電極１４の露出した部分が、この埋め込み電極１４に接続されている他の埋め込み電極１４用のパッド４０、すなわち外部端子として用いられる。
【００４４】
第３の実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、埋め込み電極１４の一部を露出させる処理、例えばドライエッチングを行えばパッド４０を得ることができるため、第１の実施形態と比較して、より簡易に製造することができる。
【００４５】
なお、第２の実施形態に、第３の実施形態のようなパッド４０を適用してもよい。
【００４６】
（第４の実施形態）
第４の実施形態は、ＧａＮ系ＨＥＭＴを含む化合物半導体装置のディスクリートパッケージに関する。図１３は、第４の実施形態に係るディスクリートパッケージを示す図である。
【００４７】
第４の実施形態では、図１３に示すように、第１〜第３の実施形態のいずれかの化合物半導体装置のＨＥＭＴチップ２１０の裏面がはんだ等のダイアタッチ剤２３４を用いてランド（ダイパッド）２３３に固定されている。また、ドレイン電極２０ｄが接続されたドレインパッド２２６ｄに、Ａｌワイヤ等のワイヤ２３５ｄが接続され、ワイヤ２３５ｄの他端が、ランド２３３と一体化しているドレインリード２３２ｄに接続されている。ソース電極２０ｓに接続されたソースパッド２２６ｓにＡｌワイヤ等のワイヤ２３５ｓが接続され、ワイヤ２３５ｓの他端がランド２３３から独立したソースリード２３２ｓに接続されている。ゲート電極２０ｇに接続されたゲートパッド２２６ｇにＡｌワイヤ等のワイヤ２３５ｇが接続され、ワイヤ２３５ｇの他端がランド２３３から独立したゲートリード２３２ｇに接続されている。埋め込み電極１４に接続されたパッド２４（第３の実施形態ではパッド４０）にＡｌワイヤ等のワイヤ２３５ｂが接続され、ワイヤ２３５ｂの他端がランド２３３から独立した電位付与リード２３２ｂに接続されている。そして、電位付与リード２３２ｂ、ゲートリード２３２ｇの一部、ドレインリード２３２ｄの一部及びソースリード２３２ｓの一部が突出するようにして、ランド２３３及びＨＥＭＴチップ２１０等がモールド樹脂２３１によりパッケージングされている。
【００４８】
このようなディスクリートパッケージは、例えば、次のようにして製造することができる。先ず、ＨＥＭＴチップ２１０をはんだ等のダイアタッチ剤２３４を用いてリードフレームのランド２３３に固定する。次いで、ワイヤ２３５ｂ、２３５ｇ、２３５ｄ及び２３５ｓを用いたボンディングにより、パッド２４（第３の実施形態ではパッド４０）をリードフレームの電位付与リード２３２ｂに接続し、ゲートパッド２２６ｇをリードフレームのゲートリード２３２ｇに接続し、ドレインパッド２２６ｄをリードフレームのドレインリード２３２ｄに接続し、ソースパッド２２６ｓをリードフレームのソースリード２３２ｓに接続する。その後、トランスファーモールド法にてモールド樹脂２３１を用いた封止を行う。続いて、リードフレームを切り離す。
【００４９】
（第５の実施形態）
次に、第５の実施形態について説明する。第５の実施形態は、ＧａＮ系ＨＥＭＴを含む化合物半導体装置を備えたＰＦＣ（Power Factor Correction）回路に関する。図１４は、第５の実施形態に係るＰＦＣ回路を示す結線図である。
【００５０】
ＰＦＣ回路２５０には、スイッチ素子（トランジスタ）２５１、ダイオード２５２、チョークコイル２５３、コンデンサ２５４及び２５５、ダイオードブリッジ２５６、並びに交流電源（ＡＣ）２５７が設けられている。そして、スイッチ素子２５１のドレイン電極と、ダイオード２５２のアノード端子及びチョークコイル２５３の一端子とが接続されている。スイッチ素子２５１のソース電極と、コンデンサ２５４の一端子及びコンデンサ２５５の一端子とが接続されている。コンデンサ２５４の他端子とチョークコイル２５３の他端子とが接続されている。コンデンサ２５５の他端子とダイオード２５２のカソード端子とが接続されている。また、スイッチ素子２５１のゲート電極にはゲートドライバが接続されている。コンデンサ２５４の両端子間には、ダイオードブリッジ２５６を介してＡＣ２５７が接続される。コンデンサ２５５の両端子間には、直流電源（ＤＣ）が接続される。そして、本実施形態では、スイッチ素子２５１に、第１〜第３の実施形態のいずれかの化合物半導体装置が用いられている。
【００５１】
ＰＦＣ回路２５０の製造に際しては、例えば、はんだ等を用いて、スイッチ素子２５１をダイオード２５２及びチョークコイル２５３等に接続する。
【００５２】
（第６の実施形態）
次に、第６の実施形態について説明する。第６の実施形態は、ＧａＮ系ＨＥＭＴを含む化合物半導体装置を備えた電源装置に関する。図１５は、第６の実施形態に係る電源装置を示す結線図である。
【００５３】
電源装置には、高圧の一次側回路２６１及び低圧の二次側回路２６２、並びに一次側回路２６１と二次側回路２６２との間に配設されるトランス２６３が設けられている。
【００５４】
一次側回路２６１には、第５の実施形態に係るＰＦＣ回路２５０、及びＰＦＣ回路２５０のコンデンサ２５５の両端子間に接続されたインバータ回路、例えばフルブリッジインバータ回路２６０が設けられている。フルブリッジインバータ回路２６０には、複数（ここでは４つ）のスイッチ素子２６４ａ、２６４ｂ、２６４ｃ及び２６４ｄが設けられている。
【００５５】
二次側回路２６２には、複数（ここでは３つ）のスイッチ素子２６５ａ、２６５ｂ及び２６５ｃが設けられている。
【００５６】
本実施形態では、一次側回路２６１を構成するＰＦＣ回路２５０のスイッチ素子２５１、並びにフルブリッジインバータ回路２６０のスイッチ素子２６４ａ、２６４ｂ、２６４ｃ及び２６４ｄに、第１〜第３の実施形態のいずれかの化合物半導体装置が用いられている。一方、二次側回路２６２のスイッチ素子２６５ａ、２６５ｂ及び２６５ｃには、シリコンを用いた通常のＭＩＳ型ＦＥＴ（電界効果トランジスタ）が用いられている。
【００５７】
（第７の実施形態）
次に、第７の実施形態について説明する。第７の実施形態は、ＧａＮ系ＨＥＭＴを含む化合物半導体装置を備えた高周波増幅器（高出力増幅器）に関する。図１６は、第７の実施形態に係る高周波増幅器を示す結線図である。
【００５８】
高周波増幅器には、ディジタル・プレディストーション回路２７１、ミキサー２７２ａ及び２７２ｂ、並びにパワーアンプ２７３が設けられている。
【００５９】
ディジタル・プレディストーション回路２７１は、入力信号の非線形歪みを補償する。ミキサー２７２ａは、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ２７３は、第１〜第３の実施形態のいずれかの化合物半導体装置を備えており、交流信号とミキシングされた入力信号を増幅する。なお、本実施形態では、例えば、スイッチの切り替えにより、出力側の信号をミキサー２７２ｂで交流信号とミキシングしてディジタル・プレディストーション回路２７１に送出できる。
【００６０】
なお、化合物半導体積層構造に用いられる化合物半導体層の組成は特に限定されず、例えば、ＧａＮ、ＡｌＮ及びＩｎＮ等を用いることができる。また、これらの混晶を用いることもできる。
【００６１】
また、ゲート電極、ソース電極及びドレイン電極の構造は上述の実施形態のものに限定されない。例えば、これらが単層から構成されていてもよい。また、これらの形成方法はリフトオフ法に限定されない。更に、オーミック特性が得られるのであれば、ソース電極及びドレイン電極の形成後の熱処理を省略してもよい。また、ゲート電極に対して熱処理を行ってもよい。
【００６２】
また、基板として、炭化シリコン（ＳｉＣ）基板、サファイア基板、シリコン基板、ＧａＮ基板又はＧａＡｓ基板等を用いてもよい。基板が、導電性、半絶縁性又は絶縁性のいずれであってもよい。但し、コストを考慮すると、Ｓｉ基板（例えば表面が（１１１）面のＳｉ基板）、ＳｉＣ基板又はサファイア基板を用いることが好ましい。各層の厚さ及び材料等も上述の実施形態のものに限定されない。
【００６３】
以下、本発明の諸態様を付記としてまとめて記載する。
【００６４】
（付記１）
基板と、
前記基板上方に形成されたバッファ層と、
前記バッファ層上方に形成された電子走行層及び電子供給層と、
前記電子供給層上方に形成されたゲート電極、ソース電極及びドレイン電極と、
前記ゲート電極、前記ソース電極及び前記ドレイン電極から独立した電位が供給され、前記バッファ層の電位を制御する埋め込み電極と、
を有することを特徴とする化合物半導体装置。
【００６５】
（付記２）
前記埋め込み電極からの原子の拡散を抑制する絶縁膜を有することを特徴とする付記１に記載の化合物半導体装置。
【００６６】
（付記３）
前記絶縁膜は、前記埋め込み電極の全面を覆っていることを特徴とする付記２に記載の化合物半導体装置。
【００６７】
（付記４）
前記絶縁膜は、前記電子走行層の２次元電子ガスが発生する領域の下方全体にわたって形成されていることを特徴とする付記２又は３に記載の化合物半導体装置。
【００６８】
（付記５）
前記埋め込み電極は、前記バッファ層の下面と上面との間に位置していることを特徴とする付記１乃至４のいずれか１項に記載の化合物半導体装置。
【００６９】
（付記６）
前記埋め込み電極は、前記電子走行層の下面と上面との間に位置していることを特徴とする付記１乃至４のいずれか１項に記載の化合物半導体装置。
【００７０】
（付記７）
前記埋め込み電極は、導電性の化合物半導体層を含むことを特徴とする付記１乃至６のいずれか１項に記載の化合物半導体装置。
【００７１】
（付記８）
前記埋め込み電極は、金属層を含むことを特徴とする付記１乃至６のいずれか１項に記載の化合物半導体装置。
【００７２】
（付記９）
前記埋め込み電極の一部が外部端子として用いられることを特徴とする付記１乃至８のいずれか１項に記載の化合物半導体装置。
【００７３】
（付記１０）
付記１乃至９のいずれか１項に記載の化合物半導体装置を有することを特徴とする電源装置。
【００７４】
（付記１１）
付記１乃至９のいずれか１項に記載の化合物半導体装置を有することを特徴とする高出力増幅器。
【００７５】
（付記１２）
基板上方にバッファ層を形成する工程と、
前記バッファ層上方に電子走行層及び電子供給層を形成する工程と、
前記電子供給層上方にゲート電極、ソース電極及びドレイン電極を形成する工程と、
前記ゲート電極、前記ソース電極及び前記ドレイン電極から独立した電位が供給され、前記バッファ層の電位を制御する埋め込み電極を形成する工程と、
を有することを特徴とする化合物半導体装置の製造方法。
【００７６】
（付記１３）
前記埋め込み電極からの原子の拡散を抑制する絶縁膜を形成する工程を有することを特徴とする付記１２に記載の化合物半導体装置の製造方法。
【００７７】
（付記１４）
前記絶縁膜を、前記埋め込み電極の全面を覆うように形成することを特徴とする付記１３に記載の化合物半導体装置の製造方法。
【００７８】
（付記１５）
前記絶縁膜を、前記電子走行層の２次元電子ガスが発生する領域の下方全体にわたって形成することを特徴とする付記１３又は１４に記載の化合物半導体装置の製造方法。
【００７９】
（付記１６）
前記埋め込み電極を、前記バッファ層の下面と上面との間に位置させることを特徴とする付記１２乃至１５のいずれか１項に記載の化合物半導体装置の製造方法。
【００８０】
（付記１７）
前記埋め込み電極を、前記電子走行層の下面と上面との間に位置させることを特徴とする付記１２乃至１６のいずれか１項に記載の化合物半導体装置の製造方法。
【００８１】
（付記１８）
前記埋め込み電極は、導電性の化合物半導体層を含むことを特徴とする付記１２乃至１７のいずれか１項に記載の化合物半導体装置の製造方法。
【００８２】
（付記１９）
前記埋め込み電極は、金属層を含むことを特徴とする付記１２乃至１７のいずれか１項に記載の化合物半導体装置の製造方法。
【符号の説明】
【００８３】
１１：基板
１３、１５：絶縁膜
１４：埋め込み電極
１６：バッファ層
１７：電子走行層
１８：電子供給層
２０ｇ：ゲート電極
２０ｓ：ソース電極
２０ｄ：ドレイン電極
２３：開口部
２４：パッド
３０：転位
４０：パッド
【図１】
0005895666.tif 000002
【図２】
0005895666.tif 000003
【図３】
0005895666.tif 000004
【図４Ａ】
0005895666.tif 000005
【図４Ｂ】
0005895666.tif 000006
【図４Ｃ】
0005895666.tif 000007
【図５】
0005895666.tif 000008
【図６】
0005895666.tif 000009
【図７】
0005895666.tif 000010
【図８】
0005895666.tif 000011
【図９】
0005895666.tif 000012
【図１０】
0005895666.tif 000013
【図１１】
0005895666.tif 000014
【図１２】
0005895666.tif 000015
【図１３】
0005895666.tif 000016
【図１４】
0005895666.tif 000017
【図１５】
0005895666.tif 000018
【図１６】
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