(57)【特許請求の範囲】
【請求項１】
Ｃ面に対して１５゜〜８５゜範囲の角度だけ傾斜した主面を有するミスカット半極性窒化ガリウム基板を準備し、
前記基板上に半極性窒化ガリウム系列の各半導体層を成長させることによって半導体積層体を形成し、
前記半導体積層体上に反射層を形成し、
前記反射層上に支持基板を貼りつけ、
前記半極性窒化ガリウム基板を除去し、
前記半極性窒化ガリウム基板が除去された後、前記半導体積層体の表面に凹凸パターンを形成することを含む発光ダイオードの製造方法。
【請求項２】
前記半導体積層体上に透明酸化層を形成することをさらに含む、請求項１に記載の発光ダイオードの製造方法。
【請求項３】
前記透明酸化層は凹凸パターンを有する、請求項２に記載の発光ダイオードの製造方法。
【請求項４】
前記半極性窒化ガリウム基板上に半導体積層体を形成する前に、電気化学的エッチング技術を用いて前記基板上に多孔構造の窒化物層を形成することをさらに含む、請求項１に記載の発光ダイオードの製造方法。
【請求項５】
前記半極性窒化ガリウム基板は、前記多孔構造の窒化物層を用いて前記半導体積層体から分離される、請求項４に記載の発光ダイオードの製造方法。
【請求項６】
前記半導体積層体上に透明酸化層を形成することをさらに含む、請求項１に記載の発光ダイオードの製造方法。
【請求項７】
前記透明酸化層は凹凸パターンを有する、請求項６に記載の発光ダイオードの製造方法。
【請求項８】
前記透明酸化層はＩＴＯまたはＺｎＯである請求項６に記載の発光ダイオードの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びそれを製造する方法に関し、特に、発光ダイオード及びそれを製造する方法に関する。
【背景技術】
【０００２】
発光ダイオードは、光を発する半導体素子であって、環境低負荷、低電圧、長い寿命及び低価格などの特徴を有する。発光ダイオードは、従来は、表示用ランプや数字などの単純情報表示に多く応用されてきたが、近年は、産業技術の発展、特に情報表示技術と半導体技術の発展に伴い、ディスプレイ分野、自動車ヘッドランプ、プロジェクターなどの多方面にわたって使用されるに至っている。
【０００３】
特に、窒化ガリウム系化合物半導体は、可視光及び紫外線発光素子や高出力電子素子などに使用されている。窒化ガリウム系化合物半導体層は、通常、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）、ＭＯＣＶＤ（Ｍｅｔａｌ−Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）またはＨＶＰＥ（Ｈｙｄｒｉｄｅ  Ｖａｐｏｒ  Ｐｈａｓｅ  Ｅｐｉｔａｘｙ）などの成長技術を用いて基板上に成長する。
【０００４】
一般に、窒化ガリウム系化合物半導体は、サファイア基板などの異種基板上で成長し、特にＣ面を成長面として有するサファイア基板上に成長する。窒化物半導体層と異種基板は、格子定数が互いに異なり、熱膨張係数が互いに異なる。その結果、異種基板上に窒化物半導体層を成長させる場合、この窒化物半導体層内に結晶欠陥が多く発生する。
【０００５】
このような結晶欠陥は、窒化物半導体層を含む電子素子または発光素子の特性、例えば、発光素子の発光効率を低下させるなどの問題を発生させる。
【０００６】
さらに、Ｃ軸方向に成長した窒化ガリウム系化合物半導体は、自発分極及び圧電分極による極性を示し、その結果、電子と正孔との再結合率が低くなり、発光効率の改善に限界がある。
【０００７】
一方、ａ面またはｍ面に成長した窒化ガリウム系化合物半導体は、非極性を有するので、自発分極や圧電分極を発生させない。しかし、ａ面またはｍ面に窒化ガリウム系化合物半導体を成長させることは、解決すべき課題が多く残っているので、未だに広く適用されていない。
【０００８】
一方、発光ダイオードを含む半導体素子は、多様な半導体素子製造装置、例えば、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）装置、ＰＥＣＶＤ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）装置、Ｅ−Ｂｅａｍ（Ｅｌｅｃｔｒｏｎ−Ｂｅａｍ）装置またはフォトリソグラフィ（Ｐｈｏｔｏｌｉｔｈｏｇｒａｐｈｙ）装置などを用いて製造される。
【０００９】
このとき、前記半導体素子を製造するにおいて、基板の移送及び保管などの便宜性のために複数の基板を層単位で積載したカセットを用いる。
【００１０】
しかし、半導体素子、特に発光ダイオード素子を大量生産するためには、半導体素子製造装置内に複数の基板をローディングして工程を進める場合が多い。このとき、層単位で積載された各半導体基板をカセットから一つずつ引き出して半導体素子装置内に装入する。
【００１１】
その結果、個別の基板を一つずつ半導体製造装置内にローディングするので、基板ローディング時間が多くかかるという短所がある。
【発明の概要】
【発明が解決しようとする課題】
【００１２】
本発明が解決しようとする課題は、発光効率を改善できる発光ダイオード及びそれを製造する方法を提供することにある。
【００１３】
本発明が解決しようとする他の課題は、ＧａＮ基板を用いて半極性発光ダイオードを製造する方法を提供することにある。
【００１４】
本発明が解決しようとする更に他の課題は、成長させようとする半導体層と同一又は類似する物質、格子定数または熱膨張係数を有するシード層を有する半導体素子基板及びそれを用いて半導体素子を製造する方法を提供することにある。
【００１５】
本発明が解決しようとする更に他の課題は、複数の基板を半導体素子製造装置内にローディングする時間を短縮できる半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【００１６】
本発明の一態様に係る発光ダイオードは、導電性基板と、前記基板上に位置する窒化ガリウム系列の半導体積層体と、を含む。ここで、前記半導体積層体は、半極性半導体層の活性層を含む。
【００１７】
また、前記窒化ガリウム系列の半導体積層体は、半極性窒化ガリウム基板上で成長した各半導体層を含む。さらに、前記半極性窒化ガリウム基板は、Ｃ面に対して１５゜〜８５゜範囲の角度だけ傾斜した主面を有するミスカット半極性窒化ガリウム基板であり得る。
【００１８】
いくつかの実施例において、前記導電性基板が前記半極性窒化ガリウム基板であり得るが、これに限定されることはない。例えば、前記基板は、半導体積層体に貼りつけられた金属基板であり得る。さらに、反射層が前記基板と前記半導体積層体との間に位置し得る。
【００１９】
一方、前記発光ダイオードは、前記半導体積層体上に位置する透明酸化層をさらに含むことができ、この透明酸化層は凹凸パターンを有することができる。また、前記透明酸化層と接する前記半導体積層体の上部面は凹凸パターンを有することができる。
【００２０】
本発明の他の態様に係る発光ダイオードの製造方法は、Ｃ面に対して１５゜〜８５゜範囲の角度だけ傾斜した主面を有するミスカット半極性窒化ガリウム基板を準備し、前記基板上に半極性窒化ガリウム系列の各半導体層を成長させることによって半導体積層体を形成することを含む。
【００２１】
さらに、前記方法は、前記半導体積層体上に透明酸化層を形成することをさらに含むことができ、前記透明酸化層は凹凸パターンを有することができる。
【００２２】
いくつかの実施例において、前記方法は、前記半導体積層体上に反射層を形成し、前記反射層上に支持基板を貼りつけ、前記半極性窒化ガリウム基板を除去することをさらに含むことができる。
【００２３】
また、前記半極性窒化ガリウム基板上に半導体積層体を形成する前に、電気化学的エッチング技術を用いて前記基板上に多孔構造の窒化物層を形成することができ、前記半極性窒化ガリウム基板は、前記多孔構造の窒化物層を用いて前記半導体積層体から分離することができる。
【００２４】
前記半極性窒化ガリウム基板を除去した後、前記半導体積層構造体の表面に凹凸パターンを形成することができる。
【００２５】
以上では、発光ダイオード及び発光ダイオードの製造方法を説明したが、発光ダイオードに限定されることはなく、他の窒化物系半導体素子にも適用可能である。
【００２６】
本発明の更に他の態様によると、支持基板を用意し、前記支持基板の一側表面上にナノロッドを形成し、前記ナノロッド上にシード層を形成することを含む半導体素子の製造方法が提供される。
【００２７】
前記シード層を形成することは、前記ナノロッド上にＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法またはＨＶＰＥ（Ｈｙｄｒｉｄｅ  Ｖａｐｏｒ  Ｐｈａｓｅ  Ｅｐｉｔａｘｙ）法を用いて前記シード層を形成することを含むことができる。
【００２８】
前記シード層を形成することは、バルク基板を用意し、前記支持基板の一側表面上に前記バルク基板を接合し、前記バルク基板を前記接合層から一定の厚さになるように切断・分離してシード層を形成することを含むことができる。
【００２９】
前記バルク基板は、ＨＶＰＥ法、ナトリウムフラックス（Ｎａ  Ｆｌｕｘ）法またはアモノサーマル（Ａｍｍｏｎｏｔｈｅｒｍａｌ）法で製造されたものであり得る。
【００３０】
前記シード層は、ＧａＮを含んで構成することができる。
【００３１】
前記ナノロッドは、ＡｌＮまたはＧａＮを含んで構成することができる。
【００３２】
前記支持基板は、Ｓｉ基板、サファイア基板、ＡｌＮ基板、Ｇｅ基板またはＳｉＣ基板であり得る。
【００３３】
前記支持基板は、その一側表面に凹凸パターンを備えることができる。
【００３４】
前記半導体素子の製造方法は、前記シード層を形成した後、前記シード層上に少なくとも第１の導電型半導体層、活性層及び第２の導電型半導体層を含む複数の半導体層を形成し、前記各半導体層をパターニングし、第１型半導体層の一部が露出した半導体積層構造体を形成し、前記半導体積層構造体の第２の導電型半導体層上にＴＣＯ層を形成し、前記の露出した第１の導電型半導体層上に第１の電極を形成し、前記ＴＣＯ層上に第２の電極を形成することをさらに含むことができる。
【００３５】
前記半導体素子の製造方法は、前記複数の半導体層を形成する前に、前記シード層の表面を平坦化することをさらに含むことができる。
【００３６】
前記ＴＣＯ層は、その表面に凹凸を含むことができる。
【００３７】
前記第２の導電型半導体層上にＴＣＯ層を形成することは、前記半導体積層構造体上に第１のＴＣＯ層を形成し、前記第１のＴＣＯ層上にフォトレジストパターンを形成し、前記フォトレジストパターンが形成された第１のＴＣＯ層上に第２のＴＣＯ層を形成し、前記フォトレジストパターン、及び前記フォトレジストパターン上に形成された前記第２のＴＣＯ層の一部をリフトオフ（Ｌｉｆｔ  Ｏｆｆ）法で除去して形成することを含むことができる。
【００３８】
前記第２の導電型半導体層上にＴＣＯ層を形成することは、前記ＴＣＯ層上に複数のオープン領域を有するフォトレジストパターンを形成し、前記フォトレジストパターンをマスクとして前記ＴＣＯ層の表面を一定の深さにウエットエッチングし、前記ＴＣＯ層の表面に凹凸を形成することをさらに含むことができる。
【００３９】
前記半導体素子の製造方法は、前記シード層を形成するステップ後、前記シード層上に少なくとも第１の導電型半導体層、活性層及び第２の導電型半導体層を含む複数の半導体層を形成し、前記複数の半導体層の第２の導電型半導体層上にエッチングストップパターンを形成し、前記エッチングストップパターンが形成された前記シード層上に金属ボンディング層を形成し、前記金属ボンディング層上に金属基板を形成し、前記支持基板を分離し、前記複数の半導体層をパターニングすることによって半導体積層構造体を形成し、前記支持基板を分離し、露出した表面上にＴＣＯ層を形成し、前記ＴＣＯ層上に電極パッドを形成することをさらに含むことができる。
【００４０】
前記支持基板を分離することは、前記ナノロッドに熱衝撃を加えることによって前記ナノロッドを破壊・分離することであり得る。
【００４１】
前記半導体素子の製造方法は、前記支持基板を分離した後、前記ＴＣＯ層を形成する前に、前記シード層を除去することをさらに含むことができる。
【００４２】
前記半導体素子の製造方法は、前記複数の半導体層を形成した後、前記金属ボンディング層を形成する前に、前記複数の半導体層と金属ボンディング層との間にオーミック反射パターンを形成することをさらに含むことができる。
【００４３】
前記オーミック反射パターンは、前記エッチングストップパターンのオープン領域に充填されるように提供されることができる。
【００４４】
前記半導体素子の製造方法は、前記複数の半導体層を形成する前に、前記シード層の表面を平坦化することをさらに含むことができる。
【００４５】
前記ＴＣＯ層は、その表面に凹凸を含むことができる。
【００４６】
前記支持基板が分離された表面上にＴＣＯ層を形成することは、前記支持基板が分離された表面上に第１のＴＣＯ層を形成し、前記第１のＴＣＯ層上にフォトレジストパターンを形成し、前記フォトレジストパターンが形成された第１のＴＣＯ層上に第２のＴＣＯ層を形成し、前記フォトレジストパターン及び前記フォトレジストパターン上に形成された前記第２のＴＣＯ層の一部をリフトオフ法で除去して形成することを含むことができる。
【００４７】
前記支持基板が分離された表面上にＴＣＯ層を形成することは、前記支持基板が分離された表面上に複数のオープン領域を有するフォトレジストパターンを形成し、前記フォトレジストパターンをマスクとして前記ＴＣＯ層の表面を一定の深さにウエットエッチングし、前記ＴＣＯ層の表面に凹凸を形成することを含むことができる。
【００４８】
本発明の更に他の態様によると、複数の基板を半導体素子製造装置内に水平に同時にローディングし、前記複数の基板を処理し、前記半導体素子製造装置から前記複数の基板を同時にアンローディングすることを含む半導体素子の製造方法が提供される。
【００４９】
前記複数の基板はジグに装着されており、前記ジグを前記半導体素子製造装置内にローディング、または前記半導体素子製造装置からアンローディングすることによって前記複数の基板をローディングまたはアンローディングすることができる。
【００５０】
前記ジグは、前記複数の基板がそれぞれ装着されて固定される複数の基板装着溝を備えることができる。
【００５１】
前記ジグは、前記ジグを貫通する貫通ホールを複数備えており、前記各基板装着溝のそれぞれの底には前記貫通ホールを備えることができる。
【００５２】
前記半導体素子の製造方法は、前記半導体素子装置内にローディングされた前記複数の基板を処理する前に、前記複数の基板の表面を露出する複数のオープン領域を備えたジグカバーを前記ジグ上に装着することをさらに含むことができる。
【００５３】
前記ジグは、前記半導体素子製造装置内にローディングする前または前記半導体素子製造装置からアンローディングした後にカセット内に装着することができる。
【００５４】
前記カセットは、前記ジグを積層して複数装着することができる。
【００５５】
前記カセットは、前記半導体素子製造装置から分離されて移送されるときは、窒素充填ボックス内に挿入して移送することができる。
【００５６】
前記ジグは、Ｓｉ、ＳｉＣまたはＡｌ２Ｏ３を含む物質からなり得る。
【発明の効果】
【００５７】
本発明の各実施例によると、非極性または半極性半導体層の活性層を含む発光ダイオードを提供することができる。したがって、分極を緩和または除去することができ、発光効率を改善することができる。さらに、ミスカットＧａＮ基板を用いて各半導体層を成長させることによって、半極性半導体層を相対的に容易に成長させることができる。また、電気化学エッチングを用いてＧａＮ基板を分離することによってＧａＮ基板を再使用することができ、生産コストを節減することができる。
【００５８】
さらに、成長させようとする半導体層と格子定数または熱膨張係数が同一または類似する物質を有するシード層を含む半導体素子基板を提供することができ、また、半導体素子基板を用いて半導体素子を製造することができる。
【００５９】
さらに、複数の基板を半導体素子製造装置内にローディングする時間を短縮できる半導体素子の製造方法を提供することができる。
【図面の簡単な説明】
【００６０】
【図１】ミスカット窒化ガリウム基板を説明するための断面図である。
【図２】本発明の一実施例に係る発光ダイオードを説明するための断面図である。
【図３】本発明の他の実施例に係る発光ダイオードを説明するための断面図である。
【図４】図３の発光ダイオードを製造するための方法を説明するための断面図である。
【図５】図３の発光ダイオードを製造するための方法を説明するための断面図である。
【図６】図３の発光ダイオードを製造するための方法を説明するための断面図である。
【図７】分離されたＧａＮ基板を説明するための断面図である。
【図８】本発明の更に他の実施例に係る半導体素子の製造方法を説明するための断面図である。
【図９】本発明の更に他の実施例に係る半導体素子の製造方法を説明するための断面図である。
【図１０】本発明の半導体素子の製造方法で利用可能な他の形態の支持基板を示した断面図である。
【図１１】本発明の半導体素子の製造方法で用いられるシード層を形成する方法を説明するための断面図である。
【図１２】本発明の半導体素子の製造方法で用いられるシード層を形成する方法を説明するための断面図である。
【図１３】本発明の半導体素子の製造方法で用いられるシード層を形成する方法を説明するための断面図である。
【図１４】本発明の更に他の実施例に係る半導体素子の製造方法を説明するための断面図である。
【図１５】本発明の更に他の実施例に係る半導体素子の製造方法を説明するための断面図である。
【図１６】ＴＣＯ層の表面に凹凸を形成する方法を説明するための断面図である。
【図１７】ＴＣＯ層の表面に凹凸を形成する方法を説明するための断面図である。
【図１８】本発明の更に他の実施例に係る半導体素子の製造方法を説明するための断面図である。
【図１９】本発明の更に他の実施例に係る半導体素子の製造方法を説明するための断面図である。
【図２０】本発明の一実施例に係る半導体素子の製造方法を示すフローチャートである。
【図２１】本発明の各実施例に係る半導体素子の製造方法で利用可能な半導体素子製造装置を説明するための概略図である。
【図２２】本発明の各実施例に係る半導体素子の製造方法で利用可能なジグを示す概略図である。
【図２３】本発明の各実施例に係る半導体素子の製造方法で利用可能なジグカバーを示す概略図である。
【発明を実施するための形態】
【００６１】
以下では、添付の各図面を参照して本発明の各実施例を詳細に説明する。次に紹介する各実施例は、当業者に本発明の思想を十分に伝達するために例として提供されるものである。したがって、本発明は、以下で説明する各実施例に限定されるものではなく、他の形態に具体化することもできる。そして、各図面において、同一の参照番号は同一の構成要素を示し、構成要素の幅、長さ、厚さなどは、便宜のために誇張して表現する場合がある。
【００６２】
図１は、本発明の各実施例で成長基板として使用可能なミスカット（Ｍｉｓｃｕｔ）窒化ガリウム基板を説明するための断面図である。
【００６３】
図１を参照すると、基板２１は、主面がＣ軸に対して１５゜〜８５゜だけ傾斜した半極性面を有する窒化ガリウム基板である。また、基板２１は、主面に対して一方向に傾斜したミスカット表面２１ａを有する。
【００６４】
ミスカット表面２１ａを形成することによってキンク（Ｋｉｎｋ）が形成される。キンクは、窒化ガリウム系列の半導体層の成長時に核生成サイトを提供し、半導体層を容易に成長させる。ミスカット表面２１ａは、特別に限定されることはなく、ｃ面であってもよい。
【００６５】
基板２１の主面は、例えば、（２０−２１）、（２０−２−１）、（１０−１１）、（１０−１−１）、（１１−２２）、（１１−２−２）、（３０−３１）、（３０−３−１）などの半極性面またはこれらのファミリーであり得る。
【００６６】
基板２１上に窒化ガリウム系列の半導体層を成長させることによって、基板２１と同じ半極性面を有する各半導体層を成長させることができる。特に、自発分極のみならず、圧電分極が極性半導体層に比べて相対的に小さいので、発光効率を高めることができる。
【００６７】
図２は、本発明の一実施例に係る発光ダイオードを説明するための断面図である。
【００６８】
図２を参照すると、発光ダイオードは、基板２１、バッファー層２３、第１の導電型半導体層２５、超格子層２７、活性層２９、第２の導電型半導体層３１及び透明酸化層３３を含む。また、発光ダイオードは、透明酸化層３３の上部に電極パッド（図示せず）をさらに含むことができる。
【００６９】
基板２１は、図１を参照して説明した基板であって、それについての詳細な説明は省略する。ここで、基板２１は、導電性基板であって、電極として使用したり、基板２１の下部に電極を形成したりすることができる。
【００７０】
バッファー層２３、第１の導電型半導体層２５、超格子層２７、活性層２９及び第２の導電型半導体層３１は、エピ層として基板２１上に成長する。
【００７１】
各エピ層、特に、活性層２９は、半極性基板２１上に成長することによって半極性半導体層に成長し、その結果、極性半導体層に比べて分極が相対的に小さくなる。
【００７２】
バッファー層２３は、基板２１上で成長するエピ層のストレーン（Ｓｔｒａｉｎ）を緩和し、結晶性を向上させるために形成される。バッファー層２３は、基板２１と同一の組成の窒化ガリウム層であり得るが、必ずしもこれに限定されることはない。バッファー層２３は省略することもできる。
【００７３】
第１の導電型半導体層２５は、例えば、ｎ型不純物がドーピングされた窒化ガリウム層に成長させることができ、超格子層２７は、バンドギャップが互いに異なる各窒化ガリウム系層、例えば、窒化ガリウム層とインジウム窒化ガリウム層を互いに積層して形成することができる。
【００７４】
一方、活性層２９は、電子と正孔との再結合のために相対的に狭いバンドギャップを有する井戸層を含み、単一量子井戸構造または多重量子井戸構造を有することができる。
【００７５】
一方、第２の導電型半導体層３１は、例えば、ｐ型不純物がドーピングされた窒化ガリウム層に成長させることができ、さらに、電子ブロック層を含むこともできる。
【００７６】
各エピ層は、ＭＢＥまたはＭＯＣＶＤ技術を用いて成長させることができる。
【００７７】
透明酸化層３３は、第１の導電型半導体層２５、活性層２９及び第２の導電型半導体層３１を含む半導体積層体上に位置する。透明酸化層３３は、電流分散のために形成される。また、透明酸化層３３は、上部表面に凹凸パターン３３ａを有することができる。電流分散及び凹凸パターン３３ａを形成するために、透明酸化層３３の全体厚さは約１μｍ以上であって、凹部の厚さは０．５μｍ以上であり得る。
【００７８】
透明酸化層３３は、ＩＴＯまたはＺｎＯで形成することができる。例えば、１次的に透明酸化層の一部を形成した後、リフトオフ工程によって凸部を形成することにより、凹凸パターンを有する透明酸化層３３を形成することができる。
【００７９】
凹凸パターン３３ａを有する透明酸化層３３は、活性層２９で生成された光の抽出効率を向上させ、発光ダイオードの発光効率を改善する。
【００８０】
図３は、本発明の更に他の実施例に係る発光ダイオードを説明するための断面図である。
【００８１】
図３を参照すると、本実施例に係る発光ダイオードは、基板５１、ボンディング金属３７、反射層３５、第１の導電型半導体層２５、超格子層２７、活性層２９、第２の導電型半導体層３１及び透明酸化層５３を含む。また、発光ダイオードは、透明酸化層５３の上部に電極パッド５５をさらに含むことができる。
【００８２】
基板５１は、導電性基板であって、例えば、金属基板であり得る。基板５１は、成長基板と区別され、既に成長が完了した半導体積層体上に貼りつけられた２次基板である。
【００８３】
ボンディング金属３７は、基板５１と半導体積層体とを結合するために使用されたものであって、例えば、ＡｕＳｎであり得る。一方、反射層３５は、活性層２９から放出されて基板５１側に進行する光を反射させるために形成されたものであって、Ａｇで形成することができ、Ａｇの拡散を防止するためのバリア金属層を含むことができる。
【００８４】
一方、第１の導電型半導体層２５、超格子層２７、活性層２９、第２の導電型半導体層３１は、図２を参照して説明した半導体積層体の各層と同一の構成要素であって、同一の指示番号を使用して示している。したがって、各層、特に、活性層２９は半極性半導体層に形成される。但し、本実施例において、半導体積層体は、図２の実施例と対比すると、ひっくり返った構造を有しており、第１の導電型半導体層２５は、上部表面に凹凸パターン２５ａを有することができる。
【００８５】
一方、透明酸化層５３は、第１の導電型半導体層２５上に位置し、凹凸パターン５３ａを有することができる。透明酸化層５３は、上述した透明酸化層３３と類似するので、それについての詳細な説明は省略する。
【００８６】
透明酸化層５３上に電極パッド５５が位置する。電極パッド５５は、通常、ボンディングワイヤをボンディングするために提供される。
【００８７】
図４ないし図６は、図３の発光ダイオードを製造するための方法を説明するための断面図である。
【００８８】
図４を参照すると、まず、Ｃ面に対して１５゜〜８５゜範囲の角度だけ傾斜した主面を有するミスカット半極性窒化ガリウム基板２１が準備される。基板２１は、図１を参照して説明した基板２１と同一であるので、それについての詳細な説明は省略する。
【００８９】
基板２１上にバッファー層２３が成長される。バッファー層２３は、不純物がドーピングされていない窒化物層、例えば、窒化ガリウム層に成長させることができる。ここで、バッファー層２３は、その上にエピ層を成長させるための層として使用されるだけでなく、基板２１を分離するために要求される。
【００９０】
バッファー層２３上には、各空隙２４ａを有する多孔構造の窒化物層２４が形成される。例えば、Ｓｉが１×１０１８／ｃｍ３以上、１０×１０１９／ｃｍ３以下にドーピングされたＧａＮ層を成長させ、窒化物層を電気化学的エッチングを用いてエッチングすることによって多孔構造の窒化物層２４を形成することができる。電気化学的エッチングは、例えば、約１０℃のシュウ酸溶液（０．３Ｍのシュウ酸）内に不純物がドーピングされた窒化物層を有する基板２１とＰｔ電極を浸し、窒化物層に陽極を、Ｐｔに陰極をそれぞれ連結してＤＣ電圧（２５Ｖ〜６０Ｖ）を印加することによって行うことができる。
【００９１】
多孔構造は、図４に示したように、窒化物層２４の表面からバッファー層２３に至るナノスケールのロッド形態の各空隙２４ａを有することができる。
【００９２】
図５を参照すると、多孔構造の窒化物層２４上に各エピ層、例えば、第１の導電型半導体層２５、超格子層２７、活性層２９、第２の導電型半導体層３１を成長させることによって半導体積層体を形成する。これら各エピ層は、図２を参照して説明した各エピ層と同一であるので、それについての詳細な説明は省略する。
【００９３】
一方、各エピ層を相対的に高温で成長させる間、各空隙２４ａが成長し、窒化物層２４内に各ボイド２４ｂが形成される。併せて、窒化物層２４内の各ボイド２４ｂのサイズをさらに増加させるために、約１０００℃の熱工程を追加的に行うことができる。
【００９４】
続いて、半導体積層体上に反射層３５を形成する。反射層３５は、Ａｇなどの反射金属で形成することができ、Ａｇの拡散を防止するためにバリア金属層を含むことができる。その後、反射層３５上にボンディング金属３７を介在して基板５１を貼りつける。ボンディング金属３７は、例えば、ＡｕＳｎであって、基板５１は金属基板であり得る。
【００９５】
図６を参照すると、基板５１が貼りつけられた後、各ボイド２４ｂが形成された窒化物層２４を用いて半極性窒化ガリウム基板２１を除去する。例えば、化学的エッチング技術を用いて窒化物層２４をエッチングすることによって半極性窒化ガリウム基板２１を分離することもでき、機械的な力を加えることによって半極性窒化ガリウム基板２１を分離することもできる。
【００９６】
その後、露出した半導体積層構造体の表面、例えば、第１の導電型半導体層２５の表面をパターニングすることによって凹凸パターン（図３の２５ａ）を形成することができる。露出した半導体積層構造体の表面は、各ボイド２４ｂによって相対的に粗い表面を有する。この粗い表面を有する上部部分を化学的にエッチングまたは機械的に研磨し、ドライエッチングを用いて凹凸パターン２５ａを形成することができる。また、粗い表面を維持した状態で凹凸パターン２５ａをさらに形成することもできる。
【００９７】
その後、第１の導電型半導体層２５上に透明酸化層５３を形成する。透明酸化層５３は、図３を参照して説明したように、凹凸パターン５３ａを有するように形成することができ、それについての詳細な説明は省略する。
【００９８】
続いて、透明酸化層５３上に電極パッド５５が形成され、その結果、垂直構造の発光ダイオードが提供される。
【００９９】
図７は、図６で分離された半極性ＧａＮ基板を説明するための断面図である。
【０１００】
図７を参照すると、半極性ＧａＮ基板２１は、バッファー層２３と共に半導体積層構造体から分離される。この半極性ＧａＮ基板２１は、初期基板と同一の形態を維持し、その結果、再びミスカッティングすることによって成長基板として再使用することができる。
【０１０１】
半極性ＧａＮ基板２１を再使用することによって半極性ＧａＮ基板２１の製造コストを減少させることができ、その結果、発光ダイオード製造コストを節減することができる。
【０１０２】
図８及び図９は、本発明の更に他の実施例に係る半導体素子の製造方法を説明するための断面図である。図１０は、本発明の半導体素子の製造方法で利用可能な他の形態の支持基板を示した断面図である。図１１ないし図１３は、本発明の半導体素子の製造方法で用いられるシード層を形成する方法を説明するための断面図である。
【０１０３】
図８を参照すると、本実施例に係る半導体素子の製造方法は、まず、支持基板１００を準備することを含む。支持基板１００は、後で説明するナノロッド１１０を成長させ得るいずれの基板であっても構わないが、好ましくは、Ｓｉ基板、サファイア基板、ＡｌＮ基板、Ｇｅ基板またはＳｉＣ基板であり得る。
【０１０４】
支持基板１００の一側表面上にナノロッド１１０を形成する。ナノロッド１１０は、ＡｌＮまたはＧａＮを含むことができる。ナノロッド１１０は、エピ成長技術によって支持基板１００上で成長させることができる。これと異なって、ナノロッド１１０は、ＡｌＮまたはＧａＮなどの窒化物層を形成し、これをパターニングすることによって形成することもできる。
【０１０５】
このとき、支持基板１００は、図１０に示したように、その一側表面に凹凸パターン１２０を備えることができる。凹凸パターン１２０は、ストライプ形態に形成することもできる。
【０１０６】
凹凸パターン１２０は、支持基板１００上に後で説明するシード層２１０を成長させたり、後で説明するバルク基板２００を接合した後で発生するストレスを解消させたりする役割をすることができる。
【０１０７】
図９を参照すると、ナノロッド１１０上にシード層２１０を形成する。シード層２１０は、ＧａＮを含むことができ、また、不純物がドーピングされたＰ型またはＮ型ＧａＮ単結晶であり得る。
【０１０８】
シード層２１０は、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法またはＨＶＰＥ（Ｈｙｄｒｉｄｅ  Ｖａｐｏｒ  Ｐｈａｓｅ  Ｅｐｉｔａｘｙ）法を用いてナノロッド１１０上に直接形成することもできる。
【０１０９】
これとは異なり、シード層２１０は、図１１ないし図１３に示したように、バルク基板２００を用意（図１１参照）し、バルク基板２００をナノロッド１１０上に接合（図１２参照）した後、バルク基板２００の一定厚さを切断・分離（図１３参照）することによって形成することができる。
【０１１０】
このとき、バルク基板２００は、（Ａｌ，Ｇａ，Ｉｎ）Ｎ系列のＩＩＩ族窒化物半導体、すなわち、窒化物半導体単結晶基板であり得る。バルク基板２００はＧａＮを含むことができ、好ましくはＧａＮ単結晶であり得る。また、バルク基板２００は、不純物がドーピングされたＰ型またはＮ型ＧａＮ単結晶であり得る。
【０１１１】
バルク基板２００は、ＨＶＰＥ（Ｈｙｄｒｉｄｅ  Ｖａｐｏｒ  Ｐｈａｓｅ  Ｅｐｉｔａｘｙ）法、ナトリウムフラックス（Ｎａ  Ｆｌｕｘ）法またはアモノサーマル（Ａｍｍｏｎｏｔｈｅｒｍａｌ）法などを用いて製造されたＧａＮ単結晶であり得る。バルク基板２００は、少なくとも１００μｍ以上の厚さを有する。
【０１１２】
このとき、支持基板１００とバルク基板２００との接合は、高温高圧下で行うことができる。図面には示していないが、支持基板１００とバルク基板２００との接合を容易にするために、ナノロッド１１０とバルク基板２００との間に接合層（図示せず）または金属中間層（図示せず）が位置し得る。接合層（図示せず）または金属中間層（図示せず）は、ナノロッド１１０上に形成したり、バルク基板２００の表面上に形成したりすることができる。
【０１１３】
接合層（図示せず）は、Ｚｎ、Ｓｉ、Ｇａ及びＡｌのうち少なくとも一つを含む酸化物またはＳｉ、Ｇａ及びＡｌのうち少なくとも一つを含む窒化物であり得る。接合層（図示せず）は、化学的気相蒸着法（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）、電子ビーム法（Ｅ−Ｂｅａｍ）または化学溶液法（Ｃｈｅｍｉｃａｌ  Ｓｏｌｕｔｉｏｎ  Ｍｅｔｈｏｄ）などを用いて単層または複層に形成することができる。接合層が複層である場合、各層は、互いに同一の種類の物質であって、組成が異なるか、またはそれぞれ互いに種類が異なる物質であり得る。金属中間層（図示せず）は、１０００℃以上の融点を有する物質を含むことができる。
【０１１４】
バルク基板２００は、ナノロッド１１０から一定の厚さになる領域で切断・分離することができる。バルク基板２００を一定の厚さに切断・分離することによってシード層２１０を形成する。そして、分離されたバルク基板２２０を用いて上述した過程を繰り返すことによって、シード層２１０が貼りつけられた支持基板１００を複数形成することができる。
【０１１５】
上述した過程を通じて、半導体素子を形成できる半導体素子基板を形成することができる。このとき、シード層２１０は、非極性（Ｎｏｎ−Ｐｏｌａｒ）または半極性（Ｓｅｍｉ−Ｐｏｌａｒ）であり得る。特に、支持基板１００とは関係なく、シード層２１０を高価な非極性または半極性に備えることができる。すなわち、シード層２１０がバルク基板２００から分離・切断されて形成されるので、バルク基板２００を成長させる方向または切断する方向を調節することによって、所望の形態のシード層２１０を得ることができる。
【０１１６】
図１４及び図１５は、本発明の更に他の実施例に係る半導体素子の製造方法を示した断面図である。
【０１１７】
図１４を参照すると、本実施例に係る半導体素子の製造方法、例えば、発光ダイオード素子を製造する方法は、まず、図８及び図９を参照して説明したように、支持基板１００上にシード層２１０が形成された半導体素子基板を形成することを含む。
【０１１８】
続いて、分離されたシード層２１０の一側表面を平坦化する工程を進行することができる。これは、シード層２１０がバルク基板２００から切断・分離される場合、シード層２１０の一側表面は非常に粗い分離面になり得るためである。もちろん、シード層２１０が成長によって形成された場合、または、シード層２１０の一側表面が粗くない場合、平坦化工程は省略することができる。また、必要に応じて省略することもできる。
【０１１９】
続いて、半導体素子基板のシード層２１０上に少なくとも第１の導電型半導体層３１０、活性層３２０及び第２の導電型半導体層３３０を含む複数の半導体層を形成する。
【０１２０】
複数の半導体層は、超格子層（図示せず）または電子ブロッキング層（図示せず）をさらに含むことができる。このとき、複数の半導体層において、活性層３２０を除外した他の層は省略することができる。
【０１２１】
第１の導電型半導体層３１０は、第１の導電型不純物、例えば、Ｎ型不純物がドーピングされたＩＩＩ−Ｎ系列の化合物半導体、例えば、（Ａｌ，Ｇａ，Ｉｎ）Ｎ系列のＩＩＩ族窒化物半導体層であり得る。第１の導電型半導体層３１０は、Ｎ型不純物がドーピングされたＧａＮ層、すなわち、Ｎ−ＧａＮ層であり得る。また、第１の導電型半導体層３１０は、単一層または多重層であって、例えば、第１の導電型半導体層３１０が多重層からなる場合、超格子構造からなり得る。
【０１２２】
活性層３２０は、ＩＩＩ−Ｎ系列の化合物半導体、例えば（Ａｌ，Ｇａ，Ｉｎ）Ｎ半導体層からなり、活性層３２０は、単一層または複数層からなり、少なくとも一定波長の光を発光することができる。また、活性層３２０は、一つのウェル層（図示せず）を含む単一量子井戸構造で備えることもでき、ウェル層（図示せず）とバリア層（図示せず）とが交互に繰り返されて積層された構造である多重量子井戸構造で備えることもできる。このとき、ウェル層（図示せず）またはバリア層（図示せず）は、それぞれまたは二つとも超格子構造からなり得る。
【０１２３】
第２の導電型半導体層３３０は、第２の導電型不純物、例えば、Ｐ型不純物がドーピングされたＩＩＩ−Ｎ系列の化合物半導体、例えば、（Ａｌ，Ｉｎ，Ｇａ）Ｎ系列のＩＩＩ族窒化物半導体であり得る。第２の導電型半導体層３３０は、Ｐ型不純物がドーピングされたＧａＮ層、すなわち、Ｐ−ＧａＮ層であり得る。また、第２の導電型半導体層３３０は、単一層または多重層からなり得る。例えば、第２の導電型半導体層３３０は超格子構造を含むことができる。
【０１２４】
超格子層（図示せず）は、第１の導電型半導体層３１０と活性層３２０との間に備えることができ、ＩＩＩ−Ｎ系列の化合物半導体、例えば（Ａｌ，Ｇａ，Ｉｎ）Ｎ半導体層が複数層に積層された層、例えば、ＩｎＮ層とＩｎＧａＮ層が繰り返して積層された構造であり、超格子層（図示せず）は、活性層３２０を形成する前に形成され、活性層３２０に転位または欠陥などが伝達されることを防止し、活性層３２０の転位または欠陥などの形成を緩和させる役割をし、活性層３２０の結晶性を優秀にする役割をすることができる。
【０１２５】
電子ブロッキング層（図示せず）は、活性層３２０と第２の導電型半導体層３３０との間に備えることができ、電子及び正孔の再結合効率を高めるために備えることができ、相対的に広いバンドギャップを有する物質で備えることができる。電子ブロッキング層（図示せず）は、（Ａｌ，Ｉｎ，Ｇａ）Ｎ系列のＩＩＩ族窒化物半導体で形成することができ、ＭｇがドーピングされたＰ−ＡｌＧａＮ層からなり得る。
【０１２６】
このとき、複数の半導体層は、シード層２１０から成長することによって、シード層２１０の特性をそのまま受け継ぐ形態に成長させることができる。
【０１２７】
すなわち、シード層２１０が非極性である場合は、複数の半導体層も非極性に成長させ、シード層２１０が半極性である場合は、複数の半導体層も半極性に成長させ、シード層２１０がｃ−面、ａ−面またはｍ−面半導体層である場合は、複数の半導体層も、ｃ−面、ａ−面またはｍ−面半導体層に成長させることができる。
【０１２８】
図１５を参照すると、複数の半導体層をパターニングし、第１の導電型半導体層３１０の一部が露出した半導体積層構造体３００を形成する。
【０１２９】
続いて、半導体積層構造体３００の第２の導電型半導体層３３０上にＴＣＯ（透明導電性酸化物）層４００を形成する。
【０１３０】
続いて、露出した第１の導電型半導体層３１０上に第１の電極５１０を形成し、ＴＣＯ層４００上に第２の電極５２０を形成することによって発光ダイオード素子を製造することができる。
【０１３１】
このとき、ＴＣＯ層４００は、半導体積層構造体３００を形成した後で形成する場合を説明しているが、ＴＣＯ層４００を先に形成し、ＴＣＯ層４００の一部と複数の半導体層の一部をエッチングし、第１の導電型半導体層３１０の一部を露出させる工程を進行することによって半導体積層構造体３００を形成する工程を進行することもできる。
【０１３２】
ＴＣＯ層４００は、ＩＴＯまたはＺｎＯなどの透明な金属酸化物を含んで構成することができ、その厚さは数μｍないし数十μｍになり得る。このとき、ＴＣＯ層４００は、その表面に凹凸４１０を形成することができる。表面に凹凸４１０が形成されたＴＣＯ層４００は、図１６及び図１７に示した各方法で形成することができる。
【０１３３】
すなわち、図１６に示したように、半導体積層構造体３００上に一定厚さの第１のＴＣＯ層４２０を形成し、第１のＴＣＯ層４２０上にフォトレジストパターン４３０を形成する。続いて、フォトレジストパターン４３０が形成された第１のＴＣＯ層４２０上に一定厚さの第２のＴＣＯ層４４０を形成した後、リフトオフ法でフォトレジストパターン４３０及びフォトレジストパターン４３０上に形成された第２のＴＣＯ層４４０の一部を除去し、その表面に凹凸４１０が備えられたＴＣＯ層４００を形成することができる。
【０１３４】
また、図１７に示したように、半導体積層構造体３００上に一定厚さの第３のＴＣＯ層４５０を形成し、第３のＴＣＯ層４５０上にフォトレジストパターン４６０を形成する。続いて、フォトレジトパターン４６０をマスクとして第３のＴＣＯ層４５０の表面を一定の深さにウエットエッチングし、その表面に凹凸４１０が備えられたＴＣＯ層４００を形成することができる。このとき、凹凸４１０は、ウエットエッチングによってＴＣＯ層４００の表面が結晶面に沿って選択的にエッチングされ、結晶面が露出する形態にエッチングされる結果、凹凸４１０は多角錐形態に形成することができる。
【０１３５】
図１８及び図１９は、本発明の更に他の実施例に係る半導体素子の製造方法を説明するための概略的な断面図である。
【０１３６】
図１８を参照すると、本実施例に係る半導体素子の製造方法、例えば、発光ダイオード素子を製造する方法は、図８及び図９を参照して説明したように、支持基板１００上にシード層２１０が形成された半導体素子基板を形成することを含む。
【０１３７】
続いて、図１４を参照して説明した方法と同様に、分離されたシード層２１０の一側表面を平坦化する工程を行い、半導体素子基板のシード層２１０上に少なくとも第１の導電型半導体層３１０、活性層３２０及び第２の導電型半導体層３３０を含む複数の半導体層を形成する。このとき、複数の半導体層は、超格子層（図示せず）または電子ブロッキング層（図示せず）をさらに含むことができ、複数の半導体層において、活性層３２０を除外した他の層は省略することができる。
【０１３８】
続いて、第２の導電型半導体層３３０上にエッチングストップパターン６１０を形成する。エッチングストップパターン６１０は、シリコン酸化膜またはシリコン窒化膜などの絶縁膜で形成することができる。エッチングストップパターン６１０は、複数の半導体層をパターニングするとき、エッチングの完了時点を知らせる役割をするだけでなく、後で説明する電極パッド７２０の直下方向に位置し、電極パッド７２０から注入される電流が分散され、半導体積層構造体３００、特に活性層３２０に電流が全体的に均一に供給されるようにする役割をすることができる。
【０１３９】
一方、第２の導電型半導体層３３０上にオーミック反射パターン６２０を形成することができる。オーミック反射パターン６２０は、第２の導電型半導体層３３０とのオーミック接触をするだけでなく、活性層３２０から発光された光を反射させる反射膜としての役割をするパターンであり得る。
【０１４０】
このとき、エッチングストップパターン６１０は、オープン領域を備えており、エッチングストップパターン６１０のオープン領域にオーミック反射パターン６２０が充填される形態に備えることができる。すなわち、エッチングストップパターン６１０とオーミック反射パターン６２０が一つの層をなすことができる。
【０１４１】
続いて、エッチングストップパターン６１０またはオーミック反射パターン６２０上に金属ボンディング層６３０を形成することができる。金属ボンディング層６３０は、エッチングストップパターン６１０またはオーミック反射パターン６２０と後で形成される金属基板６４０とをボンディングする役割をする。金属ボンディング層６３０は導電性物質からなり得る。
【０１４２】
続いて、金属基板６４０を形成する。金属基板６４０は、導電性の金属基板であって、金属ボンディング層６３０にボンディングすることによって形成することができる。
【０１４３】
一方、金属基板６４０は、第２の導電型半導体層３３０上に直接形成することもできる。すなわち、第２の導電型半導体層３３０上に形成されるエッチングストップパターン６１０、オーミック反射パターン６２０及び金属ボンディング層６３０のうちいずれか一つの形成を省略し、金属基板６４０を形成することができる。このとき、金属基板６４０は、めっき法、蒸着法または化学溶液法などを通じて形成することができる。
【０１４４】
このとき、金属基板６４０は導電性物質からなり、好ましくはＣｕ／ＷまたはＣｕ／Ｍｏを含んで構成することができる。
【０１４５】
図１９を参照すると、金属基板６４０を形成した後、支持基板１００を除去する。
【０１４６】
支持基板１００は、ナノロッド１１０を破壊することによって除去することができる。すなわち、ナノロッド１１０に熱衝撃を加えることによってナノロッド１１０を破壊し、支持基板１００を複数の半導体層から分離することができる。
【０１４７】
ナノロッド１１０に熱衝撃を加える方法としては、急速な熱処理、例えば、レーザーをナノロッド１１０に照射する方法があり得る。ナノロッド１１０は、熱衝撃によって急速に膨張し、このような急速な膨張によって破壊することができる。
【０１４８】
続いて、シード層２１０を除去する工程を進行することができる。しかし、シード層２１０を除去せずに次の工程を進行することもできる。シード層２１０を除去しない場合、シード層２１０の表面を平坦化する工程を進行した後で次の工程を進行することができる。
【０１４９】
また、シード層２１０をウエットエッチング工程またはドライエッチング工程を用いて一部のみ除去し、他の一部は残留させることができる。
【０１５０】
続いて、複数の半導体層をパターニングすることによって半導体積層構造体３００を形成することができる。このとき、エッチングストップパターン６１０の露出をエッチング完了時点とし、複数の半導体層をエッチングすることができる。
【０１５１】
一方、本実施例において、複数の半導体層をパターニングする工程は、シード層２１０を除去する工程とその後のＴＣＯ層７００を形成する工程との間に進行する場合を説明しているが、支持基板１００を除去した後、電極パッド７２０を形成する前ならいつでも実施することができる。
【０１５２】
続いて、支持基板１００が分離されて露出した表面、例えば、シード層２１０の表面または第１の導電型半導体層３１０の表面上にＴＣＯ層７００を形成することができる。
【０１５３】
このとき、ＴＣＯ層７００は、その表面に凹凸７１０を形成することができる。このとき、ＴＣＯ層７００の凹凸７１０は、図１６及び図１７を参照して説明した表面に凹凸４１０が形成されたＴＣＯ層４００を形成する方法と同一の方法で形成できるので、それについての詳細な説明は省略する。
【０１５４】
続いて、ＴＣＯ層７００上に電極パッド７２０を形成することによって発光ダイオードを形成することができる。
【０１５５】
電極パッド７２０を形成する前に、ＴＣＯ層７００を含む半導体積層構造体３００を保護するためのパッシベーション層（図示せず）を形成する工程をさらに含むことができる。
【０１５６】
このとき、電極パッド７２０が形成されるＴＣＯ層７００の一定領域には凹凸７１０が形成されない場合もあり、電極パッド７２０の直下方向にはエッチングストップパターン６１０を備えることができる。
【０１５７】
電極パッド７２０のサイズは、電極パッド７２０の直下方向に位置したエッチングストップパターン６１０のサイズに比べて小さくなり得る。すなわち、電極パッド７２０の直下方向に位置したエッチングストップパターン６１０は、電極パッド７２０のサイズより大きくなり得る。これは、電極パッド７２０に供給される電流が、電極パッド７２０とエッチングストップパターン６１０との間に位置した半導体積層構造体３００、特に、活性層３２０で均一に流れるようにするためである。
【０１５８】
図２０は、本発明の一実施例に係る半導体素子の製造方法を示すフローチャートである。図２１は、本発明の各実施例に係る半導体素子の製造方法で利用可能な半導体素子製造装置を説明するための概略図である。図２２は、本発明の各実施例に係る半導体素子の製造方法で利用可能なジグ（ｊｉｇ）を示す概略図である。図２３は、本発明の各実施例に係る半導体素子の製造方法で利用可能なジグカバーを示す概略図である。
【０１５９】
図２０ないし図２３を参照すると、本発明の一実施例に係る半導体素子の製造方法は、複数の基板１２３０が装着されたジグ１２１０を半導体素子製造装置内に水平にローディングする工程（Ｓ１００）を含む。
【０１６０】
続いて、ジグカバー１１２０で半導体素子製造装置内にローディングされた複数の基板１２３０が装着されたジグ１２１０を覆う工程（Ｓ２００）を実施する。
【０１６１】
続いて、複数の基板１２３０を処理する工程（Ｓ３００）を実施する。
【０１６２】
続いて、複数の基板１２３０を処理する工程を完了した後、ジグ１２１０を半導体素子製造装置からアンローディングする工程（Ｓ４００）を実施する。
【０１６３】
半導体素子の製造方法は、半導体素子製造装置１０００を用いて実施される。
【０１６４】
このとき、半導体素子製造装置１０００は、ＩＣＰ装置、ＰＥＣＶＤ装置、Ｅ−Ｂｅａｍ装置またはフォトリソグラフィ装置などのように、後で説明する基板１２３０上に薄膜を形成またはエッチングするなどの基板を処理する装置であり得る。
【０１６５】
半導体素子製造装置１０００は、基板１２３０を処理する処理チャンバー１１００、及び処理チャンバー１１００の内部にジグ１２１０をローディングし、処理チャンバー１１００の内部が外部環境と直接接触しないようにするロードロックチャンバー（Ｌｏａｄｌｏｃｋ  Ｃｈａｍｂｅｒ）（またはトランスファーチャンバー）１３００を含むことができる。
【０１６６】
処理チャンバー１１００は、その内部にジグ１２１０が載置されるジグローディングチャック１１１０及びジグカバー１１２０を含むことができる。このとき、処理チャンバー１１００は、その内部に他の構成、例えば、プラズマを発生させる装置などをさらに含ませることができるが、それについての詳細な構成は省略する。
【０１６７】
このとき、ジグ１２１０は、図２２に示したように、複数の基板装着溝１２２０を備えることができる。
【０１６８】
基板装着溝１２２０は、基板１２３０が装着される溝であり得る。すなわち、基板装着溝１２２０は、少なくとも基板１２３０の直径と同一の直径からなり得る。基板装着溝１２２０の深さは、基板１２３０の厚さと同一であることが好ましいが、基板１２３０の厚さより大きい場合もあり、基板１２３０の厚さより小さい場合もある。
【０１６９】
基板装着溝１２２０は、ジグ１２１０の表面に規則的に配置することができる。
【０１７０】
ジグ１２１０は、ジグ１２１０を貫通する、すなわち、ジグ１２１０の一側表面から他側表面まで貫通する貫通ホール１２２２、１２２４を複数備えることができる。
【０１７１】
このとき、各貫通ホール１２２２、１２２４のうちいずれかの貫通ホール１２２２は基板装着溝１２２０の底面に備えられ、基板１２３０を装着または脱着するために備えることができ、他の貫通ホール１２２４は、基板装着溝１２２０が備えられていない領域に備えられ、ジグ１２１０を移送したり、ジグ１２１０をジグローディングチャック１１１０上にローディング又はアンローディングしたりするときに用いるために備えることもでき、ジグ１２１０の重さを減少させるために備えることもできる。
【０１７２】
また、各貫通ホール１２２２、１２２４は、複数の基板１２３０が装着されたジグ１２１０をエッチング溶液中に装入し、基板１２３０を溶液処理又はガス処理するとき、溶液またはガスの流れを円滑にする通路としての役割をすることができる。
【０１７３】
ジグ１２１０は、図２２には示していないが、ジグ１２１０の他側表面に貫通していない複数の溝を備えることができ、複数の溝は、ジグ１２１０を固定又は移送するときに用いることができる。
【０１７４】
ジグ１２１０は、Ｓｉ、ＳｉＣまたはＡｌ２Ｏ３を含む物質からなり得る。
【０１７５】
一方、基板１２３０はサファイア基板であり得る。基板１２３０は、その一側表面に発光ダイオードを製造するために提供されることができる。
【０１７６】
ジグカバー１１２０は、カバー本体１１２２と、カバー本体１１２２を支持するカバーロッド１１２４とを含むことができる。
【０１７７】
カバー本体１１２２は、図２１に点線で示したような方式でジグ１２１０を覆うことができ、ジグ１２１０に装着された各基板１２３０の表面を露出させる複数のオープン領域１１２６を備えることができる。
【０１７８】
各オープン領域１１２６は、基板１２３０の表面のみを露出させ、ジグ１２１０の表面は露出させない。すなわち、各オープン領域１１２６のそれぞれの直径は、基板１２３０の直径と同一であるか、それより小さくなり得る。
【０１７９】
ジグカバー１１２０のカバーロッド１１２４は、ジグカバー１１２０を上下方向に動かせる移動装置（図示せず）に連結することができる。
【０１８０】
このとき、半導体素子製造装置１０００にカセット１２００を装着することができる。
【０１８１】
カセット１２００は、ジグ１２１０を複数装着しており、層状に積載される形態に備えることができる。
【０１８２】
カセット１２００は、半導体素子製造装置１０００のロードロックチャンバー１３００に装着され、半導体素子製造装置１０００の内部に各ジグ１２１０を供給する役割をすることができる。
【０１８３】
以下、図２０ないし図２３を参照して本発明の一実施例に係る半導体素子の製造方法を詳細に説明する。
【０１８４】
まず、複数のジグ１２１０がそれぞれ層に積載されて装着されたカセット１２００を準備する。
【０１８５】
このとき、各ジグ１２１０は、他の半導体素子製造装置（図示せず）で他の処理工程を進行した後のものでもあり得る。
【０１８６】
続いて、複数のジグ１２１０が装着されたカセット１２００を移送し、これを半導体素子製造装置１０００のロードロックチャンバー１３００に装着する。
【０１８７】
このとき、カセット１２００は、図面には示していないが、窒素ガスが充填されている窒素充填ボックス内に装入されて移送される。
【０１８８】
カセット１２００は、半導体素子製造装置１０００で処理工程が完了した後、分離されて移送されるときにも窒素充填ボックス内に装入して移送することができる。これは、カセット１２００内の各基板１２３０が外部環境に露出することを防止するためである。
【０１８９】
続いて、半導体素子製造装置１０００内のロボットアーム（図示せず）がカセット１２００内の各ジグ１２１０のうちいずれか一つのジグ１２１０を水平に移送し、これを処理チャンバー１１００のジグローディングチャック１１１０上にローディング（Ｓ１００）する。
【０１９０】
このとき、ジグ１２１０には複数の基板１２３０が装着されているので、複数の基板１２３０は、水平に同時にジグローディングチャック１１１０上にローディングすることができる。
【０１９１】
このように複数の基板１２３０が装着されたジグ１２１０をローディングすることによって、従来は、複数の基板をローディングするときに基板の数だけ基板をローディングする過程を繰り返していたが、本発明では、１回のローディングで複数の基板１２３０をローディングするので、基板ローディング時間、すなわち、全体の工程時間を短縮し、大量生産時の工程時間を短縮するという効果を提供する。
【０１９２】
続いて、ジグ１２１０上にジグカバー１１２０を移動させ、ジグカバー１１２０でジグ１２１０の表面を覆う（Ｓ２００）。このとき、ジグカバー１１２０は、各基板１２３０を露出させる複数のオープン領域を備えているので、基板１２３０の表面は露出させる。
【０１９３】
続いて、半導体素子製造装置１０００は、基板１２３０を処理する（Ｓ３００）。すなわち、基板１２３０の表面にエピ層を成長させたり、基板１２３０の表面をエッチングさせたりするなどの基板処理を実施する。
【０１９４】
続いて、基板処理が完了した後、ジグカバー１１２０を移動させてジグ１１２０を開放させ、ジグ１２１０を半導体素子製造装置１０００の処理チャンバー１１００からアンローディング（Ｓ４００）してカセット１２００内に移送させ、一つのジグ１２１０の基板処理を完了する。
【０１９５】
その後、カセット１２００に装着されている各ジグ１２１０のうち処理されていない他のジグ１２１０を半導体素子製造装置１０００内にローディングし、上記の基板処理過程を繰り返して実施する。
【０１９６】
カセット１２００に装着されている各ジグ１２１０が半導体素子製造装置１０００内で基板処理された後は、カセット１２００を半導体素子製造装置１０００から分離して他の半導体素子製造装置に移送することができる。このとき、カセット１２００は、窒素充填ボックスに装入して移送することができる。
【０１９７】
以上では、本発明の多様な実施例を説明したが、これら実施例は、本発明の理解を促進するためのものであって、本発明を制限するためのものではない。当業者であれば、本発明の趣旨及び範囲を逸脱しない限り、明細書に記載の事項に基づいて本発明を修正及び変更することができ、このような修正及び変更も、均等範囲内で本発明に属するものであることが分かるだろう。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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