(57)【特許請求の範囲】
【請求項１】
第１の上面と第１の底面とを有する第１のパターン化された導電層であって、少なくともパッケージトレースレイアウトユニットを形成するための複数のパッケージトレースを画定する第１のパターン化された導電層と、
第２の上面と第２の底面とを有する第２のパターン化された導電層であって、前記第１のパターン化された導電層の前記第１の上面と完全に接するように配置された第２のパターン化された導電層と、
前記第１のパターン化された導電層および前記第２のパターン化された導電層を覆うように形成された第１の絶縁層であって、第３の上面と第３の底面とを有する第１の絶縁層と、
を備え、
前記第１のパターン化された導電層および前記第２のパターン化された導電層は、前記第１の絶縁層に埋め込まれ、
前記第３の底面と前記第１のパターン化された導電層の前記第１の底面とは一つの面をなし、前記第１の底面は第１の半導体チップを電気的に接続するために露出しており、
前記第３の上面と前記第２のパターン化された導電層の前記第２の上面とは一つの面をなし、前記第２の上面は外部との電気的接続のために露出しており、
前記第１の絶縁層は、第２の半導体チップを電気的に接続するために、前記第３の上面に設けられた凹部を有し、前記凹部は、前記第１のパターン化された導電層を部分的に露出させる、
半導体パッケージ。
【請求項２】
前記第１のパターン化された導電層の前記第１の底面に取り付けられると共に、柱状バンプを介して前記複数のパッケージトレースに電気的に接続される前記第１の半導体チップを更に備える、請求項１に記載の半導体パッケージ。
【請求項３】
前記第１のパターン化された導電層は、前記第１の絶縁層の前記第３の底面にファンインまたはファンアウトレイアウトパターンを有すると共に、前記第２のパターン化された導電層とは異なるピッチを有する複数のパッケージトレースを画定する、請求項１に記載の半導体パッケージ。
【請求項４】
前記第１のパターン化された導電層は、同一パターンを有する複数のパッケージトレースレイアウトユニットを画定する、請求項１に記載の半導体パッケージ。
【請求項５】
前記複数のパッケージトレースレイアウトユニットは配列状に並べられている、請求項４に記載の半導体パッケージ。
【請求項６】
前記第１の絶縁層は、エポキシ樹脂を含むモールド材料によって形成される、請求項１に記載の半導体パッケージ。
【請求項７】
半導体パッケージの製造方法であって、
キャリアを提供するステップと、
前記キャリア上に第１の上面と第１の底面とを有する第１のパターン化された導電層を形成するステップであって、第１のパターン化された導電層が少なくとも１つのパッケージトレースレイアウトユニットを形成するために複数のパッケージトレースを画定する、第１のパターン化された導電層を形成するステップと、
前記第１のパターン化された導電層上に第２の上面と第２の底面とを有する第２のパターン化された導電層を形成するステップであって、第２のパターン化された導電層が前記第１のパターン化された導電層の前記第１の上面と完全に接するように配置されている、第２のパターン化された導電層を形成するステップと、
前記第１のパターン化された導電層および前記第２のパターン化された導電層を形成するステップの後に、前記第１のパターン化された導電層および前記第２のパターン化された導電層を覆うように型によって形成された第１の絶縁層を形成するステップであって、前記第１の絶縁層は第３の上面と第３の底面とを有し、前記第１のパターン化された導電層および前記第２のパターン化された導電層は前記第１の絶縁層に埋め込まれ、前記第３の底面と前記第１のパターン化された導電層の前記第１の底面とは一つの面をなし、前記第３の上面と前記第２のパターン化された導電層の前記第２の上面とは一つの面をなし、前記第２の上面は外部との電気的接続のために露出しており、前記第１の絶縁層は、第２の半導体チップを電気的に接続するために、前記第３の上面に設けられた凹部を有し、前記凹部は、前記第１のパターン化された導電層を部分的に露出させるように、第１の絶縁層を形成するステップと、
前記第１の絶縁層の前記第３の底面上に複数のパッケージトレースを画定し、第１の半導体チップを電気的に接続するために、前記キャリアを選択的に除去することで前記第１のパターン化された導電層の前記第１の底面を露出させるステップと、
を備える半導体パッケージの製造方法。
【請求項８】
柱状バンプを介して前記第１の半導体チップを前記複数のパッケージトレースに電気的に接続して、前記第１のパターン化された導電層の前記第１の底面に前記第１の半導体チップを取り付けるステップを更に備える、請求項７に記載の半導体パッケージの製造方法。
【請求項９】
前記第１のパターン化された導電層を形成するステップから前記第２のパターン化された導電層を形成するステップまでのステップは、
前記キャリア上に第１のフォトレジスト層を形成するステップと、
前記キャリアを露出させる少なくとも１つの開口を形成するために、前記第１のフォトレジスト層をパターン化するステップと、
前記第１のフォトレジスト層の前記開口に第１の導電層を電気メッキするステップと、
前記第１のパターン化された導電層を形成するために、前記第１のフォトレジスト層を除去するステップと、
前記キャリアおよび前記第１のパターン化された導電層上に第２のフォトレジスト層を形成するステップと、
前記第１の導電層の前記第１の上面のみを露出させる少なくとも１つの開口を形成するために、前記第２のフォトレジスト層をパターン化するステップと、
前記第２のフォトレジスト層の前記開口に第２の導電層を電気メッキするステップと、
前記第２のパターン化された導電層を形成するために、前記第２のフォトレジスト層を除去するステップと、
を含む、請求項７に記載の半導体パッケージの製造方法。
【請求項１０】
前記第１のパターン化された導電層を形成するステップから前記第２のパターン化された導電層を形成するステップまでのステップは、
前記キャリア上に第１のフォトレジスト層を形成するステップと、
前記キャリアを露出させる少なくとも１つの開口を形成するために、前記第１のフォトレジスト層をパターン化するステップと、
前記第１のフォトレジスト層の前記開口に第１の導電層を電気メッキするステップと、
前記第１のパターン化された導電層を形成するために、前記第１のフォトレジスト層を除去するステップと、
前記第１のパターン化された導電層上に第２のフォトレジスト層を形成するステップと、
前記第１のパターン化された導電層の前記第１の上面のみを露出させる少なくとも１つの開口を形成するために、前記第２のフォトレジスト層をパターン化するステップと、
前記第２のフォトレジスト層の前記開口に第２の導電層を電気メッキするステップと、
前記第２のパターン化された導電層を形成するために、前記第２のフォトレジスト層を除去するステップと、
を含む、請求項７に記載の半導体パッケージの製造方法。
【発明の詳細な説明】
【関連出願】
【０００１】
本出願は、２００６年１２月１４日に出願された台湾出願第９５１４６９４５号の利益を請求するものであり、この主題は参照により本明細書に組み込まれている。
【技術分野】
【０００２】
[0001]本発明は、半導体パッケージおよびこの製造方法、より具体的には、そのリードフレームが製造プロセス中に個別に絶縁および輸送可能な半導体パッケージに関する。
【背景技術】
【０００３】
[0002]科学技術の進歩に伴って、種々の電子製品に対する需要が高まっている。一方で、消費者には電子製品の小型化が期待されているため、電子製品に使用されている重要な要素である半導体要素はまた小型化設計される傾向があり、半導体要素の回路のピッチおよび幅の削減は常に半導体産業の重要な方向性であった。しかしながら、半導体チップ内の回路のピッチおよび幅の削減に加えて、信号を担持し、かつ外部に延長されているチップパッケージはまた、半導体要素の小型化において重要な役割を果たしている。半導体パッケージの回路およびピッチが効果的に削減できなければ、これを使用する半導体要素のサイズの小型化は極めて制限される。
【０００４】
[0003]例えば、従来のパッケージの金属トレースの厚さは通常１２０〜２５０マイクロメートルに及び、パッケージトレースは、マイクロフィルム化、暴露およびエッチングのプロセスの後に形成される。しかしながら、エッチングプロセスは回路のピッチおよび幅を制約し、アンダーカット効果はパッケージトレースの信頼性に影響する。従って、パッケージトレースの従来のリードフレームは半導体要素の小型化に適していない。
【０００５】
[0004]従って、要素の小型化に関する上記の問題を解決し、パッケージの製造プロセスを簡略化する様子は、半導体パッケージの開発研究の重要な方向性になった。
【発明の概要】
【０００６】
[0005]本発明の実施形態の第１の態様によれば、半導体パッケージが提供される。該半導体パッケージは第１の絶縁層と複数のパッケージトレースとを備えており、複数のホールが該第１の絶縁層の第１の表面上に配置され、該パッケージトレースは該絶縁層に埋め込まれて、該ホールのもう一方の端に接続されている。
【０００７】
[0006]本発明の別の実施形態の一態様によれば、半導体パッケージが提供される。該半導体パッケージは第１の絶縁層と、複数の位置決めユニットと複数のパッケージトレースとを備えている。該第１の絶縁層の弾性率は１．０ＧＰａより大きい。該位置決めユニットは該第１の絶縁層上に配置される。該パッケージトレースは該位置決めユニットの下に配置される。
【０００８】
[0007]本発明の別の実施形態の一態様によれば、半導体パッケージの製造方法が提供される。該製造方法は以下のステップを備えている。まず、キャリアが提供される。次に、複数のトレースが該キャリア上に形成される。そして、第１の絶縁層が該トレース上に形成される。その後、複数の位置決めユニットが該第１の絶縁層の第１の表面上に形成され、ここで該位置決めユニットは該トレースに直接接触している。
【０００９】
本発明の別の実施形態の一態様によれば、半導体パッケージが提供される。該半導体パッケージは、モールド材料からなる第１の絶縁層を備えており、該第１の導電層によって形成された複数の電気絶縁性パッケージトレースレイアウトユニットが該第１の絶縁層に配置されており、該パッケージトレースレイアウトユニットが複数の電気絶縁性パッケージトレースによって形成されており、第２の導電層が該第１の導電層の下ではなく該第１の絶縁層に配置され、該第１の導電層および該第２の導電層が電気的に接続されている半導体パッケージ。
【００１０】
上記一態様において、該第１の導電層がファンインまたはファンアウトパターンを有してもよい。
【００１１】
上記一態様において、該第１の導電層および該第２の導電層が異なるピッチを有してもよい。
【００１２】
上記一態様において、該パッケージトレースレイアウトユニットが同一パターンを実質的に有してもよい。
【００１３】
上記一態様において、該パッケージトレースレイアウトユニットがマトリクス状に配列されてもよい。
【００１４】
上記一態様において、該モールド材料のＣＴＥ値は１０未満とすることができる。
【００１５】
上記一態様において、該第２の導電層が前処理されてもよい。
【００１６】
上記一態様において、該第２の導電層が、該第１の絶縁層の表面から突出されるのではなく実質的に平らとしてもよい。
【００１７】
上記一態様において、該第１の絶縁層が複数の基準マークを有してもよい。
【００１８】
上記一態様において、該モールド材料はエポキシ樹脂とすることができる。
【００１９】
上記一態様において、該パッケージトレースレイアウトの上には金属バンプを配置し、該金属バンプの上に直接ある該パッケージトレースレイアウトの一部をモールド材料としてもよい。
【００２０】
本発明の別の実施形態の一態様によれば、半導体パッケージが提供される。該半導体パッケージは、モールド材料からなる第１の絶縁層であって、複数のホールが該第１の絶縁層の第１の表面に配置される第１の絶縁層と、該第１の導電層によって形成された複数の電気絶縁性パッケージトレースレイアウトユニットであって、該絶縁層に埋め込まれ、かつ該ホールの他方の端に接続されている複数の電気絶縁性パッケージトレースによって形成されている複数の電気絶縁性パッケージトレースレイアウトユニットとを備える。
【００２１】
上記一態様において、該ホールが導電材料によって充填されてもよい。
【００２２】
上記一態様において、複数の第１の導体をさらに備えており、該第１の導体が該ホールを介して該トレースに電気的に接続されてもよい。
【００２３】
上記一態様において、該トレースに電気的に接続されたチップをさらに備えてもよい。
【００２４】
該トレースに電気的に接続されたチップをさらに備える上記一態様において、該チップが第２の導体を介して該トレースに電気的に接続されてもよい。
【００２５】
該トレースに電気的に接続されたチップをさらに備える上記一態様において、第２の絶縁層をさらに備え、該第２の絶縁層が該第２の導体をカバーしてもよい。
【００２６】
該トレースに電気的に接続されたチップと、第２の絶縁層とをさらに備えて、該第２の絶縁層が該第２の導体をカバーする上記一態様において、該第２の絶縁層がカプセル化材料からなるようにしてもよい。
【００２７】
上記一態様において、該第１の導電層および該第２の導電層が異なるピッチを有するようにしてもよい。
【００２８】
上記一態様において、該パッケージトレースレイアウトユニットが同一パターンを実質的に有してもよい。
【００２９】
上記一態様において、該パッケージトレースレイアウトユニットがマトリクス状に配列されてもよい。
【００３０】
上記一態様において、該モールド材料のＣＴＥ値は１０未満とすることができる。
【００３１】
上記一態様において、該パッケージトレースレイアウトの上には金属バンプが配置されており、該金属バンプの上に直接ある該パッケージトレースレイアウトの一部はモールド材料からなるようにすることができる。
【００３２】
本発明の別の実施形態の一態様によれば、半導体パッケージが提供される。該半導体パッケージは、絶縁材料の弾性率が１．０ＧＰａより大きい第１の絶縁層と、該第１の絶縁層上に配置された複数の位置決めユニットと、該第１の導電層によって形成された複数の電気絶縁性パッケージトレースレイアウトユニットであって、該絶縁層に埋め込まれ、かつ該位置決めユニットの下に配置されている複数の電気絶縁性パッケージトレースによって形成される複数の電気絶縁性パッケージトレースレイアウトユニットとを備える。
【００３３】
上記一態様において、該位置決めユニットが導電材料によって事前充填されてもよい。
【００３４】
上記一態様において、該位置決めユニットはインデントとすることができる。
【００３５】
本発明の別の実施形態の一態様によれば、半導体パッケージの製造方法が提供される。該半導体パッケージの製造方法は、キャリアを提供するステップと、複数の電気絶縁性パッケージトレースレイアウトユニットを形成するステップであって、該パッケージトレースレイアウトユニットが複数の電気絶縁性パッケージトレースによって形成されるステップと、該パッケージトレースレイアウトユニット上に第１の絶縁層を形成するステップと、該第１の絶縁層の第１の表面に複数の位置決めユニットを形成するステップであって、該位置決めユニットが該パッケージトレースに直接接触しているステップと、を備える。
【００３６】
上記一態様において、該位置決めユニットはインデントとすることができる。
【００３７】
上記一態様において、該キャリアを該トレースから分離するステップをさらに備えてもよい。
【００３８】
上記一態様において、該第１の絶縁層はモールド材料とすることができる。
【００３９】
上記一態様において、該位置決めユニットが該トレースに電気的に接続されるように該位置決めユニット上に複数の第１の導体を提供するステップをさらに備えてもよい
【００４０】
上記一態様において、該チップが該パッケージトレースに電気的に接続され、かつ該チップが第２の導体を介して該パッケージトレースに電気的に接続されるようにチップを提供するステップをさらに備えてもよい。
【００４１】
本発明の別の実施形態の一態様によれば、半導体パッケージの製造方法が提供される。該半導体パッケージの製造方法は、キャリアを提供するステップと、第１の導電層によって形成された複数の電気絶縁性パッケージトレースレイアウトユニットを形成するステップであって、該パッケージトレースレイアウトユニットが複数の電気絶縁性パッケージトレースによって形成されるステップと、該第１の導電層上にパターン化された第２の導電層を形成するステップと、モールド材料によって形成され、かつ該第１の導電層および該第２の導電層に埋め込まれた第１の絶縁層を形成するステップと、該キャリアを除去するステップと、を備える。
【００４２】
上記一態様において、該キャリアが金属層であり、該金属層が研磨によって除去されてもよい。
【００４３】
上記一態様において、該電気絶縁性パッケージトレースレイアウトユニットが、まずパターン化された第１のフォトレジスト層を該キャリア上に形成するステップと、次に該第１の導電層を電気メッキするステップとに従って形成されてもよい。
【００４４】
該電気絶縁性パッケージトレースレイアウトユニットが、まずパターン化された第１のフォトレジスト層を該キャリア上に形成するステップと、次に該第１の導電層を電気メッキするステップとに従って形成される上記一態様において、該パターン化された第２の導電層が、まずパターン化された第２のフォトレジスト層を該第１のフォトレジスト層上に形成するステップと、次に該第２の導電層を電気メッキするステップとに従って形成されてもよい。
【００４５】
上記一態様において、該電気絶縁性パッケージトレースレイアウトユニットが、まずパターン化されたフォトレジスト層を該キャリア上に形成するステップと、次に該第１の導電層を電気メッキするステップとに従って形成されてもよい。
【００４６】
[0008]本発明は、好ましい非制限的な実施形態に関する以下の詳細な説明から明らかになるであろう。以下の説明は添付の図面を参照してなされる。
【図面の簡単な説明】
【００４７】
【図１】本発明の第１の実施形態に従った個別半導体パッケージ製造のプロセスフローチャートである。
【図２】本発明の第１の実施形態に従った個別半導体パッケージ製造のプロセスフローチャートである。
【図３】本発明の第１の実施形態に従った個別半導体パッケージ製造のプロセスフローチャートである。
【図４】本発明の第１の実施形態に従った個別半導体パッケージ製造のプロセスフローチャートである。
【図５】本発明の第１の実施形態に従った個別半導体パッケージ製造のプロセスフローチャートである。
【図６】本発明の第１の実施形態に従った個別半導体パッケージ製造のプロセスフローチャートである。
【図７】本発明の第１の実施形態に従った個別半導体パッケージ製造のプロセスフローチャートである。
【図８】本発明の第１の実施形態に従った個別半導体パッケージ製造のプロセスフローチャートである。
【図９】本発明の第１の実施形態に従って、３つの異なるチップパッケージによって例証される、個別半導体パッケージを製造してチップに接続する詳細なフローチャートである。
【図１０】本発明の第１の実施形態に従って、３つの異なるチップパッケージによって例証される、個別半導体パッケージを製造してチップに接続する詳細なフローチャートである。
【図１１】本発明の第１の実施形態に従って、３つの異なるチップパッケージによって例証される、個別半導体パッケージを製造してチップに接続する詳細なフローチャートである。
【図１２】本発明の第１の実施形態に従って、３つの異なるチップパッケージによって例証される、個別半導体パッケージを製造してチップに接続する詳細なフローチャートである。
【図１３】本発明の第１の実施形態に従って、３つの異なるチップパッケージによって例証される、個別半導体パッケージを製造してチップに接続する詳細なフローチャートである。
【図１４】本発明の第１の実施形態に従って、３つの異なるチップパッケージによって例証される、個別半導体パッケージを製造してチップに接続する詳細なフローチャートである。
【図１５】マルチチップパッケージに使用されている本発明の第１の実施形態の一例である。
【図１６】本発明の第１の実施形態のパッケージ要素がパッケージされる前の詳細図である。
【図１７】本発明の第１の実施形態のパッケージ要素がパッケージされる前の詳細図である。
【図１８】本発明の第２の実施形態に従った個別半導体パッケージ製造の図である。
【図１９】本発明の第２の実施形態に従った個別半導体パッケージ製造の図である。
【図２０】本発明の第２の実施形態に従った個別半導体パッケージ製造の図である。
【図２１】本発明の第２の実施形態に従った個別半導体パッケージ製造の図である。
【図２２】本発明の第２の実施形態に従った個別半導体パッケージ製造の図である。
【図２３】本発明の第２の実施形態に従った個別半導体パッケージ製造の図である。
【図２４】本発明の第２の実施形態に従った個別半導体パッケージ製造の図である。
【図２５】本発明の第２の実施形態に従った個別半導体パッケージ製造の図である。
【発明を実施するための形態】
【００４８】
（第１の実施形態）
[0014]図１以降を参照すると、本発明の第１の実施形態に従った個別半導体パッケージ製造のプロセスフローチャートが示されている。まず、キャリア１０が提供される。本発明の本実施形態では、キャリア１０はスチール片である。そして、図２を参照すると、フォトレジスト層１１がキャリア１０上に最初に形成されて、さらに図３に図示されるようにパターンフォトレジスト層１１’として成形される。
【００４９】
[0015]図４を参照すると、導電層２０がフォトレジスト層１１’の空き部分に形成され、導電層２０の厚さは０．０１〜０．４ｍｍに及ぶが、好ましくは０．０２５〜０．０３５ｍｍに及ぶ。本発明の本実施形態では、導電層２０は電気メッキによって形成される。図５に図示されているように、フォトレジスト層１１’は除去されるが、導電層２０（第１の導電層）は残されて、半導体チップ内のトレースではなくパッケージトレースとして使用される。本発明の本実施形態では、導電層２０によって形成された複数のパッケージトレースが好ましくは電気的に絶縁されて、パッケージトレースレイアウトユニットとして使用される。実際の用途において、パッケージトレースは相互に電気的に接続される。形成プロセス中、複数のパッケージトレースレイアウトユニットが形成されて、各パッケージトレースレイアウトユニットは同一パターンを実質的に有しており、パッケージされるチップに個々に対応している。
【００５０】
[0016]図６を参照すると、モールド２３が提供され、このモールド２３は、トレース層２０の位置に対応する複数の突起と型穴２４とを有している。そして絶縁材料が型穴２４内に注入されて、第１の絶縁層２１を形成し、この第１の絶縁層２１の厚さは通常０．１〜０．４ｍｍに及ぶが、好ましくは０．１８〜０．２２ｍｍに及ぶ。図７に図示されているように、複数のパッケージトレースが第１の絶縁層２１に埋め込まれるか、第１の絶縁層２１に配置され、第１の絶縁層２１の表面に延長される。本発明の本実施形態では、絶縁材料はモールド材料である。実際の用途では、第１の絶縁層２１は必ずしも１つの層に制限されるわけではない。当業者は、複数の材料を使用して複数の形成回数で複合絶縁層を構成したり、同一材料を使用して複数の形成回数で絶縁層を形成したりすることができ、このような修正は依然とし本発明の許容範囲内である。しかしながら、本発明の本実施形態では、第１の絶縁層２１は単一材料から形成されており、パッケージトレースは第１の絶縁層２１に埋め込まれている。つまり第１の絶縁層２１の高さはパッケージトレースの高さより高くなければならない。
【００５１】
[0017]モールド２３上に配置された複数の突起はトレース層２０に対応しているため、複数のホール２２は第１の絶縁層２１の表面上に形成される。図８を参照すると、モールド２３およびキャリア１０は除去されて、個別に輸送可能な半導体パッケージが形成される。本発明の本実施形態では、ホール２２の一方の端がトレース層２０のパッケージトレースに接触しており、導体を接続するための位置決めユニットとして使用されるホールはトレース層２０から作られる。
【００５２】
[0018]図９を参照すると、図８に従って製造された個別半導体パッケージが第２の導体を介してチップ３１に接続される。本発明の本実施形態では、第２の導体は半田３３および柱状バンプ３２を介してチップ３１に接続される。加えて、図１０に図示されるように、ホール２２は、第２の導電層４１を形成するために、ニッケル、金、銅または半田などの導電材料によって全体的または部分的に充填可能である。本発明の本実施形態では、導電材料は半田４１によって形成されて、後続の処理を容易にする。
【００５３】
[0019]図１１を参照すると、導体４２はホール２２の位置決め／設定を介して個別半導体パッケージに固定され、チップ３１の信号は柱状バンプ３２、半田３３、トレース層２０および導体４２を介して外部に送信される。本発明の本実施形態では、導体４２は半田ボールまたはトレースであり、導体４２はプリント回路基板（ＰＣ基板）や別の受信基板層に接続するために使用されてもよい。溶解される場合に半田ボールの半田がどこかに流れるのを回避するために、位置決めユニットの制限は、半田をホール２２内に閉じ込めるためのものである。本発明の本実施形態では、位置決めユニットはホール２２であり、これはスルーホールかインデントのみであってもよい。
【００５４】
[0020]半田４１は、導体４２とトレース層２０間の電気的接続をより緊密にすることが可能であり、また、半田ボールが導体４２として使用される場合に生じるが、ホール２２を完全に充填することはできないバブルの発生を回避する。
【００５５】
[0021]他方、個別半導体パッケージおよびチップ３１のパッケージは柔軟性であってもよい。図１２を参照すると、カプセル化材料などの絶縁材料が第２の絶縁層５１として使用され、チップ３１に溶融されて柱状バンプ３２をカプセル化してチップ３１を暴露させることが可能である。あるいは、図１３に図示されるように、第２の絶縁層５２は柱状バンプ３２およびチップ３１をカプセル化するが、チップ３１の上部表面を暴露する。あるいは、図１４に図示されるように、第２の絶縁層５３は柱状バンプ３２をカプセル化するが、チップ３１と整列される。
【００５６】
[0022]加えて、半導体パッケージはまたマルチチップパッケージにおいても使用される。図１５を参照すると、チップ６１をトレースに固定および接続させる空間７２が第１の絶縁層のホールに加えて配置されており、チップはホール２２’を介して半田ボールに接続される。
【００５７】
[0023]図１６を参照すると、本発明の第１の実施形態に従ったリードフレームの斜視図が示されている。図１６は図８の底面図であり、第１の導電層によって形成されたパッケージトレースレイアウトユニット８０が第１の絶縁層２１に埋め込まれており、複数の基準マーク９０が、チップがパッケージされる場合にリードフレームを位置決めするために使用される。本発明の実施形態では、個々のパッケージトレースレイアウトユニット８０の形状が図１７に図示されている。パッケージトレースレイアウトユニット８０は、パッケージトレースレイアウトユニットのパターンを形成し、パッケージされるチップに対応するための複数の電気絶縁性パッケージトレースを備えており、より小さなチップは導電ドット８４を介して電気的に接続され、より大きなチップは導電ドット７４を介して電気的に接続される。従って、本発明の本実施形態では異なるサイズのチップのリードフレームとして使用可能である。図１６および図１７に図示されるように、パッケージトレースレイアウトユニット８０は同一パターンを実質的に有しており、相互に絶縁されているパッケージトレースレイアウトユニット８０はマトリクス状に配列され、第１の絶縁層２１に埋め込まれている。
【００５８】
[0024]各パッケージトレースレイアウトユニット８０は好ましくはファンインまたはファンアウトパターンを有している。第１の導電層２０および第２の導電層４１は、微細ピッチの機能を達成するための異なるピッチを有することが可能である。
【００５９】
（第２の実施形態）
[0025]図１８以降を参照すると、本発明の第２の実施形態に従った半導体パッケージの製造方法が示されている。まず、キャリア１９が提供され、このキャリア１９は本発明の本実施形態では銅からなる。第１の実施形態の図１〜図４のように、他の製造方法は図１８に図示されたようなステージ結果を取得し、パターン化された第１の導電層２０’がキャリア１９上に形成される。
【００６０】
[0026]図１９を参照すると、フォトレジスト層２５がパターン化された第１の導電層２０’上に形成されて、ホール２７’がフォトレジスト層２５上に形成される。図２０を参照すると、第２の導電層２７がホール２７’に形成される。本発明の本実施形態では、第２の導電層２７が電気メッキによって形成され、第１の絶縁層２８の表面から突出されるのではなく、実質的に平らである。
【００６１】
[0027]フォトレジスト層２５が除去されて、パターン化された第１の導電層２０’およびパターン化された第２の導電層２７が図２１に図示されたように取得される。図２２を参照すると、モールド材料が注入されて第１の絶縁層２８を形成し、パターン化された第１の導電層２０’およびパターン化された第２の導電層２７が第１の絶縁層２８に埋め込まれる。本発明の本実施形態では、第１の絶縁層２８を形成するのに使用されたモールド材料はエポキシ樹脂である。
【００６２】
[0028]エッチングによって、キャリア１９は除去されて、図２３に図示されるようなパッケージ前の半導体パッケージを取得する。非パッケージ半導体パッケージの適用が図２４に図示されており、非パッケージ半導体パッケージは半田３３’および柱状バンプ３２’を介してチップ３１’に接続可能である。
【００６３】
[0029]加えて、第２の導電層２７は、テープが除去される場合にＱＦＮパッケージに生じる樹脂残渣問題を解決するために前処理可能である。
【００６４】
[0030]図２５を参照すると、導電突起３９はパッケージトレースレイアウトの第１の導電層２０’上に配置可能である。導電突起３９は銀、金、他の金属あるいは導電材料からなることが可能であり、導電突起の上に直接あるパッケージトレースレイアウトの一部は第１の絶縁層２８のモールド材料である。従って、非パッケージ半導体パッケージが従来の配線接着に使用される場合、トレースは導電突起３９に接続可能であり、リードフレームは可能な限りチップパッケージに近く隣接し、トレースに接続される場合にぐらつきがなく、ワイヤをチップに接着させる効率を増大させる。
【００６５】
[0031]導電層２０または２０’（パッケージトレース）は、導電層に対するマイクロフィルム化、暴露およびエッチングなどのさらなるプロセスを適用せずに製造プロセス中に形成されるため、導電層はエッチングピッチによって制約されず、パッケージトレースの信頼性はアンダーカットによって影響されない。しかしながら、パッケージトレースは半導体要素の小型化についての要件をさらに満たす。
【００６６】
[0032]パッケージトレースレイアウトユニットは、微細ピッチの機能を達成するためにファンインまたファンアウトパターンを有している。
【００６７】
[0033]さらに、ホール２２（位置決めユニット）は、半田ボールをパッケージ要素により正確に接続するために位置決め設定をなし、溶解される場合に半田のオーバーフローを回避する。
【００６８】
[0034]加えて、モールド２３およびホール２２（位置決めユニット）は第１の絶縁層２１の材料を直接使用して形成され、第１の絶縁層２１および位置決めユニットはモールド材料を充填して形成され、半導体パッケージの製造プロセスを大きく簡略化することができる。
【００６９】
[0035]さらに、図１１によると、パッケージトレース２０の配置によって、半田ボール間のピッチはチップバンプ３２間のピッチより大きくてもよい。従って、本発明の技術は、ピッチの要件がより少ない製造プロセスに適用可能である。
【００７０】
[0036]さらに、第１の絶縁層２１はモールド材料をパッケージトレースパターンのキャリアとして使用し、それゆえパッケージトレースパターンは金属トレースによって接続されず、パッケージトレースパターンを接続するためのトレースを有する従来のリードフレームとは異なる。リードフレームのトレース間の絶縁層は単に絶縁目的で使用され、キャリアとしては使用されることはない。結果として、本発明の実施形態は、リードフレームパターンを接続するための接続トレースを有しておらず、各パッケージは個々のパターンを有しており、切削がより容易である。
【００７１】
[0037]従来のチップにおいて、パッケージトレースは金属トレースを介して接続され、それゆえパッケージトレースは、チップが個々にテスト可能である前にまず分割されなければならない。上記実施形態では、各パッケージトレースパターンは電気的に絶縁され、接続用の金属トレースを有していないため、チップがパッケージトレースに接続された後でもチップは依然としてテスト可能であり、テストにかかる時間およびコストを大きくセーブすることができる。
【００７２】
[0038]本発明は、一例として好ましい実施形態に関して説明されてきたが、本発明はこれらに制限されないことが理解されるべきである。反対に、種々の修正および類似の配列および手順をカバーすることが意図されており、添付の請求項の範囲は従って、すべてのこのような修正および類似の配列および手順を包含するような広範な解釈がなされるべきである。例えば、第１の絶縁層２１は必ずしも１つの層に制限されない。本発明の当業者は、複数の材料を使用して複数の形成回数で複合絶縁層を形成したり、同一材料を使用して複数の形成回数で絶縁層を形成したりすることが可能であり、このような修正は依然として、添付の請求項に定義されている本発明の許容範囲内にある。
【符号の説明】
【００７３】
１０…キャリア、１１、１１’…フォトレジスト層、１９…キャリア、２０…導電層、２０’…第１の導電層、２１…絶縁層、２２…ホール、２３…モールド、２５…フォトレジスト層、２７…第２の導電層、２８…第１の絶縁層、３１、３１’…チップ、３２、３２’…柱状バンプ、３３…半田、３９…導電突起、４１…第２の導電層、４２…導体、６１…チップ、７４…導電ドット、８０…パッケージトレースレイアウトユニット、８４…導電ドット。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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