(57)【特許請求の範囲】
【請求項１】
ゲート電極として作用する導電性基板と、
前記基板上に配置されたゲートオキサイドと、
前記ゲートオキサイド上で互いに離隔された一対の第１金属と、
前記第１金属上で、前記第１金属の間に延びたグラフェンチャネル層と、
前記グラフェンチャネル層の両端にそれぞれ配置されたソース電極及びドレイン電極と、を備え、
前記ソース電極及びドレイン電極は前記一対の第１金属の真上に形成され、前記グラフェンチャネル層の一部がこれらの間に配置され、
前記ソース電極及びドレイン電極は平面図から見る際、前記一対の第１金属と実質的に同じ形状を有することを特徴とするグラフェン電子素子。
【請求項２】
前記ソース電極及びドレイン電極は、金（Ａｕ）でもって形成されたことを特徴とする請求項１に記載のグラフェン電子素子。
【請求項３】
前記ソース電極及びドレイン電極の厚さは、１０ｎｍないし１０００ｎｍであることを特徴とする請求項１に記載のグラフェン電子素子。
【請求項４】
前記グラフェンチャネル層は、単層または二層のグラフェンからなることを特徴とする請求項１に記載のグラフェン電子素子。
【請求項５】
前記第１金属は、二重金属層であることを特徴とする請求項１に記載のグラフェン電子素子。
【請求項６】
前記第１金属は、Ｃｕ／ＮｉまたはＡｕ／Ｎｉ層であることを特徴とする請求項５に記載のグラフェン電子素子。
【請求項７】
基板と、
前記基板上で互いに離隔された一対の第１金属と、
前記第１金属上で、前記第１金属の間に延びたグラフェンチャネル層と、
前記グラフェンチャネル層の両端にそれぞれ配置されたソース電極及びドレイン電極と、
前記ソース電極及びドレイン電極に露出された前記グラフェンチャネル層を覆うゲートオキサイドと、
前記ソース電極と前記ドレイン電極との間で、前記チャネル層上に形成されたゲート電極と、を備え、
前記ソース電極及びドレイン電極は前記一対の第１金属の真上に形成され、前記グラフェンチャネル層の一部がこれらの間に配置され、
前記ソース電極及びドレイン電極は平面図から見る際、前記一対の第１金属と実質的に同じ形状を有することを特徴とするグラフェン電子素子。
【請求項８】
前記ソース電極及びドレイン電極は、金（Ａｕ）でもって形成されたことを特徴とする請求項７に記載のグラフェン電子素子。
【請求項９】
前記ソース電極及びドレイン電極の厚さは、１０ｎｍないし１０００ｎｍであることを特徴とする請求項７に記載のグラフェン電子素子。
【請求項１０】
前記グラフェンチャネル層は、単層または二層のグラフェンからなることを特徴とする請求項７に記載のグラフェン電子素子。
【請求項１１】
前記第１金属は、二重金属層であることを特徴とする請求項７に記載のグラフェン電子素子。
【請求項１２】
前記第１金属は、Ｃｕ／ＮｉまたはＡｕ／Ｎｉ層であることを特徴とする請求項１１に記載のグラフェン電子素子。
【請求項１３】
ゲート電極として作用する導電性基板上にゲートオキサイドを形成するステップと、
前記ゲートオキサイド上に触媒層である第１金属層を形成するステップと、
前記第１金属層上にグラフェン層を形成するステップと、
前記グラフェン層上に金属保護層を形成するステップと、
前記金属保護層、前記グラフェン層、及び前記第１金属層を、第１感光剤パターンでもって順次にパターニングするステップと、
第２感光剤パターンでもって、前記金属保護層及び前記第１金属層をウェットエッチングして、チャネル層形成領域にグラフェン層を露出させるステップと、を含むことを特徴とするグラフェン電子素子の製造方法。
【請求項１４】
前記第１金属層は、二つの金属層からなることを特徴とする請求項１３に記載のグラフェン電子素子の製造方法。
【請求項１５】
前記第１金属層は、Ｃｕ／ＮｉまたはＡｕ／Ｎｉ層であることを特徴とする請求項１４に記載のグラフェン電子素子の製造方法。
【請求項１６】
前記グラフェン層形成ステップは、ＩＣＰ−ＣＶＤ(inductively coupled plasma-chemical vapor deposition)法により、約５５０ないし６５０℃で蒸着することを特徴とする請求項１３に記載のグラフェン電子素子の製造方法。
【請求項１７】
前記金属保護層は、金（Ａｕ）でもって形成することを特徴とする請求項１３に記載のグラフェン電子素子の製造方法。
【請求項１８】
前記金属保護層は、１０ｎｍないし１０００ｎｍの厚さに蒸着することを特徴とする請求項１７に記載のグラフェン電子素子の製造方法。
【請求項１９】
前記第２感光剤パターンでもってエッチングされた金属保護層は、ソース電極及びドレイン電極であり、
前記グラフェン電子素子は、電界効果トランジスタであることを特徴とする請求項１８に記載のグラフェン電子素子の製造方法。
【請求項２０】
基板上に触媒層である第１金属層を形成するステップと、
前記第１金属層上にグラフェン層を形成するステップと、
前記グラフェン層上に金属保護層を形成するステップと、
前記金属保護層、前記グラフェン層、及び前記第１金属層を、第１感光剤パターンでもって順次にパターニングするステップと、
第２感光剤パターンでもって、前記金属保護層及び前記第１金属層をウェットエッチングして、チャネル層形成領域にグラフェン層を露出させるステップと、
前記露出されたグラフェン層を覆うゲートオキサイドを形成するステップと、
前記ゲートオキサイド上にゲート電極を形成するステップと、を含むことを特徴とするグラフェン電子素子の製造方法。
【請求項２１】
前記第１金属層は、二つの金属層からなることを特徴とする請求項２０に記載のグラフェン電子素子の製造方法。
【請求項２２】
前記第１金属層は、Ｃｕ／ＮｉまたはＡｕ／Ｎｉ層であることを特徴とする請求項２１に記載のグラフェン電子素子の製造方法。
【請求項２３】
前記グラフェン層形成ステップは、ＩＣＰ−ＣＶＤ法により、約５５０ないし６５０℃で蒸着することを特徴とする請求項２０に記載のグラフェン電子素子の製造方法。
【請求項２４】
前記金属保護層は、金（Ａｕ）でもって形成することを特徴とする請求項２０に記載のグラフェン電子素子の製造方法。
【請求項２５】
前記金属保護層は、１０ｎｍないし１０００ｎｍの厚さに蒸着することを特徴とする請求項２４に記載のグラフェン電子素子の製造方法。
【請求項２６】
前記第２感光剤パターンでもってエッチングされた金属保護層は、ソース電極及びドレイン電極であり、
前記グラフェン電子素子は、電界効果トランジスタであることを特徴とする請求項２５に記載のグラフェン電子素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板上で成長されたグラフェン層を備えたグラフェン電子素子及び製造方法に関する。
【背景技術】
【０００２】
二次元六角形炭素構造(2-dimensional hexagonal carbon structure)を有するグラフェンは、半導体を代替できる新たな物質である。グラフェンは、ゼロギャップ半導体(zero gap semiconductor)である。また、キャリア移動度が常温で１００，０００ｃｍ２Ｖ−１ｓ−１であって、既存のシリコンに比べて約１００倍高く、高速動作素子、例えば、ＲＦ素子(radio frequency device)に適用される。
【０００３】
グラフェンは、チャネル幅を１０ｎｍ以下に狭くしてグラフェンナノリボン(graphene nano-ribbon：ＧＮＲ）を形成する場合、サイズ効果によってバンドギャップが形成される。かかるＧＮＲを利用して、常温で作動が可能な電界効果トランジスタ(field effect transistor)を製作できる。
【０００４】
グラフェン電子素子は、グラフェンを利用した電子素子であって、電界効果トランジスタなどをいう。
【０００５】
グラフェン電子素子の製造時、グラフェンを基板上に転写して使用する場合、グラフェンが損傷する。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、グラフェンを基板に直接成長し、グラフェンの下部の金属触媒層を除去する時、グラフェンの上部に金属保護層をあらかじめ形成して、グラフェンが感光剤と接触することを防止するグラフェン電子素子の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明の一実施形態によるグラフェン電子素子は、ゲート電極として作用する導電性基板と、前記基板上に配置されたゲートオキサイドと、前記ゲートオキサイド上で互いに離隔された一対の第１金属と、前記第１金属上で、前記第１金属の間に延びたグラフェンチャネル層と、前記グラフェンチャネル層の両端にそれぞれ配置されたソース電極及びドレイン電極と、を備える。
【０００８】
前記ソース電極及びドレイン電極は、金（Ａｕ）でもって形成されてもよい。
【０００９】
前記ソース電極及びドレイン電極の厚さは、１０ｎｍないし１０００ｎｍであってもよい。
【００１０】
前記グラフェンチャネル層は、単層または二層のグラフェンからなってもよい。
【００１１】
前記第１金属は、二重金属層であってもよい。
【００１２】
前記第１金属は、Ｃｕ／ＮｉまたはＡｕ／Ｎｉ層であってもよい。
【００１３】
本発明の他の実施形態によるグラフェン電子素子は、基板と、前記基板上で互いに離隔された一対の第１金属と、前記第１金属上で、前記第１金属の間に延びたグラフェンチャネル層と、前記グラフェンチャネル層の両端にそれぞれ配置されたソース電極及びドレイン電極と、前記ソース電極及びドレイン電極に露出された前記グラフェンチャネル層を覆うゲートオキサイドと、前記ソース電極と前記ドレイン電極との間で、前記チャネル層上に形成されたゲート電極と、を備える。
【００１４】
本発明のさらに他の実施形態によるグラフェン電子素子の製造方法は、ゲート電極として作用する導電性基板上にゲートオキサイドを形成するステップと、前記ゲートオキサイド上に触媒層である第１金属層を形成するステップと、前記第１金属層上にグラフェン層を形成するステップと、前記グラフェン層上に金属保護層を形成するステップと、前記金属保護層、前記グラフェン層、及び前記第１金属層を、第１感光剤パターンでもって順次にパターニングするステップと、第２感光剤パターンでもって、前記金属保護層及び前記第１金属層をウェットエッチングして、チャネル層形成領域にグラフェン層を露出させるステップと、を含む。
【００１５】
前記グラフェン形成ステップは、ＩＣＰ−ＣＶＤ(inductively coupled plasma-chemical vapor deposition)法により、約５５０ないし６５０℃で行われてもよい。
【００１６】
前記パターニングされた金属保護層は、ソース電極及びドレイン電極であり、前記グラフェン電子素子は、電界効果トランジスタであってもよい。
【００１７】
本発明のさらに他の実施形態によるグラフェン電子素子の製造方法は、基板上に触媒層である第１金属層を形成するステップと、前記第１金属層上にグラフェン層を形成するステップと、前記グラフェン層上に金属保護層を形成するステップと、前記金属保護層、前記グラフェン層、及び前記第１金属層を、第１感光剤パターンでもって順次にパターニングするステップと、第２感光剤パターンでもって、前記金属保護層及び前記第１金属層をウェットエッチングして、チャネル層形成領域にグラフェン層を露出させるステップと、前記露出されたグラフェン層を覆うゲートオキサイドを形成するステップと、前記ゲートオキサイド上にゲート電極を形成するステップと、を含む。
【発明の効果】
【００１８】
本発明によれば、グラフェン層の下部の金属触媒層をウェットエッチングする時、グラフェン層の上部に金属保護層を形成するので、感光剤パターンがグラフェン層と直接接触することを防止するので、感光剤パターンの除去時に残留する感光剤によるグラフェンの損傷を防止できる。
【図面の簡単な説明】
【００１９】
【図１】一実施形態によるグラフェン電子素子の構造を示す概略的な断面図である。
【図２】図１の平面図である。
【図３】他の実施形態によるグラフェン電子素子の構造を示す概略的な断面図である。
【図４】図３の平面図である。
【図５Ａ】本発明のさらに他の実施形態によるグラフェン電子素子の製造方法を段階別に示す図面である。
【図５Ｂ】本発明のさらに他の実施形態によるグラフェン電子素子の製造方法を段階別に示す図面である。
【図５Ｃ】本発明のさらに他の実施形態によるグラフェン電子素子の製造方法を段階別に示す図面である。
【図５Ｄ】本発明のさらに他の実施形態によるグラフェン電子素子の製造方法を段階別に示す図面である。
【図６Ａ】本発明のさらに他の実施形態によるグラフェン電子素子の製造方法を段階別に示す図面である。
【図６Ｂ】本発明のさらに他の実施形態によるグラフェン電子素子の製造方法を段階別に示す図面である。
【図６Ｃ】本発明のさらに他の実施形態によるグラフェン電子素子の製造方法を段階別に示す図面である。
【図６Ｄ】本発明のさらに他の実施形態によるグラフェン電子素子の製造方法を段階別に示す図面である。
【図６Ｅ】本発明のさらに他の実施形態によるグラフェン電子素子の製造方法を段階別に示す図面である。
【発明を実施するための形態】
【００２０】
以下、添付された図面を参照して、本発明の実施形態を詳細に説明する。この過程で、図面に示す層や領域の厚さは、明細書の明確性のために誇張されて示されたものである。明細書を通じて、実質的に同じ構成要素には同じ参照番号を使用し、詳細な説明は省略する。
【００２１】
図１は、一実施形態によるグラフェン電子素子１００の構造を示す概略的な断面図である。図２は、図１の平面図である。図１は、図２のＩ−Ｉ線の断面図である。
【００２２】
図１及び図２を参照すれば、シリコン基板１１０上にゲートオキサイド１１２が形成されている。ゲートオキサイド１１２は、シリコンオキサイドでもって約１００ｎｍないし３００ｎｍの厚さに形成される。シリコン基板１１０は、導電性基板であって、ゲート電極とも称する。シリコン基板１１０の代わりに、他の導電性基板が使われてもよい。
【００２３】
ゲートオキサイド１１２上には、所定の間隔で離隔された一対の第１金属１２２，１２４が形成される。第１金属１２２，１２４は、金属層（図示せず）がパターニングされて形成された金属層である。第１金属１２２，１２４は、二重金属層であってもよい。第１金属１２２，１２４は、Ｃｕ／ＮｉまたはＡｕ／Ｎｉ層であってもよい。ゲートオキサイド１１２上に形成される銅または金は、約１００ないし５００ｎｍの厚さに形成される。銅または金上のニッケルは、約１０ないし３０ｎｍの厚さに形成される。
【００２４】
第１金属１２２，１２４上には、それらの間で延びたグラフェンチャネル層１３０が形成される。グラフェンチャネル層１３０は、第１金属１２２，１２４間のゲートオキサイド１１２と接触するように形成される。グラフェンチャネル層１３０は、第１金属１２２，１２４上に化学気相蒸着法で形成されたグラフェン層がパターニングされて形成される。第１金属１２２，１２４は、グラフェン成長の触媒層の役割を行う。グラフェンは、単層または二層のグラフェンからなる。したがって、グラフェンをパターニングして得たグラフェンチャネル層１３０は、単層または二層の構造を有する。
【００２５】
グラフェンチャネル層１３０の両端上には、それぞれソース電極１４２及びドレイン電極１４４が形成される。ソース電極１４２及びドレイン電極１４４は、第１金属１２２，１２４と実質的に同じ形状にそれぞれ第１金属１２２，１２４上に形成される。ソース電極１４２及びドレイン電極１４４は、金（Ａｕ）でもって約１０ｎｍないし１０００ｎｍの厚さに形成される。ソース電極１４２及びドレイン電極１４４は、金以外の金属で形成してもよい。金は、グラフェンとのコンタクトが良好であり、容易にドライエッチングまたはウェットエッチングを行える。
【００２６】
グラフェンチャネル層１３０の幅Ｗを約１ｎｍないし２０ｎｍに形成する場合、グラフェンチャネル層１３０は、サイズ効果によってバンドギャップが形成された半導体性質を有する。したがって、図１のグラフェン電子素子１００は、バックゲートタイプの電界効果トランジスタとなる。グラフェン電子素子１００は、常温で作動が可能である。
【００２７】
一実施形態によるグラフェン電子素子１００は、転写過程なしにグラフェンチャネル層１３０が形成されるので、グラフェンチャネル層１３０が転写過程で損傷されることを防止できる。
【００２８】
図３は、他の実施形態によるグラフェン電子素子２００の構造を示す概略的な断面図である。図４は、図３の平面図である。図３は、図４のＩＩＩ−ＩＩＩ線の断面図である。
【００２９】
図３及び図４を参照すれば、シリコン基板２１０上に絶縁層２１２が形成されている。絶縁層２１２は、シリコンオキサイドでもって約１００ｎｍないし３００ｎｍの厚さに形成される。シリコン基板２１０の代わりに、絶縁性基板を使用する場合、絶縁層２１２は省略してもよい。
【００３０】
絶縁層２１２上には、所定の間隔で離隔された一対の第１金属２２２，２２４が形成される。第１金属２２２，２２４は、金属層（図示せず）がパターニングされて形成された金属層である。第１金属２２２，２２４は、二重金属層であってもよい。第１金属２２２，２２４は、Ｃｕ／ＮｉまたはＡｕ／Ｎｉ層であってもよい。絶縁層２１２上に形成される銅または金は、約１００ないし５００ｎｍの厚さに形成される。銅または金上のニッケルは、約１０ないし３０ｎｍの厚さに形成される。
【００３１】
第１金属２２２，２２４上には、グラフェンチャネル層２３０が形成される。グラフェンチャネル層２３０は、第１金属２２２，２２４上に化学気相蒸着法で形成されたグラフェン層がパターニングされて形成される。第１金属２２２，２２４は、グラフェン成長の触媒層の役割を行う。グラフェンは、単層または二層のグラフェンからなる。したがって、グラフェンをパターニングして得たグラフェンチャネル層２３０は、単層または二層の構造を有する。
【００３２】
グラフェンチャネル層２３０の両端上には、それぞれソース電極２４２及びドレイン電極２４４が形成される。ソース電極２４２及びドレイン電極２４４は、第１金属２２２，２２４と実質的に同じ形状に、それぞれ第１金属２２２，２２４上に形成される。ソース電極２４２及びドレイン電極２４４は、金（Ａｕ）でもって約１０ｎｍないし１０００ｎｍの厚さに形成される。
【００３３】
グラフェンチャネル層２３０上には、ゲートオキサイド２５０が形成される。ゲートオキサイド２５０は、シリコンオキサイドで形成される。
【００３４】
ゲートオキサイド２５０上には、ゲート電極２６０が形成される。ゲート電極２６０は、アルミニウムなどで形成される。
【００３５】
グラフェンチャネル層２３０の幅Ｗを約１ｎｍないし２０ｎｍに形成する場合、グラフェンチャネル層２３０は、サイズ効果によってバンドギャップが形成された半導体性質を有する。したがって、図３のグラフェン電子素子２００は、トップゲートタイプの電界効果トランジスタとなる。グラフェン電子素子２００は、常温で作動が可能である。
【００３６】
図５Ａないし図５Ｄは、本発明の他の実施形態によるグラフェン電子素子の製造方法を段階別に示す図面である。
【００３７】
図５Ａを参照すれば、基板３１０上にゲートオキサイド３１２を形成する。基板３１０は、不純物でドーピングされた導電性のシリコン基板であり、ゲート電極として作用する。ゲートオキサイド３１２は、基板３１０を熱酸化処理して形成されたシリコンオキサイドであり、１００ｎｍないし３００ｎｍの厚さに形成される。
【００３８】
ゲートオキサイド３１２上に第１金属層３２０を形成する。第１金属層３２０は、スパッタリング法により、ＣｕまたはＡｕで約１００ないし５００ｎｍの厚さに蒸着する。
【００３９】
第１金属層３２０上には、第２金属層３２１、例えば、Ｎｉ層を約１０ｎｍないし３０ｎｍの厚さにさらに形成する。
【００４０】
第１金属層３２０及び第２金属層３２１は、グラフェン成長の触媒層として作用する。
【００４１】
第２金属層３２１上に、約５５０ないし６５０℃でＩＣＰ−ＣＶＤ(inductively coupled plasma-chemical vapor deposition)でグラフェン層３３０を形成する。グラフェン層３３０は、単層または二層のグラフェン層の構造で形成される。約１０００℃で行われるＣＶＤ法を使用しないので、高温による基板などの損傷を防止できる。
【００４２】
次いで、グラフェン層３３０上に金属保護層３４０を蒸着する。金属保護層３４０は、金（Ａｕ）でもって約１０ないし１０００ｎｍの厚さに形成される。
【００４３】
図５Ｂを参照すれば、金属保護層３４０上に感光剤３４５を形成した後、感光剤３４５に露出された金属保護層３４０、グラフェン層３３０、第２金属層３２１、及び第１金属層３２０を順次にドライエッチングする。
【００４４】
図５Ｃは、感光剤３４５を除去した、パターニングされた結果物の平面図である。図５Ｃを参照すれば、パターニングされた金属保護層３４０の形状は、図５Ｃに示すように、所定の幅Ｗを有するチャネル形成領域Ａ１と、チャネル形成領域Ａ１の両端の電極形成領域Ａ２とを備える。チャネル形成領域Ａ１の幅Ｗは、約１ｎｍないし２０ｎｍに形成される。
【００４５】
図５Ｄを参照すれば、電極形成領域Ａ２上に感光剤３４７を形成した後、感光剤３４７で露出されたチャネル形成領域Ａ１の金属層をウェットエッチングにより選択的に除去する。金属層は、金属保護層３４０、第２金属層３２１及び第１金属層３２０である。ウェットエッチャントとしては、例えば、ＤＨＦ(diluted hydrofluoric acid)を使用する。ウェットエッチングされたチャネル形成領域Ａ１には、グラフェン層３３０が露出される。露出されたグラフェン層３３０は、チャネル層３３２である。チャネル層３３２の長さがある程度長くなるにつれて、チャネル層３３２は、ゲートオキサイド３１２に接触してもよい（図１参照）。
【００４６】
チャネル層３３２の両端は、電極形成領域Ａ２に延びている。電極形成領域Ａ２で、チャネル層３３２の上部には、金属保護層３４０がパターニングされて、ソース電極３４２及びドレイン電極３４４が形成される。電極形成領域Ａ２で、グラフェン層３３０の下部には、第１金属３２２，３２４が形成される。ソース電極３４２及びドレイン電極３４４の形状は、第１金属３２２，３２４と実質的に同一である。
【００４７】
前述した実施形態によれば、グラフェンチャネル層が転写過程なしに基板上に直接成長される。したがって、転写過程でグラフェンチャネル層が損傷されることを防止できる。また、比較的低い温度でグラフェンを成長させるので、高温のＣＶＤ工程による基板の損傷などを防止できる。また、グラフェン上に金属保護層を形成した状態でウェットエッチングを行って、グラフェンチャネル層を形成するので、感光剤がグラフェンに接触することを防止し、感光剤によるグラフェン層の固有特性の損失を防止できる。
【００４８】
図６Ａないし図６Ｅは、本発明の他の実施形態によるグラフェン電子素子の製造方法を段階別に示す図面である。
【００４９】
図６Ａを参照すれば、基板４１０上に絶縁層４１２を形成する。基板４１０が絶縁性物質で形成された場合、絶縁層４１２を形成しなくてもよい。
【００５０】
絶縁層４１２上に第１金属層４２０を形成する。第１金属層４２０は、スパッタリング法により、ＣｕまたはＡｕで約１００ないし５００ｎｍの厚さに蒸着する。
【００５１】
第１金属層４２０上には、第２金属層４２１、例えば、Ｎｉ層を約１０ｎｍないし３０ｎｍの厚さにさらに形成する。
【００５２】
第１金属層４２０及び第２金属層４２１は、グラフェン成長の触媒層として作用する。
【００５３】
第２金属層４２１上に、約５５０ないし６５０℃でＩＣＰ−ＣＶＤによりグラフェン層４３０を形成する。グラフェン層４３０は、単層または二層のグラフェン層の構造で形成される。約１０００℃で行われるＣＶＤ法を使用しないので、高温による基板などの損傷を防止できる。
【００５４】
次いで、グラフェン層４３０上に金属保護層４４０を蒸着する。金属保護層４４０は、金（Ａｕ）でもって約１０ないし１０００ｎｍの厚さに形成される。
【００５５】
図６Ｂを参照すれば、金属保護層４４０上に感光剤４４５を形成した後、感光剤４４５に露出された金属保護層４４０、グラフェン層４３０、第２金属層４２１、及び第１金属層４２０を順次にドライエッチングする。
【００５６】
図６Ｃは、感光剤４４５を除去した、パターニングされた結果物の平面図である。図６Ｃを参照すれば、パターニングされた金属保護層４４０の形状は、図５Ｃに示すように、所定の幅Ｗを有するチャネル形成領域Ａ１と、チャネル形成領域Ａ１の両端の電極形成領域Ａ２とを備える。チャネル形成領域Ａ１の幅Ｗは、約１ｎｍないし２０ｎｍに形成される。
【００５７】
図６Ｄを参照すれば、電極形成領域Ａ２上に感光剤４４７を形成した後、感光剤４４７で露出されたチャネル形成領域Ａ１の金属層をウェットエッチングにより除去する。金属層は、金属保護層４４０、第２金属層４２１、及び第１金属層４２０である。ウェットエッチングされたチャネル形成領域Ａ１には、グラフェン層４３０が露出される。露出されたグラフェン層４３０は、チャネル層４３２である。
【００５８】
チャネル層４３２の両端は、電極形成領域Ａ２に延びている。電極形成領域Ａ２で、チャネル層４３２の上部には、金属保護層４４０がパターニングされて、ソース電極４４２及びドレイン電極４４４が形成される。電極形成領域Ａ２で、グラフェン層４３０の下部には、第１金属４２２，４２４が形成される。ソース電極４４２及びドレイン電極４４４の形状は、第１金属４２２，４２４と実質的に同一である。
【００５９】
図６Ｅを参照すれば、感光剤４４７を除去する。チャネル層４３２の長さがある程度長くなるにつれて、チャネル層４３２は、絶縁層４１２に接触する。絶縁層４１２上にチャネル層４３２を覆うゲートオキサイド４５０を形成する。次いで、ゲートオキサイド４５０上に金属層（図示せず）を形成した後、金属層をパターニングしてゲート電極４６０を形成する。
【００６０】
以上、添付された図面を参照して説明した本発明の実施形態は、例示的なものに過ぎず、当業者ならば、それらから多様な変形及び均等な他の実施形態が可能であることを理解できるであろう。したがって、本発明の真の保護範囲は、特許請求の範囲によって決まらねばならない。
【産業上の利用可能性】
【００６１】
本発明は、トランジスタ関連の技術分野に適用可能である。
【符号の説明】
【００６２】
１００，２００  グラフェン電子素子
１１０，２１０  シリコン基板
１１２，２５０  ゲートオキサイド
１２２，１２４，２２２，２２４  第１金属
１３０，２３０  グラフェンチャネル層
１４２，２４２  ソース電極
１４４，２４４  ドレイン電極
２１２  絶縁層
２６０  ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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