(57)【特許請求の範囲】
【請求項１】
複数のメモリセルを有するメモリセルアレイと、
前記メモリセルアレイの行を選択する複数のワード線と、
前記メモリセルアレイの列を選択する複数の第１のビット線と、
前記複数のワード線にそれぞれ接続された複数のレプリカセルを有し、前記メモリセルアレイの行の特性に関する情報を記憶するレプリカセルアレイと、
前記複数のレプリカセルに接続された第２のビット線と、
を具備し、
前記複数のレプリカセルの情報に基づいて、前記メモリセルアレイの行ごとに動作を変えることを特徴とする半導体記憶装置。
【請求項２】
前記レプリカセルが記憶する情報は、セル電流を制御するための情報であることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記レプリカセルアレイは、カラムアドレスの数に対応する複数の列を含み、
データ読み出し時に、前記カラムアドレスに対応する列のレプリカセルが使用されることを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記メモリセルアレイから前記複数の第１のビット線に読み出されたデータを論理演算する論理ゲートと、
前記論理ゲートの出力に基づいて前記複数のレプリカセルにデータを書き込む書き込み回路と、
をさらに具備することを特徴とする請求項１乃至３のいずれかに記載の半導体記憶装置。
【請求項５】
複数のメモリセルを有するメモリセルアレイと、
前記メモリセルアレイの行を選択する複数のワード線と、
前記メモリセルアレイの列を選択する複数の第１のビット線と、
前記複数のワード線にそれぞれ接続された複数の第１のレプリカセルを有し、前記メモリセルアレイの行の動作速度に関する情報を記憶するレプリカセルアレイと、
前記複数の第１のレプリカセルに接続された第２のビット線と、
データが固定された第２のレプリカセルと、
前記第２のレプリカセル及び前記第２のビット線に接続されたレプリカビット線と、
前記複数の第１のビット線にそれぞれ接続され、前記レプリカビット線の電圧に基づいて活性化される複数のセンスアンプと、
を具備することを特徴とする半導体記憶装置。
【請求項６】
前記レプリカセルアレイは、カラムアドレスの数に対応する複数の列を含み、
データ読み出し時に、前記カラムアドレスに対応する列の第１のレプリカセルが使用されることを特徴とする請求項５に記載の半導体記憶装置。
【請求項７】
前記メモリセルアレイから前記複数の第１のビット線に読み出されたデータを論理演算する論理ゲートと、
前記論理ゲートの出力に基づいて前記複数の第１のレプリカセルにデータを書き込む書き込み回路と、
をさらに具備することを特徴とする請求項５又は６に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置の一種として、ＳＲＡＭ（Static Random Access Memory）が知られている。ＳＲＡＭの動作速度を速くするには、ビット線の遅延を低減することが考えられる。ビット線の遅延とは、ワード線が開いてからビット線に所望の振幅の信号が現れるまでの時間である。振幅の大きさは、ビット線の信号を増幅するセンスアンプのオフセット電圧により決まる。センスアンプのオフセット電圧を上回る信号の振幅はセンスには不要であり、逆に消費電力の増大を引き起こす。
【０００３】
一般に電源電圧を下げることは低消費電力動作を実現するために有効な手段であるが、ＳＲＡＭに関してはその有効性が必ずしも十分発揮できない。これは、ＳＲＡＭの消費電力が主にビット線の充放電で消費され、ビット線の充放電による消費電力は、センスアンプのオフセット電圧よって決まる、電源電圧にほぼ依存しないビット線振幅に比例するためである。このため、通常のロジック回路では、消費電力は電源電圧の２乗に比例して低減されるのに対して、ＳＲＡＭではそれより小さい電源電圧の１乗でしか消費電力が低減できない。
【０００４】
さらに、ＳＲＡＭを低電圧動作させるとセル電流のばらつきが大きくなり、メモリセルアレイの中で動作速度が最も遅いセルに合わせて、センスアンプの活性化、ワード線の非活性化を行うと、最も遅いセル以外のセルはセンスに必要な振幅より大きい信号がビット線に現れるので必要以上に電力を消費してしまう。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−１５７２７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
実施形態は、動作速度を向上させつつ、消費電力を低減することが可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
実施形態に係る半導体記憶装置は、複数のメモリセルを有するメモリセルアレイと、前記メモリセルアレイの行を選択する複数のワード線と、前記メモリセルアレイの列を選択する複数の第１のビット線と、前記複数のワード線にそれぞれ接続された複数のレプリカセルを有し、前記メモリセルアレイの行の特性に関する情報を記憶するレプリカセルアレイと、前記複数のレプリカセルに接続された第２のビット線とを具備し、前記複数のレプリカセルの情報に基づいて、前記メモリセルアレイの行ごとに動作を変える。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る半導体記憶装置のブロック図。
【図２】メモリセルの回路図。
【図３】レプリカセルの回路図。
【図４】プログラマブルレプリカセルのデータを説明する図。
【図５】消費エネルギーのシミュレーション結果を示すグラフ。
【図６】第２の実施形態に係る半導体記憶装置の構成を示すブロック図。
【図７】消費エネルギーのシミュレーション結果を示すグラフ。
【図８】第３の実施形態に係る半導体記憶装置の構成を示すブロック図。
【図９】第４の実施形態に係る半導体記憶装置の構成を示すブロック図。
【発明を実施するための形態】
【０００９】
以下、実施形態について図面を参照して説明する。以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。なお、以下の説明において、同一の機能及び構成を有する要素については同一符号を付し、重複説明は必要な場合にのみ行う。
【００１０】
［第１の実施形態］
［１］  半導体記憶装置の構成
本実施形態の半導体記憶装置は、ＳＲＡＭから構成される。図１は、第１の実施形態に係る半導体記憶装置１のブロック図である。半導体記憶装置１は、メモリセルアレイ１０、プログラマブルレプリカセルアレイ１１、及びレプリカセルアレイ１２を備えている。
【００１１】
メモリセルアレイ１０は、マトリクス状に配置された複数のメモリセルＭＣを備えている。メモリセルアレイ１０には、（ｍ＋１）本のワード線ＷＬ０〜ＷＬｍ、及び（ｎ＋１）本のビット線対ＢＬ０，／ＢＬ０〜ＢＬｎ，／ＢＬｎが配設されている。“ｍ”及び“ｎ”は、０以上の整数である。メモリセルＭＣは、ワード線ＷＬ及びビット線対ＢＬ，／ＢＬの交差領域に配置される。
【００１２】
プログラマブルレプリカセルアレイ１１は、マトリクス状に配置された複数のプログラマブルレプリカセルＰＲＣを備えている。プログラマブルレプリカセルアレイ１１には、メモリセルアレイ１０と同じワード線ＷＬ０〜ＷＬｍが配設されている。また、プログラマブルレプリカセルアレイ１１には、１本又は複数本のビット線対ＰＢＬ，／ＰＢＬが配設されている。図１では、２本のビット線対ＰＢＬ０，／ＰＢＬ０及びＰＢＬ１，／ＰＢＬ１を一例として示しているが、ビット線対ＰＢＬ，／ＰＢＬの本数、すなわちプログラマブルレプリカセルアレイ１１の列数は任意に設定可能である。プログラマブルレプリカセルＰＲＣは、ワード線ＷＬ及びビット線対ＰＢＬ，／ＰＢＬの交差領域に配置される。プログラマブルレプリカセルＰＲＣの回路構成は、メモリセルＭＣと同じである。
【００１３】
レプリカセルアレイ１２は、１個又は複数のレプリカセルＲＣを備えている。図１では、２個のレプリカセルＲＣを一例として示しているが、レプリカセルＲＣの数は任意に設定可能である。２個のレプリカセルＲＣは、レプリカビット線ＲＢＬ及びレプリカワード線ＲＷＬに共通接続されている。また、レプリカビット線ＲＢＬは、プログラマブルレプリカセルアレイ１１内の全ビット線ＰＢＬに接続されている。
【００１４】
ロウデコーダ１３は、ワード線ＷＬ及びレプリカワード線ＲＷＬに接続されている。ロウデコーダ１３は、メモリセルアレイ１０の行を選択する。また、ロウデコーダ１３は、いずれかのワード線ＷＬを選択するタイミングと同じタイミングでレプリカワード線ＲＷＬを選択する。
【００１５】
センスアンプ（ＳＡ）１４−０〜１４−ｎはそれぞれ、ビット線対ＢＬ０，／ＢＬ０〜ＢＬｎ，／ＢＬｎに接続されている。各センスアンプ１４は、ビット線対ＢＬ、／ＢＬに現れる電圧（信号）を検知及び増幅する。
【００１６】
タイミング発生回路１５は、レプリカビット線ＲＢＬに接続されている。タイミング発生回路１５は、レプリカビット線ＲＢＬの電圧に基づいて、センスアンプＳＡを活性化するタイミングを制御するイネーブル信号ＳＡＥと、ワード線ＷＬを非活性化するタイミングを制御するタイミング信号ＷＬＣＴとを生成する。タイミング発生回路１５は、例えば２個のインバータ１５Ａ及び１５Ｂから構成される。インバータ１５Ａ及び１５Ｂの入力は、レプリカビット線ＲＢＬに接続されている。インバータ１５Ａは、イネーブル信号ＳＡＥを出力し、このイネーブル信号ＳＡＥは、各センスアンプＳＡのイネーブル端子に入力される。インバータ１５Ｂは、タイミング信号ＷＬＣＴを出力し、このタイミング信号ＷＬＣＴは、ロウデコーダ１３に入力される。
【００１７】
各センスアンプ１４の出力は、ＸＯＲ（Exclusive OR）ゲート１９の入力に接続されている。ＸＯＲゲート１９の出力は、選択回路１６を介して書き込み回路（ＷＴ）１７−０及び１７−１に接続されている。
【００１８】
選択回路１６は、制御回路１８の制御に基づいて、ＸＯＲゲート１９の出力を書き込み回路１７−０及び１７−１のいずれかに供給する。書き込み回路１７は、選択回路１６から送られたデータを、ビット線対ＰＢＬ，／ＰＢＬを介して、プログラマブルレプリカセルＰＲＣに書き込む。
【００１９】
図２は、メモリセルＭＣの回路図である。メモリセルＭＣは、例えば、６トランジスタ型メモリセルである。メモリセルＭＣは、入力と出力とが相互に接続されたインバータＩＶ１及びＩＶ２を備えている。インバータＩＶ１は、電源電圧ＶＤＤの電源線及び接地電圧ＶＳＳの接地線間に直列接続されたＰＭＯＳトランジスタＱ１及びＮＭＯＳトランジスタＱ２からなる。インバータＩＶ２は、電源線及び接地線に間に直列接続されたＰＭＯＳトランジスタＱ３及びＮＭＯＳトランジスタＱ４からなる。
【００２０】
ＰＭＯＳトランジスタＱ１及びＮＭＯＳトランジスタＱ２のゲートは、ＰＭＯＳトランジスタＱ３及びＮＭＯＳトランジスタＱ４間の接続ノードＮ２に接続されている。ＰＭＯＳトランジスタＱ３及びＮＭＯＳトランジスタＱ４のゲートは、ＰＭＯＳトランジスタＱ１及びＮＭＯＳトランジスタＱ２間の接続ノードＮ１に接続されている。接続ノードＮ１は、ＮＭＯＳトランジスタ（転送トランジスタ）Ｑ５を介してビット線ＢＬに接続され、接続ノードＮ２は、ＮＭＯＳトランジスタ（転送トランジスタ）Ｑ６を介してビット線／ＢＬに接続されている。ＮＭＯＳトランジスタＱ５及びＱ６のゲートは、ワード線ＷＬに接続されている。この６トランジスタ型メモリセルを用いた書き込み動作は、ビット線対ＢＬ，／ＢＬの双方で行われる。読み出し動作については、ビット線対ＢＬ，／ＢＬの電圧差を検知する差動読み出しが行われるが、ビット線対ＢＬ，／ＢＬの一方のみからなされるシングルエンド読み出しでも良い。
【００２１】
なお、以下の説明において、電源電圧ＶＤＤの信号レベルをハイレベル、接地電圧ＶＳＳの信号レベルをローレベルと表現することもある。
【００２２】
図３は、レプリカセルＲＣの回路図である。レプリカセルＲＣは、レプリカワード線ＲＷＬが活性化された場合に、レプリカビット線ＲＢＬをローレベルにするように構成されている。レプリカセルＲＣは、メモリセルＭＣと同様に、トランジスタＱ１〜Ｑ６から構成されている。ＮＭＯＳトランジスタＱ５及びＱ６のゲートは、ワード線ＷＬに接続されている。接続ノードＮ２は、ＮＭＯＳトランジスタＱ６を介してレプリカビット線ＲＢＬに接続されている。接続ノードＮ１は、電源電圧ＶＤＤの電源線に接続されている。この接続関係により、レプリカセルＲＣの記憶データは固定される。
【００２３】
［２］  半導体記憶装置１の動作
次に、上記のように構成された半導体記憶装置１の動作について説明する。  
レプリカセルＲＣは、レプリカワード線ＲＷＬが活性化された場合に、レプリカビット線ＲＢＬをローレベルにする。レプリカセルＲＣは、メモリセルＭＣと同様の構成を有しているため、プロセス、温度、及び電源電圧の変動などに対してメモリセルＭＣと同じ特性を有する。よって、レプリカセルＲＣは、プロセス、温度、及び電源電圧の変動などに追随してレプリカビット線ＲＢＬをローレベルにするタイミング、すなわちセンスアンプ１４を活性化するタイミングを変化させることができる。
【００２４】
さらに、本実施形態では、メモリセルアレイ１０の行ごとにセンスアンプ１４を活性化するタイミングを変化させる。この制御を行うために、プログラマブルレプリカセルＰＲＣが用意されている。プログラマブルレプリカセルＰＲＣは、メモリセルアレイ１０の行の動作特性（動作速度）に応じた情報を記憶する。そして、プログラマブルレプリカセルＰＲＣは、データ読み出し時にワード線が活性化されると、自身の記憶データをビット線ＲＢＬを介してレプリカビット線ＲＢＬに重畳する。
【００２５】
図４は、プログラマブルレプリカセルＰＲＣのデータを説明する図である。動作テストの結果、ワード線ＷＬ０に接続されたメモリセル群が動作速度が速い行であり、ワード線ＷＬ２に接続されたメモリセル群が動作速度が遅い行であり、ワード線ＷＬ１に接続されたメモリセル群がメモリセルＭＣが動作速度が平均的（動作速度が速い行と遅い行の中間）な行であるものとする。なお、“動作速度が速い行”とは、当該行に含まれる全てのメモリセルＭＣがある閾値より動作速度が速いことを意味している。“動作速度が遅い行”とは、当該行に含まれる少なくとも１つのメモリセルＭＣがある閾値より動作速度が遅いことを意味している。これは、行ごとに一斉にデータが読み出されるため、行の動作速度は、一番遅いメモリセルに律速されるためである。
【００２６】
動作速度が速い行に対応するワード線ＷＬ０に接続された２個のプログラマブルレプリカセルＰＲＣには、データ“０”が格納される。データ“０”を格納したプログラマブルレプリカセルＰＲＣは、ワード線ＷＬが活性化（ハイレベル）された場合に、ビット線ＰＢＬにローレベルを転送する。すなわち、ワード線ＷＬ０が活性化された場合、ビット線ＰＢＬ０及びＰＢＬ１にはそれぞれローレベルが転送されることになる。これにより、ビット線ＰＢＬ０及びＰＢＬ１に接続されたレプリカビット線ＲＢＬは、ローレベルになるタイミングが速くなる。
【００２７】
動作速度が遅い行に対応するワード線ＷＬ２に接続された２個のプログラマブルレプリカセルＰＲＣには、データ“１”が格納される。データ“１”を格納したプログラマブルレプリカセルＰＲＣは、ワード線ＷＬが活性化された場合に、ビット線ＰＢＬにハイレベルを転送する。すなわち、ワード線ＷＬ２が活性化された場合、ビット線ＰＢＬ０及びＰＢＬ１にはそれぞれハイレベルが転送されることになる。これにより、ビット線ＰＢＬ０及びＰＢＬ１に接続されたレプリカビット線ＲＢＬは、ローレベルになるタイミングが遅くなる。
【００２８】
動作速度が平均的な行に対応するワード線ＷＬ１に接続された２個のプログラマブルレプリカセルＰＲＣには、データ“１”及びデータ“０”が格納される。この場合、ワード線ＷＬ１が活性化された場合、ビット線ＰＢＬ０にはハイレベルが転送され、ＰＢＬ１にはローレベルが転送されることになる。これにより、ビット線ＰＢＬ０及びＰＢＬ１の電圧が打消し合い、レプリカビット線ＲＢＬは、レプリカセルＲＣのみによってローレベルになるタイミングとほぼ同じタイミングで電圧が変化する。
【００２９】
データの読み出し時には、ロウデコーダ１３は、選択ワード線ＷＬを活性化（ハイレベル）する。続いて、選択ワード線ＷＬに接続されたプログラマブルレプリカセルＰＲＣは、レプリカビット線ＲＢＬにデータを重畳する。すると、イネーブル信号ＳＡＥが最適なタイミングでハイレベルになり、イネーブル信号ＳＡＥを受けたセンスアンプ１４−０〜１４−ｎはそれぞれ、ビット線対ＢＬ０，／ＢＬ０〜ＢＬｎ，／ＢＬｎのデータを検知及び増幅する。
【００３０】
さらに、イネーブル信号ＳＡＥと同じタイミングでタイミング信号ＷＬＣＴがハイレベルになる。タイミング信号ＷＬＣＴを受けたロウデコーダ１３には、選択ワード線ＷＬを非活性化（ローレベル）する。
【００３１】
図１では、１本のワード線ＷＬに２個のプログラマブルレプリカセルＰＲＣを接続しているので、３種類の情報を行ごとに設定することができる。また、本実施形態では、１本のワード線ＷＬに接続される２個のプログラマブルレプリカセルＰＲＣで同じサイズのセルを配置したが、駆動力を２のべき乗などに設定すれば、例えば上記の例では４種類のタイミングを実現することができる。プログラマブルレプリカセルアレイ１１の列数は、任意に設定可能である。プログラマブルレプリカセルアレイ１１の列数を増やすと、行ごとに設定できる情報量が増えるため、より細かいタイミング制御が可能となる。
【００３２】
次に、プログラマブルレプリカセルアレイ１１へのデータ書き込み動作について説明する。まず、全てのプログラマブルレプリカセルＰＲＣにデータ“０”を書き込む。これは、メモリセルアレイ１０の全ての行のタイミングを一番速くすることに相当する。続いて、この設定状態でメモリセルアレイ１０の動作テストを行い、フェイルしたビットを含む行のうち１個のプログラマブルレプリカセルＰＲＣにデータ“１”を書き込む。この結果、当該行を読み出す際にセンスアンプ１４の活性化タイミングが遅くなる。この動作テストをプログラマブルレプリカセルアレイ１１の列数だけ行う。
【００３３】
具体的には、図１において、メモリセルアレイ１０の全てのメモリセルＭＣにデータ“１”を書き込んだ後、あるワード線ＷＬを活性化させて対応する行のデータを読み出す。この時、センスアンプ１４−０〜１４−ｎの出力は、ＸＯＲゲート１９によって排他的論理和が演算される。そして、選択回路１６によって選択された書き込み回路１７は、ＸＯＲゲート１９の出力データを、ビット線対ＰＢＬ，／ＰＢＬを介して対応するプログラマブルレプリカセルＰＲＣに書き込む。この動作を繰り返すことで、プログラマブルレプリカセルアレイ１１へデータを書き込むことができる。
【００３４】
図５は、消費エネルギーのシミュレーション結果を示すグラフである。図５の横軸は１本のワード線に接続されたメモリセル数に対応するワード長（ビット）、縦軸はビット線で消費される規格化したダイナミックエネルギーを示している。図５は、行ごとに異なるタイミングでセンスアンプを活性化した場合にダイナミックエネルギーがどの程度低減できるかを表している。ダイナミックエネルギー＝１は、行ごとにタイミング制御を行わない場合に相当する。
【００３５】
図５の四角のグラフは、行ごとにタイミングを理想的に生成できた場合、すなわちタイミングの生成を無段階に行う場合のグラフ（Ideal）である。図５の三角のグラフは、２段階のタイミングを生成した場合のグラフ（２値）である。
【００３６】
図５から理解できるように、ワード長が小さくなるほどエネルギーの低減効果は大きくなる。これは、ワード長が小さい場合には、その中に極端に遅いセルが含まれる確率が低くなるためである。また、タイミングの生成を無段階に行う方が２値のタイミングを生成した場合に比べて効果が高いが、２値のタイミングでもそれなりの効果があることが分かる。
【００３７】
［３］  効果
以上詳述したように第１の実施形態では、センスアンプ１４を活性化するタイミングを制御するためのレプリカセルＲＣに加えて、メモリセルアレイ１０の行ごとにプログラマブルレプリカセルＰＲＣを新たに設ける。プログラマブルレプリカセルＰＲＣには、メモリセルアレイ１０の行の動作速度に関する情報を記憶させる。そして、データ読み出し時、レプリカセルＲＣが接続されたレプリカビット線ＲＢＬにプログラマブルレプリカセルＰＲＣのデータを重畳する。センスアンプ１４は、レプリカビット線の電圧に基づいて活性化される、すなわちセンス動作を行うようにしている。
【００３８】
従って第１の実施形態によれば、メモリセルアレイ１０の行ごと（すなわちワード線ＷＬごと）に、センスアンプ１４を活性化するタイミングを変えることができる。これにより、メモリセルアレイ１０の行ごとに最適なタイミングでセンス動作が行われるので、半導体記憶装置１の動作速度を向上させつつ、消費エネルギー（消費電力）を低減することができる。
【００３９】
一般的に、各センスアンプを活性化するタイミングは、メモリセルアレイで動作速度が最も遅いメモリセルに合わせる必要がある。この場合、動作速度が速いメモリセルでは、ビット線に信号の振幅が現れている時間が長くなるため、消費電力が増大してしまう。しかし、第１の実施形態では、メモリセルアレイ１０の行ごとにセンスアンプ１４を活性化するタイミングを変更できるので、動作速度を向上させつつ、消費電力を低減することができる。
【００４０】
また、ロウデコーダ１３は、センスアンプ１４が活性化されるタイミングと同じタイミングで活性化されるタイミング信号ＷＬＣＴを受けた場合に、選択ワード線ＷＬを非活性化するように動作する。これにより、ビット線対ＢＬ，／ＢＬに信号が出力される時間を最適化できるため、より消費電力を低減することができる。
【００４１】
［第２の実施形態］
通常のＳＲＡＭは、カラムアドレスを使用するので、行ごとのセンスアンプの活性化タイミングは、カラムアドレスが異なると変わる可能性がある。そこで、第２の実施形態では、カラムアドレスに応じてセンスアンプを活性化するタイミングを制御するようにしている。
【００４２】
図６は、第２の実施形態に係る半導体記憶装置１の構成を示すブロック図である。メモリセルアレイ１０は、（ｎ＋１）個のグループＧＰ０〜ＧＰｎを備えている。各グループＧＰには、（ｊ＋１）本のビット線対ＢＬ０，／ＢＬ０〜ＢＬｊ，／ＢＬｊが配設されている。“ｊ”は、０以上の整数である。グループＧＰの数は、入出力（ＩＯ）数に対応する。各グループＧＰ内のビット線対ＢＬ，／ＢＬの数、すなわち列数は、カラムアドレスの数に対応する。
【００４３】
プログラマブルレプリカセルアレイ１１には、（ｊ＋１）本のビット線対ＰＢＬ０，／ＰＢＬ０〜ＰＢＬｊ，／ＰＢＬｊが配設されている。すなわち、プログラマブルレプリカセルアレイ１１の列数は、グループＧＰの列数に対応する。
【００４４】
各グループＧＰ内のビット線対ＢＬ，／ＢＬは、対応するカラム選択回路（ＭＵＸ）２２に接続されている。カラム選択回路２２−０〜２２−ｎの各々は、カラムデコーダ２１から供給されるカラムアドレスに基づいて、１本のビット線対ＢＬ，／ＢＬを選択する。カラム選択回路２２によって選択されたビット線対ＢＬ，／ＢＬは、対応するセンスアンプ１４に接続される。センスアンプ１４−０〜１４−ｎによって検知及び増幅されたデータはそれぞれ、入出力端子ＩＯ０〜ＩＯｎに出力される。
【００４５】
プログラマブルレプリカセルアレイ１１に配設されたビット線ＰＢＬ０〜ＰＢＬｊは、カラム選択回路（ＭＵＸ）２０に接続されている。カラム選択回路２０は、カラムデコーダ２１から供給されるカラムアドレスに基づいて、１本のビット線ＰＢＬを選択する。カラム選択回路２０によって選択されたビット線ＰＢＬは、レプリカビット線ＲＢＬに接続される。
【００４６】
次に、上記のように構成された半導体記憶装置１の動作について説明する。  
データの読み出し時には、カラムデコーダ２１から供給されるカラムアドレスに基づいて、カラム選択回路２２−０〜２２−ｎはそれぞれ、対応する１本のビット線対ＢＬ，／ＢＬを選択する。同様に、カラムデコーダ２１から供給されるカラムアドレスに基づいて、カラム選択回路２０は、対応する１本のビット線対ＰＢＬ，／ＰＢＬを選択する。例えば、カラムアドレスがカラム０を指定する場合、センスアンプ１４−０〜１４−ｎにはそれぞれ、グループＧＰ０〜ＧＰｎ内のビット線対ＢＬ０，／ＢＬ０〜ＢＬｎが接続される。また、レプリカビット線ＲＢＬには、ビット線ＰＢＬ０が接続される。
【００４７】
続いて、ロウデコーダ１３は、選択ワード線ＷＬを活性化する。続いて、選択ワード線ＷＬに接続されたプログラマブルレプリカセルＰＲＣは、レプリカビット線ＲＢＬにデータを重畳する。すると、イネーブル信号ＳＡＥが最適なタイミングでハイレベルになり、イネーブル信号ＳＡＥを受けたセンスアンプ１４−０〜１４−ｎはそれぞれ、ビット線対ＢＬ，／ＢＬのデータを検知及び増幅する。
【００４８】
さらに、イネーブル信号ＳＡＥと同じタイミングでタイミング信号ＷＬＣＴがハイレベルになる。タイミング信号ＷＬＣＴを受けたロウデコーダ１３には、選択ワード線ＷＬを非活性化する。
【００４９】
なお、図６では、カラムアドレスごとに１個のプログラマブルレプリカセルＰＲＣが配置された構成例を示しているため、カラムアドレスごと２種類の情報を設定することができる。カラムアドレスごとのプログラマブルレプリカセルＰＲＣの数は、任意に設定可能である。
【００５０】
図７は、消費エネルギーのシミュレーション結果を示すグラフである。図７の横軸は入出力（ＩＯ）数、縦軸はビット線で消費されるエネルギーの低減比を示している。図７には、グループＧＰ内の列数２（カラムアドレスが１ビットの場合）、列数４（カラムアドレスが２ビットの場合）、列数８（カラムアドレスが３ビットの場合）、及び列数１６（カラムアドレスが４ビットの場合）の４つのグラフを載せている。
【００５１】
図７では、カラムアドレスで指定された列群でセンスアンプの最適な活性化タイミングを生成した場合のエネルギー低減効果が分かる。また、ＩＯ数が少なくなるほどエネルギー低減効果が大きくなり、ＩＯごとの列数が多くなるほどエネルギー低減効果が大きくなる。
【００５２】
以上詳述したように第２の実施形態では、各グループＧＰ内には、カラムアドレスの数に対応する複数のビット線対ＢＬ，／ＢＬが配設される。そして、カラムアドレスごとにプログラマブルレプリカセルＰＲＣを用意し、カラムアドレスに応じて選択されるプログラマブルレプリカセルＰＲＣを変えるようにしている。
【００５３】
これにより、あるカラムアドレスによって選択されたメモリセルアレイ１０内の列群に対してセンスアンプを活性化するタイミングを最適化することができる。その他の効果は、第１の実施形態と同じである。
【００５４】
［第３の実施形態］
プログラマブルレプリカセルに記憶させる情報は、センスアンプを活性化するタイミングを制御するための情報に限らず、その以外のメモリセルアレイの行ごとに異なる特性に関する情報であってもよい。第３の実施形態は、プログラマブルレプリカセルにメモリセルの電源電圧に関する情報を記憶させ、この情報に基づいてメモリセルの電源電圧を切り替えるようにしている。
【００５５】
図８は、第３の実施形態に係る半導体記憶装置１の構成を示すブロック図である。セルアレイ部３０には、メモリセルアレイ１０、第１のプログラマブルレプリカセルアレイ１１、第２のプログラマブルレプリカセルアレイ３１、及びレプリカセルアレイ１２が配置されている。
【００５６】
プログラマブルレプリカセルアレイ１１は、複数のプログラマブルレプリカセルＰＲＣ１を備えている。プログラマブルレプリカセルアレイ１１の構成及び機能は、第１の実施形態と同じである。なお、図８では、簡略化のため、ビット線対ＰＢＬ０，／ＰＢＬ０に接続された一列分のプログラマブルレプリカセルＰＲＣ１を図示している。
【００５７】
プログラマブルレプリカセルアレイ３１は、複数のプログラマブルレプリカセルＰＲＣ２を備えている。プログラマブルレプリカセルアレイ３１には、ワード線ＷＬ０〜ＷＬｍ、及びビット線対ＰＢＬ１，／ＰＢＬ１が配設されている。プログラマブルレプリカセルＰＲＣ２は、ワード線ＷＬ及びビット線対ＰＢＬ１，／ＰＢＬ１の交差領域に配置される。プログラマブルレプリカセルＰＲＣ２の回路構成は、メモリセルＭＣと同じである。プログラマブルレプリカセルＰＲＣ２は、メモリセルＭＣの電源電圧に関する情報を記憶する。
【００５８】
ビット線ＰＢＬ１は、信号生成回路３２に接続されている。信号生成回路３２は、例えばインバータから構成される。信号生成回路３２は、ビット線ＰＢＬ１の電圧に基づいて切替信号ＳＷを生成する。切替信号ＳＷは、電源切替回路３３に送られる。
【００５９】
電源切替回路３３は、電源電圧ＶＤＤＬの電源端子及び電源電圧ＶＤＤＨの電源端子に接続され、電源電圧ＶＤＤＬ及び電源電圧ＶＤＤＨを受ける。ＶＤＤＬ＜ＶＤＤＨである。電源切替回路３３は、切替信号ＳＷに基づいて、セルアレイ部３０に電源電圧ＶＤＤＬ又は電源電圧ＶＤＤＨを供給する。
【００６０】
次に、上記のように構成された半導体記憶装置１の動作について説明する。通常、電源切替回路３３は、セルアレイ部３０に電源電圧ＶＤＤＬを供給し、よって、セルアレイ部３０は、電源電圧ＶＤＤＬを用いて動作している。
【００６１】
例えば、メモリセルアレイ１０のうちワード線ＷＬ０に接続された行は、動作速度が遅いものとする。ワード線ＷＬ０に接続されたプログラマブルレプリカセルＰＲＣ２には、データ“１”が書き込まれる。データ読み出し時にワード線ＷＬ０が選択されると、切替信号ＳＷがローレベルとなる。切替信号ＳＷがローレベルの場合、電源切替回路３３は、セルアレイ部３０に電源電圧ＶＤＤＨを供給し、よって、セルアレイ部３０は、電源電圧ＶＤＤＨを用いて動作する。これにより、メモリセルＭＣの動作速度、すなわち、ビット線に所望の振幅の信号が現れるまでの時間を速くすることができる。
【００６２】
なお、電源電圧を高くすると、当該ワード線ＷＬを読み出すときだけ消費エネルギーが増える。しかし、電源電圧ＶＤＤＨを使用する行の割合が少ない場合は、メモリ全体の平均的な消費エネルギーの増加は非常に小さい。
【００６３】
一方、動作速度が速い又は平均的な行のプログラマブルレプリカセルＰＲＣ２には、データ“０”が書き込まれる。この行のワード線ＷＬが選択されると、切替信号ＳＷがハイレベルとなる。切替信号ＳＷがハイレベルの場合、電源切替回路３３は、セルアレイ部３０に電源電圧ＶＤＤＬを供給し、よって、セルアレイ部３０は、電源電圧ＶＤＤＬを用いて動作する。
【００６４】
プログラマブルレプリカセルアレイ３１へのデータの書き込み方法は、第１の実施形態で説明したプログラマブルレプリカセルアレイ１１の場合と同様である。
【００６５】
なお、プログラマブルレプリカセルＰＲＣ２は、メモリセルＭＣより動作速度が速くなるように構成することが望ましい。例えば、メモリセルＭＣに比べて、プログラマブルレプリカセルＰＲＣ２を構成するトランジスタの閾値電圧を低くする、又はゲート幅Ｗ（チャネル幅）を大きくするなどの手法により、プログラマブルレプリカセルＰＲＣ２の動作速度をメモリセルＭＣよりも速くすることができる。これにより、プログラマブルレプリカセルＰＲＣのデータを速く読み出せるので、電源を切り替えるタイミングを速くすることができる。
【００６６】
以上詳述したように第３の実施形態では、半導体記憶装置１は、メモリセルアレイ１０の行ごとに異なる特性に関する情報、すなわち、メモリセルの電源電圧に関する情報を記憶させるプログラマブルレプリカセルＰＲＣ２を備えている。そして、データ読み出し時、プログラマブルレプリカセルＰＲＣ２の情報に基づいてメモリセルＭＣの電源電圧を切り替えるようにしている。これにより、メモリセルＭＣの動作速度を向上させることができる。
【００６７】
なお、第３の実施形態に第２の実施形態を適用することも可能である。すなわち、プログラマブルレプリカセルアレイ３１は、カラムアドレスの数に対応する複数の列を有するように構成してもよい。
【００６８】
［第４の実施形態］
第４の実施形態は、プログラマブルレプリカセルにワード線の電圧に関する情報を記憶させ、この情報に基づいてワード線の電圧を切り替えるようにしている。
【００６９】
図９は、第４の実施形態に係る半導体記憶装置１の構成を示すブロック図である。プログラマブルレプリカセルＰＲＣ２は、ワード線の電圧に関する情報を記憶する。
【００７０】
切替信号ＳＷは、電源切替回路３３に送られる。電源切替回路３３は、電源電圧ＶＤＤＬの電源端子及び電源電圧ＶＤＤＨの電源端子に接続され、電源電圧ＶＤＤＬ及び電源電圧ＶＤＤＨを受ける。ＶＤＤＬ＜ＶＤＤＨである。電源切替回路３３は、切替信号ＳＷに基づいて、ロウデコーダ１３に電源電圧ＶＤＤＬ又は電源電圧ＶＤＤＨを供給する。
【００７１】
次に、上記のように構成された半導体記憶装置１の動作について説明する。通常、電源切替回路３３は、ロウデコーダ１３に電源電圧ＶＤＤＬを供給し、よって、ロウデコーダ１３は、ワード線を選択する際、選択ワード線の電圧を電源電圧ＶＤＤＬに設定する。
【００７２】
例えば、メモリセルアレイ１０のうちワード線ＷＬ０に接続された行は、動作速度が遅いものとする。ワード線ＷＬ０に接続されたプログラマブルレプリカセルＰＲＣ２には、データ“１”が書き込まれる。データ読み出し時にワード線ＷＬ０が選択されると、切替信号ＳＷがローレベルとなる。切替信号ＳＷがローレベルの場合、電源切替回路３３は、ロウデコーダ１３に電源電圧ＶＤＤＨを供給し、よって、ロウデコーダ１３は、ワード線ＷＬ０の電圧を電源電圧ＶＤＤＨに切り替える。ワード線ＷＬの電圧を高くすると、メモリセルＭＣのＮＭＯＳトランジスタ（転送トランジスタ）Ｑ５及びＱ６は、その駆動力が上がり、結果としてセル電流が大きくなる。これにより、メモリセルＭＣの動作速度が速くなる。
【００７３】
一方、動作速度が速い又は平均的な行のプログラマブルレプリカセルＰＲＣ２には、データ“０”が書き込まれる。この行のワード線ＷＬが選択されると、切替信号ＳＷがハイレベルとなる。切替信号ＳＷがハイレベルの場合、電源切替回路３３は、ロウデコーダ１３に電源電圧ＶＤＤＬを供給し、よって、ロウデコーダ１３は、ワード線ＷＬの電圧を切り替えずに、ワード線ＷＬの電圧を電源電圧ＶＤＤＬに設定し続ける。
【００７４】
なお、第３の実施形態と同様に、プログラマブルレプリカセルＰＲＣ２は、メモリセルＭＣより動作速度が速くなるように構成することが望ましい。
【００７５】
以上詳述したように第４の実施形態によれば、データ読み出し時、プログラマブルレプリカセルＰＲＣ２の情報に基づいてワード線の電圧を切り替えることができる。これにより、メモリセルＭＣの動作速度を向上させることができる。なお、第４の実施形態に第２の実施形態を適用することも可能である。
【００７６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７７】
１…半導体記憶装置
１０…メモリセルアレイ、１１，３１…プログラマブルレプリカセルアレイ、１２…レプリカセルアレイ、１３…ロウデコーダ、１４…センスアンプ、１５…タイミング発生回路、１６…選択回路、１７…書き込み回路、１８…制御回路、１９…ＸＯＲゲート、２０…カラム選択回路、２１…カラムデコーダ、２２…カラム選択回路、３０…セルアレイ部、３２…信号生成回路、３３…電源切替回路。
【図１】
0005917219.tif 000002
【図２】
0005917219.tif 000003
【図３】
0005917219.tif 000004
【図４】
0005917219.tif 000005
【図５】
0005917219.tif 000006
【図６】
0005917219.tif 000007
【図７】
0005917219.tif 000008
【図８】
0005917219.tif 000009
【図９】
0005917219.tif 000010