(57)【特許請求の範囲】
【請求項１】
互いに並列に接続された複数のインバータを備え、入力されるプリチャージイネーブル信号を反転して、反転後のプリチャージイネーブル信号をメモリセルのためのプリチャージ回路に出力するインバータ回路と、
上記各インバータに設けられ、所定の制御信号に応答して上記各インバータを動作させるか否かを切り換える複数のスイッチ手段と、
上記プリチャージ回路と同一プロセスで形成されたテスト用トランジスタに流れる電流の電流値が大きいほど上記反転後のプリチャージイネーブル信号の傾きが小さくなるように上記制御信号を生成して、上記各スイッチ手段に出力する制御回路とを備えたことを特徴とするプリチャージイネーブル信号生成回路。
【請求項２】
上記インバータ回路は、互いに並列に接続された第１及び第２のインバータを備え、
上記第１のインバータの動作電流は上記第２のインバータの動作電流と実質的に等しいように設定され、
上記制御回路は、
上記電流値が所定の第１の電流値以下であるとき、上記第１及び第２のインバータを動作させる上記制御信号を生成することにより、上記反転後のプリチャージイネーブル信号の傾きが所定の第１の傾きになるように制御し、
上記電流値が上記第１の電流値より大きいとき、上記第１のインバータ又は上記第２のインバータを動作させる上記制御信号を生成することにより、上記反転後のプリチャージイネーブル信号の傾きが上記第１の傾きより小さい所定の第２の傾きになるように制御することを特徴とする請求項１記載のプリチャージイネーブル信号生成回路。
【請求項３】
上記インバータ回路は、互いに並列に接続された第１及び第２のインバータを備え、
上記第１のインバータの動作電流は、上記第２のインバータの動作電流より大きいように設定され、
上記制御回路は、
上記電流値が所定の第１の電流値以下であるとき、上記第１及び第２のインバータを動作させる上記制御信号を生成することにより、上記反転後のプリチャージイネーブル信号の傾きが所定の第１の傾きになるように制御し、
上記電流値が上記第１の電流値より大きく、かつ上記第１の電流値より大きい所定の第２の電流値以下であるとき、上記第１のインバータを動作させかつ上記第２のインバータの動作を停止させる上記制御信号を生成することにより、上記反転後のプリチャージイネーブル信号の傾きが上記第１の傾きより小さい所定の第２の傾きになるように制御し、
上記電流値が上記第２の電流値より大きいとき、上記第１のインバータの動作を停止しかつ上記第２のインバータを動作させる上記制御信号を生成することにより、上記反転後のプリチャージイネーブル信号の傾きが上記第２の傾きより小さい所定の第３の傾きになるように制御することを特徴とする請求項１記載のプリチャージイネーブル信号生成回路。
【請求項４】
上記制御回路は上記制御信号をあらかじめ記憶する記憶手段を備えたことを特徴とする請求項１乃至３のうちのいずれか１つに記載のプリチャージイネーブル信号生成回路。
【請求項５】
上記記憶手段は、上記制御信号をあらかじめ記憶するヒューズ回路を含むことを特徴とする請求項４記載のプリチャージイネーブル信号生成回路。
【請求項６】
上記記憶手段は、上記制御信号をあらかじめ記憶する不揮発性メモリを含むことを特徴とする請求項４記載のプリチャージイネーブル信号生成回路。
【請求項７】
上記制御回路は、上記プリチャージ回路と同一プロセスで形成されたトランジスタに流れる電流を検出して、検出した電流に基づいて上記制御信号を発生する信号発生手段を備えたことを特徴とする請求項１乃至３のうちのいずれか１つに記載のプリチャージイネーブル信号生成回路。
【請求項８】
上記制御回路は、
電源が投入された後、所定の期間だけタイマ信号を発生するタイマ回路と、
上記信号発生手段からの上記制御信号を保持する保持手段とをさらに備え、
上記信号発生手段は、上記タイマ信号に応答して上記期間だけ動作して上記制御信号を上記保持手段を介して出力し、
上記保持手段は、上記信号発生手段の動作が停止されるときに上記制御信号を保持して出力することを特徴とする請求項７記載のプリチャージイネーブル信号生成回路。
【請求項９】
メモリセルのためのプリチャージ回路を制御するためのプリチャージイネーブル信号を生成するプリチャージイネーブル信号生成回路であって、請求項１乃至８のうちのいずれか１つに記載のプリチャージイネーブル信号生成回路を備えたことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ビットラインをプリチャージするプリチャージ回路のためのプリチャージイネーブル信号生成回路及び当該プリチャージイネーブル信号生成回路を備えた半導体記憶装置に関する。
【背景技術】
【０００２】
従来、同期式ＳＲＡＭ（Static Random Access Memory）では、メモリセル及びセンスアンプの動作時に、ダミーのメモリセル及びダミーのセンスアンプを同様に動作させ、ダミーのセンスアンプからの出力信号に基づいて、センスアンプを非活性化させるタイミングなどを制御する（例えば、特許文献１参照。）。この場合、読み出し動作及び書き込み動作などにセンスアンプの活性化及び非活性化タイミングを合わせることにより、無駄なマージンを極力無くし、ＳＲＡＭの性能向上を図っている。また、特許文献１及び２では、ＳＲＡＭを安定して動作せるために、ダミーセンスアンプに動作マージンを持たせて、不具合の防止を図っている。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
図１０は、従来技術に係る１ポート同期式ＳＲＡＭ（以下、ＳＲＡＭという。）の構成を示すブロック図である。図１０のＳＲＡＭは、制御回路１０１と、メモリアレイ７と、読み出し書き込み回路１０３と、ＰＯＲＴＡ−アドレスバッファ４と、行デコーダ５と、列デコーダ６と、入出力回路８と、タイミング回路（ダミーメモリアレイ）１０９と、ダミー読み出し回路（センスアンプ）１１０とを備えて構成される。
【０００４】
制御回路１０１は、外部同期信号ＣＫ、ライトイネーブル信号ＷＥＢ、及びチップイネーブル信号ＣＥＢを外部回路（図示せず。）から受信し、終了信号ＥＮＤをダミー読み出し回路１１０から受信する。そして、制御回路１０１は、デコーダイネーブル信号ＤＥＮを行デコーダ５及び列デコーダ６に出力し、書き込みイネーブル信号ＷＥＮ及びセンスイネーブル信号ＳＥを読み出し書き込み回路１０３に出力し、ダミーメモリイネーブル信号ＤＭＥＮをタイミング回路１０９に出力し、ダミーセンスイネーブル信号ＤＳＥＮをダミー読み出し回路１１０に出力し、プリチャージイネーブル信号ＰＲＣ，ＰＲＣＢをプリチャージ回路１４０に出力して、後述するように図１０のＳＲＡＭの動作を制御する。
【０００５】
外部同期信号ＣＫは、ＳＲＡＭの動作基準となるクロック信号である。ライトイネーブル信号ＷＥＢは、ＳＲＡＭに対して書き込み動作又は読み出し動作を指示するための信号であり、ライトイネーブル信号ＷＥＢがローレベルのときＳＲＡＭは書き込み動作を指示され、ライトイネーブル信号ＷＥＢがハイレベルのときＳＲＡＭは読み出し動作を指示される。チップイネーブル信号ＣＥＢは、ＳＲＡＭの選択状態を表す信号であり、チップイネーブル信号ＣＥＢがローレベルのときＳＲＡＭは選択状態であり外部回路から入力される信号に基づいて動作し、チップイネーブル信号ＣＥＢがハイレベルのときＳＲＡＭは非選択状態であり動作しない。また、プリチャージイネーブル信号ＰＲＣは、図１１を参照して後述するプリチャージ回路１４０−０〜１４０−Ｍを活性化するための信号であり、プリチャージ回路１４０１４０−０〜１４０−Ｍはハイレベルのプリチャージイネーブル信号ＰＲＣに応答して活性化される一方、ローレベルのプリチャージイネーブル信号ＰＲＣに応答して非活性化される。なお、プリチャージイネーブル信号ＰＲＣＢは、プリチャージイネーブル信号ＰＲＣの反転信号である。
【０００６】
ＰＯＲＴＡ−アドレスバッファ４は、外部回路（図示せず。）からのアドレス信号ＡＤｎ（ｎ＝０，１，…，Ｎ）を保持して、行デコーダ５及び列デコーダ６に出力する。行デコーダ５は、制御回路１０１からハイレベルのデコーダイネーブル信号ＤＥＮが入力されると、アドレス信号ＡＤｎ（ｎ＝０，１，…，Ｎ）をデコードして、アドレス信号ＡＤｎ（ｎ＝０，１，…，Ｎ）によって指定されるメモリセル７１を選択するためにワードＷＬ０〜ＷＬＭのうちの１つを選択する信号をメモリアレイ７に出力する。列デコーダ６は、制御回路１０１からハイレベルのデコーダイネーブル信号ＤＥＮが入力されると、アドレス信号ＡＤｎ（ｎ＝０，１，…，Ｎ）をデコードして、アドレス信号ＡＤｎ（ｎ＝０，１，…，Ｎ）によって指定されるメモリセルを選択するためにビットラインＢＬ０〜ＢＬＭのうちの１つを選択する信号を読み出し書き込み回路１０３に出力する。
【０００７】
メモリアレイ７は、マトリックス状に配置されたメモリセル７１（図１２を参照して後述する。）と、プリチャージ回路１４０−ｍ（ｍ＝０，１，…，Ｍ）とを備えて構成される。メモリセル７１は、マトリックスの列毎に、ビットライン対ＢＬｍ，ＢＬＢｍ（ｍ＝０，１，…，Ｍ）を介して読み出し書き込み回路１０３に接続されている。さらに、メモリセル７１は、マトリックスの行毎にワードラインＷＬｍ（ｍ＝０，１，…，Ｍ）を介して行デコーダ５に接続されている。メモリアレイ７は、行デコーダ５によってワードラインＷＬｍ（ｍ＝０，１，…，Ｍ）を用いて指定されたメモリセル７１のデータを読み出し書き込み回路１０３に出力し、読み出し書き込み回路１０３からのデータを行デコーダ５によって指定されたメモリセル７１に書き込む。また、図１１を参照して後述するプリチャージ回路１４０−ｍ（ｍ＝０，１，…，Ｍ）は、ビットライン対ＢＬｍ，ＢＬＢｍ（ｍ＝０，１，…，Ｍ）毎に設けられる。
【０００８】
以下、プリチャージ回路１４０−ｍ（ｍ＝０，１，…，Ｍ）をプリチャージ回路１４０と総称し、センスアンプ１３０−ｍ（ｍ＝０，１，…，Ｍ）をセンスアンプ１３０と総称し、ビットラインＢＬｍ，ＢＬＢｍ（ｍ＝０，１，…，Ｍ）をそれぞれビットラインＢＬ，ＢＬＢと総称し、ワードラインＷＬｍ（ｍ＝０，１，…，Ｍ）をワードラインＷＬと総称する。
【０００９】
図１１は、図１０のプリチャージ回路１４０を示す回路図である。図１１において、プリチャージ回路１４０は、トランスミッションゲートＴＭ１，ＴＭ２，ＴＭ３を備えて構成される。ここで、制御回路１０１からのプリチャージイネーブル信号ＰＲＣは、トランスミッションゲートＴＭ１，ＴＭ２，ＴＭ３を構成する各ＮチャネルＭＯＳ（Metal Oxide Semiconductor）電界効果トランジスタ（以下、Ｎチャネルトランジスタという。）のゲートに出力され、制御回路１０１からのプリチャージイネーブル信号ＰＲＣＢはトランスミッションゲートＴＭ１，ＴＭ２，ＴＭ３を構成する各ＰチャネルＭＯＳ電界効果トランジスタ（以下、Ｐチャネルトランジスタという。）のゲートに出力される。図１１のプリチャージ回路１４０では、プリチャージの高速化を目的として、ＰチャネルトランジスタだけでなくＮチャネルトランジスタを用いている。
【００１０】
図１１において、ハイレベルのプリチャージイネーブル信号ＰＲＣに応答して、トランスミッションゲートＴＭ１〜ＴＭ３はオンして導通状態にされ、ビットライン対ＢＬ，ＢＬＢは電源Ｖｄｄの電位にプリチャージされる。このとき、トランスミッションゲートＴＭ３がオンして、ビットライン対ＢＬ，ＢＬＢの各電位はイコライズされる。また、ローレベルのプリチャージイネーブル信号ＰＲＣに応答して、トランスミッションゲートＴＭ１〜ＴＭ３はオフして遮断状態にされる。
【００１１】
図１２は、図１０のメモリセル７１を示す回路図である。図１２において、メモリセル７１は、インバータＩＮＶａ及びＩＮＶｂと、ＮチャネルトランジスタＮＡａ及びＮＡｂとを備えて構成される。ここで、ＮチャネルトランジスタＮＡａ及びＮＡｂの各ゲートはワードラインＷＬに接続される。ワードラインＷＬの電圧レベルがハイレベルであるときにメモリセル７１は活性化され、インバータＩＮＶａとＩＮＶｂとの一方の接続点（ノード）ＡはビットラインＢＬに接続される一方、インバータＩＮＶａとＩＮＶｂとの他方の接続点ＢはビットラインＢＬＢに接続される。なお、ＮチャネルトランジスタＮＡａ及びＮＡｂに代えてＰチャネルトランジスタを用いてもよい。この場合、ワードラインＷＬの電圧レベルがローレベルであるときにメモリセル７１は活性化される。
【００１２】
図１０に戻り参照すると、読み出し書き込み回路１０３は、読み出し動作のためのセンスアンプ１３０−ｍ（ｍ＝０，１，…，Ｍ）と、書き込み動作のための書き込み回路（図示せず。）とを備えて構成される。センスアンプ１３０−ｍ（ｍ＝０，１，…，Ｍ）は、ビットラインＢＬｍ，ＢＬＢｍ（ｍ＝０，１，…，Ｍ）毎に設けられる。センスイネーブル信号ＳＥがハイレベルのとき、電流がセンスアンプ１３０−ｍ（ｍ＝０，１，…，Ｍ）に流れ、センスアンプ１３０−ｍ（ｍ＝０，１，…，Ｍ）はそれぞれ、ビットラインＢＬｍ（ｍ＝０，１，…，Ｍ）とビットラインＢＬＢｍ（ｍ＝０，１，…，Ｍ）との間の電位差を増幅して、センス信号ＳＯＵＴｍ（ｍ＝０，１，…，Ｍ）として入出力回路８に出力する。また、書き込み回路は、書き込みイネーブル信号ＷＥＮがハイレベルのときに入出力回路８からの信号をメモリアレイ７に出力する。以下、センス信号ＳＯＵＴｍ（ｍ＝０，１，…，Ｍ）をセンス信号ＳＯＵＴと総称する。
【００１３】
入出力回路８は、メモリアレイ７から読み出されたデータを一時的に格納して、外部回路（図示せず。）に出力データＤＯｍ（ｍ＝０，１，…，Ｍ）として出力する。また、入出力回路８は、メモリアレイ７に書き込む入力データＤＩｍ（ｍ＝０，１，…，Ｍ）を外部回路から受信して一時的に格納する。
【００１４】
タイミング回路１０９は、固定データを保持するダミーメモリセルを有し、制御回路１０１からのダミーメモリイネーブル信号ＤＭＥＮに応答して、ダミーメモリセルによって保持されたデータをダミー読み出し回路１１０に出力する。ダミー読み出し回路１１０は、制御回路１０１からのダミーセンスイネーブル信号ＤＳＥＮに応答してタイミング回路１０９からデータを読み出して、読み出しが完了すると所定の終了信号ＥＮＤを制御回路１０１に出力する。
【００１５】
次に、図１０のＳＲＡＭの動作について説明する。ここでは、ローレベルのチップイネーブル信号ＣＥＢが制御回路１０１に入力されており、ＳＲＡＭが選択状態であるとする。制御回路１０１は、書き込み動作を表すローレベルのライトイネーブル信号ＷＥＢが入力されているときに、ハイレベル（又はローレベル）の外部同期信号ＣＫが入力されると、デコーダイネーブル信号ＤＥＮ及び書き込みイネーブル信号ＷＥＮをハイレベルにする。これによって、入出力回路８を介して入力される入力データＤＩｍ（ｍ＝０，１，…，Ｍ）が、アドレス信号ＡＤｎ（ｎ＝０，１，…，Ｎ）によって指定されたメモリセル７１に書き込まれる。一方、制御回路１０１は、読み出し動作を表すハイレベルのライトイネーブル信号ＷＥＢが入力されているときに、ハイレベル（又はローレベル）の外部同期信号ＣＫが入力されると、デコーダイネーブル信号ＤＥＮ及びセンスイネーブル信号ＳＥをハイレベルにする。これによって、アドレス信号ＡＤｎ（ｎ＝０，１，…，Ｎ）によって指定されたメモリセル７１に記憶されたデータが、入出力回路８を介して読み出される。
【００１６】
上述したように、図１０のＳＲＡＭは、ハイレベル（又はローレベル）の外部同期信号ＣＫが入力されると、指定されたアドレスにアクセスして、読み出し動作、又は書き込み動作を実行する。また、ローレベル（又はハイレベル）の外部同期信号ＣＫが入力されると、次のアクセスの準備のために、ハイレベルのプリチャージイネーブル信号ＰＲＣをプリチャージ回路１４０に出力することにより、ビットラインＢＬ，ＢＬＢを所定の電圧まで昇圧（プリチャージ）する。近年、ＳＲＡＭのサイクルタイムが高速化しているので、ＳＲＡＭは、読み出し動作の終了を内部で検出することによって内部同期信号を生成し、外部同期信号ＣＫが変化する前にプリチャージ動作を実行している。
【００１７】
図１０のＳＲＡＭはさらに、センスアンプ１３０への直流電流を低減するために、以下のように動作している。制御回路１０１は、外部同期信号ＣＫに応答してメモリアレイ７からの読み出しを開始すると同時に、所定のダミーメモリイネーブル信号ＤＭＥＮをタイミング回路１０９に出力し、かつ所定のダミーセンスイネーブル信号ＤＳＥＮをダミー読み出し回路１１０に出力して、タイミング回路１０９からの読み出しを開始する。その後、制御回路１０１は、ダミー読み出し回路１１０からの動作終了信号ＥＮＤに応答してセンスイネーブル信号ＳＥをローレベルにすることによりセンスアンプ１３０への直流電流を停止して、センスアンプ１３０を停止する。
【００１８】
図１０のＳＲＡＭは、ＳＲＡＭ内部で同期のための信号を生成して内部回路を制御するので、外部同期信号ＣＫによって内部回路を制御する場合よりも、動作速度が低下する。また、読み出し動作終了の検出も、プロセスのばらつきなどを考慮して十分な動作マージンを持って設計する必要があるため、図１０のＳＲＡＭの高速化には限界がある。
【００１９】
図１０のＳＲＡＭにおいて、通常の読み出し動作であれば、ビットラインＢＬの電位はフルスイング（最低の電位と最高の電位の間で変動すること。）することはないが、メモリセル７１へのアクセス時間間隔が比較的長くなると、ビットラインＢＬの電位の時間変化はフルスイングに近い状態となる。また、書き込み動作では、ビットラインＢＬの電位は必ずフルスイングする。この後にプリチャージ動作を行う場合、プリチャージ回路１４０をＰチャネルトランジスタだけで構成すると動作速度に限界があるので、図１１に示すように、Ｎチャネルトランジスタも併用することがある。この場合、図１１の各Ｎチャネルトランジスタへのハイレベルのプリチャージイネーブル信号ＰＲＣと、ワードラインＷＬの電圧レベルをハイレベルに活性化するための信号が時間的に重ならないように設計する必要がある。特に、読み出し動作の開始時にプリチャージ回路１４０が活性化されていると、メモリセル７１に記憶されているデータをビットライン対ＢＬ，ＢＬＢに出力する読み出し動作は妨害される。また、プリチャージ動作が早く終了した場合、読み出し開始時に十分なプリチャージレベルが確保できないなどの問題が起こる。
【００２０】
以上説明したように、メモリセル７１にアクセスする前に、プリチャージ回路１４０をローレベルのプリチャージイネーブル信号ＰＲＣにより非活性化する必要がある。すなわち、プリチャージイネーブル信号ＰＲＣの立下り後、ワードラインＷＬの電圧レベルを立ち上げる必要がある。しかしながら、プリチャージイネーブル信号ＰＲＣとワードライン信号電圧レベルの立ち上がりタイミングとの間にマージンがありすぎると、アクセススピードが遅くなってしまうため、マージンを取りすぎることはできない。
【００２１】
また、近年のプロセス微細化に伴い、プロセスのばらつきに起因して、ＳＲＡＭの製造時に、Ｐチャネルトランジスタの動作速度がＮチャネルトランジスタの動作速度より早く仕上がったり、Ｐチャネルトランジスタの動作速度が遅くＮチャネルトランジスタの動作速度より遅く仕上がったりすることがある。このため、プリチャージ回路１４０を活性化するためのプリチャージイネーブル信号ＰＲＣの電圧レベルや、メモリセル７１を活性化するためのワードラインの電圧レベルがハイレベルであるのか又はローベルであるのかに依存して、プリチャージ回路１４０及びメモリセル７１の動作タイミングは変化する。特に、図１１のプリチャージ回路１４０と図１２のメモリセル７１の各回路構成を用いる場合、プリチャージ回路１４０を非活性化するためのローレベルのプリチャージイネーブル信号ＰＲＣの生成タイミングの後にワードラインＷＬの電圧レベルをハイレベルにする必要があるので、プロセスばらつきに起因してプリチャージ回路１４０の非活性化タイミングが設計値より遅れるか、ワードラインＷＬの活性化タイミングが設計値より早くなった場合、プリチャージ動作と、読み出し又は書き込み動作とが重なってしまう。このため、ＳＲＡＭの動作は不安定になる。
【００２２】
プロセスバラツキに起因するＳＲＡＭの不安定な動作を回避するために、プリチャージ動作と、読み出し又は書き込み動作とが重ならないように、各動作タイミングを設計する必要がある。しかしながら、近年の微細プロセスでのばらつきを考慮すると、信号の立ち上がりが早くかつ立下りが遅いウエハや、その逆に立ち上がりが遅くかつ立下りが早いウエハが製造されるので、歩留まりを考慮すると、信号のタイミングに十分な動作マージンを持たせる必要があり、ＳＲＡＭの性能を向上できないことが問題になっている。
【００２３】
本発明の目的は以上の問題を解決し、微細化されたプロセスにおいて、プロセスばらつきが存在しても、高速化に対応したＳＲＡＭのプリチャージ回路のプリチャージ終了タイミングとワードラインの活性化タイミングとの間に余分なマージンを持たせることなく、従来技術に比較してＳＲＡＭを安定して動作させることができるプリチャージイネーブル信号生成回路と、当該プリチャージイネーブル信号生成回路を備えた半導体記憶装置とを提供することにある。
【課題を解決するための手段】
【００２４】
本発明に係るプリチャージイネーブル信号生成回路は、互いに並列に接続された複数のインバータを備え、入力されるプリチャージイネーブル信号を反転して、反転後のプリチャージイネーブル信号をメモリセルのためのプリチャージ回路に出力するインバータ回路と、上記各インバータに設けられ、所定の制御信号に応答して上記各インバータを動作させるか否かを切り換える複数のスイッチ手段と、上記プリチャージ回路と同一プロセスで形成されたテスト用トランジスタに流れる電流の電流値が大きいほど上記反転後のプリチャージイネーブル信号の傾きが小さくなるように上記制御信号を生成して、上記各スイッチ手段に出力する制御回路とを備えたことを特徴とする。
【発明の効果】
【００２５】
本発明に係るプリチャージイネーブル信号生成回路及び半導体記憶装置によれば、プリチャージ回路と同一プロセスで形成されたテスト用トランジスタに流れる電流の電流値が大きいほどインバータ回路で反転後のプリチャージイネーブル信号の傾きが小さくなるように制御信号を生成して、各インバータを動作させるか否かを切り換える各スイッチ手段に出力するので、プロセスばらつきに起因して上記電流値がばらついても反転後のプリチャージイネーブル信号の傾きを所定値に設定できる。このため、高速化に対応したＳＲＡＭのプリチャージ回路のプリチャージ終了タイミングとワードラインの活性化タイミングとの間に余分なマージンを持たせることなく、従来技術に比較してＳＲＡＭを安定して動作させることができる。
【図面の簡単な説明】
【００２６】
【図１】本発明の第１の実施形態に係る１ポート同期式ＳＲＡＭの構成を示すブロック図である。
【図２Ａ】図１の傾き調整回路９１を示す回路図である。
【図２Ｂ】（ａ）は第１の場合における図２Ａの傾き調整回路９１からのプリチャージイネーブル信号ＰＥＢを示すタイミングチャートであり、（ｂ）は第２の場合における図２Ａの傾き調整回路９１からのプリチャージイネーブル信号ＰＥＢを示すタイミングチャートであり、（ｃ）は第３の場合における図２Ａの傾き調整回路９１からのプリチャージイネーブル信号ＰＥＢを示すタイミングチャートである。
【図３】図１の傾き制御トランジスタ制御回路２の構成を示すブロック図である。
【図４】図３のヒューズセル２２を示す回路図である。
【図５】本発明の第２の実施形態に係る傾き制御トランジスタ制御回路２ａの構成を示すブロック図である。
【図６】本発明の第３の実施形態に係る傾き制御トランジスタ制御回路２ｂの構成を示すブロック図である。
【図７Ａ】図６の電流検出回路２１ｂを示す回路図である。
【図７Ｂ】図７Ａの電流検出回路２１ｂの変形例である電流検出回路２１ｃを示す回路図である。
【図８】本発明の第４の実施形態に係る傾き制御トランジスタ制御回路２ｃの構成を示すブロック図である。
【図９Ａ】図８の電流検出回路２１ｄを示す回路図である。
【図９Ｂ】図９Ａの電流検出回路２１ｄの変形例である電流検出回路２１ｅを示す回路図である。
【図１０】従来技術に係る１ポート同期式ＳＲＡＭの構成を示すブロック図である。
【図１１】図１０のプリチャージ回路１４０を示す回路図である。
【図１２】図１０のメモリセル７１を示す回路図である。
【発明を実施するための形態】
【００２７】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
【００２８】
第１の実施形態．
図１は、本発明の第１の実施形態に係る１ポート同期式ＳＲＡＭ（以下、ＳＲＡＭという。）の構成を示すブロック図である。図１のＳＲＡＭは、図１０のＳＲＡＭと比較して、以下の点が異なる。
（１）タイミング回路１０９及びダミー読み出し回路１１０を備えないこと。
（２）制御回路１０１に代えて制御回路１を備えること。
（３）傾き制御トランジスタ制御回路２及び傾き調整回路９１を備えたプリチャージイネーブル信号生成回路９をさらに備えること。
その他の構成要素は、図１０のＳＲＡＭと同様であり、その説明を省略する。
【００２９】
ここで、詳細後述するように、本実施形態に係るプリチャージイネーブル信号生成回路９は、互いに並列に接続された複数のインバータＩＮＶ１，ＩＮＶ２を備え、入力されるプリチャージイネーブル信号ＰＲＣを反転して、反転後のプリチャージイネーブル信号ＰＥＢをメモリセルのためのプリチャージ回路１４０に出力するインバータ回路ＩＮＶと、各インバータＩＮＶ１，ＩＮＶ２に設けられ、プリチャージ制御信号ＰＥ０，ＰＥ１，ＰＥ２，ＰＥ３に応答して各インバータＩＮＶ１，ＩＮＶ２を動作させるか否かを切り換える傾き制御トランジスタＱＥ０，ＱＥ１，ＱＥ２，ＱＥ３と、プリチャージ回路１４０と同一プロセスで形成されたテスト用トランジスタに流れる電流の電流値が大きいほど反転後のプリチャージイネーブル信号ＰＥＢの傾きが小さくなるようプリチャージ制御信号ＰＥ０，ＰＥ１，ＰＥ２，ＰＥ３を生成して、各スイッチ手段に出力する傾き制御トランジスタ制御回路２とを備えたことを特徴としている。
【００３０】
制御回路１は、制御回路１０１と比較して、ダミーメモリイネーブル信号ＤＭＥＮとダミーセンスイネーブル信号ＤＳＥＮとを出力せず、終了信号ＥＮＤを受信しないこと、及びプリチャージイネーブル信号ＰＲＣをプリチャージ回路１４０に代えてプリチャージイネーブル信号生成回路９に出力することが異なることを特徴とし、その他の構成及び動作は制御回路１０１と同様である。
【００３１】
図１において、傾き調整回路９１は、詳細後述するように、プリチャージイネーブル信号ＰＥ，ＰＥＢを生成し、プリチャージ回路１４０に出力する。プリチャージ回路１４０は、プリチャージイネーブル信号ＰＲＣ，ＰＲＣＢに代えて、プリチャージイネーブル信号ＰＥ，ＰＥＢに従って動作する。また、傾き制御トランジスタ制御回路２は、詳細後述するように外部回路（図示せず。）からのチップイネーブル信号ＣＥ及び読み出し信号ＦＣＫに応答して、プリチャージ制御信号ＰＥｉ（ｉ＝０，１，…，３）を生成して傾き調整回路９１に出力する。なお、チップイネーブル信号ＣＥは、チップイネーブル信号ＣＥＢの反転信号である。
【００３２】
以下、傾き制御トランジスタ制御回路２及び傾き調整回路９１について詳述する。
【００３３】
図２Ａは、図１の傾き調整回路９１を示す回路図である。傾き調整回路９１は、インバータ回路ＩＮＶと、インバータＩＮＶ３と、Ｎチャネルトランジスタである傾き制御トランジスタＱＥ０，ＱＥ１と、Ｐチャネルトランジスタである傾き制御トランジスタＱＥ２，ＱＥ３とを備えて構成される。ここで、インバータ回路ＩＮＶは、互いに直列に接続されたＰチャネルトランジスタＱＰ１及びＮチャネルトランジスタＱＮ１を備えたインバータＩＮＶ１と、互いに直列に接続されたＰチャネルトランジスタＱＰ２及びＮチャネルトランジスタＱＮ２を備えたインバータＩＮＶ２とを備えて構成され、インバータＩＮＶ１及びＩＮＶ２は互いに並列に接続される。また、傾き制御トランジスタＱＥ０はＮチャネルトランジスタＱＮ１と接地との間に接続され、傾き制御トランジスタＱＥ１はＮチャネルトランジスタＱＮ２と接地との間に接続され、傾き制御トランジスタＱＥ２は電源ＶｄｄとＰチャネルトランジスタＱＰ１との間に接続され、傾き制御トランジスタＱＥ３は電源ＶｄｄとＰチャネルトランジスタＱＰ２との間に接続される。また、傾き制御トランジスタＱＥ０とＱＥ２とは、インバータＩＮＶ１を動作させるか否かを切り換えるスイッチ手段を構成する。さらに、傾き制御トランジスタＱＥ１とＱＥ３とは、インバータＩＮＶ２を動作させるか否かを切り換えるスイッチ手段を構成する。
【００３４】
また、インバータＩＮＶ１を構成するＰチャネルトランジスタＱＰ１及びＮチャネルトランジスタＱＮ１の各チャネル幅は、インバータＩＮＶ２を構成するＰチャネルトランジスタＱＰ２及びＮチャネルトランジスタＱＮ２の各チャネル幅より大きいように設定されている。このため、インバータＩＮＶ１の動作電流はインバータＩＮＶ２の動作電流より大きい。
【００３５】
さらに、プリチャージイネーブル信号ＰＲＣはインバータ回路ＩＮＶに出力されて反転され、反転後のプリチャージイネーブル信号ＰＲＣは、プリチャージイネーブル信号ＰＥＢとしてプリチャージ回路１４０に出力されるとともに、インバータＩＮＶ３を介してプリチャージイネーブル信号ＰＥとしてプリチャージ回路１４０に出力される。
【００３６】
図２Ａにおいて、傾き制御トランジスタＱＥ０，ＱＥ１，ＱＥ２，ＱＥ３はそれぞれ、傾き制御トランジスタ制御回路２からのプリチャージ制御信号ＰＥ０，ＰＥ１，ＰＥ２，ＰＥ３に応答してオン又はオフするように制御される。ここで、傾き制御トランジスタＱＥ０とＱＥ２とは連動してオン・オフ制御され、傾き制御トランジスタＱＥ１とＱＥ３とは連動してオン・オフ制御される。ここで、全ての傾き制御トランジスタＱＥ０，ＱＥ１，ＱＥ２，ＱＥ３がオンするように制御されるとき（以下、第１の場合という。）、インバータＩＮＶ１及びＩＮＶ２は動作し、プリチャージイネーブル信号ＰＲＣは、インバータＩＮＶ１とＩＮＶ２との並列接続回路であるインバータ回路ＩＮＶを介してプリチャージイネーブル信号ＰＥＢとして出力される。また、傾き制御トランジスタＱＥ０及びＱＥ２がオンし、かつ傾き制御トランジスタＱＥ１及びＱＥ３がオフするように制御されるとき（以下、第２の場合という。）、インバータＩＮＶ１は動作する一方インバータＩＮＶ２は動作を停止し、プリチャージイネーブル信号ＰＲＣはインバータＩＮＶ１を介してプリチャージイネーブル信号ＰＥＢとして出力される。さらに、傾き制御トランジスタＱＥ１及びＱＥ３がオンし、かつ傾き制御トランジスタＱＥ０及びＱＥ２がオフするように制御されるとき（以下、第３の場合）、インバータＩＮＶ１は動作を停止する一方インバータＩＮＶ２は動作し、プリチャージイネーブル信号ＰＲＣはインバータＩＮＶ２を介してプリチャージイネーブル信号ＰＥＢとして出力される。
【００３７】
図２Ｂにおいて、（ａ）は第１の場合における図２Ａの傾き調整回路９１からのプリチャージイネーブル信号ＰＥＢを示すタイミングチャートであり、（ｂ）は第２の場合における図２Ａの傾き調整回路９１からのプリチャージイネーブル信号ＰＥＢを示すタイミングチャートであり、（ｃ）は第３の場合における図２Ａの傾き調整回路９１からのプリチャージイネーブル信号ＰＥＢを示すタイミングチャートである。ここで、上述したように、インバータＩＮＶ１の動作電流はインバータＩＮＶ２の動作電流より大きい。また、インバータＩＮＶ１及びＩＮＶ２の並列接続回路の動作電流は、インバータＩＮＶ１及びＩＮＶ２の単体の各動作電流より大きい。従って、プリチャージイネーブル信号ＰＥＢの電圧レベルがハイレベルであるときとローレベルであるときの電圧差がΔＶであるとき、傾き調整回路９１からのプリチャージイネーブル信号ＰＥＢの立ち上がり時間（電圧レベルがローレベルから立ち上がり始めるタイミングからハイレベルになるタイミングまでの時間）及び立ち下がり時間（電圧レベルがハイレベルから立ち下がり始めるタイミングからローレベルになるタイミングまでの時間）は、第１の場合、第２の場合、及び第３においてそれぞれ、Δｔ１＜Δｔ２＜Δｔ３となる。従って、プリチャージイネーブル信号ＰＥＢの立ち上がり時及び立ち下がり時の傾きはそれぞれ、第１の傾き（ΔＶ／Δｔ１）＞第２の傾き（ΔＶ／Δｔ２）＞第３の傾き（ΔＶ／Δｔ３）となる。従って、図２Ａの傾き調整回路９１において、プリチャージ制御信号ＰＥ０，ＰＥ１，ＰＥ２，ＰＥ３を用いて、インバータＩＮＶ１及びＩＮＶ２のうちの少なくとも一方を動作させることにより、プリチャージイネーブル信号ＰＥ及びＰＥＢの傾きを第１、第２又は第３の傾きに調整できる。
【００３８】
図３は、図１の傾き制御トランジスタ制御回路２の構成を示すブロック図である。図３において、傾き制御トランジスタ制御回路２は、詳細後述するヒューズセル２２−０〜２２−３を備えたヒューズ回路２１と、ナンドゲートＡ０〜Ａ３と、インバータＩＶ０〜ＩＶ３とを備えて構成される。
【００３９】
読み出し信号ＦＣＫは、電源投入後、所定の期間ローレベルにされ、その後ハイレベルにされる信号であり、ヒューズセル２２−０〜２２−３に入力される。
【００４０】
ヒューズセル２２−０は、ハイレベルの読み出し信号ＦＣＫが入力されると、記憶しているハイレベル又はローレベルの傾き制御信号ＦＯＵＴ０をナンドゲートＡ０に出力する。ナンドゲートＡ０は、入力される傾き制御信号ＦＯＵＴ０とチップイネーブル信号ＣＥとのＮＡＮＤ演算を行って、その演算結果信号をインバータＩＶ０を介してプリチャージ制御信号ＰＥ０として傾き制御トランジスタＱＥ０のゲートに出力する。
【００４１】
ヒューズセル２２−１は、ハイレベルの読み出し信号ＦＣＫが入力されると、記憶しているハイレベル又はローレベルの傾き制御信号ＦＯＵＴ１をナンドゲートＡ１に出力する。ナンドゲートＡ１は、入力される傾き制御信号ＦＯＵＴ１とチップイネーブル信号ＣＥとのＮＡＮＤ演算を行って、その演算結果信号をインバータＩＶ１を介してプリチャージ制御信号ＰＥ１として傾き制御トランジスタＱＥ１のゲートに出力する。
【００４２】
ヒューズセル２２−２は、ハイレベルの読み出し信号ＦＣＫが入力されると、記憶しているハイレベル又はローレベルの傾き制御信号ＦＯＵＴ２をナンドゲートＡ２に出力する。ナンドゲートＡ２は、入力される傾き制御信号ＦＯＵＴ２とチップイネーブル信号ＣＥとのＮＡＮＤ演算を行って、その演算結果信号をインバータＩＶ２を介してプリチャージ制御信号ＰＥ２として傾き制御トランジスタＱＥ２のゲートに出力する。
【００４３】
ヒューズセル２２−３は、ハイレベルの読み出し信号ＦＣＫが入力されると、記憶しているハイレベル又はローレベルの傾き制御信号ＦＯＵＴ３をナンドゲートＡ３に出力する。ナンドゲートＡ３は、入力される傾き制御信号ＦＯＵＴ３とチップイネーブル信号ＣＥとのＮＡＮＤ演算を行って、その演算結果信号をインバータＩＶ３を介してプリチャージ制御信号ＰＥ３として傾き制御トランジスタＱＥ３のゲートに出力する。
【００４４】
以上説明したように構成された傾き制御トランジスタ制御回路２において、傾き制御信号ＦＯＵＴｉ（ｉ＝０，１，…，３）がローレベルの場合、対応するプリチャージ制御信号ＰＥｉ（ｉ＝０，１，…，３）は、チップイネーブル信号ＣＥの信号レベルに関わらずローレベルとなり、傾き制御信号ＦＯＵＴｉ（ｉ＝０，１，…，３）がハイレベルの場合、対応するプリチャージ制御信号ＰＥｉ（ｉ＝０，１，…，３）は、チップイネーブル信号ＣＥと同一の信号レベルとなる。従って、傾き制御信号ＦＯＵＴｉ（ｉ＝０，１，…，３）に基づいて、オン状態にする傾き制御トランジスタＱＥｉ（ｉ＝０，１，…，３）を指定できる。以下、ヒューズセル２２−ｉ（ｉ＝０，１，…，３）をヒューズセル２２と総称し、傾き制御信号ＦＯＵＴｉ（ｉ＝０，１，…，３）を傾き制御信号ＦＯＵＴと総称する。
【００４５】
図４は、図３のヒューズセル２２を示す回路図である。図４において、ヒューズセル２２は、ＰチャネルトランジスタＱ１１，Ｑ１３と、ＮチャネルトランジスタＱ１２と、インバータＩＶ１１と、ヒューズＦＵ１１とを備えて構成される。
【００４６】
読み出し信号ＦＣＫは、ＰチャネルトランジスタＱ１１のゲート及びＮチャネルトランジスタＱ１２のゲートに入力される。ＰチャネルトランジスタＱ１１とＮチャネルトランジスタＱ１２とはインバータを構成し、当該インバータの出力端子は、ＰチャネルトランジスタＱ１３のドレイン、及びインバータＩＶ１１の入力端子に接続される。ＮチャネルトランジスタＱ１２のソースは、ヒューズＦＵ１１を介して接地される。ＰチャネルトランジスタＱ１３のソースは電源Ｖｄｄに接続され、ＰチャネルトランジスタＱ１３のゲートはインバータＩＶ１１の出力端子に接続される。また、インバータＩＶ１１の出力端子から傾き制御信号ＦＯＵＴが出力される。ＰチャネルトランジスタＱ１３のドレインとインバータＩＶ１１の入力端子との接続点をノードＮ１１という。
【００４７】
以上説明したように構成されたヒューズセル２２は、以下のように動作する。
（１）ローレベルの読み出し信号ＦＣＫが入力される場合：ＰチャネルトランジスタＱ１１がオンされ、ＮチャネルトランジスタＱ１２がオフされる。このとき、ノードＮ１１は、ＰチャネルトランジスタＱ１１がオン状態であるのでハイレベルとなり、インバータＩＶ１１を介してローレベルの傾き制御信号ＦＯＵＴが出力される。また、ＰチャネルトランジスタＱ１３は、ローレベルの信号がゲートに印加されるのでオン状態となる。このとき、ヒューズセル２２は、ヒューズＦＵ１１が切断されているか否かに関わらず同様に動作する。
（２）ハイレベルの読み出し信号ＦＣＫが入力され、かつヒューズＦＵ１１が切断されていない場合：ＰチャネルトランジスタＱ１１はオフされ、ＮチャネルトランジスタＱ１２がオンされる。このとき、ノードＮ１１は、ＰチャネルトランジスタＱ１３がオン状態であるのでハイレベルを維持しようとするとともに、ＮチャネルトランジスタＱ１２がオン状態であるのでローレベルに変化しようとするが、ＰチャネルトランジスタＱ１３のオン抵抗とＮチャネルトランジスタＱ１２のオン抵抗との比によって、ノードＮ１１はローレベルとなり、インバータＩＶ１１を介してハイレベルの傾き制御信号ＦＯＵＴが出力される。また、ＰチャネルトランジスタＱ１３は、ハイレベルの信号がゲートに印加されてオフ状態となる。
（３）ハイレベルの読み出し信号ＦＣＫが入力され、かつヒューズＦＵ１１が切断されている場合：ＰチャネルトランジスタＱ１１はオフされ、ＮチャネルトランジスタＱ１２がオンされる。ＮチャネルトランジスタＱ１２がオン状態となるが、ヒューズＦＵ１１が切断されているので、ノードＮ１１は接地されない。また、ＰチャネルトランジスタＱ１３がオン状態であるので、ノードＮ１１はハイレベルを維持し、インバータＩＶ１１を介してローレベルの傾き制御信号ＦＯＵＴが出力される。
【００４８】
従って、ヒューズセル２２は、ハイレベルの読み出し信号ＦＣＫが入力されかつヒューズＦＵ１１が切断されていなければハイレベルの傾き制御信号ＦＯＵＴを出力し、ハイレベルの読み出し信号ＦＣＫが入力されかつヒューズＦＵ１１が切断されていればローレベルの傾き制御信号ＦＯＵＴを出力する。
【００４９】
次に、ヒューズ回路２１によって記憶される傾き制御信号ＦＯＵＴｉ（ｉ＝０，１，…，３）を決定する方法について説明する。図１のＳＲＡＭを形成した後のウエハテストにおいて、プリチャージ回路１４０を含むＳＲＡＭが製造されたプロセスと同一のプロセスで形成されたテスト用トランジスタに流れる電流を測定する。ここで、測定される電流の大きさはテスト用トランジスタの動作速度に比例している。従って、テスト用トランジスタにおいて測定された電流値が小さいほど、プリチャージイネーブル信号ＰＥ，ＰＥＢの受信後の図１１のプリチャージ回路１４０の活性化及び非活性化のタイミングは遅くなる。本実施形態において、測定された電流値が小さいほど、プリチャージイネーブル信号ＰＥ，ＰＥＢの傾きが大きくなる（立ち上がり時間及び立ち下がり時間が短くなる）ように、各傾き制御トランジスタＱＥｉ（ｉ＝０，１，…，３）のオン・オフ状態を決定し、対応するヒューズセル２２−ｉ（ｉ＝０，１，…，３）のヒューズＦＵ１１を切断して、ヒューズ回路２１に傾き制御信号ＦＯＵＴｉ（ｉ＝０，１，…，３）をあらかじめ記憶させる。
【００５０】
具体的には、測定された電流値が所定の第１の電流値以下であるとき、全ての傾き制御トランジスタＱＥ０〜ＱＥ３をオンしてインバータＩＮＶ１及びＩＮＶ２を動作させ、測定された電流値が第１の電流値より大きくかつ所定の第２の電流値以下であるとき、傾き制御トランジスタＱＥ０，ＱＥ２をオンしかつ傾き制御トランジスタＱＥ１，ＱＥ３をオフし、測定された電流値が第２の電流値より大きいとき、傾き制御トランジスタＱＥ０，ＱＥ２をオフしかつ傾き制御トランジスタＱＥ１，ＱＥ３をオンするように、ヒューズ回路２１に傾き制御信号ＦＯＵＴｉ（ｉ＝０，１，…，３）をあらかじめ記憶させる。傾き制御トランジスタ制御回路２は、外部回路（図示せず。）からのチップイネーブル信号ＣＥとヒューズ回路２１に記憶された傾き制御信号ＦＯＵＴｉ（ｉ＝０，１，…，３）とに基づいてプリチャージ制御信号ＰＥｉ（ｉ＝０，１，…，３）を生成して、傾き調整回路９１に出力するので、傾き調整回路９１からのプリチャージイネーブル信号ＰＥ，ＰＥＢの傾きは、ヒューズ回路２１に記憶された傾き制御信号ＦＯＵＴｉ（ｉ＝０，１，…，３）に対応した傾きとなる。具体的には、測定された電流値が第１の電流値以下であるときは、プリチャージイネーブル信号ＰＥ，ＰＥＢの傾きは第１の傾き（ΔＶ／Δｔ１）になるように制御され、測定された電流値が第１の電流値より大きくかつ第２の電流値以下であるときは、プリチャージイネーブル信号ＰＥ，ＰＥＢの傾きは第２の傾き（ΔＶ／Δｔ２）になるように制御され、測定された電流値が第２の電流値より大きいときは、プリチャージイネーブル信号ＰＥ，ＰＥＢの傾きは第３の傾き（ΔＶ／Δｔ３）になるように制御される。
【００５１】
以上説明したように、本実施形態によれば、傾き調整回路９１は互いに並列に接続されたインバータＩＮＶ１及びＩＮＶ２を備え、プリチャージ制御信号ＰＥｉ（ｉ＝０，１，…，３）に応答してインバータＩＮＢ１及びＩＮＶ２のうちの少なくとも一方を動作させる。また、ウエハ生産後のウエハテストにおいて、傾き制御トランジスタＱＥｉ（ｉ＝０，１，…，３）のオン・オフ状態を指定するための傾き制御信号ＦＯＵＴｉ（ｉ＝０，１，…，３）をヒューズ回路２１に記憶させる。従って、プロセスばらつきに起因して、ハイレベルのプリチャージイネーブル信号ＰＲＣの発生期間とワードラインＷＬの電位の立ち上がりタイミングとが重なりそうな場合、あるいは、ハイレベルのプリチャージイネーブル信号ＰＲＣの発生期間とワードラインＷＬの電位の立ち上がりタイミングとの間に余裕がある場合でも、プリチャージイネーブル信号ＰＥ，ＰＥＢの傾きを第１、第２又は第３の傾きになるように制御し、プリチャージ動作と読み出し動作の重なりを回避できる。本実施形態によれば、プリチャージ終了タイミングとワードラインの電位の立ち上がりタイミングとの間にプロセスばらつきを考慮した動作マージンを設けることなく、プリチャージ終了後の適切なタイミングでワードラインの電位を立ち上げることができる。このため、従来技術に比較してＳＲＡＭの動作速度及び性能を向上できる。
【００５２】
第２の実施形態．
第２の実施形態に係るＳＲＡＭは、第１の実施形態に係るＳＲＡＭと比較して、傾き制御トランジスタ制御回路２に代えて傾き制御トランジスタ制御回路２ａを備えて構成されることが異なることを特徴とし、その他の構成要素は、第１の実施形態と同様であり、その説明を省略する。
【００５３】
図５は、本発明の第２の実施形態に係る傾き制御トランジスタ制御回路２ａの構成を示すブロック図である。傾き制御トランジスタ制御回路２ａは、傾き制御トランジスタ制御回路２と比較して、ヒューズ回路２１に代えて不揮発性メモリ２１ａを備えて構成されることが異なることを特徴とし、その他の構成要素は傾き制御トランジスタ制御回路２と同様であり、その説明を省略する。
【００５４】
不揮発性メモリ２１ａは、外部回路（図示せず。）からの制御信号及びデータ信号によって、ハイレベル又はローレベルを有するデータ信号を記憶できる例えばフラッシュメモリ、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）などの不揮発性メモリである。不揮発性メモリ２１ａが、ヒューズ回路２１によって記憶される傾き制御信号ＦＯＵＴｉ（ｉ＝０，１，…，３）と同様の傾き制御信号ＳＣｉ（ｉ＝０，１，…，３）をあらかじめ記憶することにより、傾き制御トランジスタ制御回路２ａは、傾き制御トランジスタ制御回路２と同様に動作する。
【００５５】
次に、不揮発性メモリ２１ａによって記憶される傾き制御信号ＳＣｉ（ｉ＝０，１，…，３）を決定する方法について説明する。図１のＳＲＡＭを形成した後のウエハテストにおいて、プリチャージ回路１４０を含むＳＲＡＭが製造されたプロセスと同一のプロセスで形成されたテスト用トランジスタに流れる電流を測定する。本実施形態において、測定された電流値が小さいほど、プリチャージイネーブル信号ＰＥ，ＰＥＢの傾きが大きくなる（立ち上がり時間及び立ち下がり時間が短くなる）ように、各傾き制御トランジスタＱＥｉ（ｉ＝０，１，…，３）のオン・オフ状態を決定し、当該決定に従って、不揮発性メモリ２１ａに傾き制御信号ＳＣｉ（ｉ＝０，１，…，３）をあらかじめ記憶させる。
【００５６】
具体的には、測定された電流値が所定の第１の電流値以下であるとき、全ての傾き制御トランジスタＱＥ０〜ＱＥ３をオンしてインバータＩＮＶ１及びＩＮＶ２を動作させ、測定された電流値が第１の電流値より大きくかつ所定の第２の電流値以下であるとき、傾き制御トランジスタＱＥ０，ＱＥ２をオンしかつ傾き制御トランジスタＱＥ１，ＱＥ３をオフし、測定された電流値が第２の電流値より大きいとき、傾き制御トランジスタＱＥ０，ＱＥ２をオフしかつ傾き制御トランジスタＱＥ１，ＱＥ３をオンするように不揮発性メモリ２１ａに傾き制御信号ＳＣｉ（ｉ＝０，１，…，３）をあらかじめ記憶させる。傾き制御トランジスタ制御回路２ａは、外部回路（図示せず。）からのチップイネーブル信号ＣＥと不揮発性メモリ２１ａに記憶された傾き制御信号ＳＣｉ（ｉ＝０，１，…，３）とに基づいてプリチャージ制御信号ＰＥｉ（ｉ＝０，１，…，３）を生成して、傾き調整回路９１に出力するので、傾き調整回路９１からのプリチャージイネーブル信号ＰＥ，ＰＥＢの傾き（立ち上がり時間及び立ち下がり時間に対応する。）は、不揮発性メモリ２１ａに記憶された傾き制御信号ＳＣｉ（ｉ＝０，１，…，３）に対応した傾きとなる。具体的には、第１の実施形態と同様に、測定された電流値が第１の電流値以下であるときは、プリチャージイネーブル信号ＰＥ，ＰＥＢの傾きは第１の傾き（ΔＶ／Δｔ１）になるように制御され、測定された電流値が第１の電流値より大きくかつ第２の電流値以下であるときは、プリチャージイネーブル信号ＰＥ，ＰＥＢの傾きは第２の傾き（ΔＶ／Δｔ２）になるように制御され、測定された電流値が第２の電流値より大きいときは、プリチャージイネーブル信号ＰＥ，ＰＥＢの傾きは第３の傾き（ΔＶ／Δｔ３）になるように制御される。
【００５７】
以上説明したように、第２の実施形態によれば、ＳＲＡＭチップ製造後のテストにおいて、傾き制御トランジスタＱＥｉ（ｉ＝０，１，…，３）のオン・オフ状態を指定するための傾き制御信号ＳＯＵＴｉ（ｉ＝０，１，…，３）を不揮発性メモリ２１ａに記憶させる。従って、プロセスばらつきに起因して、ハイレベルのプリチャージイネーブル信号ＰＲＣとワードラインＷＬの電位の立ち上がりタイミングとが重なりそうな場合、あるいは、ハイレベルのプリチャージイネーブル信号ＰＲＣとワードラインＷＬの電位の立ち上がりタイミングとの間に余裕がある場合でも、プリチャージイネーブル信号ＰＥ，ＰＥＢの傾きを第１、第２又は第３の傾きである所定値になるように制御し、プリチャージ動作と読み出し動作の重なりを回避できる。本実施形態によれば、プリチャージ終了タイミングとワードラインの電位の立ち上がりタイミングとの間にプロセスばらつきを考慮した動作マージンを設けることなく、プリチャージ終了後の適切なタイミングでワードラインの電位を立ち上げることができる。このため、従来技術に比較してＳＲＡＭの動作速度及び性能を向上できる。
【００５８】
第３の実施形態．
第３の実施形態に係るＳＲＡＭは、第１の実施形態に係るＳＲＡＭと比較して、傾き制御トランジスタ制御回路２に代えて傾き制御トランジスタ制御回路２ｂを備えて構成されることが異なることを特徴とし、その他の構成要素は、第１の実施形態と同様であり、その説明を省略する。
【００５９】
図６は、本発明の第３の実施形態に係る傾き制御トランジスタ制御回路２ｂの構成を示すブロック図である。傾き制御トランジスタ制御回路２ｂは、傾き制御トランジスタ制御回路２と比較して、ヒューズ回路２１に代えて信号発生手段である電流検出回路２１ｂを備えて構成されることが異なることを特徴とし、その他の構成要素は傾き制御トランジスタ制御回路２と同様であり、その説明を省略する。
【００６０】
図７Ａは、図６の電流検出回路２１ｂを示す回路図である。電流検出回路２１ｂは、抵抗Ｒ２１と、インバータＩＶ２０〜ＩＶ２３と、ＮチャネルトランジスタＱ２１とを備えて構成される。抵抗Ｒ２１の一端は電源Ｖｄｄに接続され、抵抗Ｒ２１の他端はインバータＩＶ２０〜ＩＶ２３の入力端子、及びＮチャネルトランジスタＱ２１のドレインに接続される。抵抗Ｒ２１の上記他端とインバータＩＶ２０の入力端子との接続点をノードＮ２１という。ＮチャネルトランジスタＱ２１のゲートは、電源Ｖｄｄに接続され、ＮチャネルトランジスタＱ２１のソースは接地される。ここで、ＮチャネルトランジスタＱ２１は、図１のＳＲＡＭが製造されたプロセスと同一のプロセスで製造されたテスト用トランジスタである。また、インバータＩＶ２０〜ＩＶ２３は、それぞれ異なる論理しきい値電圧Ｖｔｈ０〜Ｖｔｈ３を有し、Ｖｔｈ０＜Ｖｔｈ１＜Ｖｔｈ２＜Ｖｔｈ３であるとする。
【００６１】
ノードＮ２１の電圧ＶＮ２１は、ＮチャネルトランジスタＱ２１のオン抵抗（電流の流れやすさ）と抵抗Ｒ２１の抵抗値とに基づいて決定されるが、ＮチャネルトランジスタＱ２１のオン抵抗は、プロセスのばらつきによって異なる。製造されたＮチャネルトランジスタＱ２１のオン抵抗が低いほど、電流検出回路２１ｂを動作させたときのノードＮ２１の電圧ＶＮ２１は低くなる。ここで、ＮチャネルトランジスタＱ２１のオン抵抗が抵抗値Ｒ０であるときに、ノードＮ２１の電圧ＶＮ２１が論理しきい値電圧Ｖｔｈ３よりも高いとする。このとき、インバータＩＶ２０〜ＩＶ２３はそれぞれ、ハイレベルの信号が入力されたと判定して、ローレベルの傾き制御信号ＩＯＵＴ０〜ＩＯＵＴ３を出力する。
【００６２】
オン抵抗値Ｒ１（Ｒ１＜Ｒ０）を有するＮチャネルトランジスタＱ２１が製造された場合、ノードＮ２１の電圧ＶＮ２１は、上述した場合よりも低くなる。ここで、例えばノードＮ２１の電圧ＶＮ２１が、論理しきい値電圧Ｖｔｈ１よりも高く、論理しきい値電圧Ｖｔｈ２よりも低いとする。このとき、インバータＩＶ２０，ＩＶ２１はそれぞれ、ハイレベルの信号が入力されたと判定して、ローレベルの傾き制御信号ＩＯＵＴ０，ＩＯＵＴ１を出力する。一方、インバータＩＶ２２，ＩＶ２３はそれぞれ、ローレベルの信号が入力されたと判定して、ハイレベルの傾き制御信号ＩＯＵＴ２，ＩＯＵＴ３を出力する。
【００６３】
以上説明したように、電流検出回路２１ｂでは、ＮチャネルトランジスタＱ２１のオン抵抗が低いほど、電流検出回路２１ｂを動作させたときのノードＮ２１の電圧ＶＮ２１が低くなり、ハイレベルの傾き制御信号ＩＯＵＴｉ（ｉ＝０，１，…，３）を出力するインバータＩＶ２０〜ＩＶ２３が増加する。
【００６４】
上述したように、ＮチャネルトランジスタＱ２１のオン抵抗値に基づいて、インバータＩＶ２０〜ＩＶ２３によって出力される傾き制御信号ＩＯＵＴ０〜ＩＯＵＴ３の信号レベルが変化するので、傾き制御信号ＩＯＵＴ０〜ＩＯＵＴ３を用いて傾き制御トランジスタＱＥ０〜ＱＥ３のオン・オフ状態を変化させることができる。従って、ＮチャネルトランジスタＱ２１のオン抵抗値が大きいほど（ＮチャネルトランジスタＱ２１に流れる電流が小さいほど）、プリチャージイネーブル信号ＰＥ，ＰＥＢの傾きが大きくなるように各傾き制御トランジスタＱＥｉ（ｉ＝０，１，…，３）のオン・オフ状態を指定する傾き制御信号ＩＯＵＴ０〜ＩＯＵＴ３が出力されるように、抵抗Ｒ２１の抵抗値、及びインバータＩＶ２０〜ＩＶ２３の論理しきい値電圧Ｖｔｈ０〜Ｖｔｈ３を設定する。なお、傾き制御信号ＩＯＵＴ０〜ＩＯＵＴ３は、必要に応じてインバータなどを介して反転された後に、ナンドゲートＡ０〜Ａ３に出力される。
【００６５】
電流検出回路２１ｂは、以上説明したように構成されるので、ＳＲＡＭチップに電源が投入されている間、ＮチャネルトランジスタＱ２１に流れる電流に対応する傾き制御信号ＩＯＵＴ０〜ＩＯＵＴ３を発生して出力する。傾き制御トランジスタ制御回路２ｂは、外部回路（図示せず。）からのチップイネーブル信号ＣＥと電流検出回路２１ｂからの傾き制御信号ＩＯＵＴ０〜ＩＯＵＴ３とに基づいてプリチャージ制御信号ＰＥｉ（ｉ＝０，１，…，３）を生成して、傾き調整回路９１に出力するので、プリチャージイネーブル信号ＰＥ，ＰＥＢの立ち上がり時間及び立ち下がり時間（傾きに対応する。）は電流検出回路２１ｂから出力される傾き制御信号ＩＯＵＴ０〜ＩＯＵＴ３に対応した傾きとなる。具体的には、第１の実施形態と同様に、測定された電流値が第１の電流値以下であるときは、プリチャージイネーブル信号ＰＥ，ＰＥＢの傾きは第１の傾き（ΔＶ／Δｔ１）になるように制御され、測定された電流値が第１の電流値より大きくかつ第２の電流値以下であるときは、プリチャージイネーブル信号ＰＥ，ＰＥＢの傾きは第２の傾き（ΔＶ／Δｔ２）になるように制御され、測定された電流値が第２の電流値より大きいときは、プリチャージイネーブル信号ＰＥ，ＰＥＢの傾きは第３の傾き（ΔＶ／Δｔ３）になるように制御される。
【００６６】
以上説明したように、ＳＲＡＭに電源が投入されているときに、電流検出回路２１ｂが傾き制御トランジスタＱＥｉ（ｉ＝０，１，…，３）のオン・オフ状態を指定するための傾き制御信号ＩＯＵＴｉ（ｉ＝０，１，…，３）を発生して出力するので、第１の実施形態及び第２の実施形態に比較して、ナンドゲートＡ０〜Ａ３に出力される信号をＳＲＡＭ製造後にヒューズセル２２又は不揮発性メモリ２１ａに記憶させる工程を省き、ＳＲＡＭの内部で、ＳＲＡＭの動作時に自動的にプリチャージイネーブル信号ＰＥ，ＰＥＢの傾きを制御できる。
【００６７】
図７Ｂは、図７Ａの電流検出回路２１ｂの変形例である電流検出回路２１ｃを示す回路図である。電流検出回路２１ｃは、図７Ａの電流検出回路２１ｂと比較して、ＮチャネルトランジスタＱ２１の位置と抵抗Ｒ２１の位置とを入れ替えたことを特徴としている。ＮチャネルトランジスタＱ２１のドレインは電源Ｖｄｄに接続され、ＮチャネルトランジスタＱ２１のソースは、インバータＩＶ２０〜ＩＶ２３の入力端子に接続されかつ抵抗Ｒ２１を介して接地される。
【００６８】
電流検出回路２１ｃは上述したように構成されるので、ＮチャネルトランジスタＱ２１のオン抵抗が低いほど、電流検出回路２１ｃを動作させたときのノードＮ２１の電圧ＶＮ２１は高くなる。なお、傾き制御信号ＩＯＵＴ０〜ＩＯＵＴ３は、必要に応じてインバータなどを介して反転された後にナンドゲートＡ０〜Ａ３に出力される。
【００６９】
上述したように、電流検出回路２１ｃでは、電流検出回路２１ｂと同様にＮチャネルトランジスタＱ２１のオン抵抗値に基づいて、傾き制御信号ＩＯＵＴ０〜ＩＯＵＴ３の信号レベルが変化するので、電流検出回路２１ｃを用いてＳＲＡＭを構成した場合も、第３の実施形態と同様の作用効果を有する。
【００７０】
第４の実施形態．
第４の実施形態に係るＳＲＡＭは、第１の実施形態に係るＳＲＡＭと比較して、傾き制御トランジスタ制御回路２に代えて傾き制御トランジスタ制御回路２ｃを備えて構成されることが異なることを特徴とし、その他の構成要素は、第１の実施形態と同様であり、その説明を省略する。
【００７１】
図８は、本発明の第４の実施形態に係る傾き制御トランジスタ制御回路２ｃの構成を示すブロック図である。傾き制御トランジスタ制御回路２ｃは、傾き制御トランジスタ制御回路２と比較して、ヒューズ回路２１に代えて、タイマ回路３１と、電流検出回路２１ｄと、保持回路３３−０〜３３−３とを備えて構成されることが異なることを特徴とし、その他の構成要素は傾き制御トランジスタ制御回路２と同様であり、その説明を省略する。
【００７２】
図６並びに図７Ａの電流検出回路２１ｂ及び図７Ｂの電流検出回路２１ｃは、電流を流すことによりＮチャネルトランジスタＱ２１のオン抵抗値に基づいて傾き制御信号ＩＯＵＴｉ（ｉ＝０，１，…，３）を出力する。しかし、電流検出回路２１ｂ，２１ｃには、ＳＲＡＭの動作中に常に電流が流れる。そこで、傾き制御トランジスタ制御回路２ｃでは、電源投入後、タイマ回路３１によって測定される所定の期間Ｔのみ電流検出回路２１ｄが動作して傾き制御信号ＩＯＵＴｉ（ｉ＝０，１，…，３）を保持回路３３−０〜３３−３を介して出力し、期間Ｔ経過後に電流検出回路２１ｄの動作が停止されるときに、保持回路３３−０〜３３−３が電流検出回路２１ｄによって出力された傾き制御信号ＩＯＵＴｉ（ｉ＝０，１，…，３）を保持して出力する。
【００７３】
タイマイネーブル信号ＴＥは、電源投入時にハイレベルにされ、その後ハイレベルに維持される信号であり、外部回路（図示せず。）からタイマ回路３１に入力される。なお、タイマイネーブル信号ＴＥは、電源に接続されてもよい。
【００７４】
タイマ回路３１は、インバータＩＶ３１１〜ＩＶ３１４と、ナンドゲートＡ３１１とを備えて構成される。ナンドゲートＡ３１１は、入力されるタイマイネーブル信号ＴＥと、インバータインバータＩＶ３１１〜ＩＶ３１３によって遅延されたタイマイネーブル信号ＴＥとのＮＡＮＤ演算を行って、その演算結果信号を、インバータＩＶ３１４を介してタイマ信号ＴＥＮとして電流検出回路２１ｄ及び保持回路３３−０〜３３−３に出力する。従って、タイマ回路３１によって出力されるタイマ信号ＴＥＮは、電源投入後、期間Ｔの間ハイレベルであり、その後ローレベルとなる。また、期間Ｔの長さは、タイマイネーブル信号ＴＥを遅延させるインバータの段数を変更することによって、変化させることができる。
【００７５】
図９Ａは、図８の電流検出回路２１ｄを示す回路図である。図９Ａの電流検出回路２１ｄは、図７の電流検出回路２１ｂと比較して、ＮチャネルトランジスタＱ２１のゲートに、タイマ信号ＴＥＮが入力されていることが異なることを特徴とし、その他の構成は同様である。従って、電流検出回路２１ｄは、電源投入後、タイマ信号ＴＥＮがハイレベルである期間Ｔのみ電流が流れて傾き制御信号ＩＯＵＴｉ（ｉ＝０，１，…，３）を出力し、タイマ信号ＴＥＮがローレベルにされると電流が遮断されて自身の動作を停止する。このとき、電流検出回路２１ｄには電流が流れなくなるため、電流検出回路２１ｄは無駄な電流を消費しない。
【００７６】
保持回路３３−０は、トランスミッションゲートＴＧ１，ＴＧ２と、インバータＩＶ３３１，ＩＶ３３２とを備えて構成される。
【００７７】
トランスミッションゲートＴＧ１の反転制御入力端子及びトランスミッションゲートＴＧ２の非反転制御入力端子には、インバータＩＶ３４によって反転されたタイマ回路３１からのタイマ信号ＴＥＮが入力される。トランスミッションゲートＴＧ１の非反転制御入力端子及びトランスミッションゲートＴＧ２の反転制御入力端子には、タイマ回路３１からのタイマ信号ＴＥＮが入力される。トランスミッションゲートＴＧ１の２つの入出力端子はそれぞれ、電流検出回路２１ｄ及びインバータＩＶ３３１の入力端子に接続される。トランスミッションゲートＴＧ２の２つの入出力端子はそれぞれ、インバータＩＶ３３２の出力端子及びインバータＩＶ３３１の入力端子に接続される。インバータＩＶ３３１の出力端子は、インバータＩＶ３３２の入力端子に接続され、インバータＩＶ３３２の出力端子は、ナンドゲートＡ０の入力端子に接続される。
【００７８】
トランスミッションゲートは、非反転制御入力端子にハイレベルの信号が入力され、かつ反転制御入力端子にローレベルの信号が入力されると、２つの入出力端子を接続する一方、非反転制御入力端子にローレベルの信号が入力され、かつ反転制御入力端子にハイレベルの信号が入力されると、２つの入出力端子を切断する。
【００７９】
以上説明したように構成された保持回路３３−０は、以下のように動作する。タイマ信号ＴＥＮがハイレベルのとき、トランスミッションゲートＴＧ１が２つの入出力端子を接続し、かつトランスミッションゲートＴＧ２が２つの入出力端子を切断することにより、電流検出回路２１ｄからの傾き制御信号ＩＯＵＴ０が、インバータＩＶ３３１，ＩＶ３３２を介してナンドゲートＡ０に出力される。
【００８０】
タイマ信号ＴＥＮがローレベルのとき、トランスミッションゲートＴＧ１が２つの入出力端子を切断し、かつトランスミッションゲートＴＧ２が２つの入出力端子を接続することにより、インバータＩＶ３３１，ＩＶ３３２によるループが形成されて、電流検出回路２１ｄから出力されていた傾き制御信号ＩＯＵＴ０が保持されるとともに、傾き制御信号ＩＯＵＴ０と同一の信号レベルを有する信号が引き続きナンドゲートＡ０に出力される。
【００８１】
次に、保持回路３３−１について説明する。保持回路３３−１は、トランスミッションゲートＴＧ１，ＴＧ２と、インバータＩＶ３３１，ＩＶ３３２とを備えて構成される。
【００８２】
トランスミッションゲートＴＧ１の反転制御入力端子及びトランスミッションゲートＴＧ２の非反転制御入力端子には、インバータＩＶ３４によって反転されたタイマ回路３１からのタイマ信号ＴＥＮが入力される。トランスミッションゲートＴＧ１の非反転制御入力端子及びトランスミッションゲートＴＧ２の反転制御入力端子には、タイマ回路３１からのタイマ信号ＴＥＮが入力される。トランスミッションゲートＴＧ１の２つの入出力端子はそれぞれ、電流検出回路２１ｄ及びインバータＩＶ３３１の入力端子に接続される。トランスミッションゲートＴＧ２の２つの入出力端子はそれぞれ、インバータＩＶ３３２の出力端子及びインバータＩＶ３３１の入力端子に接続される。インバータＩＶ３３１の出力端子は、インバータＩＶ３３２の入力端子に接続され、インバータＩＶ３３２の出力端子は、ナンドゲートＡ０の入力端子に接続される。
【００８３】
以上説明したように構成された保持回路３３−１は、以下のように動作する。タイマ信号ＴＥＮがハイレベルのとき、トランスミッションゲートＴＧ１が２つの入出力端子を接続し、かつトランスミッションゲートＴＧ２が２つの入出力端子を切断することにより、電流検出回路２１ｄからの傾き制御信号ＩＯＵＴ１が、インバータＩＶ３３１，ＩＶ３３２を介してナンドゲートＡ１に出力される。
【００８４】
タイマ信号ＴＥＮがローレベルのとき、トランスミッションゲートＴＧ１が２つの入出力端子を切断し、かつトランスミッションゲートＴＧ２が２つの入出力端子を接続することにより、インバータＩＶ３３１，ＩＶ３３２によるループが形成されて、電流検出回路２１ｄから出力されていた傾き制御信号ＩＯＵＴ１が保持されるとともに、傾き制御信号ＩＯＵＴ１と同一の信号レベルを有する信号が引き続きナンドゲートＡ１に出力される。
【００８５】
保持回路３３−２，３３−３も、上述した保持回路３３−０，３３−１と同様に構成され、かつ同様に動作する。
【００８６】
電流検出回路２１ｄは、以上説明したように構成されるので、電源投入後所定の期間Ｔの間、傾き制御信号ＩＯＵＴ０〜ＩＯＵＴ３を保持回路３３−０〜３３−３を介して出力する。また、保持回路３３−０〜３３−３は、以上説明したように構成されるので、電源投入後期間Ｔが経過した後、電流検出回路２１ｄからの傾き制御信号ＩＯＵＴ０〜ＩＯＵＴ３を保持しかつ出力する。傾き制御トランジスタ制御回路２ｃは、外部回路（図示せず。）からのチップイネーブル信号ＣＥと保持回路３３−０〜３３−３からの傾き制御信号ＩＯＵＴ０〜ＩＯＵＴ３とに基づいてプリチャージ制御信号ＰＥｉ（ｉ＝０，１，…，３）を生成して、傾き調整回路９１に出力するので、傾き調整回路９１からのプリチャージイネーブル信号ＰＥ，ＰＥＢの傾き（立ち上がり時間及び立ち下がり時間に対応する。）は、電流検出回路２１ｄから出力された傾き制御信号ＩＯＵＴ０〜ＩＯＵＴ３に対応した傾きとなる。具体的には、第１の実施形態と同様に、測定された電流値が第１の電流値以下であるときは、プリチャージイネーブル信号ＰＥ，ＰＥＢの傾きは第１の傾き（ΔＶ／Δｔ１）になるように制御され、測定された電流値が第１の電流値より大きくかつ第２の電流値以下であるときは、プリチャージイネーブル信号ＰＥ，ＰＥＢの傾きは第２の傾き（ΔＶ／Δｔ２）になるように制御され、測定された電流値が第２の電流値より大きいときは、プリチャージイネーブル信号ＰＥ，ＰＥＢの傾きは第３の傾き（ΔＶ／Δｔ３）になるように制御される。
【００８７】
以上説明したように、第４の実施形態によれば、第３の実施形態と同様の作用効果を有する。また、第４の実施形態によれば、電源投入後所定の期間Ｔが経過した後、電流検出回路２１ｄの動作を停止させるので、第３の実施形態と比較して消費電流を低減できる。
【００８８】
図９Ｂは、図９Ａの電流検出回路２１ｄの変形例である電流検出回路２１ｅを示す回路図である。図９Ｂの電流検出回路２１ｅは、図７Ｂの電流検出回路２１ｃと比較して、ＮチャネルトランジスタＱ２１のゲートに、タイマ信号ＴＥＮが入力されていることが異なることを特徴とし、その他の構成は同様である。従って、電流検出回路２１ｅは、電源投入後、タイマ信号ＴＥＮがハイレベルである期間Ｔのみ電流が流れて傾き制御信号ＩＯＵＴｉ（ｉ＝０，１，…，３）を出力し、タイマ信号ＴＥＮがローレベルにされると電流が遮断されて自身の動作を停止する。このとき、電流検出回路２１ｅには電流が流れなくなるため、電流検出回路２１ｅは無駄な電流を消費しない。このように、電流検出回路２１ｅは、上述した電流検出回路２１ｄと同様に動作する。
【００８９】
上述したように、電流検出回路２１ｅは、電流検出回路２１ｄと同様に動作するので、電流検出回路２１ｅを用いてＳＲＡＭを構成した場合も、第４の実施形態と同様の作用効果を有する。
【００９０】
なお、第１乃至第４の実施形態では、インバータ回路ＩＮＶは互いに並列に接続された２つのインバータＩＮＶ１及びＩＮＶ２を備えて構成されたが、本発明はこれに限られず、互いに並列に接続された３つ以上の複数Ｎ個のインバータを備えて構成されてもよい。この場合、各インバータ対応して、当該インバータを動作させるか否かを切り換えるためのＰチャネルトランジスタ及びＮチャネルトランジスタのペアからなるスイッチ手段を設ける。この場合、プリチャージイネーブル信号ＰＥ，ＰＥＢの傾きを、より細かく制御できる。
【００９１】
また、上記各実施形態において、インバータＩＮＶ１の動作電流はインバータＩＮＶ２の動作電流より大きいように設定されたが、本発明はこれに限られず、インバータＩＮＶ１の動作電流はインバータＩＮＶ２の動作電流と実質的に等しいように設定されてもよい。この場合、傾き制御トランジスタ制御回路２，２ａ，２ｂ，２ｃは、プリチャージ回路１４０と同一プロセスで形成されたテスト用トランジスタに流れる電流の電流値が所定の第１の電流値以下であるとき、インバータＩＮＶ１及びＩＮＶ２を動作させるプリチャージ制御信号ＰＥ０，ＰＥ１，ＰＥ２，ＰＥ３を生成することにより、プリチャージイネーブル信号ＰＥＢの傾きが所定の第１の傾き（ΔＶ／Δｔ１）になるように制御し、上記電流値が第１の電流値より大きいとき、インバータＩＮＶ１又はインバータＩＮＶ２を動作させるプリチャージ制御信号ＰＥ０，ＰＥ１，ＰＥ２，ＰＥ３を生成することにより、プリチャージイネーブル信号ＰＥＢの傾きが第１の傾きより小さい所定の第２の傾きに（ΔＶ／Δｔ２）なるように制御する。
【００９２】
さらに、第１乃至第４の実施形態では、傾き制御トランジスタ制御回路２，２ａ，２ｂ，２ｃ及び傾き調整回路９１をＳＲＡＭの内部でありかつ制御回路１の外部に設けたが、本発明はこれに限られない。傾き制御トランジスタ制御回路２，２ａ，２ｂ，２ｃ及び傾き調整回路９１を制御回路１の内部に設けてもよく、またＳＲＡＭの外部に設けてもよい。従って、メモリアレイ７全体のレイアウト面積に影響を及ぼすことなく本発明を適用できる。
【００９３】
またさらに、第１乃至第４の実施形態では、１ポートのＳＲＡＭを対象としているが、本発明はこれに限らず、マルチポートのＳＲＡＭに対しても同様に適用できる。
【符号の説明】
【００９４】
１，１０１…制御回路、
２，２ａ，２ｂ，２ｃ…傾き制御トランジスタ制御回路、
３，１０３…読み出し書き込み回路、
４…ＰＯＲＴＡ−アドレスバッファ、
５…行デコーダ、
６…列デコーダ、
７…メモリアレイ、
８…入出力回路、
９…プリチャージイネーブル信号生成回路、
２１…ヒューズ回路、
２１ａ…不揮発性メモリ、
２１ｂ，２１ｃ，２１ｄ，２１ｅ…電流検出回路、
２２，２２−０〜２２−３…ヒューズセル、
３１…タイマ回路、
３２…電流検出回路、
３３−０〜３３−３…保持回路、
７１…メモリセル、
９１…傾き調整回路、
１０９…タイミング回路（ダミーメモリアレイ）、
１１０…ダミー読み出し回路（センスアンプ）、
１３０−０〜１３０−Ｍ…センスアンプ、
１４０…プリチャージ回路、
Ａ０〜Ａ３，Ａ３１１…ナンドゲート、
ＦＵ１１…ヒューズ、
ＩＮＶ…インバータ回路、
ＩＶ０〜ＩＶ３，ＩＶ１１，ＩＶ２０〜２３，ＩＶ３４，ＩＶ３１１〜ＩＶ３１４，ＩＶ３３１，ＩＶ３３２，ＩＮＶ１，ＩＮＶ２，ＩＮＶ３，ＩＶａ，ＩＶｂ…インバータ、
Ｑ１１，Ｑ１２，ＱＰ１，ＱＰ２…Ｐチャネルトランジスタ、
Ｑ１３，Ｑ２１，ＱＮ１，ＱＮ２…Ｎチャネルトランジスタ、
ＱＥ０〜ＱＥ３…傾き制御トランジスタ、
Ｒ２１…抵抗、
ＴＧ１，ＴＧ２，ＴＭ１，ＴＭ２，ＴＭ３…トランスミッションゲート。
【先行技術文献】
【特許文献】
【００９５】
【特許文献１】特開２００５−１２９１６５号公報
【特許文献２】特開２００２−２４５７８２号公報
【特許文献３】特許第４０３１２０６号公報
【図１】
0005895619.tif 000002
【図２Ａ】
0005895619.tif 000003
【図２Ｂ】
0005895619.tif 000004
【図３】
0005895619.tif 000005
【図４】
0005895619.tif 000006
【図５】
0005895619.tif 000007
【図６】
0005895619.tif 000008
【図７Ａ】
0005895619.tif 000009
【図７Ｂ】
0005895619.tif 000010
【図８】
0005895619.tif 000011
【図９Ａ】
0005895619.tif 000012
【図９Ｂ】
0005895619.tif 000013
【図１０】
0005895619.tif 000014
【図１１】
0005895619.tif 000015
【図１２】
0005895619.tif 000016