(57)【特許請求の範囲】
【請求項１】
インダクタンス素子の一端から出力される電圧に対応するフィードバック電圧と基準電圧との差電圧に基づいて増幅信号を出力する増幅器と、
前記増幅信号に基づいて第１制御信号を出力する信号生成回路と、
前記インダクタンス素子の他端に接続されるトランジスタに流れる電流を検出し、検出した電流を電圧に変換する電流電圧変換回路と、
前記電流電圧変換回路の出力信号と前記増幅信号を比較し第２制御信号を出力する比較回路と、
クロック信号の立ち上り遷移に応じて前記トランジスタをオン状態とし、前記第２制御信号に基づいて前記トランジスタをオフ状態とする第３制御信号を出力するフリップフロップ回路と、
固定周期を有する第１クロック信号を出力する発振回路と、
前記第１クロック信号により前記固定周期で前記トランジスタをオン状態とする動作における前記第３制御信号の立ち上り遷移から前記第１クロック信号の立ち上り遷移までの期間より、前記第３制御信号の立ち上り遷移からの経過期間が短い時点で立ち上り、かつ、前記第３制御信号の立ち上り遷移から固定の所定期間で立ち上る、立ち上り遷移を有する第２クロック信号を出力する計時回路と、
前記第１制御信号に基づいて、前記第１クロック信号もしくは前記第２クロック信号のいずれか一方を選択して前記クロック信号として前記フリップフロップ回路へ出力する選択回路と、
を有し、
前記信号生成回路は、所定の時定数に応じて前記増幅信号の電圧を微分した第１電圧値が第１規定値より高い場合、前記選択回路に前記第２クロック信号を前記クロック信号として選択させる前記第１制御信号を出力することを特徴とする電源の制御回路。
【請求項２】
前記比較回路は、前記電流電圧変換回路の出力信号の電圧値が前記増幅信号の電圧値より高くなった時に立ち下がる前記第２制御信号を出力し、
前記フリップフロップ回路は、前記第２制御信号の立ち下り遷移に応じて前記トランジスタをオフ状態とすることを特徴とする請求項１に記載の電源の制御回路。
【請求項３】
前記第１規定値よりも低い値である第２規定値より前記第１電圧値が低い場合、前記フリップフロップ回路への前記クロック信号の出力をローレベルに固定するマスク回路を備えることを特徴とする請求項１または２に記載の電源の制御回路。
【請求項４】
前記増幅器は、
前記増幅信号の位相を補償する位相補償回路を備え、
前記位相補償回路は、前記第１電圧値が前記第１規定値より高い場合または前記第２規定値より低い場合、前記第１電圧値が前記第１規定値以下かつ前記第２規定値以上の場合の周波数帯域より高い周波数帯域で前記増幅信号の位相を補償することを特徴とする請求項３に記載の電源の制御回路。
【請求項５】
前記電流電圧変換回路は、
前記第１電圧値が前記第１規定値より高い場合、前記第１電圧値が前記第１規定値以下かつ前記第２規定値以上の場合の第１電流電圧変換係数より電流電圧変換係数が低く、前記第１電圧値が前記第２規定値より低い場合、前記第１電流電圧変換係数より電流電圧変換係数が高いことを特徴とする請求項３または４に記載の電源の制御回路。
【請求項６】
ソース端子が電源電圧線に接続され、ドレイン端子がインダクタンス素子の一端に接続されるトランジスタと、
前記インダクタンス素子の他端から出力される電圧に対応するフィードバック電圧と基準電圧との差電圧に基づいて増幅信号を出力する増幅器と、
前記増幅信号に基づいて第１制御信号を出力する信号生成回路と、
前記電源電圧線から前記トランジスタのソース端子に流れる電流を検出し、検出した電流を電圧に変換する電流電圧変換回路と、
前記電流電圧変換回路の出力信号と前記増幅信号を比較し第２制御信号を出力する比較回路と、
クロック信号の立ち上り遷移に応じて前記トランジスタをオン状態とし、前記第２制御信号に基づいて前記トランジスタをオフ状態とする第３制御信号を出力するフリップフロップ回路と、
固定周期を有する第１クロック信号を出力する発振回路と、
前記第１クロック信号により前記固定周期で前記トランジスタをオン状態とする動作における前記第３制御信号の立ち上り遷移から前記第１クロック信号の立ち上り遷移までの期間より、前記第３制御信号の立ち上り遷移からの経過期間が短い時点で立ち上り、かつ、前記第３制御信号の立ち上り遷移から固定の所定期間で立ち上る、立ち上り遷移を有する第２クロック信号を出力する計時回路と、
前記第１制御信号に基づいて、前記第１クロック信号もしくは前記第２クロック信号のいずれか一方を選択して前記クロック信号として前記フリップフロップ回路へ出力する選択回路と、
を有し、
前記信号生成回路は、所定の時定数に応じて前記増幅信号の電圧を微分した第１電圧値が第１規定値より高い場合、前記選択回路に前記第２クロック信号を前記クロック信号として選択させる前記第１制御信号を出力することを特徴とする電子機器。
【請求項７】
インダクタンス素子の一端から出力される電圧に対応するフィードバック電圧と基準電圧との差電圧に基づいて増幅信号を出力するステップと、
前記増幅信号に基づいて第１制御信号を出力するステップと、
前記インダクタンス素子の他端に接続されるトランジスタに流れる電流を検出し、検出した電流を電圧に変換するステップと、
前記検出した電流を電圧に変換した信号と前記増幅信号を比較し第２制御信号を出力するステップと、
クロック信号の立ち上り遷移に応じて前記トランジスタをオン状態とし、前記第２制御信号に基づいて前記トランジスタをオフ状態とする第３制御信号を出力するステップと、
固定周期を有する第１クロック信号を出力するステップと、
前記第１クロック信号により前記固定周期で前記トランジスタをオン状態とする動作における前記第３制御信号の立ち上り遷移から前記第１クロック信号の立ち上り遷移までの期間より、前記第３制御信号の立ち上り遷移からの経過期間が短い時点で立ち上り、かつ、前記第３制御信号の立ち上り遷移から固定の所定期間で立ち上る、立ち上り遷移を有する第２クロック信号を出力するステップと、
前記第１制御信号に基づいて、所定の時定数に応じて前記増幅信号の電圧を微分した第１電圧値が第１規定値以下の場合には、前記第１クロック信号を前記クロック信号として出力し、前記第１電圧値が前記第１規定値より高い場合には、前記第２クロック信号を前記クロック信号として出力するステップとを有することを特徴とする電源の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願に開示の技術は、電流モードでスイッチング制御を行なう電源の制御回路、電子機器、および電源の制御方法に関するものである。
【背景技術】
【０００２】
高速応答が可能な電源装置として、フィードバック電圧のリップル成分と基準電圧との比較に基づいてスイッチング制御を行なうことにより出力電圧を制御する電源装置が知られている（特許文献１、２など）。いわゆる、コンパレータ方式の電源装置である。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−３５３１６
【特許文献２】米国公開公報２００５−００２８６２６９
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、一般的な技術におけるコンパレータ方式の電源装置では、出力電圧の低下に伴いフィードバック電圧のリップル成分が基準電圧を下回る際にスイッチング動作が行なわれる。スイッチング動作のタイミングは、出力電圧の変動に応じて行なわれる非同期動作である。
【０００５】
したがって、複数の電源装置を機器に混載する場合、個々の電源装置は、他の電源装置との間でスイッチング動作のタイミングに関して調整などを行なわず互いに非同期にスイッチング動作を行なう。このため、各々の電源装置のスイッチング動作のタイミングは個々バラバラになり、スイッチング動作に起因するノイズは広い周波数帯域で発生するおそれがある。
【０００６】
また、コンパレータ方式の電源装置は、フィードバック電圧のリップル成分のうちピーク値あるいはボトム値において基準電圧と比較することが一般的である。この場合、出力電圧のリップル成分のうちピーク値あるいはボトム値が基準電圧に対応する電圧値に制御されることとなる。一方、出力電圧のリップル成分は動作条件に応じて異なる値となる場合がある。コンパレータ方式の電源装置では、リップル成分を平均化して得られる出力電圧は、動作条件に応じて異なる電圧値に制御されてしまうおそれがある。出力電圧の精度を確保できない場合があり問題である。
【０００７】
本願に開示される技術は、前記背景技術の課題に鑑みなされたものであり、電流モードでのスイッチング制御において高速応答性を改善した電源の制御回路、電子機器、および電源の制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本願に開示される技術に係る電源の制御回路は、インダクタンス素子の一端から出力される電圧に対応するフィードバック電圧と基準電圧との差電圧に基づいて増幅信号を出力する増幅器と、増幅信号に基づいて第１制御信号を出力する信号生成回路と、インダクタンス素子の他端に接続されるトランジスタに流れる電流を検出し、検出した電流を電圧に変換する電流電圧変換回路と、電流電圧変換回路の出力信号と増幅信号を比較し第２制御信号を出力する比較回路と、クロック信号の立ち上り遷移に応じてトランジスタをオン状態とし、第２制御信号に基づいてトランジスタをオフ状態とする第３制御信号を出力するフリップフロップ回路と、固定周期を有する第１クロック信号を出力する発振回路と、第１クロック信号により固定周期でトランジスタをオン状態とする動作における第３制御信号の立ち上り遷移から第１クロック信号の立ち上り遷移までの期間より、第３制御信号の立ち上り遷移からの経過期間が短い時点で立ち上り、かつ、第３制御信号の立ち上り遷移から固定の所定期間で立ち上る、立ち上り遷移を有する第２クロック信号を出力する計時回路と、第１制御信号に基づいて、第１クロック信号もしくは第２クロック信号のいずれか一方を選択してクロック信号としてフリップフロップ回路へ出力する選択回路と、を有し、信号生成回路は、所定の時定数に応じて増幅信号の電圧を微分した第１電圧値が第１規定値より高い場合、選択回路に第２クロック信号をクロック信号として選択させる第１制御信号を出力する。
【０００９】
また、本願に開示される技術に係る電源の制御方法によれば、インダクタンス素子の一端から出力される電圧に対応するフィードバック電圧と基準電圧との差電圧に基づいて増幅信号を出力するステップと、増幅信号に基づいて第１制御信号を出力するステップと、インダクタンス素子の他端に接続されるトランジスタに流れる電流を検出し、検出した電流を電圧に変換するステップと、検出した電流を電圧に変換した信号と増幅信号を比較し第２制御信号を出力するステップと、クロック信号の立ち上り遷移に応じてトランジスタをオン状態とし、第２制御信号に基づいてトランジスタをオフ状態とする第３制御信号を出力するステップと、固定周期を有する第１クロック信号を出力するステップと、第１クロック信号により固定周期でトランジスタをオン状態とする動作における第３制御信号の立ち上り遷移から第１クロック信号の立ち上り遷移までの期間より、第３制御信号の立ち上り遷移からの経過期間が短い時点で立ち上り、かつ、第３制御信号の立ち上り遷移から固定の所定期間で立ち上る、立ち上り遷移を有する第２クロック信号を出力するステップと、第１制御信号に基づいて、所定の時定数に応じて増幅信号の電圧を微分した第１電圧値が第１規定値以下の場合には、第１クロック信号をクロック信号として出力し、第１電圧値が第１規定値より高い場合には、第２クロック信号をクロック信号として出力するステップとを有する。
【発明の効果】
【００１０】
本願に開示される技術に係る電源の制御回路、電子機器、および電源の制御方法によれば、インダクタンス素子を流れる電流に応じて固定周波数でのスイッチング制御により出力電圧の精度を確保しながら、過渡応答時の高速応答性を図ることが可能な電源の制御回路、電子機器、および電源の制御方法を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】実施形態のスイッチング電源の回路図である。
【図２】負荷急増時のスイッチング電源の動作波形図である。
【図３】負荷急減時のスイッチング電源の動作波形図である。
【図４】選択回路の具体例を例示する回路図である。
【図５】図４に例示された選択回路の動作波形図である。
【図６】計時回路の具体例を例示する回路図である。
【図７】位相補償回路の具体例を図示する回路図である。
【図８】ＩＶ変換器の具体例を図示する回路図である。
【図９】ＩＶ変換器におけるゲインの制御を示す図である。
【図１０】スイッチング電源１を搭載した電子機器を示すブロック図である。
【発明を実施するための形態】
【００１２】
図１は、本願に係る実施形態として例示されるスイッチング電源１の回路図である。スイッチング電源１は、ｐＭＯＳトランジスタＱ１と、ｎＭＯＳトランジスタＱ２と、インダクタＬと、コンデンサＣと、スイッチＳＷ１と、エラーアンプ１１と、選択回路１２と、位相補償回路１３と、ＩＶ変換器１４と、コンパレータ１５と、発振回路１６と、計時回路１７と、アンド回路１８と、Ｄフリップフロップ（以降、Ｄ−ＦＦ）回路１９と、を備える。
【００１３】
ｐＭＯＳトランジスタＱ１とｎＭＯＳトランジスタＱ２とは電源電圧Ｖｃｃと接地電圧との間に接続され、ｐＭＯＳトランジスタＱ１のソース端子は電源電圧Ｖｃｃが供給され、ｎＭＯＳトランジスタＱ２のソース端子は接地電圧が供給される。ｐＭＯＳトランジスタＱ１とｎＭＯＳトランジスタＱ２とのゲート端子には制御線ＰｇＬが接続される。制御線ＰｇＬには制御信号Ｐｇが伝播する。ｐＭＯＳトランジスタＱ１とｎＭＯＳトランジスタＱ２とはドレイン端子が接続線ＬｘＬにより接続される。接続線ＬｘＬと出力線ＶｏＬとはインダクタＬを介し接続される。出力線ＶｏＬには、一端が接地電圧に接続されたコンデンサＣが接続される。出力線ＶｏＬより出力電圧Ｖｏが給電される。
【００１４】
抵抗Ｒ１と抵抗Ｒ２とは出力線ＶｏＬと接地電圧との間で直列に接続される。抵抗Ｒ１と抵抗Ｒ２とを接続する結線が参照線ＶｆｂＬである。抵抗Ｒ１は出力線ＶｏＬと参照線ＶｆｂＬとの間に接続され、抵抗Ｒ２は参照線ＶｆｂＬと接地電圧との間に接続される。参照線ＶｆｂＬより出力電圧Ｖｏを分圧した参照電圧Ｖｆｂが供給される。
【００１５】
エラーアンプ１１の反転入力端子には参照線ＶｆｂＬが接続され、非反転入力端子には基準電圧Ｖｒが入力される。エラーアンプ１１の出力端子には、誤差線ＶｅａＬが接続され誤差電圧Ｖｅａが出力される。誤差電圧Ｖｅａは、基準電圧Ｖｒに対する参照電圧Ｖｆｂの差電圧を増幅した結果である。参照電圧Ｖｆｂが基準電圧Ｖｒと比較し低いほど誤差電圧Ｖｅａは高くなり、参照電圧Ｖｆｂが基準電圧Ｖｒと比較し高いほど誤差電圧Ｖｅａは低くなる。
【００１６】
位相補償回路１３はエラーアンプ１１の反転入力端子に接続される参照線ＶｆｂＬと、エラーアンプ１１の出力端子に接続される誤差線ＶｅａＬとの間に接続される。位相補償回路１３は、制御信号ＣＭＰ３に応じて位相補償される周波数帯域が切り替えられる。
【００１７】
選択回路１２は、誤差線ＶｅａＬ、制御線ＣＭＰ１Ｌ、制御線ＣＭＰ２Ｌ、および制御線ＣＭＰ３Ｌが接続される。誤差線ＶｅａＬより入力される誤差電圧Ｖｅａに応じて、制御線ＣＭＰ１Ｌに制御信号ＣＭＰ１が出力され、制御線ＣＭＰ２Ｌに制御信号ＣＭＰ２が出力され、制御線ＣＭＰ３Ｌに制御信号ＣＭＰ３が出力される。誤差電圧Ｖｅａの変動を検知し、変動の方向に応じて制御信号ＣＭＰ１と、制御信号ＣＭＰ２と、制御信号ＣＭＰ３とを制御する。スイッチング電源１の出力線ＶｏＬに出力される出力電圧Ｖｏが過渡的な変動せず所定の電圧に維持されているか過渡的な変動しても規定の変動以下である場合、誤差電圧Ｖｅａは、変動しないか変動するとしても時間当たりの変動の割合（以下、スルーレートと称する。）が規定値以下である。この場合、制御信号ＣＭＰ１はローレベルであり、制御信号ＣＭＰ２はハイレベルであり、制御信号ＣＭＰ３はハイレベルである。出力電圧Ｖｏが低下方向に規定以上過渡的に変動して誤差電圧Ｖｅａのスルーレートが正の規定値を越えると、制御信号ＣＭＰ１がハイレベルに遷移し、制御信号ＣＭＰ３がローレベルに遷移する。また制御信号ＣＭＰ２はハイレベルである。出力電圧Ｖｏが増加方向に規定以上過渡的に変動して誤差電圧Ｖｅａのスルーレートが負の規定値を越えると、制御信号ＣＭＰ２がローレベルに遷移し、同時に制御信号ＣＭＰ３がローレベルに遷移する。また制御信号ＣＭＰ１はローレベルである。
【００１８】
ＩＶ変換器１４は、制御線ＣＭＰ１Ｌと制御線ＣＭＰ２Ｌとが接続され制御信号ＣＭＰ１と制御信号ＣＭＰ２とが入力される。変換線ＶｓｅＬに変換信号Ｖｓｅが出力される。ＩＶ変換器１４は、インダクタＬに流れるインダクタ電流Ｉｌを検出する。変換信号Ｖｓｅは、インダクタ電流Ｉｌに応じた電圧値に変換された信号である。インダクタ電流Ｉｌが高いほど、変換信号Ｖｓｅの電圧値は高くなる。インダクタ電流Ｉｌが低いほど変換信号Ｖｓｅの電圧値は低くなる。ＩＶ変換器１４は、制御信号ＣＭＰ１と制御信号ＣＭＰ２とに応じて変換信号Ｖｓｅの変換係数であるゲインが制御される。
【００１９】
コンパレータ１５の反転入力端子には変換線ＶｓｅＬが接続され、非反転入力端子には誤差線ＶｅａＬが接続される。コンパレータ１５の出力端子には、制御線ＰｒＬが接続され制御信号Ｐｒが出力される。コンパレータ１５では、誤差電圧Ｖｅａと変換信号Ｖｓｅとの電圧値を比較する。変換信号Ｖｓｅが誤差電圧Ｖｓｅの電圧値を越えると、制御信号Ｐｒはハイレベルからローレベルに遷移する。変換信号Ｖｓｅはインダクタ電流Ｉｌに比例するので、制御信号Ｐｒがローレベルに遷移するためには、誤差電圧Ｖｅａが高いほど変換信号Ｖｓｅが大きくなる。すなわち、インダクタ電流Ｉｌが大きくなる。
【００２０】
発振回路１６の出力端子にはクロック線ＣＫ１Ｌが接続されクロック信号ＣＫ１が出力される。クロック信号ＣＫ１は、所定周期のクロックサイクルＴ１で発振する。
【００２１】
計時回路１７の入力端子には制御線ＰｇＬが接続される。出力端子にはクロック線ＣＫ２Ｌが接続されクロック信号ＣＫ２が出力される。クロック信号ＣＫ２は、制御信号Ｐｇのハイレベル遷移から所定時間経過後にローレベルからハイレベルに遷移する。制御信号Ｐｇのローレベル遷移によりローレベルに遷移する。
【００２２】
スイッチＳＷ１は、制御信号ＣＭＰ１によりクロック線ＣＫ１Ｌとクロック線ＣＫ２Ｌとの何れか一方を選択するように制御される。
【００２３】
アンド回路１８の一方の入力端子にはスイッチＳＷ１によりクロック線ＣＫ１Ｌ若しくはクロック線ＣＫ２Ｌの何れかが選択されて接続される、他方の入力端子には制御線ＣＭＰ２Ｌが接続される。出力端子にはクロック線ＣＫＬが接続されクロック信号ＣＫが出力される。アンド回路１８は、制御信号ＣＭＰ２により制御される。アンド回路１８は、Ｄ−ＦＦ回路１９のＣＫ端子を、クロック線ＣＫ１Ｌ若しくはクロック線ＣＫ２Ｌに接続するか、もしくはローレベルに固定するかを制御する。制御信号ＣＭＰ２がハイレベルの場合、スイッチＳＷ１により選択されるクロック線ＣＫ１Ｌ若しくはクロック線ＣＫ２Ｌの何れかとクロック線ＣＫＬとを接続する。制御信号ＣＭＰ２がローレベルの場合、Ｄ−ＦＦ回路１９のＣＫ端子はローレベルに固定される。
【００２４】
出力電圧Ｖｏが所定の電圧に維持されているか、あるいは過渡的な変動が規定以下である場合、制御信号ＣＭＰ１はローレベルである。この場合、スイッチＳＷ１は、クロック線ＣＫ１Ｌをアンド回路１８に接続する。出力電圧Ｖｏの過渡的な変動が電圧低下方向に規定以上の変動である場合、制御信号ＣＭＰ１はハイレベルとなる。この場合、スイッチＳＷ１は、クロック線ＣＫ２Ｌをアンド回路１８に接続する。制御信号ＣＭＰ２はハイレベルであるため、スイッチＳＷ１により選択されたクロック線ＣＫ２Ｌ信号がクロック線ＣＫＬに出力される。出力電圧Ｖｏの過渡的な変動が増加方向に規定以上の変動である場合、制御信号ＣＭＰ２がローレベルとなる。この場合、クロック線ＣＫＬはローレベルに固定される。
【００２５】
Ｄ−ＦＦ回路１９の端子Ｄには接地電圧が接続され常にローレベルが入力される。端子ＣＫにはクロック線ＣＫＬが接続される。端子ＰＲＢには制御線ＰｒＬが接続される。端子Ｑには制御線ＰｇＬが接続される。
【００２６】
制御信号Ｐｒがローレベルに遷移すると、Ｄ−ＦＦ回路１９はプリセットされ、制御信号Ｐｇはハイレベル遷移する。ｐＭＯＳトランジスタＱ１とｎＭＯＳトランジスタＱ２のゲート端子はハイレベルとされる。これにより、ｐＭＯＳトランジスタＱ１はオフし、ｎＭＯＳトランジスタＱ２はオンする。ｐＭＯＳトランジスタＱ１のオフにより電源電圧ＶｃｃはインダクタＬに供給が停止される。一方でｎＭＯＳトランジスタＱ２はオンになり、インダクタＬに蓄積されている電磁エネルギーが出力線ＶｏＬに向かって放出される。いわゆる回生状態である。制御信号Ｐｇがローレベルに遷移するのは、変換信号Ｖｓｅが誤差電圧Ｖｅａの電圧値を越えることによる。つまり、インダクタ電流Ｉｌが出力電圧Ｖｏに応じて設定される誤差電圧Ｖｅａに対応する電流値を越えるとスイッチング電源１は回生状態になる。スイッチング電源１はピーク電流制御を行なう。
【００２７】
クロック信号ＣＫがハイレベルに遷移すると、Ｄ−ＦＦ回路１９の端子Ｄに接続されている接地電圧がローレベル信号として取り込まれ端子Ｑから出力される。Ｄ−ＦＦ回路１９の端子Ｑに接続されている制御線ＰｇＬより出力される制御信号Ｐｇはローレベルに遷移する。ｐＭＯＳトランジスタＱ１とｎＭＯＳトランジスタＱ２のゲート端子はローレベルとされる。これにより、ｐＭＯＳトランジスタＱ１はオンし、ｎＭＯＳトランジスタＱ２はオフする。ｐＭＯＳトランジスタＱ１のオンにより電源電圧ＶｃｃがインダクタＬに供給される。
【００２８】
Ｄ−ＦＦ回路１９の端子ＣＫに入力される信号は、スイッチＳＷ１により制御される。スイッチＳＷ１により発振回路１６から一定周期で出力されるクロック信号ＣＫ１が入力される場合、スイッチング電源１は固定周期でスイッチング動作を行なう。スイッチＳＷ１により計時回路１７からローレベルが所定時間継続するクロック信号ＣＫ２が入力される場合、スイッチング電源１は固定オフ時間でスイッチング動作を行なう。
【００２９】
図２は、出力電圧Ｖｏの過渡的な変動が電圧低下方向に規定以上の変動する一例として負荷急増時の場合を示す。スイッチング電源１の動作波形図である。負荷急増の前、制御信号ＣＭＰ１はローレベルであり、制御信号ＣＭＰ２はハイレベルである。従って、クロック線ＣＫＬはクロック線ＣＫ１Ｌに接続されており、スイッチング電源１は、発振回路１６から出力されるクロック信号ＣＫ１の固定周期であるクロックサイクルＴ１でスイッチング動作する。
【００３０】
負荷が急増した場合、出力電圧Ｖｏの低下に応じて誤差電圧Ｖｅａが規定以上のスルーレートで増加する。誤差電圧Ｖｅａはコンパレータ１５の非反転入力端子に入力されているため、コンパレータ１５から出力される制御信号Ｐｒがローレベルになる。変換信号Ｖｓｅの電圧値は増加する。変換信号ＶｓｅはＩＶ変換器１４によりインダクタ電流Ｉｌに応じた電圧値に変換された信号である。したがって、インダクタ電流Ｉｌのピーク電流は上昇する。
【００３１】
固定周波数でのスイッチング動作による一般的な回路では、オフ期間が終了し次のオン期間が始まるタイミングは、前回のオン期間開始からクロックサイクルＴ１後になる。発振回路１６から出力されるクロック信号ＣＫ１のハイレベル遷移により再びオン期間が開始される（図２中、固定周波数と表記した波形）。出力電圧Ｖｏの過渡的な変動が電圧低下方向に生じた際、誤差電圧Ｖｅａは位相補償回路１３があるため、出力電圧Ｖｏの急変には追従できないおそれがある。出力電圧Ｖｏの急減が生じた当初では誤差電圧Ｖｅａは低い値に維持されている場合が考えられる。この場合、変換信号Ｖｓｅは低い値の誤差電圧Ｖｅａと比較される。この結果、変換信号Ｖｓｅが低い値で、コンパレータ１５から出力される制御信号Ｐｒがローレベルに遷移する。すなわち、インダクタ電流Ｉｌのピーク電流は十分に高電流にならない状態でスイッチング電源のオフ期間が開始され十分に大きなデューティによるスイッチング動作が得られないおそれがある。この間、負荷急増にスイッチング電源の応答が追従できない期間となる。誤差電圧Ｖｅａの値が増大して、クロックサイクルＴ１の間、オン期間が継続しても変換信号Ｖｓｅの値が誤差電圧Ｖｅａの値を越えない状態になると、スイッチング電源は最大デューティーに達して電力供給が最大となる。
【００３２】
スイッチング電源１では、負荷急増等に伴う出力電圧Ｖｏの規定以上の過渡的な電圧低下に伴い誤差電圧Ｖｅａのスルーレートは正の規定以上になることが検出される。これにより、制御信号ＣＭＰ１がローレベルからハイレベルに遷移する。スイッチＳＷ１は切り替わり、クロック線ＣＫ２Ｌがクロック線ＣＫＬに接続される。クロック信号ＣＫは、計時回路１７から出力されるクロック信号ＣＫ２に切り替わる。スイッチング電源１は固定オフ時間でスイッチング動作する
【００３３】
図２では、クロック信号ＣＫ１とクロック信号ＣＫ２とが同時にハイレベルに遷移するタイミングで誤差電圧Ｖｅａの遷移が検出され、クロック信号ＣＫがクロック信号ＣＫ１からクロック信号ＣＫ２に切り替わる場合を例示する。固定周波数で制御されるスイッチング電源ではクロック信号ＣＫ１のハイレベル遷移でオン期間が開始されるので、固定周波数で制御されるスイッチング電源にとって、電力供給が最も早く行なわれるタイミングである。
【００３４】
計時回路１７により生成されるオフ期間Ｔｏｆｆ２は固定周波数制御ときのスイッチングサイクルＴ１と比較し十分に短い時間であるとする。出力電圧Ｖｏの急減が生じた当初では、誤差電圧Ｖｅａは低い値に維持されている場合が考えられる。変換信号Ｖｓｅは低い値の誤差電圧Ｖｅａと比較され、変換信号Ｖｓｅが低い値で、コンパレータ１５から出力される制御信号Ｐｒがローレベルに遷移する。しかしながら、スイッチング電源１では、オフ期間Ｔｏｆｆ２が短時間に設定されるため、短時間の経過後は再びオン期間が開始される。このときのスイッチング動作のデューティは、固定周波数制御の場合と比較して大きなデューティとなる。電源電圧ＶｃｃからインダクタＬへの給電停止の期間を短くでき、出力電圧Ｖｏの低下が抑えられる。
【００３５】
固定オフ時間でスイッチング動作する際、オン期間は、誤差電圧Ｖｅａと変換信号Ｖｓｅとの電圧差に応じて定まる。オフ期間Ｔｏｆｆ２は固定であるため、スイッチングサイクルは誤差電圧Ｖｅａと変換信号Ｖｓｅとの電圧差に応じて調整される。出力電圧Ｖｏの電圧低下の初期段階では誤差電圧Ｖｅａが低く変換信号Ｖｓｅとの電圧差が小さい場合は、オン期間が短くデューティは小さいがスイッチング周波数は高くなる。その後誤差電圧Ｖｅａが高くなり変換信号Ｖｓｅとの電圧差が大きくなると、オン期間は長くなりスイッチング周波数が低くなるがデューティは大きくなる。このことにより、一般的な回路で用いられる固定周波数制御の場合と比較し、出力電圧Ｖｏの変動初期ではスイッチング周波数が短く、その後デューティが大きくなり、有効に負荷に電力を供給することができる。これによって、出力電圧Ｖｏの低下に対する応答特性を改善することができる。
【００３６】
図３は、出力電圧Ｖｏの過渡的な変動が電圧上昇方向に規定以上に変動する一例として負荷急減時の場合を示す。スイッチング電源１の動作波形図である。負荷急減の前、制御信号ＣＭＰ１はローレベルであり、制御信号ＣＭＰ２はハイレベルである。従って、クロック線ＣＫＬはクロック線ＣＫ１Ｌに接続されており、スイッチング電源１は、クロックサイクルＴ１でスイッチング動作する。
【００３７】
負荷が急減した場合、出力電圧Ｖｏの増加に応じて誤差電圧Ｖｅａが規定以上のスルーレートで減少する。誤差電圧Ｖｅａはコンパレータ１５の非反転入力端子に入力されているため、コンパレータ１５から出力される制御信号Ｐｒがローレベルになる変換信号Ｖｓｅの電圧値は減少する。変換信号ＶｓｅはＩＶ変換器１４によりインダクタ電流Ｉｌに応じた電圧値に変換された信号である。したがって、インダクタ電流Ｉｌのピーク電流は減少する。
【００３８】
固定周波数でのスイッチング動作による一般的な回路では、クロックサイクルＴ１ごとにクロック信号ＣＫ１のハイレベル遷移が生じオン期間が発生する。つまり、出力電圧Ｖｏが規定値を越え上昇している期間中は、変換信号Ｖｓｅの値が誤差電圧Ｖｅａの値に達する目での間がオン期間となる（図３中、固定周波数と表記した波形）。このスイッチング動作により、負荷急減にスイッチング電源の応答が追従せず、電源電圧ＶｃｃからインダクタＬへの給電がなされ出力電圧Ｖｏの上昇する期間がある。
【００３９】
スイッチング電源１では、出力電圧Ｖｏの規定以上の過渡的な電圧の増大に伴い誤差電圧Ｖｅａのスルーレートが負の規定以上になることが検出される。このとき、制御信号ＣＭＰ２がローレベルに遷移してクロック信号ＣＫはマスクされる。アンド回路１８から出力されるクロック信号ＣＫはローレベルに固定される。これにより、スイッチング電源１はオフ状態に維持され出力電圧Ｖｏへの給電は停止される。スイッチング電源１はオフ状態は制御信号ＣＭＰ２がハイレベルに遷移するまで継続される。従って、スイッチング電源１は負荷への給電を停止することができ、負荷急減に対する出力電圧Ｖｏの応答特性を改善することができる。
【００４０】
また、位相補償回路１３には制御信号ＣＭＰ３が入力される。制御信号ＣＭＰ３は、出力電圧Ｖｏが所定の電圧に維持されているか、あるいは過渡的な変動が規定以下である場合にハイレベルである。このとき、位相補償回路１３の周波数帯域は、スイッチング電源１の定常状態での系の安定性を確保するために必要とされる所定値を取る。出力電圧Ｖｏの過渡的な変動が電圧の低下方向または増加方向に規定以上に変動する場合、制御信号ＣＭＰ３はローレベルに遷移する。位相補償回路１３の周波数帯域は高い周波数帯域に切り替えられる。誤差電圧Ｖｅａの応答が速くなることにより出力電圧Ｖｏの過渡的な変動に対して迅速に応答することができる。出力電圧Ｖｏの過渡的な変動に対して誤差電圧Ｖｅａのスルーレートが上昇し高速な応答が可能となる。これによって、出力電圧Ｖｏの負荷急変に対する応答特性を改善することができる。
【００４１】
また、ＩＶ変換器１４には制御信号ＣＭＰ１が入力される。制御信号ＣＭＰ１は、出力電圧Ｖｏの過渡的な変動が電圧の低下方向に規定以上の変動である場合、制御信号ＣＭＰ１はハイレベルに遷移する。これにより、ＩＶ変換器１４により設定されるゲインは、出力電圧Ｖｏが所定の電圧に維持されているまたは過渡的な変動が規定の変動以下である場合に比較して、小さな値となる。ゲインが小さくなるため、インダクタ電流Ｉｌの電流値に対して変換のうえ出力される変換信号Ｖｓｅの値は小さくなる。コンパレータ１５により誤差電圧Ｖｅａと比較される結果、インダクタ電流Ｉｌのピーク電流値は大きな電流値に制御される。オン期間が長くなって負荷への給電能力が向上し、出力電圧Ｖｏの過渡的な低減に対する応答特性を改善することができる。
【００４２】
出力電圧Ｖｏの過渡的な変動が電圧の増加方向に規定以上の変動である場合、制御信号ＣＭＰ１はローレベル、制御信号ＣＭＰ２はローレベルに遷移する。ＩＶ変換器１４により設定されるゲインは、出力電圧Ｖｏが所定の電圧に維持されているまたは過渡的な変動が規定の変動以下である場合に比較して、大きい値となる。ゲインが大きくなるため、インダクタ電流Ｉｌの電流値に対して変換のうえ出力される変換信号Ｖｓｅの値は大きくなる。コンパレータ１５により誤差電圧Ｖｅａと比較される結果、インダクタ電流Ｉｌのピーク電流値は小さな電流値に制御される。オン期間が短くなって出力電圧Ｖｏの過渡的な増加に対する応答特性を改善することができる。
【００４３】
図４は、選択回路１２の具体例を例示する回路図である。選択回路１２は、微分回路２１と選択制御回路２２とを備える。
【００４４】
微分回路２１は、キャパシタＣｓｒと、抵抗Ｒｓｒと、を備え誤差線ＶｅａＬと基準電圧Ｖａとの間に接続される。キャパシタＣｓｒは誤差線ＶｅａＬと微分線ＶｓｒＬとの間に接続され、抵抗Ｒｓｒは微分線ＶｓｒＬと基準電圧Ｖａとの間に接続される。ここで、微分線ＶｓｒＬとは、キャパシタＣｓｒと抵抗Ｒｓｒとの接続点である。出力電圧Ｖｏが定常状態のとき、微分回路２１に入力される誤差電圧Ｖｅａに変動は生じないため、微分線ＶｓｒＬに生じる微分信号Ｖｓｒは基準電圧Ｖａと等しい。また、誤差電圧Ｖｅａに変動が生ずる場合においても、その変動が規定以下であれば、微分線ＶｓｒＬに生じる微分信号Ｖｓｒの変動は、後述する選択制御回路２２によって状態変化が検出されることはない。
【００４５】
選択制御回路２２はコンパレータＣＭＰ１、ＣＭＰ２と、インバータ回路２３と、ＮＯＲ回路２４とを備える。
【００４６】
コンパレータＣＭＰ１の反転入力端子には基準電圧Ｖｂが入力され、非反転入力端子には微分線ＶｓｒＬが接続され微分信号Ｖｓｒが入力される。基準電圧Ｖｂは基準電圧Ｖａに加算するように結線されている。コンパレータＣＭＰ１の反転入力端子には基準電圧Ｖａに基準電圧Ｖｂが加算された値が入力される。出力端子には、制御線ＣＭＰ１Ｌが接続され制御信号ＣＭＰ１が出力される。出力電圧Ｖｏが所定の電圧に維持されているか、あるいは過渡的な変動が規定の変動以下である場合、微分信号Ｖｓｒは、基準電圧Ｖａに基準電圧Ｖｂを加算した電圧を越えることはなく、制御信号ＣＭＰ１はローレベルである。
【００４７】
コンパレータＣＭＰ２の反転入力端子には基準電圧Ｖｃが入力され、非反転入力端子には微分線ＶｓｒＬが接続され微分信号Ｖｓｒが入力される。基準電圧Ｖｃは基準電圧Ｖａから減算されるように結線されている。コンパレータＣＭＰ２の反転入力端子には基準電圧Ｖａから基準電圧Ｖｂを減算された値が入力される。出力端子には、制御線ＣＭＰ２Ｌが接続され制御信号ＣＭＰ２が出力される。出力電圧Ｖｏが所定の電圧に維持されているか、あるいは過渡的な変動が規定の変動以下である場合、微分信号Ｖｓｒは、基準電圧Ｖａから基準電圧Ｖｂを減算した電圧を越えることはなく制御信号ＣＭＰ２はハイレベルである。
【００４８】
ＮＯＲ回路２４の第一入力端子には制御線ＣＭＰ１Ｌが接続され制御信号ＣＭＰ１が入力される。第二入力端子にはインバータ回路２３の出力端子が入力される。インバータ回路２３の入力端子には制御線ＣＭＰ２Ｌが接続され制御信号ＣＭＰ２が入力される。第二入力端子には制御信号ＣＭＰ２の反転信号が入力される。出力端子には制御線ＣＭＰ３が接続され制御信号ＣＭＰ３が出力される。
【００４９】
図５は、図４に例示された選択回路の動作波形図である。領域（Ｉ）では、出力電圧Ｖｏの過渡的な変動が電圧低下方向に規定以上の変動である場合を例示する。このとき、誤差電圧Ｖｅａが増大する。微分信号Ｖｓｒは、誤差電圧Ｖｅａの変動が微分されて基準電圧Ｖａに基準電圧Ｖｂを加算した電圧より高いパルス信号となる。これにより、制御信号ＣＭＰ１がローレベルからハイレベルに遷移し、同時に制御信号ＣＭＰ３はハイレベルからローレベルに遷移する。その後、微分信号Ｖｓｒの電圧は、微分回路２１の時定数に応じて基準電圧Ｖａに向かって減少する。微分信号Ｖｓｒが基準電圧Ｖａに基準電圧Ｖｂを加算した電圧を下回ると、制御信号ＣＭＰ１はローレベルに遷移し、同時に制御信号ＣＭＰ３はハイレベルに遷移する。
【００５０】
領域（ＩＩ）では、出力電圧Ｖｏの過渡的な変動が増加方向に規定以上の変動である場合を例示する。このとき、誤差電圧Ｖｅａが低下する。微分信号Ｖｓｒは、誤差電圧Ｖｅａの変動が微分されて基準電圧Ｖａから基準電圧Ｖｃを減じたより低いパルス信号となる。これにより、制御信号ＣＭＰ２はハイレベルからローレベルに遷移し、同時に制御信号ＣＭＰ３はハイレベルからローレベルに遷移する。その後、微分信号Ｖｓｒの電圧は、微分回路２１の時定数に応じて基準電圧Ｖａに向かって増加する。微分信号Ｖｓｒが基準電圧Ｖａから基準電圧Ｖｃを減じた電圧を上回ると、制御信号ＣＭＰ２はハイレベルに遷移し、同時に制御信号ＣＭＰ３はハイレベルに遷移する。
【００５１】
出力電圧Ｖｏの過渡的な変動が電圧の低下方向または増加方向に規定以上の変動である場合、誤差電圧Ｖｅａは規定以上に変動する。微分回路２１は、誤差電圧Ｖｅａの変動を微分結果として検出し、微分信号Ｖｓｒを選択制御回路２２に出力する。選択制御回路２２は、微分信号Ｖｓｒを基準電圧と比較することにより、出力電圧Ｖｏの変動方向を検知する。選択制御回路２２は、出力電圧Ｖｏの過渡的な変動が電圧低下方向に規定以上の変動し誤差電圧Ｖｅａが規定以上に増加する場合、制御信号ＣＭＰ１をハイレベルに遷移する。出力電圧Ｖｏの過渡的な変動が増加方向に規定以上の変動し誤差電圧Ｖｅａが規定以上に低下する場合、制御信号ＣＭＰ２をローレベル遷移する。また、この両方向への変動の場合、制御信号ＣＭＰ３をローレベル遷移する。
【００５２】
図６は計時回路１７の具体例を例示する回路図である。計時回路１７は、インバータ回路３１と、ｎＭＯＳトランジスタＱ３と、定電流Ｉ１を流す定電流源ＣＳ０と、キャパシタＣ１と、コンパレータ３２を備える。インバータ回路３１の入力端子には制御線ＰｇＬが接続され制御信号Ｐｇが入力される。制御信号Ｐｇの反転信号をｎＭＯＳトランジスタＱ３のゲート端子に出力する。ｎＭＯＳトランジスタＱ３のソース端子には接地電圧が接続され、ドレイン端子には線ＣｔＬが接続される。ここで、線ＣｔＬに発生する電圧は端子電圧ＶＣｔとする。キャパシタＣ１は線ＣｔＬと基準電圧間に接続される。コンパレータ３２の反転入力端子には基準電圧Ｖｔが入力され、非反転入力端子には線ＣｔＬが接続され端子電圧ＶＣｔが入力される。
【００５３】
計時回路１７に入力される制御信号Ｐｇがローレベルの場合、定電流Ｉ１はｎＭＯＳトランジスタＱ３を介し接地電圧に流れるため、常にキャパシタＣ１は放電され、端子電圧ＶＣｔは基準電圧Ｖｔと比較し電圧値が低い。よって、コンパレータ３２の出力信号であるクロック信号ＣＫ２はローレベルである。制御信号Ｐｇがローレベルからハイレベルに遷移すると、ｎＭＯＳトランジスタＱ３はオン状態からオフ状態に遷移する。定電流Ｉ１によりキャパシタＣ１の充電が開始され、端子電圧ＶＣｔが定電流Ｉ１に応じて上昇する。制御信号Ｐｇのハイレベル遷移から所定の期間経過後、端子電圧ＶＣｔは基準電圧Ｖｔと比較し電圧値が高くなる。コンパレータ３２に入力される電圧差が反転し、クロック信号ＣＫ２はローレベルからハイレベルに遷移する。定電流源ＣＳ０から出力される定電流Ｉ１によりキャパシタＣ１が充電され、充電に応じて増大する端子電圧ＶＣｔを基準電圧Ｖｔと比較することにより、クロック信号ＣＫ２はローレベル期間が計時される。定電流Ｉ１、キャパシタＣ１の容量値、および基準電圧Ｖｔは固定されているので、クロック信号ＣＫ２のローレベル期間は一定の時間となる。これにより、一定のオフ期間が計時される。
【００５４】
図７は、位相補償回路１３の具体例を図示する回路図である。位相補償回路１３は、参照線ＶｆｂＬと誤差線ＶｅａＬとの間に接続されるキャパシタＣ２、Ｃ３と、スイッチＳＷ２とを備える。キャパシタＣ２とキャパシタＣ３とは、参照線ＶｆｂＬと誤差線ＶｅａＬとの間に並列に接続される。キャパシタＣ２の一端はスイッチＳＷ２を介し誤差線ＶｅａＬと接続される。スイッチＳＷ２は、制御信号ＣＭＰ３によって制御される。制御信号ＣＭＰ３がハイレベルの場合、スイッチＳＷ２は短絡し、キャパシタＣ２の一端と誤差線ＶｅａＬとは接続される。制御信号ＣＭＰ３がローレベルの場合、スイッチＳＷ２は開放し、キャパシタＣ２の一端と誤差線ＶｅａＬとは開放される。
【００５５】
制御信号ＣＭＰ３がローレベルの場合、スイッチＳＷ２が開放してキャパシタＣ２は位相補償回路１３から切り離される。位相補償回路１３はキャパシタＣ３を備えることとなる。位相補償回路１３の容量値は低くなる。従って、出力電圧Ｖｏの過渡的な変動が電圧の低下方向もしくは増加方向に規定以上の変動である場合では、高い周波帯域に応答できるようになる。よって、負荷急変による出力電圧Ｖｏの変動に対してエラーアンプ１１によるフィードバック動作の応答を速くすることが可能となる。
【００５６】
図８は、ＩＶ変換器１４の具体例を図示する回路図である。ＩＶ変換器１４は、ｐＭＯＳトランジスタＱ４、Ｑ５と、ｎＭＯＳトランジスタＱ６、Ｑ７と、抵抗Ｒ３、Ｒ４、Ｒ５と、オペアンプ３３とを備える。ソース端子が電源電圧Ｖｃｃに接続されたｐＭＯＳトランジスタＱ４のゲート端子は制御線ＰｇＬに接続される。ドレイン端子は、オペアンプ３３の反転入力端子とｐＭＯＳトランジスタＱ５のソース端子とに接続される。オペアンプ３３の非反転入力端子は、接続線ＬｘＬに接続される。出力端子は、ｐＭＯＳトランジスタＱ５のゲート端子に接続される。ｐＭＯＳトランジスタＱ５のドレイン端子は、変換線ＶｓｅＬに接続される。オペアンプ３３は、ｐＭＯＳトランジスタＱ４のドレイン電圧の電圧が接続線ＬｘＬの電圧に略等しくなるようにｐＭＯＳトランジスタＱ５を制御する。これにより、ｐＭＯＳトランジスタＱ５とｐＭＯＳトランジスタＱ１とは、ソース、ドレイン、ゲートの各端子が各々同じ電圧にバイアスされる。各々のトランジスタに流れる電流は、ゲート長が同じ場合、各々のトランジスタのゲート幅に比例する。したがって、ｐＭＯＳトランジスタＱ５に流れる検出電流Ｉｓｅは、ｐＭＯＳトランジスタＱ１を経てインダクタＬに流れるインダクタ電流Ｉｌｘに比例した電流となる。検出電流Ｉｓｅによりインダクタ電流Ｉｌｘを検出することができる。インダクタ電流Ｉｌｘとは、制御信号Ｐｇのローレベル遷移によりｐＭＯＳトランジスタＱ１を介して電源電圧ＶｃｃからインダクタＬに流れる電流である。すなわち、インダクタ電流Ｉｌｘは、ｐＭＯＳトランジスタＱ１のオン時のインダクタ電流Ｉｌである。制御信号Ｐｇのハイレベル遷移によりｐＭＯＳトランジスタＱ１はオフされ電流値は０Ａとなる。クロック信号ＣＫがハイレベルに遷移すると、制御信号Ｐｇはローレベル遷移し、再びｐＭＯＳトランジスタＱ１はオンされる。
【００５７】
抵抗Ｒ３、Ｒ４、Ｒ５は変換線ＶｓｅＬと接地電圧との間で直列に接続される。一端を変換線ＶｓｅＬに接続された抵抗Ｒ３と抵抗Ｒ４とを接続する結線にｎＭＯＳトランジスタＱ６のドレイン端子が接続される。ｎＭＯＳトランジスタＱ６のソース端子は接地電圧に接続され、ゲート端子は制御線ＣＭＰ１Ｌが接続される。また、一端を抵抗Ｒ３に接続された抵抗Ｒ４と抵抗Ｒ５とを接続する結線にｎＭＯＳトランジスタＱ７のドレイン端子は接続される。ｎＭＯＳトランジスタＱ７のソース端子は接地電圧が接続され、ゲート端子は制御線ＣＭＰ２Ｌが接続される。一端を抵抗Ｒ４に接続された抵抗Ｒ５の他端は設置電圧に接続される。
【００５８】
図９は、ＩＶ変換器１４におけるゲインの制御を示す図である。ＩＶ変換器１４には、出力電圧Ｖｏが所定の電圧に維持されているか、あるいは過渡的な変動が規定の変動以下である場合、入力される制御信号ＣＭＰ１はローレベル、制御信号ＣＭＰ２はハイレベルである。このとき、ｎＭＯＳトランジスタＱ６はオフ状態となり、ｎＭＯＳトランジスタＱ７はオン状態となる。従って、検出電流Ｉｓｅは抵抗Ｒ３と抵抗Ｒ４とｎＭＯＳトランジスタＱ７を介し接地電圧に流れる。変換線ＶｓｅＬと接地電圧との間の抵抗値は、抵抗Ｒ３と抵抗Ｒ４とを加算した抵抗値と等しい（Ｒ３＋Ｒ４）。これを基準ゲインとする（Ｒ３＋Ｒ４）。
【００５９】
出力電圧Ｖｏの過渡的な変動が電圧低下方向に規定以上の変動である場合、入力される制御信号ＣＭＰ１、ＣＭＰ２は共にハイレベルである。このとき、ｎＭＯＳトランジスタＱ６、Ｑ７は共にオン状態となる。検出電流Ｉｓｅは抵抗Ｒ３とｎＭＯＳトランジスタＱ６、Ｑ７を介し接地電圧に流れる。変換線ＶｓｅＬと接地電圧との間の抵抗値は抵抗Ｒ３となり、これがゲインとなる（Ｒ３）。基準ゲイン（Ｒ３＋Ｒ４）と比較してゲインは小さくなる。そして、インダクタ電流Ｉｌｘのピーク電流値は、誤差電圧Ｖｅａが同じ場合、基準ゲインの場合と比較して高くなる。インダクタ電流Ｉｌｘは、電源電圧ＶｃｃからインダクタＬに供給される時間に応じて上昇するため、ゲインが小さい場合にはオン期間が長くなる。負荷への電力供給能力を高めることができ、出力電圧Ｖｏの過渡的な低減に対する応答特性を改善することができる。
【００６０】
出力電圧Ｖｏの過渡的な変動が増加方向に規定以上の変動である場合、入力される制御信号ＣＭＰ１、ＣＭＰ２は共にローレベルである。このとき、ｎＭＯＳトランジスタＱ６、Ｑ７は共にオフ状態となる。検出電流Ｉｓｅは直列に接続された抵抗Ｒ３、Ｒ４、Ｒ５を介し接地電圧に流れる。変換線ＶｓｅＬと接地電圧との間の抵抗値は、抵抗Ｒ３、Ｒ４、Ｒ５を加算した抵抗値と等しい。これがゲインである（Ｒ３＋Ｒ４＋Ｒ５）。基準ゲイン（Ｒ３＋Ｒ４）と比較してゲインは大きくなる。そして、インダクタ電流Ｉｌｘのピーク電流値は、誤差電圧Ｖｅａが同じ場合、基準ゲインの場合と比較して低くなる。この場合には、オン期間が短くなる。負荷への電力供給を制限して、出力電圧Ｖｏの過渡的な増加に対する応答特性を改善することができる。
【００６１】
図１０は、スイッチング電源１を搭載した電子機器１００を示すブロック図である。電子機器１００は、例えばポータブル機器システム、パソコン、携帯電話、デジタルカメラが挙げられる。電子機器１００は、バッテリ２００、スイッチング電源１、負荷回路３００を備える。バッテリ２００は、スイッチング電源１に電源電圧Ｖｃｃを供給するものである。たとえばリチウムイオン電池であり、もしくは、複数のリチウムイオン電池ユニットを直列接続したものである。負荷回路３００は、たとえば、アナログ回路、デジタル回路、マイクロプロセッサ、発光素子、表示素子、センサなどである。スイッチング電源１は、バッテリ２００から出力される電源電圧Ｖｃｃが入力され、所定電圧値の出力電圧Ｖｏに変換し負荷回路３００に供給する。
【００６２】
以上、詳細に説明したように、実施形態によれば、選択回路１２は、スイッチＳＷ１を制御することによりＤ−ＦＦ回路１９の端子ＣＫに入力される信号を制御する。これにより、出力電圧Ｖｏの過渡的な変動が電圧低下方向に規定以上の変動である場合、アンド回路１８には計時回路１７が選択されクロック信号ＣＫはオフ時間固定の信号となる。スイッチング電源１は固定オフ時間制御によりスイッチング動作を行う。固定周波数制御の場合と比較して、負荷急増等による出力電圧Ｖｏの過渡的な低下に対する応答特性が改善されて出力電圧Ｖｏの低下が抑えられる。
【００６３】
一方、出力電圧Ｖｏの過渡的な変動が増加方向に規定以上の変動である場合、アンド回路１８から出力されるクロック信号ＣＫはローレベルに固定される。スイッチング電源１はオフ状態が継続し、スイッチング電源１は負荷への給電を停止することができる。これによって、出力電圧Ｖｏの増加に対する応答特性を改善することができる。
【００６４】
また、本発明の位相補償回路１３によれば、出力電圧Ｖｏが所定の電圧に維持されているか、あるいは過渡的な変動が規定以下である場合、位相補償回路１３の周波数帯域は所定値を取る。出力電圧Ｖｏが過渡的な変動が電圧の低下方向もしくは増加方向に規定以上の変動である場合、位相補償回路１３の周波数帯域が切り替えられ、所定値と比較し高い周波数帯域に応答できるようになる。これによって、出力電圧Ｖｏの負荷急変に対する応答特性を改善することができる。
【００６５】
また、本発明のＩＶ変換器１４によれば、出力電圧Ｖｏの過渡的な変動が電圧低下方向に規定以上の変動である場合、ゲインが基準ゲインの場合と比較して小さく設定される。これにより、同じ誤差電圧Ｖｅａに対してインダクタ電流Ｉｌｘのピーク電流は増加する。スイッチング電源１のオン期間が長くなり出力電圧Ｖｏの過渡的な減少に対する応答特性を改善することができる。
【００６６】
一方、出力電圧Ｖｏの過渡的な変動が増加方向に規定以上の変動である場合、ゲインは基準ゲインと比較して大きく設定される。これにより、同じ誤差電圧Ｖｅａに対してインダクタ電流Ｉｌｘのピーク電流は減少する。スイッチング電源１のオン期間が短くなり出力電圧Ｖｏの過渡的な増加に対する応答特性を改善することができる。
【００６７】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内での種々の改良、変更が可能であることは言うまでもない。
例えば、選択回路１２は誤差電圧Ｖｅａの代わりに直接出力電圧Ｖｏを入力としてもよい。また、制御信号ＣＭＰ１のハイレベル遷移と同時にスイッチＳＷ１が計時回路１７に接続される際、計時回路１７はローレベルからハイレベルに遷移するように設定することも可能である。これにより、ｐＭＯＳトランジスタＱ１は切り替えと同時にオンさせることができる。
【００６８】
インダクタＬはインダクタンス素子の一例、参照電圧Ｖｆｂはフィードバック電圧の一例、誤差電圧Ｖｅａは差電圧の一例、エラーアンプ１１は増幅器の一例、ＩＶ変換器１４は検出器の一例、選択回路１２は微分回路の一例、スイッチＳＷ１は第１選択回路の一例、クロック信号ＣＫはトリガ信号の一例、アンド回路１８はマスク回路の一例、スイッチＳＷ２は第２選択回路の一例である。
また、増幅器の一例であるエラーアンプ１１、検出器の一例であるＩＶ変換器１４、微分回路の一例である選択回路１２、発振回路の一例である発振回路１６、計時回路の一例である計時回路１７、および第１選択回路の一例であるスイッチＳＷ１を、少なくとも備える回路が電源の制御回路の一例である。更に、マスク回路の一例であるアンド回路１８を備えて電源の制御回路の一例を開示する。
【符号の説明】
【００６９】
１    スイッチング電源
１１    エラーアンプ
１２    選択回路
１３    位相補償回路 
１４    ＩＶ変換器
１５    コンパレータ
１６    発振回路
１７    計時回路
１８    アンド回路
１９    Ｄ−ＦＦ回路
１００    電子機器
２００    バッテリ
３００    負荷回路
Ｑ１、Ｑ２    トランジスタ
Ｌ    インダクタ
Ｃｏ    コンデンサ
ＳＷ１    スイッチ
【図１】
0005895338.tif 000002
【図２】
0005895338.tif 000003
【図３】
0005895338.tif 000004
【図４】
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【図５】
0005895338.tif 000006
【図６】
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【図７】
0005895338.tif 000008
【図８】
0005895338.tif 000009
【図９】
0005895338.tif 000010
【図１０】
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