(57)【特許請求の範囲】
【請求項１】
ＤＤＲインタフェース信号を受ける外部接続端子と、
前記外部接続端子に接続される差動増幅回路とを有し、
前記差動増幅回路は、
前記外部端子からの入力信号を受ける第１の差動入力部と、
基準電圧を受ける第２の差動入力部と、
前記第１の差動入力部の電流と前記第２の差動入力部の電流を受けるテイル電流源と、
前記第１の差動入力部側の電流を検出する電流検出部とを有し、
前記電流検出部は、前記第１の差動入力部側の電圧を分圧する第１の抵抗および第２の抵抗を有し、
前記第１の抵抗および前記第２の抵抗によって分圧された分圧電圧を前記テイル電流源にフィードバックし、前記テイル電流源に流れるテイル電流を制御する半導体集積回路装置。
【請求項２】
前記第１の差動入力部および前記第２の差動入力部をそれぞれ構成する第１および第２のトランジスタと、
前記第１および前記第２のトランジスタのテイル電流源用として用いられる第３のトランジスタと、を有し、
前記第３のトランジスタは、
前記電流検出部が検出した前記分圧電圧に基づいて、前記テイル電流源におけるテイル電流の電流量を制御する請求項１記載の半導体集積回路装置。
【請求項３】
前記第３のトランジスタは、
前記電流検出部が分圧した前記分圧電圧に基づいて前記テイル電流源におけるテイル電流の電流量を制御する請求項２記載の半導体集積回路装置。
【請求項４】
前記第３のトランジスタと電源電圧が印加される電源線との間に接続され、ゲートに前記差動増幅回路の動作を許可する動作許可信号が入力される第４のトランジスタを有し、
前記第４のトランジスタは、
前記動作許可信号がアクティブの際にオン状態となり、前記差動増幅回路を動作させる請求項２または３記載の半導体集積回路装置。
【請求項５】
さらに、前記差動増幅回路から出力された出力信号、および前記出力信号の反転信号がそれぞれ入力され、前記出力信号と前記反転信号との遅延差が略なくなるように調整して前記出力信号及び前記反転信号を出力する遅延時間調整回路を有する請求項１〜４のいずれか１項に記載の半導体集積回路装置。
【請求項６】
差動信号のうちの第１の信号を受ける第１の外部接続端子と、
前記差動信号のうちの前記第１の信号の反転信号である第２の信号を受ける第２の外部接続端子と、
前記第１の外部接続端子から前記第１の信号を受ける第１の差動入力部及び基準電圧を受ける第２の差動入力部を有し、前記第１の信号と前記基準電圧との差動増幅を行う第１の差動増幅回路と、
前記第２の外部接続端子から前記第２の信号を受ける第３の差動入力部及び前記基準電圧を受ける第４の差動入力部を有し、前記第２の信号と前記基準電圧との差動増幅を行う第２の差動増幅回路と、
を備え、
前記第１の差動増幅回路は、
前記第１の差動入力部側の電流を検出して前記第１の差動増幅回路の第１のテイル電流源にフィードバックし、前記第１のテイル電流源におけるテイル電流を制御し、
前記第２の差動増幅回路は、
前記第３の差動入力部側の電流を検出して前記第２の差動増幅回路の第２のテイル電流源にフィードバックして前記第２のテイル電流を制御する半導体集積回路装置。
【請求項７】
前記第１の差動増幅回路は、
前記第１の差動入力部側の電流を抵抗により電圧に変換して前記第１のテイル電流源にフィードバックし、
前記第２の差動増幅回路は、
前記第３の差動入力部に生じる電流を抵抗により電圧に変換して前記第２のテイル電流源にフィードバックする請求項６記載の半導体集積回路装置。
【請求項８】
前記第１の差動増幅回路は、
前記第１の差動入力部および前記第２の差動入力部をそれぞれ構成する第５および第６のトランジスタと、
前記第５および前記第６のトランジスタに接続され、前記第１のテイル電流源を構成する第７のトランジスタと、
前記第５のトランジスタに流れる電流を検出する第１の電流検出部とを有し、
前記第７のトランジスタは、
前記第１の電流検出部が検出した電流に基づいて前記第７のトランジスタに流れるテイル電流の電流量を制御し、
前記第２の差動増幅回路は、
前記第３の差動入力部および前記第４の差動入力部をそれぞれ構成する第８および第９のトランジスタと、
前記第８および前記第９のトランジスタに接続され、前記第２のテイル電流源を構成する第１０のトランジスタと、
前記第１０のトランジスタに流れる電流を検出する第２の電流検出部とを有し、
前記第１０のトランジスタは、
前記第２の電流検出部が検出した電流に基づいて前記第１０のトランジスタに流れるテイル電流の電流量を制御する請求項６記載の半導体集積回路装置。
【請求項９】
前記第１の電流検出部は、
前記第５のトランジスタに流れる電流を電圧に変換する第１の抵抗を有し、
前記第７のトランジスタは、
前記第１の抵抗が変換した電圧に基づいて前記第７のトランジスタに流れるテイル電流の電流量を制御し、
前記第２の電流検出部は、
前記第８のトランジスタに流れる電流を電圧に変換する第２の抵抗を有し、
前記第１０のトランジスタは、
前記第２の抵抗が変換した電圧に基づいて前記第１０のトランジスタに流れるテイル電流の電流量を制御する請求項８記載の半導体集積回路装置。
【請求項１０】
前記第１の差動増幅回路は、
前記第７のトランジスタと電源電圧が印加される電源線との間に接続され、ゲートに前記入力バッファの動作を許可する動作許可信号が入力された第１１のトランジスタを有し、
前記第２の差動増幅回路は、
前記第１０のトランジスタと電源電圧が印加される電源線との間に接続され、ゲートに前記動作許可信号が入力された第１２のトランジスタを有し、
前記第１１のトランジスタは、
前記動作許可信号がアクティブの際にオン状態となり、前記第１の差動増幅回路を動作させ、
前記第１２のトランジスタは、
前記動作許可信号がアクティブの際にオン状態となり、前記第２の差動増幅回路を動作させる請求項８または９記載の半導体集積回路装置。
【請求項１１】
さらに、前記第１の差動増幅回路から出力された出力信号、および前記第２の差動増幅回路から出力された反転信号がそれぞれ入力され、前記出力信号と前記反転信号との遅延差が略なくなるように調整して出力する遅延時間調整回路を有する請求項８〜１０のいずれか１項に記載の半導体集積回路装置。
【請求項１２】
ＤＤＲインタフェース信号を受ける外部接続端子と、
前記外部接続端子に接続され、前記外部接続端子からの入力信号を受ける第１の差動入力部と基準電圧を受ける第２の差動入力部を有する差動増幅回路を有し、
前記差動増幅回路は、
第１および第２の負荷素子と、
第１および第２の入力トランジスタとテイルトランジスタとを有し、
前記第１の入力トランジスタのゲート端子は前記第１の差動入力部と接続され、
前記第２の入力トランジスタのゲート端子は前記第２の差動入力部と接続され、
前記第１の入力トランジスタのドレイン端子と前記第１の負荷素子の第１導通端子は電気的に接続され、
前記第２の入力トランジスタのドレイン端子と前記第２の負荷素子の第１導通端子は電気的に接続され、
第１の抵抗の他方端および第２の抵抗の他方端は第１の電源電圧が供給される第１の電源線に接続され、
前記第１および第２の入力トランジスタのソース端子は前記テイルトランジスタを介して第２の電源電圧が供給される第２の電源線に接続され、
前記第１抵抗の一方端は前記テイルトランジスタのゲート端子と接続される半導体集積回路装置。
【請求項１３】
前記外部接続端子は、クロック信号の立上りおよび立下りに同期してデータを転送するメモリチップと接続される請求項１２記載の半導体集積回路装置。
【請求項１４】
内部メモリ回路を有し、
クロック信号の立上りおよび立下りに同期してデータを転送する請求項１２記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路装置に関し、特に、他の半導体集積回路装置を接続するためのインタフェース回路に有効な技術に関する。
【背景技術】
【０００２】
ＳＤＲＡＭ(Synchronous Dynamic Random Access Memory) などの半導体集積回路装置をマイクロコンピュータなどの半導体集積回路装置に接続する場合には、それぞれの装置内にインタフェース回路が必要となる。このインタフェース回路は、ＳＤＲＡＭの種類毎に定められた国際標準規格に準拠した仕様に基づいて設計される。
【０００３】
ＳＤＲＡＭにおいてはＤＤＲ（Double Data Rate）規格、ＤＤＲ２規格、ＤＤＲ３規格、ＬＰＤＤＲ（Low Power Double Date Rate）規格およびＬＰＤＤＲ２規格など策定されている。
【０００４】
ＤＤＲ規格は、クロック信号の立上り時及び立下り時の両方でデータのリード及びライトが行われるＤＤＲ機能を有し、ＳＤＲＡＭの内部のクロック周波数の２倍の速度でデータ転送する。
【０００５】
ＤＤＲ２規格では、外部へ出力する際のクロック周波数がＳＤＲＡＭの内部のクロック周波数の２倍の速度となっているため、４倍の速度でデータ転送が可能である。ＤＤＲ３規格では、外部へ出力する際のクロック周波数がＳＤＲＡＭの内部のクロック周波数の４倍の速度となっているため、８倍の速度でデータ転送が可能である。
【０００６】
近年、ＳＤＲＡＭのデータ転送速度は高速化しているが、信頼性の高いデータ転送も求められる。ＤＤＲ機能を有するＳＲＡＭでは、クロック信号のRiseエッジ（波形立上り）とFallエッジ（波形立下り）の両方でデータを取り込むため、クロック信号のRiseエッジとデータのRiseエッジ及びFallエッジの双方との間のタイミングマージンだけでなく、クロック信号のFallエッジとデータのRiseエッジ及びFallエッジとの間のタイミングマージンをも考慮する必要がある。
【０００７】
さらにＬＰＤＤＲ２規格の場合、外部クロック信号の周波数が最高で５３３ＭＨｚ(データ転送速度１０６６Ｍｂｐｓ)であり、ＤＤＲ３ＳＤＲＡＭでは、最高で外部クロック信号の周波数８００ＭＨｚ(データ転送速度１６００Ｍｂｐｓ)まで規定されている。データ転送速度の高速化が進むにつれデータ転送期間が短くなるためタイミングマージンを確保することが厳しくなってくる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０００−１５６０８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ＤＤＲ機能を有するＳＤＲＡＭに対するインタフェース回路では、特許文献１に記載されるように、一方の入力端子にシングルエンドの入力信号を受け、他方の入力端子に基準電圧を受ける差動増幅回路を有した入力バッファ回路が用いられる。
【００１０】
この差動増幅回路において、入力信号の電圧が基準電圧より大きい場合（入力信号が‘Ｈｉｇｈ’レベル）と小さい場合（入力信号が‘Ｌｏｗ’レベル）とで差動増幅器の出力信号の特性が異なる。具体的には、差動増幅回路において、入力信号の波形の立上がりからこれに応答して出力信号の波形が変化するまでの応答時間と、入力信号の波形立下りからこれに応答して出力信号の波形が変化するまでの応答時間とに差が生じる。
【００１１】
半導体集積回路装置は、データを転送する複数本の信号線でＳＤＲＡＭと接続される。よって半導体集積回路装置のインタフェース回路にはバス毎に入力バッファ回路が設けられる。半導体集積回路装置内に複数ビットのデータを正確に取り込むためには、複数の入力バッファ回路がほぼ同じタイミングでそれぞれ出力信号を出力することが望ましい。
【００１２】
しかし上記の如く差動増幅回路において入力信号の波形の立上りと立下りとで応答時間に差が生じると、複数の入力バッファ回路の間でその出力信号のタイミングがずれてしまい、ピン間スキューが生じる。これがタイミングマージンを低下させる原因となる。
【００１３】
よって本発明の目的は、差動増幅回路の出力信号の特性を改善することである。
【００１４】
本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１５】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すると、外部接続端子からの入力信号を受ける第１の差動入力部と、基準電圧を受ける第２の差動入力部とを有した差動増幅回路は、第１の差動入力部に生じる電流を検出してテイル電流源にフィードバックし、テイル電流を制御するものである。
【発明の効果】
【００１６】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、差動増幅回路の出力信号の特性を改善することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施の形態１による半導体集積回路装置１、および半導体集積回路装置２の構成の一例を示すブロック図である。
【図２】図１における半導体集積回路装置１と半導体集積回路装置２の接続部分の説明図である。
【図３】図２のＩ／Ｏセルにおける構成の一例を示す説明図である。
【図４】本発明者が検討したＩ／Ｏセルに用いられる入力バッファの一例を示す説明図である。
【図５】図４の差動増幅器回路におけるＤＣ特性の一例を示す説明図である。
【図６】図４の差動増幅器回路における入力波形と出力波形との一例を示す説明図である。
【図７】図３の入力バッファにおける構成の一例を示す従来回路図である。
【図８】図７の差動増幅器回路におけるＤＣ特性の一例を示す説明図である。
【図９】図７の差動増幅器回路における入力波形、および出力波形のタイミングの一例を示す説明図である。
【図１０】本発明の実施の形態２による入力バッファの一例を示す説明図である。
【図１１】本発明の実施の形態３によるクロック信号が入力されるＩ／Ｏセルの構成の一例を示した説明図である。
【図１２】本発明の実施の形態４によるクロック信号が入力されるＩ／Ｏセルの構成の一例を示した説明図である。
【図１３】図１２のＩ／Ｏセルに設けられた遅延調整回路の動作例を示す説明図である。
【図１４】本発明の実施の形態１による差動増幅回路の基本構成を示す説明図である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１９】
（実施の形態１）
図１は、本発明の実施の形態１による半導体集積回路装置１、および半導体集積回路装置２が接続された構成の一例を示すブロック図、図２は、図１における半導体集積回路装置１と半導体集積回路装置２の接続部分の説明図、図３は、図２のＩ／Ｏセルにおける構成の一例を示す説明図、図４は、本発明者が検討したＩ／Ｏセルに用いられる入力バッファの一例を示す説明図、図５は、図４の差動増幅回路におけるＤＣ特性の一例を示す説明図、図６は、図４の差動増幅回路における入力波形と出力波形との一例を示す説明図、図７は、図３の入力バッファにおける構成の一例を示す回路図、図８は、図７の差動増幅回路におけるＤＣ特性の一例を示す説明図、図９は、図７の差動増幅回路における入力波形、および出力波形のタイミングの一例を示す説明図である。
【００２０】
以下、実施の形態を詳細に説明する。
【００２１】
本実施の形態１において、マイクロコンピュータなどを含む半導体集積回路装置１には、図１に示すように、半導体集積回路装置２が接続されている。この半導体集積回路装置２は、たとえば、ＤＤＲ、ＤＤＲ２、ＤＤＲ３、ＬＰＤＤＲ２などＤＤＲ機能を有するＳＤＲＡＭ、あるいはＤＤＲ機能を有したフラッシュメモリ、ＭＲＡＭ（Magnetic Random Access Memory），ＦｅＲＡＭ（Ferroelectric Random Access Memory）等の不揮発性メモリをである。通常、半導体集積回路装置１と半導体集積回路装置２は、別個のパッケージにプリント基板等に実装して接続するが、例えばマルチチップモジュールとして１つのパッケージ内で接続することも可能である。
【００２２】
半導体集積回路装置１の４つの辺部には、Ｉ／Ｏ領域１ａがそれぞれ設けられている。半導体集積回路装置１には、Ｉ／Ｏ領域１ａに囲まれるようにコア領域３が形成されている。なお、図１は構成のほかにレイアウト（配置）も示している。
【００２３】
コア領域３は、複数の内部回路、たとえば、ＣＰＵ４、ＲＡＭ５、メモリインタフェースコントローラ６、および基準電圧生成回路７（図２）などを含んで構成される。
【００２４】
ＣＰＵ４は、半導体集積回路装置１における主な制御を司る。ＲＡＭ５は、揮発性半導体メモリであり、データの一時的な保存に用いられる。
【００２５】
また、Ｉ／Ｏ領域１ａには、外部と信号の入出力を行う複数のＩ／Ｏセルがそれぞれ設けられて構成される。Ｉ／Ｏセルは、たとえば、長方形状からなり、一方の短辺側が半導体チップの任意の１つの辺と平行となるように直線状に配列されている。
【００２６】
複数のＩ／Ｏセルにおいては、半導体集積回路装置２が接続される複数のＩ／Ｏセルを含むＩ／Ｏセル部８を備えている。これらＩ／Ｏセル部８は、半導体集積回路装置２とのインタフェース回路であり、該半導体集積回路装置２に設けられたインタフェース回路となる複数のＩ／Ｏセルを含むＩ／Ｏセル部２ａにそれぞれ接続されている。メモリインタフェースコントローラ６は、ＣＰＵ４などの制御に基づいて、後述するＩ／Ｏセル部８の動作制御を行う。基準電圧生成回路７は、Ｉ／Ｏセル部８に供給する基準電圧ＶＲＥＦを生成する回路である。
【００２７】
図２は、図１における半導体集積回路装置１と半導体集積回路装置２との接続部分において、半導体集積回路装置２から読み出されたデータが半導体集積回路装置１へ入力される動作を行う場合の説明図である。ここには示していないが、半導体集積回路装置１から出力されたデータを半導体集積回路装置２へ書き込む場合は送受信の関係は逆となる。
【００２８】
半導体集積回路装置１には、データ信号ＤＱ０〜ＤＱ７が入出力されるＩ／Ｏセル８１〜８８、およびデータ転送に用いるクロック信号であるデータストローブ信号ＤＱＳ、ＤＱＳＢが入出力されるＩ／Ｏセル８９が設けられている。同様に、半導体集積回路装置２には、データ信号ＤＱ０〜ＤＱ７を入出力されるＩ／Ｏセル２ａ１〜２ａ８、ならびにクロック信号ＤＱＳ、ＤＱＳＢが入出力されるＩ／Ｏセル２ａ９が設けられている。これらＩ／Ｏセル２ａ１〜２ａ９には、メモリ内部回路２ｂが接続されている。
【００２９】
Ｉ／Ｏセル８１〜８９には、メモリインタフェースコントローラ６から出力されるインプットイネーブル信号ＩＥが入力されるようにそれぞれ接続されている。インプットイネーブル信号ＩＥは、Ｉ／Ｏセルを構成する入力バッファを動作させる制御信号である。また、Ｉ／Ｏセル８１〜８９には、基準電圧生成回路７が生成した基準電圧ＶＲＥＦが供給されるように接続されている。
【００３０】
メモリインタフェースコントローラ６には、フリップフロップ部６１〜６９が設けられている。なお、図２のメモリインタフェースコントローラ６においては、Ｉ／Ｏセル８１〜８９の入力バッファ側に接続された構成例のみを示しており、Ｉ／Ｏセル８１〜８９の出力バッファ側に接続された構成については省略している。
【００３１】
フリップフロップ部６１〜６９は、それぞれ２つのフリップフロップＦＦ１，ＦＦ２から構成されている。たとえば、Ｉ／Ｏセル８１に接続されるフリップフロップ部６１の場合、フリップフロップＦＦ１，ＦＦ２のデータ端子には、Ｉ／Ｏセル８１から出力された内部データ信号ＤＱＩ０が入力されるようにそれぞれ接続されている。
【００３２】
また、フリップフロップＦＦ１のクロック入力端子には、Ｉ／Ｏセル８９から出力された内部クロック信号ＤＱＳＩＢが入力されるように接続されており、フリップフロップＦＦ２のクロック入力端子には、Ｉ／Ｏセル８９から出力された内部クロック信号ＤＱＳＩが入力されるように接続されている。内部クロック信号ＤＱＳＩＢは、内部クロック信号ＤＱＳＩの反転信号である。フリップフロップＦＦ１，ＦＦ２の出力端子は、フリップフロップ部の出力端子ＤＱＬ０に共通接続されて、ＲＡＭ５などへデータが出力される。
【００３３】
以下、フリップフロップ部６２〜６９とＩ／Ｏセル８２〜８９の接続構成についても、フリップフロップ部６１とＩ／Ｏセル８１の場合と同様であるので説明は省略する。
【００３４】
ここで、図２におけるデータ読み出し時（半導体集積回路装置２から半導体集積回路装置１へのデータ転送）の動作について説明する。
【００３５】
データ読み出し時においては、メモリ内部回路２ｂから、メモリ内部クロックと同期してデータが出力される。ここで、出力されたデータは、たとえば、ＤＤＲデータ転送方式を用いて、半導体集積回路装置１に転送される。
【００３６】
この場合、メモリ内部回路２ｂからＩ／Ｏセル２ａ１〜２ａ８に対してパラレルに複数バスが平行に出力されており、１つのバスあたり１ｂｉｔのデータを有しているものとする。
【００３７】
この２本分のバス(２ｂｉｔ分)を１本にまとめて、２倍の周波数によりデータ転送する。データと合わせてクロック信号も出力されるが、ＤＤＲデータ転送方式の場合、差動のクロック信号がＩ／Ｏセル２ａ８から半導体集積回路装置１側に送信される。
【００３８】
ここで、この差動クロック信号をクロック信号ＤＱＳ、ＤＱＳＢとする。クロック信号ＤＱＳ、ＤＱＳＢは、ＤＤＲの場合、メモリ内部クロックと同じ周波数である(ＤＤＲ２の場合は２倍、ＤＤＲ３の場合４倍の周波数になる)。
【００３９】
差動のクロック信号ＤＱＳ、ＤＱＳＢ、およびデータ信号ＤＱ０〜ＤＱ７は、半導体集積回路装置１のＩ／Ｏセル８１〜８９を介して該半導体集積回路装置１内に取り込まれる。
【００４０】
前述したように、各々のＩ／Ｏセル８１〜８９には、基準電圧生成回路７が生成した基準電圧ＶＲＥＦが供給されており、該基準電圧ＶＲＥＦを基準として、入力された信号を内部に取り込む。
【００４１】
Ｉ／Ｏセル８９から出力された半導体集積回路装置１の内部クロック信号ＤＱＳＩ、ＤＱＳＩＢは、メモリインタフェースコントローラ６のフリップフロップ部６１〜６９における各フリップフロップＦＦ１，ＦＦ２に入力される。
【００４２】
半導体集積回路装置１の内部入力データ信号ＤＱＩ０〜ＤＱＩ７においては、フリップフロップ部６１〜６９のフリップフロップＦＦ１，ＦＦ２によって内部クロック信号ＤＱＳＩ、ＤＱＳＩＢの信号立上りタイミングあわせてそれぞれデータが取り込まれる。この動作により、クロック信号ＤＱＳ、ＤＱＳＢの１／２周期毎にデータを読み込むことが可能となる。
【００４３】
図３は、図２のＩ／Ｏセル８１（〜８９）における構成の一例を示す説明図である。
【００４４】
Ｉ／Ｏセル８１（〜８９）は、図示するように、入力バッファ９、および出力バッファ１０から構成されている。入力バッファ９の入力部と出力バッファ１０の出力部とは、半導体集積回路装置１の外部接続端子であるＩ／Ｏ端子と接続されるパッドＰＡＤに共通接続されている。
【００４５】
図３（ａ）に示すようにデータ信号用のＩ／Ｏセル８１（〜８８）では、入力バッファ９には、基準電圧生成回路７が生成した基準電圧ＶＲＥＦ、およびインプットイネーブル信号ＩＥが入力されている。そして、入力バッファ９の出力部、ならびに出力バッファ１０の入力部には、メモリインタフェースコントローラ６がそれぞれ接続されている。
【００４６】
また、図３（ｂ）に示すように、クロック信号用のＩ／Ｏセル８９は、入力バッファ９、および出力バッファ１０，１０ａから構成されており、入力バッファ９には差動クロック信号が入力されている。データ信号用のＩ／Ｏセルでは、入力バッファは基準電圧ＶＲＥＦと入力信号の差分を増幅するのに対し、クロック信号用Ｉ／Ｏセルの入力バッファは差動信号間の差分を増幅する点で構成が異なる。
【００４７】
図１４は、本実施の形態にかかる差動増幅回路の一例を示す回路構成図である。第１の差動入力部であるトランジスタ１６のゲートには入力信号が、第２の差動増幅部であるトランジスタ１７のゲートには基準電圧が入力され、差動信号入力部を構成する。トランジスタ１６のソース端子およびトランジスタ１７のソース端子はテイル電流源となるトランジスタ１８のドレイン端子が接続され、トランジスタ１６の電流およびトランジスタ１７からの電流はトランジスタ１８を経由して電源電圧ＶＳＳＱへ流れる。電源電圧ＶＤＤＱおよび電源電圧ＶＳＳＱの電圧振幅をもつ入力信号が入力されると、入力信号の電圧に対応して差動増幅回路の動作点電圧が変動して特性が変化する。この特性の変化を緩和するため、トランジスタ１８のゲート電圧を入力信号に対応して制御することによりテイル電流を制御することを特徴とする。
【００４８】
図４は、本発明者が検討したＩ／Ｏセルに用いられる入力バッファ９の一例を示す説明図である。
【００４９】
入力バッファ９は、２つの差動増幅回路１１，１２、およびインバータ１３を含んで構成されている。この例では２つの差動増幅回路を用いているが、必要なゲインに応じて、１つあるいは３つ以上で構成することも可能である。
【００５０】
作動増幅回路１１は図１４に示す差動増幅回路を入力バッファに用いるための機能を加えたものである。差動増幅回路１１は、負荷素子として用いられる抵抗１４，１４ａ，１５および入力トランジスタとして用いられるトランジスタ１６，１７、テイル電流源となるテイルトランジスタとして用いられるトランジスタ１８に加え、入力動作制御を行うトランジスタ１９から構成されており、差動増幅回路１２は、トランジスタ２０〜２４から構成されている。また、インバータ１３は、トランジスタ２５，２６から構成されている。
【００５１】
トランジスタ２０，２１，２５は、ＰチャネルＭＯＳ(Metal Oxide Semiconductor)トランジスタからなり、トランジスタ１６〜１９，２２〜２４，２６は、ＮチャネルＭＯＳトランジスタからなる。
【００５２】
抵抗１４、１５の一方の接続部、トランジスタ２０の一方の接続部、トランジスタ２１の一方の接続部、トランジスタ２５の一方の接続部、およびトランジスタ２０，２１，２５のバックゲートには、電源電圧ＶＤＤＱがそれぞれ接続されている。
【００５３】
抵抗１４の他方の接続部には、抵抗１４ａの一方の接続部が接続されている。この抵抗１４ａの他方の接続部には、トランジスタ１６の一方の接続部、およびトランジスタ２３のゲートがそれぞれ接続されている。抵抗１５の他方の接続部には、トランジスタ１７の一方の接続部、およびトランジスタ２２のゲートがそれぞれ接続されている。
【００５４】
トランジスタ１６のゲートは作動増幅回路１１の一方の入力端子であり、半導体集積回路装置２から出力される信号が入力されるように接続されており、トランジスタ１７のゲートは作動増幅回路１１の他方の入力端子であり、基準電圧生成回路７が生成した基準電圧ＶＲＥＦが入力されている。
【００５５】
トランジスタ１６の他方の接続部、およびトランジスタ１７の他方の接続部には、トランジスタ１８の一方の接続部が接続されており、該トランジスタ１８の他方の接続部には、トランジスタ１９の他方の接続部が接続されている。
【００５６】
トランジスタ１８のゲートには、抵抗１４と抵抗１４ａとの接続部（ノードＤ）が接続されており、トランジスタ１８の他方の接続部には、トランジスタ１９の一方の接続部が接続されている。
【００５７】
また、トランジスタ１９のゲートには、メモリインタフェースコントローラ６から出力されるインプットイネーブル信号ＩＥが入力されるように接続されている。トランジスタ１９の他方の接続部、ならびにトランジスタ１６，１７，１８，１９のバックゲートには、基準電位ＶＳＳＱがそれぞれ接続されている。
【００５８】
トランジスタ２０の他方の接続部には、トランジスタ２２の一方の接続部、トランジスタ２５のゲート、およびトランジスタ２６のゲートがそれぞれ接続されている。トランジスタ２０のゲートには、トランジスタ２１のゲート、該トランジスタ２１の他方の接続部、ならびにトランジスタ２３の一方の接続部がそれぞれ接続されている。
【００５９】
トランジスタ２２の他方の接続部には、トランジスタ２３の他方の接続部、およびトランジスタ２４の一方の接続部がそれぞれ接続されている。
【００６０】
トランジスタ２４のゲートには、インプットイネーブル信号ＩＥが入力されるように接続されている。また、トランジスタ２４の他方の接続部、該トランジスタ２４のバックゲート、トランジスタ２２，２３のバックゲートには、基準電位ＶＳＳＱがそれぞれ接続されている。
【００６１】
さらに、トランジスタ２５の他方の接続部には、トランジスタ２６の一方の接続部が接続されており、この接続部が入力バッファ９の出力部となる。トランジスタ２６の他方の接続部、およびバックゲートには、基準電位ＶＳＳＱがそれぞれ接続されている。
【００６２】
図４に示したように、入力バッファ９は、基準電源ＶＲＥＦを用いた差動増幅回路で信号を受ける仕様になっている。１段目の差動増幅回路１１は、トランジスタ１７のゲートに基準電圧ＶＲＥＦが接続され、他方のトランジスタ１６のゲートに信号を入力する構成になっている。
【００６３】
この例の場合、１段目の差動増幅回路１１ではゲインが確保できない為、２段目の差動増幅回路１２は、必要なゲイン確保のために備えられている。該差動増幅回路１２は、カレントミラー型となっており、後段のインバータ１３に送る信号の振幅が十分にとれるように増幅する。
【００６４】
差動増幅回路１２によって増幅された信号は、インバータ１３によって反転され、入力バッファ９の電源電圧ＶＤＤＱ―基準電位ＶＳＳＱの電圧振幅を持つ出力信号として出力される。
【００６５】
次に、本実施の形態による入力バッファ９に設けられた差動増幅回路１１の動作について説明する。
【００６６】
入力バッファ９の差動増幅回路１１では、図示するように、テイル電流源となるテイルトランジスタとして用いられているトランジスタ１８のゲートに信号を負帰還する構成になっている。
【００６７】
まず、トランジスタ１９のゲートにインプットイネーブル信号ＩＥが入力されることにより、入力バッファ９が動作可能な状態となる。そして、入力データ信号が’Ｌｏｗ’となると、トランジスタ１６に流れる電流Ｉ１（ソース−ドレイン間電流ＩＤＳ）の電流が減少し、抵抗１４と抵抗１４ａとの接続部（ノードＤ）の電位が高くなる。この電位は、トランジスタ１８にゲートに入力（負帰還）されるので、該トランジスタ１８のゲート電位が高くなることによって、テイル電流量Ｉ＿ＴＡＩＬが増加する方向に調整される。
【００６８】
次に、入力データ信号が‘Ｈｉｇｈ’となると、電流Ｉ１の電流が多く流れる為、ノードＤの電位が下がる。これによって、トランジスタ１８のゲート電位（負帰還）が下がるので、テイル電流量Ｉ＿ＴＡＩＬを絞る方向に調整される。
【００６９】
図５は、差動増幅回路１１において、入力電圧を変化させた場合のＤＣ特性の一例を示す説明図である。
【００７０】
図５（ａ）は、差動増幅回路１１に入力される入力データ信号（実線で示す）と基準電圧ＶＲＥＦ（点線で示す）との特性を示し、図５（ｂ）は、抵抗１４ａとトランジスタ１６との接続部（図４のノードＡ）の電位（実線で示す）、抵抗１５とトランジスタ１７との接続部（図４のノードＢ）の電位（点線で示す）、およびトランジスタ１６，１７，１８の接続部（ノードＣ）の電位（一点鎖線で示す）の特性を示し、図５（ｃ）は、トランジスタ１８を流れるテイル電流Ｉ＿ＴＡＩＬ（実線で示す）、トランジスタ１６に流れる電流Ｉ１（点線で示す）、ならびにトランジスタ１７に流れる電流Ｉ２（一点鎖線で示す）の特性を示している。
【００７１】
図５（ａ）において、差動増幅回路１１に入力される入力データ信号（実線）は、ＤＣ的に０Ｖ（基準電位ＶＳＳＱ）〜電源電圧ＶＤＤＱまで推移する。これに対し、電源電圧ＶＲＥＦ（点線）は、常に略一定の電圧値に保たれている。
【００７２】
この時のノードＡ〜Ｃの各電圧は、図５（ｂ）に示す波形となり、電流Ｉ１，Ｉ２，Ｉ＿ＴＡＩＬの各電流は、図５（ｃ）に示す波形となる。
【００７３】
前述したように、差動増幅回路１１では、入力データ信号が‘Ｌｏｗ’の際、電流Ｉ１の電流量が減少してノードＤ（図４）の電位が高くなり、その結果、トランジスタ１８のゲート電位が高くなって電流量が増加する。
【００７４】
また、入力データ信号が‘Ｈｉｇｈ’となると、電流Ｉ１に電流が多く流れるため、ノードＤの電位が下がり、その結果、トランジスタ１８のゲート電位が下がるので、テイル電流量Ｉ＿ＴＡＩＬが減少する。
【００７５】
これにより、図５に示すように、差動増幅回路１１では、入力データ信号が‘Ｌｏｗ’（入力データ信号が基準電圧ＶＲＥＦよりも低い電圧の場合）、入力データ信号が‘Ｈｉｇｈ’（入力データ信号が基準電圧ＶＲＥＦよりも高い電圧の場合）のいずれの場合においても、図５（ｂ）に示すノードＣの電圧および図５（ｃ）に示すテイル電流Ｉ＿ＴＡＩＬの変動を小さくすることができる。
【００７６】
このように、トランジスタ１８を負帰還動作させることによってノードＣの電圧およびテイル電流Ｉ＿ＴＡＩＬの変動が小さくなると、図６に示すように、差動増幅回路１１に入力される入力データ信号の波形立ち上りから出力信号の波形の立ち上りまでのディレイＴ１と、入力データ信号の波形立ち下りから出力信号の波形の立ち下りまでのディレイＴ２とのディレイ差が小さくなり、フリップフロップに入力される信号スキューの低減効果を得ることができる。
【００７７】
比較例として、図７に図３の入力バッファ９における従来回路による構成の一例を示す。
【００７８】
入力バッファ１００は、図示するように、差動増幅回路１０１，１０２、およびインバータ１０３から構成されている。差動増幅回路１０１は、抵抗１０４，１０５、およびトランジスタ１０６〜１０８からなり、差動増幅回路１０２は、トランジスタ１０９〜１１３からなる。
【００７９】
また、インバータ１０３は、トランジスタ１１４，１１５から構成されている。トランジスタ１０６〜１０８，１１１〜１１３，１１５は、ＮチャネルＭＯＳトランジスタからなり、トランジスタ１０９，１１０，１１４はＰチャネルＭＯＳトランジスタからなる。
【００８０】
抵抗１０４，１０５の一方の接続部、トランジスタ１０９，１１０の一方の接続部、トランジスタ１１４の一方の接続部、およびトランジスタ１０９，１１０，１１４のバックゲートには、電源電圧ＶＤＤＱがそれぞれ接続されている。
【００８１】
抵抗１０４の他方の接続部には、トランジスタ１０６の一方の接続部、およびトランジスタ１１２のゲートがそれぞれ接続されている。抵抗１０５の他方の接続部には、トランジスタ１０７の一方の接続部、およびトランジスタ１１１のゲートがそれぞれ接続されている。
【００８２】
トランジスタ１０６のゲートには、半導体集積回路装置２から出力される信号が入力されるように接続されており、トランジスタ１０７のゲートには、基準電圧ＶＲＥＦが入力されている。
【００８３】
トランジスタ１０６の他方の接続部、およびトランジスタ１０７の他方の接続部には、トランジスタ１０８の一方の接続部が接続されており、該トランジスタ１０８のゲートには、定電圧が入力されるように接続されている。また、トランジスタ１０８の他方の接続部、およびトランジスタ１０６〜１０８のバックゲートには、基準電位ＶＳＳＱがそれぞれ接続されている。
【００８４】
トランジスタ１０９の他方の接続部には、トランジスタ１１１の一方の接続部、およびトランジスタ１１４，１１５のゲートがそれぞれ接続されている。トランジスタ１０９のゲートには、トランジスタ１１０のゲート、トランジスタ１１０の他方の接続部、ならびにトランジスタ１１２の一方の接続部がそれぞれ接続されている。
【００８５】
トランジスタ１１１，１１２の他方の接続部には、トランジスタ１１３の一方の接続部が接続されており、該トランジスタ１１３のゲートには、低電圧が入力されるように接続されている。また、トランジスタ１１３の他方の接続部とバックゲート、およびトランジスタ１１１，１１２のバックゲートには、基準電位ＶＳＳＱがそれぞれ接続されている。
【００８６】
トランジスタ１１４の他方の接続部には、トランジスタ１１５の一方の接続部が接続されており、この接続部が、この接続部が入力バッファ１００の出力部となる。また、トランジスタ１１５の他方の接続部、およびバックゲートには、基準電位ＶＳＳＱがそれぞれ接続されている。
【００８７】
図７の入力バッファ１００による構成の場合、初段の差動増幅回路１０１には、入力データ信号の波形立ち上り時と波形立ち下り時で動作がアンバランスになるという問題がある。
【００８８】
図８は、図７の差動増幅回路１０１におけるＤＣ特性の一例を示す説明図であり、図９は、差動増幅回路１０１における入力データ信号と出力信号との波形タイミングの一例を示す説明図である。
【００８９】
図８（ａ）における実線は、入力データ信号を示しており、ＤＣ的に基準電位ＶＳＳＱ〜電源電圧ＶＤＤＱまで推移する。これに対し、点線にて示す基準電圧源ＶＲＥＦは、常に略一定の電圧値に保たれている。
【００９０】
この時の各ノードＡ１〜Ｃ１の電圧が、図８（ｂ）に示す電圧波形となり、電流Ｉ１１，Ｉ２１，Ｉ＿ＴＡＩＬ１が図８（ｃ）に示す電圧波形となる。ここで、ノードＡ１は、抵抗１０４とトランジスタ１０６との接続部であり、ノードＢ１は、抵抗１０５とトランジスタ１０７との接続部であり、ノードＣ１は、トランジスタ１０６〜１０８の接続部である。
【００９１】
また、電流Ｉ１１は、トランジスタ１０６に流れる電流であり、電流Ｉ２１は、トランジスタ１０７に流れる電流であり、電流Ｉ＿ＴＡＩＬ１は、トランジスタ１０８に流れるテイル電流である。
【００９２】
入力データ信号がＬｏ信号の場合、トランジスタ１０６はＯＦＦしているためにノードＡの電位は電源電圧ＶＤＤＱまで上昇し、反対側のノードＢは基準電位ＶＳＳＱ側に引っ張られる。
【００９３】
また、入力データ信号がＨｉ信号になると、入力側のトランジスタ１１６はＯＮ状態になり、たとえば、０．６Ｖ以上の電位になったところで入力側のトランジスタ１０６に流れる電流の方が多くなり、ノードＡは基準電位ＶＳＳＱ側に、ノードＢは電源電圧ＶＤＤＱ側に引っ張られる。
【００９４】
しかし、図８（ｃ）に示すように、基準電圧ＶＲＥＦが略一定であるため、入力データ信号の電位がＨｉ信号になった時には全体的に電流量が多くなり、入力データ信号がＬｏ信号の時は電流量が少なくなる。
【００９５】
そのため、ノードＣ（ノードＣはテイルトランジスタであるトランジスタ１０８のドレイン）の電圧およびテイル電流が、入力データ信号の‘Ｈｉｇｈ’と‘Ｌｏｗ’とで大きく変動してしまう。これにより図９に示すように、入力データ信号の波形立ち上りから出力信号の波形立ち上りまでのディレイＴ３と、入力データ信号の波形立ち下りから出力信号の波形立ち下りまでのディレイＴ４との差が大きくなってしまう。ピン毎に入力データ信号が‘Ｈｉｇｈ’であるか‘Ｌｏｗ’であるかは異なるため、フリップフロップに入力される信号のピン間スキューが大きくなる原因となる。
【００９６】
一方、図４に示す差動増幅回路１１においては、テイルトランジスタとなるトランジスタ１８に負帰還の動作を入れることによってノードＣの電圧変動が小さくなり、ディレイＴ１（図６）とディレイＴ２（図６）との差を小さくすることができるので、スキューが低減され、フリップフロップに入力されるクロック信号とデータ信号のタイミングマージンが改善されることになる。
【００９７】
それにより、本実施の形態１によれば、入力バッファに起因する信号スキューを大幅に低減することができ、データの読み出し不良などを低減することができる。
【００９８】
また、スキューによるタイミングマージンの低下に伴う半導体集積回路装置１の不良を低減することができるので、該半導体集積回路装置の歩留まりを低減させながら信頼性を向上させることができる。
【００９９】
さらに、本実施の形態１では、半導体集積回路装置１に設けられたＩ／Ｏセル８１〜８８に設けられた入力バッファについて記載したが、半導体集積回路装置２のＩ／Ｏセル２ａ１〜２ａ８に設けられた入力バッファについても、図３、図４と同様の構成としてもよい。
【０１００】
（実施の形態１の変形例）
前記実施の形態１では、入力バッファ９の差動増幅回路１１（図４）において、入力側の電流を抵抗１４，１４ａを用いて検出していたが、この入力側の電流の検出を抵抗以外で行う技術について記載する。
【０１０１】
図１０は、本発明の実施の形態１の変形例による入力バッファの一例を示す説明図である。
【０１０２】
入力バッファ９は、差動増幅回路１１ａ，１２、およびインバータ１３から構成されている。
【０１０３】
差動増幅回路１１ａは、抵抗１４ａ、ならびにトランジスタ１６〜１９，２８，２９から構成されている。トランジスタ２８，２９は、ＰチャネルＭＯＳトランジスタからなる。
【０１０４】
トランジスタ２８の一方の接続部、トランジスタ２９の一方の接続部、およびトランジスタ２８，２９のバックゲートには、電源電圧ＶＤＤＱが接続されている。また、トランジスタ２８，２９のゲートには、バイアス電圧がそれぞれ供給されている。そして、トランジスタ２８，２９に供給されるバイアス電圧によって、該トランジスタ２８，２９に流れる電流値を調整する。
【０１０５】
トランジスタ２８の他方の接続部には、抵抗１４ａの一方の接続部、およびトランジスタ１８のゲートがそれぞれ接続されており、トランジスタ２９の他方の接続部には、トランジスタ１７の一方の接続部が接続されている。
【０１０６】
その他、差動増幅回路１１ａにおけるトランジスタ１６〜１９、差動増幅回路１２、ならびにインバータ１３における接続構成については、前記実施の形態１の図４と同様であるので説明は省略する。
【０１０７】
このように、図１０の差動増幅回路１１ａでは、抵抗１４をＰチャネルＭＯＳのトランジスタ２８に置き換え、抵抗１５をＰチャネルＭＯＳのトランジスタ２９に置き換えた構成となっている。なお、動作については、前記実施の形態１の図４と同様であるので説明は省略する。
【０１０８】
それにより、本実施の形態１の変形例においても、入力バッファに起因する信号スキューを大幅に低減することができ、データの読み出し不良などを低減することができる。また、半導体集積回路装置１の不良を低減することができるので、歩留まりを低減、および信頼性の向上を実現することができる。
【０１０９】
さらに、本実施の形態１の変形例おいても、半導体集積回路装置２のＩ／Ｏセル２ａ１〜２ａ８（図２）に設けられた入力バッファについても、図１０と同様の構成としてもよい。
【０１１０】
（実施の形態２）
図１１は、本発明の実施の形態２による差動信号が入力されるＩ／Ｏセルの構成の一例を示した説明図である。
【０１１１】
〈実施の形態２の概要〉
本発明の第２の概要は、差動信号の一方が入力される第１の入力バッファ（入力バッファ３０）、および差動信号の他方が入力される第２の入力バッファ（入力バッファ３１）と、差動信号の一方が入力される第１の出力バッファ（出力バッファ３２）、および差動信号の他方が入力される第２の出力バッファ（出力バッファ３３）からなるＩ／Ｏ回路（Ｉ／Ｏセル８９）を有する半導体集積回路装置であって、前記第１の入力バッファは、前記差動信号のうち、第１の信号（クロック信号ＤＱＳ）を増幅して出力する第１の差動増幅回路を有し、前記第２の入力バッファは、前記差動信号のうち、第１の信号の反転信号である第２の信号（クロック信号ＤＱＳＢ）を増幅して出力する第２の差動増幅回路とを有するものである。
【０１１２】
以下、上記した概要に基づいて、実施の形態を詳細に説明する。
【０１１３】
本実施の形態２においては、入出力信号が差動入力である場合のＩ／Ｏセルについて説明する。入出力信号が差動入力であるＩ／Ｏセルとしては、たとえば、半導体集積回路装置２（図２）から出力されるクロック信号ＤＱＳ、ＤＱＳＢが入力される入力されるＩ／Ｏセル８９（図２）がある。
【０１１４】
図１１は、Ｉ／Ｏセル８９の構成の一例を示すブロック図である。
【０１１５】
Ｉ／Ｏセル８９には、入力信号として差動入力信号が入力され、図示するように、入力バッファ３０，３１、および出力バッファ３２，３３から構成されている。
【０１１６】
入力バッファ３０の入力部と出力バッファ３２の出力部とは、半導体集積回路装置１の外部接続端子であるＩ／Ｏ端子と接続されるパッドＰ１に共通接続されている。また、入力バッファ３１の入力部と出力バッファ３３の出力部とは、半導体集積回路装置１の外部接続端子であるＩ／Ｏ端子と接続されるパッドＰ２に共通接続されている。
【０１１７】
入力バッファ３０には、パッドＰ１を介してクロック信号ＤＱＳが入力され、入力バッファ３１には、パッドＰ２を介してクロック信号ＤＱＳの反転信号であるクロック信号ＤＱＳＢが入力される。
【０１１８】
また、入力バッファ３０，３１はＩ／Ｏセル８１〜８８に用いられる入力バッファと同等の接続構成である、ここでは前記実施の形態１の図４における入力バッファ９あるいは図１０における入力バッファ９と同様であるので説明は省略する。入力バッファ３０においては、トランジスタ１６のゲートにクロック信号ＤＱＳが入力され、入力バッファ３１については、トランジスタ１６のゲートにクロック信号ＤＱＳＢが入力される点だけが図４の入力バッファ９と異なっている。
【０１１９】
差動信号が入力される一般的な入力バッファの場合には、たとえば、図７において、トランジスタ１０６のゲートにクロック信号ＤＱＳが入力され、トランジスタ１０７のゲートにクロック信号ＤＱＳＢが入力される構成となる。
【０１２０】
一方、Ｉ／Ｏセル８９では、Ｉ／Ｏセル８１〜８８の入力バッファ９と同様に、２つの入力バッファ３０，３１にそれぞれ設けられた差動増幅回路１１において、クロック信号ＤＱＳ、ＤＱＳＢを基準電圧ＶＲＥＦを基準としてセンスする構成とすることにより、入力バッファ９から出力されるデータ信号とＩ／Ｏセル８９の入力バッファ３０，３１から出力されるクロック信号ＤＱＳ、ＤＱＳＢとのディレイを最小限に抑えることができる。
【０１２１】
それにより、本実施の形態３では、差動信号であるクロック信号ＤＱＳ、ＤＱＳＢとシングル信号である入力データ信号との間のスキューを低減することができる。なお、差動信号が入力される一般的な入力バッファ（差動増幅回路）の場合には、たとえば、図７において、トランジスタ１０６のゲートにクロック信号ＤＱＳが入力され、トランジスタ１０７のゲートにクロック信号ＤＱＳＢが入力される構成となる。差動信号にはこの一般的な入力バッファを用い、シングルエンド信号には実施の形態１の入力バッファを用いても、実施の形態２ほどではないがスキューは低減できる。
【０１２２】
また、本実施の形態２においては、半導体集積回路装置１に設けられたＩ／Ｏセル８９に設けられた入力バッファについて記載したが、半導体集積回路装置２のＩ／Ｏセル２ａ９に設けられた入力バッファについても図４と同様の構成としてもよい。
【０１２３】
（実施の形態３）
図１２は、本発明の実施の形態３によるクロック信号が入力されるＩ／Ｏセルの構成の一例を示した説明図、図１３は、図１２のＩ／Ｏセルに設けられた遅延調整回路の動作例を示す説明図である。
【０１２４】
本実施の形態３において、Ｉ／Ｏセル８９は、前記実施の形態２の図１１と同様の構成に、遅延調整回路３４が追加された構成となっている。遅延調整回路３４は、インバータ３５〜４０から構成されている。
【０１２５】
インバータ３５〜３７、およびインバータ３８〜４０は、それぞれ直列接続されている。インバータ３５の入力部には、入力バッファ３０の出力部が接続されており、インバータ３８の入力部には、入力バッファ３１の出力部が接続されている。インバータ３７の出力部からは、信号ＺＢが出力され、インバータ４０の出力部からは、信号Ｚが出力される。遅延調整回路３４は、入力バッファ３０から出力される信号ＩＮと入力バッファ３１から出力される信号ＩＮＢとの遅延時間を調整（遅延時間差を少なく）する回路である。
【０１２６】
ここで、遅延調整回路３４の動作について説明する。
【０１２７】
図１３は、遅延調整回路３４の一例を示す回路図である。
【０１２８】
ここでは、遅延調整回路３４も入力される信号ＩＮ，ＩＮＢにおける差動入力波形の位相がずれていた場合、たとえば、信号ＩＮＢの波形が信号ＩＮに比べて遅く入ってくる場合について説明する。
【０１２９】
インバータ３５〜４０は、図１３に示すように、それぞれＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを直列接続した構成からなる。
【０１３０】
まず、遅延調整回路３４に図示するような信号ＩＮ，ＩＮＢが入力されると、これら信号ＩＮの信号立下りと信号ＩＮＢの信号立上り間の遅延であるディレイＴ３は、インバータ３６の入力部（図１２のノード１）、およびインバータ３９の入力部（図１２のノード２）に伝わる。
【０１３１】
このディレイＴ３の間、信号ＩＮＢは、‘Ｌｏｗ’（信号ＩＮも‘Ｌｏｗ’）であり、ノード１は、‘Ｈｉｇｈ’（ノード２も‘Ｈｉｇｈ’）になっている。そのため、ディレイＴ３の期間、インバータ３８のＰチャネルＭＯＳトランジスタ、およびインバータ３６のＮチャネルＭＯＳトランジスタはいずれもＯＮ状態となり、ノード２からノード３（インバータ３７の入力部）に貫通電流（図１２の点線に貫通電流の経路を示す）が流れる。
【０１３２】
そして、遅れている信号ＩＮＢの波形が到着（波形立ち上り）すると、インバータ３８のＰチャネルＭＯＳトランジスタがＯＦＦになり、貫通電流が止まる。この貫通電流は、早く到着したノード３の波形の立下るのを防ぐように作用するため、ノード３の波形立下りを遅らせ、遅延が短くなるように調整される。
【０１３３】
また、信号ＩＮの波形立上りと信号ＩＮＢの波形立下りとの間のディレイＴ４においても、同様のメカニズムで調整される。（ディレイＴ４の間、インバータ３８のＮチャネルＭＯＳトランジスタとインバータ３６のＰチャネルＭＯＳトランジスタとがそれぞれＯＮ状態になり、ノード３からノード２に貫通電流が流れる）。
【０１３４】
信号ＩＮの位相が遅れる場合も上述と同様に、ノード１とノード４（インバータ４０の入力部）間に貫通電流が流れ、早い方の信号が波形立上り／立下りするのを妨げるように作用し、遅延が調整される。
【０１３５】
なお、図１２のように、クロック信号ＤＱＳ、ＤＱＳＢが入力されるＩ／Ｏセル８９に遅延調整回路３４を設ける場合には、スキュー低減のため、差動信号でない入力データ信号が入力されるＩ／Ｏセル８１〜８８にも同様に遅延調整回路を設けることが望ましい。
【０１３６】
その場合には、遅延調整回路３４の一方の入力部には、Ｉ／Ｏセル８１（〜８８）の出力部から出力される信号が入力されるように入力し、該遅延調整回路３４の他方の入力部には、Ｉ／Ｏセル８１（〜８８）の出力部から出力される信号の判定信号が入力されるように接続を行う。
【０１３７】
それにより、本実施の形態３によれば、前記実施の形態２（図１１）のＩ／Ｏセル８９に遅延調整回路３４を設けたことにより、より大きなスキュー低減効果を得ることができる。
【０１３８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１３９】
１  半導体集積回路装置
１ａ  Ｉ／Ｏ領域
２  半導体集積回路装置
２ａ  Ｉ／Ｏセル部
２ａ１〜２ａ９  Ｉ／Ｏセル
２ｂ  メモリ内部回路
３  コア領域
４  ＣＰＵ
５  ＲＡＭ
６  メモリインタフェースコントローラ
６１〜６９  フリップフロップ部
７  基準電圧生成回路
８  Ｉ／Ｏセル部
８１〜８９  Ｉ／Ｏセル
９  入力バッファ
１０  出力バッファ
１１  差動増幅回路
１２  差動増幅回路
１３  インバータ
１４  抵抗
１４ａ  抵抗
１５  抵抗
１６  トランジスタ
１７  トランジスタ
１８  トランジスタ
１９  トランジスタ
２０  トランジスタ
２１  トランジスタ
２２  トランジスタ
２３  トランジスタ
２４  トランジスタ
２５  トランジスタ
２６  トランジスタ
２７  トランジスタ
２８  トランジスタ
２９  トランジスタ
３０  入力バッファ
３１  入力バッファ
３２  出力バッファ
３３  出力バッファ
３４  遅延調整回路
３５  インバータ
３６  インバータ
３７  インバータ
３８  インバータ
３９  インバータ
４０  インバータ
ＰＡＤ  パッド
Ｐ１  パッド
Ｐ２  パッド
１００  入力バッファ
１０１  差動増幅回路
１０２  差動増幅信号
１０３  インバータ
１０４  抵抗
１０５  抵抗
１０６  トランジスタ
１０７  トランジスタ
１０８  トランジスタ
１０９  トランジスタ
１１０  トランジスタ
１１１  トランジスタ
１１２  トランジスタ
１１３  トランジスタ
１１４  トランジスタ
１１５  トランジスタ
１１６  トランジスタ
【図１】
0005917858.tif 000002
【図２】
0005917858.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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