(57)【特許請求の範囲】
【請求項１】
放射線又は光を電荷に変換する変換素子と、前記電荷に応じた電気信号を出力するスイッチ素子と、を含む画素が行列状に複数配置された画素アレイと、
各々が行方向に配置された複数の前記スイッチ素子に共通に接続された複数の駆動配線と、
複数の前記駆動配線の夫々に前記スイッチ素子の導通電圧と非導通電圧とを供給するために複数の前記駆動配線の夫々に対をなして設けられた単位回路を複数備える駆動回路部と、
前記駆動回路部が前記駆動配線へ前記導通電圧を供給するタイミングを規定するためのクロック信号を前記駆動回路部に供給する制御部と、
を含む検出装置であって、
前記導通電圧は、前記クロック信号に基づいた電圧であり、
前記制御部は、前記駆動配線への前記非導通電圧の供給を維持するための制御電圧を複数の前記単位回路に供給し、
前記単位回路は、前記クロック信号と、前記駆動配線への前記導通電圧の供給を前記単位回路が開始するための開始信号と、前記駆動配線への前記導通電圧の供給を前記単位回路が終了するための終了信号と、が入力され、前記導通電圧の前記駆動配線への供給を前記単位回路への前記開始信号の入力に応じて行う第１回路と、前記単位回路に入力される前記非導通電圧の前記駆動配線への供給を、前記単位回路への前記終了信号の入力に応じて行う第２回路と、前記駆動配線への前記非導通電圧の供給を前記単位回路への前記制御電圧の入力に応じて維持する第３回路と、を含み、
前記制御電圧は、前記クロック信号、前記開始信号、及び、前記終了信号とは別に、複数の前記単位回路に供給されることを特徴とする検出装置。
【請求項２】
前記画素アレイは、基板の上に配置されており、
前記複数の駆動配線は、前記基板の上で行方向に配置された複数の前記スイッチ素子に共通に接続された駆動配線が、列方向に複数配置されたものであり、
前記駆動回路部は、前記単位回路を前記基板の上に複数配置されてなることを特徴とする請求項１に記載の検出装置。
【請求項３】
前記単位回路は、前記導通電圧と前記非導通電圧とを含む出力信号を前記駆動配線に供給するために前記駆動配線に接続される出力部と、前記開始信号が入力される第１入力部と、前記クロック信号が入力される第２入力部と、前記非導通電圧が入力される第３入力部と、前記終了信号が入力される第４入力部と、前記制御電圧が入力される第５入力部と、を含み、
前記第１回路は、前記出力部に一方の端子が接続された第１容量素子と、前記第１入力部と前記第１容量素子の他方の端子との間で前記第１容量素子に直列に接続された第１薄膜トランジスタと、前記第２入力部と前記出力部との間に設けられた第２薄膜トランジスタと、を含み、前記第１薄膜トランジスタのソース及びドレインの一方とゲートは前記第１入力部に接続され、前記第１薄膜トランジスタのソース及びドレインの他方は前記第１容量素子の他方の端子に第１節点で接続され、前記第２薄膜トランジスタのゲートは前記第１節点と接続され、前記第２薄膜トランジスタのソース及びドレインの一方は前記第２入力部と接続され、前記第２薄膜トランジスタのソース及びドレインの他方は前記出力部と接続されており、
前記第２回路は、前記第３入力部と前記第１容量素子の他方の端子との間で前記第１容量素子と直列に接続された第３薄膜トランジスタと、前記第３入力部と前記出力部との間に設けられた第４薄膜トランジスタと、前記第３入力部と前記第４薄膜トランジスタのゲートとの間に設けられた第２容量素子と、前記第４入力部と前記第３薄膜トランジスタのゲート及び前記第４薄膜トランジスタのゲートとの間に設けられた第５薄膜トランジスタと、前記第２容量素子に並列に設けられた第６薄膜トランジスタと、を含み、前記第３薄膜トランジスタのゲートは前記第５薄膜トランジスタを介して前記第４入力部と接続され、前記第３薄膜トランジスタのソース及びドレインの一方は前記第３入力部に接続され、前記第３薄膜トランジスタのソース及びドレインの他方は前記第１容量素子の他方の端子に前記第１節点で接続され、前記第４薄膜トランジスタのゲートは前記第５薄膜トランジスタを介して前記第４入力部に接続され、前記第４薄膜トランジスタのソース及びドレインの一方は前記第３入力部に接続され、前記第４薄膜トランジスタのソース及びドレインの他方は前記出力部に接続され、前記第２容量素子の一方の端子は前記第３入力部に接続され、前記第２容量素子の他方の端子は前記第４薄膜トランジスタのゲートに第２節点で接続され、前記第５薄膜トランジスタのソース及びドレインの一方とゲートは前記第４入力部に接続され、前記第５薄膜トランジスタのソース及びドレインの他方は前記第２節点に接続され、前記第６薄膜トランジスタのゲートは前記第１入力部に接続され、前記第６薄膜トランジスタのソース及びドレインの一方は前記第３入力部に接続され、前記第６薄膜トランジスタのソース及びドレインの他方は前記第２節点に接続されており、
前記第３回路は、前記制御電圧に応じて前記出力部を前記非導通電圧に維持するための第７薄膜トランジスタを含む、
ことを特徴とする請求項２に記載の検出装置。
【請求項４】
前記第７薄膜トランジスタは、ゲートが前記第５入力部に接続され、ソース及びドレインの一方が前記第３入力部に接続され、ソース及びドレインの他方が前記出力部に接続されることを特徴とする請求項３に記載の検出装置。
【請求項５】
前記第７薄膜トランジスタは、ゲートとソース及びドレインの一方とが前記第５入力部に接続され、ソース及びドレインの他方が前記第２節点に接続されることを特徴とする請求項３に記載の検出装置。
【請求項６】
前記第３回路は、前記制御電圧に応じて前記第１節点を前記非導通電圧に維持するための第８薄膜トランジスタを更に含むことを特徴とする請求項３〜５のいずれか１項に記載の検出装置。
【請求項７】
前記駆動回路部は、複数の前記単位回路を一組とする単位回路群を複数含み、
前記制御部は、複数の前記単位回路群毎に前記制御電圧を供給することを特徴とする請求項３〜６のいずれか１項に記載の検出装置。
【請求項８】
前記制御部は、複数の前記単位回路群から選択された単位回路群から選択的に前記駆動配線への前記導通電圧の供給を開始するための選択信号を前記選択された単位回路群の初段の単位回路に供給し、
前記単位回路群の初段の単位回路は、前記選択信号に応じて、前記第１回路に前記導通電圧を前記駆動配線に供給させるための第４回路を更に含むことを特徴とする請求項７に記載の検出装置。
【請求項９】
前記単位回路群の初段の単位回路は、前記選択信号が入力される第６入力部を更に含み、
前記第４回路は、前記第６入力部と前記第１容量素子の他方の端子との間で前記第１容量素子に直列に接続された第９薄膜トランジスタと、前記第２容量素子及び前記第６薄膜トランジスタとに並列に設けられた第１０薄膜トランジスタと、を含み、前記第９薄膜トランジスタのソース及びドレインの一方とゲートは前記第６入力部に接続され、前記第９薄膜トランジスタのソース及びドレインの他方は前記第１節点に接続され、前記第１０薄膜トランジスタのゲートは前記第６入力部に接続され、前記第１０薄膜トランジスタのソース及びドレインの一方は前記第３入力部に接続され、前記第１０薄膜トランジスタのソース及びドレインの他方は前記第２節点に接続されることを特徴とする請求項８に記載の検出装置。
【請求項１０】
前記制御部は、複数の単位回路群のうち選択的に導通電圧が供給されるべき複数の前記駆動配線に接続される単位回路を含む単位回路群を除く単位回路群の前記出力部が前記非導通電圧に維持されるように、複数の前記単位回路群毎に前記制御電圧を供給することを特徴とする請求項８又は９に記載の検出装置。
【請求項１１】
請求項１〜１０のいずれか１項に記載の検出装置と、
前記検出装置からの信号を処理する信号処理手段と、
前記信号処理手段からの信号を記録するための記録手段と、
前記信号処理手段からの信号を表示するための表示手段と、
前記信号処理手段からの信号を伝送するための伝送処理手段と、
を具備する検出システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、医療用画像診断装置、非破壊検査装置、放射線を用いた分析装置などに応用される、検出装置および検出システムに関する。
【背景技術】
【０００２】
薄膜半導体製造技術は、薄膜トランジスタ（ＴＦＴ）等のスイッチ素子と光電変換素子等の変換素子とを組み合わせた画素のアレイ（画素アレイ）を有する検出装置に利用されている。従来の検出装置は、１５０〜２００μｍのピッチで画素がアレイ状に配列された、例えば４３ｃｍ×４３ｃｍの基板が用いられてきた。そして、駆動配線を介して画素アレイを行単位で駆動するための駆動回路や、行単位で駆動された画素アレイから信号配線を介して並列に入力した信号を直列な信号として出力する読出回路が、単結晶シリコンの集積回路で準備される。そして駆動回路や読出回路が、その基板にチップオングラス実装されて、検出装置が構成されている。
【０００３】
このような検出装置では、近年、従来の基板のサイズを維持したまま、画素の小ピッチ化が求められており、５０〜８０μｍのピッチの画素アレイが要求されている。そのため、単結晶シリコンの集積回路で準備された駆動回路を画素アレイが備えられた基板にチップオングラス実装することが困難となる。また、画素の小ピッチ化だけでなく、部品点数の削減や基板に対する画素アレイの専有面積増大化のため、駆動回路等をＴＦＴプロセスで基板上に一体形成するシステムオンパネル化が求められている。
【０００４】
一方、ＴＦＴを用いた液晶表示装置では、駆動回路等をＴＦＴプロセスで基板上に一体形成するシステムオンパネル化が進められている。非特許文献１には、ＴＦＴプロセスで基板上に一体形成され、画素の行単位で準備された単位回路が、駆動配線に対応して複数段設けられた駆動回路が開示されている。この単位回路は、出力部と、第１入力部と、第２入力部と、第３入力部と、第４入力部と、を含む。ここで、第１入力部は、スタート信号又は前段の単位回路の出力信号が入力される部分であり、出力部は、スイッチ素子の導通電圧と非導通電圧を含む出力信号を駆動配線に供給するために駆動配線に接続される部分である。また、第２入力部は、クロック信号が入力される部分であり、第３入力部は、スイッチ素子の非導通電圧が入力される部分であり、第４入力部は、リセット信号又は後段の単位回路の出力信号が入力される部分である。そして、単位回路は、出力部に一方の端子が接続された第１容量素子と、第１入力部と第１容量素子の他方の端子との間で第１容量素子に直列に接続された第１薄膜トランジスタと、第２入力部と出力部との間に設けられた第２薄膜トランジスタと、を含む。第１薄膜トランジスタは、そのソース及びドレインの一方とゲートが第１入力部に接続され、ソース及びドレインの他方が第１容量素子の他方の端子に第１節点Ｐで接続される。第２薄膜トランジスタは、そのゲートが第１節点Ｐと接続され、ソース及びドレインの一方が第２入力部と接続され、ソース及びドレインの他方が出力部と接続される。また、この単位回路は、第３入力部と第１容量素子の他方の端子との間で第１容量素子と直列に接続された第３薄膜トランジスタと、第３入力部と出力部との間に設けられた第４薄膜トランジスタと、を含む。第３薄膜トランジスタは、そのゲートが第２節点Ｑと接続され、ソース及びドレインの一方が第３入力部に接続され、ソース及びドレインの他方が第１容量素子の他方の端子に第１節点Ｐで接続される。第４薄膜トランジスタは、そのゲートが第２節点Ｑと接続され、ソース及びドレインの一方が第３入力部と接続され、ソース及びドレインの他方が出力部と接続される。また、この単位回路は、第３入力部と第４薄膜トランジスタのゲートとの間に設けられた第２容量素子を含む。
【０００５】
更に、この単位回路は、第４入力部と第２及び第４薄膜トランジスタのゲートとの間に設けられた第５薄膜トランジスタと、第２容量素子に並列に設けられた第６薄膜トランジスタと、を含む。第２容量素子は、その一方の端子が第３入力部に接続され、他方の端子が第４薄膜トランジスタのゲートに第２節点Ｑで接続される。第５薄膜トランジスタは、そのソース及びドレインの一方とゲートが第４入力部に接続され、ソース及びドレインの他方が第２節点Ｑと接続される。第６薄膜トランジスタは、そのゲートが第１入力部に接続され、ソース及びドレインの一方が第３入力部に接続され、ソース及びドレインの他方が第２節点Ｑと接続される。ここで、第１〜６の各薄膜トランジスタの閾値電圧をＶｔｈと、第３入力部以外の単位回路の各部に入力される信号の最大電圧値をＶＤＤと、最小電圧値をＶＳＳと、する。また、第２入力部に供給される非導通電圧もＶｓｓとする。この単位回路は、第１及び第２薄膜トランジスタと第１容量素子により、当該単位回路が選択された際には、第３入力部に入力されるクロック信号の最大電圧値であるＶＤＤを出力する、所謂ブートストラップ動作を行うことができる。また、この単位回路は、第５及び第６薄膜トランジスタと第２容量素子により、当該単位回路が非選択の際には、非導通電圧を出力することができる。つまり、第１及び第２薄膜トランジスタと第１容量素子は、当該単位回路が選択された際に画素のスイッチ素子の導通電圧として第２入力部に入力されるクロック信号の最大値であるＶＤＤを出力部に供給する回路として機能する。また、第３〜第６薄膜トランジスタと第２容量素子は、当該単位回路が非選択の際に非導通電圧ＶＳＳを出力部に供給する回路として機能する。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】Ｊ．  Ｈ．  Ｏｈ，  Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  Ｓｏｃ．  Ｉｎｆｏ．  Ｄｉｓｐ．，  ’０５，９４２．
【発明の概要】
【発明が解決しようとする課題】
【０００７】
薄膜トランジスタにはリーク電流（チャネルリーク）が存在するため、上記単位回路において、特に非選択の際の非導通電圧の維持に課題がある。これは、第５及び第６の薄膜トランジスタにチャネルリークが存在すると、第２節点Ｑの電位が徐々に低下して、経過時間が長くなると第４薄膜トランジスタのゲートにＶｔｈを超える電圧を供給することができなくなるためである。そのような場合、第４薄膜トランジスタが非導通状態となるため、単位回路の出力部にＶｓｓを供給できなくなり、単位回路の出力部がフローティング状態となる。そして、第２薄膜トランジスタのゲート−ドレイン間容量Ｃｇｄ又はゲート−ソース間容量Ｃｇｓや、クロック信号を供給する配線と駆動配線とが交差する領域での寄生容量により、第２入力部と出力部とが直接的に容量結合している。そのため、単位回路の出力部がフローティング状態となると、第３入力部に入力されるクロック信号の電位変動が、駆動配線に影響し、駆動配線の電位が変動する。駆動配線は信号配線と交差する領域で寄生容量を有しており、駆動配線の電位変動はその寄生容量を介して信号配線の電位に影響を与え、画素から信号配線を介して出力される信号に駆動配線の電位変動が混入する。そのため、画素から信号配線を介して出力される信号に駆動配線の電位変動に起因するノイズ成分が多くなり、検出装置から得られる信号のＳ／Ｎ比を低下させる恐れがあった。
【０００８】
そこで、本発明では、駆動回路をＴＦＴプロセスで基板上に一体形成した検出装置において、駆動配線の電位変動に起因するＳ／Ｎ比の低下を抑制する検出装置を提供することを課題とする。
【課題を解決するための手段】
【０００９】
本発明の検出装置は、放射線又は光を電荷に変換する変換素子と、前記電荷に応じた電気信号を出力するスイッチ素子と、を含む画素が行列状に複数配置された画素アレイと、各々が行方向の複数の前記スイッチ素子に共通に接続された複数の駆動配線と、複数の前記駆動配線の夫々に前記スイッチ素子の導通電圧と非導通電圧とを供給するために複数の前記駆動配線の夫々に対をなして設けられた単位回路を複数備える駆動回路部と、前記駆動回路部が前記駆動配線へ前記導通電圧を供給するタイミングを規定するためのクロック信号を前記駆動回路部に供給する制御部と、を含む検出装置であって、前記導通電圧は、前記クロック信号に基づいた電圧であり、前記制御部は、前記駆動配線への前記非導通電圧の供給を維持するための制御電圧を複数の前記単位回路に共通に供給し、前記単位回路は、前記クロック信号と、前記駆動配線への前記導通電圧の供給を前記単位回路が開始するための開始信号と、前記駆動配線への前記導通電圧の供給を前記単位回路が終了するための終了信号と、が入力され、前記導通電圧の前記駆動配線への供給を前記単位回路への前記開始信号の入力に応じて行う第１回路と、前記単位回路に入力される前記非導通電圧の前記駆動配線への供給を、前記単位回路への前記終了信号の入力に応じて行う第２回路と、前記駆動配線への前記非導通電圧の供給を前記単位回路への前記制御電圧の入力に応じて維持する第３回路と、を含み、前記制御電圧は、前記クロック信号、前記開始信号、及び、前記終了信号とは別に、複数の前記単位回路に供給されることを特徴とする。
【発明の効果】
【００１０】
本発明により、駆動回路をＴＦＴプロセスで基板上に一体形成した検出装置において、駆動配線の電位変動に起因するＳ／Ｎ比の低下を抑制する検出装置を提供することが可能となる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施形態の検出装置及び単位回路の概略的等価回路図である。
【図２】本発明の第１の実施形態の検出装置の動作を説明するためのタイミングチャートである。
【図３】本発明の検出装置の平面図及び１画素あたりの断面図である。
【図４】本発明の第１の実施形態の単位回路の他の例を示す概略的等価回路図である。
【図５】本発明の第２の実施形態の検出装置及び単位回路の概略的等価回路である。
【図６】本発明の第２の実施形態の検出装置の動作を説明するためのタイミングチャートである。
【図７】本発明の第２の実施形態の単位回路の他の例を示す概略的等価回路図である。
【図８】本発明の検出装置を用いた放射線検出システムの概念図である。
【発明を実施するための形態】
【００１２】
本願発明者は、誠意検討の結果、駆動配線の電位変動は検出装置において創出され得る新規な課題であることを見出した。フレーム周期が１／３０〜１／６０秒である表示装置では、非選択の際の非導通電圧の維持に求められる時間は１／３０〜１／６０秒と短く、単位回路の出力部がフローティング状態となることは想定し難い。一方、検出装置では、非選択の際の非導通電圧の維持に求められる時間が１〜３秒と長い動作形態があり、単位回路の出力部がフローティング状態となる可能性がある。以下、上記検出装置において創出された課題を解決する本発明の実施の形態を、図面に基づいて説明する。なお、本願明細書において放射線は、放射線崩壊によって放出される粒子（光子を含む）の作るビームであるα線、β線、γ線などの他に、同程度以上のエネルギーを有するビーム、例えばＸ線や粒子線、宇宙線なども、含まれるものとする。
【００１３】
（第１の実施形態）
先ず、図１（ａ），（ｂ）を用いて本発明の第１の実施形態に係る検出装置について説明する。図１（ａ）は検出装置の概略的等価回路であり、図１（ｂ）は検出装置の駆動回路部に設けられる単位回路を説明する概略的等価回路である。
【００１４】
本発明の検出装置１００は、図１（ａ）に示すように、画素１１０が絶縁性基板１０１の上に行列状に複数配置された画素アレイを含む。本実施形態では、ｍ行ｎ列の画素アレイである。この画素１１０は、放射線又は光を電荷に変換する変換素子１１１と、変換された電荷に応じた電気信号を出力するスイッチ素子１１２と、を含む。変換素子１１１の第１電極には、スイッチ素子１１２のソース及びドレインの一方が電気的に接続され、変換素子１１１の第２電極には、電極配線１８０に電気的に接続される。電極配線１８０は、接続用端子Ｖｓを介して電源部１４０に接続される。スイッチ素子１１２のソース及びドレインの他方には、信号配線１７０が電気的に接続される。信号配線１７０は、行方向に複数（ｎ本）配置され、各々が列毎に、列方向に配列された複数のスイッチ素子１１２のソース及びドレインの他方に共通に接続され、接続用端子Ｓ１−Ｓｎを介して外部の読出回路部１３０に接続される。スイッチ素子１０３の制御電極には、駆動配線１６０が電気的に接続される。駆動配線１６０は、列方向に複数（ｍ本）配置され、各々が行毎に、行方向に配列された複数のスイッチ素子１１２のゲートに共通に接続し、また、絶縁性基板１０１の上に設けられた駆動回路部１２０に接続される。駆動回路部１２０は、接続端子Ｖｓｓを介して電源部１４０と接続され、接続端子ＣＬ１，ＣＬ２，ＳＴ，ＬＨを介して制御部１５０と接続される。電源部１４０は、変換素子に供給するための電圧Ｖｓを電極配線１８０に供給し、スイッチ素子の非導通電圧ＶＳＳを駆動回路部１２０に供給する。制御部１５０は、駆動回路部１２０が駆動配線１６０へのスイッチ素子１１２の導通電圧ＶＤＤの供給を開始するためのスタート信号ΦＳＴを駆動回路部１２０に供給する。また、制御部１５０は、導通電圧ＶＤＤ又は非導通電圧ＶＳＳの供給のタイミングを規定するクロック信号ΦＣＬ１及びΦＣＬ２を駆動回路部１２０に供給する。更に、制御部１５０は、駆動配線１６０への導通電圧ＶＤＤの供給を終了するためのリセット信号と、駆動配線１６０への非導通電圧ＶＳＳの供給を維持するための制御信号ΦＬＨと、を駆動回路部１２０に供給する。なお、本実施形態では、制御信号ΦＬＨがリセット信号を兼ねるものとなっている。
【００１５】
駆動回路部１２０は、絶縁性基板１０１の上に設けられた単位回路１２１を一つの駆動配線１６０に一つ備えており、駆動回路部１２０全体としては、複数の駆動配線１６０夫々に対をなして複数個（ｍ個）の単位回路１２１を備えている。単位回路１２１は、導通電圧ＶＤＤと非導通電圧ＶＳＳとを含む出力信号Ｖｇを駆動配線１６０に供給する。
【００１６】
単位回路１２１は、図１（ｂ）に示すように、出力部ＶＯＵＴと、第１入力部ＳＥＴと、第２入力部ＣＬＫと、第３入力部ＶＳＳと、第４入力部ＲＥＳＥＴと、第５入力部ＬＨＬＤを含む。ここで、第１入力部ＳＥＴは、スタート信号ΦＳＴ又は前段の単位回路の出力信号Ｖｇが入力される部分であり、出力部ＶＯＵＴは、出力信号Ｖｇを駆動配線１６０に供給するために駆動配線１６０に接続される部分である。なお、本発明において、スタート信号ΦＳＴと前段の単位回路の出力信号Ｖｇを、単位回路１２１がスイッチ素子１１２の導通電圧ＶＤＤの供給を開始するために単位回路１２１に入力される開始信号と規定する。また、第２入力部ＣＬＫは、クロック信号ΦＣＬ１又はΦＣＬ２が入力される部分であり、第３入力部ＶＳＳは、非導通電圧ＶＳＳが入力される部分である。また、第４入力部ＲＥＳＥＴは、リセット信号又は後段の単位回路１２１の出力信号Ｖｇが入力される部分であり、第５入力部ＬＨＬＤは、制御信号ΦＬＨは入力される部分である。なお、本発明において、リセット信号と後段の単位回路１２１の出力信号Ｖｇを、単位回路１２１がスイッチ素子１１２の導通電圧ＶＤＤの供給を終了するために単位回路１２１に入力される終了信号と規定する。
【００１７】
単位回路１２１は、第１回路と第２回路に加えて、第３回路を有することを特徴とする。
【００１８】
第１回路は、第１薄膜トランジスタＴ１と第２薄膜トランジスタＴ２と第１容量素子Ｃ１とを含む。この第１回路は、ある単位回路１２１が選択された際に第２入力部ＣＬＫに入力されるクロック信号ΦＣＬの最大値であるＶＤＤに基づいて導通電圧としてＶＤＤを出力部ＶＯＵＴに供給する回路である。第１容量素子Ｃ１は、一方の端子が出力部ＶＯＵＴに接続される。第１薄膜トランジスタＴ１は、第１入力部ＳＥＴと第１容量素子Ｃ１の他方の端子との間で第１容量素子Ｃ１に直列に接続される。第１薄膜トランジスタＴ１は、そのソース及びドレインの一方とゲートが第１入力部ＳＥＴに接続され、ソース及びドレインの他方が第１容量素子Ｃ１の他方の端子に第１節点Ｐで接続される。また、第２薄膜トランジスタＴ２は、第２入力部ＣＬＫと出力部ＯＵＴとの間に設けられる。第２薄膜トランジスタＴ２は、そのゲートが第１節点Ｐと接続され、ソース及びドレインの一方が第２入力部ＣＬＫと接続され、ソース及びドレインの他方が出力部ＶＯＵＴと接続される。
【００１９】
第２回路は、第３薄膜トランジスタＴ３と第４薄膜トランジスタＴ４と第２容量素子Ｃ２と第５薄膜トランジスタＴ５と第６薄膜トランジスタＴ６とを含む。この第２回路は、駆動配線１６０への導通電圧ＶＤＤの供給を終了するためにリセット信号又は後段の単位回路１２１の出力信号Ｖｇに応じて、非導通電圧ＶＳＳの駆動配線１６０への供給を行う回路である。第３薄膜トランジスタＴ３は、第３入力部ＶＳＳと第１容量素子Ｃ１の他方の端子との間で第１容量素子Ｃ１と直列に接続される。第３薄膜トランジスタＴ３は、そのゲートが第４入力部ＲＥＳＥＴと接続され、ソース及びドレインの一方が第３入力部ＶＳＳに接続されソース及びドレインの他方が第１容量素子Ｃ１の他方の端子に第１節点Ｐで接続される。第４薄膜トランジスタＴ４は、第３入力部ＶＳＳと出力部ＶＯＵＴとの間に設けられる。第４薄膜トランジスタＴ４は、そのゲートが第４入力部ＲＥＳＥＴに接続され、ソース及びドレインの一方が第３入力部ＶＳＳに接続され、ソース及びドレインの他方が出力部ＶＯＵＴに接続される。第２容量素子Ｃ２は、第３入力部ＶＳＳと第４薄膜トランジスタＴ４のゲートとの間に設けられる。第２容量素子Ｃ２は、その一方の端子が第３入力部ＶＳＳに接続され、他方の端子が第４薄膜トランジスタＴ４のゲートに第２節点Ｑで接続される。第５薄膜トランジスタＴ５は、第４入力部ＲＥＳＥＴと第３薄膜トランジスタＴ３のゲート及び第４薄膜トランジスタＴ４のゲートとの間に設けられる。第５薄膜トランジスタＴ５は、そのソース及びドレインの一方とゲートが第４入力部ＲＥＳＥＴに接続され、ソース及びドレインの他方が第２節点Ｑに接続される。第６薄膜トランジスタＴ６は、第２容量素子に並列に設けられる。第６薄膜トランジスタＴ６は、そのゲートが第１入力部ＳＥＴに接続され、ソース及びドレインの一方が第３入力部ＶＳＳに接続され、ソース及びドレインの他方が第２節点Ｑに接続される。
【００２０】
そして、第３回路は、少なくとも第７薄膜トランジスタＴ７を含む。この第３回路は、制御信号ΦＬＨの電圧ＶＤＤに応じて駆動配線１６０への非導通電圧ＶＳＳの供給を維持する回路である。ここで、本発明では、制御信号ΦＬＨの電圧ＶＤＤを制御電圧と称する。第７薄膜トランジスタＴ７は、制御信号ΦＬＨの電圧ＶＤＤに応じて出力部ＶＯＵＴへの非導通電圧ＶＳＳの供給を維持するために、第３入力部ＶＳＳと第５入力部ＬＨＬＤと出力部ＶＯＵＴとの間に設けられる。第７薄膜トランジスタＴ７は、そのゲートが第５入力部ＬＨＬＤに接続され、ソース及びドレインの一方が第３入力部ＶＳＳに接続され、ソース及びドレインの他方が出力部ＶＯＵＴに接続される。制御部１５０から複数の単位回路１２１の第７薄膜トランジスタＴ７に共通に制御信号ΦＬＨの電圧ＶＤＤが供給されることにより、供給された単位回路１２１に接続された駆動配線１６０への非導通電圧ＶＳＳの供給が維持される。なお、本実施形態の第３回路は、第７薄膜トランジスタＴ７に加えて、第８薄膜トランジスタＴ８も含むものである。第８薄膜トランジスタＴ８は、制御信号ΦＬＨに応じて第１節点Ｐを非導通電圧ＶＳＳに維持するために、第３入力部ＶＳＳと第５入力部ＬＨＬＤと第１節点Ｐとの間に設けられる。第８薄膜トランジスタＴ８は、そのゲートが第５入力部ＬＨＬＤに接続され、ソース及びドレインの一方が第３入力部ＶＳＳに接続され、ソース及びドレインの他方が第１節点Ｐに接続される。制御部１５０から複数の単位回路１２１の第８薄膜トランジスタＴ８に共通に制御信号ΦＬＨの電圧ＶＤＤが供給されることにより、供給された単位回路１２１の第１節点Ｐへの非導通電圧ＶＳＳの供給が維持される。なお、本実施形態では制御電圧として制御信号ΦＬＨの電圧ＶＤＤを用いたが、本発明はそれに限定されるものではない。制御電圧として制御信号ΦＬＨの電圧ＶＳＳを用いてもよく、その場合には、制御部１５０と第５入力部１５０との間に極性反転回路を設ける等、適宜設計し得る。
【００２１】
本発明の駆動回路部１２０を構成する各薄膜トランジスタは、非晶質シリコン等の非晶質半導体材料、多結晶シリコン等の多結晶半導体材料、有機半導体材料、酸化物半導体材料を用いることができる。ここで、例えば、スイッチ素子１１２としてトップゲート型の多結晶シリコンのＴＦＴを用いる場合、駆動回路部１２０もトップゲート型の多結晶シリコンのＴＦＴを用いることが好ましい。また、スイッチ素子１１２としてボトムゲート型の非晶質シリコンのＴＦＴを用いた場合であっても、駆動回路部１２０ではトップゲート型の多結晶シリコンのＴＦＴを用いてもよい。
【００２２】
次に、図２のタイミングチャートを用いて、図１（ａ）及び図１（ｂ）に示す検出装置の動作を説明する。なお、ここでは、各薄膜トランジスタＴ１〜Ｔ８の閾値電圧をいずれもＶｔｈとする。また、スタート信号ΦＳＴ、クロック信号ΦＣＬ１及びΦＣＬ２、及び、制御信号ΦＬＨの最大電圧値をＶＤＤと、最小電圧値をＶＳＳと、する。また、クロック信号ΦＣＬ１とΦＣＬ２とは、位相が互いに１８０度ことなるものであり、ΦＣＬ１は奇数行の単位回路１２１に、ΦＣＬ２は偶数行の単位回路１２１に、それぞれ供給されるものである。また、導通電圧ＶＤＤと非導通電圧ＶＳＳと閾値電圧Ｖｔｈは、｜ＶＤＤ−ＶＳＳ｜＞Ｖｔｈ、且つ、ＶＤＤ＞２Ｖｔｈ、を満たすように設定する
時刻ｔ１では、１段目の単位回路１２１の第１入力部ＳＥＴにスタート信号ΦＳＴのＶＤＤが、第２入力部ＣＬＫにクロック信号ΦＣＬ１のＶＳＳが、第５入力部ＬＨＬＤに制御信号ΦＬＨのＶＳＳが、制御部１５０から与えられる。また、１段目の単位回路１２１の第３入力部ＶＳＳにはＶＳＳが電源部１４０から与えられており、第４入力部ＲＥＳＥＴには２段目の出力信号Ｖｇ２としてＶＳＳが与えられている。これにより、１段目の単位回路１２１では、第１薄膜トランジスタＴ１と第６薄膜トランジスタＴ６が導通状態となる。そして、１段目の単位回路１２１では、第３薄膜トランジスタＴ３と第４薄膜トランジスタＴ４と第５薄膜トランジスタＴ５と第７薄膜トランジスタＴ７と第８薄膜トランジスタＴ８とが非導通状態となる。これにより、１段目の単位回路１２１では、第１節点Ｐの電位が｜ＶＤＤ−Ｖｔｈ｜となり、第２節点Ｑの電位がＶＳＳとなる。そのため、１段目の単位回路１２１では、第２薄膜トランジスタＴ２が導通状態となり、出力部ＶＯＵＴの電位がＶＳＳとなる。
【００２３】
次に、時刻ｔ２では、１段目の単位回路１２１の第１入力部ＳＥＴにスタート信号ΦＳＴのＶＳＳが、第２入力部ＣＬＫにクロック信号ΦＣＬ１のＶＤＤが、第５入力部ＬＨＬＤに制御信号ΦＬＨのＶＳＳが、制御部１５０から与えられる。また、１段目の単位回路１２１の第３入力部ＶＳＳにはＶＳＳが電源部１４０から与えられており、第４入力部ＲＥＳＥＴには２段目の出力信号Ｖｇ２のＶＳＳが与えられている。それにより、１段目の単位回路１２１では、第２薄膜トランジスタＴ２以外の薄膜トランジスタが非導通状態となる。この際、第２薄膜トランジスタＴ２のソース及びドレインの他方とゲートとが第１容量素子Ｃ１を介して結合しているため、１段目の単位回路１２１では、第１節点Ｐの電位が｜２ＶＤＤ−Ｖｔｈ｜となる。それにより、１段目の単位回路１２１では、出力部ＶＯＵＴの電位がＶＤＤとなる（ブートストラップ動作）。これにより、１行目の駆動配線１６０に出力信号Ｖｇ１としてＶＤＤが１段目の単位回路１２１から供給され、１行目の複数のスイッチ素子１１２が導通状態となる。これにより、１行目の複数の変換素子１１１の電荷に応じた電気信号が、行方向に配列された複数の信号配線１７０に並列に出力される。一方、２段目の単位回路１２１の第１入力部ＳＥＴに１段目の単位回路１２１の出力信号Ｖｇ１のＶＤＤが、第２入力部ＣＬＫにクロック信号ΦＣＬ２のＶＳＳが、第５入力部ＬＨＬＤに制御信号ΦＬＨのＶＳＳが、制御部１５０から与えられる。また、２段目の単位回路１２１の第３入力部ＶＳＳにはＶＳＳが電源部１４０から与えられており、第４入力部ＲＥＳＥＴには３段目の出力信号Ｖｇ３のＶＳＳが与えられている。そのため、時刻ｔ１の１段目の単位回路１２１と同様に、２段目の単位回路１２１では、第１節点Ｐの電位が｜ＶＤＤ−Ｖｔｈ｜となり、第２節点Ｑの電位がＶＳＳとなり、第２薄膜トランジスタＴ２が導通状態となり、出力部ＶＯＵＴの電位がＶＳＳとなる。
【００２４】
次に、時刻ｔ３では、１段目の単位回路１２１の第１入力部ＳＥＴにスタート信号ΦＳＴのＶＳＳが、第２入力部ＣＬＫにクロック信号ΦＣＬ１のＶＳＳが、第５入力部ＬＨＬＤに制御信号ΦＬＨのＶＳＳが、制御部１５０から与えられる。また、１段目の単位回路１２１の第３入力部ＶＳＳにはＶＳＳが電源部１４０から与えられており、第４入力部ＲＥＳＥＴには後述する２段目の出力信号Ｖｇ２のＶＤＤが与えられる。それにより、１段目の単位回路１２１では、第１薄膜トランジスタＴ１と第６薄膜トランジスタＴ６と第７薄膜トランジスタＴ７と第８薄膜トランジスタＴ８とが非導通状態である。そして、１段目の単位回路１２１では、第５薄膜トランジスタＴ５が導通状態となる。これにより、１段目の単位回路１２１では、第１節点Ｐの電位がＶＳＳとなり、第２節点Ｑの電位が｜ＶＤＤ−Ｖｔｈ｜となる。そのため、１段目の単位回路１２１では、第２薄膜トランジスタＴ２が非導通状態となり、第３薄膜トランジスタＴ３と第４薄膜トランジスタＴ４とが導通状態となり、出力部ＶＯＵＴの電位がＶＳＳとなる。一方、２段目の単位回路１２１の第１入力部ＳＥＴに１段目の単位回路１２１の出力信号Ｖｇ１のＶＳＳが、第２入力部ＣＬＫにクロック信号ΦＣＬ２のＶＤＤが、第５入力部ＬＨＬＤに制御信号ΦＬＨのＶＳＳが、制御部１５０から与えられる。また、２段目の単位回路１２１の第３入力部ＶＳＳにはＶＳＳが電源部１４０から与えられており、第４入力部ＲＥＳＥＴには３段目の出力信号Ｖｇ３のＶＳＳが与えられている。そのため、時刻ｔ２の１段目の単位回路１２１と同様に、２段目の単位回路１２１では、第１節点Ｐの電位が｜２ＶＤＤ−Ｖｔｈ｜となり、出力部ＶＯＵＴの電位がＶＤＤとなる（ブートストラップ動作）。つまり、２段目（後段）の単位回路１２１は、１段目（前段）の単位回路１２１の出力信号Ｖｇ１のＶＤＤを引き金として、１段目（前段）からクロック信号の半周期分の時間（ｔ３−ｔ２）遅れて、１段目（前段）と同様の動作を行う。このような動作がｍ段目の単位回路１２１まで順次行われ、列方向に配置された複数の駆動配線１６０には、導通電圧ＶＤＤが駆動回路部１２０から順次に供給される。
【００２５】
次に、時刻ｔ４では、ｍ段目の単位回路１２１の第１入力部ＳＥＴにｍ−１段目の単位回路１２１の出力信号Ｖｇ１のＶＳＳが、第２入力部ＣＬＫにクロック信号ΦＣＬ１のＶＳＳが、制御部１５０から与えられる。また、１段目の単位回路１２１の第４入力部ＲＥＳＥＴと第５入力部ＬＨＬＤに制御信号ΦＬＨのＶＤＤが、制御部１５０から与えられる。そして、１段目の単位回路１２１の第３入力部ＶＳＳにはＶＳＳが電源部１４０から与えられている。それにより、ｍ段目の単位回路１２１では、第１薄膜トランジスタＴ１と第６薄膜トランジスタＴ６とが非導通状態である。そして、ｍ段目の単位回路１２１では、第５薄膜トランジスタＴ５と第７薄膜トランジスタＴ７と第８薄膜トランジスタＴ８とが導通状態となる。これにより、ｍ段目の単位回路１２１では、第１節点Ｐの電位がＶＳＳとなり、第２節点Ｑの電位が｜ＶＤＤ−Ｖｔｈ｜となり、出力部ＶＯＵＴの電位がＶＳＳとなる。そのため、ｍ段目の単位回路１２１では、第２薄膜トランジスタＴ２が非導通状態となり、第３薄膜トランジスタＴ３と第４薄膜トランジスタＴ４とが導通状態となり、出力部ＶＯＵＴの電位がＶＳＳとなる。また、他の単位回路１２１の第５入力部ＬＨＬＤにも、制御信号ΦＬＨのＶＤＤが、制御部１５０から共通に与えられる。これにより、他の単位回路１２１でも、第７薄膜トランジスタＴ７と第８薄膜トランジスタＴ８とが導通状態となる。それにより、他の単位回路１２１でも、第１節点Ｐの電位がＶＳＳとなり、出力部ＶＯＵＴの電位がＶＳＳとなる。
【００２６】
次に、時刻ｔ５では、制御信号ΦＬＨがＶＤＤからＶＳＳとなり、各単位回路１２１の第７薄膜トランジスタＴ７及び第８薄膜トランジスタＴ８は非導通状態となる。そして、時刻ｔ１と同様に、１段目の単位回路１２１の第１入力部ＳＥＴにスタート信号ΦＳＴのＶＤＤが、第２入力部ＣＬＫにクロック信号ΦＣＬ１のＶＳＳが、制御部１５０から与えられる。また、１段目の単位回路１２１の第３入力部ＶＳＳにはＶＳＳが電源部１４０から与えられており、第４入力部ＲＥＳＥＴには２段目の出力信号Ｖｇ２としてＶＳＳが与えられている。これにより、時刻ｔ１と同様に、１段目の単位回路１２１では、第１節点Ｐの電位が｜ＶＤＤ−Ｖｔｈ｜となり、第２節点Ｑの電位がＶＳＳとなる。そのため、１段目の単位回路１２１では、第２薄膜トランジスタＴ２が導通状態となり、出力部ＶＯＵＴの電位がＶＳＳとなる。そして時刻ｔ６では、時刻ｔ２と同様に、１段目の単位回路１２１では出力部ＶＯＵＴの電位がＶＤＤとなり、時刻ｔ７では、時刻ｔ３と同様に、２段目の単位回路１２１では出力部ＶＯＵＴの電位がＶＤＤとなる。
【００２７】
ここで、制御信号ΦＬＨは、時刻ｔ４から時刻ｔ５までＶＤＤとなっており、その間は制御信号ΦＬＨが与えられている全ての単位回路１２１において出力部ＶＯＵＴの電位がＶＳＳに維持される。そのため、単位回路１２１は、制御信号ΦＬＨがＶＤＤとなっていることに応じて、駆動配線１６０への非導通電圧ＶＳＳの供給を維持する。第５薄膜トランジスタＴ５や第６薄膜トランジスタＴ６にチャネルリークがあると、時間経過によっては第４薄膜トランジスタＴ４のゲートにＶｔｈ以上の電圧供給が維持できなくなる。それにより、第４薄膜トランジスタＴ４によって出力部ＶＯＵＴの電位をＶＳＳに維持できなくなる。特に検出装置では、時刻ｔ４から時刻ｔ５までの間に、放射線又は光が照射される必要があり、その時間は一般撮影（静止画撮影）では１〜３秒必要となる。検出装置では、少なくともその間はスイッチ素子１１２を非導通状態とし続けなければならないため、１〜３秒もの長時間にわたって出力部ＶＯＵＴの電位を非導通電圧ＶＳＳに維持しなければならない。出力部ＶＯＵＴがフローティング状態となると、第２入力部ＣＬＫに入力されるクロック信号ΦＣＬの電位変動が、駆動配線１６０に影響し、駆動配線１６０の電位が変動する。駆動配線１６０と信号配線１７０とが交差する領域の寄生容量を介して駆動配線１６０の電位変動信号配線１７０の電位に影響を与え、画素から出力される信号に駆動配線１６０の電位変動が混入する。本発明では、第４薄膜トランジスタＴ４によって出力部ＶＯＵＴの電位をＶＳＳに維持できない場合でも、制御信号ΦＬＨのＶＤＤが供給され続ける第７薄膜トランジスタＴ７によって出力部ＶＯＵＴへの非導通電圧ＶＳＳの供給を維持できる。それにより、駆動配線１６０の電位変動に起因するＳ／Ｎ比の低下を抑制することが可能な検出装置を提供できる。
【００２８】
次に、図３（ａ）及び図３（ｂ）を用いて、本発明の第１の実施形態に係る検出装置の一画素の構成について説明する。図３（ａ）は平面図であり、図３（ｂ）は図３（ａ）のＡ−Ａ’での断面図である。
【００２９】
本実施形態では、スイッチ素子１１２にトップゲート型でダブルゲート型の多結晶シリコンＴＦＴを用いている。スイッチ素子１１２は、絶縁性基板１０１の上に、真性半導体領域３０１と第１導電型の不純物半導体領域３０２とを含む多結晶シリコン層と、第１絶縁層３０３と、第１導電層３０４と、が絶縁性基板１０１側から順に積層された構成である。真性半導体領域３０１はＴＦＴのチャネルとして、不純物半導体領域３０２はソース又はドレインとして、第１絶縁層３０３はゲート絶縁層として、第１導電層３０４はゲート又は駆動配線１６０として、それぞれ機能する。スイッチ素子１１２は第２絶縁層３０５によって覆われる。この第２絶縁層３０５はスイッチ素子１１２のパッシベーション層として機能する。第２絶縁層３０５上に設けられた第２導電層３０６は、第２絶縁層３０５及び第１絶縁層３０３に設けられたコンタクトホールにおいて不純物半導体領域３０２と接続される。ソース及びドレインの一方である不純物半導体領域３０２と接続された第２導電層３０６は変換素子１１０との接続端子として機能し、ソース及びドレインの他方である不純物半導体領域３０２と接続された第２導電層３０６は、信号配線１７０として機能する。第２導電層３０６は第３絶縁層３０７によって覆われる。この第３絶縁層３０７はスイッチ素子１１２及び信号配線１７０のパッシベーション層として機能する。第３絶縁層３０７は第４絶縁層３０８によって覆われる。この第４絶縁層３０８は、有機絶縁材料からなり、大きな膜厚で準備することにより、平坦化層として機能する。第４絶縁層３０９の上には、変換素子１１１が設けられる。本実施形態では、変換素子１１１として、放射線を光に変換するシンチレータ３１７と、その光を電荷に変換する光電変換素子と、を含むものを用いている。光電変換素子は、第３導電層３１０と、第１導電型の不純物半導体層３１１と、真性半導体層３１２と、第２導電型の不純物半導体層３１３と、第４導電層３１４と、が絶縁性基板１０１側から順に積層された構成である。第３導電層３１０は変換素子１１１の第１電極として機能し、第３絶縁層３０７及び第４絶縁層３０８に設けられたコンタクトホール３０９において第２導電層３０６と接続される。第１導電型の不純物半導体層３１１と真性半導体層３１２と第２導電型の不純物半導体層３１３には非晶質シリコンが用いられる。第４導電層３１４は変換素子１１１の第２電極として機能し、電極配線１８０として機能する第５導電層３１５と接続される。光電変換素子及び電極配線１８０は第５絶縁層３１６によって覆われ、第５絶縁層３１６の上にシンチレータ３１７が配置される。
【００３０】
ここで、本実施形態では、変換素子１１１として、放射線を光に変換するシンチレータと、その光を電荷に変換する光電変換素子と、を含む間接型変換素子を用いたが、本発明はそれに限定されるものではない。変換素子１１１として、放射線を直接電荷に変換する直接型変換素子を用いてもよい。また、スイッチ素子１１２として、多結晶シリコンＴＦＴを用いたが、本発明はそれに限定されるものではない。非晶質シリコンＴＦＴや酸化物半導体を用いた酸化物ＴＦＴ、有機半導体を用いた有機ＴＦＴも用いることができる。ここで、半導体材料としてシリコンを用いたが、本発明はこれに限定されるものではなく、ゲルマニウム等の他の半導体材料を用いてもよい。
【００３１】
なお、本実施形態では、第３回路に、ゲートが第５入力部ＬＨＬＤに接続され、ソース及びドレインの一方が第３入力部ＶＳＳに接続され、ソース及びドレインの他方が出力部ＶＯＵＴに接続される第７薄膜トランジスタＴ７を用いた。しかしながら本発明はそれに限定されるものではない。図４に示すように、図１（ｂ）の第７薄膜トランジスタＴ７に替えて、第７薄膜トランジスタＴ７’を用いてもよい。この第７薄膜トランジスタＴ７’は、そのゲートとソース及びドレインの一方とが第５入力部ＬＨＬＤに接続され、そのソース及びドレインの他方が第２節点Ｑに接続される。それにより、第４薄膜トランジスタＴ４のゲートへのＶｔｈ以上の電圧供給が維持され、第４薄膜トランジスタＴ４による出力部ＶＯＵＴへの非導通電圧ＶＳＳの供給が維持される。つまり、本実施形態においては、第４薄膜トランジスタＴ４は第２回路だけでなく第３回路にも属するものである。同様に、第３薄膜トランジスタＴ３のゲートへのＶｔｈ以上の電圧供給が維持され、第３薄膜トランジスタＴ３による第１節点Ｐへの非導通電圧ＶＳＳの供給が維持される。つまり、第３薄膜トランジスタＴ３も、第２回路だけでなく第３回路にも属するものである。
【００３２】
（第２の実施形態）
次に、図５（ａ），（ｂ）を用いて本発明の第２の実施形態に係る検出装置について説明する。図５（ａ）は検出装置の概略的等価回路であり、図５（ｂ）は検出装置の駆動回路部に設けられる単位回路を説明する概略的等価回路である。なお、第１の実施形態で説明したものと同じものは同じ番号を付与し、詳細な説明は割愛する。
【００３３】
本実施形態における駆動回路部１２０’は、複数の単位回路１２１を一組とする単位回路群を複数含む。図５（ａ）では、３段分の単位回路を一組とする単位回路群をＸ群含むものである。そして、制御部１５０’は、複数の単位回路群毎に制御信号ΦＬＨ１〜ΦＬＨｘをそれぞれ独立に供給できるように、構成されている。これにより、駆動配線１６０への非導通電圧ＶＳＳの供給の維持を、単位回路群毎に別々に制御することが可能となる。また、制御部１５０’は、複数の単位回路群毎にスタート信号ΦＳＴ１に加えて、選択信号ΦＳＴ２〜ΦＳＴｘをそれぞれ独立に供給できるように、構成されている。これにより、複数の単位回路群の中からある単位回路群を選択し、選択された単位回路群から駆動配線１６０への導通電圧の供給を開始することが可能となる。更に、本実施形態では、１段目の単位回路１２１を除く、単位回路群の初段の単位回路には、単位回路１２１に替えて、図５（ｂ）に示す単位回路１２２を用いる。この単位回路１２２は、単位回路１２１の構成要素に加えて、更に、第６入力部ＴＳＥＴと、第４回路と、を含む。この第４回路は、選択信号ΦＳＴ２〜ΦＳＴｘに応じて、第１回路に導通電圧ＶＤＤを駆動配線１６０に供給させる回路であり、第９薄膜トランジスタＴ９と、第１０薄膜トランジスタＴ１０と、を含む。第９薄膜トランジスタＴ９は、第６入力部ＴＳＥＴと第１容量素子Ｃ１の他方の端子との間で第１容量素子Ｃ１に直列に接続される。第９薄膜トランジスタＴ９は、そのソース及びドレインの一方とゲートが第６入力部ＴＳＥＴに接続され、ソース及びドレインの他方が第１節点Ｐに接続される。第１０薄膜トランジスタＴ１０は、第２容量素子Ｃ２及び第６薄膜トランジスタＴ６に並列に設けられる。第１０薄膜トランジスタＴ１０は、そのゲートが第６入力部ＴＳＥＴに接続され、ソース及びドレインの一方が第３入力部ＶＳＳに接続され、ソース及びドレインの他方は第２節点Ｑに接続される。
【００３４】
次に、図６のタイミングチャートを用いて、図５（ａ）及び図５（ｂ）に示す検出装置の動作を説明する。なお、ここでは、第１群の単位回路群と第Ｘ群の単位回路群の単位回路を動作させず、第２群の単位回路群の初段（４段目）の単位回路１２２から動作を開始する例を用いて説明する。なお、第１の実施形態で説明したものと同じものは同じ番号を付与し、詳細な説明は割愛する。
【００３５】
時刻ｔ１では、１段目の単位回路１２１の第１入力部ＳＥＴにスタート信号ΦＳＴ１のＶＳＳが、第２入力部ＣＬＫにクロック信号ΦＣＬ１のＶＳＳが、制御部１５０’から与えられる。そして、第１群の全ての単位回路１２１の第５入力部ＬＨＬＤに制御信号ΦＬＨ１のＶＤＤが制御部１５０’から与えられる。また、第Ｘ群の初段であるｍ−２段目の単位回路１２１の第１入力部ＳＥＴに選択信号ΦＳＴｘのＶＳＳが、第２入力部ＣＬＫにクロック信号ΦＣＬ１のＶＳＳが、制御部１５０’から与えられる。そして、第Ｘ群の全ての単位回路１２１及び１２２の第５入力部ＬＨＬＤに制御信号ΦＬＨｘのＶＤＤが制御部１５０’から与えられる。これにより、第１群及び第Ｘ群の全ての単位回路１２１及び１２２の出力部ＶＯＵＴの電位がＶＳＳとなる。この制御信号ΦＬＨ１及びΦＬＨｘは、後述する時刻ｔ５までＶＤＤが維持され、第１群及び第Ｘ群の全ての単位回路１２１及び１２２の出力部ＶＯＵＴの電位がｔ５までＶＳＳに維持される。つまり、複数の単位回路群のうち選択的に導通電圧が供給されるべき複数の駆動配線１６０に接続される単位回路１２１を含む単位回路群を除く単位回路群（第１群及び第Ｘ群）の単位回路１２１及び１２２の出力部が非導通電圧に維持される。一方、第２群の初段である４段目の単位回路１２２の第１入力部ＳＥＴに３段目の出力信号Ｖｇ３のＶＳＳが、第２入力部ＣＬＫにクロック信号ΦＣＬ２のＶＤＤが、第５入力部ＬＨＬＤに制御信号ΦＬＨのＶＳＳが、制御部１５０’から与えられる。また、４段目の単位回路１２２の第３入力部ＶＳＳにはＶＳＳが電源部１４０から与えられており、第４入力部ＲＥＳＥＴには５段目の出力信号Ｖｇ５のＶＳＳが与えられている。更に、第６入力部ＴＳＥＴには選択信号ΦＳＴ２のＶＤＤが制御部１５０’から与えられる。これにより、４段目の単位回路１２２では、第９薄膜トランジスタＴ９と第１０薄膜トランジスタＴ１０が導通状態となる。そして、４段目の単位回路１２２では、第１薄膜トランジスタＴ１から第８薄膜トランジスタＴ８までが非導通状態となる。これにより、４段目の単位回路１２２では、第１節点Ｐの電位が｜ＶＤＤ−Ｖｔｈ｜となり、第２節点Ｑの電位がＶＳＳとなる。そのため、４段目の単位回路１２２では、第２薄膜トランジスタＴ２が導通状態となり、出力部ＶＯＵＴの電位がＶＳＳとなる。
【００３６】
次に、時刻ｔ２では、４段目の単位回路１２２の第１入力部ＳＥＴに３段目の出力信号Ｖｇ３のＶＳＳが、第２入力部ＣＬＫにクロック信号ΦＣＬ２のＶＤＤが、第５入力部ＬＨＬＤに制御信号ΦＬＨ２のＶＳＳが、制御部１５０’から与えられる。また、４段目の単位回路１２２の第３入力部ＶＳＳにはＶＳＳが電源部１４０から与えられており、第４入力部ＲＥＳＥＴには２段目の出力信号Ｖｇ２のＶＳＳが与えられている。更に、第６入力部ＴＳＥＴには選択信号ΦＳＴ２のＶＳＳが制御部１５０’から与えられる。それにより、４段目の単位回路１２２では、第２薄膜トランジスタＴ２以外の薄膜トランジスタが非導通状態となる。この際、第２薄膜トランジスタＴ２のソース及びドレインの他方とゲートとが第１容量素子Ｃ１を介して結合しているため、４段目の単位回路１２２では、第１節点Ｐの電位が｜２ＶＤＤ−Ｖｔｈ｜となる。それにより、４段目の単位回路１２２では、出力部ＶＯＵＴの電位がＶＤＤとなる（ブートストラップ動作）。これにより、４行目の駆動配線１６０に出力信号Ｖｇ４としてＶＤＤが４段目の単位回路１２２から供給され、４行目の複数のスイッチ素子１１２が導通状態となる。これにより、４行目の複数の変換素子１１１の電荷に応じた電気信号が、行方向に配列された複数の信号配線１７０に並列に出力される。一方、５段目の単位回路１２１の第１入力部ＳＥＴに４段目の単位回路１２２の出力信号Ｖｇ４のＶＤＤが、第２入力部ＣＬＫにクロック信号ΦＣＬ１のＶＳＳが、第５入力部ＬＨＬＤに制御信号ΦＬＨ２のＶＳＳが、制御部１５０’から与えられる。また、５段目の単位回路１２１の第３入力部ＶＳＳにはＶＳＳが電源部１４０から与えられており、第４入力部ＲＥＳＥＴには６段目の出力信号Ｖｇ６のＶＳＳが与えられている。そのため、時刻ｔ１の４段目の単位回路１２２と同様に、５段目の単位回路１２１では、第１節点Ｐの電位が｜ＶＤＤ−Ｖｔｈ｜となり、第２節点Ｑの電位がＶＳＳとなり、第２薄膜トランジスタＴ２が導通状態となり、出力部ＶＯＵＴの電位がＶＳＳとなる。
【００３７】
次に、時刻ｔ３では、４段目の単位回路１２２の第１入力部ＳＥＴに３段目の出力信号Ｖｇ３のＶＳＳが、第２入力部ＣＬＫにクロック信号ΦＣＬ２のＶＳＳが、第５入力部ＬＨＬＤに制御信号ΦＬＨ２のＶＳＳが、制御部１５０’から与えられる。また、４段目の単位回路１２２の第３入力部ＶＳＳにはＶＳＳが電源部１４０から与えられており、第４入力部ＲＥＳＥＴには後述する５段目の出力信号Ｖｇ２のＶＤＤが与えられる。更に、第６入力部ＴＳＥＴには選択信号ΦＳＴ２のＶＳＳが制御部１５０’から与えられる。それにより、４段目の単位回路１２２では、第１薄膜トランジスタＴ１と第６薄膜トランジスタＴ６から第１０薄膜トランジスタＴ１０までが非導通状態である。そして、４段目の単位回路１２２では、第５薄膜トランジスタＴ５が導通状態となる。これにより、４段目の単位回路１２２では、第１節点Ｐの電位がＶＳＳとなり、第２節点Ｑの電位が｜ＶＤＤ−Ｖｔｈ｜となる。そのため、４段目の単位回路１２２では、第２薄膜トランジスタＴ２が非導通状態となり、第３薄膜トランジスタＴ３と第４薄膜トランジスタＴ４とが導通状態となり、出力部ＶＯＵＴの電位がＶＳＳとなる。一方、５段目の単位回路１２１の第１入力部ＳＥＴに１段目の単位回路１２１の出力信号Ｖｇ４のＶＳＳが、第２入力部ＣＬＫにクロック信号ΦＣＬ１のＶＤＤが、第５入力部ＬＨＬＤに制御信号ΦＬＨ２のＶＳＳが、制御部１５０’から与えられる。また、５段目の単位回路１２１の第３入力部ＶＳＳにはＶＳＳが電源部１４０から与えられており、第４入力部ＲＥＳＥＴには６段目の出力信号Ｖｇ６のＶＳＳが与えられている。そのため、時刻ｔ２の４段目の単位回路１２２と同様に、５段目の単位回路１２１では、第１節点Ｐの電位が｜２ＶＤＤ−Ｖｔｈ｜となり、出力部ＶＯＵＴの電位がＶＤＤとなる（ブートストラップ動作）。つまり、５段目（後段）の単位回路１２１は、４段目（前段）の単位回路１２２の出力信号Ｖｇ４のＶＤＤを引き金として、４段目（前段）からクロック信号の半周期分の時間（ｔ３−ｔ２）遅れて、４段目（前段）と同様の動作を行う。このような動作がｍ−３段目の単位回路１２１まで順次行われ、列方向に配置された複数の駆動配線１６０のうちｍ−３行目の駆動配線１６０までは、導通電圧ＶＤＤが駆動回路部１２０から順次に供給される。
【００３８】
次に、時刻ｔ４では、第２群の全ての単位回路１２１及び１２２の第５入力部ＬＨＬＤに制御信号ΦＬＨ２のＶＤＤが制御部１５０’から与えられる。これにより、第２群の全ての単位回路１２１及び１２２の出力部ＶＯＵＴの電位がＶＳＳとなる。この制御信号ΦＬＨ２は、時刻ｔ５までＶＤＤが維持され、第２群の全ての単位回路１２１及び１２２の出力部ＶＯＵＴの電位がｔ５までＶＳＳに維持される。
【００３９】
時刻ｔ５以降の動作については、第１群の初段の単位回路１２１を除く他の群の初段の単位回路１２２の第５入力部ＬＨＬＤに制御信号ΦＬＨ２〜ΦＬＨｘのＶＳＳが制御部１５０’から与えられること以外は、第１の実施形態と同様である。そのため、詳細な説明は割愛する。
【００４０】
これにより、本実施形態では、複数の単位回路群の中から選択して単位回路群を動作させることが可能となる。更に、複数の単位回路群の中から選択して単位回路群を動作させた場合でも、駆動配線１６０の電位変動に起因するＳ／Ｎ比の低下を抑制することが可能な検出装置を提供できる。
【００４１】
なお、本実施形態では、第３回路に、ゲートが第５入力部ＬＨＬＤに接続され、ソース及びドレインの一方が第３入力部ＶＳＳに接続され、ソース及びドレインの他方が出力部ＶＯＵＴに接続される第７薄膜トランジスタＴ７を用いた。しかしながら、第１の実施形態と同様に、図７に示すように、図５（ｂ）の第７薄膜トランジスタＴ７に替えて、第７薄膜トランジスタＴ７’を用いてもよい。
【００４２】
（応用実施形態）
次に、図７を用いて、本発明の検出装置を用いた放射線検出システムを説明する。
【００４３】
放射線源であるＸ線チューブ６０５０で発生したＸ線６０６０は、患者あるいは被験者６０６１の胸部６０６２を透過し、放射線検出装置６０４０に含まれる変換部３の各変換素子１２に入射する。この入射したＸ線には患者６０６１の体内部の情報が含まれている。Ｘ線の入射に対応して変換部３で放射線を電荷に変換して、電気的情報を得る。この情報はデジタルデータに変換され信号処理手段となるイメージプロセッサ６０７０により画像処理され制御室の表示手段となるディスプレイ６０８０で観察できる。
【００４４】
また、この情報は電話回線６０９０等の伝送処理手段により遠隔地へ転送でき、別の場所のドクタールームなど表示手段となるディスプレイ６０８１に表示もしくは光ディスク等の記録手段に保存することができ、遠隔地の医師が診断することも可能である。また記録手段となるフィルムプロセッサ６１００により記録媒体となるフィルム６１１０に記録することもできる。
【符号の説明】
【００４５】
１０１  絶縁性基板
１１０  画素
１１１  変換素子
１１２  スイッチ素子
１２０  駆動回路部
１２１、１２２  単位回路
１３０  読出回路部
１４０  電源部
１５０  制御部
１６０  駆動配線
１７０  信号配線
１８０  電極配線
Ｔ１〜Ｔ１０  薄膜トランジスタ
ＳＥＴ  第１入力部
ＣＬＫ  第２入力部
ＶＳＳ  第３入力部
ＲＥＳＥＴ  第４入力部
ＬＨＬＤ  第５入力部
ＴＳＥＴ  第６入力部
ＶＯＵＴ  出力部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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