(57)【特許請求の範囲】
【請求項１】
シリコンカーバイドを用いたＭＯＳ型電界効果トランジスタと接続されるゲート駆動回路であって、
前記ＭＯＳ型電界効果トランジスタのゲート端子に、ゲート抵抗を含む経路及び前記ゲート抵抗を含む当該経路に並列に接続した低インピーダンス経路を介して接続され、前記ＭＯＳ型電界効果トランジスタがオフ状態の際には前記低インピーダンス経路を選択するドライバと、
前記ＭＯＳ型電界効果トランジスタのソース端子と前記ドライバとの間に接続され、前記ＭＯＳ型電界効果トランジスタをオン状態とする際に供給される正バイアス電圧に対して絶対値が小さく、かつ、０より大きい負バイアス電圧を、前記ＭＯＳ型電界効果トランジスタをオフ状態とする際に供給する負バイアス電圧源と
を具備するゲート駆動回路。
【請求項２】
前記負バイアス電圧源によって供給される負バイアス電圧値は、前記正バイアス電圧値に対して絶対値が１／５以下であることを特徴とする請求項１に記載のゲート駆動回路。
【請求項３】
前記負バイアス電圧源は、前記正バイアス電圧から前記負バイアス電圧を生成する昇高圧チョッパ回路を含むことを特徴とする請求項１又は請求項２に記載のゲート駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、ゲート駆動回路に関する。
【背景技術】
【０００２】
従来では、ハイブリッド電気自動車のモータ可変速ドライブ用インバータまたは太陽光発電用電力系統接続インバータ等では、スイッチングデバイスとしてＳｉ（シリコン）を材料としたＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）またはＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ）が用いられている。
【０００３】
一方、近年では、材料特性として同一の厚さでも高電圧を印加できるため、同一の電圧用スイッチングデバイスとして用いた際にＳｉよりも薄型化することが可能であり、結果として導通損失が小さいＳｉＣ（シリコンカーバイド）を用いたノーマリオフ型のトランジスタ（ＭＯＳ型電界効果トランジスタ）が実用化されつつある。
【０００４】
このようなトランジスタによれば、低導通損失と、高速低損失スイッチング特性との両面から、インバータの発熱損失を飛躍的に低減することが可能である。このため、高パワー密度化が要求されるハイブリッド電気自動車、電気自動車及び太陽光発電用インバータ等の省エネ・環境調和型インバータへの適用が期待されている。
【０００５】
なお、一般的なゲート駆動回路としては、半導体スイッチのゲートにそれぞれの正負バイアス電圧を加えてゲートオン及びオフを行うことが知られている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１０−３０４６５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記したようにＳｉＣを用いたノーマリオフ型のトランジスタを実際にインバータで動作させる場合において、ゲートオン時の正バイアスと同レベルの負バイアスをゲートオフ時に加えると、オンとオフの閾値がシフトしてしまい、スイッチとしての性能が低下する。
【０００８】
また、ＳｉＣを用いたトランジスタのオンとオフの閾値電圧は正であるが０に近く、例えば上下アームの使用の際には、下段素子のオフ状態において上段素子がオンするタイミングで下段スイッチのドレイン・ソース電圧が０Ｖから急激に上昇し、ゲート・ドレイン間の浮遊キャパシタを介してゲート・ソース間の電圧を上昇させる。このため、オフとオンの閾値を超過して、下段素子が誤ってオン状態となる場合がある。
【０００９】
即ち、上記したＳｉＣを用いたノーマリオフ型のトランジスタを、同レベルの正バイアス電圧及び負バイアス電圧を加えるゲート駆動回路で駆動させた場合には、インバータが不正動作する可能性がある。
【００１０】
そこで、本発明が解決しようとする課題は、インバータの不正動作を防止することが可能なゲート駆動回路を提供することにある。
【課題を解決するための手段】
【００１１】
実施形態によれば、シリコンカーバイドを用いたＭＯＳ型電界効果トランジスタと接続されるゲート駆動回路が提供される。
【００１２】
実施形態に係るゲート駆動回路は、前記ＭＯＳ型電界効果トランジスタのゲート端子に、ゲート抵抗を含む経路及び前記ゲート抵抗を含む当該経路に並列に接続した低インピーダンス経路を介して接続され、前記ＭＯＳ型電界効果トランジスタがオフ状態の際には前記低インピーダンス経路を選択するドライバを具備する。
【００１３】
実施形態に係るゲート駆動回路は、前記ＭＯＳ型電界効果トランジスタのソース端子と前記ドライバとの間に接続され、前記ＭＯＳ型電界効果トランジスタをオン状態とする際に供給される正バイアス電圧に対して絶対値が小さく、かつ、０より大きい負バイアス電圧を、前記ＭＯＳ型電界効果トランジスタをオフ状態とする際に供給する負バイアス電圧源を具備する。
【図面の簡単な説明】
【００１４】
【図１】第１の実施形態に係るゲート駆動回路について説明するための図。
【図２】第２の実施形態に係るゲート駆動回路について説明するための図。
【図３】第３の実施形態に係るゲート駆動回路について説明するための図。
【図４】第４の実施形態に係るゲート駆動回路について説明するための図。
【発明を実施するための形態】
【００１５】
以下、図面を参照して、各実施形態について説明する。
【００１６】
（第１の実施形態）
まず、図１を参照して、第１の実施形態に係るゲート駆動回路について説明する。図１に示すように、本実施形態に係るゲート駆動回路１０は、シリコンカーバイド（ＳｉＣ）を用いたＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）２０ａと接続される。
【００１７】
ゲート駆動回路１０及びＭＯＳＦＥＴ２０ａは、インバータを構成する。図１においては省略されているが、例えば３相インバータの場合、当該インバータのＵＶＷ各相は、図１に示すＭＯＳＦＥＴ２０ａ及び２０ｂのように、２つの直列接続されたスイッチング素子で構成される。なお、図１に示すＭＯＳＦＥＴ２０ａ及び２０ｂは、インバータにおける主回路を構成する。この直列接続されたＭＯＳＦＥＴ２０ａ及び２０ｂは、インバータにおいて交互にオン・オフされる。
【００１８】
また、図１においては省略されているが、上段のＭＯＳＦＥＴ２０ｂには、ＭＯＳＦＥＴ２０ａと同様に、ゲート駆動回路１０と同様のゲート駆動回路が接続される。
【００１９】
図１に示すゲート駆動回路１０は、ドライバ１１及び負バイアス電圧源１２を備える。
【００２０】
ドライバ１１は、ゲート駆動回路１０と接続されているインバータの制御回路（図示せず）からのゲート制御信号を受けて、ゲートオン・オフ信号（ＭＯＳＦＥＴ２０ａをオン状態またはオフ状態にする信号）を出力する。ドライバ１１は、ＭＯＳＦＥＴ２０ａのゲート端子に、ＭＯＳＦＥＴ２０ａ用のゲート抵抗１３を含む経路及び当該経路とは異なるゲートオフ用の低インピーダンス経路１４を介して接続される。なお、ゲートオン時にはゲート抵抗１３を含む経路が用いられ、ゲートオフ時には低インピーダンス経路１４が用いられる。
【００２１】
負バイアス電圧源１２は、ＭＯＳＦＥＴ２０ａのソース端子とドライバ１１との間に接続される。負バイアス電圧源１２は、ＭＯＳＦＥＴ２０ａをオン状態とする際に供給される正バイアス電圧（値）に対して絶対値が小さく、かつ、０より大きい負バイアス電圧（値）を、ＭＯＳＦＥＴ２０ａをオフ状態とする際に供給する。
【００２２】
なお、本実施形態に係るゲート駆動回路１０には、上記した正バイアス電圧を供給する正バイアス電圧源が設けられているが、図１においては便宜的に省略されている。
【００２３】
本実施形態に係るゲート駆動回路１０においては、例えば図１において直列上段に接続されたＭＯＳＦＥＴ２０ｂが高速にオフ状態からオン状態になり、直列下段に接続されたＭＯＳＦＥＴ２０ａの両端に主回路直流電圧が印加された場合、ゲートオフ用の低インピーダンス経路１４により、ＭＯＳＦＥＴ２０ａのドレイン・ゲート間の浮遊キャパシタを介してのゲート・ソース間の電圧上昇が抑制される。
【００２４】
上記したように本実施形態においては、ＳｉＣ（シリコンカーバイド）を用いたＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ）２０ａのゲート端子とドライバ１１とが、ゲート抵抗１３を含む経路及び当該経路とは異なる低インピーダンス経路１４を介して接続される構成により、ノイズ・外乱等の影響によってゲート抵抗１３に電流が流れることによる電圧の上昇を抑制することができる。
【００２５】
また、本実施形態においては、負バイアス電圧源１２がＭＯＳＦＥＴ２０ａをオン状態とする際に供給される正バイアス電圧に対して絶対値が小さく、かつ、０より大きい負バイアス電圧を供給する構成により、上記したようにノイズ・外乱等の影響によってゲート・ソース間の電圧が上昇したとしても、負バイアス電圧によりオフとオンの閾値を超えることを防止することができる。
【００２６】
即ち、本実施形態においては、ゲート・ソース間の電圧の上昇によってオフ状態のＭＯＳＦＥＴ２０ａが誤ってオン状態となることを回避することができるため、当該ＭＯＳＦＥＴ２０ａからなるインバータの不正動作を防止することが可能となる。
【００２７】
また、本実施形態においては、上記したように負バイアス電圧源１２がＭＯＳＦＥＴ２０ａをオン状態とする際に供給される正バイアス電圧に対して絶対値が小さく、かつ、０より大きい負バイアス電圧を供給することにより、負バイアス電圧を正バイアス電圧と同レベルで供給する場合と比較して、酸化膜の劣化によるＳｉＣ（シリコンカーバイド）の特性の低下を防止することができる。
【００２８】
なお、ＳｉＣの特性を維持するためには、負バイアス電圧源１２は、正バイアス電圧に対して絶対値が１／５以下である負バイアス電圧を供給することが好ましい。以下の各実施形態についても同様である。
【００２９】
（第２の実施形態）
次に、図２を参照して、第２の実施形態に係るゲート駆動回路について説明する。なお、前述した図１と同様の部分には同一参照符号を付してその詳しい説明を省略する。ここでは、図１と異なる部分について主に述べる。
【００３０】
図２に示すように、本実施形態に係るゲート駆動回路３０は、ＳｉＣを用いたＭＯＳＦＥＴ２０ａと接続される。ゲート駆動回路３０及びＭＯＳＦＥＴ２０ａは、インバータを構成する。
【００３１】
また、図２においては省略されているが、上段のＭＯＳＦＥＴ２０ｂには、ＭＯＳＦＥＴ２０ａと同様に、ゲート駆動回路３０と同様のゲート駆動回路が接続される。
【００３２】
本実施形態に係るゲート駆動回路３０は、図２に示すように、キャパシタ３１を備える。このキャパシタ３１は、図２に示すようにＭＯＳＦＥＴ２０ａのゲート端子及びソース端子間（つまり、ゲート・ソース間）に接続される。
【００３３】
本実施形態に係るゲート駆動回路３０においては、例えば図２において直列上段に接続されたＭＯＳＦＥＴ２０ｂが高速にオフ状態からオン状態になり、直列下段に接続されたＭＯＳＦＥＴ２０ａの両端に主回路直流電圧が印加された場合、ＭＯＳＦＥＴ２０ａのゲート・ソース間に接続されたキャパシタ３１により、ＭＯＳＦＥＴ２０ａのドレイン・ゲート間の浮遊キャパシタを介してのゲート・ソース間の電圧上昇が抑制される。
【００３４】
つまり、本実施形態に係るゲート駆動回路３０によれば、ＭＯＳＦＥＴ２０ａのゲート・ドレイン間の浮遊キャパシタ及びゲート・ソース間の浮遊キャパシタの両キャパシタの大きさが異なることによって電流が流れて電圧が上昇することを、キャパシタ３１によるゲート・ソース間のキャパシタンスの増加により抑制する。
【００３５】
上記したように本実施形態においては、ＳｉＣ（シリコンカーバイド）を用いたＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ）２０ａのゲート端子及びソース端子間にキャパシタ３１を接続する構成により、ゲート・ソース間のキャパシタンスの増加によってゲート・ソース間の電圧の上昇を抑制することができ、当該ゲート・ソース間の電圧の上昇によってオフ状態のＭＯＳＦＥＴ２０ａが誤ってオン状態となることを回避することができるため、当該ＭＯＳＦＥＴ２０ａからなるインバータの不正動作を防止することが可能となる。
【００３６】
（第３の実施形態）
次に、図３を参照して、第３の実施形態に係るゲート駆動回路について説明する。なお、前述した図１と同様の部分には同一参照符号を付してその詳しい説明を省略する。ここでは、図１と異なる部分について主に述べる。
【００３７】
図３に示すように、本実施形態に係るゲート駆動回路４０は、ＳｉＣを用いたＭＯＳＦＥＴ２０ａと接続される。ゲート駆動回路４０及びＭＯＳＦＥＴ２０ａは、インバータを構成する。
【００３８】
また、図３においては省略されているが、上段のＭＯＳＦＥＴ２０ｂには、ＭＯＳＦＥＴ２０ａと同様に、ゲート駆動回路４０と同様のゲート駆動回路が接続される。
【００３９】
本実施形態に係るゲート駆動回路４０は、図３に示すように、ゲートオフ用のゲート抵抗（第２のゲート抵抗）４１及びダイオード４２を備える。
【００４０】
ＭＯＳＦＥＴ２０ａのゲート端子及びドライバ１１は、ゲート抵抗４１及びダイオード４２の直列接続にゲート抵抗（第１のゲート抵抗）１３が並列に接続されている経路（つまり、ゲート抵抗１３とゲート抵抗４１及びダイオード４２の直列接続との並列回路を含む経路）を介して接続される。ゲート抵抗４１は、並列に接続されているゲート抵抗１３と比較して抵抗値が低い。また、ダイオード４２は、ＭＯＳＦＥＴ２０ａのゲート端子にアノードを接続し、ゲート抵抗４１にカソードを接続する。
【００４１】
なお、ゲートオン時にはゲート抵抗１３側の経路が用いられ、ゲートオフ時にはゲート抵抗４１及びダイオード４２が直列接続されている側の経路が用いられる。
【００４２】
本実施形態に係るゲート駆動回路１０においては、例えば図３において直列上段に接続されたＭＯＳＦＥＴ２０ｂが高速にオフ状態からオン状態になり、直列下段に接続されたＭＯＳＦＥＴ２０ａの両端に主回路直流電圧が印加された場合、ゲート抵抗１３よりも抵抗値が低いゲート抵抗４１及び上記したようなダイオード４２の直列接続がゲート抵抗１３に対して並列に接続されていることにより、ＭＯＳＦＥＴ２０ａのドレイン・ゲート間の浮遊キャパシタを介してのゲート・ソース間の電圧上昇が抑制される。
【００４３】
上記したように本実施形態においては、ＳｉＣ（シリコンカーバイド）を用いたＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ）２０ａのゲート端子及びドライバ１１を、ゲート抵抗１３より抵抗値が低いゲートオフ用のゲート抵抗４１及び当該ゲート端子にアノードを接続し、当該ゲート抵抗４１にカソードを接続したダイオード４２の直列接続に当該ゲート抵抗１３が並列に接続されている経路を介して接続する構成により、ゲート・ソース間のゲートの低抵抗化によってゲート・ソース間の電圧の上昇を抑制することができ、当該ゲート・ソース間の電圧の上昇によってオフ状態のＭＯＳＦＥＴ２０ａが誤ってオン状態となることを回避することができるため、当該ＭＯＳＦＥＴ２０ａからなるインバータの不正動作を防止することが可能となる。
【００４４】
（第４の実施形態）
次に、図４を参照して、第４の実施形態に係るゲート駆動回路について説明する。なお、前述した図１と同様の部分には同一参照符号を付してその詳しい説明を省略する。ここでは、図１と異なる部分について主に述べる。
【００４５】
図４に示すように、本実施形態に係るゲート駆動回路５０は、ＳｉＣを用いたＭＯＳＦＥＴ２０ａと接続される。ゲート駆動回路５０及びＭＯＳＦＥＴ２０ａは、インバータを構成する。
【００４６】
また、図４においては省略されているが、上段のＭＯＳＦＥＴ２０ｂには、ＭＯＳＦＥＴ２０ａと同様に、ゲート駆動回路５０と同様のゲート駆動回路が接続される。
【００４７】
本実施形態に係るゲート駆動回路５０は、図４に示すように、昇高圧チョッパ回路５１を備える。なお、前述した図１〜図３においては省略されていたが、ゲート駆動回路５０は、ＭＯＳＦＥＴ２０ａをオン状態とする際に正バイアス電圧を供給する正バイアス電圧源５２を備える。
【００４８】
昇高圧チョッパ回路５１は、正バイアス電圧源５２によって供給される正バイアス電圧から負バイアス電圧を生成する。昇高圧チョッパ回路５１によって生成された負バイアス電圧は、ＭＯＳＦＥＴ２０ａをオフ状態とする際に供給される。
【００４９】
また、昇高圧チョッパ回路５１によって生成された負バイアス電圧の電圧値は、前述した第１の実施形態において説明したように、正バイアス電圧に対して絶対値が小さく、かつ、０より大きい。好ましくは、正バイアス電圧に対して絶対値が１／５以下である。
【００５０】
上記したように本実施形態においては、正バイアス電圧源５２によって供給される正バイアス電圧から負バイアス電圧を生成する昇高圧チョッパ回路５１を備える構成により、前述した第１の実施形態に係るゲート駆動回路１０において負バイアス電圧源１２を用いない構成とすることができる。
【００５１】
ここでは、前述した第１の実施形態に係るゲート駆動回路１０において負バイアス電圧源１２を用いない構成とすることについて説明したが、前述した第２の実施形態に係るゲート駆動回路３０及び第３の実施形態に係るゲート駆動回路４０においても同様に、本実施形態を適用することによって負バイアス電圧源を用いない構成とすることが可能である。
【００５２】
以上説明した実施形態に係るゲート駆動回路によれば、オフ状態のＭＯＳＦＥＴ２０ａが誤ってオン状態となることを回避することができるため、当該ＭＯＳＦＥＴ２０ａからなるインバータの不正動作を防止することが可能となる。
【００５３】
なお、本願発明は、上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素の適宜な組合せにより種々の発明を形成できる。例えば、各実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組合せてもよい。  
【符号の説明】
【００５４】
１０，３０，４０，５０…ゲート駆動回路、１１…ドライバ、１２…負バイアス電圧源、１３…ゲート抵抗（第１のゲート抵抗）、１４…低インピーダンス経路、２０ａ，２０ｂ…ＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ）、３１…キャパシタ、４１…ゲート抵抗（第２のゲート抵抗）、４２…ダイオード、５１…昇高圧チョッパ回路、５２…正バイアス電圧源。
【図１】
0006009815.tif 000002
【図２】
0006009815.tif 000003
【図３】
0006009815.tif 000004
【図４】
0006009815.tif 000005