(57)【特許請求の範囲】
【請求項１】
集積回路であって、該集積回路は、
パルス発生回路であって、該パルス発生回路は、入力信号を受信するように動作可能であり、該入力信号の立ち上がりエッジおよび立ち下がりエッジに応答して、パルス信号を生成するように動作可能である、パルス発生回路と、
該パルス信号を該パルス発生回路から受信するように動作可能である遅延回路と、
ラッチ回路であって、該ラッチ回路は、該遅延回路を介して該パルス信号の遅延バージョンを受信するように動作可能であり、該ラッチ回路は、該パルス信号の遅延バージョンを受信することに応答して、該入力信号の遅延された値をサンプリングし、該ラッチ回路は、該パルス信号の該遅延バージョンを受信することに応答して、該入力信号の遅延バージョンを出力するように動作可能であり、該入力信号の該遅延バージョンは、該入力信号の立ち上がりエッジと該立ち上がりエッジに続く該入力信号の立ち下がりエッジとの間の持続時間よりも大きな調整可能な量だけ遅延させられる、ラッチ回路と
を備える、集積回路。
【請求項２】
付加的な遅延回路と、位相検出器と、制御回路とをさらに備え、該付加的な遅延回路は、前記入力信号を受信し、該入力信号の第２の遅延バージョンを出力するように動作可能であり、該位相検出器は、該入力信号の２つの遅延バージョン間の位相差を検出するために、前記ラッチ回路から前記入力信号の前記遅延バージョンを受信する第１の入力と、該付加的な遅延回路から該入力信号の該第２の遅延バージョンを受信する第２の入力とを有し、該位相検出器の出力は、該制御回路によって受信されて、遅延の前記調整可能な量を制御するための制御信号を生成するように動作可能である、請求項１に記載の集積回路。
【請求項３】
前記ラッチ回路は、第１の入力および第２の入力を有し、該ラッチ回路の該第１の入力は、前記入力信号を受信するように動作可能であり、該ラッチ回路の該第２の入力は、前記パルス信号の前記遅延バージョンを受信するように動作可能である、請求項２に記載の集積回路。
【請求項４】
前記集積回路は、前記入力信号の前記遅延バージョンにおける負荷サイクルひずみを補正するように動作可能である負荷サイクルひずみ補正回路であり、該負荷サイクルひずみ補正回路の第１の部分は、前記パルス発生回路と、前記遅延回路と、前記ラッチ回路とを備え、該負荷サイクルひずみ補正回路の第２の部分は、第１および第２の位相検出器と、制御回路とを備え、該第１および第２の位相検出器は、該ラッチ回路からの該入力信号の該遅延バージョンおよび基準信号を受信するように動作可能であり、該第１および第２の位相検出器は、該入力信号の該遅延バージョンと該基準信号との間の位相差を検出するように動作可能であり、該第１および第２の位相検出器のうちの少なくとも１つからの出力は、該制御回路によって受信されて、遅延の前記調整可能な量を制御するための制御信号を生成するように動作可能である、請求項１に記載の集積回路。
【請求項５】
前記ラッチ回路は、第１の入力と、第２の入力とを備え、該ラッチ回路の該第１の入力は、前記入力信号を受信するように動作可能であり、該ラッチ回路の該第２の入力は、前記パルス信号の前記遅延バージョンを受信するように動作可能である、請求項４に記載の集積回路。
【請求項６】
遅延回路網であって、該遅延回路網は、
パルス発生回路であって、該パルス発生回路は、入力信号を受信するように動作可能であり、該入力信号の立ち上がりエッジおよび立ち下がりエッジに応答して、パルスを生成するように動作可能である、パルス発生回路と、
該パルスを受信して、該入力信号の立ち上がりエッジと該入力信号の該立ち上がりエッジに続く該入力信号の立ち下がりエッジとの間の持続時間を越える調整可能な量だけ該パルスを遅延させて遅延パルス信号を生成するように動作可能である遅延回路と、
第１の入力および第２の入力を有するラッチ回路であって、該第１の入力は、該入力信号の第１の遅延バージョンを受信するように動作可能であり、該第２の入力は、該遅延パルス信号を受信するように動作可能であり、該ラッチ回路は、該入力信号の該第１の遅延バージョンおよび該遅延パルス信号を受信することに応答して、該入力信号の第２の遅延バージョンを出力するように動作可能であり、該入力信号の該第２の遅延バージョンは、該調整可能な量だけ遅延させられる、ラッチ回路と
を備える、遅延回路網。
【請求項７】
前記パルス発生回路は、付加的な遅延回路と、論理ゲートとを備え、該付加的な遅延回路および該論理ゲートは、前記入力信号を受信するように動作可能であり、該論理ゲートは、その出力において前記パルスを生成するように動作可能である、請求項６に記載の遅延回路網。
【請求項８】
前記論理ゲートは、論理排他的ＯＲゲートを備える、請求項７に記載の遅延回路網。
【請求項９】
前記ラッチ回路は、エッジトリガフリップフロップを備える、請求項６に記載の遅延回路網。
【請求項１０】
前記ラッチ回路は、レベル感受性ラッチを備える、請求項６に記載の遅延回路網。
【請求項１１】
前記パルスは、該パルスの前記遅延バージョンを形成するように所与の遅延だけ遅延させられ、前記遅延回路網は、
前記遅延回路に連結された制御回路を
さらに備え、該制御回路は、該遅延回路網を制御して該所与の遅延を調整するように構成される、請求項６に記載の遅延回路網。
【請求項１２】
前記入力信号は、クロック信号を備え、前記遅延回路網は、
付加的な遅延回路を
さらに備え、前記ラッチ回路の前記第１の入力は、該付加的な遅延回路を介して該クロック信号の遅延バージョンを受信するように動作可能である、請求項６に記載の遅延回路網。
【請求項１３】
遅延回路網であって、該遅延回路網は、
パルス発生回路であって、該パルス発生回路は、入力信号を受信するように動作可能であり、該入力信号の立ち上がりエッジに応答して第１のパルス信号を生成し、該入力信号の立ち下がりエッジに応答して第２のパルス信号を生成するように動作可能である、パルス発生回路と、
該第１のパルス信号を受信するように動作可能である第１の遅延回路と、
該第２のパルス信号を受信するように動作可能である第２の遅延回路と、
第１の入力および第２の入力を有するラッチ回路であって、該第１の入力は、該第１の遅延回路を介して該第１のパルス信号の遅延バージョンを受信するように動作可能であり、該第２の入力は、該第２の遅延回路を介して該第２のパルス信号の遅延バージョンを受信するように動作可能であり、該ラッチ回路は、該第１のパルス信号の該遅延バージョンおよび該第２のパルス信号の該遅延バージョンを受信することに応答して、該入力信号の遅延バージョンを出力するように動作可能である、ラッチ回路と
を備える、遅延回路網。
【請求項１４】
前記ラッチ回路は、セット・リセットラッチを備える、請求項１３に記載の遅延回路網。
【請求項１５】
前記第１の遅延回路は、第１の遅延を提供するように動作可能であり、前記第２の遅延回路は、第２の遅延を提供するように動作可能であり、前記遅延回路網は、
該第１および第２の遅延回路に連結される制御回路をさらに備え、該制御回路は、該第１および第２の遅延回路によって提供される該第１および第２の遅延を調整するように構成される、請求項１３に記載の遅延回路網。
【請求項１６】
前記パルス発生回路は、
前記第１の遅延回路と関連付けられる第１の論理回路であって、該第１の論理回路は、前記入力信号を受信するように動作可能である第１の入力と、第２の入力とを有する、第１の論理回路と、
前記第２の遅延回路と関連付けられる第２の論理回路であって、該第２の論理回路は、該入力信号を受信するように動作可能である第１の入力と、第２の入力とを有する、第２の論理回路と、
付加的な遅延回路であって、該付加的な遅延回路は、該入力信号を受信するように動作可能である入力を有し、該付加的な遅延回路は、該第１の論理回路の該第２の入力および該第２の論理回路の該第２の入力に連結される出力を有する、付加的な遅延回路と
を備える、請求項１３に記載の遅延回路網。
【請求項１７】
前記第１の論理回路は、第１のＮＡＮＤゲートと、第１のインバータと、付加的な論理回路とを備える、請求項１６に記載の遅延回路網。
【請求項１８】
前記第２の論理回路は、第２のＮＡＮＤゲートと、第２のインバータとを備え、該付加的な論理回路は、前記第２のインバータを通過する信号と関連付けられる遅延に等しい遅延を前記入力信号に提供するように構成される、請求項１７に記載の遅延回路網。
【請求項１９】
前記入力信号は、クロック信号を備え、前記付加的な論理回路は、パスゲートを備える、請求項１８に記載の遅延回路網。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、米国特許出願第１３／０４１，３０９号（２０１１年３月４日出願）の優先権および利益を主張する。
【背景技術】
【０００２】
集積回路は、しばしば、タイミング遅延を提供するために使用される遅延連鎖を含む。例えば、集積回路は、遅延連鎖を有する遅延ロックループを含んでもよい。これらの遅延連鎖は、それらの遅延が参照遅延に合致するように調整することができる。他の遅延連鎖は、それらの遅延が参照遅延の倍数または分数であるように調整される。
【０００３】
従来の遅延連鎖は、同等の立ち上がりおよび立ち下がり遅延を提供するように形成される。従来の遅延連鎖の実施例は、電流不足のインバータの連鎖、分路コンデンサインバータの連鎖、および遅延補間器を含む。これらの遅延連鎖は、デジタル制御信号またはアナログ制御信号によって制御される調整可能な遅延を提供する。実施例として、電流不足のインバータの所与の連鎖は、２５％負荷サイクルで、その入力においてクロック信号を受信してもよい。所与の連鎖は、立ち上がり遅延と立ち下がり遅延とが合致した場合、２５％負荷サイクルで、その出力においてクロック信号の遅延バージョンを生成するはずである。
【０００４】
現代の集積回路は、バイアス温度不安定性（ＢＴＩ）等の時効効果を被り得る。そのような時効効果は、経時的にトランジスタの挙動を劣化させ得る（すなわち、トランジスタは、閾値電圧上昇および対応する性能の低下を呈し得る）。
【０００５】
プログラム可能集積回路等の集積回路は、しばしば、遅延連鎖を含む。プログラム可能集積回路は、構成データを搭載しているメモリ要素を有する。構成データを搭載しているメモリ要素は、対応する静的制御信号を供給する。プログラム可能集積回路をわたる遅延連鎖は、長周期にわたって静的制御信号を受信してもよい（例えば、静的制御信号は、少なくとも６ヶ月にわたって固定された極性を有してもよい）。遅延連鎖におけるトランジスタは、遅延連鎖が長周期にわたって、静的信号でストレスを加えられた場合に時効効果を受け、それにより、遅延連鎖に異なる立ち上がりおよび立ち下がり遅延を呈させる。これらの遅延連鎖がクロック信号を遅延させるために使用される場合、遅延クロック信号は、望ましくないが、負荷サイクルひずみを被るであろう。
【０００６】
実施例として、分路コンデンサインバータの所与の連鎖は、５０％負荷サイクルで、その入力においてクロック信号を受信してもよい。所与の連鎖は、時効効果の結果として、異なる立ち上がりおよび立ち下がり遅延を呈し得る。したがって、所与の連鎖は、立ち上がりおよび立ち下がり遅延が合致しない場合、例えば、５５％負荷サイクルで、その出力においてクロック信号のひずんだバージョンを生成するであろう。
【発明の概要】
【課題を解決するための手段】
【０００７】
集積回路は、遅延回路を含んでもよい。遅延回路は、遅延ロックループ、負荷サイクルひずみ（ＤＣＤ）補正回路、ダブルデータレートアーキテクチャをサポートする制御回路、および他の回路の一部として形成されてもよい。遅延回路は、低減した負荷サイクルひずみを提供しながら、クロック信号を遅延させるために使用されてもよい（例えば、遅延回路は、入力クロック信号を受信し、低減した負荷サイクルひずみを伴う入力クロック信号の遅延バージョンを生成してもよい）。
【０００８】
１つの好適な配設では、遅延回路は、パルス発生回路と、遅延回路と、ラッチ回路と、制御回路とを含んでもよい。パルス発生回路は、高くクロックする、または低くクロックする入力信号に応答して、パルスを生成するために使用されてもよい。遅延回路は、パルスを受信し、パルスの遅延バージョンを生成してもよい。
【０００９】
ラッチ回路は、（実施例として）レベル感受性ラッチまたはエッジトリガフリップフロップであってもよい。ラッチ回路は、入力クロック信号を受信する第１の入力と、遅延回路を介して遅延パルスを受信する第２の入力と、遅延クロック信号が提供される出力とを有してもよい。制御回路は、遅延回路を介して遅延を調整するために使用されてもよい。所望であれば、ラッチ回路の第１の入力は、付加的な遅延回路を介して入力クロック信号の遅延バージョンを受信してもよい。
【００１０】
別の好適な配設では、遅延回路は、パルス発生回路と、第１および第２の遅延回路と、ラッチ回路と、制御回路とを含んでもよい。パルス発生回路は、入力信号の立ち上がりに応答して（例えば、正のクロックエッジの検出に応答して）第１のパルス信号を生成するため、および入力信号の立ち下がりに応答して（例えば、負のクロックエッジの検出に応答して）第２のパルス信号を生成するために使用されてもよい。第１の遅延回路は、第１のパルス信号を受信し、第１のパルス信号の遅延バージョンを生成してもよい。第２の遅延回路は、第２のパルス信号を受信し、第２のパルス信号の遅延バージョンを生成してもよい。
【００１１】
ラッチ回路は、（実施例として）セット・リセットラッチであってもよい。ラッチ回路は、第１の遅延回路を介して第１のパルス信号の遅延バージョンを受信する第１の入力と、第２の遅延回路を介して第２のパルス信号の遅延バージョンを受信する第２の入力と、遅延クロック信号が提供される出力とを有してもよい。制御回路は、第１および第２の遅延回路を介して遅延を調整および均等化するために使用されてもよい。
例えば、本願発明は以下の項目を提供する。
（項目１）
集積回路であって、該集積回路は、
パルス回路であって、該パルス回路は、入力信号を受信するように動作可能であり、対応するパルス信号を生成するように動作可能である、パルス発生回路と、
該パルス信号を該パルス発生回路から受信するように動作可能である遅延回路と、
ラッチ回路であって、該ラッチ回路は、該遅延回路を介して該パルス信号の遅延バージョンを受信するように動作可能であり、該ラッチ回路は、該パルス信号の該遅延バージョンを受信することに応答して、該入力信号の遅延バージョンを出力するように動作可能である、ラッチ回路と
を備える、集積回路。
（項目２）
付加的な遅延回路と、位相検出器と、制御回路とをさらに備え、前記パルス発生回路、前記遅延回路、前記ラッチ回路、該付加的な遅延回路、該位相検出器、および該制御回路は、ループの中において連結される、項目１に記載の集積回路。
（項目３）
前記ラッチ回路は、第１の入力および第２の入力を有し、該ラッチ回路の該第１の入力は、前記入力信号を受信するように動作可能であり、該ラッチ回路の該第２の入力は、前記パルス信号の前記遅延バージョンを受信するように動作可能である、項目２に記載の集積回路。
（項目４）
前記パルス発生回路は、対応する第１および第２のパルス信号を生成するように動作可能であり、
前記遅延回路は、該第１のパルス信号を受信するように動作可能である第１の遅延回路と、該第２のパルス信号を受信するように動作可能である第２の遅延回路とを備え、
前記ラッチ回路は、該第１の遅延回路を介して該第１のパルス信号の遅延バージョンを受信するように動作可能である第１の入力と、該第２の遅延回路を介して該第２のパルス信号の遅延バージョンを受信するように動作可能である第２の入力とを有し、該ラッチ回路は、セット・リセットラッチを備える、項目２に記載の集積回路。
（項目５）
負荷サイクルひずみ補正回路の第１の部分は、前記パルス発生回路と、前記遅延回路と、前記ラッチ回路とを備え、該負荷サイクルひずみ補正回路の第２の部分は、第１および第２の位相検出器と、制御回路とを備える、項目１に記載の集積回路。
（項目６）
前記ラッチ回路は、第１の入力と、第２の入力とを備え、該ラッチ回路の該第１の入力は、前記入力信号を受信するように動作可能であり、該ラッチ回路の該第２の入力は、前記パルス信号の前記遅延バージョンを受信するように動作可能である、項目５に記載の集積回路。
（項目７）
前記パルス発生回路は、対応する第１および第２のパルス信号を生成するように動作可能であり、
前記遅延回路は、該第１のパルス信号を受信するように動作可能である第１の遅延回路と、該第２のパルス信号を受信するように動作可能である第２の遅延回路とを備え、
前記ラッチ回路は、該第１の遅延回路を介して該第１のパルス信号の遅延バージョンを受信するように動作可能である第１の入力と、該第２の遅延回路を介して該第２のパルス信号の遅延バージョンを受信するように動作可能である第２の入力とを有し、該ラッチ回路は、セット・リセットラッチを備える、項目５に記載の集積回路。
（項目８）
遅延回路であって、該遅延回路は、
パルス発生回路であって、該パルス発生回路は、入力信号を受信するように動作可能であり、対応するパルスを生成するように動作可能である、パルス発生回路と、
該パルスを受信するように動作可能である遅延回路と、
第１の入力および第２の入力を有するラッチ回路であって、該第１の入力は、該入力信号を受信するように動作可能であり、該第２の入力は、該遅延回路を介して該パルスの遅延バージョンを受信するように動作可能であり、該ラッチ回路は、該入力信号および該パルスの該遅延バージョンを受信することに応答して、該入力信号の遅延バージョンを出力するように動作可能である、ラッチ回路と
を備える、遅延回路。
（項目９）
前記パルス発生回路は、付加的な遅延回路と、論理ゲートとを備え、該付加的な遅延回路および該論理ゲートは、前記入力信号を受信するように動作可能であり、該論理ゲートは、その出力において前記パルスを生成するように動作可能である、項目８に記載の遅延回路。
（項目１０）
前記論理ゲートは、論理排他的ＯＲゲートを備える、項目９に記載の遅延回路。
（項目１１）
前記ラッチ回路は、エッジトリガフリップフロップを備える、項目８に記載の遅延回路。
（項目１２）
前記ラッチ回路は、レベル感受性ラッチを備える、項目８に記載の遅延回路。
（項目１３）
前記パルスは、該パルスの前記遅延バージョンを形成するように所与の遅延だけ遅延させられ、前記遅延回路は、
該遅延回路に連結された制御回路を
さらに備え、該制御回路は、該遅延回路を制御して該所与の遅延を調整するように構成される、項目８に記載の遅延回路。
（項目１４）
前記入力信号は、クロック信号を備え、前記遅延回路は、
付加的な遅延回路を
さらに備え、前記ラッチ回路の前記第１の入力は、該付加的な遅延回路を介して該クロック信号の遅延バージョンを受信するように動作可能である、項目８に記載の遅延回路。
（項目１５）
遅延回路であって、該遅延回路は、
パルス発生回路であって、該パルス発生回路は、入力信号を受信するように動作可能であり、対応する第１および第２のパルス信号を生成するように動作可能である、パルス発生回路と、
該第１のパルス信号を受信するように動作可能である第１の遅延回路と、
該第２のパルス信号を受信するように動作可能である第２の遅延回路と、
第１の入力および第２の入力を有するラッチ回路であって、該第１の入力は、該第１の遅延回路を介して該第１のパルス信号の遅延バージョンを受信するように動作可能であり、該第２の入力は、該第２の遅延回路を介して該第２のパルス信号の遅延バージョンを受信するように動作可能であり、該ラッチ回路は、該第１のパルス信号の該遅延バージョンおよび該第２のパルス信号の該遅延バージョンを受信することに応答して、該入力信号の遅延バージョンを出力するように動作可能である、ラッチ回路と
を備える、遅延回路。
（項目１６）
前記ラッチ回路は、セット・リセットラッチを備える、項目１５に記載の遅延回路。
（項目１７）
前記第１の遅延回路は、第１の遅延を提供するように動作可能であり、前記第２の遅延回路は、第２の遅延を提供するように動作可能であり、前記遅延回路は、
該第１および第２の遅延回路に連結される制御回路をさらに備え、該制御回路は、該第１および第２の遅延回路によって提供される該第１および第２の遅延を調整するように構成される、項目１５に記載の遅延回路。
（項目１８）
前記パルス発生回路は、
前記第１の遅延回路と関連付けられる第１の論理回路であって、該第１の論理回路は、前記入力信号を受信するように動作可能である第１の入力と、第２の入力とを有する、第１の論理回路と、
前記第２の遅延回路と関連付けられる第２の論理回路であって、該第２の論理回路は、該入力信号を受信するように動作可能である第１の入力と、第２の入力とを有する、第２の論理回路と、
付加的な遅延回路であって、該付加的な遅延回路は、該入力信号を受信するように動作可能である入力を有し、該付加的な遅延回路は、該第１の論理回路の該第２の入力および該第２の論理回路の該第２の入力に連結される出力を有する、付加的な遅延回路と
を備える、項目１５に記載の遅延回路。
（項目１９）
前記第１の回路は、第１のＮＡＮＤゲートと、第１のインバータとを備える、項目１８に記載の遅延回路。
（項目２０）
前記第２の回路は、第２のＮＡＮＤゲートと、第２のインバータと、付加的な論理回路とを備え、該付加的な論理回路は、前記第１のインバータを通過する信号と関連付けられる遅延に等しい遅延を前記入力信号に提供するように構成される、項目１９に記載の遅延回路。
（項目２１）
前記入力信号は、クロック信号を備え、前記付加的な回路は、パスゲートを備える、項目２０に記載の遅延回路。
【００１２】
本発明のさらなる特徴、その本質、および種々の利点は、添付の図面ならびに以下の本発明を実施するための形態からより明らかとなるであろう。
【図面の簡単な説明】
【００１３】
【図１】図１は、本発明の実施形態による、プログラム可能集積回路等のメモリセルのアレイを伴う例示的な集積回路の略図である。
【図２】図２は、本発明の実施形態による、調整可能な遅延を有する例示的な遅延回路の回路図である。
【図３】図３は、本発明の実施形態による、図２の遅延回路の動作中の関連信号の挙動を図示する、タイミング図である。
【図４】図４は、本発明の実施形態による、直列配設を有する例示的な遅延回路の回路図である。
【図５】図５は、本発明の実施形態による、図４の遅延回路の動作中の関連信号の挙動を図示する、タイミング図である。
【図６】図６は、本発明の実施形態による、第１および第２のパルス発生回路を伴う例示的な遅延回路の回路図である。
【図７】図７は、本発明の実施形態による、図６の遅延回路の動作中の関連信号の挙動を図示する、タイミング図である。
【図８】図８は、本発明の実施形態による、例示的な遅延回路の回路図である。
【図９】図９は、本発明の実施形態による、図８の遅延回路の動作中の関連信号の挙動を図示する、タイミング図である。
【図１０】図１０は、本発明の実施形態による、遅延回路を含む例示的な負荷サイクルひずみ補正回路の略図である。
【図１１】図１１は、本発明の実施形態による、例示的な遅延ロックループの略図である。
【発明を実施するための形態】
【００１４】
本発明の実施形態は、ほぼ等しい立ち上がりおよび立ち下がり遅延を提供する遅延回路を伴う集積回路に関する。集積回路は、デジタル信号処理回路、マイクロプロセッサ、特定用途向け集積回路、メモリチップ、プログラム可能論理素子集積回路、または他の好適な集積回路を含んでもよい。
【００１５】
プログラム可能論理素子集積回路等のプログラム可能集積回路は、構成データを記憶するためにプログラム可能メモリ要素を使用する。プログラム可能集積回路のプログラミング動作中に、構成データがメモリ要素にロードされる。プログラム可能集積回路の通常動作中に、各メモリ要素は、静的出力信号を提供してもよい。メモリ要素によって供給される静的出力信号は、制御信号としての機能を果たす。これらの制御信号は、プログラム可能論理をカスタマイズして、所望の論理関数を実施するように、集積回路上のプログラム可能論理に印加される。
【００１６】
メモリ要素は、多数の行および列を有するアレイで編成されてもよい。例えば、メモリアレイ回路は、プログラム可能論理素子集積回路上において数百または数千の行および列で形成されてもよい。図１のプログラム可能集積回路１０は、メモリアレイ回路が形成され得る、例示的な集積回路の実施例である。
【００１７】
図１に示されるように、プログラム可能集積回路１０は、素子１０から信号を駆動するため、および入出力ピン１４を介して他の素子から信号を受信するための入出力（Ｉ／Ｏ）回路１２を有してもよい。大域的および局所的な垂直および水平導電線およびバス等の相互接続リソース１６が、素子１０上において信号をルートするために使用されてもよい。相互接続リソース１６は、固定相互接続（導電線）およびプログラム可能相互接続（すなわち、それぞれの固定相互接続の間のプログラム可能接続）を含んでもよい。プログラム可能論理１８は、組み合わせおよび順序論理回路を含んでもよい。プログラム可能論理１８は、カスタム論理関数を実施するように構成されてもよい。
【００１８】
プログラム可能集積回路１０は、ピン１４およびＩ／Ｏ回路１２を使用して構成データ（プログラミングデータとも呼ばれる）を搭載することができる、メモリ要素２０を含有する。いったん搭載されると、メモリ要素は、それぞれ、プログラム可能論理１８の中の関連論理構成要素の状態を制御する、対応する静的制御出力信号を提供してもよい。典型的には、メモリ要素出力信号は、金属酸化膜半導体（ＭＯＳ）トランジスタのゲートを制御するために使用される。トランジスタのうちのいくつかは、ｐ型チャネル金属酸化膜半導体（ＰＭＯＳ）トランジスタであってもよい。これらのトランジスタのうちの多くは、マルチプレクサ等のプログラム可能構成要素の中のｎ型チャネル金属酸化膜半導体（ＮＭＯＳ）パストランジスタであってもよい。メモリ要素出力が高いとき、メモリ要素によって制御されるＮＭＯＳパストランジスタは、その入力からその出力へ論理信号を伝えるようにオンにされるであろう。メモリ要素出力が低いとき、パストランジスタは、オフにされ、論理信号を伝えない。
【００１９】
典型的なメモリ要素２０は、相互連結されたインバータを形成するように構成される、いくつかのトランジスタから形成される。他の配設（例えば、より分散型のインバータ様回路を伴うセル）も使用されてもよい。１つの好適なアプローチにおいて、補完的な金属酸化膜半導体（ＣＭＯＳ）集積回路技術が、メモリ要素２０を形成するために使用されるため、ＣＭＯＳベースのメモリ要素実装が、実施例として本明細書で説明される。プログラム可能集積回路との関連で、メモリ要素は、構成データを記憶し、したがって、時には構成ランダムアクセスメモリ（ＣＲＡＭ）セルと呼ばれる。
【００２０】
素子１０は、遅延ロックループ（ＤＬＬ）、負荷サイクル補正（ＤＣＣ）回路、入出力（Ｉ／Ｏ）回路、および遅延回路を含む他の制御回路等の回路を有してもよい。遅延回路は、所望量の遅延を提供するように調整されてもよい。例えば、遅延回路は、参照遅延の倍数または分数である、タイミング遅延を提供するために使用されてもよい。
【００２１】
従来の遅延連鎖は、時効効果を受け得、かつ異なる立ち上がりおよび立ち下がり遅延を被り得る。合致しない立ち上がりおよび立ち下がり遅延を伴って遅延連鎖を通過させられるクロック信号は、望ましくないが、負荷サイクルひずみを被り得る。したがって、合致した（同等の）立ち上がりおよび立ち下がり遅延を伴う遅延回路を提供できることが望ましくあり得る。
【００２２】
図２は、時効効果に感応しない例示的な遅延回路の回路図である。図２に示されるように、遅延回路５０は、第１の遅延回路５４と、第２の遅延回路５８と、論理ＸＯＲゲート５６等の論理ゲートと、ラッチ６０とを含んでもよい。ラッチ６０は、エッジトリガフリップフロップ（例えば、正のエッジトリガフリップフロップまたは負のエッジトリガフリップフロップ）、またはレベル感受性ラッチ（例えば、正のレベル感受性ラッチまたは負のレベル感受性ラッチ）であってもよい。
【００２３】
遅延回路５０は、入力５２および出力６２を有してもよい。入力５２が、入力信号ＩＮを受信してもよい一方で、出力信号ＯＵＴは、出力６２で供給されてもよい。
【００２４】
遅延回路５４は、パルス幅遅延Ｔδを導入するために使用されてもよい。遅延回路５４は、入力および出力を有してもよい。遅延回路５４の入力は、入力５２に接続されてもよい。遅延回路５４は、インバータ連鎖、遅延補間器、または他の種類の遅延要素から形成されてもよい。
【００２５】
論理ＸＯＲゲート５６は、第１および第２の入力と、出力とを有してもよい。ゲート５６の第１の入力が、入力５２に接続されてもよい一方で、ゲート５６の第２の入力は、遅延回路５４の出力に接続されてもよい。この配設を使用して接続されると、ゲート５６は、入力５２において低から高へ、または高から低へ遷移する信号に応答して、Ｔδのパルス幅を伴うパルス（例えば、信号ＰＵＬ）を、その出力において生成してもよい。したがって、遅延回路５４およびゲート５６は、集合的にパルス発生回路と呼ばれてもよい（例えば、図２のパルス発生回路は、入力５２において入力波形の正のエッジおよび負のエッジに応答してパルスを生成するようにトリガされてもよい）。その入力において立ち上がりおよび立ち下がりエッジの両方に応答してパルスを生成することができる他のパルス発生回路が、所望であれば、使用されてもよい。
【００２６】
遅延回路５８は、遅延回路５０によって導入される所望の信号遅延を提供する働きをしてもよい。遅延回路５８は、入力および出力を有してもよい。遅延回路５８の入力は、信号ＰＵＬを受信してもよい。遅延回路５８は、所望のタイミング遅延ＴΔを導入するために使用されてもよい。例えば、信号ＰＵＬは、時間ｔ０において立ち上がりエッジを有してもよい。信号ＰＵＬの遅延バージョンが、遅延回路５８の出力において生成されてもよい。具体的には、遅延パルス信号ＰＵＬ’の立ち上がりエッジは、時間ｔ０後にＴΔだけ遅延させられてもよい。遅延回路５８は、インバータ連鎖、遅延補間器、または他の種類の遅延要素から形成されてもよい。
【００２７】
ラッチ６０は、（例えば、所望量の遅延を伴って入力信号を再構築するように）入力信号ＩＮの遅延バージョンを生成する働きをしてもよい。ラッチ６０は、入力Ｄ、出力Ｑ、および制御入力を有してもよい。ラッチ６０の入力Ｄが、入力信号ＩＮを受信してもよい一方で、ラッチ６０の制御入力は、遅延パルス信号ＰＵＬ’を受信してもよい。ラッチ６０の出力Ｑは、遅延回路５０の出力６２としての機能を果たしてもよい。ラッチ６０は、（ラッチ６０が正のエッジトリガフリップフロップである場合）信号ＰＵＬ’の立ち上がりに応答して、または（ラッチ６０がレベル感受性ラッチである場合）信号ＰＵＬ’が高くパルス化されている間に、その入力Ｄにおいて提示される信号ＩＮの値を、その出力Ｑにおいてラッチしてもよい。
【００２８】
図２に示されるように、遅延回路５８は、制御線６６をわたる制御回路６４から制御信号を受信してもよい。制御回路６４は、遅延ＴΔを調整し、それにより、遅延回路５０によって提供される全体的な信号遅延を調整してもよい。全体的な信号遅延は、遅延回路５０を通過する信号によって被られる立ち上がり／立ち下がり遅延として定義されてもよい（例えば、信号ＯＵＴの立ち上がりエッジが、信号ＩＮの対応する立ち上がりエッジに対してＴΔだけ遅延させられてもよい一方で、信号ＯＵＴの立ち下がりエッジは、信号ＩＮの対応する立ち下がりエッジに対してＴΔだけ遅延させられてもよい）。所望であれば、制御回路６４は含まれる必要がない（例えば、遅延回路５０は、調整不可能な遅延を提供してもよい）。制御回路６４は、遅延回路５０の一部として形成されてもよい。
【００２９】
入力５２における立ち上がりおよび立ち下がり遷移両方が、遅延回路５８を通って伝搬する同一パルス信号をトリガする（例えば、正のエッジおよび負のエッジに応答して生成されるパルスがトランジスタ挙動の同一シーケンスをトリガする）ため、遅延回路５０は、トランジスタ時効効果に耐性がある。結果として、遅延回路５０は、遅延回路５４および５８における任意のトランジスタ不一致および任意の局所変動（例えば、プロセス、電圧、および温度変動）の存在下において、合致した立ち上がりおよび立ち下がり遅延を生成してもよい。クロック信号を遅延させるために遅延回路５０を使用することは、例えば、低減した負荷サイクルひずみを提供してもよい（例えば、出力６２における遅延クロック信号は、回路５０の入力５２において受信される元のクロック信号の負荷サイクルにほぼ等しい、負荷サイクルを有してもよい）。
【００３０】
図３は、図２に関連して説明される種類の遅延回路５０の動作中の関連信号の挙動を図示する、タイミング図である。図３に示されるように、（入力５２における）信号ＩＮ、（ゲート５６の出力における）ＰＵＬ、（ラッチ６０の制御入力における）ＰＵＬ’、および（出力６２における）ＯＵＴは、時間ｔ１より前においては、低くあり得る。信号ＩＮは、（実施例として）５０％負荷サイクルを伴う方形波クロック信号であってもよい。
【００３１】
時間ｔ１において、信号ＩＮは、高く上昇させられてもよい。高く立ち上がる信号ＩＮは、高く立ち上がるように信号ＰＵＬをトリガしてもよい。図３に示されるように、論理ＸＯＲゲート５６の立ち上がり遅延は、ごくわずかであり得る。パルス信号ＰＵＬは、Ｔδの周期にわたって高くパルス化されてもよい。遅延Ｔδは、クロック信号ＩＮのクロック信号と比較して比較的小さくあり得る（例えば、遅延Ｔδは、４分の１のクロックサイクルよりも短くあり得る）。
【００３２】
時間ｔ２において、遅延パルス信号ＰＵＬ’は、高くパルス化する。これは、ラッチ６０が（矢印５１によって示されるように）時間ｔ２において高い入力信号をサンプリングする（ラッチする）ため、信号ＯＵＴを高く上昇させる。図３に示されるように、ラッチ６０の立ち上がり遅延は、ごくわずかであり得る。信号ＩＮの立ち上がりクロックエッジから、遅延信号ＰＵＬ’の立ち上がりクロックエッジまで（例えば、時間ｔ１からｔ２まで）の遅延は、遅延ＴΔに等しくあり得る。遅延ＴΔは、遅延Ｔδよりも大きくあり得る（例えば、図３参照）。
【００３３】
時間ｔ３において、信号ＩＮは、低くクロックしてもよい。低く立ち下がる信号ＩＮは、Ｔδにわたって高くパルス化するように信号ＰＵＬをトリガしてもよい。立ち下がりクロックエッジに応答してトリガされるパルス信号ＰＵＬは、時間ｔ１の立ち上がりクロックエッジに応答してトリガされるパルス信号と同一の方法で生成されてもよい。ＩＮの立ち上がりクロックエッジからＩＮの連続立ち下がりクロックエッジまで（例えば、時間ｔ１からｔ３まで）の周期は、正の（高い）クロック位相ＴＨＩと呼ばれてもよい。
【００３４】
時間ｔ４において、信号ＰＵＬ’は、Ｔδにわたって高くパルス化してもよい。これは、ラッチ６０が（矢印５３によって示されるように）時間ｔ４において低い入力信号をラッチするため、信号ＯＵＴを低く引き下げさせる。信号ＩＮの立ち下がりクロックエッジから、遅延信号ＰＵＬ’の対応する立ち上がりクロックエッジまで（例えば、時間ｔ３からｔ４まで）の遅延は、遅延ＴΔに等しくあり得る。
【００３５】
時間ｔ５において、信号ＩＮは、連続クロックサイクルを開始するように高くクロックする。ＩＮの立ち下がりクロックエッジからＩＮの連続立ち上がりクロックエッジまで（例えば、時間ｔ３からｔ５まで）の周期は、負の（低い）クロック位相ＴＬＯと呼ばれてもよい。時間ｔ６において、信号ＯＵＴは、ＩＮの立ち上がりクロックエッジに続く遅延ＴΔ後に、高くクロックするであろう。
【００３６】
図３に示されるように、信号ＯＵＴは、クロック信号ＩＮの遅延バージョンである。出力６２における遅延クロック信号ＯＵＴは、入力５２における元のクロック信号に対して時間ＴΔだけ遅延させられてもよい。遅延クロック信号は、元のクロック信号のＴＨＩおよびＴＬＯにそれぞれ等しい、高いクロック位相ＴＨＩ（例えば、時間ｔ２からｔ４まで）および低いクロック位相ＴＬＯ（例えば、時間ｔ４からｔ６まで）を有してもよい。
【００３７】
遅延回路５４は、時効効果を受け得る。これは、遅延回路５４の中のトランジスタのうちのいくつかの性能が劣化しているため、パルス幅Ｔδを拡大または縮小させ得る。しかしながら、パルス幅Ｔδの変化は、遅延ＴΔに影響を及ぼさない。遅延回路５８は、回路５０の動作中に、時効が、短すぎてラッチ６０をトリガできなくなるほど幅Ｔδを縮小させないように、十分な限界を伴って設計されてもよい。
【００３８】
遅延回路５０は、立ち上がりまたは立ち下がりエッジのいずれか一方に応答してトリガされる遅延ＴΔが同一であるため、合致した立ち上がりおよび立ち下がり遅延を生成することが可能である。したがって、このアプローチを使用してクロック信号を遅延させることにより、従来のシステムと比較して、時効効果の存在下において低減した負荷サイクルひずみを受け得る。
【００３９】
図２の遅延回路５０は、所望の遅延ＴΔが高いクロック位相ＴＨＩまたは低いクロック位相ＴＬＯを超える場合に適正に機能しない場合がある。これは、パルスがラッチ６０の制御入力に到達するときに信号ＩＮの状態が変化しているであろう理由から、ラッチ６０が誤ったデータをサンプリングするためである。
【００４０】
図４は、正のクロック位相ＴＨＩよりも長い遅延ＴΔを提供しながら、適正に動作する遅延回路の１つの好適な配設を示す。図４に示されるように、遅延回路７０は、直列に連鎖された２つの遅延回路５０を含んでもよい。第１の遅延回路５０は、遅延回路７０に対する入力６９を形成する入力５２と、第２の遅延回路５０に対する入力５２に連結される出力６２とを有してもよい。第１の遅延回路５０の出力６２において生成される信号が、中間信号Ｘによって表されてもよい。
【００４１】
第２の遅延回路５０の入力５２は、信号Ｘを受信してもよい。第２の遅延回路５０は、遅延回路７０に対する出力７１を形成する出力６２を有してもよい。例えば、元のクロック信号ＩＮは、遅延回路７０の入力６９を介して供給されてもよい。出力７１において生成される遅延クロック信号ＯＵＴは、（実施例として）半クロックサイクルを上回る遅延を伴う元のクロック信号ＩＮの遅延バージョンであってもよい。
【００４２】
図５は、遅延回路７０の動作中の関連信号の挙動を図示する、タイミング図である。時間ｔ１において、元のクロック信号ＩＮは、高くクロックしてもよい。第１の遅延ＴΔ後に、中間信号Ｘは、（時間ｔ２において）高くクロックする。信号Ｘは、ＴΔだけ遅延させられる元のクロック信号ＩＮの遅延バージョンであってもよい。
【００４３】
時間ｔ３において、遅延クロック信号ＯＵＴは、高くクロックする。図５に示されるように、信号ＯＵＴは、第１の遅延ＴΔ（例えば、第１の遅延回路５０によって提供される遅延）後に、および第２の遅延ＴΔ（例えば、第２の遅延回路５０によって提供される遅延）後に高くクロックする。したがって、信号ＯＵＴは、信号ＩＮの第１の立ち上がりクロックエッジに続く２ＴΔの全体的遅延後に高くクロックする。時間ｔ４において、信号ＯＵＴは、信号ＩＮの第１の立ち下がりクロックエッジに続く２ＴΔの遅延後に低くクロックする。時間ｔ５において、信号ＯＵＴは、信号ＩＮの第２の立ち上がりクロックエッジに続く２ＴΔの遅延後に連続クロックサイクルを開始するように、高くクロックする。第１および第２の遅延回路５０の遅延は、それらの遅延が所望の値になる限り、同一である必要はない。
【００４４】
したがって、このアプローチを使用して構成される遅延回路７０は、高いクロック位相ＴＨＩを上回る全体的な遅延（例えば、２ＴΔの遅延）を提供してもよい。図４の配設は、例示にすぎない。遅延回路７０は、遅延回路７０を介して所望量の遅延を提供するように、直列に連結された２つよりも多くの遅延回路５０を含んでもよい。
【００４５】
図６は、高いクロック位相ＴＨＩを上回るか、または半クロックサイクルを上回る、遅延ＴΔを提供しながら適正に動作する、遅延回路の別の好適な配設を示す。遅延回路８０は、明確に異なる遅延経路を介して、立ち上がりパルス信号（例えば、立ち上がりクロックエッジに応答してトリガされるパルス信号）および立ち下がりパルス信号（例えば、立ち下がりクロックエッジに応答してトリガされるパルス信号）を伝搬するように構成されてもよい（例えば、立ち上がりパルス信号が、第１の遅延経路１０１を介して伝搬される一方で、立ち下がりパルス信号は、第２の遅延経路１０３を介して伝搬される）。遅延回路８０は、たとえ所望の遅延ＴΔが高いクロック位相ＴＨＩを上回っても、パルス信号が遅延経路１０１および１０３を通って伝搬する限り、適正に動作することができる。
【００４６】
図６に示されるように、遅延回路８０は、第１の遅延回路１００と、第２の遅延回路１０２と、セット・リセット（ＳＲ）ラッチ１０４等のラッチと、パルス発生回路（例えば、パルス遅延回路８４および関連論理回路）を含んでもよい。
【００４７】
遅延回路８０は、入力８２および出力１０６を有してもよい。入力８２が、入力信号ＩＮを受信してもよい一方で、出力信号ＯＵＴは、出力１０６で供給されてもよい。
【００４８】
遅延回路８４は、パルス幅遅延Ｔδを導入するために使用されてもよい。遅延回路８４は、入力および出力（８６）を有してもよい。遅延回路８４の入力は、入力８２に接続されてもよい。遅延回路８４は、インバータ連鎖、遅延補間器、または他の種類の遅延要素から形成されてもよい。
【００４９】
遅延回路８４の出力は、論理ＮＡＮＤゲート８８および９０等の関連パルス発生回路に連結されてもよい。ゲート８８および９０は、それぞれ、第１および第２の入力と、出力とを有してもよい。遅延回路８４の出力８６は、インバータ９２を介してゲート８８の第１の入力に、およびゲート９０の第１の入力に連結されてもよい。入力８２は、パスゲート９６を介してゲート８８の第２の入力に、およびインバータ９４を介してゲート９０の第２の入力に連結されてもよい。ゲート８８と関連付けられるパスゲート（時には伝送ゲートとも呼ばれる）９６は、ゲート９０と関連付けられるインバータ９４の遅延に等しい遅延を提供する働きをしてもよい。このようにして合致する遅延を提供することは、それぞれ、遅延経路１０１および１０３を介して、立ち上がりおよび立ち下がり遅延を均等化する働きをしてもよい。パスゲート９６は、任意の好適な遅延回路であってもよい。
【００５０】
ゲート８８および遅延回路１００が、第１の遅延経路１０１（例えば、正エッジトリガパルス信号伝搬経路）と関連付けられてもよい一方で、ゲート９０および遅延回路１０２は、第２の遅延経路１０３（例えば、負エッジトリガパルス信号伝搬経路）と関連付けられてもよい。ゲート８８が、その出力において信号ＰＨを生成してもよい一方で、ゲート９０は、その出力において信号ＰＬを生成してもよい。信号ＰＨは、高くクロックする信号ＩＮに応答して低くパルス化されてもよい。信号ＰＬは、低くクロックする信号ＩＮに応答して低くパルス化されてもよい。
【００５１】
遅延回路１００が、遅延パルス信号ＰＨ’を生成するように信号ＰＨを遅延させてもよい一方で、遅延回路１０２は、遅延パルス信号ＰＬ’を生成するように信号ＰＬを遅延させてもよい。信号ＰＨ’は、信号ＰＨに対してＴΔだけ遅延させられてもよい。信号ＰＬ’は、信号ＰＬに対してＴΔだけ遅延させられてもよい。信号ＰＨ’およびＰＬ’によって被られる遅延の量は、同一であり得る。
【００５２】
セット・リセットラッチ１０４は、反転セット入力、反転リセット入力、および出力（すなわち、遅延回路８０の出力１０６）を有してもよい。例えば、反転セットおよびリセット入力が両方とも高い場合、ＳＲラッチ１０４は、その以前のラッチされた値を保持するであろう。反転セットおよびリセット入力が、それぞれ、低いおよび高い場合、ＳＲラッチ１０４は、その出力を高く駆動するであろう（例えば、ＳＲラッチ１０４が「セット」状態にされる）。反転セットおよびリセット入力が、それぞれ、高いおよび低い場合、ＳＲラッチ１０４は、その出力を低く下げるであろう（例えば、ＳＲラッチ１０４が「リセット」状態にされる）。反転セットおよびリセット入力は、同時に低くなるべきではない。
【００５３】
ラッチ１０４の反転セット入力が、信号ＰＨ’を受信してもよい一方で、ラッチ１０４の反転リセット入力は、信号ＰＬ’を受信してもよい。信号ＰＨ’が低くパルス化する第１のシナリオでは、信号ＰＬ’は、その周期中に高くなるであろう。したがって、信号ＯＵＴは、ラッチ１０４がセット状態にされるため、高くクロックするであろう。信号ＰＬ’が低くパルス化する第２のシナリオでは、信号ＰＨ’は、その周期中に高くなるであろう。したがって、信号ＯＵＴは、ラッチ１０４がリセット状態にされるため、低くクロックするであろう。遅延回路８０は、ラッチ１０４が入力信号ＩＮを直接サンプリングしないため、適正に動作する。ラッチ１０４は、（たとえ所望の遅延ＴΔが半クロックサイクルを上回っても）立ち上がりパルス信号および立ち下がりパルス信号が、それぞれ、経路１０１および１０３を介して伝搬される限り、入力信号の遅延バージョンを再構築するであろう。
【００５４】
経路１０１を通した遅延（例えば、立ち上がり遅延）および経路１０３を通した遅延（例えば、立ち下がり遅延）は、トランジスタ不一致およびランダムプロセス変動の結果として異なる可能性がある。しかしながら、遅延経路１０１および１０３のうちのそれぞれの中のトランジスタが、同一の信号挙動を被るため、遅延経路１０１および１０３のうちのそれぞれの中のトランジスタは、同一の時効効果を受ける。所望であれば、回路１００および１０２の遅延ＴΔを較正するため、ならびに（例えば、制御線１１０を介して遅延制御信号を調整可能な遅延回路１００および１０２に送信することによって）それぞれの遅延を調整および均等化するために、制御回路１０８が使用されてもよい。
【００５５】
図７は、遅延回路８０の動作中の関連信号の挙動を図示する、タイミング図である。具体的には、図７は、所望の遅延ＴΔが高いクロック位相ＴＨＩを上回るシナリオを示す。時間ｔ１において、元のクロック信号ＩＮは、高くクロックしてもよい。高く立ち上がる信号ＩＮは、Ｔδの周期にわたって低くパルス化するように信号ＰＨをトリガしてもよい。時間ｔ２において、元のクロック信号ＩＮは、低くクロックしてもよい。低く立ち下がる信号ＩＮは、Ｔδの周期にわたって低くパルス化するように信号ＰＬをトリガしてもよい。
【００５６】
時間ｔ３において、遅延パルス信号ＰＨ’は、低くパルス化する。これは、ＳＲラッチ１０４がセット状態にされるため、信号ＯＵＴを高く上昇させる。図７に示されるように、信号ＩＮの立ち上がりクロックエッジから遅延信号ＰＨ’の立ち下がりクロックエッジまで（例えば、時間ｔ１からｔ３まで）の遅延は、遅延ＴΔに等しくあり得る。遅延ＴΔは、ＴＨＩを上回り得る（例えば、図７参照）。
【００５７】
時間ｔ４において、遅延パルス信号ＰＬ’は、低くパルス化する。これは、ＳＲラッチ１０４がリセット状態にされるため、信号ＯＵＴを低く駆動させる。信号ＩＮの立ち下がりクロックエッジから遅延信号ＰＬ’の立ち下がりクロックエッジまで（例えば、時間ｔ２からｔ４まで）の遅延は、遅延ＴΔに等しくあり得る。
【００５８】
図７に示されるように、信号ＯＵＴは、クロック信号ＩＮの遅延バージョンである。出力１０６における遅延クロック信号ＯＵＴは、入力８２における元のクロック信号に対してＴΔだけ遅延させられてもよい。遅延クロック信号は、元のクロック信号の負荷サイクルにほぼ等しい負荷サイクルを有してもよい。
【００５９】
図８は、高いクロック位相ＴＨＩを上回る遅延ＴΔを提供しながら、適正に動作する遅延回路の別の好適な配設を示す。遅延回路１２０は、信号再構築要素（例えば、レベル感受性ラッチまたはエッジトリガフリップフロップ）が正しいデータをサンプリングするように、入力信号を遅延させるように構成されてもよい。
【００６０】
図８に示されるように、遅延回路１２０は、パルス遅延回路１２４と、第１および第２の遅延回路１２８および１３０と、論理ＸＯＲゲート１２６等の論理ゲートと、ラッチ１３２とを含んでもよい。ラッチ１３２は、エッジトリガフリップフロップ（例えば、正のエッジトリガフリップフロップまたは負のエッジトリガフリップフロップ）またはレベル感受性ラッチであってもよい。遅延回路１２０は、入力１２２および出力１３４を有してもよい。入力１２２が入力信号ＩＮを受信してもよい一方で、出力信号ＯＵＴは出力１３４で供給されてもよい。
【００６１】
遅延回路１２４は、パルス幅遅延Ｔδを導入するために使用されてもよい。遅延回路１２４は、入力および出力を有してもよい。遅延回路１２４の入力は、入力１２２に接続されてもよい。遅延回路１２４は、インバータ連鎖、遅延補間器、または他の種類の遅延要素から形成されてもよい。
【００６２】
論理ＸＯＲゲート１２６は、第１および第２の入力と、出力とを有してもよい。ゲート１２６の第１の入力が、入力１２２に接続されてもよい一方で、ゲート１２６の第２の入力は、遅延回路１２４の出力に接続されてもよい。この配設を使用して接続されると、ゲート１２６は、入力１２２において低から高へ、または高から低へ遷移する信号に応答して、Ｔδのパルス幅を伴う信号ＰＵＬを、その出力において生成してもよい。したがって、遅延回路１２４およびゲート１２６は、集合的にパルス発生回路と呼ばれてもよい。その入力において立ち上がりおよび／または立ち下がりエッジの両方に応答してパルスを生成することができる、他のパルス発生回路が、所望であれば使用されてもよい。
【００６３】
遅延回路１２８は、所望の信号遅延ＴΔを提供する働きをしてもよい。遅延回路１２８は、入力および出力を有してもよい。遅延回路１２８の入力は、信号ＰＵＬを受信してもよい。遅延回路１２８は、インバータ連鎖、遅延補間器、または他の種類の遅延要素から形成されてもよい。
【００６４】
遅延回路１３０は、遅延ＴΔの所定の分数を提供する働きをしてもよい（例えば、回路１３０は、遅延ＴΔ’を提供するために使用されてもよい）。遅延回路１３０は、入力および出力を有してもよい。遅延回路１３０の入力は、入力信号ＩＮを受信してもよい。遅延回路１３０は、インバータ連鎖、遅延補間器、または他の種類の遅延要素から形成されてもよい。
【００６５】
ラッチ１３２は、（例えば、ＴΔだけ遅延させられる入力信号を再構築するように）入力信号ＩＮの遅延バージョンを生成する働きをしてもよい。ラッチ１３２は、入力Ｄ、出力Ｑ、および制御入力を有してもよい。ラッチ１３２の入力Ｄが、遅延回路１３０の出力に連結されてもよい一方で、ラッチ１３２の制御入力は、遅延回路１２８の出力に連結されてもよい。ラッチ１３２の出力Ｑは、遅延回路１２０の出力１３４としての機能を果たしてもよい。この配設を使用して構成されるとき、ラッチ１３２は、信号ＰＵＬ’の立ち上がりに応答して、その入力Ｄにおいて提示される信号ＩＮの遅延バージョンを、その出力Ｑにおいてサンプリングしてもよい。入力信号の遅延バージョンをラッチすることにより、入力Ｄにおける信号が誤った値に切り替わる前に、ラッチ１３２が正しいデータをサンプリングすることを可能にする。
【００６６】
例えば、元のクロック信号ＩＮが２０００ｐｓのクロック周期を有するシナリオを考慮されたい。元のクロック信号は、５０％負荷サイクルを伴う方形波クロック信号であってもよい（例えば、元のクロック信号は、１０００ｐｓの高いクロック位相ＴＨＩおよび１０００ｐｓの低いクロック位相ＴＬＯを有する）。回路１２８の遅延ＴΔは、１５００ｐｓに設定されてもよい。この実施例では、所望の遅延ＴΔは、高いクロック位相を上回る（１５００が１０００よりも大きい）。
【００６７】
遅延回路１３０は、（実施例として）１１２５ｐｓに等しいＴΔ’を提供してもよい。遅延ＴΔ’は、ＴΔより小さくあり得る。回路１３０を使用して元のクロック信号を遅延させることにより、元のクロック信号の立ち上がりクロックエッジ後に、ラッチ１３２が元のクロック信号３７５ｐｓ（１５００マイナス１１２５）を効果的にサンプリングすることを可能にする。その立ち上がりクロックエッジ後に元のクロック信号３７５ｐｓをサンプリングすることは、（このシナリオでは）その立ち上がりクロックエッジ後に元のクロック信号が１０００ｐｓにわたって高いままであるため望ましくあり得る。
【００６８】
回路１３０の遅延ＴΔ’は、プロセス、電圧、および温度（ＰＶＴ）変動の存在下において変化し得る。遅延回路１２０は、遅延ＴΔ’が許容範囲内において変化する限り、適正に動作してもよい。上記の実施例では、許容遅延ＴΔ’は、５００ｐｓ（ＴΔマイナスＴＨＩ）から１５００ｐｓという上限（例えば、ＴΔに等しい上限）に及んでもよい。許容遅延の範囲内の中間遅延（例えば、許容遅延値の範囲内の中央遅延値）に等しく回路１３０の遅延ＴΔ’を設定することにより、ＰＶＴ変動への誤差および公差の向上した限界を可能にし得る。
【００６９】
図８に示されるように、遅延回路１２０は、制御線１３８わたる制御回路１３６からの制御信号を受信してもよい。制御回路１３６は、遅延ＴΔを調整し、それにより、遅延回路１２０によって提供される全体的な信号遅延を調整してもよい。遅延回路１３０は、調整可能な遅延回路である必要はない（例えば、遅延ＴΔ’は公称値で固定される）。
【００７０】
図９は、図８に関連して説明される種類の遅延回路１２０の動作中の関連信号の挙動を図示する、タイミング図である。図９に示されるように、（入力１２２における）信号ＩＮ、（ゲート１２６の出力における）ＰＵＬ、（ラッチ１３２の制御入力における）ＰＵＬ’、および（出力１３４における）ＯＵＴは、時間ｔ１より前では、低くあり得る。信号ＩＮは、（実施例として）５０％負荷サイクルを伴う方形波クロック信号であってもよい。遅延回路１３０は、信号ＩＮの遅延バージョンを生成してもよい。遅延クロック信号ＩＮ’は、信号ＩＮに対してＴΔ’だけ遅延させられてもよい（例えば、図９参照）。
【００７１】
時間ｔ１において、信号ＩＮは、高く上昇させられてもよい。高く立ち上がる信号ＩＮは、周期Ｔδにわたって高くパルス化するように信号ＰＵＬをトリガしてもよい。時間ｔ２において、遅延パルス信号ＰＵＬ’は、高くパルス化する。これは、ラッチ１３２が（矢印１４０によって示されるように）時間ｔ２において高い遅延入力信号ＩＮ’をサンプリングするため、信号ＯＵＴを高く上昇させる。信号ＩＮの立ち上がりクロックエッジから遅延パルスＰＵＬ’の立ち上がりクロックエッジまで（例えば、時間ｔ１からｔ２まで）の遅延は、遅延ＴΔに等しくあり得る。遅延ＴΔは、（実施例として）半クロックサイクルを上回り得る。
【００７２】
時間ｔ３において、遅延パルス信号ＰＵＬ’は、再び高くパルス化する。これは、ラッチ１３２が（矢印１４２によって示されるように）時間ｔ３において低い遅延入力信号ＩＮ’をサンプリングするため、信号ＯＵＴを低く下げさせる。信号ＩＮの立ち下がりクロックエッジから遅延信号ＰＵＬ’の立ち上がりクロックエッジまでの（時間ｔ３における）遅延は、遅延ＴΔに等しくあり得る。したがって、所望の遅延の分数だけ入力信号を遅延させることにより、低減した負荷サイクルひずみを呈しながら、遅延回路１２０が、半クロックサイクルを上回る遅延だけ方形波クロック信号を適正に遅延させることを可能にし得る。
【００７３】
図５、７、９、および１１に関連して説明される種類の遅延回路は、低減した負荷サイクルひずみを導入しながら、クロック信号を遅延させるために使用されてもよい。そのような遅延回路は、負荷サイクルひずみ（ＤＣＤ）補正回路、遅延ロックループ（ＤＬＬ）、ダブルデータレートメモリ入力出力回路、および他のクロック制御回路等の回路で使用されてもよい。
【００７４】
図１０に示されるように、ＤＣＤ補正回路３０２は、位相ロックループ（ＰＬＬ）３００から直接元のクロック信号を受信する、遅延回路３０４等の遅延回路を含んでもよい。
【００７５】
位相ロックループ３００は、クロック分配ネットワーク３２２上にクロック信号ＣＬＫを駆動するクロックバッファ３１６に、クロック信号ＣＬＫを送給してもよい。クロックバッファ３２２は、反転段階であってもよく、かつ時にはクロックドライバと呼ばれてもよい。クロック分配ネットワーク３２２は、クロックバッファ３１６から信号ＣＬＫを受信してもよく、クロック信号ＣＬＫを集積回路１０上の異なる論理領域に分配してもよい。ネットワーク３２２は、ツリー構成（時にはクロックツリーと呼ばれる）で配設されてもよい。ネットワーク３２２は、例えば、Ｈツリークロックネットワークであってもよい。Ｈツリーの使用は、論理回路内の異なる点への遅延が調和することを確実にする。
【００７６】
異なる論理領域は、クロック分配ネットワーク３２２を介してＣＬＫ’を受信してもよい。雑音およびランダム変動の他のソースの存在により、元のクロック信号がネットワーク３２２を介して分配されるにつれて、異なる論理領域で受信されるローカルクロック信号ＣＬＫ’は、負荷サイクルひずみ（ＤＣＤ）を被り得る。ＤＣＤ補正回路３０２等の制御回路は、線３２４をわたるＣＬＫ’を受信してもよく、クロックバッファ３１６（すなわち、ＰＬＬ３００の出力に接続されるクロックバッファ）をリアルタイムで動的に調整して信号ＣＬＫ’が低減した負荷サイクルひずみを被ることを確実にするために使用されてもよい。
【００７７】
ＤＣＤ補正回路３０２は、遅延回路３０４を含んでもよい。遅延回路３０４は、線３０６をわたってＰＬＬ３００によって生成されるクロック信号の遅延バージョンを出力してもよい。遅延回路３０４は、図２、７、９、または１１に示されるような配設を使用して実装されてもよい。
【００７８】
立ち上がりエッジ（正エッジ）位相検出器３１２等の第１の位相検出器は、線３０６をわたる遅延クロック信号を受信する第１の入力を有してもよく、線３２４をわたる信号ＣＬＫ’を受信する第２の入力を有してもよい。立ち上がりエッジ位相検出器３１２は、その入力において２つのクロック信号の立ち上がりエッジを比較し、この比較に基づいて、回路３１４を制御する結果を出力してもよい。例えば、ＣＬＫ’の立ち上がりエッジの前に線３０６をわたる遅延クロック信号の立ち上がりエッジが来る場合には、位相検出器３１２は、（実施例として）「０」を制御回路３１４に出力してもよい。ＣＬＫ’の立ち上がりエッジの後に線３０６をわたる遅延クロック信号の立ち上がりエッジが来る場合には、位相検出器３１２は、「１」を制御回路３１４に出力し得る。
【００７９】
制御回路３１４は、線３０６をわたって提供される遅延クロック信号がＣＬＫ’と位相ロックされるように、回路３０４の遅延を調整するために使用されてもよい。言い換えれば、このフィードバック（ループ）構成で接続される位相検出器３１２および制御回路３１４は、線３０６をわたる遅延信号およびＣＬＫ’の立ち上がりクロックエッジが整列（合致）させられるように、回路３０４の遅延を調整してもよい。制御ブロック３１４は、クロック分配ネットワークを介して信号伝搬遅延にほぼ等しい遅延を提供するように、遅延回路３０４を調整してもよい。遅延回路３０４、位相検出器３１２、および制御回路３１４は、時には、遅延ロックループ（ＤＬＬ）を形成すると呼ばれてもよい。
【００８０】
ＤＣＤ補正回路３０２はさらに、制御回路３１０に接続された立ち下がりエッジ（負エッジ）位相検出器３０８等の第２の位相検出器を含んでもよい。立ち下がりエッジ位相検出器３０８は、線３０６をわたる遅延クロック信号を受信する第１の入力を有してもよく、線３２４上をわたる信号ＣＬＫ’を受信する第２の入力を有してもよい。これら２つのクロック信号の立ち上がりエッジは、位相検出器３１２および制御回路３１４によってすでに整列させられている。位相検出器３０８は、その入力において２つのクロック信号の立ち下がりエッジを比較し、比較に基づいて、対応する結果を制御回路３１０に出力してもよい。例えば、線３０６をわたる遅延クロック信号の立ち下がりエッジがＣＬＫ’の立ち下がりエッジの前に来る場合には、位相検出器３０８は、（実施例として）「０」を制御回路３１０に出力し得る。線３０６をわたる遅延クロック信号の立ち下がりエッジがＣＬＫ’の立ち下がりエッジ後に来る場合には、位相検出器３０８は、「１」を制御回路３１０に出力し得る。
【００８１】
遅延回路３０４が合致した立ち上がりおよび立ち下がり遅延を提供することができるため、線３０６をわたる遅延クロック信号は、ＰＬＬ３００の出力と同じ負荷サイクルを有するクロック信号である。したがって、制御回路３１０は、ＰＬＬ３００の出力に接続されるクロックバッファ３１６を制御するように線３１８をわたる制御信号を提供してもよい。具体的には、制御回路３１０は、ＣＬＫ’の立ち下がりエッジが線３０６をわたる遅延クロック信号の立ち下がりエッジと整列させられるように、バッファ３１６のプルダウン駆動強度を動的に調整して信号ＣＬＫ’の立ち下がりエッジを偏移させてもよい。
【００８２】
信号ＣＬＫ’および線３０６をわたる遅延クロック信号の立ち上がりエッジおよび立ち下がりエッジの両方を整列させることにより、線３０６をわたる遅延クロック信号がＰＬＬ出力と同じ負荷サイクルを有するため、信号ＣＬＫ’が低減した負荷サイクルひずみを呈する状況をもたらす（例えば、このようにしてクロックバッファ３１６を適応的に調整することにより、高いクロック位相を半クロックサイクルにロックする）。図１０に示されるように、ＰＬＬ３００はまた、そのクロック位相を適正に調整するように線３２４をわたるＣＬＫ’を受信してもよい。
【００８３】
図１１は、遅延回路を含む遅延ロックループ（ＤＬＬ）を示す略図である。図１１に示されるように、ＤＬＬ４００は、ループで接続された標的遅延回路４０２、遅延回路４０４、位相検出器４０６、および制御回路４０８を含んでもよい。遅延回路４０４は、図２、７、９、または１１に示されるように、配設を使用して実装されてもよい。
【００８４】
ＤＬＬ４００は、元のクロック信号ＣＬＫを受信してもよい。標的遅延回路４０２および遅延回路４０４はそれぞれ、信号ＣＬＫを受信する入力を有してもよい。回路４０２は、標的遅延だけ信号ＣＬＫを遅延させるために使用されてもよい（例えば、回路４０２は、その出力において遅延クロック信号ＣＬＫ＊を生成してもよい）。遅延回路４０４は、調整可能な遅延だけ信号ＣＬＫを遅延させるために使用されてもよい（例えば、回路４０４は、その出力において遅延クロック信号ＣＬＫ’を生成してもよい）。
【００８５】
位相検出器４０６は、信号ＣＬＫ＊を受信する第１の入力と、信号ＣＬＫ’を受信する第２の入力とを有してもよい。位相検出器４０６は、その入力において２つのクロック信号の立ち上がりエッジを比較し、この比較に基づいて回路４０８を制御する結果を出力してもよい。例えば、ＣＬＫ＊の立ち上がりエッジがＣＬＫ’の立ち下がりエッジの前に来る場合には、位相検出器４０６は、（実施例として）「０」を制御回路４０８に出力し得る。ＣＬＫ＊の立ち上がりエッジがＣＬＫ’の立ち下がりエッジ後に来る場合には、位相検出器４０６は、「１」を制御回路４０８に出力し得る。
【００８６】
制御回路４０８は、遅延回路４０４によって提供される遅延が（例えば、線４１０をわたって遅延制御信号を回路４０４に送信することによって）回路４０２によって提供される標的遅延に合致するように、回路４０４の遅延を調整するために使用されてもよい。遅延回路４０５等の他の遅延回路（例えば、遅延回路４０４の複製）が、線４１０をわたるこれらの制御信号を受信してもよい。
【００８７】
このようにして遅延回路４０５を構成することにより、その出力において生成される遅延クロック信号が合致した立ち上がりおよび立ち下がり遅延を呈することを確実にしながら、遅延回路４０５が標的タイミング遅延だけクロック信号を遅延させることを可能にし得る遅延回路４０４および４０５は、たとえ標的遅延回路４０２によって生成された信号が不均等な立ち上がりおよび立ち下がり遅延を呈しても、合致した立ち上がり／立ち下がり遅延を有する信号を、それらの出力において生成し得る。
【００８８】
（付加的な実施形態）
（付加的な実施形態１．）  集積回路であって、集積回路は、入力信号を受信するように動作可能であり、対応するパルス信号を生成するように動作可能であるパルス発生回路と、パルス発生回路からパルス信号を受信するように動作可能である遅延回路と、遅延回路を介してパルス信号の遅延バージョンを受信するように動作可能であるラッチ回路であって、ラッチ回路は、パルス信号の遅延バージョンの受信に応答して、入力信号の遅延バージョンを出力するように動作可能である、ラッチ回路とを備える、集積回路。
【００８９】
（付加的な実施形態２．）  付加的な遅延回路と、位相検出器と、制御回路とをさらに備え、パルス発生回路、遅延回路、ラッチ回路、付加的な遅延回路、位相検出器、および制御回路は、ループの中において連結される、付加的な実施形態１に記載の集積回路。
【００９０】
（付加的な実施形態３．）  ラッチ回路は、第１の入力および第２の入力を有し、ラッチ回路の第１の入力は、前記入力信号を受信するように動作可能であり、ラッチ回路の第２の入力は、パルス信号の遅延バージョンを受信するように動作可能である、付加的な実施形態２に記載の集積回路。
【００９１】
（付加的な実施形態４．）  パルス発生回路は、対応する第１および第２のパルス信号を生成するように動作可能であり、遅延回路は、第１のパルス信号を受信するように動作可能である第１の遅延回路と、第２のパルス信号を受信するように動作可能である第２の遅延回路とを備え、ラッチ回路は、第１の遅延回路を介して第１のパルス信号の遅延バージョンを受信するように動作可能である第１の入力と、第２の遅延回路を介して第２のパルス信号の遅延バージョンを受信するように動作可能である第２の入力とを有し、ラッチ回路は、セット・リセットラッチを備える、付加的な実施形態２に記載の集積回路。
【００９２】
（付加的な実施形態５．）  負荷サイクルひずみ補正回路の第１の部分は、パルス発生回路と、遅延回路と、ラッチ回路とを備え、負荷サイクルひずみ補正回路の第２の部分は、第１および第２の位相検出器と、制御回路とを備える、付加的な実施形態１に記載の集積回路。
【００９３】
（付加的な実施形態６．）  ラッチ回路は、第１の入力と、第２の入力とを備え、ラッチ回路の第１の入力は、入力信号を受信するように動作可能であり、ラッチ回路の第２の入力は、パルス信号の遅延バージョンを受信するように動作可能である、付加的な実施形態５に記載の集積回路。
【００９４】
（付加的な実施形態７．）  パルス発生回路は、対応する第１および第２のパルス信号を生成するように動作可能であり、遅延回路は、第１のパルス信号を受信するように動作可能である第１の遅延回路と、第２のパルス信号を受信するように動作可能である第２の遅延回路とを備え、ラッチ回路は、第１の遅延回路を介して第１のパルス信号の遅延バージョンを受信するように動作可能である第１の入力と、第２の遅延回路を介して第２のパルス信号の遅延バージョンを受信するように動作可能である第２の入力とを有し、ラッチ回路は、セット・リセットラッチを備える、付加的な実施形態５に記載の集積回路。
【００９５】
（付加的な実施形態８．）  入力信号を受信するように動作可能であり、対応するパルスを生成するように動作可能であるパルス発生回路と、パルスを受信するように動作可能である遅延回路と、第１の入力および第２の入力を有するラッチ回路であって、第１の入力は、入力信号を受信するように動作可能であり、第２の入力は、遅延回路を介してパルスの遅延バージョンを受信するように動作可能であり、ラッチ回路は、入力信号およびパルスの遅延バージョンの受信に応答して、入力信号の遅延バージョンを出力するように動作可能である、ラッチ回路とを備える、遅延回路。
【００９６】
（付加的な実施形態９．）  パルス発生回路は、付加的な遅延回路と、論理ゲートとを備え、付加的な遅延回路および論理ゲートは、入力信号を受信するように動作可能であり、論理ゲートは、その出力においてパルスを生成するように動作可能である、付加的な実施形態８に記載の遅延回路。
【００９７】
（付加的な実施形態１０．）  論理ゲートは、論理排他的ＯＲゲートを備える、付加的な実施形態９に記載の遅延回路。
【００９８】
（付加的な実施形態１１．）  ラッチ回路は、エッジトリガフリップフロップを備える、付加的な実施形態８に記載の遅延回路。
【００９９】
（付加的な実施形態１２．）  ラッチ回路は、レベル感受性ラッチを備える、付加的な実施形態８に記載の遅延回路。
【０１００】
（付加的な実施形態１３．）  パルスは、パルスの遅延バージョンを形成するように所与の遅延だけ遅延させられ、遅延回路は、遅延回路に連結された制御回路をさらに備え、制御回路は、遅延回路を制御して所与の遅延を調整するように構成される、付加的な実施形態８に記載の遅延回路。
【０１０１】
（付加的な実施形態１４．）  入力信号は、クロック信号を備え、遅延回路は、付加的な遅延回路をさらに備え、ラッチ回路の第１の入力は、付加的な遅延回路を介してクロック信号の遅延バージョンを受信するように動作可能である、付加的な実施形態８に記載の遅延回路。
【０１０２】
（付加的な実施形態１５．）  入力信号を受信するように動作可能であり、対応する第１および第２のパルス信号を生成するように動作可能であるパルス発生回路と、第１のパルス信号を受信するように動作可能である第１の遅延回路と、第２のパルス信号を受信するように動作可能である第２の遅延回路と、第１の入力および第２の入力を有するラッチ回路であって、第１の入力は、第１の遅延回路を介して第１のパルス信号の遅延バージョンを受信するように動作可能であり、第２の入力は、第２の遅延回路を介して第２のパルスの遅延バージョンを受信するように動作可能であり、ラッチ回路は、第１のパルス信号の遅延バージョンおよび第２のパルス信号の遅延バージョンの受信に応答して、入力信号の遅延バージョンを出力するように動作可能である、ラッチ回路とを備える、遅延回路。
【０１０３】
（付加的な実施形態１６．）  ラッチ回路は、セット・リセットラッチを備える、付加的な実施形態１５に記載の遅延回路。
【０１０４】
（付加的な実施形態１７．）  第１の遅延回路は、第１の遅延を提供するように動作可能であり、第２の遅延回路は、第２の遅延を提供するように動作可能であり、遅延回路は、第１および第２の遅延回路に連結される制御回路をさらに備え、制御回路は、第１および第２の遅延回路によって提供される第１および第２の遅延を調整するように構成される、付加的な実施形態１５に記載の遅延回路。
【０１０５】
（付加的な実施形態１８．）  パルス発生回路は、第１の遅延回路と関連付けられる第１の論理回路であって、第１の論理回路は、入力信号を受信するように動作可能である第１の入力と、第２の入力とを有する、第１の論理回路と、第２の遅延回路と関連付けられる第２の論理回路であって、第２の論理回路は、入力信号を受信するように動作可能である第１の入力と、第２の入力とを有する、第２の論理回路と、付加的な遅延回路であって、付加的な遅延回路は、入力信号を受信するように動作可能である入力を有し、付加的な遅延回路は、第１の論理回路の第２の入力および第２の論理回路の第２の入力に連結される出力を有する、付加的な実施形態１５に記載の遅延回路。
【０１０６】
（付加的な実施形態１９．）  第１の回路は、第１のＮＡＮＤゲートと、第１のインバータとを備える、付加的な実施形態１８に記載の遅延回路。
【０１０７】
（付加的な実施形態２０．）  第２の回路は、第２のＮＡＮＤゲートと、第２のインバータと、付加的な論理回路とを備え、付加的な論理回路は、第１のインバータを通過する信号と関連付けられる遅延に等しい遅延を入力信号に提供するように構成される、付加的な実施形態１９に記載の遅延回路。
【０１０８】
（付加的な実施形態２１．−）  入力信号は、クロック信号を備え、付加的な回路は、パスゲートを備える、付加的な実施形態２０に記載の遅延回路。
【０１０９】
前述は、本発明の原理の例示にすぎず、種々の修正が、当業者によって、本発明の範囲および精神から逸脱することなくなされ得る。前述の実施形態は、個々に、または任意の組み合わせにおいて、実装されてもよい。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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