(57)【特許請求の範囲】
【請求項１】
接続された通信モジュールとの間で通信するポート処理回路を、設定された構成情報に基づきコンフィグレーションする、コンフィギュラブルなデバイスと、
前記通信モジュールと前記ポート処理回路との間の通信時に使用する伝送パラメータを測定して取得する測定回路を前記デバイスにコンフィグレーションする構成情報が記憶された記憶部と、
前記通信モジュールとの間のループバック接続が検出された場合に、前記記憶部から前記構成情報を読み出し、読み出された構成情報に基づき、前記ポート処理回路の部分に前記測定回路をコンフィグレーションすると共に、前記測定回路で前記伝送パラメータを測定して取得する制御部と
を有することを特徴とする伝送装置。
【請求項２】
前記制御部は、
前記測定回路で前記伝送パラメータが取得されると、前記測定回路の部分に前記ポート処理回路を再コンフィグレーションすると共に、前記測定回路で取得された前記伝送パラメータを設定することを特徴とする請求項１に記載の伝送装置。
【請求項３】
前記測定回路は、
所定パターンを前記通信モジュールに伝送する出力回路と、
前記通信モジュールから返信された前記所定パターンのモニタ結果に基づき、前記伝送パラメータを取得するモニタ回路と
を有することを特徴とする請求項１又は２に記載の伝送装置。
【請求項４】
前記モニタ回路は、
前記所定パターンに関わる受信側の受信感度毎のモニタ結果に基づき、前記伝送パラメータ内の受信側パラメータを取得し、
前記制御部は、
取得された受信側パラメータを前記伝送パラメータとして設定することを特徴とする請求項３に記載の伝送装置。
【請求項５】
前記モニタ回路は、
前記所定パターンに関わる送信側の出力振幅値毎のモニタ結果に基づき、前記伝送パラメータ内の送信側パラメータを取得し、
前記制御部は、
取得された送信側パラメータを前記伝送パラメータとして設定することを特徴とする請求項３に記載の伝送装置。
【請求項６】
通信モジュールと接続する伝送装置は、
接続された通信モジュールとの間で通信するポート処理回路を、設定された構成情報に基づきコンフィグレーションし、
前記通信モジュールとの間のループバック接続が検出された場合に、前記通信モジュールと前記ポート処理回路との間の通信時に使用する伝送パラメータを測定して取得する測定回路をコンフィグレーションする構成情報に基づき、前記ポート処理回路の部分に前記測定回路をコンフィグレーションすると共に、前記測定回路で前記伝送パラメータを測定して取得する
各処理を実行することを特徴とする伝送方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、伝送装置及び伝送方法に関する。
【背景技術】
【０００２】
例えば、１０Ｇｂｐｓを超える高速回線を収容する伝送装置は、ＸＦＰ（10  Gigabit  Small  Form  Factor  Pluggable）等の光電変換回路と挿抜可能に接続する。伝送装置は、接続されたＸＦＰとの間で通信する通信回路を、設定された構成情報に基づきコンフィグレーションするＦＰＧＡ（Field-Programmable  Gate  Array）を有する。
【０００３】
伝送装置は、例えば、通信回路の前段に高速信号を調整するイコライザが組み込まれている。そして、イコライザは、ＸＦＰとの伝送路上で劣化された高速信号の波形等を調整する。また、伝送装置は、様々な仕様のＸＦＰと挿抜可能に接続できる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特表２００７−５０５５７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、伝送装置は、イコライザの設定値が固定で高速信号のレベル調整が一律のため、他のＸＦＰに差し替えられた場合、当該ＸＦＰに適したレベル調整ができず、例えば、伝送速度が制限されて、差し替えられたＸＦＰに適した伝送品質が確保できない。
【０００６】
一つの側面では、差し替えられたＸＦＰに適した伝送品質が確保できる伝送装置及び伝送方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
開示の態様は、接続された通信モジュールとの間で通信するポート処理回路を、設定された構成情報に基づきコンフィグレーションする、コンフィギュラブルなデバイスを有する。更に、開示の態様は、前記通信モジュールと前記ポート処理回路との間の通信時に使用する伝送パラメータを測定する測定回路を前記デバイスにコンフィグレーションする構成情報が記憶された記憶部を有する。更に、開示の態様は、前記通信モジュールとの間のループバック接続が検出された場合に、前記記憶部から前記構成情報を読み出し、読み出された構成情報に基づき、前記ポート処理回路の部分に前記測定回路をコンフィグレーションする制御部を有する。更に、制御部は、前記測定回路で前記伝送パラメータを測定する。
【発明の効果】
【０００８】
開示の態様では、差し替えられたＸＦＰに適した伝送品質が確保できる。
【図面の簡単な説明】
【０００９】
【図１】図１は、実施例１の伝送装置の構成の一例を示すブロック図である。
【図２】図２は、フラッシュメモリの一例を示す説明図である。
【図３】図３は、ＸＦＰ及び回線インタフェース（ポート処理回路）の一例を示す説明図である。
【図４】図４は、ＸＦＰ及び回線インタフェース（測定回路）の一例を示す説明図である。
【図５Ａ】図５Ａは、バスタブカーブの一例を示す説明図である。
【図５Ｂ】図５Ｂは、バスタブカーブの一例を示す説明図である。
【図６】図６は、バスタブカーブとＸＦＩ規格との関係の一例を示す説明図である。
【図７】図７は、エラーレート集計の棒グラフの一例を示す説明図である。
【図８】図８は、受信側パラメータ取得処理に関わるＦＰＧＡの処理動作の一例を示すフローチャートである。
【図９】図９は、送信側パラメータ取得処理に関わるＦＰＧＡの処理動作の一例を示すフローチャートである。
【図１０】図１０は、実施例２のＸＦＰ及び回線インタフェース（測定回路）の一例を示す説明図である。
【発明を実施するための形態】
【００１０】
以下、図面に基づいて、本願の開示する伝送装置及び伝送方法の実施例を詳細に説明する。尚、本実施例により、開示技術が限定されるものではない。また、以下に示す各実施例は、矛盾を起こさない範囲で適宜組み合わせても良い。
【実施例１】
【００１１】
図１は、実施例１の伝送装置の構成の一例を示すブロック図である。図１に示す伝送装置１は、複数のＸＦＰ（10  Gigabit  Small  Form  Factor  Pluggable）２と挿抜可能に接続する、コンフィギュラブルなＦＰＧＡ（Field-Programmable  Gate  Array）３と、フラッシュメモリ４と、光モジュール５とを有する。尚、ＦＰＧＡ３は、例えば、５台のＸＦＰ２と接続可能な通信ポートＡ〜Ｅを有する。
【００１２】
ＸＦＰ２は、ＰＤ（Photo  Diode）２１と、ＣＤＲ(Clock  Data  Recovery)２２と、ＸＦＰ側送信回路（Driver）２３と、ＸＦＰ側受信回路(Receiver)２４と、ＣＭＵ(Clock  Multiplication  Unit)２５と、ＬＤ(Laser  Diode)２６とを有する。ＰＤ２１は、光信号を受光して電気信号に変換する受光素子である。ＣＤＲ２２は、基準クロックに基づき、電気信号からデータ部分及びクロック部分に分離する。ＸＦＰ側送信回路２３は、データ部分の電気信号をＦＰＧＡ３に送信する。
【００１３】
ＸＦＰ側受信回路２４は、ＦＰＧＡ３から受信したデータ部分の電気信号を受信する。ＣＭＵ２５は、基準クロックに基づき、受信したデータ部分の電気信号を伝送するクロックを生成する。ＬＤ２６は、クロックに基づきデータ部分の電気信号を光信号に変換する発光素子である。
【００１４】
ＦＰＧＡ３は、回線インタフェース１１（１１Ａ〜１１Ｅ）と、ＦＰＧＡメモリ１２と、ＦＰＧＡ制御部１３とを有する。回線インタフェース１１Ａは、通信ポートＡに接続し、回線インタフェース１１Ｂは、通信ポートＢに接続し、回線インタフェース１１Ｃは、通信ポートＣに接続する。回線インタフェース１１Ｄは、通信ポートＤに接続し、回線インタフェース１１Ｅは、通信ポートＥに接続する。回線インタフェース１１は、受信回路３１と、イコライザ（EQ:Equalizer）３２と、送信回路３３と、ＰＥ(Pre-Emphasis)／ＤＥ(De-Emphasis)３４と、ポート処理回路３５とを有する。
【００１５】
受信回路３１は、ＸＦＰ２内のＸＦＰ側送信回路２３からの電気信号を受信する。ＥＱ３２は、受信回路３１で受信された電気信号の周波数特性をレベル調整するフィードバック機能を備えたＤＥＦ（Decision  Feedback）−ＥＱである。ＰＥ／ＤＥ３３は、電気信号のレベルを調整する。送信回路３４は、ＰＥ／ＤＥ３３でレベル調整された電気信号をＸＦＰ側受信回路２４に送信する。ポート処理回路３５は、受信した電気信号に信号処理を施す。共通回路３６は、各回線インタフェース１１のポート処理回路３５で取得した電気信号を分配する回路である。
【００１６】
ＦＰＧＡ制御部１３は、フラッシュメモリ４に格納された構成情報に基づき、例えば、回線インタフェース１１内のポート処理回路３５や共通回路３６等の回路をコンフィグレーションする。尚、ＦＰＧＡ制御部１３は、ＰＲ（Partial  Configuration）技術を使用してＦＰＧＡ３内に複数の回路を部分的にコンフィグレーションする。ＦＰＧＡメモリ１２は、ＦＰＧＡ３内で使用する各種情報、例えば、伝送パラメータを格納するものである。
【００１７】
フラッシュメモリ４は、ＦＰＧＡ３に設定する回路をコンフィグレーションする構成情報が格納してある。図２は、フラッシュメモリ４の一例を示す説明図である。図２に示すフラッシュメモリ４には、共通回路３６をＦＰＧＡ３内にコンフィグレーションする構成情報４Ｆと、後述する測定回路３７をＦＰＧＡ３内にコンフィグレーションする構成情報４Ｇとが格納してある。フラッシュメモリ４には、回線インタフェース１１Ａ内のポート処理回路３５をコンフィグレーションする構成情報４Ａと、回線インタフェース１１Ｂ内のポート処理回路３５をコンフィグレーションする構成情報４Ｂとが格納してある。フラッシュメモリ４には、回線インタフェース１１Ｃ内のポート処理回路３５をコンフィグレーションする構成情報４Ｃと、回線インタフェース１１Ｄ内のポート処理回路３５をコンフィグレーションする構成情報４Ｄとが格納してある。更に、フラッシュメモリ４には、回線インタフェース１１Ｅ内のポート処理回路３５をコンフィグレーションする構成情報４Ｅが格納してある。
【００１８】
図３は、ＸＦＰ２及び回線インタフェース１１（ポート処理回路３５）の一例を示す説明図である。図４は、ＸＦＰ２及び回線インタフェース１１（測定回路３７）の一例を示す説明図である。尚、図３及び図４は、伝送装置１内の複数のＸＦＰ２及び回線インタフェース１１の内、１台のＸＦＰ２及び１台の回線インタフェース１１に着目した図である。ＦＰＧＡ制御部１３は、フラッシュメモリ４に格納された構成情報に基づき、ＦＰＧＡ３内に回路をコンフィグレーションする。ＦＰＧＡ制御部１３は、例えば、フラッシュメモリ４内の構成情報４Ａに基づき、図３に示す通り、回線インタフェース１１Ａ内にポート処理回路３５をコンフィグレーションする。また、ＦＰＧＡ制御部１３は、通信ポートＡ〜Ｅに対するＸＦＰ２の差し替え接続を検出する。ＦＰＧＡ制御部１３は、例えば、通信ポートＡに対するＸＦＰ２の差し替え接続を検出すると、フラッシュメモリ４内の測定回路３７の構成情報４Ｇを読み出す。更に、ＦＰＧＡ制御部１３は、読み出された測定回路３７の構成情報４Ｇに基づき、通信ポートＡに接続する回線インタフェース１１Ａ内のポート処理回路３５の部分に図４に示す通り測定回路３７をコンフィグレーションする。
【００１９】
測定回路３７は、出力回路３７Ａと、モニタ回路３７Ｂとを有する。出力回路３７Ａは、疑似乱数バイナリーシーケンスのテストシーケンスであるＰＲＢＳ（Pseudorandom  Binary  Sequence）信号をＸＦＰ２に出力する。モニタ回路３７Ｂは、ＸＦＰ２で返信されたＰＲＢＳ信号をモニタする。
【００２０】
ＦＰＧＡ制御部１３は、ＦＰＧＡ３の通信ポートに対するＸＦＰ２の差し替え接続を検出すると共に、ＸＦＰ２とのループバック接続を検出したか否かを判定する。尚、利用者は、伝送装置１に対してＸＦＰ２を接続した後、ＸＦＰ２内のＰＤ２１とＬＤ２６との間をケーブル接続することでループバック接続を成す。
【００２１】
ＦＰＧＡ制御部１３は、ループバック接続の回線インタフェース１１内のポート処理回路３５の部分に測定回路３７をコンフィグレーションする。そして、測定回路３７は、ＰＲＢＳ信号に基づき受信側パラメータ取得処理及び送信側パラメータ取得処理を実行する。受信側パラメータ取得処理では、測定回路３７のモニタ回路３７ＢがＰＲＢＳ信号のモニタ結果に基づき、ＸＦＰ２と接続する回線インタフェース１１内の受信回路３１及びＥＱ３２の受信側パラメータを取得する。そして、ＦＰＧＡ制御部１３は、当該回線インタフェース１１に対応付けて受信側パラメータ及びＸＦＰ２の識別情報をＦＰＧＡメモリ１２内に格納する。尚、受信側パラメータは、受信回路３１の受信感度や、ＥＱ３２のＥＱ設定値である。
【００２２】
送信側パラメータ取得処理では、モニタ回路３７ＢがＰＲＢＳ信号のモニタ結果に基づき、ＸＦＰ２と接続する回線インタフェース１１内の送信回路３４及びＰＥ／ＤＥ３３の送信側パラメータを取得する。そして、ＦＰＧＡ制御部１３は、当該回線インタフェース１１に対応付けて送信側パラメータ及びＸＦＰ２の識別情報をＦＰＧＡメモリ１２内に格納する。尚、送信側パラメータは、送信回路３４の振幅出力値及び、ＰＥ／ＤＥ３３のＰＥ設定値及びＤＥ設定値である。
【００２３】
ＦＰＧＡ制御部１３は、ＦＰＧＡメモリ１２内のＸＦＰ２に対応した受信側パラメータに基づき、ＸＦＰ２と接続する回線インタフェース１１内の受信回路３１及びＥＱ３２内に設定する。更に、ＦＰＧＡ制御部１３は、ＦＰＧＡメモリ１２内のＸＦＰ２に対応した送信側パラメータに基づき、ＸＦＰ２と接続する回線インタフェース１１内の送信回路３４及びＰＥ／ＤＥ３３内に設定する。
【００２４】
出力回路３７Ａは、ＰＲＢＳ信号をＰＥ／ＤＥ３３→送信回路３４→ＸＦＰ側受信回路２４→ＣＭＵ２５→ＬＤ２６→ＰＤ２１→ＣＤＲ２２→ＸＦＰ側送信回路２３→受信回路３１→ＥＱ３２のループバック経路でモニタ回路３７Ｂに伝送する。モニタ回路３７Ｂは、ＰＲＢＳ信号のモニタ結果に基づき、後述するバスタブカーブを生成する。図５Ａ及び図５Ｂは、バスタブカーブの一例を示す説明図である。図５Ａ及び図５Ｂに示すバスタブカーブは、縦軸をビットエラーレート（以下、単にエラーレートと称する）、横軸を時間、受信感度毎の各ＥＱ設定値でプロットした曲線である。尚、受信感度は複数ステップ、ＥＱ設定値も複数ステップで変化する。図５Ａは、受信感度“１”の５個のＥＱ設定値で５本のバスタブカーブを示している。また、図５Ｂは、受信感度“２”の５個のＥＱ設定値で５本のバスタブカーブを示している。
【００２５】
図６は、バスタブカーブとＸＦＩ規格との関係の一例を示す説明図である。モニタ回路３７Ｂは、回線インタフェース１１内の出力振幅値、ＰＥ設定値、ＤＥ設定値、受信感度及びＥＱ設定値をデフォルトにした後、受信感度単位でＥＱ設定値毎にバスタブカーブを生成する。
【００２６】
モニタ回路３７Ｂは、受信感度単位で各ＥＱ設定値のバスタブカーブの内、ＸＦＩ規格の規格線外にあるバスタブカーブをＸＦＩ規格に準拠したバスタブカーブと判定する。尚、図６に示す例では、Ｐｌｏｔ０〜２、４のバスタブカーブがＸＦＩ規格に準拠したものである。そして、モニタ回路３７Ｂは、ＸＦＩ規格に準拠した複数のバスタブカーブの内、エラーレートがエラーフリー（１Ｅ−１０）部分の幅が最大幅のバスタブカーブを選定する。モニタ回路３７Ｂは、選定されたバスタブカーブから受信回路３１の受信感度及びＥＱ３２のＥＱ設定値を受信側パラメータとして取得する。ＦＰＧＡ制御部１３は、該当回線インタフェース１１に対応付けて、受信側パラメータ及びＸＦＰ２の識別情報をＦＰＧＡメモリ１２内に格納する。
【００２７】
モニタ回路３７Ｂは、受信感度毎に各ＥＱ設定値のバスタブカーブの内、ＸＦＩ規格の規格線内にあるバスタブカーブをＸＦＩ規格に準拠していないバスタブカーブと判定する。尚、図６に示す例では、Ｐｌｏｔ３のバスタブカーブがＸＦＩ規格に準拠していないものである。ＸＦＩ規格に準拠していなバスタブカーブは、通常のサービス運用に使用せず、保守運用等の限られた運用に使用するものとする。
【００２８】
図７は、エラーレート集計の棒グラフの一例を示す説明図である。図７に示す棒グラフは、縦方向の軸をエラーレート、横方向の軸をＰＥ設定値、奥行き方向の軸をＤＥ設定値とし、送信回路３４の出力振幅値単位でＰＥ設定値及びＤＥ設定値毎のエラーレートを集計したグラフである。尚、出力振幅値は複数ステップ、ＤＥ設定値は複数ステップ、ＰＥ設定値は複数ステップで変化する。出力振幅値は、例えば、２５０ｍＶ、３５０ｍＶ、４５０ｍＶ、５５０ｍＶや６５０ｍＶ等である。モニタ回路３７Ｂは、出力振幅値、ＰＥ設定値、ＤＥ設定値、受信感度及びＥＱ設定値をデフォルトにする。モニタ回路３７Ｂは、出力振幅値単位でＰＥ設定値及びＤＥ設定値を変更してエラーレートを集計した棒グラフを生成する。モニタ回路３７Ｂは、出力振幅値毎の複数の棒グラフの内、エラーレートが最小、すなわち最小エラーの棒グラフを選定する。尚、図７の例では、丸枠で囲んだ棒グラフがエラーレートが最小の棒グラフである。モニタ回路３７Ｂは、選定された棒グラフに基づき、送信回路３４の出力振幅値及びＰＥ／ＤＥ３３のＰＥ設定値及びＤＥ設定値を送信側パラメータとして取得する。ＦＰＧＡ制御部１３は、該当回線インタフェース１１に対応付けて送信側パラメータ及びＸＦＰ２の識別情報をＦＰＧＡメモリ１２に格納する。
【００２９】
ＦＰＧＡ制御部１３は、ＦＰＧＡメモリ１２に格納された送信側パラメータ及び受信側パラメータを読み出す。ＦＰＧＡ制御部１３は、読み出された送信側パラメータ及び受信側パラメータを該当回線インタフェース１１内の受信回路３１、ＥＱ３２、ＰＥ／ＤＥ３３及び送信回路３４に設定する。そして、ＦＰＧＡ制御部１３は、フラッシュメモリ４に格納されたポート処理回路３５の構成情報を読み出し、この構成情報に基づき、該当回線インタフェース１１内の測定回路３７の部位にポート処理回路３５を再コンフィグレーションする。
【００３０】
次に、実施例１の伝送装置１の動作について説明する。図８は、受信側パラメータ取得処理に関わるＦＰＧＡ３の処理動作の一例を示すフローチャートである。利用者は、ＦＰＧＡ３と接続するＸＦＰ２が差し替えられた場合、ＸＦＰ２側のＰＤ２１とＬＤ２６とをケーブル接続する。
【００３１】
図８においてＦＰＧＡ３のＦＰＧＡ制御部１３は、ＸＦＰ２のループバック接続を検出したか否かを判定する（ステップＳ１１）。ＦＰＧＡ制御部１３は、ループバック接続を検出した場合（ステップＳ１１肯定）、フラッシュメモリ４に格納された測定回路３７の構成情報４Ｇを読み出す（ステップＳ１２）。ＦＰＧＡ制御部１３は、読み出された測定回路３７の構成情報４Ｇに基づき、該当ＸＦＰ２と接続する回線インタフェース１１内のポート処理回路３５の部分に測定回路３７をコンフィグレーションする（ステップＳ１３）。
【００３２】
ＦＰＧＡ制御部１３は、測定回路３７内の出力回路３７Ａ及びモニタ回路３７Ｂをイネーブルする（ステップＳ１４）。測定回路３７は、ＰＥ設定値、ＤＥ設定値及び出力振幅値をデフォルトする（ステップＳ１５）。測定回路３７は、ＥＱ設定値及び受信感度をデフォルトする（ステップＳ１６）。
【００３３】
モニタ回路３７Ｂは、ＰＲＢＳ信号が同期検出及びＸＦＩ規格内にあるか否かを判定する（ステップＳ１７）。モニタ回路３７Ｂは、ＰＲＢＳ信号が同期検出及びＸＦＩ規格内にある場合（ステップＳ１７肯定）、バスタブカーブをプロットする（ステップＳ１８）。モニタ回路３７Ｂは、ＥＱ設定値の全ステップのプロットが完了したか否かを判定する（ステップＳ１９）。
【００３４】
モニタ回路３７Ｂは、ＥＱ設定値の全ステップのプロットが完了していない場合（ステップＳ１９否定）、ＥＱ設定値を１ステップ変更し（ステップＳ２０）、バスタブカーブをプロットすべく、ステップＳ１８に移行する。また、モニタ回路３７Ｂは、ＥＱ設定値の全ステップのプロットが完了した場合（ステップＳ１９肯定）、受信回路３１の受信感度の全ステップのプロットが完了したか否かを判定する（ステップＳ２１）。
【００３５】
モニタ回路３７Ｂは、受信感度の全ステップのプロットが完了していない場合（ステップＳ２１否定）、受信感度を１ステップ変更し（ステップＳ２２）、変更された受信感度でバスタブカーブをプロットすべく、ステップＳ１８に移行する。モニタ回路３７Ｂは、受信感度の全ステップのプロットが完了した場合（ステップＳ２１肯定）、複数のバスタブカーブの内、エラーフリー部分（１Ｅ−１０）の幅が最大幅のバスタブカーブを抽出する（ステップＳ２３）。尚、図６の例では、Ｐｌｏｔ１のバスタブカーブに相当する。モニタ回路３７Ｂは、抽出されたバスタブカーブから受信感度及びＥＱ設定値を受信側パラメータとして取得する（ステップＳ２４）。モニタ回路３７Ｂは、当該回線インタフェース１１に対応付けて該当ＸＦＰ２の識別情報及び受信側パラメータをＦＰＧＡメモリ１２に格納し（ステップＳ２５）、図８に示す処理動作を終了する。
【００３６】
モニタ回路３７Ｂは、ＰＲＢＳ信号が同期検出及びＸＦＩ規格内にない場合（ステップＳ１７否定）、読み出した測定回路３７の構成情報４Ｇに基づき、該当回線インタフェース１１内に測定回路３７を再コンフィグレーションする（ステップＳ２６）。モニタ回路３７Ｂは、再コンフィグレーションをカウントするカウント値を＋１インクリメントし（ステップＳ２７）、カウント値が所定回数を超えたか否かを判定する（ステップＳ２８）。尚、モニタ回路３７Ｂでは、測定回路３７を再コンフィグレーションすることで、ＰＲＢＳ信号が同期検出及びＸＦＩ規格内に入る可能性もあるため、その再コンフィグレーションの回数を上限として所定回数を設定する。
【００３７】
モニタ回路３７Ｂは、カウント値が所定回数を超えた場合（ステップＳ２８肯定）、ＦＰＧＡ３の不良と判定し（ステップＳ２９）、図８に示す処理動作を終了する。尚、ＦＰＧＡ制御部１３は、ＦＰＧＡ３の不良と判定した場合、ＦＰＧＡ３の不良を報知出力する。その結果、利用者は、報知出力でＦＰＧＡ３の個別不良を認識できる。また、ＦＰＧＡ制御部１３は、カウント値が所定回数を超えなかった場合（ステップＳ２８否定）、モニタ回路３７Ｂ及び出力回路３７Ａをイネーブルすべく、ステップＳ１４に移行する。ＦＰＧＡ制御部１３は、ループバック接続を検出しなかった場合（ステップＳ１１否定）、図８に示す処理動作を終了する。
【００３８】
図８に示す受信側パラメータ取得処理の測定回路３７は、出力振幅値、ＰＥ設定値、ＤＥ設定値、受信感度及びＥＱ設定値をデフォルトにした後、受信感度毎にＥＱ設定値を変更してエラーレートを測定して複数のバスタブカーブを生成する。そして、測定回路３７は、複数のバスタブカーブの内、ＸＦＩ規格に準拠したエラーフリーの幅が最大幅のバスタブカーブを選定する。更に、測定回路３７は、選定されたバスタブカーブから受信感度及びＥＱ設定値を受信側パラメータとして取得できる。
【００３９】
図９は、送信側パラメータ取得処理に関わるＦＰＧＡ３の処理動作の一例を示すフローチャートである。図９においてＦＰＧＡ３のＦＰＧＡ制御部１３は、ＸＦＰ２のループバック接続を検出したか否かを判定する（ステップＳ４１）。ＦＰＧＡ制御部１３は、ループバック接続を検出した場合（ステップＳ４１肯定）、フラッシュメモリ４に格納された測定回路３７の構成情報４Ｇを読み出す（ステップＳ４２）。ＦＰＧＡ制御部１３は、読み出された測定回路３７の構成情報４Ｇに基づき、該当ＸＦＰ２と接続する回線インタフェース１１内のポート処理回路３５の部分に測定回路３７をコンフィグレーションする（ステップＳ４３）。
【００４０】
ＦＰＧＡ制御部１３は、測定回路３７内の出力回路３７Ａ及びモニタ回路３７Ｂをイネーブルする（ステップＳ４４）。測定回路３７は、ＰＥ設定値、ＤＥ設定値及び出力振幅値をデフォルトする（ステップＳ４５）。測定回路３７は、ＥＱ設定値及び受信感度をデフォルトする（ステップＳ４６）。
【００４１】
モニタ回路３７Ｂは、ＰＲＢＳ信号が同期検出及びＸＦＩ規格内にあるか否かを判定する（ステップＳ４７）。モニタ回路３７Ｂは、ＰＲＢＳ信号が同期検出及びＸＦＩ規格内にある場合（ステップＳ４７肯定）、ＰＲＢＳ信号のモニタ結果に基づきエラーレートを測定して取得する（ステップＳ４８）。
【００４２】
モニタ回路３７Ｂは、ＰＥ設定値の全ステップのエラーレート取得が完了したか否かを判定する（ステップＳ４９）。モニタ回路３７Ｂは、ＰＥ設定値の全ステップのエラーレート取得が完了していない場合（ステップＳ４９否定）、ＰＥ設定値を１ステップ変更し（ステップＳ５０）、エラーレートを測定して取得すべく、ステップＳ４８に移行する。モニタ回路３７Ｂは、ＰＥ設定値の全ステップのエラーレート取得が完了した場合（ステップＳ４９肯定）、ＤＥ設定値の全ステップのエラーレート取得が完了したか否かを判定する（ステップＳ５１）。
【００４３】
モニタ回路３７Ｂは、ＤＥ設定値の全ステップのエラーレート取得が完了していない場合（ステップＳ５１否定）、ＤＥ設定値を１ステップ変更し（ステップＳ５２）、エラーレートを測定して取得すべく、ステップＳ４８に移行する。モニタ回路３７Ｂは、ＤＥ設定値の全ステップのエラーレート取得が完了した場合（ステップＳ５１肯定）、出力振幅値の全ステップのエラーレート取得が完了したか否かを判定する（ステップＳ５３）。モニタ回路３７Ｂは、出力振幅値の全ステップのエラーレート取得が完了していない場合（ステップＳ５３否定）、出力振幅値を１ステップ変更し（ステップＳ５４）、エラーレートを測定して取得すべく、ステップＳ４８に移行する。モニタ回路３７Ｂは、出力振幅値の全ステップのエラーレート取得が完了した場合（ステップＳ５３肯定）、出力振幅値単位でＰＥ設定値及びＤＥ設定値に対応したエラーレートの集計を示す棒グラフを生成する（ステップＳ５５）。
【００４４】
つまり、モニタ回路３７Ｂは、出力振幅値単位でＤＥ設定値毎の各ＰＥ設定値のエラーレートを測定して取得する。そして、最終的に、モニタ回路３７Ｂは、出力振幅値単位でＤＥ設定値及びＰＥ設定値に対応したエラーレートを測定して取得する。
【００４５】
モニタ回路３７Ｂは、複数の棒グラフの内、最小エラーの棒グラフを選定し（ステップＳ５６）、最小エラーの棒グラフからＰＥ設定値、ＤＥ設定値及び出力振幅値を送信側パラメータとして取得する（ステップＳ５７）。更に、モニタ回路３７Ｂは、当該回線インタフェース１１に対応付けて該当ＸＦＰ２の識別情報及び送信側パラメータをＦＰＧＡメモリ１２に格納し（ステップＳ５８）、図９に示す処理動作を終了する。
【００４６】
また、モニタ回路３７Ｂは、ＰＲＢＳ信号が同期検出及びＸＦＩ規格内にない場合（ステップＳ４７否定）、読み出した測定回路３７の構成情報４Ｇに基づき、該当回線インタフェース１１内に測定回路３７を再コンフィグレーションする（ステップＳ５９）。モニタ回路３７Ｂは、再コンフィグレーションをカウントするカウント値を＋１インクリメントし（ステップＳ６０）、カウント値が所定回数を超えたか否かを判定する（ステップＳ６１）。
【００４７】
モニタ回路３７Ｂは、カウント値が所定回数を超えた場合（ステップＳ６１肯定）、ＦＰＧＡ３の不良と判定し（ステップＳ６２）、図９に示す処理動作を終了する。尚、ＦＰＧＡ制御部１３は、ＦＰＧＡ３の不良と判定した場合、ＦＰＧＡ３の不良を報知出力する。また、ＦＰＧＡ制御部１３は、カウント値が所定回数を超えなかった場合（ステップＳ６１否定）、モニタ回路３７Ｂ及び出力回路３７Ａをイネーブルすべく、ステップＳ４４に移行する。ＦＰＧＡ制御部１３は、ループバック接続を検出しなかった場合（ステップＳ４１否定）、図９に示す処理動作を終了する。
【００４８】
図９に示す送信側パラメータ取得処理の測定回路３７は、出力振幅値、ＰＥ設定値、ＤＥ設定値、受信感度及びＥＱ設定値をデフォルトにした後、出力振幅値単位でＰＥ設定値及びＤＥ設定値を変更してエラーレートを測定して棒グラフを生成する。そして、測定回路３７は、複数の棒グラフの内、最小エラーの棒グラフを選定する。更に、測定回路３７は、選定された棒グラフから出力振幅値、ＰＥ設定値及びＤＥ設定値を送信側パラメータとして取得できる。
【００４９】
尚、利用者が、最初のＸＦＰ２を差し替えてモニタ回路３７ＢでＰＲＢＳ信号が同期検出及びＸＦＩ規格内にない場合に他のＸＦＰ２に差し替えたとする。そして、他のＸＦＰ２に差し替えたとしても、モニタ回路３７ＢでＰＲＢＳ信号が同期検出及びＸＦＩ規格内にない場合には最初に差し替えたＸＦＰ２の個別不良と判断できる。
【００５０】
次に、ＦＰＧＡ制御部１３は、回線インタフェース１１に対応付けて、差し替え接続されたＸＦＰ２の識別情報、受信側パラメータ及び送信側パラメータをＦＰＧＡメモリ１２内に格納する。更に、ＦＰＧＡ制御部１３は、受信側パラメータ及び送信側パラメータをＦＰＧＡメモリ１２から読み出す。ＦＰＧＡ制御部１３は、読み出された受信側パラメータを、ＸＦＰ２が差し替え接続された回線インタフェース１１内の受信回路３１及びＥＱ３２内に設定する。更に、ＦＰＧＡ制御部１３は、読み出された送信側パラメータを回線インタフェース１１内の送信回路３４及びＰＥ／ＤＥ３３内に設定する。その結果、ＦＰＧＡ制御部１３は、差し替え接続されたＸＦＰ２に応じて、回線インタフェース１１内の受信回路３１、ＥＱ３２、ＰＥ／ＤＥ３３及び送信回路３４の伝送パラメータが調整されたことになる。
【００５１】
そして、作業者は、ＰＤ２１とＬＤ２６との間のケーブル接続を解除する。そして、ＦＰＧＡ制御部１３は、フラッシュメモリ４からポート処理回路３５の構成情報を読み出し、読み出されたポート処理回路３５の構成情報に基づき、測定回路３７の部分をポート処理回路３５に再コンフィグレーションする。
【００５２】
その結果、ＦＰＧＡ３は、ＸＦＰ２が差し替え接続されると、このＸＦＰ２に応じて、回線インタフェース１１内の受信回路３１、ＥＱ３２、ＰＥ／ＤＥ３３及び送信回路３４の伝送パラメータを調整する。その結果、ＸＦＰ２が差し替え接続されたとしても、ＸＦＰ２に適した伝送品質が確保できる。
【００５３】
実施例１のＦＰＧＡ制御部１３は、ＸＦＰ２が差し替えられて、当該ＸＦＰ２と回線インタフェース１１との間のループバック接続が検出されると、当該回線インタフェース１１内のポート処理回路３５を測定回路３７にコンフィグレーションする。測定回路３７は、ＸＦＰ２と回線インタフェース１１との間のＰＲＢＳ信号のモニタ結果に基づき受信側パラメータ及び送信側パラメータを取得する。そして、ＦＰＧＡ制御部１３は、取得された受信側パラメータ及び送信側パラメータを回線インタフェース１１内の受信回路３１、ＥＱ３２、ＰＥ／ＤＥ３３及び送信回路３４内に設定する。その結果、ＸＦＰ２が差し替えられたとしても、当該ＸＦＰ２に適した伝送品質が確保できる。
【００５４】
しかも、ＦＰＧＡ制御部１３は、受信側パラメータ及び送信側パラメータを取得した後、回線インタフェース１１内の測定回路３７をポート処理回路３５に再コンフィグレーションしたので、差し替えられたＸＦＰ２に適した伝送品質が確保できる。
【００５５】
また、実施例１では、ＸＦＰ２と回線インタフェース１１との間に、伝送品質を調整するリピータを配置しなくても済むため、リピータ分の実装面積や消費電力が軽減できる。
【００５６】
また、実施例１では、測定回路３７でＸＦＩ規格に準拠しているか否かも判定できるため、差し替え接続されたＸＦＰ２がＸＦＩ規格に準拠しているか否かを判定できる。
【００５７】
実施例１のＦＰＧＡ３内の回線インタフェース１１は、ＸＦＰ２内のＰＤ２１とＬＤ２６との間をケーブル接続してＸＦＰ２との間でループバック経路を形成する。その結果、作業者は、接続作業でＸＦＰ２と回線インタフェース１１との間のループバック経路を簡単に形成できる。
【００５８】
尚、上記実施例１では、受信側パラメータ取得処理及び送信側パラメータ取得処理を夫々説明したが、受信側パラメータ取得処理を実行した後、送信側パラメータ取得処理を実行しても良い。また、送信側パラメータ取得処理を実行した後、受信側パラメータ取得処理を実行しても良い。また、送信側パラメータ取得処理及び受信側パラメータ取得処理を並列に実行するようにしても良い。
【００５９】
また、上記実施例１では、受信側パラメータ取得処理で複数のバスタブカーブを生成したが、ＰＲＢＳ信号のモニタ結果から受信側パラメータを取得できるのであれば、バスタブカーブに限定されるものではない。更に、上記実施例１では、送信側パラメータ取得処理で複数の棒グラフを生成したが、ＰＲＢＳ信号のモニタ結果から送信側パラメータを取得できるのであれば、棒グラフに限定されるものではない。
【００６０】
また、上記実施例１では、受信感度、振幅出力値、ＥＱ設定値、ＰＥ設定値やＤＥ設定値等を１ステップ単位で変更するようにしたが、１ステップ単位の変化量は適宜変更可能である。
【００６１】
また、上記実施例１の送信側パラメータ取得処理のステップＳ４９及びＳ５０では、ＰＥ設定値を対象としたが、ＤＥ設定値を対象にしても良く、この場合、ステップＳ５１及びＳ５２はＰＥ設定値を対象にする。
【００６２】
また、上記実施例１では、ＸＦＰ２のＰＤ２１とＬＤ２６との間をケーブル接続してループバックを形成したが、これに限定されるものではなく、実施例２として以下に説明する。
【実施例２】
【００６３】
図１０は、実施例２のＸＦＰ２Ａ及び回線インタフェース１１（測定回路３７）の一例を示す説明図である。尚、実施例１の伝送装置１と同一の構成には同一符号を付すことで、その重複する構成及び動作の説明については省略する。
【００６４】
図１０に示すＸＦＰ２Ａ内のＣＭＵ２５Ａは、ＦＰＧＡ３内の回線インタフェース１１との差し替え接続が検出されると、ＣＤＲ２２との間の通信経路を形成する経路切替機能を内蔵している。その結果、回線インタフェース１１とＸＦＰ２Ａとは、測定回路３７→ＰＥ／ＤＥ３３→送信回路３４→ＸＦＰ側受信回路２４→ＣＭＵ２５Ａ→ＣＤＲ２２→ＸＦＰ側送信回路２３→受信回路３１→ＥＱ３２→測定回路３７のループバック経路を形成する。
【００６５】
測定回路３７内の出力回路３７Ａは、ＰＲＢＳ信号をＰＥ／ＤＥ３３→送信回路３４→ＸＦＰ側受信回路２４→ＣＭＵ２５Ａ→ＣＤＲ２２→ＸＦＰ側送信回路２３→受信回路３１→ＥＱ３２のループバック経路でモニタ回路３７Ｂに伝送する。そして、モニタ回路３７Ｂは、ＸＦＰ２Ａから返信されたＰＲＢＳ信号のモニタ結果に基づき、受信側パラメータ及び送信側パラメータを取得する。ＦＰＧＡ制御部１３は、受信側パラメータ及び送信側パラメータを差し替え接続されたＸＦＰ２Ａの回線インタフェース１１内の受信回路３１、ＥＱ３２、ＰＥ／ＤＥ３３及び送信回路３４に設定する。
【００６６】
ＦＰＧＡ制御部１３は、回線インタフェース１１内の測定回路３７をポート処理回路３５に再コンフィグレーションした場合、パス解除信号をＸＦＰ２Ａに伝送する。尚、ＦＰＧＡ制御部１３は、測定回路３７をポート処理回路３５に再コンフィグレーションする前でも、測定回路３７で受信側パラメータ及び送信側パラメータをＦＰＧＡメモリ１２内に格納した場合に、パス解除信号をＸＦＰ２Ａに伝送するようにしても良い。ＸＦＰ２Ａ内のＣＭＵ２５Ａは、パス解除信号が検出されると、ＣＭＵ２５ＡとＣＤＲ２２との間のループバック接続を自動的に解除する。その結果、伝送装置１は、差し替え接続されたＸＦＰ２Ａに適した伝送品質が確保できる。
【００６７】
実施例２のＸＦＰ２Ａは、作業者がケーブル接続作業を要することなく、ＸＦＰ２Ａ側で自動的に差し替え接続を検出してＸＦＰ２Ａ内の受信経路と送信経路とを自動的に切替接続してループバック経路を形成したので、作業者の作業負担が軽減できる。
【００６８】
実施例２のＸＦＰ２Ａは、ＦＰＧＡ制御部１３のパス解除信号に応じてループバック経路を自動的に解除したので、作業者の作業負担を軽減できる。
【００６９】
また、図示した各部の各構成要素は、必ずしも物理的に図示の如く構成されていることを要しない。すなわち、各部の分散・統合の具体的形態は図示のものに限られず、その全部又は一部を、各種の負荷や使用状況等に応じて、任意の単位で機能的又は物理的に分散・統合して構成することができる。
【００７０】
以上、本実施例を含む実施の形態に関し、更に以下の付記を開示する。
【００７１】
（付記１）接続された通信モジュールとの間で通信するポート処理回路を、設定された構成情報に基づきコンフィグレーションする、コンフィギュラブルなデバイスと、
前記通信モジュールと前記ポート処理回路との間の通信時に使用する伝送パラメータを測定して取得する測定回路を前記デバイスにコンフィグレーションする構成情報が記憶された記憶部と、
前記通信モジュールとの間のループバック接続が検出された場合に、前記記憶部から前記構成情報を読み出し、読み出された構成情報に基づき、前記ポート処理回路の部分に前記測定回路をコンフィグレーションすると共に、前記測定回路で前記伝送パラメータを測定して取得する制御部と
を有することを特徴とする伝送装置。
【００７２】
（付記２）前記制御部は、
前記測定回路で前記伝送パラメータが取得されると、前記測定回路の部分に前記ポート処理回路を再コンフィグレーションすると共に、前記測定回路で取得された前記伝送パラメータを設定することを特徴とする付記１に記載の伝送装置。
【００７３】
（付記３）前記測定回路は、
所定パターンを前記通信モジュールに伝送する出力回路と、
前記通信モジュールから返信された前記所定パターンのモニタ結果に基づき、前記伝送パラメータを取得するモニタ回路と
を有することを特徴とする付記１又は２に記載の伝送装置。
【００７４】
（付記４）前記モニタ回路は、
前記所定パターンに関わる受信側の受信感度毎のモニタ結果に基づき、前記伝送パラメータ内の受信側パラメータを取得し、
前記制御部は、
取得された受信側パラメータを前記伝送パラメータとして設定することを特徴とする付記３に記載の伝送装置。
【００７５】
（付記５）前記モニタ回路は、
前記所定パターンに関わる送信側の出力振幅値毎のモニタ結果に基づき、前記伝送パラメータ内の送信側パラメータを取得し、
前記制御部は、
取得された送信側パラメータを前記伝送パラメータとして設定することを特徴とする付記３に記載の伝送装置。
【００７６】
（付記６）前記通信モジュールで前記所定パターンを受信し、前記通信モジュール外部のループバック経路を使用して前記測定回路に返信させることを特徴とする付記３に記載の伝送装置。
【００７７】
（付記７）前記通信モジュールで前記所定パターンを受信し、前記通信モジュール内部のループバック経路を使用して前記測定回路に返信させることを特徴とする付記３に記載の伝送装置。
【００７８】
（付記８）前記通信モジュールは、
当該伝送装置との差し替え接続が検出されると、当該通信モジュール内部のループバック経路を形成する経路切替部を有することを特徴とする付記７に記載の伝送装置。
【００７９】
（付記９）前記制御部は、
前記測定回路で前記伝送パラメータが取得されると、解除信号を前記通信モジュールに出力すると共に、
前記通信モジュール内の前記経路切替部は、
前記解除信号に応じて、形成された前記ループバック経路を解除することを特徴とする付記８に記載の伝送装置。
【００８０】
（付記１０）通信モジュールと接続する伝送装置は、
接続された通信モジュールとの間で通信するポート処理回路を、設定された構成情報に基づきコンフィグレーションし、
前記通信モジュールとの間のループバック接続が検出された場合に、前記通信モジュールと前記ポート処理回路との間の通信時に使用する伝送パラメータを測定して取得する測定回路をコンフィグレーションする構成情報に基づき、前記ポート処理回路の部分に前記測定回路をコンフィグレーションすると共に、前記測定回路で前記伝送パラメータを測定して取得する
各処理を実行することを特徴とする伝送方法。
【００８１】
（付記１１）前記測定回路で前記伝送パラメータが取得されると、前記測定回路の部分に前記ポート処理回路を再コンフィグレーションすると共に、前記測定回路で取得された前記伝送パラメータを設定することを特徴とする付記１０に記載の伝送方法。
【符号の説明】
【００８２】
１  伝送装置
２  ＸＦＰ
３  ＦＰＧＡ
４  フラッシュメモリ
４Ｇ  測定回路の構成情報
１１  回線インタフェース
１２  ＦＰＧＡメモリ
１３  ＦＰＧＡ制御部
３５  ポート処理回路
３７  測定回路
３７Ａ  出力回路
３７Ｂ  モニタ回路
【図１】
0005849796.tif 000002
【図２】
0005849796.tif 000003
【図３】
0005849796.tif 000004
【図４】
0005849796.tif 000005
【図５Ａ】
0005849796.tif 000006
【図５Ｂ】
0005849796.tif 000007
【図６】
0005849796.tif 000008
【図７】
0005849796.tif 000009
【図８】
0005849796.tif 000010
【図９】
0005849796.tif 000011
【図１０】
0005849796.tif 000012