(57)【特許請求の範囲】
【請求項１】
基材層と、該基材層の上に形成された半導体層と、前記基材層と前記半導体層との間に介在して前記半導体層を前記基材層から電気的に分離する埋め込み絶縁膜とを有するＳＯＩ基板を用いた半導体装置であって、
前記半導体層上に形成されたゲート絶縁膜と、
前記半導体層の上面に沿って前記ゲート絶縁膜上に形成され、所定の第１の方向に幅を有し且つ前記第１の方向と交差する第２の方向に長さを有するゲート電極と、
前記第２の方向における前記ゲート電極の両側のうちの一方の側で前記半導体層内に第１導電型の不純物拡散領域として形成され、前記第１の方向に沿って配列された複数のソース拡散領域と、
前記一方の側で前記半導体層内に前記第１導電型とは異なる第２導電型の不純物拡散領域として形成され、前記第１の方向に沿って配列された複数の電荷収集領域と、
前記ゲート電極の当該両側のうちの他方の側で前記半導体層内に前記第１導電型と同じ導電型の不純物拡散領域として形成されたドレイン拡散領域と、
前記埋め込み絶縁膜と前記複数のソース拡散領域と前記複数の電荷収集領域と前記ドレイン拡散領域とに囲まれるように前記半導体層内に形成されたボディ領域と、
前記ボディ領域と前記ドレイン拡散領域との間に介在するように前記半導体層内に形成された電界緩和領域と
を備え、
前記ソース拡散領域と前記電荷収集領域とは、前記第１の方向に沿って交互に配列されており、
前記第１の方向における前記ソース拡散領域の各々の幅をＷｅｆｆとし、Ｗｅｆｆが１μｍより大きく、前記ゲート電極の長さをＬｇとし、前記第２の方向における前記電界緩和領域の長さをＬｄｒｉｆｔとするとき、
Ｗｅｆｆ／２≦Ｌｇ＋Ｌｄｒｉｆｔ／２、
との関係式が成立する
ことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、前記第２の方向における前記電界緩和領域の電界強度分布の最大ピーク位置が前記第２の方向における前記電界緩和領域の中央と一致するように、前記電界緩和領域の不純物濃度が最適化されていることを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置であって、前記電界緩和領域は、前記第１導電型と同じ導電型を有し且つ前記ドレイン拡散領域よりも低い不純物濃度を有することを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置であって、
前記ボディ領域は、前記第２導電型と同じ導電型を有し且つ前記電界緩和領域と接合しており、
前記ボディ領域と前記電界緩和領域との接合位置は、前記第２の方向における前記ゲート電極の一端の位置と一致する
ことを特徴とする半導体装置。
【請求項５】
請求項１から４のうちのいずれか１項に記載の半導体装置であって、前記第１の方向における前記電荷収集領域の各々の幅をＷｔｉｅとするとき、
Ｗｔｉｅ≦Ｗｅｆｆ、
との関係式がさらに成立することを特徴とする半導体装置。
【請求項６】
請求項１から５のうちのいずれか１項に記載の半導体装置であって、前記複数のソース拡散領域がＮ個（Ｎは２以上の整数）存在するとき、
Ｌｇ＋Ｌｄｒｉｆｔ／２≦Ｎ×Ｗｅｆｆ、
との関係式がさらに成立することを特徴とする半導体装置。
【請求項７】
請求項１から６のうちのいずれか１項に記載の半導体装置であって、
前記半導体層内に形成され活性領域を画定する素子分離構造をさらに備え、
前記複数のソース拡散領域と前記複数の電荷収集領域とは、前記活性領域内に形成されており、
前記第１の方向における前記活性領域の両端部には、それぞれ、前記電荷収集領域が形成されている
ことを特徴とする半導体装置。
【請求項８】
請求項１から７のうちのいずれか１項に記載の半導体装置であって、
前記半導体層は、シリコン層であり、
前記埋め込み絶縁膜は、シリコン酸化膜を含む
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造技術に関し、特に、ＳＯＩ（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板を用いた電界効果トランジスタ構造を有する半導体装置及びその製造技術に関するものである。
【背景技術】
【０００２】
近年、家電製品、車載電子機器並びに照明器具をはじめとした電気電子機器の低消費電力化や電力利用の高効率化が求められており、低消費電力化や高効率化のために、たとえば、ＬＥＤ照明器具や太陽光発電の技術開発が進められ、また、電気電子機器の動作状態に応じて当該電気電子機器の中の特定の動作ブロックに必要な時だけ電力を供給するパワーマネジメント（ｐｏｗｅｒ  ｍａｎａｇｅｍｅｎｔ）の技術開発が進められている。低消費電力化を実現するには、パワーエレクトロニクス機器の消費電力を抑制することが最も効果的である。パワーエレクトロニクス機器を構成する回路の中でも、大量の電力を消費するパワーＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）などのパワーデバイスの高効率化と小型化が要求される。かかる観点から、近年、パワーデバイスとその制御回路や駆動回路などの周辺回路とをワンチップ化する（同一基板上にパワーデバイスと周辺回路とを集積化する）技術の開発が進められている。ＳＯＩ（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板を用いたＳＯＩデバイス構造は、機能の異なる複数の回路素子を互いにほぼ完全に電気的に分離することを可能とする構造であることから、シリコンのバルク基板を用いたデバイス構造と比べると素子分離の点で有利である。このため、ＳＯＩデバイス構造は、特に高電圧が印加されるパワーデバイスと周辺回路とをワンチップ化するのに適している。
【０００３】
ＳＯＩデバイス構造を有する電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の場合、いわゆる基板浮遊効果が生じやすいことが知られている。ＳＯＩ基板は、当該ＳＯＩ基板の上層部をなす半導体層と、この半導体層を裏面側の基材層から電気的に分離する埋め込み絶縁膜とを有する。ＳＯＩ基板を用いて作製されたＦＥＴは、ゲート電極の直下の半導体層内に、埋め込み絶縁膜とソース領域とドレイン領域とで囲まれるボディ領域を有している。ソース領域とドレイン領域との間に伝導チャネルが形成されてボディ領域のドレイン側端部付近で衝突イオン化が発生すると、電子−正孔対が生成される。このとき、逃げ場のない多数キャリア（Ｎチャネル型ＦＥＴの場合は正孔、Ｐチャネル型ＦＥＴの場合は電子）はボディ領域に蓄積され、ボディ領域の電位（以下、ボディ電位と呼ぶ。）を変動させる場合がある。この場合、ボディ電位の変動（ボディ電位が浮くこと）に起因してＦＥＴのしきい値電圧の変動や寄生バイポーラ動作といった基板浮遊効果が発生する。
【０００４】
上記基板浮遊効果を抑制するためにボディ領域内に蓄積された多数キャリアを取り出す構造が、たとえば、特開２００５−２７６９１２号公報（特許文献１）や特開２０００−２６９５０９号公報（特許文献２）に開示されている。特許文献１には、ＳＯＩデバイス構造としてマルチリサーフ構造を有するＭＯＳＦＥＴが開示されている。このＭＯＳＦＥＴは、ＳＯＩ基板の半導体層内に、衝突イオン化によりボディ領域に蓄積されたキャリアを逃がすソースボディ接続層を有する。一方、特許文献２には、ＳＯＩデバイス構造を有するＭＯＳトランジスタが開示されている。このＭＯＳトランジスタも、ＳＯＩ基板の半導体層内に、衝突イオン化により生じたキャリアをボディ領域から引き出すボディ電位取り出し領域を有している。
【０００５】
上記の通り、特許文献１，２に開示されているソースボディ接続層やボディ電位取り出し領域（以下、これらを電荷収集領域と呼ぶ。）を設けることにより、基板浮遊効果を抑制することができる。基板浮遊効果の抑制により、ボディ領域の電位変動が抑制されるため、ソース・ドレイン間耐圧を向上させることが可能である。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−２７６９１２号公報（図１，段落０００８，段落００２７及び段落００４１など）
【特許文献２】特開２０００−２６９５０９号公報（図２０，段落０００４〜段落００１０など）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
一般に、ＦＥＴのゲート長Ｌに対するゲート幅Ｗの比率Ｗ／Ｌが大きい程、ＦＥＴの電流駆動能力は向上する。特許文献１，２に開示されているデバイス構造では、電荷収集領域がソース領域とゲート幅方向に隣接して形成されているため、ソース・ドレイン間耐圧の向上のために電荷収集領域のゲート幅方向の幅を大きくし、ソース領域の幅を小さくすると、電流駆動能力が低下するという問題がある。電流駆動能力を確保するために電荷収集領域及びソース領域の両方の幅を拡大すると、デバイスの小型化が難しくなる。
【０００８】
上記に鑑みて本発明の目的は、ソース・ドレイン間耐圧の低下を抑制しつつ電流駆動能力を向上させることができ、デバイスの小型化をも実現することができる半導体装置を提供することである。
【課題を解決するための手段】
【０００９】
本発明の一態様による半導体装置は、基材層と、該基材層の上に形成された半導体層と、前記基材層と前記半導体層との間に介在して前記半導体層を前記基材層から電気的に分離する埋め込み絶縁膜とを有するＳＯＩ基板を用いた半導体装置であって、前記半導体層上に形成されたゲート絶縁膜と、前記半導体層の上面に沿って前記ゲート絶縁膜上に形成され、所定の第１の方向に幅を有し且つ前記第１の方向と交差する第２の方向に長さを有するゲート電極と、前記第２の方向における前記ゲート電極の両側のうちの一方の側で前記半導体層内に第１導電型の不純物拡散領域として形成され、前記第１の方向に沿って配列された複数のソース拡散領域と、前記一方の側で前記半導体層内に前記第１導電型とは異なる第２導電型の不純物拡散領域として形成され、前記第１の方向に沿って配列された複数の電荷収集領域と、前記ゲート電極の当該両側のうちの他方の側で前記半導体層内に前記第１導電型と同じ導電型の不純物拡散領域として形成されたドレイン拡散領域と、前記埋め込み絶縁膜と前記複数のソース拡散領域と前記複数の電荷収集領域と前記ドレイン拡散領域とに囲まれるように前記半導体層内に形成されたボディ領域と、前記ボディ領域と前記ドレイン拡散領域との間に介在するように前記半導体層内に形成された電界緩和領域とを備え、前記ソース拡散領域と前記電荷収集領域とは、前記第１の方向に沿って交互に配列されており、前記第１の方向における前記ソース拡散領域の各々の幅をＷｅｆｆとし、Ｗｅｆｆが１μｍより大きく、前記ゲート電極の長さをＬｇとし、前記第２の方向における前記電界緩和領域の長さをＬｄｒｉｆｔとするとき、
Ｗｅｆｆ／２≦Ｌｇ＋Ｌｄｒｉｆｔ／２、
との関係式が成立する。
【発明の効果】
【００１０】
本発明によれば、ソース拡散領域の各々の幅Ｗｅｆｆを最適化することにより、ソース・ドレイン間耐圧の低下を抑制しつつ電流駆動能力を向上させることができ、デバイスの小型化をも実現することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明に係る実施の形態の半導体装置の構成を概略的に示す装置正面図である。
【図２】（Ａ）は、図１のＩＩａ−ＩＩａ線に沿った装置断面図であり、（Ｂ）は、図１のＩＩｂ−ＩＩｂ線に沿った装置断面図である。
【図３】本実施の形態の半導体装置のソース拡散領域の幅Ｗｅｆｆとソース・ドレイン間耐圧との関係、並びに、幅Ｗｅｆｆと駆動電流相対値との関係を示す図である。
【図４】本実施の形態の半導体装置の製造方法の第１工程で作製された構造の概略断面図である。
【図５】本実施の形態の半導体装置の製造方法の第２工程で作製された構造の概略断面図である。
【図６】本実施の形態の半導体装置の製造方法の第３工程で作製された構造の概略断面図である。
【図７】本実施の形態の半導体装置の製造方法の第４工程で作製された構造の概略断面図である。
【図８】本実施の形態の半導体装置の製造方法の第５工程で作製された構造の概略断面図である。
【図９】本実施の形態の半導体装置の製造方法の第６工程で作製された構造の概略断面図である。
【図１０】本実施の形態の半導体装置の製造方法の第７工程で作製された構造の概略断面図である。
【図１１】本実施の形態の半導体装置の製造方法の第８工程で作製された構造の概略断面図である。
【図１２】（Ａ），（Ｂ）は、本実施の形態の半導体装置の製造方法の第９工程で作製された構造の概略断面図である。
【図１３】（Ａ），（Ｂ）は、本実施の形態の半導体装置の製造方法の第１０工程で作製された構造の概略断面図である。
【図１４】比較例の半導体装置の構成を概略的に示す装置正面図である。
【図１５】実効ゲート長Ｌｅｆｆとソース・ドレイン間耐圧との関係を示す図である。
【図１６】ドレイン電流ＩＤとゲート電圧ＶＧＳとの関係を概略的に示す図である。
【発明を実施するための形態】
【００１２】
以下、本発明に係る実施の形態について図面を参照しつつ説明する。
【００１３】
図１は、本発明に係る実施の形態の半導体装置１の構成を概略的に示す装置正面図であり、図２（Ａ）は、図１のＩＩａ−ＩＩａ線に沿った装置断面図であり、図２（Ｂ）は、図１のＩＩｂ−ＩＩｂ線に沿った装置断面図である。なお、説明の便宜上、図１には、図２（Ａ），（Ｂ）の層間絶縁膜４０と上層配線５０，５１は図示されていない。また、図１には、３次元の直交座標系を構成するＸ軸、Ｙ軸及びＺ軸が示されているが、この直交座標系の原点は固定されるものではない。図２（Ａ），（Ｂ）はそれぞれＸ−Ｚ平面に平行な断面を表している。
【００１４】
半導体装置１は、Ｎチャネル型電界効果トランジスタ構造を有するパワーデバイス部（電力用半導体素子部）とロジック回路部（図示せず）とを含み、これらパワーデバイス部とロジック回路部は、同一のＳＯＩ（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板１０上に集積されている。図１及び図２（Ａ），（Ｂ）は、主にパワーデバイス部のＮチャネル型電界効果トランジスタ構造を示すものである。
【００１５】
図２（Ａ），（Ｂ）に示されるように、ＳＯＩ基板１０は、基材層１１と、この基材層１１上に形成された埋め込み絶縁層１２と、この埋め込み絶縁層１２上に形成された半導体層１３とを有する。埋め込み絶縁層１２は、ＳＯＩ基板１０の上層部をなす半導体層１３を基材層１１から電気的に分離する機能を有する。半導体層１３には、図１の活性領域ＡＣを画定する素子分離構造が形成されている。図２（Ａ），（Ｂ）の素子分離構造２１Ａ，２１Ｂは、図１の活性領域ＡＣを取り囲むように形成された素子分離構造の一部である。
【００１６】
ＳＯＩ基板１０の埋め込み絶縁層１２は、たとえばシリコン酸化膜で構成することができる。半導体層１３は、たとえば単結晶シリコン膜で構成されるが、これに限定されるものではない。単結晶シリコンよりも格子定数の大きなＳｉＧｅなどのバッファ層と、このバッファ層上に成膜された単結晶シリコン膜とで半導体層１３を構成してもよい。ＳＯＩ基板１０の製造方法としては、たとえば、公知のＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔａｔｉｏｎ  ｏｆ  Ｏｘｇｅｎ）法やスマートカット（Ｓｍａｒｔ  Ｃｕｔ）法が挙げられる。
【００１７】
図１及び図２（Ａ），（Ｂ）に示されるように、ＳＯＩ基板１０上には、ゲート絶縁膜３０が形成されており、このゲート絶縁膜３０上にはポリシリコンなどのゲート電極３１が形成されている。図１に示されるようにゲート電極３１は、チャネル幅方向と一致するＹ軸方向に幅を有し、チャネル長方向と一致するＸ軸方向にゲート長Ｌｇを有する。このゲート電極３１の両側壁には、絶縁材料からなるサイドウォールスペーサ３２Ａ，３２Ｂが形成されている。ゲート絶縁膜３０は、たとえば、シリコン酸化膜（ＳｉＯ２）やシリコン酸窒化膜（ＳｉＯＮ）で構成されればよい。たとえば、アルゴンや窒素などの希釈ガスと酸素ガスとの混合ガスを用いた希釈酸化法により半導体層１３の表面を熱酸化することでゲート絶縁膜３０を形成することができる。
【００１８】
ゲート電極３１のＸ軸方向両側のうち左側には、活性領域ＡＣにおける半導体層１３内にＮ個のソース拡散領域１８１〜１８ＮとＮ＋１個の電荷収集領域（ソースタイ領域）１９１〜１９Ｎ＋１とが形成されている（Ｎは正整数）。図１に示されるように、ソース拡散領域１８１〜１８Ｎと電荷収集領域１９１〜１９Ｎ＋１とは、Ｙ軸方向に沿って交互に配列されている。ソース拡散領域１８１〜１８Ｎは、リン（Ｐ）若しくは砒素（Ａｓ）などの不純物が拡散するＮ＋型拡散領域であり、電荷収集領域１９１〜１９Ｎ＋１は、ホウ素やフッ化ホウ素などの不純物が拡散するＰ＋型拡散領域である。電荷収集領域１９１〜１９Ｎ＋１の不純物濃度は、ゲート電極３１の直下のボディ領域１５（図２）の不純物濃度よりも高い。
【００１９】
また、ソース拡散領域１８１〜１８ＮはすべてＹ軸方向に同一の幅Ｗｅｆｆを有し、電荷収集領域１９１〜１９Ｎ＋１はすべてＹ軸方向に同一の幅Ｗｔｉｅを有している。ソース拡散領域１８１〜１８Ｎ及び電荷収集領域１９１〜１９Ｎ＋１は、すべてＸ軸方向に同一の長さＬｓを有している。
【００２０】
一方、ゲート電極３１のＸ軸方向両側のうち右側には、活性領域ＡＣにおける半導体層１３内にＮ＋型のドレイン拡散領域１６とＮ−型の電界緩和領域１７とが形成されている。図１に示されるように、ドレイン拡散領域１６と電界緩和領域１７は、それぞれ、ゲート電極３１の延在方向（Ｙ軸方向）に沿って活性領域ＡＣの一端から他端に亘って連続的に形成されている。ドレイン拡散領域１６と電界緩和領域１７とは、リン（Ｐ）若しくは砒素（Ａｓ）などの不純物が拡散するＮ型拡散領域であり、Ｎ＋型拡散領域であるドレイン拡散領域１６の不純物濃度は、Ｎ−型拡散領域である電界緩和領域１７の不純物濃度よりも高い。ドレイン拡散領域１６は、Ｘ軸方向に一定の長さＬｄを有し、電界緩和領域１７は、Ｘ軸方向に一定の長さＬｄｒｉｆｔを有している。
【００２１】
図２（Ａ），（Ｂ）に示されるように、電界緩和領域１７は、ゲート電極３１の直下のＰ−型のボディ領域１５とドレイン拡散領域１６との間に介在して、ソース拡散領域１８１〜１８Ｎとドレイン拡散領域１６との間の領域の電界強度分布を緩和する役割を果たすものである。後述するように、その電界強度分布の緩和を目的として電界緩和領域１７の不純物濃度を最適化することができる。本実施の形態では、Ｘ軸方向における電界緩和領域１７の長さ（すなわち、電界緩和領域１７とボディ領域１５との接合位置から電界緩和領域１７とドレイン拡散領域１６との接合位置までの長さ）をドリフト長Ｌｄｒｉｆｔと呼ぶ。また、ゲート長Ｌｇとドリフト長Ｌｄｒｉｆｔとの和（＝Ｌｇ＋Ｌｄｒｉｆｔ）を実効ゲート長Ｌｅｆｆと呼ぶこととする。
【００２２】
図１に示されるように、ソース拡散領域１８１〜１８Ｎ及び電荷収集領域１９１〜１９Ｎ＋１の上には、柱状のコンタクトプラグ４３１〜４３２Ｎ＋１が立設され且つＹ軸方向に沿って配列されている。ソース拡散領域１８１，１８２，…，１８Ｎの上面は、偶数番目のコンタクトプラグ４３２，４３４，…，４３２Ｎの下端とそれぞれ電気的に接続され、電荷収集領域１９１，１９２，…，１９Ｎ＋１の上面は、奇数番目のコンタクトプラグ４３１，４３３，…，４３２Ｎ＋１の下端とそれぞれ電気的に接続されている。一方、ドレイン拡散領域１６の上には、柱状のコンタクトプラグ４５１〜４５２Ｎ＋１が立設され且つＹ軸方向に沿って配列されている。ドレイン拡散領域１６の上面は、これらコンタクトプラグ４５１〜４５２Ｎ＋１の下端と電気的に接続されている。
【００２３】
図２（Ａ），（Ｂ）に示されるように、ＳＯＩ基板１０とゲート電極３１とサイドウォールスペーサ３２Ａ，３２Ｂとを被覆するようにシリコン酸化膜などの層間絶縁膜４０が形成されている。コンタクトプラグ４３１〜４３２Ｎ＋１，４５１〜４５２Ｎ＋１は、層間絶縁膜４０のコンタクトホール内に埋設されたものである。層間絶縁膜４０の上には、アルミニウムや銅などの上層配線５０，５１が形成されており、一方の上層配線５０は、ソース側のコンタクトプラグ４３１〜４３２Ｎ＋１の上端と電気的に接続され、他方の上層配線５１は、ドレイン側のコンタクトプラグ４５１〜４５２Ｎ＋１の上端と電気的に接続されている。
【００２４】
本実施の形態では、ソース側の上層配線５０は、ＧＮＤ端子（接地端子）に接続され、ドレイン側の上層配線５１は、電源電圧ＶＤＤを供給するＶＤＤ端子に接続される。ボディ領域１５は、電荷収集領域１９１〜１９Ｎ＋１と上層配線５０とを介してＧＮＤ端子と電気的に接続されているので、ボディ領域１５の電位（ボディ電位）をほぼ一定（ＧＮＤ電位）に保つことができる。半導体装置１の電界効果トランジスタをオン状態にする制御電圧がゲート電極３１に印加されたとき、ソース拡散領域１８１〜１８Ｎと電界緩和領域１７との間にＮ型チャネルが形成される。このときの衝突イオン化により発生する電子−正孔対の正孔ｈ＋は、電荷収集領域１９１〜１９Ｎ＋１まで移動して収集される（引き抜かれる）。これにより、基板浮遊効果を抑制することができる。
【００２５】
ソース拡散領域１８１〜１８Ｎの幅Ｗｅｆｆを拡大し、電荷収集領域１９１〜１９Ｎ＋１の幅Ｗｔｉｅを小さくすれば、電界効果トランジスタの実効ゲート長Ｌｅｆｆに対する実効ゲート幅Ｎ×Ｗｅｆｆの比率（＝Ｎ×Ｗｅｆｆ／Ｌｅｆｆ）は大きくなるので駆動電流量は増大するが、衝突イオン化により発生した正孔ｈ＋の単位時間当たりの収集量が減少し、ソース・ドレイン間耐圧は低下する。一方、ソース拡散領域１８１〜１８Ｎの幅Ｗｅｆｆを小さくし、電荷収集領域１９１〜１９Ｎ＋１の幅Ｗｔｉｅを大きくすれば、衝突イオン化により発生した正孔ｈ＋の単位時間当たりの収集量が増大し、ソース・ドレイン間耐圧は向上するが、駆動電流量は低下する。したがって、ソース・ドレイン間耐圧と駆動電流量とは互いにトレードオフの関係にある。
【００２６】
本実施の形態では、以下の関係式（１）を満たすように、ソース拡散領域１８１〜１８Ｎの幅Ｗｅｆｆとドリフト長Ｌｄｒｉｆｔとゲート長Ｌｇとが定められる。
Ｗｅｆｆ／２≦Ｌｇ＋Ｌｄｒｉｆｔ／２＝Ｌｂ    ・・・（１）
【００２７】
上式（１）の右辺の長さＬｂは、Ｘ軸方向におけるドリフト領域（電界緩和領域１７）の中央からゲート電極３１の左端までの長さを意味する。本実施の形態では、衝突イオン化は、電界を受けて加速されたキャリアが主に電界緩和領域１７内の結晶格子を構成する原子と衝突することで起こる現象であるので、電界強度が大きな領域（等電位線が密となる領域）で電子−正孔対が発生しやすい。
【００２８】
今、電界緩和領域１７におけるＸ軸方向位置ｘと電界緩和領域１７の不純物濃度ｙに関する空間的な電界強度分布をＥ（ｘ；ｙ）で表すものとする。不純物濃度ｙがドレイン拡散領域１６の不純物濃度に近づくほど、電界強度分布Ｅ（ｘ；ｙ）の最大ピークの位置（以下、電界強度ピーク位置と呼ぶ。）は、ボディ領域１５側にシフトする。逆に、不純物濃度ｙが低くなるほど、電界強度ピーク位置は、ドレイン拡散領域１６側にシフトする。仮に、不純物濃度ｙがドレイン拡散領域１６の不純物濃度と一致するとすれば、電界緩和領域１７は実質的に電界強度を緩和させる機能を持たないので、電界緩和領域１７とボディ領域１５との接合部付近が電界強度ピーク位置となる。一方、仮に、不純物濃度ｙがゼロのときには、ドレイン拡散領域１６と電界緩和領域１７との接合部付近が電界強度ピーク位置となる。よって、不純物濃度ｙをゼロからドレイン拡散領域１６の不純物濃度まで次第に増大させると、電界強度ピーク位置は、ドレイン拡散領域１６と電界緩和領域１７との接合部付近から、電界緩和領域１７とボディ領域１５との接合部付近まで変化する。同時に、不純物濃度ｙをゼロからドレイン拡散領域１６の不純物濃度まで次第に増大させると、電界強度分布Ｅ（ｘ；ｙ）の最大ピーク値は、はじめの値から次第に低下して極小に達した後に上昇に転ずる。このため、電界強度ピーク位置がドリフト領域（電界緩和領域１７）のほぼ中央と一致するように不純物濃度ｙを最適化すれば、電界強度ピーク位置がドリフト領域の中央から外れた場合と比べて、電界強度分布Ｅ（ｘ；ｙ）の最大ピーク値は低くなるので、ソース・ドレイン間耐圧を高くすることができる。
【００２９】
前述の通り、ソース拡散領域１８１〜１８Ｎの幅Ｗｅｆｆを拡大し、電荷収集領域１９１〜１９Ｎ＋１の幅Ｗｔｉｅを小さくすれば、駆動電流量は増大するが、ソース・ドレイン間耐圧は低下する。そこで、長さＬｂ（＝Ｌｇ＋Ｌｄｒｉｆｔ／２）を基準として、ソース拡散領域１８１〜１８Ｎの幅Ｗｅｆｆを上式（１）に示す範囲内に限定することで、ソース・ドレイン間耐圧の低下を抑制しつつ、十分な駆動電流量を得ることができる。
【００３０】
また、駆動電流の必要量を確保する観点からは、次式（２）に示されるように、ソース拡散領域１８１〜１８Ｎの幅Ｗｅｆｆは、電荷収集領域１９１〜１９Ｎ＋１の幅Ｗｔｉｅ以上であることが望ましい。
Ｗｔｉｅ≦Ｗｅｆｆ        ・・・（２）
【００３１】
さらに、デバイスの横方向寸法を小さくする観点からは、次式（３）に示されるように、長さＬｂが実効ゲート幅Ｎ×Ｗｅｆｆ以下であることが望ましい。
Ｌｂ＝Ｌｇ＋Ｌｄｒｉｆｔ／２≦Ｎ×Ｗｅｆｆ    ・・・（３）
【００３２】
上式（３）による横方向寸法の制約の下でも、上式（１）及び（２）を満たすようにソース拡散領域１８１〜１８Ｎの各々の幅Ｗｅｆｆと、電荷収集領域１９１〜１９Ｎ＋１の幅Ｗｔｉｅとを定めることで、ソース・ドレイン間耐圧と駆動電流量とをバランス良く得ることが可能である。
【００３３】
図３は、ソース拡散領域１８１〜１８Ｎの幅Ｗｅｆｆに対するソース・ドレイン間耐圧の測定結果と、幅Ｗｅｆｆに対する駆動電流相対値の測定結果とを示すグラフである。図３のグラフでは、横軸は、ソース拡散領域１８１〜１８Ｎの各々の幅Ｗｅｆｆを対数目盛（単位：μｍ）で表し、左方縦軸は、ソース・ドレイン間耐圧（単位：ボルト）を均等目盛で表し、右方縦軸は、１．０×１０−３（１．Ｅ−０３）〜１．０×１０＋３（１．Ｅ＋０３）の範囲内の駆動電流相対値（任意単位）を均等目盛で表している。なお、駆動電流相対値は、幅Ｗｅｆｆが幅Ｗｔｉｅと等しい場合の駆動電流（ドレイン電流）の値を「１」とみなしたときの相対値である。図３の測定結果を得るために使用されたデバイスパラメータについては、Ｎ＝２０；Ｌｓ＝１．２μｍ；Ｌｄ＝１．４μｍ；Ｗｔｉｅ＝１．０μｍ；Ｌｇ＝１．４μｍ；Ｌｄｒｉｆｔ＝１．６μｍ、とされた。また、ドレイン拡散領域１６の不純物濃度は約１×１０２０ａｔｏｍｓ／ｃｍ３、電界緩和領域１７の不純物濃度は１×１０１８〜１×１０１９ａｔｏｍｓ／ｃｍ３の範囲内、ソース拡散領域１８１〜１８Ｎの不純物濃度は約１×１０２０ａｔｏｍｓ／ｃｍ３、電荷収集領域１９１〜１９Ｎ＋１の不純物濃度は約１×１０２０ａｔｏｍｓ／ｃｍ３、であった。
【００３４】
耐圧の測定方法については、上層配線５０を通じてソース拡散領域１８１〜１８Ｎ及び電荷収集領域１９１〜１９Ｎ＋１に０ボルトを印加し、ゲート電極３１に５ボルトを印加した状態で、上層配線５１を通じてドレイン拡散領域１６に印加するドレイン電圧を次第に上昇させた。このとき、ドレイン電流が０．１μアンペアとなったときのドレイン電圧が耐圧値として測定された。
【００３５】
図３に示されるように、幅Ｗｅｆｆを上式（１），（２）に従って定められる範囲Δ内に限定することで、ソース・ドレイン間耐圧と駆動電流量とがバランス良く得られることが分かる。
【００３６】
次に、図面を参照しつつ本実施の形態の半導体装置１の製造方法の一例を以下に説明する。図４〜図１１，図１２（Ａ），（Ｂ）及び図１３（Ａ），（Ｂ）は、半導体装置１の製造方法の各工程で作製された構造の概略断面図である。
【００３７】
まず、図４に示されるようにＳＯＩ基板１０を用意する。このＳＯＩ基板１０の最上層をなす半導体層１３にはＰ−型拡散領域が形成されている。次に、公知のＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）などのトレンチ分離技術を使用して図５の素子分離構造２１Ａ，２１Ｂを形成する。ＳＴＩを用いて素子分離構造２１Ａ，２１Ｂを形成する場合は、まず、図４のＳＯＩ基板１０の上面に熱酸化膜を形成し、この熱酸化膜上にシリコン窒化膜を成膜する。次に、公知のフォトリソグラフィとドライエッチングとによりシリコン窒化膜を選択的にエッチングし、さらに、このシリコン窒化膜をエッチングマスクとして熱酸化膜と半導体層１３とをドライエッチングすることで半導体層１３にトレンチを形成する。次に、トレンチ内壁を熱酸化し、その後、トレンチ内に絶縁材料層を堆積させる。次に、この絶縁材料層の上面をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）により平坦化する。そして、トレンチの外部に残存する絶縁材料層をウエットエッチングにより除去する。この結果、トレンチの内部に絶縁膜が埋め込まれた素子分離構造２１Ａ，２１Ｂが形成される。
【００３８】
次に、図６に示されるように、ＳＯＩ基板１０の全面に亘ってリン（Ｐ）若しくは砒素（Ａｓ）などの不純物イオン３３を半導体層１３に注入することにより、半導体層１３内に電界緩和領域１７用のＮ−型不純物拡散領域１７Ｃを形成する。イオン注入量は、たとえば、１×１０１２〜１×１０１３ｉｏｎｓ／ｃｍ２程度にすればよい。このとき、ロジック回路部の形成予定領域上には、イオン注入マスクとしてレジストパターン（図示せず）が形成されている。不純物イオン３３の注入の後は、ロジック回路部の形成予定領域を被覆するレジストパターンは除去される。
【００３９】
次に、図７に示されるように、半導体層１３の表面を熱酸化してゲート絶縁膜３０用の熱酸化膜３０Ｃを形成する。このとき、Ｎ−型不純物拡散領域１７Ｃは活性化される。同一工程により、ロジック回路部の形成予定領域でもゲート絶縁膜用の熱酸化膜（図示せず）が同時に形成される。熱酸化膜３０Ｃの厚みは、たとえば、１ｎｍ〜数ｎｍ程度（ｎｍ：ナノメートル）とすればよい。次に、たとえば減圧ＣＶＤ（Ｌｏｗ−ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により熱酸化膜３０Ｃ上にポリシリコンなどの電極材料層３１Ｃを成膜する。電極材料層３１Ｃの厚みは、数百ｎｍ程度となるように制御すればよい。続けて、フォトリソグラフィを用いて図７の電極材料層３１Ｃ上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとした異方性エッチングを実行する。この結果、図８に示されるようにゲート電極３１が形成される。同一工程により、ロジック回路部の形成予定領域でもゲート電極（図示せず）が同時に形成される。
【００４０】
次に、図８の構造上にレジスト膜（図示せず）を形成し、フォトリソグラフィによりこのレジスト膜をパターニングすることで、図９に示すように開口部３４ｈを有するレジストパターン３４を形成する。このレジストパターン３４は、電界緩和領域１７の形成予定領域とゲート電極３１の一部とを被覆する。次いで、このレジストパターン３４をマスクとしてホウ素（Ｂ）やフッ化ホウ素（ＢＦ２）などの不純物イオン３５を半導体層１３内に斜めイオン注入する。この結果、ゲート電極３１の直下を含む領域にボディ領域１５用のＰ−型不純物拡散領域１５Ｃが形成される。続けて、図１０に示されるように、熱処理によりＰ−型不純物拡散領域１５Ｃ内の不純物は横方向に拡散し且つ活性化される。
【００４１】
次に、たとえばＣＶＤ法により、図１０の構造上に、シリコン酸化物などの絶縁材料からなる絶縁膜を堆積させ、この絶縁膜を異方性エッチングによりエッチバックする。この結果、図１１に示されるようにゲート電極３１の両側壁にサイドウォールスペーサ３２Ａ，３２Ｂが形成される。同一工程により、ロジック回路部の形成予定領域でもゲート電極の両側壁にサイドウォールスペーサ（図示せず）が同時に形成される。
【００４２】
その後、図１２（Ａ），（Ｂ）に示されるように、フォトリソグラフィ技術を用いて図１１の構造上にレジストパターン３６を形成する。このレジストパターン３６は、ソース拡散領域１８１〜１８Ｎとドレイン拡散領域１６との形成予定領域上に開口部３６ｈｓ，３６ｈｄを有し、その他の領域を被覆するものである。図１２（Ａ）の断面図は、図１のＩＩａ−ＩＩａ線に沿った断面に対応し、図１２（Ｂ）の断面図は、図１のＩＩｂ−ＩＩｂ線に沿った断面に対応する。次に、このレジストパターン３６をマスクとしてリン（Ｐ）や砒素（Ａｓ）などの不純物イオン３７を半導体層１３内にイオン注入する。このときのイオン注入量は、たとえば、１×１０１５ｉｏｎｓ／ｃｍ２程度とすればよい。この結果、Ｎ＋型のソース拡散領域１８１〜１８ＮとＮ＋型のドレイン拡散領域１６とが形成される。同一工程により、ロジック回路部の形成予定領域でも、Ｎチャネル型ＦＥＴ用のソース拡散領域及びドレイン拡散領域（ともに図示せず）が同時に形成される。
【００４３】
次に、図１３（Ａ），（Ｂ）に示されるように、フォトリソグラフィ技術を用いて図１２（Ａ），（Ｂ）の構造上にレジストパターン３８を形成する。このレジストパターン３８は、電荷収集領域１９１〜１９Ｎ＋１の形成予定領域上に開口部３８ｈを有し、その他の領域を被覆するものである。図１３（Ａ）の断面図は、図１２（Ａ）の断面に対応し、図１３（Ｂ）の断面図は、図１２（Ｂ）の断面に対応している。次に、このレジストパターン３８をマスクとしてホウ素（Ｂ）やフッ化ホウ素（ＢＦ２）などの不純物イオン３９を半導体層１３内に注入する。このときのイオン注入量は、たとえば、１×１０１５ｉｏｎｓ／ｃｍ２程度とすればよい。この結果、Ｐ＋型の電荷収集領域１９１〜１９Ｎ＋１が形成される。
【００４４】
次に、プラズマＣＶＤ法により図１３（Ａ），（Ｂ）の構造の上に１μｍ〜数μｍ程度の絶縁膜を堆積させ、フォトリソグラフィと異方性エッチングとによりこの絶縁膜に開口部を形成する。そして、スパッタリング法により開口部内にチタン（Ｔｉ）や窒化チタン（ＴｉＮ）などの導電性バリア膜を成膜し、さらに、ＣＶＤ法によりタングステンなどの導電性材料を開口部内に埋設することで図１及び図２（Ａ），（Ｂ）のコンタクトプラグ４３１〜４３２Ｎ＋１，４５１〜４５２Ｎ＋１が形成される。これらコンタクトプラグ４３１〜４３２Ｎ＋１，４５１〜４５２Ｎ＋１上にアルミニウムや銅などの上層配線５０，５１を形成することで、本実施の形態の半導体装置１が完成する。
【００４５】
以上に説明したように本実施の形態の半導体装置１では、ソース拡散領域１８１〜１８Ｎと電荷収集領域１９１〜１９Ｎ＋１とがゲート幅方向（Ｙ軸方向）に沿って交互に配列されているので、電界緩和領域１７内の衝突イオン化発生位置から電荷収集領域１９１〜１９Ｎ＋１までの距離を短くすることができる。それ故、衝突イオン化により発生したキャリア（正孔）ｈ＋の多くは−Ｘ軸方向に進行して電荷収集領域１９１〜１９Ｎ＋１のいずれかに到達することができるので、キャリアｈ＋を短時間で引き抜くことができる。よって、ソース・ドレイン間耐圧の低下を抑制しつつ、実効ゲート長Ｌｅｆｆを短くしてデバイスの小型化を実現することができる。
【００４６】
また、ソース拡散領域１８１〜１８Ｎの幅Ｗｅｆｆは、上式（１）で示される範囲内に限定される。これにより、電界緩和領域１７の不純物濃度を最適化した場合に、ソース・ドレイン間耐圧の低下を抑制しつつ、十分な駆動電流量を確保することができる。
【００４７】
図１４は、本実施の形態の半導体装置１と対比するための比較例の半導体装置１００の構成を概略的に示す装置正面図である。この半導体装置１００の構成は、ソース拡散領域１８及び電荷収集領域１９を除いて、上記実施の形態の半導体装置１の構成とほぼ同じである。比較例の半導体装置１００では、活性領域ＡＣ内にソース拡散領域１８と電荷収集領域１９とが形成されているが、本実施の形態のようにソース拡散領域１８１〜１８Ｎと電荷収集領域１９１〜１９Ｎ＋１とが交互に配置されていない。
【００４８】
図１５は、本実施の形態の半導体装置１と比較例の半導体装置１００について、実効ゲート長Ｌｅｆｆに対するソース・ドレイン間耐圧の測定結果を示す図である。図１５の結果を得るためのデバイスパラメータなどの測定条件は、ゲート長Ｌｇが一定（＝１．４μｍ）の条件下で実効ゲート長Ｌｅｆｆを変化させたこと以外は、図３の結果を得るための測定条件と同じである。図１５において、曲線６０は、本実施の形態の半導体装置１についての測定結果を示し、曲線６１は、比較例の半導体装置１００についての測定結果を示している。図１５から分かるように、比較例の半導体装置１００が４０ボルト以上の耐圧を確保するためには、実効ゲート長Ｌｅｆｆを１６．１５μｍにする必要があるのに対し、本実施の形態の半導体装置１では、実効ゲート長Ｌｅｆｆを３．０μｍにすれば済む。したがって、本実施の形態の半導体装置１は、比較例の半導体装置１００と比べて、優れた耐圧性能と小型化とを両立することができる。
【００４９】
また、図１に示されるように、半導体装置１の活性領域ＡＣのゲート幅方向（Ｙ軸方向）両端部には、電荷収集領域１９１，１９Ｎ＋１が形成されている。このため、当該両端部のいずれか一方のみに電荷収集領域を形成した場合と比べると、寄生チャネルリークを抑制することができ、電界効果トランジスタのドレイン電流−電圧特性（Ｉｄ−ＶＧＳ特性）のドレイン電流が立ち上がる領域でハンプ（こぶ）が生じることを防止することができる。図１６は、ドレイン電流−電圧特性の曲線６３を概略的に示す図である。図１６に示されるように、比較例の半導体装置１００では、活性領域ＡＣのゲート幅方向両端部のうち一方のみに電荷収集領域１９が形成されているので、ドレイン電流が立ち上がる領域でハンプ６４が生じる。これは、電界効果トランジスタの電流パスが活性領域ＡＣの端部に形成されるからである。
【００５０】
以上、図面を参照して本発明に係る実施の形態について述べたが、これは本発明の例示であり、上記以外の様々な形態を採用することもできる。たとえば、上記実施の形態の半導体装置１はＮＭＯＳ構造を有しているが、これに限定されるものではない。ＳＯＩ基板１０内に形成された各不純物拡散領域の導電型を逆にすることで、ＰＭＯＳ構造を得ることが可能である。
【００５１】
また、半導体装置１の構造は、ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造に限定されない。ゲート絶縁膜３０として酸化膜以外の高誘電率膜を含むＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を有するように半導体装置１を作製してもよい。
【符号の説明】
【００５２】
１，１００  半導体装置、  １０  ＳＯＩ（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板、  １１  基材層、  １２  埋め込み絶縁層、  １３  半導体層、  １５  ボディ領域、  １６  ドレイン拡散領域、  １７  電界緩和領域、  １８，１８１〜１８Ｎ  ソース拡散領域、  １９，１９１〜１９Ｎ＋１  電荷収集領域（ソースタイ領域）、  ２１Ａ，２１Ｂ  素子分離構造、  ３０  ゲート絶縁膜、  ３１  ゲート電極、  ３２Ａ，３２Ｂ  サイドウォールスペーサ、  ４０  層間絶縁膜、  ４３１〜４３２Ｎ＋１，４５１〜４５２Ｎ＋１  コンタクトプラグ、  ５０，５１  上層配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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