(57)【特許請求の範囲】
【請求項１】
（ａ１）第１電位と第１ノードとの間に接続された第１トランジスタと、
（ａ２）前記第１ノードと前記第１電位より低い第２電位との間に接続された第２トランジスタと、
（ａ３）前記第１電位と第２ノードとの間に接続された第３トランジスタと、
（ａ４）前記第２ノードと前記第２電位との間に接続された第４トランジスタと、
（ａ５）前記第１ノードと第１ビット線との間に接続された第５トランジスタと、
（ａ６）前記第２ノードと第２ビット線との間に接続された第６トランジスタと、
を有する半導体装置であって、
（ｂ１）素子分離領域により囲まれた第１活性領域であって、前記第５トランジスタが配置される第１活性領域と、
（ｂ２）前記素子分離領域により囲まれた第２活性領域であって、前記第６トランジスタが配置される第２活性領域と、
（ｃ）前記第１活性領域および前記第２活性領域の下部に配置された絶縁層と、
（ｄ１）前記第１活性領域の下部において、前記絶縁層を介して配置された第１導電型の第１半導体領域と、
（ｄ２）前記第１半導体領域の下部に配置された前記第１導電型と逆導電型である第２導電型の第２半導体領域と、
を有し、
前記第１半導体領域の底部および側部は、前記第２半導体領域と接するように配置され、
前記第１半導体領域は、前記第５トランジスタのゲート電極と接続され、
（ｄ３）前記第２活性領域の下部において、前記絶縁層を介して配置された前記第１導電型の第３半導体領域、
を有し、
前記第３半導体領域の底部および側部は、前記第２半導体領域と接するように配置され、
前記第３半導体領域は、前記第６トランジスタのゲート電極と接続され、
（ｂ３）前記素子分離領域により囲まれた第３活性領域であって、前記第１トランジスタが配置される第３活性領域、
を有し、
前記第３活性領域の下部においては、前記絶縁層を介して前記第２半導体領域が配置される、半導体装置。
【請求項２】
前記第１、第２および第３活性領域は、第１方向に並んで配置され、
前記第３活性領域は、前記第１活性領域と前記第２活性領域との間に配置され、
前記第３活性領域の下部において前記絶縁層を介して配置される前記第２半導体領域は、前記第１半導体領域および前記第３半導体領域の下部まで延在している請求項１記載の半導体装置。
【請求項３】
（ｂ４）前記素子分離領域により囲まれた第４活性領域であって、前記第３トランジスタが配置される第４活性領域、
を有し、
前記第４活性領域は、前記第３活性領域と前記第２活性領域との間に配置される請求項２記載の半導体装置。
【請求項４】
前記第２トランジスタは、前記第１活性領域に配置され、前記第４トランジスタは、前記第２活性領域に配置される請求項３記載の半導体装置。
【請求項５】
前記第１半導体領域と前記第５トランジスタのゲート電極との接続は、
前記第５トランジスタのゲート電極の上部から前記第１半導体領域の上部まで延在する一体の第１導電性膜によりなされる請求項１記載の半導体装置。
【請求項６】
前記第２半導体領域と前記第６トランジスタのゲート電極との接続は、
前記第６トランジスタのゲート電極の上部から前記第２半導体領域の上部まで延在する一体の第２導電性膜によりなされる請求項１記載の半導体装置。
【請求項７】
（ａ１）第１電位と第１ノードとの間に接続された第１トランジスタと、
（ａ２）前記第１ノードと前記第１電位より低い第２電位との間に接続された第２トランジスタと、
（ａ３）前記第１電位と第２ノードとの間に接続された第３トランジスタと、
（ａ４）前記第２ノードと前記第２電位との間に接続された第４トランジスタと、
（ａ５）前記第１ノードと第１ビット線との間に接続された第５トランジスタと、
（ａ６）前記第２ノードと第２ビット線との間に接続された第６トランジスタと、
を有する半導体装置であって、
（ｂ１）素子分離領域により囲まれた第１活性領域であって、前記第５トランジスタが配置される第１活性領域と、
（ｂ２）前記素子分離領域により囲まれた第２活性領域であって、前記第６トランジスタが配置される第２活性領域と、
（ｃ）前記第１活性領域および前記第２活性領域の下部に配置された絶縁層と、
（ｄ１）前記第１活性領域の下部において、前記絶縁層を介して配置された第１導電型の第１半導体領域と、
（ｄ２）前記第１半導体領域の下部に配置された前記第１導電型と逆導電型である第２導電型の第２半導体領域と、
を有し、
前記第１半導体領域の底部および側部は、前記第２半導体領域と接するように配置され、
前記第１半導体領域は、前記第５トランジスタのゲート電極と接続され、
前記第１乃至第６トランジスタを有するメモリセルを複数有するメモリセルアレイであって、
第１方向に延在するラインに対して線対称に前記メモリセルが繰り返し配置され、
前記第１方向と交差する第２方向に延在するラインに対して線対称に前記メモリセルが繰り返し配置されたメモリセルアレイを有し、
前記メモリセルアレイにおいて前記第１半導体領域は複数配置され、
前記複数の前記第１半導体領域は、
前記第１方向に第１間隔をおいて配置され、
前記第２方向に第２間隔を置いて配置され、
前記第２半導体領域は、
前記複数の前記第１半導体領域の底部および側部と接するように配置され、
前記第１間隔が位置する第１部および前記第２間隔が位置する第２部において、前記絶縁層下に位置するように連続して配置される、半導体装置。
【請求項８】
前記第１導電型は、ｐ型であり、前記第２導電型は、ｎ型である請求項１または７記載の半導体装置。
【請求項９】
前記第１導電型は、ｎ型であり、前記第２導電型は、ｐ型である請求項１または７載の半導体装置。
【請求項１０】
前記第５トランジスタのゲート電極は、金属部を有する請求項９記載の半導体装置。
【請求項１１】
前記第５トランジスタのゲート電極と前記第１活性領域との間に位置するゲート絶縁膜は、酸化シリコン膜より誘電率の高い絶縁膜部を有する請求項１０記載の半導体装置。
【請求項１２】
（ａ１）第１電位と第１ノードとの間に接続された第１トランジスタと、
（ａ２）前記第１ノードと前記第１電位より低い第２電位との間に接続された第２トランジスタと、
（ａ３）前記第１電位と第２ノードとの間に接続された第３トランジスタと、
（ａ４）前記第２ノードと前記第２電位との間に接続された第４トランジスタと、
（ａ５）前記第１ノードと第１ビット線との間に接続された第５トランジスタと、
（ａ６）前記第２ノードと第２ビット線との間に接続された第６トランジスタと、
を有する半導体装置であって、
（ｂ１）素子分離領域により囲まれた第１活性領域であって、前記第５トランジスタが配置される第１活性領域と、
（ｂ２）前記素子分離領域により囲まれた第２活性領域であって、前記第６トランジスタが配置される第２活性領域と、
（ｃ）前記第１活性領域および前記第２活性領域の下部に配置された絶縁層と、
（ｄ１）前記第１活性領域の下部において、前記絶縁層を介して配置された第１導電型の第１半導体領域と、
（ｄ２）前記第１半導体領域の下部に配置された前記第１導電型と逆導電型である第２導電型の第２半導体領域と、
を有し、
前記第１半導体領域の底部および側部は、前記第２半導体領域と接するように配置され、
前記第１半導体領域は、前記第５トランジスタのゲート電極と接続され、
前記第１半導体領域と前記第５トランジスタのゲート電極との接続は、
前記第５トランジスタのゲート電極の上部から前記第１半導体領域の上部まで延在する一体の第１導電性膜によりなされ、
前記第１半導体領域と前記第５トランジスタのゲート電極とを接続する前記第１導電性膜は、前記素子分離領域を貫通して配置される、半導体装置。
【請求項１３】
前記第１導電性膜は、前記素子分離領域および前記素子分離領域上に配置された層間絶縁膜中に配置されている請求項１２記載の半導体装置。
【請求項１４】
前記第５トランジスタのソース、ドレイン領域上に配置され、且つ、前記層間絶縁膜中に配置された第３導電性膜を有し、
前記第１導電性膜及び前記第３導電性膜はそれぞれバリア膜と金属膜の積層膜からなる請求項１３記載の半導体装置。
【請求項１５】
（ａ１）第１電位と第１ノードとの間に接続された第１トランジスタと、
（ａ２）前記第１ノードと前記第１電位より低い第２電位との間に接続された第２トランジスタと、
（ａ３）前記第１電位と第２ノードとの間に接続された第３トランジスタと、
（ａ４）前記第２ノードと前記第２電位との間に接続された第４トランジスタと、
（ａ５）前記第１ノードと第１ビット線との間に接続された第５トランジスタと、
（ａ６）前記第２ノードと第２ビット線との間に接続された第６トランジスタと、
を有する半導体装置であって、
（ｂ１）素子分離領域により囲まれた第１活性領域であって、前記第５トランジスタが配置される第１活性領域と、
（ｂ２）前記素子分離領域により囲まれた第２活性領域であって、前記第６トランジスタが配置される第２活性領域と、
（ｃ）前記第１活性領域および前記第２活性領域の下部に配置された絶縁層と、
（ｄ１）前記第１活性領域の下部において、前記絶縁層を介して配置された第１導電型の第１半導体領域と、
（ｄ２）前記第１半導体領域の下部に配置された前記第１導電型と逆導電型である第２導電型の第２半導体領域と、
を有し、
前記第１半導体領域の底部および側部は、前記第２半導体領域と接するように配置され、
前記第１半導体領域は、前記第５トランジスタのゲート電極と接続され、
前記第１半導体領域と前記第５トランジスタのゲート電極との接続は、
前記第５トランジスタのゲート電極の上部から前記第１半導体領域の上部まで延在する一体の第１導電性膜によりなされ、
前記第１半導体領域と前記第５トランジスタのゲート電極とを接続する前記第１導電性膜は、前記素子分離領域を貫通して配置されておらず、
前記第１導電性膜の底部は、前記素子分離領域の底部より高い位置で、前記第１半導体領域と接続されている、半導体装置。
【請求項１６】
前記第１活性領域及び前記絶縁層が除去され、且つ、前記第１半導体領域が露出する開口領域と、
前記第５トランジスタ及び前記開口領域を覆う層間絶縁膜とを有し、
前記第１導電性膜は前記層間絶縁膜中に配置され、且つ、前記開口領域内において前記第１半導体領域と接続している請求項１５記載の半導体装置。
【請求項１７】
前記第５トランジスタのソース、ドレイン領域上に配置され、且つ、前記層間絶縁膜中に配置された第３導電性膜を有し、
前記第１導電性膜及び前記第３導電性膜はそれぞれバリア膜と金属膜の積層膜からなる請求項１６記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、ＳＯＩ基板に配置されたＭＯＳやＳＲＡＭを有する半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
ＳＲＡＭ（Static Random Access Memory、スタティックランダムアクセスメモリ）は、半導体メモリの一種であり、フリップフロップを用いてデータを記憶する。例えば、ＳＲＡＭにおいては、４つのトランジスタで構成される２つの交差接続されたＣＭＯＳインバータにデータ（“１”または“０”）が格納される。また、読み出しと書き込みアクセスのために２つのトランジスタを必要とするため、典型的なＳＲＡＭでは、メモリセルが６つのトランジスタで構成される。ＣＭＯＳとは、相補型（Complementary）ＭＯＳ（Metal Oxide Semiconductor）の略である。
【０００３】
例えば、下記特許文献１（特開２００４−２００７０２号公報）には、８つのトランジスタＮ１〜Ｎ６、Ｐ１〜Ｐ２が含まれ、２つのＰＭＯＳトランジスタＰ１、Ｐ２、及び６つのＮＭＯＳトランジスタＮ１〜Ｎ６は、それぞれ半導体基板に形成された１つのＮウェル及び１つのＰウェルに配列され、Ｎウェルはメモリセルの一隅に配列された半導体メモリ装置が開示されている（[００３７]〜[００４８]段落、図３〜図５参照）。
【０００４】
また、下記特許文献２（特開２００２−３５３３４０号公報）には、データが記憶されるデータ記憶部２０と、データをデータ記憶部に書込むためおよびデータ記憶部からデータを読出すための、第１導電型のＭＯＳＦＥＴ１２を有するトランスファゲート部とを有するメモリセル１０を備た半導体記憶装置が開示されている。このＭＯＳＦＥＴ１２の基板バイアスとしてデータ記憶部に記憶されたデータに応じた電位が印加されている（[００２０]〜[００２５]段落、図２、図３参照）。
【０００５】
また、下記特許文献３（特開２００９−１３５１４０号公報）には、半導体支持基板１、厚さ１０ｎｍ以下の絶縁膜、半導体層４を有し、半導体層４の上面内には、第一のゲート電極２０を有し、ロジック回路を構成する第一の電界効果型トランジスタが形成され、また、半導体層４の上面内には、第二のゲート電極を有し、メモリ回路を構成する第二の電界効果型トランジスタが形成された半導体装置が開示されている。半導体支持基板１には、導電型の異なるウェル領域６、６Ｔ、７等が、少なくとも３以上形成され、そして、当該ウェル領域により、第一のゲート電極の下方の半導体支持基板１の領域と、第二のゲート電極の下方の半導体支持基板１の領域とが、電気的に分離されている（図５等参照）。
【０００６】
また、下記特許文献４（特開２００８−１８７００７号公報）には、ＳＯＩ基板に形成されたＳＲＡＭセルが開示されている。このＳＲＡＭにおいて、ドライバトランジスタＱ２のドレイン領域とロードトランジスタＱ３のドレイン領域との電気的接続、およびドライバトランジスタＱ５のドレイン領域とロードトランジスタＱ６のドレイン領域との電気的接続は、それぞれ部分トレンチ分離である分離酸化膜４の下のＳＯＩ層３を用いて形成した配線構造体１５、１６により行われている（図５等参照）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００４−２００７０２号公報
【特許文献２】特開２００２−３５３３４０号公報
【特許文献３】特開２００９−１３５１４０号公報
【特許文献４】特開２００８−１８７００７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ＬＳＩ（Large Scale Integration）の低消費電力化や高速化などの高性能化を図るためＳＯＩ（Silicon On Insulator）基板の採用が検討されている。
【０００９】
また、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）に対しＳＯＩ基板を用い、いわゆる、ダブルゲート構造することにより、トランジスタの閾値を調整しようとする技術がある。
【００１０】
しかしながら、上記ダブルゲート構造の検討に当たっては、単一のＣＭＯＳに対する適用は現実的であっても、多数のトランジスタを有するメモリ（例えば、ＳＲＡＭ）への適用は困難である。
【００１１】
本発明の目的は、特性の良好な半導体装置を提供することにある。特に、トランジスタ（ＭＩＳＦＥＴ、ＭＯＳ）を有する半導体装置において、その特性の向上を図ることにある。また、ＳＲＡＭメモリセルを有する半導体装置において、その特性の向上を図ることにある。
【００１２】
本発明の上記目的およびその他の目的と新規な特徴は、本願明細書の記載および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち、代表的な実施の形態に示される半導体装置は、以下の（ａ１）〜（ｄ２）を有する。（ａ１）は、第１電位と第１ノードとの間に接続された第１トランジスタである。（ａ２）は、上記第１ノードと上記第１電位より低い第２電位との間に接続された第２トランジスタである。（ａ３）は、上記第１電位と第２ノードとの間に接続された第３トランジスタである。（ａ４）は、上記第２ノードと上記第２電位との間に接続された第４トランジスタである。（ａ５）は、上記第１ノードと第１ビット線との間に接続された第５トランジスタである。（ａ６）は、上記第２ノードと第２ビット線との間に接続された第６トランジスタである。（ｂ１）は、素子分離領域により囲まれた第１活性領域であって、上記第５トランジスタが配置される第１活性領域である。（ｂ２）は、素子分離領域により囲まれた第２活性領域であって、上記第６トランジスタが配置される第２活性領域である。（ｃ）は、上記第１活性領域および上記第２活性領域の下部に配置された絶縁層である。（ｄ１）は、上記第１活性領域の下部において、上記絶縁層を介して配置された第１導電型の第１半導体領域である。（ｄ２）は、上記第１半導体領域の下部に配置された上記第１導電型と逆導電型である第２導電型の第２半導体領域である。そして、上記第１半導体領域の底部および側部は、上記第２半導体領域と接するように配置され、上記第１半導体領域は、上記第５トランジスタのゲート電極と接続される。
【００１４】
本願において開示される発明のうち、代表的な実施の形態に示される半導体装置は、以下の（ａ）〜（ｄ）を有する。（ａ）は、素子分離領域により囲まれた活性領域に配置されたｎチャネル型トランジスタである。（ｂ）は、上記活性領域の下部に配置された絶縁層である。（ｃ）は、上記活性領域の下部において、上記絶縁層を介して配置された第１導電型の第１半導体領域である。（ｄ）は、上記第１半導体領域の下部に配置された上記第１導電型と逆導電型である第２導電型の第２半導体領域である。そして、上記第１半導体領域の底部および側部は、上記第２半導体領域と接するように配置され、上記第１半導体領域は、上記ｎチャネル型トランジスタのゲート電極と接続される。
【発明の効果】
【００１５】
本願において開示される発明のうち、以下に示す代表的な実施の形態に示される半導体装置によれば、その特性を向上させることができる。
【図面の簡単な説明】
【００１６】
【図１】実施の形態１のＳＲＡＭのメモリセルを示す等価回路図である。
【図２】（Ａ）は、実施の形態１のＳＲＡＭのメモリセルを構成するアクセストランジスタの模式的な断面図であり、（Ｂ）は、アクセストランジスタの電位の印加状態を示す表である。
【図３】実施の形態１のＳＲＡＭのメモリセルを構成するロードトランジスタ（Ｌｏ１）の模式的な断面図である。
【図４】実施の形態１のＳＲＡＭのメモリ領域の構成を示す平面図である。
【図５】実施の形態１のＳＲＡＭのメモリ領域の構成を示す平面図である。
【図６】実施の形態１のＳＲＡＭのメモリ領域の構成を示す断面図である。
【図７】実施の形態１のＳＲＡＭのメモリセル領域の構成を示す平面図である。
【図８】実施の形態１のＳＲＡＭのメモリセル領域の構成を示す平面図である。
【図９】実施の形態１のＳＲＡＭのメモリセル領域の構成を示す平面図である。
【図１０】実施の形態１のＳＲＡＭのメモリセル領域の構成を示す断面図である。
【図１１】実施の形態１のＳＲＡＭのメモリセル領域の構成を示す断面図である。
【図１２】実施の形態１のＳＲＡＭのメモリセルアレイの概念を示す平面図である。
【図１３】実施の形態１のＳＲＡＭのメモリ領域中ののタップセル領域の位置を概念的に示す平面図である。
【図１４】実施の形態１のＳＲＡＭのタップセルの構成を示す平面図である。
【図１５】実施の形態１のＳＲＡＭのタップセルの構成を示す平面図である。
【図１６】実施の形態１のＳＲＡＭのタップセルの構成を示す断面図である。
【図１７】実施の形態１のＳＲＡＭのタップセルの構成を示す断面図である。
【図１８】実施の形態１の半導体装置の周辺回路領域を示す断面図である。
【図１９】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２０】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２１】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２２】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２３】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２４】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２５】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２６】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２７】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２８】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２９】実施の形態１の半導体装置の製造工程を示す断面図である。
【図３０】実施の形態１の半導体装置の製造工程を示す断面図である。
【図３１】実施の形態１の半導体装置の製造工程を示す断面図である。
【図３２】実施の形態１の半導体装置の製造工程を示す断面図である。
【図３３】実施の形態１の半導体装置の製造工程を示す断面図である。
【図３４】実施の形態１の半導体装置の製造工程を示す断面図である。
【図３５】実施の形態１の半導体装置の製造工程を示す断面図である。
【図３６】実施の形態１の半導体装置の製造工程を示す断面図である。
【図３７】実施の形態１の半導体装置の製造工程を示す断面図である。
【図３８】実施の形態１の半導体装置の製造工程を示す断面図である。
【図３９】実施の形態１の半導体装置の製造工程を示す断面図である。
【図４０】実施の形態１の半導体装置の製造工程を示す断面図である。
【図４１】実施の形態１の半導体装置の製造工程を示す断面図である。
【図４２】実施の形態１の半導体装置の製造工程を示す断面図である。
【図４３】実施の形態１の半導体装置の製造工程を示す断面図である。
【図４４】実施の形態１の半導体装置の製造工程を示す断面図である。
【図４５】実施の形態１の半導体装置の製造工程を示す断面図である。
【図４６】実施の形態１の半導体装置の製造工程を示す断面図である。
【図４７】実施の形態２のＳＲＡＭのメモリセル領域の構成を示す平面図である。
【図４８】実施の形態２のＳＲＡＭのメモリセル領域の構成を示す断面図である。
【図４９】実施の形態２のＳＲＡＭのメモリセル領域の構成を示す断面図である。
【図５０】実施の形態２のＳＲＡＭのメモリセル領域の構成を示す断面図である。
【図５１】実施の形態２の半導体装置の製造工程を示す断面図である。
【図５２】実施の形態２の半導体装置の製造工程を示す断面図である。
【図５３】（Ａ）は、実施の形態３のＳＲＡＭのメモリセルを構成するアクセストランジスタの模式的な断面図であり、（Ｂ）は、アクセストランジスタの電位の印加状態を示す表である。
【図５４】実施の形態３のＳＲＡＭのメモリセルを構成するロードトランジスタ（Ｌｏ１）の模式的な断面図である。
【図５５】実施の形態３の半導体装置の構成を示す断面図である。
【図５６】実施の形態３の半導体装置の構成を示す断面図である。
【図５７】実施の形態３の半導体装置の構成を示す断面図である。
【図５８】実施の形態３の半導体装置の製造工程を示す断面図である。
【図５９】実施の形態３の半導体装置の製造工程を示す断面図である。
【図６０】実施の形態３の半導体装置の製造工程を示す断面図である。
【図６１】実施の形態３の半導体装置の製造工程を示す断面図である。
【図６２】実施の形態３の半導体装置の製造工程を示す断面図である。
【図６３】実施の形態３の半導体装置の製造工程を示す断面図である。
【発明を実施するための形態】
【００１７】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１８】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００１９】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２０】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２１】
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、平面図と断面図が対応する場合においても、各部位の大きさを変えて表示する場合がある。
【００２２】
（実施の形態１）
本実施の形態の半導体装置（半導体集積回路装置、半導体記憶装置）は、ＳＲＡＭのメモリ領域と周辺回路領域ＰＡとを有する。
【００２３】
まず、ＳＲＡＭのメモリ領域の構成を説明し、次いで、周辺回路領域ＰＡの構成を説明する。
【００２４】
[メモリ領域の構成]
メモリ領域は、ＳＲＡＭのメモリセルが形成されるメモリセル領域ＭＣＡとタップセルが形成されるタップセル領域Ｆ’Ａとを有する。
【００２５】
[回路構成]
まず、本実施の形態の半導体装置（半導体集積回路装置、半導体記憶装置）のＳＲＡＭのメモリセルの回路構成を説明する。図１は、本実施の形態のＳＲＡＭのメモリセルを示す等価回路図である。図示するように、メモリセルは、一対のビット線（ビット線ＢＬ、ビット線／（バー）ＢＬ）とワード線ＷＬとの交差部に配置される。このメモリセルは、一対のロードトランジスタ（ロードＭＯＳ、負荷用トランジスタ、負荷用ＭＩＳＦＥＴ）Ｌｏ１、Ｌｏ２、一対のアクセストランジスタ（アクセスＭＯＳ、アクセス用トランジスタ、アクセスＭＩＳＦＥＴ、転送用トランジスタ）Ａｃｃ１、Ａｃｃ２および一対のドライバトランジスタ（ドライバＭＯＳ、駆動用トランジスタ、駆動用ＭＩＳＦＥＴ）Ｄｒ１、Ｄｒ２を有している。
【００２６】
上記メモリセルを構成する上記６つのトランジスタのうち、ロードトランジスタ（Ｌｏ１、Ｌｏ２）は、ｐ型（ｐチャネル型）のトランジスタであり、アクセストランジスタ（Ａｃｃ１、Ａｃｃ２）およびドライバトランジスタ（Ｄｒ１、Ｄｒ２）は、ｎ型（ｎチャネル型）のトランジスタである。
【００２７】
なお、ＭＩＳＦＥＴは、Metal Insulator Semiconductor Field Effect Transistor（電界効果トランジスタ）の略であり、ＭＯＳと呼ばれることもある。また、以下において、上記ロードトランジスタ、アクセストランジスタおよびドライバトランジスタを、単に“トランジスタ”と呼ぶことがある。また、各トランジスタの符号（Ｌｏ１、Ｌｏ２、Ａｃｃ１、Ａｃｃ２、Ｄｒ１、Ｄｒ２）のみで各トランジスタを示す場合がある。
【００２８】
上記メモリセルを構成する上記６つのトランジスタのうち、Ｌｏ１とＡｃｃ１とはＣＭＯＳインバータを構成し、Ｌｏ２とＡｃｃ２とは、他のＣＭＯＳインバータを構成している。これら一対のＣＭＯＳインバータの相互の入出力端子（蓄積ノードＡ、Ｂ）は、交差結合され、１ビットの情報を記憶する情報蓄積部としてのフリップフロップ回路を構成している。
【００２９】
以上のＳＲＡＭメモリセルを構成する６つのトランジスタの接続関係を詳述すれば以下のようになる。
【００３０】
電源電位（第１電位）Ｖｄｄと蓄積ノードＡとの間にＬｏ１が接続され、蓄積ノードＡと接地電位（ＧＮＤ、０Ｖ、基準電位、上記第１電位より低い第２電位）ＶＳＳとの間にＤｒ１が接続され、Ｌｏ１およびＤｒ１のゲート電極は、蓄積ノードＢに接続される。
【００３１】
電源電位Ｖｄｄと蓄積ノードＢとの間にＬｏ２が接続され、蓄積ノードＢと接地電位ＶＳＳとの間にＤｒ２が接続され、Ｌｏ２およびＤｒ２のゲート電極は、蓄積ノードＡに接続される。
【００３２】
ビット線ＢＬと蓄積ノードＡとの間にＡｃｃ１が接続され、ビット線／ＢＬと蓄積ノードＢとの間にＡｃｃ２が接続され、Ａｃｃ１およびＡｃｃ２のゲート電極は、ワード線ＷＬに接続される（ワード線となる）。
【００３３】
ここで、本実施の形態においては、後述するように、上記６つのトランジスタは、ＳＯＩ基板のＳＯＩ層である半導体領域３に形成される（図２、図３等参照）。
【００３４】
さらに、本実施の形態のアクセストランジスタ（Ａｃｃ１）のゲート電極は、アクセストランジスタ（Ａｃｃ１）のバックゲートに接続される（図１）。本実施の形態におけるバックゲートとは、上記半導体領域３の下部に絶縁層ＢＯＸを介して配置されるｐ型の半導体領域（ウエル領域、バックゲート領域）１Ｗである。また、アクセストランジスタ（Ａｃｃ２）のゲート電極は、アクセストランジスタ（Ａｃｃ２）のバックゲートに接続される（図１）。本実施の形態におけるバックゲートとは、上記半導体領域３の下部に絶縁層ＢＯＸを介して配置されるｐ型の半導体領域１Ｗである。詳細については後述する。
【００３５】
[メモリ動作]
上記ＳＲＡＭのメモリセルのメモリ動作を説明する。ＣＭＯＳインバータの蓄積ノードＡが高電位（Ｈ）であるときには、Ｄｒ２がオン状態となるので、他のＣＭＯＳインバータの蓄積ノードＢが低電位（Ｌ）になる。したがって、Ｌｏ１がオン状態、Ｄｒ１がオフ状態となり、蓄積ノードＡの高電位（Ｈ）が保持される。すなわち、一対のＣＭＯＳインバータを交差結合させたラッチ回路によって相互の蓄積ノードＡ、Ｂの状態が保持され、電源が印加されている間、情報が保存される。
【００３６】
一方、Ａｃｃ１、Ａｃｃ２のそれぞれのゲート電極にはワード線ＷＬが接続されている。すなわち、ワード線ＷＬが高電位（Ｈ）であるときには、Ａｃｃ１、Ａｃｃ２がオン状態となり、フリップフロップ回路とビット線（ＢＬ、／ＢＬ）とが電気的に接続されるので、蓄積ノードＡ、Ｂの電位状態（ＨとＬの組み合わせ、または、ＬとＨの組み合わせ）がビット線ＢＬ、／ＢＬに現れ、メモリセルの情報として読み出される。
【００３７】
また、メモリセルに情報を書き込むには、ワード線ＷＬを高電位（Ｈ）とし、Ａｃｃ１およびＡｃｃ２をオン状態とすることにより、フリップフロップ回路とビット線（ＢＬ、／ＢＬ）とを電気的に接続させ、ビット線ＢＬ、／ＢＬの情報（ＨとＬの組み合わせ、または、ＬとＨの組み合わせ）を蓄積ノードＡ、Ｂに伝達し、前述のように情報を保存する。
【００３８】
[トランジスタ構成]
ここで、本実施の形態のＳＲＡＭのメモリセルの模式的な構成を図２および図３を参照しながら説明する。図２（Ａ）は、本実施の形態のＳＲＡＭのメモリセルを構成するアクセスバトランジスタ（Ａｃｃ１）の模式的な断面図であり、図２（Ｂ）は、アクセストランジスタ（Ａｃｃ１）の電位の印加状態を示す表である。なお、アクセストランジスタ（Ａｃｃ２）も同様の構成となる。また、同じｎ型のトランジスタであるドライバトランジスタ（Ｄｒ１、Ｄｒ２）も同様の構成となる。図３は、本実施の形態のＳＲＡＭのメモリセルを構成するロードトランジスタ（Ｌｏ１）の模式的な断面図である。なお、ロードトランジスタ（Ｌｏ２）も同様の構成となる。
【００３９】
図２および図３に示すように、本実施の形態のＳＲＡＭのメモリセルを構成する６つのトランジスタは、ＳＯＩ基板に形成される。ＳＯＩ基板は、ｐ型のシリコンなどの半導体よりなる支持基板１と、その上部の絶縁層ＢＯＸと、その上部の半導体領域（素子形成領域）３とを有する。この半導体領域（素子形成領域）は、素子分離領域ＳＴＩで分離され、この素子分離領域ＳＴＩで区画された領域が活性領域（素子形成領域、トランジスタ形成領域）Ａｃとなる。
【００４０】
図２（Ａ）に示すように、アクセストランジスタＡｃｃ１は、ＳＯＩ基板を構成する半導体領域３の主表面に形成される。このトランジスタは、半導体領域３上にゲート絶縁膜ＧＯを介して配置されたゲート電極Ｇと、このゲート電極Ｇの両側に配置されたソース・ドレイン領域とを有する。このソース・ドレイン領域は、ＬＤＤ（Lightly Doped Drain）構造を有し、ｎ型の低濃度不純物領域ＥＸ１とｎ型の高濃度不純物領域ＳＤとを有する。なお、ソース・ドレイン領域とは、ソースまたはドレインとなる領域を言う。また、このソース・ドレイン領域をトランジスタの“一端”や“他端”などと示すことがある。なお、１３は、金属シリサイド層である。
【００４１】
トランジスタが配置される半導体領域３の下部には、絶縁層ＢＯＸを介して、ｐ型の半導体領域（ウエル領域、バックゲート領域）１Ｗが配置されている。このｐ型の半導体領域１Ｗの底部は、素子分離領域ＳＴＩの底部より深い位置に位置する。さらに、このｐ型の半導体領域１Ｗの下部には、ｐ型の半導体領域１Ｗとは逆導電型のｎ型の半導体領域（ウエル領域、バックゲート領域）２Ｗが配置されている。即ち、ｐ型の半導体領域１Ｗは、ｎ型の半導体領域２Ｗに囲まれ、ｐｎ分離されている。具体的には、ｐ型の半導体領域１Ｗの上部には、絶縁層ＢＯＸが位置し、ｐ型の半導体領域１Ｗの底部および側部は、ｎ型の半導体領域２Ｗと接するように配置されている。なお、ｐ型の半導体領域１Ｗの側部の一部は素子分離領域ＳＴＩと接していてもよい。なお、ｎ型の半導体領域２Ｗは、後述するように、ロードトランジスタＬｏ１の下部まで延在するように、素子分離領域ＳＴＩの下部で繋がっている。
【００４２】
ここで、本実施の形態においては、このアクセストランジスタのゲート電極Ｇとその下方のｐ型の半導体領域１Ｗが電気的に接続されている。また、ｎ型の半導体領域２Ｗは、電源電位（Ｖｄｄ、駆動電位、第１電位）に固定されている。また、ｎ型の半導体領域２Ｗの下部の支持基板１は、接地電位（ＶＳＳ、基準電位、第２電位、上記第１電位より低い電位）に固定されている。
【００４３】
このように、アクセストランジスタの形成領域（Ａｃ、後述の活性領域ＡｃＰ１、ＡｃＰ２）の下部のｐ型の半導体領域１Ｗを、その底部および外周に位置するｎ型の半導体領域２Ｗにより電気的に分離し、アクセストランジスタのゲート電極Ｇと上記ｐ型の半導体領域１Ｗとを電気的に接続することにより、アクセストランジスタ（Ａｃｃ１またはＡｃｃ２）のトランジスタ動作特性を向上させることができる。即ち、アクセストランジスタ（Ａｃｃ１またはＡｃｃ２）がオン状態（ｏｎ）の場合において、バックゲートであるｐ型の半導体領域１Ｗの電位が同時に高くなるため、トランジスタのオン電流を大きくできる。さらに、ｐ型の半導体領域１Ｗとｎ型の半導体領域２Ｗとの間は、順バイアスされることなく、これらの間のリーク電流を低減することができる（図２（Ｂ）参照）。このようにアクセストランジスタ（ｐ型の半導体領域１Ｗの上部に形成される）の閾値電圧を、個別に制御することができる。
【００４４】
図３に示すように、ロードトランジスタＬｏ１は、ＳＯＩ基板を構成する半導体領域３の主表面に形成される。このトランジスタは、半導体領域３上にゲート絶縁膜ＧＯを介して配置されたゲート電極Ｇと、このゲート電極Ｇの両側に配置されたソース・ドレイン領域とを有する。このソース・ドレイン領域は、ＬＤＤ構造を有し、ｐ型の低濃度不純物領域ＥＸ１とｐ型の高濃度不純物領域ＳＤとを有する。
【００４５】
ロードトランジスタＬｏ１が配置される半導体領域３の下部には、絶縁層ＢＯＸを介して、ｎ型の半導体領域２Ｗが配置されている。このｎ型の半導体領域２Ｗの底部は、素子分離領域ＳＴＩの底部より深い位置に位置する。さらに、前述したように、このｎ型の半導体領域２Ｗは、ｐ型の半導体領域１Ｗとは逆導電型であり、ドライバトランジスタおよびアクセストランジスタ（Ｄｒ１、Ａｃｃ１）の下部のｐ型の半導体領域１Ｗの下部まで繋がっており、電源電位（Ｖｄｄ）に固定されている。
【００４６】
図４〜６は、本実施の形態のＳＲＡＭのメモリ領域の構成を示す平面図または断面図である。図６は、図５のＸ１−Ｘ１断面部に対応する。
【００４７】
図４に示すように、本実施の形態のＳＲＡＭは、各種パターンが積層された構成を有し、メモリセル領域ＭＣＡのパターンがＸ方向およびＹ方向に繰り返し配置されている。各種パターンの構成については追って詳細に説明する。
【００４８】
図５に示すように、メモリ領域においては、平面視において、略矩形のｐ型の半導体領域１Ｗが、Ｘ方向およびＹ方向にそれぞれ所定の間隔（ＤＸ、ＤＹ）を置いて、アレイ状に配置されている。ｎ型の半導体領域２Ｗは、平面視において、上記所定の間隔（ＤＸ、ＤＹ）部、即ち、Ｘ方向に延在する幅（距離）ＤＹの間隔部（第１部または第２部）およびＹ方向に延在する幅（距離）ＤＸの間隔部（第１部または第２部）において、Ｘ方向およびＹ方向に繋がる碁盤目状に一続きに配置（連続して配置）されている。深さ方向においては、前述したように、ｐ型の半導体領域１Ｗの底部および側部を覆うようにｎ型の半導体領域２Ｗが配置されている（図６、図２および図３等参照）。図６に示すｐ型の半導体領域１Ｗの形成領域（ＮＡ）には、ｎ型のトランジスタが配置され、ｎ型の半導体領域２Ｗの露出領域（ＰＡ、絶縁層ＢＯＸとの接触領域）には、ｐ型のトランジスタが配置される。
【００４９】
なお、半導体領域２Ｗの形状は、半導体領域１Ｗを個別に制御できるように、ｐｎ分離できる形状であればよく、必ずしもＸ方向およびＹ方向に繋がる碁盤目状に限定されるものではない（他の実施の形態についても同じ）。
【００５０】
[ＳＲＡＭの構造]
次いで、平面図および断面図を用いて本実施の形態のＳＲＡＭのメモリセルの構造を詳細に説明する。
【００５１】
図７〜９は、本実施の形態のＳＲＡＭのメモリセル領域の構成を示す平面図である。図１０および１１は、本実施の形態のＳＲＡＭのメモリセル領域の構成を示す断面図である。図１０は、図７のＡ−Ａ断面部に、図１１は、図７のＢ−Ｂ断面部に対応する。なお、本明細書においては、図面の簡略化のために、後述する活性領域ＡｃＰ１およびＡｃＮ１の断面図しか示していないが、活性領域ＡｃＰ２およびＡｃＮ２の対応する断面部も同様の構造となる。
【００５２】
[メモリセル領域]
図１０および図１１に示すように、本実施の形態のＳＲＡＭのメモリセルは、ＳＯＩ基板に形成される。ＳＯＩ基板は、前述したとおり、支持基板１と絶縁層ＢＯＸとその上部の半導体領域（素子形成領域）３とを有する。この半導体領域（素子形成領域）３は、素子分離領域ＳＴＩで分離される。この素子分離領域ＳＴＩで区画された領域を活性領域Ａｃともいう。
【００５３】
よって、図１０および図１１に示すように、活性領域（半導体領域３）Ａｃの下部には絶縁層ＢＯＸが配置される。さらに、本実施の形態においては、絶縁層ＢＯＸの下部に半導体領域（１Ｗ、２Ｗ）が配置され、さらに、ｐ型の半導体領域１Ｗの下部には、ｎ型の半導体領域２Ｗが配置される。
【００５４】
図７に示す破線で囲んだ略矩形の領域は、１（１ビット）のメモリセル領域ＭＣＡである。図示するように、４つの活性領域（ＡｃＰ１、ＡｃＮ１、ＡｃＮ２、ＡｃＰ２）がＸ方向に順に並んで配置されている。ここでは、活性領域を示す符号“Ａｃ”に記号を加え、個別の領域を示してある。これらの活性領域（Ａｃ）の間は、前述したように素子分離領域（ＳＴＩ）となる。言い換えれば、素子分離領域（ＳＴＩ）で活性領域（Ａｃ）が区画される。
【００５５】
また、前述したように、活性領域（Ａｃ）の下部には、絶縁層ＢＯＸを介して半導体領域（１Ｗ、２Ｗ）が配置される。この半導体領域（１Ｗ、２Ｗ）のうち、ｐ型の半導体領域１Ｗは、２つの活性領域（ＡｃＰ１、ＡｃＰ２）の下部にそれぞれ配置され、ｎ型の半導体領域２Ｗは、活性領域（ＡｃＮ１、ＡｃＮ２）の下部に配置され、２つの活性領域（ＡｃＰ１、ＡｃＰ２）の下部のｐ型の半導体領域１Ｗ下まで延在している。このように、ｐ型の半導体領域１Ｗは、ｎ型の半導体領域２Ｗにより、ｐｎ分離されている。
【００５６】
図７に示すように、活性領域ＡｃＰ１は、Ｙ方向に長辺を有する多角形状である。具体的には、後述するドライバトランジスタＤｒ１の配置部のＸ方向の幅が、アクセストランジスタＡｃｃ１の配置部のＸ方向の幅より広くなったライン状である。図７では、上部に幅広部を有する。また、この活性領域ＡｃＰ１の下部には、絶縁層ＢＯＸを介してｐ型の半導体領域１Ｗが配置される。さらに、このｐ型の半導体領域１Ｗの下部には、ｎ型の半導体領域２Ｗが配置される（図１０参照）。
【００５７】
活性領域ＡｃＮ１は、Ｙ方向に長辺を有する四角形状である（図７）。この活性領域ＡｃＮ１の下部には、絶縁層ＢＯＸを介してｎ型の半導体領域２Ｗが配置される（図１１）。なお、このｎ型の半導体領域２Ｗは、ｐ型の半導体領域１Ｗの下部まで延在している（図１０参照）。
【００５８】
活性領域ＡｃＮ２は、Ｙ方向に長辺を有する四角形状である（図７）。この活性領域ＡｃＮ２の下部には、絶縁層ＢＯＸを介してｎ型の半導体領域２Ｗが配置される。なお、このｎ型の半導体領域２Ｗは、ｐ型の半導体領域１Ｗの下部まで延在している。
【００５９】
活性領域ＡｃＰ２は、Ｙ方向に長辺を有する多角形状である。より具体的には、後述するドライバトランジスタＤｒ２の配置部のＸ方向の幅が、アクセストランジスタＡｃｃ２の配置部のＸ方向の幅より広くなったライン状である。図７では、下部に幅広部を有する。また、この活性領域ＡｃＰ２の下部には、絶縁層ＢＯＸを介してｐ型の半導体領域１Ｗが配置される。さらに、このｐ型の半導体領域１Ｗの下部には、ｎ型の半導体領域２Ｗが配置される。
【００６０】
図７に示すように、上記４つの活性領域（ＡｃＰ１、ＡｃＮ１、ＡｃＮ２、ＡｃＰ２）上には、ゲート絶縁膜（ＧＯ、図１０、図１１等参照）を介して、ゲート電極（ゲート配線、直線ゲート）Ｇ（Ｇ１〜Ｇ４）が、各活性領域をＸ方向に横切るように延在し、上記「回路構成」の欄で説明した６つのトランジスタを構成している。なお、ゲート電極Ｇの両側の活性領域（Ａｃ）が、トランジスタのソース・ドレイン領域となる（図１０、図１１等参照）。
【００６１】
具体的に、活性領域ＡｃＰ１およびＡｃＮ１上を横切るように共通のゲート電極Ｇ１が配置されている。これにより、活性領域ＡｃＰ１上にＤｒ１および活性領域ＡｃＮ１上にＬｏ１が配置され、これらのゲート電極（Ｇ）が接続されることとなる。この共通のゲート電極Ｇ１は、活性領域ＡｃＮ２上まで延在し、後述するシェアードプラグＳＰ１ｓによりＬｏ２のソース・ドレイン領域と接続される（図１１参照）。
【００６２】
活性領域ＡｃＰ１上には、上記共通のゲート電極Ｇ１と並行に、ゲート電極Ｇ２が配置されている。これにより、活性領域ＡｃＰ１上にＡｃｃ１が配置され、Ｄｒ１のソース・ドレイン領域とＡｃｃ１のソース・ドレイン領域とが接続される（共通化される）。このゲート電極Ｇ２は、活性領域ＡｃＰ１から素子分離領域ＳＴＩ上まで延在し、その上部にはシェアードプラグＳＰ１ｗが配置される。このシェアードプラグＳＰ１ｗは、素子分離領域ＳＴＩを貫通してｐ型の半導体領域１Ｗと接続される（図１０参照）。即ち、シェアードプラグＳＰ１ｗより、Ａｃｃ１のゲート電極Ｇ２とｐ型の半導体領域１Ｗとの接続が図られる。このように、一の導電性部材（一体の導電性膜、一続きの導電性膜）であるシェアードプラグＳＰ１ｗより、Ａｃｃ１のゲート電極Ｇ２とその下部のｐ型の半導体領域１Ｗとを接続することで、メモリセル領域ＭＣＡの小面積化を図ることができる。
【００６３】
また、活性領域ＡｃＰ２およびＡｃＮ２上を横切るように共通のゲート電極Ｇ３が配置されている。これにより、活性領域ＡｃＰ２上にＤｒ２および活性領域ＡｃＮ２上にＬｏ２が配置され、これらのゲート電極（Ｇ）が接続されることとなる。この共通のゲート電極Ｇ３は、活性領域ＡｃＮ１上まで延在し、後述するシェアードプラグＳＰ１ｓによりＬｏ１のソース・ドレイン領域と接続される。
【００６４】
活性領域ＡｃＰ２上には、上記共通のゲート電極Ｇ３と並行に、ゲート電極Ｇ４が配置されている。これにより、活性領域ＡｃＰ２上にＡｃｃ２が配置され、Ｄｒ２のソース・ドレイン領域とＡｃｃ２のソース・ドレイン領域とが接続される（共通化される）。このゲート電極Ｇ４は、活性領域ＡｃＰ２から素子分離領域ＳＴＩ上まで延在し、その上部にはシェアードプラグＳＰ１ｗが配置される。このシェアードプラグＳＰ１ｗは、素子分離領域ＳＴＩを貫通してｐ型の半導体領域１Ｗと接続される。即ち、シェアードプラグＳＰ１ｗより、Ａｃｃ２のゲート電極Ｇ２とｐ型の半導体領域１Ｗとの接続が図られる。このように、一の導電性部材（一体の導電性膜、一続きの導電性膜）であるシェアードプラグＳＰ１ｗより、Ａｃｃ２のゲート電極Ｇ２とその下部のｐ型の半導体領域１Ｗとを接続することで、メモリセル領域ＭＣＡの小面積化を図ることができる。
【００６５】
また、上記４つのゲート電極Ｇ１〜Ｇ４は、２つずつ同一ライン上（一直線状）に配置されている。具体的には、活性領域ＡｃＰ１およびＡｃＮ１上を横切る共通のゲート電極Ｇ１と活性領域ＡｃＰ２上のゲート電極Ｇ４とは、Ｘ方向に延在する同一ライン上に配置されている。活性領域ＡｃＰ２およびＡｃＮ２上を横切る共通のゲート電極Ｇ３と活性領域ＡｃＰ１上のゲート電極Ｇ２とは、Ｘ方向に延在する同一ライン上に配置されている。
【００６６】
上記６つのトランジスタ（Ｄｒ１、Ａｃｃ１、Ｌｏ１、Ｌｏ２、Ａｃｃ２、Ｄｒ２）のソース・ドレイン領域上には、第１プラグＰ１（Ｐ１ａ〜Ｐ１ｈ）が配置される（図７）。第１プラグＰ１は、後述の第１層配線Ｍ１に接続するプラグである。また、４つのゲート電極（Ｇ１〜Ｇ４）上にも第１プラグＰ１が配置されるが、シェアードプラグを構成する第１プラグであるため、前述のとおりＳＰ１ｓ、ＳＰ１ｗと示す。
【００６７】
前述したように、上記シェアードプラグＳＰ１ｗは、ｐ型の半導体領域１Ｗまで到達する深いプラグである（図１０参照）。言い換えれば、シェアードプラグＳＰ１ｗの底部は、他の第１プラグＰ１（Ｐ１ａ〜Ｐ１ｈ、ＳＰ１ｓ）の底部より深い位置に配置される。
【００６８】
また、Ｌｏ２とＤｒ２の共通のゲート電極Ｇ３とＬｏ１の他方のソース・ドレイン領域とを繋ぐシェアードプラグ（シェアードコンタクト）ＳＰ１ｓは、図１の蓄積ノードＡと対応付けることができる。
【００６９】
また、Ｌｏ１とＤｒ１の共通のゲート電極Ｇ３とＬｏ２の他方のソース・ドレイン領域とを繋ぐシェアードプラグ（シェアードコンタクト）ＳＰ１ｓは、図１の蓄積ノードＢと対応付けることができる。
【００７０】
上記第１プラグＰ１（ＳＰ１ｓ、ＳＰ１ｗを含む）上に第１層配線Ｍ１が配置される。この第１層配線Ｍ１上には、さらに、多層配線層が配置される。例えば、第１層配線Ｍ１上には、第２プラグＰ２および第２層配線Ｍ２が配置され、第２層配線Ｍ２上には、第３プラグＰ３および第３層配線Ｍ３等が配置される。これらの配線等を介して第１プラグＰ１間の電気的接続が図られる。
【００７１】
図１に示すトランジスタ間の接続状態を満たす限りにおいて、第１プラグＰ１間の具体的な接続形態、例えば、第１層配線Ｍ１、第２プラグＰ２、第２層配線Ｍ２、第３プラグＰ３および第３層配線Ｍ３等のレイアウトに制限はないが、レイアウトの一例を以下に説明する。
【００７２】
図８および図９は、本実施の形態のＳＲＡＭのメモリセルの構成を示す平面図である。前述の図８は、第１層配線Ｍ１および第２プラグＰ２の配置を示す。図９は、第２プラグＰ２、第２層配線Ｍ２、第３プラグＰ３および第３層配線Ｍ３の配置を示す。図７〜図９において、メモリセル領域ＭＣＡを基準として平面図を重ねあわすことにより、各図に表示のパターンの位置関係が明確となる。
【００７３】
図８に示すように、Ｌｏ２とＤｒ２の共通のゲート電極Ｇ３上のシェアードプラグ（シェアードコンタクト）ＳＰ１ｓと、Ｄｒ１とＡｃｃ１の共通のソース・ドレイン領域上の第１プラグＰ１ｂとを接続するように第１層配線Ｍ１を配置する。
【００７４】
Ｌｏ１とＤｒ１の共通のゲート電極Ｇ１上のシェアードプラグ（シェアードコンタクト）ＳＰ１ｓとＤｒ２とＡｃｃ２の共通のソース・ドレイン領域上の第１プラグＰ１ｇとを接続するように第１層配線Ｍ１を配置する。
【００７５】
また、第１プラグＰ１ａ、Ｐ１ｃ、Ｐ１ｄ、Ｐ１ｅ、Ｐ１ｆ、Ｐ１ｈ、および２つのシェアードプラグ（シェアードコンタクト）ＳＰ１ｗの上部にそれぞれ第１層配線（パッド領域）Ｍ１を形成し、各第１層配線Ｍ１上に第２プラグＰ２（Ｐ２ａ、Ｐ２ｃ、Ｐ２ｄ、Ｐ２ｅ、Ｐ２ｆ、Ｐ２ｈ、および２つのＰ２ｗ）を配置する。
【００７６】
図９に示すように、２つのシェアードプラグ（シェアードコンタクト）ＳＰ１ｗと接続される第２プラグＰ２ｗ間をＸ方向に接続するように第２層配線Ｍ２を配置する。この第２層配線Ｍ２がワード線ＷＬとなる。
【００７７】
また、他の第２プラグＰ２（Ｐ２ａ、Ｐ２ｃ、Ｐ２ｄ、Ｐ２ｅ、Ｐ２ｆ、Ｐ２ｈ）の上部にそれぞれ第２層配線（パッド領域）Ｍ２を形成し、各第２層配線Ｍ２上に第３プラグＰ３（Ｐ３ａ、Ｐ３ｃ、Ｐ３ｄ、Ｐ３ｅ、Ｐ３ｆ、Ｐ３ｈ）を配置する。
【００７８】
第１プラグＰ１ｄ、Ｐ１ｅと接続される第３プラグＰ３ｄ、Ｐ３ｅ間をＹ方向に接続するように第３層配線Ｍ３を配置する。この第３層配線Ｍ３が電源電位線（Ｖｄｄ）となる。
【００７９】
第１プラグＰ１ａと接続される第３プラグＰ３ａ上をＹ方向に接続するように第３層配線Ｍ３を配置し、第１プラグＰ１ｈと接続される第３プラグＰ３ｈ上をＹ方向に接続するように第３層配線Ｍ３を配置する。この２つの第３層配線Ｍ３がそれぞれ接地電位線（ＶＳＳ）となる。
【００８０】
第１プラグＰ１ｃと接続される第３プラグＰ３ｃ上をＹ方向に接続するように第３層配線Ｍ３を配置し、第１プラグＰ１ｆと接続される第３プラグＰ３ｆ上をＹ方向に接続するように第３層配線Ｍ３を配置する。この２つの第３層配線Ｍ３がビット線（ＢＬ、／ＢＬ）となる。
【００８１】
[メモリセルアレイの構成]
図１２は、本実施の形態のＳＲＡＭのメモリセルアレイの概念を示す平面図である。図１２に示すように、図７等を参照しながら説明したメモリセル領域ＭＣＡを“Ｆ”で表した場合、メモリセルアレイにおいては、図中の上下方向（Ｙ方向）において、Ｘ方向に延在するライン（Ｘ軸）に対して線対称にメモリセル領域ＭＣＡが繰り返し配置される。また、図中の左右方向（Ｘ方向）において、Ｙ方向に延在するライン（Ｙ軸）に対して線対称にメモリセル領域ＭＣＡが繰り返し配置される（図４も参照）。
【００８２】
なお、前述したように、ｐ型の半導体領域１Ｗは、Ｘ方向およびＹ方向に複数配置され、ｎ型の半導体領域２Ｗは、ｐ型の半導体領域１Ｗ間において、Ｘ方向およびＹ方向に繋がる碁盤目状に一続きに配置されている。
【００８３】
このような構成により、ＳＲＡＭのメモリセルアレイを構成するｎ型のアクセストランジスタであって、ｐ型の半導体領域１Ｗの上部に形成されるアクセストランジスタの閾値電圧を、個別に制御することができる。
【００８４】
[タップセルの説明]
前述したように、ｎ型の半導体領域２Ｗは、電源電位（Ｖｄｄ）に固定され、支持基板１は、接地電位（ＶＳＳ）に固定されている（図２、図３参照）。メモリ領域内には、基板や半導体領域に所定の電位を印加するための領域（タップセル）を設ける場合がある。
【００８５】
図１３は、本実施の形態のＳＲＡＭのメモリ領域中ののタップセル領域の位置を概念的に示す平面図である。図示するように、このタップセル（給電セル）は、Ｙ方向にｍ個並ぶメモリセル領域群がｎ個ごとに配置され、Ｙ方向に延在するラインに対し線対称に、Ｘ方向に繰り返し配置される。言い換えれば、ｍ×ｎ個のアレイ領域部毎に、タップセル領域群が配置され、このタップセル領域群は、タップセルがＸ方向に複数配置されたものとなる。図１３においては、Ｘ方向に並ぶ複数のタップセルのうち、一のタップセルを「Ｆ’」で示してある。
【００８６】
このタップセル（Ｆ’）において、ｎ型の半導体領域２Ｗに電源電位（Ｖｄｄ）が印加され、支持基板１に接地電位（ＶＳＳ）が印加される。言い換えれば、タップセル（Ｆ’）に配置されるプラグや配線を介してｎ型の半導体領域２Ｗと電源電位線（Ｖｄｄ）が接続される。また、タップセル（Ｆ’）に配置されるプラグや配線を介して支持基板１と接地電位（ＶＳＳ）が接続される。
【００８７】
ｎ型の半導体領域２Ｗや支持基板１に所定の電位が印加される接続状態を満たす限りにおいて、これらの間の具体的な接続形態、例えば、第１プラグＰ１、第１層配線Ｍ１、第２プラグＰ２、第２層配線Ｍ２、第３プラグＰ３および第３層配線Ｍ３等のレイアウトに制限はないが、レイアウトの一例を以下に説明する。
【００８８】
図１４および図１５は、本実施の形態のＳＲＡＭのタップセル（Ｆ’）の構成を示す平面図である。図１６および図１７は、ＳＲＡＭのタップセルの構成を示す断面図である。図１６は、図１４のＣ−Ｃ断面部と対応し、図１７は、図１４のＤ−Ｄ断面部と対応する。
【００８９】
例えば、図１４に示すように、破線で囲まれた略矩形の領域であるタップセル領域Ｆ’Ａには、プラグＰ１ｓｕおよびＰ１ｗが配置されている。図１６に示すように、Ｃ−Ｃ断面部においては、素子分離領域（ＳＴＩ）の下部に支持基板１が配置されている。この素子分離領域ＳＴＩを貫通して支持基板１と接続されるプラグＰ１ｓｕが配置されている。また、図１７に示すように、Ｄ−Ｄ断面部においては、素子分離領域（ＳＴＩ）の下部にｎ型の半導体領域２Ｗが配置されている。この素子分離領域ＳＴＩを貫通してｎ型の半導体領域２Ｗと接続されるプラグＰ１ｗが配置されている。
【００９０】
支持基板１と接続されるプラグＰ１ｓｕは、第１層配線Ｍ１、第２プラグＰ２、第２層配線Ｍ２および第３プラグＰ３を介して第３層配線Ｍ３（ＶＳＳ）と接続されている（図１５、図１６）。また、ｎ型の半導体領域２Ｗと接続されるプラグＰ１ｗは、第１層配線Ｍ１、第２プラグＰ２、第２層配線Ｍ２および第３プラグＰ３を介して第３層配線Ｍ３（Ｖｄｄ）と接続されている（図１５、図１７）。
【００９１】
図１５に示すように、プラグＰ１ｓｕと接続される第３層配線Ｍ３（ＶＳＳ）は、上記「メモリセルの構成」の欄で説明した接地電位線であり、メモリセル領域ＭＣＡから延在するものである。また、プラグＰ１ｗと接続される第３層配線Ｍ３（Ｖｄｄ）は、上記「メモリセルの構成」の欄で説明した電源電位線であり、メモリセル領域ＭＣＡから延在するものである。なお、これらの配線を「メモリセルの構成」の欄で説明した電位線と別配線としてもよい。また、これらの電位線の間には、メモリセル領域ＭＣＡから延在するビット線（ＢＬ、／ＢＬ）が配置されている。
【００９２】
[周辺回路領域の構成]
図１８は、本実施の形態の半導体装置の周辺回路領域を示す断面図である。周辺回路領域ＰＡには、論理回路を構成するＭＩＳＦＥＴ（Ｑｎ、Ｑｐ）などが形成される。なお、このＱｎ、Ｑｐについても、単に、ＭＯＳやトランジスタと表示する場合がある。
【００９３】
また、形成されるＭＩＳＦＥＴに制限はないが、例えば、Ｉ／Ｏ（入出力）端子用の高耐圧用のＭＩＳＦＥＴが形成される。この場合、例えば、メモリセルを構成するトランジスタよりゲート長を大きくする。但し、図面を簡易にするために、図１８等においては、ＱｎおよびＱｐのゲート長をメモリセルを構成するトランジスタ（例えば、Ａｃｃ１等）のゲート長と同程度に記載してある。
【００９４】
図１８に示すように、周辺回路領域ＰＡには、支持基板１の主表面に配置されたｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）と、ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）とを有する。ここでは、絶縁層ＢＯＸと、その上部の半導体領域（素子形成領域）３とが除去されており、支持基板１の主表面に、ＭＩＳＦＥＴ（Ｑｎ、Ｑｐ）、いわゆるバルクＭＩＳＦＥＴが形成されている。
【００９５】
ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）は、支持基板１中に形成されたｐ型ウエルｐＷの主表面に配置され、また、ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）は、支持基板１中に形成されたｎ型ウエルｎＷの主表面に配置されている。
【００９６】
ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）は、支持基板１（ｐ型ウエルｐＷ）上に、ゲート絶縁膜ＧＯを介して配置されたゲート電極Ｇと、このゲート電極Ｇの両側の支持基板１（ｐ型ウエルｐＷ）中に配置されたソース・ドレイン領域を有する。このソース・ドレイン領域は、ＬＤＤ構成を有し、ｎ型の低濃度不純物領域ＥＸ１とｎ型の高濃度不純物領域ＳＤとを有する。
【００９７】
ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）は、支持基板１（ｎ型ウエルｎＷ）上に、ゲート絶縁膜を介して配置されたゲート電極と、このゲート電極の両側の支持基板１（ｎ型ウエルｎＷ）中に配置されたソース・ドレイン領域を有する。このソース・ドレイン領域は、ＬＤＤ構成を有し、ｐ型の低濃度不純物領域ＥＸ１とｐ型の高濃度不純物領域ＳＤとを有する。
【００９８】
ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）およびｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）の上部には、メモリ領域と同様に、層間絶縁膜（２０、２１、２２）を介して複数の配線層（Ｍ１〜Ｍ３）が配置されている。
【００９９】
[製造工程]
[トランジスタ形成工程]
次いで、図１９〜図４６の断面図を参照しながら本実施の形態の半導体装置の製造工程を説明するとともに、本実施の形態のＳＲＡＭのメモリ領域と周辺回路領域の構成をより明確にする。図１９〜図４６は、本実施の形態の半導体装置の製造工程を示す断面図である。主に、ＳＲＡＭのメモリセル領域ＭＣＡ、タップセル領域Ｆ’Ａおよび周辺回路領域ＰＡの断面を参照しながら製造工程を説明する。
【０１００】
図１９に示すＳＯＩ基板を準備する。このＳＯＩ基板は、前述したとおり、支持基板１と絶縁層ＢＯＸとその上部の半導体領域（素子形成領域）３とを有する。支持基板１は、例えば、ｐ型の単結晶シリコン基板である。絶縁層ＢＯＸは、例えば、酸化シリコン膜であり、その膜厚は、例えば、４〜２０ｎｍ程度である。また、半導体領域３は、例えば、単結晶シリコン層であり、その厚さは、例えば、４〜２０ｎｍ程度である。
【０１０１】
次いで、図２０〜図２３に示すように、ＳＯＩ基板中に、素子分離領域ＳＴＩを形成する。この素子分離領域ＳＴＩにより、活性領域（Ａｃ）が区画される。なお、タップセル領域Ｆ’の第１プラグＰ１ｓｕ、Ｐ１ｗ形成領域においては、素子分離領域ＳＴＩを形成しておく（図２２、図２３）。
【０１０２】
この素子分離領域ＳＴＩは、ＳＴＩ（shallow trench isolation）法を用いて形成することができる。すなわち、ＳＯＩ基板にフォトリソグラフィ技術およびエッチング技術を使用して支持基板１まで到達する素子分離溝を形成する。そして、素子分離溝を埋め込むように半導体基板上に酸化シリコン膜などの絶縁膜を形成する。この酸化シリコン膜は、ＣＶＤ（Chemical Vapor Deposition）法等を用いて形成する。その後、化学的機械的研磨法（ＣＭＰ；chemical mechanical polishing）により、半導体基板上に形成された不要な酸化シリコン膜を除去する。これにより、素子分離溝内にだけ酸化シリコン膜を埋め込んだ素子分離領域ＳＴＩを形成することができる。酸化シリコン膜の膜厚（素子分離領域の厚さ）は、例えば、３００ｎｍ〜７００ｎｍ程度である。
【０１０３】
次いで、メモリセル領域ＭＣＡにおいて、支持基板１中に、ｐ型の半導体領域１Ｗおよびｎ型の半導体領域２Ｗを形成する（図２０、図２１）。ｐ型の半導体領域１Ｗは、例えば、イオン注入法を用いて、支持基板１中にｐ型不純物を導入することにより形成する。例えば、１０〜１００ｋｅＶのエネルギーで、１×１０１２／ｃｍ２〜４×１０１４／ｃｍ２の濃度で、ホウ素（Ｂ）をイオン打ち込みし、ｐ型の半導体領域１Ｗを形成する。ｐ型の半導体領域１Ｗの深さは、絶縁層ＢＯＸの底部から１０ｎｍ〜５００ｎｍ程度である。このｐ型の半導体領域１Ｗの底部は、素子分離領域ＳＴＩの底部より深い。
【０１０４】
ｎ型の半導体領域２Ｗは、例えば、イオン注入法を用いて、支持基板１中にｎ型不純物を導入することにより形成する。例えば、１０〜１００ｋｅＶのエネルギーで、１×１０１２／ｃｍ２〜４×１０１４／ｃｍ２の濃度で、リン（Ｐ）をイオン打ち込みし、ｎ型の半導体領域２Ｗを形成する。ｎ型の半導体領域２Ｗの深さは、絶縁層ＢＯＸの底部から１０ｎｍ〜５００ｎｍ程度である。この際、ｎ型の半導体領域２Ｗの底部は、ｐ型の半導体領域１Ｗの底部より深く、また、ｎ型の半導体領域２Ｗの上部にｐ型の半導体領域１Ｗが点在するように２つの半導体領域（１Ｗ、２Ｗ）を形成する（図４〜図６等参照）。即ち、前述したように、メモリ領域においては、平面視において、略矩形のｐ型の半導体領域１Ｗが、Ｘ方向およびＹ方向にそれぞれ所定の間隔（ＤＸ、ＤＹ）を置いて、アレイ状に配置され、ｎ型の半導体領域２Ｗは、平面視において、上記所定の間隔（ＤＸ、ＤＹ）部において、Ｘ方向およびＹ方向に繋がる碁盤目状に一続きに配置されるように、２つの半導体領域（１Ｗ、２Ｗ）を形成する（図４、図５等参照）。また、深さ方向においては、前述したように、ｐ型の半導体領域１Ｗの底部および側部を覆うようにｎ型の半導体領域２Ｗを深く形成する（図６等参照）。
【０１０５】
上記不純物の形成の際には、適宜、フォトレジスト膜（マスク膜）を形成し、不純物の注入が不要な領域に不純物が導入されるのを阻止することは言うまでもない。また、イオン打ち込みは、飛程を調整することにより、その後の不純物の拡散により、所望の深さの不純物領域（ウエル領域）を形成することができる。１度のイオン注入による制御が困難な場合は、イオンの打ち込みエネルギーを変えて複数回注入してもよい。なお、“飛程”とは、不純物（イオン）が注入対象物（ここでは、支持基板１）中に入射したとき、その物質中で完全に停止するまでの平均距離をいう。
【０１０６】
この際、タップセル領域Ｆ’Ａの第１プラグＰ１ｗ形成領域（Ｄ−Ｄ部）においては、ｎ型の半導体領域２Ｗを形成する（図２３）。また、タップセル領域Ｆ’Ａの第１プラグＰ１ｓｕ形成領域（Ｃ−Ｃ部）においては、ｐ型の半導体領域１Ｗおよびｎ型の半導体領域２Ｗを形成せず、支持基板１のままとしておく（図２２）。
【０１０７】
次いで、図２４に示すように、周辺回路領域ＰＡにおいて、支持基板１中に、ｐ型ウエルｐＷおよびｎ型ウエルｎＷを形成する。ｐ型ウエルｐＷは、例えば、イオン注入法を用いて、支持基板１中にｐ型不純物（Ｂ）を導入することにより形成する。例えば、１０〜１００ｋｅＶのエネルギーで、１×１０１２／ｃｍ２〜４×１０１４／ｃｍ２の濃度で、ホウ素（Ｂ）をイオン打ち込みする。ｎ型ウエルｎＷは、例えば、イオン注入法を用いて、支持基板１中にｎ型不純物（ＰまたはＡｓ）を導入することにより形成する。例えば、１０〜１００ｋｅＶのエネルギーで、１×１０１２／ｃｍ２〜４×１０１４／ｃｍ２の濃度で、リン（Ｐ）をイオン打ち込みする。このｐ型ウエルｐＷおよびｎ型ウエルｎＷの形成に際しては、イオンの打ち込みエネルギーを変えた複数回の注入を行うことが好ましい。
【０１０８】
なお、半導体領域の形成順序は適宜変更可能である、例えば、ウエル領域（ｎＷ、ｐＷ）を形成した後、半導体領域（１Ｗ、２Ｗ）を形成してもよい。また、適宜、各ＭＩＳＦＥＴのチャネル領域にしきい値電圧の調整用の不純物を注入してもよい。このような不純物の注入をチャネルインプラという。但し、メモリセル領域ＭＣＡにおいては、トランジスタのチャネル領域がノンドープとなるよう、半導体領域３には不純物を注入しない方が好ましい。この半導体領域３（チャネルとなる領域）中にしきい値電圧の調整用の不純物を注入してもよいが、この場合、不純物濃度のばらつきによるトランジスタ特性のばらつき大きくなる。これに対し、チャネル領域をノンドープとすることで、トランジスタ特性のばらつきを低減することができる。
【０１０９】
次いで、図２５に示すように、周辺回路領域ＰＡの支持基板１上の絶縁層ＢＯＸおよび半導体領域３を除去する。例えば、半導体領域３を構成する単結晶シリコン層を、ドライエッチングなどにより除去し、絶縁層ＢＯＸを構成する酸化シリコン膜を、ウエットエッチングなどにより除去する。この際、素子分離領域ＳＴＩの表面と支持基板１の表面との間に高低差が生じる。この高低差は、以降のエッチングや洗浄工程などにより、軽減され得る。
【０１１０】
次いで、図２６〜図２８に示すように、メモリセル領域ＭＣＡの半導体領域３の主表面に、各トラジスタ（Ａｃｃ１、Ｄｒ１、Ｌｏ１、Ａｃｃ２、Ｄｒ２、Ｌｏ２）を形成し、周辺回路領域ＰＡの支持基板１の主面に各トランジスタ（Ｑｎ、Ｑｐ）を形成する。
【０１１１】
まず、メモリセル領域ＭＣＡの活性領域（Ａｃ）の主表面に、ゲート絶縁膜ＧＯを形成する。このゲート絶縁膜ＧＯとしては、例えば、酸化シリコン膜などを用いることができる。例えば、熱酸化法を用いて例えば、１ｎｍ〜３ｎｍ程度の膜厚の酸化シリコン膜を形成する。なお、ＣＶＤ法を用いて酸化シリコン膜を形成してもよい。また、周辺回路領域の活性領域（Ａｃ）の主表面に、ゲート絶縁膜ＧＯを形成する。このゲート絶縁膜ＧＯとしては、例えば、酸化シリコン膜などを用いることができる。例えば、熱酸化法を用いて例えば、１０ｎｍ〜２０ｎｍ程度の膜厚の酸化シリコン膜を形成する。
【０１１２】
なお、上記酸化シリコン膜に代えて酸窒化シリコン膜を用いてもよい。また、ゲート絶縁膜ＧＯを高誘電体膜（ｈｉｇｈ−ｋ膜）で構成してもよい。また、ゲート絶縁膜ＧＯを、酸化シリコン膜とこの上部の高誘電体膜（ｈｉｇｈ−ｋ膜）との積層膜で構成してもよい。
【０１１３】
次いで、ゲート絶縁膜ＧＯ上に、導電性膜よりなるゲート電極Ｇを形成する。ゲート電極Ｇとしては、例えば、多結晶シリコン膜を用いることができる。例えば、ゲート絶縁膜ＧＯ上に多結晶シリコン膜をＣＶＤ法などを用いて例えば１０ｎｍ〜５０ｎｍ程度の膜厚で堆積し、さらに、その上部に、１００ｎｍ〜３００ｎｍ程度の窒化シリコン膜を堆積する。次いで、多結晶シリコン膜および窒化シリコン膜の積層膜をパターニングすることによりゲート電極Ｇを形成する。ゲート電極Ｇ上には、窒化シリコン膜などの絶縁膜よりなるキャップ絶縁膜ＣＰが残存している。
【０１１４】
なお、ゲート電極Ｇとして金属膜を用いてもよい。また、ゲート電極Ｇを金属膜とその上部の多結晶シリコン膜との積層膜で構成してもよい。このように、金属（金属的な導電性を持つ化合物を含む）をゲート電極として用いた、いわゆるメタルゲート構造を採用してもよい。なお、例えば、メモリセル領域ＭＣＡのゲート電極Ｇのゲート長は６０〜８０ｎｍ程度、周辺回路領域ＰＡのゲート電極Ｇのゲート長は例えば１００〜１２０ｎｍ程度である。
【０１１５】
次いで、ゲート電極Ｇの両側の、活性領域ＡｃＰ１、ＡｃＰ２およびｐ型ウエルｐＷ中に、ｎ型の低濃度不純物領域ＥＸ１を形成する。このｎ型の低濃度不純物領域ＥＸ１は、ゲート電極Ｇ（上部のキャップ絶縁膜ＣＰを含む）をマスクとして、イオン注入法により、活性領域（ＡｃＰ１、ＡｃＰ２、ｐＷ）にｎ型不純物を導入することにより形成する。また、ゲート電極Ｇの両側の活性領域ＡｃＮ１、ＡｃＮ２およびｎ型ウエルｎＷ中に、ｐ型の低濃度不純物領域ＥＸ１を形成する。このｐ型の低濃度不純物領域ＥＸ１は、ゲート電極Ｇをマスクとして、イオン注入法により、活性領域（ＡｃＮ１、ＡｃＮ２、ｐＷ）にｐ型不純物を導入することにより形成する。
【０１１６】
次いで、ゲート電極Ｇの両側の側壁に、サイドウォール膜ＳＷ１を形成する。例えば、酸化シリコン膜とその上部の窒化シリコン膜との積層膜よりなる絶縁膜をＣＶＤ法でゲート電極Ｇ上に堆積した後、異方性エッチングを施し、ゲート電極Ｇの側壁に絶縁膜をサイドウォール膜ＳＷ１として残存させる。
【０１１７】
次いで、ゲート電極Ｇおよびサイドウォール膜ＳＷ１の合成体の両側の活性領域（ＡｃＰ１、ＡｃＰ２、ｐＷ）中に、ｎ型の高濃度不純物領域ＳＤａを形成する。例えば、２ｋｅＶのエネルギーで、２×１０１４／ｃｍ２〜８×１０１４／ｃｍ２の濃度で、ヒ素（Ａｓ）をイオン打ち込みし、ｎ型の高濃度不純物領域ＳＤａを形成する。
【０１１８】
次いで、ゲート電極Ｇおよびサイドウォール膜ＳＷの合成体の両側の活性領域（ＡｃＮ１、ＡｃＮ２、ｎＷ）中に、ｐ型の高濃度不純物領域ＳＤａを形成する。例えば、０．５ｋｅＶのエネルギーで、２×１０１４／ｃｍ２〜８×１０１４／ｃｍ２の濃度で、ホウ素（Ｂ）をイオン打ち込みし、ｐ型の高濃度不純物領域ＳＤａを形成する。
【０１１９】
次いで、図２９〜図３１に示すように、ゲート電極Ｇおよびサイドウォール膜ＳＷ１の合成体の両側の活性領域（ＡｃＰ１、ＡｃＰ２、ＡｃＮ１、ＡｃＮ２、ｐＷ、ｎＷ）上、即ち、高濃度不純物領域ＳＤａ上にエピタキシャル成長により、膜厚２０〜６０ｎｍ程度の半導体領域ＥＰを形成する。この際、ゲート電極Ｇ上はキャップ絶縁膜ＣＰで覆われているため、ゲート電極Ｇ上にはエピタキシャル成長しない。この後、ゲート電極Ｇ上のキャップ絶縁膜ＣＰをウエットエッチングなどで除去し、さらに、サイドウォール膜ＳＷ１をウエットエッチングなどで除去する。
【０１２０】
次いで、図３２〜図３４に示すように、ゲート電極Ｇの両側の側壁に、サイドウォールを新たに形成する。このサイドウォールをＳＷで示す。例えば、酸化シリコン膜とその上部の窒化シリコン膜との積層膜よりなる絶縁膜をＣＶＤ法でゲート電極Ｇ上に堆積した後、異方性エッチングを施し、ゲート電極Ｇの側壁に絶縁膜をサイドウォール膜ＳＷとして残存させる。
【０１２１】
次いで、ゲート電極Ｇおよびサイドウォール膜ＳＷの合成体の両側の活性領域（ＡｃＰ１、ＡｃＰ２、ｐＷ）および半導体領域ＥＰ中に、ｎ型の高濃度不純物領域ＳＤを形成する。例えば、２０ｋｅＶのエネルギーで、４×１０１５／ｃｍ２程度の濃度で、ヒ素（Ａｓ）をイオン打ち込みし、ｎ型の高濃度不純物領域ＳＤを形成する。なお、例えば、１０ｋｅＶのエネルギーで、２×１０１５／ｃｍ２程度の濃度のヒ素（Ａｓ）を追加打ち込みしてもよい。
【０１２２】
次いで、ゲート電極Ｇおよびサイドウォール膜ＳＷの合成体の両側の活性領域（ＡｃＮ１、ＡｃＮ２、ｎＷ）および半導体領域ＥＰ中に、ｐ型の高濃度不純物領域ＳＤを形成する。例えば、２ｋｅＶのエネルギーで、４×１０１５／ｃｍ２程度の濃度で、ホウ素（Ｂ）をイオン打ち込みし、ｐ型の高濃度不純物領域ＳＤを形成する。なお、例えば、１ｋｅＶのエネルギーで、２×１０１５／ｃｍ２程度の濃度のホウ素（Ｂ）を追加打ち込みしてもよい。
【０１２３】
なお、ここでは、エピタキシャル成長により形成された半導体領域（ＥＰ）と半導体領域３中の高濃度不純物領域を一体として“ＳＤ”で示してある。
【０１２４】
以上の工程により、メモリセル領域ＭＣＡの６つのトランジスタ（Ｄｒ１、Ａｃｃ１、Ｌｏ１、Ｌｏ２、Ａｃｃ２、Ｄｒ２）および周辺回路領域ＰＡのＭＩＳＦＥＴ（Ｑｎ、Ｑｐ）が略完成する。
【０１２５】
次いで、ゲート電極Ｇおよびソース、ドレイン領域（ＳＤ）上に、サリサイド（Salicide：Self Aligned Silicide）技術により、金属シリサイド層１３を形成する。例えば、トランジスタ上にニッケル（Ｎｉ）膜などの金属膜を形成し熱処理を施すことにより、ゲート電極ＧとＮｉ膜およびソース、ドレイン領域（ＳＤ）とＮｉ膜との接触領域において、シリサイド化反応を生じさせる。その後、未反応のＮｉ膜を除去することにより、ニッケルシリサイド膜を形成する。
【０１２６】
[第１プラグ形成工程]
次いで、図３５〜図４６に示すように、各トランジスタ（Ｄｒ１、Ａｃｃ１、Ｌｏ１、Ｌｏ２、Ａｃｃ２、Ｄｒ２）のソース、ドレイン領域（ＳＤ）上に第１プラグＰ１（Ｐ１ａ〜Ｐ１ｈ、ＳＰ１ｓ、ＳＰ１ｗ、Ｐ１ｓｕ、Ｐ１ｗ）を形成する。
【０１２７】
まず、図３５等に示すように、各トランジスタ（Ｄｒ１、Ａｃｃ１、Ｌｏ１、Ｑｎ、Ｑｐ等）上に層間絶縁膜２０として窒化シリコン膜２０ａと酸化シリコン膜２０ｂとの積層膜を形成する。この窒化シリコン膜２０ａは酸化シリコン膜２０ｂのエッチングの際のエッチングストッパーの役割を果たすものであり、酸化シリコン膜２０ｂより薄く形成される。
【０１２８】
次いで、図３５に示すように、層間絶縁膜２０上にフォトレジスト膜ＰＲ１を形成し、露光・現像処理（フォトリソグラフィ）を行うことにより、第１プラグ（ＳＰ１ｗ）の形成領域を開口する。次いで、フォトレジスト膜ＰＲ１をマスクに酸化シリコン膜２０ｂを窒化シリコン膜２０ａが露出するまでエッチングする。次いで、図３６に示すように、露出した窒化シリコン膜２０ａをエッチングした後、さらに、その下部の素子分離領域ＳＴＩをｐ型の半導体領域１Ｗが露出するまでエッチングする。この工程により、層間絶縁膜２０および素子分離領域ＳＴＩを貫通する深いコンタクトホール（接続孔）Ｃ１ａを形成することができる（図３６）。この際、第１プラグＰ１のうち、浅い第１プラグであるＰ１ａ〜Ｐ１ｈおよびＳＰ１ｓの形成領域は、フォトレジスト膜ＰＲ１で覆いエッチングを行わない。一方、第１プラグＰ１のうち、深い第１プラグであるタップセル領域Ｆ’ＡのＰ１ｓｕおよびＰ１ｗの形成領域は、ＳＰ１ｗの形成領域と同様に、層間絶縁膜２０および素子分離領域ＳＴＩを貫通する深いコンタクトホールＣ１ａを形成する（図３７、図３８）。
【０１２９】
次いで、フォトレジスト膜ＰＲ１をアッシングなどで除去した後、図３９〜図４１に示すように、層間絶縁膜２０上にフォトレジスト膜ＰＲ２を形成し、露光・現像処理を行うことにより、浅い第１プラグ（Ｐ１ａ〜Ｐ１ｈおよびＳＰ１ｓ）の形成領域を開口する。この際、周辺回路領域ＰＡの第１プラグＰ１形成領域も開口する。また、この際、深いコンタクトホールＣ１ａ内は、フォトレジスト膜ＰＲ２で埋め込まれる。
【０１３０】
次いで、フォトレジスト膜ＰＲ２をマスクに酸化シリコン膜２０ｂを窒化シリコン膜２０ａが露出するまでエッチングする。次いで、露出した窒化シリコン膜２０ａをエッチングすることにより、層間絶縁膜２０中に浅いコンタクトホール（接続孔）Ｃ１ｂを形成する。
【０１３１】
このように、深さの異なるコンタクトホール（Ｃ１ａ、Ｃ１ｂ）を異なる工程で形成することにより、コンタクトホールを精度良く形成することができ、良好なコンタクトを図ることができる。
【０１３２】
次いで、フォトレジスト膜ＰＲ２をアッシングなどで除去した後、図４２〜図４６に示すように、コンタクトホールＣ１ａ、Ｃ１ｂの内部を含む層間絶縁膜２０上に導電性膜を堆積する。導電性膜としては、バリア膜（図示せず）と金属膜との積層膜を用いることができる。バリア膜としては、例えば、Ｔｉ（チタン）膜またはＴｉＮ（窒化チタン）膜、もしくはこれらの積層膜を用いることができる。また、金属膜としては、例えば、Ｗ（タングステン）膜などを用いることができる。堆積した導電性膜のうち、コンタクトホール以外の導電性膜をＣＭＰ法などを用いて除去することにより、コンタクトホールＣ１ａ、Ｃ１ｂ内に導電性膜を埋め込むことにより、第１プラグＰ１を形成する。浅い第１プラグ（Ｐ１ａ〜Ｐ１ｈ、ＳＰ１ｓおよび周辺回路領域ＰＡのＰ１）は、層間絶縁膜２０を貫通して形成され、深い第１プラグ（ＳＰ１ｗ、Ｐ１ｓｕおよびＰ１ｗ）は、層間絶縁膜２０および素子分離領域ＳＴＩを貫通して形成される（図４２〜図４６）。
【０１３３】
[配線形成工程]
次いで、プラグＰ１の上部に、第１層配線Ｍ１〜第３層配線Ｍ３を形成する。この第１層配線Ｍ１は、Ａｌ（アルミニウム）などの導電性膜をパターニングすることにより形成することができる。その後、第１層配線Ｍ１上に層間絶縁膜２１を形成し、第２プラグＰ２を形成した後、導電性膜のパターニングにより第２層配線Ｍ２を形成する。さらに、第２層配線Ｍ２上に層間絶縁膜２２を形成し、第３プラグＰ３を形成した後、導電性膜のパターニングにより第３層配線Ｍ３を形成する（図１０、図１１及び図１８参照）。
【０１３４】
なお、第１層配線Ｍ１〜第３層配線Ｍ３埋め込み配線（ダマシン配線）としてもよい。以下にダマシン配線とする場合の形成工程を簡単に説明する。
【０１３５】
第１層配線Ｍ１を、層間絶縁膜２０上の配線溝用絶縁膜に形成された配線溝内に導電性膜を埋め込むことにより形成する。例えば、配線溝の内部（底部および側壁上）を含む溝形成用絶縁膜上にバリア導体膜（例えば窒化チタン膜）を形成し、さらに、その上部に、ＣＶＤ法またはスパッタリング法などにより銅のシード層を形成する。この後、電解めっき法などを用いてシード層上に銅めっき膜を成長させ、銅めっき膜により配線溝の内部を埋め込む。次いで、配線溝以外の領域の銅めっき膜、シード層およびバリア導体膜をＣＭＰ法により除去し、溝内に銅めっき膜、シード層およびバリア導体膜を残すことで、銅を主導電材料とする第１層配線Ｍ１を形成する。このように、配線溝の内部に導電性膜を埋め込むことにより配線を形成する方法をダマシン法といい、特に、プラグと配線（導電膜）とを別工程で形成する方法をシングルダマシン法と言う。また、後述する第２層配線Ｍ２のように、コンタクトホールおよび溝内に同時に導電性膜を埋め込むことにより、一度にプラグと配線（導電膜）とを形成する方法をデュアルダマシン法と言う。
【０１３６】
次いで、第１層配線Ｍ１が埋め込まれた溝形成用絶縁膜上に、絶縁膜および溝形成用絶縁膜を形成し、デュアルダマシン法を用いて、第２プラグＰ２および第２層配線Ｍ２を形成する。例えば、絶縁膜および溝形成用絶縁膜をパターニングすることにより、配線溝およびコンタクトホールを形成する。次いで、配線溝およびコンタクトホール内に、バリア導体膜、銅のシード層を形成し、さらに銅めっき膜を形成する。次いで、配線溝およびコンタクトホール以外の領域の銅めっき膜、シード層およびバリア導体膜をＣＭＰ法により除去する。これにより、第２プラグＰ２および第２層配線Ｍ２を形成することができる。
【０１３７】
次いで、第２プラグＰ２および第２層配線Ｍ２と同様に、デュアルダマシン法を用いて、第３プラグＰ３および第３層配線Ｍ３を形成する。
【０１３８】
（実施の形態２）
実施の形態１においては、深さの異なるコンタクトホール（Ｃ１ａ、Ｃ１ｂ）を異なる工程で形成し、浅い第１プラグ（Ｐ１ａ〜Ｐ１ｈ、ＳＰ１ｓおよび周辺回路領域ＰＡのＰ１）および深い第１プラグ（ＳＰ１ｗ、Ｐ１ｓｕおよびＰ１ｗ）を形成した。これに対し、本実施の形態においては、あらかじめ、第１プラグＳＰ１ｗ等の形成領域に、ｐ型の半導体領域１Ｗとの接続領域（開口領域）ＣＡを形成しておくことで、第１プラグＰ１用のコンタクトホールＣ１の深さの差を低減し、同一工程でコンタクトホールＣ１を形成する。
【０１３９】
第１プラグ（ＳＰ１ｗ、Ｐ１ｓｕおよびＰ１ｗ）とｐ型の半導体領域１Ｗとの接続構造以外は実施の形態１と同様であるため、第１プラグ（ＳＰ１ｗ、Ｐ１ｓｕおよびＰ１ｗ）とその近傍のｐ型の半導体領域１Ｗの構造および製造工程について詳細に説明する。
【０１４０】
図４７〜図５０は、本実施の形態のＳＲＡＭのメモリセル領域の構成を示す平面図または断面図である。
【０１４１】
図４７に示すように、活性領域ＡｃＰ１上には、上記共通のゲート電極Ｇ１と並行に、ゲート電極Ｇ２が配置されている。これにより、活性領域ＡｃＰ１上にＡｃｃ１が配置され、Ｄｒ１のソース・ドレイン領域とＡｃｃ１のソース・ドレイン領域とが接続される（共通化される）。このゲート電極Ｇ２は、活性領域ＡｃＰ１から素子分離領域ＳＴＩ上まで延在し、その上部にはシェアードプラグＳＰ１ｗが配置される。この構成は、実施の形態１（図７）と同様である。
【０１４２】
但し、本実施の形態においては、シェアードプラグＳＰ１ｗは、ゲート電極Ｇ２上から接続領域ＣＡまで延在し（図４７）、層間絶縁膜２０を貫通して接続領域ＣＡのｐ型の半導体領域１Ｗと接続される（図４８）。
【０１４３】
このように、接続領域ＣＡを設けることで、実施の形態１と比較し、シェアードプラグＳＰ１ｗを浅く形成することができる。
【０１４４】
また、活性領域ＡｃＰ２上には、上記共通のゲート電極Ｇ３と並行に、ゲート電極Ｇ４が配置されている。これにより、活性領域ＡｃＰ２上にＡｃｃ２が配置され、Ｄｒ２のソース・ドレイン領域とＡｃｃ２のソース・ドレイン領域とが接続される（共通化される）。このゲート電極Ｇ４は、活性領域ＡｃＰ２から素子分離領域ＳＴＩ上まで延在し、その上部にはシェアードプラグＳＰ１ｗが配置される。この構成は、実施の形態１（図７）と同様である。
【０１４５】
但し、本実施の形態においては、シェアードプラグＳＰ１ｗは、ゲート電極Ｇ４上から接続領域ＣＡまで延在し（図４７）、層間絶縁膜２０を貫通して接続領域ＣＡのｐ型の半導体領域１Ｗと接続される（図４８参照）。
【０１４６】
このように、接続領域ＣＡを設けることで、実施の形態１と比較し、シェアードプラグＳＰ１ｗを浅く形成することができる。言い換えれば、シェアードプラグＳＰ１ｗは、素子分離領域ＳＴＩを貫通して配置する必要がなく、シェアードプラグＳＰ１ｗの底部は、素子分離領域ＳＴＩの底部より高い位置で、ｐ型の半導体領域１Ｗと接続される。
【０１４７】
また、図４９に示すように、タップセル領域Ｆ’Ａの第１プラグＰ１ｓｕ形成領域（Ｃ−Ｃ部）においては、素子分離領域ＳＴＩ、ｐ型の半導体領域１Ｗおよびｎ型の半導体領域２Ｗなどを形成せず、支持基板１よりなる接続領域ＣＡを配置することで、第１プラグＰ１ｓｕを浅く形成することができる。
【０１４８】
また、図５０に示すように、タップセル領域Ｆ’Ａの第１プラグＰ１ｗ形成領域（Ｄ−Ｄ部）においては、素子分離領域ＳＴＩを形成せず、ｎ型の半導体領域２Ｗよりなる接続領域ＣＡを配置することで、シェアードプラグＳＰ１ｗを浅く形成することができる。
【０１４９】
[製造工程]
次いで、本実施の形態の半導体装置の製造工程を説明するとともに、本実施の形態のＳＲＡＭのメモリ領域の構成をより明確にする。
【０１５０】
図５１および図５２は、本実施の形態の半導体装置の製造工程を示す断面図である。主に、ＳＲＡＭのメモリセル領域ＭＣＡの断面およびタップセル領域Ｆ’Ａの断面（図４９、図５０）を参照しながら製造工程を説明する。
【０１５１】
まず、実施の形態１と同様に、支持基板１と絶縁層ＢＯＸとその上部の半導体領域３とを有するＳＯＩ基板を準備し、素子分離領域ＳＴＩを形成した後、ｐ型の半導体領域１Ｗおよびｎ型の半導体領域２Ｗを形成する（図５１）。この際、接続領域ＣＡにおいては、素子分離領域ＳＴＩを形成せず、ｐ型の半導体領域１Ｗとその下部のｎ型の半導体領域２Ｗを形成する（図５１）。なお、タップセル領域Ｆ’Ａの第１プラグＰ１ｗ形成領域（Ｄ−Ｄ部）においては、ｎ型の半導体領域２Ｗを形成する（図５０）。また、タップセル領域Ｆ’Ａの第１プラグＰ１ｓｕ形成領域（Ｃ−Ｃ部）においては、ｐ型の半導体領域１Ｗおよびｎ型の半導体領域２Ｗを形成せず、支持基板１のままとしておく（図４９）。
【０１５２】
次いで、実施の形態１と同様に、周辺回路領域ＰＡにおいて、支持基板１中に、ｐ型ウエルｐＷおよびｎ型ウエルｎＷを形成する（図２４参照）。
【０１５３】
次いで、実施の形態１と同様に、周辺回路領域ＰＡの支持基板１上の絶縁層ＢＯＸおよび半導体領域３を除去する（図２５参照）。ここで、本実施の形態においては、メモリセル領域ＭＣＡおよびタップセル領域Ｆ’Ａの接続領域ＣＡにおいても、支持基板１上の絶縁層ＢＯＸおよび半導体領域３を除去しておく（図５１、図４９、図５０）。
【０１５４】
次いで、実施の形態１と同様に、メモリセル領域ＭＣＡの半導体領域３の主表面に、各トラジスタ（Ａｃｃ１、Ｄｒ１、Ｌｏ１、Ａｃｃ２、Ｄｒ２、Ｌｏ２）を形成し、周辺回路領域ＰＡの支持基板１の主面に各トランジスタ（Ｑｎ、Ｑｐ）を形成し、さらに、実施の形態１と同様に、ゲート電極Ｇおよびソース、ドレイン領域（ＳＤ）上に、サリサイド技術により、金属シリサイド層１３を形成する（図２６〜図３４参照）。
【０１５５】
次いで、各トランジスタ（Ｄｒ１、Ａｃｃ１、Ｌｏ１、Ｌｏ２、Ａｃｃ２、Ｄｒ２）のソース、ドレイン領域（ＳＤ）上に第１プラグＰ１（Ｐ１ａ〜Ｐ１ｈ、ＳＰ１ｓ、ＳＰ１ｗ、Ｐ１ｓｕ、Ｐ１ｗ）を形成する。
【０１５６】
まず、図５２に示すように、各トランジスタ（Ｄｒ１、Ａｃｃ１、Ｌｏ１、Ｑｎ、Ｑｐ等）上に層間絶縁膜２０として窒化シリコン膜２０ａと酸化シリコン膜２０ｂとの積層膜を形成する。この窒化シリコン膜２０ａは酸化シリコン膜２０ｂのエッチングの際のエッチングストッパーの役割を果たすものであり、酸化シリコン膜２０ｂより薄く形成される。
【０１５７】
次いで、層間絶縁膜２０上にフォトレジスト膜ＰＲ３を形成し、露光・現像処理（フォトリソグラフィ）を行うことにより、第１プラグＰ１の形成領域を開口する。次いで、フォトレジスト膜ＰＲ３をマスクに酸化シリコン膜２０ｂを窒化シリコン膜２０ａが露出するまでエッチングする。次いで、露出した窒化シリコン膜２０ａをエッチングすることにより、コンタクトホールＣ１を形成する。この際、第１プラグＳＰ１ｗの形成領域には接続領域ＣＡのｐ型の半導体領域１Ｗが露出する。また、タップセル領域Ｆ’Ａの第１プラグＰ１ｗ形成領域（Ｄ−Ｄ部）においては、ｎ型の半導体領域２Ｗが露出する（図５０参照）。また、タップセル領域Ｆ’Ａの第１プラグＰ１ｓｕ形成領域（Ｃ−Ｃ部）においては、支持基板１が露出する（図４９）。次いで、フォトレジスト膜ＰＲ３をアッシングなどで除去する。なお、露出した接続領域ＣＡのｐ型の半導体領域１Ｗ、即ち、コンタクトホールＣ１の底部に、同じ導電型（例えば、ｐ型の半導体領域１Ｗにはｐ型不純物）を注入することにより、コンタクト部の不純物濃度を高めて、接続抵抗を低減してもよい。
【０１５８】
次いで、実施の形態１と同様に、コンタクトホールＣ１の内部に導電性膜を埋め込むことにより第１プラグＰ１を形成する（図４２〜図４６参照）。これら第１プラグＰ１（Ｐ１ａ〜Ｐ１ｈ、ＳＰ１ｓ、周辺回路領域ＰＡのＰ１、ＳＰ１ｗ、Ｐ１ｓｕおよびＰ１ｗ）は、層間絶縁膜２０を貫通して形成される（図４８〜図５０）。
【０１５９】
このように、あらかじめ接続領域（引出し領域）ＣＡを設けておくことで、コンタクトホールＣ１を同一工程で形成することができる。また、コンタクトホールＣ１を精度良く形成することができる。このように、本実施の形態においては、実施の形態１の効果に加え、上記第１プラグＰ１による良好なコンタクトを図ることができる。
【０１６０】
（実施の形態３）
実施の形態１においては、半導体領域１Ｗをｐ型とし、半導体領域２Ｗをｎ型としたが、これらの導電型を逆導電型としてもよい。即ち、本実施の形態においては、半導体領域１Ｗをｎ型とし、半導体領域２Ｗをｐ型とする。
【０１６１】
本実施の形態のＳＲＡＭのメモリセルの「回路構成」および「メモリ動作」については、実施の形態１において、図１を参照しながら説明したとおりである。
【０１６２】
本実施の形態のＳＲＡＭのメモリセルの模式的な構成を図５３および図５４を参照しながら説明する。図５３（Ａ）は、本実施の形態のＳＲＡＭのメモリセルを構成するアクセスバトランジスタ（Ａｃｃ１、Ａｃｃ２）の模式的な断面図であり、図５３（Ｂ）は、アクセストランジスタ（Ａｃｃ１）の電位の印加状態を示す表である。なお、アクセストランジスタ（Ａｃｃ２）も同様の構成となる。また、同じｎ型のトランジスタであるドライバトランジスタ（Ｄｒ１、Ｄｒ２）も同様の構成となる。図５４は、本実施の形態のＳＲＡＭのメモリセルを構成するロードトランジスタ（Ｌｏ１）の模式的な断面図である。なお、ロードトランジスタ（Ｌｏ２）も同様の構成となる。
【０１６３】
図５３および図５４に示すように、本実施の形態のＳＲＡＭのメモリセルを構成する６つのトランジスタは、ＳＯＩ基板に形成される。ＳＯＩ基板は、ｐ型のシリコンなどの半導体よりなる支持基板１と、その上部の絶縁層ＢＯＸと、その上部の半導体領域（素子形成領域）３とを有する。この素子形成領域は、素子分離領域ＳＴＩで分離され、この素子分離領域ＳＴＩで区画された領域が活性領域（素子形成領域、トランジスタ形成領域）Ａｃとなる。
【０１６４】
図５３（Ａ）に示すように、アクセストランジスタＡｃｃ１は、ＳＯＩ基板を構成する半導体領域３の主表面に形成される。このトランジスタは、半導体領域３上にゲート絶縁膜ＧＯを介して配置されたゲート電極Ｇと、このゲート電極Ｇの両側に配置されたソース・ドレイン領域とを有する。このソース・ドレイン領域は、ＬＤＤ構造を有し、ｎ型の低濃度不純物領域ＥＸ１とｎ型の高濃度不純物領域ＳＤとを有する。なお、ソース・ドレイン領域とは、ソースまたはドレインとなる領域を言う。なお、１３は、金属シリサイド層である。
【０１６５】
トランジスタが配置される半導体領域３の下部には、絶縁層ＢＯＸを介して、ｎ型の半導体領域１Ｗが配置されている。このｎ型の半導体領域１Ｗの底部は、素子分離領域ＳＴＩの底部より深い位置に位置する。さらに、このｎ型の半導体領域１Ｗの下部には、ｎ型の半導体領域１Ｗとは逆導電型のｐ型の半導体領域２Ｗが配置されている。即ち、ｎ型の半導体領域１Ｗは、ｐ型の半導体領域２Ｗに囲まれ、ｐｎ分離されている。具体的には、ｎ型の半導体領域１Ｗの上部には、絶縁層ＢＯＸが位置し、ｎ型の半導体領域１Ｗの底部および側部は、ｐ型の半導体領域２Ｗと接するように配置されている。なお、ｎ型の半導体領域１Ｗの側部の一部は素子分離領域ＳＴＩと接していてもよい。なお、ｐ型の半導体領域２Ｗは、後述するように、ロードトランジスタＬｏ１の下部まで延在するように、素子分離領域ＳＴＩの下部で繋がっている。
【０１６６】
ここで、本実施の形態においては、アクセストランジスタのゲート電極Ｇとその下方のｎ型の半導体領域１Ｗが電気的に接続されている。また、ｐ型の半導体領域２Ｗは、支持基板１とともに接地電位（ＶＳＳ、基準電位、第２電位、上記第１電位より低い電位）に固定されている。
【０１６７】
このように、アクセストランジスタの形成領域（Ａｃ、後述の活性領域ＡｃＰ１、ＡｃＰ２）の下部のｎ型の半導体領域１Ｗを、その底部および外周に位置するｐ型の半導体領域２Ｗにより電気的に分離し、アクセストランジスタのゲート電極Ｇと上記ｎ型の半導体領域１Ｗとを電気的に接続することにより、アクセストランジスタ（Ａｃｃ１またはＡｃｃ２）のトランジスタ動作特性を向上させることができる。即ち、アクセストランジスタ（Ａｃｃ１またはＡｃｃ２）がオン状態（ｏｎ）の場合において、バックゲートであるｎ型の半導体領域１Ｗの電位が同時に高くなるため、トランジスタのオン電流を大きくできる。さらに、ｎ型の半導体領域１Ｗとｐ型の半導体領域２Ｗとの間は、順バイアスされることなく、これらの間のリーク電流を低減することができる。
【０１６８】
図５４に示すように、ロードトランジスタＬｏ１は、ＳＯＩ基板を構成する半導体領域３の主表面に形成される。このトランジスタは、半導体領域３上にゲート絶縁膜ＧＯを介して配置されたゲート電極Ｇと、このゲート電極Ｇの両側に配置されたソース・ドレイン領域とを有する。このソース・ドレイン領域は、ＬＤＤ構造を有し、ｐ型の低濃度不純物領域ＥＸ１とｐ型の高濃度不純物領域ＳＤとを有する。
【０１６９】
ロードトランジスタＬｏ１が配置される半導体領域３の下部には、絶縁層ＢＯＸを介して、ｐ型の半導体領域２Ｗが配置されている。このｐ型の半導体領域２Ｗの底部は、素子分離領域ＳＴＩの底部より深い位置に位置する。さらに、前述したように、このｐ型の半導体領域２Ｗは、ｎ型の半導体領域１Ｗとは逆導電型であり、ドライバトランジスタおよびアクセストランジスタ（Ｄｒ１、Ａｃｃ１）の下部のｎ型の半導体領域１Ｗの下部まで繋がっており、支持基板１とともに接地電位（ＶＳＳ）に固定されている。
【０１７０】
本実施の形態のＳＲＡＭのメモリ領域の各種パターンの平面構成については、半導体領域１Ｗと半導体領域２Ｗの導電型が逆導電型となる他は、実施の形態１（図４〜６、図７〜図９）と同様である。また、断面構造についても、半導体領域１Ｗと半導体領域２Ｗの導電型が逆導電型となる他は、実施の形態１（図１０、図１１）と同様の構成とすることができる。但し、図５５よび図５６に示すように、ここでは、メモリセルを構成する６つのトランジスタのゲート絶縁膜ＧＯＨとして、高誘電体膜（ｈｉｇｈ−ｋ膜）を用いている。高誘電体膜とは、酸化シリコン膜より誘電率の高い絶縁膜をいう。また、６つのトランジスタのゲート電極として、メタルゲート電極（金属部を有するゲート電極）ＭＧを用いている。また、周辺回路領域ＰＡのＭＩＳＦＥＴ（Ｑｎ、Ｑｐ）についても、ゲート絶縁膜ＧＯＨとして、高誘電体膜を用い、ゲート電極として、メタルゲート電極ＭＧを用いている（図５７）。図５５〜図５７は、本実施の形態の半導体装置の構成を示す断面図である。
【０１７１】
[製造工程]
次いで、本実施の形態の半導体装置の製造工程を説明するとともに、本実施の形態のＳＲＡＭのメモリ領域と周辺回路領域の構成をより明確にする。
【０１７２】
[トランジスタ形成工程]
図５８〜図６３は、本実施の形態の半導体装置の製造工程を示す断面図である。主に、ＳＲＡＭのメモリセル領域ＭＣＡの断面および周辺回路領域ＰＡの断面を参照しながら製造工程を説明する。
【０１７３】
まず、実施の形態１と同様に、支持基板１と絶縁層ＢＯＸとその上部の半導体領域３とを有するＳＯＩ基板を準備し、素子分離領域ＳＴＩを形成した後、半導体領域１Ｗおよび半導体領域２Ｗを形成する。この際、実施の形態１とは、打ち込む不純物の導電型が逆となる。即ち、ｐ型の半導体領域１Ｗおよびｎ型の半導体領域２Ｗを形成する（図５８、図５９）。例えば、５〜２０ｋｅＶのエネルギーで、１×１０１３／ｃｍ２〜５×１０１４／ｃｍ２の濃度で、ホウ素（Ｂ）をイオン打ち込みし、ｐ型の半導体領域１Ｗを形成する。ｎ型の半導体領域２Ｗは、また、５〜２０ｋｅＶのエネルギーで、１×１０１３／ｃｍ２〜５×１０１４／ｃｍ２の濃度で、リン（Ｐ）をイオン打ち込みし、ｎ型の半導体領域２Ｗを形成する。
【０１７４】
次いで、実施の形態１と同様に、周辺回路領域ＰＡにおいて、支持基板１中に、ｐ型ウエルｐＷおよびｎ型ウエルｎＷを形成し、実施の形態１と同様に、周辺回路領域ＰＡの支持基板１上の絶縁層ＢＯＸおよび半導体領域３を除去する（図６０参照）。
【０１７５】
次いで、実施の形態１と同様に、メモリセル領域ＭＣＡの半導体領域３の主表面に、各トラジスタ（Ａｃｃ１、Ｄｒ１、Ｌｏ１、Ａｃｃ２、Ｄｒ２、Ｌｏ２）を形成し、周辺回路領域ＰＡの支持基板１の主面に各トランジスタ（Ｑｎ、Ｑｐ）を形成するのであるが、これらのトランジスタを構成するゲート絶縁膜ＧＯＨおよびメタルゲート電極ＭＧを次のように形成する。ここでは、ゲート絶縁膜ＧＯＨとして、酸化シリコン膜などよりなる第１ゲート絶縁膜ＧＯ１とＨｆＬａＯＮ膜やＨｆＡｌＯＮ膜などよりなる高誘電率な第２ゲート絶縁膜ＧＯ２の積層膜を用いる場合について説明する。また、メタルゲート電極ＭＧとして、金属膜とシリコン膜との積層膜を用いる場合について説明する。
【０１７６】
[ゲート絶縁膜形成工程] 
まず、図５８〜図６０に示すように、メモリセル領域ＭＣＡおよび周辺回路領域ＰＡの主表面に、例えば、熱酸化法を用いて第１ゲート絶縁膜ＧＯ１として、例えば、薄い酸化シリコン膜を形成する。なお、この酸化シリコン膜に代えて酸窒化シリコン膜を用いてもよい。なお、図５８〜図６０においては、図面を分かりやすくするため、メモリセル領域ＭＣＡおよび周辺回路領域ＰＡの主表上の各種膜（ＧＯ１、ＧＯ２など）の膜厚を図５５〜図５７と比べ厚く記載してある。
【０１７７】
次いで、メモリセル領域ＭＣＡおよび周辺回路領域ＰＡのｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）の形成領域に第２ゲート絶縁膜ＧＯ２として、ＨｆＬａＯＮ膜を形成し、周辺回路領域ＰＡのｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）の形成領域にＨｆＡｌＯＮ膜を形成する。
【０１７８】
例えば、第１ゲート絶縁膜ＧＯ１に、ＨｆＯ２膜（酸化ハフニウム膜）をＣＶＤ法などで形成し、上記ＨｆＯ膜を窒化することにより、ＨｆＯＮ膜（ハフニウムオキシナイトライド膜）３０ａを形成する。
【０１７９】
次いで、ＨｆＯＮ膜３０ａ上に、Ｌａ膜３０ｂ、ＴｉＮ膜３１および窒化シリコン膜３２を順次堆積し、これらの積層膜をエッチングすることにより、メモリセル領域ＭＣＡおよび周辺回路領域ＰＡのｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）の形成領域において、ＨｆＯＮ膜３０ａ上に、Ｌａ膜３０ｂ等を残存させる。
【０１８０】
次いで、メモリセル領域ＭＣＡおよび周辺回路領域ＰＡに、Ａｌ膜３０ｃ、ＴｉＮ膜３１および窒化シリコン膜３２を順次堆積する（図５８、図５９、図６０参照）。
【０１８１】
上記工程により、周辺回路領域ＰＡのｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）の形成領域には、ＨｆＯＮ膜３０ａ上に、Ａｌ膜３０ｃが配置され、メモリセル領域ＭＣＡおよび周辺回路領域ＰＡのｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）の形成領域には、ＨｆＯＮ膜３０ａ上に、Ｌａ膜３０ｂが配置された構成となる。なお、上記ＴｉＮ膜等は、酸化防止膜の役割を果たすハードマスクとして機能する。また、図５８、図５９においては、最上層の３層（３０ｃ以上の層）の表示を省略してある。
【０１８２】
次いで、熱処理を施し、ＨｆＯＮ膜３０ａ中にＡｌまたはＬａをミキシングさせることにより、ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）の第２ゲート絶縁膜ＧＯ２として、ＨｆＡｌＯＮ膜を形成し、メモリセルを構成する６つのトランジスタおよび周辺回路領域ＰＡのｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）の第２ゲート絶縁膜ＧＯ２として、ＨｆＬａＯＮ膜を形成する。
【０１８３】
この後、残存するＴｉＮ膜３１、窒化シリコン膜３２、Ａｌ膜３０ｃおよびＬａ膜３０ｂ除去することにより、第１ゲート絶縁膜ＧＯ１と第２ゲート絶縁膜ＧＯ２の積層膜よりなる高誘電率なゲート絶縁膜ＧＯＨ（高誘電体膜、ｈｉｇｈ−ｋ膜）形成することができる。なお、ゲート絶縁膜ＧＯＨとして、他の高誘電体膜を用いてもよく、また、ゲート絶縁膜ＧＯＨを単層の高誘電体膜で構成してもよい。
【０１８４】
[メタルゲート電極形成工程]
次いで、図６１〜図６３に示すように、ゲート絶縁膜ＧＯＨ上に、メタルゲート用の金属膜３３ａとして、例えば、ＴｉＮ膜をスパッタリング法などにより１０ｎｍ程度の膜厚で形成する。メタルゲート用の金属膜（金属層）とは、金属伝導を示す導電膜を言い、単体の金属や合金だけでなく、金属伝導を示す金属化合物膜（窒化金属膜や炭化金属膜など）も含む。
【０１８５】
次いで、金属膜３３ａ上に多結晶のシリコン膜３３ｂを１００〜２００ｎｍ程度の膜厚で形成する。金属膜３３ａを厚くすることでシリコン膜３３ｂの形成工程を省略することも可能であるが、シリコン膜３３ｂを積層することで、金属膜３３ａの膜厚を薄くでき、金属膜３３ａのパターニングする際のエッチングダメージを小さくすることができる。
【０１８６】
次いで、多結晶のシリコン膜３３ｂ上に窒化シリコン膜３３ｃを堆積する。次いで、金属膜３３ａ、多結晶のシリコン膜３３ｂおよび窒化シリコン膜３３ｃの積層膜をパターニングすることによりメタルゲート電極ＭＧを形成する。ゲート電極ＭＧ上には、窒化シリコン膜などの絶縁膜よりなるキャップ絶縁膜が残存している。
【０１８７】
この後は、実施の形態１と同様に、ゲート電極Ｇの両側に、エピタキシャル成長により形成された半導体領域（ＥＰ）やＬＤＤ構造のソース・ドレイン領域を形成する。以上の工程により、メモリセル領域ＭＣＡの半導体領域３の主表面に、各トラジスタ（Ａｃｃ１、Ｄｒ１、Ｌｏ１、Ａｃｃ２、Ｄｒ２、Ｌｏ２）を形成し、周辺回路領域ＰＡの支持基板１の主面に各トランジスタ（Ｑｎ、Ｑｐ）を形成する（図５５〜図５７）。
【０１８８】
さらに、実施の形態１と同様に、ゲート電極Ｇおよびソース、ドレイン領域（ＳＤ）上に、サリサイド技術により、金属シリサイド層１３を形成する。この際、ゲート電極ＭＧ上にキャップ絶縁膜が残存している場合には、このキャップ絶縁膜を除去した後に、シリサイド化を行う。さらに、実施の形態１と同様に、層間絶縁膜（２０、２１、２２）、プラグ（Ｐ１、Ｐ２、Ｐ３）および配線（Ｍ１、Ｍ２、Ｍ３）を形成する。
【０１８９】
このように、半導体領域１Ｗおよび半導体領域２Ｗの導電型を実施の形態１と逆導電型としても、半導体領域１Ｗと半導体領域２Ｗをｐｎ分離でき、アクセストランジスタ（Ａｃｃ１またはＡｃｃ２）のゲート電極Ｇをｎ型の半導体領域１Ｗと接続することで、トランジスタのオン電流を大きくできる。また、ｎ型のトランジスタのバックゲート（１Ｗ）をｎ型とし、ｐ型のトランジスタのバックゲート（２Ｗ）をｐ型とした場合には、トランジスタの閾値電位を調整し難くなる傾向にあるが、トランジスタの構成として、高誘電率のゲート絶縁膜やメタルゲート構造を採用することにより、閾値電位を高くすることができる。これにより、半導体領域１Ｗ、２Ｗの不純物濃度で閾値調整できるマージンが大きくなり、トランジスタの閾値電位の調整が容易となる。例えば、閾値電位を０．１〜０．３Ｖ程度の範囲で調整可能となる。このように、トランジスタの特性を向上させることができる。
【０１９０】
なお、本実施の形態においても、タップセル領域Ｆ’Ａにおいて、支持基板１に接地電位（ＶＳＳ）を印加する。即ち、タップセル領域Ｆ’Ａに配置されるプラグや配線を介して支持基板１と接地電位線（ＶＳＳ）を接続すればよい。
【０１９１】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１９２】
例えば、上記実施の形態の構成は、適宜組み合わせて適用することができる。例えば、実施の形態３の構成に実施の形態２の構成を適用してもよい。
【０１９３】
また、上記実施の形態においては、ＳＲＡＭを例に説明したが、図２等からも明らかなように、本実施の形態は、トランジスタ（ｎチャネル型トランジスタ）を有する半導体装置に広く適用可能である。
【産業上の利用可能性】
【０１９４】
本発明は、半導体装置に広く適用することができる。
【符号の説明】
【０１９５】
１    支持基板
１Ｗ    半導体領域
２Ｗ    半導体領域
３    半導体領域
１３    金属シリサイド層
２０    層間絶縁膜
２０ａ    窒化シリコン膜
２０ｂ    酸化シリコン膜
２１    層間絶縁膜
２２    層間絶縁膜
３０ａ    ＨｆＯＮ膜
３０ｂ    Ｌａ膜
３０ｃ    Ａｌ膜
３１    ＴｉＮ膜
３２    窒化シリコン膜
３３ａ    金属膜
３３ｂ    シリコン膜
３３ｃ    窒化シリコン膜
Ａ    蓄積ノード
Ａｃ    活性領域
ＡｃＮ１    活性領域
ＡｃＮ２    活性領域
ＡｃＰ１    活性領域
ＡｃＰ２    活性領域
Ａｃｃ１    アクセストランジスタ
Ａｃｃ２    アクセストランジスタ
Ｂ    蓄積ノード
ＢＬ、／ＢＬ    ビット線
ＢＯＸ    絶縁層
Ｃ１    コンタクトホール
Ｃ１ａ    コンタクトホール
Ｃ１ｂ    コンタクトホール
ＣＡ    接続領域
ＣＰ    キャップ絶縁膜
Ｄｒ１    ドライバトランジスタ
Ｄｒ２    ドライバトランジスタ
ＥＸ１    低濃度不純物領域
ＥＰ    半導体領域
Ｆ’    タップセル
Ｆ’Ａ    タップセル領域
Ｇ    ゲート電極
Ｇ１    ゲート電極
Ｇ２    ゲート電極
Ｇ３    ゲート電極
Ｇ４    ゲート電極
ＧＯ    ゲート絶縁膜
ＧＯＨ    ゲート絶縁膜
ＧＯ１    第１ゲート絶縁膜
ＧＯ２    第２ゲート絶縁膜
Ｌｏ１    ロードトランジスタ
Ｌｏ２    ロードトランジスタ
Ｍ１    第１層配線
Ｍ２    第２層配線
Ｍ３    第３層配線
ＭＣＡ    メモリセル領域
ＭＧ    メタルゲート電極
Ｐ１    第１プラグ
Ｐ１ａ    第１プラグ
Ｐ１ｂ    第１プラグ
Ｐ１ｃ    第１プラグ
Ｐ１ｄ    第１プラグ
Ｐ１ｅ    第１プラグ
Ｐ１ｆ    第１プラグ
Ｐ１ｇ    第１プラグ
Ｐ１ｈ    第１プラグ
Ｐ１ｓｕ    第１プラグ
Ｐ１ｗ    第１プラグ
Ｐ２    第２プラグ
Ｐ２ａ    第３プラグ
Ｐ２ｃ    第３プラグ
Ｐ２ｄ    第３プラグ
Ｐ２ｅ    第３プラグ
Ｐ２ｆ    第３プラグ
Ｐ２ｈ    第３プラグ
Ｐ２ｗ    第２プラグ
Ｐ３    第３プラグ
Ｐ３ａ    第３プラグ
Ｐ３ｃ    第３プラグ
Ｐ３ｄ    第３プラグ
Ｐ３ｅ    第３プラグ
Ｐ３ｆ    第３プラグ
Ｐ３ｈ    第３プラグ
ＰＡ    周辺回路領域
ＰＲ１    フォトレジスト膜
ＰＲ２    フォトレジスト膜
ＰＲ３    フォトレジスト膜
ＳＤ    高濃度不純物領域
ＳＤａ    高濃度不純物領域
ＳＰ１ｓ    シェアードプラグ
ＳＰ１ｗ    シェアードプラグ
ＳＴＩ    素子分離領域
ＳＷ    サイドウォール膜
ＳＷ１    サイドウォール膜
ＶＳＳ    接地電位
Ｖｄｄ    電源電位
ＷＬ    ワード線
ｎＷ    ｎ型ウエル
ｐＷ    ｐ型ウエル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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