(57)【特許請求の範囲】
【請求項１】
集積回路（ＩＣ）デバイスであって、
複数の入力／出力（Ｉ／Ｏ）ノードと、前記複数のＩ／Ｏノードに結合される複数のダイパッドとを含む能動回路要素を含む上面を有する基板と、
前記複数のダイパッドの上の第１の誘電体ビアを含む第１の誘電体層と、
前記第１の誘電体ビアの上の前記複数のダイパッドに結合される複数のＲＤＬ捕捉パッドを含むリダイレクト層（ＲＤＬ）と、
前記複数のＲＤＬ捕捉パッドの上の第２の誘電体ビアを含む第２の誘電体層であって、前記第２の誘電体ビアの少なくとも１つがクラックアレストビアであり、前記クラックアレストビアが、前記ＩＣデバイスのニュートラル応力ポイントから離れて面する頂点を含むビア形状を有し、前記頂点が、前記ニュートラル応力ポイントから前記クラックアレストビアへのラインに沿って前記ラインからプラスマイナス３０度の範囲で面するように方向付けられる、前記第２の誘電体層と、
前記第２の誘電体ビアの上の前記複数のＲＤＬ捕捉パッドに結合されるアンダーバンプメタライゼーション（ＵＢＭ）パッドと、
前記ＵＢＭパッド上の金属ボンディングコネクタと、
を含む、ＩＣデバイス。
【請求項２】
請求項１に記載のＩＣデバイスであって、
前記頂点が、前記ラインからプラスマイナス１５度の範囲で面するように方向付けられる、ＩＣデバイス。
【請求項３】
請求項１に記載のＩＣデバイスであって、
前記クラックアレストビアのための前記ビア形状が曲線的コーナーを含む三角形である、ＩＣデバイス。
【請求項４】
請求項１に記載のＩＣデバイスであって、
前記少なくとも一つのクラックアレストビアが、前記ＩＣデバイスの最外周ロー及びコラムに沿った前記第２の誘電体ビアの全てに対し提供される複数のクラックアレストビアを含む、ＩＣデバイス。
【請求項５】
請求項１に記載のＩＣデバイスであって、
前記金属ボンディングコネクタがはんだボールを含む、ＩＣデバイス。
【請求項６】
請求項１に記載のＩＣデバイスであって、
前記第１の誘電体層と前記第２の誘電体層とがいずれも、ポリイミド又はベンゾシクロブテン（ＢＣＢ）を含み、前記ＲＤＬが銅を含む、ＩＣデバイス。
【請求項７】
請求項１に記載のＩＣデバイスであって、
前記ＩＣデバイスがウエハチップスケールパッケージ（ＷＣＳＰ）を含む、ＩＣデバイス。
【請求項８】
集積回路（ＩＣ）デバイスであって、
複数の入力／出力（Ｉ／Ｏ）ノードと、前記複数のＩ／Ｏノードに結合される複数のダイパッドとを含む能動回路要素を含む上面を有する基板と、
前記複数のダイパッドの上の第１の誘電体ビアを含む第１の誘電体層と、
前記第１の誘電体ビアの上の前記複数のダイパッドに結合される複数のＲＤＬ捕捉パッドを含むリダイレクト層（ＲＤＬ）と、
前記複数のＲＤＬ捕捉パッドの上の第２の誘電体ビアを含む第２の誘電体層であって、前記第２の誘電体ビアの少なくとも１つがクラックアレストビアであり、前記クラックアレストビアが、前記ＩＣデバイスのニュートラル応力ポイントから離れて面する頂点を含むビア形状を有し、前記頂点が、前記ニュートラル応力ポイントから前記クラックアレストビアへのラインに沿って前記ラインからプラスマイナス１５度の範囲で面するように方向付けられる、前記第２の誘電体層と、
前記第２の誘電体ビアの上の前記複数のＲＤＬ捕捉パッドに結合されるアンダーバンプメタライゼーション（ＵＢＭ）パッドと、
前記ＵＢＭパッド上の金属ボンディングコネクタと、
を含み、
前記クラックアレストビアのための前記ビア形状が、曲線的コーナーを含む三角形であり、
前記少なくとも一つのクラックアレストビアが、前記ＩＣデバイスの最外周ロー及びコラムに沿った前記第２の誘電体ビアの全てに対し提供される複数のクラックアレストビアを含む、ＩＣデバイス。
【請求項９】
集積回路（ＩＣ）デバイスを形成する方法であって、
複数のＩＣダイを含む頂部半導体表面を有するウエハを提供することであって、前記ＩＣダイが、複数の入力／出力（Ｉ／Ｏ）ノードと、前記複数のＩ／Ｏノードに結合される複数のダイパッドとを含む能動回路要素を含む、前記ウエハを提供することと、
前記複数のダイパッドの上の第１の誘電体ビアを含む第１の誘電体層を形成することと、
前記複数の第１の誘電体ビアの上の前記複数のダイパッドに結合される前記第１の誘電体層上に複数のＲＤＬ捕捉パッドを含むリダイレクト層（ＲＤＬ）を形成することと、
前記複数のＲＤＬ捕捉パッドの上の第２の誘電体ビアを含む第２の誘電体層を形成することであって、前記第２の誘電体ビアの少なくとも１つがクラックアレストビアであり、前記クラックアレストビアが、前記ＩＣダイのニュートラル応力ポイントから離れて面する頂点を含むビア形状を有し、前記頂点が、前記ニュートラル応力ポイントから前記クラックアレストビアへのラインに沿って前記ラインからプラスマイナス３０度の範囲に面するように方向付けられる、前記第２の誘電体層を形成することと、
前記複数のＲＤＬ捕捉パッドの各々の上の前記第２の誘電体ビアの上にアンダーバンプメタライゼーション（ＵＢＭ）パッドを形成することと、
前記ＵＢＭパッド上に金属ボンディングコネクタを形成することと、
を含む、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
開示される実施例は、集積回路（ＩＣ）に関し、更に特定して言えばチップスケールパッケージに関連する。
【背景技術】
【０００２】
機能性の増大した、より小さくより多くの携帯型電子的製品に対する需要が、多くの市場及び用途における成長を促進している。これらの製品を提供するため、設計者らは、チップスケールパッケージ（ＣＳＰ）など寸法が低減されたパック方法に移ってきている。ＣＳＰの１つの特定の実装例であるウエハＣＳＰ（ＷＣＳＰ）により、パッケージ寸法がダイ自体の寸法まで低減され得、一層大きなＣＳＰに典型的である一層大きな介在層の必要性がなくなる。
【０００３】
ＷＣＳＰは、ＩＣダイ自体をＷＣＳＰ基板として用いることにより、パッケージ基板へのダイボンディング、ワイヤボンディング、及びダイレベルフリップチップ取り付けプロセスなどの従来のパッケージング工程をなくす。ダイ自体をＷＣＳＰ基板として利用することは、より大きなフットプリントパッケージ基板（例えば、ＰＣＢ基板）に取り付けられる同じＩＣダイに比べ、ＩＣダイ自体に対するフットプリントを著しく低減する。
【０００４】
ＷＣＳＰは、ダイレクトバンプＷＣＳＰ又はリダイレクト層（ＲＤＬ）ＷＣＳＰとして組み込まれ得、ＲＤＬ  ＷＣＳＰは、ダイレクトバンプＷＣＳＰとは異なり、所望の位置での外部入力／出力（Ｉ／Ｏ）端子の再位置決めを可能にするための再配線層として機能するＲＤＬを付加する。典型的なＲＤＬ  ＷＣＳＰ製造フローにおいて、従来のバックエンドオブライン（ＢＥＯＬ）ウエハファブ処理の終了後、ＷＣＳＰダイは、概して、ダイパッド（ボンドパッドとしても知られている）と、ダイパッドの上のパッシベーション開口を除くＢＥＯＬ金属積層の上の誘電体パッシベーション層とを含んでいる。第１のＷＣＳＰ誘電体（例えば、ポリイミド）が堆積される。リソグラフィ／エッチングが、ダイパッドの上の第１のＷＣＳＰ誘電体内に第１の誘電体ビアを形成し、ダイパッドに接し且つそこからＲＤＬ捕捉パッドへ横方向に延びる複数のＲＤＬトレースを含むＲＤＬ金属の堆積及びパターニングがその後続く。第２のＷＣＳＰ誘電体（例えば、ポリイミド）がその後堆積され、ダイパッドの位置の横であるＲＤＬ捕捉パッド位置においてＲＤＬに達する第２の誘電体ビアが形成される。第１及び第２の誘電体ビアは、断面形状が、いずれも円形であることが都合がよく、又は場合によっては四角形である。
【０００５】
通常「ボールパッド」又は「バンプパッド」と呼ばれる、アンダーバンプメタライゼーション（ＵＢＭ）パッドが、第２の誘電体ビアの上に形成され、ＲＤＬ捕捉パッドに結合され且つ概してＲＤＬ捕捉パッドにより囲まれ、その後、ＵＢＭパッド上に金属（例えば、はんだ）ボール、ピラー、又は他のボンディングコネクタを形成することが続く。はんだボールなどの各ボンディングコネクタは、ＷＣＳＰダイに対し再配置された外部Ｉ／Ｏ接続を提供する。ＷＣＳＰウエハはその後シンギュレーションされて、通常、基板面積が貴重である携帯型デバイスのための基板上に用いるための、複数のシンギュレートされたＷＣＳＰダイを形成する。
【０００６】
ＷＣＳＰデバイスの１つの課題は信頼性である。典型的に、基板レベル信頼性（ＢＬＲ）テストは、温度サイクル（ＴＣ）、落下、及び湾曲テストを含む。ＢＬＲ−ＴＣでは、ＷＣＳＰは、従来通り有機印刷回路基板上に搭載され、ＴＣを受け、ＲＤＬ及びはんだボールの特性だけでなく、それらの間に用いられる任意の付着又は拡散障壁層の特性が評価される。ＷＣＳＰダイ寸法が増大すると、ＢＬＲ−ＴＣテストの間加速される形式で明らかになり得る信頼性が低減することが知られている。ＷＣＳＰダイに対するＢＬＲ−ＴＣ性能は、従来、ＷＣＳＰプロセス及び材料（例えば、代替の誘電体）に変更を行うことにより対処されており、これは、ＢＬＲ−ＴＣ性能を幾らか改善してきている。
【発明の概要】
【０００７】
本発明者らは、ＷＣＳＰなど、金属パッドへビアにより結合されるボンディング導体を含むＩ／Ｏを有する従来のＩＣデバイスが、ＢＬＲ−ＴＣテストにおいて、又はより一般的には実地の使用の間、ニュートラル応力ポイント（ＮＳＰ）までの距離に関連する問題に起因して、うまく機能し得ないことを認識している。ＮＳＰまでの距離の問題は、非周辺Ｉ／Ｏに比べてダイ上の周辺Ｉ／Ｏに対し実地の使用又はＢＬＲ−ＴＣテストの間一層高い頻度で故障する傾向となり得る。ＷＣＳＰダイに対するこのような故障は発明者らによって、はんだボール又は他の金属ボンディングコネクタの下の第２レベル誘電体ビア開口におけるＲＤＬパッドの破損に起因して起こると認識されている。回路動作の間、周辺Ｉ／Ｏの電気抵抗は、この破損位置がこのビア開口のまわりを伝播するにつれて増大し、結果として、開回路に起因する電気的故障となり得る。
【０００８】
ＷＣＳＰプロセス及び材料に対する変更が、ＢＬＲ−ＴＣ性能の間を含む信頼性を幾らか改善してきたが、故障率を低減するため更なる信頼性改善が必要とされている。従来の解決策とは対照的に、開示される実施例は、プロセス又は材料に影響を与えることなく実装され得るＣＳＰ設計特徴を変更することを含み、これが、ＷＣＳＰ信頼性を更に著しく改善することがわかっている。開示されるＩＣデバイスは、複数のダイパッドの上の第１の誘電体ビアを含む第１の誘電体層、第１の誘電体ビアの上の複数のダイパッドに結合される複数のＲＤＬ捕捉パッドを含むリダイレクト層（ＲＤＬ）、及び複数のＲＤＬ捕捉パッドの上の第２の誘電体ビアを含む第２の誘電体層を含む。少なくとも１つの第２の誘電体ビアが、本明細書において「クラックアレスト（arrest）ビア」と称するものである。クラックアレストビアは、ＩＣダイ上のＮＳＰから離れて面し且つＮＳＰからクラックアレストビアへのラインに沿って一実施例においてラインからプラスマイナス３０度、及びラインからプラスマイナス１５度の範囲で面する（向く）ように方向付けられる頂点を含むビア形状を有する。
【０００９】
開示される実施例によって提供されるＢＬＲ−ＴＣ改善は、（ｉ）クラックアレストビア形状が、従来の円形又は矩形ビアに比べてボンディング導体（例えば、はんだボール）とＲＤＬパッドとの間の第２の誘電体の量を増加させることにより、全体的な応力プロファイルを低減するため、ＲＤＬとＵＢＭとの間にある一層多い第２の誘電体材料に起因して第２の誘電体クラック／クラック発生率／密度及び寸法の低減を含むことがわかっている。また、ＢＬＲ−ＴＣ改善は、（ｉｉ）形成する第２の誘電体クラックの限定された数に対し、このようなクラックをクラックアレストビアから横方向に離れて向けるようにクラックアレストビア機能をラインからＮＳＰへのラインから離れて向ける頂点の方向付けによる、このようなクラックのＲＤＬパッドからの反りを含む。応力モデリング及び本発明者らが得た経験的データはいずれも開示されるクラックアレストビアが、故障までの平均時間（ＭＴＦ）を増加させることにより信頼性を改善し、更にＢＬＲ性能も改善することを示している。
【図面の簡単な説明】
【００１０】
【図１】図１は、例示のＷＣＳＰデバイス上のパッドに対する例示の応力分布を図示する。
【００１１】
【図２Ａ】図２Ａは、開示される一実施例に従った、ＷＣＳＰダイの最外ロー及びコラムに沿った三角形クラックアレストビアを有する例示のＷＣＳＰダイ部を図示する。
【００１２】
【図２Ｂ】図２Ｂは、開示される一実施例に従った、ダイのＮＳＰへのラインから離れて面し且つ頂点を有する例示の三角形クラックアレストビアを図示する。
【００１３】
【図３】図３は、開示される一実施例に従ったクラックアレストビアを有する例示のＷＣＳＰダイの一部の断面図を図示する。
【００１４】
【図４】図４は、開示される実施例に従って、従来の円形のビアに比べた、開示されるクラックアレストビアを有するＷＣＳＰダイに対するＴＣ性能のＢＬＲ改善の証拠となる経験的結果を図示する。
【発明を実施するための形態】
【００１５】
本発明者らは、処理及び材料の変更がＷＣＳＰデバイス信頼性に対し限られた改善しか提供しないことを見出した。また、ＷＣＳＰデバイスの信頼性に影響を与える主な要因は、少なくとも多数のはんだボール（例えば、＞８０）を備えた９ｍｍ２を超えるダイ寸法では特に、ＷＣＳＰデバイスとＰＣＢ、特に有機ＰＣＢ、との間の熱膨張係数（ＣＴＥ）の差により誘導される応力であると認識されている。温度が変わるにつれてＰＣＢはＷＣＳＰデバイスに対して膨張し得、その結果、ＷＣＳＰダイ内の種々の層における圧縮及び引っ張り力となる。特に、このような力は、ダイの端部に一層近いＷＣＳＰダイの部分に対し増大され、特に、ＷＣＳＰダイのＵＢＭパッド（バンプパッド）に近接する、このような領域において応力を増大させる。従って、ＵＢＭパッドのＷＣＳＰダイ上の、通常ダイの中心である、ＮＳＰまでの距離が増加されるにつれて、ＵＢＭパッドにおける応力も増加され、これは、はんだボール又は他のボンディング導体の下の第２の誘電体において開始する誘電体クラックにつながり得ると本発明者らは認識している。
【００１６】
ＷＣＳＰダイ１００上のパッド１０８、１１０、及び１１２を含むＵＢＭパッド１０２の例示の応力分布パターンを図１に示す。上述の種々の力の結果、ＷＣＳＰダイ１００上のＵＢＭパッド１０２の各々に対する物理的応力の量は変化し得る。本発明者らは、ＷＣＳＰダイ１００における応力は、ＷＣＳＰダイ１００の端に沿った増大した撓みの量に起因して、本質的に概して放射状であることを見出している。従って、ＷＣＳＰダイ１００のＵＢＭパッド１０２とＮＳＰ１０６（「Ｘ」で示す）との間の距離が増大するにつれて、ＵＢＭパッド１０２への応力も増大し得る。しかし、応力パターンは、必ずしもＷＣＳＰダイ１００にわたって均一とは限らない。例えば、応力パターンは、ＷＣＳＰダイ１００の中央領域１０４において最小であり得る。この最小応力は、典型的に、ＷＣＳＰダイ１００のＮＳＰ１０６に最も近いＵＢＭパッド１０２（即ち、ＮＳＰまでのより短い距離１０６を有するＵＢＭパッド１０２は、）に関連する。
【００１７】
本明細書において用いられるようなＩＣダイのＮＳＰは、応力が最小化される又はゼロであるポイントを向ける。典型的に、ＮＳＰ１０６は、ＷＣＳＰダイ１００の幾何学的中心に又はその近くにある。幾つかの場合において、ＮＳＰ１０６は、ＷＣＳＰダイ上に形成される層の数、種類、及びパターンに基づいて、ＷＣＳＰダイ１００の幾何学的中心からオフセットし得る。例えば、機能的回路の高い及び低い密度領域を備えて形成される機能的回路の場合、密度の変動（及び従って、機能的回路層の変動）は、ダイ応力の変動となり得、この変動は、ＮＳＰをＷＣＳＰダイ１００の幾何学的中心からオフセットさせ得る。別の例では、ＷＣＳＰダイの形状が変化するにつれて、撓みの局地的及び全般的変動も、ＷＣＳＰダイ１００のＮＳＰをその幾何学的中心からオフセットさせ得る。
【００１８】
本明細書において用いられるような、ＮＳＰまでの距離は、ＮＳＰ１０６から特徴の中心までの距離を向ける。重なった及び調整された特徴の場合、ＮＳＰまでの距離は全ての特徴に対し同じであり得る。例えば、ビア及び導体の層を画定する同心の円形又は矩形の特徴のグループなど、一連の同心に重なった形状の場合、特徴の各々に対するＮＳＰまでの距離は、ＮＳＰ１０６からそれらの特徴の幾何学的中心まで測定される。しかし、幾つかの例において、形状が同心状ではない可能性がある。このような場合、特徴の各々に対するＮＳＰまでの距離は、各特徴の幾何学的中心から測定される。しかし、多数の関連する特徴が、一つの層内に形成され得、単一の特徴に関連付けされ得る。例えば、２つ又はそれ以上のビアを、異なる層内の２つのパッドを接続するために用いることができる。このような場合、これらの多数のビアは、単一の特徴を含むと考えられ得るため、ＮＳＰまでの距離がビアの幾何学的中心から測定され得る。
【００１９】
ＵＢＭパッド１０２のＮＳＰまでの全体的な距離１０６は、概して、信頼性に影響を与える主な要因であるが、これが唯一の要因ではない場合がある。例えば、典型的なダイにおいて、ＵＢＭパッド１０８における応力は、概して、ＵＢＭパッド１１０における応力より小さくなる。本発明者らは、ＵＢＭパッド１１０など、ダイの角の一層近くに形成されるＵＢＭパッドに対し、応力が概して更に強められる結果、一層高い故障の尤度となることを見出している。また、この応力は、他の影響に起因してＮＳＰまでの同じ距離を有するＵＢＭパッドに対し更に強められる場合もある。例えば、上述のような機能的回路密度の変動が、放射状応力パターンの局地的変動ともなり得る。別の例では、ＷＣＳＰダイの寸法及び形状の変動もまた、応力の変動となり得る。
【００２０】
図２Ａは、開示される一実施例に従った、その最外ロー及びコラムに沿った第２の誘電体層２２０内に三角形クラックアレストビア２５０を有する例示のＷＣＳＰダイ部（ダイ象限）２００を示す。ＷＣＳＰダイ部２００上に図示される他のビアは従来の円形のビア２４０である。ＷＣＳＰダイ部２００の角に示す特定のクラックアレストビア２５０の一つには２５０’と番号付けられている。三角形のビア形状は、正三角形（即ち、全ての３つの辺が同じ長さを有する）として示されている。
【００２１】
クラックアレストビアの向こうの環は、それぞれ、ＵＢＭパッド２３１、及びＵＢＭパッド２３１の下のＲＤＬパッド２３２を表す。ダイパッド２４２も示されている。ＷＣＳＰダイ部２００に対応するダイの中心が示されており、簡潔にするため、これはこのダイ上のＮＳＰ１０６であると仮定される。ＮＳＰ１０６から三角形クラックアレストビア２５０及び２５０’へのライン２１１が示されている。
【００２２】
これらの三角形クラックアレストビア２５０及び２５０’は、２５１として示すそれらの頂点の１つが、ＮＳＰ１０６から離れて面し、ＮＳＰ１０６から三角形クラックアレストビアへのライン２１１に沿って方向付けられる、又はより一般的にはこのラインからプラスマイナス３０度の範囲であるように、方向付けられることが分かる。頂点２５１のこの方向付けは、クラックアレストビア２５０及び２５０’（及びビア２４０）の各々の下にあるＲＤＬパッド２３２に向かって下へ垂直に伝搬することから形成する第２の誘電体内の低減された数のクラックから横方向に逸れることが分かっている。また、この方向付けは、頂点２５１が、三角形クラックアレストビア２５０の最高応力ポイントにあるようになされる。これは、ＮＳＰ１０６までのその距離が、三角形クラックアレストビア２５０及び２５０’の任意の端部の中で最も長いためである。
【００２３】
図２Ｂは、図２Ａに示すＷＣＳＰダイ部２００の角における三角形クラックアレストビア２５０’の拡大図を示し、三角形クラックアレストビア２５０’は、開示される一実施例に従って、ダイのＮＳＰ１０６から離れて面し且つ、ＮＳＰ１０６から三角形クラックアレストビア２５０’へのラインに沿って、そのラインからプラスマイナス３０度範囲で面するように調整される、その頂点２５１の一つを有する。曲線的ビアコーナー２５４が示されている。本明細書において用いられるような、「曲線的コーナー」は、少なくとも３０度の中心角に対する、三角形のビアの隣接する辺を接続する曲線的輪郭と定義される。発明者らは、曲線的コーナーが、尖った領域により生成される応力に比べて低減された応力集中により、クラックを更に低減することを見出している。
【００２４】
例示の三角形クラックアレストビア２５０は更に、従来の円形のビアに比べてＲＤＬとＵＢＭとの間の一層多い第２の誘電体に起因して第２の誘電体クラック／クラックの発生率／密度及び寸法の低減を提供する。開示される三角形クラックアレストビア２５０は、全ビア面積を、同じ半径を有する従来の円形のビアに比べて約４０％低減させ得、その結果、従来の円形のビアに比べて最大で約４０％多い誘電体材料を提供し得、これは、ボンディングコネクタ（例えば、はんだボール）とＲＤＬパッドとの間にある一層多い第２の誘電体材料に起因して全応力プロファイルを著しく低下させる。
【００２５】
図３は、開示される一実施例に従ったクラックアレストビアを有する例示のＩＣデバイス３００の断面図の一部を示す。ＩＣデバイス３００は、図示されたノード３０８を備えた複数のＩ／Ｏノードと、複数のＩ／Ｏノードに結合される複数のダイパッド３０２とを含む能動回路要素３０９を含む上面３０４を有する基板３０５を含む。第１の誘電体層３０６が、ダイパッド３０２の上の第１の誘電体ビア３１２を含む。ＲＤＬ３１４が、パッド３１６に接するダイパッド、ＲＤＬトレース３１８を含むＲＤＬトレース、及びＲＤＬトレース３１８により第１の誘電体ビア３１２の上のダイパッド３０２に結合されて図示されるＲＤＬ捕捉パッド３１９を備えた複数のＲＤＬ捕捉パッドを含む。第２の誘電体層３２０が、ＲＤＬパッド３１９を含む複数のＲＤＬ捕捉パッドの上の第２の誘電体ビア３２２を含む。第２の誘電体ビア３２２が、図２Ａ及び図２Ｂに示す三角形クラックアレストビア２５０又は２５０’など、開示されたクラックアレストビアを含んで図示される。
【００２６】
アンダーバンプメタライゼーション（ＵＢＭ）パッド３２４が、第２の誘電体ビア３２２の上のＲＤＬパッド３１９を含む複数のＲＤＬ捕捉パッドに結合される。はんだボールとして示す金属ボンディングコネクタ３２６が、ＵＢＭパッド３２４上にある。ボンディングコネクタ３２６がはんだボールとして示されているが、開示される実施例のボンディングコネクタは、ピラー（例えば銅ピラー）、基板貫通ビア、及びスタッド（例えば、金スタッド）など、他のボンディングコネクタを含み得る。一実施例において第１の誘電体層及び第２の誘電体層はいずれも、ポリイミド又はベンゾシクロブテン（ＢＣＢ）を含み、ＲＤＬは銅を含む。図３に示すカバー誘電体フィルム３２７が、第２の誘電体層３２０の上に形成され得る。
【００２７】
図４は、開示される実施例に従って、従来の円形のビアに比べた、開示されるクラックアレストビアを有するＷＣＳＰダイに対するＢＬＲ改善の証拠となるＴＣ性能の経験的結果を示す。ＴＣテストが、ＦＲ４（有機）基板にボンディングされたＷＣＳＰダイで−４０〜１２５℃で実行された。開示されるクラックアレストは、従来の円形の第２の誘電体ビアを含む従来のＷＣＳＰダイに比べて、５％故障率に基づいてＢＬＲ−ＴＣ性能（有機基板上のＷＣＳＰダイ）の１７７％の改善を提供することが分かる。
【００２８】
ウエハ半導体基板上に形成される能動回路要素は、一般的に、トランジスタ、ダイオード、コンデンサ、及びレジスタだけでなく、信号ライン及びこれらの種々の回路要素を相互接続する他の電気的導体を含む回路要素を含む。開示される実施例は、種々のデバイス及び関連する製品を形成するための種々のプロセスフローに統合することができる。半導体基板は、その中の種々の要素及び／又はその上の層を含み得る。これらは、障壁層、他の誘電体層、デバイス構造、或いは、ソース領域、ドレイン領域、ビットライン、ベース、エミッタ、コレクタ、導電性ライン、導電性ビアなどを含む能動要素及び受動要素を含み得る。また、バイポーラ、ＣＭＯＳ、ＢｉＣＭＯＳ及びＭＥＭＳを含む種々のプロセスにおいて、開示された実施例を用いることができる。
【００２９】
本発明に関連する技術に習熟した者であれば、他の多くの実施例及び変形が本発明の特許請求の範囲内で成され得ること、及び本発明の特許請求の範囲から逸脱することなく、更なる付加、削除、代替、変形が成され得ることが分かるであろう。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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