(57)【特許請求の範囲】
【請求項１】
ダイ面と、該ダイ面の反対側の複数のコンタクトパッドを有するランド面と、を有する基板；
アクティブ面と該アクティブ面とは反対側の裏面とを有する第１のダイ；及び
アクティブ面と該アクティブ面とは反対側の裏面とを有する第２のダイ；
を有し、
前記第１のダイ及び前記第２のダイは、前記第２のダイが前記第１のダイと前記基板の前記ランド面との間に位置するように、前記基板に埋め込まれ、前記第１のダイの前記裏面は前記基板の前記ダイ面から突出しており、
前記第１のダイは前記基板の第１の絶縁層に埋め込まれ、前記第２のダイは前記基板の第２の絶縁層に埋め込まれている、
装置。
【請求項２】
前記第１のダイは第１のフットプリントを有し、前記第２のダイは第２のフットプリントを有し、前記第１のダイの前記第１のフットプリントの少なくとも一部は前記第２のダイの前記第２のフットプリントの範囲内に位置する、請求項１に記載の装置。
【請求項３】
前記第１のフットプリントは前記第２のフットプリントより大きい、請求項２に記載の装置。
【請求項４】
前記第２のダイの前記第２のフットプリントは完全に、前記第１のダイの前記第１のフットプリントの範囲内に位置する、請求項３に記載の装置。
【請求項５】
前記第１のダイの前記アクティブ面及び前記第２のダイの前記アクティブ面は、前記基板の前記ランド面を向いている、請求項１に記載の装置。
【請求項６】
前記第１のダイは前記第２のダイに、前記基板内に完全に埋め込まれた電気接続によって接続されている、請求項１に記載の装置。
【請求項７】
前記第１のダイと前記第２のダイとの間の前記電気接続は、１５０μｍより大きい直径を有する縦方向の接続を含んでいない、請求項６に記載の装置。
【請求項８】
前記第１のダイは、前記基板内に埋め込まれた電気接続によって、ランドのうちの１つに接続されている、請求項２に記載の装置。
【請求項９】
前記第１のダイと前記第２のダイとの間で前記基板に埋め込まれた配線層、を有する請求項２に記載の装置。
【請求項１０】
前記第１の絶縁層と前記第２の絶縁層との間に配置された第３の絶縁層；及び
前記第３の絶縁層内に埋め込まれた複数の第１の配線を有する第１の配線層であり、当該第１の配線層の前記第１の配線のうちの１つは前記第１のダイと前記第２のダイとの間に形成されている、第１の配線層；
を更に有する請求項１に記載の装置。
【請求項１１】
当該装置は更に、前記第２のダイと前記複数のコンタクトパッドとの間の第４の絶縁層を有し、複数の第２の配線を有する第２の配線層が該第４の絶縁層に埋め込まれている、請求項１０に記載の装置。
【請求項１２】
前記第２の配線層と前記第２のダイとの間の前記第４の絶縁層内の、第１の直径を有する第１の複数のビア；及び
前記第３の絶縁層及び前記第２の絶縁層の内部の、且つ前記第１の配線層と前記第２の配線層との間の、第２の直径を有する第２の複数のビアであり、該第２の直径は前記第１の直径より大きい、第２の複数のビア；
を更に有する請求項１１に記載の装置。
【請求項１３】
マルチチップパッケージを製造する方法であって：
後に除去されるキャリアのダイマウント表面に第１のダイを取り付け、前記キャリアは、エッチングストッパ層と、該エッチングストッパ層上に形成された膜とを有し、前記膜内の孔部が前記ダイマウント表面を露出させ；
前記第１のダイ及び前記キャリアの上に、前記第１のダイが当該第１の絶縁層内に埋め込まれるように第１の絶縁層を形成し、前記ダイマウント表面に取り付けられた前記第１のダイの面が、前記キャリアの前記膜の上に形成された該第１の絶縁層の面から突出し；
前記第１の絶縁層上に第２のダイを配置し；且つ
前記第２のダイ上に、前記第２のダイが当該第２の絶縁層内に埋め込まれるように、第２の絶縁層を形成する；
ことを有する方法。
【請求項１４】
前記第１のダイと前記第２のダイとの間に配線層を形成する、ことを更に有する請求項１３に記載の方法。
【請求項１５】
前記第１の絶縁層と前記第２の絶縁層との間の第３の絶縁層を形成し、該第３の絶縁層に前記第２のダイを取り付ける、ことを更に有する請求項１３に記載の方法。
【請求項１６】
前記第３の絶縁層を形成した後、且つ前記第２のダイを取り付ける前に、前記第３の絶縁層を部分的にキュアして、部分的にキュアされた第３の絶縁層を形成し；
前記第２のダイを前記部分的にキュアされた第３の絶縁層に取り付け；且つ
前記第２のダイを取り付けた後に、前記部分的にキュアされた第３の絶縁層を完全にキュアする；
ことを更に有する請求項１５に記載の方法。
【請求項１７】
当該方法は更に、前記第１の絶縁層と前記第３の絶縁層との間に第１の配線層を形成することを有し、該第１の配線層は、前記第１のダイと電気的に接触した第１の配線を有する、請求項１６に記載の方法。
【請求項１８】
当該方法は更に、前記第２の絶縁層上に第２の配線層を形成することを有し、該第２の配線層は、前記第２のダイ及び前記第１のダイと電気的に接触した第２の配線を有する、請求項１７に記載の方法。
【請求項１９】
裏面の反対側にアクティブ面を有する第１のダイ；
前記第１のダイが埋め込まれた第１の絶縁層であり、前記第１のダイの前記裏面が該第１の絶縁層の表面から突出した、第１の絶縁層；
前記第１のダイの前記アクティブ面と電気的に接触した、前記第１の絶縁層内の第１のビア；
前記第１のビアと接触した第１の導電配線を有する、前記第１の絶縁層上の第１の配線層；
前記第１の配線層と前記第１の絶縁層との上の第２の絶縁層；
裏面の反対側にアクティブ面を有する第２のダイであり、該第２のダイの裏面は前記第２の絶縁層上にある、第２のダイ；
前記第２のダイの前記アクティブ面と前記第２の絶縁層との上の第３の絶縁層；
前記第２のダイの前記アクティブ面と接触した、前記第３の絶縁層内の第３の導電ビア；
前記第１の配線層の前記第１の導電配線と接触した、前記第３の絶縁層と前記第２の絶縁層との内部の第２の導電ビア；
前記第２の導電ビアと前記第３の導電ビアとに接触した第２の導電配線を有する、前記第３の絶縁層上の第２の配線層；及び
前記第３の絶縁層と前記第２の配線層との上の第４の絶縁層；
を有するマルチチップパッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
開示の実施形態は、半導体マイクロエレクトロニクスパッケージ及びその製造方法に関する。
【背景技術】
【０００２】
今日の家庭用電化製品市場は、非常に入り組んだ回路を必要とする複雑な機能を要求することが多い。ますます微細な例えばトランジスタなどの基本構築ブロックへのスケーリングにより、世代の進行ごとにますます入り組んだ回路を単一のダイ上に組み込むことが可能にされてきた。一方、スケーリングは典型的にサイズの低減として見られるものの、コンピューティングシステムにおける先端的な機能及び馬力のために、ますます多くのパッケージングされたダイが共に結合されるようになっている。また、特定の半導体パッケージのサイズは、実際には、単一の半導体パッケージ内に複数のダイを含めるために大型化されることもある。
【０００３】
しかしながら、複数のダイをパッケージングして結合しようとするとき、構造的な問題が生じ得る。例えば、複数の半導体パッケージで使用される部品間の熱膨張係数（ＣＴＥ）の差の影響により、共にパッケージングされるダイを追加するときに有害な欠陥がもたらされ得る。同様に、単一の半導体パッケージ内で使用される部品間の熱膨張係数（ＣＴＥ）の差の影響により、単一パッケージ内の２つ以上のダイに関して半導体ダイパッケージングプロセスを実行することの結果として、有害な欠陥がもたらされ得る。
【０００４】
半導体パッケージは、集積回路（ＩＣ）チップすなわちダイを保護するとともに、外部回路への電気的インタフェースをダイに提供するために使用されている。より小さい電子デバイスへの要求が増すにつれて、半導体パッケージは、更に小型になるよう設計され、より高い回路密度に対応しなければならない。例えば、現在、一部の半導体パッケージはコアレス基板を使用している。コアレス基板とは、従来基板で一般に見られる厚い樹脂のコア層を含まないものである。また、より高性能のデバイスへの要求により、後続アセンブリプロセスと適合するように薄いパッケージ形状及び小さい全体反り量を維持したままで複合技術ダイ積層又はパッケージ積層を可能にする改善された半導体パッケージが必要になる。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
半導体マイクロエレクトロニクスパッケージ及びその製造方法を提供する。
【課題を解決するための手段】
【０００６】
一態様において、装置は、複数のコンタクトパッドを有するランド面と該ランド面の反対側のダイ面とを有する基板を含む。当該装置は第１のダイと第２のダイとを含み、これら第１のダイ及び第２のダイは、第２のダイが第１のダイと前記基板のランド面との間に位置するように、前記基板に埋め込まれる。
【図面の簡単な説明】
【０００７】
実施形態を得る手法を理解するため、以下に簡単に記述される様々な実施形態の更に具体的な説明を、添付の図面を参照して行う。図面は実施形態を描写するものであるが、必ずしも縮尺通りに描かれておらず、また、範囲を限定するものとして見なされるべきものでない。以下の図を含む添付図面を用いて、一部の実施形態を更なる特異性及び具体性をもって記述・説明する。
【図１Ａ】本発明の一実施形態に係る、複数のダイが基板内に埋め込まれて上下に配置されたマルチチップパッケージ（ＭＣＰ）を示す図である。
【図１Ｂ】本発明の一実施形態に係る、複数のダイが基板内に埋め込まれて上下に配置されたマルチチップパッケージ（ＭＣＰ）を示す図である。
【図２Ａ】本発明の一実施形態に係る、複数のダイが基板内に埋め込まれて上下に配置されたマルチチップパッケージ（ＭＣＰ）を製造する方法を示す図である。
【図２Ｂ】本発明の一実施形態に係る、複数のダイが基板内に埋め込まれて上下に配置されたマルチチップパッケージ（ＭＣＰ）を製造する方法を示す図である。
【図２Ｃ】本発明の一実施形態に係る、複数のダイが基板内に埋め込まれて上下に配置されたマルチチップパッケージ（ＭＣＰ）を製造する方法を示す図である。
【図２Ｄ】本発明の一実施形態に係る、複数のダイが基板内に埋め込まれて上下に配置されたマルチチップパッケージ（ＭＣＰ）を製造する方法を示す図である。
【図２Ｅ】本発明の一実施形態に係る、複数のダイが基板内に埋め込まれて上下に配置されたマルチチップパッケージ（ＭＣＰ）を製造する方法を示す図である。
【図２Ｆ】本発明の一実施形態に係る、複数のダイが基板内に埋め込まれて上下に配置されたマルチチップパッケージ（ＭＣＰ）を製造する方法を示す図である。
【図２Ｇ】本発明の一実施形態に係る、複数のダイが基板内に埋め込まれて上下に配置されたマルチチップパッケージ（ＭＣＰ）を製造する方法を示す図である。
【図２Ｈ】本発明の一実施形態に係る、複数のダイが基板内に埋め込まれて上下に配置されたマルチチップパッケージ（ＭＣＰ）を製造する方法を示す図である。
【図２Ｉ】本発明の一実施形態に係る、複数のダイが基板内に埋め込まれて上下に配置されたマルチチップパッケージ（ＭＣＰ）を製造する方法を示す図である。
【図２Ｊ】本発明の一実施形態に係る、複数のダイが基板内に埋め込まれて上下に配置されたマルチチップパッケージ（ＭＣＰ）を製造する方法を示す図である。
【図２Ｋ】本発明の一実施形態に係る、複数のダイが基板内に埋め込まれて上下に配置されたマルチチップパッケージ（ＭＣＰ）を製造する方法を示す図である。
【図２Ｌ】本発明の一実施形態に係る、複数のダイが基板内に埋め込まれて上下に配置されたマルチチップパッケージ（ＭＣＰ）を製造する方法を示す図である。
【図３】本発明の一実施形態に係るコンピュータシステムを示す図である。
【図４】本発明の一実施形態に係る、３つ以上のダイが基板内に埋め込まれて上下に配置されたマルチチップパッケージを示す図である。
【図５】本発明の他の一実施形態に係る、３つ以上のダイが基板内に埋め込まれて上下に配置されたマルチチップパッケージを示す図である。
【発明を実施するための形態】
【０００８】
上下に埋め込まれた複数のダイを有するマルチチップパッケージ（ＭＣＰ）、及びその製造方法を説明する。図面を参照するが、図面において同様の構造には似通った参照符号を付する。様々な実施形態の構造をより明瞭に示すため、ここに含まれる図面は集積回路構造の略図である。故に、製造される集積回路構造の例えば顕微鏡写真での実際の外観は、特許請求に係る図示の実施形態の構造を組み入れながらも異なったものに見え得る。また、図面は、図示の実施形態を理解するのに有用な構造のみを示していることがある。図の明瞭性を維持するため、技術的に知られた更なる構造が含められていないことがある。また、本明細書においては、本発明の実施形態の完全なる理解を提供するために、数多くの具体的詳細事項を説明している。また、本発明の実施形態をいたずらに不明瞭にしないよう、周知の半導体処理・パッケージング技術は特別詳細には説明していない。
【０００９】
本発明の実施形態は、上下に配置された複数のダイが埋め込まれた基板を有するマルチチップパッケージを含む。基板は、ランド面とダイ面とを有する。第１のダイ及び第２のダイが、第２のダイが第１のダイと基板のランド面との間になるように、基板内に埋め込まれる。パッケージ基板は、複数の配線層、絶縁層、及び第１のダイと第２のダイとの間の電気接続を提供する基板内の相互接続構造を作り出すビアを含む。本発明の一実施形態において、第１のダイと第２のダイとの間に少なくとも１つの配線層が配置される。本発明の実施形態に係る上下に配置されて埋め込まれたダイを有する基板を持つマルチチップパッケージは、バンプレスビルドアップレイヤ（bumpless  build-up  layer；ＢＢＵＬ）プロセスを用いて形成され得る。本発明の一実施形態において、第１のダイが一時的なキャリア（担体）に取り付けられ、絶縁層及び配線層が、第１のダイの上及び周りに、第１のダイを中に埋め込んでビルドアップされる。そして、第２のダイが上記絶縁層のうちの１つに取り付けられ、更なる絶縁層及び配線層が第２のダイの周りにビルドアップされ、それにより第２のダイも同様に基板内に埋め込まれる。斯くして、第１及び第２のダイの双方が基板と埋め込まれ、第１のダイ及び第２のダイを電気的に結合する電気的相互接続が基板（基板配線）内に形成される。その後、キャリアが除去されて、コアレス基板が作り出され得る。
【００１０】
本発明の実施形態は、薄いパッケージ構造と小さいフットプリントとを有し且つそれにより装置のマザーボード上の貴重な空間を節約するマルチチップパッケージの形成を可能にする。また、本発明の実施形態は、基板の反りによる信頼性問題の影響を受けやすい表面実装技術（ＳＭＴ）を必要とするパッケージ・オン・パッケージ（ＰＯＰ）技術を使用することなく、２つのダイの電気接続を可能にする。さらに、本発明の実施形態においては、埋め込まれるダイと基板との間の熱膨張係数（ＣＴＥ）のミスマッチ（不整合）の影響を抑制あるいは排除するよう、低温バンプレスビルドアップレイヤ（ＢＢＵＬ）プロセスを用いて基板が形成され、それにより、非常に平面的なマルチチップパッケージの製造が可能になる。
【００１１】
図１Ａは、上下に配置された複数のダイが内部に埋め込まれた基板１０２を有する半導体パッケージ１００の断面図を示している。本発明の一実施形態において、基板１０２はコアレス基板である。基板１０２は、ダイ面１２０と、ダイ面とは反対側のランド面１２２とを有している。パッケージ１００は第１のダイ１０４と第２のダイ１０６とを収容している。第１のダイ１０４は、アクティブ面１０８と、アクティブ面１０８とは反対側の裏面１１０とを有している。同様に、第２のダイ１０６は、アクティブ面１１２と、アクティブ面１１２とは反対側の裏面１１４とを有している。第１のダイ及び第２のダイは、以下に限られないが例えばシリコン（Ｓｉ）、シリコンゲルマニウム（ＳｉＧｅ）、ゲルマニウム（Ｇｅ）、並びに、ガリウム砒素（ＧａＡｓ）及びアンチモン化インジウムなどのＩＩＩ−Ｖ族半導体など、何らかの周知の半導体材料から形成され得る。アクティブ面１０８及び１１２は、機能回路をなすようにダイ相互接続構造によって共に相互接続されることにより集積回路を形成する例えば、以下に限られないが、トランジスタ、キャパシタ及び抵抗などの複数の半導体デバイスを含んでいる。技術的に周知のように、ダイ相互接続構造は、例えばＭ１−Ｍ１１など、任意の層数のメタライゼーション層を含むことができ、その層数及び厚さは所与の用途に応じて様々となり得る。第１階層のメタライゼーション（Ｍ１）は、アクティブ面の半導体デバイスとコンタクトをなし、最後の階層のメタライゼーション（例えば、Ｍ１１）は、外界との接続をなすための電気コンタクトを含む。第１のダイ１０４は電気コンタクト１１６を有するように示されており、第２のダイ１０６は電気コンタクト１１８を有するように示されている。本発明の一実施形態において、第１のダイ１０４のアクティブ面１０８、及び第２のダイ１０６のアクティブ面１１２は、図１Ａに示されるように、基板１０２上に形成された複数の外部導電コンタクト１４０の方を向いており、すなわち、外部導電コンタクト１４０と同じ方を向いている。すなわち、第１のダイ１０４及び第２のダイ１０６は、基板１０２内で“フェイスダウン”構成で配置されている。
【００１２】
第１のダイ１０４は第１のフットプリントすなわち表面積１０５を有し、第２のダイ１０６は第２のフットプリントすなわち表面積１０７を有している。本発明の一実施形態において、第１のダイ１０４は第２のダイ１０６より大きいフットプリントを有する。第２のダイ１０６は基板１０２内に埋め込まれ、第１のダイ１０４と基板１０２のランド面１２２との間に位置付けられている。斯くして、第１のダイ１０４及び第２のダイ１０６は基板１０２内で上下に縦方向に配置される。本発明の一実施形態において、第２のダイ１０６のフットプリント１０７の少なくとも一部は、第１のダイ１０４のフットプリント１０５内にある。一実施形態において、図１Ａに示されるように、第２のダイ１０６のフットプリント１０７全体が、第１のダイ１０４のフットプリント１０５内にある。本発明の一実施形態において、第１のダイ１０４は、以下に限られないが例えばスタティックランダムアクセスメモリ（ＳＲＡＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、不揮発性メモリ（ＮＶＭ）などのメモリダイであり、第２のダイ１０６は、以下に限られないが例えばマイクロプロセッサやデジタル信号処理プロセッサなどの論理デバイスである。
【００１３】
ランド面１２２は、複数の導電性コンタクトパッド及び／又はルーティング配線を含み、それらに複数の外部導電コンタクト１４０が接続されている。外部導電コンタクト１４０は、その他の装置へのパッケージ１００の電気接続を提供する。基板１０２は、一緒になって基板相互接続構造を作り出す複数の配線層と絶縁層とビアとを含んでいる。基板相互接続構造は、第１のダイ１０４と第２のダイ１０６との間の電気接続を提供するとともに、ランド面１２２に形成された外部導電コンタクト１４０への第１及び第２のダイの電気接続を提供する。
【００１４】
基板相互接続構造は、第１のダイと第２のダイとの間で信号が直接的に渡され得るように、第２のダイ１０６への第１のダイ１０４の直接的な電気接続を提供する。基板相互接続構造はまた、第２のダイ１０６と外部導電コンタクト１４０との間の電気接続を含み得る。本発明の一部の実施形態において、基板相互接続構造はまた、第１のダイ１０４と外部電気コンタクト１４０との間の電気接続を提供する。他の実施形態において、外部導電コンタクト１４０と第１のダイ１０４との間には電気接続が存在しない。すなわち、本発明の一実施形態において、第１のダイ１０４への全ての外部接続が第２のダイ１０６を経由する。具体的な一実施形態において、電源信号とグランド信号とを除く第１のダイ１０４への全ての電気信号が、第２のダイ１０６によって供給される。
【００１５】
本発明の一実施形態において、基板１０２は、図１Ａに示されるように、第１の絶縁層１３０を含んでいる。第１のダイ１０４は第１の絶縁層１３０内に埋め込まれる。すなわち、第１のダイのアクティブ面１０８及び側壁１０１が絶縁層１３０と接触する。複数の導電配線を有する第１の配線層１５０が第１の絶縁層１３０上に配置されている。複数の導電ビア１６０が、第１の絶縁層１３０内にあって、第１の配線層１５０の導電配線を第１のダイ１０４の電気コンタクト１１６に電気的に接続している。第１の配線層１５０の導電配線１５１のうちの１つ以上は、第１のダイ１０４のフットプリント１０５からの信号を基板１０２のエッジ（縁部）に向けて経路付ける。第２の絶縁層１３２が、図１Ａに示されるように、第１の絶縁層１３０及び第１の配線層１５０の上に配置されている。第１の配線層１５０は第１の絶縁層１３０と第２の絶縁層１３２との間に埋め込まれている。第２のダイ１０６の裏面１１４第２の絶縁層１３２上に置かれている。第３の絶縁層１３４が、図１Ａに示されるように、第２の絶縁層１３２上と、第２のダイ１０６の上及び周りとに配置されている。第２のダイ１０６は、第３の絶縁層１３４内に埋め込まれ、第２の絶縁層１３２と第３の絶縁層１３４との間で完全に封止されて埋め込まれる。
【００１６】
複数の導電配線を有する第２の配線層１５２が、第３の絶縁層１３４上に配置されている。本発明の一実施形態において、第２の配線層１５２の１つ以上の導電配線１５３は、基板１０２のエッジから第２のダイ１０６のフットプリント１０７内へと信号を経路付けて、第２のダイ１０６への電気接続を提供する。複数の導電ビア１６２が、第２の配線層１５２の導電配線と第２のダイ１０６の電気コンタクト１１８との間の第３の絶縁層１３４内に形成されて、第２の配線層１５２の配線を第２のダイ１０６の電気コンタクト１１８に電気的に接続している。また、図１Ａに示されるように、複数の導電ビア１６４が、第２の絶縁層１３２及び第３の絶縁層１３４を貫いて形成されて、第２の配線層１５２の配線を第１の配線層１５０の配線に電気的に接続している。
【００１７】
本発明の一実施形態において、導電ビア１６４は、導電ビア１６２より大きい直径を有する。認識されるように、導電ビア１６４は、導電ビア１６２より深く基板内に延在している。本発明の一実施形態において、ビア１６４は１００μｍ−１５０μｍの間の直径を有し、ビア１６２は３０μｍ−５０μｍの間の直径を有する。従って、導電ビア１６４の直径を大きくすることにより、導電ビア１６４のアスペクト比（高さ：幅）が低下され、導電ビアの信頼性ある充填が可能になる。認識されるように、ビア１６４は導電膜で完全に充填されるように示されているが、ビア１６４は、ビア１６４の側壁のみがそこに形成された導電膜を有し、中心部は未充填のままであるように形成されてもよい。その後の絶縁層の形成を用いて、ビアの未充填の容積部を充填し得る（例えば、図２Ｊ参照）。
【００１８】
第４の絶縁層１３６が、第３の絶縁層１３４と第２の配線層１５２の配線の上及び周りとに配置されている。本発明の一実施形態において、２つの配線層１５０及び１５２のみが設けられ、一方の配線層（１５０）が、第１のダイ１０４のフットプリント１０５から出る信号を経路付けるための導電配線を提供し、一方の配線層１５２が、第２のダイ１０６のフットプリント１０７内へ信号を経路付けるための導電配線を提供する。配線層１５２が基板の最後の配線層である場合、後に外部電気コンタクト１４０が形成されるボンドパッドを第２の配線層の配線１５３上に画成するよう、第４の絶縁層１３６内に複数のボンドパッド開口が形成され得る。
【００１９】
しかしながら、所望の場合には、具体的なルーティング要求に応じて、更なる配線層、絶縁層及びビアが含められ得る。例えば、複数の導電配線を有する第３の配線層１５４が、第４の絶縁層１３６上に配置され得る。複数の導電ビア１６６が第４の絶縁層１３６を貫いて形成されて、第２の配線層１５２の導電配線と第３の配線層１５４の配線との間の電気接続を提供する。第５の絶縁層１３８が、第４の絶縁層１３６上と第３の配線層１５４の導電配線の上及び周りとに形成され得る。
【００２０】
さらには、第４の配線層１５６が第５の絶縁層１３８上に配置され得る。第４の配線層１５６が最後の配線層である場合、第４の配線層１５６は、電気コンタクト１４０が結合される複数の配線層／導電コンタクトパッド１５７を含み得る。第４の配線層１５６はまた、コンタクトパッドの位置を再分配するためのルーティング配線１５７を含み得る。複数のビア１６８が、第５の絶縁層１３８を貫いて形成されて、第４の配線層１５６の配線／コンタクトパッドを第３の配線層１５４の配線に電気的に結合する。例えばはんだマスク層などの最後の第６の絶縁層１３９が、第５の絶縁層１３８上と第４の配線層１５６の上及び周りとに形成され得る。外部電気コンタクト１４０を配線層１５６のコンタクトパッドに取り付けることを可能にするため、はんだマスク層１３９内に開口が形成される。
【００２１】
本発明の実施形態において、パッケージ１００は、第１のダイ１０４の裏面１１０に取り付けられる例えばエポキシベースのダイボンディングフィルム（die  bonding  film；ＤＢＦ）などのダイ取付フィルム（die  attach  film；ＤＡＦ）１２４を含み得る。他の実施形態において、第１のダイ１０４の裏面１１０へのアクセスを可能にするため、ダイ取付フィルム（ＤＡＦ）１２４は除去される。ＤＡＦ１２４は基板１０２の一部とは見なされない。また、本発明の実施形態において、基板１０２は、キャリアが最終的に基板１０２から除去されるビルドアップレイヤプロセスによってキャリア上に形成されるので、コアレス基板であり得る。さらには、基板１０２は、例えば繊維強化ガラスエポキシ樹脂などの厚いコアを含んでいないので、コアレス基板と見なされ得る。
【００２２】
図１Ａに示されるように、基板１０２は、第１のダイ１０４と第２のダイ１０６との間に位置する少なくとも１つの配線層１５０を含んでいる。さらに、本発明の一実施形態において、基板１０２は、第１のダイ１０４のフットプリント１０５と第２のダイ１０６のフットプリント１０７との間に位置する部分と第２のダイ１０６のフットプリント１０７の外側まで延在する部分とを有した、例えば導電配線１５１などの、少なくとも１つの導電配線を含んでいる。また、図１Ａには第１のダイ１０４と第２のダイ１０６との間に形成されるものとして単一の配線層１５０のみが示されているが、当業者が認識するように、２つ以上の配線層が第１のダイ１０４と第２のダイ１０６との間に配置されてもよい。さらに、３つの配線層が外部コンタクト１４０と第２のダイ１０６との間に形成されるように示されているが、認識されるように、これは単に本発明の一実施形態を例示するものであり、必要なルーティング要求に応じて、より多くの配線層又はより少ない配線層が第２のダイ１０６と外部コンタクト１４０との間に形成されてもよい。
【００２３】
本発明の一実施形態において、外部導電コンタクト１４０は、ボールグリッドアレイを提供するようにアレイ状に配列されたはんだボールである。しかしながら、外部導電コンタクト１４０は、必ずしもボールの形態をとる必要はなく、以下に限られないが例えばポスト、バンプ、ランド及びピンなど、その他の形状又は構造を有していてもよい。外部コンタクト１４０は、土台基板１７０に対するパッケージ１００の電気的な接続及び通信を可能にする。例えば、半導体パッケージ１００が例えばスマートフォン又は携帯式リーダなどの手持ち式装置又はコンピュータの一部であるとき、土台基板１７０はマザーボードである。他の実施形態において、土台基板１７０は、パッケージ・オン・パッケージ（ＰＯＰ）デバイスを作り出すように別の半導体パッケージであってもよい。
【００２４】
図１Ｂは、図１Ａに示したパッケージ基板１００を示しており、さらに、本発明の実施形態に係る基板１０２内に含まれ得る具体的な電気接続を表している。本発明の一実施形態において、基板１０２は、第１のダイ１０４と第２のダイ１０６との間の直接的な電気接続を提供する少なくとも１つの電気接続１８２を含み、電気接続１８２は外部コンタクト１４０に電気的に接続されていない。このような接続は、第１のダイ１０４と第２のダイ１０６との間で伝達されるだけの信号に有用である。例えば、第１のダイ１０４がメモリデバイスであり且つ第２のダイ１０６が論理デバイスであるとき、例えばアドレス信号、データ信号、ライトイネーブル信号、及びリードイネーブル信号などの信号は、電気接続１８２などの直接的な電気接続によって第１のダイ１０４と半導体ダイ１０６との間で渡され得る。また、本発明の一実施形態において、パッケージ基板１０２は、第１のダイ１０４及び第２のダイ１０６の双方を外部導電コンタクト１４０に電気的に接続する１つ以上の電気接続１８４を含み得る。斯くして、外部コンタクト１４０を介してパッケージ１００に提供される信号が第１のダイ及び第２のダイの双方に提供される。そのような信号の一例は、例えばＶＣＣ及びＶＳＳなどの電源信号及びグランド信号とし得る。本発明の他の一実施形態において、パッケージ基板１０２は、信号を第１のダイ１０４に直接的に供給せずに外部コンタクト１４０と第２のダイ１０６との間の直接的な電気接続を提供する１つ以上の電気接続１８６を含む。例えば、第２のダイ１０６が例えばマイクロプロセッサなどの論理デバイスであるとき、複数の電気接続１８６によって命令が第２のダイ１０６のみに提供され得る。また、図１Ｂには示していないが、基板１０２は、第１のダイ１０４と外部電気コンタクト１４０との間に、信号が第２のダイ１０６に提供されることなく第１のダイ１０４に直接的に提供されることを可能にする１つ以上の電気接続を提供し得る。本発明の実施形態は、電気接続１８２、１８４及び１８６などの上述の電気接続の全て又は一部を包含し得るパッケージ基板１０２を含む。
【００２５】
上下に埋め込まれた複数のダイを有する基板を持つ半導体パッケージ１００は、完全に埋め込まれて囲まれた第２のダイ１０６を含んでいる。本開示において、“完全に埋め込まれて囲まれ”は、第２のダイ１０６の全ての表面が基板１０２の絶縁膜と接触することを意味する。半導体パッケージ１００はまた、完全に埋め込まれた第１のダイ１０４を含んでいる。本開示において、“完全に埋め込まれ”は、第１のダイ１０４のアクティブ面１０８と側壁全体とが基板１０２の絶縁膜と接触することを意味する。しかしながら、第１のダイ１０４は、その裏面１１０が基板１０２の絶縁膜と接触していないので、“囲まれ”てはいない。ここで、第１のダイ１０４について“完全に埋め込まれ”た２つの実施形態を述べる。第１の実施形態においては、図１Ａに示されるように、基板１０２のダイ面の全体的な平面表面から突出した（例えば、図１Ａに示した基板１０２の表面１０９から突出した）第１のダイの表面（例えば、裏面１１０）が１つ存在する。一実施形態において、第１のダイ１０４の如何なる表面も、基板１０２のダイ面の全体的な平面表面から突出しない（例えば、基板１０２の表面１０９から突出しない）。
【００２６】
上述の“完全に埋め込まれて囲まれ”及び“完全に埋め込まれ”の定義とは対照的に、“部分的に埋め込まれ”たダイは、側壁の全表面ではなく一部のみが基板１０２の絶縁膜と接触したダイである。更に対照的には、“埋め込まれていない”ダイは、側壁の如何なる部分も接触せずに、多くて１つの表面のみが基板の封止膜と接触したダイである。
【００２７】
図２Ａ−２Ｌは、本発明の実施形態に係る複数のダイが基板内に埋め込まれた半導体パッケージを製造する方法を例示している。キャリア２０１が用意される。キャリア２０１はエッチングストッパ層２０２を有する。例えば銅箔などの第２の層２０６をエッチングして、ダイマウント表面２０４の周りにリセス（凹部）又はキャビティ（孔部）２０５を作り出すことができる。本発明の一実施形態において、キャリア２０１は第２の層２０６を含んでおらず、故に、キャリア２０１にはリセス又はキャビティは形成されない。
【００２８】
図２Ｂは、本発明の実施形態に係る複数のダイが埋め込まれた基板を有するパッケージの製造における更なる処理中の断面図を示している。処理中、キャリア２０１は、処理の有用性のために背中合わせのキャリア２１０を構築するように、同じ構造２０１’と結合され得る。従って、処理のスループットが実効的に倍増される。キャリア２０１及び２０１’上での処理は、キャリア２０１の処理に関する参照符号を参照して説明する場合があるが、理解されるように、キャリア２０１’上でも複製の処理及び構造が生成される。キャリア２１０は、接着リリース層２１２、２１２’及び接着バインダ２１４を含んでいる。キャリア２１０の各端部に、更に説明される分離処理用に切断ゾーン２１６が設けられる。背中合わせのキャリア２１０は、バルク処理を可能にするよう、背中合わせのキャリア２１０の断面を持つ複数の相等しい領域を有した、より大型のパネルの部分を形成し得る。一実施形態において、そのようなパネルは、ダイを配置することが可能な、およそ１０００個のキャビティ２０５を有する。
【００２９】
図２Ｃは、本発明の一実施形態に係る更なる処理後の図２Ｂに示した背中合わせのキャリア２１０の断面図である。背中合わせのキャリア２１０は、エッチングストッパ層２０２上に第１のダイ２２２を配置することによって更に処理されている。第１のダイ２２２は、裏面２２６の反対側のアクティブ面２２４を有する。アクティブ面２２４は、第１のダイ２２２への電気コンタクトをなすための複数のコンタクトパッド２２５を含んでいる。第１のダイ２２２は第１のフットプリント２２９を有する。一実施形態において、第１のダイ２２２の裏面２２６は、例えばエポキシベースの材料又はダイボンディングフィルム（ＤＢＦ）などの接着層２２８を用いてエッチングストッパ層２０２に取り付けられる。本発明の一実施形態において、基板内に埋め込まれるべき２つのダイのうちの大きい方のフットプリントを有するダイが、この取り付けられる第１のダイ（すなわち、第１のダイ２２２）である。大きい方のダイを取り付けることは、キャリア２０１との一層大きい表面積のコンタクトを提供し、それがビルドアッププロセス中に反りを防止し且つ平面性を維持する助けとなる。代替的な一実施形態において、２つのダイのうちの小さい方が第１のダイにされる。図２Ｃはまた、キャリア２０１’上への第１のダイ２２２’の付加による装置２２０の形成を示している。
【００３０】
図２Ｄは、本発明の一実施形態に係る更なる処理後の装置２２０の断面図である。装置２２０は、第１の絶縁膜２３２を受けるように処理されている。本発明の一実施形態において、第１の絶縁膜２３２は、キャリア２０１及び第１のダイ２２２の上に絶縁膜をラミネートすることによって形成される。この膜は、キャリア２１０及び第１のダイ２２２の上にラミネートされた後、例えば１８０℃などの好適温度でキュアされる。本発明の一実施形態において、第１の絶縁膜２３２は味の素ビルドアップフィルム（Ajinomoto  Build-up  Film；ＡＢＦ）である。本発明の一実施形態において、キャリア２０１がキャビティ２０５を形成する第２の層２０６とエッチングストッパ層２０２とを含むとき、第１の絶縁層２３２は、第２の層及びエッチングストッパ層と直に接触するように形成される。絶縁層２３２は、第１のダイ２２２のアクティブ面２２４及び側壁２２３の上にそれらに直に接触するように形成される。ラミネートすることに代わる一代替例において、絶縁層２３２は、絶縁膜をスピン塗布してキュアすることによって形成されてもよい。同様に、図２Ｄに示した装置２３０を作り出すよう、ダイ２２２’の上及び周りに第１の絶縁膜２３２’が形成され得る。
【００３１】
図２Ｅは、本発明の一実施形態に係る更なる処理後の図２Ｄの装置２３０を示している。第１のダイ２２２の電気コンタクト２２５を露出させるように、第１の絶縁層２３２を貫通して複数のビアホール２４２が形成されている。本発明の一実施形態において、ビアホール２４２はレーザドリル加工によって形成される。レーザドリル加工は、二酸化炭素（ＣＯ２）ガスレーザビーム、紫外（ＵＶ）レーザビーム、又はエキシマレーザビームを用いて達成され得る。本発明の一実施形態において、３０μｍから５０μｍの間の直径を有するビア開口２４２が形成される。実施形態に係るレーザドリル加工は、従来技術に係る穴あけプロセスと比較して高い接続密度を可能にし、小さいビアサイズ及びピッチを可能にし、斯くして、低コストでの設計改善及びスケーラブルな小型化をもたらす。また、レーザドリル加工は、高いアライメント精度（例えば、１０μｍから２０μｍ）及びスループット（約２０００ビア／秒）、広い範囲のビアサイズが可能であること（例えば３０μｍと約３００μｍとの間など）、及び低いコスト（１０００個のビアあたり約２セント）を可能にする。高いアライメント精度と小さいビアサイズとの組合せは６０μｍ程度の小ささのビアピッチを可能にするが、このようなピッチは、コアを含むパッケージで使用される典型的にめっきされるスルーホールのピッチである約４００μｍより遙かに小さいものである。同様に、図２Ｅに示した装置２４０を実現するよう、絶縁層２３２’内にビア開口２４２’が形成され得る。
【００３２】
図２Ｆは、本発明の一実施形態に係る更なる処理後の図２Ｅに示した装置２４０を示している。図２Ｆに示されるように、ビア開口２４２が例えば銅などの導電材料で充填され、第１のダイ２２２のコンタクトパッド２２５に電気的に接続される複数の導電ビア２５２が形成される。また、図２Ｆに示されるように、例えば銅配線などの複数の導電配線２５６を有する第１の配線層２５４が、第１の絶縁層２３２上に、導電ビア２５２と接触して形成される。本発明の一実施形態において、コンタクト２２５に電気的に結合され且つ第１のダイ２２２のフットプリント２２９から基板のエッジに向かって延在する少なくとも１つの導電配線２５６が形成される。
【００３３】
本発明の一実施形態において、ビア２４２は、セミアディティブプロセス（ＳＡＰ）を利用して、第１の配線層２５４の導電配線２５６の形成と同時に導電ビア２５２を形成するように充填される。セミアディティブプロセスにおいては、例えば１μｍ未満の厚さを有する例えば無電解銅シード層などの無電解シード層が、絶縁膜２３２の表面上、並びにビア開口２４２内及びビア開口２４２の側壁に形成される。そして、フォトレジスト層が、この無電解シード層上に堆積され、露光・現像され、それにより、導電配線２５６が望まれるところのパターンに対応する非マスク領域を残すレジストパターンが形成される。そして、例えば無電解銅めっき膜をシード層として用いて銅を電解めっきすることにより、導電配線２５６及び導電ビア２５２が形成される。電解めっきは、ビア２５２が完全に充填され且つ第１の導電配線２５６が例えば２μｍ−２０μｍの間といった所望厚さに形成されるまで続けられる。その後、フォトレジストマスクが除去され、そして、短いタッチエッチングを用いて残りのシード層が除去される。
【００３４】
上述のＳＡＰ技術を用いて、典型的には５０℃から８０℃の間である１００℃未満の温度でビアの充填と導電配線の形成とを行うことができる。セミアディティブ法の使用は、例えば３０μｍ未満のラインアンドスペースといった微細なラインアンドスペース形状で薄い導電配線を形成することを可能にする。セミアディティブプロセス（ＳＡＰ）を用いてビア２５２の充填と第１の配線層２５４の形成とを行うことは、他のパッケージング技術（例えば、フリップチップボンディング及びワイヤボンディングなど）でパッケージ基板にダイを電気的に接続するために典型的に使用される高温プロセス（例えば、熱圧着、又は鉛フリーはんだを用いる表面実装技術など）を使用せずに、第１のダイ２２２をパッケージ基板に電気的に接続することを可能にする。基板に第１のダイ２２２を電気的に接続するために例えば１００℃未満でのプロセスなどの低温プロセスを用いることにより、基板及びダイは、第１のダイ２２２と装置２４０のレイヤ群との間のＣＴＥミスマッチによるパッケージ反りをもたらし得る高温に晒されない。同様の処理を用いて導電ビア２５２’及び配線層２５４’を形成することで、図２Ｆに示した装置２５０が提供される。
【００３５】
図２Ｇは、本発明の実施形態に係る更なる処理後の図２Ｆの装置２５０を示している。装置２５０は、第２の絶縁層２６１と、アクティブ面２６４及びその反対側の裏面２６６を有する第２のダイ２６２とを含むように更に処理されている。第２のダイ２６２のアクティブ面２６４は、第２のダイ２６２への電気接続を設けるための複数の電気コンタクト２６５を含んでいる。第２の絶縁層２６１は、図２Ｆに示した第１の配線層２５４の配線２５６上と第１の絶縁層２３２上とに形成されている。第２のダイ２６２の裏面２６６は第２の絶縁層２６１に取り付けられている。
【００３６】
本発明の一実施形態において、第２のダイ２６２の裏面２６６は、第２の絶縁層２６１の粘着性を用いて第２の絶縁層２６１に取り付けられる。例えば、本発明の一実施形態において、例えばＡＢＦなどの絶縁膜が配線層２５４と第１の絶縁層との上にラミネートされ、その後、該絶縁膜は、該絶縁膜の粘着性を維持するよう、例えば７０℃といった温度で部分的にのみキュアされる。そして、部分的にキュアされた絶縁膜上に第２のダイ２６２が置かれ、部分的にキュアされた絶縁膜が第２のダイ２６２を固定する。第２のダイ２６２を固定した後、部分的にキュアされた絶縁層は、例えば約１８０℃までの温度に加熱することによって完全にキュアされて、第２の絶縁層２６１を形成し得る。斯くして、第２のダイ２６２を第２の絶縁層２６１に固定することに、接着剤又はダイ取付フィルムは必要とされない。ダイ取付フィルムの排除は、取り付けられた第２のダイの段差高さを低減し、それにより、第２のダイ２６２の地形を低くする助けとなるとともに、後続のビルドアップ層を一層平坦に形成することを可能にする。
【００３７】
一実施形態において、第２のダイ２６２は、第２のダイ２６２のフットプリント２６９の少なくとも一部が第１のダイ２２２のフットプリント２２９の範囲内にあるように配置される。本発明の一実施形態において、図２Ｇに示されるように、第２のダイ２６２は、第１のダイ２２２のフットプリント２２９より小さいフットプリント２６９を有し、第２のダイ２６２は、第２のダイ２６２のフットプリント２６９の全体が第１のダイ２２２のフットプリント２２９の範囲内にあるように、絶縁層２６１上に位置付けられる。本発明の一実施形態において、第２のダイ２６２は、例えば、インテル社によって製造されるマイクロプロセッサ、又はデジタル信号処理プロセッサなどの論理デバイスである。
【００３８】
次に、図２Ｇに示されるように、第３の絶縁層２６８が、第２の絶縁層２６１及び第２のダイ２６２のアクティブ面２６４の上に形成される。第２のダイは、図２Ｇに示されるように、第３の絶縁層２６８と第２の絶縁層２６１とによって完全に埋め込まれて囲まれる。本発明の一実施形態において、第３の絶縁層２６８は、上述のように、第２の絶縁層２６１及び第２のダイ２６２の上に絶縁膜をラミネートし、ラミネートされた膜をキュアすることによって形成される。本発明の一実施形態において、第２のダイ２６２は、例えば５０μｍ−１５０μmの間の厚さまで薄化されたダイなどの薄いダイである。薄いダイ２６２を実現して、第２のダイ２６２を完全に封止するために絶縁層２６８を過度に厚く形成する必要がないようにすることは有益である。一実施形態において、第２のダイを後に形成される配線層から十分に分離（アイソレート）するため、第３の絶縁層２６８は、第２のダイの厚さよりおよそ２０μｍ−３０μmだけ厚い厚さに形成される。認識されるように、第２のダイ２６２が過度に厚い場合には、第３の絶縁層２６８を厚く形成しなければならず、第１の配線層２５４の導電配線２５６への信頼性あるビア接続を構築することが困難になる。同様に、第２のダイ２６２’が第２の絶縁層２６１’上にマウントされ、且つ第３の絶縁層２６８’が第２のダイ２６２’上に形成されて、図２Ｇに示した装置２６０が作り出される。
【００３９】
図２Ｈは、本発明の一実施形態に係る更なる処理後の図２Ｇの装置２６０を示している。図２Ｈに示されるように、第２のダイ２６２の電気コンタクト２６５を露出させるように、絶縁層２６８を貫いて複数のビア開口２７２が形成されている。一実施形態において、ビア開口２７２は３０μｍから５０μmの間の直径を有する。さらに、第１の配線層２５４導電配線２５６の複数部分を露出させるように、第３の絶縁層２６８及び第２の絶縁層２６１を貫いて複数のビア開口２７４が形成されている。一実施形態において、ビア開口２７４は、例えば１００μｍから１５０μmの間の直径など、ビア開口２７２より大きい直径を有する。一実施形態において、ビア開口２７４は、ビア開口２７２の直径の少なくとも２倍の直径を有する。認識されるように、実施形態において、ビア開口２７４の直径は、ビア開口２７４が製造可能なアスペクト比（高さ：幅）で形成されるよう、少なくとも部分的に、導電配線２５６上の第２の絶縁層２６１及び第３の絶縁層２６８の厚さを組み合わせたものによって決定される。本発明の一実施形態において、ビア開口２７４はビア開口２７２より大きい直径を有する。本発明の一実施形態において、ビア開口２７４は、該ビア開口が約２：１又はそれより低いアスペクト比を有するような直径で形成される。本発明の一実施形態において、ビア開口２７２及び２７４は、先に説明したようなレーザドリル加工プロセスを用いて形成される。同様にしてビア開口２７２’及び２７４’が絶縁層２６８’及び２６１’内に形成され、図２Ｈに示した装置２７０が提供される。
【００４０】
図２Ｉは、本発明の一実施形態に係る更なる処理後の図２Ｈの装置２７０を示している。第２のダイ２６２のコンタクトパッド２６５と接触した導電ビア２８２を形成するよう、ビア開口２７２が例えば銅などの導電材料で充填される。さらに、第１の配線層２５４の導電配線２５６と接触した複数の導電ビア２８４を実現するよう、ビア開口２７４が例えば銅などの導電材料で充填される。
【００４１】
また、装置２７０は、複数の導電配線２８８を有する第２の配線層２８６を含むように更に処理されている。第２の配線層２８６は、図２Ｈに示した第３の絶縁層２６８の上に配置される。本発明の一実施形態において、少なくとも１つの導電配線２８８は、導電ビア２８２と導電ビア２８４との双方に接触するように形成される。本発明の一実施形態において、上述したようなセミアディティブプロセス（ＳＡＰ）を用いて、ビア２８２及びビア２８４の充填と配線層２８６の形成とが同時に行われる。
【００４２】
本発明の一実施形態において、そのセミアディティブプロセスは、小さいビア開口２７２を完全に充填してフル充填された導電ビア２８２を形成するのに十分な厚さであるが、大きいビア開口２７４を完全に充填するには十分でない厚さである導電層を作り出すように設計される。そのような場合、めっき膜は、ビア２７４の側壁に共形（コンフォーマル）に形成されて、未充填の中心部２８５を有する“カップ”状の導電ビア２８４を形成することになる。セミアディティブプロセスの使用は、ダイをパッケージ基板に電気接続するために通常使用される高温はんだ接合プロセスを使用することなく、第２のダイ２６２を基板の配線層に電気結合させることを可能にする。同様に、導電ビア２８２’及び２８４’と第２の配線層２８６’とが形成されて、図２Ｉに示した装置２８０が作り出される。
【００４３】
図２Ｊは、一実施形態に係る更なる処理後の図２Ｉの装置２８０を示している。第４の絶縁層２９２が、第２の配線層２８６上及び第３の絶縁層２６８上に形成される。本発明の一実施形態において、第４の絶縁層２９２は、第３の絶縁層２６８及び第２の配線層２８６の上に絶縁膜をラミネートすることによって形成される。本発明の一実施形態において、図２Ｊに示されるように、第４の絶縁層２９２は、ビア２８４の未充填の中心部２８５内にはみ出る。同様に、第４の絶縁層２９２’が設けられて、図２Ｊに示した装置２９０が作り出される。第２の配線層２８６が最後の配線層であるある場合、外部電気コンタクトが形成され得る配線層２８６内のコンタクト領域又はコンタクトパッドを画成するように絶縁層２９２内に開口を形成することによって、基板の製造が完了され得る。
【００４４】
一方、更なる配線機能が必要な場合、上述のように、１つ以上の更なる配線層及び絶縁層が相互接続ビアとともに形成され得る。例えば、図２Ｊの装置２９０は、本発明の一実施形態によれば、更なる複数の配線層及び絶縁層を形成するように更に処理され得る。例えば、第４の絶縁層２９２上に複数の配線を有する第３の配線層２９５が形成され、第３の配線層２９５と第２の配線層２８６との間に複数の導電コンタクト２９６が形成され得る。さらに、第３の配線層２９５上に第５の絶縁層２９６が形成され得る。図２Ｋに示されるように、第５の絶縁層２９６上に複数の導電配線を有する第４の配線層２９７が形成され、第４の配線層２９７の配線を第３の配線層２９５に電気結合するように絶縁層２９６を貫通して複数の導電ビア２９８が形成され得る。第４の配線層２９７が最後の配線層である場合、第４の配線層２９７上及び第５の絶縁層２９６上に最後の絶縁層２９９が形成され得る。そして、第４の配線層２９７の導電配線の複数部分を露出させてその上にコンタクトパッドを画成するため、最後の絶縁層２９９を貫通する複数の開口が形成され得る。装置２９０に同様の処理が施されて、図２Ｋに示した装置２９４が作り出され得る。
【００４５】
図２Ｌは、更なる処理後の図２Ｋの装置２９４の断面図である。切断ゾーン２１６（図２Ｂ）の周縁材料と接着リリース層２１２及びエッチングストッパ層２０２とを除去することにより、背中合わせであった装置が引き離されている。製造されたマルチチップパッケージ４００が図示されている。土台基板（図１Ａ）との電気通信のために、例えば導電バンプ４１０などの複数の外部電気コンタクトが設けられ得る。外部電気コンタクト４１０は、最後の配線層２９７のコンタクトパッド上に配置される。
【００４６】
２つの埋込ダイを備えた基板１０２を有するマルチチップパッケージに関して本発明を説明してきたが、基板は必要に応じて３つ以上の埋込ダイを含み得る。例えば、本発明の一実施形態において、図４に示すように、第１の絶縁層１３０上の形成された更なる埋込用絶縁層４８０内に第３のダイ４７０を埋め込むことによって、３つの埋込ダイを備えた基板４６０を有するマルチチップパッケージ４５０が形成され得る。図４に示すように、この更なる埋込用絶縁層４８０と第１の絶縁層１３０との間に、複数の導電配線を有する更なる配線層４９２と更なる絶縁層４９０とが配設され得る。第３のダイ４７０を基板４６０に電気的に接続するため、第３のダイ４７０の電気コンタクトと更なる配線層４９２との間に複数の導電ビア４９４が形成され得る。さらに、第１の配線層１５０の配線を更なる配線層４９２の配線に電気的に接続するため、更なる絶縁層４９０及び第１の絶縁層１３０に複数の大きい導電ビア４９６（図４には、そのうちの１つのみを示す）が形成され得る。大きい導電ビア１６４及び４９６と、配線層４９２、１５０及び１５２と、小さいビア１６２及び４９４とを用いて、第３のダイ４７０と第２のダイ１０６との間に、複数の直接電気接続が形成されてもよい。第２のダイ１０６若しくは第１のダイ１０４の何れか、又は第１のダイ１０４及び第２のダイ１０６の双方、に第３のダイ４７０を接続するため、並びに第３のダイ４７０と外部導電コンタクト１４０との間の電気接続を設けるため、基板４６０内に内部電気接続が形成され得る。必要に応じて、例えば第４、第５及び第６のダイなど、更なるダイが同様にして埋め込まれてもよい。
【００４７】
また、本発明の他の一実施形態において、図５に示すように第３のダイ５６０を基板１０２内で第１のダイ１０４に隣接配置することによって、第３の埋込ダイを備えた基板５０２を有するマルチチップパッケージ５００が形成されてもよい。第１の配線層１５０と第３のダイ５６０との間に電気接続を提供して第３のダイ５６０を基板５０２に電気的に結合するため、第１の絶縁層１３０内にビア５８０が含められ得る。斯くして、図５に示すように、第３のダイ５６０は第１のダイ１０４とともに絶縁層１３０に埋め込まれる。図５に示すように、第１の配線層１５０、ビア１６０及びビア５８０を用いて、第１のダイ１０４と第３のダイ５６０との間に１つ以上の直接電気接続５７０が設けられ得る。さらに、図５に示すように、第１の配線層１５０及び第２の配線層１５２と、ビア１６４、１６２及び５８０とを用いて、第２のダイ１０６と第３のダイ５６０との間に１つ以上の直接電気接続が設けられ得る。
【００４８】
マルチチップパッケージ４５０及び５００は、図２Ａ−２Ｌに関して説明したようにして製造されることができる。
【００４９】
図３は、本発明の一実施形態に従ったコンピュータシステムを示している。システム３００は、プロセッサ３１０、メモリデバイス３２０、メモリコントローラ３３０、グラフィックコントローラ３４０、入力／出力（Ｉ／Ｏ）コントローラ３５０、ディスプレイ３５２、キーボード３５４、ポインティングデバイス３５６、及び周辺装置３５８を含んでおり、一部の実施形態において、これらは全て、バス３６０を介して相互に通信可能に結合され得る。プロセッサ３１０は、汎用プロセッサ又は特定用途向け集積回路（ＡＳＩＣ）とし得る。Ｉ／Ｏコントローラ３５０は、有線通信又は無線通信のための通信モジュールを含み得る。メモリデバイス３２０は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイス、スタティックランダムアクセスメモリ（ＳＲＡＭ）デバイス、フラッシュメモリデバイス、又はこれらのメモリデバイスの組み合わせとし得る。故に、一部の実施形態において、システム３００内のメモリデバイス３２０はＤＲＡＭデバイスを含む必要はない。
【００５０】
システム３００内に示した構成要素のうちの１つ以上が、例えば図１のパッケージ構造１００などの１つ以上の集積回路パッケージ内に含まれるか、そのような集積回路パッケージを含むかし得る。例えば、プロセッサ３１０、若しくはメモリデバイス３２０、若しくはＩ／Ｏコントローラ３５０の少なくとも一部、又はこれらのコンポーネントの組み合わせが、様々な実施形態にて説明した構造の少なくとも１つの実施形態を含んだ集積回路パッケージに含められ得る。
【００５１】
これらの要素は、技術的に周知の従来からの機能を果たす。具体的には、メモリデバイス３２０は、一部の例において、本発明の実施形態に係るパッケージ構造を形成する方法のための実行可能命令の長期間の記憶を提供するために使用されることができ、また、他の実施形態において、本発明の実施形態に係るパッケージ構造を形成する方法の実行可能命令を、プロセッサ３１０による実行中に短期ベースで格納するために使用されることができる。また、それらの命令は、システムに通信可能に結合される例えばコンパクトディスク読み出し専用メモリ（ＣＤ−ＲＯＭ）、デジタル多用途ディスク（ＤＶＤ）、フロッピー（登録商標）ディスク、搬送波、及び／又はその他の伝播信号などの機械アクセス可能媒体に格納され、あるいはその他の方法で結合され得る。一実施形態において、メモリデバイス３２０はプロセッサ３１０に、実行のための実行可能命令を供給し得る。
【００５２】
システム３００は、コンピュータ（例えば、デスクトップ、ラップトップ、ハンドヘルド、サーバ、Ｗｅｂ機器、ルータなど）、無線通信装置（例えば、セル方式電話、コードレス電話、ポケットベル、携帯情報端末など）、コンピュータ関連周辺機器（例えば、プリンタ、スキャナ、モニタなど）、娯楽機器（例えば、テレビジョン、ラジオ、ステレオ、テーププレーヤ、コンパクトディスクプレーヤ、ビデオカセットレコーダ、ビデオカメラ、デジタルカメラ、ＭＰ３（ＭＰＥＧオーディオレイヤ３）プレーヤ、ビデオゲーム装置、時計など）、及びこれらに類するものを含み得る。
【００５３】
以上、縦方向に上下に配置された複数のダイが埋め込まれた基板を有するマルチチップパッケージ、及びその製造方法を説明した。
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図２Ｇ】
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【図２Ｈ】
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【図２Ｉ】
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【図２Ｊ】
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【図２Ｋ】
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【図２Ｌ】
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【図３】
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【図４】
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【図５】
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