(57)【特許請求の範囲】
【請求項１】
バーティカル型のバイポーラトランジスタをシリコン基板に形成する半導体装置の製造方法であって、
前記シリコン基板に第１導電型のベース領域を形成する工程と、
前記ベース領域が形成された前記シリコン基板上にシリコン酸化膜を形成する工程と、
前記シリコン酸化膜上にシリコン膜を形成する工程と、
前記シリコン膜と前記シリコン酸化膜とが形成された前記シリコン基板に、オキシ塩化リンを含む雰囲気中での熱処理を施して、前記オキシ塩化リンに含まれる塩素元素を前記シリコン酸化膜と前記シリコン基板との界面に導入する工程と、
前記熱処理が施された後で、前記シリコン膜を部分的にエッチングして開口部を形成する工程と、
前記開口部を通して前記シリコン基板に第２導電型の不純物を導入して、前記シリコン基板に前記ベース領域と接する第２導電型のエミッタ領域を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、バーティカル型のバイポーラトランジスタにおいて、エミッタ領域からベース領域にかけて存在する界面準位を安定に低減することを可能とした技術に関する。
【背景技術】
【０００２】
この種の従来技術としては、例えば特許文献１に開示されたものがある。即ち、特許文献１には、エミッタ領域を取り囲むようにベース領域が配置され、ベース領域を取り囲むようにコレクタ領域が配置されている構造のバイポーラトランジスタが開示されている。このような構造のバイポーラトランジスタは、電流を深さ方向（縦方向）に流すためバーティカル型と呼ばれる。バーティカル型のバイポーラトランジスタにおいて、エミッタ領域、ベース領域、コレクタ領域は、不純物をイオン注入したり、エピタキシャル成長の過程（即ち、ｉｎ−ｓｉｔｕ）で不純物を導入したりするなどの方法により、得たい特性に合った濃度に調整される。
【０００３】
また、バイポーラトランジスタの代表的な特性として、電流増幅率（β値、もしくはｈＦＥ）がある。β値はコレクタ電流（ＩＣ）／ベース電流（ＩＢ）で定義される。β値が大きいほど、同じＩＢに対して得られるＩＣが大きくなる。消費電力の観点から、通常は、β値が大きいバイポーラトランジスタが要求される。また、回路設計の観点、動作信頼性の観点から、β値のばらつきは小さい方が好ましい。
【０００４】
ここで、β値が低くなり、また、β値のばらつきが大きくなる原因として、図１３に示すように、エミッタ領域３１５からベース領域３１３にかけて界面準位３１４が存在することが挙げられる。特許文献２には、シリコン基板表面に存在する未結合手（即ち、ダングリングボンド）を水素元素で終端することによって、界面準位を低減することが記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−１７９５４８号公報
【特許文献２】特許第２７６４７７６号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１には、未結合手を水素元素（以下、単に水素ともいう。）で終端することが記載されている。しかしながら、水素のシリコンに対する結合力は弱い。また、水素はシリコン酸化膜中で容易に拡散してしまう。このため、水素による未結合手の終端は不十分であり、界面準位の低減が安定しないという課題があった。
そこで、この発明は、このような事情に鑑みてなされたものであって、バーティカル型のバイポーラトランジスタにおいて、エミッタ領域からベース領域にかけて存在する界面準位を安定に低減することを可能とした半導体装置とその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明の一態様に係る半導体装置の製造方法は、バーティカル型のバイポーラトランジスタをシリコン基板に備える半導体装置であって、前記バイポーラトランジスタは、前記シリコン基板に形成された第１導電型のベース領域と、前記シリコン基板に形成されて前記ベース領域と接する第２導電型のエミッタ領域と、前記シリコン基板の表面であって前記ベース領域と前記エミッタ領域との境界部上に形成されたシリコン酸化膜と、前記シリコン酸化膜上に形成されたシリコン膜と、を有し、前記シリコン酸化膜と前記シリコン基板との界面に塩素元素が１×１０１７ｃｍ−３以上の濃度で存在することを特徴とする。
【０００８】
このような構成であれば、シリコン基板の表面（即ち、界面）であって、ベース領域とエミッタ領域との境界部に存在する未結合手を塩素元素（以下、単に塩素ともいう。）で終端することができる。これにより、エミッタ領域からベース領域にかけて存在する界面準位を低減することができる。また、塩素は、水素と比べてシリコンに対する結合力が強く、拡散し難い。さらに、上記境界部はシリコン酸化膜を介してシリコン膜で覆われている。このため、シリコン膜が形成され、上記境界部の未結合手が塩素で終端された後は、上記境界部がエッチングされる（例えば、フッ酸溶液に触れたり、プラズマ雰囲気に晒されたりする）ことはなく、未結合手が新たに形成されることを抑制することができる。このように、未結合手を終端している状態を維持することができ、界面準位が増える方向に変化することを抑制することができるので、界面準位を安定に低減することができる。これにより、β値が大きく、且つβ値のばらつきが小さい（即ち、電流増幅率に関する特性を向上させた）バーティカル型のバイポーラトランジスタを実現することができる。なお、本発明の「第１導電型」はＰ型又はＮ型の一方であり、「第２導電型」はＰ型又はＮ型の他方である。また、「ポリシリコン膜」としては、例えば、後述するポリシリコンパターン１９又はポリシリコン膜１９´が該当する。
【０００９】
また、上記の半導体装置において、前記シリコン膜に塩素元素が１×１０１６ｃｍ−３以上の濃度で存在することを特徴としてもよい。このような構成であれば、未結合手を終端した後の製造工程、及び、完成後の使用環境下においても、例えば、塩素元素を高濃度に含むシリコン膜からシリコン酸化膜を介して、上記界面に塩素を供給することが可能である。
【００１０】
本発明の別の態様に係る半導体装置は、バーティカル型のバイポーラトランジスタとＭＯＳトランジスタとを同一のシリコン基板に備える半導体装置であって、前記バイポーラトランジスタは、前記シリコン基板に形成された第１導電型のベース領域と、前記シリコン基板に形成されて前記ベース領域と接する第２導電型のエミッタ領域と、前記シリコン基板の表面であって前記ベース領域と前記エミッタ領域との境界部上に形成されたシリコン酸化膜と、前記シリコン酸化膜上に形成されたシリコン膜と、を有し、前記ＭＯＳトランジスタは、前記シリコン基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を有し、前記シリコン酸化膜と前記シリコン基板との界面、及び、前記ゲート絶縁膜と前記シリコン基板との界面にはそれぞれ、塩素元素が１×１０１７ｃｍ−３以上の濃度で存在することを特徴とする。
【００１１】
このような構成であれば、シリコン基板の表面であって、ベース領域とエミッタ領域との境界部に存在する未結合手を塩素で終端することができ、エミッタ領域からベース領域にかけて存在する界面準位を低減することができる。このため、上記の半導体装置と同様に、β値が大きく、且つβ値のばらつきが小さいバーティカル型のバイポーラトランジスタを実現することができる。また、シリコン基板とゲート絶縁膜との界面に存在する未結合手も塩素で終端することができる。このため、１／ｆノイズなどの界面準位に敏感な、ＭＯＳトランジスタの特性についても改善効果を期待することができる。なお、本発明の「ゲート絶縁膜」としては、例えば、後述するゲート酸化膜９７が該当する。
【００１２】
本発明のさらに別の態様に係る半導体装置の製造方法は、バーティカル型のバイポーラトランジスタをシリコン基板に形成する半導体装置の製造方法であって、前記シリコン基板に第１導電型のベース領域を形成する工程と、前記ベース領域が形成された前記シリコン基板上にシリコン酸化膜を形成する工程と、前記シリコン酸化膜上にシリコン膜を形成する工程と、前記シリコン膜と前記シリコン酸化膜とが形成された前記シリコン基板に、オキシ塩化リンを含む雰囲気中での熱処理を施して、前記オキシ塩化リンに含まれる塩素元素を前記シリコン酸化膜と前記シリコン基板との界面に導入する工程と、前記熱処理が施された後で、前記シリコン膜を部分的にエッチングして開口部を形成する工程と、前記開口部を通して前記シリコン基板に第２導電型の不純物を導入して、前記シリコン基板に前記ベース領域と接する第２導電型のエミッタ領域を形成する工程と、を含むことを特徴とする。
【００１３】
このような製造方法であれば、シリコン基板の表面であって、ベース領域とエミッタ領域との境界部に塩素を導入することができる。そして、この境界部に存在する未結合手を、導入した塩素で終端することができる。つまり、上記の半導体装置を製造することができる。従って、エミッタ領域からベース領域にかけて存在する界面準位を安定に低減することができる。β値が大きく、且つβ値のばらつきが小さい（即ち、電流増幅率に関する特性を向上させた）バーティカル型のバイポーラトランジスタを実現することができる。
【発明の効果】
【００１４】
本発明によれば、シリコン基板の表面であってベース領域とエミッタ領域との境界部に存在する未結合手を塩素で終端することができる。これにより、エミッタ領域からベース領域にかけて存在する界面準位を安定に低減することができる。β値が大きく、且つβ値のばらつきが小さい（即ち、電流増幅率に関する特性を向上させた）バーティカル型のバイポーラトランジスタを実現することができる。
【図面の簡単な説明】
【００１５】
【図１】第１実施形態に係る半導体装置１００の構成例を示す図。
【図２】半導体装置１００の製造方法を示す図（その１）。
【図３】半導体装置１００の製造方法を示す図（その２）。
【図４】半導体装置１００の製造方法を示す図（その３）。
【図５】半導体装置１００の製造方法を示す図（その４）。
【図６】半導体装置１００の製造方法を示す図（その５）。
【図７】半導体装置１００の製造方法を示す図（その６）。
【図８】半導体装置１００の製造方法を示す図（その７）。
【図９】第２実施形態に係る半導体装置２００の構成例を示す図。
【図１０】半導体装置１００の他の構成例を示す図。
【図１１】塩素の分布を実測し、確認した結果を示す図。
【図１２】β値の分布を実測し、確認した結果を示す図。
【図１３】従来例における界面準位の存在を示す図。
【発明を実施するための形態】
【００１６】
以下、本発明による実施形態を、図面を用いて説明する。なお、以下に説明する各図において、同一の機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
（１）第１実施形態
（１．１）構成
図１は、本発明の第１実施形態に係る半導体装置１００の構成例を示す断面図である。図１に示すように、この半導体装置１００は、シリコン（Ｓｉ）基板１と、シリコン基板１の表面とその近傍に局所的に形成された素子分離膜３と、シリコン基板１の素子分離膜３で囲まれた領域（即ち、素子分離された領域）に形成されたバーティカル型のバイポーラトランジスタ１０と、シリコン基板１上に形成されて素子分離膜３とバイポーラトランジスタ１０とを覆う層間絶縁膜４１と、バイポーラトランジスタ１０の端子領域（例えば、後述するコレクタ領域１１、ベース領域１３、エミッタ領域１５）を層間絶縁膜４１上に引き出すためのプラグ電極４３ａ〜４３ｃと、層間絶縁膜４１上に形成されてプラグ電極４３ａ〜４３ｃにそれぞれ接続された配線４５ａ〜４５ｃと、を備える。
【００１７】
シリコン基板１は、単結晶のバルクシリコン基板である。或いは、シリコン基板１は、単結晶のバルクシリコン基板に、単結晶のシリコン層をエピタキシャル成長させた基板であってもよい。
素子分離膜３は、例えばＬＯＣＯＳ（local oxidation of silicon）法で形成されたシリコン酸化膜（即ち、ＬＯＣＯＳ膜）である。或いは、素子分離膜３は、例えば溝部に絶縁膜が埋め込まれた構造体（即ち、ＳＴＩ：shallow trench isolation）であってもよい。
【００１８】
バイポーラトランジスタ１０は、例えばＮＰＮバイポーラトランジスタであり、シリコン基板１に形成されたＮ型のコレクタ領域１１と、シリコン基板１に形成され、その側面及び底面がコレクタ領域１１に接する（即ち、コレクタ領域１１の内側に形成された）Ｐ型のベース領域１３と、シリコン基板１に形成され、その側面及び底面がベース領域１３に接する（即ち、ベース領域１３の内側に形成された）エミッタ領域１５と、を有する。また、このバイポーラトランジスタ１０は、シリコン基板１に形成されたＮ型のコレクタコンタクト領域１２とＰ型のベースコンタクト領域１４とを有する。コレクタコンタクト領域１２はＮ型のコレクタ領域１１に接続している。コレクタコンタクト領域１２におけるＮ型不純物（即ち、Ｎ型極性となるドーパント）の濃度は、コレクタ領域１１におけるＮ型不純物の濃度よりも高い。また、ベースコンタクト領域１４はＰ型のベース領域１３に接続している。ベースコンタクト領域１４におけるＰ型不純物（即ち、Ｐ型極性となるドーパント）の濃度は、ベース領域１３におけるＰ型不純物の濃度よりも高い。
【００１９】
また、このバイポーラトランジスタ１０は、シリコン基板１の表面に形成されたシリコン酸化膜（ＳｉＯ２膜）１７と、シリコン酸化膜１７上に形成されたポリシリコン膜のパターン（即ち、ポリシリコンパターン）１９と、を有する。シリコン酸化膜１７は、例えば、シリコン基板１の表面を熱酸化することにより形成されたもの（即ち、熱酸化膜）であり、その厚さは６．５ｎｍである。また、ポリシリコンパターン１９は、このシリコン酸化膜１７を介して境界部２１を覆うように形成されている。ここで、境界部２１とは、シリコン基板１の表面であって、ベース領域１３とエミッタ領域１５との境界及びその近傍の部位のことである。
【００２０】
層間絶縁膜４１は、例えばシリコン酸化膜若しくはシリコン窒化膜、若しくは、これらを積層した膜である。また、層間絶縁膜４１のうちのコレクタ領域１１上、ベース領域１３上及びエミッタ領域１５上には、それぞれコンタクトホールが設けられている。プラグ電極４３ａ〜４３ｃは、これらのコンタクトホールにそれぞれ埋め込まれた状態で、コレクタ領域１１、ベース領域１３及びエミッタ領域１５にそれぞれ接続している。プラグ電極４３ａ〜４３ｃは、例えばタングステンからなる。また、プラグ電極４３ａ〜４３ｃにそれぞれ接続している配線４５ａ〜４５ｃは、例えばアルミニウム（Ａｌ）、又は、Ａｌに銅（Ｃｕ）若しくはシリコン（Ｓｉ）が添加されたアルミニウム合金からなる。
【００２１】
ところで、上記のポリシリコンパターン１９には塩素元素（即ち、塩素）が１×１０１６ｃｍ−３以上の濃度で存在する。また、シリコン酸化膜１７とシリコン基板１との界面には塩素が１×１０１７ｃｍ−３以上の濃度で存在する。これにより、境界部２１に存在する未結合手を塩素で終端し、エミッタ領域１５からベース領域１３にかけて存在する界面準位を低減することが可能となっている。次に、上記の半導体装置１００の製造方法について説明する。
【００２２】
（１．２）製造方法
図２〜図８は、本発明の第１実施形態に係る半導体装置１００の製造方法を示す断面図である。図２に示すように、まず始めに、シリコン基板１にＮ型のコレクタ領域１１を形成する。コレクタ領域１１は、例えば、シリコン基板１にＮ型不純物をイオン注入して熱処理（例えば、アニール又は熱酸化）を行うことにより形成する。又は、コレクタ領域１１は、シリコン基板１の表面にＮ型の単結晶シリコンをエピタキシャル成長させることにより形成する。なお、コレクタ領域１１に含まれるＮ型不純物の種類、濃度等は、バイポーラトランジスタ１０に求められる特性に応じて任意の値に設定することができる。一例を挙げると、コレクタ領域１１に含まれるＮ型不純物はリン（Ｐ）であり、その濃度は２×１０１６ｃｍ−３程度である。
【００２３】
次に、例えばＬＯＣＯＳ法により、シリコン基板１の表面に素子分離膜３を形成する。この素子分離膜３によって、シリコン基板１のバイポーラトランジスタが形成される予定領域は、シリコン基板１の他の領域から素子分離される。なお、上述したように、素子分離膜３はＳＴＩであってもよい。素子分離膜３は、素子間を分離する機能を有することを前提に、任意の形態を採ることができる。
【００２４】
次に、図３に示すように、コレクタ領域１１の一部の上方を開口し、他の領域を覆う形状のレジストパターン５１をシリコン基板１上に形成する。レジストパターン５１は、フォトリソグラフィ技術により形成する。そして、このレジストパターン５１をマスクに用いて、Ｐ型不純物をイオン注入して、シリコン基板１にＰ型のベース領域１３を形成する。なお、このイオン注入の条件は、例えばイオン種はＢ＋であり、加速エネルギーは１２５ｋｅＶ程度であり、ドーズ量は５×１０１２ｃｍ−２程度である。イオン注入の後、レジストパターン５１を例えばアッシングして除去する。
【００２５】
次に、図４に示すように、シリコン基板１の表面を熱酸化してシリコン酸化膜１７を形成する。上述したように、シリコン酸化膜１７の厚さは、例えば６．５ｎｍである。なお、シリコン酸化膜１７の形成方法は、熱酸化に限定されるものではなく、例えば、ＣＶＤ（chemical vapor deposition）法であってもよい。
次に、このシリコン酸化膜１７上にポリシリコン膜１９´を形成する。ポリシリコン膜１９´の厚さは、例えば３５０ｎｍである。また、ポリシリコン膜１９´の形成方法は、例えばＣＶＤ法である。シリコン基板１の表面はシリコン酸化膜１７で覆われているため、ポリシリコン膜１９´はシリコン基板１から絶縁された状態で成膜される。なお、ポリシリコン膜１９´の代わりに、例えばアモルファスシリコン膜をシリコン酸化膜１７上に形成してもよい。
【００２６】
次に、図５に示すように、ポリシリコン膜１９´が形成された後のシリコン基板１を、オキシ塩化リン（ＰＯＣｌ３）を含む雰囲気中でアニール処理する。即ち、ポリシリコン膜１９´が形成された後のシリコン基板１にＰＯＣｌ３アニールを実施する。ＰＯＣｌ３アニールの条件は、例えば、アニール温度は８７０℃、アニールの処理時間は３０分、ＰＯＣｌ３の流量は１５０ｍｇ／ｍｉｎ程度、である。このＰＯＣｌ３アニールでは、ＰＯＣｌ３に含まれる塩素をポリシリコン膜１９´を介してシリコン酸化膜１７の側に拡散させ、拡散させた塩素をシリコン酸化膜１７とシリコン基板１との界面に偏析させる。
【００２７】
次に、ポリシリコン膜１９´を部分的にエッチングして、図６に示すように、ポリシリコンパターン１９を形成する。ポリシリコン膜１９´の部分的なエッチング（即ち、パターニング）は、例えば、フォトリソグラフィ技術及びドライエッチング技術により行う。
次に、図７に示すように、Ｐ型のベース領域１３の一部を覆い、それ以外の領域の上方を開口する形状のレジストパターン５３をシリコン基板１上に形成する。レジストパターン５３は、フォトリソグラフィ技術により形成する。そして、このレジストパターン５３をマスクに用いて、Ｎ型不純物をイオン注入して、シリコン基板１にＮ型のエミッタ領域１５と、コレクタ領域１１に接続するコレクタコンタクト領域１２とを形成する。なお、このイオン注入の条件は、例えばイオン種はヒ素（Ａｓ＋）であり、加速エネルギーは６０ｋｅＶ程度であり、ドーズ量は５×１０１５ｃｍ−２程度である。このイオン注入の後、レジストパターン５３を例えばアッシングして除去する。
【００２８】
なお、Ｎ型のエミッタ領域１５とコレクタコンタクト領域１２の形成は、必要に応じて、別々のドーズ量又は別々の加速エネルギーで打ち分けても良い。これにより、エミッタ領域１５とコレクタコンタクト領域１２とにおけるＮ型不純物の濃度又はその拡散深さに、差異を設けることができる。
また、このイオン注入工程では、ポリシリコンパターン１９もマスクとして機能する。このため、シリコン基板１の表面において、Ｎ型不純物が注入される領域と注入されない領域との境界は、ポリシリコンパターン１９の縁辺直下の位置となる。半導体装置１００の製造工程では、レジストパターン５３を除去した後で、アニール又は熱酸化等の熱処理を行う。この熱処理の過程でＮ型不純物はシリコン基板１中を拡散する。その結果、図７に示すように、エミッタ領域１５は、ポリシリコンパターン１９の直下の位置に入りこむように形成される。
【００２９】
次に、図８に示すように、Ｎ型のエミッタ領域１５とコレクタコンタクト領域１２とを覆い、それ以外の領域の上方を開口する形状のレジストパターン５５をシリコン基板１上に形成する。レジストパターン５５は、フォトリソグラフィ技術により形成する。そして、このレジストパターン５５をマスクに用いて、Ｐ型不純物をイオン注入して、Ｐ型のベース領域１３に接続するベースコンタクト領域１４をシリコン基板１に形成する。なお、このイオン注入の条件は、例えばイオン種は２フッ化ボロン（ＢＦ２＋）であり、加速エネルギーは６０ｋｅＶ程度であり、ドーズ量は２．５×１０１５ｃｍ−２程度である。このイオン注入の後、レジストパターン５５を例えばアッシングして除去する。
【００３０】
次にドーパントを活性化させるための熱処理を行う。熱処理の条件は、例えば熱処温度が９５０℃、熱処理時間は１分程度である。その後、図１に示したように、シリコン基板１上に層間絶縁膜４１を形成する。
さらに、この層間絶縁膜４１を部分的にエッチングしてコンタクトホールを形成し、コンタクトホール内にプラグ電極４３ａ〜４３ｃを形成する。そして、これらプラグ電極４３ａ〜４３ｃと接続するように、層間絶縁膜４１上に配線４５ａ〜４５ｃを形成する。配線４５ａ〜４５ｃにより、バイポーラトランジスタ１０は例えば他の素子と電気的に接続される。これにより、図１に示した半導体装置１００が完成する。
【００３１】
（１．３）第１実施形態の効果
本発明の第１実施形態によれば、シリコン基板１の表面であって、少なくともエミッタ領域１５とベース領域１３との境界部２１上にシリコン酸化膜１７とポリシリコンパターン１９とを形成している。そして、シリコン酸化膜１７とシリコン基板１との界面に塩素を偏析させている。これにより、境界部２１に存在する未結合手を塩素で終端することができ、エミッタ領域１５からベース領域１３にかけて存在する界面準位を低減することができる。
【００３２】
また、塩素は、水素と比べてシリコンに対する結合力が強く、拡散し難い。さらに、上記の境界部２１はシリコン酸化膜１７を介してポリシリコンパターン１９で覆われている。このため、ポリシリコンパターン１９を形成し、上記境界部２１の未結合手を塩素で終端した後（即ち、図５の工程以降）は、上記境界部２１がエッチングされる（例えば、境界部２１がフッ酸溶液に触れたり、プラズマ雰囲気に晒されたりする）ことはなく、未結合手が新たに形成されることを抑制することができる。このように、未結合手を終端している状態を維持することができ、界面準位が増える方向に変化することを抑制することができるので、界面準位を安定に低減することができる。これにより、β値が大きく、且つβ値のばらつきが小さい（即ち、電流増幅率に関する特性を向上させた）バーティカル型のバイポーラトランジスタを実現することができる。
【００３３】
（２）第２実施形態
本発明では、例えば、上記のバーティカル型のバイポーラトランジスタ１０と、他の素子とを同一の基板に混載していてもよい。他の素子としては、例えば、抵抗素子若しくは容量素子、又は、ＭＯＳ（metal oxide semiconductor）トランジスタなどが挙げられる。第２実施形態では、素子の一例として、ＭＯＳトランジスタを混載する場合について説明する。
【００３４】
図９は、本発明の第２実施形態に係る半導体装置２００の構成例を示す断面図である。図９に示すように、この半導体装置２００は、バーティカル型のバイポーラトランジスタ１０と、ＮＭＯＳトランジスタ７０及びＰＭＯＳトランジスタ８０とを同一のシリコン基板１に備えるバイシーモス（ＢｉＣＭＯＳ）型の半導体装置である。
図９に示すように、シリコン基板１には、例えばバイポーラ領域とＣＭＯＳ領域とが用意されている。バイポーラ領域には、例えば第１実施形態で説明したバーティカル型のバイポーラトランジスタ１０が形成されている。また、ＣＭＯＳ領域には、例えばＮＭＯＳトランジスタ７０とＰＭＯＳトランジスタ８０とが形成されている。以下、ＮＭＯＳトランジスタ７０とＰＭＯＳトランジスタ８０とを合せて、ＣＭＯＳトランジスタ９０という。
【００３５】
図９に示す半導体装置２００において、バイポーラ領域では、シリコン基板１とシリコン酸化膜１７との界面に塩素が、例えば１×１０１７ｃｍ−３以上の濃度で存在する。これにより、バイポーラトランジスタ１０の境界部２１に存在する未結合手を塩素で終端することができ、エミッタ領域１５からベース領域１３にかけて存在する界面準位を安定に低減することができる。従って、第２実施形態は、第１実施形態と同様の効果を奏する。
【００３６】
また、第２実施形態は、第１実施形態の効果に加えて、下記の効果を奏する。
図９に示した半導体装置２００では、その製造の過程において、バイポーラトランジスタ１０を形成するための工程と、ＣＭＯＳトランジスタ９０を形成するための工程とを一部兼用すること（即ち、工程の一部を共通化すること）が可能である。即ち、シリコン酸化膜１７は、ポリシリコンパターン１９とシリコン基板１とを絶縁するために形成する膜であり、絶縁性を有していれば足りる。このため、上記のバイポーラトランジスタ１０をＣＭＯＳプロセスに組み込む場合は、シリコン酸化膜１７を、ＣＭＯＳトランジスタ９０のゲート酸化膜９７と同時に形成することが可能である。また、ポリシリコンパターン１９も、ＣＭＯＳトランジスタ９０のゲート電極９９と同時に形成することが可能である。
【００３７】
例えば、上記のシリコン酸化膜１７の形成工程（図４参照。）では、バイポーラ領域だけでなく、ＣＭＯＳ領域においてもシリコン基板１の表面を熱酸化する。これにより、バイポーラ領域でシリコン酸化膜１７を形成すると同時に、ＣＭＯＳ領域ではゲート酸化膜９７を形成する。バイポーラトランジスタ１０におけるシリコン酸化膜１７の形成工程を利用して、ゲート酸化膜９７を同時に形成することが可能である。
【００３８】
また、上記のポリシリコン膜１９´の形成工程（図４参照。）では、バイポーラ領域だけでなく、ＣＭＯＳ領域においてもゲート酸化膜９７上にポリシリコン膜１９´を形成する。このＣＭＯＳ領域に形成されたポリシリコン膜１９´は、ゲート電極の材料膜である。次に、例えば上記のＰＯＣｌ３アニール（図５参照。）では、バイポーラ領域だけでなく、ＣＭＯＳ領域においてもポリシリコン膜１９´の表面を露出しておく。バイポーラ領域とＣＭＯＳ領域の両方において、ＰＯＣｌ３アニールを同時に行う。これにより、バイポーラ領域とＣＭＯＳ領域の両方において、ポリシリコン膜１９´に塩素を導入すると共に、その抵抗値をリンで低減することができる。
【００３９】
さらに、ポリシリコンパターン１９の形成工程（図６参照。）では、バイポーラ領域だけでなく、ＣＭＯＳ領域においてもポリシリコン膜１９´のパターニングを同時に行う。これにより、バイポーラ領域でポリシリコンパターン１９を形成すると同時に、ＣＭＯＳ領域ではゲート電極９９を形成する。バイポーラトランジスタ１０におけるポリシリコンパターン１９の形成工程を利用して、低抵抗のゲート電極９９を同時に形成することが可能である。
【００４０】
このように、バイポーラトランジスタ１０とＣＭＯＳトランジスタ９０とを同一のシリコン基板１に混載する場合でも、複数の工程を兼用することができる。従って、半導体装置の製造コストの増大を抑制することができる。
また、上記のＰＯＣｌ３アニールでは、ＣＭＯＳトランジスタ９０のゲート酸化膜９７とシリコン基板１との界面にも塩素が注入される。その結果、ゲート酸化膜９７とシリコン基板１との界面には塩素が、例えば１×１０１７ｃｍ−３以上の濃度で存在する。これにより、ゲート酸化膜９７とシリコン基板１との界面に存在する未結合手も塩素で終端することができる。このため、１／ｆノイズなどの界面準位に敏感なＭＯＳＦＥＴ（MOS field effect transistor）特性についても改善効果を期待することができる。
【００４１】
（３）他の実施形態
なお、第１実施形態で説明した半導体装置１００、又は、第２実施形態で説明した半導体装置２００は、Ｎ型をＰ型に、Ｐ型をＮ型にそれぞれ入れ替えた構成であってもよい。例えば、図１０に示すように、バイポーラトランジスタ１０は、ＮＰＮではなく、ＰＮＰバイポーラトランジスタであってもよい。このような構成であっても、ＰＯＣｌ３アニールを行うことにより、β値を大きくすることができ、且つβ値のばらつきを小さくすることができる。
【００４２】
また、上記の第１、第２実施形態では、シリコン基板１はバルクの単結晶シリコン基板である場合、又は、シリコン基板１はバルクの単結晶シリコン基板に単結晶のシリコン層をエピタキシャル成長させた基板である場合について説明した。しかしながら、本発明のシリコン基板は、上記の何れかに限定されるものではない。本発明のシリコン基板は、例えば、絶縁層上にシリコン層が配置された構造のＳＯＩ（silicon on insulator）基板であってもよい。このような場合であっても、ＳＯＩ基板のシリコン層にバイポーラトランジスタ１０を形成したり、バイポーラトランジスタ１０とＣＭＯＳトランジスタ９０の両方を形成したりすることで、上記の第１、第２実施形態と同様の効果を奏する。
【００４３】
（４）効果の確認結果
図１１は、ＰＯＣｌ３アニールを行ったもの（即ち、実施形態）と、ＰＯＣｌ３アニールを行っていないもの（即ち、比較形態）とについて、ＳＩＭＳ解析により塩素の濃度分布を確認した結果を示す図である。なお、実施形態と比較形態は、ＰＯＣｌ３アニールの有り／無し以外は、全て同一の条件で形成したバーティカル型のＮＰＮバイポーラトランジスタであり、その構造は図１に示した通りである。
【００４４】
図１１の横軸はポリシリコン表面からの深さを示し、縦軸は塩素濃度を示す。図１１に示すように、ＰＯＣｌ３アニールを行うことで、ポリシリコンパターン１９とシリコン基板１との間のシリコン酸化膜１７中に塩素が偏析することが確認された。シリコン酸化膜１７中に偏析した塩素は、その一部が、シリコン酸化膜１７とシリコン基板１との界面にも存在しており、シリコンの未結合手を終端することで界面準位を低減させる。界面準位の低減は、次に示す図１２で確認された。
【００４５】
図１２は、本発明の実施形態と比較形態とについて、β値の分布を試作したウエハにて確認した結果を示す図である。図１２の横軸はβ値を示し、縦軸は測定サンプル数の累積度（％）である。また、下記の表１は、図１２に示したβ値の平均値（ａｖｅ．）とばらつき（σ）を示した図である。
図１２において、実施形態（ＰＯＣｌ３アニール有り）と比較形態（ＰＯＣｌ３アニール無し）とを比較すると、実施形態の方がβ値が大きく、且つ、β値のばらつきが小さい。より詳しく説明すると、下記の表１に示すように、実施形態は、比較形態と比べて、β値が約１．４倍、β値のばらつき（σ／ａｖｅ．）が約１／３となる特性を実現することが確認された。
【００４６】
【表１】
0005944648.tif 000002
【符号の説明】
【００４７】
１  シリコン基板
３  素子分離膜
１０  バイポーラトランジスタ
１１  コレクタ領域
１２  コレクタコンタクト領域
１３  ベース領域
１４  ベースコンタクト領域
１５  エミッタ領域
１７  シリコン酸化膜
１９  ポリシリコンパターン
１９´  ポリシリコン膜
２１  境界部
４１  層間絶縁膜
４３ａ-４３ｃ  プラグ電極
４５ａ-４５ｃ  配線
５１、５３、５５  レジストパターン
７０  ＮＭＯＳトランジスタ
８０  ＰＭＯＳトランジスタ
９０  ＣＭＯＳトランジスタ
９７  ゲート酸化膜
９９  ゲート電極
１００、２００  半導体装置
【図１】
0005944648.tif 000003
【図２】
0005944648.tif 000004
【図３】
0005944648.tif 000005
【図４】
0005944648.tif 000006
【図５】
0005944648.tif 000007
【図６】
0005944648.tif 000008
【図７】
0005944648.tif 000009
【図８】
0005944648.tif 000010
【図９】
0005944648.tif 000011
【図１０】
0005944648.tif 000012
【図１１】
0005944648.tif 000013
【図１２】
0005944648.tif 000014
【図１３】
0005944648.tif 000015