(57)【特許請求の範囲】
【請求項１】
基材の一方の主面上に酸化物半導体層を形成する工程と、
前記酸化物半導体層上に第１導電層を形成し、前記基材の他方の主面上に第２導電層を形成する工程と、
前記第１導電層および前記第２導電層の上にマスク層を一括して形成する工程と、
前記第１導電層と前記第２導電層を一括してエッチング液に接触させて、前記第１導電層および前記第２導電層の一部領域を除去することにより、前記酸化物半導体層上にソース電極とドレイン電極を形成し、前記基材の他方の主面上にゲート電極を形成する工程と、を含むことを特徴とする薄膜トランジスタの製造方法。
【請求項２】
前記ソース電極および前記ドレイン電極を形成した後、該ソース電極および前記ドレイン電極の間を覆うようにマスク層を形成する工程と、
前記酸化物半導体層をエッチング液に接触させて、前記ソース電極、前記ドレイン電極およびマスク層に覆われていない前記酸化物半導体層の領域を除去する工程と、をさらに含む請求項１に記載の薄膜トランジスタの製造方法。
【請求項３】
前記酸化物半導体層がＩｎ、Ｇａ、Ｚｎ、およびＯを含むものである請求項１または２に記載の薄膜トランジスタの製造方法。
【請求項４】
前記第１導電層および前記第２導電層が、Ｃｕから構成されている請求項１〜３のいずれか一項に記載の薄膜トランジスタの製造方法。
【請求項５】
前記マスク層がドライフィルムレジストで形成されている請求項１〜４のいずれか一項に記載の薄膜トランジスタの製造方法。
【請求項６】
基材と、
該基材の一方の主面上に形成されている第１酸化物半導体層と、
前基材の他方の主面上に形成されている第２酸化物半導体層と、を有する薄膜トランジスタであって、
前記第１酸化物半導体層上に形成されている第１ゲート電極と、
前記第２酸化物半導体層上に形成されている第１ソース電極と第１ドレイン電極を有する第１トランジスタと；
前記第２酸化物半導体層上に形成されている第２ゲート電極と、
前記第１酸化物半導体層上に形成されている第２ソース電極と第２ドレイン電極を有する第２トランジスタと；を含むことを特徴とする薄膜トランジスタ。
【請求項７】
前記第１ソース電極または前記第１ドレイン電極と、前記第２ソース電極または前記第２ドレイン電極が重なって配置されている請求項６に記載の薄膜トランジスタ。
【請求項８】
前記第１酸化物半導体層の導電型と前記第２酸化物半導体層の導電型とは反対極性であり、前記第１トランジスタと前記第２トランジスタは相補型に構成されている請求項６または７に記載の薄膜トランジスタ。
【請求項９】
前記第１ドレイン電極と前記第２ドレイン電極が重なって配置され、前記第１ドレイン電極と前記第２ドレイン電極が重なる領域において、前記基材に貫通孔が形成されており、該貫通孔を通じて前記第１ドレイン電極と前記第２ドレイン電極が接続されている請求項８に記載の薄膜トランジスタ。
【請求項１０】
前記第１酸化物半導体層または前記第２酸化物半導体層がＩｎ、Ｇａ、Ｚｎ、およびＯを含むものである請求項６〜９のいずれか一項に記載の薄膜トランジスタ。
【請求項１１】
前記基材が高分子フィルムから形成されており、前記基材の厚みが０．１μｍ以上５０μｍ以下である請求項６〜１０のいずれか一項に記載の薄膜トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体層に酸化物半導体を用いた薄膜トランジスタに関するものである。
【背景技術】
【０００２】
近年、トランジスタの薄型化、フレキシブル化、軽量化等の要望が高まるにつれて、基材材料としてはポリエチレンナフタレート（ＰＥＮ）やポリイミド（ＰＩ）等の高分子フィルムが使用されている。これに伴い、半導体層としては、当該フィルムの耐熱温度以下で成膜が可能な酸化物半導体が用いられている。また、薄膜トランジスタを構成するソース電極、ドレイン電極、ゲート電極の作製には、フォトリソグラフィ法や印刷法が用いられている。
【０００３】
特許文献１には、ゲート絶縁膜を基板（基材）として用い、各電極や半導体層を印刷法によって形成した薄膜トランジスタが記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−１８６２９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
トランジスタの製造では成膜や熱処理などの熱プロセスが繰り返し行われる。例えば、スパッタや蒸着などの真空成膜や塗布プロセス後の乾燥のときなどである。このような熱プロセスに伴い、基材が延伸或いは収縮して、基材の寸法が変化することがある。フォトリソグラフィ法でトランジスタを製造するときには、各層の成膜やマスク層を形成するための露光処理等を層ごとに行うため、各層の形成時にそれぞれ熱処理がなされて、基材の寸法が工程毎に変化することがあった。このため、ゲート電極に対するソース電極およびドレイン電極の形成位置を制御するのが困難であった。その結果、設計通りのトランジスタが作製できず、トランジスタの性能にバラツキが生じて製品の歩留まりが悪化することがあった。
【０００６】
そこで、本発明は、性能の低下およびバラツキを抑えることができる薄膜トランジスタの製造方法と、薄膜トランジスタを提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成し得た本発明の薄膜トランジスタの製造方法は、基材の一方の主面上に酸化物半導体層を形成する工程と、酸化物半導体層上に第１導電層を形成し、基材の他方の主面上に第２導電層を形成する工程と、第１導電層および第２導電層の上にマスク層を一括して形成する工程と、第１導電層と第２導電層を一括してエッチング液に接触させて、第１導電層および第２導電層の一部領域を除去することにより、酸化物半導体層上にソース電極とドレイン電極を形成し、基材の他方の主面上にゲート電極を形成する工程と、を含む点に要旨を有するものである。本発明の薄膜トランジスタの製造方法は、第１導電層および第２導電層の上にマスク層を一括して形成する工程を含んでいるため、基材が熱延伸或いは熱収縮しても、ソース電極、ドレイン電極、ゲート電極の位置関係を維持しやすくなる。その結果、ソース電極およびドレイン電極に対するゲート電極の位置ズレに起因するトランジスタの性能低下を抑えることができる。また、本発明の薄膜トランジスタの製造方法においては、基材がゲート絶縁膜を兼ねているため、シリコン酸化膜等のゲート絶縁膜を別途設ける必要がなく、トランジスタ全体の厚みを抑えることができる。これにより、ゲート絶縁膜のピンホールの発生や膜厚などの品質のバラツキに起因するトランジスタの性能のバラツキが発生しない。さらに、本発明の薄膜トランジスタの製造方法ではフォトリソグラフィ法によってソース電極、ドレイン電極、ゲート電極を形成するため、チャネル長を１０μｍ以下に制御することができ、回路の微細化が可能である。
【０００８】
本発明の薄膜トランジスタの製造方法は、ソース電極およびドレイン電極を形成した後、ソース電極およびドレイン電極の間を覆うようにマスク層を形成する工程と、酸化物半導体層をエッチング液に接触させて、ソース電極、ドレイン電極およびマスク層に覆われていない酸化物半導体層の領域を除去する工程とをさらに含むことが好ましい。このようにして酸化物半導体層をエッチングすることにより、ソース電極と半導体層のエッチング幅や、ドレイン電極と半導体層のエッチング幅を揃えることができる。また、ソース電極、ドレイン電極とは別に、基材上に端子電極やビア電極を形成することができる。
【０００９】
本発明の薄膜トランジスタの製造方法において、酸化物半導体層がＩｎ、Ｇａ、Ｚｎ、およびＯを含むものであることが好ましい。酸化物半導体の中でもＩＧＺＯの電子移動度は１０ｃｍ２／Ｖ・ｓｅｃと高いため、トランジスタの処理速度の向上が可能である。
【００１０】
本発明の薄膜トランジスタの製造方法において、第１導電層および第２導電層が、Ｃｕから構成されていることが好ましい。Ｃｕは高い電気伝導性を有しているとともに、安価であり、耐熱性にも優れているからである。
【００１１】
本発明の薄膜トランジスタの製造方法において、マスク層がドライフィルムレジストで形成されていることが好ましい。マスク層が液体レジストで形成されている場合と比較して、マスク層がドライフィルムレジストで形成されている場合にはレジストを塗布した後の溶剤乾燥が不要なため、生産性を高めることができる。
【００１２】
また、上記目的を達成し得た本発明の薄膜トランジスタは、基材と、基材の一方の主面上に形成されている酸化物半導体層と、酸化物半導体層上に形成されているソース電極と、酸化物半導体層上に形成されているドレイン電極と、基材の他方の主面上に形成されているゲート電極と、を有している点を要旨とする。本発明の薄膜トランジスタは、基材がゲート絶縁膜を兼ねているため、シリコン酸化膜等のゲート絶縁膜を別途設ける必要がなく、トランジスタ全体の厚みを抑えることができる。また、ゲート絶縁膜のピンホールの発生や膜厚などの品質のバラツキに起因するトランジスタの性能のバラツキが発生しない。
【００１３】
本発明の薄膜トランジスタにおいて、酸化物半導体層がＩｎ、Ｇａ、Ｚｎ、およびＯを含むものであることが好ましい。
【００１４】
ソース電極と、ドレイン電極と、ゲート電極が一括したフォトリソグラフィおよび一括したウェットエッチングにより形成されていることが好ましい。本発明の薄膜トランジスタの製造方法ではフォトリソグラフィ法によってソース電極、ドレイン電極、ゲート電極が形成されているため、チャネル長を１０μｍ以下に制御することができ、回路の微細化が可能である。また、ソース電極と、ドレイン電極と、ゲート電極が一括したフォトリソグラフィおよび一括したウェットエッチングにより形成されているため、基材が熱延伸或いは熱収縮しても、ソース電極、ドレイン電極、ゲート電極の位置関係を維持しやすくなる。その結果、ソース電極およびドレイン電極に対するゲート電極の位置ズレに起因するトランジスタの性能低下を抑えることができる。
【００１５】
さらに、上記目的を達成し得た本発明の薄膜トランジスタは、基材と、基材の一方の主面上に形成されている第１酸化物半導体層と、基材の他方の主面上に形成されている第２酸化物半導体層と、を有する薄膜トランジスタであって、第１酸化物半導体層上に形成されている第１ゲート電極と、第２酸化物半導体層上に形成されている第１ソース電極と第１ドレイン電極を有する第１トランジスタと；第２酸化物半導体層上に形成されている第２ゲート電極と、第１酸化物半導体層上に形成されている第２ソース電極と第２ドレイン電極を有する第２トランジスタと；を含むことを要旨とする。本発明の薄膜トランジスタは、基材がゲート絶縁膜を兼ねているため、シリコン酸化膜等のゲート絶縁膜を別途設ける必要がなく、トランジスタ全体の厚みを抑えることができる。また、ゲート絶縁膜のピンホールの発生や膜厚などの品質のバラツキに起因するトランジスタの性能のバラツキが発生しない。本発明の薄膜トランジスタは、基材を挟んで互いに異なる向きに２つのトランジスタが配置されているため、隣り合うトランジスタ同士の配置間隔を狭めることができ、回路の集積度を高められる。
【００１６】
第１ソース電極または第１ドレイン電極と、第２ソース電極または第２ドレイン電極が重なって配置されていることが好ましい。隣り合うトランジスタ同士の配置間隔をさらに狭めることができるため、回路の集積度をより一層高められる。
【００１７】
第１酸化物半導体層の導電型と第２酸化物半導体層の導電型とは反対極性であり、第１トランジスタと第２トランジスタは相補型に構成されていることが好ましい。これにより、第１トランジスタと第２トランジスタを、金属酸化物半導体（ＭＯＳ）でいうところのＣＭＯＳ構造に配置することが可能である。
【００１８】
第１ドレイン電極と第２ドレイン電極が重なって配置され、第１ドレイン電極と第２ドレイン電極が重なる領域において、基材に貫通孔が形成されており、貫通孔を通じて第１ドレイン電極と第２ドレイン電極が接続されていることが好ましい。第１ドレイン電極と第２ドレイン電極が貫通孔と重なって配置されているため、隣り合うトランジスタ同士の配置間隔をさらに狭めることができ、回路の集積度をより一層高められる。また、貫通孔において、第１ドレイン電極と第２ドレイン電極が接続されているため、第１ドレイン電極と第２ドレイン電極の接続に必要な配線長を短くできるとともに、配線のための空間を別途確保する必要がない。
【００１９】
第１酸化物半導体層または第２酸化物半導体層がＩｎ、Ｇａ、Ｚｎ、およびＯを含むものであることが好ましい。
【００２０】
基材が高分子フィルムから形成されており、基材の厚みが０．１μｍ以上５０μｍ以下であることが好ましい。基材が膜厚０．１μｍ以上５０μｍ以下の高分子フィルムであれば、単位時間当たりにチャネル領域を移動するキャリア数を確保しつつ、製造時に基材を取り扱いやすくなる。
【発明の効果】
【００２１】
本発明の薄膜トランジスタの製造方法では、基材が熱延伸或いは熱収縮しても、ソース電極、ドレイン電極、ゲート電極の位置関係を維持しやすくなる。その結果、ソース電極およびドレイン電極に対するゲート電極の位置ズレに起因するトランジスタの性能低下を抑えることができる。また、本発明の薄膜トランジスタの製造方法は、チャネル長を１０μｍ以下に制御することができ、回路の微細化が可能である。
本発明の薄膜トランジスタの製造方法および薄膜トランジスタは、基材がゲート絶縁膜を兼ねているため、シリコン酸化膜等のゲート絶縁膜を別途設ける必要がなく、トランジスタ全体の厚みを抑えることができる。これにより、ゲート絶縁膜のピンホールの発生や膜厚などの品質のバラツキに起因するトランジスタの性能のバラツキが発生しない。
さらに、第１トランジスタおよび第２トランジスタを含む本発明の薄膜トランジスタは
基材を挟んで互いに異なる向きに２つのトランジスタが配置されているため、隣り合うトランジスタ同士の配置間隔を狭めることができ、回路の集積度を高められる。
【図面の簡単な説明】
【００２２】
【図１】図１は、本発明の実施の形態にかかる薄膜トランジスタの製造方法の工程断面図である。
【図２】図２は、本発明の実施の形態にかかる薄膜トランジスタの製造方法の工程断面図である。
【図３】図３は、本発明の実施の形態にかかる薄膜トランジスタの製造方法の工程断面図である。
【図４】図４は、本発明の実施の形態にかかる薄膜トランジスタの製造方法の工程断面図である。
【図５】図５は、本発明の実施の形態にかかる薄膜トランジスタの製造方法の工程断面図である。
【図６】図６は、本発明の実施の形態にかかる薄膜トランジスタの製造方法の工程断面図である。
【図７】図７は、本発明の実施の形態にかかる薄膜トランジスタの製造方法の工程断面図である。
【図８】図８は、本発明の実施の形態にかかる薄膜トランジスタの製造方法の工程断面図である。
【図９】図９は、本発明の実施の形態にかかる薄膜トランジスタの製造方法の工程断面図である。
【図１０】図１０は、本発明の実施の形態にかかる薄膜トランジスタの他の例を示す断面図である。
【図１１】図１１は、本発明の実施の形態にかかる薄膜トランジスタの他の例を示す断面図である。
【図１２】図１２は、ＣＭＯＳ回路の構成を示す模式図である。
【図１３】図１３は、本発明の実施の形態にかかる薄膜トランジスタの他の例を示す断面図である。
【図１４】図１４は、参考例にかかる薄膜トランジスタの製造方法の工程断面図である。
【図１５】図１５は、参考例にかかる薄膜トランジスタの製造方法の工程断面図である。
【図１６】図１６は、参考例にかかる薄膜トランジスタの製造方法の工程断面図である。
【図１７】図１７は、参考例にかかる薄膜トランジスタの製造方法の工程断面図である。
【図１８】図１８は、参考例にかかる薄膜トランジスタの製造方法の工程断面図である。
【図１９】図１９は、参考例にかかる薄膜トランジスタの製造方法の工程断面図である。
【図２０】図２０は、参考例にかかる薄膜トランジスタの製造方法の工程断面図である。
【図２１】図２１は、参考例にかかる薄膜トランジスタの製造方法の工程断面図である。
【発明を実施するための形態】
【００２３】
以下、実施の形態に基づき本発明をより具体的に説明するが、本発明はもとより下記実施の形態によって制限を受けるものではなく、前・後記の趣旨に適合し得る範囲で変更を加えて実施することも勿論可能であり、それらはいずれも本発明の技術的範囲に包含される。また、図面における種々部材の寸法比は、本発明の特徴を理解に資することを優先しているため、実際の寸法比とは異なる場合がある。
【００２４】
本発明の薄膜トランジスタの製造方法は、（１）基材の一方の主面上に酸化物半導体層を形成する工程と、（２）酸化物半導体層上に第１導電層を形成し、基材の他方の主面上に第２導電層を形成する工程と、（３）第１導電層および第２導電層の上にマスク層を一括して形成する工程と、（４）第１導電層と第２導電層を一括してエッチング液に接触させて、第１導電層および第２導電層の一部領域を除去することにより、酸化物半導体層上にソース電極とドレイン電極を形成し、基材の他方の主面上にゲート電極を形成する工程と、を含むものである。本発明の薄膜トランジスタの製造方法は、（３）第１導電層および第２導電層の上にマスク層を一括して形成する工程を含んでいるため、基材が熱延伸或いは熱収縮しても、ソース電極、ドレイン電極、ゲート電極の位置関係を維持しやすくなる。その結果、ソース電極およびドレイン電極に対するゲート電極の位置ズレに起因するトランジスタの性能低下を抑えることができる。
【００２５】
また、本発明の薄膜トランジスタは、基材と、基材の一方の主面上に形成されている酸化物半導体層と、酸化物半導体層上に形成されているソース電極と、酸化物半導体層上に形成されているドレイン電極と、基材の他方の主面上に形成されているゲート電極と、を有している。本発明の薄膜トランジスタは、基材がゲート絶縁膜を兼ねているため、シリコン酸化膜等のゲート絶縁膜を別途設ける必要がなく、トランジスタ全体の厚みを抑えることができる。また、ゲート絶縁膜のピンホールの発生や膜厚などの品質のバラツキに起因するトランジスタの性能のバラツキが発生しない。
【００２６】
さらに、本発明の薄膜トランジスタは、基材と、基材の一方の主面上に形成されている第１酸化物半導体層と、基材の他方の主面上に形成されている第２酸化物半導体層と、を有する薄膜トランジスタであって、第１酸化物半導体層上に形成されている第１ゲート電極と、第２酸化物半導体層上に形成されている第１ソース電極と第１ドレイン電極を有する第１トランジスタと；第２酸化物半導体層上に形成されている第２ゲート電極と、第１酸化物半導体層上に形成されている第２ソース電極と第２ドレイン電極を有する第２トランジスタと；を含むものである。本発明の薄膜トランジスタは、基材がゲート絶縁膜を兼ねているため、シリコン酸化膜等のゲート絶縁膜を別途設ける必要がなく、トランジスタ全体の厚みを抑えることができる。また、ゲート絶縁膜のピンホールの発生や膜厚などの品質のバラツキに起因するトランジスタの性能のバラツキが発生しない。本発明の薄膜トランジスタは、基材を挟んで互いに異なる向きに２つのトランジスタが配置されているため、隣り合うトランジスタ同士の配置間隔を狭めることができ、回路の集積度を高められる。
【００２７】
本発明において、薄膜トランジスタは厚み方向と面方向を有する。薄膜トランジスタの厚み方向は、基材上に酸化物半導体層や導電層が積層される方向であり、本願の図の上下方向に相当する。薄膜トランジスタの面方向は、厚み方向と直交する方向であり、縦方向と横方向を有している。なお、本願の図の左右方向は、薄膜トランジスタの面方向のうち、横方向に相当する。
【００２８】
基材は、ゲート絶縁膜を兼ねている。基材は、ポリエチレンナフタレート（ＰＥＮ）、ポリエチレンテレフタレート（ＰＥＴ）、ポリイミド（ＰＩ）等の高分子フィルムから形成されることが好ましい。基材の膜厚が大きすぎると単位時間当たりにソース電極とドレイン電極の間を移動するキャリア数が減少する。他方、基材の膜厚が小さすぎると、トランジスタの製造時に基材が折れたり、壊れたりするなどして、基材が取り扱いにくくなる。以上のことから、基材の厚みは０．１μｍ以上５０μｍ以下であることが好ましく、０．５μｍ以上４０μｍ以下であることが好ましく、１μｍ以上３０μｍ以下であることがより好ましい。
【００２９】
酸化物半導体層は、トランジスタのチャネル領域として機能する。酸化物半導体層の材料としては、例えば、ＺｎＯ系、ＮｉＯ系、ＴｉＯ系、ＩｎＯ系、ＳｎＯ系、ＩｎＧａＯ系、ＩｎＺｎＯ系、ＩｎＧａＺｎＯ系（ＩＧＺＯ）等を用いることができる。中でも、酸化物半導体層は、Ｉｎ、Ｇａ、Ｚｎ、およびＯを含むもの（以下、「ＩＧＺＯ」と記載する）であることが好ましい。ＩＧＺＯの電子移動度は１０ｃｍ２／Ｖ・ｓｅｃと高いため、トランジスタの処理速度の向上が可能である。
【００３０】
第１導電層と第２導電層は、トランジスタを構成するゲート電極、ソース電極、ドレイン電極、端子電極、ビア電極等の各電極を形成するためのものである。詳細は製造方法の例を挙げて後述するが、第１導電層および第２導電層の一部の領域をマスク層によって覆い、第１導電層および第２導電層をエッチング液に接触させることにより、各電極を形成することができる。
【００３１】
第１導電層と第２導電層は、例えば、Ａｌ、Ａｇ、Ｃ、Ｎｉ、Ａｕ、Ｃｕ等の導電性材料を用いることができる。中でも、第１導電層および第２導電層は、Ｃｕから構成されていることが好ましい。Ｃｕは高い電気伝導性を有しているとともに、安価であり、耐熱性にも優れているからである。
【００３２】
以下、本実施の形態に係る薄膜トランジスタの製造方法の好ましい例について、図面を用いて詳細に説明する。図１〜図９は、本実施の形態に係る薄膜トランジスタの製造方法の一部を示す工程断面図である。
【００３３】
（１）基材の一方の主面上に酸化物半導体層を形成する工程
膜厚２５μｍのポリイミドフィルムを基材２として準備し、図１に示すように、基材２の一方の主面上に酸化物半導体層３（例えばＩＧＺＯ）を形成する。図１においては、基材２の厚み方向ｚの下側の面上に酸化物半導体層３が形成されている。酸化物半導体層３を成膜する方法は特に限定されず、例えば、真空蒸着法、スパッタリング法、箔状に形成された導電性材料を貼り付ける方法等を用いることができる。
【００３４】
次に、端子電極やビア電極を形成するために、図２に示すように、基材２および酸化物半導体層３を厚み方向ｚに貫通する貫通孔１１ａを形成する。貫通孔１１ａの形成には、パンチング、レーザー加工等を用いることができる。
【００３５】
（２）酸化物半導体層上に第１導電層を形成し、基材の他方の主面上に第２導電層を形成する工程
酸化物半導体層３上に第１導電層４ａを形成し、基材２の他方の主面上に第２導電層４ｂを形成する。すなわち、図３に示すように、厚み方向ｚにおいて酸化物半導体層３の下側に第１導電層４ａが形成され、基材２の上側に第２導電層４ｂが形成される。第１導電層４ａと第２導電層４ｂの形成方法は、上述した酸化物半導体層３の成膜と同様に、例えば、真空蒸着法やスパッタリング法を用いることができる。
【００３６】
（３）第１導電層および第２導電層の上にマスク層を一括して形成する工程
図４に示すように、ゲート電極、ソース電極、ドレイン電極の各電極の形成位置を決めるためのマスク層１０ａ、１０ｂをそれぞれ第１導電層４ａ、第２導電層４ｂの上に一括して形成する。
【００３７】
具体的には、マスク層１０（１０ａ、１０ｂ）の形成は次のように行う。第１導電層４ａおよび第２導電層４ｂの上に、ドライフィルムレジストや液体レジスト等の感光性樹脂を塗布する。感光性樹脂には、露光部分が現像液に対して不溶性となるネガ型と、露光部分が現像液に対して可溶性となるポジ型があるが、以下ではネガ型の感光性樹脂を例にして説明する。第１導電層４ａの上には第１レジストが塗布され、第２導電層４ｂの上には第２レジストが塗布される。第１レジスト、第２レジストの上から電子ビームや光（紫外線）を照射して、第１レジストおよび第２レジストに所定の回路形状を描画する。第１レジストには、少なくともソース電極とドレイン電極の形状が描画され、第２レジストには少なくともゲート電極の形状が描画される。
【００３８】
トランジスタの性能低下を抑止するために、図４に示すように、ゲート電極を形成するためのマスク層１０ｂの左右方向ｘにおける中心線Ｃが、マスク層１０ａが形成するソース電極とドレイン電極の間の領域（チャネル長ＬＣ）を左右方向ｘに三等分割した場合の中央領域ＡＣに位置していることが好ましい。
【００３９】
チャネル長ＬＣは２０μｍ以下であることが好ましく、１５μｍ以下であることがより好ましく、１０μｍ以下であることがさらに好ましい。チャネル長ＬＣが短いほど、トランジスタの処理速度を高めることができる。
【００４０】
基材２の両面から一括して露光可能な露光装置（図示していない）を用いて、第１レジストと、第２レジストの両方を一括して露光することによって、第１レジストと第２レジストに対して回路形状の転写、焼き付けを行う。
【００４１】
第１レジストと第２レジストに現像液を接触させることによって、各レジストの未露光部分は現像液に対して溶解する。その結果、第１レジストと第２レジストの露光部分がマスク層１０ａ、１０ｂとして第１導電層４ａおよび第２導電層４ｂ上に残る。
【００４２】
マスク層１０は、ドライフィルムレジストや液体レジストで形成することができるが、ドライフィルムレジストで形成されていることが好ましい。マスク層１０が液体レジストで形成されている場合と比較して、レジストを塗布した後の溶剤乾燥が不要なため、生産性を高めることができる。
【００４３】
（４）第１導電層と第２導電層を一括してエッチング液に接触させて、第１導電層および第２導電層の一部領域を除去することにより、酸化物半導体層上にソース電極とドレイン電極を形成し、基材の他方の主面上にゲート電極を形成する工程
次に、マスク層１０ａが形成された第１導電層４ａと、マスク層１０ｂが形成された第２導電層４ｂを一括してエッチング液に接触させる。この操作によって、図５に示すように、第１導電層４ａおよび第２導電層４ｂの一部領域が除去される。
【００４４】
図６に示すように、マスク層１０ａ、１０ｂを剥離液に接触させて溶解することにより、マスク層１０ａ、１０ｂを除去する。酸化物半導体層３上にソース電極６とドレイン電極７が形成され、基材２の他方の主面上にはゲート電極５が形成された薄膜トランジスタを得ることができる。
【００４５】
すなわち、図６に示すように、本発明の薄膜トランジスタ１（１Ａ）は、ソース電極６と、ドレイン電極７と、ゲート電極５が一括したフォトリソグラフィおよび一括したウェットエッチングにより形成されている。このため、基材２が熱延伸或いは熱収縮しても、ソース電極６、ドレイン電極７、ゲート電極５の位置関係を維持しやすくなる。その結果、ソース電極６およびドレイン電極７に対するゲート電極５の位置ズレに起因する薄膜トランジスタの性能低下を抑えることができる。
【００４６】
（５）ソース電極およびドレイン電極を形成した後、ソース電極およびドレイン電極の間を覆うようにマスク層を形成する工程
図７に示すように、チャネル領域として機能する酸化物半導体層３の一部の領域がエッチングされるのを防ぐために、基材２の厚み方向ｚの下側面を覆うようにマスク層１０ｃを形成する。マスク層１０ｃの形成は、例えばチャネル領域のみにレジストを印刷することにより行うことができる。このように形成されたマスク層１０ｃに加えて、ソース電極６、ドレイン電極７、端子電極１２ａがマスクとして機能する。
【００４７】
（６）酸化物半導体層をエッチング液に接触させて、ソース電極、ドレイン電極およびマスク層に覆われていない酸化物半導体層の領域を除去する工程
図８に示すように、酸化物半導体層３をエッチング液に接触させて、マスク層１０ｃとソース電極６およびドレイン電極７に覆われていない酸化物半導体層３の領域を除去する。これにより、左右方向ｘにおいて、ソース電極６の左側端部と酸化物半導体層３の左側端部のエッチング幅を揃えることができる。また、左右方向ｘにおいて、ドレイン電極７の右側端部と酸化物半導体層３の右側端部のエッチング幅を揃えることができる。これにより、ソース電極６、ドレイン電極７とは別に、基材２上に端子電極１２ａ、１２ｂやビア電極（図示されていない）を形成することができる。
【００４８】
図９に示すように、マスク層１０ｃを剥離液に接触させて溶解することにより、マスク層１０ｃを除去する。これにより、薄膜トランジスタ１（１Ｂ）が製造される。
【００４９】
次に、図９に示した薄膜トランジスタとは異なる態様の薄膜トランジスタについて、図１０〜図１３を参照しながら説明する。なお図１０〜図１３の説明において、上記の説明と重複する部分は説明を省略する。図１０、図１１、図１３は、薄膜トランジスタの厚み方向ｚの断面図を表す。
【００５０】
図１０に示す本発明の薄膜トランジスタ１（１Ｃ）は、基材２と、基材２の一方の主面上に形成されている第１酸化物半導体層３ａと、基材２の他方の主面上に形成されている第２酸化物半導体層３ｂとを有し、第１酸化物半導体層３ａ上に形成されている第１ゲート電極５ａと、第２酸化物半導体層３ｂ上に形成されている第１ソース電極６ａと第１ドレイン電極７ａを有する第１トランジスタ２０と；第２酸化物半導体層３ｂ上に形成されている第２ゲート電極５ｂと、第１酸化物半導体層３ａ上に形成されている第２ソース電極６ｂと第２ドレイン電極７ｂを有する第２トランジスタ２１と；を含むものである。
【００５１】
第１トランジスタ２０の第１ゲート電極５ａは、第１ソース電極６ａと第１ドレイン電極７ａの間に形成されており、第２トランジスタ２１の第２ゲート電極５ｂは、第２ソース電極６ｂと第２ドレイン電極７ｂの間に形成されている。
【００５２】
第１トランジスタ２０の動作に寄与するのは、第１ソース電極６ａおよび第１ドレイン電極７ａが形成されている第２酸化物半導体層３ｂである。他方、第２トランジスタ２１の動作に寄与するのは、第２ソース電極６ｂおよび第２ドレイン電極７ｂが形成されている第１酸化物半導体層３ａである。
【００５３】
このように、本発明の薄膜トランジスタ１Ｃは、基材２を挟んで互いに異なる向きに２つのトランジスタが配置されているため、隣り合うトランジスタ同士の配置間隔を狭めることができ、回路の集積度を高められるものである。
【００５４】
薄膜トランジスタ１Ｃは、第１ゲート電極５ａ、第１ソース電極６ａ、第１ドレイン電極７ａ、第２ゲート電極５ｂ、第２ソース電極６ｂ、第２ドレイン電極７ｂが、一括したフォトリソグラフィおよび一括したウェットエッチングにより形成されていることが好ましい。基材２が熱延伸或いは熱収縮しても、第１ゲート電極５ａ、第１ソース電極６ａ、第１ドレイン電極７ａ；第２ゲート電極５ｂ、第２ソース電極６ｂ、第２ドレイン電極７ｂ；の位置関係をそれぞれ維持しやすくなる。その結果、第１ソース電極６ａおよび第１ドレイン電極７ａに対する第１ゲート電極５ａの位置ズレや、第２ソース電極６ｂおよび第２ドレイン電極７ｂに対する第２ゲート電極５ｂの位置ズレに起因するトランジスタの性能低下を抑えることができる。
【００５５】
本発明では、フォトリソグラフィ法でマスク層１０に描画される回路形状を変更することによって、１つのトランジスタを作製する場合と同様に複数のトランジスタを作製することができるため、生産性を高めることができる。
【００５６】
回路の集積度をより一層高めるために、第１ソース電極６ａまたは第１ドレイン電極７ａと、第２ソース電極６ｂまたは第２ドレイン電極７ｂが重なって配置されていることが好ましい。このように２つのトランジスタを構成することにより、隣り合うトランジスタ同士の配置間隔をさらに狭めることができる。図１１に示す薄膜トランジスタ１（１Ｄ）では、第１ドレイン電極７ａと第２ソース電極６ｂが重なって配置されているが、半導体の導電型や回路の種類に応じて、第１ソース電極６ａと第２ソース電極６ｂが重なって配置されていてもよいし、第１ソース電極６ａと第２ドレイン電極７ｂが重なって配置されていてもよいし、第１ドレイン電極７ａと第２ドレイン電極７ｂが重なって配置されていてもよい。
【００５７】
第１酸化物半導体層３ａの導電型と第２酸化物半導体層３ｂの導電型とは反対極性であり、第１トランジスタ２０と第２トランジスタ２１は相補型に構成されていることが好ましい。これにより、第１トランジスタ２０と第２トランジスタ２１を、金属酸化物半導体（ＭＯＳ）でいうところのＣＭＯＳ構造に配置することが可能である。
【００５８】
図１２はＣＭＯＳ回路の構成を示す模式図である。ＣＭＯＳはＰＭＯＳとＮＭＯＳを一対とし、ＰＭＯＳとＮＭＯＳの動作特性を相補的に組み合わせた回路構成であり、低電圧で動作が可能であることから消費電力を抑制できるという特徴を有している。図９において、Ｇはゲート、Ｓはソース、Ｄはドレイン、ＩＮは入力、ＯＵＴは出力を示している。
【００５９】
第１酸化物半導体層３ａの導電型と第２酸化物半導体層３ｂの導電型は反対極性であればよく、第１酸化物半導体層３ａをｐ型にして第２酸化物半導体層３ｂをｎ型にしてもよいし、第１酸化物半導体層３ａをｎ型にして第２酸化物半導体層３ｂをｐ型にしてもよい。
【００６０】
第１酸化物半導体層３ａおよび第２酸化物半導体層３ｂは、上述した酸化物半導体層３と同様に、例えば、ＺｎＯ系、ＮｉＯ系、ＴｉＯ系、ＩｎＯ系、ＳｎＯ系、ＩｎＧａＯ系、ＩｎＺｎＯ系、ＩｎＧａＺｎＯ系（ＩＧＺＯ）等を用いることができる。中でも、第１酸化物半導体層３ａまたは第２酸化物半導体層３ｂは、Ｉｎ、Ｇａ、Ｚｎ、およびＯを含むもの（ＩＧＺＯ）であることが好ましい。ＩＧＺＯの電子移動度は１０ｃｍ２／Ｖ・ｓｅｃと高いため、トランジスタの処理速度の向上が可能である。
【００６１】
例えば、第１酸化物半導体層３ａにはｎ型トランジスタとして作動するＩＧＺＯを用い、第２酸化物半導体層３ｂにはｐ型トランジスタとして作動するＳｎＯを用いることができる。
【００６２】
第１酸化物半導体層３ａの導電型と第２酸化物半導体層３ｂの導電型とは反対極性であり、第１トランジスタ２０と第２トランジスタ２１が相補型に構成されている場合、次のように薄膜トランジスタを構成することもできる。すなわち、図１３に示すように、薄膜トランジスタ１（１Ｅ）は、第１ドレイン電極７ａと第２ドレイン電極７ｂが重なって配置され、第１ドレイン電極７ａと第２ドレイン電極７ｂが重なる領域において、基材２の厚み方向に貫通孔１１ｂが形成されており、貫通孔１１ｂを通じて第１ドレイン電極７ａと第２ドレイン電極７ｂが接続されていることが好ましい。なお、貫通孔１１ｂは、端子電極１２ａ、１２ｂを導通するための貫通孔１１ａとは別に設けられる。第１ドレイン電極７ａと第２ドレイン電極７ｂが重なって配置されることによって、図１３の左右方向ｘにおける第１トランジスタ２０と第２トランジスタ２１の配置間隔を狭めることができる。また、貫通孔１１ｂを通じて、第１ドレイン電極５ａと第２ドレイン電極５ｂが接続されているため、第１ドレイン電極５ａと第２ドレイン電極を接続するための配線長を短くすることができ、配線のための空間を別途確保する必要もない。なお、端子電極やビア電極を形成するための貫通孔１１ａと同様に、貫通孔１１ｂは、パンチング、レーザー加工等により形成することができる。
【００６３】
（参考例）
参考として、基材の一方の主面上に各層を形成する場合の薄膜トランジスタの製造方法について、図１４〜図２１を用いて説明する。図１４〜図２１は、参考例にかかる薄膜トランジスタの製造方法の工程断面図である。図１４には、基材２の一方の主面上に第１導電層４ａが形成されている。第１導電層４ａの形成は、真空蒸着法やスパッタリング法によって行われる。
【００６４】
図１５に示すように、第１導電層４ａ上には、ゲート電極を形成するためのマスク層１０ａが形成されている。マスク層１０ａは、例えば、第１導電層４ａ上にフォトレジストを塗布・乾燥後に、露光装置を用いてフォトレジストに回路形状を転写し、最後に不要なレジストを現像液で溶解して除去することによって形成される。
【００６５】
第１導電層４ａ上にマスク層１０ａが配された状態で、エッチング液を用いて、第１導電層４ａのエッチングを行う。次いで、マスク層１０ａを剥離液に接触させて溶解することにより、マスク層１０ａを剥離して除去する。これにより、図１６に示すように、基材２の一方の主面上にゲート電極５が形成される。
【００６６】
図１７に示すように、基材２およびゲート電極５の一方の主面上に、ゲート絶縁膜１３が形成される。ゲート絶縁膜１３の形成は、例えばスピンコート法、真空蒸着法、スパッタリング法を用いることができ、また、薄膜トランジスタをロールｔｏロールにより形成する場合は、塗布法である、スクリーン印刷法、グラビアコーター法、ダイコート法、スプレー法を用いることができる。
【００６７】
図１８に示すように、ゲート絶縁膜１３上に、第２導電層４ｂを形成する。第２導電層４ｂの形成は、第１導電層４ａの形成と同様に、真空蒸着法やスパッタリング法を用いることができる。
【００６８】
図１９に示すように、第２導電層４ｂ上に、ソース電極およびドレイン電極を形成するためのマスク層１０ｂが形成されている。マスク層１０ｂは、マスク層１０ａと同様に、第２導電層４ｂ上にフォトレジストを塗布・乾燥後に、露光装置を用いてフォトレジストに回路形状を転写し、最後に不要なレジストを現像液で溶解して除去することによって形成することができる。
【００６９】
第２導電層４ｂ上にマスク層１０ｂが配された状態で、エッチング液を用いて、第２導電層４ｂのエッチングを行う。次いで、マスク層１０ｂを剥離液に接触させて溶解することにより、マスク層１０ｂを剥離して除去する。これにより、図２０に示すように、ゲート絶縁膜１３上にソース電極６およびドレイン電極７が形成される。
【００７０】
最後に、図２１に示すように、ゲート絶縁膜１３のソース電極６およびドレイン電極７と同一面上に酸化物半導体層３が形成される。酸化物半導体層３の形成には、真空蒸着法を用いることができる。
【００７１】
本発明の実施の形態と比べて、参考例にかかる薄膜トランジスタの積層順および製造方法は、ゲート電極５を形成するためのマスク層１０ａと、ソース電極６およびドレイン電極７を形成するためのマスク層１０ｂの形成に際して、露光処理等がそれぞれ行われるため、アライメントマークを基準として露光するが、装置の合わせ精度のずれが蓄積されやすく、また基材が熱延伸或いは熱収縮した場合に、ゲート電極に対するソース電極およびドレイン電極の形成位置を制御するのが困難である。
【符号の説明】
【００７２】
１、１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ：薄膜トランジスタ
２：基材
３：酸化物半導体層
３ａ：第１酸化物半導体層
３ｂ：第２酸化物半導体層
４ａ：第１導電層
４ｂ：第２導電層
５：ゲート電極
５ａ：第１ゲート電極
５ｂ：第２ゲート電極
６：ソース電極
６ａ：第１ソース電極
６ｂ：第２ソース電極
７：ドレイン電極
７ａ：第１ドレイン電極
７ｂ：第２ドレイン電極
８：ソース・ドレイン電極
１０、１０ａ、１０ｂ、１０ｃ：マスク層
１１ａ、１１ｂ：貫通孔
１２ａ、１２ｂ：端子電極
２０：第１トランジスタ
２１：第２トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
0006050414.tif 000021
【図２１】
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