(57)【特許請求の範囲】
【請求項１】
送電コイルから送られる磁界エネルギーを受け取る第１コイルと、
第１導電型の第１半導体領域、第２導電型の第２半導体領域、及び、これらの間の絶縁領域を備え、前記絶縁領域及び前記第２半導体領域間に絶縁層を有する第１キャパシタ、第２キャパシタ、及び整流回路を有する磁界共鳴方式回路。
【請求項２】
前記第１コイルが受け取った前記磁界エネルギーは直流電圧として前記第１キャパシタと前記第２キャパシタの間のノードに入力される請求項１に記載の磁界共鳴方式回路。
【請求項３】
第３キャパシタをさらに有する請求項１に記載の磁界共鳴方式回路。
【請求項４】
送電コイルから送られる磁界エネルギーを受け取る第１コイルと、
第１導電型の第１半導体領域、前記第１半導体領域内の第２導電型の第１及び第２不純物領域、第１導電型の第２半導体領域、及び、前記第１及び第２不純物領域間の前記第１半導体領域と前記第２半導体領域との間の絶縁領域を備える第１キャパシタ、及び整流回路を有する磁界共鳴方式回路。
【請求項５】
前記第１コイルが受け取った前記磁界エネルギーは直流電圧として前記第１半導体領域に入力される請求項４に記載の磁界共鳴方式回路。
【請求項６】
第２キャパシタをさらに有する請求項４に記載の磁界共鳴方式回路。
【請求項７】
前記絶縁領域及び前記第２半導体領域間にさらに絶縁層を有する請求項５に記載の磁界共鳴方式回路。
【請求項８】
送電コイルから送られる磁界エネルギーを受け取る第１コイルと、
第１導電型の第１半導体領域、前記第１半導体領域内の第２導電型の第１及び第２不純物領域、第２導電型の第２半導体領域、及び、前記第１及び第２不純物領域間の前記第１半導体領域と前記第２半導体領域との間の絶縁領域を備える第１キャパシタ及び整流回路を有する磁界共鳴方式回路。
【請求項９】
前記第１半導体領域は、半導体基板内の絶縁層により取り囲まれ、前記第１コイルが受け取った前記磁界エネルギーを直流電圧として前記半導体基板に入力される請求項８に記載の磁界共鳴方式回路。
【請求項１０】
前記第１キャパシタは、半導体基板上の層間絶縁層内に形成される請求項１乃至７のいずれかに記載の磁界共鳴方式回路。
【請求項１１】
前記第１キャパシタは、前記半導体基板上の層間絶縁層内に形成される請求項９に記載の磁界共鳴方式回路。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、磁界共鳴方式回路に関する。
【背景技術】
【０００２】
電磁エネルギーを無線によって供給する技術として、一般的に、電磁誘導を利用した技術、電磁波を利用した技術が知られている。例えば、非接触ICカードは電磁誘導方式の無線送受電技術により動作している。電磁誘導方式ではコイル径の1/10程度の距離までは比較的効率良く電力を遅れるが、それ以上は減衰が大きくて使用できない。
【０００３】
一方、長距離の電磁波エネルギー伝送技術としてマイクロ波送電が研究されてきた。マイクロ波は、指向性が強いことと、強いエネルギーを放射することとから、人体への影響も懸念されるため、アプリケーションが限定されてしまう。
【０００４】
このように、電磁エネルギーによる無線送電は距離と送電効率がトレードオフの関係にあった。そこで、近年、磁界共鳴方式を利用した技術が提案されている。
【０００５】
磁界共鳴方式による無線電力供給技術では、送電コイルの共振周波数と受電コイルの共振周波数とを同一の値に設定して電力を伝送する。これらの共振周波数を同調させることにより、送電回路と受電回路との間に磁界共鳴による高効率なエネルギー転送が可能な磁場の結合状態が生じ、送電回路の共振器から受電回路の共振器へ無線により電力が伝送される。これにより、例えば、数１０ｃｍ〜数ｍ程度の距離において、数１０％の高い効率で、電力を伝送することができる。
【０００６】
このように、磁界共鳴方式は、磁場を用いるため人体への影響が比較的小さいとされ、かつ、従来の電磁誘導方式とマイクロ波送電の距離と送電効率のギャップを埋める技術として、大きく注目を集め、本格実用が期待されている。
【０００７】
但し、磁界共鳴方式を実用化するためには、常に、共鳴状態を維持する必要がある。そのために、共振器のキャパシタを調節し、共振周波数を一致させる回路システムが検討されているが、この場合、受電回路の規模が大きくなってしまう。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特表２００９−５０１５１０号公報
【特許文献２】特開２０１０−２３９７６９号公報
【特許文献３】特開２０１０−１４１９７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
実施形態は、磁界共鳴方式による電力の伝送効率の低下を小型かつ簡易な構成により防止する受電回路を提案する。
【課題を解決するための手段】
【００１０】
実施形態によれば、磁界共鳴方式回路は、送電コイルから送られる磁界エネルギーを受け取る第１コイルと、第１導電型の第１半導体領域、第２導電型の第２半導体領域、及び、これらの間の絶縁領域を備え、前記絶縁領域及び前記第２半導体領域間に絶縁層を有する第１キャパシタ、第２キャパシタ、及び整流回路を有する。
【図面の簡単な説明】
【００１１】
【図１】磁界共鳴方式の無線電力送受電システムを示す図。
【図２】磁界共鳴方式による電力の送受電の条件を示す図。
【図３】出力DC電圧の過渡解析に用いた受電回路を示す図。
【図４】出力DC電圧の解析結果を示す図。
【図５】出力DC電圧の解析結果を示す図。
【図６】受電回路の第１実施例を示す図。
【図７】図６の共振キャパシタのデバイス構造を示す図。
【図８】受電回路の第２実施例を示す図。
【図９】受電回路の第３実施例に係わるデバイス構造を示す図。
【図１０】受電回路の第４実施例を示す図。
【図１１】図１０の共振キャパシタのデバイス構造を示す図。
【図１２】受電回路の第５実施例を示す図。
【図１３】図１２の共振キャパシタのデバイス構造を示す図。
【図１４】受電回路の第６実施例に係わるデバイス構造を示す図。
【図１５】受電回路の第７実施例を示す図。
【図１６】図１５の共振キャパシタのデバイス構造を示す図。
【図１７】受電回路の第８実施例に係わるデバイス構造を示す図。
【図１８】受電回路の第９実施例に係わるデバイス構造を示す図。
【発明を実施するための形態】
【００１２】
以下、図面を参照しながら実施形態を説明する。
【００１３】
実施形態は、磁界共鳴方式により無線で電力を供給する無線電力送受電システムの受電回路に関する。実施形態の受電回路によれば、磁界共鳴で送電されるエネルギーの伝達効率が常に一定となるように、リアルタイムに共振周波数を一致させ、共鳴状態を維持する動作を自動制御で行えるため、高効率かつ長距離の送電が可能な、無線電力供給システムを実現することができる。また、受電回路は、簡易な構成であり、かつ、ＬＳＩ技術により形成できるため、システムの小型化にも貢献できる。
【００１４】
実施形態における無線電力供給システムは、図１に示すような全体構成を有し、受電回路に特徴を有する。即ち、その特徴は、受電回路の共振キャパシタ（可変キャパシタ）Ｃｖの容量値が、その出力ＤＣ電圧により直接制御されることにある。ここで、「直接制御される」とは、出力ＤＣ電圧が、コントローラなどの制御部を介することなく、直接、共振キャパシタＣｖにフィードバックされることを意味する。
【００１５】
ここで、制御部が出力ＤＣ電圧を判定し、共振キャパシタＣｖの容量値を制御する技術は、容易に想定可能であるが、この技術は、リアルタイムな追従性が要求される磁界共鳴方式による無線電力供給技術に適用することができない。なぜなら、例えば、電力の供給時に、送電回路と受電回路との位置関係がランダムに変化するシステムにおいては、電力の供給を瞬時に行わなければならない反面、共振周波数を一致させる動作が遅いと、電力の供給を十分に行うことができなくなるからである。
【００１６】
このように、実施形態の受電回路は、共振キャパシタＣｖの容量値を、その出力ＤＣ電圧を直接用いることにより、リアルタイムに制御することに特徴を有する。これにより、送電回路と受電回路との位置関係がどのような状態になっていても、常に、電力の送電効率を高い状態で維持することができる。
【００１７】
尚、実施形態に係わる磁界共鳴方式受電回路は、従来の電磁誘導方式受電回路と似ているが、電力の供給を高効率で行うための条件が全く異なるため、まず、前提となる磁界共鳴方式の原理について詳細に説明する。
【００１８】
＜磁界共鳴方式の原理と着眼点＞  
磁界共鳴方式の基本原理は、図２に示すように、送電回路側の共振器と受電回路側の共振器との間のＬＣ結合である。
【００１９】
最初に実証された磁界共鳴方式の構成では、「スパイラル・コイル」あるいは「共振コイル」と呼ばれる中央の２つのコイル間での共鳴現象が利用される。高周波電源で生成された電力を通常の電磁誘導コイルを介して、送電回路側の送電コイル（共振コイル）に伝える。電磁誘導コイルは、ループコイルとも呼ばれる。受電回路側では、受電コイル（共振コイル）により電力を受電し、電磁誘導コイルを介して負荷に電力を供給する。
【００２０】
ここで、高い送電効率は、送電回路側の共振回路の共振周波数と受電回路側の共振回路の共振周波数とを一致させることにより実現できる。共振回路の共振周波数は、共振コイルのインダクタンスと、共振キャパシタのキャパシタンスとの積で決まる。
【００２１】
一般的に、磁界共鳴方式の送電効率とは、２つの共振コイル間の効率を指すことが多いが、実際は、電磁誘導部分も含めた、全系で高い送電効率を得るためのシステムの最適設計が必要である。
【００２２】
そこで、実施形態では、特に、受電回路での高効率化に関する技術を提案する。
【００２３】
送電効率は、２つの共振コイル間に蓄えられるエネルギーQと２つの共振コイル間の結合係数kとの積k×Qが指標となる。結合係数kは、２つの共振コイル間の相互インダクタンスMの比例係数である。具体的には、式（１）の関係となる。
【００２４】
k＝M／（√（L1・L2））      …（１）
但し、L1は、送電回路側の送電コイルの自己インダクタンス、L2は、受電回路側の受電コイルの自己インダクタンスである。
【００２５】
また、Qは、直列共振器の場合はωL／Rである。ωは、共振時の振動数である。２つの共振器の自己インダクタンスL1, L2及び抵抗R1, R2がそれぞれ等しいとき、k×Qは、ωM／Rとなる。但し、L=L1=L2、R=R1=R2である。
【００２６】
即ち、２つの共振コイル間の結合係数kが高く、各共振器の抵抗Rが小さいほど、送電効率が高くなる。しかし、これは単純化された系での結果である。実際は、それぞれの因子が別の因子を互いに関係し合う。
【００２７】
結合係数kは、距離に依存し、利用シーンによって動的に変化するのに対して、２つの共振コイル間に蓄えられるエネルギーQは、送電に利用する周波数帯域を決めれば、共振回路を設計した段階でほぼ決まる。
【００２８】
電源回路から送電コイルに入力されたエネルギーは、送電コイルの抵抗成分や遠方放射に寄与する抵抗（放射抵抗）で失われる。共鳴条件が整えば、９０％を超える高い送電効率が得られる。エネルギーQを高めるには、インダクタンスLを大きくし、抵抗成分での損失や遠方に放射する成分を小さくすれば良い。
【００２９】
基本的には、インダクタンスLを大きくするためには、送電コイル及び受電コイルの直径や巻き数を大きくすれば良い。但し、送電コイル及び受電コイルの巻き数に比例して抵抗Rが大きくなるので、インダクタンスLと抵抗Rは、適度なバランスを持たせる必要がある。抵抗Rは、表皮効果により周波数依存性も有する。
【００３０】
設計時に、送電に利用する周波数帯域（共振周波数）を決めると、式（１）の関係に基づいて、インダクタンスLとキャパシタンスCの積が決まる。
【００３１】
ｆ＝（√（LC））×１／２π      …（２）
ここで、エネルギーQが高いということは、送電／受電コイルのインダクタンス及びキャパシタンスのばらつきがエネルギーQのばらつきに大きく影響する、ということを意味する。従って、実際に、送電回路及び受電回路を製造するときは、それらの製造ばらつきや経年変化などを抑えて、エネルギーQを高い状態に維持することが重要である。
【００３２】
実際問題、例えば、小型機器への適用では、受電装置内に受電コイルを組み込むため、コイルサイズを小さくする一方で、十分なインダクタンスとキャパシタンスを得ることが非常に難しい。また、送電回路側で高周波電力を生成する電源回路部と、受電回路側で高周波電力を直流に変換する整流回路の効率とが、それぞれ低い、という問題もある。
【００３３】
原理的には、高い送電効率が得られる共鳴方式ではあるが、送電コイルと受電コイルとが相互に結合している状態で、受電装置側を動かしたり又は向きを変えたりすると、相互リアクタンスが変化し、共振周波数が変化する。
【００３４】
その結果、電源部から見た負荷側のインピーダンスが変化してしまう。これを如何に補償するかが問題となる。相対位置や送電距離が変わると結合係数kが変わり、コイル間の相互インダクタンスが変化するために、共振周波数が変化してしまう。
【００３５】
これを解決する方法として、受電回路側のインダクタンスLやキャパシタンスCを調整することにより共振周波数の変化を相殺する方法、共振コイルと電磁誘導コイルの距離を調整する方法（外部kを調整する方法）、及び、共振周波数の変化を電源周波数の変化により補償する方法、などが検討されている。
【００３６】
これらの方法うち、実施形態では、受電回路側のキャパシタンスCを調整することにより共振周波数の変化を相殺する方法を採用する。この方法は、最も簡便であり、高精度かつ高速に（リアルタイムに）共振周波数を制御可能であるからである。
【００３７】
式（２）によれば、共振周波数は、インダクタンスLとキャパシタンスCに依存し、式（１）によれば、ω＝２πｆ＝１／√（LC）が大きいほど、高い送電効率が得られるように見える。
【００３８】
しかし、１／√（LC）を大きくするには、L×Cを小さくする必要がある。仮に、インダクタンスLが小さくなると、２つの共振コイル間の結合係数kの距離依存性が変わる。距離が大きくなったとき、結合係数kが小さくなり、相互インダクタンスMが変わる。Lの大きさは、コイルサイズに依存し、Lの大きさと結合係数kの距離依存性は、実験的に又は解析的に、定量関係が得られる。
【００３９】
即ち、コイルサイズが小さくなるほど、相互インダクタンスMの絶対値が小さく、短い距離から相互インダクタンスMの強い減衰が始まる。このように相互インダクタンスM及び結合係数kは、それぞれのコイルサイズでのコイル間距離で決まり、小さいコイルでは本質的に距離を伸ばすのが難しい。
【００４０】
コイルの巻き数を増やすと、相互インダクタンスMは増加するが、自己インダクタンスLも増加するので、結果として、結合係数kは、あまり変わらない。従って、結合係数kの距離依存性を物理的に支配しているのは、コイルサイズと考えてよく、例えば、せいぜい数ｃｍ角のLSIチップの場合、チップ内のコイルを用いてチップサイズ以上の距離で電力伝送を行うのは困難であることが示唆される。
【００４１】
これに対し、磁界共鳴方式では、条件さえ整えば高い送電効率を実現できるが、その代わりに位置ずれなどの外乱に弱くなってしまう。
【００４２】
２つのLC共振器間の送電効率の解析式は、式（３）で表される。
【００４３】
S21=(2jMZω)／{(Mω)2+((Z＋R)+j(ωL-1／ωC))2}2      …（３）
但し、S21は、高周波送電の送電部から受電部への伝達係数であり、S21の絶対値の２乗が送電効率となる。適切な結合係数(即ち、距離)kの範囲内で高い送電効率が得られることが分かる。また、式（３）において、インダクタンスLを一定にしたままで、キャパシタンスCを小さくしたときの振る舞いを求めると、送電効率の距離依存性としては、キャパシタンスCが小さくなるに従い、結合係数kの最適値が小さい方にシフトすることが分かる。
【００４４】
即ち、磁界共鳴方式では、２つの共振コイル間の距離を近付けるよりも、むしろ離した方が高い送電効率を得るには好都合な場合があり得る。このような振る舞いは、従来の電磁誘導方式とは根本的に異なる。距離を稼ぐためにキャパシタンスCを小さくして、周波数ｆを上げれば良いかというと、一概にそうは言えない。なぜなら、ある程度大きなコイルでは、それ相応の寄生容量が生じてしまうので、キャパシタンスCの低減に限界があるからである。
【００４５】
結局のところ、まずは、周波数を決めたら現実的なコイルサイズを決めて、次に、共振キャパシタのキャパシタンスCの絶対値を考慮しつつ、キャパシタンスCの変動範囲を補う仕組みを作り出す必要がある。
【００４６】
また、共振回路をLSIチップ内に作ると、設計の容易さとばらつきの制御の観点から有利である。一方、共振コイルは、LSI内のオンチップコイルでなくても良く、チップ外に大きな共振コイルを設ければ遠距離の送電も可能になる。
【００４７】
＜キャパシタンスによる共鳴フィードバックの原理＞
共振コイルの結合係数kとキャパシタンスCとを変化させることによる磁界共鳴の制御を、等価回路を用いて電子回路シミュレータで解析すると、結合係数k又はキャパシタンスCの変化による共振ピークの分裂が確認できる。このような共鳴ピークの分裂は、インピーダンスのずれに起因するもので、送電効率を低下させる原因となる。
【００４８】
このため、結合係数kのずれを補償するように、共振キャパシタのキャパシタンスCを適切に制御する必要がある。この解析によると、共振コイル対(Spiral coil pair)及び送電／受電部において、それぞれが全系に対して影響を及ぼすので、受電部側の変化も全体の送電効率に影響を与える。
【００４９】
即ち、共振コイル間で高効率の電力伝送が行われたとしても、受電部の整流回路で電力を損失してしまっては、全系における電力の送電効率は低いものとなってしまう。また、一般的に、送電は、交流により行われるが、電力の利用は、交流電圧(Alternate-current voltage)を直流電圧(Direct-current voltage)に変換してから行われる。
【００５０】
この変換を行う交流電圧−直流電圧変換器(AC voltage- DC voltage converter)、即ち、整流回路は、複数のダイオードによるダイオードブリッジにより構成されるが、それを構成する各ダイオードは、容量成分を持ち、容量が電圧に依存するため、共振キャパシタへ影響を与える。
【００５１】
従って、実施形態では、交流電圧−直流電圧変換器、即ち、整流回路を有する受電回路において、受電回路から出力される直流電圧、即ち、出力DC電圧に応じて変化する共振キャパシタンスをセルフアラインでリアルタイムに補償するLC共振器を提案する。
【００５２】
図３に示すように、LC共振器と整流回路とを有する受電回路において、インダクタンスL、キャパシタンスC及び抵抗Rを適切に設定し、キャパシタンスCをパラメータとして電子回路シミュレータで出力DC電圧の過渡解析を行う。ここでは、受電回路の特性を調べるために、強制的にAC電圧に振幅を与える。
【００５３】
図４は、解析結果を示している。
【００５４】
同図によれば、送電回路と受電回路とが共振周波数ｆで結合している場合において、共振キャパシタのキャパシタンスCの値を変化させることにより、出力DC電圧が変化することが分かる。また、最大の出力DC電圧Vmaxが得られるキャパシタンスCxが存在する。
【００５５】
この結果では、LC共振器のキャパシタンスCだけではなく、整流回路に付加されたダイオードブリッジや平滑コンデンサなどの寄生容量も考慮しており、これらによって出力DC電圧の値が影響を受けていると考えられる。
【００５６】
そこで、共振周波数ｆにおいて、常に最大の出力DC電圧Vmaxが得られるように、共振キャパシタのキャパシタンスCがCxとなるような制御を行う。
【００５７】
また、送電回路と受電回路との位置関係が変化した場合など、２つのLC共振器における共振周波数ｆが変化したときは、最大の出力DC電圧Vmaxが得られるキャパシタンスCxも変化する。
【００５８】
従って、常に２つのLC共振器の共振周波数ｆを一致させ、最大の出力DC電圧Vmaxを得るために、出力DC電圧の直接フィードバック機構により、リアルタイムに共振キャパシタのキャパシタンスCをCxに一致させる。
【００５９】
具体的には、以下の方法をとる。
【００６０】
同図において、キャパシタンスCxよりも小さい範囲に着目すると、キャパシタンスと出力DC電圧とは、線形の関係（１対１の関係）を有している。
【００６１】
そこで、共振キャパシタを３端子型の可変キャパシタとし、出力DC電圧を、共振キャパシタのキャパシタンスCを制御する入力値とする。また、最大の出力DC電圧Vmaxが得られるキャパシタンスCxを最大値とし、出力DC電圧がVmaxよりもΔVだけ低下すると、キャパシタンスCをΔCだけ増加させる、という制御を行う。
【００６２】
図５は、Cxよりも小さい範囲における図４の関係を示している。
【００６３】
Cxは、キャパシタンスの最適値であり、図４のCxに相当する。Ciは、現在のキャパシタンスであり、ΔCは、Cx-Ciである。即ち、共振周波数ｆが変化し、出力DC電圧がVmaxよりも低下したときは、最大の出力DC電圧Vmaxを得るために、出力DC電圧の低下により発生したΔCを零にする又は零に近付ける制御を行う。
【００６４】
その制御は、例えば、MOSキャパシタの特性を利用することにより実現可能である。同図において、実線は、Cxよりも小さい範囲における図４の関係を示したものであり、一点鎖線は、MOSキャパシタの特性を示したものである。
【００６５】
尚、この特性を実現するMOSキャパシタのデバイス構造については後述する。
【００６６】
実施形態の概念としては、出力DC電圧がVmaxから低下したとき、自動的にキャパシタンスCiが増加し、結果として、ΔCが零になることにより、出力DC電圧がVmaxに回復する仕組みである。実際は、出力DC電圧が低下する傾向を示したら、直ちにキャパシタンスCiが増加し始めるため、出力DC電圧は、常にVmaxを維持する仕組みと考えて良い。
【００６７】
この方式は、出力DC電圧を一定にする仕組みというよりは、受電回路で得られるエネルギー効率を常に最大にする仕組みというほうが正しい。
【００６８】
単に、出力DC電圧を一定にするだけであれば、出力端子部にツェナーダイオードを付加し、出力DC電圧を強制的に一定にすることによっても実現可能であるが、この場合、ツェナーダイオードを流れる電流によってエネルギーロスが発生する。一方、実施形態では、リアルタイム制御により出力DC電圧を常にVmaxとし、エネルギー効率を常に最大の状態に確保する技術である。
【００６９】
以下、このような共振キャパシタンスの自動フィードバックを得るために適した半導体素子及び回路構成について説明する。
【００７０】
＜第１実施例＞
図６は、第１実施例を示している。
【００７１】
本実施例では、LC共振回路は、2つのノードhigh, lowの間に直列接続される固定キャパシタCf及び可変キャパシタCvを備える。出力DC電圧は、固定キャパシタCf及び可変キャパシタCvの接続ノード（浮遊ノード）DC-inに直接入力される。LC共振回路のコイル（インダクタンス）Lは、2つのノードhigh, lowの間に、キャパシタCf, Cvと並列に接続される。
【００７２】
図７は、図６の破線部、即ち、LC共振回路を構成するキャパシタCf, Cvのデバイス構造の実施例を示している。本実施例では、固定キャパシタCf及び可変キャパシタCvは、共に、MOSキャパシタから構成される。
【００７３】
例えば、p型半導体基板（例えば、シリコン基板）１０内には、STI (Shallow Trench Isolation)構造の素子分離絶縁層１１が形成される。また、半導体基板１０内には、ディープn型ウェル(n-well)領域１２、n型ウェル(n-well)領域１３、n+ 型コンタクト領域１４，１５及びp型ウェル(p-well)領域１６が形成される。
【００７４】
n型ウェル領域１３上には、絶縁層１７を介して、n型不純物がドープされたn-dopedポリシリコン層１８が形成される。固定キャパシタCfは、n型ウェル領域１３、絶縁層１７及びn-dopedポリシリコン層１８により構成される。また、p型ウェル領域１６上には、絶縁層１９を介して、n型不純物がドープされたn-dopedポリシリコン層２０が形成される。可変キャパシタCvは、p型ウェル領域１６、絶縁層１９及びn-dopedポリシリコン層２０により構成される。
【００７５】
DC-inは、MOSキャパシタCf, Cvのゲート電極（n-dopedポリシリコン層）１８，２０に接続される。また、ノードhighは、n+ 型コンタクト領域１４に接続され、ノードlowは、n+型コンタクト領域１５に接続される。
【００７６】
半導体基板(p-sub)１０は、接地電位に固定してもよいし、また、電気的に浮遊状態にしてもよい。
【００７７】
可変キャパシタCvのC(キャパシタンス)−V(出力DC電圧)カーブは、可変キャパシタCvを上述のMOSキャパシタ(MOSダイオード）により構成することにより得ることができる。例えば、可変キャパシタCvのキャパシタンスCは、ゲート電圧DC-inが負のとき、出力DC電圧の低下に伴って増加する。
【００７８】
即ち、出力DC電圧がVmaxよりも低下すると、p型ウェル領域１６内に発生する空乏容量Cdが消滅する方向（大きくなる方向）に作用するため、可変キャパシタCvのキャパシタンスCとしては、1/C = 1/Cox + 1/Cdの関係で、増加する。但し、Coxは、p型ウェル領域１６とn-dopedポリシリコン層２０との間の絶縁層１９によるキャパシタンスである。可変キャパシタCvのキャパシタンスCが増加するため、出力DC電圧は、Vmaxに回復する。
【００７９】
このような関係を考慮し、Coxが減少し始めるところのMOSキャパシタのC-Vカーブを利用すれば、周波数に依存することなく、常に、出力DC電圧をVmaxに制御することが可能になる。Coxが減少し始める電圧値は、MOSキャパシタのゲート電極（n-dopedポリシリコン層）２０から、絶縁層１９を介して、p型ウェル領域１６に与えられる実効電界に依存する。これは、MOSキャパシタのゲート閾値Vthを変えることにより調整可能である。Vthは、MOSキャパシタのp-well領域１６及びn-dopedポリシリコン層２０の不純物濃度や材料などを変えることにより調節可能である。
【００８０】
尚、LC共振回路にフィードバックさせる電圧は、DC電圧であるため、LC共振回路内のMOSキャパシタとしては、固定キャパシタCfと可変キャパシタCvとを直列に接続し、その接続ノード（浮遊ノード）に出力DC電圧を入力する。
【００８１】
また、本例では、固定キャパシタCfと可変キャパシタCvは、半導体基板１０上に互いに隣接して配置される。固定キャパシタCfと可変キャパシタCvは、共に、MOSキャパシタにより構成されるが、両者の違いは、半導体基板１０側の電極となるウェル領域の導電型（不純物種）及び濃度にある。
【００８２】
固定キャパシタCfは、ゲート電圧によりキャパシタンスを変化させる必要がないため、n型不純物がドープされたn型ウェル領域１３上に形成される。これに対し、可変キャパシタCvは、p型不純物がドープされたp型ウェル領域１６上に形成される。そして、可変キャパシタCvのキャパシタンスは、p型ウェル領域１６内に形成され、入力電圧DC-inに依存する空乏容量Cdにより変化する。
【００８３】
また、ディープn型ウェル領域１２は、固定キャパシタCfと可変キャパシタCvとを電気的に絶縁させるために形成される。
【００８４】
本例によれば、固定キャパシタCfと可変キャパシタCvは、半導体基板１０上に形成される。また、ダイオードブリッジで構成される整流回路も、半導体基板１０上に形成される。即ち、両者は、同じCMOSプロセスにより形成することが可能である。
【００８５】
尚、ダイオードブリッジは、pnダイオード又はショットキーダイオードにより構成し、さらに、低抵抗かつ高耐圧の素子構造を採用するのが望ましい。但し、ダイオードブリッジに関しては、以下の実施例も含めて、設計の範囲内で実施者が適宜選択できるものであるため、以下では、その説明を省略する。
【００８６】
＜第２実施例＞
図８は、第２実施例を示している。
【００８７】
第２実施例は、第１実施例の変形例である。このため、第１実施例で既に説明した事項については、ここでの説明を省略する。
【００８８】
本例が第１実施例と異なる点は、破線部内において、さらに固定キャパシタCfxを追加したことにある。この固定キャパシタCfxは、2つのノードhigh, lowの間に、キャパシタCf, Cvと並列に接続される。
【００８９】
固定キャパシタCfvを追加した目的は、設計の容易化にある。キャパシタCfxのキャパシタンスと、2つのキャパシタCf, Cvのキャパシタンスの合計値とを、ほぼ同じに設定しておくことにより、出力DC電圧の変化と可変キャパシタCvのキャパシタンスの変化との対応関係を容易化できる。
【００９０】
尚、デバイス構造や動作方法などについては、第１実施例と同じである。追加された固定キャパシタCfxについては、固定キャパシタCfと同じデバイス構造を採用するのが望ましい。また、3つのキャパシタCf, Cfx, Cvは、互いに隣接して、半導体基板１０上に形成するのが望ましい。
【００９１】
＜第３実施例＞
図９は、第３実施例を示している。
【００９２】
第３実施例も、第１実施例の変形例である。このため、第１実施例で既に説明した事項については、ここでの説明を省略する。
【００９３】
本例の回路図は、第１実施例（図６）と同じである。
【００９４】
本例が第１実施例と異なる点は、可変キャパシタCvを、電荷蓄積層２１を有するメモリセル構造のMOSキャパシタから構成したことにある。電荷蓄積層２１は、電気的に浮遊状態の導電層から構成される浮遊ゲート電極であってもよいし、電荷をトラップする機能を有するトラップ絶縁層であってもよい。
【００９５】
電荷蓄積層２１は、絶縁層１９上に形成され、さらに、電荷蓄積層２１とゲート電極２０との間には、絶縁層２２が形成される。電荷蓄積層２１が浮遊ゲート電極のとき、ゲート電極２０及び電荷蓄積層２１は、例えば、共に、n型不純物がドープされたn-dopedポリシリコン層により構成できる。
【００９６】
このデバイス構造によれば、可変キャパシタCvのゲート閾値Vthは、デバイス製造後においても、電荷蓄積層２１に対する電荷の注入（書き込み）を行うことにより、制御することが可能である。これにより、可変キャパシタCvの閾値制御を、簡便かつ精密に行うことができる。
【００９７】
また、複数種類の出力DC電圧を選択的に用いる受電回路の利用方法がある場合などにおいては、浮遊ゲートに対する電荷の書き込みを制御し、受電回路のモードを切り替えることにより、共振キャパシタのキャパシタンスが変化する範囲を変えることができる。
【００９８】
尚、固定キャパシタCfについても、可変キャパシタCvと同様に、電荷蓄積層を有するメモリセル構造のMOSキャパシタとしてもよい。
【００９９】
＜第４実施例＞
図１０は、第４実施例を示している。
【０１００】
本実施例では、LC共振回路は、2つのノードhigh, lowの間に並列に接続される可変キャパシタCv及びコイル（インダクタンス）Lを備える。可変キャパシタCvは、MOSキャパシタから構成され、出力DC電圧は、MOSキャパシタのバックゲートバイアスとして入力される。
【０１０１】
図１１は、図１０の破線部、即ち、LC共振回路を構成する可変キャパシタCvのデバイス構造の実施例を示している。
【０１０２】
例えば、p型半導体基板１０内には、STI (Shallow Trench Isolation)構造の素子分離絶縁層１１が形成される。また、半導体基板１０内には、n型ウェル(n-well)領域２３、n+ 型コンタクト領域２４及びp+ 型不純物領域（ソース／ドレイン）２５，２６が形成される。
【０１０３】
n型ウェル領域２３上には、絶縁層１９を介して、n型不純物がドープされたn-dopedポリシリコン層（ゲート電極）２０が形成される。可変キャパシタCvは、n型ウェル領域２３、絶縁層１９、n-dopedポリシリコン層２０及びp+ 型不純物領域２５，２６により構成されるpチャネル型MOSキャパシタである。
【０１０４】
DC-inは、可変キャパシタ（MOSキャパシタ）Cvのバックゲートバイアスとして、n+ 型コンタクト領域２４に接続される。ノードhighは、p+ 型不純物領域（ソース／ドレイン）２５，２６に接続され、ノードlowは、可変キャパシタCvのゲート電極（n-dopedポリシリコン層）２０に接続される。
【０１０５】
半導体基板(p-sub)１０は、接地電位に固定してもよいし、また、電気的に浮遊状態にしてもよい。
【０１０６】
本例では、可変キャパシタCvのC−Vカーブを1つのMOSキャパシタにより得ることができる。出力DC電圧をn型ウェル領域２３に直接入力し、MOSキャパシタのソース／ドレインとしてのp+ 型不純物領域２５，２６に高周波回路のhighを入力し、ゲート電極にlowを入力する。
【０１０７】
このデバイス構造によれば、例えば、出力DC電圧が大きいときは、pチャネル型MOSキャパシタとしては、オフ状態（チャネルが形成されない状態）であり、MOSキャパシタのキャパシタンスとしては、小さい状態にある。
【０１０８】
これに対し、出力DC電圧が低下すると、pチャネル型MOSキャパシタとしては、オン状態（チャネルが形成される状態）であり、MOSキャパシタのキャパシタンスとしては、大きい状態に変化する。従って、出力DC電圧は、Vmaxに回復する。
【０１０９】
尚、本例では、可変キャパシタCvをpチャネル型MOSキャパシタとしたが、これに代えて、nチャネル型MOSキャパシタを可変キャパシタCvとしてもよい。いずれの場合においても、通常のCMOSプロセスのルールに従い、受電回路を形成することが可能である。
【０１１０】
＜第５実施例＞
図１２は、第５実施例を示している。
【０１１１】
第５実施例は、第４実施例の変形例である。このため、第４実施例で既に説明した事項については、ここでの説明を省略する。
【０１１２】
本例が第４実施例と異なる点は、破線部内において、さらに固定キャパシタCfxを追加したことにある。この固定キャパシタCfxは、2つのノードhigh, lowの間に、可変キャパシタCvと並列に接続される。
【０１１３】
固定キャパシタCfvを追加した目的は、可変キャパシタ（MOSキャパシタ）Cvのキャパシタンスが小さいときに、共振キャパシタのキャパシタンスを大きくして、設計の容易化を図ることにある。また、固定キャパシタCfxのキャパシタンスと、可変キャパシタCvのキャパシタンスとは、ほぼ同じに設定しておくのが望ましい。
【０１１４】
図１３は、図１２の破線部、即ち、LC共振回路を構成するキャパシタCv, Cfxのデバイス構造の実施例を示している。
【０１１５】
可変キャパシタCvについては、第４実施例で既に説明したので、ここでの説明を省略する。以下では、固定キャパシタCfxのデバイス構造を説明する。
【０１１６】
例えば、p型半導体基板１０内には、n型ウェル(n-well)領域２７及びn+ 型コンタクト領域２８が形成される。n型ウェル領域２７上には、絶縁層２９を介して、n型不純物がドープされたn-dopedポリシリコン層（ゲート電極）３０が形成される。固定キャパシタCfxは、n型ウェル領域２７、絶縁層２９及びn-dopedポリシリコン層３０から構成される。
【０１１７】
ノードhighは、固定キャパシタCfxのゲート電極（n-dopedポリシリコン層）３０に接続され、ノードlowは、n+ 型コンタクト領域２８に接続される。
【０１１８】
尚、動作方法については、第４実施例と同じであるので、ここでの説明を省略する。
【０１１９】
＜第６実施例＞
図１４は、第６実施例を示している。
【０１２０】
第６実施例も、第４実施例の変形例である。このため、第４実施例で既に説明した事項については、ここでの説明を省略する。
【０１２１】
本例の回路図は、第４実施例（図１０）と同じである。
【０１２２】
本例が第４実施例と異なる点は、可変キャパシタCvを、電荷蓄積層２１を有するメモリセル構造のMOSキャパシタから構成したことにある。電荷蓄積層２１は、電気的に浮遊状態の導電層から構成される浮遊ゲート電極であってもよいし、電荷をトラップする機能を有するトラップ絶縁層であってもよい。
【０１２３】
電荷蓄積層２１は、絶縁層１９上に形成され、さらに、電荷蓄積層２１とゲート電極２０との間には、絶縁層２２が形成される。電荷蓄積層２１が浮遊ゲート電極のとき、ゲート電極２０及び電荷蓄積層２１は、例えば、共に、n型不純物がドープされたn-dopedポリシリコン層により構成できる。
【０１２４】
このデバイス構造によれば、可変キャパシタCvのゲート閾値Vthは、デバイス製造後においても、電荷蓄積層２１に対する電荷の注入（書き込み）を行うことにより、制御することが可能である。これにより、可変キャパシタCvの閾値制御を、簡便かつ精密に行うことができる。
【０１２５】
また、複数種類の出力DC電圧を選択的に用いる受電回路の利用方法がある場合などにおいては、浮遊ゲートに対する電荷の書き込みを制御し、受電回路のモードを切り替えることにより、共振キャパシタのキャパシタンスが変化する範囲を変えることができる。
【０１２６】
＜第７実施例＞
図１５は、第７実施例を示している。
【０１２７】
本実施例では、LC共振回路は、2つのノードhigh, lowの間に並列に接続される可変キャパシタCv及びコイル（インダクタンス）Lを備える。可変キャパシタCvは、MOSキャパシタから構成され、出力DC電圧は、固定キャパシタCfを介して、MOSキャパシタのバックゲートバイアスとして入力される。
【０１２８】
図１６は、図１５の破線部、即ち、LC共振回路を構成する共振キャパシタのデバイス構造の実施例を示している。
【０１２９】
例えば、p型半導体基板１０内には、STI構造の素子分離絶縁層１１及び埋め込み絶縁層(BOX: Buried oxide)３１が形成される。これら絶縁層により取り囲まれた領域内には、p型ウェル(p-well)領域３２が形成される。また、p型ウェル領域３２内には、n+ 型不純物領域（ソース／ドレイン）３３，３４が形成される。
【０１３０】
p型ウェル領域３２上には、絶縁層３５を介して、n型不純物がドープされたn-dopedポリシリコン層（ゲート電極）３６が形成される。可変キャパシタCvは、p型ウェル領域３２、絶縁層３５、n-dopedポリシリコン層３６及びn+ 型不純物領域３３，３４により構成されるnチャネル型MOSキャパシタである。
【０１３１】
DC-inは、可変キャパシタ（MOSキャパシタ）Cvのバックゲートバイアスとして、p+ 型コンタクト領域３７に接続される。
【０１３２】
本例では、出力DC電圧は、p+ 型コンタクト領域３７を介して半導体基板１０に印加される。即ち、固定キャパシタCfは、半導体基板１０とp型ウェル領域３２との間に形成されるが、半導体基板１０に出力DC電圧を印加したくないときは、新たにウェル領域を設けて、そのウェル領域に出力DC電圧を印加してもよい。
【０１３３】
ノードlowは、n+ 型不純物領域（ソース／ドレイン）３３，３４に接続され、ノードhighは、可変キャパシタCvのゲート電極（n-dopedポリシリコン層）３６に接続される。
【０１３４】
本例では、SOI(Silicon on insulator)基板を用い、可変キャパシタCvが形成されるp型ウェル領域３２を絶縁層で取り囲むことにより、受電回路内のAC電圧側と出力DC側とが相互に影響し合うことを防止できる。この場合、p型ウェル領域３２は、浮遊状態となる。SOI基板の裏面側に出力DC電圧を印加し、固定キャパシタCfによる容量結合を介してp型ウェル領域３２に出力DC電圧を伝えることにより、可変キャパシタCvのキャパシタンスを制御できる。
【０１３５】
＜第８実施例＞
図１７は、第８実施例を示している。
【０１３６】
本例は、上述の第１乃至第７実施例における共振キャパシタに関する。
【０１３７】
半導体基板４０の表面領域には、共振回路を含む受電回路４１が形成される。受電回路４１は、層間絶縁層４２により覆われる。層間絶縁層４２内には、受電回路４１に使用されるキャパシタ４３が形成される。
【０１３８】
本例の特徴は、共振キャパシタを半導体基板４０上の層間絶縁層４２内に形成したことにある。固定キャパシタについては、ポリシリコンキャパシタとして、容易に、半導体基板４０の上部に形成することが可能である。可変キャパシタについては、半導体基板４０の上部に半導体層を形成し、その半導体層内に可変MOSキャパシタを形成する。
【０１３９】
半導体基板４０の上部に形成する半導体層は、半導体基板４０と同様に、単結晶層であるのが望ましいが、多結晶層であってもよい。
【０１４０】
本例のデバイス構造によれば、キャパシタ４３のサイズを容易に大きくすることが可能であるため、設計の容易化を実現できる。また、LC共振回路のコイル及びキャパシタを半導体基板４０上に直接形成する必要がないため、受電回路４１内のAC電圧側と出力DC側とが相互に影響し合うことを防止できる。
【０１４１】
＜第９実施例＞
図１８は、第９実施例を示している。
【０１４２】
本例は、上述の第１乃至第７実施例における可変キャパシタに関する。
【０１４３】
本例の特徴は、MEMS (Micro-electro-mechanical system)技術を用いて半導体基５０上に可変キャパシタ（MEMSキャパシタ）Cvを形成することにある。
【０１４４】
同図において、５１は、絶縁層（例えば、酸化シリコン）であり、５２は、圧電薄膜である。high及びlowは、それぞれ電極である。DC-inは、出力DC電圧である。
【０１４５】
本例では、圧電薄膜５２は、多層構造を有する。また、積み重ねられた複数の圧電薄膜５２は、互いに電気的に絶縁される。
【０１４６】
MEMS技術とは、例えば、半導体基板上の機械的な微小構造により、アクチュエータ、センサ、共振器などの微小デバイスを実現する技術のことである。MEMS技術（機械構造）により可変キャパシタを実現することにより、MOSキャパシタでは得ることが難しい特性を得ることができる。
【０１４７】
MEMSキャパシタは、主に静電力により駆動されるが、この場合、30〜50V、最低でも10V以上の動作電圧を必要とするため、低電力向けの用途としては不向きである。一方、本例のように、圧電力により駆動するMEMSキャパシタは、上述の動作電圧の問題を解決できる。なぜなら、駆動力として、高い電圧が不可欠な静電力の変わりに、低い電圧でも十分に駆動可能な圧電薄膜の圧電力を利用するからである。
【０１４８】
従って、十分に大きな電気機械結合定数（電気信号を機械駆動に変換する定数）を持つ高品質の圧電薄膜を形成し、MEMSデバイス構造の設計を最適化すれば、原理的に3V以下の動作電圧を実現可能である。
【０１４９】
MEMSキャパシタCvを構成する圧電薄膜としては、チタン酸ジルコン酸鉛(PZT)、酸化亜鉛(ZnO)及び、窒化アルミニウム(AlN)などを利用できる。良好な圧電特性、半導体プロセスとの相性の良さ、及び、成膜プロセスの安定性を考慮すると、窒化アルミニウム（AlN）が圧電薄膜に最も望ましい。また、AlNの圧電性を最大に引き出すため、AlNは、より高い成膜温度により高配向性で形成するのが望ましい。
【０１５０】
さらに、半導体プロセスとの互換性を得るためには、圧電薄膜は、低温でも配向制御が可能な自己組織膜であるのが望ましい。そこで、本例では、例えば、スパッタ法により非晶質バッファ層上にAlを形成し、さらに続けて、そのAl上にAlNを形成する。これにより、低温でも、高配向性の良質なAlN圧電薄膜を形成することができる。
【０１５１】
本例のMEMSキャパシタCvは、カンチレバー型及びバイモルフ型である。この構造では、2つの電極high, lowに印加する電圧の極性を反転させることにより、圧電力を増大させることが可能である。2つの電極high, low間の電圧を制御すると、カンチレバーが圧電力により可動域内において駆動され、MEMSキャパシタのキャパシタンスが変化する。
【０１５２】
この構造を用いると、MEMSキャパシタCvの駆動電圧と容量との関係を示す特性は、良好な線形性を有する。例えば、駆動電圧0Vで最大容量Cmaxが得られ、駆動電圧5Vで最小容量Cminが得られるとき、駆動電圧を0Vから5Vまで緩やかに変化させると、容量値は、CmaxからCminに緩やかに減少する。そして、駆動電圧が5Vを超えると、容量値は、一定値Cminを維持する。
【０１５３】
尚、駆動電圧の極性に関しては、圧電薄膜５２を形成するときの条件を変えることにより逆にすることも可能である。
【０１５４】
＜その他＞
上述の説明においては、共振コイルと電磁誘導コイルとを分離した構造を念頭に置いているが、本質的には全系で共鳴条件さえ整えば、電磁誘導コイルは不要である。つまり、一対のコイルがあれば磁界共鳴方式の電力送受電は原理的に可能である。
【０１５５】
＜むすび＞
実施形態によれば、電力の伝送効率の低下を、小型かつ簡易な構成により防止する磁界共鳴方式受電回路及びこれを用いた無線電力供給システムを実現できる。
【０１５６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１５７】
Cv：  可変キャパシタ、  Cf, Cfx：  固定キャパシタ、  １０，４０，５０：  半導体基板、  １１：  素子分離絶縁層、  １２：  ディープn型ウェル領域、  １３，２３，２７：  n型ウェル領域、  １４，１５，２４，２８：  n+ 型コンタクト領域、  １６，３２：  p型ウェル領域、  １７，１９，２２，２９，３５，５１：  絶縁層、  １８，２０，３０，３６：  ゲート電極、  ２１：  電荷蓄積層、  ２５，２６，３３，３４：  n+ 型不純物領域（ソース／ドレイン）、  ３１：  埋め込み絶縁層、  ３７：  p+ 型コンタクト領域、  ４１：  受電回路、  ４２：  層間絶縁層、  ４３：  キャパシタ、  ５２：  圧電薄膜。
【図１】
0005904735.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0005904735.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
0005904735.tif 000017
【図１７】
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【図１８】
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