(57)【特許請求の範囲】
【請求項１】
受光した光を電気的信号に変換するイメージセンサーの単位画素において光を吸収する受光素子であって、
一定角度のＶ型溝が形成される基板と、
前記Ｖ型溝の上部にフローティングした構造で形成され、光が入射する受光部と、
前記受光部と前記Ｖ型溝との間に形成され、トンネリングが発生する酸化膜と、
前記Ｖ型溝の一側の傾斜面に、前記酸化膜と隣接して形成され、前記酸化膜を境界にして前記受光部と離隔されるソースと、
前記Ｖ型溝の他側の傾斜面に前記酸化膜と隣接して形成され、前記酸化膜を境界にして前記受光部と離隔されるドレインと、
前記ソースと前記ドレインとの間に前記Ｖ型溝に沿って形成され、前記ソースとドレインとの間に電流の流れを形成するチャンネルと、
を含み、
前記受光部は半導体であって第１型の不純物でドープされ、前記ソース及び前記ドレインは第２型の不純物でドープされ、前記ソース及び前記ドレインがその上に形成されるボディーは第１型の不純物でドープされ、
前記受光部は、前記酸化膜により前記ソース及び前記ドレインから絶縁され、
前記受光部に入射した光により前記受光部で電子−正孔対（ＥＨＰ）が生成され、前記ソースまたはドレインのうち一つ以上と前記受光部との間に、前記酸化膜での集中した電界によるトンネリングが発生し、前記電子−正孔対の電子は、前記トンネリングにより前記受光部から前記ソースまたはドレインのうち一つ以上に放出され、前記電子の放出による前記受光部の電荷量の変化によって前記チャンネルの電流の流れが制御される、光を吸収する受光素子。
【請求項２】
前記ソース及びドレインは、ボディー上に第２型の不純物をドープして形成され、
前記ボディーは、フローティングする、請求項１に記載の光を吸収する受光素子。
【請求項３】
前記酸化膜で発生するトンネリング効果によって前記受光素子のしきい電圧（ｔｈｒｅｓｈｏｌｄ  ｖｏｌｔａｇｅ）が変化する、請求項１に記載の光を吸収する受光素子。
【請求項４】
前記受光部以外の表面に形成され、前記受光部以外の領域での光の透過を遮断する遮光層をさらに含む、請求項１に記載の光を吸収する受光素子。
【請求項５】
受光した光を電気的信号に変換するイメージセンサーの単位画素であって、
入射した光による電荷量の変化を用いて電流の流れを発生させる受光素子と、
前記受光素子で発生した電流を単位画素出力端に出力させる選択素子と、
を含み、
前記受光素子は、
一定角度のＶ型溝が形成される基板と、
前記Ｖ型溝の上部にフローティングした構造で形成され、光が入射する受光部と、
前記受光部と前記Ｖ型溝との間に形成され、トンネリングが発生する酸化膜と、
前記Ｖ型溝の一側の傾斜面に前記酸化膜と隣接して形成され、前記酸化膜を境界にして前記受光部と離隔されるソースと、
前記Ｖ型溝の他側の傾斜面に前記酸化膜と隣接して形成され、前記酸化膜を境界にして前記受光部と離隔されるドレインと、
前記ソースとドレインとの間に前記Ｖ型溝に沿って形成され、前記ソースとドレインとの間に電流の流れを形成するチャンネルと、
を含み、
前記選択素子は、前記受光素子のソースに接続するドレインと、前記単位画素出力端に接続するソースと、外部から制御信号を受信するゲートと、を含み、印加された前記制御信号に基づいてスイッチング動作を行い、
前記受光部は半導体であって第１型の不純物でドープされ、前記ソース及び前記ドレインは第２型の不純物でドープされ、前記ソース及び前記ドレインがその上に形成されるボディーは第１型の不純物でドープされ、
前記受光部は、前記酸化膜により前記受光素子のソース及びドレインから絶縁され、
前記受光部に入射した光により前記受光部で電子−正孔対（ＥＨＰ）が生成され、前記ソースまたはドレインのうち一つ以上と前記受光部との間に、前記酸化膜での集中した電界によるトンネリングが発生し、前記電子−正孔対の電子は、前記トンネリングにより前記受光部から前記ソースまたはドレインのうち一つ以上に放出され、前記電子の放出による前記受光部の電荷量の変化によって前記チャンネルの電流の流れが制御される、イメージセンサーの単位画素。
【請求項６】
前記受光素子のソース及び前記選択素子のドレインは、同一の活性領域上に形成される、請求項５に記載のイメージセンサーの単位画素。
【請求項７】
受光した光を電気的信号に変換するイメージセンサーの単位画素において光を吸収する受光素子であって、
一定角度の傾斜面を有するＵ型溝が形成される基板と、
前記Ｕ型溝の上部にフローティングした構造で形成され、光が入射する受光部と、
前記受光部と前記Ｕ型溝との間に形成され、トンネリングが発生する酸化膜と、
前記Ｕ型溝の一側の傾斜面に前記酸化膜と隣接して形成され、前記酸化膜を境界にして前記受光部と離隔されるソースと、
前記Ｕ型溝の他側の傾斜面に前記酸化膜と隣接して形成され、前記酸化膜を境界にして前記受光部と離隔されるドレインと、
前記ソースとドレインとの間の前記Ｕ型溝の底部に形成され、前記ソースとドレインとの間に電流の流れを形成するチャンネルと、
を含み、
前記受光部は半導体であって第１型の不純物でドープされ、前記ソース及び前記ドレインは第２型の不純物でドープされ、前記ソース及び前記ドレインがその上に形成されるボディーは第１型の不純物でドープされ、
前記受光部は、前記酸化膜により前記ソース及び前記ドレインから絶縁され、
前記受光部に入射した光により前記受光部で電子−正孔対（ＥＨＰ）が生成され、前記ソースまたはドレインのうち一つ以上と前記受光部との間に、前記酸化膜での集中した電界によるトンネリングが発生し、前記電子−正孔対の電子は、前記トンネリングにより前記受光部から前記ソースまたはドレインのうち一つ以上に放出され、前記電子の放出による前記受光部の電荷量の変化によって前記チャンネルの電流の流れが制御される、光を吸収する受光素子。
【請求項８】
前記ソース及びドレインは、ボディー上に第２型の不純物をドープして形成され、
前記ボディーはフローティングする、請求項７に記載の光を吸収する受光素子。
【請求項９】
前記酸化膜で発生するトンネリング効果によって前記受光素子のしきい電圧が変化する、請求項７に記載の光を吸収する受光素子。
【請求項１０】
前記受光部以外の表面に形成され、上部受光部以外の領域で光の透過を遮断する遮光層をさらに含む、請求項７に記載の光を吸収する受光素子。
【請求項１１】
受光した光を電気的信号に変換するイメージセンサーの単位画素であって、
入射した光による電荷量の変化を用いて電流の流れを発生させる受光素子と、
前記受光素子で発生した電流を単位画素出力端に出力させる選択素子と、
を含み、
前記受光素子は、
一定角度の傾斜面を有するＵ型溝が形成される基板と、
前記Ｕ型溝の上部にフローティングした構造で形成され、光が入射する受光部と、
前記受光部と前記Ｕ型溝との間に形成され、トンネリングが発生する酸化膜と、
前記Ｕ型溝の一側の傾斜面に前記酸化膜と隣接して形成され、前記酸化膜を境界にして前記受光部と離隔されるソースと、
前記Ｕ型溝の他側の傾斜面に前記酸化膜と隣接して形成され、前記酸化膜を境界にして前記受光部と離隔されるドレインと、
前記ソースと前記ドレインとの間の前記Ｕ型溝の底部に形成され、前記ソースとドレインとの間に電流の流れを形成するチャンネルと、
を含み、
前記選択素子は、前記受光素子のソースに接続するドレインと、前記単位画素出力端に接続するソースと、外部から制御信号を受信するゲートと、を含み、印加された前記制御信号に基づいてスイッチング動作を行い、
前記受光部は半導体であって第１型の不純物でドープされ、前記ソース及び前記ドレインは第２型の不純物でドープされ、前記ソース及び前記ドレインがその上に形成されるボディーは第１型の不純物でドープされ、
前記受光部は、前記酸化膜により前記受光素子のソース及びドレインから絶縁され、
前記受光部に入射した光により前記受光部で電子−正孔対（ＥＨＰ）が生成され、前記ソースまたはドレインのうち一つ以上と前記受光部との間に、前記酸化膜での集中した電界によるトンネリングが発生し、前記電子−正孔対の電子は前記トンネリングにより前記受光部から前記ソースまたはドレインのうち一つ以上に放出され、前記電子の放出による前記受光部の電荷量の変化によって前記チャンネルの電流の流れが制御される、イメージセンサーの単位画素。
【請求項１２】
前記受光素子のソース及び前記選択素子のドレインは、同一の活性領域上に形成される、請求項１１に記載のイメージセンサーの単位画素。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、イメージセンサーの単位画素及び単位画素の受光素子に関するものである。
【背景技術】
【０００２】
イメージセンサーとは、光学的信号を電気的映像信号に変換するセンサーのことをいう。イメージセンサーは、イメージセンサーチップの単位画素内における受光部に光が照射されると、各単位画素に入射した光とその量を感知して、光信号を電気信号に変換生成した後、該電気的信号を、映像を形成するためのアナログ及びデジタル回路部に伝達する役割を果たす。
【０００３】
従来のイメージセンサーは、構造及び動作原理によってＣＣＤ（Ｃｈａｒｇｅｄ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）型とＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型とに大別される。ＣＭＯＳ型イメージセンサーは、ＣＩＳ（ＣＭＯＳ  Ｉｍａｇｅ  Ｓｅｎｓｏｒ）と通称される。
【０００４】
ＣＣＤ型イメージセンサーは、光により各画素から発生した信号電子グループを、ゲートに印加されたパルスによって出力部に伝送して出力部の電圧に変換させ、順次送出する。
【０００５】
一方、ＣＭＯＳ型イメージセンサーは、光により各画素で発生した信号電子及び正孔を、画素の内部で電圧に変換する。この電圧は、各列と行におけるデコーダのような信号処理部に接続して、クロック周波数に応じたスイッチング動作により画素の外部に送出される。
【０００６】
一方、イメージセンサーは、単位画素における増幅器の存在有無によって、ＡＰＳ（Ａｃｔｉｖｅ  Ｐｉｘｅｌ  Ｓｅｎｓｏｒ）とＰＰＳ（Ｐａｓｓｉｖｅ  Ｐｉｘｅｌ  Ｓｅｎｓｏｒ）とに分類することができる。
【０００７】
ＰＰＳは、画素内に信号増幅機能がない受動型素子で、受光素子の電流を直接外部に出力し、画素の外部で電圧に変換する。一方、ＡＰＳは、画素内に信号増幅機能がある能動型画素である。
【０００８】
ＰＰＳ方式は、主に、１個のフォトダイオード及び１個の選択トランジスタで構成されるため、同一のピクセル大きさに対して３〜５個のＭＯＳトランジスタを必要とするＡＰＳ方式に比べて開口率（ａｐｅｒｔｕｒｅ  ｒａｔｉｏ）を高めることができ、受光効率に関係するフィルファクタ（Ｆｉｌｌ  Ｆａｃｔｏｒ）を高めることができる。
【０００９】
一方、ＰＰＳ方式は、フォトダイオードの光電流の強度が強くなく、光信号を雑音などの外部環境に脆弱な電流の形態に変換して信号処理に用いるため、固定パターンノイズ（Ｆｉｘｅｄ  Ｐａｔｔｅｒｎ  Ｎｏｉｓｅ、ＦＰＮ）が発生するという問題がある。
【００１０】
したがって、同一大きさの画素では、ＡＰＳ方式は単位画素内に多数のトランジスタが存在するため、ＰＰＳ方式に比べて受光部の大きさが小さくなるという欠点があるが、ＰＰＳ方式に比べて相対的に雑音の少ない映像信号を得ることができる。
【００１１】
一方、イメージセンサーの単位画素における受光部において、入射する光子１つに対して１つの電子−正孔対（ＥＨＰ、ｅｌｅｃｔｒｏｎ−ｈｏｌｅ  ｐａｉｒ）が生成され、これら生成された電子及び正孔は、受光部であるフォトダイオードに蓄積される。
【００１２】
フォトダイオードの最大蓄積静電容量は、フォトダイオードの受光面積に比例する。特に、ＣＭＯＳイメージセンサーの場合、関連するトランジスタが配置される領域が、ＣＣＤイメージセンサーのそれに比べて広いため、受光部の面積を増やすには物理的な限界がある。また、イメージセンサーの受光部に主に用いられるフォトダイオードは、静電容量が相対的に少ないため、飽和しやすく、信号をアナログ的に細分化し難い。
【００１３】
そのため、ＣＭＯＳイメージセンサーの単位画素は、限られた受光領域で信号処理のための最小限の電荷を生成するには、比較的長い光電荷蓄積時間が必要である。したがって、これらの受光部を持つ単位画素を用いては高密度／高速フレームのイメージセンサーを製作し難い。
【００１４】
一方、シリコン半導体のバンドギャップ（ｂａｎｄ  ｇａｐ）は、１．１２ｅＶであり、受光素子に用いる場合は、３５０〜１１５０ｎｍ波長帯の光エネルギーを検出できる。ここで、光は波長帯別に固有エネルギーが異なり、固体のシリコンに吸収される際にその深さがそれぞれ異なるため、受光素子の各波長帯別光電効率もそれぞれ異なる。イメージセンサーは、可視光領域（４００〜７００ｎｍ）の波長帯を検出するために、通常、５５０ｎｍの波長帯のエネルギーを持つ緑色をより容易に検出できるようにＰＮ接合の界面をその位置に形成させている。然るに、このような構造を用いるイメージセンサーでは、青色のような短波長帯及び近赤外線のような長波長帯の光に対する光電効率が低下したり、雑音により光信号が変換したりする等の問題がある。
【００１５】
一方、イメージセンサー及びイメージセンサーの単位画素に関する従来技術には、特許文献１（米国特許公開番号ＵＳ２００４／０２１７２６の「ＵＮＩＴ  ＰＩＸＥＬ  ＩＮ  ＣＭＯＳ  ＩＭＡＧＥ  ＳＥＮＳＯＲ  ＷＩＴＨ  ＨＩＧＨ  ＳＥＮＳＩＴＩＶＩＴＹ」）、特許文献２（米国特許公開番号ＵＳ２００９／００３２８５２の「ＣＭＯＳ  ＩＭＡＧＥ  ＳＥＮＳＯＲ」）、特許文献３（米国特許公開番号ＵＳ２０１０／００７３５３８の「ＩＭＡＧＥ  ＳＥＮＳＯＲ」）がある。
【００１６】
特許文献１は、１つのフォトダイオードと、伝達トランジスタ、リセットトランジスタ、運転トランジスタ及び選択トランジスタという４つのトランジスタとを含み、運転トランジスタ及び選択トランジスタが形成される活性領域を、リセットトランジスタが形成される活性領域から隔離することで、電源電圧（ＶＤＤ）の漏洩による運転トランジスタ及び選択トランジスタへの影響を抑制するイメージセンサーを開示している。
【００１７】
しかし、この特許文献１は、限られた領域にフォトダイオード及び４つのトランジスタを共に集積しているため、信号処理に十分な量の電荷を生成できるようなフォトダイオードの領域を確保し難いという不具合があった。
【００１８】
また、特許文献２は、ＣＭＯＳ映像センサーを構成する画素に複数のフローティング拡散領域を備えることによって、感度の損失なく拡張された動的領域が得られるイメージセンサーを開示している。
【００１９】
この特許文献２に開示のＣＭＯＳイメージセンサーは、感度は低いが、照度に対する動的範囲が大きい信号、及び照度に対する動的範囲は小さいが、感度が高い信号をそれぞれ別個のフローティング拡散領域から得た後に、それらを合成して最終映像を取得する。
【００２０】
しかし、このＣＭＯＳイメージセンサーは、高感度信号及び大きい動的範囲の信号をそれぞれ別個のフローティング拡散領域及び関連トランジスタを用いて取得するため、受光素子に対して十分な領域を確保し難いという不具合があった。
【００２１】
また、特許文献３は、光伝導度の高いイメージセンサーに関するものである。然るに、この特許文献３のイメージセンサーは、ＰＮ接合ダイオードの光伝導度を上げるために、ＰＮ接合の上部に別のフィルム層を形成しており、追加の製造工程が要求されるという不具合があった。
（特許文献）
【００２２】
１．米国特許公開番号ＵＳ２００４／０２１７２６（ＵＮＩＴ  ＰＩＸＥＬ  ＩＮ  ＣＭＯＳ  ＩＭＡＧＥ  ＳＥＮＳＯＲ  ＷＩＴＨ  ＨＩＧＨ  ＳＥＮＳＩＴＩＶＩＴＹ」）
２．米国特許公開番号ＵＳ２００９／００３２８５２（ＣＭＯＳ  ＩＭＡＧＥ  ＳＥＮＳＯＲ）
３．米国特許公開番号ＵＳ２０１０／００７３５３８（ＩＭＡＧＥ  ＳＥＮＳＯＲ）
【発明の概要】
【発明が解決しようとする課題】
【００２３】
本発明は上記従来技術の問題点を解決するためのもので、その目的は、少ない光量でも非常に大きい光電流の出力が可能であり、且つ低照度環境でも高速フレーム動作ができる他、低照度から高照度に至るまで同時に同一画面として動映像撮影が可能な、高感度高性能イメージセンサーの単位画素及び該単位画素の受光素子を提供することにある。
【課題を解決するための手段】
【００２４】
上記目的を達成するための、本発明の第１の側面に係る、受光した光を電気的信号に変換するイメージセンサーの単位画素における光を吸収する受光素子において、一定角度のＶ型溝が形成される基板と、前記Ｖ型溝の上部にフローティングした構造で形成され、光が入射する受光部と、前記受光部と前記Ｖ型溝との間に形成され、トンネリングが発生する酸化膜と、前記Ｖ型溝の一側の傾斜面に前記酸化膜と隣接して形成され、前記酸化膜を境界にして前記受光部と離隔されるソースと、前記Ｖ型溝の他側の傾斜面に前記酸化膜と隣接して形成され、前記酸化膜を境界にして前記受光部と離隔されるドレインと、前記ソースと前記ドレインとの間に前記Ｖ型溝に沿って形成され、前記ソースとドレインとの間に電流の流れを形成するチャンネルと、を含み、前記受光部は第１型の不純物でドープされ、前記ソース及び前記ドレインは第２型の不純物でドープされ、前記受光部は、前記酸化膜により前記ソース及び前記ドレインから絶縁され、前記受光部に入射した光により前記受光部で電子−正孔対（ＥＨＰ）が生成され、前記ソースまたはドレインのうち一つ以上と前記受光部との間に、前記酸化膜での集中した電界によるトンネリングが発生し、前記電子−正孔対の電子は、前記トンネリングにより前記受光部から前記ソースまたはドレインのうち一つ以上に放出され、前記電子の放出による前記受光部の電荷量の変化によって前記チャンネルの電流の流れが制御される。  
【００２５】
ここで、前記基板は、｛１００｝型のシリコン基板であり、前記Ｖ型溝は異方性食刻（ａｎｉｓｏｔｒｏｐｉｃ  ｅｔｃｈｉｎｇ）により前記基板上に形成されるものでよい。
【００２６】
ここで、前記チャンネルは、前記受光素子の幅（Ｗｉｄｔｈ）及び長さ（Ｌｅｎｇｔｈ）の比率であるＷ／Ｌを調節することによってピンチオフ（ｐｉｎｃｈ−ｏｆｆ）直前の状態に形成されるものでよい。
【００２７】
ここで、前記ソース及びドレインは、ボディー上に第２型の不純物をドープして形成され、前記ボディーは、フローティングするものでよい。
【００２８】
ここで、前記受光素子は、前記酸化膜で発生するトンネリング効果によって前記受光素子のしきい電圧（ｔｈｒｅｓｈｏｌｄ  ｖｏｌｔａｇｅ）が変化することができる。
【００２９】
上記受光素子は、前記受光部以外の表面に形成され、前記受光部の以外の領域で光の透過を遮断する遮光層をさらに含むことができる。
【００３０】
また、本発明の第２の側面に係る、受光した光を電気的信号に変換するイメージセンサーの単位画素は、入射した光による電荷量の変化を用いて電流の流れを発生させる受光素子と、前記受光素子で発生した電流を単位画素出力端に出力させる選択素子と、を含んでなり、前記受光素子は、一定角度のＶ型溝が形成される基板と、前記Ｖ型溝の上部にフローティングした構造で形成され、光が入射する受光部と、前記受光部と前記Ｖ型溝との間に形成され、トンネリングが発生する酸化膜と、前記Ｖ型溝の一側の傾斜面に前記酸化膜と隣接して形成され、前記酸化膜を境界にして前記受光部と離隔されるソースと、前記Ｖ型溝の他側の傾斜面に前記酸化膜と隣接して形成され、前記酸化膜を境界にして前記受光部と離隔されるドレインと、前記ソースとドレインとの間に前記Ｖ型溝に沿って形成され、前記ソースとドレインとの間に電流の流れを形成するチャンネルと、を含み、前記選択素子は、前記受光素子のソースに接続するドレインと、前記単位画素出力端に接続するソースと、外部から制御信号を受信するゲートと、を含み、前記印加された制御信号に基づいてスイッチング動作を行い、前記受光部は第１型の不純物でドープされ、前記受光素子のソース及びドレインは第２型の不純物でドープされ、前記受光部は、前記酸化膜により前記受光素子のソース及びドレインから絶縁され、前記受光部に入射した光により前記受光部で電子−正孔対（ＥＨＰ）が生成され、前記ソースまたはドレインのうち一つ以上と前記受光部との間に、前記酸化膜での集中した電界によるトンネリングが発生し、前記電子−正孔対の電子は、前記トンネリングにより前記受光部から前記ソースまたはドレインのうち一つ以上に放出され、前記電子の放出による前記受光部の電荷量の変化によって前記チャンネルの電流の流れが制御される。
【００３１】
ここで、前記基板は、｛１００｝型のシリコン基板であり、前記Ｖ型溝は異方性食刻により前記基板上に形成されるものでよい。
【００３２】
ここで、前記受光素子のソース及び前記選択素子のドレインは、同一の活性領域上に形成されるものでよい。
【００３３】
ここで、前記チャンネルは、前記受光素子の幅（Ｗｉｄｔｈ）及び長さ（Ｌｅｎｇｔｈ）の比率であるＷ／Ｌを調節することによってピンチオフ（ｐｉｎｃｈ−ｏｆｆ）直前の状態に形成されるものでよい。
【００３４】
また、本発明の第３の側面に係る、受光した光を電気的信号に変換するイメージセンサーの単位画素において光を吸収する受光素子は、一定角度の傾斜面を有するＵ型溝が形成される基板と、前記Ｕ型溝の上部にフローティングした構造で形成され、光が入射する受光部と、前記受光部と前記Ｕ型溝との間に形成され、トンネリングが発生する酸化膜と、前記Ｕ型溝の一側の傾斜面に前記酸化膜と隣接して形成され、前記酸化膜を境界にして前記受光部と離隔されるソースと、前記Ｕ型溝の他側の傾斜面に前記酸化膜と隣接して形成され、前記酸化膜を境界にして前記受光部と離隔されるドレインと、前記ソースと前記ドレインとの間の前記Ｕ型溝の底部に形成され、前記ソースとドレインとの間に電流の流れを形成するチャンネルと、を含み、前記受光部は第１型の不純物でドープされ、前記ソース及び前記ドレインは第２型の不純物でドープされ、前記受光部は、前記酸化膜により前記ソース及び前記ドレインから絶縁され、前記受光部に入射した光により前記受光部で電子−正孔対（ＥＨＰ）が生成され、前記ソースまたはドレインのうち一つ以上と前記受光部との間に、前記酸化膜での集中した電界によるトンネリングが発生し、前記電子−正孔対の電子は、前記トンネリングにより前記受光部から前記ソースまたはドレインのうち一つ以上に放出され、前記電子の放出による前記受光部の電荷量の変化によって前記チャンネルの電流の流れが制御される。
【００３５】
前記基板は、｛１００｝型のシリコン基板であり、前記Ｕ型溝は、異方性食刻により一定深さの傾斜面を有するように前記基板上に形成されるものでよい。
【００３６】
ここで、前記チャンネルは、前記受光素子の幅（Ｗｉｄｔｈ）及び長さ（Ｌｅｎｇｔｈ）の比率であるＷ／Ｌを調節することによってピンチオフ（ｐｉｎｃｈ−ｏｆｆ）直前の状態に形成されるものでよい。
【００３７】
ここで、前記トンネリング効果は、前記ソース及びドレインのいずれか一つと前記受光部との間の領域で発生するとよい。
【００３８】
ここで、前記ソース及びドレインは、ボディー上に第２型の不純物をドープして形成され、前記ボディーはフローティングするものでよい。
【００３９】
ここで、前記酸化膜で発生するトンネリング効果によって前記受光素子のしきい電圧が変化することができる。
【００４０】
ここで、上記受光素子は、前記受光部以外の表面に形成され、前記受光部以外の領域で光の透過を遮断する遮光層をさらに含むことができる。
【００４１】
また、本発明の第４の側面に係る、受光した光を電気的信号に変換するイメージセンサーの単位画素は、入射した光による電荷量の変化を用いて電流の流れを発生させる受光素子と、前記受光素子で発生した電流を単位画素出力端に出力させる選択素子と、を含んでなり、前記受光素子は、一定角度の傾斜面を有するＵ型溝が形成される基板と、前記Ｕ型溝の上部にフローティングした構造で形成され、光が入射する受光部と、前記受光部と前記Ｕ型溝との間に形成され、トンネリングが発生する酸化膜と、前記Ｕ型溝の一側の傾斜面に前記酸化膜と隣接して形成され、前記酸化膜を境界にして前記受光部と離隔されるソースと、前記Ｕ型溝の他側の傾斜面に前記酸化膜と隣接して形成され、前記酸化膜を境界にして前記受光部と離隔されるドレインと、前記ソースとドレインとの間の前記Ｕ型溝の底部に形成され、前記ソースとドレインとの間に電流の流れを形成するチャンネルと、を含み、前記選択素子は、前記受光素子のソースに接続するドレインと、前記単位画素出力端に接続されるソースと、外部から制御信号を受信するゲートとを、含み、前記印加された制御信号に基づいてスイッチング動作を行い、前記受光部は第１型の不純物でドープされ、前記受光素子のソース及びドレインは第２型の不純物でドープされ、前記受光部は、前記酸化膜により前記受光素子のソース及びドレインから絶縁され、前記受光部に入射した光により前記受光部で電子−正孔対（ＥＨＰ）が生成され、前記ソースまたはドレインのうち一つ以上と前記受光部との間に、前記酸化膜での集中した電界によるトンネリングが発生し、前記電子−正孔対の電子は、前記トンネリングにより前記受光部から前記ソースまたはドレインのうち一つ以上に放出され、前記電子の放出による前記受光部の電荷量の変化によって前記チャンネルの電流の流れが制御される。
【００４２】
前記受光素子のソース及び前記選択素子のドレインは、同一の活性領域上に形成されてもよい。
【００４３】
ここで、前記基板は、｛１００｝型のシリコン基板であり、前記Ｕ型溝は、異方性食刻により前記基板上に形成されるものでよい。
【００４４】
ここで、前記チャンネルは、前記受光素子の幅（Ｗｉｄｔｈ）及び長さ（Ｌｅｎｇｔｈ）の比率であるＷ／Ｌを調節することによってピンチオフ（ｐｉｎｃｈ−ｏｆｆ）直前の状態に形成されるものでよい。
【発明の効果】
【００４５】
本発明の実施例によれば、標準ＣＭＯＳ工程で別途のフォトダイオード製造工程を行う必要がなく、イメージセンサーの単位画素のピッチサイズを格段に減らすことができる。
【００４６】
また、本発明の好適な実施例によれば、特別の工程無しに一般的なＭＯＳＦＥＴ製造工程を用いて、少ない光量でも非常に大きい光電流の出力が可能な受光素子を製造することができる。
【００４７】
また、本発明の好適な実施例によれば、従来のイメージセンサーの単位画素の内部に設けられるフォトダイオードに比べて、同一光量に対して数百〜数千倍以上の高感度特性を持つ受光素子を具現でき、０．１ルクス以下の低照度環境でも６０フレーム（６０ｆｐｓ）以上の高速動映像撮影が可能なイメージセンサーを製造することができる。
【図面の簡単な説明】
【００４８】
【図１】本発明の一実施例に係るトンネル接合受光素子の斜視図である。
【図２】本発明の一実施例に係るトンネル接合受光素子の他の斜視図である。
【図３】本発明の一実施例に係るトンネル接合受光素子の断面図である。
【図４】本発明の一実施例に係るトンネル接合受光素子のチャンネル形成を説明するための断面図である。
【図５】本発明の一実施例に係るトンネル接合受光素子の遮光方法を説明するための断面図である。
【図６】本発明の一実施例に係るトンネル接合受光素子の光入射角確保を説明するための断面図である。
【図７】本発明の一実施例に係るトンネル接合受光素子を用いる単位画素の回路図である。
【図８】本発明の一実施例に係るトンネル接合受光素子を用いる単位画素の断面図である。
【図９】本発明の他の実施例に係るＶ型の受光部を有するトンネル接合受光素子の斜視図である。
【図１０】本発明の他の実施例に係るＶ型の受光部を有するトンネル接合受光素子の光入射角を説明するための断面図である。
【図１１】本発明の他の実施例に係るＶ型の受光部を説明するための図面である。
【図１２】本発明の他の実施例に係るＶ型の受光部を持つさらに他のトンネル接合受光素子の断面図である。
【図１３】本発明のさらに他の実施例に係るＵ型の受光部を持つトンネル接合受光素子の斜視図である。
【図１４】本発明のさらに他の実施例に係るＵ型の受光部を持つトンネル接合受光素子の断面図である。
【発明を実施するための形態】
【００４９】
本発明は、種々の変更を加えることができ、様々な実施例を有することができるが、特定の実施例を図面に例示して詳細に説明する。ただし、本発明は、特定の実施例に限定されるものではなく、本発明の思想及び技術範囲に含まれる変更、均等物または代替物はいずれも本発明に含まれるものと理解しなければならない。
【００５０】
本発明の説明において、関連する公知技術についての具体的な説明が本発明の要旨を曖昧にさせると判断される場合は、その詳細な説明を省略する。また、本明細書の説明において使われる数字（例えば、第１、第２など）は、一つの構成要素を他の構成要素と区別するための識別記号に過ぎない。
【００５１】
また、本明細書において、ある構成要素が他の構成要素と「連結される」または「接続される」と言及されている場合は、ある構成要素が他の構成要素と直接連結されるまたは直接接続される場合もあれば、特別に言及しない限り、両構成要素の間にさらに他の構成要素を介在して連結されるまたは接続される場合もあると理解すべきである。
【００５２】
以下、添付の図面を参照しつつ、本発明の好適な実施例について説明する。
【００５３】
図１は、本発明の第１の実施例に係るトンネル接合受光素子の斜視図である。
【００５４】
同図で、単位画素の受光素子を、従来のフォトダイオードの代わりにトンネル接合（ｔｕｎｎｅｌ  ｊｕｎｃｔｉｏｎ）素子を用いて具現している。ここで、トンネル接合素子（ｔｕｎｎｅｌ  ｊｕｎｃｔｉｏｎ  ｄｅｖｉｃｅ）とは、２つの導体や半導体の間に薄い絶縁層を接合している構造のことで、絶縁層で発生するトンネリング効果（ｔｕｎｎｅｌｉｎｇ  ｅｆｆｅｃｔ）を用いて動作する素子を指す。参考として、トンネリング効果は、量子力学的な現象であり、電位を持つ力の作用下で運動する粒子が、粒子自体の運動エネルギーよりも大きい位置エネルギーを有する領域を通過する現象のことである。
【００５５】
本発明の一実施例では、かかるトンネル接合素子を用いて単位画素の受光素子を構成でき、本明細書及び特許請求の範囲でいう「トンネル接合受光素子」は、上記のトンネル接合素子を用いて構成している受光素子のことである。トンネル接合受光素子は、種々の構造を用いて構成することができ、例えば、一般のｎ−ＭＯＳＦＥＴまたはｐ−ＭＯＳＦＥＴ構造を用いて構成することができる。また、ＭＯＳＦＥＴの他にも、ＪＦＥＴ、ＨＥＭＴなどのトンネリング効果が得られる構造の電子素子を用いて単位素子を構成してもよい。
【００５６】
図１で、トンネル接合受光素子１００は、ＮＭＯＳ構造としている。トンネル接合受光素子１００は、Ｐ型基板１１０上に形成され、一般的なＮＭＯＳ電子素子においてソースに該当するＮ＋拡散層１２０及びドレインに該当するＮ＋拡散層１３０を含む。以下、Ｎ＋拡散層１２０，１３０をそれぞれ、トンネル接合受光素子における「ソース」及び「ドレイン」と称する。
【００５７】
ソース１２０とドレイン１３０との間には薄い酸化膜１４０が形成され、酸化膜１４０の上部には、一般的なＮＭＯＳ構造においてゲートに該当する、Ｐ型の不純物のドープされたポリシリコン（ｐｏｌｙ−ｓｉｌｉｃｏｎ）１５０が形成されている。ここで、トンネリング現象の発生を容易にするために、酸化膜１４０の厚さは１０ｎｍ以下にすることが好ましく、例えば、２ｎｍ、５ｎｍ、７ｎｍなどにすればよい。
【００５８】
一般的なＮＭＯＳ電子素子におけるゲートとは違い、ポリシリコン１５０は、フローティングした構造となっている。また、ポリシリコン１５０は、上部に金属性シリサイド（ｓｉｌｉｃｉｄｅ）層が形成されず、光を吸収する領域として機能する。ポリシリコン１５０の上部にシリサイド層が形成されると、金属性不純物が光によるＥＨＰの生成を困難にさせ、入射する光を反射させるため、ポリシリコン１５０の内部に光が浸透し難くなる。
【００５９】
本明細書及び特許請求の範囲において、以下、トンネル接合受光素子１００におけるポリシリコン１５０の領域を「受光部」と称する。
【００６０】
ソース１２０及びドレイン１３０の上部には、外部ノードと接続する金属接点１２１，１３１が形成される。ソース１２０の金属接点１２１は、金属ライン１２２を介して外部と接続し、同様に、ドレイン１３０の金属接点１３１は金属ライン１３２を介して外部と接続する。
【００６１】
トンネル接合受光素子１００は、一般的なＮＭＯＳ電子素子とは違い、ボディーに該当するＰ型基板１１０がフローティングした構造となっている。そのため、トンネル接合受光素子１００は、ソース１２０及びドレイン１３０のみが外部ノードと接続し、これが一般的なＮＭＯＳ電子素子と構造的に異なる点である。
【００６２】
また、トンネル接合受光素子１００は左右を同一の形態とすることができ、よって、ソース１２０とドレイン１３０は互いに取り替えられてもよい。
【００６３】
受光部１５０の上部以外の受光素子１００の上部には、遮光層１８０が形成されている。図５を参照すると、遮光層１８０は、光が入射する受光部１５０の上部を除く残りのトンネル接合受光素子１００の上部に形成され、受光部１５０以外の領域から光が吸収されることを防ぐ。これは、光を吸収した受光部１５０の光電荷を效率よくトンネリングさせ、かつ、与えられた光チャンネル以外での寄生電荷の発生を抑制すると同時に、制御された光電流を得るためである。遮光層１８０は、シリサイド（ｓｉｌｉｃｉｄｅ）工程により形成でき、マスクを用いて受光部１５０の上部には遮光層が形成されないようにする。
【００６４】
図２は、マイクロレンズを備える受光素子を示している。
【００６５】
同図で、マイクロレンズ１７０は、受光素子１００に入射する光を集光する。一般的なイメージセンサーでは、光が光学レンズ（図示せず）を通ってイメージセンサーに入射する。光学レンズを通過した光は、トンネル接合受光素子１００の上部に配置されているマイクロレンズ１７０に到達する。マイクロレンズ１７０は、単位画素の前面に入射してくる光を集光して受光部１５０の上部１５１に導く。ここで、受光部１５０の上部１５１が直接露出されてもよく、受光部１５０と大気との間に、光が容易に通過する保護層（ｐａｓｓｉｖａｔｉｏｎ  ｌａｙｅｒ）が形成されてもよい。マイクロレンズ１７０は、遮光層１８０の形成されない受光部１５０上に光が集中するように配置される。
【００６６】
入射した光によりソース１２０及びドレイン１３０と受光部１５０との間に電界が形成され、ソース１２０とドレイン１３０との間にチャンネル１６０が形成される。具体的に、受光部１５０に入射した光により電子−正孔対が生成され、生成された電子−正孔対の電子は、トンネリング効果により受光部１５０からソース１２０またはドレイン１３０に放出される。電子の消失により受光部１５０における正孔の電荷量が相対的に増加する。そのため、一般的なＮＭＯＳ素子とは違い、ドープされたフローティングゲートで形成された受光部１５０の電荷量変化に伴うしきい電圧変調効果によりソース１２０とドレイン１３０との間にチャンネル１６０が形成され、電流が流れることとなる。
【００６７】
一方、トンネル接合受光素子１００を、ＬＤＤ（ｌｉｇｈｔ  ｄｏｐｅｄ  ｄｒａｉｎ）構造にしてもよい。トンネル接合受光素子をＬＤＤ構造にすると、短チャンネル効果（ｓｈｏｒｔ  ｃｈａｎｎｅｌ  ｅｆｆｅｃｔ）によるホットキャリア（ｈｏｔ  ｃａｒｒｉｅｒ）の発生を減らすことができる。図３は、本発明の一実施例に係るＬＤＤ構造にしたトンネル接合受光素子１００の断面図である。
【００６８】
同図で、トンネル接合受光素子１００は、Ｐ型基板１１０上に形成され、Ｎ＋拡散層からなるソース１２０及びドレイン１３０を含む。ここで、ソース１２０及びドレイン１３０は相互対称の構造であり、同一の素子特性を有することができる。ソース１２０及び酸化層１４０に隣接する領域には、低濃度でドープされたＮ型領域であるＬＤＤ領域１２３が形成され、ドレイン１３０及び酸化層１４０に隣接する領域には、低濃度でドープされたＮ型領域であるＬＤＤ領域１３３が形成される。ここで、受光部１５０の長さを、ソースのＬＤＤ領域１２３とドレインのＬＤＤ領域１３３との間の距離と同一に形成することができる。
【００６９】
受光部１５０にドープされた不純物が結合しているエネルギーよりも大きいエネルギーを持つ光が照射されると、Ｐ型の不純物がドープされたポリシリコンである受光部１５０には、多数の正孔が自由な状態となり、電気的にフォトダイオードの空乏層から発生する反応と略同様に電子−正孔対が生成される。この時、生成された電子−正孔対は、再結合（ｒｅｃｏｍｂｉｎａｔｉｏｎ）するまでは一定時間電子と正孔の状態でそれぞれ存在し、局地的に正孔の数が増えて電荷量が増加する。
【００７０】
分離された電子は、ポリシリコンの結晶粒界（ｇｒａｉｎ  ｂｏｕｎｄａｒｙ）以外の部分で自由に移動する。この時、ドレイン１３０に外部電圧を印加すると、電子は、ドレインのＬＤＤ領域１３３の境界（ｅｄｇｅ）付近に引き寄せられる。これにより、電子は、ＬＤＤ領域１３３に隣接している受光部１５０の境界付近に蓄積されながら電界を受けるようになる。集束する電子数が増えるほど、相対的に強い電界が形成され、これにより、受光部１５０の境界付近における電子の集束現象は加速化する。ここで、受光部１５０に照射される光の強度が強いほど、より多くの電荷−正孔対が生成され、より大きい電界が形成される効果を生ずる。
【００７１】
ソースのＬＤＤ領域１２３と受光部１５０との間の最短距離である境界付近１４１及びドレインのＬＤＤ領域１３３と受光部１５０との間の最短距離である境界付近１４２でトンネリング現象が発生しやすい。これらの境界付近１４１，１４２においてエネルギー準位条件を満たす際に電子のトンネリング効果が発生する。トンネリング効果により、受光部１５０の境界付近１４１，１４２に集まっている電子がソース１２０またはドレイン１３０に移動することができる。この場合、受光部１５０の総電荷量が変化する。すなわち、トンネリング効果により消失された電子の数だけ、正孔の電荷量は増加する効果が発生し、受光部１５０の電位変化に伴うしきい電圧変調効果により、ソース１２０とドレイン１３０との間にチャンネル１６０が形成される。形成されたチャンネル１６０を通じて電流量を増加させる。
【００７２】
一方、光の強度が減少したり遮断されたりする場合は、上記の現象とは逆に、受光部１５０の電荷量が元の状態に戻る。照射されていた強い光が遮断されると、受光部１５０は、電子の数的増加により弱い（＋）電荷量を有するようになるが、相対的に低い電位であるソースのＬＤＤ領域１２３の境界付近１４１及びドレインのＬＤＤ領域１３３の境界付近１４２に電子が蓄積されて電界が形成される。以降、受光部１５０に電子が流入する方向に境界付近１４１，１４２でトンネリング現象が発生する。トンネリング効果により流入した電子が正孔と再結合すると、（＋）電荷の電荷量が減少する。これにより、受光部１５０による電界が弱くなり、ソース１２０とドレイン１３０との間のチャンネル１６０が減少したり消滅する。その結果、チャンネルに電流が流れなくなる。
【００７３】
チャンネル１６０は、ピンチオフ（ｐｉｎｃｈ−ｏｆｆ）直前の状態になるようにトンネル接合受光素子１００の製造工程で設計される。図４には、本発明に係るチャンネル１６０が示されている。同図で、チャンネル１６０は、ソース１２０とドレイン１３０との電圧差により生成される。また、ソース１２０、ドレイン１３０及びチャンネル１６０の周囲には、印加電圧により空乏層１６１が生成される。チャンネル１６０は、ソース１２０及びドレイン１３０に外部電圧を印加しない状態でピンチオフ直前の状態になるように、製造工程で幅（ｗｉｄｔｈ）と長さ（ｌｅｎｇｔｈ）との比であるＷ／Ｌを調整して製作される。この時、Ｗ／Ｌは、トンネル接合受光素子の各構成要素別ドープ濃度及びトンネル接合受光素子の様々な特性によってピンチオフが発生する条件が異なるため、素子の製造工程別に実験的に設定すればよい。
【００７４】
このようなトンネリング現象は、光が照射される間に、ソース１２０及びドレイン１３０のＬＤＤ領域と受光部１５０との間の境界付近１４１，１４２で発生し続く。しかし、光の強度が強いほどドレイン１３０側のトンネリングがより優位に作用し、光の強度が弱いほどソース１２０側のトンネリングがより優位に作用することで、平衡状態を維持することとなる。
【００７５】
図６は、本発明の第１の実施例に係るトンネル接合受光素子の光入射角確保を説明するための断面図である。
【００７６】
同図で、マイクロレンズを通して集束した光は、多層の遮光膜１９２により一定の勾配の入射経路に沿って受光部１５０に入射する。遮光膜１９２は、信号伝達及び素子制御のための金属性のメタル線（ｍｅｔａｌ  ｌｉｎｅ）を入射経路に沿って適切に配置して構成することができる。多層の遮光膜１９２の間には保護層１８２を形成することができる。この保護層１８２は、可能な限り、入射する光の反射が少ない材料を用いることが好ましい。
【００７７】
上記のような構造のトンネル接合受光素子により、従来のフォトダイオードに比べて、同一光量に対して数百〜数千倍以上の光電流の流れを発生させることができる。具体的に、フォトダイオードは、静電容量に蓄積されている電荷量のみで明るさを区分する。しかし、本発明の一実施例に係る受光素子は、光による受光部の電荷量変化が電界効果として作用してチャンネルの電流の流れを制御する。なお、必要な電荷はドレインから無制限に供給されるため、受光素子で自体的に信号が増幅される効果が発生する。したがって、別途の信号増幅素子を備えることなく単位画素をＰＰＳ構造で構成することが可能である。もちろん、ＰＰＳ方式の他、既存のＡＰＳ方式を用いて単位画素を具現することも可能である。本実施例では、説明の便宜のために、上記のトンネル接合受光素子を用いて単位画素をＰＰＳ構造とする場合を挙げて説明する。
【００７８】
次に、上記のトンネル接合受光素子を用いて構成されるイメージセンサーの単位画素の好適な実施例を、図面を参照して説明する。
【００７９】
図７は、本発明の第１の実施例に係るトンネル接合受光素子を用いる単位画素の回路図である。図７に示す本発明の好適な一実施例に係る単位画素は、１つのトンネル接合受光素子１００及び１つの選択トランジスタ（ｓｅｌｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）６００を含む。
【００８０】
ここで、１つの選択トランジスタは、種々の素子で構成することができ、例えば、従来のＭＯＳＦＥＴ構造を用いることができる。この場合、トンネル接合受光素子及び選択トランジスタを、既存のＭＯＳＦＥＴ製造工程を用いて同時に形成することができ、簡単に且つ低コストで製造することができる。
【００８１】
トンネル接合受光素子１００のドレイン１３０は、電源電圧ＶＤＤに接続しており、ソース１２０は、選択トランジスタ６００のドレイン６３０に接続している。
【００８２】
トンネル接合受光素子１００のソース１２０及びドレイン１３０は、対称の構造を有するもので、互いに同一であるが、本明細書及び特許請求の範囲では、電源電圧ＶＤＤまたは外部の電荷供給源と接続する領域を、ドレインと表示するものとする。
【００８３】
トンネル接合受光素子１００の受光部１５０は、ゲートにのみ光か入射するように制限されたフローティングゲート構造で形成される。受光部１５０は、上部に金属性シリサイドが形成されず、よって、受光部１５０を通して光を取り込むことができる。また、一般的なＮＭＯＳ構造においてボディーに該当するＰ型基板（Ｐ−ｓｕｂ）もフローティングした構造となっている。そのため、トンネル接合受光素子１００は、ソース１２０及びドレイン１３０を介して外部ノードと電気的に接続する。
【００８４】
本実施例において、選択トランジスタ６００はＮＭＯＳで構成することができ、選択トランジスタ６００のドレイン６３０がトンネル接続受光素子１００のソース１２０に接続し、ソース６２０は、単位画素出力端ｌ＿ｏｕｔｐｕｔに接続する。選択トランジスタ６００のオン−オフ制御のための制御信号Ｓｘは、ゲート６５０を介して印加できる。
【００８５】
また、選択トランジスタ６００のボディー６１０は、トンネル接合受光素子１００と同様に、フローティング構造とすることができる。これは、トンネル接合受光素子１００のボディー１１０をフローティングさせるためである。この場合、スイッチとして動作する選択トランジスタ６００のゲート制御は、電源電圧ＶＤＤに比べてやや高い電圧を印加する方式でスイッチング機能が維持されることが可能である。
【００８６】
図８は、本発明の第１の実施例に係る、トンネル接合受光素子とＮＭＯＳ構造の選択トランジスタとで構成された単位画素の断面図である。
【００８７】
図８に示すように、トンネル接合受光素子１００及び選択トランジスタ６００をともに、同一Ｐ−ｓｕｂをボディーにしてフローティング構造で形成することができる。こうすると、トンネル接合受光素子１００のソース１２０及び選択トランジスタ６００のドレイン６３０を同一の活性領域上に形成することができ、結果として構造が簡単化し、単位画素の大きさを減らすことができる。
【００８８】
次に、本発明の第２の実施例に係るトンネル接合受光素子について説明する。
【００８９】
図９は、本発明の他の実施例に係るトンネル接合受光素子２００の斜視図である。図９に示すように、トンネル接合受光素子２００はＶ型の受光部２５０を含む。受講部２５０は、Ｐ型基板２１０上に形成されたＶ型溝（ｇｒｏｏｖｅ）の上部に形成され、受光部２５０とＶ型溝との間には薄い酸化膜が形成されるとよい。酸化膜２４０は、トンネリング現象の発生を容易にするために、十分薄く形成されている。さらに、１０ｎｍ以下の厚さで形成することが好ましい。また、受光部２５０は、Ｎ型不純物のドープされたポリシリコンでよい。
【００９０】
第１の実施例と同様に、受光部２５０は、上部に金属性シリサイド層が形成されず、フローティングされたポリシリコン構造で形成され、光を吸収する領域として機能する。
【００９１】
Ｖ型溝は、ｐ型基板２１０を食刻して形成できる。ここで、ｐ型基板２１０は、結晶構造｛１００｝のシリコン基板でよい。また、食刻工程は、異方性食刻（ａｎｉｓｏｔｒｏｐｉｃ  ｅｔｃｈｉｎｇ）でよい。｛１００｝型のシリコン基板の食刻工程は公知の技術なので、その詳細な説明は省略する。
【００９２】
Ｖ型溝の両傾斜面と隣接している領域には、ソース２２０とドレイン２３０を形成することができる。ソース２２０及びドレイン２３０は、ｐ型基板２１０の該当位置に高濃度のＮ型不純物を注入することによって形成できる。該ソース２００とドレイン２３０は、Ｖ型溝により分離できる。
【００９３】
ソース２２０及びドレイン２３０の上部には、外部ノードと接続する金属接点２２１，２３１がそれぞれ形成される。ソース２２０の金属接点２２１は、金属ライン２２２を介して外部と接続し、同様に、ドレイン２３０の金属接点２３１は金属ライン２３２を介して外部と接続する。
【００９４】
受光部２５０の上部以外のトンネル接合受光素子２００の上部には遮光層２８０が形成される。遮光層２８０は、受光部２５０以外の領域から光が吸収されることを防ぐ。遮光層２８０の上部にはマイクロレンズ２７０が形成できるので、トンネル接合受光素子２００に入射する光を集光して受光部２５０に導く。
【００９５】
これと関連して、図１０を参照すると、マイクロレンズ２７０を通して集束した光は、多層の遮光膜２３３により一定の勾配の入射経路に沿って受光部２５０に入射する。遮光膜２３３は、信号伝達及び素子制御のために配置された金属製のメタル線にしてもよい。レイアウトの設計段階において、多層のメタル線を、一定の勾配の入射経路が維持できるように配置することができる。多層の遮光膜２３３の間には保護層（ｐａｓｓｉｖａｔｉｏｎ  ｌａｙｅｒ）２８３を形成できる。
【００９６】
この場合、図６と比べて、図１０におけるトンネル接合受光素子２００は、受光部２５０がＶ型で形成されているため、マイクロレンズ２７０を通して一定角度で入射した光を受光部２５０により効率よく集中させられる効果が発生する。
【００９７】
なお、図１１に示すように、Ｖ型で形成された受光部２５０は、入射した光が受光部２５０の表面で反射されると、該反射光を再吸収できるため、第１実施例における平面型受光部に比べて向上された受光効率を得られる効果が発生する。
【００９８】
受光部２５０に入射した光により受光部２５０の内部で電子−正孔対が生成される。以降、ドレイン２３０に外部電圧を印加すると、該生成された電子−正孔対の電子がドレイン２３０に隣接している領域に集束する。ここで、ドレイン２３０と受光部２５０との間の酸化膜２４０でトンネリングが発生すると、トンネリング効果により受光部２５０の境界面に集束していた電子がソース２２０またはドレイン２３０に移動できる。したがって、トンネリング効果により失われた電子の数だけ受光部２５０での正孔の電荷量が相対的に増加し、よって電界が集中するＶ型溝の境界付近にチャンネル２６０が形成される。
【００９９】
図１２は、Ｖ型受光部を含むトンネル接合受光素子のさらに他の実施例を示している。図１２において、トンネル接合受光素子３００は、ＰＭＯＳタイプで形成される。ソース３２０及びドレイン３３０は、｛１００｝型のシリコン基板に形成されたＶ型溝の両傾斜面に隣接している領域に、高濃度のＰ型不純物を注入することによって形成される。ソース３２０及びドレイン３３０は、ｐ型基板３１０に形成されたＮウェル３１５上に形成される。
【０１００】
次に、本発明の第３実施例に係るトンネル接合受光素子を説明する。図１３は、本発明の第３実施例に係るトンネル接合受光素子４００の斜視図である。図１３に示すように、トンネル接合受光素子４００は、Ｕ型の受光部４５０を含む。Ｕ型の受光部４５０は、ｐ型基板４１０上に形成されたＵ型溝（ｇｒｏｏｖｅ）の上部に形成され、Ｕ型溝の形成工程は、Ｖ型溝を形成するものと同一であるが、ただ、完全なＶ型に食刻される前にエッチングを中止することによって底面の食刻されない平らなＵ型溝を形成することができる。
【０１０１】
Ｕ型の受光部４５０は、第１実施例における平面型受光部１５０と第２実施例におけるＶ型受光部２５０との中間程度の受光効率を得ることができ、広い照度特性に反応する広帯域（ｗｉｄｅ  ｄｙｎａｍｉｃ  ｒａｎｇｅ）特性を同時に得られる特徴がある。
【０１０２】
一方、図１４は、Ｕ型受光部を含むトンネル接合受光素子のさらに他の実施例を示している。図１４において、トンネル接合受光素子５００はＰＭＯＳタイプで形成される。｛１００｝型のシリコン基板に形成されたＵ型溝の両傾斜面と隣接している領域に、高濃度のＰ型不純物を注入することによってソース５２０とドレイン５３０を形成する。ソース５２０とドレイン５３０はｐ型基板５１０に形成されたＮウェル５１５上に形成できる。
【０１０３】
以上、好適な実施例を挙げて、本発明の技術的特徴を有するイメージセンサーの単位画素及び単位画素のトンネル接合受光素子について説明した。
【０１０４】
上記の構成により、本発明の単位画素は、従来のフォトダイオードに比べて、数百〜数千倍以上の光電流を流すことが可能になる。これは、静電容量に蓄積されている電荷量のみで明暗を区分する従来のフォトダイオード方式とは違い、本発明は、光によるフローティングゲートの電荷量変化が電界効果として作用し、ソース−ドレインチャンネルの電流の流れを制御する一方で、ドレインから無制限に電荷が供給され、自体的に増幅する構成となっているためである。
【０１０５】
本実施例で説明された単位画素及びトンネル接合受光素子は、従来のＣＩＳとは違い、単位画素の内部に増幅素子を別途に備えなくてすむＰＰＳ方式で具現することもできる。
【０１０６】
また、上記の構成を用いて、高感度／高速のイメージセンサーを具現することが可能である。
【０１０７】
上記のような構成のイメージセンサーは、画素内部において受光素子の出力電流に比べて寄生コンデンサ（ｐａｒａｓｉｔｉｃ  ｃａｐａｃｉｔｏｒ）の成分が極微または不存在するため、ローデコーダ（Ｒｏｗ  ｄｅｃｏｄｅｒ）によりピクセルが選択されるまでインテグレーションの作用が進まない。したがって、変形されたロールシャッター（ｒｏｌｌｉｎｇ  ｓｈｕｔｔｅｒ）方式において多重で信号処理を行うと、高速フレームのイメージセンサーを開発することが可能になる。
【０１０８】
また、単位画素の構造が非常に簡単であり、単位画素の大きさも大きくないため、一般グローバルシャッター（ｇｌｏｂａｌ  ｓｈｕｔｔｅｒ）方式のように、単位ピクセルの内部にキャパシタを形成し、アナログメモリーに一挙にデータを記憶させて高速でデータを読むと、５００〜１０，０００ｆｐｓの映像も具現可能になる。
【０１０９】
以上の本発明の説明は、例示のためのもので、本発明の属する技術の分野における通常の知識を有する者には、本発明の技術的思想や必須特徴を逸脱することなく、様々な具体形態に変形可能であるということが理解されるであろう。
【０１１０】
したがって、以上述べた実施例は、いずれの面においても例示的なもので、限定的なものとして理解してはならない。例えば、一体型とされている各構成要素を分離して実施してもよく、逆に、分離していると説明されている構成要素を結合した形態に実施してもよい。
【０１１１】
本発明の範囲は、上述した詳細な説明に限定されることなく、添付した特許請求の範囲により定められるべきであり、よって、特許請求の範囲及び特許請求の範囲と均等概念から導出される変更または変形された形態はいずれも、本発明の範囲に含まれるものと解釈しなければならない。
【図１】
0006015976.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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