(57)【特許請求の範囲】
【請求項１】
同期整流型の降圧スイッチングレギュレータの制御回路であって、
通常モードにおいてアクティブとなり、前記スイッチングレギュレータの出力電圧に応じたフィードバック電圧が目標値に近づくようにデューティ比が調節される第１パルス信号を生成する第１コントローラと、
軽負荷モードにおいてアクティブとなり、前記スイッチングレギュレータのスイッチングトランジスタおよび同期整流トランジスタを間欠的にスイッチングさせる第２パルス信号を生成する第２コントローラと、
通常モードにおいて前記第１パルス信号にもとづいて、軽負荷モードにおいて前記第２パルス信号にもとづいて、前記スイッチングトランジスタおよび前記同期整流トランジスタを駆動するドライバと、
前記スイッチングトランジスタのオン期間において前記スイッチングトランジスタに流れる電流を所定の第１しきい値電流と比較し、前記スイッチングトランジスタに流れる電流が前記第１しきい値電流を超えるとアサートされる比較信号を生成する軽負荷検出コンパレータと、
を備え、
前記比較信号がアサートされるとき通常モードに、前記比較信号がアサートされないとき、前記軽負荷モードに設定され、
前記軽負荷モードにおいて、前記第２コントローラは、（１）前記スイッチングトランジスタをオンし、その後前記スイッチングトランジスタに流れる電流が所定の第２しきい値電流に達すると前記スイッチングトランジスタをオフし、（２）続いて前記同期整流トランジスタをオンし、前記同期整流トランジスタに流れる電流がゼロとなると前記同期整流トランジスタをオフし、（３）その後、前記スイッチングトランジスタおよび前記同期整流トランジスタを両方オフするように前記第２パルス信号を生成することを特徴とする制御回路。
【請求項２】
前記軽負荷検出コンパレータは、
前記スイッチングトランジスタのオン期間における前記スイッチングトランジスタの電圧降下を、前記第１しきい値電流に応じたしきい値電圧と比較することを特徴とする請求項１に記載の制御回路。
【請求項３】
前記降圧スイッチングレギュレータの入力電圧よりも前記第１しきい値電流に応じた電位差低いしきい値電圧を生成するしきい値電圧生成回路をさらに備え、
前記軽負荷検出コンパレータは、前記スイッチングトランジスタのオン期間における前記スイッチングトランジスタと前記同期整流トランジスタの接続点の電位を、前記しきい値電圧と比較することを特徴とする請求項１に記載の制御回路。
【請求項４】
前記しきい値電圧生成回路は、
前記スイッチングトランジスタと同型の第１トランジスタであって、その第１端子が前記降圧スイッチングレギュレータの入力端子と接続され、その制御端子に、前記スイッチングトランジスタのオン状態における前記スイッチングトランジスタの制御端子の電位が印加された第１トランジスタと、
前記第１トランジスタの第２端子に接続され、前記第１しきい値電流に対応する基準電流を生成する電流源と、
を含み、前記スイッチングトランジスタの前記第２端子の電位を、前記しきい値電圧として出力することを特徴とする請求項３に記載の制御回路。
【請求項５】
前記通常モードと前記軽負荷モードに応じて、前記しきい値電流にはヒステリシスが設定されることを特徴とする請求項１から４のいずれかに記載の制御回路。
【請求項６】
前記第２コントローラは、
前記スイッチングトランジスタのオン期間において前記スイッチングトランジスタに流れる電流が所定の第２しきい値電流を超えるとアサートされる第１比較信号を生成する第１コンパレータと、
前記同期整流トランジスタのオン期間において前記同期整流トランジスタに流れる電流が所定の第３しきい値より低くなるとアサートされる第２比較信号を生成する第２コンパレータと、
前記スイッチングレギュレータの出力電圧に応じたフィードバック電圧が前記目標値より低くなるとアサートされる第３比較信号を生成する第３コンパレータと、
を含むことを特徴とする請求項１から５のいずれかに記載の制御回路。
【請求項７】
前記制御回路は、１つの半導体基板上に一体集積化されることを特徴とする請求項１から６のいずれかに記載の制御回路。
【請求項８】
入力端子と接地端子の間に順に直列に設けられたスイッチングトランジスタおよび同期整流トランジスタと、
前記スイッチングトランジスタと前記同期整流トランジスタの接続点と出力端子の間に設けられたインダクタと、
前記出力端子と接地端子の間に設けられた出力キャパシタと、
前記スイッチングトランジスタおよび前記同期整流トランジスタを駆動する請求項１から７のいずれかに記載の制御回路と、
を備えることを特徴とする降圧スイッチングレギュレータ。
【請求項９】
電池電圧を出力する電池と、
前記電池電圧を降圧して負荷に供給する請求項８に記載の降圧スイッチングレギュレータと、
を備えることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、降圧スイッチングレギュレータに関し、特に同期整流型のスイッチングレギュレータの制御技術に関する。
【背景技術】
【０００２】
近年の携帯電話、ＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔ）、ノート型パーソナルコンピュータなどのさまざまな電子機器に、デジタル信号処理を行うマイコンが搭載されている。こうしたマイコンの駆動に必要とされる電源電圧は、半導体製造プロセスの微細化に伴って低下しており、１．５Ｖ以下の低電圧で動作するものがある。一方、こうした電子機器にはリチウムイオン電池などの電池が電源として搭載される。リチウムイオン電池から出力される電圧は、３Ｖ〜４Ｖ程度であり、この電圧をそのままマイコンに供給したのでは、無駄な電力消費が発生するため、降圧型のスイッチングレギュレータを用いて電池電圧を降圧し、定電圧化してマイコンに供給するのが一般的である。
【０００３】
降圧型のスイッチングレギュレータは、整流用のダイオードを用いる方式（以下、ダイオード整流方式という）と、ダイオードの代わりに、整流用トランジスタを用いる方式（以下、同期整流型という）が存在する。前者の場合、負荷に流れる負荷電流が低いときに高効率が得られるという利点を有するが、制御回路の外部に、インダクタ、出力キャパシタに加えてダイオードが必要となるため、回路面積が大きくなる。後者の場合、負荷に供給する電流が小さいときの効率は、前者に比べて劣るが、ダイオードの代わりにトランジスタを用いるため、ＬＳＩの内部に集積化することができ、周辺部品を含めた回路面積としては小型化が可能となる。携帯電話などの電子機器において、小型化が要求される場合には、整流用トランジスタを用いたスイッチングレギュレータ（以下、同期整流型スイッチングレギュレータという）が用いられることが多い。
【０００４】
図１（ａ）、（ｂ）はそれぞれ、同期整流型スイッチングレギュレータの重負荷および軽負荷時の電流の時間波形を示す図である。同図において、ＩＬは、インダクタに流れる電流を、ＩＯＵＴは負荷電流を表しており、インダクタに流れる電流ＩＬの時間平均値が負荷電流ＩＯＵＴとなる。図１（ａ）に示すように、重負荷時においては、負荷電流ＩＯＵＴが大きいため、インダクタに流れる電流ＩＬは正の値をとり続ける。ところが、図１（ｂ）に示すように、軽負荷時において負荷電流ＩＯＵＴが減少すると、インダクタに流れる電流ＩＬが斜線部のように負となり、インダクタに流れる電流ＩＬの向きが反転する。その結果、同期整流型では、軽負荷時において、インダクタから同期整流トランジスタを介して接地に対して電流が流れることになる。この電流は、負荷に供給されないため、電力を無駄に消費していることになる。
【０００５】
この問題を解決するために、重負荷時と軽負荷時で、スイッチングレギュレータの制御方式を切りかえる回路が提案されている。具体的には、インダクタ電流ＩＬが正であるときは重負荷と判定し、インダクタ電流ＩＬが負となったことを検出すると軽負荷と判定して動作モードを切りかえる。
【０００６】
図２は、本発明者らが検討した比較技術に係るスイッチングレギュレータの構成を示す回路図である。降圧スイッチングレギュレータ２ｒは、制御回路１００ｒおよび出力回路１０２を備える。出力回路１０２は、スイッチングトランジスタＭ１、同期整流トランジスタＭ２、インダクタＬ１、出力キャパシタＣ１を含む。
【０００７】
制御回路１００ｒは、スイッチングトランジスタＭ１および同期整流トランジスタＭ２のオン、オフ状態を制御することにより、負荷６に供給される出力電圧ＶＯＵＴを目標値付近に安定化させる。
【０００８】
制御回路１００は、第１コントローラ１０と、第２コントローラ２０、ドライバ３０、軽負荷検出コンパレータ４０ｒを備える。抵抗Ｒ１、Ｒ２によって、降圧スイッチングレギュレータ２ｒの出力電圧ＶＯＵＴが分圧され、フィードバック電圧ＶＦＢが生成される。制御回路１００は、負荷６に流れる負荷電流ＩＯＵＴがある程度大きな重負荷状態において、第１のモード（通常モード）で動作し、負荷電流ＩＯＵＴがゼロに近くなる軽負荷状態において、第２のモード（軽負荷モード）で動作する。
【０００９】
通常モードにおいて、第１コントローラ１０がアクティブとなり、フィードバック電圧ＶＦＢが所定の基準電圧ＶＲＥＦと一致するようにデューティ比が調節されるパルス幅変調（ＰＷＭ）信号ＳＰＷＭを生成する。ドライバ３０は、ＰＷＭ信号ＳＰＷＭにもとづいて、スイッチングトランジスタＭ１および同期整流トランジスタＭ２を相補的にスイッチングする。
【００１０】
軽負荷モードにおいては第２コントローラ２０がアクティブとなる。第２コントローラ２０は、スイッチングトランジスタＭ１をある期間オンし、続いて同期整流トランジスタＭ２をある期間オンし、その後、スイッチングトランジスタＭ１および同期整流トランジスタＭ２を両方オフしてＬＸ端子をハイインピーダンスとする。これにより、出力電圧ＶＯＵＴがわずかに上昇する。軽負荷モードでは、スイッチングトランジスタＭ１および同期整流トランジスタＭ２のスイッチングが停止するため、回路の消費電力が低減される。
【００１１】
軽負荷検出コンパレータ４０ｒは、重負荷状態から軽負荷状態への遷移を検出するために設けられる。重負荷状態においてインダクタ電流ＩＬが正のとき、電流ＩＭ２は同期整流トランジスタＭ２をソースからドレインに向かって流れる。軽負荷状態となると、インダクタ電流ＩＬが負となり、電流ＩＭ２は、同期整流トランジスタＭ２をドレインからソースに向かって流れる。
【００１２】
軽負荷検出コンパレータ４０ｒは、重負荷状態において、同期整流トランジスタＭ２のオン期間に、同期整流トランジスタＭ２に流れる電流ＩＭ２を監視し、電流ＩＭ２に応じた検出信号を所定のしきい値と比較することにより、軽負荷状態を検出する。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００４−３２８７５号公報
【特許文献２】特開２００２−２５２９７１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
降圧スイッチングレギュレータ２ｒの通常モードにおけるスイッチングトランジスタＭ１と同期整流トランジスタＭ２のデューティ比は、入力電圧ＶＩＮと出力電圧ＶＯＵＴに応じて制御される。具体的には、デューティ比ＴＯＮ／ＴＰは、ＶＯＵＴ／ＶＩＮで与えられる。ＴＯＮはスイッチングトランジスタＭ１のオン時間、ＴＰはスイッチングの周期である。
【００１５】
したがって入力電圧ＶＩＮが低下して出力電圧ＶＯＵＴに近づくにしたがい、デューティ比が１００％に近づいていき、同期整流トランジスタＭ２のオン時間が短くなる。上述のように軽負荷検出コンパレータ４０ｒは、同期整流トランジスタＭ２のオン時間における電流ＩＭ２をしきい値と比較する。ここで軽負荷検出コンパレータ４０ｒの応答速度は有限であり、同期整流トランジスタＭ２のオン時間が軽負荷検出コンパレータ４０ｒの応答時間より短くなると、軽負荷を検出できなくなる。これは、出力電流ＩＯＵＴが非常に小さいにもかかわらず通常モードで動作し続け、消費電力が大きくなることを意味する。
【００１６】
なお、以上の考察を、本発明の分野における共通の一般知識の範囲として捉えてはならない。さらに言えば上記考察自体が、本出願人がはじめて想到したものである。
【００１７】
本発明はかかる課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、同期整流型の降圧スイッチングレギュレータにおいて、軽負荷状態を確実に検出可能な制御回路の提供にある。
【課題を解決するための手段】
【００１８】
本発明のある態様は、同期整流型の降圧スイッチングレギュレータの制御回路に関する。この制御回路は、通常モードにおいてアクティブとなり、スイッチングレギュレータの出力電圧に応じたフィードバック電圧が目標値に近づくようにデューティ比が調節される第１パルス信号を生成する第１コントローラと、軽負荷モードにおいてアクティブとなり、スイッチングレギュレータのスイッチングトランジスタおよび同期整流トランジスタを間欠的にスイッチングさせる第２パルス信号を生成する第２コントローラと、通常モードにおいて第１パルス信号にもとづいて、軽負荷モードにおいて第２パルス信号にもとづいて、スイッチングトランジスタおよび同期整流トランジスタを駆動するドライバと、スイッチングトランジスタのオン期間においてスイッチングトランジスタに流れる検出電流を所定の第１しきい値電流と比較し、検出電流が第１しきい値電流を超えるとアサートされる比較信号を生成する軽負荷検出コンパレータと、を備える。制御回路は、比較信号がアサートされると通常モードに、比較信号がアサートされないとき、軽負荷モードに設定される。
【００１９】
入力電圧が低下して出力電圧に近づくと、スイッチングトランジスタのオン時間が長くなる。この態様によると、スイッチングトランジスタのオン期間にスイッチングトランジスタに流れる電流に応じて、軽負荷状態を検出するため、入力電圧が低くても、十分な検出期間が確保できるため、軽負荷状態を確実に検出できる。
【００２０】
軽負荷検出コンパレータは、スイッチングトランジスタのオン期間におけるスイッチングトランジスタの電圧降下を、第１しきい値電流に応じたしきい値電圧と比較してもよい。
【００２１】
制御回路は、降圧スイッチングレギュレータの入力電圧よりも第１しきい値電流に応じた電位差低いしきい値電圧を生成するしきい値電圧生成回路をさらに備えてもよい。軽負荷検出コンパレータは、スイッチングトランジスタのオン期間におけるスイッチングトランジスタと同期整流トランジスタの接続点の電位を、しきい値電圧と比較してもよい。
【００２２】
しきい値電圧生成回路は、スイッチングトランジスタと同型の第１トランジスタであって、その第１端子が降圧スイッチングレギュレータの入力端子と接続され、その制御端子に、スイッチングトランジスタのオン状態におけるスイッチングトランジスタの制御端子の電位が印加された第１トランジスタと、第１トランジスタの第２端子に接続され、第１しきい値電流に対応する基準電流を生成する電流源と、を含み、スイッチングトランジスタの第２端子の電位を、しきい値電圧として出力してもよい。
【００２３】
通常モードと軽負荷モードに応じて、しきい値電流にはヒステリシスが設定されてもよい。
この場合、スイッチングトランジスタに流れる電流がしきい値電流付近で変動する場合に、通常モードと軽負荷モードを交互に行き来する発振を抑制できる。
【００２４】
軽負荷モードにおいて、第２コントローラは、（１）スイッチングトランジスタをオンし、その後スイッチングトランジスタに流れる電流が所定の第２しきい値電流に達するとスイッチングトランジスタをオフし、（２）続いて同期整流トランジスタをオンし、同期整流トランジスタに流れる電流がゼロとなると同期整流トランジスタをオフし、（３）その後、スイッチングトランジスタおよび同期整流トランジスタを両方オフするように第２パルス信号を生成してもよい。
【００２５】
制御回路は、１つの半導体基板上に一体集積化されてもよい。
「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。
【００２６】
本発明の別の態様は、降圧スイッチングレギュレータに関する。降圧スイッチングレギュレータは、入力端子と接地端子の間に順に直列に設けられたスイッチングトランジスタおよび同期整流トランジスタと、スイッチングトランジスタと同期整流トランジスタの接続点と出力端子の間に設けられたインダクタと、出力端子と接地端子の間に設けられた出力キャパシタと、スイッチングトランジスタおよび同期整流トランジスタを駆動する上述のいずれかの制御回路と、を備える。
【００２７】
本発明の別の態様は、電子機器に関する。電子機器は、電池電圧を出力する電池と、電池電圧を降圧して負荷に供給する上述の降圧スイッチングレギュレータと、を備える。
【００２８】
なお、以上の構成要素の任意の組合せや本発明の構成要素や表現を方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００２９】
本発明に係る降圧スイッチングレギュレータによれば、軽負荷状態を確実に検出できる。
【図面の簡単な説明】
【００３０】
【図１】図１（ａ）、（ｂ）はそれぞれ、同期整流型スイッチングレギュレータの重負荷および軽負荷時の電流の時間波形を示す図である。
【図２】本発明者らが検討した比較技術に係るスイッチングレギュレータの構成を示す回路図である。
【図３】実施の形態に係る同期整流型の降圧スイッチングレギュレータを搭載した電子機器の構成を示すブロック図である。
【図４】図４（ａ）〜（ｈ）は、図３の降圧型スイッチングレギュレータの動作を示す波形図である。
【図５】通常モード（I）と軽負荷モード（II）の効率を示す図である。
【図６】図３の制御回路の一部の具体的な構成例を示す回路図である。
【図７】軽負荷検出コンパレータの具体的な構成例を示す回路図である。
【発明を実施するための形態】
【００３１】
図３は、実施の形態に係る同期整流型の降圧スイッチングレギュレータ２を搭載した電子機器１の構成を示すブロック図である。電子機器１は、たとえば携帯電話端末やデジタルカメラ、ポータブルオーディオプレイヤであって、降圧型スイッチングレギュレータ２、電池４および負荷６を備える。
【００３２】
電池４は、たとえばリチウムイオン電池であり、３〜４Ｖ程度の電池電圧ＶＢＡＴを出力する。降圧型スイッチングレギュレータ２の入力端子Ｐ１には、電池電圧ＶＢＡＴ（入力電圧ＶＩＮともいう）が入力される。降圧型スイッチングレギュレータ２は、入力電圧ＶＩＮを所定の電圧レベルに降圧し、出力端子Ｐ２に接続される負荷６に供給する。負荷６は、たとえば１．５Ｖ程度の電源電圧で動作するマイクロプロセッサなどを含む。
【００３３】
降圧スイッチングレギュレータ２は、制御回路１００および出力回路１０２を備える。出力回路１０２は、スイッチングトランジスタＭ１、同期整流トランジスタＭ２、インダクタＬ１、出力キャパシタＣ１を含む。スイッチングトランジスタＭ１および同期整流トランジスタＭ２は、入力端子ＩＮと接地端子ＧＮＤの間に順に接続される。スイッチングトランジスタＭ１と同期整流トランジスタＭ２の接続点は、スイッチング端子ＬＸと接続される。本実施の形態においてスイッチングトランジスタＭ１はＰチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、同期整流トランジスタＭ２はＮチャンネルＭＯＳＦＥＴであるが、別のトランジスタで構成してもよい。
【００３４】
制御回路１００は、ひとつの半導体基板に集積化された機能ＩＣ（Integrated Circuit）であり、スイッチングトランジスタＭ１、同期整流トランジスタＭ２は、この制御回路１００に内蔵される。
【００３５】
出力キャパシタＣ１は、出力端子Ｐ２と接地の間に設けられる。インダクタＬ１は、出力キャパシタＣ１の一端と制御回路１００のスイッチング端子ＬＸの間に設けられる。制御回路１００は、インダクタＬ１の一端には、スイッチング端子ＬＸに生ずるスイッチング電圧ＶＬＸが印加される。
【００３６】
制御回路１００は、第１コントローラ１０、第２コントローラ２０、ドライバ３０、軽負荷検出コンパレータ４０を備える。制御回路１００は、通常モードと軽負荷モードが切りかえ可能に構成される。負荷電流ＩＯＵＴがある程度大きな状態では、制御回路１００は通常モードに設定され、負荷電流ＩＯＵＴが小さい軽負荷状態では、軽負荷モードに設定される。
【００３７】
第１コントローラ１０は、通常モードにおいてアクティブとなり、スイッチングレギュレータ２の出力電圧ＶＯＵＴに応じたフィードバック電圧ＶＦＢが目標値ＶＲＥＦに近づくようにデューティ比が調節される第１パルス信号ＳＰＷＭを生成する。第１コントローラ１０の構成は特に限定されず、ヒステリシス制御、オン時間固定方式、オフ時間固定式、電圧モード、ピーク電流モード、平均電流モードをはじめとする公知の変調器を用いて構成できる。
【００３８】
第２コントローラ２０は、軽負荷モードにおいてアクティブとなり、フィードバック電圧ＶＦＢが目標値ＶＲＥＦに近づくように、スイッチングレギュレータ２のスイッチングトランジスタＭ１および同期整流トランジスタＭ２を間欠的にスイッチングさせるための第２パルス信号ＳＰＦＭを生成する。第２コントローラ２０の構成も特に限定されるものではなく、同期整流型の降圧スイッチングレギュレータにおいて、軽負荷時においてスイッチング周波数を低下させることが可能な変調器を用いて構成できる。
【００３９】
ドライバ３０は、（１）通常モードにおいて第１パルス信号ＳＰＷＭにもとづいて、（２）軽負荷モードにおいて第２パルス信号ＳＰＦＭにもとづいて、スイッチングトランジスタＭ１および同期整流トランジスタＭ２を駆動する。
【００４０】
軽負荷検出コンパレータ４０は、スイッチングトランジスタＭ１のオン期間ＴＯＮにおいてスイッチングトランジスタＭ１に流れる検出電流ＩＭ１を所定の第１しきい値電流ＩＴＨ１と比較し、検出電流ＩＭ１が第１しきい値電流ＩＴＨ１を超えるとアサート（たとえばハイレベル）される比較信号Ｓ１を生成する。
【００４１】
制御回路１００は、比較信号Ｓ１がアサート（ハイレベル）されるとき、言い換えれば検出電流ＩＭ１がしきい値電流ＩＴＨ１を超えるとき、通常モードに設定される。反対に比較信号Ｓ１がアサートされないネゲートの状態において、言い換えれば検出電流ＩＭ１がしきい値電流ＩＴＨ１を超えないときに、軽負荷モードに設定される。
【００４２】
以上が制御回路１００の構成である。続いてその動作を説明する。図４（ａ）〜（ｈ）は、図３の降圧型スイッチングレギュレータ２の動作を示す波形図である。
図４（ａ）は、通常モードにおける第１パルス信号ＳＰＷＭを示す。図４（ｂ）は、異なる３つの負荷電流に対応するインダクタ電流ＩＬ１〜ＩＬ３を示す。インダクタ電流ＩＬｉの平均値が負荷電流ＩＯＵＴとなる。図４（ｃ）、（ｄ）は、インダクタ電流ＩＬ１に対応する検出電流ＩＭ１および比較信号Ｓ１１を、図４（ｅ）、（ｆ）は、インダクタ電流ＩＬ２に対応する検出電流ＩＭ２および比較信号Ｓ１２を、図４（ｇ）、（ｈ）は、インダクタ電流ＩＬ３に対応する検出電流ＩＭ３および比較信号Ｓ１３を示す。
【００４３】
図４（ｃ）、（ｅ）に示すように、負荷電流ＩＯＵＴがある程度大きい場合、第１パルス信号ＳＰＷＭの各周期において、検出電流ＩＭ１はしきい値電流ＩＴＨ１を超える。したがって図４（ｄ）、（ｆ）に示すように、毎サイクル、比較信号Ｓ１はアサートされ、制御回路１００は通常モードに設定される。
【００４４】
図４（ｇ）に示すように、負荷電流ＩＯＵＴが小さくなると、すなわち軽負荷状態となると、検出電流ＩＭ１はしきい値電流ＩＴＨ１より低くなる。その結果、各サイクルにおいて比較信号Ｓ１がアサートされなくなり、制御回路１００は、軽負荷モードに移行する。
【００４５】
軽負荷モードに移行すると、第２パルス信号ＳＰＦＭによりスイッチングトランジスタＭ１、同期整流トランジスタＭ２が駆動される。その結果、軽負荷モードでは、通常モードに比べてスイッチングトランジスタＭ１、同期整流トランジスタＭ２のスイッチングの周波数が低下し、効率が改善される。
【００４６】
軽負荷モードにおいても軽負荷検出コンパレータ４０による検出電流ＩＭ１の監視は継続される。そして、検出電流ＩＭ１がしきい値電流ＩＴＨ１を超えると、比較信号Ｓ１がアサートされ、通常モードに移行する。
【００４７】
以上が制御回路１００の基本動作である。
この制御回路１００によれば、同期整流トランジスタＭ２に流れる電流ではなく、スイッチングトランジスタＭ１に流れる電流に応じて、軽負荷の判定を行うことができる。これには、以下の利点がある。
【００４８】
（第１の利点）
比較技術に関連して説明したように、降圧スイッチングレギュレータ２の通常モードにおけるスイッチングトランジスタＭ１と同期整流トランジスタＭ２のデューティ比は、入力電圧ＶＩＮと出力電圧ＶＯＵＴに応じて制御される。具体的には、デューティ比ＴＯＮ／ＴＰは、ＶＯＵＴ／ＶＩＮで与えられる。
【００４９】
同期整流トランジスタＭ２に流れる電流ＩＭ２にもとづいて軽負荷を判定する比較技術では、入力電圧ＶＩＮが低下して出力電圧ＶＯＵＴに近づくにしたがい、デューティ比が１００％に近づいていき、同期整流トランジスタＭ２のオン時間が短くなり、軽負荷を検出できなくなるおそれがあった。
【００５０】
これに対して、図３の制御回路１００によれば、入力電圧ＶＩＮが低下するに従いスイッチングトランジスタＭ１のオン時間ＴＯＮが長くなるため、スイッチング周期ＴＰにおける検出期間が長くなり、軽負荷を確実に検出することができる。
【００５１】
なお、図３の制御回路１００では、入力電圧ＶＩＮが高くなるほど検出期間は短くなり、検出期間がコンパレータの応答時間よりも短くなる可能性がある。したがって入力電圧ＶＩＮが高いときには、検出電流ＩＭ１がしきい値電流ＩＴＨ１を超えたことが検出できなくなり、比較信号Ｓ１がアサートされなくなるが、この場合、制御回路１００は、軽負荷モードに移行することになるため、軽負荷であるにも関わらず通常モードで動作することを防止できる。
【００５２】
（第２の利点）
また、図３の制御回路１００では、しきい値電流ＩＴＨ１を任意に設定できるという利点がある。図５は、通常モード（I）と軽負荷モード（II）の効率を示す図である。横軸が負荷電流ＩＯＵＴを、縦軸が効率を示す。負荷電流ＩＯＵＴがあるしきい値Ｉａより大きな領域では、通常モードの方が高効率であり、負荷電流ＩＯＵＴがしきい値Ｉａより小さな領域では、軽負荷モードの方が高効率である。ここで、通常モードおよび軽負荷モードの効率はそれぞれ、出力電圧ＶＯＵＴの目標値、入力電圧ＶＩＮ、インダクタＬ１のインダクタンスや出力キャパシタＣ１の容量値、通常モードにおけるスイッチング周波数などに応じて変化するため、２つの曲線が交差する点におけるしきい値Ｉａも変化しうる。
【００５３】
比較技術では、同期整流トランジスタＭ２に流れる検出電流ＩＭ２がゼロとなると、すなわち、インダクタ電流ＩＬが反転すると軽負荷モードとなる。したがって、比較技術では、図４に示されるしきい値Ｉａから大きく離れた点で、負荷電流ＩＯＵＴで軽負荷モードと通常モードが切りかわるおそれがある。
【００５４】
これに対して、図３の制御回路１００では、しきい値電流ＩＴＨ１を最適化することにより、図４に示すしきい値Ｉａに近い負荷電流ＩＯＵＴにおいて、軽負荷モードと通常モードを切りかえることが可能となり、従来よりも効率を高めることができる。
【００５５】
なお、通常モードにおけるしきい値電流ＩＴＨ１と、軽負荷モードにおけるしきい値電流ＩＴＨ１を異なる値に設定してもよい。具体的には、通常モードにおけるしきい値電流ＩＴＨ１を、軽負荷モードにおけるしきい値電流ＩＴＨ１より低い値とし、しきい値電流ＩＴＨ１にヒステリシスをもたせることが好ましい。しきい値電流ＩＴＨ１にヒステリシスをもたせることにより、スイッチングトランジスタＭ１に流れる検出電流ＩＭ１がしきい値電流ＩＴＨ１付近で変動する場合に、通常モードと軽負荷モードを交互に行き来する発振を抑制できる。
【００５６】
続いて、制御回路１００の具体的な構成例を説明する。
【００５７】
図６は、図３の制御回路１００の一部の具体的な構成例を示す回路図である。図６の第１コントローラ１０は、ヒステリシス制御の変調器であり、ヒステリシスコンパレータ１２を含む。ヒステリシスコンパレータ１２は、出力電圧ＶＯＵＴに応じたフィードバック電圧ＶＦＢを、ヒステリシスを有するしきい値電圧ＶＲＥＦと比較し、第１パルス信号ＳＰＷＭを生成する。
【００５８】
第２コントローラ２０は、第１コンパレータ２２、第２コンパレータ２４、第３コンパレータ２６、ロジック部２８を含む。第１コンパレータ２２は、スイッチングトランジスタＭ１がオン期間において、スイッチングトランジスタＭ１に流れる検出電流ＩＭ１を、第２しきい値電流ＩＴＨ２と比較し、ＩＭ１＞ＩＴＨ２となるとアサート（ハイレベル）となる比較信号Ｓ２を生成する。
【００５９】
第２コンパレータ２４は、同期整流トランジスタＭ２のオン期間において、同期整流トランジスタＭ２に流れる検出電流ＩＭ２を所定の第３しきい値電流ＩＴＨ３と比較し、検出電流ＩＭ２が第３しきい値電流ＩＴＨ３まで低下するとアサート（ハイレベル）される比較信号Ｓ３を生成する。
【００６０】
第３しきい値電流ＩＴＨ３は、好ましくはゼロである。これにより、スイッチングトランジスタＭ１のオン期間においてインダクタＬ１に蓄えられたエネルギーを効率的に出力キャパシタＣ１に供給できる。
【００６１】
第３コンパレータ２６は、出力電圧ＶＯＵＴに応じたフィードバック電圧ＶＦＢを基準電圧ＶＲＥＦと比較し、ＶＦＢがＶＲＥＦより低くなるとアサートされる比較信号Ｓ４を生成する。
【００６２】
ロジック部２８は、軽負荷モードに移行すると、第２パルス信号ＳＰＦＭを第１レベル（たとえばハイレベル）としてスイッチングトランジスタＭ１をオン、同期整流トランジスタＭ２をオフする。そして比較信号Ｓ２がアサートされると、第２パルス信号ＳＰＦＭを第２レベル（たとえばローレベル）として、スイッチングトランジスタＭ１をオフ、同期整流トランジスタＭ２をオンする。続いて比較信号Ｓ３がアサートされると、ハイインピーダンス信号Ｈｉ−Ｚをアサート（たとえばハイレベル）する。ハイインピーダンス信号Ｈｉ−Ｚがアサートされると、ドライバ３０は、スイッチングトランジスタＭ１と同期整流トランジスタＭ２を両方オフし、スイッチング端子ＬＸをハイインピーダンス状態とする。その後、比較信号Ｓ４がアサートされると、ロジック部２８はスイッチングトランジスタＭ１をオンする。なお第２コントローラ２０の構成や動作は、図６のそれには限定されない。
【００６３】
図７は、軽負荷検出コンパレータ４０の具体的な構成例を示す回路図である。
スイッチングトランジスタＭ１には、検出電流ＩＭ１に比例した電圧降下ΔＶＭ１（＝ＩＭ１×ＲＯＮ１）が発生する。ＲＯＮ１は、スイッチングトランジスタＭ１のオン抵抗である。軽負荷検出コンパレータ４０は、スイッチングトランジスタＭ１のオン期間におけるスイッチングトランジスタＭ１の電圧降下ΔＶＭ１を、第１しきい値電流ＩＴＨ１に応じたしきい値電圧ΔＶＴＨ１と比較する。
【００６４】
しきい値電圧生成回路４２は、しきい値電圧ＶＴＨ１を生成する。しきい値電圧ＶＴＨ１は、入力電圧ＶＩＮよりも、電位差ΔＶＴＨ１分低い電圧である。
ＶＴＨ１＝ＶＩＮ−ΔＶＴＨ１      …（１）
【００６５】
しきい値電圧生成回路４２は、スイッチングトランジスタＭ１と同型の、すなわちＰチャンネルＭＯＳＦＥＴの第１トランジスタＭ３と、電流源４６を含む。電流源４６は、しきい値電流ＩＴＨ１に比例した定電流ＩＣを生成する。第１トランジスタＭ３の第１端子（ソース）は入力端子ＩＮと接続され、その第２端子（ドレイン）には電流源４６が接続される。また、第１トランジスタＭ１の制御端子（ゲート）には、スイッチングトランジスタＭ１のオン状態においてスイッチングトランジスタＭ１のゲートに印加される電圧レベル、すなわち接地電圧（０Ｖ）が印加される。しきい値電圧生成回路４２は、第１トランジスタＭ３と電流源４６の接続点の電位を、しきい値電圧ＶＴＨ１として出力する。
【００６６】
しきい値電圧生成回路４２が生成するしきい値電圧ＶＴＨ１は、式（２）で与えられる。
ＶＴＨ１＝ＶＩＮ−ＲＯＮ３・ＩＣ    …（２）
ΔＶＴＨ１＝ＲＯＮ３×ＩＣ    …（３）
【００６７】
スイッチング端子ＬＸの電位ＶＬＸは、式（４）で与えられる。
ＶＬＸ＝ＶＩＮ−ΔＶＭ１＝ＶＩＮ−ＲＯＮ１×ＩＭ１    …（４）
【００６８】
電圧コンパレータ４４は、しきい値電圧ＶＴＨ１と、スイッチング端子ＬＸの電位ＶＬＸを比較することにより、比較信号Ｓ１を生成する。したがって、式（５）を満たすように定電流ＩＣを設定することにより、検出電流ＩＭ１を、しきい値電流ＩＴＨ１と比較することができる
ＩＣ＝ＩＴＨ１×ＲＯＮ１／ＲＯＮ３      …（５）
スイッチングトランジスタＭ１のトランジスタサイズが第１トランジスタＭ３のそれのＮ倍であるとき、ＲＯＮ１／ＲＯＮ３＝１／Ｎであるから、ＩＣ＝ＩＴＨ１／Ｎとしてもよい。
【００６９】
なお、電流検出および比較の方法は、図７には限定されず、別の方法で行ってもよい。たとえばスイッチングトランジスタＭ１と直列に検出抵抗を設け、その電圧降下をしきい値と比較してもよい。あるいは、スイッチングトランジスタＭ１に対して、ゲートおよびソースが共通となるように検出用トランジスタを接続し、検出用トランジスタに流れる電流を、しきい値電流ＩＴＨ１と比較してもよい。
【００７０】
なお、図７の軽負荷検出コンパレータ４０と同様の回路によって、第２コントローラ２０の第１コンパレータ２２を構成してもよい。
【００７１】
上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【００７２】
実施の形態では、制御回路１００を含む降圧スイッチングレギュレータ２により駆動される負荷回路としてマイコンを例に説明したが、これには限定されず、負荷電流が減少し、軽負荷状態で動作するさまざまな負荷回路に対して、駆動電圧を供給することができる。
【００７３】
実施の形態では、制御回路１００がひとつのＬＳＩに一体集積化される場合について説明したが、これには限定されず、一部の構成要素がＬＳＩの外部にディスクリート素子あるいはチップ部品として設けられ、あるいは複数のＬＳＩにより構成されてもよい。
【００７４】
また、本実施の形態において、各信号のハイレベル、ローレベルの論理値の設定は一例であって、インバータなどによって適宜反転させることにより自由に変更することが可能である。
【符号の説明】
【００７５】
１…電子機器、２…降圧型スイッチングレギュレータ、４…電池、６…負荷、１００…制御回路、１０２…出力回路、Ｐ１…入力端子、Ｐ２…出力端子、ＬＸ…スイッチング端子、Ｃ１…出力キャパシタ、Ｌ１…インダクタ、Ｍ１…スイッチングトランジスタ、Ｍ２…同期整流トランジスタ、１０…第１コントローラ、１２…ヒステリシスコンパレータ、２０…第２コントローラ、２２…第１コンパレータ、２４…第２コンパレータ、２６…ロジック部、３０…ドライバ、４０…軽負荷検出コンパレータ、４２…しきい値電圧生成回路、４４…電圧コンパレータ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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