(57)【特許請求の範囲】
【請求項１】
電源電圧が印加される電源ラインと、２つの差動入力素子からなる入力回路と、前記２つの差動入力素子にそれぞれが接続された２つのトランジスタからなる能動負荷とからなり、前記２つの差動入力素子のそれぞれに入力される入力信号に応じて差分信号を生成する入力部と、
前記差分信号を増幅して出力電圧生成信号を生成する増幅部と、
前記電源電圧を受けて、前記出力電圧生成信号に対応した電圧値を有する出力電圧を生成する出力部と、
前記２つのトランジスタのそれぞれの制御端と前記電源ラインとに接続され、前記電源ラインから前記電源電圧のノイズ成分のみを透過させ、前記ノイズ成分を前記２つのトランジスタ各々の前記制御端に供給することにより、前記２つのトランジスタをオン駆動するノイズ透過部と、を有することを特徴とする差動増幅回路。
【請求項２】
前記ノイズ透過部はコンデンサを有することを特徴とする請求項１に記載の差動増幅回路。
【請求項３】
前記コンデンサは、前記２つのトランジスタの制御端に共通して接続されていることを特徴とする請求項２に記載の差動増幅回路。
【請求項４】
前記ノイズ透過部は、前記２つのトランジスタの一方の制御端に接続された第１のコンデンサと、前記２つのトランジスタの他方の制御端に接続された第２のコンデンサと、からなることを特徴とする請求項１に記載の差動増幅回路。
【請求項５】
前記出力部は、前記出力電圧生成信号に応じて前記出力電圧を生成する出力トランジスタと、前記出力トランジスタに接続された分圧回路と、を有し、
前記分圧回路から前記入力回路の一方の差動入力素子に帰還出力信号が供給されることを特徴とする請求項１乃至４のいずれか１に記載の差動増幅回路。
【請求項６】
前記出力部は、前記出力トランジスタに対して並列に接続された副出力トランジスタと、前記副出力トランジスタに接続された副分圧回路と、を有し、
前記副分圧回路から前記入力回路の他方の差動入力素子に副帰還出力信号が供給されることを特徴とする請求項５に記載の差動増幅回路。
【請求項７】
前記出力部は、前記分圧回路に対して並列接続となるように前記出力トランジスタに接続された副分圧回路を更に有し、
前記副分圧回路から前記入力回路の他方の差動入力素子に副帰還出力信号が供給されることを特徴とする請求項５に記載の差動増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、所定の出力電圧を供給する差動増幅回路に関し、特に当該差動増幅回路における電源変動除去比の改善技術に関する。
【背景技術】
【０００２】
従来から差動増幅回路として、電源電圧に係る所定電圧と参照電圧とを比較し、比較結果に応じて所望の定電圧（出力電圧）を供給する回路、すなわちレギュレータ回路が知られている。例えば、当該レギュレータ回路は、特許文献１及び２に開示されている。当該レギュレータ回路においては、入力回路を構成する１対の差動入力素子の一方のゲートに基準電圧が供給され、他方のゲートに電源電圧に係る所定電圧が供給される。ここで、電源電圧に係る所定電圧とは、電源から出力用の素子及び分圧抵抗を介して負帰還される帰還出力電圧である。
【０００３】
特許文献１に記載されたレギュレータ回路においては、入力回路を構成する１対の差動入力素子の他方と、所望の定電圧であるレギュレータ電圧（出力電圧）を供給する出力用の素子との間に、抵抗及びコンデンサからなる位相補償回路が設けられている。かかる位相補償回路により、レギュレータ回路自体の特性に起因するレギュレータ電圧の変動を抑制できる。
【０００４】
しかしながら、レギュレータ回路に供給される電源電圧は常に一定ではなく、所定の周期で変動しているため、出力電圧であるレギュレータ電圧が安定しない問題が以前から生じていた。すなわち、電源電圧のノイズ信号により、レギュレータ回路の電源電圧変動除去比（ＰＳＲＲ：Power Supply Rejection Ratio）が低下する問題があった。これは、入力回路を構成する１対の差動入力素子の他方のゲートに入力される所定電圧が電源から出力用の素子及び分圧抵抗を介して供給されるため、電源から出力用の素子及び分圧抵抗を介して接続された１対の差動入力素子の他方までの経路（すなわち、フィードバックライン）に基づいた遅延が生じているからである。また、１対の差動入力素子の他方のゲートに当該所定電圧が供給されてから、１対の差動入力素子に接続された能動負荷を構成する素子がオン駆動されるまでに所定の時間が必要となり、差動入力素子のオン駆動開始から能動負荷を構成する素子のオン駆動開始までに遅延が生じているためである。当該遅延を抑制するために、１対の差動入力素子に流れる電流を増加させて１対の差動入力素子の動作を向上させる方法も考えられるが、レギュレータ回路自体の消費電流の増加等の問題が生じてしまう。
【０００５】
かかる問題を解決する方法として、特許文献２に記載されたレギュレータ回路においては、入力回路を構成する１対の差動入力素子の他方のゲートに、分圧抵抗を介して負帰還される帰還出力電圧以外に、電源電圧の変動に応じたキャンセル信号がキャンセル信号発生回路から供給される。かかるキャンセル信号発生回路により、電源電圧が変動した場合においても、上述したような遅延を防止し、当該電源電圧の変動に依存することなく、安定したレギュレータ電圧を供給することができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００３−１７７８２９号公報
【特許文献２】特許第４０５４８０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献２に示された構造のレギュレータ回路においては、キャンセル信号発生回路を構成するコンデンサの容量が０．１ｐＦから０．００１ｐＦの微小容量となっているが、コンデンサを構成する２枚の極板の距離を調整して上述したような微小容量を有するコンデンサを製造することは、当該極板の距離の調整ばらつきの問題上困難である。上述したような微小容量を保証するために、トリミング回路及び当該トリミング用のコンデンサを追加してトリミングを行うことも考えられるが、コストの低減及び小型化を図ることが困難になる。
【０００８】
また、差動部を構成する１対の差動入力素子の他方のゲートに、キャンセル信号発生回路から電源電圧の変動に応じたキャンセル信号を供給する構造では、上述したレギュレータ回路にしか適用することができず、参照電圧等に係らず回路内の電圧を比較して所望電圧を生成するような基準電圧源回路（バンドギャップリファレンス回路）等の他の差動増幅回路には適用することができない。
【０００９】
本発明は、以上の如き事情に鑑みてなされたものであり、電源電圧変動除去比を向上させつつ、回路内の消費電流の低減及び回路自体の小型化を図ることができる差動増幅回路を提供する。
【課題を解決するための手段】
【００１０】
上述した課題を解決するために、本発明の差動増幅回路は、電源電圧が印加される電源ラインと、２つの差動入力素子からなる入力回路と、前記２つの差動入力素子にそれぞれが接続された２つのトランジスタからなる能動負荷とからなり、前記２つの差動入力素子のそれぞれに入力される入力信号に応じて差分信号を生成する入力部と、前記差分信号を増幅して出力電圧生成信号を生成する増幅部と、前記電源電圧を受けて、前記出力電圧生成信号に対応した電圧値を有する出力電圧を生成する出力部と、前記２つのトランジスタのそれぞれの制御端と前記電源ラインとに接続され、前記電源ラインから前記電源電圧のノイズ成分のみを透過させ、前記ノイズ成分を前記２つのトランジスタ各々の前記制御端に供給することにより、前記２つのトランジスタをオン駆動するノイズ透過部と、を有することを特徴とする。
【発明の効果】
【００１１】
本発明の差動増幅回路によれば、入力部の能動負荷を構成する２つのトランジスタのそれぞれの制御端と電源電圧が印加された電源ラインとの間にノイズ透過部が設けられているため、電源電圧変動に基づくノイズ信号を当該制御端に直接的に入力することができる。このため、能動負荷を構成する２つのトランジスタを当該ノイズ信号によって直接的にオン駆動することができるため、電源電圧の変動に影響を受けずに一定電圧値を有する出力電圧を供給することができる。すなわち、発明の差動増幅回路によれば、差動増幅回路の電源電圧変動除去比を向上することができる。また、当該ノイズ透過部を設けることにより、電源電圧変動除去比の向上するために電流を増加させる必要もなくなり、差動増幅回路内の消費電流を低減することができる。更に、当該ノイズ透過部の寸法を小さくすることができるため、差動増幅回路自体の小型化も図ることができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施例１に係る安定化電源回路の構成を示す図である。
【図２】本発明の実施例２に係る基準電圧源回路の構成を示す図である。
【図３】本発明の実施例３に係るオペアンプの構成を示す図である。
【図４】本発明の実施例３に係るオペアンプを用いた微分回路を示す図である。
【図５】本発明の実施例４に係る安定化電源回路の構成を示す図である。
【図６】本発明の実施例２に係る基準電圧源回路及び比較例に係る基準電圧源回路における電源電圧変動の周波数に対する利得及び位相のシミュレーション結果を示す図である。
【図７】（ａ）は電源電圧の変動を示す図であり、（ｂ）は本発明の実施例２に係る基準電圧源回路及び比較例に係る基準電圧源回路における電圧変動を示す図である。
【図８】（ａ）は本発明の実施例２に係る基準電圧源回路及び比較例に係る基準電圧源回路における出力電圧の電圧変動を示した図であり、（ｂ）は本発明の実施例２に係る基準電圧源回路及び比較例に係る基準電圧源回路における出力用の素子のドレイン−ソース間の電流変動を示した図である。
【図９】本発明の実施例２に係る基準電圧源回路及び比較例に係る基準電圧源回路の電源電圧変動除去比（ＰＳＲＲ：Power Supply Rejection Ratio）特性を示した図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施例について添付図面を参照しつつ詳細に説明する。
【実施例１】
【００１４】
先ず、図１を参照しつつ本発明の実施例１に係る安定化電源回路（シリーズレギュレータ）の構成について説明する。図１は本発明の実施例１に係る安定化電源回路の等価回路図である。
【００１５】
図１に示されているように、差動増幅回路の１例である安定化電源回路１０は、電源電圧源である直流電源から供給される電源電圧Ｖｄｄが印加された電源ラインＬ１、接地電位Ｖｓｓに接続された接地ラインＬ２、入力部１１、増幅部１２、出力部１３及びノイズ透過部として機能するコンデンサ１４から構成されている。入力部１１、増幅部１２及び出力部１３は電源ラインＬ１と接地ラインＬ２の間に設けられ、コンデンサ１４は電源ラインＬ１と入力部との間に設けられている。
【００１６】
入力部１１は、ｐチャネル型のＭＯＳ（Metal Oxide Semiconductor）トランジスタであるトランジスタＰ１、入力回路１５及び能動負荷（カレントミラー負荷）１６から構成されている。また、入力回路１５はｐチャネル型ＭＯＳトランジスタであるトランジスタＰ２及びＰ３から構成され、能動負荷１６はｎチャネル型ＭＯＳトランジスタであるトランジスタＮ１及びＮ２から構成されている。
【００１７】
トランジスタＰ１のソース端は電源ラインＬ１に接続され、ドレイン端は接続点Ｔ１を介して入力回路１５を構成するトランジスタＰ２及びＰ３のそれぞれのソース端に接続されている。また、トランジスタＰ１のゲート端には、入力部１１内に流れるべき基準電流量を決定するための基準電流電位Ｖｂｐが印加される。
【００１８】
入力回路１５を構成するトランジスタＰ２及びＰ３のソース端同士は互いに接続されており、トランジスタＰ２及びＰ３のソース端のそれぞれは接続点Ｔ１を介してトランジスタＰ１のドレインにも接続されている。また、トランジスタＰ２及びＰ３のドレイン端は能動負荷１６に接続され、トランジスタＰ３のゲート端は出力部１３に接続されている。更に、トランジスタＰ２のゲート端には、本実施例である安定化電源回路１０が生成する出力電圧Ｖｏｕｔの電圧値を設定するための基準電圧Ｖｒｅｆが印加され、トランジスタＰ３のゲート端には、出力部１３から供給される帰還出力電圧Ｖｆが印加される。かかる接続構成により、トランジスタＰ２及びＰ３を１対の差動入力素子とする入力回路１５が構成される。
【００１９】
能動負荷１６を構成するトランジスタＮ１のドレイン端はトランジスタＰ２のドレイン端に接続され、トランジスタＮ２のドレイン端はトランジスタＰ３のドレイン端に接続されている。また、トランジスタＮ１及びＮ２のソース端のそれぞれは、接地ラインＬ２に接続されている。更に、トランジスタＮ１及びＮ２のゲート端（制御端）同士は互いに接続され、トランジスタＮ１及びＮ２のゲート端のそれぞれは接続点Ｔ２及びＴ３を介してトランジスタＮ１のドレイン端にも接続されている。このような能動負荷１６の構成により、能動負荷１６はトランジスタＮ１及びＮ２からカレントミラー回路として機能する。なお、能動負荷１６は、ｎチャネル型のＭＯＳＭＯＳトランジスタに限らず、バイポーラトランジスタから構成されてもよい。
【００２０】
上述した入力部１１の構成により、トランジスタＰ２及びＮ１同士を接続するラインＬ３に流れ込む電流と、トランジスタＰ３及びＮ２同士を接続するラインＬ４に流れる込む電流との合計電流の量が、上述した入力部１１内に流れるべき基準電流量となるように制御される。また、ラインＬ４上には、基準電圧Ｖｒｅｆと帰還出力電圧Ｖｆとの差分値に対応したレベルを有する差分信号が生成され、当該差分信号が増幅部１２に供給される。
【００２１】
増幅部１２はｐチャネル型ＭＯＳトランジスタであるトランジスタＰ４、及びｎチャネル型ＭＯＳトランジスタであるトランジスタＮ３から構成されている。トランジスタＰ４のソース端は電源ラインＬ１に接続され、ドレイン端は接続点Ｔ４を介してトランジスタＮ３のドレイン端に接続されている。また、トランジスタＰ４のゲート端には、トランジスタＰ１のゲート端と同様に、基準電流電位Ｖｂｐが印加される。トランジスタＮ３のソース端は接地ラインＬ２に接続され、ゲート端は接続点Ｔ５を介してトランジスタＰ３及びＮ２のそれぞれのドレイン端に接続されている。このような増幅部１２の構成により、増幅部１２は、上述したラインＬ４上に生成される差分信号を所定の増幅率で増幅して出力電圧生成信号ＰＧを生成し、接続点Ｔ４を介して出力部１３のトランジスタＰ５のゲート端に出力電圧生成信号ＰＧを供給する。なお、増幅部１２の構成は公知の増幅回路であり、上述したような構成に限定されることはなく、増幅部１２に代えて種々の公知の増幅回路を用いることができる。
【００２２】
出力部１３は、ｐチャネル型ＭＯＳトランジスタである出力トランジスタＰ５と、２つの抵抗Ｒ１及びＲ２から構成される分圧回路１７とから構成されている。出力トランジスタＰ５のソース端は電源ラインＬ１に接続され、ドレイン端には出力電圧Ｖｏｕｔを出力するための出力ラインＬ５に接続されている。また、出力トランジスタＰ５のゲート端には、接続点Ｔ４を介してトランジスタＰ４及びＮ３のそれぞれのドレイン端が接続され、上述した出力電圧生成信号ＰＧが供給される。分圧回路１７を構成する抵抗Ｒ１及びＲ２は接続点Ｔ６を介して互いの一端が接続されている。抵抗Ｒ１の他端は出力トランジスタＰ５のドレイン端に接続され、抵抗Ｒ２の他端は接地ラインＬ２に接続されている。更に、抵抗Ｒ１及びＲ２の一端は、接続点Ｔ６を介してトランジスタＰ３のゲート端に接続されている。
【００２３】
このような出力部１３の構成により、出力部１３の出力トランジスタＰ５は、増幅部１２からゲート端に供給される出力電圧生成信号ＰＧに応じた電圧を有する出力電圧Ｖｏｕｔを生成し、これを出力ラインＬ５を介して出力する。また、分圧回路１７における抵抗Ｒ１と抵抗Ｒ２との接続点Ｔ６には、以下の数式（１）に示される帰還出力電圧Ｖｆが生成され、帰還出力電圧Ｖｆが入力回路１５のトランジスタＰ３のゲート端に印加される。すなわち、帰還出力電圧Ｖｆを有する帰還出力信号が分圧回路１６から入力回路１５のトランジスタＰ３のゲート端に供給される。
【００２４】
[数１]
Ｖｆ＝［Ｒ２／（Ｒ１＋Ｒ２）］×Ｖｏｕｔ・・・（１）
【００２５】
コンデンサ１４は、一端が電源ラインＬ１に接続され、他端が接続点Ｔ３を介してトランジスタＰ２及びＮ１のドレイン端に接続されている。また、コンデンサ１４の当該他端は、接続点Ｔ３及びＴ２を介してトランジスタＮ１及びＮ２のゲート端にも接続されている。コンデンサ１４は直流成分を遮断し、交流成分（ノイズ信号）を透過させるため、トランジスタＮ１及びＮ２のゲート端は電源ラインＬ１に対して直流的は絶縁されているが、交流的には接続されている。従って、電源電圧Ｖｄｄが安定している場合には、電源ラインＬ１からトランジスタＮ１及びＮ２のゲート端に電源電圧Ｖｄｄは供給されることはないが、電源電圧Ｖｄｄが変動する場合には、電源ラインＬ１からトランジスタＮ１及びＮ２のゲート端に電源電圧Ｖｄｄの変動に基づくノイズ信号が供給される。すなわち、コンデンサ１４は、電源電圧Ｖｄｄの変動に基づくノイズ信号のみを入力部１１に向けて透過させるノイズ透過部として機能している。
【００２６】
このように、能動負荷１６を構成するトランジスタＮ１及びＮ２のゲート端と電源ラインＬ１との間にコンデンサ１４を設けることにより、出力部１３から供給される帰還出力電圧Ｖｆが入力回路１５に供給されることによって能動負荷１６に向けて流れる電流の発生を待つことなく、電源電圧Ｖｄｄの変動に基づくノイズ信号を用いて、トランジスタＮ１及びＮ２を直接的にオン駆動することができる。
【００２７】
コンデンサ１４の容量は、出力電圧Ｖｏｕｔ、基準電圧Ｖｒｅｆ、入力部１１に流れる電流量、安定化電源回路１０の電源電圧変動除去比（ＰＳＲＲ：Power Supply Rejection Ratio）等の特性に応じて適宜調整することができる。例えば、コンデンサ１４は、０．１ｐＦ以上の容量を有している。
【００２８】
なお、ノイズ透過部として機能する回路をコンデンサ１４のみを用いて構成せずに、複数のコンデンサからなる回路又はコンデンサと抵抗等とを組合せた回路を用いても良い。
【００２９】
次に、図１に示された安定化電源回路１０の動作について説明する。
【００３０】
先ず、トランジスタＰ１及びＰ４のゲート端に基準電流電位Ｖｂｐが印加されることによってトランジスタＰ１及びＰ４がオン駆動され、トランジスタＰ４のソース・ドレイン間に電流が流れる。これにより、トランジスタＰ５のゲート端に出力電圧生成信号ＰＧが供給される。トランジスタＰ５は出力電圧生成信号ＰＧが供給されることによってオン駆動され、トランジスタＰ５のソース・ドレイン間に電流が流れることにより、分圧回路１７に所定の電圧が印加される。分圧回路１７に所定の電圧が印加されると、分圧回路１７が当該所定の電圧に基づいて帰還出力電圧Ｖｆを生成し、生成した帰還出力電圧ＶｆをトランジスタＰ３のゲート端に供給する。入力回路１５においては、供給される基準電圧Ｖｒｅｆ及び帰還出力電圧ＶｆによってトランジスタＰ２及びＰ３がオン駆動され、ラインＬ３及びＬ４に電流が流れる。ここで能動負荷１６はカレントミラー回路であるため、ラインＬ３とラインＬ４に等しい電流を流すように動作するため、ラインＬ３とラインＬ４の電流量に差が生じている場合には、差分に応じた差分信号がラインＬ４上に生成され、当該差分信号が増幅部１２を構成するトランジスタＮ３のゲート端に供給される。上述した差分信号の電圧値がトランジスタＮ３の閾値電圧Ｖｔｈの電圧値よりも大なる場合は、トランジスタＮ３がオン駆動され、接続点Ｔ４における電位（ＶＴ４）が変動にともない上述した出力電圧生成信号ＰＧの電圧値が変動する。かかる出力電圧生成信号ＰＧの電圧値の変動にともない、トランジスタＰ５のソース・ドレイン間電圧も変動し、基準電圧Ｖｒｅｆに対応した所望の出力電圧Ｖｏｕｔが出力ラインＬ５上に出力される。その後においては、電源電圧Ｖｄｄに変動がない（すなわち、ノイズ信号が発生しない）限り、出力電圧Ｖｏｕｔは一定に保たれる。なお、ラインＬ３とラインＬ４に流れる電流が差が生じていない場合、又は差分信号の電圧値がトランジスタＮ３の閾値電圧Ｖｔｈの電圧値よりも小なる場合は、既に基準電圧Ｖｒｅｆに対応した所望の出力電圧Ｖｏｕｔが出力ラインＬ５上に出力されている状態であるため、出力電圧生成信号ＰＧの電圧値は変動することがない。
【００３１】
ここで、電源電圧Ｖｄｄに変動が生じた場合（すなわち、ノイズ信号が発生した場合）には、トランジスタＰ５のソース端に供給される電圧値が変動するため、トランジスタＰ５のソース・ドレイン間の電圧が変動する。また、電源電圧Ｖｄｄに変動が生じた場合には、電源電圧Ｖｄｄの変動に基づくノイズ信号が電源ラインＬ１からコンデンサ１４を介してトランジスタＮ１及びＮ２のゲート端に供給される。かかるノイズ信号の供給により、トランジスタＮ１及びＮ２のゲート・ソース間電圧が変動し、ラインＬ３及びＬ４に流れる電流量が変動する。ラインＬ４に流れる電流量が変動することによってラインＬ４上に差分信号が発生し、当該差分信号がトランジスタＮ３のゲート端に供給される。当該差分信号の供給にともなって接続点Ｔ４における電位が変動し、出力電圧生成信号ＰＧの電圧値も変動する。かかる出力電圧生成信号ＰＧの電圧値の変動に応じてトランジスタＰ５のゲート・ドレイン間の電圧も変動する。上述したように、電源電圧Ｖｄｄの変動に基づくノイズ信号を用いて、トランジスタＮ１及びＮ２が直接的にオン駆動されるため、トランジスタＰ５におけるソース・ドレイン間の電圧の変動と、ゲート・ドレイン間の電圧の変動とは同相になる。すなわち、ソース・ドレイン間の電圧変動及びゲート・ドレイン間の電圧変動が同時に生じるため、ゲート端の電圧は、ドレイン端の電圧及びソース端の電圧のそれぞれに対する相対比率は変動せず、ゲート端に印加される電圧は相対的には変動していない。このため、ゲート端に印加される電圧の絶対値が変動しても、出力電圧Ｖｏｕｔは変動することがなくなり、安定化電源回路１０の電源電圧変動除去比を向上することができる。
【００３２】
実施例１の安定化電源回路１０によれば、入力部１１の能動負荷１６を構成する２つのトランジスタＮ１及びＮ２のそれぞれのゲート端（制御端）と電源電圧が印加された電源ラインとの間にコンデンサ１４からなるノイズ透過部が設けられているため、電源電圧の変動に基づくノイズ信号によって直接的に２つのトランジスタＮ１及びＮ２をオン駆動することができる。このため、電源電圧Ｖｄｄの変動の影響を受けずに、一定電圧値を有する出力電圧Ｖｏｕｔを供給することができる。すなわち、本発明の安定化電源回路１０においては、電源電圧変動除去比を向上することができる。また、コンデンサ１４を設けることによって電源電圧変動除去比を向上できるため、入力部１１内の電流量を増加することによって電源電圧変動除去比を向上する必要がなくなり、安定化電源回路１０内の消費電流を低減することができる。更に、コンデンサ１４は０．１ｐＦ以上の容量であるため、極板間の距離の製造上におけるばらつきを抑制することできる。従って、トリミング回路及びトリミング用のコンデンサを用いてトリミングを行うことが不要となり、安定化電源回路１０自体の小型化を図ることができる。
【実施例２】
【００３３】
次に、図２を参照しつつ本発明の実施例２に係る基準電圧源回路（バンドキャップリファレンス回路）の構成について説明する。図２は本発明の実施例２に係る基準電圧源回路の等価回路図である。
【００３４】
図２に示されているように、差動増幅回路の１例である基準電圧源回路２０は、実施例１に係る安定化電源回路１０と同様に、直流電源から供給される電源電圧Ｖｄｄが印加された電源ラインＬ１、接地電位Ｖｓｓに接続された接地ラインＬ２、入力部１１、増幅部１２、出力部１３及びノイズ透過部として機能するコンデンサ１４から構成されている。以下において、実施例１に係る安定化電源回路１０と異なる部分について説明し、同一構成についてはその説明を省略する。
【００３５】
基準電圧源回路２０の出力部１３は、出力トランジスタＰ５と、ｐチャネル型ＭＯＳトランジスタである出力トランジスタＰ６と、分圧回路１７と、２つの抵抗Ｒ３及び抵抗Ｒ４から構成される分圧回路１８と、ＰＮＰ型バイポーラトランジスタであるトランジスタＢ１及びＢ２と、から構成されている。
【００３６】
出力トランジスタＰ６のソース端には電源ラインＬ１が接続され、ドレイン端には分圧回路１８が接続されている。また、出力トランジスタＰ６のゲート端には、接続点Ｔ４を介してトランジスタＰ４及びＮ３のそれぞれのドレイン端が接続され、トランジスタＰ５と同様に出力電圧生成信号ＰＧが供給される。分圧回路１７を構成する抵抗Ｒ１及びＲ２は接続点Ｔ６を介して互いの一端が接続されている。抵抗Ｒ１の他端は出力トランジスタＰ５のドレイン端に接続され、抵抗Ｒ２の他端はトランジスタＢ１のエミッタに接続されている。抵抗Ｒ１及びＲ２の一端は、接続点Ｔ６を介してトランジスタＰ２のゲート端に接続されている。分圧回路１８を構成する抵抗Ｒ３及びＲ４は接続点Ｔ７を介して互いの一端が接続されている。抵抗Ｒ３の他端は出力トランジスタＰ６のドレイン端に接続され、抵抗Ｒ４の他端はトランジスタＢ２のエミッタ端に接続されている。抵抗Ｒ３及びＲ４の一端は、接続点Ｔ７を介してトランジスタＰ３のゲート端に接続されている。トランジスタＢ１のエミッタ端は抵抗Ｒ２の他端に接続され、コネクタ端及びベース端は接地ラインＬ２に接続されている。また、トランジスタＢ２のエミッタ端は抵抗Ｒ４の他端に接続され、コネクタ端及びベース端は接地ラインＬ２に接続されている。なお、温度特性等の電気的な保証が可能であれば、トランジスタＢ１及びＢ２に代えてダイオードを用いても良い。
【００３７】
なお、増幅部１２の構成は実施例１の増幅部と同一であって公知の増幅回路であり、上述したような構成に限定されることはなく、増幅部１２に代えて種々の公知の増幅回路を用いることができる。また、出力部１３の構成は公知の出力回路であり、上述したような構成に限定されることはなく、出力部１３に代えて種々の公知の増幅回路を用いることができる。
【００３８】
上述した構成において、抵抗Ｒ１、Ｒ２、Ｒ３及びＲ４はそれぞれ異なる抵抗値を有し、且つ、トランジスタＢ１及びＢ２の電気的な特性も異なっている。また、トランジスタＰ５及びＰ６のドレイン端の電圧値が同一であっても、接続点Ｔ６及びＴ７における電圧値は異なるように分圧回路の各抵抗値及びトランジスタＰ５、Ｐ６の特性が決定されている。このような構成により、接続点Ｔ６からトランジスタＰ２のゲート端に印加される第１帰還出力電圧Ｖｆ１と、接続点Ｔ７からトランジスタＰ３のゲート端に印加される第２帰還出力電圧Ｖｆ２とは異なる電圧値を有する。そして、入力部１１においては、かかる２つの第１帰還出力電圧Ｖｆ１及び第２帰還出力電圧Ｖｆ２との差分を比較し、比較結果に基づく差分信号がトランジスタＮ３のゲート端に供給される。すなわち、基準電圧源回路２０は、分圧回路１７及び分圧回路１８を構成する抵抗の抵抗値と、トランジスタＢ１及びＢ２の特性を適宜調整することにより、回路内部で所望の電圧を生成することができ、かかる生成した電圧を出力電圧Ｖｏｕｔとして出力することができる。
【００３９】
なお、ノイズ透過部として機能するコンデンサ１４の接続位置及び機能は実施例１と同一であるためその説明は省略が、実施例２の基準電圧源回路２０においても、入力部１１の能動負荷１６を構成する２つのトランジスタＮ１及びＮ２のそれぞれのゲート端（制御端）と電源電圧が印加された電源ラインとの間にコンデンサ１４からなるノイズ透過部が設けられているため、電源電圧の変動に基づくノイズ信号によって直接的に２つのトランジスタＮ１及びＮ２をオン駆動することができる。このため、電源電圧Ｖｄｄの変動の影響を受けずに、一定電圧値を有する出力電圧Ｖｏｕｔを供給することができる。すなわち、本発明の基準電圧源回路２０においては、電源電圧変動除去比を向上することができる。また、コンデンサ１４を設けることによって電源電圧変動除去比を向上できるため、入力部１１内の電流量を増加することによって電源電圧変動除去比を向上する必要がなくなり、基準電圧源回路２０内の消費電流を低減することができる。更に、コンデンサ１４は０．１ｐＦ以上の容量であるため、極板間の距離の製造上におけるばらつきを抑制することできる。従って、トリミング回路及びトリミング用のコンデンサを用いてトリミングを行うことが不要となり、基準電圧源回路２０自体の小型化を図ることができる。
【００４０】
なお、本実施例においては、２つの分圧回路１７、１８のそれぞれが、別々の出力用のトランジスタＰ５、Ｐ６に接続されていたが、分圧回路１８を分圧回路１７に対して並列接続となるように、トランジスタＰ５に接続してもよい。すなわち、トランジスタＰ６が不要となり、分圧回路１８はトランジスタＰ５から供給される電圧を分圧してトランジスタＰ３のゲート端に第２帰還出力電圧Ｖｆ２を供給する。かかる場合においても、トランジスタＢ２は、抵抗Ｒ４に接続される。
【実施例３】
【００４１】
次に、図３を参照しつつ本発明の実施例３に係る差動増幅回路の構成について説明する。図３は本発明の実施例３に係る差動増幅回路の等価回路図である。
【００４２】
図３に示されているように、差動増幅回路の１例であるオペアンプ３０は、実施例１に係る安定化電源回路１０と同様に、直流電源から供給される電源電圧Ｖｄｄが印加された電源ラインＬ１、接地電位Ｖｓｓに接続された接地ラインＬ２、入力部１１、増幅部１２、出力部１３及びノイズ透過部として機能するコンデンサ１４から構成されている。以下において、実施例１に係る安定化電源回路１０と異なる部分について説明し、同一構成についてはその説明を省略する。
【００４３】
入力部１１の入力回路を構成するトランジスタＰ２及びＰ３のゲート端には、外部からゲート信号が供給される。より具体的には、トランジスタＰ２のゲート端には反転入力端子（ＩＮ−端子）が接続され、トランジスタＰ３のゲート端には非反転入力端子（ＩＮ＋端子）が接続されている。
【００４４】
オペアンプ３０の増幅部１２は、トランジスタＰ４と、トランジスタＮ３と、ｐチャネル型ＭＯＳトランジスタであるトランジスタＰ７と、定電流回路１９と、から構成されている。
【００４５】
トランジスタＰ７のソース端は電源ラインＬ１に接続され、ドレイン端は定電流回路１９に接続されている。また、トランジスタＰ７のゲート端には、トランジスタＰ１及びＰ４のゲート端と同様に、基準電流電位Ｖｂｐが印加される。
【００４６】
定電流回路１９はｎチャネル型ＭＯＳトランジスタであるトランジスタＮ５及びＮ６から構成されている。定電流回路１９を構成するトランジスタＮ５のドレイン端はトランジスタＰ７のドレイン端に接続され、トランジスタＮ６のドレイン端はトランジスタＰ５のドレイン端に接続されている。また、トランジスタＮ５及びＮ６のソース端のそれぞれは、接地ラインＬ２に接続されている。更に、トランジスタＮ５及びＮ６のゲート端同士は互いに接続され、トランジスタＮ５及びＮ６のゲート端のそれぞれは接続点Ｔ８を介してトランジスタＮ５のドレイン端にも接続されている。このような定電流回路１９の構成により、定電流回路１９はトランジスタＮ５及びＮ６からカレントミラー回路として機能する。
【００４７】
このような増幅部１２の構成により、増幅部１２は、上述したラインＬ４上に生成される差分信号を所定の増幅率で増幅して出力電圧生成信号ＰＧを生成し、接続点Ｔ４を介して出力部１３のトランジスタＰ５のゲート端に出力電圧生成信号ＰＧを供給する。
【００４８】
上述したオペアンプ３０の構成により、反転入力端子及び非反転入力端子から供給されるゲート信号に応じて所望の出力電圧Ｖｏｕｔを生成し、出力ラインＬ５を介して出力することができる。
【００４９】
なお、実施例３の増幅部１２の構成は公知の増幅回路であり、上述したような構成に限定されることはなく、増幅部１２に代えて種々の公知の増幅回路を用いることができる。また、出力部１３の構成は公知の出力回路であり、上述したような構成に限定されることはなく、出力部１３に代えて種々の公知の増幅回路を用いることができる。例えば、出力部１３をトランジスタＰ５及びトランジスタＮ６とから出力部１３を構成してもよい。
【００５０】
以上のように、実施例３のオペアンプ３０においても、入力部１１の能動負荷１６を構成する２つのトランジスタＮ１及びＮ２のそれぞれのゲート端（制御端）と電源電圧が印加された電源ラインとの間にコンデンサ１４からなるノイズ透過部が設けられているため、電源電圧の変動に基づくノイズ信号によって直接的に２つのトランジスタＮ１及びＮ２をオン駆動することができる。このため、電源電圧Ｖｄｄの変動の影響を受けずに、一定電圧値を有する出力電圧Ｖｏｕｔを供給することができる。すなわち、本発明のオペアンプ３０においては、電源電圧変動除去比を向上することができる。また、コンデンサ１４を設けることによって電源電圧変動除去比を向上できるため、入力部１１内の電流量を増加することによって電源電圧変動除去比を向上する必要がなくなり、オペアンプ３０内の消費電流を低減することができる。更に、コンデンサ１４は０．１ｐＦ以上の容量であるため、極板間の距離の製造上におけるばらつきを抑制することできる。従って、トリミング回路及びトリミング用のコンデンサを用いてトリミングを行うことが不要となり、オペアンプ３０自体の小型化を図ることができる。
【００５１】
次に、図４を参照しつつ実施例３に係るオペアンプの使用例を説明する。図４は、実施例３に係るオペアンプ３０を使用した微分回路４０を示している。図４に示されているように、微分回路４０は、オペアンプ３０、抵抗Ｒ５、コンデンサ４１から構成されている。オペアンプ３０の反転入力端子は、コンデンサ４１に接続されている。また、オペアンプ３０の反転入力端子は抵抗Ｒ５を介して出力端子に接続されている。オペアンプ３０の非反転入力端子は接地電位に接続されている。
【００５２】
微分回路４０においては、出力電圧が抵抗Ｒ５を介して反転入力端子に供給されるような負帰還回路が設けられているため、電源電圧Ｖｄｄにノイズが生じた場合には当該負帰還回路に基づく遅延が生じ、出力電圧Ｖｏｕｔが安定しないとも考えられる。しかしながら、実施例３に係るオペアンプ３０にも、実施例１に係る安定化電源回路１０及び実施例２に係る基準電圧源回路２０と同様に、電源ラインＬ１と能動負荷１６との間にコンデンサ１４が設けられているため、電源電圧Ｖｄｄのノイズ信号に基づいて能動負荷１６が駆動され、ラインＬ４に新たな差分信号が生じる。このため、オペアンプ３０に負帰還回路が接続された場合においても、安定した出力電圧Ｖｏｕｔを供給することができる。
【００５３】
なお、実施例３に係るオペアンプ３０は、上述した微分回路４０だけでなく、非反転増幅回路、反転増幅回路、積分回路、加算回路等の他の回路に用いても、上述した効果を発揮することができる。
【実施例４】
【００５４】
次に、図５を参照しつつ本発明の実施例４に係る差動増幅回路の構成について説明する。図５は本発明の実施例４に係る差動増幅回路の等価回路図である。
【００５５】
図５に示されているように、差動増幅回路の１例である安定化電源回路５０は、実施例１に係る安定化電源回路５０と同様に、直流電源から供給される電源電圧Ｖｄｄが印加された電源ラインＬ１、接地電位Ｖｓｓに接続された接地ラインＬ２、入力部１１、増幅部１２、出力部１３及びノイズ透過部として機能するコンデンサ１４、５１から構成されている。以下において、実施例１に係る安定化電源回路１０と異なる部分について説明し、同一構成についてはその説明を省略する。
【００５６】
安定化電源回路５０の入力部１１を構成する能動負荷５２は、実施例１の能動負荷１６と同様に、トランジスタＮ１及びＮ２から構成されている。能動負荷５２を構成するトランジスタＮ１のドレイン端はトランジスタＰ２のドレイン端に接続され、トランジスタＮ２のドレイン端はトランジスタＰ３のドレイン端に接続されている。また、トランジスタＮ１及びＮ２のソース端のそれぞれは、接地ラインＬ２に接続されている。トランジスタＮ１のゲート端は接続点Ｔ３を介してトランジスタＮ１のドレイン端、トランジスタＰ２のドレイン端、及びコンデンサ１４に接続されている。また、トランジスタＮ２のゲート端は接続点Ｔ５及びＴ１０を介してトランジスタＮ２のドレイン端、トランジスタＰ３のドレイン端に接続され、更に接続点Ｔ１０を介してコンデンサ５１にも接続されている。
【００５７】
コンデンサ１４は、一端が電源ラインＬ１に接続され、他端が接続点Ｔ３を介してトランジスタＮ１のゲート端に接続されている。また、コンデンサ５１は、一端が電源ラインＬ１に接続され、他端が接続点Ｔ１０を介してトランジスタＮ２のゲート端に接続されている。コンデンサ５１は、コンデンサ１４と同一の容量（例えば、０．１ｐＦ以上）であり、サイズ及び電気的な特性も同一である。また、コンデンサ５１もコンデンサ１４と同様に直流成分を遮断し、交流成分を透過させるため、トランジスタＮ２のゲート端は電源ラインＬ１に対して直流的は絶縁されているが、交流的には接続されている。従って、電源電圧Ｖｄｄが安定している場合には、電源ラインＬ１からトランジスタＮ１及びＮ２のゲート端に電源電圧Ｖｄｄは供給されることはないが、電源電圧Ｖｄｄが変動する場合には、電源ラインＬ１からコンデンサ１４及びコンデンサ５１を介してトランジスタＮ１及びＮ２のゲート端に電源電圧Ｖｄｄの変動に基づくノイズ信号が供給される。すなわち、コンデンサ１４及びコンデンサ５１から、電源電圧Ｖｄｄの変動に基づくノイズのみを入力部１１に伝達するノイズ透過部が形成されている。
【００５８】
このように、能動負荷１６を構成するトランジスタＮ１及びＮ２のゲート端と電源ラインＬ１との間にコンデンサ１４及びコンデンサ５１を設けることにより、出力部１３から供給される帰還出力電圧Ｖｆが入力回路１５に供給されて能動負荷１６に向けて電流が流れるのを待つことなく、電源電圧Ｖｄｄの変動に基づくノイズ信号を用いて、トランジスタＮ１及びＮ２を直接的にオン駆動することができる。また、コンデンサ１４及びコンデンサ５１の容量、サイズ及び電気的特性は同一であるため、トランジスタＮ１及びＮ２を同時にオン駆動することができる。
【００５９】
次に、図６から図９を参照しつつ、本発明の実施例２に係る基準電圧源回路２０と、基準電圧電源回路２０からコンデンサ１４を除いた比較例に係る基準電圧源回路と、の特性を比較する。なお、比較例に係る基準電圧源回路のその他の構成は、実施例２に係る基準電圧源回路２０の構成と同一である。
【００６０】
図６は、実施例２に係る基準電圧源回路２０及び比較例に係る基準電圧源回路における電源電圧変動の周波数に対する利得及び位相のシミュレーション結果を示す図である。図６において、横軸は周波数（Ｈｚ）であり、縦軸は利得（ｄＢＶ）又は位相（ｄｅｇ）である。また、横軸は対数表示である。また、図６において、図６（ａ）〜（ｃ）が比較例の特性を示し、図６（ｄ）〜（ｆ）が実施例２に係る基準電圧源回路２０の特性を示している。また、図６（ｃ）は図６（ｂ）の縦軸のスケールを拡大したものであり、図６（ｆ）は図６（ｅ）の縦軸のスケールを拡大したものである。
【００６１】
先ず、図６（ａ）と図６（ｄ）とを比較すると、比較例においては１０ＭＨｚ付近において大きく利得が低下しているが、実施例２に係る基準電圧源回路２０においては５０ＭＨｚ以上において利得が若干低下している。
【００６２】
また、図６（ｂ）と図６（ｅ）とを比較すると、比較例においては１００ｋＨｚ以上において大きく位相が遅れているが、実施例２に係る基準電圧源回路２０においては１０ＭＨｚまでは位相の遅れはほとんどなく、１０ＭＨｚ以上において約１０ｄｅｇの位相遅れのみが確認された。特に、比較例においては、１ＭＨｚにおいて約３０ｄｅｇの位相の遅れが確認でき、７ＭＨｚにおいて約８５ｄｅｇの位相遅れが確認できた。
【００６３】
更に、図６（ｃ）と図６（ｅ）とを比較すると、比較例においては１０ｋＨｚ以下の低周波領域においても位相の遅れを確認できたが、実施例２に係る基準電圧源回路２０においては位相の遅れは確認できなかった。比較例のように低周波領域においても位相の遅れが発生する理由としては、分圧回路１７及び分圧回路１８からの第１帰還出力電圧Ｖｆ１及び第２帰還出力電圧Ｖｆ２によって入力回路１５がオン駆動された後に能動負荷１６がオン駆動されることが考えられる。すなわち、比較例の出力電圧Ｖｏｕｔにおいては、入力回路１５に供給されるゲート信号の帰還経路（フォードバックライン）に係る遅延が低周波領域においても生じていると考えられる。これに対して、実施例２に係る基準電圧源回路２０においては能動負荷１６を構成するトランジスタＮ１及びＮ２のゲート端にコンデンサ１４を介して電源ラインＬ１が接続されているため、電源電圧Ｖｄｄが変動した場合にトランジスタＮ１及びＮ２のゲート端に電源ラインＬ１からコンデンサ１４を介して電源電圧Ｖｄｄの変動に係るノイズ信号が供給される。従って、実施例２に係る基準電圧源回路２０においては、トランジスタＮ１及びＮ２をオン駆動する場合に帰還経路に係る遅延の影響がなく、出力電圧Ｖｏｕｔにおける位相遅れが生じないと考えられる。
【００６４】
図７（ａ）は電源電圧Ｖｄｄの変動を示す図であり、図７（ｂ）は実施例２に係る基準電圧源回路２０及び比較例に係る基準電圧源回路の接続点Ｔ４における電圧変動を示す波形である。図７において、横軸は時間（マイクロ秒：μｓｅｃ）であり、縦軸は電圧（Ｖ）である。また、図７は、周波数を２ＭＨｚに設定したシミュレーション結果である。なお、図７（ｂ）において、実施例２に係る基準電圧源回路２０の結果を実線、比較例の結果を破線によって示している。
【００６５】
図７（ａ）、（ｂ）から判るように、電源電圧Ｖｄｄが最大電圧（３．４Ｖ）になる時間と、基準電圧源回路２０の接続点Ｔ４における電圧が最大電圧（２．０８Ｖ）になる時間とは、約２．１５μｓｅｃ及び約２．６３μｓｅｃであり、同一である。また、電源電圧Ｖｄｄが最小電圧（３．２Ｖ）になる時間と、基準電圧源回路２０の接続点Ｔ４における電圧が最小電圧（１．８７Ｖ）になる時間とは、約２．３８μｓｅｃ及び約２．８８μｓｅｃであり、同一である。一方、比較例の接続点Ｔ４における電圧が最大電圧（２．０２Ｖ）になる時間は約２．２μｓｅｃ及び２．７μｓｅｃであり、比較例の接続点Ｔ４における電圧が最小電圧（１．９３Ｖ）になる時間は約２．４５μｓｅｃ及び２．９５μｓｅｃであり、何れも上述した電源電圧の時間とは異なる。すなわち、実施例２に係る基準電圧源回路２０の接続点Ｔ４における電圧変動は電源電圧Ｖｄｄの電圧変動と同相であるが、比較例の接続点Ｔ４における電圧変動は電源電圧Ｖｄｄの電圧変動より位相が遅れていることが判った。
【００６６】
図８（ａ）は実施例２に係る基準電圧源回路２０及び比較例に係る基準電圧源回路における出力電圧Ｖｏｕｔの電圧変動を示した図であり、図８（ｂ）は実施例２に係る基準電圧源回路２０及び比較例に係る基準電圧源回路におけるトランジスタＰ５のドレイン−ソース間の電流変動を示した図である。図８において、横軸は時間（マイクロ秒：μｓｅｃ）であり、縦軸は電圧（Ｖ）又は電流（μＡ）である。また、図８は、周波数を２ＭＨｚに設定したシミュレーション結果である。
【００６７】
図８（ａ）に示されているように、実施例２に係る基準電圧源回路２０の出力電圧Ｖｏｕｔは約１．２０Ｖであって略一定であったが、比較例の出力電圧Ｖｏｕｔは約１．１４Ｖ〜１．２６Ｖの範囲内において周期的に変動していた。また、図８（ｂ）に示されているように、実施例２に係る基準電圧源回路２０のトランジスタＰ５のドレイン−ソース間の電流は約１８μＡであって略一定であったが、比較例のトランジスタＰ５のドレイン−ソース間の電流変動は約１５μＡ〜１２１μＡの範囲内において周期的に変動していた。すなわち、実施例２に係る基準電圧源回路２０は、比較例と比較して、安定した出力電圧Ｖｏｕｔを生成し且つ供給できることが判った。
【００６８】
比較例においては、トランジスタＰ５のドレイン−ソース間電圧（Ｖｄｄ−Ｖｏｕｔ電圧）の変動に対し、ゲート−ドレイン間電圧（ＶＴ４−Ｖｏｕｔ電圧）は位相が遅れて発生するため、ドレイン−ソース間電圧とゲート−ドレイン間電圧との間に電位差が生じる。従って、トランジスタＰ５のドレイン−ソース間電流は変動し、これにともなって出力電圧Ｖｏｕｔが変動するため、比較例においては電源電圧変動除去比が劣化する。
【００６９】
一方、実施例２に係る基準電圧源回路２０においては、トランジスタＰ５のドレイン−ソース間電圧（Ｖｄｄ−Ｖｏｕｔ電圧）の変動に対し、ゲート−ドレイン間電圧（ＶＴ４−Ｖｏｕｔ電圧）は同相であり、ドレイン−ソース間電圧とゲート−ドレイン間電圧との間に電位差は一定の電圧間隔を保って変動するため、見かけ上（すなわち、相対的に）はトランジスタＰ５におけるゲート電圧は一定に保たれる。従って、トランジスタＰ５のドレイン−ソース間電流はほとんど変動することがない。これにより、実施例２に係る基準電圧源回路２０においては、出力電圧Ｖｏｕｔが一定に保たれ、電源電圧変動除去比の改善が図られている。
【００７０】
図９は、実施例２に係る基準電圧源回路２０及び比較例に係る基準電圧源回路の電源電圧変動除去比の特性を示した図である。図９において、横軸は周波数（Ｈｚ）であり、縦軸は利得（ｄＢＶ）である。また、横軸は対数表示である。なお、図９の結果は、実施例２に係る基準電圧源回路２０及び比較例に係る基準電圧源回路の各回路構成から算出されたシミュレーション結果である。
【００７１】
図９に示されているように、実施例２に係る基準電圧源回路２０においては２０ｋＨｚ付近までは約−７８ｄＢＶという一定の利得を得ることができる。一方、比較例においては、３０ｋＨｚ付近までという実施例２と比較して狭い範囲で約−７８ｄＢＶという一定の利得を得ることができる。従って、実施例２に係る基準電圧源回路２０は比較例よりも広い周波数帯で安定した利得を得ることができるため、比較例よりも安定した出力電圧Ｖｏｕｔを供給することができる。また、周波数が１００ｋＨｚにおいて、実施例２に係る基準電圧源回路２０は約−７２ｄＢＶという比較的に高い利得を有しているが、比較例に係る基準電圧源回路は約−１５ｄＢＶという比較的に低い利得を有していた。更に、周波数が１ＭＨｚにおいて、実施例２に係る基準電圧源回路２０は約−５３ｄＢＶという比較的に高い利得を有しているが、比較例に係る基準電圧源回路は約−５ｄＢＶという比較的に低い利得を有していた。このことから、実施例２に係る基準電圧源回路２０は従来に比べて、高周波領域においても高い利得を有していることが判った。
【符号の説明】
【００７２】
１０  安定化電源回路（差動増幅回路）
１１  入力部
１２  増幅部
１３  出力部
１４  コンデンサ（ノイズ透過部）
１５  入力回路
１６  能動負荷
１７  分圧回路
Ｎ１、Ｎ２、Ｎ３  トランジスタ（ｎチャネル型ＭＯＳトランジスタ）
Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５  トランジスタ（ｐチャネル型ＭＯＳトランジスタ）
【図１】
0005864086.tif 000002
【図２】
0005864086.tif 000003
【図３】
0005864086.tif 000004
【図４】
0005864086.tif 000005
【図５】
0005864086.tif 000006
【図６】
0005864086.tif 000007
【図７】
0005864086.tif 000008
【図８】
0005864086.tif 000009
【図９】
0005864086.tif 000010