(57)【特許請求の範囲】
【請求項１】
信号源に対してデイジーチェーン接続される複数の半導体装置と、
前記信号源から前記デイジーチェーン接続における分岐点までの間、及び各分岐点間を接続する第１の配線と、
前記分岐点と当該分岐点に対応する前記半導体装置の入力端とを接続する第２の配線と、
前記第２の配線と前記半導体装置の前記入力端との間に接続され、当該半導体装置での信号反射による反射波を抑制する終端回路とを有し、
前記第２の配線のインピーダンスが、前記第１の配線のインピーダンス、前記半導体装置を有するパッケージにおける配線のインピーダンス、及び前記終端回路が有する抵抗成分のインピーダンスのいずれよりも高いことを特徴とする電子機器。
【請求項２】
前記半導体装置を有する前記パッケージの外部に、当該半導体装置に対応する前記終端回路が形成されていることを特徴とする請求項１記載の電子機器。
【請求項３】
前記半導体装置と、当該半導体装置に対応する前記終端回路とが、同じパッケージに形成されていることを特徴とする請求項１記載の電子機器。
【請求項４】
信号源からの信号が入力される端子と、
前記信号源からの信号を前記端子を介して受けるレシーバと、
前記端子と前記レシーバの入力端との間に接続され、当該レシーバでの信号反射による反射波を抑制する終端回路とを有し、
前記端子と前記レシーバの入力端とを接続する配線のインピーダンス、及び前記終端回路が有する抵抗成分のインピーダンスがともに、前記端子に接続される外部の配線のインピーダンスより低く設定されることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子機器及び半導体装置に関する。
【背景技術】
【０００２】
ドライバなどの１つの信号源に対して複数のレシーバを接続する接続方式の１つに、Ｆｌｙ−ｂｙ（フライバイ）接続がある。Ｆｌｙ−ｂｙ接続は、複数のレシーバ間がデイジーチェーンで配線される接続方式であり、芋づる式接続やデイジーチェーン接続とも呼ばれる。例えば、ドライバとして動作するメモリコントローラと、レシーバとして動作する複数のＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）などメモリとの接続に、Ｆｌｙ−ｂｙ接続が用いられる。
【０００３】
信号の伝送速度が遅く、信号の立ち上がり時間や立ち下がり時間が長い場合には、Ｆｌｙ−ｂｙ接続で複数のレシーバを接続した構成において、各レシーバでの信号の反射による分岐部分の反射は、あまり問題にはならなかった。信号の伝送速度が高速化して立ち上がり時間や立ち下がり時間が短くなると、Ｆｌｙ−ｂｙ接続で複数のレシーバを接続した場合に、各レシーバでの信号の反射により分岐部分の多重反射が発生し、反射波が重畳し信号波形の品質が劣化するという問題がある。
【０００４】
その対策として、反射波が重ならないように信号の伝送路の線長を調整する方法やデイジーチェーンの箇所にスタブ抵抗を挿入する方法などがある。また、信号源から分岐までの間、及び各分岐間を接続する主線部の配線のインピーダンスや、分岐とレシーバとを接続する分岐部分の配線のインピーダンスを制御する方法がある。しかし、何れの方法も実装領域を必要とし、配線エリアの拡大や、使用するレシーバのパッケージ特性に依存して配線のインピーダンスや抵抗の値が一意に決められなく、これらの方法を適用することが難しくなっている。
【０００５】
Ｆｌｙ−ｂｙ接続において分岐長を０にすれば前述した反射の問題はなくなるが、実際に使用されるレシーバのパッケージにおいては、回路が形成されたダイとパッケージの端子とを接続するワイヤーボンディングなどのパッケージ線長が存在する。そのため、例えばプリント基板で分岐長を０にしても、パッケージ線長により必ず分岐長が発生し、多重反射の反射波の重畳は発生する。さらに、使用するレシーバによりパッケージ線長が異なり、また接続する信号によってもパッケージ線長が異なるため、プリント基板側で分岐部分の反射への対策を施すことは困難である。
【０００６】
また、分岐後の２つの伝送路のインピーダンスを分岐前の伝送路のインピーダンスの２倍の値にし、インピーダンスを合わせることで信号の反射による影響を抑制する技術がある（例えば、特許文献１参照）。しかし、この技術は、いわゆるスター接続の構成には適しているが、Ｆｌｙ−ｂｙ接続で１つの信号源に対し多数のレシーバを接続した構成には適用困難である。例えば、Ｆｌｙ−ｂｙ接続で１つの信号源に対し４つのレシーバを接続した構成に適用する場合には、レシーバの分岐部分の伝送路のインピーダンスが、２倍、４倍、８倍、１６倍と同じ層構成のプリント基板では実現不可能なインピーダンス値となる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００４−２２２０９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、信号源に対して複数の半導体装置がデイジーチェーン接続された電子機器にて、信号の反射による信号波形の劣化を抑制することにある。
【課題を解決するための手段】
【０００９】
電子機器の一態様は、信号源に対してデイジーチェーン接続される複数の半導体装置と、信号源から分岐点までの間、及び各分岐点間を接続する第１の配線と、分岐点と半導体装置の入力端とを接続する第２の配線と、第２の配線と半導体装置の入力端との間に接続され、当該半導体装置での信号反射による反射波を抑制する終端回路とを有する。第２の配線のインピーダンスは、第１の配線のインピーダンス、半導体装置を有するパッケージにおける配線のインピーダンス、及び終端回路が有する抵抗成分のインピーダンスのいずれよりも高い。
【発明の効果】
【００１０】
開示の電子機器は、第２の配線のインピーダンスを高くすることで他の分岐点からの反射波を抑制し、終端回路を設けることで半導体装置からの反射波を抑制することができ、反射による信号波形の劣化を抑制することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施形態における電子機器の構成例を示す図である。
【図２】本実施形態における電子機器での反射の抑制を説明するための図である。
【図３】シミュレーション対象の電子機器の構成例を示す図である。
【図４】図３に示した構成でのシミュレーション結果を示す図である。
【図５】シミュレーション対象の電子機器の構成例を示す図である。
【図６】図５に示した構成でのシミュレーション結果を示す図である。
【図７】本発明の実施形態における電子機器の他の構成例を示す図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施形態を図面に基づいて説明する。
【００１３】
図１は、本発明の一実施形態における電子機器の構成例を示す図である。本実施形態における電子機器は、１つの信号源としてのドライバ１１に対して複数のレシーバ１５が、Ｆｌｙ−ｂｙ接続（デイジーチェーン接続）されている。すなわち、信号源からの信号を受ける複数のレシーバ１５間が、デイジーチェーンで配線されている。また、本実施形態における電子機器は、各レシーバ１５に対応する終端回路１７（１７−１〜１７−４）を有する。
【００１４】
レシーバ１５の回路が形成されたダイ（半導体チップ）を有するレシーバのパッケージ１４Ａ（１４Ａ−１〜１４Ａ−４）、及びパッケージ１４Ａの外部に形成された終端回路１７（１７−１〜１７−４）は、プリント基板上に実装されている。なお、レシーバのパッケージ１４Ａ−１〜１４Ａ−４内の各々の構成は同様であり、終端回路１７−１〜１７−４内の各々の構成は同様である。
【００１５】
ドライバ１１とレシーバのパッケージ１４Ａ−１〜１４Ａ−４とが、プリント基板に形成された配線１２（１２−１〜１２−５）、１３（１３−１〜１３−４）によってデイジーチェーン接続されている。なお、１６は、レシーバ１５の回路が形成されたダイとパッケージ１４Ａの端子とを接続するためのワイヤーボンディング等のパッケージ内の配線を模式的に示したものである。
【００１６】
配線１２−１〜１２−５は、信号源としてのドライバ１１から分岐点までの間、及び各分岐点間を接続する主線部の配線である。また、配線１３−１〜１３−４は、分岐点とレシーバのパッケージ１４Ａ−１〜１４Ａ−４とを接続する分岐部分の配線である。配線１２−１〜１２−５からなる主線は、一端が信号源としてのドライバ１１の出力端に接続され、他端が抵抗ＲＢに接続されて終端されている。
【００１７】
図１に示した例では、ドライバ１１と分岐点ＢＮ１とが主線部の配線１２−１により接続され、分岐点ＢＮｉ（ｉ＝１、２、３、４、以下についても同様）と分岐点ＢＮ（ｉ＋１）とが主線部の配線１２−（ｉ＋１）により接続されている。分岐点ＢＮ５には、抵抗ＲＢが接続されている。また、分岐点ＢＮｉとレシーバのパッケージ１４Ａ−ｉの入力端とが、分岐部分の配線１３−ｉにより接続されている。
【００１８】
終端回路１７−１〜１７−４は、対応するレシーバ１５での信号の反射による反射波を吸収して、反射波の周波数成分を抑制するための回路である。終端回路１７−１〜１７−４は、分岐部分１３とレシーバのパッケージ１４Ａとの間に接続される。終端回路１７−１〜１７−４は、例えば容量と抵抗とが直列に接続された直列回路を有する。
【００１９】
図１に示した例では、終端回路１７−ｉは、容量ＣＡと抵抗ＲＡとを有し、容量ＣＡの一方の電極がグランド電位ＧＮＤとされ、他方の電極が抵抗ＲＡの一端に接続される。また、終端回路１７−ｉの抵抗ＲＡの他端は、分岐部分の配線１３−ｉとレシーバのパッケージ１４Ａ−ｉの入力端との間に接続されている。なお、図１においては、容量ＣＡ及び抵抗ＲＡの直列回路を有する終端回路１７−１〜１７−４を一例として示したが、これに限定されるものではない。終端回路１７−１〜１７−４は、インピーダンスが低く、かつＤＣ（直流）的に分離可能な構成であれば良く、回路構成は変更可能である。
【００２０】
なお、図１においては、複数のレシーバ１５として、４つのレシーバ１５を有する場合を一例として示しているが、これに限定されるものではなく、レシーバ１５の数は任意である。本実施形態における電子機器を複数のメモリを有するシステムに適用した場合、ドライバ１１は、例えばＡＳＩＣ（Application Specific Integrated Circuit）やメモリコントローラであり、レシーバ１５は、例えばＳＤＲＡＭなどのメモリである。
【００２１】
ここで、図１に示した電子機器において、主線部の各配線１２−１〜１２−５のインピーダンスをＺ０、各終端回路１７−１〜１７−４の抵抗成分のインピーダンスをＺ１、各レシーバのパッケージ１４Ａ−１〜１４Ａ−４内部の配線１６のインピーダンスをＺ２とする。本実施形態では、分岐部分の各配線１３−１〜１３−４のインピーダンスＺｈを、Ｚ０、Ｚ１、Ｚ２の何れよりも高くする。すなわち、分岐部分の配線１３のインピーダンスＺｈを、主線部の配線１２のインピーダンスＺ０、終端回路１７の抵抗成分のインピーダンスＺ１、及びパッケージ１４Ａ内部の配線１６のインピーダンスＺ２よりも高くする。このように分岐部分の配線１３のインピーダンスを高くすることで、他の分岐点からの反射波（図２に示す成分２１）を抑制することができる。
【００２２】
しかし、分岐部分の配線１３のインピーダンスを単純に高くしただけでは、他の分岐点からの反射は抑制されるものの、レシーバ１５での信号反射による反射波が再反射してリンギングが大きくなり、信号波形の品質が劣化してしまう。この信号波形の品質劣化について、図３及び図４を参照して説明する。
【００２３】
図３に示すように、ドライバ３１と複数のレシーバ３４−１〜３４−４とが、主線部の配線３２−１〜３２−５及び分岐部分の配線３３−１〜３３−４によってデイジーチェーン接続（Ｆｌｙ−ｂｙ接続）されているものとする。図３に示した構成において、ドライバ３１から図４（Ａ）に示す信号が出力されたときのレシーバ３４−１の入力端において観測される信号波形のシミュレーション結果が図４（Ｂ）に示す波形図である。なお、主線部の配線３２−１〜３２−５のインピーダンスをＺ０とし、分岐部分の配線３３−１〜３３−４のインピーダンスをＺｈとする。また、ドライバ３１から出力される信号の立ち上がり時間ｔｒ及び立ち下がり時間ｔｆは、ともに１００ｐｓとする。
【００２４】
図４（Ｂ）において、破線により示した波形４１は、分岐部分の配線３３−１〜３３−４のインピーダンスＺｈを、主線部の配線３２−１〜３２−５のインピーダンスＺ０と同じとしたとき（Ｚｈ＝Ｚ０）の波形を示している。また、実線により示した波形４２は、分岐部分の配線３３−１〜３３−４のインピーダンスＺｈを、主線部の配線３２−１〜３２−５のインピーダンスＺ０の２倍としたとき（Ｚｈ＝２Ｚ０）の波形を示している。波形４１、４２に示されるように、レシーバでの信号反射による反射波が再反射して信号波形が劣化している。例えば、レシーバでの反射により、信号の立ち上がりにおいては閾値ＶＩＨよりも信号レベルが低くなることがあり（例えば、部分４３）、信号の立ち下がりにおいては閾値ＶＩＬよりも信号レベルが高くなることがある（例えば、部分４４）。
【００２５】
それに対して、本実施形態に示したように、分岐部分３３とレシーバ３４との間に、レシーバでの信号反射による反射波を吸収するための終端回路を設けることで信号波形が改善されることを、図５及び図６を参照して説明する。図５において、図３に示した構成要素と同一の構成要素には同一の符号を付し、重複する説明は省略する。図５に示す構成は、図３に示した構成に対して、分岐部分３３−１〜３３−４とレシーバ３４−１〜３４−４との間に、抵抗５２と容量５３とが直列に接続された終端回路５１−１〜５１−４を設けたものである。抵抗５２のインピーダンスは、主線部の配線３２−１〜３２−５のインピーダンスと同じＺ０であるとする。また、容量５３の容量値Ｃ１は、反射波形のエッジに含まれる周波数領域で、インピーダンスが充分小さくなるような値とする。
【００２６】
図５に示した構成において、ドライバ３１から図６（Ａ）に示す図４（Ａ）と同様の信号が出力されたときのレシーバ３４−１の入力端において観測される信号波形のシミュレーション結果が図６（Ｂ）に示す波形図である。図６（Ｂ）において、実線により示した波形６１は、分岐部分の配線３３−１〜３３−４のインピーダンスＺｈを、主線部の配線３２−１〜３２−５のインピーダンスＺ０の２倍としたとき（Ｚｈ＝２Ｚ０）の波形を示している。また、短破線により示した波形６２は、分岐部分の配線３３−１〜３３−４のインピーダンスＺｈを、主線部の配線３２−１〜３２−５のインピーダンスＺ０の３倍としたとき（Ｚｈ＝３Ｚ０）の波形を示している。また、長破線により示した波形６３は、分岐部分の配線３３−１〜３３−４のインピーダンスＺｈを、主線部の配線３２−１〜３２−５のインピーダンスＺ０の４倍としたとき（Ｚｈ＝４Ｚ０）の波形を示している。
【００２７】
波形６１、６２、６３に示すように、終端回路５１−１〜５１−４を設けることで、図４（Ｂ）に示した波形４１、４２でみられたようなリンギングによる信号波形の劣化がなく、信号波形の品質が改善される。つまり、図１に示した電子機器において、レシーバ１５での信号反射による反射波を吸収するための終端回路１７を設けることで、レシーバ１５での反射による反射波（図２に示す成分２２）を抑制し、信号波形の品質劣化を防止することができる。
【００２８】
ここで、図１に示した電子機器において、終端回路１７−１〜１７−４が有する容量ＣＡの容量値Ｃ１は、前述した図５と同様に、反射波形のエッジに含まれる周波数領域で、ＤＣ的に分離できる充分にインピーダンスが小さくなる値とする。例えば、信号の立ち上がり時間ｔｒ及び信号の立ち下がり時間ｔｆが１００ｐｓであるとすると、そのエッジに含まれる周波数成分ｆはｆ＝０．３５／（ｔｒ又はｔｆ）＝３．５ＧＨｚとなる。このとき、インピーダンスを数十Ωにするためには、容量ＣＡの容量値Ｃ１はおおよそ１０ｐＦ以下の容量とすれば良く、数ｐＦ（２〜３ｐＦ）とするとインピーダンスが１０〜３０Ω程度となり好ましい。また、終端回路１７−１〜１７−４が有する抵抗ＲＡについては、分岐部分の配線３３−１〜３３−４のインピーダンスＺｈよりインピーダンスＺ１が低ければ良く、主線部の配線３２−１〜３２−５のインピーダンスＺ０と同じであることが望ましい。
【００２９】
本実施形態によれば、信号源に対して複数のレシーバ１５がＦｌｙ−ｂｙ接続（デイジーチェーン接続）された電子機器において、分岐点とレシーバのパッケージ１４Ａとを接続する分岐部分の配線１３のインピーダンスを高くする。すなわち、分岐部分の配線１３のインピーダンスを、信号源から分岐点までの間及び分岐点間を接続する主線部の配線１２のインピーダンス、レシーバのパッケージ１４Ａ内の配線１６のインピーダンス、及び終端回路１７の抵抗成分のインピーダンスの何れよりも高くする。また、分岐部分の配線１３とレシーバのパッケージ１４Ａとの間に、レシーバ１５での信号反射による反射波を給するために終端回路１７を接続する。分岐部分の配線１３のインピーダンスを高くすることで他の分岐点からの反射波を抑制し、終端回路１７を設けることでレシーバ１５からの反射波を吸収し、反射による信号波形の劣化を抑制することが可能になる。
【００３０】
なお、前述した本実施形態における電子機器では、レシーバのパッケージ１４Ａの外部に終端回路１７が形成されている構成を一例として示したが、これに限定されるものではない。例えば、図７に示すように、１つのパッケージ１４Ｂ内に、レシーバ１５及び終端回路１７が形成される構成としても良い。この図７において、図１に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。図７に示す構成とする場合には、終端回路１７が有する抵抗成分のインピーダンス等に応じて、分岐部分の配線１３のインピーダンスの大きさを仕様などにより規定すれば良い。あるいは、終端回路１７が有する抵抗成分のインピーダンス等を、接続される分岐部分の配線１３のインピーダンスより低く設定すれば良い。
【００３１】
なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の諸態様を付記として以下に示す。
【００３２】
（付記１）
信号源に対してデイジーチェーン接続される複数の半導体装置と、
前記信号源から前記デイジーチェーン接続における分岐点までの間、及び各分岐点間を接続する第１の配線と、
前記分岐点と当該分岐点に対応する前記半導体装置の入力端とを接続する第２の配線と、
前記第２の配線と前記半導体装置の前記入力端との間に接続され、当該半導体装置での信号反射による反射波を抑制する終端回路とを有し、
前記第２の配線のインピーダンスが、前記第１の配線のインピーダンス、前記半導体装置を有するパッケージにおける配線のインピーダンス、及び前記終端回路が有する抵抗成分のインピーダンスのいずれよりも高いことを特徴とする電子機器。
（付記２）
前記半導体装置を有する前記パッケージの外部に、当該半導体装置に対応する前記終端回路が形成されていることを特徴とする付記１記載の電子機器。
（付記３）
前記半導体装置と、当該半導体装置に対応する前記終端回路とが、同じパッケージに形成されていることを特徴とする付記１記載の電子機器。
（付記４）
前記半導体装置は、ＳＤＲＡＭであることを特徴とする付記１記載の電子機器。
（付記５）
前記終端回路は、容量と抵抗が直列に接続された直列回路を有することを特徴とする付記１記載の電子機器。
（付記６）
信号源からの信号が入力される端子と、
前記信号源からの信号を前記端子を介して受けるレシーバと、
前記端子と前記レシーバの入力端との間に接続され、当該レシーバでの信号反射による反射波を抑制する終端回路とを有し、
前記端子と前記レシーバの入力端とを接続する配線のインピーダンス、及び前記終端回路が有する抵抗成分のインピーダンスがともに、前記端子に接続される外部の配線のインピーダンスより低く設定されることを特徴とする半導体装置。
【符号の説明】
【００３３】
１１  ドライバ
１２  配線（主線部）
１３  配線（分岐部分）
１４Ａ、１４Ｂ  レシーバのパッケージ
１５  レシーバ
１６  配線（パッケージ部）
１７  終端回路
ＲＡ、ＲＢ  抵抗
ＣＡ  容量
【図１】
0006015144.tif 000002
【図２】
0006015144.tif 000003
【図３】
0006015144.tif 000004
【図４】
0006015144.tif 000005
【図５】
0006015144.tif 000006
【図６】
0006015144.tif 000007
【図７】
0006015144.tif 000008