(57)【特許請求の範囲】
【請求項１】
誘電体の一つの面に接して設けられた、インジウムとガリウムと亜鉛と窒素を有する酸化物であり、水素を１原子％乃至１０原子％含有している、仕事関数が５．０電子ボルト以上のｎ型半導体を有することを特徴とするキャパシタ。
【請求項２】
請求項１において、
前記誘電体はチタン酸ストロンチウム、チタン酸鉛、チタン酸バリウムストロンチウム、ジルコン酸鉛、ジルコン酸バリウム、酸化タンタル、ビスマスチタン酸ストロンチウム、酸化チタン、酸化ジルコニウム、酸化ハフニウム、酸化アルミニウム、酸化イットリウム、酸化ランタン、珪酸ジルコニウム、珪酸ハフニウムから選ばれた１つ以上の材料を含むことを特徴とするキャパシタ。
【請求項３】
請求項１または請求項２において、
前記誘電体は、ストロンチウム、チタン、バリウム、ジルコニウム、鉛、タンタル、ビスマス、ハフニウム、アルミニウム、イットリウム、ランタンから選ばれた１つ以上の元素が、誘電体を構成する金属元素のうちの５０％以上である酸化物であることを特徴とするキャパシタ。
【請求項４】
請求項１乃至請求項３のいずれか一項において、
前記ｎ型半導体は、５原子％以上５０原子％以下の濃度の窒素を有することを特徴とするキャパシタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に用いられるキャパシタおよびキャパシタを用いた半導体装置に関する。
【背景技術】
【０００２】
半導体集積回路等に用いられるキャパシタは従来、金属や導電性の高いシリコン等の半導体によって形成される電極の間に酸化シリコン等の誘電体を挟む構造のものが用いられてきた。しかしながら、回路が微細化されると酸化シリコン（比誘電率４程度）よりも誘電率の高い材料（ｈｉｇｈ−ｋ材料）を用いることが検討されるようになった。
【０００３】
このようなｈｉｇｈ−ｋ材料を用いる際の問題点は、一般にｈｉｇｈ−ｋ材料の電子親和力（真空準位と伝導帯下端とのエネルギー差）が大きいということである。例えば、非特許文献１によると、酸化シリコンの電子親和力は０．９電子ボルトであるのに対し、ｈｉｇｈ−ｋ材料のひとつである酸化ハフニウムの電子親和力は２．５電子ボルトである。
【０００４】
このため、例えば、ｎ型シリコンと酸化シリコンの接合では、ポテンシャル障壁が３．５電子ボルトであったのに、ｎ型シリコンと酸化ハフニウムの接合では、ポテンシャル障壁が１．５電子ボルト（接合での分極のため、ポテンシャル障壁は必ずしもｎ型シリコンの仕事関数と誘電体の電子親和力の差と等しくならないことに注意が必要である）まで低下してしまう。
【０００５】
１．５電子ボルト程度の障壁でも誘電体の厚さが５ｎｍ以上であれば、絶縁特性に顕著な問題は生じないが、回路の微細化と共に誘電体の厚さも３ｎｍ以下となることが要求されると量子効果によるトンネル電流が大きくなり、キャパシタとしての機能が十分に果たせないことが問題となっている。
【０００６】
また、より誘電率の大きな酸化タンタルやチタン酸バリウムストロンチウム、チタン酸鉛、ジルコン酸鉛、ジルコン酸バリウム等ではｎ型シリコンとの接合のポテンシャル障壁が０．５電子ボルト以下であり、誘電体の厚さが１０ｎｍ以上であっても十分な絶縁性を示すことは難しい。
【０００７】
一般にポテンシャル障壁が１電子ボルト以上であれば、熱的な励起が無視できるので、誘電体が相応の厚さを有する限り、キャパシタとして実用的であると考えられる（非特許文献１参照）。逆にポテンシャル障壁が１電子ボルト未満であるとキャパシタの誘電体として相応しくないと考えられる。
【０００８】
このような問題点に関しては、用いる金属を金（仕事関数５．１電子ボルト）、パラジウム（仕事関数５．２電子ボルト）、白金（仕事関数５．４電子ボルト）のようにｎ型シリコン（仕事関数４．０電子ボルト）よりも仕事関数の高い材料とすることで、解決することが考えられる。すなわち、仕事関数がｎ型シリコンより１電子ボルト高い金属と誘電体との間では、誘電体のポテンシャル障壁の高さはｎ型シリコンの場合より１電子ボルト高くなるためである。
【０００９】
しかしながら、このような仕事関数の高い金属は高価であり、その薄膜はスパッタリング法のように物理的な方法で形成する以外に実用的な作製方法はない。物理的な成膜方法では、例えば、ＤＲＡＭで用いられるようなトレンチ型キャパシタあるいはスタック型キャパシタのような特殊な形状の物体に被覆性よく形成することは困難である。
【００１０】
また、このような仕事関数の高い金属はｈｉｇｈ−ｋ材料とも反応しやすいことが報告されている。さらには、例えば、白金は酸化物からの酸素の脱離を促進することから、ｈｉｇｈ−ｋ材料との間に、別途、バリヤ層を別の材料で形成することが必要とされている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】米国特許第５７６４５６２号
【特許文献２】米国特許第５８７７５２２号
【特許文献３】米国特許第５８０２０００号
【特許文献４】米国特許第７７７２０５３号
【特許文献５】米国特許公開２０１１／０２２７０７４号
【非特許文献】
【００１２】
【非特許文献１】Ｊｏｈｎ  Ｒｏｂｅｒｔｓｏｎ，  ”Ｂａｎｄ  ｏｆｆｓｅｔｓ  ｏｆ  ｗｉｄｅ−ｂａｎｄ−ｇａｐ  ｏｘｉｄｅｓ  ａｎｄ  ｉｍｐｌｉｃａｔｉｏｎｓ  ｆｏｒ  ｆｕｔｕｒｅ  ｅｌｅｃｔｒｏｎｉｃ  ｄｅｖｉｃｅｓ”  Ｊｏｕｒｎａｌ  ｏｆ  Ｖａｃｕｕｍ  Ｓｃｉｅｎｃｅ  ａｎｄ  Ｔｅｃｈｎｏｌｏｇｙ  Ｂ，  １８  ｐ．  １７８５  （２０００）．
【非特許文献２】Ｒ．  Ｅ．  Ｊｏｎｅｓ  ｅｔ  ａｌ．  ”Ｅｖｉｄｅｎｃｅ  ｆｏｒ  ｐ−Ｔｙｐｅ  Ｄｏｐｉｎｇ  ｏｆ  ＩｎＮ”，  Ｐｈｙｓ．  Ｒｅｖ．  Ｌｅｔｔ．  ９６，  ｐ．  １２５５０５  （２００６）．
【非特許文献３】Ｍ．  Ｎａｋａｍｕｒａ  ｅｔ  ａｌ．，  ”Ｔｈｅ  Ｐｈａｓｅ  Ｒｅｌａｔｉｏｎｓ  ｉｎ  ｔｈｅ  Ｉｎ２Ｏ３−Ｇａ２ＺｎＯ４−ＺｎＯ  Ｓｙｓｔｅｍ  ａｔ  １３５０℃”、Ｊ．  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｃｈｅｍ．，Ｖｏｌ．９３，  ｐ．  ２９８−３１５  （１９９１）．
【発明の概要】
【発明が解決しようとする課題】
【００１３】
本発明は、安価な材料で、ｈｉｇｈ−ｋ材料を用いたキャパシタを提供することを課題の一とする。また、本発明は、特殊な形状の表面にも被服性よく形成されたｈｉｇｈ−ｋ材料を用いたキャパシタを提供することを課題の一とする。また、本発明は、十分に微細化された場合に適したキャパシタを提供することを課題とする。
【００１４】
また、本発明はキャパシタを有する半導体装置を提供することを課題とする。また、本発明は、上記キャパシタあるいは半導体装置の一の製造方法を提供することを課題とする。本発明では以上の課題の少なくとも１つを解決する。
【課題を解決するための手段】
【００１５】
本発明の一態様は、誘電体の一つの面に接して設けられた、インジウム、錫あるいは亜鉛の少なくとも一つと窒素とを有し、仕事関数が５．０電子ボルト以上のｎ型半導体を有するキャパシタである。また、本発明の一態様は、誘電体の一つの面に接して設けられた、インジウム、錫あるいは亜鉛の少なくとも一つと窒素とを有し、仕事関数が５．０電子ボルト以上のｎ型半導体と、該ｎ型半導体に対向するように誘電体の他の面に設けられた導電性を有する材料とを有する半導体装置である。また、本発明の一態様は、絶縁物の側面に形成された、インジウム、錫あるいは亜鉛の少なくとも一つと窒素とを有し、仕事関数が５．０電子ボルト以上の膜状のｎ型半導体と、前記ｎ型半導体上に形成された膜状の誘電体とを有する半導体装置である。
【００１６】
上記において、誘電体はチタン酸ストロンチウム、チタン酸鉛、チタン酸バリウムストロンチウム、ジルコン酸鉛、ジルコン酸バリウム、酸化タンタル、ビスマスチタン酸ストロンチウム、酸化チタン、酸化ジルコニウム、酸化ハフニウム、酸化アルミニウム、酸化イットリウム、酸化ランタン、珪酸ジルコニウム、珪酸ハフニウムから選ばれた１つ以上の材料を含んでもよい。
【００１７】
上記において、誘電体は、ストロンチウム、チタン、バリウム、ジルコニウム、鉛、タンタル、ビスマス、ハフニウム、アルミニウム、イットリウム、ランタンから選ばれた１つ以上の元素が、誘電体を構成する金属元素のうちの５０％以上である酸化物であってもよい。
【００１８】
上記において、誘電体は酸化インジウム、酸化亜鉛、酸化インジウムガリウム、酸化インジウム亜鉛、酸化インジウムガリウム亜鉛から選ばれた１つ以上の材料を含んでもよい。あるいは、誘電体において、インジウム、亜鉛、ガリウムのいずれかが、誘電体を構成する金属元素に占める比率が２０％以上であってもよい。
【００１９】
酸化インジウム、酸化亜鉛等はバンドギャップが２．５電子ボルト以上の酸化物半導体として知られているが、それらのうち電子親和力が４．６電子ボルト以下であるものは、本発明の一態様において、ｎ型半導体とのポテンシャル障壁の高さが１電子ボルト以上となる。バンドギャップが上記のように大きいので、熱励起キャリアが少なく、真性であるものは極めて抵抗が高い。
【００２０】
また、これらの酸化物半導体が相当量のドナーを有していたとしても、本発明の一態様のｎ型半導体との接触によって、ドナーにより生じる電子はｎ型半導体に吸収され、酸化物半導体は空乏化して極めて高抵抗となる。本発明の一態様のｎ型半導体を構成する元素のいくつかはこれらの酸化物半導体を構成する元素でもあるので、製造工程を簡略化することもできる。
【００２１】
同様に窒化ガリウム、窒化ガリウムアルミニウム等も誘電体として用いることができる。
【００２２】
なお、本明細書で金属元素とは、希ガス元素、水素、ホウ素、炭素、窒素、１６族元素（酸素等）、１７族元素（フッ素等）、シリコン、燐、ゲルマニウム、砒素、アンチモン以外の全ての元素のことである。また、酸化物とは、それを構成する元素のうち、金属元素以外の元素に占める酸素の比率が５０原子％以上の化合物のことである。
【００２３】
上記において、ｎ型半導体の仕事関数は５．５電子ボルト以上であることが好ましい。また、上記において、ｎ型半導体の厚さは４ｎｍ以上１０ｎｍ以下であることが好ましい。上記において、ｎ型半導体は、ＡＬＤ（原子層堆積；Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によって形成されることが好ましい。
【００２４】
上記のキャパシタあるいは半導体装置はダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）に用いられてもよい。その他、半導体集積回路に用いられてもよい。また、上記のキャパシタあるいは半導体装置は、トレンチ型キャパシタあるいはスタック型キャパシタの一部もしくは全部を構成してもよい。
【００２５】
ここで、インジウム、錫あるいは亜鉛の少なくとも一つと窒素とを有する高仕事関数のｎ型半導体（以下、高仕事関数化合物半導体ともいう）は、５原子％以上５０原子％以下の濃度の窒素を有することが好ましい。また、高仕事関数化合物半導体は、５原子％以上６６．７原子％以下の濃度の亜鉛を有することが好ましい。あるいは、５原子％以上５０原子％以下の濃度のインジウムを有することが好ましい。あるいは、５原子％以上５７．１原子％以下の濃度の錫を有することが好ましい。
【００２６】
また、高仕事関数化合物半導体では、原子番号が２０以下の金属元素の濃度を１％以下、好ましくは０．０１％以下とするとよい。また、高仕事関数化合物半導体は、酸素や他の原子番号２１以上の金属元素を有していてもよい。また、高仕事関数化合物半導体は水素を０．０１原子％乃至１０原子％含有していてもよい。また、高仕事関数化合物半導体に含まれる酸素の比率を、高仕事関数化合物半導体を構成する金属元素以外の元素（酸素も含む）に対して２０原子％乃至９０原子％としてもよい。
【００２７】
高仕事関数化合物半導体の一例として化学式ＩｎＮとして知られる窒化インジウムがある。窒化インジウムはバンドギャップが０．７電子ボルト以下の半導体であるが、その電子親和力は５．６電子ボルトである。窒化インジウムはウルツ鉱型構造であることが知られている。
【００２８】
なお、窒化インジウムのインジウムの一部をガリウムあるいはアルミニウムで置き換えると、バンドギャップを大きくできることが知られており、その程度は、置き換える比率や置き換える元素に依存する。同様に、電子親和力も置き換える比率や置き換える元素に応じて変化させることができる。
【００２９】
例えば、Ｉｎ０．９Ｇａ０．１Ｎという組成式で表される物質の電子親和力は約５．４電子ボルトとなる。一般にＩｎ１−ａＧａａＮという組成式で表される物質の電子親和力はおおよそ、（５．６−２ａ）［電子ボルト］（ただし、ａ≦０．３）となる。
【００３０】
他の例として化学式Ｚｎ３Ｎ２として知られる窒化亜鉛がある。窒化亜鉛についてはその物性値についての詳細は知られていないが、電子親和力は５．５電子ボルト程度である。窒化亜鉛は立方晶型構造であることが知られている。
【００３１】
このような高仕事関数化合物半導体の作製には、公知のスパッタリング法、真空蒸着法、イオンプレーティング法、ＭＢＥ（ｍｏｌｅｃｕｌａｒ  ｂｅａｍ  ｅｐｉｔａｘｙ）法、ＣＶＤ法（ＭＯＣＶＤ（ｍｅｔａｌ  ｏｒｇａｎｉｃ  ＣＶＤ）法やＡＬＤ法）等を用いればよい。
【００３２】
例えば、窒化ガリウムインジウム（Ｉｎ１−ａＧａａＮ）をＭＯＣＶＤ法で作製するのであれば、原料ガスとして、トリメチルインジウム（（ＣＨ３）３Ｉｎ）とトリメチルガリウム（（ＣＨ３）３Ｇａ）とアンモニアを用い、基板温度は３５０℃乃至５５０℃とすればよい。
【００３３】
また、このような高仕事関数化合物半導体の薄膜を、１０ｎｍ以下の厚さに形成する場合や、アスペクト比が５０を超えるような孔の内部に形成する場合には、上記の原料ガス等を用いて、原子層を１層ずつ堆積するＡＬＤ法が効果的である。
【発明の効果】
【００３４】
上述の高仕事関数化合物半導体の仕事関数は５．０電子ボルト以上である。そのため、真空準位から４電子ボルト乃至５電子ボルト下の準位（典型的には真空準位から４．９電子ボルト下の準位、非特許文献２参照）に形成される多くの欠陥準位がドナーとなり、特にドーピング処理を施さずとも、１×１０１９ｃｍ−３以上、好ましくは１×１０２０ｃｍ−３以上の電子濃度を有するｎ型の半導体となる。
【００３５】
そして、上述のように仕事関数がｎ型シリコンよりも１．０電子ボルト以上高いために、誘電体との接合でのポテンシャル障壁がｎ型シリコンの場合よりも１．０電子ボルト以上高くなる。さらに、これらの高仕事関数化合物半導体は貴金属を使用せずに合成できるものである。また、これらの高仕事関数化合物半導体の極めて薄い膜を均一に堆積することも、特殊な形状の表面にこれらの高仕事関数化合物半導体の薄膜を形成することもできる。
【００３６】
なお、これらの高仕事関数化合物半導体をキャパシタの双方の電極とすることがもっとも効果的であるが、何らかの事情により一方の電極のみに、これらの高仕事関数化合物半導体を用い、他方をより仕事関数の低い材料で作製したとしても、十分な効果が得られる。その場合には、十分な絶縁性を得るためには、これらの高仕事関数化合物半導体を用いた電極（電極Ａ）の電位が、他方の電極（電極Ｂ）の電位と同じか低いことが好ましい。
【００３７】
例えば、電極Ａの仕事関数を５．５電子ボルト、電極Ｂの仕事関数を４電子ボルト、誘電体を酸化タンタル（電子親和力３．２電子ボルト）とする。非特許文献１によると、電極Ｂと誘電体の接合のポテンシャル障壁は０．３６電子ボルトとなる。同様に、電極Ａと誘電体の接合のポテンシャル障壁は１．８６電子ボルトとなる。
【００３８】
電極Ａの電位が電極Ｂよりも低ければ、電子は、電極Ａから電極Ｂに移動することが考えられる。しかし、上述のように電極Ａと誘電体との接合のポテンシャル障壁が１．８６電子ボルトもあるためトンネル確率は極めて低い。
【００３９】
逆に、電極Ａの電位が電極Ｂよりも高ければ、電子は、電極Ｂから電極Ａに移動することが考えられる。この場合、電極Ｂと誘電体との接合のポテンシャル障壁は０．３６電子ボルトと低くなる。さらに、電極Ａの電位が電極Ｂよりも１．５ボルト以上高ければ、その高さのポテンシャル障壁を越えれば、電子は電極Ｂから電極Ａへ移動できる。このため、電極Ａの電位が電極Ｂよりも１．５ボルト以上高くなると、急激にトンネル確率が上昇する。したがって、上記の構成の電極を有するキャパシタでは極性や電位差にも留意する必要がある。
【００４０】
なお、多くのｈｉｇｈ−ｋ材料は酸化物であるため、高仕事関数化合物半導体を構成する金属元素以外の元素に占める酸素の比率が２０原子％乃至９０原子％であると、ｈｉｇｈ−ｋ材料との密着性が良好である。また、界面で酸化還元反応がおこりにくく、界面が化学的に安定である。
【００４１】
特に高仕事関数化合物半導体を構成する金属元素のうちインジウム原子と酸素の結合力は、ｈｉｇｈ−ｋ材料で用いられる多くの金属（例えば、ストロンチウム、チタン、バリウム、ジルコニウム、タンタル、ビスマス、鉛、ハフニウム、アルミニウム、イットリウム、ランタン）の原子と酸素の結合力と同等か弱いため、ｈｉｇｈ−ｋ材料から酸素を引き抜くことがなく、ｈｉｇｈ−ｋ材料を安定化させる上で効果的である。
【図面の簡単な説明】
【００４２】
【図１】本発明の半導体装置の作製方法の例を説明する断面図である。
【図２】本発明の半導体装置の作製方法の例を説明する断面図である。
【図３】本発明の半導体装置の作製方法の例を説明する断面図である。
【図４】本発明の半導体装置の作製方法の例を説明する上面図である。
【図５】本発明の半導体装置の作製方法の例を説明する断面図である。
【図６】本発明の半導体装置の回路を説明する図である。
【図７】本発明の半導体装置の作製方法の例を説明する断面図である。
【発明を実施するための形態】
【００４３】
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
【００４４】
（実施の形態１）
図１（Ａ）乃至図１（Ｃ）、図２（Ａ）乃至図２（Ｃ）及び図４（Ａ）乃至図４（Ｄ）に、本実施の形態の半導体装置（スタック型キャパシタを有するＤＲＡＭ）を作製する工程例を図示する。なお、特に断らない限り、用いる材料、方法等は公知の半導体集積回路作製技術を参照すればよい。
【００４５】
図１（Ａ）乃至図１（Ｃ）及び図２（Ａ）乃至図２（Ｃ）は本実施の形態の半導体装置の作製工程の断面図であり、図４（Ａ）乃至図４（Ｄ）は、本実施の形態の半導体装置の作製工程を上面より見た場合の模式図である。図４（Ａ）乃至図４（Ｄ）には、主要な配線等のみを描いている。図４（Ａ）乃至図４（Ｄ）の一点鎖線Ａ−Ｂの断面が、図１（Ａ）乃至図１（Ｃ）及び図２（Ａ）乃至図２（Ｃ）に相当する。
【００４６】
本実施の形態では、いわゆるＦｏｌｄｅｄ（折り返し）ビット方式のＤＲＡＭを作製する場合について説明する。Ｆｏｌｄｅｄビット方式では、メモリセルの面積は最小で８Ｆ２（Ｆは最小加工寸法（Ｆｅａｔｕｒｅ  Ｓｉｚｅ））となる。Ｆが２０ｎｍ以下となると、ＤＲＡＭは物理的な限界に差しかかる。ＤＲＡＭでは、キャパシタの容量は常にビット線の寄生容量の１割以上であることが求められる。すなわち、デザインルールが縮小しても、ビット線の長さが変わらない場合にはキャパシタの容量は一定であることが必要となる。
【００４７】
最小加工寸法Ｆが２０ｎｍ以下においては、スタック型キャパシタを採用するにしてもトレンチ型キャパシタを採用するにしても、それらは一辺２０ｎｍ乃至４０ｎｍの孔に形成される。スタック型キャパシタは外側と内側の２つの電極と誘電体によって構成されるが、電極が薄いと電気抵抗が高まるので好ましくない。一方、誘電体（以下では、電極との間に２電子ボルト以上のポテンシャル障壁があると仮定する）も厚さが２ｎｍ未満となるとトンネル電流によって電荷の保持特性が悪化するので好ましくない。
【００４８】
一般に誘電体の厚さｔは、２ｎｍ以上、かつ、（Ｆ−４［ｎｍ］）以下が必要とされる。これによると、最小加工寸法Ｆが２０ｎｍの場合には、ｔは２ｎｍ以上１６ｎｍ以下、Ｆが１０ｎｍの場合には、ｔは２ｎｍ以上６ｎｍ以下となる。誘電体は可能な限り薄い方が好ましいので、最小加工寸法Ｆが１０ｎｍ乃至２０ｎｍでは、４ｎｍ乃至６ｎｍとすることが好ましい。一方、上記の条件からＦが６ｎｍ未満では、ｔが２ｎｍ未満となり、実用的なキャパシタを作製できないということとなる。
【００４９】
また、限られた断面積の孔を用いて一定の容量を確保するには、孔を深くするか、誘電体をｈｉｇｈ−ｋ材料で構成するか、いずれかの方法を採用することになる。前者に関しては、アスペクト比２００以上の孔を形成することは多くの技術的困難が伴う。そのため、後者の方法が主として検討されている。
【００５０】
しかしながら、アスペクト比５０乃至２００の孔にｈｉｇｈ−ｋ材料を用いたキャパシタを形成することは多くの困難がある。半導体集積回路に用いられている多くの導電性材料では、そのような穴の内面に十分に薄い薄膜を形成することは可能ではあるが、そのような材料は仕事関数が高くないため、ｈｉｇｈ−ｋ材料との間に十分なポテンシャル障壁を形成できず、誘電体の厚さが１０ｎｍ以上必要となり、上記の関係式からはＦが１４ｎｍ未満では使用できない。
【００５１】
一方、白金族元素は仕事関数が高いため、ｈｉｇｈ−ｋ材料との間に十分なポテンシャル障壁を形成できるが、これらの材料は、半導体集積回路に用いられることがあまりなく、現在の技術では、その薄膜を上記のような孔の内面に均一に形成する方法が知られていない。
【００５２】
しかしながら、高仕事関数化合物半導体は、例えば、窒化インジウムの場合であれば、インジウムは砒化インジウム等の化合物半導体で用いられている元素であるので、既存の半導体集積回路作製技術を改良することで、必要な厚さの膜を上記の孔の内面に均一に形成できる。以下、図面にしたがって説明する。
【００５３】
＜図１（Ａ）＞
公知の半導体集積回路作製技術により、単結晶シリコン等の基板１０１上に、第１の絶縁物１０２、ワード線１０３ａおよび１０３ｂ、第１コンタクトプラグ１０４、ビット線１０５、第２コンタクトプラグ１０６を形成する。第１の絶縁物は素子分離絶縁物として機能する。
【００５４】
なお、この工程は図４（Ａ）乃至図４（Ｃ）を参照できる。すなわち、基板１０１上に第１の絶縁物１０２（素子分離絶縁物）を形成して、トランジスタを形成するための複数の長方形の領域を千鳥状に形成する（図４（Ａ））。次に、それらの長方形の領域の中央を横切るように複数のワード線１０３ａ、１０３ｂを形成する。また、長方形の領域には２つずつ第１コンタクトプラグ１０４を設ける（図４（Ｂ））。さらに、各長方形の領域の第１コンタクトプラグ１０４の１つを結ぶように、ビット線１０５をジグザグに形成する（図４（Ｃ））。残された第１コンタクトプラグ１０４には、この後、キャパシタが形成される。
【００５５】
＜図１（Ｂ）＞
酸化シリコンの第２の絶縁物１０７を形成して、これにキャパシタを形成するための孔１０８を設ける。なお、孔１０８の内面に厚さ２ｎｍ乃至５ｎｍの酸化窒化シリコン膜（酸素／窒素＝０．２〜０．８）を形成すると、後述する第１の高仕事関数化合物半導体層１０９との密着性を向上できる。
【００５６】
＜図１（Ｃ）＞
孔１０８の内面に厚さ２ｎｍ乃至５ｎｍの第１の高仕事関数化合物半導体層１０９を形成する。第１の高仕事関数化合物半導体層１０９は厚さが２ｎｍ未満では、導電性が不十分であるため好ましくない。また、第１の高仕事関数化合物半導体層１０９の厚さの上限は最小加工寸法Ｆに応じて決定すればよい。例えば、Ｆが２０ｎｍであれば、５ｎｍ以下とすることが好ましく、Ｆが１０ｎｍであれば、２．５ｎｍ以下とすることが好ましい。
【００５７】
本実施の形態では、高仕事関数化合物半導体として、密着性を高めるため酸化窒化インジウムを用いる。酸化窒化インジウムを構成する元素のうち、酸素と窒素の比率、酸素／窒素は０．２乃至０．８とすればよい。なお、孔１０８の内面に窒素濃度の高い絶縁膜が設けられている場合には、窒化インジウムを用いてもよい。
【００５８】
なお、高仕事関数化合物半導体の抵抗率は１×１０−２Ωｃｍ以下、好ましくは１×１０−４Ωｃｍ以下とするとよい。特に、酸化窒化インジウムに限らず多くの高仕事関数化合物半導体は、水素を１原子％乃至１０原子％含有していると、キャリアが増加して導電率が向上するため好ましい。
【００５９】
＜図２（Ａ）＞
厚さ２ｎｍ乃至５ｎｍの第３の絶縁物１１０を形成する。第３の絶縁物１１０としては各種のｈｉｇｈ−ｋ材料を用いることができるが、酸化ハフニウム、酸化ジルコニウム、酸化タンタル等が好ましい。さらに、再び、酸化窒化インジウムによって、第２の高仕事関数化合物半導体層１１１を形成する。この際、孔１０８が酸化窒化インジウムによって埋められるように、第２の高仕事関数化合物半導体層１１１を形成するとよい。
【００６０】
＜図２（Ｂ）＞
第２の高仕事関数化合物半導体層１１１をエッチングすることにより、孔１０８以外の部分の第３の絶縁物１１０を露出させ、対向電極１１２を形成する。この工程は、孔１０８の入り口付近での、電極間のショートを防止するためにおこなう。
【００６１】
＜図２（Ｃ）＞
その後、第４の絶縁物１１３、第３コンタクトプラグ１１４を形成し、さらに第５の絶縁物１１５を形成し、キャパシタ線１１６ａ、１１６ｂ、１１６ｃを形成する。本実施の形態では、図４（Ｄ）に示すように、キャパシタ線１１６ａ、１１６ｂ、１１６ｃをワード線１０３ａ、１０３ｂと平行に形成する。しかし、キャパシタ線をビット線１０５と平行に形成してもよい。
【００６２】
このようにして、Ｆｏｌｄｅｄビット方式のＤＲＡＭのメモリセルを作製できる。なお、キャパシタ線１１６ａ、１１６ｂ、１１６ｃはそれぞれ、独立に電位を制御できるが、常に同じ電位を与える共通電位線として用いてもよい。
【００６３】
（実施の形態２）
図３（Ａ）乃至図３（Ｃ）、図４（Ｅ）および図４（Ｆ）に本実施の形態を示す。本実施の形態は薄膜トランジスタを用いて、オープンビット型のＤＲＡＭを作製するものである。オープンビット型のＤＲＡＭのメモリセルの面積は理想的には、実施の形態１で説明したＦｏｌｄｅｄビット線型ＤＲＡＭよりも小さい６Ｆ２（Ｆは最小加工寸法）まで小さくできる。以下図面にしたがって説明する。
【００６４】
＜図３（Ａ）＞
第１の絶縁物２０１の上にビット線２０２を形成する。さらに、第２の絶縁物２０３を形成し、これにビット線２０２に接続する第１コンタクトプラグ２０４を形成する。さらに、適切な厚さおよび大きさの半導体層２０５、半導体層２０５を覆う第３の絶縁物２０６、ワード線２０７ａ、２０７ｂを形成する。第３の絶縁物２０６は薄膜トランジスタのゲート絶縁膜としても機能する。
【００６５】
半導体層２０５は特に限定されず、単結晶、多結晶、非晶質いずれでもよく、シリコン、ゲルマニウム等の１４族元素、砒化ガリウム、酸化インジウム、硫化亜鉛、窒化ガリウム等の化合物でもよい。また、純物質に限らず、何らかの添加物を含有してもよい。また、半導体層２０５は必要に応じて、ｎ型の領域やｐ型の領域あるいは真性の領域、あるいはそれらの中間の導電性を示す領域を有してもよい。
【００６６】
以上の工程は、図４（Ｅ）および図４（Ｆ）を参照することもできる。すなわち、第１の絶縁物２０１上にビット線２０２と、これに接続する第１コンタクトプラグ２０４を形成する（図４（Ｅ））。さらに、ビット線２０２と重なるように、半導体層２０５を形成する。また、ワード線２０７ａ、２０７ｂを形成する（図４（Ｆ））。
【００６７】
一般に、第１の絶縁物２０１の下には、何らかの半導体集積回路が設けられていることが多い。その場合には、それらによって発生するノイズが上層の薄膜トランジスタの動作に支障をもたらすことがある。この問題に対しては、薄膜トランジスタの下に何らかのシールド層を設けて、ノイズを吸収させるとよいが、図４（Ｆ）に見られるように、ビット線２０２と半導体層２０５が重なるように配置すると、ビット線２０２がシールド層となり、ノイズを吸収する。
【００６８】
＜図３（Ｂ）＞
第４の絶縁物２０８を形成し、第２コンタクトプラグ２０９ａ、２０９ｂを形成する。さらにキャパシタを形成するための孔を有する第５の絶縁物２１０を形成し、高仕事関数化合物半導体層２１１ａ、２１１ｂとそれらを覆う第６の絶縁物２１２を形成する。第６の絶縁物２１２としてはｈｉｇｈ−ｋ材料を用いるとよい。高仕事関数化合物半導体層２１１ａ、２１１ｂと第６の絶縁物２１２の作製方法については実施の形態１を参照すればよい。
【００６９】
＜図３（Ｃ）＞
対向電極２１３ａ、２１３ｂを形成した後、第７の絶縁物２１４と対向電極２１３ａ、２１３ｂに接続する第３コンタクトプラグ２１５ａ、２１５ｂ、キャパシタ線２１６を形成する。以上で、オープンビット型ＤＲＡＭのメモリセルを作製できる。
【００７０】
本実施の形態では、キャパシタ線２１６は、ビット線２０２と平行に配置される。キャパシタ線２１６には、常に同じ電位を与えてもよいが、ビット線２０２に同期した電位としてもよい。例えば、特許文献１に記載されているように、ビット線とは逆の位相の相補的な電位を与えてもよい。
【００７１】
本実施の形態で示したオープンビット型ＤＲＡＭのメモリセルは、ビット線２０２がトランジスタの下に配置されているため、スタック型キャパシタを有しながらも設計の自由度が高い。スタック型キャパシタを有するオープンビット型ＤＲＡＭとしては、例えば、特許文献２や特許文献３に記載されているが、例えば、特許文献２では、トランジスタとビット線を接続するため補助配線が必要であり、また、特許文献３では、ビット線がワード線と直角でない角度で交差する（その結果、メモリセルが平行四辺形となる）ことが求められる。
【００７２】
いずれも、余計なプロセスや余分な面積が生じる。これらは、ビット線とキャパシタが共にトランジスタの上に存在するためであり、ビット線がキャパシタを避けるように配置することが求められる。これに対し、本実施の形態のようにビット線をトランジスタの下、キャパシタをトランジスタの上とすると、キャパシタの位置に関係なくビット線を配置できるため、極めて効率的なレイアウトとなる。
【００７３】
（実施の形態３）
図５及び図６に本実施の形態を示す。本実施の形態は２つのトランジスタを用いて、信号増幅型のメモリセル（特許文献４参照）を作製するものである。
【００７４】
図６（Ａ）は実施の形態１および実施の形態２でも説明した通常の１トランジスタ１キャパシタ型のＤＲＡＭのメモリセルの回路図である。このＤＲＡＭでは、ワード線ＷＬの電位に応じて書き込みトランジスタＷＴがオンオフし、ビット線ＢＬとキャパシタＣＳの間で電荷を移動させる。そのため、ビット線ＢＬの寄生容量に応じて、キャパシタＣＳの容量を決定する必要があり、デザインルールが縮小しても同程度の容量が必要である。そのため、トレンチ型キャパシタやスタック型キャパシタ、あるいはｈｉｇｈ−ｋ材料の採用等が必須となっている。
【００７５】
これに対し、図６（Ｂ）に示されるメモリセルは２トランジスタ１キャパシタ型であり、セルに蓄えられた電荷を読み出しトランジスタＲＴで増幅するため、キャパシタの容量は理想的には読み出しトランジスタＲＴと同じ速度で縮小することができる。
【００７６】
しかしながら、現実には書き込みトランジスタＷＴのソースとドレイン間はオフ状態であっても有限の抵抗状態（通常、１×１０１３Ω〜１×１０１４Ω）である。キャパシタの電荷がなくなるまでの時間は、この抵抗とキャパシタＣＳの容量の積である。したがって、キャパシタＣＳの容量が減少すると、電荷の減少も早くなる。
【００７７】
図６（Ａ）の１トランジスタ１キャパシタ型のＤＲＡＭのメモリセルのキャパシタＣＳの容量は１×１０−１４Ｆ程度であるため、電荷がなくなるのに要する時間は０．１秒程度である。そのため、このタイプのメモリセルでは１秒に数十回電荷を再注入（リフレッシュ）する必要がある。
【００７８】
このことは、図６（Ｂ）のメモリセルでも同様で、キャパシタＣＳの容量が１×１０−１４Ｆ程度であれば１秒に数十回のリフレッシュで済む。しかし、そのような大きな容量を有するのであれば余分なトランジスタを設ける意味はない。トランジスタを余分に設けるからには、容量をさらに小さくすることが望ましい。
【００７９】
しかし、容量がさらに１０分の１、１００分の１となれば、電荷がなくなる時間も１０分の１、１００分の１となるので、リフレッシュの回数も１秒に数百回、数千回となり、およそ現実的でなくなる。すなわち、図６（Ｂ）に示されるメモリセルは、トランジスタのオフ状態の抵抗が１×１０１５Ω以下では実用的ではない。
【００８０】
図６（Ｂ）に示される回路を用いて、実用的なメモリセルを構成するには、書き込みトランジスタＷＴのオフ抵抗が１×１０１８Ω以上、好ましくは１×１０２１Ω以上であることが必須である。例えば、キャパシタＣＳの容量を通常のＤＲＡＭの千分の１の１×１０−１７Ｆとすると、書き込みトランジスタＷＴのオフ抵抗が１×１０１８Ωのときは、１秒間に数回、オフ抵抗が１×１０２１Ωのときは、数分に１回のリフレッシュでよく、通常のＤＲＡＭと比較しても消費電力が低減できる。オフ抵抗がさらに大きければよりリフレッシュの頻度を低下させることができる。
【００８１】
このような非常に高いオフ抵抗を得るためには、極めて薄いシリコン（特許文献４参照）、あるいは、バンドギャップが２．５電子ボルト以上４電子ボルト以下、好ましくは３電子ボルト以上３．８電子ボルト以下のワイドバンドギャップ半導体を使用すること（特許文献５参照）が必要となる。後者としては、例えば、酸化インジウム、酸化亜鉛等の酸化物半導体、窒化ガリウム等の窒化物半導体、硫化亜鉛等の硫化物半導体等を用いればよい。
【００８２】
オフ抵抗は、熱的に励起するキャリアの濃度に比例する。ドナーやアクセプタによるキャリアが全く存在しない状態（真性半導体）であっても、バルクのシリコンの場合にはバンドギャップが１．１電子ボルトなので、室温（３００Ｋ）での熱励起キャリアの濃度は１×１０１１ｃｍ−３程度である。
【００８３】
なお、特許文献４では、極めて薄いシリコンでは、量子効果によりバンドギャップが拡大するため、熱励起キャリアはバルクのシリコンより３桁程度少ないと報告されている。
【００８４】
一方、バンドギャップ３．２電子ボルトの半導体では熱励起キャリアの濃度は１×１０−７ｃｍ−３程度となる。電子移動度が同じ場合、抵抗率は、キャリア濃度に反比例するので、バンドギャップ３．２電子ボルトの半導体の抵抗率は、シリコンより１８桁も大きい。
【００８５】
なお、ドナーやアクセプタによるキャリアは極力、低濃度であることが好ましく、その濃度は、１×１０１２ｃｍ−３以下とすることが好ましい。これらのキャリア濃度によりトランジスタのしきい値が決定される。
【００８６】
このように、図６（Ｂ）に示される回路をメモリセルとして用いる場合には、トランジスタに用いる半導体の種類や物性が重要である。なお、上記の議論はキャパシタの誘電体の抵抗を無限大としたものであるが、誘電体の厚さやポテンシャル障壁の高さによっては有限の抵抗が生じることがある。その結果、トランジスタのオフ抵抗よりもキャパシタの寄生抵抗が小さくなると、リフレッシュ間隔が想定よりも短くなることがある。
【００８７】
可能な限りキャパシタの寄生抵抗を大きくするには、実質的な誘電体の厚さを５ｎｍ以上、好ましくは１０ｎｍ以上、ポテンシャル障壁を１．５電子ボルト以上、好ましくは２．５電子ボルト以上とするとよい。以下図面にしたがって説明する。
【００８８】
＜図５（Ａ）＞
単結晶シリコン等の基板３０１に導電性領域３０２ａ、３０２ｂ、フローティングゲート３０３を形成する。このうち、導電性領域３０２ａは図６（Ｂ）に共通電位線ＣＬで示される配線となり、書き込みワード線ＷＷＬ、読み出しワード線ＲＷＬと平行に形成する。また、第１の絶縁物３０４を形成する。
【００８９】
＜図５（Ｂ）＞
第１の絶縁物３０４をエッチングして、フローティングゲート３０３の表面を露出させ、また、コンタクトホールを形成して、導電性領域３０２ｂに接続する第１コンタクトプラグ３０５を埋め込む。さらに、厚さ２ｎｍ乃至１０ｎｍ、好ましくは２ｎｍ乃至５ｎｍの適切な形状、面積の半導体層３０６と、それを覆う第２の絶縁物３０７を形成する。半導体層３０６の材料は上記した条件を満たすものを選択するとよい。
【００９０】
第２の絶縁物３０７は、半導体層３０６を用いて形成される薄膜トランジスタのゲート絶縁膜として、また、キャパシタの誘電体としても機能する。さらに、第２の絶縁物３０７はｈｉｇｈ−ｋ材料を用いて構成し、厚さは２ｎｍ乃至１０ｎｍ、好ましくは２ｎｍ乃至５ｎｍとする。
【００９１】
＜図５（Ｃ）＞
反応性スパッタリング法で酸窒化亜鉛もしくは酸窒化インジウム、酸窒化錫、酸窒化インジウム亜鉛、酸窒化インジウム亜鉛ガリウム（組成式はＩｎａＧａｂＺｎｃＯｄＮｅ、（０≦ａ≦１、０≦ｂ≦１、０≦ｃ≦１、０≦ｄ≦１、０≦ｅ≦１））等の仕事関数の高い酸窒化物膜（以下、高仕事関数酸窒化物膜３０８という）を成膜する。
【００９２】
例えば、酸窒化亜鉛を成膜するには、酸化亜鉛をターゲットにして、窒素濃度が５０％以上かつ酸素濃度が５％以下の雰囲気という条件を採用すればよい。同様に、酸窒化インジウム、酸窒化錫、酸窒化インジウム亜鉛、酸窒化インジウム亜鉛ガリウムを成膜するには、窒素濃度が５０％以上かつ酸素濃度が５％以下の雰囲気で、それぞれ、酸化インジウム、酸化錫、酸化インジウム亜鉛、酸化インジウム亜鉛ガリウムをターゲットとして用いればよい。
【００９３】
また、その際には、基板温度は１００℃乃至６００℃、好ましくは１５０℃乃至４５０℃とするとよい。また、成膜後、１００℃乃至６００℃、好ましくは１５０℃乃至４５０℃の非酸化性雰囲気で熱処理してもよい。
【００９４】
なお、スパッタリング法以外にも、ＡＬＤ法やＣＶＤ法（ＭＯＣＶＤ法等）を採用してもよい。特に、第２の絶縁物３０７の厚さが５ｎｍ以下の場合には、第２の絶縁物３０７へのダメージの少ないＡＬＤ法やＣＶＤ法を用いることが好ましい。
【００９５】
酸化インジウム亜鉛ガリウムの例として、組成式ＩｎＧａＺｎＯ４で表されるものは、ＹｂＦｅ２Ｏ４構造と呼ばれる結晶構造を取ることが知られている（非特許文献３参照）。しかしながら、例えば、５原子％以上の窒素が添加されるとウルツ鉱型構造が安定相となり、それにともなって電子状態も劇的に変化する。また、ＹｂＦｅ２Ｏ４構造に比べるとウルツ鉱型構造は結晶化が容易であるため、比較的低温で結晶化する。
【００９６】
電子状態に関しては、例えば、バンドギャップはＹｂＦｅ２Ｏ４構造のものが３．２電子ボルト程度であるが、ウルツ鉱型構造のものでは２．２電子ボルト以下となり、また、電子親和力も、前者が４．３電子ボルト程度のものが、後者では５．５電子ボルト以上となる。電子親和力が４．９電子ボルト以上となるため、欠陥準位によりｎ型の導電性を呈することとなる。なお、水素はドナーとして機能するため、水素を添加することによってもキャリア濃度を高めることもできる。
【００９７】
なお、高仕事関数酸窒化物膜３０８は、窒素や亜鉛、錫、インジウム以外に酸素を窒素の２乃至５倍含有していると、ゲート絶縁膜との界面でのトラップ準位の発生を抑制する上で好ましい。また、高仕事関数酸窒化物膜３０８は、水素を１原子％乃至１０原子％含有していると、界面の状況が改善され、かつ、キャリアが増加して導電率が向上するため好ましい。
【００９８】
なお、酸化インジウム亜鉛ガリウム（Ｉｎ−Ｇａ−Ｚｎ−Ｏ）の代わりに、二元系金属酸化物である、Ｉｎ−Ｓｎ−Ｏ、Ｓｎ−Ｚｎ−Ｏ、Ａｌ−Ｚｎ−Ｏ、Ｉｎ−Ｇａ−Ｏや、三元系金属酸化物であるＩｎ−Ｓｎ−Ｚｎ−Ｏ、Ｉｎ−Ａｌ−Ｚｎ−Ｏ、Ｓｎ−Ｇａ−Ｚｎ−Ｏ、Ａｌ−Ｇａ−Ｚｎ−Ｏ、Ｓｎ−Ａｌ−Ｚｎ−Ｏや、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏなどを用いてもよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏとは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物という意味である。
【００９９】
その後、導電性の高い金属や金属化合物よりなる導電性膜３０９を適切な厚さだけ形成する。金属膜としてはアルミニウム、チタン、タンタル、タングステン等やそれらを５０％以上有する合金を用いることができ、金属化合物膜としては、それらの窒化物膜を用いることができる。
【０１００】
＜図５（Ｄ）＞
高仕事関数酸窒化物膜３０８と導電性膜３０９をエッチングして、これらの積層した膜よりなる書き込みワード線３１０と読み出しワード線３１１を形成する。また、書き込みワード線３１０と読み出しワード線３１１をマスクとして、アルゴンのような希ガス元素、燐やアルミニウム、ガリウム等の酸化されやすい元素等を照射して半導体層３０６に酸素欠損等を導入し、ｎ型領域３１２を形成する。窒素イオンを照射しても同様にｎ型領域を作製できる。
【０１０１】
＜図５（Ｅ）＞
第３の絶縁物３１３と、第１コンタクトプラグ３０５に接続する第２コンタクトプラグ３１４、およびビット線３１５を形成する。ビット線３１５は図６（Ｂ）のビット線ＢＬに相当し、書き込みワード線ＷＷＬと直交する。
【０１０２】
このようにして作製されるメモリセルの面積は８Ｆ２乃至１２Ｆ２となる。また、このメモリセルでは、フローティングゲート３０３と読み出しワード線３１１の間にキャパシタ３１６（図６（Ｂ）のキャパシタＣＳに相当）が形成される。薄膜トランジスタはｎチャネル型であるため、電荷を保存するためには、キャパシタ側の電位はビット線電位と同じかより高いことが好ましい。
【０１０３】
同様に、読み出しワード線３１１の電位は、フローティングゲート３０３の電位と同じかより低いことが好ましい。その条件が満たされるなら、フローティングゲート３０３の材料の仕事関数に関して特段の条件はなく、むしろ、仕事関数が半導体層を構成する半導体の電子親和力以下であると半導体層３０６との接合の抵抗を下げることができて好ましい。
【０１０４】
読み出しワード線３１１の電位が、フローティングゲート３０３の電位より低い場合（すなわち、フローティングゲート３０３に正の電荷が蓄積されている場合）、これらの間にある半導体層３０６が空乏化し、誘電体となることがある。その場合、キャパシタ３１６の誘電体は、第２の絶縁物３０７と半導体層３０６の積層であるとみなされる。
【０１０５】
したがって、キャパシタ３１６の誘電体の実質的な厚さは第２の絶縁物３０７の電気的な厚さと半導体層３０６の電気的な厚さの和となる。例えば、半導体層３０６と第２の絶縁物３０７の誘電率が同じであれば、第２の絶縁物３０７の厚さが２ｎｍであったとしても、半導体層３０６の厚さが４ｎｍであれば、キャパシタ３１６の誘電体の実質的な厚さは６ｎｍであるため、トンネル電流は十分に小さくできる。
【０１０６】
この条件下では電子は、読み出しワード線３１１から、第２の絶縁物３０７と半導体層３０６を経て、フローティングゲート３０３へ移動しようとするが、読み出しワード線３１１と第２の絶縁物３０７の接合部は高仕事関数酸窒化物が用いられているため、ポテンシャル障壁が１．５電子ボルト以上となるためトンネル確率が極めて低く、十分な絶縁性が保たれる。
【０１０７】
一方、データの書き込みの際には、読み出しワード線３１１の電位を半導体層３０６よりも高くすることにより、半導体層に反転層（チャネル）を形成させてもよい。反転層は導電性が高く、よって、ビット線３１５の電位が、フローティングゲート３０３に伝わりやすくなる。
【０１０８】
なお、書き込みワード線３１０と半導体層３０６とのトンネル電流を低減させる目的からは、書き込みワード線３１０の電位を調整して、近傍（少なくとも書き込みワード線３１０から６ｎｍ以内）の半導体層３０６を空乏化させることが好ましい。
【０１０９】
（実施の形態４）
図７に本実施の形態を示す。本実施の形態では実施の形態３と同様に図６（Ｂ）に示すメモリセルの作製工程について説明する。以下図面にしたがって説明する。なお、詳細は実施の形態３を参照すればよい。
【０１１０】
＜図７（Ａ）＞
実施の形態３で説明した方法等により、基板４０１上に、導電性領域４０２ａ、４０２ｂ、フローティングゲート４０３、第１の絶縁物４０４、第１コンタクトプラグ４０５、半導体層４０６、第２の絶縁物４０７、書き込みワード線４０８、第３の絶縁物４０９を形成する。なお、ここで、書き込みワード線には特に高仕事関数化合物半導体を用いる必要はない。
【０１１１】
＜図７（Ｂ）＞
フローティングゲート４０３、あるいは第１コンタクトプラグ４０５に接続する第２コンタクトプラグ４１０を形成する。さらに、高仕事関数酸窒化物膜４１１をいくつかの第２コンタクトプラグ４１０と接するように形成する。高仕事関数酸窒化物膜４１１の作製方法は実施の形態３を参照すればよい。
【０１１２】
また、高仕事関数酸窒化物膜４１１を覆って、ｈｉｇｈ−ｋ材料を用いて、第４の絶縁物４１２を形成する。第４の絶縁物４１２は、キャパシタ４１４の誘電体として機能する。厚さは５ｎｍ以上１０ｎｍ以下とすればよい。作製方法等は実施の形態１乃至実施の形態３を参照すればよい。
【０１１３】
さらに、実施の形態３の書き込みワード線３１０、読み出しワード線３１１と同様に高仕事関数酸窒化物膜と導電成膜の積層である読み出しワード線４１３を第４の絶縁物４１２上に形成する。この結果、読み出しワード線４１３と高仕事関数酸窒化物膜４１１、第４の絶縁物４１２からなるキャパシタ４１４が形成される。
【０１１４】
＜図７（Ｃ）＞
第５の絶縁物４１５と、第２コンタクトプラグ４１０のうち、高仕事関数酸窒化物膜４１１が設けられていないものに接続する第３コンタクトプラグ４１６、および第３コンタクトプラグ４１６に接続するビット線４１７を形成する。このようにして作製されるメモリセルの面積は６Ｆ２乃至９Ｆ２（Ｆは最小加工寸法）となる。
【符号の説明】
【０１１５】
１０１    基板
１０２    第１の絶縁物
１０３ａ    ワード線
１０３ｂ    ワード線
１０４    第１コンタクトプラグ
１０５    ビット線
１０６    第２コンタクトプラグ
１０７    第２の絶縁物
１０８    孔
１０９    第１の高仕事関数化合物半導体層
１１０    第３の絶縁物
１１１    第２の高仕事関数化合物半導体層
１１２    対向電極
１１３    第４の絶縁物
１１４    第３コンタクトプラグ
１１５    第５の絶縁物
１１６ａ    キャパシタ線
１１６ｂ    キャパシタ線
１１６ｃ    キャパシタ線
２０１    第１の絶縁物
２０２    ビット線
２０３    第２の絶縁物
２０４    第１コンタクトプラグ
２０５    半導体層
２０６    第３の絶縁物
２０７ａ    ワード線
２０７ｂ    ワード線
２０８    第４の絶縁物
２０９ａ    第２コンタクトプラグ
２０９ｂ    第２コンタクトプラグ
２１０    第５の絶縁物
２１１ａ    高仕事関数化合物半導体層
２１１ｂ    高仕事関数化合物半導体層
２１２    第６の絶縁物
２１３ａ    対向電極
２１３ｂ    対向電極
２１４    第７の絶縁物
２１５ａ    第３コンタクトプラグ
２１５ｂ    第３コンタクトプラグ
２１６    キャパシタ線
３０１    基板
３０２ａ    導電性領域
３０２ｂ    導電性領域
３０３    フローティングゲート
３０４    第１の絶縁物
３０５    第１コンタクトプラグ
３０６    半導体層
３０７    第２の絶縁物
３０８    高仕事関数酸窒化物膜
３０９    導電性膜
３１０    書き込みワード線
３１１    読み出しワード線
３１２    ｎ型領域
３１３    第３の絶縁物
３１４    第２コンタクトプラグ
３１５    ビット線
３１６    キャパシタ
４０１    基板
４０２ａ    導電性領域
４０２ｂ    導電性領域
４０３    フローティングゲート
４０４    第１の絶縁物
４０５    第１コンタクトプラグ
４０６    半導体層
４０７    第２の絶縁物
４０８    書き込みワード線
４０９    第３の絶縁物
４１０    第２コンタクトプラグ
４１１    高仕事関数酸窒化物膜
４１２    第４の絶縁物
４１３    読み出しワード線
４１４    キャパシタ
４１５    第５の絶縁物
４１６    第３コンタクトプラグ
４１７    ビット線
ＷＬ    ワード線
ＢＬ    ビット線
ＣＬ    共通電位線
ＣＳ    キャパシタ
ＷＴ    書き込みトランジスタ
ＲＴ    読み出しトランジスタ
ＷＷＬ    書き込みワード線
ＲＷＬ    読み出しワード線
【図１】
0005839566.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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