(57)【特許請求の範囲】
【請求項１】
複数のビットセルであり、各ビットセルが、
ソースおよびドレインを有する第1のpFETと、
ソースおよびドレインを有する第2のpFETと、
第1の端子、および前記第1のpFETの前記ドレインに接続された第2の端子を有する第1のパスゲートトランジスタと、
第1の端子、および前記第2のpFETの前記ドレインに接続された第2の端子を有する第2のパスゲートトランジスタと
を備える、複数のビットセルと、
入力ポートを有し、前記第1および第2のパスゲートトランジスタの前記第1の端子に接続された出力ポートを有するドライバと、
前記ドライバの前記入力ポートに接続されたゲートを有し、前記第1のpFETの前記ソースおよび前記第2のpFETの前記ソースに接続されたドレインを有するヘッダpFETと
を備え、
前記ヘッダpFETが、前記複数のビットセルのうちの少なくとも2つの隣接ビットセル間で共有され、
前記ドライバは、前記複数のビットセルに書き込むために第1の信号を前記第1および第2のパスゲートトランジスタに提供し、かつ、前記第1の信号の提供に先立って、第2の信号を前記ヘッダpFETに提供するようにさらに構成された、装置。
【請求項２】
前記ヘッダpFETが、
前記第1および第2のパスゲートトランジスタがオフのときはオンになり、
前記第1および第2のパスゲートトランジスタがオンのときはオフになる
ように構成された、請求項1に記載の装置。
【請求項３】
第1の共通ノードおよび第2の共通ノードをさらに備え、
前記第1の共通ノードが真ビット線を備え、
前記第2の共通ノードが相補ビット線を備える、請求項2に記載の装置。
【請求項４】
前記第1の共通ノードが、前記第1のパスゲートトランジスタの前記第2の端子に接続するように動作可能に構成され、
前記第2の共通ノードが、前記第2のパスゲートトランジスタの前記第2の端子に接続するように構成された、請求項3に記載の装置。
【請求項５】
前記第1の共通ノードおよび第2の共通ノードが、前記ビットセルに対する書込み動作を実施するときに相補的論理電圧に駆動される、請求項4に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
米国特許法第119条に基づく優先権主張
本特許出願は、本明細書の譲受人に譲渡され参照により本明細書に明示的に組み込まれる、2012年1月23日に出願された「IMPROVED LOW VOLTAGE WRITE SPEED BITCELL」という名称の仮特許出願第61/589,570号に対する優先権を主張するものである。
【０００２】
本開示は、特に低電圧適用例の場合に、メモリの性能を向上させることに関する。より詳細には、低電圧書込み速度ビットセルの性能向上、ならびに、8トランジスタ(8T)ビットセルにおける向上を開示する。
【背景技術】
【０００３】
コンピュータなどの電気デバイスの製造業者は、これらのデバイスをより効率的なものにしようと努力し続けている。これらのデバイスをより効率的なものにする方法の1つは、デバイスの動作電圧を低くすることである。したがって、これらのデバイスの多くは、低電圧プロセッサを利用する。多くの低電圧プロセッサは、1ボルト未満の供給電圧で動作することができる。このような低電圧動作により、コンピュータなどのデバイスは、かなりの電力を節約することができ、長時間にわたって電池電力で稼働することができる。さらに、マルチコアプロセッサの登場により、ラップトップコンピュータなどのデバイスにとって電力節約がより重要になってきている。
【０００４】
65nmよりも小さい集積回路コンポーネントを製造できる技術など、新たな製造技術は、低電圧システムの設計者にとっての多くの追加の技術的課題を生み出してきた。そのような課題の1つは、デバイスリーク(Le)およびしきい値電圧(Vt)のばらつきなど、65nm未満の製造技術に関連する一層高い本質的なデバイスばらつきに関係するものである。製造欠陥のせいによるこのような低電圧でのデバイススイッチングなど、回路パラメータの感度も、設計者にとってのもう1つの課題である。
【０００５】
一般に、プロセッサの最小動作電圧(Vcc min)は、メモリセルに対して読み書きするためにメモリシステムによって必要とされる最小電圧によって制限される。プロセッサとともに組み込まれる高性能データ記憶装置(すなわちメモリセル)の量がますます増加していることを、理解することができる。低電圧かつ高性能のメモリを有する65nm未満の低電圧プロセッサは通常、テストおよびバーンイン手順の間、著しい歩留まり損失を有する。これらのより低い歩留まりは、より低い電圧が経済性の点から実現可能かどうか、およびどんな電圧レベルが経済性の点から実際的であるかを、プロセッサ製造業者に再考させてきた。したがって、高性能メモリ問題の理由で、コスト/性能のトレードオフの改善を提供しようとして現在のプロセッサを以前のプロセッサよりも高い電圧で設計し動作させる傾向があった。製造業者が、従来のメモリ構造に対して、より低い電圧で動作でき、より高い歩留まりで製造できる代替回路トポロジに投資していることを、理解することができる。
【０００６】
内部ICデバイスに電力供給する電源の電圧電位を低減することは、ICデバイスの信頼性および電力消費に有益である可能性があるが、回路板またはシステムのレベルでは、ICは依然として、より高い電源電圧で動作するコンポーネントに結合されることがある。この場合、ICは、2つ以上の電源で動作することができる。各電源は、異なる電圧電位をICに提供することができる。通常、ICの内部回路を駆動するCMOSデバイスに電力供給するために、1つまたは複数の低電圧電源を設けることができる。また、IC外部の回路との間で信号を送信および/または受信するCMOSデバイスに電力供給するために、1つまたは複数の高電圧電源を設けることができる。たとえば、ICには、内部回路用の1.3V電源と、IC外部の回路に結合されたデバイス用の3.3V電源とを提供することができる。
【０００７】
異なる電圧電位の電源によって電力供給される回路は、異なる電圧範囲の信号を出力することができる。たとえば、1.8V電源によって電力供給される、あるディジタル回路は、0〜1.8Vの間で変動する信号を出力することができ、3.3V電源によって電力供給される別のディジタル回路は、0〜3.3Vの間で変動する信号を出力することができる。2つのディジタル回路間の信号レベルの差は、2つのディジタル回路間のどんなインターフェースにおいても問題を生じる可能性がある。
【０００８】
たとえば、CMOSインバータが、3.3Vで動作するCMOSインバータに、1.8Vの最大入力電圧を提供する場合のインターフェースを考えてみる。1.8V入力は通常、CMOSインバータ内のプルアップP型電界効果トランジスタ(pFET)デバイスをディセーブルにすることはできない。というのは、ゲート端子とソース端子との間の-1.5Vの電圧すなわち1.8V-3.3VがpFETデバイスに印加されているからである。しかし、-1.5Vの電圧は、pFETデバイスをイネーブルにするには十分である。3.3VのCMOSインバータの入力に1.8Vが印加されることで、3.3VのCMOSインバータのプルアップpFETデバイスとプルダウンnFETデバイスの両方を同時にイネーブルにすることができる。この場合、3.3VのCMOSインバータは、1.8Vの静的入力ハイを受け取るとき、3.3V電源から接地までの閉じた電流経路を有する。したがって、3.3VのCMOSインバータは、静的状態のときに不必要に電力を消費する。
【０００９】
低電力中央処理装置(CPU)において、電力を低減する方法の1つは、供給電圧を低減することである。ほとんどの低電圧メモリアレイは、低電圧で動作するために、読出し安定性の耐性をもたらす8Tセルを使用する。
【００１０】
しかし、供給電圧が低減されるとき、性能の低下は線形ではない。性能の低下は、供給が低減され最高VtデバイスのVtにより近づくにつれて、指数関数的になる。最高Vtデバイスは通常、漏れ制御の理由でメモリアレイ中で見られる。8Tセル中では、低電圧では書込み速度が周波数を制限するが、本明細書に開示する様々な回路および提案する実施形態は、これらの問題の多くを解決し、これらの問題の多くに対処する。
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本開示は、低電圧適用例における低電圧メモリアレイの使用および適用を改善することに関する。
【課題を解決するための手段】
【００１２】
例示的な一実施形態は、ビットセルを備える装置を開示し、ビットセルは、ソースおよびドレインを有する第1のpFETと、ソースおよびドレインを有する第2のpFETと、第1の端子、および第1のpFETのドレインに接続された第2の端子を有する第1のパスゲートトランジスタと、第1の端子、および第2のpFETのドレインに接続された第2の端子を有する第2のパスゲートトランジスタとを備え、装置はさらに、第1および第2のパスゲートトランジスタの第1の端子に接続された出力ポートを有するドライバと、ドライバの出力ポートに接続されたゲートを有し、第1のpFETのソースおよび第2のpFETのソースに接続されたドレインを有するヘッダpFETとを備え、ヘッダpFETは、パスゲートトランジスタがオフのときはオンになり、パスゲートトランジスタがオンのときはオフになるように構成される。装置はさらに、第1の共通ノードおよび第2の共通ノードを備え、第1の共通ノードは真ビット線を備え、第2の共通ノードは相補ビット線を備え、第1の共通ノードは、第1のパスゲートトランジスタの第2の端子に接続するように動作可能に構成され、第2の共通ノードは、第2のパスゲートトランジスタの第2の端子に接続するように構成され、第1の共通ノードおよび第2の共通ノードは、ビットセルに対する書込み動作を実施するときに相補的論理電圧に駆動され、ドライバ出力が論理値ハイのとき、ヘッダpFETはオフになり、第1のpFETおよび第2のpFETをオフにさせる。装置はさらに、ゲートを備える第3のpFETを備え、ゲートはローに保持され、第3のpFETは、ヘッダpFETに並列接続されるように構成され、ヘッダpFETは、パスゲートトランジスタがオフのときはオンになり、パスゲートトランジスタがオンのときはオフになるように構成され、装置はさらに、第1の共通ノードおよび第2の共通ノードを備え、第1の共通ノードは真ビット線を備え、第2の共通ノードは相補ビット線を備え、第1の共通ノードは、第1のパスゲートトランジスタの第2の端子に接続するように動作可能に構成され、第2の共通ノードは、第2のパスゲートトランジスタの第2の端子に接続するように動作可能に構成され、第1の共通ノードおよび第2の共通ノードは、ビットセルに対する書込み動作を実施するときに相補的論理電圧に駆動され
る。
【００１３】
さらに別の例示的な実施形態は、ビットセルを備える装置を開示し、ビットセルは、ソースおよびドレインを有する第1のpFETと、ソースおよびドレインを有する第2のpFETと、第1の端子、および第1のpFETのドレインに接続された第2の端子を有する第1のパスゲートトランジスタと、第1の端子、および第2のpFETのドレインに接続された第2の端子を有する第2のパスゲートトランジスタとを備え、装置はさらに、入力ポートを有し、第1および第2のパスゲートトランジスタの第1の端子に接続された出力ポートを有するドライバと、ドライバの入力ポートに接続されたゲートを有し、第1のpFETのソースおよび第2のpFETのソースに接続されたドレインを有するヘッダpFETとを備え、ヘッダpFETは、パスゲートトランジスタがオフのときはオンになり、パスゲートトランジスタがオンのときはオフになるように構成される。装置はさらに、第1の共通ノードおよび第2の共通ノードを備え、第1の共通ノードは真ビット線を備え、第2の共通ノードは相補ビット線を備え、第1の共通ノードは、第1のパスゲートトランジスタの第1の端子に接続するように動作可能に構成され、第2の共通ノードは、第2のパスゲートトランジスタの第1の端子に接続するように構成され、第1の共通ノードおよび第2の共通ノードは、ビットセルに対する書込み動作を実施するときに相補的論理電圧に駆動される。
【００１４】
さらに別の例示的な実施形態では、ビットセルを備える装置が開示され、ビットセルは、ソースおよびドレインを有する第1のnFETと、ソースおよびドレインを有する第2のnFETと、第1の端子、および第1のnFETのドレインに接続された第2の端子を有する第1のパスゲートトランジスタと、第1の端子、および第2のnFETのドレインに接続された第2の端子を有する第2のパスゲートトランジスタとを備え、装置はさらに、第1および第2のパスゲートトランジスタの第1の端子に接続された出力ポートを有するドライバと、ドライバの入力ポートに結合されたゲートであって、ドライバの出力ポートの電圧に対して相補的な電圧を受け取るように構成されたゲートを有し、第1のnFETのソースおよび第2のnFETのソースに接続されたドレインを有するフッタnFETとを備える。装置はさらに、ソースおよびドレインを有する第1のpFETであって、ドレインが第1のパスゲートトランジスタの端子に接続された第1のpFETと、ソースおよびドレインを有する第2のpFETであって、ドレインが第2のパスゲートトランジスタの端子に接続された第2のpFETとを備える。装置はさらに、ドライバの出力ポートに接続されたゲートを有し、第1のpFETのソースおよび第2のpFETのソースに接続されたドレインをさらに有するヘッダpFETを備え、ヘッダpFETは、パスゲートトランジスタがオフにされたときはオンになり、パスゲートトランジスタがオンにされたときはオフになるように構成され、フッタnFETは、パスゲートトランジスタがオフにされたときはオンになり、パスゲートトランジスタがオンにされたときはオフになるように構成される。装置はさらに、ゲートを備える第3のpFETを備え、このゲートはローに保持され、第3のpFETは、ヘッダpFETに並列接続されるように構成され、装置はさらに、ゲートを備える第3のnFETを備え、このゲートは供給レールに接続され、第3のnFETは、フッタnFETに並列接続されるように構成される。装置はさらに、第1の共通ノードおよび第2の共通ノードを備え、第1の共通ノードは真ビット線を備え、第2の共通ノードは相補ビット線を備え、第1の共通ノードは、第1のパスゲートトランジスタの第2の端子に接続するように動作可能に構成され、第2の共通ノードは、第2
のパスゲートトランジスタの第2の端子に接続するように動作可能に構成され、第1の共通ノードおよび第2の共通ノードは、ビットセルに対する記憶動作を実施するときに相補的論理電圧に駆動され、ドライバ出力が論理値ハイのとき、ヘッダpFETはオフになり、さらに第1のpFETおよび第2のpFETをオフにさせる。
【００１５】
さらに別の例示的な実施形態は、方法を開示し、この方法は、ビットセルに書き込むために信号を第1および第2のパストランジスタに提供するステップであって、ビットセルが、ソースおよびドレインを有する第1のpFET、ならびにソースおよびドレインを有する第2のpFETを備える、ステップと、第2の信号を、第1および第2のpFETのソースに接続されたドレインを備えるヘッダpFETのゲートに提供するステップであって、書込み動作中に第1および第2のpFETをオフにするステップをさらに含み、第2の信号は第1の信号よりも遅れる、ステップとを含む。
【００１６】
さらに別の例示的な実施形態は、方法を開示し、この方法は、ビットセルに書き込むために信号を第1および第2のパストランジスタに提供するステップであって、ビットセルが、ソースおよびドレインを有する第1のnFET、ならびにソースおよびドレインを有する第2のnFETを備える、ステップと、第2の信号を、第1および第2のnFETのソースに接続されたドレインを備えるフッタnFETのゲートに提供するステップであって、書込み動作中に第1および第2のnFETをオフにするステップをさらに含む、ステップとを含む。
【００１７】
さらに別の例示的な実施形態は、装置を開示し、この装置は、ビットセルに書き込むために信号を第1および第2のパストランジスタに提供するための手段であって、ビットセルが、ソースおよびドレインを有する第1のnFET、ならびにソースおよびドレインを有する第2のnFETを備える、手段と、第2の信号を、第1および第2のnFETのソースに接続されたドレインを備えるフッタnFETのゲートに提供するための手段であって、書込み動作中に第1および第2のnFETをオフにするための手段をさらに備える、手段とを備える。
【００１８】
さらに別の例示的な実施形態は、装置を開示し、この装置は、ビットセルに書き込むために信号を第1および第2のパストランジスタに提供するための手段であって、ビットセルが、ソースおよびドレインを有する第1のnFET、ならびにソースおよびドレインを有する第2のnFETを備える、手段と、第2の信号を、第1および第2のnFETのソースに接続されたドレインを備えるフッタnFETのゲートに提供するための手段であって、書込み動作中に第1および第2のnFETをオフにするための手段をさらに備える、手段とを備える。
【００１９】
添付の図面は、本発明の実施形態に関する記述を補助するために提示するものであり、実施形態を限定するためではなく例証するためにのみ提供する。
【図面の簡単な説明】
【００２０】
【図１】本発明の少なくとも1つの実施形態による例示的なユーザ機器(UE)を示す図である。
【図２】本発明の少なくとも1つの実施形態による例示的なプロセッサを示す図である。
【図３】書込みワード線(WWL)および読出しワード線(RWL)ドライバを有する従来の8トランジスタ(8T)ビットセルを示す図である。
【図４】本発明の少なくとも1つの実施形態による、書込みワード線(WWL)および読出しワード線(RWL)ドライバを有する提案される9トランジスタ(9T)ビットセルの例示的な一実施形態を示す図である。
【図５】本発明の少なくとも1つの実施形態による、正チャネル電界効果トランジスタ(pFET)ヘッダのための早期書込みワード線(WWL_E)を有する9トランジスタ(9T)ビットセルの例示的な一実施形態を示す図である。
【図６ａ】短いWLパルス幅を伴う、低電圧および高速での従来のビットセル書込みを示す図である。
【図６ｂ】短いWLパルス幅を伴う、低電圧および高速でのビットセル書込みの例示的な一実施形態を示す図である。
【図７ａ】本発明の少なくとも1つの実施形態による、エリアを節約するために隣接セル間で共有されるpFETヘッダの例示的な一実施形態を示す図である。
【図７ｂ】行全体にわたって共有されるpFETヘッダの例示的な一実施形態を示す図である。
【図８】2次pFETデバイスに接続された、弱められたpFETヘッダの例示的な一実施形態を示す図である。
【図９】回路を駆動するためのフッタnFETデバイスを備える代替のデータ書込み手法の例示的な一実施形態を示す図である。
【図１０】pFETヘッダとnFETフッタとの組合せの例示的な一実施形態を示す図であり、組合せは2次pFETも含むことができ、レイアウトは行全体にわたって共有されるレイアウトとすることができる図である。
【図１１】pFETヘッダ設計を用いた、ビットセルへの向上した低電圧書込み速度のための方法の例示的な一実施形態を示す図である。
【図１２】nFETフッタ設計を用いた、ビットセルへの向上した低電圧書込み速度のための方法の例示的な一実施形態を示す図である。
【発明を実施するための形態】
【００２１】
本発明の特定の実施形態を対象とする後続の記述および関連する図面において、本発明の態様を開示する。本発明の範囲を逸脱することなく、代替実施形態を考案することができる。加えて、本発明の関連性のある詳細を曖昧にしないために、本発明の周知の要素については、詳細に述べないかまたは省略する。
【００２２】
「例示的」という単語は、本明細書では、「例、事例、または例証としての働きをする」ことを意味するように使用される。本明細書で「例示的」として述べる実施形態はいずれも、他の実施形態よりも好ましいかまたは有利であると解釈されるものでは必ずしもない。同様に、「本発明の実施形態」という語は、論じられる特徴、利点、または動作モードを本発明のすべての実施形態が含むことを必要としない。
【００２３】
本明細書の記述において、「書込み」という語は、当技術分野で知られるような「記憶」動作と同義に使用される。同様に、「読出し」という語は、「ロード」と同義に使用される。さらに、この記述では、キャッシュライン全体の粒度よりも細かい粒度を指すものとすることのできる「キャッシュブロック」に関係する読出し/書込み動作に言及する場合がある。しかし、そのような言及は単に説明のためであり、実施形態の範囲を限定するものと解釈されるべきでないことは、理解されるであろう。たとえば、開示する技法は、キャッシュワードやキャッシュラインなど、妥当性に応じて他の任意の粒度に対する動作にも容易に拡張することができる。さらに、データのみの書込み/読出し動作の点からこの記述を提供する場合があるが、言及するキャッシュブロックがデータまたは命令を含んでよいことも理解されるであろう。加えて、メモリ階層のより低いレベルへの言及は、プロセッサまたは処理要素に関連し得るローカルまたは第1のレベルの(L1)キャッシュを越えた補助記憶要素を含む場合がある。たとえば、本明細書における、メモリ階層のより低いレベルへの言及は、第2のレベルの(L2)キャッシュ、メインメモリ、および、L2キャッシュとメインメモリとの間に存在し得る1つまたは複数のレベルのメモリ構造、を指す場合がある。
【００２４】
本明細書で使用する用語は、特定の実施形態を記述するためのものにすぎず、本発明の実施形態を限定するものとはしない。本明細書において、単数形「a」、「an」、および「the」は、コンテキストがはっきりと別段に指示しない限り、複数形も含むものとする。さらに、「含む、備える」(「comprises」、「comprising」、「includes」、および/または「including」)という語は、本明細書で使用されるとき、述べる特徴、整数値、ステップ、動作、要素、および/またはコンポーネントが存在することを指定するが、1つまたは複数の他の特徴、整数値、ステップ、動作、要素、コンポーネント、および/またはこれらのグループが存在するかまたは追加されることを排除しないことも、理解されるであろう。
【００２５】
さらに、たとえばコンピューティングデバイスの要素によって実施されることになる一連のアクションの点から、多くの実施形態について述べる。本明細書に述べる様々なアクションは、特定の回路(たとえば特定用途向け集積回路(ASIC))によって実施されてもよく、1つもしくは複数のプロセッサによって実行されるプログラム命令によって実施されてもよく、またはこの両方の組合せによって実施されてもよいことは、認識されるであろう。加えて、本明細書に述べるこれらの一連のアクションは、対応するコンピュータ命令セットが記憶された任意の形のコンピュータ可読記憶媒体の内部で完全に具体化されるものと考えることができ、コンピュータ命令は、実行されると、関連するプロセッサに、本明細書に述べる機能を実施させることになる。したがって、本発明の様々な態様は、いくつかの異なる形で具体化することができ、これらはすべて、特許請求される主題の範囲内にあると企図されている。加えて、本明細書に述べる実施形態の各々について、本明細書では、そのようないずれかの実施形態の対応する形を、たとえば、記述されたアクションを実施する「ように構成されたロジック」と記述する場合がある。
【００２６】
構成されたロジックまたは「〜ように構成されたロジック」は、特定の論理ゲートまたは要素に限定されず、一般に、本明細書に述べる機能を(ハードウェアを介して、またはハードウェアとソフトウェアの組合せを介して)実施する能力を指すことは、理解されるであろう。したがって、構成されたロジックまたは「〜ように構成されたロジック」は、「ロジック(論理)」という語を共有するにもかかわらず、必ずしも論理ゲートまたは論理要素として実現されるとは限らない。より詳細に後述する実施形態を検討することから、様々なブロック中のロジック間の他の対話または協働も、当業者には明確になるであろう。
【００２７】
図1を参照すると、システム100は、セルラー電話機などのUE200(ここではワイヤレスデバイス)を含む。UE200はプラットフォーム202を有し、プラットフォーム202は、無線アクセスネットワーク(RAN)から送信されたソフトウェアアプリケーション、データ、および/またはコマンドを受信し実行することができる。これらのソフトウェアアプリケーション、データ、および/またはコマンドは、究極的には、コアネットワーク126、インターネット、および/または他のリモートサーバおよびネットワークからくるものである場合がある。プラットフォーム202は送受信機206を備えてよく、送受信機206は、特定用途向け集積回路(「ASIC」208)、または、他のプロセッサ、マイクロプロセッサ、論理回路、もしくは他のデータ処理デバイスに、動作可能に結合される。ASIC208または他のプロセッサは、ワイヤレスデバイスのメモリ212中の任意の常駐プログラムとインターフェースするアプリケーションプログラミングインターフェース(API)210レイヤを実行する。メモリ212は、読取専用メモリもしくはランダムアクセスメモリ(RAMおよびROM)、EEPROM、フラッシュカード、または、コンピュータプラットフォームにとって一般的な任意のメモリからなるものとすることができる。プラットフォーム202はまた、メモリ212中で積極的には使用されないアプリケーションを保持することのできるローカルデータベース214を備えてよい。ローカルデータベース214は、通常はフラッシュメモリセルだが、磁気媒体、EEPROM、光学媒体、テープ、ソフトまたはハードディスクなど、当技術分野で知られている任意の2次記憶デバイスとすることができる。内部プラットフォーム202コンポーネントはまた、当技術分野で知られているように、コンポーネントの中でもとりわけ、アンテナ222、表示装置224、プッシュツートーク(push-to-talk)ボタン228、およびキーボード226など、外部デバイスに動作可能に結合されてもよい。
【００２８】
したがって、本開示の一実施形態は、本明細書に述べる機能を実施する能力を備えるUEを含んでよい。当業者には理解されるであろうが、様々な論理要素を、ディスクリート要素、プロセッサ上で実行されるソフトウェアモジュール、または、ソフトウェアとハードウェアの任意の組合せにおいて具体化して、本明細書に開示する機能を達成することができる。たとえば、ASIC208、メモリ212、API210、およびローカルデータベース214をすべて協調的に使用して、本明細書に開示する様々な機能をロード、記憶、および実行することができる。よって、これらの機能を実施するためのロジックは、様々な要素にわたって分散する場合がある。別法として、これらの機能は、1つのディスクリートコンポーネントに組み込まれてもよい。したがって、図1のUE200の特徴は、説明的なものにすぎないと考えるべきであり、本発明は、図示の特徴または構成に限定されない。
【００２９】
UE200とRANとの間のワイヤレス通信は、符号分割多元接続(CDMA)、W-CDMA、時分割多元接続(TDMA)、周波数分割多元接続(FDMA)、直交周波数分割多重(OFDM)、グローバルシステムフォーモバイルコミュニケーションズ(GSM(登録商標))、3GPPロングタームエボリューション(LTE)、または、ワイヤレス通信ネットワークもしくはデータ通信ネットワーク中で使用できる他のプロトコルなど、種々の技術に基づくことができる。したがって、本明細書に提供する例証は、本発明の実施形態を限定するものとはせず、単に本発明の実施形態の態様に関する記述を補助するにすぎない。
【００３０】
図2に、ビットセルへの向上した低電圧書込み速度の特徴を組み込むように構成された、ASIC208などの例示的なプロセッサ10の機能ブロック図200を示す。プロセッサ10は、制御ロジック14に従って、命令実行パイプライン12中の命令を実行する。制御ロジック14は、プログラムカウンタ(PC)15を維持し、また、1つまたは複数のステータスレジスタ16中のビットをセットおよびクリアして、たとえば、現在の命令セット動作モード、算術演算の結果に関する情報、および論理比較(0、繰上り、等しい、等しくない)などを示す。いくつかの実施形態では、パイプライン12は、複数の並列パイプラインを含むスーパースカラ設計とすることができる。パイプライン12はまた、実行ユニットと呼ばれることもある。汎用レジスタ(GPR)ファイル20は、パイプライン12によってアクセス可能な、メモリ階層の最上部を構成する汎用レジスタ24のリストを提供する。
【００３１】
プロセッサ10は、異なる命令セット動作モードにおける少なくとも2つの命令セットからの命令を実行するが、プロセッサ10は追加で、デバッグ回路18も備える。デバッグ回路18は、各命令の実行時に、少なくとも所定のターゲット命令セット動作モードを現在の命令セット動作モードと比較し、この2つの間のマッチを示す指示を提供するように動作する。デバッグ回路18については、後でより詳細に述べる。
【００３２】
パイプライン12は、命令側変換ルックアサイドバッファ(ITLB)28によって管理されるメモリアドレス変換および許可を用いて、命令キャッシュ(Iキャッシュ)26から命令をフェッチする。データへは、メイン変換ルックアサイドバッファ(TLB)32によって管理されるメモリアドレス変換および許可を用いて、データキャッシュ(Dキャッシュ)30からアクセスされる。様々な実施形態で、ITLB28は、TLB32の一部のコピーを含んでよい。別法として、ITLB28とTLB32とは統合されてもよい。同様に、プロセッサ10の様々な実施形態で、Iキャッシュ26とDキャッシュ30とは、統合または一体化されてもよい。さらに、Iキャッシュ26およびDキャッシュ30は、L1キャッシュとすることができる。Iキャッシュ26および/またはDキャッシュ30中でのミスは、メモリインターフェース34による、メイン(オフチップ)メモリ38、40へのアクセスを引き起こす。メモリインターフェース34は、1つまたは複数のメモリデバイス38、40への共有バスを実現するバス相互接続42へのマスタ入力とすることができ、メモリデバイス38、40は、本開示の例示的な一実施形態による向上した低電圧書込み速度を組み込むことができる。追加のマスタデバイス(図示せず)が、追加的にバス相互接続42に接続することができる。
【００３３】
プロセッサ10は、入出力(I/O)インターフェース44を備えてよい。I/Oインターフェース44は、周辺バス上のマスタデバイスとすることができ、I/Oインターフェース44は、周辺バスを越えてバス46を介して様々な周辺デバイス48、50にアクセスすることができる。プロセッサ10の多くの変形が可能であることを、当業者なら認識するであろう。たとえば、プロセッサ10は、Iキャッシュ26とDキャッシュ30のいずれかまたは両方に対して、第2のレベルの(L2)キャッシュを備えてもよい。加えて、プロセッサ10中に描かれた機能ブロックの1つまたは複数が、特定の実施形態から省略されてもよい。JTAGコントローラ、命令プリデコーダ、分岐先アドレスキャッシュなど、プロセッサ10中に存在し得る他の機能ブロックは、本発明の記述と密接な関係はなく、明確にするためにこれらについては省略する。
【００３４】
情報および信号は、様々な技術および技法のいずれかを使用して表すことができることを、当業者なら理解するであろう。たとえば、上の記述全体を通して参照する場合のあるデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場もしくは磁性粒子、光場もしくは光学粒子、またはこれらの任意の組合せによって表すことができる。
【００３５】
図3に、書込みワード線(WWL)ドライバ310および読出しワード線(RWL)ドライバ320を有する従来の8Tビットセルトランジスタ回路300を示す。8トランジスタ(8T)ビットセルは、読出し安定性の問題をなくすために書込みポート315と読出しポート325とを分離する、6トランジスタ(6T)ビットセルに基づくシングルリードシングルライト(single-read and single-write)ポートビットセルである。この方式は、書込みポート315中で書込み可能性を実施しかつ書込み速度を上げるために6T部分の最適化を可能にし、2トランジスタ(2T)読出しポート325を使用して読出し速度の最適化を可能にする。1つの行のビットセルは、同じWWLおよびRWLを共有し、同じ列のビットセルは、読出しビット線(RBL)、真ビット線312、および相補ビット線314を共有する。真ビット線312は、直列のN型パスデバイス(nFET)およびP型パスデバイス(pFET)を介して、共通の真ノードに選択的に結合され、相補ビット線314は、直列のnFETおよびpFETを介して共通の相補ノードに選択的に結合される。共通の真ノードはTと表され、共通の相補ノードはCと表される。
【００３６】
低電力CPUにおいて、電力を低減する一般的な方法の1つは、供給電圧(VDD)を低減することである。VDDがスケールダウンされるのに伴って、pFETの強度は、nFETの強度よりも激しく劣化する。というのは、ホールと電子との移動度のせいでP型デバイスはより高いしきい値電圧(Vt)を有し、その結果、供給電圧がVtに近づくにつれてドレイン電流(Id)が非線形になるからである。供給電圧は、供給レール(図示せず)に接続されてよい。さらに、供給電圧が低減されるとき、性能の低下は線形ではなく、性能の低下は、供給が低減され最高VtデバイスのVtにより近づくにつれて、指数関数的になる。最高Vtデバイスは通常、漏れ制御の理由でメモリアレイ中で見られる。
【００３７】
ビットセル中では、これらの動作特性が、データ保存と書込み速度の両方について派生的影響を有する。VDDがVtに近づくにつれて、ホールド信号雑音余裕(SNM)が劣化する(SNMは、スタティックランダムアクセスメモリ(SRAM)に関するデータ保存の性能指数である)。というのは、電圧スケールダウンにより、nFETの漏れ電流がpFETの飽和電流に匹敵するようになるからである。この劣化は、書込み速度にも悪影響を及ぼす。というのは、低電圧では、nFETが非常に弱いハイしか得ないとき、pFETは入力をハイにプルアップしなければならないからである。nFET/pFETの比率は通常、2〜3倍なので、pFETは非常に弱い傾向があり、この速度が、低電圧における最小書込み時間(WWL310がセルに書き込むためにハイである必要のある最小時間)を決定することになる。
【００３８】
低電圧における弱いpFETに対してデータ保存および書込み速度を向上させるための最も直接的な方法は、サイズを大きくすることまたはより低いVtのデバイスを使用することである。しかし、これは最適な解決法ではない。というのは、すべての電圧でセルの書込み可能性を劣化させることになるからであり(pFETからの競合がより多いことは、nFETがノードをフリップするのがより困難になることを意味する)、これは漏れの増大につながる。
【００３９】
図4に、本発明の一実施形態による、書込みワード線(WWL)410および読出しワード線(RWL)ドライバ420を有する提案される9トランジスタ(9T)ビットセルの例示的な回路400を示す。回路400は、各ビットセルへのpFETヘッダ430を備え、非常に高速な書込み速度および良いデータ保存を可能にするが、書込み雑音余裕を損なわない。この解決法は、nFET-pFET競合問題を、保存/pFET速度問題から分離する。nFETとpFETとの間の競合は、信号伝搬中に発生する。このことは、入力がハイに遷移する場合に入力と出力との間に遷移遅延があるとき、出力するpFET(たとえばpFET432)と受け取るnFET(たとえばnFET436)との間に競合があることを意味する。この遷移段階の間、シュートスルー電流がVDDからpFETおよびnFETを通って流れ、その結果、かなりの電力損失となる。よって、この分離は、2〜3倍のNP比率がもはや必要でないこと、したがってnFETをサイズダウンするかまたはpFETをサイズアップすることができることを意味する。pFET漏れ経路は今や一連のトランジスタを通るので、低いVtの使用もまた実行可能な適用である。
【００４０】
この手法は、書込み動作中のnFET-pFET競合をなくす。というのは、セルの書込み動作中、ヘッダpFET430が効果的にオフにされ、それによってpFET432および434もまたオフにされるからである。書込み動作が行われた後、ヘッダpFET430ならびにpFET432および434はオンになり、それらの強度は、保存問題を緩和すること、およびセルの片側が1に書き込まれている遷移速度を上げることのために十分なほど、強くなることができる。この場合の側は、WBL側であり、反対側はN_WBL側である。たとえば、この場合、WBLはノードTに書き込み、N_WBLはノードCに書き込む。
【００４１】
WWL410によって制御されるビットセルヘッダとしてpFET430を追加することは、WWL410が立ち上がったときに、pFET432および434が供給電圧から切断されてnFETパスゲートトランジスタ440および442を開かせることを示す。この結果、競合はほとんどなく、これは、内部ノードTまたはCを非常に速くプルダウンさせることにつながる。WWL410がローになると、ヘッダpFET430ならびにpFET432および434はオンになり、適切な側がVDDにスナップアップ(snapped up)される。たとえば、適切な側は、nFETパスゲートトランジスタ440および442を介してVDDに接続された側となる。したがって、WBLがハイであってN_WBLがローである場合、書込みノードTがVDDにプルアップされる。加えて、WWL410がハイであるとき、ヘッダpFET430はオフにされ、これにより、pFET432とnFET436との間の分離が可能になり、上に論じたように競合の低減につながる。この場合、たとえば、nFET436はもはや、pFET432をより長い期間にわたって値ハイに保持するためにpFET432と競合していない。
【００４２】
回路400はまた、ソースおよびドレインを有する第1のpFET432と、ソースおよびドレインを有する第2のpFET434と、第1の端子、および第1のpFET432のドレインに接続された第2の端子を有する第1のパスゲートトランジスタ440と、第1の端子、および第2のpFET434のドレインに接続された第2の端子を有する第2のパスゲートトランジスタ442と、を備えるビットセル450を備える。回路400はさらに、第1および第2のパスゲートトランジスタ440および442の第1の端子に接続された出力ポート(WWL410)を有するドライバと、ドライバの出力ポート(WWL410)に接続されたゲートを有し、第1のpFET432のソースおよび第2のpFET434のソースに接続されたドレインを有するヘッダpFET430とを備える。ヘッダpFET430は、パスゲートトランジスタ440および442がオフのときはオンになり、パスゲートトランジスタ440および442がオンのときはオフになるように構成される。回路400はさらに、第1の共通ノード(T)および第2の共通ノード(C)を備え、ノードTは真ビット線を備え、ノードCは相補ビット線を備え、ノードTは、第1のパスゲートトランジスタ440の第2の端子に接続するように動作可能に構成され、ノードCは、第2のパスゲートトランジスタ442の第2の端子に接続するように構成される。加えて、ノードTおよびノードCは、ビットセルに対する書込み動作を実施するときに相補的論理電圧に駆動されるように構成されてよい。ドライバ出力ポート(WWL410)が論理値ハイのとき、ヘッダpFETはオフになり、第1のpFET432および第2のpFET434をオフにさせる。回路400はさらに、代替実施形態としてpFETを備えるが、これについては後に図8で論じる。
【００４３】
図5に、本発明の少なくとも1つの実施形態による、正チャネル電界効果トランジスタ(pFET)ヘッダのための早期書込みワード線(WWL_E)を有する9トランジスタ(9T)ビットセルを備える回路500の例示的な一実施形態を示す。回路500は、pFETヘッダ520を駆動するための早期信号を提供するのに使用される別個のワード線(WWL_E)510を備える。この手法により、回路は、より高い雑音耐性を有することができる。書込みワード線はnFETパスゲートトランジスタ530まで遅延され、その結果、nFETパスゲートトランジスタ530がオンになると、pFETヘッダ520は完全にオフになり(WWL_E510が立ち上がることから)、したがって競合はない(書き込み可能性の増大につながる)。WWL540がローに戻ると、まずpFETヘッダ520がオンになり、これによりノードTは、nFETパスゲートトランジスタ530がオフにされる前に、非常に素早くハイに駆動されるように遷移する。ノードTの素早い遷移は、ロジックの残りの部分では通常のスルーレートのようだったであろう競合が、この時点でないことによる。たとえば競合があるときは、かつ特に低電圧では、遷移レートは非常に低くなる。これについては後で図6にさらに示すことができる。この実施形態の速い遷移能力は、この設計が、上に論じた第1の実施形態よりも雑音耐性を有し得ることを意味する。ただしこれは、第2の書込みワード線のための十分な金属リソースを必要とする。
【００４４】
書込み雑音余裕を損なうことなく非常に速い書込み速度および良いデータ保存を可能にするために、上に例証したように各ビットセルへのpFETヘッダ520を組み込むことができる。別法として、同じ目的を達成するための実行可能な代替方式として、後でさらに論じるように、nFETフッタ回路を組み込むこともでき、または、pFETヘッダとnFETフッタとのより頑強な組合せを1つの回路中に組み込むことさえできる。これらの解決法の各々は、nFET-pFET競合問題を、保存/pFET速度問題から分離し、それにより、2〜3倍のNP比率はもはや必要なく、したがって、nFETをサイズダウンするかまたはpFETをサイズアップすることができる。pFET漏れ経路は今や一連のトランジスタを通るので、低いVtの使用もまた実行可能である。
【００４５】
回路中の雑音問題がビットセルの書込みに影響を及ぼさないこと、および正しいワード線が書き込まれることを確実にするために、WWL540をnFETパスゲートトランジスタ530まで遅延させることができ、それにより、nFETパスゲートトランジスタ530がオンになると、WWL_E510の立上がりの結果として、pFETヘッダ520は完全にオフになる。この特徴はさらに、競合をなくす(この結果、書込み可能性が増大する)。WWL540がハイに戻ると、まずpFETヘッダがオンになり、その結果、nFETパスゲートトランジスタ530がオフにされる前にノードTを素早くハイに充電する。これによってさらに回路雑音耐性が改善される。耐性に関しては、図4に示した第1の実施形態から、WWL410がローに遷移しているとき、パスゲートトランジスタ440もpFETヘッダも完全にオンでない短い時間があることがわかる。このようなシナリオは、内部ノード(TおよびC)が電力供給のための実際の経路を有さず、したがって雑音イベントが発生してそれにより内部ネットに対するカップリングノイズが発生した場合に、これによって理論上はノードがフリップされる可能性があることを例証する。図5に示す実施形態は、WWL540がハイになるよりも早くpFETヘッダ520が制御するようにすることを組み入れているが、この実施形態は、可能性のあるそのような脆弱性からさらに保護するために、雑音イベントを退けるための、VDDへの良い経路が確実にあるようにする。パスゲートトランジスタ530は、nFET、pFET、またはこれらの組合せとすることができ、したがって、パスゲートトランジスタ530がオンのとき、ヘッダpFETはオフである。
【００４６】
図6aおよび図6bに、従来の8Tセルの低電圧動作と、提案される9Tセルの動作との例を挙げることによって、競合を低減するための提案される解決法の利点を示す。ノードTおよびCは、書き込まれることになるセルに対してフリップしなければならない、ビットセルの内部ノードである。このことは、一方のノードがハイであれば他方のノードがローにならなければならず、またその逆でもあることを意味する。周波数が高められたとき、ワード線パルス幅は収縮し、それにより、従来のビットセルは非常にゆっくりと書き込む。たとえば、図6aでは、ワード線パルス630が内部ノードのフリップをトリガし、これにより、ノードT610の値は低下し、ノードC620の値は上昇する。ノードT610の値は、長い時間をかけて0まで低下し、したがって、図6bで実証するように、新しい設計を利用してこの問題を矯正することができる。図からわかるように、ノードC620のゆっくりした立上がりは、ゆっくりした書込み動作を示す。
【００４７】
反対に図6bでは、線610bは、新しいビットセルにはプルダウン動作に伴う問題がほとんどないことを示す。というのは、ビットセルが、ビットセルの各側の書込みをWWLの逆位相に分離するからである。ビットセルという語は、ヘッダpFET520などのヘッダpFETを含むビットセルを示すこともでき、または、図7aおよび図7bにたとえば示すように行全体までの複数のセルにわたって共有される単一のpFETヘッダを利用する設計では、パスゲートとともにpFET-nFETインバータ回路のみを含むこともできる。これが達成されるのは、各ビットセルにつき単一のpFETヘッダがあるのとは対照的に、1つの行の各ビットセルが同じ制御信号を有することができ、したがってこの行全体でpFETヘッダを共有できるからである。
【００４８】
ノードC620bを見ると、ノードC620bの速い立上がり時間が、速い書込み動作を示すのがわかる。たとえば、低電圧および高速での従来のビットセル書込み(図6aに示す)では、ワード線パルス630中の降下の結果として、ノードC620における遷移がゆっくりになる。しかし、ワード線パルス630b中の同じ降下を見ると、ノードC620bにおける応答は、ずっと速い遷移時間として示すことができる。より速い遷移時間はまた、ノードT610bを見ることによっても示すことができる。この場合、電圧は、ノードT610における前よりも速いレートで0まで降下され、電圧は0に留まらない。したがって、この提案されるビットセルは、低電圧適用例における向上した書込み速度への解決法をもたらす。
【００４９】
別の実施形態では、かつ上に論じたように、図7aおよび図7bに、pFETヘッダを隣接ビット間で(図7a)、または同じ行のすべてのビット間で(図7b)で共有できる実施形態を示す。pFETヘッダの共有概念は、1つのビットセルにつき1つのpFETヘッダがある場合と比較したとき、余分なエリアペナルティを最小限に抑えることに役立つ。たとえば、図7aに、どのようにpFETヘッダ710を隣接セル720と730との間で共有してエリアを節約できるかを示す。別の例では、図7bに、pFETヘッダ710が行740全体にわたって共有されるのを示す。このタイプの統合は、別個の早期書込みワード線の必要をなくすこと、および回路複雑性を低減することに役立つ。
【００５０】
さらに別の例示的な実施形態では、図8に、ヘッダpFET810に並列接続するように構成できるpFET820との組合せでヘッダpFET810を利用する回路800を示す。このような設計は、前に論じたようなオン/オフpFETヘッダの代わりに使用することができ、接地への弱められた経路を生み出すことができる。他の実施形態は、オン/オフpFETヘッダ430および520をたとえば使用してVDDへの経路を完全に遮断することを目指すが、回路800は、pFET820を含めることによって、ヘッダpFET810を弱めるか、または別法として接地への経路を弱めるための回路図を使用する。弱められた経路を確立するために、pFET820は、常にオンであるように構成されてよく、または、pFET820は、ローに保持されるように構成されたゲートをさらに備えてよい。pFET820をヘッダpFETに並列接続させることにより、ヘッダpFET810は、パスゲートトランジスタ830および832がオフのときはオンになり、パスゲートトランジスタ830および832がオンのときはオフになることができる。回路800は、第1の共通ノードTおよび第2の共通ノードCを備えてよく、Tは真ビット線を備え、Cは相補ビット線を備える。Tは、第1のパスゲートトランジスタ830の第2の端子に接続するように動作可能に構成され、Cは、第2のパスゲートトランジスタ832の第2の端子に接続するように動作可能に構成され、TおよびCは、ビットセルに対する書込み動作を実施するときに相補的論理電圧に駆動される。
【００５１】
回路800は、いくつかの方法で構成することができる。たとえば、pFET820は、ビットセルの行全体(図示せず)に対して、または個別の各ビットセル(たとえばビットセル850)に対して利用される。pFET820を行全体またはビットセルに対して利用することは、上に論じたのと同様にして、たとえば、同じ行の任意数のビットセルに対してどのようにpFETヘッダ430および520を利用できるかと同様にして、組み込むことができる。接地への経路を弱めることはさらに、MOSFETデバイス(この場合はヘッダpFET810)の反転品質を参照することができる。前の例におけるpFETヘッダのオン/オフ制御可能性は、pFETヘッダが、pFETヘッダのための中程度の、さらには強い反転動作領域でも動作することを可能にした。したがって、pFET820がヘッダpFET810と並列で使用されるとき、これにより、pFET820のドレインにおける値はハイになり、ヘッダpFET810の経路の弱まりは接地に放電する。
【００５２】
さらに別の例示的な実施形態では、図9に、回路を駆動するためのフッタnFETデバイスを備える代替のデータ書込み手法による回路900を示す。回路900は、nFETフッタ910がそのソースでVDDに動作可能に接続し、そのゲートでpFETパスゲートトランジスタ920および922に動作可能に接続し、そのドレインでnFET930および932に動作可能に接続するのを示す。他の実施形態とは異なり、この場合のWWLはアクティブローである。このことは、書込み動作が行われるためには、WWLはローであることが必要となり、したがって、WWLがローのとき、信号はpFETパスゲートトランジスタ920および922の中を通ってpFETパスゲートトランジスタ920および922を活動化させ、さらにnFETフッタ910をオンにすることを意味する。nFETフッタ910をオンにすると、その後、nFET930および932がオンになり、pFET940および942がオフになり、これは、nFET-pFET競合がほとんどなく内部ノードTおよびCを非常に速くプルアップさせることにつながる。これは、図4〜7で使用されるpFETヘッダによって引き起こされる競合がないせいで内部ノードTおよびCを非常に速くプルダウンさせることと結果が似ている。加えて、nFETフッタ910は、ドライバの出力ポート(WWL)の電圧に対して相補的な電圧を受け取るように構成されてよく、さらに、nFET930および932に接続されたドレインを有してよい。回路900はさらに、ソースおよびドレインを各々が有するpFET940および942を備え、このドレインは、第1および第2のパスゲートトランジスタ920および922の端子に接続される。
【００５３】
さらに、前述の実施形態のいくつかを組み合わせることも可能である。たとえば、図10にそのような実施形態を示すが、この実施形態ではしたがって、回路1000がさらに、回路900のnFETフッタ設計に追加されたヘッダpFET1010を備えてよい。ヘッダpFET1010は、ドライバの出力ポートに接続されたゲートを有してよく、さらに、第1のpFET1040のソースおよび第2のpFET1042のソースに接続されたドレインを有してよい。ヘッダpFET1010は、パスゲートトランジスタ1060および1062がオフにされたときにオンになり、パスゲートトランジスタ1060および1062がオンにされたときにオフになるように構成される。さらに、フッタnFET1020は、第1のnFET1030および第2のnFET1032のソースに接続されたドレインを有するように構成されてよく、また、パスゲートトランジスタがオフにされたときにオンになり、パスゲートトランジスタがオンにされたときにオフになるように構成されてよい。そのうえ、回路1000は、前に論じたもう1つの実施形態をさらに含んでよく、この場合、ゲートをさらに備えるpFET1050を組み込むことによって接地への経路をさらに弱めることができ、このゲートはローに保持され(pFET1050をオンにさせる)、pFET1050は、ヘッダpFETと並列接続されるように構成される。
【００５４】
回路1000はさらに、ゲートを備えるさらに別のnFET1022を備えてよく、このゲートは供給レールに接続され、nFET1022は、フッタnFET1020に並行接続されるように構成される。回路1000はさらに、第1の共通ノード(T)および第2の共通ノード(C)を備えてよく、ノードTは真ビット線を備え、ノードCは相補ビット線を備え、ノードTは、第1のパスゲートトランジスタ1060の第2の端子に接続するように構成され、ノードCは、第2のパスゲートトランジスタ1062の第2の端子に接続されるように構成される。ノードTおよびCは、ビットセルに対する記憶動作を実施するときに相補的論理電圧に駆動されてよい。ドライバ出力が論理値ハイのとき、ヘッダpFETはオフになり、さらに第1のpFETおよび第2のpFETをオフにさせる。
【００５５】
図11に、pFETヘッダ設計を用いた、ビットセルへの向上した低電圧書込み速度のための方法の例示的な一実施形態を示す。方法1100は、ビットセルに書き込むために信号を第1および第2のパストランジスタに提供すること(1110)を含み、ビットセルは、ソースおよびドレインを有する第1のpFETと、ソースおよびドレインを有する第2のpFETとを備える。方法1100はまた、第2の信号をヘッダpFETのゲートに提供すること(1120)を含み、ヘッダpFETは、第1および第2のpFETのソースに接続されたドレインを備える。第2の信号をヘッダpFETのゲートに提供することはさらに、書込み動作中に第1および第2のpFETをオフにすること(1130)を含み、第2の信号は第1の信号よりも遅れる。
【００５６】
図12に、nFETフッタ設計を用いた、ビットセルへの向上した低電圧書込み速度のための方法のさらに別の例示的な一実施形態を示す。方法1200は、ビットセルに書き込むために信号を第1および第2のパストランジスタに提供すること(1210)を含み、ビットセルは、ソースおよびドレインを有する第1のnFETと、ソースおよびドレインを有する第2のnFETとを備える。方法1200はまた、第2の信号をフッタnFETのゲートに提供すること(1220)を含み、フッタnFETは、第1および第2のnFETのソースに接続されたドレインを備える。第2の信号をフッタnFETのゲートに提供することはさらに、書込み動作中に第1および第2のnFETをオフにすること(1230)を含む。
【００５７】
さらに、本明細書に開示した実施形態に関して述べた様々な例証的な論理ブロック、モジュール、回路、およびアルゴリズムステップを、電子ハードウェア、コンピュータソフトウェア、またはこの両方の組合せとして実現できることは、当業者なら理解するであろう。この、ハードウェアとソフトウェアとの交換可能性を明確に説明するために、様々な例証的なコンポーネント、ブロック、モジュール、回路、およびステップを、それらの機能の点から一般に上述した。そのような機能がハードウェアとして実現されるかソフトウェアとして実現されるかは、特定の適用例と、システム全体に課される設計制約とに依存する。当業者なら、述べた機能を特定の適用例ごとに様々な方式で実現することができるが、そのような実現決定は、本開示の範囲からの逸脱を引き起こすと解釈すべきではない。
【００５８】
本明細書に開示した実施形態に関して述べた方法、シーケンス、および/またはアルゴリズムは、ハードウェアにおいて直接に、または、プロセッサによって実行されるソフトウェアモジュールにおいて、またはこの2つの組合せにおいて、具体化することができる。ソフトウェアモジュールは、RAMメモリ、フラッシュメモリ、ROMメモリ、EPROMメモリ、EEPROMメモリ、レジスタ、ハードディスク、取外し可能ディスク、CD-ROM、または、当技術分野で知られているいずれか他の形の記憶媒体の中に存在してよい。例示的な記憶媒体はプロセッサに結合され、それにより、プロセッサは、記憶媒体に対して情報を読み書きすることができる。代替方式では、記憶媒体はプロセッサに統合されてもよい。
【００５９】
したがって、本発明の一実施形態は、時間的局所性の高いフィルバッファの変位を防止する方法を組み入れたコンピュータ可読媒体を含むことができる。したがって、本発明は、説明した例に限定されず、本明細書に述べた機能を実施するためのどんな手段も、本発明の実施形態に含まれる。
【００６０】
以上の開示は本発明の例証的な実施形態を示すが、添付の特許請求の範囲によって定義される本発明の範囲を逸脱することなく、様々な変更および修正を本明細書に加えることができることに留意されたい。本明細書に述べた本発明の実施形態による、方法請求項の機能、ステップ、および/またはアクションは、どんな特定の順序で実施される必要もない。さらに、本発明の要素が単数で記述または特許請求される場合もあるが、単数に限定されることが明示的に示されない限り、複数も企図される。
【符号の説明】
【００６１】
100  システム
126  コアネットワーク
200  UE
202  プラットフォーム
206  送受信機
208  特定用途向け集積回路(ASIC)
210  アプリケーションプログラミングインターフェース(API)
212  メモリ
214  ローカルデータベース
222  アンテナ
224  表示装置
226  キーボード
228  プッシュツートークボタン
10  プロセッサ
12  命令実行パイプライン
14  制御ロジック
15  プログラムカウンタ(PC)
16  ステータスレジスタ
18  デバッグ回路
20  汎用レジスタ(GPR)ファイル
24  汎用レジスタ
26  命令キャッシュ(Iキャッシュ)
28  命令側変換ルックアサイドバッファ(ITLB)
30  データキャッシュ(Dキャッシュ)
32  メイン変換ルックアサイドバッファ(TLB)
34  メモリインターフェース
38  メイン(オフチップ)メモリ、メモリデバイス
40  メイン(オフチップ)メモリ、メモリデバイス
42  バス相互接続
44  I/Oインターフェース
46  バス
48  周辺デバイス
50  周辺デバイス
300  従来の8Tビットセルトランジスタ回路
310  書込みワード線(WWL)ドライバ
312  真ビット線
314  相補ビット線
315  書込みポート
320  読出しワード線(RWL)ドライバ
325  読出しポート
400  提案される9トランジスタ(9T)ビットセルの例示的な回路
410  書込みワード線(WWL)ドライバ
420  読出しワード線(RWL)ドライバ
430  pFETヘッダ、ヘッダpFET
432  第1のpFET
434  第2のpFET
436  nFET
440  第1のパスゲートトランジスタ、nFETパスゲートトランジスタ
442  第2のパスゲートトランジスタ、nFETパスゲートトランジスタ
450  ビットセル
500  pFETヘッダのための早期書込みワード線(WWL_E)を有する9トランジスタ(9T)ビットセルを備える回路
510  早期書込みワード線(WWL_E)
520  pFETヘッダ
530  nFETパスゲートトランジスタ
540  WWL
610  ノードT
620  ノードC
630  ワード線パルス
610b  ノードT
620b  ノードC
630b  ワード線パルス
710  pFETヘッダ
720  セル
730  セル
740  行
800  ヘッダpFETに並列接続するように構成できるpFETとの組合せでヘッダpFETを利用する回路
810  ヘッダpFET
820  pFET
830  第1のパスゲートトランジスタ
832  第2のパスゲートトランジスタ
850  ビットセル
900  回路を駆動するためのフッタnFETデバイスを備える代替のデータ書込み手法による回路
910  nFETフッタ
920  第1のパスゲートトランジスタ、pFETパスゲートトランジスタ
922  第2のパスゲートトランジスタ、pFETパスゲートトランジスタ
930  nFET
932  nFET
940  pFET
942  pFET
1000  回路
1010  ヘッダpFET
1020  フッタnFET
1022  nFET
1030  第1のnFET
1032  第2のnFET
1040  第1のpFET
1042  第2のpFET
1050  pFET
1060  第1のパスゲートトランジスタ
1062  第2のパスゲートトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６ａ】
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【図６ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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