(57)【特許請求の範囲】
【請求項１】
一導電型の第２の半導体層と、前記第２の半導体層の一主面に設けられた前記一導電型とは反対の導電型である反対導電型の第１の半導体領域と、前記第２の半導体層の前記一主面に前記第１の半導体領域と離間して設けられた前記一導電型で前記第２の半導体層より高不純物濃度の第２の半導体領域と、少なくとも前記第１の半導体領域と前記第２の半導体領域との間の前記第２の半導体層の前記一主面に設けられた前記一導電型で前記第２の半導体層より高不純物濃度で前記第２の半導体領域よりも低不純物濃度の第３の半導体領域と、を備えるフォトダイオードと、
前記第２の半導体層の前記一主面上に設けられた絶縁層と、
前記絶縁層上に設けられ、トランジスタ素子が形成された第１の半導体層と、
を備える半導体装置。
【請求項２】
前記第１の半導体領域および前記第２の半導体領域は、前記第２の半導体層の第１の領域に設けられ、
前記第２の半導体層の前記第１の領域とは異なる第２の領域上に前記トランジスタ素子が形成され、
前記半導体装置は、前記第２の領域の前記第２の半導体層の前記一主面に設けられ、前記反対導電型で、固定電位が与えられる第４の半導体領域をさらに備える請求項１記載の半導体装置。
【請求項３】
前記第３の半導体領域は、前記第２の半導体領域よりも浅く設けられている請求項１または２記載の半導体装置。
【請求項４】
前記一導電型はＮ型であり、前記反対導電型はＰ型である請求項１または２記載の半導体装置。
【請求項５】
前記一導電型はＮ型であり、前記反対導電型はＰ型であり、前記固定電位は接地電位である請求項２記載の半導体装置。
【請求項６】
前記フォトダイオードは、Ｘ線検出用のフォトダイオードである請求項１〜５のいずれか一項に記載の半導体装置。
【請求項７】
前記第１の半導体領域には、前記第４の半導体領域に与えられる前記固定電位と同じ大きさの電位が与えられる
請求項２または請求項５に記載の半導体装置。
【請求項８】
前記第２の半導体層には、前記一主面とは反対側の主面に設けられた電極を介して電位が与えられる
請求項１から請求項７のいずれか１つに記載の半導体装置。
【請求項９】
一導電型の第２の半導体層と、前記第２の半導体層の一主面上の絶縁層と、前記絶縁層上の第１の半導体層と、を備える積層体を準備する工程と、
前記第２の半導体層の前記一主面に、前記一導電型で前記第２の半導体層より高不純物濃度の第１の半導体領域を形成する工程と、
前記第１の半導体層にトランジスタ素子を形成する工程と、
前記第２の半導体層の前記一主面に、前記一導電型とは反対の導電型である反対導電型の第２の半導体領域と、前記一導電型で前記第１の半導体領域よりも高不純物濃度で前記第２の半導体領域とは離間した第３の半導体領域とを、少なくとも前記第２の半導体領域と前記第３の半導体領域との間の前記第２の半導体層の前記一主面には前記第１の半導体領域が存在するように形成する工程と、
を備える半導体装置の製造方法。
【請求項１０】
一導電型の第２の半導体層と、前記第２の半導体層の一主面上の絶縁層と、前記絶縁層上の第１の半導体層と、を備える積層体を準備する工程と、
前記第２の半導体層の前記一主面に、前記絶縁層および前記第１の半導体層を介して、前記一導電型で前記第２の半導体層より高不純物濃度の第１の半導体領域を形成するための第１の不純物を導入する工程と、
その後、前記第１の半導体層にトランジスタ素子を形成すると共に、前記第１の不純物を活性化して前記一導電型の前記第１の半導体領域を形成する工程と、
前記第２の半導体層の前記一主面に、前記一導電型とは反対の導電型である反対導電型の第２の半導体領域と、前記一導電型で前記第１の半導体領域よりも高不純物濃度で前記第２の半導体領域とは離間した第３の半導体領域とを、少なくとも前記第２の半導体領域と前記第３の半導体領域との間の前記第２の半導体層の前記一主面には前記第１の半導体領域が存在するように形成する工程と、
を備える半導体装置の製造方法。
【請求項１１】
一導電型の第２の半導体層と、前記第２の半導体層の一主面に形成された、前記一導電型で前記第２の半導体層より高不純物濃度の第１の半導体領域と、前記第２の半導体層の前記一主面上の絶縁層と、前記絶縁層上の第１の半導体層と、を備える積層体を準備する工程と、
前記第１の半導体層にトランジスタ素子を形成する工程と、
前記第２の半導体層の前記一主面に、前記一導電型とは反対の導電型である反対導電型の第２の半導体領域と、前記一導電型で前記第１の半導体領域よりも高不純物濃度で前記第２の半導体領域とは離間した第３の半導体領域とを、少なくとも前記第２の半導体領域と前記第３の半導体領域との間の前記第２の半導体層の前記一主面には前記第１の半導体領域が存在するように形成する工程と、
を備える半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、同一のＳＯＩ（Ｓｌｌｉｃｏｎ  Ｏｎ  ＩｎｓｕＩａｔｏｒ）基板上に、Ｘ線検出用のフォトダイオードとトランジスタを混在させたＸ線センサおよびその製造方法に関する。
【背景技術】
【０００２】
同一の半導体基板に、センサと周辺回路とが絶縁膜を介して形成されている構造の半導体装置が特許文献１、２に開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１７０６１５号公報
【特許文献２】特開２００８−１３０７９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
同一の半導体基板に、センサと周辺回路とが形成されている構造の半導体装置の中で、Ｘ線検出用のフォトダイオードとトランジスタとが同一の半導体基板に形成されている構造のＸ線センサにおいては、放射線入射時の検出感度を高くするため、Ｘ線検出用のフォトダイオードが形成されている半導体基板に低濃度高抵抗の半導体基板を使用したり、半導体基板裏面に数百Ｖのバイアスを印加する等の方法により、半導体基板全体を空乏化することがある。
【０００５】
この際、図１２に示すように、上側の第１の半導体層９と下側の第２の半導体層１１との間に埋め込み酸化膜１０を埋め込んだＳＯＩ（Ｓｌｌｉｃｏｎ  Ｏｎ  ＩｎｓｕＩａｔｏｒ）基板１２を用いることにより、埋め込み酸化膜１０の上側の第１の半導体層１１を回路動作用のＭＯＳトランジスタ４０等の素子形成用の高濃度低抵抗基板、埋め込み酸化膜１０の下側の第２の半導体層１１をフォトダイオード３０形成用の低濃度高抵抗基板とすることで、１枚のウエハ上で周辺回路を含めたＸ線センサを構成することができる。なお、ＭＯＳトランジスタ４０は、第１の半導体層９に形成されたアクティブ領域９１と、アクティブ領域９１の表面に設けられたゲート酸化膜１２と、ゲート酸化膜１２上に設けられたゲート電極１５と、ゲート電極１５の両側のアクティブ領域９１に設けられたソース・ドレイン１６を備えている。また、フォトダイオード３０は、低濃度のＮ型の第２の半導体層１１と、第２の半導体層１１の表面（主面）１５１に設けられた高濃度のＰ型の取り出し領域１８２と、第２の半導体層１１の表面（主面）１５１に、Ｐ型の取り出し領域１８２と離間して、Ｐ型の取り出し領域１８２の周囲に設けられた高濃度のＮ型の取り出し領域１９１、１９２とを備えている。
【０００６】
高性能のＸ線センサを形成する場合、第２の半導体層１１の基板濃度は、例えば、１．０×１０−１２ｃｍ−３から１．０×１０−１４ｃｍ−３程度の低濃度にする必要がある。これはＸ線センサとして形成されるダイオード３０の空乏層の広がりが基板濃度に比例するため、濃度が薄いほどより広い空乏層を得ることが可能となるからである。
【０００７】
しかしながら、第２の半導体層１１の基板濃度が薄いため、埋め込み酸化膜１０と第２の半導体層１１の界面で発生した界面準位などにより、容易に第２の半導体層１１の表面（主面１５１）を介したリーク電流７が発生するという問題点があった。例えば、リーク電流７が大きい場合、Ｘ線を検出している際の暗電流が大きくなり、検出器のノイズが大きくなることで、検出できる最小信号が小さくできない（Ｓ／Ｎが悪くなる）。最悪の場合には、リーク電流が大きくなり過ぎて、Ｘ線センサとして動作しなくなるという課題があった。
【０００８】
本発明の主な目的は、フォトダイオードとトランジスタとが絶縁膜を介して同一の半導体基板に形成された半導体装置であって、フォトダイオードを形成する半導体層と絶縁膜との界面のリーク電流の小さい半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明によれば、
一導電型の第２の半導体層と、前記第２の半導体層の一主面に設けられた前記一導電型とは反対の導電型である反対導電型の第１の半導体領域と、前記第２の半導体層の前記一主面に前記第１の半導体領域と離間して設けられた前記一導電型で前記第２の半導体層より高不純物濃度の第２の半導体領域と、少なくとも前記第１の半導体領域と前記第２の半導体領域との間の前記第２の半導体層の前記一主面に設けられた前記一導電型で前記第２の半導体層より高不純物濃度で前記第２の半導体領域よりも低不純物濃度の第３の半導体領域と、を備えるフォトダイオードと、
前記第２の半導体層の前記一主面上に設けられた絶縁層と、
前記絶縁層上に設けられ、トランジスタ素子が形成された第１の半導体層と、
を備える半導体装置が提供される。
【００１０】
また、本発明によれば、
一導電型の第２の半導体層と、前記第２の半導体層の一主面上の絶縁層と、前記絶縁層上の第１の半導体層と、を備える積層体を準備する工程と、
前記第２の半導体層の前記一主面に、前記一導電型で前記第２の半導体層より高不純物濃度の第１の半導体領域を形成する工程と、
前記第１の半導体層にトランジスタ素子を形成する工程と、
前記第２の半導体層の前記一主面に、前記一導電型とは反対の導電型である反対導電型の第２の半導体領域と、前記一導電型で前記第１の半導体領域よりも高不純物濃度で前記第２の半導体領域とは離間した第３の半導体領域とを、少なくとも前記第２の半導体領域と前記第３の半導体領域の前記第２の半導体層の前記一主面には前記第１の半導体領域が存在するように形成する工程と、
を備える半導体装置の製造方法が提供される。
【００１１】
また、本発明によれば、
一導電型の第２の半導体層と、前記第２の半導体層の一主面上の絶縁層と、前記絶縁層上の第１の半導体層と、を備える積層体を準備する工程と、
前記第２の半導体層の前記一主面に、前記絶縁層および前記第１の半導体層を介して、前記一導電型で前記第２の半導体層より高不純物濃度の第１の半導体領域を形成するための第１の不純物を導入する工程と、
その後、前記第１の半導体層にトランジスタ素子を形成すると共に、前記第１の不純物を活性化して前記一導電型の前記第１の半導体領域を形成する工程と、
前記第２の半導体層の前記一主面に、前記一導電型とは反対の導電型である反対導電型の第２の半導体領域と、前記一導電型で前記第１の半導体領域よりも高不純物濃度で前記第２の半導体領域とは離間した第３の半導体領域とを、少なくとも前記第２の半導体領域と前記第３の半導体領域の前記第２の半導体層の前記一主面には前記第１の半導体領域が存在するように形成する工程と、
を備える半導体装置の製造方法が提供される。
【００１２】
また、本発明によれば、
一導電型の第２の半導体層と、前記第２の半導体層の一主面に形成された、前記一導電型で前記第２の半導体層より高不純物濃度の第１の半導体領域と、前記第２の半導体層の前記一主面上の絶縁層と、前記絶縁層上の第１の半導体層と、を備える積層体を準備する工程と、
前記第１の半導体層にトランジスタ素子を形成する工程と、
前記第２の半導体層の前記一主面に、前記一導電型とは反対の導電型である反対導電型の第２の半導体領域と、前記一導電型で前記第１の半導体領域よりも高不純物濃度で前記第２の半導体領域とは離間した第３の半導体領域とを、少なくとも前記第２の半導体領域と前記第３の半導体領域の前記第２の半導体層の前記一主面には前記第１の半導体領域が存在するように形成する工程と、
を備える半導体装置の製造方法が提供される。
【発明の効果】
【００１３】
本発明によれば、フォトダイオードとトランジスタとが絶縁膜を介して同一の半導体基板に形成された半導体装置であって、フォトダイオードを形成する半導体層と絶縁膜との界面のリーク電流の小さい半導体装置およびその製造方法が提供される。
【図面の簡単な説明】
【００１４】
【図１】図１は、本発明の好ましい実施の形態の半導体装置を説明するための概略縦断面図である。
【図２】図２は、本発明の好ましい実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。
【図３】図３は、本発明の好ましい実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。
【図４】図４は、本発明の好ましい実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。
【図５】図５は、本発明の好ましい実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。
【図６】図６は、本発明の好ましい実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。
【図７】図７は、本発明の好ましい実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。
【図８】図８は、本発明の好ましい実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。
【図９】図９は、本発明の好ましい実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。
【図１０】図１０は、本発明の好ましい実施の形態の半導体装置の製造方法を説明するための概略縦断面図である。
【図１１】図１１は、本発明の他の好ましい実施の形態の半導体装置およびその製造方法を説明するための概略縦断面図である。
【図１２】図１２は、関連する半導体装置を説明するための概略縦断面図である。
【発明を実施するための形態】
【００１５】
以下、本発明の好ましい実施の形態について図面を参照しながら説明する。
【００１６】
図１を参照すれば、本発明の好ましい実施の形態の半導体装置１００は、周辺回路用のＭＯＳトランジスタ４０が形成された第１の半導体層９と、第２の半導体層１１と半導体取り出し領域１８２と、半導体取り出し領域１９１、１９２と、半導体領域９９とを備えるフォトダイオード３０と、第１の半導体層９と第２の半導体層１１との間の埋め込み酸化膜１０とを備えている。
【００１７】
第１の半導体層９はＰ型半導体基板、第２の半導体層１１はＮ型半導体基板で形成している。第２の半導体層１１の領域５１の主面１５１には、Ｐ型の半導体取り出し領域１８２が設けられている。Ｐ型の半導体取り出し領域１８２とＮ型の第２の半導体層１１で、Ｘ線用のフォトダイオード３０のＰＮ接合が形成されている。なお、第２の半導体層１１の主面１５１の領域５１には、第２の半導体層１１より高不純物濃度のＮ型の半導体取り出し領域１９１、１９２が設けられている。第２の半導体層１１の主面１５１と反対側の主面１５２には、電極２８０が設けられている。ＭＯＳトランジスタ４０が形成された第１の半導体層９のアクティブ領域９１は、第２の半導体層１１の領域５１とは異なる領域６１の主面１５１上に設けられている。第２の半導体層１１の領域６１の主面１５１側には、Ｐウエル１４が設けられている。なお、Ｐウエル１４の主面１５１側には、高濃度のＰ型の取り出し領域１８１が設けられている。第２の半導体層１１の主面１５１の、Ｐ型の半導体取り出し領域１８２、Ｎ型の半導体取り出し領域１９１、１９２、Ｐウエル１４以外の箇所には、半導体領域９９が設けられている。半導体領域９９は、第２の半導体層１１より高不純物濃度であり、Ｎ型の半導体取り出し領域１９１、１９２よりも低不純物濃度である。また、Ｐ型の半導体取り出し領域１８２よりも低不純物濃度である。半導体領域９９は、Ｎ型の半導体取り出し領域１９１、１９２、Ｐ型の半導体取り出し領域１８１、Ｐウエル１４よりも浅く形成されている。半導体領域９９は、少なくとも、Ｐ型の半導体取り出し領域１８１とＮ型の半導体取り出し領域１９１、１９２との間の第２の半導体層１１の主面１５１に設けられている。フォトダイオード３０は、Ｎ型の第２の半導体層１１とＰ型の半導体取り出し領域１８２と、Ｎ型の半導体取り出し領域１９１、１９２と、Ｎ型の半導体領域９９とを備えている。
【００１８】
ＭＯＳトランジスタ４０が形成された第１の半導体層９上には層間膜２０が設けられている。埋め込み酸化膜１０および層間膜２０を介して、Ｎ型の半導体取り出し領域１９１と接続された取り出し電極２２４、Ｐ型の半導体取り出し領域１８２と接続された取り出し電極２２５、Ｎ型の半導体取り出し領域１９２と接続された取り出し電極２２６、Ｐ型の取り出し領域１８１と接続された取り出し電極２２１が設けられている。層間膜２０を介してＭＯＳトランジスタ４０のソース、ドレインと接続された取り出し電極２２２、２２３が設けられている。
【００１９】
Ｎ型の第２の半導体層１１は、第２の半導体層１１の主面１５２に設けられた電極２８０および第２の半導体層１１の主面１５１に設けられた高濃度のＮ型の半導体取り出し領域１９１、１９２にそれぞれ接続された取り出し電極２２４、２２６を介して電源２３の正極側に接続されている。第２の半導体層１１の主面１５１に設けられたＰ型の半導体取り出し領域１８２は、取り出し電極２２５を介して電源２３の負極側およびＧＮＤ５０に接続されている。Ｐウエル１４は、Ｐ型の取り出し領域１８１および取り出し電極２２１を介して電源２３の負極側およびＧＮＤ５０に接続されている。
【００２０】
Ｘ線用のフォトダイオード３０を構成するＮ型の第２の半導体層１１を空乏化するために、第２の半導体層１１の裏面（主面１５２）と高濃度のＮ型の半導体取り出し領域１９１、１９２（カソード電極）に電源２３より１００〜３００Ｖ程度の正の高電圧を印加する。この時、Ｐ型の半導体取り出し領域１８２は接地する。また、Ｐウエル１４も接地する。
【００２１】
本実施の形態では、第２の半導体層１１の表面（主面）１５１に、第２の半導体層１１と同一導電型で、第２の半導体層１１の基板濃度よりも高い不純物濃度の半導体領域９９が存在するため、この半導体領域９９が第２の半導体層１１の表面（主面）１５１の反転防止層として機能し、例えば第２の半導体層１１と埋め込み酸化膜１０との界面に発生する界面準位が存在した場合でも、リーク電流の発生を抑制することが可能となる。
【００２２】
この表面反転防止層および界面リーク防止層として機能する半導体領域９９の不純物濃度は、第２の半導体層１１に形成するＰウエル１４やダイオード３０のカソードを兼ねたＮ型の半導体取り出し領域１９１、１９２、ダイオードのアノードを兼ねたＰ型の半導体取り出し領域１８２よりも低い不純物濃度で形成し、かつ浅く形成する。そのようにすることで、本来のダイオード３０のカソードやアノードの機能を損なうことなく、表面リーク電流のみを抑制できる。
【００２３】
また、Ｎ型の半導体層１１中に、Ｐウエル１４を形成し、Ｐウエル１４を接地電位に固定することにより、Ｎ型の半導体層１１を空乏化するためにＮ型の半導体層１１の裏面（主面１５２）に高電圧を電源２３により印加した場合に、Ｐウエル１４と、Ｎ型の半導体層１１とのＰＮ接合面に空乏層が広がる。当該空乏層のうち、Ｐウエル１４側に広がる空乏層が、埋め込み酸化膜１０との界面まで到達しないため、Ｐウエル１４の表面付近の電位は接地電位に保たれる。従って、第１の半導体層９の埋め込み酸化膜１０側の界面に、Ｎ型の半導体層１１の裏面に電源２３から印加した電圧は伝達されない。このように、第１の半導体層９に形成したＭＯＳ型トランジスタ４０の埋め込み酸化膜１０側のチャネル領域が動作しないため、ゲート電極１５による制御に無関係なリーク電流の発生を抑制することができる。
【００２４】
次に、本発明の好ましい実施の形態の半導体装置１００の製造方法について説明する。
【００２５】
まず、図２に示すように、２０００Å程度の厚さの埋め込み酸化膜１０を挟んで上側に８８０Åの厚さの第１の半導体層９と、下側に７００μｍ程度の厚さの第２の半導体層１１を有するＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板１２を用いる。この時、例えば第１の半導体層９は比抵抗１０Ω・ｃｍのＰ型基板、第２の半導体層１１は比抵抗１０ｋΩ・ｃｍのＮ型基板で形成されるＳＯＩ基板を用いる。
【００２６】
この表面にパッド酸化膜（図示せず）と窒化膜（図示せず）を形成し、フィールド酸化膜を形成すべき領域の窒化膜を除去した後に、ＬＯＣＯＳ形成法によりフィールド酸化膜を形成した後に図３のように全ての窒化膜と、パッド酸化膜を除去する。これにより、第１の半導体層９にアクティブ領域９１、９２、９３が形成される。
【００２７】
その後、図４に示すように、ウエハ全面に例えば２２０ｋｅＶ、ドーズ量５．０×１０１１ｃｍ−２〜１．０×１０１２ｃｍ−２程度の３１Ｐ＋の不純物１９９を注入し、第２の半導体層１１の表面（主面１５１側）に不純物１９９を注入する。
【００２８】
さらに、第１の半導体層９のアクティブ領域９１、９２、９３の表面にゲート酸化膜１２を形成し、図５に示すように、第２の半導体層１１に形成すべきＰウエル１４（図１参照）の形成領域以外の場所を、第１の半導体層９に形成されたアクティブ領域９１に位置合わせを行なったフォトレジスト１３にて覆い、例えば注入エネルギー３００ｋｅＶ、ドーズ量１．０×１０１２〜１．０×１０１３ｃｍ−２程度の１１Ｂ＋の不純物１１４を注入する。
【００２９】
その後、フォトレジスト１３を除去した後に、ポリシリコン膜を堆積し、フォトレジスト（図示せず）でパターニングを行なったポリシリコン膜のドライエッチングを行い、図６に示すように、ゲート電極１５を形成する。
【００３０】
その後、フォトレジストを除去した後に、第１の半導体層９のアクティブ領域９１にＬＤＤ（図示せず）のイオン注入を行い、図７に示すように、サイドウォールスペーサ１７を形成したのちに、高濃度ソース・ドレイン１６のイオン注入工程を行い、活性化してＭＯＳトランジスタ４０を形成する。
【００３１】
ポリシリコン膜の堆積プロセス等やソース・ドレイン１６の活性化等のＭＯＳトランジスタ４０の形成プロセスにおいて、不純物１９９、１１４は活性化されて、それぞれ、半導体領域９９、Ｎウエル１４となる。
【００３２】
その後、第２の半導体層１１に形成するべきＮ型／Ｐ型それぞれの取り出し領域以外の場所をフォトレジストにて覆い、図７に示すように、埋め込み酸化膜１０をエッチングした後にフォトレジストを除去し、ダイオード３０のカソードを兼ねたＮ型の半導体取り出し領域１９１、１９２の形成用には、例えば注入エネルギー６０ｋｅＶ、ドーズ量５．０×１０１５ｃｍ−２程度の不純物３１Ｐ＋を、ダイオード３０のアノードを兼ねたＰ型の半導体取り出し領域１８２、およびＰウエル１４のＰ型の取り出し領域１８１の形成用には、例えば注入エネルギー４０ｋｅＶ、ドーズ量５．０×１０１５ｃｍ−２程度の不純物１１Ｂ＋を注入する。
【００３３】
その後、ＣＶＤ膜の堆積によって図８に示すように層間膜２０を形成する。
【００３４】
その後、図９に示すように、第１の半導体層９１と第２の半導体層１１の取り出し電極を形成する場所をエッチングすることによってコンタクトホール２１１、２１２、２１３、２１４、２１５、２１６を形成する。その後、図１０に示すように、スパッタによって形成したメタル層を電極形成領域以外の部分をエッチングすることによって、取り出し電極２２１、２２２、２２３、２２４、２２５、２２６を形成する。
【００３５】
次に、本発明の他の実施の形態として、上述の一実施の形態で示したＳＯＩ基板を用いた周辺回路のＭＯＳトランジスタ４０とＸ線検出用のダイオード３０の形成方法に代えて、図１１に示すように、ＳＯＩ基板の形成時にＮ型の第２の半導体層１１の表面にＮ型の半導体領域９９を形成した後、公知のユニボンド技術等の方法を用いてＳＯＩ基板を形成する。このＳＯＩ基板を用いて、上述の一実施の形態で説明した製造方法を用いることで、特に追加の工程無しに、第２の半導体層１１の表面に、表面反転防止層および界面リーク防止層として機能する半導体領域９９を形成することが可能となる。
【００３６】
この他の実施の形態によれば、一実施の形態と同じ効果が期待でき、かつＳＯＩウェハの製造時に表面反転防止層および界面リーク防止層として機能する半導体領域９９を形成できるため、第１の半導体層９を通しての不純物のイオン注入が不要となり、第１の半導体層９への不純物の残留や結晶的なダメージ等を抑制できる。
【００３７】
なお、上記の実施の形態では、第２の半導体層１１がＮ型基板である場合について説明しているが、第２の半導体層１１がＰ型の半導体装置にも適用可能であり、その場合には、他の領域についても、Ｐ型とあったのをＮ型とし、Ｎ型とあったのをＰ型とする。
【００３８】
以上、本発明の種々の典型的な実施の形態を説明してきたが、本発明はそれらの実施の形態に限定されない。従って、本発明の範囲は、次の特許請求の範囲によってのみ限定されるものである。
【符号の説明】
【００３９】
９  第１の半導体層
１０  埋め込み酸化膜
１１  第２の半導体層
２０  層間膜
２３  電源
３０  フォトダイオード
４０  ＭＯＳトランジスタ
５１、６１  領域
５０  ＧＮＤ
９１  アクティブ領域
９９  半導体領域
１００  半導体装置
１４  Ｎウエル
１５１、１５２  主面
１８２  Ｐ型半導体取り出し領域
１９１、１９２  Ｎ型半導体取り出し領域
２２１、２２２、２２３、２２４、２２５、２２６  取り出し電極
２８０  電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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