(57)【特許請求の範囲】
【請求項１】
メモリセルにデータを書き込むときにデータを一時的に格納するページバッファに設けられ、上記メモリセルにデータを書き込んだときに各メモリセル毎のプログラム終了の判断を行う制御回路を備えた不揮発性記憶装置のための書き込み回路において、
上記制御回路は、
プログラム終了判断信号を出力する１対の信号ラインの間に設けられ、対応するメモリセルのプログラムベリファイの状態を格納する記憶素子に格納されたデータに基づいてオンオフ制御される第１のスイッチ素子と、
上記１対の信号ラインの間に設けられ、プログラムベリファイの判断制御を行う判断制御用ＭＯＳトランジスタと、
上記判断制御用ＭＯＳトランジスタのゲートとソースあるいはドレインの間に接続された第２のスイッチ素子であって、所定の判断制御信号に基づいて上記判断制御用ＭＯＳトランジスタを制御する電圧を上記判断制御用ＭＯＳトランジスタのゲートに印加する第２のスイッチ素子とを備え、
上記制御回路は、上記プログラムベリファイを行う前に、上記判断制御用ＭＯＳトランジスタのゲート電圧が当該ＭＯＳトランジスタのしきい値電圧に所定の制御電圧値を加算した電圧値になるように設定したことを特徴とする不揮発性記憶装置のための書き込み回路。
【請求項２】
上記制御電圧値は、０Ｖ〜０．５Ｖの範囲のうちの１つの電圧値であることを特徴とする請求項１記載の不揮発性記憶装置のための書き込み回路。
【請求項３】
上記判断制御用ＭＯＳトランジスタのゲート電圧に対して、所定の基準電流に基づいて一定値になるように制御された制御電圧を印加する回路をさらに備えたことを特徴とする請求項１又は２記載の不揮発性記憶装置のための書き込み回路。
【請求項４】
上記第１及び第２のスイッチ素子は、ＮチャンネルＭＯＳトランジスタ又はＰチャンネルＭＯＳトランジスタであることを特徴とする請求項１〜３のうちのいずれか１つに記載の不揮発性記憶装置のための書き込み回路。
【請求項５】
上記第１のスイッチ素子であるＭＯＳトランジスタのゲートは、上記ページバッファのラッチのいずれかの一端、もしくは上記ページバッファの回路においてデータを一時的に保持するキャパシタの一端に接続されたことを特徴とする請求項４記載の不揮発性記憶装置のための書き込み回路。
【請求項６】
上記１対の信号ラインの間に設けられ、所定の判断イネーブル信号に基づいて上記１対の信号ラインの間の電流パスをカットする第３のスイッチ素子をさらに備えたことを特徴とする請求項１〜５のうちのいずれか１つに記載の不揮発性記憶装置のための書き込み回路。
【請求項７】
上記制御回路は、上記対応するメモリセルのプログラムベリファイの状態を格納する記憶素子に格納されたデータを反転した後、上記判断制御用ＭＯＳトランジスタのゲート電圧が当該ＭＯＳトランジスタのしきい値電圧に所定の制御電圧値を加算した電圧値になるように設定したことを特徴とする請求項１〜５のうちのいずれか１つに記載の不揮発性記憶装置のための書き込み回路。
【請求項８】
上記制御回路は、上記対応するメモリセルのプログラムベリファイの状態を格納する記憶素子に格納されたデータを反転することなく、上記判断制御用ＭＯＳトランジスタのゲート電圧が当該ＭＯＳトランジスタのしきい値電圧に、所定の基準電流に基づいて一定値になるように制御された制御電圧値を加算した電圧値になるように設定したことを特徴とする請求項６記載の不揮発性記憶装置のための書き込み回路。
【請求項９】
上記判断制御用ＭＯＳトランジスタは、コントロールゲート及びフローティングゲートを有するスタックゲート型ＭＯＳトランジスタで構成され、
上記フローティングゲートは上記第２のスイッチ素子の一端に接続され、
上記制御回路は、
（１）初期状態において、上記コントロールゲートに印加される所定の基準電圧を０Ｖとした状態で上記フローティングゲートを当該ＭＯＳトランジスタのしきい値電圧に所定の制御電圧値を加算した電圧値になるよう設定し、
（２）ベリファイ判断の制御動作状態において、上記判断制御用ＭＯＳトランジスタに流れるドレイン電流が所定の基準電流となるように上記コントロールゲートの基準電圧を制御することを特徴とする請求項１〜５のうちのいずれか１つに記載の不揮発性記憶装置のための書き込み回路。
【請求項１０】
上記１対の信号ラインに接続された上記制御回路を含むプログラム終了判断部を複数個備え、複数のメモリセルのプログラムの終了を判断するプログラム終了判断回路と、
１対の別の信号ラインに接続された所定の単位基準電流をそれぞれ流す第１のＭＯＳトランジスタをそれぞれ含む複数個の基準電流発生部を備え、上記複数のメモリセルのうちのプログラムの終了の個数を判断するためのしきい値基準電流を発生する基準電流発生回路と、
上記プログラム終了判断回路に流れる電流に対応する電圧を、上記基準電流発生回路に流れるしきい値基準電流に対応するしきい値電圧と比較して、プログラム終了の判断を示す判断信号を出力するコンパレータ手段とを備えたことを特徴とする請求項１〜９のうちのいずれか１つに記載の不揮発性記憶装置のための書き込み回路。
【請求項１１】
上記各基準電流発生部の第１のＭＯＳトランジスタを、複数の第２のＭＯＳトランジスタを並列に接続して構成したことを特徴とする請求項１０記載の不揮発性記憶装置のための書き込み回路。
【請求項１２】
請求項１〜１１のうちのいずれか１つに記載の不揮発性記憶装置のための書き込み回路を備えたことを特徴とする不揮発性記憶装置。
【請求項１３】
メモリセルにデータを書き込むときにデータを一時的に格納するページバッファに設けられ、上記メモリセルにデータを書き込んだときに各メモリセル毎のプログラム終了の判断を行う制御回路を備えた不揮発性記憶装置のための書き込み方法において、
上記制御回路は、
プログラム終了判断信号を出力する１対の信号ラインの間に設けられ、対応するメモリセルのプログラムベリファイの状態を格納する記憶素子に格納されたデータに基づいてオンオフ制御される第１のスイッチ素子と、
上記１対の信号ラインの間に設けられ、プログラムベリファイの判断制御を行う判断制御用ＭＯＳトランジスタと、
上記判断制御用ＭＯＳトランジスタのゲートとソースあるいはドレインの間に接続された第２のスイッチ素子であって、所定の判断制御信号に基づいて上記判断制御用ＭＯＳトランジスタを制御する電圧を上記判断制御用ＭＯＳトランジスタのゲートに印加する第２のスイッチ素子とを備え、
上記プログラムベリファイを行う前に、上記判断制御用ＭＯＳトランジスタのゲート電圧が当該ＭＯＳトランジスタのしきい値電圧に、所定の基準電流に基づいて一定値になるように制御された制御電圧値を加算した電圧値になるように設定する制御ステップを含むことを特徴とする不揮発性記憶装置のための書き込み方法。
【請求項１４】
上記制御ステップは、上記対応するメモリセルのプログラムベリファイの状態を格納する記憶素子に格納されたデータを反転した後、上記判断制御用ＭＯＳトランジスタのゲート電圧が当該ＭＯＳトランジスタのしきい値電圧に、所定の基準電流に基づいて一定値になるように制御された制御電圧値を加算した電圧値になるように設定するステップを含むことを特徴とする請求項１３記載の不揮発性記憶装置のための書き込み方法。
【請求項１５】
上記制御回路は、上記１対の信号ラインの間に設けられ、所定の判断イネーブル信号に基づいて上記１対の信号ラインの間の電流パスをカットする第３のスイッチ素子をさらに備え、
上記制御ステップは、上記対応するメモリセルのプログラムベリファイの状態を格納する記憶素子に格納されたデータを反転することなく、上記判断制御用ＭＯＳトランジスタのゲート電圧が当該ＭＯＳトランジスタのしきい値電圧に、所定の基準電流に基づいて一定値になるように制御された制御電圧値を加算した電圧値になるように設定するステップを含むことを特徴とする請求項１３記載の不揮発性記憶装置のための書き込み方法。
【請求項１６】
上記判断制御用ＭＯＳトランジスタは、コントロールゲート及びフローティングゲートを有するスタックゲート型ＭＯＳトランジスタで構成され、
上記フローティングゲートは上記第２のスイッチ素子の一端に接続され、
上記制御ステップは、
（１）初期状態において、上記コントロールゲートに印加される所定の基準電圧を０Ｖとした状態で上記フローティングゲートに所定のフローティングゲート基準電圧を印加するステップと、
（２）ベリファイ判断の制御動作状態において、上記判断制御用ＭＯＳトランジスタに流れるドレイン電流が所定の基準電流となるように上記フローティングゲート基準電圧を制御するステップとを含むことを特徴とする請求項１３記載の不揮発性記憶装置のための書き込み方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばフラッシュメモリなどの電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）のための書き込み回路及び方法、並びに不揮発性記憶装置に関する。
【背景技術】
【０００２】
ビット線とソース線との間に複数のメモリセルトランジスタ（以下、メモリセルという）を直列に接続してＮＡＮＤストリングを構成し、高集積化を実現したＮＡＮＤ型不揮発性半導体記憶装置が知られている（例えば、特許文献１参照。）。
【０００３】
図１Ａは従来例に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの全体構成を示すブロック図である。また、図１Ｂは図１Ａのメモリセルアレイ１０とその周辺回路の構成を示す回路図である。
【０００４】
図１Ａにおいて、従来例に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭは、メモリセルアレイ１０と、その動作を制御する制御回路１１と、ロウデコーダ１２と、高電圧発生回路１３と、データ書き換え及び読み出し回路を含むページバッファ回路１４と、カラムデコーダ１５と、コマンドレジスタ１７と、アドレスレジスタ１８と、動作ロジックコントローラ１９と、データ入出力バッファ５０と、データ入出力端子５１とを備えて構成される。
【０００５】
メモリセルアレイ１０は、図１Ｂに示すように、例えば１６個のスタックト・ゲート構造の電気的書き換え可能な不揮発性メモリセルＭＣ０〜ＭＣ１５を直列接続してＮＡＮＤセルユニットＮＵ（ＮＵ０，ＮＵ１， …）が構成される。各ＮＡＮＤセルユニットＮＵは、ドレイン側が選択ゲートトランジスタＳＧ１を介してビット線ＢＬに接続され、ソース側が選択ゲートトランジスタＳＧ２を介して共通ソース線ＣＥＬＳＲＣに接続される。ロウ方向に並ぶメモリセルＭＣの制御ゲートは共通にワード線ＷＬに接続され、選択ゲートトランジスタＳＧ１，ＳＧ２のゲート電極はワード線ＷＬと平行して配設される選択ゲート線ＳＧＤ，ＳＧＳに接続される。１本のワード線ＷＬにより選択されるメモリセルの範囲が書き込み及び読み出しの単位となる１ページである。１ページ又はその整数倍の範囲の複数のＮＡＮＤセルユニットＮＵの範囲がデータ消去の単位である１ブロックとなる。ページバッファ回路１４は、ページ単位のデータ書き込み及び読み出しを行うために、ビット線毎に設けられたセンスアンプ回路（ＳＡ）及びラッチ回路（ＤＬ）を含む。
【０００６】
図１Ｂのメモリセルアレイ１０は、簡略化した構成を有し、複数のビット線でページバッファを共有してもよい。この場合は、データ書き込み又は読み出し動作時にページバッファに選択的に接続されるビット線数が１ページの単位となる。また、図１Ｂは、１個の入出力端子５１との間でデータの入出力が行われるセルアレイの範囲を示している。メモリセルアレイ１０のワード線ＷＬ及びビット線ＢＬの選択を行うために、それぞれロウデコーダ１２及びカラムデコーダ１５が設けられている。制御回路１１は、データ書き込み、消去及び読み出しのシーケンス制御を行う。制御回路１１により制御される高電圧発生回路１３は、データ書き換え、消去、読み出しに用いられる昇圧された高電圧や中間電圧を発生する。
【０００７】
入出力バッファ５０は、データの入出力及びアドレス信号の入力に用いられる。すなわち、入出力バッファ５０及びデータ信号線５２を介して、入出力端子５１とページバッファ回路１４の間でデータの転送が行われる。データ入出力端子５１から入力されるアドレス信号は、アドレスレジスタ１８に保持され、ロウデコーダ１２及びカラムデコーダ１５に送られてデコードされる。データ入出力端子５１からは動作制御のコマンドも入力される。入力されたコマンドはデコードされてコマンドレジスタ１７に保持され、これにより制御回路１１が制御される。チップイネーブル信号ＣＥＢ、コマンドラッチイネーブルＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号ＷＥＢ、読み出しイネーブル信号ＲＥＢ等の外部制御信号は動作ロジックコントロール回路１９に取り込まれ、動作モードに応じて内部制御信号が発生される。内部制御信号は、入出力バッファ５０でのデータラッチ、転送等の制御に用いられ、さらに制御回路１１に送られて、動作制御が行われる。
【０００８】
ページバッファ回路１４は、２個のラッチ回路１４ａ，１４ｂを備え、多値動作の機能とキャッシュの機能を切り換えて実行できるように構成されている。すなわち、１つのメモリセルに１ビットの２値データを記憶する場合に、キャッシュ機能を備え、１つのメモリセルに２ビットの４値データを記憶する場合には、キャッシュ機能とするか、又はアドレスによって制限されるがキャッシュ機能を有効とすることができる。
【０００９】
図１Ｃは図１ＡのＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいてページバッファ回路１４及びプログラム終了検出回路１６の構成例を示すブロック図である。図１Ｃにおいて、プログラム終了検出回路１６は、ページバッファＰＢｎ（ｎ＝０，１，２，…，Ｎ）からの判断制御信号に基づいてプログラムの終了を検出する。以下、プログラム（データ書き込み）及びベリファイ判断、並びにフェイルビットの計数について以下に説明する。
【００１０】
ＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいては、１ページのデータが１回でメモリセルに書き込まれる。ここで、すべてのビットが書き込まれたか否かをチェックするためにビット毎のプログラムベリファイ処理（以下、プログラムベリファイを「ベリファイ」とも記載する）が採用されている。基本的には、すべてのビットが所定のしきい値電圧Ｖｔｈを超えた後に、すべてのビットがパスしたとしてベリファイ処理が完了する。しかしながら、最近のフラッシュメモリでは、いくつかのフェイルビットが残っていてもパス状態にされる。これは「擬似パス処理」と呼ばれ、ユーザモードでパスをセットするために用いられる。これは、多数のビットが、ＥＣＣ（Error Checking and Correction）機能のもとで動作しているときに用いられ、多くのビットのＥＣＣ機能のために、データ書き込み時における少しのビットを擬似パスしても、全体としては問題とならない。なお、プログラム特性又はフェイル解析を行うときは擬似パスのビット数を増減するなどして評価することにより、時間短縮や効率アップを図ることができる。
【００１１】
図２は図１Ｃのプログラム終了検出回路１６の詳細構成例を示す回路図である。また、図３は図２のページバッファＰＢｎとプログラム終了判断部２９−ｎの構成例を示す回路図である。
【００１２】
図２において、電源電圧ＶＤＤはＭＯＳトランジスタ２１及び２２を介して接地され、ＭＯＳトランジスタ２１及び２２の接続点は判断結果が出力される信号出力ラインである信号ラインＡ（ＰＢＰＵＰ）及びインバータ２３を介してパス状態か否かを示す状態信号ＳＴＢを生成する。判断イネーブル信号ＪＥＮＢはＭＯＳトランジスタ２１のゲートに印加され、判断リセット信号ＪＲＳＴはＭＯＳトランジスタ２２のゲートに印加される。信号ラインＡ（ＰＢＰＵＰ）は、各ページバッファＰＢｎに接続されるＭＯＳトランジスタＴＪｎ及びベリファイ判断切り替え信号ＪＤＧ＿ＳＷがゲートに印加されるＭＯＳトランジスタＴＪＥｎを介して接地される（ｎ＝０，１，…，Ｎ）。各ＭＯＳトランジスタＴＪｎ，ＴＪＥｎはプログラム終了判断部２９−ｎを構成しており、全体でプログラム終了判断回路２７を構成する。
【００１３】
図３において、ＭＯＳトランジスタＴｊｎのゲートはページバッファＰＢｎのラッチＬ１のノードＳＬＳ１に接続される。また、ページバッファＰＢｎは、２個のインバータ６１，６２にてなるラッチＬ１と、２個のインバータ６３，６４にてなるラッチＬ２と、ベリファイ用キャパシタ７０と、プリチャージ用トランジスタ７１と、ベリファイ用トランジスタ７２〜７４と、カラムゲートトランジスタ８１，８２と、転送スイッチトランジスタ８３〜８５，８８，８９と、ビットライン選択トランジスタ８６，８７と、リセットトランジスタ９０とを備えて構成される。
【００１４】
図３において、２本のビット線ＢＬｅ，ＢＬｏがページバッファＰＢｎに選択的に接続されるようになっている。この場合、ビット線選択信号ＢＬＳＥ又はＢＬＳＯによって、ビットライン選択トランジスタ８６又は８７を導通させ、ビット線ＢＬｅ又はビット線ＢＬｏの一方を選択的にページバッファＰＢｎに接続する。なお、一方のビット線が選択されている間、非選択状態である他方のビット線は、ビット線非選択信号ＹＢＬＥ又はＹＢＬＯにより固定の接地電位や電源電圧電位にすることによって、隣接ビット線間のノイズを削減する。
【００１５】
図３のページバッファＰＢｎは、第１のラッチＬ１と、第２のラッチＬ２とを有する。ページバッファＰＢｎは所定の動作制御によって、主に読み出し、書き込み動作に寄与する。また、第２のラッチＬ２は、２値動作においては、キャッシュ機能を実現する二次的なラッチ回路であり、キャッシュ機能を使用しない場合には当該ページバッファＰＢｎの動作に補助的に寄与して多値動作を実現する。
【００１６】
ラッチＬ１は、クロックト・インバータ６１，６２を逆並列接続して構成されている。メモリセルアレイ１０のビット線ＢＬｅ，ＢＬｏは、転送スイッチトランジスタ８５を介してセンスノードＮ１に接続され、センスノードＮ１はさらに転送スイッチトランジスタ８３を介してラッチＬ１のデータ保持ノードＳＬＲ１に接続されている。センスノードＮ１には、プリチャージ用トランジスタ７１が設けられている。ノードＳＬＲ１は、転送スイッチトランジスタ７４を介してノードＳＬＲ１のデータを一時記憶するための一時記憶ノードＮ３に接続されている。ノードＮ３はトランジスタ７２のゲートに接続され、トランジスタ７２のドレインは電圧Ｖ２にソースはスイッチトランジスタ７３を介してセンスノードＮ１に接続されて、スイッチトランジスタ７３の信号ＲＥＧ及びノードＮ３の電圧値によりセンスノードＮ１と電圧Ｖ２の接続又は遮断が制御される。さらに、センスノードＮ１には、ビット線ＢＬｅ，ＢＬｏに対して電圧Ｖ１をプリチャージするためのプリチャージ用トランジスタ７１も接続されている。センスノードＮ１にはレベル保持のためのキャパシタ７０が接続されている。キャパシタ７０の他端は接地される。
【００１７】
第２のラッチＬ２は、第１のラッチＬ１と同様に、クロックト・インバータ６３，６４を逆並列接続して構成されている。ラッチＬ２の２つのデータノードＳＬＲ２，ＳＬＳ２は、カラム選択信号ＣＳＬにより制御されるカラムゲートトランジスタ８１，８２を介して、データ入出力バッファ５０に接続されるデータ信号線５２に接続される。ノードＳＬＲ２は、転送スイッチトランジスタ８４を介して、センスノードＮ１に接続される。
【００１８】
図１Ｂは、メモリセルアレイ１０と、ページバッファＰＢｎと、データ入出力バッファ５０の接続関係を示す。ＮＡＮＤ型フラッシュＥＥＰＲＯＭの読み出し、書き込みの処理単位は、あるロウアドレスでの同時に選択される１ページ分の容量（例えば５１２バイト）となっている。８個のデータ入出力端子５１があるため、１つのデータ入出力端子５１に対しては、例えば５１２ビットとなっており、図１Ｂではその５１２ビット分の構成を示している。
【００１９】
データをメモリセルに書き込む場合には、データ信号線５２から書き込みデータを第２のラッチＬ２に取り込む。書き込み動作を開始するには、書き込みデータが第１のラッチＬ１になければならないので、続いて、ラッチＬ２に保持したデータをラッチ回路Ｌ１に転送する。また、読み出し動作においては、データ入出力端子５１にデータを出力するには、読み出したデータがラッチＬ２になければならないので、ラッチＬ１で読み出したデータをラッチＬ２に転送する必要がある。従って、転送スイッチトランジスタ８３，８４を導通状態にしてラッチＬ１とラッチＬ２の間でデータの転送を行うことが可能なように構成されている。このとき、転送先のラッチ回路を非活性状態にしてからデータを転送し、その後転送先のラッチ回路を活性状態に戻してデータを保持することなる。
【００２０】
次いで、図２及び図３のプログラム終了検出回路１６の動作について以下に説明する。
【００２１】
まず、プログラム対象ではないメモリセルに対応するページバッファＰＢｎのラッチＬ１にはデータ「１」がセットされ、ノードＳＬＲ１の電圧はハイレベルとなり、ベリファイ判断処理の対象から除外される。そして、プログラム対象のメモリセルに対して、プログラムベリファイフェイルのときは、ページバッファＰＢｎのラッチＬ１にはデータ「０」がセットされたままで、ノードＳＬＲ１の電圧はローレベルとなる。プログラムベリファイパスのときは、ページバッファＰＢｎのラッチＬ１にはデータ「１」がセットされ、ノードＳＬＲ１の電圧はハイレベルとなる。これらのラッチＬ１の状態はＭＯＳトランジスタＴＪｎのオンオフ状態に反映されてベリファイ判断処理に用いられる。図２に示すように、ＭＯＳトランジスタＴＪｎ（ｎ＝０，１，…，Ｎ）はＮＯＲ演算を行う信号ラインＡ（ＰＢＰＵＰ）に接続される。もし１ページのすべてのメモリセルに対してプログラムが終了して、すべてのノードＳＬＲ１がハイレベルになるならば、すべてのＭＯＳトランジスタＴＪｎはオフされる。そのとき、信号ラインＡ（ＰＢＰＵＰ）はハイレベルとなり、状態信号ＳＴＢがローレベルとなって、プログラムが終了したことを知ることができる。
【００２２】
次いで、従来技術に係る「擬似パスプログラム」について以下に説明する。
【００２３】
図４は図１ＡのＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいて擬似パス判断のためのプログラム終了検出回路１６Ａの構成例を示す回路図である。
【００２４】
図４の左側に、プログラム終了判断部２９−０〜２９−Ｎを備えた上述のプログラム終了判断回路２７が設けられ、信号ラインＡ（ＰＢＰＵＰ）には、電源電圧ＶＤＤからＭＯＳトランジスタ２４を介してドレイン電流Ｉｄの整数ｎ倍のドレイン電流ｎ×Ｉｄが流れる。整数ｎはまだプログラムベリファイがパスしていないメモリセルの数に相当してドレイン電流Ｉｄを流している回路２９の数である。一方、図４の右側の基準電圧発生回路２８は基準電圧発生部２９ａ−０〜２９ａ−Ｊを備え、信号ラインＡ’（ＰＢＲＥＦ）と接地との間に接続された複数のＭＯＳトランジスタ対（ＢＦｊ，ＢＦＥｊ）（ここで、ｊ＝０，１，…，Ｊ）を備えて構成される。ここで、ＭＯＳトランジスタＢＦＥ１〜ＢＦＥＪは回路２９のドレイン電流Ｉｄと同じ値の電流Ｉｄが流れるようにトランジスタのサイズと電圧印加が全く同等に設定されるレプリカ回路である。ＭＯＳトランジスタＢＦ０及びＢＦＥ０はドレイン電流０．５Ｉｄが流れるようにサイズ或いはゲート電圧が制御される。また、信号ラインＰＢＲＥＦには、電源電圧ＶＤＤからＭＯＳトランジスタ２５を介して、それぞれ各１対のＭＯＳトランジスタ（ＢＦ０，ＢＦＥ０；ＢＦ１，ＢＦＥ１；ＢＦ２，ＢＦＥ２；…）からなる各基準電流発生部が流す単位基準電流の和であるしきい値基準電流Ｉｒｅｆが流れる。
【００２５】
そして、プログラム終了判断回路２７における各ＭＯＳトランジスタＴＪｎのオンする個数ｎに応じて、ＭＯＳトランジスタ２４に流れるドレイン電流ｎ×Ｉｄに対応する電圧はコンパレータ２６の反転入力端子に印加される一方、ＭＯＳトランジスタ２５に流れるしきい値基準電流Ｉｒｅｆに対応する電圧はコンパレータ２６の非反転入力端子に印加され、コンパレータ２６は、ｎ×Ｉｄ＜Ｉｒｅｆとなったときにローレベルの状態信号ＳＴＢを出力する。すなわち、しきい値基準電流Ｉｒｅｆを流すＪ＋１組のＭＯＳトランジスタＢＦｊ、ＢＦＥｊ（ｊ＝０，１，…，Ｊ）に対してプログラムベリファイがパスしていないメモリセルの数ＮがＪ≧Ｎとなった時に状態信号ＳＴＢはローレベルとなり擬似パスと判断される。例えば、Ｊ＝２ではしきい値基準電流Ｉｒｅｆ＝２．５Ｉｄだから、プログラム終了判断回路２７に流れるドレイン電流Ｎ×ＩｄはＮ≦２で疑似パスとなる。
【００２６】
また、図５は図１ＡのＮＡＮＤ型フラッシュＥＥＰＲＯＭのプログラムパス判断処理を示すフローチャートである。図５において、まず、データをロードし、ステップＳ２においてデータをプログラムした後、ステップＳ３においてベリファイする。ステップＳ４においてすべてのメモリセル（１ページ分）がすべて「１」であれば、ステップＳ５において「真実のパス」と判断して当該処理を終了する。一方、ステップＳ４においてＮＯであれば、ステップＳ６においてタイムアウトしたか否かが判断され、ＮＯのときはステップＳ２に戻る一方、ＹＥＳのときはステップＳ７に進む。ステップＳ７では、耐えうるエラーであるか否かが判断され、ＹＥＳのときはステップＳ８に進む一方、ＮＯのときはステップＳ９に進む。ステップＳ８では、「擬似パス」と判断して当該処理を終了する。ステップＳ９では、「フェイル」と判断して当該処理を終了する。
【先行技術文献】
【特許文献】
【００２７】
【特許文献１】特開平９−１４７５８２号公報
【特許文献２】特開２００６−１３４４８２号公報
【特許文献３】特開２０１３−１２７８２７号公報
【特許文献４】特開２００８−００４１７８号公報
【特許文献５】特開２００８−１９８３３７号公報
【発明の概要】
【発明が解決しようとする課題】
【００２８】
昨今のＮＡＮＤ型フラッシュメモリは４ビット以上のＥＣＣ（Error Checking and Correction）の能力を有するので、ＥＣＣ能力のいくらかは、図４に図示されたプログラム又はデータ消去のフェイルビットの救済に割り当てることができる。信号ラインＡ（ＰＢＰＵＰ）の電流Ｉｄ×ｎは基準信号ラインＰＢＲＥＦの基準電流Ｉｒｅｆと比較される。このとき、ＭＯＳトランジスタＢＦ０がオンされて基準電流Ｉｒｅｆ＝０．５×Ｉｄであるとき、もしプログラムされていないメモリセルが１以上であるならば、プログラム終了通知信号ＳＴＢはハイレベルとなり、フェイル状態を示す。一方、もしすべてのメモリセルがプログラムされているとき、プログラム状態はパス状態となり、プログラム終了通知信号ＳＴＢはローレベルとなる。また、基準電流Ｉｒｅｆが２．５×Ｉｄに設定されるとき、プログラムされていないメモリセルが２以下であってもパス状態と設定され、これが「擬似パス状態」である。ＮＡＮＤ型フラッシュメモリの微細化が進むにつれて、ＥＣＣにより救済するビット数が増大し、また、擬似パスビット数が増大できる。しかしながらこのような簡単なプログラム終了検出回路１６Ａでは、多数ビットの擬似パス状態に対応できないという問題点があった。
【００２９】
図６は図３のページバッファＰＢｎおよびプログラム終了判断部２９−ｎを構成するＭＯＳトランジスタの配置例を示す平面図であり、図６（ａ）はゲートをビット線沿い方向に配置した平面図であり、図６（ｂ）はゲートをビット線に対して直角に配置したものの例を示す平面図である。図６において、Ｇ１，Ｇ２はゲートであり、ＡＲ１，ＡＲ２はアクティブ領域であり、ＣＨ１，ＣＨ２はコンタクトホールである。
【００３０】
例えば、ＮＡＮＤ型フラッシュメモリの構成例において、１対のメモリセルのピッチは例えば３０ｎｍ×２であり、ページバッファＰＢｎをビット線16本分のスペースにレイアウトするとして、ページバッファＰＢｎのピッチは０．９６μｍである。ここで、１レイアウト当たり、８個のＰＢｎがスタックされる。
【００３１】
図６において、例えば０．９６μｍの非常に狭いページバッファＰＢｎのピッチのレイアウトにおいて上述のＭＯＳトランジスタＴＪｎ，ＴＪＥｎを形成する必要がある。もちろん、２×０．９６μｍのエリアを用いることも可能であるが、もしすべての部分でこのサイズを用いるとページバッファＰＢｎの高さも２倍になり、ページバッファＰＢｎのサイズが大幅に増大する。従って、フラッシュメモリの微細化に従ってこれらのＭＯＳトランジスタはより小さく形成する必要があり、これらのＭＯＳトランジスタの電気的特性のバラツキもますます増大するという問題点があった。
【００３２】
また、ページサイズが今後さらに増大する可能性が高く、それに伴って１チップ内のＭＯＳトランジスタの電気的特性のバラツキも増大する。さらに、もしこれらのＭＯＳトランジスタの１個当たりの電気的特性のバラツキが１０％であるとすると、５個のトランジスタの電気的特性全体のバラツキはトランジスタ１個当たりの電気的特性の５０％にも達し、図４のプログラム終了検出回路１６Ａは正しく判断することはできない。このことは３ビットの擬似パスが正しい判断の限界であることを意味する。ＮＡＮＤ型フラッシュメモリの微細化に伴って、このようにＭＯＳトランジスタのバラツキが擬似パス判断に対して大きな影響を与えることは必至である。
【００３３】
もし、各ＭＯＳトランジスタＴＪｎ、ＴＪＥｎが１０％のバラツキを有している場合において、
（１）プログラム対象のメモリセルのうち４個のメモリセルがプログラムされていないとき、ドレイン電流は最悪（４±０．４）Ｉｄとなる。
（２）プログラム対象のメモリセルのうち５個のメモリセルがプログラムされていないとき、ドレイン電流は最悪（５±０．５）Ｉｄとなる。
この場合において、（４，５）判断（ここで、（パスのセル数，フェイルのセル数）で表す。）の場合、４．５Ｉｄの基準電流Ｉｒｅｆで判断する必要があるが、上記（２）に対しては最悪センスマージンが全くないことになるので、安全な判断では、少なくとも（３，４）判断で行う必要があり、３．５Ｉｄの基準電流Ｉｒｅｆで判断する必要がある。
【００３４】
本発明の目的は、例えばＮＡＮＤ型フラッシュメモリなどの不揮発性記憶装置の微細化に伴ってメモリセルのピッチが小さくなり、それに伴って周辺回路のトランジスタサイズが小さくなっても、プログラムベリファイ判断の処理を高精度で行うことができる、不揮発性記憶装置のための書き込み回路及び方法、並びに不揮発性記憶装置を提供することにある。
【課題を解決するための手段】
【００３５】
第１の発明に係る不揮発性記憶装置のための書き込み回路は、メモリセルにデータを書き込むときにデータを一時的に格納するページバッファに設けられ、上記メモリセルにデータを書き込んだときに各メモリセル毎のプログラム終了の判断を行う制御回路を備えた不揮発性記憶装置のための書き込み回路において、
上記制御回路は、
プログラム終了判断信号を出力する１対の信号ラインの間に設けられ、対応するメモリセルのプログラムベリファイの状態を格納する記憶素子に格納されたデータに基づいてオンオフ制御される第１のスイッチ素子と、
上記１対の信号ラインの間に設けられ、プログラムベリファイの判断制御を行う判断制御用ＭＯＳトランジスタと、
上記判断制御用ＭＯＳトランジスタのゲートとソースあるいはドレインの間に接続された第２のスイッチ素子であって、所定の判断制御信号に基づいて上記判断制御用ＭＯＳトランジスタを制御する電圧を上記判断制御用ＭＯＳトランジスタのゲートに印加する第２のスイッチ素子とを備え、
上記制御回路は、上記プログラムベリファイを行う前に、上記判断制御用ＭＯＳトランジスタのゲート電圧が当該ＭＯＳトランジスタのしきい値電圧に所定の制御電圧値を加算した電圧値になるように設定したことを特徴とする。
【００３６】
上記不揮発性記憶装置のための書き込み回路において、上記制御電圧値は、０Ｖ〜０．５Ｖの範囲のうちの１つの電圧値であることを特徴とする。
【００３７】
また、上記不揮発性記憶装置のための書き込み回路において、上記判断制御用ＭＯＳトランジスタのゲート電圧に対して、所定の基準電流に基づいて一定値になるように制御された制御電圧を印加する回路をさらに備えたことを特徴とする。
【００３８】
さらに、上記不揮発性記憶装置のための書き込み回路において、上記第１及び第２のスイッチ素子は、ＮチャンネルＭＯＳトランジスタ又はＰチャンネルＭＯＳトランジスタであることを特徴とする。
【００３９】
またさらに、上記不揮発性記憶装置のための書き込み回路において、上記第１のスイッチ素子であるＭＯＳトランジスタのゲートは、上記ページバッファのラッチのいずれかの一端、もしくは上記ページバッファの回路においてデータを一時的に保持するキャパシタの一端に接続されたことを特徴とする。
【００４０】
また、上記不揮発性記憶装置のための書き込み回路において、上記１対の信号ラインの間に設けられ、所定の判断イネーブル信号に基づいて上記１対の信号ラインの間の電流パスをカットする第３のスイッチ素子をさらに備えたことを特徴とする。
【００４１】
さらに、上記不揮発性記憶装置のための書き込み回路において、上記制御回路は、上記対応するメモリセルのプログラムベリファイの状態を格納する記憶素子に格納されたデータを反転した後、上記判断制御用ＭＯＳトランジスタのゲート電圧が当該ＭＯＳトランジスタのしきい値電圧に所定の制御電圧値を加算した電圧値になるように設定したことを特徴とする。
【００４２】
またさらに、上記不揮発性記憶装置のための書き込み回路において、上記制御回路は、上記対応するメモリセルのプログラムベリファイの状態を格納する記憶素子に格納されたデータを反転することなく、上記判断制御用ＭＯＳトランジスタのゲート電圧が当該ＭＯＳトランジスタのしきい値電圧に、所定の基準電流に基づいて一定値になるように制御された制御電圧値を加算した電圧値になるように設定したことを特徴とする。
【００４３】
また、上記不揮発性記憶装置のための書き込み回路において、
上記判断制御用ＭＯＳトランジスタは、コントロールゲート及びフローティングゲートを有するスタックゲート型ＭＯＳトランジスタで構成され、
上記フローティングゲートは上記第２のスイッチ素子の一端に接続され、
上記制御回路は、
（１）初期状態において、上記コントロールゲートに印加される所定の基準電圧を０Ｖとした状態で上記フローティングゲートを当該ＭＯＳトランジスタのしきい値電圧に所定の制御電圧値を加算した電圧値になるよう設定し、
（２）ベリファイ判断の制御動作状態において、上記判断制御用ＭＯＳトランジスタに流れるドレイン電流が所定の基準電流となるように上記コントロールゲートの基準電圧を制御することを特徴とする。
【００４４】
さらに、上記不揮発性記憶装置のための書き込み回路において、
上記１対の信号ラインに接続された上記制御回路を含むプログラム終了判断部を複数個備え、複数のメモリセルのプログラムの終了を判断するプログラム終了判断回路と、
１対の別の信号ラインに接続された所定の単位基準電流をそれぞれ流す第１のＭＯＳトランジスタをそれぞれ含む複数個の基準電流発生部を備え、上記複数のメモリセルのうちのプログラムの終了の個数を判断するためのしきい値基準電流を発生する基準電流発生回路と、
上記プログラム終了判断回路に流れる電流に対応する電圧を、上記基準電流発生回路に流れるしきい値基準電流に対応するしきい値電圧と比較して、プログラム終了の判断を示す判断信号を出力するコンパレータ手段とを備えたことを特徴とする。
【００４５】
またさらに、上記不揮発性記憶装置のための書き込み回路において、上記各基準電流発生部の第１のＭＯＳトランジスタを、複数の第２のＭＯＳトランジスタを並列に接続して構成したことを特徴とする。
【００４６】
第２の発明に係る不揮発性記憶装置は、上記不揮発性記憶装置のための書き込み回路を備えたことを特徴とする。
【００４７】
第３の発明に係る不揮発性記憶装置のための書き込み方法は、メモリセルにデータを書き込むときにデータを一時的に格納するページバッファに設けられ、上記メモリセルにデータを書き込んだときに各メモリセル毎のプログラム終了の判断を行う制御回路を備えた不揮発性記憶装置のための書き込み方法において、
上記制御回路は、
プログラム終了判断信号を出力する１対の信号ラインの間に設けられ、対応するメモリセルのプログラムベリファイの状態を格納する記憶素子に格納されたデータに基づいてオンオフ制御される第１のスイッチ素子と、
上記１対の信号ラインの間に設けられ、プログラムベリファイの判断制御を行う判断制御用ＭＯＳトランジスタと、
上記判断制御用ＭＯＳトランジスタのゲートとソースあるいはドレインの間に接続された第２のスイッチ素子であって、所定の判断制御信号に基づいて上記判断制御用ＭＯＳトランジスタを制御する電圧を上記判断制御用ＭＯＳトランジスタのゲートに印加する第２のスイッチ素子とを備え、
上記プログラムベリファイを行う前に、上記判断制御用ＭＯＳトランジスタのゲート電圧が当該ＭＯＳトランジスタのしきい値電圧に、所定の基準電流に基づいて一定値になるように制御された制御電圧値を加算した電圧値になるように設定する制御ステップを含むことを特徴とする。
【００４８】
上記不揮発性記憶装置のための書き込み方法において、上記制御ステップは、上記対応するメモリセルのプログラムベリファイの状態を格納する記憶素子に格納されたデータを反転した後、上記判断制御用ＭＯＳトランジスタのゲート電圧が当該ＭＯＳトランジスタのしきい値電圧に、所定の基準電流に基づいて一定値になるように制御された制御電圧値を加算した電圧値になるように設定するステップを含むことを特徴とする。
【００４９】
また、上記不揮発性記憶装置のための書き込み方法において、上記制御回路は、上記１対の信号ラインの間に設けられ、所定の判断イネーブル信号に基づいて上記１対の信号ラインの間の電流パスをカットする第３のスイッチ素子をさらに備え、
上記制御ステップは、上記対応するメモリセルのプログラムベリファイの状態を格納する記憶素子に格納されたデータを反転することなく、上記判断制御用ＭＯＳトランジスタのゲート電圧が当該ＭＯＳトランジスタのしきい値電圧に、所定の基準電流に基づいて一定値になるように制御された制御電圧値を加算した電圧値になるように設定するステップを含むことを特徴とする。
【００５０】
さらに、上記不揮発性記憶装置のための書き込み方法において、上記判断制御用ＭＯＳトランジスタは、コントロールゲート及びフローティングゲートを有するスタックゲート型ＭＯＳトランジスタで構成され、
上記フローティングゲートは上記第２のスイッチ素子の一端に接続され、
上記制御ステップは、
（１）初期状態において、上記コントロールゲートに印加される所定の基準電圧を０Ｖとした状態で上記フローティングゲートに所定のフローティングゲート基準電圧を印加するステップと、
（２）ベリファイ判断の制御動作状態において、上記判断制御用ＭＯＳトランジスタに流れるドレイン電流が所定の基準電流となるように上記フローティングゲート基準電圧を制御するステップとを含むことを特徴とする。
【発明の効果】
【００５１】
本発明に係る不揮発性記憶装置のための書き込み回路及び方法によれば、例えばＮＡＮＤ型フラッシュメモリなどの不揮発性記憶装置の微細化に伴ってメモリセルのピッチが小さくなり、それに伴って周辺回路のトランジスタサイズが小さくなっても、プログラムベリファイ判断の処理を高精度で行うことができる。
【図面の簡単な説明】
【００５２】
【図１Ａ】従来例に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの全体構成を示すブロック図である。
【図１Ｂ】図１Ａのメモリセルアレイ１０とその周辺回路の構成を示す回路図である。
【図１Ｃ】図１ＡのＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいてページバッファ回路１４及びプログラム終了検出回路１６の構成例を示すブロック図である。
【図２】図１Ｃのプログラム終了検出回路１６の詳細構成例を示す回路図である。
【図３】図２のページバッファＰＢｎとプログラム終了判断部２９−ｎの構成例を示す回路図である。
【図４】図１ＡのＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいて擬似パス判断のためのプログラム終了検出回路１６Ａの構成例を示す回路図である。
【図５】図１ＡのＮＡＮＤ型フラッシュＥＥＰＲＯＭのプログラムパス判断処理を示すフローチャートである。
【図６】図３のページバッファＰＢｎおよびプログラム終了判断部２９−ｎを構成するＭＯＳトランジスタの配置例を示す平面図であり、（ａ）はゲートをビット線沿い方向に配置した平面図であり、（ｂ）はゲートをビット線に対して直角に配置したものの例を示す平面図である。
【図７】実施形態１に係るプログラム終了判断部３０ｎの構成を示す回路図である。
【図８】図７のプログラム終了判断部３０ｎの動作を示す各信号のフローチャートである。
【図９】図３の従来例に係るプログラム終了判断部２９−ｎのＭＯＳトランジスタＴＪＥのゲート電圧Ｖ（ＪＤＧ＿ＳＷ）に対するドレイン電流Ｉｄの特性を示すグラフにおいて、ゲート電圧を固定値ＪＤＧとしたときのドレイン電流Ｉｄのバラツキを示す図である。
【図１０】図７の実施形態１に係るプログラム終了判断部３０ｎのＭＯＳトランジスタＴＪＤＧのゲート電圧ＪＤＧ＿Ｇに対するドレイン電流Ｉｄの特性を示すグラフにおいて、ゲート電圧をＶｔｈ＋固定値としたときのドレイン電流Ｉｄのバラツキを示す図である。
【図１１】従来例及び実施例１，２におけるドレイン電流Ｉｄの最大値及び最小値を示すテーブルである。
【図１２】実施形態１に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいて擬似パス判断のためのプログラム終了検出回路１６ＡＡの構成例を示す回路図である。
【図１３】実施形態１の変形例に係るプログラム終了判断部３０Ａｎの構成を示す回路図である。
【図１４】実施形態１の別の変形例に係るプログラム終了判断部３０Ｂｎの構成を示す回路図である。
【図１５】実施形態２に係るプログラム終了判断部３０Ｃｎの構成を示す回路図である。
【図１６】実施形態２の変形例に係るプログラム終了判断部３０Ｄｎの構成を示す回路図である。
【図１７】実施形態２の別の変形例に係るプログラム終了判断部３０Ｅｎの構成を示す回路図である。
【図１８】実施形態３に係るプログラム終了判断部３０Ｆｎ及びページバッファＰＢｎの構成を示す回路図である。
【図１９】実施形態４に係るプログラム終了判断部３０Ｇｎ及びページバッファＰＢｎの構成を示す回路図である。
【図２０Ａ】実施形態５に係る基準電流発生回路３１及びプログラム終了判断部３０ｎｆの構成例を示す回路図である。
【図２０Ｂ】従来例及び図２０Ａのプログラム終了判断部３０ｎｆのドレイン電流偏差を示すテーブルである。
【図２１】実施形態５に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいて擬似パス判断のためのプログラム終了検出回路１６Ｂの構成例を示す回路図である。
【図２２Ａ】本発明の実施形態６に係るメモリセルアレイ１０とその周辺回路の構成を示す回路図である。
【図２２Ｂ】図２２Ａの実施形態６のためのプログラム終了判断回路２７及び基準電流発生回路２８Ｍを含むプログラム終了検出回路１６Ｃの構成を示す回路図である。
【図２３】実施形態７に係るプログラム終了検出回路１６Ｄの構成を示す回路図である。
【図２４】実施形態８に係るプログラム終了検出回路１６Ｅの構成を示す回路図である。
【図２５】実施形態９に係る、図２４のプログラム終了検出回路１６Ｅのための基準電流発生回路３１Ａの構成を示す回路図である。
【発明を実施するための形態】
【００５３】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
【００５４】
実施形態１．
図７は実施形態１に係る、例えばＮＡＮＤ型フラッシュメモリなどの不揮発性記憶装置のためのプログラム終了判断部３０ｎの構成を示す回路図である。図７において、実施形態１に係るプログラム終了判断部３０ｎは各ページバッファＰＢｎ毎に設けられ、かつ複数のプログラム終了判断部３０ｎ（ｎ＝０，１，…，Ｎ）が判断制御信号ＪＤＧ＿ＳＷ及び信号ラインＡ（ＰＢＰＵＰ）、信号ラインＢに対して並列に設けられ、ラッチＬ１に対するＮチャンネルＭＯＳトランジスタＴＪｎに加えて、ＮチャンネルＭＯＳトランジスタＴＧＣ，ＴＪＤＧをさらに備えたことを特徴とする。ここで、信号ラインＡ，Ｂはプログラム終了判断信号を出力するための１対の信号ラインである。また、ＴＪＤＧはプログラム終了の判断を制御するための判断制御用ＭＯＳトランジスタであり、ＴＧＣは判断制御信号ＪＤＧ＿ＳＷに基づいてＭＯＳトランジスタＴＪＤＧを制御するスイッチ素子である。
【００５５】
図７において、判断制御信号ＪＤＧ＿ＳＷはプログラムベリファイ動作開始のときに従来例のようにローレベルからハイレベルに変化させるが、プログラムベリファイのパス判断をするときにハイレベルからローレベルに変化する制御信号であって、ＭＯＳトランジスタＴＧＣのゲートに印加される。ページバッファＰＢｎのラッチＬ１はページバッファＰＢｎに対応するメモリセルのプログラムベリファイの状態を記憶する一時記憶素子であって、ページバッファＰＢｎのラッチＬ１のノードＳＬＳ１はＭＯＳトランジスタＴＪｎのゲートに接続され、信号ラインＡ（ＰＢＰＵＰ）はベリファイ判断をするためにページバッファ回路１４において設けられる論理和演算のための信号ラインであって、ＭＯＳトランジスタＴＪｎ及びＭＯＳトランジスタＴＪＤＧを介して信号ラインＢに接続される。ＭＯＳトランジスタＴＪＤＧのドレインはまたＭＯＳトランジスタＴＧＣを介してＭＯＳトランジスタＴＪＤＧのゲートに接続される。ここで、ＭＯＳトランジスタＴＪＤＧのドレインの信号電圧をＪＤＧ＿Ｄで記述し、ＭＯＳトランジスタＴＪＤＧのゲート電圧をＪＤＧ＿Ｇで記述する。
【００５６】
ところで、プログラムベリファイ判断用ＭＯＳトランジスタＴＪＤＧの飽和領域におけるドレイン電流Ｉｄは次式で表される。
【００５７】
Ｉｄ＝（１／２）β（Ｖｇｓ−Ｖｔｈ）２      （１）
【００５８】
ここで、ＶｇｓはＭＯＳトランジスタＴＪＤＧのゲート・ソース間電圧であり、ＶｔｈはＭＯＳトランジスタＴＪＤＧのしきい値電圧である。なお、以下、ＮチャンネルＭＯＳトランジスタのしきい値電圧をＶｔｎで表し、ＰチャンネルＭＯＳトランジスタのしきい値電圧をＶｔｐで表す。
【００５９】
上記式（１）に示すように、ドレイン電流Ｉｄは、電圧差（Ｖｇｓ−Ｖｔｈ）とβの２つのファクタを有する。本実施形態では、例えば電圧差（Ｖｇｓ−Ｖｔｈ）＝０．１Ｖに固定することで電圧差（Ｖｇｓ−Ｖｔｈ）のファクタのバラツキを除去することを特徴としている。このバラツキは２乗で効くため、この除去の効果は大きい。これを実現するために、ＭＯＳトランジスタＴＧＣ，ＴＪｎをさらに備える。この制御シーケンスについて、図８を参照して以下に説明する。なお、電圧差（Ｖｇｓ−Ｖｔｈ）は好ましくは０．１Ｖであるが、０〜０．５Ｖの範囲で設定しうる。
【００６０】
図８は図７のプログラム終了判断部３０ｎの動作を示す各信号のタイミング図である。図８において、時刻ｔ１から時刻ｔ５までは、ゲート電圧ＪＤＧ＿Ｇの設定期間であり、時刻ｔ６以降は擬似パス判断期間である。また、第１の制御電圧値ＶＢ１は例えば０．１Ｖなどの０Ｖ近傍の正電圧であって、オーバードライブの値が所定値になるように設定される。さらに、第２の制御電圧値ＶＢ２は例えば０Ｖ又は０Ｖ近傍の制御電圧ＶＢ１より低い電圧であって、好ましくはＶＢ１−ＶＢ２＝０．１Ｖと設定される。時刻ｔ７に信号ラインＡ（ＰＢＰＵＰ）が電圧ＶＡ１に上げられると、信号ラインＢの電圧ＶＢ２との間にドレイン電流Ｉｄが流れ、プログラムベリファイの判断が行われるが、電圧ＶＡ１−ＶＢ２＞ＶＢ１−ＶＢ２であればＭＯＳトランジスタＴＪＤＧは飽和領域で動作し、そのドレイン電流Ｉｄは上記のようにＶｇｓ−Ｖｔｈ＝ＶＢ１−ＶＢ２で決まるので、電圧差ＶＢ１−ＶＢ２でドレイン電流Ｉｄを適当な値になるように設定できる。
【００６１】
図８において、ＭＯＳトランジスタＴＧＣがオンである時刻ｔ２〜ｔ４間は信号ラインＡにはＶｔｎ＋ＶＢ１よりも高い電圧が印加されている。ベリファイをパスしていないメモリセルのページバッファＰＢｎのノードＳＬＳ１はハイレベルであり、ＭＯＳトランジスタＴＪｎはオンしているので、ＭＯＳトランジスタＴＪＤＧのゲート電圧ＪＤＧ＿Ｇは当該レベルになる。時刻ｔ２において、信号ラインＡの電圧ＶＡが変化したとき、それに伴ってドレイン電圧ＪＤＧ＿Ｄ及びゲート電圧ＪＤＧ＿Ｇが第１の制御電圧値ＶＢ１から電圧Ｖｔｎ＋ＶＢ１＋Ｖａに変化する。（正確には、ＭＯＳトランジスタＴＧＣに電流が流れるのでドレイン・ソース間の電圧降下Ｖｄｓが発生するのでＶｔｎ＋ＶＢ１＋Ｖａ−Ｖｄｓとなる。）ここで、Ｖｔｎ＋ＶａはＭＯＳトランジスタＴＪＤＧがダイオード接続時（ＭＯＳトランジスタＴＧＣがオン時）の電圧降下分である。次いで、時刻ｔ３においてラッチＬ１のデータが反転すると、パスしていないページバッファＰＢｎのＭＯＳトランジスタＴＪｎはオフとなって遮断する。このとき、ＭＯＳトランジスタＴＪＤＧのゲート電圧ＪＤＧ＿Ｇは電圧（Ｖｔｎ＋ＶＢ１）となり、その後、時刻ｔ４で判断制御信号ＪＤＧ＿ＳＷがローレベルになったときにフローティング状態となるが、ゲート電圧ＪＤＧ＿Ｇは電圧（Ｖｔｎ＋ＶＢ１）を保持する。さらに、時刻ｔ５でラッチＬ１のデータが反転するとＭＯＳトランジスタＴＪＤＧのドレイン電圧ＪＤＧ＿ＤはＭＯＳトランジスタＴＪｎが再びオンとなるため電圧ＶＢ２になる。そして時刻ｔ７に信号ラインＡ（ＰＢＰＵＰ）が電圧ＶＡ１に上げられ、プログラムベリファイの判断が行われる。
【００６２】
次いで、本発明者は、上述の実施形態の効果を評価するために、ＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）モデルを用いてファースト、ティピカル、スローの条件のもとでシミュレーションを行いドレイン電流Ｉｄを計算した。その結果を図９〜図１１に示す。
【００６３】
図９は図３の従来例に係るプログラム終了判断部２９−ｎのＭＯＳトランジスタＴＪＥのゲート電圧Ｖ（ＪＤＧ＿ＳＷ）に対するドレイン電流Ｉｄの特性を示すグラフにおいて、ゲート電圧を固定値ＪＤＧとしたときのドレイン電流Ｉｄのバラツキを示す図である。また、図１０は図７の実施形態１に係るプログラム終了判断部３０ｎのＭＯＳトランジスタＴＪＤＧのゲート電圧ＪＤＧ＿Ｇに対するドレイン電流Ｉｄの特性を示すグラフにおいて、ゲート電圧をＶｔｈ＋固定値としたときのドレイン電流Ｉｄのバラツキを示す図である。さらに、図１１は従来例及び実施形態１の実施例１，２におけるドレイン電流Ｉｄの最大値及び最小値を示すテーブルである。なお、シミュレーション条件は以下の通りである。
（１）ＭＯＳトランジスタのサイズ：Ｗ／Ｌ＝０．５／０．３；
（２）Ｖｄ＝２．２Ｖ；
（３）Ｔ＝２５°Ｃ；
（４）ＳＰＩＣＥモデル、ファースト／ティピカル／スロー；及び
（５）Ｖｔｈ（１μＡ）＝０．６６ＶＴｙｐ。
【００６４】
なお、ＳＰＩＣＥモデル間のバラつきが大きいため、図１１において従来例の回路のバラツキは非常に大きいが、ＭＯＳトランジスタの実際のバラツキは、ＳＰＩＣＥモデルに比較して非常に小さい。ＳＰＩＣＥモデルの条件はロット間、ウェハ間、チップ間およびチップ内すべてのＭＯＳトランジスタのバラツキに対応しているが、本回路（プログラムベリファイのプログラム終了判断部）で問題となるバラツキはチップ内のみに限られるからである。
【００６５】
図９〜図１１から明らかなように、本実施形態の実施例１，２では、従来例に比較して、ドレイン電流Ｉｄのバラツキはファースト／ティピカル／スローのモデルの違いに対して非常に減少している。本出願人が製造するフラッシュメモリの従来例における安全なレベルは（３，４）判断のレベルであり、トランジスタ１個当たりの平均的なドレイン電流Ｉｄのバラツキは１０〜１５％程度であると計算できる。その結果、本実施形態によれば、１つの半導体チップにおいて、ドレイン電流Ｉｄのバラツキは従来例に比較して１／１０に改善しているとみて、１〜１．５％程度のバラツキに改善することができる。このレベルは１０ビット以上の擬似パスビットに対して擬似パス判断を高精度で行うことができることを示している。
【００６６】
図１２は実施形態１に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいて擬似パス判断のためのプログラム終了検出回路１６ＡＡの構成例を示す回路図である。図１２のプログラム終了検出回路１６ＡＡは、図４のプログラム終了検出回路１６Ａに比較して、以下の点が異なることを特徴としている。
（１）図４のプログラム終了判断回路２７のプログラム終了判断部２９−ｎに代えて、プログラム終了判断回路２７Ａにおいてプログラム終了判断部３０ｎ（図７）を備えた。
（２）図４の基準電圧発生回路２８の基準電圧発生部２９ａ−ｎ（プログラム終了判断部２９−ｎのレプリカ回路である）に代えて、基準電圧発生回路２８Ａにおいて基準電圧発生部３０ｎａ（基準電圧発生部３０ｎのレプリカ回路である）を備えた。
【００６７】
図１２の左側に、複数Ｎ＋１個のプログラム終了判断部３０ｎを備えたプログラム終了判断回路２７Ａが設けられ、信号ラインＡ（ＰＢＰＵＰ）には、電源電圧ＶＤＤからＭＯＳトランジスタ２４を介してドレイン電流Ｉｄの整数ｎ倍のドレイン電流ｎ×Ｉｄが流れる。整数ｎはまだプログラムベリファイがパスしていないメモリセルの数に相当してドレイン電流Ｉｄを流している回路３０ｎの数である。一方、図１２の右側の基準電圧発生回路２８Ａは複数Ｊ＋１個の基準電圧発生部３０ｎａを備え、信号ラインＡ’（ＰＢＲＥＦ）と接地との間に接続された複数のＭＯＳトランジスタの組（ＢＦｊ及びそれに接続されるＴＧＣ，ＴＪＤＧ）（ここで、ｊ＝０，１，…，Ｊ）を備えて構成される。ここで、ＭＯＳトランジスタＢＦ０以外のＭＯＳトランジスタＢＦ１，ＢＦ２，…に接続されるＭＯＳトランジスタＴＪＤＧは回路２９のドレイン電流Ｉｄと同じ値の電流Ｉｄが流れるようにトランジスタのサイズと電圧印加が全く同等に設定されるレプリカ回路である。ＭＯＳトランジスタＢＦ０及びそれに接続されるＭＯＳトランジスタＴＧＣ，ＴＪＤＧはドレイン電流０．５Ｉｄが流れるようにサイズ或いはゲート電圧が制御される。また、信号ラインＰＢＲＥＦには、電源電圧ＶＤＤからＭＯＳトランジスタ２５を介して、それぞれ各１組のＭＯＳトランジスタ（ＢＦ０及びそれに接続されるＴＧＣ，ＴＪＤＧ；ＢＦ１及びそれに接続されるＴＧＣ，ＴＪＤＧ；ＢＦ２及びそれに接続されるＴＧＣ，ＴＪＤＧ；…）からなる各基準電流発生部が流す単位基準電流の和であるしきい値基準電流Ｉｒｅｆが流れる。
【００６８】
そして、プログラム終了判断回路２７Ａにおける各ＭＯＳトランジスタＴＪｎのオンする個数ｎに応じて、ＭＯＳトランジスタ２４に流れるドレイン電流ｎ×Ｉｄに対応する電圧はコンパレータ２６の反転入力端子に印加される一方、ＭＯＳトランジスタ２５に流れるしきい値基準電流Ｉｒｅｆに対応する電圧はコンパレータ２６の非反転入力端子に印加され、コンパレータ２６は、ｎ×Ｉｄ＜Ｉｒｅｆとなったときにローレベルの状態信号ＳＴＢを出力する。すなわち、しきい値基準電流Ｉｒｅｆを流すＪ＋１組のＭＯＳトランジスタＢＦｊ及びそれに接続されるＴＧＣ，ＴＪＤＧ（ｊ＝０，１，…，Ｊ）に対してプログラムベリファイがパスしていないメモリセルの数ＮがＪ≧Ｎとなった時に状態信号ＳＴＢはローレベルとなり擬似パスと判断される。例えば、Ｊ＝２ではしきい値基準電流Ｉｒｅｆ＝２．５Ｉｄだから、プログラム終了判断回路２７Ａに流れるドレイン電流Ｎ×ＩｄはＮ≦２で疑似パスとなる。
【００６９】
以上説明したように、本実施形態によれば、例えばＮＡＮＤ型フラッシュメモリなどの不揮発性記憶装置の微細化に伴ってメモリセルのピッチが小さくなり、それに伴ってページバッファなどの周辺回路のトランジスタが小さくなっても、プログラムベリファイ判断の処理を高精度で行うことができる。
【００７０】
図１３は実施形態１の変形例に係るプログラム終了判断部３０Ａｎの構成を示す回路図である。図１３において、プログラム終了判断部３０Ａｎは、図７の実施形態１のプログラム終了判断部３０ｎに比較して信号ラインＡ，Ｂの間でのＭＯＳトランジスタＴＪｎ，ＴＧＣ，ＴＪＤＧの接続順を、逆の順序で、すなわち、ＴＪＤＧ，ＴＧＣ，ＴＪｎの順序で接続したことを特徴とする。その作用効果は、図８に記載のＪＤＧ＿Ｇ設定期間において信号ラインＡ，Ｂでの各電圧の関係が逆転することを除いて同様に動作し、同様の効果を有する。
【００７１】
以上の実施形態１及びその変形例において、ＮチャンネルＭＯＳトランジスタＴＪｎを、ＰチャンネルＭＯＳトランジスタＴＪｎに変更してもよい。また、以上の実施形態１及びその変形例において、ＮチャンネルＭＯＳトランジスタＴＧＣを、ＰチャンネルＭＯＳトランジスタＴＧＣ又は伝送ゲートに変更してもよい。ただし、判断制御信号ＪＤＧ＿ＳＷはハイイネーブルからローイネーブルに変更になる。以上を「他の変形例」という。
【００７２】
図１４は実施形態１の別の変形例に係るプログラム終了判断部３０Ｂｎの構成を示す回路図である。図１４において、当該別の変形例に係るプログラム終了判断部３０Ｂｎは、図７の実施形態１のプログラム終了判断部３０ｎに比較して、ＭＯＳトランジスタＴＪＤＧのゲートにカップリングキャパシタＣｃを介して制御電圧Ｖｃを印加したことを特徴としている。ここで、制御電圧Ｖｃは疑似パス判断期間に印加し、カップリングによるゲート電圧ＪＤＧ＿Ｇの電圧上昇によりドレイン電流Ｉｄを調整することができる。なお、当該別の変形例の発明特定事項は、実施形態１とその変形例１にも適用できる。
【００７３】
なお、以上の実施形態１とその変形例において、以下のように変形してもよい。ＮチャンネルＭＯＳトランジスタをＰチャンネルＭＯＳトランジスタとしてもよい。
【００７４】
実施形態２．
図１５は実施形態２に係るプログラム終了判断部３０Ｃｎの構成を示す回路図である。実施形態２に係るプログラム終了判断部３０Ｃｎは、図７の実施形態１に係るプログラム終了判断部３０ｎに比較して以下の点が異なる。
（１）ＭＯＳトランジスタＴＪｎとＭＯＳトランジスタＴＪＤＧとの間に、プログラムベリファイ時の電圧ＪＤＧ＿Ｇ設定期間にローレベルとなる判断制御信号ＪＤＧ＿ＥＮがゲートに印加される判断動作イネーブル制御スイッチ用ＭＯＳトランジスタＴＪＮを挿入したことを特徴とする。図８のＬ１反転期間ｔ３〜ｔ５の間をローレベルとする。
【００７５】
図１５において、ドレイン電流Ｉｄのパスをカットすることができるので、実施形態１の作用効果に加えて、Ｌ１反転の必要がなくなり、シーケンスの構成が簡単になる。
【００７６】
なお、判断動作イネーブル制御スイッチ用ＭＯＳトランジスタＴＪＮは、信号ラインＡとＭＯＳトランジスタＴＪｎとの間に挿入してもよい。また、当該判断動作イネーブル制御スイッチ用ＭＯＳトランジスタＴＪＮは、ＮチャンネルＭＯＳトランジスタに限らず、ＰチャンネルＭＯＳトランジスタであってもよい。
【００７７】
図１６は実施形態２の変形例に係るプログラム終了判断部３０Ｄｎの構成を示す回路図である。図１６において、当該変形例に係るプログラム終了判断部３０Ｄｎは、図７の実施形態１に係るプログラム終了判断部３０ｎに比較して、信号ラインＡ，Ｂ間でのＭＯＳトランジスタＴＪｎ，ＴＧＣ，ＴＪＤＧの接続順序を、ＭＯＳトランジスタＴＧＣ，ＴＪＤＧ，ＴＪｎの接続順序に変更したことを特徴とする。ただし、信号ラインＡと、ＭＯＳトランジスタＴＪＤＧとの間に、判断イネーブル信号ＪＤＧ＿ＥＮにより制御されるＭＯＳトランジスタＴＪＤＧＥＮが挿入されて接続される。以上のように構成されたプログラム終了判断部３０Ｄｎはドレイン電流Ｉｄのパスをカットすることができるので、実施形態１の作用効果に加えて、Ｌ１反転の必要がなくなり、シーケンスの構成が簡単になる。
【００７８】
図１７は実施形態２の別の変形例に係るプログラム終了判断部３０Ｅｎの構成を示す回路図である。図１７において、当該別の変形例に係るプログラム終了判断部３０Ｅｎは、図１３の実施形態１の変形例に係るプログラム終了判断部３０Ａｎに比較して、信号ラインＡ，Ｂの間のＭＯＳトランジスタＴＪＤＧ，ＴＧＣ，ＴＪｎの接続順序を、ＭＯＳトランジスタＴＪｎ，ＴＪＤＧ，ＴＧＣの接続順序に変更したことを特徴とする。ただし、信号ラインＢと、ＭＯＳトランジスタＴＪＤＧとの間に、判断イネーブル信号ＪＤＧ＿ＥＮにより制御されるＭＯＳトランジスタＴＪＤＧＥＮが挿入されて接続される。以上のように構成されたプログラム終了判断部３０Ｅｎはドレイン電流Ｉｄのパスをカットすることができるので、プログラム終了判断部３０Ａｎと同様の作用効果に加えて、Ｌ１反転の必要がなくなり、シーケンスの構成が簡単になる。
【００７９】
実施形態３．
図１８は実施形態３に係るプログラム終了判断部３０Ｆｎ及びページバッファＰＢｎの構成を示す回路図である。実施形態１に係るプログラム終了判断部３０ｎのＭＯＳトランジスタＴＪｎのゲートは図３のページバッファＰＢｎのラッチＬ１のノードＳＬＳ１に接続している。これに対して、実施形態３では、図１８に示すように、プログラム終了判断部３０ＦｎのＭＯＳトランジスタＴＪｎのゲートをページバッファＰＢｎのノードＮ１に接続してもよい。
【００８０】
本実施形態では、特にＭＯＳトランジスタを追加することなく、図８のＪＤＧ＿Ｇ設定期間におけるＬ１反転の動作を除去することができる。ここで、まずノードＮ１に接続されたノードキャパシタＣｎは電源電圧Ｖ１からＶｄｄにチャージされる。そして、ＭＯＳトランジスタ７４のゲート制御電圧ＤＴＧがハイになることによりラッチＬ１のノードＳＬＲ１のデータはノードＮ３に反映され、Ｖ２＝０Ｖ及びＭＯＳトランジスタ７３のゲート制御電圧ＲＥＧがハイでＭＯＳトランジスタ７３がオンのとき、ノードＮ１の電圧はノードＳＬＳ１の電圧と同じになる。従って、ラッチＬ１の反転動作を除き、実施形態１の制御シーケンスと同様に動作する。そして、ラッチＬ１のデータ反転の代わりに、ノードＮ１がＶ１＝０Ｖ及びビットラインプリチャージ制御電圧ＢＬＰＲＥがハイとなりＭＯＳトランジスタ７１がオンとなることでノードキャパシタＣｎが放電し、Ｎ１が０ＶとなってＭＯＳトランジスタＴＪｎがオフとなって遮断する。
【００８１】
以上説明したように、図１８のようにＭＯＳトランジスタＴＪｎのゲートの接続先を変更することで、ラッチＬ１の反転動作を除去することを除き、実施形態１と同様の作用効果を得ることができる。
【００８２】
実施形態４．
図１９は実施形態４に係るプログラム終了判断部３０Ｇｎ及びページバッファＰＢｎの構成を示す回路図である。図１９において、実施形態４は図１８の実施形態３に比較して以下の点が異なる。
（１）ＮチャンネルＭＯＳトランジスタＴＪｎに代えて、ＰチャンネルＭＯＳトランジスタＴＪｎを用いた。
（２）ＭＯＳトランジスタＴＪｎのゲートをラッチＬ１のノードＳＬＲ１に接続した。
なお、本実施形態の制御動作は、これを除き実施形態１と同様に動作する。
【００８３】
実施形態５．
図２０Ａは実施形態５に係る基準電流発生回路３１及びプログラム終了判断部３０ｎｆの構成例を示す回路図である。実施形態５に係るプログラム終了判断部３０ｎｆは、図７の実施形態１に比較して以下の点が異なる。
（１）ＭＯＳトランジスタＴＪＤＧのゲートを、コントロールゲートＣＧとフローティングゲートＦＧとを有するスタックゲート型ＭＯＳトランジスタとしたこと。
（２）ＭＯＳトランジスタＴＪＤＧのフローティングゲートＦＧ（その電圧をＪＤＧ＿ＦＧとする）をＭＯＳトランジスタＴＧＣのソースに接続したこと。
（３）ＭＯＳトランジスタＴＪＤＧのコントロールゲートＣＧに、基準電流発生回路３１からの制御信号ＪＤＧ＿ＣＧを印加したこと。
【００８４】
図２０Ａにおいて、基準電流発生回路３１は公知の基準電流発生回路と同様の回路であって、ＭＯＳトランジスタ４１〜４５、差動増幅器３２、抵抗ＲＬ，Ｒｉｒｅｆ、電流源３３を備えて構成される。ここで、抵抗ＲＬは基準ドレイン電流Ｉｄ＿ｒｅｆを流し、電流源３３は基準電流Ｉｒｅｆ０を流す。また、ＭＯＳトランジスタ４４はプログラム終了判断部３０ｎｆのスタックゲートＭＯＳトランジスタＴＪＤＧと、ＭＯＳトランジスタ４２はＭＯＳトランジスタＴＪｎと、ＭＯＳトランジスタ４３はＭＯＳトランジスタＴＧＣと同じものが使用される。
【００８５】
以上説明したように、スタックゲートＭＯＳトランジスタＴＪＤＧを用いることによりドレイン電流Ｉｄを高精度にコントロールし、ドレイン電流Ｉｄのバラツキが小さくなるように改善できる。例えばＮＡＮＤ型フラッシュメモリは基本的にスタックゲートＭＯＳトランジスタの構造を有しているので、形成することは容易である。実施形態５における制御シーケンスは以下の通りである。
（１）初期状態において、ＭＯＳトランジスタＴＪＤＧのコントロールゲート電圧ＪＤＧ＿ＣＧ＝０Ｖのもと（差動増幅器３２非動作、ＭＯＳトランジスタ４５オン）でＭＯＳトランジスタのフローティングゲートＴＪＤＧ＿ＦＧを所定の基準電圧値ＴＪＤＧ＿ＦＧ＿０に設定する。例えば基準電圧値ＴＪＤＧ＿ＦＧ＿０＝Ｖｔｎ＋０．１Ｖで、実施形態１と同様の操作で設定する。また、同時に基準電流発生回路３１のＭＯＳトランジスタＴＪＤＧのフローティングゲートＴＪＤＧ＿ＦＧ＿ＲＥＦも、信号ＳＬＳ１＿ＲＥＦおよびＪＤＧ＿ＳＷ＿ＲＥＦを実施形態１と同様に操作することにより、同じ電圧値ＴＪＤＧ＿ＦＧ＿０に設定する。なお、信号ラインＡに相当するのは電源電圧ＶＤＤとなるが、図８においてＶＡ＝Ｖｔｈ＋ＶＢ１＋Ｖａ＝ＶＤＤと置き換えれば問題ないことがわかる。
（２）ベリファイ判断の制御動作状態において、基準電流発生回路３１はＩｄ＿ｒｅｆ＝Ｉｒｅｆ０となるように制御ゲート電圧ＪＤＧ＿ＣＧを発生し、プログラム終了判断部３０ｎのドレイン電流Ｉｄは、同じくＩｄ＝Ｉｒｅｆ０（しきい値基準電流）となるように制御される。
【００８６】
図２０Ｂは従来例及び実施形態５に係る図２０Ａのプログラム終了判断部３０ｎｆのドレイン電流偏差を示すテーブルである。なお、ドレイン電流Ｉｄ＝１０μＡのときに、たとえば上述と同様に第１の制御電圧値ＶＢ１＝０．１ＶおよびＶＢ２＝０Ｖに設定される。図２０Ｂから明らかなように、ドレイン電流Ｉｄを所定値に、従来技術に比較して高精度で調整することができる。これにより、例えばＮＡＮＤ型フラッシュメモリなどの不揮発性記憶装置の微細化に伴ってメモリセルのピッチが小さくなり、それに伴ってページバッファなどの周辺回路のトランジスタが小さくなっても、プログラムベリファイ判断の処理を高精度で行うことができる。
【００８７】
図２１は実施形態５に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいて擬似パス判断のためのプログラム終了検出回路１６Ｂの構成例を示す回路図である。図２１において、プログラム終了検出回路１６Ｂは、複数Ｎ＋１個のプログラム終了判断部３０ｎｆを備えたプログラム終了判断回路２７Ｂと、複数Ｊ＋１個の基準電流発生部３０ｎｆａを備えた基準電流発生回路２８Ｂを備え、基準電圧発生回路３１からの制御ゲート電圧ＪＤＧ＿ＣＧに基づいて動作する。ここで、プログラム終了判断部３０ｎｆ及び基準電流発生部３０ｎｆａの動作以外は実施形態１と同様である。
【００８８】
なお、実施形態５において、プログラム終了判断部３０ｎｆは図２０Ａの構成に限定されず、実施形態１の変形例、実施形態２とその変形例、他の実施形態３〜４等に適用することができる。
【００８９】
実施形態６．
図２２Ａは実施形態６に係るメモリセルアレイ１０とその周辺回路の構成を示す回路図である。また、図２２Ｂは図２２Ａの実施形態６のためのプログラム終了判断回路２７及び基準電流発生回路２８Ｍを含むプログラム終了検出回路１６Ｃの構成を示す回路図である。図２２Ｂにおいて、ｍは各ＭＯＳトランジスタの並列接続個数を表す。図２２Ａにおいて、各ページバッファＰＢｎにおいて、基準電流Ｉｒｅｆを流すための基準電流発生回路２８Ｍを備えたことを特徴とする。
【００９０】
実施形態１および実施形態５に係る基準電流Ｉｒｅｆを発生するためには、ＭＯＳトランジスタの電気的特性のバラツキを考慮する必要がある。ここで、基準電流Ｉｒｅｆとベリファイパス又はフェイルとなるドレイン電流ｎ×Ｉｄの電流差は０．５×Ｉｄであり、その電流差が小さいためにマージンが少なく問題が発生する場合がある。そこで、本実施形態では、ＭＯＳトランジスタの電気的特性のバラツキをキャンセルするために、図２２Ｂに示すように、多数２Ｍ個のＭＯＳトランジスタを用いることで基準電流Ｉｒｅｆを発生する。
【００９１】
図２２Ｂのプログラム終了判断回路２７において、電源電圧ＶＤＤは電流Ｉｒｅｆ／２Ｍを流す１個のＭＯＳトランジスタ２４Ａを備えて、信号ラインＡ（ＰＢＰＵＰ）はドレイン電流ｎ×Ｉｄを流すことを特徴としている。
【００９２】
一方、基準電流発生回路２８Ｍにおいて、ＭＯＳトランジスタ回路２５ＡはＭＯＳトランジスタ２４Ａとカレントミラー回路を構成し、ＭＯＳトランジスタ回路２５Ａは複数２Ｍ個のＭＯＳトランジスタが並列接続されて構成され、しきい値基準電流Ｉｒｅｆを流して基準電圧Ｖｒｅｆを発生する。なお、状態信号ＳＴＢを発生するコンパレータ２６の構成は実施形態１と同様である。ここで、信号ラインＡ’（ＰＢＲＥＦ）には以下の回路が接続される。
（１）信号ラインＡ’（ＰＢＲＥＦ）は、複数Ｍ個のＭＯＳトランジスタが並列接続されたＭＯＳトランジスタ回路ＢＦ０と、複数Ｍ個のＭＯＳトランジスタが並列接続されたＭＯＳトランジスタ回路ＢＦＥ０とを介して接地され、各ＭＯＳトランジスタ回路ＢＦ０，ＢＦＥ０がオンされるとき、単位基準電流（２Ｍ×０．５×Ｉｄ）を流す。
（２）信号ラインＡ’（ＰＢＲＥＦ）は、複数２Ｍ個のＭＯＳトランジスタが並列接続されたＭＯＳトランジスタ回路ＢＦ１と、複数２Ｍ個のＭＯＳトランジスタが並列接続されたＭＯＳトランジスタ回路ＢＦＥ１とを介して接地され、各ＭＯＳトランジスタ回路ＢＦ１，ＢＦＥ１がオンされるとき、単位基準電流（２Ｍ×Ｉｄ）を流す。
（３）信号ラインＡ’（ＰＢＲＥＦ）は、複数２Ｍ個のＭＯＳトランジスタが並列接続されたＭＯＳトランジスタ回路ＢＦ２と、複数２Ｍ個のＭＯＳトランジスタが並列接続されたＭＯＳトランジスタ回路ＢＦＥ２とを介して接地され、各ＭＯＳトランジスタ回路ＢＦ２，ＢＦＥ２がオンされるとき、単位基準電流（２Ｍ×Ｉｄ）を流す。
（４）信号ラインＡ’（ＰＢＲＥＦ）は、複数２Ｍ個のＭＯＳトランジスタが並列接続されたＭＯＳトランジスタ回路ＢＦ３と、複数２Ｍ個のＭＯＳトランジスタが並列接続されたＭＯＳトランジスタ回路ＢＦＥ３とを介して接地され、各ＭＯＳトランジスタ回路ＢＦ３，ＢＦＥ３がオンされるとき、単位基準電流（２Ｍ×Ｉｄ）を流す。
以下同様に、ＭＯＳトランジスタ回路ＢＦＪ，ＢＦＥＪまで形成される。
【００９３】
以上説明したように、本実施形態によれば、ＭＯＳトランジスタ回路ＢＦ０，ＢＦＥ０を除いて各ＭＯＳトランジスタ回路は２Ｍ個のＭＯＳトランジスタを用いて構成されているが、基準電圧Ｖｒｅｆの発生は実施形態５と同様である。１個のＭＯＳトランジスタを２Ｍ個のＭＯＳトランジスタに置き換えることで、各ＭＯＳトランジスタの電気的特性のバラツキを平均化することで当該バラツキをさらに減少させることができる。
【００９４】
実施形態７．
図２３は実施形態７に係るプログラム終了検出回路１６Ｄの構成を示す回路図である。図２３において、実施形態７に係るプログラム終了検出回路１６Ｄは、図２２Ｂの実施形態６に係るプログラム終了検出回路１６Ｃに比較して以下の点が異なる。
（１）プログラム終了判断回路２７に代えて、複数Ｎ＋１個のプログラム終了判断部３０ｎを備えたプログラム終了判断回路２７Ａを備えた。
（２）基準電流発生回路２８Ｍに代えて、複数Ｊ＋１個の基準電流発生部３０ｎａＡを備えた基準電流発生回路２８ＡＭを備えた。ここで、基準電流発生部３０ｎａＡは、実施形態６と同様に、含まれる各ＭＯＳトランジスタを、複数Ｍ個（ＭＯＳトランジスタＢＦ０及びそれに接続されるＭＯＳトランジスタＴＧＣ，ＴＪＤＧ）、もしくは複数２Ｍ個（ＭＯＳトランジスタＢＦ０以外のＭＯＳトランジスタＢＦ１，ＢＦ２，…及びそれに接続されるＭＯＳトランジスタＴＧＣ，ＴＪＤＧ）のＭＯＳトランジスタを並列接続した回路に置き換えて構成される。
【００９５】
以上のように構成された実施形態７によれば、実施形態１及び実施形態６の作用効果を有する。
【００９６】
実施形態８．
図２４は実施形態８に係るプログラム終了検出回路１６Ｅの構成を示す回路図である。図２４において、実施形態８に係るプログラム終了検出回路１６Ｅは、図２３の実施形態７に係るプログラム終了検出回路１６Ｄに比較して以下の点が異なる。
（１）プログラム終了判断部３０ｎに代えて、図２０Ａのプログラム終了判断部３０ｎｆを備えたプログラム終了判断回路２７Ｂを備えた。
（２）基準電流発生部３０ｎａＡに代えて、基準電流発生部３０ｎｆａＡを備えた基準電流発生回路２８ＢＭを備えた。ここで、基準電流発生部３０ｎｆａＡは、実施形態６と同様に、含まれる各ＭＯＳトランジスタを、複数Ｍ個（ＭＯＳトランジスタＢＦ０及びそれに接続されるＭＯＳトランジスタＴＧＣ，ＴＪＤＧ）、もしくは複数２Ｍ個（ＭＯＳトランジスタＢＦ０以外のＭＯＳトランジスタＢＦ１，ＢＦ２，…及びそれに接続されるＭＯＳトランジスタＴＧＣ，ＴＪＤＧ）のＭＯＳトランジスタを並列接続した回路に置き換えて構成される。
【００９７】
以上のように構成された実施形態８によれば、実施形態８及び実施形態５の作用効果を有する。
【００９８】
実施形態９．
図２５は実施形態９に係る、図２４のプログラム終了検出回路１６Ｅのための基準電流発生回路３１Ａの構成を示す回路図である。図２５において、基準電流発生回路３１Ａは、図２４の実施形態８に係る基準電流発生回路３１に比較して以下の点が異なる。
（１）抵抗ＲＬ及びＭＯＳトランジスタ４２，４３，４４を含む基準電流発生部４６ｎを複数Ｋ個並列に接続した。
（２）抵抗Ｒｉｒｅｆの抵抗値を１／Ｋにした。
（３）電流源Ｉｒｅｆ０の電流値をＫ倍にした。
【００９９】
以上のように構成された実施形態９によれば、基準電流発生部４６ｎの数の多いほど基準電流発生回路３１ＡにおけるＭＯＳトランジスタ４２〜４４のバラツキの程度がプログラム終了判断部３０ｎのＭＯＳトランジスタのバラツキの程度をトレースできる。すなわち、ＭＯＳトランジスタ４２〜４４のバラツキがあっても平均化することができ、信号発生の精度を向上できる。
【０１００】
変形例．
以上の実施形態においては、ＮＡＮＤ型フラッシュＥＥＰＲＯＭなどのフラッシュメモリについて説明しているが、本発明はこれに限らず、ＮＯＲ型フラッシュメモリなどの不揮発性記憶装置に適用できる。
【０１０１】
さらに、以上の実施形態において、ＴＪｎ，ＴＧＣをＭＯＳトランジスタで構成しているが、本発明はこれに限らず、外部制御信号からオンオフ制御されるスイッチ素子であってもよい。
【産業上の利用可能性】
【０１０２】
以上詳述したように、本発明に係る不揮発性記憶装置のための書き込み回路及び方法によれば、例えばＮＡＮＤ型フラッシュメモリなどの不揮発性記憶装置の微細化に伴ってメモリセルのピッチが小さくなり、それに伴ってページバッファなどの周辺回路のトランジスタが小さくなっても、プログラムベリファイ判断の処理を高精度で行うことができ、疑似パスにおけるビット数を大幅に上げることができる。
【符号の説明】
【０１０３】
１０…メモリセルアレイ、
１１…制御回路、
１２…ロウデコーダ、
１３…高電圧発生回路、
１４…データ書き換え及び読み出し回路（ページバッファ）、
１４ａ，１４ｂ…ラッチ回路、
１５…カラムデコーダ、
１６，１６Ａ，１６ＡＡ，１６Ｂ〜１６Ｅ…プログラム終了検出回路、
１７…コマンドレジスタ、
１８…アドレスレジスタ、
１９…動作ロジックコントローラ、
２１，２２…ＭＯＳトランジスタ、
２３…インバータ、
２４，２５，２４Ａ…ＭＯＳトランジスタ、
２５Ａ…ＭＯＳトランジスタ回路、
２６…コンパレータ、
２７，２７Ａ，２７Ｂ…プログラム終了判断回路、
２８，２８Ａ，２８ＡＭ，２８Ｂ，２８ＢＭ，２８Ｍ…基準電流発生回路、
２９−ｎ，３０ｎ，３０ｎｆ，３０Ａｎ，３０Ｂｎ，３０Ｃｎ，３０Ｄｎ，３０Ｅｎ，３０Ｆｎ，３０Ｇｎ…プログラム終了判断部、
３０ｎａ，３０ｎｆａ，３０ｎｆａＡ…基準電流発生部、
３１，３１Ａ…基準電流発生回路、
３２…差動増幅器、
３３…電流源、
４１〜４５…ＭＯＳトランジスタ、
４６ｎ…基準電圧発生部、
５０…データ入出力バッファ、
５１…データ入出力端子、
５２…データ信号線、
６１〜６４…インバータ、
７０…ベリファイ用キャパシタ、
７１〜９０…ＭＯＳトランジスタ、
Ａ，Ｂ…出力ライン、
Ｃｃ…カップリングキャパシタ、
Ｃｎ…ノードキャパシタ、
Ｌ１，Ｌ２…ラッチ、
ＰＢｎ…ページバッファ、
ＴＪｎ，ＴＪＥ，ＴＪＥｎ，ＴＧＣ，ＴＪＤＧ，ＴＪＮ…ＭＯＳトランジスタ。
【要約】      （修正有）【課題】微細化に伴ってメモリセルのピッチが小さくなり、それに伴ってページバッファなどの周辺回路のトランジスタが小さくなっても、プログラムベリファイ判断の処理を高精度で行う。【解決手段】データの書き込み時にメモリセル毎のプログラム終了の判断を行う制御回路を備えた不揮発性記憶装置の為の書き込み回路において、対応するメモリセルのプログラムベリファイの状態を格納する記憶素子に格納されたデータに基づいてオンオフ制御する第１のスイッチ素子ＴＪｎと、プログラムベリファイの判断制御を行う判断制御用ＭＯＳトランジスタＴＪＤＧと、判断制御信号に基づいて判断制御用ＭＯＳトランジスタを制御する電圧をそのゲートに印加する第２のスイッチ素子ＴＧＣとを備える。プログラムベリファイを行う前に、判断制御用ＭＯＳトランジスタのゲート電圧がＭＯＳトランジスタのしきい値電圧に所定の制御電圧値を加算した電圧値になるように設定する。【選択図】図７【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０Ａ】
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【図２０Ｂ】
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【図２１】
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【図２２Ａ】
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【図２２Ｂ】
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【図２３】
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【図２４】
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【図２５】
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