(57)【特許請求の範囲】
【請求項１】
第１の窒化物半導体層と、前記第１の窒化物半導体層の禁制帯幅よりも大きい禁制帯幅を有する第２の窒化物半導体層とが積層されたヘテロ接合体を少なくとも２つ以上有する窒化物半導体積層体を備え、
前記窒化物半導体積層体に設けられたドレイン電極及びソース電極と、並びに前記ドレイン電極と前記ソース電極に挟まれる位置にあってそれぞれに対向するように設けられたゲート電極とを有し、
前記ドレイン電極と前記ソース電極は、前記窒化物半導体積層体の表面または側面に配置され、
前記ゲート電極は、前記窒化物半導体積層体の深さ方向に設けられた第１ゲート電極と、該第１ゲート電極よりも前記ドレイン電極側に形成され、前記窒化物半導体積層体の深さ方向の配置深さが前記第１ゲート電極よりも浅い第２ゲート電極とを有し、
前記第２ゲート電極下部には前記ヘテロ接合体が２組以上配置され、
前記第２ゲート電極は前記第１ゲート電極に電気的に接続されており、
前記第２ゲート電極がオン状態の際に、前記第２ゲート電極下部の複数のチャネルが接続される
ことを特徴とする半導体装置。
【請求項２】
前記第１ゲート電極は、前記窒化物半導体積層体の内部に配置され、かつ、前記第１ゲート電極下部には、前記へテロ接合体が１組以下配置されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１ゲート電極は、少なくとも１組以上の前記ヘテロ接合体を貫通していることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第２ゲート電極は、前記窒化物半導体積層体の内部あるいは表面に配置されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項５】
前記第１ゲート電極および第２ゲート電極は、前記窒化物半導体積層体の表面上、又は前記窒化物半導体積層体の内部に設けられた溝部に設けられたゲート絶縁膜を介して配置された導電性材料で構成されていることを特徴とする請求項１に記載の半導体装置。
【請求項６】
第１の窒化物半導体層と、前記第１の窒化物半導体層の禁制帯幅よりも大きい禁制帯幅を有する第２の窒化物半導体層とが積層されたヘテロ接合体を少なくとも２つ以上有する窒化物半導体積層体を備え、
前記窒化物半導体積層体に設けられたドレイン電極及びソース電極と、並びに前記ドレイン電極と前記ソース電極に挟まれる位置にあってそれぞれに対向するように設けられたゲート電極とを有し、
前記ドレイン電極と前記ソース電極は、前記窒化物半導体積層体の表面または側面に配置され、
前記ゲート電極は、前記窒化物半導体積層体の深さ方向に設けられた第１ゲート電極と、該第１ゲート電極よりも前記ドレイン電極側に形成され、前記窒化物半導体積層体の深さ方向の配置深さが前記第１ゲート電極よりも浅い第２ゲート電極とを有し、
前記第２ゲート電極下部には前記ヘテロ接合体が２組以上配置され、
前記第１ゲート電極と前記第２ゲート電極それぞれの長手方向の両端は、前記窒化物半導体積層体の内部および表面上部において前記窒化物半導体積層体の側面に沿って設けられた素子絶縁分離領域に架かるように配置されており、
前記第２ゲート電極がオン状態の際に、前記第２ゲート電極下部の複数のチャネルが接続される
ことを特徴とする半導体装置。
【請求項７】
前記第１ゲート電極と前記第２ゲート電極は、前記窒化物半導体積層体の内部にそれぞれ所定の間隔を保持して設けられ、前記窒化物半導体積層体の表面においては一体化され電気的に接続されていることを特徴とする請求項１または６に記載の半導体装置。
【請求項８】
前記第１ゲート電極と前記第２ゲート電極は、前記窒化物半導体積層体の内部および表面で一体化され電気的に接続されていることを特徴とする請求項１または６に記載の半導体装置。
【請求項９】
前記ヘテロ接合体は、ＧａＮとＡｌｘＧａ１−ｘＮ（０＜ｘ≦１）からなることを特徴とする請求項１または６に記載の半導体装置。
【請求項１０】
前記ヘテロ接合体は、ＧａＮとＩｎｙＡｌ１−ｙＮ（０＜ｙ≦１）からなることを特徴とする請求項１または６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に窒化物半導体を用いた電界効果トランジスタに適用して有効な技術に関する。
【背景技術】
【０００２】
窒化ガリウム（ＧａＮ）に代表されるＩＩＩ族窒化物半導体はシリコン半導体と比べて禁制帯幅が大きく、絶縁破壊電界は１桁程度大きいという特徴を持つため、次世代パワーデバイスとして有望視されている。特にＩＩＩ族窒化物半導体で構成されたヘテロ接合では、分極効果によりヘテロ界面に高濃度の電荷（２次元電子ガス）を発生させることができる。この発生した２次元電子ガスは、イオン化不純物散乱の影響が少なく高い移動度を有する。したがって、ＩＩＩ族窒化物半導体は、電力変換の損失に直結するオン抵抗を大幅に低減することが可能となる。一方で、素子が扱える電圧を大きくすると、電界効果トランジスタのオン時にキャリアが走行する距離も長くなるため、耐圧とオン抵抗はトレードオフの関係となる。
【０００３】
本技術分野の背景技術として、特開２００７−１３４６０７号公報（特許文献１）がある。この公報には、分極により発生する正及び負の電荷を利用し、オン抵抗と耐圧のトレードオフを改善した整流ダイオードについて記載されている。また、特開２０１０−１３５６４０号公報（特許文献２）には、分極接合を２つ積層し、２つのチャネルによってオン抵抗を低減した電界効果トランジスタについて記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−１３４６０７号公報
【特許文献２】特開２０１０−１３５６４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記従来技術では、窒化物半導体によるヘテロ接合体、すなわちヘテロ界面に生成されるチャネルを複数積層した電界効果トランジスタにおいて、表面のゲート電極から遠い側のチャネルをバイアス印加により制御することが困難である。したがって、ゲートに十分なオフバイアスを印加しないと、遠い側のチャネルのキャリアをカットすることができない。すなわち、この電界効果トランジスタは、ゲートにバイアスを印加しないときはオン状態でありノーマリオンとなる。
【０００６】
パワーデバイスにおいては、安全のため、ゲートにバイアスを印加しないときにはオフとなるノーマリオフが強く望まれる。上記特許文献２には、表面をリセスしてゲートを埋め込んだ構造が記載されている。この場合、上部のチャネルをリセスゲートが遮断してしまい、上部チャネルのキャリアは伝導に寄与しない。すなわち、オン抵抗が低減できなくなるという課題を有する。
【０００７】
そこで、本発明の目的は、複数のチャネルを有する窒化物半導体装置において、ノーマリオフかつ低オン抵抗を実現する技術を提供することである。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明の半導体装置の主要な構成は、次の通りとなる。
【０００９】
第１の窒化物半導体層と、前記第１の窒化物半導体層の禁制帯幅よりも大きい禁制帯幅を有する第２の窒化物半導体層とが積層されたヘテロ接合体を少なくとも２つ以上有する窒化物半導体積層体を備え、前記窒化物半導体積層体に設けられたドレイン電極及びソース電極と、並びに前記ドレイン電極と前記ソース電極に挟まれる位置にあってそれぞれに対向するように設けられたゲート電極とを有し、前記ドレイン電極と前記ソース電極は、前記窒化物半導体積層体の表面または側面に配置され、前記ゲート電極は、前記窒化物半導体積層体の深さ方向に設けられた第１ゲート電極と、該第１ゲート電極よりも前記ドレイン電極側に形成され、前記窒化物半導体積層体の深さ方向の配置深さが前記第１ゲート電極よりも浅い第２ゲート電極とを有し、前記第２ゲート電極下部には前記ヘテロ接合体が２組以上配置され、前記第２ゲート電極は前記第１ゲート電極に電気的に接続されており、前記第２ゲート電極がオン状態の際に、前記第２ゲート電極下部の複数のチャネルが接続されることを特徴とする。
【００１０】
この構成によれば、配置が深い第１ゲート電極によって第２積層体中の複数のチャネルをすべて遮断することができ、ノーマリオフを達成できる。一方、ゲートに正バイアスを印加して電界効果トランジスタをオンさせる時には、第２ゲート電極によって窒化物半導体積層体中の複数のチャネルを接続させ、複数チャネル中のキャリアも伝導に寄与できる。したがって、オン抵抗の低減が可能となる。
【発明の効果】
【００１１】
本発明によれば、複数のチャネルを有する窒化物半導体装置において、ノーマリオフかつ低オン抵抗を実現できる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施例１における半導体装置の断面構造を示す説明図である。
【図２】本発明の実施例１における半導体装置の平面構造を示す説明図である。
【図３】本発明の実施例１における半導体装置の第１ゲート電極１５下のバンドダイヤグラムを示す説明図である。
【図４】本発明の実施例１における半導体装置の第２ゲート電極１６下のバンドダイヤグラムを示す説明図である。
【図５】本発明の実施例２における半導体装置の断面構造を示す説明図である。
【図６】本発明の実施例３における半導体装置の断面構造を示す説明図である。
【図７】本発明の実施例３における半導体装置の製造工程を示す断面構造図である。
【図８】本発明の実施例３における半導体装置の製造工程を示す断面構造図である。
【発明を実施するための形態】
【００１３】
以下、実施例を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【実施例１】
【００１４】
図１および図２はそれぞれ、本発明の実施例１における半導体装置の断面および平面構造を示す説明図である。なお、図１と図２は対応するが、素子絶縁分離領域１８は、図２には図示していない。
【００１５】
本実施例１による半導体装置は、半導体基板１上に形成されたバッファ層２および窒化物半導体の積層体１０と、窒化物半導体積層体１０中に形成された第１導電型の不純物（ｎ＋）が導入された領域１７と、その上部に形成されたソース電極１３と、同じくｎ＋領域１７上に形成されたドレイン電極１４と、窒化物半導体積層体１０の一部あるいは上部に絶縁膜１１を介して形成されたゲート電極１５および１６とを備えている電界効果トランジスタである。素子間絶縁が必要な領域には、素子分離領域１８が形成され、素子表面は保護絶縁膜１２で覆われている。
【００１６】
前記電界効果トランジスタにおいて、半導体基板１は、例えばＳｉ、サファイア、ＳｉＣ、ＧａＮなどからなる。
【００１７】
バッファ層２は、例えば厚さ数十ｎｍ以下の（Ａｌ）ＧａＮとＡｌＮが積層された超格子層から構成される。
【００１８】
バッファ層２上に形成された窒化物半導体積層体１０は、例えば窒化物半導体３から９が積層されて構成されている。窒化物半導体３は、例えば不純物が意図的に導入されていないアンドープで厚さ数μｍのＧａＮからなり、窒化物半導体４は、例えば厚さ２５ｎｍ程度の窒化物半導体３より禁制帯幅が大きいＡｌｘＧａ１−ｘＮ（０＜ｘ≦１）からなる。ここでＡｌ組成比ｘは格子歪の影響を少なくするため、０．２５程度以下が好ましい。このヘテロ接合体の接合界面には、分極によって１ｘ１０１３／ｃｍ２程度の電荷が生じている。
【００１９】
また、窒化物半導体４としては、ＩｎｙＡｌ１−ｙＮ（０＜ｙ≦１）でも良い。Ｉｎ組成比が０．１８程度のときＧａＮと格子整合するため、結晶成長が容易になる。本構成においても、ヘテロ界面に分極によって高濃度の電荷が生じる。
【００２０】
窒化物半導体５と６、および、７と８も同様にヘテロ接合体を形成しており、窒化物半導体５および７が禁制帯幅の小さい、例えば厚さ２５ｎｍ程度のＧａＮから構成され、窒化物半導体６および８は、それぞれ窒化物半導体５および７より禁制帯幅の大きい、例えば厚さ２５ｎｍ程度のＡｌＧａＮ（Ａｌ組成０．２５程度）からなる。ここでは、３組の窒化物半導体ヘテロ接合体を積層した例を示したが、ヘテロ接合体は少なくとも２組以上あればよい。上記へテロ接合体が多く積層されるほど、電界効果トランジスタのキャリアとして寄与する電荷の総量が多くなり、オン抵抗がより低減できる。
【００２１】
窒化物半導体積層体１０の表面には、キャリアへの表面準位の影響を少なくするため、例えば厚さ５ｎｍ程度のＧａＮからなる窒化物半導体９が形成されていることが望ましい。
【００２２】
以下、図１を参照しながら、製造工程を順次説明する。
はじめに、半導体基板１上に、エピタキシャル成長でバッファ層２と窒化物半導体積層体１０を形成する。
続いて、図示しないＳｉＯ２膜を堆積し、フォトリソグラフィおよびドライエッチングによりＳｉＯ２膜を加工してパターニングする。さらに、これをハードマスクとして、塩素プラズマを用いたドライエッチングにより、窒化物半導体積層体１０を窒化物半導体３に到達するまで加工する。この加工された領域１８は、ヘテロ界面がなくなるためキャリアが存在せず、絶縁された素子分離領域１８となる。
【００２３】
また別の手法として、フォトリソグラフィによりパターンを形成した後、イオン注入によってＢあるいはＦｅなどを窒化物半導体積層体１０の表面から窒化物半導体３に到達するように注入する。この注入領域は、前記の手法と同様に絶縁された素子分離領域１８となる。
【００２４】
続いて、フォトリソグラフィによりパターンを形成した後、イオン注入によってＳｉなどを窒化物半導体積層体１０の表面から窒化物半導体３に到達するように注入する。この高濃度（例えば、１ｘ１０１８／ｃｍ３以上）に注入された領域は、注入された不純物によって第１導電型（ｎ＋）の低抵抗な領域１７となる。
【００２５】
さらには、スパッタ法あるいは蒸着法およびリフトオフ法を用いて、ｎ＋領域１７上にオーミック電極（Ｔｉ／Ａｌ等）を形成する。これにより、ソース電極１３およびドレイン電極１４が形成される。
【００２６】
次に、フォトリソグラフィとドライエッチングにより、窒化物半導体積層体１０のゲート領域を各々加工する。ここで、第１のゲート領域においては、窒化物半導体積層体１０の表面から窒化物半導体４に到達するまで、第２のゲート領域においては、窒化物半導体積層体１０の表面から窒化物半導体８に到達するまで加工する。このとき、第１ゲート領域下には、１組のヘテロ接合体が残っており、第２ゲート領域下には、３組のヘテロ接合体が残っている。ただし、第１ゲート領域下にはヘテロ接合体が残っていなくともよく、第２ゲート領域下には、２組以上のヘテロ接合体が残っていることが望ましい。
【００２７】
続いて、スパッタ法あるいはＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法あるいはＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などを用いてゲート絶縁膜１１を堆積する。このゲート絶縁膜１１は、例えばＳｉＯ２膜、ＳｉＮ膜、Ａｌ２Ｏ３膜、ＨｆＯ２膜など、あるいはこれらの積層膜から構成され、厚さは数ｎｍから数十ｎｍで形成される。
【００２８】
さらには、フォトリソグラフィおよびリフトオフ法などによって、ゲート電極１５および１６を形成する。ゲート電極は、例えばＡｌ、Ｔｉ／Ｐｔ／Ａｕ、Ｔｉ／Ａｌ、ＴｉＮ／Ａｌ、ドープドＰｏｌｙ−Ｓｉ、ＴｉＮ／ドープドＰｏｌｙ−Ｓｉ、などから構成される。このＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造では、ゲートにバイアスを印加してもゲート電流がほとんど流れず、ゲートに高いバイアスを印加することができる。また、ゲート絶縁膜の構成によって、電界効果トランジスタのしきい電圧を調整することも可能である。
【００２９】
ここでは、ゲート絶縁膜１１を介してゲート電極１５および１６を形成した例を示したが、ゲート絶縁膜１１を介さずゲート電極を形成してもよい。この場合、ゲートは窒化物半導体積層体１０とショットキー接触し、ゲート電極は、例えばＮｉ／Ａｕ、Ｐｔ／Ａｕ、Ｐｄ／Ａｕなどから構成される。このショットキーゲートの場合、ゲートにバイアスを印加するとゲート電流が流れるためゲートに高いバイアスを印加することはできないが、製造工程が簡易となる。
【００３０】
最後にスパッタ法あるいはＣＶＤ法を用いて絶縁保護膜１２を厚さ数百ｎｍから数μｍ程度堆積し、図示していないがそれぞれの電極に外部からバイアスを印加するパッド領域を開口して、本実施例の半導体装置が完成する。
【００３１】
平面構造としては、図２に示すように、素子絶縁分離領域１８に囲まれた窒化物半導体積層体１０（ここで窒化物半導体積層体１０上の絶縁保護膜１２などは図示していない）において、窒化物半導体積層体１０上にソース電極１３とドレイン電極１４が対向して配置されており、その間に第１ゲート電極１５および第２ゲート電極１６が素子絶縁分離領域１８上に架かるまで配置されている。
【００３２】
本実施例の構成による、第１ゲート電極１５および第１ゲート電極１５下の窒化物半導体積層体１０のバンドダイヤグラムを図３に示す。第１ゲート電極１５にバイアスを印可していないとき（０Ｖ）、第1ゲート電極１５とゲート絶縁膜１１の静電ポテンシャルにより、系のフェルミエネルギー（ＥＦ）は窒化物半導体３と４からなるヘテロ接合体の伝導帯（ＥＣ）より低くなっており、ヘテロ界面のキャリアがなくなっている。したがって、電界効果トランジスタはオフ状態であり、ノーマリオフ動作を実現できる。
【００３３】
一方、第１ゲート電極１５に正バイアスを（例えば、＋１５Ｖ）印加すると、系のＥＦは窒化物半導体３と４からなるヘテロ接合体の伝導帯（ＥＣ）より高くなり、ヘテロ界面に高濃度の２次元電子ガスが生成される。したがって、電界効果トランジスタはオン状態となる。このとき、第２ゲート電極１６にも正バイアス（例えば、＋１０Ｖ）印加する。第２ゲート電極１６および第２ゲート電極１６下の窒化物半導体積層体１０のバンドダイヤグラムを図４に示す。第２ゲート電極１６に印加された正バイアスにより、窒化物半導体積層体１０のゲート側のＥＣはＥＦより低く下がっており、それぞれ窒化物半導体３と４、５と６、７と８からなる３組のヘテロ接合体のヘテロ界面には、２次元電子ガスが生成されている。
【００３４】
さらには、各２次元電子ガスに対して障壁となっている窒化物半導体４および６の障壁高さもＥＦ対して低くなっており、電子はトンネル効果によって障壁を乗り越えることができる。したがって、図１で示す電界効果トランジスタのオン状態時において、キャリアはソース電極１３から第１ゲート電極１５下を介し、第２ゲート電極１６下で複数（図１では３組）のチャネルが接続され、その３組のチャネルを通ってドレイン電極１４へ到達する。すなわち、ヘテロ接合体の積層数が多ければ多いほど、生成される２次元電子ガスの量は多くなり、電界効果トランジスタのオン抵抗が低減できる。
【００３５】
この電界効果トランジスタのオフ耐圧に関しては、上記特許文献１に記載されているように、分極効果によってヘテロ接合体の積層数にかかわらず、一定を維持できる。また、正バイアスが印加されたドレイン電極１４からの電気力線は、第１ゲート電極１５と第２ゲート電極１６両者に終端するため、第１ゲート電極１５に対して、第２ゲート電極１６は電界緩和効果をもつ。すなわち、本実施例によって、オフ耐圧の向上も可能となる。
【実施例２】
【００３６】
実施例１においては、ゲート電極が２つあるため、それぞれのゲート電極ごとに独立してバイアスを印加し制御できるというメリットがあるが、配線のレイアウトや電界効果トランジスタの駆動方法が複雑になる。そこで、本実施例では、製造工程、レイアウト、駆動方法が簡易な半導体装置の例を説明する。
【００３７】
図５は、実施例２における半導体装置の断面構造を示す説明図である。実施例１で既に説明した同一の符号を付された構成と、同一の機能を有する部分については、説明を省略する。
【００３８】
本実施例は、実施例１と異なり、ゲート電極１５とゲート電極１６が窒化物半導体積層体１０の表面上で一体となって形成されていることを特徴とする。以下、製造工程を順次追いながら説明する。
【００３９】
実施例１と同様、半導体基板１上に、バッファ層２および窒化物半導体積層体１０を形成し、素子分離領域１８、ｎ型領域１７、ソース電極１３、ドレイン電極１４を形成する。
【００４０】
次に、ＣＶＤ法あるいはスパッタ法などにより、絶縁保護膜１２を堆積する。ここで、絶縁保護膜１２は、例えば厚さ３００ｎｍ程度でＳｉＯ２膜あるいはＳｉＮ膜、またはこれらの積層膜などから構成される。
【００４１】
続いて、フォトリソグラフィにより第１ゲート領域１５と第２ゲート領域１６をパターニングし、ドライエッチングにより該領域の前記絶縁保護膜１２を加工する。
【００４２】
さらには、フォトリソグラフィにより第１ゲート領域１５のみをパターニングし、ドライエッチングにより該領域の窒化物半導体積層体１０を加工する。この際、実施例１と同様に、窒化物半導体積層体１０の表面から窒化物半導体４に到達するまで加工することが望ましい。
【００４３】
この後、ＣＶＤ法あるいはＡＬＤ法などにより、実施例１記載のゲート絶縁膜１１を堆積する。続いて、フォトリソグラフィおよびリフトオフ法などにより、実施例１記載の第１ゲート電極１５および第２ゲート電極１６を形成する。図５では、第２ゲート電極１６は窒化物半導体積層体１０の表面上に形成した例を図示しているが、図１で示すように窒化物半導体積層体１０の内部に形成しても良い。ただし、実施例１で述べたように、第１ゲート領域下にはヘテロ接合体が残っていなくともよく、第２ゲート領域下には、２組以上のヘテロ接合体が残っていることが望ましい。
最後に、図示していないがそれぞれの電極に外部からバイアスを印加するパッド領域を開口して、本実施例の半導体装置が完成する。
【００４４】
本実施例では、第１ゲート電極１５と第２ゲート電極１６を同時に形成できるので、製造工程を簡略化できる。さらには、第１ゲート電極１５と第２ゲート電極１６が一体化されているため、配線レイアウトや電界効果トランジスタの駆動方法も簡易となる。
【００４５】
本構成においても、実施例１同様、ノーマリオフ動作およびオン抵抗の低減を実現できる。
【実施例３】
【００４６】
実施例２においては、第１および第２ゲート電極領域１５、１６の絶縁保護膜１２をパターニング後、第１ゲート電極領域１５をフォトグラフィでパターニングし、加工する必要があった。
【００４７】
本実施例では、製造工程がより簡易な半導体装置の例を説明する。
図６は、実施例３における半導体装置の断面構造を示す説明図である。実施例１および２で既に説明した同一の符号を付された構成と、同一の機能を有する部分については、説明を省略する。
【００４８】
本実施例は、実施例２と異なり、窒化物半導体積層体１０中において、ゲート電極１５とゲート電極１６が一体となって形成されていることを特徴とする。以下、製造工程を順次追いながら説明する。
【００４９】
実施例２と同様、半導体基板１上に、バッファ層２および窒化物半導体積層体１０を形成し、素子分離領域１８、ｎ型領域１７、ソース電極１３、ドレイン電極１４を形成する。
【００５０】
次に、ＣＶＤ法あるいはスパッタ法などにより、絶縁保護膜１２を堆積する。ここで、絶縁保護膜１２は、例えば厚さ３００ｎｍ程度のＳｉＮ膜などから構成される。
【００５１】
続いて、フォトリソグラフィにより、第２ゲート領域１６に相当する領域をパターニングし、ドライエッチングにより該領域の前記絶縁保護膜１２を加工する。さらには、パターニングされた絶縁保護膜１２をハードマスクにして、窒化物半導体積層体１０をドライエッチングにより加工する。図７では、窒化物半導体積層体１０の表面から窒化物半導体８まで加工した例を示したが、加工領域下に２組以上のヘテロ接合体が残っていればよい。
【００５２】
次に、ＣＶＤ法あるいはスパッタ法などにより、例えば厚さ３００ｎｍ程度のＳｉＯ２膜などを堆積する。その後、ドライエッチングにより、前記ＳｉＯ２膜をエッチバックすることで、保護絶縁膜１２の開口部側壁に前記ＳｉＯ２膜からなるサイドウォール１９を形成する。続いて、前記保護絶縁膜１２およびサイドウォール１９をハードマスクに、ドライエッチングにより窒化物半導体積層体１０を加工する（図８）。
【００５３】
さらには、例えばフッ酸などを用いて選択的にウエットエッチングすることにより、前記サイドウォール１９のみを除去でき、ゲート領域を段差形状に加工した窒化物半導体積層体１０が得られる。
【００５４】
この後、実施例２同様、ゲート絶縁膜１１を堆積し、ゲート電極形成等を経て、本実施例の半導体装置が完成する。ただし、実施例１で述べたように、第１ゲート領域下にはヘテロ接合体が残っていなくともよく、第２ゲート領域下には、２組以上のヘテロ接合体が残っていることが望ましい。
【００５５】
本実施例では、実施例２と異なり、フォトリソグラフィを追加せず第１ゲート電極領域を加工でき、製造工程を簡略化できる。さらに、本実施例の電界効果トランジスタのオン状態においては、キャリアが第１ゲート電極１５下を通過後ただちに、第２ゲート電極１６によって複数のヘテロ接合体中のキャリアを結合させることができ、よりオン抵抗が低減できる。
【００５６】
また、電界効果トランジスタのオフ状態においては、図６に示されているように、ゲート電極をドレイン電極１４側に庇状に形成することで、第１および第２ゲート電極１５、１６に対するドレイン電極１４からの電界を緩和させることができ、オフ耐圧の向上も可能となる。
【００５７】
本構成においても、実施例１および２同様、ノーマリオフ動作およびオン抵抗の低減を実現できる。
【符号の説明】
【００５８】
１…半導体基板、
２…バッファ層
３，４，５，６，７，８，９…窒化物半導体、
１０…窒化物半導体積層体、
１１…ゲート絶縁膜、
１２…絶縁保護膜、
１３…ソース電極、
１４…ドレイン電極
１５…第１ゲート電極、
１６…第２ゲート電極、
１７…ｎ型領域、
１８…素子絶縁分離領域、
１９…サイドウォール。
【図１】
0005864214.tif 000002
【図２】
0005864214.tif 000003
【図３】
0005864214.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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