(57)【特許請求の範囲】
【請求項１】
ゲート端子を有するスイッチング素子と、
前記ゲート端子に接続されたゲート抵抗と、
前記ゲート抵抗に接続されたインピーダンス低減部と、を備え、
前記スイッチング素子の内部に形成される発振回路の発振周波数に対する前記インピーダンス低減部のインピーダンスは、前記発振周波数に対する前記ゲート抵抗のインピーダンスより小さく、
前記発振回路の発振電流が前記インピーダンス低減部を流れることで、前記ゲート端子から前記ゲート抵抗側の前記発振周波数に対するインピーダンスの絶対値が、前記ゲート端子から前記スイッチング素子側の前記発振周波数に対するインピーダンスの絶対値より小さくなっていることを特徴とする半導体装置。
【請求項２】
前記ゲート抵抗は、外付けゲート抵抗を有し、
前記インピーダンス低減部は、前記外付けゲート抵抗に並列に接続されたＬＣ直列共振回路を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲート抵抗は、バランス抵抗を有し、
前記インピーダンス低減部は、前記バランス抵抗に並列に接続されたＬＣ直列共振回路を有することを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記ゲート抵抗は、直列接続されたバランス抵抗と外付けゲート抵抗とを有し、
前記インピーダンス低減部は、前記ゲート抵抗に並列に接続されたＬＣ直列共振回路を有することを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記ＬＣ直列共振回路の共振周波数は、前記発振周波数と同じであることを特徴とする請求項２〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記ゲート抵抗は、直列接続されたバランス抵抗と外付けゲート抵抗とを有し、
前記インピーダンス低減部は、前記バランス抵抗に並列に接続された第１ＬＣ直列共振回路と、前記外付けゲート抵抗に並列に接続された第２ＬＣ直列共振回路とを有することを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記第１ＬＣ直列共振回路と前記第２ＬＣ直列共振回路の共振周波数は、前記発振周波数と同じであることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記インピーダンス低減部は、一端が前記ゲート抵抗に接続され、他端が接地されたＬＣ直列共振回路を有することを特徴とする請求項１に記載の半導体装置。
【請求項９】
前記スイッチング素子のスイッチング周波数に対する前記インピーダンス低減部のインピーダンスの絶対値は、前記スイッチング周波数に対する前記ゲート抵抗のインピーダンスの絶対値より大きいことを特徴とする請求項１〜８のいずれか１項に記載の半導体装置。
【請求項１０】
ゲート端子を有するスイッチング素子と、
前記ゲート端子に接続されたゲート信号線と、
前記ゲート信号線に直列に接続されたキャパシタと、
前記キャパシタの両端子から引き出された引出信号線によって、前記キャパシタと並列に接続されたゲート抵抗と、を備え、
前記スイッチング素子の内部に形成される発振回路の発振周波数に対する前記キャパシタのインピーダンスは、前記発振周波数に対する前記ゲート抵抗のインピーダンスより小さく、
前記発振回路の発振電流が前記キャパシタを流れることで、前記ゲート端子から前記ゲート抵抗側の前記発振周波数に対するインピーダンスの絶対値が、前記ゲート端子から前記スイッチング素子側の前記発振周波数に対するインピーダンスの絶対値より小さくなっていることを特徴とする半導体装置。
【請求項１１】
前記ゲート抵抗は、バランス抵抗であることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記ゲート抵抗は、外付けゲート抵抗であることを特徴とする請求項１０に記載の半導体装置。
【請求項１３】
前記ゲート抵抗は、直列接続されたバランス抵抗と外付け抵抗とを有することを特徴とする請求項１０に記載の半導体装置。
【請求項１４】
前記ゲート抵抗は、直列接続されたバランス抵抗と外付けゲート抵抗とを有し、
前記キャパシタは、前記外付けゲート抵抗が並列に接続された第１キャパシタと、前記バランス抵抗が並列に接続された第２キャパシタとを有することを特徴とする請求項１０に記載の半導体装置。
【請求項１５】
前記スイッチング素子のスイッチング周波数に対する前記キャパシタのインピーダンスは、前記スイッチング周波数に対する前記ゲート抵抗のインピーダンスの１０倍より大きいことを特徴とする請求項１０〜１４のいずれか１項に記載の半導体装置。
【請求項１６】
前記発振周波数に対する前記キャパシタのインピーダンスは、前記発振周波数に対する前記ゲート抵抗のインピーダンスの０．１５倍未満であることを特徴とする請求項１０〜１５のいずれか１項に記載の半導体装置。
【請求項１７】
前記スイッチング素子は、ワイドバンドギャップ半導体によって形成されていることを特徴とする請求項１〜１６のいずれか１項に記載の半導体装置。
【請求項１８】
前記ワイドバンドギャップ半導体は、炭化珪素、窒化ガリウム系材料、又はダイヤモンドであることを特徴とする請求項１７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば大電流のスイッチングなどに用いられる半導体装置に関する。
【背景技術】
【０００２】
ＩＧＢＴなどのスイッチング素子の内部に発振回路が形成されることがある。特許文献１には、スイッチング素子の発振を抑制する技術が開示されている。この技術は、スイッチング素子のゲート電極の抵抗値を「ゲートパッドから近いほど大きく」することにより、スイッチング素子のスイッチング速度を損なわず発振を抑制するものである。つまり、ゲート電極の抵抗値が小さい部分で発振が起きやすいのでその部分の抵抗値を大きくする。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−２３２３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
スイッチング素子の発振を抑制しつつ、スイッチング素子のゲートパルス電流は所望の抵抗値のゲート抵抗を流れるようにした半導体装置を、できるだけ容易な方法で提供することが好ましい。しかしながら、特許文献１に開示の技術では、ゲート抵抗の抵抗値を部分的に大きくすることに伴い、スイッチング素子を形成するチップの再設計が必要となる。そのため、費用と時間が必要となる問題があった。
【０００５】
本発明は、上述のような課題を解決するためになされたもので、スイッチング素子の発振を抑制しつつ、ゲートパルス電流は所望の抵抗値のゲート抵抗を流れる半導体装置を容易な方法で提供することを目的とする。
【課題を解決するための手段】
【０００６】
本願の発明に係る半導体装置は、ゲート端子を有するスイッチング素子と、該ゲート端子に接続されたゲート抵抗と、該ゲート抵抗に接続されたインピーダンス低減部と、を備え、該スイッチング素子の内部に形成される発振回路の発振周波数に対する該インピーダンス低減部のインピーダンスは、該発振周波数に対する該ゲート抵抗のインピーダンスより小さく、該発振回路の発振電流が該インピーダンス低減部を流れることで、該ゲート端子から該ゲート抵抗側の該発振周波数に対するインピーダンスの絶対値が、該ゲート端子から該スイッチング素子側の該発振周波数に対するインピーダンスの絶対値より小さくなっていることを特徴とする。
【０００７】
本願の発明に係る他の半導体装置は、ゲート端子を有するスイッチング素子と、該ゲート端子に接続されたゲート信号線と、該ゲート信号線に直列に接続されたキャパシタと、該キャパシタの両端子から引き出された引出信号線によって、該キャパシタと並列に接続されたゲート抵抗と、を備え、該スイッチング素子の内部に形成される発振回路の発振周波数に対する該キャパシタのインピーダンスは、該発振周波数に対する該ゲート抵抗のインピーダンスより小さく、該発振回路の発振電流が該キャパシタを流れることで、該ゲート端子から該ゲート抵抗側の該発振周波数に対するインピーダンスの絶対値が、該ゲート端子から該スイッチング素子側の該発振周波数に対するインピーダンスの絶対値より小さくなっていることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、発振電流を流しゲートパルス電流を流さないインピーダンス低減部を設けるため、スイッチング素子の発振を抑制しつつ、ゲートパルス電流を所望の抵抗値のゲート抵抗に流すことができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施の形態１に係る半導体装置の回路図である。
【図２】試験回路図である。
【図３】ゲート電圧波形とゲート電流波形を示す図である。
【図４】ゲート電圧波形とゲート電流波形を示す図である。
【図５】図４の６μｓ近傍のゲート電流波形を拡大した図である。
【図６】ゲート電圧波形とゲート電流波形を示す図である。
【図７】ゲート電圧波形とゲート電流波形を示す図である。
【図８】変形例に係る半導体装置の試験回路図である。
【図９】本発明の実施の形態２に係る半導体装置の回路図である。
【図１０】試験回路図である。
【図１１】ゲート電圧波形とゲート電流波形を示す図である。
【図１２】ゲート電圧波形とゲート電流波形を示す図である。
【図１３】本発明の実施の形態３に係る半導体装置の回路図である。
【図１４】試験回路図である。
【図１５】本発明の実施の形態４に係る半導体装置の回路図である。
【図１６】試験回路図である。
【図１７】本発明の実施の形態５に係る半導体装置の回路図である。
【図１８】試験回路図である。
【図１９】キャパシタのインピーダンスの周波数依存を示すグラフである。
【図２０】半導体装置のベース板上の構成を示す平面図である。
【図２１】ゲート電圧波形とゲート電流波形を示す図である。
【図２２】本発明の実施の形態６に係る半導体装置の回路図である。
【図２３】本発明の実施の形態７に係る半導体装置の回路図である。
【図２４】本発明の実施の形態８に係る半導体装置の回路図である。
【発明を実施するための形態】
【００１０】
本発明の実施の形態に係る半導体装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
【００１１】
実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置１０の回路図である。半導体装置１０は、ＩＧＢＴチップで形成されたスイッチング素子１２を有している。スイッチング素子１２はゲート端子１２ａを有している。ゲート端子１２ａにはゲート抵抗１４が接続されている。より詳細には、ゲート端子１２ａに接続されたゲート信号線に直列にゲート抵抗１４が接続されている。ゲート抵抗１４は、直列接続されたバランス抵抗１４ａと外付けゲート抵抗１４ｂを備えている。バランス抵抗１４ａとスイッチング素子１２は１つの筐体に収容されるなどして半導体モジュールを構成している。例えば、バランス抵抗１４ａとスイッチング素子１２は筐体内のベース板に固定される。
【００１２】
他方、外付けゲート抵抗１４ｂは半導体モジュールの外に設けられる。バランス抵抗１４ａの抵抗値は１２Ωである。外付けゲート抵抗１４ｂの抵抗値は２０Ωである。ゲート抵抗１４の一部である外付けゲート抵抗１４ｂに並列にインピーダンス低減部１６が接続されている。
【００１３】
インピーダンス低減部１６は、キャパシタ１６ａとインダクタンス１６ｂを備えている。従って、インピーダンス低減部１６はＬＣ直列共振回路を構成している。キャパシタ１６ａの電気容量は２ｎＦである。インダクタンス１６ｂの値は９．９３ｎＨである。インピーダンス低減部１６の共振周波数（以後、単に共振周波数といった場合はインピーダンス低減部１６の共振周波数を指す）は３５．７ＭＨｚである。インピーダンス低減部１６は共振周波数に対してインピーダンスが０となるバンドパスフィルターとして機能する。
【００１４】
図２は、短絡状態（アーム短絡した状態）のスイッチング素子１２をスイッチングする試験回路図である。この試験回路は、意図的に半導体装置１０のスイッチング素子１２で発振が起こる状況を作り、その状況下で発振を抑制できるか試験する回路である。スイッチング素子１２のコレクタは配線によって直流電圧電源２０に接続されている。当該配線によりインダクタンス２２が生じている。また、スイッチング素子１２のコレクタ側には負荷のインダクタンス２４が生じている。しかしスイッチング素子１２は短絡状態であるので、インダクタンス２４は例えば３．２ｎＨ程度の非常に小さい値となる。
【００１５】
スイッチング素子１２内のゲート配線の抵抗はゲート配線抵抗２６である。スイッチング素子１２内のゲート配線のインダクタンスはゲート配線インダクタンス２８である。スイッチング素子１２内のゲート配線とエミッタ配線間の静電容量は静電容量３０である。この静電容量３０がスイッチング素子１２に発振（ハートレー発振）を生じさせ得る。なお、ゲート配線抵抗２６、ゲート配線インダクタンス２８、及び静電容量３０は、スイッチング素子１２内に存在する。
【００１６】
ゲート抵抗１４を介してスイッチング素子１２にゲートパルス電流（ゲート電圧）を供給するために、外付けゲート抵抗１４ｂにゲート電源４０が接続されている。ゲート電源４０は１ＭＨｚ程度の周波数（以後、スイッチング周波数という）のゲートパルス電流を出力する。なお、ゲート電源４０の出力インピーダンスは０とみなすことができる。
【００１７】
この試験回路の動作を説明する。ゲート電源４０から短絡状態のスイッチング素子１２にＯＮ信号を印加すると、スイッチング素子１２の内部に３５．７ＭＨｚ程度の発振周波数の発振回路が形成される。この発振回路は、ゲート配線インダクタンス２８、静電容量３０、及びスイッチング素子１２のゲート−エミッタ間の静電容量で構成されると考えられる。
【００１８】
ゲート端子１２ａからゲート抵抗１４側の発振周波数に対するインピーダンスの絶対値をＺｐとする。また、ゲート端子１２ａからスイッチング素子１２側の発振周波数に対するインピーダンスの絶対値をＺｃとする。インピーダンス低減部１６（ＬＣ直列共振回路）の共振周波数は３５．７ＭＨｚであり、発振回路の発振周波数も３５．７ＭＨｚであるため、両者は等しくなっている。従って、発振周波数に対するインピーダンス低減部１６のインピーダンスは０となるので、Ｚｐはバランス抵抗１４ａのインピーダンスである１２Ωとなる。
【００１９】
Ｚｃは１２Ωより若干大きい値であるが２０Ωよりは小さい。これにより、ＺｐはＺｃより小さくなるため、発振電流をゲート電源４０側に流してスイッチング素子１２における発振を抑制できる。このように、発振回路の発振電流がインピーダンス低減部１６を流れることで、Ｚｐ＜Ｚｃとすることができる。なお、インピーダンス低減部１６がない場合は、Ｚｐは３２Ω、Ｚｃは１２〜２０Ωであるため、Ｚｐ＜Ｚｃとすることができない。
【００２０】
図３は、図２の試験回路において、短絡状態のスイッチング素子にＯＮ信号を印加したときのゲート電圧波形とゲート電流波形を示す図である。ゲート電圧波形とゲート電流波形からスイッチング素子１２の発振は抑制されていることが分かる。
【００２１】
他方、スイッチング周波数に対するインピーダンス低減部１６（ＬＣ直列共振回路）のインピーダンスは例えば１００Ω以上の非常に大きな値となる。そのため、スイッチング周波数に対するインピーダンス低減部１６のインピーダンスの絶対値は、スイッチング周波数に対するゲート抵抗（外付けゲート抵抗１４ｂ）のインピーダンスの絶対値（２０Ω）より大きい。
【００２２】
従って、ゲート電源４０から伝送されるゲートパルス電流はインピーダンス低減部１６を流れず、外付けゲート抵抗１４ｂを流れるので、インピーダンス低減部１６がスイッチング素子１２のスイッチングに影響を及ぼすことは無い。つまり、ゲート抵抗として外付けゲート抵抗１４ｂとバランス抵抗１４ａの両方を用いることができる。このように、本発明の実施の形態１に係る半導体装置によれば、インピーダンス低減部１６を設けるだけで、スイッチング素子１２の発振を抑制しつつ、ゲートパルス電流を所望の抵抗値のゲート抵抗１４に流すことができる。
【００２３】
図４は、図２の試験回路からインピーダンス低減部１６を除去した回路について、短絡状態のスイッチング素子１２にＯＮ信号を印加した場合のゲート電圧波形とゲート電流波形を示す。この場合ゲート抵抗の抵抗値は３２Ωである。ゲート電圧波形とデート電流波形に発振が見られる。このような発振は電磁波を発生し、ゲート駆動回路を劣化させ、あるいは誤動作させる可能性がある。図４と図３の波形を比較すると、図３のスイッチング波形は図４のスイッチング波形とほぼ同等であり、かつ図３の場合は発振が抑制できている。
【００２４】
図５は、図４の６μｓ近傍のゲート電流波形を拡大した拡大図である。発振波形は正弦波となっていることが分かる。また、発振周波数は３５．７ＭＨｚであることが分かる。本発明の実施の形態１では、このようにして求めた発振周波数に一致する共振周波数を設定した。
【００２５】
図６は、図２の試験回路からインピーダンス低減部１６を除去した回路について、外付けゲート抵抗を５Ωとした場合のゲート電圧波形とゲート電流波形を示す。この場合、ゲート抵抗の抵抗値は、外付けゲート抵抗の抵抗値５Ωとバランス抵抗１４ａの抵抗値１２Ωを足し合わせて１７Ωとなる。ゲート電圧波形とデート電流波形に発振が見られる。
【００２６】
図７は、図２の試験回路からインピーダンス低減部１６を除去した回路について、外付けゲート抵抗を１Ωとした場合のゲート電圧波形とゲート電流波形を示す。この場合、ゲート抵抗の抵抗値は、外付けゲート抵抗の抵抗値１Ωとバランス抵抗１４ａの抵抗値１２Ωを足し合わせて１３Ωとなる。ゲート電圧波形とデート電流波形には発振は見られない。
【００２７】
図４、６、７を比較検討する。ゲート抵抗が小さくなるほどゲート電圧の立ち上がりが早くなる。また、ゲート抵抗が小さいほど発振の振幅が小さくなる。従って、スイッチング素子の発振回路はゲート電圧の立ち上がり成分により励起されるのではなく、スイッチング素子１２の原子の熱振動によるノイズによって励起され増幅されるものと考えられる。シミュレーションにおいてもこの考えを支持するデータが得られた。
【００２８】
図４、６、７の比較から、外付けゲート抵抗の抵抗値を小さくすることでＺｐを小さくするほどゲート電源４０側へ流れる発振電流が増えて発振を抑制できることが分かる。この考えは、スイッチング素子内部（チップ内部）のゲート配線の抵抗値を大きくすると発振を抑制できることと理論的に整合している。
【００２９】
従って、インピーダンス低減部１６の無い回路において、Ｚｐ＜Ｚｃとなるようにゲート抵抗１４の抵抗値を小さくすればスイッチング素子１２の発振を抑制できる。しかしながらゲート抵抗１４の抵抗値を小さくし過ぎれば、ゲート電圧の立ち上がりが早くなるなどの弊害がある。そこで本発明の実施の形態１では、発振電流のみゲート電源４０側に流しゲートパルス電流が流れないインピーダンス低減部１６を設けた。これにより、ゲートパルス電流は所望の抵抗値を有するゲート抵抗を流れるので、ゲート電圧の立ち上がりが早くなるなどの弊害を解消できる。
【００３０】
本発明の実施の形態１に係る半導体装置１０は、要するに、スイッチング素子の発振を抑制する発振抑制効果と、ゲート抵抗の抵抗値を所望の値まで高めることができるゲート抵抗維持効果を同時に得るものである。
【００３１】
発振抑制効果はＺｐをＺｃより小さくすることで得ることができる。本発明の実施の形態１の半導体装置１０では、この条件を満たすために、インピーダンス低減部１６の共振周波数を発振周波数と一致させて、Ｚｐを１２Ωまで低下させた。このように、発振周波数に対するインピーダンス低減部１６のインピーダンスは可能な限り低くするのが理想である。しかし、発振周波数に対するインピーダンス低減部１６のインピーダンスを、インピーダンス低減部１６に並列接続されたゲート抵抗（外付けゲート抵抗１４ｂ）の発振周波数に対するインピーダンスより小さくすれば、Ｚｐを低下させることはできる。これによりＺｐをＺｃより小さくし得る。
【００３２】
ところで、発振周波数ｆは以下の式で表される。
【００３３】
【数１】
0006015615.tif 000002
【００３４】
インピーダンス低減部１６のインダクタンスをＬ、電気容量をＣとしたときに、（１／２）ＬｏＣｏ＜ＬＣ＜２ＬｏＣｏの範囲となるようにすると、十分にＺｐを低下させる効果を得ることができる。
【００３５】
なお、発振周波数に対するインピーダンス低減部１６のインピーダンスは、インピーダンス低減部１６と並列に接続されたゲート抵抗（外付けゲート抵抗１４ｂ）の発振周波数に対するインピーダンスの０．１５倍未満であることが好ましい。
【００３６】
ゲート抵抗維持効果は、スイッチング周波数のゲートパルス電流が、インピーダンス低減部１６を流れずゲート抵抗１４を流れることで得ることができる。この条件を満たすために、インピーダンス低減部１６をスイッチング周波数に対して非常に高いインピーダンスとなるようにした。
【００３７】
なお、スイッチング周波数に対するインピーダンス低減部１６のインピーダンスは、インピーダンス低減部１６と並列に接続されたゲート抵抗（外付けゲート抵抗１４ｂ）のスイッチング周波数に対するインピーダンスの１０倍より大きいことが好ましい。
【００３８】
本発明の実施の形態１に係る半導体装置１０は様々な変形が可能である。ゲート抵抗１４としてバランス抵抗１４ａと外付けゲート抵抗１４ｂを用いたがいずれか一方だけをゲート抵抗として用いても良い。つまり、ゲート抵抗と並列にインピーダンス低減部１６を設けることで上記の効果が得られるため、インピーダンス低減部が並列接続されていないゲート抵抗の有無は問わない。
【００３９】
また、上記した抵抗値などの値は、本発明の効果を得られる範囲で適宜変更可能である。スイッチング素子１２はＩＧＢＴチップに限らず、ＩＧＢＴチップと同様に発振回路を形成しうるものを用いても良い。例えばＭＯＳＦＥＴが形成されたチップを用いることができる。
【００４０】
スイッチング素子１２は珪素で形成することが多いが、珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体によって形成してもよい。ワイドバンドギャップ半導体としては、例えば炭化珪素、窒化ガリウム系材料、又はダイヤモンドがある。
【００４１】
図８は、本発明の実施の形態１の変形例に係る半導体装置の試験回路図である。この半導体装置のインピーダンス低減部１６の一端は接地されている。ゲート電源４０のインピーダンスがゼロであることから、インピーダンス低減部１６の一端をゲート抵抗１４に接続し、他端を接地しても本発明の効果を得ることができる。なお、これらの変形は、以下の実施の形態に係る半導体装置についても応用できる。
【００４２】
実施の形態２．
本発明の実施の形態２に係る半導体装置は、実施の形態１の半導体装置と共通点が多いので、実施の形態１の半導体装置との相違点を中心に説明する。実施の形態３、４でも同様である。
【００４３】
図９は、本発明の実施の形態２に係る半導体装置の回路図である。インピーダンス低減部５０は、バランス抵抗１４ａに並列に接続されている。インピーダンス低減部５０は、キャパシタ５０ａとインダクタンス５０ｂを備えるＬＣ直列共振回路で形成されている。インピーダンス低減部５０の共振周波数は発振周波数と等しい。外付けゲート抵抗１４ｂの抵抗値は１２Ωである。バランス抵抗１４ａの抵抗値は２０Ωである。従って、Ｚｐは外付けゲート抵抗１４ｂの抵抗値と等しい１２Ωである。
【００４４】
図１０は、短絡状態のスイッチング素子をスイッチングする試験回路図である。この試験回路は、意図的に図９の半導体装置のスイッチング素子１２で発振が起こる状況を作り、その状況下で発振を抑制できるか試験する回路である。
【００４５】
図１１は、図１０の試験回路において、短絡状態のスイッチング素子にＯＮ信号を印加したときのゲート電圧波形とゲート電流波形を示す図である。発振を抑制できていることが分かる。
【００４６】
バランス抵抗１４ａは半導体モジュールのベース板の上に形成されるため、バランス抵抗１４ａと並列に接続されるインピーダンス低減部１６もベース板にパターン化してパターンとして形成することができる。従って、精度の良い共振周波数を有するインピーダンス低減部１６を形成することができる。
【００４７】
図１２は、図１０の試験回路において、バランス抵抗の抵抗値を１２Ωとし外付けゲート抵抗の抵抗値を２０Ωとした場合のゲート電圧波形とゲート電流波形を示す図である。この場合、Ｚｐが２０Ωとなる。図１２から発振が抑制できていないことが分かる。Ｚｐが１２Ωのときは発振を抑制でき、Ｚｐが２０Ωのときは発振を抑制できなかったことから、Ｚｃは１２Ωより大きく２０Ωより小さいと考えられる。
【００４８】
実施の形態３．
図１３は、本発明の実施の形態３に係る半導体装置の回路図である。インピーダンス低減部として、バランス抵抗１４ａに並列に接続されたインピーダンス低減部５０と、外付けゲート抵抗１４ｂに並列に接続されたインピーダンス低減部１６とを有している。図１３におけるインピーダンス低減部５０を第１ＬＣ直列共振回路と称する。図１３におけるインピーダンス低減部１６を第２ＬＣ直列共振回路と称する。
【００４９】
第１ＬＣ直列共振回路と第２ＬＣ直列共振回路の共振周波数は、発振周波数と同じである。従ってＺｐを０とすることができる。図１４は、意図的に図１３の半導体装置のスイッチング素子１２で発振が起こる状況を作り、その状況下で発振を抑制できるか試験する試験回路図である。前述のとおりＺｐを０とすることができるので、発振を抑制することができる。また、外付けゲート抵抗１４ｂとバランス抵抗１４ａの抵抗値は、Ｚｐに寄与しないので、Ｚｐ低減を考慮せずに、任意の値とすることができる。
【００５０】
実施の形態４．
図１５は、本発明の実施の形態４に係る半導体装置の回路図である。インピーダンス低減部６０として、ゲート抵抗１４（外付けゲート抵抗１４ｂとバランス抵抗１４ａ）に並列に接続されたＬＣ直列共振回路を有している。ＬＣ直列共振回路はキャパシタ６０ａとインダクタンス６０ｂを有している。
【００５１】
インピーダンス低減部６０の共振周波数は発振周波数と同じである。従ってＺｐを０とすることができる。図１６は、意図的に図１５の半導体装置のスイッチング素子１２で発振が起こる状況を作り、その状況下で発振を抑制できるか試験する試験回路図である。前述のとおりＺｐを０とすることができるので、発振を抑制することができる。また、外付けゲート抵抗１４ｂとバランス抵抗１４ａの抵抗値は、Ｚｐに寄与しないので、Ｚｐ低減を考慮せずに、任意の値とすることができる。
【００５２】
実施の形態４の半導体装置と実施の形態３の半導体装置は同じ効果を有する。しかし、実施の形態４の半導体装置ではＬＣ直列共振回路が１つでよいため、ＬＣ直列共振回路を２つ要する実施の形態３の半導体装置と比較して部品を減らすことができる。
【００５３】
なお、実施の形態１〜４の半導体装置では、共振回路であるインピーダンス低減部を設けることにより、ハートレー発振に対して悪影響を及ぼさないよう注意する必要がある。発振波形が完全な正弦波ではない場合があるので、インピーダンス低減部の共振周波数の選定には十分な注意が必要である。更に、スイッチング素子に２つ以上の発振周波数が存在する場合がある。この場合、それらの発振周波数毎に発振周波数と同じ共振周波数を有する共振回路を用意し、それらの共振回路をゲート抵抗に並列に接続してもよい。
【００５４】
実施の形態５
本発明の実施の形態５に係る半導体装置は、実施の形態２の半導体装置と共通点が多いので、実施の形態２の半導体装置との相違点を中心に説明する。図１７は、本発明の実施の形態５に係る半導体装置１００の回路図である。ゲート端子１２ａにゲート信号線１０１が接続されている。ゲート信号線１０１に直列にキャパシタ１０２が接続されている。キャパシタ１０２の電気容量は２ｎＦである。ゲート信号線１０１ａはキャパシタ１０２とゲート端子１２ａを接続する。ゲート信号線１０１ｂはキャパシタ１０２と外付けゲート抵抗１４ｂを接続する。
【００５５】
キャパシタ１０２はインピーダンス低減部として機能するものである。キャパシタ１０２の両端子から引出信号線１０４、１０６がそれぞれ引き出されている。引出信号線１０４、１０６にゲート抵抗（バランス抵抗１０８）が接続されている。これにより、バランス抵抗１０８がキャパシタ１０２に並列接続されている。バランス抵抗１０８の抵抗値は２０Ωである。また、引出信号線１０４、１０６によるインダクタンス１１０が生じている。なお、ゲート信号線１０１に直列に接続された外付けゲート抵抗１４ｂの抵抗値は１２Ωである。
【００５６】
図１８は、意図的に図１７の半導体装置のスイッチング素子１２で発振が起こる状況を作り、その状況下で発振を抑制できるか試験する試験回路図である。図１９は、キャパシタ１０２のインピーダンスの周波数依存を示すグラフである。キャパシタ１０２のインピーダンスは（１／（Ｃω））である。図１９には、参考のために、Lω＋1/(Cω)の周波数依存も示す。発振周波数（３５．７ＭＨｚ）に対するキャパシタ１０２のインピーダンスは２Ω程度と低い。
【００５７】
そのため、発振周波数に対するキャパシタ１０２のインピーダンス（２Ω）は、発振周波数に対するゲート抵抗（バランス抵抗１０８）のインピーダンス（２０Ω）より小さくなっている。また、ゲート端子１２ａからゲート抵抗側の発振周波数に対するインピーダンス（１２Ω）の絶対値は、ゲート端子１２ａからスイッチング素子１２側の発振周波数に対するインピーダンス（１２Ωより大きい）の絶対値より小さくなっている。つまり発振回路の発振電流がキャパシタ１０２を流れることで、Ｚｐ＜Ｚｃとなっている。
【００５８】
他方、キャパシタ１０２のスイッチング周波数（１ＭＨｚ以下）に対するインピーダンスは１００Ω以上と十分高い値である。従って、ゲートパルス電流はキャパシタ１０２ではなくバランス抵抗１０８を流れる。以上より、発振抑制効果とゲート抵抗維持効果を同時に得ることができる。
【００５９】
半導体装置１００は、インピーダンス低減部がキャパシタ１０２だけで形成されていることが特徴である。図２０は、半導体装置１００のベース板上の構成を示す平面図である。ベース板１２０には絶縁メタライズ基板１２２とセラミック基板１２４が形成されている。絶縁メタライズ基板１２２はセラミック基板とセラミック基板の両主面に形成された金属パターンを備えている。絶縁メタライズ基板１２２にはスイッチング素子１２が固定されている。
【００６０】
セラミック基板１２４にはゲート信号線１０１ａ、１０１ｂが形成されている。ゲート信号線１０１ａの一端はワイヤによりスイッチング素子１２のゲート端子と接続されている。ゲート信号線１０１ｂにはベース板１２０の外に伸びる接続端子１２６が形成されている。
【００６１】
キャパシタ１０２はゲート信号線１０１ａとゲート信号線１０１ｂを接続するチップキャパシタである。キャパシタ１０２の両端子から伸びる引出信号線１０４、１０６は、それぞれゲート信号線１０１ａ、１０１ｂとつながっている。引出信号線１０４、１０６は、キャパシタ１０２の両端からＹ正方向に伸びている。バランス抵抗１０８は引出信号線１０４と引出信号線１０６を接続している。
【００６２】
ところで、実施の形態１〜４のインピーダンス低減部の共振周波数を定めるためには、予めインピーダンス低減部のインダクタンスと電気容量を計算する必要がある。しかし、インダクタンスの算出は困難であるので、インピーダンス低減部からインダクタンスを排除あるいはインダクタンスを低減することが好ましい。
【００６３】
本発明の実施の形態５の半導体装置は当該インダクタンスを低減したものである。つまり、引出信号線１０４、１０６で接続されたバランス抵抗１０８には引出信号線１０４、１０６によるインダクタンス１１０が接続されるが、引出信号線を経由しないキャパシタ１０２にはインダクタンスが接続されない（あるいは十分小さい）。このように、キャパシタ１０２だけを有しインダクタンスをゼロとみなすことができるインピーダンス低減部を用いると共振周波数の算出が容易となる。
【００６４】
短絡発振は高周波現象であるためキャパシタ１０２は電気容量の小さい小型の部品である。図２０に示すように、小型のキャパシタ１０２はベース板１２０上に容易に実装できる。また、キャパシタ１０２とバランス抵抗１０８をまとめてベース板１２０に実装することができる。
【００６５】
スイッチング周波数に対するキャパシタ１０２のインピーダンスは、キャパシタ１０２と並列に接続されたゲート抵抗（バランス抵抗１０８）のスイッチング周波数に対するインピーダンスより大きければ、ゲートパルス電流をバランス抵抗１０８に流すことはできる。しかし、十分なゲート抵抗維持効果を得るためには、スイッチング周波数に対するキャパシタ１０２のインピーダンスは、スイッチング周波数に対するゲート抵抗（バランス抵抗１０８）のインピーダンスの１０倍より大きいことが好ましい。
【００６６】
実際に、キャパシタ１０２のスイッチング周波数に対するインピーダンスを計算する。
キャパシタ１０２の電気容量Ｃ：３ｎＦ
引出信号線１０４、１０６のインダクタンスＬｃ：２０ｎＨ
ゲート電圧の立ち上がり時間Ｔｓ：１μｓ
ゲート電圧の立ち上がりの周波数：ｆ
ゲート電圧の立ち上がりの周期：Ｔ
ゲート電圧の立ち上がりの角周波数：ω
とすると、
0006015615.tif 000003
である。
そして、キャパシタ１０２のスイッチング周波数に対するインピーダンスは、
１／Ｃω＝２０８．３Ω
となる。
他方、バランス抵抗１０８の抵抗値は２０Ωである。そして、スイッチング周波数（１ＭＨｚ程度）では引出信号線１０４、１０６のインピーダンスは無視できるほど小さい。よって、スイッチング周波数に対するキャパシタ１０２のインピーダンス（２０８．３Ω）は、ゲート抵抗（バランス抵抗１０８）のスイッチング周波数に対するインピーダンス（２０Ω）の１０倍より大きい。この場合、ゲートパルス電流は、キャパシタ１０２には流れず、引出信号線１０４、１０６とバランス抵抗１０８に流れる。従って、キャパシタ１０２はゲートパルス電流に全く影響を与えない。
【００６７】
発振周波数に対するキャパシタ１０２のインピーダンスは、キャパシタ１０２と並列に接続されたゲート抵抗（バランス抵抗１０８）の発振周波数に対するインピーダンスより小さければ、キャパシタ１０２を設けることによるＺｐ低減効果を得ることはできる。しかし、十分な発振抑制効果を得るためには、発振周波数に対するキャパシタ１０２のインピーダンスは、発振周波数に対するゲート抵抗（バランス抵抗１０８）のインピーダンスの０．１５倍未満であることが好ましい。
【００６８】
実際に、キャパシタ１０２の発振周波数に対するインピーダンスを計算する。
発振周波数ｆｏは３５．７ＭＨｚであるので、発振の角周波数ωｏは、
0006015615.tif 000004
である。従ってキャパシタ１０２の発振周波数に対するインピーダンスは、
0006015615.tif 000005
となる。
発振周波数に対するキャパシタ１０２のインピーダンス（１．４９Ω）は、発振周波数に対するバランス抵抗１０８のインピーダンス（２０Ω）の０．１５倍未満となっている。この場合、発振電流はバランス抵抗１０８を流れず、キャパシタ１０２に流れる。
【００６９】
この場合、Ｚｐは１．４９と１２(外付けゲート抵抗１４ｂの抵抗値)を足し合わせて１３．４９となる。図２１は、図１８の試験回路において、短絡状態のスイッチング素子にＯＮ信号を印加したときのゲート電圧波形とゲート電流波形を示す図である。発振を抑制できていることが分かる。
【００７０】
また、インピーダンス低減部を設けない場合のゲート電圧波形を示す図４と、図２１を比較すると、ゲート電圧の立ち上がりはほぼ同じなので、キャパシタ１０２を設けることはスイッチング速度に影響しないことが分かる。
【００７１】
以下の実施の形態６〜８については、実施の形態５との相違点を中心に説明する。また、実施の形態６〜８については試験回路図の説明を省略する。
【００７２】
実施の形態６．
図２２は、本発明の実施の形態６に係る半導体装置の回路図である。この半導体装置は、インピーダンス低減部として機能するキャパシタ１５０を備えている。キャパシタ１５０の両端子から引き出された引出信号線１５２、１５４によって、キャパシタ１５０と並列にゲート抵抗（外付けゲート抵抗１５６）が接続されている。また、引出信号線１５２、１５４によりインダクタンス１５８が生じる。外付けゲート抵抗１５６は半導体モジュールの外にあるので、キャパシタ１５０も半導体モジュールの外に設けられる。従って、キャパシタを半導体モジュール内に収容する場合と比較して設計の自由度を確保できる。
【００７３】
実施の形態７．
図２３は、本発明の実施の形態７に係る半導体装置の回路図である。この半導体装置は、インピーダンス低減部として機能するキャパシタとして、外付けゲート抵抗１５６が並列に接続された第１キャパシタ１６０と、バランス抵抗１０８が並列に接続された第２キャパシタ１６２とを有している。第１キャパシタ１６０は実施の形態５のキャパシタ１０２と同様の機能を有する。第２キャパシタ１６２は実施の形態６のキャパシタ１５０と同様の機能を有する。従って、Ｚｐを大幅に低下させて発振抑制効果を高めることができる。
【００７４】
実施の形態８．
図２４は、本発明の実施の形態８に係る半導体装置の回路図である。この半導体装置は、インピーダンス低減部として機能するキャパシタ２００を備えている。キャパシタ２００の両端子から引き出された引出信号線２０２、２０４によって、キャパシタ２００と並列にゲート抵抗（外付けゲート抵抗２０６とバランス抵抗２０８）が接続されている。また、引出信号線２０２、２０４によりインダクタンス２１０が生じる。この半導体装置はキャパシタが１個で足りるので、実施形態７の半導体装置より部品点数を少なくすることができる。なお、ここまでの各実施の形態の半導体装置の特徴を適宜に組み合わせてもよい。
【符号の説明】
【００７５】
１０  半導体装置、  １２  スイッチング素子、  １２ａ  ゲート端子、  １４  ゲート抵抗、  １４ａ  バランス抵抗、  １４ｂ  外付けゲート抵抗、  １６  インピーダンス低減部、  １６ａ  キャパシタ、  １６ｂ  インダクタンス、  ２０  直流電圧電源、  ２２,２４  インダクタンス、  ２６  ゲート配線抵抗、  ２８  ゲート配線インダクタンス、  ３０  静電容量、  ４０  ゲート電源、  ５０,６０  インピーダンス低減部、  ５０ａ,６０ａ  キャパシタ、  ５０ｂ,６０ｂ  インダクタンス、  １００  半導体装置、  １０１  ゲート信号線、  １０２  キャパシタ、  １０４,１０６  引出信号線、  １０８  バランス抵抗、  １１０  インダクタンス、  １２０  ベース板、  １２２  絶縁メタライズ基板、  １２４  セラミック基板、  １２６  接続端子、  １５０,１６０,１６２,２００  キャパシタ、  １５２,１５４,２０２,２０４  引出信号線
【図１】
0006015615.tif 000006
【図２】
0006015615.tif 000007
【図３】
0006015615.tif 000008
【図４】
0006015615.tif 000009
【図５】
0006015615.tif 000010
【図６】
0006015615.tif 000011
【図７】
0006015615.tif 000012
【図８】
0006015615.tif 000013
【図９】
0006015615.tif 000014
【図１０】
0006015615.tif 000015
【図１１】
0006015615.tif 000016
【図１２】
0006015615.tif 000017
【図１３】
0006015615.tif 000018
【図１４】
0006015615.tif 000019
【図１５】
0006015615.tif 000020
【図１６】
0006015615.tif 000021
【図１７】
0006015615.tif 000022
【図１８】
0006015615.tif 000023
【図１９】
0006015615.tif 000024
【図２０】
0006015615.tif 000025
【図２１】
0006015615.tif 000026
【図２２】
0006015615.tif 000027
【図２３】
0006015615.tif 000028
【図２４】
0006015615.tif 000029