(57)【特許請求の範囲】
【請求項１】
断続的な駆動電圧により駆動されて高電圧の出力電圧を出力する圧電トランスに対して、前記駆動電圧を与える圧電トランス駆動装置であって、
クロック信号を発生する発振手段と、
前記クロック信号、前記出力電圧に対応した検出値、及び前記出力電圧の目標値を入力し、前記検出値と前記目標値とを比較して、前記検出値と前記目標値とが等しくなるように、整数値及び小数値からなり、且つ一定周期のパルス毎に更新されるＮ（但し、Ｎは整数）とＮ＋１の分周値を生成し、前記ＮとＮ＋１の分周値により、前記クロック信号を分数分周して制御パルスを生成する分数分周手段と、
前記制御パルスを入力し、前記ＮとＮ＋１の分周値の位相差を平均化して駆動パルスを出力するパルス出力手段と、
前記駆動パルスにより駆動されて前記圧電トランスに与える駆動電圧を出力する圧電トランス駆動手段と、
を備え、
前記パルス出力手段は、
前記ＮとＮ＋１の分周値により生成された前記制御パルスと前記駆動パルスとを比較して位相比較信号を出力する位相比較器と、
前記位相比較信号を平滑して制御電圧を出力するフィルタと、
前記制御電圧に基づいて前記駆動パルスの周波数を前記制御パルス毎に更新させる電圧制御発振器と、
を有することを特徴とする圧電トランス駆動装置。
【請求項２】
前記分数分周手段は、
前記検出値と前記目標値との比較結果に基づいて前記分周値により、前記クロック信号を分数分周して分周パルスを出力するフラクショナルＮ分周器を有することを特徴とする請求項１記載の圧電トランス駆動装置。
【請求項３】
前記フラクショナルＮ分周器は、
前記分周値を保持する第１のレジスタと、
前記小数値を所定の周期で累算し、前記累算結果が閾値を越えたときには、第１論理のオーバフロー信号を出力し、前記累算結果が閾値以下のときには、第２論理のオーバフロー信号を出力する第２のレジスタと、
前記第１のレジスタにより保持された前記分周値の整数値を入力し、前記第１論理のオーバフロー信号を入力したときには、前記整数値を変更した値により前記クロック信号を分周して出力し、前記第２論理のオーバフロー信号を入力したときには、前記整数値により前記クロック信号を分周して出力する分周器と、
を有することを特徴とする請求項２記載の圧電トランス駆動装置。
【請求項４】
前記第１のレジスタは、
レジスタ値の上限値及び下限値が設定される複数ビットのレジスタであり、
前記第２のレジスタは、
前記第１のレジスタにおける前記レジスタ値の前記小数値を保持する誤差保持レジスタである、
ことを特徴とする請求項３記載の圧電トランス駆動装置。
【請求項５】
前記分数分周手段は、
閾値マトリックスを用いた分周器を有することを特徴とする請求項１記載の圧電トランス駆動装置。
【請求項６】
請求項１記載の圧電トランスと、
請求項１〜５のいずれか１項に記載の圧電トランス駆動装置と、
前記出力電圧を検出して前記検出値を前記分数分周手段に与える出力検出手段と、
前記目標値を設定する目標値設定手段と、
を備えることを特徴とする高圧電源装置。
【請求項７】
請求項６記載の高圧電源装置は、更に、
前記圧電トランスから出力される交流電圧からなる前記出力電圧を直流電圧に整流する整流手段を備え、
前記出力検出手段は、
前記直流電圧を降圧した前記検出値を出力する、
ことを特徴とする高圧電源装置。
【請求項８】
請求項６又は７記載の高圧電源装置から出力される前記出力電圧により駆動され、記録媒体に画像を形成することを特徴とする画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、圧電トランスを駆動する圧電トランス駆動装置と、その圧電トランスを用いた高圧電源装置と、その高圧電源装置を有する画像形成装置に関するものである。
【背景技術】
【０００２】
従来、画像形成装置に用いられる高圧電源装置の圧電トランス駆動装置は、例えば、下記の特許文献１に記載されているように、圧電振動子の共振現象を利用し低電圧を昇圧して高電圧を得る圧電トランスを、デジタル制御により駆動して高電圧を出力する構成になっている。この圧電トランス駆動装置は、整数値及び小数値からなる分周値により、基準クロック信号（以下単に「クロック」という。）を分数分周して駆動パルス生成して圧電トランスを駆動するようになっている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−１７８４６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来の画像形成装置に用いられる高圧電源装置の圧電トランス駆動装置では、分数分周により高い分解能の周波数制御を実現しているが、駆動周波数は、１クロックサイクル分だけ周波数変調されており、その結果、変調されていない周波数で駆動する場合に比べて高圧の直流（以下「ＤＣ」という。）出力電圧における低周波のリップルが増加するという課題があった。
【課題を解決するための手段】
【０００５】
本発明の圧電トランス駆動装置は、断続的な駆動電圧により駆動されて高電圧の出力電圧を出力する圧電トランスに対して、前記駆動電圧を与える圧電トランス駆動装置であって、クロックを発生する発振手段と、前記クロック、前記出力電圧に対応した検出値、及び前記出力電圧の目標値を入力し、前記検出値と前記目標値とを比較して、前記検出値と前記目標値とが等しくなるように、整数値及び小数値からなり、且つ一定周期のパルス毎に更新されるＮ（但し、Ｎは整数）とＮ＋１の分周値を生成し、前記ＮとＮ＋１の分周値により、前記クロックを分数分周して制御パルスを生成する分数分周手段と、前記制御パルスを入力し、前記ＮとＮ＋１の分周値の位相差を平均化して駆動パルスを出力するパルス出力手段と、前記駆動パルスにより駆動されて前記圧電トランスに与える駆動電圧を出力する圧電トランス駆動手段と、を備えている。
そして、前記パルス出力手段は、前記ＮとＮ＋１の分周値により生成された前記制御パルスと前記駆動パルスとを比較して位相比較信号を出力する位相比較器と、前記位相比較信号を平滑して制御電圧を出力するフィルタと、前記制御電圧に基づいて前記駆動パルスの周波数を前記制御パルス毎に更新させる電圧制御発振器と、を有することを特徴とする。
【０００６】
本発明の高圧電源装置は、前記圧電トランスと、前記圧電トランス駆動装置と、前記出力電圧を検出して前記検出値を前記分数分周手段に与える出力検出手段と、前記目標値を設定する目標値設定手段と、を備えることを特徴とする。
【０００７】
本発明の画像形成装置は、前記高圧電源装置から出力される前記出力電圧により駆動され、記録媒体に画像を形成することを特徴とする。
【発明の効果】
【０００８】
本発明の圧電トランス駆動装置、高圧電源装置及び画像形成装置によれば、分数分周手段により、出力電圧に対応した検出値と目標値とに基づいてＮとＮ＋１の分周値を生成し、パルス出力手段により、そのＮ分周値とＮ＋１分周値との位相差を平均化して駆動パルスを出力し、出力周波数を連続的に可変制御する構成になっている。これにより、圧電トランスから出力される高圧の出力電圧における低周波のリップルを低減することができる。
【図面の簡単な説明】
【０００９】
【図１】図１は本発明の実施例１における図３中の高圧電源装置の構成を示すブロック図である。
【図２】図２は本発明の実施例１における画像形成装置を示す構成図である。
【図３】図３は図２の画像形成装置における制御回路の構成を示すブロック図である。
【図４】図４は図１の高圧電源装置の構成例を示す回路図である。
【図５】図５は図４中のＰＬＬ回路及びループフィルタを示す回路ブロック図である。
【図６】図６は図４中の高圧制御部の構成を示す回路ブロック図である。
【図７】図７は図４中の圧電トランスにおける出力電圧／周波数を示す特性図である。
【図８】図８は図６中の誤差保持レジスタを示す構成図である。
【図９】図９は図７中の分周器パルス周期、誤差保持レジスタの値、１８ビット（以下「ｂｉｔ」という。）レジスタの下位１０ｂｉｔの値、及び加算器入力信号の関係を示す図である。
【図１０】図１０は図４中のＰＬＬ回路における周辺回路を示す回路図である。
【図１１】図１１は図６中の高圧制御部の動作を示すフローチャートである。
【図１２】図１２は比較例における圧電トランスに印加される駆動電圧を示す波形図である。
【図１３】図１３は比較例における圧電トランスに印加される駆動電圧を説明する模式図である。
【図１４】図１４は本発明の実施例１における図４の圧電トランスに印加される駆動電圧を示す波形図である。
【図１５】図１５は本発明の実施例２における制御回路の構成を示すブロック図である。
【図１６】図１６は図１５中の高圧電源装置の構成例を示すブロック図である。
【図１７】図１７は図１６の高圧電源装置の構成例を示す回路図である。
【図１８】図１８は図１７中の高圧制御部の構成を示す回路ブロック図である。
【図１９】図１９は図１８中のカウンタ、１８ｂｉｔレジスタ下位８ｂｉｔ、及び比較器を示す図である。
【図２０】図２０は図１９中の分周パルス周期、カウンタ入替出力８ｂｉｔ、１８ｂｉｔレジスタの下位１０ｂｉｔの値、及び加算器入力信号の関係を示す図である。
【発明を実施するための形態】
【００１０】
本発明を実施するための形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。
【実施例１】
【００１１】
（画像形成装置の構成）
図２は、本発明の実施例１における画像形成装置１を示す構成図である。
【００１２】
この画像形成装置１は、例えば、電子写真方式のカラー画像形成装置であり、複数色の現像器２（例えば、ブラック現像器２Ｋ、イエロー現像器２Ｙ、マゼンタ現像器２Ｍ、及びシアン現像器２Ｃ）と、複数色の露光装置としての発光ダイオード（以下「ＬＥＤ」という。）ヘッド３（例えば、ブラックＬＥＤヘッド３Ｋ、イエローＬＥＤヘッド３Ｙ、マゼンタＬＥＤヘッド３Ｍ、及びシアンＬＥＤヘッド３Ｃ）とを備えている。各色の現像器２（＝２Ｋ，２Ｙ，２Ｍ，２Ｃ）内には、各色のトナーカートリッジ４（＝４Ｋ，４Ｙ，４Ｍ，４Ｃ）、各色の帯電ローラ５（＝５Ｋ，５Ｙ，５Ｍ，５Ｃ）、各色の供給ローラ６（＝６Ｋ，６Ｙ，６Ｍ，６Ｃ）、各色の現像ローラ７（＝７Ｋ，７Ｙ，７Ｍ，７Ｃ）、各色の現像ブレード８（＝８Ｋ，８Ｙ，８Ｍ，８Ｃ）、各色の感光体ドラム９（＝９Ｋ，９Ｙ，９Ｍ，９Ｃ）、及び、各色のクリーニングブレード１０（＝１０Ｋ，１０Ｙ，１０Ｍ，１０Ｃ）が設けられている。
【００１３】
各現像器２は、内部の各感光体ドラム９に接している各帯電ローラ５によって一様に帯電されるようになっている。帯電された各感光体ドラム９は、各ＬＥＤヘッド３の発光によって静電潜像が形成される。各供給ローラ６は、現像剤としてのトナーを各現像ローラ７へ供給するものである。各現像ブレード８が、各現像ローラ７の表面に一様にトナー層を形成すると、各感光体ドラム９上にトナー像が現像される構成になっている。各クリーニングブレード１０は転写後の残トナーをクリーニングするものである。各トナーカートリッジ４は、各現像器２内に着脱可能に取り付けられ、内部のトナーを各現像器２に供給する構成になっている。
【００１４】
各現像器２の下方向には、各色の転写ローラ１１（＝１１Ｋ，１１Ｙ，１１Ｍ，１１Ｃ）、転写ベルト駆動ローラ１２、及び転写ベルト従動ローラ１３が設けられている。各転写ローラ１１は、転写ベルト１４の裏面から転写位置に、バイアス電圧（以下単に「バイアス」という。）が印加可能に配置されている。転写ベルト駆動ローラ１２及び転写ベルト従動ローラ１３は、転写ベルト１４を張架し、そのローラ１２，１３の駆動によって記録媒体（例えば、用紙）が搬送可能な構成になっている。
【００１５】
転写ベルト１４の近傍には、クリーニングブレード１５及びクリーナ容器１６が設けられ、更に、その転写ベルト１４の下方向に、用紙カセット１７が着脱可能に取り付けられている。クリーニングブレード１５は、転写ベルト１４上のトナーを掻き落とせるようになっていて、その掻き落とされたトナーが、クリーナ容器１６に収容される。用紙カセット１７内には、用紙１７ａが積載される。
【００１６】
用紙カセット１７の先端と転写ベルト駆動ローラ１２との間には、給紙ローラ１８、用紙ガイド１９、及び一対のレジストローラ２０，２１が配設されている。給紙ローラ１８は、用紙カセット１７から用紙１７ａを取り出して、用紙ガイド１９へ給紙する。給紙された用紙１７ａは、用紙ガイド１９に沿って搬送され、停止状態の一対のレジストローラ２０，２１に突き当たってスキュー補正（ずれ補正）される。一対のレジストローラ２０，２１は、用紙１７ａのスキュー補正後に所定タイミングで駆動され、その用紙１７ａを転写ベルト１４へ搬送する構成になっている。
【００１７】
転写ベルト従動ローラ１３の下流側には、定着器２２が配設されている。定着器２２は、一対の熱定着ローラ２３，２４を有し、用紙１７ａ上のトナー像を熱と圧力によって定着するものである。この定着器２２の下流側には、一対の排出ローラ２５，２６、用紙ガイド２７、及び排紙トレー２８が設けられている。用紙１７ａは、一対の排出ローラ２５，２６により、用紙ガイド２７に沿って搬送され、排紙トレー２８にフェースダウンで排出される構成になっている。
【００１８】
図３は、図２の画像形成装置１における制御回路の構成を示すブロック図である。
【００１９】
この制御回路は、ホストインタフェース部３１を有し、このホストインタフェース部３１がコマンド／画像処理部３２に対してデータを送受信する。コマンド画像処理部３２は、ＬＥＤヘッドインタフェース部３３に対して画像データを出力する。ＬＥＤヘッドインタフェース部３３は、プリンタエンジン制御部３４によってヘッド駆動パルス等で制御され、ＬＥＤヘッド３Ｋ，３Ｙ，３Ｍ，３Ｃを発光させる。
【００２０】
プリンタエンジン制御部３４は、分数分周手段（例えば、高圧制御部）４１に対して帯電バイアス、現像バイアス、転写バイアス等の制御値を送る。高圧制御部４１は、帯電バイアス発生部４２と、現像バイアス発生部４３と、転写バイアス発生部４４とに信号を送る。帯電バイアス発生部４２、及び現像バイアス発生部４３は、ブラック現像器２Ｋ、イエロー現像器２Ｙ、マゼンタ現像器２Ｍ、及びシアン現像器２Ｃの各帯電ローラ５Ｋ，５Ｙ，５Ｍ，５Ｃ及び各現像ローラ７Ｋ，７Ｙ，７Ｍ，７Ｃに対してバイアスを印加する。高圧制御部４１及び転写バイアス発生部４４により、本発明の実施例１の高電圧電源装置が構成されている。
【００２１】
プリンタエンジン制御部３４は、ホッピングモータ５１、レジストモータ５２、ベルトモータ５３、定着器ヒータモータ５４、及び各色のドラムモータ５５Ｋ，５５Ｙ，５５Ｍ，５５Ｃを所定のタイミングで駆動する。定着器ヒータ２２ｂは、サーミスタ２２ａの検出値に応じてプリンタエンジン制御部３４によって温度制御される。
【００２２】
（高圧電源装置の構成）
図１は、本発明の実施例１における図３中の高圧電源装置６０の構成を示すブロック図である。
【００２３】
この高圧電源装置６０は、図３中の高圧制御部４１及び転写バイアス発生部４４により構成され、各色の転写ローラ１１（＝１１Ｋ，１１Ｙ，１１Ｍ，１１Ｃ）毎に設けられている。各色の高圧電源装置６０は、同一の回路構成であるので、以下、１回路のみ説明する。
【００２４】
高圧電源装置６０は、プリンタエンジン制御部３４の出力ポートＯＵＴ１から供給されるオン／オフ信号ＯＮ／ＯＦＦ（以下、単に「信号ＯＮ／ＯＦＦ」という。）と、出力ポートＯＵＴ２から供給されるリセット信号ＲＥＳＥＴ（以下、単に「信号ＲＥＳＥＴ」という。）とを入力すると共に、目標値設定手段であるプリンタエンジン制御部３４の出力ポートＯＵＴ３から８ｂｉｔの目標値を表す目標データＤＡＴＡを入力し、ＤＣの高電圧を生成して転写ローラ１１としての出力負荷８３へ供給する装置である。
【００２５】
高圧電源装置６０は、圧電トランス駆動装置７０、圧電トランス８０、整流手段としての整流回路８１、及び出力検出手段としての出力電圧変換手段８２等により構成されている。
【００２６】
圧電トランス駆動装置７０は、圧電トランス８０を駆動する装置であり、高圧制御部４１、発振手段としての発振回路７１、フェーズロックループ（以下「ＰＬＬ」という。）回路７２、ループフィルタ７３、ＤＣ電源７４、及び圧電トランス駆動手段としての圧電トランス駆動回路７５を有している。発振回路７１は、水晶発振子から構成され一定周波数（例えば、２５ＭＨｚ）のクロックＣＬＫを発生する回路であり、この出力側に高圧制御部４１が接続されている。
【００２７】
高圧制御部４１は、例えば、発振回路７１から供給されるクロックＣＬＫに同期して動作し、プリンタエンジン制御部３４により制御されて制御パルスＳ４１ａを出力する回路であり、クロックＣＬＫを入力するクロック入力ポートＣＬＫＩＮ、プリンタエンジン制御部５３の出力ポートＯＵＴ１から出力される信号ＯＮ／ＯＦＦを入力する入力ポートＩＮ１１、プリンタエンジン制御部３４の出力ポートＯＵＴ２から出力される信号ＲＥＳＥＴを入力する入力ポートＩＮ１２、プリンタエンジン制御部３４の出力ポートＯＵＴ２から出力される目標データＤＡＴＡを入力する入力ポートＩＮ１３、検出値を表す検出信号Ｓ８２を入力する入力ポートＩＮ１４、ＰＬＬ回路７２に対し、制御パルスＳ４１ａＳを出力する出力ポートＯＵＴ１１、及びＰＬＬ回路７２に対し、禁止パルスＳ４１ｂを出力する出力ポートＯＵＴ１２を有している。
【００２８】
高圧制御部４１において、入力される信号ＯＮ／ＯＦＦにより、出力ポートＯＵＴ１１からの制御パルスＳ４１ａ及びＯＵＴ１２からの禁止パルスＳ４１ｂにおける出力のＯＮ／ＯＦＦが制御され、入力される信号ＲＥＳＥＴにより、高圧制御部４１内のレジスタ類が初期化される。
【００２９】
高圧制御部４１は、例えば、特定の用途向けに複数機能の回路を１つにまとめた集積回路であるエーシック（Application  Specific  Integrated  Circuit、以下「ＡＳＩＣ」という。）により構成されている。
【００３０】
高圧制御部４１の出力ポートＯＵＴ１１，ＯＵＴ１２には、制御パルスＳ４１ａに同期した駆動パルスＳ７２を出力するＰＬＬ回路７２が接続されている。ＰＬＬ回路７２は、例えば、半導体メーカ各社から提供されているＨＣ４０４６等の集積回路（以下「ＩＣ」という。）から構成されている。ＰＬＬ回路７２には、ループフィルタ７３が接続されている。
【００３１】
ＰＬＬ回路７２の出力側には、圧電トランス駆動回路７５が接続されている。圧電トランス駆動回路７５は、スイッチング素子を用いて駆動電圧Ｓ７５を出力する回路であり、この出力側に圧電トランス８０が接続されている。圧電トランス８０は、セラミック等の圧電振動子の共振現象を利用して駆動電圧の昇圧を行い交流（以下「ＡＣ」という。）の高電圧であるＡＣ出力電圧Ｓ８０を出力するトランスであり、この出力側に整流手段（例えば、整流回路）８１が接続されている。整流回路８１は、圧電トランス８０から出力されたＡＣ出力電圧Ｓ８０をＤＣの高電圧であるＤＣ出力電圧Ｓ８１に変換して出力負荷８３へ供給する回路であり、この出力側に出力電圧変換手段８２が接続されている。
【００３２】
出力電圧変換手段８２は、整流回路８１が出力するＤＣ出力電圧Ｓ８１を低電圧に変換する回路であり、この出力側が高圧制御部４１の入力ポートＩＮ１４を介して８ｂｉｔのアナログデジタルコンバータ（以下「８ｂｉｔＡＤＣ」という。）９１に接続されている。出力電圧変換手段８２は、ＤＣの低電圧を検出信号Ｓ８２として高電圧制御部４１内の８ｂｉｔＡＤＣ９１に出力するものである。
【００３３】
なお、図１の高圧電源装置６０は、各色の転写ローラ１１（＝１１Ｋ，１１Ｙ，１１Ｍ，１１Ｃ）毎、即ち、チャンネル毎に並置されるが、これらの複数のチャンネルに対して一部を共用する構成にしてもよい。例えば、圧電トランス８０及び整流回路８１等は、複数のチャンネル分必要となるが、発振回路７１及び高圧制御部４１は、１組で共用できる。この場合、高圧制御部４１はチャンネル数分の入出力ポートを備えることになる。又、高圧制御部４１は、高圧電源装置６０内に設けられているが、プリンタエンジン制御部３４内の大規模集積回路（以下「ＬＳＩ」という。）中に設けてもよい。
【００３４】
図４は、図１の高圧電源装置６０の構成例を示す回路図である。
発振回路７１は、水晶発振子７１ａを有しており、水晶発振子７１ａの一端は、コンデンサ７１ｂの一端と高圧制御部４１のクロック入力ポートＣＬＫＩＮとに接続されている。コンデンサ７１ｂの他端は、コンデンサ７１ｃの一端に接続され、コンデンサ７１ｃの他端は、水晶発振子７１ａの他端と抵抗７１ｄの一端に接続されている。抵抗７１ｄの他端は、抵抗７１ｅの一端と高圧制御部４１のクロック出力ポートＣＬＫＯＵＴに接続されている。抵抗７１ｅの他端は、水晶発振子７１ａの一端とクロック入力ポートＣＬＫＩＮとに接続されている。
【００３５】
発振回路７１は、水晶発振子７１ａで定められた周波数で発振し、高圧制御部４１にクロックＣＬＫを供給する機能を有している。本実施例１では水晶発振子７１ａを使用しているが、セラミック発振子等の他の発振子であってもよい。コンデンサ７１ｂ，７１ｃ及び抵抗７１ｄ，７１ｅは、高圧制御部４１とのマッチングに応じて定数が決定されている。
【００３６】
高電圧制御部４１の出力ポートＯＵＴ１１は、ＰＬＬ回路７２の入力ポートＳＩＧIＮに接続され、高電圧制御部４１の出力ポートＯＵＴ１２は、ＰＬＬ回路７２の入力ポートＩＮＨに接続されている。
【００３７】
高圧制御部４１は、８ｂｉｔのパラレル信号で目標データＤＡＴＡを入力ポートＩＮ１３で入力するようになっている。目標データＤＡＴＡは、８ｂｉｔに限定されず、例えば、１０ｂｉｔ又は１２ｂｉｔで構成してもよいし、シリアル信号であってもよい。高圧制御部４１は、８ｂｉｔＡＤＣ９１において、検出信号Ｓ８２を入力してこれを８ｂｉｔのデジタル信号である変換検出信号Ｓ９１に変換し、信号ＯＮ／ＯＦＦがハイレベル（以下「Ｈ」という。）のときに、目標データＤＡＴＡと変換検出信号Ｓ９１が等しくなるように制御パルス４１ａを制御する機能を有している。高圧制御部４１は、ＰＬＬ回路７２の出力を禁止するときには、出力ポートＯＵＴ１２から禁止パルスＳ４１ｂをＨにして出力するようになっている。
【００３８】
ＰＬＬ回路７２は、ＤＣ電源７６から５Ｖの電圧を供給され、ＰＬＬ回路７２において、入力ポートＳＩＧＩＮから入力した制御パルスＳ４１ａと、出力ポートＶＣＯＯＵＴから出力される圧電トランス駆動パルス（以下「駆動パルス」という。）Ｓ７２とが入力ポートＣＯＭＰＩＮに入力されて比較され、比較された位相比較信号が出力ポートＰＣ２ＯＵＴからループフィルタ６３へ出力されるようになっている。入力ポートＶＣＯＩＮは、ループフィルタ７３からの平滑化された信号を入力するようになっている。
【００３９】
禁止パルスＳ４１ｂがローレベル（以下「Ｌ」という。）になると、ＰＬＬ回路７２が活性化し、出力ポートＶＣＯＯＵＴから駆動パルスＳ７２が出力される。この駆動パルスＳ７２は、入力ポートＳＩＧＩＮに入力される制御パルスＳ４１ａに同期するようになっている。
【００４０】
ループフィルタ７３は、抵抗７３ａとコンデンサ７３ｂとを有し、抵抗７３ａの一端は、ＰＬＬ回路７２の出力ポートＰＣ２ＯＵＴに接続され、抵抗７３ａの他端は、コンデンサ７２ｂの一端とＰＬＬ回路７２の入力ポートＶＣＯＩＮに接続されている。コンデンサ７２ｂの他端は、グランドＧＮＤに接続されている。
【００４１】
ＰＬＬ回路７２の出力ポートＶＣＯＯＵＴには、圧電トランス駆動回路７５が接続され、この圧電トランス駆動回路７５にＤＣ電源７４が接続されている。ＤＣ電源７４は、例えば、図示しない低圧電源装置から商用電源であるＡＣ１ＯＯＶを変圧整流することにより供給されるＤＣ２４Ｖの電源である。
【００４２】
圧電トランス駆動回路７５は、抵抗７５ａと、スイッチング素子であるパワートランジスタ（例えば、ＮチャネルパワーＭＯＳＦＥＴ、以下「ＮＭＯＳ」という。）７５ｂと、共振回路を構成するインダクタ７５ｃ及びコンデンサ７５ｄとを有している。ＮＭＯＳ７５ｂのゲートには、ＰＬＬ回路７２の出力ポートＶＣＯＯＵＴが接続されている。インダクタ７５ｃ及びＮＭＯＳ７５ｂは、ＤＣ電源７４とグランドＧＮＤとの間に直列に接続され、コンデンサ７５ｄは、ＮＭＯＳ７５ｂに対して並列に、このＮＭＯＳ７５ｂのドレイン及びソース間に接続されている。
【００４３】
この圧電トランス駆動回路７５では、ＰＬＬ回路７２から出力される駆動パルスＳ７２が、抵抗７５ａを介して、ＮＭＯＳ７５ｂのゲートに入力される。すると、ＮＭＯＳ７５ｂにより、ＤＣ電源７４ＤＣ２４Ｖがスイッチングされ、これが共振回路のインダクタ７５ｄ及びコンデンサ７５ｃにより共振されて、半波正弦波の駆動電圧Ｓ７５が出力されるようになっている。
【００４４】
本実施例１では、インダクタ７５ｃで説明したが、オートトランス等を用いることも可能である。又、ＮＭＯＳでなくバイポーラトランジスタでも実現可能である。また負荷が大きく、ＮＭＯＳ７５ｂのドレイン・ソース間に流れる電流が大きい場合には、出力ポートＶＣＯＯＵＴと、ＮＭＯＳ７５ｂとの間にゲートドライブ回路を設けてもよい。
【００４５】
共振回路の出力側には、圧電トランス８０の１次側の入力端子８０ａが接続され、この圧電トランス８０の２次側の出力端子８０ｂから、ＮＭＯＳ７５ｂのスイッチング周波数に応じて０〜数ＫＶのＡＣ出力電圧Ｓ８０が出力される構成になっている。２次側の出力端子８０ｂの出力電圧特性は、図７に示すように、周波数によって異なり、ＮＭＯＳ７５ｂのスイッチング周波数により昇圧比が決定される。
【００４６】
圧電トランス８０における２次側の出力端子８０ｂには、ＡＣ／ＤＣ変換用の整流回路８１が接続されている。整流回路８１は、圧電トランス８０の２次側の出力端子８０ｂから出力されたＡＣ出力電圧Ｓ８０をＤＣ出力電圧Ｓ８１に変換して出力する回路であり、ダイオード８１ａ，８１ｂ及びコンデンサ８１ｃにより構成されている。本実施例１では整流回路８１の出力は、正バイアス出力であるが、ダイオード８１ａ,８１ｂのアノード、カソードの極性を逆方向に実装すれば負極性のバイアスを出力することも容易である。コンデンサ８１ｃによってＤＣ高電圧信号は、平滑され、抵抗８４を介して出力負荷８３にバイアスが印加される。
【００４７】
整流回路８１の出力側には、出力電圧変換手段８２が接続されている。出力電圧変換手段８２は、整流回路８１のＤＣ出力電圧Ｓ８１を分圧してＤＣ低電圧に変換する分圧抵抗８２ａ，８２ｂと、フィルタ回路を構成する抵抗８２ｃ及びコンデンサ８２ｄと、そのフィルタ回路を介してＤＣ低電圧を入力する演算増幅器（以下「オペアンプ」という。）８７ｅとにより構成されている。
【００４８】
整流回路８１のＤＣ出力電圧Ｓ８１は、抵抗８２ａと抵抗８２ｂとにより分圧され、抵抗８２ｃとコンデンサ８２ｄにより構成されるフィルタ回路によってリップル成分が除去さる。そして、オペアンプ８２ｅによりインピーダンス変換され、高圧制御部４１の入力ポートＩＮ１４を介して８ｂｉｔＡＤＣ９１に、検出信号Ｓ８２として入力される。例えば抵抗８２ａ１００ＭΩ、抵抗８２ｂが１００ｋΩの場合には、ＤＣ高電圧は、１００／（１００＋１０００００）でＤＣ低電圧に変換される。例えばＤＶ高電圧が５０００Ｖのときには、ＤＣ低電圧は５Ｖとなる。ＡＤＣ９１に入力される検出信号Ｓ８２がＦＦｈｅｘ（ｈｅｘ；１６進数を示す。）となるように制御した場合には、ＤＣ高電圧は、５０００Ｖとなる。例えば、８０ｈｅｘを目標データＤＡＴＡに設定し、８ｂｉｔｏＡＤＣ入力値が８０ｈｅｘとなるように制御すれば、ＤＣ高電圧は、２５１０Ｖとなる。この数値は一例であり、出力電圧範囲に応じて定数を変更しでも構わない。
【００４９】
図５は、図４中のＰＬＬ回路７２及びループフィルタ７３を示す回路ブロック図である。
【００５０】
ＰＬＬ回路７２とループフィルタ７３とは、パルス出力手段を構成している。パルス出力手段は、制御パルスＳ４１ａと、駆動パルスＳ７２とを比較して位相比較信号Ｓ７２ａを出力する位相比較器７２ａと、位相比較信号Ｓ７２ａを入力してこれを平滑化し、制御電圧Ｓ７３を出力するループフィルタ７３と、制御電圧Ｓ７３に基づいて駆動パルスＳ７２の周波数を変化させる電圧制御発振器（以下「ＶＣＯ」という。）７２ｂと、を有している。
【００５１】
（高圧電源装置内の高圧制御部の構成）
図６は、図４中の高圧制御部４１の構成を示す回路ブロック図である。図７は、図４中の圧電トランス８０における出力電圧／周波数を示す特性図である。図８は、図６中の第２のレジスタとしての誤差保持レジスタ９８を示す構成図である。更に、図９は、図６中の分周パルスＳ９９周期、誤差保持レジスタ９８、第１のレジスタとしての１８ｂｉｔレジスタ９６の下位１０ｂｉｔの値、及び加算器入力信号の関係を示す図である。
【００５２】
クロックＣＬＫは、発振回路７１から入力される２５ＭＨｚのクロック信号であり、この信号に同期して内部回路が動作する。８ビットＡＤＣ９１は、所定の変換周期で出力電圧変換手段８２から入力される検出信号Ｓ８２である０から５Ｖのアナログ信号を００ｈｅｘ〜ＦＦｈｅｘの８ｂｉｔのデジタル信号に変換する機能を有している。変換周期は、マイクロ秒（以下「μsec」という。）オーダーで良く、制御周期と同期を取る必要はない。
【００５３】
比較器９２は、プリンタエンジン制御部３４から入力される８ｂｉｔの目標データＤＡＴＡと検出信号Ｓ８２である８ｂｉｔとを比較し、目標データＤＡＴＡが検出信号Ｓ８２より大きい場合には、Ｈを、大きくない場合にはＬを、１８ｂｉｔレジスタ９６へ出力する機能を有している。
【００５４】
１８ｂｉｔレジスタ９６は、タイマ９５から入力されるパルスの立ち上がりエッジの入力で比較器９２からの信号に応じて１８ｂｉｔレジスタ９６の設定値を増減する。
【００５５】
圧電トランス８０は、図７に示すような特性を有している。即ち、圧電トランス８０は、共振周波数ｆｘで最大昇圧比を得、周波数ｆｙ付近で昇圧比が最小となる。本実施例１では、開始周波数ｆｓｔａｒｔから共振周波数ｆｘより高い周波数ｆｅｎｄの範囲にて、周波数を制御する構成になっている。
【００５６】
例えば、本実施例１では、ｆｙが約１３０ｋＨｚ、ｆｘが約１０７ｋＨｚであり、駆動周波数範囲を１３０（ｆｓｔａｒｔ）〜１０８（ｆｅｎｄ）ｋＨｚに設定している。
【００５７】
上限値レジスタ９３には、１０８ｋＨｚ（周期で９．２５９μｓｅｃ）に対応した分周値である２３１．４８に１０２４を乗じた値、２３７０５３、１６進数に変換すると、３９ＤＥＢｈｅｘが設定されている。
【００５８】
下限値レジスタ９４には、１３０ｋＨｚ（周期で７．６９２μｓｅｃ）に対応した分周値である１９２．３に１０２４を乗じた値、１９６９１５、１６進数に変換すると、３０１３３ｈｅｘが設定されている。
【００５９】
タイマ９５は、分周器を有しており、クロックＣＬＫを分周してパルスを出力する。このパルス周期が制御周期となる。例えば、１０μｓｅｃであれば、２５０クロックサイクル、１００μｓｅｃであれば２５００クロックサイクル周期のパルスを出力する。制御周期は２００μｓｅｃ以下が好ましいが、実装に上って適宜調整される。本実施例１では固定周期となっているが、プリンタエンジン制御部３４から制御周期を設定する信号を追加してもよい。
【００６０】
１８ｂｉｔレジスタ９６は、分周値を設定するレジスタであり、上位８ｂｉｔが整数値を格納する整数部であり、下位１０ｂｉｔが小数値を格納する分数部である。（上位８ｂｉｔ）＋（下位１０ｂｉｔ）／１０２４が平均分周値となる。信号ＲＥＳＥＴがＨになると１８ｂｉｔレジスタ９６には、下限値レジスタ９４の１８ｂｉｔ値が設定されるようになっている。１８ｂｉｔレジスタ９６は、タイマ９５から入力されるパルスの立ち上がりエッジの入力で比較器９２からの信号に基づいて１８ｂｉｔレジスタ９６の設定値を増減するようになっている。
【００６１】
この１８ｂｉｔレジスタ９６と、加算器９７と、誤差保持レジスタ９８と、分周器９９とは、分数分周手段としての分数分周器を構成している。
【００６２】
分数分周器は、フラクショナルＮ分周器であり、誤差保持レジスタ９８に分数部の値が累算される。分数部の値の加算値がオーバフローすると、誤差保持レジスタ９８は、加算器９７に第１論理（例えば、Ｈ）のオーバフロー信号を出力し、それ以外の時には第２論理値（例えば、Ｌ）のオーバフロー信号を出力する機能を有している。加算器９７は、１８ｂｉｔレジスタ９６の整数部である上位８ｂｉｔ値Ｓ９６ｂを入力し、誤差保持レジスタ９８の出力信号がＨの場合は、１を、Ｌの場合には、０を加算して分周器９９に出力する機能を有している。
【００６３】
分周器９９は、１８ｂｉｔレジスタ９６の整数部である８ｂｉｔの値をＮ（但し、Ｎは整数）とするとＮ又はＮ＋１を入力し、５０％デューティのＮ又はＮ＋１分周の分周パルスＳ９９を出力するようになっている。
【００６４】
図８において、誤差保持レジスタ９８は、１８ｂｉｔレジスタ９６の下位１０ｂｉｔ値Ｓ９６ａの加算結果を保持する誤差保持レジスタ本体９８ａと、１８ｂｉｔレジスタ９６の下位１０ｂｉｔ値Ｓ９６ａを入力して誤差保持レジスタ本体９８ａの値に加算して加算結果を誤差保持レジスタ本体９８ａに格納する加算器９８ｂとを有している。
【００６５】
加算器９８ｂは、誤差保持レジスタ９８の下位１０ｂｉｔ値Ｓ９６ａを誤差保持レジスタ本体９８ａの値に加算し、加算結果を誤差保持レジスタ９８のｂｉｔ０−１０、及び下位１１ｂｉｔと置き換えるようになっている。加算は、分周器９９から出力される分周パルスＳ９９の立ち上がりエッジをトリガとして行われ、加算と同時にｂｉｔ１０の値がｂｉｔ１１へシフトされる。ｂｉｔ１０は、値がｂｉｔ１１へシフトされた後には、０クリアされるようになっている。図８中の誤差保持レジスタのｂｉｔ１１は、説明のために設けたが省略してもよい。
【００６６】
図９において、分周器パルスＳ９９周期は、分周器９９から出力されるパルスのカウントを示す。誤差保持レジスタ９８の１２ｂｉｔの値は、初期状態では０００ｈｅｘになっている。１８ｂｉｔレジスタの下位１０ｂｉｔ値Ｓ９６ａは、例えば、１２Ｃｈｅｘとしている。この値は、３００／１０２４＝約０．３である。誤差保持レジスタ値は、分周器９９が分周パルスＳ９９を出力する毎に、図９のように更新され、加算器９７に対しては、Ｌ、若しくは、Ｈが出力されるようになっている。分数値は誤差加算され、繰り上がりを発生した場合に、分周値整数部に加算される。それにより平均周波数が１８ｂｉｔレジスタ９６で指示した値に収斂するようになっている。
【００６７】
図６において、出力セレクタ１００は、信号ＯＮ／ＯＦＦがＨになるとＰＬＬ回路７２に対して制御パルスＳ４１ａを出力する。同時にインバータ１０１を介して信号ＯＮ／ＯＦＦを反転した禁止信号Ｓ４１ｂがＰＬＬ回路７１の入力ポートＩＮＨに入力される。ＰＬＬ回路７２は、制御パルスＳ４１ａに同期した周波数の駆動パルスＳ７２を圧電トランス駆動回路７５に出力する。制御パルスＳ４１ａは、短い時間で周期がＮ分周、Ｎ＋１分周と切り替わるが、ＰＬＬ回路７２のＶＣＯＩＮポートに入力される信号は、ループフィルタ７３により平滑され、ＰＬＬ回路７２からは、１８ｂｉｔレジスタ９６に設定されたデジタル値に応じた周波数の駆動パルスＳ７２が出力される。
【００６８】
例えば、目標データＤＡＴＡが３００．５、１８ｂｉｔレジスタ９６の設定値が２２０．５×１０２４＝２２５７９２、即ち、３７２００ｈｅｘの場合、２２０分周、１１３．６３ｋＨｚ（２５ＭＨｚ／２２０）と２２１分周、１１３．１２ｋＨｚのパルスが高電圧制御部４１から交互に出力されるが、ＰＬＬ回路７２からは１１３．３８ｋＨｚのパルスが圧電トランス駆動回路７５へ出力される。
【００６９】
本実施例１では、分数部１０ｂｉｔ、基準周波数２５ＭＨｚとしたが、分数部のｂｉｔ数は任意に取り得るし、基準周波数も任意に選択することが可能である。更に、分数分周器を、フラクショナルＮ方式で説明したが、複数の分周比を短時間に切り替え可能なら閾値マトリクスを用いてもよいし、乱数を用いてもよい。
【００７０】
図１０は、図４中のＰＬＬ回路７２における周辺回路を示す回路図である。
ＰＬＬ回路７２は、例えば、ＨＣ４０４６等のＩＣである。抵抗７３ａとコンデンサ７３ｂとは、ループフィルタ７３を構成している。本実施例１では、ループフィルタとして、ラグフィルタで説明しているが、ラグリードフィルタ等の他のフィルタであってもよい。ＤＣ電源７６の入力ポートＶｃｃには、ＤＣ電源７６のパスコンであるコンデンサ７３ｃが接続されている。コンデンサ１００、抵抗７３ｄ、７３ｅは、ＶＣＯ７２ｂの発振周波数範囲を決定する素子であり、発振周波数範囲が本実施例１の圧電トランス駆動範囲１００〜１３０ｋＨｚを含むように調整されている。ＶＣＯ７２ｂの発振周波数可変範囲は、１００倍以上の範囲を有するので、最低周波数が１０ｋＨｚ程度となるように調整されている。
【００７１】
（実施例１の画像形成装置の全体の動作）
図２及び図３を参照して、本実施例１における画像形成装置全体の概略の動作を説明する。
【００７２】
図２の画像形成装置１において、図３中のホストインタフェース部３１は、図示しない外部機器から、ＰＤＬ（Page  Description  Language、ページ記述言語）等で記述された印刷データを入力する。入力された印刷データは、コマンド／画像処理部３２によってビットマップデータに変換され、ＬＥＤヘッドインタフェース部３３及びプリンタエンジン制御部３４へ出力される。そして、プリンタエンジン制御部３４により、ＬＥＤヘッドインタフェース部３３、モータ制御部３５、及び高圧制御部３６等が制御される。プリンタエンジン制御部３４は、定着器２２に設けられたサーミスタ２２ａの検出信号に応じて定着器ヒータ２２ｂを制御することにより、定着器２２内の一対の熱定着ローラ２３，２４を所定温度にした後、印字動作を開始する。
【００７３】
プリンタエンジン制御部３４で制御されるホッピングモータ５１により、給紙ローラ１８が駆動すると、用紙カセット１７内に積載された用紙１７ａが１枚ずつ取り出され、用紙ガイド１９へ給紙される。給紙された用紙１７ａは、用紙ガイド１９に沿って搬送され、停止状態の一対のレジストローラ２０，２１に突き当てられてレジストモータ５２の駆動によりスキューが補正される。次に、用紙１７ａの通過が図示しない用紙検出センサで検出され、この検出信号がプリンタエンジン制御部３４へ送られ、プリンタエンジン制御部３４の制御により、画像形成動作に同期したタイミングでベルトモータ５３、定着器ヒータモータ５４、及び複数の感光体ドラム９（＝９Ｋ，９Ｙ，９Ｍ，９Ｃ）を駆動する複数のドラムモータ５５Ｋ，５５Ｙ，５５Ｍ，５５Ｃが駆動を開始する。同時に、ＬＥＤヘッドインタフェース部３３の動作により、複数のＬＥＤヘッド３（＝３Ｋ，３Ｙ，３Ｍ，３Ｃ）が駆動を開始し、高圧制御部４１により制御される帯電バイアス発生部４２及び現像バイアス発生部４３の動作により、複数の現像器２（＝２Ｋ，２Ｙ，２Ｍ，２Ｃ）が駆動を開始し、更に、高圧制御部４１により制御される転写バイアス発生部４４の動作により、複数の転写ローラ１１（＝１１Ｋ，１１Ｙ，１ｈ１Ｍ，１１Ｃ）が駆動を開始する。
【００７４】
前記ベルトモータ５３の駆動が開始されると、一対のレジストローラ２０，２１によって用紙１７ａが転写ベルト１４上へ搬送される。
【００７５】
各現像器２（＝２Ｋ，２Ｙ，２Ｍ，２Ｃ）は、電子写真プロセスにより、内部の各感光体ドラム９（＝９Ｋ，９Ｙ，９Ｍ，９Ｃ）にトナー像を形成する。この時、前記ビットマップデータに応じて各ＬＥＤヘッド３（＝３Ｋ，３Ｙ，３Ｍ，３Ｃ）が点灯される。各転写ローラ１１（＝１１Ｋ，１１Ｙ，１１Ｍ，１１Ｃ）に印加された転写バイアスにより、各現像器２（＝２Ｋ，２Ｙ，２Ｍ，２Ｃ）で現像された４色のトナー像が、転写ベルト１４上を搬送される用紙１７ａに転写される。４色のトナー像が転写された用紙１７ａは、定着器２２によってその４色のトナー像が加圧及び加熱されて定着された後、一対の排出ローラ２５，２６により、用紙ガイド２７に沿って搬送され、排紙トレー２８へフェースダウンで排出される。
【００７６】
（実施例１の高圧電源装置の動作）
図１の高圧電源装置９０における概略の動作を説明する。
【００７７】
なお、本実施例１における転写バイアスは、画像形成装置１の４色、即ち高電圧出力４チャンネルをそれぞれ独立に制御するが、各制御の構成及び動作が同一であるので、以下、１チャンネルについてのみ動作を説明する。
【００７８】
プリンタエンジン制御部３４は、図示しない用紙検出センサによる用紙検出信号を基準として、所定のタイミングで、４色（Ｋ，Ｙ，Ｍ，Ｃ）の転写バイアスを順次オン、即ち出力ポートＯＵＴ１から出力する信号ＯＮ／ＯＦＦをＨにして転写バイアスをオンにする。転写バイアスオフのタイミングは、用紙検出センサによる用紙検出信号を基準として、用紙１７ａが各色の転写ローラ１１（＝１１Ｋ，１１Ｙ，１１Ｍ，１１Ｃ）上を通り抜けたタイミングとする。転写バイアス印加に当たっては、プリンタエンジン制御部３４の出力ポートＯＵＴ２から高圧制御部４１の入力ポートＩＮ１２へＬの信号ＲＥＳＥＴを出力し、高圧制御部４１内の諸々の設定を初期化する。
【００７９】
次にプリンタエンジン制御部３４は、出力ポートＯＵＴ３から、高圧のＤＣ出力電圧Ｓ８１に対する８ｂｉｔの目標データＤＡＴＡを高圧制御部４１の入力ポートＩＮ１３へ出力する。
【００８０】
プリンタエンジン制御部３４は、出力ポートＯＵＴ３から目標データＤＡＴＡを出力した後、転写バイアスを印加するタイミングで、出力ポートＯＵＴ１から出力する信号ＯＮ／ＯＦＦをＬからＨにする。
【００８１】
高圧制御部４１は、８ｂｉｔＡＤＣ９１において、検出信号Ｓ８２を入力してこれを８ｂｉｔのデジタル信号である変換検出信号Ｓ９１に変換し、信号ＯＮ／ＯＦＦがＨのときに、目標データＤＡＴＡと変換検出信号Ｓ９１が等しくなるように制御パルスＳ４１ａを制御する。高圧制御部４１は、ＰＬＬ回路７２の出力を禁止するときには、出力ポートＯＵＴ１２から禁止パルスＳ４１ｂをＨにして出力する。ＰＬＬ回路７２から出力される駆動パルスＳ７２は、圧電トランス駆動回路７５へ入力される。
【００８２】
圧電トランス駆動回路７５は、ＤＣ電源７４から供給されるＤＣ２４Ｖをスイッチングし、正弦半波電圧の駆動電圧Ｓ７５を圧電トランス８０の１次側入力端子８０ａに印加する。圧電トランス８０は、１次側入力端子８０ａに駆動電圧Ｓ７５が入力されると、振動して駆動周波数に応じて昇圧した高圧のＡＣ出力電圧Ｓ８０を、２次側出力端子８０ｂから整流回路８１へ出力する。整流回路８１は、入力された高圧のＡＣ出力電圧Ｓ８０を整流して、正極性の高圧のＤＣ出力電圧Ｓ８１を出力し、出力負荷８３及び出力電圧変換手段８２へ供給する。
【００８３】
出力電圧変換手段８２は、高圧のＤＣ出力電圧Ｓ８１を０〜５．０Ｖの範囲のＤＣ変換電圧に変換し、検出信号Ｓ８２として高圧制御部４１の入力ポートＩＮ１４を介してＡＤＣ９１へ出力する。
【００８４】
（実施例１の高圧電源装置の詳細な動作）
図４の高圧電源装置６０の動作を詳細に説明する。
【００８５】
発振回路７１で生成された２５ＭＨｚのクロックＣＬＫが、高圧制御部４１のクロック入力ポートＣＬＫＩＮに入力される。高圧制御部４１は、プリンタエンジン制御部３４から入力ポートＩＮ１２に入力される信号ＲＥＳＥＴＨがＬになった時、内部回路の諸々の設定を初期化する。高圧制御部４１は、プリンタエンジン制御部３４から入力ポートＩＮ１１に入力される信号ＯＮ／ＯＦＦがＬからＨになると、整数値及び小数値からなる分周値により、クロックＣＬＫを分数分周して制御パルスＳ４１ａを、出力ポートＯＵＴ１１から出力する。
【００８６】
制御パルスＳ４１ａは、ＰＬＬ回路７２内の入力ポートＳＩＧＩＮに入力される。ＰＬＬ回路７２は、ＤＣ電源７６から５Ｖの電圧を供給され、入力ポートＳＩＧＩＮから入力した制御パルスＳ４１ａと、出力ポートＶＣＯＯＵＴから出力される駆動パルスＳ７２とが入力ポートＣＯＭＰに入力されて比較され、比較された位相比較信号Ｓ７２ａが出力ポートＰＣ２ＯＵＴからループフィルタ７３へ出力される。ループフィルタ７３は、位相比較信号Ｓ７２ａを平滑化してＰＬＬ回路７２の入力ポートＶＣＯＩＮに出力する。ＰＬＬ回路７２は、禁止パルスＳ４１ｂがＬになると、活性化して出力ポートＶＣＯＯＵＴから駆動パルスＳ７２を出力する。この駆動パルスＳ７２は、ＰＬＬ回路７２によって、入力ポートＳＩＧＩＮに入力される制御パルスＳ４１ａに位相同期する。
【００８７】
駆動パルス７２は、圧電トランス駆動回路７５の抵抗５５ａを介してＮＭＯＳ７５ｂのゲートに印加され、このＮＭＯＳ７５ｂがオン／オフ動作する。ＮＭＯＳ７５ｂのオン／オフ動作により、インダクタ７５ｃ、及びコンデンサ７５ｄにより構成される共振回路が駆動され、正弦半波電圧の駆動電圧Ｓ７５が圧電トランス８０の１次側入力端子８０ａに印加されて、この圧電トランス８０が振動する。これにより、圧電トランス８０の２次側の出力端子８０ｂから、高圧のＡＣ出力電圧Ｓ８０が出力される。
【００８８】
高圧のＡＣ出力電圧Ｓ８０は、整流回路８１内の整流ダイオード８１ａ，８１ｂ及びコンデンサ８１ｃにより整流されて、正極性バイアスである高圧のＤＣ出力電圧Ｓ８１が出力される。出力された高圧のＤＣ出力電圧Ｓ８１は、抵抗８４を介して出力負荷８４に供給される。
【００８９】
整流回路８１の出力側に接続された出力電圧変換手段８２は、例えば、１００ＭΩの抵抗８２ａと１００ｋΩの抵抗８２ｂとにより、高圧のＤＣ出力電圧ＳＳ８１を約１０００分の１に分圧し、抵抗８２ｃ及びオペアンプ１４５のボルテージフォロアを介して検出信号Ｓ８２としてＡＤＣ９１へ供給する。
【００９０】
（実施例１の高圧制御部の動作）
図７、図８及び図９を参照しつつ、図６の高圧制御部４１の動作を説明する。
【００９１】
図６の高圧制御部４１は、図４中の発振回路７１から出力される２５ＭＨｚのクロックＣＬＫに同期して動作する。入力ポートＩＮ１１から入力される信号ＯＮ／ＯＦＦがＬからＨになると、比較器９２が動作すると共に、その信号ＯＮ／ＯＦＦを選択信号Ｓｅｌｅｃｔとして出力セレクタ１００が分周器９９側に切り換えられ、その出力セレクタ９９から制御パルスＳ４１ａが出力される。選択信号Ｓｅｌｅｃｔは、同時にインバータ１０１で反転されて禁止信号Ｓ４１ｂとしてＰＬＬ回路７２に出力される。
【００９２】
高圧制御部４１は、プリンタエンジン制御部３４から出力されるＬの信号ＲＥＳＥＴを入力ポートＩＮ１２から入力する。
【００９３】
８ビットＡＤＣ９１は、所定の変換周期で出力電圧変換手段８２から入力される検出信号Ｓ８２である０から５Ｖのアナログ信号を００ｈｅｘ〜ＦＦｈｅｘの８ｂｉｔのデジタル信号である変換検出信号Ｓ９１に変換する。
【００９４】
比較器９２は、プリンタエンジン制御部３４から入力される８ｂｉｔの目標データＤＡＴＡと変換検出信号Ｓ９１とを比較し、目標データＤＡＴＡが変換検出信号Ｓ９１より大きい場合には、Ｈを、大きくない場合にはＬを、１８ｂｉｔレジスタ９６へ出力する。
【００９５】
１８ｂｉｔレジスタ９６は、タイマ９５から入力されるパルスの立ち上がりエッジの入力で比較器９２からの信号に応じて１８ｂｉｔレジスタ９６の設定値を増減する。
【００９６】
１８ｂｉｔレジスタ９６は、分周値を設定するレジスタであり、上位８ｂｉｔが整数値を示し、下位１０ｂｉｔが分数値を示す。（上位８ｂｉｔ）＋（下位１０ｂｉｔ）／１０２４が平均分周比となる。信号ＲＥＳＥＴがＨになると１８ｂｉｔレジスタ９６には、下限値レジスタ９４の１８ｂｉｔ値が設定される。１８ｂｉｔレジスタ９６は、タイマ９５から入力されるパルスの立ち上がりエッジの入力で比較器９２からの信号に基づいて１８ｂｉｔレジスタ９６の設定値を増減する。
【００９７】
誤差保持レジスタ９８に分数値が累算される。分数値の加算値がオーバフローすると、誤差保持レジスタは、加算器９７にＨを出力し、それ以外の時にはＬを出力する。加算器９７は、１８ｂｉｔレジスタ９６の整数部である上位８ｂｉｔ値Ｓ９６ｂを入力し、誤差保持レジスタ９８の出力信号がＨの場合は、１を、Ｌの場合には、０を加算して分周器９９に出力する機能を有している。
【００９８】
分周器９９は、１８ｂｉｔレジスタ９６の整数部である８ｂｉｔの値をＮとするとＮ又はＮ＋１を入力し、５０％デューティのＮ又はＮ＋１分周のパルスを出力する。５０％デューティ値は、８ｂｉｔの値を１ｂｉｔ右シフトした７ｂｉｔの値により算出する。
【００９９】
図８において、加算器９８ｂは、誤差保持レジスタ９８の下位１０ｂｉｔ値Ｓ９６ａを誤差保持レジスタ本体９８ａの値に加算し、加算結果を誤差保持レジスタ９８のｂｉｔ０−１０、及び下位１１ｂｉｔと置き換える。加算は、分周器９９から出力される分周パルスＳ９９の立ち上がりエッジをトリガとして行われ、加算と同時にｂｉｔ１０の値がｂｉｔ１１へシフトされる。ｂｉｔ１０は、値がｂｉｔ１１へシフトされた後には、０クリアされる。
【０１００】
出力セレクタ１００は、信号ＯＮ／ＯＦＦがＨになるとＰＬＬ回路７２に対して制御パルスＳ４１ａを出力する。同時にインバータ１０１を介して信号ＯＮ／ＯＦＦを反転した禁止信号Ｓ４１ｂをＰＬＬ回路７１の入力ポートＩＮＨに出力する。
【０１０１】
図９において、１８ｂｉｔレジスタ下位１０ｂｉｔには、１２Ｃｈｅｘが設定されている。分周パルスＳ９９周期が０のときには、オーバフローが発生しないので、加算器９８ｂには、Ｌのオーバフロー信号が入力される。図９においては、Ｌを０、Ｈを１で表している。分周パルスＳ９９周期が１のときには、１８ｂｉｔレジスタ下位１０ｂｉｔ信号Ｓ９６ａの値が誤差保持レジスタ９８に累算されて１２Ｃｈｅｘになる。その結果、オーバフローが発生しないので、加算器９８ｂには、Ｌのオーバフロー信号が入力される。同様に、分周パルスＳ９９周期が１〜３のときには、オーバフローが発生しない。
【０１０２】
分周パルスＳ９９周期が４のときには、１８ｂｉｔレジスタ下位１０ｂｉｔ値Ｓ９６ａの値が誤差保持レジスタ９８に累算されて４Ｂ０ｈｅｘになる。その結果、オーバフローが発生して、加算器９８ｂには、Ｈのオーバフロー信号が入力される。
【０１０３】
図１１は、図６中の高圧制御部４１の動作を示すフローチャートである。
高電圧制御部４１は、ＡＳＩＣで構成されており、論理記述言語により記述されたハードウェアで実現されている。但し、本実施例１の構成はハードウェアでなくソフトウェアによっても実現可能である。
【０１０４】
信号ＲＥＳＥＴがＨになると本処理が開始される。
ステップＳＴ１において、下限値レジスタ９４の設定値を１８ｂｉｔレジスタ９６にセットする。ステップＳＴ２において、信号ＲＥＳＥＴがＬか否かが判定される。Ｈのときには（Ｎ）、ステップＳＴ１へ戻り、Ｌのときには（Ｙ）、ステップＳＴ３へ進む。
【０１０５】
ステップＳＴ３において、タイマ９５の立ち上がりエッジを検出したか否かを判定する。検出したときには（Ｙ）、ステップＳＴ４へ進み、検出しなかったときには（Ｎ）、ステップＳＴ３へもどる。ステップＳＴ４において、ＡＤＣ９１が出力する変換検出信号Ｓ９１が目標データＤＡＴＡより小さいか否かが判定される。変換検出信号Ｓ９１が目標データＤＡＴＡより小さいときには（Ｙ）、ステップＳＴ５へ進み、小さくないときには（Ｎ）、ステップＳＴ２へ戻る。
【０１０６】
ステップＳＴ５において、１８ｂｉｔレジスタ９６の値が上限値レジスタ９３に等しいか否かが判定される。等しいときには（Ｙ）、ステップＳＴ２へ戻り、等しくないときには（Ｎ）、ステップＳＴ６へ進む。ステップＳＴ６において、１８ｂｉｔレジスタ９６の値を１だけ加算する。ステップＳＴ７において、１８ｂｉｔレジスタ９６の値が下限値レジスタ９４に等しいか否かが判定される。等しいときには（Ｙ）、ステップＳＴ２へ戻り、等しくないときには（Ｎ）、ステップＳＴ８へ進む。ステップＳＴ８において、１８ｂｉｔレジスタ９６の値を１だけ減算する。
【０１０７】
本実施例１では分周値の設定値である１８ｂｉｔレジスタ９６の値を１ずつ加減算しているが、目標値との差分に応じて加減算量を変更する等して周波数制御時の周波数変化量の可変幅を変更してもよい。周波数制御方法については公知文献等により種々提案されている。
【０１０８】
（比較例と実施例１との比較）
図１２は、比較例における圧電トランスに印加される駆動電圧を示す波形図である。図１３は、比較例における圧電トランスに印加される駆動電圧を説明する模式図である。更に、図１４は、本発明の実施例１における図４の圧電トランスに印加される駆動電圧を示す波形図である。
【０１０９】
図１２において、上段の波形は、駆動電圧Ｓ７５の波形であり、下段の波形は、駆動パルスＳ７２の波形である。駆動電圧Ｓ７５の波形では、１目盛が２０．０Ｖを表し、駆動パルスＳ７２の波形では、１目盛が５．００Ｖを表している。横軸は、時間軸で１目盛が１０．０μｓｅｃを表している。図１３においても同様の表記になっている。
【０１１０】
圧電トランス８０の入力端子８０ａには、駆動電圧Ｓ７５が印加される。圧電トランス８０の駆動パルスＳ７２が圧電トランス８０の振動に対して僅かながら位相差を有するために、駆動電圧Ｓ７５の波高が不均一となっている。圧電トランス８０は、機械的振動をするために、分周値の異なるパルスにより駆動しても平均周波数で振動する。しかしながら、平均周波数の振動に対して整数分周値での駆動により個々のパルスに対する位相差が生じ、図１２のように共振波形のピーク電圧に変動が生じる。
【０１１１】
図１３に示す模式図のように、１次側駆動波形（駆動電圧Ｓ７５）が昇圧され、２次側にＡＣ出力電圧Ｓ８０が出力される。出力されたＡＣ出力電圧Ｓ８０は整流されるが、図１３に示す整流波形（ＤＣ出力電圧Ｓ８１）の波形のように駆動周波数のリップルとは別の低周波のリップルが生じる。圧電トランス８０の駆動電圧Ｓ７５の駆動周波数は、１００ｋＨｚ程度と高く、リップルの周期は１０μｓｅｃ程度であるので、例えば３００ｍｍ／ｓｅｃの速度で用紙が搬送される画像形成装置であってもリップル周期は、
３００／１０５＝０．００３ｍｍ
であり、画像上で認識されることはない。しかしながら、低周波のリップルは、画像に縞状のムラとして認識されてしまう。前記低周波のリップルは、従来の分数分周器を使用した場合、分数部のビット数をＮビットとした場合に
（駆動周波数周期）×２Ｎ
を最大周期として、駆動周波数周期の整数倍の周期で現れる。
【０１１２】
本発明の実施例１によれば、個々のパルスの位相差をループフィルタ７３により打ち消して駆動するので、図１４に示すように、低周波のリップルを低減することが可能となった。
【０１１３】
（実施例１の効果）
本実施例１によれば、制御パルスＳ４１ａを出力する高圧制御部４１の出力側にＰＬＬ回路７２及びループフィルタ７３を設け、制御パルスＳ４１ａに位相同期し、周波数が制御パルスＳ４１ａの平均周波数に一致する駆動パルスＳ７２を出力するようにした。この駆動パルスＳ７２により、圧電トランス駆動回路７５を駆動するようにしたので、圧電トランス８０から整流回路８１を介して出力される高圧のＤＣ出力電圧Ｓ８１の低周波のリップルを低減するという効果がある。
【０１１４】
更に、制御パルスＳ４１ａの平均周波数と駆動パルスＳ７２の周波数が等しいため、周波数可変周期を１０μｓｅｃ〜数１００μｓｅｃとすることが可能となった。そのため、立ち上がり時間の速い高圧電源装置６０を実現することができた。
【実施例２】
【０１１５】
（実施例２の構成）
本発明の実施例２では、図２の画像形成装置１が実施例１と同様であり、図１５中の高圧制御部４１Ａ及び転写バイアス発生部４４Ａの構成が実施例１と異なっている。
【０１１６】
図１５は、本発明の実施例２における制御回路の構成を示すブロック図であり、実施例１を示す図３中の要素と共通の要素には共通の符号が付されている。
【０１１７】
図１５において、高圧制御部４１Ａ及び転写バイアス発生部４４Ａの構成が実施例１と異なっており、その他の構成は、実施例１と同様である。
【０１１８】
図１６は、図１５中の高圧電源装置６０Ａの構成例を示すブロック図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。
【０１１９】
図１６において、高圧制御部４１Ａの構成が実施例１と異なっており、実施例１のＰＬＬ回路７２が高圧制御部４１Ａに一体化されて構成されている。その他の構成は、実施例１と同様である。高圧制御部４１Ａは、例えば、ＡＳＩＣ１２６０が用いられている。
【０１２０】
図１７は、図１６の高圧電源装置６０Ａの構成例を示す回路図であり、実施例１を示す図４中の要素と共通の要素には共通の符号が付されている。
【０１２１】
図１７において、ループフィルタ７３Ａの構成が、実施例１と異なっている。ループフィルタ７３Ａは、実施例１のループフィルタ７３の構成に加え、一端がコンデンサ７３ｂに接続され、他端がグラウンドＧＮＤに接続された抵抗７３ｆを有している点が実施例１と異なる。その他の構成は、実施例１と同様である。
【０１２２】
図１８は、図１７中の高圧制御部４１Ａの構成を示す回路ブロック図であり、実施例１を示す図６中の要素と共通の要素には共通の符号が付されている。
【０１２３】
図１８において、１８ｂｉｔレジスタ９６Ａと、加算器９７Ａと、比較器９８Ａと、分周器９９Ａとの構成が実施例１と異なっており、カウンタ１０２と、位相比較器１０３と、ＶＣＯ１０４と、１／４分周器１０５とが追加されている。他の構成は、実施例１と同様である。このうち、位相比較器１０３と、ＶＣＯ１０４と、１／４分周器１０５とは、実施例１のＰＬＬ回路７２に相当するＰＬＬ回路を構成している。
【０１２４】
ＶＣＯ１０４の出力信号である駆動パルスＳ７２は、出力セレクタ１００を介して、圧電トランス駆動回路７５へ出力されると同時に１／４分周器１０５へ入力されて４分周されるようになっている。本実施例２では４分周としたが、１８ｂｉｔレジスタ９６Ａに設定される目標データＤＡＴＡを可変にする制御周期より１／４分周器１０５の出力パルスの周期が短くなるように設計すれば良く、他の分周値であってもよい。タイマ９５により、周波数指示値可変周期が決定されるが、指示値可変に対して、ＶＣＯ１０４の出力周波数がリニアに追随するには、
タイマ９５の出力パルス周期≧１／４分周器の出力パルス周期
である必要がある。両周期は同期が取れている必要はない。
【０１２５】
位相比較器１０３に入力されるパルスは、駆動パルスＳ７２の周波数の１／４の周波数となり、１０８〜１３０ｋＨの駆動周波数に対して２７〜３２．５ｋＨｚとなる。１８ｂｉｔレジスタ９６Ａは、整数部１０ｂｉｔ、小数部８ｂｉｔなので設定値が実施例１に等しくなる。本実施例２における分数分周は、実施例１と異なり閾値マトリクスを用いている。分周器９９Ａの動作は実施例１の分周器９９と同様であるが、分周器９９Ａから出力される分周パルスＳ９９Ａがカウンタ１０２によりカウントされる。カウンタ１０２は、８ｂｉｔのカウンタで００〜ＦＦｈｅｘまでカウントする機能を有している。ＦＦｈｅｘまでカウントすると、００ｈｅｘに戻るようになっている。
【０１２６】
図１９は、図１８中のカウンタ、１８ｂｉｔレジスタ下位８ｂｉｔ、及び比較器を示す図である。
【０１２７】
図１９において、カウンタ１０２の値はｂｉｔ７→ｂｉ０、ｂｉｔ６→ｂｉｔ１、ｂｉｔ５→ｂｉｔ２、ｂｉｔ４→ｂｉｔ３、ｂｉｔ３→ｂｉｔ４、ｂｉｔ２→ｂｉｔ５、ｂｉｔ１→ｂｉｔ６、ｂｉｔ０→ｂｉｔ７と入れ替えられてカウンタ入替値が比較器９８Ａに入力されるようになっている。比較器９８Ａにおいて、カウンタ入替出力は、１８ｂｉｔレジスタ９６Ａの分数部である下位８ｂｉｔと比較される。
下位８ｂｉｔの値≧カウンタ入替値
となったとき、比較器９８Ａは、加算器９７Ａに対してＨを出力し、そうでない場合には、Ｌを出力するようになっている。
【０１２８】
図２０は、図１９中の分周パルスＳ９９Ａ周期、カウンタ入替出力８ｂｉｔ、１８ｂｉｔレジスタの下位１０ｂｉｔの値、及び加算器入力信号の関係を示す図である。
【０１２９】
カウンタ入替値が閾値マトリクスを構成し、小数部の値と比較し、Ｎ分周、Ｎ＋１分周を選択する。本実施例２では分周パルスＳ９９Ａをカウントするカウンタ１０２を用いたが、８ｂｉｔ×２５６のテーブルとして閾値マトリクスを構成してもよい。分周器９９Ａから出力される分周パルスＳ９９Ａの４逓倍されたパルスがＶＣＯ１０４から出力されるようになっている。
【０１３０】
（実施例２の動作）
本実施例２において、画像形成装置１の全体の動作は実施例１と同様であるので、図１８、図１９及び図２０を用いて、実施例１とは異なる高圧制御部４１Ａの動作を説明する。
【０１３１】
ＶＣＯ１０４の出力信号は、出力セレクタ１００を介して、圧電トランス駆動回路８０へ出力されると同時に１／４分周器１０５へ入力されて４分周される。タイマ９５により、周波数指示値可変周期が決定されるが、指示値可変に対して、ＶＣＯ１０４の出力周波数がリニアに追随するには、
タイマ９５の出力パルス周期≧１／４分周器の出力パルス周期
である必要がある。両周期は同期が取れている必要はない。
【０１３２】
位相比較器１０３に入力されるパルスは、圧電トランス駆動回路７５の駆動パルス７２の周波数の１／４の周波数となり、１０８〜１３０ｋＨの駆動周波数に対して２７〜３２．５ｋＨｚとなる。１８ｂｉｔレジスタ９６Ａは、整数部１０ｂｉｔ、小数部８ｂｉｔであり、実施例１と同様の設定値が設定される。分数分周は、実施例１と異なり閾値マトリクスを用いる。分周器９９Ａの動作は、実施例１の分周器９９と同様である。分周器９９Ａから出力される分周パルスＳ９９Ａは、カウンタ１０２によりカウントされる。カウンタ１０２は、８ｂｉｔのカウンタで００〜ＦＦｈｅｘまでカウントする。ＦＦｈｅｘまでカウントすると、００ｈｅｘに戻る。
【０１３３】
図１９において、カウンタ１０２の値はｂｉｔ７→ｂｉ０、ｂｉｔ６→ｂｉｔ１、ｂｉｔ５→ｂｉｔ２、ｂｉｔ４→ｂｉｔ３、ｂｉｔ３→ｂｉｔ４、ｂｉｔ２→ｂｉｔ５、ｂｉｔ１→ｂｉｔ６、ｂｉｔ０→ｂｉｔ７と入れ替えられてカウンタ入替値が比較器９８Ａに入力される。比較器９８Ａにおいて、カウンタ入替値は、１８ｂｉｔレジスタ９６Ａの分数部である下位８ｂｉｔと比較される。
下位８ｂｉｔの値≧カウンタ入替値
となったとき、比較器９８Ａは、加算器９７Ａに対してＨを出力し、そうでない場合には、Ｌを出力するようになっている。
【０１３４】
図２０は、図１９中の分周器パルスＳ９９Ａ周期、カウンタ入替出力８ｂｉｔ、１８ｂｉｔレジスタの下位１０ｂｉｔの値、及び加算器入力信号の関係を示す図である。
【０１３５】
カウンタ入替値が閾値マトリクスを構成し、小数部の値と比較し、Ｎ分周、Ｎ＋１分周を選択する。
【０１３６】
本実施例２では、分周パルスＳ９９Ａをカウントするカウンタ１０２を用いたが、８ｂｉｔ×２５６のテーブルとして閾値マトリクスを構成してもよい。ＶＣＯ１０４からは、分周器９９Ａから出力される分周パルスＳ９９Ａの４逓倍されたパルスが出力される。
【０１３７】
（実施例２の効果）
本実施例２によれば、実施例１の効果に加え、ＶＣＯ１０４の出力パルスを１／４に分周して位相比較することにより、制御パルスＳ４１ａの周波数を下げることが可能となった。そのため、同一分解能で小数値のビット数を減ずることが可能となるので、制御パルスＳ４１ａのノイズを減じることが可能となった。
【０１３８】
更に、精度の高い駆動パルスＳ７２を得ることが可能となり、且つ、分数分周によりＰＬＬ回路に入力するパルスの周波数を極端に低下させることもないので、必要な制御周期も確保可能となった。
【０１３９】
（変形例）
実施例１、２では、圧電トランス８０を駆動する圧電トランス駆動装置７０、７０Ａ、それを使用した高圧電源装置、及びそれを使用した電子写真方式のカラー画像形成装置１について説明したが、これに限定されない。例えば、カラープリンタやカラー複写機、ファクシミリ装置、又はそれらの機能を併せ持つカラー複合機等の種々の画像形成装置に適用が可能である。
【符号の説明】
【０１４０】
１                    画像形成装置
３４                  プリンタエンジン制御部
４１，４１Ａ          高圧制御部
７０，７０Ａ          圧電トランス駆動装置
７２                  ＰＬＬ回路
７３                  ループフィルタ
７５                  圧電トランス駆動回路
８０                  圧電トランス
９６，９６Ａ                  １８ｂｉｔレジスタ
９８                  誤差保持レジスタ
９９，９９Ａ                  分周器
ＤＡＴＡ              目標データ
Ｓ４１ａ              制御パルス
Ｓ７２                駆動パルス
Ｓ７５                駆動電圧
Ｓ８１                ＤＣ出力電圧
Ｓ８２                検出信号
【図１】
0005944171.tif 000002
【図２】
0005944171.tif 000003
【図３】
0005944171.tif 000004
【図４】
0005944171.tif 000005
【図５】
0005944171.tif 000006
【図６】
0005944171.tif 000007
【図７】
0005944171.tif 000008
【図８】
0005944171.tif 000009
【図９】
0005944171.tif 000010
【図１０】
0005944171.tif 000011
【図１１】
0005944171.tif 000012
【図１２】
0005944171.tif 000013
【図１３】
0005944171.tif 000014
【図１４】
0005944171.tif 000015
【図１５】
0005944171.tif 000016
【図１６】
0005944171.tif 000017
【図１７】
0005944171.tif 000018
【図１８】
0005944171.tif 000019
【図１９】
0005944171.tif 000020
【図２０】
0005944171.tif 000021