(57)【特許請求の範囲】
【請求項１】
第１導電型の第１半導体層と、
前記第１半導体層に接する第２導電型の第２半導体層と、
前記第２半導体層における複数の溝内に設けられる複数の絶縁ゲートと、
互いに隣接する前記絶縁ゲートの間隔が異なる、第１領域および第２領域と、
を備え、
前記第２領域における前記絶縁ゲートの間隔は、前記第１領域における前記絶縁ゲートの間隔よりも広く、
前記第１領域においては、前記第２半導体層に接する前記第１導電型の第３半導体層と、前記第３半導体層内に位置する前記第２導電型の第４半導体層と、が設けられ、
前記第２領域においては、前記第２半導体層に接する前記第１導電型の複数の第５半導体層が設けられ、
前記第１半導体層に電気的に接続される第１電極と、
前記第３半導体層および前記第４半導体層に電気的に接続される第２電極と、
を備え、
前記絶縁ゲートと前記第５半導体層との間に介在する前記第２半導体層によって、前記絶縁ゲートと前記第５半導体層は互いに離れ、
前記複数の第５半導体層は前記溝よりも深く、
前記複数の第５半導体層は互いに連結し、
前記第２領域において、前記複数の第５半導体層は、絶縁膜によって前記第２電極と絶縁され、
互いに連結する前記複数の第５半導体層は、前記絶縁膜と前記複数の第５半導体層の界面に沿って、不純物濃度に複数のピークを有することを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記絶縁ゲートと、前記絶縁ゲートに隣接する前記第５半導体層との間の距離は２μｍ〜８μｍの範囲内であることを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記第５半導体層の不純物濃度の最大値は１０１6〜１０１8／ｃｍ３の範囲内であることを特徴とする半導体装置。
【請求項４】
一対の直流端子と、
交流の相数に等しい個数の複数の交流端子と、
前記一対の直流端子と前記複数の交流端子の間に接続されるスイッチング素子と、
を備え、
前記スイッチング素子は請求項１に記載の半導体装置であることを特徴とする電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力用半導体装置とそれを用いた電力変換装置に係り、特に電力用半導体装置の安定動作に好適な半導体素子構造に関する。
【背景技術】
【０００２】
絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）は、ゲート電極に加える電圧でコレクタ電極とエミッタ電極の間に流す電流を制御する半導体スイッチング素子である。制御できる電力は数十ワットから数十万ワットに及び、スイッチング周波数も数十ヘルツから百キロヘルツ超と幅広い。このため、ＩＧＢＴは、エアコンや電子レンジなどの家庭用の省電力機器から、電気自動車や鉄道、製鉄所用のインバータまで広く使われている。
【０００３】
図１０は、特許文献１に記載されている従来のＩＧＢＴ断面構造を示す。コレクタ電極ＣＯＬに接してホールエミッタ層ＰＥが形成され、さらにｎ型バッファ層ＮＢとｎ型ドリフト層ＮＤが順次形成されている。ｎ型ドリフト層ＮＤ内に一対のトレンチゲートＴＧが形成されており、一対のトレンチゲートＴＧに隣接する第１領域（Ｗ１／２）と第２領域（Ｗ２）が形成されている。第１領域と第２領域とでは、隣接するトレンチゲートの間隔が異なり、第１領域よりも第２領域の方が広い。第１領域では、エミッタ電極ＥＭＴと接してｐ型ベース層ＰＢおよびｎ型ソース層ＮＳが形成されている。また第２領域では、トレンチゲートと離間した状態でｐ型ウェル層ＰＷが形成されている。このようなＩＧＢＴでは、トレンチゲートＴＧとｐ型ウェル層ＰＷとの間にｎ型ドリフト層ＮＤが形成されているため、ターンオン時におけるｐ型ウェル層ＰＷの電位変動がゲート電極に与える影響を小さくでき、スイッチングノイズを低減できる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−４５１４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
図１１に、図１０中のＡ−Ａ’断面の不純物濃度分布を示す。ｎ型ドリフト層ＮＤよりもｐ型ウェル層ＰＷの方が高濃度である。また、図１２に示すように、ｐ型ウェル層ＰＷには、層間絶縁膜ＩＮＴとｐ型ウェル層ＰＷの界面において、主に製造過程で生じる欠陥準位ＤＦＴが残存している。この欠陥準位がオン電圧に不具合を生じさせる。
【０００６】
ＩＧＢＴのターンオン動作は以下の通りである。ゲート電圧がしきい値を超えると、エミッタ電極からコレクタ電極に向けて電子が注入される。電子がホールエミッタ層ＰＥに到達すると、コレクタ電極からエミッタ電極に向けてホールが注入され、一部のホールはｐ型ウェル層ＰＷを通ってエミッタ電極に流れ込む。このホール電流が電子の注入を促進し、増大した電子がさらにホールの注入を促進する。これらの動作を繰り返すことによりｎ型ドリフト層内のキャリア濃度が増大し、低いオン電圧が得られる。しかしながら、ｐ型ウェル層ＰＷに流れ込んだホールはｐ型ウェル層ＰＷと層間絶縁膜ＩＮＴの界面を流れるため、図１２に示した欠陥準位ＤＦＴによってホールが再結合してしまい、ホール電流が減少するため十分に低いオン電圧が得られない。この問題を解決する方法として、ｐ型ウェル層の幅を狭くすることが考えられるが、ｐ型ウェル層ＰＷとトレンチゲートＴＧの間隔が大きくなると、トレンチ底部において電界集中が起こりやすくなり、ホットキャリアの発生など信頼性に不具合が生じてしまう。
【０００７】
本発明は、上記のような課題に鑑みてなされたものであって、その目的は、オン電圧を増加させることなくホットキャリアの発生を抑制し、高い信頼性を有する半導体装置を提供することである。
【課題を解決するための手段】
【０００８】
本発明の半導体装置は、第１導電型の第１半導体層と、前記第１半導体層に接する第２導電型の第２半導体層と、前記第２半導体層における複数の溝内に設けられる複数の絶縁ゲートと、互いに隣接する前記絶縁ゲートの間隔が異なる、第１領域および第２領域と、を備え、前記第２領域における前記絶縁ゲートの間隔は、前記第１領域における前記絶縁ゲートの間隔よりも広く、前記第１領域においては、前記第２半導体層に接する前記第１導電型の第３半導体層と、前記第３半導体層内に位置する前記第２導電型の第４半導体層と、が設けられ、前記第２領域においては、前記第２半導体層に接する前記第１導電型の複数の第５半導体層が設けられ、前記第１半導体層に電気的に接続される第１電極と、前記第３半導体層および前記第４半導体層に電気的に接続される第２電極と、を備え、前記絶縁ゲートと前記第５半導体層との間に介在する前記第２半導体層によって、前記絶縁ゲートと前記第５半導体層は互いに離れ、前記複数の第５半導体層は前記溝よりも深く、前記複数の第５半導体層は互いに連結し、前記第２領域において、前記複数の第５半導体層は、絶縁膜によって前記第２電極と絶縁され、互いに連結する前記複数の第５半導体層は、前記絶縁膜と前記複数の第５半導体層の界面に沿って、不純物濃度に複数のピークを有することを特徴とする。
【０００９】
また、本発明の電力変換装置は、一対の直流端子と、交流の総数に等しい個数の複数の交流端子と、前記一対の直流端子と前記複数の交流端子の間に接続されるスイッチング素子と、を備える電力変換装置であって、前記スイッチング素子が上記の半導体装置であることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、オン電圧を損ねることなくホットキャリアの発生を抑制し、高い信頼性を有する半導体装置およびそれを用いた電力変換装置を提供することが可能となる。
【００１１】
上記した以外の課題、構成および効果については、以下の実施形態の説明により明らかにされる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施例１であるＩＧＢＴの単位構成を示す断面図である。
【図２ａ】実施例１の製造方法を示す。
【図２ｂ】実施例１の製造方法を示す。
【図２ｃ】実施例１の製造方法を示す。
【図２ｄ】実施例１の製造方法を示す。
【図２ｅ】実施例１の製造方法を示す。
【図３】実施例１における不純物濃度分布を示す。
【図４】実施例１における欠陥準位を示す。
【図５】本発明の実施例２であるＩＧＢＴの単位構成を示す断面図である。
【図６ａ】実施例２の製造方法を示す。
【図６ｂ】実施例２の製造方法を示す。
【図６ｃ】実施例２の製造方法を示す。
【図６ｄ】実施例２の製造方法を示す。
【図６ｅ】実施例２の製造方法を示す。
【図７】本発明の実施例３であるＩＧＢＴの単位構成を示す断面図である。
【図８ａ】実施例３の製造方法を示す。
【図８ｂ】実施例３の製造方法を示す。
【図８ｃ】実施例３の製造方法を示す。
【図８ｄ】実施例３の製造方法を示す。
【図９】本発明の実施例４である電力変換装置の回路構成図である。
【図１０】従来のＩＧＢＴの単位構成を示す断面図である。
【図１１】従来のＩＧＢＴにおける不純物濃度分布を示す。
【図１２】従来のＩＧＢＴにおける欠陥準位を示す。
【発明を実施するための形態】
【００１３】
本発明による半導体装置は、上記課題を解決するために、ゲート間隔が広い第２領域において、ウェル層となる半導体層を複数設ける。
【００１４】
このような本発明による半導体装置の一態様は、第１導電型の第１半導体層と、第１半導体層に接する第２導電型の第２半導体層と、第２半導体層における複数の溝内に設けられる複数の絶縁ゲートと、互いに隣接する前記絶縁ゲートの間隔が異なる第１領域および第２領域とを備える。ここで、第２領域における絶縁ゲートの間隔は、第１領域における絶縁ゲートの間隔よりも広い。さらに、本一態様においては、第１領域においては、第２半導体層に接する第１導電型の第３半導体層と、第３半導体層内に位置する第２導電型の第４半導体層とが設けられ、第２領域においては、第２半導体に接する第１導電型の複数の第５半導体層が設けられる。この第５半導体層が、ウェル層に対応する。なお、本一態様においては、第１電極が第１半導体層に電気的に接続され、第２電極が第３半導体層および第４半導体層に電気的に接続される。
【００１５】
ここで、第１および第２導電型は互いに反対導電型であり、それぞれｐ型あるいはｎ型である。また、第１，２，３，４半導体層は、例えば、それぞれ、エミッタ層，ドリフト層からなるか、あるいはバッファ層およびドリフト層からなる半導体層，ベース層，ソース層である。また、第１電極および第２電極は、例えば、それぞれコレクタ電極およびエミッタ電極である。
【００１６】
以下、本発明の実施例を、図面を用いて説明する。なお、各図および各実施例において、同一の構成要素または対応する構成要素には同じ符号を付している。
【実施例１】
【００１７】
図１は本発明の実施例１である半導体装置の断面図を示す。本半導体装置は、縦型の絶縁ゲートバイポーラトランジスタ（以下ＩＧＢＴと記す）である。本図は、本実施例のＩＧＢＴにおける単位の構成を示し、実際には電流容量に応じて、本構成が横方向に複数個、連続して配置される。
【００１８】
本図が示すように、ｐ型ホールエミッタ層ＰＥはｎ型バッファ層ＮＢと縦方向で接し、両層はｐｎ接合を形成する。ｎ型バッファ層ＮＢは、この層よりも不純物濃度が低いｎ型ドリフト層ＮＤと縦方向で接する。ｎ型バッファ層ＮＢおよびｎ型ドリフト層ＮＤは一つのｎ型半導体層を構成するが、ｎ型バッファ層ＮＢを設けずに、ｐ型ホールエミッタ層ＰＥとｎ型ドリフト層ＮＤが接するようにしても良い。
【００１９】
ｎ型ドリフト層ＮＤ内には複数のトレンチゲートＴＧが設けられる。各トレンチゲートＴＧは、ｎ型ドリフト層ＮＤにおけるトレンチ溝内にゲート酸化膜ＯＸを介して設けられる絶縁ゲート電極である。
【００２０】
本実施例のＩＧＢＴは、図１に示す単位構成において、互いに隣接する一対のトレンチゲートＴＧの横方向で外側に位置する第１領域（Ｗ１／２）と、この一対のトレンチゲートＴＧの間に位置する第２領域（Ｗ２）を備える。なお、本図において、第１領域については、全領域の１／２を示している。従って、第１領域においては、この領域の横方向両側に、図示された一対のトレンチゲートＴＧの一方と図示されない他のトレンチゲートＴＧが位置し、かつこれらトレンチゲートＴＧの間隔はＷ１となる。なお、第２領域におけるトレンチゲートＴＧの間隔Ｗ２は、第１領域におけるトレンチゲートＴＧの間隔Ｗ１よりも広い。
【００２１】
本実施例においては、ｎ型ドリフト層ＮＤ内に、図示された一対のトレンチゲートＴＧを含む複数のトレンチゲートが設けられる。そして、本実施例は、互い隣接する二つのトレンチゲートの間隔が異なる第１領域および第２領域を備え、第２領域におけるトレンチゲートの間隔が、第２領域におけるトレンチゲートの間隔よりも広くなっている。
【００２２】
第１領域では、ｎ型ドリフト層ＮＤに縦方向で接するｐ型ベース層ＰＢが設けられ、ｐ型ベース層ＰＢ内にはｎ型ソース層ＮＳが設けられる。なお、トレンチゲートＴＧは、トレンチ溝内において、第１領域におけるｎ型ドリフト層ＮＤ，ｐ型ベース層ＰＢおよびｎ型ソース層ＮＳの各表面上に跨って設けられている。
【００２３】
第２領域では、ｎ型ドリフト層ＮＤと接する複数のｐ型ウェル層ＰＷが設けられる。各ｐ型ウェル層ＰＷの深さは、トレンチゲートＴＧが設けられるトレンチ溝よりも深い。本実施例においては、二つのｐ型ウェル層ＰＷが互いに連結している。また、ｐ型ウェル層ＰＷとこれに隣接するトレンチゲートＴＧは、両者間にｎ型ドリフト層ＮＤが介在することにより互いに離れている。
【００２４】
コレクタ電極ＣＯＬは、ｐ型ホールエミッタ層ＰＥと、オーミック接触によって電気的に接続される。また、エミッタ電極ＥＭＴは、第１領域において、ｐ型ベース層ＰＢおよびｎ型ソース層ＮＳと、オーミック接触によって電気的に接続される。第２領域において、ｐ型ウェル層ＰＷおよびｎ型ドリフト層ＮＤは、層間絶縁膜ＩＮＴによってエミッタ電極ＥＭＴと電気的に絶縁されている。なお、急峻に電圧が変化するとき、すなわちｄｖ／ｄｔが大のときに、ＩＧＢＴの誤動作を防止するために、ｐ型ウェル層ＰＷの一部をエミッタ電極ＥＭＴと電気的に接続しても良い。
【００２５】
本実施例のＩＧＢＴのターンオンおよびターンオフ動作は、従来のＩＧＢＴと同様である。すなわち、電圧阻止状態において、トレンチゲートＴＧにエミッタ電極ＥＭＴに対し正のゲート電圧が印加されると、ＩＧＢＴはターンオンして、コレクタ電極ＣＯＬとエミッタ電極ＥＭＴの間に主電流が流れる。また、オン状態において、トレンチゲートＴＧをエミッタ電極ＥＭＴと同電位とするか、トレンチゲートＴＧにエミッタ電極ＥＭＴに対し負のゲート電圧が印加されると、ＩＧＢＴはターンオフして電圧阻止状態となる。
【００２６】
本実施例によれば、第２領域において複数のｐ型ウェル層ＰＷが設けられるため、すなわち図１０に示した従来ＩＧＢＴにおけるｐ型ウェル層を、幅を狭めた複数個のｐ型ウェル層に分けたことにより、層間絶縁膜ＩＮＴとｐ型ウェル層ＰＷの界面に、製造過程などにおいて欠陥準位が生じる領域を低減することができる。このため、再結合によるホール電流の減少を抑制でき、オン電圧を低減できる。また、本実施例によれば、ｐ型ウェル層ＰＷがトレンチゲートＴＧよりも深く、しかもトレンチゲートＴＧとこれに隣接するｐ型ウェル層ＰＷの間隔を低減することができるので、トレンチ溝底部における電界が緩和される。これにより、ホットキャリアの発生を抑制できるので、ＩＧＢＴの信頼性を向上することができる。
【００２７】
また、本実施例によれば、第２領域に設けられる複数のｐ型ウェル層ＰＷが互いに連結されるので、第２領域における複数のｐ型ウェル層ＰＷは、実質、各ｐ型ウェル層ＰＷよりも幅の広い一つのｐ型ウェル層として機能する。このため、ｎ型ドリフト層内のキャリア濃度を増大する機能によりオン電圧が低減されるとともに、トレンチゲートの間隔が動作領域となる第１領域よりも広い第２領域を設けたことに伴う耐圧の低下を防止できる。
【００２８】
図２ａ〜ｅを用いて、図１に示したＩＧＢＴの製造方法を説明する。
【００２９】
図２ａが示すように、まず、公知のイオン打ち込みにより、Ｓｉ基板（例えば、厚さ約３５０μｍ）の一方の表面にリンイオンを打ち込み深さ約２０μｍのｎ型バッファ層ＮＢを形成し、次に、Ｓｉ基板の他方の表面にイオン打ち込みのマスクとなるレジストＲＥＳを形成する。レジストＲＥＳは、第２領域に設けるｐ型ウェル層ＰＷの個数に応じた個数、本実施例では２個の開口を有する。この時のレジストの開口幅は０．３μｍ〜１．０μｍであることが望ましい。なお、主に本イオン打ち込みにより、前述の欠陥準位が生じる。
【００３０】
次に、図２ｂが示すように、ボロンのイオン打ち込みにより深さ約１０μｍのｐ型ウェル層ＰＷを形成する。この時、ｐ型ウェル層ＰＷによる、オン電圧低減効果，電界緩和効果，耐圧向上効果という観点からすると、ｐ型ウェル層の不純物濃度の最大値は１０１６〜１０１８／ｃｍ３の範囲内であることが好ましい。
【００３１】
次に、図２ｃが示すように、公知のドライエッチング法により深さ約５μｍのトレンチ溝を形成し、公知の熱アニールによりゲート酸化膜ＯＸ（膜厚約１００ｎｍ）を形成する。その後、公知のＣＶＤ（Chemical Vapor Deposition）法によりポリシリコン膜を埋め込み、複数のトレンチゲートＴＧを形成する。ここで、ｐ型ウェル層ＰＷによるトレンチ溝底部における電界緩和効果をより高めるためには、トレンチゲートＴＧとこれに隣接するｐ型ウェル層ＰＷの距離、すなわちトレンチゲートＴＧが設けられる溝内の側壁部とｐ型ウェル層ＰＷの横方向端部との距離（図２ｃ中のｄ）は２μｍ〜８μｍの範囲内であることが好ましい。
【００３２】
次に、図２ｄが示すように、公知のイオン打ち込みにより、ｐ型ベース層ＰＢ（層厚約３μｍ）を形成し、その後、ヒ素イオンを打ち込み深さ約１μｍのｎ型ソース層ＮＳを形成する。
【００３３】
次に、図２ｅが示すように、酸化シリコン膜からなる層間絶縁膜ＩＮＴ（膜厚約１μｍ）を形成した後、公知のホトエッチング法によりコンタクトホールＣＮＴを形成する。
【００３４】
さらに、公知のイオン打ち込みによりホールエミッタ層ＰＥを形成した後、エミッタ電極ＥＭＴ及びコレクタ電極ＣＯＬを形成して、図１に示す構造のＩＧＢＴが製造される。
【００３５】
図１中、Ｂ−Ｂ’断面の不純物濃度分布を図３に示す。第２領域に２個のｐ型ウェル層ＰＷを設けたので、図１１に示した従来例と異なり、不純物濃度のピークが２ヶ所存在する。これは図２ａに示したように、イオン打ち込み時のレジストマスクの開口を２ヶ所設けたためである。さらに、ｐ型ウェル層ＰＷを複数個形成するため、かつ本実施例ではｐ型ウェル層ＰＷ形成用のレジストマスクの開口幅が０．３μｍ〜１．０μｍと狭いため、図４に示すように、層間絶縁膜ＩＮＴとｐ型ウェル層ＰＷの界面において欠陥準位ＤＦＴが生じる領域はｐ型ウェル層ＰＷの一部となる。このため、第２領域全体において、欠陥準位ＤＦＴが生じる領域を低減することができる。
【実施例２】
【００３６】
図５は本発明の実施例２である半導体装置の断面図を示す。実施例１と同様に、本半導体装置は縦型のＩＧＢＴである。また、図５は、図１と同様に、実施例２のＩＧＢＴにおける単位の構成を示し、電流容量に応じて本構成が横方向に複数個、連続して配置される。
【００３７】
本実施例のＩＧＢＴは、実施例１と同様に、第２領域において、互いに連結された複数のｐ型ウェル層ＰＷが設けられる。また、本実施例においては、実施例１と異なり、幅広の溝内において、溝側壁部の表面上にゲート酸化膜ＯＸを介して、サイドゲートＳＧおよびダミーゲートＤＧがそれぞれ第１領域および第２領域に設けられる。すなわち、サイドゲートＳＧは、第１領域において、溝内の側壁部および底部に位置し、ダミーゲートＤＧは、第２領域において、溝内の側壁部および底部に位置する。
【００３８】
このため、サイドゲートＳＧで挟まれた第１領域に、ｐ型ベース層ＰＢおよびｎ型ソース層ＮＳが設けられ、ダミーゲートＤＧで挟まれた第２領域に、実施例１と同様に複数のｐ型ウェル層ＰＷが設けられる。なお、サイドゲートＳＧおよびダミーゲートＤＧは、ＩＧＢＴにおいては互いに分離され、それぞれ独立した絶縁ゲート電極である。サイドゲートＳＤはゲート制御回路に電気的に接続され、ダミーゲートＤＧはエミッタ電極ＥＭＴと電気的に接続される。
【００３９】
本実施例によれば、実施例１と同様に、第２領域において複数のｐ型ウェル層ＰＷが設けられるため、欠陥準位が生じる領域が低減されて、オン電圧を低減できる。
【００４０】
さらに本実施例によれば、サイドゲートＳＤを適用しているため、ゲート電極とｎ型ドリフト層ＮＤとの重なり面積が低減されるので、ゲート−コレクタ間の帰還容量を小さくできる。これによりスイッチングが高速になり、スイッチング損失を低減することができる。また、本実施例によれば、エミッタ電極ＥＭＴに接続されたダミーゲートＤＧを有するため、サイドゲートＳＧ近傍の電位が変動しにくくなり、スイッチング時のノイズの発生を抑制することができる。
【００４１】
図６ａ〜ｅを用いて図５のＩＧＢＴの製造方法を説明する。
【００４２】
図６ａに示すように、まず、図２ａと同様に、ｎ型バッファ層ＮＢおよびレジストＲＥＳを形成する。
【００４３】
次に、図６ｂに示すように、図２ｂと同様に、ｐ型ウェル層ＰＷを形成する。
【００４４】
次に、図６ｃが示すように、公知のドライエッチング法により深さ約５μｍの幅広の溝を形成し、公知の熱アニールによりゲート酸化膜ＯＸ（膜厚約１００ｎｍ）を形成する。その後、公知のＣＶＤ（Chemical Vapor Deposition）法によりポリシリコン膜を形成し、サイドゲートＳＧおよびダミーゲートＤＧを形成する。
【００４５】
次に、図６ｄが示すように、図２ｄと同様に、ｐ型ベース層ＰＢおよびｎ型ソース層ＮＳを形成する。
【００４６】
次に、図６ｅが示すように、図２ｅと同様に、層間絶縁膜ＩＮＴを形成した後、コンタクトホールＣＮＴを形成する。
【００４７】
さらに、公知のイオン打ち込みによりホールエミッタ層ＰＥを形成した後、エミッタ電極ＥＭＴ及びコレクタ電極ＣＯＬを形成し、図５に示す構造のＩＧＢＴが製造される。
【００４８】
上記のような製造方法によれば、図２ａ〜ｅに示した製造方法と同様に、ｐ型ウェル層ＰＷを複数個形成するため、かつｐ型ウェル層ＰＷ形成用のレジストマスクの開口幅が０．３μｍ〜１．０μｍと狭いため、第２領域全体において、欠陥準位ＤＦＴが生じる領域を低減することができる。
【実施例３】
【００４９】
図７は本発明の実施例３である半導体装置の断面図を示す。実施例１，２と同様に、本半導体装置は縦型のＩＧＢＴである。また、図７は、図１，５と同様に、実施例３のＩＧＢＴにおける単位の構成を示し、電流容量に応じて本構成が横方向に複数個、連続して配置される。
【００５０】
本実施例のＩＧＢＴは、実施例２と同様に、幅広の溝内において、サイドゲートＳＧおよびダミーゲートＤＧが設けられる。また、本実施例においては、第２領域においてｐ型ウェル層ＰＷが複数設けられるが、実施例２とは異なり、各ｐ型ウェル層ＰＷは、ダミーゲートＤＧがゲート酸化膜ＯＸを介して接する溝内側壁部に接する。なお、各ｐ型ウェル層ＰＷの深さは、ｐ型ベース層ＰＢの深さと実質同等であり、溝の深さよりも浅い。また、第２領域において、複数のｐ型ウェル層ＰＷは、これらの間にｎ型ドリフト層ＮＤが介在することにより、互いに連結されることなく、分離されている。
【００５１】
本実施例によれば、実施例１，２と同様に、第２領域において複数のｐ型ウェル層ＰＷが設けられるため、欠陥準位が生じる領域が低減されて、オン電圧を低減できる。
【００５２】
また、本実施例によれば、実施例２と同様に、サイドゲートＳＤを適用しているため、ゲート−コレクタ間の帰還容量を小さくでき、かつエミッタ電極ＥＭＴに接続されたダミーゲートＤＧを有するため、サイドゲートＳＧ近傍の電位が変動しにくくなる。
【００５３】
さらに、本実施例によれば、ｐ型ウェル層ＰＷが、ダミーゲートＤＧが接するトレンチ溝側壁に接するため、ダミーゲートＤＧの底部における電界を緩和でき、ホットキャリアの発生を抑制できる。
【００５４】
図８ａ〜ｄを用いて、図７のＩＧＢＴの製造方法を説明する。
【００５５】
まず、図８ａが示すように、図２ａ，図６ａと同様に、ｎ型バッファ層ＮＢを形成する。
【００５６】
次に、図８ｂが示すように、図６ｂと同様に、サイドゲートＳＧおよびダミーゲートＤＧを形成する。
【００５７】
次に、図８ｃが示すように、公知のイオン打ち込みにより、ｐ型ベース層ＰＢおよびｐ型ウェル層ＰＷ（共に層厚約３μｍ）を形成し、その後、ヒ素イオンを打ち込み深さ約１μｍのｎ型ソース層ＮＳを形成する。なお、ｐ型ウェル層ＰＷ形成時のレジストマスクの開口幅は０．３μｍ〜１．０μｍであることが望ましい。
【００５８】
次に、図８ｄが示すように、図６ｅと同様に、層間絶縁膜ＩＮＴおよびコンタクトホールＣＮＴを形成する。
【００５９】
さらに、公知のイオン打ち込みによりホールエミッタ層ＰＥを形成した後、エミッタ電極ＥＭＴ及びコレクタ電極ＣＯＬを形成し、図７に示す構造のＩＧＢＴが製造される。
【００６０】
上記のような製造方法によれば、ｐ型ウェル層ＰＷを複数個形成するため、かつｐ型ウェル層ＰＷ形成用のレジストマスクの開口幅が０．３μｍ〜１．０μｍと狭いため、第２領域全体において、欠陥準位ＤＦＴが生じる領域を低減することができる。さらに、図８ｄに示すように、ｐ型ウェル層ＰＷとｐ型ベース層ＰＢを同じ工程で形成するので、製造工程を短縮することができる。
【実施例４】
【００６１】
図９は本発明の実施例４である電力変換装置を示す。
【００６２】
本実施例の電力変換装置は、一対の直流端子であるＰ端子２００，Ｎ端子２０１と、交流の相数と同数の交流端子であるＵ端子２１０，Ｖ端子２１１，Ｗ端子２１２を備える。直流端子間には直流電源Ｖｃｃが接続され、交流端子には交流負荷としてモータ３００が接続される。さらに、Ｐ端子２００，Ｎ端子２０１のいずれかと、Ｕ端子２１０，Ｖ端子２１１，Ｗ端子２１２のいずれかとの間には、６個のＩＧＢＴ１０１〜１０６のいずれかが接続される。ＩＧＢＴ１０１〜１０６には、それぞれダイオード１１１〜１１６が逆並列に接続される。ここで、ＩＧＢＴとして、前述した実施例１〜３のいずれかが用いられる。
【００６３】
ＩＧＢＴ１０１〜１０６のゲートには、それぞれゲート回路１２１〜１２６が接続される。ゲート回路１２１〜１２６によってＩＧＢＴ１０１〜１０６をオン・オフスイッチングすることにより、直流電源Ｖｃｃの直流電力が交流電力に変換されて、交流端子から出力される。出力された交流電力により、モータ３００が回転駆動される。
【００６４】
本実施例の電力変換装置においては、半導体スイッチング素子として、本発明による半導体装置である実施例１〜３のＩＧＢＴを用いることにより、故障や異常動作が起こり難くなる。すなわち、電力変換装置の信頼性が向上する。
【００６５】
本発明の実施形態は、上述した実施例に限らず、本発明の技術的思想の範囲内で、種々の実施形態や変形例が可能である。
【００６６】
例えば、各半導体層の導電型を反対導電型にして、ｐチャネル型のＩＧＢＴとしても良い。また、Ｓｉ基板の厚さは約３５０μｍに限るものではなく、要求される耐圧に応じて任意の厚さを選ぶことができる。また、トレンチ溝の深さも、約５μｍに限るものではなく、ＩＧＢＴの性能に応じて任意の深さを選ぶことができる。さらに、ｐ型ウェル層ＰＷの個数は２個に限らず、３個以上であってもよい。
【００６７】
また、ｎ型バッファ層ＮＢは２０μｍより深くしてもよいし、浅くしてもよい。２０μｍより深くした場合、ｎ型ドリフト層ＮＤの厚さを低減して、オン電圧を低減できる。また、ｎ型バッファ層ＮＢを２０μｍより浅くした場合、ｎ型ドリフト層ＮＤを厚くして耐圧を向上することができる。
【００６８】
また、ゲート絶縁膜ＯＸの膜厚は約１００ｎｍとしたがこれに限るものではない。膜厚を薄くすれば、ＩＧＢＴのチャネル抵抗が低減され、オン電圧を低減できる。また膜厚を厚くすれば、ゲート酸化膜の耐圧が向上し、半導体装置の信頼性が向上する。なお、オン電圧の低減と信頼性の向上はトレードオフの関係にあり、低オン電圧と高信頼性を両立させるためには、ゲート酸化膜の膜厚は５０ｎｍ以上１５０ｎｍ以下であることが好ましい。
【００６９】
本発明の上記各実施例およびその変形例に係る実施形態によれば、ウェル層となる半導体層を複数設けることにより、製造過程などにおいて欠陥準位が生じる領域を低減することができる。このため、オン電圧を低減できる。また、ゲートとウェル層となる半導体層との間隔を低減することができるので、トレンチ溝底部における電界が緩和される。これにより、ホットキャリアの発生を抑制できるので、半導体装置の信頼性を向上することができる。
【符号の説明】
【００７０】
ＮＤ…ｎ型ドリフト層
ＮＢ…ｎ型バッファ層
ＮＳ…ｎ型ソース層
ＰＥ…ｐ型ホールエミッタ層
ＰＢ…ｐ型ベース層
ＰＷ…ｐ型ウェル層
ＴＧ…トレンチゲート
ＳＧ…サイドゲート
ＤＧ…ダミーゲート
ＯＸ…ゲート酸化膜、
ＩＮＴ…層間絶縁膜
ＤＦＴ…欠陥準位
ＥＭＴ…エミッタ電極
ＣＯＬ…コレクタ電極
１０１〜１０６…ＩＧＢＴ
１１１〜１１６…ダイオード
１２１〜１２６…ゲート回路
２００…Ｐ端子
２０１…Ｎ端子
２１０…Ｕ端子
２１１…Ｖ端子
２１２…Ｗ端子
３００…モータ
【図１】
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【図２ａ】
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【図２ｂ】
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【図２ｃ】
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【図２ｄ】
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【図２ｅ】
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【図３】
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【図４】
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【図５】
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【図６ａ】
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【図６ｂ】
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【図６ｃ】
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【図６ｄ】
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【図６ｅ】
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【図７】
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【図８ａ】
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【図８ｂ】
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【図８ｃ】
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【図８ｄ】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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