(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板の上方に形成された、ゲート電極、電子走行層及び電子供給層を備えたトランジスタと、
前記電子供給層上方に形成された絶縁層と、
前記絶縁層の上方に形成された窒化物半導体層と、
前記窒化物半導体層上方に、平面視で前記ゲート電極を間に挟むようにして形成された第１の電極及び第２の電極と、
前記窒化物半導体層上方で、かつ平面視で前記ゲート電極と前記第１の電極との間に形成された第１の信号ラインと、
前記窒化物半導体層上方で、かつ平面視で前記ゲート電極と前記第２の電極との間に形成された第２の信号ラインと、
を有し、
前記ゲート電極は、前記絶縁層より上方に位置して前記窒化物半導体層と接する部分を有し、
前記第１の信号ラインは、前記ゲート電極と前記第１の電極との間で前記窒化物半導体層を移動する電荷を制御し、
前記第２の信号ラインは、前記ゲート電極と前記第２の電極との間で前記窒化物半導体層を移動する電荷を制御することを特徴とする半導体装置。
【請求項２】
前記電子供給層と前記絶縁層との間に形成されたｎ型ＧａＮ層を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記窒化物半導体層は、互いに積層された第２の電子走行層及び第２の電子供給層を有することを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第２の電子走行層はＧａＮ層を有し、
前記第２の電子供給層はＡｌＧａＮ層を有することを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記窒化物半導体層の前記ゲート電極と前記第１の電極との間の部分は、前記電荷の移動方向に並んだ、第１導電型の第１領域、第２導電型の第２領域、及び第１導電型の第３領域を有し、
前記第１の信号ラインは、前記第２領域上に位置し、
前記窒化物半導体層の前記ゲート電極と前記第２の電極との間の部分は、前記電荷の移動方向に並んだ、第２導電型の第４領域、第１導電型の第５領域、及び第２導電型の第６領域を有し、
前記第２の信号ラインは、前記第５領域上に位置することを特徴とする請求項１又は２に記載の半導体装置。
【請求項６】
基板の上方に、ゲート電極、電子走行層及び電子供給層を備えたトランジスタを形成する工程と、
前記電子供給層上方に絶縁層を形成する工程と、
前記絶縁層の上方に窒化物半導体層を形成する工程と、
前記窒化物半導体層上方に、平面視で前記ゲート電極を間に挟むようにして第１の電極及び第２の電極を形成する工程と、
前記窒化物半導体層上方で、かつ平面視で前記ゲート電極と前記第１の電極との間に第１の信号ラインを形成する工程と、
前記窒化物半導体層上方で、かつ平面視で前記ゲート電極と前記第２の電極との間に第２の信号ラインを形成する工程と、
を有し、
前記ゲート電極は、前記絶縁層より上方に位置して前記窒化物半導体層と接する部分を有し、
前記第１の信号ラインは、前記ゲート電極と前記第１の電極との間で前記窒化物半導体層を移動する電荷を制御し、
前記第２の信号ラインは、前記ゲート電極と前記第２の電極との間で前記窒化物半導体層を移動する電荷を制御することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来、基板の上方に結晶成長によりＡｌＧａＮ層及びＧａＮ層が形成され、ＧａＮ層が電子走行層として機能する高電子移動度トランジスタ（ＨＥＭＴ：high electron mobility transistor）についての研究が行われている。ＧａＮのバンドギャップは３．４ｅＶであり、Ｓｉのバンドギャップ（１．１ｅＶ）及びＧａＡｓのバンドギャップ（１．４ｅＶ）よりも大きい。このため、ＧａＮ系のＨＥＭＴの耐圧は高く、自動車用等の高耐圧電力デバイスとして有望である。
【０００３】
このようなＨＥＭＴは、主としてゲートドライバが搭載された回路基板等に搭載され、当該ゲートドライバに接続されて用いられる。つまり、ＨＥＭＴのゲートには、回路基板に形成された回路等を介して、ゲートドライバからオン／オフ制御の電圧が供給される。
【０００４】
しかしながら、回路基板に形成された回路等を介した駆動では、ゲートドライバとＨＥＭＴとの間のインダクタンス成分が大きいため、ＨＥＭＴを十分に高速動作させることが困難である。また、従来、ゲートドライバとＨＥＭＴとを一つのチップ内に収納することも困難である。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特表２００４−５３４３８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、トランジスタをより高速に動作させることができる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
半導体装置の一態様には、基板と、前記基板の上方に形成された、ゲート電極、電子走行層及び電子供給層を備えたトランジスタと、前記電子供給層上方に形成された絶縁層と、前記絶縁層の上方に形成された窒化物半導体層と、前記窒化物半導体層上方に、平面視で前記ゲート電極を間に挟むようにして形成された第１の電極及び第２の電極と、前記窒化物半導体層上方で、かつ平面視で前記ゲート電極と前記第１の電極との間に形成された第１の信号ラインと、前記窒化物半導体層上方で、かつ平面視で前記ゲート電極と前記第２の電極との間に形成された第２の信号ラインと、が設けられている。前記ゲート電極は、前記絶縁層より上方に位置して前記窒化物半導体層と接する部分を有する。前記第１の信号ラインは、前記ゲート電極と前記第１の電極との間で前記窒化物半導体層を移動する電荷を制御し、前記第２の信号ラインは、前記ゲート電極と前記第２の電極との間で前記窒化物半導体層を移動する電荷を制御する。
【発明の効果】
【０００８】
上記の半導体装置等によれば、トランジスタのゲートの駆動を高速で行うことができ、トランジスタをより高速に動作させることができる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係る半導体装置の内部構造を示す図である。
【図２】半導体装置の外部端子を示す図である。
【図３Ａ】第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３Ｂ】図３Ａに引き続き、第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３Ｃ】図３Ｂに引き続き、第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】ＭＯＣＶＤ装置の構成を示す図である。
【図５】第２の実施形態に係る半導体装置の内部構造を示す図である。
【図６Ａ】第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図６Ｂ】図６Ａに引き続き、第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図６Ｃ】図６Ｂに引き続き、第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図７】第２の実施形態の好ましい態様を示す断面図である。
【図８】第３の実施形態に係る電源装置を示す図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。
【００１１】
（第１の実施形態）
先ず、第１の実施形態に係る半導体装置について説明する。図１（ａ）は、第１の実施形態に係る半導体装置の電極等の位置関係を示す平面図であり、図１（ｂ）は、第１の実施形態に係る半導体装置の構造を示す断面図である。図１（ｂ）は、図１（ａ）中のＩ−Ｉ線に沿った断面を示している。
【００１２】
図１（ａ）及び（ｂ）に示すように、第１の実施形態では、基板１上に、バッファ層２、電子走行層３、電子供給層４、キャップ層５、絶縁層６、電子走行層７、及び電子供給層８がこの順で形成されている。基板１としては、例えばｎ型のＳｉ基板が用いられる。バッファ層２としては、例えばＡｌＮ層が形成されており、その厚さは、例えば１ｎｍ〜１０００ｎｍである。電子走行層３としては、例えば真性ＧａＮ層が形成されており、その厚さは、例えば１０ｎｍ〜５０００ｎｍである。電子供給層４としては、例えばＡｌ0.25Ｇａ0.75Ｎ層が形成されており、その厚さは、例えば１ｎｍ〜１００ｎｍである。キャップ層５としては、例えばｎ型のＧａＮ層が形成されており、その厚さは、例えば１ｎｍ〜１００ｎｍである。キャップ層５には、例えばＳｉがドーピングされている。絶縁層６としては、例えばＡｌＮ層が形成されており、その厚さは、例えば１０ｎｍ〜５０００ｎｍである。絶縁層６として、ＡｌＧａＮ層、ｐ型ＧａＮ層、ＦｅドープＧａＮ層、Ｓｉ酸化物層、Ａｌ酸化物層、Ｓｉ窒化物層、又はＣ層が形成されていてもよい。また、ＡｌＮ層、ＡｌＧａＮ層、ｐ型ＧａＮ層、ＦｅドープＧａＮ層、Ｓｉ酸化物層、Ａｌ酸化物層、Ｓｉ窒化物層、及びＣ層のうちの１種以上が絶縁層６に含まれていてもよい。電子走行層７としては、例えば真性ＧａＮ層が形成されており、その厚さは、例えば１０ｎｍ〜５０００ｎｍである。電子供給層８としては、例えばＡｌ0.25Ｇａ0.75Ｎ層が形成されており、その厚さは、例えば１ｎｍ〜１００ｎｍである。
【００１３】
電子供給層８、電子走行層７、及び絶縁層６には、キャップ層５の厚さ方向の一部まで入り込むゲート電極用の開口部１０ｇが形成されている。また、電子供給層８、電子走行層７、絶縁層６、及びキャップ層５には、平面視で開口部１０ｇを間に挟むようにして、ソース電極用の開口部１０ｓ及びドレイン電極用の開口部１０ｄが形成されている。そして、開口部１０ｇ内にゲート電極１１ｇが形成され、開口部１０ｓ内にソース電極１１ｓが形成され、開口部１０ｄ内にドレイン電極１１ｄが形成されている。例えば、ゲート電極１１ｇ及びソース電極１１ｓの上面は、電子供給層８の上面よりも高い位置にあり、ドレイン電極１１ｄの上面は、絶縁層６の上面とキャップ層５の上面との間に位置する。
【００１４】
電子供給層８上に、信号ライン１２、信号ライン１３、及びパッド１４が形成されている。信号ライン１２と電子供給層８との間には絶縁膜１８が介在し、信号ライン１３と電子供給層８との間には絶縁膜１９が介在している。信号ライン１２は、平面視で、ゲート電極１１ｇとソース電極１１ｓとの間に介在し、ゲート電極１１ｇ及びソース電極１１ｓ間の領域を二分する。信号ライン１３は、平面視で、ゲート電極１１ｇとドレイン電極１１ｄとの間に介在し、ゲート電極１１ｇ及びドレイン電極１１ｄ間の領域を二分する。また、パッド１４は、平面視で、信号ライン１３とドレイン電極１１ｄとの間に介在し、信号ライン１３及びドレイン電極１１ｄ間の領域を二分する。つまり、信号ライン１３は、平面視で、ゲート電極１１ｇとパッド１４との間に介在し、ゲート電極１１ｇ及びパッド１４間の領域を二分している。
【００１５】
ゲート電極１１ｇ、ソース電極１１ｓ、信号ライン１２、信号ライン１３、及びパッド１４を覆う絶縁層９が形成されている。絶縁層９としては、例えばシリコン窒化物層が形成されており、その厚さは、例えば０．１ｎｍ〜５０００ｎｍである。絶縁層９には、パッド１４まで到達する孔１５ａ及びこの孔１５ａに連通する溝１５ｂが形成されており、孔１５ａ内及び溝１５ｂ内に電源ライン１６が埋め込まれている。
【００１６】
絶縁層９、電源ライン１６、及びドレイン電極１１ｄを覆うパッシベーション膜１７が形成されている。パッシベーション膜１７に、電源ライン１６の一部を露出する開口部、及びドレイン電極１１ｄの一部を露出する開口部が形成されている。パッシベーション膜１７及び絶縁層９に、ソース電極１１ｓの一部を露出する開口部が形成されている。これらの開口部を介して、図２に示すように、電源ライン１６が外部端子５１に接続され、ソース電極１１ｓが外部端子５２に接続され、ドレイン電極１１ｄが外部端子５３に接続される。また、信号ライン１２及び１３は、基板１上に形成されたゲートドライバに接続される。例えば、このゲートドライバもパッシベーション膜１７に覆われる。
【００１７】
このように構成された半導体装置には、ゲート電極１１ｇ、ソース電極１１ｓ及びドレイン電極１１ｄを備えたＧａＮ系のＨＥＭＴが含まれる。そして、例えば、ソース電極１１ｓは外部端子５２を介して接地され、電源ライン１６は外部端子５１を介して１２Ｖの電源に接続され、ドレイン電極１１ｄには外部端子５３を介してＨＥＭＴの用途に応じた所定の電圧が供給される。また、ゲートドライバから、信号ライン１２に０Ｖ又は１２Ｖの電圧が印加され、信号ライン１３に２４Ｖ又は０Ｖの電圧が印加される。従って、ゲート電極１１ｇには、信号ライン１２に印加される電圧及び信号ライン１３に印加される電圧に応じた電圧が印加され、この電圧に応じてＨＥＭＴのオン／オフが切り替えられる。即ち、ＨＥＭＴのオン／オフの切り替えは、下記表１に示す電圧制御により行われる。
【００１８】
【表１】
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【００１９】
表１に示すように、信号ライン１２にオン電圧が印加されるタイミングでは、信号ライン１３にオフ電圧が印加され、信号ライン１２にオフ電圧が印加されるタイミングでは、信号ライン１３にオン電圧が印加される。そして、この電圧制御の際には、基板１上に形成されたゲートドライバから信号ライン１２及び１３に電圧が印加され、ＧａＮ系材料の電子走行層７を電子が高速で移動する。従って、Ｓｉ系トランジスタを用いてＨＥＭＴのゲート電圧を印加する場合と比較して、ＨＥＭＴをより高速に動作させることが可能である。
【００２０】
次に、第１の実施形態に係る半導体装置を製造する方法について説明する。図３Ａ乃至図３Ｃは、第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【００２１】
先ず、図３Ａ（ａ）に示すように、基板１上に、例えば有機化学気相堆積（ＭＯＣＶＤ：metal organic chemical vapor deposition）法により、バッファ層２、電子走行層３、電子供給層４、キャップ層５、絶縁層６、電子走行層７、及び電子供給層８を形成する。
【００２２】
ここで、ＭＯＣＶＤ装置について説明する。図４は、ＭＯＣＶＤ装置の構成を示す図である。石英製反応管１４０の周囲に高周波コイル１４１が配置され、反応管１４０の内側に基板１２０を載置するためのカーボンサセプタ１４２が配置されている。反応管１４０の上流端（図４中の左側の端部）に、２本のガス導入管１４４及び１４５が接続され、化合物のソースガスが供給される。例えば、ガス導入管１４４からＮソースガスとしてＮＨ3ガスが導入され、ガス導入管１４５からＩＩＩ族元素のソースガスとしてトリメチルアルミニウム（ＴＭＡ）、トリメチルガリウム（ＴＭＧ）等の有機ＩＩＩ族化合物原料が導入される。基板１２０上で結晶成長が行われ、余剰のガスはガス排出管１４６から除害塔へ排出される。なお、ＭＯＣＶＤ法による結晶成長を減圧雰囲気で行う場合は、ガス排出管１４６は真空ポンプへ接続され、真空ポンプの排出口が除害塔に接続される。
【００２３】
バッファ層２としてＡｌＮ層を形成する場合の条件は、例えば、以下のように設定する。
トリメチルアルミニウム（ＴＭＡ）の流量：１〜５０ｓｃｃｍ、
アンモニア（ＮＨ3）の流量：１０〜５０００ｓｃｃｍ、
圧力：１００Ｔｏｒｒ、
温度：１１００℃。
【００２４】
電子走行層３として真性ＧａＮ層を形成する場合の条件は、例えば、以下のように設定する。
トリメチルガリウム（ＴＭＧ）の流量：１〜５０ｓｃｃｍ、
アンモニア（ＮＨ3）の流量：１０〜１００００ｓｃｃｍ、
圧力：１００Ｔｏｒｒ、
温度：１１００℃。
【００２５】
電子供給層４としてＡｌ0.25Ｇａ0.75Ｎ層を形成する場合の条件は、例えば、以下のように設定する。
トリメチルガリウム（ＴＭＧ）の流量：０〜５０ｓｃｃｍ、
トリメチルアルミニウム（ＴＭＡ）の流量：０〜５０ｓｃｃｍ、
アンモニア（ＮＨ3）の流量：２０ｓｌｍ、
圧力：１００Ｔｏｒｒ、
温度：１１００℃。
【００２６】
キャップ層５としてｎ型のＧａＮ層を形成する場合の条件は、例えば、以下のように設定する。
トリメチルガリウム（ＴＭＧ）の流量：１〜５０ｓｃｃｍ、
アンモニア（ＮＨ3）の流量：１０〜１００００ｓｃｃｍ、
ｎ型不純物：シラン（ＳｉＨ4）、
圧力：１００Ｔｏｒｒ、
温度：１１００℃。
【００２７】
絶縁層６としてＡｌＮ層を形成する場合の条件は、例えば、以下のように設定する。
トリメチルアルミニウム（ＴＭＡ）の流量：１〜５０ｓｃｃｍ、
アンモニア（ＮＨ3）の流量：１０〜５０００ｓｃｃｍ、
圧力：１００Ｔｏｒｒ、
温度：１１００℃。
【００２８】
電子走行層７として真性ＧａＮ層を形成する場合の条件は、例えば、以下のように設定する。
トリメチルガリウム（ＴＭＧ）の流量：１〜５０ｓｃｃｍ、
アンモニア（ＮＨ3）の流量：１０〜１００００ｓｃｃｍ、
圧力：１００Ｔｏｒｒ、
温度：１１００℃。
【００２９】
電子供給層８としてＡｌ0.25Ｇａ0.75Ｎ層を形成する場合の条件は、例えば、以下のように設定する。
トリメチルガリウム（ＴＭＧ）の流量：０〜５０ｓｃｃｍ、
トリメチルアルミニウム（ＴＭＡ）の流量：０〜５０ｓｃｃｍ、
アンモニア（ＮＨ3）の流量：２０ｓｌｍ、
圧力：１００Ｔｏｒｒ、
温度：１１００℃。
【００３０】
次いで、図３Ａ（ｂ）に示すように、ゲート電極用の開口部１０ｇ、ソース電極用の開口部１０ｓ及びドレイン電極用の開口部１０ｄを形成する。開口部１０ｓ及び１０ｄは同時に形成することが好ましいが、開口部１０ｇはこれらとは別に形成することが好ましい。深さが異なるからである。開口部１０ｇの形成に際しては、例えば開口部１０ｇを形成する予定の領域を露出するレジストパターンを形成し、このレジストパターンをマスクとして、電子供給層８、電子走行層７、絶縁層６、及びキャップ層５の一部をエッチングすればよい。その後、レジストパターンは除去する。開口部１０ｓ及び１０ｄの形成に際しては、例えば開口部１０ｓ及び１０ｄを形成する予定の領域を露出するレジストパターンを形成し、このレジストパターンをマスクとして、電子供給層８、電子走行層７、絶縁層６、及びキャップ層５をエッチングすればよい。その後、レジストパターンは除去する。
【００３１】
その後、図３Ｂ（ｃ）に示すように、ゲート電極１１ｇを形成し、ソース電極１１ｓ及びドレイン電極１１ｄを形成し、絶縁膜１８、絶縁膜１９、信号ライン１２、及び信号ライン１３を形成し、パッド１４を形成する。これらの形成順序は特に限定されない。これらは、例えばリフトオフ法により形成することができる。
【００３２】
続いて、図３Ｂ（ｄ）に示すように、全面に絶縁層９を形成し、この絶縁層９に、溝１５ｂ及び孔１５ａを形成する。また、ドレイン電極１１ｄを露出させる。絶縁層９は、例えばプラズマＣＶＤ法により形成する。また、溝１５ｂ及び孔１５ａの形成並びにドレイン電極１１ｄの露出の際には、例えば、レジストパターンをマスクとし、ＳＦ6ガスをエッチングガスとして用いる選択エッチングを行う。
【００３３】
次いで、図３Ｃ（ｅ）に示すように、溝１５ｂ及び孔１５ａ内に電源ライン１６を形成する。電源ライン１６は、例えばリフトオフ法により形成することができる。
【００３４】
その後、図３Ｃ（ｆ）に示すように、表面全体を覆うパッシベーション膜１７を形成し、パッシベーション膜１７に、電源ライン１６の一部を露出する開口部、及びドレイン電極１１ｄの一部を露出する開口部を形成する。また、パッシベーション膜１７及び絶縁層９に、ソース電極１１ｓの一部を露出する開口部を形成する。
【００３５】
このようにして半導体装置を完成させることができる。必要に応じて、基板１の裏面を研磨して半導体装置の厚さを調整してもよい。
【００３６】
なお、ゲート電極１１ｇ、ソース電極１１ｓ、ドレイン電極１１ｄ、信号ライン１２、信号ライン１３、及びパッド１４の材料は特に限定されない。信号ライン１２及び信号ライン１３の材料としては、例えば、多結晶シリコン、Ｎｉ、Ｃｒ、Ｔｉ、Ａｌ等が挙げられる。また、これらの材料の膜の積層体を用いてもよい。ゲート電極１１ｇ、ソース電極１１ｓ、ドレイン電極１１ｄ、及びパッド１４の材料としては、例えば、Ａｌ、Ｔａ等が挙げられる。また、ゲート電極１１ｇ、ソース電極１１ｓ、ドレイン電極１１ｄ、及びパッド１４として、Ｔａ膜及びその上に形成されたＡｌ膜の積層体を用いてもよい。
【００３７】
（第２の実施形態）
次に、第２の実施形態について説明する。図５（ａ）は、第２の実施形態に係る半導体装置の電極等の位置関係を示す平面図であり、図５（ｂ）は、第２の実施形態に係る半導体装置の構造を示す断面図である。図５（ｂ）は、図５（ａ）中のＩＩ−ＩＩ線に沿った断面を示している。
【００３８】
図５（ａ）及び（ｂ）に示すように、第２の実施形態では、基板２１上に、バッファ層２２、電子走行層２３、電子供給層２４、キャップ層２５、絶縁層２６、及びｎ型ＧａＮ層２７がこの順で形成されている。基板２１、バッファ層２２、電子走行層２３、電子供給層２４、キャップ層２５、絶縁層２６としては、夫々、基板１、バッファ層２、電子走行層３、電子供給層４、キャップ層５、絶縁層６と同様のものが用いられる。ｎ型ＧａＮ層２７の厚さは、例えば１０ｎｍ〜５０００ｎｍである。
【００３９】
ｎ型ＧａＮ層２７、及び絶縁層２６には、キャップ層２５の厚さ方向の一部まで入り込むゲート電極用の開口部３０ｇが形成されている。また、ｎ型ＧａＮ層２７、絶縁層２６、及びキャップ層２５には、平面視で開口部３０ｇを間に挟むようにして、ソース電極用の開口部３０ｓ及びドレイン電極用の開口部３０ｄが形成されている。そして、開口部３０ｇ内にゲート電極３１ｇが形成され、開口部３０ｓ内にソース電極３１ｓが形成され、開口部３０ｄ内にドレイン電極３１ｄが形成されている。例えば、ゲート電極３１ｇ及びソース電極３１ｓの上面は、ｎ型ＧａＮ層２７の上面よりも高い位置にあり、ドレイン電極３１ｄの上面は、絶縁層２６の上面とキャップ層２５の上面との間に位置する。
【００４０】
ゲート電極３１ｇよりもドレイン電極３１ｄ側では、ゲート電極３１ｇ及びドレイン電極３１ｄ間の領域を二分する信号ライン３３が、絶縁膜３９を介してｎ型ＧａＮ層２７上に形成されている。そして、平面視で、信号ライン３３とゲート電極３１ｇとの間、及び信号ライン３３とドレイン電極３１ｄとの間の領域では、ｎ型ＧａＮ層２７の表層部にｐ型不純物が導入されてｐ型ＧａＮ層４１が形成されている。また、信号ライン３３よりもドレイン電極３１ｄ側では、信号ライン３３及びドレイン電極３１ｄ間の領域を二分するパッド３４がｐ型ＧａＮ層４１上に形成されている。
【００４１】
ゲート電極３１ｇよりもソース電極３１ｓ側では、ｎ型ＧａＮ層２７の表層部にｐ型不純物が導入されてｐ型ＧａＮ層４１が形成されている。また、ゲート電極３１ｇ及びソース電極３１ｓ間の領域を二分する信号ライン３２が、絶縁膜３８を介してｐ型ＧａＮ層４１上に形成されている。そして、平面視で、信号ライン３２とゲート電極３１ｇとの間、及び信号ライン３２とソース電極３１ｓとの間の領域では、ｐ型ＧａＮ層４１の表層部にｎ型不純物が導入されてｎ型ＧａＮ層４２が形成されている。
【００４２】
ゲート電極３１ｇ、ソース電極３１ｓ、信号ライン３２、信号ライン３３、及びパッド３４を覆う絶縁層２９が形成されている。絶縁層２９としては、絶縁層９と同様のものが用いられる。絶縁層２９には、パッド３４まで到達する孔３５ａ及びこの孔３５ａに連通する溝３５ｂが形成されており、孔３５ａ内及び溝３５ｂ内に電源ライン３６が埋め込まれている。
【００４３】
絶縁層２９、電源ライン３６、及びドレイン電極３１ｄを覆うパッシベーション膜３７が形成されている。パッシベーション膜３７に、電源ライン３６の一部を露出する開口部、及びドレイン電極３１ｄの一部を露出する開口部が形成されている。パッシベーション膜３７及び絶縁層２９に、ソース電極３１ｓの一部を露出する開口部が形成されている。これらの開口部を介して、第１の実施形態と同様に、電源ライン３６が外部端子５１に接続され、ソース電極３１ｓが外部端子５２に接続され、ドレイン電極３１ｄが外部端子５３に接続される。また、信号ライン３２及び３３は、基板２１上に形成されたゲートドライバに接続される。例えば、このゲートドライバもパッシベーション膜３７に覆われる。
【００４４】
このように構成された半導体装置には、ゲート電極３１ｇ、ソース電極３１ｓ及びドレイン電極３１ｄを備えたＧａＮ系のＨＥＭＴが含まれる。そして、例えば、ソース電極３１ｓは外部端子５２を介して接地され、電源ライン３６は外部端子５１を介して１２Ｖの電源に接続され、ドレイン電極３１ｄには外部端子５３を介してＨＥＭＴの用途に応じた所定の電圧が供給される。また、ゲートドライバから、信号ライン３２に０Ｖ又は１２Ｖの電圧が印加され、信号ライン３３に２４Ｖ又は０Ｖの電圧が印加される。従って、ゲート電極３１ｇには、信号ライン３２に印加される電圧及び信号ライン３３に印加される電圧に応じた電圧が印加され、この電圧に応じてＨＥＭＴのオン／オフが切り替えられる。即ち、ＨＥＭＴのオン／オフの切り替えは、第１の実施形態と同様に、表１に示す電圧制御により行われる。そして、この電圧制御の際には、基板２１上に形成されたゲートドライバから信号ライン３２及び３３に電圧が印加され、ｎ型ＧａＮ層２７又はｐ型ＧａＮ層４１を電荷が高速で移動する。従って、Ｓｉ系トランジスタを用いてＨＥＭＴのゲート電圧を印加する場合と比較して、ＨＥＭＴをより高速に動作させることが可能である。
【００４５】
次に、第２の実施形態に係る半導体装置を製造する方法について説明する。図６Ａ乃至図６Ｃは、第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【００４６】
先ず、図６Ａ（ａ）に示すように、基板２１上に、例えばＭＯＣＶＤ法により、バッファ層２２、電子走行層２３、電子供給層２４、キャップ層２５、絶縁層２６、及びｎ型ＧａＮ層２７をこの順で形成する。
【００４７】
バッファ層２２、電子走行層２３、電子供給層２４、キャップ層２５、絶縁層２６を形成する際の条件は、バッファ層２、電子走行層３、電子供給層４、キャップ層５、絶縁層６を形成する際の条件と同様である。ｎ型ＧａＮ層２７を形成する場合の条件は、例えば、以下のように設定する。
トリメチルガリウム（ＴＭＧ）の流量：１〜５０ｓｃｃｍ、
アンモニア（ＮＨ3）の流量：１０〜１００００ｓｃｃｍ、
ｎ型不純物：シラン（ＳｉＨ4）、
圧力：１００Ｔｏｒｒ、
温度：１１００℃。
【００４８】
次いで、図６Ａ（ｂ）に示すように、ｎ型ＧａＮ層２７上に信号ライン３３を形成する。信号ライン３３は、例えばリフトオフ法により形成する。その後、信号ライン３３をマスクとして用いてｎ型ＧａＮ層２７にｐ型不純物（例えば、Ｍｇ）をドーピングすることにより、ｎ型ＧａＮ層２７の表面にｐ型ＧａＮ層４１を形成する。
【００４９】
続いて、図６Ｂ（ｃ）に示すように、ゲート電極用の開口部３０ｇ、ソース電極用の開口部３０ｓ及びドレイン電極用の開口部３０ｄを形成する。開口部３０ｇ、開口部３０ｓ、及び開口部３０ｄは、開口部１０ｇ、開口部１０ｓ、及び開口部１０ｄと同様にして形成することができる。
【００５０】
次いで、図６Ｂ（ｄ）に示すように、ゲート電極３１ｇを形成し、ソース電極３１ｓ及びドレイン電極３１ｄを形成し、信号ライン３２を形成し、パッド３４を形成する。これらの形成順序は特に限定されない。これらは、例えばリフトオフ法により形成することができる。
【００５１】
その後、図６Ｃ（ｅ）に示すように、ゲート電極３１ｇとソース電極３１ｓとの間の領域において、信号ライン３２をマスクとして用いてｐ型ＧａＮ層４１にｎ型不純物（例えば、Ｓｉ）をドーピングすることにより、ｐ型ＧａＮ層４１の表面にｎ型ＧａＮ層４２を形成する。この際、ゲート電極３１ｇとドレイン電極３１ｄとの間の領域は、レジストパターン等により覆っておく。
【００５２】
そして、図６Ｃ（ｆ）に示すように、絶縁層２９の形成、溝３５ｂ及び孔３５ａの形成、電源ライン３６の形成、及びパッシベーション膜３７の形成等を行う。これらの処理は、第１の実施形態と同様にして行えばよい。
【００５３】
このようにして半導体装置を完成させることができる。
【００５４】
なお、第２の実施形態では、ゲート電極３１ｇとして、図７に示すように、平面視で、ソース電極３１ｓ側に位置するソース側部３１ｇｓ及びドレイン電極３１ｄ側に位置するドレイン側部３１ｇｄを備えたものを用いることが好ましい。ゲート電極３１ｇとソース電極３１ｓとの間にはｎｐｎ接合が存在し、ゲート電極３１ｇとドレイン電極３１ｄとの間にはｐｎｐ接合が存在するため、ゲート電極３１ｇの材料をこれらの接合の種類に応じて選択できるようにするためである。
【００５５】
ゲート電極３１ｇ、ソース電極３１ｓ、ドレイン電極３１ｄ、信号ライン３２、信号ライン３３、及びパッド３４の材料は特に限定されない。信号ライン３２の材料としては、例えば、多結晶シリコン、Ｎｉ、Ｃｒ、Ｔｉ、Ａｌ等が挙げられる。また、これらの材料の膜の積層体を用いてもよい。信号ライン３３の材料としては、例えば、多結晶シリコン、Ｎｉ、ＴｉＡｌＮ等が挙げられる。また、これらの材料の膜の積層体を用いてもよい。ゲート電極３１ｇのソース側部３１ｇｓの材料としては、例えば、Ａｌ、Ｔａ等が挙げられる。また、ソース側部３１ｇｓとして、Ｔａ膜及びその上に形成されたＡｌ膜の積層体を用いてもよい。ゲート電極３１ｇのドレイン側部３１ｇｄの材料としては、例えば、Ｐｄ、Ａｕ等が挙げられる。また、ドレイン側部３１ｇｄとして、Ｐｄ膜及びその上に形成されたＡｕ膜の積層体を用いてもよい。パッド３４の材料としては、例えば、Ｐｄ、Ａｕ等が挙げられる。また、パッド３４として、Ｐｄ膜及びその上に形成されたＡｕ膜の積層体を用いてもよい。ソース電極３１ｓ及びドレイン電極３１ｄの材料としては、例えば、Ａｌ、Ｔａ等が挙げられる。また、ソース電極３１ｓ及びドレイン電極３１ｄとして、Ｔａ膜及びその上に形成されたＡｌ膜の積層体を用いてもよい。
【００５６】
（第３の実施形態）
次に、第３の実施形態について説明する。第３の実施形態は、第１又は第２の実施形態に係る半導体装置を備えたサーバ電源等の装置である。図８（ａ）は、ＰＦＣ（power factor correction）回路を示す図であり、図８（ｂ）は、図８（ａ）に示すＰＦＣ回路を含むサーバ電源を示す図である。
【００５７】
図８（ａ）に示すように、ＰＦＣ回路には、交流電源（ＡＣ）が接続されるダイオードブリッジ９１に接続されたコンデンサ９２が設けられている。コンデンサ９２の一端子にはチョークコイル９３の一端子が接続され、チョークコイル９３の他端子には、スイッチ素子９４の一端子及びダイオード９６のアノードが接続されている。スイッチ素子９４は第１又は第２の実施形態におけるＨＥＭＴに相当し、当該一端子は第１又は第２の実施形態におけるドレイン電極１１ｄ又は３１ｄに相当する。また、スイッチ素子９４の他端子は第１又は第２の実施形態におけるソース電極１１ｓ又は３１ｓに相当する。スイッチ素子９４のオン／オフが、基板１又は２１上に形成されたゲートドライバにより制御される。ダイオード９６のカソードにはコンデンサ９５の一端子が接続されている。コンデンサ９２の他端子、スイッチ素子９４の当該他端子、及びコンデンサ９５の他端子が接地される。そして、コンデンサ９５の両端子間から直流電源（ＤＣ）が取り出される。
【００５８】
そして、図８（ｂ）に示すように、ＰＦＣ回路９０は、サーバ電源１００等に組み込まれて用いられる。
【００５９】
このようなサーバ電源１００と同様の、より高速動作が可能な電源装置を構築することも可能である。また、スイッチ素子９４と同様のスイッチ素子は、スイッチ電源又は電子機器に用いることができる。更に、これらの半導体装置を、サーバの電源回路等のフルブリッジ電源回路用の部品として用いることも可能である。また、これらの半導体装置は、パワーアンプ等高周波用途の電子機器に用いることができる。また、これらの半導体装置は、集積回路として用いることができる。
【００６０】
以下、本発明の諸態様を付記としてまとめて記載する。
【００６１】
（付記１）
基板と、
前記基板の上方に形成された電子走行層及び電子供給層を備えたトランジスタと、
前記基板の上方に形成され、前記トランジスタのゲートに接続された窒化物半導体層と、
前記窒化物半導体層を移動する電荷を制御する制御手段と、
を有することを特徴とする半導体装置。
【００６２】
（付記２）
前記電子供給層と前記窒化物半導体層との間に形成されたｎ型ＧａＮ層を有することを特徴とする付記１に記載の半導体装置。
【００６３】
（付記３）
前記トランジスタと前記窒化物半導体層とを絶縁する絶縁層を有することを特徴とする付記１又は２に記載の半導体装置。
【００６４】
（付記４）
前記絶縁層は、ＡｌＮ層、ＡｌＧａＮ層、ｐ型ＧａＮ層、ＦｅドープＧａＮ層、Ｓｉ酸化物層、Ａｌ酸化物層、Ｓｉ窒化物層、及びＣ層からなる群から選択された少なくとも１種を含むことを特徴とする付記３に記載の半導体装置。
【００６５】
（付記５）
前記制御手段は、前記窒化物半導体層上に形成された信号ラインを有することを特徴とする付記１乃至４のいずれか１項に記載の半導体装置。
【００６６】
（付記６）
前記制御手段は、前記基板上に形成され、前記信号ラインを駆動するゲートドライバを有することを特徴とする付記５に記載の半導体装置。
【００６７】
（付記７）
前記窒化物半導体層に接続された第１の外部端子と、
前記窒化物半導体層の前記第１の外部端子に接続された部分とは前記ゲートの逆側に位置する部分に接続され、前記第１の外部端子よりも高い電圧が供給される第２の外部端子と、
を有し、
前記制御手段は、
前記第１の外部端子と前記ゲートとの間で前記窒化物半導体層の電位を制御する第１の信号ラインと、
前記第２の外部端子と前記ゲートとの間で前記窒化物半導体層の電位を制御する第２の信号ラインと、
を有することを特徴とする付記１乃至４のいずれか１項に記載の半導体装置。
【００６８】
（付記８）
前記制御手段は、前記基板上に形成され、前記第１の信号ライン及び前記第２の信号ラインを駆動するゲートドライバを有することを特徴とする付記７に記載の半導体装置。
【００６９】
（付記９）
前記窒化物半導体層は、互いに積層された第２の電子走行層及び第２の電子供給層を有することを特徴とする付記１乃至８のいずれか１項に記載の半導体装置。
【００７０】
（付記１０）
前記第２の電子走行層はＧａＮ層を有し、
前記第２の電子供給層はＡｌＧａＮ層を有することを特徴とする付記９に記載の半導体装置。
【００７１】
（付記１１）
前記窒化物半導体層は、前記電荷の移動方向に並んだ、第１導電型の第１領域、第２導電型の第２領域、及び第１導電型の第３領域を有し、
前記信号ラインは、前記第２領域上に位置することを特徴とする付記５又は６に記載の半導体装置。
【００７２】
（付記１２）
前記窒化物半導体層の前記第１の外部端子に接続された部分は、前記電荷の移動方向に並んだ、第１導電型の第１領域、第２導電型の第２領域、及び第１導電型の第３領域を有し、
前記第１の信号ラインは、前記第２領域上に位置し、
前記窒化物半導体層の前記第２の外部端子に接続された部分は、前記電荷の移動方向に並んだ、第２導電型の第４領域、第１導電型の第５領域、及び第２導電型の第６領域を有し、
前記第２の信号ラインは、前記第５領域上に位置することを特徴とする付記７又は８に記載の半導体装置。
【００７３】
（付記１３）
基板の上方に、電子走行層及び電子供給層を備えたトランジスタを形成する工程と、
前記基板の上方に、前記トランジスタのゲートに接続される窒化物半導体層を形成する工程と、
前記窒化物半導体層を移動する電荷を制御する制御手段を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【００７４】
（付記１４）
前記トランジスタを形成する工程と前記窒化物半導体層を形成する工程との間に、前記電子供給層上にｎ型ＧａＮ層を形成する工程を有し、
前記窒化物半導体層を前記ｎ型ＧａＮ層上に形成することを特徴とする付記１３に記載の半導体装置の製造方法。
【００７５】
（付記１５）
前記トランジスタと前記窒化物半導体層とを絶縁する絶縁層を形成する工程を有することを特徴とする付記１３又は１４に記載の半導体装置の製造方法。
【００７６】
（付記１６）
前記制御手段を形成する工程は、前記窒化物半導体層上に信号ラインを形成する工程を有することを特徴とする付記１３乃至１５のいずれか１項に記載の半導体装置の製造方法。
【００７７】
（付記１７）
前記制御手段を形成する工程は、
前記窒化物半導体層に接続される第１の外部端子と前記ゲートとの間で前記窒化物半導体層の電位を制御する第１の信号ラインを形成する工程と、
前記窒化物半導体層の前記第１の外部端子に接続された部分とは前記ゲートの逆側に位置する部分に接続され、前記第１の外部端子よりも高い電圧が供給される第２の外部端子と前記ゲートとの間で前記窒化物半導体層の電位を制御する第２の信号ラインを形成する工程と、
を有することを特徴とする付記１３乃至１５のいずれか１項に記載の半導体装置の製造方法。
【００７８】
（付記１８）
前記窒化物半導体層を形成する工程は、互いに積層される第２の電子走行層及び第２の電子供給層を形成する工程を有することを特徴とする付記１３乃至１７のいずれか１項に記載の半導体装置の製造方法。
【００７９】
（付記１９）
前記第２の電子走行層としてＧａＮ層を形成し、
前記第２の電子供給層としてＡｌＧａＮ層を形成することを特徴とする付記１８に記載の半導体装置の製造方法。
【００８０】
（付記２０）
付記１乃至１２のいずれか１項に記載の半導体装置を有することを特徴とする電源装置。
【符号の説明】
【００８１】
１、２１：基板
２、２２：バッファ層
３、２３：電子走行層
４、２４：電子供給層
５、２５：キャップ層
６、２６：絶縁層
７：電子走行層
８：電子供給層
１１ｇ：ゲート電極
１１ｓ：ソース電極
１１ｄ：ドレイン電極
１２、１３、３２、３３：信号ライン
１６、３６：電源ライン
２７、４２：ｎ型ＧａＮ層
４１：ｐ型ＧａＮ層
【図１】
0005845568.tif 000003
【図２】
0005845568.tif 000004
【図３Ａ】
0005845568.tif 000005
【図３Ｂ】
0005845568.tif 000006
【図３Ｃ】
0005845568.tif 000007
【図４】
0005845568.tif 000008
【図５】
0005845568.tif 000009
【図６Ａ】
0005845568.tif 000010
【図６Ｂ】
0005845568.tif 000011
【図６Ｃ】
0005845568.tif 000012
【図７】
0005845568.tif 000013
【図８】
0005845568.tif 000014