(57)【特許請求の範囲】
【請求項１】
メモリセル群から選択されたメモリセルに応じた電圧と、基準電圧とを比較して比較結果に応じたレベルの信号を出力するセンスアンプと、
前記センスアンプに前記基準電圧を入力する基準電圧ノードに一端が接続された容量と、
前記センスアンプの比較動作が活性状態及び非活性状態のいずれであるかに応じて、非活性状態の場合には、前記容量の他端に高電圧を印加し、活性状態の場合には、前記容量の一端と他端とを同電位とした後、前記容量に所定の電荷が蓄積されるように前記容量の他端に所望の電圧を印加するよう制御する制御回路と、
を備えた半導体記憶装置。
【請求項２】
前記容量はＭＯＳトランジスタであり、当該容量の一端は、ＭＯＳトランジスタのゲート端子であり、他端は、ＭＯＳトランジスタのドレイン端子及びソース端子である、請求項１に記載の半導体記憶装置。
【請求項３】
前記容量は、前記基準電圧が立ち上がった場合に、容量として機能し、それ以外の場合は、容量として機能しない、請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
前記制御回路は、第１ＰＭＯＳトランジスタ、第２ＰＭＯＳトランジスタ、第１ＮＭＯＳトランジスタ、及び第２ＮＭＯＳトランジスタを備え、前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタとは直列に接続され、前記第１ＮＭＯＳトランジスタのソース端子が前記基準電圧ノードに接続され、前記第２ＰＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタとは直列に接続され、前記第２ＰＭＯＳトランジスタのドレイン端子が前記第１ＮＭＯＳトランジスタのゲート端子、及び前記容量の他端に接続されており、前記第２ＮＭＯＳトランジスタのゲート端子が前記基準電圧ノードに接続されている、請求項１から請求項３のいずれか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置、特にセンスアンプ方式の半導体記憶装置に関するものである。
【背景技術】
【０００２】
一般的に、メモリ等の半導体記憶装置に記憶されているデータの読み出し動作に適用される方式として、メモリセルに対応する電圧と、基準電圧とを比較することにより、メモリセルに記憶されているデータの判定を行うセンスアンプ方式が知られている（例えば、特許文献１参照）。
【０００３】
このような従来技術におけるセンスアンプ方式の一例の概略構成図を図５に示す。なお、ここでは、電流読み出し方式について示している。
【０００４】
基準電流の値（電流値）を電流―電圧回路１１４で変換して電圧値（以後、基準電圧Ｖｒｅｆという）とする。電流―電圧回路１１２には、複数のメモリセルのうちから選択された１つのメモリセルがビット線ＢＬを介して接続される。選択しているメモリセル（図示省略）の電流値を電流―電圧回路１１２で変換して電圧値（以後、比較電圧Ｖａという）とする。
【０００５】
図６に示すように、センスアンプ１１６の活性状態及び非活性状態を切り替えるためのイネーブル（Ｅｎａｂｌｅ）信号が立ち上がると、これに遅れて基準電圧Ｖｒｅｆ及び比較電圧Ｖａが立ち上がる。センスアンプ１１６では、基準電圧Ｖｒｅｆと比較電圧Ｖａとを比較して、比較電圧Ｖａが基準電圧Ｖｒｅｆ以上（Ｖa≧Ｖｒｅｆ）の場合は、出力端子からＨレベルの信号（出力電圧）が出力される。一方、比較電圧Ｖａが基準電圧Ｖｒｅｆ未満（Ｖa＜Ｖｒｅｆ）の場合は、出力端子からＬレベルの信号（出力電圧）が出力される。
【０００６】
メモリのアドレスを切り替えると、選択されるメモリセル（電流−電圧変換回路１１２に接続された状態になるメモリセル）が切り替わるため、比較電圧Ｖａの電圧値が変化する。比較電圧Ｖａが変化すると、上述と同様にセンスアンプ１１６により、基準電圧Ｖｒｅｆと比較電圧Ｖａとの比較が行われる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００９−２７７２７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上述したように従来の半導体記憶装置１０では、選択されるメモリセルを切り替えると、比較電圧Ｖａの電圧値が変化する。比較電圧Ｖａが変化する毎に、上述と同様にセンスアンプ１１６により、基準電圧Ｖｒｅｆと比較電圧Ｖａとの比較が行われ、センスアンプ１１６は、ＨレベルまたはＬレベルの信号を出力端子から出力する。
【０００９】
読み出し動作において、センスアンプ１１６を構成するトランジスタ（図示省略）のスイッチング動作により発生するスイッチングノイズにより、基準電圧Ｖｒｅｆの電圧値が変動するという問題がある。アドレスの切り替わりが遅ければ基準電圧Ｖｒｅｆの電圧値の変動が収まった（収束した）ところで、センスアンプ１１６が基準電圧Ｖｒｅｆと比較電圧Ｖａとの比較を行うため、センスアンプ１１６は、正しいレベルの信号を出力する。
【００１０】
しかしながら、図７で示すように、アドレスの切り替えサイクルが短くなると、基準電圧Ｖｒｅｆの電圧値の変動が収まっていないうちに、センスアンプ１１６が基準電圧Ｖｒｅｆと比較電圧Ｖａとの比較を行って、比較結果に応じたレベルの信号を出力端子に出力する。このことは、センスアンプ１１６が誤ったレベルの信号を出力してしまうという懸念につながる。
【００１１】
本発明は、上述した問題を解決するために提案されたものであり、基準電圧値の立ち上がり時間に与える影響を抑制して、センスアンプの動作時に発生するノイズによる基準電圧値の変動を抑制することができる、半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、本発明の半導体記憶装置は、メモリセル群から選択されたメモリセルに応じた電圧と、基準電圧とを比較して比較結果に応じたレベルの信号を出力するセンスアンプと、前記センスアンプに前記基準電圧を入力する基準電圧ノードに一端が接続された容量と、前記センスアンプの比較動作が活性状態及び非活性状態のいずれであるかに応じて、非活性状態の場合には、前記容量の他端に高電圧を印加し、活性状態の場合には、前記容量の一端と他端とを同電位とした後、前記容量に所定の電荷が蓄積されるように前記容量の他端に所望の電圧を印加するよう制御する制御回路と、を備える。
【発明の効果】
【００１３】
本発明によれば、基準電圧値の立ち上がり時間に与える影響を抑制して、センスアンプの動作時に発生するノイズによる基準電圧値の変動を抑制することができる、という効果を奏する。
【図面の簡単な説明】
【００１４】
【図１】本実施の形態の半導体記憶装置のセンスアンプ方式に関する概略構成の一例を示す概略構成図である。
【図２】本実施の形態の半導体記憶装置、従来の半導体記憶装置、及び比較例として示した半導体記憶装置の立ち上がりの際のシミュレーション波形を示した説明図である。
【図３】本実施の形態の半導体記憶装置、従来の半導体記憶装置、及び比較例として示した半導体記憶装置におけるメモリセルのアドレス切り替えの際のＶｒｅｆ電位の変動のシミュレーション波形を示した説明図である。
【図４】本実施の形態の比較例となる半導体記憶装置のセンスアンプ方式に関する概略構成の一例を示す概略構成図である。
【図５】従来の半導体記憶装置のセンスアンプ方式に関する概略構成の一例を示す概略構成図である。
【図６】従来の半導体記憶装置のセンスアンプ動作を示すタイミングチャートである。
【図７】従来の半導体記憶装置においてアドレスを早く切り替えた際のタイミングチャートである。
【発明を実施するための形態】
【００１５】
（比較例）
以下、本実施の形態の半導体記憶装置のセンスアンプ方式について説明する前に、本実施の形態の比較例となる半導体記憶装置１００について説明する。
【００１６】
まず、上述した従来の半導体記憶装置（図６参照）において、基準電圧Ｖｒｅｆの変動を抑制するために、本発明者は、基準電圧ＶｒｅｆのノードにＭＯＳ容量を接続することを考えた。比較例として、基準電圧ＶｒｅｆのノードにＭＯＳ容量を接続した半導体記憶装置のセンスアンプ方式の機能に関する概略構成図を図４に示す。
【００１７】
図４に示すように、基準電圧ＶｒｅｆのノードにＭＯＳ容量（ＮＭＯＳトランジスタ）を接続すると、イネーブル信号を入力してから、Ｖｒｅｆ信号が立ち上がるまでの時間が遅くなるため、待機状態から動作状態への開始時間が遅くなるという問題が発生することがわかった。なお、本実施の形態で「待機状態」とは、メモリセルがセンスアンプ１１６に非接続の状態（非活性状態）をいい、「動作状態」とは、メモリセルがセンスアンプ１１６に接続された状態（活性状態）をいう。
【００１８】
（本実施の形態の実施例）
以下、図面を参照して、本実施の形態の半導体記憶装置について説明する。なお、本実施の形態は、半導体記憶装置のセンスアンプ方式に特徴を有するため、当該センスアンプ方式の機能に関連する構成・動作について説明する。なお、センスアンプ方式により読み出されるメモリ（メモリセル群）の構成は、一般的な構成を適用できる。
【００１９】
図１に、本実施の形態の半導体記憶装置のセンスアンプ方式の機能に関する概略構成図を示す。図１に示すように、本実施の形態の半導体記憶装置１０は、メモリセル群１８とビット線ＢＬで接続された電流-電圧変換回路１２と、電流-電圧変換回路１４と、センスアンプ１６と、制御回路２０と、を備えている。
【００２０】
電流−電圧変換回路１２は、複数のメモリセル群１８のうちから選択された１つのメモリセルがビット線ＢＬを介して接続される。電流−電圧変換回路１２は、選択しているメモリセルの電流値を変換して電圧値（以後、比較電圧Ｖａという）として出力する機能を有している。電流−電圧変換回路１４は、基準電流の値（電流値）を変換して電圧値（以後、基準電圧Ｖｒｅｆという）として出力する機能を有している。
【００２１】
センスアンプ１６は、基準電圧Ｖｒｅｆと比較電圧Ｖａとを比較して、比較電圧Ｖａが基準電圧Ｖｒｅｆ以上（Ｖa≧Ｖｒｅｆ）の場合は、出力端子からＨレベルの信号（出力電圧）を出力する。一方、比較電圧Ｖａが基準電圧Ｖｒｅｆ未満（Ｖa＜Ｖｒｅｆ）の場合は、出力端子からＬレベルの信号（出力電圧）を出力する。なお、本実施の形態のセンスアンプ１６は、特に限定されるものではなく、ＭＯＳトランジスタ等により構成されている、半導体記憶装置のセンスアンプ方式に一般的に用いられるセンスアンプを用いればよい。
【００２２】
また、本実施の形態では、基準電圧ＶｒｅｆのノードにＭＯＳ容量として機能するＮＭＯＳトランジスタＮＭＯＳ３のゲートが接続されている。ＮＭＯＳトランジスタＮＭＯＳ３のドレイン端子及びソース端子は、制御回路２０（ノードＡ）に接続されている。
【００２３】
制御回路２０は、ＰＭＯＳトランジスタＰＭＯＳ１、ＰＭＯＳ２、ＮＭＯＳトランジスタＮＭＯＳ１、ＮＭＯＳ２を備えている。図１に示すように、ＰＭＯＳトランジスタＰＭＯＳ１と、ＮＭＯＳトランジスタＮＭＯＳ１とは直列に接続されている。ＮＭＯＳトランジスタＮＭＯ１のソース端子は、基準電圧Ｖｒｅｆのノードに接続されている。また、ＰＭＯＳトランジスタＰＭＯＳ２とＮＭＯＳトランジスタＮＭＯＳ２とは、直列に接続されている。ＰＭＯＳトランジスタＰＭＯＳ２のドレイン端子は、ＮＭＯＳトランジスタＮＭＯ１のゲート端子に接続され、さらに、ＮＭＯＳトランジスタＮＭＯＳ３のゲート端子及びソース端子に接続されている。ＮＭＯＳトランジスタＮＭＯＳ２のゲート端子は、基準電圧Ｖｒｅｆのノードに接続されている。
【００２４】
ＰＭＯＳトランジスタＰＭＯＳ１のゲート端子には、イネーブル信号の反転信号（Ｅｎａｂｌｅ＿Ｂ）が入力される。また、ＰＭＯＳトランジスタＰＭＯＳ２のゲート端子には、イネーブル信号（Ｅｎａｂｌｅ）が入力される。
【００２５】
本実施の形態の半導体記憶装置１０における制御回路２０の動作について説明する。なお、Ｅｎａｂｌｅ信号がＬレベルの場合は、センスアンプ１６が動作（比較動作）しない不活性状態となり、Ｅｎａｂｌｅ信号がＨレベルの場合は、センスアンプ１６が動作（比較動作）する活性状態となる。
【００２６】
Ｅｎａｂｌｅ信号がＬレベルの場合（不活性状態）は、ＰＭＯＳトランジスタＰＭＯＳ２がオン状態となる。一方、ＰＭＯＳトランジスタＰＭＯＳ１はオフ状態となる。これにより、ノードＡに電流が流れ、ノードＡの電位が電源電圧レベルにまで上昇する。これにより、ＮＭＯＳトランジスタＮＭＯＳ１もオン状態になる。
【００２７】
一方、Ｅｎａｂｌｅ信号がＨレベルの場合（活性状態）は、ＰＭＯＳトランジスタＰＭＯＳ１がオン状態となる。一方、ＰＭＯＳトランジスタＰＭＯＳ２はオフ状態となる。この際、ＮＭＯＳトランジスタＮＭＯＳ１は、オン状態となっているため、電源から基準電圧Ｖｒｅｆのノードへの間に電流のパスができる。このとき、ノードＡの電位は電源電圧レベルになっているため、ＮＭＯＳトランジスタＮＭＯＳ３は、ゲート端子とソース端子及びドレイン端子とが同電位となり、ＭＯＳ容量として機能（動作）しない。そのため、ＮＭＯＳトランジスタＮＭＯＳ３は、基準電圧Ｖｒｅｆの電位の立ち上がり時間に影響を与えないため、基準電圧Ｖｒｅｆのノードの電位は、高速に充電されていく。
【００２８】
しかしながら、基準電圧Ｖｒｅｆのノードの電位が上昇していき、ＮＭＯＳトランジスタＮＭＯＳ２の閾値電圧を超えると、ＮＭＯＳトランジスタＮＭＯＳ２がオン状態になる。これにより、ノードＡの電位が徐々にグランドレベル（ＧＮＤ）にまで降下していく。
【００２９】
ノードＡの電位がグランドレベルにまで降下すると、ＮＭＯＳトランジスタＮＭＯＳ３はＭＯＳ容量として機能（動作）する。これにより、センスアンプ１６の動作（比較動作）においてスイッチングノイズが発生し、当該スイッチングノイズに応じて基準電圧Ｖｒｅｆの電位が変動した場合、変動した電位がＭＯＳ容量として機能するＮＭＯＳトランジスタＮＭＯＳ３に蓄積される。従って、基準電圧Ｖｒｅｆの電位の変動をＭＯＳ容量（ＮＭＯＳトランジスタＮＭＯＳ３）により抑制することができる。
【００３０】
図２に、本実施の形態の半導体記憶装置１０の立ち上がりの際のシミュレーション波形を示す。なお、図２では、比較のため、上述した従来の半導体記憶装置１１０、及び比較例として示した上述の半導体記憶装置１００の立ち上がりの際のシミュレーション波形も合わせて示す。
【００３１】
図２に示すように、本実施の形態の半導体記憶装置１０における基準電圧Ｖｒｅｆの電位が所望の値になるまでの時間と、従来の半導体記憶装置１１０における基準電圧Ｖｒｅｆの電位が所望の値になるまでの時間がほぼ、同程度であることがわかる。また、比較例の半導体記憶装置１００における基準電圧Ｖｒｅｆの電位が所望の値になるまでの時間は、本実施の形態の半導体記憶装置１０よりも長くかかることがわかる。
【００３２】
また、図３に、本実施の形態の半導体記憶装置１０のメモリセル（メモリセル群１８）におけるアドレスの切り替えの際のＶｒｅｆ電位の変動のシミュレーション波形を示す。なお、図３では、図２と同様に、比較のため、上述した従来の半導体記憶装置１１０、及び比較例として示した半導体記憶装置１００におけるアドレスの切り替えの際のＶｒｅｆ電位の変動のシミュレーション波形を示す。図３に示すように、本実施の形態の半導体記憶装置１０におけるアドレスの切り替えの際のＶｒｅｆ電位の変動は、従来の半導体記憶装置１１０及び比較例の半導体記憶装置１００に比べて、少ないことがわかる。
【００３３】
以上説明したように本実施の形態の半導体記憶装置１０は、基準電圧ＶｒｅｆのノードにＭＯＳ容量として機能するＮＭＯＳトランジスタＮＭＯＳ３が接続されており、当該ＮＭＯＳトランジスタＮＭＯＳ３のＭＯＳ容量としての動作（機能）を制御回路２０により制御している。制御回路２０は、ＮＭＯＳトランジスタＮＭＯＳ３を基準電圧Ｖｒｅｆの電位がグランドレベルの場合には、ＭＯＳ容量として動作しないように制御し、基準電圧Ｖｒｅｆの電位が立ち上がった場合には、ＭＯＳ容量として動作するように制御する。
【００３４】
これにより、基準電圧Ｖｒｅｆの立ち上がりの時間に影響を与えない（立ち上がり時間が長くならない）で、アドレスの切り替えの際にセンスアンプ１６の動作により生じるスイッチングノイズによる基準電圧Ｖｒｅｆの電位の変動を抑制することができる。
【００３５】
なお、本実施の形態で説明した半導体記憶装置１０、及び制御回路２０等の構成、動作、シミュレーション波形等は一例であり、本発明の主旨を逸脱しない範囲内において状況に応じて変更可能であることは言うまでもない。
【符号の説明】
【００３６】
１０  半導体記憶装置
１６  センスアンプ
２０  制御回路
ＰＭＯＳ１、ＰＭＯＳ２  ＰＭＯＳトランジスタ
ＮＭＯＳ１、ＮＭＯＳ２  ＮＭＯＳトランジスタ
ＮＭＯＳ３  ＭＯＳ容量、ＮＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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