(57)【特許請求の範囲】
【請求項１】
基体と、前記基体上の絶縁層と、前記絶縁層上の半導体層とを有する半導体基板と、
前記半導体層に形成された半導体素子と、
素子分離領域において、前記半導体層、前記絶縁層および前記基体に形成された溝部に埋め込まれた素子分離膜と
を有し、
前記絶縁層と前記素子分離膜との間に酸化防止膜が介在し、
前記溝部の側面に露出している前記半導体層、および、前記溝部の底面に露出している前記基体は、前記素子分離膜と直接接していることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記絶縁層と前記素子分離膜は酸化シリコン膜を含むことを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記酸化防止膜は窒化シリコン膜を含むことを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記絶縁層は、前記溝部の側面から後退しており、
前記酸化防止膜は、後退した前記絶縁層と前記素子分離膜との間に介在するとともに、上下から前記半導体層と前記基体に挟まれていることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記酸化防止膜は、前記溝部の側面に露出している前記半導体層と前記素子分離膜との間、ならびに、前記溝部の底面および前記溝部の側面に露出している前記基体と前記素子分離膜との間には、介在しない、半導体装置。
【請求項６】
（ａ）基体と、前記基体上の絶縁層と、前記絶縁層上の半導体層とを有する半導体基板を準備する工程、
（ｂ）素子分離領域において、前記半導体層、前記絶縁層および前記基体をエッチングして溝部を形成する工程、
（ｃ）前記絶縁層のうち、前記溝部の側面に露出した部分をエッチングして前記溝部の側面に凹部を形成する工程、
（ｄ）前記凹部を埋め込むとともに前記溝部の側面を被覆するように酸化防止膜を形成する工程、
（ｅ）形成された前記酸化防止膜のうち、前記凹部を埋め込む部分が残るように、前記酸化防止膜をエッチングする工程、
（ｆ）前記凹部が前記酸化防止膜により埋め込まれた状態で、前記溝部を埋め込むように素子分離膜を形成する工程、
を有することを特徴とする半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法において、
前記絶縁層と前記素子分離膜は酸化シリコン膜を含むことを特徴とする半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
前記酸化防止膜は窒化シリコン膜を含むことを特徴とする半導体装置の製造方法。
【請求項９】
請求項６記載の半導体装置の製造方法において、
（ｇ）形成された前記素子分離膜を研磨する工程、
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、ＳＯＩ基板に形成された半導体素子を備える半導体装置およびその製造方法に適用して有効な技術に関する。
【背景技術】
【０００２】
半導体装置には、素子分離領域において、半導体基板に素子分離溝を形成し、形成した素子分離溝に絶縁膜を埋め込むことで素子分離膜が形成される。素子分離膜が形成された素子分離領域により規定された活性領域に種々の半導体素子が形成されることによって、半導体装置が製造される。各活性領域に形成された半導体素子同士は、素子分離領域に形成された素子分離膜により電気的に分離することができる。
【０００３】
特開２０１０−２６３１０４号公報（特許文献１）には、半導体基板の素子分離溝の側面に耐酸化性のサイドウォール膜を形成し、素子分離溝の側面の酸化を防止する技術が記載されている。
【０００４】
また、半導体装置の高集積化が進むにつれて、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）等の電界効果トランジスタはスケーリング則に従い微細化されるが、微細化に伴って短チャネル特性や閾値電圧の均一性などの性能が低下するという問題が生ずる。一方、バルク基板上に埋め込み酸化膜であるＢＯＸ（Buried Oxide）層と半導体層であるＳＯＩ（Silicon On Insulator）層が形成されたＳＯＩ基板上のＭＩＳＦＥＴは、バルク基板上のＭＩＳＦＥＴに比べて短チャネル特性や閾値電圧の均一性などの性能において優れる。このことから、ＳＯＩ基板上のＭＩＳＦＥＴが、回路線幅が２０ｎｍの世代以降の半導体装置を実現するために必要な技術と考えられている。
【０００５】
例えば、非特許文献１には、ＳＯＩ基板のＢＯＸ層の膜厚を従来のＳＯＩ基板よりも薄くすると、バルク基板の電位を制御することにより閾値電圧を制御することができ、低電圧動作化や低消費電力化に極めて有利であることが記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−２６３１０４号公報
【非特許文献】
【０００７】
【非特許文献１】N. Sugii et al, “Comprehensive study on Vth variability in silicon on thin BOX (SOTB) CMOS with small random-dopant fluctuation: Finding a way to further reduce variation”, IEDM 2008, p249.
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明者の検討によれば、次のことが分かった。
【０００９】
バルク基板の電位を用いて閾値電圧を制御するためには、ＢＯＸ層の膜厚が均一になることが必要である。ところが、従来の技術で素子分離領域に素子分離膜を形成すると、素子分離膜を熱処理する際に、活性領域の素子分離領域側部分において、ＳＯＩ層が素子分離膜を通して拡散する酸素により酸化され、ＢＯＸ層の膜厚が局所的に厚くなってしまうことが分かった。
【００１０】
ＢＯＸ層の膜厚が局所的に厚くなるなどして変動すると、ＭＩＳＦＥＴの閾値電圧も変動する。また、ＭＩＳＦＥＴのチャネル長が短くなると、素子分離領域側部分の寄与が大きくなる。従って、チャネル長が短い半導体素子において、ＢＯＸ層の膜厚が変動すると、例えば半導体装置の閾値電圧等の電気的特性の均一性が低下するなどして、半導体装置の性能を低下させる。
【００１１】
本発明の目的は、半導体装置の性能を向上させることができる技術を提供することにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１４】
代表的な実施の形態による半導体装置は、ＳＯＩ基板に設けた素子分離膜との間に酸化防止膜を介在させたものである。
【００１５】
また、代表的な実施の形態による半導体装置の製造方法は、ＳＯＩ基板のＳＯＩ層、ＢＯＸ層および支持基板をエッチングして溝部を形成し、溝部の側面に露出したＢＯＸ層に凹部を形成する。そして、形成された凹部を埋め込むように酸化防止膜を形成し、凹部を埋め込む部分が残るように酸化防止膜をエッチングし、凹部が酸化防止膜により埋め込まれた状態で、溝部を埋め込むように素子分離膜を形成する。
【発明の効果】
【００１６】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１７】
代表的な実施の形態によれば、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【００１８】
【図１】実施の形態１の半導体装置の要部断面図である。
【図２】実施の形態１の半導体装置の要部断面図である。
【図３】実施の形態１の半導体装置の製造工程の一部を示す製造プロセスフロー図である。
【図４】実施の形態１の半導体装置の製造工程の一部を示す製造プロセスフロー図である。
【図５】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図６】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図７】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図８】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図９】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１０】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１１】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１２】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１３】実施の形態１の第１変形例の半導体装置の製造工程の一部を示す製造プロセスフロー図である。
【図１４】実施の形態１の第１変形例の半導体装置の製造工程中の要部断面図である。
【図１５】実施の形態１の第１変形例の半導体装置の製造工程中の要部断面図である。
【図１６】実施の形態１の第１変形例の半導体装置の製造工程中の要部断面図である。
【図１７】実施の形態１の第１変形例の半導体装置の製造工程中の要部断面図である。
【図１８】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１９】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図２０】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図２１】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図２２】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図２３】酸化防止膜を形成しない比較例の半導体装置の素子分離領域近傍を拡大して示す要部断面図である。
【図２４】酸化防止膜を形成しない比較例の半導体装置の素子分離領域近傍を観察した画像から得た要部断面図である。
【図２５】実施の形態２の半導体装置の要部断面図である。
【図２６】実施の形態２の半導体装置の要部断面図である。
【図２７】実施の形態２の半導体装置の製造工程の一部を示す製造プロセスフロー図である。
【図２８】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図２９】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図３０】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図３１】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図３２】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図３３】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図３４】実施の形態２の第１変形例の半導体装置の製造工程の一部を示す製造プロセスフロー図である。
【図３５】実施の形態２の第１変形例の半導体装置の製造工程中の要部断面図である。
【図３６】実施の形態２の第１変形例の半導体装置の製造工程中の要部断面図である。
【図３７】実施の形態２の第１変形例の半導体装置の製造工程中の要部断面図である。
【図３８】実施の形態２の第１変形例の半導体装置の製造工程中の要部断面図である。
【図３９】実施の形態２の第１変形例の半導体装置の製造工程中の要部断面図である。
【図４０】実施の形態２の第１変形例の半導体装置の製造工程中の要部断面図である。
【図４１】実施の形態２の第１変形例の半導体装置の製造工程中の要部断面図である。
【図４２】実施の形態２の第２変形例の半導体装置の製造工程の一部を示す製造プロセスフロー図である。
【図４３】実施の形態２の第２変形例の半導体装置の製造工程中の要部断面図である。
【図４４】実施の形態２の第２変形例の半導体装置の製造工程中の要部断面図である。
【図４５】実施の形態２の第２変形例の半導体装置の製造工程中の要部断面図である。
【図４６】実施の形態２の第２変形例の半導体装置の製造工程中の要部断面図である。
【図４７】実施の形態２の第２変形例の半導体装置の製造工程中の要部断面図である。
【図４８】実施の形態２の第２変形例の半導体装置の製造工程中の要部断面図である。
【図４９】実施の形態２の第２変形例の半導体装置の製造工程中の要部断面図である。
【図５０】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図５１】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図５２】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図５３】実施の形態３の半導体装置の要部断面図である。
【図５４】実施の形態３の半導体装置の要部断面図である。
【図５５】実施の形態３の半導体装置の製造工程の一部を示す製造プロセスフロー図である。
【図５６】実施の形態３の半導体装置の製造工程中の要部断面図である。
【図５７】実施の形態３の半導体装置の製造工程中の要部断面図である。
【図５８】実施の形態３の半導体装置の製造工程中の要部断面図である。
【図５９】実施の形態３の半導体装置の製造工程中の要部断面図及び窒素濃度の分布を模式的に示すグラフである。
【図６０】実施の形態３の半導体装置の製造工程中の要部断面図である。
【図６１】実施の形態３の半導体装置の製造工程中の要部断面図である。
【図６２】実施の形態３の半導体装置の製造工程中の要部断面図である。
【図６３】実施の形態３の半導体装置の製造工程中の要部断面図である。
【図６４】実施の形態３の半導体装置の製造工程中の要部断面図である。
【図６５】実施の形態３の半導体装置の製造工程中の要部断面図である。
【図６６】実施の形態３の半導体装置の製造工程中の要部断面図である。
【図６７】実施の形態３の半導体装置の製造工程中の要部断面図である。
【図６８】実施の形態３の半導体装置の製造工程中の要部断面図である。
【発明を実施するための形態】
【００１９】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２１】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２２】
（実施の形態１）
＜半導体装置＞
本発明の一実施の形態である半導体装置を図面を参照して説明する。本実施の形態の半導体装置は、半導体素子としてＭＩＳＦＥＴを有する半導体装置である。
【００２３】
図１および図２は、実施の形態１の半導体装置の要部断面図である。図２は、図１のｎチャネル型のＭＩＳＦＥＴＱ１近傍領域を拡大して示す図である。なお、図１では、図面を見易くするために、一部の素子分離領域５の図示を省略している。
【００２４】
図１に示されるように、本実施の形態の半導体装置に備えられるＭＩＳＦＥＴは、ＳＯＩ基板１に形成される。ＳＯＩ基板１は、基体である支持基板２と、支持基板２の主面（表面）上に形成された絶縁層すなわち埋め込み酸化膜であるＢＯＸ層３と、ＢＯＸ層３上に形成された半導体層であるＳＯＩ層４とを有する。ＳＯＩ層４には、半導体素子としてＭＩＳＦＥＴが形成されている。支持基板２は、例えば、単結晶シリコン基板である。ＢＯＸ層３は、例えば、酸化シリコン膜であり、その膜厚は、例えば、４〜１００ｎｍ程度である。また、ＳＯＩ層４は、例えば、単結晶シリコン層であり、その膜厚は、例えば、４〜１００ｎｍ程度である。
【００２５】
ＳＯＩ基板１の主面上には、素子分離領域５とＭＩＳＦＥＴ形成領域（活性領域）６Ａ、６Ｂが規定されている。ＭＩＳＦＥＴ形成領域６Ａ、６Ｂは、素子分離領域５により区画された領域である。ＭＩＳＦＥＴ形成領域６Ａ、６ＢにおけるＳＯＩ層４には、ＭＩＳＦＥＴなどの半導体素子が形成されている。ＭＩＳＦＥＴ形成領域６Ａは、ＳＯＩ層４上にｎチャネル型のＭＩＳＦＥＴＱ１が形成された領域（ｎ型ＭＩＳＦＥＴ形成領域６Ａ）である。ＭＩＳＦＥＴ形成領域６Ｂは、ＳＯＩ層４上にｐチャネル型のＭＩＳＦＥＴＱ２が形成された領域（ｐ型ＭＩＳＦＥＴ形成領域６Ｂ）である。
【００２６】
なお、図１においては、理解を簡単にするために、ｎ型ＭＩＳＦＥＴ形成領域６Ａおよびｐ型ＭＩＳＦＥＴ形成領域６Ｂを互いに隣接して示しているが、ｎ型ＭＩＳＦＥＴ形成領域６Ａおよびｐ型ＭＩＳＦＥＴ形成領域６Ｂの実際の位置関係は、必要に応じて変更することができる。
【００２７】
ｎ型ＭＩＳＦＥＴ形成領域６Ａおよびｐ型ＭＩＳＦＥＴ形成領域６Ｂにおいて、支持基板２には、それぞれウェル領域ＰＷ、ＮＷが形成されている。ｎ型ＭＩＳＦＥＴ形成領域６Ａにはｐ型ウェル領域ＰＷが形成されており、ｐ型ＭＩＳＦＥＴ形成領域６Ｂにはｎ型ウェル領域ＮＷが形成されている。
【００２８】
なお、ｎ型ＭＩＳＦＥＴ形成領域６Ａに形成されたｐ型ウェル領域ＰＷの下側（主面と反対側）にはディープウェル領域ＤＷが形成されていてもよい。
【００２９】
始めに、ｎ型ＭＩＳＦＥＴ形成領域６Ａに形成されたｎチャネル型のＭＩＳＦＥＴＱ１の具体的な構成について説明する。
【００３０】
ｎチャネル型のＭＩＳＦＥＴＱ１のゲート電極ＧＥは、ｎ型ＭＩＳＦＥＴ形成領域６Ａにおいて、支持基板２に形成されたｐ型ウェル領域ＰＷ上に、ＢＯＸ層３、ＳＯＩ層４、ゲート絶縁膜ＧＩを介して形成されている。
【００３１】
ゲート絶縁膜ＧＩは、例えば酸化シリコン膜または酸窒化シリコン膜である。あるいは、ゲート絶縁膜ＧＩとして、例えば、酸化ハフニウム（ＨｆＯ２）膜、酸化ジルコニウム（ＺｒＯ２）膜、酸化アルミニウム（Ａｌ２Ｏ３）膜、酸化タンタル（Ｔａ２Ｏ５）膜または酸化ランタン（Ｌａ２Ｏ３）膜などの金属酸化物膜であるＨｉｇｈ−ｋ膜（高誘電率膜）を用いることもできる。さらに、ゲート絶縁膜ＧＩとして、酸化シリコン膜（または酸窒化シリコン膜）とＨｉｇｈ−ｋ膜（高誘電率膜）との積層膜を用いることもできる。
【００３２】
ゲート電極ＧＥは、例えば不純物が導入されて低抵抗率とされている多結晶シリコン膜（ドープトポリシリコン膜）である。あるいは、ゲート電極ＧＥとして、例えば、窒化チタン（ＴｉＮ）膜、窒化タンタル（ＴａＮ）膜、窒化タングステン（ＷＮ）膜、炭化チタン（ＴｉＣ）膜、炭化タンタル（ＴａＣ）膜、炭化タングステン（ＷＣ）膜または窒化炭化タンタル（ＴａＣＮ）膜などの金属膜を用いることもできる。さらに、これらの金属膜と多結晶シリコン膜との積層構造であるＭＩＰＳ（Metal Inserted Poly-silicon Stack）構造とすることもできる。そして、ゲート電極ＧＥの側壁上には、側壁絶縁膜としてサイドウォールスペーサＳＷが形成されている。
【００３３】
ｎ型ＭＩＳＦＥＴ形成領域６Ａであって、サイドウォールスペーサＳＷが形成されたゲート電極ＧＥを挟んで両側の部分には、ＳＯＩ層４上に選択エピタキシャル成長により選択的に成長させたシリコン層からなるソース・ドレイン領域ＳＤが形成されている。ｎ型ＭＩＳＦＥＴ形成領域６Ａでは、ソース・ドレイン領域ＳＤは、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物を拡散させたｎ型半導体領域である。
【００３４】
なお、選択エピタキシャル成長によりＳＯＩ層４上に形成されたソース・ドレイン領域ＳＤに代え、ＳＯＩ層４であってサイドウォールスペーサＳＷが形成されたゲート電極ＧＥを挟んで両側の部分にｎ型の不純物を拡散させることでｎ型半導体領域を形成し、ソース・ドレイン領域とすることもできる。また、ＳＯＩ層４中に、ｎ−型半導体領域（エクステンション領域）とそれよりも高不純物濃度のｎ＋型半導体領域（ソース・ドレイン領域）とを形成し、ＬＤＤ（Lightly Doped Drain）構造のソース・ドレイン領域とすることもできる。
【００３５】
さらに、ソース・ドレイン領域ＳＤ上およびゲート電極ＧＥ上に、サリサイド（Salicide：Self Aligned Silicide）技術を用いて、コバルトシリサイド層またはニッケルシリサイド層などの金属シリサイド層を形成することもできる。
【００３６】
次に、ｐ型ＭＩＳＦＥＴ形成領域６Ｂに形成されたｐチャネル型のＭＩＳＦＥＴＱ２の具体的な構成について、ｎチャネル型のＭＩＳＦＥＴＱ１と異なる点を中心に説明する。
【００３７】
ｐチャネル型のＭＩＳＦＥＴＱ２のゲート電極ＧＥは、ｐ型ＭＩＳＦＥＴ形成領域６Ｂにおいて、支持基板２に形成されたｎ型ウェル領域ＮＷ上に、ＢＯＸ層３、ＳＯＩ層４、ゲート絶縁膜ＧＩを介して形成されている。ゲート絶縁膜ＧＩとして、ｎチャネル型のＭＩＳＦＥＴＱ１のゲート絶縁膜ＧＩと同様の材料を用いることができる。また、ゲート電極ＧＥとして、ｎチャネル型のＭＩＳＦＥＴＱ１のゲート電極ＧＥと同様の材料を用いることができる。そして、ゲート電極ＧＥの側壁上には、側壁絶縁膜としてサイドウォールスペーサＳＷが形成されている。
【００３８】
ｐ型ＭＩＳＦＥＴ形成領域６Ｂであって、サイドウォールスペーサＳＷが形成されたゲート電極ＧＥを挟んで両側の部分には、ＳＯＩ層４上に選択エピタキシャル成長により選択的に成長させたシリコン層からなるソース・ドレイン領域ＳＤが形成されている。ｐ型ＭＩＳＦＥＴ形成領域６Ｂでは、ソース・ドレイン領域ＳＤは、例えばホウ素（Ｂ）などのｐ型の不純物を拡散させたｐ型半導体領域である。
【００３９】
なお、ｐ型ＭＩＳＦＥＴ形成領域６Ｂでも、ｎ型ＭＩＳＦＥＴ形成領域６Ａと同様に、ＳＯＩ層４であってサイドウォールスペーサＳＷが形成されたゲート電極ＧＥを挟んで両側の部分にｐ型の不純物を拡散させることでｐ型半導体領域を形成し、ソース・ドレイン領域とすることができる。また、ｐ型ＭＩＳＦＥＴ形成領域６Ｂでも、ＬＤＤ構造のソース・ドレイン領域とすることができる。さらに、ｐ型ＭＩＳＦＥＴ形成領域６Ｂでも、ソース・ドレイン領域ＳＤ上およびゲート電極ＧＥ上に、サリサイド技術を用いて、金属シリサイド層を形成することができる。
【００４０】
このように、ｎ型ＭＩＳＦＥＴ形成領域６Ａにｎチャネル型のＭＩＳＦＥＴＱ１が形成され、ｐ型ＭＩＳＦＥＴ形成領域６Ｂにｐチャネル型のＭＩＳＦＥＴＱ２が形成されている。
【００４１】
素子分離領域５は、ｎチャネル型のＭＩＳＦＥＴＱ１が形成されたｎ型ＭＩＳＦＥＴ形成領域６Ａ、および、ｐチャネル型のＭＩＳＦＥＴＱ２が形成されたｐ型ＭＩＳＦＥＴ形成領域６Ｂを区画する領域である。素子分離領域５では、ＳＯＩ基板１の主面に、ＳＯＩ層４およびＢＯＸ層３を貫通し、底面７ａが支持基板２の厚みの途中に位置するように、素子分離溝（溝）７が形成されており、形成された溝７に、素子分離膜８が埋め込まれている。素子分離膜８は、ｎ型ＭＩＳＦＥＴ形成領域６Ａに形成されたｎチャネル型のＭＩＳＦＥＴＱ１、および、ｐ型ＭＩＳＦＥＴ形成領域６Ｂに形成されたｐチャネル型のＭＩＳＦＥＴＱ２を分離する。素子分離膜８は、好ましくは酸化シリコン膜からなる。素子分離領域５における素子分離膜８は、後述するように、ＳＴＩ（Shallow Trench Isolation）法により形成することができる。
【００４２】
本実施の形態では、ＢＯＸ層３のうち溝７の側面７ｂに露出した部分と、素子分離膜８との間には、酸化防止膜９が介在する。酸化防止膜９は、溝７を埋め込むように形成された素子分離膜８を焼き締めるための熱処理（アニール処理）を行う際に、ＳＯＩ層４の酸化を防止する。
【００４３】
支持基板２およびＳＯＩ層４が単結晶シリコンからなり、ＢＯＸ層３が酸化シリコン膜であるときは、酸化防止膜９として窒化シリコン膜を用いることが好ましい。このとき、酸化防止膜９は、溝７を形成した後、溝７の底面７ａおよび側面７ｂを全面に亘り被覆するように、窒化シリコン膜を堆積することにより形成することができる。あるいは、酸化防止膜９は、溝７を形成した後、溝７の底面７ａおよび側面７ｂを窒化処理することにより形成することができる。
【００４４】
また、本実施の形態の半導体装置は、ＳＯＩ層４に形成されるＭＩＳＦＥＴＱ１、Ｑ２よりも高耐圧のＭＩＳＦＥＴＱ３を有することができる。高耐圧のＭＩＳＦＥＴＱ３は、ＳＯＩ基板１の主面の一部の領域において、ＳＯＩ層４およびＢＯＸ層３を除去することで支持基板２が露出した領域に形成することができる。このとき、ＳＯＩ基板１には、図１に示されるように、支持基板２が露出した領域であって、高耐圧のＭＩＳＦＥＴＱ３を形成するための高耐圧ＭＩＳＦＥＴ形成領域６Ｃが規定されている。
【００４５】
高耐圧のＭＩＳＦＥＴＱ３をｎチャネル型のＭＩＳＦＥＴとする場合、高耐圧ＭＩＳＦＥＴ形成領域６Ｃにおいて、支持基板２には、例えばｎ型ＭＩＳＦＥＴ形成領域６Ａにおけるｐ型ウェル領域ＰＷよりもｐ型の不純物濃度が小さい高耐圧ウェル領域ＨＷを形成することができる。あるいは、高耐圧のＭＩＳＦＥＴＱ３をｐチャネル型のＭＩＳＦＥＴとする場合、高耐圧ＭＩＳＦＥＴ形成領域６Ｃにおいて、支持基板２には、例えばｐ型ＭＩＳＦＥＴ形成領域６Ｂにおけるｎ型ウェル領域ＮＷよりもｎ型の不純物濃度が小さい高耐圧ウェル領域ＨＷを形成することができる。
【００４６】
高耐圧のＭＩＳＦＥＴＱ３のゲート電極ＧＥは、高耐圧ＭＩＳＦＥＴ形成領域６Ｃにおいて、支持基板２に形成された高耐圧ウェル領域ＨＷ上に、ゲート絶縁膜ＧＩを介して形成されている。ゲート絶縁膜ＧＩとして、ｎチャネル型のＭＩＳＦＥＴＱ１のゲート絶縁膜ＧＩと同様の材料を用いることができる。また、ゲート電極ＧＥとして、ｎチャネル型のＭＩＳＦＥＴＱ１のゲート電極ＧＥと同様の材料を用いることができる。そして、ゲート電極ＧＥの側壁上には、側壁絶縁膜としてサイドウォールスペーサＳＷが形成されている。
【００４７】
高耐圧ＭＩＳＦＥＴ形成領域６Ｃであって、サイドウォールスペーサＳＷが形成されたゲート電極ＧＥを挟んで両側の部分には、支持基板２に不純物を拡散させることでソース・ドレイン領域ＳＤが形成されている。
【００４８】
なお、高耐圧ＭＩＳＦＥＴ形成領域６Ｃでも、ｎ型ＭＩＳＦＥＴ形成領域６Ａと同様に、ＬＤＤ構造のソース・ドレイン領域とすることができる。さらに、高耐圧ＭＩＳＦＥＴ形成領域６Ｃでも、ソース・ドレイン領域ＳＤ上、および、ゲート電極ＧＥ上に、サリサイド技術を用いて、金属シリサイド層を形成することができる。
【００４９】
上記したＳＯＩ基板１の主面（表面）全面上には、ｎチャネル型のＭＩＳＦＥＴＱ１、ｐチャネル型のＭＩＳＦＥＴＱ２および高耐圧のＭＩＳＦＥＴＱ３のそれぞれのゲート電極ＧＥ、サイドウォールスペーサＳＷおよびソース・ドレイン領域ＳＤを覆うように、層間絶縁膜１０が形成されている。層間絶縁膜１０は、例えば、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜とそれよりも厚い酸化シリコン膜との積層膜（窒化シリコン膜が下層側）などからなり、層間絶縁膜１０の上面は、ｎ型ＭＩＳＦＥＴ形成領域６Ａ、ｐ型ＭＩＳＦＥＴ形成領域６Ｂ、および高耐圧ＭＩＳＦＥＴ形成領域６Ｃでその高さがほぼ一致するように、平坦化されている。
【００５０】
層間絶縁膜１０にはコンタクトホールＣＮＴが形成されており、コンタクトホールＣＮＴ内には、導電性のプラグＰＧが形成されている。コンタクトホールＣＮＴおよびそれを埋め込むプラグＰＧは、ｎ型ＭＩＳＦＥＴ形成領域６Ａ、ｐ型ＭＩＳＦＥＴ形成領域６Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域６Ｃのソース・ドレイン領域ＳＤ上およびゲート電極ＧＥ上などに形成されている。プラグＰＧの底部は、ｎ型ＭＩＳＦＥＴ形成領域６Ａ、ｐ型ＭＩＳＦＥＴ形成領域６Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域６Ｃに形成されたソース・ドレイン領域ＳＤおよびゲート電極ＧＥと電気的に接続されている。
【００５１】
プラグＰＧが埋め込まれた層間絶縁膜１０上には、例えば酸化シリコン膜などからなる絶縁膜１１が形成されており、絶縁膜１１に形成された配線溝（開口部）内に第１層配線としての配線Ｍ１が形成されている。配線Ｍ１は、プラグＰＧを介して、ｎ型ＭＩＳＦＥＴ形成領域６Ａ、ｐ型ＭＩＳＦＥＴ形成領域６Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域６Ｃに形成されたソース・ドレイン領域ＳＤおよびゲート電極ＧＥなどと電気的に接続されている。
【００５２】
配線Ｍ１は、ダマシン技術（ここではシングルダマシン技術）により形成されているが、他の形態として、パターニングされた導体膜（例えばタングステン配線またはアルミニウム配線）により形成することもできる。
【００５３】
＜半導体装置の製造工程＞
本実施の形態の半導体装置の製造工程を図面を参照して説明する。図３および図４は、実施の形態１の半導体装置の製造工程の一部を示す製造プロセスフロー図である。図５〜図１２および図１８〜図２２は、実施の形態１の半導体装置の製造工程中の要部断面図である。図１３は、実施の形態１の第１変形例の半導体装置の製造工程の一部を示す製造プロセスフロー図である。図１４〜図１７は、実施の形態１の第１変形例の半導体装置の製造工程中の要部断面図である。なお、図５〜図１２および図１４〜図１７では、素子分離領域近傍を拡大して示す。
【００５４】
まず、図５に示されるように、ＳＯＩ基板１を準備する（図３のステップＳ１）。このＳＯＩ基板１は、前述したとおり、基体である支持基板２と、支持基板２の主面（表面）上に形成された絶縁層すなわち埋め込み酸化膜であるＢＯＸ層３と、ＢＯＸ層３上に形成された半導体層であるＳＯＩ層４とを有する。支持基板２は、例えば、単結晶シリコン基板である。ＢＯＸ層３は、例えば、酸化シリコン膜であり、その膜厚は、例えば、４〜１００ｎｍ程度である。また、ＳＯＩ層４は、例えば、単結晶シリコン層であり、その膜厚は、例えば、４〜１００ｎｍ程度である。
【００５５】
次に、ＳＯＩ基板１の素子分離領域５において、ＳＴＩ法により素子分離膜８を形成する。
【００５６】
図６に示されるように、ＳＯＩ基板１の主面（表面）全面上に、絶縁膜２１、絶縁膜２２、絶縁膜２３を順次形成する（図３のステップＳ２）。まず、ＳＯＩ基板１を酸化（好ましくは熱酸化）して、ＳＯＩ基板１の主面（表面）全面上に、すなわちＳＯＩ層４上に、絶縁膜（酸化膜）２１を形成する。次に、ＳＯＩ基板１の主面（表面）全面上に、すなわち絶縁膜２１上に、ＣＶＤ（Chemical Vapor Deposition：化学気相成長）法（例えば熱ＣＶＤ法）などにより、絶縁膜２２を形成（堆積）する。次に、ＳＯＩ基板１の主面（表面）全面上に、すなわち絶縁膜２２上に、ＣＶＤ法（例えば熱ＣＶＤ法）などにより、絶縁膜２３を形成（堆積）する。絶縁膜２１は、好ましくは酸化シリコン膜からなり、絶縁膜２２は、好ましくは窒化シリコン膜からなり、絶縁膜２３は、好ましくは酸化シリコン膜からなる。絶縁膜２１の厚みは、例えば５〜２０ｎｍ程度とすることができ、絶縁膜２２の厚みは、例えば５０〜１５０ｎｍ程度とすることができ、絶縁膜２３の厚みは、例えば１０〜１００ｎｍ程度とすることができる。
【００５７】
次に、ＳＯＩ基板１の主面（表面）全面上に、すなわち絶縁膜２３上に、フォトレジスト層を塗布した後、このフォトレジスト層を露光、現像することで、図７に示されるように、フォトレジストパターンＰＲ１を形成する（図３のステップＳ３）。フォトレジストパターンＰＲ１は、素子分離領域５に開口部を有している。
【００５８】
次に、フォトレジストパターンＰＲ１をエッチングマスクとして用いて、絶縁膜２３、絶縁膜２２、絶縁膜２１およびＳＯＩ基板１を順次ドライエッチング（プラズマドライエッチング）することにより、図８に示されるように、溝（素子分離溝）７を形成する（図３のステップＳ４）。このステップＳ４では、例えばプラズマドライエッチングによって溝７を形成する。溝７は、絶縁膜２３、絶縁膜２２、絶縁膜２１、ＳＯＩ層４、ＢＯＸ層３および支持基板２にかけて形成されている。すなわち、溝７は、絶縁膜２３、絶縁膜２２、絶縁膜２１、ＳＯＩ層４、ＢＯＸ層３を貫通し、溝７の底面７ａが支持基板２の厚みの途中に位置するように形成されている。従って、溝７の底面７ａおよび側面７ｂに支持基板２が露出しており、溝７の側面７ｂにＢＯＸ層３、ＳＯＩ層４、絶縁膜２１、絶縁膜２２、絶縁膜２３が露出している。支持基板２における溝７の深さ（支持基板２の上面から溝７の底面７ａまでの深さ）は、例えば３００〜７００ｎｍ程度である。溝７の形成後、フォトレジストパターンＰＲ１は除去する。図８には、フォトレジストパターンＰＲ１を除去した段階（状態）が示されている。
【００５９】
次に、図９に示されるように、溝７の内部（すなわち溝７の底面７ａおよび側面７ｂ）および絶縁膜２３の表面を被覆するように、ＣＶＤ法（例えば熱ＣＶＤ法）などにより、酸化防止膜９を形成（堆積）する（図３のステップＳ５）。このとき、支持基板２のうち、溝７の底面７ａおよび側面７ｂに露出している部分、ならびに、ＢＯＸ層３、ＳＯＩ層４、絶縁膜２１、絶縁膜２２、絶縁膜２３のうち、溝７の側面７ｂに露出している部分は、全面に亘り酸化防止膜９により被覆される。酸化防止膜９は、好ましくは窒化シリコン膜からなる。酸化防止膜９は、後述する素子分離膜８の熱処理（アニール処理）その他の各工程における熱処理を行う際に、素子分離膜８を通して供給される酸素によるＳＯＩ層４の酸化を防止することができる。酸化防止膜９の厚みは、例えば１〜１０ｎｍ程度とすることができる。
【００６０】
次に、図１０に示されるように、ＳＯＩ基板１の主面（表面）全面上に、すなわち酸化防止膜９上に、溝７を埋め込むように、素子分離膜８を形成（堆積）する（図３のステップＳ６）。素子分離膜８は、好ましくは酸化シリコン膜からなる。素子分離膜８は、好ましくはプラズマＣＶＤにより形成し、特に好ましくはＨＤＰ（High Density Plasma：高密度プラズマ）−ＣＶＤ法により形成する。素子分離膜８は、溝７を埋め込むことができるような厚みに形成する。溝７の深さにもよるが、素子分離膜８の厚みは、例えば５００〜１０００ｎｍ程度とすることができる。プラズマＣＶＤ法（特にＨＤＰ−ＣＶＤ法）により素子分離膜８を成膜した場合、酸化防止膜９は、素子分離膜８を堆積する際のＳＯＩ基板１へのダメージを防止する作用も備えている。
【００６１】
次に、溝７内に埋め込まれた素子分離膜８を焼き締めるための熱処理（アニール処理）を行う。この熱処理は、ＳＯＩ基板１を例えば４００〜１２００℃程度で熱処理することにより、行うことができる。
【００６２】
次に、素子分離膜８をＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により研磨する（図３のステップＳ７）。これにより、図１１に示されるように、溝７の外部の素子分離膜８が除去され、溝７内に素子分離膜８が残される。また、このＣＭＰ処理の際に、絶縁膜２２上の素子分離膜８、酸化防止膜９および絶縁膜２３も除去され、絶縁膜２２の上面が露出される。また、このＣＭＰ処理は、素子分離膜８および絶縁膜２３（酸化シリコン膜）の研磨速度に比べて、絶縁膜２２（窒化シリコン膜）の研磨速度が小さくなるような条件で行われるため、絶縁膜２２はＣＭＰ処理のストッパ膜（または保護膜）として機能することができる。
【００６３】
次に、図１２に示されるように、絶縁膜２２、２１を除去し、素子分離膜８を所望量エッチングし、溝７内に埋め込まれた素子分離膜８とＳＯＩ層４との段差を低減する処置を行う（図３のステップＳ８）。まず、熱リン酸などの薬液（エッチング液）を用いたウェットエッチングにより絶縁膜２２を除去する。この際のウェットエッチングは、絶縁膜２２（窒化シリコン膜）のエッチング速度に比べて素子分離膜８および絶縁膜２１（酸化シリコン膜）のエッチング速度が小さくなるようなエッチング条件で行われるため、絶縁膜２２が選択的に除去されて、絶縁膜２１の上面が露出される。次に、フッ酸などの薬液（エッチング液）を用いたウェットエッチングにより、絶縁膜２１を除去する。絶縁膜２１を除去したことにより、ＳＯＩ層４の上面が露出される。また、絶縁膜２１のウェットエッチングでは、絶縁膜２１が除去されてＳＯＩ層４の上面が露出される程度だけ行うため、溝７内の素子分離膜８および酸化防止膜９は、ほとんどエッチングされずに残存する。次に、溝７内の素子分離膜８の上部（上面）をドライエッチング（プラズマドライエッチング）によってエッチバックすることにより、溝７内の素子分離膜８の上面を後退させる。この際、溝７内の素子分離膜８の上面の高さ位置が、ＳＯＩ層４の上面の高さ位置よりも低くなる前に、ドライエッチング（プラズマドライエッチング）を終了することが好ましい。図１２には、溝７内の素子分離膜８の上面の高さ位置が、ＳＯＩ層４の上面の高さ位置と略等しく、段差が低減された状態である場合が示されている。
【００６４】
ここで、第１変形例として、図１４〜図１７に示されるように、窒化シリコン膜の堆積に代え、溝７の内部の窒化により酸化防止膜９を形成することもできる。
【００６５】
この第１変形例の場合、まず、図５〜図８に示される工程（図３のステップＳ１〜ステップＳ４）と同様の工程（図１３のステップＳ１〜ステップＳ４）を行って、素子分離領域５に溝７を形成する。素子分離領域５に溝７を形成した後、図９に示される工程（図３のステップＳ５）に代え、図１４に示されるように、溝７の内部（すなわち溝７の底面７ａおよび側面７ｂ）を窒化処理する（図１３のステップＳ２１）。この窒化処理により、ＳＯＩ層４、ＢＯＸ層３、支持基板２のうち、溝７に露出した部分が窒化され、酸化防止膜９となる。すなわち、ＳＯＩ層４、ＢＯＸ層３、支持基板２のうち、溝７に露出した部分は、全面に亘り酸化防止膜９により被覆される。例えばＳＯＩ層４が単結晶シリコン層である場合、溝７に露出した部分は、窒化されて窒化シリコン膜になる。同様に、例えば支持基板２が単結晶シリコン基板である場合、溝７に露出した部分は、窒化されて窒化シリコン膜になる。また、例えばＢＯＸ層３が酸化シリコン膜である場合、溝７に露出した部分は、窒化されて酸窒化シリコン膜になる。窒化シリコン膜および酸窒化シリコン膜は、いずれも酸化シリコン膜よりも酸素が拡散し難くなる。従って、酸化防止膜９は、後述する素子分離膜８の熱処理（アニール処理）その他の各工程における熱処理を行う際に、素子分離膜８を通して供給される酸素によるＳＯＩ層４の酸化を防止することができる。また、窒化処理により形成される酸化防止膜９の厚みは、例えば１〜５ｎｍ程度とすることができる。
【００６６】
窒化処理は、例えばプラズマ窒化又は熱窒化により行うことができる。プラズマ窒化は、プラズマにより窒素（Ｎ２）ガスなどの窒素系ガスを励起させて窒素イオンまたは窒素ラジカル（活性種）を発生させ、これにＳＯＩ基板１を曝して、窒素イオンまたは窒素ラジカル（活性種）によって基板表面を窒化処理する手法である。また、熱窒化は、例えば一酸化窒素（ＮＯ）ガスなどの雰囲気中で、例えば１０００℃程度の高温に保持し、基板表面を窒化処理する手法である。
【００６７】
窒化処理をプラズマ窒化により行う場合、酸化シリコン膜からなるＢＯＸ層３のうち溝７に露出した部分には酸窒化シリコン膜が容易に形成される。しかし、単結晶シリコン層からなるＳＯＩ層４および支持基板２では、溝７に露出した表面部分から奥側へ窒化が進行せず、窒化シリコン膜が容易に形成され難い。
【００６８】
一方、窒化処理を例えばＮＯガスを用いた熱窒化により行う場合、ＳＯＩ層４および支持基板２でも、溝７に露出した表面部分から奥側へ窒化が進行し易く、窒化シリコン膜が容易に形成され得る。よって、窒化処理を例えばＮＯガスを用いた熱窒化により行うことが好ましい。
【００６９】
その後、図１０〜図１２に示される工程（図３のステップＳ６〜ステップＳ８）と同様に、図１５〜図１７に示される工程（図１３のステップＳ６〜ステップＳ８）を行う。これにより、溝７を埋め込むように素子分離膜８を形成し、溝７内に埋め込まれた素子分離膜８とＳＯＩ層４との段差を低減する処置が行われる。
【００７０】
このようにして、図１２または図１７に示されるように、ＳＯＩ基板１の素子分離領域５において、素子分離膜８がＳＴＩ法により形成される。また、図１８に示されるように、ＳＯＩ基板１の主面（表面）全面に亘り、複数の素子分離領域５において、素子分離膜８が形成される。素子分離領域５に素子分離膜８を形成したことで、ＳＯＩ基板１においては、素子分離膜８が形成された素子分離領域５によりＭＩＳＦＥＴ形成領域（活性領域）６Ａ、６Ｂ、６Ｃが規定（画定）される。そして、そのＭＩＳＦＥＴ形成領域６Ａ、６Ｂ、６Ｃに、以降の工程で種々の半導体素子（例えば後述するＭＩＳＦＥＴＱ１、Ｑ２、Ｑ３など）が形成される。
【００７１】
なお、図１８以降では、図１２と図１７とを代表し、図１２に示される構造（本実施の形態）を有する例を例示して説明するが、図１７に示される構造（第１変形例）を有する場合も、略同様にして行うことができる。
【００７２】
次に、図１９に示されるように、支持基板２の上面から所定の深さに亘ってウェル領域を形成する（図４のステップＳ９）。
【００７３】
本実施の形態では、支持基板２中に、ｐ型不純物（例えば、ホウ素など）を含有するｐ型ウェル領域ＰＷ、およびｎ型不純物(例えば、リンやヒ素など）を含有するｎ型ウェル領域ＮＷを形成する。ｐ型ウェル領域ＰＷは、例えば、イオン注入法を用いて、支持基板２中にｐ型不純物を導入することにより形成することができる。例えば、５×１０１２〜５×１０１３／ｃｍ２の濃度で、ホウ素（Ｂ）をイオン打ち込みし、不純物の濃度が、５×１０１７〜５×１０１８／ｃｍ３のｐ型ウェル領域ＰＷを形成する。ｎ型ウェル領域ＮＷは、例えば、イオン注入法を用いて、支持基板２中にｎ型不純物を導入することにより形成することができる。例えば、５×１０１２〜５×１０１３／ｃｍ２の濃度で、リン（Ｐ）またはヒ素（Ａｓ）をイオン打ち込みし、不純物の濃度が、５×１０１７〜５×１０１８／ｃｍ３のｎ型ウェル領域ＮＷを形成する。
【００７４】
また、イオン注入の条件を調整することにより、ＳＯＩ層４には、ウェル領域を構成する不純物が注入されないように制御する。即ち、トランジスタのチャネル領域がノンドープとなるよう、ＳＯＩ層４には不純物を注入しない。ただし、ＳＯＩ層４にウェル領域を構成する不純物が注入されるようにイオン注入の条件を調整してもよい。
【００７５】
さらに、支持基板２中であって、一部領域、例えば、高耐圧のＭＩＳＦＥＴＱ３が形成される予定領域（高耐圧ＭＩＳＦＥＴ形成領域６Ｃ）に、ｐ型不純物又はｎ型不純物を含有する高耐圧ウェル領域ＨＷを形成してもよい（図１９参照）。高耐圧ウェル領域ＨＷでは、例えば不純物濃度をｐ型ウェル領域ＰＷ又はｎ型ウェル領域ＮＷにおける不純物濃度よりも小さくすることで、高耐圧のＭＩＳＦＥＴＱ３を形成することができる。
【００７６】
また、ｎ型ＭＩＳＦＥＴ形成領域６Ａに形成されたｐ型ウェル領域ＰＷの下側（主面と反対側）にディープウェル領域ＤＷを形成してもよい。
【００７７】
次に、図２０に示されるように、リソグラフィ、ドライエッチングおよびウェットエッチングを用いて、高耐圧のＭＩＳＦＥＴＱ３が形成される高耐圧ＭＩＳＦＥＴ形成領域６Ｃで、ＳＯＩ層４およびＢＯＸ層３を除去する（図４のステップＳ１０）。まず、ＳＯＩ基板１の主面（表面）全面上に、すなわちＳＯＩ層４上に、フォトレジスト層を塗布した後、露光、現像することで、フォトレジストパターン（図示せず）を形成する。次に、形成したフォトレジストパターンをエッチングマスクとして用いてＳＯＩ層４およびＢＯＸ層３をエッチングし、フォトレジストパターンから露出した部分のＳＯＩ層４およびＢＯＸ層３を選択的に除去する。この際、フォトレジストパターンに覆われた部分のＳＯＩ層４およびＢＯＸ層３は除去されずに残存する。このエッチングには、薬液（エッチング液）としてフッ酸などを用いたウェットエッチングを採用することができる。ＳＯＩ層４およびＢＯＸ層３が除去された領域では、支持基板２の上面が露出する。次に、フォトレジストパターンを除去する。フォトレジストパターンの除去には、ウェット処理による除去を用い、例えばＳＰＭ（Sulfuric acid-Hydrogen Peroxide Mixture）液を用いたＳＰＭ洗浄を用いることができる。
【００７８】
次に、ＭＩＳＦＥＴを製造する（図４のステップＳ１１）。
【００７９】
まず、ＳＯＩ基板１の主面（表面）全面上に、例えば熱酸化法により例えば酸化シリコン膜からなるゲート絶縁膜用の絶縁膜（図示せず）を形成する。膜厚を例えば１．０〜２．５ｎｍ程度とすることができる。なお、ＣＶＤ法を用いて酸化シリコン膜を形成してもよく、酸化シリコン膜に、３〜１０％程度の窒素を窒素プラズマ法で導入し、酸窒化シリコン膜としてもよい。また、ゲート絶縁膜用の絶縁膜を、例えばＨｉｇｈ−ｋ膜（高誘電率膜）などの他の絶縁膜、または、酸化シリコン膜（もしくは酸窒化シリコン膜）とＨｉｇｈ−ｋ膜（高誘電率膜）との積層膜としてもよい。
【００８０】
次に、ＳＯＩ基板１の主面（表面）全面上に、ゲート電極用の導電体膜（図示せず）を形成する。ゲート電極用の導電体膜として例えば多結晶シリコン膜（ドープトポリシリコン膜）を用いることができる。それから、ＳＯＩ基板１の主面（表面）全面上に、フォトレジスト層を塗布した後、露光、現像することで、フォトレジストパターン（図示せず）を形成する。その後、フォトレジストパターンをエッチングマスクとしたドライエッチング（プラズマドライエッチング）によりゲート電極用の導電体膜およびゲート絶縁膜用の絶縁膜をエッチングする。これにより、ｎ型ＭＩＳＦＥＴ形成領域６Ａ、ｐ型ＭＩＳＦＥＴ形成領域６Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域６Ｃのそれぞれに、パターニングされたゲート電極ＧＥおよびゲート絶縁膜ＧＩを形成する。その後、フォトレジストパターンは除去される。
【００８１】
次に、ゲート電極ＧＥの側壁上に、側壁絶縁膜として、例えば酸化シリコン膜もしくは窒化シリコン膜またはそれら絶縁膜の積層膜などからなるサイドウォールスペーサＳＷを形成する。サイドウォールスペーサＳＷは、例えば、ＳＯＩ基板１の主面（表面）全面上に酸化シリコン膜もしくは窒化シリコン膜またはそれらの積層膜を堆積し、この酸化シリコン膜もしくは窒化シリコン膜またはそれらの積層膜をＲＩＥ（Reactive Ion Etching）法などにより異方性エッチングすることによって形成することができる。
【００８２】
次に、ｎ型ＭＩＳＦＥＴ形成領域６Ａおよびｐ型ＭＩＳＦＥＴ形成領域６Ｂにおいて、選択エピタキシャル成長法により、シリコン層を形成する。例えば、ジクロールシラン（ＳｉＨ２Ｃｌ２）および塩化水素（ＨＣｌ）ガスを用いた減圧ＣＶＤ法によってシリコン層を堆積する。この方法によれば、ＳＯＩ層４が露出した部分に堆積されるシリコン層は、ＳＯＩ層４の単結晶に倣ってエピタキシャル成長する。そして、ｎ型ＭＩＳＦＥＴ形成領域６Ａおよびｐ型ＭＩＳＦＥＴ形成領域６Ｂのそれぞれにおいて、ＳＯＩ層４上に、ゲート電極ＧＥおよびサイドウォールスペーサＳＷを挟んで配置されたシリコン層からなる一対のソース・ドレイン領域ＳＤが形成される。
【００８３】
次に、ｎ型ＭＩＳＦＥＴ形成領域６Ａのソース・ドレイン領域ＳＤにリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入し、導入した不純物の活性化のためのアニール処理を行う。また、ｐ型ＭＩＳＦＥＴ形成領域６Ｂのソース・ドレイン領域ＳＤにホウ素（Ｂ）などのｐ型の不純物をイオン注入し、導入した不純物の活性化のためのアニール処理を行う。このようにして、図２１に示されるように、ｎ型ＭＩＳＦＥＴ形成領域６Ａにおいて、ｎチャネル型のＭＩＳＦＥＴＱ１が形成され、ｐ型ＭＩＳＦＥＴ形成領域６Ｂにおいて、ｐチャネル型のＭＩＳＦＥＴＱ２が形成される。
【００８４】
また、高耐圧ＭＩＳＦＥＴ形成領域６Ｃのゲート電極ＧＥおよびサイドウォールスペーサＳＷの両側の領域に不純物をイオン注入し、導入した不純物の活性化のためのアニール処理を行う。このようにして、高耐圧ＭＩＳＦＥＴ形成領域６Ｃでも、支持基板２の表面に、ゲート電極ＧＥおよびサイドウォールスペーサＳＷを挟んで配置された一対のソース・ドレイン領域ＳＤが形成され、図２１に示されるように、高耐圧のＭＩＳＦＥＴＱ３が形成される。
【００８５】
なお、サリサイド（Salicide：Self Aligned Silicide）技術により、ゲート電極ＧＥおよびソース・ドレイン領域ＳＤの表面に、コバルトシリサイドまたはニッケルシリサイドなどからなる低抵抗の金属シリサイド層(図示せず)を形成することもできる。この金属シリサイド層は、ゲート電極ＧＥおよびソース・ドレイン領域ＳＤを覆うように、例えばコバルト（Ｃｏ）膜またはニッケル（Ｎｉ）膜などの金属膜を堆積して熱処理することにより、形成することができ、その後、未反応の金属膜は除去される。
【００８６】
次に、層間絶縁膜１０およびプラグＰＧを形成する（図４のステップＳ１２）。
【００８７】
まず、ＳＯＩ基板１の主面（表面）全面上に層間絶縁膜１０を形成する。すなわち、ゲート電極ＧＥおよびサイドウォールスペーサＳＷを覆うように、ＳＯＩ基板１の主面（表面）全面上に層間絶縁膜１０を形成する。層間絶縁膜１０は、例えば、酸化シリコン膜の単体膜や、あるいは、窒化シリコン膜とそれよりも厚い酸化シリコン膜との積層膜などからなる。その後、層間絶縁膜１０の表面（上面）をＣＭＰ法により研磨するなどして、層間絶縁膜１０の上面を平坦化する。下地段差に起因して層間絶縁膜１０の表面に凹凸形状が形成されていても、層間絶縁膜１０の表面をＣＭＰ法により研磨することにより、その表面が平坦化された層間絶縁膜を得ることができる。
【００８８】
次に、層間絶縁膜１０上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて、層間絶縁膜１０をドライエッチングすることにより、層間絶縁膜１０にコンタクトホールＣＮＴを形成する。コンタクトホールＣＮＴの底部では、ＳＯＩ基板１の主面の一部、例えばソース・ドレイン領域ＳＤの表面の一部や、ゲート電極ＧＥの表面の一部などが露出される。
【００８９】
次に、コンタクトホールＣＮＴ内に、タングステン（Ｗ）などからなる導電性のプラグＰＧを形成する。プラグＰＧを形成するには、例えば、コンタクトホールＣＮＴの内部を含む層間絶縁膜１０上に、プラズマＣＶＤ法などによりバリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、タングステン膜などからなる主導体膜を、ＣＶＤ法などによって、バリア導体膜上にコンタクトホールＣＮＴを埋めるように形成し、層間絶縁膜１０上の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、図２２に示されるように、プラグＰＧを形成することができる。図２２では、図面の簡略化のために、プラグＰＧは、主導体膜とバリア導体膜を一体化して示してある。プラグＰＧは、その底部で、ゲート電極ＧＥまたはソース・ドレイン領域ＳＤの表面（この表面に金属シリサイド層を形成している場合はその金属シリサイド層）などと接して、電気的に接続される。
【００９０】
次に、プラグＰＧが埋め込まれた層間絶縁膜１０上に、絶縁膜１１を形成する。絶縁膜１１は、複数の絶縁膜の積層膜で形成することもできる。
【００９１】
次に、シングルダマシン法により第１層目の配線である配線Ｍ１を形成する（図４のステップＳ１３）。具体的には、次のようにして配線Ｍ１を形成することができる。まず、フォトレジストパターン（図示せず）をマスクとしたドライエッチング（プラズマドライエッチング）によって絶縁膜１１の所定の領域に配線溝を形成した後、配線溝の底部および側壁上を含む絶縁膜１１上にバリア導体膜（例えば窒化チタン膜、タンタル膜または窒化タンタル膜など）を形成する。続いて、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成して、銅めっき膜により配線溝の内部を埋め込む。それから、配線溝以外の領域の主導体膜（銅めっき膜およびシード層）とバリア導体膜をＣＭＰ法により除去して、配線溝に埋め込まれ銅を主導電材料とする第１層目の配線Ｍ１を形成する。これにより、図１に示すように、第１層目の配線Ｍ１までが形成された構造を有する半導体装置が製造される。図１では、図面の簡略化のために、配線Ｍ１は、バリア導体膜、シード層および銅めっき膜を一体化して示してある。
【００９２】
配線Ｍ１は、プラグＰＧを介してゲート電極ＧＥまたはソース・ドレイン領域ＳＤなどと電気的に接続されている。その後、デュアルダマシン法により２層目の配線を形成するが、ここでは図示およびその説明は省略する。
【００９３】
＜素子分離領域形成に伴うＳＯＩ層の酸化について＞
図２３は、酸化防止膜を形成しない比較例の半導体装置の素子分離領域近傍を拡大して示す要部断面図である。
【００９４】
図２３において、ＳＯＩ基板１０１、支持基板１０２、ＢＯＸ層１０３、ＳＯＩ層１０４は、それぞれ上記ＳＯＩ基板１、上記支持基板２、上記ＢＯＸ層３、上記ＳＯＩ層４に相当するものである。また、絶縁膜１２１、１２２は、それぞれ上記絶縁膜２１、２２に相当するものである。また、溝１０７、素子分離膜１０８は、それぞれ上記溝７、上記素子分離膜８に相当するものである。また、素子分離領域１０５、ＭＩＳＦＥＴ形成領域１０６Ａ、１０６Ｂは、上記素子分離領域５、上記ＭＩＳＦＥＴ形成領域６Ａ、６Ｂに相当するものである。
【００９５】
図２３の構造（状態）は、上記図５〜図８の工程を行った後、上記図９の工程を行わず、上記図１０の工程のうち、素子分離膜８を焼き締めるための熱処理を行う前までの工程を行うことにより形成されている。すなわち、図２３の構造（状態）は、酸化防止膜９を形成しない点を除き、上記図１０の構造（状態）を得るまでとほぼ同様の工程を行うことにより形成されている。ただし、図２３の構造（状態）では、上記図６〜図７の工程において、絶縁膜２３も形成されていない。
【００９６】
しかし、本発明者の解析によると、図２３の状態から、素子分離膜１０８を焼き締めるための熱処理（アニール処理）を行った後、ＭＩＳＦＥＴ形成領域１０６Ａ、１０６Ｂの素子分離領域１０５側部分において、ＢＯＸ層１０３が著しく厚くなり、ＳＯＩ層１０４が湾曲して歪む場合があることが分かった。
【００９７】
アニール処理後の半導体装置の素子分離領域近傍について、断面が露出するように加工した試験片を作製し、作製した試験片について、ＳＥＭ（Scanning Electron Microscope）により断面形状を観察した画像をトレースして得た図の一例を図２４に示す。ＭＩＳＦＥＴ形成領域１０６Ａ、１０６Ｂの素子分離領域１０５側部分（一点鎖線で囲まれた端部側領域１０１Ａ、１０１Ｂ）のＢＯＸ層１０３の厚さが、ＭＩＳＦＥＴ形成領域１０６Ａ、１０６Ｂの中心側部分（一点鎖線で囲まれた中心側領域１０１Ｃ、１０１Ｄ）のＢＯＸ層１０３の厚さよりも著しく厚くなっている。それに伴って、端部側領域１０１Ａ、１０１ＢのＳＯＩ層１０４が、中心側領域１０１Ｃ、１０１ＤのＳＯＩ層１０４よりも上方に持ち上げられた結果、ＳＯＩ層１０４が湾曲して歪んでいる。
【００９８】
このＢＯＸ層１０３の膜厚が増大する原因について、本発明者が検討したところ、アニール処理を行う際に、端部側領域１０１Ａ、１０１Ｂにおいて、ＳＯＩ層１０４のうちＢＯＸ層１０３と接する部分が酸化されることが主原因であることが分かった。すなわち、図２３に矢印Ａで示されるように、アニール処理を行う際に、素子分離膜１０８の酸化シリコン膜およびＢＯＸ層１０３の酸化シリコン膜を通して酸素が拡散することによって、ＳＯＩ層１０４のうちＢＯＸ層１０３と接する部分が酸化され、ＢＯＸ層１０３の一部となるためであることが分かった。端部側領域１０１Ａ、１０１Ｂの方が酸素が多く供給されるため、端部側領域１０１Ａ、１０１Ｂと中心側領域１０１Ｃ、１０１Ｄとでは、ＢＯＸ層１０３の膜厚に差が発生する。また、ＭＩＳＦＥＴのチャネル長が短くなると、中心側領域１０１Ｃ、１０１Ｄの寄与が小さくなるとともに端部側領域１０１Ａ、１０１Ｂの寄与が大きくなる。さらに、例えばＢＯＸ層１０３が厚くなるとＭＩＳＦＥＴの閾値電圧（Ｖｔｈ）が増大するなどして、ＢＯＸ層１０３の膜厚の変動に伴ってＭＩＳＦＥＴの閾値電圧（Ｖｔｈ）が変動する。従って、比較例の半導体装置では、特にチャネル長が短い微小なＭＩＳＦＥＴにおいて、端部側領域１０１Ａ、１０１ＢにおけるＢＯＸ層１０３の膜厚が増加する現象が顕著になり、半導体装置の閾値電圧（Ｖｔｈ）が変動しやすくなるおそれがある。
【００９９】
さらに、端部側領域１０１Ａ、１０１ＢのＢＯＸ層１０３の膜厚が増加する量を、ＳＯＩ基板１０１の主面（表面）全面で均一に制御することも困難である。従って、比較例の半導体装置では、特にチャネル長が短い微小なＭＩＳＦＥＴにおいて、ＳＯＩ基板１０１の主面（表面）全面に亘り半導体装置の閾値電圧（Ｖｔｈ）にばらつきが発生しやすくなり、半導体装置の電気的特性の均一性が低下しやすくなるおそれがある。
【０１００】
また、ここでは図示しないが、図２４に示される観察を行った試験片に対してフッ酸によるエッチング処理を行ったところ、端部側領域１０１Ａ、１０１ＢのＢＯＸ層１０３のエッチング速度が、中心側領域１０１Ｃ、１０１ＤのＢＯＸ層１０３のエッチング速度に比べて非常に大きいことが分かった。
【０１０１】
すなわち、比較例の半導体装置では、端部側領域１０１Ａ、１０１Ｂと、中心側領域１０１Ｃ、１０１Ｄとで、ＢＯＸ層１０３のエッチング速度にも差が発生する。また、前述したように、ＭＩＳＦＥＴのチャネル長が短くなると、中心側領域１０１Ｃ、１０１Ｄの寄与が小さくなるとともに端部側領域１０１Ａ、１０１Ｂの寄与が大きくなる。従って、比較例の半導体装置では、特にチャネル長が短い微小なＭＩＳＦＥＴにおいて、端部側領域１０１Ａ、１０１ＢにおけるＢＯＸ層１０３が工程中にエッチングされて形成されるべき素子のパターンがところどころ失われる「パターン飛び」が発生するおそれがある。
【０１０２】
＜本実施の形態の主要な特徴と効果＞
そこで、本実施の形態では、素子分離領域５に溝７を形成した後、溝７の内部を被覆するように酸化防止膜９を堆積して形成する。また、第１変形例では、溝７の内部を窒化処理して酸化防止膜９を形成する。溝７を形成する際にＢＯＸ層３が溝７の側面７ｂに露出するが、酸化防止膜９を形成することにより、ＢＯＸ層３のうち溝７の側面７ｂに露出した部分が酸化防止膜９により被覆される。すなわち、ＢＯＸ層３と素子分離膜８との間に酸化防止膜９が介在する。これにより、ＢＯＸ層３が酸化防止膜９により被覆された溝７を埋め込むように素子分離膜８を形成した後、アニール処理を行う際に、素子分離膜８およびＢＯＸ層３を通して酸素が拡散することを防止することができ、ＳＯＩ層４が酸化されることを防止できる。
【０１０３】
特に、ＢＯＸ層３および素子分離膜８が酸化シリコン膜であるとき、酸化防止膜９が窒化シリコン膜であることが好ましい。窒化シリコン膜により酸素の拡散が防止されるため、素子分離膜８の酸化シリコン膜およびＢＯＸ層３の酸化シリコン膜を通して酸素が拡散することをより確実に防止することができ、アニール処理する際に、ＳＯＩ層４が酸化されることをより確実に防止できる。
【０１０４】
その結果、本実施の形態における半導体装置では、チャネル長が短い微小なＭＩＳＦＥＴにおいても、素子分離領域５側のＢＯＸ層３の膜厚が増加することを防止し、半導体装置の閾値電圧（Ｖｔｈ）の変動を抑制することができる。また、本実施の形態における半導体装置では、チャネル長が短い微小なＭＩＳＦＥＴにおいても、ＳＯＩ基板１の主面（表面）全面に亘り半導体装置の閾値電圧（Ｖｔｈ）にばらつきが発生することを防止でき、半導体装置の電気的特性の均一性が低下することを防止できる。さらに、本実施の形態における半導体装置では、素子分離領域５側におけるＢＯＸ層３のエッチング速度が増大することを防止できるため、「パターン飛び」が発生することを防止できる。
【０１０５】
（実施の形態２）
実施の形態１では、溝７の底面７ａおよび側面７ｂと、素子分離膜８との間には、全面に亘り酸化防止膜９が介在した。それに対して、実施の形態２では、溝７の底面７ａおよび側面７ｂに露出しているＳＯＩ層４および支持基板２と、素子分離膜８との間には、酸化防止膜９が介在しない。
【０１０６】
即ち、実施の形態２では、酸化防止膜９を、ＢＯＸ層３のうち溝７に露出した部分を被覆するように形成し、酸化防止膜９をＢＯＸ層３と素子分離膜８との間に介在させる。
【０１０７】
＜半導体装置＞
図２５および図２６は、実施の形態２の半導体装置の要部断面図である。図２６は、図２５のｎチャネル型のＭＩＳＦＥＴＱ１近傍領域を拡大して示す図である。
【０１０８】
本実施の形態では、ＢＯＸ層３と素子分離膜８との間に酸化防止膜９が介在する。酸化防止膜９は、溝７内に埋め込まれた素子分離膜８を焼き締めるための熱処理（アニール処理）を行う際に、ＳＯＩ層４の酸化を防止する。
【０１０９】
支持基板２およびＳＯＩ層４が単結晶シリコンからなり、ＢＯＸ層３が酸化シリコン膜であるときは、酸化防止膜９として、窒化シリコン膜を用いることができる。このとき、溝７を形成した後、ＢＯＸ層３のうち溝７の側面７ｂに露出した部分をエッチングし、ＢＯＸ層３を溝７の側面７ｂから後退させることによって、溝７の側面７ｂに凹部７ｃを形成する。そして、凹部７ｃを埋め込むとともに溝７の側面７ｂを被覆するように、窒化シリコン膜を形成し、形成された窒化シリコン膜のうち、凹部７ｃを埋め込む部分が残るように、窒化シリコン膜をエッチングすることで、酸化防止膜９を形成することができる。形成された酸化防止膜９は、溝７の側面７ｂから後退したＢＯＸ層３と素子分離膜８との間に介在するとともに、上下からＳＯＩ層４と支持基板２に挟まれている。
【０１１０】
あるいは、溝７を形成した後、凹部を形成せず、溝７の側面７ｂを被覆するように窒化シリコン膜を形成し、形成された窒化シリコン膜のうち、ＢＯＸ層３を被覆する部分が残るように、窒化シリコン膜をエッチングすることで、酸化防止膜９を形成することができる。
【０１１１】
なお、ＳＯＩ層４は、一部が素子分離膜８と直接接していることが好ましい。これにより、ＳＯＩ層４と接する部分に形成された酸化防止膜（窒化シリコン膜）に電荷が捕捉されてチャージアップすることによる、ＭＩＳＦＥＴの閾値電圧（Ｖｔｈ）の変動を抑制することができる。さらに、ＳＯＩ層４の上面側の部分が、素子分離膜８と直接接しているとともに、ＳＯＩ層４の下面側の部分が、酸化防止膜９を介して素子分離膜８と接していることがより好ましい。これにより、ＭＩＳＦＥＴの閾値電圧（Ｖｔｈ）の変動を抑制できるとともに、熱処理（アニール処理）の際に素子分離膜８とＢＯＸ層３とを通して供給される酸素によるＳＯＩ層４の酸化を効率よく防止することができる。
【０１１２】
また、支持基板２と素子分離膜８との間には、酸化防止膜９が介在しないことが好ましい。これにより、酸化防止膜に電荷が捕捉されてチャージアップすることによる、ＭＩＳＦＥＴの閾値電圧（Ｖｔｈ）の変動を抑制することができる。
【０１１３】
＜半導体装置の製造工程＞
本実施の形態の半導体装置の製造工程を図面を参照して説明する。図２７は、実施の形態２の半導体装置の製造工程の一部を示す製造プロセスフロー図である。図２８〜図３３および図５０〜図５２は、実施の形態２の半導体装置の製造工程中の要部断面図である。図３４は、実施の形態２の第１変形例の半導体装置の製造工程の一部を示す製造プロセスフロー図である。図３５〜図４１は、実施の形態２の第１変形例の半導体装置の製造工程中の要部断面図である。図４２は、実施の形態２の第２変形例の半導体装置の製造工程の一部を示す製造プロセスフロー図である。図４３〜図４９は、実施の形態２の第２変形例の半導体装置の製造工程中の要部断面図である。なお、図２８〜図３３、図３５〜図４１および図４３〜図４９では、一つの素子分離領域の付近を拡大して示す。
【０１１４】
まず、図５〜図８に示される工程（図３のステップＳ１〜ステップＳ４）と同様の工程（図２７のステップＳ１〜ステップＳ４）を行って、素子分離領域５に溝７を形成する。
【０１１５】
次に、図２８に示されるように、ＢＯＸ層３のうち、溝７の側面７ｂに露出した部分をエッチングして、溝７の側面７ｂに凹部７ｃを形成する（図２７のステップＳ３１）。フッ酸などの薬液（エッチング液）を用いたウェットエッチングにより、ＢＯＸ層３のうち、溝７の側面７ｂに露出した部分を横方向にエッチングし、溝７の側面（表面）７ｂから奥側に後退させることによって凹部７ｃが形成される。また、ＢＯＸ層３とともに、絶縁膜２１のうち、溝７の側面７ｂに露出した部分も横方向にエッチングされ、溝７の側面（表面）７ｂから奥側に後退する。このウェットエッチングは、ＢＯＸ層３が溝７の側面（表面）７ｂから奥側に後退され凹部７ｃが形成される程度だけ行うため、絶縁膜２２、２３は、ほとんどエッチングされずに残存する。
【０１１６】
次に、図２９に示されるように、凹部７ｃを埋め込むとともに溝７の側面７ｂを被覆するように、ＣＶＤ法（例えば熱ＣＶＤ法）などにより、酸化防止膜９を形成（堆積）する（図２７のステップＳ３２）。酸化防止膜９は、窒化シリコン膜からなる。酸化防止膜９の厚みは、例えば１〜５ｎｍ程度とすることができる。
【０１１７】
次に、図３０に示されるように、形成された酸化防止膜９のうち、凹部７ｃを埋め込む部分が残るように、ドライエッチング（プラズマドライエッチング）により、酸化防止膜９をエッチングする（図２７のステップＳ３３）。これにより、溝７の側面７ｂに露出した部分のうち、ＢＯＸ層３のみを酸化防止膜９により被覆することができる。溝７の側面７ｂに露出したＢＯＸ層３を被覆するように形成された酸化防止膜９は、後の工程で形成される素子分離膜８（図３１参照）の熱処理（アニール処理）その他の各工程における熱処理を行う際に、素子分離膜８およびＢＯＸ層３を通して供給される酸素によるＳＯＩ層４の酸化を防止することができる。また、ＳＯＩ層４と素子分離膜８との間に酸化防止膜９が介在しないため、酸化防止膜９に電荷が捕捉されてチャージアップすることによる、ＭＩＳＦＥＴの閾値電圧（Ｖｔｈ）の変動を抑制することができる。さらに、支持基板２と素子分離膜８との間にも酸化防止膜９が介在しないため、酸化防止膜９に電荷が捕捉されてチャージアップすることによる、ＭＩＳＦＥＴの閾値電圧（Ｖｔｈ）の変動を抑制することができる。
【０１１８】
その後、図１０に示される工程（図３のステップＳ６）と同様に、図３１に示される工程（図２７のステップＳ６）を行うことにより、凹部７ｃが酸化防止膜９により埋め込まれた状態で、溝７を埋め込むように、素子分離膜８を形成（堆積）する。そして、図１１および図１２に示される工程（図３のステップＳ７およびステップＳ８）と同様に、図３２および図３３に示される工程（図２７のステップＳ７およびステップＳ８）を行うことにより、溝７内に埋め込まれた素子分離膜８とＳＯＩ層４との段差を低減する処置が行われる。
【０１１９】
ここで、第１変形例として、図３５〜図４１に示されるように、凹部７ｃを形成せずに、ＢＯＸ層３のうち溝７の側面７ｂに露出している部分を酸化防止膜９により被覆することもできる。
【０１２０】
この第１変形例の場合、まず、図５〜図８に示される工程（図３のステップＳ１〜ステップＳ４）と同様の工程（図３４のステップＳ１〜ステップＳ４）を行って、素子分離領域５に溝７を形成する。
【０１２１】
次に、図３５に示されるように、ＳＯＩ基板１の主面（表面）全面上に、すなわち絶縁膜２３上に、溝７を埋め込むように、素子分離膜８ａを形成（堆積）する（図３４のステップＳ４１）。
【０１２２】
次に、図３６に示されるように、溝７内の素子分離膜８ａをドライエッチング（プラズマドライエッチング）によってエッチバックすることにより、溝７内の素子分離膜８ａの上面を後退させる（図３４のステップＳ４２）。このとき、底面７ａを素子分離膜８ａにより被覆した状態で、ＢＯＸ層３の支持基板２側（下面側）の端部まで溝７の側面７ｂに露出するように、溝７内の素子分離膜８ａの上面８ｂを後退させる。
【０１２３】
次に、図３７に示されるように、溝７の内部（すなわち溝７の側面７ｂおよび素子分離膜８ａの上面８ｂ）および絶縁膜２３の表面を被覆するように、ＣＶＤ法（例えば熱ＣＶＤ法）などにより、酸化防止膜９を形成（堆積）する（図３４のステップＳ４３）。酸化防止膜９は、窒化シリコン膜からなる。酸化防止膜９の厚みは、例えば１〜５ｎｍ程度とすることができる。
【０１２４】
次に、図３８に示されるように、形成された酸化防止膜９のうち、少なくともＢＯＸ層３を被覆する部分が残るように、ドライエッチング（プラズマドライエッチング）により、酸化防止膜９をエッチングする（図３４のステップＳ４４）。これにより、溝７の側面７ｂに露出した部分のうち、少なくともＢＯＸ層３を酸化防止膜９により被覆することができる。また、酸化防止膜９のうち、素子分離膜８ａの上面８ｂと接している部分も除去する。溝７の側面７ｂに露出したＢＯＸ層３を被覆するように形成された酸化防止膜９は、後の工程で形成される素子分離膜８ｃ（図３９参照）の熱処理（アニール処理）その他の各工程における熱処理を行う際に、素子分離膜８ｃおよびＢＯＸ層３を通して供給される酸素によるＳＯＩ層４の酸化を防止することができる。
【０１２５】
このとき、ＳＯＩ層４の一部が、後の工程で形成される素子分離膜８ｃと直接接するように、酸化防止膜９のうち、ＳＯＩ層４と接している部分の一部を除去することが好ましい。ＳＯＩ層４と素子分離膜８ｃとの間に酸化防止膜９が介在すると、酸化防止膜９に電荷が捕捉されてチャージアップし、ＭＩＳＦＥＴの閾値電圧（Ｖｔｈ）が変動するおそれがある。従って、ＳＯＩ層４の一部と素子分離膜８ｃとの間に酸化防止膜９を介在させないことにより、ＭＩＳＦＥＴの閾値電圧（Ｖｔｈ）の変動を抑制することができる。
【０１２６】
さらに、図３８に示されるように、酸化防止膜９のうち、ＳＯＩ層４の下面側と接している部分（一点鎖線で囲まれた領域）９ｂを残し、ＳＯＩ層４の上面側と接している部分（破線で示す領域）９ａを除去することがより好ましい。ＳＯＩ層４の下面側とは、ＳＯＩ層４のＢＯＸ層３側であり、ＳＯＩ層４の上面側とは、ＳＯＩ層４のＢＯＸ層３側と反対側である。これにより、ＭＩＳＦＥＴの閾値電圧（Ｖｔｈ）の変動を抑制できるとともに、熱処理（アニール処理）の際に素子分離膜８ｃとＢＯＸ層３とを通して供給される酸素によるＳＯＩ層４の酸化を防止することができる。
【０１２７】
なお、支持基板２と素子分離膜８ａとの間にも酸化防止膜９が介在しないため、酸化防止膜９に電荷が捕捉されてチャージアップすることによる、ＭＩＳＦＥＴの閾値電圧（Ｖｔｈ）の変動を抑制することができる。
【０１２８】
その後、図１０〜図１２に示される工程（図３のステップＳ６〜ステップＳ８）と同様に、図３９〜図４１に示される工程（図３４のステップＳ６〜ステップＳ８）を行う。ただし、図３９に示される工程では、溝７を埋め込むように素子分離膜８ｃを形成する。予め、図３８に示される工程で、酸化防止膜９のうち、素子分離膜８ａの上面８ｂと接している部分を除去しておくことにより、素子分離膜８ｃと素子分離膜８ａは素子分離膜８として一体化される。そして、図４０および図４１に示される工程で、溝７内に埋め込まれた素子分離膜８とＳＯＩ層４との段差を低減する処置が行われる。
【０１２９】
また、第２変形例として、図４３〜図４９に示されるように、凹部７ｃを形成せずに、ＢＯＸ層３のうち溝７の側面７ｂに露出している部分を酸化防止膜９により被覆することもできる。
【０１３０】
この第２変形例の場合、まず、図５〜図７に示される工程（図３のステップＳ１〜ステップＳ３）と同様の工程（図４２のステップＳ１〜ステップＳ３）を行って、フォトレジストパターンを形成する。
【０１３１】
次に、フォトレジストパターンをエッチングマスクとして用いて、絶縁膜２３、絶縁膜２２、絶縁膜２１、ＳＯＩ層４およびＢＯＸ層３を順次ドライエッチング（プラズマドライエッチング）することにより、図４３に示されるように、溝（素子分離溝）７ｄを形成する（図４２のステップＳ５１）。溝７ｄは、絶縁膜２３、絶縁膜２２、絶縁膜２１、ＳＯＩ層４、ＢＯＸ層３を貫通し、溝７ｄの底面７ｅが支持基板２の上面に位置するように形成されている。従って、溝７ｄの底面７ｅに支持基板２の上面が露出しており、溝７ｄの側面７ｂにＢＯＸ層３、ＳＯＩ層４、絶縁膜２１、絶縁膜２２、絶縁膜２３が露出している。
【０１３２】
次に、図４４に示されるように、溝７ｄの内部（すなわち溝７ｄの底面７ｅおよび側面７ｂ）および絶縁膜２３の表面を被覆するように、ＣＶＤ法（例えば熱ＣＶＤ法）などにより、酸化防止膜９を形成（堆積）する（図４２のステップＳ５２）。酸化防止膜９は、窒化シリコン膜からなる。酸化防止膜９の厚みは、例えば１〜５ｎｍ程度とすることができる。
【０１３３】
次に、図４５に示されるように、形成された酸化防止膜９のうち、少なくともＢＯＸ層３を被覆する部分が残るように、ドライエッチング（プラズマドライエッチング）により、酸化防止膜９をエッチングする（図４２のステップＳ５３）。これにより、溝７ｄの側面７ｂに露出した部分のうち、少なくともＢＯＸ層３を酸化防止膜９により被覆することができる。溝７ｄの側面７ｂに露出したＢＯＸ層３を被覆するように形成された酸化防止膜９は、後の工程で形成される素子分離膜８（図４７参照）の熱処理（アニール処理）その他の各工程における熱処理を行う際に、素子分離膜８およびＢＯＸ層３を通して供給される酸素によるＳＯＩ層４の酸化を防止することができる。
【０１３４】
このとき、ＳＯＩ層４の一部が、後の工程で形成される素子分離膜８と直接接するように、酸化防止膜９のうち、ＳＯＩ層４と接している部分の一部を除去することが好ましい。ＳＯＩ層４と素子分離膜８との間に酸化防止膜９が介在すると、酸化防止膜９に電荷が捕捉されてチャージアップし、ＭＩＳＦＥＴの閾値電圧（Ｖｔｈ）が変動するおそれがある。従って、ＳＯＩ層４の一部と素子分離膜８との間に酸化防止膜９を介在させないことにより、ＭＩＳＦＥＴの閾値電圧（Ｖｔｈ）の変動を抑制することができる。
【０１３５】
さらに、図４５に示されるように、酸化防止膜９のうち、ＳＯＩ層４の下面側と接している部分（一点鎖線で囲まれた領域）９ｂを残し、ＳＯＩ層４の上面側と接している部分（破線で示す領域）９ａを除去することがより好ましい。ＳＯＩ層４の下面側とは、ＳＯＩ層４のＢＯＸ層３側であり、ＳＯＩ層４の上面側とは、ＳＯＩ層４のＢＯＸ層３側と反対側である。これにより、ＭＩＳＦＥＴの閾値電圧（Ｖｔｈ）の変動を抑制できるとともに、熱処理（アニール処理）の際に素子分離膜８とＢＯＸ層３とを通して供給される酸素によるＳＯＩ層４の酸化を効率よく防止することができる。
【０１３６】
なお、酸化防止膜９のうち、溝７ｄの底面７ｅと接している部分を除去することが好ましい。これにより、次の工程で、溝７ｄの底面７ｅを掘り下げて溝７ｆ（図４６参照）を形成する際に、予め酸化防止膜９のうち底面７ｅと接している部分をエッチングする工程が不要となる。
【０１３７】
次に、図４６に示されるように、溝７ｄの側面７ｂに露出した部分のうちＢＯＸ層３が酸化防止膜９により被覆された状態で、溝７ｄの底面７ｅに露出している支持基板２をドライエッチング（プラズマドライエッチング）して掘り下げることにより、溝７ｆを形成する（図４２のステップＳ５４）。溝７ｆは、溝７ｆの底面７ａが支持基板２の厚みの途中に位置するように形成されている。また、溝７ｆと溝７ｄは溝７（図４７参照）として一体化される。
【０１３８】
その後、図１０〜図１２に示される工程（図３のステップＳ６〜ステップＳ８）と同様に、図４７〜図４９に示される工程（図４２のステップＳ６〜ステップＳ８）を行う。これにより、溝７の内部（底面７ａおよび側面７ｂ）を被覆するとともに、溝７を埋め込むように素子分離膜８を形成し、溝７内に埋め込まれた素子分離膜８とＳＯＩ層４との段差を低減する処置が行われる。
【０１３９】
なお、支持基板２と素子分離膜８との間にも酸化防止膜９が介在しないため、酸化防止膜９に電荷が捕捉されてチャージアップすることによる、ＭＩＳＦＥＴの閾値電圧（Ｖｔｈ）の変動を抑制することができる。
【０１４０】
このようにして、図３３、図４１または図４９に示されるように、ＳＯＩ基板１の素子分離領域５において、素子分離膜８がＳＴＩ法により形成される。また、図５０に示されるように、ＳＯＩ基板１の主面（表面）全面に亘り、複数の素子分離領域５において、素子分離膜８が形成される。素子分離領域５に素子分離膜８を形成したことで、ＳＯＩ基板１においては、素子分離膜８が形成された素子分離領域５によりＭＩＳＦＥＴ形成領域（活性領域）６Ａ、６Ｂ、６Ｃが規定（画定）される。そして、そのＭＩＳＦＥＴ形成領域６Ａ、６Ｂ、６Ｃに、以降の工程で種々の半導体素子（例えば後述するＭＩＳＦＥＴＱ１、Ｑ２、Ｑ３など）が形成される。
【０１４１】
その後、図１９および図２０に示される工程と同様の工程（図４のステップＳ９およびステップＳ１０）を行うことにより、図５１に示されるように、ウェル領域ＰＷ、ＮＷ、ＨＷを形成し、高耐圧ＭＩＳＦＥＴ形成領域６ＣでＳＯＩ層４およびＢＯＸ層３を除去する。そして、図２１および図２２に示される工程と同様の工程（図４のステップＳ１１およびステップＳ１２）を行うことにより、図５２に示されるように、ＳＯＩ層４上にｎチャネル型のＭＩＳＦＥＴＱ１およびｐチャネル型のＭＩＳＦＥＴＱ２が形成され、支持基板２上に高耐圧のＭＩＳＦＥＴＱ３が形成され、それらのＭＩＳＦＥＴＱ１、Ｑ２、Ｑ３上に層間絶縁膜１０およびプラグＰＧが形成される。さらに、図４のステップＳ１３に示される工程と同様の工程を行うことにより、図２５に示されるように、第１層目の配線Ｍ１までが形成された構造を有する半導体装置が製造される。
【０１４２】
＜本実施の形態の主要な特徴と効果＞
本実施の形態では、素子分離領域５に溝７を形成し、ＢＯＸ層３のうち溝７の側面７ｂに露出した部分をエッチングして溝７の側面７ｂに凹部７ｃを形成し、凹部７ｃに露出したＢＯＸ層３を被覆するように酸化防止膜９を形成する。また、第１変形例および第２変形例では、溝７の内部を全面に被覆するように堆積した後、ＢＯＸ層３を被覆する部分が残るようにエッチングすることで酸化防止膜９を形成する。酸化防止膜９を形成することにより、ＢＯＸ層３が酸化防止膜９により被覆される。すなわち、ＢＯＸ層３と素子分離膜８との間に酸化防止膜９が介在する。これにより、ＢＯＸ層３が酸化防止膜９により被覆された溝７を埋め込むように素子分離膜８を形成した後、アニール処理を行う際に、素子分離膜８およびＢＯＸ層３を通して酸素が拡散することを防止することができ、ＳＯＩ層４が酸化されることを防止できる。
【０１４３】
特に、ＢＯＸ層３および素子分離膜８が酸化シリコン膜であるとき、酸化防止膜９が窒化シリコン膜であることが好ましい。窒化シリコン膜により酸素の拡散が防止されるため、素子分離膜８の酸化シリコン膜およびＢＯＸ層３の酸化シリコン膜を通して酸素が拡散することをより確実に防止することができ、アニール処理する際に、ＳＯＩ層４が酸化されることをより確実に防止できる。
【０１４４】
その結果、本実施の形態における半導体装置では、チャネル長が短い微小なＭＩＳＦＥＴにおいても、素子分離領域５側のＢＯＸ層３の膜厚が増加することを防止し、半導体装置の閾値電圧（Ｖｔｈ）の変動を抑制することができる。また、本実施の形態における半導体装置では、チャネル長が短い微小なＭＩＳＦＥＴにおいても、ＳＯＩ基板１の主面（表面）全面に亘り半導体装置の閾値電圧（Ｖｔｈ）にばらつきが発生することを防止でき、半導体装置の電気的特性の均一性が低下することを防止できる。さらに、本実施の形態における半導体装置では、素子分離領域５側におけるＢＯＸ層３のエッチング速度が増大することを防止できるため、チャネル長が短い微小なＭＩＳＦＥＴにおいても、「パターン飛び」が発生することを防止できる。
【０１４５】
さらに、本実施の形態では、ＳＯＩ層４と素子分離膜８との間、および、支持基板２と素子分離膜８との間に酸化防止膜が介在しないため、酸化防止膜に電荷が捕捉されてチャージアップすることによる、ＭＩＳＦＥＴの閾値電圧（Ｖｔｈ）の変動を抑制することができる。
【０１４６】
（実施の形態３）
実施の形態１、２では、溝７の側面７ｂに露出したＢＯＸ層３と素子分離膜８との間に、酸化防止膜９が介在した。それに対して、実施の形態３では、ＢＯＸ層３のうち、ＳＯＩ層４側の部分または支持基板２側の部分が窒化されているＳＯＩ基板１を準備し、このようなＳＯＩ基板１に溝７を形成し、形成した溝７を埋め込むように素子分離膜８を形成する。
【０１４７】
＜半導体装置＞
図５３および図５４は、実施の形態３の半導体装置の要部断面図である。図５４は、図５３のｎチャネル型のＭＩＳＦＥＴＱ１近傍領域を拡大して示す図である。
【０１４８】
本実施の形態では、ＳＯＩ基板１のＢＯＸ層３のうち、ＳＯＩ層４側の部分または支持基板２側の部分が窒化されている。ＢＯＸ層３のうち窒化されている部分は、溝７内に埋め込まれた素子分離膜８を焼き締めるための熱処理（アニール処理）を行う際に、ＳＯＩ層４の酸化を防止する。
【０１４９】
ＳＯＩ基板１は、支持基板２およびＳＯＩ層４が単結晶シリコンからなり、ＢＯＸ層３が酸化シリコン膜である。ただし、ＢＯＸ層３のうち、ＳＯＩ層４側の部分または支持基板２側の部分が窒化され、酸窒化シリコンになっている。このようなＳＯＩ基板１を用い、溝７を形成した後、溝７の内部を被覆するような酸化防止膜を形成せず、直接溝７を埋め込むように素子分離膜８を形成する。これにより、素子分離膜８を形成した後、アニール処理を行う際に、ＳＯＩ層４の酸化を防止する。
【０１５０】
また、本実施の形態では、ＳＯＩ層４と素子分離膜８との間、および、支持基板２と素子分離膜８との間には、酸化防止膜が介在しない。これにより、酸化防止膜に電荷が捕捉されてチャージアップすることによる、ＭＩＳＦＥＴの閾値電圧（Ｖｔｈ）の変動を抑制することができる。
【０１５１】
＜半導体装置の製造工程＞
本実施の形態の半導体装置の製造工程を図面を参照して説明する。図５５は、実施の形態３の半導体装置の製造工程の一部を示す製造プロセスフロー図である。図５６〜図５８、図５９（ａ）および図６０〜図６８は、実施の形態３の半導体装置の製造工程中の要部断面図である。図５９（ｂ）は、窒素濃度の分布を模式的に示すグラフである。なお、図６０〜図６５では、素子分離領域近傍を拡大して示す。
【０１５２】
まず、図５６に示されるように、ＳＯＩ基板１を作製するための半導体基板３１、３２を準備する（図５５のステップＳ６１）。半導体基板３１は、基体３３と、基体３３上に形成された絶縁層３４とを有する。半導体基板３２は、基体３５と、基体３５上に形成された絶縁層３６とを有する。基体３３、３５は、例えば、単結晶シリコン基板である。絶縁層３４、３６は、例えば、酸化シリコン膜であり、その膜厚は、例えば、２〜１０ｎｍ程度である。
【０１５３】
次に、図５７に示されるように、絶縁層３４、３６を窒化処理する（図５５のステップＳ６２）。ここでの窒化処理は、ＮＯガス等の窒化ガス（窒化種）を用いた熱処理により行う。この場合、窒化種は酸化シリコン膜である絶縁層３４、３６とシリコンである基体３３、３５の界面を主に窒化する。その結果、絶縁層３４、３６のうち、基体３３、３５側の部分（図５７において下側の部分）が、基体３３、３５側と反対側の部分（図５７において上側の部分）よりも窒素濃度の高い酸窒化シリコン膜となる。酸窒化シリコン膜中では、酸化シリコン膜中よりも酸素が拡散し難いため、後の工程で形成される素子分離膜８（図６３参照）のアニール処理においてＳＯＩ層４の酸化を防止する機能を有する。また、絶縁層３４、３６のうち、基体３３、３５側と反対側の部分はほとんど窒化されず、酸化シリコン膜のままであるため、ＢＯＸ層すなわち埋め込み酸化膜としての機能を確保することができる。
【０１５４】
前述したように、窒化処理は、例えばプラズマ窒化又は熱窒化により行うことができる。このうち、絶縁層３４、３６中に窒素が拡散し易く、窒化シリコン膜が容易に形成され得る点で、上述したように窒化処理を例えばＮＯガスを用いた熱窒化により行うことが好ましい。
【０１５５】
次に、図５８に示されるように、それぞれ絶縁層３４側、絶縁層３６側で接するように、半導体基板３１と半導体基板３２とを圧着させ、例えば１０００℃の高温に保持し、熱処理を施すことによって、半導体基板３１、３２を貼り合わせる（図５５のステップＳ６３）。このとき、絶縁層３４、３６は接合され、一体となる。
【０１５６】
次に、図５９（ａ）に示されるように、貼り合わせた半導体基板３１、３２の基体３５を研磨する（図５５のステップＳ６４）。基体３５の厚さが例えば４〜１００ｎｍ程度になるように研磨して薄化することによって、基体３３を支持基板２とし、接合された絶縁層３４、３６をＢＯＸ層３とし、薄化された基体３５をＳＯＩ層４とするＳＯＩ基板１が作製される。
【０１５７】
図５９（ｂ）は、図５９（ａ）の一点鎖線で囲まれた領域Iにおける、ＳＯＩ基板１の厚み方向に沿った窒素濃度の分布を模式的に示すグラフである。図５９（ｂ）に示されるように、ＳＯＩ基板１の厚み方向に沿って、支持基板２とＢＯＸ層３の界面近傍、および、ＢＯＸ層３とＳＯＩ層４との界面近傍において、窒素濃度が極大を示す。すなわち、ＳＯＩ基板１の厚み方向に沿って、ＢＯＸ層３のうち支持基板２側の部分、および、ＢＯＸ層３のうちＳＯＩ層４側の部分が窒化され、酸窒化シリコンになっている。ＢＯＸ層３が、ＳＯＩ基板１の厚み方向に沿って、窒化された部分を有するため、ＢＯＸ層３が全く窒化されていない場合に比べ、ＢＯＸ層３を通して酸素が拡散しにくくなっており、後の工程で形成される素子分離膜８（図６３参照）のアニール処理においてＳＯＩ層４の酸化を防止する機能を有する。また、絶縁層３４、３６のうち、基体３３、３５側と反対側の部分はほとんど窒化されず、酸化シリコン膜のままであるため、ＢＯＸ層すなわち埋め込み酸化膜としての機能を確保することができる。
【０１５８】
なお、半導体基板３１、３２のうち一方のみが窒化処理されてもよい。このときも、ＳＯＩ基板１の厚み方向に沿って、ＢＯＸ層３のうち支持基板２側の部分、および、ＢＯＸ層３のうちＳＯＩ層４側の部分のいずれかの部分が窒化されているため、ＢＯＸ層３が全く窒化されていない場合に比べ、ＢＯＸ層３を通して酸素が拡散しにくくなっており、後の工程で形成される素子分離膜８のアニール処理においてＳＯＩ層４の酸化を防止する機能を有する。
【０１５９】
次に、図６〜図８に示される工程（図３のステップＳ２〜ステップＳ４）と同様に、図６０〜図６２の工程（図５５のステップＳ２〜ステップＳ４）を行って、素子分離領域５に溝７を形成する。そして、図１０〜図１２に示される工程（図３のステップＳ６〜ステップＳ８）と同様に、図６３〜図６５の工程（図５５のステップＳ６〜ステップＳ８）を行って、素子分離膜８を形成する。
【０１６０】
このようにして、図６５に示されるように、ＳＯＩ基板１の素子分離領域５において、素子分離膜８がＳＴＩ法により形成される。また、図６６に示されるように、ＳＯＩ基板１の主面（表面）全面に亘り、複数の素子分離領域５において、素子分離膜８が形成される。素子分離領域５に素子分離膜８を形成したことで、ＳＯＩ基板１においては、素子分離膜８が形成された素子分離領域５によりＭＩＳＦＥＴ形成領域（活性領域）６Ａ、６Ｂ、６Ｃが規定（画定）される。そして、そのＭＩＳＦＥＴ形成領域６Ａ、６Ｂ、６Ｃに、以降の工程で種々の半導体素子（例えば後述するＭＩＳＦＥＴＱ１、Ｑ２、Ｑ３など）が形成される。
【０１６１】
その後、図１９および図２０に示される工程と同様の工程（図４のステップＳ９およびステップＳ１０）を行うことにより、図６７に示されるように、ウェル領域ＰＷ、ＮＷ、ＨＷを形成し、高耐圧ＭＩＳＦＥＴ形成領域６ＣでＳＯＩ層４およびＢＯＸ層３を除去する。そして、図２１および図２２に示される工程と同様の工程（図４のステップＳ１１およびステップＳ１２）を行うことにより、図６８に示されるように、ＳＯＩ層４上にｎチャネル型のＭＩＳＦＥＴＱ１およびｐチャネル型のＭＩＳＦＥＴＱ２が形成され、支持基板２上に高耐圧のＭＩＳＦＥＴＱ３が形成され、それらのＭＩＳＦＥＴＱ１、Ｑ２、Ｑ３上に層間絶縁膜１０およびプラグＰＧが形成される。さらに、図４のステップＳ１３に示される工程と同様の工程を行うことにより、図５３に示されるように、第１層目の配線Ｍ１までが形成された構造を有する半導体装置が製造される。
【０１６２】
＜本実施の形態の主要な特徴と効果＞
本実施の形態では、ＢＯＸ層３のうち、ＳＯＩ層４側の部分または支持基板２側の部分が窒化されているＳＯＩ基板１を準備し、素子分離領域５に溝７を形成する。ＢＯＸ層３は溝７の側面７ｂに露出してはいるものの、ＢＯＸ層３のＳＯＩ層４側の部分または支持基板２側の部分が窒化されているため、ＢＯＸ層３が全く窒化されていない場合に比べ、酸素が拡散しにくくなっている。これにより、溝７を埋め込むように素子分離膜８を形成した後、アニール処理を行う際に、素子分離膜８およびＢＯＸ層３を通して酸素が拡散することを防止することができ、ＳＯＩ層４が酸化されることを防止できる。
【０１６３】
その結果、本実施の形態における半導体装置でも、チャネル長が短い微小なＭＩＳＦＥＴにおいても、素子分離領域５側のＢＯＸ層３の膜厚が増加することを防止し、半導体装置の閾値電圧（Ｖｔｈ）の変動を抑制することができる。また、本実施の形態における半導体装置では、チャネル長が短い微小なＭＩＳＦＥＴにおいても、ＳＯＩ基板１の主面（表面）全面に亘り半導体装置の閾値電圧（Ｖｔｈ）にばらつきが発生することを防止でき、半導体装置の電気的特性の均一性が低下することを防止できる。さらに、本実施の形態における半導体装置では、素子分離領域５側におけるＢＯＸ層３のエッチング速度が増大することを防止できるため、チャネル長が短い微小なＭＩＳＦＥＴにおいても、「パターン飛び」が発生することを防止できる。
【０１６４】
また、本実施の形態では、ＳＯＩ層４と素子分離膜８との間、および、支持基板２と素子分離膜８との間に酸化防止膜が介在しないため、酸化防止膜に電荷が捕捉されてチャージアップすることによる、ＭＩＳＦＥＴの閾値電圧（Ｖｔｈ）の変動を抑制することができる。
【０１６５】
さらに、本実施の形態では、予めＳＯＩ基板１を作製する工程で窒化処理を行うため、ＳＯＩ基板１に溝７を形成した後、酸化防止膜を形成する工程が不要であり、半導体装置の製造工程を短縮することができる。
【０１６６】
一方、上記実施の形態１、２では、ＢＯＸ層３と素子分離膜８との間に酸化防止膜９が介在するため、ＢＯＸ層３のＳＯＩ層４側または支持基板２側の部分が窒化されている実施の形態３と比べて、アニール処理を行う際に、ＳＯＩ層４が酸化されることをより確実に防止できるという点で有利である。
【０１６７】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０１６８】
本発明は、半導体装置およびその製造方法に適用して有効である。
【符号の説明】
【０１６９】
１、１０１  ＳＯＩ基板
２、１０２  支持基板
３、１０３  ＢＯＸ層
４、１０４  ＳＯＩ層
５、１０５  素子分離領域
６Ａ、１０６Ａ  ｎ型ＭＩＳＦＥＴ形成領域
６Ｂ、１０６Ｂ  ｐ型ＭＩＳＦＥＴ形成領域
６Ｃ  高耐圧ＭＩＳＦＥＴ形成領域
７、７ｄ、７ｆ、１０７  溝（素子分離溝）
７ａ、７ｅ  底面
７ｂ  側面
７ｃ  凹部
８、８ａ、８ｃ、１０８  素子分離膜
８ｂ  上面
９  酸化防止膜
１０  層間絶縁膜
１１、２１〜２３、１２１、１２２  絶縁膜
３１、３２  半導体基板
３３、３５  基体
３４、３６  絶縁層
１０１Ａ、１０１Ｂ  端部側領域
１０１Ｃ、１０１Ｄ  中心側領域
ＣＮＴ  コンタクトホール
ＤＷ  ディープウェル領域
ＧＥ  ゲート電極
ＧＩ  ゲート絶縁膜
ＨＷ  高耐圧ウェル領域
Ｍ１  配線
ＮＷ  ｎ型ウェル領域
ＰＧ  プラグ
ＰＲ１  フォトレジストパターン
ＰＷ  ｐ型ウェル領域
Ｑ１〜Ｑ３  ＭＩＳＦＥＴ
ＳＤ  ソース・ドレイン領域
ＳＷ  サイドウォールスペーサ
【図１】
0005944149.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
0005944149.tif 000007
【図７】
0005944149.tif 000008
【図８】
0005944149.tif 000009
【図９】
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【図１０】
0005944149.tif 000011
【図１１】
0005944149.tif 000012
【図１２】
0005944149.tif 000013
【図１３】
0005944149.tif 000014
【図１４】
0005944149.tif 000015
【図１５】
0005944149.tif 000016
【図１６】
0005944149.tif 000017
【図１７】
0005944149.tif 000018
【図１８】
0005944149.tif 000019
【図１９】
0005944149.tif 000020
【図２０】
0005944149.tif 000021
【図２１】
0005944149.tif 000022
【図２２】
0005944149.tif 000023
【図２３】
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【図２４】
0005944149.tif 000025
【図２５】
0005944149.tif 000026
【図２６】
0005944149.tif 000027
【図２７】
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【図２８】
0005944149.tif 000029
【図２９】
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【図３０】
0005944149.tif 000031
【図３１】
0005944149.tif 000032
【図３２】
0005944149.tif 000033
【図３３】
0005944149.tif 000034
【図３４】
0005944149.tif 000035
【図３５】
0005944149.tif 000036
【図３６】
0005944149.tif 000037
【図３７】
0005944149.tif 000038
【図３８】
0005944149.tif 000039
【図３９】
0005944149.tif 000040
【図４０】
0005944149.tif 000041
【図４１】
0005944149.tif 000042
【図４２】
0005944149.tif 000043
【図４３】
0005944149.tif 000044
【図４４】
0005944149.tif 000045
【図４５】
0005944149.tif 000046
【図４６】
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【図４７】
0005944149.tif 000048
【図４８】
0005944149.tif 000049
【図４９】
0005944149.tif 000050
【図５０】
0005944149.tif 000051
【図５１】
0005944149.tif 000052
【図５２】
0005944149.tif 000053
【図５３】
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【図５４】
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【図５５】
0005944149.tif 000056
【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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