(57)【特許請求の範囲】
【請求項１】
ベース基板と、
第１の光によって動作し、前記ベース基板上に配置された第１ゲート電極、前記第１ゲート電極と重なった第１アクティブパターン、並びに、前記第１アクティブパターンの一部と重ね合わされることにより各側面が前記第１アクティブパターンの側面と一致するかまたはその内側にある第１ソース電極及び第１ドレーン電極を含む第１光センシング素子と、
第２の光によって動作し、前記ベース基板上に配置された第２ゲート電極、前記第２ゲート電極と重なって前記第１アクティブパターンと異なった物質を含む第２アクティブパターン、並びに、前記第２アクティブパターンの一部と重ね合わされることにより各側面が前記第２アクティブパターンの側面と一致するかまたはその内側にある第２ソース電極及び第２ドレーン電極を含む第２光センシング素子と、
前記第１及び第２ゲート電極と直接接続された第１バイアス配線と、を含むことを特徴とするタッチセンシング基板。
【請求項２】
前記第１ソース電極、前記第１ドレーン電極、前記第２ソース電極、及び前記第２ドレーン電極は、エッチング選択比が異なる金属層を含むことを特徴とする請求項１に記載のタッチセンシング基板。
【請求項３】
前記第２光センシング素子は、前記第２アクティブパターンと前記ベース基板との間に配置されて前記第２ゲート電極と電気的に接続され、前記第１の光は遮断し、前記第２の光を透過するバンドパスフィルタをさらに含むことを特徴とする請求項１に記載のタッチセンシング基板。
【請求項４】
前記第１ドレーン電極と第１コンタクトホールを通じて接続された第１ドレーン接続電極と、
前記第２ドレーン電極と第２コンタクトホールを通じて接続された第２ドレーン接続電極と、
前記第１及び第２ドレーン接続電極と接続された第２バイアス配線と、
前記第１ソース電極と第３コンタクトホールを通じて接続された第１ソース接続電極と、
前記第２ソース電極と第４コンタクトホールを通じて接続された第２ソース接続電極と、
前記第１ソース接続電極と電気的に接続された第１スイッチング素子と、
前記第２ソース接続電極と電気的に接続された第２スイッチング素子と、をさらに含むことを特徴とする請求項１に記載のタッチセンシング基板。
【請求項５】
ベース基板と、
第１の光によって動作し、前記ベース基板上に配置された第１ゲート電極、前記第１ゲート電極と重なった第１アクティブパターン、前記第１アクティブパターンと部分的に重なった第１ソース電極、及び第１ドレーン電極を含む第１光センシング素子と、
第２の光によって動作し、前記ベース基板上に配置された第２ゲート電極、前記第２ゲート電極と重なって前記第１アクティブパターンと異なった物質を含む第２アクティブパターン、前記第２アクティブパターンと部分的に重なった第２ソース電極、及び第２ドレーン電極を含む第２光センシング素子と、
前記第１及び第２ゲート電極と接続された第１バイアス配線と、
前記第１ドレーン電極と第１コンタクトホールを通じて接続された第１ドレーン接続電極と、
前記第２ドレーン電極と第２コンタクトホールを通じて接続された第２ドレーン接続電極と、
前記第１及び第２ドレーン接続電極と接続された第２バイアス配線と、
前記第１ソース電極と第３コンタクトホールを通じて接続された第１ソース接続電極と、
前記第２ソース電極と第４コンタクトホールを通じて接続された第２ソース接続電極と、
前記第１ソース接続電極と電気的に接続された第１スイッチング素子と、
前記第２ソース接続電極と電気的に接続された第２スイッチング素子と、を含むことを特徴とするタッチセンシング基板。
【請求項６】
前記第１及び第２ソース電極の各々は、複数の第１フィンガー部を含み、
前記第１及び第２ドレーン電極の各々は、前記第１フィンガー部と互い違いに配置された複数の第２フィンガー部を含み、
前記第１及び第２コンタクトホールは、前記第２フィンガー部の上に形成し、前記第３及び第４コンタクトホールは、前記第１フィンガー部の上に形成することを特徴とする請求項４または５に記載のタッチセンシング基板。
【請求項７】
前記第１及び第２スイッチング素子の各々は、ゲート配線に接続されたボトムゲート電極と、前記ボトムゲート電極と重なったアクティブパターンと、前記アクティブパターンと部分的に重なったソース電極、及びドレーン電極を含むことを特徴とする請求項４または５に記載のタッチセンシング基板。
【請求項８】
前記第１及び第２スイッチング素子のそれぞれの前記ソース電極及び前記ドレーン電極は、エッチング選択比が異なる金属層を含むことを特徴とする請求項７に記載のタッチセンシング基板。
【請求項９】
前記第１及び第２スイッチング素子の各々は、
前記アクティブパターンと重なり、前記ボトムゲート電極と電気的に接続されたトップゲート電極をさらに含むことを特徴とする請求項７に記載のタッチセンシング基板。
【請求項１０】
前記第１スイッチング素子のソース電極と第５コンタクトホールを通じて接続された第３ソース接続電極と、
前記第１スイッチング素子のドレーン電極と第６コンタクトホールを通じて接続され、前記第１光センシング素子の前記第１ソース接続電極と電気的に接続された第３ドレーン接続電極と、
前記第２スイッチング素子のソース電極と第７コンタクトホールを通じて接続された第４ソース接続電極と、
前記第２スイッチング素子のドレーン電極と第８コンタクトホールを通じて接続され、前記第２光センシング素子の第２ソース接続電極と電気的に接続された第４ドレーン接続電極と、をさらに含むことを特徴とする請求項７に記載のタッチセンシング基板。
【請求項１１】
前記第３ソース接続電極と接続された第１リードアウト配線と、
前記第１リードアウト配線と交差して前記第１スイッチング素子のボトムゲート電極と接続された第１ゲート配線と、
前記第４ソース接続電極と接続された第２リードアウト配線と、
前記第２リードアウト配線と交差して前記第２スイッチング素子のボトムゲート電極と接続された第２ゲート配線と、をさらに含むことを特徴とする請求項１０に記載のタッチセンシング基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はタッチセンシング基板及びそれの製造方法に関し、より詳細には工程信頼性を向上させるためのタッチセンシング基板及びそれの製造方法に関する。
【背景技術】
【０００２】
最近、液晶表示装置において、画像を表示する表示パネルにタッチ入力機能を付与するためにタッチ位置をセンシングするためのセンシング素子が形成されたタッチ表示パネルが開発されている。前記タッチ表示パネルは、画像を表示するための画素電極及び前記画素電極と接続されたスイッチング素子が形成された表示基板、光をセンシングするセンシング素子と前記センシング素子を制御する駆動する駆動素子が形成されたタッチセンシング基板、及び前記基板の間に介在した液晶層を含む。
【０００３】
前記タッチ表示パネルは、外部からタッチが発生すれば、前記センシング素子に光が入射され、入射された光によって前記センシング素子には光電流（photo current）が発生する。前記タッチ表示パネルと接続された検出回路は、前記光電流と前記入射光が受信される前の前記センシング素子の暗電流（dark current）との差を利用して、前記タッチ表示パネルのタッチ位置を検出する。
【０００４】
前記タッチセンシング基板は、第１の光をセンシングする第１光センシング素子と、第２の光をセンシングする第２光センシング素子とを含む。前記第１及び第２光センシング素子は、互いに異なる光をセンシングする際のセンシングノイズを最小化するために、互いに異なる半導体物質により形成されたアクティブパターンを有する。このために、製造工程においては、前記第１光センシング素子を先に形成し、以後、前記第２光センシング素子を形成する。
【０００５】
前記センシング素子の製造工程においては、まず、第１フォト工程によって半導体物質をパターニングしてアクティブパターンを形成し、第２フォト工程によって前記アクティブパターンの上にソース電極及びドレーン電極を形成する。前記第１フォト工程によって、前記アクティブパターンは、一般的に不均一のサイドプロファイル（side profile）、すなわち、サイドプロファイルの不良を有する。前記アクティブパターンのサイドプロファイルの不良は、例えば、前記アクティブパターンを覆う絶縁層が完全にエッチングされずに残留するチップ（tip）、または、エッチング防止膜によってアクティブパターンが完全にカバーされないということによってストリンガー（stringer）性不良などをいう。前記アクティブパターンの製造工程後、前記ソース及びドレーン電極が製造されるに伴い、前記アクティブパターンの不均一のサイドプロファイルによって、前記ソース及びドレーン電極がショート（short）される不良が発生する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１１−０９７７０５号公報
【特許文献２】特開２００３−０２３０１４号公報
【特許文献３】特開２００１−０３６０９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
そこで、本発明は上記従来の問題点に鑑みてなされたものであって、本発明の目的は、ソース及びドレーン電極の工程信頼性を改善するためのタッチセンシング基板を提供することにある。
【０００８】
本発明の他の目的は、前記タッチセンシング基板の製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
上述した本発明の目的を実現するための一実施形態に係るタッチセンシング基板は、ベース基板、第１光センシング素子、第２光センシング素子、第１ドレーン接続電極、第２ドレーン接続電極、及び第１バイアス配線を含む。前記第１光センシング素子は、前記ベース基板上に配置されて第１の光によって動作し、第１ゲート電極、前記第１ゲート電極と重なった第１アクティブパターン、前記第１アクティブパターンと部分的に重なった第１ソース電極、及び第１ドレーン電極を含む。前記第２光センシング素子は、前記ベース基板上に配置されて第２の光によって動作し、第２ゲート電極、前記第２ゲート電極と重なって前記第１アクティブパターンと異なった物質を含む第２アクティブパターン、前記第２アクティブパターンと部分的に重なった第２ソース電極、及び第２ドレーン電極を含む。前記第１バイアス配線は、前記第１及び第２ゲート電極から延びて前記第１及び第２ゲート電極と接続する。
【００１０】
上述した本発明の他の目的を実現するための一実施形態に係るタッチセンシング基板の製造方法は、ベース基板の上にバンドパスフィルタ、ゲート配線、及び前記ゲート配線と接続された第１ゲート電極を形成する。前記第１ゲート電極が形成されたベース基板の上に、第１絶縁層、第１半導体層、第１抵抗性接触層、第１金属層及び第２金属層を積層する。段差を有する第１フォトレジストパターンを利用して、前記第１半導体層、第１抵抗性接触層、第１金属層、及び第２金属層をパターニングし、前記第１ゲート電極と重なる第１アクティブパターン、前記第１アクティブパターンと重なる第１電極パターン、第２アクティブパターン、及び、前記第２アクティブパターンと重なる第２電極パターンを形成する。前記第１フォトレジストパターンが一部除去されたフォトパターンを利用して、前記第１及び第２電極パターンらそれぞれの前記第２金属層をパターニングする。前記パターニングされた第２金属層を利用して、前記第１金属層をパターニングし、第１ソース電極、第１ドレーン電極、第２ソース電極及び第２ドレーン電極を形成する。前記第１アクティブパターンと重なったトップゲート電極、前記第２アクティブパターンと重なった第２ゲート電極、前記第１ソース電極の上面と接続された第１ソース接続電極、前記第２ソース電極の上面と接続された第２ソース接続電極、前記第１ドレーン電極の上面と接続された第１ドレーン接続電極、前記第２ドレーン電極の上面と接続された第２ドレーン接続電極、前記ゲート配線と交差するリード配線及びバイアス配線を形成する。
【発明の効果】
【００１１】
本発明によれば、ソース及びドレーン電極が、ソース及びドレーン接続電極によってコンタクトホールを通じて互いに接続されることによって、ソース及びドレーン電極のショート不良を防止することができる。また、エッチング選択比が異なる二重金属層を利用してソース及びドレーン電極を形成することによって、タッチセンシング基板の製造工程を単純化することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の一実施形態に係るタッチセンシング基板の平面図である。
【図２】図１に図示されたＩ−Ｉ’線に沿って切断されたタッチセンシング基板の断面図である。
【図３】図１に図示されたタッチセンシング基板の等価回路図である。
【図４】図２に図示されたタッチセンシング基板の製造方法を説明するための断面図である。
【図５】図２に図示されたタッチセンシング基板の製造方法を説明するための断面図である。
【図６】図２に図示されたタッチセンシング基板の製造方法を説明するための断面図である。
【図７】図２に図示されたタッチセンシング基板の製造方法を説明するための断面図である。
【図８】図２に図示されたタッチセンシング基板の製造方法を説明するための平面図である。
【図９】図２に図示されたタッチセンシング基板の製造方法を説明するための平面図である。
【図１０】図２に図示されたタッチセンシング基板の製造方法を説明するための平面図である。
【図１１】図２に図示されたタッチセンシング基板の製造方法を説明するための平面図である。
【図１２】本発明の他の実施形態に係るソース電極及びドレーン電極を説明するための平面図である。
【図１３】本発明のさらに他の実施形態に係るソース電極及びドレーン電極を説明するための平面図である。
【発明を実施するための形態】
【００１３】
以下、図面を参照して、本発明の表示装置の望ましい実施形態をより詳細に説明する。
【００１４】
以下に記載した第１、第２等の用語は、多様な構成要素を説明するのに使われ、これらの用語は一つの構成要素を他の構成要素から区別する目的にのみに使用される。したがって、例えば、本実施形態において、第１構成要素と第２構成要素のそれぞれに対応する要素を入れ替えたものも、本発明の権利範囲内である。
【００１５】
図１は、本発明の一実施形態に係るタッチセンシング基板の平面図である。図２は図１に図示したＩ−Ｉ’線に沿って切断したタッチセンシング基板の断面図である。
【００１６】
図１及び図２を参照すれば、前記タッチセンシング基板１００は、ベース基板１０１、複数のリード配線ＲＬ１、ＲＬ２、複数のバイアス配線ＢＬ１、ＢＬ２、複数のゲート配線ＧＬ１、ＧＬ２、第１スイッチング素子ＴＲＳ１、第１光センシング素子ＴＲＶ、第１センシングキャパシタＳＣ１、第２スイッチング素子ＴＲＳ２、第２光センシング素子ＴＲＩ、及び第２センシングキャパシタＳＣ２を含む。前記タッチセンシング基板１００は、第１絶縁層１２０、絶縁パターン１５１、第３絶縁層１８０及び有機絶縁層ＯＬをさらに含む。
【００１７】
前記リード配線ＲＬ１、ＲＬ２は、前記ベース基板１０１の上に第１方向Ｄ１に向かって伸びており、第１方向Ｄ１と交差する第２方向Ｄ２に並べて配置されている。
【００１８】
前記バイアス配線ＢＬ１、ＢＬ２は、前記ベース基板１０１の上に前記第１方向Ｄ１に向かって伸びており、前記第２方向Ｄ２に並べて配置されている。前記バイアス配線ＢＬ１、ＢＬ２は、前記第１及び第２リード配線ＲＬ１、ＲＬ２の間に配置されるとよい。
【００１９】
前記ゲート配線ＧＬ１、ＧＬ２は、前記第２方向Ｄ２に向かって伸びており、前記第１方向Ｄ１に並べて配置されている。
【００２０】
前記第１スイッチング素子ＴＲＳ１は、第１ゲート電極ＧＥ１、第１アクティブパターンＡＰ１、第１ソース電極ＳＥ１、第１ドレーン電極ＤＥ１、第１トップゲート電極ＴＧＥ１、第１ソース接続電極ＳＣＥ１、及び、第１ドレーン接続電極ＤＣＥ１を含む。前記第１スイッチング素子ＴＲＳ１は、薄膜トランジスタである。
【００２１】
前記第１ゲート電極ＧＥ１は、第２ゲート配線ＧＬ２に接続される。前記第１ゲート電極ＧＥ１は、前記第１トップゲート電極ＴＧＥ１と重なるボトムゲート電極である。
【００２２】
前記第１アクティブパターンＡＰ１は、第１半導体層１３１及び前記第１半導体層１３１の上に配置された第１抵抗接触層１３２を含み、前記第１ゲート電極ＧＥ１の上に配置される。
【００２３】
前記第１ソース電極ＳＥ１は、第１金属層１４１及び前記第１金属層１４１の上に配置され前記第１金属層１４１とエッチング選択比が異なる第２金属層１４２を含む。前記第１ソース電極ＳＥ１は、バー（bar）状の少なくとも一つ以上の第１フィンガー部Ｆ１を含むことができる。前記第１ソース電極ＳＥ１の第１フィンガー部Ｆ１は、前記第１アクティブパターンＡＰ１の上に配置されて一側面は前記第１アクティブパターンＡＰ１の第１側面と一致する。前記「一致する」という表現は、前記第１アクティブパターンＡＰ１の第１側面を仮想的に延長した平面上に存在するか、または、隣接するように形成できる場合の両方を含む。
【００２４】
前記第１ドレーン電極ＤＥ１は、前記第１及び第２金属層１４１、１４２を含み、バー状の少なくとも一つ以上の第２フィンガー部Ｆ２を含む。前記第１ドレーン電極ＤＥ１の第２フィンガー部Ｆ２は、前記第１アクティブパターンＡＰ１の上に、前記第１ソース電極ＳＥ１と離隔して配置される。第２フィンガー部Ｆ２の一側面は、前記第１アクティブパターンＡＰ１の第１側面と向き合う前記第１アクティブパターンＡＰ１の第２側面と一致する。
【００２５】
前記第１トップゲート電極ＴＧＥ１は、前記第１ソース電極ＳＥ１及び第１ドレーン電極ＤＥ１の上に前記第１ゲート電極ＧＥ１と重なるように配置される。前記第１トップゲート電極ＴＧＥ１は、第１コンタクトホールＣ１を通じて、前記第１ゲート電極ＧＥ１と電気的に接続されている。即ち、前記第１スイッチング素子ＴＲＳ１はダブルゲート構造を有する。
【００２６】
前記第１ソース接続電極ＳＣＥ１は、前記第１ソース電極ＳＥ１の上面に形成された第２コンタクトホールＣ２を通じて、前記第１ソース電極ＳＥ１と接続される。前記第２コンタクトホールＣ２は、前記第１ソース電極ＳＥ１の第１フィンガー部Ｆ１の上面に形成されている。前記第１ソース接続電極ＳＣＥ１は、前記第１トップゲート電極ＴＧＥ１の第１側面と離隔して、部分的に前記第１ソース電極ＳＥ１と重なる。前記第１ソース接続電極ＳＣＥ１は、前記第１リード配線ＲＬ１と接続して、前記第１ソース電極ＳＥ１と前記第１リード配線ＲＬ１を電気的に互いに接続する。
【００２７】
前記第１ドレーン接続電極ＤＣＥ１は、前記第１ドレーン電極ＤＥ１の上面に形成された第３コンタクトホールＣ３を通じて、前記第１ドレーン電極ＤＥ１と接続される。前記第３コンタクトホールＣ３は、前記第１ドレーン電極ＤＥ１の第２フィンガー部Ｆ２の上面に形成されている。前記第１ドレーン接続電極ＤＣＥ１は、前記第１トップゲート電極ＴＧＥ１の第１側面と向かい合う第２側面と離隔して、部分的に前記第１ドレーン電極ＤＥ１と重なる。前記第１ドレーン接続電極ＤＣＥ１は前記第１センシングキャパシタＳＣ１と接続して、前記第１ドレーン電極ＤＥ１と前記センシングキャパシタＳＣ１を互いに接続する。
【００２８】
前記第１光センシング素子ＴＲＶは、第２アクティブパターンＡＰ２、第２ソース電極ＳＥ２、第２ドレーン電極ＤＥ２、第２ゲート電極ＧＥ２、第２ソース接続電極ＳＣＥ２、及び第２ドレーン接続電極ＤＣＥ２を含む。前記第１光センシング素子ＴＲＶは薄膜トランジスタである。
【００２９】
前記第２アクティブパターンＡＰ２は、前記第１半導体層１３１及び前記第１抵抗接触層１３２を含む。
【００３０】
前記第２ソース電極ＳＥ２は、前記第１金属層１４１及び前記第２金属層１４２を含む。前記第２ソース電極ＳＥ２は少なくとも一つ以上の第１フィンガー部Ｆ１を含む。図示する通り、前記第２ソース電極ＳＥ２は、複数のバー状を有するフィンガーが並んで配置された第１フィンガー部Ｆ１を含むことができる。前記第１ソース電極ＳＥ１の第１フィンガー部Ｆ１は、前記第２アクティブパターンＡＰ２の上に配置される。第１フィンガー部Ｆ１の一側面は前記第２アクティブパターンＡＰ２の第１側面と一致する。
【００３１】
前記第２ドレーン電極ＤＥ２は、前記第２ソース電極ＳＥ２と同様に前記第１及び第２金属層１４１、１４２を含む。前記第２ドレーン電極ＤＥ２は、少なくとも一つ以上の第２フィンガー部Ｆ２を含む。前記第２ドレーン電極ＤＥ２の第２フィンガー部Ｆ２は、前記第２アクティブパターンＡＰ２の上に前記第２ソース電極ＳＥ２の第１フィンガー部Ｆ１と第２方向Ｄ２に離隔して配置される。第２フィンガー部Ｆ２の一側面は前記第２アクティブパターンＡＰ２の第１側面と向かい合う前記第２アクティブパターンＡＰ２の第２側面と一致する。前記第２ゲート電極ＧＥ２は、前記第２ソース電極ＳＥ２及び第２ドレーン電極ＤＥ２の上に前記第２アクティブパターンＡＰ２と重なるように配置される。
【００３２】
前記第２ソース接続電極ＳＣＥ２は、前記第２ソース電極ＳＥ２の上面に形成された第４コンタクトホールＣ４を通じて前記第２ソース電極ＳＥ２と接続する。前記第４コンタクトホールＣ４は、前記第２ソース電極ＳＥ２の第１フィンガー部Ｆ１の上面に形成されている。前記第２ソース接続電極ＳＣＥ２は、前記第２ゲート電極ＧＥ２の第１側面と離隔し、部分的に前記第２ソース電極ＳＥ２と重なる。前記第２ソース接続電極ＳＣＥ２は、前記第１センシングキャパシタＳＣ１と接続し、前記第２ソース電極ＳＥ２と前記第１センシングキャパシタＳＣ１を互いに接続する。
【００３３】
前記第２ドレーン接続電極ＤＣＥ２は、前記第２ドレーン電極ＤＥ２の上面に形成された第５コンタクトホールＣ５を通じて前記第２ドレーン電極ＤＥ２と接続される。前記第５コンタクトホールＣ５は前記第２ドレーン電極ＤＥ２を構成するそれぞれの第２フィンガー部Ｆ２の上面に形成されている。前記第２ドレーン接続電極ＤＣＥ２は、前記第２ゲート電極ＧＥ２の第１側面と向かい合う第２側面と離隔し、部分的に前記第２ドレーン電極ＤＥ２と重なる。前記第２ドレーン接続電極ＤＥＣ２は、前記第１バイアス配線ＢＬ１と接続し、前記第２ドレーン電極ＤＥ２と前記第１バイアス配線ＢＬ１とを電気的に互いに接続する。
【００３４】
前記第１バイアス配線ＢＬ１は、前記第１ドレーン接続電極ＤＣＥ１と前記第２ドレーン接続電極ＤＣＥ２とに向けて各々伸びており、前記第１ドレーン接続電極ＤＣＥ１と前記第２ドレーン接続電極ＤＣＥ２とに接続する。
【００３５】
前記第１センシングキャパシタＳＣ１は、第１電極Ｅ１及び第２電極Ｅ２を含む。前記第１電極Ｅ１は、第６コンタクトホールＣ６を通じて前記第１ドレーン接続電極ＤＣＥ１と接続し、第７コンタクトホールＣ７を通じて前記第２ソース接続電極ＳＣＥ２と接続する。前記第２電極Ｅ２は、前記第１バイアス配線ＢＬ１と接続し、前記第２ドレーン接続電極ＤＣＥ２と接続する。
【００３６】
前記第２スイッチング素子ＴＲＳ２は、前記第１スイッチング素子ＴＲＳ１と実質的に同じ構成要素を有する。前記第２スイッチング素子ＴＲＳ２は、第４ゲート電極ＧＥ４、第４アクティブパターンＡＰ４、第４ソース電極ＳＥ４、第４ドレーン電極ＤＥ４、第２トップゲート電極ＴＧＥ２、第４ソース接続電極ＳＣＥ４、及び第４ドレーン接続電極ＤＣＥ４を含む。前記第４ゲート電極ＧＥ４は、第１ゲート配線ＧＬ１に接続し、前記第４ソース接続電極ＳＣＥ４を通じて第２リード配線ＲＬ２と電気的に接続する。また、前記第４ドレーン電極ＤＥ４は、前記第４ドレーン接続電極ＤＣＥ４を通じて前記第２光センシング素子ＴＲＩと電気的に接続する。
【００３７】
前記第２光センシング素子ＴＲＩは、バンドパスフィルタＢＰＦ、接続電極ＣＥ、第３アクティブパターンＡＰ３、第３ソース電極ＳＥ３、第３ドレーン電極ＤＥ３、第３ゲート電極ＧＥ３、第３ソース接続電極ＳＣＥ３、及び第３ドレーン接続電極ＤＣＥ３を含む。前記第２光センシング素子ＴＲＩは薄膜トランジスタである。
【００３８】
前記バンドパスフィルタＢＰＦは、第１の光は遮断し、第２の光は透過する。例えば、前記第１の光は可視光であり、前記第２の光は赤外光である。
【００３９】
前記接続電極ＣＥは、前記バンドパスフィルタＢＰＦの一部領域の上に配置され、前記バンドパスフィルタＢＰＦと電気的に接続されている。
【００４０】
前記第３アクティブパターンＡＰ３は、第２半導体層１６１及び前記第２半導体層１６１の上に配置された第２抵抗接触層１６２を含み、前記バンドパスフィルタＢＰＦと重なる。
【００４１】
前記第３ソース電極ＳＥ３は、第３金属層１７１及び前記第３金属層１７１の上に配置し、前記第３金属層１７１とエッチング選択比が異なる第４金属層１７２を含む。前記第３ソース電極ＳＥ３は、少なくとも一つ以上の第１フィンガー部Ｆ１を含む。前記第３ソース電極ＳＥ３の第１フィンガー部Ｆ１は、前記第３アクティブパターンＡＰ３の上に配置される。第１フィンガー部Ｆ１の側面は、前記第３アクティブパターンＡＰ３の第１側面と一致する。
【００４２】
前記第３ドレーン電極ＤＥ３は、前記第３及び第４金属層１７１、１７２を含み、少なくとも一つ以上の第２フィンガー部Ｆ２を含む。前記第３ドレーン電極ＤＥ３の第２フィンガー部Ｆ２は、前記第３アクティブパターンＡＰ３の上に前記第３ソース電極ＳＥ３と離隔して配置される。第２フィンガー部Ｆ２の側面は前記第３アクティブパターンＡＰ３の第１側面と向き合う前記第３アクティブパターンＡＰ３の第２側面と一致する。
【００４３】
前記第３ゲート電極ＧＥ３は、前記第３ソース電極ＳＥ３及び第３ドレーン電極ＤＥ３の上に前記バンドパスフィルタＢＰＦと重なるように配置される。前記第３ゲート電極ＧＥ３は、前記第２バイアス配線ＢＬ２と接続し、第８コンタクトホールＣ８を通じて前記接続電極ＣＥと接続する。
【００４４】
前記第２バイアス配線ＢＬ２は、前記第２光センシング素子ＴＲＩと前記第２スイッチング素子ＴＲＳ２を互いに接続する前記第３ソース接続電極ＳＣＥ３と前記第４ドレーン接続電極ＤＣＥ４の接続部分との間において分離されており、分離された第２バイアス配線ＢＬ２は、接続配線ＣＬと前記接続配線ＣＬの上面に形成された第１１コンタクトホールＣ１１を通じて互いに接続されている。結果的に、前記第３ゲート電極ＧＥ３と前記バンドパスフィルタＢＰＦは、互いに電気的に接続し、前記第２光センシング素子ＴＲＩはダブルゲート（DOUBLE GATE）構造を有する。
【００４５】
前記第２バイアス配線ＢＬ２は、前記第１光センシング素子ＴＲＶの第２ゲート電極ＧＥ２と前記第２光センシング素子ＴＲＩの前記第３ゲート電極ＧＥ３から各々延長されて前記第２ゲート電極ＧＥ２と前記第３ゲート電極ＧＥ３とに接続されている。前記第３ソース接続電極ＳＣＥ３は、前記第３ソース電極ＳＥ３の上面に形成された第９コンタクトホールＣ９を通じて前記第３ソース電極ＳＥ３と接続される。前記第９コンタクトホールＣ９は、前記第３ソース電極ＳＥ３の第１フィンガー部Ｆ１の上面に形成できる。
【００４６】
前記第３ソース接続電極ＳＣＥ３は、前記第３ゲート電極ＧＥ３の第１側面と離隔し、部分的に前記第３ソース電極ＳＥ３と重なる。前記第３ソース接続電極ＳＣＥ３は、前記第２センシングキャパシタＳＣ２及び前記第２スイッチング素子ＴＲＳ２と接続し、前記第３ソース電極ＳＥ３を前記第２センシングキャパシタＳＣ２及び前記第２スイッチング素子ＴＲＳ２と接続する。
【００４７】
前記第３ドレーン接続電極ＤＣＥ３は、前記第３ドレーン電極ＤＥ３の上面に形成された第１０コンタクトホールＣ１０を通じて前記第３ドレーン電極ＤＥ３と接続する。前記第１０コンタクトホールＣ１０は、前記第３ドレーン電極ＤＥ３の第２フィンガー部Ｆ２の上面に形成される。前記第３ドレーン接続電極ＤＣＥ３は、前記第３ゲート電極ＧＥ３の第１側面と向かい合う第２側面と離隔し、部分的に前記第３ドレーン電極ＤＥ３と重なる。前記第３ドレーン接続電極ＤＣＥ３は、前記第１バイアス配線ＢＬ１に接続し、前記第３ドレーン電極ＤＥ３と前記第１バイアス配線ＢＬ１とを接続する。
【００４８】
前記第２センシングキャパシタＳＣ２は、第３電極Ｅ３及び第４電極Ｅ４を含む。前記第３電極Ｅ３は、第１２コンタクトホールＣ１２を通じて前記第３ソース接続電極ＳＣＥ３と電気的に接続する。前記第４電極Ｅ４は前記第１バイアス配線ＢＬ１と接続し、前記第３ドレーン接続電極ＤＣＥ３と接続する。
【００４９】
前記第１絶縁層１２０は、前記第１ゲート電極ＧＥ１、前記バンドパスフィルタＢＰＦ、前記接続電極ＣＥ及び前記ゲート配線ＧＬ１、ＧＬ２が形成された前記ベース基板１０１上に配置される。前記第３絶縁層１８０は、前記ソース電極ＳＥ１、ＳＥ２、ＳＥ３、前記ドレーン電極ＤＥ１、ＤＥ２、ＤＥ３、前記第１電極Ｅ１、第３電極Ｅ３が形成された前記ベース基板１０１の上に配置される。前記絶縁パターン１５１は、前記第１絶縁層１２０と前記第３アクティブパターンＡＰ３との間に配置される。前記絶縁パターン１５１は省略されていてもよい。
【００５０】
前記有機絶縁層ＯＬは、前記リード配線ＲＬ１、ＲＬ２、前記バイアス配線ＢＬ１、ＢＬ２、前記ソース接続電極ＳＣＥ１、ＳＣＥ２、ＳＣＥ３、前記ドレーン接続電極ＤＣＥ１、ＤＣＥ２、ＤＣＥ３、前記第２電極Ｅ２、及び前記第４電極Ｅ４が形成された前記ベース基板１０１の上に配置される。前記有機絶縁層ＯＬは厚い膜で形成でき、オーバーコーティング層（図示せず）、遮光パターンＢＭ、及びカラーフィルタＣＦを含む。
【００５１】
例えば、前記遮光パターンＢＭは、前記第１スイッチング素子ＴＲＳ１、前記第２スイッチング素子ＴＲＳ２、前記第１光センシング素子ＴＲＶ、第２光センシング素子ＴＲＩ、前記第１センシングキャパシタＳＣ１、及び前記第２センシングキャパシタＳＣ２が形成された前記ベース基板１０１の遮光領域の上に配置される。
【００５２】
前記カラーフィルタＣＦは、前記ベース基板１０１に定義された画素領域の上に配置できる。前記画素領域は前記タッチセンシング基板１００と対向して結合される表示基板上に画素電極が形成された領域と向かい合う領域である。以上、実施形態で称されたソース電極とドレーン電極は、印加される電圧のレベルによって互いに入れ替えて称されてもよい。
【００５３】
図３は、図１に図示されたタッチセンシング基板の等価回路図である。
図１及び図３を参照すれば、前記タッチセンシング基板１００は、複数のリード配線ＲＬ１、ＲＬ２、複数のバイアス配線ＢＬ１、ＢＬ２、複数のゲート配線ＧＬ１、ＧＬ２、第１スイッチング素子ＴＲＳ１、第１光センシング素子ＴＲＶ、第１センシングキャパシタＳＣ１、第２スイッチング素子ＴＲＳ２、第２光センシング素子ＴＲＩ及び第２センシングキャパシタＳＣ２を含む。
【００５４】
第１リード配線ＲＬ１には第１基準電圧Ｖｒ１が印加され、第２リード配線ＲＬ２には第２基準電圧Ｖｒ２が印加される。第１バイアス配線ＢＬ１には第１バイアス電圧Ｖｂ１が印加され、第２バイアス配線ＢＬ２には第２バイアス電圧Ｖｂ２が印加される。第１ゲート配線ＧＬ１及び第２ゲート配線ＧＬ２にはゲート電圧Ｖｏｎが順次に印加される。
【００５５】
前記第２スイッチング素子ＴＲＳ２は、前記第１ゲート配線ＧＬ１に接続されたゲート電極ＧＥ４と前記第２リード配線ＲＬ２に接続されたソース電極ＳＥ４及び前記第２センシングキャパシタＳＣ２に接続されたドレーン電極ＤＥ４含む。ここで、前記ソース電極と前記ドレーン電極は、印加される電圧のレベルに従って互いに入れ替えて称してもよい。
【００５６】
前記第２光センシング素子ＴＲＩは、第２バイアス配線ＢＬ２に接続されたゲート電極ＧＥ３と、前記第２スイッチング素子ＴＲＳ２のドレーン電極ＤＥ４及び前記第２センシングキャパシタＳＣ２に接続されたソース電極ＳＥ３と、前記第１バイアス配線ＢＬ１に接続されたドレーン電極ＤＥ３とを含む。前記第２センシングキャパシタＳＣ２は、前記第２スイッチング素子ＴＲＳ２のドレーン電極ＤＥ４及び前記第２光センシング素子ＴＲＩのソース電極ＳＥ３と接続された第３電極Ｅ３と、前記第１バイアス配線ＢＬ１に接続された第４電極Ｅ４とを含む。
【００５７】
前記第１スイッチング素子ＴＲＳ１は、前記第２ゲート配線ＧＬ２に接続されたゲート電極ＧＥ１と、前記第１リード配線ＲＬ１に接続されたソース電極ＳＥ１と、前記第１センシングキャパシタＳＣ１に接続されたドレーン電極ＤＥ１を含む。前記第１光センシング素子ＴＲＶは、前記第２バイアス配線ＢＬ２に接続されたゲート電極ＧＥ２と、前記第１スイッチング素子ＴＲＳ１及び前記第１センシングキャパシタＳＣ１に接続されたソース電極ＳＥ２と、前記第１バイアス配線ＢＬ１に接続されたドレーン電極ＤＥ２とを含む。前記第１センシングキャパシタＳＣ１は、前記第１スイッチング素子ＴＲＳ１のドレーン電極ＤＥ１と、前記第１光センシング素子ＴＲＶのソース電極ＳＥ２と接続された第１電極Ｅ１と、前記第１バイアス配線ＢＬ１に接続された第２電極Ｅ２とを含む。
【００５８】
前記タッチセンシング基板１００に係るタッチ位置を検出する方法は、下記の通りである。前記タッチセンシング基板１００が駆動されるフレーム区間は、一般的に表示基板にフレーム画像が表示されるフレーム区間と同期してもよく、または、独立していてもよい。現在のフレームである、Ｍ（Ｍは自然数）番目フレーム区間に、前記第１ゲート配線ＧＬ１にゲートオン電圧Ｖｏｎが印加されれば、前記第２スイッチング素子ＴＲＳ２はターン−オンされて前記第２リード配線ＲＬ２に印加された第２基準電圧Ｖｒ２と前記第１バイアス配線ＢＬ１に印加された第１バイアス電圧Ｖｂ１が前記第２センシングキャパシタＳＣ２に印加される。前記第２センシングキャパシタＳＣ２は、前記第２基準電圧Ｖｒ２と前記第１バイアス電圧Ｖｂ１との差分の電圧を充電する。
【００５９】
続いて、第２ゲート配線ＧＬ２にゲートオン電圧Ｖｏｎが印加されれば、前記第１スイッチング素子ＴＲＳ１はターン−オンされて前記第１リード配線ＲＬ１に印加された第１基準電圧Ｖｒ１と前記第１バイアス配線ＢＬ１に印加された前記第１バイアス電圧Ｖｂ１が前記第１センシングキャパシタＳＣ１に印加される。前記第１センシングキャパシタＳＣ１は、前記第１基準電圧Ｖｒ１と前記第１バイアス電圧Ｖｂ１との差分の電圧を充電する。
【００６０】
以後、前記第１ゲート配線ＧＬ１にローレベルのゲートオフ電圧Ｖｏｆｆが印加されれば、前記第２スイッチング素子ＴＲＳ２はターン−オフされる。前記第２スイッチング素子ＴＲＳ２がターン−オフされた状態で、表示パネルの背面から照射される赤外光が、前記表示パネル上面をタッチする物体によって反射して、前記第２光センシング素子ＴＲＩに提供される。前記第２光センシング素子ＴＲＩが前記赤外光によって動作されれば、光電流が流れて前記第２センシングキャパシタＳＣ２に前記第２基準電圧Ｖｒ２が印加された第３電極Ｅ３で電圧降下が発生することになる。即ち、前記第２センシングキャパシタＳＣ２は放電する。
【００６１】
前記第２ゲート配線ＧＬ２に前記ゲートオフ電圧Ｖｏｆｆが印加されれば、前記第１スイッチング素子ＴＲＳ１はターン−オフされる。前記第１スイッチング素子ＴＲＳ１がターン−オフされた状態で、表示パネルの背面から照射される可視光が前記表示パネル上面をタッチする物体によって反射して前記第１光センシング素子ＴＲＶに提供される。前記第１光センシング素子ＴＲＶが前記可視光によって動作されれば光電流が流れて、前記第１基準電圧Ｖｒ１が印加された第１電極Ｅ１において電圧降下が発生することになる。即ち、前記第１センシングキャパシタＳＣ１は放電する。
【００６２】
一方、前記第１及び第２スイッチング素子ＴＲＳ１、ＴＲＳ２が、ターン−オフされた状態で、タッチが発生しなくて前記可視光及び前記赤外光が前記第１及び第２光センシング素子ＴＲＶ、ＴＲＩに受信されなければ、光電流が流れない。従って、前記第１及び第２センシングキャパシタＳＣ１、ＳＣ２は放電しない。
【００６３】
次のフレームである、Ｍ＋１番目フレーム区間に、前記第１ゲート配線ＧＬ１に前記ゲートオン電圧Ｖｏｎが印加されれば、前記第２スイッチング素子ＴＲＳ２はターン−オンして放電された前記第２センシングキャパシタＳＣ２に前記第２基準電圧Ｖｒ２を再充電する。再充電時に前記第２リード配線ＲＬ２に電流が発生することになり、前記第２リード配線ＲＬ２に接続された検出回路（図示せず）は前記第２リード配線ＲＬ２に電流が流れることを感知してタッチを認識することになる。また、前記第２ゲート配線ＧＬ２に前記ゲートオン電圧Ｖｏｎが印加されれば、前記第１スイッチング素子ＴＲＳ１は、ターン−オンして放電された前記第１センシングキャパシタＳＣ１に前記第１基準電圧Ｖｒ１を再充電する。これによって、前記第１リード配線ＲＬ１に接続された検出回路（図示せず）は前記第１リード配線ＲＬ１に電流が流れることを感知しタッチを認識することになる。
【００６４】
図４〜図７における（ａ）〜（ｉ）は、図２に図示されたタッチセンシング基板の製造方法を説明するための断面図である。図８〜図１１は、図２に図示されたタッチセンシング基板の製造方法を説明するための平面図である。
【００６５】
図４（ａ）及び図８を参照すれば、ベース基板１０１の上にバンドパスフィルタ層を形成する。前記バンドパスフィルタ（ＢＰＦ）層はフォトレジストパターンを利用して形成される。前記バンドパスフィルタＢＰＦは、アモールパース・シリコン・ゲルマニウム（a−SiGe）を含むとよく、約２０００Åの厚さで形成される。前記バンドパスフィルタＢＰＦは、第１の光を遮断し、第２の光を透過する。例えば、前記第１の光は可視光であり、前記第２の光は赤外光である。
【００６６】
前記バンドパスフィルタＢＰＦが形成された前記ベース基板１０１の上に第１導電層を形成する。前記第１導電層は、前記第１及び第２ゲート配線ＧＬ１、ＧＬ２、前記第１ゲート電極ＧＥ１、及び接続電極ＣＥを含むものであり、フォトレジストパターンを利用して形成される。前記第１導電層はクロム、アルミニウム、タンタル、モリブデン、チタン、タングステン、銅、銀などの金属、または、これらの合金などから形成される。前記第１導電層は、物理的性質が異なる二つ以上の層から形成されてもよい。例えば、前記第１導電層はアルミニウム及びモリブデンが積層された構造を有してもよい。
【００６７】
本実施形態では、前記バンドパスフィルタＢＰＦと前記第１導電パターンを互いに異なるマスクを利用して形成する場合を例示したが、一つのスリットマスク、または、ハーフトーンマスクを利用して形成してもよい。この場合、前記第１導電パターンの下にバンドパスフィルタ層が配置される。
【００６８】
前記第１導電パターンが形成された前記ベース基板１０１の上に第１絶縁層１２０を形成する。前記第１絶縁層１２０は、酸化シリコン（SiOx）及び窒化シリコン（SiNx）を含む。
【００６９】
図４（ａ）、図４（ｂ）、及び図９を参照すれば、前記第１絶縁層１２０が形成された前記ベース基板１０１の上に、第１半導体層１３１、第１抵抗性接触層１３２及び第２導電層１４０を形成する。即ち、前記第１抵抗性接触層１３２を形成した後、前記第２導電層１４０を直に形成する。前記第１抵抗性接触層１３２の形成処理と、前記第２導電層１４０の形成処理との間にはいかなる処理も行わない。これによって、前記第１抵抗性接触層１３２の損傷を最小化し、オーミックコンタクトが改善される。
【００７０】
前記第１半導体層１３１は、アモルファスシリコン（a-Si）から形成されるとよく、前記第１抵抗性接触層１３２は、ｎ＋アモルファスシリコン（n+a-Si）から形成されるとよい。前記第２導電層１４０は、第１金属層１４１及び前記第１金属層１４１の上に形成された第２金属層１４２を含む。前記第１金属層１４１と前記第２金属層１４２は、エッチング選択比が互いに異なる。例えば、前記第１金属層１４１はチタン（Ti）であるとよく、前記第２金属層１４２は銅（Cu）であるとよい。
【００７１】
前記第２金属層１４２が形成された前記ベース基板１０１の上に、フォトレジスト物質を利用して第１フォトレジストパターンＰＲ１を形成する。前記第１フォトレジストパターンＰＲ１は、スリットマスク、または、ハーフトーンマスクを利用してパターニングされたものであり、第１の厚さを有する第１フォトパターンＰＲ１１と前記第１の厚さより薄い第２の厚さを有する第２フォトパターンＰＲ１２を含む。
【００７２】
前記第１フォトパターンＰＲ１１は、前記第１ソース電極ＳＥ１が形成される第１ソース領域ＳＡ１、第１ドレーン電極ＤＥ１が形成される第１ドレーン領域ＤＡ１、第２ソース電極ＳＥ２が形成される第２ソース領域ＳＡ２、及び第２ドレーン電極ＤＥ２が形成される第２ドレーン領域ＤＡ２の上に配置される。また、前記第１フォトパターンＰＲ１１は、前記接続配線ＣＬが形成された領域に配置される。前記第２フォトパターンＰＲ１２は、前記第１ソース電極ＳＥ１と第１ドレーン電極ＤＥ１との間の離隔領域に定義される第１チャネル領域ＣＡ１と、前記第２ソース電極ＳＥ２と第２ドレーン電極ＤＥ２との間の離隔領域に定義される第２チャネル領域ＣＡ２に配置される。
【００７３】
前記第１フォトレジストパターンＰＲ１を利用して、先ず、前記湿式エッチング工程を利用して、前記第１金属層１４１及び第２金属層１４２をパターニングする。つぎに、乾燥式エッチング工程を利用して、前記第１半導体層１３１及び前記第１抵抗性接触層１３２をパターニングする。
【００７４】
前記第１フォトレジストパターンＰＲ１により前記第１アクティブパターンＡＰ１及び前記第１アクティブパターンＡＰ１の上に第１電極パターンＥＰ１が形成され、前記第２アクティブパターンＡＰ２及び前記第２アクティブパターンＡＰ２の上に第２電極パターンＥＰ２が形成される。また、前記第１フォトレジストパターンＰＲ１によって前記接続配線ＣＬが形成されることができる。前記接続配線ＣＬの下には前記第１半導体層１３１及び前記第１抵抗性接触層１３２を含むアクティブパターンが配置される。
【００７５】
前記第１フォトレジストパターンＰＲ１を利用して前記第１アクティブパターンＡＰ１及び前記第１電極パターンＥＰ１を形成することにより、エッチング工程による前記第１アクティブパターンＡＰ１のサイドプロファイル（side Profile）の損傷の影響をうけることがなく、前記第１電極パターンＥＰ１のステップカバレッジを改善することができる。また、前記第１フォトレジストパターンＰＲ１を利用して前記第２アクティブパターンＡＰ２及び前記第２電極パターンＥＰ２を形成することにより、エッチング工程による前記第２アクティブパターンＡＰ２のサイドプロファイルの損傷の影響をうけることなく、前記第２電極パターンＥＰ２のステップカバレッジを改善することができる。これにより、前記第１及び第２電極パターンＥＰ１、ＥＰ２によって形成される前記第１ソース電極ＳＥ１、第２ソース電極ＳＥ２、第１ドレーン電極ＤＥ１、及び第２ドレーン電極ＤＥ２のステップカバレッジが改善される。
【００７６】
図４（ｂ）、図４（ｃ）、及び図９を参照すれば、エッチバック（etch back）工程により、前記第１フォトレジストパターンＰＲ１を部分的にエッチングして前記第２フォトパターンＰＲ１２を除去し、前記第１フォトパターンＰＲ１１を第３の厚さの第３フォトパターンＰＲ１３として形成する。
【００７７】
前記第３フォトパターンＰＲ１３は、前記第１ソース領域ＳＡ１、第１ドレーン領域ＤＡ１、第２ソース領域ＳＡ２、及び第２ドレーン領域ＤＡ２の上に配置される。前記第３フォトパターンＰＲ１３を利用して、前記第１電極パターンＥＰ１のうち、前記第２金属層１４２のみをエッチングしてパターニングする。また、前記第３フォトパターンＰＲ１３を利用して、前記第２電極パターンＥＰ２のうち、前記第２金属層１４２のみをエッチングしてパターニングする。
【００７８】
前記第１及び第２電極パターンＥＰ１、ＥＰ２それぞれの前記第１金属層１４１は、後続するエッチング工程で前記第１及び第２アクティブパターンＡＰ１、ＡＰ２がエッチングされることを防止するためのアクティブ保護機能（または、エッチストッパー機能）を有する。従って、別途のアクティブ保護層（active protection layer：ＡＰＬ）を形成する工程及び前記アクティブ保護層を除去する工程を省略できるので、工程の単純化を図ることができる。また、前記アクティブパターンの損傷を減らしてサイドプロファイルを改善することができる。
【００７９】
その後、前記第３フォトパターンＰＲ１３を除去する。
図４（ｃ）、図５（ｄ）、及び図９を参照すれば、前記第３フォトパターンＰＲ１３が除去された前記ベース基板１０１の上に、第２絶縁層１５０、第２半導体層１６１、第２抵抗性接触層１６２、及び第３導電層１７０を形成する。即ち、前記第２抵抗性接触層１６２を形成した後、前記第３導電層１７０を直に形成する。この際、前記第２抵抗性接触層１６２の形成処理と、前記第３導電層１７０の形成処理との間にはいかなる処理も行わない。これによって前記第２抵抗性接触層１６２の損傷を最小化してオーミックコンタクトを改善する。
【００８０】
前記第２絶縁層１５０は、窒化シリコン（SiNx）を含むとよく、約５００Åの厚さで形成される。前記第２絶縁層１５０は、前記第２半導体層１６１の蒸着時に界面特性を改善するので、前記第２半導体層１６１がリフト（lift）されることを防止する。
【００８１】
前記第２半導体層１６１は、アモールパース・シリコン・ゲルマニウム（a-SiGe）を含むとよく、約４０００Åの厚さで形成される。前記第２抵抗性接触層１６２は、ｎ＋アモルファスシリコン（n+a-Si）を含むとよく、約５００Åの厚さで形成される。前記第３導電層１７０は、第３金属層１７１及び前記第３金属層１７１の上に形成された第４金属層１７２を含む。第３金属層１７１及び第４金属層１７２は、エッチング選択比が互いに異なる。例えば、前記第３金属層１７１はチタン（Ti）であるとよく、前記第２金属層１４２は銅（Cu）であるとよい。
【００８２】
前記第４金属層１７２が形成された前記ベース基板１０１の上に、フォトレジスト物質を利用して第２フォトレジストパターンＰＲ２を形成する。前記第２フォトレジストパターンＰＲ２は、スリットマスクまたはハーフトーンマスクを利用してパターニングされたものであって、第１の厚さを有する第１フォトパターンＰＲ２１と前記第１の厚さより薄い第２の厚さを有する第２フォトパターンＰＲ２２を含む。
【００８３】
前記第１フォトパターンＰＲ２１は、前記第３ソース電極ＳＥ３が形成される第３ソース領域ＳＡ３及び第３ドレーン電極ＤＥ３が形成される第３ドレーン領域ＤＡ３の上に配置される。前記第２フォトパターンＰＲ２２は、前記第３ソース電極ＳＥ３と第３ドレーン電極ＤＥ３との間の離隔領域に定義される第３チャネル領域ＣＡ３に配置される。
【００８４】
前記第２フォトレジストパターンＰＲ２を利用して、先ず、湿式エッチング工程を利用して、前記第３金属層１７１及び第４金属層１７２をパターニングする。その後、乾燥式エッチング工程を利用して、前記第２半導体層１６１、前記第２抵抗性接触層１６２及び前記第２絶縁層１５０をパターニングする。この時、前記第１及び第２電極パターンＥＰ１、ＥＰ２それぞれの前記第１金属層１４１は、前記第１及び第２アクティブパターンＡＰ１、ＡＰ２のエッチングを防止するアクティブ保護機能（または、エッチストッパー機能）を有する。従って、別途のアクティブ保護層を形成する工程及び前記アクティブ保護層を除去する工程を省略することができる。
【００８５】
前記第２フォトレジストパターンＰＲ２によって前記第３アクティブパターンＡＰ３及び前記第３アクティブパターンＡＰ３の上に第３電極パターンＥＰ３が形成され、前記第１絶縁層１２０と前記第３アクティブパターンＡＰ３との間に絶縁パターン１５１が形成される。
【００８６】
前記第２フォトレジストパターンＰＲ２を利用して前記第３アクティブパターンＡＰ３及び前記第３電極パターンＥＰ３を形成することによって、エッチング工程による前記第３アクティブパターンＡＰ３のサイドプロファイルの損傷の影響をうけることなく、第３電極パターンＥＰ３のステップカバレッジを改善することができる。従って、前記第３電極パターンＥＰ３によって形成される前記第３ソース電極ＳＥ３及び前記第３ドレーン電極ＤＥ３のステップカバレッジを改善することができる。
【００８７】
図５（ｄ）、（ｅ）、及び図９を参照すれば、前記第２フォトレジストパターンＰＲ２においてエッチバック工程を適用して、前記第２フォトパターンＰＲ２２を除去し、前記第１フォトパターンＰＲ２１をエッチングして、第３の厚さの第３フォトパターンＰＲ２３を形成する。
【００８８】
前記第３フォトパターンＰＲ２３は、前記第３ソース領域ＳＡ３及び第３ドレーン領域ＤＡ３の上に配置される。前記第３フォトパターンＰＲ２３を利用して、前記第３電極パターンＥＰ３のうち前記第４金属層１７２のみをエッチングしてパターニングする。その後、前記第３フォトパターンＰＲ２３を除去する。
【００８９】
図５（ｅ）、図６（ｆ）、及び図９を参照すれば、パターニングされた前記第１電極パターンＥＰ１の前記第２金属層１４２、前記第２電極パターンＥＰ２の前記第２金属層１４２、及び前記第３電極パターンＥＰ３の前記第４金属層１７２をマスクとして、前記第１電極パターンＥＰ１の前記第１金属層１４１、前記第２電極パターンＥＰ２の前記第１金属層１４１、及び前記第３電極パターンＥＰ３の前記第３金属層１７１をパターニングする。
【００９０】
これによって、前記第１電極パターンＥＰ１は前記第１ソース電極ＳＥ１及び前記第１ドレーン電極ＤＥ１として形成され、前記第２電極パターンＥＰ２は前記第２ソース電極ＳＥ２及び前記第２ドレーン電極ＤＥ２として形成され、前記第３電極パターンＥＰ３は前記第３ソース電極ＳＥ３及び前記第３ドレーン電極ＤＥ３として形成される。結果的に、前記ベース基板１０１の上には、前記第１〜第４ソース電極ＳＥ１、ＳＥ２、ＳＥ３、ＳＥ４、前記第１〜第４ドレーン電極ＤＥ１、ＤＥ２、ＤＥ３、ＤＥ４、及び前記接続配線ＣＬを含む第２導電パターンが形成される。
【００９１】
以後、前記第１、第２、第３ソース電極ＳＥ１、ＳＥ２、ＳＥ３、及び前記第１、第２及び第３ドレーン電極ＤＥ１、ＤＥ２、ＤＥ３をマスクとして、前記第１アクティブパターンＡＰ１の第１抵抗性接触層１３２、前記第２アクティブパターンＡＰ２の第１抵抗性接触層１３２、及び前記第３アクティブパターンＡＰ３の第２抵抗性接触層１６２を除去する。これによって、前記第１及び第２スイッチング素子ＴＲＳ１、ＴＲＳ２それぞれの第１チャネルＣＨ１が形成され、前記第１光センシング素子ＴＲＶの第２チャネルＣＨ２が形成され、前記第２光センシング素子ＴＲＩの第３チャネルＣＨ３が形成される。
【００９２】
図６（ｆ）、（ｇ）、及び図１０を参照すれば、前記第１、第２及び第３チャネルＣＨ１、ＣＨ２、ＣＨ３が形成された前記ベース基板１０１の上に、第３絶縁層１８０を形成する。前記第３絶縁層１８０は、窒化シリコン（SiNx）及び酸化シリコン（SiOx）を含むとよい。
【００９３】
前記第３絶縁層１８０及び前記第１絶縁層１２０をマスクまたはフォトレジストパターンを利用して、前記第１導電パターン及び第２導電パターンを露出する第１、第２、第３、第４、第５、第６、第７、第８、第９、第１０、第１１及び第１２コンタクトホールＣ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６、Ｃ７、Ｃ８、Ｃ９、Ｃ１０、Ｃ１１、Ｃ１２を形成する。
【００９４】
図６（ｇ）、図７（ｈ）、及び図１１を参照すれば、前記第１、第２、第３、第３、第４、第６、第７、第８、第９、第１０、第１１、及び第１２コンタクトホールＣ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６、Ｃ７、Ｃ８、Ｃ９、Ｃ１０、Ｃ１１、Ｃ１２が形成された前記ベース基板１０１の上に、第４導電層１９０を形成する。前記第４導電層１９０は、クロム、アルミニウム、タンタル、モリブデン、チタン、タングステン、銅、銀などの金属、または、これらの合金などを含むとよい。前記第４導電層１９０は、物理的性質が異なる二つ以上の層で形成されてもよい。例えば、前記第４導電層１９０はアルミニウム及びモリブデンが積層された構造を有してもよい。また、前記第４導電層１９０は、透明な導電性物質で形成されてもよい。
【００９５】
前記第４導電層１９０が形成された前記ベース基板１０１の上に、フォトレジスト物質を利用して第３フォトレジストパターンＰＲ３を形成する。前記フォトレジストパターンＰＲ３は、前記リード配線ＲＬ１、ＲＬ２、前記バイアス配線ＢＬ１、ＢＬ２、前記トップゲート電極ＴＧＥ１、ＴＧＥ２、第２ゲート電極ＧＥ２、第３ゲート電極ＧＥ３、前記ソース接続電極ＳＣＥ１、ＳＣＥ２、ＳＣＥ３、前記ドレーン接続電極ＤＣＥ１、ＤＣＥ２、ＤＣＥ３、第２電極Ｅ２、及び第４電極Ｅ４が形成される領域に配置される。
【００９６】
前記第２方向Ｄ２に向かって伸びている前記ゲート配線ＧＬ１、ＧＬ２と前記第１方向Ｄ１に向かって伸びている前記リード配線ＲＬ１、ＲＬ２及び前記バイアス配線ＢＬ１、ＢＬ２の交差領域のキャパシタンスによって、配線抵抗が増加する。本実施形態によれば、前記ゲート配線ＧＬ１、ＧＬ２は、第１導電層で形成され、前記リード配線ＲＬ１、ＲＬ２、及び前記バイアス配線ＢＬ１、ＢＬ２は第４導電層で形成される。第１導電層と第２導電層との間の距離が大きくなるのに伴って交差領域のキャパシタンスが減少する。従って、配線抵抗を減少させることができる。
【００９７】
図７（ｈ）、（ｉ）、及び図１１を参照すれば、前記第３フォトレジストパターンＰＲ３を利用して、前記第４導電層１９０をパターニングして、前記第４導電パターンを形成する。結果的に、前記第４導電パターンは、前記リード配線ＲＬ１、ＲＬ２、前記バイアス配線ＢＬ１、ＢＬ２、前記トップゲート電極ＴＧＥ１、ＴＧＥ２、第２ゲート電極ＧＥ２、第３ゲート電極ＧＥ３、前記ソース接続電極ＳＣＥ１、ＳＣＥ２、ＳＣＥ３、前記ドレーン接続電極ＤＣＥ１、ＤＣＥ２、ＤＣＥ３、第２電極Ｅ２、及び第４電極Ｅ４を含む。
【００９８】
図２、図７（ｉ）、及び図１１を参照すれば、前記第４導電パターンが形成された前記ベース基板１０１の上に有機絶縁層ＯＬを形成する。前記有機絶縁層ＯＬはオーバーコーティング層である。また、前記有機絶縁層ＯＬは前記遮光パターンＢＭ及び前記カラーフィルタＣＦを含む。例えば、前記遮光パターンＢＭは、前記第１スイッチング素子ＴＲＳ１、前記第２スイッチング素子ＴＲＳ２、前記第１光センシング素子ＴＲＶ、第２光センシング素子ＴＲＩ、前記第１センシングキャパシタＳＣ１、及び前記第２センシングキャパシタＳＣ２が形成された前記ベース基板１０１の遮光領域の上に配置される。前記カラーフィルタＣＦは、前記ベース基板１０１の画素領域の上に配置される。
【００９９】
本発明の実施形態によれば、スリットマスク、または、ハーフトーンマスクを利用してアクティブパターン並びにソース及びドレーン電極をエッチングすることによって前記アクティブパターンのサイドプロファイルの損傷の影響を受けることなく、前記ソース及びドレーン電極のステップカバレッジ（step coverage）を改善することができる。従って、前記ソース及びドレーン電極のショート不良を防止することができる。また、エッチング選択比が異なる二重金属層を利用して、前記ソース及びドレーン電極を形成することによってアクティブ保護層を形成する工程及び前記アクティブ保護層を除去する工程を省略して工程の単純化を図ることができる。
【０１００】
図１２は、本発明の他の実施形態に係るソース電極及びドレーン電極の態様を説明するための平面図である。
図１２を参照すれば、前記ソース電極ＳＥ及び前記ドレーン電極ＤＥは、アクティブパターンＡＰの上に配置される。前記アクティブパターンＡＰ、前記ソース電極ＳＥ、及び前記ドレーン電極ＤＥは、スリットマスク、または、ハーフトーンマスクによって形成された段差を有するフォトレジストパターンによってパターニングされる。これに伴って、前記ソース電極ＳＥ及び前記ドレーン電極ＤＥは、前記アクティブパターンＡＰの上に配置されて前記アクティブパターンの側面と、前記ソース電極ＳＥ及び前記ドレーン電極ＤＥそれぞれの側面とは互いに一致する。
【０１０１】
前記ソース電極ＳＥは、複数の第１フィンガー部１１、１２、１３と、隣接する第１フィンガー部１１、１２、１３を接続する第１接続部２１とを含む。前記ドレーン電極ＤＥは、複数の第２フィンガー部３１、３２と、隣接した第２フィンガー部３１、３２を接続する第２接続部４１とを含む。前記第１フィンガー部１１、１２、１３と前記第２フィンガー部３１、３２とは、互い違いに配置される。
【０１０２】
前記第１接続部２１により複数の第１フィンガー部１１、１２、１３が互いに接続されることによって、前記第１フィンガー部１１、１２、１３に形成されるコンタクトホールＣの個数を減らすことができる。同じ方式で前記第２接続部４１により隣接した前記第２フィンガー部３１、３２が互いに接続されることによって前記第２フィンガー部３１、３２に形成されるコンタクトホールＣの個数を減らすことができる。前記コンタクトホールＣは、図１で説明したソース接続電極及びドレーン接続電極と、前記ソース電極ＳＥ及び前記ドレーン電極ＤＥとを接続するためのものである。
【０１０３】
本実施形態によれば、最初の実施形態と比較すると、前記コンタクトホールＣの個数を減らすことによって工程信頼性を向上させることができる。
【０１０４】
図１３は、本発明のさらに他の実施形態に係るソース電極及びドレーン電極の形を説明するための平面図である。
図１３を参照すれば、前記ソース電極ＳＥは、第１電極部５１と第１拡張部５２を含む複数の第１フィンガー部５０を含み、前記ドレーン電極ＤＥは第２電極部６１と前記第２拡張部６２を含む複数の第２フィンガー部６０を含む。
【０１０５】
前記第１電極部５１は、第１の幅Ｗ１を有し、前記第１拡張部５２は前記第１の幅Ｗ１より広い第２の幅Ｗ２を有する。前記第２電極部６１は前記第１の幅Ｗ１を有し、前記第２拡張部６２は前記第２の幅Ｗ２を有する。前記第１及び第２拡張部５２、６２の前記第２の幅Ｗ２は、前記第１及び第２電極部５１、６１の前記第１の幅Ｗ１より広く形成することによってコンタクトホールＣの形成を容易にすることができる。前記コンタクトホールＣは、図１で説明したソース接続電極及びドレーン接続電極と、前記ソース電極ＳＥ及び前記ドレーン電極ＤＥとを接続するためのものである。
【０１０６】
以上、添付図面を参照しながら本発明の好適な実施形態について詳細に説明したが、本発明はかかる例に限定されない。本発明の属する技術の分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと理解される。
【産業上の利用可能性】
【０１０７】
本実施形態によれば、最初の実施形態と比較すると、前記コンタクトホールＣの形成領域を広くすることによって、工程信頼性を向上させることができる。
【符号の説明】
【０１０８】
１００                         タッチセンシング基板
１０１                         ベース基板
ＲＬ１、ＲＬ２                 リード配線
ＢＬ１、ＢＬ２                 バイアス配線
ＧＬ１、ＧＬ２                 ゲート配線
ＴＲＳ１、ＴＲＳ２             スイッチング素子
ＳＣ１、ＳＣ２                 センシングキャパシタ
ＴＲＶ                         第１光センシング素子
ＴＲＩ                         第２光センシング素子
１２０                         第１絶縁層
１５１                         絶縁パターン
１８０                         第３絶縁層
ＯＬ                    有機絶縁層
１４１、１４２                 第１及び第２金属層
１７１、１７２                 第３及び第４金属層
ＡＰ１、ＡＰ２、ＡＰ３  アクティブパターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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