(57)【特許請求の範囲】
【請求項１】
入力パルス信号を入力して遅延パルス信号を出力するパルス遅延回路と、
前記パルス遅延回路に接続され、前記入力パルス信号および前記遅延パルス信号を入力して、前記入力パルス信号のパルス幅よりも長いパルス幅の出力パルス信号を出力するパルス調整回路であって、前記入力パルス信号のリーディングエッジに応答して前記出力パルス信号のリーディングエッジを生じ、前記入力パルス信号および前記遅延パルス信号の両パルス幅の時間を合わせた時間よりも長い時間の間も、前記出力パルス信号の前記リーディングエッジを生じて変位した状態を保って、前記遅延パルス信号のトレーリングエッジに応答して前記出力パルス信号のトレーリングエッジを生じる前記パルス調整回路と、
を含み、
前記パルス調整回路は、
前記入力パルス信号より生成のセット信号でセットされ、前記遅延パルス信号より生成のリセット信号でリセットされ、出力が不定値をとらないラッチ回路と、
前記パルス遅延回路および前記ラッチ回路に接続され、前記入力パルス信号、前記遅延パルス信号および前記ラッチ回路の出力パルス信号の論理和を出力する論理和回路と、
を含む、
グリッチを生じないパルス幅延長回路。
【請求項２】
前記論理和回路は、
前記入力パルス信号、前記遅延パルス信号および前記ラッチ回路の前記出力パルス信号を入力する３入力ＮＯＲ回路と、
前記３入力ＮＯＲ回路に接続されたインバータと、
を含む、請求項１に記載のパルス幅延長回路。
【請求項３】
前記ラッチ回路は、
前記遅延パルス信号を入力して前記リセット信号を出力するリセット遅延回路と、
前記リセット遅延回路に接続され、前記３入力ＮＯＲ回路の出力パルス信号および前記リセット信号を入力する２入力ＮＯＲ回路と、
を含む、請求項２に記載のパルス幅延長回路。
【請求項４】
前記入力パルス信号は反転して提供され、前記論理和回路は、前記入力パルス信号、前記遅延パルス信号および前記ラッチ回路の前記出力パルス信号を入力する３入力ＮＡＮＤ回路を含む、請求項１に記載のパルス幅延長回路。
【請求項５】
前記ラッチ回路は、
前記遅延パルス信号を入力して前記リセット信号を出力するリセット遅延回路と、
前記リセット遅延回路に接続され、前記３入力ＮＡＮＤ回路の出力パルス信号および前記リセット信号を入力する２入力ＮＡＮＤ回路と、
を含む、請求項４に記載のパルス幅延長回路。
【請求項６】
前記リセット遅延回路は複数のインバータを含む、請求項３または５に記載のパルス幅延長回路。
【請求項７】
前記ラッチ回路は第１の２入力ＮＯＲ回路および第２の２入力ＮＯＲ回路を含み、前記第１の２入力ＮＯＲ回路は前記入力パルス信号および前記第２の２入力ＮＯＲ回路の出力パルス信号を入力し、前記第２の２入力ＮＯＲ回路は前記遅延パルス信号および前記第１の２入力ＮＯＲ回路の出力パルス信号を入力して、前記ラッチ回路の前記出力パルス信号を出力する、請求項１または２に記載のパルス幅延長回路。
【請求項８】
前記ラッチ回路は、
前記入力パルス信号を入力する第１のインバータと、
前記遅延パルス信号を入力する第２のインバータと、
前記第２のインバータに接続され、前記入力パルス信号および前記第２のインバータの出力パルス信号を入力する２入力ＮＯＲ回路と、
ゲートが前記第１のインバータの出力に接続された第１のＰＦＥＴと、
前記第１のＰＦＥＴに直列接続され、ゲートが前記２入力ＮＯＲ回路の出力に接続された第１のＮＦＥＴと、
前記第１のＰＦＥＴに並列接続された第２のＰＦＥＴと、
前記第１のＮＦＥＴに並列接続され、前記第２のＰＦＥＴに直列接続された第２のＮＦＥＴと、
第３のインバータであって、入力が直列接続の前記第１のＰＦＥＴおよびＮＦＥＴの出力と直列接続の前記第２のＰＦＥＴおよびＮＦＥＴの出力とに接続され、出力が前記第２のＰＦＥＴおよびＮＦＥＴの両ゲートに接続された前記第３のインバータと、
を含み、直列接続の前記第１のＰＦＥＴおよびＮＦＥＴの出力と直列接続の前記第２のＰＦＥＴおよびＮＦＥＴの出力とが前記ラッチ回路の出力となる、請求項１または２に記載のパルス幅延長回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パルス信号のパルス幅を延長するパルス幅延長回路および方法に関し、特に、グリッチを生じずにパルス信号のパルス幅を延長するパルス幅延長回路および方法に関する。
【背景技術】
【０００２】
従来のパルス幅延長回路の１例を図１に示す。パルス幅延長回路１００はパルス遅延回路１１０と論理和ゲート１２０で構成されている。パルス遅延回路１１０は直列に接続した２つ以上の偶数個のインバータ、即ち、ＮＯＴ（否定）回路からなる。論理和ゲート１２０は２入力ＮＯＲ（否定論理和）回路と直列に接続したインバータとからなる。パルス遅延回路１１０は入力パルス信号aより遅延パルス信号bを生成し、論理和ゲート１２０は入力パルス信号aと遅延パルス信号bとの論理和を生成して、パルス幅を延長した出力パルス信号ｃが生成される。
【０００３】
図２に各パルス信号ａ、ｂおよびｃの波形図を示す。（Ａ）では、入力パルス信号aのパルス幅（変位部分の幅）を超えないタイミングで遅延パルス信号b（変位部分）が生成されているので、入力パルス信号aの変位部分に遅延パルス信号bの変位部分が重なってパルス幅を延長した出力パルス信号ｃ（変位部分）が生成されている（正常な動作波形）。しかし、（Ｂ）では、入力パルス信号aのパルス幅を超えたタイミング、即ち、極端に遅れて遅延パルス信号bが生成されているので、入力パルス信号aの変位部分に遅延パルス信号bの変位部分が重ならないで、グリッチを生じた出力パルス信号ｃ（２つの変位部分）が生成されている（異常な動作波形）。グリッチを生じたパルス波形が使用されると回路の誤動作を生じるので、グリッチを生じないパルス幅延長回路が必要である。
【０００４】
グリッチを生じないパルス幅延長回路の実現方法として、図３に示すような通常のパルス幅延長回路１００を直列多段に接続した構造の回路３００や、図４に示すようなパルス遅延回路１１０の部分にパルス幅延長回路１００’を階層的に使用する構造の回路４００が知られている。いずれの場合も、パルス遅延回路を分割して複数の回路にすることになり、分割した回路ごとに論理和ゲートが必要となるため、回路規模は大きくなる。回路規模が大きくなると、回路の製造コストは増加し消費電力は増大するので問題である。
【０００５】
特許文献１には、入力パルスを遅延させるインバータ列と入力パルスおよびインバータ列からの遅延パルスを入力するＯＲゲート回路とからなるチョッパ回路を２段縦続接続したパルス幅調整回路が示されている。
【０００６】
特許文献２には、入力信号を遅延させる遅延素子と入力信号および遅延素子からの遅延信号を入力する論理積素子とからなる回路を複数段直列に接続したパルス幅延長回路が示されている。
【０００７】
特許文献３には、直列接続された複数のバッファが３段、各段の間に論理積ゲートを介して直列に接続され、３段の最入力端の入力信号、各段の出力信号および３段の最出力端の出力信号が論理和演算されて、パルス幅が延長されるパルス幅延長回路が示されている。
【０００８】
特許文献４には、複数の遅延回路が直列接続され、入力パルス信号および各遅延回路の出力パルス信号が論理和演算されて、合成および延長したパルス信号の生成が示されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平９−８３３１３号公報
【特許文献２】特開平１１−１３６１０３号公報
【特許文献３】特開２００１−２２３５６９号公報
【特許文献４】特開平７−９３９７５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明は、回路規模が小さくてグリッチを生じずにパルス信号のパルス幅を延長することができるパルス幅延長回路および方法の実現を目的とする。本発明の目的には、そのようなパルス幅延長回路および方法を提供することが含まれる。
【課題を解決するための手段】
【００１１】
本発明により提供される１実施態様のパルス幅延長回路では、入力パルス信号を入力して遅延パルス信号を出力するパルス遅延回路と、パルス遅延回路に接続され、入力パルス信号および遅延パルス信号を入力して、入力パルス信号のパルス幅よりも長いパルス幅の出力パルス信号を出力するパルス調整回路とが含まれる。パルス調整回路は、入力パルス信号のリーディングエッジに応答して出力パルス信号のリーディングエッジを生じ、入力パルス信号および遅延パルス信号の両パルス幅の時間を合わせた時間よりも長い時間の間も、出力パルス信号のリーディングエッジを生じて変位した状態を保って、遅延パルス信号のトレーリングエッジに応答して出力パルス信号のトレーリングエッジを生じる。
【００１２】
好ましくは、パルス調整回路は、入力パルス信号より生成のセット信号でセットされ、遅延パルス信号より生成のリセット信号でリセットされ、出力が不定値をとらないラッチ回路と、パルス遅延回路およびラッチ回路に接続され、入力パルス信号、遅延パルス信号およびラッチ回路の出力パルス信号の論理和を出力する論理和回路とを含む。
【００１３】
好ましくは、論理和回路は、入力パルス信号、遅延パルス信号およびラッチ回路の出力パルス信号を入力する３入力ＮＯＲ回路と、３入力ＮＯＲ回路に接続されたインバータとを含む。
【００１４】
好ましくは、ラッチ回路は、遅延パルス信号を入力してリセット信号を出力するリセット遅延回路と、リセット遅延回路に接続され、３入力ＮＯＲ回路の出力パルス信号およびリセット信号を入力する２入力ＮＯＲ回路とを含む。
【００１５】
好ましくは、入力パルス信号は反転して提供され、論理和回路は、入力パルス信号、遅延パルス信号およびラッチ回路の出力パルス信号を入力する３入力ＮＡＮＤ（否定論理積）回路を含む。
【００１６】
好ましくは、ラッチ回路は、遅延パルス信号を入力してリセット信号を出力するリセット遅延回路と、リセット遅延回路に接続され、３入力ＮＡＮＤ回路の出力パルス信号およびリセット信号を入力する２入力ＮＡＮＤ回路とを含む。
【００１７】
好ましくは、リセット遅延回路は複数のインバータを含む。
【００１８】
好ましくは、ラッチ回路は第１の２入力ＮＯＲ回路および第２の２入力ＮＯＲ回路を含み、第１の２入力ＮＯＲ回路は入力パルス信号および第２の２入力ＮＯＲ回路の出力パルス信号を入力し、第２の２入力ＮＯＲ回路は遅延パルス信号および第１の２入力ＮＯＲ回路の出力パルス信号を入力してラッチ回路の出力パルス信号を出力する。
【００１９】
好ましくは、ラッチ回路は、入力パルス信号を入力する第１のインバータと、遅延パルス信号を入力する第２のインバータと、第２のインバータに接続され、入力パルス信号および第２のインバータの出力パルス信号を入力する２入力ＮＯＲ回路と、ゲートが第１のインバータの出力に接続された第１のＰＦＥＴ（Ｐ型ＦＥＴ）と、第１のＰＦＥＴに直列接続され、ゲートが２入力ＮＯＲ回路の出力に接続された第１のＮＦＥＴ（Ｎ型ＦＥＴ）と、第１のＰＦＥＴに並列接続された第２のＰＦＥＴと、第１のＮＦＥＴに並列接続され、第２のＰＦＥＴに直列接続された第２のＮＦＥＴと、第３のインバータであって、入力が直列接続の第１のＰＦＥＴおよびＮＦＥＴの出力と直列接続の第２のＰＦＥＴおよびＮＦＥＴの出力とに接続され、出力が第２のＰＦＥＴおよびＮＦＥＴの両ゲートに接続された第３のインバータとを含み、直列接続の第１のＰＦＥＴおよびＮＦＥＴの出力と直列接続の第２のＰＦＥＴおよびＮＦＥＴの出力とがラッチ回路の出力となる。第２のＰＦＥＴおよびＮＦＥＴは第１のＰＦＥＴおよびＮＦＥＴよりも駆動力が弱い。
【００２０】
好ましくは、パルス調整回路は、入力パルス信号を入力する第１のインバータと、遅延パルス信号を入力する第２のインバータと、第２のインバータに接続され、遅延パルス信号および第２のインバータの出力パルス信号を入力する２入力ＮＯＲ回路と、ゲートが第１のインバータの出力に接続された第１のＰＦＥＴと、第１のＰＦＥＴに直列接続され、ゲートが２入力ＮＯＲ回路の出力に接続された第１のＮＦＥＴと、第１のＰＦＥＴに並列接続された第２のＰＦＥＴと、第１のＮＦＥＴに並列接続され、第２のＰＦＥＴに直列接続された第２のＮＦＥＴと、第３のインバータであって、入力が直列接続の第１のＰＦＥＴおよびＮＦＥＴの出力と直列接続の第２のＰＦＥＴおよびＮＦＥＴの出力とに接続され、出力が第２のＰＦＥＴおよびＮＦＥＴの両ゲートに接続された第３のインバータとを含み、直列接続の第１のＰＦＥＴおよびＮＦＥＴの出力と直列接続の第２のＰＦＥＴおよびＮＦＥＴの出力とがパルス調整回路の出力となる。第２のＰＦＥＴおよびＮＦＥＴは第１のＰＦＥＴおよびＮＦＥＴよりも駆動力が弱い。
【００２１】
本発明により提供される１実施態様のパルス幅延長方法では、入力パルス信号より遅延パルス信号を生成することと、入力パルス信号および生成した遅延パルス信号より、入力パルス信号のパルス幅よりも長いパルス幅の出力パルス信号を生成することが含まれ、出力パルス信号を生成することでは、入力パルス信号のリーディングエッジに応答して出力パルス信号のリーディングエッジを生じ、入力パルス信号および遅延パルス信号の両パルス幅の時間を合わせた時間よりも長い時間の間も、出力パルス信号のリーディングエッジを生じて変位した状態を保って、遅延パルス信号のトレーリングエッジに応答して出力パルス信号のトレーリングエッジを生じることが行われる。
【００２２】
好ましくは、入力パルス信号よりセット信号を生成して、セット信号により出力パルス信号のリーディングエッジを生じて変位した状態をラッチし、遅延パルス信号よりリセット信号を生成して、リセット信号により状態のラッチをリセットすることを含む。
【発明の効果】
【００２３】
本発明により、回路規模が小さくてグリッチを生じずにパルス信号のパルス幅を延長することができるパルス幅延長回路および方法が実現される。特に、出力パルス信号のグリッチに起因する回路の誤動作を防ぐことができる。また、従来に比べて回路規模が小さいので、回路の製造コストは削減され消費電力は低減される。さらに、従来は必要であったグリッチ回避のためのパルス遅延回路のタイミング調整は不要なので、回路設計が容易になる。即ち、入力パルス信号と遅延パルス信号の重なりの有無に注意を払うことなく、パルス幅延長回路の設計ができる。
【図面の簡単な説明】
【００２４】
【図１】従来のパルス幅延長回路の回路図である。
【図２】図１に示す回路の波形図で、（Ａ）はグリッチを生じない正常な動作波形であり、（Ｂ）はグリッチを生じる異常な動作波形である。
【図３】従来のパルス幅延長回路を直列多段に接続した構造の回路図である。
【図４】従来のパルス幅延長回路を階層的に使用する構造の回路図である。
【図５】本発明の１実施形態に係るパルス幅延長回路の概略図である。
【図６】図５に示す回路の波形図である。
【図７】パルス幅延長回路の１実施例を示す回路図である。
【図８】図７に示す回路の波形図である。
【図９】パルス幅延長回路の１実施例を示す回路図である。
【図１０】図９に示す回路の波形図である。
【図１１】パルス幅延長回路の１実施例を示す回路図である。
【図１２】パルス幅延長回路の１実施例を示す回路図である。
【図１３】パルス幅延長回路の１実施例を示す回路図である。
【図１４】パルス幅延長回路の１実施例を示す回路図である。
【図１５】図１４に示す回路の波形図である。
【発明を実施するための形態】
【００２５】
以下、本発明を実施するための最良の形態を図面に基づいて詳細に説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。本発明は多くの異なる態様で実施することが可能であり、記載された実施形態の内容に限定して解釈されるべきではない。なお、実施形態の説明の全体を通じて同じ構成部分乃至構成要素には同じ番号を付している。
【００２６】
図５は、本発明の１実施形態に係るパルス幅延長回路５００の概略を示す。パルス幅延長回路５００はパルス遅延回路１１０とパルス調整回路５１０とを含む。パルス遅延回路１１０は入力パルス信号ａを入力して遅延パルス信号ｂを出力する。パルス調整回路５１０は、パルス遅延回路１１０に接続され、入力パルス信号ａおよび遅延パルス信号ｂを入力して、入力パルス信号ａのパルス幅よりも長いパルス幅の出力パルス信号ｃを出力する。
【００２７】
図６にパルス幅延長回路５００の各パルス信号ａ、ｂおよびｃの波形図を示す。この波形図に示されるように、遅延パルス信号ｂは入力パルス信号ａより生成し、入力パルス信号ａのパルス幅よりも長いパルス幅の出力パルス信号ｃは入力パルス信号ａおよび遅延パルス信号ｂより生成する。出力パルス信号ｃのリーディングエッジは入力パルス信号ａのリーディングエッジに応答して生じる。そして、出力パルス信号ｃのリーディングエッジを生じて変位した状態（図６では隆起状態）は、入力パルス信号ａおよび遅延パルス信号ｂの両パルス幅の時間を合わせた時間よりも長い時間の間も保たれる。また、出力パルス信号ｃのトレーリングエッジは遅延パルス信号ｂのトレーリングエッジに応答して生じる。なお、パルス幅延長回路には、例として隆起した状態を生じるパルス波形を用いているが、降下した状態を生じるパルス波形を用いても良い。
【００２８】
図７に１実施例のパルス幅延長回路７００を示す。パルス幅延長回路７００では、パルス調整回路５１０がラッチ回路７１０と論理和回路７２０を含む。ラッチ回路７１０は、パルス遅延回路１１０に接続され、入力パルス信号ａより生成のセット信号でセットされ、遅延パルス信号ｂより生成のリセット信号でリセットされ、出力が不定値をとらないラッチ回路である。このようなラッチ回路７１０により、パルス遅延回路１１０の遅延時間によらず出力パルス信号ｑにはグリッチを生じない。論理和回路７２０は、パルス遅延回路１１０およびラッチ回路７１０に接続され、入力パルス信号ａ、遅延パルス信号ｂおよびラッチ回路７１０の出力パルス信号ｑの論理和を生成して出力パルス信号ｃを出力する。論理和回路７２０は、入力パルス信号ａ、遅延パルス信号ｂおよびラッチ回路７１０の出力パルス信号ｑを入力する３入力ＮＯＲ回路７２１と、３入力ＮＯＲ回路７２１に接続されたインバータ７２２とを含む。
【００２９】
図８にパルス幅延長回路７００の各パルス信号ａ、ｂ、ｑおよびｃの波形図を示す。この波形図にも示されるように、出力パルス信号ｃのリーディングエッジは入力パルス信号ａのリーディングエッジに応答して生じる。そして、出力パルス信号ｃのリーディングエッジを生じて変位した状態（図８では隆起状態）は、入力パルス信号ａおよび遅延パルス信号ｂの両パルス幅の時間を合わせた時間よりも長い時間の間も保たれる。この状態を保つのにラッチ回路７１０の出力パルス信号ｑが使用される。特に、入力パルス信号ａより生成のセット信号でこの状態をラッチし、遅延パルス信号ｂより生成のリセット信号でこの状態のラッチをリセットする。また、出力パルス信号ｃのトレーリングエッジは遅延パルス信号ｂのトレーリングエッジに応答して生じる。
【００３０】
図９に１実施例のパルス幅延長回路９００を示す。パルス幅延長回路９００では、パルス調整回路５１０のラッチ回路７１０’がリセット遅延回路７１１と２入力ＮＯＲ回路７１２と３入力ＮＯＲ回路７２１を含む。リセット遅延回路７１１は遅延パルス信号ｂを入力してリセット信号を出力する。２入力ＮＯＲ回路７１２は、リセット遅延回路７１１に接続され、３入力ＮＯＲ回路７２１の出力パルス信号ｑ_ｂおよびリセット信号を入力して、ラッチ回路７１０’の出力となる出力パルス信号ｑを出力する。リセット遅延回路７１１は直列に接続した２つ以上の偶数個のインバータを含む。３入力ＮＯＲ回路７２１は論理和回路７２０’およびラッチ回路７１０’に含まれる。論理和回路７２０’の３入力ＮＯＲ回路７２１に入力される入力パルス信号ａがラッチ回路７１０’のセット信号となる。論理和回路７２０’では、３入力ＮＯＲ回路７２１に直列接続されたインバータ７２２から出力パルス信号ｃが出力される。リセット遅延回路７１１は、ラッチ回路７１０’のリセット信号リセットが遅延パルス信号ｂと同時にオフとなることを防ぎ、ラッチ回路７１０’の出力パルス信号ｑおよびｑ_ｂが不定値となることを防いでいる。図１の従来のパルス幅延長回路１００と比べても追加するゲート素子の数は数個であり、図３の従来の回路３００および図４の従来の回路４００よりも回路規模を縮小できる。
【００３１】
図１０にパルス幅延長回路９００の各パルス信号ａ、ｂ、リセット、ｑ_ｂ、ｑおよびｃの波形図を示す。この波形図にも示されるように、出力パルス信号ｃのリーディングエッジは入力パルス信号ａのリーディングエッジに応答して生じる。そして、出力パルス信号ｃのリーディングエッジを生じて変位した状態（図１０では隆起状態）は、入力パルス信号ａおよび遅延パルス信号ｂの両パルス幅の時間を合わせた時間よりも長い時間の間も保たれる。この状態をラッチするのにラッチ回路７１０’が使用される。特に、入力パルス信号ａより生成のセット信号でこの状態をラッチし、遅延パルス信号ｂより生成のリセット信号（図１０ではリセット）でこの状態のラッチをリセットする。リセット信号リセットはリセット遅延回路７１１により遅延パルス信号ｂを遅延させて生成されるが、その遅延時間は遅延パルス信号ｂのパルス幅を超えないように設定される。また、出力パルス信号ｃのトレーリングエッジは遅延パルス信号ｂのトレーリングエッジに応答して生じる。
【００３２】
図１１に１実施例のパルス幅延長回路１１００を示す。パルス幅延長回路１１００では、入力パルス信号ａはインバータ１１１０により反転して提供され、反転された入力パルス信号ａ_ｂがパルス遅延回路１１０に入力される。パルス調整回路５１０はラッチ回路７３０と論理和回路７４０とを含む。論理和回路７４０は、反転された入力パルス信号ａ_ｂ、その遅延パルス信号ｂ_ｂおよびラッチ回路７３０の出力パルス信号ｑ_ｂを入力する３入力ＮＡＮＤ回路７４１を含む。ラッチ回路７３０はリセット遅延回路７１１と２入力ＮＡＮＤ回路７３１と３入力ＮＡＮＤ回路７４１を含む。リセット遅延回路７１１は遅延パルス信号ｂ_ｂを入力してリセット信号リセット_ｂを出力する。２入力ＮＡＮＤ回路７３１は、リセット遅延回路７１１に接続され、３入力ＮＡＮＤ回路７４１の出力パルス信号ｃおよびリセット信号リセット_ｂを入力して、ラッチ回路７３０の出力となる出力パルス信号ｑ_ｂを出力する。論理和回路７４０の３入力ＮＡＮＤ回路７４１がラッチ回路７３０の一部をなす。
【００３３】
図１２に１実施例のパルス幅延長回路１２００を示す。パルス幅延長回路１２００では、パルス調整回路５１０のラッチ回路７５０が第１の２入力ＮＯＲ回路７５１および第２の２入力ＮＯＲ回路７５２を含む。第１の２入力ＮＯＲ回路７５１は入力パルス信号ａおよび第２の２入力ＮＯＲ回路７５２の出力パルス信号を入力する。第１の２入力ＮＯＲ回路７５１の出力パルス信号は第２の２入力ＮＯＲ回路７５２の入力となる。第２の２入力ＮＯＲ回路７５２は、遅延パルス信号ｂおよび第１の２入力ＮＯＲ回路７５１の出力パルス信号を入力して、ラッチ回路７５０の出力となる出力パルス信号ｑを出力する。入力パルス信号ａ、遅延パルス信号ｂおよびラッチ回路７５０の出力パルス信号ｑは、論理和回路７２０の３入力ＮＯＲ回路７２１に入力される。論理和回路７２０では、３入力ＮＯＲ回路７２１に直列接続されたインバータ７２２から出力パルス信号ｃが出力される。
【００３４】
図１３に１実施例のパルス幅延長回路１３００を示す。パルス幅延長回路１３００では、パルス調整回路５１０のラッチ回路７６０が以下の構成をなす。即ち、入力パルス信号ａは第１のインバータ７６１に入力され、遅延パルス信号ｂは第２のインバータ７６２に入力される。２入力ＮＯＲ回路７６３は、第２のインバータ７６２に接続され、入力パルス信号ａおよび第２のインバータ７６２の出力パルス信号を入力される。第１のＰＦＥＴ７６４はゲートが第１のインバータ７６１の出力に接続される。第１のＮＦＥＴ７６５は、第１のＰＦＥＴ７６４に直列接続され、ゲートが２入力ＮＯＲ回路７６３の出力に接続される。第２のＰＦＥＴ７６６は第１のＰＦＥＴ７６４に並列接続される。第２のＮＦＥＴ７６７は、第１のＮＦＥＴ７６５に並列接続され、第２のＰＦＥＴ７６６に直列接続される。第３のインバータ７６８は、入力が直列接続の第１のＰＦＥＴ７６４およびＮＦＥＴ７６５の出力と直列接続の第２のＰＦＥＴ７６６およびＮＦＥＴ７６７の出力とに接続され、出力が第２のＰＦＥＴ７６６およびＮＦＥＴ７６７の両ゲートに接続される。そして、直列接続の第１のＰＦＥＴ７６４およびＮＦＥＴ７６５の出力と直列接続の第２のＰＦＥＴ７６６およびＮＦＥＴ７６７の出力とがラッチ回路７６０の出力となる。第２のＰＦＥＴ７６６およびＮＦＥＴ７６７は第１のＰＦＥＴ７６４およびＮＦＥＴ７６５よりも駆動力が弱い。
【００３５】
図１４に１実施例のパルス幅延長回路１４００を示す。パルス幅延長回路１４００では、パルス調整回路５１０が以下の構成をなす。即ち、入力パルス信号ａは第１のインバータ５１１に入力され、遅延パルス信号ｂは第２のインバータ５１２に入力される。２入力ＮＯＲ回路５１３は、第２のインバータ５１２に接続され、遅延パルス信号ｂおよび第２のインバータ５１２の出力パルス信号を入力される。第１のＰＦＥＴ５１４はゲートが第１のインバータ５１１の出力（出力信号ａ’）に接続される。第１のＮＦＥＴ５１５は、第１のＰＦＥＴ５１４に直列接続され、ゲートが２入力ＮＯＲ回路５１３の出力（出力信号ｂ’）に接続される。第２のＰＦＥＴ５１６は第１のＰＦＥＴ５１４に並列接続される。第２のＮＦＥＴ５１７は、第１のＮＦＥＴ５１５に並列接続され、第２のＰＦＥＴ５１６に直列接続される。第３のインバータ５１８は、入力が直列接続の第１のＰＦＥＴ５１４およびＮＦＥＴ５１５の出力と直列接続の第２のＰＦＥＴ５１６およびＮＦＥＴ５１７の出力とに接続され、出力が第２のＰＦＥＴ５１６およびＮＦＥＴ５１７の両ゲートに接続される。そして、直列接続の第１のＰＦＥＴ５１４およびＮＦＥＴ５１５の出力と直列接続の第２のＰＦＥＴ５１６およびＮＦＥＴ５１７の出力とがパルス調整回路５１０の出力となる。第２のＰＦＥＴ５１６およびＮＦＥＴ５１７は第１のＰＦＥＴ５１４およびＮＦＥＴ５１５よりも駆動力が弱い。
【００３６】
図１５にパルス幅延長回路１４００の各パルス信号ａ、ｂおよびｃと第１のインバータ５１１および２入力ＮＯＲ回路５１３の出力信号ａ’およびｂ’の波形図を示す。この波形図にも示されるように、出力パルス信号ｃのリーディングエッジは入力パルス信号ａのリーディングエッジに応答して生じる。そして、出力パルス信号ｃのリーディングエッジを生じて変位した状態（図１０では隆起状態）は、入力パルス信号ａおよび遅延パルス信号ｂの両パルス幅の時間を合わせた時間よりも長い時間の間も保たれる。この状態は、入力パルス信号ａより生成の第１のインバータ５１１の出力信号ａ’で、第１のＰＦＥＴ５１４およびＮＦＥＴ５１５と第２のＰＦＥＴ５１６およびＮＦＥＴ５１７と第３のインバータ５１８で構成されるフリップフロップ部にラッチし、遅延パルス信号ｂより生成の２入力ＮＯＲ回路５１３の出力信号ｂ’で、フリップフロップ部から解除する。また、出力パルス信号ｃのトレーリングエッジは、遅延パルス信号ｂのトレーリングエッジに応答して生成された２入力ＮＯＲ回路５１３の出力信号ｂ’のリーディングエッジに応答して生じる。
【００３７】
以上、実施態様を用いて本発明の説明をしたが、本発明の技術的範囲は実施態様について記載した範囲には限定されない。実施態様に種々の変更又は改良を加えることが可能であり、そのような変更又は改良を加えた態様も当然に本発明の技術的範囲に含まれる。
【符号の説明】
【００３８】
１１０  パルス遅延回路
５００  パルス幅延長回路
５１０  パルス調整回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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