(57)【特許請求の範囲】
【請求項１】
保護素子と、
前記保護素子に接続するバラスト抵抗と、
を備え、
前記バラスト抵抗を構成する複数の抵抗の少なくとも一つは、
前記保護素子内で電流が流れる方向である第１の方向に延伸している複数の第１抵抗素子と、
前記第１抵抗素子に並列に接続され、前記第１の方向に延伸している第２抵抗素子と、
を有し、
前記第２抵抗素子は、前記第１抵抗素子と同一直線上を延伸しており、
前記第１抵抗素子は、第１領域及び第２領域を有しており、
前記第２抵抗素子は、第３領域及び第４領域を有しており、
前記第１領域と前記第３領域は、前記保護素子に電気的に接続しており、
前記第２領域と前記第４領域は、電気的に互いに接続しており、
前記第１抵抗素子及び前記第２抵抗素子は、前記第１領域と前記第４領域が前記第２領域及び前記第３領域を挟んで互いに反対側に位置するように配置されている半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記バラスト抵抗を構成する前記複数の抵抗は、それぞれ前記第１抵抗素子及び前記第２抵抗素子を有している半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記保護素子はバイポーラトランジスタを有しており、前記第１の方向は、コレクタ、ベース、及びエミッタが並んでいる方向である半導体装置。
【請求項４】
請求項１又は２に記載の半導体装置において、
前記保護素子はＭＯＳトランジスタを有しており、前記第１の方向は、前記ＭＯＳトランジスタのチャネル長方向である半導体装置。
【請求項５】
請求項１又は２に記載の半導体装置において、
前記保護素子はサイリスタを有しており、前記第１の方向は、前記サイリスタを構成する複数の拡散層が並んでいる方向である半導体装置。
【請求項６】
請求項２に記載の半導体装置において、
前記複数の第１抵抗素子は、平面形状が互いに同一であり、前記複数の第２抵抗素子は、平面形状が互いに同一である半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記複数の第１抵抗素子及び前記複数の第２抵抗素子は、平面形状が互いに同一である半導体装置。
【請求項８】
請求項２、６、及び７のいずれか一項に記載の半導体装置において、
前記複数の第１抵抗素子及び前記複数の第２抵抗素子は、同一層に位置している半導体装置。
【請求項９】
請求項２、６〜８のいずれか一項に記載の半導体装置において、
前記第１の方向に直角な方向で見た場合、前記複数の第１抵抗素子及び前記複数の第２抵抗素子は、前記保護素子内で電流が流れる部分の内側に位置している半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電気放電（ＥＳＤ：Electrostatic Discharge)等の過電流、過電圧による破壊を防止するための保護素子及びバラスト抵抗を有する半導体装置に関する。
【背景技術】
【０００２】
内部回路を過電流、過電圧から保護する保護素子には、バラスト抵抗を設ける場合がある。バラスト抵抗は、保護素子内を流れる電流が特定の箇所に偏ることを抑制し電流の均一性を向上することで、保護素子の放電性能を改善する効果が知られている。
【０００３】
一方、特許文献１には、以下の技術が開示されている。まず、ＳＯＩ基板のシリコン層に絶縁領域を形成し、この絶縁領域の内側に島状の半導体領域を形成する。この半導体領域は、平面視で屈曲したパターンを有している。半導体領域は、一端がｐ＋領域であり、他端がｎ＋領域であり、残りがｎ領域である。すなわちこの半導体領域は、ダイオードとして機能するとともに、ｎ領域によって抵抗としても機能する。そしてこの半導体領域を複数マトリクス状に配置し、これら複数の半導体領域を並列に接続する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−７６２７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＥＳＤによる過電流が保護素子に流れた場合、ある一定以上の電流が流れると保護素子が破壊する。この限界の電流を許容電流量と呼ぶことにする。許容電流量は、保護素子及びバラスト抵抗の各々に対して決まる。バラスト抵抗の許容電流量が保護素子の許容電流量よりも小さい場合、保護素子よりも先にバラスト抵抗が壊れることがある。このため、バラスト抵抗の許容電流量を保護素子の許容電流量よりも大きくすることが好ましい。本発明者は、バラスト抵抗の幅を広げることにより許容電流量を大きくすることを検討した。しかしこの場合、バラスト抵抗が大面積化してしまう。こうような背景から、本発明者は、バラスト抵抗の幅を広げることなく、許容電流量を大きくする必要がある、と考えた。
【課題を解決するための手段】
【０００６】
本発明によれば、保護素子と、
前記保護素子に接続するバラスト抵抗と、
を備え、
前記バラスト抵抗を構成する複数の抵抗の少なくとも一つは、
前記保護素子内で電流が流れる方向である第１の方向に延伸している複数の第１抵抗素子と、
前記第１抵抗素子に並列に接続され、前記第１の方向に延伸している第２抵抗素子と、
を有し、
前記第２抵抗素子は、前記第１抵抗素子と同一直線上を延伸している半導体装置が提供される。
【０００７】
本発明では、バラスト抵抗を構成する抵抗の少なくとも一つは、第１抵抗素子及び第２抵抗素子を有している。第１抵抗素子及び第２抵抗素子は互いに並列に接続されている。このため、バラスト抵抗の許容電流量を増大させることができる、また第１抵抗素子及び第２抵抗素子は、保護素子内で電流が流れる方向である第１の方向に延伸している。そして第２抵抗素子は、第１抵抗素子と同一直線上に位置しているため、バラスト抵抗の幅は広がらない。従って、本発明によれば、バラスト抵抗の幅を広げることなく、許容電流量を大きくすることができる。
【発明の効果】
【０００８】
本発明によれば、バラスト抵抗の幅を広げることなく、許容電流量を大きくすることができる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係る半導体装置が有する保護回路の構成を有する平面図である。
【図２】図１のＡ−Ａ´断面図である。
【図３】図１に示した半導体装置の回路図である。
【図４】第２の実施形態に係る半導体装置が有するバラスト抵抗の構成を示す平面図である。
【図５】第３の実施形態に係る半導体装置が有するバラスト抵抗の構成を示す平面図である。
【図６】図５のＡ−Ａ´断面図である。
【図７】第４の実施形態に係る半導体装置が有するバラスト抵抗の構成を示す平面図である。
【図８】図７のＡ−Ａ´断面図である。
【図９】第５の実施形態に係る半導体装置が有するバラスト抵抗の構成を示す平面図である。
【図１０】図９のＡ−Ａ´断面図である。
【図１１】第６の実施形態に係る半導体装置が有するバラスト抵抗の構成を示す平面図である。
【図１２】図１１のＡ−Ａ´断面図である。
【図１３】図１１のＢ−Ｂ´断面図である。
【図１４】第７の実施形態に係る半導体装置が有するバラスト抵抗の構成を示す平面図である。
【図１５】第８の実施形態に係る半導体装置が有するバラスト抵抗の構成を示す平面図である。
【図１６】図１５のＡ−Ａ´断面図である。
【図１７】図１５のＢ−Ｂ´断面図である。
【図１８】第９の実施形態に係る半導体装置が有する保護回路の構成を有する平面図である。
【図１９】図１８のＡ−Ａ´断面図である。
【図２０】図１８に示した半導体装置の回路図である。
【図２１】第１０の実施形態に係る半導体装置が有する保護回路の構成を有する平面図である。
【図２２】図２１のＡ−Ａ´断面図である。
【図２３】第１１の実施形態に係る半導体装置が有する保護回路の構成を有する平面図である。
【図２４】図２３のＡ−Ａ´断面図である。
【図２５】第１２の実施形態に係る半導体装置が有する保護回路の構成を有する平面図である。
【図２６】図２５のＡ−Ａ´断面図である。
【図２７】第１３の実施形態に係る半導体装置が有する保護回路の構成を有する平面図である。
【図２８】図２７のＣ−Ｃ´断面図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１１】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置が有する保護回路の構成を有する平面図である。図２は、図１のＡ−Ａ´断面図である。図３は、本実施形態に係る半導体装置の回路図である。この半導体装置は、保護素子１００及びバラスト抵抗２００を有している。バラスト抵抗２００を構成する抵抗２１０の少なくとも一つは、第１抵抗２１２及び第２抵抗２１４を有している。第１抵抗２１２は、保護素子１００内で電流が流れる方向である第１の方向（図１ではＸ方向）に延伸している。第２抵抗２１４は、第１抵抗２１２に並列に接続され、第１の方向に延伸している。そして第２抵抗２１４は、第１抵抗２１２と同一直線上に位置している。以下、詳細に説明する。
【００１２】
図３の回路図に示すように、保護素子１００は、入力側が第１配線１４を介して配線１２に接続されており、出力側が第２配線２４を介して配線２２に接続している。配線１２は、第１端子１０を内部回路４００に接続する配線であり、配線２２は、第２端子２０を内部回路４００に接続する配線である。すなわち保護素子１００は、内部回路４００を過電流、過電圧から保護する素子である。そして保護素子１００と配線１２の間に、バラスト抵抗２００が設けられている。
【００１３】
図１及び図２に示すように、保護素子１００はバイポーラトランジスタであり、コレクタ領域１０２、ベース領域１０４、及びエミッタ領域１０６を備えている。これらの各領域は、基板１、例えばシリコン基板に形成されている。基板１には、図３に示した内部回路４００を構成する素子（例えばＭＯＳトランジスタ）も形成されている。コレクタ領域１０２は第１導電型（例えばｎ型）であり、第１導電型の第１ウェル１１２内に形成されている。ベース領域１０４は第２導電型（例えばｐ型）であり、第２導電型の第２ウェル１１４内に形成されている。第２ウェル１１４は、第１ウェル１１２内に形成されている。エミッタ領域１０６は第１導電型であり、第２ウェル１１４内に形成されている。第１の方向（Ｘ方向）は、コレクタ領域１０２、ベース領域１０４、及びエミッタ領域１０６が並んでいる方向であり、保護素子１００内において平面視で電流が流れる方向である。平面視で、コレクタ領域１０２、ベース領域１０４、及びエミッタ領域１０６の幅（図１におけるＹ方向の幅）は、互いに等しい。
【００１４】
保護素子１００のコレクタ領域１０２は、バラスト抵抗２００を介して第１端子１０に接続しており、エミッタ領域１０６は第２端子２０に接続している。第１端子１０は、例えば電源電位が入力される電源パッドであり、第２端子２０は、例えば接地電位が入力される接地パッドである。ただし、第１端子１０及び第２端子２０は、これらに限定されない。
【００１５】
バラスト抵抗２００は、複数の抵抗２１０を有している。そして複数の抵抗２１０それぞれが、互いに異なる配線３０を介して、コレクタ領域１０２に個別に接続している。本実施形態では、複数の抵抗２１０は、いずれも第１抵抗２１２及び第２抵抗２１４を有している。そして同一の抵抗２１０を構成する第１抵抗２１２及び第２抵抗２１４は、第１の方向に沿って並んでおり、かつ同一直線上に位置している。複数の第１抵抗２１２は互いに平行に配置されており、かつ両端が揃っている。また複数の第２抵抗２１４は、互いに平行に配置されており、かつ両端が揃っている。
【００１６】
図２に示すように、第１抵抗２１２及び第２抵抗２１４は、同一層上、詳細には絶縁層からなる素子分離領域２上に位置しており、ポリシリコン膜により形成されている。そして図１及び図２に示すように、複数の第１抵抗２１２は、互いに平面形状及び厚さが同一であり、また複数の第２抵抗２１４も、互いに平面形状及び厚さが同一である。本実施形態では、第１抵抗２１２及び第２抵抗２１４も、互いに平面形状及び厚さが同一である。なお、本実施形態では、第１抵抗２１２及び第２抵抗２１４の平面形状は矩形である。
【００１７】
また図１に示すように、図１のＹ方向（第１の方向に直角な方向）で見た場合、複数の第１抵抗２１２及び複数の第２抵抗２１４は、いずれもコレクタ領域１０２（保護素子１００内で電流が流れる部分）の内側に位置している。そして同一の抵抗２１０を構成する第１抵抗２１２及び第２抵抗２１４は、同一の配線３０を介してコレクタ領域１０２に接続している。そして互い異なる抵抗２１０に接続する配線３０は、いずれも第１の方向に沿って互いに平行に延伸している。配線３０は、平面視で、第１抵抗２１２及び第２抵抗２１４と同一直線上を延伸している。
【００１８】
また、第１抵抗２１２及び第２抵抗２１４は、第１配線１４を介して第１端子１０に接続している。本実施形態において、第１配線１４は、平面視で、コンタクト４４を介して第１抵抗２１２及び第２抵抗２１４と接続する前に２つに分岐している。そして分岐後の一方の配線は、第１抵抗２１２上を第１抵抗２１２と直交する方向（図１におけるＹ方向）に延伸しており、分岐後の他方の配線は、第２抵抗２１４上を第２抵抗２１４と直交する方向に延伸している。
【００１９】
図２に示すように、第１配線１４は、第１抵抗２１２及び第２抵抗２１４の一つ上の配線層に位置しており、第２配線２４及び配線３０は第１配線１４のさらに一つ上の配線層に位置している。そして第１配線１４は、コンタクト４４を介して第１抵抗２１２及び第２抵抗２１４の一端に接続している。配線３０は、ビア５２、第１配線１４と同一層に形成された島状の導体パターン、及びコンタクト４２を介して第１抵抗２１２及び第２抵抗２１４の他端に接続している。本実施形態では、第１抵抗２１２及び第２抵抗２１４のうち第１配線１４に接続している側の端部は、全ての第１抵抗２１２及び第２抵抗２１４において同一側（図１，２において右側）となっている。そして第１抵抗２１２及び第２抵抗２１４のうち配線３０に接続している側の端部は、全ての第１抵抗２１２及び第２抵抗２１４において同一側（図１，２において左側）となっている。
【００２０】
また配線３０は、ビア５６、第１配線１４と同一層に形成された島状の導体、及びコンタクト４６を介してコレクタ領域１０２に接続している。そして第２配線２４は、ビア、第１配線１４と同一層の配線２６、及びコンタクトを介して、ベース領域１０４及びエミッタ領域１０６に接続している。
【００２１】
なお図１に示すように、配線２６は複数、例えば配線３０と同数設けられている。図１に示す例では、配線２６は、平面視で配線３０と同一直線上を延伸している。ただし配線２６のレイアウトはこの例に限定されない。また第２配線２４の幅（図１におけるＹ方向の幅）は広く、平面視で全ての配線２６と重なっている。ただし第２配線２４は、配線２６と重なる部分では櫛歯状になっている。
【００２２】
次に、本実施形態の作用及び効果について説明する。保護素子１００の許容電流量を決める要素の一つに、保護素子１００のうち電流が流れる部分の幅（図１に示す例ではコレクタ領域１０２、ベース領域１０４、及びエミッタ領域１０６の幅）がある。すなわち保護素子１００の許容電流量を大きくするためには、保護素子１００のうち電流が流れる部分の幅を広くするのが好ましい。一方、半導体装置には小型化が要求される。従って、その半導体装置に要求されるＥＳＤ耐量によって、保護素子１００のうち電流が流れる部分の幅が定まる。このため、保護素子１００及びバラスト抵抗２００を含めた保護回路が大型化しないようにするためには、バラスト抵抗２００のうち、保護素子１００内で電流が流れる方向に直交する方向の幅（図１のＹ方向）を小さくすることが好ましい。
【００２３】
一方、バラスト抵抗２００の許容電流量を増大させるためには、バラスト抵抗２００を構成する抵抗の数を増やすことが好ましい。
【００２４】
本実施形態では、抵抗２１０の少なくとも一つは、第１抵抗２１２及び第２抵抗２１４を有している。第１抵抗２１２及び第２抵抗２１４は互いに並列に接続されている。このため、バラスト抵抗２００の許容電流量を増大させることができる。
【００２５】
また、第１抵抗２１２及び第２抵抗２１４は、保護素子１００内で電流が流れる方向である第１の方向（図１ではＸ方向）に延伸している。そして第２抵抗２１４は、第１抵抗２１２と同一直線上に位置しているため、バラスト抵抗２００の幅は、保護素子１００内で電流が流れる方向に直交する方向の幅（図１のＹ方向）を超えて広がることはない。
【００２６】
従って、本実施形態によれば、相反する上記２つの要求を、同時に満たすことができる。
【００２７】
特に本実施形態では、全ての抵抗２１０を第１抵抗２１２及び第２抵抗２１４で構成している。従って、保護回路の幅が広くなることを十分に抑制できる。このため、バラスト抵抗２００のうち図１のＹ方向の幅を、保護素子１００よりも小さくすることができる。
【００２８】
また本実施形態では、複数の第１抵抗２１２の平面形状を互いに同一にしており、かつ第２抵抗２１４の平面形状を互いに同一にしている。従って、複数の抵抗２１０の抵抗値がばらつくことを抑制できる。
【００２９】
また本実施形態では、第１抵抗２１２及び第２抵抗２１４の平面形状を互いに同一にしている。このため、第１抵抗２１２及び第２抵抗２１４のいずれか一方に電流が偏ることを抑制できる。
【００３０】
また本実施形態では、第１抵抗２１２及び第２抵抗２１４を同一の層に形成している。このため、第１抵抗２１２及び第２抵抗２１４の厚さにばらつきが生じることを抑制できる。従って、第１抵抗２１２及び第２抵抗２１４の抵抗がばらつくことを抑制できる。
【００３１】
また本実施形態では、第１端子１０からバラスト抵抗２００に至る電流経路は、第１配線１４までは一つである。そして第１配線１４内で、第１抵抗２１２用の配線と、第２抵抗２１４用の配線の２つに分岐している。このようにすると、第１配線１４より手前で配線経路を２つに分岐する場合と比較して、第１端子１０から第１抵抗２１２に至るまでの配線抵抗と、第１端子１０から第２抵抗２１４に至るまでの配線抵抗に差が生じることを抑制できる。
【００３２】
（第２の実施形態）
図４は、第２の実施形態に係る半導体装置が有するバラスト抵抗２００の構成を示す平面図である。本実施形態に係るバラスト抵抗２００は、第１抵抗２１２及び第２抵抗２１４の平面形状及びこれらのレイアウトを除いて、第１の実施形態にかかるバラスト抵抗２００と同様である。
【００３３】
本実施形態において、第１抵抗２１２は、コンタクト４２及びコンタクト４４が接続する部分すなわち両端が、他の部分よりも太くなっている。そして複数の第１抵抗２１２は、端部が互い違いとなるように配置されている。ただし図中Ｘ方向において、第１抵抗２１２は、一方の端部が、その第１抵抗２１２の隣に位置している第１抵抗２１２のうち端部以外の部分（すなわち細くなっている部分）に位置している。そして図中Ｙ方向において、隣り合う第１抵抗２１２は、端部の一部が互いに重なっている。
【００３４】
複数の第２抵抗２１４も、複数の第１抵抗２１２と同様のレイアウトを有している。
【００３５】
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、図中Ｙ方向において、隣り合う第１抵抗２１２を、端部の一部が重なり合うように配置し、また隣り合う第２抵抗２１４を、端部の一部が重なり合うように配置している。このため、第１抵抗２１２及び第２抵抗２１４を配置するために必要な図中Ｙ方向の幅を小さくすることができる。従って、バラスト抵抗２００の面積を小さくすることができる。
【００３６】
（第３の実施形態）
図５は、第３の実施形態に係る半導体装置が有するバラスト抵抗２００の構成を示す平面図である。図６は、図５のＡ−Ａ´断面図である。本実施形態に係るバラスト抵抗２００は、抵抗２１０がそれぞれ第３抵抗２１６を有している点を除いて、第１または第２の実施形態に係るバラスト抵抗２００と同様である。なお、図５では第１の実施形態と同様の場合を図示している。
【００３７】
第３抵抗２１６は、第１抵抗２１２及び第２抵抗２１４と並列に接続されている。第３抵抗２１６は、第１抵抗２１２及び第２抵抗２１４と同一層に形成されており、また第１抵抗２１２及び第２抵抗２１４に対して並列に接続されている。第３抵抗２１６の平面形状及び厚さは、第１抵抗２１２及び第２抵抗２１４と同じである。すなわち本実施形態では、一つの抵抗２１０が第１抵抗２１２、第２抵抗２１４、及び第３抵抗２１６を互いに並列に接続することにより、形成されている。なお、第３抵抗２１６を設けることにより抵抗２１０の抵抗値は下がるが、必要に応じて第１抵抗２１２、第２抵抗２１４、及び第３抵抗２１６を長くすることにより、抵抗２１０の抵抗値の低下を補うことができる。
【００３８】
また、一つの抵抗２１０を構成する抵抗の数を、必要に応じてさらに増やしても良い。
【００３９】
本実施形態によっても、第１または第２の実施形態と同様の効果を得ることができる。また、抵抗２１０を構成する抵抗の数を増やしたため、バラスト抵抗２００の許容電流値を大きくすることができる。
【００４０】
（第４の実施形態）
図７は、第４の実施形態に係る半導体装置が有するバラスト抵抗２００の構成を示す平面図である。図８は、図７のＡ−Ａ´断面図である。本実施形態に係るバラスト抵抗２００は、第１抵抗２１２及び第２抵抗２１４と第１配線１４の接続構造、並びに第１抵抗２１２及び第２抵抗２１４と配線３０の接続構造を除いて、第１〜第３の実施形態のいずれかに係るバラスト抵抗２００と同様である。本図は、第１の実施形態と同様の場合を示している。
【００４１】
本実施形態において、第１抵抗２１２及び第２抵抗２１４のうち第１配線１４に接続している側の端部は、互いに対向している。そして第１抵抗２１２及び第２抵抗２１４のうち配線３０に接続している側の端部は、互いに逆側を向いている。
【００４２】
また、第１配線１４が第１抵抗２１２に接続するコンタクト４４と、第１配線１４が第２抵抗２１４に接続するコンタクト４４との間には、他のコンタクトが位置していない。このため、第１配線１４は２つに分岐する必要がなく、コンタクト４４に接続する部分においても一つのままである。そして、第１配線１４の幅を広くすることができる。なお本図に示す例では、一つの第１抵抗２１２または第２抵抗２１４に対してコンタクト４４を一つのみ図示しているが、コンタクト４４を複数設けても良い。
【００４３】
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また第１配線１４の幅を広くすることができるため、第１配線１４の配線抵抗を小さくすることができる。これにより、複数の抵抗２１０の間で電流量に偏りが生じることを抑制できる。
【００４４】
（第５の実施形態）
図９は、第５の実施形態に係る半導体装置が有するバラスト抵抗２００の構成を示す平面図である。図１０は、図９のＡ−Ａ´断面図である。本実施形態に係るバラスト抵抗２００は、以下の点を除いて、第４の実施形態に係るバラスト抵抗２００と同様の構成である。
【００４５】
本実施形態において、抵抗２１０は一つの抵抗体によって構成されている。第１配線１４と抵抗２１０を接続するコンタクト４４（入力側コンタクト）は、第１の方向（図中Ｘ方向）で見た場合に抵抗２１０の中心に接続している。そして抵抗２１０の両端部それぞれに、抵抗２１０と配線３０とを接続するコンタクト４２（第１出力側コンタクト及び第２出力側コンタクト）が接続している。そして抵抗２１０のうちコンタクト４４と一方のコンタクト４２の間に位置する部分が第１抵抗２１２であり、コンタクト４４と他方のコンタクト４２の間に位置する部分が第２抵抗２１４である。すなわち本実施形態に係る抵抗２１０は、第４の実施形態に示した抵抗２１０において、第１抵抗２１２及び第２抵抗２１４を、コンタクト４４側の端部で互いにつなげた構造と見ることができる。
【００４６】
本実施形態によっても、第４の実施形態と同様の効果を得ることができる。また、第１抵抗２１２及び第２抵抗２１４を一つの抵抗体で構成しているため、第４の実施形態に示した構造と比較して、抵抗２１０の長さ（図中Ｘ方向）を短くすることができる。これにより、保護回路の面積を小さくすることができる。
【００４７】
（第６の実施形態）
図１１は、第６の実施形態に係る半導体装置が有するバラスト抵抗２００の構成を示す平面図である。図１２は、図１１のＡ−Ａ´断面図である。図１３は、図１１のＢ−Ｂ´断面図である。本実施形態に係る半導体装置は、第１配線１４からバラスト抵抗２００に接続するまでの配線構造を除いて、第５の実施形態に係る半導体装置と同様の構成である。
【００４８】
本実施形態では、第１配線１４は、配線３０より上の配線層（例えば抵抗２１０から３層上の配線層）に位置している。そして図１１及び図１３に示すように、第１配線１４は、配線３０と同一層に位置する島状の導体パターン３８、導体パターン３８の上下それぞれに位置するビア、配線３０と抵抗２１０の間の配線層に位置する配線６０、及び複数のコンタクト４４を介して、複数の抵抗２１０に接続している。詳細には、第１配線１４と配線６０を接続するビア及び導体パターン３８は、平面視で抵抗２１０及び配線３０とは重ならない部分に設けられている。本実施形態では、第１配線１４と配線６０を接続するビア及び導体パターン３８は、複数の抵抗２１０の相互間に位置する部分それぞれに設けられている。また配線６０は、配線３０と直交する方向（図１１のＹ方向）に延伸しており、互いに異なるコンタクト４４を介して複数の抵抗２１０に接続している。
【００４９】
本実施形態によっても、第５の実施形態と同様の効果を得ることができる。また、第１配線１４を配線３０よりも上の配線層に形成しているため、第１配線１４の幅を十分に広くすることができる。従って、第１配線１４の配線抵抗をさらに小さくすることができる。これにより、複数の抵抗２１０の間で電流量に偏りが生じることをさらに抑制できる。
【００５０】
（第７の実施形態）
図１４は、第７の実施形態に係る半導体装置が有するバラスト抵抗２００の構成を示す平面図である。本実施形態に係る半導体装置は、配線３０の平面形状を除いて、第６の実施形態に係る半導体装置と同様の構成である。
【００５１】
本実施形態に係る配線３０は、配線３０が延伸する方向と直交する方向（図中Ｙ方向）で導体パターン３８と対向する部分の幅が他の部分よりも細くなっている。そして、配線３０が延伸する方向と直交する方向（図中Ｙ方向）で見た場合、配線３０のうち細くなっていない部分は、導体パターン３８と一部が重なっている。
【００５２】
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、配線３０が導体パターン３８と図中Ｙ方向で対向する部分のみの幅を他の部分よりも細くし、導体パターン３８の他の部分の幅は細くしていないため、配線３０の抵抗が大きくなりすぎることを抑制できる。
【００５３】
（第８の実施形態）
図１５は、第８の実施形態に係る半導体装置が有するバラスト抵抗２００の構成を示す平面図である。図１６は、図１５のＡ−Ａ´断面図である。図１７は、図１５のＢ−Ｂ´断面図である。本実施形態に係る半導体装置は、第１配線１４からバラスト抵抗２００に接続するまでの配線構造を除いて、第６の実施形態に係る半導体装置と同様の構成である。
【００５４】
本実施形態において、配線３０及び導体パターン３８は、抵抗２１０より一つ上の配線層に形成されている。また第１配線１４は、配線３０より一つ上の配線層に形成されている。第１配線１４は、ビア、導体パターン３８、及びコンタクト４４を介して抵抗２１０に接続している。すなわち本実施形態では、第６の実施形態に示した配線６０がない。そして平面視で、第１配線１４に接続しているビア、導体パターン３８、及びコンタクト４４は、いずれも抵抗２１０と重なっている。また配線３０は、導体パターン３８と干渉しないように、いずれも、２つのコンタクト４２の間に位置する部分が、抵抗２１０とは異なる直線上を延伸している。ただし配線３０のうち、平面視で保護素子１００（図１参照）と抵抗２１０の間に位置する部分（図１５における左端の部分）は、抵抗２１０と同一の直線上を延伸している。
【００５５】
本実施形態によれば、第１配線１４を配線３０よりも上の配線層に形成しているため、第１配線１４の幅を十分に広くすることができる。従って、第１配線１４の配線抵抗をさらに小さくすることができる。これにより、複数の抵抗２１０の間で電流量に偏りが生じることをさらに抑制できる。また第６の実施形態よりも一つ少ない配線層数で、第１配線１４と抵抗２１０とを接続することができる。
【００５６】
（第９の実施形態）
図１８は、第９の実施形態に係る半導体装置が有する保護回路の構成を有する平面図である。図１９は、図１８のＡ−Ａ´断面図である。図２０は、本実施形態に係る半導体装置の回路図である。この半導体装置は、保護素子１００と第２配線２４の間にもバラスト抵抗２００を有している点を除いて、第１の実施形態に係る半導体装置と同様の構成である。なお、バラスト抵抗２００は、第２〜第８の実施形態に示した構造を有していてもよい。また２つのバラスト抵抗２００が互いに異なる構造を有していても良い。
【００５７】
本実施形態において、第２配線２４に接続するバラスト抵抗２００は、配線２６を介して保護素子１００のベース領域１０４及びエミッタ領域１０６に接続している。配線２６は、複数の抵抗２１０別に設けられている。本実施形態において、２つのバラスト抵抗２００それぞれの抵抗２１０、配線３０、及び配線２６は、互いに同一の方向に延伸している。
【００５８】
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、保護素子１００の内部を流れる電流が、保護素子１００の出力側に起因して偏ることを抑制できる。
【００５９】
（第１０の実施形態）
図２１は、第１０の実施形態に係る半導体装置が有する保護回路の構成を有する平面図である。図２２は、図２１のＡ−Ａ´断面図である。本実施形態に係る半導体装置は、保護素子１００の代わりに保護素子１２０を有している点を除いて、第１または第９の実施形態に係る半導体装置と同様の構成である。本図は、第１の実施形態と同様の場合を示している。なお、バラスト抵抗２００は、第２〜第８の実施形態に示した構造を有していてもよい。
【００６０】
保護素子１２０はサイリスタであり、第２導電型層１２２、第１導電型層１２４、第２導電型層１２６、及び第１導電型層１２８を、第１の方向（図２１中Ｘ方向とは逆方向）に沿って、この順に並べた構成を有している。第２導電型層１２２及び第１導電型層１２４は、第１導電型（例えばｎ型）の第１ウェル１１２内に形成されており、第２導電型層１２６及び第１導電型層１２８は、第２導電型（例えばｐ型）の第２ウェル１１４内に形成されている。本実施形態において、第１ウェル１１２と第２ウェル１１４は互いに隣接する位置に形成されている。
【００６１】
そして、第２導電型層１２２及び第１導電型層１２４は、配線３０、バラスト抵抗２００、及び第１配線１４を介して第１端子１０に接続しており、第２導電型層１２６及び第１導電型層１２８は、配線２６及び第２配線２４を介して第２端子２０に接続している。
【００６２】
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。またサイリスタである保護素子１２０を適用しているため、保護素子１２０の許容電流量を大きくすることができる。
【００６３】
（第１１の実施形態）
図２３は、第１１の実施形態に係る半導体装置が有する保護回路の構成を有する平面図である。図２４は、図２３のＡ−Ａ´断面図である。本実施形態に係る半導体装置は、保護素子１００の代わりに保護素子１３０を有している点を除いて、第１または第９の実施形態に係る半導体装置と同様の構成である。本図は、第１の実施形態と同様の場合を示している。なお、バラスト抵抗２００は、第２〜第８の実施形態に示した構造を有していてもよい。
【００６４】
保護素子１３０はＭＯＳトランジスタと同様の構造を有しており、第１導電型（例えばｎ型）のドレイン層１３２及びソース層１３４、並びにゲート電極１３６を有している。ドレイン層１３２及びソース層１３４は、第２導電型（例えばｐ型）の第２ウェル１１４内に形成されている。ドレイン層１３２、ゲート電極１３６、及びソース層１３４は、この順に、第１の方向（図２１中Ｘ方向とは逆方法）に沿って並んでいる。すなわち保護素子１３０のチャネル長方向は、第１の方向を向いている。ドレイン層１３２は、配線３０、バラスト抵抗２００、及び第１配線１４を介して第１端子１０に接続しており、ソース層１３４は、第２配線２４を介して第２端子２０に接続している。なお図示していないが、ゲート電極１３６と基板１の間には、ゲート絶縁膜が形成されている。保護素子１３０は、例えば内部回路４００（図３参照）を構成するトランジスタと同一工程で形成されている。
【００６５】
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。保護素子１３０はＭＯＳトランジスタであるので、内部回路と同じ工程で作成することができるため、追加の工程を必要としない。
【００６６】
（第１２の実施形態）
図２５は、第１２の実施形態に係る半導体装置が有する保護回路の構成を有する平面図である。図２６は、図２５のＡ−Ａ´断面図である。本実施形態に係る半導体装置は、保護素子１００の代わりに保護素子１４０を有している点を除いて、第１または第９の実施形態に係る半導体装置と同様の構成である。本図は、第１の実施形態と同様の場合を示している。なお、バラスト抵抗２００は、第２〜第８の実施形態に示した構造を有していてもよい。
【００６７】
保護素子１４０はダイオードであり、第１導電型層１４２及び第２導電型層１４４を有している。第１導電型層１４２及び第２導電型層１４４は、第２導電型（例えばｐ型）の第２ウェル１１４に形成されている。第１導電型層１４２及び第２導電型層１４４は、第１の方向（図２５におけるＸ方向）に沿って配置されている。そして第１導電型層１４２は、配線３０、バラスト抵抗２００、及び第１配線１４を介して第１端子１０に接続しており、第２導電型層１４４は、第２配線２４を介して第２端子２０に接続している。
【００６８】
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また保護素子１４０としてダイオードを使用することができる。
【００６９】
（第１３の実施形態）
図２７は、第１３の実施形態に係る半導体装置が有する保護回路の構成を有する平面図である。図２８は、図２７のＣ−Ｃ´断面図である。本実施形態に係る保護回路は、保護素子１３０及び保護素子１００を有している。そして保護素子１３０と第１配線１４の間、及び保護素子１００と第１配線１４の間それぞれに、バラスト抵抗２００が設けられている。本図では、バラスト抵抗２００は、図９及び図１０に示した構造を有している。ただしバラスト抵抗２００は、上記したいずれの構造を有していても良い。
【００７０】
本図に示す例では、保護素子１３０の周囲を、第２ウェル１１４内に設けられた第２導電層１５２、及び第１ウェル１１２内に設けられた第１導電層１５４が囲んでいる。第２導電層１５２は第１導電層１５４の内側に位置している。
【００７１】
詳細には、基板１には、第１導電型の第１ウェル１１２及び第２導電型の第２ウェル１１４が形成されている。第１ウェル１１２は、第２ウェル１１４を囲むように形成されている。第２ウェル１１４には、保護素子１３０及び第２導電層１５２が形成されており、第１ウェル１１２には第１導電層１５４が形成されている。そして第２導電層１５２に囲まれた領域のうち、保護素子１３０と第２導電層１５２の間に位置する部分に、第１導電層１５６が形成されている。第１導電層１５６は、保護素子１３０のゲート電極１３６と直交する方向に延在している。すなわち本実施形態に係る保護回路は、保護素子１３０及びガードリング（第２導電層１５２及び第１導電層１５４）を有する保護回路に、第１導電層１５６を追加することにより、第１導電層１５６をコレクタとし、第２導電層１５２をベースとし、第１導電層１５４をエミッタとするバイポーラトランジスタからなる保護素子１００を追加した構造、と見なすこともできる。
【００７２】
保護素子１００とバラスト抵抗２００を接続する配線３０と、保護素子１３０とバラスト抵抗２００を接続する配線３０は、互いに直交する方向に延伸している。そして、保護素子１００に接続する抵抗２１０及び配線３０は、保護素子１００内において電流が流れる方向に沿って延伸している。また保護素子１３０に接続する抵抗２１０及び配線３０も、保護素子１３０内において電流が流れる方向に沿って延伸している。
【００７３】
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、保護素子１３０のガードリングを利用して、他の保護素子１００を形成することが出来る。
【００７４】
また、第１端子１０がオープンドレイン信号端子である場合を考慮してみる。オープンドレイン信号端子は、電源電圧以上の電圧が印加されることが想定される出力端子、入力端子、または入出力端子に用いられる。例えば、信号端子と電源電圧端子との間にダイオード等のＥＳＤ保護素子を設けることが回路動作上困難な場合には、ＮＭＯＳトランジスタを用いたオープンドレインを用いることがある。
【００７５】
これに対して本実施形態の構造を有する保護回路において、保護素子１３０がＮＭＯＳトランジスタの場合、保護素子１３０に接続している第２配線２４を接地電圧側に接続し、保護素子１００に接続している第２配線２４を電源電圧側に接続することにより、正方向の過電圧、及び負方向の過電圧のいずれが第１端子１０に印加されても、この過電圧を保護素子１００及び保護素子１３０のいずれかによって放電することができる。
【００７６】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【００７７】
１ 基板
２ 素子分離領域
１０ 第１端子
１２ 配線
１４ 第１配線
２０ 第２端子
２２ 配線
２４ 第２配線
２６ 配線
３０ 配線
３８ 導体パターン
４２ コンタクト
４４ コンタクト
４６ コンタクト
５２ ビア
５６ ビア
６０ 配線
１００ 保護素子
１０２ コレクタ領域
１０４ ベース領域
１０６ エミッタ領域
１１２ 第１ウェル
１１４ 第２ウェル
１２０ 保護素子
１２２ 第２導電型層
１２４ 第１導電型層
１２６ 第２導電型層
１２８ 第１導電型層
１３０ 保護素子
１３２ ドレイン層
１３４ ソース層
１３６ ゲート電極
１４０ 保護素子
１４２ 第１導電型層
１４４ 第２導電型層
１５２ 第２導電型層
１５４ 第１導電型層
１５６ 第１導電型層
２００ バラスト抵抗
２１０ 抵抗
２１２ 第１抵抗
２１４ 第２抵抗
２１６ 第３抵抗
４００ 内部回路
【図１】
0005864216.tif 000002
【図２】
0005864216.tif 000003
【図３】
0005864216.tif 000004
【図４】
0005864216.tif 000005
【図５】
0005864216.tif 000006
【図６】
0005864216.tif 000007
【図７】
0005864216.tif 000008
【図８】
0005864216.tif 000009
【図９】
0005864216.tif 000010
【図１０】
0005864216.tif 000011
【図１１】
0005864216.tif 000012
【図１２】
0005864216.tif 000013
【図１３】
0005864216.tif 000014
【図１４】
0005864216.tif 000015
【図１５】
0005864216.tif 000016
【図１６】
0005864216.tif 000017
【図１７】
0005864216.tif 000018
【図１８】
0005864216.tif 000019
【図１９】
0005864216.tif 000020
【図２０】
0005864216.tif 000021
【図２１】
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【図２２】
0005864216.tif 000023
【図２３】
0005864216.tif 000024
【図２４】
0005864216.tif 000025
【図２５】
0005864216.tif 000026
【図２６】
0005864216.tif 000027
【図２７】
0005864216.tif 000028
【図２８】
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