(57)【特許請求の範囲】
【請求項１】
抵抗変化素子を含み、該抵抗変化素子の抵抗値が論理演算に使われる複数の要素回路を含む不揮発性論理集積回路であって、前記複数の要素回路は、第１の制御信号により演算動作する第１の要素回路と、該第１の要素回路の後段に接続され、第２の制御信号により演算動作する第２の要素回路から構成され、前記第２の制御信号は、前記第１の制御信号よりも小さいデューティ比を有し、各要素回路が異なるタイミングで演算動作を開始することを特徴とする不揮発性論理集積回路。
【請求項２】
請求項１に記載の不揮発性論理集積回路において、前記第１の要素回路の前段の入力と前記第２の要素回路の後段の出力とにディレイフリップフロップが接続され、各要素回路は立ち上がりエッジが順次遅延した位相の制御信号で演算動作を開始することを特徴とする不揮発性論理集積回路。
【請求項３】
請求項１または２に記載の不揮発性論理集積回路において、抵抗変化素子が磁気抵抗素子であることを特徴とする不揮発性論理集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性論理集積回路に関し、特にスピントロニクス論理集積回路に関する。
【背景技術】
【０００２】
今日の情報通信技術は、電子の電荷を利用する半導体デバイス技術と、電子のスピンを利用する磁気デバイス技術が別々に技術開発されてきた。近年はそれぞれの技術が成熟度が増し、半導体デバイスの情報処理性能や、磁気デバイスの情報蓄積能力といった限界の壁にぶつかりつつある。この限界を解決するために、電子の電荷の自由度とスピンの自由度の両方を利用した相乗効果により、この限界を打破しようというスピントロニクス技術が注目されている。
【０００３】
スピントロニクス素子の代表例が磁気抵抗素子（ＭＴＪ素子）である。典型的なＭＴＪ(Magnetic Tunnel Junction)素子においては、磁化が一方向に固定された固定磁性層と、二方向に磁化方向が変化する自由磁性層を用い、これら磁性層の間にトンネルバリア層が形成される。１ビットの情報（０／１）は、自由磁性層の磁化に割り当てられ、二枚の磁性層の磁化が互いに並行（同じ向き）になる場合、トンネルバリア層を通過するトンネル電流が増加し（低抵抗状態）、逆に反平行（反対の向き）になる場合、トンネル電流は減少（高抵抗状態）する性質を利用して情報を取り出すことができる。ＭＴＪ素子にある一定以上の磁場を印加する、あるいはスピン偏極電流を流すことにより、自由磁性層の磁化方向を反転させることで１ビットの情報を書き換える。
【０００４】
このスピントロニクスの分野では、ＭＴＪ素子を半導体デバイスに応用し、ＤＲＡＭに変わる大容量で高速、かつ不揮発性を兼ね備えた従来に存在しない性能を実現できる可能性のある磁気ランダムアクセスメモリ（ＭＲＡＭ）が実用化段階に入っている。ＭＲＡＭは従来の半導体メモリを不揮発化しようという試みであるが、さらに従来の論理回路にもＭＴＪ素子を組み込んで演算機能と不揮発メモリ機能を同時に実現しようという試みも盛んである。
【０００５】
例えば、非特許文献１でＭＴＪ素子が持つビット情報と、電圧で入力されるビット情報とを論理演算するスピントロニクスの要素論理回路（以下、スピントロニクス論理ゲートと称す）が開示されている。図１２は、スピントロニクス論理ゲートの基本構成図を示している。本回路は、パストランジスタ論理回路部、プリチャージ・トランジスタ（Ｍ２、Ｍ３）、増幅回路（Ｍ０、Ｍ１、Ｍ４、Ｍ５）、ＭＴＪ素子（ＲＸ、Ｒ／Ｘ）、出力バッファから成っている。ここで、２つのＭＴＪ素子は１ビットの情報を互いに相補の抵抗状態に割り付けられる。例えば、Ｘ＝０の場合は、ＲＸは低抵抗状態（ＲＬ）でＲ／Ｘは高抵抗状態（ＲＨ）であり、逆にＸ＝１の場合は、ＲＸは高抵抗状態（ＲＨ）でＲ／Ｘは低抵抗状態（ＲＬ）となる。パストランジスタ論理回路は、入力情報とＭＴＪ素子の情報とで論理演算される真理値表に従って、様々な形態をとり得る。例えば、図１３（ａ）は加算回路として機能するパストランジスタ論理回路の一例を示しており、その真理値表は図１３（ｂ）のようになる。
【０００６】
次に、スピントロニクス論理ゲートの基本動作について説明する。クロック信号（ＣＬＫ）がＬレベルの時は、トランジスタＭ０、Ｍ２、Ｍ３がオン、Ｍ１がオフとなるプリチャージ動作である。すなわち、端子ｙ、／ｙともにＶｄｄにプリチャージされ、ＭＴＪ素子と容量ＣＬは電気的に切断され、ＣＬの電荷を放電する。ＣＬＫがＨレベルの時は、トランジスタＭ０、Ｍ２、Ｍ３がオフ、Ｍ１がオンとなって論理演算動作を行う。具体的には、端子ｙ、／ｙの寄生容量に充電された電荷はパストランジスタ回路、ＭＴＪ素子を介して容量ＣＬに充電される。この時、パストランジスタとＭＴＪ素子で形成される電流パスにおいて、ＲＸの電流パスとＲ／Ｘの電流パスにおける時定数が異なるので端子ｙと／ｙには微小な電位差が生じる。この電位差は、トランジスタＭ４、Ｍ５の正帰還によって増幅され、後段の出力バッファによって論理振幅まで増幅される。この様に、スピントロニクス論理回路は、ＣＭＯＳ論理回路に比べてトランジスタ数と、貫通電流の原因である短絡回路の形成を大きく削減できるので低消費電力である。
【０００７】
このような様々なスピントロニクス論理ゲートが複雑に結線されて、より大規模で複雑な演算を、従来のＣＭＯＳ回路に比べて小面積で、且つ省電力で実現することができる。さらに、論理回路内部の論理情報は不揮発性であるので、電源切断前の演算結果が消失しない。よって、データバスにおける情報の転送量を削減できることによる高性能化と省電力化や、電源を高頻度に切断して近年増加の一途をたどる非動作時のリーク電流をゼロにでき、従来実現が困難であった低電力設計を可能にする技術としても期待されている。
【先行技術文献】
【非特許文献】
【０００８】
【非特許文献１】“Ｆａｂｒｉｃａｔｉｏｎ  ｏｆ  ａ  Ｎｏｎｖｏｌａｔｉｌｅ  Ｆｕｌｌ  Ａｄｄｅｒ  Ｂａｓｅｄ  ｏｎ  Ｌｏｇｉｃ−ｉｎ−Ｍｅｍｏｒｙ  Ａｒｃｈｉｔｅｃｔｕｒｅ  Ｕｓｉｎｇ  Ｍａｇｎｅｔｉｃ  Ｔｕｎｎｅｌ  Ｊｕｎｃｔｉｏｎｓ”，Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｅｘｐｒｅｓｓ  １  ０９１３０１，  ２００８．
【発明の概要】
【発明が解決しようとする課題】
【０００９】
以上説明したスピントロニクス論理ゲートの動作方法は、論理演算する前にプリチャージ動作を行う必要がある。この動作制約は従来のＣＭＯＳ論理回路には無い特徴であり、従来と同じ手法で回路設計を行うことは容易ではない。例えば、図１４に示すように、演算結果が正しく出力される時間はＣＬＫがＨレベルの期間中だけであり、出力がＨレベルに固定化されるプリチャージ期間中は、他の論理ゲートの論理演算に用いることができない。また、論理演算期間中にパストランジスタ回路への入力信号が変化すると電流パスが変化して出力信号（論理演算結果）が変化してしまう恐れがある。すなわち、図１４に示すように、ＣＬＫがＨレベルの論理演算期間中は入力信号が確定したままであることが望ましい。回路設計者はこの動作制約を考慮する必要があるため、回路設計に膨大な工数をかけなければならなかった。
【００１０】
また、これらの動作制約によって、クロック周期あたりに論理演算できるスピントロニクス論理ゲートに段数は１段のみである欠点が生ずる。このため、ＣＭＯＳ論理回路では１クロックサイクルでできる演算が、スピントロニクス論理回路では複数のクロックサイクルを要するために実効的な演算速度が低下する課題が生じていた。例えば、８ビット加算器の設計を考えると、下位ビットからのキャリーはパイプライン動作的にクロック周期毎に伝播されることになるので加算結果を得るのに最低でも８サイクルを要してしまう。
【００１１】
本発明の目的は、ラッチ回路が付加された要素回路を備える不揮発性論理集積回路において、互いに異なる波形パラメータの制御信号で演算動作を行う不揮発性論理集積回路を提供することにある。
【００１２】
本発明の他の目的は、上述した課題の少なくとも一つを解決するため、要素回路を備える不揮発性論理集積回路において、互いに異なる波形パラメータの制御信号で演算動作を行う不揮発性論理集積回路を提供することにある。
【課題を解決するための手段】
【００１３】
上述した課題を解決するため、本発明の一態様は、抵抗変化素子を含み、該抵抗変化素子の抵抗値が論理演算に使われる複数の要素回路と、前記複数の要素回路に付加され、各要素回路の演算結果をラッチして一時的に保持するラッチ回路と、を備え、各要素回路は互いに異なる波形パラメータの制御信号によって演算動作が行われる不揮発性論理集積回路を提供する。
【００１４】
また、本発明の他の態様は、抵抗変化素子を含み、該抵抗変化素子の抵抗値が論理演算に使われる複数の要素回路を備える不揮発性論理集積回路であって、前記複数の要素回路は、第１の制御信号により演算動作する第１の要素回路と、該第１の要素回路の後段に接続され、第２の制御信号により演算動作する第２の要素回路から構成され、前記第２の制御信号は、前記第１の制御信号よりも小さいデューティ比を有し、各要素回路が異なるタイミングで演算動作を開始する不揮発性論理集積回路を提供する。
【発明の効果】
【００１５】
以上説明した本発明によれば、論理演算の順序に応じて各々のスピントロニクス論理ゲートを制御するクロックの位相やデューティ比などの波形パラメータをずらすことで、スピントロニクス論理ゲート特有の動作制約を満たすことができ、且つ、スピントロニクス論理回路の演算処理時間を短縮することが可能となる。
【図面の簡単な説明】
【００１６】
【図１】本発明の各実施例によるラッチ回路付のスピントロニクス論理ゲートを示す図である。
【図２】図１のスピントロニクス論理ゲートの動作タイミング・チャートを示す図である。
【図３】本発明の第１の実施例による不揮発性論理回路の基本構成を示す図である。
【図４】図３の不揮発性論理回路における動作タイミング・チャートを示す図である。
【図５】本発明の第２の実施例によるスピントロニクス論理ゲートの出力信号がフィードバックされた不揮発性論理回路の基本構成を示す図である。
【図６】本発明の第２の実施例によるスピントロニクス論理ゲートの出力信号がフィードバックされた不揮発性論理回路の基本構成の変形例を示す図である。
【図７】図５及び図６におけるフィードバックパスａからｄの論理演算伝播をあらわすタイミング・チャートを示す図である。
【図８】本発明の第３の実施例による不揮発性論理回路の構成を示す概略図である。
【図９】図８の実施例における動作タイミング・チャートを示す図である。
【図１０】本発明の第４の実施例による不揮発性論理回路の構成を示す概略図である。
【図１１】図１０の実施例における動作タイミング・チャートを示す図である。
【図１２】従来のスピントロニクス論理ゲートの基本回路構成を示す図である。
【図１３】図１２のスピントロニクス論理ゲートのパストランジスタ論理部の例であり、（ａ）はＸＯＲ回路を示し、（ｂ）は真理値表を示す図である。
【図１４】図１２のスピントロニクス論理ゲートの動作タイミング・チャートを示す図である。
【発明を実施するための形態】
【００１７】
以下、具体的に本発明の各実施例について詳述する。
【００１８】
（第１の実施例）
まず、本発明の第１の実施例について説明する。
【００１９】
図１は、スピントロニクス論理ゲート回路の後段に設けられたバッファをラッチ回路に置換えた回路（要素回路）である。このラッチ回路は、クロックがＨレベルの時にスピントロニクス論理回路の演算結果を端子Ｑに出力し、Ｌレベルの時はそのまま保持する機能を有するＨスルー・ラッチ回路である。本回路の動作タイミングチャートを図２に示す。後段にラッチ回路を追加することで、先述の動作制約の一つであるプリチャージ期間に出力信号が固定化されることを防ぐことができる。従って、ラッチ回路を含む回路を一つのスピントロニクス論理ゲートに定義づけることで回路設計がし易くなる。
【００２０】
しかし、ラッチ回路を追加するだけでは、もう一つの動作制約である論理演算期間中に入力信号が確定し続けないといけない課題を解決することはできない。例えば、スピントロニクス論理ゲートが２段縦属され、初段のゲート出力が次段のゲート入力に使用される場合を考える。初段のゲートの演算結果はＣＬＫの立ち上がりエッジからある遅延をもって出力されるため、次段のゲートに演算動作の途中で変化することになる。次段のゲートへ入力される信号は同じＣＬＫサイクルの立ち上がりエッジよりも前に確定しておかなければ正しく論理演算できない。
【００２１】
図３はスピントロニクス論理ゲートの２つの動作制約を解決する本発明の一実施例の基本構成図である。本不揮発性論理集積回路においては、ラッチ付スピントロニクス論理ゲートを偶数段と奇数段に分け、入力されるＣＬＫ信号を互いに反転させている。例えば、偶数段のラッチ付スピントロニクス論理ゲート（ＳＰ０、ＳＰ２）に入力されるクロック信号（ＣＬＫ）に対して、奇数段のラッチ付スピントロニクス論理ゲート（ＳＰ１、ＳＰ３）は位相が１８０度遅れた（反転した）クロック信号（／ＣＬＫ）が入力されている。ここで、各段のスピントロニクス論理ゲートの間にはＣＭＯＳゲートで構成される組合せ回路が挿入され、より複雑な機能を実現する機能ブロックを設計することも可能である。
【００２２】
次に図４を用いて、図３に例示した回路の動作について詳述する。偶数段のラッチ付スピントロニクス論理ゲートＳＰ０、ＳＰ２は、ＣＬＫ信号がＬレベルの時にプリチャージ期間、Ｈレベルの時に演算期間となる。端子Ｑ０、Ｑ２に出力される演算結果はＣＬＫの立ち上がりエッジからある遅延時間を持って出力され、次の立ち上がりエッジまでの一周期分だけ演算結果が保持される。一方、奇数段のラッチ付スピントロニクス論理ゲートＳＰ１、ＳＰ３は、／ＣＬＫ信号がＬレベル（ＣＬＫはＨレベル）の時にプリチャージ期間、Ｈレベル（ＣＬＫはＬレベル）の時に演算期間となる。端子Ｑ１、Ｑ３に出力される演算結果は／ＣＬＫの立ち上がりエッジ（ＣＬＫの立ち下がりエッジ）からある遅延時間をもって出力され、次の立ち上がりエッジまでの一周期分だけ演算結果が保持される。図３では、スピントロニクス論理ゲートＳＰ０（偶数段）の演算結果ｙ０が端子Ｑ０に出力され、組合せ回路を介して次段のスピントロニクス論理ゲートＳＰ１（奇数段）に入力されている。スピントロニクス論理ゲートＳＰ１の入力信号は、／ＣＬＫがＨレベルの間（ＣＬＫがＬレベルの間）は変化してはいけないが、スピントロニクス論理ゲートＳＰ０の出力信号ｙ０は、同じサイクルのＣＬＫがＬレベルの間は保持されており変化することはない。従って、奇数段であるスピントロニクス論理ゲートＳＰ１は正しく論理演算することが可能である。同様に、スピントロニクス論理ゲートＳＰ１（奇数段）の演算結果ｙ１が端子Ｑ１に出力され、組合せ回路を介して次段のスピントロニクス論理ゲートＳＰ２（偶数段）に入力されている。スピントロニクス論理ゲートＳＰ２の入力信号は、ＣＬＫがＨレベルの間（／ＣＬＫがＬレベルの間）は変化してはいけないが、スピントロニクス論理ゲートＳＰ１の出力信号ｙ１は、次のサイクルのＣＬＫがＨレベルの間は保持されており変化することはない。従って、偶数段であるスピントロニクス論理ゲートＳＰ２も正しく論理演算することが可能である。スピントロニクス論理ゲートＳＰ２からＳＰ３への論理演算についても同様であるので説明を省略する。このように、偶数段と奇数段のスピントロニクス論理ゲート間において、各々を制御するクロック信号を互いに反転させた２相クロックを用いることができ、インターリーブ動作させることでスピントロニクス論理ゲート特有の動作制約を回避することができ、さらに、論理演算に要するクロックサイクル数（レイテンシ）も半減する。図３の様に、ある論理演算が４段のスピントロニクス論理ゲートを介して結果が得られるケースだと、２相クロックによるインターリーブ動作させない場合は４サイクルの演算時間が必要なのに対して、インターリーブ動作させた場合は２サイクルの演算時間に留めることができる（図４）。
【００２３】
（第２の実施例）
続いて、本発明の第２の実施例について説明する。図５は、本発明の第２の実施例によるスピントロニクス論理ゲートの出力信号がフィードバックされた不揮発性論理回路の基本構成図を示す。
【００２４】
ラッチ付スピントロニクス論理ゲートは、論理演算機能付のフリップフロップとして見る事ができる。すなわち、スピントロニクス論理ゲートの出力をその前段にフィードバックすることが可能である。図５は、スピントロニクス論理ゲートＳＰ２の出力Ｑ２が、スピントロニクス論理ゲートＳＰ１の前段の組合せ回路ＣＬ１に入力されている（フィードバックパスａ）。また、スピントロニクス論理ゲートＳＰ３の出力Ｑ３が、スピントロニクス論理ゲートＳＰ０の前段の組合せ回路ＣＬ０に入力されている（フィードバックパスｂ）。図７の動作タイミングチャートを参照すれば、偶数段と奇数段のスピントロニクス論理ゲートとの間では各々の出力信号が変化するタイミングが半周期分ずれている。すなわち、互いの論理演算期間が重ならないので、偶数段から奇数段、あるいは奇数段から偶数段へのフィードバックパス（ａ、ｂ）を形成することが可能である。一方、偶数段から偶数段、あるいは奇数段から奇数段のスピントロニクス論理ゲートにフィードバックする場合は、図６のようにフィードバックパスにラッチ回路を挿入して次のクロックサイクルの論理演算期間までフィードバック情報を保持する必要がある。例えば、スピントロニクス論理ゲートＳＰ２の出力Ｑ２がスピントロニクス論理ゲートＳＰ０の前段の組合せ回路ＣＬ０に入力されているフィードバックパスｃにＣＬＫがＬレベルでスルー、Ｈレベルで保持するラッチ回路を挿入する。また、スピントロニクス論理ゲートＳＰ３の出力Ｑ３がスピントロニクス論理ゲートＳＰ１の前段の組合せ回路ＣＬ１に入力されているフィードバックパスｄについては、ＣＬＫがＨレベルでスルー、Ｌレベルで保持するラッチ回路を挿入する。図７のフィードバックパスｃ、ｄにおける動作タイミングチャートを示すように、ラッチ回路の挿入によるフィードバック元の信号を半周期遅延させることで、フィードバック先ゲートの論理演算のタイミングで入力信号が変化しないようにしている。
【００２５】
（第３の実施例）
次に、本発明の第３の実施例について説明する。図８は、位相が９０度、１８０度、２７０度ずれた４相クロック信号（ＣＬＫ０〜ＣＬＫ３）を用いて、スピントロニクス論理回路の論理演算に要する時間をさらに削減した一例である。図８では、図１に示すラッチ付スピントロニクス論理ゲートを４段含み（ＳＰ０〜ＳＰ３）、論理演算がｙ０、ｙ１、ｙ２、ｙ３のように伝播していく場合の例である。図９は図８の回路構成における動作タイミングチャートを示している。論理ゲートＳＰ０はＣＬＫ０信号によってプリチャージ動作と論理演算動作が制御される。ここで、ＣＬＫ０はマスタークロック信号であり、位相差は無いと定義する。論理ゲートＳＰ１はＣＬＫ１信号によってそのプリチャージ動作と論理演算動作が制御される。ここでＣＬＫ１はＣＬＫ０に比べて位相が９０度遅延している。論理ゲートＳＰ２はＣＬＫ２信号によってそのプリチャージ動作と論理演算動作が制御される。ここでＣＬＫ２はＣＬＫ０に比べて位相が１８０度遅延している。論理ゲートＳＰ３はＣＬＫ３信号によってそのプリチャージ動作と論理演算動作が制御される。ここでＣＬＫ３はＣＬＫ０に比べて位相が２７０度遅延している。
【００２６】
論理ゲートＳＰ０の論理演算結果ｙ０は、ＣＬＫ０の立ち上がりエッジ直後に組合せ回路ＣＬ１を介して論理ゲートＳＰ１に入力される。図９に示すように、この時、ＣＬＫ１がＬレベルで論理ゲートＳＰ１がプリチャージ状態である。すなわち、ＣＬＫ１の立ち上がりエッジまでにＳＰ０の論理演算結果ｙ０に依存する入力信号が確定されることになる。また、ＣＬＫ１がＨレベルの間はｙ０に依存する入力信号の論理値が確定し続けるので、論理ゲートＳＰ１は正しく論理演算することが可能である。論理ゲートＳＰ１の論理演算結果ｙ１は、ＣＬＫ１の立ち上がりエッジ直後に出力され、組合せ回路ＣＬ２を介して論理ゲートＳＰ２に入力される。上記と同様に、ＣＬＫ２に立ち上がりエッジまでにＳＰ１の論理演算結果ｙ１に依存する入力信号が確定され、それはＣＬＫ２が論理演算を終了するまで保持し続けるので論理ゲートＳＰ２は正しく論理演算することが可能である。論理ゲートＳＰ２からＳＰ３、ＳＰ３からＳＰ０（図示されていない）に論理演算が伝播する場合も上記と同様である。このように、各々のスピントロニクス論理ゲートが異なる位相で動作し、論理演算がパイプライン的に処理することが出来るようになる。
【００２７】
このように、スピントロニクス論理ゲート毎に多相のクロック信号を用いて動作させることにより、ある一連の論理演算時間を短縮することができる。図８の実施例では、多相クロックを用いない場合はｙ０からｙ３までの論理演算に４サイクル必要であるが、４層クロックによるパイプライン処理を行うことで、マスタークロックであるＣＬＫ０の１サイクルで演算結果を得ることができる。
【００２８】
以上説明した実施例では、図１で示したラッチ回路付スピントロニクス論理ゲートを多相クロックで動作させることで動作制約の課題を解決し、且つ、論理演算時間に短縮を図った。しかし、ラッチ回路が回路面積のオーバヘッドになる。図１０は、ラッチ回路が付加されていない図１２のスピントロニクス論理ゲートを利用しながらも、その動作制約の課題を回避する別の実施の形態を示している。
【００２９】
（第４の実施例）
更に、本発明の第４の実施例について説明する。図１０は、本発明の第４の実施例による不揮発性論理回路の構成を示す概略図である。
【００３０】
図１０は、ディレイ・フリップフロップ（ＤＦＦ）の間に３段のスピントロニクス論理ゲートが組合せ回路を介しながら縦続的に結線されている。ここで、クロック信号（ＣＬＫ）でＤＦＦの入力信号がラッチされ、各段のスピントロニクス論理ゲート（ＳＰｉ）は多相の制御信号（ＥＮｉ）で動作し、ＥＮｉがＬレベルでプリチャージ、Ｈレベルで論理演算動作を行う。ここで、スピントロニクス論理ゲートＳＰ０に入力される制御信号はＥＮ０、ＳＰ１に入力される制御信号はＥＮ１、ＳＰ２に入力される制御信号はＥＮ２である。ここで、ＥＮ０からＥＮ２は、図１１に示すように、ＣＬＫの立ち上がりエッジに同期して同時に立ち下がり、ＥＮ１から順次異なる遅延時間をもって立ち上がっていくデューティ比の異なる波形である。
【００３１】
図１０と図１１を用いながら、本実施例の動作について説明する。ＣＬＫが立ち上がると、ＥＮ０〜２はＬレベルに遷移し、全てのスピントロニクス論理ゲートはプリチャージ動作を行う。この時、各段のスピントロニクス論理ゲートはＬレベル（論理値は「０」）を出力する。ある任意の遅延時間をもってＥＮ０がＨレベルになり、論理ゲートＳＰ０は論理演算を行う。論理ゲートＳＰ０の入力信号（Ａ０）は、制御信号ＥＮ０の立ち上がりエッジよりも前に確定している必要があるが、ＤＦＦに遅延時間と組合せ回路ＣＬ０の遅延時間、及び、論理ゲートＳＰ０のセットアップ時間の和よりも長い遅延時間をもってＥＮ０が立ち上がれば正しく論理演算できる。制御信号ＥＮ０は次のＣＬＫの立ち上がりエッジまでＨレベルであり、その間は端子Ｙ０に出力されるＳＰ０の論理演算結果（ｙ０）は保持される（図１１）。この演算結果ｙ０は、組合せ回路ＣＬ１を介してスピン論理ゲートＳＰ１へ伝播していく。この時、ＥＮ１はまだＬレベル、すなわち、ＳＰ１はプリチャージ動作の状態である。ＳＰ１の入力信号Ａ１が確定されると、ＥＮ１がＨレベルとなって、ＳＰ１は論理演算動作に入る。制御信号ＥＮ１は次のＣＬＫの立ち上がりエッジまでＨレベルであり、その間は端子Ｙ１に出力されるＳＰ１の論理演算結果（ｙ１）は保持される。この演算結果ｙ１は、組合せ回路ＣＬ２を介してさらにスピン論理ゲートＳＰ２に伝播していく。この時、ＥＮ２はまだＬレベル、すなわち、ＳＰ２はプリチャージ動作の状態である。ＳＰ２の入力信号Ａ２が確定されると、ＥＮ２がＨレベルとなって、ＳＰ２は論理演算動作に入る。制御信号ＥＮ２は次のＣＬＫの立ち上がりエッジまでＨレベルであり、その間は端子Ｙ２に出力されるＳＰ２の論理演算結果（ｙ２）は保持される。この演算結果ｙ２は、組合せ回路ＣＬ３を介して次段のＤＦＦへ入力される。次のＣＬＫの立ち上がりエッジまで各段のスピントロニクス論理ゲートの出力信号は変化しないため、端子Ｑ０からＤ１までの論理演算結果を正しくラッチすることが可能である。
【００３２】
以上、実施例を参照して本発明を説明したが、本発明は上記実施例に限定されるものではない。本発明の構成や詳細は、本発明の技術的範囲内で当業者が理解し得る様々な変更をすることができる。例えば、第１の実施例では、４段構成のスピントロニクス論理ゲートを例示したが、スピントロニクス論理ゲートはこの構成に限定されず、５段やそれ以上の段で構成されることができる。また、第４の実施例では、３段構成のスピントロニクス論理ゲートを例示したが、これに限定されることはなく、４段構成などにしてもよくその構成に合わせて制御信号のデューティ比を可変させて所望の演算動作させることができる。
【図１】
0005904405.tif 000002
【図２】
0005904405.tif 000003
【図３】
0005904405.tif 000004
【図４】
0005904405.tif 000005
【図５】
0005904405.tif 000006
【図６】
0005904405.tif 000007
【図７】
0005904405.tif 000008
【図８】
0005904405.tif 000009
【図９】
0005904405.tif 000010
【図１０】
0005904405.tif 000011
【図１１】
0005904405.tif 000012
【図１２】
0005904405.tif 000013
【図１３】
0005904405.tif 000014
【図１４】
0005904405.tif 000015