(57)【特許請求の範囲】
【請求項１】
内部電源線を介して内部電源電圧が供給され、前記内部電源線からの電流を消費する内部回路と、
入力端子から供給される電源電圧を前記内部電源電圧に変換し、出力端子から前記内部電源電圧を前記内部電源線に出力するレギュレータ回路とを備え、
前記レギュレータ回路は、
前記入力端子と前記出力端子との間に接続されるデプレッション型のＮＭＯＳトランジスタと、
前記出力端子の出力電圧と所定の基準電圧とを比較し、その比較結果に応じて、前記出力電圧と前記基準電圧とが一致するように、前記デプレッション型のＮＭＯＳトランジスタのゲート電位を制御する制御回路と、
前記出力端子と前記デプレッション型のＮＭＯＳトランジスタのゲートとの間に接続されたクランプ回路と、
前記制御回路の出力信号に従って前記デプレッション型のＮＭＯＳトランジスタがオン／オフされるとともに、前記デプレッション型のＮＭＯＳトランジスタがオン状態にされたときに所望の電流量を前記出力端子に供給するように、前記デプレッション型のＮＭＯＳトランジスタの基板電位を制御するための基板電位制御手段とを含み、
前記基板電位制御手段は、前記デプレッション型のＮＭＯＳトランジスタに前記基板電位を供給するための基板電位供給手段を含み、
前記基板電位供給手段は、前記制御回路の出力信号が非活性化レベルにされたときに前記デプレッション型のＮＭＯＳトランジスタがオフ状態にされるように、前記基板電位を供給する、半導体集積回路。
【請求項２】
前記クランプ回路は、ダイオード接続されたＮＭＯＳトランジスタである、請求項１に記載の半導体集積回路。
【請求項３】
前記クランプ回路は、ダイオード接続されたＰＭＯＳトランジスタである、請求項１に記載の半導体集積回路。
【請求項４】
前記基板電位供給手段は、前記基板電位を発生するための基板電位発生回路を含む、請求項１に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、入力端子から供給される電源電圧を変換して出力端子に出力するレギュレータ回路に関する。
【背景技術】
【０００２】
近年、電子機器等のバッテリ駆動機器では低消費電力化の傾向にあり、それに伴ない、電子機器の低電圧動作への要求が高まりつつある。この種の電子機器は、外部から供給される外部電源電圧から電子機器の内部回路で使用される内部電源電圧を発生させるために、レギュレータ回路を搭載している。
【０００３】
この種のレギュレータ回路として、たとえば、特許文献１（特開２００８−１９２０８３号公報）には、入力電圧に対して所定の出力電圧を発生する出力トランジスタと、該出力トランジスタの出力電圧を分圧した分圧電圧と所定の基準電圧とを比較し、その分圧電圧が所定の基準電圧になるように出力トランジスタのゲート電圧を制御し、所定の出力電圧を設定する出力電圧制御手段とを備えたレギュレータ回路が開示される。この特許文献１では、出力トランジスタとして、しきい値電圧が負電圧であるドレイン接地のデプレッション型のＮＭＯＳ（N-channel  Metal  Oxide  Semiconductor）トランジスタを用いることにより、入出力電圧差を小さくして効率を良くするとともに、外部からの入力電圧が低下しても使用できるようにしている。
【０００４】
また、非特許文献１（Koichiro Ishibashi et al., "A Voltage Down Converter with Submicroampere Standby Current for Low-Power Static RAM's", IEEE Journal of Solid-State Circuits, vol. 27, No.6, June 1992）には、差動増幅器およびデプレッション型ＮＭＯＳトランジスタから構成されたボルテージフォロワが開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−１９２０８３号公報
【特許文献２】特開平８−１９０４３７号公報
【特許文献３】特開２００６−１３４２６８号公報
【特許文献４】特開２００１−３４３４９号公報
【特許文献５】特開２０００−１４８２６３号公報
【特許文献６】特開２００５−２５８６４４号公報
【特許文献７】特開２００２−３４３８７４号公報
【非特許文献】
【０００６】
【非特許文献１】Koichiro Ishibashi et al., "A Voltage Down Converter with Submicroampere Standby Current for Low-Power Static RAM's", IEEE Journal of Solid-State Circuits, vol. 27, No.6, June 1992.
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記の特許文献に記載されるレギュレータ回路では、出力トランジスタを構成するデプレッション型のＮＭＯＳトランジスタの基板に接地電位が与えられている場合には、ソースの電位である出力電圧が接地電位よりも高いために、当該ＮＭＯＳトランジスタは、基板に逆バイアスがかかった状態にされる。ＮＭＯＳトランジスタは、一般的に、基板に逆バイアスがかかると、基板効果によってしきい値電圧が上昇する。そのため、上記の特許文献に記載のレギュレータ回路においては、しきい値電圧が上昇することによってＮＭＯＳトランジスタの電流が減少するため、ＮＭＯＳトランジスタの電流供給能力が低下してしまうという問題があった。
【０００８】
このような不具合を回避するためには、レギュレータ回路に入力する電圧（外部電源電圧）のレベルを上げることによって所望の電流供給能力を確保することが求められる。そのため、外部電源電圧の低電圧化には限界が生じることとなる。
【０００９】
また、レギュレータ回路においては、出力トランジスタと差動増幅器とからなる帰還ループの発振を防止するための位相補償用コンデンサが設けられている（たとえば、特許文献５，６参照）。位相補償用コンデンサは、その容量が大きいほど高い発振を抑制効果が得られるものの、容量が大きくすると大きなレイアウト面積が必要となるため、高集積化が求められる電子機器等の半導体集積回路において実現が困難となっている。
【００１０】
また、レギュレータ回路では、電源投入直後の出力電圧は接地電位であり、所望の電圧と大きく異なるため、入力端子から出力端子に大きなエネルギーを伝達しようとして、大電流が出力トランジスタを介して流れる可能性がある。このような電源投入直後の大電流は、ラッシュカレントとも称されており、このラッシュカレントが流れることによって出力トランジスタが損傷するおそれがある。したがって、このラッシュカレントを抑制するための対策が求められる。
【００１１】
それゆえ、この発明は、かかる課題を解決するためになされたものであり、その目的は、出力トランジスタの電流供給能力を向上するとともに安定に内部電源電圧を生成することができ、電源電圧の低電圧化に対応可能なレギュレータ回路を提供することである。
【課題を解決するための手段】
【００１２】
この発明のある局面に従えば、半導体集積回路は、内部電源線を介して内部電源電圧が供給され、内部電源線からの電流を消費する内部回路と、入力端子から供給される電源電圧を内部電源電圧に変換し、出力端子から内部電源電圧を内部電源線に出力するレギュレータ回路とを備える。レギュレータ回路は、入力端子と出力端子との間に接続されるデプレッション型のＮＭＯＳトランジスタと、出力端子の出力電圧と所定の基準電圧とを比較し、その比較結果に応じて、出力電圧と基準電圧とが一致するように、デプレッション型のＮＭＯＳトランジスタのゲート電位を制御する制御回路と、出力端子とデプレッション型のＮＭＯＳトランジスタのゲートとの間に接続されたクランプ回路と、制御回路の出力信号に従ってデプレッション型のＮＭＯＳトランジスタがオン／オフされるとともに、デプレッション型のＮＭＯＳトランジスタがオン状態にされたときに所望の電流量を出力端子に供給するように、デプレッション型のＮＭＯＳトランジスタの基板電位を制御するための基板電位制御手段とを含む。
【発明の効果】
【００１３】
この発明によれば、出力トランジスタを構成するデプレッション型ＮＭＯＳトランジスタの基板に任意の電位を与えることができるため、基板効果がしきい値電圧に及ぼす影響を低減してデプレッション型ＮＭＯＳトランジスタの電流供給能力を向上することができる。これにより、電源電圧の低電圧化に対応可能なレギュレータ回路を実現することができる。
【図面の簡単な説明】
【００１４】
【図１】この発明の実施の形態１に係るレギュレータ回路の構成例を示す回路図である。
【図２】この発明の実施の形態１の変更例１に係るレギュレータ回路の構成例を示す回路図である。
【図３】この発明の実施の形態１の変更例２に係るレギュレータ回路の構成例を示す回路図である。
【図４】接地電位を基準として基板電位を生成するための基板電位発生回路の構成例を示す回路図である。
【図５】基準電圧を基準として基板電位を生成するための基板電位発生回路の構成例を示す回路図である。
【図６】基準電圧を基準として基板電位を生成するための基板電位発生回路の構成例を示す回路図である。
【図７】一般的なレギュレータ回路の構成例を説明する回路図である。
【図８】この発明の実施の形態２に係るレギュレータ回路の構成例を説明する回路図である。
【図９】位相補償回路の構成例を示す回路図である。
【図１０】図８におけるインバータの伝達特性を説明する図である。
【図１１】この発明の実施の形態２の変更例に係るレギュレータ回路の構成例を示す回路図である。
【図１２】図１１におけるインバータの伝達特性を説明する図である。
【図１３】この発明の実施の形態３に係るレギュレータ回路の構成例を説明する回路図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中の同一または相当する部分には同一符号を付してその説明は繰返さない。
【００１６】
［実施の形態１］
図１は、この発明の実施の形態１に係るレギュレータ回路の構成例を示す回路図である。
【００１７】
図１を参照して、この発明の実施の形態１に係るレギュレータ回路１００は、半導体記憶装置などの半導体集積回路に搭載され、外部から供給される電源電圧（外部電源電圧とも称す）ＶＣＣを降圧して内部電源電圧ＶＤＤを生成する降圧電源回路である。レギュレータ回路１００により生成された内部電源電圧ＶＤＤは、負荷である半導体集積回路の内部回路３０へ供給される。
【００１８】
レギュレータ回路１００は、外部電源電圧ＶＣＣが供給され、内部回路３０に降圧した電圧を供給するための出力トランジスタ２０と、出力トランジスタ２０のゲートに印加されるゲート電位ＶＧを出力する差動増幅器２２と、所定の一定電圧である基準電圧ＶＲＥＦを差動増幅器２２に供給する基準電圧発生回路２４と、出力トランジスタ２０をオフさせて内部回路３０への電源供給を停止させるための遮断トランジスタ１２とを備える。
【００１９】
出力トランジスタ２０は、しきい値電圧が負電圧のデプレッション型のＮＭＯＳ（N-channel  Metal  Oxide  Semiconductor）トランジスタで構成されている。デプレッション型ＮＭＯＳトランジスタ２０は、ドレインが遮断トランジスタ１２を介して電源端子１０に接続され、ソースが内部回路３０に内部電源電圧ＶＤＤを供給するための内部電源線５に接続されている。デプレッション型ＮＭＯＳトランジスタ２０のソースから内部電源線５上に出力される出力電圧（内部電源電圧）ＶＤＤは、差動増幅器２２の反転入力端子に帰還される。
【００２０】
差動増幅器２２は、非反転入力端子に入力される基準電圧ＶＲＥＦと、反転入力端子に帰還される出力電圧ＶＤＤとを比較して、デプレッション型ＮＭＯＳトランジスタ２０のゲート電位ＶＧを制御する。具体的には、内部回路３０が消費する負荷電流が増大すると、内部電源電圧ＶＤＤが低下する。出力電圧（内部電源電圧）ＶＤＤが基準電圧ＶＲＥＦよりも低下し始めると、差動増幅器２２の出力端子の電位（ゲート電位）ＶＧが上昇するため、このゲート電位ＶＧを受けたデプレッション型ＮＭＯＳトランジスタ２０のゲート−ソース電圧ＶＧＳが大きくなる。そして、このソース−ゲート電圧ＶＧＳにより、デプレッション型ＮＭＯＳトランジスタ２０の電流供給能力が増大することにより、出力電圧ＶＤＤの電位が上昇する。
【００２１】
一方、出力電圧ＶＤＤが基準電圧ＶＲＥＦよりも高くなり始めると、差動増幅器２２の出力端子の電位ＶＧが低下するため、このゲート電位ＶＧを受けたデプレッション型ＮＭＯＳトランジスタ２０のゲート−ソース電圧ＶＧＳが小さくなる。これにより、デプレッション型ＮＭＯＳトランジスタ２０からの電流供給が低下あるいは停止する。このようにして、内部電源電圧ＶＤＤは、基準電圧ＶＲＥＦに設定される。
【００２２】
以上のような構成において、出力トランジスタ２０にデプレッション型ＮＭＯＳトランジスタを用いたことにより、ゲート電位ＶＧはＶＤＤ−Ｖｔｈ以上となり（−Ｖｔｈは、デプレッション型ＮＭＯＳトランジスタのしきい値電圧とする）、出力電圧ＶＤＤ以下にすることができる。これにより、入力電圧ＶＣＣは出力電圧ＶＤＤと同じ電圧に近いところまで低下させることが可能となり、ＶＣＣの低電圧化に対応することができる。
【００２３】
その一方で、デプレッション型ＮＭＯＳトランジスタは、ゲート電位ＶＧおよびソース電位を接地電位ＶＳＳに下げてもオフされないため、レギュレータ回路の出力電圧ＶＤＤをオフさせることができない。
【００２４】
そこで、本発明の実施の形態１に係るレギュレータ回路１００では、電源端子１０と出力トランジスタであるデプレッション型ＮＭＯＳトランジスタ２０のドレインとの間に、遮断トランジスタ１２が設けられている。この遮断トランジスタ１２は、エンハンスメント型のＰＭＯＳ（P-channel  Metal  Oxide  Semiconductor）トランジスタで構成されている。
【００２５】
ＰＭＯＳトランジスタ１２のゲートは、図示しない制御回路から出力されるパワーダウン制御信号ＰＤが印加される制御端子１４に接続されている。パワーダウン制御信号ＰＤは、通常モード時に「Ｈ」レベルを示すとともに、スタンバイモード時に「Ｌ」レベルに活性化される信号である。したがって、半導体集積回路のスタンバイモード時には、「Ｌ」レベルのパワーダウン制御信号ＰＤがゲートに印加されることによって、ＰＭＯＳトランジスタ１２がオフされる。これにより、電源端子１０と出力トランジスタ２０とが電気的に遮断されるため、出力トランジスタ２０がオフされる。
【００２６】
また、基板に接地電位ＶＳＳを与えた場合には、ソースの電位ＶＤＤが接地電位ＶＳＳよりも高いために、デプレッション型ＮＭＯＳトランジスタは、基板に逆バイアスがかかった状態にされる。ＮＭＯＳトランジスタは、一般的に、基板に逆バイアスがかかると、基板効果によってしきい値電圧が上昇する。そして、しきい値電圧が上昇することにより、ＮＭＯＳトランジスタの電流が減少するため、ＮＭＯＳトランジスタの電流供給能力が低下することになる。
【００２７】
このような不具合を解消するため、図１に示すように、デプレッション型ＮＭＯＳトランジスタ２０の基板には、ソースの電位ＶＤＤと同じ電位が与えられる。基板とソースとを同電位とすることにより、基板にかかるバイアスを０Ｖとして基板効果をなくすことができる。これにより、デプレッション型ＮＭＯＳトランジスタの電流供給能力の低下を抑制することができる。
【００２８】
そして、電流供給能力の低下を抑制できることによって、所望の電流供給能力を実現するためにレギュレータ回路１００に印加しなければならない外部電源電圧ＶＣＣの下限値を下げることができる。これにより、外部電源電圧ＶＣＣの低電圧化に対応することが可能となる。
【００２９】
（変更例１）
図２は、この発明の実施の形態１の変更例１に係るレギュレータ回路１０２の構成例を示す回路図である。
【００３０】
図２を参照して、本変更例１に係るレギュレータ回路１０２は、図１に示すレギュレータ回路１００と比較して、出力トランジスタであるデプレッション型ＮＭＯＳトランジスタ２０の基板に、任意の電位を与えることができる点で異なっている。
【００３１】
具体的には、デプレッション型ＮＭＯＳトランジスタ２０の基板は、入力端子２６に接続されており、この入力端子２６を介して電位が印加される。すなわち、本変更例１に係るレギュレータ回路１０２は、入力端子２６に印加される電位によってデプレッション型ＮＭＯＳトランジスタ２０の基板の電位を調整可能に構成されている。このような構成とすることにより、本変更例１に係るレギュレータ回路１０２では、デプレッション型ＮＭＯＳトランジスタの電流供給能力の低下を抑えつつ、差動増幅器２２の出力端子の電位（ゲート電位）ＶＧが低下したとき、すなわち、差動増幅器２２が出力する信号が非活性化されたときには、デプレッション型ＮＭＯＳトランジスタ２０が確実にオフされるようにしている。
【００３２】
詳細には、デプレッション型ＮＭＯＳトランジスタ２０のしきい値電圧が、プロセスばらつき等によってより深くなる方向にばらついた場合を想定する。この場合において、図１で述べたように、基板をソースと同電位に固定させる構成では、差動増幅器２２の出力端子の電位（ゲート電位）ＶＧが低下してその下限値（たとえば、接地電位ＶＳＳとする）に達したときであっても、この下限値ＶＳＳを受けたデプレッション型ＮＭＯＳトランジスタ２０のゲート−ソース電圧ＶＧＳ（＝ＶＳＳ−ＶＤＤ）よりもしきい値電圧−Ｖｔｈが低いために、デプレッション型ＮＭＯＳトランジスタ２０がオフされないという不具合が生じてしまう。そのため、内部回路３０の消費電流が小さいリテンションモードでは、出力電圧（内部電源電圧）ＶＤＤを基準電圧ＶＲＥＦに保つことが求められるところ、レギュレータ回路からは継続して電流が供給されるため、出力電圧ＶＤＤが所望の基準電圧ＶＲＥＦを超えて上昇してしまうことになる。
【００３３】
これに対して、本変更例１に係るレギュレータ回路１０２では、デプレッション型ＮＭＯＳトランジスタ２０の基板に対して、入力端子２６を介して、接地電位ＶＳＳよりも高く、かつ、ソースの電位ＶＤＤよりも低い電圧の範囲内（ＶＳＳ＜ＶＢ＜ＶＤＤ）で任意の電位を与えることができる。そして、デプレッション型ＮＭＯＳトランジスタ２０の基板の電位を調整することにより、基板効果を利用して、デプレッション型ＮＭＯＳトランジスタ２０のしきい値電圧を所望の電圧に調整することができる。
【００３４】
本変更例１においては、デプレッション型ＮＭＯＳトランジスタ２０におけるしきい値電圧のばらつきを見込んで、差動増幅器２２の出力端子の電位の下限値（接地電位ＶＳＳ）を受けてデプレッション型ＮＭＯＳトランジスタ２０が確実にオフされるように、基板の電位を設定する。これにより、リテンションモードにおいてレギュレータ回路１０２からの電流供給が遮断されるため、電流出力電圧ＶＤＤを所望の電圧レベルに維持させることができる。
【００３５】
なお、本変更例１に係るレギュレータ回路１０２において、デプレッション型ＮＭＯＳトランジスタ２０の基板に印加される電位は、レギュレータ回路１０２の外部から入力端子２６に印加される構成としたが、その具体例としては、レギュレータ回路１０２が搭載される半導体集積回路に含まれる参照電位回路（たとえば、バンドギャップリファレンス回路など）が生成した電位を入力端子２６に印加する構成とすることが可能である。
【００３６】
（変更例２）
図３は、この発明の実施の形態１の変更例２に係るレギュレータ回路１０４の構成例を示す回路図である。
【００３７】
図３を参照して、本変更例２に係るレギュレータ回路１０４は、図２に示すレギュレータ回路１０２と比較して、デプレッション型ＮＭＯＳトランジスタ２０の基板に電位を印加するための入力端子２６に代えて、基板電位発生回路４０を備える点でのみ異なっている。すなわち、本変更例２に係るレギュレータ回路１０４は、基板電位発生回路４０が生成する任意の電位を、デプレッション型ＮＭＯＳトランジスタ２０の基板に与えることができる。
【００３８】
したがって、本変更例２に係るレギュレータ回路１０４においても、先述した変更例１に係るレギュレータ回路１０２と同様に、デプレッション型ＮＭＯＳトランジスタ２０の基板には、差動増幅器２２の出力端子の電位の下限値（接地電位ＶＳＳ）を受けてデプレッション型ＮＭＯＳトランジスタ２０が確実にオフされるような電位を与えることができる。これにより、リテンションモードにおいて出力電圧ＶＤＤを所望の電圧レベルに維持させることができる。
【００３９】
以下に、この基板電位発生回路４０の構成例について、図面を参照して説明する。図４は、接地電位ＶＳＳを基準として基板電位を生成するための回路構成を示し、図５および図６は、基準電圧ＶＲＥＦを基準として基板電位を生成するための回路構成を示す。
【００４０】
図４（ａ）を参照して、基板電位発生回路４０１は、電源端子４２と接地電位ＶＳＳとの間に直列に接続された、定電流源４４と、ゲートとドレインとが結合されてダイオード接続とされたＮＭＯＳトランジスタ４６とを含む。定電流源４４を一定のバイアス電流Ｉｂが流れると、ダイオード接続されたＮＭＯＳトランジスタ４６がバイアス電流Ｉｂを電位ＶＢに変換する。変換された電位ＶＢは、入力端子２６を介してデプレッション型ＮＭＯＳトランジスタ２０の基板に印加される。
【００４１】
これに対して、図４（ｂ）に示す基板電位発生回路４０２では、電源端子４２とＮＭＯＳトランジスタ４６との間に接続されたＰＭＯＳトランジスタ４８が定電流源として機能する。具体的には、ＰＭＯＳトランジスタ４８は、図示しないバイアス回路により生成されたゲート電位ＶＰをゲートに受けてバイアス電流Ｉｂと同一の大きさの電流を流す。ＮＭＯＳトランジスタ４６が当該電流を電位ＶＢに変換する。
【００４２】
図４（ｃ）に示す基板電位発生回路４０３は、図４（ａ）の基板電位発生回路４０１と比較して、ダイオード接続されたＮＭＯＳトランジスタ４６に代えて、抵抗５０を含む点で異なっている。また、図４（ｄ）に示す基板電位発生回路４０４は、図４（ｂ）の基板電位発生回路４０２と比較して、ダイオード接続されたＮＭＯＳトランジスタ４６に代えて、抵抗５０を含む点で異なっている。これらの基板電位発生回路４０３，４０４においては、定電流源４４またはＰＭＯＳトランジスタ４８に流れるバイアス電流Ｉｂと同一の大きさの電流が抵抗５０を流れることにより、入力端子２６にはバイアス電流Ｉｂおよび抵抗５０の抵抗値の積に等しい電位ＶＢが生成される。生成された電位ＶＢは、デプレッション型ＮＭＯＳトランジスタ２０の基板に印加される。
【００４３】
以上のように、基板電位発生回路４０１，４０２においては、バイアス電流Ｉｂ、もしくはゲート電位ＶＰで決まる一定電流をＰＭＯＳトランジスタ４８に流すために必要なＮＭＯＳトランジスタ４６のゲート電位によって、基板電位ＶＢのレベルが決まる。また、基板電位発生回路４０３，４０４においては、バイアス電流Ｉｂ、もしくはゲート電位ＶＰで決まるＰＭＯＳトランジスタ４８を流れる一定電流が抵抗５０を流れたときの電位降下によって、基板電位ＶＢのレベルが決まる。このように、基板電位発生回路４０１〜４０４で生成される電位ＶＢは、接地電位ＶＳＳを基準として生成されるものであることから、入力電圧（外部電源電圧）ＶＣＣ依存性を小さくすることができる。
【００４４】
図５（ａ）〜（ｈ）および図６（ｉ）〜（ｌ）には、基準電圧ＶＲＥＦを基準として基板電位を生成するように構成された基板電位発生回路４１１〜４２２が示される。
【００４５】
図５（ａ）を参照して、基板電位発生回路４１１は、電源端子４２と接地電位ＶＳＳとの間に直列に接続された、抵抗５２、ＮＭＯＳトランジスタ５６および定電流源５８を含む。ＮＭＯＳトランジスタ５６のゲートは、基準電圧ＶＲＥＦの入力端子５４に接続され、ＮＭＯＳトランジスタ５６および定電流源５８の接続点は、電位ＶＢの入力端子２６に接続されている。このような構成において、基準電圧ＶＲＥＦをゲートに受けてＮＭＯＳトランジスタ５６がオンされると、定電流源５８を流れるバイアス電流Ｉｂと同じ大きさの電流が抵抗５２に流れる。これにより、入力端子２６には、電源電位からバイアス電流Ｉｂおよび抵抗５２の抵抗値の積に等しい電位だけ降下した電位ＶＢが生成される。
【００４６】
図５（ｂ）に示す基板電位発生回路４１２では、ＮＭＯＳトランジスタ５６と接地電位ＶＳＳとの間に接続されたＮＭＯＳトランジスタ６２が定電流源として機能する。具体的には、ＮＭＯＳトランジスタ６２は、図示しないバイアス回路により生成されたゲート電位ＶＮをゲートに受けてバイアス電流Ｉｂと同一の大きさの電流を流す。
【００４７】
図５（ｃ），（ｄ）に示す基板電位発生回路４１３，４１４は、それぞれ、基板電位発生回路４１１，４１２と比較して、抵抗５２に代えて、ゲートとソースとが結合されてダイオード接続とされたＰＭＯＳトランジスタ６４を含む点で異なっている。このＰＭＯＳトランジスタ６４はバイアス電流Ｉｂを電位に変換する。
【００４８】
以上に示す基板電位発生回路４１１〜４１４は、バイアス電流Ｉｂ、もしくはゲート電位ＶＮで決まる一定電流をＮＭＯＳトランジスタ６２に流すために必要なＮＭＯＳトランジスタ５６のゲート−ソース電圧ＶＧＳによって基板電位ＶＢのレベルが決まる。基板電位ＶＢは、基準電圧ＶＲＥＦからＮＭＯＳトランジスタ５６のゲート−ソース電圧ＶＧＳを差し引いた電位となる。したがって、生成される基板電位ＶＢの入力電圧（外部電源電圧）ＶＣＣ依存性は小さい。
【００４９】
図５（ｅ）に示す基板電位発生回路４１５は、図５（ａ）の基板電位発生回路４１１と比較して、抵抗５２に代えて、定電流源６６を含む点で異なる。図５（ｅ）の構成では、定電流源６６，５８にバイアス電流Ｉｂを流すために必要なＮＭＯＳトランジスタ５６のゲート−ソース電圧ＶＧＳによって基板電位ＶＢのレベルが決まり、基板電位ＶＢは、基準電圧ＶＲＥＦからゲート−ソース電圧ＶＧＳを差し引いた電位となる。
【００５０】
図５（ｆ）に示す基板電位発生回路４１６は、図５（ｅ）における定電流源６６，５８に代えて、ＰＭＯＳトランジスタ６４およびＮＭＯＳトランジスタ６２を含む。ＰＭＯＳトランジスタ６４は、図示しないバイアス回路により生成されたゲート電位ＶＰをゲートに受けて一定の大きさの電流を流す。ＮＭＯＳトランジスタ６２は、図示しないバイアス回路により生成されたゲート電位ＶＮをゲートに受けて、ＰＭＯＳトランジスタ６４に流れる電流と同一の大きさの電流を流す。したがって、図５（ｆ）では、ＰＭＯＳトランジスタ６４およびＮＭＯＳトランジスタ６２に一定電流を流すために必要なＮＭＯＳトランジスタ５６のゲート−ソース電圧ＶＧＳによって基板電位ＶＢのレベルが決まり、基板電位ＶＢは、基準電圧ＶＲＥＦからゲート−ソース電圧ＶＧＳを差し引いた電位となる。
【００５１】
図５（ｇ），（ｈ）に示す基板電位発生回路４１７，４１８は、定電流源として機能する抵抗５２またはダイオード接続されたＰＭＯＳトランジスタ６４と、該定電流源と接地電位ＶＳＳとの間に直列に接続されたＮＭＯＳトランジスタ５６，６２とを含む。
【００５２】
ＮＭＯＳトランジスタ５６，６２はともに、入力端子５４を介して基準電圧ＶＲＥＦをゲートに受ける。ここで、接地電位側のＮＭＯＳトランジスタ６２は、そのサイズ（チャネル長およびチャネル幅）がＮＭＯＳトランジスタ５６のサイズよりも小さくなるように構成される。これにより、ＮＭＯＳトランジスタ６２の電流駆動力を、ＮＭＯＳトランジスタ５６の電流駆動力よりも小さくしておく。このような構成としたことにより、基板電位発生回路４１７，４１８においては、２個のＮＭＯＳトランジスタ５６，６２のゲート−ソース電圧ＶＧＳの差分によって、基板電位ＶＢのレベルが決まる。
【００５３】
図６を参照して、基板電位発生回路４１９〜４２２は、基準電圧ＶＲＥＦを基準として基板電位を生成するように構成された基板電位発生回路であり、電源端子４２と接地電位との間に直列に接続された、抵抗５２（またはダイオード接続されたＰＭＯＳトランジスタ６４）、基準電圧ＶＲＥＦをゲートに受けるＮＭＯＳトランジスタ５６、抵抗５０（またはダイオード接続されたＮＭＯＳトランジスタ４６）を含んで構成される。
【００５４】
このうち、図６（ｉ），（ｊ）に示す基板電位発生回路４１９，４２０においては、ＮＭＯＳトランジスタ５６のゲート−ソース間電圧ＶＧＳと抵抗５０における降下電圧との比によって基板電位ＶＢのレベルが決定される。また、図６（ｋ），（ｌ）に示す基板電位発生回路４２１，４２２においては、ＮＭＯＳトランジスタ５６のゲート−ソース間電圧ＶＧＳとダイオード接続されたＮＭＯＳトランジスタ４６のゲート−ソース間電圧ＶＧＳとの比によって基板電位ＶＢのレベルが決定される。
【００５５】
なお、上記の図４から図６に説明した基板電位発生回路の構成は、いずれも例示であって、必ずしもこれらに限定されるものでない。
【００５６】
以上のように、この発明の実施の形態１によれば、出力トランジスタにデプレッション型ＮＭＯＳトランジスタを用いたレギュレータ回路において、デプレッション型ＮＭＯＳトランジスタの基板に任意の電位を与えることができる。そのため、基板効果がしきい値電圧に及ぼす影響を小さくしてデプレッション型ＮＭＯＳトランジスタの電流供給能力を向上することができる。これにより、外部電源電圧ＶＣＣの低電圧化に対応することができる。また、リテンションモード時には、デプレッション型ＮＭＯＳトランジスタを確実にオフさせことができるため、レギュレータ回路の出力電圧（内部電源電圧）を所望の電圧レベルに維持することが可能となる。
【００５７】
［実施の形態２］
図７は、一般的なレギュレータ回路の構成例を説明する回路図である。
【００５８】
図７を参照して、一般的なレギュレータ回路は、出力トランジスタとしてＰＭＯＳトランジスタ２０２と、ＰＭＯＳトランジスタ２０２のゲートに印加されるゲート電位ＶＧを出力する差動増幅器２０４と、位相補償用コンデンサ２０６とを備えている。位相補償用コンデンサ２０６は、ＰＭＯＳトランジスタ２０２のゲートとドレインとの間に挿入されている。
【００５９】
図７に示した一般的なレギュレータ回路において、差動増幅器２０４の非反転入力端子に低周波の微小振幅信号を入力すると、差動増幅器２０４の出力端子には、入力信号ＩＮと同位相で振幅が増幅された信号が出力される。この信号がゲートに印加されることにより、ＰＭＯＳトランジスタ２０２のドレインには、入力信号と極性が反転した信号ＶＩＮＴが出力される。
【００６０】
そして、入力信号ＩＮの周波数を高くすると、差動増幅器２０４の出力端子に現れる信号は入力信号ＩＮの周波数に追従することができずに位相が遅れ、入力信号ＩＮが低周波の場合に比べて利得が低下する。同様に、出力信号ＶＩＮＴも出力端子からさらに位相が遅れ、入力信号ＩＮが低周波の場合に比べて利得が低下する。入力信号ＩＮの周波数をさらに高くすると、出力信号ＶＩＮＴの位相がさらに遅れ、１８０度遅れたとき、ゲインが１倍であれば（差動増幅器２０４およびＰＭＯＳトランジスタ２０２の総合利得が０ｄＢであれば）、レギュレータ回路が発振する。
【００６１】
差動増幅器２０４およびＰＭＯＳトランジスタ２０２の総合利得が０ｄＢ（利得が１倍）のとき、入力信号ＩＮに対する出力信号ＶＩＮＴの位相が−１８０度よりも遅れていればレギュレータ回路は発振し、−１８０度よりも進んでいればレギュレータ回路は発振しない。なお、総合利得が０ｄＢの時の位相と−１８０度との差は「位相余裕」と称され、一般に、位相余裕が大きいほど発振し難い回路となる。
【００６２】
ここで、位相余裕を大きくするためには、差動増幅器２０４のカットオフ周波数と出力段のカットオフ周波数との差を広げればよいことから、一般的なレギュレータ回路では、差動増幅器２０４のカットオフ周波数を低くして高周波における利得を下げることが行なわれる。具体的には、出力側に容量の大きな位相補償用コンデンサを設けて差動増幅器２０４のカットオフ周波数を低くすることにより、位相余裕を大きくして発振を防止している。
【００６３】
しかしながら、位相補償用コンデンサの容量を大きくすると、大きなレイアウト面積が必要となるため、高集積化が求められる半導体集積回路においてはその実現が困難である。この対策として、図７に示すレギュレータ回路では、位相補償用コンデンサ２０６を、出力トランジスタとしてのＰＭＯＳトランジスタ２０２のゲートとドレインとの間に挿入することにより、ミラー効果を発生させて位相補償用コンデンサ２０６の等価容量を、本来の容量Ｃｃから（１＋Ａ）Ｃｃに増大させている。
【００６４】
具体的には、ＰＭＯＳトランジスタ２０２の利得を−Ａとし、ＰＭＯＳトランジスタ２０２のゲートに入力される信号の振幅をΔＶとしたときに、ＰＭＯＳトランジスタ２０２のドレインに出力される信号の振幅は−ＡΔＶとなる。したがって、位相補償用コンデンサ２０６の両端にかかる電圧が（１＋Ａ）ΔＶとなる。このため、位相補償用コンデンサ２０６に供給された電荷は（１＋Ａ）ＣｃΔＶとなり、位相補償用コンデンサ２０６の等価容量は（１＋Ａ）Ｃｃに等しくなる。
【００６５】
このような構成とすることにより、位相補償用コンデンサの容量を小さくして効果的に位相補償をかけることが可能となるため、半導体集積回路のレイアウト面積の増大を防止することができる。なお、このような位相補償の形式は「ミラー補償」とも称されるとともに、位相補償用コンデンサ２０６の等価容量（１＋Ａ）Ｃｃは「ミラー容量」とも称される。
【００６６】
ここで、このようなミラー補償を、出力トランジスタにデプレッション型ＮＭＯＳトランジスタを用いたレギュレータ回路において実現しようとした場合には、デプレッション型ＮＭＯＳトランジスタで構成されるソースフォロワ回路の利得が最大で「１」でしかないため、ミラー補償が有効でないという問題が生じてしまう。
【００６７】
そのため、本発明の実施の形態２においては、デプレッション型ＮＭＯＳトランジスタを用いたレギュレータ回路においてもミラー補償を有効とするための構成について、図面を参照して説明する。
【００６８】
図８は、この発明の実施の形態２に係るレギュレータ回路１０６の構成例を説明する回路図である。
【００６９】
図８を参照して、レギュレータ回路１０６は、出力トランジスタとしてのデプレッション型ＮＭＯＳトランジスタ２０と、デプレッション型ＮＭＯＳトランジスタ２０のゲートに印加されるゲート電位ＶＧを出力する差動増幅器２２と、基準電圧ＶＲＥＦを差動増幅器２２に供給する基準電圧発生回路２４と、差動増幅器２２の出力端子に接続される位相補償回路７０とを備える。
【００７０】
位相補償回路７０は、デプレッション型ＮＭＯＳトランジスタ２０のゲートに入力端子が接続されたインバータ７２と、インバータ７２の出力端子と入力端子との間に接続された位相補償用コンデンサ７４とを含む。
【００７１】
ここで、インバータ７２が負の利得「−Ａ」を持つとすると、インバータ７２に入力される信号の振幅をΔＶとしたときに、インバータ７２から出力される信号の振幅は−ＡΔＶとなる。したがって、位相補償用コンデンサ７４の両端にかかる電圧が（１＋Ａ）ΔＶとなる。このため、位相補償用コンデンサ７４に供給された電荷は（１＋Ａ）ＣｃΔＶとなり、位相補償用コンデンサ７４の等価容量は（１＋Ａ）Ｃｃに等しくなる。
【００７２】
このように、ソースフォロワ回路を構成するデプレッション型ＮＭＯＳトランジスタ２０のゲートに、インバータ７２および位相補償用コンデンサ７４からなる位相補償回路７０を設けることにより、図７に示した一般的なレギュレータ回路と同様に、小さな容量で効果的に位相補償をかけることが可能となる。
【００７３】
次に、図８における位相補償回路７０の構成例について、図面を参照して説明する。
図９を参照して、同図（ａ）〜（ｆ）には、６種類の位相補償回路７０１〜７０６が例示されている。これらの位相補償回路７０１〜７０６は、ＮＭＯＳトランジスタ８４の利得を利用した位相補償回路７０１〜７０３と、ＰＭＯＳトランジスタ８８の利得を利用した位相補償回路７０４〜７０６とに分類される。
【００７４】
図９（ａ）を参照して、位相補償回路７０１は、電源端子８０と接地電位との間に直列に接続された定電流源８２およびＮＭＯＳトランジスタ８４とを含む。ＮＭＯＳトランジスタ８４のゲートは、図示しない差動増幅器２２の出力端子８６に接続されている。また、ＮＭＯＳトランジスタ８４のゲート−ドレイン間には位相補償用コンデンサ７４が接続されている。これに対して、図９（ｂ），（ｃ）に示す位相補償回路７０２，７０３では、定電流源８２に代えて、ＰＭＯＳトランジスタ８８および抵抗９０がそれぞれ定電流源として機能する。
【００７５】
上述した図９（ａ）〜（ｃ）に示す位相補償回路７０１〜７０３は、インバータ７２（図８）として、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタにより構成されるＣＭＯＳインバータ回路に代えて、ＣＭＯＳインバータ回路のうちのＰＭＯＳトランジスタが定電流源に置き換えられた構成を有している。このような構成としたことにより、ＣＭＯＳインバータ回路によりインバータ７２を構成した場合と比較して、利得が大きくなる入力電圧の範囲を広げることができる。図１０には、ＣＭＯＳインバータ回路の伝達特性（図中の曲線ｋ１に相当）と、一方のトランジスタを定電流源としたインバータの伝達特性（図中の曲線ｋ２に相当）とが併せて示されている。図１０を参照して、ＣＭＯＳインバータ回路では、利得が大きくなる領域が論理しきい値近傍の電圧範囲に限られる。これに対して、一方のトランジスタを定電流源としたインバータでは、利得が低下するものの、利得が大きくなる領域がより広い電圧範囲とすることができる。これにより、より有効に位相補償を働かせることができる。
【００７６】
図９（ｄ）〜（ｆ）に示す位相補償回路７０４〜７０６は、インバータ７２（図８）として、ＣＭＯＳインバータ回路に代えて、ＣＭＯＳインバータ回路のうちのＮＭＯＳトランジスタが定電流源に置き換えられた構成を有している。本構成では、ＰＭＯＳトランジスタ８８のゲートは、図示しない差動増幅器２２の出力端子８６に接続されている。また、ＰＭＯＳトランジスタ８８のゲート−ドレイン間には位相補償用コンデンサ７４が接続されている。これらの位相補償回路７０４〜７０６においても、上述した位相補償回路７０１〜７０３と同様に、ＣＭＯＳインバータ回路を用いて構成と比較して、利得を大きくなる領域を広げることができるため、有効に位相補償を行なうことができる。
【００７７】
（変更例）
図１１は、この発明の実施の形態２の変更例に係るレギュレータ回路１０８の構成例を説明する回路図である。
【００７８】
図１１を参照して、本変更例に係るレギュレータ回路１０８は、図９に示すレギュレータ回路１０６と比較して、位相補償回路７０に代えて、位相補償回路７０Ａを備える点でのみ異なっている。
【００７９】
図１１において、位相補償回路７０Ａは、デプレッション型ＮＭＯＳトランジスタ２０のゲートに入力端子が接続される複数のインバータ７２，７６と、インバータ７２，７６の出力端子と入力端子との間にそれぞれ接続された位相補償用コンデンサ７４，７８とを含む。インバータ７２および位相補償用コンデンサ７４と、インバータ７６および位相補償用コンデンサ７８とは、それぞれ、図９（ａ）〜（ｆ）に示した回路構成のいずれかを有している。
【００８０】
上記の構成において、インバータ７２とインバータ７６とは、論理しきい値が互いに異なっている。図１２に、インバータ７２の伝達特性（図中の曲線ｋ３に相当）と、インバータ７６の伝達特性（図中の曲線ｋ４に相当）とを併せて示す。図１２を参照して、各インバータの利得は、論理しきい値近傍で大きくなるが、その電圧範囲がインバータ７２，７６の間で異なっている。そのため、位相補償回路７０Ａ全体としての総合的な利得は、インバータごとの電圧範囲を重ね合わせた電圧範囲で大きくなる。この結果、利得が大きくなる領域をさらに広げることができるため、有効に位相補償を行なうことができる。
【００８１】
また、図１１の位相補償回路７０Ａにおいて、インバータ７２が利得−Ａ１を持ち、かつ、インバータ７６が利得−Ａ２を持つとすると、位相補償用コンデンサ７４の等価容量は（１＋Ａ１）Ｃｃに等しくなり、位相補償用コンデンサ７８の等価容量は（１＋Ａ２）Ｃｃに等しくなる。位相補償用コンデンサ７４，７８はデプレッション型ＮＭＯＳトランジスタ２０のゲートに対して並列に接続されているため、位相補償回路７０Ａにおけるミラー容量は、位相補償用コンデンサ７４，７８の等価容量の和である（２＋Ａ１＋Ａ２）Ｃｃに等しくなる。したがって、複数の位相補償用コンデンサを用いた構成においても、各コンデンサの容量を小さくすることができるため、半導体集積回路のレイアウト面積の増大を防止することができる。
【００８２】
以上のように、この発明の実施の形態２によれば、出力トランジスタにデプレッション型ＮＭＯＳトランジスタを用いたレギュレータ回路においても、位相補償用コンデンサの容量を小さくして効果的に位相補償をかけることができる。その結果、半導体集積回路のレイアウト面積の増大を防止することができる。
【００８３】
なお、上述した実施の形態２に係るレギュレータ回路１０６，１０８においても、実施の形態１に係るレギュレータ回路１００，１０２，１０４と同様に、電源端子１０とデプレッション型ＮＭＯＳトランジスタ２０のドレインとの間に、遮断トランジスタ（ＰＭＯＳトランジスタ１２）を設ける構成とすることができる。半導体集積回路のスタンバイモード時には、「Ｌ」レベルのパワーダウン制御信号ＰＤによって遮断トランジスタをオフさせることにより、デプレッション型ＮＭＯＳトランジスタ２０をオフさせることができる。
【００８４】
［実施の形態３］
レギュレータ回路においては、通常、電源投入直後の出力電圧ＶＤＤは、接地電位ＶＳＳであり、所望の電圧（基準電圧ＶＲＥＦ）と大きく異なる。そのため、レギュレータ回路は、入力端子から出力端子に大きなエネルギーを伝達しようとするので、大電流を出力トランジスタを介して流そうとする。このような電源投入直後の大電流は、ラッシュカレントとも称される。このラッシュカレントが流れると、出力トランジスタが損傷するおそれがある。
【００８５】
この対策として、たとえば特許文献７（特開２００２−３４３８７４号公報）には、出力トランジスタとしてＰＭＯＳトランジスタを用いたシリーズレギュレータ回路において、電源端子と差動増幅器の出力端子との間に、クランプ回路を接続した構成を開示している。クランプ回路としては、順方向接続のダイオードが使用されている。このような構成において、電源投入直後においては、ＰＭＯＳトランジスタのゲートには、入力電圧（外部電源電圧）ＶＣＣからダイオードのしきい値電圧Ｖｆを差し引いた電圧（ＶＣＣ−Ｖｆ）が印加される。これにより、差動増幅器の出力によらず、ＰＭＯＳトランジスタをオンさせている。
【００８６】
このようなラッシュカレントへの対策については、出力トランジスタとしてデプレッション型ＮＭＯＳトランジスタを用いたレギュレータ回路においても必要とされるが、特許文献７に示されるクランプ回路をそのまま適用することはできない。
【００８７】
なお、デプレッション型ＮＭＯＳトランジスタのゲートと接地電位ＶＳＳとの間に、クランプ回路として、ダイオード接続されたＮＭＯＳトランジスタを多段に接続したダイオード多段接続回路を接続する構成とすることが検討される。内部電源電圧ＶＤＤ＝１．５Ｖの通常動作時に、最大出力電流を駆動できるゲート電圧を確保できるようにクランプ電圧を設定する必要があるが、デプレッション型ＮＭＯＳトランジスタのゲートと接地電位ＶＳＳとの間にクランプ回路を設けると、内部電源電圧ＶＤＤが低いときには通常動作時に比べてゲート電圧が大きくなり、ラッシュカレントも大きくなる。
【００８８】
この発明の実施の形態３では、上記のような構成に代えて、デプレッション型ＮＭＯＳトランジスタのゲート−ソース間にクランプ回路を接続する。これにより、ＶＧ−ＶＤＤ間にクランプ回路を設けると、内部電源電圧ＶＤＤが低いときにおいても通常動作時と同程度のゲート電圧でクランプされ、ラッシュカレントを抑えることができる。
【００８９】
図１３は、この発明の実施の形態３に係るレギュレータ回路１１０の構成例を説明する回路図である。
【００９０】
図１３を参照して、この発明の実施の形態３に係るレギュレータ回路１１０は、出力トランジスタを構成するデプレッション型ＮＭＯＳトランジスタ２０と、デプレッション型ＮＭＯＳトランジスタ２０のゲートに印加されるゲート電位ＶＧを出力する差動増幅器２２と、基準電圧ＶＲＥＦを差動増幅器２２に供給する基準電圧発生回路２４と、遮断トランジスタを構成するＰＭＯＳトランジスタ１２とを備える。
【００９１】
レギュレータ回路１１０は、さらに、デプレッション型ＮＭＯＳトランジスタ２０のゲートとソースとの間に接続されるクランプ回路２８を備える。クランプ回路２８は、ダイオード接続されたＮＭＯＳトランジスタで構成されている。なお、クランプ回路２８に用いるダイオード接続されたＭＯＳトランジスタは、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタのどちらを使用するようにしてもよい。
【００９２】
図１３に示すレギュレータ回路１１０において、電源投入直後には、デプレッション型ＮＭＯＳトランジスタ２０のゲート−ソース間電圧ＶＧＳは、ダイオード接続されたＮＭＯＳトランジスタ２８のしきい値電圧に応じた所定電圧にクランプされる。このとき、デプレッション型ＮＭＯＳトランジスタ２０のゲート−ソース間電圧ＶＧＳは、ゲート−ソース間に接続されたクランプ回路によって直接的にクランプされるため、ゲート−接地電位間にクランプ回路を接続する構成と比較して、より効果的にゲート−ソース間電圧ＶＧＳを制限できる。これにより、この発明の実施の形態３によれば、差動増幅器２２の出力によらず、ラッシュカレントの発生を防止して、デプレッション型ＮＭＯＳトランジスタ２０を安全に動作させることができる。
【００９３】
上述した実施の形態１〜３に係るレギュレータ回路においては、出力トランジスタとしてのデプレッション型ＮＭＯＳトランジスタおよび差動増幅器を備えるレギュレータ回路に対して、遮断トランジスタ、基板電位発生回路、位相補償回路、またはクランプ回路を付加する構成について説明したが、これらの回路のうちの少なくとも２つ以上を組合せてレギュレータ回路に付加する構成とすることも可能である。
【００９４】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００９５】
５  内部電源線、１０，４２，８０  電源端子、１２  遮断トランジスタ、１４  制御端子、２０  出力トランジスタ，デプレッション型ＮＭＯＳトランジスタ、２２，２０４  差動増幅器、２４  基準電圧発生回路、２６，５４  入力端子、２８  クランプ回路，ＮＭＯＳトランジスタ、３０  内部回路、４０  基板電位発生回路、４４，５８，６６，８２  定電流源、４６，５４，５６，６２，８４  ＮＭＯＳトランジスタ、４８，８８，２０２  ＰＭＯＳトランジスタ、５０，５２，８０  抵抗、７０，７０Ａ  位相補償回路、７２，７６  インバータ、７４，７８，２０６  位相補償用コンデンサ、８６  出力端子、１００，１０２，１０４，１０６，１０８，１１０  レギュレータ回路、４０１〜４２２  基板電位発生回路、７０１〜７０６  位相補償回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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