(57)【特許請求の範囲】
【請求項１】
ソース及びドレイン領域(101, 102; 121, 122)を形成するために高ドープされた両端を有し、
前記ソース及びドレイン領域間に、準真性のＰ型領域(105, 125)であって、絶縁されたゲート(107, 127)により囲まれたＰ型領域によって外周のほとんどの部分が囲まれたＮ型領域(104, 124)を備える中心部を有する
半導体ナノロッドにより形成されたメモリセル。
【請求項２】
前記Ｎ型領域(104, 124)のドーピングレベルが１cm3あたり2×1018から2×1019原子までの範囲であり、
前記Ｐ型領域のドーピングレベルが１cm3あたり1014から1016原子までの範囲である
請求項１に記載のメモリセル。
【請求項３】
前記ナノロッドはシリコン・オン・インシュレータ(SOI)層に形成されたシリコン片により形成されている請求項１又は２に記載のメモリセル。
【請求項４】
前記ナノロッドはシリコンナノワイヤ片により形成されている請求項１又は２に記載のメモリセル。
【請求項５】
前記ゲート(107)の長さは、該ゲートが周囲を囲む前記Ｐ型領域(105)の長さより短い請求項１から４のいずれか一つに記載のメモリセル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、１つのトランジスタを有するＲＡＭメモリセルに関する。
【背景技術】
【０００２】
１つのトランジスタを有するメモリセルが既に、本願発明者らによる２０１０年７月４日出願の国際公開第２０１１／１２４８５５号に記載されている。
【０００３】
図１は、国際公開第２０１１／１２４８５５号の図１を転載したものである。メモリセルは、一般にはシリコン板である支持体3に支えられた絶縁層1上に形成されたＭＯＳトランジスタを備える。ＭＯＳトランジスタに占められる領域、すなわちアクティブ領域は、絶縁性外周5によって区切られている。ＭＯＳトランジスタは、バルク領域により分離された高ドープされた第１の伝導型のソース7及びドレイン8領域を備える。ソース及びドレイン領域夫々は、ソース端子Ｓ及びドレイン端子Ｄに接続されたソース金属被覆10及びドレイン金属被覆11に覆われた一片を形成する。トランジスタのバルク領域は、ゲート端子Ｇに接続された絶縁ゲート12に覆われている。バルク領域は幅方向にわたって、ゲート12側の上部バルク領域13及び絶縁層1の近辺の下部バルク領域14に分割されている。上部バルク領域13は、ドレイン／ソースとは逆の伝導型であって好ましくはそのドーピングレベルは1016atoms/cm3未満である。下部バルク領域14は、ドレイン／ソースと同じ伝導型である。下部バルク領域14のドーピングレベルは、好ましくはその厚さに応じて1016から 1018 atoms/cm3までの範囲内で選択され、そのため下部領域14は状態０で電子が完全に枯渇し、状態１で十分な量の利用可能な電子を含有する。ここで状態０及び１は以降で定義される。
【０００４】
国際公開第２０１１／１２４８５５号には、このメモリセルの書き込み及び読み込みモードについても記載されている。
【０００５】
１を書き込むためには、例えば１から３Ｖといった、比較的高い正電圧が最初にトランジスタのドレインに印加され、ゲートが短時間、正電位におかれ、その間ドレインには正電圧が印加される。その結果、上部バルク領域にチャネル領域が形成され（この間、微量の電流が下部バルク領域を流れることがあり得るが、なんら不都合はない）、電子がソースからドレインへと流れる。ドレイン−ソース間の電位差が比較的高く選択された場合、これらの電子は上部バルク領域に、衝突によって電子正孔対を生み出す。生み出された電子は電流に加わり、正孔は上部バルク領域に留まる。ドレインを負電位に切り替えるより前にゲートを負電位に切り替えることにより、ソース−ドレイン間の電流が急に遮断された場合、正孔は上部バルク領域13に留まり続ける。
【０００６】
メモリセルに０を書き込むためには、ゲートは同じく正電圧におかれるが、この場合ドレイン8は、微小な正電圧、０Ｖ、又は場合によっては負電圧に接続される。そして、ソース−ドレイン間の電位差は電子正孔対を生み出すためには不十分であり、上部バルク領域13上のゲートにより作り出される静電バイアスにより、斯かる上部バルク領域に存在する可能性のある正孔はドレイン及び／又はソースに流出させられる。したがって、一の場合（１の書き込み）においては、正孔は上部バルク領域13に保存され、他の場合（０の書き込み）においては、斯かる上部バルク領域には電荷が保存されない。
【０００７】
読み込み時においては、ゲートに負電圧が印加され、ドレインには微小な正電圧が印加される。保持時においては、ゲートに負電圧が印加され、ドレインには０Ｖが印加される。
【０００８】
０が保存されている場合、すなわち上部バルク領域13に電荷が保存されていない場合、同じドレイン及び同じソースを共有する並列に配置されたトランジスタは共にブロックされる。すなわち、ゲートが負電圧であるため、この上部バルク領域に対応するトランジスタに電流が流れず、負のゲート電圧が下部バルク領域を枯渇させ、したがって下部バルク領域にも電流が流れない。ゲートが下部バルク領域までにも十分な影響を及ぼせるように、上部バルク領域は十分薄くなければならないことが記される。それによると、上部バルク領域は、好ましくは10nmに近い薄さを有していることが示される。
【０００９】
しかし、１が書き込まれていた場合、すなわち上部バルク領域13に正電荷が保存されている場合、ゲートが負電圧であり上部バルク領域には電気的チャネル領域が形成されないために上部バルク領域に対応するトランジスタに電流が流れない。しかし、上部バルク領域に保存された正電荷が負のゲート電位を遮蔽し、ソース及びドレインとして領域7及び8を、バルクとして枯渇していない下部バルク領域14を有するトランジスタを電子流が流れる。
【００１０】
したがって、読み込み時に電流が流れているか又は流れていないかということによって、状態１は状態０と区別して認識され得る。
【００１１】
尚、読み込み時において、微弱な正電位のみがドレインに印加されるという事実のために、下部バルク領域14には読み込み時には衝突によって電荷が生成されることはない。
【００１２】
本願の図２は、国際公開第２０１１／１２４８５５号の図７を転載したものである。図２は、図１の構造の変形であるFINFETの実施の形態を非常に模式的に示している。トランジスタのバルクは、２つの領域に分割される代わりに、左側のＰ型領域41、中央のＮ型領域43、及び右側のＰ型領域45の３つの領域に分割されている。絶縁ゲート46は左側領域41の前部に配置され、絶縁ゲート47は右側領域45の前部に配置される。このようにして、２ビットのメモリセル、すなわち４状態のメモリセルが得られる。左側ゲートは左側バルク領域41に電荷を保存するか、又はしないようにできる。右側ゲートは右側バルク領域45に電荷を保存するか、又はしないようにできる。第１状態(11)は、電荷が左側及び右側に保存されているときに得られ、第２状態(00)は、左側及び右側のどちらにも電荷が保存されていないときに得られ、第３状態(10)は、電荷が左側に保存され右側には保存されていないときに得られ、第４状態(01)は、電荷が右側に保存され左側には保存されていないときに得られる。状態(01)と(10)とは様々な方法で区別され得る。特に、左側と右側のゲートが異なる場合(異なる仕事関数又は異なる絶縁体の厚さ)及び／又は印加された電圧が異なる場合、可変量の電荷が左側バルク領域及び右側バルク領域に、１を書き込む毎に保存される。したがって、中央のバルク領域における４つのとり得る電流値は十分に区別され得る。
【００１３】
図２に示される実施の形態においては、２つのゲートは異なっており、メモリセルの異なる状態を決定するために独立して制御される。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】国際公開第２０１１／１２４８５５号
【発明の概要】
【発明が解決しようとする課題】
【００１５】
本発明の実施の形態の目的は、１つのトランジスタを有するメモリセル構造であって、国際公開第２０１１／１２４８５５号に記載の構造よりも高感度である、つまり、特に、より低い電圧で制御可能であり保持モードを維持されることができるものを提供することにある。
【００１６】
本発明の実施の形態の目的は、状態１における読み込み電流と状態０における読み込み電流の比率が先行技術に係る装置よりも非常に大きいメモリセルを提供することにある。
【００１７】
本発明の実施の形態の目的は、先行装置と比べて非常に小型化されることができ、特にゲートの長さがより短くなり得るメモリセルを提供することにある。
【００１８】
本発明の実施の形態の目的は、ゲート長が22nm以下の最先端のFinFETトランジスタ及びナノワイヤトランジスタ技術と互換性のある製造方法により製造されることが可能なメモリセルを提供することにある。
【課題を解決するための手段】
【００１９】
したがって、本発明の実施の形態は、ソース及びドレイン領域を形成するために高ドープされた両端を有し、前記ソース及びドレイン領域間に、準真性のＰ型領域であって、絶縁されたゲートにより囲まれたＰ型領域によって外周のほとんどの部分が囲まれたＮ型領域を備える中心部を有する半導体ナノロッドにより形成されたメモリセルを提供する。
【００２０】
本発明の実施の形態によると、前記Ｎ型領域のドーピングレベルが１cm3あたり2×1018から2×1019原子までの範囲であり、前記Ｐ型領域のドーピングレベルが１cm3あたり1014から1016原子までの範囲である。
【００２１】
本発明の実施の形態によると、前記ナノロッドはシリコン・オン・インシュレータ(SOI)層に形成されたシリコン片により形成されている。
【００２２】
本発明の実施の形態によると、前記ナノロッドはシリコンナノワイヤ片により形成されている。
【００２３】
本発明の実施の形態によると、前記ゲートの長さは、該ゲートが周囲を囲む前記Ｐ型領域の長さより短い。
【００２４】
上記及びその他の特徴及び利点は、添付の図面と関連付けられた特定の実施の形態に対する非限定的な記述により詳細に説明される。
【図面の簡単な説明】
【００２５】
【図１】前述のように、国際公開第２０１１／１２４８５５号の図１に一致する図である。
【図２】前述のように、国際公開第２０１１／１２４８５５号の図７に一致する図である。
【図３Ａ】１つのトランジスタを有するメモリセルの実施の形態の長手方向の断面図である。
【図３Ｂ】図３Ａの実施の形態のメモリセルを、図３ＡのＢＢ平面に沿って切断した断面図である。
【図４Ａ】１つのトランジスタを有するメモリセルの実施の形態の斜視図である。
【図４Ｂ】図４Ａの実施の形態のメモリセルを、図４ＡのＢＢ平面に沿って切断した拡大断面図である。
【００２６】
マイクロ及びナノ部品の図示における慣例として、各図面の縮尺率は一定ではない。
【発明を実施するための形態】
【００２７】
図３Ａ及び３Ｂは夫々、１トランジスタを有するメモリセルの実施の形態の長手方向に沿った断面図、及び図３ＡのＢＢ平面に沿って切断した断面図である。図３Ａ及び３Ｂに示されたメモリセルは、中心部のＮ型領域104及び周囲を囲うＰ型領域105を備えた中間領域により分けられた、ソース領域101及びドレイン領域102を備える。Ｐ型部はそれ自体が、絶縁層108によってこのＰ型領域から絶縁されたゲート導体107により囲まれている。図３Ｂに示された実施の形態は、半導体層の切り欠き部104により形成されたFINFET型の実施の形態であり、半導体層自体は絶縁層111によりコーティングされた半導体基板110上に堆積される。
【００２８】
この構造は、最初に、Ｎ型ドープされた中央部104を有するナノロッドを（図３Ｂの断面に垂直な断面に）形成することによって簡単に製造されることがあることが理解されるべきである。ここで、ナノロッドの両端は、ソース領域101及びドレイン領域102を形成するために高ドープされたＮ型（Ｎ+）を有する。Ｐ型層105は、エピタキシャル成長により形成され中央部104の三方を覆う。そして、絶縁層108は、例えば熱酸化又は堆積により形成される。最後に、ゲート107を形成する導電層が絶縁層の上に堆積される。
【００２９】
このメモリセルはバンド間トンネリング、又は衝突電離によってプログラミングされることがある。
【００３０】
ソースからドレインまでの寸法（図３Ａにおける水平方向）は「長さ」と呼ばれ、直交する寸法（図３Ａにおける垂直方向及び図３Ｂにおける水平方向）は「幅」又は厚さと呼ばれ、図３Ｂの垂直方向の寸法は「高さ」と呼ばれる。そして、図３Ａ及び３Ｂの装置は、一例として、次の寸法を持つ。
ドレインとソース間の長さ（チャネル長）：22nm
Ｎ型領域104の幅：20nm
Ｐ型領域105の厚さ：4nm
ゲート酸化膜の厚さ：2nm
合計幅（ゲートを含む）：32nm
【００３１】
上記の例は、チャネル長が22nmの技術環境におけるものであるが、チャネル長14nmそして更に11nmまで想定された将来の技術状況においても適用されうる。実際、本明細書に記載のメモリセルの利点は、ゲートが取り囲む構成が与えられた場合、ゲートが単にチャネル領域の上部に配置された装置に対して効率的であるゲート長よりも極めて短いゲート長に対しても効率的に保たれる点である。
【００３２】
好ましい実施の形態によると、中間領域のＮ型の中央部は比較的高ドープされ、そのドーピングレベルは2×1018から2×1019 atoms/cm3までの範囲にあり、Ｐ型外周部は、Ｐ型のドーピングレベルが1014から1016 atoms/cm3までの範囲にある準真性領域である。
【００３３】
更に、ドレイン及びゲートに印加される電圧（ソースが接地されている）は次の通りであってもよい。
【００３４】
【表１】
0006023206.tif 000002
【００３５】
１を書き込むためには、ゲート及びドレイン電圧は準同時的パルスの形で印加され、バンド間トンネリングによりプログラムを行う場合においてはドレインに印加されるパルスの持続時間はゲートに印加されるパルスの持続時間より極めて短く、衝突電離によりプログラミングを行う場合にはその逆となる。
【００３６】
図４Ａは、他の実施の形態の斜視図であり、図４Ｂは、図４ＡにおけるＢＢ平面に沿って切断した拡大断面図である。この構造は、半導体ナノワイヤから形成される。中央部は、例えばエピタキシャル成長によって形成されたＰ型領域125によって囲まれたＮ型領域124を備え、その集合体は、絶縁層128によってＰ型領域125から絶縁された導電層127により囲まれている。両端部121及び122は高ドープされたＮ型（Ｎ+）である。
【００３７】
本明細書に記載のメモリセルの利点は、状態１が安定であることである。ただし、状態０の保持にはリフレッシュが必要である。しかし、保持時間は100 msより長い。尚、この保持時間は、図３Ａに示されるように、ゲート長が、ゲートが取り囲むＮ型領域の長さより短い場合には改善される。
【００３８】
本明細書に記載のメモリセルの利点は、プログラミング、データ保持、及び読み込みが特に低い電圧で確保されることである。
【００３９】
以上、本発明の特定の実施の形態が開示された。各種の変形及び修正が当業者によって想定され得る。例えば、特には、酸化シリコン、窒化シリコン、又は誘電率の高い材料といった各種材料が、ゲート絶縁膜を形成するために選定され得る。
【００４０】
更に、シリコン・オン・インシュレータ(Silicon-on-Insulator, SOI)技術を適用した発明の実施の形態を以上に詳細に記載した。ここで、シリコンナノロッドは絶縁層111をコーティングした薄いシリコン層に形成される。別の実施の形態によれば、このシリコンナノロッドは、シリコン基板（固体基板）上にエピタキシャル成長させられたシリコン層において形状が定められることがある。本明細書に記載された実施の形態の技術環境においては、この基板はＰ型基板であり、エピタキシャル層はＮ型層である。固体基板上に形成される実施の形態の場合においては、０の読み込み時の電流が厳密に０でないことはあり得るが、どのような場合であれ、１の読み込み時の電流と比較すれば無視できる値である。
【図１】
0006023206.tif 000003
【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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