(57)【特許請求の範囲】
【請求項１】
メモリセルのセンス増幅器であって、
センス電圧を生成するよう構成されるセンス電圧生成回路と、
前記メモリセルのビット線のビット線電圧を前記センス電圧と比較し、前記メモリセルの内容を示すデジタル出力信号を出力するよう構成されるセンシング回路と、を備え、
センスフェーズ中、前記センシング回路は、プリチャージフェーズ中に前記ビット線のビット線キャパシタンスを充電する電圧電源から分断され、前記ビット線キャパシタンスに結合され、前記ビット線キャパシタンスによって前記ビット線電圧が前記センシング回路に供給され、
前記センシング回路は、
前記ビット線と前記センシング回路の出力との間に結合される電圧検出器と、
前記センシング回路の出力と電圧源との間に結合される電流源と、を備える、
センス増幅器。
【請求項２】
請求項１に記載の前記センス増幅器に結合される前記メモリセルを備えるメモリアレイ。
【請求項３】
前記電圧電源と前記ビット線との間に結合されるスイッチをさらに備え、前記プリチャージフェーズ中に前記スイッチは閉じられ、前記センスフェーズ中に前記スイッチは開けられる、請求項２に記載のメモリアレイ。
【請求項４】
前記センス電圧生成回路は、前記プリチャージフェーズ中には前記電圧電源に左右され、前記センスフェーズ中には前記電圧電源から独立する前記センス電圧を生成するようさらに構成される、請求項１に記載のセンス増幅器。
【請求項５】
メモリセルのセンス増幅器であって、
プリチャージフェーズ中に前記メモリセルのビット線のビット線キャパシタンスを充電し、センスフェーズ中に電圧電源から独立する、前記電圧電源に左右されるセンス電圧を生成するよう構成されるセンス電圧生成回路と、
前記ビット線のビット線電圧を前記センス電圧と比較し、前記メモリセルの内容を示すデジタル出力信号を出力するよう構成されるセンシング回路と、を備え、
前記センシング回路は、
前記ビット線と前記センシング回路の出力との間に結合される電圧検出器と、
前記センシング回路の出力と電圧源との間に結合される電流源と、を備える、
センス増幅器。
【請求項６】
前記電圧検出器はｐチャネル酸化金属半導体電界効果トランジスタ（ＰＭＯＳ）であり、前記電流源はｎチャネル酸化金属半導体電界効果トランジスタ（ＮＭＯＳ）である、請求項５に記載のセンス増幅器。
【請求項７】
前記センスフェーズ中、
前記電圧検出器は、前記ビット線電圧が前記センス電圧よりも大きい場合、前記ビット線キャパシタンスに蓄えられた電荷を前記センシング回路の前記出力に対して放電するよう構成され、
前記電流源は、前記ビット線電圧が前記センス電圧よりも小さい場合、前記センシング回路の前記出力を前記電圧源に対して放電するよう構成される、
請求項５に記載のセンス増幅器。
【請求項８】
前記センス電圧生成回路は、
前記ビット線と前記ＰＭＯＳのソースとの間に結合される第１のスイッチと、
前記電圧電源と前記ＰＭＯＳのソースとの間に結合される第２のスイッチと、
前記ＰＭＯＳのゲートと前記ＰＭＯＳのドレインとの間に結合される第３のスイッチと、を備える、請求項６に記載のセンス増幅器。
【請求項９】
前記プリチャージフェーズ中、前記センス電圧が前記電圧電源に左右されるように、前記第１のスイッチは開けられるよう構成され、前記第２および第３のスイッチは閉じられるよう構成される、請求項８に記載のセンス増幅器。
【請求項１０】
前記センスフェーズ中、前記センス電圧が前記電圧電源から独立するように、前記第１のスイッチは閉じられるよう構成され、前記第２および第３のスイッチは開けられるよう構成される、請求項８に記載のセンス増幅器。
【請求項１１】
前記センス電圧生成回路は、
前記電圧電源と前記第２のスイッチとの間に結合されるセンス抵抗と、
前記ＰＭＯＳの前記ゲートと安定した電圧源との間に結合され、前記センスフェーズ中に電圧を前記ＰＭＯＳの前記ゲートに印加するよう構成されるサンプルキャパシタと、をさらに備える、請求項８に記載のセンス増幅器。
【請求項１２】
請求項５に記載の前記センス増幅器に結合される前記メモリセルを備えるメモリアレイ。
【請求項１３】
前記電圧電源と前記ビット線との間に結合されるスイッチをさらに備え、前記プリチャージフェーズ中に前記スイッチは閉じられ、前記センスフェーズ中に前記スイッチは開けられる、請求項１２に記載のメモリアレイ。
【請求項１４】
メモリセルを読み出すセンス増幅器の方法であって、
プリチャージフェーズ中に、電圧電源によって前記メモリセルのビット線のビット線キャパシタンスを充電することと、
センスフェーズ中に、センシング回路を前記電圧電源から分断することと、
前記センシング回路によって、前記ビット線のビット線電圧をセンス電圧と比較することと、
前記センシング回路の出力において、前記メモリセルの内容を示すデジタル出力信号を出力することと、
前記センスフェーズ中に、
前記ビット線に結合され、前記ビット線電圧が前記センス電圧よりも大きい場合、前記ビット線キャパシタンスから、電圧検出器によって、前記センシング回路の出力を充電することと、
前記ビット線電圧が前記センス電圧よりも小さい場合、電流源によって、前記センシング回路の前記出力を電圧源に対して放電することと、を含む、
方法。
【請求項１５】
センス電圧生成回路によって、前記センス電圧を生成することをさらに含み、前記センス電圧は、前記プリチャージフェーズ中には前記電圧電源に左右され、前記センスフェーズ中には前記電圧電源から独立する、請求項１４に記載の方法。
【発明の詳細な説明】
【背景技術】
【０００１】
センス増幅器は、メモリアレイのメモリセルからデータを読み出す回路である。センス増幅器は、ビット線からメモリセルに格納されたデータビット（「１」または「０」）を表す低電圧信号を感知し、デジタル後処理のために低電圧信号をフルＣＭＯＳレベルの電圧信号まで増幅する。
【０００２】
センス増幅器による読出し動作は、メモリアドレスの変更またはある特定の目的のための読出し開始によって作動され、２つのフェーズ、プリチャージフェーズとセンスフェーズとを有している。プリチャージフェーズ中、ビット線のキャパシタンスは、プリチャージ電位ＶＤＤｐｒｅまで充電される。後続のセンスフェーズでは、ビット線は電圧源ＶＳＳ（例えば、グラウンド）に向かうメモリセル電流によって放電される。センス増幅器は、センス電圧（すなわち、基準電圧）とビット線上の電圧を比較する電圧比較器として作用する。低抵抗のセルにアクセスする場合（データビット「０」）、ビット線は、高抵抗セル（データビット「１」）に対応するビット線の放電と比較して、より早く放電される。センス増幅器のデジタル出力信号は、ビット線電圧がセンス電圧よりも低くなる場合、論理「０」に変化する。
【０００３】
センス増幅器の電力消費は、超低電力用途の目標を達成するために、可能な限り低くあるべきである。従来のアプローチによる、この目標からそれたセンス増幅器の特徴が存在している。
【０００４】
例えば、センス増幅器は大域電圧電源から継続的にバイアスがかけられており、それによって、静的および動的電力を消費している。さらに、センス増幅器はセンスフェーズ中に電圧電源ＶＤＤによってバイアスがかけられる可能性がある。また、ビット線は通常、規定された電源ＶＤＤｐｒｅからプリチャージされ、それによって、追加の回路および電流を必要とする。
【０００５】
またさらに、良好な電源電圧変動除去比は通常、ビット線電圧またはセンス増幅器自体の電圧調整を必要とし、電力消費をさらに増加している。加えて、最大ビット線電圧は、電圧調整が必要とする電圧ヘッドルームによって制限される。
【図面の簡単な説明】
【０００６】
【図１Ａ】例示的な実施形態によるセンス増幅器に結合されるメモリアレイの回路図を示す。
【図１Ｂ】図１Ａの回路のタイミング図を示す。
【図２Ａ】別の例示的な実施形態によるセンス増幅器に結合されるメモリアレイの回路図を示す。
【図２Ｂ】図２Ａ、２Ｃ、および２Ｄの回路のタイミング図を示す。
【図２Ｃ−Ｄ】別の例示的な実施形態によるセンス増幅器に結合されるメモリアレイの回路図を示す。
【図３】例示的な実施形態による方法のフローチャートを示す。
【発明を実施するための形態】
【０００７】
本開示は、メモリセルのセンス増幅器であって、センス電圧を生成するよう構成されるセンス電圧生成回路と、メモリセルのビット線電圧をセンス電圧と比較し、メモリセルの内容を示すデジタル出力信号を出力するよう構成されるセンシング回路とを備え、センスフェーズ中、センシング回路が、プリチャージフェーズ中にビット線キャパシタンスを充電する電圧電源から分断され、ビット線キャパシタンスに結合され、ビット線キャパシタンスによって印加される、センス増幅器に向けられる。センス電圧生成回路はさらに、プリチャージフェーズ中には電圧電源に左右され、センスフェーズ中には電圧電源から独立するセンス電圧を生成するよう構成される。かかるセンス増幅器は、従来のアプローチと比較して、低い電力消費と良好な電源電圧変動除去比とを有している点で有利である。
【０００８】
図１Ａは、例示的な実施形態によるセンス増幅器１２０Ａに結合されるメモリアレイ１１０の回路図１００Ａを示している。図１Ｂは、図１Ａの回路のタイミング図１００Ｂを示している。
【０００９】
メモリアレイ１１０は、ビット線において代表するメモリセルと、電圧源ＶＤＤとビット線との間に結合されるスイッチＳ１とを備えている。ビット線は、ＣＢＬとして表されるキャパシタンスと、ＩＣＥＬＬとして表される電流とを有している。
【００１０】
センス増幅器１２０Ａは、センシング回路１２２Ａを、簡略化のために図示しない他の構成要素と共に備えている。センシング回路１２２Ａは、２つのトランジスタ、ｐチャネル酸化金属半導体電界効果トランジスタ（ＰＭＯＳ）Ｐ１およびｎチャネル酸化金属半導体電界効果トランジスタ（ＮＭＯＳ）Ｎ１に基づいている。ＰＭＯＳ  Ｐ１は、ビット線とデジタル出力ＤＯとの間に結合され、電圧検出器として機能する。ＮＭＯＳ  Ｎ１は、デジタル出力ＤＯと電圧源ＶＳＳ（例えば、グラウンド）との間に結合され、バイアス電流ＩＢＩＡＳを生成する電流源として機能する。
【００１１】
センス増幅器１２０Ａによる読出し動作は、メモリアドレスの変更によって作動され、２つのフェーズ、プリチャージフェーズと後続のセンスフェーズとを有している。図１Ｂは、タイミング図の最上列にこのメモリアドレス変更を示し、第２列にプリチャージフェーズを示している。
【００１２】
プリチャージフェーズ中、図１Ｂの第３列に示すように、スイッチＳ１が導通して、ビット線を直接充電し、電位ＶＤＤを供給する。従来のアプローチの予め規定されたビット線電圧ＶＤＤｐｒｅは省略され、それによって、電力を節約し、ビット線調整のための追加の回路または電流を何も必要としない。
【００１３】
後続のセンスフェーズ中、センシング回路１２２Ａは、開いたスイッチＳ１によって電圧電源ＶＤＤから分断され、従来のアプローチにおけるような大域電源からではなく、ビット線電圧ＶＢＬから直接供給されるようビット線に結合されたままである。言い換えれば、センス増幅器１２０Ａはビット線電荷をそのセンス動作に再利用する。センシング回路１２２Ａは、メモリセルのビット線電圧ＶＢＬをセンス電圧ＶＳＥＮＳＥと比較し、図１Ｂの第３および第４列に示すように、デジタル出力ＤＯにおいてメモリセルの内容を示すデジタル出力信号を出力する。センス電圧ＶＳＥＮＳＥは、ゲート電圧とトランジスタＰ１の閾値電圧の絶対値との和（ＶＳＥＮＳＥ＝ＶＰＧＡＴＥ＋│ＶＴＨＰ１│）である。
【００１４】
より詳細には、センスフェーズ中、プリチャージされたビット線のキャパシタンスＣＢＬは、セル電流ＩＣＥＬＬによって放電される。また、電流は、ＰＭＯＳ  Ｐ１およびＮＭＯＳ  Ｎ１を介して放電し、メモリセルの内容を示すデジタル出力信号ＤＯを決定する。ＰＭＯＳ  Ｐ１は、ビット線電圧ＶＢＬがセンス電圧ＶＳＥＮＳＥよりも大きい間はビット線キャパシタンスＣＢＬからデジタル出力ＤＯへ充電し、ＮＭＯＳ  Ｎ１は、ビット線電圧ＶＢＬがセンス電圧ＶＳＥＮＳＥよりも小さくなれば、デジタル出力ＤＯを電圧源ＶＳＳに対して放電する。言い換えれば、ビット線電圧ＶＢＬがセンス電圧ＶＳＥＮＳＥに到達した場合、ゲート電圧ＶＰＧＡＴＥとビット線電圧ＶＢＬとの間の差はＰＭＯＳ閾値電圧ＶＴＨＰ１よりも小さくなり、ＰＭＯＳ  Ｐ１はオフにされる。ＰＭＯＳ  Ｐ１がオフであり、ＮＭＯＳ  Ｎ１を流れる電流がまだ存在している場合、デジタル出力ＤＯは、バイアス電流ＩＢＩＡＳによりＶＳＳ（例えば、グラウンド）に対して放電される。デジタル出力ＤＯの放電速度は、デジタル出力ＤＯが小さな寄生容量しか持っていないため、ビット線キャパシタＣＢＬの放電速度と比べて早く、これは、ビット線電圧ＶＢＬがセンス電圧ＶＳＥＮＳＥと交差する場合にデジタル出力ＤＯにおけるデジタル出力信号の急激な低下によって表される。ビット線電圧ＶＢＬがセンス電圧ＶＳＥＮＳＥよりも大きいままであれば、メモリセルは書き込まれる（論理「１」）と考えられる。一方で、メモリセルのビット線電圧ＶＢＬがセンス電圧ＶＳＥＮＳＥよりも小さくなれば、メモリセルは消去される（論理「０」）と考えられる。
【００１５】
従って、従来のアプローチと同様に、ビット線キャパシタンスＣＢＬは、プリチャージフェーズ中に電圧電源ＶＤＤに充電され（すなわち、スイッチＳ１が導通し）、後続のセンスフェーズにおいて放電される（すなわち、Ｓ１が非導通となる）。しかし、センスフェーズ中、センシング回路１２０Ａは、電圧電源ＶＤＤから分断され、ビット線電圧ＶＢＬに結合され、それによって印加される。プリチャージフェーズが完了した後のセンス増幅器１２０Ａの電力消費は、電圧電源ＶＤＤから電圧源ＶＳＳまでの電流路が存在しないため、ゼロになる。
【００１６】
メモリアレイ１１０は簡略化のために単一のメモリセルを示している。メモリアレイ１１０が意図する目的に適したいくつものメモリセルを含んでもよいことは、周知である。また、電圧センス増幅器１２０Ａはこの単一のメモリセルを読み出すよう結合されるものとして示されている。メモリアレイの種類によって、１つの電圧センス増幅器１２０Ａが、意図する目的に適するようないくつものメモリセルを読み出すようマルチプレクサ回路を介して結合されてもよい。
【００１７】
また、メモリアレイはいずれの公知の揮発性または不揮発性のメモリであってもよい。メモリアレイの種類の例は、ＲＯＭ、ＰＣＲＡＭ（相変化ＲＡＭ）、ＣＢＲＡＭ（導電性ブリッジ）、ＭＲＡＭ（磁気抵抗メモリ）等を含むが、これらに限定されない。
【００１８】
図２Ａ、２Ｃ、および２Ｄは、例示的な実施形態による、局部センス電圧ＶＳＥＮＳＥを生成するセンス電圧生成回路２２４を有するセンス増幅器２２０に結合されるメモリアレイ１１０の回路図を示している。より詳細には、図２Ａは通常のセンス電圧生成回路２２４Ａを示し、図２Ｃはプリチャージフェーズ中のセンス電圧生成回路２２４Ｃを示し、図２Ｄはセンスフェーズ中のセンス電圧生成回路２２４Ｄを示している。図２Ｂは、図２Ａ、２Ｃ、および２Ｄのセンス増幅器２２０のタイミング図２００Ｂを示している。
【００１９】
最初に図２Ａを参照すると、センス増幅器２２０Ａに結合されるメモリアレイ１１０の回路図２００Ａが示されている。
【００２０】
メモリアレイ１１０は図１Ａに示すメモリアレイと同一であり、簡潔のために、その説明はここで繰り返さない。
【００２１】
センス増幅器２２０Ａはセンシング回路２２２Ａとセンス電圧生成回路２２４Ａとを備えている。センシング回路２２２Ａは図１Ａに関して上で説明されており、簡潔のために、その説明はここで繰り返さない。
【００２２】
センス電圧生成回路２２４Ａは、メモリアレイのすべてのセンス増幅器のためのＰＭＯＳゲート電圧ＶＰＧＡＴＥを生成する、従来アプローチの大域センス電圧生成回路に代わる局部回路である。本開示の局部センス電圧生成回路２２４Ａは、３つの追加スイッチＳ２〜Ｓ４、サンプルキャパシタンスＣＳＡＭＰＬＥ、およびセンス抵抗ＲＳＥＮＳＥによって実現される。スイッチにより、図２Ｃおよび２Ｄに関してそれぞれ以下でより詳細に説明するように、センス電圧ＶＳＥＮＳＥがプリチャージフェーズ中では電圧電源ＶＤＤに左右され、センスフェーズ中では電圧電源ＶＤＤから独立することが可能となる。
【００２３】
より詳細には、スイッチＳ２はビット線とＰＭＯＳ  Ｐ１のソースとの間に結合されている。スイッチＳ３は電圧電源ＶＤＤとＰＭＯＳ  Ｐ１のソースとの間に結合されている。スイッチＳ４はＰＭＯＳ  Ｐ１のゲートとＰＭＯＳ  Ｐ１のドレインとの間に結合されている。センス抵抗ＲＳＥＮＳＥは電圧電源ＶＤＤとスイッチＳ３との間に結合されている。サンプルキャパシタＣＳＡＭＰＬＥは、ＰＭＯＳ  Ｐ１のゲートと安定した電圧源（例えば、電圧源ＶＳＳ）との間に結合され、センスフェーズ中、ＶＰＧＡＴＥを安定させるために電圧をＶＰＧＡＴＥに印加するよう構成されている。
【００２４】
図２Ｃは、そのプリチャージフェーズの状態を示す図２Ａの回路図である。説明するように、プリチャージフェーズ中、センス電圧生成回路２２４Ｃは、センス電圧ＶＳＥＮＳＥが電圧電源ＶＤＤに左右されるように構成される。
【００２５】
プリチャージフェーズ中、スイッチＳ２は開かれるよう構成され、スイッチＳ３およびＳ４は閉じられるよう構成される。センシング回路２２２Ｃは電圧電源ＶＤＤに結合され、従って、センス電圧ＶＳＥＮＳＥは電圧電源ＶＤＤに左右される。
【００２６】
局部センス電圧生成回路２２４Ｃは、プリチャージフェーズ中の局部電圧電源ＶＤＤの「バンプ」（すなわち、電圧電源ＶＤＤにおける急激な増加または低下）が、電圧電源ＶＤＤに左右されるセンス電圧ＶＳＥＮＳＥのために、センスフェーズ中のセンシング動作を阻害しないという点で、従来アプローチの大域センス電圧生成回路よりも有利である。局部センス電圧生成回路２２４Ｃの利点は、従来アプローチの大域センス電圧生成回路の説明により最良に明らかとなる。
【００２７】
従来アプローチの大域センス電圧生成回路はＶＤＤに左右されるセンス電圧ＶＳＥＮＳＥがない。例えば、センシング動作の中断は、プリチャージフェーズ中に、電圧電源ＶＤＤの急激な変化（例えば、低下）があった場合、起こる可能性がある。より詳細には、ゲート電圧ＶＰＧＡＴＥが固定され、そのため、ゲート電圧ＶＧＡＴＥに左右されるセンス電圧ＶＳＥＮＳＥ（ＶＳＥＮＳＥ＝ＶＰＧＡＴＥ＋│ＶＴＨＰ１│）も固定される。一方で、電圧電源ＶＤＤは、ノイズおよびシステム全体の挙動のために増加および低下する可能性がある。プリチャージフェーズ中にビット線キャパシタンスＣＢＬを充電する電圧電源ＶＤＤにおける急激な低下は、結果としてプリチャージされたビット線電圧ＶＢＬの低下を招く。ところが、センス電圧ＶＳＥＮＳＥは固定されている。センスフェーズの開始時、低下したビット線電圧ＶＢＬは従って、既にセンス電圧ＶＳＥＮＳＥ未満である。そのため、ビット線電圧ＶＢＬがビット線の放電中にさらに低下する場合、センス電圧ＶＳＥＮＳＥよりも大きい電圧からセンス電圧ＶＳＥＮＳＥよりも小さい電圧までに、消去されたセル（論理「０」）を示す、ビット線電圧ＶＢＬが交差できる点はまったく無い。この状況において、メモリセルを読み出して論理「０」と「１」との間を検知することは不可能であるため、実際のセンスフェーズはない。
【００２８】
本開示のセンス電圧生成回路２２４Ｃは、センス電圧ＶＳＥＮＳＥが、いずれのＶＤＤバンプも考慮することによって電圧電源ＶＤＤの変動に対応しているため、大域アプローチの欠点を被らない。電圧電源が急激に低下すると、センス電圧ＶＳＥＮＳＥも、電圧電源ＶＤＤがセンス電圧ＶＳＥＮＳＥよりも小さくならないように、ＰＭＯＳ  Ｐ１を電圧電源ＶＤＤと結合するよう閉じられるスイッチＳ３のために、同様の量まで低下する。
【００２９】
また、本開示の局部センス電圧生成により、製造時の相違によるＰＭＯＳ  Ｐ１のトランジスタ不一致がセンス増幅器間で相殺される。より詳細には、プリチャージフェーズ中、ＰＭＯＳ  Ｐ１は、略センス電圧−ＰＭＯＳ  Ｐ１の閾値電圧（ＶＰＧＡＴＥ＝ＶＳＥＮＳＥ−｜ＶＴＨＰ１｜）となるようそのゲート電位ＶＰＧＡＴＥを調整するダイオード接続状態にある。センス電圧ＶＳＥＮＳＥは、ＶＳＥＮＳＥ＝ＶＩＮ＝ＶＤＤ−ＲＳＥＮＳＥ＊ＩＢＩＡＳによって局部電圧電源ＶＤＤに関連する。ＶＰＧＡＴＥ変動は、それ自体のゲート電圧ＶＰＧＡＴＥを設定し、この同じゲート電圧ＶＰＧＡＴＥをセンシングフェーズ中に使用するＰＭＯＳ  Ｐ１によって回避される。
【００３０】
図２Ｄは、そのセンスフェーズの状態を示す図２Ａの回路図である。説明するように、センスフェーズ中、センス電圧生成回路２２４Ａは、センス電圧ＶＳＥＮＳＥが電圧電源ＶＤＤに左右されるプリチャージフェーズ中とは対照的に、センス電圧ＶＳＥＮＳＥが電圧電源ＶＤＤから独立するように構成される。
【００３１】
センスフェーズ中、スイッチＳ２は閉じられるよう構成され、スイッチＳ３およびＳ４は開かれるよう構成される。センシング回路２２２Ｃは電圧電源ＶＤＤに結合されず、従って、センス電圧ＶｓｅｎｓｅはＶＤＤから独立している。
【００３２】
また、このセンスフェーズ中、キャパシタンスＣＢＬを有するビット線は、セル電流ＩＣＥＬＬ＋トランジスタＮ１を流れる電流（例えば、バイアス電流ＩＢＩＡＳ）で放電される。Ｃｓａｍｐｌｅにおいてサンプリングされた電圧はＰＭＯＳ  Ｐ１のゲートに印加される。ＲＳＥＮＳＥを流れる電流はない。
【００３３】
局部センス電圧生成回路２２４Ｄは、局部電圧電源ＶＤＤのバンプが、電圧電源ＶＤＤから独立したセンス電圧ＶＳＥＮＳＥのために、センシング動作を阻害しないという点で、従来アプローチの大域センス電圧生成回路よりも有利である。センスフェーズ中にセンス電圧ＶＳＥＮＳＥがプリチャージフェーズ中のように電圧電源ＶＤＤに左右されるままであると、例えば、電圧電源ＶＤＤにおける急激な増加が、必然的にセンス電圧ＶＳＥＮＳＥの増加を招いてしまう。ビット線電圧ＶＢＬは、開いたスイッチＳ１のためにビット線がそれ以上ソース電圧ＶＤＤと結合されないのと実質的に同じレベルのままであり、既にセンス電圧ＶＳＥＮＳＥ未満となるであろう。従って、ビット線電圧ＶＢＬがセンスフェーズ中に低下する場合、ビット線電圧ＶＢＬはセンス電圧ＶＳＥＮＳＥより小さくなる。センス電圧ＶＳＥＮＳＥよりも大きい電圧からセンス電圧ＶＳＥＮＳＥよりも小さい電圧までに、消去されたセル（論理「０」）を示す、ビット線電圧ＶＢＬが交差できる点はまったく無い。この状況において、メモリセルを読み出して論理「０」と「１」との間を検知することは不可能であるため、実際のセンスフェーズはない。これは、センスフェーズ中にセンス電圧ＶＳＥＮＳＥが電圧電源ＶＤＤから独立する本開示のセンス電圧生成回路２２４Ｄでは発生しない。
【００３４】
図３は、例示的な実施形態による、センス増幅器によってメモリセルを読み出す方法のフローチャートを示している。
【００３５】
ステップ３１０において、メモリセルのビット線ＣＢＬがプリチャージフェーズ中に電圧電源ＶＤＤによって充電される。
【００３６】
次いで、ステップ３２０では、センス電圧生成回路がセンス電圧ＶＳＥＮＳＥを生成する。センス電圧ＶＳＥＮＳＥは、プリチャージフェーズ中には電圧電源ＶＤＤに左右され、センスフェーズ中には電圧電源ＶＤＤから独立する。
【００３７】
ステップ３３０は、センシング回路１２２Ａ、２２２Ａ、２２２Ｂ、２２２Ｃが電圧電源ＶＤＤから分断されるが、ビット線には結合されたままであり、ビット線電圧ＶＢＬによって供給されている、センスフェーズを開始する。
【００３８】
ステップ３４０において、センシング回路は、ビット線電圧ＶＢＬをセンス電圧ＶＳＥＮＳＥと比較し、ステップ３５０において、メモリセルの内容を示すデジタル出力ＤＯにおけるデジタル出力信号で出力する。
【００３９】
本明細書中に開示するセンス増幅器は、ドレイン側のセンス増幅器として説明してきたが、本開示はこの局面に限定されない。代替として、センス増幅器はソース側のセンス増幅器であってもよい。
【００４０】
さらに、バイポーラトランジスタ（例えば、ＰＮＰまたはＮＰＮ）をＭＯＳトランジスタの代わりに使用してもよい。ＰＮＰがＮＰＮの代わりに用いられてもよく、ＰＭＯＳがＮＭＯＳの代わりに用いられてもよい。従って、本開示は添付特許請求の範囲によってのみ制限されることを意図している。本明細書中に説明するシステムは同等のデジタル論理機能に取り換えることができるが、それでも本開示の適用範囲内にある。
【００４１】
前記のものは例示的な実施形態と共に説明したが、用語「例示的」とは、最良または最適ではなく、単に例としてのものを意味することは言うまでもない。従って、本開示は、本開示の適用範囲内に含まれるであろう代替例、変形例、および同等物を含むことを意図している。
【００４２】
特定の実施形態を本明細書中に示し、説明してきたが、種々の代替および／または同等の実装が、本出願の適用範囲から逸脱することなく、図示し、説明した特定の実施形態の代わりに用いられてもよいことは、当業者によって正しく理解されよう。本出願は、本明細書中で検討した特定の実施形態のいずれの適応または変形も含むことを意図している。
【符号の説明】
【００４３】
１００Ａ、２００Ａ  回路図
１００Ｂ、２００Ｂ  タイミング図
１１０  メモリアレイ
１２０Ａ、２２０  センス増幅器
１２２Ａ、２２２  センシング回路
２２４  センス電圧生成回路
ＣＢＬ  ビット線キャパシタンス
ＣＳＡＭＰＬＥ  サンプルキャパシタンス
ＤＯ  デジタル出力
ＩＢＩＡＳ  バイアス電流
ＩＣＥＬＬ  セル電流
Ｎ１  ｎチャネル酸化金属半導体電界効果トランジスタ（ＮＭＯＳ）
Ｐ１  ｐチャネル酸化金属半導体電界効果トランジスタ（ＰＭＯＳ）
ＲＳＥＮＳＥ  センス抵抗
Ｓ１、Ｓ２、Ｓ３、Ｓ４  スイッチ
ＶＢＬ  ビット線電圧
ＶＤＤ  電圧電源
ＶＤＤｐｒｅ  プリチャージ電位
ＶＰＧＡＴＥ  ゲート電圧
ＶＳＥＮＳＥ  センス電圧
ＶＳＳ  電圧源
ＶＴＨＰ１  ＰＭＯＳ閾値電圧
【図１Ａ】
0006038868.tif 000002
【図１Ｂ】
0006038868.tif 000003
【図２Ａ】
0006038868.tif 000004
【図２Ｂ】
0006038868.tif 000005
【図２Ｃ】
0006038868.tif 000006
【図２Ｄ】
0006038868.tif 000007
【図３】
0006038868.tif 000008