(57)【特許請求の範囲】
【請求項１】
半導体基板上に半導体素子を形成する工程と、前記半導体素子の上方に層間絶縁膜を形成する工程と、
前記層間絶縁膜上に、第１の径の開口を有する第１の絶縁膜を形成する工程と、
前記第１の絶縁膜をマスクとして、前記層間絶縁膜を貫通して、前記半導体基板をエッチングして前記第１の径を有する第１のホールを形成する工程と、
前記第１のホール内に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜を形成した後、前記第２の絶縁膜上に前記第１の径より小さい第２の径の開口を有する第３の絶縁膜を形成する工程と、
前記第３の絶縁膜をマスクとして、前記第１のホール内の前記第２の絶縁膜をエッチングすることによって前記第２の絶縁膜内に前記第２の径を有する第２のホールを形成する工程と、
前記第２の絶縁膜で覆われた前記第２のホール内に導電膜を埋め込む工程と、
前記半導体基板上方に配線層を形成する工程と、
前記半導体基板の他方の面を薄化し、前記ホール内の前記導電性膜を露出させる工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第２の絶縁膜として、ポーラスシリカ系低誘電率膜をスピンコート法によって形成する請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１のホール内の前記第２の絶縁膜の膜厚をエッチングによって減少させる工程は、前記基板の上方の前記第２の絶縁膜の膜厚を異方性エッチバックによって減少させる工程を含むことを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第２のホールを形成する工程は、
前記第２の絶縁膜の表層を変質させる工程と、
変質部分をエッチングによって除去する工程と、
を含むことを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項５】
前記第２の絶縁膜は、化学気相成長法によって前記第１のホールの内壁及び底部に形成され、
前記第１のホール内の前記第２の絶縁膜の膜厚をエッチングによって減少させる工程は、
前記第２の絶縁膜の表層を変質させる工程と、
変質部分をエッチングによって除去する工程と、
を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年の半導体装置は、半導体回路の高集積や、高機能化、処理の高速化が図られている。また、半導体装置のパッケージには、小型化が求められている。半導体装置のパッケージを小型化する方法としては、半導体回路を形成するシリコン基板を貫通する貫通電極（ＴＳＶ，through-silicon via）を形成し、この電極を用いて複数のシリコン基板を３次元に実装することが提案されている。
【０００３】
シリコン基板に貫通ビアを形成する方法としては、半導体素子を形成する工程の後で、かつ配線を形成する工程の前に、ビアを形成する方法がある。この製造方法は、ビア・ミドル・プロセスと呼ばれている。
【０００４】
ビア・ミドル・プロセスでは、素子形成後に窒化シリコン膜(以下、ＳｉＮ)などからなる絶縁膜をＣＶＤ（chemical Vapor Deposition）法によって形成する。この後、レジストマスクを用いた異方性ドライエッチングによってシリコン基板にビアを形成する。続いて、ビアの内壁、即ち側壁及び底部を覆うように絶縁膜を場所に依らずに均一（Conformal）に形成する。さらに、ビアの内壁にバリアメタル膜とシード層を形成し、めっき法によってビア内にＣｕ膜を埋め込む。ＣＭＰ（Chemical Mechanical Polishing）法によって表面のＣｕ膜、バリアメタル膜、及び絶縁膜を除去した後、ビア表面のＣｕ膜の酸化及び拡散を防止するために、ＳｉＣ又はＳｉＮを成膜する。
【０００５】
この後、貫通ビア及びコンタクトビアに接続する配線層を複数形成する。多層の配線構造を形成した後は、シリコン基板をフェイスダウン状態で裏面側から研削して薄化する。さらに、シリコン基板の裏面をエッチングしてビア内のＣｕ膜を露出させる。これによって、ビアに埋め込まれたＣｕ膜がシリコン基板を貫通し、貫通電極が形成される。
【０００６】
また、シリコン基板に貫通ビアを形成する別の方法としては、配線を形成する工程を経た後に、ビアを形成する方法がある。この製造方法は、ビア・ラスト・プロセスと呼ばれている。
【０００７】
ビア・ラスト・プロセスでは、最初にシリコン基板上に半導体素子及び多層の配線構造を形成し、多層の配線構造の上に絶縁膜からなる表面保護膜を形成する。続いて、シリコン基板の裏面を研削して薄化する。さらに、シリコン基板の裏面に絶縁膜からなる裏面保護膜を成膜した後、レジストマスクを用いた異方性ドライエッチングによって、基板にビアホールを形成する。ビアホールは、反対側の表面保護膜が露出する深さまで形成する。続いて、ビアホールを含む裏面保護膜上に絶縁性ポリマーを形成する。ビアホール内に埋め込まれた絶縁性ポリマーによってダミープラグが形成される。この後、ダミープラグを覆う絶縁膜を形成する。この絶縁膜を異方性エッチバックし、ダミープラグ上に絶縁膜からなるサイドウォールをビアホールの内壁に沿って形成する。さらに、サイドウォールをマスクにしてダミープラグをエッチングし、ビアホールの側壁のみに絶縁性ポリマーを残す。ビアホール内にバリアメタル膜及びシード膜を形成した後にＣｕ膜を埋め込むと、貫通電極が形成される。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１０−２０５９９０
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、従来のビア・ミドル・プロセスのように、貫通ビアの内壁を覆う絶縁膜をＣＶＤ法によって形成すると、絶縁膜は場所に依らずに均一の膜厚に形成される。このために、貫通ビアの内壁に必要な厚さになるように絶縁膜を形成すると、基板の上方にも絶縁膜が同じ厚さに形成される。基板上方の絶縁膜は、ＣＭＰ法を用いて除去するが、絶縁膜が厚くなると、研磨時間が長くなって、スループットが低下し、製造コストが増大する。さらに、絶縁膜の研磨量が多くなると、膜表面の段差、面内ばらつきの悪化や、ディッシング、エロージョンが発生し易くなり、デバイス特性や信頼性に悪影響を及ぼす可能性が高くなる。
【００１０】
また、従来のビア・ラスト・プロセスでは、サイドウォールをマスクにして絶縁性ポリマーをエッチングするので、絶縁性ポリマーのサイドエッチングが起き易かった。サイドエッチングされた部分は、バリア層及びシード層を十分に形成できないことがあるので、Ｃｕ膜の埋め込み時にボイドが発生し易くなる。さらに、貫通電極の内壁を覆う絶縁膜がサイドウォールと絶縁性ポリマーという異種の膜が積層された構成になるので、これらの２つの絶縁膜の密着性が懸念される上、基板材料と貫通ビア材料の熱膨張係数の違いにより、２つの絶縁膜の界面を起因としたクラックが生じ易かった。
本発明は、このような事情に鑑みてなされたものであり、貫通電極を効率良く形成することを目的とする。
【課題を解決するための手段】
【００１１】
実施の形態の一観点によれば、半導体基板上に半導体素子を形成する工程と、前記半導体素子の上方に層間絶縁膜を形成する工程と、前記層間絶縁膜上に、第１の径の開口を有する第１の絶縁膜を形成する工程と、前記第１の絶縁膜をマスクとして、前記層間絶縁膜を貫通して、前記半導体基板をエッチングして前記第１の径を有する第１のホールを形成する工程と、前記第１のホール内に第２の絶縁膜を形成する工程と、前記第２の絶縁膜を形成した後、前記第２の絶縁膜上に前記第１の径より小さい第２の径の開口を有する第３の絶縁膜を形成する工程と、前記第３の絶縁膜をマスクとして、前記第１のホール内の前記第２の絶縁膜をエッチングすることによって前記第２の絶縁膜内に前記第２の径を有する第２のホールを形成する工程と、前記第２の絶縁膜で覆われた前記第２のホール内に導電膜を埋め込む工程と、前記半導体基板上方に配線層を形成する工程と、前記半導体基板の他方の面を薄化し、前記ホール内の前記導電性膜を露出させる工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１２】
エッチングによって絶縁膜の膜厚を調整するので、ホール内の絶縁膜を所望の厚さに簡単に調整できる。このために、絶縁膜の研磨時間の短縮や、研磨量の低減が図れる。また、低誘電率膜は、１種類の低誘電率膜から形成するので、２種類以上の絶縁膜を積層する場合に比べて膜密着性を考慮する必要はない。
【図面の簡単な説明】
【００１３】
【図１Ａ】図１Ａは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その１）である。
【図１Ｂ】図１Ｂは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その２）である。
【図１Ｃ】図１Ｃは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その３）である。
【図１Ｄ】図１Ｄは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その４）である。
【図１Ｅ】図１Ｅは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その５）である。
【図１Ｆ】図１Ｆは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その６）である。
【図１Ｇ】図１Ｇは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その７）である。
【図１Ｈ】図１Ｈは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その８）である。
【図１Ｉ】図１Ｉは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その９）である。
【図１Ｊ】図１Ｊは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その１０）である。
【図１Ｋ】図１Ｋは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その１１）である。
【図１Ｌ】図１Ｌは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その１２）である。
【図１Ｍ】図１Ｍは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その１３）である。
【図１Ｎ】図１Ｎは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その１４）である。
【図１Ｏ】図１Ｏは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その１５）である。
【図１Ｐ】図１Ｐは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その１６）である。
【図１Ｑ】図１Ｑは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その１７）である。
【図１Ｒ】図１Ｒは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その１８）である。
【図１Ｓ】図１Ｓは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その１９）である。
【図２Ａ】図２Ａは、本発明の第２の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その１）である。
【図２Ｂ】図２Ｂは、本発明の第２の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その２）である。
【図２Ｃ】図２Ｃは、本発明の第２の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その３）である。
【図２Ｄ】図２Ｄは、本発明の第２の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その４）である。
【図２Ｅ】図２Ｅは、本発明の第２の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その５）である。
【図３Ａ】図３Ａは、本発明の第３の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その１）である。
【図３Ｂ】図３Ｂは、本発明の第３の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その２）である。
【図３Ｃ】図３Ｃは、本発明の第３の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その３）である。
【図３Ｄ】図３Ｄは、本発明の第３の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その４）である。
【図３Ｅ】図３Ｅは、本発明の第３の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その５）である。
【図３Ｆ】図３Ｆは、本発明の第３の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その６）である。
【図３Ｇ】図３Ｇは、本発明の第３の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その７）である。
【図３Ｈ】図３Ｈは、本発明の第３の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その８）である。
【図３Ｉ】図３Ｉは、本発明の第３の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その９）である。
【図３Ｊ】図３Ｊは、本発明の第３の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その１０）である。
【図４Ａ】図４Ａは、本発明の第４の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その１）である。
【図４Ｂ】図４Ｂは、本発明の第４の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その２）である。
【図４Ｃ】図４Ｃは、本発明の第４の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その３）である。
【図４Ｄ】図４Ｄは、本発明の第４の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その４）である。
【図４Ｅ】図４Ｅは、本発明の第４の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その５）である。
【図４Ｆ】図４Ｆは、本発明の第４の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その６）である。
【図５Ａ】図５Ａは、本発明の第５の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その１）である。
【図５Ｂ】図５Ｂは、本発明の第５の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その２）である。
【図５Ｃ】図５Ｃは、本発明の第５の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その３）である。
【図５Ｄ】図５Ｄは、本発明の第５の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その４）である。
【図５Ｅ】図５Ｅは、本発明の第５の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その５）である。
【図５Ｆ】図５Ｆは、本発明の第５の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その６）である。
【図５Ｇ】図５Ｇは、本発明の第５の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その７）である。
【図５Ｈ】図５Ｈは、本発明の第５の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その８）である。
【図６Ａ】図６Ａは、本発明の第６の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その１）である。
【図６Ｂ】図６Ｂは、本発明の第６の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その２）である。
【図６Ｃ】図６Ｃは、本発明の第６の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その３）である。
【図６Ｄ】図６Ｄは、本発明の第６の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その４）である。
【図６Ｅ】図６Ｅは、本発明の第６の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その５）である。
【図６Ｆ】図６Ｆは、本発明の第６の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その６）である。
【図７Ａ】図７Ａは、本発明の第７の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その１）である。
【図７Ｂ】図７Ｂは、本発明の第７の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その２）である。
【図７Ｃ】図７Ｃは、本発明の第７の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その３）である。
【図７Ｄ】図７Ｄは、本発明の第７の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その４）である。
【図７Ｅ】図７Ｅは、本発明の第７の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その５）である。
【図７Ｆ】図７Ｆは、本発明の第７の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その６）である。
【発明を実施するための形態】
【００１４】
発明の目的及び利点は、請求の範囲に具体的に記載された構成要素及び組み合わせによって実現され達成される。
前述の一般的な説明及び以下の詳細な説明は、典型例及び説明のためのものであって、本発明を限定するためのものではない。
【００１５】
（第１の実施の形態）
本発明の第１の実施形態に係る半導体装置の製造方法について説明する。
まず、図１Ａに示す断面構造を得るまでの工程について説明する。
まず、ｎ型又はｐ型のシリコン（半導体）基板１の一方の面である表面を例えば、ＳＴＩ（Shallow Trench Isolation）により素子分離絶縁膜２を形成して、活性領域を画定する。
【００１６】
次いで、シリコン基板１の活性領域にイオン注入法により、ドーパント不純物を導入してウェルを形成する。ドーパント不純物としてp型不純物、例えばボロンを導入すると、シリコン基板１にpウェル３が形成される。ｐウェル３を形成した後、その活性領域の表面を熱酸化してゲート絶縁膜５を形成する。ゲート絶縁膜５は、例えば熱酸化膜を約６ｎｍ〜７ｎｍの厚さに形成する。なお、以下においては、ｐウェル３を形成した場合について説明するが、シリコン基板１にｎウェルを形成した場合も同様の工程が実施される。
【００１７】
続いて、シリコン基板１の上側全面に、ポリシリコン膜を例えばＣＶＤ法を用いて１００ｎｍ〜２００ｎｍの膜厚に形成する。その後に、フォトリソグラフィ技術及びエッチング技術を用いてポリシリコン膜をパターニングして、シリコン基板１上にゲート電極６を形成する。
【００１８】
さらに、ゲート電極６をマスクにしてｐウェル３にイオンを注入し、ゲート電極６の横のｐウェル３にｎ型不純物としてリンを導入する。これにより、第１、第２ソース／ドレインエクステンション８が形成される。第１、第２ソース／ドレインエクステンション８は、エクステンションソース／ドレイン領域の浅い領域を構成する。その後に、シリコン基板１の上側全面に、絶縁膜としてシリコン酸化膜を例えばＣＶＤ法を用いて１００ｎｍ〜２００ｎｍの厚さに形成する。その後、絶縁膜を異方性エッチングする。絶縁膜がエッチバックされ、ゲート電極６の側部に絶縁性サイドウォール１０が形成される。
【００１９】
続いて、絶縁性サイドウォール１０とゲート電極６をマスクとして用い、シリコン基板１に砒素等のｎ型のドーパント不純物を再びイオン注入する。これにより、ゲート電極６の側方のｐウェル３に、ソース／ドレイン拡散層１１が形成される。ソース／ドレイン拡散層１１は、エクステンションソース／ドレインの深い領域を構成する。
【００２０】
さらに、シリコン基板１の全面に、例えば、スパッタリング法によりコバルト膜等の高
融点金属膜を形成する。この後、高融点金属膜を加熱してシリコンと反応させる。これにより、ソース／ドレイン拡散層１１におけるシリコン基板１上にコバルトシリサイド層等の高融点金属シリサイド層が形成され、各ソース／ドレイン拡散層１１が低抵抗化する。この後、素子分離絶縁膜２の上などに未反応のまま残っている高融点金属膜を例えばウェットエッチングにより除去する。これにより、ソース／ドレイン拡散層１１上に、例えばコバルトシリサイドで形成されるソース／ドレイン電極１２Ａが形成される。また、ゲート電極６の上部に、例えばコバルトシリサイドからなるシリサイド層１２Ｂが形成される。
【００２１】
ここまでの工程により、シリコン基板１の活性領域には、ゲート絶縁膜５、ゲート電極６、及びソース／ドレイン電極１２Ａ等から構成される半導体素子であるトランジスタＴ１，Ｔ２が形成される。
【００２２】
さらに、シリコン基板１の上側の全面に、コンタクトビア層間絶縁膜１４として酸化シリコン(ＳｉＯ２)膜をＴＥＯＳ(tetra ethoxy silane)ガスを使用するプラズマＣＶＤ法により、約３００ｎｍの厚さに形成する。
【００２３】
続いて、不図示のレジスト膜をマスクに用いてコンタクトビア層間絶縁膜１４とをエッチングして、コンタクトビア１５を形成する。コンタクトビア１５の径は、例えば０．０８μｍ〜０．１５μｍとし、ソース／ドレイン拡散層１１のソース／ドレイン電極１２Ａに到達するまでとする。
【００２４】
そして、コンタクトビア１５を用いてソース／ドレイン電極１２Ａに電気的に接続される導電性プラグ１６を形成する。具体的には、コンタクトビア１５の内面に厚さが５ｎｍ〜１５ｎｍのＴｉ膜と、厚さが５ｎｍ〜１５ｎｍのＴｉＮ膜とを順番にスパッタリング法等により形成して２層の積層構造を有する密着膜（グルー膜）を作製する。さらに、密着膜上にＷ膜をＣＶＤ法により成長させる。この膜厚は、コンタクトビア層間絶縁膜１４上で例えば２００ｎｍ〜３００ｎｍに達する厚さとする。これにより、Ｗ膜でコンタクトビア１５の空隙が埋まる。この後、コンタクトビア層間絶縁膜１４の上面上に成長した余分なＷ膜及び密着膜をＣＭＰ法で除去する。これにより、各コンタクトビア１５に、導電性プラグ１６が形成される。
【００２５】
次に、素子工程後、かつ配線工程前に貫通ビアをシリコン基板内に形成する工程について説明する。
まず、図１Ｂに示す断面構造を得るまでの工程について説明する。コンタクトビア層間絶縁膜１４上の全面に、絶縁膜２２を形成する。絶縁膜２２は、例えばＣＶＤ法により形成されたＳｉＮなどが用いられ、その厚さは７０ｎｍ〜１００ｎｍとする。続いて、後のフォトリソグラフィ工程に使用する下地膜２３を形成する。下地層２３は、例えば、ＴＥＯＳガスを用いたプラズマＣＶＤ法によって形成されたＳiＯ２膜であり、その厚さは例えば１５ｎｍ〜３０ｎｍとする。
【００２６】
下地層２３の全面には、フォトレジスト膜２４をスピンコート法によって形成する。フォトレジスト膜２４には、フォトリソグラフィによって開口部２４Ａを形成する。開口部２４Ａは、貫通ビアを形成する領域に形成される。ここで、フォトレジスト膜２４の材料によっては、下地層２３は形成しないこともある。
【００２７】
続いて、図１Ｃに示す断面構造を得るまでの工程について説明する。
最初に、フォトレジスト膜２４をマスクにした異方性ドライエッチングによって、下地層２３、絶縁膜２２、コンタクトビア層間絶縁膜１４、及びシリコン基板１をエッチングして貫通電極用のビアホール２５を形成する。絶縁膜２２、コンタクトビア層間絶縁膜１
４のエッチングガスは、例えばＣ４Ｆ６、Ｏ２、Ａｒを使用する。シリコン基板１のエッチングガスは、例えばＳＦ６、Ｃ４Ｆ８を使用する。ビアホール２５は、例えば直径が５μｍ〜１０μｍ、アスペクト比は５〜１０とする。この後、残存するフォトレジスト膜２４は、アッシングによって除去する。
【００２８】
続いて、ビアホール２５内にスピンコート法によって低誘電率膜３１（第１の絶縁膜）を充填する。低誘電率膜３１は、例えば、ＳｉＣＯＨ、ナノ・クラスタリング・シリカ（ＮＣＳ）などからなるポーラスシリカ系の膜で、下地層２３上の厚さが、例えば３μｍ〜５μｍになるように形成する。低誘電率膜３１は、ポーラスシリカ系低誘電率膜なので、ＳｉＯ２膜を使用した場合に比べて誘電率及び弾性率が低い。そのために、ビアホール２５に起因する寄生容量が低減される。また、基板材料と貫通ビア材料との熱膨張係数の違いに起因する応力ミスマッチが緩和される。さらに、図１Ｄに示すように、低誘電率膜３１を異方性エッチバックによって、例えば厚さ１μｍになるまでエッチングする。エッチングガスは、例えばＣ４Ｆ６、Ｏ２、Ａｒを使用する。
【００２９】
次に、図１Ｅに示す断面構造を得るまでの工程について説明する。
低誘電率膜３１上には、ハードマスク膜３２を形成する。ハードマスク膜３２は、低誘電率膜３１に対するエッチング選択比が高い膜、例えば、ＳｉＮ又はＳｉＣをＣＶＤ法によって１μｍ〜３μｍの厚さに形成する。続いて、ハードマスク膜３２の全面に、フォトレジスト膜３３をスピンコート法によって塗布する。フォトレジスト膜３３には、フォトリソグラフィによって開口部３３Ａを形成する。開口部３３Ａは、ビアホール２５の外形（幅又は外径）より、ビアホール２５の内壁に残す低誘電率膜３１の厚さ分、例えば０．４μｍ〜２μｍだけ小さい。
【００３０】
次に、図１Ｆに示すように、フォトレジスト膜３３をマスクにした異方性ドライエッチングによって、ハードマスク膜３２をエッチングする。続いて、フォトレジスト膜３３と、ハードマスク膜３２をマスクにして低誘電率膜３１をエッチングする。エッチングガスは、例えばＣ４Ｆ６、Ｏ２、Ａｒを使用する。エッチングは、レジスト膜３３及びハードマスク膜３２が完全に除去されるまで行う。
【００３１】
さらに、図１Ｇに示すように、異方性エッチバックによって、絶縁膜２２上の低誘電率膜３１を完全に除去し、ビアホール２５内に第２のホール２６を形成する。このとき、ビアホール２５の底部に残存する低誘電率膜３１の一部も除去する。ビアホール２５の底部に残す低誘電率膜３１の厚さは、ビアホール２５の側壁に残存する低誘電率膜３１の厚さと同程度にする。ここでのエッチングガスには、例えばＣ４Ｆ６、Ｏ２、Ａｒを使用する。
【００３２】
この後、図１Ｈに示すように、絶縁膜２２上及びビアホール２５の内壁に、バリアメタル膜４１をスパッタ法によって形成する。バリアメタル膜４１は、例えば、Ｔｉ又はＴａとし、厚さは０．２μｍ〜０．３μｍとする。さらに、バリアメタル膜４１の全面に、シード膜４２として、例えばＣｕ膜をスパッタ法によって厚さ０．６μｍ〜１μｍに形成する。この後、図１Ｉに示すように、めっき法によって、ビアホール２５内にＣｕ膜４３を埋め込む。このとき、シード層４２上には、導電材料であるＣｕ膜４３が成長する。
【００３３】
続いて、図１Ｊに示す断面構造を得るまでの工程について説明する。
まず、絶縁膜２２上のＣｕ膜４３及びバリアメタル膜４１をＣＭＰ法によって除去する。次に、ビアホール２５の表面のＣｕ膜４３の酸化防止と、Ｃｕ膜４３の拡散防止のために保護膜４４を形成する。保護膜４４は、例えば、ＣＶＤ法によって形成したＳｉＣ又はＳｉＮとする。保護膜４４の厚さは、例えば、３０ｎｍ〜５０ｎｍになる。
【００３４】
次に、シリコン基板１の上方に、ビアホール２５及びコンタクトビア１５に接続する配線層を形成する。まず、図１Ｋに示す断面構造を得るまでの工程について説明する。
保護膜４４を覆うように、第１層間絶縁膜５１を形成する。第１層間絶縁膜５１は、例えば、プラズマＣＶＤ法により成膜したＳＩＯＣが用いられる。第１層間絶縁膜５１の厚さは、１２０ｎｍ〜２５０ｎｍとする。この実施の形態では、第１層間絶縁膜５１と、低誘電率膜３１とを別の材料からなる膜として形成しても良い。
【００３５】
続いて、第１層間絶縁膜５１をエッチングするためのマスクとして、ＳｉＯ２膜５２と、ＳｉＮ膜５３と、下層レジスト膜５４と、ＳｉＯ２膜５５とを積層する。ＳｉＯ２膜５２は、ＴＥＯＳガスを用いたプラズマＣＶＤ法によって、例えば５０ｎｍ〜１００ｎｍの厚さに形成する。ＳｉＮ膜５３は、ＣＶＤ法によって、例えば３０ｎｍ〜５０ｎｍの厚さに形成する。下層レジスト膜５４は、スピンコート法によって、例えば２００ｎｍ〜３００ｎｍの厚さに形成する。ＳｉＯ２膜５５は、ＴＥＯＳガスを用いたプラズマＣＶＤ法によって、例えば厚さ３０ｎｍ〜５０ｎｍに形成する。
【００３６】
さらに、ＳｉＯ２膜５５の全面にＢＡＲＣ（反射防止）膜５６を７０ｎｍ〜８０ｎｍの厚さに形成する。ＢＡＲＣ膜５６の上には、ＡｒＦ用レジスト膜５７をスピンコート法によって１５０ｎｍ〜２５０ｎｍの厚さに塗布する。ＡｒＦ用レジスト膜５７には、フォトリソグラフィによって開口部５７Ａ，５７Ｂが形成される。開口部５７Ａは、ビアホール２５に埋め込んだＣｕ膜４３の上方に形成される。開口部５７Ａの数は、１つ又は２つでも良いし、４つ以上でも良い。開口部５７Ｂは、導電性プラグ１６の上方に１つずつ形成される。
【００３７】
続いて、図１Ｌに示すように、ＡｒＦ用レジスト膜５７を用いて、各膜５２〜５６をエッチングし、第１層間絶縁膜５１に配線溝５８Ａ，５８Ｂを形成する。マスクとして使用したＳｉＯ２膜５２は、エッチングによって薄くなるが、第１層間絶縁膜５１上に残留する。
【００３８】
さらに、図１Ｍに示す断面構造を得るまでの工程について説明する。
配線溝５８Ａ，５８Ｂには、バリアメタル膜５９と、不図示のシード膜とが順番にスパッタ法によって形成される。さらに、メッキ法によって配線溝５８Ａ，５８Ｂ中にＣｕ膜６１が埋め込まれる。ＳｉＯ２膜５２上の余分なＣｕ膜６１及びバリアメタル膜５９は、ＣＭＰ法によって除去される。これによって、第１層間絶縁膜５１に、配線６２Ａ，６２Ｂが埋め込まれた第１の配線層６３が形成される。配線６２Ａは、ビアホール２５内のＣｕ膜４３と電気的に接続される。配線６２Ｂは、導電性プラグ１６を介してトランジスタＴ１，Ｔ２に電気的に接続される。第１の配線層６３の上には、Ｃｕ膜６１の酸化防止と拡散防止を目的として保護膜６４を形成する。保護膜６４としては、例えばＳｉＣ又はＳｉＮをＣＶＤ法によって３０ｎｍ〜５０ｎｍの厚さに形成する。
【００３９】
次に、図１Ｎに示す断面構造を得るまでの工程について説明する。
第１の配線層６３の上には、配線層を必要な数だけ形成する。例えば、第２の配線層６５は、第２層間絶縁膜６６に複数の導電性プラグ６７Ａ，６７Ｂ及び配線６８などを埋め込んで形成する。例えば、配線６８は、導電性プラグ６７Ｂに電気的に接続されている。導電性プラグ６７Ａ，６７Ｂ及び配線６８の形成方法としては、例えばデュアルダマシン法がある。一番上の配線層７０は、配線７１を有し、配線７１上には電極パッド７２が電気的に接続される。さらに、電極パッド７２には、バンプ７３が実装される。バンプ７３の周囲は、ポリイミド樹脂などの保護膜７４が形成される。
【００４０】
さらに、図１Ｏから図１Ｓを参照して、シリコン基板１の裏面（他方の面）側の処理について説明する。
まず、図１Ｏに示す断面構造を得るまでの工程について説明する。
最初に、シリコン基板１上に形成した多層配線層９０の表面をポリイミド膜などの保護膜９１で覆う。さらに、接着剤９２を用いてサポート基板(ガラスキャリア)９３に保護膜９１を接着する。これによって、シリコン基板１は、表面をフェイスダウンさせた状態でサポート基板９３に固定される。この後、シリコン基板１を裏面側から第２のホール２６内のＣｕ膜４３が露出する直前まで研削し、薄化する。
【００４１】
続いて、図１Ｐに示す断面構造を得るまでの工程について説明する。
例えば異方性ドライエッチングによって、シリコン基板１の裏面をエッチングし、第２のホール２６内のＣｕ膜４３の頭部(Ｃｕポスト)４３Ａを露出させる。Ｃｕポスト４３Ａの露出長さは、例えば５μｍ〜１０μｍにする。このときのエッチングガスには、例えばＳＦ６、Ｃ４Ｆ８を使用する。さらに、シリコン基板１の裏面を保護するために絶縁膜９４（裏面保護膜）を均一に形成する。絶縁膜９４は、例えば、ＣＶＤ法によってＳｉＯＣなどからなるポーラスシリカ系絶縁膜、あるいはＳｉＮなどからなる絶縁膜で、その厚さは、例えば、０．５μｍ〜１μｍとする。
【００４２】
図１Ｑに示すように、絶縁膜９４上に、フォトレジスト膜９６をスピンコート法によって形成する。この後、図１Ｒに示すように、フォトレジスト膜９６をマスクにした異方性エッチバックによって、Ｃｕポスト４３Ａを覆う絶縁膜９４をエッチングしてＣｕ膜４３を露出させる。このとき、絶縁膜９４に対するフォトレジスト膜９６のエッチング選択比が同等以上である条件でエッチングすることが好ましい。
【００４３】
さらに、図１Ｓに示すように、アッシングで残存するフォトレジスト膜９６を除去した後、接着剤９２及びサポート基板９３を除去する。これによって、半導体素子、多層配線層９０、及び貫通電極９５を有する半導体装置９８が形成される。
【００４４】
以上、説明したように、ビアホール２５の内壁に低誘電率膜３１を形成するときに、スピンコート法による塗布と、リソグラフィ及び異方性ドライエッチングを用いるようにした。低誘電率膜３１を用いたので、貫通ビアに起因する配線容量を低減できる。また、リソグラフィ及び異方性ドライエッチングを用いることで、シリコン基板１の表面の低誘電率膜３１をＣＭＰ工程前に除去しきるため、ＣＭＰ工程における負担、即ち研磨時間(研磨量)を軽減することができる。その結果、膜表面の段差や面内ばらつきの悪化、ディッシングやエロージョンの発生を抑制できる。
【００４５】
また、ＣＶＤ法を用いて絶縁膜を形成する場合に比べて、ビアホール２５内の低誘電率膜３１の膜厚を制御し易い。特に、異方性ドライエッチングによって、低誘電率膜３１の膜厚を調整するようにしたので、ビアホール２５内の低誘電率膜３１を所望の厚さに簡単に調整できる。これらのことから、基板材料と貫通ビア材料間の絶縁性を十分に確保でき、貫通電極９５を有する半導体装置９８の信頼性を向上できる。また、異方性ドライエッチングを用いてビアホール２５内の低誘電率膜３１の膜厚を調整するときに、絶縁膜２２上の低誘電率膜３１の厚さが減少するので、ＣＭＰ法による研磨が不要になり、ＣＭＰ工程のスループット向上につながる。
【００４６】
さらに、低誘電率膜３１は、１種類の低誘電率膜から形成するので、２種類以上の絶縁膜を積層する場合のように、膜密着性を考慮する必要はない。従って、基板材料と貫通ビア材料の熱膨張係数の違いにより、絶縁膜を積層させたときに生じる膜同士の界面を起因とするクラックの発生を心配する必要はない。
さらに、ビアホール２５の低誘電率膜３１と、第１の配線層の層間絶縁膜とを別のプロセスで形成するので、デバイス特性に応じて絶縁膜を作り分けることが可能である。
【００４７】
（第２の実施の形態）
第２の実施の形態について図面を参照して説明する。第１の実施の形態と同じ構成要素には同一の符号を付す。また、第１の実施の形態と重複する説明は省略する。
最初に、図１Ａから図１Ｄに示す工程を実施し、シリコン基板１にビアホール２５を形成する。
【００４８】
続いて、図２Ａに示すように、ハードマスク膜３２の上にフォトレジスト膜３３をスピンコート法によって形成する。フォトレジスト膜３３の開口部３３Ｂは、第１の実施の形態で図１Ｅを参照して説明した開口部３３Ａより狭くする。続いて、図２Ｂに示すように、低誘電率膜３１を異方性ドライエッチングする。ビアホール２５内の内壁の厚さは例えば１０００ｎｍとし、底部の厚さは例えば１５００ｎｍとする。フォトレジスト膜３３並びにその下側のハードマスク膜３２は、エッチングによって除去される。
【００４９】
次に、図２Ｃに示すように、シリコン基板１の表面及びビアホール２５内で露出する低誘電率膜３１をアッシングし、厚さ０．５μｍ程度のＳｉＯ２（酸化膜）に変質させる。このとき、形成される変質層１０１の厚さは、アッシング時間によってコントロールできる。
図２Ｄに示すように、フッ酸によるウェットエッチングによって、変質層１０１を除去する。この時、ビアホール２５の側壁に残る低誘電率膜３１は、例えば０．５μｍになる。
【００５０】
図２Ｅに示すように、異方性エッチバックによって、絶縁膜２２上の低誘電率膜３１を除去してビアホール２５内に第２のホール２６を形成する。これと同時に、ビアホール２５の底部に残存する低誘電率膜３１の一部を除去する。ビアホール２５の底部には、その内壁(側壁)に残存する低誘電率膜３１と同程度の厚さが残される。エッチングガスには、例えばＣ４Ｆ６、Ｏ２、Ａｒを使用する。以降は、図１Ｈから図１Ｓと同様のプロセスを実行する。
【００５１】
以上、説明したように、この実施の形態では、ビアホール２５内の低誘電率膜３１にアッシングによって変質層１０１を形成し、変質層１０１をウェットエッチングで除去することで、低誘電率膜３１の膜厚を調整する。アッシング条件を制御することで変質層１０１の厚さを容易に制御できるので、ビアホール２５内の低誘電率膜３１の膜厚を容易に調整できる。
また、第１の実施の形態と比較して、ビアホール２５の内壁に低誘電率膜３１を形成する為のリソグラフィ工程において、高度な位置合わせ精度を必要としない。その他の効果は、第１の実施の形態と同様である。
【００５２】
（第３の実施の形態）
第３の実施の形態について図面を参照して説明する。前記の各実施の形態と同じ構成要素には同一の符号を付す。また、前記の各実施の形態と重複する説明は省略する。
図３Ａに示すように、絶縁膜１４の全面に低誘電率膜１１０として、例えば、ＳｉＣＯＨ、ＳｉＯＣ、又はナノ・クラスタリング・シリカ（ＮＣＳ）のポーラスシリカ系の膜を３００ｎｍに形成する。低誘電率膜１１０の上には、フォトレジスト膜１１１をスピンコート法によって塗布し、フォトリソグラフィによって開口部１１１Ａを形成する。
【００５３】
図３Ｂに示すように、フォトレジスト膜１１１をマスクにして低誘電率膜１１０を異方性ドライエッチングする。さらに、フォトレジスト膜１１１及び低誘電率膜１１０をマスクにして、コンタクトビア層間絶縁膜１４及びシリコン基板１を異方性ドライエッチングする。コンタクトビア層間絶縁膜１４のエッチングガスは、例えばＣ４Ｆ６、Ｏ２、Ａｒを使用する。シリコン基板１のエッチングガスは、例えばＳＦ６、Ｃ４Ｆ８を用いる。ビ
アホール２５は、例えば５〜１０μｍ径、アスペクト比は５〜１０とする。このとき、フォトレジスト膜１１１は、エッチングによって除去する。従って、アッシングによってフォトレジスト膜１１１の残渣を除去する工程は実行しない。
【００５４】
図３Ｃに示すように、ビアホール２５内に、例えばＳｉＣＯＨなどの低誘電率膜１１２（第１の絶縁膜）をスピンコート法によって充填する。低誘電率膜１１０上の低誘電率膜１１２の厚さは、例えば１μｍ〜１．５μｍとする。低誘電率膜１１２は、低誘電率膜１１０と同じ材料から形成しても良いし、別の材料で形成しても良い。続いて、図３Ｄに示すように、低誘電率膜１１２を異方性エッチバックによってエッチングする。エッチングガスは、例えばＣ４Ｆ６、Ｏ２、Ａｒを使用する。エッチング後のコンタクトビア１５上の低誘電率膜１１０，１１２の合計膜厚は、例えば０．３μｍ〜０．３５μｍとする。
【００５５】
図３Ｅに示す断面構造を得るまでの工程について説明する。
まず、低誘電率膜１１２の表面をアッシングによってＳｉＯ２に変質させて絶縁膜１１３を形成する。ここで、絶縁膜１１３の厚さは、例えば０．１μｍ〜０．１５μｍとする。アッシング条件は、例えばＯ２、ＣＯ及びＣＯ２の少なくとも１種類以上のガスを含んだプラズマ処理であり、Ｈ２及びＮ２の少なくとも１種類以上のガスを混合しても良い。具体的には、平行平板型の反応性イオンエッチング装置の真空チャンバー内に流量５００ｓｃｃｍでＯ２を導入し、３Ｐａ（２５０ｍＴｏｒｒ）の圧力の下、１３．５６ＭＨｚ、５００Ｗの高周波電力を平板電極に印加し、基板温度２５℃の条件下で、１００秒〜１２０秒間の処理を行う。絶縁膜１１３の厚さは、アッシング条件を調整することで制御することができる。
【００５６】
続いて、絶縁膜１１３の上にハードマスク膜１１４を形成する。ハードマスク膜１１４は、低誘電率膜１１２に対するエッチング選択比が高い絶縁膜、例えば、ＳｉＮ又はＳｉＣなどをＣＶＤ法によって１μｍ〜３μｍの厚さに形成する。
続いて、ハードマスク膜１１４の上に、フォトレジスト膜１１５をスピンコート法によって塗布する。フォトレジスト膜１１５には、フォトリソグラフィによって開口部１１５Ａを形成する。開口部１１５は、ビアホール２５の幅より、ビアホール２５の内壁に残す低誘電率膜１１２の厚さ分だけ狭い。ビアホール２５の内壁に残す低誘電率膜１１２の目標値は、例えば０．２μｍ〜１μｍとする。
【００５７】
図３Ｆに示すように、フォトレジスト膜１１５をマスクにしてハードマスク膜１１４及びその下側の絶縁膜１１３を異方性ドライエッチングする。続いて、フォトレジスト膜１１５、ハードマスク膜１１４、及び絶縁膜１１３をマスクにして低誘電率膜１１２をエッチングし、ビアホール２５内に第２のホール２６を形成する。ここまでのエッチングによって、フォトレジスト膜１１５及びハードマスク膜１１４が除去され、絶縁膜１１３が残る。低誘電率膜１１２のエッチングガスは、例えばＣ４Ｆ６、Ｏ２、Ａｒがある。エッチング後、ビアホール２５の側壁及び底部に残る低誘電率膜１１２の厚さは、例えば０．２μｍ〜１μｍになる。
【００５８】
次に、図３Ｇに示す断面構造を得るまでの工程について説明する。
ビアホール２５の内壁(側壁及び底部)を覆うように、バリアメタル膜１１７として、Ｔｉ又はＴａを０．２μｍ〜０．３μｍの厚さに形成する。続いて、バリアメタル膜１１７を覆うように、不図示のシード膜として、Ｃｕを厚さ０．６μｍ〜１μｍに形成する。バリアメタル膜１１７及びシード膜は、スパッタリング法によって順番に積層される。この後、ビアホール２５内に導電材料としてＣｕ膜１１９をめっき法によって埋め込む。
【００５９】
さらに、ＣＭＰ法を用いて絶縁膜１１３上のＣｕ膜１１９及びバリアメタル膜１１７を研磨によって除去する。さらに、ビアホール２５の表面のＣｕ膜１１９の酸化防止と、拡
散防止のために、保護膜１２０として例えばＳｉＣ又はＳｉＮをＣＶＤ法によって形成する。
【００６０】
さらに、図３Ｈに示す断面構造を得るまでの工程について説明する。
保護膜１２０上に、ＳＩＯ膜１２１、ＳｉＮ膜１２２、ＳＩＯ膜１２３をＣＶＤ法によって順番に形成する。さらに、ＳＩＯ膜１２３の上には、ＢＡＲＣ膜１２４及びＡｒＦ用フォトレジスト膜１２５を順番に形成する。フォトレジスト膜１２５には、フォトリソグラフィによってコンタクトビアと接続する配線形成領域を露出する開口部１２５Ａを複数形成する。
【００６１】
図３Ｉに示す断面構造を得るまでの工程について説明する。
ＡｒＦ用フォトレジスト膜１２５をマスクにしてＢＡＲＣ膜１２４及びその下側のＳｉＯ膜１２３に対して異方性ドライエッチングを行う。エッチングガスは、例えば、ＣＦ４を用いる。フォトレジスト膜１２５をアッシングで除去した後、ＢＡＲＣ膜１２４及びその下側のＳｉＯ膜１２３をマスクにしてＳｉＮ膜１２２をエッチングする。エッチングガスには、例えばＣ４Ｆ６、Ｏ２、Ａｒを用いる。続いて、ＳｉＮ膜１２２をマスクにしてＳｉＯ膜１２１をエッチングした後、ＳｉＯ膜１２１をマスクにして保護膜１２０と、絶縁膜１１３と、低誘電率膜１１２と、低誘電率膜１１０をエッチングし、コンタクトビア１５を露出させる。これによって、配線溝１２８が形成される。
【００６２】
続いて、図３Ｊに示す断面構造を得るまでの工程について説明する。
最初に、配線溝１２８の内壁を覆うように、バリアメタル膜１２９を形成する。続いて、バリアメタル膜１２９を覆うように、不図示のシード膜としてＣｕを形成する。バリアメタル膜１２９及びシード膜は、スパッタリング法によって順番に積層される。この後、配線溝１２８内にＣｕ膜１３１をメッキ法によって埋め込む。これによって、複数の配線１３２が形成され、低誘電率膜１１２を層間絶縁膜とする第１の配線層１３３が形成される。
【００６３】
この後、ＣＭＰ法を用いてＣｕ膜１３１、バリアメタル膜１２９、及びＳＩＯ膜１２１、保護膜１２０が除去され、絶縁膜１１３が残る。さらに、ビアホール２５及びコンタクトビア１５に接続する配線表面のＣｕ膜１３１の酸化防止、及び拡散防止のために保護膜１３４としてＳｉＣ又はＳｉＮをＣＶＤ法により形成する。以降は、図１Ｎから図１Ｓと同様のプロセスが実行される。
【００６４】
以上、説明したように、この実施の形態では、ビアホール２５に埋め込まれる低誘電率膜１１２を第１の配線層１３３の層間絶縁膜として使用するので、絶縁膜１１３下の低誘電率膜１１２をＣＭＰ法による研磨で除去する必要がなくなる。従って、研磨時間の短縮や、研磨量の低減が図れ、膜表面の段差、面内ばらつきの悪化や、ディッシング、エロージョンの発生を防止できる。
【００６５】
さらに、低誘電率膜１１２の表層をアッシングによって変質させることで絶縁膜１１３を形成したので、簡単な構成でオーバーエッチングやＣＭＰ法の過研磨を抑制を実現することができる。その他の効果は、第１の実施の形態と同様である。
【００６６】
（第４の実施の形態）
第４の実施の形態について図面を参照して説明する。前記の各実施の形態と同じ構成要素には同一の符号を付す。また、前記の各実施の形態と重複する説明は省略する。
図３Ａから図３Ｃに示すように、シリコン基板１にビアホール２５を形成すると共に、ビアホール２５内とシリコン基板１の上方に低誘電率膜１１２を形成する。
【００６７】
続いて、図４Ａに示すように、低誘電率膜１１２を異方性エッチバックし、膜厚を６００ｎｍ〜８００ｎｍ程度にする。続いて、図４Ｂに示すように、低誘電率膜１１２の上にハードマスク膜１１４を形成する。続いて、ハードマスク膜１１４の上に、フォトレジスト膜１１５をスピンコート法によって塗布し、フォトリソグラフィによってフォトレジスト膜１１５に開口部１１５Ｂを形成する。開口部１１５Ｂは、ビアホール２５の幅より、ビアホール２５の内壁に残したい低誘電率膜１１２の厚さ分だけ狭い。ビアホール２５の内壁に残す低誘電率膜１１２の目標値は、例えば１μｍとする。
【００６８】
図４Ｃに示す断面構造を得るまでの工程について説明する。
フォトレジスト膜１１５をマスクにしてハードマスク膜１１４を異方性ドライエッチングする。続いて、フォトレジスト膜１１５、ハードマスク膜１１４をマスクにして低誘電率膜１１２をエッチングする。ここまでのエッチングによって、フォトレジスト膜１１５及びハードマスク膜１１４が除去される。低誘電率膜１１２のエッチングガスは、例えばＣ４Ｆ６、Ｏ２、Ａｒがある。エッチング後のコンタクトビア１５上に残る低誘電率膜１１０，１１２の合計膜厚は、例えば０．４μｍ〜０．６μｍとする。エッチング後、ビアホール２５の側壁及び底部に残る低誘電率膜１１２の厚さは、例えば１μｍになる。
【００６９】
次に、図４Ｄに示すように、アッシングにより、低誘電率膜１１２の表層をＳｉＯ２からなる変質層１４１に変質させる。変質層１４１の厚さは、例えば０．２μｍ〜０．３μｍとする。このときのアッシング条件は、第３の実施の形態と同様であり、アッシング時間を調整することで変質層１４１の膜厚をコントロールできる。
【００７０】
続いて、図４Ｅに示すように、フッ酸を用いたウェットエッチングによって、変質層１４１をエッチング除去し、第２のホール２６を形成する。このとき、コンタクトビア上に残る低誘電率膜１１０，１１２の合計膜厚は、例えば０．２μｍ〜０．３μｍにする。また、ビアホール２５の側壁及び底部に残る低誘電率膜１１２の厚さは、例えば０．７μｍとする。
【００７１】
さらに、図４Ｆに示す断面構造を得るまでの工程について説明する。
低誘電率膜１１２に配線溝１２８をエッチングによって形成する。配線溝１２８には、バリアメタル膜１２９と不図示のシード層を形成した後、Ｃｕ膜１３１を埋め込む。余分なＣｕ膜１３１は、ＣＭＰ法によって研磨する。これによって、低誘電率膜１１２に配線１３２が埋め込まれた第１の配線層１３３が形成される。以降のプロセスは、第１の実施の形態と同様である。
【００７２】
以上、説明したように、この実施の形態では、低誘電率膜１１２をポーラスシリカ系低誘電率膜にしたので、アッシングによって表層をＳｉＯ２に容易に変質させられる。フッ酸を用いたウェットエッチングによって、変質層を除去することで、ビアホール２５内の低誘電率膜１１２の厚さを容易に調整できる。その他の効果は、第３の実施の形態と同様である。
【００７３】
（第５の実施の形態）
第５の実施の形態について図面を参照して説明する。前記の各実施の形態と同じ構成要素には同一の符号を付す。また、前記の各実施の形態と重複する説明は省略する。
この実施の形態では、半導体素子を形成した後で、かつコンタクトビア形成前に貫通ビアを形成することを特徴とする。
【００７４】
図５Ａに示すように、シリコン基板１及びトランジスタＴ１，Ｔ２を覆うように、酸化膜２００を形成する。酸化膜２００は、例えば、ＴＥＯＳガスを用いたプラズマＣＶＤ法によって形成され、その厚さは例えば、２００ｎｍ〜３００ｎｍとする。続いて、酸化膜
２００の全面にフォトレジスト膜２０１をスピンコート法によって塗布し、フォトリソグラフィによって開口部２０１Ａを形成する。開口部２０１Ａは、貫通ビアの形成領域に形成される。貫通ビア形成領域は、トランジスタ形成領域と十分に距離があるために、レジストの平坦性や貫通ビア露光時の位置ずれに対するマージンに問題はなく、貫通ビアの露光に支障はない。
【００７５】
続いて、図５Ｂに示す断面構造を得るまでの工程について説明する。
フォトレジスト膜２０１をマスクにして、酸化膜２００及びシリコン基板１を異方性ドライエッチングしてビアホール２５を形成する。酸化膜２００のエッチングガスは、例えばＣ４Ｆ６、Ｏ２、Ａｒを使用する。シリコン基板１のエッチングガスは、例えばＳＦ６、Ｃ４Ｆ８を用いる。ビアホール２５は、例えば直径が５μｍ〜１０μｍ、アスペクト比は５〜１０とする。残存するフォトレジスト膜２０１は、アッシングによって除去する。
【００７６】
この後、ビアホール２５内に低誘電率膜２０２（第１の絶縁膜）をスピンコート法によって充填する。低誘電率膜２０２は、ＳｉＣＯＨなどが用いられ、その膜厚は例えば１μｍ〜１．５μｍとする。さらに、低誘電率膜２０２を異方性エッチバックし、シリコン基板表面を覆う低誘電率膜２０２の厚さを、例えば０．２μｍ〜０．３μｍにする。エッチングガスは、例えばＣ４Ｆ６、Ｏ２、Ａｒを使用する。
【００７７】
図５Ｃに示すように、低誘電率膜２０２の上にハードマスク膜２０３を形成する。ハードマスク膜２０３は、低誘電率膜２０２に対するエッチング選択比が高い絶縁膜、例えば、ＳｉＮ又はＳｉＣなどをＣＶＤ法によって１μｍ〜３μｍの厚さに形成する。
【００７８】
続いて、ハードマスク膜２０３の上に、フォトレジスト膜２０４をスピンコート法によって塗布する。フォトレジスト膜２０４には、フォトリソグラフィによって開口部２０４Ａを形成する。開口部２０４Ａは、ビアホール２５の幅より、ビアホール２５の内壁に残したい低誘電率膜２０２の厚さ分だけ狭い。ビアホール２５の内壁に残す低誘電率膜２０２の目標値は、例えば０．２μｍ〜１μｍとする。
【００７９】
さらに、図５Ｄに示す断面構造を得るまでの工程について説明する。
フォトレジスト膜２０４をマスクにしてハードマスク膜２０３を異方性ドライエッチングする。続いて、フォトレジスト膜２０４と、ハードマスク膜２０３をマスクにして低誘電率膜２０２をエッチングし、ビアホール２５内に第２のホール２６を形成する。エッチング後に残るシリコン基板表面を覆う低誘電率膜２０２の厚さは、例えば０．１５μｍ〜０．２μｍとする。また、ビアホール２５の側壁及び底部に残る低誘電率膜２０２の厚さは、例えば０．２μｍ〜１μｍとする。低誘電率膜２０２のエッチングガスは、例えばＣ４Ｆ６、Ｏ２、Ａｒを使用する。このエッチングの過程で、フォトレジスト膜２０４及びハードマスク膜２０３は、除去される。
【００８０】
さらに、ビアホール２５の側壁及び底部にバリアメタル膜２０５と、不図示のシード層とをスパッタ法によって順番に積層する。さらに、ビアホール２５内に導電材であるＣｕ膜２０７をめっき法によって埋め込む。ＣＭＰ法によって余分なＣｕ膜２０７及びバリアメタル膜２０５を除去した後、低誘電率膜２０２及びＣｕ膜２０７の上に保護膜２０８を３０ｎｍ〜５０ｎｍの厚さに形成する。
【００８１】
図５Ｅに示すように、保護膜２０８上に、コンタクトビア露光用の下地膜２０９として、ＴＥＯＳ膜又はＳｉＯ２をＣＶＤ法によって形成する。さらに、その上にＢＡＲＣ膜２１０と、ＡｒＦ用フォトレジスト膜２１１を順番に形成する。さらに、フォトレジスト膜２１１をフォトリソグラフィでパターニングして開口部２１１Ａを複数形成する。
【００８２】
図５Ｆに示すように、フォトレジスト膜２１１をマスクにしてＢＡＲＣ膜２１０及び下地膜２０９をエッチングする。さらに、フォトレジスト膜２１１、ＢＡＲＣ膜２１０、下地膜２０９をマスクにして、保護膜２０８と、低誘電率膜２０２、酸化膜２００をエッチングしてコンタクトビア２１５（第３のホール）を形成する。コンタクトビア２１５は、ソース／ドレイン電極１２Ａに到達する深さにする。また、エッチング後の表面には、下地膜２０９が露出する。
【００８３】
図５Ｇに示すように、コンタクトビア２１５の内壁を覆うようにＴｉなどからなるバリアメタル膜２１７をスパッタ法又はＡＬＤ法（Atomic Layer Deposition）により堆積させる。この後、コンタクトビア２１５内に導電膜としてＷ膜２１８をＣＶＤ法を用いて埋め込む。
【００８４】
次に、図５Ｈに示す断面構造を得るまでの工程について説明する。
まず、ＣＭＰ法によって、Ｗ膜２１８、バリアメタル膜２１７、下地膜２０９を除去する。これによって、ソース／ドレイン電極１２Ａに電気的に接続される導電性プラグ２１９が形成される。
続いて、ビアホール２５及びコンタクトビア２１５に接続する下層配線の層間絶縁膜として、低誘電率膜２２０を例えばＣＶＤ法又はスピンコート法によって形成する。低誘電率膜２２０は、例えば、ＳｉＯＣ又はＳｉＣＯＨからなる。低誘電率膜２２０は、低誘電率膜２０２と同じ材料から形成しても良いし、異なる材料でも良い。以降は、図１Ｋ以降と同様のプロセスが実行される。
【００８５】
以上、説明したように、この実施の形態では、ビアホール２５内に埋め込まれる低誘電率膜２０２をトランジスタＴ１，Ｔ２に接続される導電性プラグ２１９を形成するコンタクトビア層間絶縁膜として使用する。従って、導電性プラグ２１９の配線容量を低減できる。
また、低誘電率膜２０２は、スピンコート法によって形成されるので、トランジスタＴ１，Ｔ２上のコンタクトビア層間絶縁膜の表面の凹凸を低減できる。このために、コンタクトビア露光時に下地膜の平坦化を目的としたＣＭＰ法による研磨が不要になる。さらに、導電性プラグ２１９の形成後のＣＭＰ法による研磨時の面内ばらつきや、ディッシング、エロージョンを低減でき、１層目の配線層との電気的な接続が良好になる。
【００８６】
（第６の実施の形態）
第６の実施の形態について図面を参照して説明する。前記の各実施の形態と同じ構成要素には同一の符号を付す。また、前記の各実施の形態と重複する説明は省略する。
最初に、図５Ａ及び図５Ｂに示すように、シリコン基板１の上方、及びビアホール２５内に低誘電率膜２０２を形成する。
【００８７】
続いて、図６Ａに示す断面構造を得るまでの工程について説明する。
最初に、低誘電率膜２０２をエッチバックして例えば２００ｎｍ〜３００ｎｍの厚さにする。さらに、低誘電率膜２０２の表層をアッシングによってＳｉＯ２からなる変質層３０１を形成する。変質層３０１は、コンタクトビア露光時の下地膜として使用される。変質層３０１の膜厚は、例えば０．１μｍ〜０．１５μｍとする。この時のアッシング条件を調整することで所望の膜厚が得られる。
【００８８】
図６Ｂに示すように、変質層３０１の上にＢＡＲＣ膜３０２と、ＡｒＦ用フォトレジスト膜３０３を順番に形成する。ＡｒＦ用フォトレジスト膜３０３には、フォトリソグラフィによってコンタクトビア形成領域を露出する開口部３０３Ａを形成する。
さらに、図６Ｃに示すように、ＡｒＦ用フォトレジスト膜３０３をマスクにしてＢＡＲＣ膜３０２と、変質層３０１と、低誘電率膜２０２と、絶縁膜２００を順番にエッチング
してコンタクトビア３０５を形成する。エッチング後の表面には、変質層３０１が露出する。
【００８９】
次に、図６Ｄに示す断面構造を得るまでの工程について説明する。
まず、コンタクトビア３０５の内壁を覆うようにＴｉなどからなるバリアメタル膜３０７をスパッタ法又はＡＬＤ法により堆積させた後、コンタクトビア３０５内にＷ膜３０９をＣＶＤ法を用いて埋め込む。次に、ＣＭＰ法によって、Ｗ膜３０９、バリアメタル膜３０７を除去する。これによって、導電性プラグ３０８が形成される。
【００９０】
さらに、変質層３０１の上に、低誘電率膜３１０として、例えばＳｉＯＣ又はＳｉＣＯＨを形成する。低誘電率膜３１０は、例えばＣＶＤ法又はスピンコート法によって、例えば０．５μ〜０．７μｍの厚さに形成する。低誘電率膜３１０は、コンタクトビア３０５に接続する下層配線の層間絶縁膜と、ビアホール２５内に充填されている低誘電率膜２０２のエッチング時のマスクとして用いられる。低誘電率膜３１０は、低誘電率膜２０２と同じ材料で形成しても良いし、異なる材料でも良い。
【００９１】
図６Ｅに示すように、低誘電率膜３１０の上には、ハードマスク膜３１１を形成する。ハードマスク膜３１１は、低誘電率膜２０２に対するエッチング選択比が高い絶縁膜、例えば、ＳｉＮ又はＳｉＣなどをＣＶＤ法によって１μｍ〜３μｍの厚さに形成する。
続いて、ハードマスク膜３１１の上に、フォトレジスト膜３１２をスピンコート法によって塗布し、フォトリソグラフィによって開口部３１２Ａを形成する。開口部３１２Ａは、ビアホール２５の幅より、ビアホール２５の内壁に残したい低誘電率膜２０２の厚さ分だけ狭い。ビアホール２５の内壁に残す低誘電率膜２０２の目標値は、例えば０．２μｍ〜１μｍとする。
【００９２】
続いて、図６Ｆに示す断面構造を得るまでの工程について説明する。
フォトレジスト膜３１２をマスクにしてハードマスク膜３１１と、低誘電率膜３１０を異方性ドライエッチングする。続いて、フォトレジスト膜３１２と、ハードマスク膜３１１と、低誘電率膜３１０をマスクにして、変質層３０１と、低誘電率膜２０２をエッチングし、ビアホール２５内に第２のホール２６を形成する。エッチング後には、低誘電率膜３１０が、例えば厚さ０．３μｍ〜０．４μｍ残る。また、ビアホール２５の側壁及び底部に残る低誘電率膜２０２は、例えば厚さ０．２μｍ〜１μｍ程度とする。低誘電率膜２０２のエッチングガスは、例えばＣ４Ｆ６、Ｏ２、Ａｒが使用される。この後は、図３Ｇ以降と同様のプロセスを実行する。
【００９３】
以上、説明したように、この実施の形態では、低誘電率膜２０２のアッシングによって変質層３０１を形成し、変質層３０１をコンタクトビア露光時の下地膜とした。下地膜をＣＶＤ法などによって形成する場合に比べてプロセスを簡略化できる。また、下地膜は、コンタクトビア研磨時にポーラスな低誘電率膜が直接研磨されることを防いでいる。その他の効果は、第５の実施の形態と同様である。
【００９４】
（第７の実施の形態）
第７の実施の形態について図面を参照して説明する。前記の各実施の形態と同じ構成要素には同一の符号を付す。また、前記の各実施の形態と重複する説明は省略する。
最初に、図３Ａ及び図３Ｂに示すように、シリコン基板１にビアホール２５を形成する。
【００９５】
続いて、図７Ａに示すように、ビアホール２５の内壁を覆うように低誘電率膜３５０（第１の絶縁膜）として、例えばＳｉＯＣなどのポーラスシリカ系絶縁膜をＣＶＤ法によって、場所に依らずに均一（Conformal）に形成する。ビアホール２５の側壁及び底部を覆
う低誘電率膜３５０は、例えば０．３μｍ〜０．５μｍの厚さにし、コンタクトビア１５上を覆う低誘電率膜１１０，３５０の合計膜厚は、例えば０．４μｍ〜０．６μｍとする。これら低誘電率膜１１０，３５０は、同じ材料でも良いし、異なる材料で形成しても良い。
【００９６】
図７Ｂに示すように、低誘電率膜３５０の表層をアッシングによってＳｉＯ２（酸化膜）に変質させて変質層３５１を形成する。変質層３５１の厚さは、例えば０．１μｍ〜０．３μｍとする。アッシング条件を調整することで所望の膜厚を得ることができる。
【００９７】
続いて、図７Ｃに示すように、変質層３５１をフッ酸を用いたウェットエッチングで除去し、ビアホール２５内に第２のホール２６を形成する。これによって、コンタクトビア１５上に残る低誘電率膜１１０，３５０の合計膜厚は、例えば０．２μｍ〜０．３μｍになる。また、ビアホール２５の側壁及び底部に残る低誘電率膜３５０の厚さは、例えば０．２μｍ〜０．３μｍになる。
【００９８】
次に、図７Ｄに示す断面構造を得るまでの工程について説明する。
ビアホール２５の側壁及び底部にバリアメタル膜３５２と不図示のシード層を形成する。さらに、ビアホール２５内に導電材としてＣｕ膜３５４をメッキ法によって埋め込む。ＣＭＰ法によって余分なＣｕ膜３５４及びバリアメタル膜３５３を除去した後、低誘電率膜３５０及びＣｕ膜３５４の上に保護膜３５５としてＳｉＮ又はＳｉＣを１５ｎｍ〜３０ｎｍの厚さに形成する。
【００９９】
続いて、保護膜３５５の上に、酸化膜３５６を形成する。酸化膜３５６は、例えば、ＴＥＯＳガスを用いたプラズマＣＶＤ法によって形成されるＳｉＯ２とし、その膜厚は１００ｎｍ程度にする。酸化膜３５６の上には、ＢＡＲＣ膜３５７を７０ｎｍ〜８０ｎｍの厚さに形成する。ＢＡＲＣ膜３５７の上には、ＡｒＦ用レジスト膜３５８をスピンコート法によって１５０ｎｍ〜２５０ｎｍの厚さに塗布する。ＡｒＦ用レジスト膜３５８には、フォトリソグラフィによって開口部３５９が形成される。開口部３５９は、例えば、導電性プラグ１６の上に１つずつ形成する。
【０１００】
図７Ｅに示す断面構造を得るまでの工程について説明する。
ＡｒＦ用レジスト膜３５８を用いて、各膜３５６，３５７をエッチングする。さらに、酸化膜３５６をマスクにして、保護膜３５５と、低誘電率膜３５０と、低誘電率膜１１０をエッチングして導電性プラグ１６を露出させる。これによって、配線溝３６２が形成される。
【０１０１】
さらに、図７Ｆに示す断面構造を得るまでの工程について説明する。
まず、配線溝３６２の内壁にバリアメタル膜３６７と、不図示のシード膜を順番に形成した後、Ｃｕ膜３６９を埋め込む。この後、ＣＭＰ法を用いてＣｕ膜３６９、バリアメタル膜３６７、酸化膜３５６及び保護膜３５５を除去する。これによって、複数の配線３７０が形成される。配線３７０は、導電性プラグ１６に電気的に接続される。この後、ビアホール２５内のＣｕ膜３５４及び配線溝３６２内のＣｕ膜３６９、低誘電率膜３５０の全面に保護膜３７１として例えばＳｉＮ又はＳｉＣをＣＶＤ法によって形成する。この後は、図１Ｎ以降と同様のプロセスを実行する。
【０１０２】
以上、説明したように、ビアホール２５の内壁及び底部を覆う低誘電率膜３５０をＣＶＤ法によって形成した場合であっても、アッシングによって変質層３５１を形成することで、低誘電率膜３５０の膜厚をコントロールできる。その他の効果は、第１の実施の形態と同様である。
【０１０３】
ここで挙げた全ての例及び条件的表現は、発明者が技術促進に貢献した発明及び概念を読者が理解するのを助けるためのものであり、ここで具体的に挙げたそのような例及び条件に限定することなく解釈するものであり、また、明細書におけるそのような例の編成は本発明の優劣を示すこととは関係ない。本発明の実施形態を詳細に説明したが、本発明の精神及び範囲から逸脱することなく、それに対して種々の変更、置換及び変形を施すことができる。
【０１０４】
以下に、前記の実施の形態の特徴を付記する。
（付記１）  半導体基板上に半導体素子を形成する工程と、前記半導体素子の上方に層間絶縁膜を形成する工程と、前記層間絶縁膜を貫通して、前記半導体基板をエッチングして第１のホールを形成する工程と、前記第１のホール内に絶縁膜を形成する工程と、前記第１のホール内の前記絶縁膜をエッチングして第２のホールを形成する工程と、前記絶縁膜で覆われた前記第２のホール内に導電膜を埋め込む工程と、前記半導体基板上方に配線層を形成する工程と、前記半導体基板の他方の面を薄化し、前記第２のホール内の前記導電性膜を露出させる工程と、を含むことを特徴とする半導体装置の製造方法。
（付記２）  前記絶縁膜として、ポーラスシリカ系低誘電率膜をスピンコート法によって形成する付記１に記載の半導体装置の製造方法。
（付記３）  前記絶縁膜を形成する前に、前記半導体基板の上方に層間絶縁膜を形成し、前記層間絶縁膜に前記半導体素子に接続される導電性プラグを形成する工程を含み、前記第１のホールを形成する工程は、前記層間絶縁膜及び前記半導体基板をエッチングすることを特徴とする付記１又は付記２に記載の半導体装置の製造方法。
（付記４）  前記第１のホール内の前記絶縁膜の膜厚をエッチングによって減少させる工程は、前記半導体基板の上方の前記絶縁膜の膜厚を異方性エッチバックによって減少させる工程を含むことを特徴とする付記１又は付記２に記載の半導体装置の製造方法。
（付記５）  前記第２のホールを形成する工程は、前記絶縁膜の表層を変質させる工程と、変質部分をエッチングによって除去する工程と、を含むことを特徴とする付記１又は付記２に記載の半導体装置の製造方法。
（付記６）  前記第１のホールに絶縁膜を塗布法によって埋め込んだ後、前記絶縁膜の表面をアッシングによって酸化膜に変質させて、前記絶縁膜のエッチング時のストッパ膜を形成する工程を含む付記１乃至付記４のいずかれ一項に記載の半導体装置の製造方法。
（付記７）  前記絶縁膜に、エッチングによって溝を形成する工程と、前記溝に導電材を埋め込んで配線を形成する工程と、を含むことを特徴とする付記５に記載の半導体装置の製造方法。
（付記８）  前記絶縁膜で覆われた前記第１のホール内に導電材を埋め込んだ後、前記絶縁膜をエッチングして第３のホールを形成し、前記第３のホールに導電膜を埋め込んで前記半導体素子に電気的に接続されるプラグを形成する工程と、を含むことを特徴とする付記１又は付記２に記載の半導体装置の製造方法。
（付記９）  前記第１のホールに絶縁膜を塗布法によって埋め込んだ後、前記絶縁膜の表面をアッシングによって酸化膜に変質させ、前記絶縁膜のエッチング時のストッパ膜を形成する工程を含むことを特徴とする付記８に記載の半導体装置の製造方法。
（付記１０）  前記絶縁膜は、化学気相成長法によって前記第１のホールの内壁及び底部に形成され、前記第１のホール内の前記絶縁膜の膜厚をエッチングによって減少させる工程は、前記絶縁膜の表層を変質させる工程と、変質部分をエッチングによって除去する工程と、を含むことを特徴とする付記１に記載の半導体装置の製造方法。
【符号の説明】
【０１０５】
１  シリコン基板（半導体基板）
１４  コンタクトビア層間絶縁膜
１６，６７，２１９，３０８  導電性プラグ
２５  ビアホール（第１のホール）
２６  第２のホール
３１，１１２，２０２，３５０  低誘電率膜（第１の絶縁膜）
４３，１１９，２０７  Ｃｕ膜（導電材）
６３，６５，７０  配線層
９４  絶縁膜（裏面保護膜）
１０１，３５１  変質層（変質部分）
１１３，３０１  ストッパ膜
１２８  配線溝
１３２  配線
１５，２１５，３０５  コンタクトビア
２１８，３０９  Ｗ膜（導電膜）
Ｔ１，Ｔ２  トランジスタ（半導体素子）
【図１Ａ】
0005845781.tif 000002
【図１Ｂ】
0005845781.tif 000003
【図１Ｃ】
0005845781.tif 000004
【図１Ｄ】
0005845781.tif 000005
【図１Ｅ】
0005845781.tif 000006
【図１Ｆ】
0005845781.tif 000007
【図１Ｇ】
0005845781.tif 000008
【図１Ｈ】
0005845781.tif 000009
【図１Ｉ】
0005845781.tif 000010
【図１Ｊ】
0005845781.tif 000011
【図１Ｋ】
0005845781.tif 000012
【図１Ｌ】
0005845781.tif 000013
【図１Ｍ】
0005845781.tif 000014
【図１Ｎ】
0005845781.tif 000015
【図１Ｏ】
0005845781.tif 000016
【図１Ｐ】
0005845781.tif 000017
【図１Ｑ】
0005845781.tif 000018
【図１Ｒ】
0005845781.tif 000019
【図１Ｓ】
0005845781.tif 000020
【図２Ａ】
0005845781.tif 000021
【図２Ｂ】
0005845781.tif 000022
【図２Ｃ】
0005845781.tif 000023
【図２Ｄ】
0005845781.tif 000024
【図２Ｅ】
0005845781.tif 000025
【図３Ａ】
0005845781.tif 000026
【図３Ｂ】
0005845781.tif 000027
【図３Ｃ】
0005845781.tif 000028
【図３Ｄ】
0005845781.tif 000029
【図３Ｅ】
0005845781.tif 000030
【図３Ｆ】
0005845781.tif 000031
【図３Ｇ】
0005845781.tif 000032
【図３Ｈ】
0005845781.tif 000033
【図３Ｉ】
0005845781.tif 000034
【図３Ｊ】
0005845781.tif 000035
【図４Ａ】
0005845781.tif 000036
【図４Ｂ】
0005845781.tif 000037
【図４Ｃ】
0005845781.tif 000038
【図４Ｄ】
0005845781.tif 000039
【図４Ｅ】
0005845781.tif 000040
【図４Ｆ】
0005845781.tif 000041
【図５Ａ】
0005845781.tif 000042
【図５Ｂ】
0005845781.tif 000043
【図５Ｃ】
0005845781.tif 000044
【図５Ｄ】
0005845781.tif 000045
【図５Ｅ】
0005845781.tif 000046
【図５Ｆ】
0005845781.tif 000047
【図５Ｇ】
0005845781.tif 000048
【図５Ｈ】
0005845781.tif 000049
【図６Ａ】
0005845781.tif 000050
【図６Ｂ】
0005845781.tif 000051
【図６Ｃ】
0005845781.tif 000052
【図６Ｄ】
0005845781.tif 000053
【図６Ｅ】
0005845781.tif 000054
【図６Ｆ】
0005845781.tif 000055
【図７Ａ】
0005845781.tif 000056
【図７Ｂ】
0005845781.tif 000057
【図７Ｃ】
0005845781.tif 000058
【図７Ｄ】
0005845781.tif 000059
【図７Ｅ】
0005845781.tif 000060
【図７Ｆ】
0005845781.tif 000061