(57)【特許請求の範囲】
【請求項１】
ＩＣとコンデンサとが実装される第１配線層、第１誘電体層、第２配線層、第２誘電体層、第３配線層の順に積層され、前記第１誘電体層、前記第２配線層、及び前記第２誘電体層を貫通する複数の電源ビア、及び、前記第１誘電体層を貫通する複数のグランドビアを有する多層基板における前記コンデンサの配置支援を行うコンデンサ配置支援方法であって、
前記第１配線層に形成され、前記ＩＣのグランド端子と該グランド端子近傍のグランドビアとを接続するグランド配線、並びに、前記コンデンサのグランド端子と該グランド端子近傍のグランドビアとを接続するグランド配線の幅Ｘと長さＹ、前記第１配線層に形成され、前記ＩＣの電源端子と該電源端子近傍の電源ビアとを接続する電源配線、並びに、前記コンデンサの電源端子と該電源端子近傍の電源ビアとを接続する電源配線の幅ｘと長さｙ、前記第３層配線層に形成され、前記ＩＣの電源端子と接続される電源ビアと前記コンデンサの電源端子と接続される電源ビアとを接続する電源配線の幅Ｗ、前記第１誘電体層の厚みｈ、前記第２誘電体層の厚みＨ、前記ＩＣのグランド端子に接続されるグランドビアの数ｍ、前記ＩＣの電源端子に接続される電源ビアの数Ｍ、前記コンデンサのグランド端子に接続されるグランドビアの数ｎ、前記コンデンサの電源端子に接続される電源ビアの数Ｎ、前記電源ビア、前記グランドビアの直径Ｒ、前記コンデンサのインピーダンスＺｃ、ターゲット周波数ｆＴ、及び、該ターゲット周波数ｆＴにおける前記ＩＣのターゲットインピーダンスＺＴを含む複数のパラメータ値の入力を受付ける入力ステップと、
前記入力ステップにおいて入力された前記複数のパラメータ値から、次式（１）に基づいて、前記ＩＣの電源端子に接続される前記電源ビアと、前記コンデンサの電源端子に接続される前記電源ビアとの最大距離Ｌｍａｘを演算する最大距離演算ステップと、を備えることを特徴とするコンデンサ配置支援方法。
【数１】
0005904005.tif 000010
ただし、Ｚａｌｌは、次式（２）で表される。
【数２】
0005904005.tif 000011
【請求項２】
前記最大距離演算ステップにおいて算出された前記最大距離Ｌｍａｘを表示する表示ステップを備えることを特徴とする請求項１に記載のコンデンサ配置支援方法。
【請求項３】
ＩＣとコンデンサとが実装される第１配線層、第１誘電体層、第２配線層、第２誘電体層、第３配線層の順に積層され、前記第１誘電体層、前記第２配線層、及び前記第２誘電体層を貫通する複数の電源ビア、及び、前記第１誘電体層を貫通する複数のグランドビアを有する多層基板における前記コンデンサの配置支援を行うコンデンサ配置支援装置であって、
前記第１配線層に形成され、前記ＩＣのグランド端子と該グランド端子近傍のグランドビアとを接続するグランド配線、並びに、前記コンデンサのグランド端子と該グランド端子近傍のグランドビアとを接続するグランド配線の幅Ｘと長さＹ、前記第１配線層に形成され、前記ＩＣの電源端子と該電源端子近傍の電源ビアとを接続する電源配線、並びに、前記コンデンサの電源端子と該電源端子近傍の電源ビアとを接続する電源配線の幅ｘと長さｙ、前記第３層配線層に形成され、前記ＩＣの電源端子と接続される電源ビアと前記コンデンサの電源端子と接続される電源ビアとを接続する電源配線の幅Ｗ、前記第１誘電体層の厚みｈ、前記第２誘電体層の厚みＨ、前記ＩＣのグランド端子に接続されるグランドビアの数ｍ、前記ＩＣの電源端子に接続される電源ビアの数Ｍ、前記コンデンサのグランド端子に接続されるグランドビアの数ｎ、前記コンデンサの電源端子に接続される電源ビアの数Ｎ、前記電源ビア、前記グランドビアの直径Ｒ、前記コンデンサのインピーダンスＺｃ、ターゲット周波数ｆＴ、及び、該ターゲット周波数ｆＴにおける前記ＩＣのターゲットインピーダンスＺＴを含む複数のパラメータ値の入力を受付ける入力手段と、
前記入力手段により入力された前記複数のパラメータ値から、次式（１）に基づいて、前記ＩＣの電源端子に接続される前記電源ビアと、前記コンデンサの電源端子に接続される前記電源ビアとの最大距離Ｌｍａｘを演算する最大距離演算手段と、を備えることを特徴とするコンデンサ配置支援装置。
【数３】
0005904005.tif 000012
ただし、Ｚａｌｌは、次式（２）で表される。
【数４】
0005904005.tif 000013
【請求項４】
前記最大距離演算手段により算出された前記最大距離Ｌｍａｘを表示する表示手段を備えることを特徴とする請求項３に記載のコンデンサ配置支援装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コンデンサ配置支援方法及びコンデンサ配置支援装置に関する。
【背景技術】
【０００２】
ディジタル回路では、ＩＣの電源インピーダンスを下げるとともに、ノイズを除去するために、ＩＣの電源端子周辺にデカップリングコンデンサ（以下、単に「コンデンサ」ともいう）が使用される。ところで、電源インピーダンスが目標値（以下「ターゲットインピーダンス」という）以下となるように設計するには、コンデンサの配置も問題となる。これは、コンデンサの配置によって、ＩＣとコンデンサとをつなぐ配線のインダクタンスが変化するためである。
【０００３】
そのため、従来の手法では、一旦コンデンサの配置を決めた後、電源インピーダンスを計算し、電源インピーダンスがターゲットインピーダンスを満たさない場合は、コンデンサの配置を変更し、再度電源インピーダンスを計算するなどの試行錯誤が必要であった。また、このようにコンデンサの配置を適切に変更するには熟練した技術が必要であった。そのため、これらの要因が、電子回路基板の開発期間の短縮やコスト削減の妨げとなっていた。
【０００４】
このような問題を解消することができる技術として、電源配線の幅や電源配線とグランドプレーンとの間の誘電体の厚みなどの所定のデータに基づいて、ターゲットインピーダンスを満たすようにコンデンサを配置することができる電源配線長を求めて提示するコンデンサ配置支援装置が特許文献１に開示されている。
【０００５】
より具体的には、このコンデンサ配置支援装置によれば、電源配線の幅、電源配線とグランドプレーンとの間に設けられた誘電体の厚み、コンデンサのインピーダンス、ターゲット周波数、及び該ターゲット周波数におけるＩＣのターゲットインピーダンスが入力されると、演算式を用いて、電源配線の最大許容配線長、すなわち、コンデンサを配置することが可能な範囲が算出されて表示される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】国際公開第２０１１／１５１９９２号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献１に記載のコンデンサ配置支援装置によれば、試行錯誤を重ねることなく、簡易に、コンデンサの適切な配置を設定することが可能となる。しかしながら、このコンデンサ配置支援装置は、ＩＣとコンデンサとを接続する電源配線が該ＩＣ及びコンデンサが実装される実装面にのみ形成されており、かつ裏面が全面グランドである基板を対象としている。したがって、例えば、層間貫通ビアを介して、電源配線が複数の層（内層）にわたって配線される多層基板に対しては適用することができないという問題点があった。
【０００８】
本発明は、上記問題点を解消する為になされたものであり、ＩＣの電源端子とコンデンサとを接続する電源配線がビアを介して複数の層にわたって配線される多層基板において、試行錯誤を重ねることなく、より簡易に、コンデンサの適切な配置を設定することが可能なコンデンサ配置支援方法及びコンデンサ配置支援装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係るコンデンサ配置支援方法は、ＩＣとコンデンサとが実装される第１配線層、第１誘電体層、第２配線層、第２誘電体層、第３配線層の順に積層され、第１誘電体層、第２配線層、及び第２誘電体層を貫通する複数の電源ビア、及び、第１誘電体層を貫通する複数のグランドビアを有する多層基板におけるコンデンサの配置支援を行うコンデンサ配置支援方法であって、第１配線層に形成され、ＩＣのグランド端子と該グランド端子近傍のグランドビアとを接続するグランド配線、並びに、コンデンサのグランド端子と該グランド端子近傍のグランドビアとを接続するグランド配線の幅Ｘと長さＹ、第１配線層に形成され、ＩＣの電源端子と該電源端子近傍の電源ビアとを接続する電源配線、並びに、コンデンサの電源端子と該電源端子近傍の電源ビアとを接続する電源配線の幅ｘと長さｙ、第３層配線層に形成され、ＩＣの電源端子と接続される電源ビアと、コンデンサの電源端子と接続される電源ビアとを接続する電源配線の幅Ｗ、第１誘電体層の厚みｈ、第２誘電体層の厚みＨ、ＩＣのグランド端子に接続されるグランドビアの数ｍ、ＩＣの電源端子に接続される電源ビアの数Ｍ、コンデンサのグランド端子に接続されるグランドビアの数ｎ、コンデンサの電源端子に接続される電源ビアの数Ｎ、電源ビア、グランドビアの直径Ｒ、コンデンサのインピーダンスＺｃ、ターゲット周波数ｆＴ、及び、該ターゲット周波数ｆＴにおけるＩＣのターゲットインピーダンスＺＴを含む複数のパラメータ値の入力を受付ける入力ステップと、入力ステップにおいて入力された複数のパラメータ値から、次式（１）に基づいて、ＩＣの電源端子に接続される電源ビアと、コンデンサの電源端子に接続される電源ビアとの最大距離Ｌｍａｘを演算する最大距離演算ステップとを備えることを特徴とする。
【数１】
0005904005.tif 000002
ただし、Ｚａｌｌは、次式（２）で表される。
【数２】
0005904005.tif 000003
【００１０】
また、本発明に係るコンデンサ配置支援装置は、ＩＣとコンデンサとが実装される第１配線層、第１誘電体層、第２配線層、第２誘電体層、第３配線層の順に積層され、第１誘電体層、第２配線層、及び第２誘電体層を貫通する複数の電源ビア、及び、第１誘電体層を貫通する複数のグランドビアを有する多層基板におけるコンデンサの配置支援を行うコンデンサ配置支援装置であって、第１配線層に形成され、ＩＣのグランド端子と該グランド端子近傍のグランドビアとを接続するグランド配線、並びに、コンデンサのグランド端子と該グランド端子近傍のグランドビアとを接続するグランド配線の幅Ｘと長さＹ、第１配線層に形成され、ＩＣの電源端子と該電源端子近傍の電源ビアとを接続する電源配線、並びに、コンデンサの電源端子と該電源端子近傍の電源ビアとを接続する電源配線の幅ｘと長さｙ、第３層配線層に形成され、ＩＣの電源端子と接続される電源ビアとコンデンサの電源端子と接続される電源ビアとを接続する電源配線の幅Ｗ、第１誘電体層の厚みｈ、第２誘電体層の厚みＨ、ＩＣのグランド端子に接続されるグランドビアの数ｍ、ＩＣの電源端子に接続される電源ビアの数Ｍ、コンデンサのグランド端子に接続されるグランドビアの数ｎ、コンデンサの電源端子に接続される電源ビアの数Ｎ、電源ビア、グランドビアの直径Ｒ、コンデンサのインピーダンスＺｃ、ターゲット周波数ｆＴ、及び、該ターゲット周波数ｆＴにおけるＩＣのターゲットインピーダンスＺＴを含む複数のパラメータ値の入力を受付ける入力手段と、入力手段により入力された複数のパラメータ値から、次式（１）に基づいて、ＩＣの電源端子に接続される電源ビアと、コンデンサの電源端子に接続される電源ビアとの最大距離Ｌｍａｘを演算する最大距離演算手段とを備えることを特徴とする。
【数３】
0005904005.tif 000004
ただし、Ｚａｌｌは、次式（２）で表される。
【数４】
0005904005.tif 000005
【００１１】
本発明に係るコンデンサ配置支援方法、又はコンデンサ配置支援装置によれば、第１配線層に形成され、ＩＣのグランド端子と該グランド端子近傍のグランドビアとを接続するグランド配線、並びに、コンデンサのグランド端子と該グランド端子近傍のグランドビアとを接続するグランド配線の幅Ｘと長さＹ、第１配線層に形成され、ＩＣの電源端子と該電源端子近傍の電源ビアとを接続する電源配線、並びに、コンデンサの電源端子と該電源端子近傍の電源ビアとを接続する電源配線の幅ｘと長さｙ、第１誘電体層の厚みｈ、コンデンサのインピーダンスＺｃ、ターゲット周波数ｆＴ、及び、該ターゲット周波数ｆＴにおけるＩＣのターゲットインピーダンスＺＴに加えて、第３層配線層に形成され、ＩＣの電源端子と接続される電源ビアとコンデンサの電源端子と接続される電源ビアとを接続する電源配線の幅Ｗ、第２誘電体層の厚みＨ、ＩＣのグランド端子に接続されるグランドビアの数ｍ、ＩＣの電源端子に接続される電源ビアの数Ｍ、コンデンサのグランド端子に接続されるグランドビアの数ｎ、コンデンサの電源端子に接続される電源ビアの数Ｎ、電源ビア、グランドビアの直径Ｒを含む複数のパラメータ値が入力されると、上式（１）から、ＩＣの電源端子に接続される電源ビアと、コンデンサの電源端子に接続される電源ビアとの最大距離Ｌｍａｘ、すなわち、コンデンサを配置することができる配置可能距離／範囲が直接算出される。よって、ＩＣの電源端子とコンデンサとを接続する電源配線がビアを介して複数の層にわたって配線される多層基板において、試行錯誤を重ねることなく、より簡易に、コンデンサの適切な配置を設定することが可能となる。
【００１２】
本発明に係るコンデンサ配置支援方法は、最大距離演算ステップにおいて算出された最大距離Ｌｍａｘを表示する表示ステップを備えることが好ましい。
【００１３】
また、本発明に係るコンデンサ配置支援装置は、最大距離演算手段により算出された最大距離Ｌｍａｘを表示する表示手段を備えることが好ましい。
【００１４】
この場合、算出された、ＩＣの電源端子に接続される電源ビアとコンデンサの電源端子に接続される電源ビアとの最大距離Ｌｍａｘ、すなわち、コンデンサを配置することができる配置可能距離／範囲が表示される。よって、コンデンサを配置することができる配置可能距離／範囲を視覚的に認識して、該コンデンサの配置を決定することが可能となる。
【発明の効果】
【００１５】
本発明によれば、ＩＣの電源端子とコンデンサとを接続する電源配線がビアを介して複数の層にわたって配線される多層基板において、試行錯誤を重ねることなく、より簡易に、コンデンサの適切な配置を設定することが可能となる。
【図面の簡単な説明】
【００１６】
【図１】実施形態に係るコンデンサ配置支援装置の構成を示すブロック図である。
【図２】コンデンサが配置される多層基板の構成を示す縦断面図である。
【図３】多層基板を構成する第１配線層の配線パターンの一例を示す平面図である。
【図４】多層基板を構成する第３配線層の配線パターンの一例を示す平面図である。
【図５】ＩＣの電源端子に接続される電源ビアとコンデンサ接続される電源ビアとの最大距離の表示例を示す図である。
【図６】実施形態に係るコンデンサ配置支援装置による最大距離演算処理の処理手順を示すフローチャートである。
【発明を実施するための形態】
【００１７】
以下、図面を参照して本発明の好適な実施形態について詳細に説明する。なお、各図において、同一要素には同一符号を付して重複する説明を省略する。
【００１８】
まず、図１を用いて、第１実施形態に係るコンデンサ配置支援装置１の構成について説明する。図１は、コンデンサ配置支援装置１の構成を示すブロック図である。
【００１９】
コンデンサ配置支援装置１は、ユーザから入力される複数のパラメータ値（入力データ）に基づいて、ＩＣ２１０から見た電源インピーダンスがターゲットインピーダンス以下となるように、デカップリングコンデンサを配置することができる範囲（最大距離）を提示することにより、多層基板の基板設計を支援するものである。そのために、コンデンサ配置支援装置１は、入力部１０、情報処理ユニット２０、及び、表示部３０を備えている。また、情報処理ユニット２０は、最大距離演算部２１を有している。なお、ＩＣ２１０から見た電源インピーダンスとは、ＩＣ２１０の電源端子２１０ａでのインピーダンス、すなわち、電源端子２１０ａが接続される導体パッドから出て、グランド端子２１０ｂが接続される導体パッドに帰ってくるまでの経路が持つインピーダンスのことである。
【００２０】
ここでは、図２〜４に示される多層基板１００にコンデンサ２２０を配置する場合を例にして説明する。そこで、まず始めに、図２〜４を併せて参照しつつ、多層基板１００の構成について説明する。ここで、図２は、多層基板１００の構成を示す縦断面図である。また、図３は、多層基板１００を構成する第１配線層１０１の配線パターンの一例を示す平面図であり、図４は、多層基板１００を構成する第３配線層１０３の配線パターンの一例を示す平面図である。
【００２１】
多層基板１００は、多層構造を持ち、図２において上側から、第１配線層１０１、第１誘電体層１０５、第２配線層１０２、第２誘電体層１０６、第３配線層１０３、第３誘電体層１０７、及び、第４配線層１０４が順番に積層されて構成されている。多層基板１００の内部には、第１誘電体層１０５を厚み方向に貫通し、第１配線層１０１と第２配線層１０２とを電気的に接続する複数（本実施形態では３つ）のグランドビア１２２，１４３，１４４が形成されている。また、多層基板１００の内部には、第１誘電体層１０５、第２配線層１０２、及び第２誘電体層１０６を厚み方向に貫通し、第１配線層１０１と第３配線層１０３とを電気的に接続する複数（本実施形態では３つ）の電源ビア１２１，１４１，１４２が形成されている。
【００２２】
第１配線層１０１には、例えば銅箔などからなるプリント配線が形成され、ＩＣ２１０やコンデンサ２２０等の電子部品がハンダ付けなどによって実装される。ここで、ＩＣ２１０としては、例えば、比較的大電流で駆動される電源管理ＩＣ（パワーマネージメントＩＣ）などが挙げられる。ＩＣ２１０は、例えば、ＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）パッケージのＩＣであり、ボール状電極（バンプ）を用いたフェースダウン実装によって、第１配線層１０１に実装される。また、本実施形態では、コンデンサ２２０としてチップ型の３端子コンデンサを用いた。この３端子コンデンサ２２０は、ＩＣ２１０の動作に必要な電気を供給するとともに、電源配線を経由して入り込むノイズや、ＩＣ２１０の動作により発生するノイズを除去する。
【００２３】
第１配線層１０１には、銅箔などからなり、ＩＣ２１０の電源端子２１０ａと、該電源端子２１０ａ近傍に形成される電源ビア１２１とを接続する電源配線１１１、及び、ＩＣ２１０のグランド端子２１０ｂと、該グランド端子２１０ｂ近傍に形成されるグランドビア１２２とを接続するグランド配線１１２が形成される。また、第１配線層１０１には、３端子コンデンサ２２０の２つの貫通端子（電源端子）２２０ａ，２２０ｂそれぞれが接続される２つの導電パッド１３１，１３２が形成される。該導電パッド１３１には電源ビア１４１が接続され、導電パッド１３２には電源ビア１４２が接続される。さらに、第１配線層１０１には、３端子コンデンサ２２０の２つのグランド端子２２０ｃ，２２０ｄそれぞれが接続される２つの導電パッド１３３，１３４が形成される。該導電パッド１３３，１３４は面グランド１０８を介してグランドビア１４３，１４４と接続される。なお、本実施形態では、３端子コンデンサ２２０のグランド端子２２０ｃ，２２０ｄとグランドビア１４３，１４４とを接続するグランド配線、及び、３端子コンデンサ２２０の貫通端子（電源端子）２２０ａ，２２０ｂと電源ビア１４１，１４２とを接続する電源配線は無視することができる。
【００２４】
第１誘電体層１０５、第２誘電体層１０６、及び第３誘電体層１０７それぞれは、例えば、絶縁性の樹脂やセラミックス等の誘電体から形成された絶縁層である。
【００２５】
第２配線層１０２は、銅箔などからなるグランドパターンが略全面に形成された所謂ベタグランド層である。なお、第２配線層１０２には、上述したグランドビア１２２，１４３，１４４それぞれが接続される。
【００２６】
第３配線層１０３には、銅箔などからなり、ＩＣ２１０の電源端子２１０ａと接続される電源ビア１２１と、３端子コンデンサ２２０の貫通端子（電源端子）２２０ａ，２２０ｂと接続される電源ビア１４１，１４２とを接続する電源配線１１０が形成される。なお、電源配線１１０以外の領域は、面グランド１０９が形成される。
【００２７】
上述したように多層基板１００が形成されることにより、ＩＣ２１０の電源端子２１０ａは、電源配線１１１、電源ビア１２１、電源配線１１０、及び、電源ビア１４１，１４２を介して３端子コンデンサ２２０の貫通端子（電源端子）２２０ａ，２２０ｂと接続される。すなわち、ＩＣ２１０の電源−グランド間に３端子コンデンサ２２０が挿入される。なお、第４配線層１０４には、例えば、ＩＣ２１０等の電子部品の信号配線等が形成される。
【００２８】
図１に戻り説明を続ける。入力部１０は、例えば、キーボードやタッチパネルなどから構成され、ユーザから入力される複数のパラメータ値（データ）を受け付ける。より具体的には、入力部１０は、第１配線層１０１に形成されるグランド配線１１２の幅Ｘ（ｍｍ）と長さＹ（ｍｍ）、第１配線層１０１に形成される電源配線１１１の幅ｘ（ｍｍ）と長さｙ（ｍｍ）、第３配線層１０３に形成される電源配線１１０の幅Ｗ（ｍｍ）、第１誘電体層１０５の厚みｈ（ｍｍ）、第２誘電体層１０６の厚みＨ（ｍｍ）、３端子コンデンサ２２０のグランド端子２２０ｃ，２２０ｄに接続されるグランドビア１４３，１４４の数ｎ（個）、３端子コンデンサ２２０の電源端子２２０ａ，２２０ｂに接続される電源ビア１４１，１４２の数Ｎ（個）、ＩＣ２１０のグランド端子２１０ｂに接続されるグランドビア１２２の数ｍ（個）、ＩＣ２１０の電源端子２１０ａに接続される電源ビア１２１の数Ｍ（個）、電源ビア１２１，１４１，１４２、グランドビア１２２，１４３，１４４の直径Ｒ（ｍｍ）、３端子コンデンサ２２０のインピーダンスＺｃ（Ω）、ターゲット周波数ｆＴ（ＭＨｚ）、及び、該ターゲット周波数ｆＴにおけるＩＣ２１０のターゲットインピーダンスＺＴ（Ω）を受け付ける。すなわち、入力部１０は特許請求の範囲に記載の入力手段として機能する。なお、これらのパラメータ値（入力データ）は、予め入力され、メモリに記憶されていてもよい。また、ＩＣ２１０の電源に要求されるターゲットインピーダンスＺＴと、このターゲットインピーダンスＺＴを満足させる周波数の上限（ターゲット周波数ｆＴ）は予め開示されているものとする。
【００２９】
情報処理ユニット２０は、入力部１０により受け付けられた上記複数のパラメータ値（入力データ）から、演算式に従って、電源ビア１２１と電源ビア１４１との最大距離、すなわち、３端子コンデンサ２２０を配置することができるＩＣ２１０からの距離を演算するものである。情報処理ユニット２０は、受け付けられたパラメータ値（入力データ）に対して演算処理を行うマイクロプロセッサ、該マイクロプロセッサに各処理を実行させるためのプログラム（演算式を含む）やデータを記憶するＲＯＭ、演算結果などの各種データを一時的に記憶するＲＡＭ等により構成されている。情報処理ユニット２０では、ＲＯＭに記憶されているプログラムが、マイクロプロセッサによって実行されることにより、最大距離演算部２１の機能が実現される。
【００３０】
最大距離演算部２１は、入力部１０により入力された、グランド配線１１２の幅Ｘ（ｍｍ）と長さＹ（ｍｍ）、電源配線１１１の幅ｘ（ｍｍ）と長さｙ（ｍｍ）、電源配線１１０の幅Ｗ（ｍｍ）、第１誘電体層１０５の厚みｈ（ｍｍ）、第２誘電体層１０６の厚みＨ（ｍｍ）、３端子コンデンサ２２０のグランド端子２２０ｃ，２２０ｄに接続されるグランドビア１４３，１４４の数ｎ（個）、３端子コンデンサ２２０の電源端子２２０ａ，２２０ｂに接続される電源ビア１４１，１４２の数Ｎ（個）、ＩＣ２１０のグランド端子２１０ｂに接続されるグランドビア１２２の数ｍ（個）、ＩＣ２１０の電源端子２１０ａに接続される電源ビア１２１の数Ｍ（個）、電源ビア１２１，１４１，１４２、グランドビア１２２，１４３，１４４の直径Ｒ（ｍｍ）、３端子コンデンサ２２０のインピーダンスＺｃ（Ω）、ターゲット周波数ｆＴ（ＭＨｚ）、及び、ターゲットインピーダンスＺＴ（Ω）から、次式（１）に基づいて、電源ビア１２１と電源ビア１４１との最大距離Ｌｍａｘを演算する。
【数５】
0005904005.tif 000006
ただし、Ｚａｌｌは、次式（２）で表される。
【数６】
0005904005.tif 000007
【００３１】
すなわち、最大距離演算部２１は、特許請求の範囲に記載の最大距離演算手段として機能する。なお、算出された最大距離Ｌｍａｘなどの演算結果は、表示部３０に出力される。
【００３２】
表示部３０は、例えば、ＬＣＤディスプレイなどから構成され、入力部１０によって受け付けられた複数のパラメータ値（入力データ）や、最大距離Ｌｍａｘなどの演算結果を表示する。すなわち、表示部３０は特許請求の範囲に記載の表示手段として機能する。ここで、ＩＣ２１０の電源端子２１０ａに接続される電源ビア１２１と、３端子コンデンサ２２０の貫通端子（電源端子）２２０ａに接続される電源ビア１４１との最大距離Ｌｍａｘの表示例を図５に示す。
【００３３】
図５に示されるように、ＩＣ２１０の電源端子２１０ａに接続される電源ビア１２１と、３端子コンデンサ２２０の貫通端子（電源端子）２２０ａに接続される電源ビア１４１との距離が、最大距離Ｌｍａｘ以下となるように３端子コンデンサ２２０を配置することによって、電源インピーダンスがターゲットインピーダンスＺＴ以下になるように設計することができる。すなわち、図５に示される、電源ビア１２１を中心とし最大距離（配置可能距離）Ｌｍａｘを半径とする円の中（配置可能範囲）に電源ビア１４１を配置することにより、電源インピーダンスを、ターゲットインピーダンスＺＴ以下にすることができる。
【００３４】
なお、３端子コンデンサ２２０の貫通端子（電源端子）２２０ａ，２２０ｂは２つあるが、少なくともいずれか一方と接続される電源ビア（本実施形態では電源ビア１２１）が図５の円の中に入っていればよい。なお、３端子コンデンサに代えて２端子コンデンサを用いた場合には、電源側の端子が接続される電源ビアが当該円の中に入ればよい。
【００３５】
次に、図６を参照しつつ、コンデンサ配置支援装置１の動作、及びコンデンサ配置支援方法について説明する。図６は、コンデンサ配置支援装置１による最大距離演算処理の処理手順を示すフローチャートである。なお、ここでは、上述した図２〜４に示される多層基板１００に３端子コンデンサ２２０を配置する場合を例にして説明する。
【００３６】
ステップＳ１００では、ユーザから入力される複数のパラメータ値（データ）が受け付けられる。より具体的には、第１配線層１０１に形成されるグランド配線１１２の幅Ｘ（ｍｍ）と長さＹ（ｍｍ）、第１配線層１０１に形成される電源配線１１１の幅ｘ（ｍｍ）と長さｙ（ｍｍ）、第３配線層１０３に形成される電源配線１１０の幅Ｗ（ｍｍ）、第１誘電体層１０５の厚みｈ（ｍｍ）、第２誘電体層１０６の厚みＨ（ｍｍ）、３端子コンデンサ２２０のグランド端子２２０ｃ，２２０ｄに接続されるグランドビア１４３，１４４の数ｎ（個）、３端子コンデンサ２２０の電源端子２２０ａ，２２０ｂに接続される電源ビア１４１，１４２の数Ｎ（個）、ＩＣ２１０のグランド端子２１０ｂに接続されるグランドビア１２２の数ｍ（個）、ＩＣ２１０の電源端子２１０ａに接続される電源ビア１２１の数Ｍ（個）、電源ビア１２１，１４１，１４２、グランドビア１２２，１４３，１４４の直径Ｒ（ｍｍ）、３端子コンデンサ２２０のインピーダンスＺｃ（Ω）、ターゲット周波数ｆＴ（ＭＨｚ）、及び、該ターゲット周波数ｆＴにおけるＩＣ２１０のターゲットインピーダンスＺＴ（Ω）が受け付けられる。
【００３７】
ステップＳ１０２では、ステップＳ１００で受け付けられた、グランド配線１１２の幅Ｘ（ｍｍ）と長さＹ（ｍｍ）、電源配線１１１の幅ｘ（ｍｍ）と長さｙ（ｍｍ）、電源配線１１０の幅Ｗ（ｍｍ）、第１誘電体層１０５の厚みｈ（ｍｍ）、第２誘電体層１０６の厚みＨ（ｍｍ）、３端子コンデンサ２２０のグランド端子２２０ｃ，２２０ｄに接続されるグランドビア１４３，１４４の数ｎ（個）、３端子コンデンサ２２０の電源端子２２０ａ，２２０ｂに接続される電源ビア１４１，１４２の数Ｎ（個）、ＩＣ２１０のグランド端子２１０ｂに接続されるグランドビア１２２の数ｍ（個）、ＩＣ２１０の電源端子２１０ａに接続される電源ビア１２１の数Ｍ（個）、電源ビア１２１，１４１，１４２、グランドビア１２２，１４３，１４４の直径Ｒ（ｍｍ）、３端子コンデンサ２２０のインピーダンスＺｃ（Ω）、ターゲット周波数ｆＴ（ＭＨｚ）、及び、ターゲットインピーダンスＺＴ（Ω）から、次式（１）に基づいて、ＩＣ２１０の電源端子２１０ａに接続される電源ビア１２１と３端子コンデンサ２２０の貫通端子（電源端子）２２０ａに接続される電源ビア１４１との最大距離Ｌｍａｘが演算される。
【数７】
0005904005.tif 000008
ただし、Ｚａｌｌは、次式（２）で表される。
【数８】
0005904005.tif 000009
【００３８】
続くステップＳ１０４では、ステップＳ１０２で算出された最大距離Ｌｍａｘなどの結果が表示される（図５参照）。よって、設計者は、ＩＣ２１０の電源端子２１０ａに接続される電源ビア１２１と、３端子コンデンサ２２０の貫通端子（電源端子）２２０ａに接続される電源ビア１４１との距離が最大距離Ｌｍａｘ以下になるように３端子コンデンサ２２０を配置することにより、電源インピーダンスがターゲットインピーダンスＺＴ以下となるように設計することができる。
【００３９】
次に、本実施形態に係るコンデンサ配置支援装置１又はコンデンサ配置支援方法の効果を確認するために、図２〜４に示した配線パターンにおいて、各パラメータの値（入力データ）を変えて、最大距離Ｌｍａｘを演算するとともに、その演算結果にしたがって３端子コンデンサ２２０を配置したときの電源インピーダンスをシミュレーションで求めた（実施例１，２）。以下、その結果について説明する。
【００４０】
（実施例１）
まず、ターゲットインピーダンスＺＴ＝０．９７（Ω）、ターゲット周波数ｆＴ＝１００（ＭＨｚ）、電源配線１１０の幅Ｗ＝３（ｍｍ）、第１誘電体層１０５の厚みｈ＝０．１（ｍｍ）、第２誘電体層１０６の厚みＨ＝０．９（ｍｍ）、グランド配線１１２の幅Ｘ＝０．１５（ｍｍ）、グランド配線１１２の長さＹ＝０．７（ｍｍ）、電源配線１１１の幅ｘ＝０．１５（ｍｍ）、電源配線１１１の長さｙ＝１．６７（ｍｍ）、３端子コンデンサ２２０のグランド端子２２０ｃ，２２０ｄに接続されるグランドビア１４３，１４４の数ｎ＝２（個）、３端子コンデンサ２２０の電源端子２２０ａ，２２０ｂに接続される電源ビア１４１，１４２の数Ｎ＝２（個）、ＩＣ２１０のグランド端子２１０ｂに接続されるグランドビア１２２の数ｍ＝１（個）、ＩＣ２１０の電源端子２１０ａに接続される電源ビア１２１の数Ｍ＝１（個）、電源ビア１２１，１４１，１４２、グランドビア１２２，１４３，１４４の直径Ｒ＝０．３（ｍｍ）、３端子コンデンサ２２０のインピーダンスＺｃ＝０．００５（Ω）とした場合、上記（１）式を用いた演算結果は、最大距離Ｌｍａｘ＝３．３８（ｍｍ）となった。
【００４１】
この演算結果にしたがい、電源ビア１２１から３．３８（ｍｍ）の位置に３端子コンデンサ２２０（より正確には電源ビア１４１）を配置したときの電磁界シミュレータによるインピーダンスシミュレーションの結果は、電源インピーダンスＺ＝０．９７（Ω）となり、ターゲットインピーダンスＺＴと一致した。よって、上記（１）式の妥当性が確認された。
【００４２】
（実施例２）
次に、ターゲットインピーダンスＺＴ＝０．６７（Ω）、ターゲット周波数ｆＴ＝１００（ＭＨｚ）、電源配線１１０の幅Ｗ＝２０（ｍｍ）、第１誘電体層１０５の厚みｈ＝０．１（ｍｍ）、第２誘電体層１０６の厚みＨ＝１．２（ｍｍ）、グランド配線１１２のＸ＝０．２（ｍｍ）、グランド配線１１２の長さＹ＝０．６（ｍｍ）、電源配線１１１の幅ｘ＝０．２（ｍｍ）、電源配線１１１の長さｙ＝０．５７（ｍｍ）、３端子コンデンサ２２０のグランド端子２２０ｃ，２２０ｄに接続されるグランドビア１４３，１４４の数ｎ＝２（個）、３端子コンデンサ２２０の電源端子２２０ａ，２２０ｂに接続される電源ビア１４１，１４２の数Ｎ＝２（個）、ＩＣ２１０のグランド端子２１０ｂに接続されるグランドビア１２２の数ｍ＝１（個）、ＩＣ２１０の電源端子２１０ａに接続される電源ビア１２１の数Ｍ＝１（個）、電源ビア１２１，１４１，１４２、グランドビア１２２，１４３，１４４の直径Ｒ＝０．３（ｍｍ）、３端子コンデンサ２２０のインピーダンスＺｃ＝０．００５（Ω）とした場合、上記（１）式を用いた演算結果は、最大距離Ｌｍａｘ＝４．２４（ｍｍ）となった。
【００４３】
この演算結果にしたがい、電源ビア１２１から４．２４（ｍｍ）の位置に３端子コンデンサ２２０（より正確には電源ビア１４１）を配置したときの電磁界シミュレータによるインピーダンスシミュレーションの結果は、電源インピーダンスＺ＝０．６７（Ω）となり、ターゲットインピーダンスＺＴと一致した。よって、上記（１）式の妥当性が確認された。
【００４４】
以上、詳細に説明したように、本実施形態によれば、第１配線層１０１に形成され、ＩＣ２１０のグランド端子２１０ｂとグランドビア１２２とを接続するグランド配線１１２の幅Ｘと長さＹ、第１配線層１０１に形成され、ＩＣ２１０の電源端子２１０ａと電源ビア１２１とを接続する電源配線１１１の幅ｘと長さｙ、第１誘電体層１０５の厚みｈ、３端子コンデンサ２２０のインピーダンスＺｃ、ターゲット周波数ｆＴ、及び、ターゲットインピーダンスＺＴに加えて、第３層配線層１０３に形成され、ＩＣ２１０の電源端子２１０ａと接続される電源ビア１２１と３端子コンデンサ２２０の貫通端子（電源端子）２２０ａと接続される電源ビア１４１とを接続する電源配線１１０の幅Ｗ、第２誘電体層１０６の厚みＨ、ＩＣ２１０のグランド端子２１０ｂに接続されるグランドビア１２２の数ｍ、ＩＣ２１０の電源端子２１０ａに接続される電源ビア１２１の数Ｍ、３端子コンデンサ２２０のグランド端子２２０ｂに接続されるグランドビア１４３，１４４の数ｎ、３端子コンデンサ２２０の電源端子２２０ａに接続される電源ビア１４１，１４２の数Ｎ、電源ビア１２１，１４１，１４２、グランドビア１２２，１４３，１４４の直径Ｒが入力されると、上式（１）から、ＩＣ２１０の電源端子２１０ａに接続される電源ビア１２１と、３端子コンデンサ２２０の電源端子２２０ａに接続される電源ビア１４１との最大距離Ｌｍａｘ、すなわち、３端子コンデンサ２２０を配置することができる配置可能距離／範囲が直接算出される。よって、ＩＣ２１０の電源端子２２０ａと３端子コンデンサ２２０とを接続する電源配線１１１，１１０が電源ビア１２１，１４１を介して複数の層（第１配線層１０１及び第３配線層１０３）にわたって配線される多層基板１００において、試行錯誤を重ねることなく、より簡易に、３端子コンデンサ２２０の適切な配置を設定することが可能となる。その結果、３端子コンデンサ２２０が実装される多層基板１００の開発期間をより短縮でき、開発コストをより低減することが可能となる。
【００４５】
また、本実施形態によれば、算出された、ＩＣ２１０の電源端子２１０ａに接続される電源ビア１２１と、３端子コンデンサ２２０に接続される電源ビア１４１との最大距離Ｌｍａｘ、すなわち、３端子コンデンサ２２０を配置することができる配置可能距離／範囲が表示される。よって、３端子コンデンサ２２０を配置することができる配置可能距離／範囲を視覚的に認識して、該３端子コンデンサ２２０の配置を決定することが可能となる。
【００４６】
以上、本発明の実施の形態について説明したが、本発明は、上記実施形態に限定されるものではなく種々の変形が可能である。例えば、上記実施形態では、コンデンサ２２０として３端子コンデンサを用いたが、２端子コンデンサを用いてもよい。２端子コンデンサを用いた場合にも、同様にして最大距離Ｌｍａｘを求めることができる。
【００４７】
上記実施形態では、多層基板１００として、４層基板を用いたが、３層基板、又は、５層以上の多層基板を用いることもできる。また、電源配線１１１やグランド配線１１２等の形状等は上記実施形態には限られることなく、任意に設定することができる。
【符号の説明】
【００４８】
１  コンデンサ配置支援装置
１０  入力部
２０  情報処理ユニット
２１  最大距離演算部
３０  表示部
１００  多層基板
１０１  第１配線層
１０２  第２配線層
１０３  第３配線層
１０４  第４配線層
１０５  第１誘電体層
１０６  第２誘電体層
１０７  第３誘電体層
１０８，１０９  面グランド
１１０，１１１  電源配線
１１２  グランド配線
１２１，１４１，１４２  電源ビア
１２２，１４３，１４４  グランドビア
１３１，１３２  導電パッド
２１０  ＩＣ
２１０ａ  電源端子
２１０ｂ  グランド端子
２２０  コンデンサ（３端子コンデンサ）
２２０ａ，２２０ｂ  貫通端子（電源端子）
２２０ｃ，２２０ｄ  グランド端子
【図１】
0005904005.tif 000014
【図２】
0005904005.tif 000015
【図３】
0005904005.tif 000016
【図４】
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【図５】
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【図６】
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