(57)【特許請求の範囲】
【請求項１】
メモリセルの組と、
各測定ユニットが、前記メモリセルの組のうち１個のメモリセルに接続されていて、読み込み動作において当該メモリセルの閾値電圧を示す測定信号を生成する測定ユニットの組と、
前記測定信号を受け取り、前記メモリセルの組の前記測定信号の現在分散値を決定して、前記現在分散値が基準分散値に対して閾値量より大きく異なることを示す出力信号を生成する分散アナライザと、
を含むＮＡＮＤフラッシュメモリ素子。
【請求項２】
前記各測定信号が、前記メモリセルの前記読み込み動作の完了時間から導かれる、
請求項１に記載のＮＡＮＤフラッシュメモリ素子。
【請求項３】
前記各測定信号が、アナログ電圧である、
請求項２に記載のＮＡＮＤフラッシュメモリ素子。
【請求項４】
前記分散アナライザが更に、
前記測定ユニットの組からの前記測定信号のうちの最大電圧に対応する第１の電圧を出力する最大値検知器と、
前記測定ユニットの組からの前記測定信号のうちの最小電圧に対応する第２の電圧を出力する最小値検知器と、
前記最大電圧と前記最小電圧の差分を前記現在分散値として決定する手段と
を含む、請求項３に記載のＮＡＮＤフラッシュメモリ素子。
【請求項５】
前記各測定信号が、前記読み込み動作中に選択された電流でコンデンサを帯電させることにより得られたアナログ電圧である、
請求項２に記載のＮＡＮＤフラッシュメモリ素子。
【請求項６】
前記基準分散値が、事前に前記分散アナライザにより決定された前記現在分散値を記録することにより確定される、
請求項１に記載のＮＡＮＤフラッシュメモリ素子。
【請求項７】
前記分散アナライザの前記出力信号に応答して、前記メモリセルの組に記録されているデータをメモリセルの第２の組に移動させる手段を更に含む、
請求項１に記載のＮＡＮＤフラッシュメモリ素子。
【請求項８】
前記各測定ユニットが、前記読み込み動作で用いられるセンスアンプの起動から前記メモリセルの全電圧生成までの時間を測定する、
請求項１に記載のＮＡＮＤフラッシュメモリ素子。
【請求項９】
前記分散アナライザが、追加的な動作を必要とすることなく前記各読み込み動作における前記出力信号を生成する、
請求項１に記載のＮＡＮＤフラッシュメモリ素子。
【請求項１０】
所定の平均値からの前記測定信号の発散に基づいて前記各メモリセルの信頼レベルを決定する手段を更に含む、
請求項１に記載のＮＡＮＤフラッシュメモリ素子。
【請求項１１】
所定の平均値から１個以上の前記メモリセルに対する前記測定信号の発散を用いるエラー訂正の手段を更に含む、
請求項１に記載のＮＡＮＤフラッシュメモリ素子。
【請求項１２】
ＮＡＮＤフラッシュメモリ素子を動作させる方法であって、
メモリセルの組について、各測定値が読み込み動作における前記メモリセルの１個についての閾値電圧を示す測定値の組を生成するステップと、
前記測定値の組の分散を解析して前記メモリセルの組について現在分散値を決定するステップと、
前記現在分散値が基準分散値に対して閾値量より大きく異なることを示す出力信号を生成するステップと、
を含む方法。
【請求項１３】
前記各測定値が、前記読み込み動作の完了時間である、
請求項１２に記載の方法。
【請求項１４】
前記分散の解析が更に、
前記測定値の組における最大値を検知するステップと、
前記測定値の組における最小値を検知するステップと、
前記最大値と前記最小値の差分を前記現在分散値として決定するステップと、
を含む、請求項１３に記載の方法。
【請求項１５】
前記各測定値が、アナログ電圧として表わされている、
請求項１３に記載の方法。
【請求項１６】
前記アナログ電圧が、前記読み込み動作中にコンデンサを選択された電流で帯電することにより得られる、
請求項１５に記載の方法。
【請求項１７】
前記基準分散値が、事前に前記現在分散値を記録することにより決定される、
請求項１２に記載の方法。
【請求項１８】
前記現在分散値が前記基準分散値に対して閾値量より大きく異なることを示す前記出力信号に応答して、前記メモリセルの組に記録されているデータをメモリセルの第２の組に移動させるステップを更に含む、
請求項１２に記載の方法。
【請求項１９】
所定の平均値からの前記測定値の発散に基づいて前記各メモリセルの信頼レベルを決定するステップを更に含む、
請求項１２に記載の方法。
【請求項２０】
所定の平均からの１個以上の前記メモリセルの前記測定値の発散を用いてエラーを訂正するステップを更に含む、
請求項１２に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は一般に、不揮発性半導体メモリに関し、より具体的にはＮＡＮＤフラッシュメモリの性能劣化の早期検知によりＮＡＮＤフラッシュメモリの信頼性を向上させる技術に関する。
【背景技術】
【０００２】
ＥＥＰＲＯＭおよびフラッシュメモリ（ＮＯＲおよびＮＡＮＤ）は情報を表すフローティングゲート（ＦＧ）を用いて電荷を保存する。これらのメモリ素子は、プログラム／消去サイクルを繰り返した後に劣化する不都合なメカニズムを有する。これらにはまた、メモリセルの消去異常という不具合がある。ＮＡＮＤフラッシュに固有のマトリクス構造は、ＮＯＲフラッシュよりも「読み込み障害」エラーが多く生じる。「読み込み障害」は、不良セルと物理的に近いかまたは制御線を共有する別のセルを読み出すことによりメモリセル内の電荷量が変化したときに生じる。１回の読み込み障害イベントではエラーが生じるほどには電荷容量が変化しないが、読み込み障害が累積すればいずれエラーが生じる恐れがある。
【０００３】
記憶密度を上げるべく１セル毎に複数ビットを保存する技術およびこれに対する関心が増していることで、より厳しい製造および動作耐性が必要となる。従来よりも高密度のＥＥＰＲＯＭおよびフラッシュメモリにおいて不可避なビットエラーに対処する必要があるとの認識がエラー訂正符号を含む解決策につながった。
【０００４】
マルチレベルセル（ＭＬＣ）フラッシュ素子は、トランジスタのフローティングゲートを選択された異なる閾値電圧（ＶＴ）レベルに帯電させることによりメモリセル毎に複数のビットを保存することができるため、セルのアナログ特徴を用いて特定の電圧レベルにビットパターンをマッピングする。ＮＡＮＤフラッシュの場合、ＭＬＣ素子のＶＴは概念的に、選択された読み込み電圧（ＶＲＥＡＤ）レベルをセルのフローティングゲートに順次印加することにより読まれる。通常、電圧範囲は、正常なＶＴ分布が重ならないことを保証するのに役立つよう、各範囲間に保護帯域を設けて選択される。
【０００５】
ＮＯＲフラッシュにおいて、セルはビット線に並列に接続されているため、個別にセルの読み込みおよびプログラミングが可能である。
【０００６】
特許文献１（２００８年１２月１１日）には、読み込み動作中におけるエラーの少なくとも部分的な履歴の保持を含む、ＮＡＮＤ内で生成した不良ブロックを検知すべくホスト素子に実装されたスキームが記述されている。
【０００７】
特許文献２には、メモリコントローラ用に修正された読み込み電圧を保存および取得する手段を含む周辺回路を含めることにより、チップ毎の読み込み障害特性の変動を低減させるＮＡＮＤフラッシュメモリシステムが記述されている。当該メモリコントローラは、フラッシュメモリに対してデータ入力／出力制御およびデータ管理を実行し、書き込みが行なわれたならばエラー訂正コード（ＥＣＣ）を加え、読み込みが行なわれたならば当該エラー訂正コードを解析する。
【０００８】
時間経過およびプログラム／消去回数に伴いメモリ内容の劣化の進行が不可避である前提で、データが依然として正しく読み出されている間に劣化を検知してデータ損失なしに軽減措置を実行可能な早期警告システムに対するニーズがある。そのようなシステムは、独立していても、あるいはＥＥＰＲＯＭおよびフラッシュメモリの信頼性および動作寿命を更に向上させるべくエラー訂正スキームと相補的であってもよい。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】米国特許出願公開第２００８０３０７２７０号明細書
【特許文献２】米国特許出願公開第２０１００２１４８４７号明細書
【発明の概要】
【課題を解決するための手段】
【００１０】
ここに開示する本発明の実施形態は、読み込み動作中にＮＡＮＤフラッシュメモリセルの組の閾値電圧（ＶＴ）の分散を推定することによりＮＡＮＤフラッシュメモリの劣化を早期警告する技術を記述する。そのような早期警告システムにより、例えば、劣化の初期兆候に応答して、損なわれる恐れのあるデータを識別し、次いでフラッシュチップ内の他の場所へ移動できるため、フラッシュメモリの動作寿命の延長が可能になる。また、劣化の初期兆候は時間経過に伴うＶＴ分布の顕著な広がりにより識別される。特に、直近に書き込まれたデータが最初に読み出される可能性が高いアプリケーションの場合は素子の動作寿命を、（ａ）データの移動に利用可能なスペースが存在し、（ｂ）これらのリフレッシュ動作によりデータを再構成する時間が、直近に書き込まれたデータが劣化メカニズムにより損われるまでの時間よりも大幅に短い、という限度まで延長する傾向がある。（ｂ）の極端な限度では、ＮＡＮＤフラッシュチップの動作は、当該チップ内のデータのリフレッシュおよび移動がフラッシュチップを揮発性にしながらもその正しい機能およびデータ完全性を保存するのに充分な頻度で行なわれる程度まで拡張できる。
【００１１】
本発明の一実施形態において、読み込み動作の完了時間（ＴＴＣ）値の分散を当該読み込み動作においてクエリーされたメモリセル内の閾値電圧（ＶＴ）の分散の代替値として用いる。ＴＴＣは、ビット線区間を評価するセンスアンプの起動から、メモリセルの読み込み動作における当該ビット線の全電圧生成までの時間である。本発明のそのような実施形態において、ＮＡＮＤフラッシュメモリセル構造の読み込みコントローラは、ビット線の全電圧生成の完了時間（ＴＴＣ）を測定して分散アナライザにＴＴＣを報告する手段を含んでいる。分散アナライザは、読み出されたページ内の各セルのＴＴＣデータを取得して、ＴＴＣ値の組の分散を決定する。一実施形態において、ＴＴＣの最大値と最小値の差分を分散の測定値として用いる。測定されたＴＴＣの分散は次いで、基準分散値と比較される。測定されたＴＴＣの分散が基準分散値と選択された量よりも大きく異なる場合、メモリの当該ページが劣化したことを示す警告信号が出力される。記憶システム内のより高次の管理機能が当該警告信号を用いて、データを新規ページへ移動させるかまたは劣化しつつあるページを不良とマーク付けする等の適切な措置をとることができる。
【００１２】
一実施形態において、ＴＴＣはアナログ電圧として報告され、分散アナライザは、アナログ電圧の最大値と最小値の間の隔たりを当該ページのＴＴＣ値の分散の測定値として決定する。
【００１３】
代替的な実施形態は、ＶＴの分散に基づいて１回の読み込み動作におけるエラー訂正符号のソフト情報を提供するＮＡＮＤフラッシュメモリの一体化されたシステムを含んでいる。早期警告システムはまた、メモリから読み出されたデータの正確さに対する確率を割り当てる根拠として用いることができる。１回の読み込みで、ソフト情報を読み込みデータに加えることができ、高密度フラッシュメモリの新たな符号化および復号化スキームを可能にする。１回の読み込みとは、ソフト情報の取得が読み込みスループット性能ペナルティ無しで実現できることを意味する。本開示に記述するように一実施形態において早期劣化検知システムにより理想的な分布における全てのセルのＶＴ位置を推定することができるため、各セルからのＶＴが理想的な分布で平均からのどの程度離れているかに応じて各セルからのデータに信頼レベルを割り当てることができる。
【００１４】
本発明によるフラッシュメモリ素子の実施形態は固体ドライブ（ＳＳＤ）で利用可能である。
【図面の簡単な説明】
【００１５】
【図１】先行技術によるＮＡＮＤフラッシュメモリセル構造を例示する図である。
【図２Ａ】図１の先行技術によるＮＡＮＤフラッシュメモリセル構造の読み込み動作の選択されたタイミング曲線を例示する図である。
【図２Ｂ】図１の先行技術によるＮＡＮＤフラッシュメモリセル構造の読み込み動作の選択されたタイミング曲線を、可能な範囲を示しながら例示する図である。
【図３】本発明の一実施形態によるＮＡＮＤフラッシュメモリページにおける選択された構成要素を例示する図である。
【図４】本発明の一実施形態による完了時間測定ユニット用の選択された機能設計ブロックを例示する図である。
【図５】本発明の一実施形態による分散アナライザ用の選択された機能設計ブロックを例示する図である。
【図６】本発明の一実施形態による分散アナライザ用の最大電圧検知器の設計を例示する図である。
【発明を実施するための形態】
【００１６】
先行技術によるＮＡＮＤフラッシュメモリセル構造２０を図１に示す。任意の有効にプログラムされたＶＴレベルを有する他のメモリセルが、問い合わせられているＮＡＮＤフラッシュメモリセルと直列に配置されている点に注意されたい。（注：ＮＯＲフラッシュメモリの場合は当てはまらない。）ＮＡＮＤ構造のセルは、（ａ）実際のメモリアレイからのトランジスタの左側カラムとして示すセルストリング、および（ｂ）基準となるトランジスタの右側カラムとしてのセルストリング、の２個のセルストリングに分けられている。セル構造２０は、２本のビット線ＢＬａｉ、ＢＬｂｉの各々に接続されたビット単位の検証（ＢＶ）回路２１ａ、２１ｂを含んでいる。２本のビット線およびＢＶ回路は、ＤＲＡＭの開ビット線構造と同様に共通の読み込み／書き込み（Ｒ／Ｗ）回路を共有する。Ｒ／Ｗ回路は、読み込み動作時のフリップフロップ型差動センスアンプ回路２２として、およびプログラム／書込み動作時のデータラッチ回路として機能する。
【００１７】
図１の構造の読み込み動作の選択されたタイミング曲線を、時刻ｔ１、ｔ２およびｔ３で選択された位置と共に図２Ａに示す。簡潔のため、全てのタイミング図および説明は、１ページ内の全セルを並列に読み出すべく完全に一致した読み込み回路を仮定している。これらの回路の不一致は、簡単な較正手順により対処できる。例えば、既知の内容を有する特定のセルを用いた基準読み込みを用いて、メモリアレイ内のセルから続いて読み出す際にセンスアンプの不一致を修正することができる。
【００１８】
コンパレータであるセンスアンプ２２は通常、再生ループを用いて、図１のビット線ＢＬａｉ、ＢＬｂｉからのパスゲート後段の入力線の小区間に全出力電圧レベルを生成する。図１の回路および図２Ａの曲線は、ＮＡＮＤフラッシュ読み込みをほぼ忠実に表している。図２Ｂは、図１の先行技術によるＮＡＮＤフラッシュメモリセル構造の組に対して１．８ｖでＢＬａｉ線で「１」を読み込んだｔ３に続く選択部分を例示する図であり、典型的タイミング曲線２６、および線２５、２７に囲まれたタイミング曲線の可能な範囲の例を示す。一組のセルに対するＢＬｂｉ信号はタイミング曲線の同様の分布を示す。本発明の実施形態は、セルの組の完了時間（ＴＴＣ）の測定または推定によりセルのページの性能の分散の変化を検知する。曲線の立ち上がり部分のタイミングの分散は、読み込み動作の完了時間（ＴＴＣ）の差異となる。フラッシュ読み込み回路は通常、タイミング性能の正常な分散では決して読み込みエラーを生じない、すなわち回路が「土嚢で守られている（sandbagged）」ことを保証する特徴を含んでいる点に留意されたい。従って、本発明の本開示は、当業者には余り知られていなかったフラッシュメモリの一態様を明らかにして、この現象を新規アプリケーションに利用する。
【００１９】
ＮＡＮＤフラッシュアーキテクチャに基づき、非選択メモリセル内の異なる内容状態に応じて、異なる直列抵抗が選択セルに生じる。従って、ＮＡＮＤフラッシュメモリのセル内容がクエリーされると共に、異なるレベルのＶＴがクエリーされる順次ステップにおいて異なる基準レベルと比較される。
【００２０】
ＮＡＮＤフラッシュメモリ内でメモリセルの１ページが並列に読み出され、この場合は読み込み動作が適切に同期された時刻信号により開始される必要がある。タイミング信号は当該ページの全てのセンスアンプの導線を等化するが、強いセルと弱いセルとでセンスアンプ線（等化後に）異なる仕方で駆動し、従って、ラッチの起動からセンスアンプの出力端における全電圧生成までの時間（すなわちＴＴＣ）が強いセルと弱いセルとで異なる。本発明によれば、完了時間（ＴＴＣ）のこれらの差異をシステムにより更なる解析すべく測定して適切な形式で保存できる。
【００２１】
ＮＡＮＤフラッシュマトリクス内の全てのメモリセルが名目的に同一であって、各々が閾値電圧（ＶＴ）にプログラムされているため、自身のプログラムされたＶＴの直上にある特定電圧レベル（ＶＲＥＡＤ）でクエリーされた際に所定の電流レベルを生成し、次いで、
（ｉ）ＴＴＣの分散は、読み込み動作中のセルのＶＴの分散の代替値である。
（ｉｉ）フラッシュメモリページの寿命の開始時点におけるＴＴＣの分散の値を基準値として保存し、読み込み時に後で測定された分散と比較して、データ保護アクションを保証する限度を越えてメモリセルが劣化した時点を判定決定することができる。
（ｉｉｉ）読み込み動作時における各セルからのＴＴＣの分散に関する知識を用いて、各々の決定されたメモリセル内容にソフト情報を割り当てることができる。
【００２２】
図３に、本発明の一実施形態による早期劣化検知システムを有するＮＡＮＤフラッシュページ６０の選択された機能ブロックを示す。コントローラ３０は、タイムベース３１、順次ＶＴクエリーコントロール３３、およびデコーダ３５を含んでいるが、これらは
先行技術に従い設計されているため詳述しない。デコーダ３５は、メモリセルのＶＴが決定されたならばメモリセル内容の対応するバイナリ符号を出力する。順次ＶＴクエリーコントロール３３は、ＮＡＮＤフラッシュで用いる、順次選択メモリセル内で正しいＶＴを順次探索する回路の抽象概念である。タイムベース３１は、センスアンプ内のパスゲートおよびラッチに必要な時刻信号を生成すると共に完了時間（ＴＴＣ）測定ユニット３２を計時する。
【００２３】
完了時間（ＴＴＣ）測定ユニット３２は、メモリセル構造２０内のメモリセルにより駆動されるビット線出力が最終値に到達するのに必要な時間を測定する。コントローラ３０およびメモリセル構造２０は、分散測定（ＭＳＤＭ）ユニット４０を有するメモリ構造と呼ばれるユニットを形成する。メモリの１ページは、分散アナライザ５０に並列に接続された複数のＭＳＤＭ（ＭＳＤＭ＿１．．．ＭＳＤＭ＿ｎ）を必要とする。市販のフラッシュにおいて、メモリセル構造は、本明細書に記述する概念から逸脱することなく、共有回路を有するメモリアレイ内で実装される。図３は従って、本発明の概念を例示すべく、専ら説明目的で単純化して作成されているが、本発明を限定するものではない。
【００２４】
順次読み込み処理において、メモリセル構造内のセンスアンプは、ダミービット線（ＢＬｂｉ）からの参照入力値が読み込み動作中すなわちクエリーされているメモリセルのＶＴを上回ったときのみ、特定の方向に全出力を生成する。従って、選択メモリセルの内容が決定されてバイナリ形式で復号化される。またこの瞬間において、完了時間測定ユニット３２により測定された適切な完了時間（ＴＴＣ）がＴＴＣリポータ３４により分散アナライザ５０に報告される。ＴＴＣリポータ３４はバッファを含んでいて、完了時間の情報を分散アナライザ５０に適切に伝達すべく調整信号を送ることができる。
【００２５】
完了時間測定ユニット３２の一実施形態を図４に例示する。この実施形態は、位相ロックループ（ＰＬＬ）システムの位相検知回路で用いる電荷ポンプ回路と類似している。この例示的な、但し一切限定的でない実装において、完了時間情報はＴＴＣ測定ユニット３２内のコンデンサ７３Ｃｏｕｔ内の電荷に保存されている。コンデンサにかかる電圧は、電流源Ｉ１からの電流がスイッチＳ１経由でコンデンサ内に流入できる時間に比例する。Ｓ１の切り替えはフリップフロップ７２により制御され、単一終端コンバータ７１との差分からの出力によりリセットされる。単一終端コンバータ７１との差分は、メモリセル構造からの２個のバイナリ出力を入力として用いる。メモリセルのＶＴが決定された後で、正確な完了時間が分散アナライザ（ＤＡ）に報告される。コンデンサ７３は、タイムベースからの信号に基づいてスイッチＳ２と電流源Ｉ２を介して放電される。
【００２６】
図５は、本発明の一実施形態による分散アナライザ５０の選択された機能設計ブロックを例示する図である。分散アナライザ５０はアナログ信号処理ブロックである。本実施形態においてその機能は、ページ読み込み動作におけるＴＴＣ測定ユニット３２からの最長完了時間および最短完了時間の決定を含んでいる。各ＴＴＣ３２は、ＴＴＣリポータ３４を通過して分散アナライザ５０に印加されるアナログ電圧レベルを出力する。分散アナライザ内の最小／最大値検知器５１は、自身の複数の入力端におけるＴＴＣリポータからの最大電圧および最小電圧を決定する。減算器５２により全体的な最大値と最小値の差（差分）が当該ページの分散の基準として決定される。分散アナライザはコンパレータ５４を用いて、計算された差分が基準値５３を上回るか否かを判定し、適宜警告信号を設定する。基準値は、ＮＡＮＤフラッシュメモリの寿命の開始時点で確定された所定の閾値または初期値である。一実施形態において、記憶システム内のＮＡＮＤフラッシュチップの動作の開始時において、プログラム命令の後で、読み込み命令が発行されて各々の読み込み動作でＶＴの将来の分散を比較する基準値を確定する。従って、当該基準値は、分散アナライザに全体的な最大値と最小値の間で初期差分を計算させ、当該初期差分を基準値として保存することにより、製造工程の一部として設定することができる。
【００２７】
図６は、本発明の一実施形態による最小／最大値検知器５１分散アナライザで用いる最大電圧検知器の設計を例示する図である。図６に、最大入力電圧を決定するＣＭＯＳ回路の例を示す。これは「勝者総取り」回路である。当該回路の出力は、入力レベル間の差異が１ｍＶの正確さまで最大入力電圧に追随する。当該回路における入力端の数は回路の複製により直接増やすことができ、あるいは２個の入力回路は階層木に構成することができる。最小入力電圧に追随するために、挿入された回路をＮＭＯＳからＰＭＯＳに適切に変更している。
【００２８】
上で述べた早期劣化検知を用いて各メモリセルから読み込んだ内容にエラー確率または正確さの信頼レベルを割り当てることができる。完了時間（ＴＴＣ）測定に関する情報により読み出された各セルのＶＴの位置に関する情報を用いて、各セルから読み出されたデータに正確さの信頼レベルを割り当てることができる。これにより、各セルデータの読み込みに対する理想的な分布におけるＶＴの位置を通知する能力を備えたＮＡＮＤフラッシュチップに対して新規且つより効果的な符号化およびエラー訂正アルゴリズムを用いることが可能になる。これら全てが１回の読み込みで済む。
【００２９】
本発明のフラッシュメモリ素子の実施形態は、ハードディスク装置が提供するものと同様のデータ保存機能を提供する固体ドライブ（ＳＳＤ）で用いることができる。ＳＳＤは通常、ハードディスク装置をエミュレートするように設計されている。
【００３０】
本発明について具体例を参照しながら図示および記述してきたが、本発明の範囲は添付の請求項で指定された範囲だけに限定される。
【符号の説明】
【００３１】
２０  ＮＡＮＤフラッシュメモリセル構造、２１ａ，２１ｂ  ビット検証回路、２２  センスアンプ回路、２５  線、２６  タイミング曲線、２７  線、Ｉ１，Ｉ２  電流源、Ｓ１，Ｓ２  スイッチ、３０  コントローラ、３１  タイムベース、３２  ＴＴＣ測定ユニット、３３  順次ＶＴクエリーコントロール、３４  ＴＴＣリポータ、３５  デコーダ、４０  分散測定（ＭＳＤＭ）ユニット、５０  分散アナライザ、５１  最小／最大値検知器、５２  減算器、５３  基準値、５４  コンパレータ、６０  ＮＡＮＤフラッシュページ、７１  単一終端コンバータ、７２  フリップフロップ、７３  コンデンサ、７３Ｃｏｕｔ  コンデンサ。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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