(57)【特許請求の範囲】
【請求項１】
光電変換を行う複数の画素が行列状に配列された画素部と、
上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し回路と、を有し、
上記画素信号読み出し回路は、
画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、その判定信号を出力する複数のコンパレータと、
上記コンパレータの出力により動作が制御され、対応する上記コンパレータの比較時間をカウントする複数のカウンタと、
第１チップと、
第２チップと、を有し、
上記第１チップと上記第２チップは貼り合わされた積層構造を有し、
上記第１チップは、
少なくとも上記画素部および上記画素信号読み出し回路のコンパレータが搭載され、
上記第２チップは、
少なくとも上記画素信号読み出し回路のカウンタが搭載され、
上記第１チップと上記第２チップ間の配線は、
上記第１チップに形成されたビアを通して接続され、
上記第１チップは、信号および電力供給用のビアの少なくとも一部が搭載される回路ブロックの角部近傍に配置されている
固体撮像装置。
【請求項２】
光電変換を行う複数の画素が行列状に配列された画素部と、
上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し回路と、を有し、
上記画素信号読み出し回路は、
画素信号をΔΣ変調によりＡＤ変換するΔΣＡＤ変換器と、
第１チップと、
第２チップと、を有し、
上記第１チップと上記第２チップは貼り合わされた積層構造を有し、
上記第１チップは、
少なくとも上記画素部および上記ΔΣＡＤ変換器が搭載され、
上記第２チップは、
少なくとも上記画素信号読み出し回路のデジタル系回路が搭載され、
上記第１チップと上記第２チップ間の配線は、
上記第１チップに形成されたビアを通して接続され、
上記第１チップは、信号および電力供給用のビアの少なくとも一部が搭載される回路ブロックの角部近傍に配置されている
固体撮像装置。
【請求項３】
上記参照電圧を生成する参照電圧生成部が上記第１チップに搭載されている
請求項１に記載の固体撮像装置。
【請求項４】
上記参照電圧を生成する参照電圧生成部が上記第２チップに搭載されている
請求項１に記載の固体撮像装置。
【請求項５】
上記画素を行走査する行走査部の少なくとも一部が上記第１チップに搭載されている
請求項１から４のいずれか一に記載の固体撮像装置。
【請求項６】
上記画素を行走査する行走査部を有し、
上記行走査部は、
画素を駆動する垂直駆動回路および画素を指定する垂直デコーダを含み、上記垂直駆動回路が上記第１チップに搭載されている
請求項１から５のいずれか一に記載の固体撮像装置。
【請求項７】
上記垂直デコーダが上記第１チップに搭載されている
請求項６に記載の固体撮像装置。
【請求項８】
上記画素の列走査の制御を行う列走査部の少なくとも一部が、上記第２チップに搭載されている
請求項１から７のいずれか一に記載の固体撮像装置。
【請求項９】
上記第１チップは、
アナログ系回路が搭載され、
上記第２チップは、
デジタル系回路が搭載される
請求項１から８のいずれか一に記載の固体撮像装置。
【請求項１０】
上記第２チップには、
ボンディングパッドおよび入出力回路が配置され、
上記第１チップには、
上記画素部の周囲に上記第２チップにワイヤーボンディングするための開口部が形成されている
請求項１から９のいずれか一に記載の固体撮像装置。
【請求項１１】
上記第１チップは、
搭載される回路ブロックの角部に電源および信号のポートを有するようにレイアウトされ、
信号および電力供給用のビアが上記回路ブロックの角部近傍に配置されている
請求項１から１０のいずれか一に記載の固体撮像装置。
【請求項１２】
上記第１チップには、
電力供給用ビアと、
信号用ビアと、が形成され、
電力供給用ビアから供給される電力の電源配線が回路ブロックのポートに接続され、
信号配線は、第１チップの回路ブロックの角部近傍のビアに接続される
請求項１１記載の固体撮像装置。
【請求項１３】
固体撮像素子と、
上記撮像素子に被写体像を結像する光学系と、を有し、
上記固体撮像素子は、
光電変換を行う複数の画素が行列状に配列された画素部と、
上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し回路と、を有し、
上記画素信号読み出し回路は、
画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、その判定信号を出力する複数のコンパレータと、
上記コンパレータの出力により動作が制御され、対応する上記コンパレータの比較時間をカウントする複数のカウンタと、
第１チップと、
第２チップと、を有し、
上記第１チップと上記第２チップは貼り合わされた積層構造を有し、
上記第１チップは、
少なくとも上記画素部および上記画素信号読み出し回路のコンパレータが搭載され、
上記第２チップは、
少なくとも上記画素信号読み出し回路のカウンタが搭載され、
上記第１チップと上記第２チップ間の配線は、
上記第１チップに形成されたビアを通して接続され、
上記第１チップは、信号および電力供給用のビアの少なくとも一部が搭載される回路ブロックの角部近傍に配置されている
カメラシステム。
【請求項１４】
固体撮像素子と、
上記撮像素子に被写体像を結像する光学系と、を有し、
上記固体撮像素子は、
光電変換を行う複数の画素が行列状に配列された画素部と、
上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し回路と、を有し、
上記画素信号読み出し回路は、
画素信号をΔΣ変調によりＡＤ変換するΔΣＡＤ変換器と、
第１チップと、
第２チップと、を有し、
上記第１チップと上記第２チップは貼り合わされた積層構造を有し、
上記第１チップは、
少なくとも上記画素部および上記ΔΣＡＤ変換器が搭載され、
上記第２チップは、
少なくとも上記画素信号読み出し回路のデジタル系回路が搭載され、
上記第１チップと上記第２チップ間の配線は、
上記第１チップに形成されたビアを通して接続され、
上記第１チップは、信号および電力供給用のビアの少なくとも一部が搭載される回路ブロックの角部近傍に配置されている
カメラシステム。
【請求項１５】
上記参照電圧を生成する参照電圧生成部が上記第１チップに搭載されている
請求項１３に記載のカメラシステム。
【請求項１６】
上記参照電圧を生成する参照電圧生成部が上記第２チップに搭載されている
請求項１３に記載のカメラシステム。
【請求項１７】
上記画素を行走査する行走査部の少なくとも一部が上記第１チップに搭載されている
請求項１３から１５のいずれか一に記載のカメラシステム。
【請求項１８】
上記画素を行走査する行走査部を有し、
上記行走査部は、
画素を駆動する垂直駆動回路および画素を指定する垂直デコーダを含み、上記垂直駆動回路が上記第１チップに搭載されている
請求項１３から１７のいずれか一に記載のカメラシステム。
【請求項１９】
上記垂直デコーダが上記第１チップに搭載されている
請求項１８に記載のカメラシステム。
【請求項２０】
上記画素の列走査の制御を行う列走査部の少なくとも一部が、上記第２チップに搭載されている
請求項１３から１９のいずれか一に記載のカメラシステム。
【請求項２１】
上記第１チップは、
アナログ系回路が搭載され、
上記第２チップは、
デジタル系回路が搭載される
請求項１３から２０のいずれか一に記載のカメラシステム。
【請求項２２】
上記第２チップには、
ボンディングパッドおよび入出力回路が配置され、
上記第１チップには、
上記画素部の周囲に上記第２チップにワイヤーボンディングするための開口部が形成されている
請求項１３から２１のいずれか一に記載のカメラシステム。
【請求項２３】
上記第１チップは、
搭載される回路ブロックの角部に電源および信号のポートを有するようにレイアウトされ、
信号および電力供給用のビアが上記回路ブロックの角部近傍に配置されている
請求項１３から２２のいずれか一に記載のカメラシステム。
【請求項２４】
上記第１チップには、
電力供給用ビアと、
信号用ビアと、が形成され、
電力供給用ビアから供給される電力の電源配線が回路ブロックのポートに接続され、
信号配線は、第１チップの回路ブロックの角部近傍のビアに接続される
請求項２３に記載のカメラシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２つのチップの積層構造を有する半導体装置、固体撮像装置、およびカメラシステムに関するものである。
【背景技術】
【０００２】
従来、撮像装置はＣＭＯＳイメージセンサ（ＣＩＳ）チップと画像処理チップの２チップをそれぞれパッケージに搭載し、モジュールとして組み立てを行っている。
もしくは、それぞれのチップをＣＯＢ(Chip On Board)実装している場合もある。
【０００３】
近年、携帯電話などに撮像装置を搭載する場合に、実装面積の低減、小型化が求められており、上記２チップを１チップ化するＳＯＣ(System On Chip)が開発されている（図２(Ａ)参照）。
【０００４】
しかし、１チップ化するために、ＣＩＳプロセスと高速ロジックプロセスが混載されたプロセスは工程数が増加しコスト高なだけでなく、アナログ特性とロジック特性の両立が難しくなり、撮像装置の特性劣化につながる懸念がある。
そこで、上記の２チップをチップレベルで組み立て、小型化と特性向上の両立を図る方法が提案されている（特許文献１，２参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−１４６８１６号公報
【特許文献２】特開２００８−８５７５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところが、２つのチップ間接続において、その構造上、配置ピッチは小さく、また、歩留まり低下を招くおそれがある。
また、下チップから上チップへの電源やリファレンス信号などＤＣ成分の供給において、１／ｆノイズ等の影響を受けやすい。そのため、上下チップ間の通信に特別な回路を必要とし、結果的にコスト増大を招くという不利益がある。
【０００７】
本発明は、両チップ間の接続部によるノイズの影響を低減でき、通信に特別な回路を必要とせず、結果的にコスト削減を図ることができる半導体装置、固体撮像装置、およびカメラシステムを提供することにある。
【課題を解決するための手段】
【０００８】
本発明の第１の観点の半導体装置は、第１チップと、第２チップと、を有し、上記第１チップと上記第２チップは貼り合わされた積層構造を有し、上記第１チップは、高耐圧トランジスタ系回路が搭載され、上記第２チップは、上記高耐圧トランジスタ系回路より低耐圧な低耐圧トランジスタ系回路が搭載され、上記第１チップと上記第２チップ間の配線は、上記第１チップに形成されたビアを通して接続される。
【０００９】
本発明の第２の観点の固体撮像装置は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し回路と、を有し、上記画素信号読み出し回路は、画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、その判定信号を出力する複数のコンパレータと、上記比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントする複数のカウンタと、第１チップと、第２チップと、を有し、上記第１チップと上記第２チップは貼り合わされた積層構造を有し、上記第１チップは、少なくとも上記画素部および上記画素信号読み出し回路のコンパレータが搭載され、上記第２チップは、少なくとも上記画素信号読み出し回路のカウンタが搭載され、上記第１チップと上記第２チップ間の配線は、上記第１チップに形成されたビアを通して接続される。
【００１０】
本発明の第３の観点のカメラシステムは、固体撮像素子と、上記撮像素子に被写体像を結像する光学系と、を有し、上記固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し回路と、を有し、上記画素信号読み出し回路は、画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、その判定信号を出力する複数のコンパレータと、上記比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントする複数のカウンタと、第１チップと、第２チップと、を有し、上記第１チップと上記第２チップは貼り合わされた積層構造を有し、上記第１チップは、少なくとも上記画素部および上記画素信号読み出し回路のコンパレータが搭載され、上記第２チップは、少なくとも上記画素信号読み出し回路のカウンタが搭載され、上記第１チップと上記第２チップ間の配線は、上記第１チップに形成されたビアを通して接続される。
【発明の効果】
【００１１】
本発明によれば、両チップ間の接続部によるノイズの影響を低減でき、通信に特別な回路を必要とせず、結果的にコスト削減を図ることができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施形態に係る半導体装置としての固体撮像装置の構成例を示す図である。
【図２】本実施形態に係る固体撮像装置と画像処理プロセッサを搭載したＳＯＣタイプの通常型固体撮像装置とを比較して示す図である。
【図３】本実施形態に係る積層構造の固体撮像装置のプロセスフローを示す図である。
【図４】本実施形態に係る固体撮像装置の第１の構成例を示すブロック図である。
【図５】本実施形態に係る第１チップおよび第２チップのフロアプランの一例を示す図である。
【図６】本実施形態に係る第１チップおよび第２チップのフロアプランにおける電源配線のレイアウト例を示す図である。
【図７】図６中において円Ａで囲まれた部分の拡大図であって、回路ブロックの近傍に配置されるＴＣＶの具体例を示す図である。
【図８】図７のＡ-Ａ’間の断面構造を示す図である。
【図９】図８の回路ブロック配線の変形例を示す図である。
【図１０】図９のＢ‐Ｂ’間の断面構造を示す図である。
【図１１】本実施形態に係る固体撮像装置の第２の構成例を示すブロック図である。
【図１２】本実施形態に係る固体撮像装置の第３の構成例を示すブロック図である。
【図１３】図１２の固体撮像装置における第１チップおよび第２チップのフロアプランの一例を示す図である。
【図１４】本実施形態に係る固体撮像装置の第４の構成例を示すブロック図である。
【図１５】図１４の固体撮像装置における第１チップおよび第２チップのフロアプランの一例を示す図である。
【図１６】ΣΔＡＤＣ（ＡＤ）変換器の基本的な構成を示すブロック図である。
【図１７】固体撮像装置にΣΔＡＤＣをカラム処理部に採用した画素アレイ周辺部の基本構成を示す図である。
【図１８】オーバーサンプリングの方式を説明するための図である。
【図１９】ΣΔＡＤＣを含むカラム処理部にデジタルフィルタを採用した画素アレイ周辺部の第１の構成例を示す図である。
【図２０】ΣΔＡＤＣを含むカラム処理部にデジタルフィルタを採用した画素アレイ周辺部の第２の構成例を示す図である。
【図２１】本実施形態に係る固体撮像装置の第５の構成例を示すブロック図である。
【図２２】本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．固体撮像装置の概要
２．プロセスフロー
３．回路配置
４．ＴＣＶ（コンタクト用ビア）の配置
【００１４】
＜１．固体撮像装置の概要＞
図１は、本発明の実施形態に係る半導体装置としての固体撮像装置の構成例を示す図である。
本実施形態においては、半導体装置の一例としてＣＭＯＳイメージセンサの構成について説明する。
【００１５】
固体撮像装置１０は、図１に示すように、第１チップ（上チップ）１１と第２チップ（下チップ）１２の積層構造を有する。
この固体撮像装置１０は、後で述べるように、ウェハレベルで貼り合わせ後、ダイシングで切り出した積層構造の撮像装置として形成される。
【００１６】
上下２チップの積層構造において、第１チップ１１はＣＭＯＳイメージセンサ（ＣＩＳ：CMOS Image Sensor)チップ、第２チップ１２は第１チップの制御回路および画像処理回路を含むロジックチップで構成される。
ボンディングパッドＢＰＤおよび入出力回路は第２チップ（下チップ）１２に形成されており、第１チップ（上チップ）には、第２チップ１２にワイヤーボンドするための開口部ＯＰＮが形成されている。
【００１７】
そして、本実施形態に係る２チップの積層構造を有する固体撮像装置１０は、以下の特徴的な構成を有する。
映像データの上下チップ１１，１２間の信号授受を行う端縁部は、アナログ系回路のうちデジタル系回路との境界的な回路であるコンパレータやΣΔ変調器の出力部とする。
上下チップ１１，１２間の接続は、たとえばビアを通して行われる。
第１チップ（上チップ）１１はＣＩＳ(CMOS Image Sensor)プロセスを用いる。ただし、トランジスタ（Ｔｒ.）は高耐圧トランジスタ(ＣＭＯＳ)のみ使用し、配線層数を画素アレイおよびその周辺回路の構成に必要な最低限の配線層数とし、コストの低減を図る。
ここで、高耐圧トランジスタとは、ゲート絶縁膜であるゲート酸化膜の厚さが、通常のＭＯＳ系トランジスタにより厚く設定されており、高い電圧において問題なく動作可能なトランジスタである。
なお、一般的なＣＩＳプロセスは、制御回路や画像処理回路など高速論理回路のために低耐圧ＬＶの高速トランジスタＴｒ.も高耐圧のトランジスタ（ＨＶ Ｔｒ.）と共に必要である。さらに高速論理回路のために、画素アレイおよび周辺回路に最低必要な配線層数より多い配線層数が必要となる。
第２チップ（下チップ）１２は汎用ロジック（Logic）プロセスを用いて、ＦＡＢの変更や展開を容易にする。
【００１８】
撮像装置１０に必要な回路で、特にアナログ特性やノイズ特性（１／ｆノイズ等）が厳しく要求される特性上重要な回路を、第１チップ（上チップ）１１に搭載する。
後で説明するように、本実施形態においては、画素アレイ、垂直デコータ、ドライバ、コンパレータ、およびＤＡＣ(Digital Analog converter)などが第１チップ１１に搭載される。
高速論理回路、メモリ、インターフェース（Ｉ／Ｆ）回路など、低電圧で高速動作する回路を第２チップ（下チップ）１２に搭載する。回路に要求される特性や規模を考慮してプロセス世代や配線層数を決定する。
同一の第１チップ（上チップ）１１に対して、機能や特性、プロセスの異なる第２チップ（下チップ）１２を組み合わせて製品展開を図る。
【００１９】
後で図５や図６に関連付けて説明するように、ビアの配置位置はチップ端、もしくはパッド（ＰＡＤ）と回路領域の間とする。
映像信号配線はコンパレータ回路の端部で、垂直信号線の配線ピッチで配置される。
制御信号ならびに電力供給用ＴＣＶ（コンタクト用ビア）は主にチップ角部の４箇所に集中し、第１チップ（上チップ）１１の信号配線領域を削減する。
第１チップ（上チップ）１１の配線層数削減により、電源線抵抗が増加し、ＩＲ-Ｄｒｏｐが増大する問題に対し、ＴＣＶを有効に配置することで、第２チップ（下チップ）１２の配線を用いて第１チップ（上チップ）１１の電源のノイズ対策や安定供給等のための強化を行う。
【００２０】
以下、このような特徴的な構成について具体的に説明する。
【００２１】
図２（Ａ）〜（Ｃ）は、本実施形態に係る固体撮像装置と画像処理プロセッサを搭載したＳＯＣタイプの通常型固体撮像装置とを比較して示す図である。
【００２２】
図２（Ａ）は、画像処理プロセッサを搭載したＳＯＣ（System On Chip）タイプの通常型固体撮像装置を示しており、ＣＩＳプロセスとＬｏｇｉｃプロセスの混載プロセスで作られている。
本実施形態において、図２（Ａ）のＳＯＣの構成回路のうち、画素アレイと、アナログ回路で特に１／ｆノイズが回路特性に影響を及ぼす回路（コンパレータ、ＤＡＣ回路など）を図２（Ｂ）に示すチップ１１に搭載する。
本実施形態では、上記の他に、高耐圧トランジスタ（ＨＶ Ｔｒ.）で構成される垂直デコーダ・ドライバ、パッド開口部ＯＰＮなどをひとつのチップにまとめたものが図２（Ｂ）であり、図１の第１（上チップ）１１に相当する。
なお、垂直デコーダ・ドライバおよびパッド開口部ＯＰＮについては必ずしも第１チップ（上チップ）に搭載する必要はなく、第２チップ（下チップ）に搭載される場合もある。
第１チップ（上チップ）１１は高耐圧トランジスタ(ＣＭＯＳ)で構成され、画素特性を含め、アナログ特性とノイズ特性が十分に管理されたプロセスを用いており、ノイズ量は十分に低い。
また、配線層は第１チップ（上チップ）１１を構成する回路に必要な最小限の配線層数で構成され、その数は、一般的にロジック（Logic）回路よりも少なくすることが可能である。
高耐圧トランジスタ（ＨＶ Ｔｒ.）だけを使用し、配線層数を削減することで、第１チップ（上チップ）１１のプロセスコストはＳＯＣタイプのＣＩＳのプロセスコストよりも安価にすることが可能となる。
【００２３】
一方、第１チップ（上チップ）１１に搭載された回路以外の回路については図２（Ｃ）に示すロジック（Logic）チップに搭載する。
低電圧高速Logicプロセスで構成可能な回路およびＩＯ回路などがこれにあたる。
ロジック（Logic）チップは論理回路やメモリ回路用の低電圧高速トランジスタＴｒ.と、入出力回路用の高耐圧トランジスタ（ＨＶ Ｔｒ.）が用いられている。低電圧高速トランジスタＴｒ.とはゲート絶縁膜の膜厚を通常のＭＯＳ系トランジスタと同じあるいはそれ以下に設定して低電圧でも高速に動作するように形成されるトランジスタをいう。
ＦＡＢの変更や展開を考慮して、一般的なＡＳＩＣ設計フローを用いて設計可能な回路構成とすることが望ましく、同一の上チップに対して、機能や特性、プロセスの異なる下チップを組み合わせて製品展開を図ることが容易になる。
一般的にロジック（Logic）プロセスの各種ノイズ、ＲＴＳ、熱、たとえば１／ｆノイズ量は、ノイズ量を管理されたアナログプロセスより大きい。
ノイズ等の問題を解決しようとすれば、ロジック（Logic）プロセスのコスト上昇を招くだけでなく、Logic回路特性やその信頼性が劣化する可能性がある。このため、Logic ＦＡＢの変更や展開を考慮すると、アナログ回路、特に１／ｆノイズが特性に影響する回路は第１チップ（上チップ）１１に搭載する。
なお、低コストのロジック（Logic）を使うと１／ｆノイズは管理されていない、逆に管理されているプロセスは高コストになる。
【００２４】
＜２．プロセスフロー＞
図３（Ａ）〜（Ｃ）は、本実施形態に係る積層構造の固体撮像装置のプロセスフローを示す図である。
【００２５】
図３（Ａ）に示すように、上下のチップをそれぞれ最適なプロセスで作製したウェハーを貼りあわせた後に、上チップの裏面を研磨し上チップのウェハー厚を薄くする。
第１チップ（上チップ）１１側にパターニング後、第１チップ１１側から第２チップ（下チップ）１２の配線層までの貫通穴を開け、金属で埋めてビア（ＶＩＡ）を形成する。本実施形態ではこのＶＩＡをＴＣＶと称する。
図３（Ｂ）に示すように、このＴＣＶにより上下チップ間の信号線および電源線が電気的に接合される。
そして、図３（Ｃ）に示すように、第１チップ（上チップ）１１側に、カラーフィルタおよびマイクロレンズの加工を行った後に、ダイシングによりチップとして切り出す。
【００２６】
＜３．回路配置＞
次に、本実施形態に係る回路配置、すなわち、第１チップ（上チップ）１１および第２チップ（下チップ）１２それぞれに搭載する回路の分類について、図４に関連付けて説明する。
【００２７】
図４は、本実施形態に係る固体撮像装置の第１の構成例を示すブロック図である。
【００２８】
図４の固体撮像装置１０Ａは光電変換素子を含む単位画素（図示しない）が行列状（マトリックス状）に多数２次元配置された画素アレイ部１０１を有する。
固体撮像装置１０Ａは、垂直駆動回路（行走査回路）１０２、垂直デコーダ１０３、カラム処理部１０４、参照信号供給部１０５、水平走査回路（列走査回路）１０６、タイミング制御回路１０７、および画像信号処理部１０８を含んで構成される。
固体撮像装置１０Ａは、さらにＩ／Ｆ系回路１０９を有する。
カラム処理部１０４は、コンパレータ１０４１およびカウンタ回路１０４２を含む。
【００２９】
この固体撮像装置１０Ａにおいて、タイミング制御回路１０７は、マスタークロックに基づいて、垂直駆動回路１０２、カラム処理部１０４、参照信号供給部１０５、および水平走査回路１０６などの動作の基準となるクロック信号や制御信号などを生成する。
また、画素アレイ部１０１の各単位画素を駆動制御する周辺の駆動系や、アナログ系、すなわち垂直駆動回路１０２、カラム処理部１０４のうちコンパレータ１０４１および参照信号供給部１０５などは画素アレイ部１０１と同一の第１チップ１１上に集積される。
一方、タイミング制御回路１０７や画像信号処理部１０８、およびカラム処理部１０４のうち、カウンタ回路１０４２や水平走査回路１０６は上記とは別の第２チップ（半導体基板）１２上に集積される。
図４において、図中の破線に囲まれた部分が第１チップ（上チップ）１１、それ以外が第２チップ（下チップ）１２に配置される。
【００３０】
単位画素としては、ここでは図示を省略するが、光電変換素子（たとえばフォトダイオード）を有する。単位画素は、光電変換素子に加えて、たとえば光電変換素子で光電変換して得られる電荷をＦＤ（フローティングディフュージョン）部に転送する転送トランジスタを有する。
単位画素は、転送トランジスタに加えてＦＤ部の電位を制御するリセットトランジスタと、ＦＤ部の電位に応じた信号を出力する増幅トランジスタとを有する３トランジスタ構成のものを適用可能である。あるいは、単位画素は、さらに画素選択を行うための選択トランジスタを別に有する４トランジスタ構成のものなどを用いることができる。
【００３１】
画素アレイ部１０１には、単位画素がｍ行ｎ列分だけ２次元配置され、このｍ行ｎ列の画素配置に対して行毎に行制御線が配線され、列毎に列信号線が配線されている。
行制御線の各一端は、垂直駆動回路１０２の各行に対応した各出力端に接続されている。垂直駆動回路１０２は、シフトレジスタなどによって構成され、行制御線を介して画素アレイ部１０１の行アドレスや行走査の制御を行う。
【００３２】
カラム処理部１０４は、たとえば画素アレイ部１０１の画素列毎、すなわち垂直信号線ＬＳＧＮ毎に設けられたＡＤＣ（Analog digital converter)を有し、画素アレイ部１０１の各単位画素から列毎に出力されるアナログ信号をデジタル信号に変換して出力する。
【００３３】
参照信号供給部１０５は、時間が経過するにつれてレベルが傾斜状に変化する、いわゆるランプ（ＲＡＭＰ）波形の参照電圧Ｖｒｅｆを生成する手段として、たとえばＤＡＣ（デジタル−アナログ変換器）を有している。
なお、ランプ波形の参照電圧Ｖｒｅｆを生成する手段としては、ＤＡＣに限られるものではない。
ＤＡＣは、タイミング制御回路１０７から与えられる制御信号による制御の下に、タイミング制御回路１０７から与えられるクロックに基づいてランプ波形の参照電圧Ｖｒｅｆを生成してカラム処理部１０４のＡＤＣに対して供給する。
【００３４】
なお、ＡＤＣの各々は、単位画素全ての情報を読み出すプログレッシブ走査方式での通常フレームレートモードと、高速フレームレートモードとの各動作モードに対応したＡＤ変換動作を選択的に行い得る構成を有する。
高速フレームレートモードとは、通常フレームレートモード時に比べて、単位画素の露光時間を１／Ｎに設定してフレームレートをＮ倍、たとえば２倍に上げる動作モードである。
この動作モードの切り替えは、タイミング制御回路１０７から与えられる制御信号による制御によって実行される。また、タイミング制御回路１０７に対しては、外部のシステムコントローラ（図示せず）から、通常フレームレートモードと高速フレームレートモードの各動作モードとを切り替えるための指示情報が与えられる。
ＡＤＣは全て同じ構成となっており、コンパレータ１０４１、カウンタ回路１０４２である。たとえばアップ／ダウンカウンタ、転送スイッチおよびメモリ装置を有する。
【００３５】
コンパレータ１０４１は、画素アレイ部１０１のｎ列目の各単位画素から出力される信号に応じた垂直信号線の信号電圧と、参照信号供給部１０５から供給されるランプ波形の参照電圧Ｖｒｅｆとを比較する。
コンパレータ１０４１は、たとえば参照電圧Ｖｒｅｆが信号電圧よりも大きいときに出力Ｖｃｏが“Ｈ”レベルになり、参照電圧Ｖｒｅｆが信号電圧Ｖｘ以下のときに出力Ｖｃｏが“Ｌ”レベルになる。
アップ／ダウンカウンタであるカウンタ回路１０４２は、非同期カウンタであり、タイミング制御回路１０７から与えられる制御信号による制御の下に、タイミング制御回路１０７からクロックがＤＡＣと同時に与えられる。
カウンタ回路１０４２は、このクロックに同期してダウン（ＤＯＷＮ）カウントまたはアップ（ＵＰ）カウントを行うことにより、比較器での比較動作の開始から比較動作の終了までの比較期間を計測する。
【００３６】
このようにして、画素アレイ部１０１の各単位画素から列信号線を経由して列毎に供給されるアナログ信号が、コンパレータ１０４１およびアップ／ダウンカウンタ回路１０４２の各動作により、Ｎビットのデジタル信号に変換されてメモリ装置に格納される。
【００３７】
水平走査回路１０６は、シフトレジスタなどによって構成され、カラム処理部１０４におけるＡＤＣの列アドレスや列走査の制御を行う。
この水平走査回路１０６による制御の下に、ＡＤＣの各々でＡＤ変換されたＮビットのデジタル信号は順に水平信号線ＬＨＲに読み出され、この水平信号線ＬＨＲを経由して撮像データとして画像信号処理部１０８に出力される。
【００３８】
画像信号処理部１０８は、撮像データに対して各種の信号処理を施す回路で、画像信号処理回路（ＩＳＰ：Image Signal Processor)１０８１、マイクロプロセッサ１０８２、およびメモリ回路１０８３などを含んで構成される。
【００３９】
本実施形態においては、第１チップ（上チップ）１１に搭載されたコンパレータ１０４１で各単位画素から出力される信号に応じた垂直信号線ＬＳＧＮの信号電圧と、参照信号供給部１０５から供給されるランプ波形の参照電圧Ｖｒｅｆが比較される。
そして、その比較結果を、第２チップ（下チップ）１２に搭載された、カウンタ回路１０４２により比較動作の開始から比較動作の終了までの比較期間を計測する。
ここで、上下のチップにそれぞれ搭載されたコンパレータ１０４１とカウンタ回路１０４２間にＴＣＶが挿入され、これを通して信号転送が行われる、映像信号パスをこの部分で分離することが本実施形態の特徴の一つである。
【００４０】
第１チップ（上チップ）１１に搭載されるコンパレータ１０４１は高耐圧トランジスタ（ＨＶ Ｔｒ.）のみで構成される。
コンパレータ１０４１は、画素アレイ部１０１および参照信号供給部１０５と同一チップ（上チップ）１１に搭載され、アナログ特性およびノイズ特性（特に1/fノイズ）を十分な特性が得られるようにプロセスが管理される。
【００４１】
第２チップ（下チップ）１２に搭載するカウンタ回路１０４２は、低耐圧トランジスタ（ＬＶ Ｔｒ.）のみで構成され、先端のロジック（Logic）プロセスを用いた、高速動作設計が行われる。
【００４２】
ＴＣＶはその構造上、隣接信号からのクロストークノイズを受けやすく、特に配線ピッチの狭いＡＤＣ部の映像信号を接続する場合は、できるだけノイズに強いＣＭＯＳデジタル信号を用いる必要がある。
コンパレータ１０４１の出力は、たとえば参照電圧Ｖｒｅｆが信号電圧よりも大きいときに出力Ｖｃｏが“Ｈ”レベルになり、参照電圧Ｖｒｅｆが信号電圧Ｖｘ以下のときに出力Ｖｃｏが“Ｌ”レベルになるいわゆる時間軸にデータを持つＣＭＯＳ論理信号である。このＣＭＯＳ論理信号は、ノイズ耐性が比較的高い。
【００４３】
＜４．ＴＣＶの配置＞
ＴＣＶは主に、カラム処理部１０４のＡＤＣ部の画像信号、第１チップ（上チップ）１１に搭載された画素アレイ部１０１以外の回路の制御信号、および第１チップ（上チップ）１１の電源/ＧＮＤを上下チップ間で接合するために用いられる。
【００４４】
図５は、本実施形態に係る第１チップおよび第２チップのフロアプランの一例を示す図である。
【００４５】
図５の例においては、第１チップ（上チップ）１１に搭載される垂直駆動回路１０２、垂直デコーダ１０３、参照信号生成部１０５、コンパレータ１０４１の回路ブロックはその短辺に電源および信号のポートＰＴＵを有するようにレイアウトされる。
制御信号および電力供給用のＴＣＶは上記回路ブロックの短辺近傍に配置して、信号配線ＬＳＧおよび電源配線ＬＰＷＲが、第１チップ（上チップ）１１上を長く配線されることを避けることで、第１チップ（上チップ）１１のチップ面積増加を防ぐ。
カラム処理部の画素信号用ＴＣＶ１２０は、広帯域映像信号を第１チップと第２チップ間で接続するために、垂直信号線ＬＳＧＮと同じピッチで直線状に、もしくは垂直信号線ＬＳＧＮより大きいピッチでアレイ状に配置されたＴＣＶのブロックである。第１チップ（上チップ）では、コンパレータ１０４１の回路ブロック、第２チップ（下チップ）では、カウンタ１０４２の回路ブロック、それぞれの長縁部に隣接して配置される。
【００４６】
図６は、本実施形態に係る第１チップおよび第２チップのフロアプランにおける電源配線のレイアウト例を示す図である。
【００４７】
たとえば、電源配線ＬＰＷＲを例にすると、図６に示す第２チップ（下チップ）１２のＰＡＤ-ＡおよびＰＡＤ-Ｂから供給される電力があるとする。
ここで、第２チップ（下チップ）１２において、十分に低いインピーダンスで供給すべき第１チップ（上チップ）１１の回路ブロック近傍にあるＴＣＶに接続される。
第１チップ（上チップ）１１では、ＴＣＶから供給される電力の電源配線ＬＰＷＲが各回路ブロックのポートＰＴＵに直接接続される。
制御信号の信号配線ＬＣＳも同様に、たとえば第２チップ（下チップ）１２のタイミング制御回路１０７から出力された制御信号の信号配線ＬＣＳは、接続すべき第１チップ（上チップ）１１の回路ブロックの短縁部近傍のＴＣＶに接続される。
そして、ＴＣＶを経由して第１チップ（上チップ）１１の回路ブロックのポートＰＴＵに入力される。
第１チップ（上チップ）１１の回路ブロックは、図６の例では、垂直駆動回路１０２、垂直デコーダ１０３である。
【００４８】
図７は、図６中において円Ａで囲まれた部分の拡大図であって、回路ブロック（この例では垂直デコーダ）の近傍に配置されるＴＣＶの具体例を示す図である。
図８は、図７のＡ-Ａ’間の断面構造を示す図である。
なお、図７においては、第１チップ（上チップ）１１の配線要素のみ記載されている。
【００４９】
図７において、ＴＣＶ１〜ＴＣＶ５は電力供給用のＴＣＶで第２チップ（下チップ）１２から供給される電力の電源配線ＬＰＷＲを第１チップ（上チップ）１１の回路ブロックＣＢＬＫに接続する。
図７において、ＴＣＶ７〜ＴＣＶ９は制御信号供給用のＴＣＶで、制御信号用信号配線ＬＣＳは上下チップ間をＴＣＶで接続される。
第１チップ（上チップ）１１では、電力供給用ＴＣＶ間のスペースをＴＣＶ接続配線層とは図示しない別の配線層で配線され、回路ブロックＣＢＬＫに接続される。
この例では、ＴＣＶ１２１，１２２の柱を避けてその間隙に信号配線ＬＣＳが配線されている。
そして、第１チップ（上チップ）１１においては、電力供給用のＴＣＶ１〜ＴＣＶ５は、制御信号供給用のＴＣＶ７〜９よりチップの縁部に対してより内側に配置されている。
これにより、図７に示すように、電源配線ＬＰＷＲの面積を大きくすることが可能で、低抵抗化を実現しやすくなる。
各配線は、ＡｌやＣｕにより形成される。
図８の例では、ＴＣＶ接合部ＣＮＴにおいて、一例として、第１チップ（上チップ）１１の最上位層と第２チップ（下チップ）１２の最上位層を接続した場合を示している。
なお、図８はＴＣＶ接続の一例を示すもので、上下チップそれぞれにおける配線層の使い方や、回路の位置は任意であり、限定するものではない。
【００５０】
本実施形態では、第１チップ（上チップ）１１の配線層数を最小限に抑えているため、場合によっては、第１チップ（上チップ）１１の回路ブロック内の電源配線ＬＰＷＲのインピーダンスが増加し、回路ブロックの動作不良に至るおそれがある。
単純に電源配線幅を太くすればチップサイズの増加につながるため、第２チップ（下チップ）１２の配線を用いて、第１チップ（上チップ）１１の電源配線ＬＰＷＲの電源のノイズ対策や安定供給等のための強化を行うことも可能である。
【００５１】
図９は、図８の回路ブロック配線の変形例を示す図である。
図１０は、図９のＢ‐Ｂ’間の断面構造を示す図である。
なお、図１０おいては、簡略化のため、第２チップ（下チップ）１２のロジック回路内の接続に必要な配線は図示されていない。
【００５２】
この変形例においては、回路ブロックを回路ブロックＣＢＬＫ１、ＣＢＬＫ２の２つに分割し、そのスペースにＴＣＶを配置する。
そして、第２チップ（下チップ）１２に、第１チップ（上チップ）１１の電源配線ＬＰＷＲＵと平行して配線された電源線ＬＰＷＲＢによって裏打ちを行う。
【００５３】
本実施形態では、上下チップ間接続はＴＣＶで行うが、その構造上、配置ピッチは十分に小さく、さらにウェハープロセスにおいて加工されるために、歩留まり低下を招くおそれは小さい。
また、第２チップ（下チップ）１２から第１チップ（上チップ）１１への電源やリファレンス信号などＤＣ成分の供給も同ＴＣＶを介して行われるため、通信に特別な回路を必要とせず、結果的にコスト削減が可能となる。
【００５４】
以上説明したように、本実施形態によれば、以下の効果を得ることができる。
画像データの信号授受を行う端縁部における信号は、たとえばコンパレータの出力信号とすることで、ＴＣＶ接続部におけるノイズの問題を低減することができ、上下チップ間の回路配置にもっとも適した回路構成を可能とする。
アナログ特性とノイズ特性（特に１／ｆノイズ）に着目し、ノイズが特性に影響を及ぼす回路を上チップ（第１チップ）に配置することにより、上チップはノイズ耐性に優れた特性を実現することができる。
アナログ特性とノイズ特性（特に１／ｆノイズ）に着目し、ノイズが特性に影響を及ぼす回路を上チップ（第２チップ）に配置することにより、下チップは汎用のＡＳＩＣ（Logic）プロセスを使用することが可能となる。また、下チップについては、ウェハーＦＡＢの変更や、他ＦＡＢへの展開が容易に可能となる。
上チップに最小限の配線層を用いてコスト削減を図ると共に、それに伴う上チップでのＩＲ-ドロップ（Drop）などの問題を、ＴＣＶを介した下チップ配線で補強することにより解決できる。
撮像装置の画素部とロジック部をそれぞれ最適なプロセスで作りわけ、ウェハレベルの貼りあわせを行い、積層チップにすることで、チップコストの削減効果が得られる。
最適なプロセスとは、上チップは高電圧トランジスタ（ＨＶ.Ｔｒ）だけで構成される、必要最小限の配線層数を備えた回路であり、下チップは汎用のＡＳＩＣプロセスである。
同一の上チップを用いて、下チップを変更することで、多様な製品展開が可能となる。
【００５５】
なお、本実施形態において、図４の構成では、デジタル系回路である垂直デコーダ１０３を第１チップ１１に配置した。ただし、他の構成を採用することも可能である。
【００５６】
図１１は、本実施形態に係る固体撮像装置の第２の構成例を示すブロック図である。
【００５７】
本発明の実施形態に係る固体撮像装置１０Ｂは、図１１に示すように、この垂直デコーダ１０３を第２チップ１２Ｂ側に搭載し、アナログ系回路とデジタル系回路を異なるチップに振り分けて構成することも可能である。
【００５８】
図１２は、本実施形態に係る固体撮像装置の第３の構成例を示すブロック図である。
図１３は、図１２の固体撮像装置における第１チップおよび第２チップのフロアプランの一例を示す図である。
【００５９】
本実施形態において、第２チップ（下チップ）１２に搭載すべき回路の規模が小さい場合、固体撮像装置のチップサイズの縮小を図るために、図１２に示すように構成することも可能である。
すなわち、図１２の固体撮像装置１０Ｃのように、第１チップ（上チップ）１１に搭載される回路のうち、垂直駆動回路（行走査回路）１０２、垂直デコーダ１０３の一部を第２チップ（下チップ）１２に移動することも可能である。
この場合、垂直駆動回路（行走査回路）１０２を第１チップ（上チップ）１１に、垂直デコーダ１０３を第２チップ（下チップ）１２にと分割しても良い。
あるいは、垂直駆動回路（行走査回路）１０２と垂直デコーダ１０３を統合してひとつの機能ブロックとし、その一部を、第１チップ（上チップ）１１に搭載し、残りを第２チップ（下チップ）１２に搭載しても良い。
【００６０】
図１３のフロアプラン例では、垂直駆動回路（行走査回路）１０２と垂直デコーダ１０３を統合した回路ブロックを、上下チップに分割することにより、分割されたブロック間を電気的に接続するための、信号用ＴＣＶ領域が追加されている。
しかしながら、垂直駆動回路（行走査回路）１０２と垂直デコーダ１０３が上下に分割されたことにより、上チップの同ブロックのレイアウト幅が縮小され、固体撮像装置１０Ｃのチップサイズが縮小される。
【００６１】
図１４は、本実施形態に係る固体撮像装置の第４の構成例を示すブロック図である。
図１５は、図１４の固体撮像装置における第１チップおよび第２チップのフロアプランの一例を示す図である。
【００６２】
本実施形態において、第２チップ（下チップ）１２に搭載すべき回路の規模がさらに小さい場合、図１４に示すように構成することも可能である。
すなわち、図１４の固体撮像装置１０Ｄのように、垂直駆動回路（行走査回路）１０２、垂直デコーダ１０３の全てと、参照信号供給部１０５を、第２チップ（下チップ）１２に搭載することも可能である。
この場合、参照信号供給部１０５には、アナログ回路が含まれるため、第２チップ（下チップ）１２のノイズ量に注意が必要である。しかし、参照信号供給部１０５は、コンパレータ１０４１に比べ、ノイズの影響を受けにくいため、第２チップ（下チップ）１２への搭載が可能である。
【００６３】
図１５のフロアプラン例では、画像信号処理部の回路規模は小さくなるが、垂直駆動回路（行走査回路）１０２、垂直デコーダ１０３と、参照信号供給部１０５が第２チップ（下チップ）１２に搭載されている。
図５の構成例に比べ、第１チップ（上チップ）１１は、垂直駆動回路（行走査回路）１０２、垂直デコーダ１０３の全てと、参照信号供給部１０５が削除されチップサイズが縮小されている。
また、図示はしないが、垂直駆動回路（行走査回路）１０２、垂直デコーダ１０３の一部を第１チップ（上チップ）１１に搭載することも可能である
また、図１５の例では、ＰＡＤ配置を左右の２辺に２列配置しているが、ＰＡＤ配置については、ＰＡＤ領域の確保やレンズモジュールへの実装などを考慮しているもので、４辺配置、３辺配置、２辺２列配置など、種々の態様が可能である。
【００６４】
また、上述した各実施形態においては、カラム処理部１０４として、コンパレータ１０４１およびカウンタ回路１０４２を含む列並列型ＡＤＣを例に説明したが、本発明は他のＡＤＣ機能を有するカラム処理部の構成を採用することができる。
その一例として、ΣΔ変調器（ΣΔＡＤＣ）を適用したカラム処理部の構成例について説明する。
【００６５】
まず、ΣΔＡＤＣ（ＡＤ）変換器の基本的な構成について説明する。
図１６は、ΣΔＡＤＣ（ＡＤ）変換器の基本的な構成を示すブロック図である。
【００６６】
ΣΔＡＤＣ１３０は、フィルタ部１３１と、１〜５ビット（bit）と分解能が低いＡＤＣ（ＡＤ変換器）１３２と、ＡＤＣと同じビット数のＤＡ変換器（ＤＡＣ）１３３と、入力段の減算器１３４により構成される。
ΣΔＡＤＣ１３０は、フィードバックを用いたシステムであるため、回路の非線形性、ノイズが圧縮され、高分解を実現することができる。
【００６７】
ただし、ΣΔＡＤＣ１３０は、アナログ入力部に近い部分ほど、回路の非線形、ノイズを圧縮することが困難であるため、フィルタ部１３１の入力回路とＤＡＣ１３３には高い線形性と低ノイズが求められる。
特に、ＤＡＣ１３３の非線形性はノイズフロアを増加させる要因になるため、１ビット以外のＡＤＣを使用する場合は、ＤＡＣの線形性を確保することが重要になる。
【００６８】
図１７は、固体撮像装置にΣΔＡＤＣをカラム処理部に採用した画素アレイ周辺部の基本構成を示す図である。
【００６９】
図１７のカラム処理部１４０は、ＣＤＳ等の処理を行うカラム回路１４１、およびＡＤＣ処理を行うΣΔ変調器（ΣΔＡＤＣ）１４２を含んで構成される。
ΣΔ変調器１４２を採用する場合、ノイズ低減を主目的としてオーバーサンプリング方式が採用される。
【００７０】
オーバーサンプリングの手法としては、たとえば以下の３つの方式がある。
図１８（Ａ）〜（Ｃ）は、オーバーサンプリングの方式を説明するための図である。
第１は、図１８（Ａ）に示すように、ビデオフレームレート中に高速読み出しすることにより、オーバーサンプリングを行う方式である。
第２は、図１８（Ｂ）に示すように、非破壊読み出しによりフレーム内でオーバーサンプリングを行う方式である。
第３は、図１８（Ｃ）に示すように、サンプリングした一定値に対してオーバーサンプリングを行う方式である。
図１７のカラム処理部１４０では、たとえば第３の方式が採用される。
【００７１】
オーバーサンプリングによるΣΔ変調出力（ＡＤＣ出力）は、デジタルフィルタによって、Ｎビットの通常のフレームレートに変換される。
【００７２】
図１９は、ΣΔＡＤＣを含むカラム処理部にデジタルフィルタを採用した画素アレイ周辺部の第１の構成例を示す図である。
図２０は、ΣΔＡＤＣを含むカラム処理部にデジタルフィルタを採用した画素アレイ周辺部の第２の構成例を示す図である。
【００７３】
図１９のカラム処理部１４０Ａは、ΣΔ変調器１４２の出力側にデジタルフィルタ１４３が配置され、デジタルフィルタ１４３の出力側に出力制御回路１４４が配置されている。
図２０のカラム処理部１４０Ｂは、ΣΔ変調器１４２の出力側に出力制御回路１４４が配置され、出力制御回路１４４の出力側にデジタルフィルタ１４３が配置されている。
デジタルフィルタ１４３は、ソフトウェアで実現することにより、プログラマブルなフィルタが構成可能である。
【００７４】
図２１は、本実施形態に係る固体撮像装置の第５の構成例を示すブロック図である。
【００７５】
図２１の固体撮像装置１０Ｅは、図１９および図２０のカラム処理部１４０Ａ，１４０Ｂを採用した場合の構成例を示している。
この構成では、映像データの第１のチップ１１と第２のチップ１２間の信号授受を行う端縁部は、アナログ系回路のうちデジタル系回路との境界的な回路であるΣΔ変調器の出力部となっている。
すなわち、固体撮像装置１０Ｅにおいては、第１のチップ１１Ｅにカラム回路１４１およびＡＤＣ処理を行うΣΔ変調器（ΣΔＡＤＣ）１４２が配置される。そして、第２のチップ１２Ｅ側にデジタルフィルタ１４３および出力制御回路１４４が配置される。
【００７６】
なお、図示しないが、図１１、図１２、図１４の構成と同様の構成にも図２１の構成を同様に採用することが可能である。
【００７７】
このような構成においても、上述した効果と同様の効果を得ることができる。
すなわち、画像データの信号授受を行う端縁部における信号は、ΣΔ変調器の出力信号とすることで、ＴＣＶ接続部におけるノイズの問題を低減することができ、上下チップ間の回路配置にもっとも適した回路構成を可能とする。
アナログ特性とノイズ特性（特に１／ｆノイズ）に着目し、ノイズが特性に影響を及ぼす回路を上チップ（第１チップ）に配置することにより、上チップはノイズ耐性に優れた特性を実現することができる。
アナログ特性とノイズ特性（特に１／ｆノイズ）に着目し、ノイズが特性に影響を及ぼす回路を上チップ（第２チップ）に配置することにより、下チップは汎用のＡＳＩＣ（Logic）プロセスを使用することが可能となる。また、下チップについては、ウェハーＦＡＢの変更や、他ＦＡＢへの展開が容易に可能となる。
上チップに最小限の配線層を用いてコスト削減を図ると共に、それに伴う上チップでのＩＲ-ドロップ（Drop）などの問題を、ＴＣＶを介した下チップ配線で補強することにより解決できる。
撮像装置の画素部とロジック部をそれぞれ最適なプロセスで作りわけ、ウェハレベルの貼りあわせを行い、積層チップにすることで、チップコストの削減効果が得られる。
最適なプロセスとは、上チップは高電圧トランジスタ（ＨＶ.Ｔｒ）だけで構成される、必要最小限の配線層数を備えた回路であり、下チップは汎用のＡＳＩＣプロセスである。
同一の上チップを用いて、下チップを変更することで、多様な製品展開が可能となる。
【００７８】
なお、本実施形態においては、半導体装置の一例としてＣＭＯＳイメージセンサの構成について説明したが、上記構成はたとえば裏面照射型ＣＭＯＳイメージセンサに適用することができ、上記各効果を発現することが可能である。ただし、前面照射型であっても十分に上記各効果を発現することが可能である。
このような構成を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。
【００７９】
図２２は、本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【００８０】
本カメラシステム２００は、図２２に示すように、本実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）１０，１０Ａ〜１０Ｅが適用可能な撮像デバイス２１０を有する。
さらに、カメラシステム２００は、この撮像デバイス２１０の画素領域に入射光を導く（被写体像を結像する）光学系、たとえば入射光（像光）を撮像面上に結像させるレンズ２２０を有する。
カメラシステム２００は、撮像デバイス２１０を駆動する駆動回路(ＤＲＶ)２３０と、撮像デバイス２１０の出力信号を処理する信号処理回路(ＰＲＣ)２４０と、を有する。
【００８１】
駆動回路２３０は、撮像デバイス２１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス２１０を駆動する。
【００８２】
また、信号処理回路２４０は、撮像デバイス２１０の出力信号に対して所定の信号処理を施す。
信号処理回路２４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路２４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
【００８３】
上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス２１０として、先述した撮像素子１０，１０Ａ〜１０Ｅを搭載することで、高精度なカメラが実現できる。
【符号の説明】
【００８４】
１０，１０Ａ〜１０Ｅ・・・固体撮像装置（半導体装置）、１１・・・第１チップ（上チップ）、１２・・・第２チップ（下チップ）、１０１・・・画素アレイ部、１０２・・・垂直駆動回路（行走査回路）、１０３・・・垂直デコーダ、１０４・・・カラム処理部、１０４１・・・コンパレータ、１０４２・・・カウンタ回路、１０５・・・参照信号供給部、１０６・・・水平走査回路（列走査回路）、１０７・・・タイミング制御回路、１０８・・・画像信号処理部、１０９・・・Ｉ／Ｆ系回路、ＬＰＷＲ・・・電源配線、ＬＣＳ・・・信号配線、１２０，１２１，１２２，１〜９・・・ＴＣＶ、１３０・・・ΣΔ変調器（ΣΔＡＤＣ）、１４０・・・カラム処理部、１４１・・・カラム回路、１４２・・・ΣΔ変調器（ΣΔＡＤＣ）、１４３・・・デジタルフィルタ、１４４・・・出力制御回路部、ＣＢＬＫ，ＣＢＬＫ１，ＣＢＬＫ２・・・回路ブロック、２００・・・カメラシステム。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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