(57)【特許請求の範囲】
【請求項１】
メモリを動作するための方法であって
ある電圧量だけ離間したいくつかの検出電圧を使用して、各々がいくつかのデータ状態のうちの１つにプログラムされるメモリセル群のソフトデータであって、いくつかの異なるソフトデータ値を含む、ソフトデータを決定することと、
前記異なるソフトデータ値の各々と関連付けられたメモリセルの数量を決定することと、
前記異なるソフトデータ値の各々と関連付けられたメモリセルの前記決定された数量を使用して、補間処理を介して、前記メモリセル群と関連付けられた閾値電圧分布の少なくとも一部分を推定することと、を含み、
前記いくつかの検出電圧のうちの第１および第２が、第１の電圧量だけ離間し、
前記いくつかの検出電圧のうちの前記第２および第３が、前記第１の電圧量とは異なる第２の電圧量だけ離間し、
前記いくつかの検出電圧のうちの前記第３および第４が、前記第２の電圧量だけ離間し、
前記いくつかの検出電圧のうちの前記第４および第５が、前記第１の電圧量だけ離間する、方法。
【請求項２】
メモリを動作するための方法であって
各々がいくつかのデータ状態のうちの１つにプログラムされるメモリセル群のソフトデータであって、いくつかの異なるソフトデータ値を含む、前記ソフトデータを決定することと、
前記異なるソフトデータ値の各々と関連付けられたメモリセルの数量を決定することと、
前記異なるソフトデータ値の各々と関連付けられたメモリセルの前記決定された数量を正規化することと、
前記異なるソフトデータ値の各々と関連付けられたメモリセルの前記正規化された数量を使用して、補間処理を介して、前記メモリセル群と関連付けられた閾値電圧分布の少なくとも一部分を推定することと、を含む、方法。
【請求項３】
前記メモリセル群と関連付けられた前記閾値電圧分布の前記推定された部分に基づいて、前記メモリセル群のデータ状態を決定するために使用される検出電圧を決定することを含む、請求項２に記載の方法。
【請求項４】
前記メモリセル群のために前記ソフトデータを決定することが、いくつかの検出電圧を使用して前記メモリセル群でいくつかの検出操作を実行することを含み、前記いくつかの検出電圧の各々が、同じ電圧量だけ離間する、請求項３に記載の方法。
【請求項５】
前記異なるソフトデータ値の各々と関連付けられた前記メモリセルの前記数量を決定することが、前記異なるソフトデータ値の各々のヒストグラムを作成することを含み、各ヒストグラムの高さが、その特定のヒストグラムの前記ソフトデータ値と関連付けられたメモリの前記数量に対応する、請求項４に記載の方法。
【請求項６】
各ヒストグラムの幅が、前記メモリセル群の前記ソフトデータを決定するために使用された検出電圧間の間隔に対応する、請求項５に記載の方法。
【請求項７】
検出電圧であって、前記検出電圧の各々がある電圧量だけ離間する、いくつかの検出電圧を使用して、前記メモリセル群と関連付けられた前記ソフトデータを決定することと、
前記検出電圧間の前記間隔の各々を表すように閾値電圧値を割り当てることと、
前記検出電圧間の前記間隔の各々を表すように割り当てられた前記閾値電圧値を使用して、前記補間処理を介して、前記メモリセル群と関連付けられた前記閾値電圧分布の少なくとも前記部分を推定することと、を含む、請求項２に記載の方法。
【請求項８】
前記メモリセル群と関連付けられた予め決定された閾値電圧分布に基づく、前記検出電圧間の前記間隔の各々を表すように閾値電圧値を割り当てることが、前記検出電圧間の前記間隔をマッピングすることを含む、請求項７に記載の方法。
【請求項９】
前記検出電圧間の前記間隔の各々を表すように割り当てられた前記閾値電圧値を使用する前記補間処理が、前記割り当てられた閾値電圧値を曲線に一致させることを含む、請求項８に記載の方法。
【請求項１０】
メモリセルのアレイと、
前記アレイに連結され、かつ
各々がいくつかのデータ状態のうちの１つにプログラムされる前記メモリセルの群のソフトデータであって、いくつかの異なるソフトデータ値を含む、前記ソフトデータを決定し、
かつ
前記異なるソフトデータ値の各々と関連付けられたメモリセルの数量を決定するように構成されるコントローラと、
前記異なるソフトデータ値の各々と関連付けられたメモリセルの前記決定された数量を正規化する正規化エンジンと、
前記異なるソフトデータ値の各々と関連付けられたメモリセルの前記正規化された数量を使用して、補間処理を介して、前記メモリセルの群と関連付けられた閾値電圧分布の少なくとも一部分を推定するように構成される補間エンジンと、を備える、装置。
【請求項１１】
前記コントローラが、前記アレイと同じ半導体ダイ上にある、請求項１０に記載の装置。
【請求項１２】
前記コントローラが、前記アレイとは異なる半導体ダイ上にある、請求項１０に記載の装置。
【請求項１３】
前記コントローラが、前記アレイと同じ半導体ダイ上の回路と、前記アレイとは異なる半導体ダイ上の回路とを含む、請求項１０に記載の装置。
【請求項１４】
前記コントローラが、前記補間エンジンを含む、請求項１０〜１３のいずれか１項に記載の装置。
【請求項１５】
メモリセルアレイと、
前記アレイに連結され、かつ
ある電圧量だけ離間したいくつかの検出電圧を使用して、各々がいくつかのデータ状態のうちの１つにプログラムされる前記メモリセルの群のソフトデータであって、いくつかの異なるソフトデータ値を含む、ソフトデータを決定し、
前記異なるソフトデータ値の各々と関連付けられたメモリセルの数量を決定し、
前記異なるソフトデータ値の各々と関連付けられたメモリセルの前記決定された数量を正規化し、
前記検出電圧間の前記間隔の各々を表すように閾値電圧値を割り当て、
前記メモリセルの前記群と関連付けられた閾値電圧分布曲線の少なくとも一部分を推定するために、前記検出電圧間の間隔を表すように割り当てられた閾値電圧値と、前記異なるソフトデータ値の各々と関連付けられたメモリセルの前記正規化された数量とを使用して、補間処理を実行するように構成されるコントローラと、を備える、装置。
【請求項１６】
前記いくつかの検出電圧のうちの第１および第２が、第１の電圧量だけ離間し、
前記いくつかの検出電圧のうちの前記第２および第３が、前記第１の電圧量とは異なる第２の電圧量だけ離間し、
前記いくつかの検出電圧のうちの前記第３および第４が、前記第２の電圧量だけ離間し、
前記いくつかの検出電圧のうちの前記第４および第５が、前記第１の電圧量だけ離間する、請求項１５に記載の装置。
【請求項１７】
前記いくつかの検出電圧の各々が異なる電圧量だけ離間される、請求項１５に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、概して、半導体メモリおよび方法に関し、具体的には、補間を介して、メモリセルと関連付けられた閾値電圧分布を推定することに関する。
【背景技術】
【０００２】
メモリデバイスは、典型的には、コンピュータまたは他の電子デバイスの内部の、半導体、集積回路、および／または外部のリムーバブルデバイスとして提供される。揮発性および不揮発性メモリを含む多種多様なメモリが存在する。揮発性メモリは、その情報を維持するために電力を必要とする可能性があり、中でも、ランダムアクセスメモリ（ＲＡＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、および同期ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）を挙げることができる。不揮発性メモリは、電源が入っていないとき、記憶された情報を保持することによって永続的な情報を提供することができ、中でも、ＮＡＮＤフラッシュメモリ、ＮＯＲフラッシュメモリ、相変化ランダムアクセスメモリ（ＰＣＲＡＭ）、抵抗ランダムアクセスメモリ（ＲＲＡＭ）、および磁気ランダムアクセスメモリ（ＭＲＡＭ）を挙げることができる。
【０００３】
メモリデバイスは、ソリッドステートドライブ（ＳＳＤ）を形成するために一緒に組み合わせることができる。ＳＳＤは、多様な種類の不揮発性および揮発性メモリの中でも、不揮発性メモリ（例えば、ＮＡＮＤ型フラッシュメモリおよび／またはＮＯＲフラッシュメモリ）を含むことができ、および／または揮発性（例えば、ＤＲＡＭおよび／またはＳＲＡＭ）を含むことができる。フラッシュメモリデバイスは、例えば、浮遊ゲート等の電荷蓄積構造に情報を記憶するメモリセルを含むことができ、広範囲の電子用途のための不揮発性メモリとして利用される場合がある。フラッシュメモリデバイスは、典型的には、高いメモリ密度、高い信頼性、および低消費電力を可能でありうる１トランジスタメモリセルを使用する。
【０００４】
アレイアーキテクチャ内のメモリセルは、所望の状態にプログラムすることができる。例えば、セルを特定のデータ状態にプログラムするために、電荷は、メモリセルの電荷蓄積構造（例えば、浮遊ゲート）上に配置する、または電荷蓄積構造から除去することができる。メモリセルの電荷蓄積構造上の蓄積電荷は、セルの閾値電圧（Ｖｔ）を示すことができる。
【０００５】
例えば、シングルレベルセル（ＳＬＣ）は、バイナリユニットの１または０で表すことができる、２つの異なるデータ状態のうちの標的とされる１つにプログラムすることができる。いくつかのフラッシュメモリセルは、２つ以上のデータ状態（例えば、１１１１、０１１１、００１１、１０１１、１００１、０００１、０１０１、１１０１、１１００、０１００、００００、１０００、１０１０、００１０、０１１０、および１１１０）のうちの標的とされる１つにプログラムすることができる。このようなセルは、マルチステートメモリセル、マルチユニットセル、またはマルチレベルセル（ＭＬＣ）と呼ばれることもある。ＭＬＣは、各セルが、１つ以上の数字（例えば、１つ以上のビット）を表すことができるので、メモリセルの数を増加させることなく、より高い密度のメモリを提供することができる。
【図面の簡単な説明】
【０００６】
【図１】本開示のいくつかの実施形態による不揮発性メモリアレイの一部分の概略図を示す。
【図２】本開示のいくつかの実施形態による、いくつかの閾値電圧分布、検出電圧、およびデータの割り当ての図を示す。
【図３】本開示のいくつかの実施形態によるメモリデバイスの形態における装置のブロック図を示す。
【図４Ａ】本開示のいくつかの実施形態による、いくつかの閾値電圧分布、検出電圧、データの割り当て、およびヒストグラムの図を示す。
【図４Ｂ】本開示のいくつかの実施形態による、いくつかの閾値電圧分布、検出電圧、データの割り当て、およびヒストグラムの図を示す。
【図５Ａ】本開示のいくつかの実施形態による、いくつかの閾値電圧分布、検出電圧、データの割り当て、およびヒストグラムの図を示す。
【図５Ｂ】本開示のいくつかの実施形態による、いくつかの閾値電圧分布、検出電圧、データの割り当て、およびヒストグラムの図を示す。
【図５Ｃ】本開示のいくつかの実施形態による、いくつかの閾値電圧分布、検出電圧、データの割り当て、およびヒストグラムの図を示す。
【発明を実施するための形態】
【０００７】
本開示は、補間を介して、メモリセルと関連付けられた閾値電圧分布を推定するための装置および方法を含む。いくつかの実施形態は、各々がいくつかのデータ状態のうちの１つにプログラムされたメモリセル群のソフトデータであって、いくつかの異なるソフトデータ値を含む、ソフトデータを決定することと、異なるソフトデータ値の各々と関連付けられたメモリセルの数量を決定することと、異なるソフトデータ値の各々と関連付けられたメモリセルの決定された数量を使用して、補間プロセスを介して、メモリセル群と関連付けられた閾値電圧分布の少なくとも一部分を推定することとを含む。
【０００８】
ハードデータは、１つ以上のメモリセルに記憶され、例えば、読み出し動作に応答してホストに提供されるバイナリデータ値と言うことができる。様々な事例では、ソフトデータは、読み出し動作との関連において決定することもできる。例えば、読み出し動作中に、傾斜検出信号は、選択されたメモリセルに印加することができ、ページバッファは、選択されたメモリセルが導通（または下り勾配読み出し動作の場合には導通を停止）する時、検出信号の増幅に対応するデジタル値をラッチすることができる。デジタル値の最上位ビット（単数または複数）は、ハードデータ（例えば、選択されたセルのデータ状態）に対応することができ、デジタル値の最下位ビット（単数または複数）は、関連付けられたソフトデータに対応することができる。ソフトデータは、例えば、ハードデータの品質および／または信頼性（例えば、セルが読み出しハードデータを記憶する確率またはセルが異なるデータを記憶する確率に関する情報）を示すことができる。したがって、ソフトデータは、他の利点の中でも特に、精度および／または信頼性の向上（例えば、エラー率の低下）、および／またはメモリの寿命の増加等の利点を提供することができる。
【０００９】
例えば、本開示のいくつかの実施形態において、いくつかのメモリセルと関連付けられたソフトデータは、本明細書に詳細を記載するように、補間処理を介していくつかのメモリセルと関連付けられた閾値電圧（Ｖｔ）の分布（例えば、Ｖｔ分布曲線）を推定するために使用することができる。Ｖｔ分布を推定するために補間を使用すると、以前の手法と比較して、Ｖｔ分布の分解向上を提供することができる（例えば、２００ミリボルトのＶｔ分布の分解と比較して、５０ミリボルトのＶｔ分布の分解）。増加した（例えば、より細かい）Ｖｔ分布の分解を提供すると、他の利点の中でも特に、更なる信号処理（例えば、谷検出）を可能にする等の利点を提供することができる。
【００１０】
本発明の以下の詳細な説明では、本明細書の一部分を形成する添付の図面を参照し、図面中には、本開示のいくつかの実施形態をどのように実践することができるかの図示例が示される。これらの実施形態は、当業者が本開示の実施形態を実践することを可能にするに十分な詳細が説明され、他の実施形態が利用されてもよいこと、および本開示の範囲を逸脱することなく、プロセス、電気的および／または構造上の変更が行われてもよいことが理解される。
【００１１】
本明細書で使用される場合、「いくつかの」何かとは、１つ以上のこのようなものを指すことができる。例えば、いくつかのメモリセルは、１つ以上のメモリセルを参照することができる。加えて、本明細書に使用される指定子「Ｍ」および「Ｎ」は、特に図面中の参照番号に関しては、そのように指定されたいくつかの特定の特徴が、本開示のいくつかの実施形態に含まれ得ることを示す。
【００１２】
本明細書の図面は番号付け規則に従い、先頭の数字（単数または複数）が図面の番号に対応し、残りの数字が図面中の要素または構成要素を識別する。異なる図面間の同様の要素または構成要素は、同様の数字を使用することによって識別されてもよい。例えば、１００は図１の要素「００」を参照してもよく、類似の要素は、図３の３００として参照されてもよい。理解されるように、本明細書の多様な実施形態に示される要素は、本開示のいくつかの追加の実施形態を提供するために、追加、交換、および／または排除することができる。加えて、理解されるように、図面中に提供される要素の割合と相対的な縮尺は、本開示の実施形態を例示することを目的とし、限定的な意味に解釈されてはならない。
【００１３】
図１は、本開示のいくつかの実施形態による不揮発性メモリアレイ１００の一部分の概略図を示す。図１の実施形態は、ＮＡＮＤアーキテクチャ不揮発性メモリアレイを示す。しかしながら、本明細書に記載される実施形態はこの例に限定されない。図１に示すように、メモリアレイ１００は、アクセス回線（例えば、ワード線１０５−１、…、１０５−Ｎ）および交差データ線（例えば、ローカルビット線）１０７−１、１０７−２、１０７−３、…、１０７−Ｍを含む。デジタル環境におけるアドレス指定を容易にするるために、ワード線１０５−１、…、１０５−Ｎの数およびローカルビット線１０７−１、１０７−２、１０７−３、…、１０７−Ｍの数は、２の何乗かでありうることができる（例えば、２５６のワード線×４，０９６のビット線）。
【００１４】
メモリアレイ１００は、ＮＡＮＤストリング１０９−１、１０９−２、１０９−３、…、１０９−Ｍを含む。各ＮＡＮＤストリングは、不揮発性メモリセル１１１−１、…、１１１−Ｎを含み、各々がそれぞれのワード線１０５−１、…、１０５−Ｎに通信可能に連結される。各ＮＡＮＤストリング（およびその構成メモリセル）もまた、ローカルビット線１０７−１、１０７−２、１０７−３、…、１０７−Ｍと関連付けられる。各ＮＡＮＤストリング１０９−１、１０９−２、１０９−３、…、１０９−Ｍの不揮発性メモリセル１１１−１、…、１１１−Ｎは、ソース選択ゲート（ＳＧＳ）（例えば、電界効果トランジスタ（ＦＥＴ））１１３とドレイン選択ゲート（ＳＧＤ）（例えば、ＦＥＴ）１１９との間で、直列のソースでドレインに接続される。各ドレイン選択ゲート１１３は、ソース選択線１１７上の信号に応答する共通ソース１２３にそれぞれのＮＡＮＤストリングを選択的に連結するように構成され、各ドレイン選択ゲート１１９は、ドレイン選択線１１５上の信号に応答するそれぞれのビット線にそれぞれのＮＡＮＤストリングを選択的に連結するように構成される。
【００１５】
図１に図示される実施例に示されるように、ソース選択ゲート１１３のソースは共通ソース線１２３に接続される。ソース選択ゲート１１３のドレインは、対応するＮＡＮＤストリング１０９−１のメモリセル１１１−１のソースに接続される。ドレイン選択ゲート１１９のドレインは、ドレインコンタクト１２１−１で、対応するＮＡＮＤストリング１０９−１のビット線１０７−１に接続される。ドレイン選択ゲート１１９のソースは、対応するＮＡＮＤストリング１０９−１の最後のメモリセル１１１−Ｎ（例えば、浮遊ゲートトランジスタ）のドレインに接続される。
【００１６】
いくつかの実施形態において、不揮発性メモリセル１１１−１、…、１１１−Ｎの構造は、ソースと、ドレインと、浮遊ゲート等の電荷蓄積構造体と、制御ゲートとを含む。不揮発性メモリセル１１１−１、…、１１１−Ｎは、ワード線１０５−１、…、１０５−Ｎにそれぞれ連結された制御ゲートを有する。不揮発性メモリセル１１１−１、…、１１１−Ｎの「列」は、ＮＡＮＤストリング１０９−１、１０９−２、１０９−３、…、１０９−Ｍを構成し、それぞれ、所定のローカルビット線１０７−１、１０７−２、１０７−３、…、１０７−Ｍに連結される。不揮発性メモリセルの「行」は、所定のワード線１０５−１、…、１０５−Ｎに一般に連結されるメモリセルである。用語「列」および「行」の使用は、不揮発性メモリセルの特定の直線（例えば、垂直方向および／または水平方向）の配向を暗示することを意味しない。ＮＯＲアレイアーキテクチャは、メモリセルのストリングが選択ゲート間に並列に連結されることを除き、同様にレイアウトされる。
【００１７】
当業者が理解するように、選択されたワード線に連結されるセルのサブセット（例えば、１０５−１、…、１０５−Ｎ）は、メモリセルのページと共にプログラムおよび／または検出（例えば、読み出し）することができる。プログラミング動作（例えば、書き込み動作）は、ターゲット（例えば、所望の）データ状態に対応する所望のプログラム電圧レベルに選択されたアクセス線に連結された選択されたセルの閾値電圧（Ｖｔ）を増加させるために、いくつかのプログラムパルス（例えば、１６Ｖ〜２０Ｖ）を選択されたワード線に印加することを含むことができる。
【００１８】
このような読み出しまたはプログラム検証動作等の検出動作は、選択されたセル、並びにそれと関連付けられたソフトデータのデータ状態を決定するために、選択されたセルに連結されたビット線の電圧および／または電流電荷を検出することを含むことができる。検出動作は、選択されたメモリセルと関連付けられたソース線（例えば、ソース線１２３）に提供された電圧（例えば、バイアス電圧）を上回る選択されたメモリセルと関連付けられたビット線（例えば、ビット線１０７−１）に電圧を提供すること（例えば、付勢すること）を関与させることができる。検出動作は、代替的に、選択されたセルが導通を開始するときの放電に続いてビット線を予め充電することと、放電を検出することを含んでもよい。
【００１９】
選択されたセルの状態を検出することは、選択されたワード線にいくつかの傾斜検出信号（例えば、読み出し電圧）を提供する一方、未選択セルのＶｔに依存せず、導通状態に未選択セルを配置するに十分なストリングの未選択セルに連結されたワード線にいくつかのパス信号（例えば、読み出しパス電圧）を提供することを含むことができる。選択されたセルが選択されたワード線に印加された特定の検出電圧に応答して、選択されたセルが導通するかどうかを決定するために、読み出し／または検証中の選択セルに対応するビット線を検出することができる。例えば、選択されたセルのデータ状態および／または関連ソフトデータは、ビット線電流が特定の状態と関連付けられた特定の基準電流に到達したワード線電圧によって決定することができる。
【００２０】
当業者が理解するように、ＮＡＮＤストリング内の選択されたメモリセルで実行される検出動作において、ストリングの未選択メモリセルは導通状態となるように付勢される。このような検出動作では、選択されたセルのデータ状態および／または関連ソフトデータは、ストリングに対応するビット線上で検出された電流および／または電圧に基づいて決定することができる。例えば、選択されたセルのデータ状態および／または関連ソフトデータがビット線電流の特定の量だけ変化または特定の期間内の特定のレベルに達しているか否かに基づいて決定することができる。
【００２１】
選択されたセルが導通状態にあるとき、電流は、ストリングの一方の端のソース線コンタクトとストリングの他方の端のビット線コンタクトとの間を流れる。このように、選択されたセルの検出と関連付けられた電流は、ストリング内の他のセル、セルスタック間の拡散領域、および選択トランジスタの各々を通じて運ばれる。
【００２２】
図２は、本開示のいくつかの実施形態による、いくつかの閾値電圧（Ｖｔ）分布、検出電圧、およびデータ（例えば、ハードおよびソフトデータ）の割り当ての図２０１を示す。図２に示される例は、例えば、図１を参照して前述したメモリセル１１１−１、…、１１１−Ｎを表すことができる。例えば、図２に示される例は、２ビット（例えば、４つの状態）メモリセルの第１の（例えば、より低い）ページを表すことができる。当業者によって理解されるように、２ビットメモリセルの第２の（例えば、より高い）ページ（簡素化のため図２には図示せず）の類似表現は、第１のページのＶｔ分布、検出電圧、およびデータ割り当て、ならびに第１のページのそれらを反映するＶｔ分布、検出電圧、およびデータ割り当てを含むことができる。しかしながら、当業者によって理解されるように、本開示の実施形態は、２ビットメモリセルのこの例に限定されない。
【００２３】
図２に示すように、Ｖｔ分布２２５−１および２２５−２は、メモリセルをプログラムすることができる２つのターゲットデータ状態（例えば、それぞれ、Ｌ１およびＬ２）を表す。ターゲット状態Ｌ１は、データ１に対応することができ、ターゲット状態Ｌ２は、データ０に対応することができる。すなわち、メモリセルの各々のデータ状態は、いくつか（例えば２つ）のデータ値（例えば、ハードデータ）のうちの１つに対応することができる。例えば、図２に図示される実施形態において、メモリセルをプログラムすることができる第１のデータ状態（例えば、Ｌ２）は、データ０に対応し（例えば、０のハードデータ値は、読み出しリクエストに応答して出力することができる）、メモリセルをプログラムすることができる第２のデータ状態（例えば、Ｌ１）は、データ１に対応する（例えば、１のハードデータ値は、読み出しリクエストに応答して出力することができる）。しかしながら、本開示の実施形態は、これらの特定のデータの割り当てに限定されない。
【００２４】
Ｖｔ分布２２５−１および２２５−２は、対応するターゲット状態にプログラムされるメモリセルの数を表すことができ、Ｖｔ分布曲線の高さは、（例えば、平均で）Ｖｔ分布内の特定の電圧にプログラムされたセルの数を示す。Ｖｔ分布曲線の幅は、特定のターゲットの状態を表す電圧範囲を示す（例えば、Ｌ２のＶｔ分布曲線２２５−２の幅は、ハードデータ０に対応する電圧範囲を示す）。
【００２５】
検出（例えば、読み出し）動作中、Ｖｔ分布２２５−１と２２５−２の間に位置する検出（例えば、読み出し）電圧は、状態Ｌ１とＬ２を区別するために使用することができる。ＮＡＮＤストリング内の選択されたメモリセル上で実行される読み出し動作では、ストリングの未選択メモリセルは、導通状態になるように、パス電圧で付勢することができる。ストリングのセルが全て導通状態であるとき、電流は、ストリングの一方の端のソース線コンタクトとストリングの他方の端のドレイン線コンタクトとの間を流れることができる。このように、選択されたセルのデータ状態は、選択されたセルが（例えば、（選択されたワード線を介して）セルの制御ゲートに印加された特定の読み出し電圧に応答して）導通を開始するとき、特定のストリングに対応するビット線上で検出された電流および／または電圧に基づいて決定することができる。例えば、選択されたセルのデータ状態は、ビット線の電流が特定の量だけ変化したか、または指定の時間内に特定のレベルに到達しているかに基づいて決定することができる。当業者によって理解されるように、他の種類の読み出し動作も可能である。
【００２６】
メモリセルの各データ状態（例えば、Ｌ１およびＬ２）は、それと関連付けられたソフトデータを有することができる。例えば、各データ状態と関連付けられたＶｔ分布（例えば、２２５−１または２２５−２）は、それに割り当てられたソフトデータ（例えば、ビット）を有することができる。本明細書で前述したように、ソフトデータは、セルが導通（または低下スロープ読み出し動作の場合には、導通を停止）すると、選択されたメモリセルに印加された傾斜検出信号の振幅に対応するデジタル値の最下位ビット（単数または複数）に対応することができる。図２に示される例では、データ状態と関連付けられたソフトデータ（例えば、品質および／または信頼性情報）を提供するために、２ビットが使用される。
【００２７】
メモリセルのデータ状態と関連付けられたソフトデータは、メモリセルのデータ状態と関連付けられたＶｔ分布内のメモリセルと関連付けられたＶｔの場所を示すことができる。例えば、図２に示される実施形態では、データ状態Ｌ２と関連付けられたソフトデータ００は、メモリセルのＶｔがＶｔ分布２２５−２内の読み出し電圧Ｒ５よりも大きい電圧に位置する（例えば、メモリセルのＶｔが、Ｖｔ分布２２５−２の中間よりに位置する）ことを示し、データ状態Ｌ１と関連付けられたソフトデータ００は、メモリセルのＶｔが、Ｖｔ分布２２５−１内の読み出し電圧Ｒ１よりも小さい電圧に位置する（例えば、メモリセルのＶｔが、Ｖｔ分布２２５−１の中間に位置する）ことを示す。加えて、データ状態Ｌ２と関連付けられたソフトデータ１０は、メモリセルのＶｔが、Ｖｔ分布２２５−２内の読み出し電圧Ｒ４とＲ５との間の電圧に位置することを示し、データ状態Ｌ１と関連付けられたソフトデータ１０は、メモリセルのＶｔが、読み出し電圧Ｒ１とＲ２との間の電圧に位置することを示す（例えば、ソフトデータ１０は、メモリセルのＶｔが、ソフトデータ００よりもＶｔ分布の端よりに位置することを示す）。さらに、データ状態Ｌ２（例えば、ハードデータ０）と関連付けられたソフトデータ１１は、メモリセルのＶｔが読み出し電圧Ｒ３とＲ４との間の電圧に位置することを示す。加えて、データ状態Ｌ１（例えば、ハードデータ１）と関連付けられたソフトデータ１１は、メモリセルのＶｔが、読み出し電圧Ｒ２とＲ３との間の電圧に位置すること（例えば、ハードデータが、セルが本来プログラムされたターゲット状態と一致しない可能性があること）を示す。
【００２８】
メモリセルのデータ状態と関連付けられたソフトデータは、メモリセルと関連付けられたＶｔが、メモリセルのデータ状態に対応するかどうかの確率も示すことができる。例えば、図２に示される実施形態では、データ状態Ｌ２と関連付けられたソフトデータ００は、メモリセルのＶｔがデータ状態Ｌ２に対応することを強い確率で示し、データ状態Ｌ２と関連付けられたソフトデータ１０は、メモリセルのＶｔがデータ状態Ｌ２に対応することを中程度の確率（例えば、強力な確率未満である確率）で示し、データ状態Ｌ２と関連付けられたソフトデータ１１は、メモリセルのＶｔがデータ状態Ｌ２に対応することを弱い確率（例えば、中程度の確率未満である確率）で示す。加えて、データ状態Ｌ１と関連付けられたソフトデータ００は、メモリセルのＶｔがデータ状態Ｌ１に対応することを高い確率で示し、データ状態Ｌ１と関連付けられたソフトデータ１０は、メモリセルのＶｔがデータ状態Ｌ１に対応することを中程度の確率で示し、データ状態Ｌ１と関連付けられたソフトデータ１１は、メモリセルのＶｔがデータ状態Ｌ１に対応することを低い確率で示す。
【００２９】
本開示の実施形態は、図２に示される読み出し電圧および／またはソフトデータの割り当てに限定されない。例えば、Ｖｔ分布内のより正確なＶｔの場所、および／またはＶｔがデータ状態に対応するかどうかのより正確な確率を示すために、これより大きい数の読み出し電圧および／またはソフトデータの割り当てを使用することができる。しかしながら、簡素化のため、そして本開示の実施形態を不明瞭にしないように、図２において、６つの異なるハードデータ品質および／または信頼水準を表す５つの読み出し電圧および６つのソフトデータ値（例えば、６つの異なるソフトデータが可能）が示された。加えて、読み出し電圧は、図２において、同じ電圧量だけ離間していると示されているが、以下に詳細を記載するように、本開示の実施形態はそのように限定されない（例えば、読み出し電圧は、異なる電圧量だけ離間することができる）。
【００３０】
メモリセルのデータ状態と関連付けられたソフトデータは、（例えば、図４Ａ〜５Ｃを参照して）以下に詳細を説明するように、例えば、いくつかの読み出し電圧（例えば、Ｒ１〜Ｒ５）を使用して、メモリセル上でいくつかの検出（例えば、読み出し）動作を実行することによって、決定することができる。ソフトデータは、（例えば、図４Ａ〜５Ｃを参照して）以下に詳細を説明するように、メモリセルと関連付けられたＶｔ分布（例えば、Ｖｔ分布曲線）を推定するために使用することができる。いくつかの実施例において、読み出し動作（単数または複数）は、メモリセルのデータ状態も決定することができる。例えば、メモリセルのデータ状態およびメモリセルのデータ状態と関連付けられたソフトデータは、どちらも同じ読み出し動作によって決定することができる。
【００３１】
図３は、本開示のいくつかの実施形態による、メモリデバイス３３０の形態における装置のブロック図を示す。本明細書で使用される場合「装置」は、例えば、回路または電気回路、ダイ（単数または複数）、モジュール（単数または複数）、デバイス（単数または複数）、またはシステム（単数または複数）等、多様な構造物または構造物の組み合わせのいずれかを参照することができるが、これらに限定されない。
【００３２】
図３に示されるように、メモリデバイス３３０は、メモリアレイ３００に結合されたコントローラ３３２を含む。メモリアレイ３００は、例えば、図１を参照して前述したメモリアレイ１００でありうることができる。図３には１つのメモリアレイが示されているが、本開示の実施形態は、そのように限定されない（例えば、メモリデバイス３３０は、コントローラ３３２に結合された２つ以上のメモリアレイを含むことができる）。
【００３３】
コントローラ３３２は、例えば、制御回路および／またはファームウェアを含むことができる。コントローラ３３２は、メモリアレイ３００と同じ物理デバイス（例えば、同じダイ）上に含めることができるか、またはメモリアレイ３００を含む物理デバイスに通信可能に結合される別の物理デバイス上に含めることができる。いくつかの実施例において、コントローラ３３２の構成要素は、複数の物理デバイスにわたって分散することができる（例えば、いくつかの構成要素はアレイと同じダイ上で、いくつかの構成要素は、異なるダイ、モジュール、または、ボード上）に分散することができる。
【００３４】
図３に示される実施形態において、コントローラ３３２は、ヒストグラムビルダー３３４と、正規化エンジン３３６と、解釈エンジン３３８と、補間エンジン３４０とを含む。コントローラ３３２の機能は、本明細書に（例えば、図４Ａ〜５Ｃを参照して）詳細に説明される。例えば、コントローラ３３２は、本明細書に詳細に説明するように、補間処理を介してメモリセルと関連付けられたＶｔ分布（例えば、Ｖｔ分布曲線）を推定するために、メモリアレイ３００のメモリセルと関連付けられたソフトデータを使用することができる。
【００３５】
図３に示される実施形態は、本開示の実施形態を不明瞭にしないように図示されていない追加の回路を含むことができる。例えば、メモリデバイス３３０は、Ｉ／Ｏ回路を通じてＩ／Ｏコネクタから提供されるアドレス信号をラッチするためのアドレス回路を含むことができる。アドレス信号は、メモリアレイ３００にアクセスするために、行デコーダおよび列デコーダによって受信され、復号化することができる。追加の例として、メモリデバイス３３０は、検出（例えば、読み出し）回路を含むことができる。
【００３６】
図４Ａおよび５Ａはそれぞれ、本開示のいくつかの実施形態による、いくつかの閾値電圧（Ｖｔ）分布、検出電圧、データ（ソフトデータ）の割り当て、およびヒストグラムの図４０２および５０３を示す。図４Ａおよび図５Ａに示されるＶｔ分布４２５−１、４２５−２、５２５−１、および５２５−２はそれぞれ、メモリアレイ１００および／または３００のメモリセルと関連付けられた実際（例えば、真）のＶｔ分布であり得て、図２を参照して前述したように、それぞれ、Ｖｔ分布２２５−１および２２５−２に類似することができる。
【００３７】
いくつかの実施例において、コントローラ３３２は、メモリセルの群の（例えば、検出）ソフトデータ（例えば、メモリセル群のデータ状態と関連付けられたソフトデータ）を決定することができる。本明細書で前述したように、群の各メモリセルは、データ状態（例えば、Ｌ１またはＬ２）のうちの１つにプログラムすることができる。群の各メモリセルのソフトデータは、いくつかの異なるソフトデータ値（例えば、ソフトデータの可能性）のうちの１つであり得て、図２を参照して前述したソフトデータに類似することができる。例えば、図４Ａおよび図５Ａに示されるように、異なるソフトデータ値は、図２を参照して前述した様式に類似の様式で、データ状態Ｌ１と関連付けられたソフトデータ１０、データ状態Ｌ１と関連付けられたソフトデータ１１、データ状態Ｌ２と関連付けられたソフトデータ１１、およびデータ状態Ｌ２と関連付けられたソフトデータ１０を含むことができる。すなわち、異なるソフトデータ値の数は４つでありうることができる。しかしながら、実施形態は、特定の数のソフトデータ値またはソフトデータの割り当てに限定されない。例えば、いくつかの実施形態では、図４Ａおよび５Ａに図示されるように、異なるソフトデータ値は、データ状態Ｌ１と関連付けられたソフトデータ００、およびデータ状態Ｌ２と関連付けられたソフトデータ００を含むことができる。
【００３８】
コントローラ３３２は、いくつかの感知電圧を使用して、メモリセル上でいくつかの検出（例えば、読み出し）動作を実行することによって、メモリセルの群のソフトデータを決定することができる。例えば、コントローラ３３２は、各々が異なる検出電圧を使用する、いくつかの別々の（例えば反復して）検出動作を実行することができるか、またはコントローラ３３２は、傾斜検出信号を使用して１つ（例えば、単一）の検出動作を実行することができる。
【００３９】
検出電圧は、例えば、図４Ａおよび５Ａに示される読み出し電圧Ｒ１、Ｒ２、Ｒ３、Ｒ４、およびＲ５でありうることができる。すなわち、検出電圧の数は５でありうることができ、Ｖｔ分布曲線４２５−１および４２５−２の最小値（例えば、谷）周囲（例えば、近辺）に位置することができる。しかしながら、実施形態は、ソフトデータを決定するために使用される検出電圧の特定の数または場所に限定されない。例えば、いくつかの実施形態において、検出電圧はＶｔ軸に沿った任意の位置に位置することができる。
【００４０】
いくつかの実施形態において、図４Ａに図示される例に示されるように、検出電圧は、同じ電圧量だけ離間することができる。例えば、検出電圧は、２００ミリボルト（ｍＶ）だけ離間することができる。しかしながら、実施形態は、特定の電圧離間量に限定されない。
【００４１】
いくつかの実施形態において、図５Ａに図示される例に示されるように、検出電圧は、異なる電圧量だけ離間することができる。例えば、図５Ａに示される例では、読み出し電圧Ｒ１およびＲ２ならびに読み出し電圧Ｒ４およびＲ５は、第１の電圧量（例えば、３００ｍＶ）だけ離間し、読み出し電圧Ｒ２およびＲ３ならびに読み出し電圧Ｒ３およびＲ４は、第１の電圧量とは異なる第２の電圧量（例えば、２００ｍＶ）だけ離間する。しかしながら、実施形態は、特定の異なる電圧量または特定の数の異なる電圧量に限定されない。例えば、いくつかの実施形態において、検出電圧の各々は、異なる電圧量だけ離間することができる。
【００４２】
コントローラ３３２（例えば、ヒストグラムビルダー３３４）は、次いで異なるソフトデータ値の各々と関連付けられたメモリセルの数量（例えば、量）を決定（例えば、カウント）することができる。例えば、ヒストグラムビルダー３３４は、異なるソフトデータ値の各々に対してヒストグラムを作成（例えば、構築）することができる。例えば、図４Ａ及び図５Ａに示される例では、ヒストグラム４４５−１および５５５−１はそれぞれ、データ状態Ｌ１と関連付けられたソフトデータ１０に対応し、ヒストグラム４４５−２および５５５−２はそれぞれ、データ状態Ｌ１と関連付けられたソフトデータ１１に対応し、ヒストグラム４４５−３および５５５−３はそれぞれ、データ状態Ｌ２と関連付けられたソフトデータ１１に対応し、ヒストグラム４４５−４および５５５−４はそれぞれ、データ状態Ｌ２と関連付けられたソフトデータ１０に対応する。
【００４３】
各ヒストグラムの高さ（例えば、各ヒストグラム内のメモリセルの数量）は、その特定のヒストグラムのソフトデータ値と関連付けられたメモリセルの数量に対応することができる。例えば、図４Ａ及び図５Ａに示される例では、ヒストグラム４４５−１および５５５−１の高さはそれぞれ、データ状態Ｌ１と関連付けられたソフトデータ１０と関連付けられたメモリセルの数量に対応し、ヒストグラム４４５−２および５５５−２の高さはそれぞれ、データ状態Ｌ１と関連付けられたソフトデータ１１と関連付けられたメモリセルの数量に対応し、ヒストグラム４４５−３および５５５−３の高さはそれぞれ、データ状態Ｌ２と関連付けられたソフトデータ１１と関連付けられたメモリセルの数量に対応し、ヒストグラム４４５−４および５５５−４の高さはそれぞれ、データ状態Ｌ２と関連付けられたソフトデータ１０と関連付けられたメモリセルの数量に対応する。
【００４４】
各ヒストグラムの幅は、メモリセル群のソフトデータを決定するために使用された検出電圧間の間隔に対応することができる。例えば、図４Ａに示される例では、ヒストグラム４４５−１、４４５−２、４４５−３および４４５−４の幅は同じである（例えば、２００ｍＶ）。図５Ａに示される例では、ヒストグラム５５５−１および５５５−４の幅は同じであり（例えば、３００ｍＶ）、ヒストグラム５５５−２および５５５−３の幅は同じである（例えば、２００ｍＶ）。その上、ヒストグラム５５５−１および５５５−４の幅は、ヒストグラム４４５−１および４４５−４の幅よりも大きいため（読み出し電圧Ｒ１およびＲ２と、読み出し電圧Ｒ４およびＲ５との間の間隔が、図４に示される例よりも図５に示される例では大きいため）、ヒストグラム５５５−１および５５５−４の高さは、それぞれ、ヒストグラム４４５−１および４４５−４の高さよりも大きい（例えば、図４に示される例よりも、図５に示される例のほうが、より多くのメモリセルがソフトデータ１０と関連付けられる）。
【００４５】
ソフトデータを決定するために使用された検出電圧が同じ電圧量だけ離間している実施形態（例えば、図４Ａに示される例）では、コントローラ３３２（例えば、解釈エンジン３３８）は、検出電圧間の間隔の各々（例えば、図４０２のｘ軸に沿ったＶｔ間隔各々）を表すようにＶｔ値（例えば、単一のＶｔ値）を割り当てることができる。例えば、第１のＶｔ値は、読み出し電圧Ｒ１とＲ２との間の間隔を表すために使用することができ、第２の値は、読み出し電圧Ｒ２とＲ３との間の間隔を表すために使用することができ、第３の値は、読み出し電圧Ｒ３とＲ４との間の間隔を表すために使用することができる、等となる。すなわち、解釈エンジン３３８は、ダイアグラム４０２のｘ軸（例えば、Ｖｔ）を調整することができる。
【００４６】
解釈エンジン３３８は、検出電圧間の間隔をマッピングすること等によって、Ｖｔの値を割り当てることができる。マッピングは、例えば、基本マッピング（例えば、間隔に割り当てられたＶｔの値が間隔の中間点に対応することができる）、または発見的マッピング（例えば、間隔に割り当てられたＶｔの値が間隔の加重平均に対応することができる）に対応することができる。解釈エンジン３３８は、例えば、ヒストグラム内のメモリセルの数量がヒストグラム内で均一に分布している場合、基本マッピングを使用してもよく、解釈エンジン３３８は、例えば、ヒストグラム内のメモリセルの数量がヒストグラム内で不均一に分布している場合、発見的マッピング（heuristic）を使用してもよい。ヒストグラム内のメモリセルの数量の分布の予測は、例えば、メモリセル群と関連付けられた予め決定されたＶｔ分布に基づくことができる。
【００４７】
コントローラ３３２（例えば、補間エンジン３４０）は、次いで、異なるソフトデータ値の各々と関連付けられたメモリセルの決定された数量と、検出電圧間の間隔の各々を表すように割り当てられたＶｔ値とを使用して、補間処理を介してメモリセル群と関連付けられたＶｔ分布の少なくとも一部分（例えば、Ｖｔ分布曲線の少なくとも一部分）を推定（例えば、概算）することができる。補間処理は、例えば、メモリセルの数量および割り当てられたＶｔ値を曲線に一致させることを含むことができる。近似曲線は、Ｖｔ分布（例えば、Ｖｔ分布曲線）の少なくとも一部分を形成することができる。
【００４８】
推定されたＶｔ分布の一部分の一例は、図４Ｂに示される。図４Ｂに示される例では、推定されたＶｔ分布は、それぞれデータ状態Ｌ１およびＬ２に対応するＶｔ分布（例えば、Ｖｔ分布曲線）４４７−１および４４７−２を含む。図４Ｂに示されるように、推定されたＶｔ分布４４７−１および４４７−２は、それぞれ実際のＶｔ分布４２５−１および４２５−２に近似して概算してもよいが、実際のＶｔ分布と正確に一致しなくてもよい。
【００４９】
図４Ｂに示される例では、補間処理は、キュービックスプライン補間処理である。しかしながら、本開示の実施形態は特定の種類の補間処理に限定されない。例えば、補間処理は線形補間処理または多項式補間処理であってもよい。補間処理の種類は、例えば、メモリセルの決定された数量の数（例えば、異なるソフトデータ値の数および／またはヒストグラムビルダー３３４によって作成されたヒストグラムの数）に依存することができる。加えて、推定されたＶｔ分布の実際のＶｔ分布に対する概算の近似性は、補間処理の種類に依存し得る。例えば、多項式補間処理は、線形補間処理よりも実際のＶｔ分布により近似した概算を提供してもよく、キュービックスプライン補間処理は、多項式補間処理よりも実際のＶｔ分布により近似した概算を提供してもよい。
【００５０】
コントローラ３３２は、次いで、推定されたＶｔ分布（例えば、推定されたＶｔ分布曲線）に基づいて、メモリセル群のデータ状態（例えば、ハードデータ）を決定するために使用された検出（例えば、読み出し）電圧を決定することができる。例えば、メモリセル群のデータ状態を決定するために使用された検出電圧は、推定されたＶｔ分布曲線の最小値（例えば、谷）に対応することができる。例えば、図４Ｂに示される例では、検出電圧は、推定されたＶｔ分布曲線４４７−１および４４７−２の最小点４４８に対応する、Ｖｔ軸に沿った電圧である。すなわち、図４Ｂに示される例では、検出電圧は、読み出し電圧Ｒ３である。
【００５１】
いくつかの実施例において、コントローラ３３２は、推定されたＶｔ分布の幅を決定することができる。すなわち、コントローラ３３２は、推定されたＶｔ分布によって表されるターゲット状態（複数可）を表す電圧範囲を決定することができる。
【００５２】
メモリセル群のソフトデータを決定するために使用された検出電圧が、異なる電圧量だけ離間する実施形態（例えば、図５Ａに示される例）において、コントローラ３３２（例えば、正規化エンジン３３６）は、異なるソフトデータ値の各々と関連付けられたメモリセルの決定された数量を正規化することができる。異なるソフトデータ値の各々と関連付けられたメモリセルの決定された数量を正規化することは、例えば、異なるソフトデータ値の各々と関連付けられたメモリセルの決定された数量の加重（例えば、統計的加重）を均等化することを含む。例えば、図５Ａに示される例では、正規化は、異なる検出電圧間隔を補償するために、ソフトデータ値００と関連付けられたメモリセルの数量（例えば、幅がより狭いヒストグラム５５５−２および５５５−３内のメモリセルの数量）と同じスケールおよび／またはレベルまで、ソフトデータ値１０と関連付けられたメモリセルの数量（例えば、より幅が広いヒストグラム５５５−１および５５５−４内のメモリセルの数量）を調整すること（例えば、変換すること）を含むことができる。すなわち、正規化エンジン３３６は、ダイアグラム５０３のｙ軸（例えば、ヒストグラムの高さ）を調整することができる。
【００５３】
例えば、正規化エンジン３３６は、ヒストグラムビルダー３３４によって作成されたいくつかのヒストグラムの高さを調整することによって、異なるソフトデータ値の各々と関連付けられたメモリセルの数量の加重が等しくなるように、異なるソフトデータ値の各々と関連付けられたメモリセルの決定された数量を正規化することができる。例えば、図５Ｂに示される例では、ヒストグラム５５５−１および５５５−４の高さは、それぞれ、正規化されたヒストグラム５５６−１および５５６−４を形成するために削減され、一方、ヒストグラム５５５−２および５５５−３の高さは同じままで、それぞれ、正規化されたヒストグラム５５６−２および５５６−３を形成する。
【００５４】
いくつかのヒストグラムの高さが調整された後に、各ヒストグラムの高さ（例えば、各正規化されたヒストグラムの高さ）は、異なるソフトデータ値の各々と関連付けられたメモリセルの正規化された数量に対応することができる。例えば、図５Ｂに示される例では、正規化されたヒストグラム５５６−１の高さは、データ状態Ｌ１と関連付けられたソフトデータ１０と関連付けられたメモリセルの正規化された数量に対応し、正規化されたヒストグラム５５６−２の高さは、データ状態Ｌ１と関連付けられたソフトデータ１１と関連付けられたメモリセルの正規化された数量に対応し、正規化されたヒストグラム５５６−３の高さは、データ状態Ｌ２と関連付けられたソフトデータ１１と関連付けられたメモリセルの正規化された数量に対応し、正規化されたヒストグラム５５６−４の高さは、データ状態Ｌ２と関連付けられたソフトデータ１０と関連付けられたメモリセルの正規化された数量に対応する。
【００５５】
コントローラ３３２（例えば、解釈エンジン３３８）は次いで、検出電圧間の間隔（例えば、ダイアグラム５０３のｘ軸に沿った各Ｖｔ間隔）の各々を表すようにＶｔ値（例えば、単一のＶｔ値）を割り当てることができる。例えば、図５Ｂに示される例では、第１のＶｔ値は、読み出し電圧Ｒ１とＲ２との間の間隔を表すために使用することができ、第２のＶｔ値は、読み出し電圧Ｒ２とＲ３との間の間隔を表すために使用することができる等となる。解釈エンジン３３８は、例えば、本明細書の前述と同様な様式で検出電圧間の間隔をマッピングすることによって、Ｖｔ値を割り当てることができる。
【００５６】
コントローラ３３２（例えば、補間エンジン３４０）は、次いで、異なるソフトデータ値の各々と関連付けられたメモリセルの正規化された数量と、検出電圧間の間隔の各々を表すように割り当てられたＶｔ値とを使用して、補間処理を実行することによって、メモリセル群と関連付けられたＶｔ分布の少なくとも一部分（例えば、Ｖｔ分布曲線の少なくとも一部分）を推定（例えば、概算）することができる。補間処理は、例えば、メモリセルの正規化された数量および割り当てられたＶｔ値を曲線に一致させることを含むことができる。近似曲線は、推定されたＶｔ分布（例えば、推定されたＶｔ分布曲線）の少なくとも一部分を形成することができる。
【００５７】
推定されたＶｔ分布の一部分の一例は、図５Ｃに示される。図５Ｃに示される例では、推定されたＶｔ分布は、それぞれデータ状態Ｌ１およびＬ２に対応するＶｔ分布（例えば、Ｖｔ分布曲線）５５７−１および５５７−２を含む。図５Ｃに示されるように、推定されたＶｔ分布５５７−１および５５７−２は、それぞれ実際のＶｔ分布５２５−１および５２５−２を近似してもよいが、実際のＶｔ分布と正確に一致しなくてもよい。
【００５８】
図５Ｃに示される例では、補間処理は、キュービックスプライン補間処理である。しかしながら、本明細書で前述したように、本開示の実施形態は特定の種類の補間処理に限定されない（例えば、補間処理は線形又は多項式補間処理でありうることができる）。
【００５９】
コントローラ３３２は、次いで、推定されたＶｔ分布に基づいて、メモリセル群のデータ状態（例えば、ハードデータ）を決定するために使用された検出（例えば、読み出し）電圧を決定することができる。例えば、メモリセル群のデータ状態を決定するために使用された検出電圧は、推定されたＶｔ分布曲線の最小値（例えば、谷）に対応することができる。例えば、図５Ｃに示される例では、検出電圧は、推定されたＶｔ分布曲線５５７−１および５５７−２の最小点５５８に対応する、Ｖｔ軸に沿った電圧である。すなわち、図５Ｃに示される例では、検出電圧は、読み出し電圧Ｒ３である。いくつかの実施例において、コントローラ３３２は、本明細書に前述したように、推定されたＶｔ分布の幅を決定することができる。
【００６０】
本明細書に記載のようにＶｔ分布を推定するために補間を使用すると、増加したＶｔ分布の分解を提供することができる。増加したＶｔ分解は、例えば、Ｖｔ分布と関連付けられた最大値（例えば、ピーク）および／または最小値（例えば、谷）を正確に定義する能力を増加させることができる。
【００６１】
[結論]
本開示は、補間を介して、メモリセルと関連付けられた閾値電圧分布を推定するための装置および方法を含む。いくつかの実施形態は、各々がいくつかのデータ状態のうちの１つにプログラムされたメモリセル群のソフトデータであって、いくつかの異なるソフトデータ値を含む、ソフトデータを決定することと、異なるソフトデータ値の各々と関連付けられたメモリセルの数量を決定することと、異なるソフトデータ値の各々と関連付けられたメモリセルの決定された数量を使用して、補間プロセスを介して、メモリセル群と関連付けられた閾値電圧分布の少なくとも一部分を推定することとを含む。
【００６２】
具体的な実施形態が本明細書に図示され、説明されているが、当業者は、同じ結果を達成するために計算された配置が示される具体的な実施形態の代替となり得ることを理解するであろう。本開示は、本開示のいくつかの実施形態の適合または変形を網羅することを目的とする。上記の説明は、限定的様式ではなく、例示的様式において行われていることを理解されたい。上記の実施形態、および本明細書に具体的に記載されない他の実施形態の組み合わせは、上記の記載を確認すると、当業者には明らかであろう。本開示のいくつかの実施形態の範囲は、上記の構造および方法が使用される他の用途を含む。したがって、本開示のいくつかの実施形態の範囲は、かかる請求の範囲の対象となる同等物の全範囲とともに、添付の請求項を参照して判断されるべきである。
【００６３】
前述の発明を実施するための形態において、いくつかの特徴は、開示を能率化する目的のために単一の実施形態にまとめられている。この開示の方法は、本開示の開示される実施形態が各請求項に明示的に記載されるよりも多くの特徴を使用しなければならないという意図を反映するものとして解釈されるべきではない。そうではなく、以下の請求項が反映するように、革新的主題は単一の開示される実施形態のすべての特徴未満に存在する。したがって、以下の特許請求の範囲は、発明を実施するための形態に組み入れ、各請求項は別個の実施形態として独立して成立する。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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