(57)【特許請求の範囲】
【請求項１】
複数の画素を含む表示部と、前記表示部に表示させる画像の画素毎に表示状態を示す画像データが書き込まれるメモリーと、前記表示部に表示させる予定の画像を示す予定画像データを記憶する予定画像データ記憶部と、を備え、前記表示部は複数の領域を有し、前記画素の表示状態を第１表示状態から第２表示状態へ変化させるための書き込みが、電圧を複数回印加する書き込み動作によって行われる電気光学装置の制御装置であって、
前記予定画像データ記憶部は、進行中の前記書き込み動作によって前記表示部に表示させる予定の画像を示す予定画像データを記憶し、
前記領域に対応したアクセスフラグを前記領域毎に記憶した記憶部から取得し、取得した前記アクセスフラグに対応する領域に含まれる画素に対応するデータを記憶している前記メモリーの記憶領域と前記予定画像データ記憶部の記憶領域へのアクセスを行うか否かを前記アクセスフラグに基づいて判断し、
アクセスを行わない領域については、当該領域に含まれる画素に対応するデータを記憶している前記メモリーの記憶領域と前記予定画像データ記憶部の記憶領域へのアクセスを行わず、
アクセスを行う領域の画素について、前記書き込み動作が進行中か判断し、
前記書き込み動作中ではない画素については、前記メモリーの画像データと前記予定画像データ記憶部の予定画像データとで表示状態が異なる場合、当該画素に対応する前記メモリーの画像データを前記予定画像データ記憶部に書き込み、
前記書き込み動作中の画素については、前記書き込み動作が終了したときに前記メモリーの画像データと前記予定画像データ記憶部の予定画像データとで表示状態が異なる場合、当該画素に対応する前記メモリーの画像データを前記予定画像データ記憶部に書き込み、
前記予定画像データの定める表示状態となるように前記書き込み動作を行い、
前記領域に含まれる全画素について前記書き込み動作が終了した場合、当該領域に対応するアクセスフラグを、前記記憶領域へのアクセスを行わない状態に変更し、
前記書き込み動作が終了した状態で、前記画像データと前記予定画像データとで画素の表示状態が異なる場合、当該画素を含む領域に対応するアクセスフラグを、前記記憶領域へのアクセスを行う状態にし、
前記書き込み動作が終了していない画素がある場合、当該画素を含む領域に対応するアクセスフラグを、前記記憶領域へのアクセスを行う状態にする
電気光学装置の制御装置。
【請求項２】
前記複数の画素は複数行複数列で設けられ、前記画素の１行が一の前記領域であることを特徴とする請求項１に記載の電気光学装置の制御装置。
【請求項３】
前記複数の画素は複数行複数列で設けられ、前記画素の複数行が一の前記領域であることを特徴とする請求項１に記載の電気光学装置の制御装置。
【請求項４】
前記複数の画素は複数行複数列で設けられ、隣り合う２行以上且つ２列以上の画素のブロックが一の前記領域であること
を特徴とする請求項１に記載の電気光学装置の制御装置。
【請求項５】
前記メモリーへ画像データが書き込まれた場合、前記複数の領域毎に設けられた各アクセスフラグを、アクセスを行う状態にすること
を特徴とする請求項１乃至請求項４のいずれかに記載の電気光学装置の制御装置。
【請求項６】
複数の画素を含む表示部と、前記表示部に表示させる画像の画素毎に表示状態を示す画像データが書き込まれるメモリーと、前記表示部に表示させる予定の画像を示す予定画像データを記憶する予定画像データ記憶部と、を備え、前記表示部は複数の領域を有し、前記画素の表示状態を第１表示状態から第２表示状態へ変化させるための書き込みが、電圧を複数回印加する書き込み動作によって行われる電気光学装置であって、
前記予定画像データ記憶部は、進行中の前記書き込み動作によって前記表示部に表示させる予定の画像を示す予定画像データを記憶し、
前記領域に対応したアクセスフラグを前記領域毎に記憶した記憶部から取得し、取得した前記アクセスフラグに対応する領域に含まれる画素に対応するデータを記憶している前記メモリーの記憶領域と前記予定画像データ記憶部の記憶領域へのアクセスを行うか否かを前記アクセスフラグに基づいて判断し、
アクセスを行わない領域については、当該領域に含まれる画素に対応するデータを記憶している前記メモリーの記憶領域と前記予定画像データ記憶部の記憶領域へのアクセスを行わず、
アクセスを行う領域の画素について、前記書き込み動作が進行中か判断し、
前記書き込み動作中ではない画素については、前記メモリーの画像データと前記予定画像データ記憶部の予定画像データとで表示状態が異なる場合、当該画素に対応する前記メモリーの画像データを前記予定画像データ記憶部に書き込み、
前記書き込み動作中の画素については、前記書き込み動作が終了したときに前記メモリーの画像データと前記予定画像データ記憶部の予定画像データとで表示状態が異なる場合、当該画素に対応する前記メモリーの画像データを前記予定画像データ記憶部に書き込み、
前記予定画像データの定める表示状態となるように前記書き込み動作を行い、
前記領域に含まれる全画素について前記書き込み動作が終了した場合、当該領域に対応するアクセスフラグを、前記記憶領域へのアクセスを行わない状態に変更し、
前記書き込み動作が終了した状態で、前記画像データと前記予定画像データとで画素の表示状態が異なる場合、当該画素を含む領域に対応するアクセスフラグを、前記記憶領域へのアクセスを行う状態にし、
前記書き込み動作が終了していない画素がある場合、当該画素を含む領域に対応するアクセスフラグを、前記記憶領域へのアクセスを行う状態にする
電気光学装置。
【請求項７】
請求項６に記載の電気光学装置を有することを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気光学装置の制御装置、電気光学装置および電子機器に関する。
【背景技術】
【０００２】
画像を表示する表示装置として、マイクロカプセルを用いた電気泳動方式の表示装置がある。この表示装置でアクティブマトリクス方式のものは、行方向へ伸びた複数の行電極と、列方向に伸びた複数の列電極との交点の各々にマイクロカプセルを駆動する駆動回路が設けられている。行電極と列電極に電圧を印加すると、駆動回路に設けられた電極と、この電極に対してマイクロカプセルを挟んで対向する電極との間に電位差が生じる。マイクロカプセルを挟んで対向する電極間に電位差が生じると、この電位差により生じた電界に応じてマイクロカプセル内の白粒子と黒粒子が移動する。各マイクロカプセル内の白粒子と黒粒子の分布が変わることにより光学的反射特性が変化し、画像が表示されることとなる。
【０００３】
ところで、電気泳動方式の表示装置においては、アクティブマトリクス方式で表示を変更する際に画像の書き換えが複数フレームに渡って行われるものがある。しかし、画像の書き換えを複数フレームに渡って行う際に全画面で書き換えを始めてしまうと、書き込みが終了するまでの間は新たに書き込みが行えないため、画像の追記や削除を行う際には一旦画像の書き込みが終了してから次ぎの書き込みを開始することとなり、時間がかかって操作性の観点で問題がある。
そこで、このような問題を解決するために、部分領域の単位でパイプライン処理を行うことにより書き込みを行う方式が考案されている（特許文献１参照）。特許文献１に開示されている方式によれば、画面上の互いに重ならない２つの部分領域にタイミングをずらして画像を書き込む場合、先に書き込みを開始した部分領域の書き込みが完了していなくても、後から書き込みを開始する部分領域の書き込みを開始することができ、この方式を採用しない場合と比較して表示速度が向上する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２５１６１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に開示されている装置においては、表示する画像について画素毎のデータを記憶するメモリーに画像データを書き込み、書き込まれたデータを読み出して画像を表示する。表示装置が画像を変更する際には、画素毎にメモリーにアクセスして画像を変更するが、表示装置においては、画素数が多くなるにつれてメモリーへのアクセス回数が多くなり、メモリーへのアクセス時に消費する電力が大きくなる。
【０００６】
本発明は、上述した事情に鑑みてなされたものであり、その目的の一つは、画像を表示する際にメモリーへのアクセス回数を少なくし消費電力を抑えることである。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明に係わる電気光学装置の制御装置は、複数の画素を含む表示部と、前記表示部に表示させる画像の画素毎に表示状態を示す画像データが書き込まれるメモリーと、前記表示部に表示させる予定の画像を示す予定画像データを記憶する予定画像データ記憶部と、を備え、前記表示部は複数の領域を有し、前記画素の表示状態を第１表示状態から第２表示状態へ変化させるための書き込みが、電圧を複数回印加する書き込み動作によって行われる電気光学装置の制御装置であって、前記予定画像データ記憶部は、進行中の前記書き込み動作によって前記表示部に表示させる予定の画像を示す予定画像データを記憶し、前記領域に対応したアクセスフラグを前記領域毎に記憶した記憶部から取得し、取得した前記アクセスフラグに対応する領域に含まれる画素に対応するデータを記憶している前記メモリーの記憶領域と前記予定画像データ記憶部の記憶領域へのアクセスを行うか否かを前記アクセスフラグに基づいて判断し、アクセスを行わない領域については、当該領域に含まれる画素に対応するデータを記憶している前記メモリーの記憶領域と前記予定画像データ記憶部の記憶領域へのアクセスを行わず、アクセスを行う領域の画素について、前記書き込み動作が進行中か判断し、前記書き込み動作中ではない画素については、前記メモリーの画像データと前記予定画像データ記憶部の予定画像データとで表示状態が異なる場合、当該画素に対応する前記メモリーの画像データを前記予定画像データ記憶部に書き込み、前記書き込み動作中の画素については、前記書き込み動作が終了したときに前記メモリーの画像データと前記予定画像データ記憶部の予定画像データとで表示状態が異なる場合、当該画素に対応する前記メモリーの画像データを前記予定画像データ記憶部に書き込み、前記予定画像データの定める表示状態となるように前記書き込み動作を行い、前記領域に含まれる全画素について前記書き込み動作が終了した場合、当該領域に対応するアクセスフラグを、前記記憶領域へのアクセスを行わない状態に変更し、前記書き込み動作が終了した状態で、前記画像データと前記予定画像データとで画素の表示状態が異なる場合、当該画素を含む領域に対応するアクセスフラグを、前記記憶領域へのアクセスを行う状態にし、前記書き込み動作が終了していない画素がある場合、当該画素を含む領域に対応するアクセスフラグを、前記記憶領域へのアクセスを行う状態にする。
本発明によれば、画像を表示する際にメモリーへのアクセス回数を少なくし消費電力を抑えられる。
【０００８】
なお、前記制御装置においては、前記複数の画素は複数行複数列で設けられ、前記画素の１行が一の前記領域である構成としてもよい。
この構成によれば、１行分の画素について書き込み動作が不要な場合、メモリーにおいて画素１行分のアクセスがされなくなるため、メモリーへのアクセス回数を少なくし消費電力を抑えられる。
【０００９】
また、前記制御装置においては、前記複数の画素は複数行複数列で設けられ、前記画素の複数行が一の前記領域である構成としてもよい。
この構成によれば、複数行分の画素について書き込み動作が不要な場合、メモリーにおいて複数行分のアクセスがされなくなるため、メモリーへのアクセス回数を少なくし消費電力を抑えられる。
【００１０】
また、前記制御装置においては、前記複数の画素は複数行複数列で設けられ、隣り合う２行以上且つ２列以上の画素のブロックが一の前記領域である構成であってもよい。
この構成によれば、複数行複数列の画素について書き込み動作が不要な場合、メモリーにおいて複数行複数列分のアクセスがされなくなるため、メモリーへのアクセス回数を少なくし消費電力を抑えられる。
【００１１】
また、前記制御装置においては、前記メモリーへ画像データが書き込まれた場合、前記複数の領域毎に設けられた各アクセスフラグを、アクセスを行う状態にする構成としてもよい。
【００１２】
また上記目的を達成するために本発明に係る電気光学装置は、複数の画素を含む表示部と、前記表示部に表示させる画像の画素毎に表示状態を示す画像データが書き込まれるメモリーと、前記表示部に表示させる予定の画像を示す予定画像データを記憶する予定画像データ記憶部と、を備え、前記表示部は複数の領域を有し、前記画素の表示状態を第１表示状態から第２表示状態へ変化させるための書き込みが、電圧を複数回印加する書き込み動作によって行われる電気光学装置であって、前記予定画像データ記憶部は、進行中の前記書き込み動作によって前記表示部に表示させる予定の画像を示す予定画像データを記憶し、前記領域に対応したアクセスフラグを前記領域毎に記憶した記憶部から取得し、取得した前記アクセスフラグに対応する領域に含まれる画素に対応するデータを記憶している前記メモリーの記憶領域と前記予定画像データ記憶部の記憶領域へのアクセスを行うか否かを前記アクセスフラグに基づいて判断し、アクセスを行わない領域については、当該領域に含まれる画素に対応するデータを記憶している前記メモリーの記憶領域と前記予定画像データ記憶部の記憶領域へのアクセスを行わず、アクセスを行う領域の画素について、前記書き込み動作が進行中か判断し、前記書き込み動作中ではない画素については、前記メモリーの画像データと前記予定画像データ記憶部の予定画像データとで表示状態が異なる場合、当該画素に対応する前記メモリーの画像データを前記予定画像データ記憶部に書き込み、前記書き込み動作中の画素については、前記書き込み動作が終了したときに前記メモリーの画像データと前記予定画像データ記憶部の予定画像データとで表示状態が異なる場合、当該画素に対応する前記メモリーの画像データを前記予定画像データ記憶部に書き込み、前記予定画像データの定める表示状態となるように前記書き込み動作を行い、前記領域に含まれる全画素について前記書き込み動作が終了した場合、当該領域に対応するアクセスフラグを、前記記憶領域へのアクセスを行わない状態に変更し、前記書き込み動作が終了した状態で、前記画像データと前記予定画像データとで画素の表示状態が異なる場合、当該画素を含む領域に対応するアクセスフラグを、前記記憶領域へのアクセスを行う状態にし、前記書き込み動作が終了していない画素がある場合、当該画素を含む領域に対応するアクセスフラグを、前記記憶領域へのアクセスを行う状態にする。
本発明によれば、画像を表示する際にメモリーへのアクセス回数を少なくし消費電力を抑えられる。
【００１３】
なお、本発明は、電気光学装置のみならず、当該電気光学装置を有する電子機器としても概念することができる。
【図面の簡単な説明】
【００１４】
【図１】表示装置１０００と電気光学装置１のハードウェア構成を示した図。
【図２】表示領域１００の断面を示した図。
【図３】画素１１０の等価回路を示した図。
【図４】コントローラー５で実現する機能の構成を示したブロック図。
【図５】コントローラー５が行う処理の流れを示したフローチャート。
【図６】コントローラー５が行う処理の流れを示したフローチャート。
【図７】電気光学装置１の動作を説明するための図。
【図８】電気光学装置１の動作を説明するための図。
【図９】電気光学装置１の動作を説明するための図。
【図１０】電気光学装置１の動作を説明するための図。
【図１１】電気光学装置１の動作を説明するための図。
【図１２】電気光学装置１の動作を説明するための図。
【図１３】電気光学装置１の動作を説明するための図。
【図１４】電気光学装置１の動作を説明するための図。
【図１５】電気光学装置１の動作を説明するための図。
【図１６】電気光学装置１の動作を説明するための図。
【図１７】電気光学装置１の動作を説明するための図。
【図１８】電気光学装置１の動作を説明するための図。
【図１９】電気光学装置１の動作を説明するための図。
【図２０】電気光学装置１の動作を説明するための図。
【図２１】電気光学装置１の動作を説明するための図。
【図２２】電気光学装置１の動作を説明するための図。
【図２３】電子ブックリーダー２０００の外観図。
【図２４】変形例に係わるフラグ記憶領域６Ｃを示した図。
【図２５】変形例においてコントローラー５が行う処理の流れを示したフローチャート。
【図２６】変形例に係わるフラグ記憶領域６Ｃを示した図。
【図２７】変形例においてコントローラー５が行う処理の流れを示したフローチャート。
【発明を実施するための形態】
【００１５】
［実施形態］
図１は、本発明の一実施形態に係る表示装置１０００と電気光学装置１のハードウェア構成を示したブロック図である。表示装置１０００は、画像を表示する装置であり、電気泳動方式の電気光学装置１、制御部２、ＶＲＡＭ（Video RAM）３及び記憶部の一例であるＲＡＭ（Random Access Memory）４を備えている。また、電気光学装置１は、表示部１０とコントローラー５を備えている。
【００１６】
制御部２は、ＣＰＵ（Central Processing Unit）、ＲＯＭ（Read Only Memory）、ＲＡＭ等を備えたマイクロコンピュータであり、表示装置１０００の各部を制御する。また、制御部２は、ＶＲＡＭ３にアクセスし、表示領域１００に表示させる画像を示す画像データをＶＲＡＭ３に書き込む。
コントローラー５は、表示部１０の表示領域１００に画像を表示させるための各種信号を表示部１０の走査線駆動回路１３０とデータ線駆動回路１４０に供給するものである。コントローラー５は、電気光学装置１の制御装置に相当する。なお、制御部２とコントローラー５を合わせた部分を電気光学装置１の制御装置と定義することもできる。あるいは、制御部２、コントローラー５、ＶＲＡＭ３およびＲＡＭ４の全体を、電気光学装置１の制御装置と定義することもできる。
【００１７】
ＶＲＡＭ３は、制御部２により書き込まれた画像データを記憶するメモリーである。ＶＲＡＭ３は、後述するｍ行×ｎ列で配列された画素１１０毎に記憶領域を有している。画像データは、各画素１１０の階調を表すデータを含んでおり、一の画素１１０の階調を表すデータは、当該画素に対応する一の記憶領域に記憶される。ＶＲＡＭ３に書き込まれた画像データは、コントローラー５により読み出される。ＲＡＭ４は、表示領域１００に画像を表示させるために用いられる各種データを記憶するメモリーであり、書込データ記憶領域６と予定画像データ記憶領域７が設けられている。
【００１８】
表示領域１００では、複数の走査線１１２が図において行（Ｘ）方向に沿って設けられ、複数のデータ線１１４が、列（Ｙ）方向に沿って、かつ、各走査線１１２と互いに電気的に絶縁を保つように設けられている。そして、画素１１０が各走査線１１２と各データ線１１４との交差に対応して、それぞれ設けられている。便宜的に走査線１１２の行数を「ｍ」とし、データ線１１４の列数を「ｎ」としたとき、画素１１０は、縦ｍ行×横ｎ列でマトリクス状に配列して表示領域１００を構成することになる。
【００１９】
図２は、表示領域１００の断面を示した図である。表示領域１００は、図２に示したように大別して第１基板１０１、電気泳動層１０２および第２基板１０３によって構成されている。第１基板１０１は、絶縁性及び可撓性を有する基板１０１ａ上に回路の層が形成された基板である。基板１０１ａは、本実施形態においてはポリカーボネートで形成されている。なお、基板１０１ａとしては、ポリカーボネートに限定されることなく、軽量性、可撓性、弾性及び絶縁性を有する樹脂材料を用いることができる。また、基板１０１ａは、可撓性を持たないガラスで形成されていてもよい。基板１０１ａの表面には、接着層１０１ｂが設けられ、接着層１０１ｂの表面には回路層１０１ｃが積層されている。
回路層１０１ｃは、行方向に配列された複数の走査線１１２と、列方向に配列された複数のデータ線１１４を有している。また、回路層１０１ｃは、走査線１１２とデータ線１１４との交差のそれぞれに対応して、画素電極１０１ｄを有している。
【００２０】
電気泳動層１０２は、バインダー１０２ｂと、バインダー１０２ｂによって固定された複数のマイクロカプセル１０２ａで構成されており、画素電極１０１ｄ上に形成されている。なお、マイクロカプセル１０２ａと画素電極１０１ｄとの間には、接着剤により形成された接着層を設けてもよい。
【００２１】
バインダー１０２ｂとしては、マイクロカプセル１０２ａとの親和性が良好で電極との密着性が優れ、且つ絶縁性を有するものであれば特に制限はない。マイクロカプセル１０２ａ内には、分散媒と電気泳動粒子が格納されている。マイクロカプセル１０２ａを構成する材料としては、アラビアゴム・ゼラチン系の化合物やウレタン系の化合物等の柔軟性を有するものを用いるのが好ましい。
【００２２】
分散媒としては、水、アルコール系溶媒（メタノール、エタノール、イソプロパノール、ブタノール、オクタノール、メチルセルソルブなど）、エステル類（酢酸エチル、酢酸ブチルなど）、ケトン類（アセトン、メチルエチルケトン、メチルイソブチルケトンなど）、脂肪族炭化水素（ぺンタン、ヘキサン、オクタンなど）、脂環式炭化水素（シクロへキサン、メチルシクロへキサンなど）、芳香族炭化水素（ベンゼン、トルエン、長鎖アルキル基を有するベンゼン類（キシレン、ヘキシルベンゼン、ヘブチルベンゼン、オクチルベンゼン、ノニルベンゼン、デシルベンゼン、ウンデシルベンゼン、ドデシルベンゼン、トリデシルベンゼン、テトラデシルベンゼンなど））、ハロゲン化炭化水素（塩化メチレン、クロロホルム、四塩化炭素、１，２−ジクロロエタンなど）、カルボン酸塩などのいずれかを用いることができ、また、分散媒は、その他の油類であってもよい。また、これらの物質は単独又は混合して分散媒に用いることができ、さらに界面活性剤などを配合して分散媒としてもよい。
【００２３】
電気泳動粒子は、分散媒中で電界によって移動する性質を有する粒子（高分子あるいはコロイド）である。本実施形態においては白の電気泳動粒子と黒の電気泳動粒子がマイクロカプセル１０２ａ内に格納されている。黒の電気泳動粒子は、例えば、アニリンブラックやカーボンブラック等の黒色顔料からなる粒子であり、本実施形態では正に帯電されている。白の電気泳動粒子は、例えば、二酸化チタンや酸化アルミニウム等の白色顔料からなる粒子であり、本実施形態では負に帯電されている。
【００２４】
第２基板１０３は、フィルム１０３ａと、フィルム１０３ａの下面に形成された透明な共通電極層１０３ｂ（第２電極）で構成されている。フィルム１０３ａは、電気泳動層１０２の封止及び保護の役割を担うものであり、例えばポリエチレンテレフタレートのフィルムである。フィルム１０３ａは、透明で絶縁性を有している。共通電極層１０３ｂは、例えば、酸化インジウム膜（ＩＴＯ膜）などの透明な導電膜で構成されている。
【００２５】
図３は、画素１１０の等価回路を示した図である。なお、本実施形態では、各走査線１１２を区別するために、図１に示した走査線１１２を上から順に１、２、３、・・・、（ｍ−１）、ｍ行目という呼び方をする場合がある。また同様に、各データ線１１４を区別するために、図１に示したデータ線１１４を左から順に１、２、３、・・・、（ｎ−１）、ｎ列目という呼び方をする場合がある。
図３においては、ｉ行目の走査線１１２とｊ列目のデータ線１１４との交差に対応した画素１１０の等価回路を示している。他のデータ線１１４と走査線１１２との交差に対応した画素１１０も構成は図に示した構成と同じであるため、ここでは、代表してｉ行目のデータ線１１４とｊ列目の走査線１１２との交差に対応した画素１１０の等価回路について説明し、他の画素１１０の等価回路については説明を省略する。
【００２６】
図３に示したように、各画素１１０は、ｎチャネル型の薄膜トランジスター（thin film transistor：以下単に「ＴＦＴ」と略称する）１１０ａと、表示素子１１０ｂと、補助容量１１０ｃとを有する。画素１１０において、ＴＦＴ１１０ａのゲート電極はｉ行目の走査線１１２に接続される一方、そのソース電極はｊ列目のデータ線１１４に接続され、そのドレイン電極は、表示素子１１０ｂの一端である画素電極１０１ｄと補助容量１１０ｃの一端とにそれぞれ接続されている。補助容量１１０ｃは、回路層１０１ｃに形成された一対の電極によって誘電体層を挟持した構成である。補助容量１１０ｃの他端の電極は、各画素にわたって共通の電圧にされている。画素電極１０１ｄは、共通電極層１０３ｂと対向し、画素電極１０１ｄと共通電極層１０３ｂとの間には電気泳動層１０２が挟まれている。このため、表示素子１１０ｂは、等価回路でみたときに、画素電極１０１ｄと共通電極層１０３ｂとで、電気泳動層１０２を挟持した容量になる。そして、表示素子１１０ｂは、両電極間の電圧を保持（記憶）するとともに、この保持した電圧によって生じる電界方向にしたがって表示を行うことになる。なお、本実施形態においては、図示省略した外部回路によって、各画素１１０の補助容量１１０ｃの他端の電極と、共通電極層１０３ｂの電圧は、共通の電圧Ｖｃｏｍが印加される。
【００２７】
図１に戻り、走査線駆動回路１３０は、表示領域１００の各走査線１１２と接続されている。走査線駆動回路１３０は、コントローラー５による制御にしたがって、走査線１１２を１、２、・・・、ｍ行目という順番で選択し、選択した走査線１１２に対してハイ（Ｈｉｇｈ）レベルの信号を供給し、選択されていない他の走査線１１２に対しロー（Ｌｏｗ）レベルの信号を供給するものである。
データ線駆動回路１４０は、表示領域の各データ線１１４と接続されており、選択された走査線１１２に接続されている画素１１０の１行分の表示内容に応じて各列のデータ線１１４にデータ信号をそれぞれ供給するものである。
【００２８】
走査線駆動回路１３０が１行目の走査線１１２を選択してからｍ行目の走査線１１２の選択が終了するまでの期間（以下、「フレーム期間」又は単に「フレーム」と称する）において各走査線１１２は一回づつ選択され、各画素１１０には１フレームに一回づつデータ信号が供給される。
走査線１１２がハイレベルとなると、当該走査線１１２にゲートが接続されたＴＦＴ１１０ａがオン状態になり、画素電極１０１ｄがデータ線１１４に接続される。走査線１１２がハイレベルであるときにデータ線１１４にデータ信号を供給すると、当該データ信号は、オン状態になったＴＦＴ１１０ａを介して画素電極１０１ｄに印加される。走査線１１２がローレベルになると、ＴＦＴ１１０ａはオフ状態になるが、データ信号によって画素電極１０１ｄに印加された電圧は、補助容量１１０ｃに蓄積され、画素電極１０１ｄの電位及び共通電極層１０３ｂの電位との電位差（電圧）に応じて電気泳動粒子が移動する。
【００２９】
例えば、共通電極層１０３ｂの電位Ｖｃｏｍに対して画素電極１０１ｄの電位が＋１５Ｖである場合、負に帯電している白の電気泳動粒子が画素電極１０１ｄ側に移動し、正に帯電している黒の電気泳動粒子が共通電極層１０３ｂ側に移動して画素１１０は黒の表示となる。また、共通電極層１０３ｂの電位Ｖｃｏｍに対して画素電極１０１ｄの電位が−１５Ｖである場合、正に帯電している黒の電気泳動粒子が画素電極１０１ｄ側に移動し、負に帯電している白の電気泳動粒子が共通電極層１０３ｂ側に移動して画素１１０は白の表示となる。
【００３０】
なお、本実施形態においては、各画素１１０の表示状態を白（低濃度）から黒（高濃度）又は黒から白へ変化させる際には、１フレームだけ画素１１０へデータ信号を供給して表示状態を変化させるのではなく、複数フレームに渡って画素１１０へデータ信号を供給する書き込み動作により表示状態を変化させる。これは、表示状態を白から黒へ変化させるに際し、１フレームだけ電気泳動粒子に電位差を与えても黒の電気泳動粒子が完全には表示側に移動しきらず、表示状態が完全な黒とはならないためである。このことは、表示状態を黒から白へ変化させる場合の白の電気泳動粒子についても同様である。よって、例えば、画素１１０の表示状態を白から黒へ変化させる場合、画素１１０に黒を表示させるためのデータ信号が複数フレームに渡って画素１１０へ供給され、画素１１０の表示状態を黒から白へ変化させる場合には、画素に白を表示させるためのデータ信号が複数フレームに渡って画素１１０へ供給される。
また本実施形態においては、１フレーム内である画素１１０の画素電極１０１ｄを共通電極層１０３ｂに対して電位が高くなる正極とし、同じフレーム内で他の画素１１０の画素電極１０１ｄを共通電極層１０３ｂに対して電位が低くなる負極とすることができる。つまり、１フレーム内で共通電極層１０３ｂに対して正極と負極の両方の極を選択できる駆動（以下、両極駆動という）となっている。より詳しくは、１フレーム内において、階調を高濃度側に変更する画素１１０の画素電極１０１ｄは正極とし、階調を低濃度側に変更する画素１１０の画素電極１０１ｄは負極とする。なお、黒の電気泳動粒子が負に帯電し、白の電気泳動粒子が正に帯電している場合には、階調を高濃度側に変更する画素１１０の画素電極１０１ｄは負極とし、階調を低濃度側に変更する画素１１０の画素電極１０１ｄは正極とすればよい。
【００３１】
次に、コントローラー５の構成について説明する。図４は、コントローラー５において実現する機能を示したブロック図である。コントローラー５においては、書き換え判断部５０１、書込状態判断部５０２、書込制御部５０３、データ更新部５０４、予定画像更新部５０５、書き込み領域判断部５０６、およびフラグ状態変更部５０７が実現する。なお、これらの各ブロックは、ハードウェアにより実現されてもよく、コントローラー５にＣＰＵを設け、このＣＰＵでプログラムを実行することにより各ブロックが実現されるようにしてもよい。
【００３２】
書き換え判断部５０１は、ＶＲＡＭ３に記憶されている画像データと、予定画像データ記憶領域７に記憶されている画像データとを比較し、両者が異なるか否か判断するブロックである。書込状態判断部５０２は、書込データ記憶領域６に記憶されているデータを参照し、画素を黒から白または白から黒へ変化させるための書き換え動作（書き込み動作）が進行中か否か判断するブロックである。なお、書込データ記憶領域６には、各画素について黒から白へ表示状態を変更する動作が進行中であるか否かを示すデータ（第１書込データ）を記憶する白書込データ記憶領域６Ａと、各画素について白から黒へ表示状態を変更する動作が進行中であるか否かを示すデータ（第２書込データ）を記憶する黒書込データ記憶領域６Ｂとが設けられている。また書込データ記憶領域６には、ｍ行×ｎ列の画素１１０の各行についてフラグ記憶領域６Ｃが設けられている。フラグ記憶領域６Ｃには、ｍ行×ｎ列の画素１１０の各行に対応して記憶領域が設けられている。この各記憶領域には、画素電極１０１ｄと共通電極層１０３ｂとの間に電位差を発生させる必要のある画素１１０が存在するか否かを示す（書き込み動作の要否を表す）アクセスフラグが記憶される。
【００３３】
書込制御部５０３は、画素電極１０１ｄに対してデータ信号が供給されるように走査線駆動回路１３０とデータ線駆動回路１４０を制御するブロックである。データ更新部５０４は、白書込データ記憶領域６Ａと黒書込データ記憶領域６Ｂにデータを書き込むブロックである。予定画像更新部５０５は、予定画像データ記憶領域７に記憶されている画像データをＶＲＡＭ３に記憶されている画像データで上書きするブロックである。書き込み領域判断部５０６は、アクセスフラグをＲＡＭ４（記憶部）から取得し、アクセスフラグに対応する行（領域）に含まれる画素に対して書き換え動作を行うか否か判断するブロックである。フラグ状態変更部５０７は、アクセスフラグに対応する行（領域）の全画素について書き換え動作が終了した場合、当該領域に対応するアクセスフラグを０に変更するブロックである。
【００３４】
次に、表示装置１０００の動作について図５〜図２２を用いて説明する。なお、図７〜図２２においては、画像Ａは、表示領域１００において表示されている画像を示している。また、画素Ｐｉｊは、一つの画素１１０を表している。ここで、添字のｉは、行列に配置された画素１１０の行番号を表し、ｊは、列番号を表しており、以下、画素１１０を特定して説明する場合、例えば１行１列目の画素１１０は画素Ｐ１１と称する。なお、画像Ａにおいては、各画素１１０について階調を容易に理解できるように黒から白までの８段階の階調を０から７までの数字で示しているが実際にはこの数字は表示されない。また、表示領域１００においては、画素１１０はｍ行ｎ列で存在するが、図面が繁雑になるのを防ぐために、図７〜図２２においては、画素１１０の配列を４行４列とし、４行４列の画素Ｐ１１〜Ｐ４４について図示している。
また、図７〜図２２においては、ＶＲＡＭ３において画素Ｐ１１〜Ｐ４４に対応する記憶領域Ａｉｊの内容、予定画像データ記憶領域７において画素Ｐ１１〜Ｐ４４に対応する記憶領域Ｂｉｊの内容、白書込データ記憶領域６Ａにおいて画素Ｐ１１〜Ｐ４４に対応する記憶領域Ｃｉｊの内容、黒書込データ記憶領域６Ｂにおいて画素Ｐ１１〜Ｐ４４に対応する記憶領域Ｄｉｊの内容、およびフラグ記憶領域６Ｃにおいて１行目から４行目に対応する記憶領域Ｅｉの内容を図示している。なお、各記憶領域の添字のｉ及びｊは、行列に配置された記憶領域の行番号を表し、ｊは、列番号を表している。例えば、記憶領域を特定して説明する場合、例えば１行１列目の記憶領域Ａｉｊは記憶領域Ａ１１と称する。
【００３５】
ＶＲＡＭ３の記憶領域Ａ１１〜Ａ４４には、表示領域１００に表示する画像の各画素の階調が記憶され、予定画像データ記憶領域７の記憶領域Ｂ１１〜Ｂ４４には、表示領域１００に表示させる予定の画像について各画素の階調が記憶される。白書込データ記憶領域６Ａの記憶領域Ｃ１１〜Ｃ４４には、画素Ｐ１１〜Ｐ４４を白にするまでに必要な電圧の印加回数が第１書込データとして記憶され、黒書込データ記憶領域６Ｂの記憶領域Ｄ１１〜Ｄ４４には、画素Ｐ１１〜Ｐ４４を黒にするまでに必要な電圧の印加回数が第２書込データとして記憶される。なお、第１書込データ及び第２書込データは、０でなければ画素に対する書き換え動作が進行中であることを表し、０であれば画素に対する書き換え動作が終了していることを表す。
また、フラグ記憶領域６Ｃの記憶領域Ｅ１〜Ｅ４には、画素１１０の各行において画素電極１０１ｄと共通電極層１０３ｂとの間に電位差を発生させる必要のある画素１１０が存在するか否かを示すアクセスフラグが記憶される。例えば、１行目の画素１１０において、画素１１０の表示状態を変更するために画素電極１０１ｄと共通電極層１０３ｂとの間に電位差を発生させる必要のある画素１１０がある場合、記憶領域Ｅ１に記憶されるアクセスフラグの内容は１となり、電位差を発生させる必要のある画素１１０がない場合には記憶領域Ｅ１に記憶されるアクセスフラグの内容は０となる。
【００３６】
図５，６は、コントローラー５が行う処理の流れを示したフローチャートである。コントローラー５は、図５に示したように、制御部２からＶＲＡＭ３への画像データの書き込みを監視し、ＶＲＡＭ３への画像データの書き込みがあった場合（ステップＳＡ１でＹＥＳ）、記憶領域Ｅｉの全領域についてアクセスフラグの内容を１にする（ステップＳＡ２）。
【００３７】
また、コントローラー５は、図５の処理とは別に図６に示した処理を実行する。まずコントローラー５は、ｌｏｏｐ１の繰り返し処理において増加させる変数ｉの値を初期化して１にする（ステップＳＢ１）。なお、ｌｏｏｐ１の繰り返し処理は、走査線１１２の数（ｍ本）と同じ回数が繰り返される。次にコントローラー５は、変数ｉで特定される記憶領域Ｅｉに記憶されているアクセスフラグが１であるか判断する。ここで記憶領域Ｅｉのアクセスフラグが０である場合（ステップＳＢ２でＮＯ）、ｌｏｏｐ２の繰り返し処理を行わず、変数ｉに１を加算して再度ステップＳＢ２の処理を行う。
【００３８】
一方、コントローラー５は、記憶領域Ｅｉのアクセスフラグが１である場合（ステップＳＢ２でＹＥＳ）、記憶領域Ｅｉのアクセスフラグを０にする（ステップＳＢ３）。次にコントローラー５は、ｌｏｏｐ２の繰り返し処理において増加させる変数ｊの値を初期化して１にし（ステップＳＢ４）、記憶領域Ｃｉｊの第１書込データと記憶領域Ｄｉｊの第２書込データの両方が０であるか判断する（ステップＳＢ５）。なお、ｌｏｏｐ２の繰り返し処理は、データ線１１４の本数（ｎ本）と同じ回数が繰り返される。コントローラー５は、記憶領域Ｃｉｊの第１書込データと記憶領域Ｄｉｊの第２書込データの両方が０である場合には（ステップＳＢ５でＹＥＳ）、ステップＳＢ６へ移行し、第１書込データと第２書込データの一方が０以外である場合には（ステップＳＢ５でＮＯ）、ステップＳＢ１０へ移行する。
【００３９】
コントローラー５は、ステップＳＢ５でＮＯと判断すると、記憶領域Ｅｉのアクセスフラグを１にする（ステップＳＢ１０）。またコントローラー５は、記憶領域Ｃｉｊに記憶されている第１書込データと記憶領域Ｄｉｊに記憶されている第２書込データのうち値が０以外のデータから１を減算する（ステップＳＢ１１）。なお、値が０となっている第１書込データ又は第２書込データについては１を減算しない。
【００４０】
またコントローラー５は、ステップＳＢ５でＹＥＳと判断すると、記憶領域Ａｉｊに記憶されているデータと、記憶領域Ｂｉｊに記憶されているデータとを比較する。ここで、コントローラー５は、両者が異なっている場合には（ステップＳＢ６でＮＯ）、画素Ｐｉｊを新たに表示状態を変更する画素として特定し、特定した画素Ｐｉｊに係るデータを更新する。具体的には、コントローラー５は、画素Ｐｉｊの階調を記憶領域Ａｉｊの階調に変更するまでに必要な画素への電圧の印加回数を書込データ記憶領域６に書き込む（ステップＳＢ７）。また、コントローラー５は、記憶領域Ｂｉｊの内容を記憶領域Ａｉｊに記憶されている内容で上書きし（ステップＳＢ８）、記憶領域Ｅｉのアクセスフラグを１にする（ステップＳＢ９）。
【００４１】
コントローラー５は、ステップＳＢ１２において変数ｊの値がｎ（データ線１１４の数）であるか判断する。ここで、変数ｊの値がｎ未満である場合にはステップＳＢ４へ処理の流れを戻して変数ｊに１を加算する。コントローラー５は、ステップＳＢ１２において変数ｊの値がｎであった場合、ｌｏｏｐ２の処理を終了し、ステップＳＢ１３において変数ｉの値がｍ（走査線１１２の数）であるか判断する。コントローラー５は、変数ｉの値がｍ未満である場合にはステップＳＢ１へ処理の流れを戻して変数ｉに１を加算する。
コントローラー５は、変数ｉの値がｍである場合、ｌｏｏｐ１の処理を終了し、走査線駆動回路１３０とデータ線駆動回路１４０を制御し、全ての画素１１０へデータ信号を供給する（ステップＳＢ１４）。コントローラー５は、ステップＳＢ１４の処理が終了すると処理の流れをステップＳＢ１に戻す。
【００４２】
次に、図７〜図２２を参照し、ＶＲＡＭ３に画像データが書き込まれてから画像データの画像が表示領域１００に表示されるまでの表示領域１００における表示の変化、ＶＲＡＭ３の内容の変化、予定画像データ記憶領域７の内容の変化、書込データ記憶領域６の内容の変化について説明する。
【００４３】
表示領域１００の表示と、ＶＲＡＭ３、書込データ記憶領域６及び予定画像データ記憶領域７の状態が図７の状態となっている時に制御部２がＶＲＡＭ３に画像データを書き込むと、画像データに応じてＶＲＡＭ３の状態が図８に示した状態となり、図５に示した処理によってフラグ記憶領域６Ｃの状態が図８の状態となる。ここで、図６の処理においてステップＳＢ１の処理により、変数ｉが１であると、記憶領域Ｅ１のアクセスフラグが１であるため、ステップＳＢ２においてＹＥＳと判断され、ステップＳＢ３で記憶領域Ｅ１のアクセスフラグが０にされる。次に図８の状態で変数ｉと変数ｊが１であると、ステップＳＢ５でＹＥＳと判断され、ステップＳＢ６でＮＯと判断される。記憶領域Ｂ１１の内容が黒を表し、記憶領域Ａ１１の内容が白を表しているため、画素Ｐ１１を黒から白に変更することとなり、ステップＳＢ７で記憶領域Ｃ１１に７が書き込まれ、ステップＳＢ８で記憶領域Ｂ１１に記憶領域Ａ１１の内容が書き込まれ、ステップＳＢ９で記憶領域Ｅ１のアクセスフラグが１となって図９に示した状態となる。次に、変数ｊが２となると、ステップＳＢ５でＹＥＳと判断され、ステップＳＢ６でＮＯと判断される。すると、ステップＳＢ７からステップＳＢ９の処理が行われて図１０に示した状態となる。
【００４４】
この後、図６に示した処理が進められて変数ｉが３で変数ｊが３となると、ステップＳＢ５でＹＥＳと判断され、ステップＳＢ６でＮＯと判断される。記憶領域Ｂ３３の内容が白を表し、記憶領域Ａ１１の内容が黒を表しているため、画素Ｐ１１を白から黒に変更することとなり、ステップＳＢ７で記憶領域Ｄ１１に７が書き込まれ、ステップＳＢ８で記憶領域Ｂ１１に記憶領域Ａ１１の内容が書き込まれ、ステップＳＢ９で記憶領域Ｅ３のアクセスフラグが１となる。また変数ｉと変数ｊが４になると、図１１に示したように予定画像データ記憶領域７の内容はＶＲＡＭ３の内容と同じとなる。また、白書込データ記憶領域６Ａにおいては、記憶領域Ｃ１１，Ｃ１２，Ｃ２１，Ｃ２２に７が書き込まれ、黒書込データ記憶領域６Ｂにおいては、記憶領域Ｄ３３，Ｄ３４，Ｄ４３，Ｄ４４に７が書き込まれた状態となる。また、記憶領域Ｅ１〜Ｅ４のアクセスフラグが１となる。
【００４５】
ｌｏｏｐ１の繰り返し処理が終了すると、ステップＳＢ１４の処理が行われる。コントローラー５は、白書込データ記憶領域６Ａ、黒書込データ記憶領域６Ｂを参照してデータ線駆動回路１４０を制御する。コントローラー５が走査線駆動回路１３０とデータ線駆動回路１４０を制御すると、例えば、記憶領域Ｃ１１の内容は０以外であるため、１行目の走査線１１２が選択された時に画素電極１０１ｄの電位が共通電極層１０３ｂの電位Ｖｃｏｍに対して−１５Ｖとなるように１列目のデータ線１１４に電圧が印加される。また、画素Ｐ１２，Ｐ２１，Ｐ２２においても、記憶領域Ｃ１２，Ｃ２１，Ｃ２２の内容が０以外であるため、走査線１１２が選択された時に画素電極１０１ｄの電位が共通電極層１０３ｂの電位Ｖｃｏｍに対して−１５Ｖとなるようにデータ線１１４に電圧が印加される。
また、記憶領域Ｄ３３の内容が０以外であるため、３行目の走査線１１２が選択された時に画素電極１０１ｄの電位が共通電極層１０３ｂの電位Ｖｃｏｍに対して＋１５Ｖとなるように３列目のデータ線１１４に電圧が印加される。また、画素Ｐ３４，Ｐ４３，Ｐ４４においても、記憶領域Ｄ３４，Ｄ４３，Ｄ４４の内容が０以外であるため、走査線１１２が選択された時に画素電極１０１ｄの電位が共通電極層１０３ｂの電位Ｖｃｏｍに対して＋１５Ｖとなるようにデータ線１１４に電圧が印加される。
【００４６】
なお、他の画素については、白書込データ記憶領域６Ａにおいて対応する記憶領域の内容が０であり、且つ黒書込データ記憶領域６Ｂにおいて対応する記憶領域の内容が０であるため、走査線１１２が選択された時に画素電極１０１ｄの電位と共通電極層１０３ｂの電位Ｖｃｏｍとの差が０Ｖとなるようにデータ線１１４に電圧が印加される。このようにデータ線１１４に電圧が印加されると、画素において白粒子と黒粒子が移動して表示領域１００の表示は図１２に示した状態となる。
【００４７】
コントローラー５は、ステップＳＢ１４の処理が終了すると処理の流れをステップＳＢ１へ戻す。図１２の状態でステップＳＢ２において変数ｉが１であると、ステップＳＢ２においてＹＥＳと判断され、ステップＳＢ３で記憶領域Ｅ１のアクセスフラグが０にされる。次に図１２の状態で変数ｉと変数ｊが１であると、記憶領域Ｃ１１が０ではないため、ステップＳＢ５でＮＯと判断され、ステップＳＢ１０で記憶領域Ｅ１のアクセスフラグが１にされる。次に、ステップＳＢ１１にて記憶領域Ｃ１１に書き込まれている値から１が減算され、記憶領域Ｃ１１の内容は６となる。
次に変数ｊが２となると、ステップＳＢ５でＮＯと判断され、記憶領域Ｃ１２に書き込まれている値から１が減算され、記憶領域Ｃ１２の内容は６となる。この後、画素Ｐ４４まで選択されると、図１３に示したように記憶領域Ｃ１１，Ｃ１２，Ｃ２１，Ｃ２２の内容が６となり、記憶領域Ｄ３３，Ｄ３４，Ｄ４３，Ｄ４４の内容が６となる。
【００４８】
図１４は、図１３に示した状態から２回目のステップＳＢ１４の処理が行われた直後の状態を示した図である。ここで、図１５に示したようにＶＲＡＭ３の内容が書き換えられた場合について考える。制御部２がＶＲＡＭ３に画像データを書き込むと、図５に示した処理によってフラグ記憶領域６Ｃの全てのアクセスフラグが１となる。次に、図１５の状態で変数ｉが２となり変数ｊが１となると、ステップＳＢ５でＮＯと判断されてステップＳＢ１１で記憶領域Ｃ２１に書き込まれている値から１が減算され、記憶領域Ｃ２１の内容は４となる。
一方、変数ｉが２で変数ｊが３となると、ステップＳＢ５でＹＥＳと判断され、ステップＳＢ６でＮＯと判断される。記憶領域Ｂ２３の内容が白を表し、記憶領域Ａ２３の内容が黒を表しているため、画素Ｐ２３を白から黒に変更することとなり、ステップＳＢ７で、記憶領域Ｄ２３に７が書き込まれ、ステップＳＢ８で記憶領域Ｂ２３に記憶領域Ａ２３の内容が書き込まれる。
【００４９】
このように、ＶＲＡＭ３の内容が白から黒に書き換えられても、白への書き換えが進行中の画素Ｐ２１については白への書き換えが進められ、書き換えが行われていない画素Ｐ２３については黒書込データ記憶領域６Ｂに第２書込データが記憶される。
また、図１５の状態で変数ｉが４、変数ｊが３となると、ステップＳＢ５でＮＯと判断されてステップＳＢ１１で記憶領域Ｄ４３に書き込まれている値から１が減算され、記憶領域Ｄ４３の内容は４となる。このように、ＶＲＡＭ３の内容が黒から白に書き換えられても、黒への書き換えが進行中の画素Ｐ４３については書き換えが進められる。
【００５０】
この後、ｌｏｏｐ１の処理が終了すると、ＶＲＡＭ３と各記憶領域の状態は図１６に示した状態となる。また、図１６に示した状態からステップＳＢ１４の処理が行われると表示領域１００の状態は、図１７に示した状態となり、ＶＲＡＭ３で内容が書き換えられた部分に対応する画素について、書き換えが進行中の画素については進行中の書き換えが進められ、書き換えが行われていなかった画素については新たに画素の書き換えが開始される。
【００５１】
さらに処理が進められると、先に書き換えが開始された画素について第１書込データと第２書込データの値が０になり、各記憶領域と表示領域１００の表示は図１８に示した状態となる。この後、ステップＳＢ１に処理の流れが戻り、変数ｉが１である時には、ステップＳＢ３で記憶領域Ｅ１のアクセスフラグが０にされる。また、変数ｉが１である時にｌｏｏｐ２の処理が行われると、記憶領域Ｃ１１〜Ｃ１４と記憶領域Ｄ１１〜Ｄ１４は０であり、記憶領域Ａ１１〜Ａ１４と記憶領域Ｂ１１〜Ｂ１４は同じ値であるため、ステップＳＢ５とステップＳＢ６でＹＥＳと判断され、記憶領域Ｅ１は０のままとなる。
また、変数ｉが２となり変数ｊが１となると、ステップＳＢ５でＹＥＳと判断されてステップＳＢ６でＮＯと判断される。これにより、ステップＳＢ７で記憶領域Ｄ２１に７が書き込まれ、ステップＳＢ８で記憶領域Ｂ２１に記憶領域Ａ２１の内容が書き込まれ、ステップＳＢ９で記憶領域Ｅ２のアクセスフラグが１にされる。また、変数ｉが４となり変数ｊが１となると、ステップＳＢ５でＹＥＳと判断されてステップＳＢ６でＮＯと判断される。これにより、ステップＳＢ７で記憶領域Ｃ４１に７が書き込まれ、ステップＳＢ８で記憶領域Ｂ４１に記憶領域Ａ４１の内容が書き込まれ、ステップＳＢ９で記憶領域Ｅ４のアクセスフラグが１にされる。この後、ｌｏｏｐ１の処理が終了するまで処理が行われると、各記憶領域の内容は図１９に示した状態となり、ステップＳＢ１４の処理が行われると図２０に示した状態となる。
【００５２】
次に処理の流れがステップＳＢ１に戻り、ステップＳＢ２において変数ｉが１であると、記憶領域Ｅ１のアクセスフラグが０であるため、ステップＳＢ２でＮＯと判断される。ステップＳＢ２でＮＯと判断されると、ｌｏｏｐ２の処理が行われずに変数ｉの値が１だけ増加する。ここで、ｌｏｏｐ２の処理が行われないと１行目の画素１１０に対応する各記憶領域については、ステップＳＢ５やステップＳＢ６の判断を行うためのコントローラー５からのＶＲＡＭ３やＲＡＭ４へのアクセスがされない。例えば、画素の列が数百列の表示領域の場合、ステップＳＢ２の処理がない場合と比較すると数百回分のアクセスをしないこととなるため、消費電力を抑えられる。
【００５３】
この後、処理が進められると、記憶領域の内容が図２１の状態となり、ここでステップＳＢ１４の処理が行われると、表示領域１００の状態は、図２１に示した状態となって画素Ｐ２３，Ｐ２４，Ｐ３１，Ｐ３２の書き換えが終了する。また、さらに処理が進められると、画素Ｐ２１，Ｐ２２，Ｐ４３，Ｐ４４の書き換えが進められ、最終的には図２２に示した状態となる。
【００５４】
本実施形態によれば、先に書き換えが開始された領域と新たに書き換えを行う領域とが重なっても、新たに書き換えを開始する時に書き換えが進行中でなかった部分については、書き換えが直ぐに開始されるのでユーザーには表示速度が早く感じられることとなる。
また、本実施形態によれば、画像の書き換え中で表示が変更されない行については、ＶＲＡＭ３やＲＡＭ４において当該行の表示に係わるデータを記憶した記憶領域へのアクセスが行われないため、消費電力を抑えることができる。
【００５５】
［電子機器］
次に、上述した実施形態に係る電気光学装置１を適用した電子機器の例について説明する。図２３は、当該電気光学装置１を用いた電子ブックリーダーの外観を示した図である。電子ブックリーダー２０００は、板状のフレーム２００１と、ボタン９Ａ〜９Ｆと、上述した実施形態に係る電気光学装置１、制御部２、ＶＲＡＭ３およびＲＡＭ４を備えている。電子ブックリーダー２０００においては表示領域１００が露出している。電子ブックリーダー２０００においては、電子書籍の内容が表示領域１００に表示され、ボタン９Ａ〜９Ｆを操作することにより電子書籍のページがめくられる。
なお、このほかにも、上述した実施形態に係る電気光学装置１が適用可能な電子機器としては、時計や、電子ペーパー、電子手帳、電卓、携帯電話機等などが挙げられる。
【００５６】
［変形例］
以上、本発明の実施形態について説明したが、本発明は上述した実施形態に限定されることなく、他の様々な形態で実施可能である。例えば、上述の実施形態を以下のように変形して本発明を実施してもよい。なお、上述した実施形態及び以下の変形例は、各々を組み合わせてもよい。
【００５７】
本発明においては、ステップＳＢ１４においてデータ線駆動回路１４０を制御する際にもフラグ記憶領域６Ｃを参照し、アクセスフラグが０である場合には、白書込データ記憶領域６Ａと黒書込データ記憶領域６Ｂにアクセスしないようにしてもよい。例えば、記憶領域Ｅ１のアクセスフラグが０である場合、１行目の画素においては画素電極１０１ｄと共通電極層１０３ｂとの間に電位差を発生させないことを表しているため、白書込データ記憶領域６Ａと黒書込データ記憶領域６Ｂにアクセスせず、１行目の走査線１１２を選択する時に共通電極層１０３ｂの電位Ｖｃｏｍとの電位差が０Ｖとなるように各データ線１１４に対してデータ信号を供給する。この構成によれば、データ線駆動回路１４０を制御する際にもＲＡＭ４へのアクセスが減るため消費電力を抑えることができる。
【００５８】
本発明においては、制御部２がＶＲＡＭ３へ画像データを書き込む際に、表示状態が変更される領域をコントローラー５へ通知し、コントローラー５は、この通知された領域に関係する画素の行に対応した記憶領域Ｅｉについてアクセスフラグの内容を１にするようにしてもよい。
【００５９】
上述した実施形態においては、フラグ記憶領域６Ｃには、ｍ行×ｎ列の画素１１０の各行に対応して記憶領域が設けられているが、フラグ記憶領域６Ｃの構成は、この構成に限定されるものではない。例えば、図２４に示したように、フラグ記憶領域６Ｃにおいて記憶領域Ｅｋを設け、１行目と２行目に対して１の記憶領域を設け、３行目と４行目に対して１の記憶領域を設けるというように、画素１１０の複数行毎に記憶領域Ｅｋを設ける構成としてもよい。図２４に示したフラグ記憶領域６Ｃにおいては、記憶領域Ｅ１が１行目と２行目の画素に対応し、記憶領域Ｅ２が３行目と４行目の画素に対応する。
【００６０】
この構成においては、図６に示した処理からステップＳＢ２、ステップＳＢ３、ステップＳＢ９およびステップＳＢ１０の処理を削除する。また、フラグ記憶領域６Ｃの内容を更新するために、ステップＳＢ１４処理を実行する前に図２５に示した処理を実行してフラグ記憶領域６Ｃの各記憶領域のデータの更新を行い、ステップＳＢ１４においては、上述した変形例のように走査線駆動回路１３０とデータ線駆動回路１４０を制御する際にもフラグ記憶領域６Ｃを参照し、アクセスフラグが０である場合には白書込データ記憶領域６Ａと黒書込データ記憶領域６Ｂにアクセスしないようにする。
【００６１】
図２５の処理においては、ｌｏｏｐ３の処理により変数ｋを増加させていく。そして、記憶領域Ｅｋに対応する記憶領域Ｃｉｊと記憶領域Ｄｉｊが全て０でない場合（ステップＳＣ２でＮＯ）、記憶領域Ｅｋのアクセスフラグを０にする。例えば、ｋ＝１である場合、記憶領域Ｃ１１〜Ｃ１４、記憶領域Ｃ２１〜Ｃ２４、記憶領域Ｄ１１〜Ｄ１４および記憶領域Ｄ２１〜Ｄ２４の値のいずれかが０以外である場合、記憶領域Ｅ１のアクセスフラグを１にする。また、ステップＳＣ２でＹＥＳと判断されると、記憶領域Ｅｋに対応する記憶領域Ｃｉｊと記憶領域Ｄｉｊの内容が一致している場合（ステップＳＣ４でＹＥＳ）、記憶領域Ｅｋのアクセスフラグを０にする。例えば、ｋ＝１である場合、記憶領域Ａ１１〜Ａ１４の各々の内容と記憶領域Ｂ１１〜Ｂ１４の各々の内容が一致し、記憶領域Ａ２１〜Ａ２４の各々の内容と記憶領域Ｂ２１〜Ｂ２４の各々の内容が一致した場合、記憶領域Ｅ１のアクセスフラグを０にする。一方、ステップＳＣ４でＮＯと判断された場合、記憶領域Ｅ１のアクセスフラグが１にされる。なお、フラグ記憶領域６Ｃにおいて画素１１０の２行毎に一の記憶領域を設けるのではなく、３行毎や４行毎といったように、２行毎に限定されず複数行毎に記憶領域を設ける構成であってもよい。
この構成においても、ステップＳＢ１４でデータ線駆動回路１４０を制御する時にＲＡＭ４へのアクセスを減らすことができるため消費電力を抑えることができる。
【００６２】
また、フラグ記憶領域６Ｃにおいては、画素１１０の行毎に一の記憶領域を設けるのではなく、図２６に示したように、行方向に２行と列方向に２列の計４つの画素１１０に対して１の記憶領域Ｅｘｙを設ける構成としてもよい。図２６に示したフラグ記憶領域６Ｃにおいては、例えば記憶領域Ｅ１１が画素Ｐ１１，Ｐ１２，Ｐ２１，Ｐ２２に対応し、記憶領域Ｅ１２が画素Ｐ１３，Ｐ１４，Ｐ２３，Ｐ２４に対応する。
【００６３】
この構成においては、図６に示した処理からステップＳＢ２、ステップＳＢ３、ステップＳＢ９およびステップＳＢ１０の処理を削除する。また、フラグ記憶領域６Ｃの内容を更新するために、ステップＳＢ１４処理を実行する前に図２７に示した処理を実行してフラグ記憶領域６Ｃの各記憶領域のデータの更新を行う。
【００６４】
図２７の処理においては、ｌｏｏｐ５とｌｏｏｐ６の処理により変数ｘと変数ｙを増加させていく。そして、記憶領域Ｅｘｙに対応する記憶領域Ｃｉｊと記憶領域Ｄｉｊが全て０でない場合（ステップＳＤ３でＮＯ）、記憶領域Ｅｘｙのアクセスフラグを１にする。例えば、ｘ＝１でｙ＝１である場合、記憶領域Ｃ１１，Ｃ１２，Ｃ２１，Ｃ２２と、記憶領域Ｄ１１，Ｄ１２，Ｄ２１，Ｄ２２の値のいずれかが０以外である場合、記憶領域Ｅ１１のアクセスフラグを１にする。また、ステップＳＤ３でＹＥＳと判断された場合、記憶領域Ｅｘｙに対応する記憶領域Ｃｉｊと記憶領域Ｄｉｊの内容が一致している場合には（ステップＳＤ５でＹＥＳ）、記憶領域Ｅｘｙのアクセスフラグを０にする。例えば、ｘ＝１でｙ＝１である場合、記憶領域Ａ１１と記憶領域Ｂ１１、記憶領域Ａ１２と記憶領域Ｂ１２、記憶領域Ａ２１と記憶領域Ｂ２１、記憶領域Ａ２２と記憶領域Ｂ２２が一致した場合、記憶領域Ｅ１１のアクセスフラグを０にする。なお、ステップＳＤ５でＮＯと判断された場合、記憶領域Ｅｘｙのアクセスフラグが１にされる。
この構成においても、ステップＳＢ１４でデータ線駆動回路１４０を制御する時にＲＡＭ４へのアクセスを減らすことができるため消費電力を抑えることができる。
【００６５】
上述した実施形態においては、電気光学装置として電気泳動層１０２を有するものを例に説明したが、これに限定する趣旨ではない。電気光学装置は、画素の表示状態を第１表示状態から第２表示状態へ変化させるための書き込みが、電圧を複数回印加する書き込み動作によって行われるものであればどのようなものであってもよく、例えば電子粉流体を用いた電気光学装置であってもよい。
【符号の説明】
【００６６】
１…電気光学装置、２…制御部、３…ＶＲＡＭ、４…ＲＡＭ、５…コントローラー、６…書込データ記憶領域、６ａ…白書込データ記憶領域、６ｂ…黒書込データ記憶領域、６ｃ…フラグ記憶領域、７…予定画像データ記憶領域、９Ａ〜９Ｆ…ボタン、１０…表示部、
１００…表示領域、１０１…第１基板、１０１ａ…基板、１０１ｂ…接着層、１０１ｃ…回路層、１０１ｄ…画素電極、１０２…電気泳動層、１０２ａ…マイクロカプセル、１０２ｂ…バインダー、１０３…第２基板、１０３ａ…フィルム、１０３ｂ…共通電極層、１１０…画素、１１０ａ…ＴＦＴ、１１０ｂ…表示素子、１１０ｃ…補助容量、１１２…走査線、１１４…データ線、２０００…電子ブックリーダー、２００１…フレーム、Ａｉｊ，Ｂｉｊ，Ｃｉｊ，Ｄｉｊ，Ｅｉ，Ｅｋ，Ｅｘｙ…記憶領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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