(57)【特許請求の範囲】
【請求項１】
メモリ回路であって、前記メモリ回路は下記を備える、
ビットセルコアと、ローカル書込みビット線と、ローカル書込みビット線バーと、前記ビットセルコアに電力を与えるためのローカル電源ノードとを含むメモリビットセル回路と、
前記ローカル電源ノードを容量的にロードするように構成されたメモリセル供給キャパシタと、
書込み支援ドライバ回路であって、前記書込み支援ドライバ回路が、
前記ローカル電源ノードをグローバル電源ノードに結合するように構成されたヘッドスイッチと、
書込みビットが論理ハイ値を有する前記ビットセルコアに書き込まれることに応答して前記ローカル電源ノードを前記ローカル書込みビット線に結合するように構成された第１のスイッチと、
前記書込みビットが論理ロー値を有する前記ビットセルコアに書き込まれることに応答して前記ローカル電源ノードを前記ローカル書込みビット線バーに結合するように構成された第２のスイッチと、ここにおいて、前記メモリセル供給キャパシタのキャパシタンスは前記ローカル書込みビット線または前記ローカル書込みビット線バーのいずれかの分配されたキャパシタンスよりも大きい、
を含む、書込み支援ドライバ回路。
【請求項２】
請求項１に記載のメモリ回路であって、
前記ビットセルコアが、揮発性メモリビットセルを形成するために第１のインバータと第２のインバータとを含む、メモリ回路。
【請求項３】
請求項１に記載のメモリ回路であって、前記メモリ回路は、
前記書込み支援ドライバ回路に結合されたグローバル書込みビット線のペアであって、前記書込み支援ドライバ回路が、待機動作モードにあるとき、グローバル書込みビット線の前記ペアを周辺供給電圧ＶｄｄＰまでプリチャージするようにさらに構成される、グローバル書込みビット線のペアをさらに備える。
【請求項４】
請求項３に記載のメモリ回路であって、
前記ヘッドスイッチは前記グローバル電源ノードに結合されたソースおよび前記ローカル電源ノードに結合されたドレインを有するヘッドスイッチトランジスタを備え、
前記書込み支援回路は前記ヘッドスイッチトランジスタの前記ドレインに結合されたそれのソースを有する書込みイネーブルトランジスタ、および書込みイネーブル信号（ＷＥＮ）信号を受信するように構成されたゲートをさらに含み、
前記第１のスイッチは前記ローカル書込みビット線に結合されたそれのドレインを有する第１のスイッチトランジスタ、前記書込みイネーブルトランジスタのドレインに結合されたソース、およびグローバル書込みビット線に結合されたそれのゲートを備え、
前記第２のスイッチは前記ローカル書込みビット線バーに結合されたそれのドレインを有する第２のスイッチトランジスタ、前記グローバル書込みビット線バーに結合されたゲート、および前記書込みイネーブルスイッチトランジスタの前記ドレインに結合されたソースを備える、
メモリ回路。
【請求項５】
請求項１に記載のメモリ回路であって、
前記書込み支援ドライバ回路が、待機動作モードにあるとき、前記ローカル書込みビット線と前記ローカル書込みビット線バーの両方を接地に放電するように構成された、メモリ回路。
【請求項６】
請求項１に記載のメモリ回路であって、
前記メモリビットセル回路は、前記ビットセルコアに結合された第１の書込みトランジスタと第２の書込みトランジスタとを含み、前記第１の書込みトランジスタがまた前記ローカル書込みビット線とローカル書込みワード線とに結合され、前記第２の書込みトランジスタがまた前記ローカル書込みビット線バーと前記ローカル書込みワード線とに結合された、メモリ回路。
【請求項７】
請求項４に記載のメモリ回路であって、
前記ヘッドスイッチトランジスタのゲートは、スリープ信号を受信するように構成される、メモリ回路。
【請求項８】
請求項１に記載のメモリ回路であって、
前記メモリビットセルと前記書込み支援ドライバ回路とが第１の半導体ダイ上にある、メモリ回路。
【請求項９】
請求項１に記載のメモリ回路であって、
前記書込み支援ドライバ回路が、前記同じローカル書込みビット線とローカル書込みビット線バーとに結合された複数の追加のメモリビットセル回路に結合された、メモリ回路。
【請求項１０】
書込み支援のための方法であって、前記方法は下記を備える、
メモリセル供給キャパシタに結合されたローカル電源ノードにより電力供給されたメモリセルのための待機動作モードの間、前記ローカル電源ノードをチャージするために前記ローカル電源ノードおよび前記メモリセル供給キャパシタをグローバル電源ノードに、および前記メモリセル供給キャパシタを電源電圧ＶｄｄＭに結合することと、
前記メモリセルのためのローカル書込みビット線およびローカル書込みビット線バーのうちの１つが論理ハイ状態にアサートされ、一方で前記ローカル書込みビット線および前記ローカル書込みビット線バーのうちの残りの１つが論理ロー状態で維持されている前記メモリセルの書込み動作モードの間、前記ローカル電源ノードおよび前記ローカル書込みビット線および前記ローカル書込みビット線バーのうちの前記アサートされた１つのための電圧が前記電源電圧ＶｄｄＭを一時的に下回るように、前記メモリセル供給キャパシタおよび前記ローカル書込みビット線および前記ローカル書込みビット線バーのうちの前記アサートされた１つの間で電荷を共有するために、前記チャージされたローカル電源ノードおよび前記チャージされたメモリセル供給キャパシタを前記ローカル書込みビット線および前記ローカル書込みビット線バーのうちの前記アサートされた１つに結合すること。
【請求項１１】
請求項１０に記載の方法であって、前記方法は、
前記待機動作モードにあるとき、前記ローカル書込みビット線と前記ローカル書込みビット線バーの両方を接地に放電することをさらに備える。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
[0001]本出願は、その全体が参照により本明細書に組み込まれる、２０１３年２月６日に出願された米国非仮出願第１３／７６０，９８８号の優先権を主張する。
【０００２】
[0002]本開示は、低い電圧レベルにおけるメモリセルの改善された書込み可能性をもつメモリデバイスに関する。
【背景技術】
【０００３】
[0003]半導体デバイスのスケーラビリティの増加に伴い、２つの目的は、そのような半導体デバイスをより高密度でより電力効率的にするというものである。電力効率を達成するために、動作電圧を低下させることが時々使用される。メモリデバイスの場合、低下させられた電圧は、その中のトランジスタの不安定な挙動により、メモリセルに書き込むときに信頼性問題を引き起こし得る。
【０００４】
[0004]図１に、セルコア１１４（第１のインバータ１０４、および第２のインバータ１０６）と、第１の書込みトランジスタ１０８と、第２の書込みトランジスタ１１０と、読取りアクセストランジスタのペア１１２とを備える従来のメモリセル１０２を示す。図２に、図１のメモリセル１０２の一部の詳細な実装形態を示す。一例では、メモリセル１０２は揮発性メモリであり得る。
【０００５】
[0005]セルコア１１４は、第１のドライバトランジスタ２０６（図２、プルダウントランジスタ）と第１の負荷トランジスタ２０８（プルアップトランジスタ）とを含む第１のインバータ１０４と、第２のドライバトランジスタ２０２（プルダウントランジスタ）と第２の負荷トランジスタ２０４（プルアップトランジスタ）とを含む第２のインバータ１０６とを含み得る。この例では、負荷トランジスタ２０４および２０８（プルアップトランジスタ）はＰチャネル金属酸化物シリコン（ＰＭＯＳ）トランジスタであり、ドライバトランジスタ２０２および２０６（プルダウントランジスタ）はＮチャネル金属酸化物シリコン（ＮＭＯＳ）トランジスタである。ビットセル１０２は、セルコア１１４に情報の１ビットを記憶するために一緒に動作する書込みビット線（ＷＢＬ：write bitline）１１８と、書込みビット線バー（ＷＢＬＢ：write bitline bar）１２０と、書込みワード線（ＷＷＬ：write wordline）１１６とに結合され得る。書込みワード線（ＷＷＬ）１１６がアサートされる（すなわち、高状態に進む）と、書込みビット線（ＷＢＬ）１１８と書込みビット線バー（ＷＢＬＢ）１２０とにおける状態がセルコア１１４に記憶される。ビットセル１０２はまた、セルコア１１４から情報の１ビットを読み取るために一緒に動作する読取りビット線（ＲＢＬ：read bitline）１２２と読取りワード線（ＲＷＬ：read wordline）１２４とに結合され得る。読取りビット線（ＲＢＬ）１２２と読取りワード線（ＲＷＬ）１２４の両方がアサートされる（たとえば、高状態に進む）と、１ビットが読取りアクセストランジスタ１１２を通して読み取られる。いくつかの例示的な実装形態では、ワード線ＷＷＬ１１６およびＲＷＬ１２４、ならびにビット線ＷＢＬ１１８、ＷＢＬＢ１２０、およびＲＢＬ１２２は、ワード線とビット線との特定の組合せによって複数のビットセルからただ１つのビットセルが選択されるように、複数のビットセルの間で共有され得る。
【０００６】
[0006]第１のインバータ１０４は、ノード−Ｂにおいて第２の書込みトランジスタ１１０のドレインに結合されたそれの出力を有する。たとえば、図２に示されているように、第１の負荷トランジスタ２０８のドレインと、第１のドライバトランジスタ２０６のソースと、第２の書込みトランジスタ１１０のドレインとはノード−Ｂにおいて結合される。第１のドライバトランジスタ２０６のゲートと第１の負荷トランジスタ２０８のゲートとは第２のインバータ１０６の出力（すなわち、ノード−Ａ）に一緒に結合される。
【０００７】
[0007]同様に、第２のインバータ１０６は、ノード−Ａにおいて第１の書込みトランジスタ１０８のドレインに結合されたそれの出力を有する。たとえば、図２に示されているように、第２の負荷トランジスタ２０４のドレインと、第２のドライバトランジスタ２０２のソースと、第１の書込みトランジスタ１０８のドレインとはノード−Ａにおいて結合される。第２のドライバトランジスタ２０２のゲートと第２の負荷トランジスタ２０４のゲートとは第１のインバータ１０４の出力（すなわち、ノード−Ｂ）に一緒に結合される。したがって、この従来の方法では、情報の単一ビットを記憶するセルコア１１４を形成するために、第１のインバータ１０４と第２のインバータ１０６とは交差結合（cross-coupled）され、このことは、各インバータの出力が他方の入力に接続されることを意味する。
【０００８】
[0008]第１の書込みトランジスタ１０８のドレインは第２のインバータ１０６の出力（すなわち、ノード−Ａ）に接続される。同様に、コンプリメンタリー第２の書込みトランジスタ１１０は第１のインバータ１０４の出力（すなわち、ノード−Ｂ）に結合される。第２の書込みトランジスタ１１０のゲートおよび第１の書込みトランジスタ１０８のゲートはそれぞれ書込みワード線（ＷＷＬ）１１６に接続される。一緒に、第２の書込みトランジスタ１１０と第１の書込みトランジスタ１０８とは、ＷＷＬ１１６と、書込みビット線（ＷＢＬ）１１８と、相補型書込みビット線（ＷＢＬＢ）１２０と協働してメモリセル１０２上に状態をインポーズする書込み回路を形成する。
【０００９】
[0009]ＷＢＬ１１８がＶｄｄの値（論理１または高）に設定され、ＷＢＬＢ１２０がＶｓｓの値（論理０または低）に設定される場合、次いで、ＷＷＬ１１６がアサートされる（Ｖｄｄ、高または論理１に設定される）と、第２のインバータ１０６の出力Ｑ（ノード−Ａ）はＶｄｄ−Ｖｔｎの値に設定されることになり、ここで、Ｖｔｎは第１の書込みトランジスタ１０８のしきい値電圧であり、第１のインバータ１０４の出力Ｑ−Ｂａｒ（ノード−Ｂ）はＶｓｓに設定されることになる。これは、第２の書込みトランジスタ１１０（たとえば、ＮＭＯＳトランジスタ）は、飽和動作領域において開始し、最終的に、それのドレインソース電圧Ｖｄｓ＝０であるとき、線形領域において動作するからである。第２のインバータ１０６の第２の負荷トランジスタ２０４（たとえば、ＰＭＯＳ）は、ノード−ＢがＶｓｓに達すると、ノード−Ａを完全なＶｄｄまで回復する。
【００１０】
[0010]逆に、ＷＢＬ１１８がＶｓｓ（論理０または低）に設定され、ＷＢＬＢ１２０がＶｄｄ（論理１または高）に設定される場合、ＷＷＬ１１６がアサートされる（Ｖｄｄ、高、または論理１に設定される）と、第２のインバータ１０６の出力Ｑ（ノード−Ａ）はＶｓｓの値に設定されることになり、第１のインバータ１０４の出力Ｑ−Ｂａｒ（ノード−Ｂ）はＶｄｄ−Ｖｔｎに設定されることになり、ここで、Ｖｔｎは第２の書込みトランジスタ１１０のしきい値電圧である。第１のインバータ１０４の第１の負荷トランジスタ２０８（たとえば、ＰＭＯＳ）は、ノード−ＡがＶｓｓに達すると、ノード−Ｂを完全なＶｄｄまで回復する。
【００１１】
[0011]ノード−Ａが最初にＶｄｄ（たとえば、高または論理１）にあり、ＷＢＬ１１８がＶｓｓ（論理０または低）に設定され、ＷＷＬ１１６が有効（たとえば、Ｖｄｄ、高または論理１）にされる状況では、図１のメモリセル１０２の書込み可能性（writeability）は、第１の書込み（ＮＭＯＳ）トランジスタ１０８と第２の負荷（プルアップＰＭＯＳ）トランジスタ２０４との間の競争に関係する。第１の書込みトランジスタ１０８は、第２の負荷トランジスタ２０４がノード−ＡをＶｄｄ（たとえば、高または論理１）に保持しようと試みている間にノード−ＡをＶｓｓまで放電させるのに十分に強くなければならない。
【００１２】
[0012]同様に、ノード−Ｂが最初にＶｄｄ（たとえば、高または論理１）にあり、ＷＢＬＢ１２０がＶｓｓ（論理０または低）に設定され、ＷＷＬ１１６が有効にされる（Ｖｄｄ、高または論理１に設定される）状況では、図１のメモリセル１０６の書込み可能性は、第２の書込みトランジスタ１１０と第１の負荷トランジスタ２０８との間の競争に関係する。第２の書込みトランジスタ１１０は、第２の負荷トランジスタ２０４がノード−ＢをＶｄｄ（たとえば、高または論理１）に保持することを試みている間にノード−ＢをＶｓｓまで放電させるのに十分に強くなければならない。したがって、書込みトランジスタ１０８および１１０は、通常、負荷（プルアップ）トランジスタ２０４および２０８よりも強い。
【００１３】
[0013]図３に、公称Ｖｄｄソース電圧における図１および図２のメモリセル１０２についての書込み可能性の状態を示す。これらのグラフは、ワード線（ＷＷＬ）１１６が低（たとえば、論理０または公称Ｖｓｓ電圧）から高（たとえば、論理１または公称Ｖｄｄ電圧）に切り替えられるときの書込み動作中のビット線ＷＢＬ１１８とＷＢＬＢ１２０と出力Ｑ（ノード−Ａ）とＱ−Ｂａｒ（ノード−Ｂ）とにおける状態を示す。ＷＢＬ１１８が低（たとえば、論理０またはＶｓｓ）に設定され、ＷＢＬＢ１２０が高（たとえば、論理１またはＶｄｄ）に設定され、次いで、ＷＷＬ１１６がアサートされる（高、Ｖｄｄ、または論理１に設定される）と、第２のインバータ１０６の出力Ｑ（ノード−Ａ）はＶｄｄの値（たとえば、論理１または高）に設定されることになり、第１のインバータ１０４の出力Ｑ−Ｂａｒ（ノード−Ｂ）はＶｓｓ（たとえば、論理０または低）に設定されることになる。
【００１４】
[0014]図４に、低いソースＶｄｄ電圧（Ｖｄｄlow）における図１のメモリセル１０２についての書込み可能性の状態を示す。低いソースＶｄｄ電圧（Ｖｄｄlow）は、たとえば、デバイスが、より低いソース電圧が使用される電力節約状態に入るとき、デバイスがより低い電圧電源（たとえば、ポータブルまたはモバイルデバイス）を使用するとき、および／またはポータブル電源（たとえば、バッテリー）からのソース電圧が（たとえば、バッテリーが消耗した際に）減少したときに生じ得る。図３に示された同じ書込み動作の場合、ただしより低いＶｄｄlow電圧において、出力Ｑ（ノード−Ａ）およびＱ−Ｂａｒ（ノード−Ｂ）が正しい状態に達しないことがある（すなわち、ＷＢＬおよびＷＢＬＢが論理状態を変更するとき、出力ＱおよびＱ−Ｂａｒが論理状態を変更しない）ことがわかるであろう。
【００１５】
[0015]通常のソース電圧Ｖｄｄの下で、メモリセル１０２に書き込むために、書込みトランジスタ１０８および１１０は負荷トランジスタ２０４および２０８（プルアップトランジスタ）よりも強くなり得、および／または書込みトランジスタ１０８および１１０は、正しいビットを書き込むためにインバータ１０４および１０６のドライバトランジスタ２０２および２０６（プルダウントランジスタ）と同じ強度／サイズになり得る。
【００１６】
[0016]しかしながら、Ｖｄｄlowの低い電圧において、書込みトランジスタ１０８および１１０は負荷トランジスタ２０４および２０８（プルアップトランジスタ）および／またはドライバトランジスタ２０２および２０６（プルダウントランジスタ）よりも強くないことがある。たとえば、Ｖｄｄlowの低い電圧において、ＷＢＬ＝低およびＷＢＬＢ＝高である場合に書込み動作が試みられたとき、第１の書込みトランジスタ１０８のゲートは、せいぜい数百ミリボルト（ｍＶ）だけＮＭＯＳしきい値電圧Ｖｔｎをまさに超え得るＶｄｄlowに低下させられ得る。
【００１７】
[0017]低いソース電圧Ｖｄｄlowが第１の書込みトランジスタ１０８のゲートにおいて使用される場合、第１の書込みトランジスタ１０８のためのゲートソース間電圧Ｖｇｓは近似的にしきい値電圧Ｖｔｎになり得、その場合、（非常に弱くオンにされる）第１の書込みトランジスタ１０８の両端間の抵抗は、第１の負荷トランジスタ２０４の両端間の抵抗と比較して極めて高い。また、低いソース電圧Ｖｄｄlow（たとえば、Ｖｇｓ〜Ｖｔｎ）が使用されるとき、第１の書込みトランジスタ１０８を通る電流は、典型的なソース電圧Ｖｄｄが使用されるときに第１の書込みトランジスタ１０８を通る電流と比較して、極めて低い。したがって、第１の負荷トランジスタ２０４（プルアップトランジスタ）は第１の書込みトランジスタ１０８よりも強い（たとえば、抵抗性が低い）ので、第１の書込みトランジスタ１０８は、ノード−Ａにおける電圧を低（たとえば、Ｖｓｓまたは論理０）に駆動することができない。その結果、より強い第１の負荷トランジスタ２０４は、図４に示されているようにノード−Ａ（Ｑ）を高（たとえば、論理１またはＶｄｄ）に維持する。
【００１８】
[0018]同様に、低いソース電圧Ｖｄｄlowが第２の書込みトランジスタ１１０のゲートにおいて使用される場合、第１のドライバトランジスタ２０６（プルダウントランジスタ）が第２の書込みトランジスタ１１０よりも強くなり得るので、第２の書込みトランジスタ１１０はノード−Ｂ（Ｑ−Ｂａｒ）における電圧を高（Ｖｄｄまたは論理１）に駆動することができないことがある。その結果、より強い第１のドライバトランジスタ２０６は、図４に示されているようにノード−Ｂ（Ｑ−Ｂａｒ）を低（論理０またはＶｓｓ）に維持する。したがって、そのような低電圧状態はメモリセルの適切な動作を抑制し得る。
【００１９】
[0019]したがって、メモリセルが低下させられた電圧において正しく動作することを可能にするソリューションが必要とされる。
【発明の概要】
【００２０】
[0020]第１の態様は、メモリビットセル回路と、メモリビットセル回路に結合された書込み支援ドライバ回路（write assist driver circuit）とを備えるメモリ回路を提供する。テイア書込み支援ドライバ回路は、ビットセルコア、ローカル書込みビット線（ｌｗｂｌ：local write bitline）、ローカル書込みビット線バー（ｌｗｂｌｂ：local write bitline bar）、および／またはローカル書込みワード線（ｌｗｗｌ：local write wordline）を含み得る。（ａ）待機動作モードで、ビットセルコアにメモリ供給電圧ＶｄｄＭを与えること、および／または（ｂ）書込み動作モードで、ビットセルコアと、ローカル書込みビット線（ｌｗｂｌ）またはローカル書込みビット線バー（ｌｗｂｌｂ）のうちの選択された１つとに、低下させられたメモリ供給電圧（lowered memory supply voltage）ＶｄｄＭlowerを与えること、ここにおいて、ＶｄｄＭはＶｄｄＭlowerよりも大きい、を行うように構成された書込み支援ドライバ回路。ビットセルコアは、揮発性メモリビットセルを形成するために第１のインバータと第２のインバータとを含み得る。いくつかの実装形態では、メモリビットセルと書込み支援ドライバ回路とが同じ半導体ダイ上にあり得る。
【００２１】
[0021]メモリ回路は、書込み支援ドライバ回路に結合されたグローバル書込みビット線（global write bitline）のペア（ｇｗｂｌ／ｇｗｂｌｂ）をさらに含み得る。書込み支援ドライバ回路は、待機動作モードにあるとき、グローバル書込みビット線のペアを周辺供給電圧（periphery supply voltage）ｖｄｄＰまでプリチャージするようにさらに構成され得、ここにおいて、ＶｄｄＰはＶｄｄＭlowerよりも大きい。
【００２２】
[0022]書込み支援ドライバ回路は、（ａ）メモリコアヘッドスイッチトランジスタ、（ｂ）第１のスイッチトランジスタ、（Ｃ）第２のスイッチトランジスタ、（ｄ）第３のスイッチトランジスタ、（ｅ）第４のスイッチトランジスタ、および／または（ｆ）第５のスイッチトランジスタをさらに含み得る。メモリコアヘッドスイッチトランジスタは、外部ソース電圧Ｖｄｄｅ供給に結合されたソースと、メモリ供給電圧ＶｄｄＭを与えるそれのドレインとを有し得る。第１のスイッチトランジスタは、ローカル書込みビット線（ｌｗｂｌ）に結合されたそれのソースと、接地に結合されたそれのドレインと、グローバル書込みビット線（ｇｗｂｌ）に結合されたそれのゲートとを有し得る。第２のスイッチトランジスタは、ローカル書込みビット線バー（ｌｗｂｌｂ）に結合されたそれのソースと、接地に結合されたそれのドレインと、グローバル書込みビット線バー（ｇｗｂｌｂ：global write bitline bar）に結合されたそれのゲートとを有し得る。第３のスイッチトランジスタは、メモリコアヘッドスイッチのドレインに結合されたそれのソースを有し得、それのゲートは書込みイネーブル信号（ＷＥＮ：write enable signal）信号を受信する。第４のスイッチトランジスタは、ローカル書込みビット線（ｌｗｂｌ）に結合されたそれのドレインと、グローバル書込みビット線（ｇｗｂｌ）に結合されたそれのゲートとを有し得る。第５のスイッチトランジスタは、ローカル書込みビット線バー（ｌｗｂｌｂ）に結合されたそれのドレインと、グローバル書込みビット線バー（ｇｗｂｌｂ）に結合されたそれのゲートと、第４のスイッチトランジスタのソースと第３のスイッチトランジスタのドレインとに結合された第５のスイッチトランジスタのソースとを有し得る。
【００２３】
[0023]書込み支援ドライバ回路は、待機動作モードにあるとき、ローカル書込みビット線（ｌｗｂｌ）とローカル書込みビット線バー（ｌｗｂｌｂ）の両方を接地に放電するように構成され得る。
【００２４】
[0024]メモリビットセル回路は、ビットセルコアに結合された第１の書込みトランジスタと第２の書込みトランジスタとを含み得、第１の書込みトランジスタはまたローカル書込みビット線（ｌｗｂｌ）とローカル書込みワード線（ｌｗｗｌ）とに結合され、第２の書込みトランジスタはまたローカル書込みビット線バー（ｌｗｂｌｂ）とローカル書込みワード線（ｌｗｗｌ）とに結合される。
【００２５】
[0025]書込み支援ドライバ回路は、待機モードが呼び出されているのか書込みモードが呼び出されているのかに応じて、ビットセルコアにメモリ供給電圧ＶｄｄＭと低下させられたメモリ供給電圧ＶｄｄＭlowerとを与えるメモリコアヘッドスイッチを含む。
【００２６】
[0026]書込み支援ドライバ回路は、外部ソース電圧Ｖｄｄｅに結合されたソースと、メモリ供給電圧ＶｄｄＭを与えるそれのドレインとを有するメモリコアヘッドスイッチトランジスタを含み得る。書込み支援ドライバ回路は、同じローカル書込みビット線（ｌｗｂｌ）とローカル書込みビット線バー（ｌｗｂｌｂ）とに結合された複数の追加のメモリビットセル回路に結合され得る。
【００２７】
[0027]書込み支援ドライバ回路はまた、ビットセルコアとメモリコアヘッドスイッチトランジスタのドレインとに結合された第１の端部と、接地に結合されたメモリセル供給キャパシタＣMの第２の端部とを有するメモリセル供給キャパシタＣMとを含み得る。さらに、メモリ回路はまた、ローカル書込みビット線（ｌｗｂｌ）およびローカル書込みビット線バー（ｌｗｂｌｂ）のうちの少なくとも１つの一部であるローカルビット線キャパシタンスＣBLを含み得る。待機モードから書込みモードに遷移すると、メモリセル供給キャパシタＣMからの電荷がローカルビット線キャパシタンスＣBLと共有される。ローカルビット線キャパシタンスＣBLの第２の容量値に対するメモリセル供給キャパシタＣMの第１の容量値が、待機モードから書込みモードに遷移における最大電圧ドループ以下を達成するように選択され得る。メモリコアヘッドスイッチトランジスタのゲートは、それがアクティブモードにあるときにメモリ供給電圧ＶｄｄＭがメモリビットセル回路に供給されるようにするスリープ信号を受信し得る。
【００２８】
[0028]別の態様は、メモリビットセルの書込み支援のための方法を提供する。複数のビットセルが与えられ得、ここで、各ビットセルは、複数のワード線のうちの１つと複数のビット線のうちの１つとに結合され、特定のビット線とワード線との組合せの選択は、複数のビットセルのうちの１つにアクセスするのに利用される。書込み支援ドライバ回路が第１のビットセルに結合され、書込み支援ドライバ回路は、第１のビットセルのビットセルコアにソース電圧を与え、また、第１のビットセルのための少なくとも１つのローカル書込みビット線に結合される。書込み支援ドライバ回路は、第１の動作モードでビットセルコアに第１の供給電圧ＶｄｄＭを与え、第２の動作モードでビットセルコアと少なくとも１つのローカル書込みビット線とに第２の供給電圧ＶｄｄＭlowerを与えるように構成され得、ここで、第１の供給電圧は第２の供給電圧よりも大きい。グローバル書込みビット線のペアが書込み支援ドライバ回路に結合され得、書込み支援ドライバ回路は、待機動作モードにあるとき、グローバル書込みビット線のペアを周辺供給電圧ｖｄｄＰまでプリチャージするようにさらに構成され、ここにおいて、ＶｄｄＰはＶｄｄＭよりも大きい。書込み支援ドライバ回路は、待機動作モードにあるとき、ローカル書込みビット線とローカル書込みビット線バーの両方を接地に放電するように構成され得る。メモリビットセル回路は、ビットセルコアに結合された第１の書込みトランジスタと第２の書込みトランジスタとを含み得、第１の書込みトランジスタはまたローカル書込みビット線とローカル書込みワード線とに結合され、第２の書込みトランジスタはまたローカル書込みビット線バーとローカル書込みワード線とに結合される。書込み支援ドライバ回路は、待機モードが呼び出されているのか書込みモードが呼び出されているのかに応じて、ビットセルコアにメモリ供給電圧ＶｄｄＭと低下させられたメモリ供給電圧ＶｄｄＭlowerとを与えるメモリコアヘッドスイッチを含み得る。書込み支援ドライバ回路は、同じローカル書込みビット線（ｌｗｂｌ）とローカル書込みビット線バー（ｌｗｂｌｂ）とに結合された複数の追加のメモリビットセル回路に結合され得る。
【００２９】
[0029]メモリセル供給キャパシタＣMの第１の端部は、ビットセルコアとメモリコアヘッドスイッチトランジスタのドレインとに結合され得、メモリセル供給キャパシタＣMの第２の端部は接地に結合され得る。ローカル書込みビット線（ｌｗｂｌ）およびローカル書込みビット線バー（ｌｗｂｌｂ）のうちの少なくとも１つが、ローカルビット線キャパシタンスＣBLを有し、ここで、待機モードから書込みモードに遷移すると、メモリセル供給キャパシタＣMからの電荷がローカルビット線キャパシタンスＣBLと共有される。ローカルビット線キャパシタンスＣBLの第２の容量値に対するメモリセル供給キャパシタＣMの第１の容量値が、待機モードから書込みモードに遷移すると最大電圧ドループ以下を達成するように選択され得る。
【００３０】
[0030]様々な特徴および利点は、全体を通じて同様の参照符号が同様のものを指す図面とともに、以下に記載する詳細な説明を読めば明らかになり得る。
【図面の簡単な説明】
【００３１】
【図１】[0031]セルコアと、第１の書込みトランジスタと、第２の書込みトランジスタと、読取りアクセストランジスタのペアとを備える従来のメモリセルを示す図。
【図２】[0032]図１のメモリセルの一部の詳細な実装形態を示す図。
【図３】[0033]公称Ｖｄｄソース電圧における図１および図２のメモリセルについての書込み可能性の状態を示す図。
【図４】[0034]低いソースＶｄｄ電圧（Ｖｄｄlow）における図１のメモリセルについての書込み可能性の状態を示す図。
【図５】[0035]メモリ書込み動作中にメモリビットセル回路を支援するローカル書込み支援ドライバ回路を有する改善されたメモリセル回路を示す図。
【図６】[0036]図５のメモリセルの一部の詳細な実装形態を示す図。
【図７】[0037]ビットセルのための書込みドライバ支援回路についての書込み可能性の状態を示す図。
【図８】[0038]メモリビットセルに書込み支援を与える方法を示す図。
【図９】[0039]メモリビットセルのための書込み支援ドライバ回路を動作させる方法を示す図。
【図１０】[0040]複数のビットセルを備えるメモリ回路を示す図。
【発明を実施するための形態】
【００３２】
[0041]以下の説明では、本開示の様々な態様の十分な理解が得られるように具体的な詳細を与える。ただし、これらの態様はこれらの具体的な詳細なしに実施され得ることを当業者は理解されよう。たとえば、これらの態様を不必要な詳細において不明瞭にすることを回避するために、回路をブロック図で示すことがある。他の事例では、本開示の態様を不明瞭にしないために、よく知られている回路、構造、および技法を詳細に図示しないことがある。
【００３３】
概要
[0042]供給電圧が低下させられたときでも、正しい書込み動作のためにメモリコアにおける電圧を十分に高く保つために、書込み動作におけるメモリセル（たとえば、揮発性メモリビットセル）を支援する書込み支援ドライバ回路が提供される。書込み支援ドライバ回路は、待機動作モード中にビットセルコアにメモリ供給電圧ＶｄｄＭを与えるように構成され得る。書込み動作モードでは、書込み支援ドライバ回路は、ビットセルコアに、ならびにローカル書込みビット線（ｌｗｂｌ）およびローカル書込みビット線バー（ｌｗｂｌｂ）のうちの少なくとも１つに、低下させられたメモリ供給電圧ＶｄｄＭlowerを与え得る。さらに、書込み支援ドライバ回路はまた、ローカル書込みワード線（ｌｗｗｌ）に周辺供給電圧ＶｄｄＰを与え得、ここで、ＶｄｄＰ≧ＶｄｄＭ＞ＶｄｄＭlowerである。
【００３４】
メモリセルのための例示的なローカル書込みドライバ
[0043]図５に、メモリ書込み動作中にメモリビットセル回路５０２を支援するローカル書込み支援ドライバ回路５２２を有する改善されたメモリ回路を示す。図６に、図５のメモリセルの一部の詳細な実装形態を示す。
【００３５】
[0044]図１中と同様に、メモリセル回路５０２は、セルコア５１４（第１のインバータ５０４、および第２のインバータ５０６）と、第１の書込みトランジスタ５０８と、第２の書込みトランジスタ５１０と、読取りアクセストランジスタのペア５１２とを含む。セルコア５１４は、第１のドライバトランジスタ６０６（図６、プルダウントランジスタ）と第１の負荷トランジスタ６０８（プルアップトランジスタ）とを含む第１のインバータ５０４と、第２のドライバトランジスタ６０２（プルダウントランジスタ）と第２の負荷トランジスタ６０４（プルアップトランジスタ）とを含む第２のインバータ５０６とを含み得る。一例では、メモリビットセル回路５０２および／またはセルコア５１４は揮発性メモリ（たとえば、ダイナミックメモリ、非スタティックメモリ）であり得る。
【００３６】
[0045]ワード線ＷＷＬ１１６およびＲＷＬ１２４、ならびにビット線ＷＢＬ１１８、ＷＢＬＢ１２０、およびＲＢＬ１２２が複数のビットセルの間で共有され得る図１および図２のビットセル１０２とは対照的に、図５および図６のビットセル回路５０２は局所書込みワード線（ＬＷＷＬ）５１６ならびに局所書込みビット線ＬＷＢＬ５１８およびＬＷＢＬＢ５２０を利用し得る。これらの局所書込みワード線（ＬＷＷＬ）５１６ならびに局所書込みビット線ＬＷＢＬ５１８およびＬＷＢＬＢ５２０は書込み支援ドライバ回路５２２とビットセル回路５０２との間に延び得る。
【００３７】
[0046]ビットセル回路５０２は、セルコア５１４に情報の１ビットを記憶するために一緒に動作するローカル書込みビット線（ＬＷＢＬ）５１８と、ローカル書込みビット線バー（ＷＢＬＢ）５２０と、ローカル書込みワード線（ＬＷＷＬ）５１６とに結合され得る。ローカル書込みワード線（ＬＷＷＬ）５１６がアサートされる（すなわち、高状態に進む）と、ローカル書込みビット線（ＬＷＢＬ）５１８とローカル書込みビット線バー（ＷＢＬＢ）５２０とにおける状態がセルコア５１４に記憶される。ビットセル回路５０２はまた、セルコア５１４から情報の１ビットを読み取るために一緒に動作する読取りビット線（ＲＢＬ）５２３と読取りワード線（ＲＷＬ）５２５とに結合され得る。読取りビット線（ＲＢＬ）５２３と読取りワード線（ＲＷＬ）５２５の両方がアサートされる（たとえば、高状態に進む）と、１ビットが読取りアクセストランジスタ５１２を通して読み取られる。
【００３８】
[0047]いくつかの例示的な実装形態では、ローカル書込みワード線ＬＷＷＬ５１６、ならびにローカルビット線ＬＷＢＬ５１８およびＬＷＢＬＢ５２０が、複数のメモリビットセル回路５０２の間で共有され、ならびに／あるいはそれらに結合され得る。グローバル書込みワード線（ＧＷＷＬ：global write wordline）５４２、グローバル書込みビット線（ＧＷＢＬ）５２４、および／またはグローバル書込みビット線バー（ＧＷＢＬＢ）５２６が、複数の異なるビットセルのために使用され得る。図５の例では、グローバル書込みワード線（ＧＷＷＬ）５４２は、ＮＡＮＤゲート５４６とインバータ５４８とを備える入力有効化回路に結合され、ここで、インバータ５４８の出力はローカル書込みワード線（ＬＷＷＬ）５１６である。ＧＷＷＬ５４２とともに、ＮＡＮＤゲート５４６はまた、書込みイネーブル（ＷＥＮ）５４４入力を受信する。
【００３９】
[0048]書込み支援ドライバ回路５２２は、メモリセルコア５１４に電圧ＶｄｄＭを与えるメモリコアヘッドスイッチトランジスタ５３０を含み得る。書込み支援ドライバ回路５２２は、第１のスイッチトランジスタ５３２と、第２のスイッチトランジスタ５３４と、第３のスイッチトランジスタ５３６と、第４のスイッチトランジスタ５３８と、第５のスイッチトランジスタ５４０とを備える。いくつかの実装形態では、少なくともメモリコアヘッドスイッチトランジスタ５３０、第３のスイッチトランジスタ５３６、第４のスイッチトランジスタ５３８、および／または第５のスイッチトランジスタ５４０は、ＰＭＯＳトランジスタであり得る。
【００４０】
[0049] メモリコアヘッドスイッチトランジスタ５３０は、外部ソース電圧Ｖｄｄｅに結合されたそれのソースと、第３のスイッチトランジスタ５３６のソースに結合されたそれのドレインと、スリープ（ｓｌｐ）信号へのそれのゲートとを有する。一例では、メモリがアクティブモードにある（すなわち、読取り動作または書込み動作のいずれかが続いている）とき、スリープ（ｓｌｐ）がアサート解除される（ｓｌｐ＝０）。アクティブモードにないとき（すなわち、スリープモード）、漏れを低減するためにスリープ信号（ｓｌｐ）がアサートされる（ｓｌｐ＝ｌ）。第３のスイッチトランジスタ５３６は、書込みイネーブル信号（ＷＥＮ）信号に結合されたそれのゲートと、ノード−Ｃにおいて第４のスイッチトランジスタ５３８のソースと第５のスイッチトランジスタ５４０のソースとに結合されたそれのドレインとを有する。第４のスイッチトランジスタ５３８は、ＬＷＢＬ５１８に結合されたそれのドレインと、グローバル書込みビット線（ＧＷＢＬ）５２４に結合されたそれのゲートとを有する。同様に、第５のスイッチトランジスタ５４０は、ＬＷＢＬＢ５２０に結合されたそれのドレインと、グローバル書込みビット線バー（ＧＷＢＬＢ）５２６に結合されたそれのゲートとを有する。第１のスイッチトランジスタ５３２は、ＬＷＢＬ５１８に結合されたそれのソースと、Ｖｓｓ（たとえば、接地）に結合されたそれのドレインと、ＧＷＢＬ５２４へのそれのゲートとを有する。同様に、第２のスイッチトランジスタ５３４は、ＬＷＢＬＢ５２０に結合されたそれのソースと、Ｖｓｓ（たとえば、接地）に結合されたそれのドレインと、ＧＷＢＬＢ５２６へのそれのゲートとを有する。第１のインバータ５５０は、書込みデータ（ＷＤ：write data）信号を受信し、ＧＷＢＬ５２４を出力する。第２のインバータ５５１は、書込みデータバー（ＷＤＢ：write data bar）信号５５４を受信し、ＧＷＢＬＢ５２６を出力する。第１および第２のインバータ５５０および５５１は、外部電圧源Ｖｄｄｅに結合されたそれのソースと、スリープ（ｓｉｐ）信号へのそれのゲートとを有する周辺ヘッドスイッチ５２８によって与えられる周辺ソース電圧ＶｄｄＰから電力供給される。
【００４１】
[0050]図１および図２の典型的なビットセルに対して、ビットセル回路５０２のためのワード線ＬＷＷＬ５１６ならびにビット線ＬＷＢＬ５１８およびＬＷＢＬＢ５２０は、メモリセルコア５１４のための電圧供給ＶｄｄＭが、ワード線ＬＷＷＬ５１６ならびにローカル書込みビット線ＬＷＬＢ５１８およびＬＷＢＬＢ５２０のために使用される周辺電圧供給ＶｄｄＰ（たとえば、公称供給）とは別個であるように局所化されている。
【００４２】
[0051]この例示的な書込み支援ドライバ回路５２２では、メモリセル供給キャパシタＣMが、ノード−Ｄにおいてセルコア５１４のためのメモリコア電圧ＶｄｄＭと接地との間に結合される。一例では、キャパシタＣMはキャパシタンスＣBLよりも大きい。電圧ドループΔＶの大きさはこれらのキャパシタンスの比に依存するので、キャパシタＣMは、大きすぎることもなく（低ΔＶにつながる）、低すぎることもない（高ΔＶにつながり、選択されなかったメモリセルにおけるデータ保持問題を引き起こすことがある）。
【００４３】
[0052]待機モードで、グローバル書込みビット線（ＧＷＢＬ／ＧＷＢＬＢ）５２４および５２６（両方のグローバル書込みビット線は高である。図７に図示せず）は、ＷＤ５５２信号とＷＤＢ５５４信号とがロウに設定されている間、周辺ヘッドスイッチ５２８からの電圧ＶｄｄＰまでプリチャージされる。第３のスイッチトランジスタ５３６への書込みイネーブル信号ＷＥＮは、トランジスタ５３８および５４０が高い抵抗を有するように高である。このモードでは、ローカル書込みビット線ＬＷＢＬ５１８およびＬＷＢＬＢ５２０は、それぞれ、第１のスイッチトランジスタ５３２と第２のスイッチトランジスタ５３４とを介して接地に放電される。すなわち、ＷＤ信号とＷＤＢ信号とは両方とも、グローバル書込みビット線ＧＷＢＬ５２４およびＧＷＢＬＢ５２６を高にさせる低に設定され、したがって、ローカル書込みビット線ＬＷＢＬ５１８およびＬＷＢＬＢ５２０は放電されるかまたは低に設定される。
【００４４】
[0053]書込みモードで、書込みサイクルの最初に、ＧＷＢＬ５２４またはＧＷＢＬＢ５２６のうちの１つが低にプルされ、他のグローバル書込みビット線は高のままであり、補足書込みイネーブル（
【数１】
0005944599.tif 000002
【００４５】
）信号５４７は低にアクティブにされる。周辺ヘッドスイッチ５２８とは別個である弱い（高抵抗）メモリコアヘッドスイッチ５３０は、複数のローカル書込みドライバ（たとえば、セルコアトランジスタ６０４および６０８ならびに書込みドライバトランジスタ５３８および５４０）にわたって共有され得る。ＷＥＮ信号が低になると、電圧ＶｄｄＭが、セルコア５１４、ならびにローカルビット線ＬＷＢＬ５１８またはＬＷＢＬＢ５２０のうちの１つに供給される。図７に示されているように、この書込みサイクル中、ＷＥＮ信号は、メモリコア電圧ＶｄｄＭがセルコア５１４とローカルビット線ＬＷＢＬ５１８またはＬＷＢＬＢ５２０のうちの１つとの間で共有されるようにするので、メモリ供給電圧ＶｄｄＭは電圧ドループΔＶ（たとえば、電圧降下）を有する。（ＷＥＮ信号が高であるとき）書込みサイクルの最初にメモリセル供給キャパシタＣMに蓄えられた電荷が、ＷＥＮ信号が低になると、ＣMとローカルビット線ＬＷＢＬ５１８またはＬＷＢＬＢ５２０のうちの選択された１つとの間で共有されるので、（メモリ供給電圧ＶｄｄＭの）電圧ドループΔＶが発生する。電圧ドループΔＶの大きさまたは程度は、メモリセル供給キャパシタＣMと選択されたローカルビット線のキャパシタンスＣBL（すなわち、ＬＷＢＬ５１８またはＬＷＢＬＢ５２０のいずれかのキャパシタンス）との間の比または相対容量値に依存し得る。選択されたローカルビット線のキャパシタンスＣBLは個別構成要素として示されているが、それは実際にはビット線のキャパシタンス（たとえば、ビット線に沿って分配されるキャパシタンス）を表すことに留意されたい。
【００４６】
[0054]この電圧ドループΔＶは、キャパシタＣMと選択されたローカルビット線との間に生じる電荷再分配により経時的に動的に変化する。メモリセル供給キャパシタＣM'からの電荷の初期損失の後に、ヘッドスイッチトランジスタ５３０は、メモリセル供給キャパシタＣM上の失われた電荷の一部を補充し、それによって、メモリコア供給電圧ＶｄｄＭレベルが低すぎになり、保持問題を引き起こすのを防ぐ。メモリコア供給電圧ＶｄｄＭの電圧降下（ΔＶ）は、キャパシタＣMと選択されたローカルビット線のキャパシタンスＣBLとの相対値に、またヘッドスイッチトランジスタ５３０、ならびにトランジスタスイッチ５３６および５４０（または５３８）のサイズに依存する。
【００４７】
[0055]書込み可能性は、（ａ）メモリセル供給キャパシタＣMと選択されたローカルビット線キャパシタンスＣBLとの間の電荷再分配によるメモリ（ビット）セルコア５１４における低減された／低下させられた供給電圧ＶｄｄＭlower、および（ｂ）同じ値、ＶｄｄＭlowerまで上昇するローカルビット線ＬＷＢＬ５１８またはＬＷＢＬＢ上の供給電圧、という２つの効果の組合せによって改善される。一例では、ＶｄｄＭlowerは最大電圧ドループΔＶにおけるＶｄｄMを指すことがある。セルコア５１４における低減されたメモリコア供給電圧ＶｄｄＭlowerは、セルコアトランジスタ６０４および６０８が、ＬＷＷＬ５１６を介した電圧ＶｄｄＰによってオンにされる第１および第２の書込みトランジスタ５０８および５１０と比較して極めて弱くオンにされるようにする（ここで、ＶｄｄＰはＶｄｄＭlowerよりも大きい）。
【００４８】
[0056]ＶｄｄＭレベルを回復し、持続させるためにメモリコアヘッドスイッチ５３０によって与えられる電荷を除いて、電源Ｖｄｄｅから供給されるかまたは接地にシンクされる余分の電荷はないので、この書込み支援メモリ回路中で消費される動的電力は極めて小さい。電荷は、単にメモリセル供給キャパシタＣMと選択されたローカルビット線キャパシタンスとの間で再分配されている。したがって、本明細書で説明する書込み支援ドライバ回路は少量の電力散逸を伴う。対照的に、書込みサイクル中の短い持続時間の間メモリコア供給電圧を低減するためにパルス入力を受信するＮＭＯＳまたはＰＭＯＳスイッチに依存し得る代替書込み支援ドライバ回路は、動的電力消費とタイミング複雑さとを追加し得る。
【００４９】
[0057]一例では、メモリビットセル回路（たとえば、ビットセル回路５０２）と、書込み支援ドライバ回路（たとえば、ローカル書込み支援ドライバ回路５２２）とを備えるメモリ回路が与えられる。メモリビットセル回路は、ビットセルコアを形成する第１のインバータと第２のインバータと、ローカル書込みビット線（ＬＷＢＬ）と、ローカル書込みビット線バー（ＬＷＢＬＢ）と、ローカル書込みワード線（ＬＷＷＬ）とを含み得る。書込み支援ドライバ回路は、メモリビットセル回路に結合され、待機モードまたは書込みモードで動作するように構成される。待機動作モードでは、書込み支援ドライバ回路は、第１および第２のインバータにメモリ供給電圧ＶｄｄＭを与える。書込み動作モードでは、書込み支援ドライバ回路は、ローカル書込みワード線（ＬＷＷＬ）に周辺供給電圧ＶｄｄＰを与えながら、第１および第２のインバータに、ならびにローカル書込みビット線（ＬＷＢＬ）およびローカル書込みビット線バー（ＬＷＢＬＢ）のうちの少なくとも１つに、低下させられたメモリ供給電圧ＶｄｄＭlowerを与え、ここで、ＶｄｄＰ≧ＶｄｄＭ＞ＶｄｄＭlowerである。待機モードでは、書込み支援ドライバ回路へのグローバル書込みビット線のペア（ＧＷＢＬ／ＧＷＢＬＢ）は周辺供給電圧ｖｄｄＰまでプリチャージされる。待機モードでは、書込み支援ドライバ回路はローカル書込みビット線（ＬＷＢＬ）とローカル書込みビット線バー（ＬＷＢＬＢ）との両方を接地に放電する。
【００５０】
[0058]メモリビットセル回路は、ビットセルコアに結合された第１の書込みトランジスタと第２の書込みトランジスタとを含み得、第１の書込みトランジスタがまたローカル書込みビット線（ＬＷＢＬ）とローカル書込みワード線（ＬＷＷＬ）とに結合され、第２の書込みトランジスタがまたローカル書込みビット線バー（ＬＷＢＬＢ）とローカル書込みワード線（ＬＷＷＬ）とに結合される。
【００５１】
[0059]書込み支援ドライバ回路は、周辺ヘッドスイッチトランジスタ（たとえば、周辺ヘッドスイッチトランジスタ５２８）とは別個のメモリコアヘッドスイッチ（たとえば、コアヘッドスイッチトランジスタ５３０）、ならびに待機モードか呼び出されているのか書込みモードが呼び出されているのかに応じて、メモリ供給電圧ＶｄｄＭおよび低下させられたメモリ供給電圧ＶｄｄＭlowerのいずれかを選択的に与える書込みイネーブルスイッチトランジスタ（５３６）とローカル書込みビット線スイッチトランジスタ（５４０または５３８）との組合せを含み得る。
【００５２】
[0060]図８に、メモリビットセルに書込み支援を与える方法を示す。８０２において、（たとえば、メモリデバイス内で）複数のビットセルを与え、ここで、各ビットセルは、複数のワード線のうちの１つと複数のビット線のうちの１つとに結合され、特定のビット線とワード線との組合せの選択は、複数のビットセルのうちの１つにアクセスするのに利用される。８０４において、書込み支援ドライバ回路を第１のビットセルに結合し、書込み支援ドライバ回路は、第１のビットセルのコアセルに、また第１のビットセルのための少なくとも１つのローカル書込みビット線にソース電圧を与える。８０６において、第１の動作モードでコアセルに第１の供給電圧を与え、第２の動作モードでコアセルと少なくとも１つのローカル書込みビット線とに第２の供給電圧を与えるように、書込み支援ドライバ回路を適応または構成し、ここで、第１の供給電圧は第２の供給電圧よりも大きい。第２の動作モードで第１のセルのための少なくとも１つのローカル書込みワード線に第３の供給電圧が与えられ得、ここで、第３の供給電圧は第２の供給電圧よりも大きい。
【００５３】
[0061]図９に、メモリビットセルのための書込み支援ドライバ回路を動作させる方法を示す。９０２において、書込み支援ドライバ回路はメモリビットセルのための書込みイネーブル信号の発生を確認する。９０４において、グローバル書込みイネーブル信号が無効にされると、ビットセルのためのセルコアに書込み支援ドライバ回路からの第１の供給電圧を与える。９０６において、グローバル書込みイネーブル信号が有効にされると、ビットセルのためのセルコアに書込み支援ドライバ回路からの第２の供給電圧を与え、ここで、第１の供給電圧は第２の供給電圧よりも大きい。９０８において、また、グローバル書込みイネーブル信号が有効にされると、ビットセルのための少なくとも１つのローカル書込みビット線に書込み支援ドライバ回路からの第２の供給電圧を与える。いくつかの例では、第２の動作モードで第１のセルのための少なくとも１つのローカル書込みワード線に第３の供給電圧が与えられ得、ここで、第３の供給電圧は第２の供給電圧よりも大きい。
【００５４】
[0062]図１０に、複数のビットセル１００４ａ〜ｅ、１００６〜ｅ、および１００８ａ〜ｅを備えるメモリ回路を示す。一例では、書込み支援ドライバ回路（たとえば、図５中の書込み支援ドライバ回路５２２）がワード線および／またはビット線に沿って複数のビットセルに結合され得る。
【００５５】
[0063]様々な実装形態では、書込み支援ドライバ回路は、レジスタファイルメモリデバイスと、揮発性メモリデバイスと、メモリセルとを含む様々なタイプのメモリデバイスとともに採用され得る。一例では、書込み支援ドライバ回路は、チップ上のプロセッサ、処理回路、および／またはシステム一部であるメモリチップ、半導体デバイス、および／または集積メモリの一部であり得る。
【００５６】
[0064]各図に示した構成要素、ステップ、特徴および／または機能のうちの１つまたは複数は、単一の構成要素、ステップ、特徴または機能に再構成されおよび／または組み合わされ得、あるいはいくつかの構成要素、ステップ、または機能で実施され得る。また、本明細書で開示する新規の特徴から逸脱することなく追加の要素、構成要素、ステップ、および／または機能が追加され得る。各図に示した装置、デバイス、および／または構成要素は、各図で説明する方法、特徴、またはステップのうちの１つまたは複数を実行するように構成され得る。
【００５７】
[0065]また、実施形態は、フローチャート、流れ図、構造図、またはブロック図として示すプロセスとして説明され得ることに留意されたい。フローチャートは動作を逐次プロセスとして説明することがあるが、動作の多くは並列または同時に実行され得る。さらに、動作の順序は並べ替えられ得る。プロセスは、それの動作が完了したときに終了する。プロセスは、方法、関数、プロシージャ、サブルーチン、サブプログラムなどに対応し得る。プロセスが関数に対応する場合、その終了は呼出し側関数またはメイン関数への関数の復帰に対応する。
【００５８】
[0066]本明細書で開示する例に関して説明した様々な例示的な論理ブロック、モジュール、回路、要素、および／または構成要素は、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）または他のプログラマブル論理構成要素、個別ゲートまたはトランジスタ論理、個別ハードウェア構成要素、あるいは本明細書で説明した機能を実行するように設計されたそれらの任意の組合せ内で実装または実行され得る。汎用プロセッサはマイクロプロセッサであり得るが、代替として、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、または状態機械であり得る。
【００５９】
[0067]本明細書で開示する例に関して説明した方法は、単一のデバイス中に含まれているハードウェアで直接実施され得るか、または複数のデバイスにわたって分散され得る。記憶媒体は、プロセッサがその記憶媒体から情報を読み取り、その記憶媒体に情報を書き込むことができるようにプロセッサに結合され得る。代替として、記憶媒体はプロセッサに一体化され得る。
【００６０】
[0068]さらに、本明細書で開示する実施形態に関連して説明した様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムステップは、電子ハードウェア、コンピュータソフトウェア、または両方の組合せとして実装され得ることを、当業者は諒解されよう。ハードウェアとソフトウェアのこの互換性を明確に示すために、様々な例示的な構成要素、ブロック、モジュール、回路、およびステップを、上記では概してそれらの機能に関して説明した。そのような機能をハードウェアとして実装するか、ソフトウェアとして実装するかは、特定の適用例および全体的なシステムに課される設計制約に依存する。
【００６１】
[0069]本明細書で説明した本発明の様々な特徴は、本発明から逸脱することなく様々なシステムで実装され得る。上記の実施形態は例にすぎず、本発明を限定するものと解釈すべきではないことに留意されたい。実施形態についての説明は、例示的なものであり、特許請求の範囲を限定するものではない。したがって、本教示は、他のタイプの装置、ならびに多くの代替形態、修正形態、および変更形態に容易に適用できることが当業者には明らかであろう。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］  メモリ回路であって、前記メモリ回路は下記を備える、
ビットセルコアと、ローカル書込みビット線（ｌｗｂｌ）と、ローカル書込みビット線バー（ｌｗｂｌｂ）と、ローカル書込みワード線（ｌｗｗｌ）とを含むメモリビットセル回路と、
前記メモリビットセル回路に結合された書込み支援ドライバ回路であって、前記書込み支援ドライバ回路が、
待機動作モードで、前記ビットセルコアにメモリ供給電圧ＶｄｄＭを与えることと、
書込み動作モードで、前記ビットセルコアと、前記ローカル書込みビット線（ｌｗｂｌ）または前記ローカル書込みビット線バー（ｌｗｂｌｂ）のうちの選択された１つとに、低下させられたメモリ供給電圧ＶｄｄＭlowerを与えること、ここにおいて、ＶｄｄＭがＶｄｄＭlowerよりも大きい、と、
を行うように構成された、書込み支援ドライバ回路。
［Ｃ２］  Ｃ１に記載のメモリ回路であって、
前記ビットセルコアが、揮発性メモリビットセルを形成するために第１のインバータと第２のインバータとを含む、メモリ回路。
［Ｃ３］  Ｃ１に記載のメモリ回路であって、前記メモリ回路は、
前記書込み支援ドライバ回路に結合されたグローバル書込みビット線のペア（ｇｗｂｌ／ｇｗｂｌｂ）、前記書込み支援ドライバ回路は、前記待機動作モードにあるとき、グローバル書込みビット線の前記ペアを周辺供給電圧ｖｄｄＰまでプリチャージするようにさらに構成され、ここにおいて、ＶｄｄＰがＶｄｄＭlowerよりも大きい、
をさらに備える。
［Ｃ４］  Ｃ３に記載のメモリ回路であって、
前記書込み支援ドライバ回路が、
外部ソース電圧Ｖｄｄｅ供給に結合されたソースと、前記メモリ供給電圧ＶｄｄＭを与えるそれのドレインとを有するメモリコアヘッドスイッチトランジスタと、
前記ローカル書込みビット線（ｌｗｂｌ）に結合されたそれのソースと、接地に結合されたそれのドレインと、グローバル書込みビット線（ｇｗｂｌ）に結合されたそれのゲートと、を有する第１のスイッチトランジスタと、
前記ローカル書込みビット線バー（ｌｗｂｌｂ）に結合されたそれのソースと、接地に結合されたそれのドレインと、グローバル書込みビット線バー（ｇｗｂｌｂ）に結合されたそれのゲートと、を有する第２のスイッチトランジスタと、
前記メモリコアヘッドスイッチの前記ドレインに結合されたそれのソースを有する第３のスイッチトランジスタ、それのゲートが書込みイネーブル信号（ＷＥＮ）信号を受信する、と、
前記ローカル書込みビット線（ｌｗｂｌ）に結合されたそれのドレインと、グローバル書込みビット線（ｇｗｂｌ）に結合されたそれのゲートと、を有する第４のスイッチトランジスタと、
前記ローカル書込みビット線バー（ｌｗｂｌｂ）に結合されたそれのドレインと、前記グローバル書込みビット線バー（ｇｗｂｌｂ）に結合されたそれのゲートと、前記第４のスイッチトランジスタの前記ソースと前記第３のスイッチトランジスタの前記ドレインとに結合された第５のスイッチトランジスタの前記ソースと、を有する前記第５のスイッチトランジスタと、
をさらに含む、メモリ回路。
［Ｃ５］  Ｃ１に記載のメモリデバイスであって、
前記書込み支援ドライバ回路が、前記待機動作モードにあるとき、前記ローカル書込みビット線（ｌｗｂｌ）と前記ローカル書込みビット線バー（ｌｗｂｌｂ）の両方を接地に放電するように構成された、メモリデバイス。
［Ｃ６］  Ｃ１に記載のメモリ回路であって、
前記メモリビットセル回路は、前記ビットセルコアに結合された第１の書込みトランジスタと第２の書込みトランジスタとを含み、前記第１の書込みトランジスタがまた前記ローカル書込みビット線（ｌｗｂｌ）と前記ローカル書込みワード線（ｌｗｗｌ）とに結合され、前記第２の書込みトランジスタがまた前記ローカル書込みビット線バー（ｌｗｂｌｂ）と前記ローカル書込みワード線（ｌｗｗｌ）とに結合された、メモリ回路。
［Ｃ７］  Ｃ１に記載のメモリ回路であって、
前記書込み支援ドライバ回路は、前記待機モードが呼び出されているのか前記書込みモードが呼び出されているのかに応じて、前記ビットセルコアに前記メモリ供給電圧ＶｄｄＭと前記低下させられたメモリ供給電圧ＶｄｄＭlowerとを与えるメモリコアヘッドスイッチ含む、メモリ回路。
［Ｃ８］  Ｃ１に記載のメモリ回路であって、
前記書込み支援ドライバ回路が、
外部ソース電圧Ｖｄｄｅに結合されたソースと、前記メモリ供給電圧ＶｄｄＭを与えるそれのドレインと、を有するメモリコアヘッドスイッチトランジスタを含む、メモリ回路。
［Ｃ９］  Ｃ８に記載のメモリ回路であって、前記メモリ回路は下記をさらに備える、
前記ビットセルコアと前記メモリコアヘッドスイッチトランジスタの前記ドレインとに結合された第１の端部と、接地に結合されたメモリセル供給キャパシタＣMの第２の端部とを有する前記メモリセル供給キャパシタＣMと、
前記ローカル書込みビット線（ｌｗｂｌ）および前記ローカル書込みビット線バー（ｌｗｂｌｂ）のうちの少なくとも１つの一部であるローカルビット線キャパシタンスＣBL、ここにおいて、前記待機モードから前記書込みモードに遷移すると、前記メモリセル供給キャパシタＣMからの電荷が前記ローカルビット線キャパシタンスＣBLと共有される。
［Ｃ１０］  Ｃ９に記載のメモリ回路であって、
前記ローカルビット線キャパシタンスＣBLの第２の容量値に対する前記メモリセル供給キャパシタＣMの第１の容量値が、前記待機モードから前記書込みモードに遷移すると最大電圧ドループ以下を達成するように選択される、メモリ回路。
［Ｃ１１］  Ｃ８に記載のメモリ回路であって、
前記メモリコアヘッドスイッチトランジスタのゲートは、それがアクティブモードにあるときに前記メモリ供給電圧ＶｄｄＭが前記メモリビットセル回路に供給されるようにするスリープ信号を受信する、メモリ回路。
［Ｃ１２］  Ｃ１に記載のメモリ回路であって、
前記メモリビットセルと前記書込み支援ドライバ回路とが前記同じ半導体ダイ上にある、メモリ回路。
［Ｃ１３］  Ｃ１に記載のメモリ回路であって、
前記書込み支援ドライバ回路が、前記同じローカル書込みビット線（ｌｗｂｌ）とローカル書込みビット線バー（ｌｗｂｌｂ）とに結合された複数の追加のメモリビットセル回路に結合された、メモリ回路。
［Ｃ１４］  メモリビットセルの書込み支援のための方法であって、前記方法は下記を備える、
複数のビットセルを与えること、ここで、各ビットセルは、複数のワード線のうちの１つと複数のビット線のうちの１つとに結合され、特定のビット線とワード線との組合せの選択は、前記複数のビットセルのうちの１つにアクセスするのに利用される、と、
書込み支援ドライバ回路を第１のビットセルに結合すること、前記書込み支援ドライバ回路は、前記第１のビットセルのビットセルコアにソース電圧を与え、また、前記第１のビットセルのための少なくとも１つのローカル書込みビット線に結合される、と、
前記書込み支援ドライバ回路を、第１の動作モードで前記ビットセルコアに第１の供給電圧ＶｄｄＭを与え、第２の動作モードで前記ビットセルコアと前記少なくとも１つのローカル書込みビット線とに第２の供給電圧ＶｄｄＭlowerを与えるように構成すること、ここで、前記第１の供給電圧は前記第２の供給電圧よりも大きい。
［Ｃ１５］  Ｃ１４に記載の方法であって、前記方法は、
グローバル書込みビット線のペアを前記書込み支援ドライバ回路に結合すること、前記書込み支援ドライバ回路が、前記待機動作モードにあるとき、グローバル書込みビット線の前記ペアを周辺供給電圧ｖｄｄＰまでプリチャージするようにさらに構成され、ここにおいて、ＶｄｄＰがＶｄｄＭよりも大きい、
をさらに備える。
［Ｃ１６］  Ｃ１４に記載の方法であって、
前記書込み支援ドライバ回路が、前記待機動作モードにあるとき、前記ローカル書込みビット線と前記ローカル書込みビット線バーの両方を接地に放電するように構成された、方法。
［Ｃ１７］  Ｃ１４に記載の方法であって、
前記メモリビットセル回路は、前記ビットセルコアに結合された第１の書込みトランジスタと第２の書込みトランジスタとを含み、前記第１の書込みトランジスタがまた前記ローカル書込みビット線と前記ローカル書込みワード線とに結合され、前記第２の書込みトランジスタがまた前記ローカル書込みビット線バーと前記ローカル書込みワード線に結合された、方法。
［Ｃ１８］  Ｃ１４に記載の方法であって、
前記書込み支援ドライバ回路は、前記待機モードが呼び出されているのか前記書込みモードが呼び出されているのかに応じて、前記ビットセルコアに前記メモリ供給電圧ＶｄｄＭと前記低下させられたメモリ供給電圧ＶｄｄＭlowerとを与えるメモリコアヘッドスイッチ含む、方法。
［Ｃ１９］  Ｃ１４に記載の方法であって、前記方法はさらに下記を備える、
メモリセル供給キャパシタＣMの第１の端部を前記ビットセルコアと前記メモリコアヘッドスイッチトランジスタの前記ドレインとに結合すること、前記メモリセル供給キャパシタＣMの第２の端部が接地に結合される、
ここにおいて、前記ローカル書込みビット線（ｌｗｂｌ）および前記ローカル書込みビット線バー（ｌｗｂｌｂ）のうちの少なくとも１つがローカルビット線キャパシタンスＣBLを有し、ここで、前記待機モードから前記書込みモードに遷移すると、前記メモリセル供給キャパシタＣMからの電荷が前記ローカルビット線キャパシタンスＣBLと共有される。
［Ｃ２０］  Ｃ１９に記載の方法であって、
前記ローカルビット線キャパシタンスＣBLの第２の容量値に対する前記メモリセル供給キャパシタＣMの第１の容量値が、前記待機モードから前記書込みモードに遷移すると最大電圧ドループ以下を達成するように選択される、方法。
［Ｃ２１］  Ｃ１４に記載の方法であって、
前記書込み支援ドライバ回路を、同じローカル書込みビット線（ｌｗｂｌ）とローカル書込みビット線バー（ｌｗｂｌｂ）とに結合された複数の追加のメモリビットセル回路に結合すること、をさらに備える方法。
［Ｃ２２］  メモリ回路であって、前記メモリ回路は下記を備える、
複数のビットセルを与えるための手段、ここで、各ビットセルは、複数のワード線のうちの１つと複数のビット線のうちの１つとに結合され、特定のビット線とワード線との組合せの選択は、前記複数のビットセルのうちの１つにアクセスするのに利用される、と、
第１の動作モードで第１のビットセルのビットセルコアに第１の供給電圧ＶｄｄＭを与えるための手段と、
第２の動作モードで前記ビットセルコアと前記第１のビットセルのための少なくとも１つのローカル書込みビット線とに第２の供給電圧ＶｄｄＭlowerを与えるための手段、ここで、前記第１の供給電圧は前記第２の供給電圧よりも大きい。
［Ｃ２３］  Ｃ２２に記載のメモリ回路であって、前記回路はさらに下記を備える、
前記ビットセルコアへの前記メモリ供給電圧ＶｄｄＭにメモリセル供給キャパシタＣMを与えるための手段と、
前記ローカル書込みビット線および前記ローカル書込みビット線バーのうちの少なくとも１つにローカルビット線キャパシタンスＣBLを与えるための手段と、
前記待機モードから前記書込みモードに遷移すると、前記メモリセル供給キャパシタＣMからの電荷を前記ローカルビット線キャパシタンスＣBLと共有するための手段。
［Ｃ２４］  Ｃ２２に記載のメモリ回路であって、
前記ローカルビット線キャパシタンスＣBLの第２の容量値に対する前記メモリセル供給キャパシタＣMの第１の容量値が、前記待機モードから前記書込みモードに遷移すると最大電圧ドループ以下を達成するように選択される、メモリ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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