(57)【特許請求の範囲】
【請求項１】
ｎ型炭化ケイ素ドリフト層と、
前記ドリフト層内の第１のｐ型炭化ケイ素領域であって、離間して設けられ相互間の前記ドリフト領域を画定する周縁を有する第１のｐ型炭化ケイ素領域と、
前記第１のｐ型炭化ケイ素領域内の前記ドリフト層のキャリア濃度よりも大きいキャリア濃度を有し、前記第１のｐ型炭化ケイ素領域の前記周縁から離間された第１のｎ型炭化ケイ素領域と、
前記第１のｎ型炭化ケイ素領域の前記キャリア濃度よりも小さいキャリア濃度を有し、前記第１のｎ型炭化ケイ素領域から前記第１のｐ型炭化ケイ素領域の前記周縁まで延び、前記ｎ型炭化ケイ素ドリフト層の内部には延びていない第２のｎ型炭化ケイ素領域と、
前記ドリフト層、前記第１のｎ型炭化ケイ素領域、および前記第２のｎ型炭化ケイ素領域上の窒化酸化物層と、
前記窒化酸化物層上のゲートコンタクトであってｐ型ポリシリコンを含むゲートコンタクトとを備え、
前記第１のｐ型領域および前記ｎ型炭化ケイ素ドリフト層の上に炭化ケイ素エピタキシャル層をさらに備え、前記第２のｎ型炭化ケイ素領域は前記エピタキシャル層内に延び、前記第１のｎ型炭化ケイ素領域は前記エピタキシャル層を通って延び、前記窒化酸化物層は前記エピタキシャル層、前記第１のｎ型炭化ケイ素領域および前記第２のｎ型炭化ケイ素領域の上にあり、
前記エピタキシャル層は、アンドープの炭化ケイ素を含み、
前記第２のｎ型炭化ケイ素領域は、ゼロボルトゲートバイアス印加されたときに自己空乏するように構成されている
ことを特徴とする炭化ケイ素デバイス。
【請求項２】
第２のｎ型の炭化ケイ素領域は、０．５μｍ〜５μｍの距離だけ、前記第１のｎ型炭化ケイ素領域から前記第１のｐ型炭化ケイ素領域の周縁まで延びていることを特徴とする請求項１記載の炭化ケイ素デバイス。
【請求項３】
第１のｐ型炭化ケイ素領域は１μｍ〜１０μｍの距離まで離間されていることを特徴とする請求項１記載の炭化ケイ素デバイス。
【請求項４】
１×１０１６〜２×１０１９ｃｍ−３のキャリア濃度を有する第１のｐ型炭化ケイ素領域を有することを特徴とする請求項１に記載の炭化ケイ素デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連特許出願）
本出願は、米国仮出願第６０／２３７，８２２号、発明の名称「Ｍｅｔｈｏｄ ｏｆ Ｉｍｐｒｏｖｉｎｇ ａｎ Ｉｎｔｅｒｆａｃｅ Ｂｅｔｗｅｅｎ ａ Ｓｉｌｉｃｏｎ Ｃａｒｂｉｄｅ Ｌａｙｅｒ ａｎｄ ａｎ Ｏｘｉｄｅ Ｌａｙｅｒ」、米国仮出願第６０／２３７，４２６号、発明の名称「ＳｉＣ Ｐｏｗｅｒ ＭＯＳＦＥＴ ａｎｄ Ｍｅｔｈｏｄ ｏｆ Ｆａｂｒｉｃａｔｉｏｎ」（２０００年１０月３日に出願）、米国仮出願第６０／２９４，３０７号、発明の名称「Ｍｅｔｈｏｄ ｏｆ Ｎ２Ｏ Ｇｒｏｗｔｈ ｏｆ ａｎ ｏｘｉｄｅ ｌａｙｅｒ ｏｎ ａ Ｓｉｌｉｃｏｎ Ｃａｒｂｉｄｅ Ｌａｙｅｒ」（２００１年５月３０日に出願）、および米国仮出願第０９／８３４，２８３号、発明の名称「Ｍｅｔｈｏｄ ｏｆ Ｎ２Ｏ Ａｎｎｅａｌｉｎｇ ａｎ ｏｘｉｄｅ ｌａｙｅｒ ｏｎ ａ Ｓｉｌｉｃｏｎ Ｃａｒｂｉｄｅ Ｌａｙｅｒ」（２００１年４月１２日に出願）からの優先権を主張する。その開示を、参照により本明細書に完全に記載されているかのごとく組み込む。
【０００２】
（発明の分野）
本発明は、半導体デバイスおよび半導体デバイスの製造に関し、より詳細には、炭化ケイ素（ＳｉＣ）金属酸化物半導体トランジスタ（ＭＯＳＦＥＴ）およびこのようなＭＯＳＦＥＴの製造に関する。
【背景技術】
【０００３】
（発明の背景）
高電流、高電圧、低オン抵抗の垂直ＳｉＣパワーＭＯＳＦＥＴを作製することは、少なくとも部分的には、反転層における電子の表面移動度が不十分であるために、これまで実現不可能であった。最近、いくつかの加工技術がラテラルＭＯＳＦＥＴ構造に対して開発された結果、表面電子移動度が向上している。しかしパワーＭＯＳＦＥＴ構造は、ｐ型ドーパントたとえばｐ−ウェル／ｐ＋コンタクト／ｐ−接合終端エクステンション（Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ：ＪＴＥ）注入を活性化するための１５００℃を超える温度でのアニールなどの加工をさらに必要とする場合がある。このようなアニールは、上記の技術を用いて製造されたパワーＭＯＳＦＥＴの性能に悪影響を及ぼす場合がある。
【０００４】
多くの炭化ケイ素パワーＭＯＳＦＥＴ構造が、文献に記載されている。たとえば以下の文献を参照されたい。米国特許第５，５０６，４２１号；Ａ．Ｋ．Ａｇａｒｗａｌ、Ｊ．Ｂ．Ｃａｓａｄｙ、Ｌ．Ｂ．Ｒｏｗｌａｎｄ、Ｗ．Ｆ．Ｖａｌｅｋ、Ｍ．Ｈ．Ｗｈｉｔｅ、およびＣ．Ｄ．Ｂｒａｎｄｔ、「１．１ ｋＶ ４Ｈ−ＳｉＣ Ｐｏｗｅｒ ＵＭＯＳＦＥＴ’ｓ」、ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ、第１８巻、第１２号、５８６−５８８頁、１９９７年１２月；Ａ．Ｋ．Ａｇａｒｗａｌ、Ｊ．Ｂ．Ｃａｓａｄｙ、Ｌ．Ｂ．Ｒｏｗｌａｎｄ、Ｗ．Ｆ．Ｖａｌｅｋ、およびＣ．Ｄ．Ｂｒａｎｄｔ、「１４００ Ｖ ４Ｈ−ＳｉＣ Ｐｏｗｅｒ ＭＯＳＦＥＴｓ」、Ｍａｔｅｒｉａｌｓ Ｓｃｉｅｎｃｅ Ｆｏｒｕｍ、第２６４−２６８巻、９８９−９９２頁、１９９８年；Ｊ．Ｔａｎ、Ｊ．Ａ．Ｃｏｏｐｅｒ，Ｊｒ．、およびＭ．Ｒ．Ｍｅｌｌｏｃｈ、「Ｈｉｇｈ−Ｖｏｌｔａｇｅ Ａｃｃｕｍｕｌａｔｉｏｎ−Ｌａｙｅｒ ＵＭＯＳＦＥＴｓ ｉｎ ４Ｈ−ＳｉＣ」、ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ、第１９巻、第１２号、４８７−４８９頁、１９９８年１２月；Ｊ．Ｎ．Ｓｈｅｎｏｙ、Ｊ．Ａ．Ｃｏｏｐｅｒ、およびＭ．Ｒ．Ｍｅｌｌｏｃｈ、「Ｈｉｇｈ−Ｖｏｌｔａｇｅ Ｄｏｕｂｌｅ−Ｉｍｐｌａｎｔｅｄ Ｐｏｗｅｒ ＭＯＳＦＥＴ’ｓ ｉｎ ６Ｈ−ＳｉＣ」、ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ、第１８巻、第３号、９３−９５頁、１９９７年３月；Ｊ．Ｂ．Ｃａｓａｄｙ、Ａ．Ｋ．Ａｇａｒｗａｌ、Ｌ．Ｂ．Ｒｏｗｌａｎｄ、Ｗ．Ｆ．Ｖａｌｅｋ、およびＣ．Ｄ．Ｂｒａｎｄｔ、「９００ Ｖ ＤＭＯＳ ａｎｄ １１００ Ｖ ＵＭＯＳ ４Ｈ−ＳｉＣ Ｐｏｗｅｒ ＦＥＴｓ」、ＩＥＥＥ Ｄｅｖｉｃｅ Ｒｅｓｅａｒｃｈ Ｃｏｎｆｅｒｅｎｃｅ、Ｆｔ．Ｃｏｌｌｉｎｓ、ＣＯ、６月２３−２５日、１９９７年；Ｒ．Ｓｃｈｏｒｎｅｒ、Ｐ Ｆｒｉｅｄｒｉｃｈｓ、Ｄ．Ｐｅｔｅｒｓ、Ｈ．Ｍｉｔｌｅｈｎｅｒ、Ｂ．Ｗｅｉｓ、およびＤ．Ｓｔｅｐｈａｎｉ、「Ｒｕｇｇｅｄ Ｐｏｗｅｒ ＭＯＳＦＥＴｓ ｉｎ ６Ｈ−ＳｉＣ ｗｉｔｈ Ｂｌｏｃｋｉｎｇ Ｃａｐａｂｉｌｉｔｙ ｕｐ ｔｏ １８００ Ｖ」、Ｍａｔｅｒｉａｌｓ Ｓｃｉｅｎｃｅ Ｆｏｒｕｍ、第３３８−３４２巻、１２９５−１２９８頁、２０００年；Ｖ．Ｒ．Ｖａｔｈｕｌｙａ、およびＭ．Ｈ．Ｗｈｉｔｅ、「Ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ ｏｆ Ｃｈａｎｎｅｌ Ｍｏｂｉｌｉｔｙ ｏｎ Ｉｍｐｌａｎｔｅｄ ＳｉＣ ｔｏ ｄｅｔｅｒｍｉｎｅ Ｐｏｌｙｔｙｐｅ ｓｕｉｔａｂｉｌｉｔｙ ｆｏｒ ｔｈｅ Ｐｏｗｅｒ ＤＩＭＯＳ ｓｔｒｕｃｔｕｒｅ」、Ｅｌｅｃｔｒｏｎｉｃ Ｍａｔｅｒｉａｌｓ Ｃｏｎｆｅｒｅｎｃｅ、Ｓａｎｔａ Ｂａｒｂａｒａ、ＣＡ、６月３０日−７月２日、１９９９年；Ａ．Ｖ．Ｓｕｖｏｒｏｖ、Ｌ．Ａ．Ｌｉｐｋｉｎ、Ｇ．Ｍ．Ｊｏｈｎｓｏｎ、Ｒ．Ｓｉｎｇｈ、およびＪ．Ｗ．Ｐａｌｍｏｕｒ、「４Ｈ−ＳｉＣ Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｉｍｐｌａｎｔ−Ｄｉｆｆｕｓｅｄ Ｓｔｒｕｃｔｕｒｅ ｆｏｒ Ｐｏｗｅｒ ＤＭＯＳＦＥＴｓ」、Ｍａｔｅｒｉａｌｓ Ｓｃｉｅｎｃｅ Ｆｏｒｕｍ、第３３８−３４２巻、１２７５−１２７８頁、２０００年；Ｐ．Ｍ．Ｓｈｅｎｏｙ、およびＢ．Ｊ．Ｂａ���ｉｇａ、「Ｔｈｅ Ｐｌａｎａｒ ６Ｈ−ＳｉＣ ＡＣＣＵＦＥＴ： Ａ Ｎｅｗ Ｈｉｇｈ−Ｖｏｌｔａｇｅ Ｐｏｗｅｒ ＭＯＳＦＥＴ Ｓｔｒｕｃｔｕｒｅ」、ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ、第１８巻、第１２号、５８９−５９１頁、１９９７年１２月；Ｒａｎｂｉｒ Ｓｉｎｇｈ、Ｓｅｉ−Ｈｙｕｎｇ Ｒｙｕ、およびＪｏｈｎ Ｗ．Ｐａｌｍｏｕｒ、「Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ， Ｈｉｇｈ Ｃｕｒｒｅｎｔ， ４Ｈ−ＳｉＣ Ａｃｃｕ−ＤＭＯＳＦＥＴ」、Ｍａｔｅｒｉａｌｓ Ｓｃｉｅｎｃｅ Ｆｏｒｕｍ、第３３８−３４２巻、１２７１−１２７４頁、２０００年；Ｙ．Ｗａｎｇ、Ｃ．Ｗｅｉｔｚｅｌ、およびＭ．Ｂｈａｔｎａｇａｒ、「Ａｃｃｕｍｕｌａｔｉｏｎ−Ｍｏｄｅ ＳｉＣ Ｐｏｗｅｒ ＭＯＳＦＥＴ Ｄｅｓｉｇｎ， Ｉｓｓｕｅｓ」、Ｍａｔｅｒｉａｌｓ Ｓｃｉｅｎｃｅ Ｆｏｒｕｍ、第３３８−３４２巻、１２８７−１２９０頁、２０００年；ならびにＡ．Ｋ．Ａｇａｒｗａｌ、Ｎ．Ｓ．Ｓａｋｓ、Ｓ．Ｓ．Ｍａｎｉ、Ｖ．Ｓ．Ｈｅｇｄｅ、およびＰ．Ａ．Ｓａｎｇｅｒ、「Ｉｎｖｅｓｔｉｇａｔｉｏｎ ｏｆ Ｌａｔｅｒａｌ ＲＥＳＵＲＦ， ６Ｈ−ＳｉＣ ＭＯＳＦＥＴｓ」、Ｍａｔｅｒｉａｌｓ Ｓｃｉｅｎｃｅ Ｆｏｒｕｍ、第３３８−３４２巻、１３０７−１３１０頁、２０００年。
【０００５】
既存のＳｉＣ構造は、３つのカテゴリに分けることができる。（１）トレンチまたはＵＭＯＳＦＥＴ、（２）垂直二重注入ＭＯＳＦＥＴ（ＤＩＭＯＳＦＥＴ）、および（３）横拡散ＭＯＳＦＥＴ（ＬＤＭＯＳＦＥＴ）である。図１Ａ、１Ｂ、１Ｃ、および１Ｄに、これらの構造を示す。しかし図１Ａに例示するトレンチＭＯＳＦＥＴの場合には、高い絶縁破壊電圧と、トレンチの側壁に沿う再現性ある高い反転層移動度とを、実現するのは難しい場合がある。その結果、オン抵抗が非常に高くなる場合があり、この構造は実際的ではない可能性がある。図１Ｃおよび１Ｄに例示するラテラルＤＭＯＳＦＥＴは、ゲート酸化物内の電界が高く、任意の絶縁破壊電圧において垂直ＤＩＭＯＳＦＥＴと比べてオン抵抗が高いという欠点がある可能性がある。
【０００６】
図１Ｂに例示する垂直ＤＩＭＯＳＦＥＴ構造は、シリコン技術で用いられている拡散（ＤＭＯＳＦＥＴ）構造の変形である。通常、ｐ−ウェルにはＡｌまたはボロンが注入され、ソース領域（ｎ＋）には、窒素またはリンが注入され、ｐ＋領域には通常Ａｌが注入される。注入物は、１４００℃〜１７００℃の温度で活性化される。ｎ＋層へのコンタクトはニッケル（Ｎｉ）で作製されてアニールされ、ｐ＋へのコンタクトはＮｉ、Ｔｉ、またはＴｉ／Ａｌで作製される。コンタクトはともに高温でアニールされる。ゲート誘電体は通常、熱成長させるか（熱ＳｉＯ２）、または減圧化学気相成長（ＬＰＣＶＤ）技術を用いて堆積させ、その後に種々の周囲の中でアニールする。堆積させた誘電体は、ＳｉＯ２または酸化物／窒化物／酸化物（ＯＮＯ）積層物の場合がある。ＤＩＭＯＳＦＥＴ構造に伴う難点の１つは、反転層電子の移動度が不十分なことであり、そのためオン抵抗が非常に高くなる可能性がある。このような問題の原因は、図２に示すように、伝導帯エッジ付近の界面準位の密度が高いことであると考えられている。Ｒ．Ｓｃｈｏｒｎｅｒ、Ｐ．Ｆｒｉｅｄｒｉｃｈｓ、Ｄ．Ｐｅｔｅｒｓ、およびＤ．Ｓｔｅｐｈａｎｉ、「Ｓｉｇｎｉｆｉｃａｎｔｌｙ Ｉｍｐｒｏｖｅｄ Ｐｅｒｆｏｒｍａｎｃｅ ｏｆ ＭＯＳＦＥＴｓ ｏｎ Ｓｉｌｉｃｏｎ Ｃａｒｂｉｄｅ ｕｓｉｎｇ ｔｈｅ １５Ｒ−ＳｉＣ Ｐｏｌｙｔｙｐｅ」、ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ、第２０巻、第５号、２４１−２４４頁、１９９９年５月を参照されたい。
【０００７】
伝導帯エッジ付近の界面準位は、そうでなければ自由である電子を反転層からトラップする傾向があり、反転層に残る自由電子の数が比較的少ない。また、トラップされた電子によって負に帯電された状態が界面に生成されるため、界面で自由電子がクーロン散乱される。自由電子の数が減り、散乱が増大することによって、ソースからドレインへの電流の伝導が減少する可能性があり、その結果、電子の有効移動度が不十分になってオン抵抗が高くなる可能性がある。いくつかの要因が、伝導帯エッジ付近の高密度状態の原因であると考えられている。すなわち（１）カーボンまたはシリコンのダングリングボンド、（２）カーボンクラスタ、および（３）界面に薄いアモルファスシリコン層を形成するＳｉ−Ｓｉボンド、である。Ｓ．Ｔ．Ｐａｎｔｅｌｉｄｅｓ、「Ａｔｏｍｉｃ Ｓｃａｌｅ Ｅｎｇｉｎｅｅｒｉｎｇ ｏｆ ＳｉＣ Ｄｉｅｌｅｃｔｒｉｃ Ｉｎｔｅｒｆａｃｅｓ」、ＤＡＲＰＡ／ＭＴＯ Ｈｉｇｈ Ｐｏｗｅｒ ａｎｄ ＯＮＲ Ｐｏｗｅｒ Ｓｗｉｔｃｈｉｎｇ ＭＵＲＩ Ｒｅｖｉｅｗｓ、Ｒｏｓｓｌｙｎ、ＶＡ、１９９９年８月１０−１２日、およびＶ．Ｖ．Ａｆａｎａｓ’ｅｖ、Ｍ．Ｂａｓｓｌｅｒ、Ｇ．Ｐｅｎｓｌ、およびＭ．Ｓｃｈｕｌｚ、「Ｉｎｔｒｉｎｓｉｃ Ｓｉｃ／Ｓｉｏ２ Ｉｎｔｅｒｆａｃｅ Ｓｔａｔｅｓ」、Ｐｈｙｓ．Ｓｔａｔ．Ｓｏｌ．（ａ）、第１６２巻、３２１−３３７頁、１９９７年を参照されたい。
【０００８】
高密度の界面準位に加えて、いくつかの他のメカニズムも反転層電子の不十分な移動度の原因であると考えられている。すなわち、（１）Ａｌドープされたｐ型ＳｉＣから分離したＡｌ、および（２）注入不純物の高温活性化により生じた表面粗さ、である。Ｓ．Ｓｒｉｄｅｖａｎ、Ｐ．Ｋ．ＭｃＬａｒｔｙ、およびＢ．Ｊ．Ｂａｌｉｇａ、「Ｏｎ ｔｈｅ Ｐｒｅｓｅｎｃｅ ｏｆ Ａｌｕｍｉｎｕｍ ｉｎ Ｔｈｅｒｍａｌｌｙ Ｇｒｏｗｎ Ｏｘｉｄｅｓ ｏｎ ６Ｈ Ｓｉｌｉｃｏｎ Ｃａｒｂｉｄｅ」、ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ、第１７巻、第３号、１３６−１３８頁、１９９６年３月、ならびにＭ．Ａ．Ｃａｐａｎｏ、Ｓ．Ｒｙｕ、Ｊ．Ａ．Ｃｏｏｐｅｒ，Ｊｒ．、Ｍ．Ｒ．Ｍｅｌｌｏｃｈ、Ｋ．Ｒｏｔｔｎｅｒ、Ｓ．Ｋａｒｌｓｓｏｎ、Ｎ．Ｎｏｒｄｅｌｌ、Ａ．Ｐｏｗｅｌｌ、およびＤ．Ｅ．Ｗａｌｋｅｒ，Ｊｒ．、「Ｓｕｒｆａｃｅ Ｒｏｕｇｈｅｎｉｎｇ ｉｎ Ｉｏｎ Ｉｍｐｌａｎｔｅｄ ４Ｈ−Ｓｉｌｉｃｏｎ Ｃａｒｂｉｄｅ」、Ｊｏｕｒｎａｌ ｏｆ Ｅｌｅｃｔｒｏｎｉｃ Ｍａｔｅｒｉａｌｓ、第２８巻、第３号、２１４−２１８頁、１９９９年３月を参照されたい。Ｐｕｒｄｕｅ大学の研究者は、反転層の電子移動度と注入活性化温度との間に直接的な相互関係が存在すると結論している。この研究では、注入活性化温度が低いと（１２００℃）電子移動度が高くなり、活性化温度が高いと（１４００℃）電子移動度が低くなると結論している。Ｍ．Ｋ．Ｄａｓ、Ｊ．Ａ．Ｃｏｏｐｅｒ，Ｊｒ．、Ｍ．Ｒ．Ｍｅｌｌｏｃｈ、およびＭ．Ａ．Ｃａｐａｎｏ、「Ｉｎｖｅｒｓｉｏｎ Ｃｈａｎｎｅｌ Ｍｏｂｉｌｉｔｙ ｉｎ ４Ｈ−ａｎｄ ６Ｈ ＳｉＣ ＭＯＳＦＥＴｓ」、ＩＥＥＥ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｉｎｔｅｒｆａｃｅ Ｓｐｅｃｉａｌｉｓｔｓ Ｃｏｎｆｅｒｅｎｃｅ、Ｓａｎ Ｄｉｅｇｏ、ＣＡ、１９９８年１２月３−５日を参照されたい。これらの結果は、ｐ−ウェルの注入を用いないプレーナＭＯＳＦＥＴ（図３）について得られたものである。ｐ−ウェルに注入される不純物（Ａｌまたはボロン）は通常、少なくとも１５００℃の活性化温度が必要である。
【０００９】
図４に、いわゆる「ＡＣＣＵＦＥＴ」構造を示す。この構造では、反転層の代わりに蓄積層を横切って伝導するため、電子移動度が高くなっている。この構造では、薄い未注入のｎ型表面層が残るように、Ａｌを用いてｐ−ウェルに注入がなされている。このｎ型層は、ｐｎ接合のビルトイン電圧により完全に空乏化している。しかし注入活性化温度は、前述した表面粗さを回避するために、通常１４００℃に制限されている。残りのｎ層のドーピングは、成長させたｎ型層のドーピングと同じである。この構造では、６Ｈ−ＳｉＣ中の電子移動度は高いが、４Ｈ−ＳｉＣ中の電子移動度は非常に低いことが分かっている。
【００１０】
ＳｒｉｄｅｖａｎおよびＡｌｏｋは、ｐ型エピタキシャル層（ｐ−エピ）上のプレーナＭＯＳＦＥＴにおいて４Ｈ−ＳｉＣ中の高い電子移動度が得られたことを報告している。Ｓ．ＳｒｉｄｅｖａｎおよびＢ．Ｊａｙａｎｔ Ｂａｌｉｇａ、「Ｌａｔｅｒａｌ Ｎ−Ｃｈａｎｎｅｌ Ｉｎｖｅｒｓｉｏｎ Ｍｏｄｅ ４Ｈ−ＳｉＣ ＭＯＳＦＥＴ’ｓ」ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ、第１９巻、第７号、２２８−２３０頁、１９９８年７月；Ｄ．Ａｌｏｋ、Ｅ．Ａｒｎｏｌｄ、およびＲ．Ｅｇｌｏｆｆ、「Ｐｒｏｃｅｓｓ Ｄｅｐｅｎｄｅｎｃｅ ｏｆ Ｉｎｖｅｒｓｉｏｎ Ｌａｙｅｒ Ｍｏｂｉｌｉｔｙ ｉｎ ４Ｈ−ＳｉＣ Ｄｅｖｉｃｅｓ」Ｍａｔｅｒｉａｌｓ Ｓｃｉｅｎｃｅ Ｆｏｒｕｍ、第３３８−３４２巻、１０７７−１０８０頁、２０００年。しかしこれは、高電圧パワーＭＯＳＦＥＴ構造ではない。ｐ−エピを用いることで、ｐ−ウェルの活性化および結果として生じる表面粗さに関連する問題は、潜在的に回避することができる。堆積酸化物を使用し、ソースおよびドレイン領域に対する窒素注入を活性化する温度は、表面粗さを回避するために最小限（１２５０℃）に維持された。ソースおよびドレイン領域に対するコンタクトは、ゲート酸化物／ＳｉＣ界面を保護するために、アニールされなかった。高い電子移動度は、堆積ＳｉＯ２層の特別なウェットアニールに起因すると考えられている。このアニールは、４００分間、９８℃の脱イオン（ＤＩ）水を通してバブリングさせたＮ２中で、１１００℃で行われ、その後にＡｒアニールが１１００℃で６０分間行われ、その後に９５０℃のウェットＮ２アニールが６０分間行われた。アニールは、堆積酸化物の密度を高めて界面準位密度を減らすために行われた。残念ながら、このアプローチには再現性に難点がある。いくつかのグループ、たとえばＲｅｎｓｅａｌａｒ Ｐｏｌｙｔｅｃｈｎｉｃ Ｉｎｓｔｉｔｕｔｅ（ＲＰＩ）、Ｐｕｒｄｕｅ大学、およびＣｒｅｅ社の研究者が、この結果を再現しようと試みているが、失敗に終わっている。
【００１１】
有望であると報告されている他の方法は、カウンタードーピング法である。Ｋ．ＵｅｎｏおよびＴａｄａａｋｉ Ｏｉｋａｗａ、「Ｃｏｕｎｔｅｒ−Ｄｏｐｅｄ ＭＯＳＦＥＴ’ｓ ｏｆ ４Ｈ−ＳｉＣ」、ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ、第２０巻、第１２号、６２４−６２６頁、１９９９年１２月。この場合もやはり、ｐ−ウェル注入を行わないプレーナＭＯＳＦＥＴに対して行われている。これは高電圧パワーＭＯＳＦＥＴ構造ではない。ｐ−エピを用いることで、ｐ−ウェル活性化および結果として生じる表面粗さに関連する問題を、回避することができる。カウンタードーピング法では、窒素などのｎ型不純物の薄い層を、ソースとドレインとの間に注入する。注入を、表面粗さを回避するために低温（１３００℃）で活性化する。ｎ型領域のドーピング濃度の制御は、ｎ型注入のドーズおよびエネルギーの制御によって行うことができる。表面電界をこの注入で緩和することで、チャネル移動度が高くなったことが報告されている。
【００１２】
最近、窒化酸化物（ＮＯ）周囲の中で熱酸化物をアニーリングすることが、ｐ−ウェル注入を必要としないプレーナ４Ｈ−ＳｉＣ ＭＯＳＦＥＴ構造において有望視されている。Ｍ．Ｋ．Ｄａｓ、Ｌ．Ａ．Ｌｉｐｋｉｎ、Ｊ．Ｗ．Ｐａｌｍｏｕｒ、Ｇ．Ｙ．Ｃｈｕｎｇ、Ｊ．Ｒ．Ｗｉｌｌｉａｍｓ、Ｋ．ＭｃＤｏｎａｌｄ、 ａｎｄ Ｌ．Ｃ．Ｆｅｌｄｍａｎ、「Ｈｉｇｈ Ｍｏｂｉｌｉｔｙ ４Ｈ−ＳｉＣ Ｉｎｖｅｒｓｉｏｎ Ｍｏｄｅ ＭＯＳＦＥＴｓ Ｕｓｉｎｇ Ｔｈｅｒｍａｌｌｙ Ｇｒｏｗｎ， ＮＯ Ａｎｎｅａｌｅｄ ＳｉＯ２」、ＩＥＥＥ Ｄｅｖｉｃｅ Ｒｅｓｅａｒｃｈ Ｃｏｎｆｅｒｅｎｃｅ、Ｄｅｎｖｅｒ、ＣＯ、６月１９−２１日、２０００年、ならびにＧ．Ｙ．Ｃｈｕｎｇ、Ｃ．Ｃ．Ｔｉｎ、Ｊ．Ｒ．Ｗｉｌｌｉａｍｓ、Ｋ．ＭｃＤｏｎａｌｄ、Ｒ．Ａ．Ｗｅｌｌｅｒ、Ｓ．Ｔ．Ｐａｎｔｅｌｉｄｅｓ、Ｌ．Ｃ．Ｆｅｌｄｍａｎ、Ｍ．Ｋ．Ｄａｓ、およびＪ．Ｗ．Ｐａｌｍｏｕｒ、「Ｉｍｐｒｏｖｅｄ Ｉｎｖｅｒｓｉｏｎ Ｃｈａｎｎｅｌ Ｍｏｂｉｌｉｔｙ ｆｏｒ ４Ｈ−ＳｉＣ ＭＯＳＦＥＴｓ Ｆｏｌｌｏｗｉｎｇ Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ａｎｎｅａｌｓ ｉｎ Ｎｉｔｒｉｃ Ｏｘｉｄｅ」、ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓに掲載予定を参照されたい。これらの開示は、参照により本明細書において完全に記載されているかのごとく組み込む。このアニールは、伝導帯エッジ付近の界面準位密度を著しく下げることが分かっている。Ｇ．Ｙ．Ｃｈｕｎｇ、Ｃ．Ｃ．Ｔｉｎ、Ｊ．Ｒ．Ｗｉｌｌｉａｍｓ、Ｋ．ＭｃＤｏｎａｌｄ、Ｍ．Ｄｉ Ｖｅｎｔｒａ、Ｓ．Ｔ．Ｐａｎｔｅｌｉｄｅｓ、Ｌ．Ｃ．Ｆｅｌｄｍａｎ、およびＲ．Ａ．Ｗｅｌｌｅｒ、「Ｅｆｆｅｃｔ ｏｆ ｎｉｔｒｉｃ ｏｘｉｄｅ ａｎｎｅａｌｉｎｇ ｏｎ ｔｈｅ ｉｎｔｅｒｆａｃｅ ｔｒａｐ ｄｅｎｓｉｔｉｅｓ ｎｅａｒ ｔｈｅ ｂａｎｄ ｅｄｇｅｓ ｉｎ ｔｈｅ ４Ｈ ｐｏｌｙｔｙｐｅ ｏｆ ｓｉｌｉｃｏｎ ｃａｒｂｉｄｅ」、Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ、第７６巻、第１３号、１７１３−１７１５頁、２０００年３月。この開示は、本明細書において完全に記載されているかのごとく組み込む。ＭＯＳ界面が改善されているために、高い電子移動度（３５〜９５ｃｍ２／Ｖｓ）が表面反転層で得られている。
【００１３】
残念ながら、ＮＯは健康上有害であり、米国防火協会（ＮＦＰＡ）の健康危険度が３である。酸化後アニールが通常行われる装置は、クリーンルームの大気に対して開放されている。これらの装置は多くの場合排気されるが、クリーンルーム内でＮＯ汚染の安全レベルを超える危険は無視できない。
【００１４】
Ｎ２Ｏ中で酸化物を成長させることができる。Ｊ．Ｐ．Ｘｕ、Ｐ．Ｔ．Ｌａｉ、Ｃ．Ｌ．Ｃｈａｎ、Ｂ．Ｌｉ、およびＹ．Ｃ．Ｃｈｅｎｇ、「Ｉｍｐｒｏｖｅｄ Ｐｅｒｆｏｒｍａｎｃｅ ａｎｄ Ｒｅｌｉａｂｉｌｉｔｙ ｏｆ Ｎ２Ｏ−Ｇｒｏｗｎ Ｏｘｙｎｉｔｒｉｄｅ ｏｎ ６Ｈ−ＳｉＣ」、ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ、第２１巻、第６号、２９８−３００頁、２０００年６月。この開示は、参照により本明細書において完全に記載されているかのごとく組み込む。６Ｈ−ＳｉＣ上の酸化物を成長後に、Ｎ２Ｏ中で１１００℃の温度で窒化させることも、Ｌａｉらによって研究されている。Ｐ．Ｔ．Ｌａｉ、Ｓｕｐｒａｔｉｃ Ｃｈａｋｒａｂｏｒｔｙ、Ｃ．Ｌ．Ｃｈａｎ、およびＹ．Ｃ．Ｃｈｅｎｇ、「Ｅｆｆｅｃｔｓ ｏｆ ｎｉｔｒｉｄａｔｉｏｎ ａｎｄ ａｎｎｅａｌｉｎｇ ｏｎ ｉｎｔｅｒｆａｃｅ ｐｒｏｐｅｒｔｉｅｓ ｏｆ ｔｈｅｒｍａｌｌｙ ｏｘｉｄｉｚｅｄ ＳｉＯ２／ＳｉＣ ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｓｙｓｔｅｍ」、Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ、第７６巻、第２５号、３７４４−３７４６頁、２０００年６月。この開示は、参照により本明細書において完全に記載されているかのごとく組み込む。しかしＬａｉらの結論は、このような処理によって界面特性が劣化するが、その後にＯ２中でウェットまたはドライアニールすることで改善することができ、Ｎ２Ｏ中の窒化によって生じた損傷を修復できるということであった。またＬａｉらによれば、その後にＯ２アニールをしても、Ｎ２Ｏ中で窒化をしなかった場合と比べて、界面準位密度の著しい減少は何ら観察されなかったということである。しかしこの研究では６Ｈ−ＳｉＣが用いられており、４Ｈ−ＳｉＣにも効果があるかどうかは明らかではない。と言うのは、６Ｈ−ＳｉＣ ＭＯＳＦＥＴに対してなされた改善の多くは、これまで、４Ｈ−ＳｉＣ ＭＯＳＦＥＴを著しく改善することには何ら至っていないからである。
【００１５】
（発明の概要）
本発明の実施形態によって、炭化ケイ素金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）と、ｎ型炭化ケイ素ドリフト層、ドリフト層内の離間されたｐ型炭化ケイ素領域を有し、またｐ型炭化ケイ素領域内のｎ型炭化ケイ素領域、ドリフト層上の酸化物層を有する炭化ケイ素ＭＯＳＦＥＴの製造方法とが提供される。またＭＯＳＦＥＴは、ｎ型炭化ケイ素領域のそれぞれからｎ型炭化ケイ素ドリフト層へ延びるｎ型の短絡チャネル（ｓｈｏｒｔｉｎｇ ｃｈａｎｎｅｌ）を有する。
【００１６】
本発明の特定の実施形態においては、ｐ型炭化ケイ素領域は、内部にアルミニウムが注入された、炭化ケイ素の離間された領域である。本発明のさらなる実施形態においては、ｎ型短絡チャネルは、ｐ型炭化ケイ素ソース領域のそれぞれと自己整合している。
【００１７】
本発明の代替的な実施形態においては、炭化ケイ素のエピタキシャル層が、ｎ型炭化ケイ素ドリフト層上であってｎ型短絡チャネルの間に設けられている。ある実施形態においては、炭化ケイ素のエピタキシャル層は、ｎ型炭化ケイ素ドリフト層とｐ型炭化ケイ素ソース領域との上にある。本発明のこのような実施形態においては、ｎ型短絡チャネルは、炭化ケイ素のエピタキシャル層の内部へおよび／またはこの層を通って延びていても良い。
【００１８】
本発明のさらなる実施形態においては、ゲートコンタクトが、酸化物層上に設けられている。本発明の特定の実施形態においては、ゲートコンタクトはｐ型ポリシリコンである。
【００１９】
本発明のさらなる実施形態においては、ｎ型短絡チャネルは、ゼロボルトゲートバイアスが印加されたときにｎ型チャネルが自己空乏（ｓｅｌｆ ｄｅｐｌｅｔｅｄ）領域となるように、ドープされている。本発明の特定の実施形態においては、短絡チャネルはシート電荷が約１０１３ｃｍ−２未満である。たとえばｎ型短絡チャネルは、厚みが約３５００Åでキャリア濃度が約２×１０１６ｃｍ−３の炭化ケイ素のエピタキシャル層のシート電荷に対応するシート電荷を有していても良い。また４Ｈポリタイプ炭化ケイ素における本発明の実施形態の場合、酸化物層とｎ型ドリフト層との間の界面は好ましくは、界面準位密度が、４Ｈポリタイプ炭化ケイ素の伝導帯エネルギーの約０．３〜約０．４ｅＶのエネルギー準位において、１０１２ｅＶ−１ｃｍ−２未満である。
【００２０】
本発明のさらなる実施形態においては、ｎ型炭化ケイ素のドリフト層と、ドリフト層内の第１のｐ型炭化ケイ素領域とを有する炭化ケイ素デバイスが提供される。第１のｐ型炭化ケイ素領域は離間され、その間のドリフト層の領域を画定する周縁を有する。ドリフト層のキャリア濃度よりも大きいキャリア濃度を有する第１のｎ型炭化ケイ素領域が、第１のｐ型炭化ケイ素領域内に設けられ、第１のｐ型炭化ケイ素領域の周縁から間隔を置いて配置されている。第１のｎ型炭化ケイ素領域のキャリア濃度よりも小さいキャリア濃度を有する第２のｎ型炭化ケイ素領域が、第１のｎ型炭化ケイ素領域から、第１のｐ型炭化ケイ素領域の周縁まで延びている。酸化物層が、ドリフト層、第１のｎ型炭化ケイ素領域、および第２のｎ型炭化ケイ素領域の上に設けられている。
【００２１】
本発明の特定の実施形態においては、第２のｎ型炭化ケイ素領域は、シート電荷が約１０１３ｃｍ−２未満である。たとえば第２の炭化ケイ素領域は、厚みが約３５００Åでキャリア濃度が約２×１０１６ｃｍ−３の炭化ケイ素のエピタキシャル層のシート電荷に対応するシート電荷を有していても良い。また第２のｎ型炭化ケイ素領域は、深さが約０．０５μｍから約１μｍであっても良い。また第２のｎ型炭化ケイ素領域は、約０．５μｍから約５μｍの距離だけ、第１のｎ型炭化ケイ素領域から第１のｐ型炭化ケイ素領域の外縁まで延びていても良い。
【００２２】
４Ｈポリタイプ炭化ケイ素を用いる本発明のさらなる実施形態においては、酸化物層と、ドリフト層、第１のｎ型炭化ケイ素領域、および第２のｎ型炭化ケイ素領域との間の界面の界面準位密度が、４Ｈポリタイプ炭化ケイ素の伝導帯エネルギーの約０．３〜約０．４ｅＶにおいて約１０１２ｅＶ−１ｃｍ−２未満である。
【００２３】
本発明のさらなる実施形態においては、第１のｐ型炭化ケイ素領域のそれぞれに配置された第２のｐ型炭化ケイ素領域が設けられている。第２のｐ型炭化ケイ素領域は、キャリア濃度が、第１の炭化ケイ素領域のキャリア濃度よりも大きい。また第２の炭化ケイ素領域は、第１のｎ型炭化ケイ素領域に隣接していて、第２のｎ型炭化ケイ素領域の反対側である。
【００２４】
本発明の特定の実施形態においては、第１のｐ型炭化ケイ素領域は、約１μｍから約１０μｍの距離だけ離間されている。また第１のｐ型炭化ケイ素領域は、キャリア濃度が、約１×１０１６から約２×１０１９ｃｍ−３であっても良い。
【００２５】
また、第１のｐ型炭化ケイ素領域と第１のｎ型炭化ケイ素領域との上にあるソースコンタクトが設けられていても良い。またキャリア濃度がドリフト層のキャリア濃度よりも大きく、ドリフト層に隣接して酸化物層の反対側に配置された、ｎ型炭化ケイ素層が設けられていても良い。このような実施形態においては、ドレインコンタクトが、ｎ型炭化ケイ素層上に設けられていても良い。
【００２６】
本発明のさらなる実施形態においては、炭化ケイ素のエピタキシャル層が、第１のｐ型領域とｎ型炭化ケイ素のドリフト層との上に設けられている。第２のｎ型炭化ケイ素領域はエピタキシャル層内部に延び、第１のｎ型炭化ケイ素領域はエピタキシャル層を通って延び、酸化物層は、エピタキシャル層、第１のｎ型炭化ケイ素領域、および第２のｎ型炭化ケイ素領域の上にある。エピタキシャル層は、アンドープの炭化ケイ素であっても良い。またエピタキシャル層は、シート電荷が約１０１３ｃｍ−２未満のｎ型炭化ケイ素であっても良い。また炭化ケイ素のエピタキシャル層は、厚みが約０．０５μｍから約１μｍの炭化ケイ素のエピタキシャル層であっても良い。好ましくは、炭化ケイ素のエピタキシャル層は、厚みが約１０００から約５０００Åである。
【００２７】
本発明のさらなる実施形態においては、第１のｐ型炭化ケイ素領域のそれぞれに配置された第２のｐ型炭化ケイ素領域が、設けられている。第２のｐ型炭化ケイ素領域は、キャリア濃度が、第１の炭化ケイ素領域のキャリア濃度よりも大きく、第１のｎ型炭化ケイ素領域に隣接していて、第２のｎ型炭化ケイ素領域の反対側である。エピタキシャル層内の窓を、第２のｐ型炭化ケイ素領域を露出させるように位置決めして、第１のソースコンタクトを、第２のｐ型炭化ケイ素領域上の窓内に設けても良い。また第２のソースコンタクトを、第１のソースコンタクトと第１のｎ型炭化ケイ素領域との上に設けても良い。
【００２８】
本発明の種々の実施形態において、炭化ケイ素デバイスの製造方法は、ｐ型不純物をｎ型炭化ケイ素層内に注入して、第１のｐ型炭化ケイ素領域を設けることを含む。第１のｐ型炭化ケイ素領域は、離間され、その間のｎ型炭化ケイ素層の領域を画定する周縁を有する。またｎ型不純物を第１のｐ型炭化ケイ素領域内に注入して、炭化ケイ素層のキャリア濃度よりも大きいキャリア濃度を有する第１のｎ型炭化ケイ素領域を設ける。第１のｎ型炭化ケイ素領域は、第１のｐ型炭化ケイ素領域の周縁から間隔を置いて配置される。ｎ型不純物を、第１のｐ型炭化ケイ素領域内に注入して、第１のｎ型炭化ケイ素領域のキャリア濃度よりも小さいキャリア濃度を有し、第１のｎ型炭化ケイ素領域から第１のｐ型炭化ケイ素領域の周縁まで延びる、第２のｎ型炭化ケイ素領域を設ける。酸化物層を、ドリフト層、第１のｎ型炭化ケイ素領域、および第２のｎ型炭化ケイ素領域の上でパターニングして、ゲート酸化物を形成する。
【００２９】
特定の実施形態においては、ｐ型不純物を注入すること、ｎ型不純物を注入して第１のｎ型炭化ケイ素領域を設けること、および、ｎ型不純物を注入して第２のｎ型炭化ケイ素領域を設けることは、第１のｐ型炭化ケイ素領域に対応する開口部を有してｎ型炭化ケイ素層の一部を露出させる第１のマスクをｎ型炭化ケイ素層上にパターニングすること、次にｐ型不純物をｎ型炭化ケイ素内に第１のマスクを用いて注入すること、および、ｎ型不純物を第１のｐ型炭化ケイ素領域内に第１のマスクを用いて注入すること、によって提供される。第２のマスクは、ｎ型炭化ケイ素層上でパターニングされ、この第２のマスクは、第１のｎ型炭化ケイ素領域に対応する開口部を有して、ｐ型およびｎ型不純物が内部に注入されたｎ型炭化ケイ素層の一部を露出させる。ｎ型不純物をｎ型炭化ケイ素層内に第２のマスクを用いて注入する。
【００３０】
本発明のある実施形態においては、ｎ型不純物をｎ型炭化ケイ素層内に第１のマスクを用いて注入することの後に、注入不純物を少なくとも約１５００℃の温度でアニールすることによって活性化することを行う。好ましくは、ｐ型不純物はアルミニウムである。
【００３１】
また第２のマスクは、第２のｎ型炭化ケイ素領域が、約０．５μｍから約５μｍの距離だけ第１のｎ型炭化ケイ素領域から第１のｐ型炭化ケイ素領域の外縁まで延びるように、パターニングしても良い。また不純物は、第２のｎ型炭化ケイ素領域が約１０１３ｃｍ−２未満のシート電荷を有するように注入しても良い。ｎ型不純物は、第２のｎ型炭化ケイ素領域が約０．０５μｍから約１μｍの深さを有するような注入エネルギーを用いて注入しても良い。
【００３２】
本発明の特定の実施形態においては、酸化物層を熱成長させる。また酸化物層を、酸化物−窒化物−酸化物（ＯＮＯ）層を形成することによって設けても良い。好ましくは、ＯＮＯ構造の第１の酸化物層を熱成長させる。何れにしても、酸化物層をＮＯ環境またはＮ２Ｏ環境中でアニールしても良い。またアニーリングによって、酸化物層と、ドリフト層、第１のｎ型炭化ケイ素領域、および第２のｎ型炭化ケイ素領域との間の界面の界面準位密度として、４Ｈポリタイプ炭化ケイ素の伝導帯エネルギーの約０．３〜約０．４ｅＶにおいて約１０１２ｅＶ−１ｃｍ−２未満が得られることが好ましい。このような界面準位密度は、Ｓｚｅ、Ｐｈｙｓｉｃｓ ｏｆ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ、第２版、Ｊｏｈｎ Ｗｉｌｅｙ ＆ Ｓｏｎｓ、１９８１年、３８３−３９０頁で説明されている方法で求めることができる。
【００３３】
本発明のさらなる実施形態においては、ｐ型不純物を、ｎ型炭化ケイ素層内に注入して、第１のｐ型炭化ケイ素領域のそれぞれに配置された第２のｐ型炭化ケイ素領域を設ける。第２のｐ型炭化ケイ素領域は、キャリア濃度が、第１の炭化ケイ素領域のキャリア濃度よりも大きい。また第２の炭化ケイ素領域は、第１のｎ型炭化ケイ素領域に隣接していて、第２のｎ型炭化ケイ素領域の反対側である。
【００３４】
本発明のある実施形態においては、第１のマスクは、約１μｍから約１０μｍの距離だけ離間された開口部を有する。またｎ型不純物を、酸化物層と反対側のｎ型炭化ケイ素層の面に注入して、ｎ型炭化ケイ素層のキャリア濃度よりも大きいキャリア濃度を有する第２のｎ型炭化ケイ素層を設けても良い。次にドレインコンタクトを、第２のｎ型炭化ケイ素層上に形成しても良い。またｎ型炭化ケイ素層は炭化ケイ素基板であっても良い。
【００３５】
本発明のさらなる実施形態においては、ｐ型不純物を注入すること、ｎ型不純物を注入して第１のｎ型炭化ケイ素領域を設けること、および、ｎ型不純物を注入して第２のｎ型炭化ケイ素領域を設けることが、第１のｐ型炭化ケイ素領域に対応する開口部を有してｎ型炭化ケイ素層の一部を露出させる第１のマスクをｎ型炭化ケイ素層上にパターニングすることによって提供され得る。次にｐ型不純物（好ましくはアルミニウム）をｎ型炭化ケイ素層内に第１のマスクを用いて注入し、ｎ型炭化ケイ素層と第１のｐ型炭化ケイ素領域とを少なくとも約１５００℃の温度でアニールする。次に炭化ケイ素のエピタキシャル層を、ｎ型炭化ケイ素層と第１のｐ型炭化ケイ素領域との上に成長させる。第２のマスクを、ｎ型炭化ケイ素層上でパターニングする。第２のマスクは、第２のｎ型炭化ケイ素領域に対応する開口部を有して、第１のｐ型炭化ケイ素領域の一部を露出させる。ｎ型不純物をエピタキシャル層ｎ型炭化ケイ素内に第２のマスクを用いて注入する。第３のマスクを、ｎ型炭化ケイ素層上でパターニングする。第３のマスクは、第１のｎ型炭化ケイ素領域に対応する開口部を有して、第１のｐ型炭化ケイ素領域の一部を露出させる。ｎ型不純物を、第１のｐ型炭化ケイ素領域と炭化ケイ素のエピタキシャル層との内部に、第３のマスクを用いて注入する。酸化物層を、エピタキシャル層、第１のｎ型炭化ケイ素領域、および第２のｎ型炭化ケイ素領域の上でパターニングして、ゲート酸化物を形成する。
【００３６】
本発明のさらなる実施形態においては、炭化ケイ素のエピタキシャル層を成長させるステップを、炭化ケイ素のアンドープのエピタキシャル層を成長させることによって行う。本発明のさらなる実施形態においては、炭化ケイ素のエピタキシャル層を成長させるステップを、約１０１３ｃｍ−２未満のシート電荷を有する炭化ケイ素のエピタキシャル層を成長させることによって行う。また炭化ケイ素のエピタキシャル層を、約０．０５μｍから約１μｍの厚みまで成長させても良い。好ましくは、炭化ケイ素のエピタキシャル層を、約１０００から約５０００Åの厚みまで成長させる。
本発明のさらなる実施形態においては、アニーリングのステップの前に第４のマスクをパターニングする。第４のマスクは、ｎ型炭化ケイ素層と第１のｐ型炭化ケイ素領域との上にあり、第１のｐ型炭化ケイ素領域のそれぞれに配置された第２のｐ型炭化ケイ素領域に対応する開口部を内部に有する。第２の炭化ケイ素領域は、第１のｎ型炭化ケイ素領域に隣接し、第２のｎ型炭化ケイ素領域の反対側である。ｐ型不純物を、第２のｐ型炭化ケイ素領域が第１の炭化ケイ素領域のキャリア濃度よりも大きいキャリア濃度を有するように、第４のマスクを用いて注入する。また第２のｐ型炭化ケイ素領域を露出させるように位置決めされた窓を、エピタキシャル層内に形成しても良い。また第１のソースコンタクトを、第２のｐ型炭化ケイ素領域上の窓内に形成しても良い。第２のソースコンタクトを、第１のソースコンタクトと第１のｎ型炭化ケイ素領域との上に形成しても良い。
【図面の簡単な説明】
【００３７】
【図１Ａ】従来のＵＭＯＳＦＥＴを示す図である。
【図１Ｂ】従来のＤＩＭＯＳＦＥＴを示す図である。
【図１Ｃ】従来のＬＤＭＯＳＦＥＴを示す図である。
【図１Ｄ】従来のＬＤＭＯＳＦＥＴを示す図である。
【図２】６Ｈおよび４Ｈ−ポリタイプ炭化ケイ素上のＯＮＯおよび熱成長酸化物に対する界面トラップ密度対電圧を示すグラフである。
【図３】従来のプレーナＭＯＳＦＥＴを示す概略図である。
【図４】ｎチャネルＳｉＣ ＡＣＣＵＦＥＴを示す概略図である。
【図５】粗いＳｉＣ／ＳｉＯ２界面と電子の不連続反転層とを示す概略図である。
【図６】本発明の実施形態によるＳｉＣ ＭＯＳＦＥＴを示す概略図である。
【図７】本発明のさらなる実施形態によるＳｉＣ ＭＯＳＦＥＴを示す概略図である。
【図８Ａ】本発明の種々の実施形態によるＭＯＳＦＥＴの製造における加工ステップを示す図である。
【図８Ｂ】本発明の種々の実施形態によるＭＯＳＦＥＴの製造における加工ステップを示す図である。
【図８Ｃ】本発明の種々の実施形態によるＭＯＳＦＥＴの製造における加工ステップを示す図である。
【図８Ｄ】本発明の種々の実施形態によるＭＯＳＦＥＴの製造における加工ステップを示す図である。
【図８Ｅ】本発明の種々の実施形態によるＭＯＳＦＥＴの製造における加工ステップを示す図である。
【図８Ｆ】本発明の種々の実施形態によるＭＯＳＦＥＴの製造における加工ステップを示す図である。
【図８Ｇ】本発明の種々の実施形態によるＭＯＳＦＥＴの製造における加工ステップを示す図である。
【図８Ｈ】本発明の種々の実施形態によるＭＯＳＦＥＴの製造における加工ステップを示す図である。
【図９Ａ】本発明のさらなる実施形態によるＭＯＳＦＥＴの製造における加工ステップを示す図である。
【図９Ｂ】本発明のさらなる実施形態によるＭＯＳＦＥＴの製造における加工ステップを示す図である。
【図９Ｃ】本発明のさらなる実施形態によるＭＯＳＦＥＴの製造における加工ステップを示す図である。
【図９Ｄ】本発明のさらなる実施形態によるＭＯＳＦＥＴの製造における加工ステップを示す図である。
【図９Ｅ】本発明のさらなる実施形態によるＭＯＳＦＥＴの製造における加工ステップを示す図である。
【図９Ｆ】本発明のさらなる実施形態によるＭＯＳＦＥＴの製造における加工ステップを示す図である。
【図９Ｇ】本発明のさらなる実施形態によるＭＯＳＦＥＴの製造における加工ステップを示す図である。
【図９Ｈ】本発明のさらなる実施形態によるＭＯＳＦＥＴの製造における加工ステップを示す図である。
【図９Ｉ】本発明のさらなる実施形態によるＭＯＳＦＥＴの製造における加工ステップを示す図である。
【図９Ｊ】本発明のさらなる実施形態によるＭＯＳＦＥＴの製造における加工ステップを示す図である。
【図１０Ａ】本発明の特定の実施形態による短絡チャネルの動作を示す図である。
【図１０Ｂ】本発明の特定の実施形態による短絡チャネルの動作を示す図である。
【図１０Ｃ】本発明の特定の実施形態による短絡チャネルの動作を示す図である。
【図１１】本発明の実施形態での使用に適した典型的なドーピングプロファイルを示すグラフである。
【図１２】ＮＯおよびＮ２Ｏの酸化後アニーリングに対する界面トラップ密度（Ｄｉｔ）対伝導帯からのエネルギー準位（Ｅｃ−Ｅ）を示すグラフである。
【図１３】本発明の実施形態によるデバイスに対する順方向Ｉ−Ｖ特性を示すグラフである。
【図１４】本発明の実施形態によるデバイスに対するチャネル移動度対ゲート電圧を示すグラフである。
【００３８】
（発明の詳細な説明）
以下、本発明を、本発明の好ましい実施形態が示される添付の図面を参照しながらより完全に説明する。しかし本発明は、多くの異なる形態で具体化することができ、本明細書で述べる実施形態に限定されると解釈してはならない。むしろこれらの実施形態は、ここでの開示が完全かつ完璧となり、本発明の範囲を当業者に完全に伝えるように与えられている。図に示したように、層または領域のサイズは説明のために誇張されており、すなわち本発明の一般的な構造を例示するために与えられている。全体を通して、同様の番号は同様の要素を示す。層、領域などの要素または基板が他の要素の「上に」あると言うときには、それは他の要素上に直接あっても良いし、または介在要素が存在する場合もあると解する。対照的に、要素が他の要素の「上に直接」あるというときには、介在要素は全く存在していない。
【００３９】
本発明の実施形態により、ＭＯＳＦＥＴの酸化物とＳｉＣとの間の界面の結果であるデバイスの性能劣化を低減することができる、炭化ケイ素ＭＯＳＦＥＴおよび／または炭化ケイ素ＭＯＳＦＥＴの製造方法が提供される。前述の説明より明らかなように、従来の製造技術を用いた従来のデバイスにおいては、ＳｉＣとＳｉＯ２との間の界面が、４Ｈ−ＳｉＣ中の電子の高い表面移動度を実現するには特性が不十分である場合がある。発明者らは、どんな動作理論にも束縛されることを望まないが、電子移動度が低いのは、高密度の界面トラップが原因であるか、もしくは表面電位の変動を招く粗い界面が原因であるか、または両方が原因であり得ることが言われている。図５に、粗い界面を概略的に示す。粗さの程度が高いと、電子反転層が不連続となり、従って有効移動度が低くなる可能性がある。これは特に、注入されたｐ−ウェルが１５００℃を超える温度でアニールされているときに当てはまる。
【００４０】
図６に、本発明の実施形態によるＭＯＳＦＥＴを例示する。図６に示すように、本発明の特定の実施形態においては、低濃度ドープされた炭化ケイ素のｎ−ドリフト層１２が、炭化ケイ素のｎ＋層１０の上にある。ｎ−ドリフト層１２は、炭化ケイ素の基板またはエピタキシャル層であっても良く、好ましくは４Ｈポリタイプ炭化ケイ素である。好ましくは、ｎ−ドリフト層１２は、キャリア濃度が約１０１４から約１０１７ｃｍ−３である。また、ｎ＋層１０は、注入された層もしくは領域またはエピタキシャル層であっても良い。ｎ＋層は好ましくは、キャリア濃度が約１０１８から１０２１ｃｍ−３である。
【００４１】
さらに図６に示すように、離間されたｐ型炭化ケイ素領域によってｎ−ドリフト層１２の中にｐ−ウェル２０が形成されている。ｐ−ウェル２０は好ましくは、Ａｌが注入され、少なくとも約１５００℃の温度でアニールされている。ｐ−ウェル２０は、キャリア濃度が約１×１０１６から約２×１０１９ｃｍ−３であっても良く、またｎ−ドリフト層１２内に約０．１μｍから約３μｍだけ延びていても良い。種々のｐ型ドーパントを用いても良いが、ボロンよりもＡｌがｐ−ウェル２０のドーパントとしては好ましい。と言うのは、ボロンは、１５００℃を超える温度でアニールしたときに数μｍに渡って拡散する傾向があるからである。そのため、ｐ−ウェル２０間の正確なギャップ（ＪＦＥＴ領域２１と言われることがある領域）を制御するのが難しくなる可能性がある。このギャップが大きすぎると、デバイスがブロッキング状態（ｂｌｏｃｋｉｎｇ ｓｔａｔｅ）にあるときに、ゲート酸化物中の電界が高くなりすぎる可能性がある。しかしこのギャップが狭すぎると、ＪＦＥＴ領域２１の抵抗が非常に高くなる可能性がある。したがってギャップとしては、約１μｍから約１０μｍであることが好ましい。与えられたデバイスに対して用いる個々のギャップは、デバイスの好ましいブロッキング電圧およびオン状態の抵抗に依存し得る。
【００４２】
ｎ＋炭化ケイ素領域２４および、随意にｐ＋炭化ケイ素領域２２が、ｐ−ウェル２０内に配置されている。ｎ＋炭化ケイ素領域２４は好ましくは、約０．５μｍから約５μｍだけ、ＪＦＥＴ領域２１に隣接するｐ−ウェル２０の縁から間隔を置いて配置されている。随意のｐ＋炭化ケイ素領域２２は好ましくは、ｎ＋炭化ケイ素領域２４に隣接し、かつｐ−ウェル２０の縁の反対側である。ｎ型炭化ケイ素の薄い層、たとえば窒素またはリンなどのｎ型不純物が所定のドーズだけドープされた層が、炭化ケイ素領域２４から、ゲート酸化物２８に隣接するｎ−ドリフト層１２のＪＦＥＴ領域へ延びて、短絡チャネル２６を形成している。短絡チャネル２６をｐ−ウェル内に注入して、ｐ−ウェルの活性化と一緒に少なくとも約１５００℃の温度で活性化しても良い。好ましくは、短絡チャネル２６はｐ−ウェル２０内部に、約０．０５μｍから約１μｍの深さまで延びている。短絡チャネル２６のドーピングは、図１０Ａ〜１０Ｃを参照して後述するように、層の深さ、ゲートコンタクト３２用材料の仕事関数、およびｐ−ウェル２０のドーピングに依存し得る。しかし一般的に、短絡チャネル２６は、シート電荷が約１０１３ｃｍ−２未満であっても良い。またｐ−ウェル２０用のＡｌを注入した後に同じマスクを用いて短絡チャネル２６用のｎ型不純物を注入することによって、マスクを再位置合わせする必要性を回避して、短絡チャネル２６をｐ−ウェル２０に対して自己整合することが好ましい。前述したように、短絡チャネル２６はＪＦＥＴ領域内部に延びていないことが好ましい。と言うのは、このような層をＪＦＥＴ領域内部に延ばすと、デバイスがブロッキング状態にあるときに酸化物中の電界が増大する可能性があるからである。
【００４３】
ゲート酸化物２８は、少なくとも炭化ケイ素のｎ＋領域２４間を延び、好ましくは、ＮＯまたはＮ２Ｏアニールによって熱成長させた酸化物か、酸化物／窒化物／酸化物（ＯＮＯ）（最初の酸化物は熱酸化物でその後にＮＯまたはＮ２Ｏアニールを行う）の何れかである。ゲートコンタクト材料は、好適であればどんなコンタクト材料であっても良いが、その高い仕事関数によりｐ型ポリシリコンが好ましい場合がある。ゲート酸化物２８の厚みは、ゲートコンタクト３２の材料の仕事関数に依存し得る。しかし一般的に、厚みとしては約１００Åから約５０００Åが好ましい。
【００４４】
また１つまたは複数のソースコンタクト３０およびドレインコンタクト３４が形成されている。ソースコンタクト３０は好ましくは、ニッケル（Ｎｉ）で形成され、ｐ＋領域２２およびｎ＋領域２４の両方に対してオーミックコンタクトを形成するように、約６００℃から約１０００℃、たとえば８２５℃でアニールしても良い。ドレインコンタクト３４も、Ｎｉまたは、ｎ型炭化ケイ素へのオーミックコンタクトの形成に対して好適な他のこのような材料であっても良い。
【００４５】
図７に、再成長させたエピタキシャル層を用いる本発明のさらなる代替的な実施形態を例示する。図７に示すように、炭化ケイ素の薄い層２７を、ｐ−ウェルを注入しアニーリングした後にｐ−ウェル２０上に再成長させており、この層２７はＪＦＥＴ領域内のｎ−ドリフト層１２を横断して延びている。短絡チャネル２６’は、再成長させたエピタキシャル層で形成されていても良いが、または好ましくは、再成長させた炭化ケイ素層２７内におよび／または層２７を通して注入することによって形成しても良い。同様に、炭化ケイ素のｎ＋領域２４も、再成長させた炭化ケイ素層２７を通して形成しても良い。再成長させた炭化ケイ素層２７は、厚みが約０．０５μｍから約１μｍであっても良いが、しかし厚みとしては約１０００から約５０００Åが好ましい場合がある。好ましくは、再成長させた炭化ケイ素層２７はアンドープで、意図的なドープもされず、低濃度ドープもされていない。しかし再成長させた炭化ケイ素層２７が短絡チャネル２６’を形成する場合には、再成長させた炭化ケイ素層２７はｎ型炭化ケイ素でなければならない。したがって再成長させた炭化ケイ素層２７が短絡チャネルを形成する場合には、再成長させた炭化ケイ素層２７は好ましくは、シート電荷が約１０１３ｃｍ−２未満である。たとえば、キャリア濃度が２×１０１６の３５００Å厚みの炭化ケイ素層２７が、ゼロゲートバイアスにおいてノーマリオフのデバイスを形成するのに大変良く適している可能性がある。このような再成長によって、注入活性化アニールによって生じる表面粗さを低減することができる。また再成長によって、ダメージが低減され得るエピタキシャル層上にチャネル領域が設けられるため、チャネル移動度をさらに高くすることができる。
【００４６】
さらに図７に示すように、再成長させた炭化ケイ素層２７があるので、炭化ケイ素層２７を通してコンタクト窓を設けて、コンタクト３０’を随意のｐ＋領域２２に対してまたはｐ＋領域２２がない場合にはｐ−ウェル２０に対して形成する。コンタクト３０’は、ｐ型炭化ケイ素に対するオーミックコンタクトの形成に適していればどんな材料で形成しても良いが、ニッケルが好ましい。
【００４７】
図６および７は、ディスクリートデバイスとしての本発明の実施形態を例示しているが、当業者であれば分かるように、図６および７は、複数のセルを有するデバイスのユニットセルであるとみなしても良い。したがって、たとえば、デバイスをその中心軸（図６および７では垂直軸として例示される）に沿って分割して、分割されたデバイスを、図６および７に例示したデバイスの周縁の軸（図６および７に例示したデバイスの垂直縁）の周りに回転させることによって、追加のユニットセルを図６および７に例示したデバイス内に取り入れても良い。したがって本発明の実施形態に含まれるデバイスとしては、図６および７に例示したデバイスだけでなく、図６および７に例示した短絡チャネルを取り入れたユニットセルを複数個有するデバイスも挙げられる。
【００４８】
次に、本発明の実施形態によるデバイスの製造を、図８Ａ〜８Ｈおよび９Ａ〜９Ｊを参照して説明する。図８Ａに示すように、マスク１００をｎ型層１２上に形成してパターニングした後、不純物をｎ型層１２中に注入して、ｐ−ウェル２０を形成する。好ましくは、不純物はＡｌであって、前述した深さまでおよび活性化されたときに所望のキャリア濃度が得られるように注入する。ｐ−ウェル２０の形成後、マスク１００を用いてｎ型注入１０２を行う（図８Ｂ）。ｎ型層の注入に適した不純物には、窒素およびリンが含まれる。このような不純物を、本明細書で述べた短絡チャネル深さおよびキャリア濃度が得られるように注入する。図１１に、ｐ−ウェル２０およびｎ型注入１０２の１つの好適な複合ドーピングプロファイルの例を示す。ｐ−ウェルおよびｎ型層１０２の両方を注入した後、結果として生じる構造を少なくとも約１５００℃の温度まで加熱し、その温度に約３０秒から約６０分の間維持して、注入不純物を活性化する。あるいはこのようなアニールを、図８Ｅに示すように、ｎ＋領域２４、ｐ＋領域２２を注入し裏面注入した後で、行っても良い。
【００４９】
図８Ｃに示すように、マスク１００を取り除いてマスク１０４を形成してパターニングした後、マスク１０４を用いてｎ型不純物を注入して、ｎ＋領域２４を形成する。マスク１０４は、ｐ−ウェル２０の周縁とｎ＋領域２４との間の所望する間隔（短絡チャネル２６のチャネル長を画定する）が得られるように形成する。好適なｎ型不純物には、窒素およびリンが含まれる。また不純物は、本明細書で述べたｎ＋領域２４の寸法およびキャリア濃度が得られるように注入しても良い。
【００５０】
図８Ｄに、随意のｐ＋領域の形成を例示する。マスク１０４も取り除いてマスク１０６を形成してパターニングした後、マスク１０６を用いてｐ型不純物を注入して、ｐ＋領域２２を形成する。ｐ型不純物は、本明細書で述べたｐ＋領域２２の寸法およびキャリア濃度が得られるように注入しても良い。好ましくは、ｐ型不純物はアルミニウムであるが、他の好適なｐ型不純物を用いても良い。
【００５１】
図８Ｅに、マスク１０６の除去とともに、ｎ＋層１０の形成を例示する。ｎ＋層１０は、ｎ型不純物を基板に裏面注入して形成しても良いし、またはエピタキシャル層であっても良いし、および図８Ａの前に形成しても良い。随意に、前述した構造のアニールを行って、注入したｐ型およびｎ型不純物を活性化しても良い。あるいは、ゲート酸化物を形成後にアニールしてＳｉＣ／ＳｉＯ２界面を改善させる実施形態において、このような不純物の活性化をこのようなアニールによって行っても良い。
【００５２】
図８Ｆに、ゲート酸化物２８の形成とパターニングとを例示する。ゲート酸化物は好ましくは、熱成長させたものであり、また窒化酸化物である。窒化酸化物は、好適などんなゲート酸化物であっても良いが、ＳｉＯ２、酸窒化物、またはＯＮＯが好ましい場合がある。好ましくは、ゲート酸化物またはＯＮＯゲート誘電体の初期酸化物を形成した後に、Ｎ２ＯまたはＮＯ中でアニールして、ＳｉＣ／酸化物界面における欠陥密度を減らす。特定の実施形態では、ゲート酸化物を熱成長または堆積によって形成した後に、Ｎ２Ｏ環境中で約１１００℃を超える温度、および約２から約８ＳＬＭの流量（約１１から約４５秒間のＮ２Ｏの初期滞留時間を与えることができる）でアニールする。炭化ケイ素上への酸化物層のこのような形成およびアニーリングは、次の文献に記載されている。本発明の譲受人に譲渡された米国特許出願第０９／８３４，２８３号、発明の名称「Ｍｅｔｈｏｄ ｏｆ Ｎ２Ｏ Ａｎｎｅａｌｉｎｇ ａｎ Ｏｘｉｄｅ Ｌａｙｅｒ ｏｎ ａ Ｓｉｌｉｃｏｎ Ｃａｒｂｉｄｅ Ｌａｙｅｒ」（代理人整理番号５３０８−１５６）、または米国仮出願第            号、発明の名称「Ｍｅｔｈｏｄ ｏｆ Ｎ２Ｏ Ｇｒｏｗｔｈ ｏｆ ａｎ ｏｘｉｄｅ ｌａｙｅｒ ｏｎ ａ Ｓｉｌｉｃｏｎ Ｃａｒｂｉｄｅ Ｌａｙｅｒ」（２００１年５月３０日出願）。これらの開示は、参照により本明細書において完全に記載されているかのごとく組み込む。また、以下の文献に記載されているように、Ｎ２Ｏ成長させた酸化物を用いても良い。Ｊ．Ｐ．Ｘｕ、Ｐ．Ｔ．Ｌａｉ、Ｃ．Ｌ．Ｃｈａｎ、Ｂ．Ｌｉ、およびＹ．Ｃ．Ｃｈｅｎｇ、「Ｉｍｐｒｏｖｅｄ Ｐｅｒｆｏｒｍａｎｃｅ ａｎｄ Ｒｅｌｉａｂｉｌｉｔｙ ｏｆ Ｎ２Ｏ−Ｇｒｏｗｎ Ｏｘｙｎｉｔｒｉｄｅ ｏｎ ６Ｈ−ＳｉＣ」、ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ、第２１巻、第６号、２９８−３００頁、２０００年６月。またＬ．Ａ．ＬｉｐｋｉｎおよびＪ．Ｗ．Ｐａｌｍｏｕｒ、「Ｌｏｗ ｉｎｔｅｒｆａｃｅ ｓｔａｔｅ ｄｅｎｓｉｔｙ ｏｘｉｄｅｓ ｏｎ ｐ−ｔｙｐｅ ＳｉＣ」、Ｍａｔｅｒｉａｌｓ Ｓｃｉｅｎｃｅ Ｆｏｒｕｍ、第２６４−２６８巻、８５３−８５６頁、１９９８年に記載されている技術を用いても良い。あるいは、以下の文献に記載されているように、熱成長させた酸化物に対しては、熱成長させたＳｉＯ２層をその後にＮＯアニールして界面トラップ密度を減らしても良い。Ｍ．Ｋ．Ｄａｓ、Ｌ．Ａ．Ｌｉｐｋｉｎ、Ｊ．Ｗ．Ｐａｌｍｏｕｒ、Ｇ．Ｙ．Ｃｈｕｎｇ、Ｊ．Ｒ．Ｗｉｌｌｉａｍｓ、Ｋ．ＭｃＤｏｎａｌｄ、およびＬ．Ｃ．Ｆｅｌｄｍａｎ、「Ｈｉｇｈ Ｍｏｂｉｌｉｔｙ ４Ｈ−ＳｉＣ Ｉｎｖｅｒｓｉｏｎ Ｍｏｄｅ ＭＯＳＦＥＴｓ Ｕｓｉｎｇ Ｔｈｅｒｍａｌｌｙ Ｇｒｏｗｎ， ＮＯ Ａｎｎｅａｌｅｄ ＳｉＯ２」、ＩＥＥＥ Ｄｅｖｉｃｅ Ｒｅｓｅａｒｃｈ Ｃｏｎｆｅｒｅｎｃｅ、Ｄｅｎｖｅｒ、ＣＯ、６月１９−２１日、２０００年；Ｇ．Ｙ．Ｃｈｕｎｇ、Ｃ．Ｃ．Ｔｉｎ、Ｊ．Ｒ．Ｗｉｌｌｉａｍｓ、Ｋ．ＭｃＤｏｎａｌｄ、Ｒ．Ａ．Ｗｅｌｌｅｒ、Ｓ．Ｔ．Ｐａｎｔｅｌｉｄｅｓ、Ｌ．Ｃ．Ｆｅｌｄｍａｎ、Ｍ．Ｋ．Ｄａｓ、およびＪ．Ｗ．Ｐａｌｍｏｕｒ、「Ｉｍｐｒｏｖｅｄ Ｉｎｖｅｒｓｉｏｎ Ｃｈａｎｎｅｌ Ｍｏｂｉｌｉｔｙ ｆｏｒ ４Ｈ−ＳｉＣ ＭＯＳＦＥＴｓ Ｆｏｌｌｏｗｉｎｇ Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ａｎｎｅａｌｓ ｉｎ Ｎｉｔｒｉｃ Ｏｘｉｄｅ」、ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓに掲載予定；ならびにＧ．Ｙ．Ｃｈｕｎｇ、Ｃ．Ｃ．Ｔｉｎ、Ｊ．Ｒ．Ｗｉｌｌｉａｍｓ、Ｋ．ＭｃＤｏｎａｌｄ、Ｍ．Ｄｉ Ｖｅｎｔｒａ、Ｓ．Ｔ．Ｐａｎｔｅｌｉｄｅｓ、Ｌ．Ｃ．Ｆｅｌｄｍａｎ、およびＲ．Ａ．Ｗｅｌｌｅｒ、「Ｅｆｆｅｃｔ ｏｆ ｎｉｔｒｉｃ ｏｘｉｄｅ ａｎｎｅａｌｉｎｇ ｏｎ ｔｈｅ ｉｎｔｅｒｆａｃｅ ｔｒａｐ ｄｅｎｓｉｔｉｅｓ ｎｅａｒ ｔｈｅ ｂａｎｄ ｅｄｇｅｓ ｉｎ ｔｈｅ ４Ｈ ｐｏｌｙｔｙｐｅ ｏｆ ｓｉｌｉｃｏｎ ｃａｒｂｉｄｅ」、Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ、第７６巻、第１３号、１７１３−１７１５頁、２０００年３月。酸窒化物を、以下の文献に記載されているように形成しても良い。米国特許出願第            号、発明の名称「Ｈｉｇｈ Ｖｏｌｔａｇｅ， Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｃａｐａｃｉｔｏｒ Ｓｔｒｕｃｔｕｒｅｓ ａｎｄ Ｍｅｔｈｏｄｓ ｏｆ Ｆａｂｒｉｃａｔｉｏｎ」（２００１年６月１１日出願）。この開示は、参照により本明細書において完全に記載されているかのごとく組み込む。
【００５３】
窒化酸化物層の形成の例として、炭化ケイ素層をＮ２Ｏ環境中で少なくとも約１２００℃の温度で酸化することによって、酸化物の層を炭化ケイ素層上に設けても良い。Ｎ２Ｏの所定の温度プロファイルおよび所定の流量プロファイルを、酸化の間に与える。所定の温度プロファイルおよび／または所定の流量プロファイルは、一定であっても変化しても良く、また定常状態条件へのランプ（ｒａｍｐｓ）を含んでいても良い。所定の温度プロファイルおよび所定の流量プロファイルを、ＳｉＣの伝導帯付近のエネルギーを有する酸化物／炭化ケイ素界面の界面準位を減らすように選んでも良い。所定の温度プロファイルの結果、酸化温度が約１２００℃を超えても良い。好ましくは、酸化温度は約１３００℃である。酸化時間は、所望する酸化物層の厚みに応じて変化する場合がある。そのため酸化は、約１５分間から約３時間またはそれ以上の間、行っても良い。
【００５４】
さらに所定の流量プロファイルは、約２標準リットル毎分（ＳＬＭ）から約６ＳＬＭの１つまたは複数の流量を含んでいても良い。好ましくは、流量は約３．５から約４標準リットル毎分である。また結果として生じる酸化物層を形成した後に、酸化物層をＡｒまたはＮ２中でアニーリングしても良い。このようなＡｒまたはＮ２中でのアニーリング工程は、たとえば約１時間行っても良い。
【００５５】
所定の流量プロファイルは好ましくは、約０．３７ｃｍ／ｓから約１．１１ｃｍ／ｓのＮ２Ｏの１つまたは複数の速度を与える。特に、所定の流量プロファイルは好ましくは、約０．６５ｃｍ／ｓから約０．７４ｃｍ／ｓのＮ２Ｏの１つまたは複数の速度を与える。また酸化物層のウェット再酸化を行っても良く、および／または蒸気を部分的にまたはその分圧を含む環境中でＮ２Ｏ酸化を行っても良い。
【００５６】
また炭化ケイ素層上への酸化物層の形成を、Ｎ２Ｏ環境中において、約１２００℃を超える酸化温度を含む所定の温度プロファイルおよびＮ２Ｏに対する所定の流量プロファイルで、炭化ケイ素層上に酸化物層を形成することによって行っても良い。所定の流量プロファイルは、少なくとも約１１秒のＮ２Ｏの初期滞留時間が得られるように選んでも良い。好ましくは、初期滞留時間は約１１秒から約３３秒である。より好ましくは、初期滞留時間は約１９秒から約２２秒である。またＮ２Ｏの全滞留時間は、約２８秒から約８４秒であっても良い。好ましくは、全滞留時間は約４８秒から約５６秒である。
【００５７】
図１２に、界面準位密度対伝導帯からのエネルギー準位のグラフを例示する。線２００は、アニールした酸化物を示す。線２０２は、ＮＯ環境中でドライアニールした後の酸化物を示す。線２０４は、Ｎ２Ｏ環境中でドライアニールした後の酸化物を示す。線２０６は、ＮＯ環境中でウェットアニールした後の酸化物を示す。
【００５８】
図８Ｇに、ゲートコンタクト３２の形成を例示する。前述したように、ゲートコンタクト３２は、ｐ型ポリシリコンであっても良いし、他の好適なコンタクト材料であっても良いし、また当業者に知られた技術を用いて形成してパターニングしても良い。あるいは、図８Ｆの酸化物２８とゲートコンタクト３２とを、一緒に形成してパターニングしても良い。最後に図８Ｈに、ソースおよびドレインコンタクト３０および３４の形成を例示する。これらは、蒸着（ｅｖａｐｏｒａｔｉｖｅ ｄｅｐｏｓｉｔｉｏｎ）、スパッタリング、または当業者に知られた他のこのような技術によって形成しても良い。好ましくは、ソースおよびドレインコンタクト３０および３４は、ニッケルであり、形成した後に約８２５℃でアニールして、オーミックコンタクトの特性を向上させる。
【００５９】
図９Ａから９Ｊに、再成長させたエピタキシャル層を用いる本発明の代替的な実施形態によるデバイスの製造工程を例示する。図９Ａに示すように、ｎ型層１２上にマスク１２０を形成してパターニングした後、ｎ型層１２内に不純物を注入して、ｐ−ウェル２０を形成する。好ましくは、不純物はＡｌであって、前述した深さまでおよび活性化されたときに所望のキャリア濃度が得られるように注入する。ｐ−ウェル２０の形成後、マスク１２０を取り除いてマスク１２２を形成し、随意のｐ＋領域２２に対応するようにパターニングする。ｐ型注入を、マスク１２２を用いて行う（図９Ｂ）。好ましくは、ｐ型注入では、Ａｌをｐ型不純物として注入する。このような不純物を、本明細書で述べたｐ＋領域２２の寸法およびキャリア濃度が得られるように注入する。ｐ−ウェル２０およびｐ＋領域２２の両方を注入した後、結果として生じる構造を少なくとも約１５００℃の温度まで加熱し、その温度に約３０秒から約６０分の間維持して、注入不純物を活性化する。
【００６０】
図９Ｃに示すように、マスク１２２を取り除いた後に、ＳｉＣのエピタキシャル層１２４を、ｐ＋領域２２、ｐ−ウェル２０、およびｎ型炭化ケイ素層１２の上に、炭化ケイ素エピタキシャル層を成長させる従来技術を用いて形成する。前述したように、再成長させたエピタキシャル層１２４は、好ましくはアンドープの炭化ケイ素であるが、低濃度にドープされた炭化ケイ素であっても良い。
【００６１】
図９Ｄに、短絡チャネル２６’を形成するためのｎ型不純物の随意の注入を例示する。図９Ｄに示すように、マスク１２６を形成してパターニングした後、マスク１２６を用いてｎ型不純物を注入して、短絡チャネル２６’を形成する。好ましくは、短絡チャネルがデバイスのＪＦＥＴ領域内部に実質的に延びないように、マスク１２６を形成して短絡チャネルの所望の位置を与える。好適なｎ型不純物には、窒素およびリンが含まれる。好ましくは、不純物を、本明細書で述べた短絡チャネル２６’の寸法およびキャリア濃度が得られるように注入する。
【００６２】
図９Ｅに、ｎ＋領域２４の形成を例示する。図９Ｅに示すように、マスク１２６を取り除いた後、マスク１２８を形成してパターニングして、ｎ＋領域２４に対応する開口部を設ける。マスク１２８を用いて、ｎ＋領域２４に対して本明細書で述べた寸法およびキャリア濃度が得られるようにｎ型不純物を注入する。
【００６３】
図９Ｆに、マスク１２８の除去とともにｎ＋層１０の形成を例示する。ｎ＋層１０は、ｎ型不純物を基板に裏面注入して形成しても良いし、またはエピタキシャル層であっても良いし、および図９Ａの前に形成しても良い。随意に、この構造のアニール（好ましくは１５００℃を下回る温度で）を行って、注入したｐ型およびｎ型不純物を活性化しても良い。あるいは、ゲート酸化物を形成後にアニールしてＳｉＣ／ＳｉＯ２界面を改善させる実施形態において、このような不純物の活性化をこのようなアニールによって行っても良い。
【００６４】
図９Ｇに、ゲート酸化物２８の形成とパターニングとを例示する。ゲート酸化物２８は、好ましくは熱成長させたものであり、また好ましくは窒化酸化物である。窒化酸化物は、好適であればどんなゲート酸化物であっても良いが、ＳｉＯ２、酸窒化物、またはＯＮＯが好ましい場合がある。ゲート酸化物の形成は、図８Ｆを参照して前述したように行っても良い。
【００６５】
図９Ｈに、ソースコンタクト３０’の形成を例示する。図９Ｈに示すように、再成長層１２４内に、ｐ＋領域２２の位置に対応する窓を開ける。次に窓内にコンタクト３０’を形成する。図９ｌに、ゲートコンタクト３２およびソースコンタクト３０’の形成を例示する。あるいは、図９Ｇの酸化物２８とゲートコンタクト３２とを、一緒に形成してパターニングしても良い。前述したように、ゲートコンタクト３２は、ｐ型ポリシリコンであっても良いし、他の好適なコンタクト材料であっても良いし、また当業者に知られた技術を用いて形成してパターニングしても良い。ソースコンタクト３０’は、蒸着、スパッタリング、または当業者に知られた他のこのような技術によって形成しても良い。最後に、図９Ｊに、ドレインコンタクト３４の形成を例示する。ドレインコンタクト３４は、蒸着、スパッタリング、または当業者に知られた他のこのような技術によって形成しても良い。好ましくは、ソースおよびドレインコンタクト３０’および３４は、ニッケルであり、形成した後に、約６００℃から約１０００℃の温度、たとえば約８２５℃でアニールして、オーミックコンタクトの特性を向上させる。
【００６６】
前述したように、本発明の実施形態によって、デバイスのＪＦＥＴ領域とｐ−ウェル２０を通ってｎ＋領域２４との間の短絡チャネル２６および２６’が得られる。短絡チャネル２６および２６’を形成する際には、ｎ型不純物のドーズおよびエネルギーを好ましくは、ゼロゲートバイアスにおいてデバイスがノーマリオフとなるように制御する。こうすることは可能である。と言うのは、ｐｎ接合のビルトイン電圧、ゲート金属とＳｉＣとの間の仕事関数の差、酸化物および界面準位での正味の電荷から、浅いｎ型層の自己空乏が存在するからである。しかし埋め込まれたｐｎ接合によってｎ−層が完全に空乏することがないように、注意しなければならない。こうすることによって、薄い蓄積層の下にバルクチャネルが存在することが保証される。図１０Ａ〜１０Ｃに示すように、このバルクチャネルの幅は、ＭＯＳ界面に蓄積層が形成されるまで、正のゲートバイアスとともに増加する。この蓄積層は、表面粗さおよび表面電位の変動によって、不連続となる場合がある。
【００６７】
図１０Ａには、ゲートバイアスを全く印加しないときの短絡チャネル２６および２６’を例示する。図１０Ｂに示すように、バルクチャネル（正のゲートバイアスによって生成される）は、不連続な表面蓄積層領域をつなげており、その結果、滑らかな電流経路がＭＯＳＦＥＴのソースからドレインまで形成される。図１０Ｃに示すように、印加するゲートバイアスが大きくなるにつれて、バルクチャネルは最終的に蓄積層まで延びる。
【００６８】
すでに簡単に述べたように、より効果的な短絡チャネルを実現するために、高い仕事関数を有するゲート金属（たとえばｐ＋ポリシリコン）およびより薄いゲート誘電体を用いることができる。高い仕事関数のゲート金属およびより薄いゲート誘電体によって、ゼロゲートバイアス時にＭＯＳゲートの下の電荷をより多く空乏させることができる。その結果、正ゲートバイアス時にバルクチャネルが有する自由キャリアは多くなる（図１０Ａ）。しかし短絡チャネルを設けるだけでは、非常に高い有効チャネル移動度を実現するには不十分である可能性がある。と言うのは、バルクチャネル内の自由電子の数が非常に限られているからである。しかし短絡チャネルとともに、表面状態密度の低減（好ましくは、４Ｈポリタイプ炭化ケイ素の伝導帯エネルギーの０．４ｅＶ以内において約１０１２ｅｖ−１ｃｍ−２未満まで）を行ってキャリアの表面散乱を減らすことによって、非常に高い有効チャネル移動度を得ることができる。
【００６９】
図１３に、本発明の実施形態によるデバイスのオン状態Ｉ−Ｖ特性を示す。デバイスは、３．３ｍｍ×３．３ｍｍの４ＨＳｉＣパワーＭＯＳＦＥＴであった。図１３に示すように、１０Ａの電流が、４．４Ｖの順方向電圧降下に対して得られている。このデバイスは、比較的高ドーズの窒素がｐ−ウェルに注入されているために、ＶＧ＝０Ｖ時にノーマリオンである。しかしこのドーズを減らすことによって、デバイスをノーマリオフにすることができる。図１４に、本発明の実施形態による１００μｍ×１００μｍのＭＯＳＦＥＴに対する電子移動度対ゲート電圧を示す。電界が低い状況では、チャネルの埋め込み性（ｂｕｒｉｅｄ ｎａｔｕｒｅ）によって、非常に高い移動度（バルク値に匹敵する）が得られている。ゲートバイアスが高くなると、チャネルが表面に限定されているために、移動度は下がる。たとえそうであっても、〜５０ｃｍ２／Ｖｓの高い電界移動度が実現されている。
【００７０】
本発明の実施形態を、特定の工程順序を参照して説明してきたが、当業者であれば分かるように、順序内のある工程については、やはり本発明の教示からの利益を得ながら、並べ替えることができる。たとえば、本発明の特定の実施形態においては、ｎ＋領域２４およびｐ＋領域２２の形成は逆にしても良い。したがって本発明を、本明細書で記載した正確な工程順序に限定されると解釈してはならない。
【００７１】
図面および明細書においては、本発明の典型的で好ましい実施形態が開示されており、具体的な用語が用いられているが、これらは一般的で説明的な意味で用いられているにすぎず、限定を目的とするものではない。本発明の範囲は添付の特許請求の範囲に述べられている。
【図１Ａ】
0005909064.tif 000002
【図１Ｂ】
0005909064.tif 000003
【図１Ｃ】
0005909064.tif 000004
【図１Ｄ】
0005909064.tif 000005
【図２】
0005909064.tif 000006
【図３】
0005909064.tif 000007
【図４】
0005909064.tif 000008
【図５】
0005909064.tif 000009
【図６】
0005909064.tif 000010
【図７】
0005909064.tif 000011
【図８Ａ】
0005909064.tif 000012
【図８Ｂ】
0005909064.tif 000013
【図８Ｃ】
0005909064.tif 000014
【図８Ｄ】
0005909064.tif 000015
【図８Ｅ】
0005909064.tif 000016
【図８Ｆ】
0005909064.tif 000017
【図８Ｇ】
0005909064.tif 000018
【図８Ｈ】
0005909064.tif 000019
【図９Ａ】
0005909064.tif 000020
【図９Ｂ】
0005909064.tif 000021
【図９Ｃ】
0005909064.tif 000022
【図９Ｄ】
0005909064.tif 000023
【図９Ｅ】
0005909064.tif 000024
【図９Ｆ】
0005909064.tif 000025
【図９Ｇ】
0005909064.tif 000026
【図９Ｈ】
0005909064.tif 000027
【図９Ｉ】
0005909064.tif 000028
【図９Ｊ】
0005909064.tif 000029
【図１０Ａ】
0005909064.tif 000030
【図１０Ｂ】
0005909064.tif 000031
【図１０Ｃ】
0005909064.tif 000032
【図１１】
0005909064.tif 000033
【図１２】
0005909064.tif 000034
【図１３】
0005909064.tif 000035
【図１４】
0005909064.tif 000036