(57)【特許請求の範囲】
【請求項１】
2つの出力を備えた書込みドライバであって、
前記2つの出力のうちの第1の出力が、ビットラインソースと第2のプルダウン(PD)バックゲートトランジスタのバックゲートとに接続され、
前記2つの出力のうちの第2の出力が、ビットラインバーソースと第1のPDバックゲートトランジスタのバックゲートとに接続される、
書込みドライバを備えるスタティックランダムアクセスメモリ(SRAM)。
【請求項２】
第1のプルアップ(PU)バックゲートトランジスタと、前記第1のPDバックゲートトランジスタとを備えた第1のインバータであって、前記第1のPUバックゲートトランジスタおよび第1のPDバックゲートトランジスタのそれぞれがバックゲートフィードバックループを備え、前記第1のPDバックゲートトランジスタが第1の幅(WPD1)を有する、第1のインバータと、
第2のプルアップ(PU)バックゲートトランジスタと、前記第2のPDバックゲートトランジスタとを備えた第2のインバータであって、前記第2のPUバックゲートトランジスタおよび第2のPDバックゲートトランジスタのそれぞれがバックゲートフィードバックループを備え、前記第2のPDバックゲートトランジスタが実質的にWPD1に等しい第1の幅(WPD2)を有する、第2のインバータと、
前記第1のインバータに関連付けられた第1のパスゲート(PG)トランジスタであって、前記第1のPGトランジスタが実質的にWPD1に等しい第1のPG幅(WPG1)を有する、第1のPGトランジスタと、
前記第2のインバータに関連付けられた第2のPGトランジスタであって、前記第2のPGトランジスタが実質的にWPD2に等しい第2のPG幅(WPG2)を有する、第2のPGトランジスタと
をさらに備える、請求項1に記載のSRAM。
【請求項３】
前記第1のPGトランジスタが第1の長さ(LPG1)を備え、前記第2のPGトランジスタが、実質的にLPG1に等しい第2の長さ(LPG2)を備える、請求項2に記載のSRAM。
複数のSRAMビットセルを備えたSRAMアレイに統合される、請求項2に記載のSRAM。
【請求項４】
前記第1のPUトランジスタが第1の長さ(LPU1)を有し、
前記第2のPUトランジスタが、実質的にLPU1に等しい第2の長さ(LPU2)を有し、
前記第1のPDトランジスタが第1の長さ(LPD1)を有し、
前記第2のPDトランジスタが、実質的にLPD1に等しい第2の長さ(LPD2)を有し、
LPG1がLPU1およびLPD1よりも大きく、
LPG2がLPU2およびLPD2よりも大きい、
請求項3に記載のSRAM。
【請求項５】
WPD1が前記第1のPUバックゲートトランジスタの第1の幅(WPU1)よりも大きく、
WPD1が前記第2のPUバックゲートトランジスタの第2の幅(WPU1)よりも大きい、
請求項2に記載のSRAM。
【請求項６】
前記SRAMが統合されるセットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、モバイルフォン、セルラーフォン、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、携帯情報端末(PDA)、モニタ、コンピュータモニタ、テレビ、チューナ、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク(DVD)プレーヤ、およびポータブルデジタルビデオプレーヤからなるグループから選択されたデバイスをさらに含む、請求項1に記載のSRAM。
【請求項７】
前記書込みドライバの前記第2の出力は、前記第1のPGトランジスタのバックゲートバイアスを制御するが、前記第2のPGトランジスタのバックゲートバイアスは制御しない、請求項2に記載のSRAM。
【請求項８】
前記SRAMが6σ設計基準に準拠するように構成される、請求項2に記載のSRAM。
【請求項９】
複数のSRAMビットセルを備えたSRAMアレイに統合される、請求項1に記載のSRAM。
【請求項１０】
前記SRAMが22ナノメートル(22nm)スケールに準拠する、請求項1に記載のSRAM。
【請求項１１】
前記書込みドライバの前記第2の出力は、第1のパスゲート(PG)トランジスタのバックゲートバイアスを制御するが、第2のPGトランジスタのバックゲートバイアスは制御しない、請求項1に記載のSRAM。
【請求項１２】
前記SRAMが6σ設計基準に準拠するように構成される、請求項1に記載のSRAM。
【請求項１３】
半導体ダイに統合される、請求項1に記載のSRAM。
【請求項１４】
2つの出力を備えた書込みコマンドを駆動するための手段であって、
前記2つの出力のうちの第1の出力が、ビットラインソースと第2のプルダウン(PD)バックゲートトランジスタの第1のバックゲートトランジスタとに接続され、
前記2つの出力のうちの第2の出力が、ビットラインバーソースと第1のプルダウン(PD)バックゲートトランジスタのバックゲートとに接続される、駆動するための手段
を備えるスタティックランダムアクセスメモリ(SRAM)。
【請求項１５】
書込みコマンドを駆動するための前記手段の前記第2の出力が、第1のパスゲート(PG)手段のバックゲートバイアスを制御するが、第2のPG手段のバックゲートバイアスは制御しない、請求項14に記載のSRAM。
【請求項１６】
第1のプルアップ(PU)バックゲートトランジスタと、前記第1のプルダウン(PD)バックゲートトランジスタとを備えた第1の反転するための手段であって、前記第1のPUトランジスタが第1のバックゲートフィードバックループを備えるとともに第1の幅(WPU1)を備え、前記第1のPDバックゲートトランジスタがWPU1よりも大きい第1の幅(WPD1)を有する、第1の反転するための手段と、
第2のPUバックゲートトランジスタと、前記第2のPDバックゲートトランジスタとを備えた第2の反転するための手段であって、前記第2のPUトランジスタが第2のバックゲートフィードバックループを備えるとともに第2の幅(WPU2)を備え、前記第2のPDバックゲートトランジスタが実質的にWPD1に等しく、WPU2よりも大きい、第2の幅(WPD2)を有する、第2の反転するための手段と、
前記第1の反転するための手段に関連付けられた第1のパスゲート(PG)手段であって、前記第1のPG手段が実質的にWPD1に等しい第1のPG幅(WPG1)を有する、第1のPG手段と、
前記第2の反転するための手段に関連付けられた第2のPG手段であって、前記第2のPG手段が実質的にWPD2に等しい第2のPG幅(WPG2)を有する、第2のPG手段と
をさらに備える、請求項14に記載のSRAM。
【請求項１７】
書込みコマンドを駆動するための前記手段の前記第2の出力が、前記第1のPG手段のバックゲートバイアスを制御するが、前記第2のPG手段のバックゲートバイアスは制御しない、請求項16に記載のSRAM。
【請求項１８】
前記第1の反転するための手段が第1のインバータを備える、請求項16に記載のSRAM。
【請求項１９】
前記第1のPG手段が第1のPGトランジスタを備える、請求項16に記載のSRAM。
【発明の詳細な説明】
【技術分野】
【０００１】
優先権主張
本出願は、その全体が参照により本明細書に組み込まれる、2013年1月25日に出願した“STATIC RANDOM ACCESS MEMORIES(SRAM) WITH READ-PREFERRED CELL STRUCTURES”と題する米国仮特許出願第61/757,044号の優先権を主張するものである。
【０００２】
本出願はまた、その全体が参照により本明細書に組み込まれる、2013年4月24日に出願した“STATIC RANDOM ACCESS MEMORIES(SRAM) WITH READ-PREFERRED CELL STRUCTURES, WRITE DRIVERS, RELATED SYSTEMS, AND METHODS”と題する米国仮特許出願第13/869,110号の優先権を主張するものである。
【０００３】
本開示の技術は、一般に、改善された性能特性を備えたスタティックランダムアクセスメモリ(SRAM)に関する。
【背景技術】
【０００４】
モバイル通信デバイスは、現在の社会において一般的になった。これらのモバイルデバイスの普及は、一部、現在そのようなデバイス上で可能にされる多くの機能によって促されている。そのような機能に対する需要は処理能力要件を高めて、より強力なバッテリーの必要性を生み出す。モバイル通信デバイスの筐体の限られたスペース内で、バッテリーは処理回路と競合する。これらのおよび他の要因は、回路内の構成要素の継続的な小型化を導く。
【０００５】
構成要素の小型化は、処理回路内のメモリトランジスタと他の反応性要素とを含めて、処理回路のすべての面に影響を及ぼす。電話がより小型および軽量になり、より長いバッテリー時間を有するにつれて、消費者はモバイルデバイス内の構成要素の小型化を容易に高く評価するものの、小型化のプレッシャーはモバイル通信デバイスに限定されない。モバイル通信デバイスからデスクトップコンピュータ、サーバなどに及ぶコンピューティングデバイスはすべて、小型化の努力により恩恵を受ける。特に、これらのデバイスのほぼすべては、ダイナミックランダムアクセスメモリ(DRAM)およびスタティックランダムアクセスメモリ(SRAM)など、様々な形態のメモリを有する。
【０００６】
基本的なSRAMビットセル構造は、各メモリビットを記憶する、2つの交差結合インバータを形成する6つのトランジスタに依存する。典型的なSRAMは、これらの6つトランジスタの各々に関して金属酸化物半導体電界効果トランジスタ(MOSFET)を使用する。トランジスタが小型になればなるほど、メモリチップ内の所与のスペース量内により多くのトランジスタを配置することができ、メモリチップが提供し得るメモリも増える。
【０００７】
SRAMが22ナノメートル(22nm)スケール以下まで小型化されると、これらの削減されたスケールに関連する形状は6σの歩留りの準拠を不可能にする。すなわち、6σ標準は、デバイスの99.99966%に障害がなく、設計基準を満たすことを必要とする。具体的には、SRAM設計者は、3つのノイズパラメータ(たとえば、スタティックノイズマージン(SNM:Static Noise Margin)、ホールドスタティックノイズマージン(HSNM:Hold Static Noise Margin)、およびライトアビリティマージン(WAM:Write Ability Margin))を含めて、いくつかのパラメータを定義しており、基本的な6トランジスタ(6T)設計は、SNMパラメータとWAMパラメータの両方において6σを満たすことができない。したがって、SRAMビットセルのSNMパラメータおよびWAMパラメータを改善する要望がメモリ設計者の間に存在する。
【発明の概要】
【課題を解決するための手段】
【０００８】
発明を実施するための形態で開示される実施形態は、読出し優先セル構造(read-preferred cell structures)と書込みドライバ(write drivers)とを備えたスタティックランダムアクセスメモリ(SRAM)を含む。関連システムおよび方法も開示される。SRAMは6トランジスタビットセルを有する。読出し優先ビットセルは、各々がプルアップトランジスタと、プルダウントランジスタと、パスゲートトランジスタとを有する、2つのインバータを提供することによって実装される。各プルアップトランジスタはフィードバックループに関連付けられる。フィードバックループは、ランダムスタティックノイズマージン(RSNM)を改善する。各トランジスタは幅と長さとを有する。パスゲートトランジスタの長さは増大され、これは、セルスペースが若干より大きくなり、Icellが縮小するにもかかわらず、RSNMをさらに改善する。プルダウントランジスタの幅は、互いに等しく、また、パスゲートトランジスタの幅に等しい。これは、リソグラフィーフレンドリーな(lithography-friendly)レイアウトと改善されたIcellとを実現する。加えて、RSNMは若干低下する。目標RSNMを達成して、Icellを改善するために、先行技術の設計と比べて、パスゲートトランジスタおよびプルダウントランジスタの幅を増大することも可能である。読出し優先ビットセルが6σ設計基準を満たすのに十分でない場合、書込み支援回路(write assist circuit)を使用して、性能を改善することもできる。書込み支援回路は、2つの出力を有する書込みドライバを含む。第1の出力は、第1のインバータ用のビットラインソースと、第2のインバータのパスゲートトランジスタおよびプルダウントランジスタのバックゲートバイアスとに結合する。第2の出力は、第2のインバータ用のビットラインバーソースと、第1のインバータのパスゲートトランジスタおよびプルダウントランジスタのバックゲートバイアスとに結合する。この構造は、ワードライン書込みトリップ電圧(WWTV:word line write trip voltage)を改善し、追加の電圧生成器を必要としない。
【０００９】
この点について、一実施形態では、SRAMが開示される。SRAMは、第1のバックゲートフィードバックループを備えた第1のプルアップトランジスタと、第1の幅(WPD1)を有する第1のプルダウントランジスタとを備えた第1のインバータを備える。SRAMは、第2のバックゲートフィードバックループを備えた第2のプルアップトランジスタと、実質的にWPD1に等しい第2の幅(WPD2)を有する第2のプルダウントランジスタとを備えた第2のインバータを備える。SRAMはまた、実質的にWPD1に等しい第1のPG幅(WPG1)を有する、第1のインバータに関連付けられた第1のパスゲート(PG)トランジスタを備える。SRAMはまた、実質的にWPD2に等しい第2のPG幅(WPG2)を有する、第2のインバータに関連付けられた第2のPGトランジスタを備える。
【００１０】
別の実施形態では、SRAMが開示される。SRAMは、第1のバックゲートフィードバックループを備えた第1のプルアップトランジスタと、WPD1を有する第1のプルダウントランジスタとを備えた、反転させるための第1の手段を備える。SRAMはまた、第2のバックゲートフィードバックループを備えた第2のプルアップトランジスタと、実質的にWPD1に等しいWPD2を有する第2のプルダウントランジスタとを備えた、反転させるための第2の手段を備える。SRAMはまた、実質的にWPD1に等しいWPG1を有する、反転させるための第1の手段に関連付けられた第1のPG手段を備える。SRAMはまた、実質的にWPD2に等しいWPG2を有する、反転させるための第2の手段に関連付けられ得た第2のPG手段を備える。
【００１１】
別の実施形態では、SRAMを形成する方法が開示される。この方法は、第1のバックゲートフィードバックループを備えた第1のプルアップトランジスタと、WPD1を有する第1のプルダウントランジスタとを備えた第1のインバータを形成するステップを含む。この方法はまた、第2のバックゲートフィードバックループを備えた第2のプルアップトランジスタと、実質的にWPD1に等しいWPD2を有する第2のプルダウントランジスタとを備えた第2のインバータを形成するステップを含む。この方法はまた、実質的にWPD1に等しいWPG1を有する第1のPGトランジスタを第1のインバータに関連付けるステップを含む。この方法はまた、実質的にWPD2に等しいWPG2を有する第2のPGトランジスタを第2のインバータに関連付けるステップを含む。
【００１２】
別の実施形態では、SRAMが開示される。SRAMは、2つの出力を備えた書込みドライバであって、これらの2つの出力のうちの第1の出力が、ビットラインソースと第1のバックゲートトランジスタとに接続され、これらの2つの出力のうちの第2の出力が、ビットラインバーソースと第2のバックゲートトランジスタとに接続される、書込みドライバを備える。
【００１３】
別の実施形態では、SRAMが開示される。SRAMは、2つの出力を備えた、書込みコマンドを駆動するための手段であって、これらの2つの出力のうちの第1の出力が、ビットラインソースと第1のバックゲートトランジスタとに接続され、これらの2つの出力のうちの第2の出力が、ビットラインバーソースと第2のバックゲートトランジスタとに接続される、駆動するための手段を備える。
【図面の簡単な説明】
【００１４】
【図１】例示的な従来の6トランジスタ(6T)スタティックランダムアクセスメモリ(SRAM)回路の概略図である。
【図２】図1の回路の簡素化された上面図である。
【図３】本開示による、6T SRAMの例示的な実施形態の概略図である。
【図４】プルアップフィードバックが存在する、図3の回路の簡素化された上面図である。
【図５】書込み支援回路を備えた、例示的な従来の6T SRAMの概略図である。
【図６】本開示による、書込み支援回路を備えた、例示的な6T SRAMの概略図である。
【図７】図6の回路の簡素化された上面図である。
【図８】図3および/または図6の6T SRAMを形成するための例示的なプロセスを示すフローチャートである。
【図９】図3および/または図6のSRAMを含み得る例示的なプロセッサベースのシステムのブロック図である。
【発明を実施するための形態】
【００１５】
ここで図面を参照して、本開示のいくつかの例示的な実施形態を説明する。「例示的な」という言葉は、「一例、実例または例示として役に立つ」を意味するために本明細書で使用される。「例示的」として本明細書で説明する任意の実施形態は、必ずしも他の実施形態よりも好ましいまたは有利であると解釈されるべきではない。
【００１６】
発明を実施するための形態で開示される実施形態は、読出し優先セル構造と書込みドライバとを備えたスタティックランダムアクセスメモリ(SRAM)を含む。関連システムおよび方法も開示される。SRAMは6トランジスタ(6T)ビットセルを有する。読出し優先ビットセルは、各々がプルアップトランジスタと、プルダウントランジスタと、パスゲートトランジスタとを有する、2つのインバータを提供することによって実装される。各プルアップトランジスタはフィードバックループに関連付けられる。フィードバックループは、ランダムスタティックノイズマージン(RSNM)を改善する。各トランジスタは幅と長さとを有する。パスゲートトランジスタの長さは増大され、これは、セルスペースが若干より大きくなり、Icellが縮小するにもかかわらず、RSNMをさらに改善する。プルダウントランジスタの幅は、互いに等しく、また、パスゲートトランジスタの幅に等しい。これは、リソグラフィーフレンドリーなレイアウトと改善されたIcellとを実現する。加えて、RSNMは若干低下する。目標RSNMを達成して、Icellを改善するために、先行技術の設計と比べて、パスゲートトランジスタおよびプルダウントランジスタの幅を増大することも可能である。読出し優先ビットセルが6σ設計基準を満たすのに十分でない場合、書込み支援回路を使用して、性能を改善することもできる。書込み支援回路は、2つの出力を有する書込みドライバを含む。第1の出力は、第1のインバータ用のビットラインソースと、第2のインバータ内のパスゲートトランジスタおよびプルダウントランジスタのバックゲートバイアスとに結合する。第2の出力は、第2のインバータ用のビットラインバーソースと、第1のインバータ内のパスゲートトランジスタおよびプルダウントランジスタのバックゲートバイアスとに結合する。この構造は、ワードライン書込みトリップ電圧(WWTV)を改善して、追加の電圧生成器を必要としない。
【００１７】
読出し優先回路を備えたSRAMの実施形態を取り上げる前に、図1および図2を参照して、従来の6T SRAMの概要を提供する。読出し優先回路を備えたSRAMの実施形態の考察は、以下で図3を参照して始まる。
【００１８】
この点に関して、図1は、第1のインバータ12と第2のインバータ14とを有する従来の6T SRAM10の例示的な実施形態の電気概略図である。ワードライン16は、インバータ12、14の両方に結合する。具体的には、ワードライン16は、第1のパスゲート(PG)トランジスタ18(PG1)のゲートを介して第1のインバータ12に結合し、第2のPGトランジスタ20(PG2)のゲートを介して第2のインバータ14に結合する。ビットライン22は、第2のPGトランジスタ20のドレインに結合する。ビットラインバー24は、第1のPGトランジスタ18のソースに結合する。
【００１９】
図1を引き続き参照すると、第1のインバータ12は、第1のプルアップ(PU)トランジスタ26(PU1)と第1のプルダウン(PD)トランジスタ28(PD1)とを含む。第2のインバータ14は、第2のPUトランジスタ30(PU2)と第2のPDトランジスタ32(PD2)とを含む。電源VDD34は、第1のトランジスタ26および第2のトランジスタ30に結合する。PDトランジスタ28、32はグランド36に結合される。
【００２０】
図1の6T SRAM10は、図2に示すような物理的なレイアウトを有する。トランジスタ18、20、26、28、30、および32は、その上にp型ウェル40および42が作成される基盤38上に位置する。加えて、n型ウェル44が作成される。ソースおよびドレインは、p型ウェル40、42内、およびn型ウェル44内に作成されたアクティブ領域内に作成される。トランジスタ18、20、26、28、30、および32の各々に関するソースならびにドレインは、文字Sおよび文字Dによって示される。したがって、たとえば、第1のPDトランジスタ28に関するソースは28Sと示され、第2のPUトランジスタ30に関するドレインは30Dと示される、等である。同様に、トランジスタ18、20、26、28、30、および32の各々に関するゲートは、文字Gによって示される(たとえば、第1のPGトランジスタ18に関するゲートは18Gである)。これらのゲートは、従来のように、基盤38上に形成され、コンタクト46が加えられる。重要なのは、PGトランジスタ18、20の幅(WPG)に対するPDトランジスタ28、32の幅(WPD)である。大部分の従来のSRAM10では、WPGはWPDよりも小さい。上記のように、SRAM10など、従来の技法に従って作られたSRAMは、デバイスサイズが22ナノメートル(22nm)以下であるとき、6σ製造しきい値を満たさない。したがって、22nm以下のサイズで6σ製造しきい値を満たすSRAMデバイスを設計する必要がある。
【００２１】
本開示は、6T SRAMと併せて、読出し優先ビットセルと、オプションの書込み支援回路とを提供することによって、6σ製造しきい値を満たすSRAMを提供する。この点について、図3は、SRAM50の回路図を示す。SRAM50は、第1のインバータ52と第2のインバータ54とを含む。第1のインバータ52および第2のインバータ54は、反転させるための手段と称されてもよい。ワードライン56は、インバータ52、54の両方に結合する。具体的には、ワードライン56は、第1のPGトランジスタ58(PG1)のゲートを介して第1のインバータ52に結合し、第2のPGトランジスタ60(PG2)のゲートを介して第2のインバータ54に結合する。ビットライン62は、第1のPGトランジスタ58のドレインに結合する。ビットラインバー64は、第2のPGトランジスタ60のソースに結合する。
【００２２】
図3を引き続き参照すると、第1のインバータ52は、第1のPUトランジスタ66(PU1)と、第1のPDトランジスタ68(PD1)とを含む。第2のインバータ54は、第2のPUトランジスタ70(PU2)と第2のPDトランジスタ72(PD2)とを含む。電源VCELLは、第1のPUトランジスタ66および第2のPUトランジスタ70に結合する。PDトランジスタ68、72はグランド76に結合される。
【００２３】
図3を引き続き参照すると、PUトランジスタ66、70はフィードバックゲートまたはバックゲートを有する。すなわち、PUトランジスタ66、70のバックゲートはそのゲートコンタクトに接続される。読出し動作の間、“1”ストレージノードに接続されたPUトランジスタ66は順方向バイアスされ、これは第1のインバータ52のトリップ電圧(Vtrip)を増大し、したがって、RSNMを増大するが、WWTVを若干低減する。PUフィードバックは、IcellまたはIleakに影響を及ぼさない点に留意されたい。PUフィードバックの使用は、それ自体、RSNMを6σに増大しないが、RSNMをおよそ4.8σに高めることをテストが示す。
【００２４】
所望の6σしきい値を達成するために、図4に示すように、SRAM50の構造にさらなる変更が必要とされる。図4に提供されるSRAM50の上面図は、p型ウェル84、86とn型ウェル88とを有する基盤82上に位置するPUバックゲート78、80、ならびにトランジスタ58、60、66、68、70、72を示す。
【００２５】
図4を引き続き参照すると、ソースおよびドレインは、p型ウェル84、86内、およびn型ウェル88内に作成されたアクティブ領域内に作成される。トランジスタ58、60、66、68、70、および72の各々のソースならびにドレインは、文字Sおよび文字Dで示される。したがって、たとえば、第1のPDトランジスタ68に関するソースは68Sと示され、第2のPUトランジスタ70に関するドレインは70Dとして示される、等である。同様に、トランジスタ58、60、66、68、70、および72の各々に関するゲートは、文字Gによって示される(たとえば、第1のPGトランジスタ58に関するゲートは58Gである)。これらのゲートは、従来のように、アクティブ領域上に形成され、コンタクト90が加えられる。トランジスタ66、70は、シャロートレンチアイソレーション(STI:shallow trench isolation)92によって、互いから、かつ他のトランジスタ58、60、68、および72から絶縁され得ることに留意されたい。6σ製造しきい値を満たすのを支援するために、SRAM50内の要素の寸法に2つの物理的な変更が実現される。第1に、PDトランジスタ68、72の幅(WPD)はPGトランジスタ58、60の幅(WPG)に等しくされる。第2に、PGトランジスタ58、60の長さ(LPG)が増大される。これらの2つのステップはベータ比(すなわち、PGレジスタ強度に対するPDレジスタ強度の比率)を改善し、これは、次に、RSNMを改善する。LPGを増大することは、小さなセルオーバヘッドを備えたRSNMを大いに改善するが、これはIcellおよびWWTVを低下する。1つの例示的な実施形態では、LPGは、22nmから26.5nmに増大される。例示的な従来のSRAM10におけるWPGは42nmであってもよく、その例示的な従来のSRAM10におけるWPDは55nmであり得る。WPGをWPDに等しくなるように増大することは、WPDの幅に関してすでに必要されるものを超えて追加のスペースを使用させることなく、Icellを改善する。この同じサイズは、さらにリソグラフィーフレンドリーなレイアウトに寄与する。WPGを拡張することはRSNMを低下させるが、この低下は重要ではない。さらに、WPGを拡張することだけでは所望の6σ結果を与えない場合、WPD(および、対応する整合WPG)を若干増大することが可能である。1つの例示的な実施形態では、WPGとWPDは両方とも55nmから63nmに増大される。
【００２６】
PUバックゲートフィードバックを加えて、LPGを増大し、WPGおよびWPDを増大することは、6σしきい値の達成において効果的であるものの、所望の6σ基準を実現するためにこれらの変更が十分でない場合があり得る。したがって、本開示は、改善された書込み支援回路を提供する。改善された書込み支援回路を取り上げる前に、図5を参照して、先行技術の書込み支援回路の簡潔な考察を提供する。
【００２７】
この点について、図5は、書込み支援回路を備えた例示的なSRAM100を示す。SRAM100は、第1のインバータ102と第2のインバータ104とを含む。第1のインバータ102は、第1のPGトランジスタ106と、第1のPUトランジスタ108と、第1のPDトランジスタ110とを含む。第2のインバータ104は、第2のPGトランジスタ112と、第2のPUトランジスタ114と、第2のPDトランジスタ116とを含む。ワードライン118は、それぞれのPGトランジスタ106、112を介してインバータ102、104に結合する。ビットラインソース120は、第1のPGトランジスタ106を介して第1のインバータ102に結合する。ビットラインバーソース122は、第2のPGトランジスタ112を介して第2のインバータ104に結合する。第1のPGトランジスタ106、第1のPDトランジスタ110、第2のPGトランジスタ112、および第2のPDトランジスタ116のバックゲートはVDDに結合され、これは支援回路による大きな電力オーバーヘッドを必要とする。(具体的には図示されない)代替実施形態では、第1のPGトランジスタ106、第1のPDトランジスタ110、第2のPGトランジスタ112、および第2のPDトランジスタ116のバックゲートは、同時にグランドに結合されて制御される。バックゲートおよびグランドは同時に制御されるため、より小さな電圧振幅を伴ってWWTVを改善することが可能である。しかしながら、この構成は、追加の電圧生成器と電力線とを必要とする。これらの追加は、回路の複雑性と配線を増大させる。さらに、これらの追加は追加の電力を消費して、回路によって必要とされる領域を増大する。
【００２８】
本開示は、図5のSRAM100の設計において提起される問題に対処する書込み支援回路を提供する。具体的には、図6および図7を参照して、SRAM121が提供される。SRAM121は、第1のインバータ123と第2のインバータ124とを含む。第1のインバータ123は、第1のPGトランジスタ126と、第1のPUトランジスタ128と、第1のPDトランジスタ130とを含む。第2のインバータ124は、第2のPGトランジスタ132と、第2のPUトランジスタ134と、第2のPDトランジスタ136とを含む。PUトランジスタ128、134は、図3および図4を参照して上述したように、バックゲートフィードバックを含み得る。ビットラインソース138は、第1のPGトランジスタ126を介して第1のインバータ123に結合する。ビットラインバーソース140は、第2のPGトランジスタ132を介して第2のインバータ124に結合する。第1のPGトランジスタ126および第1のPDトランジスタ130は各々、書込みドライバ142に結合され、具体的には、第1の出力144に結合されたバックゲートを有する。第1の出力144もビットラインバーソース140に結合される。第2のPGトランジスタ132および第2のPDトランジスタ136も書込みドライバ142に結合され、具体的には、書込みドライバ142の第2の出力146に結合されたそれぞれのバックゲートを有する。第2の出力146もビットラインソース138に結合される。
【００２９】
SRAM121の物理的なレイアウトを図7に提供する。トランジスタ126、128、130、132、134、および136はアクティブ領域148上に形成される。STI150は、トランジスタ126、128、130、132、134、および136の様々なトランジスタ間に絶縁を提供する。バックゲート126'、128'、130'、132'、134'、および136'は、それぞれのトランジスタ126、128、130、132、134、および136の下に形成される。コンタクト152は、トランジスタ126、128、130、132、134、および136に適切な接続を提供する。
【００３０】
図6および図7に記載された書込み支援回路を提供することによって、各インバータ123、124のバックゲートノードは、書込みドライバ142の反対側に接続される。バックゲートバイアスは、WWTVを改善することができる一方の側のインバータにだけ印加される。これは、図5の実施形態と比べて、支援回路によって必要とされる動的電力を低減することが可能である。加えて、この構造は追加の電圧生成器を必要としない。
【００３１】
図8を参照して、SRAM50、121を形成するための方法151を説明する。初めに、基盤が選択され、適切なアクティブ領域およびn型ウェル/p型ウェルが形成される。PUトランジスタ(66、128)とPDトランジスタ(68、130)とを備えた第1のインバータ(52、123)が形成される。第1のPUトランジスタ(66、128)に関するバックゲートフィードバックループが形成される(ブロック152)。第1のPDトランジスタ(68、130)は幅WPD1を有する。PUトランジスタ(70、134)とPDトランジスタ(72、136)とを備えた第2のインバータ(54、124)が形成される。第2のPUトランジスタ(70、134)に関するバックゲートフィードバックループが形成される(ブロック154)。第2のPDトランジスタ(72、136)は幅WPD2を有する。インバータ52、123、54、124はまた、それぞれの幅WPGxを有するPGトランジスタ58、60、126、132に関連付けられる。
【００３２】
図8を引き続き参照すると、WPG1=WPD1を設定すること(ブロック156)、およびWPG2=WPD2を設定すること(ブロック158)によって方法151は進む。オプションで、書込み支援回路を提供することができる(ブロック160)。
【００３３】
本明細書において開示する実施形態による、読出し優先セル構造と書込みドライバとを備えたSRAM、ならびに関連システムおよび方法は、任意のプロセッサベースのデバイスに設けられてもまたは統合されてもよい。例として、限定されないが、セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、モバイルフォン、セルラーフォン、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、携帯情報端末(PDA)、モニタ、コンピュータモニタ、テレビ、チューナ、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク(DVD)プレーヤ、およびポータブルデジタルビデオプレーヤが含まれる。
【００３４】
この点について、図9は、図3および図6に示すSRAM50、121を用いることができるプロセッサベースのシステム170の一例を示す。この例では、プロセッサベースシステム170は、1つまたは複数のプロセッサ174を各々が含む1つまたは複数の中央処理装置(CPU)172を含む。CPU172は、マスターデバイスであり得る。CPU172は、一時記憶データへの高速アクセスのためにプロセッサ174に結合されたキャッシュメモリ176を有し得る。CPU172はシステムバス178に結合され、プロセッサベースのシステム170に含まれるマスターデバイスおよびスレーブデバイスを相互に結合することができる。よく知られているように、CPU172は、システムバス178を介してアドレス情報、制御情報、およびデータ情報を交換することによって、これらの他のデバイスと通信する。たとえば、CPU172は、スレーブデバイスの一例として、メモリコントローラ180にバストランザクション要求を通信することができる。図9には示さないが、複数のシステムバス178を設けてもよく、各システムバス178は異なるファブリックを構成する。
【００３５】
他のマスターデバイスおよびスレーブデバイスをシステムバス178に接続することができる。図9に示すように、これらのデバイスは、例として、メモリシステム182、1つまたは複数の入力デバイス184、1つまたは複数の出力デバイス186、1つまたは複数のネットワークインターフェースデバイス188、ならびに1つまたは複数のディスプレイコントローラ190を含むことができる。入力デバイス184は、限定はしないが、入力キー、スイッチ、音声プロセッサなどを含む任意のタイプの入力デバイスを含み得る。出力デバイス186は、限定はしないが、オーディオ、ビデオ、他の視覚的指示などを含む、任意のタイプの出力デバイスを含み得る。ネットワークインターフェースデバイス188は、ネットワーク192との間のデータの交換を可能にするように構成された任意のデバイスとすることができる。ネットワーク192は、限定はしないが、有線ネットワークまたはワイヤレスネットワーク、プライベートネットワークまたは公衆ネットワーク、ローカルエリアネットワーク(LAN)、ワイドローカルエリアネットワーク(WLAN)、およびインターネットを含む、任意のタイプのネットワークとすることができる。ネットワークインターフェースデバイス188は、所望の任意のタイプの通信プロトコルをサポートするように構成することができる。メモリシステム182は、SRAM50、121のうちの1つまたは複数を含むことができる1つまたは複数のメモリユニット194(0〜N)を含み得る。
【００３６】
CPU172はまた、システムバス178を介してディスプレイコントローラ190にアクセスして、1つまたは複数のディスプレイ196に送られる情報を制御するように構成することもできる。ディスプレイコントローラ190は、1つまたは複数のビデオプロセッサ198を介して表示されるべき情報をディスプレイ196に送信し、ビデオプロセッサ198は、表示されるべき情報を、ディスプレイ196に適したフォーマットとなるように処理する。ディスプレイ196は、限定はしないが、陰極線管(CRT)、液晶ディスプレイ(LCD)、プラズマディスプレイなどを含む、任意のタイプのディスプレイを含み得る。
【００３７】
本明細書において開示される実施形態に関連して説明される種々の例示的な論理ブロック、モジュール、回路、およびアルゴリズムは、電子的なハードウェアとして、メモリもしくは別のコンピュータ可読媒体に記憶され、プロセッサもしくは他の処理デバイス、またはこれら両方の組合せにより実行される命令として、実現される場合があることは、当業者にはさらに理解されよう。本明細書に記載したアービタ、マスターデバイス、およびスレーブデバイスは、例として、任意の回路、ハードウェア構成要素、集積回路(IC)、またはICチップ内でも用いられることが可能である。本明細書において開示されるメモリは、任意のタイプおよびサイズのメモリとすることができ、所望の任意のタイプの情報を記憶するように構成することができる。この互換性を明確に示すために、上記では、種々の例示的な構成要素、ブロック、モジュール、回路、およびステップは全般的に、それらの機能に関して説明されている。そのような機能がいかに実現されるかは、具体的な用途、設計の選択、および/またはシステム全体に課される設計制約によって決まる。当業者は、説明される機能を具体的な用途ごとに種々の方法で実現することができるが、そのような実現の決定は、本開示の範囲からの逸脱を生じるものと解釈すべきではない。
【００３８】
本明細書で開示する実施形態に関して説明する様々な例示的な論理ブロック、モジュール、および回路は、プロセッサ、デジタル信号プロセッサ(DSP)、特定用途向け集積回路(ASIC)、フィールドプログラマブルゲートアレイ(FPGA)もしくは他のプログラマブル論理デバイス、個別ゲートもしくはトランジスタ論理回路、個別ハードウェア構成要素、または本明細書で説明する機能を実行するように設計されたそれらの任意の組合せで実装あるいは実行することができる。プロセッサはマイクロプロセッサであり得るが、代替として、プロセッサは任意の従来のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシンであり得る。プロセッサはまた、コンピューティングデバイスの組合せ、たとえば、DSPとマイクロプロセッサとの組合せ、複数のマイクロプロセッサ、DSPコアと連携する1つもしくは複数のマイクロプロセッサ、または任意の他のそのような構成として実装され得る。
【００３９】
本明細書で開示される実施形態は、ハードウェアで具現化されてよく、ハードウェアに記憶される命令により具現化されてよく、たとえば、ランダムアクセスメモリ(RAM)、フラッシュメモリ、読取り専用メモリ(ROM)、電気的にプログラム可能なROM(EPROM)、電気的に消去可能なプログラム可能ROM(EEPROM)、レジスタ、ハードディスク、リムーバブルディスク、CD-ROM、または、当技術分野で知られている任意の他の形態のコンピュータ可読媒体に存在し得る。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替形態において、記憶媒体はプロセッサと一体であり得る。プロセッサおよび記憶媒体はASIC内に存在することができる。ASICは遠隔局に存在し得る。代替として、プロセッサおよび記憶媒体は、遠隔局、基地局、またはサーバの中に個別の構成要素として存在し得る。
【００４０】
本明細書の例示的な実施形態のいずれかで説明した動作ステップは、例および考察を提供するために説明したものであることにも留意されたい。説明した動作は、例示された順序以外の多くの異なる順序で実行されてもよい。さらに、単一の動作ステップで説明した動作は、実際には、いくつかの異なるステップで実行され得る。加えて、例示的な実施形態において論じられた1つまたは複数の動作ステップは、組み合わされてもよい。フローチャート図において例示される動作ステップは、当業者に容易に明らかとなるような多くの異なる修正を受けてもよいことを理解されたい。情報および信号は、多種多様な技術および技法のいずれかを使用して表され得ることも、当業者には理解されよう。たとえば、上記の説明全体にわたって言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場もしくは磁性粒子、光学場もしくは光学粒子、またはそれらの任意の組合せによって表され得る。
【００４１】
本開示の前述の説明は、任意の当業者が本開示を作成または使用できるように提供されている。本開示への様々な修正が当業者には容易に明らかになり、本明細書で定義される一般原理は、本開示の趣旨および範囲を逸脱することなく他の変形形態に適用され得る。したがって、本開示は、本明細書で説明される例および設計に限定されるものではなく、本明細書で開示される原理および新規の特徴に一致する最大の範囲を与えられるものである。
【符号の説明】
【００４２】
10  6T SRAM
12  第1のインバータ
14  第2のインバータ
16  ワードライン
18  第1のパスゲート(PG)トランジスタ(PG1)、トランジスタ、PGトランジスタ
20  第2のPGトランジスタ(PG2)、トランジスタ、PGトランジスタ
22  ビットライン
24  ビットライン
26  第1のプルアップ(PU)トランジスタ(PU1)、トランジスタ
28  第1のプルダウン(PD)トランジスタ(PD1)、トランジスタ
30  第2のPUトランジスタ(PU2)、トランジスタ
32  第2のPDトランジスタ(PD2)、トランジスタ
34  電源VDD
36  グランド
38  基盤
40  p型ウェル
42  p型ウェル
44  n型ウェル
46  コンタクト
50  SRAM
52  第1のインバータ、インバータ
54  第2のインバータ、インバータ
56  ワードライン
58  第1のPGトランジスタ(PG1)、トランジスタ、PGトランジスタ
60  第2のPGトランジスタ(PG2)、トランジスタ、PGトランジスタ
62  ビットライン
64  ビットラインバー
66  第1のPUトランジスタ(PU1)、トランジスタ、PGトランジスタ
68  第1のPDトランジスタ(PD1)、トランジスタ、PGトランジスタ
70  第2のPUトランジスタ(PU2)、トランジスタ、PGトランジスタ
72  第2のPDトランジスタ(PD2)、トランジスタ
76  グランド
78  PUバックゲート
80  PUバックゲート
82  基盤
84  p型ウェル
86  p型ウェル
88  n型ウェル
90  コンタクト
92  シャロートレンチアイソレーション(STI)
100  SRAM
102  第1のインバータ、インバータ
104  第2のインバータ、インバータ
106  第1のPGトランジスタ、PGトランジスタ
108  第1のPUトランジスタ、PGトランジスタ
110  第1のPDトランジスタ
112  第2のPGトランジスタ、PGトランジスタ
114  第2のPUトランジスタ
116  第2のPDトランジスタ
118  ワードライン
120  ビットラインソース
121  SRAM
122  ビットラインバーソース
122  ビットラインバーソース
123  第1のインバータ
124  第2のインバータ
126  第1のPGトランジスタ、トランジスタ
126'  バックゲート
128  第1のPUトランジスタ、PUトランジスタ、トランジスタ
128'  バックゲート
130  第1のPDトランジスタ、トランジスタ
130'  バックゲート
132  第2のPGトランジスタ、トランジスタ
132'  バックゲート
134  第2のPUトランジスタ、PUトランジスタ
134'  バックゲート
136  第2のPDトランジスタ、トランジスタ
136'  バックゲート
138  ビットラインソース
140  ビットラインバーソース
142  書込みドライバ
144  第1の出力
146  第2の出力
148  アクティブ領域
150  STI
152  コンタクト
170  プロセッサベースのシステム
172  中央処理装置(CPU)
174  プロセッサ
176  キャッシュメモリ
178  システムバス
180  メモリコントローラ
182  メモリシステム
184  入力デバイス
186  出力デバイス
188  ネットワークインターフェースデバイス
190  ディスプレイコントローラ
192  インターネット
194  メモリユニット
196  ディスプレイ
198  ビデオプロセッサ
【要約】
読出し優先セル構造と書込みドライバとを備えたスタティックランダムアクセスメモリ(SRAM)が開示される。一実施形態では、SRAMは6トランジスタビットセルを有する。読出し優先ビットセルは、各々がプルアップトランジスタと、プルダウントランジスタと、パスゲートトランジスタとを有する、2つのインバータを提供することによって実装される。各プルアップトランジスタはフィードバックループに関連付けられる。フィードバックループは、ランダムスタティックノイズマージンを改善する。各トランジスタは幅と長さとを有する。パスゲートトランジスタの長さが増大される。プルダウントランジスタの幅は、互いに等しく、また、パスゲートトランジスタの幅に等しい。先行技術の設計と比べて、パスゲートトランジスタおよびプルダウントランジスタの幅を増大することも可能である。書込み支援回路を使用して、性能を改善することもできる。【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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