(57)【特許請求の範囲】
【請求項１】
印加電流、印加電圧及び印加磁場のうち少なくとも一つによって可変的な磁化方向を有する少なくとも１層の磁性層を含み、所定の周波数を有した発振信号を生成する発振部と、
前記発振信号を差動増幅し、出力信号を提供する出力端子と、を含み、
前記出力端子は、前記発振部と同じ基板上に集積され、
前記出力端子は、
前記発振信号に対して同一位相を有する非反転増幅信号を生成する非反転増幅部と、前記発振信号に対して反転位相を有する反転増幅信号を生成する反転増幅部と、を含む第１増幅部と、
前記非反転増幅信号及び前記反転増幅信号を差動増幅し、第１出力信号及び第２出力信号を生成し、前記第１出力信号及び第２出力信号を前記出力信号として提供する第２増幅部と、を含むことを特徴とする発振器。
【請求項２】
前記出力端子は、
前記非反転増幅信号及び前記増幅信号が同じ電圧レベルを基準に発振するように、前記非反転増幅信号及び前記増幅信号の電圧レベルを調節し、第１バイアス信号及び第２バイアス信号を提供するバイアス回路をさらに含み、
前記差動増幅部は、前記第１バイアス信号及び第２バイアス信号を差動増幅し、前記第１出力信号及び第２出力信号を生成することを特徴とする請求項１に記載の発振器。
【請求項３】
前記非反転増幅部は、
前記発振信号が印加されるゲート、第１電圧端子に連結されるドレイン、及び前記非反転増幅信号を出力する非反転出力ノードに連結されるソースを有する第１トランジスタと、
前記非反転出力ノードを介して、前記第１トランジスタと直列連結される第２トランジスタと、を含み、
前記反転増幅部は、
前記発振信号が印加されるゲート、第２電圧端子に連結されるソース、及び前記反転増幅信号を出力する反転出力ノードに連結されるドレインを有する第３トランジスタと、
前記反転出力ノードを介して、前記第３トランジスタと直列連結される第４トランジスタと、を含むことを特徴とする請求項２に記載の発振器。
【請求項４】
前記バイアス回路は、
前記非反転出力ノードと第１バイアス出力ノードとの間に連結された第１キャパシタ、及び前記第１バイアス出力ノードに連結された第１抵抗を含み、前記第１バイアス出力ノードで、前記第１バイアス信号を提供する第１バイアス回路と、
前記反転出力ノードと第２バイアス出力ノードとの間に連結された第２キャパシタ、及び前記第２バイアス出力ノードに連結された第２抵抗を含み、前記第２バイアス出力ノードで、前記第２バイアス信号を提供する第２バイアス回路を含むことを特徴とする請求項３に記載の発振器。
【請求項５】
前記差動増幅部は、
前記第１バイアス信号が印加されるゲート、及び第１出力ノードに連結されるドレインを有する第１トランジスタと、
前記第２バイアス信号が印加されるゲート、及び第２出力ノードに連結されるドレインを有する第２トランジスタと、
電源電圧端子と前記第１出力ノードとの間に連結される第１負荷と、
前記電源電圧端子と前記第２出力ノードとの間に連結される第２負荷と、
前記第１トランジスタのソース及び第２トランジスタのソースに共通して連結されるドレインを有し、前記第１トランジスタ及び第２トランジスタに電流を提供する第３トランジスタと、を含むことを特徴とする請求項２に記載の発振器。
【請求項６】
前記発振部は、
前記印加電流を提供する電流源と、
前記印加電流を基にして、前記発振信号を生成する少なくとも１つの発振素子と、を含むことを特徴とする請求項１に記載の発振器。
【請求項７】
前記少なくとも１つの発振素子は、
前記印加電流、前記印加電圧及び前記印加磁場のうち少なくとも一つによって可変的な磁化方向を有する第１磁性層と、
固定された磁化方向を有する第２磁性層と、
前記第１磁性層と前記第２磁性層との間に配された非磁性層と、を含むことを特徴とする請求項６に記載の発振器。
【請求項８】
前記第１磁性層の磁気モーメントは、前記印加電流、前記印加電圧及び前記印加磁場のうち少なくとも一つによって歳差運動を行い、それによって、前記少なくとも１つの発振素子の抵抗が周期的に変更されることによって、前記少なくとも１つの発振素子は、前記発振信号を生成することを特徴とする請求項７に記載の発振器。
【請求項９】
前記第２磁性層は、
前記非磁性層に隣接するように配され、第１磁化方向を有する第１固定層と、
前記第１固定層に隣接するように配された分離層と、
前記分離層に隣接するように配され、前記第１磁化方向と反対になる第２磁化方向を有する第２固定層と、を含むことを特徴とする請求項７に記載の発振器。
【請求項１０】
前記第２磁性層は、
前記非磁性層に隣接するように配された固定層と、
前記固定層に隣接するように配される反強磁性層と、を含み、
前記固定層の磁化方向は、前記反強磁性層の最上部磁気モーメントの方向に固定されることを特徴とする請求項７に記載の発振器。
【請求項１１】
印加電流、印加電圧及び印加磁場のうち少なくとも一つによって可変的な磁化方向を有する少なくとも１層の磁性層を含む発振素子を含む発振器の動作方法であって、
前記発振素子に所定方向を有した電流を印加する段階と、
前記電流の方向を基として行われる前記磁性層の磁気モーメントの歳差運動を利用し、所定の周波数を有した発振信号を生成する段階と、
前記発振器の出力端子を使用し、前記発振信号を差動増幅することによって出力信号を提供する段階と、を含み、
前記出力端子は、前記発振器と同じ基板上に集積され、
前記出力信号を提供する段階は、
前記発振信号に対して同一位相を有する非反転増幅信号、及び前記発振信号に対して反転位相を有する反転増幅信号を生成する段階と、
前記非反転増幅信号及び前記反転増幅信号を差動増幅し、第１出力信号及び第２出力信号を生成し、前記第１出力信号及び第２出力信号を、前記出力信号として提供する段階と、を含むことを特徴とする発振器の動作方法。
【請求項１２】
前記出力信号を提供する段階は、
前記非反転増幅信号及び前記増幅信号が同じ電圧レベルを基準に発振するように、前記非反転増幅信号及び前記増幅信号の電圧レベルを調節し、第１バイアス信号及び第２バイアス信号を提供する段階をさらに含み、
前記第１出力信号及び第２出力信号を前記出力信号として提供する段階は、前記第１バイアス信号及び第２バイアス信号を差動増幅し、前記第１出力信号及び第２出力信号を生成することを特徴とする請求項１１に記載の発振器の動作方法。
【請求項１３】
前記発振信号に対する前記非反転増幅信号及び前記反転増幅信号の利得は、１であり、前記発振信号に対する前記第１出力信号及び第２出力信号の利得は、１より大きいことを特徴とする請求項１１に記載の発振器の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は発振器に係り、さらに詳細には、周波数可変性を有する発振器及び該発振器の動作方法に関する。
【背景技術】
【０００２】
発振器は、一定の周波数を有した信号を生成する装置であり、移動通信端末機、衛星及びレーダ通信機器、無線ネットワーク機器、自動車用通信機器のような無線通信システム、またはアナログ音響合成装置に利用されうる。発振器を具現する過程で考慮せねばならない要素は、品質係数（quality factor）、出力電力（output power）及び位相ノイズ（phase noise）などがある。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明が解決しようとする課題は、出力信号の利得を向上させ、信号対ノイズ比（signal-to-noise ratio）を上昇させ、高周波数領域で動作可能な発振器及びその動作方法を提供するところにある。
【課題を解決するための手段】
【０００４】
前記課題を解決するための本発明の一実施形態による発振器は、印加電流、印加電圧及び印加磁場のうち少なくとも一つによって可変的な磁化方向を有する少なくとも１層の磁性層を含み、所定の周波数を有した発振信号を生成する発振部と、前記発振部と同じ基板上に集積され、前記発振信号を差動増幅し、出力信号を提供する出力端子と、を含む。
【０００５】
一部の実施形態において、前記出力端子は、前記発振信号に対して同一位相を有する非反転増幅信号を生成する非反転増幅部、及び前記発振信号に対して反転位相を有する反転増幅信号を生成する反転増幅部を含む第１増幅部と、前記非反転増幅信号及び前記反転増幅信号を差動増幅し、第１出力信号及び第２出力信号を生成し、前記第１出力信号及び第２出力信号を前記出力信号として提供する第２増幅部と、を含むことができる。
【０００６】
一部の実施形態において、前記出力端子は、前記非反転増幅信号及び前記増幅信号が同じ電圧レベルを基準に発振するように、前記非反転増幅信号及び前記増幅信号の電圧レベルを調節し、第１バイアス信号及び第２バイアス信号を提供するバイアス回路をさらに含み、前記差動増幅部は、前記第１バイアス信号及び第２バイアス信号を差動増幅し、前記第１出力信号及び第２出力信号を生成することができる。
【０００７】
一部の実施形態において、前記非反転増幅部は、前記発振信号が印加されるゲート、第１電圧端子に連結されるドレイン、及び前記非反転増幅信号を出力する非反転出力ノードに連結されるソースを有する第１トランジスタと、前記非反転出力ノードを介して、前記第１トランジスタと直列連結される第２トランジスタと、を含み、前記反転増幅部は、前記発振信号が印加されるゲート、第２電圧端子に連結されるソース、及び前記反転増幅信号を出力する反転出力ノードに連結されるドレインを有する第３トランジスタと、前記反転出力ノードを介して、前記第３トランジスタと直列連結される第４トランジスタと、を含むことができる。
【０００８】
一部の実施形態において、前記バイアス回路は、前記非反転出力ノードと第１バイアス出力ノードとの間に連結された第１キャパシタ、及び前記第１バイアス出力ノードに連結された第１抵抗を含み、前記第１バイアス出力ノードで、前記第１バイアス信号を提供する第１バイアス回路と、及び前記反転出力ノードと第２バイアス出力ノードとの間に連結された第２キャパシタ、及び前記第２バイアス出力ノードに連結された第２抵抗を含み、前記第２バイアス出力ノードで、前記第２バイアス信号を提供する第２バイアス回路と、を含むことができる。
【０００９】
一部の実施形態において、前記差動増幅部は、前記第１バイアス信号が印加されるゲート、及び第１出力ノードに連結されるドレインを有する第１トランジスタと、前記第２バイアス信号が印加されるゲート、及び第２出力ノードに連結されるドレインを有する第２トランジスタと、電源電圧端子と前記第１出力ノードとの間に連結される第１負荷と、前記電源電圧端子と前記第２出力ノードとの間に連結される第２負荷と、前記第１トランジスタのソース及び第２トランジスタのソースに共通して連結されるドレインを有し、前記第１トランジスタ及び第２トランジスタに電流を提供する第３トランジスタと、を含むことができる。
【００１０】
一部の実施形態において、前記発振部は、前記印加電流を提供する電流源と、前記印加電流を基にして、前記発振信号を生成する少なくとも１つの発振素子と、を含むことができる。
【００１１】
一部の実施形態において、前記少なくとも１つの発振素子は、前記印加電流、前記印加電圧及び前記印加磁場のうち少なくとも一つによって可変的な磁化方向を有する第１磁性層と、固定された磁化方向を有する第２磁性層と、前記第１磁性層と前記第２磁性層との間に配された非磁性層と、を含むことができる。
【００１２】
一部の実施形態において、前記第１磁性層の磁気モーメントは、前記印加電流、前記印加電圧及び前記印加磁場のうち少なくとも一つによって歳差運動を行い、それにより、前記少なくとも１つの発振素子の抵抗が周期的に変更されることによって、前記少なくとも１つの発振素子は、前記発振信号を生成することができる。
【００１３】
一部の実施形態において、前記第２磁性層は、前記非磁性層に隣接するように配され、第１磁化方向を有する第１固定層と、前記第１固定層に隣接するように配された分離層と、前記分離層に隣接するように配され、前記第１磁化方向と反対になる第２磁化方向を有する第２固定層と、を含むことができる。
【００１４】
一部の実施形態において、前記第２磁性層は、前記非磁性層に隣接するように配された固定層と、前記固定層に隣接するように配される反強磁性層と、を含み、前記固定層の磁化方向は、前記反強磁性層の最上部磁気モーメントの方向に固定することができる。
【００１５】
また、前記課題を解決するための本発明の他の実施形態による発振器は、印加電流、印加電圧及び印加磁場のうち少なくとも一つによって可変的な磁化方向を有する少なくとも１層の磁性層を含み、所定の周波数を有した発振信号を生成する発振部と、前記発振部と同じ基板上に集積され、前記発振信号を増幅して出力信号を提供する出力端子と、を含み、前記出力端子は、前記発振信号を増幅して増幅信号を提供する第１増幅部と、前記増幅発振信号を増幅し、前記出力信号を提供する第２増幅部と、を含む。
【００１６】
一部の実施形態において、前記出力端子は、前記増幅信号の電圧レベルを調節してバイアス信号を提供するバイアス回路をさらに含み、前記第２増幅部は、前記バイアス信号を増幅し、前記出力信号を提供できる。
【００１７】
一部の実施形態において、前記第２増幅部は、前記バイアス信号が印加されるゲート、及び前記出力信号が提供される出力ノードに連結されるドレインを有する第１ ＮＭＯＳトランジスタと、前記第１ ＮＭＯＳトランジスタのソースと連結されるドレイン、及び接地電圧端子に連結されるソースを有する第２ ＮＭＯＳトランジスタと、電源電圧端子と前記出力ノードとの間に連結される抵抗と、を含むことができる。
【００１８】
一部の実施形態において、前記第１増幅部は、前記発振信号に対して同一位相を有する非反転増幅信号を前記増幅信号として提供することができる。他の実施形態において、前記第１増幅部は、前記発振信号に対して反転位相で、反転増幅信号を前記増幅信号として提供することができる。
【００１９】
また、前記課題を解決するための本発明の一実施形態による発振器の動作方法は、印加電流、印加電圧及び印加磁場のうち少なくとも一つによって可変的な磁化方向を有する少なくとも１層の磁性層を含む発振素子と、前記発振素子と同じ基板上に集積される出力端子と、を含む発振器の動作方法であって、前記発振素子に所定方向を有した電流を印加する段階と、前記電流の方向を基として行われる前記磁性層の磁気モーメントの歳差運動を利用し、所定の周波数を有した発振信号を生成する段階と、前記発振信号を差動増幅して出力信号を提供する段階と、を含む。
【００２０】
一部の実施形態において、前記出力信号を提供する段階は、前記発振信号に対して同一位相を有する非反転増幅信号、及び前記発振信号に対して反転位相を有する反転増幅信号を生成する段階と、前記非反転増幅信号及び前記反転増幅信号を差動増幅し、第１出力信号及び第２出力信号を生成し、前記第１出力信号及び第２出力信号を前記出力信号として提供する段階と、を含むことができる。
【００２１】
一部の実施形態において、前記出力信号を提供する段階は、前記非反転増幅信号及び前記増幅信号が同じ電圧レベルを基準に発振するように、前記非反転増幅信号及び前記増幅信号の電圧レベルを調節し、第１バイアス信号及び第２バイアス信号を提供する段階をさらに含み、前記第１出力信号及び第２出力信号を前記出力信号として提供する段階は、前記第１バイアス信号及び第２バイアス信号を差動増幅し、前記第１出力信号及び第２出力信号を生成することができる。
【００２２】
一部の実施形態において、前記発振信号に対する前記非反転増幅信号及び前記反転増幅信号の利得は１であり、前記発振信号に対する前記第１出力信号及び第２出力信号の利得は１より大きくありうる。
【発明の効果】
【００２３】
本発明によれば、発振部と出力端子とを含む発振器を同じ基板上に集積することによって、発振部と出力端子とをＣＭＯＳ（complementary metal-oxide semiconductor）製造工程を利用して形成できるので、発振器の製造工程を単純化させることができる。さらに、発振部と出力端子との配線を短く具現することができるので、発振部と出力端子との信号干渉を最小化させることができる。
【００２４】
また、本発明によれば、発振部で生成された発振信号を差動増幅して出力信号を提供することによって、出力信号の利得を向上させ、信号対ノイズ比を上昇させ、高周波数領域で動作可能に発振器を具現することができる。さらに、発振部で生成された発振信号を差動増幅することによって、シングルエンディド出力（single ended output）を利用する場合より、測定誤差を低減させ、共通モード除去比（ＣＭＲＲ：common-mode rejection ratio）を上昇させることができる。
【００２５】
また、本発明によれば、発振部で生成された発振信号をシングルエンディド出力を利用して出力する場合、ＮＭＯＳトランジスタで増幅部を具現することによって、高速で動作可能に発振器を具現することができる。
【図面の簡単な説明】
【００２６】
【図１】本発明の一実施形態による発振器を概略的に示すブロック図である。
【図２】図１の発振器に含まれた発振部の一例を示す図面である。
【図３】図１の発振器に含まれた発振部の他の例を示す図面である。
【図４】図１の発振器の一実施形態を詳細に示すブロック図である。
【図５】図４の発振器の一例を示す回路図である。
【図６】図５の発振器に含まれた発振部から出力される発振信号を示すタイミング図である。
【図７Ａ】図５の発振器に含まれた非反転増幅部から出力される非反転増幅信号を示すタイミング図である。
【図７Ｂ】図５の発振器に含まれた反転増幅部から出力される反転増幅信号示すタイミング図である。
【図８Ａ】図５の発振器に含まれた第１バイアス回路から出力される第１バイアス信号を示すタイミング図である。
【図８Ｂ】図５の発振器に含まれた第２バイアス回路から出力される第２バイアス信号を示すタイミング図である。
【図９Ａ】図５の発振器に含まれた第２増幅部から出力される第１出力信号を示すタイミング図である。
【図９Ｂ】図５の発振器に含まれた第２増幅部から出力される第２出力信号を示すタイミング図である。
【図１０】図５の発振器に含まれた第２増幅部から出力される第１出力信号と第２出力信号との差を示すタイミング図である。
【図１１】図１の発振器の他の実施形態を詳細に示すブロック図である。
【図１２】図１１の発振器の一例を示す回路図である。
【図１３】図１１の発振器に含まれた発振部から出力される発振信号を示すタイミング図である。
【図１４】図１１の発振器に含まれた第１増幅部から出力される増幅信号を示すタイミング図である。
【図１５】図１１の発振器に含まれたバイアス回路から出力されるバイアス信号を示すタイミング図である。
【図１６】図１１の発振器に含まれた第２増幅部から出力される出力信号を示すタイミング図である。
【図１７】図１１の発振器の他の例を示す回路図である。
【図１８】図１７の発振器に含まれた発振部から出力される発振信号を示すタイミング図である。
【図１９】図１７の発振器に含まれた第１増幅部から出力される増幅信号を示すタイミング図である。
【図２０】図１７の発振器に含まれたバイアス回路から出力されるバイアス信号を示すタイミング図である。
【図２１】図１７の発振器に含まれた第２増幅部から出力される出力信号を示すタイミング図である。
【図２２】本発明の一実施形態による発振器の動作方法を示すフローチャートである。
【発明を実施するための形態】
【００２７】
以下、添付した図面を参照しつつ、本発明による望ましい実施形態について説明することによって、本発明について詳細に説明する。しかし、本発明は、以下で開示される実施形態に限定されるものではなく、互いに異なる多様な形態で具現されるものであり、ただ本実施形態は、本発明の開示を完全なものにし、当業者に発明の範疇を完全に知らせるために提供されるものである。図面で構成要素は、説明の便宜のためにその大きさが誇張されうる。
【００２８】
図１は、本発明の一実施形態による発振器を概略的に示すブロック図である。
【００２９】
図１を参照すれば、発振器（oscillator）１は、発振部（oscillating unit）１０、及び出力端子（output stage）２０を含むことができる。本実施形態で、発振部１０及び出力端子２０は、同じ基板上に集積されうる。それにより、発振部１０及び出力端子２０は、同じ基板上で、ＣＭＯＳ（complementary metal-oxide semiconductor）製造工程を利用して形成することができるので、発振器１の製造工程を単純化させることができる。また、発振部１０と出力端子２０との配線を短く具現することができるので、発振部１０と出力端子２０との信号干渉を最小化でき、これにより、出力端子２０から出力される出力信号でノイズを低減させることができる。
【００３０】
発振部１０は、少なくとも１つの発振素子１１及び電流源（current source）１２を含むことができる。具体的には、発振部１０は、印加電流、印加電圧及び印加磁場のうち少なくとも一つによって可変的な磁化方向を有する少なくとも１層の磁性層を含み、所定の周波数を有した発振信号ＯＳＣを生成することができる。発振部１０の構成及び動作についての説明は、以下で、図２及び図３を参照しつつ詳述する。
【００３１】
出力端子２０は、発振部１０で生成された発振信号ＯＳＣを所定レベルに増幅し、出力信号ＯＵＴを生成することができる。これにより、発振信号ＯＳＣに対する出力信号ＯＵＴの利得は、１より大きい値を有することができる。一実施形態で、出力端子２０は、差動信号（differential signaling）法を利用して、発振信号ＯＳＣを差動増幅することができる。他の実施形態で、出力端子２０は、シングルエンディド方法を利用して、発振信号ＯＳＣを増幅することもできる。
【００３２】
図２は、図１の発振器に含まれた発振部の一例を示している。
【００３３】
図２を参照すれば、発振部１０Ａは、少なくとも１つの発振素子１１及び電流源１２を含むことができる。本実施形態で、発振部１０Ａは、１つの発振素子１１を含むと図示されているが、本発明はこれに限定されるものではなく、発振部１０Ａは、複数の発振素子を含むことができ、このとき、複数の発振素子は、互いに直列連結、並列連結または直列／並列連結を行うことができる。
【００３４】
少なくとも１つの発振素子１１は、第１磁性層１１１、非磁性層１１２及び第２磁性層１１３を含むスピンバルブ（spin valve）の形態で具現することができる。発振素子１１で第１磁性層１１１は、第２磁性層１１３の上部に配され、これにより、発振素子１１は、第２磁性層１１３、非磁性層１１２及び第１磁性層１１１が順次に積層された構造を有することができる。
【００３５】
図示されていないが、第１磁性層１１１の上部及び第２磁性層１１３の下部には、電極層が配されうる。しかし、第１磁性層１１１または第２磁性層１１３の電気抵抗が十分に低い場合には、第１磁性層１１１または第２磁性層１１３自体を電極として使用することができるので、第１磁性層１１１または第２磁性層１１３上に、別途の電極層を配さないこともある。
【００３６】
第１磁性層１１１は、印加電流、印加電圧及び印加磁場のうち少なくとも一つによって磁化方向が可変的な自由層（free layer）でありうる。本実施形態で、発振素子１１は、１層の第１磁性層１１１を含むが、本発明は、これに限定されるものではい。他の実施形態で、発振素子１１は、少なくとも２層以上の第１磁性層１１１を含むことができ、このとき、少なくとも２層の第１磁性層１１１それぞれの間には、絶縁層または導電層のような分離層が配されうる。
【００３７】
第１磁性層１１１は、垂直磁気異方性（perpendicular magnetic anisotropy）または水平磁気異方性（in-plane magnetic anisotropy）を有することができる。第１磁性層１１１が垂直磁気異方性を有する場合、第１磁性層１１１は、例えば、ＣｏＰｔまたはＣｏＣｒＰｔのような、コバルト（Ｃｏ）を含む合金から形成された合金層であるか、コバルト（Ｃｏ）またはコバルト（Ｃｏ）合金のうち少なくとも一つを含む層と、白金（Ｐｔ）、ニッケル（Ｎｉ）及びパラジウム（Ｐｄ）のうち少なくとも一つを含む層とが交互に積層された多層構造でありうる。一方、第１磁性層１１１が水平磁気異方性を有する場合、第１磁性層１１１は、例えば、ＣｏＦｅＢまたはＮｉＦｅのように、コバルト（Ｃｏ）、ニッケル（Ｎｉ）及び鉄（Ｆｅ）のうち少なくとも一つを含む物質層でありうる。しかし、第１磁性層１１１の構成は、前述の例示に限定されるものではなく、一般的に磁性素子に適用される自由層物質は、第１磁性層１１１の物質として適用されうる。
【００３８】
非磁性層１１２は、第１磁性層１１１と第２磁性層１１３との間に配され、導電層または絶縁層でもって具現されうる。非磁性層１１２が導電層でもって具現される場合、例えば、非磁性層１１２は、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）及びそれらの混合物のうち少なくとも一つを含む層であり、このとき、発振素子１１は、ＧＭＲ（giant magnetroresistance）構造を有することができる。一方、非磁性層１１２が絶縁層でもって具現される場合、例えば、非磁性層１１２は、マグネシウム酸化物（ＭｇＯ）またはアルミニウム酸化物（ＡｌＯｘ）のような酸化物を含む層であり、このとき、発振素子１１は、ＴＭＲ（tunneling magnetroresistance）構造を有することができる。
【００３９】
第２磁性層１１３は、固定された磁化方向を有する固定層（pinned layer）でありうる。本実施形態で、第２磁性層１１３は、第１固定層１１３ａ、分離層１１３ｂ及び第２固定層１１３ｃの積層構造を有することができる。このとき、第１固定層１１３ａと第２固定層１１３ｃは、交換結合（exchange coupling）をなし、これにより、第１固定層１１３ａと第２固定層１１３ｃは、互いに反対方向に固定された磁化方向を有することができる。本実施形態で、第２固定層１１３ｃは、Ｘ軸の反対方向に固定された磁化方向を有し、それにより、第１固定層１１３ａは、Ｘ軸方向に固定された磁化方向を有することができる。
【００４０】
例えば、第１固定層１１３ａ及び第２固定層１１３ｃは、コバルト（Ｃｏ）、鉄（Ｆｅ）及びニッケル（Ｎｉ）のうち少なくとも一つを含む強磁性（ferromagnetic）物質から形成され、分離層１１３ｂは、ルテニウム（Ｒｕ）またはクロム（Ｃｒ）のような導電物質から形成されうる。本実施形態で、第１固定層１１３ａ及び第２固定層１１３ｃは、コバルト（Ｃｏ）を含み、分離層１１３ｂは、ルテニウム（Ｒｕ）を含むことによって、第２磁性層１１３は、Ｃｏ／Ｒｕ／Ｃｏの積層構造を有することができる。
【００４１】
電流源１２は、少なくとも１つの駆動トランジスタ１２ａを含むことができる。このとき、少なくとも１つの駆動トランジスタ１２ａは、発振素子１１に連結されるドレイン、発振素子１１の駆動を制御する制御信号ＣＯＮ１が印加されるゲート、及び接地端子に連結されたソースを有するＮＭＯＳ（negative metal oxide semiconductor）トランジスタでありうる。制御信号ＣＯＮ１が活性化されれば、駆動トランジスタ１２ａはターンオンされ、これにより、駆動トランジスタ１２ａは、発振素子１１に電流を提供することができる。本実施形態で、駆動トランジスタ１２ａのドレインは、発振素子１１の発振出力ノードＮ１、すなわち、第２磁性層１１３に連結されうる。
【００４２】
以下では、少なくとも１つの発振素子１１の動作について詳述する。本実施形態で、少なくとも１つの発振素子１１は、電源電圧端子と発振出力ノードＮ１との間に連結されうる。具体的には、第１磁性層１１１は、電源電圧端子に連結され、第１磁性層１１１には、電源電圧が印加され、第２磁性層１１３の第２固定層１１３ｃは、発振出力ノードＮ１に連結されうる。それにより、電流Ｉは、Ｙ軸の反対方向、すなわち、第１磁性層１１１から第２磁性層１１３の方向に印加され、電子ｅ−は、Ｙ軸方向、すなわち、第２磁性層１１３から第１磁性層１１１の方向に移動することができる。
【００４３】
第２磁性層１１３を通過した電子ｅ−は、第１固定層１１３ａと同じスピン方向、すなわち、Ｘ軸方向のスピン方向を有することができ、それにより、第１磁性層１１１にＸ軸方向のスピントルク（spin torque）を印加することができる。かようなスピントルクによって、第１磁性層１１１の磁気モーメントは、摂動（perturbation）することができる。一方、発振素子１１に、別途の外部磁場を印加せずとも、第１固定層１１３ａによって、第１磁性層１１１には、Ｘ軸の反対方向の漏れ磁場（stray field）が印加されうる。かような漏れ磁場によって、第１磁性層１１１の磁気モーメントに、復元力（restoring force）が印加されうる。
【００４４】
このように、第１磁性層１１１には、Ｘ軸方向のスピントルクと、Ｘ軸の反対方向の漏れ磁場とが印加され、スピントルクによって、第１磁性層１１１の磁気モーメントが摂動しようとする力と、漏れ磁場によって、第１磁性層１１１の磁気モーメントが復元しようとする力とが均衡をなしつつ、第１磁性層１１１の磁気モーメントの軸は、特定軌道を描きつつ回転することができる。このとき、磁気モーメントの軸方向は、磁化方向と同じものであると見ることができ、磁気モーメントの歳差運動（precession）は、磁化方向の回転と見ることができる。
【００４５】
かような磁気モーメントの歳差運動によって、第１磁性層１１１の磁化方向と、第２磁性層１１３の磁化方向とがなす角度は、周期的に変更され、それによって、発振素子１１の電気抵抗は、周期的に変更されうる。結果的に、発振素子１１は、所定の周波数を有した発振信号ＯＳＣを生成することができる。かような発振素子１１は、既存のＬＣ発振器及びＦＢＡＲ（film bulk acoustic resonator）発振器に比べ、小型に製造でき、高い品質係数を有し、周波数可変性を有するという長所がある。
【００４６】
図３は、図１の発振器に含まれた発振部の他の例を示している。
【００４７】
図３を参照すれば、発振部１０Ｂは、少なくとも１つの発振素子１１’及び電流源１２を含むことができる。本実施形態による発振部１０Ｂは、図２に図示されている発振部１０Ａの変形実施形態であり、以下では、図２に図示されている発振部１０Ａとの差異点を中心に説明する。具体的には、本実施形態による発振部１０Ａと、図２に図示されている発振部１０Ａの差異点は、発振素子１１’の構成にある。従って、電流源１２についての詳細な説明は省略する。
【００４８】
発振素子１１’は、第１磁性層１１１、非磁性層１１２及び第２磁性層１１３’を含むことができ、第２磁性層１１３’は、強磁性層１１３ａ及び反強磁性（anti-ferromagnetism）層１１３ｄを含むことができる。ここで、強磁性層１１３ａは、図２に図示されている第１磁性層１１３ａと実質的に同一に具現されうる。反強磁性層１１３ｄは、例えば、ＩｎＭｎ、ＦｅＭｎのようなマンガン（Ｍｎ）系の物質を含むことができる。しかし、反強磁性層１１３ｄの構成は、マンガン（Ｍｎ）系の物質に限定されるものではなく、反強磁性特性を有する物質であるならば、いずれのものでも、反強磁性層１１３ｄの物質として適用されうる。
【００４９】
反強磁性層１１３ｄでの原子の磁気モーメントは、規則的にフォワード方向及びリバース方向に配列される特性を有するが、強磁性層１１３ａの磁化方向は、隣接した反強磁性層１１３ｄの最上部磁気モーメント方向に固定されうる。本実施形態で、反強磁性層１１３ｄの最上部磁気モーメント方向は、Ｘ軸の反対方向であり、それによって、強磁性層１１３ａの磁化方向は、Ｘ軸方向に固定されうる。
【００５０】
図４は、図１の発振器の一実施形態を詳細に示すブロック図である。
【００５１】
図４を参照すれば、発振器１Ａは、発振部１０及び出力端子２０ａを含み、出力端子２０ａは、第１増幅部２１ａ、バイアス回路２２ａ及び第２増幅部２３ａを含むことができる。ここで、発振部１０は、図１ないし図３を参照しつつ説明したように具現されうるが、これについての詳細な説明は省略する。
【００５２】
第１増幅部２１ａは、非反転増幅部２１１及び反転増幅部２１２を含むことができ、発振部１０で生成された発振信号ＯＳＣを受信し、互いに反対になる極性を有する差動入力を生成することができる。具体的には、非反転増幅部２１１は、発振信号ＯＳＣに対して同一位相を有する非反転増幅信号ｎＩＮＶを生成でき、反転増幅部２１２は、発振信号ＯＳＣに対して反転位相を有する反転増幅信号ＩＮＶを生成することができる。このとき、非反転増幅部２１１及び反転増幅部２１２は、ソースフォロワ（source follower）として動作することができ、非反転増幅部２１１及び反転増幅部２１２の利得は、１に近い値を有することができる。
【００５３】
バイアス回路２２ａは、第１バイアス回路２２１及び第２バイアス回路２２２を含むことができ、非反転増幅信号ｎＩＮＶ及び反転増幅信号ＩＮＶが同じ電圧レベルを基準に発振するように、非反転増幅信号ｎＩＮＶ及び反転増幅信号ＩＮＶの電圧レベルを調節することができる。具体的には、第１バイアス回路２２１は、非反転増幅信号ｎＩＮＶの電圧レベルを調節し、第１バイアス信号ＢＩＡＳ１を生成でき、第２バイアス回路２２２は、反転増幅信号ＩＮＶの電圧レベルを調節し、第２バイアス信号ＢＩＡＳ２を生成することができる。
【００５４】
第２増幅部２３ａは、第１バイアス信号ＢＩＡＳ１及び第２バイアス信号ＢＩＡＳ２を受信し、受信された第１バイアス信号ＢＩＡＳ１及び第２バイアス信号ＢＩＡＳ２を所定レベルに差動増幅し、第１出力信号ＯＵＴ１及び第２出力信号ＯＵＴ２を生成することができる。このように、第２増幅部２３ａは、第１バイアス信号ＢＩＡＳ１及び第２バイアス信号ＢＩＡＳ２を差動増幅することによって、第１出力信号ＯＵＴ１及び第２出力信号ＯＵＴ２の利得を向上させ、信号対ノイズ比を上昇させ、発振器１Ａが高周波数領域で動作可能に具現することができる。また、第２増幅部２３ａは、第１バイアス信号ＢＩＡＳ１及び第２バイアス信号ＢＩＡＳ２を差動増幅することによって、シングルエンディド出力を利用する場合と比較するとき、測定誤差を低減させることができ、共通モード除去比を上昇させることができる。
【００５５】
図５は、図４の発振器の一例を示す回路図である。図６は、図５の発振器に含まれた発振部から出力される発振信号を示すタイミング図である。図７Ａ及び図７Ｂは、図５の発振器に含まれた非反転増幅部及び反転増幅部から出力される非反転増幅信号及び反転増幅信号をそれぞれ示すタイミング図である。図８Ａ及び図８Ｂは、図５の発振器に含まれた第１バイアス回路及び第２バイアス回路から出力される第１バイアス信号及び第２バイアス信号をそれぞれ示すタイミング図である。図９Ａ及び図９Ｂは、図５の発振器に含まれた第２増幅部から出力される第１出力信号及び第２出力信号をそれぞれ示すタイミング図である。図１０は、図５の発振器に含まれた第２増幅部から出力される第１出力信号と、第２出力信号との差を示すタイミング図である。
【００５６】
図５ないし図１０を参照すれば、発振部１０は、少なくとも１つの発振素子１１及び電流源１２を含むことができる。少なくとも１つの発振素子１１は、電源電圧端子と発振出力ノードＮ１との間に連結され、電流源１２は、発振出力ノードＮ１と接地電圧端子との間に連結されうる。例えば、電源電圧端子の電圧レベルは、約１．２Ｖであり、電流源１２に印加される制御信号ＣＯＮ１の電圧レベルは、約０．５５Ｖでありうる。このとき、発振出力ノードＮ１での発振信号ＯＳＣは、図６に図示されているように発振することができ、例えば、約０．４８Ｖを基準に発振することができる。
【００５７】
出力端子２０ａは、非反転増幅部２１１、反転増幅部２１２、第１バイアス回路２２１、第２バイアス回路２２２及び第２増幅部２３ａを含むことができる。以下では、出力端子２０ａに含まれた各構成要素について詳述する。
【００５８】
非反転増幅部２１１は、互いに直列連結された第１ ＮＭＯＳトランジスタＮＭ１及び第２ ＮＭＯＳトランジスタＮＭ２を含むことができる。第１ ＮＭＯＳトランジスタＮＭ１は、発振部１０の出力ノードＮ１に連結されるゲート、第１電圧端子に連結されるドレイン、及び非反転出力ノードＮ２に連結されるソースを有することができる。例えば、第１電圧端子の電圧レベルは、約１．０Ｖでありうる。第２ ＮＭＯＳトランジスタＮＭ２は、制御信号ＣＯＮ２が印加されるゲート、非反転出力ノードＮ２に連結されるドレイン、及び第２電圧端子に連結されるソースを有することができる。例えば、第２電圧端子の電圧レベルは、約−１．０Ｖであり、制御信号ＣＯＮ２の電圧レベルは、約０．０Ｖでありうる。
【００５９】
非反転増幅部２１１は、発振部１０の発振出力ノードＮ１から発振信号ＯＳＣを受信し、発振信号ＯＳＣに対して同一位相を有する非反転増幅信号ｎＩＮＶを、非反転出力ノードＮ２で出力することができる。このとき、非反転増幅信号ｎＩＮＶは図７Ａに図示されているように発振することができ、例えば、約−０．４７Ｖを基準に発振することができる。
【００６０】
反転増幅部２１２は、互いに直列連結されたＰＭＯＳ（positive metal oxide semiconductor）トランジスタＰＭ及び第３ ＮＭＯＳトランジスタＮＭ３を含むことができる。ＰＭＯＳトランジスタＰＭは、発振部１０の発振出力ノードＮ１に連結されるゲート、第３電圧端子に連結されるソース、及び反転出力ノードＮ３に連結されるドレインを有することができる。例えば、第３電圧端子の電圧レベルは、約１．８Ｖでありうる。第３ ＮＭＯＳトランジスタＮＭ３は、制御信号ＣＯＮ３が印加されるゲート、反転出力ノードＮ３に連結されるドレイン、及び第４電圧端子に連結されるソースを有することができる。例えば、第４電圧端子は接地端子であり、制御信号ＣＯＮ３の電圧レベルは、約１．０Ｖでありうる。
【００６１】
反転増幅部２１２は、発振部１０の発振出力ノードＮ１から発振信号ＯＳＣを受信し、発振信号ＯＳＣに対して反転位相を有する反転増幅信号ＩＮＶを、反転出力ノードＮ３で出力することができる。このとき、反転増幅信号ＩＮＶは、図７Ｂに図示されているように発振することができ、例えば、約０．８６Ｖを基準に発振することができる。
【００６２】
第１バイアス回路２２１は、第１キャパシタＣ１及び第１抵抗Ｒ１を含むことができ、第１キャパシタＣ１及び第１抵抗Ｒ１は、第１バイアス出力ノードＮ４に共通して連結されうる。具体的には、第１キャパシタＣ１は、非反転出力ノードＮ２と、第１バイアス出力ノードＮ４との間に連結され、非反転増幅信号ｎＩＮＶから直流成分を除去することができる。第１抵抗Ｒ１は、第５電圧端子と第１バイアス出力ノードＮ４との間に連結され、所定の電圧レベルを基準に発振する第１バイアス信号ＢＩＡＳ１を提供することができる。
【００６３】
第１バイアス回路２２１は、非反転出力ノードＮ２から非反転増幅信号ｎＩＮＶを受信し、非反転増幅信号ｎＩＮＶで基準電圧レベルが調節された第１バイアス信号ＢＩＡＳ１を、第１バイアス出力ノードＮ４で出力することができる。このとき、第１バイアス信号ＢＩＡＳ１は、図８Ａに図示されているように発振することができる。
【００６４】
第２バイアス回路２２２は、第２キャパシタＣ２及び第２抵抗Ｒ２を含むことができ、第２キャパシタＣ２及び第２抵抗Ｒ２は、第２バイアス出力ノードＮ５に共通して連結されうる。具体的には、第２キャパシタＣ２は、反転出力ノードＮ３と第２バイアス出力ノードＮ５との間に連結され、反転増幅信号ＩＮＶから直流成分を除去することができる。第２抵抗Ｒ２は、第６電圧端子と第２バイアス出力ノードＮ５との間に連結され、所定の電圧レベルを基準に発振する第２バイアス信号ＢＩＡＳ２を提供することができる。このとき、第１抵抗Ｒ１及び第２抵抗Ｒ２は、同じ抵抗値を有することができ、第５電圧端子及び第６電圧端子は、同じ電圧レベルを有することができる。
【００６５】
第２バイアス回路２２２は、反転出力ノードＮ３から反転増幅信号ＩＮＶを受信し、反転増幅信号ＩＮＶで基準電圧レベルが調節された第２バイアス信号ＢＩＡＳ２を、第２バイアス出力ノードＮ５で出力することができる。このとき、第２バイアス信号ＢＩＡＳ２は、図８Ｂに図示されているように発振することができる。
【００６６】
第２増幅部２３ａは、第３抵抗Ｒ３及び第４抵抗Ｒ４、第４ ＮＭＯＳトランジスタＮＭ４，第５ ＮＭＯＳトランジスタＮＭ５及び第６ ＮＭＯＳトランジスタＮＭ６を含み、第１バイアス信号ＢＩＡＳ１及び第２バイアス信号ＢＩＡＳ２を差動増幅し、第１出力信号ＯＵＴ１及び第２出力信号ＯＵＴ２を提供することができる。具体的には、第４ ＮＭＯＳトランジスタＮＭ４は、第１バイアス出力ノードＮ４に連結され、第１バイアス信号ＢＩＡＳ１が印加されるゲート、及び第１出力ノードＮ６に連結されるドレインを有することができる。第５ ＮＭＯＳトランジスタＮＭ５は、第２バイアス出力ノードＮ５に連結され、第２バイアス信号ＢＩＡＳ２が印加されるゲート、及び第２出力ノードＮ７に連結されるドレインを有することができる。第６ ＮＭＯＳトランジスタＮＭ６は、第４ ＮＭＯＳトランジスタＮＭ４のソース、及び第５ ＮＭＯＳトランジスタＮＭ５のソースに共通して連結されるドレイン；制御信号ＣＯＮ４が印加されるゲート；接地端子に連結されるソース；を有し、第４ ＮＭＯＳトランジスタＮＭ５及び第５ ＮＭＯＳトランジスタＮＭ６に電流を提供することができる。第３抵抗Ｒ３は、第７電圧端子と第１出力ノードＮ６との間に連結され、第４抵抗Ｒ４は、第８電圧端子と第２出力ノードＮ７との間に連結されうる。このとき、第７電圧端子及び第８電圧端子の電圧レベルは、電源電圧レベルと同一でありうる。
【００６７】
第２増幅部２３ａは、第１バイアス信号ＢＩＡＳ１を所定レベルに増幅し、第１バイアス信号ＢＩＡＳ１に対して反転位相を有する第１出力信号ＯＵＴ１を、第１出力ノードＮ６で出力することができる。このとき、第１出力信号ＯＵＴ１は、図９Ａに図示されているように発振することができる。また、第２増幅部２３ａは、第２バイアス信号ＢＩＡＳ２を所定レベルに増幅し、第２バイアス信号ＢＩＡＳ２に対して反転位相を有する第２出力信号ＯＵＴ２を、第２出力ノードＮ７で出力することができる。このとき、第２出力信号ＯＵＴ２は、図９Ｂに図示されているように発振することができる。
【００６８】
第１出力信号ＯＵＴ１と第２出力信号ＯＵＴ２との差に該当する出力電圧は、図１０に図示されている通りである。発振部１０から出力される発振信号ＯＳＣと前記出力電圧とを比較するとき、前記出力電圧で、利得が大きく向上していることが分かる。
【００６９】
図１１は、図１の発振器の他の実施形態を詳細に示すブロック図である。
【００７０】
図１１を参照すれば、発振器１Ｂは、発振部１０及び出力端子２０ｂを含むことができ、出力端子２０ｂは、第１増幅部２１ｂ、バイアス回路２２ｂ及び第２増幅部２３ｂを含むことができる。ここで、発振部１０は、図１ないし３を参照しつつ説明したように具現され、これについての詳細な説明は省略する。
【００７１】
第１増幅部２１ｂは、発振部１０で生成された発振信号ＯＳＣを受信し、増幅信号を生成することができる。一実施形態で、増幅信号は、発振信号ＯＳＣに対して反転位相を有することができ、他の実施形態で、増幅信号は、発振信号ＯＳＣに対して非反転位相を有することもできる。このとき、第１増幅部２１ｂは、ソースフォロワとして動作することができ、第１増幅部２１ｂの利得は、１に近い値を有することができる。一方、他の実施形態で、出力端子２０ｂは、第１増幅部２１ｂだけを含むこともできる。
【００７２】
バイアス回路２２ｂは、増幅信号の電圧レベルを調節することができる。具体的には、バイアス回路２２ｂは、増幅信号の電圧レベルを調節し、バイアス信号を生成することができる。
【００７３】
第２増幅部２３ｂは、バイアス信号を受信し、受信されたバイアス信号を所定レベルに増幅し、出力信号ＯＵＴを生成することができる。本実施形態で、第２増幅部２３ｂは、ＮＭＯＳトランジスタを利用して具現され、これによって、第２増幅部２３ｂは、高速で動作することができ、それによって、発振器１Ｂの動作速度を向上させることができる。
【００７４】
図１２は、図１１の発振器の一例を示す回路図である。図１３は、図１１の発振器に含まれた発振部から出力される発振信号を示すタイミング図である。図１４は、図１１の発振器に含まれた第１増幅部から出力される増幅信号を示すタイミング図である。図１５は、図１１の発振器に含まれたバイアス回路から出力されるバイアス信号を示すタイミング図である。図１６は、図１１の発振器に含まれた第２増幅部から出力される出力信号を示すタイミング図である。
【００７５】
図１２ないし図１６を参照すれば、発振部１０は、少なくとも１つの発振素子１１及び電流源１２を含むことができる。少なくとも１つの発振素子１１は、電源電圧端子と発振出力ノードＮ１との間に連結され、電流源１２は、発振出力ノードＮ１と接地電圧端子との間に連結されうる。このとき、発振出力ノードＮ１での発振信号ＯＳＣは、図１３に図示されているように発振することができる。
【００７６】
第１増幅部２１ｂは、互いに直列連結された第１ ＮＭＯＳトランジスタＮＭ１及び第２ ＮＭＯＳトランジスタＮＭ２を含むことができる。第１ ＮＭＯＳトランジスタＮＭ１は、発振部１０の発振出力ノードＮ１に連結され、発振信号ＯＳＣが印加されるゲート、第１電圧端子に連結されるドレイン、及び増幅ノードＮ２に連結されるソースを有することができる。例えば、第１電圧端子の電圧レベルは、約１．０Ｖでありうる。第２ ＮＭＯＳトランジスタＮＭ２は、制御信号ＣＯＮ２が印加されるゲート、増幅ノードＮ２に連結されるドレイン、及び第２電圧端子に連結されるソースを有することができる。例えば、第２電圧端子の電圧レベルは、約−１．０Ｖであり、制御信号ＣＯＮ２の電圧レベルは、約０．０Ｖでありうる。
【００７７】
第１増幅部２１ｂは、発振部１０の発振出力ノードＮ１から発振信号ＯＳＣを受信し、発振信号ＯＳＣに対して同一位相を有する非反転増幅信号ｎＩＮＶを、増幅ノードＮ２で出力することができる。このとき、非反転増幅信号ｎＩＮＶは、図１３に図示されているように発振することができ、例えば、約−０．４７Ｖを基準に発振することができる。
【００７８】
バイアス回路２２ｂは、キャパシタＣ及び第１抵抗Ｒ１を含むことができ、キャパシタＣ及び第１抵抗Ｒ１は、バイアス出力ノードＮ３に共通して連結されうる。具体的には、キャパシタＣは、増幅ノードＮ２とバイアス出力ノードＮ３との間に連結され、非反転増幅信号ｎＩＮＶから直流成分を除去することができる。第１抵抗Ｒ１は、第３電圧端子とバイアス出力ノードＮ３との間に連結され、所定の電圧レベルを基準に発振するバイアス信号ＢＩＡＳを提供することができる。
【００７９】
バイアス回路２２ｂは、非反転出力ノードＮ２から非反転増幅信号ｎＩＮＶを受信し、非反転増幅信号ｎＩＮＶで基準電圧レベルが調節されたバイアス信号ＢＩＡＳを、バイアス出力ノードＮ３で出力することができる。このとき、バイアス信号ＢＩＡＳは、図１４に図示されているように発振することができる。
【００８０】
第２増幅部２３ｂは、第２抵抗Ｒ２、第３ ＮＭＯＳトランジスタＮＭ３及び第４ ＮＭＯＳトランジスタＮＭ４を含み、バイアス信号ＢＩＡＳを所定レベルに増幅し、出力信号ＯＵＴを提供することができる。具体的には、第３ ＮＭＯＳトランジスタＮＭ３は、バイアス出力ノードＮ３に連結され、バイアス信号ＢＩＡＳが印加されるゲート、及び出力ノードＮ４に連結されるドレインを有することができる。第４ ＮＭＯＳトランジスタＮＭ４は、第３ ＮＭＯＳトランジスタＮＭ３のソースに連結されるドレイン、制御信号ＣＯＮ３が印加されるゲート、及び接地端子に連結されるソースを有することができ、第３ ＮＭＯＳトランジスタＮＭ３に電流を提供することができる。第２抵抗は、第４電圧端子と出力ノードＮ４との間に連結されうるが、このとき、第４電圧端子の電圧レベルは、電源電圧レベルと同一でありうる。
【００８１】
第２増幅部２３ｂは、バイアス信号ＢＩＡＳを所定レベルに増幅し、バイアス信号ＢＩＡＳに対して反転位相を有する出力信号ＯＵＴを、出力ノードＮ４で出力することができる。このとき、出力信号ＯＵＴは、図１５に図示されているように発振することができる。
【００８２】
図１７は、図１１の発振器の他の例を示す回路図である。図１８は、図１７の発振器に含まれた発振部から出力される発振信号を示すタイミング図である。図１９は、図１７の発振器に含まれた第１増幅部から出力される増幅信号を示すタイミング図である。図２０は、図１７の発振器に含まれたバイアス回路から出力されるバイアス信号を示すタイミング図である。図２１は、図１７の発振器に含まれた第２増幅部から出力される出力信号を示すタイミング図である。
【００８３】
図１７ないし図２１を参照すれば、本実施形態による発振器１Ｂ’は、図１２に図示されている発振器１Ｂの変形実施形態であって、具体的には、発振器１Ｂ’は、発振部１０及び出力端子２０ｂ’を含むことができ、本実施形態による発振器１Ｂ’に含まれた第１増幅部２１ｂ’の構成は、図１２に図示されている発振器１Ｂに含まれた第１増幅部２１ｂと異なって具現することができる。従って、以下では、第１増幅部２１ｂ’の構成について詳述し、発振器１Ｂ’に含まれた他の構成要素についての詳細な説明は省略する。
【００８４】
第１増幅部２１ｂ’は、互いに直列連結されたＰＭＯＳトランジスタＰＭ及び第２ ＮＭＯＳトランジスタＮＭ２を含むことができる。ＰＭＯＳトランジスタＰＭは、発振部１０の発振出力ノードＮ１に連結され、発振信号ＯＳＣが印加されるゲート、第１電圧端子に連結されるソース、及び増幅ノードＮ２に連結されるドレインを有することができる。例えば、第１電圧端子の電圧レベルは、約１．８Ｖでありうる。第２ ＮＭＯＳトランジスタＮＭ２は、制御信号ＣＯＮ２が印加されるゲート、増幅ノードＮ２に連結されるドレイン、及び第２電圧端子に連結されるソースを有することができる。例えば、第２電圧端子の電圧レベルは、接地電圧であり、制御信号ＣＯＮ２の電圧レベルは、約１．０Ｖでありうる。
【００８５】
第１増幅部２１ｂ’は、発振部１０の発振出力ノードＮ１から発振信号ＯＳＣを受信し、発振信号ＯＳＣに対して反転位相を有する反転増幅信号ＩＮＶを、増幅ノードＮ２で出力することができる。このとき、反転増幅信号ＩＮＶは、図１９に図示されているように発振することができ、例えば、約０．８６Ｖを基準に発振することができる。
【００８６】
バイアス回路２２ｂは、キャパシタＣ及び第１抵抗Ｒ１を含むことができ、キャパシタＣ及び第１抵抗Ｒ１は、バイアス出力ノードＮ３に共通して連結されうる。具体的には、キャパシタＣは、増幅ノードＮ２とバイアス出力ノードＮ３との間に連結され、反転増幅信号ＩＮＶから直流成分を除去することができる。第１抵抗Ｒ１は、第３電圧端子とバイアス出力ノードＮ３との間に連結され、所定の電圧レベルを基準に発振するバイアス信号ＢＩＡＳを提供することができる。
【００８７】
バイアス回路２２ｂは、反転出力ノードＮ２から反転増幅信号ＩＮＶを受信し、反転増幅信号ＩＮＶで基準電圧レベルが調節されたバイアス信号ＢＩＡＳを、バイアス出力ノードＮ３で出力することができる。このとき、バイアス信号ＢＩＡＳは、図２０に図示されているように発振することができる。
【００８８】
第２増幅部２３ｂは、第２抵抗Ｒ２、第３ ＮＭＯＳトランジスタＮＭ３及び第４ ＮＭＯＳトランジスタＮＭ４を含み、バイアス信号ＢＩＡＳを所定レベルに増幅し、出力信号ＯＵＴを提供することができる。具体的には、第３ ＮＭＯＳトランジスタＮＭ３は、バイアス出力ノードＮ３に連結され、バイアス信号ＢＩＡＳが印加されるゲート、及び出力ノードＮ４に連結されるドレインを有することができる。第４ ＮＭＯＳトランジスタＮＭ４は、第３ ＮＭＯＳトランジスタＮＭ３のソースに連結されるドレイン、制御信号ＣＯＮ３が印加されるゲート、及び接地端子に連結されるソースを有することができ、第３ ＮＭＯＳトランジスタＮＭ３に電流を提供することができる。第２抵抗は、第４電圧端子と出力ノードＮ４との間に連結されうるが、このとき、第４電圧端子の電圧レベルは、電源電圧レベルと同一でありうる。
【００８９】
第２増幅部２３ｂは、バイアス信号ＢＩＡＳを所定レベルに増幅し、バイアス信号ＢＩＡＳに対して反転位相を有する出力信号ＯＵＴを、出力ノードＮ４で出力することができる。このとき、出力信号ＯＵＴは、図２１に図示されているように発振することができる。
【００９０】
図２２は、本発明の一実施形態による発振器の動作方法を示すフローチャートである。
【００９１】
図２２を参照すれば、本実施形態による発振器の動作方法は、図１ないし図２１に図示されている発振器での動作方法を示している。従って、図１ないし図２１を参照しつつ説明した内容は、本実施形態による発振器の動作方法に適用されうる。
【００９２】
Ｓ１０段階で、発振素子に所定方向を有した電流を印加する。ここで、発振素子は、印加電流、印加電圧及び印加磁場のうち少なくとも一つによって可変的な磁化方向を有する少なくとも１層の磁性層を含むことができる。
【００９３】
Ｓ２０段階で、印加された電流の方向を基として行われる磁性層の磁気モーメントの歳差運動を利用し、所定の周波数を有した発振信号を生成する。
【００９４】
Ｓ３０段階で、発振信号を差動増幅して出力信号を提供する。ここで、発振信号を差動増幅し、出力信号を提供する出力端子は、発振素子と同じ基板上に集積されうる。
【００９５】
具体的には、発振信号に対して同一位相を有する非反転増幅信号、及び前記発振信号に対して反転位相を有する反転増幅信号を生成し、前記非反転増幅信号及び前記反転増幅信号を差動増幅し、第１出力信号及び第２出力信号を生成し、前記第１出力信号及び第２出力信号を、前記出力信号として提供することができる。このとき、発振信号に対する非反転増幅信号及び反転増幅信号の利得は、実質的に１に近く、発振信号に対する第１出力信号及び第２出力信号の利得は、１より大きくありうる。
【００９６】
さらに、前記非反転増幅信号及び前記増幅信号が同じ電圧レベルを基準に発振するように、前記非反転増幅信号及び前記増幅信号の電圧レベルを調節し、第１バイアス信号及び第２バイアス信号を提供することもできる。このとき、前記第１バイアス信号及び第２バイアス信号を差動増幅し、前記第１出力信号及び第２出力信号を生成することができる。
【００９７】
以上で説明した本発明が、前述の実施形態及び添付された図面に限定されるものではなく、本発明の技術的思想を外れない範囲内で、さまざまな置換、変形及び変更が可能であるということは、本発明が属する技術分野で当業者において明白である。
【符号の説明】
【００９８】
１，１Ａ，１Ｂ，１Ｂ’    発振器
１０，１０Ａ，１０Ｂ    発振部
１１，１１’    発振素子
１１１    第１磁性層
１１２    非磁性層
１１３，１１３’    第２磁性層
１１３ａ    第１固定層（強磁性層）
１１３ｂ    分離層
１１３ｃ    第２固定層
１１３ｄ    反強磁性層
１２    電流源
１２ａ    駆動トランジスタ
２０，２０ａ，２０ｂ，２０ｂ’    出力端子
２１ａ，２１ｂ，２１ｂ’    第１増幅部
２１１    非反転増幅部
２１２    反転増幅部
２２ａ，２２ｂ    バイアス回路
２２１    第１バイアス回路
２２２    第２バイアス回路
２３ａ，２３ｂ    第２増幅部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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