(57)【特許請求の範囲】
【請求項１】
半導体膜中にキャリアを捕獲する欠陥を含む蓄積型の薄膜トランジスタであって、前記半導体膜と絶縁膜とゲート電極とをこの順で積層した構造を有する電界効果型の薄膜トランジスタについて、前記半導体膜において前記絶縁膜と接する面を表面とし、反対面を裏面としたときに、前記半導体膜の表面ポテンシャルを計算する表面ポテンシャルのシミュレーション装置であって、
前記半導体膜のフラットバンド条件でのフェルミ準位を、前記フェルミ準位についての方程式である式（５）から算出するフェルミ準位演算手段と、
前記フェルミ準位演算手段により算出されたフェルミ準位を、式（２．３）、式（３．３）、式（４．２）及び式（４．３）に代入して、前記半導体膜のフラットバンド条件における、それぞれ正に帯電したドナー型欠陥の密度、負に帯電したアクセプタ型欠陥の密度、ホール密度及び電子密度を算出する電荷担体密度演算手段と、
前記電荷担体密度演算手段により算出された正に帯電したドナー型欠陥の密度、負に帯電したアクセプタ型欠陥の密度、ホール密度及び電子密度を、式（２２）を式（１２）に代入して前記表面ポテンシャルを消去した前記半導体膜の裏面ポテンシャルについての方程式に代入し、前記裏面ポテンシャルを前記裏面ポテンシャルについての方程式から算出する裏面ポテンシャル演算手段と、
前記裏面ポテンシャル演算手段により算出された裏面ポテンシャルを、前記式（２２）に代入して前記表面ポテンシャルを算出する表面ポテンシャル演算手段と、
を備え、
前記式（５）は、
【数１】
0005839922.tif 000035
であり、
前記式（２．３）、式（３．３）、式（４．２）及び式（４．３）は、
【数２】
0005839922.tif 000036
であり、
前記式（１２）は、
【数３】
0005839922.tif 000037
であり、
前記式（２２）は、
【数４】
0005839922.tif 000038
であり、
ここで、
β＝ｑ／ｋＴ、
γｄ＝ｑ／Ｅｔｄ、
γａ＝ｑ／Ｅｔａ、
ｃｉｎ＝εｉｎ／ｔｉｎ、
Ｖｇ’＝Ｖｇｓ−Ｖｆｂ
であり、
ｋはボルツマン定数、
Ｔは絶対温度、
ｑは電気素量、
ｐ０は前記半導体膜のフラットバンド条件におけるホール密度、
ｎ０は前記半導体膜のフラットバンド条件における電子密度、
Ｎｔｄ０＋は前記半導体膜のフラットバンド条件における正に帯電したドナー型欠陥の密度、
Ｎｔａ０−は前記半導体膜のフラットバンド条件における負に帯電したアクセプタ型欠陥の密度、
ｇｔｄ０は前記半導体膜の価電子帯上端でのドナー型欠陥の状態密度、
ｇｔａ０は前記半導体膜の伝導帯下端でのアクセプタ型欠陥の状態密度、
Ｅｖは前記半導体膜の価電子帯上端のエネルギー、
Ｅｃは前記半導体膜の伝導帯下端のエネルギー、
Ｅｆは前記半導体膜のフラットバンド条件でのフェルミ準位、
Ｅｔｄは前記半導体膜のドナー型欠陥の状態密度分布の傾きの逆数、
Ｅｔａは前記半導体膜のアクセプタ型欠陥の状態密度分布の傾きの逆数、
ｎｉは前記半導体膜の真性キャリア密度、
Ｅｉは前記半導体膜の真性フェルミ準位、
εｓｃは前記半導体膜の誘電率、
ｔｓｃは前記半導体膜の膜厚、
εｉｎは前記絶縁膜の誘電率、
ｔｉｎは前記絶縁膜の膜厚、
φはポテンシャル、
φｓは前記表面ポテンシャル、
φｂは前記裏面ポテンシャル、
Ｎｄは前記半導体膜の実効的なドナー密度、
Ｖｇｓは前記薄膜トランジスタのゲート−ソース間の電圧、
Ｖｆｂは前記薄膜トランジスタのフラットバンド電圧、
であることを特徴とする表面ポテンシャルのシミュレーション装置。
【請求項２】
所定の範囲における複数のゲート電圧を前記表面ポテンシャルの計算条件として順次に前記裏面ポテンシャル演算手段に設定する計算範囲設定手段を更に備え、
前記裏面ポテンシャル演算手段は、前記ゲート電圧と予め定められたソース電圧との差を前記ゲート−ソース間の電圧として用いることで前記裏面ポテンシャルを算出し、
前記表面ポテンシャル演算手段は、当該裏面ポテンシャルを用いて前記表面ポテンシャルを算出し、
当該表面ポテンシャルと、その計算条件とした前記ゲート電圧と、を対応付けた前記表面ポテンシャルのゲート電圧依存性を計算することを特徴とする請求項１に記載の表面ポテンシャルのシミュレーション装置。
【請求項３】
コンピュータを、請求項１又は請求項２に記載の表面ポテンシャルのシミュレーション装置として機能させるための表面ポテンシャルのシミュレーションプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体膜中にキャリアを捕獲する欠陥を含む蓄積型の電界効果型薄膜トランジスタの表面ポテンシャルを計算する装置及びプログラムに関する。
【背景技術】
【０００２】
一般に、トランジスタを用いた回路設計には、ＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）による回路シミュレーションが用いられる。そして、このＳＰＩＣＥを利用するためには、コンパクトモデルと呼ばれる、トランジスタの電気的特性を計算するためのシミュレーションモデルが必要となる。
【０００３】
現在、回路設計に広く用いられている単結晶シリコンＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の場合、ＨｉＳＩＭ（Hiroshima-university STARC IGFET Model）（非特許文献１参照）といった高性能コンパクトモデルが多数開発されている。これらの高性能モデルは、表面ポテンシャル（表面電位）を用いて定式化されており、高精度に電気特性を計算することができる。また、これらの特徴としては、従来型のモデルとは異なり、端子電圧から直接、端子電荷や電流を計算するのではなく、端子電圧に基づいて、まず表面ポテンシャルを計算し、その表面ポテンシャルを用いて、電荷や電流を計算する。従って、こうしたモデルでは、表面ポテンシャルの計算を如何に高速かつ高精度に行うかが重要なポイントとなる。
【０００４】
表面ポテンシャルは、ポアソン方程式を数値的に解くこと（数値解析）によって、高精度に計算することが可能である。しかしながら、この方法では、表面ポテンシャルを算出するために、裏面から表面までの間における多数のポイントについてのポテンシャルを同時に計算する必要があり、計算時間がかかってしまうという問題がある。そこで、ＨｉＳＩＭなどの高性能モデルでは、高速かつ高精度な回路シミュレーションを行うように、表面ポテンシャルが短時間で計算できるような工夫を図っている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−２８３２８号公報
【非特許文献】
【０００６】
【非特許文献１】M.Miura-Mattausch, H.J.Mattausch, and T.Ezaki,”The Physics and Modeling of MOSFETs: Surface-Potential Model HiSIM”,World Scientific Pub.Co.Inc, Singapore,(2008)
【発明の概要】
【発明が解決しようとする課題】
【０００７】
近年、移動度が高く、室温形成が可能なことで、ａ−ＩｎＧａＺｎＯ（ＩＧＺＯ；アモルファス−インジウム・ガリウム・亜鉛酸化物）などの酸化物半導体を用いたＴＦＴ（Thin Film Transistor；薄膜トランジスタ）が注目されている。こうした酸化物半導体を用いたＴＦＴの回路設計において、高速かつ高精度な回路シミュレーションを実現するためには、前記したように、表面ポテンシャルの高速かつ高精度な計算方法の開発が必要となる。
【０００８】
ここで、酸化物半導体を用いたＴＦＴは、半導体膜中にキャリアを捕獲する欠陥を含み、多数キャリアを使う蓄積型のトランジスタである。このため、このようなＴＦＴには、前記したＨｉＳＩＭ（非特許文献１）などで用いられている単結晶シリコンＭＯＳＦＥＴ用の表面ポテンシャルの計算方法や、多結晶シリコンＴＦＴ用に開発された計算方法（特許文献１）などを適用することができない。
【０００９】
そこで、本発明は、半導体膜中にキャリアを捕獲する欠陥を含む蓄積型の電界効果型の薄膜トランジスタに適用可能な表面ポテンシャルのシミュレーション装置及びシミュレーションプログラムを提供することを課題とする。
【課題を解決するための手段】
【００１０】
前記した課題を解決するために、請求項１に記載の表面ポテンシャルのシミュレーション装置（以下、適宜シミュレーション装置という）は、半導体膜中にキャリアを捕獲する欠陥を含む蓄積型の薄膜トランジスタであって、前記半導体膜と絶縁膜とゲート電極とをこの順で積層した構造を有する電界効果型の薄膜トランジスタについて、前記半導体膜において前記絶縁膜と接する面を表面とし、反対面を裏面としたときに、前記半導体膜の表面ポテンシャルを計算する表面ポテンシャルのシミュレーション装置であって、フェルミ準位演算手段と、電荷担体密度演算手段と、裏面ポテンシャル演算手段と、表面ポテンシャル演算手段と、を備えて構成した。
【００１１】
かかる構成によれば、シミュレーション装置は、フェルミ準位演算手段によって、前記半導体膜のフラットバンド条件でのフェルミ準位を、前記フェルミ準位についての方程式である式（５）から算出する。次に、シミュレーション装置は、電荷担体密度演算手段によって、前記フェルミ準位演算手段により算出されたフェルミ準位を、式（２．３）、式（３．３）、式（４．２）及び式（４．３）に代入して、前記半導体膜のフラットバンド条件における、それぞれ正に帯電したドナー型欠陥の密度、負に帯電したアクセプタ型欠陥の密度、ホール密度及び電子密度を算出する。次に、シミュレーション装置は、裏面ポテンシャル演算手段によって、前記電荷担体密度演算手段により算出された正に帯電したドナー型欠陥の密度、負に帯電したアクセプタ型欠陥の密度、ホール密度及び電子密度を、式（２２）を式（１２）に代入して前記表面ポテンシャルを消去した前記半導体膜の裏面ポテンシャルについての方程式に代入し、前記裏面ポテンシャルを前記裏面ポテンシャルについての方程式から算出する。そして、シミュレーション装置は、表面ポテンシャル演算手段によって、前記裏面ポテンシャル演算手段により算出された裏面ポテンシャルを、前記式（２２）に代入して前記表面ポテンシャルを算出する。
【００１２】
ここで、前記式（５）は、
【００１３】
【数１】
0005839922.tif 000002
【００１４】
であり、前記式（２．３）、式（３．３）、式（４．２）及び式（４．３）は、
【００１５】
【数２】
0005839922.tif 000003
【００１６】
であり、前記式（１２）は、
【００１７】
【数３】
0005839922.tif 000004
【００１８】
であり、前記式（２２）は、
【００１９】
【数４】
0005839922.tif 000005
【００２０】
であり、ここで、β＝ｑ／ｋＴ、γｄ＝ｑ／Ｅｔｄ、γａ＝ｑ／Ｅｔａ、ｃｉｎ＝εｉｎ／ｔｉｎ、Ｖｇ’＝Ｖｇｓ−Ｖｆｂ、であり、ｋはボルツマン定数、Ｔは絶対温度、ｑは電気素量、ｐ０は半導体膜のフラットバンド条件におけるホール密度、ｎ０は半導体膜のフラットバンド条件における電子密度、Ｎｔｄ０＋は半導体膜のフラットバンド条件における正に帯電したドナー型欠陥の密度、Ｎｔａ０−は半導体膜のフラットバンド条件における負に帯電したアクセプタ型欠陥の密度、ｇｔｄ０は半導体膜の価電子帯上端でのドナー型欠陥の状態密度、ｇｔａ０は半導体膜の伝導帯下端でのアクセプタ型欠陥の状態密度、Ｅｖは半導体膜の価電子帯上端のエネルギー、Ｅｃは半導体膜の伝導帯下端のエネルギー、Ｅｆは半導体膜のフラットバンド条件でのフェルミ準位、Ｅｔｄは半導体膜のドナー型欠陥の状態密度分布の傾きの逆数、Ｅｔａは半導体膜のアクセプタ型欠陥の状態密度分布の傾きの逆数、ｎｉは半導体膜の真性キャリア密度、Ｅｉは半導体膜の真性フェルミ準位、εｓｃは半導体膜の誘電率、ｔｓｃは半導体膜の膜厚、εｉｎは絶縁膜の誘電率、ｔｉｎは絶縁膜の膜厚、φはポテンシャル、φｓは表面ポテンシャル、φｂは裏面ポテンシャル、Ｎｄは半導体膜の実効的なドナー密度、Ｖｇｓはゲート−ソース間の電圧、Ｖｆｂはフラットバンド電圧、である。
【００２１】
請求項２に記載の表面ポテンシャルのシミュレーション装置は、請求項１に記載のシミュレーション装置において、計算範囲設定手段を更に備えて構成した。
【００２２】
かかる構成によれば、シミュレーション装置は、計算範囲設定手段によって、所定の範囲における複数のゲート電圧を前記表面ポテンシャルの計算条件として順次に前記裏面ポテンシャル演算手段に設定する。次に、シミュレーション装置は、裏面ポテンシャル演算手段によって、計算範囲設定手段が設定した計算条件である前記ゲート電圧と予め定められたソース電圧との差を前記ゲート−ソース間の電圧として用いることで裏面ポテンシャルを計算する。そして、シミュレーション装置は、表面ポテンシャル演算手段によって、裏面ポテンシャル演算手段が計算した裏面ポテンシャルを用いて表面ポテンシャルを計算する。シミュレーション装置は、計算範囲設定手段によって順次に設定するゲート電圧について、裏面ポテンシャル演算手段及び表面ポテンシャル演算手段によって、表面ポテンシャルを計算することにより、表面ポテンシャルのゲート電圧依存性を計算する。
【００２３】
請求項３に記載の表面ポテンシャルのシミュレーションプログラム（以下、適宜シミュレーションプログラムという）は、コンピュータを、請求項１又は請求項２に記載の表面ポテンシャルのシミュレーション装置として機能させるように構成した。
【発明の効果】
【００３４】
請求項１又は請求項３に記載の発明によれば、半導体膜中にキャリアを捕獲する欠陥を含む蓄積型の電界効果型の薄膜トランジスタについて、半導体膜の表面ポテンシャルを高速かつ高精度に計算することができる。
請求項２又は請求項３に記載の発明によれば、半導体膜中にキャリアを捕獲する欠陥を含む蓄積型の電界効果型の薄膜トランジスタについて、半導体膜の表面ポテンシャルのゲート電圧依存性を高速かつ高精度に計算することができる。
【図面の簡単な説明】
【００３５】
【図１】本発明の実施形態における計算対象のＴＦＴの構造を示す模式的断面図である。
【図２】本発明の実施形態における計算対象であるＴＦＴの半導体膜の欠陥のバンドギャップにおける状態密度分布を示す図である。
【図３】本発明の実施形態における計算対象のＴＦＴにおいて、フラットバンド条件を説明するためのエネルギーバンド図である。
【図４】本発明の実施形態における表面ポテンシャルのシミュレーション装置の構成を示すブロック図である。
【図５】本発明の実施形態における表面ポテンシャルのシミュレーション装置の処理の流れを示すフローチャートである。
【図６】本発明の実施形態における表面ポテンシャルのシミュレーション方法を用いたゲート電圧依存性の計算結果の一例を示す図であり、（ａ）及び（ｂ）は、それぞれ異なるデバイスパラメータを用いて計算した例である。
【図７】本発明の実施形態における表面ポテンシャルのシミュレーション方法を用いたゲート電圧依存性の計算結果の他の例を示す図であり、（ａ）及び（ｂ）は、それぞれ異なるデバイスパラメータを用いて計算した例である。
【発明を実施するための形態】
【００３６】
以下、本発明の実施形態について、適宜に図面を参照して説明する。ここでは、ｎ型の蓄積型ＴＦＴについて説明する。
【００３７】
図１は本発明における表面ポテンシャルの計算方法を説明するためのＴＦＴの断面を模式的に示したものである。このＴＦＴは、図面において半導体膜ＳＣの左右方向の両端にそれぞれソース電極Ｓとドレイン電極Ｄとが設けられ、図面において半導体膜ＳＣの下方向には、絶縁膜ＩＮを挟んでゲート電極Ｇが設けられている電界効果型トランジスタ（ＦＥＴ）である。ここで、ｔｓｃは半導体膜ＳＣの厚さであり、Ｌは半導体膜ＳＣのチャネル長であり、ｔｉｎは絶縁膜ＩＮの厚さである。なお、本明細書において、ポテンシャルとは電位のことである。
【００３８】
また、座標系は、半導体膜ＳＣの厚さ方向（深さ方向ともいう）である図面の上下方向をｘ方向とし、チャネル長方向である図面の左右方向をｙ方向とする。ｘ方向の座標は、半導体膜ＳＣの絶縁膜ＩＮとの界面をｘ＝０とし、上端面はｘ＝ｔｓｃとする。また、ｙ方向の座標は、半導体膜ＳＣがソース電極Ｓの右端部と接触する位置をｙ＝０とし、半導体膜ＳＣがドレイン電極Ｄの左端部と接触する位置がｙ＝Ｌとする。また、半導体膜ＳＣのｘ＝０における面を表面とし、その反対面であるｘ＝ｔｓｃにおける面を裏面とする。
【００３９】
ここで、半導体膜ＳＣ中のポアソン方程式は、式（１．１）のように表すことができる。
【００４０】
【数９】
0005839922.tif 000006
【００４１】
ここで、ρは電荷密度であり、εｓｃは半導体の誘電率である。また、キャリアを捕獲する欠陥を含む半導体膜ＳＣにおける電荷密度ρは、キャリアを捕獲する欠陥の密度を考慮して、式（１．２）で与えられる。
【００４２】
【数１０】
0005839922.tif 000007
【００４３】
ここで、φは静電ポテンシャル（以下、適宜単にポテンシャルという）、ｘは半導体膜ＳＣの深さ方向（厚さ方向）の距離、ｑは電気素量、ｐはホール密度、ｎは電子密度、Ｎｄは酸素欠損や不純物水素などに由来する実効的なドナー密度、Ｎｔｄ＋は正に帯電したドナー型欠陥の密度、Ｎｔａ−は負に帯電したアクセプタ型欠陥の密度である。また、ｐ０は半導体膜ＳＣのフラットバンド条件におけるホール密度であり、ｎ０は半導体膜ＳＣのフラットバンド条件における電子密度であり、βは熱電圧（ｋＴ／ｑ）の逆数（ｑ／ｋＴ）である。なお、ｋはボルツマン定数であり、Ｔは絶対温度である。
【００４４】
式（１．１）に式（１．２）を代入することにより、半導体膜ＳＣ中のポアソン方程式は、式（１．５）のように表すことができる。
【００４５】
【数１１】
0005839922.tif 000008
【００４６】
ドナー型欠陥の状態密度ｇｔｄ及びアクセプタ型欠陥の状態密度ｇｔａは、図２に示すように、それぞれバンドギャップ中のエネルギーの指数関数で表わされる。ここで、ドナー型欠陥の状態密度ｇｔｄは式（２．１）で与えられる。
【００４７】
【数１２】
0005839922.tif 000009
【００４８】
ここで、ｇｔｄ０は価電子帯上端でのドナー型欠陥の状態密度、Ｅｖは価電子帯上端のエネルギー、Ｅはバンドギャップ中のエネルギー、Ｅｔｄはドナー型欠陥の状態密度分布の傾きの逆数である。
また、正に帯電したドナー型欠陥の密度Ｎｔｄ＋は、式（２．１）に欠陥準位の占有確率として、（１−ｆ（Ｅ））を掛けて、エネルギーＥについてＥｖからＥｃまで積分することにより、式（２．２）のように与えられる。ここで、ｆ（Ｅ）は式（２．５）に示すフェルミ分布関数であり、Ｅｃは伝導帯下端のエネルギーである。
【００４９】
【数１３】
0005839922.tif 000010
【００５０】
ここで、Ｅｆはフラットバンド条件でのフェルミ準位であり、Ｅｆｅはフェルミエネルギーである。
【００５１】
また、アクセプタ型欠陥の状態密度ｇｔａは式（３．１）で与えられる。
【００５２】
【数１４】
0005839922.tif 000011
【００５３】
ここで、ｇｔａ０は伝導帯下端でのアクセプタ型欠陥の状態密度、Ｅｔａはアクセプタ型欠陥の状態密度分布の傾きの逆数である。
【００５４】
負に帯電したアクセプタ型欠陥の密度Ｎｔａ−は、式（３．１）に欠陥準位の占有確率として式（２．５）に示したフェルミ分布関数ｆ（Ｅ）を掛けて、エネルギーＥについてＥｖからＥｃまで積分することにより、式（３．２）のように与えられる。
【００５５】
【数１５】
0005839922.tif 000012
【００５６】
次に、半導体膜ＳＣの電気的中性条件に基づいて、フラットバンド条件でのフェルミ準位Ｅｆを計算するプロセスを示す。
【００５７】
ここで、図３を参照して、フラットバンド条件について説明する。フラットバンド条件とは、図３に示すように、ＭＯＳ型ＴＦＴのエネルギーバンド図において、半導体膜ＳＣにおけるエネルギーバンドが、絶縁膜ＩＮの近傍で曲がらず、フラットになる条件のことである。ゲート電極Ｇである金属の仕事関数と半導体膜ＳＣの仕事関数とが等しく、かつ、絶縁膜ＩＮ中に電荷が存在しない場合、フラットバンド条件においては、ゲート電極Ｇである金属のフェルミ準位Ｅｆｍと、半導体膜ＳＣのフェルミ準位Ｅｆｓとが等しくなる。
【００５８】
また、ゲート電極Ｇである金属の仕事関数と半導体膜ＳＣの仕事関数との間に差がある場合や、絶縁膜ＩＮ中に電荷がある場合に、これらによって生じる半導体膜ＳＣ中のエネルギーバンドの曲がりを補償して、エネルギーバンドをフラットにするのに必要なゲート電圧Ｖｇがフラットバンド電圧Ｖｆｂである。
【００５９】
フェルミ準位Ｅｆを計算するプロセスについて説明を続ける。
電気的中性条件は、式（１．１）に示したポアソン方程式及び式（１．２）に基づいて、式（４．１）のように表すことができる。
【００６０】
【数１６】
0005839922.tif 000013
【００６１】
ここで、ｎｉは真性キャリア密度、Ｅｉは真性フェルミ準位である。
式（４．１）に、式（２．３）、式（３．３）、式（４．２）及び式（４．３）を代入すると、式（５）が得られる。
【００６２】
【数１７】
0005839922.tif 000014
【００６３】
ここで、価電子帯上端でのドナー型欠陥の状態密度ｇｔｄ０、ドナー型欠陥の状態密度分布の傾きの逆数Ｅｔｄ、伝導帯下端でのアクセプタ型欠陥の状態密度ｇｔａ０、アクセプタ型欠陥の状態密度分布の傾きの逆数Ｅｔａ、実効的なドナー密度Ｎｄ、真性キャリア密度ｎｉ、真性フェルミ準位Ｅｉ、価電子帯上端のエネルギーＥｖ及び伝導帯下端のエネルギーＥｃは、デバイスの設計値であるデバイスパラメータ又は用いる材料に固有の固有パラメータとして与えられる。また、絶対温度Ｔは、任意の値（例えば、３００Ｋ）を設定することができる。従って、式（５）は、フェルミ準位Ｅｆについての方程式となる。
【００６４】
そこで、このフェルミ準位Ｅｆについての方程式である式（５）を、例えば、反復計算を用いた求根アルゴリズムであるニュートン法や二分法などの公知の手法により数値解析することにより、フラットバンド条件でのフェルミ準位Ｅｆを算出することができる。そして、算出したフラットバンド条件でのフェルミ準位Ｅｆを式（２．３）、式（３．３）、式（４．２）及び式（４．３）に代入することで、半導体膜ＳＣのフラットバンド条件における、正に帯電したドナー型欠陥の密度Ｎｔｄ０＋、負に帯電したアクセプタ型欠陥の密度Ｎｔａ０−、ホール密度ｐ０及び電子密度ｎ０の値を得る。これらの電荷担体密度の値は、この後の表面ポテンシャルの計算の際に用いる。
【００６５】
次に、式（１．１）に示したポアソン方程式から、表面ポテンシャルとゲート電圧Ｖｇとを関係付ける式の導出について説明する。
まず、式（１．１）の両辺に２（ｄφ／ｄｘ）を掛けると、式（６．１）が得られる。
【００６６】
【数１８】
0005839922.tif 000015
【００６７】
ここで、式（６．１）の左辺は、式（６．２）のように変形することができる。
【００６８】
【数１９】
0005839922.tif 000016
【００６９】
式（６．１）及び式（６．２）から、式（６．３）が得られる。
【００７０】
【数２０】
0005839922.tif 000017
【００７１】
次に、式（６．３）の両辺をｘについて、ｘ＝０からｘ＝ｔｓｃ（膜厚：図１参照）まで積分する。
ここで、
【００７２】
【数２１】
0005839922.tif 000018
【００７３】
とおき、式（６．３）の左辺をｘについて積分すると、式（７．１）が得られる。
【００７４】
【数２２】
0005839922.tif 000019
【００７５】
次に、式（６．３）の右辺をｘについて積分すると、式（７．２）が得られる。
【００７６】
【数２３】
0005839922.tif 000020
【００７７】
ここで、φｓは表面ポテンシャル（図１におけるｘ＝０の位置でのポテンシャル）、φｂは裏面ポテンシャル（図１におけるｘ＝ｔｓｃの位置でのポテンシャル）である。
【００７８】
よって、式（７．１）及び式（７．２）から式（８）が得られる。
【００７９】
【数２４】
0005839922.tif 000021
【００８０】
ここで、式（８）の左辺に関して、ガウスの法則より、式（９．１）及び式（９．２）で示される境界条件が成り立つ。なお、式（９．１）は、ｘ＝ｔｓｃにおいて、電界がゼロとするものであり、式（９．２）は、ｘ＝０において、絶縁膜ＩＮ側の電束密度と半導体膜ＳＣ側の電束密度とが等しいとするものである。
【００８１】
【数２５】
0005839922.tif 000022
【００８２】
ここで、Ｖｇｓはゲート−ソース間電圧（ゲート電圧Ｖｇとソース電圧Ｖｓとの差（Ｖｇ−Ｖｓ））、Ｖｆｂはフラットバンド電圧であり、εｉｎは絶縁膜ＩＮの誘電率、ｔｉｎは絶縁膜ＩＮの厚さである。
【００８３】
また、式（８）の右辺に式（１．２）を代入すると、式（１０）が得られる。
【００８４】
【数２６】
0005839922.tif 000023
【００８５】
そして、式（８）に、式（９．１）、式（９．２）及び式（１０）を代入すると、式（１１）を得る。
【００８６】
【数２７】
0005839922.tif 000024
【００８７】
従って、式（１１）の平方根をとることで、ポテンシャルとゲート電圧との間の関係は、式（１２）のように表わすことができる。
【００８８】
【数２８】
0005839922.tif 000025
【００８９】
式（１２）から所望のゲート電圧Ｖｇにおける表面ポテンシャルφｓを計算するためには、表面ポテンシャルφｓと裏面ポテンシャルφｂとの間の関係式が必要となる。
本実施形態においては、表面ポテンシャルφｓと裏面ポテンシャルφｂとの間の関係式として、近似式を用いる。
【００９０】
次に、本実施形態で用いる表面ポテンシャルφｓと裏面ポテンシャルφｂとの間の近似式について説明する。
半導体膜ＳＣの裏面（ｘ＝ｔｓｃ）での電荷密度をρｂとすると、式（１．２）に、式（１．３）、式（１．４）、式（２．２）及び式（３．２）を代入し、φ＝φｂとすることで、式（１３）を得る。
【００９１】
【数２９】
0005839922.tif 000026
【００９２】
ここで、式（１．１）のポアソン方程式における電荷密度ρは、ｘの値（深さ方向の位置）に厳密には依存するが、薄膜トランジスタの場合は半導体膜厚が薄いので、電荷密度ρはｘの値に依存せず、式（１４）に示すように、半導体膜ＳＣ中で一定であると近似する。
【００９３】
【数３０】
0005839922.tif 000027
【００９４】
そして、式（１４）を式（１．１）に代入すると、式（１５）を得る。
【００９５】
【数３１】
0005839922.tif 000028
【００９６】
ここで、式（１５）の右辺はｘの値に依存しないので、式（１５）は簡単に積分することができ、順次にｘについて積分して式（１６）及び式（１７）を得ることができる。
【００９７】
【数３２】
0005839922.tif 000029
【００９８】
ここで、Ｃ１及びＣ２は積分定数である。
また、式（９．１）より、ｘ＝ｔｓｃの場合について考えると、式（１６）は、式（１８．１）となり、積分定数Ｃ１は、式（１８．２）のようになる。
【００９９】
【数３３】
0005839922.tif 000030
【０１００】
次に、式（１８．２）を式（１７）に代入すると、式（１９．１）となり、式（１９．１）において、ｘ＝ｔｓｃとすると、φ＝φｂであるから、式（１９．２）を得る。
【０１０１】
【数３４】
0005839922.tif 000031
【０１０２】
従って、積分定数Ｃ２は、式（２０）のようになる。
【０１０３】
【数３５】
0005839922.tif 000032
【０１０４】
式（２０）を式（１９．１）に代入すると、式（２１．１）となる。更に、式（２１．１）において、ｘ＝０とすると、φ＝φｓであるから、式（２１．２）を得る。
【０１０５】
【数３６】
0005839922.tif 000033
【０１０６】
そして、式（２１．２）に、式（１３）を代入すると、式（２２）を得ることができる。
【０１０７】
【数３７】
0005839922.tif 000034
【０１０８】
本実施形態においては、式（２２）を、表面ポテンシャルφｓと裏面ポテンシャルφｂとの間の関係を示す近似式として用いることとする。
そこで、式（２２）を式（１２）に代入して表面ポテンシャルφｓを式（１２）から消去することにより、裏面ポテンシャルφｂについての方程式が得られる。
【０１０９】
なお、式（２２）に式（１２）を代入した方程式において、半導体膜ＳＣのフラットバンド条件における電荷担体密度である、正に帯電したドナー型欠陥の密度Ｎｔｄ０＋、負に帯電したアクセプタ型欠陥の密度Ｎｔａ０−、ホール密度ｐ０及び電子密度ｎ０は、それぞれ前記した式（２．３）、式（３．３）、式（４．２）及び式（４．３）から算出されたたものを用いる。
【０１１０】
また、その他の必要な値であるドナー型欠陥の状態密度分布の傾きの逆数Ｅｔｄ、アクセプタ型欠陥の状態密度分布の傾きの逆数Ｅｔａ、実効的なドナー密度Ｎｄ、絶縁膜の厚さｔｉｎ、フラットバンド電圧Ｖｆｂ、半導体膜の誘電率εｓｃ及び絶縁膜の誘電率εｉｎは、デバイスの設計値であるデバイスパラメータ又は用いる材料に固有の固有パラメータとして与えられる。
【０１１１】
また、Ｖｇ’を定義する式（９．４）におけるゲート−ソース間電圧Ｖｇｓを定めるために必要なゲート電圧Ｖｇ及びソース電圧Ｖｓは、計算条件として設定される値であり、絶対温度Ｔは、任意の値（例えば、３００Ｋ）を設定することができる。
【０１１２】
従って、この式（２２）に式（１２）代入して得られた裏面ポテンシャルφｂの方程式を、前記した式（５）からフェルミ準位Ｅｆを計算するのと同様に、ニュートン法や二分法などの公知の手法を用いて数値解析することにより、裏面ポテンシャルφｂを算出することができる。
【０１１３】
そして、算出された裏面ポテンシャルφｂを式（２２）に代入することで、表面ポテンシャルφｓを得ることができる。
【０１１４】
また、この裏面ポテンシャルφｂの算出の際に設定するゲート電圧Ｖｇの値を、様々に変えて、対応する表面ポテンシャルφｓを算出することにより、表面ポテンシャルφｓのゲート電圧依存性を計算することができる。
【０１１５】
次に、図４を参照（適宜図１参照）して、前記した本発明における表面ポテンシャルの計算方法を用いて、表面ポテンシャルのシミュレーションを行う表面ポテンシャルのシミュレーション装置（以下、適宜シミュレーション装置という）について説明する。
【０１１６】
［シミュレーション装置の構成］
図４に示したように、本実施形態におけるシミュレーション装置（表面ポテンシャルのシミュレーション装置）１は、デバイスパラメータ入力手段１０、フェルミ準位演算手段１１、電荷担体密度演算手段１２、計算範囲設定手段１３、裏面ポテンシャル演算手段１４、表面ポテンシャル演算手段１５、パラメータ記憶手段１６、電荷担体密度記憶手段１７及び表面ポテンシャル記憶手段１８を備えて構成される。
【０１１７】
なお、シミュレーション装置１は、専用のハードウェアによって構成することもできるが、パソコン（パーソナルコンピュータ）などの一般的なコンピュータに、表面ポテンシャルφｓを計算するための前記した各手段を実現するプログラム（表面ポテンシャルのシミュレーションプログラム）を実行させることによって実現することができる。本実施形態は、パソコンに表面ポテンシャルのシミュレーションプログラムを実行させて表面ポテンシャルのシミュレーション装置１を実現するものである。
以下、各手段について詳細に説明する。
【０１１８】
デバイスパラメータ入力手段１０は、不図示のキーボードなどの入力手段を介して、表面ポテンシャルφｓの計算に必要なデバイスの構成や特性値を示すパラメータであるデバイスパラメータを入力するものである。デバイスパラメータ入力手段１０は、入力したデバイスパラメータを、パラメータ記憶手段１６に記憶する。
【０１１９】
入力するデバイスパラメータとしては、半導体膜ＳＣの厚さｔｓｃ、絶縁膜ＩＮの厚さｔｉｎ、価電子帯上端でのドナー型欠陥の状態密度ｇｔｄ０、ドナー型欠陥の状態密度分布の傾きの逆数Ｅｔｄ、伝導帯下端でのアクセプタ型欠陥の状態密度ｇｔａ０、アクセプタ型欠陥の状態密度分布の傾きの逆数Ｅｔａ、フラットバンド電圧Ｖｆｂ及び実効的なドナー密度Ｎｄが挙げられる。
【０１２０】
また、本実施形態では、半導体膜ＳＣについての真性フェルミ準位Ｅｉ、真性キャリア密度ｎｉ、価電子帯上端のエネルギーＥｖ、伝導帯下端のエネルギーＥｃ、誘電率εｓｃ及び絶縁膜ＩＮの誘電率εｉｎは、用いる材料に固有の固有パラメータとして、固定値を予めパラメータ記憶手段１６に記憶しておく。更にまた、計算条件の一つであるソース電圧Ｖｓは、例えば、予め定められた値（例えば、０［Ｖ］）を、パラメータ記憶手段１６に記憶しておく。
以下、デバイスパラメータ、固有パラメータなどを合わせて、適宜「デバイスパラメータ等」という。
【０１２１】
また、デバイスパラメータ入力手段１０は、デバイスパラメータを、前記したキーボードのほか、光ディスクや磁気ディスク、フラッシュメモリなどの記憶媒体を介して入力するようにしてもよいし、ＬＡＮ（Local Area Network）などの通信回線を介して入力するようにしてもよい。
【０１２２】
フェルミ準位演算手段１１は、パラメータ記憶手段１６に記憶されているデバイスパラメータ等を用いて、半導体膜ＳＣのフラットバンド条件でのフェルミ準位Ｅｆを計算し、計算したフェルミ準位Ｅｆを電荷担体密度演算手段１２に出力するものである。
【０１２３】
具体的には、フェルミ準位演算手段１１は、前記した式（５）にデバイスパラメータ等を代入し、式（５）をニュートン法や二分法などにより数値解析することによって、半導体膜ＳＣのフェルミ準位Ｅｆを算出する。
【０１２４】
電荷担体密度演算手段１２は、フェルミ準位演算手段１１から入力したフェルミ準位Ｅｆを用いて、半導体膜ＳＣのフラットバンド条件における正に帯電したドナー型欠陥の密度Ｎｔｄ０＋、負に帯電したアクセプタ型欠陥の密度Ｎｔａ０−、ホール密度ｐ０及び電子密度ｎ０を算出し、算出したこれらの電荷担体密度を電荷担体密度記憶手段１７に記憶する。
【０１２５】
具体的には、電荷担体密度演算手段１２は、フェルミ準位Ｅｆを前記した式（２．３）、式（３．３）、式（４．２）及び式（４．３）に代入することで、それぞれ正に帯電したドナー型欠陥の密度Ｎｔｄ０＋、負に帯電したアクセプタ型欠陥の密度Ｎｔａ０−、ホール密度ｐ０及び電子密度ｎ０を算出する。なお、これらの電荷担体密度の算出にデバイスパラメータ等が必要な場合は、電荷担体密度演算手段１２は、適宜にパラメータ記憶手段１６に記憶されているデバイスパラメータ等を参照する。
【０１２６】
計算範囲設定手段１３は、表面ポテンシャルφｓのゲート電圧依存性を計算する際の、ゲート電圧Ｖｇの範囲を不図示のキーボードなどを介して入力し、裏面ポテンシャルφｂを計算する際に、入力したゲート電圧Ｖｇの範囲における様々なゲート電圧Ｖｇを計算条件として設定するものである。計算範囲設定手段１３は、ゲート電圧Ｖｇを計算条件として、裏面ポテンシャル演算手段１４に設定する。
【０１２７】
具体的には、計算範囲設定手段１３は、ゲート電圧Ｖｇの設定範囲として、ゲート電圧の初期値Ｖ０と、ゲート電圧の最大値Ｖｍａｘと、ゲート電圧を変化させる間隔ΔＶとを入力する。そして、計算範囲設定手段１３は、入力した初期値Ｖ０と、最大値Ｖｍａｘと、間隔ΔＶとに基づいて、順次、Ｖ０，Ｖ０＋ΔＶ，Ｖ０＋２×ΔＶ，・・・，Ｖｍａｘをゲート電圧Ｖｇとして裏面ポテンシャル演算手段１４に設定する。
【０１２８】
裏面ポテンシャル演算手段１４は、電荷担体密度記憶手段１７に記憶されている電荷担体密度及びパラメータ記憶手段１６に記憶されているデバイスパラメータ等に基づいて、計算範囲設定手段１３により設定されたゲート電圧Ｖｇにおける裏面ポテンシャルφｂを算出し、算出した裏面ポテンシャルφｂを表面ポテンシャル演算手段１５に出力するものである。
【０１２９】
具体的には、裏面ポテンシャル演算手段１４は、電荷担体密度として正に帯電したドナー型欠陥の密度Ｎｔｄ０＋、負に帯電したアクセプタ型欠陥の密度Ｎｔａ０−、ホール密度ｐ０及び電子密度ｎ０と、必要なデバイスパラメータ等と、ゲート電圧Ｖｇとを、前記した式（１２）に式（２２）を代入して得られる裏面ポテンシャルφｂについての方程式に代入し、この裏面ポテンシャルφｂについての方程式を、ニュートン法や二分法などにより数値解析することによって、裏面ポテンシャルφｂを算出する。なお、式（１２）におけるＶｇ’を定義する式（９．４）におけるゲート−ソース間電圧Ｖｇｓは、ゲート電圧Ｖｇと、予め定められたソース電圧Ｖｓとの差（Ｖｇ−Ｖｓ）として求めることができる。
【０１３０】
表面ポテンシャル演算手段１５は、裏面ポテンシャル演算手段１４から入力した裏面ポテンシャルφｂ、電荷担体密度記憶手段１７に記憶されている電荷担体密度及びパラメータ記憶手段１６に記憶されているデバイスパラメータ等に基づいて、表面ポテンシャルφｓを算出し、算出した表面ポテンシャルφｓを、計算条件であるゲート電圧Ｖｇに対応付けて、表面ポテンシャル記憶手段１８に記憶するものである。
なお、表面ポテンシャル演算手段１５は、表面ポテンシャルφｓを、ゲート電圧Ｖｇに代えて、Ｖｇ’に対応付けて表面ポテンシャル記憶手段１８に記憶するようにしてもよい。
【０１３１】
具体的には、表面ポテンシャル演算手段１５は、式（２２）に裏面ポテンシャルφｂ、電荷担体密度である正に帯電したドナー型欠陥の密度Ｎｔｄ０＋、負に帯電したアクセプタ型欠陥の密度Ｎｔａ０−、ホール密度ｐ０、電子密度ｎ０、及び必要なデバイスパラメータ等を代入して、表面ポテンシャルφｓを算出する。
【０１３２】
パラメータ記憶手段１６は、デバイスパラメータ入力手段１０が入力したデバイスパラメータである半導体膜ＳＣの厚さｔｓｃ、絶縁膜ＩＮの厚さｔｉｎ、価電子帯上端でのドナー型欠陥の状態密度ｇｔｄ０、ドナー型欠陥の状態密度分布の傾きの逆数Ｅｔｄ、伝導帯下端でのアクセプタ型欠陥の状態密度ｇｔａ０、アクセプタ型欠陥の状態密度分布の傾きの逆数Ｅｔａ、フラットバンド電圧Ｖｆｂ及び実効的なドナー密度Ｎｄを記憶するものである。
【０１３３】
また、パラメータ記憶手段１６は、他のパラメータである半導体膜ＳＣについての真性フェルミ準位Ｅｉ、真性キャリア密度ｎｉ、価電子帯上端のエネルギーＥｖ、伝導帯下端のエネルギーＥｃ、誘電率εｓｃ及び絶縁膜ＩＮの誘電率εｉｎを、用いる材料に固有の固有パラメータとして、それぞれに対応する固有値を予め記憶することとする。
【０１３４】
また、パラメータ記憶手段１６は、他の計算条件であるソース電圧Ｖｓ及び絶対温度Ｔとして、それぞれ予め定められた値を予め記憶することとする。更にまた、定数であるボルツマン定数ｋ及び電気素量ｑを予め記憶することとする。
【０１３５】
パラメータ記憶手段１６に記憶されているデバイスパラメータ等は、フェルミ準位演算手段１１、電荷担体密度演算手段１２、裏面ポテンシャル演算手段１４及び表面ポテンシャル演算手段１５によって、適宜参照される。
【０１３６】
電荷担体密度記憶手段１７は、電荷担体密度演算手段１２によって算出された電荷担体密度である、正に帯電したドナー型欠陥の密度Ｎｔｄ０＋、負に帯電したアクセプタ型欠陥の密度Ｎｔａ０−、ホール密度ｐ０及び電子密度ｎ０を記憶するものである。これらのデータは、裏面ポテンシャル演算手段１４及び表面ポテンシャル演算手段１５によって参照される。
【０１３７】
表面ポテンシャル記憶手段１８は、表面ポテンシャル演算手段１５によって算出された表面ポテンシャルφｓを、表面ポテンシャルφｓの計算条件であるゲート電圧Ｖｇに対応付けて記憶するものである。
【０１３８】
表面ポテンシャル記憶手段１８に記憶された表面ポテンシャルφｓは、例えば、表面ポテンシャルφｓに基づくＴＦＴの電流値などの計算のために利用される。また、不図示のグラフ描画手段によって、コンピュータに接続された表示手段や印刷手段に出力され、ＴＦＴの特性値としてグラフ表示することもできる（例えば、図６及び図７参照）。
【０１３９】
なお、本実施形態では、デバイスパラメータ入力手段１０で入力したデバイスパラメータをパラメータ記憶手段１６に一旦記憶して、フェルミ準位演算手段１１などの演算手段によって適宜読み出されるようにしたが、デバイスパラメータ入力手段１０は、入力したデバイスパラメータを直接に必要とする演算手段に出力するようにしてもよい。
【０１４０】
また、固有パラメータは、デバイスパラメータとともにデバイスパラメータ入力手段１０によって入力するようにしてもよい。更にまた、計算条件の一つであるソース電圧Ｖｓは、デバイスパラメータ入力手段１０又は計算範囲設定手段１３によって入力するようにしてもよい。
【０１４１】
また、本実施形態では、電荷担体密度演算手段１２で算出した正に帯電したドナー型欠陥の密度Ｎｔｄ０＋などの電荷担体密度を、電荷担体密度記憶手段１７に一旦記憶して、裏面ポテンシャル演算手段１４によって適宜読み出されるようにしたが、電荷担体密度演算手段１２は、算出したこれらの電荷担体密度を直接に裏面ポテンシャル演算手段１４に出力するようにしてもよい。
【０１４２】
［シミュレーション装置の動作］
次に、図５を参照（適宜図１及び図４参照）して、本実施形態における表面ポテンシャルのシミュレーション装置１の動作について説明する。
【０１４３】
まず、シミュレーション装置１は、デバイスパラメータ入力手段１０によって、シミュレーション対象となるＴＦＴについてのデバイスパラメータを入力し、パラメータ記憶手段１６に記憶する（ステップＳ１０）。
【０１４４】
次に、シミュレーション装置１は、フェルミ準位演算手段１１によって、パラメータ記憶手段１６に記憶されているデバイスパラメータ等を用いて、式（５）により、フラットバンド条件での半導体膜ＳＣのフェルミ準位Ｅｆを算出し、算出したフェルミ準位Ｅｆを電荷担体密度演算手段１２に出力する（ステップＳ１１）。
【０１４５】
次に、シミュレーション装置１は、電荷担体密度演算手段１２によって、フェルミ準位演算手段１１により算出されたフェルミ準位Ｅｆ及びパラメータ記憶手段１６に記憶されているデバイスパラメータ等を用いて、式（２．３）、式（３．３）、式（４．２）及び式（４．３）により、それぞれ半導体膜ＳＣのフラットバンド条件における正に帯電したドナー型欠陥の密度Ｎｔｄ０＋、負に帯電したアクセプタ型欠陥の密度Ｎｔａ０−、ホール密度ｐ０及び電子密度ｎ０の値を算出し、算出したこれらの値を電荷担体密度記憶手段１７に記憶する（ステップＳ１２）。
【０１４６】
次に、シミュレーション装置１は、計算範囲設定手段１３によって、表面ポテンシャルφｓを算出する際の、ゲート電圧Ｖｇの設定範囲を定めるデータとして、ゲート電圧の初期値Ｖ０と、ゲート電圧の最大値Ｖｍａｘと、ゲート電圧を変化させる間隔ΔＶとを、不図示のキーボードなどから入力し、初期値Ｖ０をゲート電圧Ｖｇとして裏面ポテンシャル演算手段１４に設定する（ステップＳ１３）。
【０１４７】
次に、シミュレーション装置１は、裏面ポテンシャル演算手段１４によって、電荷担体密度記憶手段１７に記憶されている正に帯電したドナー型欠陥の密度Ｎｔｄ０＋、負に帯電したアクセプタ型欠陥の密度Ｎｔａ０−、ホール密度ｐ０、電子密度ｎ０、及びパラメータ記憶手段１６に記憶されているデバイスパラメータ等を用いて、式（１２）及び式（２２）により、計算範囲設定手段１３により設定されたゲート電圧Ｖｇにおける裏面ポテンシャルφｂを算出し、算出した裏面ポテンシャルφｂを表面ポテンシャル演算手段１５に出力する（ステップＳ１４）。
【０１４８】
次に、シミュレーション装置１は、表面ポテンシャル演算手段１５によって、裏面ポテンシャル演算手段１４により算出した裏面ポテンシャルφｂ、電荷担体密度記憶手段１７に記憶されている電荷担体密度及びパラメータ記憶手段１６に記憶されているデバイスパラメータ等を用いて、式（２２）により、表面ポテンシャルφｓを算出し、算出した表面ポテンシャルφｓを、計算条件であるゲート電圧Ｖｇに対応付けて、表面ポテンシャル記憶手段１８に記憶する（ステップＳ１５）。
【０１４９】
次に、シミュレーション装置１は、計算範囲設定手段１３によって、計算条件を、次の表面ポテンシャルφｓを算出する際のゲート電圧Ｖｇに変更するために、前回のゲート電圧Ｖｇに、計算の間隔ΔＶを加算し、裏面ポテンシャル演算手段１４に設定する（ステップＳ１６）。
【０１５０】
ここで、シミュレーション装置１は、計算範囲設定手段１３によって、ステップＳ１６で条件変更したゲート電圧Ｖｇが、計算範囲の最大値Ｖｍａｘより大きいかどうかを判断し（ステップＳ１７）、大きい場合は（ステップＳ１７でＹｅｓ）、所定の計算範囲における表面ポテンシャルφｓの計算が終了したため、シミュレーション装置１は、処理を終了する。
【０１５１】
一方、ステップＳ１６で条件変更したゲート電圧Ｖｇが、計算範囲の最大値Ｖｍａｘ以下の場合は（ステップＳ１７でＮｏ）、シミュレーション装置１は、ステップＳ１４に戻り、ステップＳ１６で設定したゲート電圧Ｖｇについて、裏面ポテンシャル演算手段１４による裏面ポテンシャルφｂの算出と、表面ポテンシャル演算手段１５による表面ポテンシャルφｓの算出（ステップＳ１５）とを繰り返す。
【実施例】
【０１５２】
次に、本発明の実施形態に係る表面ポテンシャルのシミュレーション方法の実施例について説明する。
図６及び図７に、ＴＦＴの表面ポテンシャルのゲート電圧依存性の計算結果を示す。半導体膜はＩＧＺＯ、絶縁膜はＳｉＯ２を仮定し、半導体膜厚ｔｓｃ、絶縁膜厚ｔｉｎ、半導体膜中の欠陥の密度を様々に変えて計算を行った。
【０１５３】
縦軸は表面ポテンシャルφｓ、横軸はゲート‐ソース間電圧Ｖｇｓとフラットバンド電圧Ｖｆｂの差Ｖｇ’を表わしており、図６及び図７において、式（１）のポアソン方程式を厳密に計算した結果を白丸で示し、本発明の実施形態に係る表面ポテンシャルのシミュレーション方法により計算した結果を実線で示している。何れも、ゲート電圧Ｖｇを０．１［Ｖ］間隔で変化させた２５０点について計算したものである。
【０１５４】
図６（ａ）に示した例は、半導体膜中に欠陥がない場合（ｇｔｄ０＝０［ｃｍ−３ｅＶ−１］，ｇｔａ０＝０［ｃｍ−３ｅＶ−１］）の計算結果を示し、絶縁膜厚ｔｉｎを５０ｎｍ、半導体膜厚ｔｓｃを３０ｎｍ、５０ｎｍ及び１００ｎｍとした。
【０１５５】
図６（ｂ）に示した例は、絶縁膜厚及び半導体膜厚の条件は図６（ａ）に示した例と同じであるが、半導体膜中に欠陥がある場合（ｇｔｄ０＝３×１０２０［ｃｍ−３ｅＶ−１］，Ｅｔｄ＝０．２５［ｅＶ］，ｇｔａ０＝８×１０１７［ｃｍ−３ｅＶ−１］，Ｅｔａ＝０．１５［ｅＶ］）の計算結果を示す。
【０１５６】
同様に、図７（ａ）に示した例は半導体膜中に欠陥がない場合（ｇｔｄ０＝０［ｃｍ−３ｅＶ−１］，ｇｔａ０＝０［ｃｍ−３ｅＶ−１］）の計算結果を示し、絶縁膜厚ｔｉｎを１００ｎｍ、半導体膜厚ｔｓｃを３０ｎｍ、５０ｎｍ及び１００ｎｍとしている。また、図７（ｂ）に示した例は、絶縁膜厚及び半導体膜厚の条件は図７（ａ）に示した例と同じで、半導体膜中に欠陥がある場合（ｇｔｄ０＝３×１０２０［ｃｍ−３ｅＶ−１］，Ｅｔｄ＝０．２５［ｅＶ］，ｇｔａ０＝８×１０１７［ｃｍ−３ｅＶ−１］，Ｅｔａ＝０．１５［ｅＶ］）の計算結果を示す。
【０１５７】
図６及び図７に示したように、様々な条件（半導体膜厚、絶縁膜厚、半導体膜中の欠陥の密度）に関して、本発明の実施形態に係るシミュレーション方法を用いて計算した結果（実線）は、厳密な計算結果（白丸）と非常に良く一致している。また、インテル社製のＣＰＵ（Central Processing Unit）（Intel Core2 Duo E8400、動作周波数３．００ＧＨｚ）を用いてシミュレーションした計算時間は、厳密な計算が２５０点の計算に１分程度であったのに対して、本発明の実施形態に係る表面ポテンシャルのシミュレーション方法では２〜３秒程度であった。
【０１５８】
以上の結果から、本発明の実施形態に係る表面ポテンシャルのシミュレーション方法により、半導体膜中にキャリアを捕獲する欠陥を含む蓄積型の電界効果型のＴＦＴについて、高速かつ高精度な表面ポテンシャルの計算が実現されていることが分かる。
【符号の説明】
【０１５９】
１      表面ポテンシャルのシミュレーション装置
１０    デバイスパラメータ入力手段
１１    フェルミ準位演算手段
１２    電荷担体密度演算手段
１３    計算範囲設定手段
１４    裏面ポテンシャル演算手段
１５    表面ポテンシャル演算手段
１６    パラメータ記憶手段
１７    電荷担体密度記憶手段
１８    表面ポテンシャル記憶手段
Ｓ      ソース電極
Ｄ      ドレイン電極
Ｇ      ゲート電極
ＳＣ    半導体膜
ＩＮ    絶縁膜
【図１】
0005839922.tif 000039
【図２】
0005839922.tif 000040
【図３】
0005839922.tif 000041
【図４】
0005839922.tif 000042
【図５】
0005839922.tif 000043
【図６】
0005839922.tif 000044
【図７】
0005839922.tif 000045