(57)【特許請求の範囲】
【請求項１】
複数の画素の各々に対応して第１電極が設けられた第１基板と、第２電極が設けられた第２基板と、で表示素子を挟持し、前記第１電極、前記表示素子及び前記第２電極で前記画素が構成され、
所定の複数フレームの各々において表示状態を変更する前記画素へ電圧を印加する書き込み動作により前記画素の表示状態を第１の表示状態から第２の表示状態へ、または前記第２の表示状態から前記第１の表示状態へ変更し、
前記複数フレームにおいては、前記画素の前記第１電極を前記第２電極に対して正極又は負極のいずれか一方の極にして前記画素へ電圧を印加する第１のフレームと、前記一方の極と反対の極にして前記画素へ電圧を印加する第２のフレームがあり、前記第１のフレームが複数続いた後、前記第２のフレームが続く表示装置の制御装置であって、
前記表示装置に表示させる画像の画素毎に表示状態を示す画像データを記憶するメモリーと、
進行中の前記書き込み動作によって当該表示装置に表示させる予定の画像の画素毎に表示状態を示す予定画像データを記憶する予定画像データ記憶領域と、
前記メモリーに書き込まれた画像データと、前記予定画像データとを比較し、前記複数の画素において表示状態を変更する変更画素を特定する特定部と、
を有し、
全画素の書き込み動作が終了しているときに前記メモリーに前記画像データが書き込まれると、前記特定部が特定した変更画素について、当該画像データを予定画像データとして前記予定画像データ記憶領域に書き込み、前記予定画像データの定める表示状態となるように前記書き込み動作を行い、
前記書き込み動作が行われているときに前記メモリーに前記画像データが書き込まれると、前記特定部が特定した変更画素のうち、前記書き込み動作中の画素については、当該画素に対応する前記メモリーの画像データを予定画像データ記憶領域に書き込まず、前記書き込み動作中ではない画素については、当該画素に対応する前記メモリーの画像データを予定画像データ記憶領域に書き込み、前記予定画像データの定める表示状態となるように前記書き込み動作を行い、
前記書き込み動作が終了した画素について、前記メモリーの画像データと前記予定画像データ記憶領域の予定画像データとで表示状態が異なる場合、当該画素に対応する前記メモリーの画像データを前記予定画像データ記憶領域に書き込み、前記予定画像データの定める表示状態となるように前記書き込み動作を行う
表示装置の制御装置。
【請求項２】
前記変更画素毎に当該変更画素が書き込み動作中か否かを示す値を記憶領域に記憶し、
前記記憶領域に記憶された前記値を予め定められた複数フレームが経過する毎に減少又は増加させ、
前記記憶領域の前記値が予め定められた値である場合には、当該記憶領域に対応する変更画素への前記書き込み動作を終了し、前記記憶領域の前記値が予め定められた値でない場合には、当該記憶領域に対応する変更画素への前記書き込み動作を継続すること
を特徴とする請求項１に記載の表示装置の制御装置。
【請求項３】
前記特定部は、複数フレームが経過する毎に前記変更画素を特定することを特徴とする請求項１に記載の表示装置の制御装置。
【請求項４】
前記変更画素の表示状態を前記第１の表示状態へ変更するために印加する第１電圧の印加回数、当該変更画素の表示状態を前記第２の表示状態へ変更するために印加する第２電圧の印加回数及び前記第１電圧と前記第２電圧のうち先に印加する電圧を示すフラグを前記画素毎に記憶領域に記憶し、
記憶領域に記憶されているフラグが先に前記第１電圧を印加することを示している場合には、当該記憶領域に記憶されている前記第１電圧の印加回数に応じて前記第１電圧を当該記憶領域に対応する変更画素へ印加させた後、当該記憶領域に記憶されている前記第２電圧の印加回数に応じて前記第２電圧を当該記憶領域に対応する変更画素へ印加させ、
記憶領域に記憶されているフラグが先に前記第２電圧を印加することを示している場合には、当該記憶領域に記憶されている前記第２電圧の印加回数に応じて前記第２電圧を当該記憶領域に対応する変更画素へ印加させた後、当該記憶領域に記憶されている前記第１電圧の印加回数に応じて前記第１電圧を当該記憶領域に対応する変更画素へ印加させること
を特徴とする請求項１に記載の表示装置の制御装置。
【請求項５】
前記変更画素の表示状態を変更するために印加する電圧の印加回数を前記変更画素毎に記憶領域に記憶し、
前記予定画像データに基づいて前記変更画素が前記第１画素と前記第２画素のいずれであるか判断し、
前記変更画素が前記第１画素である場合、当該変更画素の表示状態を前記第１の表示状態へ変更する第１電圧を当該変更画素に対応する記憶領域に記憶された印加回数に応じて当該変更画素へ印加させ、
前記変更画素が前記第２画素である場合、当該変更画素の表示状態を前記第２の表示状態へ変更する第２電圧を当該変更画素に対応する記憶領域に記憶された印加回数に応じて当該変更画素へ印加させること、
を特徴とする請求項１に記載の表示装置の制御装置。
【請求項６】
複数の画素の各々に対応して第１電極が設けられた第１基板と、第２電極が設けられた第２基板と、で表示素子を挟持し、前記第１電極、前記表示素子及び前記第２電極で前記画素が構成され、
所定の複数フレームの各々において表示状態を変更する前記画素へ電圧を印加する書き込み動作により前記画素の表示状態を第１の表示状態から第２の表示状態へ、または前記第２の表示状態から前記第１の表示状態へ変更し、
前記複数フレームにおいては、前記画素の前記第１電極を前記第２電極に対して正極又は負極のいずれか一方の極にして前記画素へ電圧を印加する第１のフレームと、前記一方の極と反対の極にして前記画素へ電圧を印加する第２のフレームがあり、前記第１のフレームが複数続いた後、前記第２のフレームが続く表示装置の制御装置であって、
前記表示装置に表示させる画像の画素毎に表示状態を示す画像データを記憶するメモリーと、
進行中の前記書き込み動作によって当該表示装置に表示させる予定の画像の画素毎に表示状態を示す予定画像データを記憶する予定画像データ記憶領域と、
前記複数フレームの各々において印加する電圧を定めたテーブルと、
前記メモリーに書き込まれた画像データと、前記予定画像データとを比較し、前記複数の画素において表示状態を変更する変更画素を特定する特定部と、
を有し、
全画素の書き込み動作が終了しているときに前記メモリーに前記画像データが書き込まれると、前記特定部が特定した変更画素について、当該画像データを予定画像データとして前記予定画像データ記憶領域に書き込み、前記予定画像データの定める表示状態となるように前記テーブルに従って前記書き込み動作を行い、
前記書き込み動作が行われているときに前記メモリーに前記画像データが書き込まれると、前記特定部が特定した変更画素のうち、前記書き込み動作中の画素については、当該画素に対応する前記メモリーの画像データを予定画像データ記憶領域に書き込まず、前記書き込み動作中ではない画素については、当該画素に対応する前記メモリーの画像データを予定画像データ記憶領域に書き込み、前記予定画像データの定める表示状態となるように前記テーブルに従って前記書き込み動作を行い、
前記書き込み動作が終了した画素について、前記メモリーの画像データと前記予定画像データ記憶領域の予定画像データとで表示状態が異なる場合、当該画素に対応する前記メモリーの画像データを前記予定画像データ記憶領域に書き込み、前記予定画像データの定める表示状態となるように前記テーブルに従って前記書き込み動作を行う
表示装置の制御装置。
【請求項７】
前記画素は複数行複数列で配置され、
当該行毎に、当該行の画素が書き込み動作中か否かを示す値を記憶領域に記憶し、
前記記憶領域に記憶された前記値を一フレームが経過する毎に減少又は増加させ、
前記記憶領域の前記値が予め定められた値である場合には、当該記憶領域に対応する行の変更画素への前記書き込み動作を終了し、前記記憶領域の前記値が予め定められた値でない場合には、当該記憶領域に対応する行の変更画素への前記書き込み動作を継続すること
を特徴とする請求項６に記載の表示装置の制御装置。
【請求項８】
前記画素は複数行複数列で配置され、
前記画素を複数ブロックに区分けしたブロック毎に、当該ブロック内の画素が書き込み動作中か否かを示す値を記憶領域に記憶し、
前記記憶領域に記憶された前記値を一フレームが経過する毎に減少又は増加させ、
前記記憶領域の前記値が予め定められた値である場合には、当該記憶領域に対応する行の変更画素への前記書き込み動作を終了し、前記記憶領域の前記値が予め定められた値でない場合には、当該記憶領域に対応する行の変更画素への前記書き込み動作を継続すること
を特徴とする請求項６に記載の表示装置の制御装置。
【請求項９】
前記書き込み動作が終了した画素においては、書き込み動作終了後に第１電極の電位が前記第２電極と同電位となるように制御すること
を特徴とする請求項１乃至８のいずれかに記載の表示装置の制御装置。
【請求項１０】
前記複数の画素の全てにおいて前記書き込み動作が行われていない場合、前記画素へ電圧を印加する回路への電力供給を遮断すること
を特徴とする請求項１乃至８のいずれかに記載の表示装置の制御装置。
【請求項１１】
複数の画素の各々に対応して第１電極が設けられた第１基板と、第２電極が設けられた第２基板と、で表示素子を挟持し、前記第１電極、前記表示素子及び前記第２電極で前記画素が構成され、
所定の複数フレームの各々において表示状態を変更する前記画素へ電圧を印加する書き込み動作により前記画素の表示状態を第１の表示状態から第２の表示状態へ、または前記第２の表示状態から前記第１の表示状態へ変更し、
前記複数フレームにおいては、前記画素の前記第１電極を前記第２電極に対して正極又は負極のいずれか一方の極にして前記画素へ電圧を印加する第１のフレームと、前記一方の極と反対の極にして前記画素へ電圧を印加する第２のフレームがあり、前記第１のフレームが複数続いた後、前記第２のフレームが続く表示装置であって、
表示する画像の画素毎に表示状態を示す画像データを記憶するメモリーと、
進行中の前記書き込み動作によって表示する予定の画像の画素毎に表示状態を示す予定画像データを記憶する予定画像データ記憶領域と、
前記メモリーに書き込まれた画像データと、前記予定画像データとを比較し、前記複数の画素において表示状態を変更する変更画素を特定する特定部と、
を有し、
全画素の書き込み動作が終了しているときに前記メモリーに前記画像データが書き込まれると、前記特定部が特定した変更画素について、当該画像データを予定画像データとして前記予定画像データ記憶領域に書き込み、前記予定画像データの定める表示状態となるように前記書き込み動作を行い、
前記書き込み動作が行われているときに前記メモリーに前記画像データが書き込まれると、前記特定部が特定した変更画素のうち、前記書き込み動作中の画素については、当該画素に対応する前記メモリーの画像データを予定画像データ記憶領域に書き込まず、前記書き込み動作中ではない画素については、当該画素に対応する前記メモリーの画像データを予定画像データ記憶領域に書き込み、前記予定画像データの定める表示状態となるように前記書き込み動作を行い、
前記書き込み動作が終了した画素について、前記メモリーの画像データと前記予定画像データ記憶領域の予定画像データとで表示状態が異なる場合、当該画素に対応する前記メモリーの画像データを前記予定画像データ記憶領域に書き込み、前記予定画像データの定める表示状態となるように前記書き込み動作を行う
表示装置。
【請求項１２】
複数の画素の各々に対応して第１電極が設けられた第１基板と、第２電極が設けられた第２基板と、で表示素子を挟持し、前記第１電極、前記表示素子及び前記第２電極で前記画素が構成され、
所定の複数フレームの各々において表示状態を変更する前記画素へ電圧を印加する書き込み動作により前記画素の表示状態を第１の表示状態から第２の表示状態へ、または前記第２の表示状態から前記第１の表示状態へ変更し、
前記複数フレームにおいては、前記画素の前記第１電極を前記第２電極に対して正極又は負極のいずれか一方の極にして前記画素へ電圧を印加する第１のフレームと、前記一方の極と反対の極にして前記画素へ電圧を印加する第２のフレームがあり、前記第１のフレームが複数続いた後、前記第２のフレームが続く表示装置であって、
表示する画像の画素毎に表示状態を示す画像データを記憶するメモリーと、
進行中の前記書き込み動作によって表示する予定の画像の画素毎に表示状態を示す予定画像データを記憶する予定画像データ記憶領域と、
前記複数フレームの各々において印加する電圧を定めたテーブルと、
前記メモリーに書き込まれた画像データと、前記予定画像データとを比較し、前記複数の画素において表示状態を変更する変更画素を特定する特定部と、
を有し、
全画素の書き込み動作が終了しているときに前記メモリーに前記画像データが書き込まれると、前記特定部が特定した変更画素について、当該画像データを予定画像データとして前記予定画像データ記憶領域に書き込み、前記予定画像データの定める表示状態となるように前記テーブルに従って前記書き込み動作を行い、
前記書き込み動作が行われているときに前記メモリーに前記画像データが書き込まれると、前記特定部が特定した変更画素のうち、前記書き込み動作中の画素については、当該画素に対応する前記メモリーの画像データを予定画像データ記憶領域に書き込まず、前記書き込み動作中ではない画素については、当該画素に対応する前記メモリーの画像データを予定画像データ記憶領域に書き込み、前記予定画像データの定める表示状態となるように前記テーブルに従って前記書き込み動作を行い、
前記書き込み動作が終了した画素について、前記メモリーの画像データと前記予定画像データ記憶領域の予定画像データとで表示状態が異なる場合、当該画素に対応する前記メモリーの画像データを前記予定画像データ記憶領域に書き込み、前記予定画像データの定める表示状態となるように前記テーブルに従って前記書き込み動作を行う
表示装置。
【請求項１３】
複数の画素の各々に対応して第１電極が設けられた第１基板と、第２電極が設けられた第２基板と、で表示素子を挟持し、前記第１電極、前記表示素子及び前記第２電極で前記画素が構成され、
所定の複数フレームの各々において表示状態を変更する前記画素へ電圧を印加する書き込み動作により前記画素の表示状態を第１の表示状態から第２の表示状態へ、または前記第２の表示状態から前記第１の表示状態へ変更し、
前記複数フレームにおいては、前記画素の前記第１電極を前記第２電極に対して正極又は負極のいずれか一方の極にして前記画素へ電圧を印加する第１のフレームと、前記一方の極と反対の極にして前記画素へ電圧を印加する第２のフレームがあり、前記第１のフレームが複数続いた後、前記第２のフレームが続く表示装置の制御方法であって、
前記表示装置は、
表示する画像の画素毎に表示状態を示す画像データを記憶するメモリーと、
進行中の前記書き込み動作によって表示する予定の画像の画素毎に表示状態を示す予定画像データを記憶する予定画像データ記憶領域と、
前記メモリーに書き込まれた画像データと、前記予定画像データとを比較し、前記複数の画素において表示状態を変更する変更画素を特定する特定部と、
を有し、
全画素の書き込み動作が終了しているときに前記メモリーに前記画像データが書き込まれると、前記特定部が特定した変更画素について、当該画像データを予定画像データとして前記予定画像データ記憶領域に書き込み、前記予定画像データの定める表示状態となるように前記書き込み動作を行い、
前記書き込み動作が行われているときに前記メモリーに前記画像データが書き込まれると、前記特定部が特定した変更画素のうち、前記書き込み動作中の画素については、当該画素に対応する前記メモリーの画像データを予定画像データ記憶領域に書き込まず、前記書き込み動作中ではない画素については、当該画素に対応する前記メモリーの画像データを予定画像データ記憶領域に書き込み、前記予定画像データの定める表示状態となるように前記書き込み動作を行い、
前記書き込み動作が終了した画素について、前記メモリーの画像データと前記予定画像データ記憶領域の予定画像データとで表示状態が異なる場合、当該画素に対応する前記メモリーの画像データを前記予定画像データ記憶領域に書き込み、前記予定画像データの定める表示状態となるように前記書き込み動作を行う
表示装置の制御方法。
【請求項１４】
複数の画素の各々に対応して第１電極が設けられた第１基板と、第２電極が設けられた第２基板と、で表示素子を挟持し、前記第１電極、前記表示素子及び前記第２電極で前記画素が構成され、
所定の複数フレームの各々において表示状態を変更する前記画素へ電圧を印加する書き込み動作により前記画素の表示状態を第１の表示状態から第２の表示状態へ、または前記第２の表示状態から前記第１の表示状態へ変更し、
前記複数フレームにおいては、前記画素の前記第１電極を前記第２電極に対して正極又は負極のいずれか一方の極にして前記画素へ電圧を印加する第１のフレームと、前記一方の極と反対の極にして前記画素へ電圧を印加する第２のフレームがあり、前記第１のフレームが複数続いた後、前記第２のフレームが続く表示装置の制御方法であって、
前記表示装置は、
表示する画像の画素毎に表示状態を示す画像データを記憶するメモリーと、
進行中の前記書き込み動作によって表示する予定の画像の画素毎に表示状態を示す予定画像データを記憶する予定画像データ記憶領域と、
前記複数フレームの各々において印加する電圧を定めたテーブルと、
前記メモリーに書き込まれた画像データと、前記予定画像データとを比較し、前記複数の画素において表示状態を変更する変更画素を特定する特定部と、
を有し、
全画素の書き込み動作が終了しているときに前記メモリーに前記画像データが書き込まれると、前記特定部が特定した変更画素について、当該画像データを予定画像データとして前記予定画像データ記憶領域に書き込み、前記予定画像データの定める表示状態となるように前記テーブルに従って前記書き込み動作を行い、
前記書き込み動作が行われているときに前記メモリーに前記画像データが書き込まれると、前記特定部が特定した変更画素のうち、前記書き込み動作中の画素については、当該画素に対応する前記メモリーの画像データを予定画像データ記憶領域に書き込まず、前記書き込み動作中ではない画素については、当該画素に対応する前記メモリーの画像データを予定画像データ記憶領域に書き込み、前記予定画像データの定める表示状態となるように前記テーブルに従って前記書き込み動作を行い、
前記書き込み動作が終了した画素について、前記メモリーの画像データと前記予定画像データ記憶領域の予定画像データとで表示状態が異なる場合、当該画素に対応する前記メモリーの画像データを前記予定画像データ記憶領域に書き込み、前記予定画像データの定める表示状態となるように前記テーブルに従って前記書き込み動作を行う
表示装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、制御装置、表示装置及び表示装置の制御方法に関する。
【背景技術】
【０００２】
画像を表示する表示装置として、マイクロカプセルを用いた電気泳動方式の表示装置がある。この表示装置でアクティブマトリクス方式のものは、行方向へ伸びた複数の行電極と、列方向に伸びた複数の列電極との交点の各々にマイクロカプセルを駆動する駆動回路が設けられている。行電極と列電極に電圧を印加すると、駆動回路に設けられた電極と、この電極に対してマイクロカプセルを挟んで対向する電極との間に電位差が生じる。マイクロカプセルを挟んで対向する電極間に電位差が生じると、この電位差により生じた電界に応じてマイクロカプセル内の白粒子と黒粒子が移動する。各マイクロカプセル内の白粒子と黒粒子の分布が変わることにより光学的反射特性が変化し、画像が表示されることとなる。
【０００３】
ところで、電気泳動方式の表示装置においては、アクティブマトリクス方式で表示を変更する際に画像の書き換えが複数フレームに渡って行われるものがある。しかし、画像の書き換えを複数フレームに渡って行う際に全画面で書き換えを始めてしまうと、書き込みが終了するまでの間は新たに書き込みが行えないため、画像の追記や削除を行う際には一旦画像の書き込みが終了してから次ぎの書き込みを開始することとなり、時間がかかって操作性の観点で問題がある。
そこで、このような問題を解決するために、部分領域の単位でパイプライン処理を行うことにより書き込みを行う方式が考案されている（特許文献１参照）。特許文献１に開示されている方式によれば、画面上の互いに重ならない２つの部分領域にタイミングをずらして画像を書き込む場合、先に書き込みを開始した部分領域の書き込みが完了していなくても、後から書き込みを開始する部分領域の書き込みを開始することができ、この方式を採用しない場合と比較して表示速度が向上する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２５１６１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、特許文献１に開示されている方式の場合、部分領域同士が一部で重なってしまうと、結局は後から書き込みを開始する部分領域については、先に書き込みを開始した部分領域の書き込みが終了するまで書き込みを待機しなければならず、表示が完了するまでに時間が掛かることとなる。
【０００６】
本発明は、上述した事情に鑑みてなされたものであり、その目的の一つは、電気泳動表示装置の体感的な表示速度を向上させることである。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明に係る表示装置の制御装置は、複数の画素の各々に対応して第１電極が設けられた第１基板と、第２電極が設けられた第２基板と、で表示素子を挟持し、前記第１電極、前記表示素子及び前記第２電極で前記画素が構成され、所定の複数フレームの各々において表示状態を変更する前記画素へ電圧を印加する書き込み動作により前記画素の表示状態を第１の表示状態から第２の表示状態へ、または前記第２の表示状態から前記第１の表示状態へ変更し、前記複数フレームにおいては、前記画素の前記第１電極を前記第２電極に対して正極又は負極のいずれか一方の極にして前記画素へ電圧を印加する第１のフレームと、前記一方の極と反対の極にして前記画素へ電圧を印加する第２のフレームがあり、前記第１のフレームが複数続いた後、前記第２のフレームが続く表示装置の制御装置であって、前記表示装置に表示させる画像の画素毎に表示状態を示す画像データを記憶するメモリーと、進行中の前記書き込み動作によって当該表示装置に表示させる予定の画像の画素毎に表示状態を示す予定画像データを記憶する予定画像データ記憶領域と、前記メモリーに書き込まれた画像データと、前記予定画像データとを比較し、前記複数の画素において表示状態を変更する変更画素を特定する特定部と、を有し、全画素の書き込み動作が終了しているときに前記メモリーに前記画像データが書き込まれると、前記特定部が特定した変更画素について、当該画像データを予定画像データとして前記予定画像データ記憶領域に書き込み、前記予定画像データの定める表示状態となるように前記書き込み動作を行い、前記書き込み動作が行われているときに前記メモリーに前記画像データが書き込まれると、前記特定部が特定した変更画素のうち、前記書き込み動作中の画素については、当該画素に対応する前記メモリーの画像データを予定画像データ記憶領域に書き込まず、前記書き込み動作中ではない画素については、当該画素に対応する前記メモリーの画像データを予定画像データ記憶領域に書き込み、前記予定画像データの定める表示状態となるように前記書き込み動作を行い、前記書き込み動作が終了した画素について、前記メモリーの画像データと前記予定画像データ記憶領域の予定画像データとで表示状態が異なる場合、当該画素に対応する前記メモリーの画像データを前記予定画像データ記憶領域に書き込み、前記予定画像データの定める表示状態となるように前記書き込み動作を行う。
この制御装置によれば、表示状態を変更する画素であって書き込み動作中ではない画素については直ぐに書き込み動作が開始されるため、体感的な表示速度を向上することとなる。
【０００８】
なお、前記制御装置においては、前記変更画素毎に当該変更画素が書き込み動作中か否かを示す値を記憶領域に記憶し、前記記憶領域に記憶された前記値を予め定められた複数フレームが経過する毎に減少又は増加させ、前記記憶領域の前記値が予め定められた値である場合には、当該記憶領域に対応する変更画素への前記書き込み動作を終了し、前記記憶領域の前記値が予め定められた値でない場合には、当該記憶領域に対応する変更画素への前記書き込み動作を継続する構成としてもよい。
この構成によれば、記憶領域へのアクセスを一フレーム毎に行わないので、書き込み動作の終了を判断するために頻繁に記憶領域へアクセスしなくて済む。
【０００９】
また、前記制御装置においては、前記特定部は、複数フレームが経過する毎に前記変更画素を特定する構成としてもよい。
この構成によれば、画像データと予定画像データへのアクセスを一フレーム毎に行わないので、変更画素を特定するために頻繁に各データへアクセスしなくて済む。
【００１０】
また、前記制御装置においては、前記変更画素の表示状態を前記第１の表示状態へ変更するために印加する第１電圧の印加回数、当該変更画素の表示状態を前記第２の表示状態へ変更するために印加する第２電圧の印加回数及び前記第１電圧と前記第２電圧のうち先に印加する電圧を示すフラグを前記画素毎に記憶領域に記憶し、記憶領域に記憶されているフラグが先に前記第１電圧を印加することを示している場合には、当該記憶領域に記憶されている前記第１電圧の印加回数に応じて前記第１電圧を当該記憶領域に対応する変更画素へ印加させた後、当該記憶領域に記憶されている前記第２電圧の印加回数に応じて前記第２電圧を当該記憶領域に対応する変更画素へ印加させ、記憶領域に記憶されているフラグが先に前記第２電圧を印加することを示している場合には、当該記憶領域に記憶されている前記第２電圧の印加回数に応じて前記第２電圧を当該記憶領域に対応する変更画素へ印加させた後、当該記憶領域に記憶されている前記第１電圧の印加回数に応じて前記第１電圧を当該記憶領域に対応する変更画素へ印加させる構成としてもよい。
この構成によれば、書き込み動作中に画素を第１の表示状態にする第１電圧と第２の表示状態にする第２電圧とを印加する場合、印加回数と、どちらを先に印加するかを指定して画素を中間調にすることができる。
【００１１】
また、前記制御装置においては、前記変更画素の表示状態を変更するために印加する電圧の印加回数を前記変更画素毎に記憶領域に記憶し、前記予定画像データに基づいて前記変更画素が前記第１画素と前記第２画素のいずれであるか判断し、前記変更画素が前記第１画素である場合、当該変更画素の表示状態を前記第１の表示状態へ変更する第１電圧を当該変更画素に対応する記憶領域に記憶された印加回数に応じて当該変更画素へ印加させ、前記変更画素が前記第２画素である場合、当該変更画素の表示状態を前記第２の表示状態へ変更する第２電圧を当該変更画素に対応する記憶領域に記憶された印加回数に応じて当該変更画素へ印加させる構成としてもよい。
この構成によれば、電圧の印加回数は画素毎に一つの記憶領域で済むため、画素毎に第１電圧の印加回数を記憶する記憶領域と第２電圧の印加回数を記憶する記憶領域とを設ける構成と比較して記憶領域が少なくて済む。
【００１２】
また、本発明に係る表示装置の制御装置にあっては、複数の画素の各々に対応して第１電極が設けられた第１基板と、第２電極が設けられた第２基板と、で表示素子を挟持し、前記第１電極、前記表示素子及び前記第２電極で前記画素が構成され、所定の複数フレームの各々において表示状態を変更する前記画素へ電圧を印加する書き込み動作により前記画素の表示状態を第１の表示状態から第２の表示状態へ、または前記第２の表示状態から前記第１の表示状態へ変更し、前記複数フレームにおいては、前記画素の前記第１電極を前記第２電極に対して正極又は負極のいずれか一方の極にして前記画素へ電圧を印加する第１のフレームと、前記一方の極と反対の極にして前記画素へ電圧を印加する第２のフレームがあり、前記第１のフレームが複数続いた後、前記第２のフレームが続く表示装置の制御装置であって、前記表示装置に表示させる画像の画素毎に表示状態を示す画像データを記憶するメモリーと、進行中の前記書き込み動作によって当該表示装置に表示させる予定の画像の画素毎に表示状態を示す予定画像データを記憶する予定画像データ記憶領域と、前記複数フレームの各々において印加する電圧を定めたテーブルと、前記メモリーに書き込まれた画像データと、前記予定画像データとを比較し、前記複数の画素において表示状態を変更する変更画素を特定する特定部と、を有し、全画素の書き込み動作が終了しているときに前記メモリーに前記画像データが書き込まれると、前記特定部が特定した変更画素について、当該画像データを予定画像データとして前記予定画像データ記憶領域に書き込み、前記予定画像データの定める表示状態となるように前記テーブルに従って前記書き込み動作を行い、前記書き込み動作が行われているときに前記メモリーに前記画像データが書き込まれると、前記特定部が特定した変更画素のうち、前記書き込み動作中の画素については、当該画素に対応する前記メモリーの画像データを予定画像データ記憶領域に書き込まず、前記書き込み動作中ではない画素については、当該画素に対応する前記メモリーの画像データを予定画像データ記憶領域に書き込み、前記予定画像データの定める表示状態となるように前記テーブルに従って前記書き込み動作を行い、前記書き込み動作が終了した画素について、前記メモリーの画像データと前記予定画像データ記憶領域の予定画像データとで表示状態が異なる場合、当該画素に対応する前記メモリーの画像データを前記予定画像データ記憶領域に書き込み、前記予定画像データの定める表示状態となるように前記テーブルに従って前記書き込み動作を行う構成であってもよい。
この制御装置においても、表示状態を変更する画素にであって書き込み動作中ではない
画素については直ぐに書き込み動作が開始されるため、体感的な表示速度を向上すること
となる。
【００１３】
また、テーブルを使用する前記制御装置にあっては、前記画素は複数行複数列で配置され、当該行毎に、当該行の画素が書き込み動作中か否かを示す値を記憶領域に記憶し、前記記憶領域に記憶された前記値を一フレームが経過する毎に減少又は増加させ、前記記憶領域の前記値が予め定められた値である場合には、当該記憶領域に対応する行の変更画素への前記書き込み動作を終了し、前記記憶領域の前記値が予め定められた値でない場合には、当該記憶領域に対応する行の変更画素への前記書き込み動作を継続する構成であってもよい。
この構成によれば、書き込み動作中であるか否かを示す記憶領域は、一行につき一つの記憶領域となるため、画素毎に記憶領域を設ける構成と比較して記憶領域が少なくて済む。
【００１４】
また、テーブルを使用する前記制御装置にあっては、前記画素は複数行複数列で配置され、前記画素を複数ブロックに区分けしたブロック毎に、当該ブロック内の画素が書き込み動作中か否かを示す値を記憶領域に記憶し、前記記憶領域に記憶された前記値を一フレームが経過する毎に減少又は増加させ、前記記憶領域の前記値が予め定められた値である場合には、当該記憶領域に対応する行の変更画素への前記書き込み動作を終了し、前記記憶領域の前記値が予め定められた値でない場合には、当該記憶領域に対応する行の変更画素への前記書き込み動作を継続する構成であってもよい。
この構成によれば、書き込み動作中であるか否かを示す記憶領域は、一ブロックにつき一つの記憶領域となるため、画素毎に記憶領域を設ける構成と比較して記憶領域が少なくて済む。
【００１５】
また、前記制御装置にあっては、前記書き込み動作が終了した画素においては、書き込み動作終了後に第１電極の電位が前記第２電極と同電位となるように制御する構成であってもよい。
この構成によれば、書き込み動作が終了すると画素の画素電極と透明電極との電位差がなくなりため、画素に過度に電圧が掛かることがなく、表示素子の劣化を抑えることができる。
【００１６】
また、前記制御装置にあっては、前記複数の画素の全てにおいて前記書き込み動作が行われていない場合、前記画素へ電圧を印加する回路への電力供給を遮断する構成であってもよい。
この構成によれば、画素への書き込み動作が行われていない時には画素へ電圧を印加する回路への電力供給が遮断されるので、表示装置の消費電力を抑えることができる。
【００１７】
また、上記目的を達成するため、本発明に係る表示装置は、複数の画素の各々に対応して第１電極が設けられた第１基板と、第２電極が設けられた第２基板と、で表示素子を挟持し、前記第１電極、前記表示素子及び前記第２電極で前記画素が構成され、所定の複数フレームの各々において表示状態を変更する前記画素へ電圧を印加する書き込み動作により前記画素の表示状態を第１の表示状態から第２の表示状態へ、または前記第２の表示状態から前記第１の表示状態へ変更し、前記複数フレームにおいては、前記画素の前記第１電極を前記第２電極に対して正極又は負極のいずれか一方の極にして前記画素へ電圧を印加する第１のフレームと、前記一方の極と反対の極にして前記画素へ電圧を印加する第２のフレームがあり、前記第１のフレームが複数続いた後、前記第２のフレームが続く表示装置であって、表示する画像の画素毎に表示状態を示す画像データを記憶するメモリーと、進行中の前記書き込み動作によって表示する予定の画像の画素毎に表示状態を示す予定画像データを記憶する予定画像データ記憶領域と、前記メモリーに書き込まれた画像データと、前記予定画像データとを比較し、前記複数の画素において表示状態を変更する変更画素を特定する特定部と、を有し、全画素の書き込み動作が終了しているときに前記メモリーに前記画像データが書き込まれると、前記特定部が特定した変更画素について、当該画像データを予定画像データとして前記予定画像データ記憶領域に書き込み、前記予定画像データの定める表示状態となるように前記書き込み動作を行い、前記書き込み動作が行われているときに前記メモリーに前記画像データが書き込まれると、前記特定部が特定した変更画素のうち、前記書き込み動作中の画素については、当該画素に対応する前記メモリーの画像データを予定画像データ記憶領域に書き込まず、前記書き込み動作中ではない画素については、当該画素に対応する前記メモリーの画像データを予定画像データ記憶領域に書き込み、前記予定画像データの定める表示状態となるように前記書き込み動作を行い、前記書き込み動作が終了した画素について、前記メモリーの画像データと前記予定画像データ記憶領域の予定画像データとで表示状態が異なる場合、当該画素に対応する前記メモリーの画像データを前記予定画像データ記憶領域に書き込み、前記予定画像データの定める表示状態となるように前記書き込み動作を行う。
この表示装置によれば、表示状態を変更する画素にであって書き込み動作中ではない画素については直ぐに書き込み動作が開始されるため、体感的な表示速度を向上することとなる。
【００１８】
また、本発明に係る表示装置にあっては、複数の画素の各々に対応して第１電極が設けられた第１基板と、第２電極が設けられた第２基板と、で表示素子を挟持し、前記第１電極、前記表示素子及び前記第２電極で前記画素が構成され、所定の複数フレームの各々において表示状態を変更する前記画素へ電圧を印加する書き込み動作により前記画素の表示状態を第１の表示状態から第２の表示状態へ、または前記第２の表示状態から前記第１の表示状態へ変更し、前記複数フレームにおいては、前記画素の前記第１電極を前記第２電極に対して正極又は負極のいずれか一方の極にして前記画素へ電圧を印加する第１のフレームと、前記一方の極と反対の極にして前記画素へ電圧を印加する第２のフレームがあり、前記第１のフレームが複数続いた後、前記第２のフレームが続く表示装置であって、表示する画像の画素毎に表示状態を示す画像データを記憶するメモリーと、進行中の前記書き込み動作によって表示する予定の画像の画素毎に表示状態を示す予定画像データを記憶する予定画像データ記憶領域と、前記複数フレームの各々において印加する電圧を定めたテーブルと、前記メモリーに書き込まれた画像データと、前記予定画像データとを比較し、前記複数の画素において表示状態を変更する変更画素を特定する特定部と、を有し、全画素の書き込み動作が終了しているときに前記メモリーに前記画像データが書き込まれると、前記特定部が特定した変更画素について、当該画像データを予定画像データとして前記予定画像データ記憶領域に書き込み、前記予定画像データの定める表示状態となるように前記テーブルに従って前記書き込み動作を行い、前記書き込み動作が行われているときに前記メモリーに前記画像データが書き込まれると、前記特定部が特定した変更画素のうち、前記書き込み動作中の画素については、当該画素に対応する前記メモリーの画像データを予定画像データ記憶領域に書き込まず、前記書き込み動作中ではない画素については、当該画素に対応する前記メモリーの画像データを予定画像データ記憶領域に書き込み、前記予定画像データの定める表示状態となるように前記テーブルに従って前記書き込み動作を行い、前記書き込み動作が終了した画素について、前記メモリーの画像データと前記予定画像データ記憶領域の予定画像データとで表示状態が異なる場合、当該画素に対応する前記メモリーの画像データを前記予定画像データ記憶領域に書き込み、前記予定画像データの定める表示状態となるように前記テーブルに従って前記書き込み動作を行う構成であってもよい。
この表示装置によれば、表示状態を変更する画素にであって書き込み動作中ではない画素については直ぐに書き込み動作が開始されるため、体感的な表示速度を向上することとなる。
【００１９】
また、上記目的を達成するため、本発明に係る表示装置の制御方法は、複数の画素の各々に対応して第１電極が設けられた第１基板と、第２電極が設けられた第２基板と、で表示素子を挟持し、前記第１電極、前記表示素子及び前記第２電極で前記画素が構成され、所定の複数フレームの各々において表示状態を変更する前記画素へ電圧を印加する書き込み動作により前記画素の表示状態を第１の表示状態から第２の表示状態へ、または前記第２の表示状態から前記第１の表示状態へ変更し、前記複数フレームにおいては、前記画素の前記第１電極を前記第２電極に対して正極又は負極のいずれか一方の極にして前記画素へ電圧を印加する第１のフレームと、前記一方の極と反対の極にして前記画素へ電圧を印加する第２のフレームがあり、前記第１のフレームが複数続いた後、前記第２のフレームが続く表示装置の制御方法であって、前記表示装置は、表示する画像の画素毎に表示状態を示す画像データを記憶するメモリーと、進行中の前記書き込み動作によって表示する予定の画像の画素毎に表示状態を示す予定画像データを記憶する予定画像データ記憶領域と、前記メモリーに書き込まれた画像データと、前記予定画像データとを比較し、前記複数の画素において表示状態を変更する変更画素を特定する特定部と、を有し、全画素の書き込み動作が終了しているときに前記メモリーに前記画像データが書き込まれると、前記特定部が特定した変更画素について、当該画像データを予定画像データとして前記予定画像データ記憶領域に書き込み、前記予定画像データの定める表示状態となるように前記書き込み動作を行い、前記書き込み動作が行われているときに前記メモリーに前記画像データが書き込まれると、前記特定部が特定した変更画素のうち、前記書き込み動作中の画素については、当該画素に対応する前記メモリーの画像データを予定画像データ記憶領域に書き込まず、前記書き込み動作中ではない画素については、当該画素に対応する前記メモリーの画像データを予定画像データ記憶領域に書き込み、前記予定画像データの定める表示状態となるように前記書き込み動作を行い、前記書き込み動作が終了した画素について、前記メモリーの画像データと前記予定画像データ記憶領域の予定画像データとで表示状態が異なる場合、当該画素に対応する前記メモリーの画像データを前記予定画像データ記憶領域に書き込み、前記予定画像データの定める表示状態となるように前記書き込み動作を行う。
この制御方法によれば、表示状態を変更する画素にであって書き込み動作中ではない画素については直ぐに書き込み動作が開始されるため、体感的な表示速度を向上することとなる。
【００２０】
また、本発明に係る表示装置の制御方法にあっては、複数の画素の各々に対応して第１電極が設けられた第１基板と、第２電極が設けられた第２基板と、で表示素子を挟持し、前記第１電極、前記表示素子及び前記第２電極で前記画素が構成され、所定の複数フレームの各々において表示状態を変更する前記画素へ電圧を印加する書き込み動作により前記画素の表示状態を第１の表示状態から第２の表示状態へ、または前記第２の表示状態から前記第１の表示状態へ変更し、前記複数フレームにおいては、前記画素の前記第１電極を前記第２電極に対して正極又は負極のいずれか一方の極にして前記画素へ電圧を印加する第１のフレームと、前記一方の極と反対の極にして前記画素へ電圧を印加する第２のフレームがあり、前記第１のフレームが複数続いた後、前記第２のフレームが続く表示装置の制御方法であって、前記表示装置は、表示する画像の画素毎に表示状態を示す画像データを記憶するメモリーと、進行中の前記書き込み動作によって表示する予定の画像の画素毎に表示状態を示す予定画像データを記憶する予定画像データ記憶領域と、前記複数フレームの各々において印加する電圧を定めたテーブルと、前記メモリーに書き込まれた画像データと、前記予定画像データとを比較し、前記複数の画素において表示状態を変更する変更画素を特定する特定部と、を有し、全画素の書き込み動作が終了しているときに前記メモリーに前記画像データが書き込まれると、前記特定部が特定した変更画素について、当該画像データを予定画像データとして前記予定画像データ記憶領域に書き込み、前記予定画像データの定める表示状態となるように前記テーブルに従って前記書き込み動作を行い、前記書き込み動作が行われているときに前記メモリーに前記画像データが書き込まれると、前記特定部が特定した変更画素のうち、前記書き込み動作中の画素については、当該画素に対応する前記メモリーの画像データを予定画像データ記憶領域に書き込まず、前記書き込み動作中ではない画素については、当該画素に対応する前記メモリーの画像データを予定画像データ記憶領域に書き込み、前記予定画像データの定める表示状態となるように前記テーブルに従って前記書き込み動作を行い、前記書き込み動作が終了した画素について、前記メモリーの画像データと前記予定画像データ記憶領域の予定画像データとで表示状態が異なる場合、当該画素に対応する前記メモリーの画像データを前記予定画像データ記憶領域に書き込み、前記予定画像データの定める表示状態となるように前記テーブルに従って前記書き込み動作を行う構成であってもよい。
この制御方法によれば、表示状態を変更する画素にであって書き込み動作中ではない画
素については直ぐに書き込み動作が開始されるため、体感的な表示速度を向上することと
なる。
【図面の簡単な説明】
【００２１】
【図１】表示装置１００のハードウェア構成を示したブロック図。
【図２】表示部１の断面を示した図。
【図３】表示部１の回路の構成を説明するための図。
【図４】表示部１が備える画素駆動回路の構成を説明するための図。
【図５】コントローラー２で実現する機能の構成を示したブロック図。
【図６】コントローラー２が行う処理の流れを示したフローチャート。
【図７】表示装置１００の動作を説明するための図。
【図８】表示装置１００の動作を説明するための図。
【図９】表示装置１００の動作を説明するための図。
【図１０】表示装置１００の動作を説明するための図。
【図１１】表示装置１００の動作を説明するための図。
【図１２】表示装置１００の動作を説明するための図。
【図１３】表示装置１００の動作を説明するための図。
【図１４】表示装置１００の動作を説明するための図。
【図１５】表示装置１００の動作を説明するための図。
【図１６】表示装置１００の動作を説明するための図。
【図１７】表示装置１００の動作を説明するための図。
【図１８】表示装置１００の動作を説明するための図。
【図１９】表示装置１００の動作を説明するための図。
【図２０】表示装置１００の動作を説明するための図。
【図２１】表示装置１００の動作を説明するための図。
【図２２】表示装置１００の動作を説明するための図。
【図２３】表示装置１００Ａハードウェア構成を示したブロック図。
【図２４】第２実施形態に係るテーブルＴＢ１〜ＴＢ１２の内容を示した図。
【図２５】第２実施形態のコントローラー２が行う処理の流れを示したフローチャート。
【図２６】表示装置１００Ａの動作を説明するための図。
【図２７】表示装置１００Ａの動作を説明するための図。
【図２８】表示装置１００Ａの動作を説明するための図。
【図２９】表示装置１００Ａの動作を説明するための図。
【図３０】表示装置１００Ａの動作を説明するための図。
【図３１】表示装置１００Ａの動作を説明するための図。
【図３２】表示装置１００Ａの動作を説明するための図。
【図３３】本発明に係る表示装置の適用例を示した図。
【図３４】変形例に係るコントローラー２が行う処理の流れを示したフローチャート。
【図３５】変形例に係る表示装置の動作を説明するための図。
【図３６】変形例に係る表示装置の動作を説明するための図。
【図３７】変形例に係るコントローラー２が行う処理の流れを示したフローチャート。
【図３８】変形例に係る表示装置の動作を説明するための図。
【図３９】変形例に係るコントローラー２が行う処理の流れを示したフローチャート。
【図４０】変形例に係る表示装置の動作を説明するための図。
【図４１】変形例に係るコントローラー２が行う処理の流れを示したフローチャート。
【図４２】変形例に係る表示装置の動作を説明するための図。
【発明を実施するための形態】
【００２２】
［第１実施形態］
（表示装置１００の構成）
図１は、本発明の一実施形態に係る表示装置１００のハードウェア構成を示したブロック図である。表示装置１００は、電気泳動方式の表示装置であり、表示部１、コントローラー２、制御部３、ＶＲＡＭ（Video RAM）４及びＲＡＭ（Random Access Memory）５を備えている。表示装置１００の各部は、バス９で接続されている。
【００２３】
表示部１は、メモリー性を有する表示素子を有しており、表示素子に電圧が印加されていなくても表示した画像が維持される表示デバイスである。本実施形態においては、表示部１は、電気泳動粒子を有する表示素子を有しており白黒の画像を表示する。コントローラー２は、表示部１を駆動するものであり、表示部１に画像を表示させるための各種信号を出力する。制御部３は、ＣＰＵ（Central Processing Unit）、ＲＯＭ（Read Only Memory）、ＲＡＭ等を備えたマイクロコンピュータであり、表示装置１００の各部を制御する。また、制御部３は、ＶＲＡＭ４にアクセスし、各種データをＶＲＡＭ４に書き込む。ＶＲＡＭ４は、表示部１に表示させる画像を示す画像データを記憶するメモリーである。ＲＡＭ５は、表示部１に画像を表示させるために用いられるデータを記憶するメモリーであり、書込データ記憶領域６と予定画像データ記憶領域７が設けられている。コントローラー２は、表示装置１００の制御装置に相当する。なお、コントローラー２、制御部３を合わせた部分を表示装置１００の制御装置と定義することもできる。あるいは、コントローラー２、制御部３、ＶＲＡＭ４、ＲＡＭ５の全体を、表示装置１００の制御装置と定義することもできる。
【００２４】
（表示部１の構成）
図２は、表示部１の断面を示した図である。また、図３は、表示部１の回路の構成を説明するための図であり、図４は、表示部１が備える画素駆動回路の構成を説明するための図である。表示部１は、図２に示したように大別して第１基板１０、電気泳動層２０、第２基板３０によって構成されている。第１基板１０は、絶縁性及び可撓性を有する基板１１上に回路の層が形成された基板である。基板１１は、本実施形態においてはポリカーボネートで形成されている。なお、基板１１としては、ポリカーボネートに限定されることなく、軽量性、可撓性、弾性及び絶縁性を有する樹脂材料を用いることができる。また、基板１１は、可撓性を持たないガラスで形成されていてもよい。基板１１の表面には、接着層１１ａが設けられ、接着層１１ａの表面には回路層１２が積層されている。
【００２５】
回路層１２は、横方向に配列された複数の走査線６４と、各走査線と電気的に絶縁を保つように設けられ縦方向に配列された複数のデータ線６５を有している。また、回路層１２は、走査線６４とデータ線６５との交差のそれぞれに対応して、画素電極１３ａ（第１電極）と、ＴＦＴ（Thin Film Transistor）で構成された画素駆動回路とを有している。
【００２６】
電気泳動層２０は、バインダー２２と、バインダー２２によって固定された複数のマイクロカプセル２１で構成されており、画素電極１３ａ上に形成されている。なお、マイクロカプセル２１と画素電極１３ａとの間には、接着剤により形成された接着層を設けてもよい。
【００２７】
バインダー２２としては、マイクロカプセル２１との親和性が良好で電極との密着性が優れ、且つ絶縁性を有するものであれば特に制限はない。マイクロカプセル２１内には、分散媒と電気泳動粒子が格納されている。マイクロカプセル２１を構成する材料としては、アラビアゴム・ゼラチン系の化合物やウレタン系の化合物等の柔軟性を有するものを用いるのが好ましい。
【００２８】
分散媒としては、水、アルコール系溶媒（メタノール、エタノール、イソプロパノール、ブタノール、オクタノール、メチルセルソルブなど）、エステル類（酢酸エチル、酢酸ブチルなど）、ケトン類（アセトン、メチルエチルケトン、メチルイソブチルケトンなど）、脂肪族炭化水素（ぺンタン、ヘキサン、オクタンなど）、脂環式炭化水素（シクロへキサン、メチルシクロへキサンなど）、芳香族炭化水素（ベンゼン、トルエン、長鎖アルキル基を有するベンゼン類（キシレン、ヘキシルベンゼン、ヘブチルベンゼン、オクチルベンゼン、ノニルベンゼン、デシルベンゼン、ウンデシルベンゼン、ドデシルベンゼン、トリデシルベンゼン、テトラデシルベンゼンなど））、ハロゲン化炭化水素（塩化メチレン、クロロホルム、四塩化炭素、１，２−ジクロロエタンなど）、カルボン酸塩などのいずれかを用いることができ、また、分散媒は、その他の油類であってもよい。また、これらの物質は単独又は混合して分散媒に用いることができ、さらに界面活性剤などを配合して分散媒としてもよい。
【００２９】
電気泳動粒子は、分散媒中で電界によって移動する性質を有する粒子（高分子あるいはコロイド）である。本実施形態においては白の電気泳動粒子と黒の電気泳動粒子がマイクロカプセル２１内に格納されている。黒の電気泳動粒子は、例えば、アニリンブラックやカーボンブラック等の黒色顔料からなる粒子であり、本実施形態では正に帯電されている。白の電気泳動粒子は、例えば、二酸化チタンや酸化アルミニウム等の白色顔料からなる粒子であり、本実施形態では負に帯電されている。
【００３０】
第２基板３０は、フィルム３１と、フィルム３１の下面に形成された透明電極層３２（第２電極）で構成されている。フィルム３１は、電気泳動層２０の封止及び保護の役割を担うものであり、例えばポリエチレンテレフタレートのフィルムである。フィルム３１は、透明で絶縁性を有している。透明電極層３２は、例えば、酸化インジウム膜（ＩＴＯ膜）などの透明な導電膜で構成されている。
【００３１】
次に、表示部１が備える回路について説明する。コントローラー２は、表示領域５５に画像を表示させるための信号や、表示部１を駆動するための各種信号を出力するものである。図３に示した表示領域５５には、縦方向に沿って平行に配列された複数のデータ線６５と、横方向に沿って平行に配列された複数の走査線６４が設けられている。また、表示領域５５には、データ線６５と走査線６４との交差に対応して画素駆動回路が設けられている。
【００３２】
図４は、画素駆動回路の構成を説明するための図である。なお、本実施形態では、各走査線６４を区別するために、図３に示した走査線を上から順に１、２、３、・・・、（ｍ−１）、ｍ行目という呼び方をする場合がある。また同様に、各データ線６５を区別するために、図３に示したデータ線を左から順に１、２、３、・・・、（ｎ−１）、ｎ列目という呼び方をする場合がある。
【００３３】
図４においては、１行目の走査線６４と１列目のデータ線６５との交差に対応した画素駆動回路を示している。他のデータ線６５と走査線６４との交差についても同じ画素駆動回路が設けられているが、各画素駆動回路の構成は同じであるため、ここでは、代表して１行目のデータ線と１列目の走査線との交差に対応した画素駆動回路について説明し、他の画素駆動回路については説明を省略する。
画素駆動回路では、トランジスタ６１のゲートが走査線６４に接続され、トランジスタ６１のソースがデータ線に接続されている。また、トランジスタ６１のドレインが画素電極１３ａに接続されている。画素電極１３ａは、透明電極層３２と対向し、画素電極１３ａと透明電極層３２との間には電気泳動層２０が挟まれている。この一の画素電極１３ａと透明電極層３２との間にあるマイクロカプセル２１が表示部１において一の画素となる。なお、画素駆動回路においては、電気泳動層２０と並列に保持容量６３が接続されている。また、透明電極層３２の電位は予め定められた電位Ｖｃｏｍにされている。
【００３４】
走査線駆動回路５３は、表示領域５５の各走査線６４と接続されており、１、２、・・・、ｍ行目の走査線６４に走査信号Ｙ１、Ｙ２、・・・、Ｙｍを供給する。具体的には、走査線駆動回路５３は、走査線６４を１、２、・・・、ｍ行目という順番で選択し、選択した走査線６４の走査信号の電圧を選択電圧ＶＨ（Ｈレベル）とし、選択されていない走査線の走査信号の電圧を非選択電圧ＶＬ（Ｌレベル）とする。
【００３５】
データ線駆動回路５４は、表示領域の各データ線と接続されており、１、２、・・・、ｎ列目のデータ線６５にデータ信号Ｘ１、Ｘ２、・・・、Ｘｎを供給する。電位が選択電圧ＶＨとなっている走査線６４に接続されている画素駆動回路に対しては、データ線６５からデータ信号が供給される。具体的には、走査線６４がＨレベルとなると、当該走査線６４にゲートが接続されたトランジスタ６１がオン状態になり、画素電極１３ａがデータ線６５に接続される。このため、走査線６４がＨレベルであるときに、データ線６５にデータ信号を供給すると、当該データ信号は、オン状態になったトランジスタ６１を介して画素電極１３ａに印加される。走査線６４がＬレベルになると、トランジスタ６１はオフ状態になるが、データ信号によって画素電極１３ａに印加された電圧は、保持容量６３に蓄積され、画素電極１３ａの電位及び透明電極層３２の電位との電位差（電圧）に応じて電気泳動粒子が移動する。
例えば、透明電極層３２の電位Ｖｃｏｍに対して画素電極１３ａの電位が＋１５Ｖである場合、負に帯電している白の電気泳動粒子が画素電極１３ａ側に移動し、正に帯電している黒の電気泳動粒子が透明電極層３２側に移動して画素が黒の表示となる。また、透明電極層３２の電位Ｖｃｏｍに対して画素電極１３ａの電位が−１５Ｖである場合、正に帯電している黒の電気泳動粒子が画素電極１３ａ側に移動し、負に帯電している白の電気泳動粒子が透明電極層３２側に移動して画素が白の表示となる。
【００３６】
なお、以下の説明においては、走査線駆動回路５３が１行目の走査線を選択してからＹ行目の走査線の選択が終了するまでの期間を「フレーム期間」又は単に「フレーム」と称する。各走査線６４は、１フレームに一回づつ選択され、各画素駆動回路には１フレームに一回づつデータ信号が供給される。
また、本実施形態においては、各画素の表示状態を白（低濃度）から黒（高濃度）又は黒から白へ変化させる際には、１フレームだけで画素駆動回路を駆動して表示状態を変化させるのではなく、複数フレームに渡って画素へ電圧を印加する書き込み動作により表示状態を変化させる。これは、表示状態を白から黒へ変化させるに際し、１フレームだけ電気泳動粒子に電位差を与えても黒の電気泳動粒子が完全には表示側に移動しきらず、表示状態が完全な黒とはならないためである。このことは、表示状態を黒から白へ変化させる場合の白の電気泳動粒子についても同様である。よって、例えば、画素の表示状態を白から黒へ変化させる場合、画素に黒を表示させるためのデータ信号が複数フレームに渡って画素駆動回路へ供給され、画素の表示状態を黒から白へ変化させる場合には、画素に白を表示させるためのデータ信号が複数フレームに渡って供給される。
また本実施形態においては、１フレーム内である画素の画素電極１３ａを透明電極層３２に対して電位が高くなる正極とし、同じフレーム内で他の画素の画素電極１３ａを透明電極層３２に対して電位が低くなる負極とすることができる。つまり、１フレーム内で透明電極層３２に対して正極と負極の両方の極を選択できる駆動（以下、両極駆動という）となっている。より詳しくは、１フレーム内において、階調を高濃度側に変更する画素の画素電極１３ａは正極とし、階調を低濃度側に変更する画素の画素電極１３ａは負極とする。なお、黒の電気泳動粒子が負に帯電し、白の電気泳動粒子が正に帯電している場合には、階調を高濃度側に変更する画素の画素電極１３ａは負極とし、階調を低濃度側に変更する画素の画素電極１３ａは正極とすればよい。
【００３７】
（コントローラー２の構成）
次に、コントローラー２の構成について説明する。図５は、コントローラー２において実現する機能を示したブロック図である。コントローラー２においては、書き換え判断部２０１、書込状態判断部２０２、書込制御部２０３、データ更新部２０４、及び予定画像更新部２０５が実現する。なお、これらの各ブロックは、ハードウェアにより実現されてもよく、コントローラー２にＣＰＵを設け、このＣＰＵでプログラムを実行することにより各ブロックが実現されるようにしてもよい。
【００３８】
書き換え判断部２０１は、ＶＲＡＭ４に記憶されている画像データと、予定画像データ記憶領域７に記憶されている画像データとを比較し、両者が異なるか否か判断するブロックである。書込状態判断部２０２は、書込データ記憶領域６に記憶されているデータを参照し、画素を黒から白または白から黒へ変化させるための書き換え動作が進行中か否か判断するブロックである。なお、書込データ記憶領域６には、各画素について黒から白へ表示状態を変更する動作が進行中であるか否かを示すデータ（第１書込データ）を記憶する白書込データ記憶領域６Ａと、各画素について白から黒へ表示状態を変更する動作が進行中であるか否かを示すデータ（第２書込データ）を記憶する黒書込データ記憶領域６Ｂとが設けられている。
【００３９】
書込制御部２０３は、画素電極１３ａに対してデータ信号が供給されるように走査線駆動回路５３とデータ線駆動回路５４を制御するブロックである。データ更新部２０４は、白書込データ記憶領域６Ａと黒書込データ記憶領域６Ｂにデータを書き込むブロックである。予定画像更新部２０５は、予定画像データ記憶領域７に記憶されている画像データをＶＲＡＭ４に記憶されている画像データで上書きするブロックである。
【００４０】
（実施形態の動作）
次に、表示装置１００の動作について図６〜図２２を用いて説明する。なお、図７〜図２２においては、画像Ａは、表示部１において表示されている画像を示している。また、画素Ｐｉｊは、一つの画素を表している。ここで、添字のｉは、行列に配置された画素の行番号を表し、ｊは、列番号を表しており、以下、画素を特定して説明する場合、例えば１行１列目の画素は画素Ｐ１１と称する。なお、画像Ａにおいては、各画素について階調を容易に理解できるように黒から白までの８段階の階調を０から７までの数字で示しているが実際にはこの数字は表示されない。また、表示部１においては、画素はｍ本の走査線６４とｎ本のデータ線６５の交差毎に存在するが、図面が繁雑になるのを防ぐために、図７〜図２２においては、表示部１の一部にある４行４列の画素Ｐ１１〜Ｐ４４について図示している。
また、図７〜図２２においては、ＶＲＡＭ４において画素Ｐ１１〜Ｐ４４に対応する記憶領域Ａｉｊの内容、予定画像データ記憶領域７において画素Ｐ１１〜Ｐ４４に対応する記憶領域Ｂｉｊの内容、白書込データ記憶領域６Ａにおいて画素Ｐ１１〜Ｐ４４に対応する記憶領域Ｃｉｊの内容、及び黒書込データ記憶領域６Ｂにおいて画素Ｐ１１〜Ｐ４４に対応する記憶領域Ｄｉｊの内容を図示している。なお、各記憶領域の添字のｉ及びｊは、行列に配置された記憶領域の行番号を表し、ｊは、列番号を表している。例えば、記憶領域を特定して説明する場合、例えば１行１列目の記憶領域Ａｉｊは記憶領域Ａ１１と称する。
【００４１】
ＶＲＡＭ４の記憶領域Ａ１１〜Ａ４４には、表示部１に表示する画像の各画素の階調が記憶され、予定画像データ記憶領域７の記憶領域Ｂ１１〜Ｂ４４には、表示部１に表示させる予定の画像について各画素の階調が記憶される。白書込データ記憶領域６Ａの記憶領域Ｃ１１〜Ｃ４４には、画素Ｐ１１〜Ｐ４４を白にするまでに必要な電圧の印加回数が第１書込データとして記憶され、黒書込データ記憶領域６Ｂの記憶領域Ｄ１１〜Ｄ４４には、画素Ｐ１１〜Ｐ４４を黒にするまでに必要な電圧の印加回数が第２書込データとして記憶される。なお、第１書込データ及び第２書込データは、０でなければ画素に対する書き換え動作が進行中であることを表し、０であれば画素に対する書き換え動作が終了していることを表す。
【００４２】
コントローラー２は、画素の駆動を行う際に図６に示した処理を行う。まず、書込状態判断部２０２は、変数ｉ，ｊの値を初期化して１にする（ステップＳ１１，Ｓ１２）。次に書込状態判断部２０２は、変数ｉ，ｊで特定される画素Ｐｉｊを選択する（ステップＳ１３）。例えば、変数ｉの値が１であり、変数ｊの値が１である場合、画素Ｐ１１が選択される。
次に、書込状態判断部２０２は、選択した画素Ｐｉｊに対応する記憶領域Ｃｉｊに記憶されている第１書込データと、記憶領域Ｄｉｊに記憶されている第２書込データの両方が０であるか否か判断する（ステップＳ１４）。書込状態判断部２０２は、選択した画素Ｐｉｊについて対応する記憶領域Ｃｉｊの第１書込データと記憶領域Ｄｉｊの第２書込データの両方が０である場合には（ステップＳ１４でＹＥＳ）ステップＳ１６へ移行し、第１書込データと第２書込データの一方が０以外である場合には（ステップＳ１４でＮＯ）ステップＳ１５へ移行する。ステップＳ１５へ移行すると、データ更新部２０４は、記憶領域Ｃｉｊに記憶されている第１書込データ又は記憶領域Ｄｉｊに記憶されている第２書込データのうち値が０以外のデータから１を減算する。なお、値が０となっている第１書込データ又は第２書込データについては１を減算しない。
【００４３】
一方、ステップＳ１６へ移行すると、書き換え判断部２０１が、記憶領域Ａｉｊに記憶されているデータと、記憶領域Ｂｉｊに記憶されているデータとを比較する。ここで、書き換え判断部２０１は、両者が異なっている場合には（ステップＳ１６でＮＯ）、画素Ｐｉｊを新たに表示状態を変更する画素として特定し（特定工程）、特定した画素Ｐｉｊに係るデータを更新するデータ更新工程となる。
データ更新工程では、データ更新部２０４が、画素Ｐｉｊの階調を記憶領域Ａｉｊの階調に変更するまでに必要な画素への電圧の印加回数を書込データ記憶領域６に書き込む（ステップＳ１７）。また、予定画像更新部２０５が、記憶領域Ｂｉｊの内容を記憶領域Ａｉｊに記憶されている内容で上書きする（ステップＳ１８）。
【００４４】
次に、コントローラー２は、ステップＳ１９において変数ｊの値がデータ線の本数ｎと同じであるか否か判断する。ここで変数ｊの値がｎと同じでなければ（ステップＳ１９でＮＯ）変数ｊの値に１を加え（ステップＳ２０）、ステップＳ１３へ移行する。変数ｊの値がｎである場合、変数ｉの値が走査線の本数ｍと同じであるか否か判断する。ここで変数ｉの値がｍでなければ（ステップＳ２１でＮＯ）変数ｉの値に１を加え（ステップＳ２２）、ステップＳ１２へ移行する。変数ｉの値がｍである場合（ステップＳ２１でＹＥＳ）、書込制御部２０３が、走査線駆動回路５３とデータ線駆動回路５４とを制御して画素駆動回路を駆動する（ステップＳ２３）。
【００４５】
次に、図７〜図２２を参照し、ＶＲＡＭ４に画像データが書き込まれてから画像データの画像が表示部１に表示されるまでの表示部１における表示の変化、ＶＲＡＭ４の内容の変化、予定画像データ記憶領域７の内容の変化、書込データ記憶領域６の内容の変化について説明する。
【００４６】
表示部１の表示と、ＶＲＡＭ４、書込データ記憶領域６及び予定画像データ記憶領域７の状態が図７の状態となっている時に制御部３がＶＲＡＭ４に画像データを書き込むと（データ書き込み工程）、画像データに応じてＶＲＡＭ４の状態が図８に示した状態となる。
図８の状態でステップＳ１３において画素Ｐ１１が選択されると、ステップＳ１４でＹＥＳと判断され、ステップＳ１６でＮＯと判断される。記憶領域Ｂ１１の内容が黒を表し、記憶領域Ａ１１の内容が白を表しているため、画素Ｐ１１を黒から白に変更することとなり、ステップＳ１７で、記憶領域Ｃ１１に７が書き込まれ、ステップＳ１８で記憶領域Ｂ１１に記憶領域Ａ１１の内容が書き込まれて図９に示した状態となる。次に、画素Ｐ１２が選択されると、ステップＳ１４でＹＥＳと判断され、ステップＳ１６でＮＯと判断される。これにより、ステップＳ１７で、記憶領域Ｃ１２に７が書き込まれ、ステップＳ１８で記憶領域Ｂ１２に記憶領域Ａ１２の内容が書き込まれて図１０に示した状態となる。また、画素Ｐ３３が選択されると、ステップＳ１４でＹＥＳと判断され、ステップＳ１６でＮＯと判断される。記憶領域Ｂ３３の内容が白を表し、記憶領域Ｂ３３の内容が黒を表しているため、画素Ｐ３３を白から黒に変更することとなり、ステップＳ１７で、記憶領域Ｄ３３に７が書き込まれ、ステップＳ１８で記憶領域Ｂ１１に記憶領域Ａ１１の内容が書き込まれる。この後、画素Ｐ４４まで選択されると、図１１に示したように予定画像データ記憶領域７の内容はＶＲＡＭ４の内容と同じとなる。また、白書込データ記憶領域６Ａにおいては、記憶領域Ｃ１１，Ｃ１２，Ｃ２１，Ｃ２２に７が書き込まれ、黒書込データ記憶領域６Ｂにおいては、記憶領域Ｄ３３，Ｄ３４，Ｄ４３，Ｄ４４に７が書き込まれた状態となる。
【００４７】
この後、ステップＳ２３の処理が行われると、画素Ｐ１１に対応する画素駆動回路（１行目の走査線６４と１列目のデータ線６５の交差に対応する画素駆動回路）においては、記憶領域Ｃ１１の内容が０以外であるため、走査線６４が選択された時に画素電極１３ａの電位が透明電極層３２の電位Ｖｃｏｍに対して−１５Ｖとなるようにデータ線６５に電圧が印加される。また、画素Ｐ１２，Ｐ２１，Ｐ２２に対応する画素駆動回路においても、記憶領域Ｃ１２，Ｃ２１，Ｃ２２の内容が０以外であるため、走査線６４が選択された時に画素電極１３ａの電位が透明電極層３２の電位Ｖｃｏｍに対して−１５Ｖとなるようにデータ線６５に電圧が印加される。
また、画素Ｐ３３に対応する画素駆動回路（３行目の走査線６４と３列目のデータ線６５の交差に対応する画素駆動回路）においては、記憶領域Ｄ３３の内容が０以外であるため、走査線６４が選択された時に画素電極１３ａの電位が透明電極層３２の電位Ｖｃｏｍに対して＋１５Ｖとなるようにデータ線６５に電圧が印加される。また、画素Ｐ３４，Ｐ４３，Ｐ４４に対応する画素駆動回路においても、記憶領域Ｄ３４，Ｄ４３，Ｄ４４の内容が０以外であるため、走査線６４が選択された時に画素電極１３ａの電位が透明電極層３２の電位Ｖｃｏｍに対して＋１５Ｖとなるようにデータ線６５に電圧が印加される。
なお、他の画素については、白書込データ記憶領域６Ａにおいて対応する記憶領域の内容が０であり、且つ黒書込データ記憶領域６Ｂにおいて対応する記憶領域の内容が０であるため、走査線６４が選択された時に画素電極１３ａの電位と透明電極層３２の電位Ｖｃｏｍとの差が０Ｖとなるようにデータ線６５に電圧が印加される。このようにデータ線６５に電圧が印加されると、画素において白粒子と黒粒子が移動して表示部１の表示は図１２に示した状態となる。
【００４８】
ステップＳ２３の処理が終了すると、コントローラー２は、処理の流れをステップＳ１１へ戻す。図１２の状態でステップＳ１３において画素Ｐ１１が選択されると、ステップＳ１４でＮＯと判断され、記憶領域Ｃ１１に書き込まれている値から１が減算され、記憶領域Ｃ１１の内容は６となる。次に画素Ｐ１２が選択されると、ステップＳ１４でＮＯと判断され、記憶領域Ｃ１２に書き込まれている値から１が減算され、記憶領域Ｃ１２の内容は６となる。この後、画素Ｐ４４まで選択されると、図１３に示したように記憶領域Ｃ１１，Ｃ１２，Ｃ２１，Ｃ２２の内容が６となり、記憶領域Ｄ３３，Ｄ３４，Ｄ４３，Ｄ４４の内容が６となる。
【００４９】
図１４は、図１３に示した状態から２回目のステップＳ２３の処理が行われた直後の状態を示した図である。ここで、図１５に示したようにＶＲＡＭ４の内容が書き換えられた場合について考える。図１５の状態からステップＳ１３において画素Ｐ２１が選択されると、ステップＳ１４でＮＯと判断されてステップＳ１５で記憶領域Ｃ２１に書き込まれている値から１が減算され、記憶領域Ｃ２１の内容は４となる。一方、ステップＳ１３において画素Ｐ２３が選択されると、ステップＳ１４でＹＥＳと判断され、ステップＳ１６でＮＯと判断される。これにより、ステップＳ１７で、記憶領域Ｄ２３に７が書き込まれ、ステップＳ１８で記憶領域Ｂ２３に記憶領域Ａ２３の内容が書き込まれる。このように、ＶＲＡＭ４の内容が白から黒に書き換えられても、白への書き換えが進行中の画素については白への書き換えが進められ、書き換えが行われていない画素については黒書込データ記憶領域６Ｂに第２書込データが記憶される。また、図１５の状態からステップＳ１３において画素Ｐ４３が選択されると、ステップＳ１４でＮＯと判断されてステップＳ１５で記憶領域Ｄ４３に書き込まれている値から１が減算され、記憶領域Ｄ４３の内容は４となる。このように、ＶＲＡＭ４の内容が黒から白に書き換えられても、黒への書き換えが進行中の画素については書き換えが進められる。
【００５０】
図１５の状態からステップＳ２１でＹＥＳと判断されるまで処理が行われると、ＶＲＡＭ４と各記憶領域の状態は図１６に示した状態となる。また、図１６に示した状態からステップＳ２３の処理が行われると表示部１の状態は、図１７に示した状態となり、ＶＲＡＭ４で内容が書き換えられた部分に対応する画素について、書き換えが進行中の画素については進行中の書き換えが進められ、書き換えが行われていなかった画素については新たに画素の書き換えが開始される。
【００５１】
さらに処理が進められ先に書き換えが開始された画素について、第１書込データと第２書込データの値が０になると各記憶領域と表示部１の表示は図１８に示した状態となる。図１８の状態からステップＳ１３において画素Ｐ２１が選択されると、ステップＳ１４でＹＥＳと判断されてステップＳ１６でＮＯと判断される。これにより、ステップＳ１７で、記憶領域Ｄ２１に７が書き込まれ、ステップＳ１８で記憶領域Ｂ２１に記憶領域Ａ２１の内容が書き込まれる。また、ステップＳ１３において画素Ｐ４１が選択されると、ステップＳ１４でＹＥＳと判断されてステップＳ１６でＮＯと判断される。これにより、ステップＳ１７で、記憶領域Ｃ４１に７が書き込まれ、ステップＳ１８で記憶領域Ｂ４１に記憶領域Ａ４１の内容が書き込まれる。この後、ステップＳ２１でＹＥＳと判断されるまで処理が行われると、各記憶領域の内容は図１９に示した状態となり、ステップＳ２３の処理が行われると図２０に状態となる。
【００５２】
この後、処理が進めら、記憶領域の内容が図２１の状態でステップＳ２３の処理が行われると、表示部１の状態は、図２１に示した状態となって画素Ｐ２３，Ｐ２４，Ｐ３１，Ｐ３２の書き換えが終了する。また、さらに処理が進められると、画素Ｐ２１，Ｐ２２，Ｐ４３，Ｐ４４の書き換えが進められ、最終的には図２２に示した状態となる。
【００５３】
本実施形態によれば、先に書き換えが開始された領域と新たに書き換えを行う領域とが重なっても、新たに書き換えを開始する時に書き換えが進行中でなかった部分については、書き換えが直ぐに開始されるのでユーザーには表示速度が早く感じられることとなる。
【００５４】
［第２実施形態］
次に本発明の第２実施形態に係る表示装置１００Ａについて説明する。図２３は、表示装置１００Ａのハードウェア構成を示した図である。なお、以下の説明において、第１実施形態の表示装置１００と構成が同じものについては同じ符号を付してその説明を省略する。表示装置１００Ａは、画素の階調を変更する際の動作が第１実施形態と異なる。コントローラー２は、駆動テーブルＴＢを有している。また、ＲＡＭ５には、テーブルＩＤ記憶領域６Ｃと、インデックス記憶領域６Ｄが設けられている。
【００５５】
図２４は、駆動テーブルＴＢの内容を示した図である。駆動テーブルＴＢは、テーブルＩＤで識別される１２個のテーブルＴＢ１〜ＴＢ１２で構成されている。本実施形態では、画素は、黒から白までの４段階の階調をとり、各階調を０（黒）から順に３（白）までの数字で表す。テーブルＴＢ１〜ＴＢ１２は、画素をある階調から他の階調へ変更する時に選択され、選択されるテーブルは、画素の変更前の階調と変更後の階調によって決められる。
なお、画素の階調を変更する際には複数回に渡って画素電極１３ａに電圧を印加するが、各テーブルは、画素の階調をある階調からある階調へ変更する時に各回において画素電極１３ａに印加する電圧を示すデータが格納されている。テーブルに格納されている１〜８までの数字は、インデックスである。また、各インデックスに対応付けられている「ｂ」、「ｗ」、「ｎ」というデータは、各回において画素電極１３ａに印加する電圧を示している。ここで「ｂ」は、透明電極層３２との電位差が＋１５Ｖとなる正の電圧を印加することを示しており、「ｗ」は、透明電極層３２との電位差が−１５Ｖとなる負の電圧を印加することを示している。また「ｎ」は、画素電極１３ａと透明電極層３２との間の電位差を０とすることを示している。
【００５６】
次に、表示装置１００Ａが行う処理の流れと表示装置１００Ａの動作について図２５〜図３２を用いて説明する。なお、図２６〜図３２においては、ＶＲＡＭ４と予定画像データ記憶領域７の内容に加え、テーブルＩＤ記憶領域６Ｃにおいて画素Ｐ１１〜Ｐ４４に対応する記憶領域Ｅｉｊの内容、及びインデックス記憶領域６Ｄにおいて画素Ｐ１１〜Ｐ４４に対応する記憶領域Ｆｉｊの内容を図示している。記憶領域Ｅ１１〜Ｅ４４には、画素の階調を変更する際に使用されるテーブルのテーブルＩＤが格納される。例えば、テーブルＩＤとして１が格納されている場合、テーブルＩＤが１であるテーブルＴＢ１が画素の階調を変更する際に使用される。また、記憶領域Ｆ１１〜Ｆ４４には、テーブルにおいてどのインデックスを参照するかを表す数字が格納される。
【００５７】
コントローラー２は、画素の駆動を行う際に図２５に示した処理を行う。まず、ステップＳ３１〜ステップＳ３３の処理は、第１実施形態のステップＳ１１〜ステップＳ１３の処理と同じ処理である。次に、書込状態判断部２０２は、選択した画素Ｐｉｊに対応する記憶領域Ｆｉｊに記憶されているインデックスの値が０か否か判断する（ステップＳ３４）。書込状態判断部２０２は、ここで記憶領域Ｆｉｊの内容が０である場合（ステップＳ３４でＹＥＳ）ステップＳ３６へ移行し、０以外である場合には（ステップＳ３４でＮＯ）、ステップＳ３５へ移行する。ステップＳ３５へ移行すると、データ更新部２０４は、記憶領域Ｆｉｊの値から１を減算する。
【００５８】
ステップＳ３６へ移行すると、書き換え判断部２０１が、記憶領域Ａｉｊに記憶されているデータと、記憶領域Ｂｉｊに記憶されているデータとを比較する。ここで、書き換え判断部２０１は、両者が異なっている場合には（ステップＳ３６でＮＯ）、画素の階調を記憶領域Ｂｉｊに格納されている階調から記憶領域Ａｉｊに格納されている階調へ変化させるためのテーブルをテーブルＴＢ１〜ＴＢ１２の中から決定する（ステップＳ３７）。次に、データを更新する更新工程となり、ステップＳ３７で決定したテーブルのテーブルＩＤが記憶領域Ｅｉｊに書き込まれ、記憶領域Ｆｉｊに８が書き込まれる（ステップＳ３８）。また、予定画像更新部２０５が、記憶領域Ｂｉｊの内容を記憶領域Ａｉｊに記憶されている内容で上書きする（ステップＳ３９）。
【００５９】
次のステップＳ４０からステップＳ４３までの処理は、第１実施形態のステップＳ１９からステップＳ２２までの処理と同じ処理である。ステップＳ４４では、書込制御部２０３が、走査線駆動回路５３とデータ線駆動回路５４とを制御して画素駆動回路を駆動する。
【００６０】
次に、図２６〜図３２を参照し、画素を駆動する時の動作の一例を説明する。なお、以下の説明では、ＶＲＡＭ４と各記憶領域の状態が図２６に示した状態である時に、図２７に示したように記憶領域Ａｉｊに画像データが書き込まれた状態を想定して説明を行う。
【００６１】
図２７に示した状態で図２５の処理が行われ、ステップＳ３３において画素Ｐ１１が選択されると、ステップＳ３４でＹＥＳと判断され、ステップＳ３６でＮＯと判断される。次にステップＳ３７では、記憶領域Ｂ１１の内容が３であり記憶領域Ａ１１の内容が０であるため、画素Ｐ１１の階調を変更するのに使用するテーブルとして階調を３から０へ変更するテーブルＴＢ３が決定される。次に、ステップＳ３７で決定されたテーブルのテーブルＩＤが記憶領域Ｅ１１に書き込まれ、記憶領域Ｆ１１に８が書き込まれ（ステップＳ３８）、記憶領域Ｂ１１の内容が記憶領域Ａ１１の内容で上書きされる（ステップＳ３９）。
【００６２】
また、ステップＳ３３において画素Ｐ３３が選択されると、ステップＳ３４でＹＥＳと判断され、ステップＳ３６でＮＯと判断される。次にステップＳ３７では、記憶領域Ｂ３３の内容が０であり記憶領域Ａ３３の内容が３であるため、画素Ｐ３３の階調を変更するのに使用するテーブルとして階調を０から３へ変更するテーブルＴＢ１０が決定される。次に、ステップＳ３７で決定されたテーブルのテーブルＩＤが記憶領域Ｅ３３に書き込まれ、記憶領域Ｆ３３に８が書き込まれ（ステップＳ３８）、記憶領域Ｂ３３の内容が記憶領域Ａ３３の内容で上書きされる（ステップＳ３９）。処理が進められ、ステップＳ４２でＹＥＳと判断された時点では、各記憶領域の内容は図２８に示した状態となる。
【００６３】
次に、ステップＳ４４の処理が行われる。ここで、画素Ｐ１１について記憶領域Ｅ１１に格納されているテーブルＩＤが３であり、記憶領域Ｆ１１に格納されているインデックスが８である。画素Ｐ１１については、テーブルＴＢ３においてインデックスの８に対応付けられているデータが「ｂ」であるため、画素電極１３ａの電位が透明電極層３２に対して＋１５Ｖとなるように画素駆動回路が駆動される。また、画素Ｐ３３について記憶領域Ｅ３３に格納されているテーブルＩＤが１０であり、記憶領域Ｆ１１に格納されているインデックスが８である。画素Ｐ３３については、テーブルＴＢ１０においてインデックスの８に対応付けられているデータが「ｗ」であるため、画素電極１３ａの電位が透明電極層３２に対して−１５Ｖとなるように画素駆動回路が駆動される。
【００６４】
ここで、図２５の処理が繰り返されてインデックスの値が減算されて例えば４になった時に、図２９に示したようにＶＲＡＭ４の内容が書き換えられた場合について考える。図２９の状態からステップＳ３３においてＶＲＡＭ４で内容が書き換えられた画素Ｐ１１が選択されると、ステップＳ３４でＮＯと判断されてステップＳ３５で記憶領域Ｆ１１に書き込まれている値から１が減算され、記憶領域Ｅ１１の内容は３となる。また、ステップＳ３３において画素Ｐ２３が選択されると、ステップＳ３４でＹＥＳと判断され、ステップＳ３６でＮＯと判断される。この後、ステップＳ３７でテーブルＴＢ３が決定される。次に、ステップＳ３７で決定されたテーブルのテーブルＩＤである３が記憶領域Ｅ２３に書き込まれ、記憶領域Ｆ２３に８が書き込まれ（ステップＳ３８）、記憶領域Ｂ２３の内容が記憶領域Ａ２３の内容で上書きされる（ステップＳ３９）。
【００６５】
そして、ステップＳ４２でＹＥＳと判断されるまで処理が進められると、各記憶領域の内容は、図３０に示した状態となる。このように、ＶＲＡＭ４の内容が書き換えられても、書き換えが進行中の画素については進行中の書き換えが進められ、書き換えが行われていない画素については対応する記憶領域Ｅｉｊと記憶領域Ｆｉｊにデータが書き込まれて新たに画素の書き換えが開始される。
【００６６】
図３０に示した状態からさらに処理が進められると、先に書き換えが始められた画素に対応する記憶領域Ｆｉｊの内容が０になり、各記憶領域の内容は図３１に示した状態となる。図３０の状態からステップＳ３３において画素Ｐ１１が選択されると、ステップＳ３４でＹＥＳと判断され、ステップＳ３６でＮＯと判断される。この後、ステップＳ３７でテーブルＴＢ１０が決定される。次に、ステップＳ３７で決定されたテーブルのテーブルＩＤである１０が記憶領域Ｅ１１に書き込まれ、記憶領域Ｆ１１に８が書き込まれ（ステップＳ３８）、記憶領域Ｂ１１の内容が記憶領域Ａ１１の内容で上書きされる（ステップＳ３９）。また、ステップＳ３３において画素Ｐ３１が選択されると、ステップＳ３４でＹＥＳと判断され、ステップＳ３６でＮＯと判断される。この後、ステップＳ３７でテーブルＴＢ３が決定される。次に、ステップＳ３７で決定されたテーブルのテーブルＩＤである３が記憶領域Ｅ３３に書き込まれ、記憶領域Ｆ３３に８が書き込まれ（ステップＳ３８）、記憶領域Ｂ３３の内容が記憶領域Ａ３３の内容で上書きされる（ステップＳ３９）。
【００６７】
そして、ステップＳ４２でＹＥＳと判断されるまで処理が進められると、各記憶領域の内容は、図３２に示した状態となる。ここで、画素の書き換えが進行中であったために画素の書き換えが開始されていなかった画素Ｐ１１，Ｐ１２，Ｐ３３，Ｐ３４について、インデックス記憶領域６Ｄにインデックスが新たに書き込まれ、画素の書き換えが開始される。
【００６８】
本実施形態においても、先に書き込みが開始された領域と新たに書き換えを行う領域とが重なっても、新たに書き換えを開始する時に書き換えが進行中でなかった部分については、書き換えが直ぐに開始されるのでユーザーには表示速度が早く感じられることとなる。
【００６９】
［電子機器］
次に、上述した実施形態に係る表示装置を用いた電子機器について説明する。
図３３（ａ）は、上述した実施形態に係る表示装置を用いた電子ブックリーダーの斜視図である。この電子ブックリーダー１０００は、本の形状のフレーム１００１と、このフレーム１００１に対して開閉自在に設けられたカバー１００２と、操作部１００３と、本発明の実施形態に係る表示装置１００を備えている。この電子ブックリーダー１０００においては、電子ブックの内容が表示装置１００に表示され、操作部１００３を操作することにより、電子ブックのページがめくられる。
また、図３３（ｂ）は、上述した実施形態に係る表示装置を用いた腕時計１１００の斜視図である。この腕時計１１００は、本発明の実施形態に係る表示装置１００を備えている。この腕時計１１００においては、時刻や年月日が表示装置１００に表示される。
なお、このほかにも、上述した実施形態に係る表示装置１００を適用可能な電子機器として、電子ペーパー、電子手帳、電卓、携帯電話機等などが挙げられる。
【００７０】
［変形例］
以上、本発明の実施形態について説明したが、本発明は上述した実施形態に限定されることなく、他の様々な形態で実施可能である。例えば、上述の実施形態を以下のように変形して本発明を実施してもよい。なお、上述した実施形態及び以下の変形例は、各々を組み合わせてもよい。
【００７１】
（変形例１）
本発明に係る表示装置１００においては、コントローラー２への電力供給を制御部３で制御してもよい。例えば、電源からコントローラー２へ電力を供給するラインにスイッチを設け、このスイッチを制御部３で制御することにより、電源とコントローラー２との接続／切り離しを行い、電源からコントローラー２への電力の供給と、電力供給の遮断を行うようにしてもよい。なお、制御部３は、白書込データ記憶領域６Ａの全領域が全て０であり、黒書込データ記憶領域６Ｂの全領域が全て０である場合、スイッチを制御してコントローラー２への電力供給を遮断するようにしてもよい。白書込データ記憶領域６Ａと黒書込データ記憶領域６Ｂの内容が全て０である場合、コントローラー２はデータ線駆動回路５４や走査線駆動回路５３を制御することはないので、電力が供給されずに駆動されていなくても問題がなく、消費電力を抑えることができる。
なお、コントローラー２において、ＶＲＡＭ４やＲＡＭ５にアクセスする回路に電力を供給し、走査線駆動回路５３やデータ線駆動回路５４を制御する回路には電力を供給しない省電力モードを設け、白書込データ記憶領域６Ａの全領域が全て０であり、黒書込データ記憶領域６Ｂの全領域が全て０である場合、省電力モードに移行して消費電力を抑えるようにしてもよい。また、白書込データ記憶領域６Ａの全領域が全て０となり、黒書込データ記憶領域６Ｂの全領域が全て０となってから予め定められた時間が経過してからコントローラー２への電力供給の遮断または省電力モードへの移行を行うようにしてもよい。
また、第２実施形態においても、インデックスの値が全て０となった場合、コントローラー２への電力供給の遮断または省電力モードへの移行を行うようにしてもよい。
【００７２】
（変形例２）
上述した実施形態においては、１フレームが経過する毎に、白書込データ記憶領域６Ａに記憶されている第１書込データや黒書込データ記憶領域６Ｂに記憶されている第２書込データから１を減算しているが、この処理を１フレーム毎に行わないようにしてもよい。例えば、第１実施形態においては、ステップＳ２３の処理を複数回（例えば４回）行ってからステップＳ１１へ移行するようにしてもよい。この構成によれば、ＶＲＡＭ４及びＲＡＭ５へのアクセスを減らすことができる。なお、第２実施形態においても、ステップＳ４４の処理を複数回（例えば４回）行ってからステップＳ３１へ移行するようにしてもよい。
【００７３】
（変形例３）
上述した実施形態では１フレームが経過する毎に、各画素についてステップＳ１４でＹＥＳと判断されるとステップＳ１６でＶＲＡＭ４と予定画像データ記憶領域とで内容が同じか否かの判断がされているが、ステップＳ１６の処理は、１フレーム経過毎に行わなくてもよい。例えば、１フレーム経過毎に１、０、１、０、・・・というように値が変更されるフラグを設け、このフラグが１の場合にはステップＳ１６の処理を行い、このフラグが０の場合にはステップＳ１６の処理を行わないようにしてもよい。なお、第２実施形態においても、このフラグが１の場合にはステップＳ３６の処理を行い、このフラグが０の場合にはステップＳ３６の処理を行わないようにしてもよい。
【００７４】
（変形例４）
上述した実施形態では、第１書込データを記憶する白書込データ記憶領域６Ａと、第２書込データを記憶する黒書込データ記憶領域６Ｂの２つの記憶領域があるが、白書込データ記憶領域６Ａ及び黒書込データ記憶領域６Ｂに替えて、画素について黒から白または白から黒へ表示状態を変更する動作が進行中であるか否かを示す白黒書込データを記憶する白黒書込データ記憶領域６Ｅを設け、この記憶領域に白黒書込データを記憶するようにしてもよい。
【００７５】
図３４は、本変形例に係るコントローラー２が行う処理の流れを示したフローチャートである。また、図３５は、表示部１に表示される画像と、ＶＲＡＭ４、予定画像データ記憶領域７、白黒書込データ記憶領域６Ｅの内容を示している。なお、図３５においては、ＶＲＡＭ４において画素Ｐ１１〜Ｐ４４に対応する記憶領域Ａｉｊの内容、予定画像データ記憶領域７において画素Ｐ１１〜Ｐ４４に対応する記憶領域Ｂｉｊの内容、白黒書込データ記憶領域６Ｅにおいて画素Ｐ１１〜Ｐ４４に対応する記憶領域Ｇｉｊの内容を図示している。
【００７６】
コントローラー２は、画素の駆動を行う際に図３４に示した処理を行う。まず、ステップＳ５１〜ステップＳ５３の処理は、第１実施形態のステップＳ１１〜ステップＳ１３の処理と同じ処理である。次に、ステップＳ５４においては、書込状態判断部２０２が、選択された画素Ｐｉｊに対応する記憶領域Ｇｉｊに記憶されている白黒書込データが０であるか否か判断する（ステップＳ５４）。書込状態判断部２０２は、選択した画素Ｐｉｊについて対応する記憶領域Ｇｉｊの白黒書込データが０である場合には（ステップＳ５４でＹＥＳ）、ステップＳ５６へ移行し、白黒書込データが０以外である場合には（ステップＳ５４でＮＯ）、ステップＳ５５へ移行する。ステップＳ５５へ移行すると、データ更新部２０４は、記憶領域Ｇｉｊに記憶されている白黒書込データの値から１を減算する。
【００７７】
一方、ステップＳ５６へ移行すると、書き換え判断部２０１が、記憶領域Ａｉｊに記憶されているデータと、記憶領域Ｂｉｊに記憶されているデータとを比較する。ここで、書き換え判断部２０１は、両者が異なっている場合には（ステップＳ５６でＮＯ）、画素Ｐｉｊを新たに表示状態を変更する画素として特定し（特定工程）、特定した画素Ｐｉｊに係るデータを更新するデータ更新工程となる。データ更新工程では、データ更新部２０４が、画素Ｐｉｊの階調を記憶領域Ａｉｊの階調に変更するまでに必要な電圧の印加回数を、白黒書込データとして白黒書込データ記憶領域６Ｅに書き込む（ステップＳ５７）。また、予定画像更新部２０５が、記憶領域Ｂｉｊの内容を記憶領域Ａｉｊに記憶されている内容で上書きする（ステップＳ５８）。次のステップＳ５９からステップＳ６２までの処理は、第１実施形態のステップＳ１９からステップＳ２２までの処理と同じ処理である。そして、ステップＳ６３で画素駆動回路が駆動される。
【００７８】
次に、図３５〜図３６を参照し、ＶＲＡＭ４の内容の変化、予定画像データ記憶領域７の内容の変化、白黒書込データ記憶領域６Ｅの内容の変化について説明する。表示部１の表示とＶＲＡＭ４、白黒書込データ記憶領域６Ｅ及び予定画像データ記憶領域７の状態が図３５の状態となっている時に制御部３がＶＲＡＭ４に画像データを書き込むと（データ書き込み工程）、画像データに応じてＶＲＡＭ４の状態が図３６に示した状態となる。
ＶＲＡＭ４が図３６の状態でステップＳ５３において画素Ｐ１１が選択されると、ステップＳ５４でＹＥＳと判断され、ステップＳ５６でＮＯと判断される。これにより、ステップＳ５７で、記憶領域Ｇ１１に７が書き込まれ、ステップＳ５８で記憶領域Ｂ１１に記憶領域Ａ１１の内容が書き込まれる。次に、画素Ｐ１２が選択されると、ステップＳ１４でＹＥＳと判断され、ステップＳ１６でＮＯと判断される。これにより、ステップＳ１７で、記憶領域Ｇ１２に７が書き込まれ、ステップＳ１８で記憶領域Ｂ１２に記憶領域Ａ１２の内容が書き込まれる。ここで予定画像データ記憶領域７と白黒書込データ記憶領域６Ｅの内容は図３６に示した状態となる。
【００７９】
この後、ステップＳ６３の処理が行われると、画素Ｐ１１に対応する画素駆動回路においては、記憶領域Ｇ１１の内容が０以外であり記憶領域Ｂ１１の内容が白であるため、走査線６４が選択された時に画素電極１３ａの電位が透明電極層３２の電位Ｖｃｏｍに対して−１５Ｖとなるようにデータ線６５に電圧が印加される。また、画素Ｐ１２に対応する画素駆動回路においては、記憶領域Ｇ１２の内容が０以外であり記憶領域Ｂ１２の内容が黒であるため、走査線６４が選択された時に画素電極１３ａの電位が透明電極層３２の電位Ｖｃｏｍに対して＋１５Ｖとなるようにデータ線６５に電圧が印加される。なお、他の画素については、白黒書込データ記憶領域６Ｅにおいて対応する記憶領域の内容が０であるため、走査線６４が選択された時に画素電極１３ａの電位と透明電極層３２の電位Ｖｃｏｍとの差が０Ｖとなるようにデータ線６５に電圧が印加される。このようにデータ線６５に電圧が印加されると、画素において白粒子と黒粒子が移動して表示部１の表示は図３６に示した状態となる。
【００８０】
第１実施形態では、画素について表示状態を変更する動作が進行中であるか否かを示すデータが格納される領域として白書込データ記憶領域６Ａと黒書込データ記憶領域６Ｂの２つが設けられていたが、本変形例では、画素について表示状態を変更する動作が進行中であるか否かを示すデータが格納される領域が１つとなるので、ＲＡＭ５の記憶容量を少なくすることができる。
【００８１】
（変形例５）
上述した第２実施形態でテーブルに従って画素の書き換えを行うと、例えば中間調を表示する場合、画素を白（黒）にする電圧を複数回印加したあと、画素を黒（白）にする電圧を複数回印加することとなる。上述した第２実施形態では、画素を白（黒）にする電圧を複数回印加したあと、画素を黒（白）にする電圧を複数回印加する場合、テーブルとインデックスを用いて順番に各電圧を印加するが、テーブルを用いる構成に限定されるものではない。
【００８２】
具体的には、本変形例に係る表示装置のＲＡＭ５においては、白書込データ記憶領域６Ａ、黒書込データ記憶領域６Ｂ及びフラグ記憶領域６Ｆが設けられている。また、コントローラー２は、第２実施形態と同じテーブルＴＢ１〜テーブルＴＢ１２を有している。
【００８３】
図３７は、本変形例に係るコントローラー２が行う処理の流れを示したフローチャートであり、図３８は、本変形例に係るＶＲＡＭ４、予定画像データ記憶領域７、白書込データ記憶領域６Ａ、黒書込データ記憶領域６Ｂ及びフラグ記憶領域６Ｆの内容を例示した図である。フラグ記憶領域６Ｆには、画素を白にする電圧と画素を黒にする電圧のどちらを先に印加するかを示すフラグが格納される。このフラグは値が０の場合には画素を黒にする電圧を先に印加することを表し、値が１の場合には画素を白にする電圧を先に印加することを表す。なお、図３８においては、フラグ記憶領域６Ｆにおいて画素Ｐ１１〜Ｐ４４に対応する記憶領域Ｈ１１〜Ｈ１４の内容を図示している。
【００８４】
コントローラー２は、画素の駆動を行う際に図３７に示した処理を行う。まず、ステップＳ７１〜ステップＳ７３の処理は、第１実施形態のステップＳ１１〜ステップＳ１３の処理と同じ処理である。次に、書込状態判断部２０２は、ステップＳ７３で選択した画素Ｐｉｊに対応する記憶領域Ｃｉｊに記憶されている第１書込データと、記憶領域Ｄｉｊに記憶されている第２書込データの両方が０であるか否か判断する（ステップＳ７４）。書込状態判断部２０２は、選択した画素Ｐｉｊについて対応する記憶領域Ｃｉｊの第１書込データと記憶領域Ｄｉｊの第２書込データの両方が０である場合にはステップＳ７６へ移行し、第１書込データと第２書込データの少なくとも一方が０以外である場合にはステップＳ７５へ移行する。
【００８５】
ステップＳ７５へ移行すると、データ更新部２０４は、記憶領域Ｈｉｊの値が０である場合、記憶領域Ｄｉｊの値が０以外であれば記憶領域Ｄｉｊの値から１を減算し、記憶領域Ｄｉｊの値が０であれば記憶領域Ｃｉｊの値から１を減算する。また、データ更新部２０４は、記憶領域Ｈｉｊの値が１である場合、記憶領域Ｃｉｊの値が０以外であれば記憶領域Ｃｉｊの値から１を減算し、記憶領域Ｃｉｊの値が０であれば記憶領域Ｄｉｊの値から１を減算する。
【００８６】
ステップＳ７６へ移行すると、書き換え判断部２０１が、記憶領域Ａｉｊに記憶されているデータと、記憶領域Ｂｉｊに記憶されているデータとを比較する。ここで、書き換え判断部２０１は、両者が異なっている場合には（ステップＳ７６でＮＯ）、画素の階調を記憶領域Ｂｉｊに格納されている階調から記憶領域Ａｉｊに格納されている階調へ変化させるためのテーブルをテーブルＴＢ１〜ＴＢ１２の中から決定する（ステップＳ７７）。
【００８７】
次に、データを更新する更新工程となり、ステップＳ７７で決定したテーブルのテーブルの内容に基づいて記憶領域Ｃｉｊ、記憶領域Ｄｉｊ及び記憶領域Ｈｉｊにデータが書き込まれる（ステップＳ７８）。例えば、ステップＳ７７でテーブルＴＢ５を決定した場合、画素を白にする電圧を２回印加した後、画素を黒にする電圧を４回印加するという駆動を行うこととなる。この場合には、記憶領域Ｃｉｊには２が格納され、記憶領域Ｄｉｊには４が格納され、記憶領域Ｈｉｊには１が格納される。また、ステップＳ７７でテーブルＴＢ２を決定した場合、画素を黒にする電圧を４回印加するという駆動を行うこととなる。この場合には、記憶領域Ｃｉｊには０が格納され、記憶領域Ｄｉｊには４が格納され、記憶領域Ｈｉｊには０が格納される。なお、テーブルＴＢ１〜ＴＢ１２においては、画素を黒にする電圧を複数回印加した後に画素を白にする電圧を複数回印加するというテーブルが存在しないが、例えば、画素を黒にする電圧を２回印加した後、画素を白にする電圧を４回印加するという駆動を行う場合には、記憶領域Ｃｉｊには４が格納され、記憶領域Ｄｉｊには２が格納され、記憶領域Ｈｉｊには０が格納される。
【００８８】
次に、ステップＳ７９では、予定画像更新部２０５が、記憶領域Ｂｉｊの内容を記憶領域Ａｉｊに記憶されている内容で上書きする。次のステップＳ８０からステップＳ８３までの処理は、第１実施形態のステップＳ１９からステップＳ２２までの処理と同じ処理である。
【００８９】
ステップＳ８４では、書込制御部２０３が、走査線駆動回路５３とデータ線駆動回路５４とを制御して画素駆動回路を駆動する。ここで、記憶領域Ｈｉｊの値が０である場合、記憶領域Ｄｉｊの値が０以外であれば、画素Ｐｉｊには画素を黒にする電圧が印加され、記憶領域Ｄｉｊの値が０であり且つ記憶領域Ｃｉｊの値が０以外であれば画素Ｐｉｊには画素を白にする電圧が印加される。また、記憶領域Ｈｉｊの値が１である場合、記憶領域Ｃｉｊの値が０以外であれば、画素Ｐｉｊには画素を白にする電圧が印加され、記憶領域Ｃｉｊの値が０であり且つ記憶領域Ｄｉｊの値が０以外であれば画素Ｐｉｊには画素を黒にする電圧が印加される。
【００９０】
このように本変形例でも、テーブルを使用した時と同様に画素を黒にする電圧と画素を白にする電圧とを画素に印加して画素の階調を制御することができる。
【００９１】
（変形例６）
上述した第２実施形態においては、画素毎にインデックスの記憶領域が設けられているが、この構成に限定されるものではない。例えば、複数行複数列で設けられた画素の行毎にインデックスの記憶領域を設けるようにしてもよい。以下、本変形例の具体的な構成について説明する。本変形例に係る表示装置は、インデックス記憶領域６Ｄの構成と、コントローラー２が行う処理の流れが第２実施形態と異なり、他は第２実施形態と同じ構成である。
【００９２】
図３９は、本変形例に係るコントローラー２が行う処理の流れを示したフローチャートであり、図４０は、ＶＲＡＭ４、予定画像データ記憶領域７、テーブルＩＤ記憶領域６Ｃ、インデックス記憶領域６Ｄの内容を例示した図である。図４０に示したように、本変形例に係るインデックス記憶領域６Ｄにおいては、画素毎に記憶領域が設けられているのではなく、複数行複数列の画素の行毎（走査線毎）に記憶領域が設けられている。図４０においては、１行から４行までの行に対応した記憶領域Ｆｉの内容を示している。記憶領域Ｆ１には１行目の画素について、テーブルでどのインデックスを参照するかを表す数字が格納される。
【００９３】
コントローラー２は、画素の駆動を行う際に図３９に示した処理を行う。まず、ステップＳ９１とステップＳ９２の処理は、第１実施形態のステップＳ１１とステップＳ１２の処理と同じ処理である。次に、書込状態判断部２０２は、記憶領域Ｆｉに記憶されているインデックスの値が０か否か判断する（ステップＳ９３）。例えば、変数ｉの値が１である場合、記憶領域Ｆ１に記憶されているインデックスの値が０か否か判断する。書込状態判断部２０２は、ここで記憶領域Ｆｉの内容が０である場合（ステップＳ９３でＹＥＳ）、ステップＳ９５へ移行し、０以外である場合には（ステップＳ９３でＮＯ）、ステップＳ９４へ移行する。ステップＳ９４へ移行すると、データ更新部２０４は、記憶領域Ｆｉの値から１を減算する。
【００９４】
ステップＳ９５へ移行すると、書き換え判断部２０１が、記憶領域Ａｉｊに記憶されているデータと、記憶領域Ｂｉｊに記憶されているデータとを比較する。ここで、書き換え判断部２０１は、両者が異なっている場合には（ステップＳ９５でＮＯ）、画素Ｐｉｊの階調を記憶領域Ｂｉｊに格納されている階調から記憶領域Ａｉｊに格納されている階調へ変化させるためのテーブルをテーブルＴＢ１〜ＴＢ１２の中から決定する（ステップＳ９６）。次に、データを更新する更新工程となり、ステップＳ９６で決定したテーブルのテーブルＩＤが記憶領域Ｅｉｊに書き込まれ、記憶領域Ｆｉに８が書き込まれる（ステップＳ３７）。また、予定画像更新部２０５が、記憶領域Ｂｉｊの内容を記憶領域Ａｉｊに記憶されている内容で上書きする（ステップＳ９８）。
【００９５】
次に、コントローラー２は、ステップＳ３９において変数ｊの値がデータ線の本数ｎと同じであるか否か判断する。ここで変数ｊの値がｎと同じでなければ（ステップＳ９９でＮＯ）変数ｊの値に１を加え（ステップＳ１００）、ステップＳ９５へ移行する。変数ｊの値がｎである場合、変数ｉの値が走査線の本数ｍと同じであるか否か判断する。ここで変数ｉの値がｍでなければ（ステップＳ１０１でＮＯ）変数ｉの値に１を加え（ステップＳ１０２）、ステップＳ９２へ移行する。変数ｉの値がｍである場合、書込制御部２０３が、走査線駆動回路５３とデータ線駆動回路５４とを制御して画素駆動回路を駆動する（ステップＳ１０３）。
【００９６】
ステップＳ１０３では、書込制御部２０３が、走査線駆動回路５３とデータ線駆動回路５４とを制御して画素駆動回路を駆動する。ここで、例えば、記憶領域Ｆ１に格納されている値が８である場合を例にして画素の駆動について説明する。
例えば、画素Ｐ１１を駆動する場合、画素Ｐ１１は１行目の画素であるため、１行目に対応する記憶領域Ｆ１が参照される。記憶領域Ｅ１１に格納されている値が１０である場合、記憶領域Ｆ１の内容は８であるため、テーブルＴＢ１０においてインデックスの８に対応付けられているデータ「ｗ」に従って、画素Ｐ１１には画素を白にする電圧が印加される。また、画素Ｐ１２を駆動する場合、画素Ｐ１２は１行目の画素であるため、１行目に対応する記憶領域Ｆ１が参照される。ここで、記憶領域Ｅ１２に格納されている値が３である場合、記憶領域Ｆ１の内容は８であるため、テーブルＴＢ３においてインデックスの８に対応付けられているデータ「ｂ」に従って、画素Ｐ１２には画素を黒にする電圧が印加される。
このように本変形例によれば、インデックスを画素毎に記憶しないため、ＲＡＭ５の記憶容量を少なくすることができる。
【００９７】
（変形例７）
上述した第２実施形態においては、画素毎にインデックスの記憶領域が設けられているが、この構成に限定されるものではない。例えば、縦二つ×横二つの画素を１ブロックとし、ブロック毎にインデックスの記憶領域を設けるようにしてもよい。以下、本変形例の具体的な構成について説明する。本変形例に係る表示装置は、インデックス記憶領域６Ｄの構成と、コントローラー２が行う処理の流れが第２実施形態と異なり、他は第２実施形態と同じ構成である。
【００９８】
図４１は、本変形例に係るコントローラー２が行う処理の流れを示したフローチャートであり、図４２は、ＶＲＡＭ４、予定画像データ記憶領域７、テーブルＩＤ記憶領域６Ｃ、インデックス記憶領域６Ｄの内容を例示した図である。図４２に示したように、本変形例に係るインデックス記憶領域６Ｄにおいては、画素毎に記憶領域が設けられているのではなく、縦二つ×横二つの画素で構成されたブロック毎にインデックスの記憶領域Ｆｑｒが設けられている。記憶領域Ｆｑｒは、一つの記憶領域を表している。ここで、添字のｑは、行列に配置された記憶領域の行番号を表し、ｒは、列番号を表しており、以下、インデックス記憶領域を特定して説明する場合、例えば１行１列目の記憶領域は記憶領域Ｆ１１と称する。なお、図４２においては、記憶領域Ｆ１１は、画素Ｐ１１，Ｐ１２，Ｐ２１，Ｐ２２について、テーブルにおいてどのインデックスを参照するかを表す数字が格納される。記憶領域Ｆ１２は、画素Ｐ１３，Ｐ１４，Ｐ２３，Ｐ２４についてテーブルにおいてどのインデックスを参照するかを表す数字が格納される。記憶領域Ｆ２１は、画素Ｐ３１，Ｐ３２，Ｐ４１，Ｐ４２についてテーブルにおいてどのインデックスを参照するかを表す数字が格納される。記憶領域Ｆ２２は、画素Ｐ３３，Ｐ３４，Ｐ４３，Ｐ４４についてテーブルにおいてどのインデックスを参照するかを表す数字が格納される。
【００９９】
コントローラー２は、画素の駆動を行う際に図４１に示した処理を行う。まず、ステップＳ１１１〜ステップＳ１１２の処理は、第１実施形態のステップＳ１１〜ステップＳ１２の処理と同じ処理である。次に、書込状態判断部２０２は、ｑ＝（ｉ＋１）／２、ｒ＝（ｊ＋１）／２とする（ステップＳ１１３）。この後、書込状態判断部２０２は、記憶領域Ｆｑｒに記憶されているインデックスの値が０か否か判断する（ステップＳ１１４）。例えば、変数ｑの値が１であり変数ｒの値が１である場合、記憶領域Ｆ１１に記憶されているインデックスの値が０か否か判断する。
書込状態判断部２０２は、ここで記憶領域Ｆｑｒの内容が０である場合（ステップＳ１１４でＹＥＳ）、ステップＳ１１６へ移行し、０以外である場合には（ステップＳ１１４でＮＯ）、ステップＳ１１５へ移行する。ステップＳ１１５へ移行すると、データ更新部２０４は、記憶領域Ｆｑｒの値から１を減算する。
【０１００】
一方、ステップＳ１１６へ移行すると、画素Ｐｉｊ及び画素Ｐｉｊの周囲の画素に対応する記憶領域について、格納されているデータが更新される。具体的には、記憶領域Ａｉｊに記憶されているデータと、記憶領域Ｂｉｊに記憶されているデータとを比較する。ここで、書き換え判断部２０１は、両者が異なっている場合には、画素Ｐｉｊの階調を記憶領域Ｂｉｊに格納されている階調から記憶領域Ａｉｊに格納されている階調へ変化させるためのテーブルをテーブルＴＢ１〜ＴＢ１２の中から決定する。次に、データを更新する更新工程となり、決定したテーブルのテーブルＩＤが記憶領域Ｅｉｊに書き込まれ、記憶領域Ｆｉｊに８が書き込まれる。また、予定画像更新部２０５が、記憶領域Ｂｉｊの内容を記憶領域Ａｉｊに記憶されている内容で上書きする。なお、ここで、画素Ｐｉｊから見てｉ＋１の画素、画素Ｐｉｊから見てｊ＋１の画素、及び画素Ｐｉｊから見てｉ＋１且つｊ＋１の画素についても、同様に記憶領域の内容を更新する処理が行われる。
【０１０１】
次に、コントローラー２は、ステップＳ１１７において変数ｊの値がデータ線の本数ｎを超えているか否か判断する。ここで変数ｊの値がｎを超えてなければ（ステップＳ１１７でＮＯ）変数ｊの値に２を加え（ステップＳ１１８）、ステップＳ１１３へ移行する。変数ｊの値がｎを超えている場合（ステップＳ１１７でＹＥＳ）、変数ｉの値が走査線の本数ｍを超えているか否か判断する。ここで変数ｉの値がｍを超えていなければ（ステップＳ１１９でＮＯ）変数ｉの値に２を加え（ステップＳ１２０）、ステップＳ１１２へ移行する。変数ｉの値がｍを超えている場合（ステップＳ１１９でＹＥＳ）、書込制御部２０３が、走査線駆動回路５３とデータ線駆動回路５４とを制御して画素駆動回路を駆動する（ステップＳ１２１）。
【０１０２】
ステップＳ１２１では、書込制御部２０３が、走査線駆動回路５３とデータ線駆動回路５４とを制御して画素駆動回路を駆動する。
ここで、例えば、記憶領域Ｆｑｒに格納されている値が８である場合を例にして画素の駆動について説明する。
例えば、記憶領域Ｅｉｊに格納されている値が１０である場合、ｑ＝（ｉ＋１）／２、ｒ＝（ｊ＋１）／２とし、記憶領域Ｆｑｒが参照される。ここで記憶領域Ｆｑｒの内容が８である場合、テーブルＴＢ１０においてインデックスの８に対応付けられているデータ「ｗ」に従って、画素Ｐｉｊには画素を白にする電圧が印加される。また、例えば記憶領域Ｅｉｊに格納されている値が３である場合、ｑ＝（ｉ＋１）／２、ｒ＝（ｊ＋１）／２とし、記憶領域Ｆｑｒが参照される。ここで記憶領域Ｆｑｒの内容が８である場合、テーブルＴＢ３においてインデックスの８に対応付けられているデータ「ｂ」に従って、画素Ｐｉｊには画素を黒にする電圧が印加される。
このように本変形例によれば、インデックスを画素毎に記憶しないため、ＲＡＭ５の記憶容量を少なくすることができる。
【０１０３】
（変形例８）
上述した第１実施形態では、第１書込データの値が０以外であれば、画素を白にする電圧が画素電極１３ａに印加され、第２書込データの値が０以外であれば、画素を黒にする電圧が画素電極１３ａに印加されているが、画素電極１３ａに電圧を印加する構成は、この構成に限定されるものではない。
例えば、第１書込データの値が１となった場合には、画素電極１３ａと透明電極層３２との電位差が０Ｖとなるようにデータ線６５に電圧が印加されるようにしてもよい。また、第２書込データの値が１となった場合には、画素電極１３ａと透明電極層３２との電位差が０Ｖとなるようにデータ線６５に電圧が印加されるようにしてもよい。
【０１０４】
（変形例９）
テーブルを使用して画素を駆動する場合、テーブルのインデックスの数は、上述した第２実施形態の数に限定されるものではない。例えば、８を超える数でもよく、また、８未満の数であってもよい。
【０１０５】
（変形例１０）
上述した実施形態では、第１書込データと第２書込データを減少させていきこれらのデータの値が０になると画素電極１３ａと透明電極層３２との電位差を０Ｖにするようにしているが、第１書込データと第２書込データを増加させていきこれらのデータの値が予め定められた値になると画素電極１３ａと透明電極層３２との電位差を０Ｖにするようにしてもよい。
また、電気泳動粒子については、上述した実施形態では黒の電気泳動粒子は正に帯電しており、白の電気泳動粒子は負に帯電しているが、黒の電気泳動粒子が負に帯電し、白の電気泳動粒子が正に帯電している構成であってもよい。なお、この構成の場合、画素を白にする場合には画素電極１３ａの電位を透明電極層３２の電位Ｖｃｏｍに対して−１５Ｖとし、画素を黒にする場合には画素電極１３ａの電位を透明電極層３２の電位Ｖｃｏｍに対して＋１５Ｖとすればよい。
【０１０６】
（変形例１１）
上述した実施形態においては、黒の電気泳動粒子が正に帯電され、白の電気泳動粒子が負に帯電された態様としたが、黒の電気泳動粒子が負に帯電され、白の電気泳動粒子が正に帯電された態様としてもよい。また、電気泳動粒子として白と黒の２種類を用いて白黒の表示が行われるが、電気泳動粒子の色は、白と黒に限定されるものではなく、赤や青、緑など他の色であってもよい。
また、上述した実施形態では、表示装置は電気泳動方式であるが、電気泳動方式に限定されるものではない。表示装置の表示方式は、複数フレームに渡って画素に電圧を印加することにより画像を表示するものであれば、例えば、コレステリック液晶、エレクトロクロミック、電子粉粒体等を用いたものであってもよい。
また、電気泳動層２０は、マイクロカプセル２１を有する構成に限定されず、隔壁によって仕切られた空間に分散媒と電気泳動粒子を格納する構成であってもよい。
また、上述した実施形態では、コントローラー２と制御部３は、別々になっているが、コントローラー２で実現する機能の一部を制御部３で実現させてもよく、また、コントローラー２と制御部３とを一つの半導体チップ上にまとめて制御部としてもよい。
【符号の説明】
【０１０７】
１…表示部、２…コントローラー、３…制御部、４…ＶＲＡＭ、５…ＲＡＭ、６…書込データ記憶領域、６Ａ…白書込データ記憶領域、６Ｂ…黒書込データ記憶領域、６Ｃ…テーブルＩＤ記憶領域、６Ｄ…インデックス記憶領域、７…予定画像データ記憶領域、９…バス、１０…第１基板、１１…基板、１１ａ…接着層、１２…回路層、１３ａ…画素電極、２０…電気泳動層、２１…マイクロカプセル、２２…バインダー、３０…第２基板、３１…フィルム、３２…透明電極層、５３…走査線駆動回路、５４…データ線駆動回路、５５…表示領域、６１…トランジスタ、６３…保持容量、６４…走査線、６５…データ線、１００，１００Ａ…表示装置、２０１…書き換え判断部、２０２…書込状態判断部、２０３…書込制御部、２０４…データ更新部、２０５…予定画像更新部、１０００…電子ブックリーダー、１００１…フレーム、１００２…カバー、１００３…操作部、１１００…腕時計、ＴＢ…駆動テーブル、ＴＢ１〜ＴＢ１２…テーブル、Ｘ１〜Ｘｍ…データ信号、Ｙ１〜Ｙｍ…走査信号、Ｐｉｊ…画素、Ａｉｊ…記憶領域、Ｂｉｊ…記憶領域、Ｃｉｊ…記憶領域、Ｄｉｊ…記憶領域、Ｅｉｊ…記憶領域、Ｆｉｊ…記憶領域、Ｇｉｊ…記憶領域、Ｈｉｊ…記憶領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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