(57)【特許請求の範囲】
【請求項１】
反転入力端子、非反転入力端子、反転出力端子および非反転出力端子を備えた完全差動増幅器と、該完全差動増幅器の前記反転入力端子に一端が接続された第１の抵抗と、該第１の抵抗の他端と外部入力端子との間に接続された第１の容量と、前記完全差動増幅器の前記非反転入力端子に一端が接続された第２の抵抗と、該第２の抵抗の他端と接地との間に接続された第２の容量と、前記完全差動増幅器の前記反転入力端子と前記非反転出力端子の間に並列接続された第３の抵抗および第３の容量と、前記完全差動増幅器の前記非反転入力端子と前記反転出力端子の間に並列接続された第４の抵抗および第４の容量とを備えたバンドパスフィルタ回路において、
前記第１の容量と前記第１の抵抗の共通接続点である第１のノードに一端が接続された第５の抵抗と、前記第２の容量と前記第２の抵抗の共通接続点である第２のノードに一端が接続された第６の抵抗と、前記第５および第６の抵抗の他端と接地との間に電圧を印加する第１の電圧源と、前記第１のノードにエミッタ又はソースが接続されコレクタ又はドレインが電源端子に接続されたＮＰＮ又はＮＭＯＳの第１のトランジスタと、前記第２のノードにエミッタ又はソースが接続されコレクタ又はドレインが前記電源端子に接続されたＮＰＮ又はＮＭＯＳの第２のトランジスタと、前記第１および第２のトランジスタのベース又はゲートと接地との間に電圧を印加する第２の電圧源とを更に備えたことを特徴とするバンドパスフィルタ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、完全差動増幅器を使用したバンドパスフィルタ回路に関する。
【背景技術】
【０００２】
従来から知られている完全差動増幅器を使用したバンドパスフィルタ回路を図２に示す。この回路は、シングルエンド信号を入力して差動出力信号を得るタイプの回路である。図２において、１０は完全差動増幅器であり、反転入力端子１１、非反転入力端子１２、非反転出力端子１３および反転出力端子１４を備えている。この完全差動増幅器１０の反転入力端子１１には、抵抗Ｒ１を介在して容量Ｃ１が接続され、その容量Ｃ１の他端は外部入力端子２０に接続されている。また、完全差動増幅器１０の非反転入力端子１２には、抵抗Ｒ２を介在して容量Ｃ２が接続され、その容量Ｃ２の他端は接地に接続されている。そして、前記完全差動増幅器１０の反転入力端子１１と非反転出力端子１３の間には抵抗Ｒ３と容量Ｃ３が並列接続され、非反転入力端子１２と反転出力端子１４の間には抵抗Ｒ４と容量Ｃ４が並列接続されている。抵抗値はＲ１＝Ｒ２，Ｒ３＝Ｒ４に設定され、容量値はＣ１＝Ｃ２，Ｃ３＝Ｃ４に設定されている。
【０００３】
このバンドパスフィルタ回路は、容量Ｃ１と抵抗Ｒ１、容量Ｃ２と抵抗Ｒ２によりハイパスフィルタ回路が構成され、容量Ｃ３と抵抗Ｒ３、容量Ｃ４と抵抗Ｒ４によりローパスフィルタ回路が構成され、これらによりバンドパスフィルタ回路の特性が決定される。なお、利得は、Ｒ３／Ｒ１（＝Ｒ４／Ｒ２）により決定される。
【０００４】
このバンドパスフィルタ回路は、外部入力端子２０と接地間にシングルエンドの電圧Vinを入力したとき、差動信号に変換されて、非反転出力端子１３、反転出力端子１４から外部出力端子３１，３２に、それぞれ電圧Ｖout１、Vout２として出力される。なお、この種の完全差動増幅器を用いたバンドパスフィルタは、特許文献１に記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１２−５４６８４号公報（図１、図５）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところが、このバンドパスフィルタ回路には２つの問題点があった。ここでは、完全差動増幅器１０の反転入力端子１１側の動作で説明する。その１つ目は、Ｖx１をノードＸ１の電圧であるとすると、所定振幅のパルス信号Ｖinが外部入力端子２０に入力されたとき、容量Ｃ１に流れる電流ｉが、
0005944740.tif 000002
となり、この電流ｉは抵抗Ｒ１，Ｒ３によって制限されるため、セトリングタイムが長くなる問題である。２つ目は、ＡＣ信号の電圧利得が大きいとき、出力オフセット電圧も大きくなる問題である。
【０００７】
本発明の目的は、上記課題を解消し、セトリングタイムを短縮させ、かつ出力オフセット電圧を低減させたバンドパスフィルタ回路を提供することである。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、請求項１にかかる発明は、反転入力端子、非反転入力端子、反転出力端子および非反転出力端子を備えた完全差動増幅器と、該完全差動増幅器の前記反転入力端子に一端が接続された第１の抵抗と、該第１の抵抗の他端と外部入力端子との間に接続された第１の容量と、前記完全差動増幅器の前記非反転入力端子に一端が接続された第２の抵抗と、該第２の抵抗の他端と接地との間に接続された第２の容量と、前記完全差動増幅器の前記反転入力端子と前記非反転出力端子の間に並列接続された第３の抵抗および第３の容量と、前記完全差動増幅器の前記非反転入力端子と前記反転出力端子の間に並列接続された第４の抵抗および第４の容量とを備えたバンドパスフィルタ回路において、前記第１の容量と前記第１の抵抗の共通接続点である第１のノードに一端が接続された第５の抵抗と、前記第２の容量と前記第２の抵抗の共通接続点である第２のノードに一端が接続された第６の抵抗と、前記第５および第６の抵抗の他端と接地との間に電圧を印加する第１の電圧源と、前記第１のノードにエミッタ又はソースが接続されコレクタ又はドレインが電源端子に接続されたＮＰＮ又はＮＭＯＳの第１のトランジスタと、前記第２のノードにエミッタ又はソースが接続されコレクタ又はドレインが前記電源端子に接続されたＮＰＮ又はＮＭＯＳの第２のトランジスタと、前記第１および第２のトランジスタのベース又はゲートと接地との間に電圧を印加する第２の電圧源とを更に備えたことを特徴とする。
【発明の効果】
【０００９】
本発明によれば、第１および第２の容量に必要な電流が第５および第６の抵抗と第１の電圧源によって補給されるので、その電流が大きくなり、セトリングタイムを短縮できる。また、ＡＣ信号の利得を変更せずにＤＣ信号利得のみが減少されるので、出力オフセット電圧を低減できる。さらに、第１および第２のトランジスタによって入力信号の振幅を制限でき、セトリングタイムをより短縮できる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施例のバンドパスフィルタ回路の回路図である。
【図２】従来例のバンドパスフィルタ回路の回路図である。
【図３】本実施例と従来例のバンドパスフィルタ回路の出力電圧のシミュレーション波形図である。
【発明を実施するための形態】
【００１１】
図１に本発明の実施例のバンドパスフィルタ回路を示す。図１において、１０は完全差動増幅器であり、反転入力端子１１、非反転入力端子１２、非反転出力端子１３および反転出力端子１４を備えている。この完全差動増幅器１０の反転入力端子１１には、抵抗Ｒ１を介在して容量Ｃ１が接続され、その容量Ｃ１の他端は外部入力端子２０に接続されている。また、完全差動増幅器１０の非反転入力端子１２には、抵抗Ｒ２を介在して容量Ｃ２が接続され、その容量Ｃ２の他端は接地に接続されている。そして、前記完全差動増幅器１０の反転入力端子１１と非反転出力端子１３の間には抵抗Ｒ３と容量Ｃ３が並列接続され、非反転入力端子１２と反転出力端子１４の間には抵抗Ｒ４と容量Ｃ４が並列接続されている。抵抗値はＲ１＝Ｒ２，Ｒ３＝Ｒ４に設定され、容量値はＣ１＝Ｃ２，Ｃ３＝Ｃ４に設定されている。これらは、図２で説明したものと同じである。
【００１２】
本実施例では、図２で説明した回路構成に加えて、容量Ｃ１と抵抗Ｒ１の共通接続点のノードＸ１に抵抗Ｒ５の一端を接続し、容量Ｃ２と抵抗Ｒ２の共通接続点のノードＸ２に抵抗Ｒ６の一端を接続し、それら抵抗Ｒ５，Ｒ６の他端に電圧Ｖ１の電圧源４０を接続している。これらの抵抗Ｒ５，Ｒ６は、容量Ｃ１，Ｃ２の充放電に必要な電流を補給する。また、ノードＸ１にエミッタを接続したＮＰＮトランジスタＱ１、ノードＸ２にエミッタを接続したＮＰＮトランジスタＱ２を設け、それらトランジスタＱ１，Ｑ２のベースに電圧Ｖ２の電圧源５０を接続している。このトランジスタＱ１，Ｑ２のコレクタは電源電圧Ｖｃｃに接続している。これらのトランジスタＱ１，Ｑ２は、外部入力端子２０への入力信号が大振幅の場合にその振幅を制限する。
【００１３】
さて、外部入力端子２０から入力したパルス電圧Ｖinは、容量Ｃ１と抵抗Ｒ５，Ｒ１の合成抵抗によるハイパスフィルタ回路によって微分される。微分された電圧は、ＡＣ利得がＲ３／Ｒ１の完全差動増幅器１０によって増幅され、非反転出力端子１３から外部出力端子３１に非反転電圧Ｖout１として、反転入力端子１４から外部出力端子３２に反転電圧Ｖout２として、それぞれ出力する。
【００１４】
ここで、抵抗Ｒ５が接続されていない場合（図２）の容量Ｃ１に流れる電流ｉは、前記した式
0005944740.tif 000003
で表されるが、抵抗Ｒ５が接続されている本実施例の場合の容量Ｃ１に流れる電流ｉは、
0005944740.tif 000004
となる。このように、抵抗Ｒ５を追加接続することにより、容量Ｃ１に入出力する電流量が増大していることが分かる。式（２）では電流ｉが増加しており、これによって出力波形のセトリングタイムを改善させることができる。
【００１５】
また、トランジスタＱ１，Ｑ２によって、入力電圧の振幅が制限される。すなわち、例えば入力信号電圧が低下してノードＸ１の電位が低下すると、トランジスタＱ１が導通するので、そのノードＸ１の電圧が低下すること制限する。この結果、ノードＸ１の電位が変動前の電位に戻る時間が短縮され、セトリングタイムが短縮される。ノードＸ２の電位変化についても同様に動作するが、本実施例はシングルエンドの入力信号を扱うため、ノードＸ１の電圧変化に対する制限が支配的となる。
【００１６】
なお、電圧源４０，５０の電圧Ｖ１，Ｖ２については、トランジスタＱ１，Ｑ２が常時動作することがないように、また温度変化やバラツキでそのトランジスタＱ１，Ｑ２が動作することないように、設定される。理想的にはＶ２≦Ｖ１である。
【００１７】
図３は、完全差動増幅器１０、抵抗Ｒ１〜Ｒ４、容量Ｃ１〜Ｃ４を従来例と本実施例で同一条件とし、パルス電圧を入力したときの出力電圧Ｖout１の変化のシミュレーション波形である。本実施例回路の方が従来回路よりもセトリングタイムが改善していることが分かる。
【００１８】
一方、出力オフセット電圧は、完全差動増幅器１０の入力オフセット電圧を利得倍した電圧として出力される。抵抗Ｒ５を接続していないときの利得がＲ３／Ｒ１であるのに対して、抵抗Ｒ５を接続したときの利得は、Ｒ３／（Ｒ１＋Ｒ５）となり低下する。このため出力オフセット電圧は低下する。なお、このときのＡＣ利得は、抵抗Ｒ５を接続する前後において、Ｒ３／Ｒ１から変化しない。
【００１９】
本実施例では、以上のように、入力したパルス電圧を増幅した際のセトリングタイムを短縮でき、またＡＣ利得に対してＤＣ利得を低減することで出力オフセット電圧を低減することができる。
【００２０】
なお、トランジスタＱ１，Ｑ２はＮＭＯＳトランジスタに置き換えることができる。
【符号の説明】
【００２１】
１０：完全差動増幅器、１１：反転入力端子、１２：非反転入力端子、１３：非反転出力端子、１４：反転出力端子
２０：外部入力端子
３１，４２：外部出力端子
４０：電圧Ｖ１の電圧源
５０：電圧Ｖ２の電圧源
【図１】
0005944740.tif 000005
【図２】
0005944740.tif 000006
【図３】
0005944740.tif 000007