(57)【特許請求の範囲】
【請求項１】
トリミング可能な電流基準発生器を構成する方法であって、
トリミング可能な電流基準発生器を試験回路に結合することと、
前記電流基準発生器を第１のレベルに設定することと、
前記試験回路の出力を監視することと、
前記電流基準発生器における前記電流を、前記出力が変化するまで、前記第１のレベルを超えるレベルに増加させることと、を含む、方法。
【請求項２】
前記試験回路がメモリセルを備える、請求項１に記載の方法。
【請求項３】
前記電流基準発生器によって発生させられた電流を前記メモリセルによって引き込まれた電流と比較して、前記出力を発生させるステップを更に含む、請求項２に記載の方法。
【請求項４】
前記出力が変化した後に抵抗の値を格納するステップを更に含む、請求項１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
センス増幅器において使用するためのトリミング可能な電流基準発生器が開示される。
【背景技術】
【０００２】
浮遊ゲートを使用して電荷をその上に蓄える、不揮発性半導体メモリセル、及び半導体基板において形成されるかかる不揮発性メモリセルのメモリアレイは、当該技術分野において周知である。典型的には、かかる浮遊ゲートメモリセルは、スプリットゲート型、又はスタックゲート型のものとなっている。
【０００３】
読取り動作は通常、センス増幅器を使用して浮遊ゲートメモリセル上で実行される。この目的のためのセンス増幅器は、米国特許第５，３８６，１５８号（「第’１５８号特許」）に開示され、それは参照により全目的で本明細書に組み込まれる。第’１５８号特許は、既知の量の電流を引き込む基準セルの使用を開示する。第’１５８号特許は、基準セルによって引き込まれた電流を反映するための電流ミラー、及び選択されたメモリセルによって引き込まれた電流を反映するための別の電流ミラーに依存するものである。各電流ミラーにおける電流が次いで比較され、どちらの電流がより大きいかに基づいてメモリセルに格納された値（例えば、０又は１）を決定することができる。
【０００４】
別のセンス増幅器は、米国特許第５，９１０，９１４号（「第’９１４号特許」）に開示され、それは参照により全目的で本明細書に組み込まれる。第’９１４号特許は、１ビットを超えるデータを格納することができる、マルチレベル浮遊ゲートメモリセルのためのセンス回路を開示する。それは、メモリセルに格納された値（例えば、００、０１、１０、又は１１）を決定するために利用される、複数の基準セルの使用を開示する。電流ミラーがこのアプローチにおいても同様に利用される。
【０００５】
基準セルの使用の代替形態は、基準電流の使用である。基準電流を使用して、メモリセルに格納された値が決定される。これは、従来技術において既知の技法である。しかしながら、このアプローチの１つの欠点は、半導体ダイ内で各メモリセルにつき同じ基準回路が使用される場合に、通常動作中のダイ内の温度変動、又は処理中の変動が、ダイ全体を通じて基準電流の変動を引き起こすであろうことである。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
電流基準信号を利用し、この信号が半導体ダイ内で生じる温度変動及び過程変動を捕らえるように調整され得る、改善された検出回路が必要とされる。
【課題を解決するための手段】
【０００７】
上述の課題及び必要性は、センス増幅器のためのトリミング可能な基準発生器を提供することによって対処される。一実施形態において、基準発生器は、例えば、ダイ内のその位置に基づいて、その特定の熱特性及びデバイス特性に対してセンス増幅器の動作を最適化するように製造過程中に調整される、可変抵抗器を備える。
【０００８】
本発明の他の対象物及び特徴は、本明細書、特許請求の範囲、及び添付の図の概観によって明らかとなるであろう。
【図面の簡単な説明】
【０００９】
【図１】トリミング可能な電流基準発生器を備える検出回路の実施形態の例示的なブロック図である。
【図２】トリミング可能な電流基準発生器を備える検出回路の実施形態の例示的な回路図である。
【図３】トリミング可能な電流基準発生器において可変抵抗器を設定するために使用され得る試験回路の実施形態の例示的なブロック図で。
【図４】トリミング可能な電流基準発生器において可変抵抗器を設定するために使用され得る試験回路の実施形態の例示的な回路図である。
【発明を実施するための形態】
【００１０】
図１を参照して実施形態が以降説明される。センス増幅器１００は、トリミング可能な基準発生器１０、電流ミラー２０、コンパレータ４０、コンパレータ出力５０、及びトリム制御装置６０を備える。トリミング可能な基準発生器１０は、電流ミラー２０がトリミング可能な基準発生器１０、ｉREFと同じ量の電流を発生するように、電流ミラー２０に結合される。電流ミラー２０は、コンパレータ４０及び選択されたメモリセル３０に結合される。選択されたメモリセル３０は、選択されたメモリセル３０に格納された値に関連する、ある特定の量の電流、ｉSを引き出すことになる。例えば、選択されたメモリセル３０が「０」を格納する場合、ｉSは通常、０ａｍｐに近くなる。選択されたメモリセル３０が「１」を格納する場合、ｉSは、０ａｍｐを超えるであろう（例えば、１ｍＡ）。コンパレータ４０は、ｉREF及びｉSを比較することになる。ｉS＞ｉREFである場合、コンパレータ出力５０は、「０」であろう。ｉS＜ｉREFである場合、コンパレータ出力５０は、「１」であろう。故に、コンパレータ出力５０は、選択されたメモリセル３０に格納されたデータの反転値を表す。任意に、出力５０を、逆変換装置を通じて送信して、選択されたメモリセル３０に格納された値を作成することができる。トリム制御装置６０は、コンパレータ出力５０に結合される。その結合は任意に、トリミング過程中にのみ（スイッチを介して等）存在し得る。
【００１１】
選択されたメモリセル３０は、メモリセルのアレイ内に１つのメモリセルを含む。選択されたメモリセル３０は、当業者に周知であるように、横列及び縦列を使用して読取り動作のために選択することができる。選択されたメモリセル３０として使用され得るセルの種類の例は、米国特許第７，８６８，３７５号に説明され、それは参照により全目的で本明細書に組み込まれる。その特許は、スプリットゲート不揮発性メモリセルと呼ばれるセルの種類を開示する。当業者であれば、ある特定の種類のメモリセルが２つの異なる値（例えば、「０」又は「１」）のうちの１つを保有し得、他のメモリセルが４つの異なる値（例えば、「００」、「０１」、「１０」、及び「１１）、又は更に４つを超える異なる値のうちの１つを保有し得ることを理解するであろう。
【００１２】
図２は、図１に示される設計の回路レベルでの実施形態を示す。トリミング可能な基準発生器１０は、演算増幅器１２、ＮＭＯＳトランジスタ１３、及び可変抵抗器１４を備える。ＰＭＯＳトランジスタ１１のドレインは、ＮＭＯＳトランジスタ１３のソースである。ＮＭＯＳトランジスタ１３のゲートは、ここではコンパレータの役割を果たす、演算増幅器１２の出力に結合される。演算増幅器１２は、電圧入力増幅器であり、入力電流を消費しない。演算増幅器１２の非反転入力は、この実施例において０．５５Ｖの電圧ソースに繋げられ、演算増幅器１２の反転入力は、ＮＭＯＳトランジスタ１３のソースに結合され、次いで、これが可変抵抗器１４に接続される。トリミング可能な基準発生器１０は、電流ｉREFを発生する。演算増幅器４２及びＮＭＯＳトランジスタ４１は、ｉREF電流のためのクランプループの役割を果たす。
【００１３】
電流ミラー２０は、ＰＭＯＳトランジスタ１１及びＰＭＯＳトランジスタ２１を備える。ＰＭＯＳトランジスタのゲート１１は、そのドレイン並びにＰＭＯＳトランジスタ２１のゲートに結合される。ＰＭＯＳトランジスタ２１のドレインは、ＮＭＯＳトランジスタ４１のソースである。ＮＭＯＳトランジスタ４１のゲートは、ここではコンパレータの役割を果たす、演算増幅器４２の出力である。演算増幅器４２は、電圧入力増幅器であり、入力電流を消費しない。演算増幅器４２の非反転入力は、この実施例において０．７５Ｖの電圧ソースに繋げられる。演算増幅器４２の反転入力は、選択されたメモリセル３０の入力に繋げられる。演算増幅器４２及びＮＭＯＳトランジスタ４１は、選択されたメモリセル３０のためのクランプループの役割を果たす。
【００１４】
コンパレータ４０は、演算増幅器４４及び電圧分割器４３を備える。ＰＭＯＳトランジスタ２１のドレインもまた、ここではコンパレータの役割を果たす、演算増幅器４４の非反転入力である。演算増幅器４４は、電圧入力増幅器であり、入力電流を消費しない。演算増幅器４０の反転入力は、電圧分割器４３によって発生させられた固定電圧に繋げられる。演算増幅器４０の出力は、コンパレータ出力５０である。
【００１５】
ＰＭＯＳトランジスタ２１は、それが電流ミラー２０の一部であるという事実により、ｉREFの電流を放出する。選択されたセル３０は、電流ｉSを引き出し、ＮＭＯＳトランジスタ４１のドレインもまた、電流ｉSを引き出すことになる。ｉREF＞ｉSである場合、演算増幅器４４の非反転入力は、高くなる。ｉREF＜ｉSである場合、演算増幅器４４の非反転入力は、低くなる。
【００１６】
動作中、選択されたメモリセル３０が「０」を格納する場合、ｉSは、０  Ａに近くなる。可変抵抗器１４が（以下で論じられるように）適切に設定される場合、ｉREFは、ｉSを超えることになり、したがって、演算増幅器４４の非反転入力は高くなり、演算増幅器４４は、選択されたメモリセル３０に格納されたデータの反転値である、高電圧（すなわち、「１」）を放出することになる。
【００１７】
選択されたメモリセル３０が「１」を格納する場合、ｉSは、比較的高くなる。可変抵抗器１４が（この場合も同様に、以下で論じられるように）適切に設定される場合、ｉREFは、ｉS未満となり、したがって、演算増幅器４４の非反転入力は低くなり、演算増幅器４４は、選択されたメモリセル３０に格納されたデータの反転値である、低電圧（すなわち、「０」）を放出することになる。
【００１８】
図１及び２を参照して、自動式トリム実施形態が説明される。トリム制御装置６０は、コンパレータ出力５０を監視し、可変抵抗器１４の抵抗を制御する。選択されたメモリセル３０に格納されるデータに関わらず、トリム制御装置６０は、コンパレータ出力５０が変化するまで可変抵抗器１４における抵抗の量を増加させることにより、可変抵抗器１４の最適な抵抗レベルを決定することができる。その抵抗レベルは、トリム制御装置６０によって記録され、その後、読取り動作中に、可変抵抗器１４は、その最適な抵抗レベルに設定される。コンパレータ出力５０が変化しない場合、可変抵抗器１４の抵抗レベルは、コンパレータ出力５０が変化するまで減少する。その抵抗レベルは、トリム制御装置６０によって記録され、その後、読取り動作中に、可変抵抗器１４は、その最適な抵抗レベルに設定される。
【００１９】
任意に、この過程は、複数回、選択されたセル３０に格納された異なる値を任意に用いて実行することができ、トリム制御装置６０は、コンパレータ出力５０の変化を引き起こした、特定される種々の抵抗レベルの平均を決定することができ、次いで、トリム制御装置６０は、読取り動作中に使用される平均値を格納し得る。
【００２０】
任意に、可変抵抗器１４の抵抗は、ヒューズによって、具体的には、ある特定の組み合わせのヒューズを飛ばして抵抗を所望のレベルに設定することにより（可変抵抗器１４がかかる設計に従う場合の事例において）、恒久的に設定することができる。
【００２１】
図３及び４を参照して、センス増幅器をトリミングする異なる実施形態が説明される。図３は、実施形態をブロック図レベルで描写し、図４は、同じ実施形態を回路レベルで描写する。試験回路２００を使用して、可変抵抗器１４が設定される。試験回路２００は、電流ミラー２５（構造において電流ミラー２０と同一）、コンパレータ４５（構造においてコンパレータ４０と同一）、及び基準回路３５を備える。基準回路３５は、電流ｉSRを引き出す。基準回路３５は、選択されたメモリセルが「１」又は「０」を格納しているかを決定する助けとなる読取り「トリップポイント」を提供するために、電流の設定レベル、ｉSRを引き出すように設計された、基準セルを備える。任意に、同じ試験回路２００を製造過程又は構成過程中に使用して、ダイ上に含まれるトリミング可能な電流基準発生器１０の各インスタンスを試験し、各トリミング可能な電流基準発生器１０における各可変抵抗器１４の抵抗を設定することができる。メモリアレイにおいて、ほとんどの場合、ダイ上に含まれる各メモリセルにつき１つの電流基準発生器１０が存在することが予想される。
【００２２】
可変抵抗器１４は、動作中に選択されたメモリセル３０に格納されたデータが出力５０において反転した形態で正確に反映されることを確実にするレベルに設定されるべきである。これを行うための１つの方法は、トリミング過程中に可変抵抗器１４に対して比較的低い抵抗から始めることである。これは、ｉREFを比較的高めさせ、それはｉREFがｉSRを超え、コンパレータ出力５５が「１」を放出する（それは基準回路３５に格納された「０」を示すであろう）ことを意味するであろうが、定義によれば、基準回路３５は、「１」又は「０」のいずれも含まないため、それは間違った結果である。
【００２３】
可変抵抗器１４は次いで、増加したレベルの抵抗に設定され得、それは、コンパレータ出力５５が「０」になるまでｉREFの減少を引き起こすであろう。任意に、この抵抗レベルが記録され（レジスタにおいて等）、その後、その値を使用して、その特定のトリミング可能な電流基準発生器１０に対する可変抵抗器１４の抵抗が設定される。これは、基準回路３５が「０」と「１」との間の値を格納しているという実態を反映するため、所望の抵抗レベルである。任意に、可変抵抗器１４の抵抗は、ヒューズによって、具体的には、ある特定の組み合わせのヒューズを飛ばして抵抗を所望のレベルに設定することにより（可変抵抗器１４がかかる設計に従う場合の事例において）、恒久的に設定することができる。
【００２４】
これまでの図１〜４の説明は、２つの値（例えば、「０」又は「１」）のうちの１つを格納するものとして、選択されたメモリセル３０を説明してきた。しかしながら、メモリセルは、４つ以上の値（例えば、「００」、「０１」、「１０」、又は「１１」）のうちの１つを格納することができることが理解され得る。かかる事例において、複数の電流基準発生器１０が使用され得る。例えば、４つの値のうちの１つを格納することができるメモリセルが使用され、次いで、各々異なる電流のレベルに設定された、３つの電流基準発生器１０が使用され得る。選択されたメモリセル３０によって引き込まれた電流は次いで、図１〜４に示される設計の３つのインスタンスを使用して、これらの３つの電流基準発生器１０の各々に対して比較されて、３つの異なるコンパレータ出力５０をもたらすことができる。これらの３つの出力５０は、復号されて、選択されたメモリセル３０に格納された値を示し得る。この設計は、選択されたメモリセル３０が格納し得る、可能性のある値の数（例えば、２つのレベル、４つのレベル、８つのレベル等）を収容するように拡大縮小され得ることが、当業者には理解されよう。
【００２５】
故に、これらの実施形態を使用して、トリミング可能な基準発生器の各インスタンスに対して、半導体ダイにわたって自然に生じる変動を捕らえるようにトリミングされ得る、トリミング可能な基準発生器が提供され、その数が１つのメモリデバイスにつき数百万又は数十億に達することが企図される。
【００２６】
本明細書における本発明への言及は、いずれの特許請求の範囲又は特許請求の範囲の用語の範囲も限定するようには意図されないが、代わりに特許請求の範囲のうちの１項以上によって包含され得る１つ以上の特徴に単に言及するものである。上述の材料、過程、及び数値例は、例示的なものにすぎず、特許請求の範囲を限定するものと見なされるべきではない。本明細書で使用される場合、「の上に（over）」及び「の上に（on）」という用語は両方ともに、「の上に直接（directly on）」（中間材料、要素、又は空間がそれらの間に何ら配設されない）、及び「の上に間接的に（indirectly on）」（中間材料、要素、又は空間がそれらの間に配設される）を包括的に含むことに留意するべきである。同様に、「隣接した」という用語は、「直接隣接した」（中間材料、要素、又は空間がそれらの間に何ら配設されない）、及び「間接的に隣接した」（中間材料、要素、又は空間がそれらの間に配設される）を含む。例えば、要素を「基板の上に」形成することは、その要素を基板の上に直接、中間材料／要素をそれらの間に何ら伴わずに、形成すること、並びにその要素を基板の上に間接的に、１つ以上の中間材料／要素をそれらの間に伴って、形成することを含み得る。
【図１】
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【図３】
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【図２】
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【図４】
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