(57)【特許請求の範囲】
【請求項１】
導電性粉末としてＡｇ粉末およびＰｄ粉末と、樹脂と、溶剤とを含む内部電極ペーストであって、
Ｐｄ粉末の平均粒径Ｄ５０が０．３μｍ〜０．７μｍの範囲に含まれ、
Ａｇ粉末の平均粒径Ｄ５０が１．０μｍ以上かつ電極物理厚以下の範囲に含まれ、
導電性粉末においてＡｇの含有量が３０ｗｔ％〜７０ｗｔ％である、内部電極ペースト。
【請求項２】
全体に対して導電性粉末の比率が６０ｗｔ％〜９０ｗｔ％である、請求項１に記載の内部電極ペースト。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、内部電極ペーストに関し、特に、例えばＮＴＣサーミスタ、ＰＴＣサーミスタ、積層セラミックコンデンサ、圧電素子などの積層デバイスの内部電極に用いられる内部電極ペーストに関する。
【背景技術】
【０００２】
積層デバイスのスクリーン印刷用の内部電極ペーストとして、例えば、特開２００６−３０２５２５公報（特許文献１）には、Ａｇ、樹脂、溶剤で構成されるペーストのＡｇ粉表面が１０００℃以上の融点を持つ金属・無機物と合金化しているものが開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−３０２５２５公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＮＴＣサーミスタにおいては抵抗値ばらつきの低減の施策として、スクリーン印刷時の内部電極の印刷精度の向上とカバレッジの向上が求められる。
印刷精度の向上には、無機粉末の含有量を増やしたり、微粒な粉末を用いたりすることによって、内部電極ペーストにチクソ性を付与することが多いが、チクソ性の高い内部電極ペーストを印刷すると、印刷物（塗膜）にはメッシュ痕がつきやすい。メッシュ痕による表面凹凸のある塗膜は、オストワルド成長によりポアが発生しやすく、カバレッジが低下することがある。また、メッシュ交差直下（メッシュ交点直下）の薄層化部位は、特にカバレッジが低下しやすいという問題がある。
低コスト化のために、内部電極ペーストにおいて、ＰｄやＰｔに対してＡｇ粉を混合する場合があるが、その場合、さらにカバレッジが低下しやすくなる。
そこで、Ａｇ粉の表面に特許文献１に開示されているような高融点を持つ金属を被覆したものを用いたり、共沈殿・合金粉を用いたりすることがあるが、加工費が高くなることに加えて、メッシュ交点直下の薄層化部位のカバレッジ向上には効果が薄い。【０００５】
それゆえに、この発明の主たる目的は、内部電極のカバレッジを向上させることができる内部電極ペーストを提供することである。
【課題を解決するための手段】
【０００６】
この発明にかかる内部電極ペーストは、導電性粉末としてＡｇ粉末およびＰｄ粉末と、樹脂と、溶剤とを含む内部電極ペーストであって、Ｐｄ粉末の平均粒径Ｄ５０が０．３μｍ〜０．７μｍの範囲に含まれ、Ａｇ粉末の平均粒径Ｄ５０が１．０μｍ以上かつ電極物理厚以下の範囲に含まれ、導電性粉末においてＡｇの含有量が３０ｗｔ％〜７０ｗｔ％である、内部電極ペーストである。
この発明にかかる内部電極ペーストでは、全体に対して導電性粉末の比率が６０ｗｔ％〜９０ｗｔ％であることが好ましい。【０００７】
従来の内部電極ペーストの構成では、高カバレッジを確保するために、Ａｇ／Ｐｄ粉末としてＡｇ粉末・Ｐｄ粉末の双方とも微粒な粉末を用いることが多い。しかしながら、コストダウンを目的として高無機コンテントペーストを薄く印刷する場合、メッシュ交点直下の部位が薄層化する。さらに、微粒な粉末を用いたことでチクソ性が上がり、レベリング不足で局所的に薄層化し、焼成後カバレッジが低下することがある。
それに対して、この発明にかかる内部電極ペーストの構成では、０．３μｍ〜０．７μｍの微粒なＰｄ粉末に対して１．０μｍ以上のＡｇ粉末を混合して用いることにより、スクリーン印刷時にメッシュ交点直下の薄層化部位に大きなＡｇ粉末が入りづらく、高融点のＰｄ粉末が優先的に入りやすくなる。そのため、薄層化部位に高融点のＰｄが多く存在することにより、高温焼成時にメッシュ交点直下の薄層化部位のカバレッジが確保されやすくなり、全体的な電極カバレッジが向上する効果が得られる。
なお、上述の構成と同等のＡｇ／Ｐｄ含有比を有する合金・共沈殿や、微粒なＡｇ・Ｐｄ粉末を用いた場合、メッシュ交点直下の薄層化部位に同程度のＡｇ・Ｐｄが存在することになる。すると、薄層化部位の融点はその他の部位と同等の融点を有するため、カバレッジの低下は免れられない。ましてやＡｇ粉末よりも粒径の大きいＰｄ粉末を用いた場合、メッシュ交点直下には逆にＡｇ粉末が優先的に配置されることになり、さらにカバレッジは低下する。
以上のように、この発明にかかる内部電極ペーストでは、内部電極のカバレッジが向上する。そのため、この発明にかかる内部電極ペーストを用いた内部電極を有するサーミスタなどの積層デバイスでは、内部電極に関与する抵抗値のばらつきが低減する。
さらに、この発明にかかる内部電極ペーストでは、導電性粉末において、Ａｇの含有量が３０ｗｔ％〜７０ｗｔ％であるので、効果的にコストダウンを図ることができる。
また、この発明にかかる内部電極ペーストでは、全体に対して導電性粉末の比率が６０ｗｔ％〜９０ｗｔ％であると、だれにくくなり、印刷性がよくなる。
【発明の効果】
【０００８】
この発明によれば、内部電極のカバレッジを向上させることができる内部電極ペーストが得られる。【０００９】
この発明の上述の目的、その他の目的、特徴および利点は、図面を参照して行う以下の発明を実施するための形態の説明から一層明らかとなろう。
【図面の簡単な説明】
【００１０】
【図１】この発明が適用されるチップ型サーミスタ素子の一例を示す斜視図である。
【図２】（ａ）は図１に示すチップ型サーミスタ素子の平面断面図であり、（ｂ）は図１に示すチップ型サーミスタ素子の側面断面図である。
【図３】実施例１および比較例１〜３における内部電極ペーストの焼成後の電極の表面の状態を示す図である。
【発明を実施するための形態】
【００１１】
図１は、この発明が適用されるチップ型サーミスタ素子の一例を示す斜視図であり、図２（ａ）は、図１に示すチップ型サーミスタ素子の平面断面図であり、図２（ｂ）は、図１に示すチップ型サーミスタ素子の側面断面図である。
【００１２】
図１に示すチップ型サーミスタ素子１は、直方体状のサーミスタ素体２を用いて構成されている。サーミスタ素体２は、負の抵抗温度特性を有する半導体セラミックスからなる。したがって、チップ型サーミスタ素子１は、ＮＴＣサーミスタとして動作する。
【００１３】
サーミスタ素体２内には、第１の内部電極３ａ〜３ｃ、第２の内部電極４ａ〜４ｃおよび第３の内部電極５ａ，５ｂが形成されている。
第１の内部電極３ａ〜３ｃは、サーミスタ素体２の第１の端面２ａに引き出されている。第２の内部電極４ａ〜４ｃは、サーミスタ素体２の第１の端面２ａと対向している第２の端面２ｂに引き出されている。
【００１４】
第１の内部電極３ａ〜３ｃと、第２の内部電極４ａ〜４ｃとは、それぞれ、所定のギャップａを隔てて互いの先端が対向されている。また、このチップ型サーミスタ素子１では、第１の内部電極３ａ〜３ｃと、対応している第２の内部電極４ａ〜４ｃが、それぞれ同一平面上に位置している。例えば、第１の内部電極３ａと、第２の内部電極４ａは、同一平面上においてギャップａを隔てて対向されている。
【００１５】
また、第１の内部電極３ａ〜３ｃと、第２の内部電極４ａ〜４ｃとの間のギャップａは、長さ方向において交互に異なる位置に配置されている。すなわち、第１の内部電極３ａと第２の内部電極４ａとの間のギャップａと、次に位置する第１の内部電極３ｂと第２の内部電極４ｂとの間のギャップａとは、図２（ａ）および図２（ｂ）に示すように第１の端面２ａと第２の端面２ｂとを結ぶ方向において異なる位置とされている。なお、第１，第２の端面２ａ，２ｂを結ぶ方向を長さ方向とする。
【００１６】
また、図２（ａ）に示すように、第１，第２の内部電極３ａ，４ａと、第１，第２の内部電極３ａ，４ａの下方に位置する第１，第２の内部電極３ｂ，４ｂとは、幅が異ならされている。すなわち、第１の内部電極３ａおよび第２の内部電極４ａの幅が、第１の内部電極３ｂおよび第２の内部電極４ｂの幅よりも相対的に広くされている。また、特に図示はしないが、第１の内部電極３ｃおよび第２の内部電極４ｃの幅は、第１の内部電極３ｂおよび第２の内部電極４ｂの幅よりも広くされている。
【００１７】
このように、厚み方向において交互に第１，第２の内部電極の幅を異ならせることにより、積層ずれに起因する抵抗値のばらつきを抑制することができる。また、ギャップａを、上述のように交互にずらせることにより、低抵抗化を図り得る。
【００１８】
また、第１，第２の端面２ａ，２ｂを覆うように第１，第２の外部電極６，７が形成されている。外部電極６，７は、端面２ａ，２ｂを覆うだけでなく、サーミスタ素体２の上面２ｃ、下面２ｄ、および側面２ｅ，２ｆに至るように形成されている。すなわち、上面２ｃ、下面２ｄおよび側面２ｅ，２ｆに至る電極被り部６ａ，７ａを有する。
【００１９】
このチップ型サーミスタ素子１には、上述の第１，第２の内部電極３ａ〜３ｃ，４ａ〜４ｃに加えて、第３の内部電極５ａ，５ｂが形成されている。
【００２０】
第３の内部電極５ａ，５ｂは、第１，第２の内部電極３ａ〜４ｃが積層されている部分よりも積層方向外側に形成されている。内部電極５ａを例にとると、積層方向最上部の第１，第２の内部電極３ａ，４ａよりも積層方向外側に、すなわち上方に形成されている。第３の内部電極５ａは、第２の端面２ｂに引き出されており、かつ下方に位置する第１，第２の内部電極３ａ，４ａ間のギャップａよりも長さ方向において内側に至るように形成されている。言い換えれば、第３の内部電極５ａが引き出されている第２の端面２ｂから第３の内部電極５ａの長さ方向内側端までの距離Ｘが、端面２ｂから、第３の内部電極５ａが接続されている外部電極７とは反対側の第１の外部電極６に接続されている第１の内部電極３ａの先端までの距離よりも長くされている。
【００２１】
また、第３の内部電極５ａの幅は、第１，第２の内部電極３ａ，４ａの幅よりも広くされている。
したがって、図２（ａ）に示すように、第１，第２の内部電極３ａ，４ａが対向しているギャップａを上方に投影した場合、ギャップａの全領域が第３の内部電極５ａに含まれるように第３の内部電極５ａが配置されている。
【００２２】
第３の内部電極５ｂについても、第１，第２の内部電極３ｃ，４ｃ間のギャップａに対して、上述の第３の内部電極５ａと同様に構成されている。
第３の内部電極５ａ，５ｂが上述のように形成されているので、このチップ型サーミスタ素子１では、電極被り部６ａ，７ａの長さのばらつきの如何にかかわらず、抵抗値のばらつきを抑制することができる。
【００２３】
すなわち、外部電極６，７を導電ペーストの塗布・焼き付け等により形成した場合、電極被り部６ａ，７ａの長さ方向寸法にばらつきが生じやすい。
【００２４】
しかしながら、このチップ型サーミスタ素子１では、最上層の第１，第２の内部電極３ａ，４ａ間のギャップａの上方に第３の内部電極５ａが位置しており、第３の内部電極５ａは、第２の外部電極７に電気的に接続されている。したがって、第１の内部電極３ａの先端と電極被り部７ａとの間に第３の内部電極５ａが位置しており、電極被り部７ａの内側端が第３の内部電極５ａの内側端よりも外側に位置しているので、電極被り部７ａと第１の内部電極３ａとの間の抵抗によるサーミスタ素子１の抵抗値への影響をほぼ無くすことができる。同様に、下方においても、第３の内部電極５ｂの存在により、電極被り部７ａと、第１の内部電極３ｃの内側端との間の抵抗値寄与をほぼ無くすことができる。
【００２５】
したがって、電極被り部６ａ，７ａにばらつきが生じたとしても、該電極被り部の長さのばらつきによる抵抗値のばらつきを効果的に抑制することができる。よって、抵抗値のばらつきの少ないチップ型ＮＴＣサーミスタ素子を提供し得ることがわかる。
【００２６】
さらに、このチップ型サーミスタ素子１では、第１の内部電極３ａ〜３ｃ、第２の内部電極４ａ〜４ｃおよび第３の内部電極５ａ，５ｂに用いられる内部電極ペーストとして、それぞれ、導電性粉末としてＡｇ粉末およびＰｄ粉末と、樹脂と、溶剤とを含む内部電極ペーストであって、Ｐｄ粉末の平均粒径Ｄ５０が０．３μｍ〜０．７μｍの範囲に含まれ、Ａｇ粉末の平均粒径Ｄ５０が１．０μｍ以上かつ電極物理厚以下の範囲に含まれ、導電性粉末においてＡｇの含有量が３０ｗｔ％〜７０ｗｔ％である、この発明にかかる内部電極ペーストが用いられ得る。電極物理厚とは、印刷により塗布される内部電極ペーストの層の厚さである。なお、その内部電極ペーストでは、全体に対して導電性粉末の比率が６０ｗｔ％〜９０ｗｔ％であることが好ましい。
【００２７】
上述の内部電極ペーストの構成では、０．３μｍ〜０．７μｍの微粒なＰｄ粉末に対して１．０μｍ以上のＡｇ粉末を混合して用いることにより、スクリーン印刷時にメッシュ交点直下の薄層化部位に大きなＡｇ粉末が入りづらく、高融点のＰｄ粉末が優先的に入りやすくなる。そのため、薄層化部位に高融点のＰｄが多く存在することにより、高温焼成時にメッシュ交点直下の薄層化部位のカバレッジが確保されやすくなり、全体的な電極カバレッジが向上する効果が得られる。
このように、その内部電極ペーストでは、第１の内部電極３ａ〜３ｃ、第２の内部電極４ａ〜４ｃおよび第３の内部電極５ａ，５ｂのカバレッジが向上する。そのため、その内部電極ペーストを用いた第１の内部電極３ａ〜３ｃ、第２の内部電極４ａ〜４ｃおよび第３の内部電極５ａ，５ｂを有するチップ型サーミスタ素子１では、第１の内部電極３ａ〜３ｃ、第２の内部電極４ａ〜４ｃおよび第３の内部電極５ａ，５ｂに関与する抵抗値のばらつきが低減する。
【００２８】
さらに、その内部電極ペーストでは、導電性粉末において、Ａｇの含有量が３０ｗｔ％〜７０ｗｔ％であるので、効果的にコストダウンを図ることができる。
【００２９】
また、その内部電極ペーストでは、全体に対して導電性粉末の比率が６０ｗｔ％〜９０ｗｔ％であると、だれにくくなり、印刷性がよくなる。
【００３０】
次に、上述のチップ型サーミスタ素子１の製造方法の一例について説明する。
【００３１】
まず、Ｍｎ、ＮｉおよびＣｏなどの複数のセラミックス酸化物からなるサーミスタ材料に、有機バインダ、分散剤、消泡剤および水を所定量加え、セラミックスラリーを得た。上述のセラミックスラリーを用いて、厚み４０μｍのセラミックグリーンシートを作製した。
【００３２】
その後、上述のセラミックグリーンシートを所定の矩形形状に切断し、複数枚の矩形のセラミックグリーンシートを得た。
【００３３】
上述の複数枚のセラミックグリーンシートのうち、所定のセラミックグリーンシート上に、上述した第１，第２の内部電極３ａ，４ａ〜３ｃ，４ｃおよび第３の内部電極５ａ，５ｂがそれぞれ形成されるように内部電極ペーストを印刷し、乾燥した。
【００３４】
内部電極ペーストとしては、例えば、ＡｇとＰｄとを重量比で３：７で含む内部電極ペーストであって、この発明の実施例１〜３および比較例１〜４の各内部電極ペーストを用いた。これらの内部電極ペーストは、表１に示す実施例１〜３および比較例１〜４の組成物を各種調合し、プラネタリーミキサーで攪拌後、ロール分散により得られた。なお、表１において、無機組成とは、内部電極ペースト中の導電性粉末に相当する。
【００３５】
【表１】
0006015860.tif 000002
【００３６】
また、内部電極ペーストの印刷は、版厚１０μｍのスクリーン印刷版を用いて行われ、電極物理厚は、１．５μｍであった。
【００３７】
そして、上述の内部電極ペーストが印刷されたセラミックグリーンシートの上下に無地のセラミックグリーンシートを積層し、厚み方向に加圧した後、焼成し、サーミスタ素体２を得た。
【００３８】
また、上述のようにして得られたサーミスタ素体２の両端面２ａ，２ｂに、Ａｇ−Ｐｄからなる導電ペーストを塗布し、焼き付け、さらに外表面にＮｉメッキ層およびＳｎメッキ層を順次形成し、第１，第２の外部電極６，７を形成した。
【００３９】
上述のようにして、０．６０ｍｍ×０．３２ｍｍの寸法を有し、第１，第２の内部電極からなる電極層が７層積層されており、その上下に第３の内部電極５ａ，５ｂがＸ＝０．２５ｍｍとなるように形成されており、第１，第２の内部電極間のギャップａの長さ方向寸法が１１７μｍ、図１（ｂ）に示した距離Ｚが８５．４μｍ、外部電極６，７の電極被り部６ａ，７ａの長さ方向寸法Ｙが１７５±４８μｍの多数のチップ型サーミスタ素子１を得た。
【００４０】
上述のようにして製造されたチップ型サーミスタ素子１のうち、実施例１〜３および比較例１〜４の各内部電極ペーストを用いたものについて、それぞれ、５０個ずつの完成品の抵抗値を測定し、それらの抵抗値から抵抗値ばらつきを算出した。抵抗値ばらつきの算出方法としては、抵抗値ばらつき（ＣＶ）＝（［標準偏差］／［抵抗値の平均値］）×１００（％）によって算出する方法を用いた。
【００４１】
さらに、実施例１〜３および比較例１〜４の各内部電極ペーストを用いた内部電極のカバレッジを測定した。このカバレッジの測定方法は、シート上に２ｍｍ×１ｍｍの大きさに印刷した内部電極ペーストの印刷物（印刷層）を大気中で１２５０℃で焼成した。焼成後の印刷物の残存電極部位を２値化することにより、各カバレッジを算出した。
【００４２】
そして、表１には、粒径の組合せによるカバレッジおよび抵抗値ばらつき、すなわち、実施例１〜３および比較例１〜４の各内部電極ペーストを用いた場合の内部電極のカバレッジおよび抵抗値ばらつきについても示した。なお、表１において、抵抗値ばらつきについては、比較例１の抵抗値ばらつきに対する抵抗値ばらつきである「抵抗値ばらつき（比較例１比）」を示した。
【００４３】
表１より、この発明の範囲外である比較例１〜４の内部電極ペーストを用いた場合、内部電極のカバレッジが小さく、しかも、抵抗ばらつきが大きいことがわかる。
それに対して、この発明の範囲内である実施例１〜３の内部電極ペーストを用いた場合、内部電極のカバレッジが大きく、しかも、抵抗ばらつきが小さいことがわかる。
【００４４】
また、図３には、実施例１および比較例１〜３における内部電極ペーストの焼成後の電極の表面の状態を示した。
すなわち、図３には、Ａｇ粉末およびＰｄ粉末としてそれぞれ１．５μｍおよび０．７μｍのものを用い、その組合せ（計４個：比較例１〜３および実施例１）の焼成後の電極の表面の状態を示した。
【００４５】
図３より、粗大なＰｄ粉末（１．５μｍ）を用いた場合は、カバレッジが著しく低下したことがわかる（比較例１、２）。一方、微粒なＰｄ粉末（０．７μｍ）を用いた場合は、カバレッジが向上するものの、Ｐｄ粉末およびＡｇ粉末の両者とも微粒な粉末（０．７μｍ）を用いた場合、メッシュ交点直下においてカバレッジが局所的に低下した（比較例３）。
それに対して、Ｐｄ粉末が０．７μｍ、Ａｇ粉末が１．５μｍの各粉末を用いたこの発明の実施例１では、微粒な粉末の組合せ（比較例１）よりも高カバレッジを確保できた。
【００４６】
また、表２には、比較例１〜４および実施例１〜３のカバレッジを示した。
【００４７】
【表２】
0006015860.tif 000003
【００４８】
すなわち、表２には、Ａｇ粉末として０．７μｍ、１．０μｍまたは１．５μｍの平均粒径（Ｄ５０）を持つ粉末と、Ｐｄ粉末として０．３μｍ、０．７μｍまたは１．５μｍの平均粒径（Ｄ５０）を持つ粉末とを、Ａｇ／Ｐｄ＝３／７の重量割合で混合した内部電極ペーストのカバレッジを示した。表２より、Ｐｄ粉末を微粒化するほどカバレッジは向上するが、逆に、Ａｇ粉末は１．０μｍ以上の方がカバレッジが向上している様子が見て取れる。粒径の範囲としては、Ｐｄ粉末が０．３μｍ〜０．７μｍの範囲かつＡｇ粉末が１．０μｍ以上の範囲において、良好なカバレッジが得られた。
【００４９】
以上の結果は、次の理由によって得られたと考えられる。すなわち、上述の内部電極ペーストのような無機コンテストが高い内部電極ペーストを薄層に印刷する場合、メッシュ交点直下は局所的に薄層化されやすい。そこにおいて、粒径の大きなＡｇ粉末を用いることによって薄層化部位にＡｇ粉末よりも微粒なＰｄ粉末が優先的に配位するため、例えば比較例３に対して実施例１のような高カバレッジが得られたと考えられる。
【００５０】
さらに、表３には、Ａｇ／Ｐｄ比率とカバレッジへの影響を示した。
【００５１】
【表３】
0006015860.tif 000004
【００５２】
すなわち、表３には、Ａｇ粉末として１．５μｍの粉末を用い、Ｐｄ粉末として０．７μｍの粉末を用いた場合において、内部電極ペースト中のＡｇ／Ｐｄ比率の異なる実施例１、実施例４および比較例５のカバレッジを評価した結果などを示した。なお、表３においても、無機組成とは、内部電極ペースト中の導電性粉末に相当する。
【００５３】
低コスト化する上においては、Ａｇ／Ｐｄ比率を増加させることが望ましいが、表３において、無機成分（導電性粉末）の構成としてＡｇ粉末の含有量が７０ｗｔ％より大きい場合は、カバレッジが低下する傾向が見られた（比較例５）。これは、低融点のＡｇ粉末が増加するとともに、メッシュ交点直下の薄層化部分に十分に微粒なＰｄ粉末が存在することができないため、カバレッジが低下したと考えられる。
それに対して、この発明により高カバレッジが得られるＡｇ／Ｐｄ比率の組成範囲は、無機成分（導電性粉末）の構成比率として、Ａｇ粉末の含有量が３０ｗｔ％〜７０ｗｔ％であることがわかる。
【００５４】
以上のように、この発明にかかる内部電極ペーストでは、内部電極のカバレッジが向上し、完成品であるチップ型サーミスタ素子の内部電極に関与する抵抗値ばらつきが低減する。
しかも、この発明にかかる内部電極ペーストでは、導電性粉末中のＡｇ粉末の含有量が３０ｗｔ％〜７０ｗｔ％であるので、カバレッジが向上する効果を得つつ、効果的にコストダウンできる。
【００５５】
なお、上述のチップ型サーミスタ素子（ＮＴＣサーミスタ）には、第３の内部電極が形成されているが、この発明にかかる内部電極ペーストは、そのような第３の内部電極が形成されていないＮＴＣサーミスタの内部電極、例えば第１の内部電極および第２の内部電極にも用いられる。
【００５６】
また、この発明にかかる内部電極ペーストは、ＮＴＣサーミスタの内部電極だけでなく、ＰＴＣサーミスタ、積層セラミックコンデンサ、圧電素子などの他の積層デバイスの内部電極にも用いられる。
【産業上の利用可能性】
【００５７】
この発明にかかる内部電極ペーストは、特に、例えばＮＴＣサーミスタ、ＰＴＣサーミスタ、積層セラミックコンデンサ、圧電素子などの積層デバイスの内部電極に好適に用いられる。
【符号の説明】
【００５８】
１  チップ型サーミスタ素子（ＮＴＣサーミスタ）
２  サーミスタ素体
２ａ，２ｂ  第１，第２の端面
３ａ〜３ｃ  第１の内部電極
４ａ〜４ｃ  第２の内部電極
５ａ，５ｂ  第３の内部電極
６，７  第１，第２の外部電極
６ａ，７ａ  電極被り部
【図１】
0006015860.tif 000005
【図２】
0006015860.tif 000006
【図３】
0006015860.tif 000007