(57)【特許請求の範囲】
【請求項１】
基板に下部電極構造を形成する工程と、
酸素または窒素を含まず、窒素又は酸素と反応するための３０原子％〜６０原子％のケイ素及び二つ以上の元素を含む相変化材料を含んでいるスパッタターゲットを使用し、スパッタリングにより、ケイ素またはケイ素系添加剤を有する相変化メモリ材料層を前記下部電極に形成する工程と、
前記メモリ材料層上に上部電極を形成する工程と、
を備えていることを特徴とするメモリセルを形成する方法。
【請求項２】
前記スパッタターゲットと前記基板をチャンバーに装着する工程と、
前記チャンバーに酸素または窒素を加えながら前記チャンバーにスパッタリングを誘発する条件を適用する工程と、
を備えていることを特徴とする請求項１に記載のメモリセルを形成する方法。
【請求項３】
前記スパッタターゲットと前記基板をチャンバーに装着する工程と、
前記チャンバーに酸素を加えながら前記チャンバーにスパッタリングを誘発する条件を適用し、前記チャンバー内の酸素濃度と前記ターゲットのケイ素濃度が前記相変化メモリ材料層の酸化シリコンと成る工程と、
を備え、前記相変化メモリ材料層のケイ素濃度は、４原子％〜６原子％であることを特徴とする請求項１に記載のメモリセルを形成する方法。
【請求項４】
前記スパッタターゲットと前記基板をチャンバーに装着する工程と、
第一時間間隔において前記チャンバーにスパッタリングを誘発する条件を適用し、且つ前記第一時間間隔に続く第二時間間隔において、前記チャンバーに酸素または窒素を加えることを含む工程と、
を備えていることを特徴とする請求項１に記載のメモリセルを形成する方法。
【請求項５】
前記スパッタターゲットと前記基板をチャンバーに装着する工程と、
処理時間間隔において、前記チャンバーにスパッタリングを誘発する条件を適用し、且つ前記処理時間間隔において、ケイ素との反応性のために、選択された反応ガスを前記チャンバーに加えることを含む工程と、を備えていることを特徴とする請求項１に記載のメモリセルを形成する方法。
【請求項６】
前記処理時間間隔において、前記反応ガスの濃度を変える工程
を備えていることを特徴とする請求項５に記載のメモリセルを形成する方法。
【請求項７】
前記スパッタターゲットは、４０原子％〜６０原子％のケイ素を含んでいることを特徴とする請求項１に記載のメモリセルを形成する方法。
【請求項８】
酸素または窒素を含まず、窒素又は酸素と反応するための３０原子％〜６０原子％のケイ素及び二つ以上の元素を含む相変化材料を含んでいるスパッタターゲットを使用し、スパッタリングにより、材料層を形成する工程を備えていることを特徴とするドープされた相変化材料層を形成する方法。
【請求項９】
前記スパッタターゲットをチャンバーに装着する工程と、
前記チャンバーに酸素または窒素を加えながら前記チャンバーにスパッタリングを誘発する条件を適用する工程と、
を備えていることを特徴とする請求項８に記載のドープされた相変化材料層を形成する方法。
【請求項１０】
前記スパッタターゲットをチャンバーに装着する工程と、
第一時間間隔において前記チャンバーにスパッタリングを誘発する条件を適用し、且つ前記第一時間間隔に続く第二時間間隔において、前記チャンバーに酸素または窒素を加えることを含む工程と、
を備えていることを特徴とする請求項８に記載のドープされた相変化材料層を形成する方法。
【請求項１１】
前記スパッタターゲットをチャンバーに装着する工程と、
処理時間間隔において、前記チャンバーにスパッタリングを誘発する条件を適用し、且つ前記処理時間間隔において、ケイ素との反応性のために、選択された反応ガスを前記チャンバーに加えることを含む工程と、を備えていることを特徴とする請求項８に記載のドープされた相変化材料層を形成する方法。
【請求項１２】
前記処理時間間隔において、前記反応ガスの濃度を変える工程
を備えていることを特徴とする請求項８に記載のドープされた相変化材料層を形成する方法。
【請求項１３】
前記スパッタターゲットは、４０原子％〜６０原子％のケイ素を含んでいることを特徴とする請求項８に記載のドープされた相変化材料層を形成する方法。
【請求項１４】
酸素または窒素を含まないスパッタターゲットであって、相変化メモリ材料及び窒素又は酸素と反応するための３０原子％〜６０原子％のケイ素を備えていることを特徴とするスパッタターゲット。
【請求項１５】
前記スパッタターゲットは、４０原子％〜６０原子％のケイ素を含んでいることを特徴とする請求項１４に記載のスパッタターゲット。
【請求項１６】
前記スパッタターゲットは、GexSbyTezを含んでいることを特徴とする請求項１４に記載のスパッタターゲット。
【請求項１７】
前記スパッタターゲットは、GexSbyTezを含み、
前記x、前記y及び前記zのそれぞれは、２、２及び５であることを特徴とする請求項１４に記載のスパッタターゲット。
【請求項１８】
相変化メモリ素子を含む集積回路であって、
前記相変化メモリ素子は、ケイ素又はケイ素系添加剤を有する相変化材料層を含み、
前記相変化材料層は、相変化材料と窒素又は酸素と反応するためのケイ素を含んで酸素または窒素を含まないスパッタターゲットを使用して製造され、
前記ケイ素は、スパッタターゲットにおいて３０原子％〜６０原子％の濃度を有することを特徴とする集積回路。
【請求項１９】
前記スパッタターゲットは、GexSbyTezを含んでいることを特徴とする請求項１８に記載のスパッタターゲット。
【請求項２０】
酸素や窒素とケイ素との反応によって形成された誘電体添加剤により、相変化材料層を形成する方法であって、
前記相変化材料層に特定された濃度よりも５倍以上の濃度のケイ素を有し、二つ以上の元素を含む相変化材料を含むスパッタターゲットを、チャンバーに装着する工程であって、前記スパッタターゲットは、３０原子％〜６０原子％のケイ素を含み、酸素または窒素を含まない前記工程と、
基板を前記チャンバーに装着する工程と、
前記チャンバーにスパッタリングを誘発する条件を適用する工程と、
前記チャンバーに酸素及び窒素のいずれかまたは両方を加えながら前記チャンバーにスパッタリングを誘発する前記条件を適用する工程と、
を備えていることを特徴とする相変化材料層を形成する方法。
【請求項２１】
相変化メモリ材料層を形成するためのスパッタターゲットであって、
前記相変化メモリ材料層は、ケイ素の特定された濃度を有し、
前記ケイ素は、酸素や窒素と反応して誘電体を形成し、
前記スパッタターゲットは、酸素または窒素を含まず、相変化材料と３０原子％〜６０原子％のケイ素を含み、
前記スパッタターゲットが含むケイ素は、前記相変化材料層に前記特定された濃度よりも５倍以上の濃度を有することを特徴とするスパッタターゲット。
【請求項２２】
相変化メモリ素子を含む集積回路であって、
前記相変化メモリ素子は、相変化材料層と誘電体を含み、
前記誘電体は、窒素又は酸素の化合物及び窒素又は酸素と反応するケイ素を含み、
前記ケイ素は、前記相変化材料層に特定された濃度を有し、
前記相変化材料層は、相変化材料と３０原子％〜６０原子％のケイ素を含み、酸素または窒素を含まないスパッタターゲットを使用して製造され、
前記スパッタターゲットが含むケイ素は、前記相変化材料層に前記特定された濃度よりも５倍以上の濃度を有することを特徴とする集積回路。
【請求項２３】
前記スパッタターゲットは、GexSbyTezを含んでいることを特徴とする請求項２２に記載の集積回路。
【請求項２４】
前記相変化材料層及び前記誘電体は、６原子％以上の酸化シリコンを含んでいることを特徴とする請求項２２に記載の集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、カルコゲン化合物（chalcogenide）材料含む相変化材料に基づき、メモリデバイスの製造方法に関し、このようなデバイスに使用し、ドープされたカルコゲン化合物材料を形成するための方法に関する。
【背景技術】
【０００２】
相変化に基づくメモリ材料は、カルコゲナイド系材料及び同類の材料のように、集積回路において、電流を流して実行に適した準位により、非晶相と結晶相との間で変化させることができる。非晶相は、データに示すように読み込む結晶相よりも高い電気抵抗を有すること特徴とする。これらの特性は、読み込み且つランダムアクセスで書き込み可能な不揮発性メモリ回路を形成するための、プログラム可能な抵抗材料を使用することに利益を創出している。
【０００３】
非晶相から結晶相までの変化は、一般的に低電流動作である。結晶から非晶までの変化は、本願明細書でリセットと呼ばれ、一般的により高電流動作である。より高電流操作は、短い、高電流密度のパルスを含むことにより、結晶構造を溶融または分解する。その後、相変化材料が急速に冷却され、相変化過程を急冷し且つ相変化材料の少なくとも一部を非晶相において安定化する。
【０００４】
カルコゲナイドと他の相変化材料は、導電性、転移温度、溶融温度、および他の材料の特性を変更するように添加剤と組み合わせることができる。添加剤と相変化材料と組み合わせることは、時々”不純物をドーピングする”又は”ドーパントを加える”と表される。本願の明細書に関する”添加剤”、”ドーパント”、又は”不純物”という用語は、交換できるように使用される。カルコゲナイドと使用される代表的な添加剤は、窒素、ケイ素、酸素、酸化シリコン、窒化シリコン、銅、銀、金、アルミニウム、酸化アルミニウム、タンタル、酸化タンタル、窒化タンタル、チタン及び酸化チタンが含まれている。例えば、米国特許第６,８００,５０４号（金属ドーピング）、及び米国特許出願公開第２００５/００２９５０２号（窒素ドーピング）を参照されたい。研究は、相変化メモリのドーピング濃度を調整することによって、低いリセット電流で動作するメモリデバイスを提供するように進んでいる。
【０００５】
同時出願中の”一つ又は複数の非定数のドーピングプロファイルを有する相変化メモリ”と題し、２０１０年３月２３日に提出した米国特許出願第１２/７２９,８３７号は、多くの目的のために、カルコゲナイドにおける添加剤の使用を説明し、ここに参照として援用される。誘電体添加剤、特にGST系カルコゲナイドで使用するためのシリコン酸化物及びシリコン窒化物は、広く提案され、製造に十分な収率を上げるための方法で実行するのは困難である。例えば、共スパッタリングは、シリコン酸化物ターゲット及びカルコゲナイドターゲットを使用し、一方では、前記二つのターゲットに適用される電力は、シリコン酸化物ドープされたカルコゲナイドを生成するために調整する。例えば、Ryuらの論文”相変化ランダムアクセスメモリデバイス用のマグネトロンスパッタリング法により作成したGe2Sb2Te5薄膜におけるSiO2の取り込み作用”（Electrochemical and Solid-State Letters, 9（8）G259-G261（2006））、Leeらの論文”Ge2Sb2Te5-SiOx混合層における分離領域の形成”（Appl. Phys. Lett. 89,163503 (2006)）、Czubatyjらの論文”オボニックメモリデバイスの電流低減”（E*PCOS06 (2006)）、”相変化ランダムアクセスメモリの操作を改善するようにSiOxの添加によるGe2Sb2Te5の修飾”（Mater. Res. Soc. Symp. Proc. Vol. 888 (2006)）を参照されたい。以上は共スパッタリングの使用を記載する。Liangらの米国特許出願（２００９年３月２６日に公開された米国特許出願公開第２００９/００７８９２４号）の第２ページの段落［００２４］には、スパッタチャンバー内に酸素ガスを用いて酸素を加える時、単一元素シリコンターゲットとGSTターゲットとの反応性共スパッタリングを用いて、酸化シリコンドープされたカルコゲナイドの形成を説明している。
【０００６】
窒化物の添加剤に関する先行技術、Chenらの米国特許第６,５０１,６４８号”相変化材料および関連するメモリデバイス”の欄５行５４〜６３には、共同スパッタリング、複合スパッタリング、および単一元素ターゲットの反応性スパッタリング技術が記載されている。
【０００７】
しかしながら、粒子は、共スパッタリング工程及び誘電体添加剤のための複合ターゲット工程において製造されるため、ウエハの表面を汚染し、歩留まりを減少させる。
【０００８】
添加剤を使用することにより、歩留まり上の実質的な利点を達成することができるが、信頼性とコスト効果上の方法においては、ドープされたカルコゲナイドの製造に関する問題点が残る。
【０００９】
従って、上述した歩留まり、耐久性、及びデータの保持問題に対処するためのメモリセルを提供することが望ましい。
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明の主な目的は、相変化材料層を形成する方法を提供することにより、従来の技術でのウエハの表面の汚染、歩留まりの減少という問題を克服することである。
【課題を解決するための手段】
【００１１】
既存技術の欠点を克服するために、本発明の主な目的は、相変化材料層を形成する方法を提供することを目指す。ケイ素又は他の半導体、又は、ケイ素系や他の半導体系の添加剤を有する相変化材料層を形成する方法は、ケイ素や他の半導体及び相変化材料を含む複合スパッタターゲットを使用することに基づいて説明され、ケイ素または他の半導体の濃度は、形成される前記層におけるケイ素または他の半導体の特定された濃度よりも５倍以上大きい。GST型の相変化材料のケイ素系添加剤に対し、スパッタターゲットは少なくとも３０原子％、好ましくは４０〜６０原子％(以下、at%とも表記)以上のケイ素を含むことができる。
【００１２】
前記方法は、スパッタターゲットを使用して材料層を形成し、前記ターゲットは、前述のような特性を有している。スパッタターゲットと基板をチャンバーに装着し、スパッタリングを誘発するように条件を応用する。ケイ素系添加剤、例えば酸化シリコンや窒化シリコンを形成するために、スパッタリング工程において、前記チャンバーに酸素または窒素の反応性ガスを加える。酸素や窒素の濃度は、形成される層に所望の特定濃度に基づいて設定されている。
【００１３】
多層の実施形態を形成されることができ、ここで、複数の層の一つは、反応性ガスなしで、複合ターゲットを用いて形成され、複数の層の一つ又はそれ以上の他の層は、反応性ガスと複合ターゲットを用いて形成される。従って、シリコンドープされたGSTとシリコン酸化物ドープされたGSTとの両層は、単一スパッタチャンバーに形成されることができる。半導体及び半導体系の添加剤の他の組み合わせは、単一チャンバーと単一スパッタターゲットを用いて、反応性ガスの流量を制御することによって形成することができる。
【００１４】
メモリデバイスは、本願明細書に記載されるように、形成されたメモリ材料層を用いて形成することができる。
【００１５】
背板（backing plate）とターゲットを含むスパッタターゲットが記述されている。前記ターゲットは、GSTなどの相変化材料及び少なくとも３０原子％のケイ素又は他の半導体を含む。
【００１６】
本願明細書に記載された技術の他の態様及び利点は、以下の図面、発明の詳細説明及び特許請求範囲に見ることができる。
【発明の効果】
【００１７】
以上の説明によると、本発明は、ドープされた相変化材料の組成を改善することにより、従来の技術でのウエハの表面の汚染、歩留まりの減少等の問題を避けるだけでなく、コストを大幅に削減することができる。
【図面の簡単な説明】
【００１８】
【図１】誘電体ドープされたGSTメモリ層を有する相変化メモリセルの概略断面図である。
【図２】本願明細書に記載の複合ターゲットを含むスパッタチャンバーの概略図である。
【図３】コリメータの追加により、本願明細書に記載の複合ターゲットを含むスパッタチャンバーの概略図である。
【図４Ａ】垂直軸上の堆積膜におけるシリコン濃度及び水平軸上の複合ターゲットにおけるシリコン濃度を示すグラフである。
【図４Ｂ】本願明細書に記載の複合ターゲット材料を含むスパッタターゲットの概略図である。
【図５】本願明細書に記載の複合ターゲットを用いる製造工程のための簡略化した１のフローチャートを示す。
【図６】本願明細書に記載の複合ターゲットを用いる製造工程のための簡略化した他のフローチャートを示す。
【図７】本願明細書に記載の複合ターゲットを用いる製造工程のための簡略化した別のフローチャートを示す。
【図８】本願明細書に記載の複合ターゲットを用いる製造工程のための簡略化したさらに別のフローチャートを示す。
【図９】本願明細書に記載の、製造された異なるドーパントプロファイルを持っている二つの領域があるメモリ層を有する相変化メモリセルの簡易断面図である。
【図１０】本願明細書に記載の複合スパッタターゲットを使用して製造されたメモリ材料及び複数のドーパントの濃度プロファイルを示すグラフである。
【図１１】本願明細書に記載の複合スパッタターゲットを使用して製造された相変化メモリ素子を有するメモリセルの別の実施形態の概略図である。
【図１２】本願明細書に記載の複合スパッタターゲットを使用して製造された相変化メモリ素子を有するメモリセルのさらに別の実施形態の概略図である。
【図１３】本願明細書に記載の複合スパッタターゲットを使用して製造された相変化材料を使用する製造工程の概略図である。
【図１４】非定数添加剤濃度プロファイルを有する相変化メモリセルのアレイを含む集積回路メモリデバイスの概要図である。
【発明を実施するための形態】
【００１９】
以下のように、本発明を実施例に基づいて詳述するが、あくまでも例示であって、本発明の範囲はこれらの実施形態に限定されない。本発明の範囲は、特許請求の範囲に記載されており、さらに特許請求の範囲の記載と均等な意味及び範囲内での全ての変更を含んでいる。
【００２０】
本発明の実施形態に係る詳細な説明は、図１〜図１４を参照して提供されている。
【００２１】
図１は、メモリ素子１１６を含むメモリセル１００の断面図を示す。メモリ素子１１６は、相変化材料の本体で構成されており、前記相変化材料は、ケイ素（シリコン）、シリコン酸化物またはシリコン窒化物などの添加剤を有し、電極間の電流経路に沿ってメモリ素子１１６を介する。メモリセルは、活性領域１１０を含む。メモリセル１００は、メモリ素子１１６の底面に接触するために誘電体層１３０を介して伸びる第一電極１２０と、メモリ素子１１６にある第二の電極１４０と、を含む。第一及び第二電極１２０、１４０は、例えば、TiN又はTaNを含むことができる。或いは、第一及び第二電極１２０、１４０のそれぞれは、タングステン（W）、タングステン窒化物（WN）、アルミニウムチタン窒化物（TiAlN）又はタンタルアルミニウム窒化物（TaAlN）、さらなる例については、ドープされたシリコン、ケイ素（Si）、炭素（C）、ゲルマニウム（Ge）、クロム（Cr）、チタン（Ti）、タングステン（W）、モリブデン（Mo）、アルミニウム（Al）、タンタル（Ta）、銅（Cu）、白金（Pt）、イリジウム（Ir）、ランタン（La）、ニッケル（Ni）、窒素（N）、酸素（0）、ルテニウム（Ru）及びそれらの組み合わせからなる群から選択された一つ又はそれ以上の元素である。
【００２２】
図示の実施形態における誘電体層１３０は、窒化シリコン、酸窒化シリコン、シリコン酸化物と他の材料を含んでもよい。
【００２３】
図１に示すように、第一電極１２０の比較的狭い幅１２２（いくつかの実施形態においては直径である）により、第一電極１２０とメモリ素子１１６との間の接触面積が、メモリ素子１１６と上部電極１４０との間の接触面積よりも小さい。従って、電流は、メモリ素子１１６に隣接する第一電極１２０の部分に集中しており、結果が図示するように活性領域１１０は第一電極１２０又はその付近に接触することとなる。メモリ素子１１６は、活性領域１１０外側の不活性領域を含み、前記不活性領域は、動作中に相転移を起こさないという意味で不活性になる。メモリ素子１１６は、基本相変化材料を含む。
【００２４】
この例では、メモリ素子１１６の基本相変化材料としては、Ge2Sb2Te5で構成されている。基本材料は、相変化材料として選択された元素の組み合わせと定義され、その材料特性である濃度プロファイルによって堆積することができる。添加剤が結合されると、基本材料の元素濃度は、互いに相対的に変化しない。
【００２５】
他の基本相変化材料は、Ge（x）Sb（2y）Te（x+3y）を含めて使用することができ、ここで、xとyは整数（0を含む）である。GeSbTe系材料以外の他の基本相変化材料は、GaSbTeシステムを含めて使用することができ、GaSbTeシステムは、Ga（x）Sb（x+2y）Te（3y）のように記述することができ、ここでx、yは整数である。また、基本相変化材料は、In（X）Ag（Y）Sb2Te3システムから選択することができ、ここで、X、Yは１未満の小数である。
【００２６】
さらに、他の実施形態では、シリコン（ケイ素）酸化物とシリコンの複合ドーピングを使用して非定数添加剤濃度のプロファイルを形成することができる。例えば、底部における第一電極１２０とメモリ素子１１６との界面において、酸化シリコン添加剤である相変化材料は、約５原子％ ±２原子％のシリコン濃度及び１０原子％ ±４原子％の酸素濃度を有する。この例では、ケイ素が二酸化ケイ素の一部に計数されることに加え、最大のシリコン添加剤は、約１〜５原子％である。従って、ケイ素と酸素元素に対する連結濃度プロファイル及びGST基本材料は、１０原子％のケイ素、１０原子％の酸素及び８０原子％のGST元素の組み合わせを含めることができる。シリコンの添加剤は、保持時間と耐久性を向上させることが判明したが、設定時間を遅延することができる。活性領域１１０内をシリコン高濃度にすることは、活性領域１１０における保持を改善し、活性領域１１０に遠く離れる領域において、保持に有意に影響を与えない。また、活性領域から離れたドーピングシリコンの縮減は、メモリセルの全体抵抗を低減し、低動作電圧を低減して調整する能力を向上させる。
【００２７】
図２は、物理蒸着システムとして知られているスパッタリングシステムの概略図である。スパッタリングシステムは、本願明細書に記載された複合ターゲットで使用することができる。また、スパッタリングシステムは、スパッタターゲット１５１及び基板１５２を装着するチャンバー１５０を含む。ターゲット１５１及び基板１５２は、スパッタリング工程において、バイアス電圧を印加するために使用される電源とコントローラ１５６に結合されている。印加されるバイアスは、DC、パルスDC、無線周波数、又はその組み合わせであり、特定のスパッタリング工程に適するように、コントローラ１５６によって入れる（オン）、切る（オフ）及び変調する。チャンバー１５０には、真空ポンプ１５５、或いはチャンバーを排気し、排気ガスを除去するための他の手段が装備されている。また、チャンバーは、アルゴン等である不活性ガスの供給源１５３及びかかる例に記載の酸素や窒素等である反応性ガスの供給源１５４で構成されている。スパッタリング工程において動的に形成されている層の組成に影響を与えるために、システムが供給源１５３、１５４からのガスの流量を制御する能力を持っている。スパッタターゲット１５１は、相変化材料及びシリコン複合物を含み、基板１５２に層を形成するように使用される材料供給源として機能する。本願明細書には、記述された発見的目的のために、十分な概略図であることが理解される。スパッタチャンバーは、半導体製造工場での標準装備であり、さまざまな商業源から利用可能である。
【００２８】
図３は、別のスパッタリングシステムの概略図である。前記スパッタリングシステムは、本願明細書に記載されるようにも複合ターゲットで使用できる。図３は、コリメータ１５７がターゲット１５１と基板１５２との間に配置されるという点で、図２とは異なる。高アスペクト比（aspect ratio）の特徴を含む基板をスパッタリングする時に、コリメータ１５７を使用して高アスペクト比の特徴の適用範囲均一性を向上させる。いくつかのスパッタリング装置は、必要に応じて、スパッタリングチャンバーの内外にコリメータを移動する機能を持っている。
【００２９】
図４Ａ及び図４Ｂは、相変化材料とシリコン複合物を含むスパッタターゲットを記述する。図４Ａは、スパッタターゲットのシリコン含有量のグラフである。スパッタターゲットは、堆積膜にあるGSTとシリコンの複合体である。図に見られるように、相変化膜において４〜１０原子％のシリコン含有量を達成するために、複合ターゲットは４０〜６０原子％のシリコンを有している。形成されている層が２原子％のシリコン濃度を達成するために、スパッタターゲットにおけるシリコン濃度は、約５倍よりも高くなる必要がある。この比率は、形成されている層において、約３〜５％の特定シリコン濃度に対し、１０倍までに増加する。ターゲットにおけるシリコン濃度が約６０％を超えると、材料の相変化が誘発するのは困難になる。
【００３０】
シリコンとGSTを用いた相変化層の効果的な処方について、シリコン濃度が約５％であることが望ましい。従って、スパッタターゲットは、好ましくは、３０〜６０原子％のシリコンによって形成され、スパッタ層に約４〜８原子％のシリコンが生成する。より大きなチャンバー内で、より大きなターゲット、例えば１３インチの５０原子％のターゲットを使用して、相変化膜に４〜８原子％のシリコンが生成することが見出された。従って、テストチャンバー内のより大きなターゲットに於けるシリコンの３０原子％のケイ素ターゲットより低い濃度は、所望のシリコン濃度を堆積膜に生成するために利用することができる。
【００３１】
図４Ｂは、本発明に係るスパッタターゲットの概略図である。スパッタターゲットは、本質的に相変化材料とシリコン複合物からなるスパッタプレート１７０と、スパッタシステムに装着されるために配置されている背板１７１と、を含んでいる。図４Bに示すようなターゲットを製造するために、例えば、多量の粉体を提供することにより、プレート１７０を製造でき、前記多量の粉体は、所望の割合で相変化材料とシリコン添加剤を一括して含む粒子を含む。その後、前記多量の粉体は、一つ又はそれ以上の機械的合金化、粉砕、或いはブレンドの工程により、処理された量を生成する。その後、処理された量は合併し、例えば焼結または他の工程により、圧縮且つ合併して、所望の組成を有するスパッタプレートを製造する。
【００３２】
図５〜８は、上記のような複合ターゲットを用いてシリコン系添加剤を有する相変化層の形成のための代表的な製造フローチャートを示す。図５は、シリコン添加剤を有する相変化材料層を形成するための工程のフローチャートを示す。前記層は４〜８原子％のシリコンを有している。集積回路の製造中に、ウェハは、メモリ材料層を必要とする程度に処理される。ウェハは、シリコン/相変化材料の複合ターゲットを有するスパッタチャンバーに装着されている（２０１）。次に、前記チャンバーは排気される（２０２）。スパッタリングに適した雰囲気を確立するために、アルゴンなどの不活性ガスは、チャンバーに流れ込ませる（２０３）。
【００３３】
バイアス、例えばDCバイアスは、基板とターゲットを越えて印加し、スパッタリング工程を誘発するようにスパッタチャンバーに必要な電界を確立する（２０４）。必要に応じて、ウェハをスパッタリング雰囲気に露出する前に、ターゲットを準備するために、プレスパッタリング（pre-sputtering）間隔を実行することができる。露出されたウェハに対して、基板に（２０５）メモリ材料の所望の厚さを得るのに十分な時間間隔でスパッタリング条件を保持する。バイアスをオフにし、チャンバーを洗い流す（２０６）。最後に、ウエハを取り除く（２０７）。３０〜６０原子％のシリコンを有する複合ターゲットを用い、GSTのような相変化材料を含めてバランスがとれることにより、結果として生じる層は、例えば、４〜８％のシリコンの有効濃度を有することになる。
【００３４】
図６は、酸化シリコン添加剤を有する相変化材料層を形成するための工程フローチャートを示す。前記相変化材料層は、４〜８原子％のシリコン濃度及び所望の酸素濃度を有する。集積回路の製造中に、ウェハは、メモリ材料層を必要とする程度に処理される。ウェハは、シリコン/相変化材料の複合ターゲットを有するスパッタチャンバーに装着されている（２１１）。次に、前記チャンバーは排気される（２１２）。スパッタリングに適した雰囲気を確立するために、アルゴンなどの不活性ガスは、チャンバーに流れ込ませる（２１３）。その後、不活性ガスと反応性ガスの組み合わせは、チャンバーに流れ込ませる。この例では、反応性ガスは、酸素であり、選択された流量を有することで、相変化材料こおけるシリコン酸化物の所望処方を達成する（２１４）。バイアス、例えばDCバイアスは、基板とターゲットに渡って印加し、スパッタリング工程を誘発するようにスパッタチャンバーに必要な電界を確立する（２１５）。必要に応じてウェハをスパッタリング雰囲気に露出する前に、ターゲットを準備するために、プレスパッタリング間隔を実行することができる。露出されたウェハに対して、基板にメモリ材料の所望厚さを得るのに十分な時間間隔で（２１６）スパッタリング条件を保持する。バイアスをオフにし、チャンバーを洗い流す（２１７）。最後に、ウエハを取り除く（２１８）。４０〜６０原子％のシリコンを有する複合ターゲットを用い、GSTのような相変化材料を含めてバランスがとれることにより、１〜６SCCMのような所望流量でチャンバーに酸素などの反応性ガスを加えて、結果として生じる層は、効果的な酸化シリコン濃度を有し、例えば、４〜８原子％のシリコン及び４〜２４原子％の酸素を有することになる。
【００３５】
図７は、シリコン添加剤を有する第一層及び酸化シリコン添加剤を有する第二層の双層を含む相変化材料を形成するための工程のフローチャートを示す。集積回路の製造中に、ウェハは、メモリ材料層を必要とする程度に処理される。ウェハは、シリコン/相変化材料の複合ターゲットを有するスパッタチャンバーに装着されている（２２１）。次に、前記チャンバーは排気される（２２２）。スパッタリングに適した雰囲気を確立するために、アルゴンなどの不活性ガスは、チャンバーに流れ込ませる（２２３）。バイアス、例えばDCバイアスは、基板とターゲットを越えて印加し、スパッタリング工程を誘発するようにスパッタチャンバーに必要な電界を確立する（２２４）。ウェハをスパッタリング雰囲気に露出する前に、ターゲットを準備するために、プレスパッタリング間隔を実行することができる。露出されたウェハに対して、基板にメモリ材料の所望厚さを得るのに十分な時間間隔でスパッタリング条件を保持する（２２５）。一つの代表例として、シリコンドープされたGSTは、この工程において約１〜１０nmの厚さを有するように形成される。その後、スパッタチャンバー内のガス組成が変更され、適切な手順でスパッタリングのための環境を洗い流し、且つ再構成して、不活性ガスと反応性ガスとの組み合わせになる。この例では、反応性ガスは、酸素であり、選択された流量を有することで、相変化材料におけるシリコン酸化物の所望処方を達成する（２２６）。バイアス、例えばDCバイアスは、基板とターゲットに渡って印加し、反応性ガスのないスパッタリング中に、同じく又は相対的に変更されて保持することができ、スパッタリング工程を誘発するように必要な電界をスパッタチャンバー内に確立する。スパッタリング条件を保持し、十分な時間間隔で基板にメモリ材料の所望厚さを得る（２２７）。一つの代表例として、酸化シリコンドープされたGSTは、この工程において約９０〜１００nmの厚さを有するように形成される。バイアスをオフにし、チャンバーを洗い流す（２２８）。最後に、ウエハを取り除く（２２９）。
【００３６】
図８は、シリコン添加剤を有する第一層、酸化シリコン添加剤を有する第二層及び酸化シリコン添加剤を有する第三層の多層を含む相変化材料を形成するための工程のフローチャートを示す。集積回路の製造中に、ウェハは、メモリ材料層を必要とする程度に処理される。ウェハは、シリコン/相変化材料の複合ターゲットを有するスパッタチャンバーに装着されている（２３１）。次に、前記チャンバーは排気される（２３２）。アルゴンなどの不活性ガスは、チャンバーに流入し、スパッタリングに適した雰囲気を確立する（２３３）。バイアス、例えばDCバイアスは、基板とターゲットに渡って印加し、スパッタリング工程を誘発するように必要な電界をスパッタチャンバー内に確立する（２３４）。ウェハをスパッタリング雰囲気に露出する前に、ターゲットを準備するために、プレ(予備)スパッタリング間隔を実行することができる。露出されたウェハに対して、基板に第一メモリ材料層の所望厚さを得るのに十分な時間間隔でスパッタリング条件を保持する（２３５）。その後、バイアスをオフにする時、スパッタチャンバー内のガス組成を変更して、不活性ガスと反応性ガスとの組み合わせになる。この例では、反応性ガスは、酸素であり、選択された流量を有することで、相変化材料におけるシリコン酸化物の所望処方を達成する（２３６）。バイアス、例えばDCバイアスは、基板とターゲットに渡って印加し、反応性ガスのないスパッタリング中に、同じく又は相対的に変更されて保持することができ、スパッタリング工程を誘発するに必要な電界をスパッタチャンバー内に確立する。基板にメモリ材料の所望厚さを得るのに十分な時間間隔でスパッタリング条件を保持する（２３７）。その後、バイアスをオフにする時、スパッタチャンバー内のガス組成を変更して、不活性ガスと第二反応性ガスとの組み合わせになる。この例では、反応性ガスは、窒素であり、選択された流量を有することで、相変化材料におけるシリコン窒化物の所望処方を達成する（２３８）。バイアス、例えばDCバイアスは、基板とターゲットに渡って印加し、反応性ガスのない又は第一反応性ガスを有するスパッタリング中に、同じく又は相対的に変更されて保持することができ、スパッタリング工程を誘発するのに必要な電界をスパッタチャンバー内に確立する。基板に酸化シリコン添加剤を有するメモリ材料の所望厚さを得るのに十分な時間間隔でスパッタリング条件を保持する（２３９）。図８に示されていないが、バイアスをオフにし、チャンバーを洗い流し、ウエハを取り除く。
【００３７】
図５〜８に示す工程フローチャートは、さまざまな工程の組み合わせを代表を図示する。前記工程は、複合ターゲットを使用することに適用でき、単一複合スパッタターゲット及び単一スパッタチャンバーを用いて多層メモリ要素の処方を形成する。
【００３８】
例えば、図９に示すようなメモリセルは、複合シリコン/相変化ターゲットを有する一つのチャンバースパッタリング工程を用いて製造されている。図９にあるメモリセル３００は、下にあるアクセス構造から誘電体層３３０を介して延びる下部電極320を有している。双層３１２のメモリ材料は、第一相変化材料層３１２A及び第二相変化材料層３１２Bからなり、第一相変化材料層３１２Aは、シリコン添加剤を有する相変化材料を有し、第二相変化材料層３１２Bは、例えばシリコン酸化物と相変化材料との組み合わせを含む。上部電極３４０は双層３１２の上面に形成される。活性領域３１０のメモリセルは、双層３１２の第一層３１２Aに主に発生し、下部電極３２０の幅３２２によって部分的に決定されるサイズを有する。双層メモリ素子は、上述した図７の方法に従って作ることができる。
【００３９】
図１０は、横軸上に堆積した層の深さに対し、縦軸に基本相変化物質の濃度のグラフである。図１０は、図８のような工程を使用して、実施され得るより複雑なドーピングプロファイルを示す。図１０のように、基本相変化物質の相対濃度は、メモリ層の厚さにわたって本質的に一定である。ドープされた相対濃度は、第一工程で下部電極に隣接する酸化シリコンドープされた層を形成し、窒化シリコンドープされた層が続き、上部電極に別の酸化シリコンドープされた層を更に続けることを説明した。この多層構造は、成膜工程中に反応性ガスを変更して、酸化シリコン膜と窒化シリコンドープされた層との間で変更すると、単一の複合シリコン/相変化スパッタターゲットを利用して実行できる。下部電極とメモリ素子との界面での相変化材料の酸化シリコン添加剤は、約５原子％±２原子％のケイ素濃度及び約１０原子％±４原子％の酸素濃度を有することができる。この例では、最大の窒化シリコン添加剤は、５原子％±２原子％のシリコン及び８.３原子％±３.３原子％の窒化物を有することができる。窒化シリコンドープされたGST（SiN-doped GST）は、酸化シリコンGST（SiO-GST）よりも優れた保持時間を提供するが、デバイスがSiO-GSTよりも早く失敗したことが判明した。図１０の実施形態では、より優れた耐久性及び保持のために、全体の活性領域は常に窒化シリコンでドープされている場合、酸化シリコンで第一及び第二電極に隣接する界面領域をドープすること及び酸化シリコンからの有意な貢献がなく、窒化シリコンでドープする活性領域により、提案されている。また、この例では、上部電極における窒化シリコンをドープ領域及び界面領域の間のバルク領域は、二酸化シリコンによりドープされている。
【００４０】
図１１は、メモリ素子４１６を含むメモリセル４００の断面図を示す。メモリ素子４１６は、メモリ素子４１６を通過する電極間の電流経路において、ケイ素系添加剤を有する相変化材料の本体で構成されるている。図１１に示すようなメモリセルの製造工程では、図３に示すように、スパッタチャンバーにおいてコリメータを使用することに加えて、図５〜８の何れかのような工程フローと共に含めることができる。
【００４１】
メモリセル４００のそれぞれは、上表面及び下表面４２２、４２４に第一及び第二電極４２０、４４０に接触する柱状メモリ素子４１６を含んでいる。メモリ素子４１６は、第一及び第二電極４２０、４４０と実質的に同じ幅４１７を有して、誘電体（図示せず）に囲まれた多層柱を定義する。本願明細書において、"実質的に"は、製造公差に適応させるように意図されている。動作では、電流を第一電極４２０と第二電極４４０との間に通電し且つメモリ素子４１６を介して、活性領域４１０は、メモリ素子の残りの部分（例えば、不活性領域４１３）よりも迅速に加熱される。
【００４２】
図１２は、メモリ素子５１６を含むメモリセル５００の断面図を示す。メモリ素子５１６は、ケイ素系添加剤を有する相変化材料の本体で構成されている。図１１に示すようなメモリセルの製造工程では、図３に示すように、スパッタチャンバーにおいてコリメータを使用することに加えて、図５〜８の何れかのような工程フローと共に含めることができる。
【００４３】
メモリセル５００は、誘電体（図示せず）により囲まれた気孔型メモリ素子５１６を含み、それぞれの上表面及び下表面において第一及び第二電極５２０、５４０に接触する。メモリ素子は、第一及び第二電極の幅よりも小さい幅を有する。動作では、電流を第一電極と第二電極との間に通電し且つメモリ素子を介して、活性領域５１０は、メモリ素子の残りの部分よりも迅速に加熱される。
【００４４】
本願明細書に記載されるように、メモリ材料は、さまざまなメモリセル構造に使用することができ、ここに記載されたメモリセル構造に限定されていない。
【００４５】
図１３は、図１のような構造を有し、本願明細書に記載された非定数添加剤濃度プロファイルを有するメモリセルを製造する製造工程を示す。メモリセルの要素に適用される参照符号は、図１で使用したものに対応している。
【００４６】
工程６００において、幅または直径１２２を有する第一電極１２０は、誘電体層１３０を介して延びて形成される。図示の実施形態では、第一電極１２０は、TiNを含み、誘電体層１３０は、SiNを含む。いくつかの実施形態では、第一電極１２０は、サブリソグラフィーの幅または直径１２２を有する。
【００４７】
第一電極１２０は、誘電体層１３０を介して、下にあるアクセス回路（図示せず）に延びている。下にあるアクセス回路は、当該分野で既知の標準工程によって形成され、アクセス回路要素の配置は、ここに記載されるように、メモリセルによって実施されるアレイ配置に従う。一般的に、アクセス回路は、例えば半導体基板内にあるトランジスタ、ダイオード、ワード線、ソース線、導電性プラグ、およびドープされた領域などのアクセスデバイスを含む。
【００４８】
第一電極１２０と誘電体層１３０は、例えば、２００７年６月１８日に提出した米国特許出願１１/７６４,６７８（米国特許公開２００８/０１９１１８７）”柱状下部電極を有する相変化メモリ装置を製造するための方法”に開示された方法、材料、および工程を使用して形成することができ、参照により本願明細書に組み込まれ得る。例えば、電極材料層は、アクセス回路の上表面に形成することができ（図示せず）、第一電極１２０の位置を覆うフォトレジストマスクを形成するように、標準的なフォトリソグラフィ技術を用いて、電極層にフォトレジスト層をパターン形成する。次に、第一電極１２０の位置を覆ってサブリソグラフィーの寸法を有するマスク構造を形成するために、例えば酸素プラズマを使用して、フォトレジストマスクをトリミングする。その後、トリミングされたフォトレジストマスクを用い、電極材料層をエッチングして、サブリソグラフィーの直径１２２を有する第一電極１２０を形成する。次に、誘電体層１３０を形成するために、誘電体材料を形成して平坦化にする。
【００４９】
別の例として、第一電極１２０及び誘電体１３０は、例えば、２００７年９月１４日に提出した米国特許出願１１/８５５,９７９（米国特許公開２００９/００７２２１５）”ビア配列（Via Array）において自己整列、自己収歛型の下部電極を有する相変化メモリセル及びその製造方法”に開示された方法、材料、および工程を使用して形成することができ、参照により本願明細書に組み込まれている。例えば、誘電体層１３０は、アクセス回路の上表面に形成することができ、分離層と犠牲層を形成する。次に、マスクを形成するのに用いられる工程の最小特徴サイズに近いか等しい開口部を有するマスクが犠牲層状に形成され、開口部は第一電極１２０の位置を覆う。更に、マスクを用い、前記分離層と前記犠牲層を選択的にエッチングしてビアを形成し、誘電体層１３０の上表面を露出する。マスクを除去した後、無損傷の前記犠牲層と誘電体層１３０を残す間に前記分離層をエッチングするように、前記ビアに選択的なアンダーカットエッチングを行う。前記ビアに充填材料が形成され、選択的なアンダーカットエッチング工程のために、それが前記ビア内に形成される前記充填材料の中の自己整列空隙となる。又、前記空隙を開けるために、前記充填材料において異方性エッチング工程を行い、誘電体層１３０が前記空隙よりも低い領域に露出されるまでエッチングを続けて、前記充填材料を含む側壁スペーサを前記ビアに形成する。前記側壁スペーサは、前記空隙の大きさによって実質的に決定される開口寸法を有しているため、リソグラフィ工程の最小特徴サイズよりも小さくなる可能性がある。次に、側壁スペーサをエッチングマスクとして用い、誘電体層１３０をエッチングすることによって、最小特徴サイズよりも小さい直径を有する開口部を誘電体層１３０に形成する。更に、電極層は、誘電体層１３０の開口部内に形成される。その後、前記分離層と前記犠牲層を取り除き、第一電極１２０を形成するために、例えば化学機械研磨（CMP）の平坦化工程が実行される。工程６１０において、４０〜６０原子％のシリコンを有する複合ターゲットを用いて上述のようなスパッタリングを行うことによって、相変化素子が形成され、前記相変化素子は、例えばGe2Sb2Te5などの基本相変化材料を含み、一つ又はそれ以上のシリコン、酸化シリコン又は窒化シリコンの添加剤を有する。
【００５０】
次に、工程６２０において第二電極が形成され、工程６３０において、チップの半導体工程を完了して、図１に示す構造を得るために、バックエンドオブライン（back-end-of-line、BEOL、ラインの後端部）処理を行う。BEOL工程は、当該分野で公知の標準的な工程で、メモリセルが実装されるチップの配置により行う。一般的に、BEOL工程によって形成される構造は、チップにおける相互接続のために、接点、層間絶縁膜及び種々の金属層を含んでいてもよく、前記チップは、周辺回路にメモリセルを結合するための回路を含む。これらのBEOL工程は、高温度での誘電材料の堆積を含めることができ、例えば４００℃でのSiN堆積或いは５００℃又はそれ以上の温度での高密度プラズマ（HDP）酸化物堆積がある。これらの工程により、図１４に示すように、制御回路とバイアス回路が、デバイス上に形成される。
【００５１】
図１４は、メモリアレイ７１２を含む集積回路７１０の概略ブロック図である。メモリアレイ７１２は、本願明細書に記載される非定数添加剤濃度プロファイルを有するメモリセルを用いて実施された。ワード線デコーダ７１４は、読み込み、設定及びリセットモードを有しており、メモリアレイ７１２内の行に沿って配置された複数のワード線７１６と結合され且つ電気的に接続される。ビット線（列）デコーダ７１８は、相変化メモリセル（図示せず）をメモリアレイ７１２において読み込む、設定し、且つリセットするためのものである。ビット線（列）デコーダ７１８は、アレイ７１２内の列に沿って配置された複数のビット線７２０と電気的に接続されている。アドレスはバス７２２で、ワード線デコーダとドライバ７１４及びビット線デコーダ７１８に供給される。ブロック７２４におけるセンス回路（センスアンプ）とデータ入力構造は、読み込み、設定及びリセットモードに使用する電圧及び/また電流源を含み、データバス７２６を介してビット線デコーダ７１８に連結されている。データは、集積回路７１０の入力/出力ポートから、或いは、集積回路７１０の内部または外部に他のデータソースから、データ入力線７２８を介して、ブロック７２４のデータ入力構造に供給される。他の回路７３０は、集積回路７１０に含まれ、例えば汎用プロセッサや特殊用途の応用回路構成、又はアレイ７１２によってサポートされるシステムオンチップ（system-on-a-chip）機能を提供するモジュールの組み合わせである。データは、ブロック７２４におけるセンスアンプから、或いは、集積回路７１０の内部または外部に他のデータソースから、データ出力線７３２を介して、集積回路７１０の入力/出力ポートに供給される。
【００５２】
この例で実行されるコントローラ７３４は、バイアス配置状態マシンを使用して、バイアス回路の電圧及び電流源７３６の応用を制御し、バイアス配置の応用は、ワード線とビット線に対して電圧及び/または電流を読み込み、プログラム又は消去、その検証を消去やプログラムすることを含む。さらに、融解/冷却サイクルのためのバイアス配置を実行できる。コントローラ７３４は、当該分野で公知の特殊用途のロジック回路を使用して実行することができる。別の実施形態では、コントローラ７３４は、汎用プロセッサを備え、前記デバイスの動作を制御するコンピュータプログラムを実行するために、同じ集積回路上で実行され得る。さらに他の実施形態では、特殊用途のロジック回路と汎用プロセッサの組み合わせは、コントローラ７３４の実行に利用することができる。
【００５３】
本願に記載の実施形態で使用される材料は、一つ又は複数の添加剤を有するGST（Ge2Sb2Te5）基本相変化材料を含む。本願明細書に記載されたもの以外の添加剤及び他のカルコゲナイドも使用することができる。カルコゲンは、酸素（O）、硫黄（S）、セレン（Se）、テルル（Te）のいずれかを含み、周期表VIA族の一部を形成する四つの元素である。カルコゲナイドは、より多くの陽性元素やラジカルを有するカルコゲンの化合物を含む。カルコゲナイド合金は、例えば遷移金属のような他の材料を有するカルコゲナイドの組合せを含む。カルコゲナイド合金は、通常、周期表のIVA族から一つ又は複数の元素を含み、例えばゲルマニウム（Ge）と錫（Sn）などの元素である。多くの場合には、カルコゲナイド合金は、アンチモン（SB）、ガリウム（Ga）、インジウム（In）、及び銀（Ag）から一つ又は複数の元素の組み合わせが含まれる。多くの相変化型メモリ材料は、技術文献に記載されているように、Ga/Sb、In/Sb、In/Se、Sb/Te、Ge/Te、Ge/Sb/Te、In/Sb/Te、Ga/Se/Te、Sn/Sb/Te、In/Sb/Ge、Ag/In/Sb/Te、Ge/Sn/Sb/Te、Ge/Sb/Se/Te及びTe/Ge/Sb/Sの合金を含む。ゲルマニウム/アンチモン/テルルの合金のグループでは、広い範囲の合金組成を実行できる。前記組成は、TeaGebSb100-(a+b)のような特徴づけることができる。研究者は、最も有用な合金を記載した。前記有用な合金は、堆積材料におけるTeの平均濃度は、７０％以下、通常約６０％を有し、又、一般的に２３％〜５８％のTeを有し、最も好ましくは約４８％〜５８％のTeを有する。堆積材料におけるGeの濃度は、約5％を上回って、８％の低い値と３０％の平均値の間にあり、一般的に５０％以下であり、最も好ましくは、Geの濃度は、約８％から約４０％の範囲にある。この組成物における主要構成元素には、残り部分がSbである。これらの割合は、構成元素の合計で１００％とする原子濃度（atomic percentage）である（Ovshinskyの特許５,６８７,１１２、１０−１１欄）。別の研究者により評価された特定合金は、Ge2Sb2Te5、GeSb2Te4及びGeSb4Te7を含む（Noboru Yamada、"高データ速度記録のためのGe-Sb-Te系相変化光ディスクの潜在能力、"SPIE v.3109、ページ２８〜３７（１９９７））。より一般的に、遷移金属は、例えばクロム（Cr）、鉄（Fe）、ニッケル（Ni）、ニオブ（Nb）、パラジウム（Pd）、白金（Pt）及びそれらの混合物又は合金等が、Ge/Sb/Teと組み合わせることができ、プログラム可能な抵抗性の特性を有する相変化合金を形成する。前記Ovshinskyの'１１２特許の１１〜１３欄には、役に立つかもしれないメモリ材料の具体例が記載され、参照により本願明細書中に組み込まれる。
【００５４】
前述したように、酸化シリコンドープされたGST膜に適用されている技術は、同じチャンバーでGSTターゲットと酸化シリコンターゲットを用いて共スパッタリングに関係する。この工程はメモリデバイスを製造するために適用されている。しかしながら、この製造工程の歩留まりは、シリコン酸化物の粒子が膜上に堆積されているということによって制限される。これらの粒子は、前記粒子が存在するメモリセルを破壊し、且つ製造工程の歩留まりを減少させる。本願明細書で説明シリコン/相変化複合ターゲットの使用及びスパッタリング時に酸素を反応性ガスとして使用することは、シリコン酸化物を有する相変化材料層を形成することを示し、共スパッタリングで生成される相変化材料層と同じ特徴を有している。しかし、ここに記載された工程は、粒子汚染物質の形成に至らず、歩留まりを大幅に向上させる。
【００５５】
一つのテストでは、５０％のシリコン及びGe2Sb2Te5相変化材料を有する複合ターゲットを使用して、酸化シリコンドープされたGe2Sb2Te5層を形成する。形成されたサンプルは、材料の相対濃度を測定するために分析された。下表には、第一サンプル"組成物ａ"は、約40 sccm(標準ｃｃ／min)のアルゴン流量及び約2 sccmの酸素流量を用いて形成された。下表には、第二サンプル"組成物ｂ"は、約40 sccmのアルゴン流量及び約4 sccmの酸素流量を用いて形成された。"二元"を標識したサンプルは、酸化シリコンターゲットとGSTターゲットを有する共スパッタリングを用いて作る。表に見られるように、第一サンプル"組成物ａ"では、複合ターゲットを使用して、４．７原子％のシリコン濃度と１０原子％酸化物濃度を有している１０２.０nm程度の層を生成し、結果としては、GST相変化層において約１５原子％の二酸化ケイ素添加剤を示す。第二サンプル"組成物ｂ"では、複合ターゲットを使用して、４．４原子％のシリコン濃度と１４原子％酸化物濃度を有している１０２.０nm程度の層を生成し、結果としては、GST相変化層においてリッチ酸化物を有し、約１９原子％の二酸化ケイ素添加剤を示す。増加された酸素流量は、得られる層において低いシリコン濃度を示す。４０〜６０原子％の範囲のシリコン濃度及び１〜６ sccmの範囲の酸素流量を有する複合ターゲットを用いて、シリコンと酸素の効果的な濃度を形成することができる。DC電源は、スパッタリング工程のために利用された。並べて見ると、二酸化ケイ素とGSTターゲットの間に、１２.５％の出力分配で共スパッタリングを使用して、約５.９％のシリコン濃度と約２２.７％の酸素濃度を有する約４５.８nmの層を生成する。
【００５６】
0005845083.tif 000002
【００５７】
薄膜における濃度は、ラザフォード後方散乱分光法（Rutherford backscattering spectrometry）を用いて、±０.５原子％の誤差により測定される。複合スパッタターゲットを使用して製造される材料層の試験は、共スパッタリングを使用して製造されるものと同じように動作する。抵抗対温度曲線の点では、結晶化温度と溶融温度が同じままでいることを示唆している。しかしながら、層が二酸化ケイ素の粒子なしで複合ターゲットを用いて形成され、実質的により大きい歩留まりで製造できる。
【００５８】
追加試験では、窒素を反応性ガスとして用いて実行する。これらのサンプルでは、窒化シリコン添加剤がGST膜に形成された。共スパッタリング工程の使用及び複合スパッタターゲットの使用の間の比較結果は、本願明細書の下表に記載された。下表には、共スパッタリングを使用する"二元"サンプル及び複合ターゲットを使用する"組成物"サンプルの特徴を示している。"組成物"サンプルでは、窒素流量は、約４.５sccm(標準cc/min)であり、アルゴン流量は、約８０sccmである。DC電源は、スパッタリング工程のために利用された。
【００５９】
0005845083.tif 000003
【００６０】
これらの結果では、酸素OとアルゴンArの測定値は、薄膜の組成に関連すると認められていない。前記測定値は、おそらく処理中に、サンプルの他の構造やサンプルの酸化によって生じたものであろう。
【００６１】
サンプルの試験では、薄膜の性能が同等であること示すが、複合ターゲットを使用して減少する歩留まりが大幅に改善される。また、窒化シリコン添加剤のGST材料の動作速度は、共スパッタリングによって生成されるサンプルよりも高速な切替速度を示している。また、GST層における窒化シリコン添加剤は、約一千万回又はそれ以上の耐久性がある実験的なメモリ層を生ずる。
【００６２】
相変化メモリのために、二酸化シリコンドープされたGST相変化材料を使用するという利点は、相変化材料の結晶粒径を減少させ、相変化材料の内部の界面における空隙の形成を排除し、且つチップの歩留まりを全体的に向上させることが含まれるとともに、ドープされない相変化材料の耐久特性を維持する。
【００６３】
他の材料は、例えば堆積薄膜において、酸素や窒素と反応して酸化物と窒化物を形成でき、結果としては、誘電体を形成し、相変化材料の添加剤として使用できる。半導体と相変化合金との複合ターゲットを使用すると、本願明細書に記載の製造と使用のように、前記ターゲットにおける添加剤の濃度は、堆積薄膜における半導体の所望濃度よりも５〜１０倍大きくなる。
【００６４】
本発明は、上記に詳述した好ましい態様や実施例を参照して開示されているが、これら実施例は、限定的な意味においてと云うよりも例示的に示されたにすぎないと理解される。したがって、当業者にとって変性や組合せは容易になし得、それら変性や組合せは、発明の精神、および以下の請求の範囲内において可能である。
【符号の説明】
【００６５】
１００、３００、４００、５００    メモリセル
１１０、３１０、４１０    活性領域
１１６    メモリ素子
１２０    第一電極
１２２、３２２、４１７    幅
１３０、３３０    誘電体層
１４０    第二電極（又は上部電極）
１５０    チャンバー（又はスパッタチャンバー）
１５１    スパッタターゲット
１５２    基板
１５３    不活性ガス供給源
１５４    反応性ガス供給源
１５５    真空ポンプ
１５６    電源及びコントローラ
１５７    コリメータ
１７０    スパッタプレート
１７１    背板
２０１、２０２、２０３、２０４、２０５、２０６、２０７、２１１、２１２、２１３、２１４、２１５、２１６、２１７、２１８、２２１、２２２、２２３、２２４、２２５、２２６、２２７、２２８、２２９、２３１、２３２、２３３、２３４、２３５、２３６、２３７、２３８、２３９、６００、６１０、６２０、６３０    工程
３１２    双層
３１２Ａ    第一相変化材料層
３１２Ｂ    第二相変化材料層
３２０    下部電極
３４０    上部電極
４１３    不活性領域
４１６、５１６    メモリ素子
４２０、５２０    第一電極
４２２    上表面
４２４    下表面
４４０、５４０    第二電極
５１０    活性領域
７１０    集積回路
７１２    メモリアレイ
７１４    ワード線デコーダとドライバ（又はワード線デコーダ）
７１６    複数のワード線
７１８    ビット線デコーダ
７２０    複数のビット線
７２２    バス
７２４    ブロック
７２６    データバス
７２８    データ入力線
７３０    他の回路
７３２    データ出力線
７３４    コントローラ
７３６    バイアス回路の電圧及び電流源
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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