(57)【特許請求の範囲】
【請求項１】
入力された交流電圧を変圧する圧電トランスを駆動する圧電トランス駆動装置であって、
前記圧電トランスに入力すべき当該交流電圧を生成する駆動回路と、
前記交流電圧の周波数を前記圧電トランスに対する駆動周波数として制御する周波数制御部と、
前記駆動周波数に対応するスイッチング周波数を有する駆動パルスを生成し、前記駆動パルスを前記駆動回路に出力するパルス生成回路と
を備え、
前記駆動回路は、前記駆動パルスのパルス幅に応じたスイッチング動作を実行して前記交流電圧を発生させるパワー電界効果トランジスタを有し、
前記パルス生成回路は、前記スイッチング周波数が高いほど、１周期における前記パワー電界効果トランジスタのオン期間の割合を小さくするパルス幅を有する当該駆動パルスを生成し、前記スイッチング周波数が低いほど、１周期における前記パワー電界効果トランジスタのオン期間の割合を大きくするパルス幅を有する当該駆動パルスを生成し、
前記パワー電界効果トランジスタのドレイン電圧の波形は、正電圧の半波正弦波をなして、前記スイッチング周波数によって１周期に占める０ボルト期間の割合が変化し、
前記パワー電界効果トランジスタのオン期間は、前記ドレイン電圧の１周期に占める０ボルト期間以下であり且つ前記０ボルト期間の２／３以上の範囲内である
ことを特徴とする圧電トランス駆動装置。  
【請求項２】
請求項１に記載の圧電トランス駆動装置であって、
前記パルス生成回路は、
前記周波数制御部により指定された分周比で基準クロックを分周することにより前記駆動パルスを生成する分周器と、
分周比とパルス幅との対応関係を示すデータが記憶されているルックアップテーブルと
を有し、
前記分周器は、前記ルックアップテーブルに基づいて前記駆動パルスの当該パルス幅を選択する
ことを特徴とする圧電トランス駆動装置。
【請求項３】
請求項２に記載の圧電トランス駆動装置であって、
前記パルス生成回路は、前記ルックアップテーブルを含むテーブルレジスタを有し、
前記テーブルレジスタは、前記分周比の値が入力されたときに当該分周比の値に対応する当該パルス幅を示す制御値を前記分周器に出力し、
前記分周器は、前記制御値に基づいて前記駆動パルスの当該パルス幅を選択する
ことを特徴とする圧電トランス駆動装置。
【請求項４】
請求項１に記載の圧電トランス駆動装置であって、
前記パルス生成回路は、
前記周波数制御部により指定された分周比で基準クロックを分周することにより前記駆動パルスを生成する分周器と、
前記分周比に対応する当該パルス幅を示す制御値を算出する演算器と
を有し、
前記分周器は、前記制御値に基づいて前記駆動パルスの当該パルス幅を選択する
ことを特徴とする圧電トランス駆動装置。
【請求項５】
請求項２から４のうちのいずれか１項に記載の圧電トランス駆動装置であって、前記パルス幅は、前記パワー電界効果トランジスタのオン期間が前記分周比と正比例するように選択されることを特徴とする圧電トランス駆動装置。
【請求項６】
請求項１から５のうちのいずれか１項に記載の圧電トランス駆動装置であって、前記駆動回路は、前記パワー電界効果トランジスタの被制御端子に接続された共振回路をさらに有することを特徴とする圧電トランス駆動装置。
【請求項７】
請求項６に記載の圧電トランス駆動装置であって、前記共振回路は、コイルとコンデンサとを含むＬＣ共振回路であることを特徴とする圧電トランス駆動装置。
【請求項８】
請求項２から５のうちのいずれか１項に記載の圧電トランス駆動装置であって、
前記パルス生成回路は、前記周波数制御部により指定されたＮビットの値（Ｎは２以上の整数）を基に前記基準クロックを分周することにより前記駆動パルスを生成するものであり、
前記周波数制御部は、前記Ｎビットの値を変化させることで前記分周比を変化させる
ことを特徴とする圧電トランス駆動装置。
【請求項９】
請求項８に記載の圧電トランス駆動装置であって、
前記Ｎビットの値のうち下位Ｍビットの値（ＭはＮ未満の正整数）を積算し、当該積算した値を誤差として格納する誤差保持回路をさらに備え、
前記パルス生成回路は、前記Ｎビットの値のうち上位Ｋビットの値（Ｋ＝Ｎ−Ｍ）を用いて前記基準クロックを分周することにより前記駆動パルスを生成し、前記誤差がしきい値を超過したときに前記上位Ｋビットの値を一時的に増加させ、
前記誤差保持回路は、前記誤差が前記しきい値を超過したときに、当該誤差を前記しきい値未満の値に変更する、
ことを特徴とする圧電トランス駆動装置。
【請求項１０】
請求項９に記載の圧電トランス駆動装置であって、前記上位Ｋビットの値は、前記分周比の値として使用されることを特徴とする圧電トランス駆動装置。
【請求項１１】
請求項９または１０に記載の圧電トランス駆動装置であって、
前記誤差保持回路は、前記誤差が前記しきい値を超過したときに前記誤差をオーバフローさせ、
前記パルス生成回路は、前記誤差のオーバフローに応じて前記上位Ｋビットの値を一時的に増加させる
ことを特徴とする圧電トランス駆動装置。
【請求項１２】
入力された交流電圧を変圧する圧電トランスと、
前記圧電トランスを駆動する圧電トランス駆動装置と
を備え、
前記圧電トランス駆動装置は、
前記圧電トランスに入力すべき当該交流電圧を生成する駆動回路と、
前記交流電圧の周波数を前記圧電トランスに対する駆動周波数として制御する周波数制御部と、
前記駆動周波数に対応するスイッチング周波数を有する駆動パルスを生成し、前記駆動パルスを前記駆動回路に出力するパルス生成回路と
を備え、
前記駆動回路は、前記駆動パルスのパルス幅に応じたスイッチング動作を実行して前記交流電圧を発生させるパワー電界効果トランジスタを有し、
前記パルス生成回路は、前記スイッチング周波数が高いほど、１周期における前記パワー電界効果トランジスタのオン期間の割合を小さくするパルス幅を有する当該駆動パルスを生成し、前記スイッチング周波数が低いほど、１周期における前記パワー電界効果トランジスタのオン期間の割合を大きくするパルス幅を有する当該駆動パルスを生成し、
前記パワー電界効果トランジスタのドレイン電圧の波形は、正電圧の半波正弦波をなして、前記スイッチング周波数によって１周期に占める０ボルト期間の割合が変化し、
前記パワー電界効果トランジスタのオン期間は、前記ドレイン電圧の１周期に占める０ボルト期間以下であり且つ前記０ボルト期間の２／３以上の範囲内である
ことを特徴とする電源装置。
【請求項１３】
請求項１２に記載の電源装置であって、
前記パルス生成回路は、
前記周波数制御部により指定された分周比で基準クロックを分周することにより前記駆動パルスを生成する分周器と、
分周比とパルス幅との対応関係を示すデータが記憶されているルックアップテーブルと
を有し、
前記分周器は、前記ルックアップテーブルに基づいて前記駆動パルスの当該パルス幅を選択する
ことを特徴とする電源装置。
【請求項１４】
請求項１２に記載の電源装置であって、
前記パルス生成回路は、
前記周波数制御部により指定された分周比で基準クロックを分周することにより前記駆動パルスを生成する分周器と、
前記分周比に対応する当該パルス幅を示す制御値を算出する演算器と
を有し、
前記分周器は、前記制御値に基づいて前記駆動パルスの当該パルス幅を選択する
ことを特徴とする電源装置。
【請求項１５】
画像形成ユニットと、
前記画像形成ユニットに供給すべき電圧を生成する電源装置と
を備え、
前記電源装置は、
入力された交流電圧を変圧する圧電トランスと、
前記圧電トランスを駆動する圧電トランス駆動装置と
を含み、
前記圧電トランス駆動装置は、
前記圧電トランスに入力すべき当該交流電圧を生成する駆動回路と、
前記交流電圧の周波数を前記圧電トランスに対する駆動周波数として制御する周波数制御部と、
前記駆動周波数に対応するスイッチング周波数を有する駆動パルスを生成し、前記駆動パルスを前記駆動回路に出力するパルス生成回路と
を備え、
前記駆動回路は、前記駆動パルスのパルス幅に応じたスイッチング動作を実行して前記交流電圧を発生させるパワー電界効果トランジスタを有し、
前記パルス生成回路は、前記スイッチング周波数が高いほど、１周期における前記パワー電界効果トランジスタのオン期間の割合を小さくするパルス幅を有する当該駆動パルスを生成し、前記スイッチング周波数が低いほど、１周期における前記パワー電界効果トランジスタのオン期間の割合を大きくするパルス幅を有する当該駆動パルスを生成し、
前記パワー電界効果トランジスタのドレイン電圧の波形は、正電圧の半波正弦波をなして、前記スイッチング周波数によって１周期に占める０ボルト期間の割合が変化し、
前記パワー電界効果トランジスタのオン期間は、前記ドレイン電圧の１周期に占める０ボルト期間以下であり且つ前記０ボルト期間の２／３以上の範囲内である
ことを特徴とする画像形成装置。
【請求項１６】
請求項１５に記載の画像形成装置であって、
前記パルス生成回路は、
前記周波数制御部により指定された分周比で基準クロックを分周することにより前記駆動パルスを生成する分周器と、
分周比とパルス幅との対応関係を示すデータが記憶されているルックアップテーブルと
を有し、
前記分周器は、前記ルックアップテーブルに基づいて前記駆動パルスの当該パルス幅を選択する
ことを特徴とする画像形成装置。
【請求項１７】
請求項１５に記載の画像形成装置であって、
前記パルス生成回路は、
前記周波数制御部により指定された分周比で基準クロックを分周することにより前記駆動パルスを生成する分周器と、
前記分周比に対応する当該パルス幅を示す制御値を算出する演算器と
を有し、
前記分周器は、前記制御値に基づいて前記駆動パルスの当該パルス幅を選択する
ことを特徴とする画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、圧電トランスを駆動して電圧を生成する圧電トランス駆動装置と、この圧電トランス駆動装置を有する電源装置と、この電源装置を備えた画像形成装置とに関するものである。
【背景技術】
【０００２】
圧電トランス（ｐｉｅｚｏｅｌｅｃｔｒｉｃ  ｔｒａｎｓｄｕｃｅｒ）は、入力された交流電圧を変圧して出力する電圧変換素子である。圧電トランスは、たとえば、液晶ディスプレイなどの冷陰極管に供給すべき駆動電圧を生成したり、電子写真方式で動作する画像形成装置の転写ローラや現像ローラに供給すべき電圧を生成したりする電源装置に組み込まれて広く使用されている。圧電トランスの出力特性（共振特性）は、出力電圧の供給先である冷陰極管や転写ローラなどの負荷のインピーダンス変動などに応じて変化するので、出力電圧を安定化させるために、圧電トランスに入力すべき交流電圧の周波数（駆動周波数）を負荷のインピーダンス変動などに応じて制御する必要がある。この駆動周波数の制御は、電圧制御発振器（ＶＣＯ：Ｖｏｌｔａｇｅ−Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ）などのアナログ回路により実現することが可能である。ＶＣＯを使用する電源装置は、たとえば、特開２００７−１８９８８０号公報（特許文献１）に開示されている。
【０００３】
しかしながら、特許文献１に開示されている電源装置では、アナログ方式で駆動周波数を制御するので、アナログ回路の部品点数が多く、フレキシブルな制御が難しいという問題がある。そこで、近年、ディジタル回路を用いた駆動周波数制御が提案されている。たとえば、特開２０１０−１４８３２１号公報（特許文献２）には、圧電トランスに対する駆動周波数制御をディジタル方式で行う電源装置と、この電源装置を搭載した画像形成装置とが開示されている。
【０００４】
特許文献２に開示されている電源装置は、圧電トランスに供給すべき交流電圧を発生させるためにパワーＭＯＳＦＥＴ（Ｐｏｗｅｒ  Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）などのスイッチング素子を使用している。特許文献２に開示されている電源装置は、パワーＭＯＳＦＥＴの制御端子（ゲート）に印加する駆動パルスの周波数を制御することで、圧電トランスに対する駆動周波数を所定の周波数範囲にて制御している。また、この電源装置では、圧電トランスを駆動するために使用されるパワーＭＯＳＦＥＴのゲートに印加する駆動パルスのオン・デューティ比（１周期に占めるハイレベル期間の比率）を略一定にしてパワーＭＯＳＦＥＴのスイッチング動作（オン／オフ動作）が制御されている。圧電トランスに対する駆動周波数は、約１３０ｋＨｚ以下の範囲内で制御されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−１８９８８０号公報
【特許文献２】特開２０１０−１４８３２１号公報（図５，段落００３４など）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来の電源装置では、圧電トランスの出力電圧レンジを低い電圧領域に広げるために、たとえば約１４０ｋＨｚ以上の高い駆動周波数にて圧電トランスを駆動しようとした場合、パワーＭＯＳＦＥＴの故障や動作不良を引き起こすという問題があった。
【０００７】
上記に鑑みて本発明の目的は、圧電トランスを駆動するスイッチング素子の故障や動作不良を防止することができる圧電トランス駆動装置、電源装置及び画像形成装置を提供することである。
【課題を解決するための手段】
【０００８】
本発明の第１の態様による圧電トランス駆動装置は、入力された交流電圧を変圧する圧電トランスを駆動する圧電トランス駆動装置であって、前記圧電トランスに入力すべき当該交流電圧を生成する駆動回路と、前記交流電圧の周波数を前記圧電トランスに対する駆動周波数として制御する周波数制御部と、前記駆動周波数に対応するスイッチング周波数を有する駆動パルスを生成し、前記駆動パルスを前記駆動回路に出力するパルス生成回路とを備え、前記駆動回路は、前記駆動パルスのパルス幅に応じたスイッチング動作を実行して前記交流電圧を発生させるパワー電界効果トランジスタを有し、前記パルス生成回路は、前記スイッチング周波数が高いほど、１周期における前記パワー電界効果トランジスタのオン期間の割合を小さくするパルス幅を有する当該駆動パルスを生成し、前記スイッチング周波数が低いほど、１周期における前記パワー電界効果トランジスタのオン期間の割合を大きくするパルス幅を有する当該駆動パルスを生成し、
前記パワー電界効果トランジスタのドレイン電圧の波形は、正電圧の半波正弦波をなして、前記スイッチング周波数によって１周期に占める０ボルト期間の割合が変化し、前記パワー電界効果トランジスタのオン期間は、前記ドレイン電圧の１周期に占める０ボルト期間以下であり且つ前記０ボルト期間の２／３以上の範囲内であることを特徴とする。
【０００９】
本発明の第２の態様による電源装置は、入力された交流電圧を変圧する圧電トランスと、前記圧電トランスを駆動する第１の態様による圧電トランス駆動装置とを備えることを特徴とする。
【００１０】
本発明の第３の態様による画像形成装置は、画像形成ユニットと、前記画像形成ユニットに供給すべき電圧を生成する第２の態様による電源装置とを備えることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、パルス生成回路は、圧電トランスを駆動するスイッチング素子に供給すべき駆動パルスのパルス幅をスイッチング周波数に応じて変化させるので、スイッチング素子の故障や動作不良を防止することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明に係る実施の形態１の画像形成装置の構成を概略的に示す図である。
【図２】実施の形態１の制御回路の概略構成を示す機能ブロック図である。
【図３】実施の形態１の高圧電源装置の構成の一部を示す機能ブロック図である。
【図４】実施の形態１の高圧制御回路の概略構成を示す機能ブロック図である。
【図５】実施の形態１の高圧制御部の基本構成を概略的に示す図である。
【図６】実施の形態１の転写バイアス発生回路の基本構成の一例を概略的に示す図である。
【図７】実施の形態１の圧電トランスに入力される交流電圧の周波数（駆動周波数）と出力電圧との関係（出力特性）の一例を表すグラフである。
【図８】実施の形態１に係る分周比データのフォーマットを示す図である。
【図９】実施の形態１のテーブルレジスタにおける入力値と出力値との対応関係を示す図である。
【図１０】実施の形態１のテーブルレジスタにおける入力値と出力値との対応関係を示す図である。
【図１１】実施の形態１のルックアップテーブルに記憶されている入力値と出力値との対応関係を示す図である。
【図１２】駆動周波数に対応する出力電圧の値を例示する図（テーブル）である。
【図１３】実施の形態１の演算器による制御方法の手順を概略的に示すフローチャートである。
【図１４】（Ａ）〜（Ｃ）は、駆動周波数とパワーＭＯＳＦＥＴのドレイン電圧（ノードＮｇの電位）との関係を示す測定結果を示す図である。
【図１５】（Ａ）〜（Ｃ）は、駆動周波数とパワーＭＯＳＦＥＴのドレイン電圧（ノードＮｇの電位）との関係を示す測定結果を示す図である。
【図１６】（Ａ）〜（Ｃ）は、駆動周波数とパワーＭＯＳＦＥＴのドレイン電圧（ノードＮｇの電位）との関係を示す測定結果を示す図である。
【図１７】（Ａ）〜（Ｃ）は、駆動周波数とパワーＭＯＳＦＥＴのドレイン電圧（ノードＮｇの電位）との関係を示す測定結果を示す図である。
【図１８】（Ａ）〜（Ｃ）は、駆動周波数とパワーＭＯＳＦＥＴのドレイン電圧（ノードＮｇの電位）との関係を示す測定結果を示す図である。
【図１９】駆動周波数とパワーＭＯＳＦＥＴ４０２のドレイン電圧（ノードＮｇの電位）との関係を示す測定結果を示す図である。
【図２０】図１４（Ａ）〜（Ｃ），図１５（Ａ）〜（Ｃ），図１６（Ａ）〜（Ｃ），図１７（Ａ）〜（Ｃ），図１８（Ａ）〜（Ｃ）及び図１９の測定結果から得られたドレイン電圧の１周期に占める０ボルト期間の割合（単位：パーセント）を駆動周波数毎に示す図である。
【図２１】（Ａ），（Ｂ）は、比較例のドレイン電位、ドレイン側電流（ノードＮｇを流れる電流）及びゲート電位の測定結果を示すグラフである。
【図２２】（Ａ），（Ｂ）は、実施の形態１の制御方法で生成されたドレイン電位、ドレイン側電流（ノードＮｇを流れる電流）及びゲート電位の測定結果を示すグラフである。
【図２３】図２０の結果（ドレイン電位０Ｖ割合）が実線でプロットされたグラフである。
【図２４】本発明に係る実施の形態２の高圧制御部の基本構成を示す図である。
【図２５】実施の形態２に係る制御値を算出する手順の一例を概略的に示すフローチャートである。
【発明を実施するための形態】
【００１３】
以下、本発明に係る実施の形態について図面を参照しつつ説明する。
【００１４】
実施の形態１．
図１は、本発明に係る実施の形態１の画像形成装置１００の構成を概略的に示す図である。
【００１５】
図１に示されるように、画像形成装置１００は、筐体１０１の中に、被転写材である記録媒体１１０，…，１１０を収容するカセット１１３と、このカセット１１３から記録媒体１１０を１枚ずつ取り出すホッピングローラ１１４と、カセット１１３から取り出された記録媒体１１０を案内するガイド１１５と、一対のレジストローラ１１６，１１７と、記録媒体１１０を検出する媒体検出センサ１４０と、記録媒体１１０を載せて搬送する転写ベルト１０８と、４色（ブラック、イエロー、マゼンタ及びシアン）用の現像器（画像形成ユニット）１０２Ｋ，１０２Ｙ，１０２Ｍ，１０２Ｃと、これら現像器１０２Ｋ，１０２Ｙ，１０２Ｍ，１０２Ｃにそれぞれ着脱自在に取り付けられたトナーカートリッジ（現像剤収容体）１０４Ｋ，１０４Ｙ，１０４Ｍ，１０４Ｃとを備えている。トナーカートリッジ１０４Ｋ，１０４Ｙ，１０４Ｍ，１０４Ｃは、ブラック、イエロー、マゼンタ及びシアンの現像剤（トナー）をそれぞれ収容している。
【００１６】
ホッピングローラ１１４と一対のレジストローラ１１６，１１７とは、図示されない駆動源から動力の伝達を受けて回転することにより、カセット１１３から取り出された記録媒体１１０を媒体検出センサ１４０を介して転写ベルト（搬送ベルト）１０８の上に所定のタイミングで送り出す。ここで、媒体検出センサ１４０は、記録媒体１１０と接触した状態であるいは非接触の状態で記録媒体１１０の通過を検知し、その検知結果を制御回路２００に与える。なお、カセット１１３は、画像形成装置１００に着脱自在に取り付けられており、複数枚の記録媒体１１０，…，１１０を積層状態で収容することができる。記録媒体１１０としては、たとえば、用紙、プラスチックフィルム、合成紙あるいは布などのシート状のものが挙げられる。
【００１７】
また、画像形成装置１００は、転写ベルト１０８を駆動する駆動ローラ１０６と、転写ベルト１０８に従動する従動ローラ１０７と、現像器１０２Ｋ，１０２Ｙ，１０２Ｍ，１０２Ｃにそれぞれ対応する転写ローラ１０５Ｋ，１０５Ｙ，１０５Ｍ，１０５Ｃとを備えている。現像器１０２Ｋ，１０２Ｙ，１０２Ｍ，１０２Ｃは、転写ベルト１０８の直上で当該転写ベルト１０８の移動方向に沿って配列されている。また、転写ベルト１０８は、駆動ローラ１０６と従動ローラ１０７とに張架されており、駆動ローラ１０６は、図示されない駆動源から動力の伝達を受けて反時計周りに回転することにより転写ベルト１０８を移動させる。このため、転写ベルト１０８に載せられた記録媒体１１０は、現像器１０２Ｋ，１０２Ｙ，１０２Ｍ，１０２Ｃの直下を順番に通過することとなる。
【００１８】
現像器１０２Ｋ，１０２Ｙ，１０２Ｍ，１０２Ｃは、転写ベルト１０８を介して転写ローラ１０５Ｋ，１０５Ｙ，１０５Ｍ，１０５Ｃとそれぞれ対向する位置に配置されている。ブラック画像用の現像器１０２Ｋは、感光体ドラム１３２Ｋと、この感光体ドラム１３２Ｋの表面を一様に帯電させる帯電ローラ１３６Ｋと、感光体ドラム１３２Ｋの表面に静電潜像を形成するための露光を行うＬＥＤヘッド（露光部）１０３Ｋと、現像剤担持体である現像ローラ１３４Ｋと、現像ブレード１３５Ｋと、トナーカートリッジ１０４Ｋから供給されたブラック現像剤を現像ローラ１３４Ｋに供給する供給ローラ１３３Ｋと、クリーニングブレード１３７Ｋとを有している。現像ブレード１３５Ｋは、現像ローラ１３４Ｋの表面上の現像剤層（トナー層）を薄層化するものである。感光体ドラム１３２Ｋの表面のうち静電潜像が形成された部分が現像ローラ１３４Ｋにまで到達すると、感光体ドラム１３２Ｋ上の静電潜像と現像ローラ１３４Ｋとの電位差により、現像剤が感光体ドラム１３２Ｋ上に移動して感光体ドラム１３２Ｋ上に現像剤像を形成する。その後、感光体ドラム１３２Ｋ上の現像剤像は、転写ローラ１０５Ｋによって記録媒体１１０上に転写される。このとき、転写ローラ１０５Ｋには転写バイアスが印加されるので、転写ローラ１０５Ｋと感光体ドラム１３２Ｋとの間にニップ（挟持）された記録媒体１１０上に現像剤が転写される。クリーニングブレード１３７Ｋは、現像剤の転写後、感光体ドラム１３２Ｋ上に転写されずに残存した現像剤を感光体ドラム１３２Ｋから掻き取る機能を有している。
【００１９】
他の現像器１０２Ｙ，１０２Ｍ，１０２Ｃも、現像器１０２Ｋと同様の構成を有している。すなわち、イエロー画像用の現像器１０２Ｙは、感光体ドラム１３２Ｙと、この感光体ドラム１３２Ｋの表面を一様に帯電させる帯電ローラ１３６Ｙと、感光ドラム１３２Ｙの表面を露光するＬＥＤヘッド（露光部）１０３Ｙと、現像剤担持体である現像ローラ１３４Ｙと、現像ブレード１３５Ｙと、トナーカートリッジ１０４Ｙから供給されたイエロー現像剤を現像ローラ１３４Ｙに供給する供給ローラ１３３Ｙと、クリーニングブレード１３７Ｙとを有している。また、マゼンタ画像用の現像器１０２Ｍは、感光体ドラム１３２Ｍと、この感光体ドラム１３２Ｍの表面を一様に帯電させる帯電ローラ１３６Ｍと、感光体ドラム１３２Ｍの表面を露光するＬＥＤヘッド（露光部）１０３Ｍと、現像剤担持体である現像ローラ１３４Ｍと、現像ブレード１３５Ｍと、トナーカートリッジ１０４Ｍから供給されたマゼンタ現像剤を現像ローラ１３４Ｍに供給する供給ローラ１３３Ｍと、クリーニングブレード１３７Ｍとを有している。そして、シアン画像用の現像器１０２Ｃは、感光体ドラム１３２Ｃと、この感光体ドラム１３２Ｃの表面を一様に帯電させる帯電ローラ１３６Ｃと、感光体ドラム１３２Ｃの表面を露光するＬＥＤヘッド（露光部）１０３Ｃと、現像剤担持体である現像ローラ１３４Ｃと、現像ブレード１３５Ｃと、トナーカートリッジ１０４Ｃから供給されたシアン現像剤を現像ローラ１３４Ｃに供給する供給ローラ１３３Ｃと、クリーニングブレード１３７Ｃとを有している。
【００２０】
なお、感光体ドラム１３２Ｋ，１３２Ｙ，１３２Ｍ，１３２Ｃは、たとえば、アルミニウムなどの金属パイプ（導電性基体）と、この金属パイプの周りに形成された有機感光体（ＯＰＣ：Ｏｒｇａｎｉｃ  Ｐｈｏｔｏｃｏｎｄｕｃｔｏｒ）などの光導電層とで構成されている。
【００２１】
画像形成装置１００は、さらに定着器１１８とガイド１１９とを備えている。定着器１１８は、記録媒体１１０上に転写された現像剤像に圧力と熱とを印加することにより現像剤像を溶かして記録媒体１１０に定着させる機能を有する。定着器１１８は、円管状の定着ローラ１１８Ａと、弾性体材料からなる表面層を持つ加圧ローラ１１８Ｂとを有している。この定着ローラ１１８Ａの内部にはハロゲンランプなどの定着器ヒータ（熱源）１５１が配置されている。定着器ヒータ１５１には、図示されない電源によりバイアス電圧が印加される。サーミスタ１５０は、定着ローラ１１８Ａの表面温度を検出し、その検出結果を制御回路２００に与える非接触型または接触型の温度検出センサである。制御回路２００は、サーミスタ１５０による検出結果に基づいて定着器ヒータ１５１を動作を制御することにより定着ローラ１１８Ａの温度を制御することができる。ガイド１１９は、定着器１１８から送り出された記録媒体１１０をフェイスダウンの状態でトレー１２０に排出する。
【００２２】
画像形成装置１００は、さらにクリーニングブレード１１１を備えている。クリーニングブレード１１１は、転写ベルト１０８の表面に付着した現像剤（トナー）を掻き落としてクリーナー容器１１２に収容する機能を有している。ここで、転写ベルト１０８の表面に付着する現像剤の量が多いと、クリーナー容器１１２の交換回数が多くなる。
【００２３】
画像形成装置１００は、当該画像形成装置１００の全体動作を制御する制御回路２００を備えている。図２は、この制御回路２００の概略構成を示す機能ブロック図である。
【００２４】
図２に示されるように、制御回路２００は、ホストインタフェース部２５０、画像処理部２５１、ＬＥＤヘッドインタフェース部２５２、プリンタエンジン制御部２５３及び高圧電源装置３０１を備えて構成される。高圧電源装置３０１は、高圧制御回路２６０、帯電バイアス発生部２６１、現像バイアス発生部２６２及び転写バイアス発生部２６３を有している。
【００２５】
ホストインタフェース部２５０は、図示されない外部機器（ホスト）と画像処理部２５１との間の通信インタフェース機能を有する。当該外部機器からホストインタフェース部２５０を介して画像処理部２５１にＰＤＬ（Ｐａｇｅ  Ｄｅｓｃｒｉｐｔｉｏｎ  Ｌａｎｇｕａｇｅ：ページ記述言語）などのフォーマットで記述された印刷データが入力されると、画像処理部２５１は、入力された印刷データに基づいてビットマップデータ（画像データ）を生成し、このビットマップデータをＬＥＤヘッドインタフェース部２５２とプリンタエンジン制御部２５３とに出力する。ＬＥＤヘッドインタフェース部２５２は、プリンタエンジン制御部２５３からの制御を受けて動作し、ビットマップデータに基づいてブラック、イエロー、マゼンタ及びシアンにそれぞれ対応した４チャネルの駆動信号を出力することができる。ＬＥＤヘッド１０３Ｋ，１０３Ｙ，１０３Ｍ，１０３Ｃは、ＬＥＤヘッドインタフェース部２５２から供給された駆動信号に応じて発光する。
【００２６】
プリンタエンジン制御部２５３は、高圧制御回路２６０に各種制御信号を供給することにより高圧制御回路２６０の動作を制御する。たとえば、プリンタエンジン制御部２５３は、媒体検出センサ１４０による検出結果に基づいて、帯電バイアス、現像バイアス及び転写バイアスなどの値に関する制御信号を高圧制御回路２６０に供給することができる。
【００２７】
帯電バイアス発生部２６１は、高圧制御回路２６０からの制御を受けて動作し、現像器１０２Ｋ，１０２Ｙ，１０２Ｍ，１０２Ｃ内の帯電ローラ１３６Ｋ，１３６Ｙ，１３６Ｍ，１３６Ｃに供給すべき帯電バイアス（直流電圧）を個別に生成する。また、現像バイアス発生部２６２は、高圧制御回路２６０からの制御を受けて動作し、現像器１０２Ｋ，１０２Ｙ，１０２Ｍ，１０２Ｃ内の現像ローラ１３４Ｋ，１３４Ｙ，１３４Ｍ，１３４Ｃに供給すべき帯電バイアス（直流電圧）を個別に生成する。そして、転写バイアス発生部２６３は、高圧制御回路２６０からの制御を受けて動作し、転写ローラ１０５Ｋ，１０５Ｙ，１０５Ｍ，１０５Ｃに供給すべき転写バイアス（直流電圧）を個別に生成する。ここで、高圧制御回路２６０は、媒体検出センサ１４０による検出結果に基づいて、転写ローラ１０５Ｋ，１０５Ｙ，１０５Ｍ，１０５Ｃに転写バイアスを発生すべきタイミングを個別に制御することができる。
【００２８】
また、プリンタエンジン制御部２５３は、図１のホッピングローラ１１４を回転させるホッピングモータ２５４の動作と、図１のレジストローラ１１６，１１７を回転させるレジストモータ２５５の動作と、駆動ローラ１０６を回転させるベルトモータ２５６の動作とを制御することができる。さらに、プリンタエンジン制御部２５３は、定着器ヒータ１５１に供給すべきバイアス電圧を生成する定着器ヒータ用モータ２５７の動作を制御し、感光体ドラム１３２Ｋ，１３２Ｙ，１３２Ｍ，１３２Ｃを回転させるドラムモータ２５８の動作をも制御することができる。ここで、ドラムモータ２５８は、感光体ドラム１３２Ｋ，１３２Ｙ，１３２Ｍ，１３２Ｃを個別に回転させる４つの回転駆動手段からなる。定着器ヒータ１５１の動作は、サーミスタ１５０により検知された温度に基づいてプリンタエンジン制御部２５３によって制御される。
【００２９】
図３は、高圧電源装置３０１の構成の一部を示す機能ブロック図である。図３に示されるように、高圧電源装置３０１は、水晶発振器４１９と、ＤＣ電源（直流電圧電源）３０２と、高圧制御回路２６０と、４チャネル分の転写バイアス発生回路３５０Ｋ，３５０Ｙ，３５０Ｍ，３５０Ｃとを有している。転写バイアス発生回路３５０Ｋ，３５０Ｙ，３５０Ｍ，３５０Ｃは、図２の転写バイアス発生部２６３を構成する。なお、図２の帯電バイアス発生部２６１と現像バイアス発生部２６２とは、図３に示されていない。
【００３０】
転写バイアス発生回路３５０Ｋは、ブラック画像用の転写ローラ１０５Ｋを含む負荷３０６Ｋに供給すべき転写バイアスを発生する回路であり、転写バイアス発生回路３５０Ｙは、イエロー画像用の転写ローラ１０５Ｙを含む負荷３０６Ｙに供給すべき転写バイアスを発生する回路であり、転写バイアス発生回路３５０Ｍは、マゼンタ画像用の転写ローラ１０５Ｍを含む負荷３０６Ｍに供給すべき転写バイアスを発生する回路であり、そして、転写バイアス発生回路３５０Ｃは、シアン画像用の転写ローラ１０５Ｃを含む負荷３０６Ｃに供給すべき転写バイアスを発生する回路である。これら転写バイアス発生回路３５０Ｋ，３５０Ｙ，３５０Ｍ，３５０Ｃは、ＤＣ電源３０２から供給された直流電圧を用いて、高圧制御回路２６０の出力端子ＯＵＴ＿Ｋ，ＯＵＴ＿Ｙ，ＯＵＴ＿Ｍ，ＯＵＴ＿Ｃからそれぞれ供給された駆動パルス３１２Ｋ，３１２Ｙ，３１２Ｍ，３１２Ｃに応じて転写バイアスを発生させる。
【００３１】
ブラック画像用の転写バイアス発生回路３５０Ｋは、図３に示されるように、圧電セラミックス板などの圧電振動子を有する圧電トランス３０４Ｋと、この圧電トランス３０４Ｋの１次側電極に供給すべき交流電圧を生成する圧電トランス駆動回路３０３Ｋと、圧電トランス３０４Ｋの２次側電極から出力された昇圧電圧を整流してほぼ直流電圧を生成する整流回路３０５Ｋと、整流回路３０５Ｋの出力電圧をアナログ電圧信号３１４Ｋに変換する電圧変換回路３０７Ｋとを有している。整流回路３０５Ｋの出力電圧は、転写バイアスとして負荷３０６Ｋに供給される。
【００３２】
他の転写バイアス発生回路３５０Ｙ，３５０Ｍ，３５０Ｃも、転写バイアス発生回路３５０Ｋと同様の構成を有している。すなわち、転写バイアス発生回路３５０Ｙは、圧電トランス３０４Ｙと、この圧電トランス３０４Ｙの１次側電極に供給すべき交流電圧を生成する圧電トランス駆動回路３０３Ｙと、圧電トランス３０４Ｙの２次側電極から出力された昇圧電圧を整流してほぼ直流電圧を生成する整流回路３０５Ｙと、整流回路３０５Ｙの出力電圧をアナログ電圧信号３１４Ｙに変換する電圧変換回路３０７Ｙとを有している。また、転写バイアス発生回路３５０Ｍは、圧電トランス３０４Ｍと、この圧電トランス３０４Ｍの１次側電極に供給すべき交流電圧を生成する圧電トランス駆動回路３０３Ｍと、圧電トランス３０４Ｍの２次側電極から出力された昇圧電圧を整流してほぼ直流電圧を生成する整流回路３０５Ｍと、整流回路３０５Ｍの出力電圧をアナログ電圧信号３１４Ｍに変換する電圧変換回路３０７Ｍとを有している。そして、転写バイアス発生回路３５０Ｃは、圧電トランス３０４Ｃと、この圧電トランス３０４Ｃの１次側電極に供給すべき交流電圧を生成する圧電トランス駆動回路３０３Ｃと、圧電トランス３０４Ｃの２次側電極から出力された昇圧電圧を整流してほぼ直流電圧を生成する整流回路３０５Ｃと、整流回路３０５Ｃの出力電圧をアナログ電圧信号３１４Ｃに変換する電圧変換回路３０７Ｃとを有している。
【００３３】
圧電トランス駆動回路３０３Ｋ，３０３Ｙ，３０３Ｍ，３０３Ｃは、供給された駆動パルス３１２Ｋ，３１２Ｙ，３１２Ｍ，３１２Ｃに応じて交流電圧を発生させるパワーＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）などのスイッチング素子を有している。
【００３４】
高圧制御回路２６０は、水晶発振器４１９から供給されたクロック信号に同期してディジタル演算を実行するディジタル回路である。プリンタエンジン制御部２５３は、出力制御信号３１０とデータ信号３１１Ｋ，３１１Ｙ，３１１Ｍ，３１１Ｃとリセット信号３０９とを高圧制御回路２６０に与えて高圧制御回路２６０を制御する。データ信号３１１Ｋ，３１１Ｙ，３１１Ｍ，３１１Ｃは、負荷３０６Ｋ，３０６Ｙ，３０６Ｍ，３０６Ｃにそれぞれ供給すべき目標電圧に対応する目標値を示す８ビットのパラレル信号である。高圧制御回路２６０は、アナログ電圧信号３１４Ｋ，３１４Ｙ，３１４Ｍ，３１４Ｃがそれぞれ入力される入力端子ＡＩＮ＿Ｋ，ＡＩＮ＿Ｙ，ＡＩＮ＿Ｍ，ＡＩＮ＿Ｃを有している。これらアナログ電圧信号３１４Ｋ，３１４Ｙ，３１４Ｍ，３１４Ｃは、負荷３０６Ｋ，３０６Ｙ，３０６Ｍ，３０６Ｃへの出力電圧を目標電圧へ追従させる制御のために使用される。また、高圧制御回路２６０は、後述するように各種設定値を保持する複数のレジスタ（図示せず）を有しており、プリンタエンジン制御部２５３は、シリアル通信手段３４０を介してこれらレジスタに保持すべき設定値を供給することができる。
【００３５】
図４は、高圧制御回路２６０の概略構成を示す機能ブロック図である。図４に示されるように、高圧制御回路２６０は、ブラック画像用の高圧制御部２６０Ｋと、イエロー画像用の高圧制御部２６０Ｙと、マゼンタ画像用の高圧制御部２６０Ｍと、シアン画像用の高圧制御部２６０Ｃとを含む。これら高圧制御部２６０Ｋ，２６０Ｙ，２６０Ｍ，２６０Ｃは、プリンタエンジン制御部２５３からそれぞれデータ信号３１１Ｋ，３１１Ｙ，３１１Ｍ，３１１Ｃを受信し、また、シリアル通信手段３４０を介してプリンタエンジン制御部２５３と接続されている。
【００３６】
図５は、実施の形態１の高圧制御部２６０Ｋの基本構成を概略的に示す図である。他の高圧制御部２６０Ｙ，２６０Ｍ，２６０Ｃの基本構成は、図５の基本構成と同じである。また、図６は、実施の形態１の高圧制御部２６０Ｋに対応する転写バイアス発生回路３５０Ｋの基本構成の一例を概略的に示す図である。他の転写バイアス発生回路３５０Ｙ，３５０Ｍ，３５０Ｃも、図６の転写バイアス発生回路３５０Ｋと同じ基本構成を有している。
【００３７】
図６に示されるように、高圧制御部２６０Ｋは、水晶発振器４１９から抵抗素子４２４を介して基準クロック（以下、単に「クロック」と呼ぶ。）が入力されるクロック入力端子ＣＬＫ＿ＩＮを有している。水晶発振器４１９は、電圧入力端子ＶＩＮ、出力イネーブル端子ＯＥ、クロック出力端子Ｑ０及び接地端子ＧＮＤを有している。電圧入力端子ＶＩＮと出力イネーブル端子ＯＥとはともに、電源４１８から３．３ボルトの駆動電圧が供給される。本実施の形態では、水晶発振器４１９は、３．３ボルトの駆動電圧に応じて５０ＭＨｚのクロックをクロック出力端子Ｑ０から出力することができる。高圧制御部２６０Ｋは、このクロックに同期して動作するとともに、クロックを分周することで、可変のオン・デューティ比（１周期に占めるハイレベル期間の比率）を有する駆動パルスを生成しこれを出力端子ＯＵＴ＿Ｋから出力する。
【００３８】
転写バイアス発生回路３５０Ｋは、高圧制御部２６０Ｋの出力端子ＯＵＴ＿Ｋから供給された駆動パルスに応じて圧電トランス３０４Ｋの１次側電極に供給すべき交流電圧を生成する圧電トランス駆動回路３０３Ｋを有している。圧電トランス駆動回路３０３Ｋは、スイッチング素子であるパワーＭＯＳＦＥＴ４０２と、抵抗素子４３０，４０３と、インダクタ（コイル）４０１と、コンデンサ４０４とを含む。インダクタ４０１の一端は、２４ボルトの直流電圧を供給するＤＣ電源３０２と接続され、インダクタ４０１の他端は、ノードＮｇを介して、パワーＭＯＳＦＥＴ４０２のドレイン電極とコンデンサ４０４の一端と圧電トランス３０４Ｋの１次側電極（ノードＮａ）とに接続されている。また、パワーＭＯＳＦＥＴ４０２のソース電極とコンデンサ４０４の他端とはともに接地端子４１１と接続されている。さらに、パワーＭＯＳＦＥＴ４０２のゲート電極は、抵抗素子４３０を介して高圧制御部２６０Ｋの出力端子ＯＵＴ＿Ｋと接続されている。ゲート電極と接地端子４１１との間には抵抗素子４０３が接続されている。
【００３９】
インダクタ４０１とコンデンサ４０４と圧電トランス３０４Ｋとは、共振回路を構成している。この共振回路の作用によって、圧電トランス３０４Ｋの１次側電極（入力側電極）に半波正弦波をなす交流電圧が印加される。圧電トランス３０４Ｋは、パワーＭＯＳＦＥＴ４０２のゲート電極に印加された駆動パルスのスイッチング周波数に応じた高圧の交流電圧を２次側電極から出力する。この出力された交流電圧は、整流回路３０５Ｋによって整流されて直流電圧に変換される。
【００４０】
図６に示されるように、整流回路３０５Ｋは、高耐圧整流ダイオード４０５，４０６とコンデンサ４０７とで構成されている。高耐圧整流ダイオード４０５のアノードとコンデンサ４０７との一端とはともに接地されている。また、高耐圧整流ダイオード４０５のカソードは、ノードＮｂと高耐圧整流ダイオード４０６のアノードとの双方に接続されている。そして、高耐圧整流ダイオード４０６のカソードは、コンデンサ４０７の他端に接続されている。圧電トランス３０４Ｋから出力された交流電圧は、高耐圧整流ダイオード４０５，４０６によって整流されて正バイアスとなり、コンデンサ４０７によって平滑化される。
【００４１】
圧電トランス３０４Ｋは、圧電セラミックス板などの圧電振動子固有の共振周波数ｆ０を有し、ノードＮａに入力された交流電圧の周波数がこの共振周波数ｆ０またはこの近辺となるとき、入力された交流電圧の振幅よりも大きな振幅を持つ交流電圧（昇圧電圧）を、２次側電極のノードＮｂで発生させるものである。なお、圧電トランス３０４Ｋは、共振周波数ｆ０以外にも、共振周波数ｆ０よりも高い不要な共振周波数すなわちスプリアス周波数を有する場合がある。図７は、本実施の形態の圧電トランス３０４Ｋに入力される交流電圧の周波数（駆動周波数）と出力電圧との関係（出力特性）の一例を表すグラフである。なお、図７の出力特性は、一例であり、負荷のインピーダンス変動や負を流れる電流量に応じて圧電トランス３０４Ｋの出力特性（出力電圧の振幅や共振周波数）は変化する。
【００４２】
整流回路３０５Ｋの出力は、抵抗素子４２６を介して負荷３０６Ｋに供給されると同時に、電圧変換回路３０７Ｋにも供給される。図６に例示されるように、電圧変換回路３０７Ｋは、分圧回路を構成する抵抗素子４０８，４０９と、ＲＣフィルタを構成する抵抗素子４１０及びコンデンサ４１２の組と、ボルテージフォロワ回路をなすオペアンプ４１３とを備えて構成されている。たとえば、抵抗素子４０８の抵抗を１００ＭΩ（＝１００×１０６Ω）とし、抵抗素子４０９の抵抗を３３ｋΩ（＝３３×１０３Ω）とすることができる。このとき、整流回路３０５Ｋより出力された高電圧は、これら抵抗素子４０８，４０９により３．３／１００００の比率で分圧され、抵抗素子４１０及びコンデンサ４１２の組で平滑化され、さらにオペアンプ４１３によりインピーダンス変換されて、高圧制御部２６０ＫのＡ／Ｄ変換用の入力端子ＡＩＮ＿Ｋに入力される。
【００４３】
次に、図５を参照しつつ高圧制御部２６０Ｋについて説明する。
【００４４】
図５に示されるように、高圧制御部２６０Ｋは、Ａ／Ｄ変換器（ＡＤＣ）５００、比較器５１０、演算器５０８、テーブルレジスタ（ルックアップテーブル）５０４、タイマ回路５０６、周期値レジスタ５０７、１９ビットレジスタ５１４、パルス生成回路５１３、誤差保持レジスタ回路５１８、出力セレクタ５１９及びレジスタ５２０，５２１を有する。本発明の周波数制御部は、たとえば、演算器５０８と１９ビットレジスタ５１４とテーブルレジスタ５０４とによって構成することが可能である。
【００４５】
ＡＤＣ５００は、入力端子ＡＩＮ＿Ｋに入力されたアナログ電圧信号３１４Ｋを８ビットのディジタル電圧信号３１４Ｄに変換する８ビット分解能を有する。このディジタル電圧信号３１４Ｄは、転写バイアス発生回路３５０Ｋの出力電圧に対応する値（以下、実測値と呼ぶ。）を表すものである。一方、プリンタエンジン制御部２５３から入力されるデータ信号３１１Ｋは、目標電圧に対応する目標値を表すものである。比較器５１０は、入力された出力制御信号３１０の論理レベルがＨレベル（ハイレベル）のときに比較動作を行う。具体的には、比較器５１０は、実測値が目標値未満であるときには、論理レベルがＨレベルの１ビット信号を出力し、実測値が目標値以上のときには、論理レベルがＬレベル（ローレベル）の１ビット信号を出力する。演算器５０８は、比較器５１０の出力の論理レベルがＬレベルであるか、Ｈレベルであるかによって、転写バイアス発生回路３５０Ｋの出力電圧が目標電圧未満か否かを判別することができる。
【００４６】
演算器５０８は、１９ビットレジスタ５１４に保持させるべき１９ビットの分周比データＦＤを生成する機能を有する。図８は、分周比データＦＤのフォーマットを示す図である。分周比データＦＤは、分周比少数部と呼ばれる下位１０ビットＦＤ［９：０］と、分周比整数部と呼ばれる上位９ビットＦＤ［１８：１０］とで構成される。
【００４７】
テーブルレジスタ５０４は、１９ビットレジスタ５１４に記憶されている分周比整数部の下位８ビットＦＤ［１７：１０］を入力とし、この入力の値に対応する８ビット値を演算器５０８に出力するＬＵＴ（ルックアップテーブル）である。図９及び図１０は、テーブルレジスタ５０４における入力値と出力値との対応関係を示す図である。図９及び図１０においては、入力値と出力値は、末尾に「ｈｅｘ」との記号を付した１６進数で表現されている。また、入力値に対応する分周比整数部の値も１６進数で示されている。
【００４８】
タイマ回路５０６は、クロック入力端子ＣＬＫ＿ＩＮに入力されたクロックＣＬＫに同期してカウント（計数）する機能を有し、計数値を保持する。具体的には、タイマ回路５０６には、周期値レジスタ５０７から１３ビットのカウント周期値が初期値として与えられており、タイマ回路５０６は、計数値をこのカウント周期値に設定し、クロックＣＬＫのパルスエッジ（立ち上がりエッジまたは立ち下がりエッジ）毎に計数値をデクリメント（減算）する。当該計数値が「０」の値に到達すると、当該計数値は初期値であるカウント周期値に再設定される。タイマ回路５０６は、当該計数値が「０」の値に到達する度にパルスエッジ（立ち上がりエッジまたは立ち下がりエッジ）を有するパルス信号を演算器５０８とＡＤＣ５００とに出力する。このパルス信号の周期がたとえば１４０μ秒となるようにカウント周期値を設定することができるが、これに限定されるものではなく、パルス信号の周期が数十μ秒〜百数十μ秒程度となるようにカウント周期値を設定してもよい。ＡＤＣ５００は、このパルス信号の周期に従ってＡ／Ｄ変換を実行する。
【００４９】
演算器５０８は、タイマ回路５０６からパルスが入力される度に、テーブルレジスタ５０４の８ビット出力値を分周比データＦＤの現在値（１９ビット値）に加算して新たな分周比データを生成する。次いで、演算器５０８は、１９ビットレジスタ５１４に保持されている分周比データＦＤを新たな分周比データで置換して１９ビットレジスタ５１４の保持データを更新する。
【００５０】
下限値レジスタ５２０には、分周比整数部ＦＤ［１８：１０］の下限値ＦＤｓが記憶されており、上限値レジスタ５２１には、分周比整数部ＦＤ［１８：１０］の上限値ＦＤｅが記憶されている。演算器５０８は、これら上限値ＦＤｓと下限値ＦＤｅとの間の数値範囲に収まるように分周比整数部ＦＤ［１８：１０］の値を制御する。
【００５１】
パルス生成回路５１３は、図５に示されるように、加算器５１５、分周セレクタ５１６、分周器５１７及びテーブルレジスタ５３０を有している。加算器５１５は、１９ビットレジスタ５１４から出力された９ビット値ＦＤ［１８：１０］を所定値（たとえば「１」）だけ増加させ、その増加した値を分周セレクタ５１６に与える。
【００５２】
分周セレクタ５１６は、誤差保持レジスタ回路５１８から出力されるフラグ信号Ｆｇの論理レベルに応じて、９ビットの分周比整数部ＦＤ［１８：１０］あるいは加算器５１５の出力のいずれか一方を選択し、分周器５１７とテーブルレジスタ５３０とに出力する。
【００５３】
テーブルレジスタ５３０は、分周セレクタ５１６の９ビット出力を入力とし、この入力の値に対応する９ビット値をルックアップテーブルＴＢＬに基づいて選択し、その選択した値を制御値として分周器５１７に出力する回路である。図１１は、テーブルレジスタ５３０のルックアップテーブルＴＢＬに記憶されている入力値と出力値との対応関係を示す図である。
【００５４】
分周器５１７は、分周セレクタ５１６の９ビット出力値を分周比としてクロックＣＬＫを分周することで駆動パルスを生成する。また、分周器５１７は、テーブルレジスタ５３０から入力された制御値に基づいて駆動パルスのパルス幅を選択することにより駆動パルスのオン・デューティ比を変化させることができる。具体的には、分周器５１７は、内蔵カウンタを用いて、分周セレクタ５１６の９ビット出力値に比例する周期を有し、制御値に比例するパルス幅を有する駆動パルスを生成することが可能である。分周セレクタ５１６は、フラグ信号Ｆｇの論理レベルがＬレベルのときは、９ビット値ＦＤ［１８：１０］を選択し、フラグ信号Ｆｇの論理レベルがＨレベルのときには、加算器５１５の９ビット出力を選択する。
【００５５】
出力セレクタ５１９は、出力制御信号３１０の論理レベルがＨレベルのときは、分周器５１７から出力された駆動パルスを選択し、この駆動パルス３１２Ｋを出力端子ＯＵＴ＿Ｋから転写バイアス発生回路３５０Ｋに出力する。一方、出力制御信号３１０の論理レベルがＬレベルのときには、出力セレクタ５１９は接地電圧を選択する。
【００５６】
誤差保持レジスタ回路５１８は、１９ビットレジスタ５１４内の分周比データのうち分周比少数部ＦＤ［９：０］を取り込んで誤差として累積する１０ビット分の誤差格納領域と、１ビットのフラグ信号Ｆｇを格納するフラグ格納領域とを有する。誤差保持レジスタ回路５１８は、パルス生成回路５１３の分周器５１７から出力された駆動パルスのエッジ（立ち上がりエッジまたは立ち下がりエッジ）毎に、１９ビットレジスタ５１４から入力された分周比少数部ＦＤ［９：０］を取り込み、取り込んだ分周比少数部ＦＤ［９：０］を誤差格納領域に保持されている誤差に加算し、その加算結果を累積誤差（積算値）として誤差格納領域に記憶させる。累積誤差がしきい値を超過して誤差格納領域をオーバフローすると、誤差保持レジスタ回路５１８は、フラグ信号Ｆｇの論理レベルをＨレベルに設定する。このとき、累積誤差は、誤差格納領域をオーバフローしたので、オーバフロー直前の値よりも小さい値となる。その後、誤差保持レジスタ回路５１８に次のパルスエッジが入力されたときにフラグ信号Ｆｇの論理レベルはＬレベルに戻される。
【００５７】
上記したようにフラグ信号Ｆｇの論理レベルがＬレベルの間は、分周器５１７には、１９ビットレジスタ５１４から分周セレクタ５１６を介して分周比整数部ＦＤ［１８：１０］が入力される。分周器５１７は、この分周比整数部ＦＤ［１８：１０］の値を分周比としてクロックＣＬＫを分周することにより駆動パルスを生成する。この間、分周比少数部ＦＤ［９：０］は、分周器５１７で使用されず、誤差として誤差保持レジスタ回路５１８の誤差格納領域に累積される。
【００５８】
一方、累積誤差（積算値）がしきい値を超過して誤差格納領域をオーバフローし、フラグ信号Ｆｇの論理レベルがＨレベルになったとき、分周器５１７は、加算器５１５の出力値を分周比としてクロックＣＬＫを分周することで駆動パルスを生成する。よって、パルス生成回路５１３は、ある時刻ｔ０で発生した分周比小数部ＦＤ［９：０］を誤差とし、この誤差を別の時刻ｔ１（≠ｔ０）で発生した分周比整数部ＦＤ［１８：１０］に上乗せする（拡散させる）ことが可能である。これにより、本実施の形態の高圧制御部２６０Ｋは、９ビット分解能よりも高い分解能で圧電トランス３０４Ｋに対する駆動周波数を制御することができる。
【００５９】
次に、上記実施の形態１の画像形成装置１００の動作について詳細に説明する。
【００６０】
まず、画像形成装置１００の電源投入がなされると、制御回路２００は、画像形成装置１００にイニシャル動作を開始させる。具体的には、図２の制御回路２００のプリンタエンジン制御部２５３は、転写ベルト１０８を駆動するためにベルトモータ２５６に駆動ローラ１０６を回転させ、ドラムモータ２５８に感光体ドラム１３２Ｋ，１３２Ｙ，１３２Ｍ，１３２Ｃを回転させる。このとき、プリンタエンジン制御部２５３は、高圧制御回路２６０を制御して帯電バイアス発生部２６１、現像バイアス発生部２６２及び転写バイアス発生部２６３からそれぞれ電圧を出力させる。ここで、図４の高圧制御部２６０Ｋ，２６０Ｙ，２６０Ｍ，２６０Ｃは、図３の転写バイアス発生回路３５０Ｋ，３５０Ｙ，３５０Ｍ，３５０Ｃにそれぞれ駆動パルス３１２Ｋ，３１２Ｙ，３１２Ｍ，３１２Ｃを供給して転写バイアス発生回路３５０Ｋ，３５０Ｙ，３５０Ｍ，３５０Ｃ中の圧電トランスをアイドリング状態で駆動する。すなわち、これら圧電トランスのエージングが行われる。これにより、圧電トランスを構成する圧電セラミックス板などの圧電振動子の温度が上昇し、圧電トランスの特性を安定化させることができる。
【００６１】
その後、図２のホストインタフェース部２５０を介して画像処理部２５１にＰＤＬなどのフォーマットで記述された印刷データが入力されると、画像処理部２５１は、入力された印刷データに基づいてビットマップデータ（画像データ）を生成し、このビットマップデータをＬＥＤヘッドインタフェース部２５２とプリンタエンジン制御部２５３とに出力する。プリンタエンジン制御部２５３は、定着器ヒータ１５１の動作を制御して定着ローラ１１８Ａを加熱させる。サーミスタ１５０により検知された温度が所定の温度に到達すると、プリンタエンジン制御部２５３は、画像形成装置１００に画像形成動作を開始させる。
【００６２】
まず、ホッピングモータ２５４は、ホッピングローラ１１４を回転駆動する。これにより、記録媒体１１０は、カセット１１３から取り出されてレジストローラ１１６，１１７に案内される。レジストモータ２５５は、レジストローラ１１６，１１７を回転駆動するので、カセット１１３から取り出された記録媒体１１０は、レジストローラ１１６，１１７によって媒体検出センサ１４０を経て転写ベルト１０８上に送り出される。転写ベルト１０８は、所定の搬送速度で記録媒体１１０を現像器１０２Ｋ，１０２Ｙ，１０２Ｍ，１０２Ｃの直下を順番に通過させる。
【００６３】
このとき、プリンタエンジン制御部２５３は、媒体検出センサ１４０による検出結果と記録媒体１１０の搬送速度とに基づいて、現像器１０２Ｋ，１０２Ｙ，１０２Ｍ，１０２Ｃを動作させるタイミングを個別に制御する。現像器１０２Ｋ，１０２Ｙ，１０２Ｍ，１０２Ｃでは、帯電ローラ１３６Ｋ，１３６Ｙ，１３６Ｍ，１３６Ｃは、感光体ドラム１３２Ｋ，１３２Ｙ，１３２Ｍ，１３２Ｃの表面をそれぞれを一様に帯電させる。また、ＬＥＤヘッド１０３Ｋ，１０３Ｙ，１０３Ｍ，１０３Ｃは、ビットマップデータに対応したパターンで発光して感光体ドラム１３２Ｋ，１３２Ｙ，１３２Ｍ，１３２Ｃをそれぞれ露光し、これにより感光体ドラム１３２Ｋ，１３２Ｙ，１３２Ｍ，１３２Ｃの表面にそれぞれ静電潜像を形成する。現像ローラ１３４Ｋ，１３４Ｙ，１３４Ｍ，１３４Ｃは、感光体ドラム１３２Ｋ，１３２Ｙ，１３２Ｍ，１３２Ｃ上の静電潜像にそれぞれ現像剤を付着させて現像剤像を形成する。そして、転写ローラ１０５Ｋ，１０５Ｙ，１０５Ｍ，１０５Ｃは、図３の転写バイアス発生回路３５０Ｋ，３５０Ｙ，３５０Ｍ，３５０Ｃからそれぞれ転写バイアスの印加を受けて、感光体ドラム１３２Ｋ，１３２Ｙ，１３２Ｍ，１３２Ｃ上の４色（ブラック、イエロー、マゼンタ及びシアン）の現像剤像を転写ベルト１０８上の記録媒体１１０の表面に転写する。その後、定着器１１８は、記録媒体１１０上の４色の現像剤像を当該記録媒体１１０に定着させた後、ガイド１１９に排出する。
【００６４】
次に、高圧電源装置３０１の動作を詳細に説明する。
【００６５】
図３及び図４に示したように、高圧電源装置３０１は、４チャネル分の転写バイアス発生回路３５０Ｋ，３５０Ｙ，３５０Ｍ，３５０Ｃと高圧制御部２６０Ｋ，２６０Ｙ，２６０Ｍ，２６０Ｃとを有しているが、上述の通り、転写バイアス発生回路３５０Ｋ，３５０Ｙ，３５０Ｍ，３５０Ｃは同じ基本構成を有し、高圧制御部２６０Ｋ，２６０Ｙ，２６０Ｍ，２６０Ｃも同じ基本構成を有しているので、以下、主にブラック画像用の高圧制御部２６０Ｋ及び転写バイアス発生回路３５０Ｋの動作について説明する。
【００６６】
画像形成装置１００の電源投入後、プリンタエンジン制御部２５３は、Ｌレベルのリセット信号３０９を高圧制御回路２６０のリセット端子ＲＳＴに入力させて高圧制御回路２６０をリセット（初期状態に設定）する。高圧制御回路２６０では、Ｌレベルのリセット信号３０９に応じて各種レジスタの値が初期化される。
【００６７】
次に、プリンタエンジン制御部２５３は、各々が８ビットのデータ信号３１１Ｋ，３１１Ｙ，３１１Ｍ，３１１Ｃを図４の高圧制御部２６０Ｋ，２６０Ｙ，２６０Ｍ，２６０Ｃにそれぞれ供給する。これらデータ信号３１１Ｋ，３１１Ｙ，３１１Ｍ，３１１Ｃは、たとえば、０ボルト〜１０ｋＶの目標電圧に対応する００ｈｅｘ〜ＦＦｈｅｘの目標値を表すものである。画像形成装置１００のイニシャル動作時には、プリンタエンジン制御部２５３は、圧電トランスをアイドリング状態で駆動させるために目標値００ｈｅｘのデータ信号３１１Ｋ，３１１Ｙ，３１１Ｍ，３１１Ｃを供給する。イニシャル動作完了後の画像形成時には、プリンタエンジン制御部２５３は、感光体ドラム１３２Ｋ，１３２Ｙ，１３２Ｍ，１３２Ｃ上の現像剤像を転写させるために必要な目標電圧（たとえば、１ｋＶ〜８ｋＶ）に対応する１Ａｈｅｘ〜ＣＣｈｅｘの範囲内の目標値のデータ信号３１１Ｋ，３１１Ｙ，３１１Ｍ，３１１Ｃを供給する。
【００６８】
また、プリンタエンジン制御部２５３は、画像形成装置１００のイニシャル動作時に転写ベルト１０８を駆動させる期間に所定のタイミングで出力制御信号３１０の論理レベルをＨレベルにする。また、記録媒体１１０が転写ローラ１０５Ｋと感光体ドラム１３２Ｋとの間の領域（ニップ部）、転写ローラ１０５Ｙと感光体ドラム１３２Ｙとの間の領域（ニップ部）、転写ローラ１０５Ｍと感光体ドラム１３２Ｍとの間の領域（ニップ部）及び転写ローラ１０５Ｃと感光体ドラム１３２Ｃとの間の領域（ニップ部）をそれぞれ通過する時にも、プリンタエンジン制御部２５３は、現像剤像を転写させるために所定のタイミングで出力制御信号３１０の論理レベルをＨレベルにする。このとき、プリンタエンジン制御部２５３は、媒体検出センサ１４０による検出結果と記録媒体１１０の搬送速度とに基づいて、記録媒体１１０が現像器１０２Ｋ，１０２Ｙ，１０２Ｍ，１０２Ｃの各々のニップ部に到達する時間を算出することができる。
【００６９】
高圧制御回路２６０は、出力制御信号３１０の論理レベルがＨレベルに変化すると、直ちに出力端子ＯＵＴ＿Ｋ，ＯＵＴ＿Ｙ，ＯＵＴ＿Ｍ，ＯＵＴ＿Ｃから駆動パルス３１２Ｋ，３１２Ｙ，３１２Ｍ，３１２Ｃの出力を開始する。圧電トランス駆動回路３０３Ｋ，３０３Ｙ，３０３Ｍ，３０３Ｃは、これら駆動パルス３１２Ｋ，３１２Ｙ，３１２Ｍ，３１２Ｃに応じてＤＣ電源３０２に対してスイッチング動作し、圧電トランス３０４Ｋ，３０４Ｙ，３０４Ｍ，３０４Ｃの１次側電極に半波正弦波の正電圧を印加する。これにより、圧電トランス３０４Ｋ，３０４Ｙ，３０４Ｍ，３０４Ｃの２次側電極から正弦波（交流）の変圧電圧が出力される。整流回路３０５Ｋ，３０５Ｙ，３０５Ｍ，３０５Ｃは、入力された交流の変圧電圧を整流し平滑化して出力電圧を生成する。これら出力電圧は、負荷３０６Ｋ，３０６Ｙ，３０６Ｍ，３０６Ｃを構成する転写ローラ１０５Ｋ，１０５Ｙ，１０５Ｍ，１０５Ｃの軸部に印加される。
【００７０】
一方、電圧変換回路３０７Ｋ，３０７Ｙ，３０７Ｍ，３０７Ｃは、出力電圧の振幅をたとえば０ボルト〜３．３ボルトの範囲内の振幅を持つアナログ電圧信号３１４Ｋ，３１４Ｙ，３１４Ｍ，３１４Ｃに変換し、これらアナログ電圧信号３１４Ｋ，３１４Ｙ，３１４Ｍ，３１４Ｃを高圧制御回路２６０のＡ／Ｄ変換用の入力端子ＡＩＮ＿Ｋ，ＡＩＮ＿Ｙ，ＡＩＮ＿Ｍ，ＡＩＮ＿Ｃにそれぞれ入力させる。高圧制御回路２６０は、これらアナログ電圧信号３１４Ｋ，３１４Ｙ，３１４Ｍ，３１４Ｃをディジタル電圧信号に変換して出力電圧を目標電圧へ追従させる駆動周波数制御のために使用する。
【００７１】
高圧制御部２６０Ｋでは、図５の比較器５１０は、ディジタル電圧信号３１４Ｄで表される実測値が目標値よりも小さいとき（実測値＜目標値）は、Ｈレベル信号を演算器５０８に出力する。このとき、演算器５０８は、テーブルレジスタ５０４の８ビット出力を用いて、分周比データＦＤの１９ビットＦＤ［１８：０］の値を段階的に上昇させる。これにより、パルス生成回路５１３は、スイッチング周波数が段階的に低下する駆動パルスを出力するので、駆動周波数は段階的に低下する。図７に示されるように、駆動周波数が高くなるほど、低い電圧が出力される。
【００７２】
図５の比較器５１０は、実測値が目標値以上となると（実測値≧目標値）、Ｌレベル信号を演算器５０８に出力する。このとき、演算器５０８は、テーブルレジスタ５０４の８ビット出力を用いて、分周比データＦＤの１９ビットＦＤ［１８：０］の値を段階的に低下させる。これにより、パルス生成回路５１３は、スイッチング周波数が段階的に上昇する駆動パルスを出力するので、駆動周波数は徐々に上昇する。その後、実測値が目標値を下回ると、演算器５０８は、分周比データＦＤの１９ビットＦＤ［１８：０］の値を段階的に上昇させるので、駆動周波数は徐々に低下する。このように、出力電圧が目標電圧に到達した後は、出力電圧が目標電圧に追従するように駆動周波数が変化することになる。上述したように、本実施の形態のパルス生成回路５１３は、分周比小数部ＦＤ［９：０］を誤差として累積し、累積誤差がしきい値を超えたときに分周比整数部ＦＤ［１８：１０］の値を一時的に増加させるので、分周比整数部ＦＤ［１８：１０］だけで実現される分解能よりも高い分解能で駆動周波数を制御することができる。したがって、高圧制御部２６０Ｋは、定電圧となるように出力電圧を安定化させることが可能である。
【００７３】
たとえば、分周器５１７の出力の２１０パルス期間（＝１０２４パルス期間）中、１９ビットレジスタ５１４に格納される１９ビット値が変化せず、１０２４パルス期間中に１回のオーバフローが生じた場合を考える。この場合、分周比整数部ＦＤ［１８：１０］の値をＦＤｉとし、分周比少数部ＦＤ［９：０］の値をＦＤｄとすれば、分周セレクタ５１６から出力される９ビット分周比値の平均値はほぼ、ＦＤｉ＋ＦＤｄ／１０２４、となる。
【００７４】
より一般的には、２１０パルス期間（＝１０２４パルス期間）中、１９ビットレジスタ５１４に格納される１９ビット値が変化せず、１０２４パルス期間中にＫ（＝１０２４−Ｍ）回のオーバフローが発生した場合を考える。ここで、Ｍは、１０２４以下の非負整数である。この場合、分周セレクタ５１６から出力される９ビット分周比値の平均値は、次式で表される。
｛ＦＤｉ×Ｍ＋（ＦＤｉ＋１）×（１０２４−Ｍ）｝／１０２４
＝ＦＤｉ＋Ｋ／１０２４
【００７５】
ここで、Ｋは、分周比データＦＤの下位１０ビット値すなわち分周比少数部ＦＤ［９：０］の値とほぼ等しいものと考えることができる。この式は、１９ビットレジスタ５０７に格納されている１９ビット値（分周比データＦＤの値）が変化しない場合の結果であるが、たとえ１０２４パルス期間中に１９ビット値が変化する場合でも、上式の左辺の単位時間当たりの平均値は、ＦＤｉ＋ＦＤｄ／１０２４の単位時間当たりの平均値とほぼ等しくなることが確認されている。したがって、本実施の形態のパルス生成回路５１３は、分周比少数部ＦＤ［９：０］の値ＦＤｄを分周比値の平均値に反映されるので、分周比整数部ＦＤ［１８：１０］の値ＦＤｉだけを用いた場合と比べて、より高い分解能で駆動周波数を制御することができる。
【００７６】
図１２は、駆動周波数に対応する出力電圧の値を例示する図（テーブル）である。図１２には、駆動周波数に対応する分周比整数部ＦＤ［１８：１０］の値も１６進数で示されている。
【００７７】
次に、図１３を参照しつつ、演算器５０８による制御方法の一例を詳細に説明する。図１３は、演算器５０８による制御方法の手順を概略的に示すフローチャートである。なお、図１３の手順は、フローチャートで示されているが、たとえば、ハードウエア記述言語（ＨＤＬ：Ｈａｒｄｗａｒｅ  Ｄｅｓｃｒｉｐｔｉｏｎ  Ｌａｎｇｕａｇｅ）などの論理記述言語を用いて設計されたハードウェアにより実現され得る。
【００７８】
図１３の手順が開始される前に、周期値レジスタ５０７にカウント周期値が設定される。カウント周期値としては、たとえば、クロック周波数５０ＭＨｚに対して１６進数で１Ｂ５８ｈｅｘ（１０進数で７０００）の値を設定すればよい。タイマ回路５０６は、このカウント周期値を用いて１４０μ秒のパルス周期を持つパルス信号をＡＤＣ５００と演算器５０８とに出力するので、ＡＤＣ５００は、１４０μ秒周期にてＡ／Ｄ変換を実行してディジタル電圧信号３１４Ｄを比較器５１０に供給する。演算器５０８は、１４０μ秒周期のパルス信号と同期してディジタル演算を実行する。
【００７９】
図１３を参照すると、演算器５０８は、リセット端子ＲＳＴにＨレベルのリセット信号３０９が入力されると、この入力に応じて１９ビットレジスタ５１４に分周比データＦＤの初期値を記憶させる（ステップＳ６０１）。具体的には、分周比データＦＤの上位９ビットすなわち分周比整数部ＦＤ［１８：１０］の初期値として、駆動周波数範囲の上限ｆｓｔａｒｔに対応する１１６ｈｅｘが設定され、分周比データＦＤの下位１０ビットすなわち分周比少数部ＦＤ［９：０］の初期値として０００ｈｅｘが設定される。結果として、分周比データＦＤの初期値（１９ビット値）として４５８００ｈｅｘが１９ビットレジスタ５１４に設定される。
【００８０】
その後、演算器５０８は、比較器５１０からパルスエッジが入力されるまで待機する（ステップＳ６０２のＮＯ）。比較器５１０からパルスエッジが入力されると（ステップＳ６０２のＹＥＳ）、演算器５０８は当該パルスエッジを検出して、比較器５１０からの入力信号の論理レベルがＨレベルか否かを判定する（ステップＳ６０３）。
【００８１】
実測値が目標値未満のときは、比較器５１０からの入力信号の論理レベルがＨレベルであると判定される（ステップＳ６０３のＹＥＳ）。この場合、演算器５０８は、１９ビットレジスタ５１４に格納されている分周比データＦＤの現在値（１９ビット値）にテーブルレジスタ５０４の出力値を加算して新たな分周比データを生成する（ステップＳ６０４）。
【００８２】
次いで、演算器５０８は、分周比整数部ＦＤ［１８：１０］の値ＦＤｉが周波数ｆｅｎｄに対応する上限値ＦＤｅ（＝１Ｃ６ｈｅｘ）を超えたか否かを判定する（ステップＳ６０８）。値ＦＤｉが上限値ＦＤｅを超えていない場合（ステップＳ６０８のＮＯ）、ステップＳ６１２に手順が移行する。値ＦＤｉが上限値ＦＤｅを超えた場合（ステップＳ６０８のＹＥＳ）には、演算器５０８は、分周比データＦＤの分周比整数部ＦＤ［１８：１０］の値ＦＤｉを上限値ＦＤｅ（＝１Ｃ６ｈｅｘ）に設定し且つ分周比少数部ＦＤ［９：０］の値ＦＤｄを３ＦＦｈｅｘに設定して新たな分周比データを生成し（ステップＳ６１０）、この新たな分周比データＦＤを１９ビットレジスタ５１４に記憶させる（ステップＳ６１２）。これにより、下限周波数ｆｅｎｄを超えて駆動周波数制御がなされることが防止される。
【００８３】
他方、実測値が目標値以上となったときは、上記ステップＳ６０３で、比較器５１０からの入力信号の論理レベルがＬレベルと判定される（ステップＳ６０３のＮＯ）。この場合、演算器５０８は、１９ビットレジスタ５１４に格納されている分周比データＦＤの現在値（１９ビット値）からテーブルレジスタ５０４の出力値を減算して新たな分周比データを生成する（ステップＳ６０５）。
【００８４】
次いで、演算器５０８は、新たな分周比データＦＤの分周比整数部ＦＤ［１８：１０］の値ＦＤｉが周波数ｆｓｔａｒｔに対応する下限値ＦＤｓ（＝１１６ｈｅｘ）を下回ったか否かを判定する（ステップＳ６０９）。値ＦＤｉが下限値ＦＤｓを下回っていない場合（ステップＳ６０９のＮＯ）、ステップＳ６１２に手順が移行する。値ＦＤｉが下限値ＦＤｓを下回った場合（ステップＳ６０９のＹＥＳ）には、演算器５０８は、分周比データＦＤの分周比整数部ＦＤ［１８：１０］の値ＦＤｉを下限値ＦＤｓ（＝１１６ｈｅｘ）に設定し且つ分周比少数部ＦＤ［９：０］の値ＦＤｄを０００ｈｅｘに設定して新たな分周比データを生成し（ステップＳ６１１）、この新たな分周比データＦＤを１９ビットレジスタ５１４に記憶させる（ステップＳ６１２）。これにより、上限周波数ｆｓｔａｒｔを超えた駆動周波数制御がなされることが確実に防止される。ステップＳ６１２の後は、ステップＳ６０２に手順が戻る。
【００８５】
本実施の形態のテーブルレジスタ５３０には、図１１に示される出力値として、パワーＭＯＳＦＥＴ４０２のオン期間に対応したパルス幅を示す９ビットの制御値が格納されている。分周器５１７は、内蔵カウンタを用いて、この制御値に対応するパルス幅を持つ駆動パルス３１２Ｋを生成することができる。したがって、パルス生成回路５１３は、パワーＭＯＳＦＥＴ４０２の制御端子（ゲート）に印加される駆動パルスの周波数（スイッチング周波数）に応じて駆動パルス３１２Ｋのパルス幅を変化させることにより駆動パルス３１２Ｋのオン・デューティ比を変化させることができる。
【００８６】
図１１に示されるように、テーブルレジスタ５３０には、分周比の値に相当する入力値が大きいほど、駆動パルスのパルス幅に相当する出力値が大きくなり、分周比の値に相当する入力値が小さいほど、駆動パルスのパルス幅に相当する出力値が小さくなる。言い換えれば、入力値と出力値とが互いに正比例の関係を有している。したがって、パルス生成回路５１３は、スイッチング周波数が高いほど、パワーＭＯＳＦＥＴ４０２のオン期間を短くするパルス幅を有する駆動パルス３１２Ｋを生成し、スイッチング周波数が低いほど、パワーＭＯＳＦＥＴ４０２のオン期間を長くするパルス幅を有する駆動パルス３１２Ｋを生成する。これにより、たとえば約１４０ｋＨｚ以上の高い駆動周波数にて圧電トランス３０４Ｋ，３０４Ｙ，３０４Ｍ，３０４Ｃを駆動しようとする場合でも、ドレイン電位が０ボルトである時点でパワーＭＯＳＦＥＴ４０２をオン状態にするゲート電圧を供給することができるので、パワーＭＯＳＦＥＴ４０２の故障や動作不良を回避することができる。
【００８７】
図１４（Ａ）〜（Ｃ），図１５（Ａ）〜（Ｃ），図１６（Ａ）〜（Ｃ），図１７（Ａ）〜（Ｃ），図１８（Ａ）〜（Ｃ）及び図１９は、駆動周波数とパワーＭＯＳＦＥＴ４０２のドレイン電圧（ノードＮｇの電位）との関係を示す測定結果である。各測定結果のグラフに駆動周波数の値が示されている。駆動周波数が共振周波数に近い１０９．１７ｋＨｚでは、ドレイン電圧の波形は、半波正弦波となり、トレイン電位の０Ｖボルト期間が長くなる。一方、駆動周波数が高くなり、約１４７．９３ｋＨｚとなると正弦波に近づきトレイン電位の０ボルト期間が短くなる。また、図２０は、図１４（Ａ）〜（Ｃ），図１５（Ａ）〜（Ｃ），図１６（Ａ）〜（Ｃ），図１７（Ａ）〜（Ｃ），図１８（Ａ）〜（Ｃ）及び図１９の測定結果から得られたドレイン電圧の１周期に占める０ボルト期間の割合（単位：パーセント）を駆動周波数毎に示す図である。図２０のテーブルに示されるように、駆動周波数が低くなるほど、ドレイン電圧の０ボルト期間の割合が増大することが分かる。
【００８８】
パワーＭＯＳＦＥＴ４０２の動作マージンを確実に確保する観点からは、パワーＭＯＳＦＥＴ４０２のオン期間は、前記０ボルト期間以下であり且つ０ボルト期間の２／３以上の範囲内であることが望ましい。当該オン期間が０ボルト期間の２／３より短くなると、ドレイン電位がパワーＭＯＳＦＥＴ４０２のオフ期間中に上昇してしまい、パワーＭＯＳＦＥＴ４０２に過電流が流れて破壊される場合がある。一方、当該オン期間が０ボルト期間より長いと、ドレイン電位が立ち下がる前にパワーＭＯＳＦＥＴ４０２がオン状態に遷移する。図２１（Ａ），（Ｂ）は、比較例のドレイン電位、ドレイン側電流（ノードＮｇを流れる電流）及びゲート電位の測定結果を示すグラフである。図２１（Ａ）は、駆動周波数１１０．６２ｋＨｚ、オン・デューティ比１５％の場合のグラフであり、図２１（Ｂ）は、駆動周波数１４７．９３ｋＨｚ、オン・デューティ比５０％の場合のグラフである。図２１（Ａ），（Ｂ）の場合には、パワーＭＯＳＦＥＴ４０２に過電流が流れて動作不良になることが確認された。特に、図２１（Ａ）の場合には、ドレイン電圧が０ボルトになる前にパワーＭＯＳＦＥＴ４０２がオン状態に遷移し、パワーＭＯＳＦＥＴ４０２が動作不良となった。
【００８９】
一方、図２２（Ａ），（Ｂ）は、本実施の形態の制御方法で生成されたドレイン電位、ドレイン側電流（ノードＮｇを流れる電流）及びゲート電位の測定結果を示すグラフである。図２２（Ａ）は、駆動周波数１４７．９３ｋＨｚ、オン・デューティ比１５％の場合のグラフであり、図２２（Ｂ）は、駆動周波数１０８．７０ｋＨｚ、オン・デューティ比４５％の場合のグラフである。図２２（Ａ），（Ｂ）に示されるように、駆動周波数１４７．９３ｋＨｚではパワーＭＯＳＦＥＴ４０２への駆動パルスのオン・デューティは１５％となり、１０８．７０ｋＨｚではオン・デューティ４５％となり、パワーＭＯＳＦＥＴ４０２の動作マージンを確保することができ、消費電力を削減することができる。
【００９０】
図２３は、図２０の結果（ドレイン電位０Ｖ割合）が実線でプロットされたグラフである。図２３では、ドレイン電位０Ｖ割合を２／３倍した結果も破線でプロットされている。また、一点鎖線に例示されるように、実線と破線との間の領域でオン・デューティ比を制御することが望ましい。これにより、パワーＭＯＳＦＥＴ４０２の動作マージンを確実に確保することができる。
【００９１】
以上説明したように実施の形態１では、スイッチング素子であるパワーＭＯＳＦＥＴ４０２に対するスイッチング周波数（ひいては、圧電トランスに対する駆動周波数）に応じて駆動パルスのオン・デューティ比を可変としたことにより、常に効率の良いオン・デューティ比を選択することができる。よって、パワーＭＯＳＦＥＴ４０２の動作マージンを確保し、消費電力を削減することができる。
【００９２】
実施の形態２．
次に、本発明に係る実施の形態２について説明する。実施の形態２の画像形成装置の構成は、高圧制御回路の構成を除いて、上記実施の形態１の画像形成装置１００の構成と同じである。
【００９３】
図２４は、実施の形態２のブラック画像用の高圧制御部２６０ＫＢの基本構成を示す図である。本実施の形態のイエロー画像用、マゼンタ画像用及びシアン画像用の他の高圧制御部の基本構成は、図２４の基本構成と同じであるため、その詳細な説明を省略する。本実施の形態の高圧制御部２６０ＫＢの構成は、図２４に示されるパルス生成回路５１３Ｂ内の演算器５３１を除いて、上記実施の形態１の高圧制御部２６０Ｋの構成（図５）と同じである。
【００９４】
演算器５３１は、分周比に対応するパルス幅を示す制御値を算出する機能を有する。図２５は、制御値を算出する手順の一例を概略的に示すフローチャートである。図２５に示されるように、演算器５３１は、９ビットＩＮ［８：０］の値が入力されると、ＩＮ［８：０］と、ＩＮ［８：０］を２ビットだけ右シフトして１／４倍にした値とを加算することで中間値Ａを得る（ステップＳ８０１）。次いで、演算器５３１は、中間値Ａから所定値（＝３７０（１０進数））を減算することで制御値Ｂを得る（ステップＳ８０２）。そして、演算器５３１は、この制御値Ｂを９ビット値として出力する（ステップＳ８０３）。
【００９５】
以上に説明したように、実施の形態２の演算器５３１は、入力値と正比例の関係にある制御値を演算により得て分周器５１７に出力することができる。また、スイッチング素子であるパワーＭＯＳＦＥＴ４０２に対するスイッチング周波数（ひいては、圧電トランスに対する駆動周波数）に応じて駆動パルスのオン・デューティ比を可変としたことにより、常に効率の良いオン・デューティ比を選択することができる。よって、パワーＭＯＳＦＥＴ４０２の動作マージンを確保し、消費電力を削減することができる。
【００９６】
なお、制御値Ｂは、実質的に１次の多項式を用いて演算された結果であるが、これに限定されず、２次以上の高次の多項式を用いて演算された結果を出力するように演算器５３１の構成を変更してもよい。演算に使用される係数や定数を不揮発性メモリなどの記憶手段に書き換え可能に保持して利用することも可能である。
【００９７】
実施の形態１，２の変形例．
以上、図面を参照して本発明に係る種々の実施の形態について述べたが、これらは本発明の例示であり、上記以外の様々な形態を採用することもできる。たとえば、上記実施の形態１〜３の画像形成装置は、いわゆるカラータンデム方式の画像形成装置であるが、実施の形態１〜３の高圧電源装置は、モノクロ方式の画像形成装置にも適用することが可能である。また、実施の形態１〜３の高圧電源装置は、帯電工程や現像工程などの転写工程以外のバイアス源にも適用することが可能である。
【００９８】
また、圧電トランス３０４Ｋ，３０４Ｙ，３０４Ｍ，３０４Ｃの種類や１次側の駆動回路構成によって圧電トランス３０４Ｋ，３０４Ｙ，３０４Ｍ，３０４Ｃの共振特性は異なるので、パワーＭＯＳＦＥＴ４０２に供給すべき駆動パルスのオン・デューティ比は、共振特性に応じて変える必要がある。
【００９９】
さらに、上記高圧制御回路２６０の構成の全部または一部は、ハードウェアで実現されてもよいし、あるいは、ＣＰＵ（中央演算装置）などのプロセッサに処理を実行させるプログラムで実現されてもよい。また、高圧制御回路２６０は、特定の用途向けに複数機能の回路を１つにまとめた集積回路であるエーシック（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ、ＡＳＩＣ）、あるいは、ユーザが独自の論理回路を書き込むことができるゲートアレイの一種であるフィールド・プログラマブル・ゲート・アレイ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ、ＦＰＧＡ）により構成されてもよい。
【符号の説明】
【０１００】
１００  画像形成装置、  １０２Ｋ，１０２Ｙ，１０２Ｍ，１０２Ｃ  現像器、  １０３Ｋ，１０３Ｙ，１０３Ｍ，１０３Ｃ  ＬＥＤヘッド（露光部）、  １０４Ｋ，１０４Ｙ，１０４Ｍ，１０４Ｃ  トナーカートリッジ（現像剤収容体）、  １０５Ｋ，１０５Ｙ，１０５Ｍ，１０５Ｃ  転写ローラ、  １０６  駆動ローラ、  １０７  従動ローラ、  １０８  転写ベルト、  １１０  記録媒体、  １１１  クリーニングブレード、  １１２  クリーナー容器、  １１３  カセット、  １１４  ホッピングローラ、  １１５  ガイド、  １１６，１１７  レジストローラ、  １１８  定着器、  １１８Ａ  定着ローラ、  １１８Ｂ  加圧ローラ、  １１９  ガイド、  １２０  トレー、  １３２Ｋ，１３２Ｙ，１３２Ｍ，１３２Ｃ  感光体ドラム、  １３３Ｋ，１３３Ｙ，１３３Ｍ，１３３Ｃ  供給ローラ、  １３４Ｋ，１３４Ｙ，１３４Ｍ，１３４Ｃ  現像ローラ、  １３５Ｋ，１３５Ｙ，１３５Ｍ，１３５Ｃ  現像ブレード、  １３６Ｋ，１３６Ｍ，１３６Ｙ，１３６Ｃ  帯電ローラ、  １３７Ｋ，１３７Ｙ，１３７Ｍ，１３７Ｃ  クリーニングブレード、  １４０  媒体検出センサ、  １５０  サーミスタ、  １５１  定着器ヒータ（熱源）、  ２００  制御回路、  ２５０  ホストインタフェース部、  ２５１  画像処理部、  ２５２  ＬＥＤヘッドインタフェース部、  ２５３  プリンタエンジン制御部、  ２５４  ホッピングモータ、  ２５５  レジストモータ、  ２５６  ベルトモータ、  ２５７  定着器ヒータ用モータ、  ２５８  ドラムモータ、  ２６０  高圧制御回路、  ２６０Ｋ，２６０ＫＢ  高圧制御部、  ２６１  帯電バイアス発生部、  ２６２  現像バイアス発生部、  ２６３  転写バイアス発生部、  ３０１  高圧電源装置、  ３０２  ＤＣ電源、  ３０３Ｋ，３０３Ｙ，３０３Ｍ，３０３Ｃ  圧電トランス駆動回路、  ３０４Ｋ，３０４Ｙ，３０４Ｍ，３０４Ｃ  圧電トランス、  ３０５Ｋ，３０５Ｙ，３０５Ｍ，３０５Ｃ  整流回路、  ３０６Ｋ，３０６Ｙ，３０６Ｍ，３０６Ｃ  負荷、  ３０７Ｋ，３０７Ｙ，３０７Ｍ，３０７Ｃ  電圧変換回路、  ３１０  出力制御信号、  ３１１Ｋ，３１１Ｙ，３１１Ｍ，３１１Ｃ  データ信号、  ３１２Ｋ，３１２Ｙ，３１２Ｍ，３１２Ｃ  駆動パルス、  ３１４Ｋ，３１４Ｙ，３１４Ｍ，３１４Ｃ  アナログ電圧信号、  ３１４Ｄ  ディジタル電圧信号、  ３４０  シリアル通信手段、  ３５０Ｋ，３５０Ｙ，３５０Ｍ，３５０Ｃ  転写バイアス発生回路、  ４０１  オートトランス、  ４０２  Ｎチャネル型パワーＭＯＳＦＥＴ、  ４０３，４０８，４０９，４１０  抵抗素子、  ４０４，４０７，４１２  コンデンサ、  ４０５，４０６  高耐圧整流ダイオード、  ４１３  オペアンプ、  ４１８  電源、  ４１９  水晶発振器、  ５００  Ａ／Ｄ変換器（ＡＤＣ）、  ５０４  テーブルレジスタ、  ５０６  タイマ回路、  ５０７  周期値レジスタ、  ５０８  演算器、  ５１０  比較器、  ５１３，５１３Ｂ  パルス生成回路、  ５１４  １９ビットレジスタ、  ５１５  加算器、  ５１６  分周セレクタ、  ５１７  分周器、  ５１８  誤差保持レジスタ回路、  ５１９  出力セレクタ、  ５２０  下限値レジスタ、  ５２１  上限値レジスタ、  ５３０  テーブルレジスタ，  ５３１  演算器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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