(57)【特許請求の範囲】
【請求項１】
複数の第１配線が積層されて形成され、該第１配線が第１方向に沿って設けられた複数の第１領域と、複数の前記第１配線上に前記第１方向に直交する第２方向に第１コンタクトプラグが形成される第２領域とを含む第１配線群と、
各々が前記第２方向に沿って設けられた複数の第２配線と、
前記第２配線の側面に形成され、且つ前記第１配線に接続された抵抗変化層を含むメモリセルと
を具備し、前記第１配線は前記第２方向に沿って積層され、
前記第２領域において、前記第１配線群は階段部を有し、該階段部は、複数の階段面を有し、前記階段面は前記第１、第２方向に直交する第３方向に沿って設けられ、前記第１コンタクトプラグが前記階段面上に形成され、
隣接する前記階段面の高さは、前記第２方向で隣接する２層の前記第１配線の上面間の距離の少なくとも２倍、異なり、
前記第１コンタクトプラグは、前記第１の領域に隣接する前記第２領域において、前記第１コンタクトプラグの下端に接続し前記第２方向に延在する第２コンタクトプラグを通じて、周辺回路に接続される
ことを特徴とする記憶装置。
【請求項２】
前記メモリセルが配列された複数のメモリセル領域と、
前記第１配線群の前記第２領域が設けられ、前記第１コンタクトプラグによって前記第１配線と前記周辺回路が接続される接続領域と
を更に備え、前記接続領域は、隣接する前記メモリセル領域間に設けられる
ことを特徴とする請求項１記載の記憶装置。
【請求項３】
前記接続領域は、前記第１方向に沿って並ぶ前記メモリセル領域間に設けられる
ことを特徴とする請求項２記載の記憶装置。
【請求項４】
前記第１配線群の前記第２領域の側面に形成された第１絶縁膜を更に備える
ことを特徴とする請求項１記載の記憶装置。
【請求項５】
前記第１配線群の前記第１領域を被覆する第２絶縁膜を更に備え、
前記第１絶縁膜は、前記第２絶縁膜に対するエッチング選択比の大きい材料を用いて形成される
ことを特徴とする請求項４記載の記憶装置。
【請求項６】
複数のメモリセル領域と、
隣接する前記メモリセル領域間に設けられた接続領域と
を具備し、前記メモリセル領域は、
第１方向に沿って形成された複数の第１配線を含み、該複数の第１配線が、前記第１方向と直交する第２方向に、第１絶縁膜を介在して積層された第１配線群と、
前記第２方向に沿って設けられた第２配線と、
前記第２配線の側面に形成され、且つ前記第１配線に接続された抵抗変化層を含むメモリセルとを備え、前記接続領域は、
前記第２方向に、第２絶縁膜を介在して積層された複数の第３配線を含み、該第３配線が前記第１配線と接続された第３配線群と、
前記第３配線を、周辺回路に接続する第１コンタクトプラグと
を備え、前記第３配線群は階段部を有し、該階段部は、複数の階段面を有し、前記階段面は前記第１、第２方向に直交する第３方向に沿って設けられ、前記第１コンタクトプラグが前記階段面上に形成され、該階段部の段差は、前記第３配線２層と前記第２絶縁膜２層の和以上の高さを有し、
前記第１コンタクトプラグは、前記接続領域において、前記第１コンタクトプラグの下端に接続し前記第２方向に延在する第２コンタクトプラグを通じ前記周辺回路に接続される
ことを特徴とする記憶装置。
【請求項７】
前記第３配線群の側面に形成された第３絶縁膜を更に備える
ことを特徴とする請求項６記載の記憶装置。
【請求項８】
前記第１コンタクトプラグは、前記第３絶縁膜によって、前記第３配線群の側面の前記第３配線と離隔される
ことを特徴とする請求項７記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は記憶装置に関する。
【背景技術】
【０００２】
近年、ダイオードに代表される非オーミック素子と抵抗変化材料とでメモリセルが形成される、ＲｅＲＡＭ（Resistive RAM）と呼ばれるメモリが提案されている。ＲｅＲＡＭのメモリセルは、ＭＯＳＦＥＴを使用しない。従って、従来のトレンドを上回る高集積化が可能であると、期待されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第８，０８４，８３０号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
集積度を向上出来る記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態の記憶装置は、第１配線群と、第２配線と、メモリセルとを具備する。第１配線群は、複数の第１配線が積層されて形成され、該第１配線が第１方向に沿って設けられた複数の第１領域と、複数の前記第１配線上に第１コンタクトプラグが形成される第２領域とを含む。第２配線の各々は、前記第１方向と直交する第２方向に沿って設けられる。メモリセルは、前記第２配線の側面に形成され、且つ前記第１配線に接続された抵抗変化層を含む。前記第１配線は前記第２方向に沿って積層される。前記第２領域において、前記第１配線群は階段部を有し、該階段部は、複数の階段面を有し、前記階段面は前記第１、第２の方向に直交する第３の方向に沿って設けられ、前記第１コンタクトプラグが前記階段面上に形成され、隣接する前記階段面の高さは、前記第２方向で隣接する２層の前記第１配線の上面間の距離の少なくとも２倍、異なり、前記第１コンタクトプラグは、前記第1の領域に隣接する前記第２領域において、前記第１プラグの下端に接続し前記第２方向に延在する第２コンタクトプラグを通じて、周辺回路に接続される。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係るメモリセルアレイの斜視図。
【図２】第１実施形態に係るメモリセルアレイの断面図。
【図３】第１実施形態に係るメモリセルアレイの平面図。
【図４】第１実施形態に係るメモリセルアレイの平面図。
【図５】第１実施形態に係るフックアップ領域の斜視図。
【図６】第１実施形態に係るフックアップ領域の平面図。
【図７】第１実施形態に係るワード線階段部の模式図。
【図８】第１実施形態に係るワード線階段部の模式図。
【図９】第１実施形態に係る記憶装置のブロック図。
【図１０】第１実施形態に係るメモリセルアレイの回路図。
【図１１】第１実施形態に係る記憶装置の外観図。
【図１２】第１実施形態に係る記憶装置の動作時のバイアスを示すダイアグラム。
【図１３】第１実施形態に係るメモリセルアレイの断面図。
【図１４】第１実施形態に係るメモリセルアレイの平面図。
【図１５】第１実施形態に係るメモリセルアレイの平面図。
【図１６】第２実施形態に係るメモリセル領域の製造工程を示す斜視図。
【図１７】第２実施形態に係るメモリセル領域の製造工程を示す斜視図。
【図１８】第２実施形態に係るメモリセル領域の製造工程を示す斜視図。
【図１９】第２実施形態に係るメモリセル領域の製造工程を示す斜視図。
【図２０】第２実施形態に係るメモリセル領域の製造工程を示す斜視図。
【図２１】第２実施形態に係るメモリセル領域の製造工程を示す斜視図。
【図２２】第２実施形態に係るメモリセル領域の製造工程を示す斜視図。
【図２３】第２実施形態に係るメモリセル領域の製造工程を示す斜視図。
【図２４】第２実施形態に係るメモリセル領域の製造工程を示す斜視図。
【図２５】第２実施形態に係るメモリセル領域の製造工程を示す斜視図。
【図２６】第２実施形態に係るメモリセル領域の製造工程を示す斜視図。
【図２７】第２実施形態に係るメモリセル領域の製造工程を示す斜視図。
【図２８】第２実施形態に係るフックアップ領域の製造工程を示す斜視図。
【図２９】図２８の平面図。
【図３０】第２実施形態に係るフックアップ領域の製造工程を示す斜視図。
【図３１】図３０の平面図。
【図３２】第２実施形態に係るフックアップ領域の製造工程を示す斜視図。
【図３３】図３２の平面図。
【図３４】第２実施形態に係るフックアップ領域の製造工程を示す斜視図。
【図３５】図３４の平面図。
【図３６】第２実施形態に係るフックアップ領域の製造工程を示す斜視図。
【図３７】図３６の平面図。
【図３８】第２実施形態に係るフックアップ領域の製造工程を示す斜視図。
【図３９】図３８の平面図。
【図４０】第２実施形態に係るフックアップ領域の製造工程を示す斜視図。
【図４１】第２実施形態に係るフックアップ領域の製造工程を示す斜視図。
【図４２】第２実施形態に係るフックアップ領域の製造工程を示す斜視図。
【図４３】第２実施形態に係るフックアップ領域の製造工程を示す斜視図。
【図４４】第２実施形態に係るフックアップ領域の製造工程を示す斜視図。
【図４５】第２実施形態に係るフックアップ領域の製造工程を示す斜視図。
【図４６】第２実施形態に係るフックアップ領域の製造工程を示す斜視図。
【図４７】第２実施形態に係るフックアップ領域の製造工程を示す斜視図。
【図４８】図４７におけるワード線階段部の斜視図。
【図４９】第２実施形態に係るフックアップ領域の製造工程を示す斜視図。
【図５０】図４９におけるワード線階段部の斜視図。
【図５１】第２実施形態に係るフックアップ領域の製造工程を示す斜視図。
【図５２】図５１におけるワード線階段部の斜視図。
【図５３】第２実施形態に係るフックアップ領域の製造工程を示す斜視図。
【図５４】図５３におけるワード線階段部の斜視図。
【図５５】第２実施形態に係るフックアップ領域の製造工程を示す斜視図。
【図５６】図５５におけるワード線階段部の斜視図。
【図５７】第２実施形態に係るフックアップ領域の製造工程を示す斜視図。
【図５８】図５７におけるワード線階段部の斜視図。
【図５９】第２実施形態に係るフックアップ領域の製造工程を示す斜視図。
【図６０】図５９におけるワード線階段部の斜視図。
【図６１】第２実施形態に係るフックアップ領域の製造工程を示す斜視図。
【図６２】図６１におけるワード線階段部の斜視図。
【図６３】第２実施形態に係るフックアップ領域の製造工程を示す斜視図。
【図６４】図６３におけるワード線階段部の斜視図。
【図６５】第２実施形態に係るフックアップ領域の製造工程を示す斜視図。
【図６６】図６５におけるワード線階段部の斜視図。
【図６７】第２実施形態に係るフックアップ領域の製造工程を示す斜視図。
【図６８】図６７におけるワード線階段部の斜視図。
【図６９】第２実施形態に係るフックアップ領域の製造工程を示す斜視図。
【図７０】図６９におけるワード線階段部の斜視図。
【図７１】第２実施形態に係るフックアップ領域の製造工程を示す斜視図。
【図７２】図７１におけるワード線階段部の斜視図。
【図７３】第２実施形態に係るフックアップ領域の製造工程を示す斜視図。
【図７４】図７３におけるワード線階段部の斜視図。
【図７５】第２実施形態に係るフックアップ領域の製造工程を示す斜視図。
【図７６】図７５におけるワード線階段部の斜視図。
【図７７】第２実施形態に係るフックアップ領域の製造工程を示す斜視図。
【図７８】第２実施形態に係るフックアップ領域の製造工程を示す斜視図。
【図７９】第２実施形態に係るフックアップ領域の製造工程を示す斜視図。
【図８０】第２実施形態に係るフックアップ領域の製造工程を示す斜視図。
【図８１】第２実施形態に係るフックアップ領域の製造工程を示す斜視図。
【図８２】第２実施形態の変形例に係るフックアップ領域の製造工程を示す斜視図。
【図８３】第１、第２実施形態に係るメモリセルアレイの平面図。
【図８４】第１、第２実施形態に係るワード線階段部の斜視図。
【発明を実施するための形態】
【０００７】
以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【０００８】
［第１実施形態］  
第１実施形態に係る記憶装置について、ＲｅＲＡＭを例に挙げて、以下説明する。
【０００９】
１．メモリセルアレイの構成について  
図１は、本実施形態に係る半導体記憶装置のメモリセルアレイの一部領域の構成を示す斜視図である。
【００１０】
図示するように、メモリセルアレイ内には複数の大域列線１、行線２、及び列線３が設けられている。複数の大域列線１は、それぞれが第３方向に沿って互いに平行に形成され、そしてメモリセルアレイの最下層に配置されている。複数の行線２は、それぞれ第３方向に直交する第１方向に沿って互いに平行に形成され、そして大域列線１よりも高い位置に設けられている。そして、この複数の行線２の層（図１の第１レイヤ、第２レイヤ、第３レイヤ、…）が、第３方向及び第１方向の両方に直交する第２方向（大域列線１が配列される面の法線方向）に、複数、設けられている。列線３は、隣接する行線２間に、第２方向に沿って互いに平行に形成される。そして列線３の一端（下端）は、いずれかの大域列線１に電気的に接続される。より具体的には、第１方向と第３方向で形成される二次元平面内において、第３方向に沿って同一列に配列された列線３は、同一の大域列線１に電気的に接続される。
【００１１】
そして、各行線２と列線３との間に、可変抵抗素子を含むメモリセルＭＣが形成されている。本例では、列線３の側面（行線２と相対する面）の全面に抵抗変化材４が形成されており、これがメモリセルＭＣとして機能する。なお、本例における抵抗変化材４は、列線３の側面の対向する２つの組のうち、第３方向で対向する２つの側面（行線２に対向する２つの側面）に設けられ、第１方向で対向する２つの側面（行線２に対向しない２つの側面）には設けられない。
【００１２】
大域列線１と、それに対応する列線との間には選択素子（シートセレクタ）ＳＳが設けられている。選択素子ＳＳは、大域列線１上に形成されたソース領域５と、ソース領域５上に形成されたシリコン層（チャネル領域）６と、シリコン層６上に形成されたドレイン領域７とを備えている。また、隣接するシリコン層６間に、第１方向に沿った選択ゲート線８が形成されている。選択ゲート線８は、行線２と平行に配列されている。更に、選択ゲート線８とシリコン層６との間には、ゲート絶縁膜９が形成されている。
【００１３】
なお、以下では大域列線１、行線２、及び列線３を、通常のＭＯＳ型メモリデバイスと同様に、それぞれグローバルビット線ＧＢＬ、ワード線ＷＬ、及びビット線ＢＬと称することにする。
【００１４】
図２はメモリセルアレイの断面図及びその一部領域の等価回路であり、図１の第２方向と第３方向とで形成される面内の一部領域の構造を示している。図示するように、１本のグローバルビット線ＧＢＬ上には、選択素子ＳＳを形成するためのソース領域５、チャネル領域６、及びドレイン領域７が順次積層されている。そして、この積層構造の側面にはゲート絶縁膜９が形成されている。また、第３方向で隣接するチャネル領域６間には、選択ゲート線８（ＳＳＧ）が設けられている。このソース領域５、チャネル領域６、ドレイン領域７、ゲート絶縁膜９、及び選択ゲート線８（ＳＳＧ）により、選択素子ＳＳとなるＭＯＳトランジスタが形成されている。すなわち選択素子ＳＳは、ソース領域５、チャネル領域６、及びドレイン領域７の１つの組に対して、それぞれ異なる選択ゲート線ＳＳＧに接続された２つのゲートを備えている。言い換えれば、１本のビット線ＢＬにつき、２つのＭＯＳトランジスタが設けられ、これらはソース領域５、チャネル領域６、及びドレイン領域７を共有しているが、ゲートは異なる選択ゲート線ＳＳＧに接続されている、と言うことが出来る。また、異なるビット線ＢＬに関連付けられ、且つ第３方向で隣接する選択素子ＳＳは、ゲート（選択ゲート線ＳＳＧ）を共有している。
【００１５】
各選択素子ＳＳのソース領域５上には、柱状のビット線ＢＬが形成されている。またビット線ＢＬの側面には、メモリセルＭＣとして機能する抵抗変化材４が形成されている。更に、第３方向で隣接するビット線ＢＬ間の領域には、ワード線ＷＬが形成されている。抵抗変化材４は、ビット線ＢＬ及びワード線ＷＬに接するように、例えばＨｆＯを材料に用いて形成される。このＨｆＯに代表される抵抗変化材４は、低抵抗状態（ＬＲＳ：low resistance state）と高抵抗状態（ＨＲＳ：high resistance state）の少なくとも２つの抵抗値を遷移する素材である。そして、高抵抗状態の抵抗変化材は、ある一定以上の電圧が印加されると低抵抗状態に遷移し、低抵抗状態の抵抗変化材は、ある一定以上の電流が流れると高抵抗状態に遷移することが知られている。特に、高抵抗状態から低抵抗状態への遷移と、低抵抗状態から高抵抗状態への遷移が、異なる極性の電圧印加でなされるものは、バイポーラ動作素子と呼ばれている。このような動作をする抵抗変化材４は、ＨｆＯ以外にも、ＴｉＯ２、ＺｎＭｎ２Ｏ４、ＮｉＯ、ＡｌＯ、ＳｒＺｒＯ３、Ｐｒ０．７Ｃａ０．３ＭｎＯ３、及び炭素等の材料の少なくとも１つを含む薄膜で形成することが可能である。
【００１６】
以上により、ワード線ＷＬとビット線ＢＬとの間に設けられた抵抗変化材４を含むメモリセルＭＣが、メモリセルアレイ内に例えば三次元マトリクス状に配置されている。本構造では、ワード線ＷＬ及びビット線ＢＬは単なるラインアンドスペースのパターンである。そしてワード線ＷＬとビット線ＢＬとは、直交する位置関係であれば良く、ワード線方向及びビット線方向へのずれを考慮する必要はない。従って、製造時におけるメモリセル内の位置合せ精度を極めて緩くすることが可能であり、製造を容易に行うことができる。そして、この構造は２Ｆ２の領域に１ビットの情報を蓄えることのできる、高集積化構造である。
【００１７】
図３はメモリセルアレイの平面図であり、図１の第１方向と第３方向とで形成される面内の一部領域の構造を示し、特にワード線ＷＬの平面パターンを説明するための図である。すなわち図３は、図１におけるいずれか１つのレイヤ内のワード線パターンを示す。図３において、斜線を付した領域がワード線ＷＬを示す。
【００１８】
図示するように、複数のワード線ＷＬは、１本おきに共通に接続されている。言い換えれば、メモリセルアレイは、櫛形構造を有する２組のワード線ＷＬを有し、ワード線ＷＬの第１方向に沿った直線上の領域は、いずれかの櫛形構造に交互に属している。更に本構成は次のように言い換えることも出来る。すなわち、図３を記載した紙面の右側から順番に配列された複数のワード線ＷＬのうち、奇数番目に配列された複数のワード線ＷＬに対しては、電気的に同一の電圧が印加される（あるいは、これらは共通に接続される）。他方、偶数番目に配列された複数のワード線ＷＬに対しても、電気的に同一の電圧が印加される（あるいは、これらは共通に接続される）。そして、奇数番目のワード線と偶数番目のワード線との間では、異なる電圧が印加可能とされる（あるいは、奇数ワード線と偶数ワード線は、分離される）。以下では、奇数番目（１番目、３番目、５番目、…）のワード線の組をワード線グループＷＬcomb_aと呼び、偶数番目（０番目、２番目、４番目、…）ワード線の組をワード線グループＷＬcomb_bと呼ぶ。また、両者を区別しない場合には単にワード線グループＷＬcombと呼ぶ。
【００１９】
なお、図３では８本のワード線、５本のグローバルビット線ＧＢＬ、４５本のビット線ＢＬを含む場合を示しているが、これは例示に過ぎず、これらの本数は適宜選択出来る。
【００２０】
メモリセルアレイは、図３に示す構成の集合として形成される。図４は、メモリセルアレイ全体を示す平面図であり、図１の第１方向と第３方向とで形成される面内の構造を示している。図４において斜線の付された領域がワード線ＷＬを示す。
【００２１】
図示するようにメモリセルアレイは、複数のメモリセル領域Ｒ１と、複数のフックアップ領域（hook-up-region）Ｒ２とを含む。メモリセル領域Ｒ１は、ワード線ＷＬが第１方向に沿って配列されて複数のメモリセルＭＣが設けられた領域である。前述の図１は、メモリセル領域Ｒ１の構成に相当する。
【００２２】
フックアップ領域Ｒ２は、メモリセルアレイ内の各配線を、メモリセルアレイの下に設けられた周辺回路に接続するための領域である。フックアップ領域Ｒ２は、第１方向で隣接するメモリセル領域Ｒ１間に設けられる。フックアップ領域Ｒ２内には、第３方向に沿った配線が形成され、この配線によって、同一のワード線グループＷＬcombに属する複数のワード線ＷＬが共通に接続される。更にフックアップ領域Ｒ２では、フックアップ領域Ｒ２を挟んで隣接する２つのメモリセル領域Ｒ１間で、同一のワード線グループＷＬcombが共通に接続される。
【００２３】
次に、フックアップ領域Ｒ２の構成の詳細について、図５及び図６を用いて説明する。図５はフックアップ領域の斜視図である。また図６はフックアップ領域Ｒ２の平面図であり、第１方向と第３方向で形成される平面を示している。なお図５及び図６ではフックアップ領域Ｒ２の構造を明瞭に図示するため、特に着目しない層間絶縁膜等の図示を省略している。以下では一例として、１つのメモリセル部Ｒ１において同一のワード線グループＷＬcombに８本のワード線ＷＬが含まれる場合を例に挙げて説明する。また、ワード線ＷＬの積層数を１６層とし、各層を下から積層順にワード線ＷＬ１〜ＷＬ１６と呼ぶ。
【００２４】
図示するように、周辺回路（例えばワード線ＷＬにバイアスを印加するワード線ドライバ）に接続される１６個の金属配線層１０が、グローバルビット線１（ＧＢＬ）よりも下のレベルに形成されている。そして、金属配線層１０上の領域を、選択ゲート線８（ＳＳＧ）が通過する。この通過配線によって、図５に示すフックアップ領域Ｒ２を挟んで第１方向で隣接する２つのメモリセル領域Ｒ１の選択ゲート線ＳＳＧが共通に接続される。この際、選択ゲート線ＳＳＧは、１本おきに、迂回用の配線を用いて接続される。すなわち、ある選択ゲート線ＳＳＧは、同一のレベルに設けられた通過配線によって、２つのメモリセル領域Ｒ１間で互いに接続される。他方で、これに隣接する選択ゲート線ＳＳＧは、フックアップ領域Ｒ２まで引き出された後、グローバルビット線ＧＢＬと同一のレベルに設けられ且つ金属配線層１０上の領域を迂回するようにレイアウトされた金属配線層１１によって、２つのメモリセル領域Ｒ１間で互いに接続される。選択ゲート線ＳＳＧと金属配線層１１とは、例えばコンタクトプラグ１２によって接続される。金属配線層１０上には、コンタクトプラグ１３が形成されている。コンタクトプラグ１３は、金属配線層１１の迂回パターンによって空いた領域内に設けられ、ワード線ＷＬ１の底面の高さまで形成される。
【００２５】
更に、選択ゲート線ＳＳＧより上のレベルにおいて、１６層のワード線グループＷＬcombがフックアップ領域Ｒ２内に引き込まれている。そして、ワード線ＷＬ２〜ＷＬ１５とコンタクトプラグ１３とがコンタクトプラグ１４によって接続され、ワード線ＷＬ１６とコンタクトプラグ１３とがコンタクトプラグ１５によって接続される。
【００２６】
図７及び図８はそれぞれ、コンタクトプラグ１４、１５と接続される領域における、１６層のワード線グループＷＬcombの斜視図及び平面図である。
【００２７】
図示するように、ワード線グループＷＬcombは、２列にわたって設けられた階段状の形状を有しており、各階段の上面に、それぞれワード線ＷＬ２〜ＷＬ１５が露出されている。以下の説明では、この階段状の領域をワード線階段部と呼ぶことがある。階段の段差は、ワード線２層分である。従って図８に示すように、一方の列のワード線階段部には、奇数層のワード線ＷＬ３、ＷＬ５、ＷＬ７、ＷＬ９、ＷＬ１１、ＷＬ１３、及びＷＬ１５が露出される。他方の列のワード線階段部には、偶数層のワード線ＷＬ２、ＷＬ４、ＷＬ６、ＷＬ８、ＷＬ１０、ＷＬ１２、及びＷＬ１４が露出される。そして、２列のワード線階段部を接続する領域において、最上層のワード線ＷＬ１６が露出される。なお、最下層のワード線ＷＬ１は、その底部に設けられた図示せぬコンタクトプラグによって金属配線層１０と接続される。
【００２８】
ワード線ＷＬ１〜ＷＬ１６の側面には、絶縁膜１６が形成されている。この絶縁膜１６により、ワード線ＷＬ１〜ＷＬ１６の側面は、コンタクトプラグ１４、１５と離隔されている。また、ワード線グループＷＬcomb上には、ワード線グループＷＬcombをパターニングする際のマスク材となる絶縁膜１７が形成されている。
【００２９】
２．半導体記憶装置の全体構成について  
次に、本実施形態に係る半導体記憶装置の全体構成について、図９を用いて説明する。図９は、本実施形態に係る半導体記憶装置のブロック図である。
【００３０】
図示するように半導体記憶装置２０は、メモリセルアレイ２１、ＷＬデコーダ２２、ＧＢＬデコーダ２３、セレクタデコーダ２４、コントローラ２５、及び電源２６を備えている。
【００３１】
メモリセルアレイ２１は、図１乃至図８で説明した構成を有している。図１０は、メモリセルアレイ２１の等価回路図である。図示するように、メモリセルアレイ２１中には、可変抵抗素子（図１及び図２の抵抗変化材４）を備えるメモリセルＭＣがマトリクス状に配置されている。メモリセルＭＣにおいて、可変抵抗素子の一端はいずれかのビット線ＢＬ（ＢＬ０、ＢＬ１、…）に接続され、他端はいずれかのワード線グループＷＬcomb（ＷＬcomb_a、ＷＬcomb_b）に接続されている。なお、図５においては、ワード線グループＷＬcomb_a、ＷＬcomb_bをそれぞれＷＬcomb_aｉ、ＷＬcomb_bｉと表記しているが、このｉは、当該ワード線グループが形成されるレイヤの番号（何層目かを示し、１層目ならｉ＝１、２層目ならｉ＝２、以下同様）を示す。また、各ビット線ＢＬは、対応する選択素子ＳＳ（ＳＳ０、ＳＳ１、ＳＳ２、…）を介して、対応するグローバルビット線ＧＢＬに接続される。更に、隣接する選択素子ＳＳのゲートは共通の選択ゲート線ＳＳＧj（ｊは正の整数、ｊ＝０、１、２、…）に接続されている。選択素子ＳＳは、ソースとドレインを共通にする２つの並列接続されたＭＯＳトランジスタＴＲ１、ＴＲ２の集合とみなすことが出来る。そして、ある選択素子ＳＳのトランジスタＴＲ１は、隣接する選択素子ＳＳのトランジスタＴＲ２とゲートを共有し、トランジスタＴＲ２は、隣接する別の選択素子ＳＳのトランジスタＴＲ１とゲートを共有する。但し、最も端部に位置する選択素子ＳＳは、トランジスタＴＲ１とＴＲ２とのいずれかのみで構成される。
【００３２】
図１の三次元積層型メモリセルアレイは、図１０の構成を複数有している。すなわち、図１０は、図１において、第２方向と第３方向で形成される二次元平面内に含まれるメモリセル配列を示したものに相当する。このメモリセル配列は、第１方向に沿って複数配置されている。このとき、複数の図１０に示されるようなメモリセル配列間では、ワード線WLcomb_ai同士、WLcomb_bi同士、及び選択ゲート線ＳＳＧj同士は共通に接続される。反対に、ビット線ＢＬ及びグローバルビット線ＧＢＬは、メモリセル配列間で分離されている。
【００３３】
図９に戻って説明を続ける。ＷＬデコーダ２２は、ワード線選択部及びワード線ドライバを含む。ワード線選択部は、コントローラ２５から受信したＷＬアドレスに基づいてワード線ＷＬを選択する。ワード線ドライバは、選択ワード線及び非選択ワード線に対して、データの読み出し、書き込み、及び消去に必要な電圧を印加する。
【００３４】
ＧＢＬデコーダ２３は、グローバルビット線選択部及びグローバルビット線ドライバを含む。グローバルビット線選択部は、コントローラ２５から受信したカラムアドレスに基づいてグローバルビット線ＧＢＬを選択する。グローバルビット線ドライバは、選択グローバルビット線及び非選択グローバルビット線に対して、データの読み出し、書き込み、及び消去に必要な電圧を印加する。
【００３５】
セレクタデコーダ２４は、セレクタ選択部及び選択ゲート線ドライバを含む。セレクタ選択部は、コントローラ２５から受信したシートアドレスに基づいて、選択ゲート線ＳＳＧを選択する。選択ゲート線ドライバは、選択した選択ゲート線及び非選択の選択ゲート線に対して、データの読み出し、書き込み、及び消去に必要な電圧を印加する。
【００３６】
なお、「シート」とは、いずれかの選択ゲート線によって選択されるメモリセルの集合を指す。つまり、図１において第１方向と第２方向とで形成される平面内にあるメモリセルの集合がシートである。
【００３７】
コントローラ２５は、半導体記憶装置２０全体の動作を制御する。また、前述のように必要なアドレスを、ＷＬデコーダ２２、ＧＢＬデコーダ２３、及びセレクタデコーダ２４に送信する。更にコントローラ２５は、データの書き込み時には、選択されたメモリセルＭＣの可変抵抗素子の抵抗状態を変化させるため、必要な電圧を印加するようにＷＬデコーダ２２、ＧＢＬデコーダ２３、及びセレクタデコーダ２４に命令する。またデータの読み出し時には、選択されたメモリセルＭＣの可変抵抗素子の抵抗値を、当該メモリセルＭＣの記憶状態として検出するため、必要な電圧を印加するようにＷＬデコーダ２２、ＧＢＬデコーダ２３、及びセレクタデコーダ２４に命令する。更にコントローラ２５は、図示せぬセンスアンプを備え、グローバルビット線ＧＢＬに読み出されたデータをセンスアンプによりセンス・増幅する。
【００３８】
電源２６は、データの読み出し、書き込み、及び消去に必要な所定の電圧セットを生成する。電源２６で生成された電圧が、ワード線ＷＬ及びビット線ＢＬに与えられる。例えばデータの書き込みの際には、選択ワード線と選択ビット線との間に大きい電位差が発生され、可変抵抗素子の抵抗状態が遷移される。またデータの読み出しの際には、抵抗状態の遷移が生じない範囲で、選択ワード線と選択ビット線との間に電位差が発生され、ビット線またはワード線に流れる電流が検出される。
【００３９】
図１１は、本実施形態に係る半導体記憶装置の外観図である。図示するように、シリコン基板３１上には、通常用いられるプロセスによる配線層を含むＣＭＯＳ回路３２が形成される。そしてＣＭＯＳ回路３２上に、複数のメモリセル部３４を含む層３３が形成されている。図１１の個々のメモリセル部３４は図４のメモリセル領域Ｒ１に対応し、例えば２４ｎｍのデザインルールで配線が形成されている。また、図４のデコーダ２２〜２４及びコントローラ２５を含む、通常のメモリにおいて周辺回路と呼ばれている部分は、図１１のＣＭＯＳ回路３２に含まれている。
【００４０】
なおＣＭＯＳ回路３２は、メモリセル部３４との接続部を除き、メモリセル部３４よりも緩い、例えば９０ｎｍデザインルールで設計製作されることが出来る。そして層３３は、ＣＭＯＳ回路３２との電気的接続部（例えばフックアップ領域Ｒ２）を、各メモリセル部３４の周囲に有し、これらのメモリセル部３４と周辺の接続部を単位としたブロックが、マトリックス状に配置されている。さらに、層３３にはスルーホールが形成され、このスルーホールを介してＣＭＯＳ回路３２の入出力部と電気的な結合を有する端子を含む、本装置の入出力部３５が、層３３の端部に形成されている。
【００４１】
このような構成により、ＣＭＯＳ回路３２の保護膜に相当する機能を、メモリセル部３４に形成される絶縁膜が果たすことが出来る。一方、メモリセル部３４とＣＭＯＳ回路３２が、基板面に対して垂直方向に結合するため、チップ面積の増大を伴わずに、動作時間の短縮や同時に読み書きできるセル数の大幅な増加が可能となる。なお、装置の入出力部３５は、通常の半導体装置と同様に、パッケージ工程においてリードフレームにボンディングされる。
【００４２】
３．動作について  
次に、本実施形態に係る半導体記憶装置の動作について説明する。図１２は、本実施形態に係る半導体記憶装置の動作時における各信号線のバイアス状態を示す。また図１３は、メモリセルアレイの断面図であり、図１における第２方向と第３方向とで形成される面を示している。
【００４３】
以下の説明において、グローバルビット線ＧＢＬのうち、選択されたものをＧＢＬ_sと呼び、非選択のものをＧＢＬ_uと呼ぶ。またワードＷＬのうち、選択されたものをＷＬ_sと呼び、非選択のものをＷＬ_uと呼ぶ。更に、選択ゲート線ＳＳＧのうち、選択メモリセルＭＣが接続されたビット線ＢＬに対応する２本の選択素子ＳＳが選択され、これをＳＳＧ_s及びＳＳＧ_nと呼ぶ。その他の選択ゲート線ＳＳＧは非選択とされ、これをＳＳＧ_uと呼ぶ。
【００４４】
３．１  書き込み動作  
まず、メモリセルに情報を記憶する書き込み動作について説明する。
【００４５】
書き込み動作時には、ＧＢＬデコーダ２３は、選択グローバルビット線ＧＢＬ_sに書き込み電圧Ｖw（＞０Ｖ）を印加し、非選択グローバルビット線ＧＢＬ_uに書き込み電圧の半分（Ｖw／２）を印加する。
【００４６】
またＷＬデコーダ２２は、選択ワード線ＷＬ_sに０Ｖを印加し、非選択ワード線ＷＬ_uに（Ｖw／２）を印加する。
【００４７】
更にセレクタデコーダ２４は、２本の選択ゲート線ＳＳＧ_s及びＳＳＧ_nの両方に書き込みゲート電圧Ｖg_w（＞０Ｖ）を印加し、その他の選択ゲート線ＳＳＧ_uには０Ｖを印加する。
【００４８】
この結果、選択ビット線ＢＬに接続された選択素子ＳＳでは、２本の選択ゲート線ＳＳＧ_s及びＳＳＧ_nによってチャネルが形成され、ＧＢＬ_sから選択メモリセルＭＣに対して書き込み電圧Ｖwが転送される。他方、ＷＬ_sからは選択メモリセルＭＣに対して０Ｖが転送される。このように、メモリセルＭＣの可変抵抗素子の両端にＶwの電位差が与えられることで、データがメモリセルＭＣに書き込まれる。
【００４９】
３．２  消去動作  
次に、メモリセルに保持された情報の消去動作について、引き続き図１２及び図１３を用いて説明する。
【００５０】
消去動作時には、素子がバイポーラ動作することを考慮して、ＷＬデコーダ２２は、選択ワード線ＷＬ_sに対して、消去電圧Ｖeにオフセット電圧１Ｖを加えた電圧（Ｖe＋１）を印加し、非選択ワード線ＷＬ_uには（(Ｖe／２)＋１）を印加する。
【００５１】
またＧＢＬデコーダ２３は、選択グローバルビット線ＧＢＬ_sにオフセット電圧１Ｖを印加し、非選択グローバルビット線ＧＢＬ_uには（(Ｖe／２)＋１）を印加する。
【００５２】
更にセレクタデコーダ２４は、選択ゲート線ＳＳＧ_s及びＳＳＧ_nの両方に消去ゲート電圧Ｖg_eを印加し、その他の選択ゲート線ＳＳＧ_uには０Ｖを印加する。
【００５３】
この結果、書き込み時で説明したのと同じように、電圧Ｖeが選択メモリセルＭＣに転送される。そして可変抵抗素子の両端にＶeの電位差が与えられることで、データが消去される。
【００５４】
３．３  読み出し動作  
次に、メモリセルからの情報の読み出し動作について、引き続き図１２及び図１３を用いて説明する。
【００５５】
読み出し動作時には、ＧＢＬデコーダ２３は、選択グローバルビット線ＧＢＬ_s及び非選択グローバルビット線ＧＢＬ_uに対して、読み出し電圧Ｖrにオフセット電圧Ｖoを加えた電圧（Ｖr＋Ｖo）を印加する。
【００５６】
またＷＬデコーダ２２は、選択ワード線ＷＬ_sに対してオフセット電圧Ｖoを印加し、非選択ワード線ＷＬ_uに（Ｖr＋Ｖo）を印加する。
【００５７】
更にセレクタデコーダ２４は、選択ゲート線ＳＳＧ_s及びＳＳＧ_nの両方に読み出しゲート電圧Ｖg_rを印加し、その他の選択ゲート線ＳＳＧ_uには０Ｖを印加する。
【００５８】
この結果、書き込み時で説明したのと同じように、電圧Ｖrが選択メモリセルＭＣに転送される。そして、選択メモリセルＭＣから読み出されたデータが選択素子ＳＳを介してＧＢＬ_sに転送される。
【００５９】
４．本実施形態の効果  
本実施形態に係る構成であると、メモリセルアレイの集積度を向上出来る。本効果につき、以下に詳細に説明する。
【００６０】
近年、半導体装置の高集積化に伴い、ＬＳＩ素子の回路パターンはますます微細化している。このパターンの微細化は、単に線幅の縮小化だけでなく、パターンの寸法精度や位置精度の向上も要請する。このことはメモリ装置に関しても例外ではない。メモリ装置では、高精度の加工技術を駆使して形成されたメモリセルにおいて、記憶に必要となる一定量の電荷を、より狭い領域で保持することが要請され続けている。
【００６１】
従来、ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリといった各種のメモリが製造されている。これらのメモリは全て、一定量の電荷を保持することでデータを記憶している。そのため、パターンの微細化に伴い、メモリセル間のばらつき等には厳しい制約がある。これに伴い、これらのパターンを形成するリソグラフィ技術にも大きな負荷が課せられており、これがリソグラフィ工程コストを上昇させる要因となっている。そしてリソグラフィ工程コストは、現在の量産コストの多くの部分を占めている。そのため、上記リソグラフィ工程に対する負荷が、そのまま製品コストの上昇要因となっている。
【００６２】
一方、近年、このような課題を克服する技術として、ダイオードに代表される非オーミック素子と抵抗変化材料によりメモリセルが構成されるＲｅＲＡＭと呼ばれるメモリが提案されている。このＲｅＲＡＭは、ＭＯＳＦＥＴをメモリセルに使用する必要が無いため、従来のトレンドを上回る高集積化が可能であると期待されている。更に、ＲｅＲＡＭは三次元積層が容易な構成であるため、従来の二次元平面のみを利用するメモリと比較すると、大幅に集積度を向上出来ることが期待される。
【００６３】
図１４は、本実施形態に係るメモリセルＭＣの平面図であり、図１の第１方向と第３方向で形成される平面に相当する。図示するようにワード線の線幅と間隔、並びにビット線ＢＬの第１方向に沿った幅を、フォトリソグラフィ技術の最小加工寸法Ｆで形成した場合、１つのメモリセルＭＣのサイズは、縦が２Ｆ、横がＦの２Ｆ２となる。
【００６４】
しかしながら、複数のビット線をグローバルビット線に接続する階層ビット線構造を用いた場合、実際には、メモリセルを２Ｆ２のサイズで形成することは困難である。これは、選択素子ＳＳが原因である。選択素子ＳＳは、ビット線ＢＬとグローバルビット線ＧＢＬとの間の接続をスイッチングするためのものであり、通常はＭＯＳトランジスタによって実現される。
【００６５】
選択素子ＳＳはメモリセルＭＣの直下に位置するので、もしメモリセルＭＣを２Ｆ２のサイズで形成しようとすれば、それに応じて選択素子ＳＳのサイズも縮小しなければならない。しかし、通常のプレーナ型ＭＯＳトランジスタで選択素子ＳＳを実現した場合、この要求を満たすことは困難であった。
【００６６】
しかしながら本実施形態では、ソース領域５、チャネル領域６、及びドレイン領域７をビット線ＢＬと同じ幅で積層し、その側面にゲートＳＳＧを設けることで、選択素子ＳＳを実現している。その結果、１本のビット線ＢＬあたりの選択素子ＳＳのサイズは４Ｆ２となる。この様子を図１５に示す。図１５は本実施形態に係る選択素子ＳＳの平面図であり、図１の第１方向と第３方向で形成される平面に相当する。図示するように、選択素子ＳＳのサイズは４Ｆ２となる。そしてこれが占める領域は、２つのメモリセルＭＣが配列される領域に対応する。
【００６７】
このように選択素子ＳＳのサイズを縮小することで、メモリセルＭＣのサイズも小さく出来、メモリセルアレイの集積度を向上出来る。
【００６８】
しかしながら、メモリセルを三次元に積層することに伴い、多くの技術課題が発生すると考えられる。確かに、上述のようにメモリセル領域Ｒ１は、２Ｆ２の領域にワード線層数に相当するビット数の情報を蓄えることのできる、超高集積化構造である。しかし、メモリセルと周辺回路とを接続するにはフックアップ領域Ｒ２が必要であり、このフックアップ領域Ｒ２も同時に高集積化することが望ましい。もし、フックアップ領域Ｒ２を従来どおりの手法で構成すると、フックアップ領域Ｒ２はメモリセル領域Ｒ１の面積と同程度の面積を占有してしまう可能性がある。その結果、メモリセル領域Ｒ１を超高集積化した利点が損なわれる。
【００６９】
この点、本実施形態の構成であると、フックアップ領域Ｒ２において２列のワード線積層構造（ＷＬ１〜ＷＬ１６）が設けられ、これらは階段状の形状を有している。そしてこの階段形状は、１段でワード線２層分の段差を有すると共に、各段差で露出されるワード線は、互いに１層分だけ異なる。より具体的には、一方の列ではワード線ＷＬ３、ＷＬ５、ＷＬ７、…ＷＬ１５が露出され、他方の列ではワード線ＷＬ２、ＷＬ４、ＷＬ８、…ＷＬ１４が露出される（図７及び図８参照）。そして、階段形状の各段に、周辺回路と接続するためのコンタクトプラグ１４が設けられる。
【００７０】
その結果、よりコンパクトな領域で、ワード線の各々と周辺回路とを接続出来る。一例では、従来の手法ではフックアップ領域の幅は約６μｍ以上であったのに対し、本実施形態では０．３μｍ以下と、大幅にサイズを縮小出来る。この結果、メモリセル領域Ｒ１の超高集積化を有効活用した超高集積化メモリを実現することが可能となる。
【００７１】
また本実施形態によれば、負電圧を使用することなく動作信頼性を向上出来る。これは、上記３．２で説明したように、消去動作時にオフセット電圧を用いることによる。すなわち、選択素子ＳＳの特性上、ＧＢＬ_sの電位をＳＳＧ_uよりも１Ｖ程度高い値に設定することにより、非選択セルへのリーク電流を大幅に削減することが可能となる。この際、バイアスの基準を０Ｖから１Ｖの正電圧に設定することで、負電圧の使用を回避出来る。負電圧を使用する場合には、負電圧発生用の回路が必要となり、その回路面積は比較的大きい。しかし本実施形態であると、この負電圧発生回路を使用することなくリーク電流を低減し、半導体記憶装置の動作信頼性を向上出来る。なお、消去時のオフセット電圧は１Ｖに限定されるものでは無く、要求される性能等に応じて適宜選択出来る。
【００７２】
更に本実施形態によれば、消費電力の低減及び／または動作速度の向上を実現出来る。これは、上記３．３で説明したように、読み出し動作時にオフセット電圧を用いることによる。通常、書き込みや消去を行った直後に、当該メモリセルの読み出しを行い、当該メモリセルが所望の抵抗値となっているかが確認される。その結果、もし所望の抵抗値の範囲と異なる場合には、追加の書き込みや消去が行われる。そして通常、書き込み及び消去に必要な電圧は、読み出しに必要な電圧よりも大きい。
【００７３】
この点、本実施形態であると、読み出し時のバイアスの基準を０Ｖから正電圧Ｖoに設定している。つまり、読み出し時に使用する電圧の値を、書き込み及び消去に使用する電圧に近づけている。従って、書き込み及び消去動作から読み出し動作に移行する際、またはその逆の場合に、両者のバイアス条件の間に大きな電圧差が生じることを防止し、また寄生容量の大きなノードの電圧変化を低減出来る。そのため、不要な消費電力の増大や動作時間の遅延を抑制出来る。
【００７４】
なお、本実施形態ではグローバルビット線ＧＢＬの寄生容量が一番大きい。そのため、グローバルビット線ＧＢＬに印加する電圧が、書き込みや消去の時と読み出しの時の間で、できる限り同じ値となるように設定することが望ましい。
【００７５】
更に望ましくは、選択グローバルビット線よりも非選択グローバルビット線の方が、数が多い。そのため、非選択グローバルビット線の電位が大きく変化しない様に、書き込み時には（Ｖw／２）と（Ｖr＋Ｖo）がほぼ等しく、消去時には（(Ｖｅ／２)＋１）と（Ｖr＋Ｖo）がほぼ等しくなるように、オフセット電圧Ｖoを設定すると良い。
【００７６】
なお、通常、ワード線ＷＬはメモリセルアレイにつき１本のみが選択されるが、グローバルビット線ＧＢＬは複数本を同時に選択してもかまわない。これにより同時に書き込み・消去・読み出しを行うことのできるビット数が増えるので、バンド幅を向上することが可能となる。
【００７７】
［第２実施形態］  
次に、第２実施形態に係る記憶装置について説明する。本実施形態は、上記第１実施形態で説明したＲｅＲＡＭの製造方法に関するものである。
【００７８】
１．メモリセル領域Ｒ１の製造方法について
まず、第１実施形態で説明したＲｅＲＡＭのメモリセルアレイのメモリセル領域Ｒ１の製造方法について図１６〜図２７を用いて説明する。図１６〜図２７は、メモリセル領域Ｒ１の製造工程を順次示す斜視図である。
【００７９】
まず例えばシリコン基板３１上に、ＲｅＲＡＭの動作を制御する通常のＣＭＯＳ回路３２が形成され、次にＣＭＯＳ回路３２を被覆するようにして、層間絶縁膜がシリコン基板３１上に形成される。図１６〜図２７は、この層間絶縁膜よりも上層に位置する構造について示している。
【００８０】
次に図１６に示すように、層間絶縁膜上に、グローバルビット線膜４０が形成される。グローバルビット線膜は、図１で説明したグローバルビット線ＧＢＬに対応する。一例として、グローバルビット線膜４０は、タングステン（Ｗ）と、バリアメタルとしてのＴｉＮ膜とを材料に用いて形成される。引き続き、グローバルビット線膜４０上に、ｎ＋型シリコン層４２、ｐ−型シリコン層４３、及びｎ＋型シリコン層４４が順次形成される。シリコン層４２〜４４は、図１で説明したソース領域５、チャネル領域６、及びドレイン領域７にそれぞれ相当する。シリコン層４２、４４は、例えば約１×１０２０ｃｍ−３の不純物濃度を有し、その膜厚は例えば約４０ｎｍである。シリコン層４３は、例えば約１×１０１８ｃｍ−３の不純物濃度を有し、その膜厚は例えば約１２０ｎｍである。その後、例えば約７５０℃、６０秒の条件でアニールを行い、シリコン層４２〜４４を結晶化させる。
【００８１】
次に図１７に示すように、シリコン層４２〜４４及びグローバルビット線膜４０は、フォトリソグラフィ技術とＲＩＥ技術によりパターニングされる。これにより、第３方向（Ｄ３）に沿ったストライプ形状のグローバルビット線４０（ＧＢＬ）が形成される。なお、グローバルビット線ＧＢＬの線幅及び隣接間隔は例えば２４ｎｍ程度であり、膜厚は例えば１５０ｎｍ程度であり、シート抵抗は例えば１．５オーム程度である。
【００８２】
次に図１８に示すように、全面に層間絶縁膜５８が形成される。その後、層間絶縁膜５８はＣＭＰ法等により研磨され、シリコン層４４の上面が露出される。本工程により、図１７の工程で生じた溝部が、層間絶縁膜５８によって埋め込まれる。そして、シリコン層４２〜４３及び層間絶縁膜５８が、フォトリソグラフィ技術及びＲＩＥ技術を用いて第１方向（Ｄ１）に沿ったストライプ形状にパターニングされる。本工程の結果、シリコン層４２〜４３が、選択素子ＳＳ毎に分離される。なお、このパターニング工程は、例えば線幅が約１９ｎｍ、隣接間隔が約２９ｎｍの条件で行われる（ハーフピッチは２４ｎｍ）。本工程によって形成された溝４５の底部には、グローバルビット線４０及び層間絶縁膜５８が露出される。
【００８３】
次に図１９に示すように、全面に絶縁膜４６（例えばシリコン酸化膜）が形成される。引き続き、絶縁膜４６がエッチバックされることにより、絶縁膜４６が溝４５底部にのみ残存される。残存された絶縁膜４６の膜厚は、例えば約３０ｎｍである。よって溝４５内部には、シリコン層４２の一部、及びシリコン層４３、４４の側面が露出される。
【００８４】
次に図２０に示すように、全面に絶縁膜４７が形成される。絶縁膜４７は、図１で説明したゲート絶縁膜９に相当する。引き続き、シリコン層４４の上面、及び絶縁膜４６上の絶縁膜４７が除去されることで、絶縁膜４７は溝４５の側面にのみ残存される。
【００８５】
次に図２１に示すように、溝４５内部が導電膜４８で埋め込まれる。導電膜４８は、例えばｎ＋型の多結晶シリコン層であり、図１で説明した選択ゲート線ＳＳＧに相当する。その後、導電膜４８の上面がエッチバックされて、導電膜４８の膜厚は例えば約１４０ｎｍにされる。本工程により、導電膜４８の底面は、シリコン層４２、４３の界面よりも低く、導電膜４８の上面は、シリコン層４３、４４の界面よりも高くされる。
【００８６】
次に図２２に示すように、全面に絶縁膜４９（例えばシリコン酸化膜）が形成される。その後、絶縁膜４９は例えばＣＭＰ法によりを研磨され、溝４５内にのみ残存される。この結果、シリコン層４４の上面が露出される。
【００８７】
次に図２３に示すように、シリコン層４３及び絶縁膜４９、５８上に、例えば２０ｎｍの膜厚の絶縁膜５１（例えばシリコン酸化膜）が形成される。その後、絶縁膜５１上に１６層のワード線膜５２が形成される。ワード線膜５２は、図１で説明したワード線ＷＬに相当する。またワード線膜５２は、例えばＴｉＮを材料に用いて形成され、その膜厚は例えば約１０ｎｍである。また、積層されるワード線膜５２の間には、例えば膜厚７ｎｍの絶縁膜５３（例えばシリコン酸化膜）が形成される。引き続き、最上層（本例では１６層目）のワード線膜５２上に、例えば膜厚１３ｎｍの絶縁膜５４（例えばシリコン酸化膜）が形成される。
【００８８】
次に図２４に示すように、絶縁膜５４、５３、５１及びワード線膜５２が、フォトリソグラフィ技術とＲＩＥ技術により、第１方向に沿ったストライプ形状にパターニングされる。本パターニング工程は、例えば線幅が約２０ｎｍ、隣接間隔が約２８ｎｍの条件（ハーフピッチは２４ｎｍ）で行われる。また本工程は、下層の絶縁膜４９上に絶縁膜５４、５３、５１及びワード線膜５２が残存するようにして行われる。本工程の結果、ワード線ＷＬが形成されると共に、パターニングにより生じた溝５５底部に、シリコン層４４及び絶縁膜５８、４７の上面が露出される。
【００８９】
次に図２５に示すように、溝５５の底面及び側面並びに絶縁膜５４の上面上に、抵抗変化材５６が形成される。抵抗変化材５６は、図１で説明した抵抗変化材４に相当する。抵抗変化材は、例えば約４ｎｍの膜厚で形成され、溝５５内部を埋め込まないようにして形成される。その後、エッチバックを行うことで、溝５５底部及び絶縁膜５４の上面上の抵抗変化材５６が除去される。その結果、溝５５の底部には、シリコン層４４及び絶縁膜５８、４７の上面が再び露出される。
【００９０】
次に図２６に示すように、全面にビット線膜５７を形成し、ＣＭＰ法により研磨することで、ビット線膜５７を溝５５内部にのみ残存させる。ビット線膜５７は、図１で説明したビット線ＢＬに相当し、例えばｎ＋型多結晶シリコンを材料に用いて形成される。
【００９１】
次に図２７に示すように、ビット線膜５７が、フォトリソグラフィ技術とＲＩＥ技術を用いてピラー状にパターニングされる。本パターニング工程は、例えば線幅及び隣接間隔が共に約２４ｎｍの条件で行われる。また本工程は、下層のシリコン層４４上にビット線膜５７が残存するようにして行われる。本工程の結果、ビット線ＢＬが完成する。
【００９２】
その後は、隣接するビット線ＢＬ間の溝に層間絶縁膜が埋め込まれて、メモリセル領域Ｒ１が完成する。引き続き、通常の半導体装置と同様にパッシベーション工程が行われ、更に入出力部となる配線接続部が形成される。最後に、検査やダイシング等のいわゆる後工程を行うことで、第１実施形態で説明したＲｅＲＡＭが完成する。
【００９３】
２．フックアップ領域Ｒ２の製造方法について
次に、フックアップ領域Ｒ２の製造方法について図２８〜図８０を用いて説明する。図２８、３０、３２、３４、３６、３８、４０〜４７、４９、５１、５３、５５、５７、５９、６１、６３、６５、６７、６９、７１、７３、７５、及び７７〜７８は、フックアップ領域Ｒ２の製造工程を順次示す斜視図である。また図２９、３１、３３、３５、３７、及び３９は、図２８、３０、３２、３４、３６、及び３８の平面図である。更に図４８、５０、５２、５４、５６、５８、６０、６２、６４、６６、６８、７０、７２、７４、及び７６は、図４７、４９、５１、５３、５５、５７、５９、６１、６３、６５、６７、６９、７１、７３、及び７５におけるワード線グループWLcomb及びそれを加工するためのレジストのみを示す斜視図である。なお図面の明確化のため、図２８〜図７８では主要な部材のみを図示し、説明に重要でない層間絶縁膜等の図示を省略している。
【００９４】
まず図２８及び２９に示すように、図１１で説明したＣＭＯＳ回路３２の上部配線（Ｍ１配線：Ｍｉ配線のｉは配線層のレベルを示す）を用いて、１６層のワード線ＷＬ１〜ＷＬ１６に対応する１６個の金属配線層１０が形成される。金属配線層１０は、例えばワード線ドライバに接続される。金属配線層１０は、例えば（６４ｎｍ×６４ｎｍ）あるいは（４８ｎｍ×４８ｎｍ）の四角形のパターンを有し、また例えば２００ｎｍの膜厚を有し、そのシート抵抗は例えば０．７５Ωである。更に、第１方向のピッチは例えば１１２ｎｍ、第３方向のピッチは９６ｎｍである。
【００９５】
その後、全面に絶縁膜（図示せず）が形成される。この絶縁膜は、図１６で説明したグローバルビット線膜４０の底面に達する高さに形成される。次に図３０及び３１に示すように、この絶縁膜内にコンタクトプラグ６０が形成される。コンタクトプラグ６０は、次のようにして形成される。すなわち、絶縁膜内にコンタクトホールが形成される。このコンタクトホールは、ＣＭＯＳ回路３２の下部配線（Ｍ０配線）を用いて形成され且つ選択ゲート線ドライバに接続された金属配線層、に達するように形成される。そして、その上部での開口のサイズは、例えば（４０ｎｍ×８０ｎｍ）である。その後、このコンタクトホールを例えばタングステン等の金属材料で埋め込むことにより、コンタクトプラグ６０が形成される。このコンタクトプラグ６０は、複数のメモリセル領域Ｒ１で共用することが出来る。そのためコンタクトプラグ６０の数は、選択ゲート線ＳＳＧの本数に比べて圧倒的に少なくすることが出来る。
【００９６】
次に図３２及び３３に示すように、メモリセル領域Ｒ１のグローバルビット線膜４０と同じ層に、選択ゲート線ＳＳＧの迂回パターン（金属配線層）１１を形成する。いずれかの迂回パターン１１は、コンタクトプラグ６０と接する。また、この際にメモリセル領域Ｒ１では、図１６で説明したようにグローバルビット線膜４０が形成される。なお、迂回パターン１１は、金属配線層１０直上の領域を迂回するように形成される。そしてその線幅は例えば２４ｎｍ、最小隣接間隔は例えば２４ｎｍ、及びシート抵抗は例えば１．５Ωである。
【００９７】
また、図３２及び３３は迂回パターン構成の理解のために描かれた図である。実際の工程では、メモリセル領域Ｒ１及びフックアップ領域Ｒ２においてシリコン層４２〜４４が形成される。引き続き図１７の工程が行われる際に、迂回パターン１１がパターン形成される。その後、フックアップ領域Ｒ２のシリコン層４２〜４４をエッチングすることで、図３２及び３３の構成が得られる。その後、図１８で説明したように、メモリセル領域Ｒ１及びフックアップ領域Ｒ２に絶縁膜５８が形成され、図１８で説明したパターニング工程が行われる。これにより、その後に形成される選択ゲート線ＳＳＧのパターンを有する溝４５が、メモリセル領域Ｒ１だけでなくフックアップ領域Ｒ２にも形成される。その後、メモリセル領域Ｒ１において図１９及び２０の工程が行われる。
【００９８】
その後、フックアップ領域Ｒ２では図３４及び３５に示すように、溝４５の底部に、迂回パターン１１に達するコンタクトホール１２Ａが形成される。コンタクトホール１２Ａは、コンタクトプラグ１２を形成するためのものであり、その深さは例えば３０ｎｍである。その後、図２１の工程が行われる。この際、図３６及び３７に示すように、導電膜４８はフックアップ領域Ｒ２の溝４５内部にも形成される。更に、導電膜４８がコンタクトホール１２Ａを埋め込むことにより、コンタクトプラグ１２が形成される。
【００９９】
図３６及び３７の工程の結果、第１方向で隣接するメモリセル領域Ｒ１間で共通接続される選択ゲート線ＳＳＧが完成する。ある選択ゲート線ＳＳＧでは、導電膜４８はメモリセル領域Ｒ１間で分離される。そして、コンタクトプラグ１２と、導電膜４８よりも下層の配線層１１とによって形成された迂回パターンによって、分離された２つの導電膜４８が接続される。また、金属配線層１０の直上の領域を通過しない選択ゲート線ＳＳＧは、直線パターンの１本の導電膜４８によって形成される。これにより、金属配線層１０直上の領域には選択ゲート線ＳＳＧが存在せず、図示せぬ絶縁膜が存在する。
【０１００】
次に、メモリセル領域Ｒ１において図２２の工程が行われ、更に絶縁膜５１が、メモリセル領域Ｒ１及びフックアップ領域Ｒ２に形成される。その後、フックアップ領域Ｒ２において、１６個の金属配線層１０に達するコンタクトホールが絶縁膜内に形成される。このコンタクトホールの上部での開口のサイズは、例えば（３２ｎｍ×４８ｎｍ）である。そして図３８及び３９に示すように、このコンタクトホールをタングステン等の金属で埋め込むことにより、コンタクトプラグ１３が形成される。図４０は、図３８と同じ工程を示す斜視図であり、参考までに絶縁膜５１を図示したものである。
【０１０１】
次に、メモリセル領域Ｒ１において図２３を用いて説明した工程が行われる。この際、図４１に示すように、ワード線膜５２、絶縁膜５３、及び絶縁膜５４は、フックアップ領域Ｒ２にも形成される。最下層のワード線膜（ＷＬ１）５２は、コンタクトプラグ１３に接する。
【０１０２】
次に図４２に示すように、膜厚が例えば１００ｎｍのシリコン窒化膜を材料に用いて、通常のフォトリソグラフィ技術とマスク加工技術とによりマスク層１７を形成する。このマスク層１７は、メモリセル領域Ｒ１における図２４のパターニング工程のためのマスクとして機能すると共に、フックアップ領域Ｒ２において図７及び８のワード線階段部を形成するためのマスクとして機能する。従って、フックアップ領域Ｒ２のマスク層１７は、同一のワード線グループＷＬcombに属する複数のワード線ＷＬを共通接続する領域と、ワード線階段部を形成するための第３方向に沿った領域を備えた形状を有する。そして、これらの領域の間に溝６１を有する。
【０１０３】
次に、メモリセル領域Ｒ１において図２４のパターニング工程がマスク層１７を用いて行われる。なお図２４〜２７は、マスク材１７の図示は省略したものに相当する。この際、図４３に示すように、フックアップ領域Ｒ２でも同様のパターニング工程を行われる。その結果、溝６１は絶縁膜５１底部まで達し、溝６１底部にはコンタクトプラグ１３の上面が露出される。
【０１０４】
その後、メモリセル領域Ｒ１では、図２５〜２７に示す工程が行われる。更に、図２７の構造が得られた後、隣接するビット線ＢＬ間の領域に層間絶縁膜が形成される。これらの工程の間、フックアップ領域Ｒ２は、例えば塗布型カーボン系等のマスク材によって保護される。その後、フックアップ領域Ｒ２の加工が行われる。
【０１０５】
まず、フックアップ領域Ｒ２を保護していたマスク材が除去される。そして図４４に示すように、溝６１の側面及び底面、並びにマスク層１７上に、例えば膜厚１０ｎｍの絶縁膜（例えばシリコン窒化膜）１６が、ＬＰＣＶＤ法により形成される。溝６１の内部は、絶縁膜１６によって均一に被覆される。その後、絶縁膜１６をエッチバックすることにより、溝６１の側面にのみ絶縁膜１６が残存される。この結果、溝６１の底面にはコンタクトプラグ１３が露出される。
【０１０６】
次に図４５に示すように、マスク層１７上に、例えば膜厚７００〜８００ｎｍのハードマスク（例えばシリコン酸化膜を主成分とする）６２が形成される。そしてハードマスク６２は、通常のフォトリソグラフィ技術とマスク加工技術により、ワード線階段部の片側の列のみを露出させるパターンにパターニングされる。これにより、溝６３が形成される。引き続き、ハードマスク６２を用いたＲＩＥにより、マスク層１７及び絶縁膜１６がエッチングされる。更に溝６３底部に露出した絶縁膜５４と、最上層のワード線膜５２とが、ＲＩＥによって除去される。その結果、図４５の構成が得られる。なお、図４５では図示を省略しているが、溝６１内部はハードマスク６２によって埋め込まれている。また本工程では、コンタクトプラグ１５の形成予定領域に、絶縁膜５４の上面に達する溝６４が形成される。
【０１０７】
次に図４６に示すように、通常のフォトリソグラフィ技術とマスク加工技術により、ハードマスク６２は、ワード線階段部の別の列を露出させるパターンにパターニングされる。これにより、溝６５が形成される。
【０１０８】
次に、溝６５底部の絶縁膜１６、１７がエッチングされ、絶縁膜５４が露出される。その後図４７に示すように、溝６３〜６５内部に、シュリンクマスク（例えばフォトレジスト等）６６が形成される。なお、前述の通り図４７の溝６１は、例えば絶縁膜６２で埋め込まれている。また、図４７を記載した紙面の手前側には溝が形成され、図４７の第１方向と第２方向で形成される断面部分は露出されている。つまり、手前側のハードマスク６２及びシュリンクマスク６６は、どこにも接していない。これに対して図４７の第３方向における奥側の構造は、隣接するフックアップ部と背中合わせに接している。従って、溝６４内のシュリンクマスク６６は、その周囲をハードマスク６２により取り囲まれている。
【０１０９】
図４８は、図４７におけるシュリンクマスク６６と、シュリンクマスク６６下部のワード線階段部のみを取り出して示す透視図である。図５０、５２、５４、５６、５８、６０、６２、６４、６６、６８、７０、７２、７４、及び７６も同様である。
【０１１０】
次に図４９及び５０に示すように、第１シュリンク工程が行われる。すなわち、薬液処理あるいは灰化処理等により、シュリンクマスク６６の側面を例えば９６ｎｍ後退（recess）させる。この際、シュリンクマスク６６の上面も同程度後退される。その結果、溝６３底部にはワード線ＷＬ１５上の絶縁膜５３が露出され、溝６５底部にはワード線ＷＬ１６上の絶縁膜５４が露出される。
【０１１１】
次に図５１及び５２に示すように、第１階段ＲＩＥ工程が行われる。すなわち、図４９ 及び５０でのシュリンクマスク６６の後退により露出されたワード線階段部のワード線膜及び絶縁膜を各２層（計４層）、ＲＩＥによりエッチングする（この際、絶縁膜１６もエッチングされる）。この結果、溝６３底部にはワード線ＷＬ１３上の絶縁膜５３が露出され、溝６３側面にはワード線ＷＬ１５、ＷＬ１４が露出される。また、溝６５底部にはワード線ＷＬ１４上の絶縁膜５３が露出され、溝６５側面にはワード線ＷＬ１６、ＷＬ１５が露出される。
【０１１２】
以下、図４９及び５０の工程と図５１及び５２の工程との組み合わせを、６回繰り返す。すなわち、まず図５３及び５４に示すように、第２シュリンク工程が行われ、シュリンクマスク６６の側面が更に９６ｎｍ後退される。その結果、溝６３底部にはワード線ＷＬ１５、ＷＬ１３上の絶縁膜５３が露出され、溝６５底部にはワード線ＷＬ１６上の絶縁膜５４及びワード線ＷＬ１４上の絶縁膜５３が露出される。次に図５５及び５６に示すように、第２階段ＲＩＥ工程が行われる。すなわち、露出されたワード線階段部のワード線膜及び絶縁膜を更に各２層（計４層）エッチングする。この結果、溝６３底部にはワード線ＷＬ１３、ＷＬ１１上の絶縁膜５３が露出され、溝６３側面にはワード線ＷＬ１５〜ＷＬ１２が露出される。また、溝６５底部にはワード線ＷＬ１４、ＷＬ１２上の絶縁膜５３が露出され、溝６５側面にはワード線ＷＬ１６〜ＷＬ１３が露出される。
【０１１３】
次に図５７及び５８に示すように、第３シュリンク工程が行われ、溝６３底部にはワード線ＷＬ１５、ＷＬ１３、ＷＬ１１上の絶縁膜５３が露出され、溝６５底部にはワード線ＷＬ１６上の絶縁膜５４及びワード線ＷＬ１４、ＷＬ１２上の絶縁膜５３が露出される。次に図５９及び６０に示すように、第３階段ＲＩＥ工程が行われる。この結果、溝６３底部にはワード線ＷＬ１３、ＷＬ１１、ＷＬ９上の絶縁膜５３が露出され、溝６３側面にはワード線ＷＬ１５〜ＷＬ１０が露出される。また、溝６５底部にはワード線ＷＬ１４、ＷＬ１２、ＷＬ１０上の絶縁膜５３が露出され、溝６５側面にはワード線ＷＬ１６〜ＷＬ１１が露出される。
【０１１４】
次に図６１及び６２に示すように、第４シュリンク工程が行われ、溝６３底部にはワード線ＷＬ１５、ＷＬ１３、ＷＬ１１、ＷＬ９上の絶縁膜５３が露出され、溝６５底部にはワード線ＷＬ１６上の絶縁膜５４及びワード線ＷＬ１４、ＷＬ１２、ＷＬ１０上の絶縁膜５３が露出される。次に図６３及び６４に示すように、第４階段ＲＩＥ工程が行われる。この結果、溝６３底部にはワード線ＷＬ１３、ＷＬ１１、ＷＬ９、ＷＬ７上の絶縁膜５３が露出され、溝６３側面にはワード線ＷＬ１５〜ＷＬ８が露出される。また、溝６５底部にはワード線ＷＬ１４、ＷＬ１２、ＷＬ１０、ＷＬ８上の絶縁膜５３が露出され、溝６５側面にはワード線ＷＬ１６〜ＷＬ９が露出される。
【０１１５】
次に図６５及び６６に示すように、第５シュリンク工程が行われ、溝６３底部にはワード線ＷＬ１５、ＷＬ１３、ＷＬ１１、ＷＬ９、ＷＬ７上の絶縁膜５３が露出され、溝６５底部にはワード線ＷＬ１６上の絶縁膜５４及びワード線ＷＬ１４、ＷＬ１２、ＷＬ１０、ＷＬ８上の絶縁膜５３が露出される。次に図６７及び６８に示すように、第５階段ＲＩＥ工程が行われる。この結果、溝６３底部にはワード線ＷＬ１３、ＷＬ１１、ＷＬ９、ＷＬ７、ＷＬ５上の絶縁膜５３が露出され、溝６３側面にはワード線ＷＬ１５〜ＷＬ６が露出される。また、溝６５底部にはワード線ＷＬ１４、ＷＬ１２、ＷＬ１０、ＷＬ８、ＷＬ６上の絶縁膜５３が露出され、溝６５側面にはワード線ＷＬ１６〜ＷＬ７が露出される。
【０１１６】
次に図６９及び７０に示すように、第６シュリンク工程が行われ、溝６３底部にはワード線ＷＬ１５、ＷＬ１３、ＷＬ１１、ＷＬ９、ＷＬ７、ＷＬ５上の絶縁膜５３が露出され、溝６５底部にはワード線ＷＬ１６上の絶縁膜５４及びワード線ＷＬ１４、ＷＬ１２、ＷＬ１０、ＷＬ８、ＷＬ６上の絶縁膜５３が露出される。次に図７１及び７２に示すように、第６階段ＲＩＥ工程が行われる。この結果、溝６３底部にはワード線ＷＬ１３、ＷＬ１１、ＷＬ９、ＷＬ７、ＷＬ５、ＷＬ３上の絶縁膜５３が露出され、溝６３側面にはワード線ＷＬ１５〜ＷＬ４が露出される。また、溝６５底部にはワード線ＷＬ１４、ＷＬ１２、ＷＬ１０、ＷＬ８、ＷＬ６、ＷＬ４上の絶縁膜５３が露出され、溝６５側面にはワード線ＷＬ１６〜ＷＬ５が露出される。
【０１１７】
次に図７３及び７４に示すように、第７シュリンク工程が行われ、溝６３底部にはワード線ＷＬ１５、ＷＬ１３、ＷＬ１１、ＷＬ９、ＷＬ７、ＷＬ５、ＷＬ３上の絶縁膜５３が露出され、溝６５底部にはワード線ＷＬ１６上の絶縁膜５４及びワード線ＷＬ１４、ＷＬ１２、ＷＬ１０、ＷＬ８、ＷＬ６、ＷＬ４上の絶縁膜５３が露出される。次に図７５及び７６に示すように、第７階段ＲＩＥ工程が行われる。第７階段ＲＩＥ工程では、ワード線膜及び絶縁膜を各１層（計２層）、ＲＩＥによりエッチングする。この結果、この結果、溝６３底部にはワード線ＷＬ１４、ＷＬ１２、ＷＬ１０、ＷＬ８、ＷＬ６、ＷＬ４、ＷＬ２上の絶縁膜５３が露出され、溝６３側面にはワード線ＷＬ１５〜ＷＬ３が露出される。また、溝６５底部にはワード線ＷＬ１５、ＷＬ１３、ＷＬ１１、ＷＬ９、ＷＬ７、ＷＬ５、ＷＬ３上の絶縁膜５３が露出され、溝６５側面にはワード線ＷＬ１６〜ＷＬ４が露出される。
【０１１８】
以上により、ワード線階段部が形成される。その後、図７７に示すように、ハードマスク６２及びシュリンクマスク６６が除去される。
【０１１９】
次に図７８に示すように、図５１〜７６の工程により生じた溝６６内に、例えば膜厚１０ｎｍの絶縁膜（例えばシリコン窒化膜）１６をＬＰＣＶＤ法により形成する。そして、エッチバックにより、溝６６底部の絶縁膜１６を除去して、絶縁膜１６をワード線ＷＬの側面にのみ残存させる。
【０１２０】
次に図７９に示すように、例えばシリコン酸化膜を主成分とする塗布型の層間絶縁膜７１が全面に形成される。層間絶縁膜７１は溝６６内部を埋め込み、その上面は平坦化されている。また図７９では、選択ゲート線ＳＳＧ等の周囲に形成される層間絶縁膜７０も図示している。そして、通常のフォトリソグラフィ技術とマスクプロセスにより、層間絶縁膜７１内に溝７２が形成される。溝７２はコンタクトプラグ１４を形成するためのものであるが、コンタクトプラグ１４よりもはるかに大きなパターンを有し、そのサイズは例えば（５０ｎｍ×１５０ｎｍ）であり、そのピッチは例えば９６ｎｍである。
【０１２１】
溝７２は、第３方向に沿って７個、ワード線階段部の各段差に対応付けて形成される。溝７２を形成するためのＲＩＥは、シリコン窒化膜及びＴｉＮに対するエッチングレートが極めて小さい条件で行われる。従って、各溝７２には対応するワード線ＷＬの上面及びコンタクトプラグ１３が露出される。図７９に示す領域ではワード線ＷＬ８、ＷＬ９が露出されている。別の溝７２では、ワード線ＷＬ２、ＷＬ３が露出され、更に別の溝７２では、ワード線ＷＬ４、ＷＬ５が露出され、更に別の溝７２では、ワード線ＷＬ６、ＷＬ７が露出され、更に別の溝７２では、ワード線ＷＬ１０、ＷＬ１１が露出され、更に別の溝７２では、ワード線ＷＬ１２、ＷＬ１３が露出され、更に別の溝７２では、ワード線ＷＬ１４、ＷＬ１５が露出される。また、図示せぬ領域において、ワード線ＷＬ１６に達する溝７２が更に形成される。この溝７２は、溝６４（図４５参照）が設けられた領域に対応して形成される。
【０１２２】
次に図８０に示すように、層間絶縁膜７１上に、溝７２を埋め込むようにして、例えばタングステン等の導電膜７３が形成される。
【０１２３】
その後図８１に示すように、導電膜７３がエッチバックされる。この際、導電膜７３の上面が、図４４で形成された絶縁膜１６（図８１では絶縁膜１６Ｂと示す）の上面よりも高く、且つ図７８で形成された絶縁膜１６（図８１では絶縁膜１６Ａと示す）及び／または絶縁膜１７の上面よりも低くなるように、エッチバック量が調整される。この結果、溝７２内には、当該溝７２内に露出されたいずれか一方のワード線ＷＬと、それに対応する金属配線層１３とを接続する２つのコンタクトプラグ１４が、導電膜７３によって形成される。
【０１２４】
その後は、全面に層間絶縁膜を形成する。更に、最上層の金属配線へのコンタクト及び最上層の金属配線を形成し、更に最後のパッシベーション膜を形成してパッド開孔を行い、フックアップ領域Ｒ２が完成する。
【０１２５】
３．本実施形態の効果  
以上のように、第１実施形態で説明した構成は、本実施形態に係る方法で製造することが出来る。
【０１２６】
また本実施形態であると、微細な構成を容易に加工することが出来る。例えば、先に説明したとおりコンタクトプラグ１３の上面のサイズは例えば（３２ｎｍ×４８ｎｍ）であり、これに達するコンタクトホールも同程度のサイズを有し、非常に微細である。しかし、このコンタクトプラグ１３に接続されるコンタクトプラグ１４を形成するために必要なフォトリソグラフィ工程の加工サイズは、図７９で説明したように例えば（４８ｎｍ×１５０ｎｍ）程度と非常に大きくすることが出来る。更に、層間絶縁膜７１のエッチングは、絶縁膜１６及びワード線５２とエッチング選択比の取れる条件で行われる。従って、合わせズレの許容量を大きくすることが出来る。
【０１２７】
そして、図７９〜８１の工程を用いることで、最終メタル層形成の前にコンタクトプラグ１４形成用の工程を挿入することによるプロセスコストの増加を防止することが出来る。あるいは、通常は５００ｎｍ以上の大きなサイズで形成される最終メタル層に数十ｎｍの微細パターンを含ませてコンタクトプラグ１４を形成する必要も無く、これにより最終メタルの加工難易度が高くなること、そして設計自由度が極めて狭くなることを防止出来る。
【０１２８】
なお、上記の例において図４４及び７８で形成された絶縁膜１６は、図４４及び７８で形成されるのでは無く、図７９の構造が得られた段階で形成されても良い。すなわち、図４５〜７９の工程は、絶縁膜１６無しで行われても良い。このような場合に、図７９の工程の結果得られる構造を図８２に示す。絶縁膜１６が無い場合であっても、溝７２形成時のエッチングは、ワード線ＷＬに対して大きなエッチング選択比を有する条件で行われるので、特に問題となることはない。そして、図８２の構成において、溝７２側面及び底面に絶縁膜１６が形成され、引き続きエッチバックにより溝７２底面及びワード線ＷＬ上面の絶縁膜１６が除去されても良い。その後は、絶縁膜７２内を金属膜７３で埋め込むことにより、コンタクトプラグ１４が形成される。
【０１２９】
［変形例等］  
以上のように、上記第１及び第２実施形態に係る記憶装置は、次のようにも説明することも出来る。図８３は、上記実施形態に係るメモリセルアレイの平面図であり、図８４はワード線階段部の斜視図である。
【０１３０】
図示するように、メモリデバイスは、複数の第１配線(WL)が積層された第１配線群(WLG@図83)；複数の第２配線(BL)； 及びメモリセル(MC@図83)、を備える。第１配線群(WLG@図83)は、第１配線(WL)が第１方向(D1)に沿って設けられた複数の第１領域(両側のRA1@図83)と、複数の第１配線上に第１コンタクトプラグ(14-1@図83)が形成される第２領域(RA2@図83)とを含む。第２配線(BL)の各々は、第１方向と異なる第２方向(D2)に沿って設けられる。第１配線は、第２方向に沿って積層される。メモリセル(MC@図83)は、抵抗変化層(可変抵抗素子4@図83)を含む。抵抗変化層は、第２配線(BL)の側面に形成され、且つ第１配線(WL)に接続される。第２領域(RA2@図83)において、第１配線群(WLG@図83)は階段部を有し(図84)、該階段部は複数の階段面（word line terrace）を有する。隣接する階段面の高さは、第２方向で隣接する２層の前記第１配線の上面間の距離の少なくとも２倍、異なる(図84)。
【０１３１】
上記階段部については、次のようにも言うことが出来る。すなわち、第２領域において第１配線は、その長さが少なくとも２層毎に異なり、且つ下層に位置するものほど長く、上層に位置するものほど短い。これにより、第２領域における第１配線群は、階段状の形状とされる。
【０１３２】
更に言い換えるならば、上記階段部は、複数の平面（ワード線テラス（階段面）：word line terrace）と、隣接する平面間に段差を形成する垂直面とを有する。そして、各垂直面には、２層の第１配線(WL)と、２層の絶縁膜５３が露出される。
【０１３３】
更に、第１配線群は第３領域(RA3@図83)を含んでも良い。第３領域(RA3@図83)では、複数の第１配線上に第２コンタクトプラグ(14-2@図83)が形成される。第３領域(RA3@図83)では、第２領域(RA2@図83)において第１コンタクトプラグ(14-1@図83)と接する第１配線(WL3,WL5,WL7...WL15@図83)とは異なる第１配線(WL2,WL4,WL6...WL14@図83)上に、第２コンタクトプラグ(14-2@図83)が形成される。第３領域(RA3@図83)において第１配線群は階段部を有し、該第３領域の階段部は複数の階段面（word line terrace）を有し、隣接する階段面の高さは、第１配線２層以上異なる(図84)。
【０１３４】
更に、第２領域(RA2@図83)と第３領域(RA3@図83)とは平行に設けられても良い。第１配線群はまた、第２領域と第３領域との間の第４領域(RA4@図83)を備えていても良い。第４領域の上面(WL16@図83)は、第２及び第３領域の上面(WL15@RA2, WL14@RA3)より高い。第２〜第４領域の側面には絶縁膜(16@図83)が形成される。第１コンタクトプラグ(14-1@図83)は、絶縁膜(16@図83)によって第４領域(RA4@図83)及び第２領域(RA2@図83)の側面の第１配線と離隔されつつ、第１領域(RA1@図83)の少なくともいずれかの第１配線に接続される。第２コンタクトプラグ(14-2@図83)は、絶縁膜(16@図83)によって第４領域(RA4@図83)及び第３領域(RA3@図83)の側面の第１配線と離隔されつつ、第３領域(RA3@図83)の少なくともいずれかの第１配線に接続される。
【０１３５】
更に、上記第１及び第２実施形態に係る記憶装置は、次のようにも説明することが出来る。すなわちメモリデバイスは、複数のメモリセル領域(R1@図4)； 及び隣接する前記メモリセル領域間に設けられた接続領域(R2@図4)を備える。メモリセル領域(R1@図4)は、第１方向に沿って形成された複数の第１配線(WL in Memory cell array@図1)を含む第１配線群(stacked WL@図1)；第２配線(BL@図1)； 及びメモリセル(MC@図1)を備える。複数の第１配線は、第１方向と異なる第２方向に、第１絶縁膜(53)を介在して積層される。第２配線(BL@図1)は、第２方向に沿って設けられる。メモリセル(MC@図1)は、第２配線の側面に形成され、且つ第１配線に接続された抵抗変化層(可変抵抗素子4@図1)を含む。接続領域(R2@図4)は、第２方向に、第２絶縁膜(53)を介在して積層され、それぞれ対応する第１配線と接続される複数の第３配線(WL in Hook-up region@図5)を含む第３配線群(stacked WLs@図5)； 及び第３配線を、メモリセル下の周辺回路に接続する第１コンタクトプラグ(14@図5)を備える。第３配線群は階段部を有し、該階段部の段差は、第３配線２層と第２絶縁膜２層の和以上の高さを有する(図7)。
【０１３６】
上記の構成により、メモリセルアレイ内の配線と、メモリセルアレイ下の周辺回路との間の接続部の面積を削減し、その結果、記憶装置全体としてのサイズを縮小出来る。なお、実施形態は上記説明した態様に限定されるものではなく、種々の変形が可能である。
【０１３７】
例えば、上記第２実施形態では、２回のハードマスク加工（図45-46）と、７回のシュリンク工程・階段ＲＩＥ工程（図49-76）とを行い、１５段の階段を形成した。しかし、これらの組み合わせには多くの任意性がある。例えば、本実施形態のように２段毎の階段ＲＩＥを７回行う代わりに、４回のハードマスク加工を行っても良い。この場合、ワード線階段部は４列形成され、各列の最上層は、（１３層目（ＷＬ１３）、１４層目（ＷＬ１４）、１５層目（ＷＬ１５）、１６層目（ＷＬ１６））の組み合わせとなる。またこの場合には、４段毎の階段ＲＩＥを３回行っても良い。この場合、最下層のワード線ＷＬ１に対しても階段が形成される。そのため、本実施形態のようにワード線ＷＬ１のみ下部からコンタクトプラグに接続する必要はなくなる。しかし、この場合には、階段の総数が増えるので、上面から見た一段毎に使用可能な面積は小さくなる。
【０１３８】
もちろん、階段ＲＩＥを３段毎、５段毎…等により行っても良く、これはワード線ＷＬの層数（１６層に限らない）や、フックアップ領域Ｒ２の面積等を考慮して適宜選択すれば良い。
【０１３９】
また、第２実施形態で説明した製造方法は、可能な限り順番を入れ替えることが可能であり、また複数の工程を同時に行っても良い。更に、上記説明中の材料や膜厚等の具体的な値も適宜変更出来る。また、ビット線、ワード線、及びグローバルビット線は必ずしも直交する必要は無く、その向きが互いに異なっていれば良い。またメモリセルの積層構造の断面形状及び／または平面形状は四角形に限らず、その他の多角形や円形であっても良い。
【０１４０】
更に、段差がワード線２段以上とされた構成は、ＲｅＲＡＭだけでなく、例えば三次元積層型ＮＡＮＤ型フラッシュメモリにも適用出来る。
【０１４１】
上記実施形態は、以下の態様を含む。  
[1] FIG5-7 and 83-84  
複数の第１配線(WL)が積層されて形成され、該第１配線(WL)が第１方向(D1)に沿って設けられた複数の第１領域(両側のRA1 in FIG83)と、複数の前記第１配線上に第１コンタクトプラグ(14-1 in FIG83)が形成される第２領域(RA2 in FIG83)とを含む第１配線群(WLG in FIG83)と、  
各々が前記第１方向と異なる第２方向(D2)に沿って設けられた複数の第２配線(BL)と、
前記第２配線(BL)の側面に形成され、且つ前記第１配線(WL)に接続された抵抗変化層(可変抵抗素子4 in FIG83)を含むメモリセル(MC in FIG83)と  
を具備し、前記第１配線は前記第２方向に沿って積層され、  
前記第２領域(RA2 in FIG83)において、前記第１配線群(WLG in FIG83)は階段部を有し (FIG84)、該階段部は、複数の階段面を有し、  
隣接する前記階段面の高さは、前記第２方向で隣接する２層の前記第１配線の上面間の距離の少なくとも２倍、異なる(FIG84)記憶装置。  
[2] フックアッフ゜領域の位置, FIG4  
前記メモリセルが配列された複数のメモリセル領域(R1 in FIG4)と、  
前記第１配線群の前記第２領域が設けられ、前記第１コンタクトプラグによって前記第１配線と周辺回路が接続される接続領域(R2 in FIG4)と  
を更に備え、前記接続領域は、隣接する前記メモリセル領域間に設けられる(FIG4)、[1]の記憶装置。  
[3] フックアッフ゜領域の位置と階段形状, FIG4 and 7  
前記接続領域(R2 in FIG4)は、前記第１方向(First direction in FIG4)に沿って並ぶ前記メモリセル領域(R1 in FIG4)間に設けられ、  
前記第１コンタクトプラグの各々は、各々の前記階段面上に形成され、  
前記第１コンタクトプラグと前記階段面との接続部は、前記第１、第２方向に直交する第３方向(Third direction in FIG7)に沿って設けられる(FIG7)、[2]の記憶装置。  
[4] WLの平面パターン, FIG4 and 83  
前記複数の前記第１領域(RA1 in FIG83)は共通接続されて、更に前記第２領域(RA2 in FIG83)に接続される[1]の記憶装置。  
[5] 側壁絶縁膜16, FIG5-6 and 83-84  
前記第１配線群の前記第２領域(RA2 in FIG83)の側面に形成された第１絶縁膜(16 in RA2 in FIG83-84)を更に備える[1]の記憶装置。  
[6] 側壁絶縁膜16の材料限定, FIG79  
前記第１配線群の前記第１領域(RA1 in FIG83)を被覆する第２絶縁膜(71 in FIG79)を更に備え、  
前記第１絶縁膜(16 in FIG79)は、前記第２絶縁膜(71 in FIG79)に対するエッチング選択比の大きい材料を用いて形成される[5]の記憶装置。  
[7] 側壁絶縁膜16の材料限定  
前記第１絶縁膜(16@FIG79)の主成分は、ＳｉＮである[6]の記憶装置。  
[8] フ゛リッシ゛14の構成, FIG5 and 83  
前記第１コンタクトプラグ(14-1 in FIG83)は、前記第１領域(RA1 in FIG83)と前記第２領域(RA2 in FIG83)との間の領域を通過して周辺回路に接続される[1]の記憶装置。  
[9] もう一方の階段部, FIG5-7 and 83-84  
前記第１配線群は、複数の前記第１配線上に第２コンタクトプラグ(14-2 in FIG83)が形成される第３領域(RA3 in FIG83)を更に含み、  
前記第３領域では、前記第２領域(RA2 in FIG83)において前記第１コンタクトプラグ(14-1 in FIG83)と接する前記第１配線(WL3,WL5,WL7...WL15 in FIG83)とは異なる第１配線 (WL2,WL4,WL6...WL14 in FIG83)上に、前記第２コンタクトプラグ(14-2 in FIG83)が形成され、  
前記第３領域(RA3 in FIG83)において、前記第１配線群は階段部を有し、  
前記第３領域の前記階段部は複数の階段面を有し、隣接する前記階段面の高さは、前記第１配線２層以上異なる (FIG84)、[3]の記憶装置。
[10] フ゛リッシ゛構造の詳細, FIG5-7 and 83  
前記第２領域(RA2 in FIG83)と第３領域(RA3 in FIG83)とは平行に設けられ、  
前記第１配線群は、前記第２領域と第３領域との間に更に第４領域(RA4 in FIG83)を備え、  
前記第４領域の上面(WL16 in FIG83)は、前記第２領域及び第３領域の上面(WL15 in RA2, WL14 in RA3)より高く、  
前記第２〜第４領域の側面には絶縁膜(16 in FIG83)が形成され、  
前記第１コンタクトプラグ(14-1 in FIG83)は、前記絶縁膜(16 in FIG83)によって前記第４領域(RA4 in FIG83)及び前記第２領域(RA2 in FIG83)の側面の前記第１配線と離隔されつつ、前記第１領域(RA1 in FIG83)の前記少なくともいずれかの前記第１配線に接続され、  
前記第２コンタクトプラグ(14-2 in FIG83)は、前記絶縁膜(16 in FIG83)によって前記第４領域(RA4 in FIG83)及び前記第３領域(RA3 in FIG83)の側面の前記第１配線と離隔されつつ、前記第３領域(RA3 in FIG83)の前記少なくともいずれかの前記第１配線に接続される[9]の記憶装置。  
[11] 複数のメモリセル領域(R1 in FIG4)と、  
隣接する前記メモリセル領域間に設けられた接続領域(R2 in FIG4)と  
を具備し、前記メモリセル領域(R1 in FIG4)は、  
第１方向に沿って形成された複数の第１配線(WL in Memory cell array in FIG1)を含み、該複数の第１配線が、前記第１方向と異なる第２方向に、第１絶縁膜(53)を介在して積層された第１配線群(stacked WL in FIG1)と、  
前記第２方向に沿って設けられた第２配線(BL in FIG1)と、  
前記第２配線の側面に形成され、且つ前記第１配線に接続された抵抗変化層(可変抵抗素子4 in FIG1)を含むメモリセル(MC in FIG1)と  を備え、前記接続領域(R2 in FIG4)は、  
前記第２方向に、第２絶縁膜(53)を介在して積層された複数の第３配線(WL in Hook-up region in FIG5)を含み、該第３配線が前記第１配線と接続された第３配線群(stacked WL in FIG5)と、  
前記第３配線を、周辺回路に接続する第１コンタクトプラグ(14 in FIG5)と  
を備え、前記第３配線群は階段部を有し、該階段部の段差は、前記第３配線２層と前記第２絶縁膜２層の和以上の高さを有する(FIG7)、記憶装置。  
[12] 前記階段部において、複数の段差が、前記第１、第２方向に直交する第３方向に沿って順次設けられる[11]の記憶装置。  
[13] 前記第３配線群の側面に形成された第３絶縁膜(16 in FIG5)を更に備える[12]の記憶装置。  
[14] 前記第１コンタクトプラグは、前記第１配線群と第３配線群との間の領域を通過して前記周辺回路に接続され、且つ  
前記第３絶縁膜によって、前記第３配線群の側面の前記第３配線と離隔される[13]の記憶装置。  
[15] 前記第３配線群における最下層の第３配線は、対応する前記第１コンタクトプラグとその底面において接続される[11]の記憶装置。  
[16] 特にFIG45-76  
複数の第１コンタクトプラグ(13)を形成するステップ(FIG38-39)と、  
前記第１コンタクトプラグの周囲に第１絶縁膜(51, 70)を形成するステップ(FIG40)と、  
前記第１絶縁膜上に、複数のワード線膜を積層するステップ(FIG41)と、  
前記ワード線膜をパターニングして、前記複数の第１コンタクトプラグの上面を露出させるステップ(FIG43)と、  
前記パターニングされた前記ワード線膜の一部領域において、少なくとも最上層の前記ワード線膜を除去することにより、前記少なくとも最上層の前記ワード線膜が除去された第１領域と、前記最上層の前記ワード線膜が残存する第２領域とを形成するステップ(FIG45)と、  
前記第１領域と前記第２領域上にマスク材(66)を形成するステップ(FIG47-48)と、  
前記マスク材の表面を後退させて、前記第１領域及び前記第２領域の上面の一部を露出させるステップ(FIG49-50)と、  
前記露出された前記第１領域と前記第２領域において、少なくとも２層の前記ワード線膜をエッチングするステップ(FIG51-52)と、  
前記第１領域及び前記第２領域の上面の一部を露出させるステップと、前記露出された前記第１領域と前記第２領域をエッチングするステップとを複数回、繰り返すことにより、前記第１領域と前記第２領域に段差を形成するステップ(FIG53-76)と、  
前記段差が形成された第１領域及び前記第２領域上に、前記複数のワード線膜の各々に接続される第２コンタクトプラグ(14(73))を形成するステップ(FIG79-81)とを具備する記憶装置の製造方法。  
[17] フ゛リッシ゛の製造方法, FIG79-81  
前記第１領域と前記第２領域との間には、前記最上層の前記ワード線膜が残存する第３領域(階段部の間のpillar)が設けられ、  
前記第２コンタクトプラグ(14(73))を形成するステップは、  
前記第１乃至第３領域上に第２絶縁膜(71)を形成するステップ(FIG79)と、  
前記第２絶縁膜内に、複数の溝(72)を形成するステップ(FIG79)と、  
前記溝内に導電膜(73)を埋め込むステップ(FIG80)と、  
前記導電膜の上面をエッチングすることにより、前記第３領域を境に分離された２つのコンタクトプラグを形成するステップと  
を含み、前記溝(72)の各々は、前記第１領域のいずれかの前記ワード線膜、前記第２領域のいずれかのワード線膜、これらのワード線膜間に位置する前記第３領域の一部、及びこれらのワード線膜に関連付けられた２つの前記第１コンタクトプラグ(13)を露出させ、
前記２つのコンタクトプラグの一方は、前記第１領域のいずれかの前記ワード線膜と、これに関連付けられた第１コンタクトプラグとを接続し、  
前記２つのコンタクトプラグの他方は、前記第２領域のいずれかのワード線膜と、これに関連付けられた第１コンタクトプラグとを接続する[16]の記憶装置の製造方法。  
[18] 前記ワード線膜をパターニングすることにより露出された前記ワード線膜の側面に第３絶縁膜(16)を形成するステップを更に備え、  
前記第２絶縁膜内に前記溝を形成するステップは、該第２絶縁膜のエッチングレートが、前記第３絶縁膜及び前記ワード線膜のエッチングレートよりも大きい条件で行われる[17]の記憶装置の製造方法。  
[19] 例えばFIG51  
前記第１領域と前記第２領域をエッチングする際に、前記第３絶縁膜(16)の上面もエッチングされる[18]の記憶装置の製造方法。  
[20] 例えばFIG78  
前記段差を形成するために前記第１領域と前記第２領域をエッチングすることにより露出された前記ワード線膜の側面に第４絶縁膜(16)を形成するステップ(FIG78)を更に備え、  
前記導電膜(73)は、その上面が前記第３絶縁膜よりも高く、且つ前記第４絶縁膜よりも低くなるようにエッチングされる(FIG81)、[18]の記憶装置の製造方法。
【０１４２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【０１４３】
１…グローバルビット線、２…ワード線、３…ビット線、４…抵抗変化材、５…ソース領域、６…チャネル領域、７…ドレイン領域、８…選択ゲート線、９…ゲート絶縁膜、２０…半導体記憶装置、２１…メモリセルアレイ、２２〜２４…デコーダ、２５…コントローラ、２６…電源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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【図８１】
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【図８２】
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【図８３】
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【図８４】
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