(57)【特許請求の範囲】
【請求項１】
誘電体層を含み、対向する第１、第２主面、対向する第１、第２側面、及び対向する第１、第２端面を有するセラミック本体と、
前記セラミック本体の内部に形成され、前記セラミック本体の第１、第２側面及び第１端面に露出する第１引出し部及び前記セラミック本体の第１、第２側面及び第２端面に露出する第２引出し部を有する第１内部電極と、前記セラミック本体の第１、第２側面及び第１、第２端面から所定距離離隔されて形成される第２内部電極と、
前記セラミック本体の両側端部に形成され、前記第１内部電極と連結された第１及び第２外部電極と、前記セラミック本体の上下面に形成され、前記第２内部電極と連結された第３外部電極と、を含み、
前記第１〜第３外部電極はそれぞれ、第１〜第３ベース電極と、前記第１〜第３ベース電極上に形成された第１〜第３端子電極と、を含み、前記第１内部電極のうち最外側の第１内部電極は、前記セラミック本体の第１、第２主面のうち一つ以上にまで延長形成された一つ以上の第１ビアにより前記第１及び第２ベース電極と連結され、前記第２内部電極は、前記セラミック本体の第１、第２主面のうち一つ以上にまで延長形成された一つ以上の第２ビアにより前記第３ベース電極と連結される、基板内蔵用積層セラミック電子部品。
【請求項２】
前記第１内部電極の内部には、前記第２ビアと絶縁されるように貫通孔が形成される、請求項１に記載の基板内蔵用積層セラミック電子部品。
【請求項３】
前記第１及び第２ビアは前記第１主面にまで延長形成される、請求項１または２に記載の基板内蔵用積層セラミック電子部品。
【請求項４】
前記第１ビアは、前記第１ベース電極と連結される２個以上のビアと、第２ベース電極と連結される２個以上のビアと、からなる、請求項１から３のいずれか１項に記載の基板内蔵用積層セラミック電子部品。
【請求項５】
前記第１ビアは、前記第１内部電極を貫通して前記第１内部電極の全てと連結されるように延長形成される、請求項１から４のいずれか１項に記載の基板内蔵用積層セラミック電子部品。
【請求項６】
前記第１及び第２端子電極は銅（Ｃｕ）からなる、請求項１から５のいずれか１項に記載の基板内蔵用積層セラミック電子部品。
【請求項７】
前記第１及び第２端子電極の厚さをｔｐとすると、ｔｐ≧５μｍを満たす、請求項１から６のいずれか１項に記載の基板内蔵用積層セラミック電子部品。
【請求項８】
前記第１及び第２端子電極の表面粗度をＲａ、前記第１及び第２端子電極の厚さをｔｐとすると、２００ｎｍ≦Ｒａ≦ｔｐを満たす、請求項１から７のいずれか１項に記載の基板内蔵用積層セラミック電子部品。
【請求項９】
前記第１及び第２端子電極はめっきにより形成される、請求項１から８のいずれか１項に記載の基板内蔵用積層セラミック電子部品。
【請求項１０】
前記セラミック本体の厚さをｔｓとすると、ｔｓ≦２５０μｍを満たす、請求項１から９のいずれか１項に記載の基板内蔵用積層セラミック電子部品。
【請求項１１】
誘電体層を含み、対向する第１、第２主面、対向する第１、第２側面、及び対向する第１、第２端面を有するセラミック本体と、
前記セラミック本体の内部に形成され、前記セラミック本体の第１、第２側面及び第１端面に露出する第１引出し部及び前記セラミック本体の第１、第２側面及び第２端面に露出する第２引出し部を有する第１内部電極と、前記セラミック本体の第１、第２側面に露出する第３及び第４引出し部を有して、第１、第２端面から所定距離離隔されて形成される第２内部電極と、
前記セラミック本体の両側端部に形成され、前記第１内部電極と連結された第１及び第２外部電極と、前記第１及び第２外部電極と離隔されて形成され、且つ前記セラミック本体を包むように形成されて、前記第２内部電極と連結された第３外部電極と、を含み、
前記第１〜第３外部電極はそれぞれ、第１〜第３ベース電極と、前記第１〜第３ベース電極上に形成された第１〜第３端子電極と、を含み、前記第１内部電極のうち最外側の第１内部電極は、前記セラミック本体の第１、第２主面のうち一つ以上にまで延長形成された一つ以上の第１ビアにより前記第１及び第２ベース電極と連結され、前記第２内部電極のうち最外側の第２内部電極は、前記セラミック本体の第１、第２主面のうち一つ以上にまで延長形成された一つ以上の第２ビアにより前記第３ベース電極と連結され、
前記第１内部電極のうち最外側の第１内部電極の内部には、前記第２ビアと絶縁されるように貫通孔が形成される、基板内蔵用積層セラミック電子部品。
【請求項１２】
前記第１及び第２ビアは前記第１主面にまで延長形成される、請求項１１に記載の基板内蔵用積層セラミック電子部品。
【請求項１３】
前記第１及び第２端子電極は銅（Ｃｕ）からなる、請求項１１または１２に記載の基板内蔵用積層セラミック電子部品。
【請求項１４】
前記第１及び第２端子電極の厚さをｔｐとすると、ｔｐ≧５μｍを満たす、請求項１１から１３のいずれか１項に記載の基板内蔵用積層セラミック電子部品。
【請求項１５】
前記第１及び第２端子電極の表面粗度をＲａ、前記第１及び第２端子電極の厚さをｔｐとすると、２００ｎｍ≦Ｒａ≦ｔｐを満たす、請求項１１から１４のいずれか１項に記載の基板内蔵用積層セラミック電子部品。
【請求項１６】
前記第１及び第２端子電極はめっきにより形成される、請求項１１から１５のいずれか１項に記載の基板内蔵用積層セラミック電子部品。
【請求項１７】
前記セラミック本体の厚さをｔｓとすると、ｔｓ≦２５０μｍを満たす、請求項１１から１６のいずれか１項に記載の基板内蔵用積層セラミック電子部品。
【請求項１８】
絶縁基板と、
前記絶縁基板の内部に内蔵された請求項１から１７の何れか一項に記載の基板内蔵用積層セラミック電子部品と、を含む、積層セラミック電子部品内蔵型印刷回路基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板内蔵用積層セラミック電子部品及び積層セラミック電子部品内蔵型印刷回路基板に関する。
【背景技術】
【０００２】
電子回路の高密度化及び高集積化により、印刷回路基板に実装される受動素子の実装空間が足りなくなっており、これを解決するために、基板に内蔵される部品、すなわち、埋め込み素子（ｅｍｂｅｄｄｅｄ  ｄｅｖｉｃｅ）を具現しようとする研究が行われている。特に、容量性部品として用いられる積層セラミック電子部品を基板内に内蔵するための多様な方法が提示されている。
【０００３】
基板内に積層セラミック電子部品を内蔵する方法としては、基板の材料自体を積層セラミック電子部品用誘電体材料として用い、銅配線などを積層セラミック電子部品用電極として用いる方法がある。また、基板内蔵用積層セラミック電子部品を具現するための他の方法として、高誘電率の高分子シートや薄膜の誘電体を基板内に形成して基板内蔵用積層セラミック電子部品を形成する方法、及び積層セラミック電子部品を基板内に内蔵する方法などがある。
【０００４】
通常、積層セラミック電子部品は、セラミック材質からなる複数個の誘電体層と、この複数個の誘電体層の間に挿入された内部電極と、を備える。このような積層セラミック電子部品を基板内に配置させることにより、高い静電容量を有する基板内蔵用積層セラミック電子部品を具現することができる。
【０００５】
基板内蔵用積層セラミック電子部品を備える印刷回路基板を製造するためには、積層セラミック電子部品をコア基板の内部に挿入した後、基板の配線と積層セラミック電子部品の外部電極とを連結するために、レーザーを用いて上部積層板及び下部積層板にビアホール（ｖｉａ  ｈｏｌｅ）を穿孔しなければならない。このようなレーザー加工は、印刷回路基板の製造コストを大幅に増加させる要因となる。
【０００６】
一方、基板内蔵用積層セラミック電子部品は、基板内のコア部分に内蔵されなければならないため、基板の表面に実装される通常の積層セラミック電子部品とは異なって、外部電極上にニッケル／スズ（Ｎｉ／Ｓｎ）めっき層を形成する必要がない。
【０００７】
すなわち、基板内蔵用積層セラミック電子部品の外部電極は、銅（Ｃｕ）材質のビア（ｖｉａ）を介して基板内の回路と電気的に連結されるため、ニッケル／スズ（Ｎｉ／Ｓｎ）層の代わりに銅（Ｃｕ）層を上記外部電極上に形成する必要がある。
【０００８】
通常、上記外部電極も銅（Ｃｕ）を主成分とするが、ガラス（ｇｌａｓｓ）も含まれているため、基板内のビア（ｖｉａ）の形成に用いられるレーザー加工を行う際に、上記ガラスに含有された成分が上記レーザーを吸収することにより、ビアの加工深さを調節することができなくなるという問題がある。
【０００９】
このような理由から、基板内蔵用積層セラミック電子部品の外部電極上に銅（Ｃｕ）めっき層を別に形成している状況である。
【００１０】
一方、基板内蔵用積層セラミック電子部品は、メモリーカード、ＰＣメインボード及び各種ＲＦモジュールに用いられる印刷回路基板に内蔵されるため、実装型積層セラミック電子部品に比べ、製品のサイズを著しく減少させることができる。
【００１１】
また、ＭＰＵなどの能動素子の入力端子と非常に近接した距離に配置されることができるため、導線の長さによる相互接続インダクタンス（ｉｎｔｅｒｃｏｎｎｅｃｔ  ｉｎｄｕｃｔａｎｃｅ）を低減させることができる。
【００１２】
このような基板内蔵用積層セラミック電子部品におけるインダクタンス低減効果は、内蔵方式という固有の配置関係により得られる相互接続インダクタンス低減効果に過ぎず、基板内蔵用積層セラミック電子部品自体のＥＳＬ特性の改善効果は、未だに達成されていない状況である。
【００１３】
一般に、基板内蔵用積層セラミック電子部品において、ＥＳＬを減少させるためには、積層セラミック電子部品内部の電流経路を短くする必要がある。
【００１４】
しかし、基板内蔵用積層セラミック電子部品の外部電極上に銅（Ｃｕ）めっき層を別に形成することにより、外部電極の内部にめっき液が浸透するという問題が生じるため、内部の電流経路を短縮することが容易ではない状況である。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】韓国公開特許第２００６-００４７７３３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
本発明は、基板内蔵用積層セラミック電子部品及び積層セラミック電子部品内蔵型印刷回路基板を提供することをその目的とする。
【課題を解決するための手段】
【００１７】
本発明の一実施形態によると、誘電体層を含み、対向する第１、第２主面、対向する第１、第２側面、及び対向する第１、第２端面を有するセラミック本体と、上記セラミック本体の内部に形成され、上記セラミック本体の第１、第２側面及び第１端面に露出する第１引出し部及び上記セラミック本体の第１、第２側面及び第２端面に露出する第２引出し部を有する第１内部電極と、上記セラミック本体の第１、第２側面及び第１、第２端面から所定距離離隔されて形成される第２内部電極と、上記セラミック本体の両側端部に形成され、上記第１内部電極と連結された第１及び第２外部電極と、上記セラミック本体の上下面に形成され、上記第２内部電極と連結された第３外部電極と、を含み、上記第１〜第３外部電極はそれぞれ、第１〜第３ベース電極と、上記第１〜第３ベース電極上に形成された第１〜第３端子電極と、を含み、上記第１内部電極のうち最外側の第１内部電極は、上記セラミック本体の第１、第２主面のうち一つ以上に延長形成された一つ以上の第１ビアにより上記第１及び第２ベース電極と連結され、上記第２内部電極は、上記セラミック本体の第１、第２主面のうち一つ以上に延長形成された一つ以上の第２ビアにより上記第３ベース電極と連結される、基板内蔵用積層セラミック電子部品が提供される。
【００１８】
上記第１内部電極の内部には、上記第２ビアと絶縁されるように貫通孔が形成されることができる。
【００１９】
上記第１及び第２ビアは上記第１主面に延長形成されることができる。
【００２０】
上記第１ビアは、上記第１ベース電極と連結される２個以上のビアと、第２ベース電極と連結される２個以上のビアと、からなることができる。
【００２１】
上記第１ビアは、上記第１内部電極を貫通して上記第１内部電極の全てと連結されるように延長形成されることができる。
【００２２】
上記第１及び第２端子電極は銅（Ｃｕ）からなることができる。
【００２３】
上記第１及び第２端子電極の厚さをｔｐとすると、ｔｐ≧５μｍを満たすことができる。
【００２４】
上記第１及び第２端子電極の表面粗度をＲａ、上記第１及び第２端子電極の厚さをｔｐとすると、２００ｎｍ≦Ｒａ≦ｔｐを満たすことができる。
【００２５】
上記第１及び第２端子電極はめっきにより形成されることができる。
【００２６】
上記セラミック本体の厚さをｔｓとすると、ｔｓ≦２５０μｍを満たすことができる。
【００２７】
本発明の他の実施形態によると、誘電体層を含み、対向する第１、第２主面、対向する第１、第２側面、及び対向する第１、第２端面を有するセラミック本体と、上記セラミック本体の内部に形成され、上記セラミック本体の第１、第２側面及び第１端面に露出する第１引出し部及び上記セラミック本体の第１、第２側面及び第２端面に露出する第２引出し部を有する第１内部電極と、上記セラミック本体の第１、第２側面に露出する第３及び第４引出し部を有して、第１、第２端面から所定距離離隔されて形成される第２内部電極と、上記セラミック本体の両側端部に形成され、上記第１内部電極と連結された第１及び第２外部電極と、上記第１及び第２外部電極と離隔されて形成され、且つ上記セラミック本体を包むように形成されて、上記第２内部電極と連結された第３外部電極と、を含み、上記第１〜第３外部電極はそれぞれ、第１〜第３ベース電極と、上記第１〜第３ベース電極上に形成された第１〜第３端子電極と、を含み、上記第１内部電極のうち最外側の第１内部電極は、上記セラミック本体の第１、第２主面のうち一つ以上に延長形成された一つ以上の第１ビアにより上記第１及び第２ベース電極と連結され、上記第２内部電極のうち最外側の第２内部電極は、上記セラミック本体の第１、第２主面のうち一つ以上に延長形成された一つ以上の第２ビアにより上記第３ベース電極と連結される、基板内蔵用積層セラミック電子部品が提供される。
【００２８】
上記第１内部電極のうち最外側の第１内部電極の内部には、上記第２ビアと絶縁されるように貫通孔が形成されることができる。
【００２９】
上記第１及び第２ビアは上記第１主面に延長形成されることができる。
【００３０】
上記第１及び第２端子電極は銅（Ｃｕ）からなることができる。
【００３１】
上記第１及び第２端子電極の厚さをｔｐとすると、ｔｐ≧５μｍを満たすことができる。
【００３２】
上記第１及び第２端子電極の表面粗度をＲａ、上記第１及び第２端子電極の厚さをｔｐとすると、２００ｎｍ≦Ｒａ≦ｔｐを満たすことができる。
【００３３】
上記第１及び第２端子電極はめっきにより形成されることができる。
【００３４】
上記セラミック本体の厚さをｔｓとすると、ｔｓ≦２５０μｍを満たすことができる。
【００３５】
本発明のさらに他の実施形態によれば、絶縁基板と、上記絶縁基板の内部に内蔵された上記基板内蔵用積層セラミック電子部品と、を含む、積層セラミック電子部品内蔵型印刷回路基板が提供される。
【発明の効果】
【００３６】
本発明によると、基板内蔵用積層セラミック電子部品の内部にビアを形成し、このビアを介して内部電極と外部電極とを連結することにより、電流経路（Ｃｕｒｒｅｎｔ  Ｐａｔｈ）を短縮させて等価直列インダクタンス（ＥＳＬ）を減少させることができる。
【００３７】
また、本発明によると、低インダクタンスを具現するとともに、めっき層の表面粗度を調節することにより、積層セラミック電子部品と基板との間の剥離現象を改善して接着特性を向上させることができる。
【図面の簡単な説明】
【００３８】
【図１】本発明の一実施形態による基板内蔵用積層セラミック電子部品を示す斜視図である。
【図２】本発明の一実施形態による基板内蔵用積層セラミック電子部品を示す図１のＡ‐Ａ'線に沿う断面図である。
【図３】図１の基板内蔵用積層セラミック電子部品の積層形態を分解して図示した概略斜視図である。
【図４】本発明の多様な実施形態による基板内蔵用積層セラミック電子部品を示す図１のＡ‐Ａ'線に沿う断面図である。
【図５】本発明の多様な実施形態による基板内蔵用積層セラミック電子部品を示す図１のＡ‐Ａ'線に沿う断面図である。
【図６】本発明の他の実施形態による基板内蔵用積層セラミック電子部品を示す斜視図である。
【図７】本発明の他の実施形態による基板内蔵用積層セラミック電子部品を示す図６のＢ‐Ｂ'線に沿う断面図である。
【図８】図６の基板内蔵用積層セラミック電子部品の積層形態を分解して図示した概略斜視図である。
【図９】本発明の一実施形態による積層セラミック電子部品内蔵型印刷回路基板を示す断面図である。
【発明を実施するための形態】
【００３９】
以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。
【００４０】
基板内蔵用積層セラミック電子部品
以下、添付図面を参照して本発明の好ましい実施形態を説明する。
【００４１】
図１は本発明の一実施形態による基板内蔵用積層セラミック電子部品を示す斜視図である。
【００４２】
図２は本発明の一実施形態による基板内蔵用積層セラミック電子部品を示す図１のＡ‐Ａ'線に沿う断面図である。
【００４３】
図３は図１の基板内蔵用積層セラミック電子部品の積層形態を分解して図示した概略斜視図である。
【００４４】
図１から図３を参照すると、本発明の一実施形態による基板内蔵用積層セラミック電子部品は、誘電体層１１を含み、対向する第１、第２主面、対向する第１、第２側面、及び対向する第１、第２端面を有するセラミック本体１０と、上記セラミック本体１０の内部に形成され、上記セラミック本体１０の第１、第２側面及び第１端面に露出する第１引出し部２１ａ及び上記セラミック本体１０の第１、第２側面及び第２端面に露出する第２引出し部２１ｂを有する第１内部電極２１と、上記セラミック本体１０の第１、第２側面及び第１、第２端面から所定距離離隔されて形成される第２内部電極２２と、上記セラミック本体１０の両側端部に形成され、上記第１内部電極２１と連結された第１及び第２外部電極３１、３２と、上記セラミック本体１０の上下面に形成され、上記第２内部電極２２と連結された第３外部電極３３と、を含むことができる。また、上記第１〜第３外部電極３１、３２、３３はそれぞれ、第１〜第３ベース電極３１ａ、３２ａ、３３ａと、上記第１〜第３ベース電極３１ａ、３２ａ、３３ａ上に形成された第１〜第３端子電極３１ｂ、３２ｂ、３３ｂと、を含み、上記第１内部電極２１のうち最外側の第１内部電極２１は、上記セラミック本体１０の第１、第２主面のうち一つ以上に延長形成された一つ以上の第１ビア４１ａ、４１ｂにより上記第１及び第２ベース電極３１ａ、３２ａと連結され、上記第２内部電極２２は、上記セラミック本体１０の第１、第２主面のうち一つ以上に延長形成された一つ以上の第２ビア４２ａにより上記第３ベース電極３３ａと連結されることができる。
【００４５】
以下、本発明の一実施形態による積層セラミック電子部品について説明するにあたり、特に積層セラミックキャパシタを例に挙げて説明するが、これに制限されるものではない。
【００４６】
本発明の一実施形態による積層セラミックキャパシタにおいて、「長さ方向」は図１の「Ｌ」方向、「幅方向」は「Ｗ」方向、「厚さ方向」は「Ｔ」方向と定義する。ここで、「厚さ方向」は誘電体層を積み上げる方向、すなわち、「積層方向」と同一の概念で用いることができる。
【００４７】
本発明の一実施形態において、セラミック本体１０の形状は、特に制限されないが、図示されたように六面体形状であることができる。
【００４８】
本発明の一実施形態において、セラミック本体１０は、対向する第１、第２主面、対向する第１、第２側面、及び対向する第１、第２端面を有し、上記第１、第２主面は、上記セラミック本体１０の上面及び下面と表現されることもできる。
【００４９】
上記セラミック本体１０の厚さｔｓは２５０μｍ以下であることができる。
【００５０】
上記のようにセラミック本体１０の厚さｔｓを２５０μｍ以下にすることにより、基板内蔵用に適した積層セラミックキャパシタを製作することができる。
【００５１】
また、上記セラミック本体１０の厚さｔｓは上記第１主面と第２主面との間の距離であることができる。
【００５２】
本発明の一実施形態によると、上記誘電体層１１を形成するための原料は、十分な静電容量が得られるものであれば特に制限されず、例えば、チタン酸バリウム（ＢａＴｉＯ３）粉末であることができる。
【００５３】
上記誘電体層１１を形成するための材料は、チタン酸バリウム（ＢａＴｉＯ３）などの粉末に、本発明の目的に応じて、多様なセラミック添加剤、有機溶剤、可塑剤、結合剤、分散剤などが添加されたものであることができる。
【００５４】
上記誘電体層１１の形成に用いられるセラミック粉末の平均粒径は、例えば、４００ｎｍ以下に調節されることができるが特に制限されず、本発明の目的を達成するために多様に調節されることができる 。
【００５５】
このようなセラミック本体１０は、キャパシタの容量形成に寄与する部分である活性層と、この活性層の上下部にそれぞれ上下マージン部として形成される上部及び下部カバー層と、で構成されることができる。
【００５６】
上記活性層は、複数の第１及び第２内部電極２１、２２を誘電体層１１を挟んで繰り返して積層することにより形成されることができる。
【００５７】
上記上部及び下部カバー層は、内部電極を含まないことを除き、誘電体層１１と同一の材質及び構成を有することができる。
【００５８】
上記上部及び下部カバー層は、単一の誘電体層または２個以上の誘電体層を活性層の上下面にそれぞれ上下方向に積層することにより形成されることができ、基本的に、物理的または化学的ストレスによる内部電極の損傷を防止する役割を行うことができる。
【００５９】
一方、上記第１及び第２内部電極２１、２２は、相違する極性を有する一対の電極であり、誘電体層１１上に、所定の厚さで導電性金属を含む導電性ペーストを 印刷することにより形成されることができる。
【００６０】
また、上記第１及び第２内部電極２１、２２は、誘電体層１１の積層方向に沿って形成され、中間に配置された誘電体層１１により電気的に絶縁されることができる。
【００６１】
上記第１内部電極２１は、上記セラミック本体１０の第１、第２側面及び第１端面に露出する第１引出し部２１ａと、上記セラミック本体１０の第１、第２側面及び第２端面に露出する第２引出し部２１ｂと、を有することができる。
【００６２】
上記第１内部電極２１は、後述するように、上記第１引出し部及び第２引出し部を介して第１及び第２外部電極３１、３２とそれぞれ電気的に連結されることができる。
【００６３】
上記第２内部電極２２は、上記セラミック本体１０の第１、第２側面及び第１、第２端面から所定距離離隔されて形成されており、後述するように、第２ビア４２ａを介して第３外部電極３３と電気的に連結されることができる。
【００６４】
したがって、第１〜第３外部電極３１、３２、３３に電圧を印加すると、対向する第１内部電極２１と第２内部電極２２との間に電荷が蓄積される。この際、積層セラミックキャパシタの静電容量は、第１内部電極２１と第２内部電極２２とが重なる領域の面積に比例するようになる。
【００６５】
また、上記第１及び第２内部電極２１、２２を形成するための導電性ペーストに含まれる導電性金属は、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、またはこれらの合金であることができるが、本発明はこれに限定されるものではない。
【００６６】
また、上記導電性ペーストの印刷方法としては、スクリーン印刷法またはグラビア印刷法などが用いられることができるが、本発明はこれに限定されるものではない。
【００６７】
本発明の一実施形態によると、上記セラミック本体１０の両側端部には上記第１内部電極２１と連結された第１及び第２外部電極３１、３２が形成され、上記セラミック本体１０の上下面には上記第２内部電極２２と連結された第３外部電極３３が形成されることができる。
【００６８】
したがって、本発明の一実施形態による基板内蔵型積層セラミックキャパシタは３端子を有することができるが、必ずしもこれに制限されるものではない。
【００６９】
上記第１外部電極３１は、上記第１内部電極２１と電気的に連結される第１ベース電極３１ａと、上記第１ベース電極３１ａ上に形成される第１端子電極３１ｂと、を含むことができる。
【００７０】
また、上記第２外部電極３２は、上記第１内部電極２１と電気的に連結される第２ベース電極３２ａと、上記第２ベース電極３２ａ上に形成される第２端子電極３２ｂと、を含むことができる。
【００７１】
また、上記第３外部電極３３は、上記第２内部電極２２と電気的に連結される第３ベース電極３３ａと、上記第３ベース電極３３ａ上に形成される第３端子電極３３ｂと、を含むことができる。
【００７２】
以下、上記第１〜第３外部電極３１、３２、３３の構造についてより詳細に説明する。
【００７３】
上記第１〜第３ベース電極３１ａ、３２ａ、３３ａは、第１導電性金属及びガラスからなることができる。
【００７４】
静電容量の形成のために、上記第１〜第３外部電極３１、３２、３３が上記セラミック本体１０の両端面及び上下面に形成され、上記第１〜第３外部電極３１、３２、３３に含まれた上記第１〜第３ベース電極３１ａ、３２ａ、３３ａが上記第１及び第２内部電極２１、２２と電気的に連結されることができる。
【００７５】
上記第１〜第３ベース電極３１ａ、３２ａ、３３ａは、上記第１及び第２内部電極２１、２２と同一の材質の導電性物質で形成されることができるが、これに制限されず、例えば、銅（Ｃｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）及びこれらの合金からなる群から選択される一つ以上の第１導電性金属で形成されることができる。
【００７６】
上記第１〜第３ベース電極３１ａ、３２ａ、３３ａは、上記第１導電性金属粉末にガラスフリットを添加して製造された導電性ペーストを塗布した後、焼成することにより形成されることができる。
【００７７】
本発明の一実施形態によると、上記第１〜第３外部電極３１、３２、３３は、上記第１〜第３ベース電極３１ａ、３２ａ、３３ａ上に形成される第１〜第３端子電極３１ｂ、３２ｂ、３３ｂを含むことができる。
【００７８】
上記第１〜第３端子電極３１ｂ、３２ｂ、３３ｂは第２導電性金属で形成されることができる。
【００７９】
上記第２導電性金属は、特に制限されず、例えば、銅（Ｃｕ）であることができる。
【００８０】
一般に、積層セラミックキャパシタは印刷回路基板上に実装されるため、通常、外部電極上にニッケル／スズめっき層が形成される。
【００８１】
しかし、本発明の一実施形態による積層セラミックキャパシタは、印刷回路基板内蔵用であって、基板上に実装されず、上記積層セラミックキャパシタの上記第１〜第３外部電極３１、３２、３３が銅（Ｃｕ）材質のビア（ｖｉａ）を介して基板回路と電気的に連結される。
【００８２】
したがって、本発明の一実施形態によると、上記第１〜第３端子電極３１ｂ、３２ｂ、３３ｂは、上記ビアの材質である銅（Ｃｕ）との電気的連結性が良い銅（Ｃｕ）からなることができる。
【００８３】
一方、上記第１〜第３ベース電極３１ａ、３２ａ、３３ａも銅（Ｃｕ）を主成分とするが、ガラス（ｇｌａｓｓ）も含まれているため、基板内のビア（ｖｉａ）の形成に用いられるレーザー加工を行う際に、上記ガラスに含有された成分が上記レーザーを吸収することにより、ビアの加工深さを調節することができなくなるという問題がある。
【００８４】
このような理由から、基板内蔵用積層セラミック電子部品の上記第１〜第３端子電極３１ｂ、３２ｂ、３３ｂは銅（Ｃｕ）からなることができる。
【００８５】
上記第１〜第３端子電極３１ｂ、３２ｂ、３３ｂの形成方法は、特に制限されず、例えば、めっきにより形成されることができる。
【００８６】
したがって、焼成後の上記第１〜第３端子電極３１ｂ、３２ｂ、３３ｂは銅（Ｃｕ）のみからなっており、ガラスフリットを含まないため、基板内のビア（ｖｉａ）の形成に用いられるレーザー加工を行う際に、上記ガラスに含有された成分が上記レーザーを吸収することにより、ビアの加工深さを調節することができなくなるという問題が発生しない。
【００８７】
一方、本発明の一実施形態によると、上記第１内部電極２１のうち最外側の第１内部電極２１は、上記セラミック本体１０の第１、第２主面のうち一つ以上に延長形成された一つ以上の第１ビア４１ａ、４１ｂにより上記第１及び第２ベース電極３１ａ、３２ａと連結され、上記第２内部電極２２は、上記セラミック本体１０の第１、第２主面のうち一つ以上に延長形成された一つ以上の第２ビア４２ａにより上記第３ベース電極３３ａと連結されることができる。
【００８８】
通常、基板内蔵用積層セラミック電子部品の場合、外部電極上に銅（Ｃｕ）めっき層が別に形成されるため、めっき液の浸透による内部電極の損傷が発生する恐れがある。
【００８９】
したがって、基板内蔵用積層セラミック電子部品は、上部及び下部カバー層の厚さを厚く形成することで、上記めっき液の浸透による内部電極の損傷を防止している。
【００９０】
しかしながら、上記のように上部及び下部カバー層の厚さを厚く形成すると、基板内蔵用積層セラミック電子部品の内部の電流経路が長くなるため、等価直列インダクタンス（ＥＳＬ）を低減することが容易ではないという問題があった。
【００９１】
しかし、本発明の一実施形態によると、上記第１内部電極２１のうち最外側の第１内部電極２１は、上記セラミック本体１０の第１、第２主面のうち一つ以上に延長形成された一つ以上の第１ビア４１ａ、４１ｂにより上記第１及び第２ベース電極３１ａ、３２ａと連結され、上記第２内部電極２２は、上記セラミック本体１０の第１、第２主面のうち一つ以上に延長形成された一つ以上の第２ビア４２ａにより上記第３ベース電極３３ａと連結されることにより、等価直列インダクタンス（ＥＳＬ）を低減することができる。
【００９２】
具体的に、上記基板内蔵用積層セラミック電子部品の内部の電流経路を短縮させることにより、等価直列インダクタンス（ＥＳＬ）を低減することができる。
【００９３】
通常の基板内蔵用積層セラミック電子部品の場合、第１外部電極に印加された電圧により電流がセラミック本体の第１端面を介して第１内部電極に移動し、セラミック本体の第２端面を介して第２内部電極と第２外部電極に移動する電流経路が形成される。
【００９４】
しかし、本発明の一実施形態のように、第１内部電極２１のうち最外側の第１内部電極２１が、上記セラミック本体１０の第１、第２主面のうち一つ以上に延長形成された一つ以上の第１ビア４１ａ、４１ｂにより上記第１及び第２ベース電極３１ａ、３２ａと連結され、上記第２内部電極２２が、上記セラミック本体１０の第１、第２主面のうち一つ以上に延長形成された一つ以上の第２ビア４２ａにより上記第３ベース電極３３ａと連結されることにより、電流経路が短縮されることになる。
【００９５】
すなわち、セラミック本体の両端面を介して流れる電流経路に比べ、本発明の一実施形態のようにセラミック本体の第１または第２主面を介して電流が流れる場合、電流経路が短縮されることができる。
【００９６】
上記のように電流経路が短縮されることにより、上記基板内蔵用積層セラミック電子部品の等価直列インダクタンス（ＥＳＬ）が低減することができる。
【００９７】
図３を参照して上記第２ビア４２ａの形成方法についてより詳細に説明する。
【００９８】
図３を参照すると、第２内部電極２２は、上記セラミック本体１０の第１、第２側面及び第１、第２端面から所定距離離隔されて形成されるため、外部電極と連結されない形態を有する。
【００９９】
しかし、第１内部電極２１に貫通孔５１を形成し、第１内部電極２１を通過して第２内部電極２２の全体に第２ビア４２ａを形成することにより、第２ビア４２ａが第１主面及び第２主面の何れか一つ以上に露出することができる。
【０１００】
上記貫通孔５１は、上記第１内部電極２１と上記第２ビア４２ａとが絶縁されるようにすることができる。
【０１０１】
上記第２ビア４２ａと第３外部電極３３の第３ベース電極３３ａとが電気的に連結されることにより、上記第２内部電極２２と第３外部電極３３とが連結されることができる。
【０１０２】
図３では、上部カバー層のみに第２ビア４２ａが形成されて第１主面のみに露出することを図示したが、必ずしもこれに制限されるものではない。
【０１０３】
一方、上記第１〜第３端子電極３１ｂ、３２ｂ、３３ｂの厚さをｔｐとすると、ｔｐ≧５μｍを満たすことができる。
【０１０４】
上記第１〜第３端子電極３１ｂ、３２ｂ、３３ｂの厚さｔｐはｔｐ≧５μｍを満たすことができるが、これに制限されるものではなく、上記第１〜第３端子電極３１ｂ、３２ｂ、３３ｂの厚さｔｐは１５μｍ以下であることができる。
【０１０５】
上記のように、第１〜第３端子電極３１ｂ、３２ｂ、３３ｂの厚さｔｐがｔｐ≧５μｍを満たし、かつ１５μｍ以下になるように調節することで、基板内におけるビア加工性及び信頼性に優れた積層セラミックキャパシタを具現することができる。
【０１０６】
第１〜第３端子電極３１ｂ、３２ｂ、３３ｂの厚さｔｐが５μｍ未満である場合には、後述するように、積層セラミック電子部品を印刷回路基板に内蔵するために導電性ビアホールを加工する際に、セラミック本体１０まで導電性ビアホールが連結されてしまう不良が発生する恐れがある。
【０１０７】
また、第１〜第３端子電極３１ｂ、３２ｂ、３３ｂの厚さｔｐが１５μｍを超過する場合には、第１〜第３端子電極３１ｂ、３２ｂ、３３ｂの応力によってセラミック本体１０にクラックが発生する恐れがある。
【０１０８】
一方、図２を参照すると、本発明の一実施形態による積層セラミック電子部品は、上記第１〜第３端子電極３１ｂ、３２ｂ、３３ｂの表面粗度をＲａ、上記第１〜第３端子電極３１ｂ、３２ｂ、３３ｂの厚さをｔｐとすると、２００ｎｍ≦Ｒａ≦ｔｐを満たすことができる。
【０１０９】
上記第１〜第３端子電極３１ｂ、３２ｂ、３３ｂの表面粗度Ｒａが２００ｎｍ≦Ｒａ≦ｔｐを満たすように調節することにより、積層セラミック電子部品と基板との間の剥離現象を改善し、クラックを防止することができる。
【０１１０】
表面粗度とは、金属表面を加工する際に表面に生じる微細な凹凸の程度を意味するものであり、表面粗さともいう。
【０１１１】
表面粗度は、加工に用いられる工具、加工法の適否、表面のスクラッチ、錆などにより生じるものである。粗さの程度を示すにあたり、表面を直角に切断したとき断面に示される曲線の最も低い部分から最も高い部分までの距離を中心線の平均粗さとし、Ｒａで表示することができる。
【０１１２】
本発明では、上記第１〜第３端子電極３１ｂ、３２ｂ、３３ｂの中心線の平均粗さをＲａとする。
【０１１３】
具体的に、上記第１〜第３端子電極３１ｂ、３２ｂ、３３ｂの中心線の平均粗さＲａを算出する方法について説明すると、先ず、上記第１〜第３端子電極３１ｂ、３２ｂ、３３ｂの一表面に形成されている粗さに対して仮想の中心線を引く。
【０１１４】
次に、上記粗さの仮想の中心線を基準に、それぞれの距離（例えば、ｒ１、ｒ２、ｒ３…ｒ１３）を測定した後、下記式のように各距離の平均値を求めて算出された値を用いて、第１〜第３端子電極３１ｂ、３２ｂ、３３ｂの中心線の平均粗さＲａを算出することができる。
【０１１５】
0005931044.tif 000002
【０１１６】
上記第１〜第３端子電極３１ｂ、３２ｂ、３３ｂの中心線の平均粗さＲａを２００ｎｍ≦Ｒａ≦ｔｐの範囲に調節することにより、耐電圧特性に優れるとともに、積層セラミック電子部品と基板との間の接着力が向上して信頼性に優れた積層セラミック電子部品を具現することができる。
【０１１７】
上記第１〜第３端子電極３１ｂ、３２ｂ、３３ｂの表面粗度が２００ｎｍ未満である場合には、積層セラミック電子部品と基板との間の剥離現象が発生する恐れがある。
【０１１８】
一方、上記第１〜第３端子電極３１ｂ、３２ｂ、３３ｂの表面粗度が第１〜第３端子電極３１ｂ、３２ｂ、３３ｂの厚さｔｐを超過する場合には、クラックが発生する恐れがある。
【０１１９】
図４及び図５は本発明の多様な実施形態による基板内蔵用積層セラミック電子部品を示す図１のＡ‐Ａ'線に沿う断面図である。
【０１２０】
上述したように、上記第１内部電極２１のうち最外側の第１内部電極２１は、上記セラミック本体１０の第１、第２主面のうち一つ以上に延長形成された一つ以上の第１ビア４１ａ、４１ｂにより上記第１及び第２ベース電極３１ａ、３２ａと連結し、上記第２内部電極２２は、上記セラミック本体１０の第１、第２主面のうち一つ以上に延長形成された一つ以上の第２ビア４２ａにより上記第３ベース電極３３ａと連結することにより、等価直列インダクタンス（ＥＳＬ）が低減することができる。上記第１及び第２ビアの形態は多様に具現されることができる。
【０１２１】
図４を参照すると、上記第１ビアは、上記第１ベース電極３１ａと連結される２個以上のビア４１ａ、４１ｂと、第２ベース電極３２ａと連結される２個以上のビア４１ｃ、４１ｄと、からなることができる。この場合、セラミック本体１０の内部に形成される第１ビア４１ａ、４１ｂ、４１ｃ、４１ｄと第２ビア４２ａとの間の間隔がより狭くなるため、さらに優れた等価直列インダクタンス（ＥＳＬ）の低減効果が得られる。
【０１２２】
図５を参照すると、上記第１ビア４１ａ、４１ｂは、上記第１内部電極２１を貫通して上記第１内部電極２１の全てと連結されるように延長形成されることができる。
【０１２３】
図６は本発明の他の実施形態による基板内蔵用積層セラミック電子部品を示す斜視図である。
【０１２４】
図７は本発明の他の実施形態による基板内蔵用積層セラミック電子部品を示す図６のＢ‐Ｂ'線に沿う断面図である。
【０１２５】
図８は図６の基板内蔵用積層セラミック電子部品の積層形態を分解して図示した概略斜視図である。
【０１２６】
図６から図８を参照すると、本発明の他の実施形態による基板内蔵用積層セラミック電子部品は、誘電体層１１１を含み、対向する第１、第２主面、対向する第１、第２側面、及び対向する第１、第２端面を有するセラミック本体１１０と、上記セラミック本体１１０の内部に形成され、上記セラミック本体の第１、第２側面及び第１端面に露出する第１引出し部１２１ａ及び上記セラミック本体の第１、第２側面及び第２端面に露出する第２引出し部１２１ｂを有する第１内部電極１２１と、上記セラミック本体１１０の第１、第２側面に露出する第３及び第４引出し部１２２ａ、１２２ｂを有して、第１、第２端面から所定距離離隔されて形成される第２内部電極１２２と、上記セラミック本体１１０の両側端部に形成され、上記第１内部電極１２１と連結された第１及び第２外部電極１３１、１３２と、上記第１及び第２外部電極１３１、１３２と離隔されて形成され、且つ上記セラミック本体１１０を包むように形成されて、上記第２内部電極１２２と連結された第３外部電極１３３と、を含むことができる。また、上記第１〜第３外部電極１３１、１３２、１３３はそれぞれ、第１〜第３ベース電極１３１ａ、１３２ａ、１３３ａと、上記第１〜第３ベース電極１３１ａ、１３２ａ、１３３ａ上に形成された第１〜第３端子電極１３１ｂ、１３２ｂ、１３３ｂと、を含み、上記第１内部電極１２１のうち最外側の第１内部電極は、上記セラミック本体１１０の第１、第２主面のうち一つ以上に延長形成された一つ以上の第１ビア１４１ａ、１４１ｂにより上記第１及び第２ベース電極１３１ａ、１３２ａと連結され、上記第２内部電極１２２のうち最外側の第２内部電極は、上記セラミック本体１１０の第１、第２主面のうち一つ以上に延長形成された一つ以上の第２ビア１４２ａにより上記第３ベース電極１３３ａと連結されることができる。
【０１２７】
本発明の他の実施形態によると、上記第３外部電極１３３は、上記第１及び第２外部電極１３１、１３２と離隔されて形成され、且つ上記セラミック本体１１０を包むように形成されることができる。
【０１２８】
上記第２内部電極１２２は、上記セラミック本体１１０の第１、第２側面に露出する第３及び第４引出し部１２２ａ、１２２ｂを有し、第１、第２端面から所定距離離隔されて形成されるため、上記第３及び第４引出し部１２２ａ、１２２ｂを介して上記第３外部電極１３３と連結されることができる。
【０１２９】
さらに、上記セラミック本体１１０の第１、第２主面のうち一つ以上に延長形成された一つ以上の第２ビア１４２ａにより上記第２内部電極１２２のうち最外側の第２内部電極が上記第３ベース電極１３３ａと連結されることで、より優れた等価直列インダクタンス（ＥＳＬ）の低減効果が得られる。
【０１３０】
この場合、上記第１内部電極１２１のうち最外側の第１内部電極に貫通孔１５１を形成し、第１内部電極１２１を通過して上記第２内部電極１２２のうち最外側の第２内部電極に上記第２ビア１４２ａを形成することにより、第２ビア１４２ａが第１主面及び第２主面の何れか一つ以上に露出することができる。
【０１３１】
上記貫通孔１５１は、上記第１内部電極１２１と上記第２ビア１４２ａとが絶縁されるようにすることができる。
【０１３２】
図８では、上部カバー層のみに第２ビア１４２ａが形成されて第１主面のみに露出することを図示したが、必ずしもこれに制限されるものではない。
【０１３３】
その他の上述の本発明の一実施形態による基板内蔵用積層セラミック電子部品の特徴と同一の部分についての説明は省略する。
【０１３４】
以下、本発明の一実施形態による基板内蔵用積層セラミック電子部品の製造方法について説明するが、これに制限されるものではない。
【０１３５】
本発明の一実施形態による基板内蔵用積層セラミック電子部品の製造方法は、以下の通りである。先ず、チタン酸バリウム（ＢａＴｉＯ３）などの粉末を含んで形成されたスラリーをキャリアフィルム（ｃａｒｒｉｅｒ  ｆｉｌｍ）上に塗布及び乾燥して、複数個のセラミックグリーンシートを製造する。これにより、誘電体層を形成することができる。
【０１３６】
上記セラミックグリーンシートは、セラミック粉末、バインダー、溶剤を混合してスラリーを製造した後、ドクターブレード法を用いて上記スラリーを数μｍの厚さを有するシート（ｓｈｅｅｔ）状にして製作される。
【０１３７】
次に、平均粒子サイズが０．１〜０．２μｍであるニッケル粉末が４０〜５０重量部含有された内部電極用導電性ペーストを製造する。
【０１３８】
次に、上記グリーンシート上に上記内部電極用導電性ペーストをスクリーン印刷法で塗布して内部電極を形成した後、それを２００〜３００層に積層して、セラミック本体を製作する。
【０１３９】
次に、上記セラミック本体１０の上面または下面から最外層の内部電極までビアホールを穿孔した後、内部電極と同一のニッケルペーストを充填して、第１ビアを形成する。
【０１４０】
内部電極の内部に貫通孔を穿孔した後、内部電極と同一のニッケルペーストを充填して、第２ビアを形成する。
【０１４１】
次に、上記セラミック本体の端部及び上下面に第１導電性金属及びガラスからなる第１〜第３ベース電極を、上記第１及び第２ビアと連結されるように形成する。
【０１４２】
上記第１導電性金属は、特に制限されず、例えば、銅（Ｃｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）及びこれらの合金からなる群から選択された一つ以上であることができる。
【０１４３】
上記ガラスとしては、特に制限されず、通常の積層セラミックキャパシタの外部電極の製作に用いられるガラスと同一の組成の物質であってもよい。
【０１４４】
上記第１及び第２ベース電極は上記セラミック本体の端部に形成され、第３ベース電極は上記セラミック本体の上下面に形成されることにより、上記第１及び第２内部電極とそれぞれ電気的に連結されることができる。
【０１４５】
次に、上記第１〜第３ベース電極上に第２導電性金属からなるめっき層を形成する。
【０１４６】
上記第２導電性金属は、特に制限されず、例えば、銅（Ｃｕ）であることができる。
【０１４７】
上記めっき層は第１〜第３端子電極に形成されることができる。
【０１４８】
その他の上述の本発明の一実施形態による基板内蔵用積層セラミック電子部品の特徴と同じものについての説明は省略する。
【０１４９】
以下、実施例を挙げて本発明をより詳細に説明するが、本発明はこれによって制限されるものではない。
【０１５０】
本発明の実施形態による基板内蔵用積層セラミック電子部品の第１及び第２端子電極３１ｂ、３２ｂの厚さによるビア加工不良発生の有無と第１及び第２端子電極３１ｂ、３２ｂの表面粗度による接着面の剥離発生頻度を確認するために、携帯電話のマザーボード用チップ部品の通常の条件である８５℃、相対湿度８５％で、積層セラミック電子部品が内蔵された基板を３０分間放置した後、それぞれの実験を行った。
【０１５１】
下記表１は、第１〜第３端子電極の厚さによるビア加工不良発生の有無を示したものである。
【０１５２】
【表１】
0005931044.tif 000003
×：不良率５０％以上
△：不良率１０％〜５０％
○：不良率０．０１％〜１０％
◎：不良率０．０１％未満
【０１５３】
上記表１を参照すると、上記第１〜第３端子電極の厚さが５μｍ以上である場合に、基板内におけるビア加工性及び信頼性に優れた積層セラミックキャパシタが具現されることが分かる。
【０１５４】
その反面、上記第１〜第３端子電極の厚さが５μｍ未満である場合には、基板内のビアを加工する際に不良が発生し得ることが分かる。
【０１５５】
下記表２は、第１〜第３端子電極の表面粗度による接着面の剥離発生頻度を示したものである。
【０１５６】
【表２】
0005931044.tif 000004
×：不良率５０％以上
△：不良率１０％〜５０％
○：不良率０．０１％〜１０％
◎：不良率０．０１％未満
【０１５７】
上記表２を参照すると、上記第１〜第３端子電極の表面粗度が２００ｎｍ以上である場合に、接着面の剥離発生頻度が低くて、信頼性に優れた積層セラミックキャパシタが具現されることが分かる。
【０１５８】
その反面、上記第１〜第３端子電極の表面粗度が２００ｎｍ未満である場合には、接着面の剥離発生頻度が高くなるため、信頼性の問題が生じ得ることが分かる。
【０１５９】
積層セラミック電子部品内蔵型印刷回路基板
図９は本発明の一実施形態による積層セラミック電子部品内蔵型印刷回路基板を示す断面図である。
【０１６０】
図９を参照すると、本発明の一実施形態による積層セラミック電子部品内蔵型印刷回路基板２００は、絶縁基板２１０と、上記絶縁基板２１０の内部に内蔵された上記基板内蔵用積層セラミック電子部品と、を含むことができる。
【０１６１】
上記絶縁基板２１０は絶縁層２２０を含む構造を有し、必要に応じて、図９に例示されたように、多様な形態の層間回路を構成する導電性パターン２３０及び導電性ビアホール２４０を含むことができる。上記のような絶縁基板２１０は、内部に積層セラミック電子部品を含む印刷回路基板２００であることもできる。
【０１６２】
上記積層セラミック電子部品は、印刷回路基板２００に挿入された後、印刷回路基板２００の熱処理などのような後続工程が行われる中で、様々な苛酷な環境を同様に経ることになる。
【０１６３】
特に、熱処理工程での印刷回路基板２００の収縮及び膨張は、印刷回路基板２００の内部に挿入された積層セラミック電子部品に直接的に伝達され、積層セラミック電子部品と印刷回路基板２００との接着面にストレスを加える。
【０１６４】
積層セラミック電子部品と印刷回路基板２００との接着面に加えられたストレスが接着強度より高い場合、接着面が剥がれる剥離不良が発生する。
【０１６５】
積層セラミック電子部品と印刷回路基板２００との接着強度は、積層セラミック電子部品と印刷回路基板２００との電気化学的結合力と接着面の有効表面積に比例するが、積層セラミック電子部品と印刷回路基板２００との接着面の有効表面積を向上させるために、積層セラミック電子部品の表面粗度を制御することで、積層セラミック電子部品と印刷回路基板２００との間の剥離現象を改善することができる。
【０１６６】
また、印刷回路基板内蔵用積層セラミック電子部品の表面粗度による印刷回路基板２００との接着面における剥離発生頻度を確認することができる。
【０１６７】
また、基板内蔵用積層セラミック電子部品の内部にビアを形成し、このビアを介して内部電極と外部電極とを連結することにより、電流経路（Ｃｕｒｒｅｎｔ  Ｐａｔｈ）を短縮させて等価直列インダクタンス（ＥＳＬ）を減少させることができる。
【０１６８】
その他の特徴は上述の本発明の一実施形態による積層セラミック電子部品の内蔵型印刷回路基板の特徴と同一であるため、その説明を省略する。
【０１６９】
以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。 
【符号の説明】
【０１７０】
１０、１１０  セラミック本体
１１、１１１  誘電体層
２１、２２、１２１、１２２  第１及び第２内部電極
４１ａ、４１ｂ、４１ｃ、４１ｄ、４２ａ、１４１ａ、１４１ｂ、１４２ａ  第１及び第２ビア
３１、３２、３３、１３１、１３２、１３３  第１〜第３外部電極
３１ａ、３２ａ、３３ａ、１３１ａ、１３２ａ、１３３ａ  第１〜第３ベース電極
３１ｂ、３２ｂ、３３ｂ、１３１ｂ、１３２ｂ、１３３ｂ  第１〜第３端子電極
５１、１５１  貫通孔
２００  印刷回路基板
２１０  絶縁基板
２２０  絶縁層
２３０  導電性パターン
２４０  導電性ビアホール
【図１】
0005931044.tif 000005
【図２】
0005931044.tif 000006
【図３】
0005931044.tif 000007
【図４】
0005931044.tif 000008
【図５】
0005931044.tif 000009
【図６】
0005931044.tif 000010
【図７】
0005931044.tif 000011
【図８】
0005931044.tif 000012
【図９】
0005931044.tif 000013