(57)【特許請求の範囲】
【請求項１】
ｎＭＯＳ領域及びｐＭＯＳ領域を持つＣＭＯＳ半導体素子において、
前記ｎＭＯＳ領域及びｐＭＯＳ領域には、ｐｏｌｙ−Ｓｉキャッピング層及びこの下部の金属窒化物層を備えるゲートがそれぞれ設けられ、
前記ｎＭＯＳ領域及びｐＭＯＳ領域の各ゲートの下部にはゲート絶縁層が設けられ、
前記ｎＭＯＳ領域及びｐＭＯＳ領域の金属窒化物層は同一元素で形成され、
前記ｎＭＯＳ領域及びｐＭＯＳ領域の金属窒化物層は相異なる厚さを持ち、前記両金属窒化物層のうち少なくとも相対的に厚い金属窒化物層は、複数の金属窒化物層を持ち、
前記ｎＭＯＳ領域の金属窒化物層全体の厚さは、ｐＭＯＳ領域の金属窒化物層全体の厚さに比べて薄い厚さを持ち、
前記厚い金属窒化物層が持つ前記複数の金属窒化物層は、相異なる濃度の不純物を含み、
前記厚い金属窒化物層が持つ前記複数の金属窒化物層は、前記不純物濃度差による相異なる仕事関数を持ち、
前記ｎＭＯＳ領域の金属窒化物層の仕事関数、または、前記ｎＭＯＳ領域の金属窒化物層が複数の金属窒化物層を持つときは前記ゲート絶縁層側に形成する金属窒化物層の仕事関数は、ｐＭＯＳ領域の複数の金属窒化物層のうち前記ゲート絶縁層側に形成する金属窒化物層の仕事関数に比べて小さい、
ことを特徴とするＣＭＯＳ半導体素子。
【請求項２】
前記ゲート絶縁層は、ＨｆＯ２からなる
ことを特徴とする請求項１に記載のＣＭＯＳ半導体素子。
【請求項３】
前記金属窒化物層は、Ｃ、Ｃｌ、Ｆ、Ｏのうち少なくともいずれか一つの成分を不純物として含有する
ことを特徴とする請求項１または請求項２に記載のＣＭＯＳ半導体素子。
【請求項４】
前記金属窒化物層は、Ｔｉ、Ｔａ、Ｗ、Ｍｏ、Ａｌ、Ｈｆ、Ｚｒのうちいずれか一つの元素とＮとを含む
ことを特徴とする請求項１ないし３のうちいずれか１項に記載のＣＭＯＳ半導体素子。
【請求項５】
前記金属窒化物層は、ＴｉＮからなる
ことを特徴とする請求項４に記載のＣＭＯＳ半導体素子。
【請求項６】
ｎＭＯＳ領域及びｐＭＯＳ領域を持つシリコン基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、前記ｎＭＯＳ領域及びｐＭＯＳ領域に対応するものであって、金属窒化物層及びこの上の多結晶シリコンキャッピング層を持つゲートをそれぞれ形成する工程と、を含み、
前記ｎＭＯＳ領域の金属窒化物層及びｐＭＯＳ領域の金属窒化物層は同一元素で形成され、
前記ｎＭＯＳ領域及びｐＭＯＳ領域の金属窒化物層は相異なる厚さを持ち、前記両金属窒化物層のうち少なくとも相対的に厚い金属窒化物層は、複数の金属窒化物層を持ち、
前記ｐＭＯＳ領域の金属窒化物層全体の厚さは、前記ｎＭＯＳ領域の金属窒化物層全体の厚さに比べて厚く、
前記厚い金属窒化物層が持つ前記複数の金属窒化物層は、相異なる濃度の不純物を含むように不純物濃度差を調節して、相異なる仕事関数を持たせ、
前記ｐＭＯＳ領域の複数の金属窒化物層のうち前記ゲート絶縁膜側に形成する金属窒化物層の仕事関数は、前記ｎＭＯＳ領域の金属窒化物層の仕事関数または前記ｎＭＯＳ領域の金属窒化物層が複数の金属窒化物層を持つときは前記ゲート絶縁層側に形成する金属窒化物層の仕事関数に比べて大きい
ことを特徴とするＣＭＯＳ半導体素子の製造方法。
【請求項７】
前記金属窒化物層の不純物濃度の調節は、ＴｉＣｌ４を原料としたＣＶＤにより不純物をＣｌとした場合に、金属窒化物層の蒸着温度調節により、行う
ことを特徴とする請求項６に記載のＣＭＯＳ半導体素子の製造方法。
【請求項８】
前記ゲートを形成する工程は、
前記絶縁膜上に１次金属窒化物層を形成する工程と、
前記１次金属窒化物層から前記ｎＭＯＳに対応する部分を除去する工程と、
前記１次金属窒化物層及び前記ｎＭＯＳ領域上に２次金属窒化物層を形成する工程と、
前記２次金属窒化物層上に多結晶シリコンキャッピング層を形成する工程と、
前記絶縁物質からその上の積層をパターニングして、前記２次金属窒化物層からなる前記ｎＭＯＳ領域の金属窒化物層、及び前記１次金属窒化物層及び前記２次金属窒化物層からなるｐＭＯＳ領域の前記複数の金属窒化物層、を有する各領域、に対応するゲートを前記基板上に形成する工程と、を含む
ことを特徴とする請求項６に記載のＣＭＯＳ半導体素子の製造方法。
【請求項９】
前記１次金属窒化物層及び２次金属窒化物層は、相異なる工程温度で形成する
ことを特徴とする請求項８に記載のＣＭＯＳ半導体素子の製造方法。
【請求項１０】
前記１次金属窒化物層の工程温度は、２次金属窒化物層の工程温度に比べて１００℃以上低い
ことを特徴とする請求項９に記載のＣＭＯＳ半導体素子の製造方法。
【請求項１１】
前記１次金属窒化物層の工程温度は４５０℃であり、２次金属窒化物層の工程温度は６８０℃である
ことを特徴とする請求項１０に記載のＣＭＯＳ半導体素子の製造方法。
【請求項１２】
前記金属窒化物層は、Ｔｉ、Ｗ、Ｔａ、Ｍｏ、Ａｌ、Ｈｆ、Ｚｒからなるグループから選択されたいずれか一つの元素及びＮを含む
ことを特徴とする請求項６ないし１１のうちいずれか１項に記載のＣＭＯＳ半導体素子の製造方法。
【請求項１３】
前記不純物は、Ｃ、Ｃｌ、Ｆ、Ｏからなるグループから選択された少なくとも一つの元素を含む
ことを特徴とする請求項６ないし１２のうちいずれか１項に記載のＣＭＯＳ半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳ半導体素子及びその製造方法に係り、詳細にはデュアルメタルゲートＣＭＯＳ半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
ＣＭＯＳ（Complementary Metal-Oxide Semiconductor）半導体素子の高い集積度と速い動作速度が要求されるにつれて、ゲート絶縁膜及びゲート電極の超薄膜化が要求される。二酸化ケイ素（ＳｉＯ２）絶縁膜の超薄膜化による物理的／製造工程上の限界を克服するために、二酸化ケイ素に比べて高い誘電定数を持つ高誘電性（high-k）ゲート絶縁膜の開発が必須である。高誘電性ゲート絶縁物質を使用することによって、同じ有効絶縁膜の厚さで実際絶縁膜の厚さを厚くできて、絶縁膜の漏れ電流を顕著に減らすことができる。高誘電性物質をゲート絶縁膜として使用し難い理由は、多結晶シリコン（poly-Si）との互換性及び固定電荷についての理解不足、界面制御の難しさ、移動度の低下そして高いゲート空乏層の形成などの問題に起因する。
【０００３】
ＭＩＰＳ（Metal Inserted poly-Si Stack）構造を持つＭＯＳトランジスタ（非特許文献１、非特許文献２参考）は、ゲートの空乏層の形成がなく、そして、絶縁膜へのドーパント浸透がないという長所を持つ。しかし、挿入された金属により、不純物注入による仕事関数の調節が難しい。したがって、ＭＩＰＳ構造のＣＭＯＳ半導体素子は、ｎＭＯＳトランジスタとｐＭＯＳトランジスタとに相異なる仕事関数を持つゲート構造またはゲート物質の使用を要求する。
【０００４】
特許文献１は、ｎＭＯＳにはｎ＋の仕事関数を持つ金属を、そしてｐＭＯＳにｐ＋の仕事関数を持つ金属を利用するデュアルメタルゲートについて紹介する。
【０００５】
特許文献２は、ｎＭＯＳまたはｐＭＯＳの一側に金属層をさらに一つ追加的に挿入する方法でデュアルメタルゲートを形成する方法を提示する。
【特許文献１】米国特許６，７２７，１３０号明細書
【特許文献２】米国特許公開２００４−００２３４７８号公報
【非特許文献１】Ｈ．−Ｓ． Ｊｕｎｇ ｅｔ ａｌ．， ＩＲＰＳ， ｐ５０， ２００５
【非特許文献２】Ｈ．−Ｓ． Ｊｕｎｇ ｅｔ ａｌ．， ＶＬＳＩ， ｐ２５２， ２００５
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明はｎＭＯＳとｐＭＯＳとに同種物質からなるメタルゲートを利用することによって、製造工程が単純化されて収率が向上したＣＭＯＳ半導体素子及びその製造方法を提供する。
【課題を解決するための手段】
【０００７】
本発明の模範的な実施形態によるＣＭＯＳ半導体素子は、ｎＭＯＳ領域及びｐＭＯＳ領域を持つＣＭＯＳ半導体素子において、前記ｎＭＯＳ領域及びｐＭＯＳ領域には、ｐｏｌｙ−Ｓｉキャッピング層及びこの下部の金属窒化物層を備えるゲートがそれぞれ設けられ、前記ｎＭＯＳ領域及びｐＭＯＳ領域の各ゲートの下部にはゲート絶縁層が設けられ、前記ｎＭＯＳ領域及びｐＭＯＳ領域の金属窒化物層は同種物質で形成され、各領域の金属窒化物層は不純物濃度差による相異なる仕事関数を持つ。
【０００８】
本発明の具体的な実施形態によれば、前記ゲート絶縁層は、ＨｆＯ２からなり、前記金属窒化物層は、Ｃ、Ｃｌ、Ｆ、Ｎ、Ｏのうち少なくともいずれか一つの成分を不純物として含有でき、一方、前記金属窒化物層は、Ｔｉ、Ｔａ、Ｗ、Ｍｏ、Ａｌ、Ｈｆ、Ｚｒのうち少なくともいずれか一つの成分を不純物として含有する。
【０００９】
本発明の望ましい実施形態によれば、前記ｎＭＯＳ領域及びｐＭＯＳ領域の金属窒化物層は相異なる厚さを持ち、相対的に厚い金属窒化物層は複数の単位金属窒化物層を持ち、さらに具体的な実施形態によれば、前記厚い金属窒化物層の単位金属窒化物層は、相異なる濃度の不純物を含む。
【００１０】
本発明によるＣＭＯＳ半導体素子の製造方法は、ｎＭＯＳ領域及びｐＭＯＳ領域を持つシリコン基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、前記ｎＭＯＳ領域及びｐＭＯＳ領域に対応するものとして、金属窒化物層及びこの上の多結晶シリコンキャッピング層を持つゲートをそれぞれ形成する工程と、を含み、前記ｎＭＯＳ領域の金属窒化物層及びｐＭＯＳ領域の金属窒化物層は同種物質で形成し、これらそれぞれに不純物濃度差を調節して前記両金属窒化物層に相異なる仕事関数を持たせることを特徴とする。
【００１１】
本発明の望ましい製造方法は、前記金属窒化物層の不純物濃度の調節は、金属窒化物層の蒸着温度調節により行い、さらに、前記ｐＭＯＳ領域の金属窒化物層は、ｎＭＯＳ領域の金属窒化物層に比べて厚い厚さを持ち、前記ｐＭＯＳ領域の金属窒化物層の仕事関数は、ｎＭＯＳ領域の金属窒化物層に比べて高い仕事関数を持つ。
【００１２】
本発明の望ましい実施形態によれば、前記ゲートを形成する工程は、前記絶縁膜上に１次金属窒化物層を形成する工程と、前記１次金属窒化物層から前記ｎＭＯＳに対応する部分を除去する工程と、前記１次金属窒化物層及び前記ｎＭＯＳ領域上に２次金属窒化物層を形成する工程と、前記２次金属窒化物層上に多結晶シリコンキャッピング層を形成する工程と、前記絶縁物質からその上の積層をパターニングして、前記ｎＭＯＳ領域及びｐＭＯＳ領域に対応するゲートを前記基板上に形成する工程と、を含む。
【００１３】
本発明の製造方法は、さらに具体的に、前記１次金属窒化物層及び２次金属窒化物層は、相異なる工程温度で形成し、さらに望ましくは、前記１次金属窒化物層の工程温度は、２次金属窒化物層の工程温度に比べて１００℃以上低いことを特徴とする。例えば、前記１次金属窒化物層の工程温度は実質的に４５０℃であり、２次金属窒化物層の工程温度は６８０℃である。
【００１４】
本発明による製造方法の具体的な実施形態によれば、前記金属窒化物層は、Ｔｉ、Ｗ、Ｔａ、Ｍｏ、Ａｌ、Ｈｆ、Ｚｒからなるグループから選択されたいずれか一つの元素及びＮを含み、前記不純物は、Ｃ、Ｃｌ、Ｆ、Ｎ、Ｏからなるグループから選択された少なくとも一つの元素を含む。
【発明の効果】
【００１５】
本発明は、ｎＭＯＳ及びｐＭＯＳに同種のメタルゲートを利用するため、従来のように異種物質によるゲートで現れうる異種物質間の反応がなく、したがって、これによる性能低下が発生しない。
【発明を実施するための最良の形態】
【００１６】
本発明によるＣＭＯＳ半導体素子は、ＭＩＰＳ（Metal Inserted poly-Si Stack）構造のデュアルメタルゲートを持つ。本発明は、多結晶シリコン（poly-Si）との適応性及び高いゲート空乏の問題を解決するために、薄い金属窒化物層を多結晶シリコンとゲート絶縁層との間に介入させる研究に関連する。
【００１７】
介入された金属窒化物層は、ゲート空乏を防止し、多結晶シリコンからのドーパント拡散を効果的に防止することができる。
【００１８】
以下、添付された図面を参照しつつ、本発明の模範的実施形態によるＣＭＯＳ半導体素子及びその製造方法について説明する。
【００１９】
図１は、多結晶シリコン（Ｐｏｌｙ−Ｓｉ）と高誘電性（ｈｉｇｈ−ｋ）物質層との間に金属窒化物層が介入された概略的なＭＩＰＳ構造を示す。そして、図２は、実際のＭＩＰＳ構造のＴＥＭ（Transition Electron Microscope）イメージを示す。図１及び図２に示したように、多結晶シリコン（poly-Si）と高誘電性物質であるＨｆＳｉＯＮによるＧｏｘ（Gate Oxide）物質との間に、薄い金属窒化物層として、ＣＶＤ（Chemical Vapor Deposition）により形成されたＴａＮ層が介入されている。ＴａＮを含む金属窒化物層は、他の金属電極に比べて熱的に非常に安定している。このようなＭＩＰＳ構造を適用すれば、既存の高誘電性物質／ｐｏｌｙ−Ｓｉの積層構造を適用するに当たって大きい問題のうち一つであるゲート空乏の問題が解決できる。図３は、金属窒化物層が多結晶シリコンとゲート絶縁物層との間に介入された構造と、そうでない構造のＣ−Ｖ曲線グラフである。図３で左側の（ａ）グラフは、ｎＭＯＳのＣ−Ｖグラフであり、右側の（ｂ）グラフは、ｐＭＯＳのＣ−Ｖグラフである。図３に示したように、多結晶シリコン（ｐｏｌｙ−Ｓｉ）とゲート絶縁層との間に金属窒化物層が介入されれば、仕事関数が金属窒化物層に従うために、単一の多結晶シリコン構造に比べてしきい電圧のシフト（Ｖｔｈ ｓｈｉｆｔ、移動）が観察される。したがって、たとえ、単一層の多結晶シリコン（ｐｏｌｙ−Ｓｉ）によるゲートで、製品で要求するしきい電圧Ｖｔｈを合せるとしても、金属窒化物層を多結晶シリコンとゲート絶縁層との間に介入させれば、しきい電圧を合せることができなくなる。すなわち、半導体素子で要求するｎＭＯＳとｐＭＯＳそれぞれに適したしきい電圧を合わせ難くなる。
【００２０】
しかし、ＭＩＰＳ構造で金属窒化物層の厚さが薄い場合は、金属窒化物層上にある電極の仕事関数に大きく影響される。図４は、ＭＩＰＳ構造でＴａＮの厚さを増大させた場合、ｎＭＯＳのしきい電圧及びｐＭＯＳのしきい電圧の変化を示す。
【００２１】
図４を参照すれば、ＴａＮの厚さを変えればしきい電圧が変わる。すなわち、ｎＭＯＳのしきい電圧はＴａＮの厚さが増大するほど増加し、ｐＭＯＳのしきい電圧はＴａＮの厚さが増大するほど減少する。
【００２２】
これを通じて、ＴａＮをｎＭＯＳに適用するに当たって、ＴａＮの厚さを薄くすることが有利であるということが分かる。一方、ｐＭＯＳの場合は、ｎＭＯＳに比べて相対的にＴａＮの厚さがｐＭＯＳのしきい電圧Ｖｔｈに影響を少なく及ぼすが、ＴａＮの厚さが厚いほど有利であることが分かる。
【００２３】
図５は、２つの異なる温度で蒸着したＴｉＮ薄膜のＣ−Ｖ特性グラフである。ＴｉＮは、４５０℃及び６８０℃の温度で５０Å程度の厚さに蒸着した。図５に示したように４５０℃で蒸着されたＴｉＮ（４５０℃ ＴｉＮ）の場合、Ｖｆｂ値が−０．３９１Ｖであり、６８０℃で蒸着されたＴｉＮ（６８０℃ ＴｉＮ）の場合には、Ｖｆｂ値が−０．６０７であった。したがって、相対的に低い温度、例えば、４５０℃で蒸着されたＴｉＮ（４５０℃ ＴｉＮ）は、相対的に高い温度、例えば、６８０℃で蒸着されたＴｉＮ（６８０℃ ＴｉＮ）に比べて仕事関数が大きいということが分かる。
【００２４】
したがって、デュアルメタルゲートの製造時に、ｐＭＯＳに高温蒸着ＴｉＮを適用する場合に、低いしきい電圧Ｖｔｈを得られると予想される。他の温度で蒸着されるＴｉＮ薄膜の仕事関数の差の原因を分析するために、Ｔｏｆ−ＳＩＭＳ（Ｔｉｍｅ−ｏｆ−Ｆｌｉｇｈｔ Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析を実施した。図６に示したように、６８０℃で蒸着されたＴｉＮ（６８０℃ ＴｉＮ）は、４５０℃で蒸着されたＴｉＮ（４５０℃ ＴｉＮ）に比べて薄膜内のＣｌ（ｃｈｌｏｒｉｎｅ）の含有量が少ないことが分かる。このようなＣｌの含有量によって仕事関数が変わったと予想される。このような工程温度別ＴｉＮの仕事関数の差等化は、不純物ＣｌだけでなくＣ、Ｆ、Ｎ、Ｏなどの含有量の差によっても仕事関数が変わりうる。
【００２５】
図７は、多様な金属窒化物層がＨＦ溶液でウェットエッチングできるかどうかについての結果を示している。４５０℃で蒸着したＴｉＮと、６８０℃で蒸着したＴｉＮと、５００℃で蒸着したＴａＮとのサンプルを準備した。図７を通じて、４５０℃で蒸着されたＴｉＮは、６８０℃で蒸着されたＴｉＮに比べてエッチング速度が速いということが分かる。一方、ＴａＮと熱処理されたＨｆＯ２とは、ＨＦ溶液に全くエッチングされないことも、図８を通じて分かる。このような結果は、熱処理されたＨｆＯ２と４５０℃で蒸着されたＴｉＮとが相互積層状態に存在する場合、ＴｉＮ層のみを選択的に除去できるということを意味する。
【００２６】
図９Ａないし図９Ｈは、本発明の模範的実施形態によるＣＭＯＳ半導体素子の製造工程を簡略に示す。この工程によれば、図９Ｈに示したようなｎＭＯＳでは、Ｇｏｘ／６８０℃−ＴｉＮ／ｐｏｌｙ−Ｓｉ、ｐＭＯＳでは、Ｇｏｘ／４５０℃−ＴｉＮ／６８０℃ＴｉＮ／ｐｏｌｙ−Ｓｉのスタックを持つＭＩＰＳ構造のデュアルメタルゲートＣＭＯＳ半導体素子が得られる。以下、図面を参照して本発明によるＣＭＯＳ半導体素子の製造工程を説明する。
【００２７】
図９Ａに示したように、通例的な先行工程を通じて隔離層１ａを介してｎＭＯＳ領域とｐＭＯＳ領域とを持つＳｉ基板１を準備する。準備された基板１上に、ｈｉｇｈ−ｋ物質としてＨｆ系酸化物を蒸着して、ｈｉｇｈ−ｋゲート絶縁膜（ＨｆＯ２）２を形成する。ゲート絶縁膜２を蒸着する前に、基板１上に先ず境界層１ｂを形成させる。境界層１ｂは、１．５ｎｍ以下の厚さを持つものであり、オゾンガスまたはオゾン水を利用した基板１の表面の洗浄により得られる。
【００２８】
Ｈｆ系酸化物は、ＡＬＤ（Atomic Layer Deposition）法としてＨｆＣｌ４、Ｈ２Ｏ反応物を利用するか、アルキルアミド系統のＨｆ前駆体とＨ２Ｏ、Ｏ３などを利用して蒸着できる。そして、Ｈｆ−ｔ−Ｂｕｘｏｘｉｄｅ、Ｈｆ−ＭＭＰなどのＨｆ前駆体と、Ｏ２、Ｏ３、ラジカル酸素などを使用して、ＣＶＤ方式によりゲート絶縁膜でＨｆＯ２を蒸着できる。またＨｆＯ２の代りにＨｆＡｌＯまたはＨｆＳｉＯを蒸着してもよい。Ｈｆ系酸化物による絶縁膜を形成した後、薄膜の緻密化（densification）のために、蒸着後の熱処理（ＰＤＡ：Post Deposition Annealing）を実施する。ＰＤＡは、５５０℃以上１０５０℃以下でＮ２、ＮＯ、Ｎ２Ｏ、Ｏ２、ＮＨ３のうち一つ、またはその組み合わせを含む雰囲気で実施する。
【００２９】
図９Ｂに示したように、１次ＴｉＮ３ａを任意の低温工程で蒸着する。すなわち、後続する２次ＴｉＮ３ｂの蒸着温度に比べて相対的に低い温度、例えば、４５０℃で１次ＴｉＮを１Å〜２００Åの厚さに蒸着する。この時、前駆体としてはＴｉＣｌ４及びＮＨ３を利用し、蒸着方法としては、ＡＬＤとＣＶＤ方式がいずれも可能である。
【００３０】
図９Ｃに示したように、前記１次ＴｉＮ３ａを蒸着した後に、特定領域（例えば、ｎＭＯＳ領域）を開放するフォトレジストマスク（ＰＲ ｍａｓｋ）４をｐＭＯＳ領域の１次ＴｉＮ３ａ上に形成する。
【００３１】
図９Ｄに示したように、マスク４に覆われていない開放されたｎＭＯＳ領域の１次ＴｉＮ３ａを部分的に除去する。この時、除去する方法としては、ウェットまたはドライのエッチング法いずれも適用でき、ドライエッチング時のプラズマ損傷を避けるためにウェットエッチングが望ましい。
【００３２】
図９Ｅに示したように、１次ＴｉＮ３ａのパターニングに利用されたマスク４を除去する。この時の除去方法は、通常のアッシング工程及びストリップ工程を利用する。この時、アッシング工程はＯ２アッシングだけでなく、Ｎ２アッシングまたはフッ素及び水素を含む物質を追加的に含むＮ２アッシング工程になりうる。一方、前記１次ＴｉＮ３ａのパターニングには、前記のようなフォトレジストマスクではないハードマスクを使用するＣＶＤ−ＴｉＮの除去方法も利用されうる。ハードマスクを適用する場合は、ＳｉＯ２、ＳｉＮ、ｐｏｌｙ−Ｓｉなどを使用でき、ＴｉＮ物質との優れた選択比を持つウェット化学剤の選定が必要である。
【００３３】
図９Ｆに示したように、１次ＴｉＮ３ａをｎＭＯＳ領域から除去した後、前述した１次ＴｉＮ３ａに比べて高い工程温度、例えば、６８０℃の工程温度で２次ＴｉＮ３ｂを約１〜２００Åの厚さに蒸着する。前記の１次ＴｉＮ３ａと２次ＴｉＮ３ｂとの工程温度差は、５０〜３００℃程度でなければならない。
【００３４】
図９Ｇに示したように、２次ＴｉＮを蒸着した後に、その上にｐｏｌｙ−Ｓｉを蒸着してキャッピング層５を形成し、後続する通例的ＣＭＯＳ工程フローにより、図９Ｈに示したように目的とするＣＭＯＳ半導体素子を得る。ここで、前記２次ＴｉＮと１次ＴｉＮとの厚さ差は、少なくとも１０Å以上であることが望ましい。
【００３５】
前記の実施形態で、１次ＴｉＮと２次ＴｉＮとの工程温度を差等化するのは、各ＴｉＮに対するＣｌのような不純物量を調節し、これを通じて仕事関数を調節するためである。したがって、本発明の他の実施形態によれば、１次ＴｉＮと２次ＴｉＮとを形成する方法は、前述した実施形態のような工程温度の差等化以外に、各ＴｉＮに対する不純物含有量を差等化できるいかなる条件の成膜方法でも利用可能である。
【００３６】
前記のような本発明の模範的実施形態により製造されうる本発明によるＣＭＯＳ半導体素子は、ｐｏｌｙ−ＳｉからなるｎＭＯＳ領域及びｐＭＯＳ領域の各キャッピング層とこれらそれぞれの下部のゲート絶縁膜との間に金属窒化物層が設けられ、この時に一側領域、本実施形態ではｐＭＯＳ領域で、金属窒化物層が不純物濃度の異なる二つの積層を備える。不純物、例えば、Ｃｌの濃度の異なる金属窒化物層によれば、目的とする調節された仕事関数のデュアルメタルゲートを得られるようになる。
【００３７】
前述した実施形態で、例えば、ｎＭＯＳ領域には一層のＴｉＮが形成され、ｐＭＯＳ領域には二層のＴｉＮが形成されると説明されたが、本発明の他の実施形態によれば、ｎＭＯＳ領域及びｐＭＯＳ領域でＴｉＮがいずれも複数層で形成され、この時にこれらの各積層数は異ならせてもよい。
【００３８】
一方、前述した実施形態ではＴｉＮについてのみ説明されているが、Ｔｉ以外にＴａ、Ｗ、Ｍｏ、Ａｌ、Ｈｆ、Ｚｒなどの窒化物層も適用でき、前述したような工程温度差等化によるｎＭＯＳ、ｐＭＯＳ領域での仕事関数差等化が可能である。
【００３９】
したがって、本発明によるＣＭＯＳ半導体素子は、図８Ｈに示したようにｎＭＯＳ領域及びｐＭＯＳ領域を持ち、各領域にはｐｏｌｙ−Ｓｉキャッピング層とこの下部の金属窒化物層とを備えるゲートが設けられ、各領域のゲートの下部にはゲート絶縁層、例えば、Ｈｆ２Ｏのようなｈｉｇｈ−ｋ酸化物によるゲート絶縁層が設けられる。ここで、本発明を特徴付ける各領域の金属窒化物層は相異なる含有量の不純物を含み、この不純物にはＣ、Ｃｌ、Ｆ、Ｎ、Ｏのうち少なくともいずれか一つが含まれる。そして前記金属窒化物層は、前述したように、Ｔｉ、Ｔａ、Ｗ、Ｍｏ、Ａｌ、Ｈｆ、Ｚｒのうちいずれか一つの元素を含む。望ましくは、前記ｎＭＯＳ領域及びｐＭＯＳ領域の金属窒化物層は相異なる厚さを持ち、相対的に厚い金属窒化物層は複層構造を持ち、望ましくは上下二つの単位積層を持ち、上下単位積層は相異なる濃度の不純物を含有する。
【産業上の利用可能性】
【００４０】
本発明は、半導体素子関連の技術分野に好適に用いられる。
【図面の簡単な説明】
【００４１】
【図１】多結晶シリコン（Poly-Si）層と高誘電性（high-k）物質層との間に金属窒化物層が介在された概略的なＭＩＰＳ構造を示す図面である。
【図２】図１に示した構造の実際ＭＩＰＳ構造物議ＴＥＭイメージを示す図面である。
【図３】金属窒化物層が多結晶シリコンとゲート絶縁物層との間に介された構造とそうでない構造とのＣ−Ｖ曲線グラフである。
【図４】ＭＩＰＳ構造でＴａＮの厚さを増大させた場合、ｎＭＯＳのしきい電圧とｐＭＯＳのしきい電圧との変化を示す図面である。
【図５】２つの異なる温度で蒸着したＴｉＮ薄膜のＣ−Ｖ特性グラフである。
【図６】６８０℃で蒸着したＴｉＮと４５０℃で蒸着したＴｉＮとのＣｌ不純物量を示すグラフである。
【図７】多様な金属窒化物層がＨＦ溶液でウェットエッチングされうるかについての結果を示す図面である。
【図８】ＨｆＯ２のＨＦ溶液に対するエッチング程度を示すグラフである。
【図９Ａ】本発明の模範的実施形態によるＣＭＯＳ半導体素子の製造工程を示す図面である。
【図９Ｂ】本発明の模範的実施形態によるＣＭＯＳ半導体素子の製造工程を示す図面である。
【図９Ｃ】本発明の模範的実施形態によるＣＭＯＳ半導体素子の製造工程を示す図面である。
【図９Ｄ】本発明の模範的実施形態によるＣＭＯＳ半導体素子の製造工程を示す図面である。
【図９Ｅ】本発明の模範的実施形態によるＣＭＯＳ半導体素子の製造工程を示す図面である。
【図９Ｆ】本発明の模範的実施形態によるＣＭＯＳ半導体素子の製造工程を示す図面である。
【図９Ｇ】本発明の模範的実施形態によるＣＭＯＳ半導体素子の製造工程を示す図面である。
【図９Ｈ】図９Ａないし図９Ｇの過程を通じて得られた本発明の望ましい実施形態によるＣＭＯＳ半導体素子の概略的な断面図である。
【符号の説明】
【００４２】
１  Ｓｉ基板
１ａ  隔離層
１ｂ  境界層
２  ｈｉｇｈ−ｋゲート絶縁膜（ＨｆＯ２）
３ａ  １次ＴｉＮ
３ｂ  ２次ＴｉＮ
５  キャッピング層
【図１】
0005931312.tif 000002
【図３】
0005931312.tif 000003
【図４】
0005931312.tif 000004
【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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【図９Ｅ】
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【図９Ｆ】
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【図９Ｇ】
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【図９Ｈ】
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【図２】
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