(57)【特許請求の範囲】
【請求項１】
複数のメモリセルと、
前記複数のメモリセルに接続された少なくとも１本のワード線と、
前記ワード線と交差し且つ前記複数のメモリセルに接続された複数の第１副ビット線及び複数の第２副ビット線と、
前記第１副ビット線のそれぞれに一端が接続された複数のセレクタ素子と、
前記セレクタ素子の互いに隣接する２つ毎に設けられ且つこれらの２つのセレクタ素子の他端に共通して接続された少なくとも１本の主ビット線と、
前記主ビット線に並置せしめられるとともに固定電位に接続された少なくとも１本の固定電位線と、
前記第２副ビット線に接続された電圧生成回路と、
前記第１副ビット線と前記第２副ビット線とが自身の表面上に設けられた第１層間絶縁層と、
前記第１層間絶縁層を覆い、前記主ビット線と前記固定電位線とが自身の表面上に設けられた第２層間絶縁層と、
を有し、
前記第１副ビット線及び前記第２副ビット線は交互に配置され、
前記主ビット線及び前記固定電位線は、隣接する一対の前記第１副ビット線及び前記第２副ビット線と前記第２層間絶縁層を挟んで対向すると共に、前記第２層間絶縁層上に交互に配置され、
前記複数のメモリセルは、前記一対を構成する第１副ビット線と前記第２副ビット線との間に配置されたメモリセルと、前記一対の第１副ビット線及び第２副ビット線と他の一対の第１副ビット線及び第２副ビット線との間に配置されたメモリセルと、を含むことを特徴とする半導体メモリ。
【請求項２】
前記複数のセレクタ素子の互いに隣接する２つを異なるタイミングでオン駆動させる駆動回路を更に有することを特徴とする請求項１に記載の半導体メモリ。
【請求項３】
前記セレクタ素子の互いに隣接する２つに接続された前記第１副ビット線の一方は、前記第２層間絶縁層を介して前記主ビット線に対向していることを特徴とする請求項１又は２に記載の半導体メモリ。
【請求項４】
前記セレクタ素子の互いに隣接する２つに接続された前記第１副ビット線の他方は、前記第２層間絶縁層を介して前記固定電位線に対向していることを特徴とする請求項３に記載の半導体メモリ。
【請求項５】
前記複数のメモリセルのうちの少なくとも１つは、隣接して配置された前記主ビット線及び前記固定電位線の間の領域と前記第１層間絶縁層及び前記第２層間絶縁層を介して対向する位置に配置されていることを特徴とする請求項１乃至４のいずれか１に記載の半導体メモリ。
【請求項６】
前記固定電位線は、接地電位に接続されていることを特徴とする請求項２乃至５のいずれか１に記載の半導体メモリ。
【請求項７】
前記複数のセレクタ素子の互いに隣接する２つの一方に接続された前記メモリセルの設置位置に対する前記主ビット線の設置位置の配置関係は、前記複数のセレクタ素子の互いに隣接する２つの他方に接続された前記メモリセルの設置位置に対する前記固定電位線の設置位置の配置関係と同一であることを特徴とする請求項２乃至６のいずれか１に記載の半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のメモリセルを有する半導体メモリに関する。
【背景技術】
【０００２】
デジタル情報を取り扱う各種の電子装置に使用されるメモリを大別すると、ハードディスクドライブ、ＤＶＤ、ＣＤのような物理的な動作を必要とする記録装置と、物理的な動作を必要としない半導体メモリを用いた記録装置とに分類することができる。更に、記録保持方法により、半導体メモリを２種類に分けることができる。具体的には、電源を切ると記録情報が失われる揮発性半導体メモリと、電源を切っても記録情報が保存される不揮発性メモリと、に分類することができる。
【０００３】
ＥＰＲＯＭ（Erasable Programmable Read Only Memory）のような不揮発性メモリは、１つのメモリセルに１つの電荷蓄積部を有し、当該電荷蓄積部に電荷が蓄積された状態（未書込み状態）を“１”、当該電荷蓄積部に電荷が蓄積され、メモリセルの閾値電圧が上昇した状態（書込み状態）を“０”とすることによって記録情報を保存する。このようなメモリセルは、例えば、ｎ型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）構造を有し、ＭＯＳＦＥＴのゲート酸化膜中に、他の部分から電気的に絶縁された多結晶シリコンからなる浮遊ゲート（ＦＧ：Floating Gate）が埋め込まれている。当該浮遊ゲートが電荷蓄積部に該当する。かかるメモリセルへのデータ書込み、読出し、及び消去は、例えば以下のような方法によって行なわれる。
【０００４】
浮遊ゲートにデータ“０”を書込む場合には、ドレイン及び制御ゲートに正電圧を印加し、ソースを接地電圧とする。これにより、チャンネル中をソースからドレインに向かって移動する電子がドレイン近傍で高い運動エネルギーを獲得してホットエレクトロンになり、その一部がゲート酸化膜を飛び越えて浮遊ゲートに注入され、当該ホットエレクトロンが保持されてデータ“０”が書込まれる。
【０００５】
電荷注入にともなって浮遊ゲートは負電位になるため、制御ゲートに対してメモリセルにおける書き込み後の閾値電圧は、書込み前の閾値電圧よりも高くなる。このため、読出しを行う場合には、書き込み後の閾値電圧と書込み前の閾値電圧との中間の電圧を制御ゲートに印加し、ドレインに正電圧を印加し、更にソースを接地電圧としてメモリセルを駆動する。書き込みがなされている場合には、メモリセルの閾値電圧より低い電圧が制御ゲートに印加されるため、メモリセルに電流が流れない。一方、書込みがなされていない場合には、メモリセルの閾値電圧より高い電圧が制御ゲートに印加されるため、メモリセルに電流が流れる。このように読出し動作を行った場合に、メモリセルに電流が流れか又は流れないかを判別することにより、メモリセルに書込まれたデータを読出すことができる。
【０００６】
浮遊ゲートに記録されたデータの消去を行う場合には、例えば、メモリセルに紫外線を照射し、浮遊ゲート内の電子を高エネルギー状態にする。これにより、電子はゲート酸化膜を飛び越えて基板及びゲートに放出されるため、浮遊ゲート内に電子が存在しなくなり、データが消去された状態になる。
【０００７】
上述したようなメモリセルをマトリックス状に配列して、１つのメモリアレイを形成し、メモリアレイ内の複数のメモリセルのそれぞれにビット線を介してアンプが接続された構造を有するＥＰＲＯＭが、例えば特許文献１に開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−４７２２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、上述したようなＥＰＲＯＭ等の不揮発性半導体メモリ又は揮発性半導体メモリにおいては、ビット線同士が絶縁体を介して対向しているため、ビット線間に寄生容量が生じていた。かかる寄生容量が生じると、以下のような問題が生じえる。例えば、複数あるビット線のなかから１つが選択されると、当該選択されたビット線の電位が変化し、カップリングが生じることによって当該選択されたビット線に隣り合うビット線の電位も変化する。このようなビット線の電位が変化した状態で、電位が変化したビット線に接続されたメモリセルのデータを読み出すと、ビット線の電位に起因してメモリセルに電流が流れしまい、メモリセルの状態（閾値電圧）のみに応じた電流を検出することが困難になる。すなわち、上述したようなＥＰＲＯＭ等の不揮発性半導体メモリ又は揮発性半導体メモリにおいては、ビット線間の寄生容量によって正確にデータ読出しを行えないことがある。
【００１０】
このような問題を解決する方法として、隣り合うビット線の間に接地された配線又は所定の一定電圧が印加された配線を新たに設けることが考えられるが、かかる配線を新たに設けると、不揮発性半導体メモリ又は揮発性半導体メモリの小型化を図ることが困難になる。特に、近年のような小型化された不揮発性半導体メモリ及び揮発性半導体メモリにおいては、ビット線間に新たな配線を挿入することは極めて困難である。
【００１１】
本発明は、以上の如き事情に鑑みてなされたものであり、ビット線間の寄生容量による影響を低減することにより、高精度のデータの読出しを可能とした半導体メモリを提供する。
【課題を解決するための手段】
【００１２】
上述した課題を解決するために、本発明の半導体メモリは、複数のメモリセルと、前記複数のメモリセルに接続された少なくとも１本のワード線と、前記ワード線と交差し且つ前記複数のメモリセルに接続された複数の第１副ビット線及び複数の第２副ビット線と、前記第１副ビット線のそれぞれに一端が接続された複数のセレクタ素子と、前記セレクタ素子の互いに隣接する２つ毎に設けられ且つこれらの２つのセレクタ素子の他端に共通して接続された少なくとも１本の主ビット線と、前記主ビット線に並置せしめられるとともに固定電位に接続された少なくとも１本の固定電位線と、前記第２副ビット線に接続された電圧生成回路と、前記第１副ビット線と前記第２副ビット線とが自身の表面上に設けられた第１層間絶縁層と、前記第１層間絶縁層を覆い、前記主ビット線と前記固定電位線とが自身の表面上に設けられた第２層間絶縁層と、を有し、前記第１副ビット線及び前記第２副ビット線は交互に配置され、前記主ビット線及び前記固定電位線は、隣接する一対の前記第１副ビット線及び前記第２副ビット線と前記第２層間絶縁層を挟んで対向すると共に、前記第２層間絶縁層上に交互に配置され、前記複数のメモリセルは、前記一対を構成する第１副ビット線と前記第２副ビット線との間に配置されたメモリセルと、前記一対の第１副ビット線及び第２副ビット線と他の一対の第１副ビット線及び第２副ビット線との間に配置されたメモリセルと、を含むことを特徴とする。
【発明の効果】
【００１３】
本発明の半導体メモリによれば、１つの主ビット線に互いに異なるタイミングでオン駆動するセレクタ素子及び当該セレクタ素子のそれぞれに接続された副ビット線を介して当該副ビット線のそれぞれにメモリセルが接続され、当該主ビット線に並置されるとともに固定電位に接続された固定電位線が設けられている。このような構成により、本発明の半導体メモリにおいては、ビット線間の寄生容量による影響が低減され、高精度のデータの読出しが可能になる。
【図面の簡単な説明】
【００１４】
【図１】本実施例に係る半導体メモリの概略構成ブロック図である。
【図２】本実施例に係る半導体メモリの各メモリブロックを説明するための概略構成図である。
【図３】本実施例に係る半導体メモリを構成するメモリセルの断面図である。
【図４】本実施例に係る半導体メモリのメモリブロックの部分拡大断面図である。
【図５】本実施例に係る半導体メモリを構成する主ビット線とメモリセルとの位置関係を説明するための概略構成図である。
【図６】本実施例に係る半導体メモリの動作を説明するための半導体メモリの部分的な概略構成図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施例について添付図面を参照しつつ詳細に説明する。
【実施例】
【００１６】
先ず、図１乃至５を参照しつつ本実施例に係る半導体メモリの構造について説明する。図１は、本実施例に係る半導体メモリの概略構成ブロック図である。
【００１７】
図１に示されているように、半導体メモリ１０は、３つのメモリブロック１１ａ、１１ｂ、１１ｃと、各メモリブロックに共通の所定電圧を供給する電圧生成回路１２と、各メモリブロックに接続されたロウデコーダ１３、第１カラムデコーダ１４、第２カラムデコーダ１５及びマルチプレクサ１６と、マルチプレクサ１６に接続された第３カラムデコーダ１７及びアンプ１８と、から構成されている。なお、ロウデコーダ１３、第１カラムデコーダ１４、第２カラムデコーダ１５及び第３カラムデコーダ１７は、駆動回路として機能する。
【００１８】
メモリブロック１１ａ、１１ｂ、１１ｃは、各ブロックに対してｐ（ｐ＞１の整数）本の共通の主ビット線ＭＢＬ1、ＭＢＬ2、・・・、ＭＢＬpを介してマルチプレクサ１６に接続されている。以下、いずれかの主ビット線ＭＢＬ1、ＭＢＬ2、・・・、ＭＢＬpを指定しない場合においては、単に主ビット線ＭＢＬとも称する。例えば、メモリブロック１１ａは、接続点Ｔ11を介して主ビット線ＭＢＬ1に接続され、接続点Ｔ1pを介して主ビット線ＭＢＬpに接続されている。また、メモリブロック１１ｂは、接続点Ｔ21を介して主ビット線ＭＢＬ1に接続され、接続点Ｔ2pを介して主ビット線ＭＢＬpに接続されている。更に、メモリブロック１１ｃは、接続点Ｔ31を介して主ビット線ＭＢＬ1に接続され、接続点Ｔ3pを介して主ビット線ＭＢＬpに接続されている。
【００１９】
また、主ビット線ＭＢＬ同士の間には、ｑ本（ｑ＞１の整数）の固定電位線である接地電位線ＧＬ1、ＧＬ2、・・・、ＧＬqが設けられている。以下、いずれかの接地電位線ＧＬ1、ＧＬ2、・・・、ＧＬqを指定しない場合においては、単に接地電位線ＧＬとも称する。接地電位線ＧＬのそれぞれは、接地電位Ｖssに接続されている。具体的な主ビット線ＭＢＬと接地電位線ＧＬとの配置関係は、例えば、主ビット線ＭＢＬ1と主ビット線ＭＢＬ2との間に接地電位線ＧＬ1が設けられ、主ビット線ＭＢＬ(p-1）と主ビット線ＭＢＬpとの間に接地電位線ＧＬqが設けられている。すなわち、主ビット線ＭＢＬと接地電位線ＧＬとは、互いを挟むように交互に設けられている。
【００２０】
更に、メモリブロック１１ａ、１１ｂ、１１ｃは、各ブロックに対して１本の共通の電圧供給ラインＶＬを介して電圧生成回路１２に接続されている。具体的には、メモリブロック１１ａは接続点Ｔ10、メモリブロック１１ｂは接続点Ｔ20、メモリブロック１１ｃは接続点Ｔ30を介して電圧供給ラインＶＬに接続されている。
【００２１】
ロウデコーダ１３は、ワード線ＷＬ11、ＷＬ12、・・・ＷＬ1n（ｎ＞１の整数）のそれぞれを介してメモリブロック１１ａに、ワード線ＷＬ21、ＷＬ22、・・・ＷＬ2nのそれぞれを介してメモリブロック１１ｂに、ワード線ＷＬ31、ＷＬ32、・・・ＷＬ3nのそれぞれを介してメモリブロック１１ｃに接続されている。以下、いずれかのワード線ＷＬ11、ＷＬ12、・・・ＷＬ1n、ＷＬ21、ＷＬ22、・・・ＷＬ2n、ワード線ＷＬ31、ＷＬ32、・・・ＷＬ3nを指定しない場合には、単にワード線ＷＬとも称する。
【００２２】
第１カラムデコーダ１４は、ドレインセレクタ線ＤＳＬ11、ＤＳＬ12のそれぞれを介してメモリブロック１１ａに、ドレインセレクタ線ＤＳＬ21、ＤＳＬ22のそれぞれを介してメモリブロック１１ｂに、ドレインセレクタ線ＤＳＬ31、ＤＳＬ32のそれぞれを介してメモリブロック１１ｃに接続されている。以下、いずれかのドレインセレクタ線ＤＳＬ11、ＤＳＬ12、ＤＳＬ21、ＤＳＬ22、ＤＳＬ31、ＤＳＬ32を指定しない場合には単にドレインセレクタ線ＤＳＬとも称する。
【００２３】
第２カラムデコーダ１５は、ソースセレクタ線ＳＳＬ11、ＳＳＬ12のそれぞれを介してメモリブロック１１ａに、ソースセレクタ線ＳＳＬ21、ＳＳＬ22のそれぞれを介してメモリブロック１１ｂに、ソースセレクタ線ＳＳＬ31、ＳＳＬ32のそれぞれを介してメモリブロック１１ｃに接続されている。以下、いずれかのドレインセレクタ線ＳＳＬ11、ＳＳＬ12、ＳＳＬ21、ＳＳＬ22、ＳＳＬ31、ＳＳＬ32を指定しない場合には単にソースセレクタ線ＳＳＬとも称する。
【００２４】
第３カラムデコーダ１７は、マルチプレクサ素子選択線ＭＬ1、ＭＬ2、・・・、ＭＬr（ｒ＞１の整数）のそれぞれを介してマルチプレクサ１６に接続されている。以下、いずれかのマルチプレクサ素子選択線ＭＬ1、ＭＬ2、・・・、ＭＬrを指定しない場合には単にマルチプレクサ素子選択線ＭＬとも称する。
【００２５】
なお、上述した半導体メモリ１０においては、メモリブロック１１ａ、１１ｂ、１１ｃの数量が３つであるが、その数量は限定されず、半導体メモリ１０の容量に応じて適宜変更することができる。
【００２６】
次に、図２を参照しつつメモリブロック１１ａ、１１ｂ、１１ｃ及びマルチプレクサ１６の構成、及びメモリブロック１１ａ、１１ｂ、１１ｃに対する各装置の接続関係を詳細に説明する。図２は、本実施例に係る半導体メモリの各メモリブロックを説明するための概略構成図である。なお、図２にはメモリブロック１１ａを代表として記載し、メモリブロック１１ａのみの接続関係を説明するが、他のメモリブロックについても同様の構成である。
【００２７】
メモリブロック１１ａは、メモリアレイ２０と、電圧生成回路１２とメモリアレイ２０との間に設けられた選択回路であるドレインセレクタ群２１と、マルチプレクサ１６とメモリアレイ２０との間に設けられた選択回路であるソースセレクタ群２２とから構成されている。
【００２８】
メモリアレイ２０には、副ビット線ＳＢＬ1、ＳＢＬ2、・・・、ＳＢＬsと、副ビット線ＳＢＬ1、ＳＢＬ2、・・・、ＳＢＬsと直交するように配置されたワード線ＷＬ11、ＷＬ12、・・・ＷＬ1nが設けられている。ここで、副ビット線ＳＢＬ1、ＳＢＬ2、・・・、ＳＢＬsが列方向、ワード線ＷＬ11、ＷＬ12、・・・ＷＬ1nが行方向に設けられていると定義する。以下、いずれかの副ビット線ＳＢＬ1、ＢＬ2、・・・、ＢＬsを指定しない場合には単に副ビット線ＳＢＬとも称する。
【００２９】
また、副ビット線ＳＢＬと、ワード線ＷＬとの各交差部には、ｎ型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）構造を有する（（ｓ−１）×ｎ）個のメモリセル３０(1-1)、・・・、３０(1-(s-1))、３０(2-1)、・・・、３０(2-(s-1))、・・・、３０(n-1)、・・・、３０(n-(s-1))が配置されている。以下、いずれかのメモリセルを指定しない場合においては、単にメモリセル３０とも称する。例えば、メモリアレイ２０は、９本（ｓ＝９）の副ビット線ＳＢＬ、８本（ｎ＝８）のワード線ＷＬ、６４個（（ｓ−１）×ｎ＝１２８）のメモリセル３０から構成されている。各数量は、半導体メモリ１０のメモリ容量、同時にデータを書込むメモリセル３０の数量によって適宜調整される。
【００３０】
各メモリセル３０のゲートはワード線ＷＬ1、・・・ＷＬnに、各メモリセル３０のソース及びドレインは副ビット線ＳＢＬに接続されている。本実施例においては、例えば、メモリセル３０(1-1)のゲートはワード線ＷＬ1に接続され、ドレインは副ビット線ＳＢＬ1-1に接続され、ソースは副ビット線ＳＢＬ1-2に接続されている。また、メモリセル３０(1-2)のゲートはワード線ＷＬ1に接続され、ドレインは副ビット線ＳＢＬ1-3に接続され、ソースは副ビット線ＳＢＬ1-2に接続されている。すなわち、本実施例のおいては、列方向において隣り合うメモリセル３０はソース及びドレインの向きが反転している。これにより、ドレインセレクタ群２１にはメモリセル３０のドレインが副ビット線ＳＢＬを介して接続され、ソースセレクタ群２２にはメモリセル３０のソースが副ビット線ＳＢＬを介して接続される。
【００３１】
ロウデコーダ１３は、ワード線ＷＬ11、・・・ＷＬ1n、ワード線ＷＬ21、・・・ＷＬ2n、ワード線ＷＬ31、・・・ＷＬ3nのいずれかを選択し、選択した１つのワード線にゲート信号を供給する。すなわち、ワード線ＷＬ11、・・・ＷＬ1nのいずれかを選択する場合に、メモリブロック１１ａ内のメモリセル３０を選択することができる。例えば、ワード線ＷＬ11を選択した場合には、メモリセル３０(1-1)、・・・、３０(1-(s-1))のゲートにゲート信号（所定の電圧）が供給される。なお、ワード線ＷＬ11を選択した場合には、他のメモリブロック（メモリブロック１１ｂ、１１ｃ）のワード線は選択されることはない。
【００３２】
ドレインセレクタ群２１は、ｎ型のＭＯＳＦＥＴ構造を有するｘ個（ｘ＞１の整数）のドレインセレクタ２１ａ1、２１ａ2、・・・、２１ａxから構成されている。以下、いずれかのドレインセレクタ２１ａ1、２１ａ2、・・・、２１ａxを指定しない場合には、単にドレインセレクタ２１ａとも称する。ドレインセレクタ２１ａは、副ビット線ＳＢＬを介してメモリセル３０のドレインに接続されている。例えば、ドレインセレクタ２１ａ1のドレインは副ビット線ＳＢＬ1を介してメモリセル３０(1-1)、３０(2-1)、・・・、３０(n-1)のそれぞれのドレインに接続されている。また、ドレインセレクタ２１ａ2のドレインは副ビット線ＳＢＬ3を介してメモリセル３０(1-2)、３０(2-2)、・・・、３０(n-2)のそれぞれのドレイン、及びメモリセル３０(1-3)、３０(2-3)、・・・、３０(n-3)のそれぞれのドレインに接続されている。また、ドレインセレクタ２１ａは、電圧供給ラインＶＬを介して電圧生成回路１２に接続されている。例えば、ドレインセレクタ２１ａ1のソースは、接続点Ｔ41介して電圧供給ラインＶＬに接続され、更には電源ラインＶＬを介して電圧生成回路１２に接続されている。更に、ドレインセレクタ２１ａ1、２１ａ3、・・・、２１ａ(x-1)は共通のドレインセレクタ線ＤＳＬ11によって第１カラムデコーダ１４に接続され、ドレインセレクタ２１ａ2、２１ａ4、・・・、２１ａxは共通のドレインセレクタ線ＤＳＬ12によって第１カラムデコーダ１４に接続されている。
【００３３】
第１カラムデコーダ１４は、ドレインセレクタ線ＤＳＬ11又はドレインセレクタ線ＤＳＬ12のいずれかを選択し、選択された１つのドレインセレクタ線にゲート信号を供給する。選択した１つのドレインセレクタ線にゲート信号が供給されることにより、電圧生成回路１２から供給される電圧がメモリセル３０のドレイン又はソースに供給される。例えば、ドレインセレクタ線ＤＳＬ11が選択されると、ドレインセレクタ２１ａ1、２１ａ3、・・・、２１ａ(x-1)がオン状態に移行し、副ビット線ＳＢＬ1、ＳＢＬ3、・・・、ＳＢＬ(s-2)を介し、副ビット線ＳＢＬ1、ＳＢＬ3、・・・、ＳＢＬ(s-2)に接続したメモリセル３０のドレイン又はソースに所定の電圧が供給される。なお、ドレインセレクタ線ＤＳＬ11を選択した場合には、他のメモリブロック（メモリブロック１１ｂ、１１ｃ）のドレインセレクタ線は選択されることはない。
【００３４】
ソースセレクタ群２２は、ｎ型のＭＯＳＦＥＴ構造を有するｙ個（ｙ＞１の整数）のソースセレクタ２２ａ1、２２ａ2、・・・、２２ａyから構成されている。以下、いずれかのソースセレクタ２２ａ1、２２ａ2、・・・、２２ａyを指定しない場合には、単にソースセレクタ２２ａとも称する。ソースセレクタ２２ａは、副ビット線ＳＢＬを介してメモリセル３０のソースに接続されている。例えば、ソースセレクタ２２ａ1のソースは副ビット線ＳＢＬ2を介してメモリセル３０(1-1)、３０(2-1)、・・・、３０(n-1)のそれぞれのソースに接続され、更にはメモリセル３０(1-2)、３０(2-2)、・・・、３０(n-2)のそれぞれのソースにも接続されている。また、ソースセレクタ２２ａのドレインは、主ビット線ＭＢＬに接続されている。より詳細には、２つのソースセレクタ２２ａのドレインが共通の主ビット線ＭＢＬに接続されている。例えば、ソースセレクタ２２ａ1、２２ａ2のドレインが接続点Ｔ11を介して主ビット線ＭＢＬ1に接続され、ソースセレクタ２２ａ3、２２ａ4のドレインが接続点Ｔ12を介して主ビット線ＭＢＬ2に接続され、ソースセレクタ２２ａ(1-y)、２２ａyのドレインが接続点Ｔ1pを介して主ビット線ＭＢＬpに接続されている。更に、ソースセレクタ２２ａ1、２２ａ3、・・・、２２ａ(y-1)は共通のソースセレクタ線ＳＳＬ11によって第２カラムデコーダ１５に接続され、ソースセレクタ２２ａ2、２２ａ4、・・・、２２ａxは共通のソースセレクタ線ＳＳＬ12によって第２カラムデコーダ１５に接続されている。
【００３５】
第２カラムデコーダ１５は、ソースセレクタ線ＳＳＬ11又はソースセレクタ線ＳＳＬ12のいずれかを選択し、選択した１つのソースセレクタ線にゲート信号を供給する。選択された１つのソースセレクタ線にゲート信号が供給されることにより、メモリセル３０の状態に応じて流れる電流が主ビット線ＭＢＬを介してマルチプレクサ１６に供給される。例えば、ソースセレクタ線ＳＳＬ11が選択されると、ソースセレクタ２２ａ1、２１ａ3、・・・、２１ａ(y-1)がオン状態に移行し、主ビット線ＭＢＬを介し、ロウデコーダ１３及び第１カラムデコーダ１４によって選択されたメモリセル３０の状態に応じて生じた電流が主ビット線ＭＢＬ1、ＭＢＬ2、・・・ＭＢＬpを介してマルチプレクサ１６に供給される。なお、ソースセレクタ線ＳＳＬ11を選択した場合には、他のメモリブロック（メモリブロック１１ｂ、１１ｃ）のソースセレクタ線は選択されることはない。
【００３６】
マルチプレクサ１６は、ｎ型のＭＯＳＦＥＴ構造を有するｚ個（ｚ＞１の整数）のマルチプレクサ素子１６ａ1、１６ａ2、・・・、１６ａzから構成される。以下、いずれかのマルチプレクサ素子１６ａ1、１６ａ2、・・・、１６ａzを指定しない場合には単にマルチプレクサ素子１６ａとも称する。マルチプレクサ素子１６ａのそれぞれは、主ビット線ＭＢＬを介してソースセレクタ２２ａに接続されている。例えば、マルチプレクサ素子１６ａ1のソースは主ビット線ＭＢＬ1及び接続点Ｔ11を介してソースセレクタ２２ａ1、２１ａ2のドレインに接続され、マルチプレクサ素子１６ａ2のソースは主ビット線ＭＢＬ2及び接続点Ｔ12を介してソースセレクタ２２ａ3、２１ａ4のドレインに接続されている。また、マルチプレクサ素子１６ａのそれぞれは、接続点Ｔ50を介してアンプ１８に接続されている。更に、マルチプレクサ素子１６ａのそれぞれは、マルチプレクサ素子選択線ＭＬ1、ＭＬ2、・・・、ＭＬrを介して第３カラムでコーダ１７に接続されている。
【００３７】
第３カラムデコーダ１７は、マルチプレクサ素子選択線ＭＬ1、ＭＬ2、・・・、ＭＬrのいずれかを選択し、選択した１つのマルチプレクサ素子選択線ＭＬにゲート信号を供給する。選択された１つのマルチプレクサ素子選択線ＭＬにゲート信号が供給されることにより、マルチプレクサ素子１６ａ1、１６ａ2、・・・、１６ａzのいずれか１つが選択されてオン駆動し、主ビット線ＭＢＬ1〜ＭＢＬpを介して供給された電流のいずれか１つがアンプに供給される。例えば、マルチプレクサ素子選択線ＭＬ1が選択されるとマルチプレクサ素子１６ａ1がオン状態に移行し、ロウデコーダ１３、第１カラムデコーダ１４、第２カラムデコーダ１５によって選択されたメモリセル３０の状態に応じて生じた電流が主ビット線ＭＢＬ1を介してマルチプレクサ１６に供給される。
【００３８】
アンプ１８は、マルチプレクサ素子１６ａのドレインに接続されている。ロウデコーダ１３、第１カラムデコーダ１４、第２カラムデコーダ１５によって選択されたメモリセル３０の状態に応じて生じた電流がマルチプレクサ１６を介してアンプ１８に供給されると、アンプ１８は当該供給された電流の量に応じてメモリセル３０に記録されたデータを判別する。具体的には、アンプ１８は、供給される電流値が所定値未満の場合はメモリセル３０に記録されたデータを“０”と判定し、供給される電流値が所定値以上の場合はメモリセル３０に記録されたデータを“１”と判定する。
【００３９】
図１及び図２に示されているように、主ビット線ＭＢＬ及び接地電位線ＧＬが交互に配置されている。また、主ビット線ＭＢＬ及び接地電位線ＧＬは、絶縁層内に埋め込まれているため、主ビット線ＭＢＬと接地電位線ＧＬとの間には寄生容量が発生する。例えば、主ビット線ＭＢＬ1と接地電位線ＧＬ1との間には寄生容量Ｃ１が発生し、主ビット線ＭＢＬ2と接地電位線ＧＬ1との間には寄生容量Ｃ２が発生している。
【００４０】
なお、ソースセレクタ２２ａに接続された副ビット線ＳＢＬ2、ＳＢＬ4、・・・、ＳＢＬ(s-1)のそれぞれを第１副ビット線とも定義し、ドレインセレクタ２１ａに接続された副ビット線ＳＢＬ1、ＳＢＬ3、・・・、ＳＢＬsのそれぞれを第２副ビット線とも定義する。
【００４１】
次に、図３を参照しつつ半導体メモリ１０を構成するメモリセル３０の構造、及びメモリセル３０へのデータの書込み、読出し、消去の原理について説明する。図３は、本実施例に係る半導体メモリを構成するメモリセルの断面図である。
【００４２】
図３に示されているように、メモリセル３０は、ｐ型のシリコン基板４１の上面に、ＳｉＯ2からなる第１ゲート酸化膜４２、ポリシリコンからなる浮遊ゲート４３、ＳｉＯ2からなる第１ゲート酸化膜４４、及びポリシリコンからなる制御ゲート４５を積層した構造を有している。シリコン基板４１の表面上の第１ゲート酸化膜４２を挟む位置に、ｎ型不純物を高濃度に含有するソース領域４６及びドレイン領域４７が形成されている。第１ゲート酸化膜４２直下のシリコン基板４１の表面領域は、ｎ型のＭＯＳＦＥＴの動作時において電流路が形成されるチャンネル領域４８である。ソース領域４６、ドレイン領域４７及びチャンネル領域４８を囲むように素子分離酸化層４９がシリコン基板４１の内部に設けられている。
【００４３】
次に、かかる構造のメモリセル３０へのデータの書込み、読出し、消去の動作について説明する。先ず、メモリセル３０にデータを書込む場合には、制御ゲート４５に正電圧（例えば、＋１２Ｖ）を印加し、ドレイン領域４６にも正電圧（例えば、＋６Ｖ）を印加し、ソース領域４６及びシリコン基板４１を接地電位（０Ｖ）にする。これにより、チャネル領域４８中をソース領域４６からドレイン領域４７に向かって移動する電子は、ドレイン領域４７の近傍で高い運動エネルギーを獲得し、ホットエレクトロンになる。そして、当該ホットエレクトロンの一部が第１ゲート酸化膜４２を飛び越えて浮遊ゲート４３に注入される。かかるデータの書込みがなされると、注入電子の負電荷によって浮遊ゲート４３は負電位になるため、制御ゲート４５に対してメモリセル３０のデータ書込み後の閾値電圧ＶTM1は、メモリセル３０の初期の閾値電圧ＶTM0よりも高くなる。このような閾値電圧ＶTM1が閾値電圧ＶTM0より高い状態が、データがメモリセル３０に記録された状態となる。
【００４４】
次に、メモリセル３０に記録されたデータを読出す場合には、上述した閾値電圧ＶTM1と閾値電圧ＶTM0と間の電圧を制御ゲート４５に印加し、メモリセル３０のオン状態又はオフ状態により、メモリセル３０にデータが記録されているか否かを判定する。すなわち、データが書き込まれたメモリセル３０においては閾値電圧ＶTM1が閾値電圧ＶTM0よりも高いため（ＶTM1＞ＶTM0）、閾値電圧ＶTM1と閾値電圧ＶTM0と間の電圧を制御ゲート４５に印加してもメモリセル３０はオフ状態のままであり、メモリセル３０には電流が流れない。一方、データが書き込まれていないメモリセル３０においては閾値電圧ＶTM1が閾値電圧ＶTM0と等しいため（ＶTM1＝ＶTM0）、閾値電圧ＶTM1と閾値電圧ＶTM0と間の電圧を制御ゲートに印加するとメモリセル３０はオン状態に移行し、メモリセル３０に電流が流れる。このような読出し動作により、メモリセル３０にデータが記録されているか否かを読出すことができる。例えば、制御ゲート４５に正電圧（＋５Ｖ）を印加し、ドレイン領域４７にも正電圧（＋１．５Ｖ）を印加し、ソース領域４６及びシリコン基板４１を接地電位（０Ｖ）にして読出しを行う。
【００４５】
次に、メモリセル３０に記録されたデータを消去する場合には、メモリセル３０に紫外線を当てることにより、浮遊ゲート４３内の電子を高エネルギー状態にする。これにより、浮遊ゲート４３内の電子は第１ゲート酸化膜４２又は第２ゲート酸化膜４４を飛び越えてシリコン基板４１と制御ゲート４５に放出され、閾値電圧ＶTM1が初期の状態に戻る、すなわち、閾値電圧ＶTM1が閾値電圧ＶTM0と等しくなる（ＶTM1＝ＶTM0）。この場合には、全てのメモリセル３０のデータが一括して消去される。
【００４６】
なお、本実施例においては、メモリセル３０が浮遊ゲート４３を有し、浮遊ゲート４３に電荷を蓄積することによってメモリセル３０の閾値電圧を変化させたが、上述したような構造に限定されることはなく、閾値電圧を変化させることができる種々のメモリセルを用いることができる。
【００４７】
次に、主ビット線ＭＢＬ、副ビット線ＳＢＬ、及びメモリセル３０の位置関係について図４及び図５を参照しつつ詳細に説明する。図４は本実施例に係る半導体メモリのメモリブロックの部分拡大断面図であり、図５は本実施例に係る半導体メモリを構成する主ビット線とメモリセルとの位置関係を説明するための概略構成図である。
【００４８】
図４に示されているように、メモリセル３０のそれぞれのソース領域４６及びドレイン領域４７は、第１層間絶縁層５１を貫通するコンタクト配線５２を介し、第１層間絶縁層５１上に形成された副ビット線ＳＢＬに接続されている。副ビット線ＳＢＬは、第２層間絶縁層５３によって覆われている。第２層間絶縁層５３上には主ビット線ＭＢＬ及び接地電位線ＧＬが設けられ、主ビット線ＭＢＬ及び接地電位線ＧＬは第３層間絶縁層５４によって覆われている。なお、制御ゲート４５は、第１層間絶縁層５１を貫通するゲート用のコンタクト配線（図示せず）を介し、第１層間絶縁層５１上に形成されたワード線ＷＬに接続されている。
【００４９】
図４及び図５から判るように、主ビット線ＭＢＬ及び接地電位線ＧＬは、２本の副ビット線ＳＢＬ及び当該２本の副ビット線ＳＢＬに囲まれたメモリセル３０の直上に形成されている。具体的な例としては、主ビット線ＭＢＬ1がメモリセル３０(1-1)及びメモリセル３０(1-1)を挟むように設けられた副ビット線ＳＢＬ1、ＳＢＬ2の直上に形成されている。また、接地電位線ＧＬ1がメモリセル３０(1-3)及びメモリセル３０(1-3)を挟むように設けられた副ビット線ＳＢＬ3、ＳＢＬ4の直上に形成されている。すなわち、メモリセル１０を第３絶縁層５４からシリコン基板４１に向けて目視した場合に、主ビット線ＭＢＬ1はメモリセル３０(1-1)及び副ビット線ＳＢＬ1、ＳＢＬ2と重なり（オーバラップし）、接地電位線ＧＬ1はメモリセル３０(1-3)及び副ビット線ＳＢＬ3、ＳＢＬ4と重なっている（オーバラップしている）。また、主ビット線ＭＢＬ1は、第１絶縁層５１及び第２絶縁層５３を介してメモリセル３０(1-1)に対向し、第２絶縁層５３を介して副ビット線ＳＢＬ1、ＳＢＬ2に対向している。更に、また、接地電位線ＧＬ1は、第１絶縁層５１及び第２絶縁層５３を介してメモリセル３０(1-3)に対向し、第２絶縁層５３を介して副ビット線ＳＢＬ3、ＳＢＬ4に対向している。ここで、主ビット線ＭＢＬと接地電位線ＧＬの幅は等しく、いずれも幅Ｗ１である。また、主ビット線ＭＢＬ及び接地電位線ＧＬの幅Ｗ１は、副ビット線ＳＢＬの幅Ｗ２よりも広く、例えば幅Ｗ２の約３倍の長さである。更に、主ビット線ＭＢＬ及び接地電位線ＧＬの幅Ｗ１は、メモリセル３０の形成領域の幅Ｗ３よりも広く、例えば幅Ｗ３の約２倍の長さである。すなわち、主ビット線ＭＢＬ及び接地電位線ＧＬは、半導体メモリ１０を構成する配線及び素子の中で特に寸法が大きく、半導体メモリ１０中の占有面積が大きい。
【００５０】
また、図５に示されているように、副ビット線ＳＢＬ2、ＳＢＬ4はソースセレクタ２２ａ1、２２ａ2及び接続点Ｔ11を介して共通の主ビット線ＭＢＬ1に接続されている。このような構成から、主ビット線ＭＢＬ1には、メモリセル３０(1-1)、３０(1-2)、３０(1-3)、３０(1-4)のいずれかがオン駆動した際に電流が流れる。すなわち、主ビット線ＭＢＬ1は、４つのメモリセル３０(1-1)、３０(1-2)、３０(1-3)、３０(1-4)の共通の主ビット線として機能する。また、主ビット線ＭＢＬ1は、互いに異なるタイミングでオン駆動するソースセレクタ２２ａ1、２１ａ2を介して副ビット線ＳＬ2、ＳＬ4に接続されているため、副ビット線ＳＬ2、ＳＬ4に流れる電流が同一のタイミングで主ビット線ＭＢＬ1に供給されることはない。
【００５１】
このように、２本の副ビット線ＳＢＬを１本の共通の主ビット線ＭＢＬに接続することにより、従来のような１本の副ビット線ＳＢＬに１本の主ビット線ＭＢＬを接続した場合と比較して、主ビット線ＭＢＬを半数にすることができる。そして、本実施例においては、主ビット線ＭＢＬとして使用されなくなった配線を接地電位Ｖssに接続し、接地電位線ＧＬとして使用している。これにより、主ビット線ＭＢＬ1と主ビット線ＭＢＬ1の直下に位置するメモリセル３０(1-1)との配置関係は、接地電位線ＧＬ1と接地電位線ＧＬ1の直下に位置するメモリセル３０(1-3)との配置関係と同一になる。ここで、配置関係とはメモリセル３０が設けられた位置に対する主ビット線ＭＢＬが設けられた位置の関係、メモリセル３０が設けられた位置に対する接地電位線ＧＬが設けられた位置の関係をいう。なお、他の主ビット線ＭＢＬ及びメモリセル３０の配置関係と、他の主ビット線ＭＢＬ及び接地電位線ＧＬとの配置関係も同様である。また、隣り合う主ビット線ＭＢＬ同士の間には接地電位Ｖssに接続された接地電位線ＧＬが位置している。このような構成により、主ビット線ＭＢＬと接地電位線ＧＬとの間に寄生容量が生じても接地電位線ＧＬの電位は常に一定であるため、接地電位線ＧＬにはカップリングによる電位変動が生じない。また、接地電位線ＧＬにはカップリングによる電位変動は生じないため、１つの主ビット線ＭＢＬに電流が流れた場合においても、他の主ビット線ＭＢＬには電位変動が生じない。これにより、主ビット線ＭＢＬ間の寄生容量による影響を低減し、高精度のデータの読出しを行うことができる。
【００５２】
なお、本実施例においては、主ビット線ＭＢＬ間に位置する配線を固定電位として接地電位に接続したが、固定電位は接地電位に限定されない。かかる場合にも、主ビット線ＭＢＬ間に位置する配線にはカップリングによる電位変動が生じないため、主ビット線ＭＢＬ間の寄生容量による影響を低減し、高精度のデータの読出しを行うことができる。また、主ビット線ＭＢＬ間に位置する配線を全て同じ電位にする必要なく、各配線が別々の固定電位に接続されてもよい。
【００５３】
次に、本実施例の半導体メモリ１０におけるデータの読出し動作を図２及び図６を参照しつつ説明する。図６は、本実施例に係る半導体メモリ１０におけるデータの読出し動作を説明するための半導体メモリ１０の部分的な概略構成図である。なお、以下の動作説明においては、ワード線ＷＬ1を選択し、メモリセル３０(1-1)、３０(1-3)に記録されたデータを読出す場合が想定されている。更に、メモリセル３０(1-1)にはデータ“１”が記録され、メモリセル３０(1-3)にはデータ“０”が記録されているものとする。
【００５４】
メモリセル３０(1-1)に記録されたデータを読出す場合には、ワード線ＷＬ1を介してメモリセル３０(1-1)の制御ゲート４５に所定のゲート電圧を印加する。ここで、所定のゲート電圧は、メモリセル３０の初期状態（非書込み状態）における閾値電圧ＶTM0と、メモリセル３０にデータ“０”が書込まれた状態における閾値電圧ＶTM1と間の電圧値を有する。次に、ドレインセレクタ線ＤＳＬ11を介してドレインセレクタ２１ａ1のゲートにゲート電圧を供給してドレインセレクタ２１ａ1をオン駆動させ、メモリセル３０(1-1)のドレイン領域４７に電圧生成回路１２において生成された所定電圧を印加する。続いて、ソースセレクタ線ＳＳＬ11を介してソースセレクタ２２ａ1のゲートにゲート電圧を供給し、ソースセレクタ２２ａ1をオン駆動させる。更に、マルチプレクサ素子選択線ＭＬ1を介してマルチプレクサ素子１６ａ1のゲートにゲート電圧を供給し、マルチプレクサ素子１６ａ1オン駆動させる。ここで、メモリセル３０(1-1)にはデータ“１”が記録されているため、制御ゲート４５に印加される電圧は、メモリセル３０(1-1)の閾値電圧よりも高くなり、マルチプレッサ１６を介してアンプ１８に電流が流れる。アンプ１８は、当該電流を検出することにより、メモリセル３０(1-1)に記録されたデータが“１”であることを判別することができる。
【００５５】
ここで、主ビット線ＭＢＬ1に電流が流れることによって主ビット線ＭＢＬ1の電位が変動しても、接地電位線ＧＬ1は接地電位Ｖssに接続されているため、カップリングによって接地電位線ＧＬ1の電位が変動することはない。
【００５６】
メモリセル３０(1-3)に記録されたデータを読出す場合には、ワード線ＷＬ1を介してメモリセル３０(1-3)の制御ゲート４５に所定のゲート電圧を印加する。ここで、所定のゲート電圧は、メモリセル３０の初期状態（非書込み状態）における閾値電圧ＶTM0と、メモリセル３０にデータ“０”が書込まれた状態における閾値電圧ＶTM1と間の電圧値を有する。次に、ドレインセレクタ線ＤＳＬ12を介してドレインセレクタ２１ａ2のゲートにゲート電圧を供給してドレインセレクタ２１ａ1をオン駆動させ、メモリセル３０(1-3)のドレイン領域４７に電圧生成回路１２において生成された所定電圧を印加する。続いて、ソースセレクタ線ＳＳＬ12を介してソースセレクタ２２ａ2のゲートにゲート電圧を供給し、ソースセレクタ２２ａ2をオン駆動させる。更に、マルチプレクサ素子選択線ＭＬ1を介してマルチプレクサ素子１６ａ1のゲートにゲート電圧を供給し、マルチプレクサ素子１６ａ1オン駆動させる。ここで、メモリセル３０(1-3)にはデータ“０”が記録されているため、制御ゲート４５に印加される電圧は、メモリセル３０(1-3)の閾値電圧よりも低くなり、マルチプレッサ１６に向けて電流が流れない。このため、アンプ１８は、電流を検出することができず、メモリセル３０(1-3)に記録されたデータが“０”であることを判別することができる。
【００５７】
なお、上述した実施例においては、半導体メモリ１０は不揮発性半導体メモリであったが、不揮発性半導体メモリに限定されることなく、揮発性半導体メモリであってもよい。
【００５８】
以上のように、本発明の半導体メモリ１０によれば、主ビット線ＭＢＬのそれぞれに互いに異なるタイミングでオン駆動するソースセレクタ２２ａ及びソースセレクタ２２ａのそれぞれに接続された副ビット線ＳＢＬを介して副ビット線ＳＢＬのそれぞれにメモリセル３０が接続され、主ビット線ＭＢＬに並置されるとともに接地電位に接続された接地電位線ＧＬが設けられている。このような構成により、本発明の半導体メモリ１０においては、ビット線間の寄生容量による影響が低減され、高精度のデータの読出しを可能にする。
【符号の説明】
【００５９】
１０  半導体メモリ
１１ａ、１１ｂ、１１ｃ  メモリブロック
１２  電圧生成回路
１３  ロウデコーダ
１４  第１カラムデコーダ
１５  第２カラムデコーダ
１６  マルチプレクサ
１７  第３カラムデコーダ
１８  アンプ
２０  メモリアレイ
２１  ドレインセレクタ群
２２  ソースセレクタ群
３０(1-1)、・・・、３０(n(s-1))  メモリセル
ＭＢＬ１、ＭＢＬ２、・・・、ＭＢＬp  主ビット線
ＳＢＬ1、ＳＢＬ2、・・・、ＳＢＬs  副ビット線
ＧＬ1、ＧＬ2、・・・、ＧＬq  接地電位線（固定電位線）
【図１】
0006034417.tif 000002
【図２】
0006034417.tif 000003
【図３】
0006034417.tif 000004
【図４】
0006034417.tif 000005
【図５】
0006034417.tif 000006
【図６】
0006034417.tif 000007