(57)【特許請求の範囲】
【請求項１】
オフ電圧を維持する主接合を有する第１導電型半導体基板の一方と他方の両主面間の第１導電型ドリフト層が、交互に接して複数配置される第１導電型ドリフト領域と第２導電型領域とからなる両領域と、該両領域に前記主面に垂直に並列するｐｎ接合とを有する並列ｐｎ層を備え、前記両領域が前記主接合に対するオフ電圧の印加時に、前記両領域間のｐｎ接合から前記両領域内に拡がる空乏層が前記ドリフト層を空乏化することができる程度の領域幅をそれぞれ有し、且つ主電流の流れる素子活性部内の第１並列ｐｎ層の繰り返しピッチ間隔より前記素子活性部を取り巻く環状の素子周縁部内の第２並列ｐｎ層の繰り返しピッチ間隔が狭い構造を有し、前記環状の素子周縁部が、前記第２並列ｐｎ層の表面を覆う、前記ドリフト層の不純物濃度より低濃度の第１導電型表層領域を備え、前記素子周縁部の前記低濃度の第１導電型表層領域の表層に、第１並列ｐｎ層の外周を囲むように離間して配置される２以上の第２導電型ガードリング領域を備え、前記第２導電型ガードリング領域より内周側の第２導電型領域の深さは同じであり、前記第２導電型ガードリング領域より外周側に、内周側より深さが浅い第２導電型領域を備えることを特徴とする超接合半導体装置。
【請求項２】
前記環状の素子周縁部内の外周部の第２導電型領域の深さが内周部の第２導電型仕切り領域の深さの２／５以下であることを特徴とする請求項１記載の超接合半導体装置。
【請求項３】
前記浅い第２導電型領域を複数備え、該複数の浅い第２導電型領域の深さが同じであることを特徴とする請求項１または２記載の超接合半導体装置。
【請求項４】
前記第２導電型ガードリング領域の表面の内周側および外周側に載置され、前記第２導電型環状領域に導電接続される導電性フィールドプレートを備えていることを特徴とする請求項３に記載の超接合半導体装置。
【請求項５】
前記素子活性部と素子周縁部内の並列ｐｎ層の平面パターンがストライプ状または格子状のいずれかの組み合わせであることを特徴とする請求項１乃至４のいずれか一項に記載の超接合半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）、バイポーラトランジスタ等に適用可能の高耐圧且つ大電流容量であって樹脂モールド封止構造に適した超接合半導体装置に関する。
【背景技術】
【０００２】
一般に、パワー用縦型半導体装置は、オン電流が半導体基板の主面間を縦方向に流れ、オフ時に主接合にかかる逆バイアス電圧による空乏層が主面間を縦方向に伸びる構造を有する。このパワー用縦型半導体装置では、所望の耐圧特性を得るためには、まず、所望の耐圧以下の低耐圧でシリコン半導体の臨界電界強度に達してブレークダウンしないように、ドリフト層を所望の耐圧に相応する層抵抗と層厚とに設計する必要がある。しかし、耐圧が高耐圧になればなるほど、ドリフト層には高抵抗で厚い層厚を必要とするので、通常、オン電流による電圧降下（オン抵抗）も大きくなることが避けられない。すなわち、パワー用縦型半導体装置では、通常、耐圧特性と電圧降下（オン抵抗）特性とは、素子の構造設計面からは相反する特性であり、両方を同時に改善する構造にすることは一般的に難しいとされている。パワー用縦型半導体装置の構造設計に関する前述のような耐圧特性と電圧降下特性の間の関係をトレードオフ関係と言うことがある。
【０００３】
このようなトレードオフ関係を解消して両特性を同時に向上させることができる半導体装置として超接合半導体装置が知られている。この超接合半導体装置は、ドリフト層に、従来の設計耐圧に相応する不純物濃度（層抵抗）より高くしたｎ型ドリフト領域とｐ型仕切り領域とが主面に垂直方向に交互に繰り返し複数配列され、主面に垂直な複数のｐｎ接合を有する並列ｐｎ層を設けた構造である（例えば、特許文献１、特許文献２、特許文献３参照。）。この超接合半導体装置では、ドリフト層の不純物濃度を設計耐圧に想定される不純物濃度より高くしても、オフ時に、空乏層が、並列ｐｎ構造内の各領域間のｐｎ接合から広がる際に、並列ｐｎ構造の各領域内が低耐圧ですべて空乏化される程度の狭い領域幅にされているため、低電圧降下（低オン抵抗）と高耐圧化とを同時に図ることができる。
【０００４】
一方、パワー用縦型半導体装置を高耐圧かつ高信頼性の半導体素子とするためには、素子周縁部に高耐圧に相応する耐圧構造を必要とする。そのような耐圧構造は素子の主電流経路にかかる素子活性部を取り巻く周縁部に設けられ、電界集中緩和機能と耐電荷性を有する構造を備える。電界集中緩和機能はオフ電圧の印加時にドリフト層終端で発生し易い電界集中を緩和して低耐圧ブレークダウンを防ぐ機能である。耐電荷性は表面にチャージ（帯電）される電荷が表面下で空乏層の伸び方に影響を及ぼし、時間の経過に伴って耐圧が低下していく耐圧信頼性の低下を防ぐ機能である。
【０００５】
そのようなトレードオフ関係の解消と耐圧の長期信頼性保証を確保する構造を備える半導体装置の一例が既に知られている。その半導体装置は、まずトレードオフ関係の解消のために、ドリフト層の素子活性部に前述の並列ｐｎ層を有する超接合構造を備える。さらに、その素子活性部の周縁部に、素子活性部の並列ｐｎ層のピッチ幅より繰り返しピッチ幅の狭い格子状平面パターンの並列ｐｎ層を有する素子周縁部を備える。またさらに、この素子周縁部の格子状並列ｐｎ層表面に該並列ｐｎ層より低濃度で均一濃度のｎ-領域が覆う構造を有する超接合半導体装置である。この超接合半導体装置によれば、低オン抵抗と高耐圧素子の実現と、かつ表面電荷による空乏層の拡がり過ぎを抑制することが可能であるため、耐電荷性の向上を図ることができる（特許文献４）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許第５２１６２７５号明細書
【特許文献２】米国特許第５４３８２１５号明細書
【特許文献３】特開平９−２６６３１１号公報
【特許文献４】ＷＯ２０１１／０１３３７９Ａ１パンフレット
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、前記特許文献４に記載の超接合半導体装置では、素子周縁部の表面にチャージされた表面電荷量Ｑｓｓ＝±１．０×１０+12ｃｍ-2の範囲レベルでの耐圧の耐電荷性は確保しているが、不純物イオン濃度がそのレベルより高いモールド樹脂封止に対しては耐圧低下のおそれがある。すなわち、前記超接合半導体装置を樹脂モールド封止構造のデバイスとするには、表面電荷量Ｑｓｓ＝±１．０×１０+12ｃｍ-2のレベルの耐電荷性では不十分である。耐圧低下を抑制し高信頼性を有する樹脂モールド封止構造の超接合半導体装置とするには、さらに、その耐電荷性を改善する必要がある。
【０００８】
本発明はこの点に着目してなされたものであり、本発明の目的は、耐圧特性と電圧降下特性のトレードオフ関係を大幅に改善するとともに、素子周縁部の耐電荷性を大きく向上させることができ、長期耐圧信頼性を向上させることのできる超接合半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
前記本発明の目的を達成するために、オフ電圧を維持する主接合を有する第１導電型半導体基板の一方と他方の両主面間の第１導電型ドリフト層が、交互に接して複数配置される第１導電型ドリフト領域と第２導電型領域とからなる両領域と、該両領域に前記主面に垂直に並列するｐｎ接合とを有する並列ｐｎ層を備え、前記両領域が前記主接合に対するオフ電圧の印加時に、前記両領域間のｐｎ接合から前記両領域内に拡がる空乏層が前記ドリフト層を空乏化することができる程度の領域幅をそれぞれ有し、且つ主電流の流れる素子活性部内の第１並列ｐｎ層の繰り返しピッチ幅より前記素子活性部を取り巻く環状の素子周縁部内の第２並列ｐｎ層の繰り返しピッチ幅が狭い構造を有し、前記環状の素子周縁部が、前記第２並列ｐｎ層の表面を覆う、前記ドリフト層の不純物濃度より低濃度の第１導電型表層領域を備え、前記素子周縁部の前記低濃度の第１導電型表層領域の表層に、第１並列ｐｎ層の外周を囲むように離間して配置される２以上の第２導電型ガードリング領域を備え、前記第２導電型ガードリング領域より内周側の第２導電型領域の深さは同じであり、前記第２導電型ガードリング領域より外周側に、内周側より深さが浅い第２導電型領域を備える超接合半導体装置とする。前記素子活性部と素子周縁部内の並列ｐｎ層の平面パターンがストライプ状または格子状のいずれかの組み合わせであることもできる。
【発明の効果】
【００１０】
本発明によれば、耐圧特性と電圧降下特性のトレードオフ関係を大幅に改善するとともに、素子周縁部の耐電荷性を大きく向上させることができ、長期耐圧信頼性を向上させることのできる超接合半導体装置を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施例１にかかる縦型超接合ＭＯＳＦＥＴの１／４素子を主面に平行なＢ−Ｂ’面（図４に示す）で切断した内部平面図である。
【図２】本発明の実施例１にかかる縦型超接合ＭＯＳＦＥＴの１／４素子を主面に平行なＣ−Ｃ’面（図４に示す）で切断した内部平面図である。
【図３】本発明の実施例１にかかる縦型超接合ＭＯＳＦＥＴの１／４素子を主面に平行なＤ−Ｄ’面（図４に示す）で切断した内部平面図である。
【図４】本発明の実施例１にかかる縦型超接合ＭＯＳＦＥＴをＡ−Ａ’線（図１に示す）の位置で切断した断面図である。
【図５】本発明の実施例１にかかる縦型超接合ＭＯＳＦＥＴの１／４素子を主面に平行なＦ−Ｆ’面（図７にしめす）で切断した内部平面図である。
【図６】本発明の実施例１にかかる縦型超接合ＭＯＳＦＥＴの１／４素子を主面に平行なＧ−Ｇ’面（図７に示す）で切断した内部平面図である。
【図７】本発明の実施例１にかかる縦型超接合ＭＯＳＦＥＴのＥ−Ｅ’線（図５に示す）の位置で切断した断面図である。
【図８】従来素子構造、比較例および本発明の実施例１にかかる超接合ＭＯＳＦＥＴのポテンシャル分布図である
【図９】従来素子構造、比較例および本発明の実施例１にかかる超接合ＭＯＳＦＥＴのインパクトイオン化率分布図である。
【図１０】本発明にかかる実施例１の超接合ＭＯＳＦＥＴのシミュレーションにより求めた表面電荷量（／ｃｍ2）と耐圧（ブレークダウン電圧）の関係図である。
【図１１】本発明にかかる実施例２の超接合ＭＯＳＦＥＴの透し平面図の一部（１／４素子）である。
【発明を実施するための形態】
【００１２】
以下、本発明の超接合半導体装置にかかる実施例について、図面を参照して詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。第１導電型をｎ型、第２導電型をｐ型として説明する。
【００１３】
本発明の超接合半導体装置の素子周縁部では、その表層に、その下層の並列ｐｎ層の不純物濃度より低濃度であって、この並列ｐｎ層上を一様に覆う第１導電型領域（ｎ-領域）が形成され、さらにこのｎ-領域内の表層に前記素子活性部を取り巻く環状の複数のｐ型ガードリングが相互に所定の間隔を置いて形成される。かつ、この素子周縁部内の内周側と外周側とでｐ型仕切り領域の深さを異ならせ、外周側のｐ型仕切り領域の深さを内周側より浅くすることで、オフ電圧印加時の空乏層の拡がり過ぎを制御することができ、樹脂モールド封止とした場合でも耐電荷性を確保することができ、耐圧低下が抑えられることに基づいてなされてものである。その理由について以下説明する。
【００１４】
前述の特許文献４に記載の超接合半導体装置（従来素子構造とする）では、素子周縁部で空乏層が伸びすぎて最周縁部のチャネルストッパーに到達し、そこで生じる電界集中による耐圧低下を抑えるために並列ｐｎ層の繰り返しピッチ幅を素子活性部より素子周縁部で狭くして空乏層の伸びを抑える構造とした。このような構造を有する超接合ＭＯＳＦＥＴでは、その素子周縁部表面の絶縁膜表面に正電荷（正イオン）が強くチャージされた場合でも、素子周縁部内の並列ｐｎ層のｎ型不純物濃度が増加して空乏層の拡がり過ぎが抑制されてチャネルストッパーには届かなくなり、素子活性部側でアバランシェブレークダウンが起きるようになり、耐電荷性が向上する。しかし、素子周縁部表面に負電荷（負イオン）が強くチャージされる環境（例えば、樹脂モールド封止）では、素子周縁部下のｎ型不純物濃度がより低下して空乏層がさらに拡がりやすくなりチャネルストッパー端での電界集中がより起こり易くなることが問題となる。これに対し、本発明では、前記従来素子構造に加えて、さらに素子周縁部の外周側でｐ型仕切り領域の深さを浅くしてｐ型仕切り領域を減らす構造とする。このような本発明の超接合半導体装置の構造とすることで、素子周縁部表面に負電荷（負イオン）が強くチャージされる樹脂モールド封止のような場合でも、実効的なｎ型不純物濃度が増加し、空乏層を拡がり難くすることによりチャネルストッパーにおける電界集中を抑える構造が得られる。この点が本発明の特徴である。
【００１５】
前述の従来素子構造においても、本発明と同様の表面ｎ-領域およびｐ型ガードリングを備えるので、正電荷チャージに対する耐圧の耐電荷性は得られるが、一般にガードリング構造を有する素子周縁部の場合、表面が負電荷で強くチャージされたときに空乏層がチャネルストッパーまで拡がって電界集中が起き、アバランシェを起こして耐圧が低下する傾向がある。すなわち、素子周縁部表面に負電荷がチャージされた場合について耐圧の耐電荷性が弱い傾向が見られるのである。本発明の超接合半導体装置によれば、この点が改善される。すなわち、本発明では素子周縁部内の並列ｐｎ層の繰り返しピッチ幅を素子活性部より狭くするするとともに、素子周縁部の外周においてのみｐ型仕切り領域深さを浅くすることにより、さらに空乏層の拡がりを制御することができ、従来素子構造において弱点であった負電荷に対する耐圧の対電荷性を改善させることができる。したがって、従来素子構造よりも耐電荷性を大幅に向上させた超接合半導体装置の製造が可能となる。
【実施例１】
【００１６】
図１、図２、図３、図４に、本発明の実施例１にかかる縦型超接合ＭＯＳＦＥＴ（以下素子）の平面図、断面図をそれぞれ示す。図１は該素子の平面図の一部（四角形チップの中心を通る直角の２本線で田型に切断したうちの１／４素子）を示したものであり、理解を容易にするために素子活性部１０ａでは下層の並列ｐｎ層２０ａのみを示し、その表層に配置されるＭＯＳ表面構造とソース電極９は省略されている。後述の図４のＢ−Ｂ’面（主面に平行な面）で切断した内部平面図と言うこともできる。素子活性部１０ａとこの素子活性部１０ａを取り巻く素子周縁部１０ｂとして、基板表面のｐ型ガードリング３２ａ、３２ｂ、３２ｃとｎ-領域２３と最外側に位置するｎ型チャネルストッパー１３と最外周のｐ型領域１４とを示している。素子活性部１０ａ内の並列ｐｎ層２０ａの各領域の表面パターンは図１ではストライプ状に描かれているが、並列ｐｎ層の表層には前述のようにＭＯＳ表面構造が形成されるので、基板表面にはそのストライプパターンは現れない。この図１に示す超接合ＭＯＳＦＥＴのＡ−Ａ’線断面図を図４に示す。ただし、図４では、図１に示されていない素子活性部１０ａのＭＯＳ表面構造とソース電極９と素子周縁部のｐ型ガードリング上に設けられるフィールドプレート３３ａ、３３ｂ、３３ｃ、フィールド絶縁膜２５およびチャネルストッパー電極１５も示している。ＭＯＳ表面構造はｐベース領域３、ｐ+コンタクト領域４、ｎ+ソース領域５、ゲート絶縁膜６、ゲート電極７、層間絶縁膜８を有し、素子の裏面側にはドレイン電極１１を備えている。さらに、図２は前記図１と同様の、同図のＣ−Ｃ’面で主面に平行に切断した内部平面図（１／４素子）、図３は同図のＤ−Ｄ’面で主面に平行に切断した内部平面図（１／４素子）である。
【００１７】
図２では、図４に示すＣ−Ｃ’面では、素子活性部１０ａ内の並列ｐｎ層２０ａの外周を格子状パターンで配置された並列ｐｎ層２０ｂが囲む構造を示している。図２および図４からも分かるように、素子周縁部１０ｂ内の並列ｐｎ層２０ｂのピッチ幅ｐ２が素子活性部１０ａの並列ｐｎ層２０ａのピッチ幅ｐ１より小さくされ、並列ｐｎ層２０ｂの表面には低濃度の表面ｎ-領域２３が形成されている。ｎ型ドレイン領域２１、２１ａの幅は素子活性部１０ａから素子周縁部１０ｂにかけて徐々に変わるのではなく、並列ｐｎ層２０ａから２０ｂへピッチ幅が小さくなるのに伴いｎ型ドレイン領域２１の幅が一回小さくなるだけであり、各並列ｐｎ層内部では同じ幅である。さらに、本発明にかかる素子周縁部１０ｂ内では、ｐ型ガードリング領域３２ａ、３２ｂ、３２ｃより外周側で、ｐ型仕切り領域２２ａの深さが内周側のｐ型仕切り領域２２より浅い層として配置されることが特徴である。
【００１８】
ここで、本発明にかかる超接合ＭＯＳＦＥＴの素子周縁部１０ｂの耐電荷性が優れていることを説明するために、まず、従来の超接合ＭＯＳＦＥＴ（以下従来素子構造）における素子周縁部１００ｂの構造の違いおよび耐電荷性のレベルについて説明する。図５、図６、図７に従来素子構造の平面図の一部（１／４素子）および断面図を示す。図５、図６は図７のＦ−Ｆ’面で主面に平行に切断した内部平面図、Ｇ−Ｇ’面で主面に平行に切断した内部平面図を示す。なお、図７は図５のＥ−Ｅ’線断面図に相当するが、さらに、図５に示されていない素子活性部１００ａのＭＯＳ表面構造とソース電極１０９と素子周縁部１００ｂのｐ型ガードリング１３２ａ、１３２ｂ、１３２ｃ上に設けられるフィールドプレート１３３ａ、１３３ｂ、１３３ｃフィールド絶縁膜１２５およびチャネルストッパー電極１１５も示している。理解を容易にするために前記図１と同様に、図５の素子活性部１００ａでは下層の並列ｐｎ層２００ａのみを示し、その表層に配置されるＭＯＳ表面構造とソース電極１０９は省略されている。素子活性部１００ａを取り巻く素子周縁部１００ｂは、図６、図７に示すように、基板表層に、ｐ型ガードリング１３２ａ、１３２ｂ、１３２ｃ、ｎ-領域１２３および素子周縁部１００ｂの最外側に位置するｎ型チャネルストッパー１１３と最外周のｐ型領域１１４を示す。同じく図５では、素子周縁部の下層に配設されるストライプ状の並列ｐｎ層２００ｂを示している。
【００１９】
この従来素子構造の超接合ＭＯＳＦＥＴでは、前記図５と図７に示すように、素子周縁部１００ｂに素子活性部１００ａより繰り返しピッチ幅の狭いストライプ状の並列ｐｎ層２００ｂを配している。この並列ｐｎ層２００ｂとともに表面ｎ-領域１２３およびｐ型ガードリング１３３ａ、１３３ｂ、１３３ｃが形成される素子周縁部１００ｂの構造は、本発明にかかる実施例１の超接合ＭＯＳＦＥＴと同様であるが、従来素子構造では素子周縁部１００ｂの並列ｐｎ層２００ｂにおけるｐ型仕切り領域１２２の深さが内周から外周まで一様に深さが変わらず、素子活性部１００ａ内のｐ型仕切り領域１０２の深さとも変わらない構造であることが本発明と異なる。
【００２０】
このような従来素子構造の素子周縁部１００ｂでは、フィールド絶縁膜１２５表面が正電荷に帯電した時は問題が少ないが、特に負電荷に帯電したときに空乏層が低耐圧で並列ｐｎ層を通じてチャネルストッパー電極１１５端まで拡がりやすく、そこで電界が集中し設計耐圧以下の低耐圧でブレークダウンすることがしばしばあって問題となる。
【００２１】
一方、実施例１の超接合ＭＯＳＦＥＴでは、前述の図１〜図３、図４に示すように、素子周縁部１０ｂの表層にｐ型ガードリング３２ａ、３２ｂ、３２ｃとともにｎ-領域２３を形成し、素子周縁部１０ｂの外周側において並列ｐｎ層２０ｃのｐ型仕切り領域２２ａの深さを内周側のｐ型仕切り領域２２より浅くした構造を形成している。このような構造にすることにより、正電荷に対しては表層のｎ-領域２３とｐ型ガードリング３２ａ、３２ｂ、３２ｃにより、従来と同様に、素子活性部２０ａ側での電界集中を緩和し耐圧の耐電荷性を向上させることができる。さらに負電荷に対しても、素子周縁部１０ｂの外周部においてｐ型仕切り領域２２ａの深さを浅くすることでドリフト層２４の実効的な不純物濃度を高くし、素子周縁部１０ｂ端で空乏層が拡がりにくくなりチャネルストッパー１３端での電界集中を緩和できる。本発明にかかる実施例１においては、チャネルストッパー１３端での電界集中のみ緩和できれば良いので、素子周縁部１０ｂの外周側のさらにp型ガードリングより外周部でのみｐ型仕切り領域２２ａの深さを浅くし、素子周縁部１０ｂの内周側のｐ型仕切り領域２２は従来と同様の深さとしている。p型ガードリング領域の内周側でもp型仕切り領域２２を浅くした場合、素子表面が負電荷に帯電した時には問題がないが、正電荷に帯電した時に空乏層が十分に拡がらず耐圧低下を引き起こすおそれがあるためｐ型ガードリングより外周部でのみｐ型仕切り領域２２ａの深さを浅くことが望ましい。
【００２２】
前述したように素子周縁部での空乏層の伸び過ぎを抑え、低耐圧ブレークダウンを抑えるためには、素子周縁部１０ｂの実効的なｎ型不純物濃度、特に外周部のｎ型不純物濃度を増加させればよい。その方法として、素子周縁部１０ｂの外周側の並列ｐｎ層２０ｂのｐ型仕切り領域の幅をさらに細く（狭く）する方法が考えられる。しかし、並列ｐｎ層の横方向（基板主面に平行な方向）の繰り返しピッチ幅はもともと小さく、このピッチ幅をさらに狭くするには深さを浅くする方法に比べて極めて高い加工精度が要求される。したがって、本発明にかかる実施例１においては、将来的な素子の高性能化に向けた繰り返しピッチ幅の微細化の余地を残すとともに、制御の容易なｐ型仕切り領域の深さを大きく変調して空乏層の拡がりを制御する方法を採用した。並列ｐｎ層の繰り返しピッチ幅が狭くなるとｐ型仕切り領域２２および２２ａ間距離が狭くなり、電界は緩和されやすくなるので、高耐圧化が容易となる。さらに、ｐ型ガードリングに導電接続されるようにｐ型ガードリング上の内周および外周に絶縁膜２５を介して形成される導電性フィールドプレート３３ａ、３３ｂ、３３ｃはｐ型ガードリングの電界緩和及び空乏層の拡がりの抑制以外に、外来電荷の収集も行うので、表面電荷による耐圧の変動を抑制する機能も有する。ｐ型ガードリングの外周だけではなく内周にもフィールドプレートを接続して表面をカバーしているため、外来電荷を収集する機能は高い。
【００２３】
図８（ａ）、（ｂ）、（ｃ）及び図９（ａ）、（ｂ）、（ｃ）に従来素子構造および本発明の実施例１にかかる超接合ＭＯＳＦＥＴにおける素子周縁部の耐電荷性をシミュレーションした結果を示す。図８（ａ）、図９（ａ）では従来素子構造の素子周縁部におけるフィールド絶縁膜２５の表面にチャージされた負電荷の表面電荷量がＱｓｓ＝−１．０×１０12ｃｍ-2のときのポテンシャル分布を等電位線で示したポテンシャル分布図およびインパクトイオン化率を示す。ＭＯＳＦＥＴでは，ソースからドレインに流れる電子がドレイン部の高電界で加速され，インパクトイオン化により電子，正孔を発生させることが知られている。このインパクトイオン化とは、電界により加速された電子が，結晶格子との衝突により電子，正孔を発生させる現象を言い、その発生割合がインパクトイオン化率である。電界集中箇所でインパクトイオン化率が高くなるので、電界集中箇所を示すことができる。
【００２４】
図８（ｂ）、（ｃ）、図９（ｂ）、（ｃ）では、比較例の超接合ＭＯＳＦＥＴと本発明にかかる実施例１の超接合ＭＯＳＦＥＴにおいて、素子周縁部１０ｂの外周部のｐ型仕切り領域２２ａの深さが、内周側のｐ型仕切り領域２２の深さの３／５の場合（図９（ｂ））と２／５の場合（図９（ｃ））の２とおりについて、前記従来素子構造の場合より強くチャージされた負電荷の表面電荷Ｑｓｓ＝−１．５×１０12ｃｍ-2のときのポテンシャル分布およびインパクトイオン化率をそれぞれ示す。素子周縁部における負電荷の帯電による影響をわかりやすくするため、負電荷帯電の影響を受けやすい条件となる並列ｐｎ層２０ａ内の各ｐ仕切り領域２の幅とｎドリフト領域１の幅の比＝１／１においてシミュレーションを行った。
【００２５】
図８、図９に示す結果から、従来素子構造では、図８（ａ）に示すように、表面電荷量Ｑｓｓ＝−１．０×１０12ｃｍ-2でも、既に空乏層がチャネルストッパー電極まで到達して電界集中が発生しており、図９（ａ）に示すように、チャネルストッパー１３端近傍の斜線領域１５０にてブレークダウンを起こしていることが分かる。
【００２６】
一方、図８（ｂ）のように、実施例１で説明したｐ型仕切り領域深さが３／５の場合では前述の従来素子構造よりは空乏層の伸びが抑えられているが、負電荷の表面電荷量Ｑｓｓ＝−１．５×１０12ｃｍ-2においてチャネルストッパー１３端近傍で電界集中が起こりはじめ、図９（ｂ）のようにチャネルストッパー１３端近傍の斜線領域１５にてブレークダウンを生じていることが分かる。
【００２７】
また一方、ｐ型仕切り領域深さ２／５の場合では図８（ｃ）のように、前記図８（ｂ）と同様の表面電荷量Ｑｓｓ＝−１．５×１０12ｃｍ-2でもまだチャネルストッパー１３端近傍で電界集中が発生せず、図９（ｃ）のように、チャネルストッパー１３近傍ではなく、素子活性部１０ａ側の斜線領域１６にてブレークダウンが生じていることを示している。素子活性部内でのブレークダウンは比較的フラットな接合面で生じるので、局部的な電界集中度が弱く、耐圧低下が少ないので好ましい。
【００２８】
図１０に、本発明にかかる実施例１の超接合ＭＯＳＦＥＴにおいて表面電荷量（／ｃｍ2）に対する耐圧（ブレークダウン電圧）の値をシミュレーションした結果を示す。図１０に示すように、従来素子構造および素子周縁部の外周部のｐ型仕切り領域２２ａの深さが３／５である場合は表面電荷量Ｑｓｓ＝−１．５×１０12ｃｍ-2のときに耐圧が低下するが、ｐ型仕切り領域２２ａの深さが２／５の超接合ＭＯＳＦＥＴ（発明にかかる実施例１）においては、表面電荷量Ｑｓｓ＝±１．５×１０12ｃｍ-2で、耐圧がほとんど低下することがない結果を示している。従って、図１０から、ｐ型仕切り領域２２ａの深さを素子周縁部の外周部で浅くすることにより、表面電荷量Ｑｓｓ＝±１．５×１０12ｃｍ-2の範囲で、従来素子構造に比べ耐電荷性を向上することができ、素子周縁部の外周部のｐ型仕切り領域２２aの深さが２／５以下であることが望ましいことが分かる。
【００２９】
以上の説明から、本発明の実施例１にかかる超接合ＭＯＳＦＥＴは、その素子周縁部のフィールド絶縁膜表面にチャージされる表面電荷量が、樹脂モールド封止などにより、Ｑｓｓ＝±１．５×１０12ｃｍ-2のように多い場合でも、素子周縁部の外周部でのｐ型仕切り領域２２ａ深さを内周側の深さより浅くする構成により、超接合ＭＯＳＦＥＴの耐電荷性の向上を図ることができ、耐圧の信頼性が向上することが分かった。
【実施例２】
【００３０】
図１１に、本発明の超接合半導体装置にかかる実施例２の超接合ＭＯＳＦＥＴの透し平面図の一部（１／４素子）を示す。この図１１は図２と同様の内部平面図であるが、ｐ型ガードリング３２ａ、３２ｂ、３２ｃが描き加えられて透し図にされている。図１１に示す超接合ＭＯＳＦＥＴでは、素子周縁部１０ｂの並列ｐｎ層の平面パターンがストライプ状であることが前述の図２の超接合ＭＯＳＦＥＴと異なり、他の構造は図２と同じである。すなわち、前述の実施例１に対して素子周縁部１０ｂの並列ｐｎ層２０ｂ、２０ｃの平面パターンを格子状ではなくストライプ状とし、素子周縁部１０ｂ内の外周側でのみｐ型仕切り領域２２ａの深さを浅くしている。素子周縁部１０ｂの並列ｐｎ層２０ｂ、２０ｃの形状に依らず、ｐ型仕切り領域２２ａ深さを浅くすることにより、実施例１と同様の本発明の効果が得られる。なお、実施例１、２においては素子活性部１０ａの並列ｐｎ層２０ａの平面パターンをストライプ状としたが、格子状の平面パターンとしてもよい。
【００３１】
また、実施例１、２においては並列ｐｎ層をエピタキシャル成長を複数回繰り返す多段エピ方式と称する方法により形成しているが、全面エピタキシャル成長させたｎ型ドリフト層の表面から垂直エッチングにより形成したトレンチにｐ型仕切り領域をエピタキシャル成長により埋め込む方法により並列ｐｎ層を形成し、超接合ＭＯＳＦＥＴを製造する方法とすることもできる。
【００３２】
以上説明した実施例の超接合半導体装置によれば、オン抵抗と耐圧のトレードオフ関係を大幅に改善できるだけでなく、表面電荷のチャージに対して耐圧変動が抑制され、長期耐圧信頼性を向上させることのできる超接合半導体装置を提供することができる。
【符号の説明】
【００３３】
１      ｎ型ドリフト領域
２      ｐ型仕切り領域
３      ｐベース領域
４      ｐ+コンタクト領域
５      ｎソース領域
６      ゲート絶縁膜
７      ゲート電極
８      層間絶縁膜
９      ソース電極
１０ａ  素子活性部
１０ｂ  素子周縁部
１１    ドレイン電極
２０ａ、２０ｂ  並列ｐｎ層
２１、２１ａ    ｎ型ドリフト領域
２２、２２ａ    ｐ型仕切り領域
２３    ｎ-領域
２４    ドリフト層
２５    フィールド絶縁膜
３２ａ、３２ｂ、３２ｃ  ｐ型ガードリング
３３ａ、３３ｂ、３３ｃ  フィールドプレート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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