(57)【特許請求の範囲】
【請求項１】
クロック信号発生器によって第１の周波数及び第１の位相で第１のクロック信号を発生させるステップと、
周波数検出器によって前記第１の周波数と基準クロック信号の基準クロック周波数との間の第１の周波数差に基づき１又はそれ以上の周波数補正信号を発生させるステップと、
前記クロック信号発生器によって、前記第１のクロック信号の前記第１の周波数を前記基準クロック信号の前記基準クロック周波数に略固定するよう、前記１又はそれ以上の周波数補正信号に基づき前記第１のクロック信号の前記第１の周波数を調整するステップと、
位相検出器によって前記第１のクロック信号と入力データビット周波数及び入力データビット位相で入力データビットを有する入力データビットストリームとの間の位相差に基づき位相差信号を発生させるステップと、
積分器によって積分された位相差信号を計算するステップと、
前記クロック信号発生器によって更に、前記第１のクロック信号の前記第１の周波数及び前記第１の位相を前記入力データビットストリームの前記入力データビット周波数及び前記入力データビット位相に略固定するよう、前記積分された位相差信号及び前記１又はそれ以上の周波数補正信号に基づき前記第１のクロック信号の前記第１の周波数及び前記第１の位相を調整するステップと
を有し、
前記周波数補正信号及び前記積分された位相差信号は、前記クロック信号発生器を更新するよう組み合わされる、方法。
【請求項２】
前記クロック信号発生器は、電圧制御発振器を有する、
請求項１に記載の方法。
【請求項３】
前記クロック信号発生器によって、前記第１のクロック信号の前記第１の周波数を前記基準クロック信号の前記基準クロック周波数に略固定するよう、前記１又はそれ以上の周波数補正信号に基づき前記第１のクロック信号の前記第１の周波数を調整する前記ステップは、
有限状態機械によって前記１又はそれ以上の周波数補正信号に基づき前記有限状態機械の状態間を遷移させるステップと、
前記有限状態機械によって前記有限状態機械の現在の状態に基づき１又はそれ以上の位相補正信号を発生させるステップと、
前記クロック信号発生器によって、前記第１のクロック信号の前記第１の周波数を前記基準クロック信号の前記基準クロック周波数に略固定するよう、前記１又はそれ以上の位相補正信号に基づき前記第１のクロック信号の前記第１の周波数を調整するステップと
を更に有する、請求項１に記載の方法。
【請求項４】
前記クロック信号発生器によって更に、前記第１のクロック信号の前記第１の周波数及び前記第１の位相を前記入力データビットストリームの前記入力データビット周波数及び前記入力データビット位相に略固定するよう、前記積分された位相差信号及び前記１又はそれ以上の周波数補正信号に基づき前記第１のクロック信号の前記第１の周波数及び前記第１の位相を調整する前記ステップは、
前記有限状態機械によって前記積分された位相差信号及び前記１又はそれ以上の周波数補正信号に基づき前記有限状態機械の状態間を遷移させるステップと、
前記有限状態機械によって前記有限状態機械の新しい現在の状態に基づき１又はそれ以上の新しい位相補正信号を発生させるステップと、
前記クロック信号発生器によって更に、前記第１のクロック信号の前記第１の周波数及び前記第１の位相を前記入力データビットストリームの前記入力データビット周波数及び前記入力データビット位相に略固定するよう、前記１又はそれ以上の新しい位相補正信号に基づき前記第１のクロック信号の前記第１の周波数及び前記第１の位相を調整するステップと
を更に有する、請求項３に記載の方法。
【請求項５】
前記基準クロック周波数は、前記入力データビット周波数と同じである、
請求項１に記載の方法。
【請求項６】
前記基準クロック周波数は、前記入力データビット周波数と異なる、
請求項１に記載の方法。
【請求項７】
回復データビットストリームを生成するよう、前記更に調整された第１のクロック信号に基づき前記入力データビットストリームにおける前記入力データビットをサンプリングするステップ
を更に有する請求項１に記載の方法。
【請求項８】
前記入力データビットストリームをｋ個の逆多重化されたデータビットストリームに分離するステップ
を更に有する請求項７に記載の方法。
【請求項９】
第１の周波数及び第１の位相で第１のクロック信号を発生させ、
前記第１のクロック信号の前記第１の周波数を基準クロック信号の基準クロック周波数に略固定するよう、１又はそれ以上の周波数補正信号に基づき前記第１のクロック信号の前記第１の周波数を調整し、
前記第１のクロック信号の前記第１の周波数及び前記第１の位相を入力データビットストリームの入力データビット周波数及び入力データビット位相に略固定するよう、積分された位相差信号及び１又はそれ以上の周波数補正信号に基づき前記第１のクロック信号の前記第１の周波数及び前記第１の位相を更に調整する
よう構成されるクロック信号発生器と、
前記第１の周波数と前記基準クロック信号の前記基準クロック周波数との間の第１の周波数差に基づき前記１又はそれ以上の周波数補正信号を発生させる
よう構成される周波数検出器と、
前記第１のクロック信号と前記入力データビット周波数及び前記入力データビット位相で入力データビットを有する前記入力データビットストリームとの間の位相差に基づき位相差信号を発生させる
よう構成される位相検出器と、
前記積分された位相差信号を計算する
よう構成される積分器と
を有し、
前記周波数補正信号及び前記積分された位相差信号は、前記クロック信号発生器を更新するよう組み合わされる、回路。
【請求項１０】
第１の周波数及び第１の位相で第１のクロック信号を発生させる手段と、
前記第１の周波数と基準クロック信号の基準クロック周波数との間の第１の周波数差に基づき１又はそれ以上の周波数補正信号を発生させる手段と、
前記第１のクロック信号の前記第１の周波数を前記基準クロック信号の前記基準クロック周波数に略固定するよう、前記１又はそれ以上の周波数補正信号に基づき前記第１のクロック信号の前記第１の周波数を調整する手段と、
前記第１のクロック信号と入力データビット周波数及び入力データビット位相で入力データビットを有する入力データビットストリームとの間の位相差に基づき位相差信号を発生させる手段と、
積分された位相差信号を計算する手段と、
前記第１のクロック信号の前記第１の周波数及び前記第１の位相を前記入力データビットストリームの前記入力データビット周波数及び前記入力データビット位相に略固定するよう、前記積分された位相差信号及び前記１又はそれ以上の周波数補正信号に基づき前記第１のクロック信号の前記第１の周波数及び前記第１の位相を更に調整する手段と
を有し、
前記周波数補正信号及び前記積分された位相差信号は、前記第１のクロック信号を発生させる手段を更新するよう組み合わされる、システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、概して、クロック及びデータ回復（clock  and  data  recovery）（ＣＤＲ）に関する。
【背景技術】
【０００２】
ＣＤＲ回路（又はシステム）は、一般的に、入力データ信号をサンプリングし、クロックを入力データ信号から取り出し、サンプリングデータをリタイミングして、１又はそれ以上の回復データビットストリームを生成するために使用される。位相ロックループ（phase-locked  loop）（ＰＬＬ）に基づくＣＤＲ回路は、従来タイプのＣＤＲ回路である。ＰＬＬ回路は、他の信号の位相及び周波数に固定される１つの信号を発生させ又は保持するために部分的に又は全体的に使用されうる電子制御システムである。一例として、従来のＰＬＬに基づくＣＤＲでは、位相検出器は、シリアル入力データストリームからの入力データビットと電圧制御発振器（voltage-controlled  oscillator）（ＶＣＯ）によって生成されるクロック信号との間の位相を比較する。入力データとクロックとの間の位相差に応答して、位相検出器は、位相又は周波数補正信号を発生させる。電荷ポンプは、補正信号に従ってループフィルタへ又はから電流を駆動する。ループフィルタは、電荷ポンプによって駆動される電流に基づきＶＣＯのための制御電圧ＶＣＴＲＬを出力する。ループは、ループが発生させるクロックの位相及び周波数により入力データストリームの位相及び周波数を追跡するフィードバック制御システムとして働く。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明は、入力データビットストリームとともに伝達される周波数ジッタ及びクロック信号発生器によって生成される周波数ジッタを減衰させることができる、位相平均化に基づくクロック及びデータ回復の方法、回路及びシステムを提供することを目的とする。
【課題を解決するための手段】
【０００４】
本発明の実施形態は、
クロック信号発生器によって第１の周波数及び第１の位相で第１のクロック信号を発生させるステップと、
周波数検出器によって前記第１の周波数と基準クロック信号の基準クロック周波数との間の第１の周波数差に基づき１又はそれ以上の周波数補正信号を発生させるステップと、
前記クロック信号発生器によって、前記第１のクロック信号の前記第１の周波数を前記基準クロック信号の前記基準クロック周波数に略固定するよう、前記１又はそれ以上の周波数補正信号に基づき前記第１のクロック信号の前記第１の周波数を調整するステップと、
位相検出器によって前記第１のクロック信号と入力データビット周波数及び入力データビット位相で入力データビットを有する入力データビットストリームとの間の位相差に基づき位相差信号を発生させるステップと、
積分器によって積分された位相差信号を計算するステップと、
前記クロック信号発生器によって更に、前記第１のクロック信号の前記第１の周波数及び前記第１の位相を前記入力データビットストリームの前記入力データビット周波数及び前記入力データビット位相に略固定するよう、前記積分された位相差信号及び前記１又はそれ以上の周波数補正信号に基づき前記第１のクロック信号の前記第１の周波数及び前記第１の位相を調整するステップと
を有する方法を提供する。
【０００５】
本発明の他の実施形態は、
第１の周波数及び第１の位相で第１のクロック信号を発生させ、
前記第１のクロック信号の前記第１の周波数を基準クロック信号の基準クロック周波数に略固定するよう、１又はそれ以上の周波数補正信号に基づき前記第１のクロック信号の前記第１の周波数を調整し、
前記第１のクロック信号の前記第１の周波数及び前記第１の位相を入力データビットストリームの入力データビット周波数及び入力データビット位相に略固定するよう、積分された位相差信号及び１又はそれ以上の周波数補正信号に基づき前記第１のクロック信号の前記第１の周波数及び前記第１の位相を更に調整する
よう構成されるクロック信号発生器と、
前記第１の周波数と前記基準クロック信号の前記基準クロック周波数との間の第１の周波数差に基づき前記１又はそれ以上の周波数補正信号を発生させる
よう構成される周波数検出器と、
前記第１のクロック信号と前記入力データビット周波数及び前記入力データビット位相で入力データビットを有する前記入力データビットストリームとの間の位相差に基づき位相差信号を発生させる
よう構成される位相検出器と、
前記積分された位相差信号を計算する
よう構成される積分器と
を有する回路を提供する。
【０００６】
本発明の更なる他の実施形態は、
第１の周波数及び第１の位相で第１のクロック信号を発生させる手段と、
前記第１の周波数と基準クロック信号の基準クロック周波数との間の第１の周波数差に基づき１又はそれ以上の周波数補正信号を発生させる手段と、
前記第１のクロック信号の前記第１の周波数を前記基準クロック信号の前記基準クロック周波数に略固定するよう、前記１又はそれ以上の周波数補正信号に基づき前記第１のクロック信号の前記第１の周波数を調整する手段と、
前記第１のクロック信号と入力データビット周波数及び入力データビット位相で入力データビットを有する入力データビットストリームとの間の位相差に基づき位相差信号を発生させる手段と、
積分された位相差信号を計算する手段と、
前記第１のクロック信号の前記第１の周波数及び前記第１の位相を前記入力データビットストリームの前記入力データビット周波数及び前記入力データビット位相に略固定するよう、前記積分された位相差信号及び前記１又はそれ以上の周波数補正信号に基づき前記第１のクロック信号の前記第１の周波数及び前記第１の位相を更に調整する手段と
を有するシステムを提供する。
【発明の効果】
【０００７】
本発明に従う実施形態によれば、入力データビットストリームとともに伝達される周波数ジッタ及びクロック信号発生器によって生成される周波数ジッタを減衰させることができる、位相平均化に基づくクロック及びデータ回復の方法、回路及びシステムが提供され得る。
【図面の簡単な説明】
【０００８】
【図１】ＣＤＲアーキテクチャの例を表す。
【図２】ＶＣＯクロック信号と基準クロック信号との間の周波数差の関数として図１のＣＤＲアーキテクチャにおける位相及び周波数検出器の例を表す。
【図３】四相クロック信号、最小検出可能位相オフセット、及び最小補正可能位相誤差の例を表す。
【図４】図１のＣＤＲアーキテクチャにおける有限状態機械の例を表す。
【図５Ａ】図１のＣＤＲアーキテクチャでの使用に適したデジタルフィルタの例を表す。
【図５Ｂ】図１のＣＤＲアーキテクチャでの使用に適したデジタルフィルタの例を表す。
【図６】位相平均化に基づくクロック及びデータ回復の方法の例を説明するフローチャートを表す。
【発明を実施するための形態】
【０００９】
特定の実施形態は、シリアル通信システム用途のためのクロック及びデータ回復（ＣＤＲ）の電子回路、装置、システム、又は方法に関する。より具体的には、本開示は、入力データビットストリームを受け取り、該入力データビットストリームにおける入力データビットに基づきクロック信号を発生させ、前記入力データビットストリームにおける前記入力データビットに基づきクロック信号を発生させ、該発生したクロック信号に従って前記入力データビットストリームをサンプリングすることで前記入力データビットストリームにおけるデータビットを回復し、前記入力データビットストリームから回復されたビットを有する回復データビットストリームを出力するＣＤＲアーキテクチャの例を与える。特定の実施形態において、ＣＤＲアーキテクチャは、位相補間器を含まない又は使用しない位相平均化アーキテクチャを含み、従って、位相補間器を含む又は使用する従来のＣＤＲアーキテクチャによって必要とされる消費電力及び面積に比べて低減された消費電力及び面積を有する。また、特定の実施形態は、ＶＣＯによって生成されるものを含むジッタ生成を補償することと、入力データビットストリームとともに伝達されるものを含むジッタトランスファを補償することとの間のトレードオフの必要性又は存在を除く又は低減する。
【００１０】
ここで使用されるように、１ストリームは、必要に応じて１ワイヤを指し、逆の場合も同じである。又は、代替的に、１ストリームは、必要に応じて１バス（例えば、複数のワイヤ又は通信ライン）を指し、逆の場合も同じである。更に、以下で記載される信号又はストリームは、必要に応じて、差動信号又はストリーム（例えば、データ信号及びその補完物の差によって形成される信号）であってよい。更に、ここで使用されるように、「若しくは」、「又は」、「あるいは」は、そのものの意味に加えて、「及び」、「並びに」、「且つ」を暗に含む。すなわち、「若しくは」、「又は」、「あるいは」は、明示的に述べられ又は暗に示されない限り、必ずしも「及び」、「並びに」、「且つ」を除外しない。
【００１１】
クロック及びデータ回復（ＣＤＲ）回路は、入力シリアルデータ信号からクロック信号を取り出し、データをリタイムし、通常は逆多重化するために使用される。従来の位相ロックループ（ＰＬＬ）に基づくＣＤＲに伴う問題は、入力データとともにシステム内に伝達されるジッタ及びＶＣＯ又は他のシステム構成要素によって生成されるジッタの両方の利得（又は減衰）を決定するパラメータ（ループ帯域幅）が１つしかないことである。例えば、ループ帯域幅が増大する場合に、生成されるジッタの利得特性は改善し（例えば、比較的高い周波数で生成されるジッタは減衰する。）、一方、伝達されるジッタの利得特性は悪化する（例えば、比較的高い周波数で伝達されるジッタは通過する。）。同様に、ループ帯域幅が低減する場合に、生成されるジッタの利得特性は悪化し（例えば、比較的低い周波数で生成されるジッタは通過する。）、一方、伝達されるジッタの利得特性は改善する（例えば、比較的低い周波数で伝達されるジッタは減衰する。）。従って、従来のＰＬＬに基づくＣＤＲでは、伝達されるジッタの利得特性を改善することは、生成されるジッタの利得特性を悪化させることを犠牲にして成り立ち、逆の場合も同じである。位相補間器に基づくＣＤＲは、例えば、シームレスな周波数取得、複数の受信ブロックの間でのハードウェア再利用、及びジッタトランスファからのジッタ生成を切り離そうとする実装を実施するそれらの能力のために、短距離入出力（ＩＯ）システム用途、例えば、バックプレーン通信又はオンボード通信において一般的に利用されるようになってきた。しかし、従来の位相補間器に基づくＣＤＲでは、入力データとともに伝達される低周波ジッタは通過し、ＣＤＲはそれを追跡して誤った動作を生じる。更に、例えばＣＤＲのＶＣＯによって生成される高周波ジッタが先と同じく通過し、誤った動作を引き起こす。反対に、入力データにおいて伝達される高周波ジッタは減衰し、従って除去され、一方、先と同じく例えばＣＤＲのＶＣＯによって生成される低周波ジッタも減衰され、従って除去される。
【００１２】
更に、低ジッタが高分解能位相補間器を必要とするという事実により、位相補間器は高電力消費の回路構成要素であり、従って、電力消費又は面積を最低限とすることが望まれる多くの低電力用途にとって望ましくない又は適していない。更に、多くの従来の位相補間器に基づくＣＤＲは、複数の位相補間器を必要とし、位相補間器に基づくＣＤＲに付随する問題を更に深刻にする。例えば、幾つかの従来の位相補間器に基づくＣＤＲは、多相クロック信号（例えば、ＣＤＲにおけるＶＣＯによって生成される多相クロック信号、又は入力データビットストリームから入力データビットをサンプリングする際に使用される他のクロック信号）の各位相ごとに１つの位相補間器を必要とする。
【００１３】
図１は、位相平均化スキーム若しくは技術に基づく、又はそのようなスキーム若しくは技術を用いるＣＤＲアーキテクチャ、システム、装置、又は回路１００（「ＣＤＲ１００」）の実施例を表す。特定の実施形態において、ＣＤＲ１００は、位相補間器を使用することなく、入力データビットストリームＤＩＮに対してＣＤＲを実行する。ＣＤＲ１００は、概して、入力データビットストリームＤＩＮから入力データビットを受け取り、入力データビットに基づきクロック信号ＣＫＶＣＯを発生させ、発生したクロック信号ＣＫＶＣＯに基づき入力データビットをサンプリングすることで入力データビットを回復し、回復されたデータビットを有する出力ストリームＤＯＵＴを発生させるよう構成される。特定の実施形態において、ＣＤＲ１００は、位相及び周波数検出器（phase  and  frequency  detector）（ＰＦＤ）１０４と、位相検出器（phase  detector）（ＰＤ）１０６と、デジタルフィルタ（カウンタ（counter）（ＣＮＴ））１０８と、有限状態機械（finite  state  machine）（ＦＳＭ）１１０とを有するデジタルブロック１０２を有する。特定の実施形態において、ＣＤＲ１００は、ＦＳＭ１１０から受信される位相補正信号ＵＰ又はＤＮに基づき出力電流ＩＣＰを生成する電荷ポンプ（charge  pump）（ＣＰ）１１２と、電流ＩＣＰに基づきＶＣＯ制御電圧信号ＶＣＴＲＬを発生させる低域通過フィルタ（low-pass  filter）（ＬＰＦ）１１４と、制御信号ＶＣＴＲＬに基づきＶＣＯクロック周波数及び位相を有するｋ相クロック信号ＣＫＶＣＯを発生させる電圧制御発振器（voltage-controlled  oscillator）（ＶＣＯ）１１６と、ｋ相クロック信号ＣＫＶＣＯに基づき入力データビットストリームＤＩＮ（ｋ又はその他適切な数の個別ストリームに分離されてよい。）をサンプリングして、回復出力データビットストリームＤＯＵＴを発生させるサンプラ１１８とを更に有する。幾つかの実施形態では、ＣＰ１１２は、ＬＰＦ１１４がＦＳＭ１１０から受信される位相補正信号ＵＰ又はＤＮに基づきＶＣＯ制御電圧信号を発生させることができる場合には、ＶＣＯフィードバックループにおいて必要とされない。
【００１４】
当業者には明らかなように、一般的に、ｍ相クロック信号は、物理的な実施において、実際上、互いに対して位相オフセットが固定されており、且つ、ｍ相クロック信号がサンプリングのために使用される入力データの１／ｍの周波数又はレートである共有クロック周波数を夫々が有するｍ個の（又はより少ない）個別クロック信号を指す。これは、集合的にｍ相クロック信号と呼ばれる個別クロック信号がより低い周波数を有することを可能にし、よって、システムが高入力データレートに対処することを可能にする。例えば、一実施例において、ｋ相クロック信号ＣＫＶＣＯの各成分クロック信号は、入力データビットストリームＤＩＮを逆多重化することで生成されるｋ個の個別データビットストリームの中の対応する１つをサンプリングのために使用されてよい。
【００１５】
特定の実施形態において、ＦＳＭ１１０は、入力データビットストリームＤＩＮにおける入力データビットの周波数及び位相に対してＶＣＯ１１６によって生成されるｋ相クロック信号ＣＫＶＣＯの周波数及び位相を最終的に追跡するよう構成される。これは、２つの重なり合うループ、すなわち、ＰＤ１０６、デジタルフィルタ１０８、ＦＳＭ１１０、電荷ポンプ１１２、ＬＰＦ１１４及びＶＣＯ１１６を含む位相ループ並びにＰＦＤ１０４、ＦＳＭ１１０、電荷ポンプ１１２、ＬＰＦ１１４及びＶＣＯ１１６を含む周波数ループによって、達成される。特定の実施形態において、位相ループ及び周波数ループは、ＣＤＲ１００の動作の間、異なった時点に収束する。特定の実施形態において、周波数ループは、最初にＶＣＯ１１６に、ＶＣＯクロック信号ＣＫＶＣＯの周波数を基準クロック信号ＣＫＲＥＦの周波数に固定し始めさせるよう収束する。特定の実施形態において、位相ループは、次いで、ＶＣＯ１１６に、ＶＣＯクロック信号ＣＫＶＣＯの周波数及び位相を入力データビットストリームＤＩＮの周波数及び位相に固定させるよう収束する。
【００１６】
特定の実施形態において、そして、幾つかの実施によって必要とされるように、ＰＦＤ１０４は、線形位相及び周波数検出器である。特定の実施形態において、ＰＦＤ１０４は、基準クロック周波数（一般的にＶＣＯクロック信号ＣＫＶＣＯの周波数とは異なり、通常はそれよりも低い。）を有するｎ相基準クロック信号ＣＫＲＥＦと、ＶＣＯ１１６によって生成されるｋ相ＶＣＯクロック信号ＣＫＶＣＯとを受信する。一実施例において、ＰＦＤ１０４は、ｋ相ＶＣＯクロック信号ＣＫＶＣＯによりｎ相基準クロック信号ＣＫＲＥＦの複数（例えば、ｎ）相をサンプリングする。代替の実施例では、ＰＦＤ１０４は、ｎ相基準クロック信号ＣＫＲＥＦの複数（例えば、ｎ）相によりｋ相ＶＣＯクロック信号ＣＫＶＣＯをオーバーサンプリングする。特定の実施形態において、ＰＦＤ１０４は、ＶＣＯクロックによって得られたｎ相基準クロックのサンプルが、先行するＶＣＯクロックエッジによって得られたサンプルに対して変化する場合に、周波数補正信号ＦＵＰ又はＦＤＮを発生させる。
【００１７】
図２は、ＶＣＯクロック信号ＣＫＶＣＯと基準クロック信号ＣＫＲＥＦとの間の周波数差の関数としてＰＦＤ１０４の出力を示すプロットを表す。このように、ＰＦＤ１０４は、以下で記載されるように位相ループによってオフセットされる周波数差としてＶＣＯクロック信号ＣＫＶＣＯと基準クロック信号ＣＫＲＥＦとの間の規則的な位相増大を追跡又は記録する。また、ＰＦＤ１０４は、ＶＣＯクロック信号ＣＫＶＣＯと基準クロック信号ＣＫＲＥＦの位相ノイズによる位相誤差を記録する。位相誤差は、ＰＦＤ１０４の分解能に反比例する単位数において量子化される。例えば、図３が表すように、基準クロックＣＫＲＥＦが四相クロック信号（例えば、夫々０度、９０度、１８０度及び２７０度の相対位相を有する成分クロック信号ＣＫＲＥＦ０、ＣＫＲＥＦ９０、ＣＫＲＥＦ１８０及びＣＫＲＥＦ２７０を有する。）である場合に、最小検出可能位相オフセット及び結果として最小補正可能位相誤差は９０度（すなわち、３６０／４度）であってよい。
【００１８】
特定の実施形態において、デジタルフィルタ１０８は、ｚ＝１で極を有する。すなわち、デジタルフィルタ１０８は、積分を実行するよう構成される。図４は、ＦＳＭ１１０の２Ｎ個の取り得る状態４２０（例えば、Ｎ個の取り得る正状態４２０及びＮ個の取り得る負状態４２０）に関してＦＳＭ１１０の機能性を表す。図５Ａ及び５Ｂは、ＦＳＭ１１０の特定の実施例を表す。ＦＳＭ１１０は、図４が表すように複数（２Ｎ）の取り得る状態により構成される。それらの状態の夫々は、入力データビットストリームＤＩＮにおける入力データビットの位相に対するＶＣＯクロック信号ＣＫＶＣＯの位相を表す。特定の実施形態において、ＦＳＭ１１０の現在の状態が零を下回る値によって示される場合（負状態）、これは、ＶＣＯクロック信号ＣＫＶＣＯが速すぎる（すなわち、ＤＩＮにおけるデータがＶＣＯクロック信号ＣＫＶＣＯより遅れている）ことを意味し、ＦＳＭ１１０は、電流ＩＣＰを低減するよう電荷ポンプ１１２へ入力されるＤＮ位相補正信号をアサートして、ＶＣＯクロック信号ＣＫＶＣＯにおいて負の位相シフト又は周波数シフトを生じさせる。同様に、ＦＳＭ１１０の現在の状態が零を上回る値によって示される場合（正の状態）、これは、ＶＣＯクロック信号ＣＫＶＣＯが遅すぎる、すなわち、ＤＩＮにおけるデータより遅れていることを意味し、ＦＳＭ１１０は、電流ＩＣＰを増大させるよう電荷ポンプ１１２へ入力されるＵＰ位相補正信号をアサートして、ＶＣＯクロック信号ＣＫＶＣＯにおいて正の位相シフト又は周波数シフトを生じさせる。しかし、表されるように、ＦＳＭ１１０の状態は、周波数補正信号ＦＵＰ又はＦＤＮを介して、基準クロックＣＫＲＥＦによって制御される周波数検出器ＰＦＤ１０４によって、及び補償信号ＳＬＵＰ又はＳＬＤＮを介して、デジタルフィルタ（カウンタ）１０８を経由してデータ入力ＤＩＮに基づき位相検出器ＰＤ１０６によって、更新される。このとき、ＦＵＰ及びＳＬＵＰはＦＳＭ１１０における同じ正状態遷移を生じさせ、ＦＤＮ及びＳＬＤＮはＦＳＭ１１０における同じ負状態遷移を生じさせる。
【００１９】
一実施例において、ＶＣＯクロック信号ＣＫＶＣＯの位相又は周波数が基準クロック信号ＣＫＲＥＦの位相又は周波数よりも遅れている又は小さい場合に、ＰＦＤ１０４はＦＤＮ周波数補正信号をアサートし、ＦＳＭ１１０における負状態遷移を生じさせる（例えば、ＦＳＭ１１０の状態は、様々な実施形態において一定又は可変であってよいＦＤＮの大きさに依存して１又はそれ以上の状態だけ左へ動く。）。同様に、ＶＣＯクロック信号ＣＫＶＣＯの位相又は周波数が基準クロック信号ＣＫＲＥＦの位相又は周波数よりも進んでいる又は大きい場合に、ＰＦＤ１０４はＦＵＰ周波数補正信号をアサートし、ＦＳＭ１１０における正状態遷移を生じさせる（例えば、ＦＳＭ１１０の状態は、様々な実施形態において一定又は可変であってよいＦＵＰの大きさに依存して１又はそれ以上状態だけ右へ動く。）。
【００２０】
プレシオクロノス（plesiochronous）通信用途において使用される実施形態では、基準クロック信号ＣＫＲＥＦと入力データビットストリームＤＩＮとの間には小さい周波数差が存在しうる。ＶＣＯクロック信号ＣＫＶＣＯの周波数が最初に基準クロック信号ＣＫＲＥＦの周波数に基づき取得されるところの動作の周波数取得部分の間、ＤＩＮにおける入力データビットがＶＣＯクロック信号ＣＫＶＣＯに対して早いか（位相検出器１０６によるＥ信号のアサーションをもたらす。）又は遅いか（位相検出器１０６によるＬ信号のアサーションをもたらす。）に基づき夫々位相検出器１０６によって出力される初期及び後期信号アサーションＥ及びＬの周波数は、デジタルフィルタ１０８の帯域幅を上回る。当業者には明らかなように、命名規則（例えば、初期又は後期、並びにＥ及びＬ）は説明のために選択され、当然に交換されてよい（例えば、Ｅは、ＶＣＯクロック信号ＣＫＶＣＯが入力データビットストリームＤＩＮにおける入力データビットに対して早い場合にアサートされてよい。）。振り返って、特定の実施形態において、この動作期間中、位相検出１０６から夫々出力される初期及び後期信号アサーションＥ及びＬはデジタルフィルタ１０８の帯域幅を上回るので、周波数検出器ＰＦＤ１０４のみが（周波数補正信号ＦＵＰ又はＦＤＮを介して）ＦＳＭ１１０を有効に駆動し、よって、基準クロック信号ＣＫＲＥＦへのＶＣＯクロック信号ＣＫＶＣＯの周波数固定を引き起こす。
【００２１】
特定の実施形態において、初期（Ｅ）及び後期（Ｌ）信号アサーションの周波数がデジタルフィルタ１０８の帯域幅を下回ると、位相ループは収束し、ＶＣＯ１１６は入力データビットストリームＤＩＮからの入力データビットを追跡し始める。位相ロックにある場合（ＣＫＶＣＯの周波数及び位相がＤＩＮの周波数及び位相に一致する場合）に、デジタルフィルタ１０８は、基準クロック信号ＣＫＲＥＦとＶＣＯ１１６によって生成されるクロック信号ＣＫＶＣＯとの間の周波数不一致を表す非零の値へ収束される。この非零の値は、ＶＣＯクロック信号ＣＫＶＣＯ及び基準クロック信号ＣＫＲＥＦがもはや周波数ロックにないので（ＣＤＲ１００はこのとき位相ループによって統率される動作の位相ロック部分にある。）、ＰＦＤ１０４から出力されるＦＵＰ又はＦＤＮ周波数補正信号を補償するためにＦＳＭ１１０の状態を平均して＋１と−１との間にあるように調整するようデジタルフィルタ１０８から出力される信号ＳＬＵＰ及びＳＬＤＮの平均値（例えば、デューティサイクル）によって表される。
【００２２】
一実施例において、信号ＳＬＵＰ及びＳＬＤＮは、積分カウンタ５２２のキャリー信号によって取得され得る。図５Ａが表すように、積分カウンタ５２２は、何らかの適切なフィルタコアブロック５２４とともに、デジタルフィルタ１０８を実施してよい。１つの代替の実施例では、信号ＳＬＵＰ及びＳＬＤＮは、デルタ−シグマ変調器（ΔΣＭ）５２６の出力として取得され得る。図５Ｂが表すように、デルタ−シグマ変調器５２６は、何らかの適切なフィルタコアブロック５２８とともに、デジタルフィルタ１０８を実施してよい。このように、基準クロック信号ＣＫＲＥＦとＶＣＯ１１６によって生成されるクロック信号ＣＫＶＣＯとの間の周波数不一致による一方向におけるＦＳＭ１１０の状態の周期シフトは、夫々の信号ＳＬＵＰ又はＳＬＤＮのアサーションによる逆方向における状態のシフトによって補償され、よって、ＣＫＶＣＯとＣＫＲＥＦとの間及びＤＩＮとＣＫＲＥＦとの間に周波数不一致がある場合に、ＣＫＶＣＯが入力データビットストリームＤＩＮにおける入力データビットに固定されることを可能にする。
【００２３】
特定の実施形態において、位相ループは低帯域幅を有するよう設計され、一方、周波数ループは高帯域幅を有するよう設計される。このように、入力データビットストリームＤＩＮとともに伝達される低周波数ジッタは位相ループを介して減衰され（入力データビットストリームＤＩＮとともに伝達される高周波ジッタも構成によって減衰されることに留意されたい。）、一方、ＶＣＯ１１６又はＣＤＲ１００の他の構成要素によって生成される高周波ジッタは周波数ループを介して減衰される（ＶＣＯ１１６又はＣＤＲ１００の他の構成要素によって生成される低周波ジッタも構成によって減衰されることに留意されたい。）。
【００２４】
図６は、位相平均化に基づくクロック及びデータ回復の方法の例を説明するフローチャートを示す。特定の実施形態において、クロック信号発生器（例えば、電圧制御発生器、すなわちＶＣＯ）は、第１の周波数及び第１の位相で第１のクロック信号を生成してよい（６０１）。特定の実施形態において、周波数検出器は、第１の周波数と基準クロック信号の基準クロック周波数との間の第１の周波数差に基づき１又はそれ以上の周波数補正信号を生成してよい（６０２）。特定の実施形態において、クロック信号発生器は、第１のクロック信号の第１の周波数を基準クロック信号の基準クロック周波数に略固定するよう、１又はそれ以上の周波数補正信号に基づき第１のクロック信号の第１の周波数を調整してよい（６０３）。特定の実施形態において、位相検出器は、第１のクロック信号と入力データビット周波数及び入力データビット位相で入力データビットを有する入力データビットストリームとの間の位相差に基づき位相差信号を生成してよい（６０４）。幾つかの実施形態において、基準クロック周波数は、入力データビット周波数と同じである。他の実施形態では、基準クロック周波数は、入力データビット周波数と異なる。特定の実施形態において、積分器は、積分された位相差信号を計算する（６０５）。特定の実施形態において、クロック信号発生器は、第１のクロック信号の第１の周波数及び第１の位相を入力データビットストリームの入力データビット周波数及び入力データビット位相に略固定するよう、積分された位相差信号及び１又はそれ以上の周波数補正信号に基づき第１のクロック信号の第１の周波数及び前記第１の位相を更に調整してよい（６０６）。特定の実施形態において、有限状態機械（ＦＳＭ）は、１又はそれ以上の周波数補正信号に基づき状態間で遷移し、ＦＳＭの現在の状態に基づき１又はそれ以上の位相補正信号を生成してよい。クロック信号発生器は、第１のクロック信号の第１の周波数を基準クロック信号の基準クロック周波数に略固定するよう、位相補正信号に基づき第１のクロック信号の第１の周波数を更に調整してよい。幾つかの実施形態において、ＦＳＭは、積分された位相差信号及び１又はそれ以上の周波数補正信号に基づきＦＳＭの状態間で遷移し、ＦＳＭの新しい現在の状態に基づき１又はそれ以上の新しい位相補正信号を生成してよい。クロック信号発生器は、第１のクロック信号の第１の周波数及び第１の位相を入力データビットストリームの入力データビット周波数及び入力データビット位相に略固定するよう、１又はそれ以上の新しい位相補正信号に基づき第１のクロック信号の第１の周波数及び第１の位相を更に調整してよい。幾つかの実施形態において、サンプラは、更に調整された第１のクロック信号に基づき入力データビットストリームにおける入力データビットをサンプリングして、回復データビットストリームを生成してよい。例えば、サンプラは、入力データビットストリームをｋ個の逆多重化されたデータビットストリームに分離してよい。一実施例において、第１のクロック信号はｋ相クロック信号を有してよく、第１のクロック信号の各位相は、対応する１又はｋ個の逆多重化されたデータビットストリームをサンプリングするために使用される。
【００２５】
本開示は、当業者が理解するであろう本開示における実施形態に対する全ての変更、置換、変形、代替及び改良を包含する。同様に、必要に応じて、添付の特許請求の範囲の記載は、当業者が理解するであろう本開示における実施形態に対する全ての変更、置換、変形、代替及び改良を包含する。
【００２６】
また、以下の付記が、上記の実施形態に関連して開示される。
【００２７】
（付記１）
クロック信号発生器によって第１の周波数及び第１の位相で第１のクロック信号を発生させるステップと、
周波数検出器によって前記第１の周波数と基準クロック信号の基準クロック周波数との間の第１の周波数差に基づき１又はそれ以上の周波数補正信号を発生させるステップと、
前記クロック信号発生器によって、前記第１のクロック信号の前記第１の周波数を前記基準クロック信号の前記基準クロック周波数に略固定するよう、前記１又はそれ以上の周波数補正信号に基づき前記第１のクロック信号の前記第１の周波数を調整するステップと、
位相検出器によって前記第１のクロック信号と入力データビット周波数及び入力データビット位相で入力データビットを有する入力データビットストリームとの間の位相差に基づき位相差信号を発生させるステップと、
積分器によって積分された位相差信号を計算するステップと、
前記クロック信号発生器によって更に、前記第１のクロック信号の前記第１の周波数及び前記第１の位相を前記入力データビットストリームの前記入力データビット周波数及び前記入力データビット位相に略固定するよう、前記積分された位相差信号及び前記１又はそれ以上の周波数補正信号に基づき前記第１のクロック信号の前記第１の周波数及び前記第１の位相を調整するステップと
を有する方法。
【００２８】
（付記２）
前記クロック信号発生器は、電圧制御発振器を有する、
付記１に記載の方法。
【００２９】
（付記３）
前記クロック信号発生器によって、前記第１のクロック信号の前記第１の周波数を前記基準クロック信号の前記基準クロック周波数に略固定するよう、前記１又はそれ以上の周波数補正信号に基づき前記第１のクロック信号の前記第１の周波数を調整する前記ステップは、
有限状態機械によって前記１又はそれ以上の周波数補正信号に基づき前記有限状態機械の状態間を遷移させるステップと、
前記有限状態機械によって前記有限状態機械の現在の状態に基づき１又はそれ以上の位相補正信号を発生させるステップと、
前記クロック信号発生器によって、前記第１のクロック信号の前記第１の周波数を前記基準クロック信号の前記基準クロック周波数に略固定するよう、前記１又はそれ以上の位相補正信号に基づき前記第１のクロック信号の前記第１の周波数を調整するステップと
を更に有する、付記１に記載の方法。
【００３０】
（付記４）
前記クロック信号発生器によって更に、前記第１のクロック信号の前記第１の周波数及び前記第１の位相を前記入力データビットストリームの前記入力データビット周波数及び前記入力データビット位相に略固定するよう、前記積分された位相差信号及び前記１又はそれ以上の周波数補正信号に基づき前記第１のクロック信号の前記第１の周波数及び前記第１の位相を調整する前記ステップは、
前記有限状態機械によって前記積分された位相差信号及び前記１又はそれ以上の周波数補正信号に基づき前記有限状態機械の状態間を遷移させるステップと、
前記有限状態機械によって前記有限状態機械の新しい現在の状態に基づき１又はそれ以上の新しい位相補正信号を発生させるステップと、
前記クロック信号発生器によって更に、前記第１のクロック信号の前記第１の周波数及び前記第１の位相を前記入力データビットストリームの前記入力データビット周波数及び前記入力データビット位相に略固定するよう、前記１又はそれ以上の新しい位相補正信号に基づき前記第１のクロック信号の前記第１の周波数及び前記第１の位相を調整するステップと
を更に有する、付記３に記載の方法。
【００３１】
（付記５）
前記基準クロック周波数は、前記入力データビット周波数と同じである、
付記１に記載の方法。
【００３２】
（付記６）
前記基準クロック周波数は、前記入力データビット周波数と異なる、
付記１に記載の方法。
【００３３】
（付記７）
回復データビットストリームを生成するよう、前記更に調整された第１のクロック信号に基づき前記入力データビットストリームにおける前記入力データビットをサンプリングするステップ
を更に有する付記１に記載の方法。
【００３４】
（付記８）
前記入力データビットストリームをｋ個の逆多重化されたデータビットストリームに分離するステップ
を更に有する付記７に記載の方法。
【００３５】
（付記９）
前記第１のクロック信号は、ｋ相クロック信号であり、
前記第１のクロック信号の各位相は、対応する１又はｋ個の逆多重化されたデータビットストリームをサンプリングするために使用される、
付記８に記載の方法。
【００３６】
（付記１０）
第１の周波数及び第１の位相で第１のクロック信号を発生させ、
前記第１のクロック信号の前記第１の周波数を基準クロック信号の基準クロック周波数に略固定するよう、１又はそれ以上の周波数補正信号に基づき前記第１のクロック信号の前記第１の周波数を調整し、
前記第１のクロック信号の前記第１の周波数及び前記第１の位相を入力データビットストリームの入力データビット周波数及び入力データビット位相に略固定するよう、積分された位相差信号及び１又はそれ以上の周波数補正信号に基づき前記第１のクロック信号の前記第１の周波数及び前記第１の位相を更に調整する
よう構成されるクロック信号発生器と、
前記第１の周波数と前記基準クロック信号の前記基準クロック周波数との間の第１の周波数差に基づき前記１又はそれ以上の周波数補正信号を発生させる
よう構成される周波数検出器と、
前記第１のクロック信号と前記入力データビット周波数及び前記入力データビット位相で入力データビットを有する前記入力データビットストリームとの間の位相差に基づき位相差信号を発生させる
よう構成される位相検出器と、
前記積分された位相差信号を計算する
よう構成される積分器と
を有する回路。
【００３７】
（付記１１）
前記クロック信号発生器は、電圧制御発振器を有する、
付記１０に記載の回路。
【００３８】
（付記１２）
有限状態機械を更に有し、該有限状態機械は、
前記１又はそれ以上の周波数補正信号に基づき前記有限状態機械の状態間を遷移させ、
前記有限状態機械の現在の状態に基づき１又はそれ以上の位相補正信号を発生させる
よう構成され、
前記クロック信号発生器は、更に、
前記第１のクロック信号の前記第１の周波数を前記基準クロック信号の前記基準クロック周波数に略固定するよう、前記１又はそれ以上の位相補正信号に基づき前記第１のクロック信号の前記第１の周波数を調整する
よう構成される、付記１０に記載の回路。
【００３９】
（付記１３）
前記有限状態機械は、更に、
前記積分された位相差信号及び前記１又はそれ以上の周波数補正信号に基づき前記有限状態機械の状態間を遷移させ、
前記有限状態機械の新しい現在の状態に基づき１又はそれ以上の新しい位相補正信号を発生させる
よう構成され
前記クロック信号発生器は、更に、
前記第１のクロック信号の前記第１の周波数及び前記第１の位相を前記入力データビットストリームの前記入力データビット周波数及び前記入力データビット位相に略固定するよう、前記１又はそれ以上の新しい位相補正信号に基づき前記第１のクロック信号の前記第１の周波数及び前記第１の位相を調整する
よう構成される、付記１２に記載の回路。
【００４０】
（付記１４）
前記基準クロック周波数は、前記入力データビット周波数と同じである、
付記１０に記載の回路。
【００４１】
（付記１５）
前記基準クロック周波数は、前記入力データビット周波数と異なる、
付記１０に記載の回路。
【００４２】
（付記１６）
回復データビットストリームを生成するよう、前記更に調整された第１のクロック信号に基づき前記入力データビットストリームにおける前記入力データビットをサンプリングするよう構成されるサンプラ
を更に有する付記１０に記載の回路。
【００４３】
（付記１７）
前記サンプラは、更に、
前記入力データビットストリームをｋ個の逆多重化されたデータビットストリームに分離する
よう構成される、付記１６に記載の回路。
【００４４】
（付記１８）
前記第１のクロック信号は、ｋ相クロック信号であり、
前記第１のクロック信号の各位相は、対応する１又はｋ個の逆多重化されたデータビットストリームをサンプリングするために使用される、
付記１７に記載の回路。
【００４５】
（付記１９）
第１の周波数及び第１の位相で第１のクロック信号を発生させる手段と、
前記第１の周波数と基準クロック信号の基準クロック周波数との間の第１の周波数差に基づき１又はそれ以上の周波数補正信号を発生させる手段と、
前記第１のクロック信号の前記第１の周波数を前記基準クロック信号の前記基準クロック周波数に略固定するよう、前記１又はそれ以上の周波数補正信号に基づき前記第１のクロック信号の前記第１の周波数を調整する手段と、
前記第１のクロック信号と入力データビット周波数及び入力データビット位相で入力データビットを有する入力データビットストリームとの間の位相差に基づき位相差信号を発生させる手段と、
積分された位相差信号を計算する手段と、
前記第１のクロック信号の前記第１の周波数及び前記第１の位相を前記入力データビットストリームの前記入力データビット周波数及び前記入力データビット位相に略固定するよう、前記積分された位相差信号及び前記１又はそれ以上の周波数補正信号に基づき前記第１のクロック信号の前記第１の周波数及び前記第１の位相を更に調整する手段と
を有するシステム。
【符号の説明】
【００４６】
１００              ＣＤＲ回路
１０２              デジタルブロック
１０４              位相及び周波数検出器（ＰＦＤ）
１０６              位相検出器（ＰＤ）
１０８              デジタルフィルタ（カウンタ）（ＣＮＴ）
１１０              有限状態機械（ＦＳＭ）
１１２              電荷ポンプ（ＣＰ）
１１４              低域通過フィルタ（ＬＰＦ）
１１６              電圧制御発振器（ＶＣＯ）
１１８              サンプラ
４２０              状態
５２２              積分カウンタ
５２４，５２８      フィルタコアブロック
５２６              デルタ−シグマ変調器（ΔΣＭ）
ＣＫＲＥＦ          基準クロック信号
ＣＫＶＣＯ          ＶＣＯクロック信号
ＤＩＮ              入力データビットストリーム
ＤＯＵＴ            出力ストリーム
ＦＵＰ／ＦＤＮ      周波数補正信号
ＩＣＰ              出力電流
ＳＬＵＰ／ＳＫＤＮ  補償信号
ＵＰ／ＤＮ  位相補正信号
ＶＣＴＲＬ          ＶＣＯ制御電圧信号
【図１】
0005994507.tif 000002
【図２】
0005994507.tif 000003
【図３】
0005994507.tif 000004
【図４】
0005994507.tif 000005
【図５Ａ】
0005994507.tif 000006
【図５Ｂ】
0005994507.tif 000007
【図６】
0005994507.tif 000008