(57)【特許請求の範囲】
【請求項１】
（ａ）ＭＯＳＦＥＴのゲート電極及びソース電極が形成される第１主面と、前記第１主面と反対側であって、前記ＭＯＳＦＥＴのドレイン電極が形成される第２主面を有する半導体基板を準備する工程、
（ｂ）前記ＭＯＳＦＥＴのチャネルが形成されるアクティブセル領域上に、前記ＭＯＳＦＥＴのゲート絶縁膜を形成する工程、
（ｃ）前記ゲート絶縁膜上に、平面視において、第１方向において互いに所定の間隔をもって配置され、かつ、前記第１方向と交差する第２方向において、ストライプ状に伸びる複数の前記ゲート電極を形成する工程、
（ｄ）前記複数のゲート電極間における前記半導体基板の前記第１主面に、前記ＭＯＳＦＥＴのソース領域として用いられる第１導電型の第１半導体領域を形成する工程、
（ｅ）前記複数のゲート電極および前記第１半導体領域上を覆い、かつ、前記第１半導体領域を露出する開口部を有する層間絶縁膜を形成する工程、
（ｆ）前記層間絶縁膜上に、前記開口部を介して前記第１半導体領域に電気的に接続するバリアメタル膜を形成する工程、
（ｇ）前記バリアメタル膜上に、前記バリアメタル膜よりも厚いアルミニウムを主要な成分とするメタル電極膜を形成する工程、
（ｈ）前記メタル電極膜及び前記バリアメタル膜を、順次、選択的なウエットエッチングによりパターニングすることによって、前記バリアメタル膜と前記メタル電極膜の積層膜で構成される前記ＭＯＳＦＥＴの前記ゲート電極及び前記ソース電極を形成する工程とを有し、
前記工程（ｃ）において、前記複数のゲート電極の夫々は、
前記アクティブセル領域に位置する第１部分と、
前記第２方向において、前記アクティブセル領域の外側領域まで伸びて形成される第２部分を有し、
前記ゲート電極は、前記外側領域において、前記第１方向に伸びて形成され、かつ、前記第２部分間を互いに接続するように一体に形成された第３部分を更に有するように形成され、
前記工程（ｈ）における前記選択的なウエットエッチングは、前記ゲート電極の前記アクティブセル領域及び前記第３部分に対して外側において施される、半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、前記第３部分は、相互に近接して複数本設けられている、半導体装置の製造方法。
【請求項３】
請求項１に記載の半導体装置の製造方法において、前記第３部分は、ほぼ直線状である、半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法において、前記第３部分は、前記複数のゲート電極と、その幅がほぼ同一である、半導体装置の製造方法。
【請求項５】
請求項３に記載の半導体装置の製造方法において、前記第３部分の幅は、前記複数のゲート電極の幅よりも広い、半導体装置の製造方法。
【請求項６】
請求項４に記載の半導体装置の製造方法において、前記第３部分は、前記複数のゲート電極と、同層の部材で形成されている、半導体装置の製造方法。
【請求項７】
請求項４に記載の半導体装置の製造方法において、前記ＭＯＳＦＥＴは、パワーＭＯＳＦＥＴである、半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法において、前記ＭＯＳＦＥＴは、プレーナ構造を有するパワーＭＯＳＦＥＴである、半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法において、前記ＭＯＳＦＥＴは、プレーナ構造を有するスプリットゲート型のパワーＭＯＳＦＥＴである、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワー系半導体装置（または半導体集積回路装置）におけるレイアウト技術に適用して有効な技術に関する。
【背景技術】
【０００２】
日本特開２００６−２２８８８２号公報（特許文献１）には、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）チップにおいて、コンタクト埋め込みポリシリコンを形成する際に、ワード線と交差するような一体のポリシリコン帯状体を埋め込みことにより、層間絶縁膜の側方からの不所望なエッチングを回避する技術が開示されている。
【０００３】
日本特開２００６−５４４８３号公報（特許文献２）には、プレーナ構造の縦型パワーＭＯＳＦＥＴにおいて、ゲート容量の低減を目的として、内部領域を除去した構造を有するゲート電極が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−２２８８８２号公報
【特許文献２】特開２００６−５４４８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
現時点において、パワーＭＯＳＦＥＴ等の絶縁ゲート型パワー系半導体能動素子は、直線状の平行配列の多数のゲート電極を有しており、その上を層間絶縁膜で覆い、更にその上に、比較的薄いバリアメタル膜および比較的厚いアルミニウム系電極膜を積層した構造となっている。このように、平行に走るゲート電極間を厚いアルミニウム系電極膜で埋め込む場合、多くの場合、埋め込み部分の中央部に、ゲート電極と併走するボイドを伴う。このようなボイドは、それ自体だけでは、不良を惹起するものではないが、メタル加工プロセスとの関係で、不良の原因になる可能性があることが、本願発明者らによって明らかにされた。
【０００６】
すなわち、アルミニウム系電極膜に細長いボイドがある状態で、アルミニウム系電極膜のパターニングに際して、たとえば、ウエットエッチングを実施した場合、細長いボイドを通してエッチング液が浸透するため、本来、アルミニウム系電極膜を残すべき、アクティブセル部分にまでエッチングが進行してしまう。
【０００７】
本願発明は、これらの課題を解決するためになされたものである。
【０００８】
本発明の目的は、信頼性の高いパワー系半導体装置を提供することにある。
【０００９】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１１】
すなわち、本願の一つの発明は、アクティブセル領域内から外部に突出するようにゲート絶縁膜を介して設けられた複数のゲート電極および、アクティブセル領域の外部において前記複数のゲート電極を連結するゲート電極連結部を有し、このゲート電極連結部上が、前記アクティブセル領域上を覆うメタル電極によって覆われている絶縁ゲート型パワー系半導体装置である。
【発明の効果】
【００１２】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１３】
すなわち、アクティブセル領域内から外部に突出するようにゲート絶縁膜を介して設けられた複数のゲート電極および、アクティブセル領域の外部において前記複数のゲート電極を連結するゲート電極連結部を有し、このゲート電極連結部上が、前記アクティブセル領域上を覆うメタル電極によって覆われている絶縁ゲート型パワー系半導体装置であることにより、製造プロセスに起因する欠陥の導入を防止することができる。
【図面の簡単な説明】
【００１４】
【図１】本願の一実施の形態のパワー系半導体装置の一例であるパワーＭＯＳＦＥＴ等の代表的な応用分野を説明するためのＤＣ−ＤＣダウンコンバータの回路図である。
【図２】本願の前記一実施の形態の半導体装置に対応するゲート電極レイアウト（セル近傍ゲート電極連結部は前記一実施の形態に対応する複数連結バー）の概要を説明するためのチップ上面内部領域の広域平面図である。
【図３】図２のゲート電極レイアウトの変形例１（単一連結バー）を説明するためのチップ上面内部領域の広域平面図である。
【図４】図２のゲート電極レイアウトの変形例２（ジグザグ連結バー）を説明するためのチップ上面内部領域の広域平面図である。
【図５】本願の前記一実施の形態のパワー系半導体装置の一例であるパワーＭＯＳＦＥＴにおけるデバイスの具体的平面構造を説明するためのチップ全体上面図である。
【図６】図５のゲート電極突出方向切り出し部Ｒ１のレイアウトの詳細を示すチップ部分上面図である。
【図７】図６のＹ−Ｙ’断面に対応するデバイス模式断面図である。
【図８】図５のゲート電極側方部切り出し部Ｒ２のレイアウトの詳細を示すチップ部分上面図である。
【図９】図８のＸ−Ｘ’断面に対応するデバイス模式断面図である。
【図１０】図６のセル近傍ゲート電極連結部周辺切り出し部Ｒ３の基本的レイアウトを示すチップ局所上面図である。
【図１１】図６のセル近傍ゲート電極連結部周辺切り出し部Ｒ３の寸法に関する変形例に対応するレイアウトを示すチップ局所上面図である。
【図１２】本願の前記一実施の形態のパワー系半導体装置の一例であるパワーＭＯＳＦＥＴのウエハプロセスの要部を説明するためのプロセスブロックフロー図である。
【図１３】本願の前記一実施の形態のパワー系半導体装置の一例であるパワーＭＯＳＦＥＴのウエハプロセスの要部を説明するための図６のＡ−Ａ’断面にほぼ対応するデバイス断面図（ゲート絶縁膜形成工程から酸化シリコン系ハードマスク膜成膜工程まで）である。
【図１４】本願の前記一実施の形態のパワー系半導体装置の一例であるパワーＭＯＳＦＥＴのウエハプロセスの要部を説明するための図６のＡ−Ａ’断面にほぼ対応するデバイス断面図（ゲート電極等加工工程）である。
【図１５】本願の前記一実施の形態のパワー系半導体装置の一例であるパワーＭＯＳＦＥＴのウエハプロセスの要部を説明するための図６のＡ−Ａ’断面にほぼ対応するデバイス断面図（Ｐ型ベース領域導入工程）である。
【図１６】本願の前記一実施の形態のパワー系半導体装置の一例であるパワーＭＯＳＦＥＴのウエハプロセスの要部を説明するための図６のＡ−Ａ’断面にほぼ対応するデバイス断面図（Ｎ型ソースエクステンション領域導入工程）である。
【図１７】本願の前記一実施の形態のパワー系半導体装置の一例であるパワーＭＯＳＦＥＴのウエハプロセスの要部を説明するための図６のＡ−Ａ’断面にほぼ対応するデバイス断面図（サイドウォール形成工程）である。
【図１８】本願の前記一実施の形態のパワー系半導体装置の一例であるパワーＭＯＳＦＥＴのウエハプロセスの要部を説明するための図６のＡ−Ａ’断面にほぼ対応するデバイス断面図（Ｎ＋型ソース領域導入工程）である。
【図１９】本願の前記一実施の形態のパワー系半導体装置の一例であるパワーＭＯＳＦＥＴのウエハプロセスの要部を説明するための図６のＡ−Ａ’断面にほぼ対応するデバイス断面図（コンタクトホール等形成工程）である。
【図２０】本願の前記一実施の形態のパワー系半導体装置の一例であるパワーＭＯＳＦＥＴのウエハプロセスの要部を説明するための図６のＡ−Ａ’断面にほぼ対応するデバイス断面図（バリアメタル膜成膜工程）である。
【図２１】本願の前記一実施の形態のパワー系半導体装置の一例であるパワーＭＯＳＦＥＴのウエハプロセスの要部を説明するための図６のＡ−Ａ’断面にほぼ対応するデバイス断面図（アルミニウム系メタル電極膜ウエットエッチング工程）である。
【図２２】本願の前記一実施の形態のパワー系半導体装置の一例であるパワーＭＯＳＦＥＴのウエハプロセスの要部を説明するための図６のＡ−Ａ’断面にほぼ対応するデバイス断面図（バリアメタル膜ドライエッチング工程）である。
【発明を実施するための形態】
【００１５】
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
【００１６】
１．以下を含むパワー系半導体装置：
（ａ）第１及び第２の主面を有する半導体チップ；
（ｂ）前記半導体チップの前記第１の主面上のアクティブセル領域内から外部に突出するように、ゲート絶縁膜を介して設けられた複数のゲート電極；
（ｃ）前記半導体チップの前記第１の主面上の前記アクティブセル領域の外部において、前記複数のゲート電極の中間部分同士を一体的に連結するゲート電極連結部；
（ｄ）前記半導体チップの前記第１の主面上において、前記複数のゲート電極および前記ゲート電極連結部上を覆う層間絶縁膜；
（ｅ）前記層間絶縁膜上において、前記アクティブセル領域およびその周辺部を覆う第１のメタル電極、
ここで、前記複数のゲート電極の間の前記ゲート電極連結部上は、前記第１のメタル電極によって覆われており、前記第１のメタル電極は、以下を有する：
（ｅ１）バリアメタル膜；
（ｅ２）前記バリアメタル膜上に設けられた前記バリアメタル膜よりも厚いアルミニウムを主要な成分とするメタル電極膜。
【００１７】
２．前記１項の半導体装置において、前記ゲート電極連結部は、相互に近接して複数本設けられている。
【００１８】
３．前記１または２項の半導体装置において、前記ゲート電極連結部は、ほぼ直線状である。
【００１９】
４．前記１から３項の半導体装置において、前記ゲート電極連結部は、前記複数のゲート電極と、その幅がほぼ同一である。
【００２０】
５．前記１から３項の半導体装置において、前記ゲート電極連結部の幅は、前記複数のゲート電極の幅よりも、広い。
【００２１】
６．前記１から５項のいずれか一つの半導体装置において、前記ゲート電極連結部は、前記複数のゲート電極と、同層の部材で形成されている。
【００２２】
７．前記１から６項のいずれか一つの半導体装置において、パワー系半導体装置は、直線状ゲート電極構造を有するパワーＭＩＳＦＥＴである。
【００２３】
８．前記１から７項のいずれか一つの半導体装置において、パワー系半導体装置は、プレーナ構造を有するパワーＭＩＳＦＥＴである。
【００２４】
９．前記１から７項のいずれか一つの半導体装置において、パワー系半導体装置は、プレーナ構造を有するスプリットゲート型のパワーＭＩＳＦＥＴである。
【００２５】
１０．前記１から９項のいずれか一つの半導体装置において、前記半導体チップの前記第１の主面と前記ゲート電極連結部との間には、前記ゲート絶縁膜よりも厚い絶縁膜がない。
【００２６】
〔本願における記載形式、基本的用語、用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００２７】
更に、本願において、「トランジスタ」、「半導体装置」または「半導体集積回路装置」というときは、主に、各種トランジスタ（能動素子）単体、および、それらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。なお、本願においては、「ＭＯＳＦＥＴ」というときは、ゲート絶縁膜が酸化膜であるもののみでなく、それ以外の絶縁膜をゲート絶縁膜として使用するものを含むものとする。
【００２８】
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG（Fluorosilicate Glass）、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノクラスタリングシリカ（Nano-Clustering Silica:NCS）等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜（ポーラス系絶縁膜）、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。
【００２９】
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
【００３０】
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【００３１】
５．「ウエハ」というときは、通常は半導体装置（半導体集積回路装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
【００３２】
６．本願において、「パワー系半導体」というときは、数ワット以上の電力を扱うことができる半導体デバイスを言う。パワー系半導体の内、パワー系ＭＯＳＦＥＴ、パワー系ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）等は、「絶縁ゲート型パワー系トランジスタ」の範疇に属する。従って、通常のパワーＭＯＳＦＥＴは、全てこれに含まれる。
【００３３】
パワーＭＯＳＦＥＴの内、表面がソースで裏面がドレインとなる構造のものを縦型パワーＭＯＳＦＥＴ（Ｖｅｒｔｉｃａｌ  Ｐｏｗｅｒ  ＭＯＳＦＥＴ）という。
【００３４】
この縦型パワーＭＯＳＦＥＴの内、「トレンチゲートパワーＭＯＳＦＥＴ」とは、通常、半導体基板のデバイス面（第１の主面）に形成されたトレンチ（比較的長くて細い溝）内にポリシリコン等のゲート電極があり、半導体基板の厚さ方向（縦方向）にチャネルが形成されるものを言う。この場合、通常、半導体基板のデバイス面側がソースとなり、裏面側（第２の主面側）がドレインとなる。なお、ゲート電極の主要部（電極引き出し部以外の部分）の一部は、トレンチ外にはみ出しても良い。
【００３５】
また、ＩＧＢＴは、純構造的には、縦型パワーＭＯＳＦＥＴのドレイン側にドレイン領域とは異なる導電型のコレクタ層を付加したものであるが、構成要素の縦型パワーＭＯＳＦＥＴのソースは、実用的には「エミッタ」と呼ばれるが、本願においては、特に「エミッタ」と呼ぶ必要があるときを除き、元の縦型パワーＭＯＳＦＥＴの呼称、すなわち、「ソース」を使用し、「ソース」、「ソース領域」、「ソース電極」等と呼ぶ。従って、デバイス面のレイアウトに関しては、ＩＧＢＴと縦型パワーＭＯＳＦＥＴは、ほぼ同一であるので、本願の実施の形態において、説明することは、そのまま、ＩＧＢＴにも当てはまる。
【００３６】
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【００３７】
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
【００３８】
１．本願の一実施の形態のパワー系半導体装置の一例であるパワーＭＯＳＦＥＴ等の代表的な応用分野等の説明（主に図１）
このセクションでは、本願の一実施の形態のパワー系半導体装置の一例であるパワーＭＯＳＦＥＴの属性をより明確にするために、その代表的な応用回路を例示して説明するが、本願に説明するパワーＭＯＳＦＥＴ等のパワー系半導体装置（特に絶縁ゲート型パワー系能動素子）は、そのような特定の用途のものに限定されないことはいうまでもない。
【００３９】
図１は本願の一実施の形態のパワー系半導体装置の一例であるパワーＭＯＳＦＥＴ等の代表的な応用分野を説明するためのＤＣ−ＤＣダウンコンバータの回路図である。これに基づいて、本願の一実施の形態のパワー系半導体装置の一例であるパワーＭＯＳＦＥＴ等の代表的な応用分野等を説明する。
【００４０】
図１に示すように、ＤＣ−ＤＣダウンコンバータ（ＤＣ）は、電圧ソースＶＳから供給される電源電圧（たとえば、１５から２０ボルト）を、制御回路ＣＣによって制御されたアッパーサイドＭＯＳＦＥＴ（Ｑ１）により、オン＆オフ制御することによって降圧し、その出力をインダクタンス素子ＬとコンデンサＣとで構成される平滑回路を通して、電源出力端子Ｖｄｄおよび接地端子Ｇｎｄから低電圧の直流電源（たとえば、１ボルト程度、３ボルト程度、または、５ボルト程度等）として出力するものである。ここで、ロワーサイドＭＯＳＦＥＴ（Ｑ２）は、フリーホイールダイオードの代わりをする能動スイッチである。
【００４１】
本願の前記一実施の形態のパワー系半導体装置の一例であるパワーＭＯＳＦＥＴは、この応用例では、主に、アッパーサイドＭＯＳＦＥＴ（Ｑ１）として使用される。
【００４２】
２．本願の前記一実施の形態の半導体装置に対応するゲート電極レイアウトの概要説明（主に図２）
このセクションでは、セクション１で説明したパワーＭＯＳＦＥＴの簡素化されたレイアウトを例にとり、前記一実施の形態の半導体装置に対応するゲート電極レイアウトの概要を説明する。なお、以下の図２の例のレイアウトは、図５から図９のものと基本的に同様であるが、説明の都合上、より簡素な形態としている。
【００４３】
図２は本願の前記一実施の形態の半導体装置に対応するゲート電極レイアウト（セル近傍ゲート電極連結部は前記一実施の形態に対応する複数連結バー）の概要を説明するためのチップ上面内部領域の広域平面図である。これに基づいて、本願の前記一実施の形態の半導体装置に対応するゲート電極レイアウトの概要を説明する。
【００４４】
図２に、アクティブセル領域７、ゲート電極端部１７等を含む半導体チップ表面１ａの内部領域２ｉのレイアウトの概要を示す。図２に示すように、この例では、ほぼ等間隔（なお、セクション４等の例では、必ずしも等間隔ではない）で平行に伸びる多数のゲート電極９がアクティブセル領域７をほぼ横断して、その外部に伸びており、アクティブセル領域７の端部において、下層ゲート配線１４によって、相互に連結されている。もっとも、この部分で連結されることは必須ではなく、また、相互に連結されることも必須ではない（これは、上層のアルミニウム系メタル層によって相互連結されるからである）。
【００４５】
ここで、セル近傍ゲート電極連結部１１は、アクティブセル領域７の外部近傍にあるメタルソース電極８（第１のメタル電極）の加工時の不良を防止するためのダム構造（セル近傍ダム構造）であり、たとえば、２本の直行するセル近傍ゲート電極連結バー１１ａ，１１ｂで構成されている（なお、これらのゲート電極連結の上方は、メタルソース電極８によって覆われていることが必要である）。このセル近傍ゲート電極連結バー１１ａ，１１ｂは、たとえば、ゲート電極９と同一の部材層から一体的に構成されている。このようなゲート電極連結バー１１ａ，１１ｂ同士は、近接させて設けるのが、占有面積の点から有効である。
【００４６】
このセル近傍ゲート電極連結部１１を構成するセル近傍ゲート電極連結バーの数は、あとにも示すように、２本以外でも良い。ただし、多いほどダム特性は向上するが、反面、アクティブセル領域７の外縁とメタルソース電極８の外縁の間隔が伸び、メタルソース電極８の専有面積が大きくなる。
【００４７】
なお、このようなダム構造は、アクティブセル領域７の外縁部近傍だけでなく、ゲート電極端部１７の近傍の上層ゲート配線６（アルミニウム系ゲート配線）下にも有効であり、これがゲート端部ゲート電極連結部１２である。なお、このゲート端部ゲート電極連結部１２を構成するゲート電極連結バーの数についても、セル近傍ゲート電極連結部１１と同様に、１本以外でも良い。
【００４８】
３．本願の前記一実施の形態の半導体装置に対応するゲート電極レイアウトの変形例１及び２の概要説明（主に図３および図４）
このセクションでは、セクション２で説明したセル近傍ダム構造およびゲート端部近傍ダム構造の変形例を説明する。以下では、セル近傍ダム構造について説明するが、同様にゲート端部近傍ダム構造にも適用できる。
【００４９】
図３は図２のゲート電極レイアウトの変形例１（単一連結バー）を説明するためのチップ上面内部領域の広域平面図である。図４は図２のゲート電極レイアウトの変形例２（ジグザグ連結バー）を説明するためのチップ上面内部領域の広域平面図である。これらに基づいて、本願の前記一実施の形態の半導体装置に対応するゲート電極レイアウトの変形例１及び２の概要を説明する。
【００５０】
変形例１を図３に示す。図３に示すように、この例では、セル近傍ゲート電極連結部１１を構成するセル近傍ゲート電極連結バーの数は、１本であり、数が少ない分、アクティブセル領域７の外縁とメタルソース電極８の外縁の間隔が小さくでき、メタルソース電極８の専有面積が減少する。
【００５１】
一方、変形例２に関して図４に示すように、セル近傍ゲート電極連結部１１は、直線状のセル近傍ゲート電極連結バーではなく、ジグザグ構造にすることもできる。
【００５２】
４．本願の前記一実施の形態のパワー系半導体装置の一例であるパワーＭＯＳＦＥＴにおけるデバイス構造の説明（主に図５から図９）
このセクションでは、前記一実施の形態のパワー系半導体装置の一例であるパワーＭＯＳＦＥＴにおけるデバイス構造をより具体的に示した。なお、このセクションでは、断面図に関しては、比較的模式的に示すこととし、より詳しい説明は、プロセスの説明の部分ですることとする。
【００５３】
なお、ここでは、便宜上、Ｎ型シリコン単結晶基板部上にＮ−エピタキシャル層を形成し、このＮ−エピタキシャル層をドリフト領域としたＮチャネル型デバイス構造について説明するが、本願発明はそれに限定されないことはいうまでもない。
【００５４】
また、ここでは、メタル電極内にボイドが発生しやすいスプリットゲーテッドバーティカルプレーナ（ｓｐｌｉｔ  Ｇａｔｅｄ  Ｖｅｒｔｉｃａｌ  Ｐｌａｎａｒ）型パワーＭＯＳＦＥＴについて説明するが、通常のバーティカルプレーナ型パワーＭＯＳＦＥＴ、トレンチゲート（Ｔｒｅｎｃｈ  Ｇａｔｅ）型パワーＭＯＳＦＥＴ等の線形ゲート（Ｌｉｎｅａｒ  Ｇａｔｅ）構造を有するパワーＭＯＳＦＥＴ、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）等に同様に適用できることは言うまでもない。
【００５５】
図５は本願の前記一実施の形態のパワー系半導体装置の一例であるパワーＭＯＳＦＥＴにおけるデバイスの具体的平面構造を説明するためのチップ全体上面図である。図６は図５のゲート電極突出方向切り出し部Ｒ１のレイアウトの詳細を示すチップ部分上面図である。図７は図６のＹ−Ｙ’断面に対応するデバイス模式断面図である。図８は図５のゲート電極側方部切り出し部Ｒ２のレイアウトの詳細を示すチップ部分上面図である。図９は図８のＸ−Ｘ’断面に対応するデバイス模式断面図である。これらに基づいて、本願の前記一実施の形態のパワー系半導体装置の一例であるパワーＭＯＳＦＥＴにおけるデバイス構造を説明する。
【００５６】
図５に示すように、パワーＭＯＳＦＥＴチップ２の上面１ａの外端部には、環状のガードリング（たとえば、下層のバリアメタル膜および上層のアルミニウム系メタル電極膜等から構成されている）が設けられており、その内側には、やはり環状のフィールドリミッティングリング４（Ｆｉｅｌｄ  Ｌｉｍｉｔｉｎｇ  Ｒｉｎｇ）またはフローティングフィールドリング（Ｆｌｏａｔｉｎｇ  Ｆｉｅｌｄ  Ｒｉｎｇ）が設けられている。フィールドリミッティングリング４の内側には、たとえば、ほぼコ字型の上層ゲート配線６（たとえば、下層のバリアメタル膜および上層のアルミニウム系メタル電極膜等から構成されている）が設けられており、その一部が、ゲートパッド部５となっている。
【００５７】
フィールドリミッティングリング４および上層ゲート配線６の更に内側の領域には、比較的大きな面積を占めるアクティブセル領域７には、たとえば、多数の直線状の相互に平行な繰り返し構造を有するゲート電極９が設けられており、少なくとも一端は、上層ゲート配線６下まで延在しているが、この図（図５）では、いわゆる真性ゲート電極一部のみを示す（全部示すと、数百本から数千本以上となり、図が見づらくなるため）。なお、メタルソース電極８（たとえば、下層のバリアメタル膜および上層のアルミニウム系メタル電極膜等から構成されている）は、一般に、アクティブセル領域７の全域を覆い、その全周を越えて、周辺をカバーしている。
【００５８】
次に、図５のゲート電極突出方向切り出し部Ｒ１の詳細を図６に示す。図６に示すように、左端にはＰ型フィールドリミッティングリング４があり、その右側には、Ｎ−型ドリフト領域１９（Ｎ−エピタキシャル層１ｅ）を挟んで、環状にアクティブセル領域７を取り巻くアクティブセル領域周辺Ｐ型リング領域１８がある。ここで、ゲート電極構造体９（真性ゲート電極９ｉを構成する多層構造と同一の部材層で構成される一体の網目状の構造体）は、アクティブセル領域７内のゲート電極９すなわち真性ゲート電極９ｉ、アクティブセル領域７外のゲート電極の引き出し部分９ｔ、ゲート電極端部１７、および、ゲート電極の引き出し部分９ｔと直交して、それらを連結するセル近傍ゲート電極連結部１１、ゲート端部ゲート電極連結部１２、下層ゲート配線１４等の部分に分かれている。ゲート電極端部１７の中央部には、ゲート電極−ゲートメタル間接続部１５が設けられており、上層の上層ゲート配線６との接続が取られている。先にも説明したように、セル近傍ゲート電極連結部１１上、およびゲート端部ゲート電極連結部１２上は、それぞれメタルソース電極８および上層ゲート配線６で覆われている。アクティブセル領域７内のゲート電極９の間には、ゲートスプリット領域２１とＰ＋型ボディコンタクト領域１６が交互に設けられている。
【００５９】
図６に示された各部の寸法の一例を示すと以下のごとくである。すなわち、真性ゲート電極９ｉおよびゲート電極の引き出し部分９ｔの幅は、たとえば０．５マイクロメートル程度であり、相互に近接するゲート電極連結バー１１ａ，１１ｂ巻の距離、および、セル近傍ゲート電極連結部１１の内端（ゲート電極連結バー１１ｂのアクティブセル側）とアクティブセル７との距離は、０．５から２マイクロメートル程度である。また、ゲート電極の間隔（スプリットゲート間及びＰ＋型ボディコンタクト領域１６を挟んで対向する一対のゲート電極）は、たとえば、ほぼ１．１から１．５マイクロメートル程度である。
【００６０】
次に、図６のＹ−Ｙ’断面に対応するデバイス構造を図７に示す。図７に示すように、パワーＭＯＳＦＥＴは、Ｎ型シリコン単結晶基板部１s上のＮ−エピタキシャル層１ｅ（Ｎ−型ドリフト領域１９）の上面側１ａに、その主要な構造を有している。Ｎ−エピタキシャル層１ｅの表面領域には、アクティブセル領域周辺Ｐ型リング領域１８、Ｐ＋型ボディコンタクト領域１６、Ｎ型ソース領域２２等が設けられており、アクティブセル領域周辺Ｐ型リング領域１８上には、ゲート絶縁膜２３（またはゲート絶縁膜と同時に作られた絶縁膜）を介して、ゲート電極構造体９、すなわち、セル近傍ゲート電極連結部１１、ゲート端部ゲート電極連結部１２、下層ゲート配線１４、ゲート電極端部１７等が設けられている。これらのゲート電極構造体上は、サイドウォール形成用絶縁膜３２および層間絶縁膜３７で覆われており、この層間絶縁膜３７上は、バリアメタル膜２０（たとえば、ＴｉＷ膜）およびアルミニウム系メタル電極膜１０（アルミニウムを主要な成分とし、たとえば数％程度以下の添加物を含む）で部分的に覆われている。これらは、バリアメタル膜２０を含めて、上層のアルミニウム系メタル電極膜１０とともに、メタルソース電極８および上層ゲート配線６（またはゲートパッド部５）を構成している。なお、ゲート電極９（ゲート電極構造体）は、一体の積層体で構成されており、これ例の場合は、たとえば下層のポリシリコン膜２４、中間のＷＳｉ膜等のシリサイド膜２５、上層の酸化シリコン系キャップ膜２６等から構成されている。
【００６１】
次に、図８に図５のゲート電極側方部切り出し部Ｒ２の拡大平面図で示す。図８に示すように、もっとも左側の方には、Ｐ型フィールドリミッティングリング４があり、その右側には、Ｎ−型ドリフト領域１９を挟んで、アクティブセル領域周辺Ｐ型リング領域１８が設けられている。アクティブセル領域周辺Ｐ型リング領域１８の内端近傍から内側には、アクティブセル領域７となっており、ほぼ等間隔で（この場合は、正確には等間隔ではない）且つ、ほぼ直線状を呈する複数のゲート電極９（真性ゲート電極９ｉ）が設けられており、これらの真性ゲート電極９ｉの間には、Ｐ＋型ボディコンタクト領域１６およびゲートスプリット領域２１が交互に設けられている。アクティブセル領域周辺Ｐ型リング領域１８上には、ゲート絶縁膜２３（図７）を介して、下層ゲート配線１４が設けられており、この下層ゲート配線１４の外周（図８では左側）のアクティブセル領域周辺Ｐ型リング領域１８上方には、上層ゲート配線６（下層のバリアメタル膜２０および上層のアルミニウム系メタル電極膜１０から構成されている）が設けられている。また、図５または図６と同様に、メタルソース電極８は、アクティブセル領域７を超えてその周辺外部まで被覆している。
【００６２】
次に、図８のＸ−Ｘ’断面を図９に示す。図９に示すように、パワーＭＯＳＦＥＴは、Ｎ型シリコン単結晶基板部１s上のＮ−エピタキシャル層１ｅ（Ｎ−型ドリフト領域１９）の上面側１ａに、その主要な構造を有している。Ｎ−エピタキシャル層１ｅの表面領域には、アクティブセル領域周辺Ｐ型リング領域１８、Ｐ＋型ボディコンタクト領域１６、Ｎ型ソース領域２２等が設けられており、アクティブセル領域周辺Ｐ型リング領域１８上には、ゲート絶縁膜２３（またはゲート絶縁膜と同時に作られた絶縁膜）を介して、ゲート電極構造体９、すなわち、真性ゲート電極９ｉ、アクティブセル領域端部ゲート電極９ｐ（ＭＯＳＦＥＴとしては動作しない擬似構造またはエッジターミネーション構造）、下層ゲート配線１４等が設けられている。これらのゲート電極構造体上は、サイドウォール形成用絶縁膜３２および層間絶縁膜３７で覆われており（これらの複合絶縁膜をアクティブセル領域７内では、総称してアクティブ領域内ゲート電極周辺絶縁膜３０とする）、この層間絶縁膜３７上は、バリアメタル膜２０（たとえば、ＴｉＷ膜）およびアルミニウム系メタル電極膜１０（アルミニウムを主要な成分とし、たとえば数％程度以下の添加物を含む）で部分的に覆われている。これらは、バリアメタル膜２０を含めて、上層のアルミニウム系メタル電極膜１０とともに、メタルソース電極８および上層ゲート配線６（またはゲートパッド部５）を構成している。アクティブセル領域端部ゲート電極９ｐは、いわゆるダミーセル部ＵＣＤを構成しており、一方、アクティブセル領域７の主要部を構成する単位セルＵＣは、単位セル中心線ＬＳに対応する対称面に関して面対象の構造をしており、この単位セルＵＣが数百から数千以上繰り返し構造を呈している。
【００６３】
５．本願の前記一実施の形態のパワー系半導体装置の一例であるパワーＭＯＳＦＥＴにおけるゲート電極等の幅に関する付加的な説明（主に図１０および図１１）
このセクションでは、これまでに説明したゲート電極構造体の各部分の幅相互の関係について説明する。
【００６４】
図１０は図６のセル近傍ゲート電極連結部周辺切り出し部Ｒ３の基本的レイアウトを示すチップ局所上面図である。図１１は図６のセル近傍ゲート電極連結部周辺切り出し部Ｒ３の寸法に関する変形例に対応するレイアウトを示すチップ局所上面図である。これらに基づいて、本願の前記一実施の形態のパワー系半導体装置の一例であるパワーＭＯＳＦＥＴにおけるゲート電極等の幅に関する付加的な説明を行う。
【００６５】
図１０に示すように、本願の前記一実施の形態のパワー系半導体装置の一例であるパワーＭＯＳＦＥＴにおけるゲート電極においては、ゲート電極の引き出し部分９ｔや真性ゲート電極９ｉの幅Ｔ１は、通常、同一であり、セル近傍ゲート電極連結部１１の幅Ｔ２（ゲート電極構造体の内、ゲート電極の引き出し部分９ｔおよび真性ゲート電極９ｉ以外の部分の幅）、より正確には、セル近傍ゲート電極連結部１１を構成する個々のセル近傍ゲート電極連結バー１１ａ，１１ｂ等の幅も、幅Ｔ１とほぼ等しくなっている。この点は、ゲート端部ゲート電極連結部１２、下層ゲート配線１４等の幅も同様である。このように、同一部材層で構成される各部分の幅をほぼ同一とすることによって、同層の加工を容易にすることができる。
【００６６】
図１１に図１０に対する変形例を示す。図１１に示すように、変形例においては、幅T２＞幅Ｔ１の関係を満たすようになっている。このことによって、エッチングにおけるダム効果は、向上するが、一方、アクティブセル領域７の端部とメタルソース電極８の端部の距離が増大するデメリットがある。また、加工の容易性に関しては、図１０に示したものの方が有利である。
【００６７】
６．本願の一実施の形態のパワー系半導体装置の一例であるパワーＭＯＳＦＥＴのウエハプロセスの要部の説明（主に図１２及び図１３から図２２）
このセクションでは、セクション１、４等に対応して、ソースドレイン耐圧が数十ボルト程度、または、それよりも若干低い程度のものを例に取り具体的に説明する。なお、一般のプレーナ型バーティカルＭＯＳＦＥＴの製造プロセスでは、フィールドプレート等のエッジターミネーション（Ｅｄｇｅ  Ｔｅｒｍｉｎａｔｉｏｎ）構造を作るため、ゲート電極よりも下層に比較的厚いフィールド絶縁膜を有するが、以下に説明するプロセスでは、プロセスの簡素化のため、このようなゲート電極よりも下層にゲート酸化膜よりも厚い絶縁膜を有していない（以下、「ノンフィールド絶縁膜構造」）。しかし、本願発明は、このようなノンフィールド絶縁膜構造のものに限定されるものではないことはいうまでもない。ただ、このような構造であるために、不要な容量を抑えるため、ゲート引き出し部を開口のない一体の積層体とべき体という課題を有している（スプリットゲート構造も、同様の理由から来ている）。
【００６８】
図１２は本願の前記一実施の形態のパワー系半導体装置の一例であるパワーＭＯＳＦＥＴのウエハプロセスの要部を説明するためのプロセスブロックフロー図である。図１３は本願の前記一実施の形態のパワー系半導体装置の一例であるパワーＭＯＳＦＥＴのウエハプロセスの要部を説明するための図６のＡ−Ａ’断面にほぼ対応するデバイス断面図（ゲート絶縁膜形成工程から酸化シリコン系ハードマスク膜成膜工程まで）である。図１４は本願の前記一実施の形態のパワー系半導体装置の一例であるパワーＭＯＳＦＥＴのウエハプロセスの要部を説明するための図６のＡ−Ａ’断面にほぼ対応するデバイス断面図（ゲート電極等加工工程）である。図１５は本願の前記一実施の形態のパワー系半導体装置の一例であるパワーＭＯＳＦＥＴのウエハプロセスの要部を説明するための図６のＡ−Ａ’断面にほぼ対応するデバイス断面図（Ｐ型ベース領域導入工程）である。図１６は本願の前記一実施の形態のパワー系半導体装置の一例であるパワーＭＯＳＦＥＴのウエハプロセスの要部を説明するための図６のＡ−Ａ’断面にほぼ対応するデバイス断面図（Ｎ型ソースエクステンション領域導入工程）である。図１７は本願の前記一実施の形態のパワー系半導体装置の一例であるパワーＭＯＳＦＥＴのウエハプロセスの要部を説明するための図６のＡ−Ａ’断面にほぼ対応するデバイス断面図（サイドウォール形成工程）である。図１８は本願の前記一実施の形態のパワー系半導体装置の一例であるパワーＭＯＳＦＥＴのウエハプロセスの要部を説明するための図６のＡ−Ａ’断面にほぼ対応するデバイス断面図（Ｎ＋型ソース領域導入工程）である。図１９は本願の前記一実施の形態のパワー系半導体装置の一例であるパワーＭＯＳＦＥＴのウエハプロセスの要部を説明するための図６のＡ−Ａ’断面にほぼ対応するデバイス断面図（コンタクトホール等形成工程）である。図２０は本願の前記一実施の形態のパワー系半導体装置の一例であるパワーＭＯＳＦＥＴのウエハプロセスの要部を説明するための図６のＡ−Ａ’断面にほぼ対応するデバイス断面図（バリアメタル膜成膜工程）である。図２１は本願の前記一実施の形態のパワー系半導体装置の一例であるパワーＭＯＳＦＥＴのウエハプロセスの要部を説明するための図６のＡ−Ａ’断面にほぼ対応するデバイス断面図（アルミニウム系メタル電極膜ウエットエッチング工程）である。図２２は本願の前記一実施の形態のパワー系半導体装置の一例であるパワーＭＯＳＦＥＴのウエハプロセスの要部を説明するための図６のＡ−Ａ’断面にほぼ対応するデバイス断面図（バリアメタル膜ドライエッチング工程）である。これらに基づいて、本願の一実施の形態のパワー系半導体装置の一例であるパワーＭＯＳＦＥＴのウエハプロセスの要部を説明する。
【００６９】
図１２に示すように、先ず、たとえば、面方位を（１００）とした２００φのＮ型シリコン単結晶ウエハ１ｓ（必要に応じて、３００ファイでも、４５０ファイでも、その他の口径のウエハでもよい。抵抗率は、たとえば、１から２ｍΩ・ｃｍ程度）を用意し、必要な耐圧に応じて、たとえば、１．３から３．３マイクロメートル程度のＮ型（たとえばリンドープ、抵抗率は、たとえば、０．１から０．３ｍΩ・ｃｍ程度）シリコンエピタキシャル層を堆積することにより、エピタキシャル層付ウエハ１とする。続いて、エピタキシャル層付ウエハ１の表面１ａ（第１の主面）に、たとえば熱酸化により、ゲート酸化膜２３（ゲート絶縁膜）を形成する（厚さは、たとえば２０から４０ｎｍ程度）。続いて、このゲート酸化膜２３上に、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）等により、たとえば、リンドープポリシリコン膜２４（厚さは、たとえば２００から４００ｎｍ程度）を堆積する。
【００７０】
更に、ポリシリコン膜２４上に、たとえば、１００から２００ｎｍ程度の厚さのＷＳｉ膜２５（シリサイド膜）を形成する。このＷＳｉ膜２５の成膜は、たとえば、ＷＳｉターゲットを用いたスパッタリング成膜等により実施することができる。
【００７１】
続いて、ＷＳｉ膜２５上に、たとえばＣＶＤによる酸化シリコン系絶縁膜をゲートキャップ膜２６（たとえば、厚さ１５０から３５０ｎｍ程度）として成膜する。
【００７２】
次に、図１４に示すように、酸化シリコン系絶縁膜をゲートキャップ膜２６をハードマスクとして、ドライエッチング等により、パターニングする。
【００７３】
次に、図１５に示すように、ウエハ１の表面１ａ側に、Ｐ型ベース領域導入用レジスト膜２７を形成し、それをイオン注入のマスクとして、傾斜イオン注入（傾斜角は、たとえば、３０から４５度程度で４方向から４度に分けて注入する）により、Ｐ型チャネル領域２８（Ｐ型ベース領域）およびアクティブセル領域周辺Ｐ型リング領域１８を導入する。具体的な注入条件は、たとえば、以下のごとくである。
【００７４】
すなわち、
（１）第１ステップ：イオン種はボロン、打ち込みエネルギーは、たとえば、１５０から２５０ＫｅＶ程度、ドーズ量（４回分の合計）は、たとえば２ｘ１０１２/ｃｍ２から２ｘ１０１３/ｃｍ２程度、
（２）第２ステップ：イオン種はボロン、打ち込みエネルギーは、たとえば、７０から１７０ＫｅＶ程度、ドーズ量（４回分の合計）は、たとえば３ｘ１０１２/ｃｍ２から３ｘ１０１３/ｃｍ２程度、
（３）第３ステップ：イオン種はボロン、打ち込みエネルギーは、たとえば、３０から１３０ＫｅＶ程度、ドーズ量（４回分の合計）は、たとえば４ｘ１０１２/ｃｍ２から４ｘ１０１３/ｃｍ２程度である。
【００７５】
この後、不要になったＰ型ベース領域導入用レジスト膜２７を除去する。
【００７６】
次に、図１６に示すように、ウエハ１の表面１ａ側に、Ｎ型ソースエクステンション領域導入用レジスト膜３１を形成し、それをイオン注入のマスクとして、通常のイオン注入（たとえば、垂直注入）により、Ｎ型ソースエクステンション領域２２ｂを導入する。イオン注入条件としては、たとえば、イオン種は砒素、打ち込みエネルギーは、たとえば、３０から９０ＫｅＶ程度、ドーズ量は、たとえば７ｘ１０１３/ｃｍ２から７ｘ１０１４/ｃｍ２程度を好適な範囲として例示することができる。イオン注入の完了後、不要になったＮ型ソースエクステンション領域導入用レジスト膜３１を除去する。
【００７７】
次に、図１７に示すように、ウエハ１の表面１ａ側の全面に、たとえば、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）を使用したＣＶＤにより、サイドウォール形成用絶縁膜３２として、たとえば、酸化シリコン系絶縁膜（たとえば、厚さ１５０から３５０ｎｍ程度）を成膜する。続いて、サイドウォール形成用レジスト膜３３を形成し、これをマスクとして、異方性ドライエッチングを施すことにより、サイドウォールスペーサ３２ｗ、接続用事前ホール３４等を形成する。その後、不要になったサイドウォール形成用レジスト膜３３を除去する。
【００７８】
次に、図１８に示すように、ウエハ１の表面１ａ側の全面に、たとえば、ＴＥＯＳを使用したＣＶＤにより、サイドウォール上キャップ膜２９として、たとえば、酸化シリコン系絶縁膜（たとえば、厚さ１０から３０ｎｍ程度）を成膜する。続いて、ウエハ１の表面１ａ側に、Ｎ＋型ソース領域導入用レジスト膜３５を形成し、これをマスクとして、たとえば垂直イオン注入を実施することにより、Ｎ＋型ソース領域２２ａを導入する。このイオン注入条件としては、イオン種は砒素、打ち込みエネルギーは、たとえば、３０から９０ＫｅＶ程度、ドーズ量は、たとえば８ｘ１０１４/ｃｍ２から８ｘ１０１５/ｃｍ２程度を好適なものとして例示することができる。イオン注入の完了後、不要になったＮ＋型ソース領域導入用レジスト膜３５を除去する。
【００７９】
次に、図１９に示すように、ウエハ１の表面１ａ側の全面に、たとえば、酸化シリコン系絶縁膜等からなる層間絶縁膜３７（たとえば、厚さ１５０から４５０ｎｍ程度）を成膜する。層間絶縁膜３７の構成としては、たとえば、ＣＶＤによる下層のＰＳＧ（Ｐｈｏｓｐｈｐｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜（たとえば、厚さ１５０から３５０ｎｍ程度）および、上層のＳＯＧ（Ｓｐｉｎ  ＯＮ  Ｇｌａｓｓ）膜等の塗布系の酸化シリコン系絶縁膜（たとえば、厚さ５０から１５０ｎｍ程度）からなるものを好適なものとして例示することができる。続いて、コンタクトホール形成用レジスト膜を塗布し、通常のリソグラフィにより、パターニングする。パターニングされたコンタクトホール形成用レジスト膜をマスクとして、異方性ドライエッチングを施すことにより、シリコン基板に至るコンタクトホール３６およびゲート電極端部１７（図６）のポリシリコン膜２４に至る接続ホール３８を形成する。続いて、そのままの状態で、ドライエッチングにより、シリコンをたとえば、０．１から０．３マイクロメートル程度掘り下げる。この後、不要になったコンタクトホール形成用レジスト膜を除去する。続いて、コンタクトホール３６を介して、垂直イオン注入を実行することにより、Ｐ＋型ボディコンタクト領域１６を導入する。イオン注入条件としては、たとえば、イオン種はＢＦ２、打ち込みエネルギーは、たとえば、１０から４０ＫｅＶ程度、ドーズ量は、たとえば８ｘ１０１４/ｃｍ２から８ｘ１０１５/ｃｍ２程度を好適な範囲として例示することができる。
【００８０】
次に、図２０に示すように、ウエハ１の表面１ａ側の全面に、バリアメタル膜２０として、たとえば、ＴｉＷ膜（たとえば、チタン組成１０重量％程度、厚さ１００から３００ｎｍ程度）をスパッタリング成膜等により形成する（図１２のバリアスパッタ工程１０１）。この後、熱処理（図１２のアニール工程１０２）を施すことにより、ＴｉＷ膜のチタンの一部は、下層のシリコンと反応して、ＴｉＷ膜の下にチタンシリサイド膜を形成する（このチタンシリサイド膜は図示の都合上、表示しない）。
【００８１】
次に、図２１に示すように、ウエハ１の表面１ａ側の全面に、スパッタリング成膜（図１２のアルミニウムスパッタ工程１０３）により、たとえば、アルミニウムを主要な成分とするアルミニウム系メタル電極膜１０（たとえば、高純度アルミニウムにシリコンを１％程度添加）を、たとえば、２５００から６０００ｎｍ程度の厚さで成膜する。続いて、ウエハ１の表面１ａ側の全面に、フォトレジスト膜を塗布して、通常のリソグラフィにより、パターニングする（図１２のアルミニウムフォト工程１０４）。パターニングされたアルミニウム系メタル電極膜等加工用レジスト膜をマスクとして、たとえば、ウエットエッチングにより、アルミニウム系メタル電極膜１０のパターニングを実行する（図１２のアルミニウムウエットエッチング工程１０５）。このことにより、アルミニウム系メタル電極膜１０の上層ゲート配線６に対応する部分とメタルソース電極８に対応する部分を分離される。このとき使用するエッチング液としては、たとえば、いわゆる混酸薬液、すなわち、酢酸、硝酸、水および燐酸（たとえば、７０から８０重量％程度）の混合溶液を好適なものとして例示することができる。なお、ウエットエッチング終了後には、洗浄が行われる。
【００８２】
次に、図２２に示すように、たとえば等方性ドライエッチングにより、露出した部分のバリアメタル膜２０を除去する（図１２のバリア膜エッチング工程１０６）。その後、不要になったアルミニウム系メタル電極膜等加工用レジスト膜を除去する（図１２のレジスト膜除去工程１０７）。
【００８３】
その後、必要に応じて、ウエハ１の表面１ａ側に、たとえば、ポリイミド膜等のファイナルパッシベーション膜を形成する。
【００８４】
７．実施形態の考察及び、それに関する補足的説明
前記実施の形態においては、下層のバリアメタル膜、上層のアルミニウム系電極膜（アルミニウム系電極膜は、バリアメタル膜よりも十分に厚い）等からなるメタル電極を、燐酸を主要な成分として含むウエットエッチング液と等方性ドライエッチングを用いてパターニングする場合を具体的に説明した。この場合、ゲート電極間のアルミニウム系電極膜にボイドがあると、アルミニウム系電極膜のエッチングの際に、ボイドを通して、エッチングすべきでない部分まで、ウエットエッチング液が浸透して、その部分のアルミニウム系電極膜をエッチングしてしまう（異常側方エッチング）。同様に、バリアメタルのエッチングの際にも、同様の不所望なエッチングが発生する。また、このボイド内にウエットエッチング液（燐酸濃度が高いので粘性が高い）が残留し、バリアメタル膜のドライエッチングの際に、エッチングすべき部分に移動すると、エッチング残りが発生する。なお、このような不所望なエッチングやエッチング残りの問題は、ウエットエッチングをドライエッチングに変えた場合も発生する恐れがある。また、等方性ドライエッチングを異方性ドライエッチングに変えた場合にも、発生する恐れがある。
【００８５】
そこで、前記実施の形態においては、このようなボイドを通しての異常側方エッチングを防止するために、ゲート構造体の一部にダム作用のあるゲート電極連結部（またはゲート電極連結バー）を導入したものである。すなわち、ゲート電極と同層の積層部材で多数のゲート電極（ゲート電極の引き出し部分）のアクティブセル外近傍であって、上方がメタル電極膜で被覆されている部分に、ゲート電極の引き出し部分の延在方向と、ほぼ直行するように連結部を設けることにより、側方からのエッチング液（エッチングガス）の侵入を防止するダム効果を発揮させるものである。
【００８６】
８．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００８７】
例えば、前記実施の形態では、主にＮチャネル型デバイスについて、具体的に説明したが、本発明はそれに限定されるものではなく、Ｐチャネル型デバイスにも、ほぼそのまま適用できることは言うまでもない。
【００８８】
また、前記実施の形態では、主に単体デバイスについて具体的に説明したが、本発明はそれに限定されるものではなく、これらの絶縁ゲート型パワー系トランジスタを組み込んだ複合半導体チップ（半導体装置）にも、ほぼそのまま適用できることは言うまでもない。
【００８９】
更に、前記実施の形態では、主にシリコン系デバイスについて具体的に説明したが、本発明はそれに限定されるものではなく、ＳｉＣ系，ＳｉＮ系などのその他の系統に属する基板材料を使用したデバイスにも、ほぼそのまま適用できることは言うまでもない。
【００９０】
なお、前記実施の形態では、主に表面側メタルとして、アルミニウムを主要な成分とするメタル層を主要な構成要素とする電極（アルミニウム系電極）を用いたデバイスを具体的に説明したが、本発明はそれに限定されるものではなく、タングステン系電極等のその他の電極金属を使用したデバイスにも、ほぼそのまま適用できることは言うまでもない。
【符号の説明】
【００９１】
１  半導体ウエハ（半導体基板）
１ａ  （ウエハ又はチップの）表面（第１の主面）
１ｂ  （ウエハ又はチップの）裏面（第２の主面）
１ｅ  （ウエハ又はチップの）Ｎ−エピタキシャル層
１ｓ  （ウエハ又はチップの）Ｎ型シリコン単結晶基板部
２  半導体チップ（半導体基体）
２ｉ  半導体チップ表面の内部領域
３  ガードリング
４  （Ｐ型）フィールドリミッティングリング
５  ゲートパッド部
６  上層ゲート配線
７  アクティブセル領域
８  メタルソース電極（第１のメタル電極）
９  ゲート電極（ゲート電極構造体）
９ｉ  真性ゲート電極
９ｐ  アクティブセル領域端部ゲート電極
９ｔ  ゲート電極の引き出し部分
１０  アルミニウム系メタル電極膜
１１  セル近傍ゲート電極連結部
１１ａ，１１ｂ  セル近傍ゲート電極連結バー
１２  ゲート端部ゲート電極連結部
１４  下層ゲート配線
１５  ゲート電極−ゲートメタル間接続部
１６  Ｐ＋型ボディコンタクト領域
１７  ゲート電極端部
１８  アクティブセル領域周辺Ｐ型リング領域
１９  Ｎ−型ドリフト領域
２０  バリアメタル膜
２１  ゲートスプリット領域
２２  Ｎ型ソース領域
２２ａ  Ｎ＋型ソース領域
２２ｂ  Ｎ型ソースエクステンション領域
２３  ゲート絶縁膜
２４  ポリシリコン膜
２５  シリサイド膜（ＷＳｉ膜）
２６  酸化シリコン系ハードマスク膜
２７  Ｐ型ベース領域導入用レジスト膜
２８  Ｐ型チャネル領域（Ｐ型ベース領域）
２９  サイドウォール上キャップ膜
３０  アクティブ領域内ゲート電極周辺絶縁膜
３１  Ｎ型ソースエクステンション領域導入用レジスト膜
３２  サイドウォール形成用絶縁膜
３２ｗ  サイドウォールスペーサ
３３  サイドウォール形成用レジスト膜
３４  接続用事前ホール
３５  Ｎ＋型ソース領域導入用レジスト膜
３６  コンタクトホール
３７  層間絶縁膜
３８  接続ホール
３９  ゲート電極積層膜
１０１  バリアメタルスパッタ成膜工程
１０２  アニール工程
１０３  アルミニウム系メタルスパッタ成膜工程
１０４  メタル電極加工用レジストパターニング工程
１０５  アルミニウム系メタル膜ウエットエッチング工程
１０６  バリアメタル膜ドライエッチング工程
１０７  レジスト除去工程
Ｃ  コンデンサ
ＣＣ  制御回路
ＤＣ  ＤＣ−ＤＣダウンコンバータ
Ｇｎｄ  接地端子
Ｌ  インダクタンス素子
ＬＳ  対称面に対応する単位セル中心線
Ｑ１  アッパーサイドＭＯＳＦＥＴ
Ｑ２  ロワーサイドＭＯＳＦＥＴ
Ｒ１  ゲート電極突出方向切り出し部
Ｒ２  ゲート電極側方部切り出し部
Ｒ３  セル近傍ゲート電極連結部周辺切り出し部
Ｔ１  真性ゲート電極およびその延長部の幅
Ｔ２  セル近傍ゲート電極連結部の幅
ＵＣ  単位セル
ＵＣＤ  ダミーセル部
Ｖｄｄ  電源出力端子
ＶＳ  電圧ソース
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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