(57)【特許請求の範囲】
【請求項１】
与えられた複数ビットのデジタルデータをアナログ信号に変換し出力するＤ／Ａ変換器であって、
アナログ信号出力を行うオペアンプと、
第１の期間に、前記複数ビットのデジタルデータのそれぞれに基づいて所定基準電圧に充電され、第２の期間に、互いに並列に接続される第１の複数の容量素子と、
前記オペアンプの負帰還経路に挿入された第２の容量素子と、
第１の期間に、前記第２の容量素子と並列に接続され、第２の期間に、前記第１の複数の容量素子と並列に接続される第３の容量素子と、
第１の期間にオン状態となって、前記第３の容量素子を前記オペアンプの負帰還経路において第２の容量素子と並列に接続し、前記第２の期間にオフ状態となって、前記第２の容量素子と前記第３の容量素子との並列の接続を解除する第１のスイッチと、
第２の期間にオン状態となって、前記第１の複数の容量素子と前記第３の容量素子とを並列に接続し、第１の期間にオフ状態となって、前記第１の複数の容量素子と前記第３の容量素子との並列の接続を解除する第２のスイッチとを備え、
前記オペアンプは、第１の期間は、並列に接続された前記第２の容量素子および前記第３の容量素子に保持された電圧に基づいたアナログ信号出力を行い、第２の期間は、前記第２の容量素子に保持された電圧に基づいたアナログ信号出力を行い、
前記第２の期間に前記第２のスイッチがオンされて、前記第１の複数の容量素子に充電された電荷が前記第１の複数の容量素子および第３の容量素子に分配される際に、前記第１のスイッチがオフとなることで、該電荷の分配が負帰還経路で行われないようにしたことを特徴とするＤ／Ａ変換器。
【請求項２】
与えられた複数ビットのデジタルデータを差動アナログ信号に変換し出力するＤ／Ａ変換器であって、
差動アナログ信号出力を行う全差動オペアンプと、
第１の期間に、前記複数ビットのデジタルデータのそれぞれに基づいて所定基準電圧に充電され、第２の期間に、互いに並列に接続される第１の複数の容量素子と、
前記全差動オペアンプの反転入力端子と非反転出力端子との間に挿入された第２の容量素子と、
第１の期間に、前記第２の容量素子と並列に接続され、第２の期間に、前記第１の複数の容量素子と並列に接続される第３の容量素子と、
第１の期間に、前記複数ビットのデジタルデータのそれぞれに基づいて所定基準電圧に充電され、第２の期間に、互いに並列に接続される第４の複数の容量素子と、
前記全差動オペアンプの非反転入力端子と反転出力端子との間に挿入された第５の容量素子と、
第１の期間に、前記第５の容量素子と並列に接続され、第２の期間に、前記第４の複数の容量素子と並列に接続される第６の容量素子と、
第１の期間にオン状態となって、前記第３の容量素子を前記全差動オペアンプの反転入力端子と非反転出力端子との間において第２の容量素子と並列に接続すると共に前記第６の容量素子を前記全作動オペアンプの反転入力端子と非反転出力端子との間において第５の容量素子と並列に接続し、前記第２の期間にオフ状態となって、前記第２の容量素子と前記第３の容量素子との並列の接続を解除すると共に前記第５の容量素子と前記第６の容量素子との並列の接続を解除する第１のスイッチと、
第２の期間にオン状態となって、前記第１の複数の容量素子と前記第３の容量素子とを並列に接続すると共に前記第４の複数の容量素子と前記第６の容量素子とを並列に接続し、第１の期間にオフ状態となって、前記第１の複数の容量素子と前記第３の容量素子との並列の接続を解除すると共に前記第４の複数の容量素子と前記第６の容量素子との並列の接続を解除する第２のスイッチとを備え、
前記全差動オペアンプは、第１の期間は、並列に接続された前記第２の容量素子および前記第３の容量素子に保持された電圧と並列に接続された前記第５の容量素子および前記第６の容量素子に保持された電圧とに基づいた差動アナログ信号出力を行い、第２の期間は、前記第２の容量素子に保持された電圧と前記第５の容量素子に保持された電圧とに基づいた差動アナログ信号出力を行い、
前記第２の期間に前記第２のスイッチがオンされて、前記第１の複数の容量素子に充電された電荷が前記第１の複数の容量素子および第３の容量素子に再分配され、かつ前記第４の複数の容量素子に充電された電荷が前記第４の複数の容量素子および第６の容量素子に再分配される際に、前記第１のスイッチがオフとなることで、該電荷の再分配が全差動オペアンプの反転入力端子と非反転出力端子との間または非反転入力端子と反転出力端子との間で行われないようにしたことを特徴とするＤ／Ａ変換器。
【請求項３】
第３の容量素子の一方の端子で前記第１の期間に前記オペアンプの出力端子に接続されていた端子は、前記第２の期間にオペアンプの出力端子に接続されていることを特徴とする、請求項１に記載のＤ／Ａ変換器。
【請求項４】
第３の容量素子の一方の端子で前記第１の期間に前記オペアンプの反転入力端子に接続されていた端子は、前記第２の期間にオペアンプの反転入力端子に接続されていることを特徴とする、請求項１に記載のＤ／Ａ変換器。
【請求項５】
第３の容量素子の一方の端子で前記第１の期間に前記全差動オペアンプの非反転出力端子に接続されていた端子は、前記第２の期間に全差動オペアンプの非反転出力端子に接続され、かつ第６の容量素子の一方の端子で前記第１の期間に前記全差動オペアンプの反転出力端子に接続されていた端子は、前記第２の期間に全差動オペアンプの反転出力端子に接続されていることを特徴とする、請求項２に記載のＤ／Ａ変換器。
【請求項６】
第３の容量素子の一方の端子で前記第１の期間に前記全差動オペアンプの反転入力端子に接続されていた端子は、前記第２の期間に全差動オペアンプの反転入力端子に接続され、かつ第６の容量素子の一方の端子で前記第１の期間に前記全差動オペアンプの非反転入力端子に接続されていた端子は、前記第２の期間に全差動オペアンプの非反転入力端子に接続されていることを特徴とする、請求項２に記載のＤ／Ａ変換器。
【請求項７】
前記複数の容量素子の一部の容量値または前記複数の容量素子のすべての容量素子の容量値が、順に２倍の大きさの容量値となるように設定されていることを特徴とする、請求項１から６のいずれかに記載のＤ／Ａ変換器。
【請求項８】
前記複数の容量素子の一部の容量値または前記複数の容量素子のすべての容量素子の容量値が、同一の値に設定されていることを特徴とする、請求項１から６のいずれかに記載のＤ／Ａ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、与えられたデジタル信号をアナログ信号に変換するＤ／Ａ変換器であって、歪の発生が少ないアナログ信号を出力するＤ／Ａ変換器に関する。
【背景技術】
【０００２】
一般に、ＭＯＳ半導体集積回路の製造においては、抵抗、ダイオード等の回路素子よりキャパシタの製造が容易であるため、デジタル信号を用いて、バイナリー比等の所定の容量比である容量値を有する複数の容量素子の電荷蓄積、電荷転送を制御し、所望のアナログ信号を生成するスイッチト・キャパシタ型Ｄ／Ａ変換器がＤ／Ａ変換器を使用する際には頻繁に用いられる。
【０００３】
図５に従来のスイッチト・キャパシタ型Ｄ／Ａ変換器の回路例を示す。このスイッチト・キャパシタ型Ｄ／Ａ変換器は、オペアンプ１００と、オペアンプの反転入力端子と出力端子の間に接続された容量素子Ｃｆｂと、容量素子Ｃ1〜Ｃiと、各容量素子Ｃ1〜Ｃiの一端をアナログ信号グランド電位に接地するスイッチＳＵ１〜ＳＵｉと、オペアンプ１００の反転入力端子に接続するスイッチＳＢと、他端を２種類の基準電圧源（Ｖr+、Ｖr-）のいずれかに接続するスイッチＳＵＧ１〜ＳＵＧｉと、オペアンプ１００の出力端子に接続するスイッチＳＹ１〜ＳＹｉと、２種類のクロックφ１、φ２を供給するためのクロック供給部２００とを備えている。
【０００４】
なお、図６に示すようにクロック供給部２００から供給される２種類のクロックφ１、φ２は、夫々、ローレベルとハイレベルとを所定間隔で繰り返すようなクロックであって、一方がハイレベルとき他方はローレベルとなって、互いのクロックのハイレベル部は重複しない。
【０００５】
スイッチＳＵ１〜ＳＵｉはφ１がハイレベルの時オン状態となって、これ以外の時にはオフ状態となり、これを符号φ１で示している。また、スイッチＳＵＧ１〜ＳＵＧｉはデジタルデータＳｉの極性（＋１または−１）に応じて、基準電圧源（Ｖr+、Ｖr-）のいずれかに接続し、φ１がハイレベルでＳｉの極性が「＋１」の時には基準電圧源（Ｖr+）に接続し（符号Ｓｉ・φ１で示す）、Ｓiの極性が「−１」の時には基準電圧源（Ｖr-）に接続する（符号Ｓiｂ・φ１で示す（以下添字ｂは論理反転を表現する））。
スイッチＳＹ１〜ＳＹｉおよびスイッチＳＢはφ２がハイレベルの時オン状態となって、これ以外の時にはオフ状態となり、これを符号φ２で示している。
【０００６】
さて、この回路の動作を説明する。まず、φ１がハイレベルの時、スイッチＳＵ１〜ＳＵｉがオン状態となり全容量素子Ｃ1〜Ｃiの方側の端子がアナログ信号グランド電位に接地され、他方の端子はスイッチＳＵＧ１〜ＳＵＧｉにより、デジタルデータＳｉの極性（＋１または−１）に応じて、基準電圧源（Ｖr+、Ｖr-）のいずれかに接続される。次に、φ２がハイレベルの時、スイッチＳＵ１〜ＳＵｉおよびスイッチＳＵＧ１〜ＳＵＧｉがオフ状態となるとともに、スイッチＳＹ１〜ＳＹｉおよびスイッチＳＢがオン状態となることで、容量素子Ｃ1〜ＣiとＣｆｂの間で電荷の分配が起こり、オペアンプ１００はデジタルデータＳｉに基づいたアナログ信号を出力する。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平１１−５５１２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、上術した特許文献１のスイッチト・キャパシタ型Ｄ／Ａ変換器では、このＤ／Ａ変換器をＭＯＳ半導体集積回路として実現した場合には、各スイッチはＭＯＳトランジスタで構成され、各ＭＯＳトランジスタのオン・オフを制御するゲート電圧は多くの場合半導体集積回路に印加される正電源電圧または負電源電圧などの一定電圧とされる。ＭＯＳトランジスタはオン時にソース／ドレイン間に有限な抵抗値を有しており、その抵抗値はゲート／ソース間電圧に強く依存して変化する。
【０００９】
図５のＤ／Ａ変換器をＭＯＳ半導体集積回路で作ると、スイッチＳＵ１〜ＳＵｉ、スイッチＳＵＧ１〜ＳＵＧｉ、スイッチＳＢはゲート電圧およびソース電圧が一定であるのでオン時は常に一定の抵抗値となる。しかしスイッチＳＹ１〜ＳＹｉのゲート電圧は常に一定、一方ソース電圧はオペアンプ１００の出力信号ＯＵＴの電圧であるので、その差のゲート／ソース間電圧は出力信号ＯＵＴの電圧によって変化し、ソース／ドレイン間の抵抗値も変化する。
【００１０】
すなわち、φ２がハイレベルになる時スイッチＳＹ１〜ＳＹｉおよびスイッチＳＢがオン状態となり容量素子Ｃ1〜ＣiとＣｆｂの間で電荷の再分配が起こり、オペアンプ１００はデジタルデータＳｉに基づいたアナログ信号を出力する。この電荷の再分配の際に、スイッチＳＹ１〜ＳＹｉを構成するＭＯＳトランジスタの抵抗値がオペアンプの出力信号の電圧に依存して変わるため、電荷の分配の時定数がオペアンプの出力電圧に依存して変わることとなる。結果として、オペアンプの出力信号波形に出力信号電圧依存の影響を与え、これにより歪が発生する。
【００１１】
またφ２がハイレベルになる直前では、容量素子Ｃ1〜ＣiとスイッチＳＹ１〜ＳＹｉの接続点の端子は基準電圧源（Ｖr+、Ｖr-）のいずれかの電圧となっており、この端子に付いている寄生容量に寄生電荷が蓄えられている。φ２がハイレベルになると、この端子の寄生電荷はスイッチＳＹ１〜ＳＹｉを介してオペアンプ１００の出力端子に放出され、オペアンプ１００が出力する電圧は、最終的には上記容量素子Ｃ1〜ＣiとＣｆｂの間で電荷が分配されて決まる電圧へと変化してゆく。しかし前述したように、スイッチＳＹ１〜ＳＹｉのソース／ドレイン間の抵抗値はオペアンプの出力電圧に依存して変わるため、寄生電荷がスイッチＳＹ１〜ＳＹｉを介して放出される時定数がオペアンプの出力電圧に依存して変わり、出力信号波形に出力信号電圧に依存した影響を与え、これにより歪が発生する。
【００１２】
また、上記φ２がハイレベルになる時に、容量素子Ｃ1〜Ｃiと容量素子Ｃｆｂとの間での電荷の分配による電荷の移動と、容量素子Ｃ1〜ＣiとスイッチＳＹ１〜ＳＹｉの接続点の端子の寄生電荷の電荷移動が、スイッチＳＢを介して行われるときに、基準電圧源（Ｖr+、Ｖr-）が大きい電圧であると大きな電流が流れる。大きな電流が流れることで、信号配線の寄生インダクタンスによって出力信号の電圧は大きく揺れる。この大きな揺れによっても出力信号に歪が発生する。
【００１３】
このような出力信号に発生する歪を低減することが本発明の課題であり、本発明のＤ／Ａ変換器では、ＭＯＳトランジスタのオン時の抵抗値が出力信号ＯＵＴの出力信号波形に影響を与えないようにする、もしくは、大きな電流が流れないようにする、のいずれか一方または両方を行うことで、出力に歪が少ないＤ／Ａ変換器を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明のＤ／Ａ変換器は、上記の目的を達成するために、次のように構成される。
【００１５】
請求項１に記載の発明は、与えられた複数ビットのデジタルデータをアナログ信号に変換し出力するＤ／Ａ変換器であって、アナログ信号出力を行うオペアンプと、第１の期間に、前記複数ビットのデジタルデータのそれぞれに基づいて所定基準電圧に充電され、第２の期間に、互いに並列に接続される第１の複数の容量素子と、前記オペアンプの負帰還経路に挿入された第２の容量素子と、第１の期間に、前記第２の容量素子と並列に接続され、第２の期間に、前記第１の複数の容量素子と並列に接続される第３の容量素子と、第１の期間にオン状態となって、前記第３の容量素子を前記オペアンプの負帰還経路において第２の容量素子と並列に接続し、前記第２の期間にオフ状態となって、前記第２の容量素子と前記第３の容量素子との並列の接続を解除する第１のスイッチと、第２の期間にオン状態となって、前記第１の複数の容量素子と前記第３の容量素子とを並列に接続し、第１の期間にオフ状態となって、前記第１の複数の容量素子と前記第３の容量素子との並列の接続を解除する第２のスイッチとを備え、前記オペアンプは、第１の期間は、並列に接続された前記第２の容量素子および前記第３の容量素子に保持された電圧に基づいたアナログ信号出力を行い、第２の期間は、前記２の容量素子に保持された電圧に基づいたアナログ信号出力を行い、前記第２の期間に前記第２のスイッチがオンされて、前記第１の複数の容量素子に充電された電荷が前記第１の複数の容量素子および第３の容量素子に分配される際に、前記第１のスイッチがオフとなることで、該電荷の分配が負帰還経路で行われないようにしたことを特徴とするＤ／Ａ変換器である。
【００１６】
このようなＤ／Ａ変換器では、出力信号が新たなデジタルデータに従って信号変化をする期間、すなわち前記第１の期間に、アナログ出力信号に影響を与える経路中に存在し出力信号電圧依存して抵抗値が変化するＭＯＳトランジスタがオン状態とならない構成としている。そのために歪の発生が少ないＤ／Ａ変換器を実現できる。
【００１７】
請求項２に記載の発明は、与えられた複数ビットのデジタルデータを差動アナログ信号に変換し出力するＤ／Ａ変換器であって、差動アナログ信号出力を行う全差動オペアンプと、第１の期間に、前記複数ビットのデジタルデータのそれぞれに基づいて所定基準電圧に充電され、第２の期間に、互いに並列に接続される第１の複数の容量素子と、前記全差動オペアンプの反転入力端子と非反転出力端子との間に挿入された第２の容量素子と、第１の期間に、前記第２の容量素子と並列に接続され、第２の期間に、前記第１の複数の容量素子と並列に接続される第３の容量素子と、第１の期間に、前記複数ビットのデジタルデータのそれぞれに基づいて所定基準電圧に充電され、第２の期間に、互いに並列に接続される第４の複数の容量素子と、前記全差動オペアンプの非反転入力端子と反転出力端子との間に挿入された第５の容量素子と、第１の期間に、前記第５の容量素子と並列に接続され、第２の期間に、前記第４の複数の容量素子と並列に接続される第６の容量素子と、第１の期間にオン状態となって、前記第３の容量素子を前記全差動オペアンプの反転入力端子と非反転出力端子との間において第２の容量素子と並列に接続すると共に前記第６の容量素子を前記全作動オペアンプの反転入力端子と非反転出力端子との間において第５の容量素子と並列に接続し、前記第２の期間にオフ状態となって、前記第２の容量素子と前記第３の容量素子との並列の接続を解除すると共に前記第５の容量素子と前記第６の容量素子との並列の接続を解除する第１のスイッチと、第２の期間にオン状態となって、前記第１の複数の容量素子と前記第３の容量素子とを並列に接続すると共に前記第４の複数の容量素子と前記第６の容量素子とを並列に接続し、第１の期間にオフ状態となって、前記第１の複数の容量素子と前記第３の容量素子との並列の接続を解除すると共に前記第４の複数の容量素子と前記第６の容量素子との並列の接続を解除する第２のスイッチとを備え、前記全差動オペアンプは、第１の期間は、並列に接続された前記第２の容量素子および前記第３の容量素子に保持された電圧と並列に接続された前記第５の容量素子および前記第６の容量素子に保持された電圧とに基づいた差動アナログ信号出力を行い、第２の期間は、前記２の容量素子に保持された電圧と前記５の容量素子に保持された電圧とに基づいた差動アナログ信号出力を行い、前記第２の期間に前記第２のスイッチがオンされて、前記第１の複数の容量素子に充電された電荷が前記第１の複数の容量素子および第３の容量素子に再分配され、かつ前記第４の複数の容量素子に充電された電荷が前記第４の複数の容量素子および第６の容量素子に再分配される際に、前記第１のスイッチがオフとなることで、該電荷の再分配が全差動オペアンプの反転入力端子と非反転出力端子との間または非反転入力端子と反転出力端子との間で行われないようにしたことを特徴とするＤ／Ａ変換器である。
【００１８】
このようなＤ／Ａ変換器では、出力信号が新たなデジタルデータに従って信号変化をする期間、すなわち前記第１の期間に、アナログ出力信号に影響を与える経路中に存在し出力信号電圧依存して抵抗値が変化するＭＯＳトランジスタがオン状態とならない構成としている。さらに全差動動作により電源などからのコモンモードのノイズに強くなっている、歪の発生の少ないＤ／Ａ変換器が実現できる。
【００１９】
請求項３に記載の発明は、請求項１に記載のＤ／Ａ変換器において、第３の容量素子の一方の端子で前記第１の期間に前記オペアンプの出力端子に接続されていた端子は、前記第２の期間にオペアンプの出力端子に接続されていることを特徴とする。
【００２０】
この構成によれば、第３の容量素子とオペアンプの出力端子との接続用スイッチを不要となるので、歪の発生の少ないＤ／Ａ変換器を実現できる。
【００２１】
請求項４に記載の発明は、請求項１に記載のＤ／Ａ変換器において、第３の容量素子の一方の端子で前記第１の期間に前記オペアンプの反転入力端子に接続されていた端子は、前記第２の期間にオペアンプの反転入力端子に接続されていることを特徴とする。
【００２２】
この構成によれば、第３の容量素子とオペアンプの反転入力端子との接続用スイッチを不要となるので、歪の発生の少ないＤ／Ａ変換器を実現できる。
【００２３】
請求項５に記載の発明は、請求項２に記載のＤ／Ａ変換器において、第３の容量素子の一方の端子で前記第１の期間に前記全差動オペアンプの非反転出力端子に接続されていた端子は、前記第２の期間に全差動オペアンプの非反転出力端子に接続され、かつ第６の容量素子の一方の端子で前記第１の期間に前記全差動オペアンプの反転出力端子に接続されていた端子は、前記第２の期間に全差動オペアンプの反転出力端子に接続されていることを特徴とする。
【００２４】
この構成によれば、第３の容量素子と全差動オペアンプの非反転出力端子との接続用スイッチを不要で、かつ第６の容量素子と全差動オペアンプとの反転出力端子の接続用スイッチも不要となるので、歪の発生の少ないＤ／Ａ変換器を実現できる。
【００２５】
請求項６に記載の発明は、請求項２に記載のＤ／Ａ変換器において、第３の容量素子の一方の端子で前記第１の期間に前記全差動オペアンプの反転入力端子に接続されていた端子は、前記第２の期間に全差動オペアンプの反転入力端子に接続され、かつ第６の容量素子の一方の端子で前記第１の期間に前記全差動オペアンプの非反転入力端子に接続されていた端子は、前記第２の期間に全差動オペアンプの非反転入力端子に接続されていることを特徴とする。
【００２６】
この構成によれば、第３の容量素子と全差動オペアンプの反転入力端子の接続用スイッチを不要で、第６の容量素子と全差動オペアンプの非反転入力端子の接続用スイッチを不要となるので、歪の発生の少ないＤ／Ａ変換器を実現できる。
【００２７】
請求項７に記載の発明は、請求項１から６のいずれかに記載のＤ／Ａ変換器において、前記複数の容量素子の一部の容量値または前記複数の容量素子のすべての容量素子の容量値が、順に２倍の大きさの容量値となるように設定されていることを特徴とする。
【００２８】
この構成によれば、歪の発生が少なく、占有面積の少ないＤ／Ａ変換器が実現できる。
【００２９】
請求項８に記載の発明は、請求項１から６のいずれかに記載のＤ／Ａ変換器において、前記複数の容量素子の一部の容量値または前記複数の容量素子のすべての容量素子の容量値が、同一の値に設定されていることを特徴とする。
【００３０】
この構成によれば、サイズ誤差によるノイズや歪をさらに低減できるＤ／Ａ変換器が実現できる。
【発明の効果】
【００３１】
本発明によれば、歪の発生が少ないＤ／Ａ変換器を提供できるようになる。
【図面の簡単な説明】
【００３２】
【図１】本発明の第１の実施形態に係るＤ／Ａ変換器の構成を示す図である。
【図２】本発明の第２の実施形態に係るＤ／Ａ変換器の構成を示す図である。
【図３】本発明の第３の実施形態に係るＤ／Ａ変換器の構成を示す図である。
【図４】本発明の第４の実施形態に係るＤ／Ａ変換器の構成を示す図である。
【図５】従来のＤ／Ａ変換器の構成を示す図である。
【図６】Ｄ／Ａ変換器を動作させるクロック波形である。
【図７】本発明のＤ／Ａ変換器をデルタシグマ型のＤ／Ａコンバータで用いた場合の構成を示す図である。
【発明を実施するための形態】
【００３３】
以下、添付図面を参照しながら、本発明のＤ／Ａ変換器の実施形態を詳細に説明する。なお図面の説明において、同一の要素には同一の符号を付し、重複する説明を省略する。
【００３４】
（第１の実施形態）
まず、図１を参照して、本発明の第１の実施形態に係るＤ／Ａ変換器の構成を説明する。図１のスイッチト・キャパシタ型Ｄ／Ａ変換器は、オペアンプ１０と、オペアンプの反転入力端子と出力端子の間（負帰還経路）に接続された容量素子Ｃｆｂ１と、スイッチＳＢ１を介して接続されたオペアンプの反転入力端子とオペアンプの出力端子との間（負帰還経路）に接続された容量素子Ｃｆｂ２と、容量素子Ｃ1〜Ｃiと、各容量素子Ｃ1〜Ｃiの一端をアナログ信号グランド電位に接続するスイッチＳＵ１〜ＳＵｉと、容量素子Ｃｆｂ２とスイッチＳＢ１の接続点に接続するスイッチＳＢ２と、他端を２種類の基準電圧源（Ｖr+、Ｖr-）のいずれかに接続するスイッチＳＵＧ１〜ＳＵＧｉと、オペアンプ１０の出力端子に接続するスイッチＳＹ１〜ＳＹｉと、２種類のクロックφ１、φ２を供給するためのクロック供給部２００とを備えている。
【００３５】
容量素子Ｃ1〜Ｃiの一部の容量値または全ての容量素子Ｃ1〜Ｃiの容量値が、順に２倍の大きさの容量値となるように設定されていてもよいし、同一の値に設定されていてもよい。
【００３６】
なお、本実施形態のＤ／Ａ変換器においても、図６に示すようにクロック供給部２００から供給される２種類のクロックφ１、φ２は、夫々、ローレベルとハイレベルとを所定間隔で繰り返すようなクロックであって、一方がハイレベルとき他方はローレベルとなって、互いのクロックのハイレベル部は重複しない。
【００３７】
スイッチＳＵ１〜ＳＵｉおよびスイッチＳＢ１はφ１がハイレベルの時オン状態となって、これ以外の時にはオフ状態となり、このクロックを符号φ１で示している。また、スイッチＳＵＧ１〜ＳＵＧｉはデジタルデータＳｉの極性（＋１または−１）に応じて、基準電圧源（Ｖr+、Ｖr-）のいずれかに接続し、φ１がハイレベルでＳｉの極性が「＋１」の時には基準電圧源（Ｖr+）に接続し（符号Ｓｉ・φ１で示す）、Ｓiの極性が「−１」の時には基準電圧源（Ｖr-）に接続する（符号Ｓiｂ・φ１で示す）。
スイッチＳＹ１〜ＳＹｉおよびスイッチＳＢ２はφ２がハイレベルの時オン状態となって、これ以外の時にはオフ状態となり、このクロックを符号φ２で示している。
【００３８】
さて、この回路の動作を説明する。まず、φ１がハイレベルの時、スイッチＳＢ２がオフ状態となり、スイッチＳＵ１〜ＳＵｉがオン状態となり、これらのスイッチに接続された全容量素子Ｃ1〜Ｃiの一方の端子がアナログ信号グランド電圧に接地される。全容量素子Ｃ1〜Ｃiの他方の端子に接続されたスイッチＳＵＧ１〜ＳＵＧｉはデジタルデータＳｉの極性（＋１または−１）に応じて、基準電圧源（Ｖr+、Ｖr-）のいずれかに接続され、全容量素子Ｃ1〜ＣiにはデジタルデータＳｉに基づいた電荷が蓄えられる。また、ＳＢ１はオン状態となり、容量素子Ｃｆｂ１と容量素子Ｃｆｂ２は並列に接続されオペアンプ１０の反転入力端子と出力端子の間（負帰還経路）に接続される。この期間は、オペアンプ１０は、並列に接続された容量素子Ｃｆｂ１と容量素子Ｃｆｂ２に保持された電圧に基づいたアナログ信号出力を行う。
【００３９】
次に、φ１がローレベルになりφ２がハイレベルになると、スイッチＳＵ１〜ＳＵｉ、スイッチＳＵＧ１〜ＳＵＧｉおよびスイッチＳＢ１がオフ状態となり、スイッチＳＹ１〜ＳＹｉおよびスイッチＳＢ２がオン状態となる。これにより、デジタルデータＳｉに基づいた電荷が蓄えられている容量素子Ｃ1〜Ｃiと容量素子Ｃｆｂ２とが互いに並列に接続され、これらの容量素子Ｃ1〜Ｃi、Ｃｆｂ２の間で電荷の分配が行われる。この期間は、オペアンプ１０は、容量素子Ｃｆｂ１に保持された電圧に基づいたアナログ信号出力を行う。
【００４０】
その後、ふたたびφ２がローレベルになりφ１がハイレベルになると、容量素子Ｃ1〜Ｃiは容量素子Ｃｆｂ２との接続が解除され、新たなデジタルデータＳｉ−Ｎｅｘｔの極性に応じて基準電圧源（Ｖr+、Ｖr-）のいずれかに接続される。このとき容量素子Ｃｆｂ１とデジタルデータＳｉに基づいた電荷を分配されている容量素子Ｃｆｂ２は並列に接続され、直前のφ２がハイレベルの期間で蓄えていた電荷に従って容量素子Ｃｆｂ１および容量素子Ｃｆｂ２の間で電荷の分配が行われ、オペアンプ１０はこの電荷の分配の過程を経てデジタルデータＳｉに基づいたアナログ信号を出力する。
【００４１】
ここでＤ／Ａ変換器をＭＯＳ半導体集積回路として実現した場合には、各スイッチはＭＯＳトランジスタで構成され、各ＭＯＳトランジスタのオン・オフを制御するゲート電圧は多くの場合半導体集積回路に印加される正電源電圧または負電源電圧などの一定電圧とされる。ＭＯＳトランジスタは、一般に、オン時にソース／ドレイン間に有限な抵抗値を有しており、その抵抗値はゲート／ソース間電圧に強く依存して変化する。図１のＤ／Ａ変換器をＭＯＳ半導体集積回路で作ると、スイッチＳＵ１〜ＳＵｉ、スイッチＳＵＧ１〜ＳＵＧｉ、スイッチＳＢ１、スイッチＳＢ２はゲート電圧およびソース電圧が一定であるのでオン時は常に一定の抵抗値となる。しかしスイッチＳＹ１〜ＳＹｉのゲート電圧は常に一定であるが、一方ソース電圧はオペアンプ１０の出力信号ＯＵＴの電圧であるので、その差のゲート／ソース間電圧は出力信号ＯＵＴの電圧によって変化し、抵抗値も変化する。そこで本実施形態のＤ／Ａ変換器では、φ２がハイレベルとなってスイッチＳＹ１〜ＳＹｉおよびスイッチＳＢ２がオン状態となって容量素子Ｃ1〜Ｃiと容量素子Ｃｆｂ２の間で電荷の分配が起こるタイミングでは、スイッチＳＢ１がオフ状態となることにより、容量素子Ｃ1〜Ｃiと容量素子Ｃｆｂ２がオペアンプ１０の反転入力端子とは切断されているため、オペアンプ１０は電荷の分配の影響を反映した出力を行わない構成としている。
【００４２】
つぎにふたたびφ１がハイレベルになると、スイッチＳＹ１〜ＳＹｉおよびスイッチＳＢ２がオフ状態となり容量素子Ｃ1〜ＣiとＣｆｂ２の接続が切断され、並列接続された容量素子Ｃｆｂ１と容量素子Ｃｆｂ２の間で電荷の分配が起こる。直前のφ２がハイレベルの期間に、容量素子Ｃｆｂ１と容量素子Ｃｆｂ２とに保持された電圧の電圧差が緩和される方向で電圧が変化する。この構成により、直前のφ２がハイレベルの期間での容量素子Ｃｆｂ１と容量素子Ｃｆｂ２との電圧差は、入力されるデジタルデータの信号変化起因による電圧差ほど大きくなくなり、また量子化ノイズ起因による電圧差も基準電圧源（Ｖr+、Ｖr-）の電圧に比べて大きくなくなる。これはオーバーサンプル型のＤ／Ａコンバータで顕著である。したがって、スイッチＳＢ１がオンとなった場合のスイッチＳＢ１のソース電圧およびドレイン電圧は常にほぼオペアンプの反転入力端子の電圧近傍となり、スイッチＳＢ１はつねにほぼ一定の抵抗値の状態となる。
【００４３】
このように本実施形態のＤ／Ａ変換器によれば、従来技術のように、出力信号電圧依存してＭＯＳトランジスタの抵抗値が変わるため電荷の分配の時定数が変わり、出力信号波形に出力信号電圧に依存した影響を与え、これによりオペアンプ出力に歪が発生するということは起こらない。
【００４４】
また、容量素子Ｃｆｂ１と容量素子Ｃｆｂ２との電荷の分配時のオペアンプ出力の電圧変化も小さいので、大きな電流が流れることで信号配線の寄生インダクタンスによって出力信号の電圧は大きく揺れ、オペアンプ出力に歪が発生するということも起こらない。
【００４５】
（第２の実施形態）
図２は、図１のＤ／Ａ変換器を全差動回路として実現し、差動アナログ信号出力を行う場合の第２の実施形態の構成図である。
【００４６】
本実施形態のＤ／Ａ変換器は、図２に示すように、第１の実施形態のＤ／Ａ変換器において用いていたオペアンプの代わりに全差動オペアンプを用いた構成である。このＤ／Ａ変換器は、この全差動オペアンプの反転入力端子とオペアンプの非反転出力端子との間に、第１の実施形態における反転入力端子とオペアンプの出力端子との間の構成と同様の構成を設けたことに加えて、非反転入力端子とオペアンプの反転出力端子との間にも、第１の実施形態における反転入力端子とオペアンプの非反転出力端子との間の構成と同様の構成を設けたものである。
【００４７】
本実施形態のＤ／Ａ変換器は、図２に示すように、全差動オペアンプ１１０と、オペアンプの反転入力端子と非反転出力端子の間に接続された容量素子Ｃｆｂ１０と、スイッチＳＣ１０を介して接続されたオペアンプの反転入力端子とオペアンプの非反転出力端子との間に接続された容量素子Ｃｆｂ２０と、容量素子Ｃ1〜Ｃiと、各容量素子Ｃ1〜Ｃiの一端をアナログ信号グランド電位に接続するスイッチＳＶ１〜ＳＶ１５と、容量素子Ｃｆｂ２０とスイッチＳＣ１０の接続点に接続するスイッチＳＣ２０と、他端を２種類の基準電圧源（Ｖr+、Ｖr-）のいずれかに接続するスイッチＳＶＧ１〜ＳＶＧ１５と、全差動オペアンプ１１０の非反転出力端子に接続するスイッチＳＺ１〜ＳＺ１５と、２種類のクロックφ１、φ２を供給するためのクロック供給部２００とを備えている。さらに全差動オペアンプ１１０の非反転入力端子と反転出力端子の間には、帰還経路に接続された容量素子Ｃｆｂ１１と、スイッチＳＣ１１を介して接続されたオペアンプの非反転入力端子とオペアンプの反転出力端子との間に接続された容量素子Ｃｆｂ２１と、容量素子Ｃ1〜Ｃiと、各容量素子Ｃ1〜Ｃiの一端をアナログ信号グランド電位に接続するスイッチＳＸ１〜ＳＸ１５と、容量素子Ｃｆｂ２１とスイッチＳＣ１１の接続点に接続するスイッチＳＣ２１と、他端を２種類の基準電圧源（Ｖr+、Ｖr-）のいずれかに接続するスイッチＳＸＧ１〜ＳＸＧ１５と、オペアンプ１０の反転出力端子に接続するスイッチＳＤ１〜ＳＤ１５とを備えている。なお図２は、１５レベルのデジタル信号を入力可能な構成を例に挙げて示したものであり、スイッチＳＶ１〜ＳＶ１５、スイッチＳＶＧ１〜ＳＶＧ１５、スイッチＳＺ１〜ＳＺ１５、スイッチＳＸ１〜ＳＸ１５、スイッチＳＸＧ１〜ＳＸＧ１５、スイッチＳＤ１〜ＳＤ１５の段数は入力レベルに応じて変更可能である。
【００４８】
本実施形態のＤ／Ａ変換器では、全差動オペアンプ１１０は、φ１がハイレベルの期間は、並列に接続された容量素子Ｃｆｂ１０および容量素子Ｃｆｂ２０に保持された電圧と並列に接続された容量素子Ｃｆｂ１１および容量素子Ｃｆｂ２１に保持された電圧とに基づいた差動アナログ信号出力を行い、第２の期間は、容量素子Ｃｆｂ１０に保持された電圧と容量素子Ｃｆｂ１１に保持された電圧とに基づいた差動アナログ信号出力を行なっている。
【００４９】
本実施形態のＤ／Ａ変換器によれば、第１の実施形態のＤ／Ａ変換器の効果に加えて、全差動動作を行い、差動アナログ信号出力を行うことで、電源からなどの同相ノイズに強いＤ／Ａ変換器を実現できるようになっている。
【００５０】
（第３の実施形態）
図３を参照して、第３の実施形態に係るＤ／Ａ変換器の構成を説明する。この実施形態のＤ／Ａ変換器は、第１の実施形態のＤ／Ａ変換器において、容量素子Ｃｆｂ２が、スイッチＳＢ１を介して接続されたオペアンプの反転入力端子とオペアンプの出力端子との間（負帰還経路）に接続された構成であったことに代えて、容量素子Ｃｆｂ２が、スイッチＳＢ１を介して接続されたオペアンプの出力端子とオペアンプの反転入力端子との間（負帰還経路）に接続された構成としたものである。その他の構成は、第１の実施形態のＤ／Ａ変換器と同様である。
【００５１】
図３のスイッチト・キャパシタ型Ｄ／Ａ変換器は、オペアンプ１０と、オペアンプの反転入力端子と出力端子の間（帰還経路）に接続された容量素子Ｃｆｂ１と、オペアンプの反転入力端子とスイッチＳＢ１を介してオペアンプの出力端子との間に接続された容量素子Ｃｆｂ２と、容量素子Ｃ1〜Ｃiと、各容量素子Ｃ1〜Ｃiの一端をアナログ信号グランド電位に接続するスイッチＳＵ１〜ＳＵｉと、オペアンプの反転入力端子に接続するスイッチＳＢ２と、他端を２種類の基準電圧源（Ｖr+、Ｖr-）のいずれかに接続するスイッチＳＵＧ１〜ＳＵＧｉと、容量素子Ｃｆｂ２とスイッチＳＢ１の接続点に接続するスイッチＳＹ１〜ＳＹｉと、２種類のクロックφ１、φ２を供給するためのクロック供給部２００とを備えている。
【００５２】
図６に示すように、クロック供給部２００から供給される２種類のクロックφ１、φ２は、夫々、ローレベルとハイレベルとを所定間隔で繰り返すようなクロックであって、一方がハイレベルのとき他方はローレベルとなって、互いのクロックのハイレベル部は重複しない。
【００５３】
スイッチＳＵ１〜ＳＵｉおよびスイッチＳＢ１は、φ１がハイレベルの時オン状態となって、これ以外の時にはオフ状態となり、このクロックを符号φ１で示している。また、スイッチＳＵＧ１〜ＳＵＧｉはデジタルデータＳｉの極性（＋１または−１）に応じて、基準電圧源（Ｖr+、Ｖr-）のいずれかに接続し、φ１がハイレベルでＳｉの極性が「＋１」の時には基準電圧源（Ｖr+）に接続し（符号Ｓｉ・φ１で示す）、Ｓiの極性が「−１」の時には基準電圧源（Ｖr-）に接続する（符号Ｓiｂ・φ１で示す）。
【００５４】
スイッチＳＹ１〜ＳＹｉおよびスイッチＳＢ２は、φ２がハイレベルの時オン状態となって、これ以外の時にはオフ状態となり、このクロックを符号φ２で示している。
【００５５】
この回路の動作を説明する。まず、φ１がハイレベルの時、スイッチＳＢ２がオフ状態となり、スイッチＳＵ１〜ＳＵｉがオン状態となり、これらのスイッチに接続された全容量素子Ｃ1〜Ｃiの一方の端子がアナログ信号グランド電圧に接地される。全容量素子Ｃ1〜Ｃiの他方の端子に接続されたスイッチＳＵＧ１〜ＳＵＧｉはデジタルデータＳｉの極性（＋１または−１）に応じて、基準電圧源（Ｖr+、Ｖr-）のいずれかに接続され、全容量素子Ｃ1〜ＣiにはデジタルデータＳｉに基づいた電荷が蓄えられる。また、スイッチＳＢ１はオン状態となり、オペアンプ１０の反転入力端子と出力端子との間（帰還経路）に容量素子Ｃｆｂ１と容量素子Ｃｆｂ２が並列に接続される。この期間は、オペアンプ１０は、並列に接続された容量素子Ｃｆｂ１と容量素子Ｃｆｂ２に保持された電圧に基づいたアナログ信号出力を行う。
【００５６】
次に、φ１がローレベルになりφ２がハイレベルになると、スイッチＳＵ１〜ＳＵｉ、スイッチＳＵＧ１〜ＳＵＧｉおよびスイッチＳＢ１がオフ状態となり、スイッチＳＹ１〜ＳＹｉおよびスイッチＳＢ２がオン状態となる。これにより、デジタルデータＳｉに基づいた電荷が蓄えられている容量素子Ｃ1〜Ｃiと容量素子Ｃｆｂ２とが互いに並列に接続され、これらの容量素子Ｃ1〜Ｃi、Ｃｆｂ２の間で電荷の分配が行われる。この期間は、オペアンプ１０は、容量素子Ｃｆｂ１に保持された電圧に基づいたアナログ信号出力を行う。
【００５７】
その後、ふたたびφ２がローレベルになりφ１がハイレベルとなると、容量素子Ｃ1〜Ｃiは容量素子Ｃｆｂ２との接続が解除され、新たなデジタルデータＳｉ−Ｎｅｘｔの極性に応じて基準電圧源（Ｖr+、Ｖr-）のいずれかに接続される。このとき容量素子Ｃｆｂ１とデジタルデータＳｉに基づいた電荷を分配されている容量素子Ｃｆｂ２は並列に接続され、直前のφ２がハイレベルの期間で蓄えていた電荷に従って容量素子Ｃｆｂ１および容量素子Ｃｆｂ２の間で電荷の分配が行われ、オペアンプ１０はこの電荷の分配の過程を経てデジタルデータＳｉに基づいたアナログ信号を出力する。
【００５８】
ここでＤ／Ａ変換器をＭＯＳ半導体集積回路として実現した場合には、各スイッチはＭＯＳトランジスタで構成され、各ＭＯＳトランジスタのオン・オフを制御するゲート電圧は多くの場合半導体集積回路に印加される正電源電圧または負電源電圧などの一定電圧とされる。ＭＯＳトランジスタは、一般に、オン時にソース／ドレイン間に有限な抵抗値を有しており、その抵抗値はゲート／ソース間電圧に強く依存して変化する。図３のＤ／Ａ変換器をＭＯＳ半導体集積回路で作ると、スイッチＳＵ１〜ＳＵｉ、スイッチＳＵＧ１〜ＳＵＧｉ、スイッチＳＢ１、スイッチＳＢ２はゲート電圧およびソース電圧が一定であるのでオン時は常に一定の抵抗値となる。しかしスイッチＳＹ１〜ＳＹｉのゲート電圧は常に一定であるが、一方ソース電圧はオペアンプ１０の出力信号ＯＵＴの電圧であるので、その差のゲート／ソース間電圧は出力信号ＯＵＴの電圧によって変化し、抵抗値も変化する。そこで本実施形態のＤ／Ａ変換器では、φ２がハイレベルとなってスイッチＳＹ１〜ＳＹｉおよびスイッチＳＢ２がオン状態となって容量素子Ｃ1〜Ｃiと容量素子Ｃｆｂ２の間で電荷の分配が起こるタイミングでは、スイッチＳＢ１がオフ状態となることにより、容量素子Ｃ1〜Ｃiと容量素子Ｃｆｂ２がオペアンプ１０の出力端子とは切断されているため、オペアンプ１０は電荷の分配の影響を反映した出力を行わない構成としている。
【００５９】
つぎにふたたびφ１がハイレベルになって、スイッチＳＹ１〜ＳＹｉおよびスイッチＳＢ２がオフ状態となり容量素子Ｃ1〜Ｃiと容量素子Ｃｆｂ２の接続が切断され、並列接続された容量素子Ｃｆｂ１と容量素子Ｃｆｂ２の間で電荷の分配が起こる。直前のφ２がハイレベルの期間に、容量素子Ｃｆｂ１と容量素子Ｃｆｂ２とに保持された電圧の電圧差が緩和される方向で電圧が変化する。この構成により、直前のφ２がハイレベルの期間での容量素子Ｃｆｂ１と容量素子Ｃｆｂ２との電圧差は、入力されるデジタルデータの信号変化起因による電圧差は大きくなくなり、また量子化ノイズ起因による電圧差も基準電圧源（Ｖr+、Ｖr-）の電圧に比べて大きくなくなる。これはオーバーサンプル型のＤ／Ａコンバータで顕著である。したがって、スイッチＳＢ１がオンとなる場合のスイッチＳＢ１のソース電圧およびドレイン電圧は常にほぼオペアンプの出力の電圧近傍となり、スイッチＳＢ１つねにほぼ一定の抵抗値の状態となる。
【００６０】
このように本実施形態のＤ／Ａ変換器によれば、従来技術のように、出力信号電圧依存してＭＯＳトランジスタの抵抗値が変わるため電荷の分配の時定数が変わり、出力信号波形に出力信号電圧に依存した影響を与え、これによりオペアンプ出力に歪が発生するということは起こらない。
【００６１】
また本実施形態のＤ／Ａ変換器によれば、容量素子Ｃｆｂ１と容量素子Ｃｆｂ２との電荷の分配開始時の電圧差が小さいので、大きな電流が流れることはなく、信号配線の寄生インダクタンスによって出力信号の電圧が大きく揺れ、オペアンプ出力に歪が発生するということは起こらない。
【００６２】
（第４実施形態）
図４は、図３のＤ／Ａ変換器を全差動回路として実現し、差動アナログ信号出力を行う場合の第４の実施形態の構成図である。
【００６３】
本実施形態のＤ／Ａ変換器は、図４に示すように、第３の実施形態のＤ／Ａ変換器において用いていたオペアンプの代わりに全差動オペアンプを用いた構成である。このＤ／Ａ変換器は、この全差動オペアンプの反転入力端子とオペアンプの非反転出力端子との間に、第３の実施形態における反転入力端子とオペアンプの出力端子との間の構成と同様の構成を設けたことに加えて、非反転入力端子とオペアンプの反転出力端子との間にも、第３の実施形態における反転入力端子とオペアンプの非反転出力端子との間の構成と同様の構成を設けたものである。
【００６４】
本実施形態のＤ／Ａ変換器は、図４に示すように、全差動オペアンプ１１０と、オペアンプの反転入力端子と非反転出力端子の間に接続された容量素子Ｃｆｂ１０と、スイッチＳＣ１０を介して接続されたオペアンプの非反転出力端子とオペアンプの反転入力端子との間に接続された容量素子Ｃｆｂ２０と、容量素子Ｃ1〜Ｃiと、各容量素子Ｃ1〜Ｃiの一端をアナログ信号グランド電位に接続するスイッチＳＶ１〜ＳＶ１５と、容量素子Ｃｆｂ２０とスイッチＳＣ１０の接続点に接続するスイッチＳＣ２０と、他端を２種類の基準電圧源（Ｖr+、Ｖr-）のいずれかに接続するスイッチＳＶＧ１〜ＳＶＧ１５と、全差動オペアンプ１１０の非反転出力端子に接続するスイッチＳＺ１〜ＳＺ１５と、２種類のクロックφ１、φ２を供給するためのクロック供給部２００とを備えている。さらに全差動オペアンプ１１０の非反転入力端子と反転出力端子の間には、帰還経路に接続された容量素子Ｃｆｂ１１と、スイッチＳＣ１１を介して接続されたオペアンプの反転出力端子とオペアンプの非反転入力端子との間に接続された容量素子Ｃｆｂ２１と、容量素子Ｃ1〜Ｃiと、各容量素子Ｃ1〜Ｃiの一端をアナログ信号グランド電位に接続するスイッチＳＸ１〜ＳＸ１５と、容量素子Ｃｆｂ２１とスイッチＳＣ１１の接続点に接続するスイッチＳＣ２１と、他端を２種類の基準電圧源（Ｖr+、Ｖr-）のいずれかに接続するスイッチＳＸＧ１〜ＳＸＧ１５と、オペアンプ１０の反転出力端子に接続するスイッチＳＤ１〜ＳＤ１５とを備えている。なお図２は、１５レベルのデジタル信号を入力可能な構成を例に挙げて示したものであり、スイッチＳＶ１〜ＳＶ１５、スイッチＳＶＧ１〜ＳＶＧ１５、スイッチＳＺ１〜ＳＺ１５、スイッチＳＸ１〜ＳＸ１５、スイッチＳＸＧ１〜ＳＸＧ１５、スイッチＳＤ１〜ＳＤ１５の段数は入力レベルに応じて変更可能である。
【００６５】
本実施形態のＤ／Ａ変換器では、全差動オペアンプ１１０は、φ１がハイレベルの期間は、並列に接続された容量素子Ｃｆｂ１０および容量素子Ｃｆｂ２０に保持された電圧と並列に接続された容量素子Ｃｆｂ１１および容量素子Ｃｆｂ２１に保持された電圧とに基づいたアナログ信号出力を行い、第２の期間は、容量素子Ｃｆｂ１０に保持された電圧と容量素子Ｃｆｂ１１に保持された電圧とに基づいたアナログ信号出力を行なっている。
【００６６】
本実施形態のＤ／Ａ変換器によれば、第３の実施形態のＤ／Ａ変換器の効果に加えて、全作動動作を行い、差動アナログ信号出力を行うことで、電源からなどの同相ノイズに強いＤ／Ａ変換器を実現できるようになっている。
【００６７】
以上説明したＤ／Ａ変換器は、低歪のＤ／Ａ変換したアナログ信号を出力することが求められている分野、たとえばオーディオ用のＤ／Ａ変換器、ビデオ用のＤ／Ａ変換器、産業計測用のＤ／Ａ変換器などでの利用が可能であるが、これらの用途に限定されず、歪の少ないアナログ信号を求められる用途で利用するとその効果が発揮できる。
【００６８】
特に、入力されるデジタル信号をオーバーサンプリングして高速なデジタルデータとしたうえでアナログ信号に変換する、たとえばオーディオ用のＤ／Ａ変換器での利用は効果的な一例である。
【００６９】
図７は、本発明のＤ／Ａ変換器を用いたオーディオ用のオーバーサンプリング型デルタシグマＤ／Ａコンバータの構成を示す図である。
【００７０】
この例では、バイナリー１６ビットの入力されるデジタル信号Ｄｉｎをデジタルインターポレーションフィルタ７００で、６４倍または１２８倍または２５６倍などの高速なバイナリー１６ビットのデジタルデータに変換し、１５レベルのデジタルデルタシグマ変調器７１０でノイズシェーピングした、低分解能（１５レベル）のデジタルデータに変換し、ＤＷＡ方式ダイナミックエレメントマッチング回路７２０でアナログ変換セグメントのミスマッチノイズ混入を低減させる信号処理を行い、本発明のＤ／Ａ変換器でなる１５レベルのスイッチトキャパシタＤ／Ａ変換器でアナログ信号変換し、アナログ信号ＯＵＴを出力するようになっている。
【符号の説明】
【００７１】
１０      オペアンプ
１１０    全差動オペアンプ
Ｃ1〜Ｃi、Ｃｆｂ１、Ｃｆｂ２、Ｃｆｂ１１、Ｃｆｂ２１      容量素子
ＳＵ１〜ＳＵｉ、ＳＵＧ１〜ＳＵＧｉ、ＳＹ１〜ＳＹｉ、ＳＢ１、ＳＢ２、ＳＶ１〜ＳＶ１５、ＳＶＧ１〜ＳＶＧ１５、ＳＺ１〜ＳＺ１５、ＳＸ１〜ＳＸ１５、ＳＸＧ１〜ＳＸＧ１５、ＳＤ１〜ＳＤ１５、ＳＣ１０、ＳＣ２０、ＳＣ１１、ＳＣ２１    スイッチ
２００      クロック供給部
φ１、φ２      クロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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