(57)【特許請求の範囲】
【請求項１】
メモリアレイにおける漏れ電力を低減するための方法であって、
前記メモリアレイの1つまたは複数のメモリセルの一群に対応する読取りビット線および書込みビット線をフローティングさせることによって、非アクティブ状態中、前記1つまたは複数のメモリセルの一群を動的に省電力状態にするステップであり、前記メモリセルが、8トランジスタスタティックランダムアクセスメモリ(8T SRAM)セルとして形成される、ステップと、
アクセス動作中、前記一群のうちの1つまたは複数の選択されたメモリセルに関連付けられた選択された読取りビット線または前記書込みビット線をプリチャージすることによって、前記1つまたは複数の選択されたメモリセルを動的にアクティブ化するステップと
を含み、
前記書込みビット線は、トライステート書込みドライバを使用してプリチャージまたはフローティングされ、
前記読取りビット線は、ワンホット制御信号を使用してプリチャージまたはフローティングされる、方法。
【請求項２】
前記アクセス動作が読取りを含む、請求項1に記載の方法。
【請求項３】
前記アクセス動作が書込みを含む、請求項1に記載の方法。
【請求項４】
8T SRAMセルを形成するステップが、
記憶素子を形成するステップと、
2つの書込みアクセストランジスタを介して、書込みワード線および1対の相補的な書込みビット線を前記記憶素子に結合するステップと、
2つの読取りアクセストランジスタを介して、前記記憶素子を読取りワード線および読取りビット線に結合するステップと
を含む、請求項1に記載の方法。
【請求項５】
読取り動作で、前記読取り動作の前および後に前記選択された読取りビット線を動的にプリチャージするステップをさらに含む請求項1に記載の方法。
【請求項６】
書込み動作で、前記書込み動作の前および後に前記選択された書込みビット線を動的にプリチャージするステップをさらに含む請求項1に記載の方法。
【請求項７】
ライトスリープモード中、前記メモリアレイのすべての読取りおよび書込みビット線をフローティングするステップをさらに含む請求項1に記載の方法。
【請求項８】
前記1つまたは複数のメモリセルの一群がセットに属する、請求項1に記載の方法。
【請求項９】
前記1つまたは複数のメモリセルの一群がバンクに属する、請求項1に記載の方法。
【請求項１０】
それぞれ書込み要求または非アクティブモードに基づいて、前記メモリアレイの書込み回路を動的に有効または無効にするステップ
をさらに含む請求項1に記載の方法。
【請求項１１】
メモリアレイであって、
前記メモリアレイの1つまたは複数のメモリセルの一群に対応する読取りビット線および書込みビット線をフローティングさせることによって、非アクティブ状態中、前記1つまたは複数のメモリセルの一群を動的に省電力状態にするための論理手段であり、前記メモリセルが、8トランジスタスタティックランダムアクセスメモリ(8T SRAM)セルとして形成される、論理手段と、
アクセス動作中、前記一群のうちの1つまたは複数の選択されたメモリセルに関連付けられた選択された読取りビット線または前記書込みビット線に印加されるプリチャージに基づき、前記1つまたは複数の選択されたメモリセルを動的にアクティブ化するための論理手段と、
前記書込みビット線をプリチャージまたはフローティングするトライステート書込みドライバと、
前記読取りビット線をプリチャージまたはフローティングするワンホット制御信号と
を含むメモリアレイ。
【請求項１２】
前記アクセス動作が読取りを含む、請求項11に記載のメモリアレイ。
【請求項１３】
前記アクセス動作が書込みを含む、請求項11に記載のメモリアレイ。
【請求項１４】
前記8T SRAMセルが、
記憶素子と、
少なくとも1対の書込みアクセストランジスタを介して前記記憶素子に結合されている少なくとも1つの書込みワード線および少なくとも1対の相補型の書込みビット線と、
少なくとも1対の読取りアクセストランジスタを介して前記記憶素子に結合されている少なくとも1つの読取りワード線および少なくとも1つの読取りビット線と
を含む、請求項11に記載のメモリアレイ。
【請求項１５】
読取り動作で、前記読取り動作の前および後に前記選択された読取りビット線を動的にプリチャージするための論理手段をさらに含む請求項11に記載のメモリアレイ。
【請求項１６】
書込み動作で、書込み動作の前および後に前記選択された書込みビット線を動的にプリチャージするための論理手段をさらに含む請求項11に記載のメモリアレイ。
【請求項１７】
ライトスリープモード中、前記メモリアレイのすべての読取りおよび書込みビット線をフローティングするための論理手段をさらに含む請求項11に記載のメモリアレイ。
【請求項１８】
前記1つまたは複数のメモリセルの一群がセットに属する、請求項11に記載のメモリアレイ。
【請求項１９】
前記1つまたは複数のメモリセルの一群がバンクに属する、請求項11に記載のメモリアレイ。
【請求項２０】
少なくとも1つの半導体ダイに統合されている、請求項11に記載のメモリアレイ。
【請求項２１】
セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定ロケーションデータユニット、およびコンピュータからなる群から選択されたデバイスに統合される、請求項11に記載のメモリアレイ。
【請求項２２】
それぞれ書込み要求または非アクティブモードに基づいて、前記メモリアレイの書込み回路を動的に有効または無効にするための論理手段
を含む請求項11に記載のメモリアレイ。
【請求項２３】
相補的な書込みビット線を駆動するように構成されたプリチャージトランジスタをさらに含む、請求項22に記載のメモリアレイ。
【請求項２４】
前記プリチャージトランジスタが、正の電源電圧VDDに結合されたPMOSトランジスタである、請求項23に記載のメモリアレイ。
【請求項２５】
前記書込み回路を動的に省電力状態にするための前記論理手段が、スリープ信号に応答して、正の電源電圧VDDから相補的な書込みビット線への経路を無効にするように構成されたPMOSトランジスタと、スリープ信号に応答して、前記相補的な書込みビット線から接地電圧への経路を無効にするように構成されたNMOSトランジスタとを含む、請求項22に記載のメモリアレイ。
【請求項２６】
メモリアレイであって、
前記メモリアレイの1つまたは複数のメモリセルの一群に対応する読取りビット線および書込みビット線をフローティングさせることによって、非アクティブ状態中、前記1つまたは複数のメモリセルの一群を動的に省電力状態にするための手段であり、前記メモリセルが、8トランジスタスタティックランダムアクセスメモリ(8T SRAM)セルとして形成される、手段と、
アクセス動作中、前記一群のうちの1つまたは複数の選択されたメモリセルを動的にアクティブ化するための手段と、
前記書込みビット線をプリチャージまたはフローティングするトライステート書込みドライバと、
前記読取りビット線をプリチャージまたはフローティングするワンホット制御信号と
を含むメモリアレイ。
【請求項２７】
プロセッサによって実行されると、前記プロセッサに、メモリアレイにおけるアクセス電力を低減するための動作方法を実行させるコードを備える非一時的コンピュータ可読記憶媒体であって、
前記メモリアレイの1つまたは複数のメモリセルの一群に対応する読取りビット線および書込みビット線をフローティングさせることによって、非アクティブ状態中、前記1つまたは複数のメモリセルの一群を動的に省電力状態にするためのコードであり、前記メモリセルが、8トランジスタスタティックランダムアクセスメモリ(8T SRAM)セルとして形成される、コードと、
アクセス動作中、前記一群のうちの1つまたは複数の選択されたメモリセルに関連付けられた選択された読取りビット線または前記書込みビット線をプリチャージすることによって、前記1つまたは複数の選択されたメモリセルを動的にアクティブ化するためのコードと
を含み、
前記メモリアレイは、
前記書込みビット線をプリチャージまたはフローティングするトライステート書込みドライバと、
前記読取りビット線をプリチャージまたはフローティングするワンホット制御信号と
を含む、非一時的コンピュータ可読記憶媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
開示された実施形態は、メモリアレイにおける漏れ電力を低減することを対象とする。より詳細には、例示的な実施形態は、8トランジスタスタティックランダムアクセスメモリ(8T SRAM)セルなどのメモリセルを含むメモリアレイにおける漏れ電流および消費電力を低減することを対象とする。
【背景技術】
【０００２】
SRAMデバイスは、高性能プロセッサキャッシュなど高速メモリアプリケーションの技術分野で知られている。従来のSRAMセルの構造は通常、4つの相補型金属酸化物半導体電界効果トランジスタ(相補型「MOS」または「CMOS」トランジスタ)から形成されている交差結合された2つのインバータを含む。交差結合されたインバータは、相補的な2進値の「0」および「1」を表す2つの安定状態を有する基本的な記憶素子を形成する。2つのアクセストランジスタが、読取り動作および書込み動作時に記憶素子へのアクセスを制御する働きをする。したがって、従来のSRAMセルアーキテクチャは、6つのトランジスタを含み、一般に6T SRAMセルと呼ばれる。
【０００３】
図1は従来の6T SRAMセル100を示している。この記憶素子は、トランジスタM1〜M4を備える。セル100における書込み動作は、正の電源電圧VDDへの相補的なビット線BLおよびBLB、ならびにワード線WLを介して0または1を駆動することによって開始している。アクセストランジスタM5およびM6が、相補的なビット線上の値を記憶素子に書き込む。読取り動作時には、相補的なビット線BLおよびBLBがどちらも、事前に定められた値、通常はVDDにプリチャージされる。ワード線WLがアクティブ化されると、記憶素子に記憶されている相補的な値が一方の相補的なビット線、たとえばBLを放電させるように働き、一方、他方の相補的なビット線BLBはプリチャージ電圧に維持される。センス増幅器(図示せず)は、放出されたビット線BLおよびプリチャージされた相補的なビット線BLBの微分値を迅速に検出し、それに応じて0を読み出す。
【０００４】
ナノメートル技術でデバイスサイズが小さくなることにより、従来の6T SRAMセル100において使用されるMOSトランジスタは、性能の目標を満たすことへのますます高まる要求の影響を受けている。しかしながら、SRAM回路は、消費電力を低減するために、低い動作電圧に抑制される。ランダムなドーピング変動は、低い動作電圧でSRAMセルの動作を制限する。小さいデバイスサイズと低い動作電圧との組合せによって、SRAMなどのメモリデバイスは、処理システムにおける他の論理回路の速度およびパフォーマンスメトリックに遅れをとる。
【０００５】
6T SRAMの上記の制限を克服する1つの手法は、SRAMセルのための8トランジスタ(8T)構成を含む。図2は従来の8T SRAMセル200を示している。図示のように、読取りアクセス動作中に性能を向上させるために、たとえば6T SRAMセル100などの6T SRAMセル回路に、トランジスタM7およびM8が追加される。したがって、8つのトランジスタM1〜M8が8T SRAMセル200を形成する。書込み動作中に、書込みワード線WWLが有効にされる。書込みワード線WWL、ならびに相補的な書込みビット線WBLおよびWBLBは、書込みアクセストランジスタM5およびM6を介して記憶素子(トランジスタM1〜M4)に結合される。読取り動作中に、読取りワード線RWLが有効にされ、読取りアクセストランジスタM7およびM8は、記憶素子を読取りビット線RBLに結合する。したがって、6T SRAMセル100とは対照的に、8T SRAMセル200は、読取り動作および書込み動作中に、記憶素子への別個のアクセス経路を提供する。
【０００６】
プリチャージトランジスタM9、M10、およびM11は、書込みビット線WBLおよびWBLB、ならびに読取りビット線RBLにプリチャージするように構成される。書込みビット線および読取りビット線は、8T SRAMセル200が非アクティブであるとき、またはスリープモードであるとき、プリチャージされる。このように8T SRAMセル200をプリチャージすることは、上記で説明したように、6T SRAMでの低い動作電圧および低い性能に関連する制限のうちのいくつかを克服する。
【０００７】
しかしながら、たとえば8T SRAMセル200など8T SRAMセルの従来の実装は、さらなる欠点がある。たとえば、8T SRAMセル200の漏れ電流は、6T SRAMセル100の漏れ電流よりもはるかに高い。プリチャージトランジスタM9、M10、およびM11は、書込みおよび読取りビット線をプリチャージするために構成されるので、これらのプリチャージトランジスタは、8T SRAMセル200が非アクティブであるとき、またはスタンバイモードであるとき、常にオンにされる。その結果、これらのプリチャージトランジスタによって、図示のように、漏れ経路202、204、および206が生じる。書込みビット線WBLをプリチャージすることにより起こる漏れ経路202は、図示のように、トランジスタM9、M5、およびM3を通って、VDDから地面まで形成される。同様に、書込みビット線WBLをプリチャージすることにより起こる漏れ経路204は、トランジスタM10、M6、およびM4を通って、VDDから地面まで形成される。最後に、読取りビット線RBLをプリチャージすることにより起こる漏れ経路206は、トランジスタM11、M7、およびM8を通って、VDDから地面まで形成される。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
漏れ経路202、204、および206は、電力の浪費および性能劣化を招く。したがって、当技術分野では、従来の8T SRAMの実装の上述の欠点を克服する8T SRAMセルの設計が必要である。
【課題を解決するための手段】
【０００９】
本発明の例示的な実施形態は、たとえば8T SRAMセルなどのメモリセルを含むメモリアレイにおける漏れ電流および消費電力を低減するためのシステムおよび方法を対象とする。
【００１０】
たとえば、例示的な実施形態は、メモリアレイにおけるアクセス電力を低減するための方法を対象とし、この方法は、メモリアレイにおけるメモリセルの一群を動的に省電力状態にするステップと、メモリセルの選択された一群を、選択されたメモリセルにおけるアクセス動作中に、動的に有効にするステップとを含む。
【００１１】
別の例示的な実施形態は、メモリアレイにおけるアクセス電力を低減するための方法を対象とし、この方法は、書込み回路を動的に省電力状態にするステップと、書込み要求に応答して書込み回路を動的に有効または無効にするステップとを含む。
【００１２】
さらに別の例示的な実施形態は、メモリアレイを対象とし、このメモリアレイは、メモリアレイにおけるメモリセルの一群を動的に省電力状態にするためのロジックと、メモリセルの選択された一群を、選択されたメモリセルにおけるアクセス動作中に、動的に有効にするためのロジックとを含む。
【００１３】
さらなる例示的な実施形態は、メモリアレイを対象とし、このメモリアレイは、書込み回路を動的に省電力状態にするためのロジックと、書込み要求に応答して書込み回路を動的に有効または無効にするためのロジックとを含む。
【００１４】
別の例示的な実施形態は、メモリアレイを対象とし、このメモリアレイは、メモリアレイにおけるメモリセルの一群を動的に省電力状態にするための手段と、メモリセルの選択された一群を、選択されたメモリセルにおけるアクセス動作中に、動的に有効にするための手段とを含む。
【００１５】
さらに別の例示的な実施形態は、プロセッサによって実行されると、プロセッサに、メモリアレイにおけるアクセス電力を低減するための動作方法を実施させるコードを備える非一時的コンピュータ可読記憶媒体を対象とし、この非一時的コンピュータ可読記憶媒体は、メモリアレイにおけるメモリセルの一群を動的に省電力状態にするためのコードと、メモリセルの選択された一群を、選択されたメモリセルにおけるアクセス動作中に、動的に有効にするためのコードとを含む。
【００１６】
さらなる例示的な実施形態は、メモリアレイにおけるアクセス電力を低減するための方法を対象とし、この方法は、メモリアレイにおけるメモリセルの一群を動的に省電力状態にするためのステップと、メモリセルの選択された一群を、選択されたメモリセルにおけるアクセス動作中に、動的に有効にするためのステップとを含む。
【００１７】
別の例示的な実施形態は、メモリアレイにおけるアクセス電力を低減するための方法を対象とし、この方法は、書込み回路を動的に省電力状態にするためのステップと、書込み要求に応答して書込み回路を動的に有効または無効にするためのステップとを含む。
【００１８】
添付の図面は、本発明の実施形態の説明を助けるために提示され、実施形態の限定ではなく、実施形態の例示のためのみに提供される。
【図面の簡単な説明】
【００１９】
【図１】従来の6T SRAMを示す図である。
【図２】従来の8T SRAMを示す図である。
【図３】低消費電力用に構成された例示的な8T SRAMセルを示す図である。
【図４Ａ】アクセス動作中の低消費電力用に構成された8T SRAMセルを備える例示的なメモリアレイバンクを示す図である。
【図４Ｂ】図4Aに示した選択されたメモリアレイバンクのセットの拡大図である。
【図５】図4Aのメモリアレイの選択された制御信号についてのタイミング関係を示すタイミング図である。
【図６】ライトスリープモード中の低消費電力用に構成された例示的なメモリアレイを示す図である。
【図７】ライトスリープモード中の図6の例示的なメモリアレイで使用するために構成されたラッチを示す図である。
【図８】開示された実施形態を実装するための方法によるフローチャートである。
【図９】2つの読取りポートおよび2つの書込みポートをサポートするために構成された例示的な12T SRAMセルを示す図である。
【図１０】本開示の一実施形態が有利に使用され得る例示的なワイヤレス通信システム1000を示す図である。
【発明を実施するための形態】
【００２０】
本発明の特定の実施形態を対象とする以下の説明および関連する図面で、本発明の態様を開示する。本発明の範囲から逸脱することなく代替的な実施形態を考案することができる。さらに、本発明の関連する詳細を不明瞭にしないように、本発明のよく知られている要素は詳細に説明されないか、または省略される。
【００２１】
「例示的な」という語は、「例、事例または実例としての役割を果たすこと」を意味するように本明細書において用いられている。「例示的な」として本明細書で説明する任意の実施形態は、必ずしも他の実施形態よりも好ましいか、または有利であると解釈されるべきではない。同様に、「本発明の実施形態」という用語は、本発明のすべての実施形態が、論じられた特徴、利点または動作モードを含むことを必要としない。
【００２２】
本明細書で使用される用語は、特定の実施形態の説明のみを目的とするものであり、本発明の実施形態を限定するものではない。本明細書で使用する場合、単数形「a」、「an」、および「the」は、文脈が別段に明確に示すのでなければ、複数形をも含むものとする。さらに、「備える(comprises)」、「備えている(comprising)」、「含む(includes)」、および/または「含んでいる(including)」という用語は、本明細書で使用されると、述べられた特徴、整数、ステップ、動作、要素、および/または構成要素の存在を明示するが、1つもしくは複数の他の特徴、整数、ステップ、動作、要素、構成要素、および/またはそれらのグループの存在または追加を排除しないことが理解されよう。
【００２３】
さらに、多くの実施形態が、たとえばコンピューティングデバイスの要素によって実行すべき、一連のアクションに関して説明される。本明細書で説明する様々なアクションは、特定の回路(たとえば、特定用途向け集積回路(ASIC))によって、1つまたは複数のプロセッサによって実行されるプログラム命令によって、あるいは両方の組合せによって実行され得ることを認識されよう。さらに、本明細書で説明するこれらの一連のアクションは、実行時に、関連するプロセッサに本明細書で説明する機能を実行させるコンピュータ命令の対応するセットを記憶した、任意の形式のコンピュータ可読記憶媒体内で全体として具現化されるものと見なすことができる。したがって、本発明の様々な態様は、特許請求する主題の範囲内にすべて入ることが企図されているいくつかの異なる形式で具現化され得る。加えて、本明細書で説明する実施形態ごとに、任意のそのような実施形態の対応する形式について、本明細書では、たとえば、記載のアクションを実行する「ように構成された論理」として説明することがある。
【００２４】
例示的な実施形態は、読取りおよび書込みなどのメモリアクセス動作中に漏れ電力が低減され、性能が向上するメモリデバイスを対象とする。実施形態は、たとえば非アクティブ状態中に漏れが少なく、アクセス動作中に動的に有効化するために構成された8T SRAMセル構造などの例示的なメモリデバイスを含み得る。以下で詳細に説明するように、実施形態は、例示的なメモリデバイスの読取りポート部分に動作可能に結合されたフローティングしている読取りビット線を含み得、メモリデバイスが非アクティブ状態であるとき、読取りビット線は、フローティングすることができ、アクセス動作の前および後にプリチャージされ得る。同じく以下で詳細に説明するように、実施形態は、漏れ電流経路が事実上除去され得るように、メモリデバイスの非アクティブ状態中に、書込みビット線をフローティングするように構成されたトライステート書込みドライバ回路およびフローティングしている書込みビット線も含み得る。
【００２５】
次に図3を参照すると、例示的な8T SRAMセル300が示される。従来の8T SRAMセル200と比較して、8T SRAMセル300の構造では、書込みビット線WBLおよびWBLBに結合されたプリチャージトランジスタM9およびM10を除外することができる。前記のように、プリチャージトランジスタM9およびM10は、8T SRAMセル200における漏れ経路202および204の形成に貢献する。したがって、これらのプリチャージトランジスタM9およびM10の除去は、書込みビット線のプリチャージにより起こる202および204などの漏れ経路を事実上除去し得る。
【００２６】
引き続き図3を参照すると、たとえばM9およびM10などのプリチャージトランジスタの代わりに、トライステート書込みドライバ302が8T SRAM300に導入され得る。トライステート書込みドライバ302は、図示のように、トランジスタM30〜M37を備え得る。図示の実施形態では、トランジスタM30〜M33は、pチャネルMOS(PMOS)トランジスタであり得、一方、トランジスタM34〜M37は、nチャネルMOS(NMOS)トランジスタであり得る。したがって、8T SRAM300が非アクティブ状態であるとき、ネットWCは、高状態(または電圧VDDまたは論理「1」)に駆動され得、それによってPMOSトランジスタM32およびM33がオフにされる。同様に、ネットWTは、低状態(または接地電圧または論理「0」)に駆動され得、それによってNMOSトランジスタM34およびM35もオフにされる。その結果、書込みビット線WBLおよびWBLBへの伝導経路がなく、それによって、それらがフローティングする。このように、ネットWCおよびWTの電圧を制御することによって、VDDから接地電圧への漏れ経路が事実上除去され得る。
【００２７】
8T SRAMがアクティブバンクまたはセットの書込みアクティブ状態であるとき、書込みビット線WBLおよびWBLBは、PMOSトランジスタM30〜M33を介して高状態に駆動され得る。本明細書で使用する場合、「サブバンク」または「セット」は、独立して制御され得るメモリアレイバンクのセクションを指し、独立して有効または無効にされ得る。書込み動作中、ネットWCおよび相補的なネットDCまたはDTを低状態に駆動することによって、PMOSトランジスタM30〜M33は、オンにされ、導通状態になり得る。また、相補的なネットDCおよびDTはNMOSトランジスタM36およびM37のゲートに結合されるので、これらのネットうちの一方を低く駆動することにも、それぞれNMOSトランジスタM36またはM37をオフにする効果がある。しかしながら、8T SRAMが非アクティブなバンクまたはセットにあるとき、書込みビット線はフローティングすることができる。したがって、ネットWCおよびWTの電圧をそれぞれ高状態および低状態に駆動することによって、(図2に示すように)VDDから地面への202のような漏れ経路が事実上除去され得る。
【００２８】
8T SRAMセル300の例示的な実装形態はまた、(図2に示すように)読取りビット線をプリチャージすることにより起こる206などの漏れ経路を事実上除去するように構成され得る。読取りビット線のプリチャージからのそのような漏れ経路を除去するために、実施形態は、8T SRAMセル300の非アクティブ状態中、読取りビット線RBLをフローティングするように構成されるロジックを含み得る。ロジックは、8T SRAMセル300においてアクセス動作が実行される前および後に読取りビット線RBLをプリチャージするようにさらに構成され得る。8T SRAMセル300などのセルを備えるSRAMアレイにおける読取りビット線を選択的および動的にフローティングするためのそのようなロジックを実装することについてのさらなる詳細について、以下のセクションで論じる。
【００２９】
次に図4A〜図4Bを併せて参照すると、例示的なSRAMメモリアレイバンク、バンク400におけるフローティングしている読取りビット線を実施するための例示的な回路が示される。図示の実施形態では、バンク400は、メモリシステムのいくつかのメモリアレイバンクのうちの1つでもよい。バンク400は、4つのセット、SET0〜3に分割されるが、簡潔のために、SET0およびSET3のみが図4Aに示される。図4Bは、SET0およびSET3の拡大図を提供する。バンク400は、128行および144列の8T SRAMセルを含み、SET0〜3の各々は、32行および144列を含む。図示の実施形態は、上記のように、4つのセットに区分されるバンク400を対象としているが、例示的な実施形態は、必ずしもそのような区分に限定されるとは限らない。開示された技法は、バンク、セット、または当技術分野で知られている他の形の区分を含むメモリシステムに容易に拡張することができる。
【００３０】
引き続き図4Aを参照すると、制御信号SET_SELECT[3:0]は、バンク400の4つのセットのうちの1つを有効にするために使用されるワンホット信号として構成され得る。図4Bに示すように、SET0は行31:0を備え、SET3は行127:96を備える。
【００３１】
以下の制御信号は、図4Bに示すように、SET3を参照して説明しているが、同様の説明がSET0〜2に当てはまることを理解されよう。SET3の選択された行における書込みおよび読取り動作中に8T SRAMセルを有効にするための書込みワード線wwl[127:96]、および読取りワード線rwl[127:96]は、行方向に配置され得る。8T SRAMセルごとの相補的な書込みビット線wblおよびwblbは、列方向に配置された書込み回路から導出され得る。読取りビット線は、制御信号rbl_s3[143:0]から導出され得る。読取りビット線rbl_s3[143:0]は、SET3が選択されるときのみそれらが有効にされ、対応する8T SRAMセルが非アクティブであり、SET3が非選択であるとき、フローティングしているように構成され得る。さらに、読取りビット線rbl_s3[143:0]は、アクセス動作の前および後に、選択された8T SRAMセルがプリチャージされ得るように構成され得る。バンク400において動作可能な制御信号のさらに詳細な動作が、図5に示したタイミング図により以下で提供される。
【００３２】
図5のタイミング図は、SRAMアレイ400をクロック制御するために使用されるクロック信号CLKを示す。制御信号bank_rbl_pchは、プリチャージ動作を制御するために構成され得る。ワンホット制御信号SET_SELECT[3:0]は、bank_rbl_pchの到着より前に利用可能となり得る。信号rd_force_blpchは、テスト動作モードに対応し、アクティブモード中、低く設定され得る。したがって、アクティブ動作モード中にSET3が選択されることが要求されるとき、SET_SELECT[3]はハイ、SET_SELECT[2:0]テストピンrd_force_blchはローである。対応して、ゲートNOR3およびOR6によって、bank_rbl_pchは、セットSET0〜2ではなく、選択されたSET3のみの読取りビット線rbl_s3[143:0]をプリチャージするために、ゲート制御された信号set3_rbl_pchに伝搬することができる。一例では、読取り動作中に、SET3における特定の8T SRAMセルにアクセスされたとき、対応する読取りワード線RWLはハイである。図5のタイミング図に示すように、ゲート制御された信号set3_rbl_pchは、読取りワード線RWLの持続時間の前および後にオンとなる。したがって、アクティブ動作モード中に、ゲート制御された信号set3_rbl_pchは、上記のように、アクセス動作の前および後に、選択された読取りビット線をプリチャージするように構成され得る。非選択のセット、SET0で以下で詳述するように、対応する読取りビット線は、非アクティブモード中、フローティングすることができる。
【００３３】
SET3が有効にされる上記の例を続けると、SET0〜2のワンホット制御信号はローである。したがって、再び図4A〜図4Bを参照すると、信号set0_clampおよびset0_rbl_pchは、ゲートNOR1およびOR5を介してハイである。信号set0_rbl_pchは、(図2のPMOSトランジスタM11と同様の)PMOSトランジスタMS0[143:0]を切断するように動作し、したがって、対応する読取りビット線rbl_s0[143:0]は、フローティングすることができる。このようにして、非選択のセット0〜2では、読取りビット線は、フローティングすることができ、したがって、漏れ経路が連続的にプリチャージするのを防止する。さらに、読取りビット線をフローティングすることによって生じる未知状態が下流の回路に伝搬するのを防止するために、信号set0_clampはハイであり、制御信号OR_S0[143:0]の出力をローの状態にクランプする。明示的に図示されていないが、信号set1_clamp、set2_clampは、制御信号OR_S1[143:0]およびOR_S2[143:0]の出力もローの状態にクランプする。対照的に、選択されたSET3のset3_clampはローであり、非選択のSET2のOR_S2[143:0]の出力はローなので、信号rbl_s3[143:0]は、図示のように、信号rbl_s23[143:0]を介して下流の回路に伝搬することができる。
【００３４】
次に図6〜図7を併せて参照すると、4つのSRAMアレイバンクBANK0〜3を備えるメモリシステム600が示される。4つのSRAMアレイバンク、BANK0〜3の各々は、たとえば図4A〜図4Bのバンク400など、SRAMアレイから形成され得る。したがって、バンク400の場合のように、バンクBANK0〜3の各々は、4つのセットSET0〜3を各々備え得る。バンクBANK0〜3は、ライトスリープモードまたは非アクティブ状態のために構成され得、バンクBANK0〜3のうちのいずれも、またセットSET0〜3のうちのいずれもアクティブではない。バンク400と同様に、バンクBANK0〜3のセットSET0〜3を有効にするために、制御信号set_select[3:0]が使用され得る。バンクBANK0〜3をライトスリープモードにするために、信号mem_light_sleepが使用され得る。
【００３５】
図7を参照すると、図6のラッチLatch0〜3において使用され得るラッチ700の回路実装が示される。信号mem_light_sleepは、リセットピンに結合され得、ラッチ700のNMOSトランジスタ70のゲートを制御する。次に、mem_light_sleepがハイのとき、ラッチ700の内部ノードTは、強制的にローの状態にされ得る。したがって、ラッチ700のset_select出力は、強制的にローの状態にされ得る。
【００３６】
したがって、図6を参照すると、すべての4つのバンクBANK0〜3がライトスリープモードであるとき、すべてのワンホット信号set_select[3:0]が強制的にローになり得る。図4A〜図4Bのバンク400に関して説明したように、制御信号SET_SELECT[3:0]のすべてを強制的にローの状態にすることによって、それぞれSET0〜3に対応するすべての読取りビット線rbl_s3[143:0]、rbl_s2[143:0]、rbl_s1[143:0]、およびrbl_s0[143:0]をフローティングさせる。したがって、バンク400がライトスリープモードであり、セットSET0〜3が非アクティブであるとき、漏れ電流(たとえば、図2のPMOSトランジスタM11を通る)は除去され得る。同様に、図6のメモリシステム600におけるset_select[3:0]を強制的にすることには、バンクBANK0〜3(図示せず)の読取りビット線をフローティングさせる効果があり得、したがって、漏れ電流が除去される。このように、バンクBANK0〜3を備えるメモリシステム600の例示的な8T SRAMセルにおいて、消費電力が最小化され得る。
【００３７】
実施形態は、本明細書で開示するプロセス、機能および/またはアルゴリズムを実行するための様々な方法を含むことが諒解されよう。たとえば、図8に示すように、一実施形態は、たとえばバンク400など、メモリアレイにおける消費電力を低減するための方法を含み得、この方法は、(ブロック802で、たとえば、信号SET_SELECT[3]を制御することによって)メモリアレイにおけるメモリセルの一群(たとえば、図4A〜図4Bに示すように、8T SRAMセルを備えるSET3)を動的に省電力状態にするステップと、(ブロック804で、たとえば、それぞれ読取りおよび書込み動作中に、上記で説明したように、SET_SELECT[3]ならびに読取りおよび書込みワード線およびビット線を制御することによって、SET3を有効にするなど)メモリセルの選択された一群を、メモリセルの選択された一群におけるアクセス動作中に、動的に有効にするステップとを含む。
【００３８】
さらに、上記実施形態は、たとえば例示的な8T SRAMセル300における読取りおよび書込みワード線およびビット線に結合されたポートなど、単一の読取りポートおよび単一の書込みポートを参照しながら説明したが、実施形態は、単一の読取りまたは書込みポートに限定されない。本明細書で説明する技法は、2つ以上の読取りポートおよび/または2つ以上の書込みポートに容易に拡張され得る。たとえば、図9を参照すると、2つの読取りポートおよび2つの書込みポートを有する例示的な12T SRAMセル900が示される。12T SRAMセル900は、8T SRAMセル300を参照しながら説明した要素を全体的に保持すると同時に、追加の読取りポートおよび追加の書込みポートを追加する。
【００３９】
引き続き図9を参照すると、12T SRAMセル900では、図3の8T SRAMセル300に示される素子に加えて、トランジスタM7'およびM8'が導入される。トランジスタM7'およびM8'は、追加の読取りポート(図示せず)をサポートするために、読取りビット線RBL'および読取りワード線RWL'に結合され得る。同様に、書込みワード線WWL'ならびに相補的な書込みビット線WBL'およびWBLB'に結合されたトランジスタM5'およびM6'は、追加の書込みポートをサポートすることができる。8T SRAMセル300を参照しながら説明した読取りビット線RBLと同様に、読取りビット線RBL'は、12T SRAMセル900の非アクティブ状態中にフローティングするように構成され得、したがって、図2に示す206などの漏れ経路が除去される。同様に、相補的な書込みビット線WBLおよびWBLBと同様に、たとえばトライステート書込みドライバ302などのトライステート書込みドライバは、トランジスタM5'およびM6'により起こる202および204などの漏れ経路を除去するために使用され得る。同様に、漏れ経路を除去するための技法は、任意の数の追加の読取りまたは書込みポートに拡張され得る。したがって、例示的な実施形態は、2つ以上の読取りポートおよび/または2つ以上の書込みポートを有する12T SRAMセルについての漏れ経路を除去することができる。
【００４０】
情報および信号は、多種多様な技術および技法のいずれかを使用して表すことができることを当業者は諒解されよう。たとえば、上記の説明全体にわたって言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁界または磁性粒子、光場または光学粒子、あるいはそれらの任意の組合せによって表され得る。
【００４１】
さらに、本明細書で開示した実施形態に関連して説明した様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムステップは、電子ハードウェア、コンピュータソフトウェア、または両方の組合せとして実装できることを、当業者は諒解されよう。ハードウェアとソフトウェアのこの互換性を明確に示すために、様々な例示的な構成要素、ブロック、モジュール、回路、およびステップを、上記では概してそれらの機能に関して説明した。そのような機能をハードウェアとして実装するか、ソフトウェアとして実装するかは、特定の適用例および全体的なシステムに課される設計制約に依存する。当業者は、説明した機能を特定の適用例ごとに様々な方法で実装し得るが、そのような実装の決定は、本発明の範囲からの逸脱を生じるものと解釈すべきではない。
【００４２】
本明細書で開示した実施形態と関連して説明した方法、シーケンス、および/またはアルゴリズムは、ハードウェアで、プロセッサによって実行されるソフトウェアモジュールで、またはその2つの組合せで直接具現化され得る。ソフトウェアモジュールは、RAMメモリ、フラッシュメモリ、ROMメモリ、EPROMメモリ、EEPROMメモリ、レジスタ、ハードディスク、リムーバブルディスク、CD-ROM、または当技術分野で知られている任意の他の形態の記憶媒体中に常駐し得る。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替として、記憶媒体はプロセッサと一体であり得る。
【００４３】
したがって、本発明の実施形態は、メモリアレイにおける消費電力を低減するための方法を具現化するコンピュータ可読媒体を含み得る。したがって、本発明は図示の例に限定されず、本明細書で説明した機能を実行するためのいかなる手段も、本発明の実施形態中に含まれる。
【００４４】
図10は、本開示の一実施形態が有利に使用され得る例示的なワイヤレス通信システム1000を示す。説明のために、図10は、3つの遠隔ユニット1020、1030、および1050ならびに2つの基地局1040を示す。図10では、ワイヤレスローカルループシステムにおいて、遠隔ユニット1020は携帯電話として示され、遠隔ユニット1030はポータブルコンピュータとして示され、遠隔ユニット1050は定位置遠隔ユニットとして示されている。たとえば、遠隔ユニットは、携帯電話、ハンドヘルドパーソナル通信システム(PCS)ユニット、個人情報端末のようなポータブルデータユニット、GPS対応デバイス、ナビゲーションデバイス、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、メータ読取り機器のような固定ロケーションデータユニット、またはデータもしくはコンピュータ命令の記憶もしくは取り出しを行う任意の他のデバイス、またはそれらの任意の組合せであってよい。図10は、本開示の教示による遠隔ユニットを示すが、本開示は、これらの例示的な示されたユニットに限定されない。本開示の実施形態は、試験および特徴付けのための、メモリおよびオンチップ回路を含む能動的な集積回路を含む、任意のデバイスにおいて適切に用いられ得る。
【００４５】
前述の開示されたデバイスおよび方法は、通常、コンピュータ可読記憶媒体に保存されるGDSIIおよびGERBERコンピュータファイルとなるように、設計され構成される。次いでこれらのファイルは、これらのファイルに基づいてデバイスを製造する製造担当者に与えられる。得られる製品は半導体ウェハであり、このウェハは次いで、半導体ダイに切断され、半導体チップにパッケージングされる。次いで、このチップが、上で説明されたデバイスで利用される。
【００４６】
上記の開示は本発明の例示的な実施形態を示すが、添付の特許請求の範囲によって規定される本発明の範囲から逸脱することなく、本明細書において様々な変更および修正を行えることに留意されたい。本明細書で説明した本発明の実施形態による方法クレームの機能、ステップおよび/またはアクションは、特定の順序で実行されなくてもよい。さらに、本発明の要素は、単数形で説明または特許請求されていることがあるが、単数形に限定することが明示的に述べられていない限り、複数形が企図される。
【符号の説明】
【００４７】
70  NMOSトランジスタ
100  6T SRAMセル
200  8T SRAMセル
202  漏れ経路
204  漏れ経路
206  漏れ経路
300  8T SRAMセル
302  トライステート書込みドライバ
400  バンク
400  SRAMアレイ
600  メモリシステム
700  ラッチ
900  12T SRAMセル
1000  ワイヤレス通信システム
1020  遠隔ユニット
1030  遠隔ユニット
1040  基地局
1050  遠隔ユニット
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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