(57)【特許請求の範囲】
【請求項１】
アンテナに発生する交流電圧を整流して電源電圧を生成し電源ラインが接続された電源回路を有する非接触型デバイスに設けられ、前記電源電圧が供給されるバンドギャップ参照電源回路であって、
温度係数が正の絶対温度比例電流を生成する絶対温度比例電流生成回路と、
前記絶対温度比例電流のミラー電流を生成するミラー電流生成部と、前記ミラー電流生成部に接続され、前記ミラー電流に基づいて生成される温度係数が正の絶対温度比例電圧および温度係数が負の相補的電圧から温度係数の絶対値が前記絶対温度比例電圧より小さいバンドギャップ参照電圧を生成するバンドギャップ参照電圧生成部とを有し、前記ミラー電流生成部と前記バンドギャップ参照電圧生成部の間の接続ノードから共通の出力ノードに接続され、当該出力ノードから前記バンドギャップ参照電圧を出力する複数のバンドギャップ参照電圧出力回路とを有し、
前記出力ノードは、前記電源ラインに静電結合した容量に接続され、
前記複数のバンドギャップ参照電圧出力回路のうちの一部のバンドギャップ参照電圧出力回路は、前記ミラー電流生成部と前記接続ノードの間および前記バンドギャップ参照電圧生成部と前記接続ノードの間それぞれに設けられ、制御信号によりＯＮ/ＯＦＦ制御される第１及び第２のスイッチ回路を有し、
前記制御信号は、前記電源電圧が第１の電圧を上回ると前記第１及び第２のスイッチ回路を導通させ、前記電源電圧が前記第１の電圧を下回ると前記第１及び第２のスイッチ回路を非導通にする
バンドギャップ参照電源回路。
【請求項２】
請求項１に記載のバンドギャップ参照電源回路において、
前記複数のバンドギャップ参照電圧出力回路のうちの残りのバンドギャップ参照電圧出力回路は、前記ミラー電流生成部と前記接続ノードの間および前記バンドギャップ参照電圧生成部と前記接続ノードの間それぞれに設けられ前記第１及び第２のスイッチ回路が前記ＯＮ／ＯＦＦ制御される間導通する第３および第４のスイッチ回路を有する
ことを特徴とするバンドギャップ参照電源回路。
【請求項３】
アンテナに発生する交流電圧を整流して電源電圧を生成し電源ラインが接続された電源回路と、
前記電源電圧が第１の電圧を上回ると前記電源回路の出力電流を分流して、前記電源電圧の上昇を抑制するシャント回路と、
温度係数が正の絶対温度比例電流を生成する絶対温度比例電流生成回路と、前記絶対温度比例電流のミラー電流を生成するミラー電流生成部と前記ミラー電流生成部に接続され前記ミラー電流に基づいて生成される温度係数が正の絶対温度比例電圧および温度係数が負の相補的電圧から温度係数の絶対値が前記絶対温度比例電圧より小さいバンドギャップ参照電圧を生成するバンドギャップ参照電圧生成部とを備え前記ミラー電流生成部と前記バンドギャップ参照電圧生成部の間の接続ノードから共通の出力ノードに接続され当該出力ノードから前記バンドギャップ参照電圧を出力する複数のバンドギャップ参照電圧出力回路とを有し、前記複数のバンドギャップ参照電圧出力回路のうちの一部のバンドギャップ参照電圧出力回路は、前記ミラー電流生成部と前記接続ノードの間および前記バンドギャップ参照電圧生成部と前記接続ノードの間それぞれに設けられる第１及び第２のスイッチ回路とを有するバンドギャップ参照電源回路と、
前記出力ノードに一端が接続され、前記電源ラインに静電結合した容量とを有し、
前記シャント回路は、前記電源電圧が前記第１の電圧を上回ると反転し前記第１の電圧を下回ると元のレベルに戻るシャント信号を出力し、
前記第１のスイッチ回路および前記第２のスイッチ回路は、前記シャント信号に応答して、前記電源電圧が第１の電圧を上回ると導通し前記電源電圧が前記第１の電圧を下回ると非導通になる
非接触型デバイス。
【請求項４】
請求項３に記載の非接触型デバイスにおいて、
更に、情報処理回路と、
前記電源電圧が規定電圧以下の間は前記情報処理回路をリセットし続け、前記電源電圧が前記規定電圧を上回ると前記情報処理回路のリセットを解除するリセット解除信号を生成するパワーオンリセット回路と、
前記シャント信号および前記リセット解除信号に応答して、前記電源電圧が前記規定電圧以下の間は前記第１のスイッチ回路および前記第２のスイッチ回路を導通させ、前記電源電圧が前記規定電圧を上回ると前記第１のスイッチ回路および前記第２のスイッチ回路を非導通にし、前記電源電圧が前記第１の電圧を上回ると前記第１のスイッチ回路および前記第２のスイッチ回路を導通させ、前記電源電圧が前記第１の電圧を下回ると前記第１のスイッチ回路および前記第２のスイッチ回路を非導通にするスイッチ制御回路とを有する
ことを特徴とする非接触型デバイス。
【請求項５】
アンテナに発生する交流電圧を整流して電源電圧を生成し電源ラインが接続された電源回路と前記電源電圧が供給される回路とを有する非接触型デバイスにおいて、温度係数が正の絶対温度比例電圧と温度係数が負の相補的電圧から温度係数の絶対値が前記絶対温度比例電圧より小さい複数のバンドギャップ参照電圧を生成する工程と、
生成された複数のバンドギャップ参照電圧を、前記電源ラインに静電結合している容量が接続された出力ノードから出力する工程と、
制御信号に応答して、前記電源電圧が第１の電圧を下回ると前記複数のバンドギャップ参照電圧のうちの一部のバンドギャップ参照電圧の生成を停止する工程とを
有するバンドギャップ参照電圧の生成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バンドギャップ参照電源回路および非接触型デバイスに関する。
【背景技術】
【０００２】
非接触ＩＣ（Integrated Circuit）カードやＲＦＩＤ（Radio Frequency Identification）タグは電波から電力を得て、この電力を用いてリーダライタ等と交信する装置である。このような非接触型デバイスには参照電源回路として、バンドギャップ参照電源回路（Band Gap Reference Circuit; 以下、BGR回路と略す）が搭載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−９２３９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＩＣカードやＲＦＩＤタグ（以下、ＩＣカード等と呼ぶ）が、電波から得る電力はごく僅かである。一方バンドギャップ参照電源回路には、動作中、常に一定の駆動電流が流れる。このためＩＣカード等の総消費電力に対するバンドギャップ参照電源回路の消費電力の割合は、決して小さくはない。そこでＩＣカード等の非接触型デバイスでは、バンドギャップ参照電源回路の駆動電流はできる限り抑制されている。
【０００５】
しかしバンドギャップ参照電源回路には、駆動電流が少なくなると応答時間が長くなるという問題がある。したがってＩＣカード等には、応答時間の短縮が容易でないという問題がある。
【課題を解決するための手段】
【０００６】
上記の問題を解決するために、本装置の一観点によれば、温度係数が正の絶対温度比例電流を生成する絶対温度比例電流生成回路と、下記バンドギャップ参照電圧を生成する複数のバンドギャップ参照電圧出力回路とを有するバンドギャップ参照電源回路が提供される。
【０００７】
上記複数のバンドギャップ参照電圧出力回路は、上記絶対温度比例電流のミラー電流を生成するミラー電流生成部と、このミラー電流生成部に接続されたバンドギャップ参照電圧生成部とを有する。
【０００８】
複数のバンドギャップ参照電圧生成部は、上記ミラー電流に基づいて生成される温度係数が正の絶対温度比例電圧および温度係数が負の相補的電圧から温度係数の絶対値が当該絶対温度比例電圧より小さいバンドギャップ参照電圧を生成する。さらに、複数のバンドギャップ参照電圧生成部は、ミラー電流生成部とバンドギャップ参照電圧生成部の間の接続ノードから共通の出力ノードに接続され、この出力ノードからバンドギャップ参照電圧を出力する。
【０００９】
そして、複数のバンドギャップ参照電圧出力回路のうちの一部のバンドギャップ参照電圧出力回路は、ミラー電流生成部と接続ノードの間およびバンドギャップ参照電圧生成部と接続ノードの間それぞれに設けられた第１及び第２のスイッチ回路を有する。これら第１及び第２のスイッチ回路は、制御信号によりＯＮ/ＯＦＦ制御される。
【発明の効果】
【００１０】
開示の装置によれば、バンドギャップ参照電源回路の応答時間が短くなる。
【図面の簡単な説明】
【００１１】
【図１】実施の形態１のＩＣカードの構成図の一例である。
【図２】実施の形態１のＩＣカードの動作を説明する図である。
【図３】実施の形態１のバンドギャップ参照電源回路の回路図の一例である。
【図４】絶対温度比例電流生成回路の回路図の一例である
【図５】絶対温度比例電流生成回路の動作を説明する図である。
【図６】バンドギャップ参照電圧出力回路の動作を説明する図である。
【図７】第１及び第２のスイッチ回路の一例である。
【図８】電源電圧の時間変化を説明する図である。
【図９】バンドギャップ参照電源回路の応答特性を説明する図である。
【図１０】バンドギャップ参照電源回路の出力電圧の時間変化を説明する図である。
【図１１】バンドギャップ参照電源回路の変形例の回路図である。
【図１２】実施の形態２のＩＣカードの構成図の一例である。
【図１３】実施の形態２のＩＣカードの動作を説明する図である。
【図１４】電源電圧の時間変化を説明する図である。
【図１５】スイッチ制御回路の回路図の一例である。
【図１６】スイッチ制御信号の時間変化の一例である。
【発明を実施するための形態】
【００１２】
以下、図面にしたがって本発明の実施の形態について説明する。但し、本発明の技術的範囲はこれらの実施の形態に限定されず、特許請求の範囲に記載された事項とその均等物まで及ぶものである。尚、図面が異なっても対応する部分には同一の符号を付し、その説明を省略する。
【００１３】
（実施の形態１）
図１は、実施の形態１のＩＣカード２の構成図の一例である。図２は、ＩＣカード２の動作を説明する図である。
【００１４】
図１に示すように、実施の形態１のＩＣカード２は、アンテナ４と、電源回路６と、シャント回路８と、バンドギャップ参照電源回路１０と、情報処理回路１２とを有している。ＩＣカード２は、更に、パワーオンリセット回路１４と、電圧センサ１６と、電源回路フィルタ１８とを有している。アンテナ４は、例えばループアンテナである。
【００１５】
ＩＣカード２は、このアンテナ４を介してリーダライタ（図示せず）と交信し、さらに給電される。リーダライタとの交信は、例えば以下の手順で行われる。
【００１６】
まず、リーダライタが電波を媒体として、ＩＣカード２に命令やデータを送信する。ＩＣカード２は、リーダライタが送信した電波をアンテナ４で受信し、高周波回路（図示せず）でデジタル信号に変換する。変換されたデジタル信号は、情報処理回路１２に供給される。
【００１７】
情報処理回路１２は、供給された命令やデータに応答して所定の処理を実行する。処理結果は、アンテナ４に接続された高周波回路（図示せず）に供給され、電波を媒体としてリーダライタに返信される。
【００１８】
情報処理回路１２は、図１に示すように、ＣＰＵ２０（Central Processing Unit）とメモリ２２を有している。メモリ２２は、ROM(Read Only Memory)、RAM(Random Access Memory)、EEPROM(Electrically Erasable Read Only Memory)などである。
【００１９】
ただし、情報処理回路１２は、このような回路には限定されない。例えば情報処理回路１２は、ＣＰＵ２０の代わりにFPGA(Field Programmable Gate Array)などのロジック回路を有していてもよい。
【００２０】
情報処理回路１２の駆動電力は、電源回路６により生成される。電源回路６は、アンテナ４に発生する交流電圧を整流して、電源電圧を生成する。この電源電圧が電源ライン２４を介して情報処理回路１２に供給される。この電源電圧は、電源ライン２４を介して、ＩＣカード２に含まれる他の回路にも供給される。例えば電源電圧は、シャント回路８、バンドギャップ参照電源回路１０、パワーオンリセット回路１４、および電圧センサ１６などにも供給される。
【００２１】
電源ライン２４は、例えば図１に示すように電源フィルタ（例えば、ＲＣフィルタ）１８を介して、情報処理回路１２などに接続されてもよい。或いは、電源ライン２４は、情報処理回路１２などに直接接続されてもよい。
【００２２】
ＩＣカード２がリーダライタに接近するとアンテナ４により受信される電波（以下、受信電波と呼ぶ）が強くなり、その結果、電源電圧は高くなる。
【００２３】
シャント回路８は、電源電圧がその目標電圧（例えば、３Ｖ）を上回ると、電源回路６の出力電流（以下、電源電流と呼ぶ）をグラウンドＧにシャント（分流）する。これにより、電源電圧の過度な上昇が抑制され、ＩＣカード２の破壊（例えば、ＣＰＵ２０等が有するトランジスタの破壊）が防止される。
【００２４】
リセット回路１４は、情報処理回路１２の起動時に、情報処理回路１２を初期化する。この初期化により、情報処理回路１２は正常に起動する。
【００２５】
電圧センサ１６は電源電圧を監視し、電源電圧が情報処理装置１２の許容電圧（情報処理装置１２が正常に動作する下限電圧、例えば２．５Ｖ）より僅かに高い電圧（例えば、２．７Ｖ）を下回ると、アラムーを出力して情報処理装置１２を停止させる。これにより、情報処理装置１２の誤動作が防止される。
【００２６】
バンドギャップ参照電源回路１０は、ＩＣカード２の温度に依らず略一定の電圧（例えば１．２５Ｖ、以下、参照電圧と呼ぶ）を出力する。
【００２７】
このバンドギャップ参照電源回路１２の出力は、ＩＣカード２に含まれる種々回路に用いられる。例えばシャント回路８および電圧センサ１６は、このバンドギャップ参照電源回路１２の出力と電源電圧を比較し、その結果に基づいて動作する。
【００２８】
（１）電源回路
電源電圧６は、図１に示すように、アンテナ４に接続された整流回路２６と、平滑コンデンサ２８と、保護回路３０とを有している。尚、以下の説明で物理量の名称に続く（）内の変数は、当該物理量の値（例えば、電流値）を表している。
【００２９】
アンテナ４の両端には、一対のアンテナ端子ＰＷＲＭ,ＰＷＲＰが設けられている。このアンテナ端子ＰＷＲＭ,ＰＷＲＰには、整流回路２６の入力端が接続されている。一方、整流回路２６の出力端には、平滑コンデンサ２８が接続されている。
【００３０】
アンテナ４は、リーダライタにより送信された電波を受信し、アンテナ端子ＰＷＲＭ,ＰＷＲＰの両端に交流電圧を発生させる。
【００３１】
整流回路２６はこの交流電圧を整流して、平滑コンデンサ２８に整流電圧を供給する。平滑コンデンサ２８は供給された整流電圧を平滑化して、脈動の小さい整流平滑電圧を生成する。図２に示すように電源回路６は、この整流平滑電圧を電源電圧ＶＤＤとして出力する。尚、整流回路２６は、半波整流回路および全波整流回路のいずれであってもよい。
【００３２】
図２に示すように、アンテナ端子ＰＷＲＭ,ＰＷＲＰには、保護回路３０の両端が接続されている。保護回路３０は、アンテナ４が過大な電力を受信すると導通して、整流回路２６の破壊を防止する。
【００３３】
（２）シャント回路
シャント回路８は、図１に示すように、分圧回路３２と、コンパレータ回路３４と、シャントトランジスタ３６とを有している。分圧回路３２の両端は、電源ライン２４とグランドＧに接続されている。コンパレータ回路３４の非反転入力（+）には、分圧回路３２の出力が接続されている。一方、コンパレータ回路３４の反転入力（-）には、バンドギャップ参照電源１０の出力が接続されている。
【００３４】
コンパレータ回路３４の出力は、シャントトランジスタ（例えば、ｎチャネルＭＯＳトランジスタ）３６のゲートに接続されている。シャントトランジスタ３６のドレインは、電源ライン２４に接続されている。一方、シャントトランジスタ３６のソースは、グラウンドＧに接続されている。
【００３５】
図２に示すように、分圧回路３２は、電源電圧（グラウンドＧに対する電源ライン２４の電圧）ＶＤＤを分圧する。コンパレータ回路３４の非反転入力（+）には、この分圧回路３２の出力が入力される。一方、コンパレータ回路３４の反転入力（-）には、バンドギャップ参照電源１０の出力電圧が入力される。
【００３６】
分圧回路３２の分圧比は、電源電圧ＶＤＤが目標電圧（例えば、３Ｖ）になると、分圧回路３２の出力が、バンドギャップ参照電源１０の出力電圧（正確には、その定常値）に一致するように設定されている。したがって、電源電圧ＶＤＤがその目標電圧を上回るとコンパレータ回路３４は、ハイレベル電圧（例えば、電源電圧ＶＤＤ）を出力する。一方、電源電圧ＶＤＤがその目標電圧を下回るとコンパレータ回路３４は、ローレベル電圧（例えば、グランドＧの電圧）を出力する。
【００３７】
コンパレータ回路３４の出力は、シャントトランジスタ３６に入力される。コンパレータ回路３４の出力がハイレベルの場合シャントトランジスタ３６は導通し、電源回路６の出力電流の一部をグランドＧに流入させる（すなわち、出力電流を分流する。）。これにより平滑コンデンサ２８の放電が促進され、電源電圧ＶＤＤの上振れ（電源電圧が目標電圧より高くなること）が抑制される。
【００３８】
一方、コンパレータ回路３４の出力がローレベルの場合シャントトランジスタ３６は非導通になり、平滑コンデンサ２８の放電が抑制される。これにより電源電圧ＶＤＤの下振れ（電源電圧が目標電圧より低くなること）を抑制する。
【００３９】
このようにシャント回路８は、電源電圧が目標電圧を上回ると電源回路の出力電流（以下、電源電流と呼ぶ）を分流して電源電圧の上昇を抑制する。一方、シャント回路８は電源電圧が目標電圧を下回ると電源電流の分流を停止して、電源電圧の下降を抑制する。
【００４０】
図２に示すように、コンパレータ回路３４の出力はシャントトランジスタ３６に供給されるだけでなく、シャント信号６８として出力される。シャント信号６８は、後述するようにバンドギャップ参照電源回路１０に供給され、その制御に用いられる。
【００４１】
このシャント信号６８は、以上の説明から明らかなように、電源電圧ＶＤＤが目標電圧を上回ると反転し目標電圧を下回ると元のレベルに戻る信号である。
【００４２】
（３）バンドギャップ参照電源回路
図３は、バンドギャップ参照電源回路１０の回路図の一例である。
【００４３】
バンドギャップ参照電源回路１０は、図３に示すように、絶対温度比例電流生成回路３８と複数のバンドギャップ参照電圧出力回路４０ａ,４０ｂとを有している。
【００４４】
―絶対温度比例電流生成回路―
図４は、絶対温度比例電流生成回路３８の回路図の一例である。絶対温度比例電流生成回路３８は、例えば図４に示すように、ｐチャネル・カレント・ミラー回路４２と、ｎチャネル・カレント・ミラー回路４４と、第１の抵抗５２と、第１及び第２のダイオード特性素子４６ａ,４６ｂとを有している。この構成により、絶対温度比例電流生成回路３８は、素子の絶対温度に略比例し温度係数が正の絶対温度比例電流を生成する。尚、温度係数とは、物理量（Ｘ）の絶対温度（Ｔ）に対する変化量（ｄＸ／ｄＴ）のことである。
【００４５】
ｐチャネル・カレント・ミラー回路４２は、第１及び第２のｐチャネルＭＯＳ（Metal Oxide Semiconductor）トランジスタ４８ａ,４８ｂを有している。同様に、ｎチャネル・カレント・ミラー回路４４は、第１及び第２のｎチャネルＭＯＳトランジスタ５０ａ,５０ｂを有している。
【００４６】
第１及び第２のダイオード特性素子４６ａ,４６ｂは、ｐｎ接合と略同じ電流電圧特性を有する素子である。すなわち第１及び第２のダイオード特性素子４６ａ,４６ｂの印加電圧（Ｖｄ）は、式（１）で近似される。
【００４７】
【数１】
0005915109.tif 000002
【００４８】
ここでｉは、ダイオード特性素子に流れる順方向電流である。ｉｓは、ダイオード特性素子の逆方向飽和電流である。ｋＢはボルツマン定数である。ｅは電荷素量である。
【００４９】
第１及び第２のダイオード特性素子４６ａ,４６ｂは、例えば図４に示すように、エミッタとベースがグラウンドＧにより接続されたバイポーラトランジスタ（ｎｐｎトランジスタ）である。
【００５０】
このバイポーラトランジスタは、例えば、ｎチャネルＭＯＳトランジスタのｐウェルをベースとし、ｐウェルに設けられたｎ+層（ドレイン）をコレクタとし、ｎ基板をエミッタとするｎｐｎトランジスタである。
【００５１】
第１及び第２のダイオード特性素子４６ａ,４６ｂは、コレクタとベースがグラウンドＧにより接続されたバイポーラトランジスタ（ｐｎｐトランジスタ）であってもよい。
【００５２】
図５は、絶対温度比例電流生成回路３８の動作を説明する図である。
【００５３】
図５に示すように、第１のｐチャネルＭＯＳトランジスタ４８ａのソースＳ１ａおよび第２のｐチャネルＭＯＳトランジスタ４８ｂのソースＳ１ｂは、それぞれ電源ライン２４に接続されている。カレント・ミラー回路４２（図４参照）の特性により、第１のｐチャネルＭＯＳトランジスタ４８ａのドレイン電流Ｉａと第２のｐチャネルＭＯＳトランジスタ４８ｂのドレイン電流Ｉｂは等しくなる。
【００５４】
この第１のｐチャネルＭＯＳトランジスタ４８ａのドレイン電流Ｉａは第１のｎチャネルＭＯＳトランジスタ５０ａに供給され、第２のｐチャネルＭＯＳトランジスタ４８ｂのドレイン電流Ｉｂは第２のｎチャネルＭＯＳトランジスタ５０ｂに供給される。するとカレント・ミラー回路４４（図４参照）の逆特性により、第１のｎチャネルＭＯＳトランジスタ５０ａのソース電位（φａ）と第２のｎチャネルＭＯＳトランジスタ５０ｂのソース電位（φｂ）は等しくなる。
【００５５】
図５に示すように、第１の抵抗５２の一端には第２のｎチャネルＭＯＳトランジスタ５０ｂのソースＳ２ｂが接続され、第１の抵抗５２の他端には第２のダイオード特性素子４６ｂが接続されている。したがって第１の抵抗５２には、第２のｎチャネルＭＯＳトランジスタ５０ｂのソース電位（φｂ）と第２のダイオード特性素子４６ｂの印加電圧（Ｖｂ）の電圧差（φｂ-Ｖｂ）が印加される。
【００５６】
上述したように、第１のｎチャネルＭＯＳトランジスタ５０ａのソース電位（φａ）と第２のｎチャネルＭＯＳトランジスタ５０ｂのソース電位（φｂ）は等しい（すなわち、φａ＝φｂ）。
【００５７】
図５に示すように、第１のｎチャネルＭＯＳトランジスタ５０ａと第１のダイオード特性素子４６ａは直接接続されている。したがって、第１のｎチャネルＭＯＳトランジスタ５０ａのソース電位（φａ）と第１のダイオード特性素子４６ａの印加電圧（Ｖａ）は等しい（すなわち、φａ＝Ｖａ）。
【００５８】
故に、第１の抵抗５２の印加電圧（φｂ-Ｖｂ＝φａ-Ｖｂ）は、第１のダイオード特性素子４６ａの印加電圧（Ｖａ）と第２のダイオード特性素子４６ｂの印加電圧（Ｖｂ）の差（Ｖａ-Ｖｂ）に等しい。
【００５９】
ところで第２のダイオード特性素子４６ｂは、第１のダイオード特性素子４６ａのＫ（＞１）倍の電流が流れるようになっている。すなわち第２のダイオード特性素子４６ｂの逆方向飽和電流は、第１のダイオード特性素子４６ａの逆方向飽和電流のＫ倍になっている。
【００６０】
したがって第１のダイオード特性素子４６ａの逆方向飽和電流をｉｓａとすると、第１のダイオード特性素子４６ａの印加電圧（Ｖａ）および第２のダイオード特性素子４６ｂの印加電圧（Ｖｂ）は、式（２）および（３）で表される。
【００６１】
【数２】
0005915109.tif 000003
【００６２】
【数３】
0005915109.tif 000004
【００６３】
ここで、ｉａは第１のダイオード特性素子４６ａに流れる順方向電流である。ｉｂは第２のダイオード特性素子４６ｂに流れる順方向電流である。
【００６４】
ところで第１のダイオード特性素子４６ａと第２のダイオード特性素子４６ｂには、上述したように、等しい電流が流れる。すなわち、ｉａ＝ｉｂである。したがって、第１の抵抗５２の印加電圧（＝Ｖａ-Ｖｂ）は、式（４）で表される。
【００６５】
【数４】
0005915109.tif 000005
【００６６】
故に、第１の抵抗５２に流れる電流（ｉｒ）は、オームの法則により、式（５）で表される。
【００６７】
【数５】
0005915109.tif 000006
【００６８】
ここでＲ１は、第１の抵抗５２の抵抗値である。
【００６９】
第１の抵抗５２と第２のｐチャネルＭＯＳトランジスタ４８ｂには、同じ電流が流れる。したがって、第２のｐチャネルＭＯＳトランジスタ４８ｂのドレイン電流（Ｉｂ）は、式（６）で表される。
【００７０】
【数６】
0005915109.tif 000007
【００７１】
式（６）から明らかなように、第２のｐチャネルＭＯＳトランジスタ４８ｂのドレイン電流Ｉｂは、絶対温度Ｔに比例する。すなわち絶対温度比例電流生成回路３８は、絶対温度Ｔに比例する電流（以下、絶対温度比例電流と呼ぶ）を生成する。この絶対温度比例電流の温度係数は、式（６）から明らかなように、正の値（＞０）である。
【００７２】
―バンドギャップ参照電圧出力回路―
バンドギャップ参照電圧出力回路４０ａ,４０ｂの回路図は、図３に含まれている。図３に示すように、バンドギャップ参照電圧出力回路４０ａ,４０ｂは、ミラー電流生成部５４と、バンドギャップ参照電圧生成部５６とを有している。
【００７３】
バンドギャップ参照電圧生成部５６は、ミラー電流生成部５４に接続されている。さらにバンドギャップ参照電圧生成部５６は、ミラー電流生成部５４とバンドギャップ参照電圧生成部５６の間の接続ノードＮ１から共通の出力ノードＮ２に接続されている。バンドギャップ参照電圧生成部５６は、例えば温度係数が略零のバンドギャップ参照電圧（Ｖｇ）を生成し、出力ノードＮ２から出力する。
【００７４】
図６は、バンドギャップ参照電圧出力回路４０ａ,４０ｂの動作を説明する図である。
【００７５】
ミラー電流生成部５４は、第２のｐチャネルＭＯＳトランジスタ４８ｂと第３のｐチャネルＭＯＳトランジスタ４８ｃとを有するｐチャネル・カレント・ミラー回路である。したがって、ミラー電流生成部５４は、絶対温度比例電流（第２のｐチャネルＭＯＳトランジスタ４８ｂのドレイン電流Ｉｂ）のミラー電流Ｉｍを生成する。ミラー電流Ｉｍは絶対温度比例電流をコピーした電流（コピー電流）であり、絶対温度比例電流と略等しい電流値（すなわち、絶対温度比例電流の電流値）を有する。なお図６では、図面が煩雑にならないように、一部のミラー電流生成部５４にだけ符号が付されている。後述する図１１においても、同様である。
【００７６】
バンドギャップ参照電圧生成部５６は、このミラー電流Ｉｍが供給される第２の抵抗５８と第３のダイオード特性素子４６cとを有している。第３のダイオード特性素子４６cと第２の抵抗５８は、直列に接続されている。
【００７７】
ミラー電流Ｉｍは、正の温度係数を有する絶対温度比例電流（第２のｐチャネルＭＯＳトランジスタ４８ｂのドレイン電流Ｉｂ）をコピーしたものです。したがって、第２の抵抗５８には温度係数が正の電圧（以下、絶対温度比例電圧（Ｖｐ）と呼ぶ）が生成される。
【００７８】
一方、第３のダイオード特性素子４６ｃは、第１及び第２のダイオード特性素子４６ａ,４６ｂと同様、ｐｎ接合と略同じ電流電圧特性を有する素子である。したがって第３のダイオード特性素子４６ｃの印加電圧（Ｖｃ）は、式（７）で表される。
【００７９】
【数７】
0005915109.tif 000008
【００８０】
ここでｉｃは、第３のダイオード特性素子４６ｃに流れる電流である。ｉｓｃは、第３のダイオード特性素子４６ｃの逆方向飽和電流である。
【００８１】
ところで逆方向飽和電流（ｉｓｃ）は温度の関数であり、温度が増加すると急激に増加する。このため第３のダイオード特性素子４６ｃの印加電圧（Ｖｃ）は、素子温度が増加すると減少する。すなわち第３のダイオード特性素子４６ｃの印加電圧は、温度係数が負の電圧（以下、相補的電圧と呼ぶ）である。
【００８２】
バンドギャップ参照電圧（Ｖｇ）は、図６に示すように、温度係数が正の絶対温度比例電圧（Ｖｐ）と温度係数が負の相補的電圧（Ｖｃ）の和である。したがってバンドギャップ参照電圧（Ｖｇ）における絶対温度比例電圧（Ｖｐ）の温度変化は、相補的電圧（Ｖｃ）の温度変化により相殺される。すなわち、温度係数の絶対値が絶対温度比例電圧（Ｖｐ）より小さいバンドギャップ参照電圧（Ｖｇ）が生成される。
【００８３】
絶対温度比例電圧（Ｖｐ）は、第２の抵抗５８の印加電圧である。したがって絶対温度比例電圧（Ｖｐ）の温度係数は、第２の抵抗５８の抵抗値により調整することができる。実施の形態１では、第２の抵抗５８の抵抗値は、バンドギャップ参照電圧（Ｖｇ）の温度係数が略零になるように調整されている。
【００８４】
すなわちバンドギャップ参照電源回路１０は、温度に依らない略一定の参照電圧を出力する。この電圧は、ダイオード特性素子を形成する半導体の絶対零度におけるバンドギャップに略一致する。
【００８５】
複数のバンドギャップ参照電圧出力回路４０ａ,４０ｂは、略同一構造のミラー電流生成部５４および略同一構造のバンドギャップ参照電圧生成部５６を有している。したがって複数のバンドギャップ参照電圧出力回路４０ａ,４０ｂは、略同一のバンドギャップ参照電圧を出力ノードＮ２に出力する。
【００８６】
ところで、図３に示すように、複数のバンドギャップ参照電圧出力回路４０ａ,４０ｂのうちの一部のバンドギャップ参照電圧出力回路４０ｂには、制御信号によりＯＮ/ＯＦＦ制御される第１及び第２のスイッチ回路６０ａ,６０ｂが設けられている。
【００８７】
この第１のスイッチ回路６０ａは、図３に示すように、ミラー電流生成部５４と接続ノードＮ１の間に設けられている。一方、第２のスイッチ回路６０ｂは、バンドギャップ参照電圧生成部５６と接続ノードＮ１の間に設けられている。第１及び第２のスイッチ回路６０ａ,６０ｂの制御信号は、例えばシャント信号６８である（図２参照）。
【００８８】
図７は、第１及び第２のスイッチ回路６０ａ,６０ｂの一例である。図７のスイッチ回路は、ｐチャネルＭＯＳトランジスタ４８ｄ、ｎチャネルＭＯＳトランジスタ５０ｄと、インバータ６２とを有するトランスファーゲートである。第１の入力出力ノード６４ａは、例えばミラー電流生成部５４またはバンドギャップ参照電圧生成部５６に接続される。第２の入力出力ノード６４ｂは、例えば接続ノードＮ１に接続される。制御ノード６６には、スイッチ回路の制御信号が入力される。
【００８９】
第１及び第２のスイッチ回路６０ａ,６０ｂは、トランスファーゲートには限られない。第１及び第２のスイッチ回路６０ａ,６０ｂは、例えばｎチャネルＭＯＳトランジスタだけを有するスイッチ回路であってもよい。
【００９０】
以上のように、バンドギャップ参照電源回路２は、温度係数が正の絶対温度比例電圧と温度係数が負の相補的電圧から温度係数の絶対値が絶対温度比例電圧より小さい複数のバンドギャップ参照電圧を生成する。その後バンドギャップ参照電源回路２は、生成された複数のバンドギャップ参照電圧を出力ノードＮ２から出力する。さらに、バンドギャップ参照電源回路２は、電源電圧ＶＤＤがその目標電圧を上回ると、制御信号に応答して複数のバンドギャップ参照電圧のうちの一部のバンドギャップ参照電圧の生成を停止する。
【００９１】
以上の手順により、バンドギャップ参照電源回路２は、電源電流（すなわち、電源電力）を有効活用して、その応答時間を短縮する。
【００９２】
（４）応答特性
図８は、電源電圧ＶＤＤの時間変化７２を説明する図である。横軸は時間である。縦軸は電源電圧ＶＤＤである。
【００９３】
ＩＣカード２をリーダライタ近傍等の電磁界の強いエリアに置くと、図８に示すように、電源電圧は０Ｖから急激に上昇し、目標電圧（例えば、３Ｖ）を超えて増加し続ける。このまま放置すると、電源電圧は、破線７０で示すようにデバイス破壊電圧（ＩＣカード２に含まれるＭＯＳトランジスタ等が破壊される電圧）を超えてしまう。
【００９４】
そこで電源電圧が目標電圧を上回ると、シャント回路８が電源電流を分流して、電源電圧の上昇を抑制する。図８のシャント期間７４ａは、このようにして電源電圧の上昇が抑制される期間である。
【００９５】
シャント回路８は電源電流を分流する際、シャント信号６８（コンパレータ回路３４の出力）をローレベル電圧（例えば、グラウンド電圧）からハイレベル電圧（例えば、電源電圧）に変化させる。バンドギャップ参照電圧出力回路４０ｂの第１及び第２のスイッチ回路６０ａ,６０ｂは、このシャント信号６８の変化に応答して導通する。
【００９６】
ＩＣカード２がリーダライタから一時的に離れたりして電磁界の強いエリアから取り除かれると、リーダライタの出力が減少すると、電源電圧が目標電圧を下回ることがある。すると、シャント回路８は電源電流の分流を停止する。その結果、電源電圧の下降が抑制される。図８の非シャント期間７６は、このようにして電源電圧の降下が抑制される期間である。
【００９７】
シャント回路８は電源電流の分流を停止する際、シャント信号６８をハイレベル電圧からローレベル電圧に変化させる。バンドギャップ参照電圧出力回路４０ｂの第１及び第２のスイッチ回路６０ａ,６０ｂは、このシャント信号６８の変化に応答して非導通になる。
【００９８】
その後、電源電圧が再度上昇すると、シャント回路８により再び電源電圧の上昇が抑制される（シャント期間７４ｂ参照）。このような動作が繰り返されることで、ＩＣカード２の電源電圧は目標電圧の近傍で安定化する。この間、第１及び第２のスイッチ回路６０ａ,６０ｂは、シャント信号６８に応答して、電源電圧がその目標電圧を上回ると導通し、電源電圧が目標電圧を下回ると非導通になる。
【００９９】
ところでシャント信号６８は、制御信号として第１及び第２のスイッチ回路６０ａ,６０ｂに供給される。すなわち、第１及び第２のスイッチ回路の制御信号は、電源電圧がその目標電圧を上回ると第１及び第２のスイッチ回路を導通させ、電源電圧が目標電圧を下回ると第１及び第２のスイッチ回路を非導通にする信号である。このような信号であれば、シャント信号６８でなくても、制御信号として用いることができる。
【０１００】
図９は、バンドギャップ参照電源回路１０の応答特性を説明する回路図である。図１０は、バンドギャップ参照電源回路１０の出力電圧の時間変化を説明する図である。横軸は時間である。縦軸は、バンドギャップ参照電源回路の出力電圧である。
【０１０１】
図８を参照して説明したように、電源電圧は目標電圧の近傍で安定化する。しかし、リーダライタの出力変動、ＩＣカードの消費電力の変動、ノイズなど種々の要因により、電源電圧は、シャント期間７４ａ,７４ｂおよび非シャント期間７６中も、常に変動している。
【０１０２】
図９に示すように出力ノード２には、負荷容量（例えば、ＭＯＳトランジスタのゲート容量）Ｃ１が接続されている。この負荷容量Ｃ１は、例えば配線間容量Ｃ２により電源ライン２４に結合している。このため電源電圧が変動すると、負荷容量Ｃ１の電圧も変動する。その結果、バンドギャップ参照電源回路１０の出力電圧Ｖｏｕｔ（出力ノードＮ２の電圧）も変動する。
【０１０３】
このような場合、バンドギャップ参照電圧出力回路４０ａ,４０ｂは、負荷容量Ｃ１を充電（または放電）してその出力電圧を元に戻そうとする。電源電圧の変動が緩やであれば、負荷容量Ｃ１はスムーズに充放電されて、出力電圧は元の参照電圧に戻る。
【０１０４】
しかし電源電圧の変動が急激な場合、図１０に示すように、バンドギャップ参照電源回路の出力電圧７８は振動し容易には元の電圧には戻らない。図１０の第１の破線７０ａは、参照電圧（定常状態のバンドギャップ参照電源回路の出力電圧）を表している。第２の破線７０ｂは、電圧振動の包絡線を表している。
【０１０５】
負荷容量Ｃ１の電圧が参照電圧７０ａより高くなると、バンドギャップ参照電源回路１０は、負荷容量Ｃ１の電荷を第２の抵抗５８およびダイオード特性素子４６ｃを通してグラウンドＧに放電する。一方、負荷容量Ｃ１の電圧が参照電圧７０ａより低くなると、バンドギャップ参照電源回路１０は、負荷容量Ｃ１にミラー電流Ｉｍを供給して負荷容量Ｃ１を充電する。このような充放電を繰り返すことで、バンドギャップ参照電源回路の出力電圧７８は元の電圧（参照電圧）に戻る。
【０１０６】
したがってバンドギャップ参照電圧出力回路４０ａ,４０ｂの充放電能力（すなわち、駆動能力）が高いほど、出力電圧７８の回復時間（すなわち、バンドギャップ参照電源回路の応答時間）が速くなる。
【０１０７】
実施の形態１のバンドギャップ参照電源回路１０では、シャント期間７４ａ,７４ｂの間、第１及び第２のスイッチ回路６０ａ,６０ｂは導通する。したがってシャント期間７４ａ,７４ｂの間、スイッチ回路６０ａ,６０ｂを有するバンドギャップ参照電圧出力回路４０ｂが出力ノード２に接続される。このためバンドギャップ参照電圧出力回路４０ａ,４０ｂの駆動能力が全体として高くなり、バンドギャップ参照電源回路１０の応答時間が短くなる。
【０１０８】
第１及び第２のスイッチ回路６０ａ,６０ｂが導通すると、スイッチ回路６０ａ,６０ｂを有するバンドギャップ参照電圧出力回路４０ｂにミラー電流が流れる。その結果、バンドギャップ参照電源回路１０の消費電流は増加する。このような消費電流の増加は電源電圧低下を招くので、好ましくはない。
【０１０９】
しかしシャント期間７４ａ,７４ｂは、シャント回路８が電源電流を分流して電源電圧の上昇を抑制する期間である。したがってバンドギャップ参照電源回路１０の消費電流が増加してもその分、分流される電源電流が減少する。このため電源電圧は、殆ど低下しない。したがってバンドギャップ参照電源回路１０によれば、シャント期間７４ａ,７４ｂの間、電源電圧を殆ど低下させずに、バンドギャップ参照電源回路１０の応答を速くすることができる。
【０１１０】
非シャント期間７６は、シャント回路８が電源電流の分流を停止して電源電圧の降下を抑制する期間である。したがって非シャント期間７６中は、バンドギャップ参照電源回路１０の消費電流は少ないほど好ましい。
【０１１１】
非シャント期間７６中、第１及び第２のスイッチ回路６０ａ,６０ｂは非導通になる。その結果バンドギャップ参照電源回路１０の消費電流が減少し、電源電圧の降下が抑制される。これにより電源電圧が、目標電圧近傍に保たれる。
【０１１２】
一方、第１及び第２のスイッチ回路６０ａ,６０ｂが非導通になると、バンドギャップ参照電圧出力回路４０ａ,４０ｂの駆動能力が低下し、バンドギャップ参照電源回路１０の応答時間が長くなる。
【０１１３】
しかし非シャント期間７６は電源電圧が低くなるので、その分電源電圧の変動も穏やかになる。このため、バンドギャップ参照電圧出力回路４０ａ,４０ｂの駆動能力が低くなっても問題はない。
【０１１４】
このように実施の形態１によれば、電源電圧を目標電圧近傍に保ったままバンドギャップ参照電源回路１０の応答を速くすることができる。したがって、ＩＣカード２の応答も速くなる。
【０１１５】
これに対して、バンドギャップ参照電圧出力回路が一つのバンドギャップ参照電源回路では、バンドギャップ参照電圧出力部の駆動力が不足しているので、応答は遅くなる。また、スイッチ回路６０ａ,６０ｂを有さないバンドギャップ参照電圧出力回路４０ａを複数有するだけのバンドギャップ参照電源回路では、非シャント期間７６の電源電圧を目標電圧近傍に維持することは困難である。
【０１１６】
ところで図３に示すバンドギャップ参照電源回路１０は、バンドギャップ参照電圧出力回路４０ａ,４０ｂは２つ有している。しかしバンドギャップ参照電圧出力回路４０ａ,４０ｂの数は、２つには限られない。バンドギャップ参照電圧出力回路４０ａ,４０ｂの数は、３つ以上であってもよい。
【０１１７】
（５）変形例
図１１は、バンドギャップ参照電源回路１０の変形例１０ａの回路図である。図１１に示すように、変形例１０ａは、図３のバンドギャップ参照電源回路１０と同様、複数のバンドギャップ参照電圧出力回路４０ｂ,４０ｃを有している。
【０１１８】
複数のバンドギャップ参照電圧出力回路４０ｂ,４０ｃのうちの一部のバンドギャップ参照電圧出力回路４０ｂは、図３のバンドギャップ参照電源回路１０と同様、第１及び第２のスイッチ回路６０ａ,６０ｂを有している。
【０１１９】
一方、図３のバンドギャップ参照電源回路１０とは異なり、複数のバンドギャップ参照電圧出力回路４０ｂ,４０ｃのうちの残りのバンドギャップ参照電圧出力回路４０ｃも、第３および第４のスイッチ回路６０ｃ,６０ｄを有している。
【０１２０】
第１及び第３のスイッチ回路６０ａ,６０ｃは、第２のｐチャネルＭＯＳトランジスタ４８ｂおよび第３のｐチャネルＭＯＳトランジスタ４８ｃを有するミラー電流生成部５４と接続ノードＮ１の間に設けられる。第２及び第４のスイッチ回路６０ｂ,６０ｄは、バンドギャップ参照電圧生成部５６と接続ノードＮ１の間に設けられる。
【０１２１】
第１及び第２のスイッチ回路６０ａ,６０ｂは、図３のスイッチ回路６０ａ,６０ｂと同様、制御信号によりＯＮ/ＯＦＦ制御される。一方、第３および第４のスイッチ回路６０ｃ,６０ｄは、制御信号として例えば電源電圧が供給され、その動作中、導通し続ける。
【０１２２】
したがって、第３及び第４のスイッチ回路６０ｃ,６０ｄを有するバンドギャップ参照電圧出力回路４０ｃは、非シャント期間７４ａ,７４ｂおよびシャント期間７６を通じて、バンドギャップ参照電圧を生成し続ける。このため変形例１０ａは、図３のバンドギャップ参照電源回路１０と略同じように動作して、バンドギャップ参照電圧を出力する。
【０１２３】
ところで、第１及び第２のスイッチ回路６０ａ,６０ｂを有するバンドギャップ参照電圧出力回路４０ｂは、シャント期間７６中、第１及び第２のスイッチ回路６０ａ,６０ｂは導通する。この時、第３および第４のスイッチ回路６０ｃ,６０ｄも導通している。
【０１２４】
したがって、複数のバンドギャップ参照電圧出力回路４０ｂ,４０ｃは、シャント期間中、略同じ状態（スイッチ回路が閉じた状態）で動作する。その結果、複数のバンドギャップ参照電圧出力回路４０ｂ,４０ｃは、略同じ電圧を出力する。
【０１２５】
一方、図３に示すバンドギャップ参照電源回路１０では、一方のバンドギャップ参照電圧出力回路４０ａはスイッチ回路を有していない。このため第１及び第２のスイッチ回路６０ａ,６０ｂが導通するとそのオン抵抗により、スイッチ回路を有するバンドギャップ参照電圧出力回路４０ｂとスイッチ回路を有さないバンドギャップ参照電圧出力回路４０ａは異なった状態で動作することになる。このため生成されるバンドギャップ参照電圧に誤差が生じる。このような誤差は、図１１の変形例１０ａでは生じない。
【０１２６】
尚、図３のバンドギャップ参照電源回路１０で生じる誤差は、第１及び第２のスイッチ回路６０ａ,６０ｂのオン抵抗を小さくすることで縮小できる。
【０１２７】
（実施の形態２）
図１２は、実施の形態２のＩＣカード２ａの構成図の一例である。ＩＣカード２ａの構成は、図１２に示すように、スイッチ制御回路８０を有すること以外は、実施の形態１のＩＣカード２と略同じである。したがって、実施の形態１のＩＣカード２と共通する部分の説明は省略する。
【０１２８】
図１３は、ＩＣカード２ａの動作を説明する図である。図１３に示すように、スイッチ制御回路８０は、パワーオンリセット回路１４が生成するリセット解除信号８２およびシャント信号６８に応答して、スイッチ制御信号８４を生成する。生成されたスイッチ制御信号８４は、制御信号としてバンドギャップ参照電源回路１０の第１及び第２のスイッチ回路６０ａ,６０ｂに供給される。
【０１２９】
パワーオンリセット回路１４は、ＩＣカード２ａの起動に際し電源電圧ＶＤＤが所定の規定電圧（例えば、２Ｖ）以下の間、情報処理回路１２をリセットし続けることで、情報処理回路１２を初期化する回路である。
【０１３０】
パワーオンリセット回路１４は、電源電圧が規定電圧（以下、パワーオンリセット電圧と呼ぶ）を上回ると、情報処理回路１２のリセットを解除するリセット解除信号８２を生成する。このリセット解除信号８２に応答して情報処理回路１２のリセット状態が解除され、情報処理回路１２は通常動作を開始する。尚、図１２及び１３では、情報処理回路１２にリセット解除信号８２を伝送する信号線は省略されている。
【０１３１】
図１４は、電源電圧ＶＤＤの時間変化を説明する図である。横軸は時間である。縦軸は電源電圧である。図１４の縦軸には、電源電圧の目標電圧とパワーオンリセット電圧が示されている。
【０１３２】
図１４に示すように、起動後の電源電圧の時間変化は、４つの領域に分けることができる。第１の領域１は、電源回路６が受信電波の整流を開始した後、電源電圧がパワーオンリセット電圧に達するまでの期間である。第２の領域２は、電源電圧がパワーオンリセット電圧に達した後、目標電圧に達するまでの期間である。第３の領域３は、図８に示すシャント期間７４ａである。第４の領域３は、図８に示す非シャント期間７６である。
【０１３３】
スイッチ制御回路８０は、電源電圧がパワーオンリセット電圧を下回っている間（第１の領域１）は、スイッチ制御信号８４の電圧をハイレベルにして、第１及び第２のスイッチ回路６０ａ,６０ｂを導通させる。これによりバンドギャップ参照電源回路１０の応答が速くなり、参照電圧を用いる回路（例えば、シャント回路８やパワーオンリセット回路１４）が速やかに立ち上がる。その結果、ＩＣカード２ａの起動時間が短縮される。
【０１３４】
その後、電源電圧がパワーオンリセット電圧を上回ると（第２の領域２）、スイッチ制御回路８０は、スイッチ制御信号８４をローレベルにして、第１及び第２のスイッチ回路６０ａ,６０ｂを非導通にする。これにより電源電圧の上昇が促進され、ＩＣカード２ａの起動時間がさらに短縮される。
【０１３５】
電源電圧が更に上昇して目標電圧を上回ると（第３の領域３）、スイッチ制御回路８０はスイッチ制御信号８４をハイレベルに戻して、実施の形態１のシャント期間７４７４ａと同様、第１及び第２のスイッチ回路６０ａ,６０ｂを導通させる。これにより、バンドギャップ参照電源回路２ａの応答が速くなる。
【０１３６】
情報処理回路１２の消費電流の増加などにより電源電圧が目標電圧を下回ると（第４の領域４）、スイッチ制御回路８０はスイッチ制御信号８４をローレベルにして、第１及び第２のスイッチ回路６０ａ,６０ｂを非導通にする。これにより電源電圧の降下が抑制される。
【０１３７】
図１５は、スイッチ制御回路８０の回路図の一例である。図１６は、スイッチ制御信号８４の時間変化の一例である。
【０１３８】
図１５に示すように、スイッチ制御回路８０は、第１のＮＡＮＤゲート８８ａと第２のＮＡＮＤゲート８８ｂを有している。第１のＮＡＮＤゲート８８ａの入力端は、第１の入力ノードＮ３と第２の入力ノードＮ４に接続されている。第２のＮＡＮＤゲート８８ｂの入力端は、第１の入力ノードＮ３と第１のＮＡＮＤゲート８８ａの出力端に接続されている。そして第２のＮＡＮＤゲート８８ｂの出力端は、出力ノードＮ５に接続されている。
【０１３９】
第１の入力ノードＮ３には、リセット解除信号８２が入力される。第２の入力ノードＮ４には、シャント信号６８が入力される。
【０１４０】
第１の領域１では、リセット解除信号８２はローレベルである。起動直後のシャント信号６８は、ローレベルおよびハイレベルのいずれにもなり得る。しかし第１の入力ノードＮ３に供給されるリセット解除信号８２がローレベルなので、第１の領域１のスイッチ制御信号８４は、図１６に示すようにハイレベルになる。
【０１４１】
尚、スイッチ制御回路８０のハイレベル電圧は、電源電圧である。したがって第１の領域１のスイッチ制御信号８４は、図１６に示すように、電源電圧と共に増加する。
【０１４２】
第２の領域２では、電源電圧がリセット電圧を上回るので、リセット解除信号８２がハイレベルである。一方、電源電圧は目標電圧を下回っているので、シャント信号６８はローレベルのままである。したがって、第２の領域２のスイッチ制御信号８４はローレベルになる。
【０１４３】
第３の領域３では、電源電圧が目標電圧を上回るので、リセット解除信号８２およびシャント信号６８はハイレベルになる。したがって、第３の領域３のスイッチ制御信号８４はハイレベルになる。
【０１４４】
第４の領域４では、電源電圧が目標電圧を下回るので、シャント信号６８はローレベルになる。一方、リセット解除信号８２はハイレベルのままである。したがって、第４の領域４のスイッチ制御信号８４は再びローレベルになる。
【０１４５】
スイッチ制御信号８４は、例えば以上のように生成する。
【０１４６】
実施の形態１及び２のバンドギャップ参照電源回路１０は、ＩＣカード２,２ａに搭載される。しかしバンドギャップ参照電源回路１０は、ＲＦＩＤなど別の非接触デバイスに搭載されてもよい。
【０１４７】
実施の形態１及び２の絶対温度比例電流生成回路３８は、ｎチャネル・カレント・ミラー回路とｐチャネル・カレント・ミラー回路を有している。しかし絶対温度比例電流生成回路３８は、このような回路には限られない。例えば、絶対温度比例電流生成回路は、バイポーラトランジスタを有するカレント・ミラー回路であってもよい。
【０１４８】
実施の形態１及び２では、電源電圧が目標電圧に一致した時のＩＣカード２,２ａの動作については、特に説明しなかった。これは、電源電圧が目標電圧に一致した時ＩＣカード２,２ａの各回路が、電源電圧が目標電圧より低い時と同じように動作しても、或いは高い時と同じように動作しても、ＩＣカード２，２ａの動作は殆ど変らないためである。
【０１４９】
以上の実施の形態１〜２に関し、更に以下の付記を開示する。
【０１５０】
（付記１）
温度係数が正の絶対温度比例電流を生成する絶対温度比例電流生成回路と、
前記絶対温度比例電流のミラー電流を生成するミラー電流生成部と、前記ミラー電流生成部に接続され、前記ミラー電流に基づいて生成される温度係数が正の絶対温度比例電圧および温度係数が負の相補的電圧から温度係数の絶対値が前記絶対温度比例電圧より小さいバンドギャップ参照電圧を生成するバンドギャップ参照電圧生成部とを有し、前記ミラー電流生成部と前記バンドギャップ参照電圧生成部の間の接続ノードから共通の出力ノードに接続され、当該出力ノードから前記バンドギャップ参照電圧を出力する複数のバンドギャップ参照電圧出力回路とを有し、
前記複数のバンドギャップ参照電圧出力回路のうちの一部のバンドギャップ参照電圧出力回路は、前記ミラー電流生成部と前記接続ノードの間および前記バンドギャップ参照電圧生成部と前記接続ノードの間それぞれに設けられ、制御信号によりＯＮ/ＯＦＦ制御される第１及び第２のスイッチ回路を有する
バンドギャップ参照電源回路。                    
【０１５１】
（付記２）
付記１に記載のバンドギャップ参照電源回路において、
前記制御信号は、電源電圧がその目標電圧を上回ると前記第１及び第２のスイッチ回路を導通させ、前記電源電圧が前記目標電圧を下回ると前記第１及び第２のスイッチ回路を非導通にする
ことを特徴とするバンドギャップ参照電源回路。    
【０１５２】
（付記３）
付記１又は２に記載のバンドギャップ参照電源回路において、
前記複数のバンドギャップ参照電圧出力回路のうちの残りのバンドギャップ参照電圧出力回路は、前記ミラー電流生成部と前記接続ノードの間および前記バンドギャップ参照電圧生成部と前記接続ノードの間それぞれに設けられその動作中導通し続ける第３および第４のスイッチ回路を有する
ことを特徴とするバンドギャップ参照電源回路。  
【０１５３】
（付記４）
付記１乃至３に記載のバンドギャップ参照電源回路において、
前記バンドギャップ参照電圧生成部は、前記ミラー電流が供給される抵抗と、コレクタまたはエミッタとベースが接地され前記相補的電圧を発生するバイポーラトランジスタまたは前記相補的電圧を発生するｐｎダイオードとを有し、
前記バイポーラトランジスタと前記抵抗が直列に接続されている
ことを特徴とするバンドギャップ参照電源回路。    
【０１５４】
（付記５）
アンテナに発生する交流電圧を整流して電源電圧を生成する電源回路と、
前記電源電圧が目標電圧を上回ると前記電源回路の出力電流を分流して、前記電源電圧の上昇を抑制するシャント回路と、
温度係数が正の絶対温度比例電流を生成する絶対温度比例電流生成回路と、前記絶対温度比例電流のミラー電流を生成するミラー電流生成部と前記ミラー電流生成部に接続され前記ミラー電流に基づいて生成される温度係数が正の絶対温度比例電圧および温度係数が負の相補的電圧から温度係数の絶対値が前記絶対温度比例電圧より小さいバンドギャップ参照電圧を生成するバンドギャップ参照電圧生成部とを備え前記ミラー電流生成部と前記バンドギャップ参照電圧生成部の間の接続ノードから共通の出力ノードに接続され当該出力ノードから前記バンドギャップ参照電圧を出力する複数のバンドギャップ参照電圧出力回路とを有し、前記複数のバンドギャップ参照電圧出力回路のうちの一部のバンドギャップ参照電圧出力回路は、前記ミラー電流生成部と前記接続ノードの間および前記バンドギャップ参照電圧生成部と前記接続ノードの間それぞれに設けられる第１及び第２のスイッチ回路とを有するバンドギャップ参照電源回路とを
有し、
前記シャント回路は、前記電源電圧が前記目標電圧を上回ると反転し前記目標電圧を下回ると元のレベルに戻るシャント信号を出力し、
前記第１のスイッチ回路および前記第２のスイッチ回路は、前記シャント信号に応答して、前記電源電圧がその目標電圧を上回ると導通し前記電源電圧が前記目標電圧を下回ると非導通になる
非接触型デバイス。                        
【０１５５】
（付記６）
付記５に記載の非接触型デバイスにおいて、
更に、情報処理回路と、
前記電源電圧が規定電圧以下の間は前記情報処理回路をリセットし続け、前記電源電圧が前記規定電圧を上回ると前記情報処理回路のリセットを解除するリセット解除信号を生成するパワーオンリセット回路と、
前記シャント信号および前記リセット解除信号に応答して、前記電源電圧が前記規定電圧以下の間は前記第１のスイッチ回路および前記第２のスイッチ回路を導通させ、前記電源電圧が前記規定電圧を上回ると前記第１のスイッチ回路および前記第２のスイッチ回路を非導通にし、前記電源電圧が前記目標電圧を上回ると前記第１のスイッチ回路および前記第２のスイッチ回路を導通させ、前記電源電圧が前記目標電圧を下回ると前記第１のスイッチ回路および前記第２のスイッチ回路を非導通にするスイッチ制御回路とを有する
ことを特徴とする非接触型デバイス。        
【０１５６】
（付記７）
温度係数が正の絶対温度比例電圧と温度係数が負の相補的電圧から温度係数の絶対値が前記絶対温度比例電圧より小さい複数のバンドギャップ参照電圧を生成する工程と、
生成された複数のバンドギャップ参照電圧を、出力ノードから出力する工程と、
制御信号に応答して、前記複数のバンドギャップ参照電圧のうちの一部のバンドギャップ参照電圧の生成を停止する工程とを
有するバンドギャップ参照電圧の生成方法。          
【符号の説明】
【０１５７】
２・・・ＩＣカード
４・・・アンテナ
６・・・電源回路
８・・・シャント回路
１０・・・バンドギャップ参照電源回路
１２・・・情報処理回路
１４・・・パワーオンリセット回路
３８・・・絶対温度比例電流生成回路
４０・・・バンドギャップ参照電圧出力回路
５４・・・ミラー電流生成部
５６・・・バンドギャップ参照電圧生成部
５８・・・第２の抵抗
６０ａ,６０ｂ・・・スイッチ回路
８０・・・スイッチ制御回路
Ｎ１・・・接続ノード
Ｎ２・・・出力ノード
【図１】
0005915109.tif 000009
【図２】
0005915109.tif 000010
【図３】
0005915109.tif 000011
【図４】
0005915109.tif 000012
【図５】
0005915109.tif 000013
【図６】
0005915109.tif 000014
【図７】
0005915109.tif 000015
【図８】
0005915109.tif 000016
【図９】
0005915109.tif 000017
【図１０】
0005915109.tif 000018
【図１１】
0005915109.tif 000019
【図１２】
0005915109.tif 000020
【図１３】
0005915109.tif 000021
【図１４】
0005915109.tif 000022
【図１５】
0005915109.tif 000023
【図１６】
0005915109.tif 000024