(57)【特許請求の範囲】
【請求項１】
第１導電型又は第２導電型の低抵抗半導体層と第１導電型のドリフト層とが積層された半導体基板に画定された能動素子部及びゲートパッド部を備える半導体装置であって、
前記能動素子部は、
前記低抵抗半導体層と、
前記低抵抗半導体層上に形成された前記ドリフト層と、
前記ドリフト層の表面に形成された第２導電型のベース領域と、
前記ベース領域の表面に形成された第１導電型の高濃度拡散領域と、
前記高濃度拡散領域と前記ドリフト層とに挟まれた前記ベース領域上においてゲート絶縁層を介して形成されたゲート電極層と、
前記ゲート電極層とは層間絶縁層を介して絶縁された状態で前記高濃度拡散領域及び前記ベース領域の表面に接して形成された第１電極層とを備え、
前記ゲートパッド部は、
前記低抵抗半導体層と、
前記低抵抗半導体層上に形成された前記ドリフト層と、
前記ドリフト層上に、厚さ２００ｎｍ〜５００ｎｍのフィールド絶縁層を介して前記ゲートパッド部の全面にわたって形成された導電体層と、
前記ドリフト層の表面において、前記第１電極層と電気的に接続されている第２導電型不純物拡散領域と、第２導電型不純物非拡散領域とが交互に形成されたゲート発振抑制構造とを備え、
前記能動素子部は、前記ベース領域から下方に張り出すように形成された第２導電型の高濃度張り出し拡散領域をさらに備え、
前記第２導電型不純物拡散領域は、前記高濃度張り出し拡散領域と同一工程で、かつ、前記高濃度張り出し拡散領域と連続するように形成されたものであることを特徴とする
の半導体装置。
【請求項２】
第１導電型又は第２導電型の低抵抗半導体層と第１導電型のドリフト層とが積層された半導体基板に画定された能動素子部及びゲートパッド部を備える半導体装置であって、
前記能動素子部は、
前記低抵抗半導体層と、
前記低抵抗半導体層上に形成された前記ドリフト層と、
前記ドリフト層の表面に形成された第２導電型のベース領域と、
前記ベース領域の表面に形成された第１導電型の高濃度拡散領域と、
前記高濃度拡散領域と前記ドリフト層とに挟まれた前記ベース領域上においてゲート絶縁層を介して形成されたゲート電極層と、
前記ゲート電極層とは層間絶縁層を介して絶縁された状態で前記高濃度拡散領域及び前記ベース領域の表面に接して形成された第１電極層とを備え、
前記ゲートパッド部は、
前記低抵抗半導体層と、
前記低抵抗半導体層上に形成された前記ドリフト層と、
前記ドリフト層上に、厚さ２００ｎｍ〜５００ｎｍのフィールド絶縁層を介して前記ゲートパッド部の全面にわたって形成された導電体層と、
前記ドリフト層の表面において、前記第１電極層と電気的に接続されている第２導電型不純物拡散領域と、第２導電型不純物非拡散領域とが交互に形成されたゲート発振抑制構造とを備え、
前記第２導電型不純物拡散領域は、前記ベース領域と同一工程で、かつ、前記ベース領域と連続するように形成されたものであることを特徴とする半導体装置。
【請求項３】
第１導電型又は第２導電型の低抵抗半導体層と第１導電型のドリフト層とが積層された半導体基板に画定された能動素子部及びゲートパッド部を備える半導体装置であって、
前記能動素子部は、
前記低抵抗半導体層と、
前記低抵抗半導体層上に形成された前記ドリフト層と、
前記ドリフト層の表面に形成された第２導電型のベース領域と、
前記ベース領域の表面に形成された第１導電型の高濃度拡散領域と、
前記高濃度拡散領域と前記ドリフト層とに挟まれた前記ベース領域上においてゲート絶縁層を介して形成されたゲート電極層と、
前記ゲート電極層とは層間絶縁層を介して絶縁された状態で前記高濃度拡散領域及び前記ベース領域の表面に接して形成された第１電極層とを備え、
前記ゲートパッド部は、
前記低抵抗半導体層と、
前記低抵抗半導体層上に形成された前記ドリフト層と、
前記ドリフト層上に、厚さ２００ｎｍ〜５００ｎｍのフィールド絶縁層を介して前記ゲートパッド部の全面にわたって形成された導電体層と、
前記ドリフト層の表面において、前記第１電極層と電気的に接続されている第２導電型不純物拡散領域と、第２導電型不純物非拡散領域とが交互に形成されたゲート発振抑制構造とを備え、
前記第２導電型不純物拡散領域は、前記能動素子部を囲んで形成されるガードリングと同一工程で形成されたものであることを特徴とする半導体装置。
【請求項４】
第１導電型又は第２導電型の低抵抗半導体層と第１導電型のドリフト層とが積層された半導体基板に画定された能動素子部及びゲートパッド部を備える半導体装置であって、
前記能動素子部は、
前記低抵抗半導体層と、
前記低抵抗半導体層上に形成された前記ドリフト層と、
前記ドリフト層の表面に形成された第２導電型のベース領域と、
前記ベース領域を開口し前記ドリフト層に達して形成してなる複数のトレンチと、
前記ベース領域内に配置されるとともに少なくとも一部を前記トレンチの内周面に露出させて形成してなる第１導電型の高濃度拡散領域と、
前記トレンチの内周面に形成してなるゲート絶縁層と、
前記ゲート絶縁層を介して前記トレンチの内部に埋め込まれてなるゲート電極層と、
前記ゲート電極層とは層間絶縁層を介して絶縁された状態で前記高濃度拡散領域及び前記ベース領域の表面に接して形成された第１電極層とを備え、
前記ゲートパッド部は、
前記低抵抗半導体層と、
前記低抵抗半導体層上に形成された前記ドリフト層と、
前記ドリフト層上に、厚さ２００ｎｍ〜５００ｎｍのフィールド絶縁層を介して前記ゲートパッド部の全面にわたって形成された導電体層と、
前記ドリフト層の表面において、前記第１電極層と電気的に接続されている第２導電型不純物拡散領域と、第２導電型不純物非拡散領域とが交互に形成されたゲート発振抑制構造とを備え、
前記第２導電型不純物拡散領域は、前記ベース領域と同一工程で、かつ、前記ベース領域と連続するように形成されたものであることを特徴とする半導体装置。
【請求項５】
第１導電型又は第２導電型の低抵抗半導体層と第１導電型のドリフト層とが積層された半導体基板に画定された能動素子部及びゲートパッド部を備える半導体装置であって、
前記能動素子部は、
前記低抵抗半導体層と、
前記低抵抗半導体層上に形成された前記ドリフト層と、
前記ドリフト層の表面に形成された第２導電型のベース領域と、
前記ベース領域を開口し前記ドリフト層に達して形成してなる複数のトレンチと、
前記ベース領域内に配置されるとともに少なくとも一部を前記トレンチの内周面に露出させて形成してなる第１導電型の高濃度拡散領域と、
前記トレンチの内周面に形成してなるゲート絶縁層と、
前記ゲート絶縁層を介して前記トレンチの内部に埋め込まれてなるゲート電極層と、
前記ゲート電極層とは層間絶縁層を介して絶縁された状態で前記高濃度拡散領域及び前記ベース領域の表面に接して形成された第１電極層とを備え、
前記ゲートパッド部は、
前記低抵抗半導体層と、
前記低抵抗半導体層上に形成された前記ドリフト層と、
前記ドリフト層上に、厚さ２００ｎｍ〜５００ｎｍのフィールド絶縁層を介して前記ゲートパッド部の全面にわたって形成された導電体層と、
前記ドリフト層の表面において、前記第１電極層と電気的に接続されている第２導電型不純物拡散領域と、第２導電型不純物非拡散領域とが交互に形成されたゲート発振抑制構造とを備え、
前記能動素子部は、前記ベース領域から下方に張り出すように形成された第２導電型の高濃度張り出し拡散領域をさらに備え、
前記第２導電型不純物拡散領域は、前記高濃度張り出し拡散領域と同一工程で、かつ、前記高濃度張り出し拡散領域と連続するように形成されたものであることを特徴とする半導体装置。
【請求項６】
第１導電型又は第２導電型の低抵抗半導体層と第１導電型のドリフト層とが積層された半導体基板に画定された能動素子部及びゲートパッド部を備える半導体装置であって、
前記能動素子部は、
前記低抵抗半導体層と、
前記低抵抗半導体層上に形成された前記ドリフト層と、
前記ドリフト層の表面に形成された第２導電型のベース領域と、
前記ベース領域の表面に形成された第１導電型の高濃度拡散領域と、
前記高濃度拡散領域と前記ドリフト層とに挟まれた前記ベース領域上においてゲート絶縁層を介して形成されたゲート電極層と、
前記ゲート電極層とは層間絶縁層を介して絶縁された状態で前記高濃度拡散領域及び前記ベース領域の表面に接して形成された第１電極層とを備え、
前記ゲートパッド部は、
前記低抵抗半導体層と、
前記低抵抗半導体層上に形成された前記ドリフト層と、
前記ドリフト層上に、厚さ２００ｎｍ〜５００ｎｍのフィールド絶縁層を介して前記ゲートパッド部の全面にわたって形成された導電体層と、
前記ドリフト層の表面において、前記第１電極層と電気的に接続されている第２導電型不純物拡散領域と、第２導電型不純物非拡散領域とが交互に形成されたゲート発振抑制構造とを備え、
前記導電体層は、前記フィールド絶縁層と、前記フィールド絶縁層の上方に形成されたゲートパッド用電極層との間に形成されたポリシリコン層であり、
前記ゲートパッド用電極層と前記ゲート電極層とを連結するゲートフィンガー部においても、前記ドリフト層の表面において、前記第１電極層と電気的に接続されている第２導電型不純物拡散領域と、第２導電型不純物非拡散領域とが交互に形成されたゲート発振抑制構造を備えることを特徴とする半導体装置。
【請求項７】
第１導電型又は第２導電型の低抵抗半導体層と第１導電型のドリフト層とが積層された半導体基板に画定された能動素子部及びゲートパッド部を備える半導体装置であって、
前記能動素子部は、
前記低抵抗半導体層と、
前記低抵抗半導体層上に形成された前記ドリフト層と、
前記ドリフト層の表面に形成された第２導電型のベース領域と、
前記ベース領域を開口し前記ドリフト層に達して形成してなる複数のトレンチと、
前記ベース領域内に配置されるとともに少なくとも一部を前記トレンチの内周面に露出させて形成してなる第１導電型の高濃度拡散領域と、
前記トレンチの内周面に形成してなるゲート絶縁層と、
前記ゲート絶縁層を介して前記トレンチの内部に埋め込まれてなるゲート電極層と、
前記ゲート電極層とは層間絶縁層を介して絶縁された状態で前記高濃度拡散領域及び前記ベース領域の表面に接して形成された第１電極層とを備え、
前記ゲートパッド部は、
前記低抵抗半導体層と、
前記低抵抗半導体層上に形成された前記ドリフト層と、
前記ドリフト層上に、厚さ２００ｎｍ〜５００ｎｍのフィールド絶縁層を介して前記ゲートパッド部の全面にわたって形成された導電体層と、
前記ドリフト層の表面において、前記第１電極層と電気的に接続されている第２導電型不純物拡散領域と、第２導電型不純物非拡散領域とが交互に形成されたゲート発振抑制構造とを備え、
前記導電体層は、前記フィールド絶縁層と、前記フィールド絶縁層の上方に形成されたゲートパッド用電極層との間に形成されたポリシリコン層であり、
前記ゲートパッド用電極層と前記ゲート電極層とを連結するゲートフィンガー部においても、前記ドリフト層の表面において、前記第１電極層と電気的に接続されている第２導電型不純物拡散領域と、第２導電型不純物非拡散領域とが交互に形成されたゲート発振抑制構造を備えることを特徴とする半導体装置。
【請求項８】
第１導電型又は第２導電型の低抵抗半導体層と第１導電型のドリフト層とが積層された半導体基板に画定された能動素子部及びゲートパッド部を備える半導体装置であって、
前記能動素子部は、
前記低抵抗半導体層と、
前記低抵抗半導体層上に形成された前記ドリフト層と、
前記ドリフト層の表面に形成された第２導電型のベース領域と、
前記ベース領域の表面に形成された第１導電型の高濃度拡散領域と、
前記高濃度拡散領域と前記ドリフト層とに挟まれた前記ベース領域上においてゲート絶縁層を介して形成されたゲート電極層と、
前記ゲート電極層とは層間絶縁層を介して絶縁された状態で前記高濃度拡散領域及び前記ベース領域の表面に接して形成された第１電極層とを備え、
前記ゲートパッド部は、
前記低抵抗半導体層と、
前記低抵抗半導体層上に形成された前記ドリフト層と、
前記ドリフト層上に、厚さ２００ｎｍ〜５００ｎｍのフィールド絶縁層を介して前記ゲートパッド部の全面にわたって形成された導電体層と、
前記ドリフト層の表面において、前記第１電極層と電気的に接続されている第２導電型不純物拡散領域と、第２導電型不純物非拡散領域とが交互に形成されたゲート発振抑制構造とを備え、
前記導電体層は、前記フィールド絶縁層上に形成されたゲートパッド用電極層であり、
前記ゲートパッド用電極層と前記ゲート電極層とを連結するゲートフィンガー部においても、前記ドリフト層の表面において、前記第１電極層と電気的に接続されている第２導電型不純物拡散領域と、第２導電型不純物非拡散領域とが交互に形成されたゲート発振抑制構造を備えることを特徴とする半導体装置。
【請求項９】
第１導電型又は第２導電型の低抵抗半導体層と第１導電型のドリフト層とが積層された半導体基板に画定された能動素子部及びゲートパッド部を備える半導体装置であって、
前記能動素子部は、
前記低抵抗半導体層と、
前記低抵抗半導体層上に形成された前記ドリフト層と、
前記ドリフト層の表面に形成された第２導電型のベース領域と、
前記ベース領域を開口し前記ドリフト層に達して形成してなる複数のトレンチと、
前記ベース領域内に配置されるとともに少なくとも一部を前記トレンチの内周面に露出させて形成してなる第１導電型の高濃度拡散領域と、
前記トレンチの内周面に形成してなるゲート絶縁層と、
前記ゲート絶縁層を介して前記トレンチの内部に埋め込まれてなるゲート電極層と、
前記ゲート電極層とは層間絶縁層を介して絶縁された状態で前記高濃度拡散領域及び前記ベース領域の表面に接して形成された第１電極層とを備え、
前記ゲートパッド部は、
前記低抵抗半導体層と、
前記低抵抗半導体層上に形成された前記ドリフト層と、
前記ドリフト層上に、厚さ２００ｎｍ〜５００ｎｍのフィールド絶縁層を介して前記ゲートパッド部の全面にわたって形成された導電体層と、
前記ドリフト層の表面において、前記第１電極層と電気的に接続されている第２導電型不純物拡散領域と、第２導電型不純物非拡散領域とが交互に形成されたゲート発振抑制構造とを備え、
前記導電体層は、前記フィールド絶縁層上に形成されたゲートパッド用電極層であり、
前記ゲートパッド用電極層と前記ゲート電極層とを連結するゲートフィンガー部においても、前記ドリフト層の表面において、前記第１電極層と電気的に接続されている第２導電型不純物拡散領域と、第２導電型不純物非拡散領域とが交互に形成されたゲート発振抑制構造を備えることを特徴とする半導体装置。
【請求項１０】
請求項６〜９のいずれかに記載の半導体装置において、
前記フィールド絶縁層が前記ゲート絶縁層よりも厚いことを特徴とする半導体装置。
【請求項１１】
請求項６〜１０のいずれかに記載の半導体装置において、
前記導電体層は、前記ゲートパッド用電極層と前記ゲート電極層とを連結するゲートフィンガー部を介して前記ゲート電極層と電気的に接続されており、かつ、前記ゲートフィンガー部を介さずに前記ゲート電極層と直接接続されている箇所を有しないことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
従来、ドレイン層（低抵抗半導体層）とドリフト層とが積層された半導体基板に画定された能動素子部及びゲートパッド部を備える半導体装置が知られている（例えば、特許文献１の図２３参照。）。図３２は、従来の半導体装置８００を説明するために示す図である。図３２（ａ）は半導体装置８００の要部を示す平面図であり、図３２（ｂ）は図３２（ａ）のＸ−Ｘ断面図である。【０００３】
従来の半導体装置８００は、図３２に示すように、ｎ＋ドレイン層５１とｎ−ドリフト層５２とが積層された半導体基板に画定された能動素子部及びゲートパッド部を備える半導体装置である。そして、能動素子部は、図３２（ｂ）に示すように、ｎ＋ドレイン層５１と、ｎ−ドリフト層５２と、ｎ−ドリフト層５２の表面に形成されたｐベース領域５３と、ｐベース領域５３の表面に形成されたｎ＋ソース領域５４と、ｎ＋ソース領域５４とｎ−ドリフト層５２とに挟まれたｐベース領域５３上にゲート絶縁膜５６を介して設けられたゲート電極５７と、ゲート電極５７とは層間絶縁膜５８を介して絶縁された状態でｎ＋ソース領域５４及びｐベース領域５３の表面に接して設けられたソース電極６１とを備える。【０００４】
また、ゲートパッド部は、図３２（ｂ）に示すように、ｎ＋ドレイン層５１と、ｎ−ドリフト層５２と、ｎ−ドリフト層５２上に層間絶縁膜７２を介してゲートパッド部の全面にわたって形成されたポリシリコン膜からなる導電体７３と、導電体７３上に形成されたゲートパッド用電極６２と、ゲートパッド部の全面にわたってｎ−ドリフト層５２の表面に形成されたｐ領域７１を備える。なお、図３２中、符号５５はｐ＋ウェル領域を示し、符号５９はソースコンタクトホール５９を示し、符号６０はドレイン電極を示し、符号７０はポリシリコン膜を示し、符号７４はｐ領域コンタクトホールを示す。【０００５】
従来の半導体装置８００によれば、ゲートパッド部においては、ｎ−ドリフト層５２の表面において、ゲートパッド部の全面にわたってｐ領域７１が形成されていることから、逆バイアス時にはｎ−ドリフト層５２中の空乏層がゲートパッド部の全面においてｎ＋ドレイン層５１に向かって伸長することで、高耐圧の半導体装置を構成することが可能となる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−１５０３４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、従来の半導体装置８００においては、近年のスイッチング速度の高速化やセルの微細化によりスイッチオフ時におけるゲート発振現象（後述する図３０（ｃ）参照。）が問題となってきていることから、ゲート・ドレイン間に容量及び抵抗を外付けすることにより、スイッチオフ時におけるゲート発振現象を抑止することが行われている。
しかしながら、ゲート・ドレイン間に容量及び抵抗を外付けすることは、外付けするディスクリート部品の増加やディスクリート部品を外付けする工程の増加などのため、好ましくない。【０００８】
そこで、本発明は、上記した事情に鑑みてなされたものであり、ゲート・ドレイン間に容量及び抵抗を外付けすることなく、スイッチオフ時におけるゲート発振現象を抑止することが可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
［１］本発明の半導体装置は、第１導電型又は第２導電型の低抵抗半導体層と第１導電型のドリフト層とが積層された半導体基板に画定された能動素子部及びゲートパッド部を備える半導体装置であって、前記能動素子部は、前記低抵抗半導体層と、前記低抵抗半導体層上に形成された前記ドリフト層と、前記ドリフト層の表面に形成された第２導電型のベース領域と、前記ベース領域の表面に形成された第１導電型の高濃度拡散領域と、前記高濃度拡散領域と前記ドリフト層とに挟まれた前記ベース領域上においてゲート絶縁層を介して形成されたゲート電極層と、前記ゲート電極層とは層間絶縁層を介して絶縁された状態で前記高濃度拡散領域及び前記ベース領域の表面に接して形成された第１電極層とを備え、前記ゲートパッド部は、前記低抵抗半導体層と、前記低抵抗半導体層上に形成された前記ドリフト層と、前記ドリフト層上に、フィールド絶縁層を介して前記ゲートパッド部の全面にわたって形成された導電体層と、前記ドリフト層の表面において、前記第１電極層と電気的に接続されている第２導電型不純物拡散領域と、第２導電型不純物非拡散領域とが交互に形成されたゲート発振抑制構造とを備えることを特徴とする。【００１０】
［２］本発明の半導体装置は、第１導電型又は第２導電型の低抵抗半導体層と第１導電型のドリフト層とが積層された半導体基板に画定された能動素子部及びゲートパッド部を備える半導体装置であって、前記能動素子部は、前記低抵抗半導体層と、前記低抵抗半導体層上に形成された前記ドリフト層と、前記ドリフト層の表面に形成された第２導電型のベース領域と、前記ベース領域を開口し前記ドリフト層に達して形成してなる複数のトレンチと、前記ベース領域内に配置されるとともに少なくとも一部を前記トレンチの内周面に露出させて形成してなる第１導電型の高濃度拡散領域と、前記トレンチの内周面に形成してなるゲート絶縁層と、前記ゲート絶縁層を介して前記トレンチの内部に埋め込まれてなるゲート電極層と、前記ゲート電極層とは層間絶縁層を介して絶縁された状態で前記高濃度拡散領域及び前記ベース領域の表面に接して形成された第１電極層とを備え、前記ゲートパッド部は、前記低抵抗半導体層と、前記低抵抗半導体層上に形成された前記ドリフト層と、前記ドリフト層上に、フィールド絶縁層を介して前記ゲートパッド部の全面にわたって形成された導電体層と、前記ドリフト層の表面において、前記第１電極層と電気的に接続されている第２導電型不純物拡散領域と、第２導電型不純物非拡散領域とが交互に形成されたゲート発振抑制構造とを備えることを特徴とする。【００１１】
［３］本発明の半導体装置においては、前記フィールド絶縁層が前記ゲート絶縁層よりも厚いことが好ましい。【００１２】
［４］本発明の半導体装置においては、前記導電体層は、前記フィールド絶縁層と、前記フィールド絶縁層の上方に形成されたゲートパッド用電極層との間に形成されたポリシリコン層であることが好ましい。【００１３】
［５］本発明の半導体装置においては、前記導電体層は、前記フィールド絶縁層上に形成されたゲートパッド用電極層であることが好ましい。【００１４】
［６］本発明の半導体装置においては、前記導電体層は、前記ゲートパッド用電極層と前記ゲート電極層とを連結するゲートフィンガー部を介して前記ゲート電極層と電気的に接続されており、かつ、前記ゲートフィンガー部を介さずに前記ゲート電極層と直接接続されている箇所を有しないことが好ましい。【００１５】
［７］本発明の半導体装置において、前記ゲートパッド部に隣接するセルにおいては、前記ゲートパッド部側の前記高濃度拡散領域が削除された構造を有することが好ましい。【００１６】
［８］本発明の半導体装置において、前記ゲートパッド部に隣接するトレンチにおいては、前記ゲートパッド部側の前記高濃度拡散領域が削除された構造を有することが好ましい。【００１７】
［９］本発明の半導体装置においては、前記能動素子部は、前記ベース領域から下方に張り出すように形成された第２導電型の高濃度張り出し拡散領域をさらに備え、前記第２導電型不純物拡散領域は、前記高濃度張り出し拡散領域と同一工程で、かつ、前記高濃度張り出し拡散領域と連続するように形成されたものであることが好ましい。【００１８】
［１０］本発明の半導体装置においては、前記第２導電型不純物拡散領域は、前記ベース領域と同一工程で、かつ、前記ベース領域と連続するように形成されたものであることが好ましい。【００１９】
［１１］本発明の半導体装置においては、前記能動素子部は、前記ベース領域から下方に張り出すように形成された第２導電型の低濃度張り出し拡散領域をさらに備え、前記第２導電型不純物拡散領域は、前記低濃度張り出し拡散領域と同一工程で、かつ、前記低濃度張り出し拡散領域と連続するように形成されたものであることが好ましい。【００２０】
［１２］本発明の半導体装置においては、前記第２導電型不純物拡散領域は、前記能動素子部を囲んで形成されるガードリングと同一工程で形成されたものであることが好ましい。【００２１】
［１３］本発明の半導体装置においては、前記第２導電型不純物拡散領域は、前記ベース領域と同一工程で、かつ、前記ベース領域と連続するように形成されたものであることが好ましい。【００２２】
［１４］本発明の半導体装置においては、前記能動素子部は、前記ベース領域から下方に張り出すように形成された第２導電型の高濃度張り出し拡散領域をさらに備え、前記第２導電型不純物拡散領域は、前記高濃度張り出し拡散領域と同一工程で、かつ、前記高濃度張り出し拡散領域と連続するように形成されたものであることが好ましい。【００２３】
［１５］本発明の半導体装置において、前記ゲートパッド部においては、前記第２導電型不純物非拡散領域がストライプ状に形成されてなることが好ましい。【００２４】
［１６］本発明の半導体装置において、前記ゲートパッド部においては、前記第２導電型不純物非拡散領域がアイランド状に形成されてなることが好ましい。【００２５】
［１７］本発明の半導体装置においては、前記第２導電型不純物拡散領域は、内部に第１導電型の半導体領域を有しないことが好ましい。【００２６】
［１８］本発明の半導体装置においては、前記ゲートパッド用電極層と前記ゲート電極層とを連結するゲートフィンガー部においても、前記ドリフト層の表面において、前記第１電極層と電気的に接続されている第２導電型不純物拡散領域と、第２導電型不純物非拡散領域とが交互に形成されたゲート発振抑制構造を備えることが好ましい。【００２７】
本発明の半導体装置において、「ある領域が当該ある領域とは別の領域と連続するように形成されている」とは、「ある領域」が「当該ある領域とは別の領域」と他の層を介さずに直接繋がって形成されていることを意味するものとする。
【発明の効果】
【００２８】
ところで、従来の半導体装置８００においては、ゲート・ドレイン間容量は、能動素子部に形成されるコンデンサＣ０の容量に、ゲートパッド部に形成されるコンデンサＣ１の容量が付加された値となる（後述する図３（ｂ）の半導体装置１００Ａ参照。）。このうち、ゲートパッド部に形成されるコンデンサＣ１は、「『一方電極としての導電体層（図３ではポリシリコン層１３６）』、『誘電体としてのフィールド絶縁層１３４及びｐ＋型拡散領域１５８』並びに『他方電極としてのドリフト層１１４』」が積層された構造を有する。【００２９】
一方、本発明の半導体装置においても、ゲート・ドレイン間容量は、能動素子部（ＭＯＳＦＥＴ部）に形成されるコンデンサＣ０の容量に、ゲートパッド部に形成されるコンデンサＣ２，Ｃ３の容量が付加された値となる（後述する図３（ａ）の半導体装置１００参照。）。このうち、コンデンサＣ２は、ドリフト層の表面において第２導電型不純物拡散領域（図３（ａ）ではｐ＋型拡散領域１３２ａ）が形成されている領域に形成されたコンデンサであって、「『一方電極としての導電体層（図３ではポリシリコン層１３６）』、『誘電体としてのフィールド絶縁層（図３（ａ）ではフィールド絶縁層１３４）及び第２導電型不純物拡散領域（図３（ａ）ではｐ＋型拡散領域１３２ａ）』並びに『他方電極としてのドリフト層（図３（ａ）ではドリフト層１１４）』」からなるコンデンサである。また、コンデンサＣ３は、ドリフト層の表面において第２導電型不純物非拡散領域（図３（ａ）ではｐ型不純物非拡散領域１３２ｂ)に形成されたコンデンサであって、「『一方電極としての導電体層（図３（ａ）ではポリシリコン層１３６）』、『誘電体としてのフィールド絶縁層（図３（ａ）ではフィールド絶縁層１３４）』及び『他方電極としてのドリフト層(図３（ａ）ではドリフト層１１４）』」からなるコンデンサである。【００３０】
そして、本発明の半導体装置においては通常、フィールド絶縁層が従来の半導体装置におけるｐ領域７１（図３２（ｂ））やｐ＋型拡散領域１５８（図３（ｂ））よりも極めて薄く形成されていることから（フィールド絶縁層：２００ｎｍ〜５００ｎｍ、ｐ領域７１やｐ＋型拡散領域１５８：２．４μｍ〜８．０μｍ）、コンデンサＣ１，Ｃ２，Ｃ３のうち、コンデンサＣ３の容量が極めて大きくなり、その結果、本発明の半導体装置のゲート・ドレイン間容量Ｃｒｓｓは、従来の半導体装置のゲート・ドレイン間容量Ｃｒｓｓよりも大きくなる。【００３１】
また、本発明の半導体装置においては、ドリフト層の表面において隣接する第２導電型不純物拡散領域に挟まれた狭い領域（第２導電型不純物非拡散領域）が電流経路となることから（後述する図３（ａ）参照。）、また、当該電流経路は、スイッチオフ時において、第２導電型不純物拡散領域からドリフト層側に空乏層が拡がる結果、より一層狭く、かつ、より一層長くなり、そして最終的には空乏化することから（後述する図４参照。）、上述した狭い領域の部分に比較的大きな抵抗値を有する抵抗（後述する図３（ａ）の抵抗Ｒ３参照。）が形成されることとなる。【００３２】
その結果、本発明の半導体装置によれば、ゲート・ドレイン間に大きな容量と抵抗を作り込むことができることから、ゲート・ドレイン間に容量及び抵抗を外付けすることなく、スイッチオフ時におけるゲート発振現象を抑止することが可能となる。【００３３】
また、本発明の半導体装置によれば、ゲートパッド部においては、ドリフト層の表面において、第１電極層と電気的に接続されている第２導電型不純物拡散領域と、第２導電型不純物非拡散領域とが交互に形成されたゲート発振抑制構造が形成されていることから、後述する図４（ａ）〜図４（ｄ）に示すように、逆バイアス時には互いの空乏層が横方向に伸びて接触しながらゲートパッド部の全面において低抵抗半導体層１１２に向かって伸長することで、従来の半導体装置８００の場合と同様に、高耐圧の半導体装置を構成することが可能となる。【００３４】
なお、従来の半導体装置８００においては、ゲートパッド部の全面にわたってｐ領域７１が形成されていることから、ｐｎ接合面積が大きく、スイッチオフ時に注入されるキャリア量も多くなるため、逆回復期間ｔｒｒが長くなるとともに、逆回復ピーク電流ＩＲＰが大きくなるという問題点もある。これに対して、本発明の半導体装置によれば、ゲートパッド部においては、ドリフト層の表面において、第１電極層と電気的に接続されている第２導電型不純物拡散領域と、第２導電型不純物非拡散領域とが交互に形成されたゲート発振抑制構造が形成されていることから、ｐｎ接合面積が小さく、スイッチオフ時に注入されるキャリア量も小さくなるため、逆回復期間ｔｒｒが短くなるとともに、逆回復ピーク電流ＩＲＰが小さくなるという効果も得られる。【００３５】
なお、特許文献１には、ゲートパッド部にもＭＯＳＦＥＴのセルを作り込んだ半導体装置が開示されている（特許文献１の図１参照。）。このような半導体装置を従来第２の半導体装置ということとする。従来第２の半導体装置によっても、従来の半導体装置８００の場合よりも、ゲート・ドレイン間容量の大きな半導体装置を構成することが可能になると考えられる。【００３６】
しかしながら、従来第２の半導体装置においては通常、ゲート絶縁層を介してゲート電極層と対向しているドリフト領域の面積割合が小さいことから、本発明の半導体装置よりも、ゲート・ドレイン間容量を大きくする効果は小さく、実際上、スイッチオフ時におけるゲート発振現象を抑止する効果は小さい。【００３７】
また、従来第２の半導体装置においては、ゲートパッド部のＭＯＳＦＥＴは能動素子部のＭＯＳＦＥＴと並列して同じ動作を行うことから、スイッチオフ時におけるゲート発振現象の抑止効果は得られない。【００３８】
また、従来第２の半導体装置においては、ゲートパッド部直下の領域でアバランシェ降伏が起こったとき、ゲートパッド部直下の領域から能動素子部のソース電極層まで長い距離をアバランシェ電流が流れることとなることから、ゲートパッド部周辺端において寄生トランジスタを動作させ易く、ＭＯＳＦＥＴを破壊させてしまう恐れがある。【００３９】
なお、ゲートパッド部の下部にリング状にｐウェル層が形成された半導体装置が知られている（例えば、特開平５−１６７０７０号公報参照。）。このような半導体装置を従来第３の半導体装置９００ということとする。図３３は、従来第３の半導体装置９００の断面図である。【００４０】
従来第３の半導体装置９００は、図３３に示すように、ｎ＋ドレイン層（図示せず）とｎ−ドリフト層９０１とが積層された半導体基板に画定された能動素子部及びゲートパッド部を備える半導体装置である。そして、能動素子部は、図３３に示すように、ｎ＋ドレイン層（図示せず）と、ｎ−ドリフト層９０１と、ｎ−ドリフト層９０１の表面に形成されたｐベース領域９０２と、ｐベース領域９０２の表面に形成されたｎ＋ソース領域９０３と、ｎ＋ソース領域９０３とｎ−ドリフト層９０１とに挟まれたｐベース領域９０２上にゲート絶縁膜９０４を介して設けられたゲート電極９０５と、ゲート電極９０５とは層間絶縁膜９０６を介して絶縁された状態でｎ＋ソース領域９０３及びｐベース領域９０２の表面に接して設けられたソース電極９０８とを備える。【００４１】
また、ゲートパッド部は、図３３に示すように、ｎ＋ドレイン層（図示せず）と、ｎ−ドリフト層９０１と、ｎ−ドリフト層９０１上にフィールド絶縁層９１０を介してゲートパッド部の全面にわたって形成されたポリシリコン膜からなる導電体９１１と、導電体９１１上に形成されたゲートパッド用電極９０７と、ゲートパッド部の下部にリング状に形成されたｐウェル層９１９とを備える。【００４２】
しかしながら、従来第３の半導体装置９００は、従来の半導体装置（従来の半導体装置８００、又は、特開平５−１６７０７０号公報の図３に記載の半導体装置）よりも、スイッチオフ時における破壊耐量を大きくするために、ゲートパッド部下の寄生ダイオードの容量を小さくしている。また、従来第３の半導体装置９００においては、ゲートパッド部の中央部分にはｐウェル層９１９が形成されていないことから、ゲートパッド部の中央部分に形成される抵抗Ｒ３の値は小さくなる。このため、従来第３の半導体装置９００においては、本発明のように、スイッチオフ時におけるゲート発振現象を抑止することはできない。【００４３】
また、従来第３の半導体装置９００においては、ゲートパッド部の下部にリング状にｐウェル層９１９を形成したものである、すなわち、ゲートパッド部の中央部分にはｐウェル層９１９が形成されていないことから（後述する図５（ｂ）参照。）、逆バイアス時にゲートパッド部下の空乏層の拡がりを安定にすると言う効果が小さくなるという問題も生ずる。【００４４】
これに対して、本発明の半導体装置によれば、ドリフト層の表面において、第１電極層と電気的に接続されている第２導電型不純物拡散領域と、第２導電型不純物非拡散領域とが交互に形成されたゲート発振抑制構造を備えるため、このような従来第３の半導体装置９００が有する問題は発生しない。【００４５】
また、従来第３の半導体装置９００においては、ゲートパッド部の下部に形成されたｐウェル層９１９は、ソース電極と接続されていないことから、ｐウェル層９１９が形成されていない領域においては逆バイアス時に空乏層が伸長しないために電界強度が小さくならずに耐圧が低下する。【００４６】
これに対して、本発明の半導体装置によれば、ドリフト層の表面において、第１電極層と電気的に接続されている第２導電型不純物拡散領域と、第２導電型不純物非拡散領域とが交互に形成されたゲート発振抑制構造を備えることから、このような問題は発生しない。
【図面の簡単な説明】
【００４７】
【図１】実施形態１に係る半導体装置１００を説明するために示す図である。
【図２】実施形態１に係る半導体装置１００を説明するために示す図である。
【図３】実施形態１に係る半導体装置１００の効果を説明するために示す図である。
【図４】実施形態１に係る半導体装置１００の効果を説明するために示す図である。
【図５】実施形態１に係る半導体装置１００の効果を説明するために示す図である。
【図６】実施形態１に係る半導体装置の製造方法を説明するために示す図である。
【図７】実施形態１に係る半導体装置の製造方法を説明するために示す図である。
【図８】実施形態１に係る半導体装置の製造方法を説明するために示す図である。
【図９】実施形態１に係る半導体装置の製造方法を説明するために示す図である。
【図１０】実施形態１に係る半導体装置の製造方法を説明するために示す図である。
【図１１】実施形態２に係る半導体装置１００ａを説明するために示す図である。
【図１２】実施形態３に係る半導体装置１００ｂを説明するために示す図である。
【図１３】実施形態４に係る半導体装置１００ｃを説明するために示す図である。
【図１４】実施形態５に係る半導体装置１００ｄを説明するために示す図である。
【図１５】実施形態６に係る半導体装置１００ｅの断面図である。
【図１６】実施形態７に係る半導体装置１００ｆの断面図である。
【図１７】実施形態８に係る半導体装置１００ｇを説明するために示す図である。
【図１８】実施形態９に係る半導体装置１００ｈの断面図である。
【図１９】実施形態１０に係る半導体装置１００ｉの断面図である。
【図２０】実施形態１１に係る半導体装置１００ｊの断面図である。
【図２１】実施形態１１に係る半導体装置の製造方法を説明するために示す図である。
【図２２】実施形態１２に係る半導体装置１００ｋの断面図である。
【図２３】実施形態１３に係る半導体装置２００の断面図である。
【図２４】実施形態１４に係る半導体装置２００ａの断面図である。
【図２５】実施形態１５に係る半導体装置２００ｂの断面図である。
【図２６】実施形態１６に係る半導体装置３００の断面図である。
【図２７】実施形態１７に係る半導体装置１００ｌを説明するために示す図である。
【図２８】試験例１及び２に用いる半導体装置１００ｉ，１００Ｃの断面図である。
【図２９】試験例１の評価結果を説明するために示す図である。
【図３０】試験例２における評価方法及び評価結果を説明するために示す図である。
【図３１】変形例に係る半導体装置１００ｍの平面図である。
【図３２】従来の半導体装置８００を説明するために示す図である。
【図３３】従来の半導体装置９００を説明するために示す図である。
【発明を実施するための形態】
【００４８】
以下、本発明の半導体装置について、図に示す実施形態に基づいて説明する。
【００４９】
［実施形態１］
１．実施形態１に係る半導体装置１００
図１及び図２は、実施形態１に係る半導体装置１００を説明するために示す図である。図１（ａ）は半導体装置１００の平面図であり、図１（ｂ）は図１（ａ）のＡ１−Ａ１断面図である。図２（ａ）は半導体装置１００の平面図であり、図２（ｂ）は図２（ａ）のＡ２−Ａ２断面図である。なお、図１（ａ）においては、ｐ＋型張り出し拡散領域１１８、ｐ＋型拡散領域１３２ａ，１６２、ｐ型不純物非拡散領域１３２ｂ、ゲート発振抑制構造１３２及びソース電極層１２８の輪郭線（一点鎖線）のみを示す。また、図２（ａ）においては、ポリシリコン層１３６及びソース電極層１２８の輪郭線（一点鎖線）のみを示す。また、図１（ａ）においてはｐ＋型張り出し拡散領域１１８及びｐ＋型拡散領域１３２ａ，１６２をドット模様で示し、図１（ｂ）においてはｐ＋型張り出し拡散領域１１８及びｐ＋型拡散領域１３２ａを白抜き模様で示す。図１（ｂ）及び図２（ｂ）中、符号１３０はドレイン電極層を示す。
【００５０】
実施形態１に係る半導体装置１００は、図１に示すように、ｎ＋型の低抵抗半導体層１１２とｎ−型のドリフト層１１４とが積層された半導体基板１１０に画定された、ＭＯＳＦＥＴ部（本発明の能動素子部に相当）、ゲートパッド部及びゲートフィンガー部を備える半導体装置（パワーＭＯＳＦＥＴ）である。
【００５１】
ＭＯＳＦＥＴ部は、図１（ｂ）に示すように、低抵抗半導体層１１２と、低抵抗半導体層１１２上に形成されたドリフト層１１４と、ドリフト層１１４の表面に形成されたｐ型のベース領域１１６と、ベース領域１１６の表面に形成されたｎ＋型のソース領域（高濃度拡散領域）１２０と、ソース領域１２０とドリフト層１１４とに挟まれたベース領域１１６上においてゲート絶縁層１２２を介して形成されたゲート電極層１２４と、ゲート電極層１２４とは層間絶縁層１２６を介して絶縁された状態でソース領域１２０及びベース領域１１６の表面に接して形成されたソース電極層（本発明の第１電極層に相当）１２８とを備える。
【００５２】
ゲートパッド部は、図１（ｂ）に示すように、低抵抗半導体層１１２と、低抵抗半導体層１１２上に形成されたドリフト層１１４と、ドリフト層１１４上に、フィールド絶縁層１３４を介してゲートパッド部の全面にわたって形成された導電体層としてのポリシリコン層１３６と、ドリフト層１１４の表面において、ソース電極層１２８と電気的に接続されているｐ＋型拡散領域（本発明の第２導電型不純物拡散領域に相当）１３２ａと、ｎ−型のｐ型不純物非拡散領域（本発明の第２導電型不純物非拡散領域に相当）１３２ｂとが交互に形成されたゲート発振抑制構造１３２とを備える。ｐ＋型拡散領域１３２ａは、後述するｐ＋型拡散領域１６２及びｐ＋型張り出し拡散領域１１８を介してソース電極層１２８と電気的に接続されている。
【００５３】
なお、実施形態１及び後述する実施形態２〜１７において、ｐ＋型拡散領域、ｐ型拡散領域及びｐ−型拡散領域が第２導電型不純物拡散領域に相当するものであり、ｐ型不純物非拡散領域が第２導電型不純物非拡散領域に相当するものである。
【００５４】
ゲートフィンガー部は、図２（ｂ）に示すように、低抵抗半導体層１１２と、低抵抗半導体層１１２上に形成されたドリフト層１１４と、ドリフト層１１４上に、フィールド絶縁層１３４を介してゲートフィンガー部の全面にわたって形成されたポリシリコン層１３６と、ドリフト層１１４の表面全域に形成されたｐ＋型拡散領域（第２導電型不純物拡散領域）１６２とを備える。ｐ＋型拡散領域１６２は、ｐ＋型張り出し拡散領域１１８を介してソース電極層１２８と電気的に接続されている。
【００５５】
実施形態１に係る半導体装置１００においては、図１（ｂ）に示すように、ゲートパッド部において、ポリシリコン層１３６上に層間絶縁層１２６が形成されており、層間絶縁層１２６上にゲートパッド用電極層１３８が形成されている。ポリシリコン層１３６とゲートパッド用電極層１３８とは、層間絶縁層１２６に設けられているスルーホール１４０を介して電気的に接続されている。
【００５６】
実施形態１に係る半導体装置１００においては、図２（ｂ）に示すように、ゲートフィンガー部において、ポリシリコン層１３６上に層間絶縁層１２６が形成されており、層間絶縁層１２６上にゲートフィンガー用配線層１４２が形成されている。ポリシリコン層１３６とゲートフィンガー用配線層１４２とは、層間絶縁層１２６に設けられているスルーホール１４０を介して電気的に接続されている。
【００５７】
実施形態１に係る半導体装置１００においては、ポリシリコン層１３６は、ゲートパッド用電極層１３８とゲート電極層１２４とを連結するゲートフィンガー部を介してゲート電極層１２４と電気的に接続されており、かつ、ゲートフィンガー部を介さずにゲート電極層１２４と直接接続されている箇所を有しない。
【００５８】
実施形態１に係る半導体装置１００において、ゲートパッド部においては、ｐ型不純物非拡散領域１３２ｂがストライプ状に形成されてなる。また、ｐ＋型拡散領域１３２ａがｐ型不純物非拡散領域１３２ｂを囲むように、両端が連結されたストライプ状に形成されている。
【００５９】
実施形態１に係る半導体装置１００において、ゲートパッド部に隣接するセルにおいては、ゲートパッド部側のソース領域１２０が削除された構造を有する（後述する図５における符号Ｂで示す部分参照。）。
【００６０】
実施形態１に係る半導体装置１００においては、ＭＯＳＦＥＴ部は、ベース領域１１６から下方に（深い方向に）張り出すように形成されたｐ＋型張り出し拡散領域１１８をさらに備える。ゲートパッド部のｐ＋型拡散領域１３２ａは、ＭＯＳＦＥＴ部のｐ＋型張り出し拡散領域１１８及びゲートフィンガー部のｐ＋型拡散領域１６２と同一工程で、かつ、ＭＯＳＦＥＴ部のｐ＋型張り出し拡散領域１１８及びゲートフィンガー部のｐ＋型拡散領域１６２と連続するように形成されたものである。
【００６１】
実施形態１に係る半導体装置１００においては、ｐ＋型拡散領域１３２ａは、内部にｎ型の半導体領域を有しない。
【００６２】
また、実施形態１に係る半導体装置１００においては、ゲートパッド部において導電体層としてのポリシリコン層１３６がフィールド絶縁層１３４を介してドリフト層１１４に対向する部分が占める面積のゲートパッド部全体の面積に対する割合が、ＭＯＳＦＥＴ部においてゲート電極層１２４がゲート絶縁層１２２を介してドリフト層１１４に対向する部分が占める面積のＭＯＳＦＥＴ部全体の面積に対する割合よりも大きい。
【００６３】
低抵抗半導体層１１２の厚さは１００μｍ〜４００μｍであり、低抵抗半導体層１１２不純物濃度は１×１０１９ｃｍ−３〜１×１０２０ｃｍ−３である。ドリフト層１１４の厚さは５μｍ〜５０μｍであり、ドリフト層１１４の不純物濃度は１×１０１４ｃｍ−３〜１×１０１６ｃｍ−３である。ベース領域１１６の深さは２μｍ〜２．５μｍであり、ベース領域１１６の不純物濃度は５×１０１６ｃｍ−３〜１×１０１８ｃｍ−３である。ソース領域１２０の深さは０．２μｍ〜０．４μｍであり、ソース領域１２０の不純物濃度は５×１０１９ｃｍ−３〜２×１０２０ｃｍ−３である。ｐ＋型張り出し拡散領域１１８の深さは２．４μｍ〜８．０μｍであり、ｐ＋型張り出し拡散領域１１８の不純物濃度は１×１０１７ｃｍ−３〜３×１０１８ｃｍ−３である。ｐ＋型拡散領域１３２ａの深さは２．４μｍ〜８．０μｍであり、ｐ＋型拡散領域１３２ａの不純物濃度は１×１０１７ｃｍ−３〜３×１０１８ｃｍ−３である。
【００６４】
ベース領域１１６、ｐ＋型張り出し拡散領域１１８、ゲート電極層１２４及びｐ＋型拡散領域１３２ａは、ストライプ状に形成されている。そして、ベース領域１１６、ｐ＋型張り出し拡散領域１１８、ゲート電極層１２４の形成ピッチは例えば１５μｍであり、ｐ＋型拡散領域１３２ａの形成ピッチは例えば１５μｍである。ベース領域１１６のストライプ幅は例えば９μｍであり、ｐ＋型張り出し拡散領域１１８のストライプ幅は例えば３．７５μｍであり、ゲート電極層１２４のストライプ幅は例えば６μｍである。ｐ＋型拡散領域１３２ａのストライプ幅は例えば８μｍである。
【００６５】
ゲート絶縁層１２２は、熱酸化法により形成された厚さが例えば１００ｎｍの二酸化珪素膜からなる。フィールド絶縁層１３４は、熱酸化法により形成された厚さが例えば４５０ｎｍの二酸化珪素膜からなる。層間絶縁層１２６は、ＣＶＤ法により形成された厚さが１０００ｎｍのＰＳＧ膜からなる。ゲート電極層１２４は、ＣＶＤ法及びイオン注入法により形成された厚さが例えば５００ｎｍの低抵抗ポリシリコン膜からなる。ポリシリコン層１３６は、ＣＶＤ法及びイオン注入法により形成された厚さが例えば５００ｎｍの低抵抗ポリシリコン膜からなる。ゲート電極層１２４及びポリシリコン層１３６は同一工程により形成されている。
【００６６】
ソース電極層１２８は、スパッタ法により形成された厚さが例えば４μｍのアルミニウム膜からなる。ゲートパッド用電極層１３８及びゲートフィンガー用配線層１４２は、スパッタ法により形成された厚さが例えば４μｍのアルミニウム膜からなる。ソース電極層１２８並びにゲートパッド用電極層１３８及びゲートフィンガー用配線層１４２は同一工程により形成されている。ドレイン電極層１３０は、Ｔｉ−Ｎｉ−Ａｕなどの多層金属膜により形成され、厚さが例えば多層金属膜全体にて０．５μｍで形成されている。
【００６７】
２．実施形態１に係る半導体装置１００の効果
図３〜図５は、実施形態１に係る半導体装置１００の効果を説明するために示す図である。図３（ａ）は実施形態１に係る半導体装置１００の断面図に寄生容量及び寄生抵抗を追記した図であり、図３（ｂ）は比較例１に係る半導体装置１００Ａの断面図に寄生容量及び寄生抵抗を追記した図である。なお、比較例１に係る半導体装置１００Ａは基本的には従来の半導体装置８００に対応するものである。
【００６８】
図４（ａ）〜図４（ｄ）は逆バイアス時に空乏層ｄが伸長する様子を示す図であって、図４（ａ）は逆バイアス電圧が印加されていないときの空乏層ｄが伸長する様子を示す図であり、図４（ｂ）は低い逆バイアス電圧が印加されているときの空乏層ｄが伸長する様子を示す図であり、図４（ｃ）は中くらいの逆バイアス電圧が印加されているときの空乏層ｄが伸長する様子を示す図であり、図４（ｄ）は高い逆バイアス電圧が印加されているときの空乏層ｄが伸長する様子を示す図である。なお、図４においては、低抵抗半導体層１１２、ドレイン電極層１３０、層間絶縁層１２６及びソース電極層１２８の図示を省略している。
【００６９】
図５（ａ）は実施形態１に係る半導体装置１００の断面図に寄生容量及び寄生抵抗を追記した図であり、図５（ｂ）は比較例２に係る半導体装置１００Ｂの断面図に寄生容量及び寄生抵抗を追記した図である。また、比較例２に係る半導体装置１００Ｂは基本的には従来第３の半導体装置９００に対応するものである。図５（ａ）及び図５（ｂ）は、図３（ａ）及び図３（ｂ）よりもＭＯＳＦＥＴ部を小さく図示し、ゲートパッド部を大きく図示している。
【００７０】
ところで、従来の半導体装置８００（又は比較例１に係る半導体装置１００Ａ）においては、ゲート・ドレイン間容量は、ＭＯＳＦＥＴ部に形成されるコンデンサＣ０の容量に、ゲートパッド部に形成されるコンデンサＣ１の容量が付加された値となる（図３（ｂ）参照、）。このうち、ゲートパッド部に形成されるコンデンサＣ１は、「『一方電極としての導電体層（ポリシリコン層１３６）』、『誘電体としてのフィールド絶縁層１３４及びｐ＋型拡散領域１５８』並びに『他方電極としてのｎ−ドリフト層１１４』」が積層された構造（図３（ｂ）参照。）を有する。
【００７１】
一方、実施形態１に係る半導体装置１００においては、図３（ａ）に示すように、ゲート・ドレイン間容量は、ＭＯＳＦＥＴ部に形成されるコンデンサＣ０の容量に、ゲートパッド部に形成されるコンデンサＣ２，Ｃ３の容量が付加された値となる。このうち、コンデンサＣ２は、ドリフト層１１４の表面においてｐ＋型拡散領域１３２ａが形成されている領域に形成されたコンデンサであって、「『一方電極としての導電体層（ポリシリコン層１３６）』、『誘電体としてのフィールド絶縁層１３４及びｐ＋型拡散領域１３２ａ』並びに『他方電極としてのドリフト層１１４』」からなるコンデンサである。また、コンデンサＣ３は、ドリフト層１１４の表面においてｐ型不純物が拡散されていない領域（ｐ型不純物非拡散領域１３２ｂ）に形成されたコンデンサであって、「『一方電極としての導電体層（ポリシリコン層１３６）』、『誘電体としてのフィールド絶縁層１３４』及び『他方電極としてのドリフト層１１４』」からなるコンデンサである。
【００７２】
そして、実施形態１に係る半導体装置１００においては通常、フィールド絶縁層１３４がｐ＋型拡散領域１３２ａよりも極めて薄く形成されていることから（フィールド絶縁層１３４：２００ｎｍ〜５００ｎｍ、ｐ＋型拡散領域１３２ａ：２．４μｍ〜８．０μｍ）、コンデンサＣ１，Ｃ２，Ｃ３のうち、コンデンサＣ３の容量が極めて大きくなり、その結果、実施形態１に係る半導体装置１００のゲート・ドレイン間容量Ｃｒｓｓは、従来の半導体装置８００（又は比較例１に係る半導体装置１００Ａ）のゲート・ドレイン間容量Ｃｒｓｓよりも大きくなる。
【００７３】
また、実施形態１に係る半導体装置１００においては、ドリフト層１１４の表面において隣接するｐ＋型拡散領域１３２ａに挟まれた狭い領域（ｐ型不純物非拡散領域１３２ｂ）が電流経路となることから（図３（ａ）参照。）、また、当該電流経路は、スイッチオフ時において、ｐ＋型拡散領域１３２ａからドリフト層側に空乏層が拡がる結果、より一層狭く、かつ、より一層長くなり、そして最終的には空乏化することから、上述した狭い領域の部分に比較的大きな抵抗値を有する抵抗（図３（ａ）の抵抗Ｒ３参照。）が形成されることとなる。
【００７４】
その結果、実施形態１に係る半導体装置１００によれば、ゲート・ドレイン間に大きな容量と抵抗を作り込むことができることから、ゲート・ドレイン間に容量及び抵抗を外付けすることなく、スイッチオフ時におけるゲート発振現象を抑止することが可能となる。
【００７５】
また、実施形態１に係る半導体装置１００によれば、ゲートパッド部においては、ドリフト層１１４の表面において、ソース電極層１２８と電気的に接続されているｐ＋型拡散領域１３２ａと、ｐ型不純物非拡散領域１３２ｂとが交互に形成されたゲート発振抑制構造を備えることから、図４（ａ）〜図４（ｄ）に示すように、逆バイアス時には互いの空乏層が横方向に伸びて接触しながらゲートパッド部の全面において低抵抗半導体層１１２に向かって伸長することで、従来の半導体装置８００の場合と同様に、高耐圧の半導体装置を構成することが可能となる。
【００７６】
なお、上記したように、従来第３の半導体装置９００（又は比較例２に係る半導体装置１００Ｂ）においては、ゲートパッド部の下部にリング状にｐウェル層９１９（１３２ｃ）が形成されている。
【００７７】
しかしながら、従来第３の半導体装置９００（又は比較例２に係る半導体装置１００Ｂ）は、従来の半導体装置（従来の半導体装置８００、又は、特開平５−１６７０７０号公報の図３に記載の半導体装置）よりも、スイッチオフ時における破壊耐量を大きくするために、ゲートパッド部下の寄生ダイオードの容量を小さくしている。また、従来第３の半導体装置９００（又は比較例２に係る半導体装置１００Ｂ）においては、ゲートパッド部の中央部分にはｐウェル層９１９（１３２ｃ）が形成されていないことから、ゲートパッド部の中央部分に形成される抵抗Ｒ３の値は小さくなる。このため、従来第３の半導体装置９００においては、実施形態１に係る半導体装置１００のように、スイッチオフ時におけるゲート発振現象を抑止することはできない。
【００７８】
また、従来第３の半導体装置９００（又は比較例２に係る半導体装置１００Ｂ）においては、ゲートパッド部の下部にリング状にｐウェル層９１９（１３２ｃ）を形成したものである、すなわち、ゲートパッド部の中央部分にはｐウェル層９１９（１３２ｃ）が形成されていないことから（図３３及び図５（ｂ）参照。）、逆バイアス時にゲートパッド部下の空乏層の拡がりを安定にすると言う効果が小さくなるという問題も生ずる。
【００７９】
これに対して、実施形態１に係る半導体装置１００によれば、ドリフト層１１４の表面において、ソース電極層１２８と電気的に接続されているｐ＋型拡散領域１３２ａと、ｐ型不純物非拡散領域１３２ｂとが交互に形成されたゲート発振抑制構造１３２を備えるため、このような従来第３の半導体装置９００（又は比較例２に係る半導体装置１００Ｂ）が有する問題は発生しない。
【００８０】
また、従来第３の半導体装置９００（又は比較例２に係る半導体装置１００Ｂ）においては、ゲートパッド部の下部に形成されたｐウェル層９１９（１３２ｃ）は、ソース電極と接続されていないことから、ｐウェル層９１９（１３２ｃ）が形成されていない領域においては逆バイアス時に空乏層が伸長しないために電界強度が小さくならずに耐圧が低下する。
【００８１】
これに対して、実施形態１に係る半導体装置１００によれば、ドリフト層１１４の表面において、ソース電極層１２８と電気的に接続されているｐ＋型拡散領域１３２ａと、ｐ型不純物非拡散領域１３２ｂとが交互に形成されたゲート発振抑制構造１３２を備えるため、このような従来第３の半導体装置９００（又は比較例２に係る半導体装置１００Ｂ）が有する問題は発生しない。
【００８２】
また、実施形態１に係る半導体装置１００によれば、導電体層としてのポリシリコン層１３６上に層間絶縁層１２６が形成されており、層間絶縁層１２６上にゲートパッド用電極層１３８が形成されていることから、これらポリシリコン層１３６、層間絶縁層１２６及びゲートパッド用電極層１３８からなる多層構造が、外部端子をゲートパッド用電極層１３８に接続する際に緩衝材として働くようになり、信頼性の高い半導体装置を構成することが可能となる。
【００８３】
また、実施形態１に係る半導体装置１００によれば、図２（ａ）に示すように、ポリシリコン層１３６が、ゲートパッド用電極層１３８とゲート電極層１２４とを連結するゲートフィンガー部を介してゲート電極層１２４と電気的に接続されており、かつ、ゲートフィンガー部を介さずにゲート電極層１２４と直接接続されている箇所を有しないことから、ゲートパッド用電極層１３８がゲート電極層１２４と直接接続されている比較例２に係る半導体装置１００Ｂの場合（図５（ｂ）の符号Ｃで示す部分参照。）よりもゲートパッド用電極層１３８とゲート電極層１２４との距離が長くなり、これによってもゲート発振現象を抑制することが可能となる。
【００８４】
また、実施形態１に係る半導体装置１００は、ゲートパッド部に隣接するセルにおいては、ゲートパッド部側のソース領域１２０が削除された構造を有する（図５（ａ）及び図５（ｂ）の符号Ｂが示す部分参照。）。このように、実施形態１に係る半導体装置１００によれば、最もゲートパッド部に近くて最もゲート発振現象の起こりやすいソース領域１２０が削除された構造を有することから、これによってもゲート発振現象を抑制することが可能となる。
【００８５】
また、実施形態１に係る半導体装置１００によれば、ゲートパッド部のｐ＋型拡散領域１３２ａがＭＯＳＦＥＴ部のｐ＋型張り出し拡散領域１１８と同一工程で形成されたものであることから、ゲートパッド部にｐ＋型拡散領域１３２ａを形成するために余分な工程を実施することもない。また、ゲートパッド部のｐ＋型拡散領域１３２ａがＭＯＳＦＥＴ部のｐ＋型張り出し拡散領域１１８と連続するように形成されたものであることから、ゲートパッド部のｐ＋型拡散領域１３２ａがＭＯＳＦＥＴ部のｐ＋型張り出し拡散領域１１８の電位と同一の電位を与えられるようになり、その結果、逆バイアス時にはドリフト層１１４中の空乏層がドレイン層向かって伸長することで、高耐圧の半導体装置を構成することが可能となる。
【００８６】
また、実施形態１に係る半導体装置１００によれば、ゲートパッド部においては、ｐ型不純物非拡散領域１３２ｂがストライプ状に形成されてなるとともに、ｐ＋型拡散領域１３２ａがｐ型不純物非拡散領域１３２ｂを囲むように、両端が連結されたストライプ状に形成されてなることから、逆バイアス時にはｐ型不純物非拡散領域１３２ｂが空乏化し易くなり、これによっても高耐圧の半導体装置を構成することが可能となる。
【００８７】
また、実施形態１に係る半導体装置１００によれば、ｐ＋型拡散領域１３２ａが内部にｎ型の半導体領域を有しないことから、リーチスルー現象が起こらず、高耐圧を確保できるという効果も得られる。
【００８８】
また、実施形態１に係る半導体装置１００によれば、面積が広いために高い絶縁性が求められているフィールド絶縁層１３４がゲート絶縁層１２２よりも厚いことから、絶縁性に優れた信頼性の高い半導体装置を構成できる。
【００８９】
また、実施形態１に係る半導体装置１００によれば、ゲートパッド部において導電体層としてのポリシリコン層１３６がフィールド絶縁層１３４を介してドリフト層１１４に対向する部分が占める面積のゲートパッド部全体の面積に対する割合が、ＭＯＳＦＥＴ部においてゲート電極層１２４がゲート絶縁層１２２を介してドリフト層１１４に対向する部分が占める面積のＭＯＳＦＥＴ部全体の面積に対する割合よりも大きいことから、ゲート・ドレイン間容量Ｃｒｓｓを効果的に大きくすることができる。
【００９０】
３．実施形態１に係る半導体装置の製造方法  
実施形態１に係る半導体装置１００は、以下に示す製造工程を有する製造方法（実施形態１に係る半導体装置の製造方法）により製造することができる。図６〜図１０は、実施形態１に係る半導体装置の製造方法を説明するために示す図である。図６（ａ）〜図１０（ｃ）は各工程である。
【００９１】
（１）半導体基板の準備
低抵抗半導体層１１２を構成するシリコン基板上に、ドリフト層１１４を構成するシリコン層をエピタキシャル成長法により成膜させた半導体基板１１０を準備する。低抵抗半導体層１１２の厚さは例えば１００μｍ〜４００μｍとし、低抵抗半導体層１１２の不純物濃度は１×１０１９ｃｍ−３〜１×１０２０ｃｍ−３とする。ドリフト層１１４の厚さは５μｍ〜５０μｍとし、ドリフト層１１４の不純物濃度は１×１０１４ｃｍ−３〜１×１０１６ｃｍ−３とする。
【００９２】
（２）ｐ＋型張り出し拡散領域及びｐ＋型拡散領域並びにフィールド絶縁層の形成
その後、ｐ＋型張り出し拡散領域１１８に対応する領域及びｐ＋型拡散領域１３２ａに対応する領域に開口を有する二酸化珪素薄膜Ｍ１を形成し、当該二酸化珪素薄膜Ｍ１を介してイオン打ち込み法によりドリフト層１１４の表面にｐ型不純物（例えばボロンイオン）を注入することにより、ドリフト層１１４の表面におけるｐ＋型張り出し拡散領域１１８に対応する領域及びｐ＋型拡散領域１３２ａに対応する領域にｐ型不純物を導入する（図６（ａ）参照。）。
【００９３】
その後、酸素ガス含有雰囲気下において、半導体基板１１０の熱処理を行うことによりｐ＋型張り出し拡散領域１１８及びｐ＋型拡散領域１３２ａを形成する（図６（ｂ）参照。）。ｐ＋型張り出し拡散領域１１８及びｐ＋型拡散領域１３２ａの形成深さは２．４μｍ〜８．０μｍとし、ｐ＋型張り出し拡散領域１１８及びｐ＋型拡散領域１３２ａの不純物濃度は１×１０１７ｃｍ−３〜３×１０１８ｃｍ−３とする。なお、このとき、ゲートパッド部においては、ドリフト層１１４の表面にｐ型不純物が拡散されていない部分にｐ型不純物非拡散領域１３２ｂが形成される。また、ドリフト層１１４の表面が熱酸化されて、フィールド絶縁層１３４が形成される。フィールド絶縁層１３４の厚さは例えば４５０ｎｍとする。  
【００９４】
（３）ゲート絶縁層及びゲート電極層の形成
その後、ＭＯＳＦＥＴ部に開口を有するマスク（図示せず。）を形成した後、フィールド絶縁層１３４のエッチングを行い、ＭＯＳＦＥＴ部においてドリフト層１１４を露出させる（図６（ｃ）参照。）。その後、酸素ガス含有雰囲気下において、半導体基板１１０の熱処理を行うことによりドリフト層１１４の表面を熱酸化して、ＭＯＳＦＥＴ部においてゲート絶縁層１２２を形成する（図７（ａ）参照。）。ゲート絶縁層１２２の厚さは例えば１００ｎｍとする。
【００９５】
その後、ＣＶＤ法により、フィールド絶縁層１３４及びゲート絶縁層１２２の表面上に低抵抗のポリシリコン層１２３を形成する（図７（ｂ）参照。）。ポリシリコン層１２３の厚さは例えば５００ｎｍとする。その後、ポリシリコン層１３６に対応する領域及びゲート電極層１２４に対応する領域にマスク（図示せず。）を形成した後、ポリシリコン層１２３のエッチングを行い、ＭＯＳＦＥＴ部においてゲート電極層１２４を形成するとともに、ゲートパッド部においてポリシリコン層１３６を形成する（図７（ｃ）参照。）。
【００９６】
（４）ベース領域の形成
その後、フィールド絶縁層１３４及びゲート電極層１２４をマスクとして、ゲート絶縁層１２２を介してイオン打ち込み法によりドリフト層１１４の表面にｐ型不純物（例えばボロンイオン）を注入することにより、ドリフト層１１４の表面におけるベース領域１１６に対応する領域にｐ型不純物を導入する（図８（ａ）参照。）。
その後、半導体基板１１０の熱処理を行うことによりｐ型不純物の活性化アニール処理を行ってベース領域１１６を形成する（図８（ｂ）参照。）。ベース領域１１６の深さは２μｍ〜２．５μｍとし、ベース領域１１６の不純物濃度は５×１０１６ｃｍ−３〜１×１０１８ｃｍ−３とする。
【００９７】
（５）ソース領域の形成
その後、ゲート絶縁層１２２上におけるソース領域１２０を形成する領域を除く領域にマスクＭ２を形成し、当該マスクＭ２並びにゲート電極層１２４及びフィールド絶縁層１３４をマスクとして、ゲート絶縁層１２２を介してイオン打ち込み法によりドリフト層１１４の表面にｎ型不純物（例えばリンイオン）を注入することにより、ドリフト層１１４の表面におけるソース領域１２０に対応する領域にｎ型不純物を導入する（図８（ｃ）参照。）。
【００９８】
その後、マスクＭ２を除去した後、半導体基板１１０の第１主面側の全面にＣＶＤ法により例えば１０００ｎｍの厚さのＰＳＧからなる層間絶縁層１２６を形成し（図９（ａ）参照。）、その後、半導体基板１１０の熱処理を行うことによりｎ型不純物の活性化アニール処理を行ってソース領域１２０を形成する（図９（ｂ）参照。）。ソース領域１２０の深さは０．２μｍ〜０．４μｍとし、ソース領域１２０の不純物濃度は５×１０１９ｃｍ−３〜２×１０２０ｃｍ−３とする。
【００９９】
（６）ソース電極層及びゲートパッド用電極層並びにドレイン電極層の形成
その後、ゲートパッド用電極層１３８がポリシリコン層１３６とコンタクトする部分（スルーホール１４０）及びソース電極層１２８がソース領域１２０及びベース領域１１６とコンタクトする部分（コンタクトホール１４１）にある層間絶縁層１２６を選択的に除去した後（図９（ｃ）参照。）、層間絶縁層１２６の上方からスパッタ法によりアルミニウムからなる金属層１２７を形成する（図１０（ａ）参照。）。その後、金属層１２７の所定領域をエッチングにより除去して、金属層１２７をソース電極層１２８とゲートパッド用電極層１３８に分離することにより、ソース電極層１２８とゲートパッド用電極層１３８を形成する（図１０（ｂ）参照。）。ソース電極層１２８及びゲートパッド用電極層１３８の厚さは例えば４μｍとする。
【０１００】
その後、半導体基板１１０の第２主面側の表面（低抵抗半導体層１１２の表面）に、Ｔｉ−Ｎｉ−Ａｕなどの多層金属膜からなる金属膜を成膜しドレイン電極層１３０とする（図１０（ｃ）参照。）。ドレイン電極層１３０の厚さは例えば多層金属膜全体で０．５μｍとする。
【０１０１】
以上の工程を実施することにより、実施形態１に係る半導体装置１００を製造することができる。
【０１０２】
［実施形態２〜５］
図１１は、実施形態２に係る半導体装置１００ａを説明するために示す図である。図１１（ａ）は半導体装置１００ａの平面図であり、図１１（ｂ）は図１１（ａ）のＡ１−Ａ１断面図である。図１２は、実施形態３に係る半導体装置１００ｂを説明するために示す図である。図１２（ａ）は半導体装置１００ｂの平面図であり、図１２（ｂ）は図１２（ａ）のＡ１−Ａ１断面図である。図１３は、実施形態４に係る半導体装置１００ｃを説明するために示す図である。図１３（ａ）は半導体装置１００ｃの平面図であり、図１３（ｂ）は図１３（ａ）のＡ１−Ａ１断面図である。図１４は、実施形態５に係る半導体装置１００ｄを説明するために示す図である。図１４（ａ）は半導体装置１００ｄの平面図であり、図１４（ｂ）は図１４（ａ）のＡ１−Ａ１断面図である。図中、符号１３０はドレイン電極層を示す。なお、図１１（ａ）、図１２（ａ）、図１３（ａ）及び図１４（ａ）においては、ｐ＋型張り出し拡散領域１１８、ｐ＋型拡散領域１３２ａ，１６２、ｐ型不純物非拡散領域１３２ｂ、ゲート発振抑制構造１３２及びソース電極層１２８の輪郭線（一点鎖線）のみを示す。また、図１１（ａ）、図１２（ａ）、図１３（ａ）及び図１４（ａ）においてはｐ＋型張り出し拡散領域１１８及びｐ＋型拡散領域１３２ａ，１６２をドット模様で示し、図１１（ｂ）、図１２（ｂ）、図１３（ｂ）及び図１４（ｂ）においてはｐ＋型張り出し拡散領域１１８及びｐ＋型拡散領域１３２ａを白抜き模様で示す。
【０１０３】
実施形態２〜５に係る半導体装置１００ａ〜１００ｄは、基本的には実施形態１に係る半導体装置１００と同様の構成を有するが、ゲート発振抑制構造１３２の平面構造が実施形態１に係る半導体装置１００の場合と異なる。すなわち、実施形態２に係る半導体装置１００ａにおいては、図１１に示すように、ゲート発振抑制構造１３２におけるｐ＋型拡散領域１３２ａのストライプピッチが実施形態１に係る半導体装置１００の場合よりも狭い。また、実施形態３に係る半導体装置１００ｂにおいては、図１２に示すように、ゲート発振抑制構造１３２におけるｐ＋型拡散領域１３２ａの幅が実施形態１に係る半導体装置１００の場合よりも広い。また、実施形態４に係る半導体装置１００ｃにおいては、図１３に示すように、ゲート発振抑制構造１３２におけるｐ＋型拡散領域１３２ａのストライプの向きが実施形態１に係る半導体装置１００の場合と異なり、ｐ＋型張り出し拡散領域１１８のストライプの向きと直交している。また、実施形態５に係る半導体装置１００ｄにおいては、図１４に示すように、ゲート発振抑制構造１３２におけるｐ型不純物非拡散領域１３２ｂの形状が、実施形態１に係る半導体装置１００の場合と異なり、アイランド状である。すなわち、ｐ＋型拡散領域１３２ａの形状が格子状である。
【０１０４】
［実施形態６及び７］
図１５は、実施形態６に係る半導体装置１００ｅの断面図である。図１６は、実施形態７に係る半導体装置１００ｆの断面図である。
【０１０５】
実施形態６及び７に係る半導体装置１００ｅ，１００ｆは、基本的には実施形態１に係る半導体装置１００と同様の構成を有するが、ゲートパッド部における電極積層構造が実施形態１に係る半導体装置１００の場合と異なる。すなわち、実施形態６に係る半導体装置１００ｅにおいては、図１５に示すように、導電体層としてのポリシリコン層１３６上のほぼ全面にゲートパッド用電極層１３８が層間絶縁層１２６を介することなく直接形成されている。また、実施形態７に係る半導体装置１００ｆにおいては、図１６に示すように、フィールド絶縁層１３４上のほぼ全面に導電体層としてのゲートパッド用電極層１３８がポリシリコン層を介することなく直接形成されている。
【０１０６】
［実施形態８］
図１７は、実施形態８に係る半導体装置１００ｇを説明するために示す図である。図１７（ａ）は半導体装置１００ｇの平面図であり、図１７（ｂ）は図１７（ａ）のＡ１−Ａ１断面図である。図１７（ｂ）中、符号１３０はドレイン電極層を示す。なお、図１７（ａ）においては、ベース領域１１６、ｐ型拡散領域（本発明の第２導電型不純物拡散領域に相当）１３３ａ、ｐ型不純物非拡散領域（本発明の第２導電型不純物非拡散領域に相当）１３３ｂ、ゲート発振抑制構造１３３及びソース電極層１２８の輪郭線（一点鎖線）のみを示す。
【０１０７】
実施形態８に係る半導体装置１００ｇは、基本的には実施形態１に係る半導体装置１００と同様の構成を有するが、第２導電型不純物拡散領域の形成工程が実施形態１に係る半導体装置１００の場合と異なる。すなわち、実施形態８に係る半導体装置１００ｇにおいては、図１７に示すように、ＭＯＳＦＥＴ部においてｐ＋型張り出し拡散領域の代わりにｐ＋型コンタクト領域１４４が形成されており、ｐ型拡散領域１３３ａは、ｐ＋型張り出し拡散領域ではなくベース領域１１６と同一工程で形成されたものである。
【０１０８】
［実施形態９〜１１］
図１８は、実施形態９に係る半導体装置１００ｈの断面図である。図１９は、実施形態１０に係る半導体装置１００ｉの断面図である。図２０は、実施形態１１に係る半導体装置１００ｊを説明するために示す図である。図２０（ａ）は半導体装置１００ｊにおけるゲートパッド部及びＭＯＳＦＥＴ部の断面図であり、図２０（ｂ）は半導体装置１００ｊにおけるＭＯＳＦＥＴ部、ゲートフィンガー部及びガードリング部の断面図である。なお、図１８〜図２０において、符号１５０ｂはｐ型不純物非拡散領域（本発明の第２導電型不純物非拡散領域に相当）を示し、符号１５０はゲート発振抑制構造を示す。
【０１０９】
実施形態９〜１１に係る半導体装置１００ｈ〜１００ｊは、基本的には実施形態１に係る半導体装置１００と同様の構成を有するが、ベース領域１１６よりも高濃度のｐ型不純物を含有するｐ＋型拡散領域１３２ａに代えてベース領域１１６よりも低濃度のｐ型不純物を含有するｐ−型拡散領域（本発明の第２導電型不純物拡散領域に相当）１５０ａを備える点が実施形態１に係る半導体装置１００の場合と異なる。すなわち、実施形態９〜１１に係る半導体装置１００ｈ〜１００ｊにおいては、図１８〜図２０に示すように、隣接するベース領域１１６の間にベース領域１１６よりも浅く形成され、かつ、ドリフト層１１４よりも高濃度、かつソース領域１２０よりも低濃度のｎ型不純物を含有するｎ型基準濃度半導体層１４６をＭＯＳＦＥＴ部に備える。また、ベース領域１１６よりも高濃度のｐ型不純物を含有するｐ＋型張り出し拡散領域１１８に代えてベース領域１１６よりも低濃度のｐ型不純物を含有するｐ−型張り出し拡散領域１４８をＭＯＳＦＥＴ部に備え、さらには、ベース領域１１６よりも高濃度のｐ型不純物を含有するｐ＋型拡散領域１３２ａに代えてベース領域１１６よりも低濃度のｐ型不純物を含有するｐ−型拡散領域１５０ａをゲートパッド部に備える。なお、ＭＯＳＦＥＴ部にｎ型基準濃度半導体層１４６及びｐ−型張り出し拡散領域１４８を形成する技術は、本出願人が開発した技術であり、特開２０１１−２２８６４３号公報に詳細に記載されている。
【０１１０】
このうち、実施形態９に係る半導体装置１００ｈにおいては、ｎ型基準濃度半導体層１４６がゲートパッド部にまで延在している（図１８参照。）。また、実施形態１０に係る半導体装置１００ｉにおいては、ｎ型基準濃度半導体層１４６がＭＯＳＦＥＴ部にのみ形成されている（図１９参照。）。また、実施形態１１に係る半導体装置１００ｊにおいては、ｎ型基準濃度半導体層１４６の表面にｎ型基準濃度半導体層１４６よりも浅く形成され、かつ、ｎ型基準濃度半導体層１４６よりも高濃度、かつ、ソース領域１２０よりも低濃度のｎ型不純物を含有するｎ＋型半導体層１５２をＭＯＳＦＥＴ部に備える（図２０参照。）。
【０１１１】
そして、実施形態９〜１１に係る半導体装置１００ｈ〜１００ｊにおいては、ゲートパッド部のｐ−型拡散領域１５０ａが、ＭＯＳＦＥＴ部のｐ−型張り出し拡散領域１４８と同一工程で、かつ、ＭＯＳＦＥＴ部のｐ−型張り出し拡散領域１４８と連続するように形成されている（図１８〜図２０参照。）。
【０１１２】
実施形態１０に係る半導体装置１００ｉは、以下に示す半導体装置の製造方法によって製造することができる。図２１は、実施形態１０に係る半導体装置の製造方法を説明するために示す図である。図２１（ａ）〜図２１（ｃ）は、各工程図である。
【０１１３】
実施形態１０に係る半導体装置の製造方法は、基本的には実施形態１に係る半導体装置の製造方法と同様の工程を含むが、ｎ型基準濃度半導体層１４６、ｐ−型張り出し拡散領域１４８及びｐ−型拡散領域１５０ａを形成する工程の内容が実施形態１に係る半導体装置の製造方法の場合とは異なる。そこで、ｎ型基準濃度半導体層１４６、ｐ−型張り出し拡散領域１４８及びｐ−型拡散領域１５０ａを形成する工程を中心として実施形態１０に係る半導体装置の製造方法を説明する。
【０１１４】
（１）ｎ型基準濃度半導体層の形成
実施形態１に係る半導体装置の製造方法の場合と同様にして「半導体基板の準備（工程）」を行った後、ｎ型基準濃度半導体層１４６に対応する領域に開口を有する二酸化珪素薄膜Ｍ３を形成し、当該二酸化珪素薄膜Ｍ３を介してイオン打ち込み法によりドリフト層１１４の表面にｎ型不純物（例えばリンイオン）を注入することにより、ドリフト層１１４の表面におけるｎ型基準濃度半導体層１４６に対応する領域にｎ型不純物を導入する（図２１（ａ）参照。）。
【０１１５】
（２）ｐ−型張り出し拡散領域及びｐ−型拡散領域並びにフィールド絶縁層の形成
その後、二酸化珪素薄膜Ｍ３を除去した後、ｐ−型張り出し拡散領域１４８に対応する領域及びｐ−型拡散領域１５０ａに対応する領域に開口を有する二酸化珪素薄膜Ｍ４を形成し、当該二酸化珪素薄膜Ｍ４を介してイオン打ち込み法によりドリフト層１１４の表面にｐ型不純物（例えばボロンイオン）を注入することにより、ドリフト層１１４の表面におけるｐ−型張り出し拡散領域１４８に対応する領域及びｐ−型拡散領域１５０ａに対応する領域にｐ型不純物を導入する（図２１（ｂ）参照。）。
【０１１６】
その後、酸素ガス含有雰囲気下において、半導体基板１１０の熱処理を行うことにより、ｎ型基準濃度半導体層１４６、ｐ−型張り出し拡散領域１４８及びｐ−型拡散領域１５０ａを形成する（図２１（ｃ）参照。）。ｐ−型張り出し拡散領域１４８及びｐ−型拡散領域１５０ａの形成深さは６．０μｍ〜８．０μｍとし、ｐ−型張り出し拡散領域１４８及びｐ−型拡散領域１５０ａの不純物濃度は１×１０１７ｃｍ−３〜３×１０１８ｃｍ−３とする。なお、このとき、ドリフト層１１４の表面が熱酸化されて、フィールド絶縁層１３４が形成される。フィールド絶縁層１３４の厚さは例えば４５０ｎｍとする。
【０１１７】
その後、実施形態１に係る半導体装置の製造方法の場合と同様にして、「ゲート絶縁層及びゲート電極層の形成」、「ベース領域の形成」、「ソース領域の形成」及び「ソース電極層及びゲートパッド用電極層並びにドレイン電極層の形成」の各工程を実施する。これにより、実施形態１１に係る半導体装置１００ｉを製造することができる。
【０１１８】
なお、実施形態９に係る半導体装置１００ｈを製造する際には、「ｎ型基準濃度半導体層の形成」の工程を実施する際に、ゲートパッド部においても、イオン打ち込み法によりドリフト層１１４の表面にｎ型不純物（例えばリンイオン）を注入する。
【０１１９】
また、実施形態１１に係る半導体装置１００ｊを製造する際には、上記した「ｐ−型張り出し拡散領域及びｐ−型拡散領域並びにフィールド絶縁層の形成」の工程を実施した後、ｎ＋型半導体層１５２を形成する領域にのみ、イオン打ち込み法によりドリフト層１１４の表面にｎ型不純物（例えばリンイオン）を注入することにより、ドリフト層１１４の表面におけるｎ＋型半導体層１５２を形成する領域にｎ型不純物を導入する。そして、その後、半導体基板１１０の熱処理を行うことによりｎ型不純物の活性化アニール処理を行って、ｎ＋型半導体層１５２を形成する。
【０１２０】
［実施形態１２］
図２２は、実施形態１２に係る半導体装置１００ｋを説明するために示す図である。図２２（ａ）は半導体装置１００ｋにおけるゲートパッド部及びＭＯＳＦＥＴ部の断面図であり、図２２（ｂ）は半導体装置１００ｋにおけるＭＯＳＦＥＴ部、ゲートフィンガー部及びガードリング部の断面図である。
【０１２１】
実施形態１２に係る半導体装置１００ｋは、基本的には実施形態１に係る半導体装置１００と同様の構成を有するが、ｐ＋型半導体領域の形成工程が実施形態１に係る半導体装置１００の場合と異なる。すなわち、実施形態１２に係る半導体装置１００ｋにおいては、ＭＯＳＦＥＴ部においてｐ＋型張り出し拡散領域１１８の代わりにｐ＋型コンタクト領域１４４が形成され、ゲートパッド部においてｐ＋型拡散領域１３２ａがＭＯＳＦＥＴ部を囲んで形成されるｐ＋型拡散領域１６２及びガードリング１５４と同一工程で形成されている（図２２参照。）。
【０１２２】
［実施形態１３〜１５］
図２３は、実施形態１３に係る半導体装置２００の断面図である。図２４は、実施形態１４に係る半導体装置２００ａの断面図である。図２５は、実施形態１５に係る半導体装置２００ｂの断面図である。
【０１２３】
実施形態１３〜１５に係る半導体装置２００〜２００ｂは、基本的には実施形態１に係る半導体装置１００と同様の構成を有するが、ＭＯＳＦＥＴ部がプレーナ構造ではなくトレンチ構造を有する点で実施形態１に係る半導体装置１００の場合と異なる。
【０１２４】
すなわち、実施形態１３〜１５に係る半導体装置２００〜２００ｂは、図２３〜図２５に示すように、ｎ＋型の低抵抗半導体層２１２とｎ−型のドリフト層２１４とが積層された半導体基板２１０に画定されたＭＯＳＦＥＴ部及びゲートパッド部を備える半導体装置２００である。そして、ＭＯＳＦＥＴ部は、低抵抗半導体層２１２と、低抵抗半導体層２１２上に形成されたドリフト層２１４と、ドリフト層２１４の表面に形成されたｐ型のベース領域２１６と、ベース領域２１６を開口しドリフト層２１４に達して形成してなる複数のトレンチ２１７と、ベース領域２１６内に配置されるとともに少なくとも一部をトレンチ２１７の内周面に露出させて形成してなるｎ＋型のソース領域２２０と、トレンチ２１７の内周面に形成してなるゲート絶縁層２２２と、ゲート絶縁層２２２を介してトレンチ２１７の内部に埋め込まれてなるゲート電極層２２４と、ゲート電極層２２４とは層間絶縁膜２２６を介して絶縁された状態でソース領域２２０及びベース領域２１６の表面に接して形成されたソース電極層２２８とを備える。また、ゲートパッド部は、低抵抗半導体層２１２と、低抵抗半導体層２１２上に形成されたドリフト層２１４と、ドリフト層２１４上に、フィールド絶縁層２３４を介してゲートパッド部の全面にわたって形成された導電体層としてのポリシリコン層２３６と、ドリフト層２１４の表面において、ソース電極層１２８と電気的に接続されている第２導電型不純物拡散領域（実施形態１３においてはｐ型拡散領域２３３ａ、実施形態１４及び１５においてはｐ＋型拡散領域２３２ａ）と、第２導電型不純物非拡散領域（実施形態１３においてはｐ型不純物非拡散領域２３３ｂ、実施形態１４及び１５においてはｐ型不純物非拡散領域２３２ａ）が交互に形成されたゲート発振抑制構造（実施形態１３においてはゲート発振抑制構造２３３、実施形態１４及び１５においてはゲート発振抑制構造２３２）を備える。ゲート電極層２２４とソース領域２２０とはゲート絶縁層２２２により絶縁されている。
【０１２５】
そして、実施形態１３に係る半導体装置２００においては、ｐ型拡散領域２３３ａは、ＭＯＳＦＥＴ部のベース領域２１６と同一工程で、かつ、ＭＯＳＦＥＴ部のベース領域２１６と連続するように形成されたものである（図２３参照。）。また、実施形態１４に係る半導体装置２００ａにおいては、ｐ＋型拡散領域２３２ａは、ＭＯＳＦＥＴ部のｐ＋型張り出し拡散領域２１８と同一工程で、かつ、ＭＯＳＦＥＴ部のｐ＋型張り出し拡散領域２１８と連続するように形成されたものである（図２４参照。）。また、実施形態１５に係る半導体装置２００ｂにおいては、ｐ＋型拡散領域２３２ａは、ＭＯＳＦＥＴ部を取り囲む位置に配設された、図示しないガードリングと同一工程で形成されたものである（図２５参照。）。
【０１２６】
［実施形態１６］
図２６は、実施形態１６に係る半導体装置３００の断面図である。
実施形態１６に係る半導体装置３００は、基本的には実施形態１に係る半導体装置１００と同様の構成を有するが、半導体装置がパワーＭＯＳＦＥＴではなくＩＧＢＴである点で実施形態１に係る半導体装置１００の場合とは異なる。すなわち、実施形態１６に係る半導体装置３００は、図２６に示すように、ＩＧＢＴであり、低抵抗半導体層として、ｎ＋型の低抵抗半導体層の代わりにｐ＋型の低抵抗半導体層を備える。
【０１２７】
［実施形態１７］
図２７は、実施形態１７に係る半導体装置１００ｌを説明するために示す図である。図２７（ａ）は半導体装置１００ｌの平面図であり、図２７（ｂ）は図２７（ａ）のＡ１−Ａ１断面図である。図２７（ｂ）中、符号１３０はドレイン電極層を示す。なお、図２７（ａ）においては、ｐ＋型張り出し拡散領域１１８、ｐ＋型拡散領域１３２ａ、ｐ型不純物非拡散領域１３２ｂ、ゲート発振抑制構造１３２、及びソース電極層１２８の輪郭線（一点鎖線）のみを示す。また、図２７（ａ）においてはｐ＋型張り出し拡散領域１１８及びｐ＋型拡散領域１３２ａをドット模様で示し、図２７（ｂ）においてはｐ＋型張り出し拡散領域１１８及びｐ＋型拡散領域１３２ａを白抜き模様で示す。
【０１２８】
実施形態１７に係る半導体装置１００ｌは、基本的には実施形態１に係る半導体装置１００と同様の構成を有するが、ゲートパッド用電極層１３８とゲート電極層１２４とを連結するゲートフィンガー部においても複数のｐ＋型拡散領域が互いに離隔して形成されている点で実施形態１に係る半導体装置１００の場合とは異なる。すなわち、実施形態１７に係る半導体装置１００ｌは、図２７に示すように、ゲートパッド用電極層１３８とゲート電極層１２４とを連結するゲートフィンガー部においてもドリフト層１１４の表面において互いに離隔して複数のｐ＋型拡散領域１３２ａが形成されている。そして、ゲートフィンガー部におけるドリフト層１１４の表面にはフィールド絶縁層１３４が形成され、当該フィールド絶縁層１３４上には、ゲートパッド用電極層１３８直下のポリシリコン層１３６から延在するようにポリシリコン層１３６が形成されている。複数のｐ＋型拡散領域１３２ａは、図２７（ａ）に示すように、ゲートフィンガー部の長辺に沿ってストライプ状に形成されていてもよいし、ゲートフィンガー部の短辺に沿ってストライプ状に形成されていてもよいし、ゲートフィンガー部の領域において格子状に形成されていてもよいし、ゲートフィンガー部の領域においてアイランド状に形成されていてもよい。
【０１２９】
［実施形態２〜１７の効果］
以上のように、実施形態２〜１７に係る半導体装置１００ａ〜３００は、一部の構成（実施形態２〜５：ゲート発振抑制構造１３２の平面構造、実施形態６〜７：ゲートパッド部における電極積層構造、実施形態８：第２導電型不純物拡散領域の形成工程、実施形態９〜１１：ｐ＋型拡散領域の代わりにｐ−型拡散領域を備える点、実施形態１２：第２導電型不純物拡散領域の形成工程、実施形態１３〜１５：ＭＯＳＦＥＴ部がトレンチ構造を有する点、実施形態１６：半導体装置がＩＧＢＴである点、実施形態１７：ゲートフィンガー部においても複数のｐ＋型拡散領域が互いに離隔して形成されている点）が実施形態１に係る半導体装置１００の場合と異なるが、ゲートパッド部が、ドリフト層上にフィールド絶縁層を介してゲートパッド部の全面にわたって形成された導電体層としてのポリシリコン層、及び、ドリフト層の表面において、第１電極層（ソース電極層又はエミッタ電極層）と電気的に接続されている第２導電型不純物拡散領域と、第２導電型不純物非拡散領域とが交互に形成されたゲート発振抑制構造を備えることから、ゲート・ドレイン間容量Ｃｒｓｓが、従来の半導体装置のゲート・ドレイン間容量Ｃｒｓｓよりも大きくなる。また、ドリフト層の表面において隣接する第２導電型不純物拡散領域に挟まれた狭い領域（第２導電型不純物非拡散領域）が電流経路となることから、また、当該電流経路は、スイッチオフ時において、第２導電型不純物拡散領域からドリフト層側に空乏層が拡がる結果、より一層狭く、かつ、より一層長くなり、そして最終的には空乏化することから、上述した狭い領域の部分に比較的大きな抵抗値を有する抵抗が形成されることとなる。その結果、実施形態１に係る半導体装置１００の場合と同様に、ゲート・ドレイン間に大きな容量と抵抗を作り込むことができることから、ゲート・ドレイン間に容量及び抵抗を外付けすることなく、スイッチオフ時におけるゲート発振現象を抑止することが可能となる。
【０１３０】
なお、上記した他、実施形態９〜１１に係る半導体装置１００ｈ〜１００ｊ及び実施形態１７に係る半導体装置１００ｌは、以下の効果を有する。
【０１３１】
すなわち、実施形態９〜１１に係る半導体装置１００ｈ〜１００ｊによれば、隣接するベース領域１１６の間にベース領域１１６よりも浅く形成され、かつ、ドリフト層１１４よりも高濃度、かつ、ソース領域１２０よりも低濃度のｎ型不純物を含有するｎ型基準濃度半導体層１４６をＭＯＳＦＥＴ部に備えることから、従来よりもベース領域の間隔を狭くして半導体装置を微細化することが可能となる。また、ベース領域の間隔を従来よりも狭くしたとしても半導体装置のオン抵抗を増加させることもない。このため、実施形態９〜１１に係る半導体装置１００ｈ〜１００ｊは、半導体装置のオン抵抗を増加させることなく半導体装置を微細化することが可能で、かつ、良好な耐圧特性を有する半導体装置となる。
【０１３２】
また、実施形態１１に係る半導体装置１００ｊによれば、ｎ型基準濃度半導体層１４６の表面にｎ型基準濃度半導体層１４６よりも浅く形成され、かつ、ｎ型基準濃度半導体層１４６よりも高濃度、かつソース領域１２０よりも低濃度のｎ型不純物を含有するｎ＋型半導体層１５２をＭＯＳＦＥＴ部に備えることから、半導体装置のオン抵抗を低減することが可能で、かつ、スイッチオフ時におけるゲート発振現象をより一層効果的に抑止することが可能となる。
【０１３３】
また、実施形態１０に係る半導体装置１００ｉによれば、ゲートパッド部にはｎ型基準濃度半導体層１４６が形成されていないことから、隣接するｐ−型拡散領域１５０ａに挟まれた狭い領域（ｐ型不純物非拡散領域１５０ｂ）の抵抗の抵抗値を低くしすぎることもない。
【０１３４】
また、実施形態１７に係る半導体装置１００ｌによれば、ゲートパッド用電極層１３８とゲート電極層１２４とを連結するゲートフィンガー部においても、ドリフト層１１４上にフィールド絶縁層１３４を介して導電体層としてのポリシリコン層１３６、及び、ドリフト層１１４の表面において互いに離隔して形成された複数のｐ＋型拡散領域１３２ａを備えることから、ゲート・ドレイン間容量Ｃｒｓｓが、実施形態１に係る半導体装置１００のゲート・ドレイン間容量Ｃｒｓｓよりもより一層大きくなるという効果が得られる。
【０１３５】
［試験例］
なお、実施形態１〜１７に係る半導体装置１００〜３００を構成するにあたっては、以下の試験例１及び２の結果を参考にした。
【０１３６】
［試験例１］
試験例１は、本発明の半導体装置が、ゲート・ドレイン間に大きな容量を有することを明らかにするための試験例である。
図２８は、試験例１及び２に用いる半導体装置１００ｉ，１００Ｃの断面図である。図２９は、試験例１の評価結果を説明するために示す図である。図２９（ａ）は半導体装置１００ｉの等価回路を示す図であり、図２９（ａ）は半導体装置１００Ｃの等価回路を示す図であり、図２９（ｃ）は半導体装置１００ｉ及び半導体装置１００Ｃの測定結果を示す図である。なお、図２８に示す半導体装置１００ｉ、１００Ｃは、図２に示す半導体装置１００又は図３に示す半導体装置１００Ａとは若干構造が異なるが、理解を容易にするために、対応する抵抗及び容量を同じ符号（Ｃ０，Ｃ１，Ｃ２，Ｃ３，Ｒ０，Ｒ１，Ｒ２，Ｒ３）で表すものとする。
【０１３７】
１．半導体装置の構成条件
（１）実施例に係る半導体装置
実施形態１０に係る半導体装置１００ｉと同様の構成の半導体装置をそのまま実施例に係る半導体装置１００ｉとした。
【０１３８】
（２）比較例に係る半導体装置
実施形態１０に係る半導体装置１００ｉとほぼ同様の構成を有するが、ゲートパッド部においては、ドリフト層１１４の表面において、ｐ−型拡散領域１５０ａと、ｐ型不純物非拡散領域１５０ｂとが交互に形成されたゲート発振抑制構造１５０に代えてドリフト層１１４の表面においてゲートパッド部の全面にわたって形成されたウェル状のｐ−型拡散領域１６０を備える半導体装置を比較例３に係る半導体装置１００Ｃとした。
【０１３９】
２．試験の方法
試験は、上記した実施例に係る半導体装置１００ｉ及び比較例３に係る半導体装置１００Ｃについて、容量測定装置を用いて、ドレイン・ソ−ス間電圧ＶＤＳを変化させながらゲート・ドレイン間容量Ｃｒｓｓを測定することにより行った。
【０１４０】
３．試験の結果
測定結果を図２９（ｃ）に示す。その結果、図２９（ｃ）からも分かるように、本発明の半導体装置（実施例に係る半導体装置１００ｉ）が従来の半導体装置（比較例３に係る半導体装置１００Ｃ）よりも大きなゲート・ドレイン間容量Ｃｒｓｓを有することが明らかとなった。
【０１４１】
［試験例２］
試験例２は、本発明の半導体装置が、従来の半導体装置よりもスイッチオフ時におけるゲート発振現象が抑制されていることを明らかにするための試験例である。
【０１４２】
１．半導体装置の構成条件
（１）実施例に係る半導体装置
試験例１で用いた「実施例に係る半導体装置１００ｉ」を試験例２においてもそのまま実施例に係る半導体装置１００ｉとして用いた。
【０１４３】
（２）比較例に係る半導体装置
試験例２で用いた「比較例３に係る半導体装置１００Ｃ」を試験例２においてもそのまま比較例３に係る半導体装置１００Ｃとして用いた。
【０１４４】
２．試験の方法
図３０は、試験例２における評価方法及び評価結果を説明するために示す図である。図３０（ａ）は試験例２に用いる測定系を示す図であり、図３０（ｂ）は実施例に係る半導体装置１００ｉにおけるスイッチオフ時における応答波形を示す図であり、図３０（ｃ）は比較例３に係る半導体装置１００Ｃにおけるスイッチオフ時における応答波形を示す図である。
【０１４５】
試験は、図３０（ａ）に示した測定系を用いて、スイッチオフ時のゲート・ソース間電圧ＶＧＳ及びドレイン電流ＩＤを測定することにより行った。
【０１４６】
３．試験の結果
試験の結果を図３０（ｂ）及び図３０（ｃ）に示す。その結果、図３０（ｂ）及び図３０（ｃ）からも分かるように、本発明の半導体装置（実施例に係る半導体装置１００ｉ）が、従来第３の半導体装置９００（比較例３に係る半導体装置１００Ｃ）においてよりもスイッチオフ時におけるゲート発振現象が抑制されていることが明らかになった。
【０１４７】
以上、本発明を上記の実施形態に基づいて説明したが、本発明は上記の実施形態に限定されるものではない。その趣旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば、次のような変形も可能である。
【０１４８】
（１）上記各実施形態においては、ｎ型を第１導電型としｐ型を第２導電型として本発明を説明したが、本発明はこれに限定されるものではない。例えば、ｐ型を第１導電型としｎ型を第２導電型としても本発明を適用可能である。
【０１４９】
（２）本発明は、導電体層（ポリシリコン層１３６）が、ゲートフィンガー部を介してゲート電極層１２４と電気的に接続されており、かつ、ゲートフィンガー部を介さずにゲート電極層１２４と直接接続されている箇所を有しないものであれば、図２（ａ）に示すようにレイアウトされたものに限定されるものではない。図３１は、変形例に係る半導体装置１００ｍの平面図である。図３１においては、図２（ａ）の場合と同様に、ポリシリコン層１３６及びソース電極層１２８の輪郭線（一点鎖線）のみを示す。導電体層（ポリシリコン層１３６）は、例えば、図３１に示すようにレイアウトされたものであってもよい。
【符号の説明】
【０１５０】
１００，１００Ａ，１００Ｂ，１００Ｃ，１００ａ，１００ｂ，１００ｃ，１００ｄ，１００ｅ，１００ｆ，１００ｇ，１００ｈ，１００ｉ，１００ｊ，１００ｋ，１００ｌ，１００ｍ，２００，２００ａ，２００ｂ，３００，８００，９００…半導体装置、１１２，２１２，３１２…低抵抗半導体層、１１４，２１４，３１４…ドリフト層、１１６，２１６，３１６…ベース領域、１１８，２１８，３１８…ｐ＋型張り出し拡散領域、１２０，２２０…ソース領域、１２２，２２２，３２２…ゲート絶縁層、１２４，２２４，３２４…ゲート電極層、１２６，２２６，３２６…層間絶縁層、１２７…金属層、１２８，２２８，３２８…ソース電極層、１３０，２３０，３２０…ドレイン電極層、１３２，１３３，１５０，２３２，２３３，３３２…ゲート発振抑制構造、１３２ａ，１５８，１６２，２３２ａ，３３２ａ…ｐ＋型拡散領域、１３２ｂ，１３３ｂ，１５０ｂ，２３２ｂ，２３３ｂ，３３２ｂ…ｐ型不純物非拡散領域、１３３ａ，１６３，２３３ａ…ｐ型拡散領域、１３４，２３４，３３４…フィールド絶縁層、１３６，１３７，２３６，３３６…ポリシリコン層、１３８，２３８，３３８…ゲートパッド用電極層、１４０，２４０，３４０…スルーホール、１４１…コンタクトホール、１４２…ゲートフィンガー用配線層、１４４…コンタクト領域、１４６…ｎ型基準濃度半導体層、１４８…ｐ−型張り出し拡散領域、１５０ａ，１６０，１６４…ｐ−型拡散領域、１５２…ｎ＋型半導体領域、１５４…ガードリング、１５６…チャネルストッパ、２１７…トレンチ、３２０…エミッタ領域、３２８…エミッタ電極層、３３０…コレクタ電極層
【図１】
0005841693.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0005841693.tif 000009
【図９】
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【図１０】
0005841693.tif 000011
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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