(57)【特許請求の範囲】
【請求項１】
第１の基板と第２の基板とを電気的に接続する接続部によって、前記第１の基板と前記第２の基板とを電気的に接続する固体撮像装置であって、
当該固体撮像装置が有する画素部は、
前記第１の基板に含まれ、光電変換素子を具備し、画素信号を発生する画素と、
前記画素信号を前記第２の基板に供給する信号線と、
前記第２の基板に含まれ、前記信号線を経由して供給された前記画素信号を蓄積する信号蓄積回路と、
前記第２の基板に含まれ、前記信号蓄積回路に蓄積された前記画素信号を出力する出力回路と、
前記第２の基板に含まれ、前記画素信号の電圧が、所定の電圧以下にならないようにクリップするクリップ回路と、
を有する、
ことを特徴とする固体撮像装置。
【請求項２】
前記第２の基板は、
前記信号蓄積回路に蓄積された前記画素信号を出力する出力信号線を更に有し、
前記クリップ回路は、
前記出力信号線の電圧が、前記所定の電圧以下にならないようにクリップする、
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記接続部には、電流源負荷が接続されている、
ことを特徴とする請求項２に記載の固体撮像装置。
【請求項４】
前記画素は、
入射光量に応じた信号電荷を発生させる前記光電変換素子と、
前記光電変換素子が発生した前記信号電荷を蓄積する蓄積部と、
前記蓄積部に貯められた電荷をリセットするリセット部と、
前記蓄積部に前記信号電荷を転送する転送部と、
前記蓄積部に蓄積された電荷を増幅し、画素信号として出力する増幅部と、
を有し、
前記クリップ回路によってクリップする前記所定の電圧のレベルは、
前記リセット部によってリセットされたときの前記蓄積部の電荷に応じて前記増幅部から出力される前記画素信号であるリセット信号が、前記信号線に出力されているリセット期間と、前記転送部によって前記蓄積部に転送された前記信号電荷に応じて前記増幅部から出力される前記画素信号である被写体信号が、前記信号線に出力されている信号期間と、で異なる、
ことを特徴とする請求項３に記載の固体撮像装置。
【請求項５】
前記信号蓄積回路は、
前記画素信号を記憶する記憶部と、
前記記憶部に記憶された前記画素信号の電圧をリセットする記憶部信号リセット部と、
前記記憶部を選択する記憶部信号選択部と、
前記記憶部に記憶された前記画素信号の電圧を増幅して出力する記憶部信号増幅部と、
一方が前記信号線を経由して供給される前記画素信号の信号線に接続され、もう一方が前記記憶部に接続された結合容量と、
を有することを特徴とする請求項４に記載の固体撮像装置。
【請求項６】
前記第２の基板は、
前記被写体信号から前記リセット信号を減算した信号を出力する減算部を、さらに有する、
ことを特徴とする請求項５に記載の固体撮像装置。
【請求項７】
前記リセット期間の間、前記クリップ回路による前記信号線を経由して供給された前記画素信号の電圧のクリップ機能を有効にする、
ことを特徴とする請求項４に記載の固体撮像装置。
【請求項８】
前記所定の電圧は、
前記リセット信号の飽和電圧である、
ことを特徴とする請求項７に記載の固体撮像装置。
【請求項９】
前記信号期間の間、前記クリップ回路による前記信号線を経由して供給された前記画素信号の電圧のクリップ機能を有効にする、
ことを特徴とする請求項４に記載の固体撮像装置。
【請求項１０】
前記所定の電圧は、
前記被写体信号の飽和電圧である、
ことを特徴とする請求項９に記載の固体撮像装置。
【請求項１１】
当該固体撮像装置が有する全ての前記画素の前記光電変換素子を同時にリセットする、
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項１２】
前記画素は、
前記光電変換素子で発生した信号を増幅する増幅回路を、さらに備え、
前記信号蓄積回路は、
前記増幅回路によって増幅された増幅信号を蓄積する、
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項１３】
前記画素は、
前記増幅回路から出力された前記増幅信号中のノイズを低減するノイズ低減回路を、さらに備え、
前記信号蓄積回路は、
前記ノイズ低減回路によってノイズが低減された前記増幅信号を蓄積する、
ことを特徴とする請求項１２に記載の固体撮像装置。
【請求項１４】
前記増幅回路は、
前記光電変換素子で発生した信号をゲートに受け、ソースおよびドレインの一方から前記増幅信号を出力する増幅トランジスタを含む、
ことを特徴とする請求項１３に記載の固体撮像装置。
【請求項１５】
前記ノイズ低減回路は、
前記増幅トランジスタのソースおよびドレインの一方に、直接または間接に接続され、出力された前記増幅信号をクランプするためのクランプ容量と、
前記クランプ容量に直接または間接に接続され、クランプされた前記増幅信号をサンプルホールドするサンプルホールドトランジスタと、
を含み、
前記信号蓄積回路は、
前記サンプルホールドトランジスタによってサンプルホールドされた前記増幅信号を蓄積する、
ことを特徴とする請求項１４に記載の固体撮像装置。
【請求項１６】
前記接続部における前記第１の基板側の接続点、および前記接続部における前記第２の基板側の接続点は、
前記光電変換素子の出力端子から前記信号蓄積回路の入力端子までに至る経路上の、いずれかの位置に配置される、
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項１７】
前記接続部は、バンプである、
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項１８】
前記接続部は、
前記第１の基板の表面に形成された第１の電極と、前記第２の基板の表面に形成され、前記第１の電極と貼り合わされた第２の電極とを有する、
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項１９】
前記第２の基板は、
前記光電変換素子に入射する光が照射される前記第１の基板の表面とは反対側の表面と接続される、
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項２０】
前記第１の基板の画素は、
前記光電変換素子と、
前記光電変換素子で発生した信号を転送する転送回路と、
前記光電変換素子で発生した信号を増幅する第１増幅回路と、
前記第１増幅回路の入力部をリセットする第１リセット回路と、
を有し、
前記第２の基板の信号蓄積回路は、
アナログメモリ回路と、
前記アナログメモリ回路の信号を増幅する第２増幅回路と、
前記第２増幅回路の入力部をリセットする第２リセット回路と、
を有する、
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項２１】
第１の基板と第２の基板とを電気的に接続する接続部によって、前記第１の基板と前記第２の基板とを電気的に接続する固体撮像装置の制御方法であって、
当該固体撮像装置が有する画素部の前記第１の基板に含まれ、光電変換素子を具備する画素で発生した画素信号を前記第２の基板に供給する信号線に出力させるステップと、
前記第２の基板に含まれる信号蓄積回路に、前記信号線を経由して供給された前記画素信号を蓄積させるステップと、
前記第２の基板に含まれる出力回路から、前記信号蓄積回路に蓄積された前記画素信号を出力させるステップと、
前記第２の基板に含まれるクリップ回路で、前記画素信号の電圧が、所定の電圧以下にならないようにクリップさせるステップと、
を含む、
ことを特徴とする固体撮像装置の制御方法。
【請求項２２】
第１の基板と第２の基板とを電気的に接続する接続部によって、前記第１の基板と前記第２の基板とを電気的に接続する撮像装置であって、
当該撮像装置が有する画素部は、
前記第１の基板に含まれ、光電変換素子を具備し、画素信号を発生する画素と、
前記画素信号を前記第２の基板に供給する信号線と、
前記第２の基板に含まれ、前記信号線を経由して供給された前記画素信号を蓄積する信号蓄積回路と、
前記第２の基板に含まれ、前記信号蓄積回路に蓄積された前記画素信号を出力する出力回路と、
前記第２の基板に含まれ、前記画素信号の電圧が、所定の電圧以下にならないようにクリップするクリップ回路と、
を有する、
ことを特徴とする撮像装置。
【請求項２３】
第１の基板と第２の基板とを電気的に接続する接続部によって、前記第１の基板と前記第２の基板とを電気的に接続する固体撮像装置であって、
当該固体撮像装置が有する画素部は、
前記第１の基板に含まれ、光電変換素子を具備する画素と、
前記画素に接続される第１の信号線と、
前記第２の基板に含まれ、一端が、前記第１の信号線に接続されるトランジスタと、
前記第２の基板に含まれ、前記第１の信号線に接続される容量と、
前記容量に接続される第２の信号線と、
を有し、
前記トランジスタは、
前記第１の信号線の電圧が、所定の電圧以下にならないようにクリップする、
ことを特徴とする固体撮像装置。
【請求項２４】
前記第１の信号線は、
前記画素で発生した信号を前記第２の基板に供給し、
前記容量は、
前記第１の信号線を経由して供給された信号を蓄積し、
前記第２の信号線は、
前記容量に蓄積された信号を出力する、
ことを特徴とする請求項２３に記載の固体撮像装置。
【請求項２５】
前記画素は、
前記光電変換素子で発生した信号をゲートに受け、ソースおよびドレインの一方から増幅信号を出力する増幅トランジスタを含む増幅回路を、さらに備え、
前記容量は、
前記増幅トランジスタによって増幅された前記増幅信号を蓄積する、
ことを特徴とする請求項２３に記載の固体撮像装置。
【請求項２６】
前記画素は、
前記増幅トランジスタのソースおよびドレインの一方に、直接または間接に接続され、出力された前記増幅信号をクランプするためのクランプ容量と、
前記クランプ容量に直接または間接に接続され、クランプされた前記増幅信号をサンプルホールドするサンプルホールドトランジスタと、
を含むノイズ低減回路を、さらに備え、
前記容量は、
前記サンプルホールドトランジスタによってサンプルホールドされた前記増幅信号を蓄積する、
ことを特徴とする請求項２５に記載の固体撮像装置。
【請求項２７】
前記第１の基板の画素は、
前記光電変換素子と、
前記光電変換素子で発生した信号がソースおよびドレインの一方に接続され、前記光電変換素子で発生した信号をソースおよびドレインのもう一方に出力する転送トランジスタと、
前記転送トランジスタが出力した信号をゲートに受け、ソースおよびドレインの一方から第１の増幅信号を出力する第１増幅トランジスタと、
前記第１増幅トランジスタのゲートをリセットする第１リセットトランジスタと、
を有し、
前記第２の基板は、
前記容量であるアナログメモリ回路と、
前記アナログメモリ回路の信号をゲートに受け、ソースおよびドレインの一方から第２の増幅信号を出力する第２増幅トランジスタと、
前記第２増幅トランジスタのゲートをリセットする第２リセットトランジスタと、
を有する、
ことを特徴とする請求項２４に記載の固体撮像装置。
【請求項２８】
前記第１リセットトランジスタによって前記第１増幅トランジスタがリセットされているリセット期間の間、前記トランジスタによって前記第１の信号線の電圧が、第１の電圧以下にならないようにクリップする、
ことを特徴とする請求項２７に記載の固体撮像装置。
【請求項２９】
前記転送トランジスタのソースおよびドレインのもう一方から前記光電変換素子で発生した信号に出力され、前記第１増幅トランジスタのソースおよびドレインの一方から前記光電変換素子で発生した信号に応じた前記第１の増幅信号が出力されている信号期間の間、前記トランジスタによって前記第１の信号線の電圧が、第２の電圧以下にならないようにクリップする、
ことを特徴とする請求項２７に記載の固体撮像装置。
【請求項３０】
第１の基板と第２の基板とを電気的に接続する接続部によって、前記第１の基板と前記第２の基板とを電気的に接続する固体撮像装置の制御方法であって、
当該固体撮像装置が有する画素部の前記第１の基板に含まれ、光電変換素子を具備する画素で発生した信号を、前記画素に接続される第１の信号線に出力させるステップと、
前記第２の基板に含まれ、前記第１の信号線に接続される容量に、前記第１の信号線に出力された信号を蓄積させるステップと、
前記容量に接続される第２の信号線に蓄積した信号を出力させるステップと、
を含み、
前記第２の基板に含まれ、一端が、前記第１の信号線に接続されるトランジスタによって、前記第１の信号線の電圧が、所定の電圧以下にならないようにクリップさせるステップを、さらに含む、
ことを特徴とする固体撮像装置の制御方法。
【請求項３１】
第１の基板と第２の基板とを電気的に接続する接続部によって、前記第１の基板と前記第２の基板とを電気的に接続する撮像装置であって、
当該撮像装置が有する画素部は、
前記第１の基板に含まれ、光電変換素子を具備する画素と、
前記画素に接続される第１の信号線と、
前記第２の基板に含まれ、一端が、前記第１の信号線に接続されるトランジスタと、
前記第２の基板に含まれ、前記第１の信号線に接続される容量と、
前記容量に接続される第２の信号線と、
を有し、
前記トランジスタは、
前記第１の信号線の電圧が、所定の電圧以下にならないようにクリップする、
ことを特徴とする撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置、固体撮像装置の制御方法、および撮像装置に関する。
【背景技術】
【０００２】
近年、固体撮像装置としてＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：相補型金属酸化膜半導体）型固体撮像装置（以下、「ＭＯＳ型固体撮像装置」という）が注目され、実用化されている。
このＭＯＳ型固体撮像装置は、ＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ：電荷結合素子）型固体撮像装置と異なり、単一電源で駆動することが可能である。また、ＣＣＤ型固体撮像装置では、専用の製造プロセスを必要とするのに対し、ＭＯＳ型固体撮像装置は、他のＬＳＩと同じ製造プロセスを用いて製造することができることからＳＯＣ（Ｓｙｓｔｅｍ  Ｏｎ  Ｃｈｉｐ）への対応が容易であり、固体撮像装置の多機能化を可能としている。
また、ＭＯＳ型固体撮像装置は、各画素に増幅回路を備えることによって画素内で信号電荷を増幅しているため、信号の伝達経路からのノイズの影響を受けづらい構成になっている。さらに、各画素の信号電荷を選択して取り出す（選択方式）ことが可能であり、原理上、信号の蓄積時間や読み出し順序を画素毎に自由に制御することができるという特徴がある。
【０００３】
従来から、一般的なＭＯＳ型固体撮像装置（以下、「固体撮像装置」ともいう）の露光方式として、ライン露光方式と、グローバル露光方式とが知られている。ライン露光方式は、固体撮像装置内に２次元に配列された多数の画素を、行毎に異なるタイミングで露光する。そして、ある単位の行の露光を行った後に、その行の画素内の光電変換素子が発生した信号電荷を順次読み出すことによって、被写体の映像信号を得る方式である。ライン露光方式の場合、行単位で露光と読出しとを連続して行うことが可能である。このため、光電変換素子が発生した信号電荷を蓄積する蓄積部で発生するノイズの影響を最小限に抑えた状態で、被写体の映像信号を得ることができる。しかし、ライン露光方式で移動する被写体を撮影した場合には、行毎で露光のタイミングが異なることに起因して、被写体を正しく撮像することができない。すなわち、ライン露光方式では、被写体が移動する方向によっては、被写体が歪曲した映像が得られてしまうという不具合が発生する。
【０００４】
一方、グローバル露光方式は、固体撮像装置内に２次元に配列された全ての画素を、同時のタイミングで露光する方式である。グローバル露光方式の場合は、全ての画素が同時のタイミングで露光を行うため、移動する被写体を撮影する際にも、歪曲した映像が得られてしまうという不具合が発生することはない。しかし、グローバル露光方式では、全ての画素の露光を行った後に、画素内の光電変換素子が発生した信号電荷を順次読み出すため、露光が終了してから信号電荷の読み出しを開始するまでに時間を要する画素では、蓄積部で発生するノイズの影響を抑えることが困難である。このため、グローバル露光方式の固体撮像装置では、ライン露光方式の固体撮像装置に比べて、ノイズの多い映像信号が得られる場合が多い。
【０００５】
グローバル露光方式の固体撮像装置では、上述したような蓄積部で発生するノイズの影響を抑圧する回路を固体撮像装置に付加することによって、グローバル露光方式を採用した固体撮像装置でも、ノイズの影響を最小限に抑えた映像信号を得ることができる。しかしながら、このようなノイズの影響を抑圧する回路を固体撮像装置に付加することによって、固体撮像装置の全体の面積が増加し、固体撮像装置自体が大型化してしまうという問題が発生する。
【０００６】
このような問題を解決するための技術として、例えば、特許文献１のように、ＭＯＳ型固体撮像装置の画素回路部を画素回路チップとして作製し、一方信号処理部を信号処理チップとして作製し、別々に作製したこれらのチップを重ねる方法が開示されている。特許文献１で開示された技術では、別々に作製した画素回路チップと信号処理チップとを、バンプを介して接続している。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−４９３６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、ＭＯＳ型固体撮像装置に高輝度の光が入射すると、以下のような２つの不具合が発生することが知られている。１つは、高輝度の光が入射した画素は、黒色のレベルに相当する画素信号を出力してしまうという不具合である。以下、この現象を、「黒沈み現象」と呼ぶ。もう１つは、高輝度の光が入射した画素と同じ行に配列された画素から出力される画素信号は、被写体を露光した本来のレベルの画素信号よりも明るいレベルの画素信号を出力してしまうという不具合である。これにより、被写体の映像信号に横筋が現れてしまう。以下、この現象を、「横筋現象」と呼ぶ。
【０００９】
上述のような高輝度光による黒沈み現象や横筋現象は、画素回路チップに対策回路を付加することによって抑圧することができる。しかしながら、特許文献１で開示されたようなチップを接合する方法を採用したＭＯＳ型固体撮像装置の場合、画素回路チップと信号処理チップとを接続する箇所、すなわち、バンプの箇所の全てに対策回路を設ける必要がある。このため、画素回路チップの面積の増大を避けることができない。さらに、画素回路チップ内に対策回路を設けることによって、画素回路チップ内における画素の面積占有率が減少してしまう。これにより、画素のダイナミックレンジの減少や、画素の回路ノイズが増大し、被写体の映像信号（画像）の劣化を引き起こしてしまうという問題がある。
【００１０】
本発明は、上記の課題認識に基づいてなされたものであり、複数枚のチップを接続することによって構成される固体撮像装置において、高輝度の光が入射した場合でも、ノイズの少ない良好なグローバル露光方式の画像を取得することができる固体撮像装置、固体撮像装置の制御方法、および撮像装置を提供することを目的としている。
【課題を解決するための手段】
【００１１】
上記の課題を解決するため、本発明のある態様に係る固体撮像装置は、第１の基板と第２の基板とを電気的に接続する接続部によって、前記第１の基板と前記第２の基板とを電気的に接続する固体撮像装置であって、当該固体撮像装置が有する画素部は、前記第１の基板に含まれ、光電変換素子を具備し、画素信号を発生する画素と、前記画素信号を前記第２の基板に供給する信号線と、前記第２の基板に含まれ、前記信号線を経由して供給された前記画素信号を蓄積する信号蓄積回路と、前記第２の基板に含まれ、前記信号蓄積回路に蓄積された前記画素信号を出力する出力回路と、前記第２の基板に含まれ、前記画素信号の電圧が、所定の電圧以下にならないようにクリップするクリップ回路と、を有する。
【００１２】
また、本発明のある態様に係る固体撮像装置の制御方法は、第１の基板と第２の基板とを電気的に接続する接続部によって、前記第１の基板と前記第２の基板とを電気的に接続する固体撮像装置の制御方法であって、当該固体撮像装置が有する画素部の前記第１の基板に含まれ、光電変換素子を具備する画素で発生した画素信号を前記第２の基板に供給する信号線に出力させるステップと、前記第２の基板に含まれる信号蓄積回路に、前記信号線を経由して供給された前記画素信号を蓄積させるステップと、前記第２の基板に含まれる出力回路から、前記信号蓄積回路に蓄積された前記画素信号を出力させるステップと、前記第２の基板に含まれるクリップ回路で、前記画素信号の電圧が、所定の電圧以下にならないようにクリップさせるステップと、を含む。
【００１３】
また、本発明のある態様に係る撮像装置は、第１の基板と第２の基板とを電気的に接続する接続部によって、前記第１の基板と前記第２の基板とを電気的に接続する撮像装置であって、当該撮像装置が有する画素部は、前記第１の基板に含まれ、光電変換素子を具備し、画素信号を発生する画素と、前記画素信号を前記第２の基板に供給する信号線と、前記第２の基板に含まれ、前記信号線を経由して供給された前記画素信号を蓄積する信号蓄積回路と、前記第２の基板に含まれ、前記信号蓄積回路に蓄積された前記画素信号を出力する出力回路と、前記第２の基板に含まれ、前記画素信号の電圧が、所定の電圧以下にならないようにクリップするクリップ回路と、を有する。
【００１４】
また、本発明のある態様に係る固体撮像装置は、第１の基板と第２の基板とを電気的に接続する接続部によって、前記第１の基板と前記第２の基板とを電気的に接続する固体撮像装置であって、当該固体撮像装置が有する画素部は、前記第１の基板に含まれ、光電変換素子を具備する画素と、前記画素に接続される第１の信号線と、前記第２の基板に含まれ、一端が、前記第１の信号線に接続されるトランジスタと、前記第２の基板に含まれ、前記第１の信号線に接続される容量と、前記容量に接続される第２の信号線と、を有し、前記トランジスタは、前記第１の信号線の電圧が、所定の電圧以下にならないようにクリップする。
【００１５】
また、本発明のある態様に係る固体撮像装置の制御方法は、第１の基板と第２の基板とを電気的に接続する接続部によって、前記第１の基板と前記第２の基板とを電気的に接続する固体撮像装置の制御方法であって、当該固体撮像装置が有する画素部の前記第１の基板に含まれ、光電変換素子を具備する画素で発生した信号を、前記画素に接続される第１の信号線に出力させるステップと、前記第２の基板に含まれ、前記第１の信号線に接続される容量に、前記第１の信号線に出力された信号を蓄積させるステップと、前記容量に接続される第２の信号線に蓄積した信号を出力させるステップと、を含み、前記第２の基板に含まれ、一端が、前記第１の信号線に接続されるトランジスタによって、前記第１の信号線の電圧が、所定の電圧以下にならないようにクリップさせるステップを、さらに含む。
【００１６】
また、本発明のある態様に係る撮像装置は、第１の基板と第２の基板とを電気的に接続する接続部によって、前記第１の基板と前記第２の基板とを電気的に接続する撮像装置であって、当該撮像装置が有する画素部は、前記第１の基板に含まれ、光電変換素子を具備する画素と、前記画素に接続される第１の信号線と、前記第２の基板に含まれ、一端が、前記第１の信号線に接続されるトランジスタと、前記第２の基板に含まれ、前記第１の信号線に接続される容量と、前記容量に接続される第２の信号線と、を有し、前記トランジスタは、前記第１の信号線の電圧が、所定の電圧以下にならないようにクリップする。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施形態によるデジタルカメラの概略構成を示したブロック図である。
【図２】本実施形態によるイメージセンサの概略構成を示した概観図である。
【図３】本実施形態のイメージセンサ内の画素チップの概略構成を示した回路図である。
【図４】本実施形態のイメージセンサ内の画素信号処理チップの概略構成を示した回路図である。
【図５】本実施形態のイメージセンサに備えた画素チップ内の単位画素の概略構成を示した回路図である。
【図６】本実施形態のイメージセンサに備えた画素信号処理チップ内の単位画素メモリの概略構成を示した回路図である。
【図７】本実施形態のイメージセンサに高輝度光が入射してない場合の各駆動のタイミングを示したタイミングチャートである。
【図８】本実施形態のイメージセンサのリセット期間に高輝度光が入射した場合の各駆動のタイミングを示したタイミングチャートである。
【図９】本実施形態のイメージセンサのリセット期間に高輝度光が入射した場合の効果を説明する図である。
【図１０】本実施形態のイメージセンサの転送期間に高輝度光が入射した場合の各駆動のタイミングを示したタイミングチャートである。
【図１１】本実施形態のイメージセンサの転送期間に高輝度光が入射した場合の効果を説明する図である。
【図１２】本実施形態のイメージセンサにおける高輝度光による横筋現象の抑圧に関連する画素信号処理チップ内の単位画素メモリの概略構成の一例を示した回路図である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施形態について、図面を参照して説明する。なお、以下の説明は、例示のために特定の詳細な内容が含まれている。しかし、当業者であれば、以下に説明する詳細な内容に様々な変更を加えた場合であっても、本発明の範囲を超えないことは理解できるであろう。従って、以下に説明する本発明の例示的な実施形態は、権利を請求された発明に対して、一般性を失わせることなく、また、何ら限定をすることもなく、述べられたものである。
【００１９】
図１は、本実施形態によるデジタルカメラ（例えば、一眼レフデジタルカメラ）の概略構成を示したブロック図である。ここに示した各構成要素は、ハードウェア的には、コンピュータのＣＰＵやメモリをはじめとする素子で実現することができ、ソフトウェア的にはコンピュータプログラムなどによって実現されるものであるが、ここでは、これらの連携によって実現される機能ブロックとして示している。従って、これらの機能ブロックは、ハードウェア、ソフトウェアの組合せによって、様々な形式で実現できるということは、当業者には理解できるであろう。
【００２０】
図１に示したデジタルカメラ１は、レンズユニット部２、イメージセンサ３、発光装置４、メモリ５、記録装置６、表示装置７、画像信号処理回路８、レンズ制御装置９、イメージセンサ制御装置１０、発光制御装置１１、カメラ制御装置１２から構成される。なお図１に示したデジタルカメラ１は、イメージセンサ３を遮光するためのメカニカルシャッタを搭載せず、全画素同時に露光するグローバル露光を行うデジタルカメラである。
【００２１】
レンズユニット部２は、レンズ制御装置９によってズーム、フォーカス、絞りなどが駆動制御され、被写体像をイメージセンサ３に結像させる。
イメージセンサ３は、イメージセンサ制御装置１０によって駆動、制御され、レンズユニット部２を介してイメージセンサ３に入射した被写体光を画像信号に変換するＭＯＳ型固体撮像装置である。以下の説明において、イメージセンサという場合には、ＭＯＳ型固体撮像装置を示すこととする。なお、このイメージセンサ３に関する詳細な説明は、後述する。
発光装置４は、発光制御装置１１によって駆動、制御され、発光装置４から発せられる光を被写体に当てることにより、被写体から反射する光を調節するストロボやフラッシュなどの装置である。
【００２２】
画像信号処理回路８は、イメージセンサ３から出力された画像信号に対して、信号の増幅、画像データへの変換および各種の補正、画像データの圧縮などの処理を行う。なお、画像信号処理回路８は、各処理における画像データの一時記憶手段としてメモリ５を利用する。
記録装置６は、半導体メモリなどの着脱可能な記録媒体であり、画像データの記録または読み出しを行う。
表示装置７は、イメージセンサ３に結像され、画像信号処理回路８によって処理された画像データ、または記録装置６から読み出された画像データに基づく画像を表示する液晶などの表示装置である。
【００２３】
カメラ制御装置１２は、デジタルカメラ１の全体の制御を行う制御装置である。また、カメラ制御装置１２は、イメージセンサ制御装置１０と発光制御装置１１とを制御することによって、イメージセンサ３と、発光装置４とを協調制御する。
【００２４】
次に、本実施形態のイメージセンサ３について説明する。図２は、本実施形態によるイメージセンサ３の概略構成を示した概観図である。図２において、イメージセンサ３は、画素チップ３１、画素信号処理チップ３２、チップ接続部３３、外部配線接続部３４から構成される。
【００２５】
画素チップ３１は、後述する光電変換部を含む画素が２次元状に配列され、入射した被写体光を電気信号に変換するチップである。画素チップ３１は、画素信号処理チップ３２から送信された信号によって駆動、制御される。そして、画素チップ３１は、変換した電気信号を画素信号処理チップ３２に送信する。
画素信号処理チップ３２は、画素チップ３１から送信されてきた電気信号の一時的な記憶や、電気信号に対する簡単な演算などの処理を行うチップである。また、画素信号処理チップ３２は、画素チップ３１を駆動、制御するための信号を画素チップ３１に送信する。
【００２６】
チップ接続部３３は、画素チップ３１と画素信号処理チップ３２とを電気的に接続するための接続部である。チップ接続部３３は、例えば、蒸着法、めっき法で作製されるバンプなどを用いる。なお、画素チップ３１と画素信号処理チップ３２との間に存在する空間には、接着剤などの絶縁部材を充填させてもよい。画素チップ３１と画素信号処理チップ３２とは、チップ接続部３３を介して信号の送受信を行う。
【００２７】
外部配線接続部３４は、イメージセンサ３と他のブロックを電気的に接続するための接続部である。外部配線接続部３４を介して、イメージセンサ３の入出力信号を、デジタルカメラ１内の他の構成要素（ブロック）と送受信する。例えば、イメージセンサ３を保護するためのパッケージ（図示せず）と、外部配線接続部３４とをワイヤで接続し、パッケージの外にイメージセンサ３の入出力信号を送受信する構成などが考えられる。
【００２８】
本実施形態のイメージセンサ３では、画素チップ３１内の全ての画素を同時に露光するグローバル露光を行い、入射した被写体光を変換した電気信号を画素信号処理チップ３２に送信する。そして、画素信号処理チップ３２は、画素チップ３１から送信されてきた電気信号の一時的な記憶し、外部配線接続部３４から順次、イメージセンサ３の外部に出力する。
【００２９】
次に、本実施形態の画素チップ３１について説明する。図３は、本実施形態のイメージセンサ３内の画素チップ３１の概略構成を示した回路図である。図３において、画素チップ３１は、画素チップ垂直走査回路３１１、画素アレイ部３１２、単位画素３１３、画素信号線３１４、画素チップ垂直走査回路信号線３１５、画素リセット線３１６、画素転送線３１７、画素選択線３１８から構成される。なお、図３に示した画素チップ３１では、複数の単位画素３１３が、１０行１０列に２次元的に配置された画素アレイ部３１２の例を示している。この画素チップ３１の構成によって、後述する読み出しタイミングでの動作を行う。
【００３０】
なお、図３に示した画素チップ３１において、各符号の後に表す“（）：括弧”内の数字および記号は、画素チップ３１内に配置されている単位画素３１３に対応した行番号と列番号とを表す。そして、“（）：括弧”内の最初の数字は行番号、最後の数字は列番号を示す。例えば、２行３列目の単位画素３１３は、単位画素３１３（２，３）と表す。また、行番号または列番号のいずれか一方のみ、すなわち、同一の行番号または列番号を表す場合には、同一の行番号または列番号を数字で表し、同一ではない行番号または列番号を“＊：アスタリスク”で表す。例えば、３行目の画素リセット線３１６は、画素リセット線３１６（３，＊）と表す。また、行番号および列番号の両方を特定しない場合は、各符号の後の“（）：括弧”を表記しない。
【００３１】
画素チップ垂直走査回路３１１は、画素アレイ部３１２内のそれぞれの単位画素３１３を制御し、各単位画素３１３の画素信号を画素信号線３１４に出力させる。画素チップ垂直走査回路３１１は、制御信号線（画素リセット線３１６、画素転送線３１７、画素選択線３１８）に、単位画素３１３を制御するための制御信号を、画素アレイ部３１２に配置された単位画素３１３の行毎に出力する。
【００３２】
画素アレイ部３１２内のそれぞれの単位画素３１３は、リセットされたときのリセット信号、および入射した被写体光の受光量に応じた電気信号を、画素信号として画素信号線３１４に出力する。
画素信号線３１４および画素チップ垂直走査回路信号線３１５は、チップ接続部３３を介して画素信号処理チップ３２に接続される。画素チップ３１と画素信号処理チップ３２とは、画素信号線３１４および画素チップ垂直走査回路信号線３１５によって、画素チップ３１の駆動、制御に必要な各種信号、および画素チップ３１内のそれぞれの単位画素３１３が出力する画素信号の送受信を行う。
【００３３】
次に、本実施形態の画素信号処理チップ３２について説明する。図４は、本実施形態のイメージセンサ３内の画素信号処理チップ３２の概略構成を示した回路図である。図４において、画素信号処理チップ３２は、画素信号処理チップ垂直走査回路３２１、画素メモリアレイ部３２２、単位画素メモリ３２３、画素メモリ信号線３２４、画素信号処理チップ垂直信号線３２５、画素信号処理チップ列処理回路３２６、画素信号処理チップ水平走査回路３２７、画素信号処理チップ水平走査回路信号線３２８、イメージセンサ制御回路３２９、イメージセンサ制御回路信号線３２１０、画素メモリリセット線３２１１、画素メモリ転送線３２１２、画素メモリ選択線３２１３、クリップリファレンス線３２１４、クリップイネーブル線３２１５から構成される。なお、図４に示した画素信号処理チップ３２では、複数の単位画素メモリ３２３が、１０行１０列に２次元的に配置された画素メモリアレイ部３２２の例を示している。この画素信号処理チップ３２の構成によって、後述する読み出しタイミングでの動作を行う。
【００３４】
なお、図４に示した画素信号処理チップ３２において、各符号の後に表す“（）：括弧”内の数字および記号は、画素信号処理チップ３２内に配置されている単位画素メモリ３２３に対応した行番号と列番号とを表し、その表し方は、図３に示した画素チップ３１と同様である。
【００３５】
画素信号処理チップ垂直走査回路３２１は、画素メモリアレイ部３２２内のそれぞれの単位画素メモリ３２３を制御し、各単位画素メモリ３２３の画素メモリ信号を画素信号処理チップ垂直信号線３２５に出力させる。画素信号処理チップ垂直走査回路３２１は、制御信号線（画素メモリリセット線３２１１、画素メモリ転送線３２１２、画素メモリ選択線３２１３、クリップリファレンス線３２１４、クリップイネーブル線３２１５）に、単位画素メモリ３２３を制御するための制御信号を、画素メモリアレイ部３２２に配置された単位画素メモリ３２３の行毎に出力する。
【００３６】
画素メモリアレイ部３２２内のそれぞれの単位画素メモリ３２３には、画素チップ３１に備えた画素アレイ部３１２内のそれぞれの単位画素３１３からチップ接続部３３を介して画素メモリ信号線３２４に送信された画素信号が入力される。そして、それぞれの単位画素メモリ３２３は、入力された画素信号に応じた電気信号を、画素メモリ信号として画素信号処理チップ垂直信号線３２５に出力する。
【００３７】
画素信号処理チップ列処理回路３２６は、単位画素メモリ３２３から送信された画素メモリ信号に対する処理を行う。画素信号処理チップ列処理回路３２６による画素メモリ信号に対する処理では、イメージセンサ制御回路３２９から入力されたクランプパルスΦＣＬおよびサンプルホールドパルスΦＳＨに基づいて、後述する信号の減算（差分処理）が行われる。さらに、画素信号処理チップ列処理回路３２６による処理には、信号の増幅、比較などの処理が含まれる。また、画素信号処理チップ列処理回路３２６は、画素信号処理チップ垂直信号線３２５に接続される電流源負荷を含んでいる。
【００３８】
画素信号処理チップ水平走査回路３２７は、イメージセンサ制御回路３２９から入力された水平走査パルスΦＨに基づいて、画素信号処理チップ列処理回路３２６から出力された処理後の信号を順次読み出す。
イメージセンサ制御回路３２９は、画素信号処理チップ垂直走査回路３２１、画素信号処理チップ列処理回路３２６、画素信号処理チップ水平走査回路３２７、および画素チップ３１内の画素チップ垂直走査回路３１１を制御する。
【００３９】
画素メモリ信号線３２４およびイメージセンサ制御回路信号線３２１０は、チップ接続部３３を介して画素チップ３１に接続される。画素チップ３１と画素信号処理チップ３２とは、画素メモリ信号線３２４およびイメージセンサ制御回路信号線３２１０によって、画素チップ３１の駆動、制御に必要な各種信号、および画素チップ３１内のそれぞれの単位画素３１３が出力する画素信号の送受信を行う。
【００４０】
このイメージセンサ制御回路３２９、画素信号処理チップ垂直走査回路３２１、画素信号処理チップ列処理回路３２６、画素信号処理チップ水平走査回路３２７、および画素チップ垂直走査回路３１１による制御によって、イメージセンサ３は、入射した被写体光の画像信号を出力する。
【００４１】
次に、本実施形態の単位画素３１３について説明する。図５は、本実施形態のイメージセンサ３に備えた画素チップ３１内の単位画素３１３の概略構成を示した回路図である。単位画素３１３は、入射した光を電気信号に変換し、画素信号線３１４に出力する回路である。単位画素３１３は、それぞれ、フォトダイオードＰＤ、画素電荷蓄積部ＦＤ、画素転送トランジスタＰＭ１、画素リセットトランジスタＰＭ２、画素増幅トランジスタＰＭ３、画素選択トランジスタＰＭ４から構成される。
【００４２】
画素電荷蓄積部ＦＤは、画素増幅トランジスタＰＭ３のゲート端子に接続されたノードに付随する容量であり、図５に示した単位画素３１３の概略構成においては、キャパシタの記号で示す。図５に示した単位画素３１３の概略構成は、従来のイメージセンサの単位画素と同様の構成である。
【００４３】
フォトダイオードＰＤは、入射した光を光電変換して信号電荷を発生する光電変換部である。画素電荷蓄積部ＦＤは、信号電荷を蓄積する容量である。画素転送トランジスタＰＭ１は、画素チップ垂直走査回路３１１から入力された画素転送パルスΦＰＴに基づいて、フォトダイオードＰＤが発生した信号電荷を、画素増幅トランジスタＰＭ３のゲート端子に接続された画素電荷蓄積部ＦＤに転送する。画素転送トランジスタＰＭ１によって転送された信号電荷は、画素電荷蓄積部ＦＤに蓄積される。画素増幅トランジスタＰＭ３は、画素電荷蓄積部ＦＤに蓄積された信号電荷に応じた電圧を出力する。画素リセットトランジスタＰＭ２は、画素チップ垂直走査回路３１１から入力される画素リセットパルスΦＰＲに基づいて、画素電荷蓄積部ＦＤを電源電位ＶＤＤＰにリセットする。画素選択トランジスタＰＭ４は、画素チップ垂直走査回路３１１から入力された画素選択パルスΦＰＳに基づいて、画素増幅トランジスタＰＭ３が出力した電圧を、単位画素３１３の出力として画素信号線３１４に出力する。画素信号線３１４は、チップ接続部３３に接続される。
【００４４】
次に、本実施形態の単位画素メモリ３２３について説明する。図６は、本実施形態のイメージセンサ３に備えた画素信号処理チップ３２内の単位画素メモリ３２３の概略構成を示した回路図である。単位画素メモリ３２３は、画素メモリ信号線３２４から入力された信号を保持し、画素信号処理チップ垂直信号線３２５に出力する回路である。単位画素メモリ３２３は、それぞれ、画素メモリ結合容量ＣＣ、画素メモリ電荷蓄積部ＭＣ、画素メモリ転送トランジスタＭＭ１、画素メモリリセットトランジスタＭＭ２、画素メモリ増幅トランジスタＭＭ３、画素メモリ選択トランジスタＭＭ４、画素メモリクリップリファレンストランジスタＭＭ５、画素メモリクリップイネーブルトランジスタＭＭ６、画素メモリ電流負荷ＣＳから構成される。
【００４５】
画素メモリ電荷蓄積部ＭＣは、画素メモリ増幅トランジスタＭＭ３のゲート端子に接続されたノードに付随する容量であり、図６に示した単位画素メモリ３２３の概略構成においては、キャパシタの記号で示す。
【００４６】
画素メモリ結合容量ＣＣは、一方がチップ接続部３３に接続され、もう一方が画素メモリ転送トランジスタＭＭ１のソース端子に接続される結合容量である。画素メモリ電荷蓄積部ＭＣは、信号電荷を蓄積する容量負荷である。画素メモリ転送トランジスタＭＭ１は、画素信号処理チップ垂直走査回路３２１から入力された画素メモリ転送パルスΦＭＴに基づいて、画素メモリ結合容量ＣＣの一方に発生した信号電荷を、画素メモリ増幅トランジスタＭＭ３のゲート端子に接続された画素メモリ電荷蓄積部ＭＣに転送する。画素メモリ転送トランジスタＭＭ１によって転送された信号電荷は、画素メモリ電荷蓄積部ＭＣに蓄積される。画素メモリ増幅トランジスタＭＭ３は、画素メモリ電荷蓄積部ＭＣに蓄積された信号電荷に応じた電圧を出力する。画素メモリリセットトランジスタＭＭ２は、画素信号処理チップ垂直走査回路３２１から入力される画素メモリリセットパルスΦＭＲに基づいて、画素メモリ電荷蓄積部ＭＣを電源電位ＶＤＤＭにリセットする。画素メモリ選択トランジスタＭＭ４は、画素信号処理チップ垂直走査回路３２１から入力された画素メモリ選択パルスΦＭＳに基づいて、画素メモリ増幅トランジスタＭＭ３が出力した電圧を、単位画素メモリ３２３の出力として画素信号処理チップ垂直信号線３２５に出力する。
【００４７】
画素メモリクリップリファレンストランジスタＭＭ５は、画素メモリ信号線３２４に接続され、画素信号処理チップ垂直走査回路３２１から入力される画素メモリクリップリファレンスパルスΦＣＲの電位に基づいて、画素メモリ信号線３２４の電圧を制限する。画素メモリクリップイネーブルトランジスタＭＭ６は、画素メモリクリップリファレンストランジスタＭＭ５に接続され、画素信号処理チップ垂直走査回路３２１から入力される画素メモリクリップイネーブルパルスΦＣＥに基づいて、画素メモリ信号線３２４の電圧を制限する画素メモリクリップリファレンストランジスタＭＭ５の機能の有効または無効を決定する。この画素メモリクリップリファレンストランジスタＭＭ５と画素メモリクリップイネーブルトランジスタＭＭ６とによって、高輝度の光が入射した画素による黒沈み現象および横筋現象を抑圧する。
【００４８】
画素メモリ電流負荷ＣＳは、一方が画素メモリ信号線３２４に接続され、もう一方が画素信号処理チップ３２のグラウンドに接続される。画素メモリ電流負荷ＣＳは、チップ接続部３３に接続された信号線を一定の電流で駆動する。画素メモリ信号線３２４は、チップ接続部３３に接続される。なお、画素メモリ電流負荷ＣＳは、一方が画素チップ３１の画素信号線３１４に接続され、もう一方が画素チップ３１のグラウンドに接続される構成でもよい。
【００４９】
本実施形態のイメージセンサ３では、画素チップ３１内の全ての単位画素３１３が同時に露光するグローバル露光を行い、フォトダイオードＰＤが入射した被写体光に応じて発生した信号電荷に基づいた画素信号を、チップ接続部３３を介して画素信号処理チップ３２に出力する。そして、画素信号処理チップ３２は、画素チップ３１から入力された画素信号を一時的に記憶し、差分処理などの処理を行って、順次出力する。なお、図２〜図４に示したように、イメージセンサ３は、画素アレイ部３１２内のそれぞれの単位画素３１３と、画素メモリアレイ部３２２内のそれぞれの単位画素メモリ３２３とのそれぞれが、それぞれのチップ接続部３３を介して接続されている。すなわち、１画素毎にチップ接続部を備えた構成である。しかし、イメージセンサ３の構成は、図２〜図４に示したイメージセンサ３の構成に限定されるものではなく、予め定めた数の画素毎にチップ接続部を備えた構成とすることもできる。この場合には、画素チップ内の全ての画素が同時にグローバル露光を行った後に、チップ接続部を共有している画素が順次、画素信号を出力することになる。
【００５０】
＜通常タイミング＞
次に、本実施形態のイメージセンサ３の駆動タイミングについて説明する。なお、以下に示すタイミングチャートでは、図２〜図４に示したイメージセンサ３の構成において、２行分の単位画素３１３および単位画素メモリ３２３が連続で処理される場合のタイミングを示している。実際の動作においては、イメージセンサ３の、例えば、画素数や、間引き読み出しにおける間引き率などのパラメータによって、連続で処理される単位画素３１３および単位画素メモリ３２３行数や、単位画素３１３および単位画素メモリ３２３の行の間引き数などが変化する。また、画素チップ垂直走査回路３１１および画素信号処理チップ垂直走査回路３２１から出力される各制御パルス（画素リセットパルスΦＰＲ，画素転送パルスΦＰＴ，画素選択パルスΦＰＳ，画素メモリリセットパルスΦＭＲ，画素メモリ転送パルスΦＭＴ，画素メモリ選択パルスΦＭＳ，画素メモリクリップリファレンスパルスΦＣＲ，画素メモリクリップイネーブルパルスΦＣＥ）は、駆動方法に応じてタイミングを変更することができる。
【００５１】
また、以下に示すタイミングチャートでは、説明を容易にするため、１行目の制御パルスのみを表記している。図２〜図４に示した本実施形態のイメージセンサ３の構成では、画素アレイ部３１２内のそれぞれの単位画素３１３と、画素メモリアレイ部３２２内のそれぞれの単位画素メモリ３２３とのそれぞれが、それぞれのチップ接続部３３を介して接続されている。このため、例えば、デジタルカメラ１が全画素同時に露光するグローバル露光を行う場合には、後述する時刻ｔ１から時刻ｔ５までの制御パルスを、画素アレイ部３１２および画素メモリアレイ部３２２の全ての行に出力することによって、全行同時に制御することになる。従って、以下の説明においては、全ての行に共通する動作に関しては、各符号の後の“（）：括弧”を表記せず、特定の制御パルスや構成要素を表すときのみに“（）：括弧”を表記することとする。
【００５２】
以下に示すタイミングチャートにおいて、ＰＤ電位ＶＰＤは、フォトダイオードＰＤが発生した信号電荷による電位を示す。ＦＤ電位ＶＦＤは、画素電荷蓄積部ＦＤの電位を示す。画素信号線電位Ｖ３１４は、画素信号線３１４の電位を示す。なお、各単位画素３１３の画素信号線３１４は、チップ接続部３３を介して各単位画素メモリ３２３の画素メモリ信号線３２４に接続されているため、画素信号線電位Ｖ３１４は、画素メモリ信号線３２４の電位でもある。画素メモリ電位ＶＭＣは、画素メモリ電荷蓄積部ＭＣの電位を示す。電源電位ＶＤＤＰおよび電源電位ＶＤＤＭは、それぞれ、画素チップ３１および画素信号処理チップ３２の電源の電位を示す。ＦＤリセット電位ＶＦＤＲＳは、画素電荷蓄積部ＦＤのリセット電位を示す。ＦＤ信号電位ＶＦＤＳＩＧは、画素電荷蓄積部ＦＤにおける被写体に依存した信号の電位を示す。画素信号線リセット電位Ｖ３１４ＲＳは、画素信号線３１４のリセット電位を示す。画素信号線信号電位Ｖ３１４ＳＩＧは、画素信号線３１４における被写体に依存した信号の電位を示す。第１参照電位ＶＲＥＦ１および第２参照電位ＶＲＥＦ２は、それぞれ、後述する高輝度光による黒沈み現象および横筋現象の抑圧に使用する電位を示す。画素メモリリセット電位ＶＭＣＲＳは、画素メモリ電荷蓄積部ＭＣのリセット電位を示す。画素メモリ信号電位ＶＭＣＳＩＧは、画素メモリ電荷蓄積部ＭＣにおける被写体に依存した信号の電位を示す。
【００５３】
まず、イメージセンサ３に高輝度光が入射していない場合、すなわち、イメージセンサ３に通常レベルの被写体光が入射した場合の駆動タイミングについて説明する。図７は、本実施形態のイメージセンサ３に高輝度光が入射してない場合の各駆動のタイミングを示したタイミングチャートである。
【００５４】
時刻ｔ１において、画素チップ垂直走査回路３１１は、画素リセットパルスΦＰＲを“Ｈｉｇｈ”レベルにすることにより、画素アレイ部３１２内の単位画素３１３の画素リセットトランジスタＰＭ２をＯＮ状態にする。これにより、画素アレイ部３１２内の単位画素３１３の画素電荷蓄積部ＦＤがリセットされ、ＦＤ電位ＶＦＤが電源電位ＶＤＤＰの電位になる。また、画素チップ垂直走査回路３１１は、画素選択パルスΦＰＳを“Ｈｉｇｈ”レベルにすることにより、画素アレイ部３１２内の単位画素３１３の画素選択トランジスタＰＭ４をＯＮ状態にする。これにより、画素信号線電位Ｖ３１４は、ＦＤ電位ＶＦＤに対応した電源電位ＶＤＤＰの近傍の電位にリセットされる。
【００５５】
また、時刻ｔ１において、画素信号処理チップ垂直走査回路３２１は、画素メモリクリップリファレンスパルスΦＣＲを第１参照電位ＶＲＥＦ１のレベルにすることにより、画素メモリ信号線３２４の電圧範囲、すなわち、画素信号線電位Ｖ３１４の電圧範囲を第１参照電位ＶＲＥＦ１に対応した電位に制限する。また、画素信号処理チップ垂直走査回路３２１は、画素メモリクリップイネーブルパルスΦＣＥを“Ｈｉｇｈ”レベルにすることにより、画素メモリアレイ部３２２内の単位画素メモリ３２３の画素メモリクリップイネーブルトランジスタＭＭ６をＯＮ状態にする。これにより、画素メモリクリップリファレンスパルスΦＣＲのレベルに応じた画素メモリ信号線３２４の電位、すなわち、画素信号線電位Ｖ３１４のクリップ機能を有効にする。
【００５６】
また、時刻ｔ１において、画素信号処理チップ垂直走査回路３２１は、画素メモリ転送パルスΦＭＴを“Ｈｉｇｈ”レベルにすることにより、画素メモリアレイ部３２２内の単位画素メモリ３２３の画素メモリ転送トランジスタＭＭ１をＯＮ状態にする。これにより、画素アレイ部３１２内の単位画素３１３の画素電荷蓄積部ＦＤから、画素メモリアレイ部３２２内の単位画素メモリ３２３の画素メモリ電荷蓄積部ＭＣまでの経路を導通させる。また、画素信号処理チップ垂直走査回路３２１は、画素メモリリセットパルスΦＭＲを“Ｈｉｇｈ”レベルにすることにより、画素メモリアレイ部３２２内の単位画素メモリ３２３の画素メモリリセットトランジスタＭＭ２をＯＮ状態にする。これにより、画素メモリアレイ部３２２内の単位画素メモリ３２３の画素メモリ電荷蓄積部ＭＣがリセットされ、画素メモリ電位ＶＭＣが電源電位ＶＤＤＭの電位になる。
【００５７】
続いて、時刻ｔ２において、画素チップ垂直走査回路３１１は、画素リセットパルスΦＰＲを“Ｌｏｗ”レベルにすることにより、画素アレイ部３１２内の単位画素３１３の画素リセットトランジスタＰＭ２をＯＦＦ状態にし、ＦＤ電位ＶＦＤの電源電位ＶＤＤＰの電位へのリセット動作を終了する。そして、ＦＤ電位ＶＦＤおよび画素信号線電位Ｖ３１４をリセット電位に安定させる期間（図７における時刻ｔ３までの期間）を開始する。このリセット電位に安定させる期間中に、ＦＤ電位ＶＦＤおよび画素信号線電位Ｖ３１４は、単位画素３１３のリセットノイズ分だけ電位が下がる。そして、ＦＤ電位ＶＦＤはＦＤリセット電位ＶＦＤＲＳの電位に、画素信号線電位Ｖ３１４は画素信号線リセット電位Ｖ３１４ＲＳの電位に、それぞれ安定する。なお、ＦＤリセット電位ＶＦＤＲＳおよび画素信号線リセット電位Ｖ３１４ＲＳは、電源電位ＶＤＤＰよりも、単位画素３１３で発生するノイズの量程度降下した電位である。
【００５８】
続いて、時刻ｔ３において、画素チップ垂直走査回路３１１は、画素転送パルスΦＰＴを“Ｈｉｇｈ”レベルにすることにより、画素アレイ部３１２内の単位画素３１３の画素転送トランジスタＰＭ１をＯＮ状態にし、フォトダイオードＰＤが発生した信号電荷を、画素電荷蓄積部ＦＤに転送する。これにより、ＦＤ電位ＶＦＤは、時刻ｔ３のときのＰＤ電位ＶＰＤに対応した電位になる。このとき、画素選択パルスΦＰＳは“Ｈｉｇｈ”レベルであるため、画素信号線電位Ｖ３１４も、画素電荷蓄積部ＦＤに転送された信号電荷に対応した電荷分だけ電位が降下する。
【００５９】
また、時刻ｔ３において、画素信号処理チップ垂直走査回路３２１は、画素メモリクリップリファレンスパルスΦＣＲを第２参照電位ＶＲＥＦ２のレベルにすることにより、画素メモリ信号線３２４の電圧範囲、すなわち、画素信号線電位Ｖ３１４の電圧範囲を第２参照電位ＶＲＥＦ２に対応した電位に制限する。
【００６０】
また、時刻ｔ３において、画素信号処理チップ垂直走査回路３２１は、画素メモリリセットパルスΦＭＲを“Ｌｏｗ”レベルにすることにより、画素メモリアレイ部３２２内の単位画素メモリ３２３の画素メモリリセットトランジスタＭＭ２をＯＦＦ状態にし、画素メモリ電位ＶＭＣの電源電位ＶＤＤＭへのリセット動作を終了する。これにより、画素メモリ電位ＶＭＣは、フォトダイオードＰＤが発生した信号電荷の画素電荷蓄積部ＦＤへの転送に応じて降下した画素信号線電位Ｖ３１４に対応した電位になる。
【００６１】
続いて、時刻ｔ４において、画素チップ垂直走査回路３１１は、画素転送パルスΦＰＴを“Ｌｏｗ”レベルにすることにより、画素アレイ部３１２内の単位画素３１３の画素転送トランジスタＰＭ１をＯＦＦ状態にし、フォトダイオードＰＤが発生した信号電荷の画素電荷蓄積部ＦＤへの転送動作を終了する。そして、ＦＤ電位ＶＦＤおよび画素信号線電位Ｖ３１４を信号電位に安定させる期間（図７における時刻ｔ５までの期間）を開始する。この信号電位に安定させる期間中に、ＦＤ電位ＶＦＤおよび画素信号線電位Ｖ３１４は、画素転送トランジスタＰＭ１がＯＦＦしたときの影響によって電位が下がる。そして、ＦＤ電位ＶＦＤはＦＤ信号電位ＶＦＤＳＩＧの電位に、画素信号線電位Ｖ３１４は画素信号線信号電位Ｖ３１４ＳＩＧの電位に、それぞれ安定する。なお、ＦＤ信号電位ＶＦＤＳＩＧおよび画素信号線信号電位Ｖ３１４ＳＩＧは、各信号の伝達経路による寄生容量などに依存する電位である。
【００６２】
なお、このとき、画素選択パルスΦＰＳおよび画素メモリ転送パルスΦＭＴは“Ｈｉｇｈ”レベルであるため、画素アレイ部３１２内の単位画素３１３の画素電荷蓄積部ＦＤから、画素メモリアレイ部３２２内の単位画素メモリ３２３の画素メモリ電荷蓄積部ＭＣまでの経路は導通している。従って、信号電位に安定させる期間（図７における時刻ｔ５までの期間）中に、画素メモリ電位ＶＭＣも、伝達経路による寄生容量などに依存して降下した画素信号線電位Ｖ３１４に対応した電位に下がる。そして、画素メモリ電位ＶＭＣは画素メモリ信号電位ＶＭＣＳＩＧの電位に安定する。
【００６３】
続いて、時刻ｔ５において、画素チップ垂直走査回路３１１は、画素選択パルスΦＰＳを“Ｌｏｗ”レベルにすることにより、画素アレイ部３１２内の単位画素３１３の画素選択トランジスタＰＭ４をＯＦＦ状態にする。これにより、画素信号線電位Ｖ３１４は、ＦＤ電位ＶＦＤに依存しない電位になる。
【００６４】
また、時刻ｔ５において、画素信号処理チップ垂直走査回路３２１は、画素メモリ転送パルスΦＭＴを“Ｌｏｗ”レベルにすることにより、画素メモリアレイ部３２２内の単位画素メモリ３２３の画素メモリ転送トランジスタＭＭ１をＯＦＦ状態にする。これにより、画素アレイ部３１２内の単位画素３１３の画素電荷蓄積部ＦＤから、画素メモリアレイ部３２２内の単位画素メモリ３２３の画素メモリ電荷蓄積部ＭＣまでの経路の導通を終了、すなわち、経路を遮断する。
【００６５】
また、画素信号処理チップ垂直走査回路３２１は、画素メモリ選択パルスΦＭＳ（１，＊）を“Ｈｉｇｈ”レベルにすることにより、画素メモリアレイ部３２２内の１行目の単位画素メモリ３２３の画素メモリ選択トランジスタＭＭ４をＯＮ状態にする。これにより、画素メモリアレイ部３２２内の１行目の単位画素メモリ３２３が選択され、選択された１行目の単位画素メモリ３２３の画素信号処理チップ垂直信号線３２５に画素メモリ電位ＶＭＣ、すなわち、画素メモリ信号電位ＶＭＣＳＩＧに対応した電圧の画素メモリ信号が出力される。なお、ここでは、画素信号処理チップ垂直信号線３２５に、画素メモリ信号として画素メモリ信号電位ＶＭＣＳＩＧが出力されるものとする。
【００６６】
また、時刻ｔ５において、イメージセンサ制御回路３２９は、クランプパルスΦＣＬおよびサンプルホールドパルスΦＳＨを“Ｈｉｇｈ”レベルにすることにより、画素信号処理チップ列処理回路３２６に、１行目の単位画素メモリ３２３から送信された画素メモリ信号電位ＶＭＣＳＩＧを保持させる準備を行う。
【００６７】
続いて、時刻ｔ６において、イメージセンサ制御回路３２９は、クランプパルスΦＣＬを“Ｌｏｗ”レベルにすることにより、画素信号処理チップ列処理回路３２６に、１行目の単位画素メモリ３２３から送信された画素メモリ信号電位ＶＭＣＳＩＧをクランプ（保持）させる。
【００６８】
また、時刻ｔ６において、画素信号処理チップ垂直走査回路３２１は、画素メモリクリップイネーブルパルスΦＣＥを“Ｌｏｗ”レベルにすることにより、画素メモリアレイ部３２２内の単位画素メモリ３２３の画素メモリクリップイネーブルトランジスタＭＭ６をＯＦＦ状態にし、画素メモリクリップリファレンスパルスΦＣＲのレベルに応じた画素メモリ信号線３２４の電位のクリップ機能を無効にする。
【００６９】
また、時刻ｔ６において、画素信号処理チップ垂直走査回路３２１は、画素メモリリセットパルスΦＭＲ（１，＊）を“Ｈｉｇｈ”レベルにすることにより、画素メモリアレイ部３２２内の１行目の単位画素メモリ３２３の画素メモリ電荷蓄積部ＭＣをリセットし、画素メモリ電位ＶＭＣを電源電位ＶＤＤＭの電位、すなわち、画素メモリリセット電位ＶＭＣＲＳにする。この画素メモリリセット電位ＶＭＣＲＳが、画素メモリ信号として画素信号処理チップ垂直信号線３２５に出力される。
【００７０】
続いて、時刻ｔ７において、イメージセンサ制御回路３２９は、サンプルホールドパルスΦＳＨを“Ｌｏｗ”レベルにすることにより、画素信号処理チップ列処理回路３２６に、１行目の単位画素メモリ３２３から送信された画素メモリリセット電位ＶＭＣＲＳをサンプリングさせる。これにより、画素信号処理チップ列処理回路３２６によって、時刻ｔ６でクランプした画素メモリ信号電位ＶＭＣＳＩＧと、時刻ｔ７でサンプリングした画素メモリリセット電位ＶＭＣＲＳとの差分処理が行われ、ノイズが除去された、１行目の単位画素メモリ３２３の画素メモリ信号を得ることができる。そして、イメージセンサ制御回路３２９は、時刻ｔ８まで、水平走査パルスΦＨの“Ｈｉｇｈ”レベルと“Ｌｏｗ”レベルとを繰り返して画素信号処理チップ水平走査回路３２７に入力することによって、画素メモリアレイ部３２２内の１行目の単位画素メモリ３２３の各列のノイズ除去後の画素メモリ信号を順次、画素信号処理チップ水平走査回路信号線３２８から読み出す。
【００７１】
また、時刻ｔ７において、画素信号処理チップ垂直走査回路３２１は、画素メモリリセットパルスΦＭＲ（１，＊）を“Ｌｏｗ”レベルにし、画素メモリ電位ＶＭＣの画素メモリリセット電位ＶＭＣＲＳへのリセット状態を開放する。また、画素信号処理チップ垂直走査回路３２１は、画素メモリ選択パルスΦＭＳ（１，＊）を“Ｌｏｗ”レベルにすることにより、画素メモリアレイ部３２２内の１行目の単位画素メモリ３２３の画素メモリ選択トランジスタＭＭ４をＯＦＦ状態にし、１行目の単位画素メモリ３２３の選択を解除する。これにより、画素信号処理チップ垂直信号線３２５への画素メモリ信号の出力が停止する。
【００７２】
続いて、時刻ｔ８において、画素信号処理チップ垂直走査回路３２１は、画素メモリ選択パルスΦＭＳ（２，＊）を“Ｈｉｇｈ”レベルにして、画素メモリアレイ部３２２内の２行目の単位画素メモリ３２３を選択し、２行目の単位画素メモリ３２３の画素メモリ信号電位ＶＭＣＳＩＧに対応した電圧の画素メモリ信号を、画素信号処理チップ垂直信号線３２５に出力させる。
【００７３】
また、時刻ｔ８において、イメージセンサ制御回路３２９は、クランプパルスΦＣＬおよびサンプルホールドパルスΦＳＨを“Ｈｉｇｈ”レベルにして、画素信号処理チップ列処理回路３２６に、２行目の単位画素メモリ３２３から送信された画素メモリ信号（画素メモリ信号電位ＶＭＣＳＩＧ）を保持させる準備を行う。
【００７４】
続いて、時刻ｔ９において、イメージセンサ制御回路３２９は、クランプパルスΦＣＬを“Ｌｏｗ”レベルにして、画素信号処理チップ列処理回路３２６に、２行目の単位画素メモリ３２３から送信された画素メモリ信号電位ＶＭＣＳＩＧをクランプ（保持）させる。
【００７５】
また、時刻ｔ９において、画素信号処理チップ垂直走査回路３２１は、画素メモリリセットパルスΦＭＲ（２，＊）を“Ｈｉｇｈ”レベルにして、画素メモリアレイ部３２２内の２行目の単位画素メモリ３２３の画素メモリリセット電位ＶＭＣＲＳに対応した電圧の画素メモリ信号を、画素信号処理チップ垂直信号線３２５に出力させる。
【００７６】
続いて、時刻ｔ１０において、イメージセンサ制御回路３２９は、サンプルホールドパルスΦＳＨを“Ｌｏｗ”レベルにして、画素信号処理チップ列処理回路３２６に、２行目の単位画素メモリ３２３から送信された画素メモリリセット電位ＶＭＣＲＳをサンプリングさせる。これにより、画素信号処理チップ列処理回路３２６から、ノイズが除去された、２行目の単位画素メモリ３２３の画素メモリ信号を得ることができる。そして、イメージセンサ制御回路３２９は、時刻ｔ１０以降、“Ｈｉｇｈ”レベルと“Ｌｏｗ”レベルとを繰り返した水平走査パルスΦＨを画素信号処理チップ水平走査回路３２７に入力し、画素メモリアレイ部３２２内の２行目の単位画素メモリ３２３の各列のノイズ除去後の画素メモリ信号を順次、画素信号処理チップ水平走査回路信号線３２８から読み出す。
【００７７】
また、時刻ｔ１０において、画素信号処理チップ垂直走査回路３２１は、画素メモリリセットパルスΦＭＲ（２，＊）を“Ｌｏｗ”レベルにして、画素メモリ電位ＶＭＣの画素メモリリセット電位ＶＭＣＲＳへのリセット状態を開放すると共に、画素メモリ選択パルスΦＭＳ（２，＊）を“Ｌｏｗ”レベルにして、２行目の単位画素メモリ３２３の選択を解除し、画素信号処理チップ垂直信号線３２５への画素メモリ信号の出力が停止させる。
【００７８】
以降、時刻ｔ５〜時刻ｔ８と同様に制御することによって、３行目以降の全ての行の単位画素メモリ３２３から、ノイズ除去後の画素メモリ信号を画素信号処理チップ水平走査回路信号線３２８に順次読み出す。このようにして、イメージセンサ３は、入射した被写体光に応じた画素信号に対してノイズ除去の処理を行った画像信号を出力することができる。
【００７９】
＜黒沈み現象の抑圧タイミング＞
次に、高輝度光がイメージセンサ３のリセット期間に入射した場合の駆動タイミングについて説明する。図８は、本実施形態のイメージセンサ３のリセット期間に高輝度光が入射した場合の各駆動のタイミングを示したタイミングチャートである。また、図９は、本実施形態のイメージセンサ３のリセット期間に高輝度光が入射した場合の効果を説明する図である。
【００８０】
通常、ＭＯＳ型固体撮像装置では、高輝度光がリセット期間中に入射した場合、黒沈み現象が発生する。本実施形態のイメージセンサ３においては、上述したように、画素メモリクリップリファレンストランジスタＭＭ５と画素メモリクリップイネーブルトランジスタＭＭ６とによって、高輝度の光が入射した画素による黒沈み現象を抑圧する。図８に示したタイミングチャートでは、黒沈み現象が発生する場合の各部の電位を破線で示し、黒沈み現象を抑圧する場合の各部の電位を実線で示している。なお、図８に示した各駆動のタイミングでは、図７に示した各駆動のタイミングと同様にイメージセンサ３を制御する。しかし、イメージセンサ３のリセット期間に高輝度光が入射しているため、それぞれの信号の電位が異なる。従って、図８に示した各駆動のタイミングの説明においては、図７に示した各駆動のタイミングと同様の動作に関しての詳細な説明は省略し、それぞれの信号の電位の変化に着目して説明を行う。
【００８１】
なお、図８に示したタイミングチャートにおいて、リセット期間中の高輝度光は、時刻ｔ３までのＰＤ電位ＶＰＤのレベルで示されている。また、図８に示したタイミングチャートにおいて、ＦＤ飽和電位ＶＦＤＳＡＴは、画素電荷蓄積部ＦＤが取り得る最低電位を示す。画素信号線飽和電位Ｖ３１４ＳＡＴは、画素信号線３１４が取り得る最低電位を示す。画素メモリ信号電位ＶＭＣＳＩＧ１は、黒沈み現象が起きる場合の画素メモリ電荷蓄積部ＭＣでの電位を示す。画素メモリ信号電位ＶＭＣＳＩＧ２は、本実施形態のイメージセンサ３の構成によって、黒沈み現象を抑圧した場合の画素メモリ電荷蓄積部ＭＣでの電位を示す。
【００８２】
図９（ａ）に示した画像２０１は、高輝度の点光源を撮影し、黒沈み現象が起きた場合の画像を示し、図９（ｂ）に示した画像２０２は、高輝度の点光源を撮影し、本実施形態のイメージセンサ３において黒沈み現象を抑圧した場合の画像を示している。また、図９（ａ）に示した画像２０１および図９（ｂ）に示した画像２０２において、画像座標２０３は、黒沈み現象が起きない程度の高輝度光によって撮像されているが、イメージセンサ３の出力は飽和している部位を示している。また、図９（ａ）に示した画像２０１において、画像座標２０４は、黒沈み現象による不具合が発生する部位を示している。また、図９（ｂ）に示した画像２０２において、画像座標２０５は、本実施形態のイメージセンサ３で黒沈み現象を抑圧した後の画像座標２０４と同じ部位を示している。
【００８３】
はじめに、図８に示したタイミングチャートにおいて破線で示した、黒沈み現象が起こる場合について説明する。なお、本実施形態のイメージセンサ３において、従来のＭＯＳ型固体撮像装置と同様に黒沈み現象が起こる場合とは、画素メモリクリップリファレンストランジスタＭＭ５と画素メモリクリップイネーブルトランジスタＭＭ６とを制御しない、すなわち、図８の破線で示したように、画素メモリクリップイネーブルパルスΦＣＥを“Ｌｏｗ”レベルのままにして、クリップ機能を無効にした場合である。
【００８４】
時刻ｔ１において、図７に示した各駆動のタイミングと同様に制御することによって、画素アレイ部３１２内の単位画素３１３の画素電荷蓄積部ＦＤがリセットされ、ＦＤ電位ＶＦＤが電源電位ＶＤＤＰの電位になり、画素信号線電位Ｖ３１４は、ＦＤ電位ＶＦＤに対応した電源電位ＶＤＤＰの近傍の電位にリセットされる。なお、画素信号線電位Ｖ３１４のクリップ機能は無効になっている。また、図７に示した各駆動のタイミングと同様に制御することによって、画素アレイ部３１２内の単位画素３１３の画素電荷蓄積部ＦＤから、画素メモリアレイ部３２２内の単位画素メモリ３２３の画素メモリ電荷蓄積部ＭＣまでの経路を導通させ、画素メモリアレイ部３２２内の単位画素メモリ３２３の画素メモリ電荷蓄積部ＭＣをリセットすることによって、画素メモリ電位ＶＭＣが電源電位ＶＤＤＭの電位になる。
【００８５】
続いて、時刻ｔ２において、図７に示した各駆動のタイミングと同様に、画素チップ垂直走査回路３１１が、画素リセットパルスΦＰＲを“Ｌｏｗ”レベルにすることにより、ＦＤ電位ＶＦＤの電源電位ＶＤＤＰの電位へのリセット動作を終了する。このとき、高輝度光がイメージセンサ３に入射していると、ＰＤ電位ＶＰＤに示したように、フォトダイオードＰＤでは大量に電荷が発生し、フォトダイオードＰＤが発生した電荷が画素電荷蓄積部ＦＤに漏れ込みを起こす現象や、画素電荷蓄積部ＦＤに直接光が入射し、画素電荷蓄積部ＦＤで電荷が大量に発生する現象が起こる。このような現象が起こると、画素リセットパルスΦＰＲを“Ｌｏｗ”レベルにした後の画素電荷蓄積部ＦＤでは、その電位をリセット電位に保つことができず、図８の時刻ｔ２以降に示したように、ＦＤ電位ＶＦＤが降下し始める。また、ＦＤ電位ＶＦＤの降下に伴って、図８の時刻ｔ２以降の破線で示したように、画素信号線電位Ｖ３１４も降下する。
【００８６】
そして、時刻ｔ３のときには、ＦＤ電位ＶＦＤがＦＤ飽和電位ＶＦＤＳＡＴまで降下してしまう。また、画素信号線電位Ｖ３１４も画素信号線飽和電位Ｖ３１４ＳＡＴまで降下してしまう。そして、画素メモリクリップイネーブルパルスΦＣＥを“Ｌｏｗ”レベルにした状態、すなわち、クリップ機能を無効にした状態の時刻ｔ３において、画素チップ垂直走査回路３１１が、画素転送パルスΦＰＴを“Ｈｉｇｈ”レベルにしても、画素信号線電位Ｖ３１４は変化しない。これは、ＦＤ電位ＶＦＤがＦＤ飽和電位ＶＦＤＳＡＴよりも低い電位に変化しないためである。
【００８７】
また、この時刻ｔ３において、画素信号処理チップ垂直走査回路３２１が、画素メモリリセットパルスΦＭＲを“Ｌｏｗ”レベルにし、画素メモリ電位ＶＭＣの電源電位ＶＤＤＭへのリセット動作を終了しても、画素信号線電位Ｖ３１４が変化していないため、画素メモリ電位ＶＭＣも変化しない。つまり、画素メモリ電位ＶＭＣは、図８の時刻ｔ３以降の破線で示したように、画素メモリリセット電位ＶＭＣＲＳと同様の電位の画素メモリ信号電位ＶＭＣＳＩＧ１になる。
【００８８】
なお、ＰＤ電位ＶＰＤは、時刻ｔ３において、画素チップ垂直走査回路３１１が画素転送パルスΦＰＴを“Ｈｉｇｈ”レベルにすることによって、フォトダイオードＰＤが発生した信号電荷が画素電荷蓄積部ＦＤに転送され、一旦、フォトダイオードＰＤに蓄積された信号電荷が空になる。しかし、高輝度光が入射し続けていると、再度、フォトダイオードＰＤに大量に電荷が発生するため、図８の時刻ｔ３以降のＰＤ電位ＶＰＤのように、電位が変化する。
【００８９】
このような状態で、図７に示した各駆動のタイミングと同様に、時刻ｔ４以降の制御を行い、時刻ｔ６での画素メモリ信号電位ＶＭＣＳＩＧ１のクランプ（保持）と、時刻ｔ７での画素メモリリセット電位ＶＭＣＲＳのサンプリングとを行っても、画素信号処理チップ列処理回路３２６による差分処理によって得られるノイズ除去後の画素メモリ信号は、約“０”である。このため、得られる画像は、図９（ａ）に示した画像２０１のように、高輝度光が照射された画像座標２０４の部位が黒くなった、黒沈み現象の画像が撮像されてしまう。なお、ノイズ除去後の画素メモリ信号が“０”である部位は、図９（ａ）に示した画像座標２０４で示されている。
【００９０】
次に、図８に示したタイミングチャートにおいて実線で示した、黒沈み現象を抑圧する場合について説明する。なお、本実施形態のイメージセンサ３において、黒沈み現象を抑圧する場合とは、図７に示した各駆動のタイミングと同様に、すなわち、図８の実線で示したように、画素メモリクリップリファレンストランジスタＭＭ５と画素メモリクリップイネーブルトランジスタＭＭ６とを制御して、クリップ機能を有効にした場合である。本実施形態のイメージセンサ３における黒沈み現象の抑圧では、画素メモリクリップイネーブルパルスΦＣＥを所定の時間“Ｈｉｇｈ”レベルにし、画素メモリクリップリファレンスパルスΦＣＲを所定の電圧に制御する。
【００９１】
時刻ｔ１において、図７に示した各駆動のタイミングと同様に制御することによって、画素アレイ部３１２内の単位画素３１３の画素電荷蓄積部ＦＤがリセットされ、ＦＤ電位ＶＦＤが電源電位ＶＤＤＰの電位になり、画素信号線電位Ｖ３１４は、ＦＤ電位ＶＦＤに対応した電源電位ＶＤＤＰの近傍の電位にリセットされる。また、画素信号線電位Ｖ３１４のクリップ機能を有効にし、画素信号線電位Ｖ３１４の電圧範囲を第１参照電位ＶＲＥＦ１に対応した電位に制限する。また、画素アレイ部３１２内の単位画素３１３の画素電荷蓄積部ＦＤから、画素メモリアレイ部３２２内の単位画素メモリ３２３の画素メモリ電荷蓄積部ＭＣまでの経路を導通させ、画素メモリアレイ部３２２内の単位画素メモリ３２３の画素メモリ電荷蓄積部ＭＣがリセットすることによって、画素メモリ電位ＶＭＣが電源電位ＶＤＤＭの電位になる。
【００９２】
続いて、時刻ｔ２において、図７に示した各駆動のタイミングと同様に、画素チップ垂直走査回路３１１が、画素リセットパルスΦＰＲを“Ｌｏｗ”レベルにすることにより、ＦＤ電位ＶＦＤの電源電位ＶＤＤＰの電位へのリセット動作を終了する。このとき、高輝度光がイメージセンサ３に入射しているため、上述した黒沈み現象が起こる場合と同様に、フォトダイオードＰＤが発生した電荷の画素電荷蓄積部ＦＤへの漏れ込み現象や、画素電荷蓄積部ＦＤへの直接光の入射による、画素電荷蓄積部ＦＤでの電荷の大量発生の現象が起こる。これにより、画素リセットパルスΦＰＲを“Ｌｏｗ”レベルにした後の時刻ｔ３のときには、上述した黒沈み現象が起こる場合と同様に、ＦＤ電位ＶＦＤは、ＦＤ飽和電位ＶＦＤＳＡＴまで降下してしまう。
【００９３】
しかし、画素信号線電位Ｖ３１４は、画素メモリクリップリファレンスパルスΦＣＲおよび画素メモリクリップイネーブルパルスΦＣＥによって制御された画素メモリクリップリファレンストランジスタＭＭ５および画素メモリクリップイネーブルトランジスタＭＭ６によって、電圧範囲が第１参照電位ＶＲＥＦ１に対応した電位に制限されている。このため、画素信号線電位Ｖ３１４は、ＦＤ電位ＶＦＤの降下に伴って降下せず、図８の時刻ｔ２以降の実線で示したように、第１参照電位ＶＲＥＦ１に対応した電位以下には降下しない。従って、時刻ｔ３において、画素チップ垂直走査回路３１１が、画素転送パルスΦＰＴを“Ｈｉｇｈ”レベルにすると、フォトダイオードＰＤが発生した信号電荷が画素電荷蓄積部ＦＤに転送され、画素信号線電位Ｖ３１４は、第１参照電位ＶＲＥＦ１に対応した電位から画素電荷蓄積部ＦＤに転送された信号電荷に対応した電荷分だけ電位が降下する。そして、時刻ｔ４からのＦＤ電位ＶＦＤおよび画素信号線電位Ｖ３１４を信号電位に安定させる期間（図８における時刻ｔ５までの期間）中に、画素信号線電位Ｖ３１４は、画素信号線飽和電位Ｖ３１４ＳＡＴまで電位が変動する。
【００９４】
また、時刻ｔ３において、画素信号処理チップ垂直走査回路３２１は、画素メモリクリップリファレンスパルスΦＣＲを第２参照電位ＶＲＥＦ２のレベルにして、画素信号線電位Ｖ３１４の電圧範囲を第２参照電位ＶＲＥＦ２に対応した電位に制限している。このため、時刻ｔ３において、画素信号処理チップ垂直走査回路３２１が、画素メモリリセットパルスΦＭＲを“Ｌｏｗ”レベルにすると、画素メモリ電位ＶＭＣは、画素信号線電位Ｖ３１４の電位の変動に伴って、画素メモリ信号電位ＶＭＣＳＩＧ２に変化する。
【００９５】
このような状態で、図７に示した各駆動のタイミングと同様に、時刻ｔ５以降の制御を行い、時刻ｔ６での画素メモリ信号電位ＶＭＣＳＩＧ２のクランプ（保持）と、時刻ｔ７での画素メモリリセット電位ＶＭＣＲＳのサンプリングとを行う。これにより、画素信号処理チップ列処理回路３２６では、時刻ｔ６でクランプした画素メモリ信号電位ＶＭＣＳＩＧ２と、時刻ｔ７でサンプリングした画素メモリリセット電位ＶＭＣＲＳとの差分処理が行われるため、ノイズ除去後の画素メモリ信号が約“０”にはならず、フォトダイオードＰＤの飽和信号量に類似した信号を得ることができる。このため、得られる画像は、図９（ｂ）に示した画像２０２のように、高輝度光が照射された画像座標２０５の部位が黒くならず、画像座標２０３と同様に、イメージセンサ３の出力が飽和している、すなわち、黒沈み現象が抑圧された画像を撮影することができる。なお、黒沈み現象の抑圧によって飽和信号量に類似した信号となる部位は、図９（ｂ）に示した画像座標２０５で示されている。
【００９６】
上記に述べたように、本実施形態のイメージセンサ３では、画素メモリクリップリファレンストランジスタＭＭ５と画素メモリクリップイネーブルトランジスタＭＭ６とによって、イメージセンサ３のリセット期間（図８における時刻ｔ１〜時刻ｔ３までの期間）中の画素信号線電位Ｖ３１４の電圧範囲を、第１参照電位ＶＲＥＦ１に対応した電位に制限する。これにより、リセット期間に高輝度光が入射した場合でも、黒沈み現象を抑圧することができる。
【００９７】
また、本実施形態のイメージセンサ３では、複数枚のチップを接続することによって構成される固体撮像装置において、黒沈み現象を抑圧するための画素メモリクリップリファレンストランジスタＭＭ５と画素メモリクリップイネーブルトランジスタＭＭ６とを画素信号処理チップ３２内に備えることにより、画素チップ３１内の単位画素３１３の面積を縮小させることなく、黒沈み現象の抑圧を実現することができる。そして、本実施形態のイメージセンサ３を搭載したデジタルカメラ１では、高輝度光による黒沈み現象が抑圧された、ノイズの少ない良好なグローバル露光方式の画像を取得することができる。
【００９８】
＜横筋現象の抑圧タイミング＞
次に、高輝度光がイメージセンサ３の転送期間に入射した場合の駆動タイミングについて説明する。図１０は、本実施形態のイメージセンサ３の転送期間に高輝度光が入射した場合の各駆動のタイミングを示したタイミングチャートである。また、図１１は、本実施形態のイメージセンサ３の転送期間に高輝度光が入射した場合の効果を説明する図である。また、図１２は、本実施形態のイメージセンサ３における高輝度光による横筋現象の抑圧に関連する画素信号処理チップ３２内の単位画素メモリ３２３の概略構成の一例を示した回路図である。
【００９９】
通常、ＭＯＳ型固体撮像装置では、高輝度光が転送期間中に入射した場合、横筋現象が発生する。本実施形態のイメージセンサ３においては、上述したように、画素メモリクリップリファレンストランジスタＭＭ５と画素メモリクリップイネーブルトランジスタＭＭ６とによって、高輝度の光が入射した画素による横筋現象を抑圧する。図１０に示したタイミングチャートでは、横筋現象が発生する場合の各部の電位を破線で示し、横筋現象を抑圧する場合の各部の電位を実線で示している。なお、図１０に示した各駆動のタイミングでは、図７に示した各駆動のタイミングと同様にイメージセンサ３を制御する。しかし、イメージセンサ３の転送期間に高輝度光が入射しているため、それぞれの信号の電位が異なる。従って、図１０に示した各駆動のタイミングの説明においては、図７に示した各駆動のタイミングと同様の動作に関しての詳細な説明は省略し、それぞれの信号の電位の変化に着目して説明を行う。
【０１００】
以下の説明においては、単位画素３１３（１，０）に、黒沈み現象が起きるまでには至らない高輝度光が入射し、単位画素３１３（１，０）と同じ行に配置されている単位画素３１３（１，５）には、光がほとんど入射しない状態である場合の一例を説明する。図１０に示したタイミングチャートにおいては、図１０（ａ）に単位画素３１３（１，０）に関する駆動タイミングを示し、図１０（ｂ）に単位画素３１３（１，５）に関する駆動タイミングを示している。また、図１０に示したタイミングチャートにおいて、画素信号線信号電位Ｖ３１４ＳＩＧ１は、横筋現象が起きる場合の画素信号線３１４での電位を示す。画素信号線信号電位Ｖ３１４ＳＩＧ２は、本実施形態のイメージセンサ３の構成によって、横筋現象を抑圧した場合の画素信号線３１４での電位を示す。画素メモリ信号電位ＶＭＣＳＩＧ１は、横筋現象が起きる場合の画素メモリ電荷蓄積部ＭＣでの電位を示す。画素メモリ信号電位ＶＭＣＳＩＧ２は、本実施形態のイメージセンサ３の構成によって、横筋現象を抑圧した場合の画素メモリ電荷蓄積部ＭＣでの電位を示す。
【０１０１】
図１１（ａ）に示した画像２１１は、一定幅のある高輝度光源を撮影し、横筋現象が起きた場合の画像を示し、図１１（ｂ）に示した画像２１２は、一定幅のある高輝度光源を撮影し、本実施形態のイメージセンサ３において横筋現象を抑圧した場合の画像を示している。また、図１１（ａ）に示した画像２１１および図１１（ｂ）に示した画像２１２において、画像座標２１３は、高輝度光を撮像したことにより、イメージセンサ３の出力が飽和している部位（例えば、単位画素３１３（１，０）が配置されている部位）を示している。また、図１１（ａ）に示した画像２１１において、画像座標２１４は、横筋現象による不具合が発生する部位（例えば、単位画素３１３（１，５）が配置されている部位）を示している。また、図１１（ｂ）に示した画像２１２において、画像座標２１５は、本実施形態のイメージセンサ３で横筋現象を抑圧した後の画像座標２１４と同じ部位を示している。
【０１０２】
図１２に示した単位画素メモリ３２３の概略構成の一例は、以下に説明する単位画素３１３（１，０）と単位画素３１３（１，５）とに関連する単位画素メモリ３２３（１，０）と単位画素メモリ３２３（１，５）との概略構成であり、図６に示した単位画素メモリ３２３を２個並べたものである。図１２において、配線抵抗ＲＣＳは、単位画素メモリ３２３（１，０）と単位画素メモリ３２３（１，５）とのそれぞれに備えた画素メモリ電流負荷ＣＳに接続された共通のグラウンド配線３２１６に寄生する抵抗である。なお、図１２に示した単位画素メモリ３２３（１，０）と単位画素メモリ３２３（１，５）とのそれぞれの構成は、図６に示した単位画素メモリ３２３の構成と同様であるため、詳細な説明は省略する。
【０１０３】
はじめに、図１０に示したタイミングチャートにおいて破線で示した、横筋現象が起こる場合について説明する。なお、本実施形態のイメージセンサ３において、従来のＭＯＳ型固体撮像装置と同様に横筋現象が起こる場合とは、画素メモリクリップリファレンストランジスタＭＭ５と画素メモリクリップイネーブルトランジスタＭＭ６とを制御しない、すなわち、図１０の破線で示したように、画素メモリクリップイネーブルパルスΦＣＥを“Ｌｏｗ”レベルのままにして、クリップ機能を無効にした場合である。
【０１０４】
時刻ｔ１において、図７に示した各駆動のタイミングと同様に制御することによって、画素アレイ部３１２内の単位画素３１３の画素電荷蓄積部ＦＤがリセットされ、ＦＤ電位ＶＦＤが電源電位ＶＤＤＰの電位になり、画素信号線電位Ｖ３１４は、ＦＤ電位ＶＦＤに対応した電源電位ＶＤＤＰの近傍の電位にリセットされる。なお、画素信号線電位Ｖ３１４のクリップ機能は無効になっている。また、図７に示した各駆動のタイミングと同様に制御することによって、画素アレイ部３１２内の単位画素３１３の画素電荷蓄積部ＦＤから、画素メモリアレイ部３２２内の単位画素メモリ３２３の画素メモリ電荷蓄積部ＭＣまでの経路を導通させ、画素メモリアレイ部３２２内の単位画素メモリ３２３の画素メモリ電荷蓄積部ＭＣをリセットすることによって、画素メモリ電位ＶＭＣが電源電位ＶＤＤＭの電位になる。
【０１０５】
続いて、時刻ｔ２において、図７に示した各駆動のタイミングと同様に、画素チップ垂直走査回路３１１が、画素リセットパルスΦＰＲを“Ｌｏｗ”レベルにすることにより、ＦＤ電位ＶＦＤの電源電位ＶＤＤＰの電位へのリセット動作を終了する。これにより、ＦＤ電位ＶＦＤおよび画素信号線電位Ｖ３１４は、ＦＤ電位ＶＦＤおよび画素信号線電位Ｖ３１４をリセット電位に安定させる期間（図１０における時刻ｔ３までの期間）中に、単位画素３１３のリセットノイズ分だけ電位が下がり、ＦＤ電位ＶＦＤはＦＤリセット電位ＶＦＤＲＳの電位に、画素信号線電位Ｖ３１４は画素信号線リセット電位Ｖ３１４ＲＳの電位に、それぞれ安定する。
【０１０６】
続いて、時刻ｔ３において、画素チップ垂直走査回路３１１が、画素転送パルスΦＰＴを“Ｈｉｇｈ”レベルにすると、フォトダイオードＰＤが発生した信号電荷が画素電荷蓄積部ＦＤに転送される。これにより、ＦＤ電位ＶＦＤ（１，０）およびＦＤ電位ＶＦＤ（１，５）は、それぞれ時刻ｔ３のときのＰＤ電位ＶＰＤ（１，０）およびＰＤ電位ＶＰＤ（１，５）に対応した電位になる。また、画素信号線電位Ｖ３１４（１，０）および画素信号線電位Ｖ３１４（１，５）も、それぞれの画素電荷蓄積部ＦＤに転送された信号電荷に対応した電荷分だけ電位が降下する。
【０１０７】
また、時刻ｔ３において、画素信号処理チップ垂直走査回路３２１が、画素メモリリセットパルスΦＭＲを“Ｌｏｗ”レベルにして、画素メモリ電位ＶＭＣの電源電位ＶＤＤＭへのリセット動作を終了する。これにより、画素メモリ電位ＶＭＣ（１，０）および画素メモリ電位ＶＭＣ（１，５）は、フォトダイオードＰＤが発生した信号電荷の画素電荷蓄積部ＦＤへの転送に応じて降下した画素信号線電位Ｖ３１４（１，０）および画素信号線電位Ｖ３１４（１，５）に対応したそれぞれの電位になる。
【０１０８】
なお、ＰＤ電位ＶＰＤは、時刻ｔ３において、画素チップ垂直走査回路３１１が画素転送パルスΦＰＴを“Ｈｉｇｈ”レベルにすることによって、フォトダイオードＰＤが発生した信号電荷が画素電荷蓄積部ＦＤに転送され、一旦、フォトダイオードＰＤに蓄積された信号電荷が空になる。しかし、高輝度光が入射し続けている単位画素３１３（１，０）のフォトダイオードＰＤは、大量の電荷が再度発生するため、図１０（ａ）の時刻ｔ３以降のＰＤ電位ＶＰＤ（１，０）のように、電位が変化する。なお、光がほとんど入射しない単位画素３１３（１，５）のフォトダイオードＰＤでは、大量の電荷が発生することはないため、図１０（ｂ）の時刻ｔ３以降のＰＤ電位ＶＰＤ（１，５）のように、電位が変化する。
【０１０９】
そして、時刻ｔ４からのＦＤ電位ＶＦＤおよび画素信号線電位Ｖ３１４を信号電位に安定させる期間（図１０における時刻ｔ５までの期間）中に、高輝度光が入射している単位画素３１３（１，０）のＦＤ電位ＶＦＤ（１，０）は、ＦＤ飽和電位ＶＦＤＳＡＴまで電位が降下する。また、ＦＤ電位ＶＦＤ（１，０）の降下に伴って、画素信号線電位Ｖ３１４（１，０）も、図１０（ａ）の時刻ｔ４以降の破線で示したように、画素信号線飽和電位Ｖ３１４ＳＡＴまで電位が降下する。また、光がほとんど入射しない単位画素３１３（１，５）のＦＤ電位ＶＦＤ（１，５）は、ＦＤ信号電位ＶＦＤＳＩＧの電位で安定し、これに伴って画素信号線電位Ｖ３１４（１，５）も、一旦、画素信号線信号電位Ｖ３１４ＳＩＧ２の電位になる。また、画素メモリ電位ＶＭＣ（１，５）も、一旦、画素メモリ信号電位ＶＭＣＳＩＧ２の電位になる。
【０１１０】
しかし、画素信号線電位Ｖ３１４（１，０）が画素信号線飽和電位Ｖ３１４ＳＡＴに降下したことによって、単位画素３１３（１，０）に接続された単位画素メモリ３２３（１，０）内の画素メモリ電流負荷ＣＳ（１，０）に備えたトランジスタが非飽和領域に突入してしまい、画素メモリ電流負荷ＣＳ（１，０）に流れる電流量が減少してしまう。この画素メモリ電流負荷ＣＳ（１，０）の電流量の減少によって、図１２に示した配線抵抗ＲＣＳによる電圧降下量が減少してしまう。
【０１１１】
このため、単位画素３１３（１，０）と同じ行に配置されている単位画素３１３（１，５）では、単位画素３１３（１，５）に接続された単位画素メモリ３２３（１，５）内の画素メモリ電流負荷ＣＳ（１，５）が流す電流量が増大してしまう。この画素メモリ電流負荷ＣＳ（１，５）の電流量の増大によって、単位画素３１３（１，５）の画素信号線３１４（１，５）に流れる電流量も増大してしまう。そして、画素信号線３１４（１，５）に流れる電流量の増大によって、単位画素３１３（１，５）内の画素増幅トランジスタＰＭ３のゲート−ソース間の電圧が増大し、画素信号線電位Ｖ３１４（１，５）の電位が降下してしまう。そして、時刻ｔ５のときには、画素信号線電位Ｖ３１４（１，５）は、図１０（ｂ）の時刻ｔ４以降の破線で示したように、画素信号線信号電位Ｖ３１４ＳＩＧ１の電位になってしまう。また、画素メモリ電位ＶＭＣ（１，５）も、画素信号線電位Ｖ３１４（１，５）の電位の変動に伴って、図１０（ｂ）の時刻ｔ４以降の破線で示したように、画素メモリ信号電位ＶＭＣＳＩＧ１の電位になってしまう。
【０１１２】
このような状態で、図７に示した各駆動のタイミングと同様に、時刻ｔ５以降の制御を行い、時刻ｔ６での画素メモリ信号電位ＶＭＣＳＩＧ１のクランプ（保持）と、時刻ｔ７での画素メモリリセット電位ＶＭＣＲＳのサンプリングとを行っても、画素信号処理チップ列処理回路３２６による差分処理では、ノイズ除去後の正しい画素メモリ信号を得ることができない。より具体的には、画素メモリ信号は、ゲート−ソース間の電圧増大分（画素メモリ信号電位ＶＭＣＳＩＧ２−画素メモリ信号電位ＶＭＣＳＩＧ１）だけ増大した画素メモリ信号になってしまう。なお、単位画素３１３（１，０）と異なる行に配置されている単位画素３１３では、上述のような状態にならない。このため、得られる画像は、図１１（ａ）に示した画像２１１のように、高輝度光が照射された画像座標２１３の部位の左右の画像座標２１４の部位が明るい筋になった、横筋現象の画像が撮像されてしまう。なお、ノイズ除去後のゲート−ソース間の電圧が増大した分だけ増大した画素メモリ信号の部位は、図１１（ａ）に示した画像座標２１４で示されている。
【０１１３】
なお、図１０（ａ）の時刻ｔ３以降の破線で示したように、画素信号線電位Ｖ３１４（１，０）が画素信号線飽和電位Ｖ３１４ＳＡＴまで電位が降下したことにより、
画素メモリ電位ＶＭＣ（１，０）の電位も降下している。しかし、単位画素３１３（１，０）に入射している高輝度光は、黒沈み現象が起きるまでには至らない高輝度光である。このため、高輝度光が照射された画像座標２１３の部位の画素メモリ信号は、フォトダイオードＰＤの飽和信号量に類似した信号ではあるが、画像座標２１３の部位の中には、黒沈み現象は発生しない。
【０１１４】
次に、図１０に示したタイミングチャートにおいて実線で示した、横筋現象を抑圧する場合について説明する。なお、本実施形態のイメージセンサ３において、横筋現象を抑圧する場合とは、図７に示した各駆動のタイミングと同様に、すなわち、図１０の実線で示したように、画素メモリクリップリファレンストランジスタＭＭ５と画素メモリクリップイネーブルトランジスタＭＭ６とを制御して、クリップ機能を有効にした場合である。本実施形態のイメージセンサ３における横筋現象の抑圧では、画素メモリクリップイネーブルパルスΦＣＥを所定の時間“Ｈｉｇｈ”レベルにし、画素メモリクリップリファレンスパルスΦＣＲを所定の電圧に制御する。
【０１１５】
時刻ｔ１において、図７に示した各駆動のタイミングと同様に制御することによって、画素アレイ部３１２内の単位画素３１３の画素電荷蓄積部ＦＤがリセットされ、ＦＤ電位ＶＦＤが電源電位ＶＤＤＰの電位になり、画素信号線電位Ｖ３１４は、ＦＤ電位ＶＦＤに対応した電源電位ＶＤＤＰの近傍の電位にリセットされる。また、画素信号線電位Ｖ３１４のクリップ機能を有効にし、画素信号線電位Ｖ３１４の電圧範囲を第１参照電位ＶＲＥＦ１に対応した電位に制限する。また、画素アレイ部３１２内の単位画素３１３の画素電荷蓄積部ＦＤから、画素メモリアレイ部３２２内の単位画素メモリ３２３の画素メモリ電荷蓄積部ＭＣまでの経路を導通させ、画素メモリアレイ部３２２内の単位画素メモリ３２３の画素メモリ電荷蓄積部ＭＣがリセットすることによって、画素メモリ電位ＶＭＣが電源電位ＶＤＤＭの電位になる。
【０１１６】
続いて、時刻ｔ２において、図７に示した各駆動のタイミングと同様に、画素チップ垂直走査回路３１１が、画素リセットパルスΦＰＲを“Ｌｏｗ”レベルにすることにより、ＦＤ電位ＶＦＤの電源電位ＶＤＤＰの電位へのリセット動作を終了する。これにより、ＦＤ電位ＶＦＤおよび画素信号線電位Ｖ３１４は、ＦＤ電位ＶＦＤおよび画素信号線電位Ｖ３１４をリセット電位に安定させる期間（図１０における時刻ｔ３までの期間）中に、単位画素３１３のリセットノイズ分だけ電位が下がり、ＦＤ電位ＶＦＤはＦＤリセット電位ＶＦＤＲＳの電位に、画素信号線電位Ｖ３１４は画素信号線リセット電位Ｖ３１４ＲＳの電位に、それぞれ安定する。
【０１１７】
続いて、時刻ｔ３において、画素チップ垂直走査回路３１１が、画素転送パルスΦＰＴを“Ｈｉｇｈ”レベルにすると、フォトダイオードＰＤが発生した信号電荷が画素電荷蓄積部ＦＤに転送される。これにより、ＦＤ電位ＶＦＤ（１，０）およびＦＤ電位ＶＦＤ（１，５）は、それぞれ時刻ｔ３のときのＰＤ電位ＶＰＤ（１，０）およびＰＤ電位ＶＰＤ（１，５）に対応した電位になる。また、画素信号線電位Ｖ３１４（１，０）および画素信号線電位Ｖ３１４（１，５）も、それぞれの画素電荷蓄積部ＦＤに転送された信号電荷に対応した電荷分だけ電位が降下する。
【０１１８】
また、時刻ｔ３において、画素信号処理チップ垂直走査回路３２１が、画素メモリリセットパルスΦＭＲを“Ｌｏｗ”レベルにして、画素メモリ電位ＶＭＣの電源電位ＶＤＤＭへのリセット動作を終了する。これにより、画素メモリ電位ＶＭＣ（１，０）および画素メモリ電位ＶＭＣ（１，５）は、フォトダイオードＰＤが発生した信号電荷の画素電荷蓄積部ＦＤへの転送に応じて降下した画素信号線電位Ｖ３１４（１，０）および画素信号線電位Ｖ３１４（１，５）に対応したそれぞれの電位になる。
【０１１９】
そして、時刻ｔ４からのＦＤ電位ＶＦＤおよび画素信号線電位Ｖ３１４を信号電位に安定させる期間（図１０における時刻ｔ５までの期間）中に、高輝度光が入射している単位画素３１３（１，０）のＦＤ電位ＶＦＤ（１，０）は、ＦＤ飽和電位ＶＦＤＳＡＴまで電位が降下する。
【０１２０】
しかし、画素信号線電位Ｖ３１４（１，０）および画素信号線電位Ｖ３１４（１，５）のそれぞれは、画素メモリクリップリファレンスパルスΦＣＲおよび画素メモリクリップイネーブルパルスΦＣＥによって制御された画素メモリクリップリファレンストランジスタＭＭ５および画素メモリクリップイネーブルトランジスタＭＭ６によって、電圧範囲が第２参照電位ＶＲＥＦ２に対応した電位に制限されている。このため、画素信号線電位Ｖ３１４（１，０）は、ＦＤ電位ＶＦＤ（１，０）の降下に伴って降下せず、図１０の時刻ｔ４以降の実線で示したように、第２参照電位ＶＲＥＦ２に対応した電位以下には降下しない。これは、第２参照電位ＶＲＥＦ２を、単位画素３１３（１，０）に接続された単位画素メモリ３２３（１，０）内の画素メモリ電流負荷ＣＳ（１，０）に備えたトランジスタが非飽和領域に突入しない電位に設定しておくことによって、画素メモリ電流負荷ＣＳ（１，０）内のトランジスタが非飽和領域に突入することを防止しているためである。これにより、画素メモリ電流負荷ＣＳ（１，０）に流れる電流量は変化せず、図１２に示した配線抵抗ＲＣＳによる電圧降下量も変化しない。
【０１２１】
このため、単位画素３１３（１，０）と同じ行に配置されている単位画素３１３（１，５）でも、単位画素３１３（１，５）に接続された単位画素メモリ３２３（１，５）内の画素メモリ電流負荷ＣＳ（１，５）が流す電流量が変化せず、単位画素３１３（１，５）の画素信号線３１４（１，５）に流れる電流量も変化しない。これにより、単位画素３１３（１，５）内の画素増幅トランジスタＰＭ３のゲート−ソース間の電圧が増大しない。
【０１２２】
従って、時刻ｔ５のときには、画素信号線電位Ｖ３１４（１，５）の電位は、図１０（ｂ）の時刻ｔ４以降の破線で示したように、画素信号線信号電位Ｖ３１４ＳＩＧ１の電位まで降下せず、画素信号線信号電位Ｖ３１４ＳＩＧ２の電位になる。同様に、画素メモリ電位ＶＭＣ（１，５）も、図１０（ｂ）の時刻ｔ４以降の破線で示したように、画素メモリ信号電位ＶＭＣＳＩＧ１の電位まで降下せず、画素メモリ信号電位ＶＭＣＳＩＧ２の電位になる。
【０１２３】
このような状態で、図７に示した各駆動のタイミングと同様に、時刻ｔ５以降の制御を行い、時刻ｔ６での画素メモリ信号電位ＶＭＣＳＩＧ２のクランプ（保持）と、時刻ｔ７での画素メモリリセット電位ＶＭＣＲＳのサンプリングとを行う。これにより、画素信号処理チップ列処理回路３２６による差分処理では、ノイズ除去後の正しい画素メモリ信号を得ることができる。より具体的には、高輝度光が入射してない場合（画素メモリリセット電位ＶＭＣＲＳ−画素メモリ信号電位ＶＭＣＳＩＧ２）に類似した画素メモリ信号を得ることができる。このため、得られる画像は、図１１（ｂ）に示した画像２１２のように、高輝度光が照射された画像座標２１３の部位の左右の画像座標２１５の部位が明るい筋になっていない、すなわち、横筋現象が抑圧された画像を撮影することができる。なお、横筋現象の抑圧によって高輝度光が入射してない場合に類似した信号となる部位は、図１１（ｂ）に示した画像座標２１５で示されている。
【０１２４】
上記に述べたように、本実施形態のイメージセンサ３では、画素メモリクリップリファレンストランジスタＭＭ５と画素メモリクリップイネーブルトランジスタＭＭ６とによって、イメージセンサ３の転送期間（図１０における時刻ｔ３〜時刻ｔ６までの期間）中の画素信号線電位Ｖ３１４の電圧範囲を、第２参照電位ＶＲＥＦ２に対応した電位に制限する。これにより、転送期間に高輝度光が入射した場合でも、横筋現象を抑圧することができる。
【０１２５】
また、本実施形態のイメージセンサ３では、複数枚のチップを接続することによって構成される固体撮像装置において、横筋現象を抑圧するための画素メモリクリップリファレンストランジスタＭＭ５と画素メモリクリップイネーブルトランジスタＭＭ６とを画素信号処理チップ３２内に備えることにより、画素チップ３１内の単位画素３１３の面積を縮小させることなく、横筋現象の抑圧を実現することができる。そして、本実施形態のイメージセンサ３を搭載したデジタルカメラ１では、高輝度光による横筋現象が抑圧された、ノイズの少ない良好なグローバル露光方式の画像を取得することができる。
【０１２６】
上記に述べたように、本発明を実施するための形態によれば、画素メモリ信号線の電圧を制限する画素メモリクリップリファレンストランジスタと、画素メモリクリップリファレンストランジスタの機能の有効または無効を決定する画素メモリクリップイネーブルトランジスタとを、画素信号処理チップに備える。そして、所定期間の画素信号線（画素メモリ信号線）の電圧範囲を、予め定めた電位に制限する。これにより、固体撮像装置に入力された高輝度光による黒沈み現象および横筋現象を抑圧することができる。
【０１２７】
また、本発明を実施するための形態によれば、固体撮像装置を複数枚のチップを接続して構成し、画素メモリクリップリファレンストランジスタと画素メモリクリップイネーブルトランジスタとを画素信号処理チップ内に備えることにより、画素チップ内の単位画素の面積を縮小させることなく、高輝度光による黒沈み現象および横筋現象を抑圧することができる固体撮像装置を実現することができる。これにより、本実施形態の固体撮像装置を搭載した撮像装置では、高輝度光による黒沈み現象および横筋現象が抑圧された、ノイズの少ない良好なグローバル露光方式の画像を取得することができる。
【０１２８】
なお、本発明のある態様に係る固体撮像装置は、本実施形態においては、例えば、イメージセンサ３に対応し、撮像装置は、例えば、デジタルカメラ１に対応する。また、本発明のある態様に係る第１の基板は、本実施形態においては、例えば、画素チップ３１に対応し、第２の基板は、例えば、画素信号処理チップ３２に対応し、接続部は、例えば、チップ接続部３３に対応し、画素部は、例えば、画素アレイ部３１２と、画素メモリアレイ部３２２とに対応する。また、本発明のある態様に係る画素は、本実施形態においては、例えば、単位画素３１３に対応し、信号線は、例えば、画素信号線３１４と、画素メモリ信号線３２４とに対応し、信号蓄積回路は、例えば、画素メモリ電荷蓄積部ＭＣに対応し、出力回路は、例えば、画素メモリ増幅トランジスタＭＭ３と、画素メモリ選択トランジスタＭＭ４とに対応し、クリップ回路は、例えば、画素メモリクリップリファレンストランジスタＭＭ５と、画素メモリクリップイネーブルトランジスタＭＭ６とに対応し、出力信号線は、例えば、画素信号処理チップ垂直信号線３２５に対応する。
【０１２９】
また、本発明のある態様に係る電流源負荷は、本実施形態においては、例えば、画素メモリ電流負荷ＣＳに対応し、記憶部は、例えば、画素メモリ電荷蓄積部ＭＣに対応し、記憶部信号リセット部は、例えば、画素メモリリセットトランジスタＭＭ２に対応し、記憶部信号選択部は、例えば、画素メモリ選択トランジスタＭＭ４に対応し、記憶部信号増幅部は、例えば、画素メモリ増幅トランジスタＭＭ３に対応し、結合容量は、例えば、画素メモリ結合容量ＣＣに対応する。また、本発明のある態様に係る減算部は、本実施形態においては、例えば、画素信号処理チップ列処理回路３２６に対応する。
【０１３０】
また、本発明のある態様に係る転送回路および転送トランジスタは、本実施形態においては、例えば、画素転送トランジスタＰＭ１に対応し、第１増幅回路および第１増幅トランジスタは、例えば、画素増幅トランジスタＰＭ３に対応し、第１リセット回路および第１リセットトランジスタは、例えば、画素リセットトランジスタＰＭ２に対応する。また、本発明のある態様に係るアナログメモリ回路は、本実施形態においては、例えば、画素メモリ結合容量ＣＣと、画素メモリ電荷蓄積部ＭＣと、画素メモリ転送トランジスタＭＭ１とに対応し、第２増幅回路および第２増幅トランジスタは、例えば、画素メモリ増幅トランジスタＭＭ３に対応し、第２リセット回路および第２リセットトランジスタは、例えば、画素メモリリセットトランジスタＭＭ２に対応する。
【０１３１】
また、本発明のある態様に係る第１の信号線は、本実施形態においては、例えば、画素信号線３１４と、画素メモリ信号線３２４とに対応し、トランジスタは、例えば、画素メモリクリップリファレンストランジスタＭＭ５に対応し、容量は、例えば、画素メモリ結合容量ＣＣに対応し、第２の信号線は、例えば、画素信号処理チップ垂直信号線３２５に対応する。
【０１３２】
なお、本発明における回路構成および駆動方式の具体的な構成は、本発明を実施するための形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更をすることができる。例えば、画素の構成要素および駆動方法が変わった場合においても、例えば、イメージセンサ３や単位画素３１３内の構成要素や回路構成に応じて駆動方法を変更することによって対応することができる。
【０１３３】
また、画素の行方向および列方向の配置は、本発明を実施するための形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において画素を配置する行方向および列方向の数を変更することができる。
【０１３４】
以上、本発明を実施するための形態をもとに説明したが、各構成要素や各処理プロセスの任意の組み合わせ、本発明の表現をコンピュータプログラムプロダクトなどに変換したものもまた、本発明の態様として有効である。ここで、コンピュータプログラムプロダクトとは、プログラムコードが記録された記録媒体（ＤＶＤ媒体、ハードディスク媒体、メモリ媒体など）、プログラムコードが記録されたコンピュータ、プログラムコードが記録されたインターネットシステム（例えば、サーバとクライアント端末を含むシステム）など、プログラムコードが記録された記録媒体、装置、機器やシステムをいう。この場合、上述した各構成要素や各処理プロセスは各モジュールで実装され、その実装されたモジュールからなるプログラムコードはコンピュータプログラムプロダクト内に記録される。
【０１３５】
例えば、本発明のある態様に係るコンピュータプログラムプロダクトは、第１の基板と第２の基板とを電気的に接続する接続部によって、前記第１の基板と前記第２の基板とを電気的に接続する固体撮像装置の処理をコンピュータに実行させるためのプログラムコードが記録されたコンピュータプログラムプロダクトであって、当該固体撮像装置が有する画素部の前記第１の基板に含まれ、光電変換素子を具備する画素で発生した画素信号を前記第２の基板に供給する信号線に出力させるモジュールと、前記第２の基板に含まれる信号蓄積回路に、前記信号線を経由して供給された前記画素信号を蓄積させるモジュールと、前記第２の基板に含まれる出力回路から、前記信号蓄積回路に蓄積された前記画素信号を出力させるモジュールと、前記第２の基板に含まれるクリップ回路で、前記画素信号の電圧が、所定の電圧以下にならないようにクリップさせるモジュールと、を含むプログラムコードが記録されたコンピュータプログラムプロダクトである。
【０１３６】
また、例えば、図１に示したデジタルカメラ１の各構成要素による処理を実現するためのプログラムをコンピュータ読み取り可能な記録媒体に記録して、当該記録媒体に記録されたプログラムをコンピュータシステムに読み込ませ、実行することにより、デジタルカメラ１に係る上述した種々の処理を行ってもよい。なお、ここでいう「コンピュータシステム」とは、ＯＳや周辺機器等のハードウェアを含むものであってもよい。また、「コンピュータシステム」は、ＷＷＷシステムを利用している場合であれば、ホームページ提供環境（あるいは表示環境）も含むものとする。また、「コンピュータ読み取り可能な記録媒体」とは、フレキシブルディスク、光磁気ディスク、ＲＯＭ、フラッシュメモリ等の書き込み可能な不揮発性メモリ、ＣＤ−ＲＯＭ等の可搬媒体、コンピュータシステムに内蔵されるハードディスク等の記憶装置のことをいう。
【０１３７】
さらに「コンピュータ読み取り可能な記録媒体」とは、インターネット等のネットワークや電話回線等の通信回線を介してプログラムが送信された場合のサーバやクライアントとなるコンピュータシステム内部の揮発性メモリ（例えばＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ））のように、一定時間プログラムを保持しているものも含むものとする。また、上記プログラムは、このプログラムを記憶装置等に格納したコンピュータシステムから、伝送媒体を介して、あるいは、伝送媒体中の伝送波により他のコンピュータシステムに伝送されてもよい。ここで、プログラムを伝送する「伝送媒体」は、インターネット等のネットワーク（通信網）や電話回線等の通信回線（通信線）のように情報を伝送する機能を有する媒体のことをいう。また、上記プログラムは、前述した機能の一部を実現するためのものであっても良い。さらに、前述した機能をコンピュータシステムにすでに記録されているプログラムとの組み合わせで実現できるもの、いわゆる差分ファイル（差分プログラム）であっても良い。
【０１３８】
以上、本発明の実施形態について、図面を参照して説明してきたが、具体的な構成はこの実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲においての種々の変更も含まれる。
【０１３９】
また、本発明のある態様に係る固体撮像装置は、第１の基板と第２の基板とを電気的に接続する接続手段によって、前記第１の基板と前記第２の基板とを電気的に接続する固体撮像装置であって、当該固体撮像装置が有する画素手段は、前記第１の基板に含まれ、光電変換素子を具備し、画素信号を発生する画素と、前記画素信号を前記第２の基板に供給する信号線と、前記第２の基板に含まれ、前記信号線を経由して供給された前記画素信号を蓄積する信号蓄積手段と、前記第２の基板に含まれ、前記信号蓄積手段に蓄積された前記画素信号を出力する出力手段と、前記第２の基板に含まれ、前記画素信号の電圧が、所定の電圧以下にならないようにクリップするクリップ手段と、を有する、ことを特徴とする固体撮像装置であってもよい。
【０１４０】
また、本発明のある態様に係る撮像装置は、第１の基板と第２の基板とを電気的に接続する接続手段によって、前記第１の基板と前記第２の基板とを電気的に接続する撮像装置であって、当該撮像装置が有する画素手段は、前記第１の基板に含まれ、光電変換素子を具備し、画素信号を発生する画素と、前記画素信号を前記第２の基板に供給する信号線と、前記第２の基板に含まれ、前記信号線を経由して供給された前記画素信号を蓄積する信号蓄積手段と、前記第２の基板に含まれ、前記信号蓄積手段に蓄積された前記画素信号を出力する出力手段と、前記第２の基板に含まれ、前記画素信号の電圧が、所定の電圧以下にならないようにクリップするクリップ手段と、を有する、ことを特徴とする撮像装置であってもよい。
【０１４１】
また、本発明のある態様に係る固体撮像装置は、第１の基板と第２の基板とを電気的に接続する接続手段によって、前記第１の基板と前記第２の基板とを電気的に接続する固体撮像装置であって、当該固体撮像装置が有する画素手段は、前記第１の基板に含まれ、光電変換素子を具備する画素と、前記画素に接続される第１の信号線と、前記第２の基板に含まれ、一端が、前記第１の信号線に接続されるトランジスタと、前記第２の基板に含まれ、前記第１の信号線に接続される容量と、前記容量に接続される第２の信号線と、を有し、前記トランジスタは、前記第１の信号線の電圧が、所定の電圧以下にならないようにクリップする、ことを特徴とする固体撮像装置であってもよい。
【０１４２】
また、本発明のある態様に係る撮像装置は、第１の基板と第２の基板とを電気的に接続する接続手段によって、前記第１の基板と前記第２の基板とを電気的に接続する撮像装置であって、当該撮像装置が有する画素手段は、前記第１の基板に含まれ、光電変換素子を具備する画素と、前記画素に接続される第１の信号線と、前記第２の基板に含まれ、一端が、前記第１の信号線に接続されるトランジスタと、前記第２の基板に含まれ、前記第１の信号線に接続される容量と、前記容量に接続される第２の信号線と、を有し、前記トランジスタは、前記第１の信号線の電圧が、所定の電圧以下にならないようにクリップする、ことを特徴とする撮像装置であってもよい。
【０１４３】
以上、本発明の実施形態について、図面を参照して説明してきたが、具体的な構成はこの実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の代替物、変形、等価物による変更を行うこともできる。従って、本発明の範囲は、上記の説明を参照して決められるものではなく、請求項によって決められるべきであり、均等物の全ての範囲も含まれる。また、上述した特徴は、いずれも、好ましいか否かを問わず、他の特徴と組み合わせてもよい。また、請求項において、明示的に断らない限り、各構成要素は１またはそれ以上の数量である。また、請求項において「〜のための手段」のような語句を用いて明示的に記載する場合を除いて、請求項が、ミーンズ・プラス・ファンクションの限定を含むものと解してはならない。
【０１４４】
また、本発明の実施形態に係る固体撮像装置は、２枚の基板が接続部により接続されていてもよいし、３枚以上の基板が接続部で接続されていてもよい。３枚以上の基板が接続部で接続される固体撮像装置の場合、そのうちの２枚が請求項に係る第１の基板と第２の基板に相当する。
【符号の説明】
【０１４５】
１・・・デジタルカメラ
２・・・レンズユニット部
３・・・イメージセンサ
４・・・発光装置
５・・・メモリ
６・・・記録装置
７・・・表示装置
８・・・画像信号処理回路
９・・・レンズ制御装置
１０・・・イメージセンサ制御装置
１１・・・発光制御装置
１２・・・カメラ制御装置
３１・・・画素チップ
３２・・・画素信号処理チップ
３３・・・チップ接続部
３４・・・外部配線接続部
３１１・・・画素チップ垂直走査回路
３１２・・・画素アレイ部
３１３・・・単位画素
３１４・・・画素信号線
３１５・・・画素チップ垂直走査回路信号線
３１６・・・画素リセット線
３１７・・・画素転送線
３１８・・・画素選択線
３２１・・・画素信号処理チップ垂直走査回路
３２２・・・画素メモリアレイ部
３２３・・・単位画素メモリ
３２４・・・画素メモリ信号線
３２５・・・画素信号処理チップ垂直信号線
３２６・・・画素信号処理チップ列処理回路
３２７・・・画素信号処理チップ水平走査回路
３２８・・・画素信号処理チップ水平走査回路信号線
３２９・・・イメージセンサ制御回路
３２１０・・・イメージセンサ制御回路信号線
３２１１・・・画素メモリリセット線
３２１２・・・画素メモリ転送線
３２１３・・・画素メモリ選択線
３２１４・・・クリップリファレンス線
３２１５・・・クリップイネーブル線
ＰＤ・・・フォトダイオード
ＦＤ・・・画素電荷蓄積部
ＰＭ１・・・画素転送トランジスタ
ＰＭ２・・・画素リセットトランジスタ
ＰＭ３・・・画素増幅トランジスタ
ＰＭ４・・・画素選択トランジスタ
ＣＣ・・・画素メモリ結合容量
ＭＣ・・・画素メモリ電荷蓄積部
ＭＭ１・・・画素メモリ転送トランジスタ
ＭＭ２・・・画素メモリリセットトランジスタ
ＭＭ３・・・画素メモリ増幅トランジスタ
ＭＭ４・・・画素メモリ選択トランジスタ
ＭＭ５・・・画素メモリクリップリファレンストランジスタ
ＭＭ６・・・画素メモリクリップイネーブルトランジスタ
ＣＳ・・・画素メモリ電流負荷
ＶＰＤ・・・ＰＤ電位
ＶＦＤ・・・ＦＤ電位
Ｖ３１４・・・画素信号線電位
ＶＭＣ・・・画素メモリ電位
ＶＤＤＰ，ＶＤＤＭ・・・電源電位
ＶＦＤＲＳ・・・ＦＤリセット電位
ＶＦＤＳＩＧ・・・ＦＤ信号電位
Ｖ３１４ＲＳ・・・画素信号線リセット電位
Ｖ３１４ＳＩＧ・・・画素信号線信号電位
ＶＲＥＦ１・・・第１参照電位
ＶＲＥＦ２・・・第２参照電位
ＶＭＣＲＳ・・・画素メモリリセット電位
ＶＭＣＳＩＧ・・・画素メモリ信号電位
ＶＦＤＳＡＴ・・・ＦＤ飽和電位
Ｖ３１４ＳＡＴ・・・画素信号線飽和電位
ＶＭＣＳＩＧ１・・・画素メモリ信号電位
ＶＭＣＳＩＧ２・・・画素メモリ信号電位
Ｖ３１４ＳＩＧ１・・・画素信号線信号電位
Ｖ３１４ＳＩＧ２・・・画素信号線信号電位
ＶＭＣＳＩＧ１・・・画素メモリ信号電位
ＶＭＣＳＩＧ２・・・画素メモリ信号電位
２０１，２１１・・・画像
２０２，２１２・・・画像
２０３，２１３・・・画像座標
２０４，２１４・・・画像座標
２０５，２１５・・・画像座標
ＲＣＳ・・・配線抵抗
３２１６・・・グラウンド配線
【図１】
0005841356.tif 000002
【図２】
0005841356.tif 000003
【図３】
0005841356.tif 000004
【図４】
0005841356.tif 000005
【図５】
0005841356.tif 000006
【図６】
0005841356.tif 000007
【図７】
0005841356.tif 000008
【図８】
0005841356.tif 000009
【図１０】
0005841356.tif 000010
【図１２】
0005841356.tif 000011
【図９】
0005841356.tif 000012
【図１１】
0005841356.tif 000013