(57)【特許請求の範囲】
【請求項１】
部分的アッセンブリ後にＴＳＶ接合完全性を判定する非接触電圧コントラスト（ＶＣ）方法であって、
シリコン貫通ビア（ＴＳＶ）ダイを提供することであって、前記ＴＳＶダイが、前記ＴＳＶダイの表部側から前記ＴＳＶダイの底部側上のＴＳＶティップへ延びる複数のＴＳＶを含み、前記ＴＳＶダイの前記表部側で前記複数のＴＳＶの少なくとも一部である接触ＴＳＶが、多層（ＭＬ）パッケージ基板の上面上のパッドに取り付けられ、前記ＭＬパッケージ基板が、前記ＴＳＶダイの前記表部側への電気的アクセスをブロックする基板キャリア上にあり、前記接触ＴＳＶのグループを含む２つ又はそれ以上のネットが前記ＭＬ基板内で共に結び付けられる、前記ＴＳＶダイを提供することと、
前記２つ又はそれ以上のネットから選択された第１のネット内の選択されたＴＳＶ上に、荷電粒子リファレンスビームを向けることと、
前記第１のネットの少なくとも前記接触ＴＳＶを含むエリアにわたり荷電粒子一次ビームをラスタすることであって、前記ラスタすることに応答してＶＣ信号が発せられる、前記荷電粒子一次ビームをラスタすることと、
前記ＶＣ信号を検出することと、
前記ＶＣ信号を用いて前記ＭＬパッケージ基板の前記パッドに対する前記接触ＴＳＶの接合完全性を判定することと、
を含む、方法。
【請求項２】
請求項１に記載の方法であって、
前記判定することが、前記ＶＣ信号からのパターンを、前記ＴＳＶダイのための既知の良好ダイリファレンスから得たＶＣ信号から得たパターンと比較することを含む、方法。
【請求項３】
請求項１に記載の方法であって、
前記荷電粒子リファレンスビームと前記荷電粒子一次ビームとが、電子ビーム、陽子ビーム又はイオンビームを含む、方法。
【請求項４】
請求項１に記載の方法であって、
前記ＴＳＶティップが突出するＴＳＶティップを含む、方法。
【請求項５】
請求項１に記載の方法であって、
前記基板キャリアがクォーツ又はセラミックキャリアを含む、方法。
【請求項６】
請求項１に記載の方法であって、
前記ＶＣ信号から画像を形成することを更に含み、接合完全性を判定することが前記画像を利用することを含む、方法。
【請求項７】
請求項１に記載の方法であって、
前記２つ又はそれ以上のネットから選択された第２のネット内の選択されたＴＳＶ上に、前記荷電粒子リファレンスビームを向けることと、
前記第２のネットの前記接触ＴＳＶを含むエリアにわたり荷電粒子一次ビームをラスタすることと、
前記第２のネットの前記接触ＴＳＶにわたり前記荷電粒子一次ビームをラスタすることから前記ＶＣ信号を検出することと、
を更に含む、方法。
【請求項８】
部分的アッセンブリ後にＴＳＶ接合完全性を判定する非接触電圧コントラスト（ＶＣ）方法であって、
シリコン貫通ビア（ＴＳＶ）ダイを提供することであって、前記ＴＳＶダイが、前記ＴＳＶダイの表部側から前記ＴＳＶダイの底部側上のＴＳＶティップへ延びる複数のＴＳＶを含み、前記ＴＳＶダイの前記表部側で前記複数のＴＳＶの少なくとも一部である接触ＴＳＶが、多層（ＭＬ）パッケージ基板の上面上のパッドに取り付けられ、前記ＭＬパッケージ基板が、前記ＴＳＶダイの前記表部側への電気的アクセスをブロックする基板キャリア上にあり、前記接触ＴＳＶのグループを含む２つ又はそれ以上のネットが前記ＭＬ基板内で共に結び付けられる、前記ＴＳＶダイを提供することと、
前記２つ又はそれ以上のネットから選択された第１のネット内の選択されたＴＳＶ上に、荷電粒子リファレンスビームを向けることと、
前記第１のネットの少なくとも前記接触ＴＳＶを含むエリアにわたり荷電粒子一次ビームをラスタすることであって、前記ラスタすることに応答してＶＣ信号が発せられる、前記荷電粒子一次ビームをラスタすることと、
前記ＶＣ信号を検出することと、
前記ＶＣ信号を用いて前記ＭＬパッケージ基板の前記パッドに対する前記接触ＴＳＶの接合完全性を判定することと、
を含み、
前記荷電粒子リファレンスビームと前記荷電粒子一次ビームとが別個のビームであり、前記荷電粒子一次ビームをラスタすることが起こる時間の少なくとも一部の間、前記荷電粒子リファレンスビームが前記選択されたＴＳＶに印加される、方法。
【請求項９】
請求項８に記載の方法であって、
前記荷電粒子リファレンスビームと前記荷電粒子一次ビームとの両方が電子ビームを含む、方法。
【請求項１０】
請求項８に記載の方法であって、
前記荷電粒子リファレンスビームのエネルギー又は電流が、前記荷電粒子一次ビームのエネルギー又は電流に比べ少なくとも１０％高いレベルである、方法。
【請求項１１】
請求項８に記載の方法であって、
前記ＴＳＶティップが突出するＴＳＶティップを含む、方法。
【請求項１２】
請求項８に記載の方法であって、
前記基板キャリアがクォーツ又はセラミックキャリアを含む、方法。
【請求項１３】
請求項８に記載の方法であって、
前記ＶＣ信号から画像を形成することを更に含み、接合完全性を判定することが前記画像を利用することを含む、方法。
【請求項１４】
請求項８に記載の方法であって、
前記２つ又はそれ以上のネットから選択された第２のネット内の選択されたＴＳＶ上に、前記荷電粒子リファレンスビームを向けることと、
前記第２のネットの前記接触ＴＳＶを含むエリアにわたり荷電粒子一次ビームをラスタすることと、
前記第２のネットの前記接触ＴＳＶにわたって前記荷電粒子一次ビームをラスタすることから前記ＶＣ信号を検出することと、
を更に含む、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
開示される実施例は、基板貫通ビア（ＴＳＶ）を含む集積回路（ＩＣ）ダイとパッケージ基板との間の接合完全性（integrity）の非接触判定に関する。
【背景技術】
【０００２】
ＴＳＶダイによって提供される２面接続性の利点を得るために、垂直スタック内にＴＳＶダイを組み込む種々の配置がある。例えば、垂直スタック内のＴＳＶダイを組み込むアッセンブリフローの１つのタイプが、パッケージオンパッケージ（ＰｏＰ）である。他の例には、ＰｏＰ前駆体、及び、例えば、底部のパッケージ基板、それにボンディングされるＴＳＶを備えたロジック、それにボンディングされるメモリスタックなど、幾つかの非ＰｏＰパッケージが含まれ、これは、付加的なボールグリッドアレイ（ＢＧＡ）含有パッケージがその後付加されることなく出荷され得る。
【０００３】
例えば、ＰｏＰは、個別のロジックＢＧＡパッケージ及びメモリＢＧＡパッケージなどのＩＣパッケージの垂直スタッキングを可能にするＩＣパッケージング手法である。２つ又はそれ以上のパッケージが、それらの間の信号を配路する標準的なインタフェースを備えて、互いの頂部に設置される、即ち、垂直にスタックされる。これにより、例えば、モバイル電話／ＰＤＡ市場アプリケーションのため一層の高密度が可能となる。
【０００４】
ＰｏＰフローにおけるマイクロプロセッサＴＳＶダイなどのＴＳＶ含有ＩＣダイは、一般的にまだ製造されていない。しかし、複数のＴＳＶダイを有するウエハ（「ＴＳＶウエハ」）のための従来のＰｏＰシーケンスのためのアッセンブリフローは、次のようになることが予期され得る。１）電気的テストに基づいて良好ダイを識別するため、埋め込みＴＳＶを有する厚いＴＳＶウエハ（例えば、６００〜８００μｍ厚み）上にそれぞれのダイをウエハプローブ（「マルチプローブ」）する。「不良」ダイの後続の識別のために、ストアされたウエハマップでダイが追跡される、電子的インキングが用いられ得る。２）キャリアウエハ（典型的に、シリコン又はガラス）にＴＳＶウエハを取り付ける。３）１５μｍ未満突出する、突出する統合されたＴＳＶティップを含み得るＴＳＶウエハの底部側を（例えば約３０〜１００μｍまで）薄化することにより埋め込みＴＳＶを露出させる。４）露出されたＴＳＶティップに結合される金属仕上げ又はコンタクトパッドを付加する。５）キャリアウエハを取り外す。６）複数のシンギュレートされた「良好」ＴＳＶダイを提供するようＴＳＶウエハをシンギュレーションする。７）ウエハプローブで識別された良好ＴＳＶダイを、基板キャリア（典型的に、シリコン又はガラスキャリア）に典型的に取り付けられるその底部側にＢＧＡパッドを含む多層（ＭＬ）パッケージ基板に能動回路側を下にダイ取り付けして、ＰｏＰ前駆体を形成する。このキャリアは剛性を提供する。ＴＳＶダイの能動回路側（即ち、表部側）は、キャリアが存在するためパッケージ基板を介して電気的にアクセス可能ではない。８）メタライズされたＴＳＶティップ、又はＴＳＶティップに結合されるコンタクトパッドと接触させるため、ロジック又はメモリダイなどの１つ又は複数のダイをＴＳＶダイの頂部で取り付ける。
【０００５】
上述のフローにおけるステップ３、４、及び７は、ＴＳＶ形成の問題（例えば、ＴＳＶ抜け）、ＴＳＶコンタクトの問題（例えば、ＭＬパッケージ基板上のパッドへの高抵抗コンタクト）、又はキャリアがある場合、上述のようにそれがＴＳＶダイの１つの側への電気的アクセスをブロックするため、露出されたＴＳＶに又はＴＳＶティップに結合されるコンタクトパッドに頂部ダイを接続した後にのみ検出され得る短絡（例えば、接地へのＴＳＶ短絡）を含む、電気的問題となり得る。ＭＬパッケージ基板は或る問題の原因ともなり得る。ＴＳＶダイのダイ取り付け後のプローブは省くことができる。しかし、これは、後続のロジック又はメモリダイを取り付けるための（例えば、コストのかかるプレパッケージングされたメモリスタックが付加され得る場合）上述のステップ８の間、不良ＴＳＶダイ基板前駆体の一部を組み立てることになり得、これは、上述したような電気的問題などに起因してポストアッセンブリテストでの欠陥となり得る。
【０００６】
ダイ取り付けプロセスに関連するＴＳＶダイとパッケージ基板との間の接合完全性を評価するため部分的に組み立てられたＴＳＶダイ・オン基板ダイ・スタックをテストするための既知の実用的な解決策はない。たとえ、上部側コンタクトに対しＴＳＶダイの底部側から突出するＴＳＶティップを、及び底部側コンタクトに対し何らかの他のコンタクト経路を用いて、ＭＬパッケージ基板へのＴＳＶダイコンタクトをコンタクトプローブすることが可能であるとしても、標準的なコンタクトプローブ手法は、突出する（例えば＜１５μｍ）ＴＳＶティップを損傷させがちであり、これは、損傷したＴＳＶティップの地点における、頂部ダイのＴＳＶダイへのアッセンブリ後の信頼性の低い接合につながり得る。このようなＴＳＶティップのコンタクトプローブからの損傷は、ボンド歩留りを下げ、かつ／又は、ＴＳＶ接合信頼性を低減させる。ＴＳＶダイ上のＴＳＶに結合されるピラー又はマイクロバンプ間の、部分的に組み立てられた前駆体のための下にあるパッケージ基板へのＴＳＶダイを介するＴＳＶ連続性（continuity）及び接合完全性を判定するための非接触方法が求められている。
【発明の概要】
【０００７】
開示される実施例は、部分的アッセンブリ後にＴＳＶダイのパッケージ基板のＴＳＶ連続性及び接合完全性を判定する非接触電圧コントラスト（ＶＣ）ベースの方法を説明し、ここで、パッケージ基板は電気的に浮遊である。そのような実施例は、二次電子放射を生成するための少なくとも１つの荷電粒子ビームを利用する。二次放射からのＶＣデータは、ＴＳＶ接合完全性を判定するために用いられる。荷電粒子ビームは、電子ビーム、陽子ビーム又はイオンビームを含み得る。
【０００８】
ＴＳＶダイの表部側で複数のＴＳＶ（本明細書において「接触ＴＳＶ」と称する）の少なくとも一部が、ＭＬパッケージ基板の上面上のパッドに取り付けられる。このような接触ＴＳＶは、ＴＳＶダイからＭＬパッケージ基板へ（例えば、ＭＬパッケージ基板上に後に付加されるＢＧＡボールへのアクセスを得るため）、信号、電圧、又は接地を通過させるために用いられる。ＴＳＶダイ上の幾つかのＴＳＶは、それらがＭＬパッケージに接続されないため「接触ＴＳＶ」ではない可能性があり、例えば、ＭＬパッケージ基板への接続が必要とされない場合、ＴＳＶダイ上のメモリＩＣへなど、ＴＳＶ上部側搭載デバイスへ接続のみする。開示される実施例は、接触ＴＳＶのグループが共通のネットに電気的に並列に連結されている接触ＴＳＶを応答させる。
【０００９】
共通のノード又は「ネット」の各々（即ち、ＶＤＤ、Ｖｓｓ、及び１つ又は複数の信号ノード）のためのＴＳＶダイ上の接触ＴＳＶは、パッケージ基板によって提供される１つ又は複数の金属レベルＭＬ内で共に結び付けられる。リファレンス荷電粒子ビームが、ネットの一つ（例えば、第１のネット）内の選択されたＴＳＶに向けられる。その後、一次荷電粒子ビームがＶＣ信号を得るため第１のネットを含むエリアにわたってラスタされる（即ち、スキャンされる）。ＶＣ信号が検出され、ＭＬパッケージ基板上のパッドへの接触ＴＳＶのための接合完全性が判定される。接合完全性の判定は、受信したＶＣ信号を、測定されている特定のＴＳＶダイのための既知の良好ダイ（ＫＧＤ）など、既知の良好リファレンスからのＶＣ信号と比較することを含み得る。
【００１０】
開示される一実施例において、一次荷電粒子ビームがラスタされる時間の少なくとも一部の間、荷電粒子リファレンスビームも印加される。別の実施例において、チャージされたネットからの電荷の放出速度が遅いときなど、それぞれの粒子ビームに対する時間重なりをなくすことができ、これにより、単一の荷電粒子ビーム源を有するＶＣシステムの使用が可能となる。
【図面の簡単な説明】
【００１１】
例示の実施例を添付の図面を参照して説明する。
【００１２】
【図１】開示される一実施例に従った、部分的アッセンブリ後にパッケージ基板へのＴＳＶ連続性及び接合完全性を判定するための、例示の非接触ＶＣベースの方法における工程を示すフローチャートである。
【００１３】
【図２】開示される一実施例に従って、開示されるＶＣ実施例が、ＭＬパッケージ基板へのＴＳＶ連続性及び接合完全性を検出するよう実施され得る基板キャリアに取り付けられるＭＬパッケージ基板に取り付けられる、薄化されたＴＳＶダイを含む部分的電子的アッセンブリの断面図である。
【発明を実施するための形態】
【００１４】
開示される実施例は、部分的アッセンブリ後にＭＬパッケージ基板へのＴＳＶ連続性及びＴＳＶ接合完全性を検出する新しいＶＣ手法を利用する。ＩＣ検査のための従来のＶＣでは、電子のビームをＩＣに向けるために走査型電子顕微鏡（ＳＥＭ）が用いられ、ＩＣは、バキュームチャンバ内のステージ上に配置され、ＩＣがその上に形成される半導体基板が電気的に接地されている。ＩＣへ入射する電子のビームは二次電子放射を生成し、二次電子放射は、そのＩＣの画像を生成する検出器により検出される。ＩＣにより生成される二次電子の量は、ＩＣ内及びＩＣ表面付近の局地電界に依存し、電界がある場合、ＩＣの回路要素と電気的に接地された基板との間に電気的導通経路があること又はないことに依存する。局地電界における変動（ＶＣと称する）は、画像コントラストにおける変動となり、これは、ＩＣの或るエリアが、接地された基板への導電性経路があるとき画像内に比較的明るく（即ち、光）現れ、又は接地された基板への如何なる導電性経路もない場合比較的暗く現れる要因となる。そのため、従来のＶＣ方法は、ＴＳＶダイ／ＭＬパッケージ基板／基板キャリアスタックを含むこのような部分的に組み立てられたＰｏＰなど、電気的に浮遊であるＩＣ又は電子デバイススタックで実行することができない。
【００１５】
開示される実施例は、ＭＬパッケージ基板が電気的に浮遊であるにもかかわらず、部分的アッセンブリ後にＭＬパッケージ基板へのＴＳＶ連続性及びＴＳＶ接合完全性を検出するＶＣの変形を利用する。図１は、開示される一実施例に従った、部分的アッセンブリ後にＭＬパッケージ基板へのＴＳＶ連続性及び接合完全性を判定するための、例示の非接触ＶＣベースの方法１００におけるステップを示すフローチャートである。ステップ１０１が、ＴＳＶダイの（概してＢＥＯＬ金属層（例えば、Ｍｌ、Ｍ２など）に結合される）又はコンタクト層の表部側から、ＴＳＶダイの底部側のＴＳＶティップまで延びる複数のＴＳＶを含む、ＴＳＶダイを提供することを含む。ＴＳＶダイの表部側で複数のＴＳＶ（接触ＴＳＶ）の少なくとも一部が、ＭＬパッケージ基板の上面上のパッドに取り付けられる。この取り付けは、従来のフリップチップ、マイクロバンプ、又はＣｕピラー取り付けであり得る。
【００１６】
本発明者は、ＴＳＶとＭＬパッケージ基板との間の全ての接合が低抵抗（「良好」）接合であるならば、ＭＬ基板内で接触ＴＳＶを共通して結びつけることにより、そのネット内の全てのＴＳＶに対し本質的に等しく荷電粒子ビームによる放射に応答するそれらの二次電子放射の明るさとなり得ることを認識している。また、本発明者は、接触ＴＳＶとＭＬパッケージ基板との間に高抵抗又は開（「不良」）接合があると、接触ＴＳＶとＭＬパッケージ基板との間の低抵抗接合からのＶＣ信号に比べ、ＶＣ信号内の識別可能な相対的明るさレベルを生成し得、そのため、パッケージ基板接合に対し、異常な、高度に抵抗性のＴＳＶに接続される接触ＴＳＶを識別することが比較的容易になることを認識している。
【００１７】
本明細書において用いられるように、「ＴＳＶティップ」は、直接的に接触可能なＴＳＶティップ（例えば、突出するＴＳＶティップ）又は間接的に接触可能なティップのいずれかを含む。間接的ティップの一例は、ＴＳＶダイ上のパッドが、リダイレクト層（ＲＤＬ）になどより、ＴＳＶティップに結合されるときである。
【００１８】
典型的な実施例において、複数のＴＳＶの一部のみが接触ＴＳＶであり、これらは、ＴＳＶダイからＭＬパッケージ基板へ、信号、電圧、又は接地を通させる等のため、ＭＬパッケージ基板に接続される、上述で定義したようなＴＳＶである。非接触ＴＳＶはＭＬパッケージ基板に接続されない。
【００１９】
ＭＬパッケージ基板は、ＴＳＶダイの表部側への電気的アクセスをブロックする、クォーツ（シリカ）又はセラミックキャリアなどの、基板キャリアに取り付けられる（例えば、接着される）。ＭＬ基板は、配路のため複数の埋め込み金属相互接続レベルを含み、典型的に、少なくとも４つの埋め込み金属レベルを含む。接触ＴＳＶグループを含む２つ又はそれ以上のネットが、埋め込み金属レベルの１つ又は複数によって、ＭＬ基板内で共通に結びつけられる。ＭＬパッケージ基板は、有機基板又はセラミック基板を含み得る。ＭＬパッケージ基板は、複数の物理的に接続されたＭＬパッケージ基板を含む、シンギュレーションされた基板又は基板パネルを含み得る。
【００２０】
ステップ１０２が、荷電粒子リファレンスビームを、２つ又はそれ以上のネットからの第１のネット内の選択された接触ＴＳＶに向けることを含む。荷電粒子リファレンスビームは、電子ビーム、陽子ビーム、又はイオンビームを含み得る。リファレンスビームは、連続的ビーム又は脈動されたビームのいずれかであり得る。ＴＳＶダイに対する放射ダメージを避けるため、加速電圧は、電子又は陽子ビームの場合にビームエネルギーが≦１ｋｅＶであるように、概して＜１ｋＶである。
【００２１】
ステップ１０３が、少なくとも第１のネットを含む対象領域（ＲＯＩ）として本明細書に記載の或るエリアにわたって荷電粒子一次ビームをラスタする（即ち、スキャンすること）ことを含む。ラスタすることに応答してエンハンストＶＣ信号（例えば、二次電子又はイオン）が、ラスタすることに応答して第１のネット内の複数の接触ＴＳＶから発せられ、第１のネット内のＴＳＶに対するＶＣ信号エンハンスメントは、荷電粒子リファレンスビーム（ステップ１０２）によって提供されるプリチャージに起因している。荷電粒子リファレンスビームは、ラスタする時間の少なくとも一部の間印加され得、一実施例において、ラスタすることを介して継続的に印加される。しかし、一実施例において、リファレンスビーム（ステップ１０２）及び一次ビーム（ステップ１０３）の時間重なりは必要とされない。荷電粒子リファレンスビームのエネルギー又は電流は、典型的に、荷電粒子一次ビームのエネルギー又は電流に比べ少なくとも１０％高いレベルである。
【００２２】
ステップ１０２のリファレンスビーム及びステップ１０３のラスタされた一次ビームの組み合わせが、一次ビームに応答してステップ１０３において発せられるＶＣ信号内のコントラストを高めることが、本発明者らにより見出されている。そのため、荷電粒子ビームを、第１のネットに共通に結びつけられた選択された接触ＴＳＶに固定することが、第１のネット内の接触ＴＳＶのこのグループ上の正味の電荷をつくり、これは、荷電粒子一次ビームをラスタすることによってのみチャージされているラスタされるエリア内の残りのＴＳＶ上に累積される電荷よりずっと高い。この手法は、チャージ及びＶＣ信号放射両方を提供する単一のラスタするビームを用いる従来のＶＣ方法と対比され得る。ラスタされた一次ビームと結合されたプリチャージに対して開示されるリファレンスビームを用いることは、従来のＶＣ方法に比べて顕著に改善された信号対雑音比及び一層高いコントラストを生成する。
【００２３】
ステップ１０４が、ＲＯＩから発せられるＶＣ信号を検出することを含む。不良ＭＬパッケージ基板ＴＳＶティップ接合は、ＭＬ基板上のパッドへの「良好な」（即ち、低抵抗）接続を有するリファレンスビームによりプリチャージされたネット内の残りのＴＳＶとは測定可能な程に異なるコントラストレベルを有するＶＣ信号を提供し得る。
【００２４】
ステップ１０５が、接触ＴＳＶのＭＬパッケージ基板へのＴＳＶ接合完全性を判定することを含む。１つの判定方法が、差を探すため検出されたＶＣ信号を近隣のダイからのＶＣ信号と比較することを含む。代替の方法が、既知の良好ダイ（ＫＧＤ）からの画像データをストアし、どのＴＳＶが明るく、どのＴＳＶが暗いと考えられるかを分類し、画像化されたアレイ内の各ＴＳＶに明るい又は暗いを割り当てる画像プロセッサを有し、保存されたＫＧＤリファレンスと比較する。
【００２５】
それぞれのネットの各々内のＴＳＶは、概してＴＳＶダイ上の大きなＴＳＶアレイ内の種々の場所に位置する。従って、第１のネット内のＴＳＶにわたってのみラスタするラスタパターンをつくることが実用的でない可能性がある。ラスタすることは典型的に、何らかの定義されたＲＯＩを囲む大きな矩形のゾーンにわたって実行される。
【００２６】
概して、ＴＳＶのＭＬパッケージ基板への接合完全性全体の判定を可能にするためには、ＴＳＶダイ上のネットの一つの中の接触ＴＳＶをサンプリングすることで充分である。このようなサンプリングプランは、サンプリングプランに発展する大抵の歩留り向上（ＹＥ）検査に類似する。しかし、ＴＳＶダイ上の全てのネットに対してＴＳＶ接合完全性を特徴づけることが望ましい場合、ステップ１０２〜１０４は、別のネット（例えば、第２のネット）内の選択されたＴＳＶにリファレンスビームを向けること、第２のネット内のＴＳＶを含むＲＯＩにわたってラスタすること、及び第２のネット内のＴＳＶからのＶＣ信号を検出すること、などにより反復されてもよい。
【００２７】
上述のように、一実施例においてリファレンスビーム（ステップ１０２）の印加と一次ビーム（ステップ１０３）との間に時間重なりがない。開示される手法は全て電気的に浮遊であるＴＳＶに適用されるため、この実施例において、選択されたネット内のＴＳＶは、リファレンスビームによりプリチャージされ得る。また、ネットから電荷の放出速度が遅ければ、上述の浮遊状態がチャージを保持することができるため、一次ラスタビームが印加される時間の少なくとも一部の間リファレンスビームが印加されて達成されるのと同様の効果を得るために、ラスタすることがプリチャージすることに続くことができる。このため、この代替の実施例では、任意の所定の時間に１つの荷電粒子ビームのみが用いられ、そのため、ＶＣシステムは、単一の荷電粒子ビーム源しか必要としない。
【００２８】
図２は、開示される一実施例に従った、ＴＳＶ連続性及びＴＳＶダイのＭＬパッケージ基板への接合完全性を検出するために開示されるＶＣ実施例が実施され得る部分的電子的アッセンブリ２５０の断面図であり、誘電体基板キャリア２２５に取り付けられるＭＬパッケージ基板２２０に取り付けられる、薄化されたＴＳＶダイ２１５’（例えば、２５〜１００μｍ）を含む。部分的電子的アッセンブリ２５０は、能動回路要素を有する表部側（ＦＳ）２１２を含むシンギュレーションされたＴＳＶダイの、ＴＳＶダイ２１５’の表部側２１２への電気的アクセスをブロックする基板キャリア２２５上に配置されるＭＬパッケージ基板２２０へのフリップチップダイ取り付けの後に続く、ＴＳＶティップを露出させて図２に示す突出するＴＳＶティップ２２９を形成する又はより全般的に接触可能なＴＳＶティップを形成するためのバックグラインド又は他の除去処理の結果の構造である。別の実施例において、ＴＳＶティップは、ＴＳＶダイシンギュレーションの時点で既に露出されている。
【００２９】
ティップ露出処理は、典型的にＴＳＶダイシンギュレーション前に成される、バックグラインド、化学機械研磨（ＣＭＰ）、及び／又は化学的エッチングを含み得る。ＴＳＶダイ２１５’の厚みは、概してＴＳＶ露出後＜２００μｍであり、概して２５〜１００μｍ厚みである。突出するＴＳＶティップ２２９は、薄化されたＴＳＶダイ２１５’の底部側から３〜１５μｍの距離典型的に突出し、それぞれの部分的電子的アッセンブリ２５０の頂部上に少なくとも１つのダイ（例えば、メモリダイ）をボンディングするための構造を提供する。図示していないが、露出されたＴＳＶティップ２２９は同一平面（突出していない）又は窪み（即ち、ほぼ同一平面）であってもよく、ＴＳＶティップの上にある接触パッド又は横方向に配されるパッドにより（例えばＲＤＬにより）結合される。
【００３０】
ＴＳＶ２１６の表部側２１２は、ＢＥＯＬ金属層２１８を介してピラーパッド２１７及びピラー２１７’（例えば、銅ピラー）に結合されて示されており、ピラー２１７’が、ＭＬパッケージ基板２２０の上部側基板パッド２２１に結合される。ピラー２１７’は、スタッド（例えば、金スタッド）又はバンプで置き換えられてもよい。
【００３１】
ＭＬパッケージ基板２２０は、ＢＧＡ基板パッド２２２、及び埋め込み上部側基板パッド２２１をＢＧＡ基板パッド２２２に結合する垂直経路２２３を更に含む。ＭＬパッケージ基板２２０を介する直接的な垂直経路２２３として示しているが、スルー経路は、結合が上部側基板パッド２２１とＢＧＡ基板パッド２２２との間に提供されるならば、間接的経路であってもよい。
【００３２】
図示する薄化されたＴＳＶダイ２１５’の各々に対するそれぞれのＴＳＶ２１６は、ＭＬパッケージ基板２２０のそれぞれの埋め込み金属レベルＬ１及びＬ２内で、それぞれ、第２のネット２７５及び第１のネット２６５に共通に結びつけられる。有機アンダーフィルなどのアンダーフィル２１９が、ＭＬパッケージ基板２２０へのピラー接合間のＴＳＶダイ２１５’とＭＬパッケージ基板２２０との間の体積を充填するためピラー２１７’の横にある。剛性を付加するため任意選択のモールド化合物２３０がＴＳＶダイ２１５’間に示されている。
【００３３】
開示される実施例は、概して、垂直スタック内の上部側デバイスとしてＴＳＶダイを組み込む任意の配置に適用され得る。その例には、ＰｏＰ、ＰｏＰ前駆体だけでなく、例えば、底部のＭＬパッケージ基板、それにボンディングされるＴＳＶを備えたロジックダイ、及びロジックダイにボンディングされるメモリスタックを含む、非ＰｏＰパッケージが含まれる。
【００３４】
ウエハ半導体基板上に形成される能動回路要素は、一般的に、トランジスタ、ダイオード、コンデンサ、及びレジスタだけでなく、信号ライン及びこれらの種々の回路要素を相互接続する他の電気的導体を含む回路要素を含む。開示される実施例は、種々のデバイス及び関連する製品を形成するための種々のプロセス・フローに統合することができる。半導体基板は、その中の種々の要素及び／又はその上の層を含み得る。これらは、障壁層、他の誘電体層、デバイス構造、或いは、ソース領域、ドレイン領域、ビットライン、ベース、エミッタ、コレクタ、導電性ライン、導電性ビアなどを含む能動要素及び受動要素を含み得る。また、バイポーラ、ＣＭＯＳ、ＢｉＣＭＯＳ及びＭＥＭＳを含む種々のプロセスにおいて開示される実施例を用いることができる。
【００３５】
本発明に関連する技術に習熟した者であれば、説明した例示の実施例に変形が成され得ること、及び本発明の特許請求の範囲内で他の実施例を実装し得ることが分かるであろう。
【図１】
0005843871.tif 000002
【図２】
0005843871.tif 000003