(57)【特許請求の範囲】
【請求項１】
二次元マトリクス状に配置され、外部から光を受光し、受光量に応じた撮像信号を生成して出力する複数の画素と、
前記複数の画素の各々から出力される前記撮像信号を転送する転送部と、
前記転送部から転送された前記撮像信号を保持して出力するサンプルホールド部と、
基準電圧を生成して出力する基準電圧生成部と、
前記サンプルホールド部および前記基準電圧生成部にそれぞれ接続され、前記基準電圧を基準として前記サンプルホールド部から入力される信号を増幅して出力する増幅部と、
前記撮像信号の水平ブランキング期間および映像信号期間の少なくともどちらか一方の期間に、前記増幅部に入力される前記基準電圧の電圧を制御する制御部と、
を備えたことを特徴とする撮像素子。
【請求項２】
前記増幅部と前記基準電圧生成部との間に一端側が接続され、他端側がグランドに接続され、前記基準電圧生成部が出力する前記基準電圧を一定にする電圧安定化部をさらに備え、
前記制御部は、
前記撮像信号の映像信号期間において、前記電圧安定化部を駆動することによって、前記増幅部に入力される前記基準電圧の電圧を制御することを特徴とする請求項１に記載の撮像素子。
【請求項３】
前記増幅部と前記基準電圧生成部との間に一端側が接続され、他端側が電源電圧に接続され、前記基準電圧生成部が出力する前記基準電圧を一定にする電圧安定化部をさらに備え、
前記制御部は、
前記撮像信号の水平ブランキング期間において、前記電圧安定化部を駆動することによって、前記増幅部に入力される前記基準電圧の電圧を制御することを特徴とする請求項１に記載の撮像素子。
【請求項４】
前記転送部に接続され、前記基準電圧と異なる電圧を生成して出力する電圧安定化部をさらに備え、
前記制御部は、
前記撮像信号の水平ブランキング期間において、前記電圧安定化部を駆動することによって、前記異なる電圧を前記サンプルホールド部に入力させることによって、前記増幅部に入力される前記基準電圧の電圧を制御することを特徴とする請求項１に記載の撮像素子。
【請求項５】
前記サンプルホールド部は、
前記基準電圧生成部に接続され、前記基準電圧生成部が生成した前記基準電圧をさらに保持可能であり、
前記制御部は、
前記撮像信号の水平ブランキング期間に、前記サンプルホールド部が保持した前記基準電圧を前記増幅部に出力させることによって、前記増幅部に入力される前記基準電圧の電圧を制御することを特徴とする請求項１に記載の撮像素子。
【請求項６】
請求項１に記載の撮像素子を備えたことを特徴とする撮像装置。
【請求項７】
請求項６に記載の撮像装置を、挿入部の先端側に備えることを特徴とする内視鏡。
【請求項８】
請求項７に記載の内視鏡と、
前記撮像信号を画像信号に変換する処理装置と、
を備えたことを特徴とする内視鏡システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、被写体を撮像して該被写体の画像データを生成する撮像素子、撮像装置、内視鏡および内視鏡システムに関する。
【背景技術】
【０００２】
従来、ＣＭＯＳ(Complementary  Metal-Oxide  Semiconductor)イメージセンサ等の撮像素子は、行単位で転送した撮像信号をサンプルホールド回路で保持し、列読み出し回路により１画素毎に水平出力信号線へ順次出力し撮像信号の読み出しを行い、出力増幅回路から信号を出力する。また、従来、光電変換装置において大光量入射時の応答特性の劣化を防止するために、電流源、複数の抵抗、複数のトランジスタを用いたオペアンプによって基準電圧回路を構成し、基準電圧回路の出力電圧で増幅回路のクリップ電圧を設定する技術が知られている（例えば、特許文献１参照）。一般的に撮像素子では出力増幅回路の基準電圧として、特許文献１のような基準電圧回路を用いることによって、高精度に映像信号を出力している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−２７７９１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、内視鏡用途の撮像素子においては、チップサイズの小型化と消費電力の低減化とを行うため、簡易な構成の回路が求められている。しかしながら、上述した特許文献１では、複数の素子が必要になるため、回路構成が複雑になり、チップサイズが大型化するうえ、消費電力が大きくなるという問題点があった。【０００５】
本発明は、上記に鑑みてなされたものであって、チップサイズの小型化および消費電力の低減化を行うことができる撮像素子、撮像装置、内視鏡および内視鏡システムを提供することを目的とする。
【課題を解決するための手段】
【０００６】
上述した課題を解決し、目的を達成するために、本発明に係る撮像素子は、二次元マトリクス状に配置され、外部から光を受光し、受光量に応じた撮像信号を生成して出力する複数の画素と、前記複数の画素の各々から出力される前記撮像信号を転送する転送部と、前記転送部から転送された前記撮像信号を保持して出力するサンプルホールド部と、基準電圧を生成して出力する基準電圧生成部と、前記サンプルホールド部および前記基準電圧生成部にそれぞれ接続され、前記基準電圧を基準として前記サンプルホールド部から入力される信号を増幅して出力する増幅部と、前記撮像信号の水平ブランキング期間および映像信号期間の少なくともどちらか一方の期間に、前記増幅部に入力される前記基準電圧の電圧を制御する制御部と、を備えたことを特徴とする。【０００７】
また、本発明に係る撮像素子は、上記発明において、前記増幅部と前記基準電圧生成部との間に一端側が接続され、他端側がグランドに接続され、前記基準電圧生成部が出力する前記基準電圧を一定にする電圧安定化部をさらに備え、前記制御部は、前記撮像信号の映像信号期間において、前記電圧安定化部を駆動することによって、前記増幅部に入力される前記基準電圧の電圧を制御することを特徴とする。【０００８】
また、本発明に係る撮像素子は、上記発明において、前記増幅部と前記基準電圧生成部との間に一端側が接続され、他端側が電源電圧に接続され、前記基準電圧生成部が出力する前記基準電圧を一定にする電圧安定化部をさらに備え、前記制御部は、前記撮像信号の水平ブランキング期間において、前記電圧安定化部を駆動することによって、前記増幅部に入力される前記基準電圧の電圧を制御することを特徴とする。【０００９】
また、本発明に係る撮像素子は、上記発明において、前記転送部に接続され、前記基準電圧と異なる電圧を生成して出力する電圧安定化部をさらに備え、前記制御部は、前記撮像信号の水平ブランキング期間において、前記電圧安定化部を駆動することによって、前記異なる電圧を前記サンプルホールド部に入力させることによって、前記増幅部に入力される前記基準電圧の電圧を制御することを特徴とする。【００１０】
また、本発明に係る撮像素子は、上記発明において、前記サンプルホールド部は、前記基準電圧生成部に接続され、前記基準電圧生成部が生成した前記基準電圧をさらに保持可能であり、前記制御部は、前記撮像信号の水平ブランキング期間に、前記サンプルホールド部が保持した前記基準電圧を前記増幅部に出力させることによって、前記増幅部に入力される前記基準電圧の電圧を制御することを特徴とする。【００１１】
また、本発明に係る撮像装置は、上記の撮像素子を備えたことを特徴とする。【００１２】
また、本発明に係る内視鏡は、上記の撮像装置を、挿入部の先端側に備えたことを特徴とする。【００１３】
また、本発明に係る内視鏡システムは、上記の内視鏡と、前記撮像信号を画像信号に変換する処理装置と、を備えたことを特徴とする。
【発明の効果】
【００１４】
本発明によれば、チップサイズの小型化および消費電力の低減化を行うことができるという効果を奏する。
【図面の簡単な説明】
【００１５】
【図１】図１は、本発明の実施の形態１に係る内視鏡システムの全体構成を模式的に示す図である。
【図２】図２は、本発明の実施の形態１に係る内視鏡システムの要部の機能を示すブロック図である。
【図３】図３は、図２に示す第１チップの詳細な構成を示すブロック図である。
【図４】図４は、本発明の実施の形態１に係る第１チップの詳細な構成を示す回路図である。
【図５】図５は、本発明の実施の形態１に係る第１チップの駆動タイミングを表すタイミングチャートである。
【図６】図６は、本発明の実施の形態２に係る第１チップの構成を示す回路図である。
【図７】図７は、本発明の実施の形態２に係る第１チップの駆動タイミングを表すタイミングチャートである。
【図８】図８は、本発明の実施の形態３に係る第１チップの構成を示す回路図である。
【図９】図９は、本発明の実施の形態３に係る第１チップの駆動タイミングを表すタイミングチャートである。
【図１０】図１０は、本発明の実施の形態４に係る第１チップの構成を示す回路図である。
【図１１】図１１は、本発明の実施の形態４に係る第１チップの駆動タイミングを表すタイミングチャートである。
【発明を実施するための形態】
【００１６】
以下、本発明を実施するための形態（以下、「実施の形態」という）として、撮像装置を備えた内視鏡システムについて説明する。また、この実施の形態により、本発明が限定されるものではない。さらに、図面の記載において、同一の部分には同一の符号を付して説明する。さらにまた、図面は、模式的なものであり、各部材の厚みと幅との関係、各部材の比率等は、現実と異なることに留意する必要がある。また、図面の相互間においても、互いの寸法や比率が異なる部分が含まれている。
【００１７】
（実施の形態１）
〔内視鏡システムの構成〕
図１は、本発明の実施の形態１に係る内視鏡システムの全体構成を模式的に示す図である。図１に示す内視鏡システム１は、内視鏡２と、伝送ケーブル３と、コネクタ部５と、プロセッサ６（処理装置）と、表示装置７と、光源装置８と、を備える。
【００１８】
内視鏡２は、伝送ケーブル３の一部である挿入部１００を被検体の体腔内に挿入することによって被検体の体内画像を撮像して撮像信号（画像データ）をプロセッサ６へ出力する。また、内視鏡２は、伝送ケーブル３の一端側であり、被検体の体腔内に挿入される挿入部１００の先端１０１側に、体内画像の撮像を行う撮像部２０（撮像装置）が設けられ、挿入部１００の基端１０２側に、内視鏡２に対する各種操作を受け付ける操作部４が接続される。撮像部２０は、伝送ケーブル３により、操作部４を介してコネクタ部５に接続される。撮像部２０が撮像した画像の撮像信号は、例えば、数ｍの長さを有する伝送ケーブル３を通り、コネクタ部５に出力される。
【００１９】
コネクタ部５は、内視鏡２、プロセッサ６および光源装置８に接続され、接続された内視鏡２が出力する撮像信号に所定の信号処理を施すとともに、撮像信号をアナログ信号からデジタル信号に変換（Ａ／Ｄ変換）して画像信号としてプロセッサ６へ出力する。
【００２０】
プロセッサ６は、コネクタ部５から出力される画像信号に所定の画像処理を施すとともに、内視鏡システム１全体を統括的に制御する。なお、本実施の形態１では、プロセッサ６が処理装置として機能する。
【００２１】
表示装置７は、プロセッサ６が画像処理を施した画像信号に対応する画像を表示する。また、表示装置７は、内視鏡システム１に関する各種情報を表示する。
【００２２】
光源装置８は、例えばハロゲンランプや白色ＬＥＤ（Light  Emitting  Diode）等を用いて構成され、コネクタ部５、伝送ケーブル３を経由して内視鏡２の挿入部１００の先端側から被写体へ向けて照明光を照射する。
【００２３】
図２は、内視鏡システム１の要部の機能を示すブロック図である。図２を参照して、内視鏡システム１の各部構成の詳細および内視鏡システム１内の電気信号の経路を説明する。
【００２４】
図２に示すように、撮像部２０は、第１チップ２１（撮像素子）と、第２チップ２２と、を備える。
【００２５】
第１チップ２１は、複数の単位画素が行列方向に２次元マトリクス状に配置される受光部２３と、受光部２３で光電変換された撮像信号を読み出す読み出し部２４と、コネクタ部５から入力された基準クロック信号および同期信号に基づきタイミング信号を生成して読み出し部２４に出力するタイミング生成部２５と、読み出し部２４が受光部２３から読み出した撮像信号および基準信号を一時的に保持して交互に出力するマルチプレクサ２６と、を有する。なお、第１チップ２１のより詳細な構成については、図３を参照して後述する。
【００２６】
第２チップ２２は、伝送ケーブル３およびコネクタ部５を介して、第１チップ２１から出力される撮像信号をプロセッサ６へ送信する送信部として機能するバッファ２７を有する。なお、第１チップ２１と第２チップ２２に搭載される回路の組み合わせは設定の都合に合わせて適宜変更可能である。
【００２７】
また、撮像部２０は、伝送ケーブル３を介してプロセッサ６内の電源部６１で生成された電源電圧ＶＤＤをグランドＧＮＤとともに受け取る。撮像部２０に供給される電源電圧ＶＤＤとグランドＧＮＤとの間には、電源安定用のコンデンサＣ１が設けられている。
【００２８】
コネクタ部５は、アナログ・フロント・エンド部５１（以下、「ＡＦＥ部５１」という）と、撮像信号処理部５２と、を有する。コネクタ部５は、内視鏡２（撮像部２０）とプロセッサ６とを電気的に接続し、電気信号を中継する中継処理部として機能する。コネクタ部５と撮像部２０とは、伝送ケーブル３で接続され、コネクタ部５とプロセッサ６とは、例えば、コイルケーブルにより接続される。また、コネクタ部５は、光源装置８にも接続されている。
【００２９】
ＡＦＥ部５１は、撮像部２０から伝送される撮像信号を受信し、抵抗などの受動素子でインピーダンスマッチングを行った後、コンデンサで交流成分を取り出し、分圧抵抗で動作点を決定する。その後、ＡＦＥ部５１は、アナログ撮像信号を、アナログデジタル（Ａ／Ｄ）変換して、デジタル撮像信号として、撮像信号処理部５２に送出する。
【００３０】
撮像信号処理部５２は、例えば、ＦＰＧＡ（Field  Programmable  Gate  Array）により構成され、内視鏡２の各構成部の動作の基準となる基準クロック信号（例えば、２７ＭＨｚのクロック）および各フレームのスタート位置を表す同期信号を生成して、タイミング生成部２５に供給するとともに、ＡＦＥ部５１から入力されるデジタル撮像信号に対してノイズ除去等の所定の信号処理を行う。
【００３１】
プロセッサ６は、内視鏡システム１の全体を統括的に制御する制御装置である。プロセッサ６は、電源部６１と、画像信号処理部６２と、を備える。
【００３２】
電源部６１は、電源電圧ＶＤＤを生成し、この生成した電源電圧ＶＤＤをグランドＧＮＤとともに、コネクタ部５および伝送ケーブル３を介して、撮像部２０に供給する。
【００３３】
画像信号処理部６２は、撮像信号処理部５２で信号処理が施されたデジタルの撮像信号に対して、同時化処理、ホワイトバランス（ＷＢ）調整処理、ゲイン調整処理、ガンマ補正処理、デジタルアナログ（Ｄ／Ａ）変換処理、フォーマット変換処理等の画像処理を行って画像信号に変換し、この画像信号を表示装置７へ出力する。
【００３４】
表示装置７は、画像信号処理部６２から入力される画像信号に基づいて、撮像部２０が撮像した画像を表示する。表示装置７は、液晶や有機ＥＬ（Electro  Luminescence）等の表示パネル等を用いて構成される。
【００３５】
〔第１チップの構成〕
次に、上述した第１チップ２１の詳細な構成について説明する。
図３は、図２に示す第１チップ２１の詳細な構成を示すブロック図である。図４は、第１チップ２１の構成を示す回路図である。
【００３６】
図３および図４に示すように、第１チップ２１は、受光部２３と、読み出し部２４（駆動部）と、タイミング生成部２５と、マルチプレクサ２６と、ヒステリシス部２８と、出力部３１（アンプ）と、を有する。
【００３７】
ヒステリシス部２８は、伝送ケーブル３を介して入力された基準クロック信号および同期信号の波形整形を行い、この波形整形を行った基準クロック信号および同期信号をタイミング生成部２５へ出力する。
【００３８】
タイミング生成部２５は、ヒステリシス部２８から入力された基準クロック信号および同期信号に基づいて、各種の駆動信号（φＴａ、φＴｂ、φＲ、φＸ、φＶＣＬ、φＨＣＬＲ、φＨＣＬＫ、φＭＵＸＳＥＬ、φＨＳＨ、φＣＳＳＷ）を生成し、後述する読み出し部２４の垂直走査部２４１（行選択回路）、ノイズ除去部２４３、水平走査部２４５、水平リセットトランジスタ２５６、サンプルホールド部２６２、電圧安定化部２４７（電流源）およびマルチプレクサ２６へそれぞれ出力する。なお、本実施の形態１では、タイミング生成部２５が撮像信号の水平ブランキング期間および前記映像信号期間の少なくともどちらか一方の期間に、増幅部２６３に入力される基準電圧Ｖｒｅｆの電圧を制御する制御部として機能する。
【００３９】
読み出し部２４は、後述する受光部２３の複数の画素の各々から出力される撮像信号および基準電圧生成部２４６から出力される基準信号それぞれをマルチプレクサ２６に転送する。
【００４０】
ここで、読み出し部２４の詳細な構成について説明する。読み出し部２４は、垂直走査部２４１（行選択回路）と、定電流源２４２と、ノイズ除去部２４３（ノイズ除去回路）と、列ソースフォロアトランジスタ２４４と、水平走査部２４５と、基準電圧生成部２４６と、電圧安定化部２４７と、を含む。
【００４１】
垂直走査部２４１は、タイミング生成部２５から入力される駆動信号（φＴ，φＲ等）に基づいて、受光部２３の選択された行＜Ｍ＞（Ｍ＝０，１，２…，ｍ−１，ｍ）に行選択パルスφＴ＜Ｍ＞およびφＲ＜Ｍ＞を印可して、受光部２３の各単位画素２３０を定電流源２４２で駆動することによって、撮像信号および画素リセット時のノイズ信号を垂直転送線２３９（第１の転送線）に転送し、ノイズ除去部２４３に出力する。
【００４２】
ノイズ除去部２４３は、各単位画素２３０の出力ばらつきと、画素リセット時のノイズ信号とを除去し、各単位画素２３０で光電変換された撮像信号を出力する。なお、ノイズ除去部２４３の詳細は、後述する。
【００４３】
水平走査部２４５は、タイミング生成部２５から供給される駆動信号（φＨＣＬＫ）に基づいて、受光部２３の選択された列＜Ｎ＞（Ｎ＝０，１，２…，ｎ−１，ｎ）に列選択パルスφＨＣＬＫ＜Ｎ＞を印可し、各単位画素２３０で光電変換された撮像信号を、ノイズ除去部２４３を介して水平転送線２５８（第２の転送線）に転送し、マルチプレクサ２６に出力する。なお、本実施の形態１では、水平転送線２５８が各単位画素２３０から出力される撮像信号を転送する転送部として機能する。
【００４４】
第１チップ２１の受光部２３には、多数の単位画素２３０が二次元マトリクス状に配列される。各単位画素２３０は、光電変換素子２３１（フォトダイオード）および光電変換素子２３２と、電荷変換部２３３と、転送トランジスタ２３４（第１の転送部）および転送トランジスタ２３５と、電荷変換部リセット部２３６（トランジスタ）と、画素ソースフォロアトランジスタ２３７と、画素出力スイッチ２３８（信号出力部）と、を含む。なお、本明細書では、１または複数の光電変換素子と、それぞれの光電変換素子から信号電荷を電荷変換部２３３に転送するための転送トランジスタとを単位セルと呼ぶ。すなわち、単位セルには１または複数の光電変換素子と転送トランジスタの組が含まれ、各単位画素２３０には、１つの単位セルが含まれる。
【００４５】
光電変換素子２３１および光電変換素子２３２は、入射光をその光量に応じた信号電荷量に光電変換して蓄積する。光電変換素子２３１および光電変換素子２３２は、カソード側がそれぞれ転送トランジスタ２３４および転送トランジスタ２３５の一端側に接続され、アノード側がグランドＧＮＤに接続される。電荷変換部２３３は、浮遊拡散容量（ＦＤ）からなり、光電変換素子２３１および光電変換素子２３２で蓄積された電荷を電圧に変換する。
【００４６】
転送トランジスタ２３４および転送トランジスタ２３５は、それぞれ光電変換素子２３１および光電変換素子２３２から電荷変換部２３３に電荷を転送する。転送トランジスタ２３４および転送トランジスタ２３５のそれぞれのゲートには、駆動パルス（行選択パルス）φＴａおよびφＴｂが供給される信号線が接続され、他端側には、電荷変換部２３３に接続される。転送トランジスタ２３４および転送トランジスタ２３５は、垂直走査部２４１から信号線を介して駆動パルスφＴａおよびφＴｂが供給されると、オン状態となり、光電変換素子２３１および光電変換素子２３２から電荷変換部２３３に信号電荷を転送する。
【００４７】
電荷変換部リセット部２３６は、電荷変換部２３３を所定電位にリセットする。電荷変換部リセット部２３６は、一端側が電源電圧ＶＤＤに接続され、他端側が電荷変換部２３３に接続され、ゲートには駆動パルスφＲが供給される信号線が接続される。電荷変換部リセット部２３６は、垂直走査部２４１から信号線を介して駆動パルスφＲが供給されると、オン状態となり、電荷変換部２３３に蓄積された信号電荷を放出させ、電荷変換部２３３が所定電位にリセットする。
【００４８】
画素ソースフォロアトランジスタ２３７は、一端側が電源電圧ＶＤＤに接続され、他端側が画素出力スイッチ２３８の一端側に接続され、ゲートには電荷変換部２３３で電圧変換された信号（撮像信号またはリセット時の信号）が入力される。
【００４９】
画素出力スイッチ２３８は、電荷変換部２３３で電圧変換された信号を垂直転送線２３９に出力する。画素出力スイッチ２３８は、他端側が垂直転送線２３９に接続され、ゲートには、駆動パルスφＸが供給される信号線が接続される。画素出力スイッチ２３８は、画素出力スイッチ２３８のゲートに垂直走査部２４１から信号線を介して駆動パルスφＸが供給されると、オン状態となり、撮像信号またはリセット時の信号を垂直転送線２３９に転送する。
【００５０】
定電流源２４２は、一端側が垂直転送線２３９に接続され、他端側がグランドＧＮＤに接続され、ゲートにはバイアス電圧Ｖｂｉａｓ１が印加される。定電流源２４２は、単位画素２３０を定電流源２４２で駆動し、単位画素２３０の出力を垂直転送線２３９へ読み出す。垂直転送線２３９へ読み出された信号は、ノイズ除去部２４３に入力される。
【００５１】
ノイズ除去部２４３は、転送容量２５２（ＡＣ結合コンデンサ）と、クランプスイッチ２５３（トランジスタ）と、を含む。
【００５２】
転送容量２５２は、一端側が垂直転送線２３９に接続され、他端側が列ソースフォロアトランジスタ２４４に接続される。
【００５３】
クランプスイッチ２５３は、一端側が基準電圧生成部２４６からクランプ電圧Ｖｃｌｐが供給される信号線に接続される。クランプスイッチ２５３の他端側は、転送容量２５２と列ソースフォロアトランジスタ２４４間に接続され、ゲートには、タイミング生成部２５から駆動信号φＶＣＬが入力される。ノイズ除去部２４３に入力される撮像信号はノイズ成分を含んだ光ノイズ和信号である。
【００５４】
転送容量２５２は、タイミング生成部２５から、駆動信号φＶＣＬがクランプスイッチ２５３のゲートに入力されると、クランプスイッチ２５３がオン状態となり、基準電圧生成部２４６から供給されるクランプ電圧Ｖｃｌｐによりリセットされる。ノイズ除去部２４３でノイズ除去された撮像信号は、列ソースフォロアトランジスタ２４４のゲートに入力される。
【００５５】
ノイズ除去部２４３は、サンプリング用のコンデンサ（サンプリング容量）を必要としないため、転送容量２５２（ＡＣ結合コンデンサ）の容量は、列ソースフォロアトランジスタ２４４の入力容量に対する十分な容量であればよい。加えて、ノイズ除去部２４３は、サンプリング容量の無い分、第１チップ２１における占有面積を小さくすることができる。
【００５６】
列ソースフォロアトランジスタ２４４は、一端側が電源電圧ＶＤＤに接続され、他端側が列選択スイッチ２５４（第２の転送部）の一端側に接続され、ゲートにはノイズ除去部２４３でノイズ除去された撮像信号が入力される。
【００５７】
列選択スイッチ２５４は、一端側が列ソースフォロアトランジスタ２４４の他端側に接続され、他端側が水平転送線２５８（第２の転送線）に接続され、ゲートには水平走査部２４５から駆動信号φＨＣＬＫ＜Ｍ＞を供給するための信号線が接続される。列選択スイッチ２５４は、列＜Ｍ＞の列選択スイッチ２５４のゲートに水平走査部２４５から駆動信号φＨＣＬＫ＜Ｍ＞が供給されると、オン状態となり、列＜Ｍ＞の垂直転送線２３９の信号（ノイズ除去部２４３でノイズ除去された撮像信号）を水平転送線２５８に転送する。
【００５８】
水平リセットトランジスタ２５６は、一端側がグランドＧＮＤに接続され、他端側が水平転送線２５８に接続され、ゲートにはタイミング生成部２５から駆動信号φＨＣＬＲが入力される。水平リセットトランジスタ２５６は、タイミング生成部２５から駆動信号φＨＣＬＲが水平リセットトランジスタ２５６のゲートに入力されると、オン状態となり、水平転送線２５８をリセットする。
【００５９】
定電流源２５７は、一端側が水平転送線２５８に接続され、他端側がグランドＧＮＤに接続され、ゲートにはバイアス電圧Ｖｂｉａｓ２が印加される。定電流源２５７は、撮像信号を垂直転送線２３９から水平転送線２５８へ読み出す。水平転送線２５８へ読み出された信号は、サンプルホールド部２６２に入力される。
【００６０】
サンプルホールド部２６２は、水平転送線２５８から転送された撮像信号を保持して出力する。サンプルホールド部２６２は、サンプルホールドスイッチ２７１（トランジスタ）と、サンプル容量２７２（コンデンサ）と、を有する。
【００６１】
サンプルホールドスイッチ２７１は、一端側が水平転送線２５８に接続され、他端側が後述する増幅部２６３のオペアンプ２７３の入力に接続され、ゲートには駆動信号φＨＳＨを供給するための信号線が接続される。
【００６２】
サンプル容量２７２は、サンプルホールドスイッチ２７１と増幅部２６３との間に設けられ、一端側がサンプルホールドスイッチ２７１の他端側と増幅部２６３のオペアンプ２７３の入力に接続され、他端側がグランドＧＮＤに接続される。
【００６３】
このように構成されたサンプルホールド部２６２は、タイミング生成部２５から駆動信号φＨＳＨがサンプルホールドスイッチ２７１のゲートに入力されると、オン状態となり、サンプル容量２７２に水平転送線２５８を介して入力されるオフ状態になる直前の電圧を保持させる。また、サンプルホールド部２６２は、タイミング生成部２５からサンプルホールドスイッチ２７１のゲートに入力される駆動信号φＨＳＨが停止すると、オフ状態となり、サンプル容量２７２に保持した電圧（信号）を後述する増幅部２６３のオペアンプ２７３に出力する。
【００６４】
増幅部２６３は、後述する基準電圧生成部２４６から入力される基準電圧Ｖｒｅｆを基準として、サンプルホールド部２６２から入力される信号を増幅してマルチプレクサ２６に出力する。増幅部２６３は、オペアンプ２７３と、第１抵抗２７４と、第２抵抗２７５と、を有する。オペアンプ２７３は、入力側（＋側端子）がサンプルホールドスイッチ２７１の他端側に接続され、出力側がマルチプレクサ２６に接続される。また、オペアンプ２７３の出力は、第１抵抗２７４を介してオペアンプ２７３の反転入力端子（−側端子）に入力される。さらに、オペアンプ２７３の反転入力端子（−側端子）には、第２抵抗２７５および電圧安定化部２４７を介して基準電圧生成部２４６から基準電圧Ｖｒｅｆが入力される。
【００６５】
本実施の形態１では、垂直転送線２３９からのノイズ除去後の撮像信号の読み出しと、水平リセットトランジスタ２５６による水平転送線２５８のリセットとを交互に行うことにより、列方向の撮像信号のクロストークを抑制することが可能となる。また、サンプルホールド部２６２のサンプルホールドスイッチ２７１を、ノイズ除去後の撮像信号の転送時にオン状態とし、リセット時にオフ状態とすることにより、ノイズ除去後の撮像信号のみを増幅部２６３に出力することが可能となる。第１チップ２１がサンプルホールド部２６２を備えることにより、後段の増幅回路の帯域を半分にするとともに、レンジを抑制することができる。
【００６６】
基準電圧生成部２４６は、基準電圧Ｖｒｅｆを生成して出力する。基準電圧生成部２４６は、ソースフォロアトランジスタ２８１を有する。ソースフォロアトランジスタ２８１は、一端側が電源電圧ＶＤＤに接続され、他端側が定電流源２８３の一端側に接続され、ゲートにはバイアス電圧Ｖｂｉａｓ３が供給される信号線が接続される。基準電圧生成部２４６は、基準電圧Ｖｒｅｆを電圧安定化部２４７に出力する。
【００６７】
ここで、基準電圧生成部２４６が出力する基準電圧Ｖｒｅｆ（出力電圧）について説明する。実施の形態１では、以下の式（１）および式（２）によって、基準電圧Ｖｒｅｆが求まる。
【数１】
0005974202.tif 000002
ここで、ＶＴはソースフォロアトランジスタ２８１の閾値電圧、μはソースフォロアトランジスタ２８１の移動度、Ｃｏｘはソースフォロアトランジスタ２８１の単位面積当たりのゲート容量、Ｗはソースフォロアトランジスタ２８１のゲート幅、Ｌはソースフォロアトランジスタ２８１のゲート長である。
【００６８】
電圧安定化部２４７は、基準電圧生成部２４６と増幅部２６３との間に設けられ、基準電圧生成部２４６が生成した基準電圧Ｖｒｅｆを一定にする（安定化）。電圧安定化部２４７は、スイッチ２８２（トランジスタ）を有する。スイッチ２８２は、一端側が基準電圧生成部２４６と増幅部２６３のオペアンプ２７３とを接続する線に接続され、他端側が定電流源２８４の一端側に接続され、ゲートにはタイミング生成部２５から駆動信号φＣＳＳＷが供給される信号線が接続される。電圧安定化部２４７は、撮像信号の水平ブランキング期間に、スイッチ２８２のゲートにタイミング生成部２５から駆動信号φＣＳＳＷが入力されると、オン状態となり、電流Ｉｃｓが流れることによって、水平ブランキング期間および映像信号期間に関わらず、増幅部２６３のオペアンプ２７３に入力される基準電圧Ｖｒｅｆを一定にする。
【００６９】
マルチプレクサ２６は、サンプルホールド部２６２から出力されるノイズ除去された撮像信号と、基準電圧生成部２４６で生成される基準電圧Ｖｒｅｆとを交互に、出力部３１に出力する。
【００７０】
出力部３１は、ノイズ除去された撮像信号と基準電圧Ｖｒｅｆとを必要に応じて信号増幅して、交互に第２チップ２２に出力する。
【００７１】
第２チップ２２では、ノイズ除去された撮像信号と基準電圧Ｖｒｅｆとの交流成分のみを、伝送ケーブル３を介して、コネクタ部５に伝送する。
【００７２】
〔第１チップの動作〕
次に、第１チップ２１の動作について説明する。図５は、第１チップ２１の駆動タイミングを表すタイミングチャートである。図５において、最上段から順に、駆動信号φＭＵＸＳＥＬ、φＨＣＬＲ、φＨＳＨ、φＣＳＳＷ、入力電圧Ｖｉｎ、電圧Ｖｓｈ、電圧Ｖａｍｐ、基準電圧Ｖｒｅｆ、出力電圧Ｖｏｕｔ、電流Ｉａｍｐ、電流Ｉｃｓ、電流Ｉｌｏａｄ、電流ＩＳＦを示す。なお、図５においては、受光部２３から撮像信号が入力電圧Ｖｉｎとして入力されて出力されるまでの駆動タイミングを説明する。
【００７３】
図５に示すように、まず、タイミング生成部２５は、撮像部２０の水平ブランキング期間において、マルチプレクサ２６をオン状態（φＭＵＸＳＥＬ：Ｈｉｇｈ）とし、水平リセットトランジスタ２５６をオン状態（φＨＣＬＲ：Ｈｉｇｈ）とし、サンプルホールド部２６２のサンプルホールドスイッチ２７１をオン状態（φＨＳＨ：Ｈｉｇｈ）とすることにより、撮像信号の水平ブランキング期間において、基準電圧Ｖｒｅｆを出力電圧Ｖｏｕｔ（例えばｃＶ）としてマルチプレクサ２６から出力部３１へ出力させる。
【００７４】
次に、タイミング生成部２５は、サンプルホールド部２６２のサンプルホールドスイッチ２７１をオフ状態（φＨＳＨ：Ｌｏｗ）とすることにより、サンプル容量２７２に保持された電圧を増幅部２６３に出力する。
【００７５】
その後、タイミング生成部２５は、水平リセットトランジスタ２５６をオフ状態（φＨＣＬＲ：Ｌｏｗ）とした後、入力電圧Ｖｉｎ（例えばａＶ）が入力される。
【００７６】
続いて、入力電圧Ｖｉｎを一定（例えばａＶ）にしたままの状態で、水平ブランキング期間から映像信号期間に切り替るタイミングＴ１において、タイミング生成部２５は、サンプルホールド部２６２のサンプルホールドスイッチ２７１をオン状態（φＨＳＨ：Ｈｉｇｈ）とし、電圧安定化部２４７のスイッチ２８２をオン状態（φＣＳＳＷ：Ｈｉｇｈ）とする。この場合、水平ブランキング期間から映像信号期間に切り替わるタイミングＴ１において、基準電圧生成部２４６から流れる電流ＩＶｒｅｆがΔＩａｍｐ減少する。このため、水平ブランキング期間から映像信号期間に切り替わるタイミングＴ１において、タイミング生成部２５は、電圧安定化部２４７のスイッチ２８２をオン状態（φＣＳＳＷ：Ｈｉｇｈ）とすることにより、電流Ｉｃｓを流し、この電流ＩｃｓをΔＩａｍｐと同じ電流値とする。これにより、基準電圧生成部２４６から流れる電流ＩＶｒｅｆは、一定となる（ＩＶｒｅｆ＝Ｉａｍｐ＋Ｉｃｓ）。
【００７７】
この結果、基準電圧生成部２４６のソースフォロアトランジスタ２８１に流れる電流ＩＳＦが一定（ＩＳＦ＝ＩＶｒｅｆ＋Ｉｌｏａｄ）となるので、上述した式（１）から基準電圧生成部２４６が出力する基準電圧Ｖｒｅｆが常に一定電圧となる。これにより、水平ブランキング期間および映像信号期間に関わらず、基準電圧生成部２４６が出力する基準電圧Ｖｒｅｆを一定とすることができるので、水平ブランキング期間の一定電圧に対して映像信号期間の信号出力レベルが大きくなることを確実に防止することができる。
【００７８】
以上説明した本実施の形態１によれば、タイミング生成部２５が増幅部２６３に入力される基準電圧Ｖｒｅｆの電圧を制御するので、チップサイズの小型化と消費電力の低減化を行うことができる。
【００７９】
また、本実施の形態１によれば、増幅部２６３と基準電圧生成部２４６との間に一端側が接続され、他端側がグランドに接続され、基準電圧生成部２４６が出力する基準電圧Ｖｒｅｆを安定化させる電圧安定化部２４７のみを設け、水平ブランキング期間および映像信号期間に関わらず、基準電圧生成部２４６が出力する基準電圧Ｖｒｅｆを一定とすることによって、水平ブランキング期間の一定電圧に対して映像信号期間の信号出力レベルが大きくなることを確実に防止することができるので、チップサイズの小型化と消費電力の低減化を行うことができる。
【００８０】
（実施の形態２）
次に、本発明の実施の形態２について説明する。本実施の形態２に係る内視鏡システムは、上述した実施の形態１と同様の構成を有し、第１チップの回路構成が異なる。具体的には、上述した実施の形態１に係る電圧安定化部２４７は、基準電圧生成部２４６とグランドＧＮＤとの間に設けていたが、本実施の形態２に係る電圧安定化部は、電源電圧ＶＤＤと基準電圧生成部２４６との間に設ける。さらに、本実施の形態２に係る電圧安定化部の駆動タイミングが異なる。このため、以下においては、本実施の形態２に係る第１チップの回路構成を説明後、第１チップの動作について説明する。なお、上述した実施の形態１に係る内視鏡システム１と同様の構成には、同一の符号を付して説明を省略する。
【００８１】
〔第１チップの構成〕
図６は、本実施の形態２に係る第１チップの構成を示す回路図である。図６に示す第１チップ２１ａは、上述した実施の形態１に係る電圧安定化部２４７に換えて、電圧安定化部２４７ａを有する。
【００８２】
電圧安定化部２４７ａは、電源電圧ＶＤＤと基準電圧生成部２４６との間に設けられ、水平ブランキング期間および映像信号期間における基準電圧生成部２４６が生成した基準電圧を一定（安定化）にする。電圧安定化部２４７ａは、スイッチ２８２ａ（トランジスタ）を有する。スイッチ２８２ａは、一端側が定電流源２８４aの一端側に接続され、他端側が基準電圧生成部２４６に接続され、ゲートにはタイミング生成部２５から駆動信号φＣＳＳＷが供給される信号線が接続される。電圧安定化部２４７ａは、撮像部２０の水平ブランキング期間に、タイミング生成部２５からスイッチ２８２ａのゲートに駆動信号φＣＳＳＷが入力されると、オフ状態となり、電流Ｉｃｓが停止することによって、水平ブランキング期間および映像信号期間に関わらず、増幅部２６３のオペアンプ２７３に入力される基準電圧Ｖｒｅｆを一定にする。
【００８３】
〔第１チップの動作〕
次に、第１チップ２１ａの動作について説明する。図７は、第１チップ２１ａの駆動タイミングを表すタイミングチャートである。なお、図７において、最上段から順に、駆動信号φＭＵＸＳＥＬ、φＨＣＬＲ、φＨＳＨ、φＣＳＳＷ、入力電圧Ｖｉｎ、電圧Ｖｓｈ、電圧Ｖａｍｐ、基準電圧Ｖｒｅｆ、出力電圧Ｖｏｕｔ、電流Ｉａｍｐ、電流Ｉｃｓ、電流Ｉｌｏａｄ、電流ＩＳＦを示す。また、図７において、上述した実施の形態１と同様の動作については説明を省略し、第１チップ２１ａの水平ブランキング期間から映像信号期間に切り替わるまでの駆動タイミングのみを説明する。
【００８４】
図７に示すように、水平ブランキング期間において、タイミング生成部２５は、第１チップ２１ａの水平ブラキング期間において、電圧安定化部２４７ａのスイッチ２８２ａをオン状態（φＣＳＳＷ：Ｈｉｇｈ）とする。この場合、増幅部２６３に流れる電流Ｉａｍｐは、基準電圧生成部２４６から出力される電流ＩＶｒｅｆと、電圧安定化部２４７ａから出力される電流Ｉｃｓとを加算したものになる（Ｉａｍｐ＝ＩＶｒｅｆ＋Ｉｃｓ）。
【００８５】
その後、タイミング生成部２５は、第１チップ２１ａが水平ブランキング期間から映像信号期間に切り替わるタイミングＴ１において、電圧安定化部２４７ａのスイッチ２８２ａをオフ状態（φＣＳＳＷ：Ｌｏｗ）とする。この場合、電圧安定化部２４７ａから出力される電流Ｉｃｓが停止する。このとき、電流ＩｃｓをΔＩａｍｐと同じ電流値とすることで、電流Ｉａｍｐの変化分が打ち消され、電流ＩＶｒｅｆが常に一定となる。
【００８６】
この結果、基準電圧生成部２４６のソースフォロアトランジスタ２８１に流れる電流ＩＳＦは、電流ＩＶｒｅｆと電流Ｉｌｏａｄとを加算した値（ＩＳＦ＝ＩＶｒｅｆ＋Ｉｌｏａｄ）が一定となり、基準電圧生成部２４６が出力した基準電圧Ｖｒｅｆが常に一定電圧となる。これにより、水平ブランキング期間および映像信号期間に関わらず、基準電圧生成部２４６が出力する基準電圧Ｖｒｅｆを一定とすることができるので、水平ブランキング期間の一定電圧に対して映像信号期間の信号出力レベルが大きくなることを確実に防止することができる。
【００８７】
以上説明した本実施の形態２によれば、増幅部２６３と基準電圧生成部２４６との間に一端側が接続され、他端側が電源電圧ＶＤＤに接続され、基準電圧生成部２４６が出力する基準電圧Ｖｒｅｆを安定化させる電圧安定化部２４７ａのみを設け、水平ブランキング期間および映像信号期間に関わらず、基準電圧生成部２４６が出力する基準電圧Ｖｒｅｆを一定とすることによって、水平ブランキング期間の一定電圧に対して映像信号期間の信号出力レベルが大きくなることを確実に防止することができるので、チップサイズの小型化と消費電力の低減化を行うことができる。
【００８８】
（実施の形態３）
次に、本発明の実施の形態３について説明する。本実施の形態３に係る内視鏡システムは、上述した実施の形態１と同様の構成を有し、第１チップの回路構成が異なる。具体的には、上述した実施の形態１に係る水平リセットトランジスタ２５６のリセットレベルを映像信号期間中の電圧よりも高く設定する。本実施の形態３は、水平リセットトランジスタ２５６の一端側に基準電圧Ｖｒｅｆと異なる基準電圧Ｖｒｅｆ’を生成する電圧安定化部を設けるとともに、リセット部の構成に基準電圧Ｖｒｅｆ’を生成する電圧安定化部をさらに設ける。このため、以下においては、本実施の形態３に係る第１チップの回路構成を説明後、第１チップの動作について説明する。なお、上述した実施の形態１に係る内視鏡システム１と同様の構成には、同一の符号を付して説明を省略する。
【００８９】
〔第１チップの構成〕
図８は、本実施の形態３に係る第１チップの構成を示す回路図である。図８に示す第１チップ２１ｂは、上述した実施の形態１に係る電圧安定化部２４７に換えて、電圧安定化部２４７ｂを有する。
【００９０】
電圧安定化部２４７ｂは、水平リセットトランジスタ２５６を介して水平転送線２５８に接続され、水平ブランキング期間における基準電圧生成部２４６が生成した基準電圧を安定化させる。電圧安定化部２４７ｂは、２つの抵抗２９１および抵抗２９２からなる抵抗分圧回路と、バッファ２９３と、を有する。２つの抵抗２９１および抵抗２９２からなる抵抗分圧回路は、一端側が電源電圧ＶＤＤに接続され、他端側がグランドＧＮＤに接続され、分岐点がバッファ２９３の入力端に接続される。バッファ２９３は、出力端が水平リセットトランジスタ２５６の一端側に接続される。また、電圧安定化部２４７ｂが出力する基準電圧Ｖｒｅｆ’は、映像信号期間中における電圧（Ｖｓｈ）よりも高い電圧に設定される（Ｖｒｅｆ’＞Ｖｓｈ）。即ち、電圧安定化部２４７ｂは、水平リセットトランジスタ２５６のリセットレベルを映像信号期間中の電圧よりも高く設定する（Ｖｒｅｆ’＞Ｖｓｈ）。
【００９１】
〔第１チップの動作〕
次に、第１チップ２１ｂの動作について説明する。図９は、第１チップ２１ｂの駆動タイミングを表すタイミングチャートである。図９において、最上段から順に、駆動信号φＭＵＸＳＥＬ、φＨＣＬＲ、φＨＳＨ、入力電圧Ｖｉｎ、電圧Ｖｓｈ、電圧Ｖａｍｐ、基準電圧Ｖｒｅｆ、基準電圧Ｖｒｅｆ’出力電圧Ｖｏｕｔ、電流Ｉａｍｐ、電流Ｉｌｏａｄ、電流ＩＳＦを示す。なお、図９においては、受光部２３から撮像信号が入力電圧Ｖｉｎとして入力されて出力されるまでの駆動タイミングを説明する。
【００９２】
図９に示すように、まず、タイミング生成部２５は、撮像部２０の水平ブランキング期間において、マルチプレクサ２６をオン状態（φＭＵＸＳＥＬ：Ｈｉｇｈ）、水平リセットトランジスタ２５６をオン状態（φＨＣＬＲ：Ｈｉｇｈ）、サンプルホールド部２６２のサンプルホールドスイッチ２７１をオン状態（φＨＳＨ：Ｈｉｇｈ）とすることにより、基準電圧Ｖｒｅｆ’（例えばｄＶ）を入力電圧Ｖｉｎおよびサンプル容量２７２の電圧Ｖｓｈに入力し、基準電圧Ｖｒｅｆを出力電圧Ｖｏｕｔ（例えばｇＶ）としてマルチプレクサ２６から出力部３１へ出力させる。
【００９３】
その後、タイミング生成部２５は、サンプルホールド部２６２のサンプルホールドスイッチ２７１をオフ状態（φＨＳＨ：Ｌｏｗ）、水平リセットトランジスタ２５６をオフ状態（φＨＣＬＲ：Ｌｏｗ）とし、入力電圧Ｖｉｎ（例えばｂＶ）が入力される。
【００９４】
続いて、水平ブランキング期間から映像信号期間に切り替るタイミングＴ１において、タイミング生成部２５は、サンプルホールド部２６２のサンプルホールドスイッチ２７１をオン状態（φＨＳＨ：Ｈｉｇｈ）とし、サンプル容量２７２（電圧Ｖｓｈ）に、入力電圧Ｖｉｎ（例えばｂＶ）を入力する。この場合、基準電圧生成部２４６から流れる電流Ｉａｍｐは、映像信号期間中と比較して、ΔＩａｍｐだけ水平ブランキング期間中の値が小さくなる。このため、映像信号期間中の基準電圧Ｖｒｅｆは、水平ブランキング期間中の基準電圧Ｖｒｅｆよりも大きくなる（ｇＶ＞ｃＶ）。電流Ｉａｍｐは、以下の式（３）によって表される。
【数２】
0005974202.tif 000003
ここで、映像信号期間中の電圧Ｖｓｈを水平ブランキング期間中の電圧Ｖｓｈよりも必ず小さくすることで（ｄＶ＞ｂＶ）、映像信号期間中と比較して水平ブランキング期間中の値を小さくすることができる。なお、電流Ｉａｍｐの変動に対する基準電圧Ｖｒｅｆの変動は、電圧Ｖｓｈの変動量より十分小さくなるような条件設定としている。
【００９５】
以上説明した本実施の形態３によれば、水平転送線２５８に基準電圧生成部２４６によって生成される基準電圧Ｖｒｅｆと異なる基準電圧Ｖｒｅｆ’を生成して出力する電圧安定化部２４７ｂを設け、この基準電圧Ｖｒｅｆ’を水平転送線２５８のリセットレベルとし、水平ブランキング期間に基準電圧生成部２４６から流れる電流Ｉａｍｐを小さくし、映像信号期間の基準電圧Ｖｒｅｆを必ず水平ブランキング期間の基準電圧Ｖｒｅｆよりも大きくすることによって、水平ブランキング期間の一定電圧に対して映像信号期間の信号出力レベルが大きくなることを確実に防止することができ、チップサイズの小型化と消費電力の低減化を行うことができる。
【００９６】
（実施の形態４）
次に、本発明の実施の形態４について説明する。本実施の形態４に係る内視鏡システムは、上述した実施の形態１と同様の構成を有し、第１チップの回路構成が異なる。具体的には、本実施の形態４に係る第１チップは、サンプルホールド部の構成が異なる。このため、以下においては、本実施の形態４に係る第１チップの回路構成を説明後、第１チップの動作について説明する。なお、上述した実施の形態１に係る内視鏡システム１と同様の構成には、同一の符号を付して説明を省略する。
【００９７】
〔第１チップの構成〕
図１０は、本実施の形態４に係る第１チップの構成を示す回路図である。図１０に示す第１チップ２１ｃは、上述した実施の形態１に係るサンプルホールド部２６２に換えて、サンプルホールド部２６２ａを有する。さらに、図１０に示す第１チップ２１ｃは、上述した実施の形態１に係る電圧安定化部２４７が省略され、基準電圧生成部２４６が増幅部２６３およびマルチプレクサ２６に接続されている。
【００９８】
サンプルホールド部２６２ａは、上述した実施の形態１に係るサンプルホールド部２６２の構成に加えて、スイッチ２７６（トランジスタ）を有する。スイッチ２７６は、一端側が基準電圧生成部２４６によって生成された基準電圧Ｖｒｅｆが供給される信号線が接続され、他端側がサンプルホールドスイッチ２７１とサンプル容量２７２との間に接続され、ゲートにはタイミング生成部２５から駆動信号φＨＳＨ’が供給される信号線が接続される。
【００９９】
このように構成されたサンプルホールド部２６２ａは、撮像部２０の水平ブランキング期間に、タイミング生成部２５から駆動信号φＨＳＨ’がスイッチ２７６のゲートに入力されると、オン状態となり、基準電圧Ｖｒｅｆをサンプル容量２７２に保持させる。また、サンプルホールド部２６２ａは、タイミング生成部２５からサンプルホールドスイッチ２７１のゲートに入力される駆動信号φＨＳＨ’が停止すると、オフ状態となり、サンプル容量２７２に保持した電圧（信号）をオペアンプ２７３に出力する。
【０１００】
〔第１チップの動作〕
次に、第１チップ２１ｃの動作について説明する。図１１は、第１チップ２１ｃの駆動タイミングを表すタイミングチャートである。図１１において、最上段から順に、駆動信号φＭＵＸＳＥＬ、φＨＣＬＲ、φＨＳＨ’、φＨＳＨ、入力電圧Ｖｉｎ、電圧Ｖｓｈ、電圧Ｖａｍｐ、基準電圧Ｖｒｅｆ、出力電圧Ｖｏｕｔ、電流Ｉａｍｐ、電流Ｉｌｏａｄ、電流ＩＳＦを示す。
【０１０１】
図１１に示すように、まず、タイミング生成部２５は、水平ブランキング期間において、マルチプレクサ２６をオン状態（φＭＵＸＳＥＬ：Ｈｉｇｈ）、水平リセットトランジスタ２５６をオン状態（φＨＣＬＲ：Ｈｉｇｈ）、サンプルホールド部２６２ａのスイッチ２７６をオン状態（φＨＳＨ’：Ｈｉｇｈ）とすることにより、基準電圧Ｖｒｅｆ（例えばｃＶ）をサンプル容量２７２の電圧Ｖｓｈ（例えばｃＶ）として入力し、更に出力電圧Ｖｏｕｔ（例えばｃＶ）としてマルチプレクサ２６から出力部３１へ出力させる。
【０１０２】
次に、タイミング生成部２５は、サンプルホールド部２６２ａのスイッチ２７６をオフ状態（φＨＳＨ’：Ｌｏｗ）、水平リセットトランジスタ２５６をオフ状態（φＨＣＬＲ：Ｌｏｗ）とし、入力電圧Ｖｉｎ（例えばａＶ）を入力する。
【０１０３】
その後、水平ブランキング期間から映像信号期間に切り替わるタイミングＴ１において、タイミング生成部２５は、サンプルホールド部２６２ａのサンプルホールドスイッチ２７１をオン状態（φＨＳＨ：Ｈｉｇｈ）とすることにより、サンプル容量２７２（電圧Ｖｓｈ）に入力電圧Ｖｉｎ（例えばａＶ）を入力する。この場合において、基準電圧生成部２４６から流れる電流Ｉａｍｐは、上述した式（３）で表されるので、水平ブランキング期間中の電圧Ｖｓｈを基準電圧Ｖｒｅｆとし、電流Ｉａｍｐを０とすることで、水平ブランキング期間中の基準電圧Ｖｒｅｆがどの期間と比較しても大きくなるようにする（ｃＶ＞ｈＶ）。この結果、映像信号期間の基準電圧Ｖｒｅｆを必ず水平ブランキング期間の基準電圧Ｖｒｅｆよりも大きくする事によって、水平ブランキング期間の一定電圧に対して映像信号期間の信号出力レベルが大きくなることを確実に防止することができる。
【０１０４】
以上説明した本実施の形態４によれば、サンプルホールド部２６２ａのサンプル容量２７２に基準電圧生成部２４６によって生成された基準電圧Ｖｒｅｆを入力可能なスイッチ２７６を設け、映像信号期間の基準電圧Ｖｒｅfを必ず水平ブランキング期間の基準電圧Ｖｒｅfよりも大きくする事によって、水平ブランキング期間の一定電圧に対して映像信号期間の信号出力レベルが大きくなることを確実に防止することができるので、チップサイズの小型化と消費電力の低減化を行うことができる。
【０１０５】
なお、本実施の形態４では、サンプルホールド部２６２ａに基準電圧生成部２４６によって生成された基準電圧Ｖｒｅｆが供給されていたが、上述した実施の形態３の電圧安定化部２４７ａが生成した基準電圧Ｖｒｅｆ’を供給してもよい。
【０１０６】
このように、本発明は、ここでは記載していない様々な実施の形態を含みうるものであり、請求の範囲によって特定される技術的思想の範囲内で種々の設計変更等を行うことが可能である。
【符号の説明】
【０１０７】
１  内視鏡システム
２  内視鏡
３  伝送ケーブル
４  操作部
５  コネクタ部
６  プロセッサ
７  表示装置
２０  撮像部
２１，２１ａ，２１ｂ，２１ｃ  第１チップ
２２  第２チップ
２３  受光部
２４  読み出し部
２５  タイミング生成部
２６  マルチプレクサ
２８  ヒステリシス部
５１  ＡＦＥ部
５２  撮像信号処理部
６１  電源部
６２  画像信号処理部
２３０  単位画素
２３１，２３２  光電変換素子
２３３  電荷変換部
２３４，２３５  転送トランジスタ
２３６  電荷変換部リセット部
２３７  画素ソースフォロアトランジスタ
２３８  画素出力スイッチ
２３９  垂直転送線
２４１  垂直走査部
２４２  定電流源
２４３  ノイズ除去部
２４４  列ソースフォロアトランジスタ
２４５  水平走査部
２４６  基準電圧生成部
２４７，２４７ａ，２４７ｂ  電圧安定化部
２５２  転送容量
２５３  クランプスイッチ
２５４  列選択スイッチ
２５６  水平リセットトランジスタ
２５７，２８３，２８４，２８４ａ  定電流源
２５８  水平転送線
２６２，２６２ａ  サンプルホールド部
２６３  増幅部
【要約】
チップサイズの小型化と消費電力の低減化を行うことができる撮像素子、撮像装置、内視鏡および内視鏡システムを提供する。撮像素子は、水平転送線２５８から転送された撮像信号を保持して出力するサンプルホールド部２６２と、所定の電圧に応じた基準電圧を生成して出力する基準電圧生成部２４６と、サンプルホールド部２６２および基準電圧生成部２４６にそれぞれ接続され、基準電圧Ｖｒｅｆを基準としてサンプルホールド部２６２から入力される信号を増幅して出力する増幅部２６３と、前記撮像信号の水平ブランキング期間および映像信号期間の少なくともどちらか一方の期間に、増幅部２６３に入力される基準電圧Ｖｒｅｆの電圧を制御するタイミング生成部２５と、を備える。【図１】
0005974202.tif 000004
【図２】
0005974202.tif 000005
【図３】
0005974202.tif 000006
【図４】
0005974202.tif 000007
【図５】
0005974202.tif 000008
【図６】
0005974202.tif 000009
【図７】
0005974202.tif 000010
【図８】
0005974202.tif 000011
【図９】
0005974202.tif 000012
【図１０】
0005974202.tif 000013
【図１１】
0005974202.tif 000014