(57)【特許請求の範囲】
【請求項１】
第１領域、第２領域、第３領域の３つの領域に分割されたチップと、
前記チップの裏面に設けられた共通のドレイン電極と、
を有し、
前記第２領域の少なくとも一部は、前記第１領域と前記第３領域との間に形成され、
前記第１領域及び前記第３領域に第１ＭＯＳＦＥＴが形成され、
前記第２領域に第２ＭＯＳＦＥＴが形成され、
前記ドレイン電極を経由して、前記第１ＭＯＳＦＥＴのソースと前記第２ＭＯＳＦＥＴのソースとの間に電流が流れ、
前記第１領域に配置され、前記第１ＭＯＳＦＥＴに電気的に接続された第１ゲートパッドと、
前記第３領域に配置され、前記第２ＭＯＳＦＥＴに電気的に接続された第２ゲートパッドと、をさらに備え、
前記第１領域、前記第２領域、前記第３領域は、それぞれ２つのソースパッドを有し、
前記第１ゲートパッド、前記第２ゲートパッドは、それぞれ２つの前記ソースパッドで挟むように配置されている半導体装置。
【請求項２】
前記第２領域において、２つの前記ソースパッドに挟まれた位置に、前記第２ＭＯＳＦＥＴのソースパッドが形成されている請求項１に記載の半導体装置。
【請求項３】
第１領域、第２領域、第３領域の３つの領域に分割されたチップと、
前記チップの裏面に設けられた共通のドレイン電極と、
を有し、
前記第２領域の少なくとも一部は、前記第１領域と前記第３領域との間に形成され、
前記第１領域及び前記第３領域に第１ＭＯＳＦＥＴが形成され、
前記第２領域に第２ＭＯＳＦＥＴが形成され、
前記ドレイン電極を経由して、前記第１ＭＯＳＦＥＴのソースと前記第２ＭＯＳＦＥＴのソースとの間に電流が流れ、
前記第１領域に配置され、前記第１ＭＯＳＦＥＴに電気的に接続された第１ゲートパッドと、
前記第３領域に配置され、前記第２ＭＯＳＦＥＴに電気的に接続された第２ゲートパッドと、をさらに備え、
前記第１領域、前記第２領域、前記第３領域は、それぞれ２つのソースパッドを有し、
前記第１領域において、一方の前記ソースパッドが、他方の前記ソースパッドと前記第１ゲートパッドにより挟まれるように配置され、
前記第３領域において、一方の前記ソースパッドが、他方の前記ソースパッドと前記第２ゲートパッドにより挟まれるように配置されており、
前記第１ゲートパッドと前記第２ゲートパッドとは、前記チップの短辺に沿って並ぶように配置されている半導体装置。
【請求項４】
前記第２領域には、ゲートパッドが配置されない請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
第１領域、第２領域、第３領域の３つの領域に分割されたチップと、
前記チップの裏面に設けられた共通のドレイン電極と、
を有し、
前記第２領域の少なくとも一部は、前記第１領域と前記第３領域との間に形成され、
前記第１領域及び前記第３領域に第１ＭＯＳＦＥＴが形成され、
前記第２領域に第２ＭＯＳＦＥＴが形成され、
前記ドレイン電極を経由して、前記第１ＭＯＳＦＥＴのソースと前記第２ＭＯＳＦＥＴのソースとの間に電流が流れ、
前記第１領域、前記第２領域、前記第３領域は、それぞれ２つのソースパッドを有し、
前記第１領域、前記第３領域において、２つの前記ソースパッドに挟まれた位置にそれぞれ配置され、前記第１ＭＯＳＦＥＴに電気的に接続されたゲートパッドと、
前記第２領域に配置され、２つの前記ソースパッドに挟まれた位置に、前記第２ＭＯＳＦＥＴに電気的に接続されたゲートパッドと、
をさらに備える半導体装置。
【請求項６】
前記第１ＭＯＳＦＥＴの面積は、前記第２ＭＯＳＦＥＴの面積よりも大きい請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記第１領域と前記第３領域の一部が接続され、前記第１ＭＯＳＦＥＴはコの字型に形成される請求項１〜６のいずれか１項に記載の半導体装置。
【請求項８】
前記第１領域と前記第３領域が前記第２領域を囲むように配置され、前記第１ＭＯＳＦＥＴはロの字型に形成される請求項１〜６のいずれか１項に記載の半導体装置。
【請求項９】
前記第２領域の一部が、前記第１領域側及び前記第３領域側に突出するように形成されている請求項１〜６のいずれか１項に記載の半導体装置。
【請求項１０】
第１領域、第２領域、第３領域の３つの領域に分割されたチップであって、前記第２領域の少なくとも一部が前記第１領域と前記第３領域との間に形成されたチップを有する半導体装置の製造方法であって、
前記第１領域及び前記第３領域に第１ＭＯＳＦＥＴを形成し、
前記第２領域に第２ＭＯＳＦＥＴを形成し、
前記チップの裏面に共通のドレイン電極を形成し、
前記第１領域に、前記第１ＭＯＳＦＥＴに電気的に接続された第１ゲートパッドを配置し、
前記第３領域に、前記第２ＭＯＳＦＥＴに電気的に接続された第２ゲートパッドを配置し、
前記第１領域、前記第２領域、前記第３領域に、それぞれ２つのソースパッドを形成し、
前記第１ゲートパッド、前記第２ゲートパッドを、それぞれ２つの前記ソースパッドで挟むように配置し、
前記ドレイン電極を経由して、前記第１ＭＯＳＦＥＴのソースと前記第２ＭＯＳＦＥＴのソースとの間に電流が流れる半導体装置の製造方法。
【請求項１１】
前記第２領域において、２つの前記ソースパッドに挟まれた位置に、前記第２ＭＯＳＦＥＴのソースパッドを形成する請求項１０に記載の半導体装置の製造方法。
【請求項１２】
第１領域、第２領域、第３領域の３つの領域に分割されたチップであって、前記第２領域の少なくとも一部が前記第１領域と前記第３領域との間に形成されたチップを有する半導体装置の製造方法であって、
前記第１領域及び前記第３領域に第１ＭＯＳＦＥＴを形成し、
前記第２領域に第２ＭＯＳＦＥＴを形成し、
前記チップの裏面に共通のドレイン電極を形成し、
前記第１領域に、前記第１ＭＯＳＦＥＴに電気的に接続された第１ゲートパッドを配置し、
前記第３領域に、前記第２ＭＯＳＦＥＴに電気的に接続された第２ゲートパッドを配置し、
前記第１領域、前記第２領域、前記第３領域に、それぞれ２つのソースパッドを形成し、
前記第１領域において、一方の前記ソースパッドを、他方の前記ソースパッドと前記第１ゲートパッドにより挟まれるように配置し、
前記第３領域において、一方の前記ソースパッドを、他方の前記ソースパッドと前記第２ゲートパッドにより挟まれるように配置し、
前記第１ゲートパッドと前記第２ゲートパッドとを、前記チップの短辺に沿って並ぶように配置し、
前記ドレイン電極を経由して、前記第１ＭＯＳＦＥＴのソースと前記第２ＭＯＳＦＥＴのソースとの間に電流が流れる半導体装置の製造方法。
【請求項１３】
前記第２領域には、ゲートパッドを配置しない請求項１０〜１２のいずれか１項に記載の半導体装置の製造方法。
【請求項１４】
第１領域、第２領域、第３領域の３つの領域に分割されたチップであって、前記第２領域の少なくとも一部が第１領域と第３領域との間に形成されたチップを有する半導体装置の製造方法であって、
前記第１領域及び前記第３領域に第１ＭＯＳＦＥＴを形成し、
前記第２領域に第２ＭＯＳＦＥＴを形成し、
前記チップの裏面に共通のドレイン電極を形成し、
前記第１領域、前記第２領域、前記第３領域に、それぞれ２つのソースパッドを形成し、
前記第１領域、前記第３領域において、２つの前記ソースパッドに挟まれた位置にそれぞれ、前記第１ＭＯＳＦＥＴに電気的に接続されたゲートパッドを配置し、
前記第２領域において、２つの前記ソースパッドに挟まれた位置に、前記第２ＭＯＳＦＥＴに電気的に接続されたゲートパッドを配置し、
前記ドレイン電極を経由して、前記第１ＭＯＳＦＥＴのソースと前記第２ＭＯＳＦＥＴのソースとの間に電流が流れる半導体装置の製造方法。
【請求項１５】
前記第１ＭＯＳＦＥＴの面積を、前記第２ＭＯＳＦＥＴの面積よりも大きくする請求項１０〜１４のいずれか１項に記載の半導体装置の製造方法。
【請求項１６】
前記第１領域と前記第３領域の一部が接続され、前記第１ＭＯＳＦＥＴはコの字型に形成される請求項１０〜１５のいずれか１項に記載の半導体装置の製造方法。
【請求項１７】
前記第１領域と前記第３領域が前記第２領域を囲むように配置され、前記第１ＭＯＳＦＥＴはロの字型に形成する請求項１０〜１５のいずれか１項に記載の半導体装置の製造方法。
【請求項１８】
前記第２領域の一部を、前記第１領域側及び前記第３領域側に突出するように形成する請求項１０〜１５のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関し、例えば、縦型トランジスタ構造を有する絶縁ゲート型電界効果トランジスタを備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来から、リチウムイオン（Ｌｉ＋）電池保護用のＣＳＰ（Chip Size Package）タイプのＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）（ＥＦＬＩＰ：Ecologically Flip chip MOSFET for Lithium-Ion battery Protection）の開発が進められている。このようなＭＯＳＦＥＴとして、裏面に金属板又は金属膜からなるドレイン電極を配置した１チップデュアル型ＭＯＳＦＥＴ構造が知られている（特許文献１、２）。
【０００３】
特許文献１に記載の半導体装置は、１つの半導体基板に２つのＭＯＳＦＥＴが裏面に形成されるドレイン電極（不図示）を共通として集積されている。第１ソース電極上には、これと接続される２つの第１ソースバンプ電極が設けられている。第２ソース電極上には、これと接続される２つの第２ソースバンプ電極が設けられている。
【０００４】
第１ソースバンプ電極と第２ソースバンプ電極は、チップの短辺に沿って並ぶように配置されている。第１ソースバンプ電極間、第２ソースバンプ電極間には、それぞれ、第１ゲートバンプ電極、第２ゲートバンプ電極が設けられている。このような構造のＭＯＳＦＥＴでは、チップの短辺に沿った方向に電流経路が形成され、裏面の共通のドレイン電極を介して電流が流れる。
【０００５】
また、特許文献２に記載の半導体装置では、チップが４つの領域に分割され、ＦＥＴ１とＦＥＴ２とが交互に配置されている。ＦＥＴ１、ＦＥＴ２はそれぞれコの字型となっており、ＦＥＴ１とＦＥＴ２とは嵌め合わされている。ＦＥＴ１、ＦＥＴ２のゲートパッドＧ１、Ｇ２は、それぞれＦＥＴ１、ＦＥＴ２の領域内において、チップの対向する角部に形成されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−１０９００８号公報
【特許文献２】特表２００４−５０２２９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
１チップデュアル型ＭＯＳＦＥＴは、これらのソース電極間抵抗ＲＳＳ（ｏｎ）が性能の指標となっており、これを低減させることが望まれている。ソース電極間抵抗ＲＳＳ（ｏｎ）は、チップ抵抗Ｒ（ｃｈｉｐ）、Ａｌ拡がり抵抗Ｒ（Ａｌ）、裏面抵抗Ｒ（ｂａｃｋ−ｍｅｔａｌ）を含む。
【０００８】
特許文献１では、半導体基板内の水平方向の電流経路をチップの短辺に沿った方向に形成することで、裏面抵抗Ｒ（ｂａｃｋ−ｍｅｔａｌ）を小さくしている。しかしながら、特許文献１では、チップのアスペクト比を大きくする必要があるため、チップサイズが大きくなり、実装容易性、実装信頼性に問題が生じる恐れがある。
【０００９】
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
一実施の態様に係る半導体装置は、チップを、第２領域が第１領域と第３領域との間に形成されるように、第１領域、第２領域、第３領域の３つの領域に分割し、前記第１領域及び前記第３領域に第１ＭＯＳＦＥＴを形成し、前記第２領域に第２ＭＯＳＦＥＴを形成し、前記チップの裏面に共通のドレイン電極を形成したものである。
【発明の効果】
【００１１】
前記位置実施の形態によれば、チップサイズを大きくすることなく、ソース電極間抵抗ＲＳＳ（ｏｎ）を低減させることが可能な半導体装置を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】実施の形態１に係る半導体装置の構成を示す図である。
【図２】図１に示す半導体装置のゲート配線の構成例を示す図である。
【図３】図２のＩＩＩ−ＩＩＩ線に沿った断面の構成例と電流経路を示す概略図である。
【図４】実施の形態に係る半導体装置における電流経路を示す概略図である。
【図５】実施の形態２に係る半導体装置の構成を示す図である。
【図６】図５に示す半導体装置のゲート配線の構成例を示す図である。
【図７】図５のＶＩ−ＶＩ線に沿った断面図である。
【図８】図５のＶＩＩ−ＶＩＩ線に沿った断面図である。
【図９】図５のＶＩＩＩ−ＶＩＩＩ線に沿った断面図である。
【図１０】実施の形態２に係る半導体装置のゲート配線の他の構成例を示す図である。
【図１１】実施の形態３に係る半導体装置の構成を示す図である。
【図１２】図１１に示す半導体装置のゲート配線の構成例を示す図である。
【図１３】実施の形態４に係る半導体装置の構成を示す図である。
【図１４】図１３に示す半導体装置のゲート配線の構成例を示す図である。
【図１５】実施の形態５に係る半導体装置の構成を示す図である。
【図１６】図１５に示す半導体装置のゲート配線の構成例を示す図である。
【図１７】実施の形態６に係る半導体装置の構成を示す図である。
【図１８】図１７に示す半導体装置のゲート配線の構成例を示す図である。
【図１９】実施の形態７に係る半導体装置の他の構成を示す図である。
【図２０】図１９に示す半導体装置のゲート配線の構成例を示す図である。
【図２１】実施の形態に係る半導体装置の比較例の構成を示す図である。
【図２２】実施の形態に係る半導体装置の比較例における電流経路を示す概略図である。
【発明を実施するための形態】
【００１３】
以下、実施の形態について図面を参照して詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、繰り返しの説明は省略する。また、以下では、複数の実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
【００１４】
実施の形態に係る半導体装置は、裏面に共通のドレイン電極を持つ、１チップデュアル型ＭＯＳＦＥＴに関するものである。一方のＭＯＳＦＥＴを２つの領域に分割し、他方のＭＯＳＦＥＴを分割した２つの領域に挟まれるように配置することで、チップ全体としてのアスペクト比を大きくすることなく、実効的なアスペクト比の向上を図り、ソース電極間抵抗ＲＳＳ（ｏｎ）の低減を実現する。
【００１５】
実施の形態１．
実施の形態１に係る半導体装置の構成について図１を参照して説明する。図１は、実施の形態１に係る半導体装置１０の構成を示す図である。図１に示すように、半導体装置１０は、チップ１１、ゲート配線１２、ゲートパッドＧ１、Ｇ２、ソースパッドＳ１、Ｓ２、を備えている。実施の形態では、チップ１１は長方形状であり、短辺方向をｘ方向、長辺方向をｙ方向、高さ方向をｚ方向とする。なお、以下の図面においても、各方向は同一であるものとする。
【００１６】
チップ１１は、第１領域１１ａ、第２領域１１ｂ、第３領域１１ｃの３つの領域に分割されている。第１領域１１ａ、第２領域１１ｂ、第３領域１１ｃは、ｘ方向にこの順序で配置されている。すなわち、第２領域１１ｂは、第１領域１１ａと第３領域１１ｃとの間に配置されている。つまり、第２領域１１ｂは、第１領域１１ａと第３領域１１ｃとで挟まれている。
【００１７】
第１領域１１ａ及び第３領域１１ｃには、第１ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）（以下、ＭＯＳ１とする）が形成されている。すなわち、ＭＯＳ１は、２つの領域に分割されている。第２領域１１ｂには、第１ＭＯＳＦＥＴと異なる第２ＭＯＳＦＥＴ（以下、ＭＯＳ２とする）が形成されている。つまり、ＭＯＳ２は、２つの領域に分割されたＭＯＳ１により挟まれるように配置されている。
【００１８】
第１領域１１ａ、第３領域１１ｃには、それぞれ２つのソースパッドＳ１が設けられている。これらのソースパッドＳ１は、ＭＯＳ１に電気的に接続されている。第１領域１１ａ、第３領域１１ｃの各領域において、２つのソースパッドＳ１間には、ＭＯＳ１と電気的に接続されたゲートパッドＧ１が設けられている。
【００１９】
第２領域１１ｂには、ＭＯＳ２に電気的に接続された２つのソースパッドＳ２が設けられている。２つのソースパッドＳ２間には、ＭＯＳ２に電気的に接続されたゲートパッドＧ２が設けられている。ゲートパッドＧ１、Ｇ２は、それぞれゲート配線１２に接続されている。ゲート配線１２は、２つの領域に分割されたＭＯＳ１、及び、ＭＯＳ２の周囲をそれぞれ囲むように配置されている。
【００２０】
図２に、図１に示す実施の形態１に係る半導体装置のゲート配線の構成の一例を示す。ゲート配線１２は、第１ゲート配線１２ａ、第２ゲート配線１２ｂ、ＥＱＲ（EQui-potential Ring：等電位ポテンシャルリング）配線１２ｃを含む。
【００２１】
第１ゲート配線１２ａは、第１領域１１ａ、第３領域１１ｃをそれぞれ囲むリング状の配線である。第１領域１１ａ、第３領域１１ｃの各領域のゲートパッドＧ１は、第１ゲート配線１２ａにそれぞれ接続されている。第１ゲート配線１２ａにより、ゲートパッドＧ１が、チップ１１周囲まで引き出されている。
【００２２】
第２ゲート配線１２ｂは、第２領域１１ｂを囲むリング状の配線である。ゲートパッドＧ２は、第２ゲート配線１２ｂに接続されている。第２ゲート配線１２ｂにより、ゲートパッドＧ２は、チップ１１周囲まで引き出されている。第１ゲート配線１２ａ、第２ゲート配線１２ｂはゲート抵抗を小さくするために設けられるものであり、ゲートフィンガーとも呼ばれる。
【００２３】
ＥＱＲ配線１２ｃは、第１領域１１ａ、第２領域１１ｂ、第３領域１１ｃの全体を囲むように配置されるリング状の配線である。ＥＱＲ配線１２ｃをドレイン電位に保つことによって、チップのエッジに空乏層が到達しないように、空乏層の拡がりが抑制され、チップエッジの耐圧を維持することができる。
【００２４】
第１領域１１ａ、第３領域１１ｃにおいて、ソースパッドＳ１の下層には、第１ソース電極１３ａが設けられている。第２領域１１ｂにおいて、ソースパッドＳ２の下層には、第２ソース電極１３ｂが設けられている。
【００２５】
第１ゲート配線１２ａ、第２ゲート配線１２ｂ、ＥＱＲ配線１２ｃ、第１ソース電極１３ａ、第２ソース電極１３ｂ等は、アルミニウム配線層であり、スパッタリング、メッキ、ＣＶＤなどの手法で形成される。なお、アルミニウム配線層は、より低抵抗のＣｕなどの金属や合金、あるいは高濃度の不純物をドープしたポリシリコンなどの半導体でも代用できる。ソースパッドＳ１、Ｓ２、ゲートパッドＧ１、Ｇ２のパッド部はメッキなどの手法で形成される。
【００２６】
チップ１１の裏面には、図１、２には図示しないドレイン電極が設けられている。このドレイン電極は、ＭＯＳ１とＭＯＳ２とで共用される。ここで、図３を参照して、半導体装置１０の断面構造、及びソース電極間抵抗ＲＳＳ（ｏｎ）について説明する。図３は、図２のＩＩＩ−ＩＩＩ断面におけるデバイス構造の一例と電流経路の概略図である。
【００２７】
図３に示すように、半導体装置１０は、半導体基板１４、エピタキシャル層１５、第２導電型拡散層１６、第１導電型拡散層１７、ドレイン電極１８、縦型トランジスタ構造１９をさらに備えている。
【００２８】
半導体基板１４は、例えばＳｉからなる半導体基板である。半導体基板１４は、結晶成長により形成される。半導体基板１４としては、これに限定されず、ＧａＮ、ＳｉＣ、ＩｎＰ、ＧａＡｓなど化合物半導体あるいはそれらの固溶体であってもよい。
【００２９】
第１導電型の半導体基板１４の表面上には、第１導電型のエピタキシャル層１５、第２導電型拡散層１６、第１導電型拡散層１７が順次ｚ方向に積層されている。なお、第１導電型がｎ層である場合、第２導電型はｐ層であり、その逆であってもよい。
【００３０】
エピタキシャル層１５は、拡散もしくはイオン注入などの手法で結晶成長と共に形成される。第２導電型拡散層１６、第１導電型拡散層１７は、いずれもエピタキシャル層１５中にイオン注入もしくは拡散などの手法で形成される。
【００３１】
第１導電型拡散層１７、第２導電型拡散層１６、エピタキシャル層１５には、第１導電型拡散層１７からエピタキシャル層１５に到達する複数のゲートトレンチが形成されており、この部分に縦型トランジスタ構造１９が形成されている。
【００３２】
ゲートトレンチには、ポリシリコンなどからなるゲート電極と、ゲート絶縁膜と、層間絶縁膜が形成されている(不図示)。また、第１導電型拡散層１７はソース領域、第２導電型拡散層１６はチャネル領域（ベース領域とも言う）、第１導電型の半導体基板１４およびエピタキシャル層１５はドレイン領域として働く。
【００３３】
第１領域１１ａ、第３領域１１ｃにおいて、第１導電型拡散層１７の縦型トランジスタ構造１９が形成された領域の上には、上述した第１ソース電極１３ａが形成されている。第２領域１１ｂにおいて、第１導電型拡散層１７の縦型トランジスタ構造１９が形成された領域の上には第２ソース電極１３ｂが形成されている。
【００３４】
第１ソース電極１３ａ上にはソースパッドＳ１が形成され、第２ソース電極１３ｂ上にはソースパッドＳ２が設けられている。半導体基板１４の裏面側には、金属膜からなるドレイン電極１８が設けられている。
【００３５】
第１ソース電極１３ａの外側には、第１ソース電極１３ａから近い側から順に第１ゲート配線１２ａ、ＥＱＲ配線１２ｃが設けられている。第１ソース電極１３ａと第２ソース電極１３ｂとの間には、第２ソース電極１３ｂに近い側から順に第２ゲート配線１２ｂ、第１ゲート配線１２ａが設けられている。
【００３６】
図３において、破線の白抜き矢印で示すように、ソースパッドＳ１から裏面のドレイン電極１８を経由してソースパッドＳ２の方向に電流経路が形成される。ソース電極間抵抗ＲＳＳ（ｏｎ）は、第１ソース電極１３ａ、第２ソース電極１３ｂでのＡｌ拡がり抵抗Ｒ（Ａｌ）、縦型トランジスタ構造１９等を含むチップ１１のチップ抵抗Ｒ（ｃｈｉｐ）、ドレイン電極１８での裏面抵抗Ｒ（ｂａｃｋ−ｍｅｔａｌ）を含む。
【００３７】
ドレイン電極１８は、Ｔｉ−Ａｇ、あるいはＴｉ−Ｎｉ−Ａｇのメタル積層構成、または、Ｔｉ−Ａｕ、あるいはＴｉ−Ｎｉ−Ａｕのメタル積層構成とするのが望ましい。特に、実施の形態のＭＯＳＦＥＴにおいては、裏面メタル抵抗がＲＳＳ（ｏｎ）に顕著に寄与するため、裏面メタル構成のシート抵抗値として、５０ｍΩ／□以下にすることが望ましく、より好ましくは、３０ｍΩ／□以下にすることが望ましい。
【００３８】
なお、縦型トランジスタ構造１９は、チップの表面の第１ソース電極１３ａ、第２ソース電極１３ｂ、裏面のドレイン電極１８に対して垂直な方向に電流を流す構造であれば、ＵＭＯＳ（U-shape Metal-Oxide-Semiconductor）構造のほか、ＤＭＯＳ（Double-Diffused Metal-Oxide Semiconductor）構造であってもかまわない。
【００３９】
上述したように、実施の形態１では、２つに分割したＭＯＳ１の間に、ＭＯＳ２を配置している。このような構成により、図３の破線の白抜き矢印で示す電流経路のように、電流が流れる方向がソースパッドＳ１からソースパッドＳ２に向かう短辺に沿ったｘ方向となり、電流が流れる幅が各領域（第１領域１１ａ、第２領域１１ｂ、第３領域１１ｃ）の延在方向（ｙ方向）となる。
【００４０】
これにより、チップ全体のアスペクト比を大きくするためにチップ形状を変更することなく、実質的なアスペクト比を大きくすることが可能となり、ソース電極間抵抗ＲＳＳ（ｏｎ）、特に、裏面抵抗Ｒ（ｂａｃｋ−ｍｅｔａｌ）を低減することが可能となる。
【００４１】
一般的に、１チップデュアル型の半導体装置では、各ＭＯＳの駆動能力を釣り合わせるために、ＭＯＳ１の面積とＭＯＳ２の面積とは同じになっている。しかし、実施の形態１では、ＭＯＳ１には、２つのＧ１が配置されているのに対し、ＭＯＳ２には、１つのゲートパッドＧ２が配置されている。
【００４２】
ゲートパッドが配置された領域は、能動セルとしては無効な領域であるため、ＭＯＳ２の駆動能力はＭＯＳ１の駆動能力よりも大きくなる。さらに、同じチップサイズの１チップデュアル型の半導体装置と比較すると、ｘ方向においてソース電極領域を分割されるため、ｘ方向に拡散する電流の平均拡散経路が短縮でき、ＭＯＳ２の駆動能力が向上する。
【００４３】
図４に、図３のＭＯＳ１／ＭＯＳ２／ＭＯＳ１の配置における最長電流経路の概略図を示す。また、図２２に、チップを２分割し、それぞれの領域をＭＯＳ１、ＭＯＳ２とした比較例における最長電流経路の概略図を示す。図２２において、図４と同一の構成要素には同一の符号を付す。図４、図２２において、最長電流経路を破線矢印で示す。
【００４４】
図４に示すように、ＭＯＳ１／ＭＯＳ２／ＭＯＳ１の配置では、両側のＭＯＳ１から中央のＭＯＳ２に対して電流が流れ込むため、最長電流経路は、ＭＯＳ１のチップエッジ側の端からＭＯＳ２の中央までの距離となる。
【００４５】
一方、比較例のＭＯＳ１／ＭＯＳ２の配置では、最長電流経路は、ＭＯＳ１のチップエッジ側の端からＭＯＳ２のチップエッジ側の端までの距離となる。このように、比較例の最長電流経路のほうが、実施の形態１の配置における最長電流経路よりも長くなることになる。つまり、比較例のＭＯＳ１／ＭＯＳ２の配置では、チップ全体のアスペクト比を大きくしても、最長電流経路が長くなってしまうことに起因するロスが発生する。
【００４６】
従って、実施の形態１では、ＭＯＳ１とＭＯＳ２の駆動能力を釣り合わせるために、ＭＯＳ２の面積をＭＯＳ１の面積の和よりも小さくすることが可能となる。すなわち、ＭＯＳ１の面積の和は、ＭＯＳ２の面積よりも大きい。これにより、チップサイズをさらに小さくすることが可能となる。
【００４７】
また、各領域にそれぞれゲートパッドを配置しているため、各ＭＯＳを個別にコントロールすることができる。さらに、ゲートパッドＧ１が２つのソースパッドＳ１間に、ゲートパッドＧ２が２つのソースパッドＳ２間にそれぞれ配置されている。すなわち、ゲートパッドＧ１、Ｇ２が中央に配置されているため、チップ１１の曲げによる物理ストレスにより接続不良の発生を低減することが可能となり、動作不良の発生を抑制することが可能となる。
【００４８】
ところで、チップを更に分割し、例えば４分割してＭＯＳ１／ＭＯＳ２／ＭＯＳ１／ＭＯＳ２という配置にしたとすると、チップサイズが同じ場合、最長電流経路は、３分割したＭＯＳ１／ＭＯＳ２／ＭＯＳ１よりも短くなる。従って、４分割場合の最長電流経路の長さに起因するロスは、３分割の場合よりも少なくなると考えられる。
【００４９】
しかし、ＭＯＳ１とＭＯＳ２間の素子分離領域（つまり無効な領域）は、３分割の場合は２つであるが、４分割の場合は３つになるため、有効セル面積の比率は、４分割は３分割に比べて減ることになる。従って、チップサイズが同じ場合、駆動能力は４分割の方が３分割よりも小さくなる。
【００５０】
最長電流経路の長さと有効セル面積の比率は、分割数に対してトレードオフの関係にある。チップサイズが小さくなるほど、最長電流経路の長さの影響よりも有効セル面積の比率による影響の方が、駆動能力に対して大きい影響を与える。つまり、チップサイズが小さくなるほど、３分割の方が４分割よりも駆動能力が大きくなる。
【００５１】
また、４分割の場合、ＭＯＳ１／ＭＯＳ２／ＭＯＳ１／ＭＯＳ２のそれぞれに対してソースパッドを配置する必要があるため、一方向に４つのソースパッドが並ぶことになる。チップが小さくなるほど、ソースパッドの大きさが小さくなり、これに対応する実装基板側のパッドや配線も小さくしなければならないため、３分割の場合よりも実装上の難易度が上がる。さらに、４分割では、総パッド数が３分割よりも増えるので、パッドの接続不良が発生する頻度が上がるという懸念もある。よって、実装の容易さや生産性、コストの点でも、３分割の方が４分割よりも優れている。
以上のとおり、３分割は、２分割又は４分割よりも優れている。
【００５２】
実施の形態２．
実施の形態２に係る半導体装置の構成について図５を参照して説明する。図５は、実施の形態２に係る半導体装置１０Ａの構成を示す図である。図５において、上述の説明と同一の構成要素には同一の符号を付し、説明を省略する。
【００５３】
実施の形態に係る半導体装置では、ＭＯＳ１、ＭＯＳ２の２つのＭＯＳＦＥＴが集積されているため、これらを駆動するため少なくとも２つのゲートパッドが必要である。実施の形態１では、分割した領域のすべてにそれぞれゲートパッドを配置した例について説明した。
【００５４】
しかしながら、ゲートパッドを配置した領域はソース電極間抵抗ＲＳＳ（ｏｎ）に対して無効な領域であるため、ゲートパッドの数を減らすことが望ましい。そこで、本発明者らは、ゲートパッドの数を減らすことを考案した。実施の形態２では、２つの領域に分割したＭＯＳ１を駆動するゲートパッドＧ１の一方を削除し、ＭＯＳ２を駆動するゲートパッドＧ２を当該削除したゲートパッドＧ１の領域に配置している。
【００５５】
図５に示すように、実施の形態１と同様に、チップ１１は、第１領域１１ａ、第２領域１１ｂ、第３領域１１ｃの３つの領域に分割され、第２領域１１ｂが第１領域１１ａと第３領域１１ｃとの間に配置されている。第１領域１１ａ及び第３領域１１ｃには、ＭＯＳ１が形成されており、第２領域１１ｂには、ＭＯＳ２が形成されている。
【００５６】
第１領域１１ａでは、２つのソースパッドＳ１の間にＭＯＳ１に電気的に接続されたゲートパッドＧ１が配置されている。第３領域１１ｃでは、２つのソースパッドＳ１の間にＭＯＳ２に電気的に接続されたゲートパッドＧ２が配置されている。すなわち、ゲートパッドＧ１とゲートパッドＧ２は、第２領域１１ｂを挟んで対向するように配置されている。第２領域１１ｂでは、２つのソースパッドＳ２間には、ゲートパッドは配置されない。
【００５７】
このように、ゲートパッドＧ１、Ｇ２をそれぞれ、第２領域１１ｂの外側に配置される第１領域１１ａ、第３領域１１ｃに配置することにより、実装を容易にすることが可能となる。また、チップ１１の中心線（第２領域１１ｂの中心線）に対して対称にゲートパッドＧ１、Ｇ２、ソースパッドＳ１を配置することにより、実装時に曲げ等の物理的ストレスを軽減することができ、実装信頼性を確保することができる。
【００５８】
ここで、図６を参照して、図５に示す実施の形態２に係る半導体装置のゲート配線の構成について説明する。図６は、実施の形態２に係る半導体装置１０Ａのゲート配線の構成の一例を示す。図６に示すように、第２ゲート配線１２ｂは、第２領域１１ｂを囲むように配置されている。第３領域１１ｃに配置されたゲートパッドＧ２は、第２ゲート配線１２ｂに接続されている。
【００５９】
第１ゲート配線１２ａは、第１領域１１ａ、第３領域１１ｃをそれぞれ囲むように配置されている。また、第１ゲート配線１２ａは、第２領域１１ｂにおいて、第２ゲート配線１２ｂの外側で第１領域１１ａから第３領域１１ｃまで延在されている。
【００６０】
つまり、第１領域１１ａを囲む第１ゲート配線１２ａと、第３領域１１ｃを囲む第１ゲート配線１２ａとは、第２ゲート配線１２ｂの外側で接続されている。従って、ゲート配線１２ｂは、第１ゲート配線１２ａにより囲まれている。なお、第３領域１１ｃを囲むように配置された第１ゲート配線１２ａは、その一部が解放されている。
【００６１】
この解放部分において、第２ゲート配線１２ｂとゲートパッドＧ２とを接続する配線が形成されている。第１領域１１ａに配置されたゲートパッドＧ１は、第１ゲート配線１２ａに接続されている。ＥＱＲ配線１２ｃは、第１領域１１ａ、第２領域１１ｂ、第３領域１１ｃの全体を囲むように配置されている。
【００６２】
ここで、図７〜９を参照して、半導体装置１０Ａの断面構造について説明する。図７〜９は、それぞれ図６のＶＩ−ＶＩ断面図、ＶＩＩ−ＶＩＩ断面図、ＶＩＩＩ−ＶＩＩＩ断面図である。なお、図７は、ソースパッドＳ１、ソースパッドＳ２が設けられた領域の断面図であり、図３と同一であるため説明を省略する。
【００６３】
図８は、各領域において、ソースパッドＳ１、Ｓ２、ゲートパッドＧ１、Ｇ２が配置されていない領域の断面図である。第１ソース電極１３ａ、第２ソース電極１３ｂ上には、図６に示すソースパッドＳ１、ソースパッドＳ２が配置されていない。その他の構成については、図３と同様であるため説明を省略する。
【００６４】
図９は、ゲートパッドＧ１、Ｇ２が配置された領域の断面図である。図９に示すように、第１領域１１ａでは、第１ソース電極１３ａ間に、周辺酸化膜２０、ゲート電極２１、ゲートパッドＧ１の積層体が配置されている。一方、第３領域１１ｃでは、第１ソース電極１３ａ間に、周辺酸化膜２０、ゲート電極２１、ゲートパッドＧ２の積層体が配置されている。これらの領域において、第１ソース電極１３ａの下層には、縦型トランジスタ構造１９が設けられている。第２領域１１ｂでは、第１導電型拡散層１７の縦型トランジスタ構造１９が設けられた領域の上層に第２ソース電極１３ｂが設けられている。
【００６５】
実施の形態２では、実施の形態１と同様に、２つに分割したＭＯＳ１の間に、ＭＯＳ２を配置して、実質的なアスペクト比を大きくすることが可能となり、ソース電極間抵抗ＲＳＳ（ｏｎ）を低減することが可能となる。実施の形態２では、さらに、ＭＯＳ１を駆動するゲートパッドＧ１を分割したＭＯＳ１の領域の一方に、ＭＯＳ２を駆動するためのゲートパッドＧ２を分割した他方の領域に形成している。
【００６６】
これにより、ＭＯＳ１を２つの領域に分割し、チップ１１全体として３つの領域があるにもかかわらず、ゲートパッドの数を２つにすることができる。これにより、ゲートパッドを配置する領域を減少させることができ、ソース電極間抵抗ＲＳＳ（ｏｎ）をさらに低減することが可能となる。
【００６７】
一般的に、１チップデュアル型の半導体装置では、各ＭＯＳの駆動能力を釣り合わせるために、ＭＯＳ１の面積とＭＯＳ２の面積とは同じになっている。しかし、本実施の形態では、ＭＯＳ１を構成する第１領域１１ａと第３領域１１ｃに、２つのゲートパッド（ゲートパッドＧ１、Ｇ２）が配置されているのに対し、ＭＯＳ２を構成する第２領域１１ｂには、ゲートパッドは配置されていない。
【００６８】
ゲートパッドが配置された領域は、能動セルとしては無効な領域であるため、ＭＯＳ２の駆動能力はＭＯＳ１の駆動能力よりも大きくなる。さらに、同じチップサイズの１チップデュアル型の半導体装置と比較すると、ｘ方向においてソース電極領域が分割されるため、ｘ方向に拡散する電流の平均拡散経路が短縮でき、ＭＯＳ２の駆動能力が向上する。従って、ＭＯＳ１とＭＯＳ２の駆動能力を釣り合わせるために、ＭＯＳ２の面積をＭＯＳ１の面積の和よりも小さくすることが可能となる。すなわち、ＭＯＳ１の面積の和は、ＭＯＳ２の面積よりも大きい。
【００６９】
また、第１領域１１ａにおいてゲートパッドＧ１が２つのソースパッドＳ１間に、ゲートパッドＧ２が２つのソースパッドＳ１間にそれぞれ配置されている。すなわち、ゲートパッドＧ１、Ｇ２が中央に配置されているため、チップ１１の曲げによる物理ストレスにより接続不良の発生を低減することが可能となり、動作不良の発生を抑制することが可能となる。
【００７０】
また、２つのＭＯＳ１の間に挟まれたＭＯＳ２のゲートパッドＧ２を外側のＭＯＳ１の領域に配置することによって、全てのパッド、つまりソースパッドＳ１、Ｓ２及びゲートパッドＧ１、Ｇ２をチップの周囲に配置することができる。これにより、実装基板側の配線のレイアウトが、実施の形態１のパッド配置よりも簡単になる。
【００７１】
つまり、実施の形態１では、中央のゲートパッドＧ２に対する実装基板側の配線を、いずれか２つのパッドの間を縫うように配置するか、多層配線を用いて配線する必要がある。これに対し、本実施の形態では、チップの周囲に全てのパッドが配置されるため、実装基板側の配線をチップの外側に配置することができ、単層配線を用いたレイアウトが容易である。
【００７２】
図１０を参照して、実施の形態２に係る半導体装置の他の例について説明する。図１０に示す半導体装置１０Ｂでは、第２領域１１ｂにおいて、２つのソースパッドＳ２間にさらにソースパッドＳ２が配置されている。このソースパッドＳ２は、ゲートパッドＧ１とゲートパッドＧ２との間に配置される。他の構成については、図６に示す例と同じであるため、説明は省略する。このように、ソースパッドＳ２をゲートパッドＧ２の近傍に配置することができるため、ソース電極間抵抗ＲＳＳ（ｏｎ）をさらに低減させることが可能となる。
【００７３】
また、中央のＭＯＳ２には、複数のソースパッドＳ２が縦に並んでいる。これらのソースパッドＳ２は同電位である。つまり、実装基板には、複数のソースパッドＳ３を接続するための配線を、ＭＯＳ２の長手方向に沿って１本配置すればよいため、図５、６と同様に、単層配線を用いたレイアウトが容易である。
【００７４】
実施の形態３．
実施の形態３に係る半導体装置の構成について図１１を参照して説明する。図１１は、実施の形態３に係る半導体装置１０Ｃの構成を示す図である。実施の形態３に係る半導体装置１０Ｃの実施の形態２の半導体装置１０Ａと異なる点は、第１領域１１ａと第３領域１１ｃの一部が接続されている点である。図１１において、上述の説明と同一の構成要素には同一の符号を付し、説明を省略する。
【００７５】
図１１に示すように、第１領域１１ａ、第２領域１１ｂ、第３領域１１ｃは、これらの長辺側が並ぶように、この順板で配置されている。半導体装置１０Ｃの一方の短辺側において、第１領域１１ａと第３領域１１ｃとは接続されている。すなわち、ＭＯＳ１に配置される第１ソース電極１３ａは、第１領域１１ａから第３領域１１ｃにわたって連続して形成されている。つまり、ＭＯＳ１は、コの字型に形成されており、この間にＭＯＳ２が形成されている。
【００７６】
ここで、図１２を参照して、図１１に示す実施の形態３に係る半導体装置のゲート配線の構成について説明する。図１２は、実施の形態３に係る半導体装置１０Ｃのゲート配線の構成の一例を示す。図１２に示すように、第２ゲート配線１２ｂは、第２領域１１ｂを囲むように配置されている。第３領域１１ｃに配置されたゲートパッドＧ２は、第２ゲート配線１２ｂに接続されている。
【００７７】
ＭＯＳ１は、コの字型に形成されている。第１ゲート配線１２ａは、コの字型のＭＯＳ１の周囲を縁取るように配置されている。また、第１ゲート配線１２ａは、コの字型の解放側において、第２ゲート配線１２ｂの外側で第１領域１１ａから第３領域１１ｃまで延在されている。ゲート配線１２ｂは、第１ゲート配線１２ａにより囲まれている。
【００７８】
なお、第２領域１１ｂと第３領域１１ｃとの間に配置される第１ゲート配線１２ａの一部は、解放されている。この解放部分において、第２ゲート配線１２ｂとゲートパッドＧ２とを接続する配線が形成されている。第１領域１１ａに配置されたゲートパッドＧ１は、第１ゲート配線１２ａに接続されている。
【００７９】
ＥＱＲ配線１２ｃは、第１領域１１ａ、第２領域１１ｂ、第３領域１１ｃの全体を囲むように配置されている。従って、第２領域１１ｂでは、コの字型の解放側において、第２領域１１ｂからチップ１１の周囲に向かって、第２ゲート配線１２ｂ、第１ゲート配線１２ａ、ＥＱＲ配線１２ｃの順序で配置されており、コの字型の閉鎖側において、第２ゲート配線１２ｂ、２本の第１ゲート配線１２ａ、ＥＱＲ配線１２ｃが配置されている。
【００８０】
このような構成により、ＭＯＳ１とＭＯＳ２との界面を長くすることができるため、疑似的にアスペクト比を高くすることが可能となり、裏面抵抗Ｒ（ｂａｃｋ−ｍｅｔａｌ）をさらに低減することが可能となる。また、実施の形態２と同様に、チップの周囲に全てのパッドを配置できるので、実装基板側の配線をチップの外側に配置することができ、単層配線を用いたレイアウトが容易である。
【００８１】
また、図１１、図１２のＭＯＳ２においても、図１０のＭＯＳ２と同様に、２つのソースパッドＳ２の間に３つめのソースパッドＳ３を配置しても良い。この場合、実装基板には、複数のソースパッドＳ３を接続するための配線を、ＭＯＳ２の長手方向に沿って１本配置すればよいため、図５、６と同様、単層配線を用いたレイアウトが容易である。
【００８２】
実施の形態４．
実施の形態４に係る半導体装置の構成について図１３を参照して説明する。図１３は、実施の形態４に係る半導体装置１０Ｄの構成を示す図である。半導体装置１０Ｄの実施の形態３の半導体装置１０Ｃと異なる点は、第１領域１１ａと第３領域１１ｃが第２領域１１ｂを囲むように配置されている点である。図１３において、上述の説明と同一の構成要素には同一の符号を付し、説明を省略する。
【００８３】
図１３に示すように、第１領域１１ａ、第２領域１１ｂ、第３領域１１ｃは、これらの長辺側が並ぶように、この順板で配置されている。半導体装置１０Ｄの両方の短辺側において、第１領域１１ａと第３領域１１ｃとは接続されている。すなわち、ＭＯＳ１に配置される第１ソース電極１３ａは、第１領域１１ａから第３領域１１ｃにわたって連続して形成されている。つまり、ＭＯＳ１はロの字型に形成されており、この中にＭＯＳ２が形成されている。すなわち、ＭＯＳ２は、ＭＯＳ１に内包されている。
【００８４】
ここで、図１４を参照して、図１３に示す実施の形態４に係る半導体装置のゲート配線の構成について説明する。図１４は、実施の形態４に係る半導体装置１０Ｄのゲート配線の構成の一例を示す。図１４に示すように、第２ゲート配線１２ｂは、第２領域１１ｂを囲むように配置されている。第３領域１１ｃに配置されたゲートパッドＧ２は、第２ゲート配線１２ｂに接続されている。
【００８５】
ＭＯＳ１は、ロの字型に形成されている。第１ゲート配線１２ａは、ロの字型のＭＯＳ１の周囲を縁取るように配置されている。なお、第２領域１１ｂと第３領域１１ｃとの間に配置される第１ゲート配線１２ａの一部は、解放されている。すなわち、第１ゲート配線１２ａは、１本のリング状の配線と、その内側に配置された略リング状の配線からなる。内側の第１ゲート配線１２ａの解放部分において、第２ゲート配線１２ｂとゲートパッドＧ２とを接続する配線が形成されている。第１領域１１ａに配置されたゲートパッドＧ１は、第１ゲート配線１２ａに接続されている。
【００８６】
外側の第１ゲート配線１２と、内側の第１ゲート配線１２ａとは、図示しないゲートトレンチ内のゲート電極を介して電気的に接続されている。この配置により、ＭＯＳ１のソース電極は、第１ゲート配線１２ａおよび第２ゲート配線１２ｂによっても分断されず、一枚のソース電極とすることができる。
【００８７】
ＥＱＲ配線１２ｃは、第１領域１１ａ、第２領域１１ｂ、第３領域１１ｃの全体を囲むように配置されている。従って、半導体装置１０Ｄでは、チップ１１の内側から外側に向かって、リング状の第２ゲート配線１２ｂ、リング状の第１ゲート配線１２ａ、解放部分を有する略リング状の配線、リング状のＥＱＲ配線１２ｃが配置される。
【００８８】
このような構成により、ＭＯＳ１とＭＯＳ２との界面を実施の形態３よりもさらに長くすることができるため、疑似的にアスペクト比を高くすることが可能となり、裏面抵抗Ｒ（ｂａｃｋ−ｍｅｔａｌ）をさらに低減することが可能となる。また、実施の形態２と同様に、チップの周囲に全てのパッドを配置できるので、実装基板側の配線を、チップの外側に配置することができ、単層配線を用いたレイアウトが容易である。
【００８９】
また、図１３、図１４のＭＯＳ２においても、図１０のＭＯＳ２と同様に、２つのソースパッドＳ２の間に３つめのソースパッドＳ３を配置しても良い。この場合、実装基板には、複数のソースパッドＳ３を接続するための配線を、ＭＯＳ２の長手方向に沿って１本配置すればよいため、図５、６と同様、単層配線を用いたレイアウトが容易である。
【００９０】
実施の形態５．
実施の形態５に係る半導体装置の構成について図１５を参照して説明する。図１５は、実施の形態５に係る半導体装置１０Ｅの構成を示す図である。半導体装置１０Ｅの実施の形態４の半導体装置１０Ｄと異なる点は、ゲートパッドＧ１、Ｇ２の配置位置である。図１５において、上述の説明と同一の構成要素には同一の符号を付し、説明を省略する。
【００９１】
半導体装置１０Ｅでは、第１領域１１ａにおいて、ゲートパッドＧ１が一方の短辺側に配置されている。また、第３領域１１ｃにおいて、ゲートパッドＧ２が、ゲートパッドＧ１が配置された側に配置されている。
【００９２】
第１領域１１ａ、第３領域１１ｃには、それぞれ２つのソースパッドが設けられている。各領域において、２つのソースパッドは、並んで配置されている。すなわち、第１領域１１ａでは、一方のソースパッドＳ１が、ゲートパッドＧ１と他方のＳ１で挟まれるように配置されている。また、第３領域１１ｃでは、一方のソースパッドＳ１が、ゲートパッドＧ２と他方のＳ１で挟まれるように配置されている。このように、ゲートパッドＧ１、Ｇ２をチップ端に寄せて形成することにより、実装を容易にすることができる。
【００９３】
図１６に、図１５に示す実施の形態５に係る半導体装置１０Ｅのゲート配線の構成の一例を示す。図１６に示すように、半導体装置１０Ｅにおけるゲート配線１２の構成は、実施の形態４に係る半導体装置１０Ｄにおけるゲート配線１２と略同一である。
【００９４】
なお、図１６に示す例では、第２領域１１ｂと第３領域１１ｃとの間に配置される第１ゲート配線１２ａの下側の辺の一部が解放されている。この解放部分において、第２ゲート配線１２ｂとゲートパッドＧ２とを接続する配線が形成されている。外側の第１ゲート配線１２と、内側の第１ゲート配線１２ａとは、図示しないゲートトレンチ内のゲート電極を介して電気的に接続されている。この配置により、ＭＯＳ１のソース電極は、第１ゲート配線１２、１２ａおよび第２ゲート配線１２ｂによっても分断されず、一枚のソース電極とすることができる。
【００９５】
このような構成により、ＭＯＳ１とＭＯＳ２との界面を実施の形態３よりもさらに長くすることができるため、裏面抵抗Ｒ（ｂａｃｋ−ｍｅｔａｌ）をさらに低減することが可能となる。また、実施の形態２と同様に、チップの周囲に全てのパッドを配置できるので、実装基板側の配線をチップの外側に配置することができ、単層配線を用いたレイアウトが容易である。
また、図１５、図１６のＭＯＳ２においても、図１０のＭＯＳ２と同様に、２つのソースパッドＳ２の間に３つめのソースパッドＳ３を配置しても良い。この場合、実装基板には、複数のソースパッドＳ３を接続するための配線を、ＭＯＳ２の長手方向に沿って１本配置すればよいため、図５、６と同様、単層配線を用いたレイアウトが容易である。
【００９６】
実施の形態６．
実施の形態６に係る半導体装置の構成について図１７、１８を参照して説明する。図１７は、実施の形態６に係る半導体装置１０Ｆの構成を示す図である。図１８は、図１７に示す半導体装置１０Ｆのゲート配線の構成例を示す図である。図１７、１８において、上述の説明と同一の構成要素には同一の符号を付し、説明を省略する。
【００９７】
上述したように、本実施の形態では、分割されたＭＯＳ１の有効セル面積の和をＭＯＳ２よりも大きくすることができるが、この面積比は、製造プロセスや、チップのアスペクト比によって異なる場合がある。
【００９８】
シミュレーション上、チップのアスペクト比が（チップのｘ方向の辺が、ｙ方向の辺よりも長い）低い場合、実装上の制約でパッドを等間隔に配置しようとすると、ＭＯＳ１の面で気がＭＯＳ２よりも著しく大きくなる。このため、ＭＯＳ２の面積の調整が必要となる場合がある。
【００９９】
実施の形態６では、ＭＯＳ２の面積を調整するために、第２領域１１ｂの一部が第１領域１１ａ及び第２領域１１ｂ側に突出するように形成されている。図１７に示す例では、チップ１１の左下の角部に第１領域１１ａが設けられており、右上の角部に第３領域１１ｃが設けられている。このため、第２領域１１ｂは略Ｓ字状に形成されている。なお、ソースパッドＳ１、Ｓ２、ゲートパッドＧ１、ゲートパッドＧ２の配置については、実施の形態２と同様であるため、説明を省略する。
【０１００】
図１８に示すように、第２ゲート配線１２ｂは、第２領域１１ｂの外周に沿って配置されている。すなわち、第２ゲート配線１２ｂは、逆Ｓ字型の第２領域１１ｂを縁取るように形成されている。また、第１ゲート配線１２ａは、第１領域１１ａ、第３領域１１ｃをそれぞれ囲むように配置されている。第１領域１１ａの第１ゲート配線１２ａと第２領域１１ｂのゲート配線１２ａとは互いに接続されている。また、ＥＱＲ配線１２ｃは、第１領域１１ａ、第２領域１１ｂ、第３領域１１ｃの全体を囲んでいる。このような構成により、ソース電極間抵抗ＲＳＳ（ｏｎ）を低減することが可能となる。また、実施の形態２と同様に、チップの周囲に全てのパッドを配置できるので、実装基板側の配線をチップの外側に配置することができ、単層配線を用いたレイアウトが容易である。
【０１０１】
また、図１７、図１８のＭＯＳ２においても、図１０のＭＯＳ２と同様に、２つのソースパッドＳ２の間に３つめのソースパッドＳ３を配置しても良い。この場合、実装基板には、複数のソースパッドＳ３を接続するための配線を、ＭＯＳ２の長手方向に沿って１本配置すればよいため、図５、６と同様、単層配線を用いたレイアウトが容易である。
【０１０２】
実施の形態７．
実施の形態７に係る半導体装置の構成について、図１９、２０を参照して説明する。図１９は、実施の形態７に係る半導体装置１０Ｇの構成を示す図である。図２０は、図１９に示す半導体装置１０Ｇのゲート配線の構成例を示す図である。
【０１０３】
図１９、２０において、上述の説明と同一の構成要素には同一の符号を付し、説明を省略する。実施の形態７では、実施の形態６と同様に、ＭＯＳ２の面積を調整するために、第２領域１１ｂの端部が第１領域１１ａ及び第２領域１１ｂ側に突出するように形成されている。
【０１０４】
図１９に示す例では、チップ１１の両方の短辺側において、第２領域１１ｂが第１領域１１ａ及び第３領域１１ｃ側に向かって斜め方向に広がるように形成されている。なお、ソースパッドＳ１、Ｓ２、ゲートパッドＧ１、ゲートパッドＧ２の配置については、実施の形態２と同様であるため、説明を省略する。
【０１０５】
図２０に示すように、第２ゲート配線１２ｂは、第２領域１１ｂの形状の外周に沿って、第１領域１１ａ、第３領域１１ｃ側に斜め方向に広がるように配置されている。また、第１ゲート配線１２ａは、第１領域１１ａ、第３領域１１ｃをそれぞれ囲むように、第２ゲート配線１２ｂに沿って配置されている。第１領域１１ａの第１ゲート配線１２ａと第２領域１１ｂのゲート配線１２ａとは互いに接続されている。また、ＥＱＲ配線１２ｃは、第１領域１１ａ、第２領域１１ｂ、第３領域１１ｃの全体を囲んでいる。このような構成により、ソース電極間抵抗ＲＳＳ（ｏｎ）を低減することが可能となる。また、実施の形態２と同様に、チップの周囲に全てのパッドを配置できるので、実装基板側の配線を、チップの外側に配置することができ、単層配線を用いたレイアウトが容易である。
【０１０６】
また、図１９、図２０のＭＯＳ２においても、図１０のＭＯＳ２と同様に、２つのソースパッドＳ２の間に３つめのソースパッドＳ３を配置しても良い。この場合、実装基板には、複数のソースパッドＳ３を接続するための配線を、ＭＯＳ２の長手方向に沿って１本配置すればよいため、図５、６と同様、単層配線を用いたレイアウトが容易である。
【０１０７】
実施例．
実施の形態２に係る半導体装置１０Ａの実施例について説明する。図２１に、チップを２分割し、それぞれの領域をＭＯＳ１、ＭＯＳ２とした比較例を示す。チップサイズは、いずれもｘ（幅）１．８ｍｍ×ｙ（長さ）２．７ｍｍであるものとする。
【０１０８】
実施の形態２のように、ＭＯＳ１を２つに分割して、その間にＭＯＳ２を配置する場合、無効領域の増加により、有効セル面積は図２１に示す比較例よりも約８．８％小さくなる。しかしながら、シミュレーション結果によると、ソース電極間抵抗ＲＳＳ（ｏｎ）は、図２１に示す例よりも半導体装置１０Ａの場合のほうが４．３％低減できる。
【０１０９】
本実施の形態を適用することで、ＭＯＳの有効セル面積自体は減少するものの、有効セル面積当たりの規格化オン抵抗は、４．９％改善することとなる。このため、リチウムイオンバッテリー保護用の１チップデュアル型ＭＯＳＦＥＴとして最も重要な性能指標であるソース電極間抵抗ＲＳＳ（ｏｎ）を低減できる。
【０１１０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１１１】
１０  半導体装置
１１  チップ
１１ａ  第１領域
１１ｂ  第２領域
１１ｃ  第３領域
１２  ゲート配線
１２ａ  第１ゲート配線
１２ｂ  第２ゲート配線
１２ｃ  ＥＱＲ配線
１３ａ  第１ソース電極
１３ｂ  第２ソース電極
１４  半導体基板
１５  エピタキシャル層
１６  第２導電型拡散層
１７  第１導電型拡散層
１８  ドレイン電極
１９  縦型トランジスタ構造
２０  周辺酸化膜
２１  ゲート電極
Ｇ１  ゲートパッド
Ｇ２  ゲートパッド
Ｓ１  ソースパッド
Ｓ２  ソースパッド
ＲＳＳ（ｏｎ）  ソース電極間抵抗
Ｒ（Ａｌ）  Ａｌ拡がり抵抗
Ｒ（ｃｈｉｐ）  チップ抵抗
Ｒ（ｂａｃｋ−ｍｅｔａｌ）  裏面抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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