(57)【特許請求の範囲】
【請求項１】
入力電源の高電位側に一端が接続されたインダクタと、該インダクタの他端と前記入力電源の低電位側との間に接続されたスイッチング素子と、整流素子を介して前記インダクタの他端と接続された出力端子と、該出力端子に接続された出力コンデンサを有する昇圧型スイッチング電源であって、
前記出力端子の電圧を検出する出力電圧検出回路と、第１の基準電圧および該第１の基準電圧より高電圧の第２の基準電圧と、前記スイッチング素子に流れる電流を検出する電流検出回路と、基準電流信号と、をさらに有し、
前記出力電圧検出回路の出力が前記第２の基準電圧以上となるか前記電流検出回路の出力が前記基準電流信号以上になると前記スイッチング素子をオフし、前記出力電圧検出回路の出力が前記第１の基準電圧以下になると前記スイッチング素子をオンし、前記電流検出回路の出力が前記基準電流以上になると前記スイッチング素子のオフを所定時間継続し、前記所定時間が前記入力電源の高電位側と前記出力端子との電圧差に応じて変化することを特徴とする昇圧型スイッチング電源。
【請求項２】
前記電流検出回路は抵抗もしくはトランスによって前記スイッチング素子に流れる電流を電圧信号に変換して前記電流検出回路の前記出力となし、前記基準電流信号が基準電流に相当する電圧信号であることを特徴とする請求項１に記載の昇圧型スイッチング電源。
【請求項３】
前記出力電圧検出回路の出力と、前記第１の基準電圧および前記第２の基準電圧との比較をヒステリシスコンパレータにより行うことを特徴とする請求項１または２に記載の昇圧型スイッチング電源。
【請求項４】
前記所定時間は、前記入力電源の高電位側電位から前記出力端子の電位を差し引いた値に応じた電流を出力する電圧電流変換回路と、該電圧電流変換回路の出力電流および電流源からの電流により充電されるコンデンサと、該コンデンサの電圧が入力される閾値素子を有する遅延回路により決定されることを特徴とする請求項１ないし３のいずれか１項に記載の昇圧型スイッチング電源。
【請求項５】
前記入力電源の高電位側電位より前記出力端子の電位が高いと前記電圧電流変換回路の出力電流がゼロとなることを特徴とする請求項４に記載の昇圧型スイッチング電源。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、エラーアンプ（誤差増幅器）を使わずに、出力電圧の検出値と基準電圧との比較結果より直接スイッチング素子のオンオフを定める昇圧型スイッチング電源に関する。
【背景技術】
【０００２】
従来のスイッチング電源は、出力電圧の検出値と基準電圧の差をエラーアンプで増幅してエラー信号を生成し、このエラー信号によりスイッチング素子のオンオフを制御するものが主流となっている。エラーアンプを用いた従来の昇圧型スイッチング電源の構成例を図４に示す。
【０００３】
図４に示す昇圧型スイッチング電源は、分圧抵抗Ｒ１，Ｒ２（その抵抗値もＲ１，Ｒ２で表す）、エラーアンプＥｒｒＡｍｐ、コンパレータＣｏｍｐ１、ＲＳフリップフロップＦＦ１、発振回路ＯＳＣ、ドライブ回路Ｄｒｖ、インダクタＬ、ＮチャネルＭＯＳトランジスタからなるスイッチング素子Ｍｓｗ、電流検出回路Ｉｄｅｔ、ダイオードＤ、および出力コンデンサＣｏｕtを有している。出力電圧Ｖｏｕｔは出力コンデンサＣｏｕtの両端電圧であり、分圧抵抗Ｒ１，Ｒ２により分圧されて出力電圧Ｖｏｕｔの検出値（フィードバック電圧）Ｖｆbを与える。エラーアンプＥｒｒＡｍｐは検出値（フィードバック電圧）Ｖｆbと基準電圧Ｖｒｅｆの差を増幅してエラー信号Ｖｅを出力する。コンパレータＣｏｍｐ１は、エラー信号Ｖｅとスイッチング素子Ｍｓｗに流れる電流値を表わす電流検出回路Ｉｄｅｔの出力電圧Ｖｓｗiとを比較し、電流検出回路Ｉｄｅｔの出力電圧Ｖｉｄｅｔがエラー信号Ｖｅに達したら（Ｖｉｄｅｔ≧Ｖｅとなったら）、ＲＳフリップフロップＦＦ１をリセットする。一方、発振回路ＯＳＣは一定周期のセットパルスをＲＳフリップフロップＦＦ１に与える。ＲＳフリップフロップＦＦ１は、ドライブ回路Ｄｒｖを介して、セットされているとオン、リセットされているとオフとなるようスイッチング素子Ｍｓｗのオンオフを制御する。
【０００４】
スイッチング素子Ｍｓｗはオンすると、インダクタＬを入力電圧Ｖｉｎ（入力電源の高電位側電位）と基準電位ＧＮＤ（入力電源の低電位側電位）間に接続させてインダクタＬに流れる電流を増加させる。スイッチング素子ＭｓｗがオフするとインダクタＬに流れる電流はダイオードＤに転流し、出力コンデンサＣｏｕtを充電する。インダクタＬの電流がダイオード電流に流れているとき、インダクタＬに流れる電流は減少する。次にスイッチング素子Ｍｓｗがオンすると、インダクタＬの電流はダイオードＤからスイッチング素子Ｍｓｗに転流する。
【０００５】
スイッチング電源の動作としては、スイッチング素子ＭｓｗがオンしているときはインダクタＬに流れる電流が増加してインダクタＬにエネルギが蓄えられ、スイッチング素子Ｍｓｗに流れる電流がエラー信号Ｖｅに相当する値になったらスイッチング素子ＭｓｗがオフしてインダクタＬに蓄えられたエネルギが出力コンデンサＣｏｕtに放出される、という動作が発振回路ＯＳＣの周期毎に繰り返されて、出力電圧Ｖｏｕtが基準電圧Ｖｒｅfによって指示される電圧に制御されることになる。
【０００６】
エラーアンプＥｒｒＡｍｐは、出力電圧Ｖｏｕｔの検出値（分圧値）Ｖｆbが基準電圧Ｖｒｅｆより大きいとエラー信号Ｖｅを低下させてスイッチング素子Ｍｓｗのオン時間を短くし、Ｖｆbが基準電圧Ｖｒｅｆより小さいとエラー信号Ｖｅを上昇させてスイッチング素子Ｍｓｗのオン時間を長くする負帰還制御を行うための機能素子であり、この負帰還制御により出力電圧ＶｏｕtをＶｏｕｔ＝Ｖｒｅｆ×（Ｒ１＋Ｒ２）／Ｒ２に制御する。ここで、この負帰還制御が安定して行われるようにするためには、エラーアンプＥｒｒＡｍｐの位相補償を適切に行う必要がある。
【０００７】
しかしながら、エラーアンプＥｒｒＡｍｐに位相補償を施すと応答性が悪くなり、負荷等の急激な変化に対しては応答が遅れてしまうという問題がある。また、位相補償回路や発振回路ＯＳＣなどが必要で、スイッチング電源の制御回路が複雑になるという問題もある。
【０００８】
これに対し、ヒステリシス制御もしくはリップル制御と呼ばれる制御方式が提案されている（例えば、特許文献１〜３を参照。）。
ヒステリシス制御による従来のスイッチング電源の構成を図５に示す。図５は、降圧型のスイッチング電源であり、分圧抵抗Ｒ１，Ｒ２、コンパレータＣｏｍｐ２およびＣｏｍｐ３、ＲＳフリップフロップＦＦ２、発振回路ＯＳＣ、ドライブ回路Ｄｒｖ、インダクタＬ、ＮチャネルＭＯＳトランジスタからなるスイッチング素子Ｍｓｗ、ダイオードＤ、および出力コンデンサＣｏｕtを有している。出力電圧Ｖｏｕｔは出力コンデンサＣｏｕtの両端電圧であり、分圧抵抗Ｒ１，Ｒ２により分圧されて出力電圧Ｖｏｕｔの検出値（フィードバック電圧）Ｖｆbを与える。コンパレータＣｏｍｐ２，Ｃｏｍｐ３は出力電圧Ｖｏｕｔの検出値Ｖｆbをそれぞれ基準電圧Ｖｒｅｆ１０，Ｖｒｅｆ２０（Ｖｒｅｆ１０＜Ｖｒｅｆ２０）と比較し、出力電圧Ｖｏｕｔの検出値Ｖｆbが基準電圧Ｖｒｅｆ１０以下となるとコンパレータＣｏｍｐ２がＲＳフリップフロップＦＦ２をセットし、出力電圧Ｖｏｕｔの検出値Ｖｆbが基準電圧Ｖｒｅｆ２０以上となるとコンパレータＣｏｍｐ３がＲＳフリップフロップＦＦ２をリセットする。ＲＳフリップフロップＦＦ２は、ドライブ回路Ｄｒｖを介して、セットされているとオン、リセットされているとオフとなるようスイッチング素子Ｍｓｗのオンオフを制御する。
【０００９】
スイッチング電源の動作としては、スイッチング素子Ｍｓｗがオンしているときは入力電圧ＶｉｎからインダクタＬを介して負荷に電流が供給されるとともにインダクタＬに流れる電流が増加してインダクタＬにエネルギが蓄えられ、スイッチング素子ＭｓｗオフするとインダクタＬに流れる電流が転流して基準電位（ＧＮＤ：入力電源の低電位側電位）、入力電圧Ｖｉｎからではなく基準電位（ＧＮＤ）からインダクタＬに電流が流れるようになり、インダクタＬに流れる電流、すなわちインダクタＬのエネルギが減少する。以上の動作が繰り返されることにより、出力電圧Ｖｏｕtが基準電圧Ｖｒｅf１０，Ｖｒｅｆ２０によって指示される電圧に制御されることによりになる。すなわち、出力電圧Ｖｏｕtは、Ｖｒｅｆ１０×（Ｒ１＋Ｒ２）／Ｒ２とＶｒｅｆ２０×（Ｒ１＋Ｒ２）／Ｒ２の間を上下するリップル波形となる（リップル制御という名前はこれに由来する。）。
【００１０】
この方式は、位相補償が絡まないので高速応答可能であり、また、発振回路も不要となるので、制御回路の簡素化も計ることができる。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００６−１４５５９号公報
【特許文献２】特開２００７−１５９３９５号公報
【特許文献３】特開２０１１−２０５７４３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、特許文献で開示されているヒステリシス制御方式のスイッチング電源はいずれも降圧型であり、昇圧型のものはない。これは、スイッチング素子をオフさせるタイミングを簡単に決められるか、そうではないかに起因すると考えられる。すなわち、スイッチング素子がオンしているオン期間での出力電圧を考えると、降圧型スイッチング電源ではインダクタＬを介して入力電圧と出力端子が接続されて出力電圧が上昇するため、図５に示す回路によりスイッチング素子をオフさせるタイミングを容易に決めることができるのに対し、昇圧型スイッチング電源では、インダクタＬに流れる電流がスイッチング素子Ｍｓｗに流れて出力端子へは流れないため出力電圧が上昇せず、このままではスイッチング素子をオフさせるタイミングを決めることができないからである。
【００１３】
本発明は、上記の課題を解決し、ヒステリシス制御方式の昇圧型スイッチング電源を提供することを目的とする。
【課題を解決するための手段】
【００１４】
そこで、上記課題を解決するために、請求項１に係る発明は、入力電源の高電位側に一端が接続されたインダクタと、該インダクタの他端と前記入力電源の低電位側との間に接続されたスイッチング素子と、整流素子を介して前記インダクタの他端と接続された出力端子と、該出力端子に接続された出力コンデンサを有する昇圧型スイッチング電源であって、前記出力端子の電圧を検出する出力電圧検出回路と、第１の基準電圧および該第１の基準電圧より高電圧の第２の基準電圧と、前記スイッチング素子に流れる電流を検出する電流検出回路と、基準電流信号と、をさらに有し、前記出力電圧検出回路の出力が前記第２の基準電圧以上となるか前記電流検出回路の出力が前記基準電流信号以上になると前記スイッチング素子をオフし、前記出力電圧検出回路の出力が前記第１の基準電圧以下になると前記スイッチング素子をオンし、前記電流検出回路の出力が前記基準電流以上になると前記スイッチング素子のオフを所定時間継続し、前記所定時間が前記入力電源の高電位側と前記出力端子との電圧差に応じて変化することを特徴とする。
【００１５】
請求項２に係る発明は、請求項１に係る発明において、前記電流検出回路は抵抗もしくはトランスによって前記スイッチング素子に流れる電流を電圧信号に変換して前記電流検出回路の前記出力となし、前記基準電流信号が基準電流に相当する電圧信号であることを特徴とする。
【００１６】
請求項３に係る発明は、請求項１または２に係る発明において、前記出力電圧検出回路の出力と、前記第１の基準電圧および前記第２の基準電圧との比較をヒステリシスコンパレータにより行うことを特徴とする。
請求項４に係る発明は、請求項１ないし３のいずれか１項に係る発明において、前記所定時間は、前記入力電源の高電位側電位から前記出力端子の電位を差し引いた値に応じた電流を出力する電圧電流変換回路と、該電圧電流変換回路の出力電流および電流源からの電流により充電されるコンデンサと、該コンデンサの電圧が入力される閾値素子を有する遅延回路により決定されることを特徴とする。
【００１７】
請求項５に係る発明は、請求項４に係る発明において、前記入力電源の高電位側電位より前記出力端子の電位が高いと前記電圧電流変換回路の出力電流がゼロとなることを特徴とする。
【発明の効果】
【００１８】
この発明の昇圧型スイッチング電源は、出力電圧検出回路の出力が第２の基準電圧以上となるかスイッチング素子に流れる電流を検出する電流検出回路の出力が基準電流信号以上になると前記スイッチング素子をオフするようにすることにより、ヒステリシス制御方式の昇圧型スイッチング電源を提供することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明に係るヒステリシス制御方式の昇圧型スイッチング電源の構成例を示す図である。
【図２】図１に示すステリシス制御方式の昇圧型スイッチング電源の動作を説明するためのタイミングチャートである。
【図３】遅延回路の構成例を示す図である。
【図４】従来の昇圧型スイッチング電源の構成を説明するための図である。
【図５】従来のヒステリシス制御方式の降圧型スイッチング電源の構成を説明するための図である。
【発明を実施するための形態】
【００２０】
以下、本発明を実施するための形態について、図面を参照して詳細に説明する。
図１に、本発明に係る昇圧型スイッチング電源の実施の形態を示す。図４と同じ部位には同じ符号を付して、詳細な説明は省略する。
【００２１】
図１に示す昇圧型スイッチング電源は、分圧抵抗Ｒ１，Ｒ２、ヒステリシスコンパレータＨｙｓｃｏｍｐ、オア（ＯＲ）ゲートＯＲ１、ドライブ回路Ｄｒｖ、インダクタＬ、ＮチャネルＭＯＳトランジスタからなるスイッチング素子Ｍｓｗ、電流検出回路Ｉｄｅｔ、コンパレータＣｏｍｐ４、遅延回路Ｆｄｌｙ、ダイオードＤ、および出力コンデンサＣｏｕtを有している。ダイオードＤと出力コンデンサＣｏｕtの接続点が出力端子に相当する。分圧抵抗Ｒ１，Ｒ２からなる分圧回路は、出力端子の電圧Ｖｏｕｔを検出する出力電圧検出回路を構成している。電流検出回路Ｉｄｅｔは、抵抗やカレントトランス，もしくは昇圧型スイッチング電源をトランスを使った絶縁型の方式で構成するときの補助巻線などで構成することができる。出力電圧Ｖｏｕｔは出力コンデンサＣｏｕtの両端電圧であり、分圧抵抗Ｒ１，Ｒ２により分圧されて出力電圧Ｖｏｕｔの検出値（フィードバック電圧）Ｖｆbを与える。ヒステリシスコンパレータＨｙｓｃｏｍｐは、検出値（フィードバック電圧）Ｖｆbと基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２（Ｖｒｅｆ１＜Ｖｒｅｆ２）と比較し、Ｖｒｅｆ２≦Ｖｆｂとなると出力をＨ（Ｈｉｇｈ）レベルとし、Ｖｒｅｆ１≧Ｖｆｂとなると出力をＬ（Ｌｏｗ）レベルにする。オアゲートＯＲ１の一方の入力端子にはヒステリシスコンパレータＨｙｓｃｏｍｐの出力が接続され、他方の入力端子には遅延回路Ｆｄｌｙの出力が接続されている。オアゲートＯＲ１の出力はドライブ回路Ｄｒｖにより増幅されてスイッチング素子Ｍｓｗのゲート端子に接続されている。この構成により、オアゲートＯＲ１の出力がＨレベルであればオン、Ｌレベルであればオフとなるようスイッチング素子Ｍｓｗのオンオフを制御する。
【００２２】
電流検出回路Ｉｄｅｔはスイッチング素子Ｍｓｗに流れる電流を検出してその大きさを表す信号Ｖｉｄｅｔを出力する電流検出回路であり、例えば抵抗やトランスなどで構成することができる。コンパレータＣｏｍｐ４は電流検出回路Ｉｄｅｔの出力信号Ｖｉｄｅｔを基準電流信号Ｖｌｉｍと比較する。基準電流信号Ｖｌｉｍは、スイッチング素子Ｍｓｗに流れる電流の許容値（ここまで流れたらスイッチング素子Ｍｓｗをオフさせる値）ＩＬｌｉｍに相当する電圧信号である。コンパレータＣｏｍｐ４の出力は遅延回路Ｆｄｌｙに入力される。遅延回路Ｆｄｌｙは、入力の立下りに対しては遅延を与えて自身の出力とするとともに、入力の立ち上がりは遅延させずに自身の出力とする回路である。
【００２３】
次に、この昇圧型スイッチング電源の動作を説明する。出力電圧Ｖｏｕｔの検出値ＶｆbはＶｆｂ＝Ｖｏｕｔ×Ｒ２／（Ｒ１＋Ｒ２）であり、上述のようにＶｒｅｆ２≦Ｖｆｂとなると、すなわちＶｒｅｆ２×（Ｒ１＋Ｒ２）／Ｒ２≦ＶｏｕｔとなるとヒステリシスコンパレータＨｙｓｃｏｍｐの出力がＨレベルとなり、これによりオアゲートＯＲ１の出力がＬレベルとなってスイッチング素子Ｍｓｗがオフ（遮断）する。
【００２４】
一方、上述のようにＶｒｅｆ１≧Ｖｆｂとなると、すなわちＶｒｅｆ１×（Ｒ１＋Ｒ２）／Ｒ２≧Ｖｏｕｔとなると、ヒステリシスコンパレータＨｙｓｃｏｍｐの出力がＬレベルとなり、これによりオアゲートＯＲ１の出力がＨレベルとなってスイッチング素子Ｍｓｗがオン（導通）する。また、Ｖｒｅｆ２≧Ｖｆｂであっても、Ｖｉｄｅｔ≧Ｖｌｉｍとなると、すなわちスイッチング素子Ｍｓｗに流れる電流が基準電流信号Ｖｌｉｍに相当する電流ＩＬｌｉｍに達するとコンパレータＣｏｍｐ４の出力がＨレベルになり、このＨレベルの信号は遅延回路Ｆｄｌｙにより遅延されずに直ちにオアゲートＯＲ１に伝達され、これによりオアゲートＯＲ１の出力がＬレベルとなってスイッチング素子Ｍｓｗがオフ（遮断）する。スイッチング素子ＭｓｗがオフするとＶｉｄｅｔ＝０となってコンパレータＣｏｍｐ４の出力がＨレベルからＬレベルに立ち下がる。上述のように、この立下りは遅延回路Ｆｄｌｙによって所定期間遅延されてオアゲートＯＲ１に伝達される。遅延されたＬレベルの信号がオアゲートＯＲ１に伝達されると、オアゲートＯＲ１の出力がＨレベルとなってスイッチング素子Ｍｓｗがオンする。すなわち、Ｖｉｄｅｔ≧Ｖｌｉｍという条件が成立すると、スイッチング素子Ｍｓｗは遅延回路Ｆｄｌｙによって定まる所定期間だけオフする。
【００２５】
図２にこの昇圧型スイッチング電源の動作を説明するためのタイミングチャートを示す。図２の上側の図は昇圧型スイッチング電源の出力電圧Ｖｏｕｔに関するタイミングチャートであり、下側の図はインダクタＬに流れる電流ＩＬに関するタイミングチャートである。横軸は、いずれも時刻ｔである。また、図中のαは、電流検出回路Ｉｄｅｔの入力であるＩＬと出力電圧Ｖｉｄｅｔとの関係を示す変換係数であり、ＩＬ＝αＶｉｄｅｔとなる。そしてＩＬｌｉｍは基準電流信号Ｖｌｉｍに相当する電流値である。
【００２６】
図２において、ｔ１≦ｔ＜ｔ２の期間は、Ｖｒｅｆ２＞Ｖｆｂ、すなわちＶｒｅｆ２×（Ｒ１＋Ｒ２）／Ｒ２＞Ｖｏｕｔとなっている期間である。Ｖｒｅｆ２＞Ｖｆｂであることから、ヒステリシスコンパレータＨｙｓｃｏｍｐの出力がＬレベルとなっていて、オアゲートＯＲ１の出力、すなわちスイッチング素子Ｍｓｗのオンオフは遅延回路Ｆｄｌｙの出力によって決まっている。この期間においては、電流ＩＬがＩＬｌｉｍに達すると（電圧ＶｉｄｅｔがＶｌｉｍに達すると）遅延回路Ｆｄｌｙの出力が直ちにＨレベルとなり、スイッチング素子Ｍｓｗがオフする。そして、遅延回路Ｆｄｌｙにより定められる遅延時間が経過すると遅延回路Ｆｄｌｙの出力がＬレベルとなり、スイッチング素子Ｍｓｗが再びオンする。ここで、遅延回路Ｆｄｌｙにより定められる遅延時間は、ＩＬｌｉｍに達した電流ＩＬがゼロとなる長さに設定されていて、昇圧型スイッチング電源が臨界動作をするようになっている。
【００２７】
なお、スイッチング素子ＭｓｗがオンするとインダクタＬから出力コンデンサＣｏｕｔへの電流供給がなくなるとともに、出力コンデンサＣｏｕｔから図示しない負荷に負過電流が流れるので、出力電圧Ｖｏｕｔは低下し、スイッチング素子ＭｓｗがオフするとインダクタＬから出力コンデンサＣｏｕｔへ電流が供給されるので出力電圧Ｖｏｕｔは上昇する。
【００２８】
時刻ｔ２で電圧Ｖｆｂが基準電圧Ｖｒｅｆ２に達すると、上述のようにヒステリシスコンパレータＨｙｓｃｏｍｐの出力がＨレベルとなり、これによりオアゲートＯＲ１の出力がＬレベルとなってスイッチング素子Ｍｓｗがオフする。ヒステリシスコンパレータＨｙｓｃｏｍｐの出力がＨレベルであると、遅延回路Ｆｄｌｙの出力に関係なくスイッチング素子Ｍｓｗがオフし、この状態は電圧Ｖｆｂが基準電圧Ｖｒｅｆ１に達するまで続く。
【００２９】
時刻ｔ３で電圧Ｖｆｂが基準電圧Ｖｒｅｆ１に達すると、上述のようにヒステリシスコンパレータＨｙｓｃｏｍｐの出力がＬレベルとなり、これによりオアゲートＯＲ１の出力がＨレベルとなってスイッチング素子Ｍｓｗがオンする。以降、時刻ｔ４までの動作は、ｔ１≦ｔ＜ｔ２の期間の動作と同じである。
【００３０】
なお、図２に示すタイミングチャートは、スイッチング素子Ｍｓｗのオンオフを主に遅延回路Ｆｄｌｙによって決められている場合の例を示すものであるが、これに限定するわけではない。図２のものに対し、基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２の差を小さくしたり、基準電流信号Ｖｌｉｍをより大きいものにしたりすると、スイッチング素子Ｍｓｗのオンオフが主にヒステリシスコンパレータＨｙｓｃｏｍｐによって定められるようになる。
【００３１】
遅延回路Ｆｄｌｙにより定められる遅延時間は、構成を簡単にするために入力電圧Ｖｉｎや出力電圧Ｖｏｕｔには無関係に一定時間としてもよいが、ＩＬｌｉｍに達した電流ＩＬが遅延時間経過後に常にゼロとなるように、入力電圧Ｖｉｎや出力電圧Ｖｏｕｔにより遅延時間を変化させると、スイッチング素子Ｍｓｗをゼロ電流スイッチングでオンさせることができる。これは、スイッチング素子Ｍｓｗがオフしているときの電流ＩＬの変化率ｄＩＬ／ｄｔはｄＩＬ／ｄｔ＝（Ｖｉｎ−Ｖｏｕｔ）／Ｌとなり、ＩＬｌｉｍに達した電流がゼロになるまでの時間はＩＬｌｉｍ×Ｌ／（Ｖｏｕｔ−Ｖｉｎ）となり、いずれも入力電圧Ｖｉｎや出力電圧Ｖｏｕｔによって変動するからである。また、臨界動作を目指すものではなくても、広範囲の入力電圧Ｖｉｎや出力電圧Ｖｏｕｔで使用する場合には、入力電圧Ｖｉｎや出力電圧Ｖｏｕｔに応じて遅延回路Ｆｄｌｙの遅延時間を変化させるようにしてもよい。これを実現する遅延回路Ｆｄｌｙの構成例を図３に示す。
【００３２】
図３に示す遅延回路Ｆｄｌｙは、電圧電流変換回路１０、スイッチ素子として機能するＮチャネルＭＯＳトランジスタＭｄ、定電流源Ｉｏｆｆ（その定電流値もＩｏｆｆとする）、コンデンサＣｄ、および閾値素子として機能するインバータＩｎｖ（その閾値をＶｔｈとする）を有している。電圧電流変換回路１０には、昇圧型スイッチング電源の入力電圧Ｖｉｎおよび出力電圧Ｖｏｕｔ（もしくは、分圧回路などによるこれらの検出値）が入力されて、Ｖｏｕｔ＞Ｖｉｎのときはｇｍ（Ｖｏｕｔ−Ｖｉｎ）の電流を出力（吐き出し）し、Ｖｏｕｔ≦Ｖｉｎのときは何も出力しない回路である。なお、ｇｍは電圧電流変換の変換係数となる定数である。
【００３３】
ＮチャネルＭＯＳトランジスタＭｄがオフしているときのコンデンサＣｄは、
Ｖｏｕｔ＞ＶｉｎであればＩｏｆｆ＋ｇｍ（Ｖｏｕｔ−Ｖｉｎ）の電流で充電され、Ｖｏｕｔ≦ＶｉｎであればＩｏｆｆの電流で充電される。すなわち、昇圧型スイッチング電源が定常状態になっているときは、Ｖｏｕｔ＞ＶｉｎなのでＩｏｆｆ＋ｇｍ（Ｖｏｕｔ−Ｖｉｎ）の電流で充電され、起動時などＶｏｕｔ≦ＶｉｎであるときはＩｏｆｆの電流で充電される。
【００３４】
遅延回路Ｆｄｌｙの動作は以下のとおりである。遅延回路Ｆｄｌｙの入力信号である信号ｉｎがＨレベルになると、ＮチャネルＭＯＳトランジスタＭｄがオン（導通）してコンデンサＣｄの電荷が放電されてコンデンサＣｄの電圧Ｖｄは０となり、遅延回路Ｆｄｌｙの出力信号であるインバータＩｎｖの出力はＨレベルとなる。コンデンサＣｄの放電はほぼ瞬間的に行われるので、Ｈレベルを伝えるときの遅延回路Ｆｄｌｙの遅延はほぼ０である。
【００３５】
次に、入力信号ｉｎがＬレベルになると、ＮチャネルＭＯＳトランジスタＭｄがオフし、コンデンサＣｄがＩｏｆｆ＋ｇｍ（Ｖｏｕｔ−Ｖｉｎ）もしくはＩｏｆｆの電流で充電されるようになって電圧Ｖｄが上昇する。そして電圧ＶｄがインバータＩｎｖの閾値Ｖｔｈに達するとインバータＩｎｖの出力がＬレベルとなる。すなわち、Ｌレベルを伝えるときの遅延回路Ｆｄｌｙの遅延は、コンデンサＣｄが０からＶｔｈに達するまでの時間（＝Ｖｔｈ／（Ｉｏｆｆ＋ｇｍ（Ｖｏｕｔ−Ｖｉｎ））となる。この場合、Ｖｏｕｔ＞Ｖｉｎであれば（Ｖｏｕｔ−Ｖｉｎ）が大きいほど遅延時間が短くなる。また、Ｖｏｕｔ≦Ｖｉｎであれば、Ｉｏｆｆで決まる最長の遅延時間（＝Ｖｔｈ／Ｉｏｆｆ）となる。
【００３６】
以上の動作により、この遅延回路Ｆｄｌｙは、上述のＩＬｌｉｍに達した電流がゼロになるまでの時間ＩＬｌｉｍ×Ｌ／（Ｖｉｎ−Ｖｏｕｔ）に近い遅延時間を与えることができる。
【符号の説明】
【００３７】
１０  電圧電流変換回路
Ｃｏｍｐ１〜Ｃｏｍｐ４  コンパレータ
Ｃｏｕｔ  出力コンデンサ
Ｄ  ダイオード
Ｄｒｖ  ドライブ回路
ＥｒｒＡｍｐ  エラーアンプ（誤差増幅器）
Ｆｄｌｙ  遅延回路
ＦＦ１，ＦＦ２  ＲＳフリップフロップ
Ｈｙｓｃｏｍｐ  ヒステリシスコンパレータ
Ｉｄｅｔ  電流検出回路
Ｉｏｆｆ  定電流源もしくはその電流値
Ｌ  インダクタ
Ｍｄ  ＮチャネルＭＯＳトランジスタ（スイッチ素子）
Ｍｓｗ  スイッチング素子（ＮチャネルＭＯＳトランジスタ）
ＯＲ１  オアゲート
ＯＳＣ  発振回路
Ｒ１，Ｒ２  分圧抵抗もしくはその抵抗値
Ｖｉｎ  入力電圧
Ｖｌｉｍ  基準電流信号
Ｖｏｕｔ  出力電圧
Ｖｒｅｆ１，Ｖｒｅｆ２  基準電圧源もしくはその基準電圧値
【図１】
0005974563.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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