(57)【特許請求の範囲】
【請求項１】
入力電圧から出力電圧を生成するための出力段を形成するスイッチ素子と、
前記スイッチ素子のオン／オフ制御を行う制御回路と、
前記スイッチ素子に生じる降下電圧を監視して過電流保護信号を生成する過電流保護回路と、
を有するスイッチング電源装置であって、
前記過電流保護回路は、
抵抗値の異なる第１抵抗と第２抵抗を含む抵抗部と、
第１抵抗の第１端に現れる第１電圧と第２抵抗の第１端に現れる第２電圧とを比較して前記過電流保護信号を生成する比較部と、
第１抵抗の第２端と第２抵抗の第２端との間に前記降下電圧を印加する入力部と、
電流値の等しい第１電流及び第２電流を生成して第１抵抗及び第２抵抗に各々供給する電流生成部と、
を有し、
前記電流生成部は、
第１抵抗及び第２抵抗と同一の温度特性を有しており、温度特性のフラットな第１基準電圧を電圧／電流変換して第１基準電流を生成する第３抵抗と；
前記スイッチ素子と同一の温度特性を有しており、第１基準電流を電流／電圧変換して第２基準電圧を生成する第４抵抗と；
負の温度特性を有しており、第２基準電圧を電圧／電流変換して第２基準電流を生成する第５抵抗と；
第２基準電流をミラーして第１電流及び第２電流を生成するカレントミラーと；
を含む、
ことを特徴とするスイッチング電源装置。
【請求項２】
第５抵抗は、Ｐ型ポリシリコン抵抗またはジャンパー抵抗であることを特徴とする請求項１に記載のスイッチング電源装置。
【請求項３】
第１抵抗、第２抵抗、及び、第３抵抗は、いずれもポリシリコン抵抗であることを特徴とする請求項２に記載のスイッチング電源装置。
【請求項４】
第４抵抗と前記スイッチ素子は、いずれもＤＭＯＳＦＥＴであることを特徴とする請求項３に記載のスイッチング電源装置。
【請求項５】
前記入力部は、第１抵抗の第２端と第２抵抗の第２端との間に前記降下電圧を分圧することなく直接印加することを特徴とする請求項４に記載のスイッチング電源装置。
【請求項６】
前記スイッチ素子として前記入力電圧の印加端と接地端との間に直列接続された出力トランジスタと同期整流トランジスタを有し、その接続ノードに現れるスイッチ電圧を平滑して前記出力電圧を生成することを特徴とする請求項１〜請求項５のいずれか一項に記載のスイッチング電源装置。
【請求項７】
前記過電流保護回路は、前記同期整流トランジスタに生じる降下電圧を監視することを特徴とする請求項６に記載のスイッチング電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、過電流保護回路及びこれを用いたスイッチング電源装置に関する。
【背景技術】
【０００２】
従来より、スイッチング電源装置には、スイッチ素子に流れる電流が所定の過電流保護値を上回ったときに、スイッチ素子のオン／オフ動作を強制的に停止させるための過電流保護信号を生成する過電流保護回路が組み込まれている。
【０００３】
なお、上記に関連する従来技術の一例としては、特許文献１や特許文献２を挙げることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−４２５９７号公報
【特許文献２】特開昭６１−５９９０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
スイッチング電源装置の安全性を鑑みた場合、過電流保護回路は、チップ温度が高いほど早めに過電流保護動作を行う構成、言い換えれば、上記した過電流保護値に負の温度特性を持たせた構成としておくことが望ましい。
【０００６】
しかしながら、過電流保護値に適切な負の温度特性を持たせるためには、過電流保護回路の回路構成に工夫を凝らす必要があった。
【０００７】
本発明は、本願の発明者らにより見出された上記の問題点に鑑み、過電流保護値に適切な負の温度特性を持たせることが可能な過電流保護回路、及び、これを用いたスイッチング電源装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記の目的を達成するために、本発明に係る過電流保護回路は、スイッチング電源装置のスイッチ素子に生じる降下電圧を監視して過電流保護信号を生成する過電流保護回路であって、前記過電流保護回路は、抵抗値の異なる第１抵抗と第２抵抗を含む抵抗部と、第１抵抗の第１端に現れる第１電圧と第２抵抗の第１端に現れる第２電圧とを比較して前記過電流保護信号を生成する比較部と、第１抵抗の第２端と第２抵抗の第２端との間に前記降下電圧を印加する入力部と、電流値の等しい第１電流及び第２電流を生成して第１抵抗及び第２抵抗に各々供給する電流生成部と、を有し、前記電流生成部は、第１抵抗及び第２抵抗と同一の温度特性を有しており、温度特性のフラットな第１基準電圧を電圧／電流変換して第１基準電流を生成する第３抵抗と；前記スイッチ素子と同一の温度特性を有しており、第１基準電流を電流／電圧変換して第２基準電圧を生成する第４抵抗と；負の温度特性を有しており、第２基準電圧を電圧／電流変換して第２基準電流を生成する第５抵抗と；第２基準電流をミラーして第１電流及び第２電流を生成するカレントミラーと；を含む構成（第１の構成）とされている。
【０００９】
なお、上記第１の構成から成る過電流保護回路において、第５抵抗は、Ｐ型ポリシリコン抵抗またはジャンパー抵抗である構成（第２の構成）にするとよい。
【００１０】
また、上記第２の構成から成る過電流保護回路において、第１抵抗、第２抵抗、及び、第３抵抗は、いずれもポリシリコン抵抗である構成（第３の構成）にするとよい。
【００１１】
また、上記第３の構成から成る過電流保護回路において、第４抵抗と前記スイッチ素子はいずれもＤＭＯＳＦＥＴ［Double-Diffused Metal Oxide Semiconductor Field Effect Transistor］である構成（第４の構成）にするとよい。
【００１２】
また、上記第４の構成から成る過電流保護回路において、前記入力部は、第１抵抗の第２端と第２抵抗の第２端との間に前記降下電圧を分圧することなく直接印加する構成（第５の構成）にするとよい。
【００１３】
また、本発明に係るスイッチング電源装置は、スイッチ素子と、前記スイッチ素子のオン／オフ制御を行う制御回路と、前記スイッチ素子に生じる降下電圧を監視して過電流保護信号を生成する上記第１〜第５いずれかの構成から成る過電流保護回路と、を有する構成（第６の構成）とされている。
【００１４】
なお、上記第６の構成から成るスイッチング電源装置は、前記スイッチ素子として入力電圧の印加端と接地端との間に直列接続された出力トランジスタと同期整流トランジスタを有し、その接続ノードに現れるスイッチ電圧を平滑して出力電圧を生成する構成（第７の構成）にするとよい。
【００１５】
また、上記第７の構成から成るスイッチング電源装置にて、前記過電流保護回路は、前記同期整流トランジスタに生じる降下電圧を監視する構成（第８の構成）にするとよい。
【発明の効果】
【００１６】
本発明によれば、過電流保護値に適切な負の温度特性を持たせることが可能な過電流保護回路、及び、これを用いたスイッチング電源装置を提供することができる。
【図面の簡単な説明】
【００１７】
【図１】スイッチング電源装置の全体構成を示す図
【図２】過電流保護動作の一例を示すタイムチャート
【図３】過電流保護回路１８の第１構成例を示す図
【図４】過電流保護回路１８の第２構成例を示す図
【発明を実施するための形態】
【００１８】
＜全体構成＞
図１はスイッチング電源装置の全体構成を示す図である。本構成例のスイッチング電源装置１は、Ｎチャネル型ＤＭＯＳ電界効果トランジスタ１１及び１２と、コイル１３と、キャパシタ１４と、抵抗１５及び１６と、制御回路１７と、過電流保護回路１８と、を有し、入力電圧ＩＮから出力電圧ＯＵＴを生成する降圧型のＤＣ／ＤＣコンバータである。
【００１９】
トランジスタ１１のドレインは、入力電圧ＩＮの印加端に接続されている。トランジスタ１１のソースは、コイル１３の第１端に接続されている。トランジスタ１１のゲートはゲート電圧ＨＧの印加端に接続されている。トランジスタ１２のドレインは、コイル１３の第１端に接続されている。トランジスタ１２のソースは、接地端に接続されている。トランジスタ１２のゲートは、ゲート電圧ＬＧの印加端に接続されている。コイル１３の第２端は、出力電圧ＯＵＴの印加端に接続されている。キャパシタ１４は、出力電圧ＯＵＴの印加端と接地端との間に接続されている。抵抗１５及び１６は、出力電圧ＯＵＴの印加端と接地端との間に接続されている。
【００２０】
トランジスタ１１及び１２は、スイッチング電源装置１の出力段を形成する一対のスイッチ素子として、入力電圧ＩＮの印加端と接地電圧ＰＧＮＤの印加端（接地端）との間に直列接続されている。トランジスタ１１は出力トランジスタに相当し、トランジスタ１２は同期整流トランジスタに相当する。トランジスタ１１及び１２を相補的（排他的）にオン／オフさせることにより、その接続ノードにはパルス状のスイッチ電圧ＳＷが生成される。このスイッチ電圧ＳＷをコイル１３とキャパシタ１４で整流／平滑することにより、出力電圧ＯＵＴが生成される。
【００２１】
なお、本明細書中で用いている「相補的（排他的）」という文言は、トランジスタ１１及び１２のオン／オフ状態が完全に逆転している場合のほか、貫通電流防止の観点からトランジスタ１１及び１２のオン／オフ遷移タイミングに所定の遅延が与えられている場合（トランジスタ１１及び１２の同時オン防止期間が設けられている場合）も含む。
【００２２】
制御回路１７は、抵抗１５及び１６の接続ノードに現れる帰還電圧ＦＢ（出力電圧ＯＵＴの分圧電圧）が目標値と一致するように、ゲート電圧ＨＧ及びＬＧを生成して、トランジスタ１１及び１２のオン／オフ制御を行う。また、制御回路１７は、過電流保護回路１８から入力される過電流保護信号Ｓ１に基づいて、トランジスタ１２に流れるスイッチ電流ＩＬが所定の過電流保護値を上回っていることを検出したときに、トランジスタ１１及び１２のオン／オフ動作を強制的に停止させる。
【００２３】
過電流保護回路１８は、トランジスタ１２（オン抵抗値：ＲＬ）がオンされているときに、トランジスタ１２のソース・ドレイン間に生じる降下電圧（ＳＷ−ＰＧＮＤ＝−ＩＬ×ＲＬ）を監視して過電流保護信号Ｓ１を生成する。
【００２４】
＜過電流保護動作＞
図２は、過電流保護動作の一例を示すタイムチャートであり、上から順に、ゲート電圧ＨＧ及びＬＧ、スイッチ電圧ＳＷ、並びに、過電流保護信号Ｓ１が描写されている。
【００２５】
トランジスタ１２のオン期間中（ゲート電圧ＬＧのハイレベル期間中）には、トランジスタ１２を介して接地端からコイル１３に向けたスイッチ電流ＩＬが流れる。従って、トランジスタ１２がオンされているときに、トランジスタ１２のソース・ドレイン間に生じる降下電圧（ＳＷ−ＰＧＮＤ）は、トランジスタ１２のオン抵抗ＲＬとスイッチ電流ＩＬとの積算値（−ＩＬ×ＲＬ）で表される。
【００２６】
すなわち、トランジスタ１２のオン抵抗ＲＬを一定値とみなせば、スイッチ電流ＩＬが大きいほど降下電圧（ＳＷ−ＰＧＮＤ）も大きくなる。従って、過電流保護回路１８において降下電圧（ＳＷ−ＰＧＮＤ）を所定の閾値電圧Ｖｔｈと比較することにより、スイッチ電流ＩＬが過電流状態であるか否かを検出することが可能となる。なお、図２の場合、スイッチ電流ＩＬが過電流状態でなければ、過電流保護信号Ｓ１はローレベル（正常状態を示す論理レベル）となり、逆に、スイッチ電流ＩＬが過電流状態であれば、過電流保護信号Ｓ１はハイレベル（過電流状態を示す論理レベル）となる。
【００２７】
＜過電流保護回路＞
［第１構成例］
図３は、過電流保護回路１８の第１構成例を示す図である。第１構成例の過電流保護回路１８は、抵抗部ａと、比較部ｂと、入力部ｃと、電流生成部ｄと、を有する。
【００２８】
抵抗部ａは、抵抗値の等しい抵抗ａ１及びａ２（抵抗値：Ｒ）を含む。抵抗ａ１及びａ２は、それぞれ、Ｎチャネル型ＤＭＯＳ電界効果トランジスタによって形成されている。トランジスタのゲートは、いずれも電源電圧の印加端に接続されている。トランジスタの直列段数は、所望の抵抗値Ｒに応じて適宜決定すればよい。
【００２９】
比較部ｂは、Ｐチャネル型ＭＯＳ電界効果トランジスタｂ１及びｂ２と、Ｎチャネル型ＭＯＳ電界効果トランジスタｂ３及びｂ４と、を含む。トランジスタｂ１及びｂ２のソースは互いに接続されている。トランジスタｂ１のドレインは、トランジスタｂ３のドレインに接続されている。トランジスタｂ２のドレインは、トランジスタｂ４のドレインに接続される一方、過電流保護信号Ｓ１の出力端にも接続されている。トランジスタｂ１のゲートは、電圧Ｖ１の印加端（抵抗ａ１の第１端）に接続されている。トランジスタｂ２のゲートは、電圧Ｖ２の印加端（抵抗ａ２の第１端）に接続されている。トランジスタｂ３及びｂ４のゲートは、いずれもトランジスタｂ３のドレインに接続されている。トランジスタｂ３及びｂ４のソースは、いずれも接地端に接続されている。上記構成から成る比較部ｂは、抵抗ａ１の第１端に現れる電圧Ｖ１と抵抗ａ２の第１端に現れる電圧Ｖ２とを比較して過電流保護信号Ｓ１を生成する。
【００３０】
入力部ｃは、Ｎチャネル型ＭＯＳ電界効果トランジスタｃ１及びｃ２と、Ｐチャネル型ＭＯＳ電界効果トランジスタｃ３及びｃ４と、抵抗ｃ５及びｃ６と、キャパシタｃ７と、を含む。トランジスタｃ１のドレインは、スイッチ電圧ＳＷの印加端に接続されている。トランジスタｃ１のゲートは、ゲート電圧ＬＧの印加端に接続されている。トランジスタｃ１のソースは、トランジスタｃ２のドレインに接続されている。トランジスタｃ２のゲートは、電源電圧の印加端に接続されている。トランジスタｃ２のソースは、接地電圧ＰＧＮＤの印加端に接続されている。トランジスタｃ３のソースは、抵抗ａ１の第２端に接続されている。トランジスタｃ３のドレインは、接地端に接続されている。トランジスタｃ３のゲートは、抵抗ｃ５を介してトランジスタｃ１及びｃ２の接続ノードに接続されている。トランジスタｃ４のソースは、抵抗ａ２の第２端に接続されている。トランジスタｃ４のドレインは、接地端に接続されている。トランジスタｃ４のゲートは、抵抗ｃ６を介して接地電圧ＰＧＮＤの印加端に接続されている。キャパシタｃ７は、トランジスタｃ３及びｃ４のゲート間に接続されている。上記構成から成る入力部ｃは、抵抗ａ１の第２端と抵抗ａ２の第２端との間に、トランジスタ１２の降下電圧（ＳＷ−ＰＧＮＤ）を１／２に分圧して印加する。なお、抵抗ｃ５及びｃ６（抵抗値：１０ｋΩ程度）とキャパシタｃ７（容量値：５〜１０ｐＦ程度）は、接地電圧ＰＧＮＤに重畳する同相ノイズ成分を除去するためのＲＣフィルタとして機能する。
【００３１】
電流生成部ｄは、Ｐチャネル型ＭＯＳ電界効果トランジスタｄ１〜ｄ４と、ｎｐｎ型バイポーラトランジスタｄ５と、抵抗ｄ６と、オペアンプｄ７と、を含む。トランジスタｄ１〜ｄ４のソースは、いずれも電源電圧の印加端に接続されている。トランジスタｄ１〜ｄ４のゲートは、いずれもトランジスタｄ１のドレインに接続されている。トランジスタｄ１のドレインは、トランジスタｄ５のコレクタに接続されている。トランジスタｄ２のドレインは、電圧Ｖ１の印加端（抵抗ａ１の第１端）に接続されている。トランジスタｄ３のドレインは、トランジスタｂ１及びｂ２のソースに接続されている。トランジスタｄ４のドレインは、電圧Ｖ２の印加端（抵抗ａ２の第１端）に接続されている。トランジスタｄ５のエミッタは、抵抗ｄ６の第１端に接続されている。抵抗ｄ６の第２端は、接地端に接続されている。トランジスタｄ５のベースは、オペアンプｄ７の出力端に接続されている。オペアンプｄ７の非反転入力端（＋）は、温度特性のフラットなバンドギャップ基準電圧ＢＧの印加端に接続されている。オペアンプｄ７の反転入力端（−）は、抵抗ｄ６の第１端に接続されている。上記構成から成る電流生成部ｄは、電流値の異なる電流Ｉ１及びＩ２（電流値：２×Ｉ及びＩ）を生成して抵抗ａ１及びａ２に各々供給する。
【００３２】
上記構成から成る過電流保護回路１８の動作について詳細に説明する。入力部ｃでは、トランジスタ１２のオン期間中（ゲート電圧ＬＧのハイレベル期間中）にトランジスタｃ１がオンとなる。一方、トランジスタｃ２は常にオンとされている。従って、トランジスタｃ１及びｃ２のオン抵抗値が等しい場合、トランジスタｃ１及びｃ２の接続ノードに現れるセンス電圧ＳＥＮは、次の（１−１）式で表される。なお、トランジスタｃ１及びｃ２には、両方が同時にオンしても大電流が流れないように、ある程度大きな抵抗値を持たせておくことが望ましい。
ＳＥＮ＝｛（ＳＷ−ＰＧＮＤ）／２｝＋ＰＧＮＤ
＝｛（−ＩＬ×ＲＬ）／２｝＋ＰＧＮＤ  …  （１−１）
【００３３】
一方、トランジスタ１２のオフ期間中（ゲート電圧ＬＧのローレベル期間中）には、トランジスタｃ１がオフとなる。従って、センス電圧ＳＥＮは、トランジスタｃ２を介して接地電圧ＰＧＮＤと一致する。
【００３４】
また、トランジスタｃ３及びｃ４は、各々のゲート・ソース間電圧Ｖｇｓが一致するように、各々に流れる電流Ｉ１及びＩ２の比率に応じて素子サイズに差が付けられている。具体的には、電流Ｉ１が電流Ｉ２の２倍の電流値であることから、トランジスタｃ３がトランジスタｃ４の２倍の素子サイズに設計されている。
【００３５】
従って、トランジスタ１２のオン期間中に生成される電圧Ｖ１及びＶ２は、次の（１−２）式及び（１−３）式で表される。
Ｖ１＝ＳＥＮ＋Ｖｔｈ＋２×Ｉ×Ｒ  …  （１−２）
Ｖ２＝ＰＧＮＤ＋Ｖｔｈ＋Ｉ×Ｒ  …  （１−３）
【００３６】
過電流保護信号Ｓ１の論理レベルが切り替わるときには、電圧Ｖ１及びＶ２が一致するので、次の（１−４）式が成立する。
ＳＥＮ＋Ｖｔｈ＋２×Ｉ×Ｒ＝ＰＧＮＤ＋Ｖｔｈ＋Ｉ×Ｒ
ＳＥＮ＋Ｉ×Ｒ＝ＰＧＮＤ  …  （１−４）
【００３７】
（１−４）式に（１−１）式を代入して整理すると、過電流保護信号Ｓ１の論理レベルが切り替わるときのスイッチ電流ＩＬ（すなわち過電流保護値）は、次の（１−５）式で表される。
ＩＬ＝２×Ｉ×（Ｒ／ＲＬ）  …  （１−５）
【００３８】
第１構成例の過電流保護回路１８では、トランジスタ１２、並びに、抵抗ａ１及びａ２として、いずれも、Ｎチャネル型ＤＭＯＳ電界効果トランジスタが用いられている。従って、トランジスタ１２の抵抗値ＲＬと抵抗ａ１及びａ２の抵抗値Ｒは、同一の温度特性を持っているので、両者の温度特性は互いにキャンセルされる。その結果、過電流保護値となるスイッチ電流ＩＬは、電流生成部ｄで生成される電流Ｉ１及びＩ２の温度特性に依存した温度特性を有することになる。
【００３９】
例えば、スイッチング電源装置１の安全性を鑑みた場合、過電流保護回路１８は、チップ温度が高いほど早めに過電流保護動作を行う構成、言い換えれば、上記した過電流保護値に負の温度特性を持たせた構成としておくことが望ましい。これを実現するためには、電流生成部ｄで生成される電流Ｉ１及びＩ２に負の温度特性を持たせればよい。
【００４０】
電流生成部ｄでは、抵抗ｄ６（抵抗値：Ｒ０）に温度特性のフラットなバンドギャップ基準電圧ＢＧを印加して基準電流Ｉ０（電流値：Ｉ＝ＢＧ／Ｒ０）を生成し、これをミラーすることによって、電流Ｉ１（電流値：２×Ｉ）と電流Ｉ２（電流値：Ｉ）が生成される。従って、抵抗ｄ６として負の温度特性を有する素子（例えばポリシリコン抵抗）を用いることにより、電流Ｉ１及びＩ２に負の温度特性を持たせることができ、延いては、過電流保護値に負の温度特性を持たせることが可能となる。
【００４１】
ただし、第１構成例の過電流保護回路１８では、抵抗ｄ６に比較的高いバンドギャップ基準電圧ＢＧ（１．２Ｖ程度）が直接印加されている。従って、回路面積の不要な増大を招くことなく基準電流Ｉ０（延いては電流Ｉ１及びＩ２）を小さく抑えるためには、抵抗ｄ６としてシート抵抗値の大きいポリシリコン抵抗を用いる必要がある。しかし、ポリシリコン抵抗は、大きい負の温度特性を持つので、過電流保護値も大きい負の温度特性を持つことになる。
【００４２】
また、第１構成例の過電流保護回路１８では、電流Ｉ１及びＩ２の電流値や抵抗ａ１及びａ２の抵抗値を不要に増大することなく、比較部ｂに所望のオフセットを付与するために、入力部ｃでトランジスタ１２の降下電圧（ＳＷ−ＰＧＮＤ）を１／２に分圧する構成が採用されている。そのため、先出の（１−５）式で示されているように、過電流保護値は、電流Ｉ１及びＩ２と比べて２倍の温度特性を持つことになる。
【００４３】
上記の考察を鑑みると、第１構成例の過電流保護回路１８では、過電流保護値に小さな負の温度特性を付与しにくいことから、さらなる改善の余地があると言える。
【００４４】
［第２構成例］
図４は、過電流保護回路１８の第２構成例を示す図である。第２構成例の過電流保護回路１８は、抵抗部Ａと、比較部Ｂと、入力部Ｃと、電流生成部Ｄと、を有する。
【００４５】
抵抗部Ａは、抵抗値の異なる抵抗Ａ１及びＡ２（抵抗値：Ｒ＋Ｒ’、Ｒ’）を含む。抵抗Ａ１及びＡ２としては、それぞれ、ポリシリコン抵抗が用いられている。
【００４６】
比較部Ｂは、Ｐチャネル型ＭＯＳ電界効果トランジスタＢ１及びＢ２と、Ｎチャネル型ＭＯＳ電界効果トランジスタＢ３及びＢ４と、を含む。トランジスタＢ１及びＢ２のソースは互いに接続されている。トランジスタＢ１のドレインは、トランジスタＢ３のドレインに接続されている。トランジスタＢ２のドレインは、トランジスタＢ４のドレインに接続される一方、過電流保護信号Ｓ１の出力端にも接続されている。トランジスタＢ１のゲートは、電圧Ｖ１の印加端（抵抗Ａ１の第１端）に接続されている。トランジスタＢ２のゲートは、電圧Ｖ２の印加端（抵抗Ａ２の第１端）に接続されている。トランジスタＢ３及びＢ４のゲートは、いずれもトランジスタＢ３のドレインに接続されている。トランジスタＢ３及びＢ４のソースは、いずれも接地端に接続されている。上記構成から成る比較部Ｂは、抵抗Ａ１の第１端に現れる電圧Ｖ１と抵抗Ａ２の第１端に現れる電圧Ｖ２とを比較して過電流保護信号Ｓ１を生成する。
【００４７】
入力部Ｃは、Ｎチャネル型ＭＯＳ電界効果トランジスタＣ１及びＣ２と、インバータＣ３及びＣ４とを含む。トランジスタＣ１のドレインは、スイッチ電圧ＳＷの印加端に接続されている。トランジスタＣ１のゲートは、インバータＣ４の出力端に接続されている。インバータＣ４の入力端は、インバータＣ３の出力端に接続されている。インバータＣ３の入力端は、ゲート電圧ＬＧの印加端に接続されている。トランジスタＣ１のソースは、トランジスタＣ２のドレインと抵抗Ａ１の第２端に接続されている。トランジスタＣ２のゲートは、インバータＣ３の出力端に接続されている。トランジスタＣ２のソースは、接地電圧ＰＧＮＤの印加端と抵抗Ａ２の第２端に接続されている。上記構成から成る入力部Ｃは、抵抗Ａ１の第２端と抵抗Ａ２の第２端との間に、トランジスタ１２の降下電圧（ＳＷ−ＰＧＮＤ）を直接印加する。
【００４８】
電流生成部Ｄは、Ｐチャネル型ＭＯＳ電界効果トランジスタＤ１〜Ｄ６と、抵抗Ｄ７〜Ｄ１１と、ｎｐｎ型バイポーラトランジスタＤ１２及びＤ１３と、ｐｎｐ型バイポーラトランジスタＤ１４及びＤ１５と、を含む。なお、抵抗Ｄ７は、Ｎチャネル型ＭＯＳ電界効果トランジスタによって形成されている。トランジスタＤ１〜Ｄ４のソースは、いずれも電源電圧の印加端に接続されている。トランジスタＤ１〜Ｄ４のゲートは、いずれもトランジスタＤ１のドレインに接続されている。トランジスタＤ１のドレインは、トランジスタＤ１２のコレクタに接続されている。トランジスタＤ２のドレインは、電圧Ｖ１の印加端（抵抗Ａ１の第１端）に接続されている。トランジスタＤ３のドレインは、トランジスタＢ１及びＢ２のソースに接続されている。トランジスタＤ４のドレインは、電圧Ｖ２の印加端（抵抗Ａ２の第１端）に接続されている。トランジスタＤ１２のエミッタは、抵抗Ｄ８の第１端に接続されている。抵抗Ｄ８の第２端は接地端に接続されている。トランジスタＤ１２のベースは、抵抗Ｄ９を介して電源電圧の印加端に接続される一方、トランジスタＤ１４のエミッタにも接続されている。トランジスタＤ１４のコレクタは、接地端に接続されている。トランジスタＤ１４のベースは、トランジスタＤ６のドレインと抵抗Ｄ７を形成するトランジスタのドレインに接続されている。抵抗Ｄ７を形成するトランジスタのソースは、接地端に接続されている。抵抗Ｄ７を形成するトランジスタのゲートは、電源電圧の印加端に接続されている。抵抗Ｄ７を形成するトランジスタの直列段数は、所望の抵抗値に応じて適宜決定すればよい。トランジスタＤ５及びＤ６のソースは、いずれも、電源電圧の印加端に接続されている。トランジスタＤ５及びＤ６のゲートは、いずれもトランジスタＤ５のドレインに接続されている。トランジスタＤ５のドレインは、トランジスタＤ１３のコレクタに接続されている。トランジスタＤ１３のエミッタは、抵抗Ｄ１０を介して接地端に接続されている。トランジスタＤ１３のベースは、抵抗Ｄ１１を介して電源電圧の印加端に接続される一方、トランジスタＤ１５のエミッタにも接続されている。トランジスタＤ１５のコレクタは、接地端に接続されている。トランジスタＤ１５のベースは、温度特性のフラットなバンドギャップ基準電圧ＢＧの印加端に接続されている。上記構成から成る電流生成部Ｄは、電流値の等しい電流Ｉ１及びＩ２（電流値：Ｉ）を生成して抵抗Ａ１及びＡ２に各々供給する。
【００４９】
上記構成から成る過電流保護回路１８の動作について詳細に説明する。入力部Ｃでは、トランジスタ１２のオン期間中（ゲート電圧ＬＧのハイレベル期間中）にトランジスタＣ１がオンとなり、トランジスタＣ２がオフとなる。従って、トランジスタＣ１及びＣ２の接続ノードにはスイッチ電圧ＳＷが現れる。一方、トランジスタ１２のオフ期間中（ゲート電圧ＬＧのローレベル期間中）には、トランジスタＣ１がオフとなり、トランジスタＣ２がオンとなる。従って、トランジスタＣ１及びＣ２の接続ノードには接地電圧ＰＧＮＤが現れる。
【００５０】
従って、トランジスタ１２のオン期間中に生成される電圧Ｖ１及びＶ２は、次の（２−１）式及び（２−２）式で表される。
Ｖ１＝ＳＷ＋Ｉ×（Ｒ＋Ｒ’）  …  （２−１）
Ｖ２＝ＰＧＮＤ＋Ｉ×Ｒ’  …  （２−２）
【００５１】
過電流保護信号Ｓ１の論理レベルが切り替わるときには、電圧Ｖ１及びＶ２が一致するので、次の（２−３）式が成立する。
ＳＷ＋Ｉ×（Ｒ＋Ｒ’）＝ＰＧＮＤ＋Ｉ×Ｒ’
ＳＷ＋Ｉ×Ｒ＝ＰＧＮＤ  …  （２−３）
【００５２】
また、トランジスタ１２がオンされているときに、トランジスタ１２のソース・ドレイン間に生じる降下電圧（ＳＷ−ＰＧＮＤ）は、次の（２−４）式で示すように、トランジスタ１２のオン抵抗ＲＬとスイッチ電流ＩＬとの積算値（−ＩＬ×ＲＬ）で表される。
ＳＷ−ＰＧＮＤ＝−ＩＬ×ＲＬ  …  （２−４）
【００５３】
（２−３）式と（２−４）式を整理すると、過電流保護信号Ｓ１の論理レベルが切り替わるときのスイッチ電流ＩＬ（すなわち過電流保護値）は次の（２−５）式で表される。
ＩＬ＝Ｉ×（Ｒ／ＲＬ）  …  （２−５）
【００５４】
一方、電流生成部Ｄでは、第１ステップ〜第４ステップを経て電流Ｉ１及びＩ２が生成される。第１ステップでは、抵抗Ｄ１０（抵抗値：ＲＤ１０）に温度特性のフラットなバンドギャップ基準電圧ＢＧを印加して基準電流Ｉｘ（＝ＢＧ／ＲＤ１０）が生成される。なお、トランジスタＤ１３及びＤ１５は、各々のベース・エミッタ間電圧Ｖｂｅが等しくなるように設計されている。また、バンドギャップ基準電圧ＢＧが印加される抵抗Ｄ１０としては、シート抵抗値の大きいポリシリコン抵抗が用いられている。従って、不要な回路面積の増大を招くことなく、基準電流Ｉｘを小さく抑えることができる。
【００５５】
第２ステップでは、トランジスタＤ５及びＤ６から成るカレントミラーを用いて基準電流Ｉｘを抵抗Ｄ７（抵抗値：ＲＤ７）へ流し込むことにより基準電圧Ｖｘ（＝Ｉｘ×ＲＤ７）が生成される。なお、上記の基準電圧Ｖｘは、バンドギャップ基準電圧ＢＧ（１．２Ｖ程度）よりも低い電圧値（０．２〜０．３Ｖ程度）に設定されている。
【００５６】
第３ステップでは、抵抗Ｄ８（抵抗値：ＲＤ８）に基準電圧Ｖｘを印加して基準電流Ｉｙ（電流値Ｉ＝Ｖｘ／ＲＤ８）が生成される。なお、トランジスタＤ１２及びＤ１４は、各々のベース・エミッタ間電圧Ｖｂｅが等しくなるように設計されている。また、抵抗Ｄ８には、バンドギャップ基準電圧ＢＧよりも低い基準電圧Ｖｘが印加されているので、その抵抗値ＲＤ８をさほど大きい値に設定しなくても、基準電流Ｉｙを小さく抑えることが可能である。従って、抵抗Ｄ８としては、ポリシリコン抵抗よりもシート抵抗値の小さいＰ型ポリシリコン抵抗またはジャンパー抵抗を用いることができる。
【００５７】
第４ステップでは、トランジスタＤ１〜Ｄ４から成るカレントミラーを用いて基準電流Ｉｘから電流Ｉ１及びＩ２（電流値：Ｉ）が生成される。
【００５８】
上記の第１ステップ〜第４ステップを経て生成される電流Ｉ１及びＩ２の電流値Ｉは、次の（２−６）式で表される。
Ｉ＝ＢＧ×｛ＲＤ７／（ＲＤ１０×ＲＤ８）｝  …  （２−６）
【００５９】
（２−５）式に（２−６）式を代入して整理すると、過電流保護信号Ｓ１の論理レベルが切り替わるときのスイッチ電流ＩＬ（すなわち過電流保護値）は、次の（２−７）式で表される。
ＩＬ＝（Ｒ／ＲＤ１０）×（ＲＤ７／ＲＬ）×（ＢＧ／ＲＤ８）  …  （２−７）
【００６０】
抵抗Ａ１及びＡ２と抵抗Ｄ１０はいずれもポリシリコン抵抗であり、同一の温度特性を有している。従って、（２−７）式の右辺第１項における温度特性はキャンセルされる。また、トランジスタ１２と抵抗Ｄ７はいずれもＮチャネル型ＤＭＯＳ電界効果トランジスタであり、同一の温度特性を有している。従って、（２−７）式の右辺第２項における温度特性もキャンセルされる。また、バンドギャップ基準電圧ＢＧは、そもそも温度特性のフラットな電圧である。
【００６１】
つまり、過電流保護値となるスイッチ電流ＩＬは、抵抗Ｄ８の温度特性のみに依存した温度特性を有することになる。従って、抵抗Ｄ８として負の温度特性を有する素子（例えばＰ型ポリシリコン抵抗やジャンパー抵抗）を用いることにより、過電流保護値に負の温度特性を持たせることが可能となる。
【００６２】
特に、抵抗Ｄ８として、ポリシリコン抵抗よりも温度特性の小さいＰ型ポリシリコン抵抗やジャンパー抵抗を用いれば、チップ温度の変化に対して過電流保護値が過剰に変動してしまうことがないので、より適切な過電流保護動作を実現することが可能となる。
【００６３】
また、第２構成例の過電流保護回路１８において、入力部Ｃは、抵抗Ａ１の第２端と抵抗Ａ２の第２端との間にトランジスタ１２の降下電圧（ＳＷ−ＰＧＮＤ）を分圧することなく直接印加する構成とされている。そのため、先出の（２−７）式で示されているように、過電流保護値は、抵抗値ＲＤ８に対して等倍の温度特性を持つことになる。従って、第１構成例の過電流保護回路１８に比べると、過電流保護値により緩やかな負の温度特性を持たせることが可能となる。
【００６４】
なお、トランジスタ１２の降下電圧（ＳＷ−ＰＧＮＤ）を分割せずに抵抗部Ａへ入力する構成を採用したことに伴い、比較部Ｂに所望のオフセットを付与するためには、電流Ｉ１及びＩ２の電流値、若しくは、抵抗Ａ１及びＡ２の抵抗値を増大する必要が生じる。ただし、先にも述べたように、第２構成例の過電流保護回路１８では、抵抗Ａ１及びＡ２と抵抗Ｄ１０との間で互いの温度特性をキャンセルするために、抵抗Ａ１及びＡ２としてシート抵抗値の大きいポリシリコン抵抗が用いられるので、回路面積の不要な増大を招くことなく抵抗Ａ１及びＡ２の高抵抗化を実現することが可能となる。
【００６５】
また、第２構成例の過電流保護回路１８では、第１構成例と異なり、トランジスタ１２と抵抗ａ１及びａ２との間で互いの温度特性をキャンセルする構成ではなく、トランジスタ１２と抵抗Ｄ７との間、並びに、抵抗Ｄ１０と抵抗Ａ１及びＡ２との間で互いの温度特性をキャンセルする構成が採用されている。このような構成とすることにより、温度特性のキャンセルだけでなく、素子の製造ばらつきもキャンセルすることが可能となる。
【００６６】
また、第２構成例の過電流保護回路１８であれば、比較部Ｂを形成する差動段に多くのトランジスタを含める必要がないので、応答速度を向上することも可能となる。
【００６７】
＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。例えば、各種信号の論理レベル反転は任意である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【産業上の利用可能性】
【００６８】
本発明は、スイッチング電源装置の安全性を高めるための技術として好適に利用することが可能である。
【符号の説明】
【００６９】
１    スイッチング電源装置
１１、１２    Ｎチャネル型ＤＭＯＳ電界効果トランジスタ
１３    コイル
１４    キャパシタ
１５、１６    抵抗
１７    制御回路
１８    過電流保護回路
ａ    抵抗部
ａ１、ａ２    抵抗（Ｎチャネル型ＤＭＯＳ電界効果トランジスタ）
ｂ    比較部
ｂ１、ｂ２    Ｐチャネル型ＭＯＳ電界効果トランジスタ
ｂ３、ｂ４    Ｎチャネル型ＭＯＳ電界効果トランジスタ
ｃ    入力部
ｃ１、ｃ２    Ｎチャネル型ＭＯＳ電界効果トランジスタ
ｃ３、ｃ４    Ｐチャネル型ＭＯＳ電界効果トランジスタ
ｃ５、ｃ６    抵抗
ｃ７    キャパシタ
ｄ    電流生成部
ｄ１〜ｄ４    Ｐチャネル型ＭＯＳ電界効果トランジスタ
ｄ５    ｎｐｎ型バイポーラトランジスタ
ｄ６    抵抗
ｄ７    オペアンプ
Ａ    抵抗部
Ａ１、Ａ２    抵抗
Ｂ    比較部
Ｂ１、Ｂ２    Ｐチャネル型ＭＯＳ電界効果トランジスタ
Ｂ３、Ｂ４    Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｃ    入力部
Ｃ１、Ｃ２    Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｃ３、Ｃ４    インバータ
Ｄ    電流生成部
Ｄ１〜Ｄ６    Ｐチャネル型ＭＯＳ電界効果トランジスタ
Ｄ７    抵抗（Ｎチャネル型ＤＭＯＳ電界効果トランジスタ）
Ｄ８〜Ｄ１１    抵抗
Ｄ１２、Ｄ１３    ｎｐｎ型バイポーラトランジスタ
Ｄ１４、Ｄ１５    ｐｎｐ型バイポーラトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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