(57)【特許請求の範囲】
【請求項１】
複数のメモリセルから構成されるラインを複数有するメモリセットと、前記メモリセットと対に設けられた比較回路と、制御部と、を有し、
前記メモリセルのそれぞれは、第１格納部と、第２格納部と、データ転送部と、を有し、
前記第１格納部は、前記制御部から入力される１ビットのデータを格納可能で、且つ、格納された１ビットのデータを前記比較回路に出力可能で、且つ、格納された１ビットのデータを前記データ転送部に転送可能で、
前記データ転送部は、前記第１格納部から転送された１ビットのデータを格納可能で、且つ、格納された１ビットのデータを前記第２格納部に転送可能で、
前記第２格納部は、前記データ転送部から転送された１ビットのデータを格納可能で、且つ、格納された１ビットのデータを前記第１格納部に転送可能で、
前記メモリセットは、前記制御部によって指定される前記ラインのいずれか１つを選択し、当該ラインを構成する前記メモリセルの前記第１格納部のそれぞれに前記制御部から入力される１ビットのデータを格納可能で、
且つ、前記メモリセットは、前記制御部によって指定される前記ラインのいずれか１つを選択し、当該ラインを構成する前記メモリセルの前記第１格納部のそれぞれから出力されるデータ群を前記比較回路に出力可能で、
前記比較回路は、前記メモリセットから出力された前記データ群に含まれるアドレスデータと、ＣＰＵから入力されたアドレスデータとが一致するか否かを比較し、
一致しない場合において、前記データ群を出力した前記ラインを構成する前記メモリセルのそれぞれは、前記第２格納部に格納された１ビットのデータを前記第１格納部に転送すると共に、前記メモリセットはデータの転送が行われた前記メモリセルの前記第１格納部のそれぞれから出力されるデータ群を前記比較回路に出力する、キャッシュメモリ。
【請求項２】
請求項１に記載のキャッシュメモリにおいて、
前記第１格納部と前記データ転送部とは、第１トランジスタを介して接続され、
前記データ転送部と前記第２格納部とは、第２トランジスタを介して接続され、
前記第２格納部と前記第１格納部とは、第３トランジスタを介して接続され、
前記第１トランジスタが、オン状態のときに前記第１格納部から前記データ転送部へ１ビットのデータが転送され、オフ状態のときに前記データ転送部は当該データを保持し、
前記第２トランジスタが、オン状態のときに前記データ転送部から前記第２格納部へ１ビットのデータが転送され、オフ状態のときに前記第２格納部は当該データを保持し、
前記第３トランジスタが、オン状態のときに前記第２格納部から前記第１格納部へ１ビットのデータが転送される、キャッシュメモリ。
【請求項３】
請求項１に記載のキャッシュメモリにおいて、
前記第１格納部は、２つのインバータが環状に接続されたインバータループを有し、
前記データ転送部は、一方の電極が接地された第１容量素子を有し、
前記第２格納部は、一方の電極が接地された第２容量素子を有し、
前記第１格納部と前記データ転送部とは、前記インバータループの一方のノードと、前記第１容量素子の他方の電極との間に、直列に接続される第１トランジスタを介して接続され、
前記データ転送部と前記第２格納部とは、前記第１容量素子の他方の電極と、前記第２容量素子の他方の電極との間に、直列に接続される第２トランジスタを介して接続され、
前記第２格納部と前記第１格納部とは、前記第２容量素子の他方の電極と、前記インバータループの他方のノードとの間に、直列に接続されるインバータと第３トランジスタを介して接続され、
前記第１トランジスタが、オン状態のときに前記第１格納部から前記データ転送部へ１ビットのデータが転送され、オフ状態のときに前記データ転送部は当該データを保持し、
前記第２トランジスタが、オン状態のときに前記データ転送部から前記第２格納部へ１ビットのデータが転送され、オフ状態のときに前記第２格納部は当該データを保持し、
前記第３トランジスタが、オン状態のときに前記第２格納部から前記第１格納部へ１ビットのデータが転送される、キャッシュメモリ。
【請求項４】
請求項３に記載のキャッシュメモリにおいて、
前記第１トランジスタ及び前記第２トランジスタは、オフ状態におけるリーク電流がチャネル幅１μｍあたり１×１０−１８Ａ以下である、キャッシュメモリ。
【請求項５】
請求項３又は請求項４に記載のキャッシュメモリにおいて、
前記第１トランジスタ及び前記第２トランジスタは、チャネルが形成される半導体層に酸化物半導体を含んで構成される、キャッシュメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、キャッシュメモリとその駆動方法に関する。
【背景技術】
【０００２】
多くのＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ：中央演算装置）には、一時的にデータを格納するキャッシュメモリが搭載される。キャッシュメモリは低速なメインメモリのデータの内容の一部をコピーして格納する、高速動作が可能なメモリである。キャッシュメモリにＣＰＵが要求するデータが格納されていると、ＣＰＵは高速に演算処理を実行することができる。
【０００３】
ここで、キャッシュメモリにＣＰＵの要求するデータが格納されていることをキャッシュヒットといい、当該データが格納されていない場合をキャッシュミスという。キャッシュミスの場合は、低速なメインメモリにデータを要求する。
【０００４】
キャッシュメモリの代表的な構成としては、フル連想方式、ダイレクトマップ方式、セット連想方式などがある。
【０００５】
ｎウェイセット連想方式のキャッシュメモリは、ｎ個のメモリセットを用いる。各メモリセットは一つの比較回路と、メインメモリのアドレスの下位ビットに対応してあらかじめ割り当てられたｍ行のラインを備える。各ラインは、メインメモリのアドレスの上位ビットを格納するタグフィールドと、当該アドレスに対応したデータが格納されるデータフィールドとを備える。またラインは、メモリセットにおいてデータを管理する単位とも呼ばれる。
【０００６】
また、キャッシュメモリ内には当該キャッシュメモリの動作を制御する制御部が設けられる。当該制御部は、キャッシュメモリ内の特定のセットの特定のラインを選択し、当該ラインに格納されたデータを読み出す、又は当該ラインにデータを格納することができる。
【０００７】
アドレスで特定される一のデータをキャッシュメモリに格納する方法を説明する。制御部はアドレスの下位ビットを参照し、それぞれのメモリセット毎に１つ割り当てられたライン（合計ｎ行）のいずれかを、データの格納先の候補として選定する。
【０００８】
キャッシュメモリの書き換えアルゴリズムとして、ＬＲＵ（Ｌｅａｓｔ  Ｒｅｃｅｎｔｌｙ  Ｕｓｅｄ）方式を用いる場合、上記ｎ行のラインのうち、最も過去に使用されたラインを格納先として確定し、当該ラインに上記一のデータを上書きする。具体的には、タグフィールドにアドレスの上位ビットを格納し、データフィールドにメインメモリのコピーデータを格納する。
【０００９】
次に、キャッシュメモリがデータを出力する方法を説明する。ＣＰＵ（中央演算装置）がアドレスで特定されるデータをキャッシュメモリに設けられる制御部に要求すると、当該制御部によって、ｎ個のメモリセットのそれぞれについて、当該アドレスの下位ビットに割り当てられたラインが選択される。次いで、それぞれのメモリセットに設けられた比較回路が、当該アドレスの上位ビットとタグフィールドに格納された上位ビットを比較し、一致する場合（キャッシュヒット）に、そのラインのデータフィールドに格納されたデータをＣＰＵに出力する。一方、アドレスの上位ビットとタグフィールドに格納された上位ビットが、ｎ行のライン全てにおいて一致しない場合（キャッシュミス）は、ＣＰＵはメインメモリにデータを要求する。
【００１０】
また近年、トランジスタの構成材料として、高移動度と、均一な素子特性とを兼ね備えた酸化物半導体と呼ばれる、半導体特性を示す金属酸化物に注目が集まっている。金属酸化物は様々な用途に用いられている。例えば、酸化インジウムは、液晶表示装置において画素電極の材料として用いられている。半導体特性を示す金属酸化物としては、例えば、酸化タングステン、酸化錫、酸化インジウム、酸化亜鉛などがあり、このような半導体特性を示す金属酸化物によってチャネルが形成されるトランジスタが、既に知られている（特許文献１及び特許文献２）。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００７−１２３８６１号公報
【特許文献２】特開２００７−９６０５５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
上述のｎウェイセット連想方式のキャッシュメモリは、キャッシュメモリの備えるメモリセットの数を大きくするほどキャッシュヒットする確率が高まり、ＣＰＵの処理速度を向上させることができる。一方、一度の読み出し動作でｎ個のセットの全てにおいて読み出し動作を行うところ、そのうちキャッシュヒットするセットは多くても１個であるため、残りのｎ−１個のセットの読み出しに要する電力は無駄になってしまう。
【００１３】
また、１つのメモリセットには、必ず一つの比較回路が必要となるため、キャッシュメモリの備えるメモリセットの数を大きくすると、回路規模の増大を招いてしまう。
【００１４】
本発明は、このような技術的背景でなされたものである。したがって本発明は、低消費電力動作が可能で、且つキャッシュヒット率が向上したキャッシュメモリと、その駆動方法を提供することを課題とする。
【課題を解決するための手段】
【００１５】
上記課題を達成するために、本発明はメモリセルの構成に着眼した。１ビットのデータを格納可能な１つのメモリセルに２つのデータ格納部（第１格納部、第２格納部）と、１つのデータ転送部を設ける構成とし、２つのデータ格納部間でデータ転送部を介してそれぞれのデータを移行できる構成とする。さらに、２つのデータ格納部のうち、いずれか１つのデータ格納部は、外部から入力されるデータを格納可能で、且つ外部へデータを出力可能な構成とする。
【００１６】
より具体的には、第１格納部は、１ビットのデータを格納することができると共に、当該データを読み出しデータとして出力することができる。さらに第１格納部には、外部（例えばＣＰＵ）から入力されるデータを格納することができる。データ転送部は、第１格納部に格納されているデータを一時的に格納することができる。さらにデータ転送部は、格納したデータを第２格納部に転送することができる。第２格納部は、１ビットのデータを格納することができると共に、第１格納部にデータを転送することができる。
【００１７】
このような構成とすることにより、本発明の一態様のメモリセルは、２種類のデータを格納可能で、且ついずれかのデータを第１格納部に格納することにより、当該データを読み出しデータとして出力することができる。
【００１８】
すなわち、本発明の一態様のキャッシュメモリは、複数のメモリセルから構成されるラインを複数有するメモリセットと、メモリセットと対に設けられた比較回路と、制御部と、を有する。また、メモリセルのそれぞれは、第１格納部と、第２格納部と、データ転送部と、を有し、第１格納部は、制御部から入力される１ビットのデータを格納可能で、且つ、格納された１ビットのデータを比較回路に出力可能で、且つ、格納された１ビットのデータをデータ転送部に転送可能であり、またデータ転送部は、第１格納部から転送された１ビットのデータを格納可能で、且つ、格納された１ビットのデータを第２格納部に転送可能であり、第２格納部は、データ転送部から転送された１ビットのデータを格納可能で、且つ、格納された１ビットのデータを第１格納部に転送可能である。さらに、メモリセットは、制御部によって指定されるラインのいずれか１つを選択し、当該ラインを構成するメモリセルの第１格納部のそれぞれに制御部から入力される１ビットのデータを格納可能で、且つ、制御部によって指定されるラインのいずれか１つを選択し、当該ラインを構成するメモリセルの第１格納部のそれぞれから出力されるデータ群を比較回路に出力可能である。また、比較回路は、上記メモリセットから出力されたデータ群に含まれるアドレスデータと、ＣＰＵから入力されたアドレスデータとが一致するか否かを比較し、一致しない場合において、データ群を出力したラインを構成するメモリセルのそれぞれは、第２格納部に格納された１ビットのデータを第１格納部に転送すると共に、メモリセットはデータの転送が行われたメモリセルの第１格納部のそれぞれから出力されるデータ群を比較回路に出力する、キャッシュメモリである。
【００１９】
本発明の一態様の上記キャッシュメモリは、１つの比較回路と対となるメモリセット内に、上述の２種類のデータを格納可能なメモリセルを有する。したがって、当該メモリセルから出力可能な２種類のデータは、１つの比較回路に送信される。そのため、比較回路を増やすことなく格納できるデータ容量を増大させることができる。
【００２０】
また、最初に第１格納部に格納されていた第１のデータが読み出され、当該第１のデータが要求されるデータと一致しない場合に限り、第２格納部に格納されている第２のデータを第１格納部に転送し、再度読み出しを行う。したがって、最初に読み出される第１のデータが要求されるデータと一致した場合には読み出し動作を行わないため、従来のキャッシュメモリの構成に比べて読み出し動作を行う頻度を低減することが可能となり、結果として低消費電力動作が実現される。
【００２１】
また、本発明の他の一態様のキャッシュメモリは、上記キャッシュメモリにおいて、第１格納部とデータ転送部とは、第１トランジスタを介して接続され、データ転送部と第２格納部とは、第２トランジスタを介して接続され、第２格納部と第１格納部とは、第３トランジスタを介して接続される。さらに、第１トランジスタが、オン状態のときに第１格納部からデータ転送部へ１ビットのデータが転送され、オフ状態のときにデータ転送部は当該データを保持する。また、第２トランジスタが、オン状態のときにデータ転送部から第２格納部へ１ビットのデータが転送され、オフ状態のときに第２格納部は当該データを保持する。また、第３トランジスタが、オン状態のときに第２格納部から第１格納部へ１ビットのデータが転送されることを特徴とする。
【００２２】
このように、キャッシュメモリ内のメモリセルの有する第１格納部と第２格納部とデータ転送部を、それぞれ１つのトランジスタを介して接続することにより、データの転送動作を簡便に行えるだけでなく、極めて単純な回路構成とすることができる。
【００２３】
また、本発明の他の一態様のキャッシュメモリは、上記キャッシュメモリにおいて、第１格納部は、２つのインバータが環状に接続されたインバータループを有し、データ転送部は、一方の電極が接地された第１容量素子を有し、第２格納部は、一方の電極が接地された第２容量素子を有する。また、第１格納部とデータ転送部とは、インバータループの一方のノードと、第１容量素子の他方の電極との間に、直列に接続される第１トランジスタを介して接続されている。またデータ転送部と第２格納部とは、第１容量素子の他方の電極と、第２容量素子の他方の電極との間に、直列に接続される第２トランジスタを介して接続されている。さらに、第２格納部と第１格納部とは、第２容量素子の他方の電極と、インバータループの他方のノードとの間に、直列に接続されるインバータと第３トランジスタを介して接続されている。ここで、第１トランジスタが、オン状態のときに第１格納部からデータ転送部へ１ビットのデータが転送され、オフ状態のときにデータ転送部は当該データを保持する。また、第２トランジスタが、オン状態のときにデータ転送部から第２格納部へ１ビットのデータが転送され、オフ状態のときに第２格納部は当該データを保持する。さらに、第３トランジスタが、オン状態のときに第２格納部から第１格納部へ１ビットのデータが転送されることを特徴とする。
【００２４】
またこのように、第１格納部には２つのインバータで構成されるインバータループを適用することにより、データの入出力を行う第１格納部の動作を高速に行うことが出来るため、データの読み出し及び書き込みを高速に行えるキャッシュメモリとすることが出来る。また、第２格納部とデータ転送部をそれぞれ容量素子１つで構成することにより、メモリセルの回路構成を極めて簡略化することができる。
【００２５】
また、本発明の他の一態様のキャッシュメモリは、上記キャッシュメモリにおける、第１トランジスタ及び第２トランジスタは、オフ状態におけるリーク電流がチャネル幅１μｍあたり１×１０−１８Ａ以下であることを特徴とする。
【００２６】
このように容量素子で構成されるデータ転送部と第２格納部とに直接接続されるトランジスタに、オフ状態におけるリーク電流が極めて低減されたトランジスタを用いることにより、データ転送部及び第２格納部に格納するデータを長い期間に渡って保持することが可能となる。
【００２７】
このようなオフ状態におけるリーク電流が極めて低いトランジスタとしては、シリコンよりもバンドギャップの広い半導体をチャネルが形成される半導体層に用いた電界効果型のトランジスタが挙げられる。
【００２８】
また、本発明の他の一態様のキャッシュメモリは、上記キャッシュメモリにおける、第１トランジスタ及び第２トランジスタは、チャネルが形成される半導体層に酸化物半導体を含んで構成されることを特徴とする。
【００２９】
このように、上記トランジスタを構成する半導体として酸化物半導体を用いることが好ましい。より好ましくは、真性キャリア密度が極めて低い酸化物半導体を用いる。チャネルが形成される半導体層の真性キャリア密度が極めて低いため、トランジスタのオフ状態におけるリーク電流は極めて小さいものとなる。このような特徴は、他の半導体（例えばシリコン）にはない酸化物半導体に特有の特徴である。
【００３０】
また、本発明の一態様のキャッシュメモリの駆動方法は、まず、第１格納部と第２格納部とを有する複数のメモリセルから構成されるラインを複数有するメモリセットが、制御部によって指定されるラインのいずれか１つを選択し、当該ラインを構成するメモリセルの第１格納部のそれぞれから出力される第１データ群を比較回路に出力する。その後、比較回路は、メモリセットから出力された第１データ群に含まれるアドレスデータと、ＣＰＵから入力されたアドレスデータとが一致するか否かを比較し、一致する場合には、比較回路はＣＰＵにキャッシュヒット信号及びメモリセットから出力された第１データ群に含まれるメインデータを出力する。一方、一致しない場合には、第１データ群を出力したラインを構成するメモリセルのそれぞれは、第２格納部に格納されたデータを第１格納部に転送すると共に、メモリセットは、データの転送が行われたメモリセルの第１格納部のそれぞれから出力される第２データ群を比較回路に出力する、キャッシュメモリの駆動方法である。
【００３１】
このような駆動方法を用いることにより、従来のキャッシュメモリに比べて読み出し動作を行う頻度を低減することができるため、結果として低消費電力駆動が可能なキャッシュメモリとすることができる。
【００３２】
以下では例を挙げて、本発明の一態様のキャッシュメモリとその駆動方法を用いることにより、従来のキャッシュメモリと比較して消費電力を低減可能であることを説明する。
【００３３】
一例として、８個のメモリセットを有する従来のキャッシュメモリと、４個のメモリセットを有する本発明の一態様のキャッシュメモリについて、そのキャッシュヒット率と消費電力の期待値について説明する。なお上述のように、本発明の一態様のキャッシュメモリのメモリセルは、従来構成に比べて２倍のデータを格納可能であるため、これら２つのキャッシュメモリは、等しいデータ量を格納することができるとする。
【００３４】
ここで、キャッシュメモリの１度の読み出し動作でキャッシュヒットする確率をキャッシュヒット率Ｐとし、キャッシュメモリの読み出しに要する全消費電力をＷとし、それぞれのメモリセットが一度の読み出し動作で消費する消費電力を消費電力Ｗｓとする。
【００３５】
また、それぞれのキャッシュメモリにおいて、いずれか１つのメモリセット内の１つのラインに要求するデータが格納されているとする。したがって、８個のメモリセットを有する従来のキャッシュメモリでは、いずれか１つのセットに要求するデータが格納されている。一方、４個のメモリセットを有する本発明の一態様のキャッシュメモリでは、いずれか１つのメモリセット内の１つのラインを構成するメモリセル群における、いずれかの格納部（第１格納部または第２格納部）に要求するデータが格納されているとする。
【００３６】
８個のメモリセットを有する従来のキャッシュメモリにおいては、いずれかのセットに要求するデータが格納されているため、１度の読み出し動作でのキャッシュヒット率Ｐの期待値は１となる。また、一度の読み出し動作で８個のメモリセット全ての読み出しを実行するため、消費される全消費電力Ｗは８Ｗｓとなる。
【００３７】
一方、本発明の一態様のキャッシュメモリにおいて、１度目の読み出し動作では、それぞれのメモリセット内のメモリセルの第１格納部に格納されているデータを読み出す。さらに１度目の読み出し動作でキャッシュヒットしなかった場合には、該当するメモリセルの第２格納部に格納されたデータを第１格納部に転送し、２度目の読み出し動作を行う。したがって、１度目の読み出し動作でのキャッシュヒット率Ｐ１は０．５であり、２度目の読み出し動作でのキャッシュヒット率（１度目の読み出し動作でキャッシュヒットせず、且つ２度目の読み出し動作でキャッシュヒットする確率）Ｐ２も同様に０．５であるため、結果としてキャッシュヒット率Ｐは１となる。
【００３８】
また、読み出し動作で消費する消費電力Ｗの期待値は、１度目の読み出し動作でキャッシュヒットする場合の消費電力Ｗ１と、１度目の読み出し動作でキャッシュヒットせず、且つ２度目の読み出し動作でキャッシュヒットする場合の消費電力Ｗ２を足したものとなる。すなわち、消費電力Ｗ１はＰ１×４Ｗｓ＝２Ｗｓであり、消費電力Ｗ２はＰ２×８Ｗｓ＝４Ｗｓとなるため、結果としてキャッシュメモリの読み出し動作における全消費電力Ｗは６Ｗｓとなる。
【００３９】
このように、本発明の一態様のキャッシュメモリと、その駆動方法を用いることで、メモリセットの数を増やした場合と同等のキャッシュヒット率の向上を実現しつつ、読み出し動作における消費電力を低減することができる。
【発明の効果】
【００４０】
本発明によれば、低消費電力動作が可能で、且つキャッシュヒット率が向上したキャッシュメモリと、その駆動方法を提供できる。
【図面の簡単な説明】
【００４１】
【図１】本発明の一態様の、キャッシュメモリを説明する図。
【図２】本発明の一態様の、キャッシュメモリの接続構成を説明する図。
【図３】本発明の一態様の、キャッシュメモリの動作を説明する図。
【図４】本発明の一態様の、キャッシュメモリのメモリセルを説明する図。
【図５】本発明の一態様の、キャッシュメモリのメモリセルの動作を説明する図。
【図６】本発明の一態様の、トランジスタを説明する図。
【図７】本発明の一態様の、トランジスタの作製方法を説明する図。
【図８】本発明の一態様の、キャッシュメモリのメモリセルを説明する図。
【図９】酸化物材料の結晶構造を説明する図。
【図１０】酸化物材料の結晶構造を説明する図。
【図１１】酸化物材料の結晶構造を説明する図。
【図１２】酸化物材料の結晶構造を説明する図。
【図１３】本発明の一態様の、電子機器を説明する図。
【発明を実施するための形態】
【００４２】
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
【００４３】
なお、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
【００４４】
トランジスタは半導体素子の一種であり、電流や電圧の増幅や、導通または非導通を制御するスイッチング動作などを実現することができる。本明細書におけるトランジスタは、ＩＧＦＥＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）や薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）を含む。
【００４５】
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
【００４６】
また、本明細書等において、トランジスタのソース、又はドレインのどちらか一方のことを「第１電極」と呼び、ソース、又はドレインの他方を「第２電極」とも呼ぶことがある。なお、この際、ゲートについては「ゲート」又は「ゲート電極」とも呼ぶ。
【００４７】
また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、コイル、容量素子、その他の各種機能を有する素子などが含まれる。
【００４８】
なお、本明細書等においてノードとは、回路を構成する素子の電気的な接続を可能とする素子（例えば、配線など）のことをいう。したがって、”Ａが接続されたノード”とは、Ａと電気的に接続され、且つＡと同電位と見なせる配線のことをいう。なお、配線の途中に電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオードなど）が１個以上配置されていても、Ａと同電位と見なせれば同じノードであるとする。
【００４９】
なお、本明細書で説明する回路図においては、チャネルが形成される半導体に酸化物半導体などを用いたトランジスタが適用されることを示すために、回路図内のトランジスタにＯＳの符号を併せて付す場合がある。
【００５０】
（実施の形態１）
本実施の形態では、本発明の一態様のキャッシュメモリの構成と、その駆動方法について図１乃至図３を用いて説明する。
【００５１】
＜構成例＞
図１（Ａ）は、本実施の形態で例示するキャッシュメモリの構成を示すブロック図である。キャッシュメモリ１００は、１または複数のメモリセット１１０と、制御部１０１と、比較回路１０３と、を有する。各メモリセット１１０は比較回路１０３及び制御部１０１と電気的に接続し、また比較回路１０３及び制御部１０１はお互いに電気的に接続している。
【００５２】
制御部１０１は、比較回路１０３からの入力信号や外部（例えばＣＰＵ）からの命令信号に応じて、各メモリセット１１０の動作を制御する。例えばメモリセット１１０の読み出し動作や、メモリセット１１０へのデータの書き換え動作、または後に説明するメモリセット１１０内のメモリセルのデータ転送動作などを制御する。
【００５３】
制御部１０１には、外部から要求されるアドレスデータが入力される。制御部１０１は、当該アドレスデータを上位ビットから構成される第１のアドレスデータと下位ビットから構成される第２のアドレスデータとに分割し、第１のアドレスデータを比較回路１０３に、また第２のアドレスデータをそれぞれのメモリセット１１０に出力する。
【００５４】
また、制御部１０１は外部からの命令信号に応じて、指定されるメモリセット１１０内のデータの書き換えを行うことができる。例えば外部から書き換えの命令信号に加えてアドレスデータとメインデータとが入力されると、書き換えを行う対象のメモリセット１１０を選択し、当該メモリセット１１０内に対して、アドレスデータの下位ビット（第２のアドレスデータ）に対応するラインに、アドレスデータの上位ビット（第１のアドレスデータ）とメインデータを格納するよう要求する。
【００５５】
比較回路１０３には、それぞれのメモリセット１１０から、後に説明する当該それぞれのメモリセット１１０内の特定のラインのタグフィールドに格納されたアドレスデータと、データフィールドに格納されたメインデータが入力される。比較回路１０３は、制御部１０１から入力された第１のアドレスデータとメモリセット１１０から入力されたアドレスデータとを比較し、一致する場合には、キャッシュヒット信号に加えてメインデータを外部に出力する。一方、全てのメモリセット１１０においてこれらが一致しない場合には、キャッシュミス信号のみを制御部１０１に出力する。
【００５６】
なお具体的には、比較回路１０３は、キャッシュメモリ１００が有するメモリセット１１０と等しい数のタグ比較回路と、１つのデータ比較回路を備える。１つのメモリセット１１０には１つのタグ比較回路が接続され、当該メモリセットから出力されるアドレスデータと、第１のアドレスデータとの比較を行い、その結果をキャッシュヒット信号又はキャッシュミス信号として、データ比較回路に出力する。データ比較回路には各々のタグ比較回路から入力される上記信号と、それぞれのメモリセット１１０からのメインデータが入力され、各々のタグ比較回路から入力される信号に応じて、キャッシュヒット信号及びメインデータを外部に出力するか、キャッシュミス信号のみを制御部１０１に出力するかのいずれかを行う。
【００５７】
なお、読み出し動作や上記比較動作は、全てのメモリセット１１０に対して並行して行われる。このように並行して動作を行うことにより、より高速動作が実現できる。
【００５８】
ここで、制御部１０１は、比較回路１０３から１度目のキャッシュミス信号が入力された場合、それぞれのメモリセット１１０に対して、後に説明するデータ転送動作と読み出し動作を行うよう、命令信号を送信する。また、制御部１０１に２度目のキャッシュミス信号が入力された場合には、比較回路１０３に対して、キャッシュミス信号を外部に出力するように要求する命令信号を出力する。比較回路１０３は、当該信号が入力されると、キャッシュミス信号を外部に出力する。
【００５９】
続いて、メモリセット１１０の構成について説明する。図１（Ｂ）は、メモリセット１１０の構成を示すブロック図である。メモリセット１１０は、メモリアレイ１１１と、駆動回路１１９とを有する。また、メモリアレイ１１１は、ｍ本のライン１１３から構成され、それぞれのライン１１３は複数のメモリセル１５０を有する。
【００６０】
ｍ本のライン１１３のそれぞれは、アドレスデータの下位ビットに対応して設けられている。したがって、制御部１０１から入力される第２のアドレスデータによって、選択されるライン１１３が一義的に決定される。例えば当該第２のアドレスデータとして８ビット分のデータを用いる場合には、メモリセット１１０は２５６本のライン１１３を有する。
【００６１】
また、ライン１１３は少なくともタグフィールド１１５とデータフィールド１１７の２つの領域を有している。タグフィールド１１５には、第１のアドレスデータが格納され、データフィールド１１７にはアドレスデータに対応したメインデータが格納される。
【００６２】
駆動回路１１９は、制御部１０１からの要求に応じて、メモリアレイ１１１内のライン１１３を選択し、データを格納する（書き換える）、またはデータを読み出して比較回路に出力することができる。また、任意のライン１１３内のメモリセル１５０に対して、後述するデータ転送動作を行うことができる。
【００６３】
データを読み出す際、駆動回路１１９は制御部１０１から入力される第２のアドレスデータによって一義的に決定されるメモリアレイ１１１内の１つのライン１１３を選択し、当該ライン１１３に格納されるデータ（データ群とも呼ぶ）を読み出すと共に当該データを比較回路１０３に出力する。
【００６４】
データ転送動作を行う際、駆動回路１１９は制御部１０１からの命令信号に応じて、指定する１つのライン１１３を構成する全てのメモリセル１５０に対して、後述するデータ転送動作を行い、次いで当該ライン１１３に格納されるデータの読み出しを行うと共に比較回路１０３に出力する。
【００６５】
また、駆動回路１１９は、制御部１０１からの命令信号に応じて、特定のラインに対してデータの書き換えを行うことができる。制御部１０１からは書き換え命令信号に加えて、第１のアドレスデータと第２のアドレスデータとメインデータが入力される。駆動回路１１９は、第２のアドレスデータで一義的に決定されるメモリアレイ１１１内の１つのライン１１３を選択し、当該ライン１１３のタグフィールド１１５に第１のアドレスデータを、またデータフィールド１１７にメインデータをそれぞれ格納する。
【００６６】
続いて、メモリセル１５０について説明する。図１（Ｃ）は、メモリセル１５０の構成を示すブロック図である。
【００６７】
メモリセル１５０は、第１格納部１５１と、第２格納部１５３と、データ転送部１５５を有する。第１格納部１５１、第２格納部１５３、及びデータ転送部１５５は、それぞれ１ビットのデータを格納することができる。
【００６８】
第１格納部１５１は、当該第１格納部１５１に格納された１ビットのデータを駆動回路１１９に出力することができる。また駆動回路１１９により、当該第１格納部１５１に格納されるデータを書き換えることができる。さらに、当該第１格納部１５１に格納された１ビットのデータをデータ転送部１５５に転送することが出来る。
【００６９】
データ転送部１５５は、第１格納部１５１から転送された１ビットのデータを格納しておくことができる。さらにデータ転送部１５５は、当該データ転送部１５５に格納された１ビットのデータを第２格納部１５３に転送し、当該第２格納部１５３内のデータを書き換えることができる。
【００７０】
第２格納部１５３は、データ転送部１５５から転送された１ビットのデータを格納しておくことが出来る。さらに、当該第２格納部１５３に格納された１ビットのデータを第１格納部１５１に転送し、当該第１格納部１５１内のデータを書き換えることができる。
【００７１】
ここで本明細書等において、メモリセル内でのデータの転送は、転送元に格納されたデータのコピーを、転送先に格納するものとする。したがって、データの転送後には、転送元と転送先とに同一のデータが格納された状態となる。
【００７２】
ここで、データ転送動作を行う場合について説明する。まず初期状態として、第１格納部１５１には第１のデータが、また第２格納部１５３には第２のデータが格納されているとする。
【００７３】
データ転送動作は主に３つの動作からなる。まず第１の動作として、第１格納部１５１に格納された第１のデータを、データ転送部１５５にコピーして格納（転送）する。次いで、第２の動作として、第２格納部１５３に格納された第２のデータを、第１格納部１５１に転送する。この段階で、第１格納部１５１及び第２格納部１５３のそれぞれには、第２のデータが格納され、データ転送部１５５には第１のデータが格納されている状態となる。最後に、第３の動作として、データ転送部１５５から第２格納部１５３に第１のデータを転送することによりデータ転送動作が終了する。最終的に、第１格納部１５１には第２のデータが、また第２格納部１５３には第１のデータが格納されている状態となり、初期状態における第１格納部１５１と第２格納部１５３に格納されていたデータが置換された状態となる。
【００７４】
以上がキャッシュメモリ１００の構成についての説明である。
【００７５】
＜接続構成例＞
ここで、本発明の一態様のキャッシュメモリ１００は、少なくとも演算部と、制御部を有するＣＰＵに接続することができる。図２は、キャッシュメモリ１００が接続され、制御部１６１及び演算部１６２を有するＣＰＵ１６０の構成を示すブロック図である。
【００７６】
演算部１６２は、論理演算、アドレス演算などの演算処理を行う。また、演算部１６２は、制御部１６１に対して演算に必要なメインデータを要求するため、制御部１６１に対して要求するメインデータに対応するアドレスデータを制御部１６１に出力する。
【００７７】
制御部１６１は、演算部１６２からアドレスデータが入力されると、キャッシュメモリ１００に当該アドレスデータを出力してデータを要求する。このとき、キャッシュメモリ１００からキャッシュヒット信号と要求したメインデータを受信した場合は、演算部１６２に当該データを出力する。一方、キャッシュメモリ１００からキャッシュミス信号を受信した場合は、メインメモリ１７０に対してデータを要求する。
【００７８】
また、制御部１６１は、メインメモリ１７０からメインデータを取得した際、演算部１６２に当該メインデータを出力すると共に、キャッシュメモリ１００に当該メインデータを格納するように命令する。このとき、制御部１６１は、キャッシュメモリ１００に対し、書き込み命令信号と、メインデータと、当該メインデータに対応するアドレスデータを送信する。キャッシュメモリ１００は、当該書き込み命令信号にしたがって、指定されるセットの特定のラインに当該メインデータとアドレスデータを格納する。なお、制御部１６１は、メインメモリ１７０からメインデータを取得した後、まずキャッシュメモリ１００に当該メインデータとアドレスデータを格納し、キャッシュメモリ１００に格納された当該メインデータを読み出して演算部１６２に送信してもよい。
【００７９】
メインメモリ１７０としては、例えば、ＳＲＡＭやＤＲＡＭから構成される揮発性の記憶装置をはじめ、光磁気ディスクやフラッシュメモリなどの不揮発性の記憶装置を用いることができる。ここで以降では、キャッシュメモリとメインメモリとの違いとして、ＣＰＵが最初にデータを要求する記憶装置のことをキャッシュメモリといい、２番目以降にデータを要求する記憶装置のことをメインメモリということとする。
【００８０】
＜動作例＞
続いて、キャッシュメモリ１００の動作例について図３を参照して説明する。図３は、キャッシュメモリ１００の動作の一例に係るフローチャートである。
【００８１】
ここで、初期状態として、各々のメモリセル１５０内の第１格納部１５１には第１のデータが、また第２格納部１５３には第２のデータが格納されているとする。
【００８２】
まず、ステップ２０１（第１の読み出し）では、制御部１０１に要求されるアドレスデータが入力され、制御部１０１から各メモリセット１１０に第２のアドレスデータが、また比較回路１０３に第１のアドレスデータが出力される。それぞれのメモリセット１１０は、第２のアドレスデータで一義的に決定されるライン１１３内に格納されているアドレスデータとメインデータの読み出しを行うと共に、これらを比較回路１０３に出力する。ここで読み出されるデータは、各々のメモリセル１５０内の第１格納部１５１に格納されている第１のデータである。
【００８３】
ステップ２０２（第１の比較）において、比較回路１０３は第１のアドレスデータと、各メモリセット１１０から入力されるアドレスデータとの比較を行う。
【００８４】
ここで、いずれかのメモリセット１１０から入力されるアドレスデータと、第１のアドレスデータが一致した（キャッシュヒットした）場合、ステップ２０３（出力）として、比較回路１０３はキャッシュヒット信号と、当該メモリセットから入力されたメインデータを合わせて外部に出力する。
【００８５】
また、ステップ２０２において、それぞれのメモリセット１１０から入力されるアドレスデータが第１のアドレスデータといずれも一致しない（キャッシュミスした）場合、比較回路１０３は制御部１０１にキャッシュミス信号を出力する。
【００８６】
制御部１０１はステップ２０２において比較回路１０３からキャッシュミス信号を受けると、それぞれのメモリセット１１０に対してデータ転送動作の命令信号を送信する。
【００８７】
ステップ２０４（データ転送動作）では、各々のメモリセット１１０の上記第２のアドレスデータに対応したライン１１３内の全てのメモリセル１５０において、上述したデータ転送動作を行う。具体的には、メモリセル１５０内の第１格納部１５１に格納されている第１のデータをデータ転送部１５５に転送して格納する第１の動作と、第２格納部１５３に格納されている第２のデータを第１格納部１５１に転送して書き換える第２の動作と、データ転送部１５５に格納されている第１のデータを第２格納部１５３に転送して書き換える第３の動作と、を順に行う。
【００８８】
続いて、ステップ２０５（第２の読み出し）では、それぞれのメモリセット１１０においてステップ２０４でデータ転送動作を行ったライン１１３に対して再度読み出し動作を行うと共に、比較回路１０３に読み出されたデータが出力される。ここで読み出されるデータは、各々のメモリセル１５０内の第１格納部１５１に格納されている第２のデータとなる。
【００８９】
なお、ステップ２０５の読み出し動作は、ステップ２０４の第３の動作と並行して行うことが好ましい。これらの動作を並行して行うことで、より高速動作が実現できる。
【００９０】
続いて、ステップ２０６（第２の比較）において、比較回路１０３は第１のアドレスデータと、各メモリセット１１０から入力されるアドレスデータとの比較を行う。
【００９１】
ステップ２０６でいずれかのメモリセット１１０でキャッシュヒットした場合、ステップ２０３として、比較回路１０３はキャッシュヒット信号と、当該メモリセットから入力されたメインデータを合わせて外部に出力する。
【００９２】
ここで、キャッシュヒットしたメモリセット１１０については、そのままの状態が維持され、キャッシュヒットしなかった他のメモリセット１１０については、ステップ２０７に移行する。
【００９３】
一方、ステップ２０６において、いずれのメモリセット１１０でもキャッシュヒットしなかった（キャッシュミスした）場合は、比較回路１０３はキャッシュミス信号を制御部１０１に送信する。続いて、制御部１０１からの命令により、比較回路１０３は外部にキャッシュミス信号を出力し、各メモリセット１１０はステップ２０７に移行する。
【００９４】
ステップ２０７（書き換え判定）では、それぞれのメモリセット１１０について、データの書き換えを行うかどうかの判定を行う。ステップ２０６において、比較回路１０３が外部にキャッシュミス信号を送信した場合は、いずれかのメモリセット１１０を選択し、メインメモリ１７０から取得した新たなデータ（第３のデータ）に書き換える。データを書き換えるメモリセット１１０の選択方法としては、上述のＬＲＵ方式や、最も使用頻度が少ないメモリセットを選択するＬＦＵ（Ｌｅａｓｔ  Ｆｒｅｑｕｅｎｃｙ  Ｕｓｅｄ）方式、又は最初にデータが格納されたメモリセットを選択するＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ  Ｆｉｒｓｔ  Ｏｕｔ）方式などの書き換えアルゴリズムを用いることができる。
【００９５】
ステップ２０７でデータの書き換えを行わないと判定されたメモリセット１１０については、ステップ２０８において再度データ転送動作を行う。また、データの書き換えを行うと判定されたメモリセット１１０については、ステップ２０９に移行する。
【００９６】
ステップ２０８（データ転送動作）では、上述したデータ転送動作を再度行う。その結果、該当するメモリセル１５０においては、第１格納部１５１に第１のデータが、また第２格納部１５３に第２のデータが格納された状態、すなわち初期状態と同じ状態に戻る。
【００９７】
ステップ２０９（データ書き込み動作）では、制御部１０１に、アドレスデータと書き換え命令信号と、各々のメモリセルに入力する第３のデータからなるデータ群が入力される。続いて、ステップ２０７で書き換えを行うと判定されたメモリセット１１０の、該当するライン１１３内の全てのメモリセル１５０に対し、第３のデータの書き込みを行う。各メモリセル１５０では、第１格納部１５１に第３のデータが書込まれる。したがって、書き込みが行われたメモリセル１５０では、第１格納部１５１には第３のデータが、また第２格納部１５３には第１のデータが格納された状態となる。
【００９８】
以上が、本発明の一態様のキャッシュメモリ１００の動作についての説明である。
【００９９】
このように、キャッシュメモリ１００内のメモリセル１５０には２種類のデータを格納することが出来るため、メモリセットの数を２倍にした場合と同等のキャッシュヒット率を得ることが出来る。さらに、メモリセットの数を増やす場合に比べて、比較回路の数を増やすことが無いため、回路規模の増大が抑制できる。また、このようなメモリセル１５０を有するキャッシュメモリ１００を上述のように動作させることにより、メモリセットの数を２倍にした場合に比べて読み出しに要する消費電力を低減することができる。
【０１００】
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【０１０１】
（実施の形態２）
本実施の形態では、実施の形態１で例示したメモリセル１５０の具体的な構成例と、その動作について、図４及び図５を用いて説明する。
【０１０２】
＜構成例＞
図４に、本実施の形態で例示するメモリセル１５０の構成例を示す。メモリセル１５０は、トランジスタ２６１、トランジスタ２６２、トランジスタ２６３、トランジスタ２７１、トランジスタ２７２、インバータ２７３、インバータ２７４、容量素子２８１、容量素子２９１、及びインバータ２９２を有する。またメモリセル１５０には、第１ゲート線２５１、第２ゲート線２５２、第３ゲート線２５３、第４ゲート線２５４、第１ビット線２５５、及び第２ビット線２５６が接続されている。
【０１０３】
ここで、トランジスタ２６１、トランジスタ２６２、トランジスタ２６３、トランジスタ２７１、トランジスタ２７２は全てｎチャネル型のトランジスタである。また、インバータ２７３、インバータ２７４、及びインバータ２９２は、入力された電位の位相を反転させて出力する機能を有する回路素子であればどのような構成を用いても良い。例えばｎチャネル型のトランジスタとｐチャネル型のトランジスタの２種類のトランジスタを組み合わせて構成されていてもよいし、ｎチャネル型のトランジスタ又はｐチャネル型のトランジスタのいずれか一方を含んで構成されていても良い。
【０１０４】
トランジスタ２７１は、ゲートが第１ゲート線２５１と接続され、第１電極が第１ビット線２５５と接続され、第２電極がインバータ２７３の入力端子、インバータ２７４の出力端子、及びトランジスタ２６１の第１電極に接続される。またトランジスタ２７２は、ゲートが第１ゲート線２５１と接続され、第１電極がインバータ２７３の出力端子、インバータ２７４の入力端子、及びトランジスタ２６３の第１電極と接続され、第２電極が第２ビット線２５６と接続される。インバータ２７３とインバータ２７４はそれぞれが環状に接続されたインバータループを構成している。ここで、当該インバータループが実施の形態１で例示した第１格納部１５１に相当する。なお、トランジスタ２７１の第２電極が接続されるノードをノード２６５、またトランジスタ２７２の第１電極が接続されるノードをノード２６６とする。
【０１０５】
トランジスタ２６１は、ゲートが第２ゲート線２５２に接続され、第２電極が容量素子２８１の一方の電極、及びトランジスタ２６２の第１電極に接続される。また容量素子２８１の他方の電極は接地されている。ここで、トランジスタ２６１の第２電極と容量素子２８１の一方の電極との間のノード２６７と、容量素子２８１を含む領域が、実施の形態１で例示したデータ転送部１５５に相当する。データ転送部１５５は、容量素子２８１に電位が保持されることによりデータを格納する。
【０１０６】
トランジスタ２６２は、ゲートが第３ゲート線２５３と接続され、第２電極が容量素子２９１の一方の電極、及びインバータ２９２の入力端子と接続される。容量素子２９１の他方の電極は接地されている。また、インバータ２９２の出力端子は、トランジスタ２６３の第２電極と接続される。トランジスタ２６３のゲートは、第４ゲート線２５４と接続される。ここで、容量素子２９１とインバータ２９２の間のノード２６８と、容量素子２９１とを含む領域が、実施の形態１で例示した第２格納部１５３に相当する。第２格納部１５３は、容量素子２９１に電位が保持されることによりデータを格納する。
【０１０７】
メモリセル１５０は、第１ビット線２５５及び第２ビット線２５６を介して第１格納部１５１に格納されるデータを出力することができると共に、第１格納部１５１のデータを書き換えることが出来る。また、第１格納部１５１に格納されたデータは、トランジスタ２６１を介してデータ転送部１５５にコピーして格納することが出来る。また、データ転送部１５５に格納されたデータを、トランジスタ２６２を介して第２格納部１５３に格納することにより、書き換えることが出来る。さらに、第２格納部１５３に格納されたデータは、トランジスタ２６３を介して第１格納部１５１に格納することにより、書き換えることが出来る。
【０１０８】
ここで、データ転送部１５５に格納されているデータを第２格納部１５３に転送する場合、具体的にはトランジスタ２６２をオン状態にして、ノード２６７とノード２６８を導通状態とし、ノード２６８の電位を、トランジスタ２６２をオン状態とする直前のノード２６７の電位に近い電位にまで変化させる。そのため、データ転送部１５５内の容量素子２８１は、第２格納部１５３内の容量素子２９１よりも十分大きい容量とする。例えば、容量素子２８１の容量を容量素子２９１の少なくとも２倍以上の容量とすることが好ましい。
【０１０９】
また、トランジスタ２７１及びトランジスタ２７２、並びにインバータ２７３、インバータ２７４及びインバータ２９２を構成するトランジスタには、チャネルが形成される半導体として結晶性シリコンなどを用いた、高速動作可能なトランジスタを適用することが出来る。このような高速動作可能なトランジスタを用いることにより、メモリセル１５０への読み出しや書き込み動作を高速に行うことが出来る。
【０１１０】
またトランジスタ２６１とトランジスタ２６２には、オフ状態におけるリーク電流が極めて低減されたトランジスタを適用することが好ましい。例えば、シリコンよりもバンドギャップの広い半導体をチャネルが形成される半導体層に用いた電界効果型のトランジスタを適用することができる。例えば２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３．０ｅＶ以上のバンドギャップを有する半導体を用いることができる。このようなトランジスタは、オフ状態におけるリーク電流が小さい特徴を有する。またこのような半導体として酸化物半導体を用いることが好ましい。
【０１１１】
また、上記トランジスタを構成する半導体は、真性キャリア密度が極めて低い酸化物半導体を用いることが好ましい。チャネルが形成される半導体層の真性キャリア密度が極めて低いため、トランジスタのオフ状態におけるリーク電流は極めて小さいものとなる。このような特徴は、他の半導体（例えばシリコン）にはない酸化物半導体に特有の特徴である。
【０１１２】
さらに、上記酸化物半導体を含むトランジスタは、オフ状態におけるリーク電流（以下オフ電流とも呼ぶ）が低く、チャネル幅１μｍあたり１０ａＡ（１×１０−１７Ａ）以下、好ましくはチャネル幅１μｍあたり１ａＡ（１×１０−１８Ａ）以下、より好ましくはチャネル幅１μｍあたり１０ｚＡ（１×１０−２０Ａ）以下、さらに好ましくはチャネル幅１μｍあたり１ｚＡ（１×１０−２１Ａ）以下、さらに好ましくはチャネル幅１μｍあたり１００ｙＡ（１×１０−２２Ａ）以下である。
【０１１３】
なお、トランジスタ２６３には、トランジスタ２７１などと同様の高速動作可能なトランジスタを適用しても良いし、トランジスタ２６１などと同様の、オフ状態におけるリーク電流が極めて低減されたトランジスタを適用することも出来る。
【０１１４】
なお、本実施の形態ではデータ転送部１５５及び第２格納部１５３の構成として、容量素子に電荷を蓄積することによりデータを格納する構成としたが、メモリセル１５０の構成はこれに限られない。例えば、データ転送部１５５と第２格納部１５３とを、インバータループを用いた構成とし、それぞれに格納されたデータを、トランジスタやアナログスイッチなどのスイッチング素子を介して転送可能な構成としても良い。しかし、本実施の形態で例示したメモリセル１５０の構成とすることにより、メモリセルを構成するトランジスタ数が極めて低減され、より簡略化された構成とすることが出来る。また、後の実施の形態で例示するように、トランジスタ２７１などに適用される高速動作可能なトランジスタと、トランジスタ２６１などに適用されるオフ状態におけるリーク電流が極めて低減されたトランジスタとを積層して形成することにより、さらにメモリセル１５０の占有面積を低減することが出来る。
【０１１５】
＜回路動作例＞
以下では、本実施の形態で例示するメモリセル１５０の回路動作の一例について、図５を用いて説明する。図５は、メモリセル１５０の回路動作に係るタイミングチャートである。
【０１１６】
図５に示すタイミングチャートでは、上から順に第１ゲート線２５１、第１ビット線２５５、第２ビット線２５６、第２ゲート線２５２、第３ゲート線２５３、第４ゲート線２５４、ノード２６５、ノード２６６、ノード２６７、及びノード２６８における、電位の時間推移を示している。
【０１１７】
期間Ｔ０は、初期状態を示している。ここで初期状態として、第１格納部１５１内のノード２６５にハイレベル電位が、ノード２６６にローレベル電位が与えられているものとする。また、初期状態では、データ転送部１５５内のノード２６７と、第２格納部１５３内のノード２６８にはローレベル電位が与えられている。また、第１ビット線２５５及び第２ビット線２５６には、中間電位を与えることによりプリチャージされている。
【０１１８】
期間Ｔ１は、第１の読み出し動作を示す。読み出しを行う場合、第１ゲート線２５１のみにハイレベル電位を与える。このとき、第１ゲート線２５１にゲートが接続されたトランジスタ２７１及びトランジスタ２７２がオン状態となるため、ノード２６５と第１ビット線２５５、及びノード２６６と第２ビット線２５６がそれぞれ導通状態となる。したがって、第１ビット線２５５にはハイレベル電位が、また第２ビット線２５６にはローレベル電位が出力される。これらの電位の変化を、駆動回路１１９内のセンスアンプ等で検知することにより読み出しを行うことが出来る。
【０１１９】
期間Ｔ２は、第１格納部１５１からデータ転送部１５５へのデータの転送動作を示す。このとき、第２ゲート線２５２にハイレベル電位を与えることにより、トランジスタ２６１がオン状態となり、ノード２６５とノード２６７とが導通状態となる。さらに、容量素子２８１にノード２６７の電位に応じた電荷が蓄積されることにより、データ転送部１５５にハイレベル電位が格納される。
【０１２０】
期間Ｔ２の後、第２ゲート線２５２にローレベル電位を与えることによりトランジスタ２６１がオフ状態となる。さらにこのとき、トランジスタ２６２もオフ状態が維持されている。ここで、トランジスタ２６１及びトランジスタ２６２は上述のようにオフ状態におけるリーク電流が極めて低いため、容量素子２８１に蓄積された電荷の流出が極めて抑制され、ノード２６７の電位を極めて長い期間保持することが出来る。
【０１２１】
期間Ｔ３は、第２格納部１５３から第１格納部１５１へのデータ書き換え動作を示す。このとき、第４ゲート線２５４にハイレベル電位を与えることにより、トランジスタ２６３をオン状態とする。したがって、ノード２６８の電位がインバータ２９２によって反転された電位が、ノード２６６に与えられる。ここでは、ノード２６８がローレベル電位であるため、ノード２６６にはこの反転した電位であるハイレベル電位が与えられる。これに応じて、ノード２６５の電位は、ハイレベル電位からローレベル電位に反転する。このようにして、第２格納部１５３から第１格納部１５１へデータを書き換えることができる。
【０１２２】
期間Ｔ４は、第２の読み出し動作を示す。期間Ｔ１と同様に、第１ゲート線２５１にハイレベル電位を与えることにより読み出しを行う。ここでは、第１ビット線２５５にローレベル電位が、第２ビット線２５６にハイレベル電位が出力される。
【０１２３】
期間Ｔ５は、データ転送部１５５から第２格納部１５３へのデータの転送動作を示す。このとき、第３ゲート線２５３にハイレベル電位を与えることにより、トランジスタ２６２をオン状態とし、ノード２６７とノード２６８とを導通状態とする。ここで、上述のように、容量素子２９１に比べて容量素子２８１の容量が十分大きいため、ノード２６８の電位は、トランジスタ２６２をオン状態とする直前のノード２６７の電位に近い値にまで変化する。このようにして、データ転送部１５５から第２格納部１５３へデータを転送することが出来る。なお、実際は容量素子２９１と容量素子２８１との間で電荷のやり取りが行われるため、容量素子２９１の電位も変動することがあるが、図５には明瞭化のためこの電位の変動は図示していない。
【０１２４】
期間Ｔ５の後、第３ゲート線２５３にローレベル電位を与えることにより、トランジスタ２６２がオフ状態となる。上述のようにトランジスタ２６２はオフ状態におけるリーク電流が極めて低いため、容量素子２９１に蓄積された電荷の流出が極めて抑制され、ノード２６８の電位を極めて長い期間保持することが出来る。
【０１２５】
期間Ｔ６は、第１格納部１５１へのデータ書き込み動作を示す。ここでは、第１格納部１５１内のノード２６５にハイレベル電位を、ノード２６６にローレベル電位を書込む場合について説明する。このとき、第１ゲート線２５１にハイレベル電位を与えると共に、第１ビット線２５５にはハイレベル電位を、また第２ビット線２５６にはローレベル電位を与える。したがって、ノード２６５にはトランジスタ２７１を介して第１ビット線２５５からハイレベル電位が与えられ、ノード２６６にはトランジスタ２７２を介して第２ビット線２５６からローレベル電位が与えられる。このようにして、第１格納部１５１へデータを書込むことができる。
【０１２６】
期間Ｔ７は、第３の読み出し動作を示す。期間Ｔ１と同様に、第１ゲート線２５１にハイレベル電位を与えることにより読み出しを行う。ここでは、第１ビット線２５５にハイレベル電位が、第２ビット線２５６にローレベル電位が出力される。
【０１２７】
以上がメモリセル１５０の動作についての説明である。
【０１２８】
このようなメモリセル１５０を実施の形態１のキャッシュメモリ１００に適用することにより、メモリセットを増やした場合と同等のキャッシュヒット率を実現しつつ、低消費電力動作が可能なキャッシュメモリを実現できる。
【０１２９】
また、メモリセル１５０内の第１格納部１５１とデータ転送部１５５、及びデータ転送部１５５と第２格納部１５３のそれぞれを接続するトランジスタに、オフ状態におけるリーク電流が極めて低減されたトランジスタを適用することにより、データ転送部１５５と第２格納部１５３に格納されるデータを極めて長い期間に渡って保持することが出来る。
【０１３０】
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【０１３１】
（実施の形態３）
本実施の形態では、本発明の一態様のキャッシュメモリに適用可能な酸化物半導体層を含むトランジスタの例について説明する。
【０１３２】
上記酸化物半導体層を含むトランジスタの構造例について、図６を用いて説明する。図６は、本実施の形態におけるトランジスタの構造例を示す断面模式図である。
【０１３３】
図６（Ａ）に示すトランジスタは、導電層６０１（ａ）と、絶縁層６０２（ａ）と、半導体層６０３（ａ）と、導電層６０５ａ（ａ）と、導電層６０５ｂ（ａ）と、絶縁層６０６（ａ）と、導電層６０８（ａ）と、を含む。
【０１３４】
導電層６０１（ａ）は、被素子形成層６００（ａ）の上に設けられる。
【０１３５】
絶縁層６０２（ａ）は、導電層６０１（ａ）の上に設けられる。
【０１３６】
半導体層６０３（ａ）は、絶縁層６０２（ａ）を介して導電層６０１（ａ）に重畳する。
【０１３７】
導電層６０５ａ（ａ）及び導電層６０５ｂ（ａ）のそれぞれは、半導体層６０３（ａ）の上に設けられ、半導体層６０３（ａ）に電気的に接続される。
【０１３８】
絶縁層６０６（ａ）は、半導体層６０３（ａ）、導電層６０５ａ（ａ）、及び導電層６０５ｂ（ａ）の上に設けられる。
【０１３９】
導電層６０８（ａ）は、絶縁層６０６（ａ）を介して半導体層６０３（ａ）に重畳する。
【０１４０】
なお、必ずしも導電層６０１（ａ）及び導電層６０８（ａ）の一方を設けなくてもよい。また、導電層６０８（ａ）を設けない場合には、絶縁層６０６（ａ）を設けなくてもよい。
【０１４１】
図６（Ｂ）に示すトランジスタは、導電層６０１（ｂ）と、絶縁層６０２（ｂ）と、半導体層６０３（ｂ）と、導電層６０５ａ（ｂ）と、導電層６０５ｂ（ｂ）と、絶縁層６０６（ｂ）と、導電層６０８（ｂ）と、を含む。
【０１４２】
導電層６０１（ｂ）は、被素子形成層６００（ｂ）の上に設けられる。
【０１４３】
絶縁層６０２（ｂ）は、導電層６０１（ｂ）の上に設けられる。
【０１４４】
導電層６０５ａ（ｂ）及び導電層６０５ｂ（ｂ）のそれぞれは、絶縁層６０２（ｂ）の一部の上に設けられる。
【０１４５】
半導体層６０３（ｂ）は、導電層６０５ａ（ｂ）及び導電層６０５ｂ（ｂ）の上に設けられ、導電層６０５ａ（ｂ）及び導電層６０５ｂ（ｂ）に電気的に接続される。また、半導体層６０３（ｂ）は、絶縁層６０２（ｂ）を介して導電層６０１（ｂ）に重畳する。
【０１４６】
絶縁層６０６（ｂ）は、半導体層６０３（ｂ）、導電層６０５ａ（ｂ）、及び導電層６０５ｂ（ｂ）の上に設けられる。
【０１４７】
導電層６０８（ｂ）は、絶縁層６０６（ｂ）を介して半導体層６０３（ｂ）に重畳する。
【０１４８】
なお、必ずしも導電層６０１（ｂ）及び導電層６０８（ｂ）の一方を設けなくてもよい。導電層６０８（ｂ）を設けない場合には、絶縁層６０６（ｂ）を設けなくてもよい。
【０１４９】
図６（Ｃ）に示すトランジスタは、導電層６０１（ｃ）と、絶縁層６０２（ｃ）と、半導体層６０３（ｃ）と、導電層６０５ａ（ｃ）と、導電層６０５ｂ（ｃ）と、を含む。
【０１５０】
半導体層６０３（ｃ）は、領域６０４ａ（ｃ）及び領域６０４ｂ（ｃ）を含む。領域６０４ａ（ｃ）及び領域６０４ｂ（ｃ）は、互いに離間し、それぞれドーパントが添加された領域である。なお、領域６０４ａ（ｃ）及び領域６０４ｂ（ｃ）の間の領域がチャネル形成領域になる。半導体層６０３（ｃ）は、被素子形成層６００（ｃ）の上に設けられる。なお、必ずしも領域６０４ａ（ｃ）及び領域６０４ｂ（ｃ）を設けなくてもよい。
【０１５１】
導電層６０５ａ（ｃ）及び導電層６０５ｂ（ｃ）は、半導体層６０３（ｃ）の上に設けられ、半導体層６０３（ｃ）に電気的に接続される。また、導電層６０５ａ（ｃ）及び導電層６０５ｂ（ｃ）の側面は、テーパ状である。
【０１５２】
また、導電層６０５ａ（ｃ）は、領域６０４ａ（ｃ）の一部に重畳するが、必ずしもこれに限定されない。導電層６０５ａ（ｃ）を領域６０４ａ（ｃ）の一部に重畳させることにより、導電層６０５ａ（ｃ）及び領域６０４ａ（ｃ）の間の抵抗値を小さくすることができる。また、導電層６０５ａ（ｃ）に重畳する半導体層６０３（ｃ）の領域の全てが領域６０４ａ（ｃ）でもよい。
【０１５３】
また、導電層６０５ｂ（ｃ）は、領域６０４ｂ（ｃ）の一部に重畳するが、必ずしもこれに限定されない。導電層６０５ｂ（ｃ）を領域６０４ｂ（ｃ）の一部に重畳させることにより、導電層６０５ｂ（ｃ）及び領域６０４ｂ（ｃ）の間の抵抗を小さくすることができる。また、導電層６０５ｂ（ｃ）に重畳する半導体層６０３（ｃ）の領域の全てが領域６０４ｂ（ｃ）でもよい。
【０１５４】
絶縁層６０２（ｃ）は、半導体層６０３（ｃ）、導電層６０５ａ（ｃ）、及び導電層６０５ｂ（ｃ）の上に設けられる。
【０１５５】
導電層６０１（ｃ）は、絶縁層６０２（ｃ）を介して半導体層６０３（ｃ）に重畳する。絶縁層６０２（ｃ）を介して導電層６０１（ｃ）と重畳する半導体層６０３（ｃ）の領域がチャネル形成領域になる。
【０１５６】
また、図６（Ｄ）に示すトランジスタは、導電層６０１（ｄ）と、絶縁層６０２（ｄ）と、半導体層６０３（ｄ）と、導電層６０５ａ（ｄ）と、導電層６０５ｂ（ｄ）と、を含む。
【０１５７】
導電層６０５ａ（ｄ）及び導電層６０５ｂ（ｄ）は、被素子形成層６００（ｄ）の上に設けられる。また、導電層６０５ａ（ｄ）及び導電層６０５ｂ（ｄ）の側面は、テーパ状である。
【０１５８】
半導体層６０３（ｄ）は、領域６０４ａ（ｄ）及び領域６０４ｂ（ｄ）と、を含む。領域６０４ａ（ｄ）及び領域６０４ｂ（ｄ）は、互いに離間し、それぞれドーパントが添加された領域である。また、領域６０４ａ（ｄ）及び領域６０４ｂ（ｄ）の間の領域がチャネル形成領域になる。半導体層６０３（ｄ）は、例えば導電層６０５ａ（ｄ）、導電層６０５ｂ（ｄ）、及び被素子形成層６００（ｄ）の上に設けられ、導電層６０５ａ（ｄ）及び導電層６０５ｂ（ｄ）に電気的に接続される。なお、必ずしも領域６０４ａ（ｄ）及び領域６０４ｂ（ｄ）を設けなくてもよい。
【０１５９】
領域６０４ａ（ｄ）は、導電層６０５ａ（ｄ）に電気的に接続される。
【０１６０】
領域６０４ｂ（ｄ）は、導電層６０５ｂ（ｄ）に電気的に接続される。
【０１６１】
絶縁層６０２（ｄ）は、半導体層６０３（ｄ）の上に設けられる。
【０１６２】
導電層６０１（ｄ）は、絶縁層６０２（ｄ）を介して半導体層６０３（ｄ）に重畳する。絶縁層６０２（ｄ）を介して導電層６０１（ｄ）と重畳する半導体層６０３（ｄ）の領域がチャネル形成領域になる。
【０１６３】
以下では、図６（Ａ）乃至図６（Ｄ）に示す各構成要素について説明する。
【０１６４】
被素子形成層６００（ａ）乃至被素子形成層６００（ｄ）としては、例えば絶縁層、又は絶縁表面を有する基板などを用いることができる。また、予め素子が形成された層を被素子形成層６００（ａ）乃至被素子形成層６００（ｄ）として用いることもできる。
【０１６５】
導電層６０１（ａ）乃至導電層６０１（ｄ）のそれぞれは、トランジスタのゲートとしての機能を有する。なお、トランジスタのゲートとしての機能を有する層をゲート電極又はゲート配線ともいう。
【０１６６】
導電層６０１（ａ）乃至導電層６０１（ｄ）としては、例えばモリブデン、マグネシウム、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、若しくはスカンジウムなどの金属材料、又はこれらを主成分とする合金材料の層を用いることができる。また、導電層６０１（ａ）乃至導電層６０１（ｄ）の形成に適用可能な材料の層の積層により、導電層６０１（ａ）乃至導電層６０１（ｄ）を構成することもできる。
【０１６７】
絶縁層６０２（ａ）乃至絶縁層６０２（ｄ）のそれぞれは、トランジスタのゲート絶縁層としての機能を有する。
【０１６８】
絶縁層６０２（ａ）乃至絶縁層６０２（ｄ）としては、例えば酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、窒化アルミニウム層、酸化窒化アルミニウム層、窒化酸化アルミニウム層、酸化ハフニウム層、又は酸化ランタン層を用いることができる。また、絶縁層６０２（ａ）乃至絶縁層６０２（ｄ）に適用可能な材料の層の積層により絶縁層６０２（ａ）乃至絶縁層６０２（ｄ）を構成することもできる。
【０１６９】
また、絶縁層６０２（ａ）乃至絶縁層６０２（ｄ）としては、例えば元素周期表における第１３族元素及び酸素元素を含む材料の絶縁層を用いることもできる。例えば、半導体層６０３（ａ）乃至半導体層６０３（ｄ）が第１３族元素を含む場合に、半導体層６０３（ａ）乃至半導体層６０３（ｄ）に接する絶縁層として第１３族元素を含む絶縁層を用いることにより、該絶縁層と酸化物半導体層との界面の状態を良好にすることができる。
【０１７０】
第１３族元素及び酸素元素を含む材料としては、例えば酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどが挙げられる。なお、酸化アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原子％）が多い物質のことをいい、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）がアルミニウムの含有量（原子％）以上の物質のことをいう。例えば、Ａｌ２Ｏｘ（ｘ＝３＋α、αは０より大きく１より小さい値）、Ｇａ２Ｏｘ（ｘ＝３＋α、αは０より大きく１より小さい値）、又はＧａｘＡｌ２−ｘＯ３＋α（ｘは０より大きく２より小さい値、αは０より大きく１より小さい値）で表記される材料を用いることもできる。
【０１７１】
また、絶縁層６０２（ａ）乃至絶縁層６０２（ｄ）に適用可能な材料の層の積層により絶縁層６０２（ａ）乃至絶縁層６０２（ｄ）を構成することもできる。例えば、複数のＧａ２Ｏｘで表記される酸化ガリウムを含む層の積層により絶縁層６０２（ａ）乃至絶縁層６０２（ｄ）を構成してもよい。また、Ｇａ２Ｏｘで表記される酸化ガリウムを含む絶縁層及びＡｌ２Ｏｘで表記される酸化アルミニウムを含む絶縁層の積層により絶縁層６０２（ａ）乃至絶縁層６０２（ｄ）を構成してもよい。
【０１７２】
半導体層６０３（ａ）乃至半導体層６０３（ｄ）のそれぞれは、トランジスタのチャネルが形成される層としての機能を有する。半導体層６０３（ａ）乃至半導体層６０３（ｄ）に適用可能な酸化物半導体としては、例えば四元系金属酸化物、三元系金属酸化物、又は二元系金属酸化物などを含む金属酸化物を用いることができる。
【０１７３】
用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
【０１７４】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【０１７５】
四元系金属酸化物としては、例えばＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ―Ｏ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ―Ｏ系酸化物、またはＩｎ−Ｈｆ−Ａｌ−Ｚｎ―Ｏ系酸化物などを用いることができる。
【０１７６】
三元系金属酸化物としては、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｌａ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ−Ｏ系酸化物、又はＩｎ−Ｌｕ−Ｚｎ−Ｏ系酸化物などを用いることができる。
【０１７７】
二元系金属酸化物としては、例えばＩｎ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ｚｎ−Ｏ系酸化物、Ａｌ−Ｚｎ−Ｏ系酸化物、Ｚｎ−Ｍｇ−Ｏ系酸化物、Ｓｎ−Ｍｇ−Ｏ系酸化物、Ｉｎ−Ｍｇ−Ｏ系酸化物、Ｉｎ−Ｓｎ−Ｏ系酸化物、又はＩｎ−Ｇａ−Ｏ系酸化物などを用いることができる。
【０１７８】
また、酸化物半導体としては、例えばＩｎ−Ｏ系酸化物、Ｓｎ−Ｏ系酸化物、又はＺｎ−Ｏ系酸化物などを用いることもできる。また、上記酸化物半導体として適用可能な金属酸化物は、酸化シリコンを含んでいてもよい。
【０１７９】
酸化物半導体層には、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１の原子比のＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５の原子比のＩｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物やその組成の近傍の酸化物を用いるとよい。
【０１８０】
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
【０１８１】
また、酸化物半導体としては、ＩｎＬＯ３（ＺｎＯ）ｍ（ｍは０より大きい数）で表記される材料を用いることもできる。ＩｎＬＯ３（ＺｎＯ）ｍのＬは、Ｇａ、Ａｌ、Ｍｎ、及びＣｏから選ばれた一つ又は複数の金属元素を示す。
【０１８２】
酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。
【０１８３】
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。
【０１８４】
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
【０１８５】
また、半導体層６０３（ａ）乃至半導体層６０３（ｄ）の少なくともチャネルが形成される領域は、結晶性を有し、非単結晶であって、ａｂ面に垂直な方向から見て、三角形、六角形、正三角形、又は正六角形の原子配列を有し、且つ、ｃ軸方向に垂直な方向から見て金属原子が層状に配列した相、又はｃ軸方向に垂直な方向から見て金属原子と酸素原子が層状に配列した相を有してもよい。上記相を有する材料をＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ともいう。
【０１８６】
また、結晶性を有する酸化物半導体を用いたトランジスタは、トランジスタのストレス劣化（ゲートバイアスストレスなどによる劣化）や、可視光や紫外光の照射よるトランジスタの電気的特性変化が抑制され、信頼性の高いトランジスタとすることができる。
【０１８７】
また、トランジスタのチャネル長を３０ｎｍとしたとき、半導体層６０３（ａ）乃至半導体層６０３（ｄ）の厚さを例えば５ｎｍ程度にしてもよい。このとき、半導体層６０３（ａ）乃至半導体層６０３（ｄ）がＣＡＡＣ−ＯＳ膜からなる酸化物半導体層であれば、トランジスタにおける短チャネル効果を抑制することができる。
【０１８８】
なお、ＣＡＡＣ−ＯＳ膜については、実施の形態５で詳細に説明する。
【０１８９】
領域６０４ａ（ｃ）、領域６０４ｂ（ｃ）、領域６０４ａ（ｄ）、及び領域６０４ｂ（ｄ）は、ｎ型又はｐ型の導電型を付与するドーパントが添加され、トランジスタのソース又はドレインとしての機能を有する。ドーパントとしては、例えば元素周期表における１３族の元素（例えば硼素など）、元素周期表における１５族の元素（例えば窒素、リン、又は砒素など）の一つ又は複数を用いることができる。なお、トランジスタのソースとしての機能を有する領域をソース領域ともいい、トランジスタのドレインとしての機能を有する領域をドレイン領域ともいう。領域６０４ａ（ｃ）、領域６０４ｂ（ｃ）、領域６０４ａ（ｄ）、及び領域６０４ｂ（ｄ）にドーパントを添加することにより導電層との接続抵抗を小さくすることができるため、トランジスタを微細化することができる。
【０１９０】
導電層６０５ａ（ａ）乃至導電層６０５ａ（ｄ）、及び導電層６０５ｂ（ａ）乃至導電層６０５ｂ（ｄ）のそれぞれは、トランジスタのソース又はドレインとしての機能を有する。なお、トランジスタのソースとしての機能を有する層をソース電極又はソース配線ともいい、トランジスタのドレインとしての機能を有する層をドレイン電極又はドレイン配線ともいう。
【０１９１】
導電層６０５ａ（ａ）乃至導電層６０５ａ（ｄ）、及び導電層６０５ｂ（ａ）乃至導電層６０５ｂ（ｄ）としては、例えばアルミニウム、マグネシウム、クロム、銅、タンタル、チタン、モリブデン、若しくはタングステンなどの金属材料、又はこれらの金属材料を主成分とする合金材料の層を用いることができる。例えば、銅、マグネシウム、及びアルミニウムを含む合金材料の層により、導電層６０５ａ（ａ）乃至導電層６０５ａ（ｄ）、及び導電層６０５ｂ（ａ）乃至導電層６０５ｂ（ｄ）を構成することができる。また、導電層６０５ａ（ａ）乃至導電層６０５ａ（ｄ）、及び導電層６０５ｂ（ａ）乃至導電層６０５ｂ（ｄ）に適用可能な材料の層の積層により、導電層６０５ａ（ａ）乃至導電層６０５ａ（ｄ）、及び導電層６０５ｂ（ａ）乃至導電層６０５ｂ（ｄ）を構成することもできる。例えば、銅、マグネシウム、及びアルミニウムを含む合金材料の層と銅を含む層の積層により、導電層６０５ａ（ａ）乃至導電層６０５ａ（ｄ）、及び導電層６０５ｂ（ａ）乃至導電層６０５ｂ（ｄ）を構成することができる。
【０１９２】
また、導電層６０５ａ（ａ）乃至導電層６０５ａ（ｄ）、及び導電層６０５ｂ（ａ）乃至導電層６０５ｂ（ｄ）としては、導電性の金属酸化物を含む層を用いることもできる。導電性の金属酸化物としては、例えば酸化インジウム、酸化スズ、酸化亜鉛、酸化インジウム酸化スズ、又は酸化インジウム酸化亜鉛を用いることができる。なお、導電層６０５ａ（ａ）乃至導電層６０５ａ（ｄ）、及び導電層６０５ｂ（ａ）乃至導電層６０５ｂ（ｄ）に適用可能な導電性の金属酸化物は、酸化シリコンを含んでいてもよい。
【０１９３】
絶縁層６０６（ａ）及び絶縁層６０６（ｂ）としては、絶縁層６０２（ａ）乃至絶縁層６０２（ｄ）に適用可能な材料の層を用いることができる。また、絶縁層６０６（ａ）及び絶縁層６０６（ｂ）に適用可能な材料の積層により、絶縁層６０６（ａ）及び絶縁層６０６（ｂ）を構成してもよい。例えば、酸化シリコン層、酸化アルミニウム層などにより絶縁層６０６（ａ）及び絶縁層６０６（ｂ）を構成してもよい。例えば、酸化アルミニウム層を用いることにより、半導体層６０３（ａ）及び半導体層６０３（ｂ）への不純物の侵入抑制効果をより高めることができ、また、半導体層６０３（ａ）及び半導体層６０３（ｂ）中の酸素の脱離抑制効果を高めることができる。
【０１９４】
導電層６０８（ａ）及び導電層６０８（ｂ）のそれぞれは、トランジスタのゲートとしての機能を有する。なお、トランジスタが導電層６０１（ａ）及び導電層６０８（ａ）の両方、又は導電層６０１（ｂ）及び導電層６０８（ｂ）の両方を含む構造である場合、導電層６０１（ａ）及び導電層６０８（ａ）の一方、又は導電層６０１（ｂ）及び導電層６０８（ｂ）の一方を、バックゲート、バックゲート電極、又はバックゲート配線ともいう。ゲートとしての機能を有する導電層を、チャネル形成層を介して複数設けることにより、トランジスタの閾値電圧を制御しやすくすることができる。
【０１９５】
導電層６０８（ａ）及び導電層６０８（ｂ）としては、例えば導電層６０１（ａ）乃至導電層６０１（ｄ）に適用可能な材料の層を用いることができる。また、導電層６０８（ａ）及び導電層６０８（ｂ）に適用可能な材料の層の積層により導電層６０８（ａ）及び導電層６０８（ｂ）を構成してもよい。
【０１９６】
なお、本実施の形態のトランジスタを、チャネル形成層としての機能を有する酸化物半導体層の一部の上に絶縁層を含み、該絶縁層を介して酸化物半導体層に重畳するように、ソース又はドレインとしての機能を有する導電層を含む構造としてもよい。上記構造である場合、絶縁層は、トランジスタのチャネル形成層を保護する層（チャネル保護層ともいう）としての機能を有する。チャネル保護層としての機能を有する絶縁層としては、例えば絶縁層６０２（ａ）乃至絶縁層６０２（ｄ）に適用可能な材料の層を用いることができる。また、絶縁層６０２（ａ）乃至絶縁層６０２（ｄ）に適用可能な材料の積層によりチャネル保護層としての機能を有する絶縁層を構成してもよい。
【０１９７】
また、被素子形成層６００（ａ）乃至被素子形成層６００（ｄ）の上に下地層を形成し、該下地層の上にトランジスタを形成してもよい。このとき、下地層としては、例えば絶縁層６０２（ａ）乃至絶縁層６０２（ｄ）に適用可能な材料の層を用いることができる。また、絶縁層６０２（ａ）乃至絶縁層６０２（ｄ）に適用可能な材料の積層により下地層を構成してもよい。例えば、酸化アルミニウム層及び酸化シリコン層の積層により下地層を構成することにより、下地層に含まれる酸素が半導体層６０３（ａ）乃至半導体層６０３（ｄ）を介して脱離するのを抑制することができる。
【０１９８】
続いて、以下では本実施の形態におけるトランジスタの作製方法例として、図６（Ａ）に示すトランジスタの作製方法例について、図７を用いて説明する。図７は、図６（Ａ）に示すトランジスタの作製方法例を説明するための断面模式図である。
【０１９９】
まず、図７（Ａ）に示すように、被素子形成層６００（ａ）を準備し、被素子形成層６００（ａ）の上に第１の導電膜を形成し、第１の導電膜の一部をエッチングすることにより導電層６０１（ａ）を形成する。
【０２００】
例えば、スパッタリング法を用いて導電層６０１（ａ）に適用可能な材料の膜を形成することにより第１の導電膜を形成することができる。また、第１の導電膜に適用可能な材料の膜を積層させ、第１の導電膜を形成することもできる。
【０２０１】
なお、スパッタリングガスとして、例えば水素、水、水酸基、又は水素化物などの不純物が除去された高純度ガスを用いることにより、形成される膜の上記不純物濃度を低減することができる。
【０２０２】
なお、スパッタリング法を用いて膜を形成する前に、スパッタリング装置の予備加熱室において予備加熱処理を行ってもよい。上記予備加熱処理を行うことにより、水素、水分などの不純物を脱離することができる。
【０２０３】
また、スパッタリング法を用いて膜を形成する前に、例えばアルゴン、窒素、ヘリウム、又は酸素雰囲気下で、ターゲット側に電圧を印加せずに、基板側にＲＦ電源を用いて電圧を印加し、プラズマを形成して被形成面を改質する処理（逆スパッタともいう）を行ってもよい。逆スパッタを行うことにより、被形成面に付着している粉状物質（パーティクル、ごみともいう）を除去することができる。
【０２０４】
また、スパッタリング法を用いて膜を形成する場合、吸着型の真空ポンプなどを用いて、膜を形成する成膜室内の残留水分を除去することができる。吸着型の真空ポンプとしては、例えばクライオポンプ、イオンポンプ、又はチタンサブリメーションポンプなどを用いることができる。また、コールドトラップを設けたターボ分子ポンプを用いて成膜室内の残留水分を除去することもできる。上記真空ポンプを用いることにより、不純物を含む排気の逆流を低減することができる。
【０２０５】
また、上記導電層６０１（ａ）の形成方法のように、本実施の形態におけるトランジスタの作製方法例において、膜の一部をエッチングして層を形成する場合、例えば、フォトリソグラフィ工程により膜の一部の上にレジストマスクを形成し、レジストマスクを用いて膜をエッチングすることにより、層を形成することができる。なお、この場合、層の形成後にレジストマスクを除去する。
【０２０６】
また、インクジェット法を用いてレジストマスクを形成してもよい。インクジェット法を用いることにより、フォトマスクが不要になるため、製造コストを低減することができる。また、透過率の異なる複数の領域を有する露光マスク（多階調マスクともいう）を用いてレジストマスクを形成してもよい。多階調マスクを用いることにより、異なる厚さの領域を有するレジストマスクを形成することができ、トランジスタの作製に使用するレジストマスクの数を低減することができる。
【０２０７】
次に、図７（Ｂ）に示すように、導電層６０１（ａ）の上に第１の絶縁膜を形成することにより絶縁層６０２（ａ）を形成する。
【０２０８】
例えば、スパッタリング法やプラズマＣＶＤ法などを用いて絶縁層６０２（ａ）に適用可能な材料の膜を形成することにより第１の絶縁膜を形成することができる。また、絶縁層６０２（ａ）に適用可能な材料の膜を積層させることにより第１の絶縁膜を形成することもできる。また、高密度プラズマＣＶＤ法（例えばμ波（例えば、周波数２．４５ＧＨｚのμ波）を用いた高密度プラズマＣＶＤ法）を用いて絶縁層６０２（ａ）に適用可能な材料の膜を形成することにより、絶縁層６０２（ａ）を緻密にすることができ、絶縁層６０２（ａ）の絶縁耐圧を向上させることができる。
【０２０９】
次に、図７（Ｃ）に示すように、絶縁層６０２（ａ）の上に酸化物半導体膜を形成し、その後酸化物半導体膜の一部をエッチングすることにより半導体層６０３（ａ）を形成する。酸化物半導体膜はスパッタリング法、蒸着法、ＰＣＶＤ法、ＰＬＤ法、ＡＬＤ法またはＭＢＥ法などを用いて形成する。
【０２１０】
例えば、スパッタリング法を用いて半導体層６０３（ａ）に適用可能な酸化物半導体材料の膜を形成することにより酸化物半導体膜を形成することができる。なお、希ガス雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下で酸化物半導体膜を形成してもよく、好ましくは酸素ガス雰囲気下で形成する。また、形成時の基板加熱温度を１００℃以上６００℃以下、好ましくは１５０℃以上５５０℃以下、さらに好ましくは２００℃以上５００℃以下とし、酸化物半導体膜の厚さは、１ｎｍ以上４０ｎｍ以下、好ましくは３ｎｍ以上２０ｎｍ以下とする。このとき、スパッタリング装置内の水素又は水などの不純物の濃度が極めて低いことが好ましい。例えば、酸化物半導体膜の形成前に熱処理を行うことにより、スパッタリング装置内の水素又は水などの不純物の濃度を低くすることができる。また、形成時の基板加熱温度が高いほど、得られる酸化物半導体膜の不純物濃度は低くなる。さらに、形成時の基板加熱温度によって酸化物半導体膜中の原子配列が整い、高密度化され、多結晶またはＣＡＡＣ−ＯＳが膜表面だけではなく膜全体に形成されやすくなる。また、酸素ガス雰囲気で成膜することでも、希ガスなどの余分な原子が含まれないため、多結晶またはＣＡＡＣ−ＯＳが形成されやすくなる。ただし、酸素ガスと希ガスの混合雰囲気とする場合は酸素ガスの割合は３０体積％以上、好ましくは５０体積％以上、さらに好ましくは８０体積％以上とする。なお、酸化物半導体膜は薄いほど、トランジスタの短チャネル効果が低減される。ただし、薄くしすぎると界面散乱の影響が強くなり、電界効果移動度の低下が起こることがある。
【０２１１】
また、酸化物半導体膜をスパッタリング法により形成する際、絶縁層６０２（ａ）は平坦であることが好ましい。例えば、絶縁層６０２（ａ）の平均面粗さは、０．５ｎｍ未満、さらには０．１ｎｍ以下であることが好ましい。
【０２１２】
また、スパッタリングターゲットとして、例えば、ターゲット中の金属元素の原子数比がＩｎ：Ｚｎ＝５０：１乃至Ｉｎ：Ｚｎ＝１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１乃至Ｉｎ２Ｏ３：ＺｎＯ＝１：４）、好ましくはＩｎ：Ｚｎ＝２０：１乃至Ｉｎ：Ｚｎ＝１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１乃至Ｉｎ２Ｏ３：ＺｎＯ＝１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１乃至Ｉｎ：Ｚｎ＝１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２乃至Ｉｎ２Ｏ３：ＺｎＯ＝３：４）である酸化物ターゲットを用いて酸化物半導体膜を形成することができる。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｓ：Ｕ：Ｒのとき、Ｒ＞１．５Ｓ＋Ｕとする。Ｉｎの量を多くすることにより、トランジスタの移動度を向上させることができる。
【０２１３】
また、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の材料膜を、スパッタリング法によって形成する場合に用いる酸化物半導体のターゲット中の金属元素の原子数比は、Ｉｎ：Ｓｎ：Ｚｎが１：１：１、２：１：３、１：２：２、または４：９：７などを用いることができる。前述の原子数比を有するＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いて酸化物半導体膜を形成することで、多結晶またはＣＡＡＣ−ＯＳが形成されやすくなる。
【０２１４】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の材料膜を、スパッタリング法によって形成する場合に用いる酸化物半導体のターゲット中の金属元素の原子数比は、Ｉｎ：Ｇａ：Ｚｎが１：１：１、４：２：３、３：１：２、１：１：２、２：１：３、または３：１：４などを用いることができる。前述の原子数比を有するＩｎ−Ｇａ−Ｚｎ−Ｏターゲットを用いて酸化物半導体膜を形成することで、多結晶またはＣＡＡＣ−ＯＳが形成されやすくなる。
【０２１５】
次に、図７（Ｄ）に示すように、絶縁層６０２（ａ）及び半導体層６０３（ａ）の上に第２の導電膜を形成し、第２の導電膜の一部をエッチングすることにより導電層６０５ａ（ａ）及び導電層６０５ｂ（ａ）を形成する。
【０２１６】
例えば、スパッタリング法などを用いて導電層６０５ａ（ａ）及び導電層６０５ｂ（ａ）に適用可能な材料の膜を形成することにより第２の導電膜を形成することができる。また、導電層６０５ａ（ａ）及び導電層６０５ｂ（ａ）に適用可能な材料の膜を積層させることにより第２の導電膜を形成することもできる。
【０２１７】
次に、図７（Ｅ）に示すように、半導体層６０３（ａ）に接するように絶縁層６０６（ａ）を形成する。
【０２１８】
例えば、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下で、スパッタリング法を用いて絶縁層６０６（ａ）に適用可能な膜を形成することにより、絶縁層６０６（ａ）を形成することができる。スパッタリング法を用いて絶縁層６０６（ａ）を形成することにより、トランジスタのバックチャネルとしての機能を有する半導体層６０３（ａ）の部分における抵抗の低下を抑制することができる。また、絶縁層６０６（ａ）を形成する際の基板温度は、室温以上３００℃以下であることが好ましい。
【０２１９】
また、絶縁層６０６（ａ）を形成する前にＮ２Ｏ、Ｎ２、又はＡｒなどのガスを用いたプラズマ処理を行い、露出している半導体層６０３（ａ）の表面に付着した吸着水などを除去してもよい。プラズマ処理を行った場合、その後、大気に触れることなく、絶縁層６０６（ａ）を形成することが好ましい。
【０２２０】
さらに、図６（Ａ）に示すトランジスタの作製方法の一例では、例えば６００℃以上７５０℃以下、又は６００℃以上基板の歪み点未満の温度で加熱処理を行う。例えば、酸化物半導体膜を形成した後、酸化物半導体膜の一部をエッチングした後、第２の導電膜を形成した後、第２の導電膜の一部をエッチングした後、又は絶縁層６０６（ａ）を形成した後に上記加熱処理を行う。加熱処理は、減圧雰囲気、不活性雰囲気または酸化性雰囲気で行う。酸化物半導体膜が露出した状態で加熱処理を行う場合は特に、酸化物半導体膜中の不純物濃度を低減することができる。
【０２２１】
また上述した加熱処理は、減圧雰囲気または不活性雰囲気で加熱処理を行った後、温度を保持しつつ酸化性雰囲気に切り替えてさらに加熱処理を行うと好ましい。これは、減圧雰囲気または不活性雰囲気にて加熱処理を行うと、酸化物半導体膜中の不純物濃度を低減することができるが、同時に酸素欠損も生じてしまうためであり、このとき生じた酸素欠損を、酸化性雰囲気での加熱処理により低減することができる。
【０２２２】
酸化物半導体膜は、成膜時の基板加熱に加え、加熱処理を行うことで、膜中の不純物準位を極めて小さくすることが可能となる。その結果、トランジスタの電界効果移動度を後述する理想的な電界効果移動度近くまで高めることが可能となる。
【０２２３】
なお、上記加熱処理を行う加熱処理装置としては、電気炉、又は抵抗発熱体などの発熱体からの熱伝導又は熱輻射により被処理物を加熱する装置を用いることができ、例えばＧＲＴＡ（Ｇａｓ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置又はＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置などのＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、例えばハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、又は高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。また、ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスとしては、例えば希ガス、又は加熱処理によって被処理物と反応しない不活性気体（例えば窒素）を用いることができる。
【０２２４】
また、上記加熱処理を行った後、該加熱処理を行った炉と同じ炉に高純度の酸素ガス、高純度のＮ２Ｏガス、又は超乾燥エア（露点が−４０℃以下、好ましくは−６０℃以下の雰囲気）を導入してもよい。このとき、酸素ガス又はＮ２Ｏガスは、水、水素などを含まないことが好ましい。また、加熱処理装置に導入する酸素ガス又はＮ２Ｏガスの純度を、６Ｎ以上、好ましくは７Ｎ以上、すなわち、酸素ガス又はＮ２Ｏガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下とすることが好ましい。酸素ガス又はＮ２Ｏガスの作用により、半導体層６０３（ａ）に酸素が供給され、半導体層６０３（ａ）中の酸素欠乏に起因する欠陥を低減することができる。なお、上記高純度の酸素ガス、高純度のＮ２Ｏガス、又は超乾燥エアの導入は、上記加熱処理時に行ってもよい。
【０２２５】
また、絶縁層６０２（ａ）形成後、酸化物半導体膜形成後、ソース電極又はドレイン電極となる導電層形成後、ソース電極又はドレイン電極となる導電層の上の絶縁層形成後、又は加熱処理後に酸素プラズマによる酸素ドーピング処理を行ってもよい。例えば２．４５ＧＨｚの高密度プラズマにより酸素ドーピング処理を行ってもよい。また、イオン注入法を用いて酸素ドーピング処理を行ってもよい。酸素ドーピング処理を行うことにより、作製されるトランジスタの電気特性のばらつきを低減することができる。例えば、酸素ドーピング処理を行い、絶縁層６０２（ａ）及び絶縁層６０６（ａ）の一方又は両方を、化学量論的組成比より酸素が多い状態にする。
【０２２６】
半導体層６０３（ａ）に接する絶縁層中の酸素を過剰にすることにより、半導体層６０３（ａ）に供給されやすくなる。よって、半導体層６０３（ａ）中、又は絶縁層６０２（ａ）及び絶縁層６０６（ａ）の一方又は両方と、半導体層６０３（ａ）との界面における酸素欠陥を低減することができるため、半導体層６０３（ａ）のキャリア濃度をより低減することができる。また、これに限定されず、製造過程により半導体層６０３（ａ）に含まれる酸素を過剰にした場合であっても、半導体層６０３（ａ）に接する上記絶縁層により、半導体層６０３（ａ）からの酸素の脱離を抑制することができる。
【０２２７】
例えば、絶縁層６０２（ａ）及び絶縁層６０６（ａ）の一方又は両方として、酸化ガリウムを含む絶縁層を形成する場合、該絶縁層に酸素を供給し、酸化ガリウムの組成をＧａ２Ｏｘにすることができる。
【０２２８】
また、絶縁層６０２（ａ）及び絶縁層６０６（ａ）の一方又は両方として、酸化アルミニウムを含む絶縁層を形成する場合、該絶縁層に酸素を供給し、酸化アルミニウムの組成をＡｌ２Ｏｘにすることができる。
【０２２９】
また、絶縁層６０２（ａ）及び絶縁層６０６（ａ）の一方又は両方として、酸化ガリウムアルミニウム又は酸化アルミニウムガリウムを含む絶縁層を形成する場合、該絶縁層に酸素を供給し、酸化ガリウムアルミニウム又は酸化アルミニウムガリウムの組成をＧａｘＡｌ２−ｘＯ３＋αとすることができる。
【０２３０】
以上の工程により、半導体層６０３（ａ）から、水素、水、水酸基、又は水素化物（水素化合物ともいう）などの不純物を排除し、且つ半導体層６０３（ａ）に酸素を供給することにより、酸化物半導体層を高純度化させることができる。
【０２３１】
さらに、上記加熱処理とは別に、絶縁層６０６（ａ）を形成した後に、不活性ガス雰囲気下、又は酸素ガス雰囲気下で加熱処理（好ましくは２００℃以上６００℃以下、例えば２５０℃以上３５０℃以下）を行ってもよい。
【０２３２】
さらに、図７（Ｅ）に示すように、絶縁層６０６（ａ）の上に第３の導電膜を形成し、第３の導電膜の一部をエッチングすることにより導電層６０８（ａ）を形成する。
【０２３３】
例えば、スパッタリング法を用いて導電層６０８（ａ）に適用可能な材料の膜を形成することにより第３の導電膜を形成することができる。また、第３の導電膜に適用可能な材料の膜を積層させ、第３の導電膜を形成することもできる。
【０２３４】
なお、図６（Ａ）に示すトランジスタの作製方法例を示したが、これに限定されず、例えば図６（Ｂ）乃至図６（Ｄ）に示す各構成要素において、名称が図６（Ａ）に示す各構成要素と同じであり且つ機能の少なくとも一部が図６（Ａ）に示す各構成要素と同じであれば、図６（Ａ）に示すトランジスタの作製方法例の説明を適宜援用することができる。
【０２３５】
また、図６（Ｃ）及び図６（Ｄ）に示すように、領域６０４ａ（ｃ）及び領域６０４ａ（ｄ）、又は領域６０４ｂ（ｃ）乃至領域６０４ｂ（ｄ）を形成する場合には、ゲートとしての機能を有する導電層が形成される側から半導体層にドーパントを添加することにより、ゲート絶縁層としての機能を有する絶縁層を介して自己整合で領域６０４ａ（ｃ）及び領域６０４ａ（ｄ）、及び領域６０４ｂ（ｃ）及び領域６０４ｂ（ｄ）を形成する。
【０２３６】
例えば、イオンドーピング装置又はイオン注入装置を用いてドーパントを添加することができる。
【０２３７】
図６及び図７を用いて説明したように、本実施の形態におけるトランジスタの一例は、ゲートとしての機能を有する導電層と、ゲート絶縁層としての機能を有する絶縁層と、ゲート絶縁層としての機能を有する絶縁層を介してゲートとしての機能を有する導電層に重畳し、チャネルが形成される酸化物半導体層と、酸化物半導体層に電気的に接続され、ソース及びドレインの一方としての機能を有する導電層と、酸化物半導体層に電気的に接続され、ソース及びドレインの他方としての機能を有する導電層と、を含む構造である。
【０２３８】
なお、酸化物半導体膜の形成後において、脱水化処理（脱水素化処理）を行い酸化物半導体膜から、水素、または水分を除去して不純物が極力含まれないように高純度化し、加酸素化処理によって同時に減少してしまった酸素を酸化物半導体に加える、または過剰な酸素を供給し酸化物半導体膜の酸素欠損を補填することが好ましい。また、本明細書等において、酸化物半導体膜に酸素を供給する場合を、加酸素化処理、または過酸素化処理と記す場合がある。
【０２３９】
このように、酸化物半導体膜は、脱水化処理（脱水素化処理）により、水素または水分が除去され、加酸素化処理により酸素欠損を補填することによって、電気的にｉ型（真性）化またはｉ型に限りなく近い酸化物半導体膜とすることができる。
【０２４０】
上記チャネルが形成される酸化物半導体層は、高純度化させることによりＩ型又は実質的にＩ型となった酸化物半導体層である。酸化物半導体層を高純度化させることにより、酸化物半導体層のキャリア濃度を１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満にすることができる。
【０２４１】
またこのように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠損に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層を備えるトランジスタは、極めて優れたオフ電流特性を実現できる。例えば、室温（２５℃）でのチャネル幅１μｍあたりのオフ電流を１０ａＡ／μｍ（１×１０−１７Ａ／μｍ）以下にすること、さらにはチャネル幅１μｍあたりのオフ電流を１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下、さらにはチャネル幅１μｍあたりのオフ電流を１０ｚＡ／μｍ（１×１０−２０Ａ／μｍ）以下、さらにはチャネル幅１μｍあたりのオフ電流を１ｚＡ／μｍ（１×１０−２１Ａ／μｍ）以下、さらにはチャネル幅１μｍあたりのオフ電流を１００ｙＡ／μｍ（１×１０−２２Ａ／μｍ）以下にすることができる。トランジスタのオフ電流は、低ければ低いほどよいが、本実施の形態におけるトランジスタのオフ電流の下限値は、約１０−３０Ａ／μｍであると見積もられる。
【０２４２】
本実施の形態の酸化物半導体層を含むトランジスタを、例えば上記実施の形態におけるメモリセル内のトランジスタに適用することにより、トランジスタのオフ状態におけるリーク電流を極めて低減することができ、データの保持期間を極めて長いものとすることができる。
【０２４３】
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【０２４４】
（実施の形態４）
本実施の形態では、上記実施の形態におけるメモリセルの構造例について説明する。
【０２４５】
本実施の形態におけるメモリセルは、チャネルが形成され、元素周期表における第１４族の半導体（シリコンなど）を含有する半導体層を含むトランジスタと、チャネルが形成される酸化物半導体層を含むトランジスタを用いて構成される。このとき、チャネルが形成される酸化物半導体層を含むトランジスタは、元素周期表における第１４族の半導体（シリコンなど）を含有する半導体層を含むトランジスタの上に積層させることができる。元素周期表における第１４族の半導体（シリコンなど）を含有する半導体層を含むトランジスタは、例えば図４におけるトランジスタ２７１やインバータ２７３を構成するトランジスタに適用される。
【０２４６】
元素周期表における第１４族の半導体（シリコンなど）を含有する半導体層を含むトランジスタの上にチャネルが形成される酸化物半導体層を含むトランジスタを積層する例について、図８に示す。なお、図８では、実際の寸法と異なる構成要素を含む。
【０２４７】
図８では、半導体層７８０と、絶縁層７８４ａと、絶縁層７８４ｂと、導電層７８５ａと、導電層７８５ｂと、絶縁層７８６ａと、絶縁層７８６ｂと、絶縁層７８６ｃと、絶縁層７８６ｄと、絶縁層７８８と、半導体層７５３と、導電層７５４ａと、導電層７５４ｂと、絶縁層７５５と、導電層７５６と、絶縁層７５７ａと、絶縁層７５７ｂと、絶縁層７５８と、絶縁層７５９と、導電層７６０ａと、導電層７６０ｂと、により元素周期表における第１４族の半導体（シリコンなど）を含有する半導体層を含むｐチャネル型トランジスタ及びｎチャネル型トランジスタ（例えば図４に示すインバータ２７３などを構成するトランジスタに相当）とチャネルが形成される酸化物半導体層を含むトランジスタ（例えば図４に示すトランジスタ２６１に相当）が構成される。
【０２４８】
さらに、半導体層７８０は、領域７８２ａ、領域７８２ｂ、領域７８２ｃ、及び領域７８２ｄを有する。また、半導体層７８０は、絶縁領域７８１ａ乃至絶縁領域７８１ｃにより、各トランジスタが電気的に分離されている。
【０２４９】
半導体層７８０としては、例えば半導体基板を用いることができる。また、別の基板の上に設けられた半導体層を半導体層７８０として用いることもできる。
【０２５０】
領域７８２ａ及び領域７８２ｂは、互いに離間して設けられ、ｐ型の導電型を付与するドーパントが添加された領域である。領域７８２ａ及び領域７８２ｂは、上記ｐチャネル型トランジスタのソース領域又はドレイン領域としての機能を有する。例えば、領域７８２ａ及び領域７８２ｂのそれぞれは、別途設けられた導電層に電気的に接続されてもよい。
【０２５１】
領域７８２ｃ及び領域７８２ｄは、互いに離間して設けられ、ｎ型の導電型を付与するドーパントが添加された領域である。領域７８２ｃ及び領域７８２ｄは、上記ｎチャネル型トランジスタのソース領域又はドレイン領域としての機能を有する。例えば、領域７８２ｃ及び領域７８２ｄのそれぞれは、別途設けられた導電層に電気的に接続されてもよい。
【０２５２】
なお、領域７８２ａ乃至領域７８２ｄの一部に低濃度領域を設けてもよい。このとき低濃度領域の深さは、それ以外の領域７８２ａ乃至領域７８２ｄの領域の深さより小さくてもよいが、これに限定されない。
【０２５３】
絶縁層７８４ａは、絶縁領域７８１ａ及び絶縁領域７８１ｂに挟まれた半導体層７８０の領域の上に設けられる。絶縁層７８４ａは、上記ｐチャネル型トランジスタのゲート絶縁層としての機能を有する。
【０２５４】
絶縁層７８４ｂは、絶縁領域７８１ｂ及び絶縁領域７８１ｃに挟まれた半導体層７８０の領域の上に設けられる。絶縁層７８４ｂは、上記ｎチャネル型トランジスタのゲート絶縁層としての機能を有する。
【０２５５】
絶縁層７８４ａ及び絶縁層７８４ｂとしては、例えば酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化ハフニウム、有機絶縁材料（例えばポリイミド又はアクリルなど）などの材料の層を用いることができる。また、絶縁層７８４ａ及び絶縁層７８４ｂに適用可能な材料の積層により絶縁層７８４ａ及び絶縁層７８４ｂを構成してもよい。
【０２５６】
導電層７８５ａは、絶縁層７８４ａを介して半導体層７８０に重畳する。導電層７８５ａに重畳する半導体層７８０の領域が上記ｐチャネル型トランジスタのチャネル形成領域になる。導電層７８５ａは、上記ｐチャネル型トランジスタのゲートとしての機能を有する。
【０２５７】
導電層７８５ｂは、絶縁層７８４ｂを介して半導体層７８０に重畳する。導電層７８５ｂに重畳する半導体層７８０の領域が上記ｎチャネル型トランジスタのチャネル形成領域になる。導電層７８５ｂは、上記ｎチャネル型トランジスタのゲートとしての機能を有する。
【０２５８】
導電層７８５ａ及び導電層７８５ｂとしては、例えばモリブデン、マグネシウム、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、若しくはスカンジウムなどの金属材料、又はこれらを主成分とする合金材料の層を用いることができる。また、導電層７８５ａ及び導電層７８５ｂに適用可能な材料の積層により、導電層７８５ａ及び導電層７８５ｂを構成することもできる。
【０２５９】
絶縁層７８６ａは、絶縁層７８４ａの上に設けられ、導電層７８５ａにおける、互いに対向する一対の側面の一方に接する。
【０２６０】
絶縁層７８６ｂは、絶縁層７８４ａの上に設けられ、導電層７８５ａにおける、互いに対向する上記一対の側面の他方に接する。
【０２６１】
絶縁層７８６ｃは、絶縁層７８４ｂの上に設けられ、導電層７８５ｂにおける、互いに対向する一対の側面の一方に接する。
【０２６２】
絶縁層７８６ｄは、絶縁層７８４ｂの上に設けられ、導電層７８５ｂにおける、互いに対向する上記一対の側面の他方に接する。
【０２６３】
絶縁層７８８は、絶縁層７８６ａ、絶縁層７８６ｂ、絶縁層７８６ｃ、及び絶縁層７８６ｄの上に設けられる。
【０２６４】
絶縁層７８６ａ乃至絶縁層７８６ｄ、及び絶縁層７８８としては、絶縁層７８４ａ及び絶縁層７８４ｂに適用可能な材料のうち、絶縁層７８４ａ及び絶縁層７８４ｂに適用した材料と同じ材料の層又は異なる材料の層を用いることができる。また、絶縁層７８６ａ乃至絶縁層７８６ｄ、及び絶縁層７８８に適用可能な材料の積層により、絶縁層７８６ａ乃至絶縁層７８６ｄ、及び絶縁層７８８を構成することもできる。
【０２６５】
半導体層７５３は、絶縁層７８８の上に設けられる。半導体層７５３は、領域７５２ａ及び領域７５２ｂを含む。領域７５２ａ及び領域７５２ｂはドーパントが添加された領域であり、ソース領域又はドレイン領域としての機能を有する。ドーパントとしては、上記実施の形態における酸化物半導体層を含むトランジスタに適用可能なドーパントを適宜用いることができる。なお、領域７５２ａ及び領域７５２ｂは必ずしも設けなくともよい。
【０２６６】
半導体層７５３としては、例えば図６（Ａ）に示す半導体層６０３（ａ）に適用可能な材料の層を用いることができる。
【０２６７】
絶縁層７５５は、半導体層７５３の上に設けられる。また絶縁層７５５は、トランジスタのゲート絶縁層としての機能を有する。
【０２６８】
絶縁層７５５としては、例えば図６（Ａ）に示す絶縁層６０２（ａ）に適用可能な材料の層を用いることができる。また、絶縁層７５５に適用可能な材料の積層により絶縁層７５５を構成してもよい。
【０２６９】
導電層７５６は、絶縁層７５５を介して半導体層７５３に重畳する。導電層７５６は、トランジスタのゲートとしての機能を有する。
【０２７０】
導電層７５６としては、例えば図６（Ａ）に示す導電層６０１（ａ）に適用可能な材料の層を用いることができる。また、導電層７５６に適用可能な材料の積層により導電層７５６を構成してもよい。
【０２７１】
絶縁層７５７ａ及び絶縁層７５７ｂは、導電層７５６の側面に接して絶縁層７５５の上に設けられる。なお、絶縁層７５７ａ及び絶縁層７５７ｂは必ずしも設けなくてもよい。
【０２７２】
導電層７５４ａは、半導体層７５３に接して電気的に接続される。また、導電層７５４ａは、導電層７８５ａに電気的に接続される。導電層７５４ａは、上記酸化物半導体層を含むトランジスタのソース又はドレインとしての機能を有する。
【０２７３】
導電層７５４ｂは、半導体層７５３に接して電気的に接続される。導電層７５４ｂは、上記酸化物半導体層を含むトランジスタのソース又はドレインとしての機能を有する。
【０２７４】
導電層７５４ａ及び導電層７５４ｂとしては、例えば図６（Ａ）に示す導電層６０５ａ（ａ）及び導電層６０５ｂ（ａ）に適用可能な材料の層を用いることができる。また、導電層７５４ａ及び導電層７５４ｂに適用可能な材料の積層により導電層７５４ａ及び導電層７５４ｂを構成してもよい。
【０２７５】
絶縁層７５８は、導電層７５６、絶縁層７５７ａ、絶縁層７５７ｂ、導電層７５４ａ、及び導電層７５４ｂの上に設けられる。
【０２７６】
絶縁層７５８としては、例えば図６（Ａ）に示す絶縁層６０２（ａ）に適用可能な材料の層を用いることができる。また、絶縁層７５８に適用可能な材料の積層により絶縁層７５８を構成してもよい。絶縁層７５８は、不純物の侵入を抑制する保護層としての機能を有する。
【０２７７】
絶縁層７５９は、絶縁層７５８の上に設けられる。
【０２７８】
絶縁層７５９としては、例えば図６（Ａ）に示す絶縁層６０２（ａ）に適用可能な材料の層を用いることができる。また、絶縁層７５９に適用可能な材料の積層により絶縁層７５９を構成してもよい。
【０２７９】
導電層７６０ａは、絶縁層７５８及び絶縁層７５９に設けられた開口部を介して導電層７５４ａに電気的に接続される。導電層７６０ａは、酸化物半導体層を含むトランジスタのソース又はドレインとしての機能を有する。
【０２８０】
導電層７６０ｂは、絶縁層７５８及び絶縁層７５９に設けられた開口部を介して導電層７５４ｂに電気的に接続される。導電層７６０ｂは、酸化物半導体層を含むトランジスタのソース又はドレインとしての機能を有する。
【０２８１】
導電層７６０ａ及び導電層７６０ｂとしては、例えば図６（Ａ）に示す導電層６０５ａ（ａ）及び導電層６０５ｂ（ａ）に適用可能な材料の層を用いることができる。また、導電層７６０ａ及び導電層７６０ｂに適用可能な材料の積層により導電層７６０ａ及び導電層７６０ｂを構成してもよい。
【０２８２】
なお、ここでは容量素子２８１及び容量素子２９１については明瞭化のため図示していないが、上記ｎチャネル型のトランジスタ、ｐチャネル型のトランジスタ、及び酸化物半導体層を含むトランジスタを構成する導電層又はドーパントが添加された半導体層のいずれか２つと、その間に挟持されるいずれかの絶縁層によって形成すればよい。また、酸化物半導体層を含むトランジスタの上方に積層して形成してもよい。
【０２８３】
以上が図８に示すメモリセルの構造例の説明である。
【０２８４】
図８を用いて説明したように、本実施の形態におけるメモリセルの構造例では、異なる材料の半導体層を用いたトランジスタを積層させてメモリセルを構成することにより、回路面積を小さくすることができる。
【０２８５】
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【０２８６】
（実施の形態５）
本実施の形態では、ｃ軸配向し、かつａｂ面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、ｃ軸においては金属原子が層状または金属原子と酸素原子とが層状に配列しており、ａｂ面においてはａ軸またはｂ軸の向きが異なる（ｃ軸を中心に回転した）結晶を含む酸化物半導体（ＣＡＡＣ−ＯＳ：Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒともいう。）について説明する。
【０２８７】
ＣＡＡＣ−ＯＳとは、広義に、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつｃ軸方向に垂直な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む酸化物をいう。
【０２８８】
ＣＡＡＣ−ＯＳは単結晶ではないが、非晶質のみから形成されているものでもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
【０２８９】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
【０２９０】
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
【０２９１】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
【０２９２】
ＣＡＡＣ−ＯＳを構成する酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣ−ＯＳを構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣ−ＯＳが形成される基板面、ＣＡＡＣ−ＯＳの表面などに垂直な方向）に揃っていてもよい。または、ＣＡＡＣ−ＯＳを構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣ−ＯＳが形成される基板面、ＣＡＡＣ−ＯＳの表面などに垂直な方向）を向いていてもよい。
【０２９３】
ＣＡＡＣ−ＯＳは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。
【０２９４】
このようなＣＡＡＣ−ＯＳの例として、膜状に形成され、膜表面または形成される基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子および酸素原子（または窒素原子）の層状配列が認められる酸化物を挙げることもできる。
【０２９５】
ＣＡＡＣ−ＯＳに含まれる結晶構造の一例について図９乃至図１２を用いて詳細に説明する。なお、特に断りがない限り、図９乃至図１２は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。また、図９において丸で囲まれたＯは４配位のＯを示し、二重丸は３配位のＯを示す。
【０２９６】
図９（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図９（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図９（Ａ）の上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。図９（Ａ）に示す小グループは電荷が０である。
【０２９７】
図９（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図９（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図９（Ｂ）に示す構造をとりうる。図９（Ｂ）に示す小グループは電荷が０である。
【０２９８】
図９（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。図９（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。または、図９（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位のＯがあってもよい。図９（Ｃ）に示す小グループは電荷が０である。
【０２９９】
図９（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図９（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図９（Ｄ）に示す小グループは電荷が＋１となる。
【０３００】
図９（Ｅ）に、２個のＺｎを含む小グループを示す。図９（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図９（Ｅ）に示す小グループは電荷が−１となる。
【０３０１】
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう。）と呼ぶ。
【０３０２】
ここで、これらの小グループ同士が結合する規則について説明する。図９（Ａ）に示す６配位のＩｎの上半分の３個のＯは、下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｉｎを有する。図９（Ｂ）に示す５配位のＧａの上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の近接Ｇａを有する。図９（Ｃ）に示す４配位のＺｎの上半分の１個のＯは、下方向に１個の近接Ｚｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｚｎを有する。この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）、４配位の金属原子（Ｚｎ）のいずれかと結合することになる。
【０３０３】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。
【０３０４】
図１０（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。図１０（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図１０（Ｃ）は、図１０（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
【０３０５】
図１０（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図１０（Ａ）において、Ｉｎの上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図１０（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。
【０３０６】
図１０（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【０３０７】
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図９（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
【０３０８】
具体的には、図１０（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）とする組成式で表すことができる。
【０３０９】
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｌａ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ−Ｏ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ｚｎ−Ｏ系酸化物、Ａｌ−Ｚｎ−Ｏ系酸化物、Ｚｎ−Ｍｇ−Ｏ系酸化物、Ｓｎ−Ｍｇ−Ｏ系酸化物、Ｉｎ−Ｍｇ−Ｏ系酸化物や、Ｉｎ−Ｇａ−Ｏ系の材料などを用いた場合も同様である。
【０３１０】
例えば、図１１（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。
【０３１１】
図１１（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【０３１２】
図１１（Ｂ）に３つの中グループで構成される大グループを示す。なお、図１１（Ｃ）は、図１１（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
【０３１３】
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
【０３１４】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、図１１（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。
【０３１５】
具体的には、図１１（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の結晶を得ることができる。なお、得られるＩｎ−Ｇａ−Ｚｎ−Ｏ系の層構造は、ＩｎＧａＯ３（ＺｎＯ）ｎ（ｎは自然数。）とする組成式で表すことができる。
【０３１６】
ｎ＝１（ＩｎＧａＺｎＯ４）の場合は、例えば、図１２（Ａ）に示す結晶構造を取りうる。なお、図１２（Ａ）に示す結晶構造において、図９（Ｂ）で説明したように、Ｇａ及びＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。
【０３１７】
また、ｎ＝２（ＩｎＧａＺｎ２Ｏ５）の場合は、例えば、図１２（Ｂ）に示す結晶構造を取りうる。なお、図１２（Ｂ）に示す結晶構造において、図９（Ｂ）で説明したように、Ｇａ及びＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。
【０３１８】
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【０３１９】
（実施の形態６）
本実施の形態では、上記実施の形態におけるキャッシュメモリを備えた電子機器の例について説明する。
【０３２０】
本実施の形態における電子機器の構成例について、図１３（Ａ）乃至図１３（Ｄ）を用いて説明する。
【０３２１】
図１３（Ａ）に示す電子機器は、携帯型情報端末の例である。図１３（Ａ）に示す情報端末は、筐体１００１ａと、筐体１００１ａに設けられた表示部１００２ａと、を具備する。
【０３２２】
なお、筐体１００１ａの側面１００３ａに外部機器に接続させるための接続端子、及び図１３（Ａ）に示す携帯型情報端末を操作するためのボタンの一つ又は複数を設けてもよい。
【０３２３】
図１３（Ａ）に示す携帯型情報端末は、筐体１００１ａの中に、ＣＰＵと、記憶回路と、外部機器とＣＰＵ及び記憶回路との信号の送受信を行うインターフェースと、外部機器との信号の送受信を行うアンテナと、を備える。
【０３２４】
図１３（Ａ）に示す携帯型情報端末は、例えば電話機、電子書籍、パーソナルコンピュータ、及び遊技機の一つ又は複数としての機能を有する。
【０３２５】
図１３（Ｂ）に示す電子機器は、折り畳み式の携帯型情報端末の例である。図１３（Ｂ）に示す携帯型情報端末は、筐体１００１ｂと、筐体１００１ｂに設けられた表示部１００２ｂと、筐体１００４と、筐体１００４に設けられた表示部１００５と、筐体１００１ｂ及び筐体１００４を接続する軸部１００６と、を具備する。
【０３２６】
また、図１３（Ｂ）に示す携帯型情報端末では、軸部１００６により筐体１００１ｂ又は筐体１００４を動かすことにより、筐体１００１ｂを筐体１００４に重畳させることができる。
【０３２７】
なお、筐体１００１ｂの側面１００３ｂ又は筐体１００４の側面１００７に外部機器に接続させるための接続端子、及び図１３（Ｂ）に示す携帯型情報端末を操作するためのボタンの一つ又は複数を設けてもよい。
【０３２８】
また、表示部１００２ｂ及び表示部１００５に、互いに異なる画像又は一続きの画像を表示させてもよい。なお、表示部１００５を必ずしも設けなくてもよく、表示部１００５の代わりに、入力装置であるキーボードを設けてもよい。
【０３２９】
図１３（Ｂ）に示す携帯型情報端末は、筐体１００１ｂ又は筐体１００４の中に、ＣＰＵと、記憶回路と、外部機器とＣＰＵ及び記憶回路との信号の送受信を行うインターフェースと、を備える。なお、図１３（Ｂ）に示す携帯型情報端末に、外部との信号の送受信を行うアンテナを設けてもよい。
【０３３０】
図１３（Ｂ）に示す携帯型情報端末は、例えば電話機、電子書籍、パーソナルコンピュータ、及び遊技機の一つ又は複数としての機能を有する。
【０３３１】
図１３（Ｃ）に示す電子機器は、設置型情報端末の例である。図１３（Ｃ）に示す設置型情報端末は、筐体１００１ｃと、筐体１００１ｃに設けられた表示部１００２ｃと、を具備する。
【０３３２】
なお、表示部１００２ｃを、筐体１００１ｃにおける甲板部１００８に設けることもできる。
【０３３３】
また、図１３（Ｃ）に示す設置型情報端末は、筐体１００１ｃの中に、ＣＰＵと、記憶回路と、外部機器とＣＰＵ及び記憶回路との信号の送受信を行うインターフェースと、を備える。なお、図１３（Ｃ）に示す設置型情報端末に、外部との信号の送受信を行うアンテナを設けてもよい。
【０３３４】
さらに、図１３（Ｃ）に示す設置型情報端末における筐体１００１ｃの側面１００３ｃに券などを出力する券出力部、硬貨投入部、及び紙幣挿入部の一つ又は複数を設けてもよい。
【０３３５】
図１３（Ｃ）に示す設置型情報端末は、例えば現金自動預け払い機、券などの注文をするための情報通信端末（マルチメディアステーションともいう）、又は遊技機としての機能を有する。
【０３３６】
図１３（Ｄ）は、設置型情報端末の例である。図１３（Ｄ）に示す設置型情報端末は、筐体１００１ｄと、筐体１００１ｄに設けられた表示部１００２ｄと、を具備する。なお、筐体１００１ｄを支持する支持台を設けてもよい。
【０３３７】
なお、筐体１００１ｄの側面１００３ｄに外部機器に接続させるための接続端子、及び図１３（Ｄ）に示す設置型情報端末を操作するためのボタンの一つ又は複数を設けてもよい。
【０３３８】
また、図１３（Ｄ）に示す設置型情報端末は、筐体１００１ｄの中に、ＣＰＵと、記憶回路と、外部機器とＣＰＵ及び記憶回路との信号の送受信を行うインターフェースと、を備えてもよい。なお、図１３（Ｄ）に示す設置型情報端末に、外部との信号の送受信を行うアンテナを設けてもよい。
【０３３９】
図１３（Ｄ）に示す設置型情報端末は、例えばデジタルフォトフレーム、モニタ、又はテレビジョン装置としての機能を有する。
【０３４０】
上記実施の形態のキャッシュメモリは、図１３（Ａ）乃至図１３（Ｄ）に示す電子機器のＣＰＵに接続して用いられる。
【０３４１】
図１３を用いて説明したように、本実施の形態における電子機器の一例は、キャッシュメモリとして上記実施の形態におけるキャッシュメモリを具備する構成である。
【０３４２】
上記構成にすることにより、低消費電力化が実現され、且つキャッシュヒット率が向上することによりＣＰＵの動作速度が改善された電子機器とすることができる。
【０３４３】
本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【符号の説明】
【０３４４】
１００      キャッシュメモリ
１０１      制御部
１０３      比較回路
１１０      メモリセット
１１１      メモリアレイ
１１３      ライン
１１５      タグフィールド
１１７      データフィールド
１１９      駆動回路
１５０      メモリセル
１５１      第１格納部
１５３      第２格納部
１５５      データ転送部
１６０      ＣＰＵ
１６１      制御部
１６２      演算部
１７０      メインメモリ
２５１      第１ゲート線
２５２      第２ゲート線
２５３      第３ゲート線
２５４      第４ゲート線
２５５      第１ビット線
２５６      第２ビット線
２６１      トランジスタ
２６２      トランジスタ
２６３      トランジスタ
２６５      ノード
２６６      ノード
２６７      ノード
２６８      ノード
２７１      トランジスタ
２７２      トランジスタ
２７３      インバータ
２７４      インバータ
２８１      容量素子
２９１      容量素子
２９２      インバータ
６００      被素子形成層
６０１      導電層
６０２      絶縁層
６０３      半導体層
６０４ａ    領域
６０４ｂ    領域
６０５ａ    導電層
６０５ｂ    導電層
６０６      絶縁層
６０８      導電層
７５２ａ    領域
７５２ｂ    領域
７５３      半導体層
７５４ａ    導電層
７５４ｂ    導電層
７５５      絶縁層
７５６      導電層
７５７ａ    絶縁層
７５７ｂ    絶縁層
７５８      絶縁層
７５９      絶縁層
７６０ａ    導電層
７６０ｂ    導電層
７８０      半導体層
７８１ａ    絶縁領域
７８１ｂ    絶縁領域
７８１ｃ    絶縁領域
７８２ａ    領域
７８２ｂ    領域
７８２ｃ    領域
７８２ｄ    領域
７８４ａ    絶縁層
７８４ｂ    絶縁層
７８５ａ    導電層
７８５ｂ    導電層
７８６ａ    絶縁層
７８６ｂ    絶縁層
７８６ｃ    絶縁層
７８６ｄ    絶縁層
７８８      絶縁層
１００１ａ    筐体
１００１ｂ    筐体
１００１ｃ    筐体
１００１ｄ    筐体
１００２ａ    表示部
１００２ｂ    表示部
１００２ｃ    表示部
１００２ｄ    表示部
１００３ａ    側面
１００３ｂ    側面
１００３ｃ    側面
１００３ｄ    側面
１００４    筐体
１００５    表示部
１００６    軸部
１００７    側面
１００８    甲板部
【図１】
0005919096.tif 000002
【図２】
0005919096.tif 000003
【図３】
0005919096.tif 000004
【図４】
0005919096.tif 000005
【図５】
0005919096.tif 000006
【図６】
0005919096.tif 000007
【図７】
0005919096.tif 000008
【図８】
0005919096.tif 000009
【図９】
0005919096.tif 000010
【図１３】
0005919096.tif 000011
【図１０】
0005919096.tif 000012
【図１１】
0005919096.tif 000013
【図１２】
0005919096.tif 000014