(57)【特許請求の範囲】
【請求項１】
複数段の回路ブロック（ＢＬ１、ＢＬ２、ＢＬ２ａ）からなり、最終段の回路ブロックの出力が少なくとも一つの前段の回路ブロックに接続されることでループを形成するように構成され、アナログ入力信号を処理する信号処理部（１０）と、
前記信号処理部を構成する回路ブロックのうち、少なくとも最終段を含む一つ以上の回路ブロックの出力を量子化した量子化値を生成する量子化部（２０、２０ａ、２０ｂ）と、
前記回路ブロック内の接続状態を切り替えるための制御信号を生成し、前記信号処理部および量子化部を、デルタシグマ変調器として動作させるデルタシグマモード、または巡回型Ａ／Ｄ変換器として動作させる巡回モードのいずれかに切り替える共に、前記量子化値に従って、前記アナログ入力信号のＡ／Ｄ変換結果を生成する制御部（３０）と、
を備え、
前記信号処理部を構成する各回路ブロックは、
演算増幅器（１６）と、
それぞれの一端が前記演算増幅器の入力端子に接続された第１〜第３のキャパシタ（Ｃ１〜Ｃ３）と、
前記デルタシグマモードでの動作時に、前記第１のキャパシタが予め設定された第１処理対象入力をサンプリングして保持する第１サンプル回路、または前記演算増幅器および前記第３のキャパシタと共に積分回路を構成し、前記巡回モードでの動作時に、前記第１のキャパシタが前記演算増幅器の入力端子から切り離されるように、前記第１のキャパシタの接続先を切り替える第１切替手段（１１）と、
前記デルタシグマモードでの動作時に、前記第２のキャパシタが前記演算増幅器の入力端子と出力端子との間に接続され、前記巡回モードでの動作時に、前記第２のキャパシタが予め設定された第２処理対象入力をサンプリングして保持する第２サンプル回路、または前記演算増幅器および前記第３のキャパシタと共に増幅回路を構成するように、前記第２のキャパシタの接続先を切り替える第２切替手段（１２、１４）と、
前記デルタシグマモードでの動作時に、前記第３のキャパシタが前記演算増幅器および前記第１のキャパシタと共に前記積分回路を構成して該積分回路の出力を保持し、前記巡回モードでの動作時に、前記演算増幅器および前記第２のキャパシタと共に前記増幅回路を構成して該増幅回路の出力を保持するように、前記第３のキャパシタの接続先を切り替える第３切替手段（１３、１４）と、
を備え、
前記第２のキャパシタおよび前記第３のキャパシタの前記演算増幅器側端と前記演算増幅器の入力端子が直接接続されており、
前記回路ブロックの一つは、前記アナログ入力信号を前記第１処理対象入力とし、前記ループにおいて前段に位置する回路ブロックの前記演算増幅器の出力である前段出力を前記第２処理対象入力とし、他の回路ブロックは、前記前段出力を前記第１処理対象入力および第２処理対象入力とする、
または、
前記回路ブロックの一つは、前記アナログ入力信号を前記第１処理対象入力とし、当該１つの回路ブロックと異なる回路ブロックは、前記ループにおいて前段に位置する回路ブロックの前記演算増幅器の出力である前段出力を前記第２処理対象入力とし、更に他の回路ブロックは、前記前段出力を前記第１処理対象入力および第２処理対象入力とすることを特徴とするＡ／Ｄ変換装置。
【請求項２】
前記第１切替手段（１１）は、前記第１のキャパシタの演算増幅器側端に基準電位を印加するスイッチ（ＳＳ２）、前記第１のキャパシタの演算増幅器側端と前記演算増幅器の入力端子との接続をオンオフするスイッチ（ＳＳ３）、および前記第１のキャパシタの非演算増幅器側端に前記基準電位および前記第１処理対象入力、前記量子化値に従ったＤ／Ａ変換値である変換出力のいずれかを印加するスイッチ（ＳＳ１、ＳＳ４、ＳＤＴ＿Ｓ、ＳＤＭ＿Ｓ、ＳＤＢ＿Ｓ）を備え、
前記第２切替手段（１２，１４）は、前記第２のキャパシタの演算増幅器側端に前記基準電位を印加するスイッチ（１４：ＳＣ２）、前記第２のキャパシタの非演算増幅器側端と前記演算増幅器の出力端子との接続をオンオフするスイッチ（１２：ＳＩ２）、および前記第２のキャパシタの非演算増幅器側端に前記基準電位、および前記前段出力、前記変換出力のいずれかを印加するスイッチ（１２：ＳＣ１、ＳＣ５、ＳＤＴ＿Ｃ、ＳＤＭ＿Ｃ、ＳＤＢ＿Ｃ）を備え、
前記第３切替手段（１３，１４）は、前記第３のキャパシタの演算増幅器側端に前記基準電位を印加するスイッチ（１４：ＳＣ２）、前記第３のキャパシタの非演算増幅器側端と前記演算増幅器の出力端子との接続をオンオフするスイッチ（１３：ＳＩ１）および前記第３のキャパシタの非演算増幅器側端に前記基準電位、前記前段出力のいずれかを印加するスイッチ（１３：ＳＣ１、ＳＣ４）を備える
ことを特徴とする請求項１に記載のＡ／Ｄ変換装置。
【請求項３】
前記量子化部（２０）は、前記演算増幅器の出力を、前記回路ブロック毎に個別に量子化する複数のＡ／Ｄ変換器（２１，２２）を備えることを特徴とする請求項２に記載のＡ／Ｄ変換装置。
【請求項４】
前記量子化部（２０ａ）は、前記制御部からの指示に従って、前記回路ブロックの出力のいずれかを選択する選択回路（２３）と、
前記選択回路にて選択された出力を量子化するＡ／Ｄ変換器（２４）と、
を備えることを特徴とする請求項２に記載のＡ／Ｄ変換装置。
【請求項５】
前記第１回路ブロック（ＢＬ１）は、
前記第１切替手段が、前記第１のキャパシタの演算増幅器側端に基準電位を印加するスイッチ、前記第１のキャパシタの演算増幅器側端と前記演算増幅器の入力端子との接続をオンオフするスイッチ、および前記第１のキャパシタの非演算増幅器側端に前記基準電位および前記第１処理対象入力、前記量子化値に従ったＤ／Ａ変換値である変換出力のいずれかを印加するスイッチを備え、前記第２切替手段は、前記第２のキャパシタの演算増幅器側端に前記基準電位を印加するスイッチ、前記第２のキャパシタの非演算増幅器側端と前記演算増幅器の出力端子との接続をオンオフするスイッチ、および前記第２のキャパシタの非演算増幅器側端に前記基準電位、および前記前段出力、前記変換出力のいずれかを印加するスイッチを備え、前記第３切替手段は、前記第３のキャパシタの演算増幅器側端に前記基準電位を印加するスイッチ、および前記第３のキャパシタの非演算増幅器側端に前記自段出力または前記前段出力のいずれかを印加するスイッチを備え
前記第２回路ブロック（ＢＬ２ａ）は、
前記第１切替手段が、前記第１キャパシタの非演算増幅器側端への印加対象から前記変換出力が省略されている以外は、前記第１回路ブロックと同様に構成され、
前記量子化部（２０ｂ）は、
前記信号処理部を構成する各回路ブロックの前記演算増幅器の出力および前記アナログ入力信号を動作状態に応じて重み付け加算する加算器（２５）と、
前記加算器での加算結果を量子化するＡ／Ｄ変換器（２６）と、
を備えることを特徴とする請求項１に記載のＡ／Ｄ変換装置。
【請求項６】
前記第２のキャパシタの非演算器側端に前記基準電位を印加するスイッチ（１４）は、前記第３のキャパシタの非演算器側端に前記基準電位を印加するスイッチを兼ねることを特徴とする請求項２ないし請求項５のいずれか１項に記載のＡ／Ｄ変換装置。
【請求項７】
前記第１切替手段または前記第２切替手段において、前記変換出力は少なくとも前記基準電位を含む複数段に設定され、該変換出力の一つとして前記基準電位を印加するスイッチは、前記第１のキャパシタまたは前記第２のキャパシタの非演算増幅器側端に前記基準電位を印加するスイッチを兼ねることを特徴とする請求項２ないし請求項５のいずれか１項に記載のＡ／Ｄ変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デルタシグマ型Ａ／Ｄ変換器に巡回型Ａ／Ｄ変換器を組み合わせたハイブリッド型Ａ／Ｄ変換器において、デルタシグマ型Ａ／Ｄ変換器および巡回型Ａ／Ｄ変換器のそれぞれの回路の一部を共有し、動作モードの切り替えで、それぞれのＡ／Ｄ変換を実行する技術に関する。
【背景技術】
【０００２】
アナログ入力信号に対してデルタシグマ（ΔΣ）変調器を用いてＡ／Ｄ変換を実行してＡ／Ｄ変換結果の上位ビットを生成し、その量子化後の残余値に対して巡回型のＡ／Ｄ変換を実行して下位ビットを生成し、上位ビットと下位ビットとを合成した結果を、アナログ入力信号のＡ／Ｄ変換結果として出力するＡ／Ｄ変換装置が知られている。
【０００３】
ΔΣ変調器と巡回型Ａ／Ｄ変換器は、いずれも演算増幅器を中心に構成されるものであり、ΔΣ変調器と巡回型Ａ／Ｄ変換器とで演算増幅器を共用し、動作モードを切り替えて動作させる技術が提案されている（例えば特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第４８６２９４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
演算増幅器をΔΣ変調器および巡回型Ａ／Ｄ変換器として使用できるようにするためには、演算増幅器と、該演算増幅器と共に積分器や増幅器等を構成するために使用されるキャパシタとの接続状態を適宜切り替えるための複数のスイッチを設ける必要がある。
【０００６】
但し、スイッチは、オンしている状態では等価的に抵抗として機能するため、演算増幅器の入力とキャパシタとの間にスイッチが介在すると、演算増幅器を構成要素とする回路の動作速度を低下させてしまうという問題があった。なお、スイッチのオン抵抗を十分に低く抑えれば、スイッチによる動作速度の低下は緩和される。しかし、スイッチのオン抵抗を低く抑えるためにはスイッチを大きくする必要があり、回路面積が増加する。特に、演算増幅器の入力端子に接続するスイッチについては、スイッチを大きくすると、スイッチが持つ寄生容量が増加して、演算増幅器およびスイッチと容量で構成されるフィードバックループのフィードバックファクターが低下し、アナログ信号処理の精度が低下する上に動作速度も低下するという問題がある。
【０００７】
また、演算増幅器を巡回型Ａ／Ｄ変換器として用いる場合の閉ループゲイン（通常２倍や４倍）は、ΔΣ変調器として用いる場合の閉ループゲイン（通常１倍以下）と比較して大きく、演算増幅器を構成要素とする回路に要求されるゲインバンド幅積が大きくなるため、特に、巡回型Ａ／Ｄ変換器の動作速度が回路の動作周波数のボトルネックとなりやすい。そのため、巡回型Ａ／Ｄ変換器として動作させる場合に上述のスイッチが全体の動作速度に与える影響の度合いが、ΔΣ変調器として動作させる場合と比較して大きいという問題があった。
【０００８】
本発明は、こうした問題に鑑みてなされたものであり、演算増幅器とキャパシタとの接続状態を切り替えるスイッチによる動作速度の低下を抑制する技術を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明のＡ／Ｄ変換装置は、信号処理部、量子化部、制御部を備える。
信号処理部は、複数段の回路ブロックからなり、アナログ入力信号を処理して量子化部に出力する。信号処理部の回路ブロックは、最終段の回路ブロックの出力が少なくとも一つの前段の回路ブロックに接続されることでループを形成するように構成されている。量子化部は、信号処理部を構成する回路ブロックのうち、少なくとも最終段を含む一つ以上の回路ブロックの出力とさらに必要に応じてアナログ入力信号に対し重み付け加算等の適切な演算処理を施した結果を量子化した量子化値を生成する。制御部は、回路ブロック内の接続状態を切り替えるための制御信号を生成し、信号処理部および量子化部を、デルタシグマ変調器として動作するデルタシグマモード、または巡回型Ａ／Ｄ変換器として動作する巡回モードのいずれかに切り替えると共に、量子化値に従ってアナログ入力信号のＡ／Ｄ変換結果を生成する。
【００１０】
信号処理部を構成する各回路ブロックは、演算増幅器、第１〜第３のキャパシタ、第１〜第３切替手段を備える。第１〜第３のキャパシタは、それぞれの一端が演算増幅器の入力端子に接続されている。第１切替手段は、デルタシグマモードでの動作時に、第１のキャパシタが予め設定された第１処理対象入力をサンプリングして保持する第１サンプル回路、または演算増幅器および第３のキャパシタと共に積分回路を構成し、巡回モードでの動作時に、第１のキャパシタが演算増幅器の入力端子から切り離されるように、第１のキャパシタの接続先を切り替える。第２切替手段は、デルタシグマモードでの動作時に、第２のキャパシタが演算増幅器の入力端子と出力端子との間に接続され、巡回モードでの動作時に、第２のキャパシタが予め設定された第２処理対象入力をサンプリングして保持する第２サンプル回路、または演算増幅器および第３のキャパシタと共に増幅回路を構成するように、第２のキャパシタの接続先を切り替える。第３切替手段は、デルタシグマモードでの動作時に、第３のキャパシタが演算増幅器および第１のキャパシタと共に積分回路を構成して該積分回路の出力を保持し、または巡回モードでの動作時に、演算増幅器および第２のキャパシタと共に増幅回路を構成して該増幅回路の出力を保持するように、第３のキャパシタの接続先を切り替える。
【００１１】
なお、第２のキャパシタおよび第３のキャパシタの演算増幅器側端と演算増幅器の入力端子が直接接続されている。また、回路ブロックの一つは、アナログ入力信号を第１処理対象入力とし、前段（初段の回路ブロックにおいては最終段）の回路ブロックを構成する演算増幅器の出力である前段出力を第２処理対象入力とし、他の回路ブロックは、前段出力を第１処理対象入力および第２処理対象入力とする。
または、回路ブロックの一つは、アナログ入力信号を第１処理対象入力とし、この１つの回路ブロックと異なる回路ブロックは、ループの前段の回路ブロックを構成する演算増幅器の出力である前段出力を第２処理対象入力とし、更に他の回路ブロックは、前段出力を第１処理対象入力および第２処理対象入力とする。
【００１２】
このような構成によれば、巡回モードでの動作時に演算増幅器と共に構成される増幅回路は、第２のキャパシタおよび第３のキャパシタの演算増幅器側端と演算増幅器の入力端子とを結ぶ経路、および電荷の転送が行われる第２キャパシタと第３キャパシタとを結ぶ経路にスイッチが介在せず直結されている。このため、デルタシグマ変調器と巡回型Ａ／Ｄ変換器とで演算増幅器とキャパシタおよびスイッチを共用して小型化を図ることができる。しかも、巡回モードでは、演算増幅器１６の入力端子に直結されたキャパシタＣ２，Ｃ３を用いて回路が構成されるため、巡回型Ａ／Ｄ変換器の動作速度が、スイッチの影響によって低下することがなく、高速な動作を実現できる。
【００１３】
なお、特許請求の範囲に記載した括弧内の符号は、一つの態様として後述する実施形態に記載の具体的手段との対応関係を示すものであって、本発明の技術的範囲を限定するものではない。
【００１４】
また、本発明は、前述したＡ／Ｄ変換装置の他、当該Ａ／Ｄ変換装置を構成要素とするシステムなど、種々の形態で実現することができる。
【図面の簡単な説明】
【００１５】
【図１】第１実施形態のＡ／Ｄ変換装置の全体構成図である。
【図２】リセット動作時における回路ブロック内の接続状態を示す説明図である。
【図３】（ａ）がΔΣサンプル動作時における回路ブロック内の接続状態、（ｂ）がΔΣホールド動作時における回路ブロック内の接続状態を示す説明図である。
【図４】（ａ）が巡回サンプル動作時における回路ブロック内の接続状態、（ｂ）が巡回ホールド動作時における回路ブロック内の接続状態を示す説明図である。
【図５】Ａ／Ｄ変換装置の動作を示すタイミング図である。
【図６】信号処理部および量子化部の機能的な接続関係を示す機能ブロック図である。
【図７】（ａ）がΔΣモードのサンプリングフェーズで機能するブロック、（ｂ）がΔΣモードのホールドフェーズで機能するブロックを示す説明図である。
【図８】ΔΣモードのサンプリングフェーズと巡回モードの奇数フェーズとがオーバーラップするフェーズで機能するブロックを示す説明図である。
【図９】（ａ）が巡回モードの奇数フェーズで機能するブロック、（ｂ）が巡回モードの偶数フェーズで機能するブロックを示す説明図である。
【図１０】量子化部の他の構成例を示す回路図である。
【図１１】図１０に示す量子化部を適用した場合の機能ブロック図である。
【図１２】ΔΣモードでＣＩＦＦ型のΔΣ変調器としての機能を実現するＡ／Ｄ変換装置の機能ブロック図である。
【発明を実施するための形態】
【００１６】
以下に本発明が適用された実施形態について、図面を用いて説明する。
＜全体構成＞
本実施形態に係るＡ／Ｄ変換装置１は、アナログ入力信号を処理対象として、デルタシグマ（ΔΣ）型Ａ／Ｄ変換器として動作し、その量子化の残余値を処理対象として、巡回型Ａ／Ｄ変換器として動作することで、アナログ入力信号のＡ／Ｄ変換結果Ｄｏを生成するハイブリッド型のＡ／Ｄ変換装置である。
【００１７】
Ａ／Ｄ変換装置１は、図１に示すように、信号処理部１０と、量子化部２０と、制御部３０とを備える。
＜信号処理部＞
信号処理部１０は、第１回路ブロックＢＬ１と第２回路ブロックＢＬ２とを備える。なお、第１回路ブロックＢＬ１および第２回路ブロックＢＬ２は、キャパシタの容量が一部異なる以外は同じ構成を有しているため、以下では、特に区別しない場合は、単に回路ブロックＢＬと表記する。
【００１８】
回路ブロックＢＬは、ΔΣ用入力端子Ｔｉｓ、巡回用入力端子Ｔｉｃ、出力端子Ｔｏを備える。第１回路ブロックＢＬ１のΔΣ用入力端子ＴｉｓにはＡ／Ｄ変換対象となるアナログ入力信号Ｖｉｎが印加される。第１回路ブロックＢＬ１の出力端子Ｔｏからの出力電圧Ｖｏ１は第２回路ブロックＢＬ２の両入力端子Ｔｉｓ，Ｔｉｃに印加されると共に量子化部２０に供給される。第２回路ブロックＢＬ２の出力端子Ｔｏからの出力電圧Ｖｏ２は、第１回路ブロックＢＬ１の巡回用入力端子Ｔｉｃに印加されると共に量子化部２０に供給される。
【００１９】
回路ブロックＢＬは、第１キャパシタ回路１１、第２キャパシタ回路１２、第３キャパシタ回路１３、共通接地回路１４、演算増幅器１６を備える。
演算増幅器１６は、非反転入力端子が基準電位を供給するグランド線（アナロググランド）に接続され、出力端子が回路ブロックＢＬの出力端子Ｔｏに接続されている。
【００２０】
演算増幅器１６の反転入力端子は、第１キャパシタ回路１１、第２キャパシタ回路１２、および第３キャパシタ回路１３に接続されている。共通接地回路１４は、演算増幅器１６の反転入力端子とアナロググランドとの間に介在するスイッチＳＣ２によって構成されている。
【００２１】
第１キャパシタ回路１１は、キャパシタＣ１、スイッチＳＳ１〜ＳＳ４、Ｄ／Ａ変換部１１１を備える。キャパシタＣ１は、一端（演算増幅器側端）がスイッチＳＳ３を介して演算増幅器１６の反転入力端子に接続され、他端（非演算増幅器側端）がＤ／Ａ変換部１１１に接続されている。スイッチＳＳ１は、キャパシタＣ１の非演算増幅器側端とΔΣ用入力端子Ｔｉｓとの間に介在し、スイッチＳＳ２はキャパシタＣ１の演算増幅器側端とアナロググランドとの間に介在し、スイッチＳＳ４は、キャパシタＣ１の非演算増幅器側端とアナロググランドとの間に介在するように接続されている。Ｄ／Ａ変換部１１１は、スイッチＳＤＴ＿Ｓ，ＳＤＭ＿Ｓ，ＳＤＢ＿Ｓを介して変換出力ＶＲＴ，ＶＲＭ，ＶＲＢのいずれかを、キャパシタＣ１の非演算増幅器側端に印加することが可能なように接続されている。但し、変換出力ＶＲＴ，ＶＲＭ，ＶＲＢは、量子化部２０の出力をＤ／Ａ変換した値に相当し、例えばＶＲＴ＞ＶＲＭ＞ＶＲＢの関係を有する。この変換出力は３レベルに限るものではなく、量子化部２０での量子化値のレベル数に応じて適宜設定すればよい。以下では、選択された変換出力をＶＲで表記するものとする。
【００２２】
第２キャパシタ回路１２は、キャパシタＣ２、スイッチＳＣ１，ＳＣ５，ＳＩ２、Ｄ／Ａ変換部１２１を備える。キャパシタＣ２は、一端（演算増幅器側端）が、演算増幅器１６の反転入力端子に直結され、他端（非演算増幅器側端）が、Ｄ／Ａ変換部１２１に接続されている。スイッチＳＣ１はキャパシタＣ２の非演算増幅器側端と巡回用入力端子Ｔｉｃとの間に介在し、スイッチＳＩ２はキャパシタＣ２の非演算増幅器側端と演算増幅器１６の出力端子との間に介在し、スイッチＳＣ５は、キャパシタＣ２の非演算増幅器側端とアナロググランドとの間に介在するように接続されている。Ｄ／Ａ変換部１２１は、Ｄ／Ａ変換部１１１と同様に、スイッチＳＤＴ＿Ｃ，ＳＤＭ＿Ｃ，ＳＤＢ＿Ｃを介して変換出力ＶＲＴ，ＶＲＭ，ＶＲＢのいずれかを印加することが可能なように接続されている。
【００２３】
第３キャパシタ回路１３は、キャパシタＣ３、スイッチＳＣ１，ＳＣ４，ＳＩ１を備える。キャパシタＣ３は、一端（演算増幅器側端）が演算増幅器１６の反転入力端子に直結されている。スイッチＳＣ１はキャパシタＣ３の他端（非演算増幅器側端）と巡回用入力端子Ｔｉｃとの間に介在し、スイッチＳＣ４は、キャパシタＣ３の非演算増幅器側端とアナロググランドとの間に介在するように接続されている。
【００２４】
なお、第２キャパシタ回路１２および第３キャパシタ回路１３の両方に存在するスイッチＳＣ１は、別々に設けられたものであるが、常に同じタイミングでオン／オフが切り替わるため、同じ符号によって示している。また、第１回路ブロックＢＬ１および第２回路ブロックＢＬ２のそれぞれに同じ符号で示されているスイッチが存在することになるが、異なる回路ブロック間では、同じ符号が付されたスイッチであっても、独立に制御され、必ずしも同じタイミングでオン／オフが切り替わるわけではない。
【００２５】
＜回路ブロックの動作＞
このように構成された回路ブロックＢＬは、リセット動作、ΔΣサンプル動作、ΔΣホールド動作、巡回サンプル動作、巡回ホールド動作からなる５つの動作状態を有する。
【００２６】
<<リセット動作>>
リセット動作では、制御部３０によって、スイッチＳＳ２，ＳＳ４，ＳＣ２，ＳＣ４，ＳＣ５がオンに設定され、それ以外のスイッチがオフに設定される。この動作状態では、図２に示すように、キャパシタＣ１〜Ｃ３の両端がいずれもアナロググランドに接続されることによって、キャパシタＣ１〜Ｃ３はリセット（蓄積電荷がすべて放電）される。
【００２７】
<<ΔΣサンプル動作>>
ΔΣサンプル動作では、制御部３０によって、スイッチＳＳ１，ＳＳ２，ＳＩ１，ＳＩ２がオンに設定され、それ以外のスイッチがオフに設定される。
【００２８】
この動作状態では、図３（ａ）に示すように、キャパシタＣ１は、ΔΣ用入力端子Ｔｉｓへの印加電圧によって充電される。一方、キャパシタＣ２，Ｃ３は、演算増幅器１６の反転入力端子と出力端子との間に並列に接続される。これにより、出力端子Ｔｏからは、キャパシタＣ２，Ｃ３に蓄積された電荷によって生じる両端電圧に等しい出力電圧Ｖｏが出力される。
【００２９】
<<ΔΣホールド動作>>
ΔΣホールド動作では、スイッチＳＤＴ＿Ｓ，ＳＤＭ＿Ｓ，ＳＤＢ＿Ｓのうちいずれか一つと、スイッチＳＳ３，スイッチＳＩ１，ＳＩ２がオンに設定され、その他のスイッチがオフに設定される。
【００３０】
この動作状態では、図３（ｂ）に示すように、演算増幅器１６およびキャパシタＣ１〜Ｃ３によって積分回路が構成され、ΔΣサンプル動作時にΔΣ用入力端子Ｔｉｓへの印加電圧によってキャパシタＣ１に蓄積された電荷から、Ｄ／Ａ変換部１１１から供給される変換出力ＶＲに応じた電荷を除去した残余電荷が、キャパシタＣ２，Ｃ３に移動して蓄積される。
【００３１】
<<巡回サンプル動作>>
巡回サンプル動作では、スイッチＳＣ１，ＳＣ２，ＳＳ２，ＳＳ４がオンに設定され、それ以外のスイッチはオフに設定される。この動作状態では、図４（ａ）に示すように、キャパシタＣ２，Ｃ３は、巡回用入力端子Ｔｉｃの入力電圧、即ち、前段に接続された回路ブロックＢＬの出力電圧Ｖｏによって充電される。なお、スイッチＳＳ２，ＳＳ４は、必ずしもオンである必要はないが、キャパシタＣ１の両端の電位が変動することを防ぐために、ここではオンにして、両端をアナロググランドに接続している。
【００３２】
<<巡回ホールド動作>>
巡回ホールド動作では、スイッチＳＤＴ＿Ｃ，ＳＤＭ＿Ｃ，ＳＤＢ＿Ｃのうちいずれか一つと、スイッチＳＩ１，ＳＳ２，ＳＳ４がオンに設定され、それ以外のスイッチがオフに設定される。なお、スイッチＳＳ２，ＳＳ４をオンにする理由は、巡回サンプル動作時と同様である。
【００３３】
この動作状態では、図４（ｂ）に示すように、巡回サンプル動作時に巡回用入力端子Ｔｉｃへの印加電圧によってキャパシタＣ２，Ｃ３に蓄積された電荷から、Ｄ／Ａ変換部１２１から供給される変換出力ＶＲに応じた電荷を除去した残余電荷が、キャパシタＣ２，Ｃ３の間で再分配される。これにより、キャパシタＣ３の両端電圧（残余電圧）が、巡回用入力端子Ｔｉｃの印加電圧をキャパシタＣ２，Ｃ３の容量値によって決まる倍率で増幅（例えば２倍）した電圧から変換出力ＶＲをキャパシタＣ２，Ｃ３の容量値によって決まる倍率で増幅（例えば１倍）して引いた大きさとなり、この両端電圧に等しい出力電圧Ｖｏが出力端子Ｔｏから出力される。
【００３４】
＜量子化部＞
図１に戻り、量子化部２０は、第１回路ブロックＢＬ１からの出力電圧Ｖｏ１の信号レベルをＡ／Ｄ変換するＡ／Ｄ変換器２１と、第２回路ブロックＢＬ２からの出力電圧Ｖｏ２の信号レベルをＡ／Ｄ変換するＡ／Ｄ変換器２２とを備える。なお、Ａ／Ｄ変換器２１，２２は、いずれも３レベル（１．５ビット）のデジタルデータを量子化値Ｑｏ１，Ｑｏ２として生成する周知のものであるため、ここでは説明を省略する。但し、量子化値Ｑｏ１，Ｑｏ２は３レベルに限るものではなく、２レベルまたは４レベル以上であってもよく、このレベル数に応じて、Ｄ／Ａ変換部１１１，１２１で設定可能な変換出力ＶＲのレベル数も変化させればよい。
【００３５】
＜制御部＞
制御部３０は、信号処理部１０を構成する各スイッチを制御するスイッチ制御信号を生成することによって、信号処理部１０および量子化部２０を、ΔΣモードまたは巡回モードで動作させる。また、制御部３０は、これと共に、量子化部２０で生成された量子化値Ｑｏ１，Ｑｏ２に基づいて、アナログ入力信号をＡ／Ｄ変換した結果であるＡ／Ｄ変換結果Ｄｏを生成する。
【００３６】
ここで、一つのＡ／Ｄ変換結果Ｄｏを生成する１サイクル分の処理手順を、図５に示すタイミング図に沿って説明する。図中、斜線による塗りつぶしのない部位がΔΣモードに関わる処理を表し、斜線で塗りつぶした部位が巡回モードに関わる処理を表す。
【００３７】
制御部３０は、まず、ΔΣモードで各部を動作させ、その後、巡回モードで各部を動作させる。ΔΣモードは、リセットフェーズ（Ｒｅｓｅｔ）、サンプルフェーズ（Ｓａｍｐｌｅ）、ホールドフェーズ（Ｈｏｌｄ）からなり、最初にリセットフェーズを実行後、サンプルフェーズとホールドフェーズとを所定回だけ交互に繰り返し実行する。ΔΣモードの各フェーズにおいて、両回路ブロックＢＬ１，ＢＬ２は同じ動作状態をとる。具体的には、リセットフェーズではリセット状態、サンプルフェーズではΔΣサンプル状態、ホールドフェーズではΔΣホールド状態となる。
【００３８】
但し、ΔΣモードから巡回モードに移行する手前のサンプルフェーズ（図中「Ｓａｍｐｌｅ‘」で示す）では、アナログ入力信号Ｖｉｎをサンプリングしても巡回モードに伝達されないため、第１キャパシタ回路１１をリセット状態にする。即ち、図３（ａ）において、スイッチＳＳ１をオフ、スイッチＳＳ４をオンに設定した状態（図２中の第１キャパシタ回路１１参照）とする。
【００３９】
巡回モードは、奇数（Ｏｄｄ）フェーズ、偶数（Ｅｖｅｎ）フェーズからなり、所定回だけ両者を交互に繰り返す。巡回モードの各フェーズにおいて、両回路ブロックＢＬ１，ＢＬ２は異なる動作状態をとる。具体的には、奇数フェーズでは、第１回路ブロックＢＬ１が巡回サンプル状態、第２回路ブロックＢＬ２が巡回ホールド状態となり、偶数フェーズでは、第１回路ブロックＢＬ１が巡回ホールド動作状態、第２回路ブロックＢＬ２が巡回サンプル状態となる。
【００４０】
但し、ΔΣモードの最後に実行するホールドフェーズと、巡回モードの最初に実行する偶数フェーズは重なり合っており、第１回路ブロックＢＬ１が巡回サンプル状態となって巡回モードとしての動作を実行し、第２回路ブロックＢＬ２がΔΣホールド状態となってΔΣモードとしての動作を実行する。
【００４１】
また、ΔΣモードでは、サンプルフェーズで第２回路ブロックＢＬ２の出力電圧Ｖｏ２を量子化し、その量子化値Ｑｏ２に従って、続くホールドフェーズで動作させる両回路ブロックＢＬ１，ＢＬ２のＤ／Ａ変換部１１１の変換出力ＶＲを設定する。但し、最後のホールドフェーズでは、第２回路ブロックＢＬ２の出力電圧Ｖｏ２を量子化する。
【００４２】
一方、巡回モードでは、奇数フェーズでは第２回路ブロックＢＬ２の出力電圧Ｖｏ２を量子化すると共に、直前の偶数フェーズでの量子化値Ｑｏ１に従って、第２回路ブロックＢＬ２のＤ／Ａ変換部１２１の変換出力ＶＲを設定する。偶数フェーズでは第１回路ブロックＢＬ１の出力電圧Ｖｏ１を量子化すると共に、直前の奇数フェーズでの量子化値Ｑｏ２に従って、第１回路ブロックＢＬ１のＤ／Ａ変換部１２１の変換出力ＶＲを設定する。
【００４３】
ここで、図６は、信号処理部１０および量子化部２０の構成を機能単位で表したブロック図である。図６において、機能ブロックＦ１１〜Ｆ１６およびスイッチＳＷ１は第１回路ブロックＢＬ１の機能、機能ブロックＦ２１〜Ｆ２６およびスイッチＳＷ２は第２回路ブロックＢＬ２の機能、機能ブロックＦ１７，Ｆ２７は量子部２０の機能を表す。また、機能ブロックＦｋ１（ｋ＝１，２）はキャパシタＣ１、機能ブロックＦｋ２は第１キャパシタ回路１１のＤ／Ａ変換部１１１、機能ブロックＦｋ３はΔΣホールド動作で使用される演算増幅器１６およびキャパシタＣ２，Ｃ３、機能ブロックＦｋ４は巡回サンプル動作で使用されるキャパシタＣ２，Ｃ３、機能ブロックＦｋ５は第２キャパシタ回路１２のＤ／Ａ変換部１２１、機能ブロックＦｋ６は巡回ホールド動作で使用される演算増幅器１６およびキャパシタＣ２，Ｃ３、スイッチＳＷｋはスイッチＳＳ３に相当する。また、機能ブロックＦ１７は量子化部２０のＡ／Ｄ変換器２１、機能ブロックＦ２７は量子化部２０のＡ／Ｄ変換器２２に相当する。そして、機能ブロックＦｋ７の出力である量子化値Ｑｏｋは制御部３０に供給され、機能ブロックＦｋ２，Ｆｋ５は、制御部３０からの指令によって変換出力ＶＲの値が設定される。
【００４４】
図７〜図９は、ΔΣモードおよび巡回モードの各フェーズ（但し、リセットフェーズを除く）で、動作に関与している機能ブロック、およびこれら機能ブロック間の接続状態を示す説明図である。図中太線で示した部位が動作に関与している部位、点線で示した部位が動作に関与していない部位である。
【００４５】
ΔΣモードのサンプルフェーズでは、図７（ａ）に示すように、機能ブロックＦ１１がアナログ入力信号Ｖｉｎをサンプリングすると共に、機能ブロックＦ２１が直前のホールドフェーズで機能ブロックＦ１３が保持した出力電圧Ｖｏ１をサンプリングする。更に、機能ブロックＦ２７が、直前のホールドフェーズで機能ブロックＦ２３が保持した出力電圧Ｖｏ２から量子化値Ｑｏ２を生成する。
【００４６】
ΔΣモードのホールドフェーズでは、図７（ｂ）に示すように、直前のサンプルフェーズで機能ブロックＦ１１，Ｆ２１が保持したサンプル値から、直前のサンプルフェーズで生成された量子化値Ｑｏ２に応じて機能ブロックＦ１２，Ｆ２２から出力される変換出力ＶＲを減じた結果を、機能ブロックＦ１３，２３が積分して保持する。
【００４７】
これを繰り返すことによって、アナログ入力信号ＶｉｎをΔΣ変調したパルス列（量子化値Ｑｏ２の時系列）が得られる。つまり、ΔΣモードでは、信号処理部１０および量子化部２０と制御部３０は、２次のフィードバック型デルタシグマ変調器として動作する。そして、制御部３０は、パルス列をカウントすることによって、Ａ／Ｄ変換結果Ｄｏの上位ビットを生成する。
【００４８】
ΔΣモードのホールドフェーズと巡回モードの奇数フェーズとがオーバーラップするフェーズでは、図８に示すように、直前のサンプルフェーズで機能ブロックＦ２１が保持したサンプル値から、直前のサンプルフェーズで生成された量子化値Ｑｏ２に応じて機能ブロックＦ２２が出力する変換出力ＶＲを減じた結果を、機能ブロックＦ２３が積分して保持する。また、機能ブロックＦ２７は、機能ブロックＦ２３が保持した出力電圧Ｖｏ２から量子化値Ｑｏ２を生成する。これと同時に、機能ブロックＦ１４は、機能ブロックＦ２３が保持した出力電圧Ｖｏ２をサンプリングして保持する。つまり、機能ブロックＦ２４は、ΔΣモードでの量子化後の残余値をサンプリングすることになる。
【００４９】
巡回モードの奇数フェーズでは、図９（ａ）に示すように、直前の偶数フェーズで機能ブロックＦ２４に保持されたサンプル値から、直前の偶数フェーズで生成された量子化値Ｑｏ１に応じて機能ブロックＦ２５から出力される変換出力ＶＲを減じた結果を、機能ブロックＦ２６が増幅して保持する。また、機能ブロックＦ２７は、機能ブロックＦ２６が保持した出力電圧Ｖｏ２から量子化値Ｑｏ２を生成する。これと同時に、機能ブロックＦ１４は、機能ブロックＦ２６が保持した出力電圧Ｖｏ２をサンプリングして保持する。
【００５０】
巡回モードの偶数フェーズでは、直前の奇数フェーズで機能ブロックＦ１４に保持されたサンプル値から、直前の奇数フェーズで取得した量子化値Ｑｏ２に応じて機能ブロックＦ１５から出力される変換出力ＶＲを減じた結果を機能ブロックＦ１６が増幅して保持する。また、機能ブロックＦ１７は、機能ブロックＦ１６が保持した出力電圧Ｖｏ１の量子化値Ｑｏ１を出力する。これと同時に、機能ブロックＦ２４は、機能ブロックＦ１６が保持した出力電圧Ｖｏ１をサンプリングして保持する。
【００５１】
つまり、巡回モードでは、各回路ブロックＢＬ１，ＢＬ２が、交互に動作することによって巡回型Ａ／Ｄ変換器としての機能を実現する。そして、制御部３０は、量子化値Ｑｏ１，Ｑｏ２を、桁をずらしながら順次加算し、その加算結果をＡ／Ｄ変換結果の下位ビットとして生成し、ΔΣモードで生成した上位ビットと組み合わせてＡ／Ｄ変換結果Ｄｏを生成する。
【００５２】
＜効果＞
以上に説明したようにＡ／Ｄ変換装置１では、巡回モードでの動作時に、演算増幅器１６と共に増幅回路を構成するキャパシタＣ２，Ｃ３と演算増幅器１６の入力端子とを結ぶ経路にスイッチが介在せず直結されている。これによりＡ／Ｄ変換装置１によれば、ΔΣ変調器と巡回型Ａ／Ｄ変換器とで演算増幅器１６を共用することで小型化を図ることができる。しかも、巡回モードでは、演算増幅器１６の入力端子に直結されたキャパシタＣ２，Ｃ３を用いて回路が構成されるため、巡回型Ａ／Ｄ変換器の動作速度が、スイッチの影響によって低下することがなく、高速な動作を実現することができる。
【００５３】
＜他の実施形態＞
以上、本発明の実施形態について説明したが、本発明は、上記実施形態に限定されることなく、種々の形態を採り得ることは言うまでもない。
【００５４】
（１）上記実施形態において、量子化部２０は、回路ブロックＢＬ１，ＢＬ２毎に個別にＡ／Ｄ変換器２１，２２を備えている。しかし、図５に示すように、両回路ブロックＢＬ１，ＢＬ２の出力電圧Ｖｏ１，Ｖｏ２を同時に量子化する必要があるフェーズは存在しない。このため、図１０に示すように、量子化部２０ａは、出力電圧Ｖｏ１，Ｖｏ２のいずれか一方を選択可能な選択回路２３と、選択回路２３で選択された出力をＡ／Ｄ変換する単一のＡ／Ｄ変換器２４とで構成してもよい。この場合の機能ブロック図を図１１に示す。
【００５５】
（２）本実施形態では、信号処理部１０は、ΔΣモードの時に、２次のフィードバック型ΔΣ変調器として動作するように構成されているが、ΔΣ変調器の形式はこれに限るものではない。例えば、フィードフォワード型デルタシグマ変調器の代表的な例である２次のＣＩＦＦ（Cascade of Integrators with FeedForward）型ΔΣ変調器として動作するように構成してもよい。この場合、図１２に示すように、第２回路ブロックＢＬ２ａは、上述した回路ブロックＢＬの第１キャパシタ回路１１からＤ／Ａ変換部１１１（機能ブロックＦ２２）を省略する必要がある。これと共に、量子化部２０ｂは、第１回路ブロックＢＬ１への入力Ｖｉｎと両回路ブロックＢＬ１，ＢＬ２ａの出力電圧Ｖｏとを重み付け加算する加算器２５、および加算器２５の加算結果を量子化するＡ／Ｄ変換器２６によって構成すればよい。このようなＣＩＦＦ型のΔΣ変調器では、積分回路のゲインを下げずに積分回路の出力信号の振幅を小さくすることができる。そのため、巡回型Ａ／Ｄ変換器に入力する残余値が持つ入力換算でのゲインをフィードバック型と比較して高めることができるため、有効分解能を向上させることができる。
【００５６】
（３）上記実施形態では、信号処理部１０を二つの回路ブロックＢＬ１，ＢＬ２で構成した場合について説明したが、信号処理部１０を構成する回路ブロックの数は、三つ以上であってもよい。
【００５７】
（４）上記実施形態では、キャパシタＣ２，Ｃ３の演算増幅器側端を、共通接地回路１４によってアナロググランドに接続できるように構成したが、この共通接地回路１４を省略し、代わりに、第２キャパシタ回路１２および第３キャパシタ回路１３に、各キャパシタＣ２，Ｃ３の演算増幅器側端とアナロググランドとの間に介在するスイッチを個別に設けてもよい。
【００５８】
（５）上記実施形態では、第２キャパシタ回路１２にスイッチＳＩ２を設け、キャパシタＣ２を、ΔΣモードにて積分値を蓄積する容量としても使用しているが、スイッチＳＩ２を省略し、巡回モードでのみ使用するように構成してもよい。
【００５９】
（６）上記実施形態では、キャパシタＣ１〜Ｃ３を用いているが、これに加えて、ΔΣモードの時にだけ、演算増幅器１６の入力端子と出力端子との間に接続（即ち、キャパシタＣ２，Ｃ３と並列に接続）されるキャパシタを設けてもよい。
【００６０】
（７）上記実施形態では、キャパシタＣ１が、入力信号をサンプルするサンプリング回路としての機能、およびＤ／Ａ変換器としての機能を兼ねているが、キャパシタＣ１の代わりに複数のキャパシタを設け、それらのキャパシタの少なくとも一部をいずれかの機能専用とするように構成してもよい。この場合、二つの機能におけるゲインを個別に調整することができる。
【００６１】
（８）上記実施形態では、第１回路ブロックＢＬ１，第２回路ブロックＢＬ２として、演算増幅器の一方の入力に信号を入力し、他方の入力に基準電位（アナロググランド）に接続するシングルエンドタイプの回路を用いているが、完全差動型もしくは擬似差動型の演算増幅器に差動の信号を入力する差動タイプの回路を用いてもよい。
【００６２】
（９）上記実施形態では、Ｄ／Ａ変換部１１１，１２１とは別にスイッチＳＳ４，ＳＣ５を設けているが、変換出力ＶＲＴ，ＶＲＭ，ＶＲＢのいずれか（例えばＶＲＭ）がアナロググランドと同じ電位に設定されている場合は、スイッチＳＳ４，ＳＣ５を省略し、その代わりに、アナロググランドと同じ電位を印加するためのスイッチ（例えば、ＳＤＢ＿Ｓ，ＳＤＢ＿Ｃ）をオン／オフするように構成してもよい。
【００６３】
（１０）本発明の各構成要素は概念的なものであり、上記実施形態に限定されない。例えば、一つの構成要素が有する機能を複数の構成要素に分散させたり、複数の構成要素が有する機能を一つの構成要素に統合したりしてもよい。また、上記実施形態の構成の少なくとも一部を、同様の機能を有する公知の構成に置き換えてもよい。また、上記実施形態の構成の少なくとも一部を、他の上記実施形態の構成に対して付加、置換等してもよい。
【符号の説明】
【００６４】
１…Ａ／Ｄ変換装置  １０…信号処理部  １１…第１キャパシタ回路  １２…第２キャパシタ回路  １３…第３キャパシタ回路  １４…共通接地回路  １６…演算増幅器  ２０，２０ａ，２０ｂ…量子化部  ２１，２２，２４，２６…Ａ／Ｄ変換器  ２３…選択回路  ２５…加算器  ３０…制御部  １１１，１２１…Ｄ／Ａ変換部  ＢＬ１…第１回路ブロック  ＢＬ２，ＢＬ２ａ…第２回路ブロック  Ｃ１〜Ｃ３…キャパシタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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