(57)【特許請求の範囲】
【請求項１】
第１絶縁層と、
前記第１絶縁層上に形成されている第１導体パターンと、
前記第１絶縁層上及び前記第１導体パターン上に設けられ、開口部を有する第２絶縁層と、
前記開口部に収容され、第３絶縁層と前記第３絶縁層上の第２導体パターンとを有する配線構造体と、
前記第２絶縁層上に形成されている第３導体パターンと、
前記第２絶縁層の内部に形成され、前記第１導体パターンと前記第３導体パターンとを接続するビア導体と、を備え、
前記開口部の底部には、導体部が設けられ、
前記導体部は、平坦な底面を有する凹みを有しており、前記底面上に前記配線構造体が配置されている、
ことを特徴とする配線板。
【請求項２】
前記第２導体パターンの幅は、前記第１導体パターンの幅よりも小さい、
ことを特徴とする請求項１に記載の配線板。
【請求項３】
隣接する前記第２導体パターン同士の間隔は、隣接する第１導体パターン同士の間隔よりも小さい、
ことを特徴とする請求項１又は２に記載の配線板。
【請求項４】
前記開口部の底部には、前記配線構造体の下方に位置する前記導体部が設けられている、
ことを特徴とする請求項１乃至３のいずれか１項に記載の配線板。
【請求項５】
前記導体部と前記配線構造体との間には接着層が介在されている、
ことを特徴とする請求項１乃至４のいずれか１項に記載の配線板。
【請求項６】
前記導体部の平面視での投影面積は、前記配線構造体の平面視での投影面積よりも大きい、
ことを特徴とする請求項１乃至５のいずれか１項に記載の配線板。
【請求項７】
前記第２導体パターン及び前記第３導体パターンを覆うように第４絶縁層が設けられ、前記第４絶縁層上には第１半導体素子と第２半導体素子とを実装する実装パッドが設けられている、
ことを特徴とする請求項１乃至６のいずれか１項に記載の配線板。
【請求項８】
前記実装パッドは、前記第２導体パターンに接続されている第１パッドと、前記第３導体パターンに接続されている第２パッドと、を備え、
前記第１パッド同士のピッチは前記第２パッド同士のピッチよりも小さい、
ことを特徴とする請求項７に記載の配線板。
【請求項９】
前記第２導体パターンは、前記第１半導体素子と前記第２半導体素子とを接続する信号線である、
ことを特徴とする請求項７又は８に記載の配線板。
【請求項１０】
前記第２導体パターンのＬ／Ｓ（ラインスペース）が１μｍ／１μｍ〜５μｍ／５μｍである、
ことを特徴とする請求項１乃至９のいずれか１項に記載の配線板。
【請求項１１】
第１絶縁層上に第１導体パターン及び導体部を形成することと、
前記第１絶縁層上、前記第１導体パターン上及び前記導体部上に第２絶縁層を形成することと、
前記第２絶縁層の内部にビア導体を形成することと、
前記第２絶縁層に、前記導体部が底部に設けられる開口部を形成し、前記導体部に、平坦な底面を有する凹みを形成することと、
前記第２絶縁層上に第３導体パターンを形成することと、
前記開口部の内部に、第３絶縁層と該第３絶縁層上の第２導体パターンとを有する配線構造体を収容し、前記底面上に前記配線構造体を配置することと、
前記第３導体パターンと前記第１導体パターンとを前記第２絶縁層の内部のビア導体で接続することと、を有する、
ことを特徴とする配線板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、配線板及びその製造方法に関し、詳しくは、高密度の配線を部分的に有する配線板及びその製造方法に関する。
【背景技術】
【０００２】
ＩＣチップ（半導体素子）を実装するための多層プリント配線板として、スルーホール導体を有する樹脂性のコア基板上に層間絶縁層と導体層を交互に積層し、導体層間をバイアホール導体で接続する配線板が知られている。
【０００３】
近年のＩＣチップの微細化、高集積化に伴い、パッケージ基板の最上層に形成されるパッド数が増大し、パッド数の増大によってパッドのファインピッチ化が進行している。このようなパッドのファインピッチ化に伴い、パッケージ基板の配線ピッチも急速に細線化している（例えば、特許文献１を参照）。
【０００４】
この配線板では、その内部に、高密度の配線を部分的に形成している。具体的には、配線板の層間絶縁層の内部に、シリコン、ガラス等の耐熱性基材からなり、熱膨張係数が低い基板上に、そのような高密度の配線層が形成されている電子部品が配設されている。そして、このような構造により、上述したパッドのファインピッチ化の傾向に対応している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】国際公開第２００７／１２９５４５号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、この配線板では、実装される半導体素子の全てが上記電子部品の配線層に集中するようになる。即ち、電源系及び信号系の配線の全てが電子部品の高密度の配線層に集中するようになるため、電気特性に問題を生じることが考えられる。
また、電子部品が存在する領域では、高密度の配線が形成され、電子部品の周辺の電子部品が存在しない領域では、導体が存在せず樹脂のみ存在するようになるため、電子部品が樹脂の熱膨張や収縮の影響を受け易くなり、配線板を構成する耐熱性基材にクラックが生じることが考えられる。
【０００７】
本発明は、こうした実情に鑑みてなされたものであり、高い信頼性を有する配線板を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る配線板は、
第１絶縁層と、
前記第１絶縁層上に形成されている第１導体パターンと、
前記第１絶縁層上及び前記第１導体パターン上に設けられ、開口部を有する第２絶縁層と、
前記開口部に収容され、第３絶縁層と前記第３絶縁層上の第２導体パターンとを有する配線構造体と、
前記第２絶縁層上に形成されている第３導体パターンと、
前記第２絶縁層の内部に形成され、前記第１導体パターンと前記第３導体パターンとを接続するビア導体と、を備え、
前記開口部の底部には、導体部が設けられ、
前記導体部は、平坦な底面を有する凹みを有しており、前記底面上に前記配線構造体が配置されている、
ことを特徴とする。
【０００９】
前記第２導体パターンの幅は、前記第１導体パターンの幅よりも小さい、
ことが好ましい。
【００１０】
隣接する前記第２導体パターン同士の間隔は、隣接する第１導体パターン同士の間隔よりも小さい、
ことが好ましい。
【００１２】
前記開口部の底部には、前記配線構造体の下方に位置する前記導体部が設けられている、
ことが好ましい。
【００１３】
前記導体部と前記配線構造体との間には接着層が介在されている、
ことが好ましい。
【００１５】
前記導体部の平面視での投影面積は、前記配線構造体の平面視での投影面積よりも大きい、
ことが好ましい。
【００１６】
前記第２導体パターン及び前記第３導体パターンを覆うように第４絶縁層が設けられ、前記第４絶縁層上には第１半導体素子と第２半導体素子とを実装する実装パッドが設けられている、
ことが好ましい。
【００１７】
前記実装パッドは、前記第２導体パターンに接続されている第１パッドと、前記第３導体パターンに接続されている第２パッドと、を備え、
前記第１パッド同士のピッチは前記第２パッド同士のピッチよりも小さい、
ことが好ましい。
【００１８】
前記第２導体パターンは、前記第１半導体素子と前記第２半導体素子とを接続する信号線である、
ことが好ましい。
【００１９】
前記第２導体パターンのＬ／Ｓ（ラインスペース）が１μｍ／１μｍ〜５μｍ／５μｍである、
ことが好ましい。
【００２０】
本発明の第２の観点に係る配線板の製造方法は、
第１絶縁層上に第１導体パターン及び導体部を形成することと、
前記第１絶縁層上、前記第１導体パターン上及び前記導体部上に第２絶縁層を形成することと、
前記第２絶縁層の内部にビア導体を形成することと、
前記第２絶縁層に、前記導体部が底部に設けられる開口部を形成し、前記導体部に、平坦な底面を有する凹みを形成することと、
前記第２絶縁層上に第３導体パターンを形成することと、
前記開口部の内部に、第３絶縁層と該第３絶縁層上の第２導体パターンとを有する配線構造体を収容し、前記底面上に前記配線構造体を配置することと、
前記第３導体パターンと前記第１導体パターンとを前記第２絶縁層の内部のビア導体で接続することと、を有する、
ことを特徴とする。
【発明の効果】
【００２１】
本発明によれば、高い信頼性を有する配線板を提供することができる。
【図面の簡単な説明】
【００２２】
【図１Ａ】本発明の実施形態に係る配線板が使用されたパッケージ基板を示す断面図である（下側の図は上側の図の要部である領域Ａの拡大断面図を示す）。
【図１Ｂ】本発明の実施形態に係る配線板が使用されたパッケージ基板を詳細に示す断面図である。
【図２】図１ＡをＹ方向からみた平面図である。
【図３】本発明の実施形態に係る配線板の要部を示す図であり、図１Ａ及び図１Ｂの一部を拡大して示す断面図である（下側の図は上側の図の要部である領域Ｂの拡大断面図を示す）。
【図４】本発明の実施形態に係る副配線板の製造プロセスを示すフローチャートである。
【図５Ａ】図４に示す副配線板の製造方法を説明する工程図である。
【図５Ｂ】図４に示す副配線板の製造方法を説明する工程図である。
【図５Ｃ】図４に示す副配線板の製造方法を説明する工程図である。
【図５Ｄ】図４に示す副配線板の製造方法を説明する工程図である。
【図５Ｅ】図４に示す副配線板の製造方法を説明する工程図である。
【図５Ｆ】図４に示す副配線板の製造方法を説明する工程図である。
【図５Ｇ】図４に示す副配線板の製造方法を説明する工程図である。
【図５Ｈ】図４に示す副配線板の製造方法を説明する工程図である。
【図５Ｉ】図４に示す副配線板の製造方法を説明する工程図である。
【図６】本発明の実施形態に係る配線板の製造プロセスを示すフローチャートである。
【図７Ａ】図６に示す配線板の製造方法を説明する工程図である。
【図７Ｂ】図６に示す配線板の製造方法を説明する工程図である。
【図７Ｃ】図６に示す配線板の製造方法を説明する工程図である。
【図７Ｄ】図６に示す配線板の製造方法を説明する工程図である。
【図７Ｅ】図６に示す配線板の製造方法を説明する工程図である。
【図７Ｆ】図６に示す配線板の製造方法を説明する工程図である。
【図７Ｇ】図６に示す配線板の製造方法を説明する工程図である。
【図７Ｈ】図６に示す配線板の製造方法を説明する工程図である。
【図７Ｉ】図６に示す配線板の製造方法を説明する工程図である（下側の図は上側の図の要部である領域Ｃの拡大断面図を示す）。
【図７Ｊ】図６に示す配線板の製造方法を説明する工程図である。
【図７Ｋ】図６に示す配線板の製造方法を説明する工程図である。
【図７Ｌ】図６に示す配線板の製造方法を説明する工程図である。
【図７Ｍ】図６に示す配線板の製造方法を説明する工程図である。
【図７Ｎ】図６に示す配線板の製造方法を説明する工程図である。
【図７Ｐ】図６に示す配線板の製造方法を説明する工程図である。
【図７Ｑ】図６に示す配線板の製造方法を説明する工程図である。
【図８】本発明の第１変形例に係る配線板の要部を示す断面図である。
【図９】本発明の第２変形例に係る配線板の要部を示す断面図である。
【図１０】本発明の第３変形例に係る配線板の要部を示す断面図である。
【図１１Ａ】本発明の第３変形例に係る配線板の要部を示す断面図である。
【図１１Ｂ】本発明の第３変形例に係る導体プレーンを示す平面図である。
【図１２Ａ】第２実施形態に係る配線板の要部を示す断面図（図１２ＢのＥ−Ｅ断面に対応）である。
【図１２Ｂ】第２実施形態に係る配線板の要部を示す平面図である。
【図１３】第３実施形態に係る配線板の要部を示す平面図である。
【図１４】第４実施形態に係る配線板の要部を示す断面図である。
【発明を実施するための形態】
【００２３】
以下、本発明の実施形態について、図面を参照しつつ詳細に説明する。なお、図中、矢印Ｚ１、Ｚ２は、それぞれ配線板の主面（表裏面）の法線方向に相当する配線板の積層方向（又は配線板の厚み方向）を指す。一方、矢印Ｘ１、Ｘ２及びＹ１、Ｙ２は、それぞれ積層方向に直交する方向（又は各層の側方）を指す。配線板の主面は、Ｘ−Ｙ平面となる。また、配線板の側面は、Ｘ−Ｚ平面又はＹ−Ｚ平面となる。積層方向において、配線板のコアに近い側を下層、コアから遠い側を上層という。
【００２４】
以下の実施形態において、導体層は、一乃至複数の導体パターンで構成される層である。導体層は、電気回路を構成する導体パターン、例えば配線（グランドも含む）、パッド、又はランド等を含む場合もあれば、電気回路を構成しない面状の導体パターン等を含む場合もある。
【００２５】
開口部には、孔及び溝のほか、切欠及び切れ目等も含まれる。
【００２６】
開口部内に形成される導体のうち、ビアホール内に形成される導体をビア導体といい、スルーホール内に形成される導体をスルーホール導体といい、開口部に充填された導体をフィルド導体という。
【００２７】
ランドは、孔（ビアホール又はスルーホール等）の上又は縁部に形成される導体であり、少なくとも一部が孔内の導体（ビア導体又はスルーホール導体等）と一体的に形成される。
【００２８】
スタックとは、ビア導体が、その下層に形成されたビア導体のランド上に形成されていることをいう。すなわち、ビア導体の底面が、その下層のビア導体のランドからはみ出さなければ、スタックされていることになる。
【００２９】
めっきには、電解めっき又は無電解めっき等の湿式めっきのほか、ＰＶＤ（Physical Vapor Deposition）又はＣＶＤ（Chemical Vapor Deposition）等の乾式めっきも含まれる。
【００３０】
層間材（層間絶縁層）には、層間絶縁用フィルム（味の素（株）製：商品名；ＡＢＦ−４５ＳＨ）が使用される。
【００３１】
孔又は柱体（突起）の「幅（又は太さ）」は、特に指定がなければ、円の場合には直径を意味し、円以外の場合には２√（断面積／π）を意味する。ただし、他の寸法を指すことを明記している場合は、この限りでない。また、寸法が均一でない場合（凹凸がある場合又はテーパしている場合など）は、原則として、その寸法の平均値（異常値を除いた有効値のみの平均）を用いる。ただし、最大値など、平均値以外の値を用いることを明記している場合は、この限りでない。
【００３２】
＜第１実施形態＞
本実施形態に係る配線板１００は、例えば図１Ａ、図１Ｂに示されるような多層プリント配線板である。本実施形態の配線板１００は、コア基板を有するビルドアップ多層積層配線板である。ただし、本発明に係る配線板は、コア基板を有するビルドアップ多層積層配線板には限定されず、例えば両面リジッド配線板、フレキシブル配線板又はフレックスリジッド配線板であってもよい。また、配線板１００において、本発明の技術思想の範囲において、導体層及び絶縁層の寸法、層数等は、任意に変更することができる。
【００３３】
図１Ａ、図１Ｂ、図２に示されるように、配線板１００上には、第１半導体素子としてのマイクロプロセッサＭＰＵ（Micro-Processing Unit）５０と、第２半導体素子としてのダイナミックラムＤＲＡＭ(Dynamic Random Access Memory)５１とが実装配置され、パッケージ基板２０００を構成している。図１Ｂに示すように、配線板１００は、マザーボード基板６０上に実装配置される。配線板１００と、ＭＰＵ５０、ＤＲＡＭ５１との間は、アンダーフィル樹脂７０で封止されている。
【００３４】
配線板１００は、コア基板２０と、層間絶縁層２５ａ、２６ａ、３３ａ、３９ａ、２５ｂ、２６ｂ、３３ｂ、３９ｂ、導体層２４ａ、２９ａ、３１ａ、３５ａ、３７ｃ、２４ｂ、２９ｂ、３１ｂ、３５ｂ、３７ｄと、ビア導体２３、３０ａ、３２ａ、３６ａ、３８ｃ、３０ｂ、３２ｂ、３６ｂ、３８ｄと、最表層に形成されたソルダーレジスト層４０ａ、４０ｂと、を有する。
【００３５】
コア基板２０は、第１面Ｆ１（Ｚ１側）及びその反対側の第２面Ｆ２（Ｚ２側）を有し、スルーホール導体２３は、コア基板２０を貫通している。コア基板２０、ビア導体２３、及び導体層２４ａ、２４ｂは、コア部に相当する。また、コア基板２０の第１面Ｆ１上には、ビルドアップ部Ｂ１（第１積層部）が形成され、コア基板２０の第２面Ｆ２上には、ビルドアップ部Ｂ２（第２積層部）が形成されている。ビルドアップ部Ｂ１は、４組の層間絶縁層及び導体層（層間絶縁層２５ａ、２６ａ、３３ａ、３９ａ及び導体層２４ａ、２９ａ、３１ａ、３５ａ、３７ｃ）を含み、ビルドアップ部Ｂ２は、４組の層間絶縁層及び導体層（層間絶縁層２５ｂ、２６ｂ、３３ｂ、３９ｂ及び導体層２４ｂ、２９ｂ、３１ｂ、３５ｂ、３７ｄ）を含んでいる。
【００３６】
コア基板２０の第１面Ｆ１側には、５層の導体層２４ａ、２９ａ、３１ａ、３５ａ、３７ｃと４層の層間絶縁層２５ａ、２６ａ、３３ａ、３９ａとが下方（Ｚ２側）から交互に積層される。層間絶縁層２５ａ、２６ａ、３３ａ、３９ａは、それぞれ、導体層２４ａ、２９ａ、３１ａ、３５ａ、３７ｃの各層間に形成されている。また、コア基板２０の第１面Ｆ１側の最上層の表面には、ソルダーレジスト層４０ａが配置されている。
【００３７】
コア基板２０の第２面Ｆ２側には、５層の導体層２４ｂ、２９ｂ、３１ｂ、３５ｂ、３７ｄと４層の層間絶縁層２５ｂ、２６ｂ、３３ｂ、３９ｂとが交互に積層される。層間絶縁層２５ｂ、２６ｂ、３３ｂ、３９ｂは、それぞれ、導体層２４ｂ、２９ｂ、３１ｂ、３５ｂ、３７ｄの各層間に形成されている。また、コア基板２０の第２面Ｆ２側の最上層の表面には、ソルダーレジスト層４０ｂが配置されている。
【００３８】
コア基板２０には、コア基板２０を貫通する貫通孔２１（図７Ｂ参照）が形成されている。ビア導体２３は、フィルド導体であり、貫通孔２１に導体が充填されて構成されている。コア基板２０の第１面Ｆ１上に形成される導体層２４ａとコア基板２０の第２面Ｆ２上に形成される導体層２４ｂとは、ビア導体２３を介して、互いに電気的に接続されている。
【００３９】
コア基板２０は、例えばＦＲ−５材から構成される。コア基板２０は、例えば芯材を樹脂含浸してなる。ＦＲ−５材は、例えばガラス繊維の布にエポキシ樹脂を含浸させて熱硬化処理し、さらに板状に成形することで得られる。ただしこれに限定されず、コア基板２０の材料は任意である。
【００４０】
ビア導体２３の形状は、例えばコア基板２０の第１面Ｆ１及び第２面Ｆ２から中央部に向かって縮径されるつづみ型の円柱である。また、ビア導体２３の平面形状（Ｘ−Ｙ平面）は例えば真円である。しかしこれに限定されず、ビア導体２３の形状は任意である。
【００４１】
層間絶縁層２５ａ、２６ａ、３３ａ、３９ａ、２５ｂ、２６ｂ、３３ｂ、３９ｂには、それぞれビア導体３０ａ、３２ａ、３６ａ、３８ｃ、３０ｂ、３２ｂ、３６ｂ、３８ｄが形成されている。これらビア導体は、いずれもフィルド導体であり、各層間絶縁層を貫通する各ビアホールに導体が充填されてなる。ビア導体３０ａ、３２ａ、３６ａ、３８ｃ、３０ｂ、３２ｂ、３６ｂ、３８ｄの形状はそれぞれ、例えばコア基板２０に向かって縮径されるようにテーパしたテーパ円柱（円錐台）であり、その平面形状（Ｘ−Ｙ平面）は例えば真円である。しかしこれに限定されず、ビア導体３０ａ等の形状は任意である。
【００４２】
層間絶縁層２５ａ（第１積層部の最下層の層間絶縁層）、層間絶縁層２５ｂ（第２積層部の最下層の層間絶縁層）、及びこれらよりも上層の層間絶縁層２６ａ、３３ａ、３９ａ、２６ｂ、３３ｂ、３９ｂはそれぞれ、例えばＦＲ−４材から構成される。これらの絶縁層はそれぞれ、例えば芯材を樹脂含浸してなる。ＦＲ−４材は、例えばガラス繊維の布にエポキシ樹脂をしみ込ませて熱硬化処理し、さらに板状に成形することで得られる。ただしこれに限定されず、各絶縁層の材料は任意である。
【００４３】
配線板１００の最上層には、半田ボール４３ａが配置されており、半田ボール４３ａは、パッド５０ａ、５１ａを介してＭＰＵ５０、ＤＲＡＭ５１に電気的に接続されている。
【００４４】
本実施形態では、配線板１００は、主配線板２００と、この主配線板２００の内部に配置された副配線板１０を含んでいる。副配線板１０は、多層プリント配線板の配線ルールではなく、後に詳述するようにＩＣやＬＳＩなどの半導体素子の配線ルールに従って配線設計されたものであり、主配線板２００よりも、配線の密度の指標である、ラインとスペースの比を示すＬ／Ｓ（ラインスペース）が微細になるように設計されている。ここで、ラインはパターン幅、スペースはパターン間の間隙を示し、パターン幅の中心同士の距離を示す。具体的には、ラインとスペースの比を示すＬ／Ｓ（ラインスペース）が１／１〜５／５、好ましくは３／３〜５／５になるように高配線密度に形成されている。これは、本実施形態の主配線板２００を含む通常の多層プリント配線板のＬ／Ｓが１０／１０程度であることに比較すると微細なレベルである。
【００４５】
主配線板２００は、半導体素子であるＭＰＵ５０及びＤＲＡＭ５１の電源端子Ｖｄｄへの電源の供給ラインと、信号の伝送ラインとを含む（図２参照）。
【００４６】
副配線板１０は、最下層の接着層１２０ｃと、接着層１２０ｃ上の絶縁層１２０と、絶縁層１２０内に形成された信号伝送用の導体パターン１１１とを含んでいる。絶縁層１２０には、ポリイミド、フェノール系樹脂、ポリベンゾオキサゾール系樹脂のいずれかが絶縁材として使用できる。副配線板１０は、層間絶縁層３３ａを所定領域で貫通して形成された開口部４５内に収容配置されている。開口部４５内には、層間絶縁層２６ａ上に形成された導体プレーン３４が配置されている。導体プレーン３４は、隣接する導体層３１ａとは電気的に分離されている。導体プレーン３４の面積は、副配線板１０全体の面積とほぼ一致する。また、副配線板１０上に形成された導体層３６ａは、層間絶縁層３３ａ上に形成されたビア導体（導体層）３６ａと同一の平面上に位置するようにされている。
【００４７】
副配線板１０は、電源の供給ラインを含まず、信号の伝送ラインのみを含んでおり、ＭＰＵ５０とＤＲＡＭ５１との間の信号の伝送に使用される。
詳しくは、導体パターン１１１は、ＭＰＵ５０とＤＲＡＭ５１との間の信号の伝送に使用され、ＭＰＵ５０及びＤＲＡＭ５１への電源の供給には使用されない。ＭＰＵ５０、ＤＲＡＭ５１の電源端子Ｖｄｄは、主配線板２００内のスタックドビア８０（図３参照）に電気的に接続され、外部の直流電源から電源が供給される。ＭＰＵ５０、ＤＲＡＭ５１のグランド端子Ｇｎｄは、主配線板２００内の別のスタックドビアを介してグランドに接続される。
【００４８】
開口部４５は、後述するように、層間絶縁層３３ａに形成された座繰り部から構成される。このように開口部４５が上から２層目の層間絶縁層３３ａに形成されていることにより、最上層の層間絶縁層３９ａによって、配線板１００の上表面に生じうる小さな陥没の影響が低減され、半田ボール４３ａの高さが均一化されるようになる。また、副配線板１０が最外層に形成されている場合と比較して、応力による損傷に対して強い構造となる。
【００４９】
接着層１２０ｃに使用する材料としては、例えばエポキシ樹脂系、アクリル樹脂系、シリコーン樹脂系等の接着剤を用いることができる。接着層１２０ｃは、導体プレーン３４を含む開口部４５の底面に接着され、開口部４５内部に副配線板１０を固定している。絶縁層１２０には、小径の孔１２０ａが形成されており、孔１２０ａは導体でフィルドされ、フィルドビアであるビア導体１２０ａを構成している。
【００５０】
ビア導体１２０ａは、上層の導体層（パッド）３６ａと電気的に接続されている。導体層（パッド）３６ａは、上層のビア導体３８ｃ、４２ａ、半田ボール４３ａ、パッド５０ａ、５１ａを介して、それぞれ、ＭＰＵ５０、ＤＲＡＭ５１に電気的に接続されている。なお、本実施形態の配線板１００では、導体パターン１１１と接着層１２０ｃとの間に、絶縁層１１０が介在配置されている。即ち、副配線板１０は、３層構成とされている。しかしこれに限られず、絶縁層１１０が配置されず、接着層１２０ｃ上に直接導体パターン１１１が形成された２層構成であってもよい。
【００５１】
ビア導体１２０ａの直径は、１μｍ以上１０μｍ以下、好ましくは０．５μｍ以上５μｍ以下であることがよい。ビア導体１２０ａの直径をこのような微小なサイズとすることにより、副配線板１０での導体パターン１１１の配線取り回しの自由度が向上し、例えば、１層の絶縁層１２０にのみ形成された導体パターン１１１で、副配線板１０の左右の辺の一方辺側から多くの配線を取り出すことが可能となる。また、導体パターン１１１は、１層のみに形成されるので、副配線板１０での配線の総数を減少させることも可能となる。
【００５２】
図３に示されるように、ビア導体３２ａ、３６ａ、３８ｃは、それぞれ、例えば銅箔などの金属箔、銅の無電解めっき膜、及び銅の電解めっきからなる金属層３０１ａ、３０５ａ、３０７ｃを介して各層間絶縁層２６ａ、３３ａ、３９ａに形成されたビアホール内に配置されている。
【００５３】
図３に示されるビア導体などの寸法のうち、ビア導体３８ｃの上面の直径（幅）Ｄ２は、例えば６２μｍであり、半田ボール４３ａの直径Ｄ１は、例えば４６μｍである。また、副配線板１０の厚さｔ１は、例えば２５μｍ、副配線板１０の接着層１２０ｃの厚さｔ２は、例えば１０μｍ、ビア導体３６ａの厚さｔ３は、例えば１５μｍ、ソルダーレジスト層４０ａの厚さｔ４は、例えば１５μｍである。このように、副配線板１０の接着層１２０ｃの厚さｔ２を１０μｍ程度とすることで、主配線板２００との間で十分な接着力が得られ、接着層１２０ｃに使用する材料の選択の幅が広がる。なお、本実施形態では、副配線板１０の厚さｔ１と層間絶縁層３３ａの厚さはほぼ一致しているが、このように正確に一致していなくともよい。また、副配線板１０上の導体層（パッド）３６ａの直径Ｄ３は、１５〜２５μｍである。
【００５４】
半田ボール４３ａは、ソルダーレジスト層４０ａ、４０ｂの開口部（ＳＲＯ）４４内において、導体層（パッド）３８ｃ上に配置されている。半田ボール４３ａと、ビア導体（導体層）３８ｃとの間には、ニッケルめっき層４１ａと、金めっき層４２ａとが形成されている。本実施形態では、最上層のビア導体３８ｃの開口部の直径Ｄｂと比較して、ソルダーレジスト層４０ａ、４０ｂの開口部４４の直径Ｄａが１０％程度大きい。このようにソルダーレジスト層４０ａ、４０ｂの開口部の直径Ｄｄが大きくなると、一般に、製造時の公差の精度が厳しくなるが、副配線板１０は、ビア導体１２０ａの直径が１μｍ以上１０μｍ以下と小さいので、副配線板１０を主配線板２００に搭載（貼り付け）する場合に位置ずれを生じても、電気的接続が確保される範囲が広くなるという利点がある。
【００５５】
本実施形態では、導体プレーン３４は、グランドに接続されている。副配線板１０の導体パターン１１１は、導体プレーン３４とは電気的に絶縁されている。この構成により、信号ラインとしての導体パターン１１１が、絶縁層１１０を介して導体プレーン３４上に形成され、マイクロストリップラインを構成する。このようなマイクロストリップライン構造によって、導体パターン１１１間に生じる電磁的な悪影響が低減され、導体パターン１１１のインピーダンスが安定化するようになる。この結果、ＭＰＵ５０、ＤＲＡＭ５１間で設計とおりの良好な信号伝送が行えるようになる。また、導体プレーン３４には、ＭＰＵ５０、ＤＲＡＭ５１に供給する電源が伝送されてもよい。
【００５６】
本実施形態の配線板１００には、主配線板２００の全層を貫通するスルーホールは形成されていない。しかしこれに限られず、主配線板２００の全層を貫通するスルーホールを形成し、表層部の導体層同士を電気的に接続し、配線板１００上の半導体素子への信号の伝送や電源の供給に使用することもできる。
【００５７】
本実施形態では、コア基板２０に形成される全てのビア導体３０ａ、３２ａ、３６ａ、３８ｃ、３０ｂ、３２ｂ、３６ｂ、３８ｄが、互いに略同じ寸法を有する。このような構造によれば、電気的特性又は製造条件等をより容易に均一とすることができる。
【００５８】
本実施形態の配線板１００によれば、主配線板２００に、主配線板２００よりも高配線密度とされた、半導体素子間の信号伝送用の副配線板１０を内蔵するので、多層プリント配線板である配線板１００の設計の自由度を向上させることができる。例えば、電源系及び信号系の配線の全てが配線板の特定の部位に集中することを回避することができる。また、例えば、電子部品の周辺の電子部品が存在しない領域では、導体が存在せず樹脂のみ存在するような構造となることを避けることができる。
【００５９】
以下、本実施形態に係る配線板１００の製造方法の一例について説明する。配線板１００の製造プロセスは、副配線板１０の製造プロセス、主配線板２００に副配線板１０を実装する工程を含む主配線板（多層プリント基板）２００の製造プロセスで構成される。
副配線板１０は、例えば図４に示すようなプロセスで製造される。
【００６０】
＜副配線板１０の製造プロセス＞
図４のステップＳ１１では、図５Ａに示されるように、支持板（支持材）１００１を準備する。支持板１００１は、例えば表面の平坦なガラスからなる。そして、支持板１００１上に、接着層１００２を形成する。
【００６１】
図４のステップＳ１２では、支持板１００１上に、接着層１００２を介して、積層部を形成する。この積層部は、樹脂絶縁層と導体パターン（導体層）とが交互に積層されてなる。
【００６２】
具体的には、図５Ｂに示されるように、接着層１００２上に、例えば樹脂からなる絶縁層１１０（樹脂絶縁層）を配置する。絶縁層１１０と接着層１００２とは、例えば加熱処理により接着する。
【００６３】
続いて、図５Ｂに示されるように、例えばセミアディティブ（ＳＡＰ）法により、絶縁層１１０上に導体パターン１１１を形成する。導体パターン１１１は、第１導体膜１１１ａと第２導体膜１１１ｂとからなる（図３参照）。より詳しくは、第１導体膜１１１ａは、ＴｉＮ層（下層）とＴｉ層（中間層）とＣｕ層（上層）の３層からなる。これらの金属層は、それぞれ、例えばスパッタ法によって製膜されるので、微細とされた導体パターン１１１と基材との良好な密着性が確保される。また、第２導体膜１１１ｂは、Ｃｕ層上の無電解銅めっき膜と、無電解銅めっき膜上の電解めっき膜とからなる。
【００６４】
導体パターン１１１は、ラインとスペースの比を示すＬ／Ｓ（ラインスペース）が１μｍ／１μｍ〜５μｍ／５μｍ、好ましくは３μｍ／３μｍ〜５μｍ／５μｍになるように高配線密度に形成する。ここで、ラインはパターン幅、スペースはパターン間の間隙を示し、パターン幅の中心同士の距離を示す。ここでの配線密度は、ＩＣ（Integrated Circuit）やＬＳＩ（Large Scale Integrated Circuit）などの半導体素子に配線を形成する場合と同等の配線ルールで形成する。
【００６５】
続いて、図５Ｄに示されるように、絶縁層１１０上に、例えばラミネート等により、絶縁層１２０を形成する。絶縁層１２０は、導体パターン１１１を覆うように形成する。
【００６６】
続いて、例えばレーザにより、絶縁層１２０に孔１２０ａ（ビアホール）を形成する。孔１２０ａは、導体パターン１１１に到達し、その一部を露出させる。ここでの孔１２０ａの直径は、１μｍ以上１０μｍ以下、好ましくは０．５μｍ以上５μｍ以下の微小なサイズとする。その後、必要に応じて、デスミアやソフトエッチをする。
【００６７】
続いて、例えばセミアディティブ（ＳＡＰ）法により、孔１２０ａ内にビア導体１２０ａ（フィルド導体）を形成するとともに、ビア導体１２０ａに接続されるように、絶縁層１２０上に導体層３６ａを形成する。導体パターン１２１及びビア導体１２０ａはそれぞれ、第１導体膜１２１ａと第２導体膜１２１ｂとの２層からなる（図３参照）。より詳しくは、第１導体膜１２１ａは、ＴｉＮ層（下層）とＴｉ層（中間層）とＣｕ層（上層）の３層からなる。また、第２導体膜１２１ｂは、Ｃｕ層上の無電解銅めっき膜と、無電解銅めっき膜上の電解めっき膜とからなる。
【００６８】
これにより、図５Ｅに示されるように、支持板１００１上に、絶縁層１１０、１２０、及び導体パターン１１１から構成され、絶縁層１２０にビア導体１２０ａが形成された積層部１０１が得られる。
【００６９】
図４のステップＳ１３では、図５Ｆに示されるように、別の支持板１００３（支持材）を準備する。支持板１００３は、支持板１００１と同様、例えば表面の平坦なガラスからなる。そして、支持板１００３を積層部１０１上に接着層１２０ｂを介して積層する。
【００７０】
図４のステップＳ１４では、支持板１００１（支持材）を取り外す。具体的には、図５Ｇに示すように、例えばレーザを照射して接着層１００２を軟化させた後、Ｘ方向（又はＹ方向）に支持板１００１をスライド移動させることにより、積層部１０１の第２主面から支持板１００１を剥離する。なお、積層部１０１から支持板１００１を剥離した後において、例えば接着層１００２が積層部１０１の第２主面上に残っている場合には、洗浄を行い、その接着層１００２を除去する。そうすると、図５Ｈに示されるような、支持板１００３上に積層部１０１が形成された状態となる。なお、支持板１００１は、例えば洗浄等を行って再利用することができる。
【００７１】
図４のステップＳ１５では、積層部１０１上に接着層１２０ｃを形成する。具体的には、接着層１２０ｃは、例えば積層部１０１上にラミネータで接着剤を厚さが均一になるようにラミネートすることで形成する。
【００７２】
図４のステップＳ１６では、図５Ｉに示されるように、例えばダイシングソーにより、所定のダイシングラインに沿ってカットして、配線板１００を個片化する。これにより、複数の副配線板（配線構造体）１０が得られる。ここで得られた副配線板１０は、支持板１００３上に接着層１２０ｂを介して積層部１０１が形成され、さらに積層部１０１の上に接着層１２０ｃが形成されたものである。
【００７３】
本実施形態の副配線板１０の製造方法は、支持材１００１、１００３として表面の平坦なガラス板を使用するので、副配線板１０の製造に適している。このような製造方法であれば、表面が平坦とされ、かつ、反りが抑制された高品質の配線板１００が得られる。
【００７４】
次に主配線板２００を製造するとともに、主配線板２００に副配線板１０を実装し、本実施形態の配線板１００を製造する。配線板１００は、例えば図６に示されるようなプロセスで製造する。
【００７５】
＜配線板１００の製造プロセス＞
まず、図６のステップＳ２１では、図７Ａに示されるように、補強材に樹脂が含浸されてなるコア基板２０を準備する。コア基板２０の第１面Ｆ上及び第２面Ｓ上には銅箔２２がラミネートにより形成されている。コア基板２０の厚さは、例えば０．４〜０．７ｍｍである。補強材としては、例えばガラスクロス、アラミド繊維、ガラス繊維などが使用できる。樹脂としては、例えばエポキシ樹脂、ＢＴ（ビスマレイミドトリアジン）樹脂などが使用できる。さらに、樹脂中には、水酸化物からなる粒子が含有されている。水酸化物としては、水酸化アルミニウム、水酸化マグネシウム、水酸化カルシウム、水酸化バリウム等の金属水酸化物が挙げられる。水酸化物は熱で分解されることで水が生成する。このため、水酸化物は、コア基板を構成する材料から熱を奪うことが可能であると考えられる。すなわち、コア基板が水酸化物を含むことで、レーザでの加工性が向上すると推測される。
次に、銅箔２２の表面に、ＮａＯＨ（１０ｇ／ｌ）、ＮａＣｌＯ2 （４０ｇ／ｌ）、Ｎａ3 ＰＯ4 （６ｇ／ｌ）を含む水溶液を施し、黒化浴（酸化浴）による黒化処理を施す。
【００７６】
続いて、図６のステップＳ２２では、図７Ｂに示されるように、コア基板２０の第１面Ｆ（上面）側及び第２面Ｓ（下面）側からＣＯ２レーザにて、レーザを照射してコア基板２０を貫通する貫通孔２１を形成する。具体的には、ＣＯ２レーザを用い、コア基板２０の第１面Ｆ側及び第２面Ｓ（下面）側から、交互にレーザを照射することで、第１面Ｆ側及び第２面Ｓ側から穿孔された孔を連通させ、貫通孔２１を形成する。
【００７７】
続いて、コア基板２０を、所定濃度の過マンガン酸を含む溶液に浸漬し、デスミア処理を行う。このとき、コア基板２０の重量減少度が１．０重量％以下、好ましくは０．５重量％以下であるように処理することがよい。コア基板２０は、ガラスクロス等の強化材に樹脂が含浸されて成り、デスミア処理で樹脂を溶解すると、貫通孔内にはガラスクロスが突き出すことになるが、コア基板２０の重量減少度がこのような範囲の場合、ガラスクロスの突き出しが抑制され、貫通孔内にめっきを充填する際にボイドが残ることが防止される。その後、コア基板２０の表面に、パラジウム触媒を付与する。
【００７８】
続いて、図７Ｃに示されるように、無電解めっき液にコア基板２０を浸漬し、コア基板２０の第１面Ｆ上、第２面Ｓ上及び貫通孔２１の内壁に無電解めっき膜２２を形成する。無電解めっき膜２２を形成する材料としては、銅、ニッケルなどが挙げられる。この無電解めっき膜２２をシード層として、無電解めっき膜２２上に電解めっき膜２３を形成する。貫通孔２１は、電解めっき膜２３で充填される。
【００７９】
続いて、図７Ｄに示されるように、基板表面の電解めっき膜２３に所定パターンのエッチングレジストを形成し、エッチングレジストの非形成部の無電解めっき膜２２、電解めっき膜２３、及び銅箔を除去する。その後、エッチングレジストを除去することにより、コア基板２０の第１面Ｆ上に第１導体（導体層）２４ａが、コア基板２０の第２面Ｓ上に第２導体（導体層）２４ｂが形成される。これら導体層２４ａと導体層２４ｂとは、貫通孔２１内の電解めっき膜２３（スルーホール導体）により互いに接続される。
【００８０】
続いて、図６のステップＳ２３では、図７Ｅに示されるように、コア基板２０の両面Ｆ、Ｓ上に、層間絶縁用フィルム（味の素（株）製：商品名；ＡＢＦ−４５ＳＨ）を積層し、層間絶縁層２５ａ、２５ｂを形成する。
【００８１】
続いて、図７Ｆに示されるように、ＣＯ２ガスレーザを用い、層間絶縁層２５ａ、２５ｂにそれぞれバイアホール用開口部２６ｃ、２６ｄを形成する。さらに、過マンガン酸塩などの酸化剤等に基板を浸漬し、デスミア処理を行う。
【００８２】
続いて、図７Ｇに示されるように、層間絶縁層２５ａ、２５ｂの表面にパラジウムなどの触媒を付与し、無電解めっき液に基板を浸漬させることにより、無電解めっき膜２７ａ、２７ｂを形成する。その後、無電解めっき膜２７ａ、２７ｂ上にめっきレジストを形成する。そして、めっきレジストから露出する無電解めっき膜２７ａ、２７ｂ上に、電解めっき膜２８ａ、２８ｂを形成する。その後、モノエタノールアミンを含む溶液を用いてめっきレジストを除去する。電解めっき膜間の無電解めっき膜をエッチングで除去することで、導体層２９ａ、２９ｂ及びビア導体３０ａ、３０ｂを形成する。次いで、導体層２９ａ、２９ｂの表面にＳｎめっきを施し、ＳｎＣｕ層を形成する。このＳｎＣｕ層上にシランカップリング剤を塗布する。
【００８３】
続いて、図６のステップＳ２４では、図７Ｈに示されるように、上述した工程を繰り返す。これにより、層間絶縁層２５ａ、２５ｂ上に、コア基板２０の第１面Ｆ側及び第２面Ｓ（下面）側から層間絶縁層２６ａ、２６ｂが積層され、層間絶縁層２６ａ、２６ｂに導体層３１ａ、３１ｂ及びビア導体３２ａ、３２ｂが形成される（図７Ｊ参照）。
【００８４】
続いて、図６のステップＳ２５では、図７Ｉに示されるように、層間絶縁層３３ａ、３３ｂ上に、導体層を所定パターンにエッチングすることにより、導体プレーン３４を形成する。その後、上述した工程を繰り返す。これにより、層間絶縁層２６ａ、２６ｂ上に、コア基板２０の第１面Ｆ側及び第２面Ｓ側から、層間絶縁層３３ａ、３３ｂが積層され、層間絶縁層３３ａ、３３ｂに、導体層３５ａ、３５ｂ及びビア導体３６ａ、３６ｂが形成される。以上により、図７Ｊに示すような主配線板２００が得られる。図７Ｉの積層板領域Ｃに示す構造は、図７Ｊに示す主配線板２００の積層板領域Ｃに相当する。
【００８５】
続いて、図６のステップＳ２６では、図７Ｋに示されるように、層間絶縁層３３ａ、３３ｂにおいて、導体プレーン３４が形成されている領域に、例えばレーザなどにより、座繰り部４５を形成する。この座繰り部４５は、層間絶縁層３３ａ、３３ｂをレーザで削り取り、さらに導体プレーン３４を厚さ方向の途中までエッチング（ハーフエッチング）することによって形成する。この座繰り部４５は、図３に示す開口部４５に相当する。これにより、導体プレーン３４の表面が平坦化され、副配線板１０の搭載精度や取付精度が向上する。
【００８６】
続いて、図６のステップＳ２６では、図７Ｌに示されるように、副配線板１０を、座繰り部４５の内部に、接着層１２０ｃを介して、周辺に空間が形成されるように搭載（貼り付ける）する。これにより、図７Ｍに示す状態となる。
【００８７】
続いて、図６のステップＳ２７では、図７Ｎに示されるように、支持板１００３を剥離する。そして、副配線板１０及び層間絶縁層３３ａ、３３ｂ上から層間絶縁層３９ａ、３９ｂを積層する。これにより、座繰り部４５において、副配線板１０の周辺に形成された空間にも樹脂が充填される。
【００８８】
続いて、図６のステップＳ２８では、図７Ｐに示されるように、基板の両面に、開口部３８ａ、３８ｂを有するソルダーレジスト層４０ａ、４０ｂを形成する。ここでは、開口部３８ａ、３８ｂから露出する導体層３５ａ、３５ｂ及びビア導体３６ａ、３６ｂの上面が半田パッドとして機能する。
【００８９】
続いて、図６のステップＳ２９では、図７Ｑに示されるように、半田パッド上にニッケルめっき層４１ａ、４１ｂを形成し、さらにニッケルめっき層４１ａ、４１ｂ上に金めっき層４２ａ、４２ｂを形成する。ニッケル−金層の代わりに、ニッケルーパラジウムー金層を形成することもできる。その後、開口部３８ａ、３８ｂ内に半田ボールを搭載し、リフローを行うことで、第１面（上面）側に半田ボール４３ａを、第２面（裏面）側に半田ボール４３ｂを形成し、多層プリント配線板である配線板１００が完成する。
【００９０】
本発明に係る配線板の製造方法は、上述した実施形態に限られず、本発明の技術思想を逸脱しない範囲で変形することが可能である。以下に本発明に係る変形例の一例について説明する。
【００９１】
＜変形例１＞
上記実施形態では、開口部４５の底面には、平板状の導体プレーン３４が形成され、副配線板１０の接着層１２０ｃは、導体プレーン３４を含む開口部（座繰り部）４５の底面に接着され、これにより、副配線板１０は、開口部４５内部に搭載されていた。しかしこれに限られず、図８に示されるように、導体プレーン３４が形成されていなくともよい。これ以外の構成及び各構成要素の寸法は、開口部４５が上から２層目の層間絶縁層３３ａに形成されていることを含め、上記実施形態と同様である。また、配線板１００の製造プロセスについても、導体プレーン３４を形成しない点以外は上記実施形態と同様である。このように開口部４５が上から２層目の層間絶縁層３３ａに形成されていることにより、上記実施形態と同様に、最上層の層間絶縁層３９ａによって、配線板１００の上表面に生じうる小さな陥没の影響が低減され、半田ボール４３ａの高さが均一化されるようになる。
【００９２】
＜変形例２＞
上記実施形態では、開口部４５の底面には、導体プレーン３４が形成され、副配線板１０の接着層１２０ｃは、導体プレーン３４を含む開口部４５の底面に接着され、これにより、副配線板１０は、開口部４５内部に搭載されていた。しかしこれに限られず、図９に示されるように、導体プレーン３４は、配線板１００の製造工程で、開口部４５の内部においてエッチングなどによってその一部が除去されていてもよい。これ以外の構成及び各構成要素の寸法は、開口部４５が上から２層目の層間絶縁層３３ａに形成されていることを含め、上記実施形態と同様である。また、配線板１００の製造プロセスについても、導体プレーン３４が、開口部４５の内部でエッチングなどによって一部除去される点以外は上記実施形態と同様である。このように開口部４５が上から２層目の層間絶縁層３３ａに形成されていることにより、上記実施形態と同様に、最上層の層間絶縁層３９ａによって、配線板１００の上表面に生じうる小さな陥没の影響が低減され、半田ボール４３ａの高さが均一化されるようになる。
【００９３】
＜変形例３＞
上記実施形態では、開口部４５の底面には、導体プレーン３４が形成され、副配線板１０の接着層１２０ｃは、導体プレーン３４を含む開口部４５の底面に接着され、これにより、副配線板１０は、開口部４５内部に搭載されていた。そして、導体プレーン３４は、隣接する導体層３１ａとは電気的に分離されていた。しかしこれに限られず、図１０に示されるように、導体プレーン３４は、隣接するビア導体（導体層）３２ａと電気的に接続されていてもよい。これ以外の構成及び各構成要素の寸法は、開口部４５の底面に導体プレーン３４が形成され、副配線板１０の接着層１２０ｃが導体プレーン３４を含む開口部４５の底面に接着されることにより、副配線板１０が開口部４５内部に搭載されている点を含め、上記実施形態と同様である。また、配線板１００の製造プロセスについても、導体プレーン３４を隣接するビア導体（導体層）３２ａと一体形成する点以外は上記実施形態と同様である。
【００９４】
＜変形例４＞
上記変形例５において、図１１Ａ、図１１Ｂに示されるように、導体プレーン３４に、下層の樹脂層から発生するガスの抜け道となる貫通孔３４ａを形成することもできる。図１１Ｂでは、貫通孔３４ａは、導体プレーン３４に４つ形成されており、それぞれ、配線板１０の搭載領域以外の、導体プレーン３４の４つの隅部近傍に配置されている。また、この場合、図１Ｂを参照して、副配線板１０の平面視でみた場合の表面積は、主配線板２００の平面視でみた場合を１とすると、０.０１〜０.５とすることがよい。このような面積比率とすることにより、半導体素子（ダイ）間に配線（導体パターン１１１）を形成するための領域を確保しながら、製造工程で発生するガスの影響を少なくでき、得られる配線板１００の表面を平坦にすることができる。
【００９５】
また、上記実施形態及び変形例では、コア基板２０の第１面Ｆ１側に形成される導体層の層数及びコア基板２０の第２面Ｆ２側に形成される導体層の層数がそれぞれ４層である。しかしこれに限られず、上記構造が適用される配線板の層数（導体層の数）は実用可能な範囲で任意に変更可能である。
【００９６】
＜第２実施形態＞
本実施形態では、図１２Ａに示すように、配線板１０２において、主配線板２０２と、上述した第１実施形態における副配線板１０と、層間絶縁層２５上に形成された電気配線５５とを使用する。副配線板１０上では、半田ボールを設けることなく、配線５５上に設けた半田ボール４３ａで外部の半導体チップ（図示せず）と電気的に接続する。これ以外の構成及び機能は、第１実施形態及びその変形例と同様であり、対応する箇所には対応する符号を付して詳細な説明を省略する。
【００９７】
本実施形態において、主配線板２０２は、コア基板２０上に、層間絶縁層２５ｅ、２５ａ、２６ａ、３３ａ、３９ａがこの順で積層され、最上層がソルダーレジスト層４０ａで覆われたものである。副配線板１０は、ソルダーレジスト層４０ａの直下に位置する層間絶縁層３９ａ形成された開口部４５に収容されている。
【００９８】
本実施形態では、図１２Ｂに示すように、例えば、メモリ（ＤＲＡＭ）の中心部分の端子５５ａと、副配線板１０上の端子５５ｂと、が電気配線５５を介して電気的に接続されている。
【００９９】
＜第３実施形態＞
本実施形態では、図１３に示すように、配線板１０３（主配線板２０３）において、２つ（複数）の副配線板１０を用い、この副配線板１０によって、ＭＰＵ５０と、２つのＤＲＡＭ５１ａ、５１ｂとを接続する以外は、第１実施形態及びその変形例と同様であり、であり、対応する箇所には対応する符号を付して詳細な説明を省略する。
【０１００】
このような接続形態を採用することにより、単一の副配線板１０のみを使用する場合と比較して、ＭＰＵ５０と、２つのＤＲＡＭ５１ａ、５１ｂとの電気的接続の信頼性が向上するようになる。即ち、例えば、ＤＲＡＭ５１ａ、５１ｂの特性（配線ピッチ、配線幅など）に応じた専用の副配線板１０を使用することができるようになり、電気的接続の精度が向上する。この結果、ＭＰＵ５０に接続されたＤＲＡＭ５１ａ、５１ｂの性能を最大限に発揮させることができるようになる。
【０１０１】
＜第４実施形態＞
本実施形態では、図１４に示すように、配線板１０４において、上記第１〜４実施形態又はその変形例で使用した副配線板１０を、主配線板２０４の最上層の絶縁層４６から２番目の絶縁層４６ａに形成された開口部４５内に埋め込むとともに、当該絶縁層４６上に配設されたＩＣチップ６０に対する専用の副配線板１０として使用する。
【０１０２】
ここで、主配線板２０４は、コア基板２０上に層間絶縁層４７、絶縁層４６ａ、絶縁層４６がこの順で積層された構成のものである。
【０１０３】
本実施形態では、副配線板１０を、主配線板２０４とは別の専用の製造工程で作成するとともに、主配線板２０４の開口部４５内に収容配置している。これにより、ＩＣチップ６０の特性（配線ピッチ、配線幅など）ごとに専用の副配線板１０を設計、製造した上で、主配線板２０４内に配置してＩＣチップ６０に電気的に接続して使用することができる。この結果、副配線板１０の不良を低減でき、ひいては配線板１０４の製造時の歩留まりを向上させることができるようになる。
【０１０４】
さらに、本発明に係る配線板の製造プロセスは、上記各実施形態及び変形例で示した順序及び内容に限定されるものではなく、本発明の趣旨を逸脱しない範囲において任意に順序や内容を変更することができる。また、用途等に応じて、不要な工程を適宜に省略することもできる。
【０１０５】
上記各実施形態及び変形例は、任意に組み合わせることができる。用途等に応じて適切な組み合わせを選ぶことができる。
【０１０６】
以上、本発明の実施形態について説明したが、設計上の都合やその他の要因によって必要となる様々な修正や組み合わせは、「請求項」に記載されている発明や「発明を実施するための形態」に記載されている具体例に対応する発明の範囲に含まれると理解されるべきである。
【産業上の利用可能性】
【０１０７】
本発明に係る配線板は、複数の半導体素子（ダイ）が搭載されるパッケージ基板に好適に使用できる。また、本発明に係る配線板の製造方法は、そのようなパッケージ基板の製造に適している。
【符号の説明】
【０１０８】
１０  副配線板（配線構造体）
２０  コア基板
２１  貫通孔
２２  銅箔
２３  ビア導体
２４ａ、２４ｂ、２９ａ、３５ａ  導体層
２５ａ、２５ｂ、２６ａ、２６ｂ、３３ａ、３９ａ  層間絶縁層
２６ｃ  バイアホール用開口部
３０ａ、３１ａ、３２ａ、３６ａ、３８ｃ  導体層（ビア導体）
３４  導体プレーン
３４ａ  貫通孔
３８ａ、４４、４５  開口部
４０ａ、４０ｂ  ソルダーレジスト層
４３ａ、４３ｂ  半田ボール
４５  開口部
５０ａ  パッド
６０  マザーボード基板
６１  ＩＣチップ
８０  スタックドビア
１００  配線板
１０１  積層部
１１０、１２０  絶縁層
１１１  導体層（導体パターン）
１１１ａ、１１１ｂ  導体膜
１２０ａ  ビア導体（孔）
１２０ｂ、１２０ｃ  接着層
１２１  導体パターン
１２１ａ、１２１ｂ  導体膜
２００  主配線板
３０１ａ  金属層
Ｂ１、Ｂ２  ビルドアップ部
Ｄ１、Ｄ２、Ｄ３、Ｄａ、Ｄｂ、Ｄｃ、Ｄｄ  直径
Ｆ１  第１面
Ｆ２  第２面
ＤＲＡＭ  ダイナミックラム
Ｇｎｄ  グランド端子
ＭＰＵ  マイクロプロセッサ
Ｖｄｄ  電源端子
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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【図５Ｇ】
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【図５Ｈ】
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【図５Ｉ】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図７Ｅ】
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【図７Ｆ】
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【図７Ｇ】
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【図７Ｈ】
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【図７Ｉ】
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【図７Ｊ】
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【図７Ｋ】
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【図７Ｌ】
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【図７Ｍ】
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【図７Ｎ】
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【図７Ｐ】
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【図７Ｑ】
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【図８】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３】
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【図１４】
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