(57)【特許請求の範囲】
【請求項１】
入力された画素データを順次遅延させて露光走査装置を駆動させる駆動パルスに変換させる複数の遅延素子からなる遅延回路と
前記画素データに含まれる画素の濃度情報に応じて定められた基準遅延段数に基づいて前記画素データを前記遅延回路のいずれかの遅延素子に入力する入力部と、
非画像処理時に前記遅延回路に所定の校正信号を複数回入力し、前記校正信号が遅延伝搬して出力される間に動作クロックの１周期あたりの遅延量を各回数ごとに検出する検出部と、
前記検出部で検出された複数の遅延量の平均値を用いて前記基準遅延段数を調整する調整部と、を備える画像処理装置。
【請求項２】
前記調整部は、前記検出部で検出された複数の遅延量のうち、予め定められた上限基準値以上の遅延量及び予め定められた下限基準値以下の遅延量を除いて平均値を求め、その平均値を用いて前記基準遅延段数を調整する請求項１に記載の画像処理装置。
【請求項３】
請求項１又は２に記載の画像処理装置を備える画像形成装置。
【請求項４】
画素データに含まれる画素の濃度情報に応じた基準遅延段数に基づいて遅延回路が備える複数の遅延素子のいずれかに前記画素データを入力して露光走査装置を駆動させる駆動パルスを生成する駆動パルス生成方法であって、
非画像処理時に前記遅延回路に所定の校正信号を複数回入力し、前記校正信号が遅延伝搬して出力される間に動作クロックの１周期あたりの遅延量を各回数ごとに検出する第１ステップと、
前記第１ステップで検出された複数の遅延量の平均値を算出して、その平均値を用いて前記基準遅延段数を調整する第２ステップと、を備える駆動パルス生成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力された画素データを順次遅延させて露光走査装置を駆動させる駆動パルスを生成する画像処理装置、画像形成装置、駆動パルス生成方法に関する。
【背景技術】
【０００２】
電子写真方式の画像形成装置には、感光体にレーザービームを照射して感光体を露光させる露光走査装置が備えられている。この露光走査装置は、画像信号に応じたレーザービームを感光体の軸方向に走査させて感光体を露光する。このような走査は主走査とも称されており、１回の主走査における走査量は走査ラインと称されている。
【０００３】
前記露光走査装置によって走査されるレーザービームは、画像形成装置が備えるＰＷＭ回路から出力される駆動パルスに基づいて生成される。具体的には、入力された画像データに含まれる各画素の濃度に応じたパルス幅の駆動パルスがＰＷＭ回路で作られ、それらの駆動パルスのオン・オフが繰り返えされたパルス信号が露光走査装置に出力されて、前記パルス信号に応じたレーザービームが生成される。したがって、前記レーザービームには、前記走査ラインにおける各画素の濃度の情報が含まれている。なお、１画素あたりの前記駆動パルスのパルス幅（又はデューティー比）が１画素あたりのビーム点灯時間であり、このパルス幅が１画素あたりの濃度情報である。
【０００４】
前記ＰＷＭ回路には、複数の遅延素子によって構成される複数段の遅延回路が設けられている。このＰＷＭ回路は、１画素あたりのビーム点灯時間を決定する前記遅延回路における１クロック当たりの遅延段数を検出し、その遅延段数に応じて画素データを前記パルス幅に変換している。一方、前記遅延素子における遅延量（遅延素子ごとの遅延能力）が動作環境によって変化することが知られている。そのため、従来、プリントジョブ間などのように画像処理が行われないタイミングで、前記遅延回路に校正信号を入力させて、主走査前の動作環境における遅延回路の１クロックあたりの遅延量を検出して、前記遅延段数を補正している（特許文献１）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−１５３３６６号公報
【特許文献２】特開２００２−９４３７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、前記ＰＷＭ回路に用いられるクロック信号はジッター（jitter）の影響を受けてクロック信号の周波数が変動する。周波数の変動により１クロックごとの周期が変動すると、１クロック当たりの遅延段数も変動するという問題がある。クロック信号におけるジッターの影響を抑制する技術（特許文献２）は従来から提案されているが、ジッターの影響によって検出のたびに遅延量がばらつく問題は解消されない。
【０００７】
本発明の目的は、クロック信号のジッターの影響を抑制して、検出された遅延量のばらつきを軽減することが可能な画像処理装置、画像形成装置、駆動パルス生成方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の一の局面に係る画像処理装置は、遅延回路と、入力部と、検出部と、調整部と、を具備する。前記遅延回路は、入力された画素データを順次遅延させて露光走査装置を駆動させる駆動パルスに変換させる複数の遅延素子からなる。前記入力部は、前記画素データに含まれる画素の濃度情報に応じて定められた基準遅延段数に基づいて前記画素データを前記遅延回路のいずれかの遅延素子に入力する。前記検出部は、非画像処理時に前記遅延回路に所定の校正信号を複数回入力し、前記校正信号が遅延伝搬して出力される間に動作クロックの１周期あたりの遅延量を各回数ごとに検出する。前記調整部は、前記検出部で検出された複数の遅延量の平均値を用いて前記基準遅延段数を調整する。
【０００９】
本発明の他の局面に係る画像形成装置は、前記画像処理装置を備えている。
【００１０】
本発明の他の局面に係る駆動パルス生成方法は、画素データに含まれる画素の濃度情報に応じた基準遅延段数に基づいて遅延回路が備える複数の遅延素子のいずれかに前記画素データを入力して露光走査装置を駆動させる駆動パルスを生成する方法である。この駆動パルス生成方法は、第１ステップと、第２ステップとを備える。前記第１ステップは、非画像処理時に前記遅延回路に所定の校正信号を複数回入力し、前記校正信号が遅延伝搬して出力される間に動作クロックの１周期あたりの遅延量を各回数ごとに検出する。前記第２ステップは、前記第１ステップで検出された複数の遅延量の平均値を算出して、その平均値を用いて前記基準遅延段数を調整する。
【発明の効果】
【００１１】
本発明によれば、クロック信号のジッターの影響を抑制して、検出された遅延量のばらつきを軽減することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施形態に係る画像形成装置の構成を示す図である。
【図２】図１に示す画像形成装置が備えるレーザー露光装置の上面斜視図である。
【図３】図１に示す画像形成装置が備える制御部の構成を示すブロック図である。
【図４】図３に示す制御部のディレイチェーン回路を示す論理回路図である。
【図５】図３に示す制御部の遅延段数調整部を示すブロック図である。
【図６】本発明の実施形態のディレイチェーン回路における補正値のばらつきと検出頻度の実験計測値を示すグラフである。
【発明を実施するための形態】
【００１３】
以下、添付図面を参照しながら、本発明の実施の形態について説明し、本発明の理解に供する。なお、以下の実施の形態は、本発明を具体化した一例であって、本発明の技術的範囲を限定するものではない。
【００１４】
まず、図１を参照しつつ、本発明の実施形態に係る画像形成装置１０の構成について説明する。
【００１５】
［画像形成装置１０］
図１は、本発明の実施形態に係る画像形成装置１０（本発明の画像形成装置の一例）の構成を示す模式図である。図１に示されるように、画像形成装置１０は、読み取られた原稿の画像データや外部から入力された画像データに基づいて印刷用紙に画像を形成する。画像形成装置１０は、上部にスキャナー１２を備えており、下部に電子写真方式の画像形成部１４を備えている。なお、本発明の実施形態に係る画像形成装置１０の具体例は、入力された画像データに対して画像処理を行う機能を備えており、例えばプリンターや複写機、ファクシミリ、又はこれらの各機能を備えた複合機である。
【００１６】
画像形成部１４は、スキャナー１２で読み取られた画像データや外部から入力されたプリントデータ（印刷ジョブ）に基づいて印刷用紙に画像を形成する。画像形成部１４は、主として、操作表示部１７と、給紙トレイ１６と、搬送ローラー１９と、レーザー露光装置１１（本発明の露光走査装置の一例）と、転写装置１５と、定着装置１８と、これらの動作を制御する制御部５と、を備えている。これらの構成要素は、画像形成部１４の筐体を構成するケーシング２０の内部に配置されている。給紙トレイ１６に複数枚の印刷用紙が保持される。レーザー露光装置１１は、転写装置１５に含まれる感光体１３にレーザービームを照射して露光する。転写装置１５は、給紙トレイ１６から給送された印刷用紙にトナー像を転写する。定着装置１８は、印刷用紙に転写されたトナー像を印刷用紙に定着させる。ケーシング２０の上部とスキャナー１２との間には、前方が開放された排紙スペース２１が形成されている。その排紙スペース２１の下面に排紙トレイ２３が設けられている。給紙トレイ１６から給送された印刷用紙は、ケーシング２０内に設けられた搬送路２０Ａに沿って、搬送ローラー１９によって搬送され、その搬送過程において転写装置１５によって印刷用紙にトナー像が転写される。印刷用紙に転写されたトナー像は、定着装置１８を通過する際に加熱溶融されることによって印刷用紙に定着される。定着装置１８を通過した印刷用紙は、排紙スペース２１に排出されて、排紙トレイ２３に保持される。
【００１７】
図２に示されるように、レーザー露光装置１１は、筐体２５と、半導体レーザー光源２６と、ポリゴンミラー２７と、ｆθレンズ２８と、ビームディテクター２９と、コンデンサレンズ３０と、全反射ミラー３１と、スリット（射出口）３２とを備えている。半導体レーザー光源２６は、レーザービームを発光する。ポリゴンミラー２７は、高速回転してそのレーザービームを反射して主走査方向に走査する。ビームディテクター２９は、レーザービームの有無を検出する。コンデンサレンズ３０は、前記ｆθレンズ１５とともにレーザービームを平行光に変換する。全反射ミラー３１は、コンデンサレンズ１７を通過したレーザービームの光路を直角に変更する。スリット３２は、筐体１２に形成されており、全反射ミラー１９からのレーザービームの光路を感光体１３などの被走査媒体の照射面に案内する射出口である。
【００１８】
レーザー露光装置１１において、ポリゴンミラー２７は、上面視で時計方向（図２の矢印方向）に高速回転している。そのため、半導体レーザー光源２６から出射されたレーザービームは、回転するポリゴンミラー２７により、ｆθレンズ２８の方向に反射される。ｆθレンズ２８を通過したレーザービームは、その後、全反射ミラー３１の図中右端から左端に移動しながら主走査を１ラインごとに行う。これにより、全反射ミラー３１によって反射されたレーザービームは、感光体１３の軸方向と同方向に走査されて感光体１３上を露光する。
【００１９】
また、ポリゴンミラー２７の側面は多角形（図２では例として６角形）をなす反射面により構成されている。そのため、レーザービームはポリゴンミラー２７の時計方向の回転に伴い、全反射ミラー３１に照射される走査領域だけでなく、全反射ミラー３１に照射されない走査領域外にも照射される。このとき、感光体１３への主走査がされる前に走査領域外に設けられたビームディテクター２９にレーザービームが照射されると、そのレーザービームがビームディテクター２９によって検出される。ビームディテクター２９は、レーザービームが照射されることによって、１ラインごとの走査開始のタイミングをとるための、ビームディテクト信号（以下、ＢＤ信号或いは主走査同期信号と言う。）を発生する。このＢＤ信号は、レーザー露光装置１１によって実際に感光体１３に対してレーザービームの走査が開始される走査開始タイミングを決定するためのものである。ＢＤ信号は、制御部５に送出される。
【００２０】
図１に示される画像形成装置１０は、図示しない情報処理装置に接続されており、その情報処理装置から画像データを含むプリントデータ（印刷ジョブ）が送信されてくる。この場合、制御部５は、後述の画像処理部５２において、画像データを画素ごとの複数の画素データに展開する処理を行う。こうした画素データは、画像処理部５２から後述の濃度調整部５３に入力される。
【００２１】
制御部５は、ＣＰＵ、ＲＯＭ、ＲＡＭ、及びＥＥＰＲＯＭなどの制御機器を有するコンピューターである。前記ＣＰＵは、各種の演算処理を実行するプロセッサーである。前記ＲＯＭは、前記ＣＰＵに各種の処理を実行させるための制御プログラムなどの情報が予め記憶される不揮発性の記憶手段である。前記ＲＡＭは揮発性の記憶手段、前記ＥＥＰＲＯＭは不揮発性の記憶手段である。前記ＲＡＭ及び前記ＥＥＰＲＯＭは、前記ＣＰＵが実行する各種の処理の一時記憶メモリー（作業領域）として使用される。
【００２２】
そして、制御部５は、前記ＲＯＭに予め記憶された各種の制御プログラムを前記ＣＰＵに実行させることにより画像形成装置１０を統括的に制御する。なお、制御部５は、集積回路（ＡＳＩＣ、ＤＳＰ）などの電子回路で構成されたものであってもよい。また、制御部５とは別に、画像形成部１４などを制御するためのエンジン制御部が別途設けられていてもよい。
【００２３】
本実施形態では、制御部５は、入力された画像データを構成する各画素データに含まれる各画素ごとの階調性（濃度情報）に応じた幅の駆動パルスを各画素データごとに生成する。そして、制御部５は、生成された駆動パルスを、図２に示される半導体レーザー光源２６を駆動させるための画像信号（駆動パルス）として、順次、レーザー露光装置１１に送出する。前記駆動パルスを受けたレーザー露光装置１１は、前記駆動パルスのパルス幅に応じた時間だけ半導体レーザー光源２６を変調（オン）して露光し、これにより、一つの画素（ドット）の静電潜像が感光体１３上に形成される。なお、実際にレーザー露光装置１１に送出される画像信号は、各画素に応じた複数の前記駆動パルスが連続するパルス波信号である。
【００２４】
前記駆動パルスを生成するために、制御部５は、図３に示されるように、画像処理部５２、濃度調整部５３（本発明の調整部の一例）、エッジ変換部５４、パルス生成部５６、補正値検出部５７（本発明の検出部の一例）などを備えている。本実施形態では、これらが集積回路（ＡＳＩＣ、ＤＳＰ）などの電子回路で構成されたものとして説明するが、各部の処理が、前記ＣＰＵによって制御プログラムに基づいて実行されるものであってもよい。以下、制御部５が備える各部について詳述する。
【００２５】
画像処理部５２は、入力された画像データを画素ごとの複数の画素データに展開する処理を行う。展開された画素データは、次の濃度調整部５３に入力される。
【００２６】
ここで、本実施形態では、１走査ライン上における１画素の最大露光時間は、所謂ドットクロックの１周期に相当するものとする。また、濃度調整部５３から補正値検出部５７までの各部を制御するための基本クロックは２５０ＭＨｚとする。また、前記ドットクロックは、前記基本クロックを分周した５０ＭＨｚを使用するものとする。すなわち、計算上、１画素の最大露光時間は２０ｎｓとなる。基本クロック２５０ＭＨｚは、ＰＬＬ回路６０を介して後述のディレイチェーン回路５９（図４参照）に動作クロックとして入力される。このときにディレイチェーン回路５９に入力される動作クロックは、ＰＬＬ回路６０のジッターの影響を受けるため、動作クロックの周波数及び周期は安定しない。つまり、所定幅の範囲内で周波数が変動された動作クロックがディレイチェーン回路５９に入力されることになる。
【００２７】
画像処理部５２から出力された各画素データは、濃度調整部５３に供給される。濃度調整部５３は、各画素データが持つ濃度を、画像形成装置１０の特性、特に画像形成時の現像特性に応じた濃度に調整する。濃度調整部５３は、調整前後の濃度に関する対応関係を示すルックアップテーブルを保持しており、このルックアップテーブルに基づいて濃度を調整する。また、濃度調整部５３は、調整後の濃度に応じて、前記駆動パルスの立ち上がりエッジと立ち下がりエッジ位置（パルス幅又はディーティー比）を、後述するディレイチェーン回路５９におけるディレイ段数を基に、１ドットクロックあたりのディレイ段数の単位に変換する。
【００２８】
図５に示されるように、本実施形態では、濃度調整部５３は、遅延段数算定部５３Ａを備える。遅延段数算定部５３Ａは、前記駆動パルスのパルス幅又はディーティー比が調整後の濃度に応じたものになるように、調整後の濃度に対応するディレイ段数を算定する。言い換えると、遅延段数算定部５３Ａは、画素データが持つ濃度を基に、該濃度を示すパルス幅の駆動パルスがディレイチェーン回路５９で生成されるように、ディレイチェーン回路５９において前記画素データを遅延伝搬させるディレイ段数（画素データを入力する位置）を算定する。算定方法としては、遅延段数算定部５３Ａは、各濃度に対応するディレイ段数が定められたルックアップテーブルを持っており、調整後の画素データの濃度に対応するディレイ段数を前記ルックアップテーブルから抽出する方法が採用されている。このように算定されるディレイ段数は、前記画素データが遅延素子を通過する数であり、本発明の基準遅延段数に相当する。なお、前記ディレイ段数は、画素データをいずれの遅延素子から入力させるかを決定する要素であり、したがって、濃度調整部５３では、後述するディレイチェーン回路５９における画素データの入力位置を決定する処理を行う部分とも言える。
【００２９】
また、濃度調整部５３は、本発明の調整部の一例であって、遅延段数算定部５３Ａで算定された前記ディレイ段数を調整する。本実施形態では、図５に示されるように、濃度調整部５３は、平均化部５３Ｂと、補正部５３Ｃとを備えている。
【００３０】
平均化部５３Ｂは、後述する補正値検出部５７で検出された複数の補正値（本発明の補正量に相当）の平均値を算出する。例えば、平均化部５３Ｂは、補正値検出部５７からフィードバックされた補正値を受信し、その受信回数が予め定められた設定回数に達したことを条件に、受信した全補正値の平均値を算出する。その後、補正部５３Ｃに平均化した平均補正値を出力する。
【００３１】
補正部５３Ｃは、平均化部５３Ｂから入力された前記平均補正値を受け取ると、その平均補正値に基づいて、遅延段数算定部５３Ａで算定された前記ディレイ段数を補正する。つまり、前記ディレイ段数によって特定される画素データの入力位置（ディレイチェーン回路５９における入力位置）が補正される。例えば、補正部５３Ｃは、前回に補正したときの平均補正値を記憶しており、平均化部５３Ｂから入力された前記平均補正値が前回の平均補正値よりも大きい（遅延量が多い）場合に、前記遅延ディレイ段数を増加させる方向に前記入力位置をシフトする補正を行う。一方、補正部５３Ｃは、平均化部５３Ｂから入力された前記平均補正値が前回の平均補正値よりも小さい（遅延量が少ない）場合に、前記遅延ディレイ段数を減少させる方向に前記入力位置をシフトする補正を行う。
【００３２】
このように、濃度調整部５３では、補正値検出部５７で検出された複数の補正値の平均値である平均補正値を用いて前記ディレイ段数が調整（補正）される。そして、調整されたディレイ段数とともに画素データがエッジ変換部５４を経てパルス生成部５６に出力される。前記ディレイ段数が調整されることにより、前記動作クロックのジッターの影響によって、ディレイチェーン回路５９のディレイ速度、つまり、動作クロック当たりの前記ディレイ段数が変動しても、上述したように、フィードバックされた複数の補正値から得られた平均補正値によって前記ディレイ段数が調整（補正）される。このため、前記動作クロックのジッターの影響をほとんど受けることのない前記ディレイ段数を得ることができる。その結果、画像データに合致した駆動パルスを生成することが可能となる。また、この手法によって前記ディレイ段数が調整（補正）されることにより、動作環境（周辺温度や湿度など）の変化に起因して前記ディレイ段数が変動する場合にも、前記動作環境の変化の影響をほとんど受けることのない前記ディレイ段数を得ることができる。なお、上述の調整は、必ずしも濃度調整部５３で行われなくてもよく、パルス生成部５６のディレイチェーン回路５９に入力される前の段階、例えば、後述するエッジ変換部５４や、パルス生成部５６で行われてもよい。
【００３３】
エッジ変換部５４は、入力された複数の画素データに基づいて、１走査ライン上で隣り合う画素同士を比較して、本来連続する画素どうしが、同じ立ち下がりと立ち上がりエッジ位置を持つ場合、それらの画素が連続して繋がる処理などを行う。
【００３４】
パルス生成部５６は、図４に示されるディレイチェーン回路５９（本発明の遅延回路の一例）を備える。ディレイチェーン回路５９は、入力された画素データを順次遅延させてレーザー露光装置１１を駆動させる前記駆動パルスに変換させる複数の遅延素子を有している。各遅延素子は、最も下流側の最下流遅延素子（図４における遅延素子２００＿０）から最も上流側の最上流遅延素子（図４における遅延素子２００＿１２７）まで順に配置された遅延回路である。ディレイチェーン回路５９については後述する。
【００３５】
また、パルス生成部５６は、本発明の入力部の一例であって、画素データに含まれる画素の濃度に応じた前記ディレイ段数（濃度調整部５３から入力されたディレイ段数）に基づいて前記画素データをディレイチェーン回路５９が備えるいずれかの遅延素子２００＿ｎ（ｎ＝０〜１２７）に入力する。
【００３６】
ディレイチェーン回路５９は、前記の入力によって、画素データの濃度に応じたパルス幅を有する駆動パルス（画像信号）をレーザー駆動電圧生成部１１Ａに出力する。前駆駆動パルスは、レーザー駆動電圧生成部１１Ａで半導体レーザー光源２６を発光させる電圧能力と電流能力を有するパルスに変換されてレーザー露光装置１１（図１及び図２参照）に供給され、画素データに応じた露光が行われる。なお、レーザー駆動電圧生成部１１Ａとレーザー露光装置１１は、制御部５に含まれないため、図３では、破線で図示している。もちろん、制御部５にレーザー駆動電圧生成部１１Ａを含ませることも可能である。
【００３７】
補正値検出部５７は、濃度調整部５３の遅延段数算定部５３Ａで算定された前記ディレイ段数を補正するための補正値を検出する。具体的には、制御部５の前記ＣＰＵからの指令によってディレイチェーン回路５９の入力バッファ２０２に校正信号が複数回入力されたときに、前記校正信号がディレイチェーン回路５９を遅延伝搬して出力される間に、前記動作クロックの１周期あたりのディレイ段数を前記補正値として各回数（校正信号の入力回数）ごとに検出する。つまり、補正値は、ディレイチェーン回路５９に前記校正信号が入力されてから前記動作クロック１周期が経過するまでに前記校正信号が通過した遅延素子の数（ディレイ段数）で表される。
【００３８】
補正値検出部５７における複数の補正値の検出は、画像処理が行われていない非画像処理時に前記校正信号が連続して複数回入力されることによって行われる。ここで、前記校正信号の入力回数は、２以上の複数回であればよい。なお、非画像処理時とは、ディレイチェーン回路５９が前記駆動パルスの生成に用いられていないタイミングである。具体的には、例えば、画像形成装置１０が待機状態にあるときや、プリントデータの処理と次のプリントデータの処理との処理間隔などのように、画像処理が行われていないタイミングである。また、所定枚数の画像形成が行われたことや、所定時間が経過したことなど、一定の条件を満たした場合に画像処理動作を中断して、前記校正信号をパルス生成部５６に入力するようにしてもよい。
【００３９】
本実施形態では、非画像処理時に、前記校正信号が入力バッファ２０２に入力される度に、濃度調整部５３において前記ディレイ段数を調整（補正）するための補正値を検出する。前記校正信号が入力されてから前記動作クロックが経過するまでの間に前記校正信号が出力されたときの遅延素子数（ディレイ段数）が補正値として補正値検出部５７で検出される。この補正値は、検出される度に濃度調整部５３にフィードバックされ、レーザー露光装置１１による主走査が開始される前に、前記遅延段数算定部５３Ａで算定された前記動作クロックあたりの前記ディレイ段数が複数の補正値の平均値である平均補正値によって補正される。
【００４０】
本実施形態では、上述したように、濃度調整部５３では、複数の前記補正値が濃度調整部５３にフィードバックされるが、濃度調整部５３はドットクロック単位で処理するため、動作クロックあたりの前記校正信号のディレイ段数を、ドットクロックあたりのディレイ段数に置き換える処理を行う。例えば、本実施形態では、図４に示されるように、ディレイチェーン回路５９の総ディレイ段数は１２８であり、動作クロックにジッターが生じていない場合の遅延時間は、例えば１段あたり０．１ｎｓのものを使用している。従って、２５０ＭＨｚで生成される動作クロックあたりのディレイ段数は４０である。上述したようにドットクロックの周波数は５０ＭＨｚなので、ドットクロックあたりのディレイ段数は２００になる。なお、１ドットクロックの間にフルに露光されると最大濃度となるため、最大濃度をディレイ段数単位に置き換えると２００である。また、最小濃度は、ディレイ段数単位に置き換えると０である。
【００４１】
次に、図４を参照して、ディレイチェーン回路５９について説明する。図４は、ディレイチェーン回路５９の論理回路図である。図４の上段には、１２８個のＤ型フリップフロップ（以下フリップフロップ）１００＿０〜１００＿１２７が図示されるように接続されている。特定のフリップフロップを１００＿ｎとする。フリップフロップ１００＿０〜１００＿１２７には、画素データと動作クロックが、それぞれ図示する端子から入力される。前記動作クロックは、水晶振動子を利用した発振回路（クロック生成回路）で発生された基本クロック（２５０ＭＨｚ）をＰＬＬ回路６０に入力して得られるクロック信号であり、フリップフロップ１００＿ｎに入力される。このため、前記動作クロックには、ＰＬＬ回路６０のジッターの影響を受けて周波数が変動し、クロック周期がばらつくことになる。また、図示しないクリア端子に信号が入力されるとフリップフロップ１００＿０〜１００＿１２７はクリアされる。なお、フリップリップ１００＿１２７側を上流、フリップリップ１００＿０側を下流と称する。
【００４２】
図４の中段には、１２８個のＥＸ−ＮＯＲ回路２００＿０〜２００＿１２７が図示されるように接続されている。特定のＥＸ−ＮＯＲ回路を２００＿ｎとする。各ＥＸ−ＮＯＲ回路は、本発明の遅延素子の一例である。ＥＸ−ＮＯＲ回路を２００＿ｎの一方の入力端子には、前記フリップフロップ１００＿ｎの出力端子が接続され、他方の入力端子には上流（図４の右隣り）のＥＸ−ＮＯＲ回路２００＿ｎ＋１の出力端子が接続されている。なお、ＥＸ−ＮＯＲ回路２００＿１２７側を上流、ＥＸ−ＮＯＲ回路２００＿０側を下流と称する。
【００４３】
図４の下段には、１２８個のＤ型フリップフロップ（以下フリップフロップ）３００＿０〜３００＿１２７が図示されるように接続されている。特定のフリップフロップを３００＿ｎとする。フリップフロップ３００＿０〜３００＿１２７には、データと前記動作クロックが、それぞれ図示する端子から入力される。また、図示しないクリア端子に信号が入力されるとフリップフロップ３００＿０〜３００＿１２７はクリアされる。なお、フリップリップ３００＿１２７側を上流、フリップリップ３００＿０側を下流と称する。
【００４４】
ＥＸ−ＮＯＲ回路の上流側には、入力バッファ２０２が設けられ、その出力端子は、ＥＸ−ＮＯＲ回路２００＿１２７の他方の入力端子に接続されている。入力バッファ２０２には、前記校正信号が入力される。ＥＸ−ＮＯＲ回路の下流側には、出力バッファ２０１が設けられ、その入力端子は、ＥＸ−ＮＯＲ回路２００＿０の出力端子に接続されている。また、出力バッファ２０１の出力端子からは、画素データに基づいてスキャンが行われている場合は、半導体レーザー光源２６を発光させるための駆動パルス（画像信号）が、レーザー駆動電圧生成部１１Ａに出力される。
【００４５】
１２８個のフリップフロップ１００＿０〜１００＿１２７は、パルス生成部５６から画素データを受けて、ＥＸ−ＮＯＲ回路２００＿０〜２００＿１２７に渡すことで所定の遅延を発生させて、出力バッファ２０１から前記駆動パルスを出力させる。また、１２８個のフリップフロップ３００＿０〜３００＿１２７は、入力バッファ２０２に入力される前記校正信号が、ＥＸ−ＮＯＲ回路２００＿０〜２００＿１２７を上流から下流に向かって遅延伝搬していく状態を読み取り出力する。その出力結果は、後述する濃度調整部５３に供給されて、前記ディレイ段数の補正（変更）に使用される。
【００４６】
上述した画像形成装置１０においては、制御部５は、以下の方法（駆動パルス生成方法）で画素データを入力する入力位置（画素データを入力する遅延素子）を決定する。すなわち、制御部５は、まず、非画像処理時に、ディレイチェーン回路５９の入力バッファ２０２に前記校正信号を複数回入力して、前記校正信号が遅延伝搬して出力される間に前記動作クロックの１周期あたりの前記補正値を各入力回数ごとに補正値検出部５７で検出する（第１ステップ）。そして、検出された複数の前記補正値の平均値を算出して、その平均補正値を用いて補正部５３Ｃに遅延段数算定部５３Ａで算定された前記ディレイ段数を調整（補正）する（第２ステップ）。
【００４７】
以上説明したように、本実施形態の画像形成装置１０においては、補正値検出部５７で検出された複数の補正値が濃度調整部５３にフィードバックされ、濃度調整部５３では、フィードバックされた複数の補正値の平均値である平均補正値によって、遅延段数算定部５３Ａで算定された前記ディレイ段数が補正される。これにより、前記動作クロックがＰＬＬ回路６０のジッターの影響を受けていたとしても、ジッターの影響が無い場合の前記補正値との差分を低減して、検出された補正値のばらつきを軽減することができる。これにより、ＰＬＬ回路６０のジッターの影響を抑えて、濃度調整部５３は、前記ディレイ段数を補正して、補正後のディレイ段数が示す入力位置へ画素データの入力位置をシフトさせることができる。その結果、安定した駆動パルスを生成してレーザー駆動電圧生成部１１Ａに出力することが可能となり、安定した高品質の画像を形成することができる。
【００４８】
なお、上述の実施形態では、補正値検出部５７で検出された複数の補正値の全てを濃度調整部５３の平均化部５３Ｂで平均する例について説明したが、本発明はこれに限られない。例えば、上述の実施形態におけるディレイチェーン回路５９においては、図６に示されるように、周波数２５０ＭＨｚであり周期が４．０ｎＳの基本クロックに対して、ＰＬＬ回路６０のジッターの影響を受けた動作クロックの周期が３．５ｎＳ〜４．５ｎＳの範囲内で変動することが実験結果として得られており、また、その範囲の中心周期である４．０ｎＳに対応する補正値（＝ディレイ段数４０段）がもっとも検出頻度が高く、その中心周期から外れる（横軸方向に離れる）にしたがって補正値の検出頻度が低くなっている実験結果が得られている。ここで、図６の縦軸は補正値の検出頻度を示しており、横軸は動作クロックの周波数及び周期と、その動作クロック時の補正値を示している。この場合は、濃度調整部５３は、補正値検出部５７で検出された複数の補正値のうち、予め定められた上限基準値［４０＋α］段（本発明の上限基準値に相当）以上の補正値、及び、予め定められた下限基準値［４０−α］段以下の補正値を除いて前記平均補正値を求め、その平均補正値を用いて前記ディレイ段数を調整（補正）するようにしてもよい。これにより、調整後の前記ディレイ段数のばらつきをより軽減することができる。なお、上限基準値［４０＋α］及び下限基準値［４０−α］は、ディレイチェーン回路５９の特性などに適宜決定される。
【００４９】
なお、上述の実施形態では、本発明の画像形成装置として、制御部５を備えた画像形成装置１０を例示したが、本発明はこれに限られない。例えば、制御部５を備え、入力された画像データに対して画像処理を行う画像処理装置として本発明を捉えることもできる。
【００５０】
また、本発明は、前記画像形成装置又は前記画像処理装置に適用される駆動パルス生成方法として捉えることもできる。つまり、本発明は、画素データに含まれる画素の濃度情報に応じたディレイ段数に基づいてディレイチェーン回路５９が備える複数の遅延素子のいずれかに前記画素データを入力してビーム露光装置１１を駆動させる駆動パルスを生成する駆動パルス生成方法であって、前記第１ステップ及び前記第２ステップを備えた駆動パルス生成方法として捉えることもできる。
【符号の説明】
【００５１】
１０：画像形成装置
５：制御部
１１：レーザー露光装置
２９：ビームディテクター
５２：画像処理部
５３：遅延段数調整部
５３Ａ：遅延段数算定部
５３Ｂ：平均化部
５３Ｃ：補正部
５４：エッジ変換部
５６：パルス生成部
５７：補正値検出部
５９：ディレイチェーン回路
６０：ＰＬＬ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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