(57)【特許請求の範囲】
【請求項１】
集積回路であって、
一次コイルと、
前記一次コイルと共に第１の変圧器を形成する第１の二次コイルと、
前記一次コイルと共に第２の変圧器を形成する第２の二次コイルと、を備え、ここで前記一次コイル、前記第１の二次コイルおよび前記第２の二次コイルは、前記第１の二次コイルおよび前記第２の二次コイル間の結合を最小化するために前記一次コイルの主要部分が前記集積回路上で前記第１の二次コイルおよび前記第２の二次コイル間に配置されるレイアウトを有する、集積回路。
【請求項２】
第１の結合が前記第１の変圧器を形成するために前記一次コイルおよび前記第１の二次コイル間に生じ、第２の結合が前記第２の変圧器を形成するために前記一次コイルおよび前記第２の二次コイル間に生じる、請求項１に記載の集積回路。
【請求項３】
前記一次コイル、前記第１の二次コイルおよび前記第２の二次コイルはインダクタである、請求項１に記載の集積回路。
【請求項４】
前記第１の変圧器および前記第２の変圧器がシングル差動変圧器コアを形成する、請求項１に記載の集積回路。
【請求項５】
前記シングル差動変圧器コアは低雑音増幅器において使用される、請求項４に記載の集積回路。 
【請求項６】
前記シングル差動変圧器コアは電力増幅器において使用される、請求項４に記載の集積回路。
【請求項７】
前記シングル差動変圧器コアは、電圧制御発振器を形成するために２分周（divide-by-2）負荷回路と共に使用される、請求項４に記載の集積回路。
【請求項８】
前記電圧制御発振器は、
前記第１の二次コイルおよび前記一次コイル間に結合される第１のトランジスタと、
前記第２の二次コイルおよび前記一次コイル間に結合される第２のトランジスタと、
を備える、請求項７に記載の集積回路。
【請求項９】
前記一次コイルは前記第１のトランジスタのゲートおよび前記第２のトランジスタのゲート間に結合され、前記第１の二次コイルは前記第１のトランジスタのドレインおよび前記２分周負荷回路間に結合され、前記第２の二次コイルは前記第２のトランジスタのドレインおよび前記２分周負荷回路間に結合される、請求項８に記載の集積回路。
【請求項１０】
前記第１の変圧器および前記第２の変圧器は所望周波数の２倍である周波数を生成し、前記２分周負荷回路は前記所望周波数の第１の差動出力および前記所望周波数の第２の差動出力を出力する、請求項９に記載の集積回路。
【請求項１１】
第３の二次コイルをさらに備え、ここで前記第３の二次コイルおよび前記第２の二次コイルが第３の変圧器を形成する、請求項１に記載の集積回路。
【請求項１２】
シングル差動変圧器コアを形成する方法であって、
第１の変圧器を形成するために第１のコイルおよび第２のコイル間の第１の結合を提供することと、
第２の変圧器を形成するために前記第２のコイルおよび第３のコイル間の第２の結合を提供することと、
シングル差動変圧器コアを形成するために前記第１の変圧器および前記第２の変圧器を使用することと、
を備え、ここで前記第１のコイル、前記第２のコイルおよび前記第３のコイルは前記第１のコイルおよび前記第３のコイル間の結合を最小化するために前記第２のコイルの主要部分が集積回路上で前記第１のコイルおよび前記第３のコイル間に配置されるレイアウトを有する、方法。
【請求項１３】
前記第１のコイル、前記第２のコイルおよび前記第３のコイルはインダクタである、請求項１２に記載の方法。
【請求項１４】
前記第１の変圧器および前記第２の変圧器がシングル差動変圧器コアを形成する、請求項１２に記載の方法。
【請求項１５】
前記シングル差動変圧器コアは低雑音増幅器において使用される、請求項１４に記載の方法。
【請求項１６】
前記シングル差動変圧器コアは電力増幅器において使用される、請求項１４に記載の方法。
【請求項１７】
前記シングル差動変圧器コアは、電圧制御発振器を形成するために２分周負荷回路と共に使用される、請求項１４に記載の方法。
【請求項１８】
前記電圧制御発振器は、
前記第１のコイルおよび前記第２のコイル間に結合される第１のトランジスタと、
前記第２のコイルおよび前記第３のコイル間に結合される第２のトランジスタと、
を備える、請求項１７の方法。
【請求項１９】
前記第２のコイルは前記第１のトランジスタのゲートおよび前記第２のトランジスタのゲート間に結合され、前記第１のコイルは前記第１のトランジスタのドレインおよび前記２分周負荷回路間に結合され、前記第３のコイルは前記第２のトランジスタのドレインおよび前記２分周負荷回路間に結合される、請求項１８に記載の方法。
【請求項２０】
前記第１の変圧器および前記第２の変圧器は所望周波数の２倍である周波数を生成し、前記２分周負荷回路は前記所望周波数の第１の差動出力および前記所望周波数の第２の差動出力を出力する、請求項１９に記載の方法。
【請求項２１】
第３の変圧器を形成するために第４のコイルおよび前記第３のコイル間の第３の結合を提供することと、
差動変圧器コアを形成するために前記第１の変圧器、前記第２の変圧器および前記第３の変圧器を使用することと、
をさらに備える、請求項１２に記載の方法。
【請求項２２】
第１の変圧器を形成するために第１のコイルおよび第２のコイル間の第１の結合を提供するための手段と、
第２の変圧器を形成するために前記第２のコイルおよび第３のコイル間の第２の結合を提供するための手段と、
シングル差動変圧器コアを形成するために前記第１の変圧器および前記第２の変圧器を使用するための手段と、
を備え、ここで前記第１のコイル、前記第２のコイルおよび前記第３のコイルは、前記第１のコイルおよび前記第３のコイル間の結合を最小化するために前記第２のコイルの主要部分が集積回路上で前記第１のコイルおよび前記第３のコイル間に配置されるレイアウトを有する、装置。
【請求項２３】
前記第１のコイル、前記第２のコイルおよび前記第３のコイルはインダクタである、請求項２２に記載の装置。
【請求項２４】
前記第１の変圧器および前記第２の変圧器はシングル差動変圧器コアを形成する、請求項２２に記載の装置。
【発明の詳細な説明】
【優先権の主張】
【０００１】
［３５  Ｕ．Ｓ．Ｃ． §１１９の下での優先権の主張］
本願は、２０１１年１０月２８日に出願され、「ＳＩＮＧＬＥ  ＤＩＦＦＥＲＥＮＴＩＡＬ  ＴＲＡＮＳＦＯＲＭＥＲ  ＣＯＲＥ」と題され、譲受人に譲渡され、参照により本明細書に明示的に組み込まれる仮出願第６１／５５３，０４９号への優先権を主張する非仮出願である。
【技術分野】
【０００２】
本開示は一般に電子通信に関する。より具体的には、本開示はシングル差動変圧器コアのためのシステムおよび方法に関する。
【背景技術】
【０００３】
無線通信システムは、音声、ビデオ、データなどのような様々なタイプの通信コンテンツを提供するために広く展開されている。これらシステムは、１または複数の基地局との複数の無線通信デバイスの同時通信をサポートできる多元接続システムであり得る。
【０００４】
無線通信ネットワーク上での適切なワイヤレス信号の送受信のため、無線通信デバイスが、１または複数の電圧制御発振器（ＶＣＯ）を使用して所望周波数の信号を生成し得る。無線通信デバイスおよび／または無線通信システムの仕様は、生成された信号の振幅が特定の要件を満たす一方で信号が高レベルの信頼性を維持することを必要とし得る。さらに、無線通信デバイスはバッテリを使用して動作し得る。ゆえに、より少ない電流を使用する電圧制御発振器が好都合である。電圧制御発振器（ＶＣＯ）の改良および電圧制御発振器（ＶＣＯ）内の回路に関連のある改良を提供することで、恩恵が実現され得る。
【発明の概要】
【０００５】
集積回路が説明される。この集積回路は、一次コイルと、この一次コイルと共に第１の変圧器を形成する第１の二次コイルと、この一次コイルと共に第２の変圧器を形成する第２の二次コイルとを含む。
【０００６】
第１の結合が、第１の変圧器を形成するように一次コイルおよび第１の二次コイル間に生じ得る。第２の結合が、第２の変圧器を形成するように一次コイルおよび第２の二次コイル間に生じ得る。一次コイル、第１の二次コイル、および第２の二次コイルは、第１の二次コイルおよび第２の二次コイル間の結合を最小化するための集積回路上のレイアウト(layout)を有し得る。一次コイル、第１の二次コイルおよび第２の二次コイルはインダクタであり得る。第１の変圧器および第２の変圧器はシングル差動変圧器コアを形成し得る。このシングル差動変圧器コアは低雑音増幅器や電力増幅器で使用され得る。
【０００７】
シングル差動変圧器コアは、電圧制御発振器を形成するために２分周（divide-by-2）負荷回路と共に使用され得る。電圧制御発振器は、第１の二次コイルおよび一次コイル間に結合される第１のトランジスタと、第２の二次コイルおよび一次コイル間に結合される第２のトランジスタとを含み得る。一次コイルは第１のトランジスタのゲートおよび第２のトランジスタのゲート間に結合され得る。第１の二次コイルは第１のトランジスタのドレインおよび２分周負荷回路間に結合され得る。第２の二次コイルは第２のトランジスタのドレインおよび２分周負荷回路間に結合され得る。
【０００８】
第１の変圧器および第２の変圧器は、所望周波数の２倍である周波数を生成し得る。２分周負荷回路は所望周波数の第１の差動出力および所望周波数の第２の差動出力を出力し得る。集積回路はまた、第３の二次コイルを含み得る。第３の二次コイルおよび第２の二次コイルは第３の変圧器を形成し得る。
【０００９】
シングル差動変圧器コアを形成する方法も説明される。第１の結合が、第１の変圧器を形成するように第１のコイルおよび第２のコイル間に提供される。第２の結合が、第２の変圧器を形成するように第２のコイルおよび第３のコイル間に提供される。第１の変圧器および第２の変圧器はシングル差動変圧器コアを形成するために使用される。
【００１０】
第１のコイル、第２のコイル、および第３のコイルは、第１のコイルおよび第３のコイル間の結合を最小化するための集積回路上のレイアウトを有し得る。第１のコイル、第２のコイル、および第３のコイルはインダクタであり得る。第１の変圧器および第２の変圧器はシングル差動変圧器コアを形成し得る。シングル差動変圧器コアは低雑音増幅器や電力増幅器で使用され得る。シングル差動変圧器コアは、電圧制御発振器を形成するために２分周負荷回路と共に使用され得る。電圧制御発振器は、第１のコイルおよび第２のコイル間に結合される第１のトランジスタと、第２のコイルおよび第３のコイル間に結合される第２のトランジスタとを含み得る。第２のコイルは第１のトランジスタのゲートおよび第２のトランジスタのゲート間に結合され得る。第１のコイルは第１のトランジスタのドレインおよび２分周負荷回路間に結合され得る。第３のコイルは第２のトランジスタのドレインおよび２分周負荷回路間に結合され得る。
【００１１】
第３の結合が、第３の変圧器を形成するように第４のコイルおよび第３のコイル間に提供され得る。第１の変圧器、第２の変圧器、および第３の変圧器は、差動変圧器コアを形成するために使用され得る。
【００１２】
装置が説明される。この装置は、第１の変圧器を形成するように第１のコイルおよび第２のコイル間に第１の結合を提供するための手段を含む。装置はまた、第２の変圧器を形成するために第２のコイルと第３のコイルとの間の第２の結合を提供するための手段も含む。装置はさらに、シングル差動変圧器コアを形成するために第１の変圧器と第２の変圧器を使用するための手段を含む。
【図面の簡単な説明】
【００１３】
【図１】図１は、集積回路におけるシングル差動変圧器コアを示すブロック図である。
【図２】図２は、本システムおよび方法を使用する電圧制御発振器（ＶＣＯ）を示すブロック図である。
【図３】図３は、本システムおよび方法を使用する電圧制御発振器（ＶＣＯ）の回路図である。
【図４】図４は、シングル差動変圧器コアの一構成を示すレイアウト図である。
【図５】図５は、差動変圧器コアの差動電流フローを示す回路図である。
【図６】図６は、個別のコアからのシングル差動変圧器コアの派生（derivation）を示す回路図である。
【図７】図７は、差動変圧器コアを示すブロック図である。
【図８】図８は、シングル差動変圧器コアを形成するための方法の流れ図である。
【図９】図９は、シングル差動変圧器コアを使用する電子デバイス／ワイヤレスデバイスのハードウェア実装の一部を示す。
【発明を実施するための形態】
【００１４】
詳細な説明
図１は、集積回路１０２上のシングル差動変圧器コア１０４を示すブロック図である。変圧器１０６は、誘導結合コンダクタ（inductively coupled conductor）を通して１つの回路から別の回路へ電気エネルギを移転させる静的なデバイスである。変圧器１０６は多くの異なる回路設計において使用される。例えば、変圧器１０６は、電圧制御発振器（ＶＣＯ）および増幅器（低雑音増幅器（ＬＮＡ）および電力増幅器など）において使用され得る。図１のシングル差動変圧器コア１０４は、３つのコイル１０８（誘導結合コンダクタとも称される）：第１のコイル１０８ａ、第２のコイル１０８ｂ、および第３のコイル１０８ｃを含み得る。一構成では、第１のコイル１０８ａが第１の二次コイルと称され、第３のコイル１０８ｃが第２の二次コイルと称される一方、第２のコイル１０８ｂは一次コイルと称され得る。差動変圧器コアは、一次コイルおよび二次コイルの両方の役割をする複数の追加的なコイル（図示せず）を含み得る。コイルおよびインダクタは本明細書において同義で用いられる。
【００１５】
シングル差動変圧器コア１０４は第１の変圧器１０６ａおよび第２の変圧器１０６ｂを含み得る。第１の変圧器１０６ａは、第１のコイル１０８ａおよび第２のコイル１０８ｂを使用して形成され得る。第１のコイル１０８ａおよび第２のコイル１０８ｂ間の結合１１０ａは第１のコイル１０８ａおよび第２のコイル１０８ｂ間において電気エネルギの移転を可能にして、第１の変圧器１０６ａを形成し得る。第２の変圧器１０６ｂは第２のコイル１０８ｂおよび第３のコイル１０８ｃを使用して形成され得る。第２のコイル１０８ｂおよび第３のコイル１０８ｃ間の結合１１０ｂは第２のコイル１０８ｂおよび第３のコイル１０８ｃ間において電気エネルギの移転を可能にして、第２の変圧器１０６ｂを形成し得る。概して、それぞれの変圧器１０６は一次コイルおよび二次コイルの両方を必要とする。従って、図１のシングル差動変圧器コア１０４設計を使用することが、コイルのエリミネーション（変圧器１０６のために使用されるダイエリアおよび電力消費を低減させる）を可能にする。
【００１６】
図２は、本システムおよび方法を使用する電圧制御発振器（ＶＣＯ）２１２を示すブロック図である。電圧制御発振器（ＶＣＯ）２１２は多くの異なるアプリケーションで使用され得る。例えば、電圧制御発振器（ＶＣＯ）２１２はローカル発振（ＬＯ）信号生成器において使用され得る。電圧制御発振器（ＶＣＯ）２１２は、入力データストリームをベースバンド周波数へ復調するためにミキサと連携して使用されることが多い。電圧制御発振器（ＶＣＯ）２１２は、２つの出力：第１の差動出力２１４ａおよび第２の差動出力２１４ｂを有し得る。受信の品質を保証するために、第１の差動出力２１４ａからの信号２５０ａおよび第２の差動出力２１４ｂからの信号２５０ｂは９０度の位相シフトを常に有するべきである。差動出力２１４によって出力された信号２５０は差動出力信号２５０と称され得る。差動出力信号２５０はまた、同相および直交（Ｉ／Ｑ）信号とも称され得る。
【００１７】
正確な差動出力信号２５０を生成するための１つの共通の方法は、２ｘ発振（ＯＳＣ）コア２２４を使用して差動出力信号２１４のための所望周波数の２倍である周波数の信号２５４を生成し、次にこの信号２５４を２分周して９０度位相シフトされたＩ／Ｑ信号を作り出すことである。これを行うために、電圧制御発振器（ＶＣＯ）２１２は、供給電圧ＶＤＤおよび２ｘ発振（ＯＳＣ）コア２２４間に結合される２分周（ＤＩＶ２）負荷回路２１６を含み得る。この方法は、電圧制御発振器（ＶＣＯ）２１２出力が１ｘローカル発振器（ＬＯ）周波数で強いＴＸ出力に重なることを回避できるので普及している。強いＴＸ変調出力は、電圧制御発振器（ＶＣＯ）２１２への引き込み（ｐｕｌｌｉｎｇ）を生じさせるゆえに電圧制御発振器（ＶＣＯ）２１２によって生成されたローカル発振器（ＬＯ）信号（すなわち差動出力信号２５０）の明瞭度（clarity）を損なうと一般に信じられている。さらに、所望周波数の２倍である周波数の信号２５４を最初に生成することのない正確なＩ／Ｑ信号生成は技術的に挑戦的な課題であり、複雑なデジタル較正エンジンを必要とすることが多い。
【００１８】
正確な差動出力信号２５０を生成するための別の方法は、直交電圧制御発振器（ＶＣＯ）（図示せず）を使用し、２つのトランスコンダクタンス（Ｇｍ）コアで正確なＩ／Ｑ信号を生成することである。この解決策は、設計がエリアおよび／または電力によって制約されない場合のみ魅力的である。しかしながら、電子デバイスおよび無線通信デバイスのようなアプリケーションはエリアおよび電力の両方によって制約される。従って、直交電圧制御発振器（ＶＣＯ）は適切な解決策でない。
【００１９】
グローバル・ポジショニング・システム（ＧＰＳ）システムは、グローバル・ポジショニング・システム（ＧＰＳ）がＲＸ信号チェーンのみを使用するので、電圧制御発振器（ＶＣＯ）２１２の引き込みがない。しかしながら、２分周（ＤＩＶ２）負荷回路２１６と一緒にシングル差動変圧器コア２０４を使用することの単純さに起因して、２ｘ発振（ＯＳＣ）コア２２４の使用はグローバル・ポジショニング・システム（ＧＰＳ）システムにとって魅力的な解決策であり得る。電圧制御発振器（ＶＣＯ）２１２では、２ｘ発振（ＯＳＣ）コア２２４が単一の電流分岐で２分周（ＤＩＶ２）負荷回路２１６と組み合わされ得る。２ｘ発振（ＯＳＣ）コア２２４は２つのＧｍトランジスタＭ１  ２２２ａおよびＭ２  ２２２ｂのゲート間に形成され得る。２ｘ発振（ＯＳＣ）コア２２４からの２ｘ発振エネルギは、トランスコンダクタンス（Ｇｍ）トランジスタ２２２の各々のドレインに結合された２分周（ＤＩＶ２）負荷回路２１６を刺激（ｉｇｎｉｔｅｓ）する差動電流を作り出し得る。この組み合わされた発振器コアを電圧制御発振器（ＶＣＯ）２１２において使用することによって、発振電流が２分周（ＤＩＶ２）負荷回路２１６を動作させるために再使用され得る。このように、１つの分岐が所望周波数で正確なＩ／Ｑ信号を作り出すことができる。
【００２０】
２ｘ発振（ＯＳＣ）コア２２４はシングル差動変圧器コア２０４を含み得る。図２のシングル差動変圧器コア２０４は図１のシングル差動変圧器コア１０４の一構成であり得る。２ｘ発振（ＯＳＣ）コア２２４は第１のＮＭＯＳトランジスタＭ１  ２２２ａのゲートおよび第２のＮＭＯＳトランジスタＭ２  ２２２ｂのゲートに結合され得る。第１のＮＭＯＳトランジスタＭ１  ２２２ａのソースおよび第２のＮＭＯＳトランジスタＭ２  ２２２ｂのソースはグランド(ground)に結合され得る。第１のＮＭＯＳトランジスタＭ１  ２２２ａのドレインおよび第２のＮＭＯＳトランジスタＭ２  ２２２ｂのドレインはまた、２ｘ発振（ＯＳＣ）コア２２４に結合され得る。２ｘ発振（ＯＳＣ）コア２２４は２分周（ＤＩＶ２）負荷回路２１６に結合され得る。
【００２１】
２ｘ発振（ＯＳＣ）コア２２４は、電圧制御発振器（ＶＣＯ）２１２の所望周波数出力の２倍である周波数の単一の発振信号２５４を生成し得る。単一の発振信号２５４が第１のＮＭＯＳトランジスタＭ１  ２２２ａおよび第２のＮＭＯＳトランジスタ２２２ｂを通過することにより、各々電圧制御発振器（ＶＣＯ）２１２の所望周波数出力の２倍である２つの差動出力信号２５２ａ-ｂが９０度の位相差で生成され得る。第１の発振信号２５２ａ（第１のＮＭＯＳトランジスタＭ１  ２２２ａに対応する）は２分周（ＤＩＶ２）負荷回路２１６を通過し、第１の差動出力２１４ａで所望周波数の第１の差動出力信号２５０ａを得ることができる。同様に、第２の発振信号２５２ｂ（第２のＮＭＯＳトランジスタＭ２  ２２２ｂに対応する）は２分周（ＤＩＶ２）負荷回路２１６を通過し、第２の差動出力２１４ｂで所望周波数の第２の差動出力信号２５０ｂを得ることができる。第１の差動出力信号２１４ａと第２の差動出力信号２１４ｂとは９０度の位相差を有し得る。
【００２２】
図３は、本システムおよび方法を使用する電圧制御発振器（ＶＣＯ）３１２の回路図である。図３の電圧制御発振器（ＶＣＯ）３１２は、図２の電圧制御発振器（ＶＣＯ）２１２の一構成であり得る。電圧制御発振器（ＶＣＯ）３１２は、２分周（ＤＩＶ２）負荷回路３１６に結合された２ｘ発振（ＯＳＣ）コア３２４を含み得る。２分周（ＤＩＶ２）負荷回路３１６はＶＤＤに結合され得、２つの出力：第１の差動出力３１４ａおよび第２の差動出力３１４ｂを有し得る。
【００２３】
２ｘ発振（ＯＳＣ）コア３２４は、第１の二次コイルＬｓ１  ３０８ａ、一次コイルＬｐ  ３０８ｂ、第２の二次コイルＬｓ２  ３０８ｃ、第１のＮＭＯＳトランジスタＭ１  ３２２ａ、第２のＮＭＯＳトランジスタＭ２  ３２２ｂ、第１のキャパシタＣｖ０  ３１８ａ、および第２のキャパシタＣｖ１  ３１８ｂを含み得る。第１の二次コイルＬｓ１  ３０８ａおよび一次コイルＬｐ  ３０８ｂは第１の変圧器１０６ａを形成し得る。第２の二次コイルＬｓ２  ３０８ｃおよび一次コイルＬｐ  ３０８ｂは第２の変圧器１０６ｂを形成し得る。従って、一次コイルＬｐ  ３０８ｂは第１の変圧器１０６ａおよび第２の変圧器１０６ｂの両方の一部であり得る。図３の第１の二次コイルＬｓ１  ３０８ａは図１の第１のコイル１０８ａの一構成であり得る。図３の一次コイルＬｐ  ３０８ｂは図１の第２のコイル１０８ｂの一構成であり得る。図３の第２の二次コイルＬｓ２  ３０８ｃは図１の第３のコイル１０８ｃの一構成であり得る。
【００２４】
第１の二次コイルＬｓ１  ３０８ａは２分周（ＤＩＶ２）負荷回路３１６および第１のＮＭＯＳトランジスタＭ１  ３２２ａのドレイン間に結合され得る。第１のＮＭＯＳトランジスタＭ１  ３２２ａのソースはグランドに結合され得る。第１のＮＭＯＳトランジスタＭ１  ３２２ａのゲートは一次コイルＬｐ  ３０８ｂに結合され得る。第１のＮＭＯＳトランジスタＭ１  ３２２ａのゲートはまた、第１のキャパシタＣｖ０  ３１８ａに結合され得る。一次コイルＬｐ１  ３０８ｂはまた、第２のＮＭＯＳトランジスタＭ２  ３２２ｂのゲートに結合され得る。第２のＮＭＯＳトランジスタＭ２  ３２２ｂのゲートはさらに、第２のキャパシタＣｖ１  ３１８ｂに結合され得る。第２のＮＭＯＳトランジスタＭ２  ３２２ｂのソースはグランドに結合され得る。第２のＮＭＯＳトランジスタＭ２  ３２２ｂのドレインは、第２の二次コイルＬｓ２  ３０８ｃに結合され得る。第２の二次コイルＬｓ２  ３０８ｃはまた、２分周（ＤＩＶ２）負荷回路３１６に結合され得る。ＤＣバイアス電圧Ｖｂｉａｓ  ３５６は一次コイルＬｐ  ３０８ｂに供給され得る。
【００２５】
第１のキャパシタＣｖ０  ３１８ａは同調電圧Ｖｔｕｎｅ  ３４２に結合され得る。第２のキャパシタＣｖ１  ３１８ｂもまた、同調電圧Ｖｔｕｎｅ  ３４２に結合され得る。電圧制御発振器（ＶＣＯ）３１２の周波数は、同調電圧Ｖｔｕｎｅ  ３４２を調整することにより変更され得る。
【００２６】
第１のＮＭＯＳトランジスタＭ１  ３２２ａおよび第２のＮＭＯＳトランジスタＭ２  ３２２ｂのゲート間の発振を生じるには、タンクインピーダンスの実数コンポーネントが打ち消される必要があり得る。これを行う従来の一方法は、コアで負性抵抗を導入することによる。ギガヘルツ（ＧＨｚ）無線周波数（ＲＦ）電圧制御発振器（ＶＣＯ）では、負性抵抗が第１のＮＭＯＳトランジスタＭ１  ３２２ａおよび第２のＮＭＯＳトランジスタＭ２  ３２２ｂ間におけるクロスカップルペア（cross-coupled pair）の形式で実施されている。しかしながら、提案されたシステムおよび方法は、タンクがＮＭＯＳトランジスタ３２２の各々のゲートに配置されるので異なる。
【００２７】
変圧器１０６を通して差動ペア間に正のフィードバクを作り出すために、一次コイルＬｐ  ３０８ｂ（これらＮＭＯＳトランジスタ３２２のゲート間の）と二次コイル３０８ａ、ｃ（各ＮＭＯＳトランジスタ３２２のドレインの）との間で正しい結合３１０ａ-ｂ、が形成され得る。差動ペアの性質により、これらＮＭＯＳトランジスタ３２２のゲートが相互間で１８０度の位相シフトを有する。これらＮＭＯＳトランジスタ３２２のゲートの各々は反対側のドレインに正結合（positively coupled to）されるべきである。１つのＮＭＯＳトランジスタ３２２のゲートがそれ自身のドレインに結合されると、形成された負のＧＭが消えることになる。従来、これを行うための最善の方法は、各々別々に結合された２つの一次コイルと２つの二次コイルを有することであった。しかしながら、これは、単一の一次コイルＬｐ  ３０８ｂと２つの二次コイルＬｓ１  ３０８ａおよびＬｓ２  ３０８ｃとを使用して達成され得る。
【００２８】
Ｖｂｉａｓ  ３５６での電圧がＡＣグランドに等しいと仮定される場合、差動エネルギがこれらＮＭＯＳトランジスタ３２２のゲートに向かうＶｂｉａｓ  ３５６のそれぞれの側に現れ得る。このエネルギは、ＮＭＯＳトランジスタ３２２のドレインへそれぞれの変圧器１０６を通して結合され、正のフィードバックを形成してタンクの損失コンポーネント（lossy component）を打ち消す負のＧＭを生成し得る。所与の構造（すなわち、図４について以下に例示されるレイアウト）は、シリコンにおいて予想される性能をうまく立証している。エリアを節約しながらでさえ、提案されたシングル差動変圧器コア１０４が、パワーの不利益(power penalty)を求めることなく、電圧制御発振器（ＶＣＯ）３１２タンクコアにおいてより高いＱを提供し、結果としてよりよい帯域内（in-band）電圧制御発振器（ＶＣＯ）３１２位相雑音、並びによりよい電圧制御発振器（ＶＣＯ）３１２出力スイングをもたらす。
【００２９】
図４は、シングル差動変圧器コア４０４の一構成を示すレイアウト図である。シングル差動変圧器コア４０４のレイアウトは、第１の二次コイルＬｓ１  ４０８ａ、一次コイルＬｐ  ４０８ｂ、および第２の二次コイルＬｓ２  ４０８ｃを含み得る。ＤＣバイアス電圧Ｖｂｉａｓ  ４５６は一次コイルＬｐ  ４０８ｂに供給され得る。多くの方法が変圧器１０６を形成するための二次コイルを形成するために存在する。変圧器１０６設計における目的は、二次−二次結合（secondary-secondary coupling）を最小化しながら、より高い結合（higher coupling）を各二次コイル４０８ａ、４０８ｃおよび一次コイルＬｐ  ４０８ｂ間に持たせることであり得る。例示されたレイアウトでは、第１の二次コイルＬｓ１  ４０８ａおよび第２の二次コイルＬｓ２  ４０８ｃの両方がＡＰ-レイヤを用いて実現される一方で、一次コイルＬｐ  ４０８ｂがメタル−５レイヤを用いて実現される。
【００３０】
一次コイルＬｐ  ４０８ｂに関する巻き数と差動構造は発振周波数要求から決定される。妥当な（reasonable）キャパシタバンクを用いて約３ギガヘルツ（ＧＨｚ）で発振させるために、一次インダクタＬｐ１  ４０８ｂの値は約２．６〜３ナノヘンリ（ｎＨ）であるべきである。３巻差動八角形（three turn differential octagon）は、一次コイルＬｐ  ３０８ｂを作り出すための妥当な選択である。図４に示されたレイアウトは、３００マイクロメートル（μｍ）*  ３００  μｍ  =  ９０,０００  μｍ平方  =  ０.０９  ミリメートル平方  （ｍｍ＾２）を占める。これは、６２０  μｍ  *  ３４０  μｍ  =  ２１０,８００  μｍ  平方  =  ０.２１  ｍｍ  ＾２を占める同等な個別コア変圧器と比較して、かなりのエリアの節約である。
【００３１】
例示されたレイアウトでは、一次コイルＬｐ  ４０８ｂおよび第１の二次コイルＬｓ１  ４０８ａ間の結合１１０ａが第１の変圧器１０６ａを形成する。一次コイルＬｐ  ４０８ｂおよび第２の二次コイルＬｓ２  ４０８ｃ間の別の結合１１０ｂが第２の変圧器１０６ｂを形成する。図４に示されたシングル差動変圧器コア４０４レイアウトを使用することで、個別コア変圧器のためのレイアウトを使用することに比べた場合に、インダクタエリアの６３%が節約され得る。個別コア変圧器を含む電圧制御発振器（ＶＣＯ）では、合計の電圧制御発振器（ＶＣＯ）エリアが０.４４  ｍｍ＾２である。合計の電圧制御発振器（ＶＣＯ）２１２エリアは、シングルコア差動変圧器４０４を使用することによって０.４４  ｍｍ＾２  から  ０.３２  ｍｍ＾２に低減でき、合計の電圧制御発振器（ＶＣＯ）エリア２１２の２７%を節約し得る。
【００３２】
図５は、差動変圧器コアの差動電流フローを示す回路図である。図５の回路は、２つのコアを単一のコアへと組み合わせるために使用される背景理論のいくつかを示す。シングル差動変圧器コア１０４の重要な観点は、結合極性（coupling polarity）が正しい限り、二次インダクタおよび一次インダクタＬｐ  ３０８ｂ間の結合が有益であることにある。変圧器結合の性質は磁束を通して形成されるので、結合ポイントでの絶対電圧レベルは意味がない。その代わり重要なのは、束（flux）を作り出す電流フローの強さと方向である。
【００３３】
差動変圧器コアにおいて、電流ｉ１  ６４０ａは第１の二次インダクタＬｓ１  ６０８ａを通過する。第１の二次インダクタＬｓ１  ６０８ａは第１のＮＭＯＳトランジスタＭ１  ６２２ａのドレインに結合される。第１の一次インダクタＬｐ１  ６４４ａは第１のＮＭＯＳトランジスタＭ１  ６２２ａのゲートおよびバイアス電圧Ｖｂｉａｓ  ６５６間に結合される。電流ｉ２  ６４０ｂは第１のＮＭＯＳトランジスタＭ１  ６２２ａのゲートから第１の一次コイルＬｐ１  ６４４ａを通ってバイアス電圧Ｖｂｉａｓ  ６５６へ流れる。第２の一次インダクタＬｐ２  ６４４ｂは、バイアス電圧Ｖｂｉａｓ  ６５６および第２のＮＭＯＳトランジスタＭ２  ６２２ｂのゲート間に結合される。電流ｉ３  ６４０ｃはバイアス電圧Ｖｂｉａｓ  ６５６から第２の一次インダクタＬｐ２  ６４４ｂを通って第２のＮＭＯＳトランジスタＭ２  ６２２ｂのゲートへ流れる。第２のＮＭＯＳトランジスタＭ２  ６２２ｂのドレインは第２の二次インダクタＬｓ２  ６０８ｂに結合される。電流ｉ４  ６４０ｄは第２のＮＭＯＳトランジスタＭ２  ６２２ｂのドレインから第２の二次インダクタＬｓ２  ６０８ｂを通って流れる。
【００３４】
所与の構造では、差動電流フローの性質によって、２つの一次インダクタを通って流れる電流（すなわち、ｉ２  ６４０ｂとｉ３  ６４０ｃ）が同じ極性（polarity）を示す。ゆえに、自身の一次および二次の間の（例えば、Ｌｓ１  ６０８ａとＬｐ１  ６４４ａとの間の）結合もまた、有益であることができる。図５（ｂ）に示された簡略化された図では、ｉ２  ６４０ｂとｉ３  ６４０ｃが同じ極性で示される。これは、第１の一次インダクタＬｐ１  ６４４ａおよび第２の一次インダクタＬｐ２  ６４４ｂが、それぞれの二次インダクタおよび一次インダクタＬｐ  ３０８ｂ間の結合を用いて差動変圧器を形成するために単一の一次インダクタＬｐ  ３０８ｂに組み合わされることを可能にする。
【００３５】
図６は、個別のコアからのシングル差動変圧器コア１０４の派生を示す回路図である。図６の回路は、２つのメインコアを単一のコアに組み合わせる理論を示す。図６（ａ）では、個別のコアを有する電圧制御発振器（ＶＣＯ）が示される。電圧制御発振器（ＶＣＯ）は、個別のコアに結合された２分周（ＤＩＶ２）負荷回路７１６を含み得る。２分周（ＤＩＶ２）負荷回路７１６はＶＤＤに結合され得る。
【００３６】
個別のコアは、第１の二次インダクタＬｓ１  ７０８ａ、第１の一次インダクタＬｐ１  ７４４ａ、第２の一次インダクタＬｐ２  ７４４ｂ、第２の二次インダクタＬｓ２  ７０８ｃ、第１のＮＭＯＳトランジスタＭ１  ７２２ａ、第２のＮＭＯＳトランジスタＭ２  ７２２ｂ、第１のキャパシタＣｖ０  ７１８ａ、および第２のキャパシタＣｖ１  ７１８ｂを含み得る。結合７６２が第１の二次コイルＬｓ１  ７０８ａおよび第２の一次コイルＬｐ２  ７４４ｂ間に生じ得る。結合７６４が第２の二次コイルＬｓ２  ７０８ｃおよび第１の一次コイル７４４ａ間にも生じ得る。第１の二次コイルＬｓ１  ７０８ａおよび第２の一次コイルＬｐ２  ７４４ｂはこうして第１の変圧器を形成し得る。第２の二次コイルＬｓ２  ７０８ｃおよび第１の一次コイルＬｐ１  ７４４ａはこうして第２の変圧器を形成し得る。
【００３７】
第１の二次コイルＬｓ１  ７０８ａは、２分周（ＤＩＶ２）負荷回路７１６および第１のＮＭＯＳトランジスタＭ１  ７２２ａのドレイン間に結合され得る。第１のＮＭＯＳトランジスタＭ１  ７２２ａのソースはグランドに結合され得る。第１のＮＭＯＳトランジスタＭ１  ７２２ａのゲートは第１の一次コイルＬｐ１  ７４４ａに結合され得る。第１のＮＭＯＳトランジスタＭ１  ７２２ａのゲートはまた、第１のキャパシタＣｖ０  ７１８ａに結合され得る。第１の一次コイルＬｐ１  ７４４ａはまた、バイアス電圧Ｖｂｉａｓ  ７５６に結合され得る。第２の一次コイルＬｐ２  ７４４ｂはバイアス電圧Ｖｂｉａｓ  ７５６および第２のＮＭＯＳトランジスタＭ２  ７２２ｂのゲートの両方に結合され得る。第２のＮＭＯＳトランジスタＭ２  ７２２ｂのゲートはさらに、第２のキャパシタＣｖ１  ７１８ｂに結合され得る。第２のＮＭＯＳトランジスタＭ２  ７２２ｂのソースはグランドに結合され得る。第２のＮＭＯＳトランジスタＭ２  ７２２ｂのドレインは第２の二次コイルＬｓ２  ７０８ｃに結合され得る。第２の二次コイルＬｓ２  ７０８ｃはまた、２分周（ＤＩＶ２）負荷回路７１６に結合され得る。第１のキャパシタＣｖ０  ７１８ａは同調電圧Ｖｔｕｎｅ  ７４２に結合され得る。第２のキャパシタＣＶ１  ７１８ｂもまた、同調電圧Ｖｔｕｎｅ  ７４２に結合され得る。
【００３８】
図６（ｂ）では、追加的な結合が加えられている。このため、第１の二次インダクタＬｓ１  ７０８ａおよび第１の一次コイルＬｐ１  ７４４ａ間の結合７６６が生じ得る。第２の二次インダクタＬｓ２  ７０８ｃおよび第２のコイルＬｐ２  ７４４ｂ間の結合７７２がさらに生じ得る。
【００３９】
図６（ｃ）では、第１の一次インダクタＬｐ１  ７４４ａおよび第２の一次インダクタＬｐ２  ７４４ｂが単一の一次インダクタＬｐ  ７０８ｂを形成するために組み合わされている。バイアス電圧Ｖｂｉａｓ  ７５６は一次インダクタ７０８ｂの中心に位置する。第１の結合７１０ａが第１の二次インダクタＬｓ１  ７０８ａおよび一次インダクタＬｐ  ７０８ｂ間に生じ、第１の変圧器を形成する。第２の結合７１０ｂが第２の二次インダクタＬｓ２  ７０８ｃおよび一次インダクタＬｐ  ７０８ｂ間に生じ、第２の変圧器を形成する。
【００４０】
図７は、差動変圧器コア８０４を示すブロック図である。差動変圧器コア８０４は集積回路８０２上に配置され得る。差動変圧器コアは第１のコイル８０８ａ、第２のコイル８０８ｂ、第３のコイル８０８ｃ、およびｎ番目コイル８０８ｎに至るまでの追加的なコイルを含み得る。第１のコイル８０８ａおよび第２のコイル８０８ｂは、これらが第１の変圧器８０６ａを形成するような結合８１０ａを有し得る。同様に、第２のコイル８０８ｂおよび第３のコイル８０８ｃは、これらが第２の変圧器８０６ｂを形成するような結合８１０ｂを有し得る。第３のコイル８０８ｃはまた、別のコイル（図示せず）と共に第３の変圧器の部分でもあり得る。ｎ番目のコイル８０８ｎは、ｎ番目の変圧器８０６ｎを形成するためにｎ−１のコイルとの結合８１０ｎを有し得る。複数のコイル８０８間には、複数の追加的な結合（図示せず）が存在し得る。例えば、Ｎ番目のコイル８０８ｎは第１のコイル８０８ａおよび／または第２のコイル８０８ｂに結合され得る。
【００４１】
図８は、シングル差動変圧器コア１０４を形成するための方法９００の流れ図である。方法９００は、電子デバイスによって行われ得る。例えば、方法９００は、グローバル・ポジジョニング・システム（ＧＰＳ）ユニット、無線通信デバイス、ポータブル電子デバイスなどによって行われ得る。電子デバイスは、第１の変圧器１０６ａを形成するために、第１のコイル１０８ａおよび第２のコイル１０８ｂ間の結合１１０ａを提供し得る９０２。第１のコイル１０８ａは第１の二次インダクタＬｓ１  ３０８ａであり得、第２のコイル１０８ｂは一次インダクタＬｐ  ３０８ｂであり得る。電子デバイスはまた、第２の変圧器１０６ｂを形成するために、第２のコイル１０８ｂおよび第３のコイル１０８ｃ間の結合１１０ｂを提供し得る９０４。第３のコイル１０８ｃは第２の二次インダクタＬｓ２  ３０８ｃであり得る。電子デバイスは、次に、シングル差動変圧器コア１０４を形成するために第１の変圧器１０６ａおよび第２の変圧器１０６ｂを使用し得る９０６。
【００４２】
図９は、電子デバイス／ワイヤレスデバイス１００１内に含まれ得る特定のコンポーネントを示す。電子デバイス／ワイヤレスデバイス１００１は、アクセス端末、移動局、無線通信デバイス、基地局、ＮｏｄｅＢ、ハンドヘルド電子デバイスなどであり得る。電子デバイス／ワイヤレスデバイス１００１はプロセッサ１００３を含む。プロセッサ１００３は、汎用のシングルチップまたはマルチチップマイクロプロセッサ（例えば、ＡＲＭ（登録商標））、専用マイクロプロセッサ（例えば、デジタル信号プロセッサ（ＤＳＰ））、マイクロコントローラ、プログラマブルゲートアレイなどであり得る。プロセッサ１００３は中央処理ユニット（ＣＰＵ）と称され得る。図９の電子デバイス／ワイヤレスデバイス１００１には単一のプロセッサ１００３だけが示されているが、代替的な構成では、プロセッサの組み合わせ（例えば、ＡＲＭとＤＳＰ）が使用されることもできる。
【００４３】
電子デバイス／ワイヤレスデバイス１００１は、メモリ１００５も含む。メモリ１００５は、電子情報を記憶できる任意の電子コンポーネントであり得る。メモリ１００５は、ランダムアクセスメモリ（ＲＡＭ）、読取専用メモリ（ＲＯＭ）、磁気ディスク記憶媒体、光学記憶媒体、ＲＡＭにおけるフラッシュメモリデバイス、プロセッサと共に含まれるオンボードメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタ、およびそれらの組み合わせを含むその他のものとして具現化され得る。
【００４４】
データ１００７ａおよび命令１００９ａはメモリ１００５に記憶され得る。命令１００９は、本明細書に開示される方法を実施するためにプロセッサ１００３によって実行可能であり得る。命令１００９ａを実行することは、メモリ１００５に記憶されたデータ１００７ａの使用を伴い得る。プロセッサ１００３が命令１００９ａを実行する場合、命令１００９ｂの様々な部分がプロセッサ１００３にロードされ得、データ１００７ｂの様々なピースがプロセッサ１００３にロードされ得る。
【００４５】
電子デバイス／ワイヤレスデバイス１００１はまた、電子デバイス／ワイヤレスデバイス１００１への信号の送信と、電子デバイス／ワイヤレスデバイスからの信号の受信とを可能にするために、送信機１０１１および受信機１０１３を含み得る。送信機１０１１および受信機１０１３はトランシーバ１０１５と総称され得る。アンテナ１０１７はトランシーバ１０１５に電気的に結合され得る。電子デバイス／ワイヤレスデバイス１００１は、（示されない）複数の送信機、複数の受信機、複数のトランシーバ、および/または、複数のアンテナを備え得る。
【００４６】
電子デバイス／ワイヤレスデバイス１００１はデジタル信号プロセッサ（ＤＳＰ）１０２１を含み得る。電子デバイス／ワイヤレスデバイス１００１はまた、通信インターフェース１０２３も含み得る。通信インターフェース１０２３は、ユーザが電子デバイス／ワイヤレスデバイス１００１と対話(interact)することを可能にし得る。
【００４７】
電子デバイス／ワイヤレスデバイス１００１の様々なコンポーネントが、１または複数のバスによって互いに結合され得、このバスは、電力バス、制御信号バス、ステータス信号バス、データバスなどを含み得る。明確にするために、様々なバスがバスシステム１０１９として図９に示されている。
【００４８】
本明細書に説明された技術は、直交多重化スキームに基づく通信システムを含む様々な通信システムに使用され得る。このような通信システムの例は、直交周波数分割多元接続（ＯＦＤＭＡ）システム、単一キャリア周波数分割多元接続（ＳＣ−ＦＤＭＡ）システムなどを含む。ＯＦＤＭＡシステムは、システムの帯域幅全体を複数の直交サブキャリアに区分する変調技術である直交周波数分割多重化（ＯＦＤＭ）を利用する。これらサブキャリアは、トーン、ビン、などと呼ばれ得る。ＯＦＤＭを用いることにより、各サブキャリアがデータと共に独立して変調されることができる。ＳＣ−ＦＤＭＡシステムは、システム帯域幅にわたって分散したサブキャリアで送信するためにインターリーブドＦＤＭＡ（ＩＦＤＭＡ）を利用し、１つの隣接サブキャリアブロックで送信するためにローカライズドＦＤＭＡ（ＬＦＤＭＡ）を利用し、または、複数の隣接サブキャリアブロックで送信するためにエンハンスドＦＤＭＡ（ＥＦＤＭＡ）を利用し得る。一般的に、変調シンボルは周波数ドメインにおいてＯＦＤＭで送られ、時間ドメインにおいてＳＣ−ＦＤＭＡで送られる。
【００４９】
以上の説明では、参照番号が、様々な用語に関連して使用されていることがある。用語が参照番号に関連して使用される場合、これは、図のうちの１または複数において示される特定のエレメントを指すことを意味し得る。用語が参照番号なしに使用される場合、これは、いずれかの特定の図に限定することなく用語を一般的に指すことを意味し得る。
【００５０】
「決定すること（determining）」という用語は、幅広い種類の動作を包含し、ゆえに、「決定すること」は、算出すること（calculating）、計算すること（computing）、処理すること（processing）、導出すること（deriving）、調査すること（investigating）、ルックアップすること（looking up）（例えば、表、データベース、または別のデータ構造をルックアップすること）、確実にすること（ascertaining）などを含むことができる。また、「決定すること」は、受信すること（receiving）（例えば、情報を受信すること）、アクセスすること（accessing）（例えば、メモリ内のデータにアクセスすること）などを含むことができる。また、「決定すること」は、解決すること（resolving）、選択すること（selecting）、選ぶこと（choosing）、確立すること（establishing）などを含むことができる。
【００５１】
「〜に基づいて（based on）」という表現は、別途明確に記載されていない限り、「〜だけに基づいて（based only on）」を意味していない。言い換えれば、「〜に基づいて」という表現は、「〜だけに基づいて」および「少なくとも〜に基づいて（based at least on）」の両方を説明する。
【００５２】
本明細書に説明された機能は、１または複数の命令として、プロセッサ可読媒体またはコンピュータ可読媒体に記憶され得る。「コンピュータ可読媒体」という用語は、コンピュータまたはプロセッサによってアクセスできる任意の利用可能な媒体を指す。限定するものではなく、一例として、そのような媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリ、ＣＤ−ＲＯＭまたは他の光学ディスク記憶装置、磁気ディスク記憶装置または他の磁気記憶デバイス、あるいは、コンピュータまたはプロセッサによってアクセスされることができ、命令やデータ構造の形で所望のプログラムコードを記憶するために使用されることができる他の任意の媒体を含み得る。ディスク（ｄｉｓｋ）とディスク（ｄｉｓｃ）は、本明細書で使用される場合、コンパクトディスク（ＣＤ）、レーザディスク（登録商標）、光ディスク、デジタル多用途ディスク（ＤＶＤ）、フロッピー（登録商標）ディスク、ブルーレイ（登録商標）ディスクを含み、ディスク（ｄｉｓｋ）は通常磁気的にデータを再生し、ディスク（ｄｉｓｃ）はレーザで光学的にデータを再生する。コンピュータ可読媒体が、有形および非一時的であり得ることに注意されたい。「コンピュータプログラムプロダクト（computer-program product）」という用語は、コンピューティングデバイスまたはプロセッサによって実行、処理、または計算され得るコードまたは命令（例えば、「プログラム」）と組み合わせたコンピューティングデバイスまたはプロセッサを指す。本明細書で使用される場合、「コード（code）」という用語は、コンピューティングデバイスまたはプロセッサによって実行可能であるソフトウェア、命令、コードまたはデータを指し得る。
【００５３】
ソフトウェアまたは命令は、送信媒体によって送信され得る。例えば、ソフトウェアがウェブサイト、サーバ、または他の遠隔ソースから、同軸ケーブル、光ファイバーケーブル、ツイストペア、デジタル加入者回線（ＤＳＬ）、あるいは赤外線、無線、およびマイクロ波のようなワイヤレス技法を使用して送信される場合、同軸ケーブル、光ファイバーケーブル、ツイストペア、ＤＳＬ、あるいは赤外線、無線、およびマイクロ波のようなワイヤレス技法は送信媒体の定義に含まれている。
【００５４】
さらに、図８によって例示されたもののような、本明細書において説明された方法および技術を行うためのモジュールおよび／または他の適切な手段は、デバイスによってダウンロードされることができ、および／または、他の方法で取得されることができる、ということを了解されたい。例えば、本明細書において説明した方法を行うための手段の移送を容易にするために、デバイスがサーバに結合され得る。代替的に、本明細書において説明される様々な方法は、デバイスが、記憶手段（例えば、ランダムアクセスメモリ（ＲＡＭ）、読取専用メモリ（ＲＯＭ）、コンパクトディスク（ＣＤ）またはフロッピーディスクのような物理記憶媒体など）をそのデバイスに結合または提供することで様々な方法を取得し得るように、それらの記憶手段によって提供されることができる。さらに、デバイスに対して、本明細書に説明された方法および技法を提供するための任意の他の適切な技法が利用されることができる。
【００５５】
本明細書に開示された方法は、説明された方法を達成するための１または複数のステップまたは動作を備える。方法のステップおよび／または動作は、本願の特許請求の範囲から逸脱せずに、互いに置き換えられ得る。言い換えると、ステップあるいは動作の特定の順序が説明されている方法の適切な動作のために必要とされない限り、特定のステップおよび／または動作の順序および／または使用が特許請求の範囲から逸脱することなく修正され得る。
【００５６】
本願の特許請求の範囲が上述されたまさにその構成およびコンポーネントに限定されないことが理解されるべきである。特許請求の範囲から逸脱することなく、本明細書に説明されたシステム、方法、および装置の、配置、動作、および詳細において、様々な修正、変更、および変形が行われ得る。
【００５７】
エレメントが、「〜のための手段（means for）」という表現を使用して明確に記載されていない限り、または、方法請求項の場合、エレメントが、「〜のためのステップ（step for）」という表現を使用して記載されていない限り、どの請求項エレメントも３５  Ｕ．Ｓ．Ｃ． § １１２第６項の規定のもとで解釈されるべきではない。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
[Ｃ１]  集積回路であって、
一次コイルと、
前記一次コイルと共に第１の変圧器を形成する第１の二次コイルと、
前記一次コイルと共に第２の変圧器を形成する第２の二次コイルと、
を備え、ここで前記一次コイル、前記第１の二次コイルおよび前記第２の二次コイルは、前記第１の二次コイルおよび前記第２の二次コイル間の結合を最小化するような前記集積回路上のレイアウトを有する、集積回路。
[Ｃ２]  第１の結合が前記第１の変圧器を形成するために前記一次コイルおよび前記第１の二次コイル間に生じ、第２の結合が前記第２の変圧器を形成するために前記一次コイルおよび前記第２の二次コイル間に生じる、Ｃ１に記載の集積回路。
[Ｃ３]  前記一次コイル、前記第１の二次コイルおよび前記第２の二次コイルはインダクタである、Ｃ１に記載の集積回路。
[Ｃ４]  前記第１の変圧器および前記第２の変圧器がシングル差動変圧器コアを形成する、Ｃ１に記載の集積回路。
[Ｃ５]  前記シングル差動変圧器コアは低雑音増幅器において使用される、Ｃ４に記載の集積回路。 
[Ｃ６]  前記シングル差動変圧器コアは電力増幅器において使用される、Ｃ４に記載の集積回路。
[Ｃ７]  前記シングル差動変圧器コアは、電圧制御発振器を形成するために２分周（divide-by-2）負荷回路と共に使用される、Ｃ４に記載の集積回路。
[Ｃ８]  前記電圧制御発振器は、
前記第１の二次コイルおよび前記一次コイル間に結合される第１のトランジスタと、
前記第２の二次コイルおよび前記一次コイル間に結合される第２のトランジスタと、
を備える、Ｃ７に記載の集積回路。
[Ｃ９]  前記一次コイルは前記第１のトランジスタのゲートおよび前記第２のトランジスタのゲート間に結合され、前記第１の二次コイルは前記第１のトランジスタのドレインおよび前記２分周負荷回路間に結合され、前記第２の二次コイルは前記第２のトランジスタのドレインおよび前記２分周負荷回路間に結合される、Ｃ８に記載の集積回路。
[Ｃ１０]  前記第１の変圧器および前記第２の変圧器は所望周波数の２倍である周波数を生成し、前記２分周負荷回路は前記所望周波数の第１の差動出力および前記所望周波数の第２の差動出力を出力する、Ｃ９に記載の集積回路。
[Ｃ１１]  第３の二次コイルをさらに備え、ここで前記第３の二次コイルおよび前記第２の二次コイルが第３の変圧器を形成する、Ｃ１に記載の集積回路。
[Ｃ１２]  シングル差動変圧器コアを形成する方法であって、
第１の変圧器を形成するために第１のコイルおよび第２のコイル間の第１の結合を提供することと、
第２の変圧器を形成するために前記第２のコイルおよび第３のコイル間の第２の結合を提供することと、
シングル差動変圧器コアを形成するために前記第１の変圧器および前記第２の変圧器を使用することと、
を備え、ここで前記第１のコイル、前記第２のコイルおよび前記第３のコイルは前記第１のコイルおよび前記第３のコイル間の結合を最小化するような集積回路上のレイアウトを有する、方法。
[Ｃ１３]  前記第１のコイル、前記第２のコイルおよび前記第３のコイルはインダクタである、Ｃ１２に記載の方法。
[Ｃ１４]  前記第１の変圧器および前記第２の変圧器がシングル差動変圧器コアを形成する、Ｃ１２に記載の方法。
[Ｃ１５]  前記シングル差動変圧器コアは低雑音増幅器において使用される、Ｃ１４に記載の方法。
[Ｃ１６]  前記シングル差動変圧器コアは電力増幅器において使用される、Ｃ１４に記載の方法。
[Ｃ１７]  前記シングル差動変圧器コアは、電圧制御発振器を形成するために２分周負荷回路と共に使用される、Ｃ１４に記載の方法。
[Ｃ１８]  前記電圧制御発振器は、
前記第１のコイルおよび前記第２のコイル間に結合される第１のトランジスタと、
前記第２のコイルおよび前記第３のコイル間に結合される第２のトランジスタと、
を備える、Ｃ１７の方法。
[Ｃ１９]  前記第２のコイルは前記第１のトランジスタのゲートおよび前記第２のトランジスタのゲート間に結合され、前記第１のコイルは前記第１のトランジスタのドレインおよび前記２分周負荷回路間に結合され、前記第３のコイルは前記第２のトランジスタのドレインおよび前記２分周負荷回路間に結合される、Ｃ１８に記載の方法。
[Ｃ２０]  前記第１の変圧器および前記第２の変圧器は所望周波数の２倍である周波数を生成し、前記２分周負荷回路は前記所望周波数の第１の差動出力および前記所望周波数の第２の差動出力を出力する、Ｃ１９に記載の方法。
[Ｃ２１]  第３の変圧器を形成するために第４のコイルおよび前記第３のコイル間の第３の結合を提供することと、
差動変圧器コアを形成するために前記第１の変圧器、前記第２の変圧器および前記第３の変圧器を使用することと、
をさらに備える、Ｃ１２に記載の方法。
[Ｃ２２]  第１の変圧器を形成するために第１のコイルおよび第２のコイル間の第１の結合を提供するための手段と、
第２の変圧器を形成するために前記第２のコイルおよび第３のコイル間の第２の結合を提供するための手段と、
シングル差動変圧器コアを形成するために前記第１の変圧器および前記第２の変圧器を使用するための手段と、
を備え、ここで前記第１のコイル、前記第２のコイルおよび前記第３のコイルは、前記第１のコイルおよび前記第３のコイル間の結合を最小化するような集積回路上のレイアウトを有する、装置。
[Ｃ２３]  前記第１のコイル、前記第２のコイルおよび前記第３のコイルはインダクタである、Ｃ２２に記載の装置。
[Ｃ２４]  前記第１の変圧器および前記第２の変圧器はシングル差動変圧器コアを形成する、Ｃ２２に記載の装置。
【図１】
0005859667.tif 000002
【図２】
0005859667.tif 000003
【図３】
0005859667.tif 000004
【図４】
0005859667.tif 000005
【図５】
0005859667.tif 000006
【図６】
0005859667.tif 000007
【図７】
0005859667.tif 000008
【図８】
0005859667.tif 000009
【図９】
0005859667.tif 000010