(57)【特許請求の範囲】
【請求項１】
直流電圧が入力される二つの端子に直列接続された複数のスイッチ素子を有し、前記複数のスイッチ素子それぞれのスイッチングによってｎレベルの電位を出力し、かつ、直列接続された第１および第２のマルチレベル回路と、
前記第１および第２のマルチレベル回路に接続され、前記第１および第２のマルチレベル回路から出力される前記ｎレベルの電位の極性を反転するブリッジ回路と、
平滑作用が生じる少なくとも１つのインダクタと、
前記第１のマルチレベル回路が有する前記複数のスイッチ素子と、前記第２のマルチレベル回路が有する前記複数のスイッチ素子とを、３６０°／２（ｎ−１）の位相差でスイッチング制御するスイッチング制御回路と、
を備えたインバータ装置。
【請求項２】
前記インダクタは、前記ブリッジ回路の入力側または出力側に設けられている、請求項１に記載のインバータ装置
【請求項３】
前記マルチレベル回路は、
直流電圧が入力される第１入力端と第２入力端との間に直列接続された第１、第２、第３および第４のスイッチ素子と、
前記第１のスイッチ素子と前記第２のスイッチ素子との接続点に第１端が接続され、前記第３のスイッチ素子と前記第４のスイッチ素子との接続点に第２端が接続されたフローティングキャパシタと、
を有する、請求項１または２に記載のインバータ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＣ／ＡＣインバータ装置に関し、特にマルチレベル回路を備えたインバータ装置に関するものである。
【背景技術】
【０００２】
近年、太陽光発電システム等の発電システムが普及しつつあり、その高効率化と小型化の観点から、電力系統（以下、単に「系統」）連系インバータはマルチレベル化することが有効である。マルチレベルインバータにおいて正弦波電圧を発生するために（正弦波電流を系統へ注入するために）、３つ以上の複数の電圧を出力するマルチレベル回路を備えたインバータ装置が、例えば特許文献１に示されている。【０００３】
特許文献１には、直流電源の正負極端子間に４つのコンデンサの直列回路、および８つのスイッチ素子の直列回路が設けられ、これらのコンデンサの接続点とスイッチ素子の接続点との間にスイッチ素子またはダイオードが接続された、５レベルインバータの構成が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−２２３００９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
マルチレベル回路は、レベル数をｎとすれば、少なくとも２（ｎ−１）個のスイッチ素子を必要とする。例えば、特許文献１に記載の５レベルインバータの場合、計１０個のスイッチ素子が用いられている。この特許文献１の場合、さらに高次レベルの出力を得るためには、スイッチ素子数を増やす必要があり、回路の小型化が妨げられるといった問題がある。【０００６】
そこで、本発明の目的は、スイッチ素子を増やすことなく、高次レベルの出力を得ることができるインバータ装置を提供することにある。
【課題を解決するための手段】
【０００７】
本発明は、直流電圧が入力される二つの端子に直列接続された複数のスイッチ素子を有し、前記複数のスイッチ素子それぞれのスイッチングによってｎレベルの電位を出力し、かつ、直列接続された第１および第２のマルチレベル回路と、前記第１および第２のマルチレベル回路に接続され、前記第１および第２のマルチレベル回路から出力される前記ｎレベルの電位の極性を反転するブリッジ回路と、平滑作用が生じる少なくとも１つのインダクタと、前記第１のマルチレベル回路が有する前記複数のスイッチ素子と、前記第２のマルチレベル回路が有する前記複数のスイッチ素子とを、３６０°／２（ｎ−１）の位相差でスイッチング制御するスイッチング制御回路とを備える特徴とする。【０００８】
この構成では、位相差をもって二つのマルチレベル回路をスイッチング制御することで、少ないスイッチ素子で高次レベルのインバータ装置を実現できる。例えば、マルチレベル回路が３レベルの電圧（電位）を出力する場合、二つのマルチレベル回路のスイッチ素子を９０度の位相差でスイッチング制御することで、５レベルの電位を生成でき、ブリッジ回路で出力電圧の極性を反転させることで、９レベルの電圧を出力できる。【０００９】
また、マルチレベル回路からの出力をブリッジ回路にて極性反転させ、接続される系統へ正弦波状の電流を出力するため、ブリッジ回路の各後段スイッチ素子は、系統の電源周波数（５０Ｈｚ又は６０Ｈｚ）によりスイッチング制御される。したがって、インバータ装置は、スイッチ素子を、例えばキャリア周波数２０ｋＨｚでＰＷＭ制御するのに対し、後段スイッチ素子を、５０Ｈｚ又は６０Ｈｚでスイッチング制御する。この結果、スイッチング損失を低減することができる。【００１０】
前記インダクタは、前記ブリッジ回路の入力側または出力側に設けられていることが好ましい。【００１１】
この構成では、スイッチング動作による系統へ流れる電流のリプルの抑制とＴＨＤ（TotalHarmonic Distortion：全高調波歪）の低減ができる。【００１２】
前記マルチレベル回路は、直流電圧が入力される第１入力端と第２入力端との間に直列接続された第１、第２、第３および第４のスイッチ素子と、前記第１のスイッチ素子と前記第２のスイッチ素子との接続点に第１端が接続され、前記第３のスイッチ素子と前記第４のスイッチ素子との接続点に第２端が接続されたフローティングキャパシタとを有することが好ましい。【００１３】
この構成では、単一極性の直流電圧を入力して、中間電圧を損失なく発生させることができる。
【発明の効果】
【００１４】
本発明によれば、位相差をもって二つのマルチレベル回路をスイッチング制御することで、少ないスイッチ素子で高次レベルのインバータ装置を実現できる。また、スイッチング損失を低減できるインバータ装置を実現できる。
【図面の簡単な説明】
【００１５】
【図１】実施形態に係るインバータ装置の回路図
【図２】第１の３レベル回路の４つのスイッチ素子の状態と出力電圧（電位）との関係を示す図
【図３】図２に示す４つの状態における第１の３レベル回路の等価回路図
【図４】第１の３レベル回路および第２の３レベル回路のスイッチ素子を、オンデューティ比１２．５％とした場合における、第１の３レベル回路の出力電圧、第２の３レベル回路の出力電圧、および端子Ｕ−Ｗの出力電圧の関係を示す図
【図５】第１の３レベル回路および第２の３レベル回路のスイッチ素子を、オンデューティ比１２．５％とした場合における、第１の３レベル回路の出力電圧、第２の３レベル回路の出力電圧、および端子Ｕ−Ｗの出力電圧の関係を示す図
【図６】図４および図５に示した８つの時間区間Ｉ〜ＶＩＩＩにおける電流経路を示す図
【図７】図４および図５に示した８つの時間区間Ｉ〜ＶＩＩＩにおける電流経路を示す図
【図８】第１の３レベル回路および第２の３レベル回路のスイッチ素子を、オンデューティ比２５．０％とした場合における、第１の３レベル回路の出力電圧、第２の３レベル回路の出力電圧、および端子Ｕ−Ｗの出力電圧の関係を示す図
【図９】第１の３レベル回路および第２の３レベル回路のスイッチ素子を、オンデューティ比２５．０％とした場合における、第１の３レベル回路の出力電圧、第２の３レベル回路の出力電圧、および端子Ｕ−Ｗの出力電圧の関係を示す図
【図１０】第１の３レベル回路および第２の３レベル回路のスイッチ素子を、オンデューティ比３７．５％とした場合における、第１の３レベル回路の出力電圧、第２の３レベル回路の出力電圧、および端子Ｕ−Ｗの出力電圧の関係を示す図
【図１１】第１の３レベル回路および第２の３レベル回路のスイッチ素子を、オンデューティ比３７．５％とした場合における、第１の３レベル回路の出力電圧、第２の３レベル回路の出力電圧、および端子Ｕ−Ｗの出力電圧の関係を示す図
【図１２】図１０および図１１に示した８つの時間区間Ｉ〜ＶＩＩＩにおける電流経路を示す図
【図１３】図１０および図１１に示した８つの時間区間Ｉ〜ＶＩＩＩにおける電流経路を示す図
【図１４】第１の３レベル回路および第２の３レベル回路のスイッチ素子を、オンデューティ比５０．０％とした場合における、第１の３レベル回路の出力電圧、第２の３レベル回路の出力電圧、および端子Ｕ−Ｗの出力電圧の関係を示す図
【図１５】第１の３レベル回路および第２の３レベル回路のスイッチ素子を、オンデューティ比５０．０％とした場合における、第１の３レベル回路の出力電圧、第２の３レベル回路の出力電圧、および端子Ｕ−Ｗの出力電圧の関係を示す図
【図１６】第１の３レベル回路および第２の３レベル回路のスイッチ素子を、オンデューティ比６２．５％とした場合における、第１の３レベル回路の出力電圧、第２の３レベル回路の出力電圧、および端子Ｕ−Ｗの出力電圧の関係を示す図
【図１７】第１の３レベル回路および第２の３レベル回路のスイッチ素子を、オンデューティ比６２．５％とした場合における、第１の３レベル回路の出力電圧、第２の３レベル回路の出力電圧、および端子Ｕ−Ｗの出力電圧の関係を示す図
【図１８】図１６および図１７に示した８つの時間区間Ｉ〜ＶＩＩＩにおける電流経路を示す図
【図１９】図１６および図１７に示した８つの時間区間Ｉ〜ＶＩＩＩにおける電流経路を示す図
【図２０】第１の３レベル回路および第２の３レベル回路のスイッチ素子を、オンデューティ比７５．０％とした場合における、第１の３レベル回路の出力電圧、第２の３レベル回路の出力電圧、および端子Ｕ−Ｗの出力電圧の関係を示す図
【図２１】第１の３レベル回路および第２の３レベル回路のスイッチ素子を、オンデューティ比７５．０％とした場合における、第１の３レベル回路の出力電圧、第２の３レベル回路の出力電圧、および端子Ｕ−Ｗの出力電圧の関係を示す図
【図２２】第１の３レベル回路および第２の３レベル回路のスイッチ素子を、オンデューティ比８７．５％とした場合における、第１の３レベル回路の出力電圧、第２の３レベル回路の出力電圧、および端子Ｕ−Ｗの出力電圧の関係を示す図
【図２３】第１の３レベル回路および第２の３レベル回路のスイッチ素子を、オンデューティ比８７．５％とした場合における、第１の３レベル回路の出力電圧、第２の３レベル回路の出力電圧、および端子Ｕ−Ｗの出力電圧の関係を示す図
【図２４】図２２および図２３に示した８つの時間区間Ｉ〜ＶＩＩＩにおける電流経路を示す図
【図２５】図２２および図２３に示した８つの時間区間Ｉ〜ＶＩＩＩにおける電流経路を示す図
【図２６】出力電圧の目標値の波形図
【発明を実施するための形態】
【００１６】
以下、本発明に係るマルチレベルインバータ装置の実施形態について図面を参照して説明する。
【００１７】
図１は本実施形態に係るインバータ装置の回路図である。本実施形態は、９レベルインバータ装置として説明する。
【００１８】
実施形態１に係るインバータ装置１０１は、直流電源に接続される第１入力端ＩＮ１および第２入力端ＩＮ２と、交流電圧を出力する第１出力端ＯＵＴ１および第２出力端ＯＵＴ２とを備えている。第１入力端ＩＮ１および第２入力端ＩＮ２には、例えば太陽光発電パネルにより発電された直流電圧を昇圧したものが印加される。第１出力端ＯＵＴ１および第２出力端ＯＵＴ２からは、中性線ＮＰと共に単相三線式の交流電圧が出力される。出力電圧が２００Ｖｒｍｓの場合、単相三線式配電線に連系して注入する。
【００１９】
図１においてＳｕ，ＳｗはＵ相とＷ相を有する単相三線式系統を表している。第１出力端ＯＵＴ１と中性点ＮＰとの間からは実効電圧１００Ｖの交流電圧が出力され、中性点ＮＰと第２出力端ＯＵＴ２との間からは実効電圧１００Ｖの交流電圧が出力され、第１出力端ＯＵＴ１と第２出力端ＯＵＴ２との間からは実効電圧２００Ｖの交流電圧が出力される。
【００２０】
第１入力端ＩＮ１とグランドとの間、および第２入力端ＩＮ２とグランドとの間それぞれには、入力コンデンサＣ１，Ｃ２が接続されている。また、第１入力端ＩＮ１とグランドとの間に第１の３レベル回路１０が接続されていて、第２入力端ＩＮ２とグランドとの間に第２の３レベル回路２０が接続されている。
【００２１】
第１の３レベル回路１０は、第１入力端ＩＮ１とグランドとの間に直列接続された第１〜第４のスイッチ素子ＳＰ１〜ＳＰ４と、第１のスイッチ素子ＳＰ１と第２のスイッチ素子ＳＰ２との接続点に第１端が接続され、第３のスイッチ素子ＳＰ３と第４のスイッチ素子ＳＰ４との接続点に第２端が接続されたフローティングキャパシタＣｆ１とで構成されている。
【００２２】
また、第２の３レベル回路２０は、第２入力端ＩＮ２とグランドとの間に直列接続された第１〜第４のスイッチ素子ＳＭ１〜ＳＭ４と、第１のスイッチ素子ＳＭ１と第２のスイッチ素子ＳＭ２との接続点に第１端が接続され、第３のスイッチ素子ＳＭ３と第４のスイッチ素子ＳＭ４との接続点に第２端が接続されたフローティングキャパシタＣｆ２とで構成されている。
【００２３】
第１の３レベル回路１０の各スイッチ素子ＳＰ１〜ＳＰ４、および第２の３レベル回路２０の各スイッチ素子ＳＭ１〜ＳＭ４は、スイッチング制御回路４０により、駆動信号が供給され、スイッチング制御される。
【００２４】
第１の３レベル回路１０および第２の３レベル回路２０はいずれも、入力されるＨ（ハイ）側の電位からＬ（ロー）側の電位の範囲内の電位を出力する。第１入力端ＩＮ１にはＶｉｎが印加され、第２入力端ＩＮ２には−Ｖｉｎが印加される。したがって、第１の３レベル回路１０は、そのＨ（ハイ）側の電位がＶｉｎ、Ｌ（ロー）側の電位が０であるので、第１の３レベル回路１０の出力端ＶＰの電位はＶｉｎ〜０の範囲をとる。また、第２の３レベル回路２０は、そのＨ（ハイ）側の電位が０、Ｌ（ロー）側の電位が−Ｖｉｎであるので、第２の３レベル回路２０の出力端ＶＭの電位は０〜−Ｖｉｎの範囲をとる。
【００２５】
以下に、第１の３レベル回路１０を例に挙げて、第１の３レベル回路１０の出力端の電位について説明する。第２の３レベル回路２０は、第１の３レベル回路１０と同様に説明できるため、その説明は省略する。
【００２６】
図２は、第１の３レベル回路１０の４つのスイッチ素子ＳＰ１〜ＳＰ４の状態と出力電圧（電位）ＶＰとの関係を示す図である。ここでは４つのスイッチ素子ＳＰ１〜ＳＰ４は４つの状態Ｈ，Ｍｃ，Ｍｄ，Ｌを採る。図３は、図２に示す４つの状態における第１の３レベル回路１０の等価回路図である。
【００２７】
スイッチ素子ＳＰ１，ＳＰ２がＯＮ、スイッチ素子ＳＰ３，ＳＰ４がＯＦＦである状態Ｈでは、出力電圧ＶＰはＶｉｎである。スイッチ素子ＳＰ３，ＳＰ４がＯＮ、スイッチ素子ＳＰ１，ＳＰ２がＯＦＦである状態Ｌでは、出力電圧ＶＰは０である。スイッチ素子ＳＰ１，ＳＰ３がＯＮ、スイッチ素子ＳＰ２，ＳＰ４がＯＦＦである状態Ｍｃでは、出力電圧ＶＰはＶｉｎ−Ｖｃである。ここでＶｃはフローティングキャパシタＣｆ１の充電電圧である。Ｖｃ＝Ｖｉｎ／２であるとすると、出力電圧ＶＰ＝Ｖｉｎ／２である。スイッチ素子ＳＰ２，ＳＰ４がＯＮ、スイッチ素子ＳＰ１，ＳＰ３がＯＦＦである状態Ｍｄでは、出力電圧ＶＰはＶｃである。ここでＶｃ＝Ｖｉｎ／２であるとすると、出力電圧ＶＰ＝Ｖｉｎ／２である。
【００２８】
フローティングキャパシタＣｆ１の充電電荷量と放電電荷量とは等しいものと見なせるので、状態Ｍｃでの出力電圧ＶＰと状態Ｍｄでの出力電圧ＶＰとは等しい。すなわちフローティングキャパシタＣｆ１の充電電圧ＶｃはＶｉｎの１／２であるＶｉｎ／２を平均として充放電される。フローティングキャパシタＣｆ１に対する充放電時定数がスイッチング周波数に対して十分に大きければ、上記充電電圧Ｖｃの変動幅は小さく、Ｖｃ≒Ｖｉｎ／２と見なせる。
【００２９】
このように、第１の３レベル回路１０は、フローティングキャパシタＣｆ１を設けることにより、Ｖｉｎの中間電圧であるＶｉｎ／２を出力でき、０、Ｖｉｎ／２、Ｖｉｎの３つの電圧レベルを出力することができる。−Ｖｉｎが印加される第２の３レベル回路２０は、同様に、０、−Ｖｉｎ／２、−Ｖｉｎの３つの電圧レベルを出力することができる。
【００３０】
第１の３レベル回路１０と第２の３レベル回路２０との出力側にはブリッジ回路３０が接続されている。ブリッジ回路３０は、第１〜第４の端子Ｓ，Ｔ，Ｕ，Ｗに対してブリッジ接続された第１〜第４の後段スイッチ素子ＳＢ１〜ＳＢ４を備えている。第２のスイッチ素子ＳＰ２と第３のスイッチ素子ＳＰ３との接続点に第１の端子Ｓが接続され、第２のスイッチ素子ＳＭ２と第３のスイッチ素子ＳＭ３との接続点に第２の端子Ｔが接続されている。また、第１のスイッチ素子ＳＢ１と第２のスイッチ素子ＳＢ２との接続点に第３の端子Ｕが接続され、第３のスイッチ素子ＳＢ３と第４のスイッチ素子ＳＢ４との接続点に第４の端子Ｗが接続されている。
【００３１】
ブリッジ回路３０は、第１の３レベル回路１０の出力を、インダクタＬ１を介して第１出力端ＯＵＴ１へ接続し、且つ第２の３レベル回路２０の出力を、インダクタＬ２を介して第２出力端ＯＵＴ２へ接続する状態（第１状態）と、第１の３レベル回路２０の出力を、インダクタＬ２を介して第２出力端ＯＵＴ２へ接続し、且つ第２の３レベル回路２０の出力を、インダクタＬ１を介して第１出力端ＯＵＴ１へ接続する状態（第２状態）とを切り替える。第１状態は系統の電源周波数の前半サイクル、第２状態は系統の電源周波数の後半サイクルに対応する。
【００３２】
ブリッジ回路３０の出力側にインダクタＬ１，Ｌ２を設けることで、スイッチング動作による電圧変動の影響を減少することができる。また、第１のインダクタＬ１と第２のインダクタＬ２とは、ブリッジ回路３０の入力側、すなわち、３レベル回路１０，２０とブリッジ回路３０との間に設けられていてもよい。
【００３３】
スイッチ素子ＳＰ１〜ＳＰ４およびスイッチ素子ＳＭ１〜ＳＭ４、ならびにスイッチ素子ＳＢ１〜ＳＢ４はいずれもＭＯＳ−ＦＥＴであり、図１ではボディダイオードも図示している。３レベル回路１０，２０を直列に接続しているので、スイッチ素子ＳＰ１〜ＳＰ４およびスイッチ素子ＳＭ１〜ＳＭ４のそれぞれに低耐圧のスイッチ素子を用いることができる。そのため、これらスイッチ素子ＳＰ１〜ＳＰ４およびスイッチ素子ＳＭ１〜ＳＭ４をＩＧＢＴ（Insulated Gate Bipolar Transistor）ではなく、ＭＯＳ−ＦＥＴで構成することができる。
【００３４】
上述のように、第１の３レベル回路１０は、０、Ｖｉｎ／２、Ｖｉｎの３つの電圧レベルを出力し、第２の３レベル回路２０も同様に、０、−Ｖｉｎ／２、−Ｖｉｎの３つの電圧レベルを出力する。仮に、第１の３レベル回路１０および第２の３レベル回路２０を同位相で動作させた場合、ブリッジ回路３０が上述した第１状態と第２状態とを切り替える（極性反転する）ことで、インバータ装置１０１は５レベルの電圧を出力する。本実施形態では、第１の３レベル回路１０および第２の３レベル回路２０を９０度の位相差を持つキャリア波によるＰＷＭ制御で動作させることで、インバータ装置１０１は９レベルの電圧を出力することができる。９０度の位相差は３６０°／２（ｎ−１）の関係において、３レベル回路の「３」をｎに代入して求められている。すなわち、インバータ装置１０１は、５レベルの場合とスイッチ素子数を増やすことなく、高次レベルの電圧を出力することができ、スイッチ素子数の増加に伴う大型化、およびスイッチング損失の増大を回避できる。
【００３５】
また、スイッチ素子ＳＰ１〜ＳＰ４，ＳＭ１〜ＳＭ４は、３レベルインバータ回路１０，２０からの出力が、系統へ注入される電流の正弦波の半波状となるように、例えばキャリア周波数２０ｋＨｚでＰＷＭ制御される。また、ブリッジ回路３０のスイッチ素子ＳＢ１〜ＳＢ４は、系統の電源周波数（５０Ｈｚ又は６０Ｈｚ）の前半サイクルと後半サイクルとで、３レベル回路１０，２０からの出力の極性を反転する。つまり、ブリッジ回路３０のスイッチ素子ＳＢ１〜ＳＢ４のスイッチング周波数は、スイッチ素子ＳＰ１〜ＳＰ４，ＳＭ１〜ＳＭ４のスイッチング周波数よりも低い。
【００３６】
また、スイッチ素子ＳＰ１〜ＳＰ４，ＳＭ１〜ＳＭ４のスイッチング周波数は、第１のインダクタＬ１と第２のインダクタＬ２により平滑作用が生じる周波数である。その結果、系統へは正弦波状の電流が注入されることになる。このように、ブリッジ回路３０の４つのスイッチ素子ＳＢ１〜ＳＢ４は、キャリア周波数ではなく、系統の電源周波数でスイッチング制御されるため、スイッチング損失の低減が可能となる。
【００３７】
以下に、インバータ装置１０１が９レベルの電圧を出力する場合における、スイッチ素子ＳＰ１〜ＳＰ４，ＳＭ１〜ＳＭ４の状態、第１の３レベル回路１０の出力電圧ＶＰ、第２の３レベル回路２０の出力電圧ＶＭ、および端子Ｕ−Ｗの出力電圧Ｖｏ（端子Ｕ−Ｗの電圧差）の関係について説明する。本実施形態では、第１の３レベル回路１０および第２の３レベル回路２０は、５レベルの正電圧を出力し、ブリッジ回路３０により、その正電圧を極性反転することで、インバータ装置１０１は９レベルの正弦波の電圧を出力する。以下、正弦波の正電圧の生成について説明する。また、以下では、正弦波の正電圧の生成するために、各スイッチ素子のオンデューティをＴ／８（Ｔ：スイッチング周期）単位で変化させている。
【００３８】
図４および図５は、第１の３レベル回路１０および第２の３レベル回路２０のスイッチ素子ＳＰ１〜ＳＰ４，ＳＭ１〜ＳＭ４を、オンデューティ比１２．５％とした場合における、第１の３レベル回路１０の出力電圧ＶＰ、第２の３レベル回路２０の出力電圧ＶＭ、および端子Ｕ−Ｗの出力電圧Ｖｏ（端子Ｕ−Ｗの電圧差）の関係を示す図である。図６および図７は、図４および図５に示した８つの時間区間I〜VIIIにおける電流経路を示す図である。
【００３９】
第１の３レベル回路１０は、３６０°／（ｎ−１）の位相シフトＰＷＭによりスイッチング制御される。ここでｎは３である。図４に示すように、第１の３レベル回路１０では、スイッチ素子ＳＰ１，ＳＰ２は、それぞれ位相が１８０度異なる２つの三角波で変調された駆動信号が供給される。スイッチ素子ＳＰ３へは、スイッチ素子ＳＰ２への駆動信号の反転信号が入力される。スイッチ素子ＳＰ４へは、スイッチ素子ＳＰ１への駆動信号の反転信号が入力される。
【００４０】
第２の３レベル回路２０は、３６０°／（ｎ−１）の位相シフトＰＷＭによりスイッチング制御される。ここでｎは３である。第２の３レベル回路２０では、スイッチ素子ＳＭ１，ＳＭ２は、それぞれ位相が１８０度異なる２つの三角波で変調された駆動信号が供給される。このスイッチ素子ＳＭ１，ＳＭ２は、第１の３レベル回路１０のスイッチ素子ＳＰ１，ＳＰ２と９０度の位相差をもってオンされる。スイッチ素子ＳＭ３へは、スイッチ素子ＳＭ２への駆動信号の反転信号が入力される。スイッチ素子ＳＭ４へは、スイッチ素子ＳＭ１への駆動信号の反転信号が入力される。
【００４１】
時間区間Ｉ〜ＶＩＩＩにおける電流経路は、図６および図７に示す５つの状態のうち、状態ＣＰ１→ＣＰ２→ＣＰ３→ＣＰ２→ＣＰ４→ＣＰ２→ＣＰ５→ＣＰ２→・・・という状態遷移を繰り返す。そして、スイッチ素子ＳＰ１またはＳＰ２がオンのとき、第１の３レベル回路１０は、Ｖｉｎ／２の出力電圧ＶＰを出力する。また、スイッチ素子ＳＭ１またはＳＭ２がオンのとき、第２の３レベル回路２０は、−Ｖｉｎ／２の出力電圧ＶＭを出力する。この場合、出力電圧Ｖｏ（ＶＰ−ＶＭ）の平均値はＶｉｎ／４となる。
【００４２】
図８および図９は、第１の３レベル回路１０および第２の３レベル回路２０のスイッチ素子ＳＰ１〜ＳＰ４，ＳＭ１〜ＳＭ４を、オンデューティ比２５．０％とした場合における、第１の３レベル回路１０の出力電圧ＶＰ、第２の３レベル回路２０の出力電圧ＶＭ、および端子Ｕ−Ｗの出力電圧Ｖｏの関係を示す図である。また、図８および図９に示した８つの時間区間Ｉ〜ＶＩＩＩにおける電流経路は、図６および図７で表される。
【００４３】
この場合も図４の場合と同様に、スイッチ素子ＳＰ１，ＳＰ２は、それぞれ位相が１８０度異なる２つの三角波で変調された駆動信号が供給される。スイッチ素子ＳＰ３へは、スイッチ素子ＳＰ２への駆動信号の反転信号が入力されるスイッチ素子ＳＰ４は、スイッチ素子ＳＰ１への駆動信号の反転信号が入力される。また、スイッチ素子ＳＭ１，ＳＭ２は、それぞれ位相が１８０度異なる２つの三角波で変調された駆動信号が供給されて、オンされる。このスイッチ素子ＳＭ１，ＳＭ２は、第１の３レベル回路１０のスイッチ素子ＳＰ１，ＳＰ２と９０度の位相差をもってオンされる。スイッチ素子ＳＭ３へは、スイッチ素子ＳＭ２への駆動信号の反転信号が入力される。スイッチ素子ＳＭ４は、スイッチ素子ＳＭ１への駆動信号の反転信号が入力される。
【００４４】
時間区間I〜VIIIにおける電流経路は、図６および図７に示す状態のうち、状態ＣＰ１→ＣＰ１→ＣＰ３→ＣＰ３→ＣＰ４→ＣＰ４→ＣＰ５→ＣＰ５→・・・という状態遷移を繰り返す。そして、スイッチ素子ＳＰ１，ＳＰ２がオンのとき、第１の３レベル回路１０は、Ｖｉｎ／２の出力電圧ＶＰを出力する。また、スイッチ素子ＳＭ１，ＳＭ２がオンのとき、第２の３レベル回路２０は、−Ｖｉｎ／２の出力電圧ＶＭを出力する。そして、出力電圧Ｖｏ（ＶＰ−ＶＭ）はＶｉｎ／２となる。
【００４５】
図１０および図１１は、第１の３レベル回路１０および第２の３レベル回路２０のスイッチ素子ＳＰ１〜ＳＰ４，ＳＭ１〜ＳＭ４を、オンデューティ比３７．５％とした場合における、第１の３レベル回路１０の出力電圧ＶＰ、第２の３レベル回路２０の出力電圧ＶＭ、および端子Ｕ−Ｗの出力電圧Ｖｏの関係を示す図である。図１２および図１３は、図１０および図１１に示した８つの時間区間I〜VIIIにおける電流経路を示す図である。
【００４６】
スイッチ素子ＳＰ１〜ＳＰ４，ＳＭ１〜ＳＭ４へ供給される駆動信号は、オンデューティ比が異なる以外は、図８の場合と同様である。時間区間Ｉ〜ＶＩＩＩにおける電流経路は、図１２および図１３に示す５つの状態のうち、状態ＣＰ１→ＣＰ２→ＣＰ３→ＣＰ４→ＣＰ５→ＣＰ６→ＣＰ７→ＣＰ８→・・・という状態遷移を繰り返す。そして、スイッチ素子ＳＰ１，ＳＰ２がオンのとき、第１の３レベル回路１０は、Ｖｉｎ／２の出力電圧ＶＰを出力する。また、スイッチ素子ＳＭ１，ＳＭ２がオンのとき、第２の３レベル回路２０は、−Ｖｉｎ／２の出力電圧ＶＭを出力する。出力電圧Ｖｏ（ＶＰ−ＶＭ）の平均値は、３Ｖｉｎ／４となる。
【００４７】
図１４および図１５は、第１の３レベル回路１０および第２の３レベル回路２０のスイッチ素子ＳＰ１〜ＳＰ４，ＳＭ１〜ＳＭ４を、オンデューティ比５０．０％とした場合における、第１の３レベル回路１０の出力電圧ＶＰ、第２の３レベル回路２０の出力電圧ＶＭ、および端子Ｕ−Ｗの出力電圧Ｖｏの関係を示す図である。図１４および図１５に示した８つの時間区間Ｉ〜ＶＩＩＩにおける電流経路は、図１２および図１３で表される。
【００４８】
スイッチ素子ＳＰ１〜ＳＰ４，ＳＭ１〜ＳＭ４へ供給される駆動信号は、オンデューティ比が異なる以外は、図８の場合と同様である。時間区間Ｉ〜ＶＩＩＩにおける電流経路は、図１２および図１３に示す状態のうち、状態ＣＰ３→ＣＰ３→ＣＰ３→ＣＰ３→ＣＰ７→ＣＰ７→ＣＰ７→ＣＰ７→・・・という状態遷移を繰り返す。そして、スイッチ素子ＳＰ１またはＳＰ２がオンのとき、第１の３レベル回路１０は、Ｖｉｎ／２の出力電圧ＶＰを出力する。また、スイッチ素子ＳＭ１またはＳＭ２がオンのとき、第２の３レベル回路２０は、−Ｖｉｎ／２の出力電圧ＶＭを出力する。出力電圧Ｖｏ（ＶＰ−ＶＭ）はＶｉｎとなる。
【００４９】
図１６および図１７は、第１の３レベル回路１０および第２の３レベル回路２０のスイッチ素子ＳＰ１〜ＳＰ４，ＳＭ１〜ＳＭ４を、オンデューティ比６２．５％とした場合における、第１の３レベル回路１０の出力電圧ＶＰ、第２の３レベル回路２０の出力電圧ＶＭ、および端子Ｕ−Ｗの出力電圧Ｖｏの関係を示す図である。図１８および図１９は、図１６および図１７に示した８つの時間区間Ｉ〜ＶＩＩＩにおける電流経路を示す図である。
【００５０】
スイッチ素子ＳＰ１〜ＳＰ４，ＳＭ１〜ＳＭ４へ供給される駆動信号は、オンデューティ比が異なる以外は、図８の場合と同様である。時間区間Ｉ〜ＶＩＩＩにおける電流経路は、図１８および図１９に示す状態のうち、状態ＣＰ１→ＣＰ２→ＣＰ３→ＣＰ４→ＣＰ５→ＣＰ６→ＣＰ７→ＣＰ８→・・・という状態遷移を繰り返す。そして、スイッチ素子ＳＰ１，ＳＰ２の両方がオンのとき、第１の３レベル回路１０はＶｉｎの出力電圧ＶＰを出力し、スイッチ素子ＳＰ１，ＳＰ２の一方がオンのとき、Ｖｉｎ／２の出力電圧ＶＰを出力する。また、スイッチ素子ＳＭ１，ＳＭ２の両方がオンのとき、第２の３レベル回路２０は−Ｖｉｎの出力電圧ＶＭを出力し、スイッチ素子ＳＭ１，ＳＭ２の一方がオンのとき−Ｖｉｎ／２の出力電圧ＶＭを出力する。出力電圧Ｖｏ（ＶＰ−ＶＭ）の平均値は５Ｖｉｎ／４となる。
【００５１】
図２０および図２１は、第１の３レベル回路１０および第２の３レベル回路２０のスイッチ素子ＳＰ１〜ＳＰ４，ＳＭ１〜ＳＭ４を、オンデューティ比７５．０％とした場合における、第１の３レベル回路１０の出力電圧ＶＰ、第２の３レベル回路２０の出力電圧ＶＭ、および端子Ｕ−Ｗの出力電圧Ｖｏの関係を示す図である。図２０および図２１に示した８つの時間区間Ｉ〜ＶＩＩＩにおける電流経路は、図１８および図１９で表される。
【００５２】
スイッチ素子ＳＰ１〜ＳＰ４，ＳＭ１〜ＳＭ４へ供給される駆動信号は、オンデューティ比が異なる以外は、図８の場合と同様である。時間区間Ｉ〜ＶＩＩＩにおける電流経路は、図１８および図１９に示す状態のうち、状態ＣＰ３→ＣＰ３→ＣＰ５→ＣＰ５→ＣＰ７→ＣＰ７→ＣＰ１→ＣＰ１→・・・という状態遷移を繰り返す。そして、スイッチ素子ＳＰ１，ＳＰ２の両方がオンのとき、第１の３レベル回路１０はＶｉｎの出力電圧ＶＰを出力し、スイッチ素子ＳＰ１，ＳＰ２の一方がオンのとき、Ｖｉｎ／２の出力電圧ＶＰを出力する。また、スイッチ素子ＳＭ１，ＳＭ２の両方がオンのとき、第２の３レベル回路２０は−Ｖｉｎの出力電圧ＶＭを出力し、スイッチ素子ＳＭ１，ＳＭ２の一方がオンのとき−Ｖｉｎ／２の出力電圧ＶＭを出力する。出力電圧Ｖｏ（ＶＰ−ＶＭ）は３Ｖｉｎ／２となる。
【００５３】
図２２および図２３は、第１の３レベル回路１０および第２の３レベル回路２０のスイッチ素子ＳＰ１〜ＳＰ４，ＳＭ１〜ＳＭ４を、オンデューティ比８７．５％とした場合における、第１の３レベル回路１０の出力電圧ＶＰ、第２の３レベル回路２０の出力電圧ＶＭ、および端子Ｕ−Ｗの出力電圧Ｖｏの関係を示す図である。図２４および図２５は、図２２および図２３に示した８つの時間区間Ｉ〜ＶＩＩＩにおける電流経路を示す図である。
【００５４】
スイッチ素子ＳＰ１〜ＳＰ４，ＳＭ１〜ＳＭ４へ供給される駆動信号は、オンデューティ比が異なる以外は、図８の場合と同様である。時間区間Ｉ〜ＶＩＩＩにおける電流経路は、図２４および図２５に示す状態のうち、状態ＣＰ１→ＣＰ２→ＣＰ１→ＣＰ３→ＣＰ１→ＣＰ４→ＣＰ１→ＣＰ５→・・・という状態遷移を繰り返す。そして、スイッチ素子ＳＰ１，ＳＰ２の両方がオンのとき、第１の３レベル回路１０はＶｉｎの出力電圧ＶＰを出力し、スイッチ素子ＳＰ１，ＳＰ２の一方がオンのとき、Ｖｉｎ／２の出力電圧ＶＰを出力する。また、スイッチ素子ＳＭ１，ＳＭ２の両方がオンのとき、第２の３レベル回路２０は−Ｖｉｎの出力電圧ＶＭを出力し、スイッチ素子ＳＭ１，ＳＭ２の一方がオンのとき−Ｖｉｎ／２の出力電圧ＶＭを出力する。出力電圧Ｖｏ（ＶＰ−ＶＭ）の平均値は７Ｖｉｎ／４の範囲となる。
【００５５】
図２６は出力電圧Ｖｏの目標値の波形図である。例えば、出力電圧Ｖｏの目標値が０〜Ｖｉｎ／２の範囲内であるとき、０とＶｉｎ／２との２値でＰＷＭ変調され、目標値がＶｉｎ／２〜Ｖｉｎの範囲内であるとき、Ｖｉｎ／２とＶｉｎとの２値でＰＷＭ変調される。そして、二つの３レベル回路１０，２０をそれぞれ９０度の位相差で動作させることで、二つの３レベル回路１０，２０からは、０、Ｖｉｎ／２、Ｖｉｎ、３Ｖｉｎ／２、２Ｖｉｎの５レベルの電圧が出力される。
【００５６】
さらに、ブリッジ回路３０により、二つの３レベル回路１０，２０からの出力電圧を極性反転することで、インバータ装置１０１は、図２６に示す９レベルの電圧を出力する。このように、複数の電圧レベルを用いてＰＷＭ変調により正弦波電圧が生成されるため、インダクタＬ１，Ｌ２に流れるリップル電流が小さくなり、インダクタＬ１，Ｌ２による損失が低減される。また、必要なインダクタンス値が小さくてよい（原理上では１６分の１でよい）ので、小型のインダクタＬ１，Ｌ２を用いることができる。
【００５７】
以上説明したように、本実施形態に係るインバータ装置１０１は、スイッチ素子数の増加に伴う大型化を回避しつつ、高次レベルの電圧を出力することができる。例えば、５レベルの場合と同じスイッチ素子数で９レベルの電圧を出力するインバータ装置１０１を実現できる。
【符号の説明】
【００５８】
１０−第１の３レベル回路（第１のマルチレベル回路）
２０−第２の３レベル回路（第２のマルチレベル回路）
３０−ブリッジ回路
４０−スイッチング制御回路
１０１−インバータ装置
ＮＩ１−第１入力端
ＮＩ２−第２入力端
ＯＵＴ１−第１出力端
ＯＵＴ２−第２出力端
ＳＢ１〜ＳＢ４−スイッチ素子
ＳＭ１〜ＳＭ４−スイッチ素子
ＳＢ１〜ＳＢ４−スイッチ素子
Ｃ１，Ｃ２−入力コンデンサ
Ｃｆ１，Ｃｆ２−フローティングキャパシタ
Ｌ１−第１のインダクタ
Ｌ２−第２のインダクタ
ＶＰ，ＶＭ，Ｖｏ−出力電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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