(57)【特許請求の範囲】
【請求項１】
（ａ）炭化珪素半導体基板上に、前記炭化珪素半導体基板より不純物濃度の低いエピタキシャル層を形成する工程と、
（ｂ）前記エピタキシャル層上に、複数の電極を形成する工程と、
（ｃ）各前記電極に挟まれた前記エピタキシャル層上に、前記エピタキシャル層下面より深い溝を形成する工程と、
（ｄ）前記電極の端部と、前記エピタキシャル層の端部および露出した側面とを少なくとも覆って、絶縁膜を形成する工程と、
（ｅ）前記溝が形成された部分から、前記炭化珪素半導体基板を分断する工程とを備え、
（ｆ）前記工程（ｄ）の前に、前記炭化珪素半導体基板上および前記エピタキシャル層上を純水で洗浄する工程をさらに備えることを特徴とする、
炭化珪素半導体装置の製造方法。
【請求項２】
前記工程（ｃ）が、前記エピタキシャル層下面、または、当該下面近傍の前記炭化珪素半導体基板までの深さの前記溝を形成する工程であることを特徴とする、
請求項１に記載の炭化珪素半導体装置の製造方法。
【請求項３】
前記工程（ｃ）が、前記炭化珪素半導体基板下面をシートに固定し、前記炭化珪素半導体基板下面までの深さの前記溝を形成する工程であることを特徴とする、
請求項１に記載の炭化珪素半導体装置の製造方法。
【請求項４】
前記工程（ｅ）が、前記シートに固定された前記炭化珪素半導体基板を、前記シートのエキスパンドによって分断する工程であることを特徴とする、
請求項３に記載の炭化珪素半導体装置の製造方法。
【請求項５】
前記工程（ｅ）が、機械的ブレイクによって前記炭化珪素半導体基板を分断する工程であることを特徴とする、
請求項１または請求項２に記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
炭化珪素（以下ＳｉＣ）半導体はシリコン（Ｓｉ）と比べ、破壊電界、バンドギャップ、熱伝導率が大きいことが一般に知られている。バンドギャップおよび熱伝導率が大きいため耐熱性に優れ、高温動作や簡易冷却が可能になる。また、破壊電界が大きいので薄型化が容易で、低損失であり、高温動作が可能となる。
【０００３】
ＳｉＣショットキーバリアダイオード（ＳｉＣ  Ｓｃｈｏｔｔｋｙ  Ｂａｒｒｉｅｒ  Ｄｉｏｄｅ：以下ＳｉＣ−ＳＢＤ）やＳｉＣ−ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の設計においては、その破壊電界が、シリコンを用いた場合の０．３ＭＶ／ｃｍに対し、ＳｉＣを用いた場合には２．８ＭＶ／ｃｍである。この特長を活かして、活性層であるドリフトエピ層の厚みや終端構造を決定すると、破壊電界がシリコンの約１０倍大きいＳｉＣを用いた場合では、例えばドリフトエピタキシャル層はシリコンの１／１０程度で良い。
【０００４】
ｋＶ級高耐圧のＳｉＣ−ＳＢＤは、ｎ型ＳｉＣエピタキシャル層上にショットキー電極が形成されて構成されている。
【０００５】
この構造では、エピタキシャル層とショットキー電極との接合面の周縁に電界が集中し易くなるので、その接合面（ショットキー接合面）の周縁の表層に電界集中緩和のためのｐ型終端構造を形成する必要がある。
【０００６】
ｐ型終端構造の形成には、一般にＡｌ（アルミニウム）、Ｂ（ボロン）等のｐ型不純物を、ｎ型エピタキシャル層にイオン注入し、１５００℃程度以上の高温熱処理で活性化アニールする方法が用いられる。続いて、裏面研磨、裏面オーミック形成、おもて面にショットキー接合を形成する。さらに、ワイヤボンド（ＷＢ）時のパッドとして５μｍ程度のＡｌを形成するのが一般的である。従来はこの後、パッシベーション膜として３５０℃程度のキュア加熱が必要なポリイミド（以下ＰＩ）を形成してから、最後にＮｉ／Ａｕの裏面メタライズを実施し、ウエハプロセスを完了する。
【０００７】
素子の電気特性評価をウエハテスト（以下ＷＴ）およびチップテスト（以下ＣＴ）を行う必要がある場合には、ＷＴ後、ダイシングにより個々のチップに分割し、ＣＴを実施する。以上が一般的な工程順序である。
【０００８】
ここで、ＰＩは表面電極パッド開口部以外の表面電極端、ダイシングライン開口部以外の表面電極端、終端構造近傍をそれぞれ覆うように形成される。
【０００９】
通常ＰＩ形成時には、基板表面のチップ端に相当する箇所に溝形成の類を実施していないので、個々の素子の側壁部にはＰＩは形成されていない。
【００１０】
これに対し、何らかの目的のために個々の素子の側壁部にＰＩ等のパッシベーション膜を形成する技術として、次のような事例を確認している。
【００１１】
特許文献１には、サファイヤ基板上にＧａＮ系結晶層を形成した基板をチップに分断する方法が記載されている。特にチッピング対策に関して詳しく記載されている。
【００１２】
ＧａＮ素子の製造方法について、劈開におけるチッピングや、ダイシングにおける切り代拡大への対策が記載されている。また、電極用凹部内の側壁面をパッシベーション膜で被覆する工程が記載されている。
【００１３】
形成する溝部の深さについて１〜１００μｍが好ましく、特に１〜５０μｍがより好ましい範囲であると記載されており、形成した溝部を最終的にブレイクすることを想定していない。
【００１４】
特許文献２には、チップフレームと呼ばれる絶縁性フレームを具備することにより、不良チップの抽出を容易にし、モジュール製造時のチップ保護を可能とした方法が記載されている。当該方法によれば、さらに、小型化や低インダクタンス化も可能となるとされている。
【００１５】
特許文献３には、端面全体に導体層を形成する構造について記載されている。
【００１６】
特許文献４には、シリコン太陽電池の製造において０．１μｍ以上１０μｍ以下の凹部を、レーザスクライビングにより形成する方法が記載されている。
【００１７】
特許文献５には、基板強度を保持しつつオン抵抗を低減する目的で素子裏面に凹部を有する構造について記載されている。
【先行技術文献】
【特許文献】
【００１８】
【特許文献１】特開２００５−０１２２０６号公報
【特許文献２】特開２０００−１８３２８２号公報
【特許文献３】特開２００９−２２４６４１号公報
【特許文献４】特開２００４−０６４０２８号公報
【特許文献５】特開２００６−１５６６５８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１９】
上記のとおり、破壊電界が、シリコンを用いた場合の０．３ＭＶ／ｃｍに対し、ＳｉＣを用いた場合には２．８ＭＶ／ｃｍである特長を活かして、活性層であるドリフトエピタキシャル層の厚みや終端構造を決定する。
【００２０】
破壊電界がシリコンの約１０倍大きいＳｉＣでは、ドリフトエピタキシャル層は、シリコンの１／１０程度で良い。終端構造の面方向の寸法に関しても、ＳｉＣ材料を用いる場合にはシリコンの１／１０程度で良い。
【００２１】
ここで、チップ端の形状に起因する電界集中や、周囲雰囲気に影響されたチップ状態によって、電気特性評価の際に放電が生じ得る。
【００２２】
当該放電は、個々のチップに分割したことで、ＰＩが形成されていない側壁部（側面部）が露出する個々の素子において生じやすいため、ＷＴで放電しなくても、ＣＴで放電することがあるという問題があった。
【００２３】
本発明は、上記のような問題を解決するためになされたものであり、複数のチップに分割される炭化珪素半導体基板において、分割後において放電が生じることを抑制することができる炭化珪素半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２５】
本発明にかかる炭化珪素半導体装置の製造方法は、（ａ）炭化珪素半導体基板上に、前記炭化珪素半導体基板より不純物濃度の低いエピタキシャル層を形成する工程と、（ｂ）前記エピタキシャル層上に、複数の電極を形成する工程と、（ｃ）各前記電極に挟まれた前記エピタキシャル層上に、前記エピタキシャル層下面より深い溝を形成する工程と、（ｄ）前記電極の端部と、前記エピタキシャル層の端部および露出した側面とを少なくとも覆って、絶縁膜を形成する工程と、（ｅ）前記溝が形成された部分から、前記炭化珪素半導体基板を分断する工程とを備え、（ｆ）前記工程（ｄ）の前に、前記炭化珪素半導体基板上および前記エピタキシャル層上を純水で洗浄する工程をさらに備えることを特徴とする。
【発明の効果】
【００２７】
本発明にかかる炭化珪素半導体装置の製造方法によれば、（ｃ）各前記電極に挟まれた前記エピタキシャル層上に、前記エピタキシャル層下面より深い溝を形成する工程と、（ｄ）前記電極の端部と、前記エピタキシャル層の端部および露出した側面とを少なくとも覆って、絶縁膜を形成する工程と、（ｅ）前記溝が形成された部分から、前記炭化珪素半導体基板を分断する工程とを備えることにより、炭化珪素半導体基板を分断した後も、エピタキシャル層の側面部が露出することを防ぐことができ、放電が生じることを抑制することができる。
【図面の簡単な説明】
【００２８】
【図１】本発明の実施の形態にかかる炭化珪素半導体装置の製造方法を説明する断面図である。
【図２】本発明の実施の形態にかかる炭化珪素半導体装置の製造方法を説明する断面図である。
【図３】本発明の実施の形態にかかる炭化珪素半導体装置の製造方法を説明する断面図である。
【図４】本発明の実施の形態にかかる炭化珪素半導体装置の製造方法を説明する断面図である。
【図５】本発明の実施の形態にかかる炭化珪素半導体装置の製造方法を説明する断面図である。
【図６】本発明の実施の形態にかかる炭化珪素半導体装置の製造方法を説明する断面図である。
【図７】本発明の実施の形態にかかる炭化珪素半導体装置の製造方法を説明する断面図である。
【図８】本発明の実施の形態にかかる炭化珪素半導体装置の製造方法を説明する断面図である。
【図９】本発明の実施の形態にかかる炭化珪素半導体装置の製造方法を説明する断面図である。
【図１０】本発明の実施の形態にかかる炭化珪素半導体装置の製造方法を説明する断面図である。
【図１１】本発明の前提技術にかかる炭化珪素半導体装置の製造方法を説明する断面図である。
【図１２】本発明の前提技術にかかる炭化珪素半導体装置の製造方法を説明する断面図である。
【発明を実施するための形態】
【００２９】
本発明の前提技術として、図１１のように、ＰＩ８が表面電極パッド開口部１０以外の表面電極端、ダイシングライン開口部１００以外の表面電極端、終端構造近傍をそれぞれ覆うように形成される場合を示す。
【００３０】
通常ＰＩ８形成時には、ｎ＋型基板１表面のチップ端に相当する箇所に溝形成の類を実施していないので、図１２に示すように、個々のチップに分割する際には、個々の素子の側壁部（側面部）には、絶縁膜としてのＰＩ８は形成されていない。
【００３１】
ここで、チップ端の形状に起因する電界集中や、周囲雰囲気に影響されたチップ状態によって、電気特性評価の際に放電が生じ得る。
【００３２】
当該放電は、分割したことで、ＰＩ８が形成されていない側壁部（側面部）が露出する個々の素子において生じやすいため、ＷＴで放電せずに済んでも、ＣＴで放電することがある。
【００３３】
以下の実施の形態では、上記のような問題を鑑みて、複数のチップに分割される炭化珪素半導体基板において、分割後において放電が生じることを抑制することができる炭化珪素半導体装置および炭化珪素半導体装置の製造方法を示す。
【００３４】
＜実施の形態１＞
＜製造方法＞
本発明の炭化珪素半導体装置および炭化珪素半導体装置の製造方法の概要は、ＳｉＣ−ＳＢＤを例に説明するとおよそ以下のとおりである。
【００３５】
例えば、口径４インチ、４°オフ角の、ｎ型４Ｈ−ＳｉＣ基板のシリコン面（０００１）に、ｎ型ＳｉＣ層をＣＶＤ法によりエピタキシャル成長させる。
【００３６】
ｎ型４Ｈ−ＳｉＣ基板上に成長させるｎ型エピタキシャル層の、濃度と厚みについては所望の耐圧を実現するよう調整する。
【００３７】
写真製版工程で必要になる、基板内の位置合わせ基準のためのマークの形成、ｐ型終端構造の形成、裏面研磨、裏面におけるオーミック接合の形成、おもて面におけるショットキー接合の形成、ワイヤボンド（以下ＷＢ）用の表面パッドの形成と、順次実施していく。
【００３８】
溝の深さについては、少なくともドリフトエピタキシャル層厚に相当するよりも深くする。耐圧仕様にもよるが、ドリフトエピタキシャル層厚は、数μｍ〜数十μｍ程度である。ＰＩを溝の側面にも形成することを考慮すると、溝を深くするほど形成は困難となるため、エピタキシャル層厚に相当する深さに留めることが望ましい。
【００３９】
一方で、基板厚みの２／３相当分の深さまで溝を形成する、すなわち、４インチＳｉＣ基板の厚みが３００〜３５０μｍ程度の場合、ダイシングされない残厚を例えば１００μｍ程度とすることもできる。
【００４０】
これは、機械的ブレイクにより分断される際、ダイシングされていないＳｉＣの残厚部分には、欠損となるチッピングや、あるいは逆に「バリ」と呼ばれる余剰突出部が発生し易く、これらは、ＳｉＣの残厚部分が厚いほど発生し易くなり、その程度もより顕著になるからである。分断自体も困難になる。
【００４１】
また、ハーフカット工程を含め、その後のＰＩ形成、裏面メタライズ、さらには電気特性評価のＷＴまでを、基板状態を損なうことなく処理するために、基板の強度確保が必要となる。上記の４インチＳｉＣ基板の場合、強度を確保するために必要な厚さが１００μｍ程度であるので、上記のような残厚まで薄くすることができる。
【００４２】
ハーフカット後のＰＩ形成は、通常のウエハプロセス同様、ＰＩの液体材料をスピンコートする手法を想定している。
【００４３】
写真製版で使用するフォトレジストと比較して、通常は高粘性の水飴状ＰＩ材料を目標の厚みに応じた回転数、例えば２０００〜３０００ｒｐｍ程度の回転数でスピンコートすることにより、基板表面に形成されるＰＩ厚みを制御すると同時に、その面内均一性を高めている。
【００４４】
ただし、最終的なＰＩとして形成完了するのはキュア加熱後である。ハーフカットにより、ＳｉＣ基板表面に例えば５０〜１００μｍの幅の溝ができるが、そこにもＰＩが形成される。
【００４５】
この領域に形成されたＰＩについては、通常の基板表面のような、目標の厚みと良好な面内均一性を実現することはできない。しかしながら、側壁をＳｉＣで覆う目的は達成できる。なお、チップの角で発生する放電現象を防止する場合に、ＰＩの膜厚依存性は小さいことが分かっている。
【００４６】
以下では、本発明の実施の形態にかかる炭化珪素半導体装置の製造方法の詳細を、図１〜図１０を参照しながら説明する。図１〜図１０は、本発明の実施の形態１の製造方法を説明するための、製造工程におけるＳｉＣ−ＳＢＤの主要断面図である。
【００４７】
まず、図１に示すように工程１では、（０００１）シリコン面４Ｈ−ＳｉＣからなる８°または４°オフ角のｎ＋型基板１を準備する。ｎ＋型基板１の抵抗率は、０．０２Ω・ｃｍ程度である。
【００４８】
次に、ｎ＋型基板１の上に、不純物濃度が５×１０１５／ｃｍ３程度のｎ型のドリフトエピタキシャル層２を、６００Ｖ〜３３００Ｖ程度の所望の耐圧に応じ、５〜３０μｍ程度成長させる。ドリフトエピタキシャル層２は、ｎ＋型基板１より低濃度の不純物濃度とする。
【００４９】
そして、後の工程の写真製版時に必要となる合わせマークを、ＳｉＣ表面において０．３μｍ程度エッチングして形成する。このマークに関しては図示を省略している。製造工程簡略化のために、このマーク形成は次の注入工程と兼ねることも可能である。
【００５０】
次に、図２に示すように工程２では、所望の耐圧を安定して確保するために、ショットキー電極端部の電界集中緩和構造として、Ａｌイオン注入による終端ｐ型注入層３をドリフトエピタキシャル層２上に形成する。
【００５１】
例として、ＦＬＲ（Ｆｉｅｌｄ  Ｌｉｍｉｔｉｎｇ  Ｒｉｎｇ）と呼ばれる、１種類の濃度の多重環構造や、あるいは、ＧＲ（Ｇｕａｒｄ  Ｒｉｎｇ）とその外側に連続して濃度が若干薄い環構造を備えるＪＴＥ（Ｊｕｎｃｔｉｏｎ  Ｔｅｒｍｉｎａｔｉｏｎ  Ｅｘｔｅｎｓｉｏｎ）と呼ばれる、２種類の濃度の終端構造を形成してもよい。
【００５２】
いずれの場合も、終端構造として完成させるためには、注入層を活性化する必要がある。ＳｉＣプロセスでは、一般に１３００〜１７００℃程度の高温で熱処理する。その際、バンチングステップと呼ばれる、段差発生を抑制するためグラファイト膜でキャッピングしてもよい。良好なプロセスでは、バンチングステップを１ｎｍ未満に抑えることが可能である。ｐ型注入層は５０％以上、より望ましくは９０％以上の活性化率が得られれば、終端構造として機能する。活性化率がより高いことは、注入工程で崩れた結晶の再結晶化状態をより完全な状態にしている指標と解釈でき、デバイスの高信頼性の実現に寄与する。
【００５３】
次に、図３に示すように工程３では、ｎ型のドリフトエピタキシャル層２および終端ｐ型注入層３の表面を保護するために、ＳｉＯ２熱酸化膜４を形成する。
【００５４】
ＳＢＤデバイスの電気特性を良好にするためには、乾式酸化が有効であり、およそ２０ｎｍ以上の酸化膜を形成することが望ましい。熱酸化の場合は、一般に裏面にもＳｉＯ２熱酸化膜が形成されるが、図３ではその表記を省略している。この後、所望の厚みに裏面研磨して、清浄ＳｉＣの裏面を露出させる。
【００５５】
次に、図４に示すように工程４では、裏面のオーミック電極５を形成する。例えば１００ｎｍ厚のＮｉをスパッタにより形成し、それを１０００℃でアニールすることにより良好なオーミック接合が得られる。
【００５６】
工程３で形成したおもて面のＳｉＯ２熱酸化膜４がプロセス保護膜として機能する。次のショットキーメタルの形成直前に、ＳｉＯ２熱酸化膜４をフッ酸によりエッチング除去し、清浄なｎ型のドリフトエピタキシャル層２のＳｉＣ表面を準備する。
【００５７】
次に、図５に示すように工程５では、おもて面の終端ｐ型注入層３に挟まれる位置ごとに、ショットキー電極６をそれぞれ形成する。例えば、Ｔｉをスパッタにより全面成膜し、写真工程で希フッ酸エッチングにより電極パターニングする。電気特性をより安定させるために、４５０℃程度でショットキー電極６を熱処理するのが有効である。
【００５８】
なお、Ｔｉをショットキーメタルとする場合は、ＳｉＣ−ＳＢＤにおいて、最もデバイス特性に大きな影響を与える接合箇所はＴｉ／ＳｉＣ界面であるので、可能ならおもて面のＴｉのショットキー電極６を先に形成して、後から裏面のオーミック電極５を形成するのが望ましい。
【００５９】
しかし、良好なＮｉの裏面のオーミック電極５を形成するには、１０００℃程度のアニールが必要とされており、Ｔｉのショットキー電極６は、この高温プロセスでは破壊されてしまうため、やむなく裏面のオーミック電極５を先に形成し、おもて面のＴｉのショットキー電極６を後で形成する手法を選んでいる。
【００６０】
次に、図６に示すように工程６では、ＷＢ用の表面パッド７を形成する。例えばスパッタにより５μｍのＡｌを全面成膜し、上記のＴｉと同様に写真製版によりパターニング形成する。Ａｌのエッチング液はリン酸を主とするのが一般的である。
【００６１】
次に、図７に示すように工程７では、ＰＩ８を形成する前に、ｎ＋型基板１をブレードダイシングによりハーフカットして溝１１を形成する。
【００６２】
溝の深さについては、少なくともドリフトエピタキシャル層厚に相当する深さまで形成する。すなわち、溝１１の底面は、ドリフトエピタキシャル層２の下面、または下面近傍のｎ＋型基板１に相当する深さに形成される。耐圧仕様にもよるが、ドリフトエピタキシャル層厚は、数μｍ〜数十μｍ程度である。ＰＩを溝１１の側面にも形成することを考慮すると、溝を深くするほど形成は困難となるため、エピタキシャル層厚に相当する深さに留めることが望ましい。
【００６３】
一方で、基板厚みの２／３相当分の深さまで溝を形成する、すなわち、４インチＳｉＣ基板の厚みが３００〜３５０μｍ程度の場合、ダイシングされない残厚を例えば１００μｍ程度とすることもできる。
【００６４】
これは、機械的ブレイクにより分断される際、ダイシングされていないＳｉＣの残厚部分には、欠損となるチッピングや、あるいは逆に「バリ」と呼ばれる余剰突出部が発生し易く、これらは、ＳｉＣの残厚部分が厚いほど発生し易くなり、その程度もより顕著になるからである。また、残厚部分が厚いほど分断自体も困難になる。
【００６５】
ハーフカット工程を含め、その後のＰＩ形成、裏面メタライズ、さらには電気特性評価のＷＴまでを、基板状態を損なうことなく処理するために、基板の強度確保が必要となる。上記の４インチＳｉＣ基板の場合、強度を確保するために必要な厚さが１００μｍ程度であるので、上記のような残厚まで薄くすることができる。
【００６６】
次に、図８に示すように工程８では、ハーフカット後のＰＩ８の形成を、通常のウエハプロセス同様、ＰＩ８の液体材料をスピンコートする手法で行う。
【００６７】
写真製版で使用するフォトレジストと比較して、通常は高粘性の水飴状ＰＩ材料を目標の厚みに応じた回転数、例えば２０００〜３０００ｒｐｍ程度の回転数でスピンコートすることにより、基板表面に形成されるＰＩ厚みを制御すると同時に、その面内均一性を高めている。
【００６８】
ただし、最終的なＰＩ８として形成完了するのは３５０℃程度のキュア加熱後である。
【００６９】
ハーフカットによりｎ＋型基板１表面に例えば５０〜１００μｍの幅の溝１１ができるが、そこにもＰＩ８が形成される。すなわち、表面電極パッド開口部１０を除く表面パッド７およびショットキー電極６（端部を含む）、さらには、ドリフトエピタキシャル層２の表面（端部を含む）および側面、露出したｎ＋型基板１について、ＰＩ８が形成される。
【００７０】
この領域に形成されたＰＩ８については、通常のｎ＋型基板１表面のような、目標の厚みと良好な面内均一性を実現することはできない。しかしながら、側壁をＳｉＣで覆う目的は達成できる。なお、チップの角で発生する放電現象を防止する場合に、ＰＩ８の膜厚依存性は小さいことが分かっている。
【００７１】
次に、図９に示すように工程９では、裏面メタライズ９として、例えばスパッタによりＮｉ、Ａｕを全面成膜する。以上によりウエハプロセスが完了する。ウエハテスト（ＷＴ）を実施する場合は、この状態で実施する。
【００７２】
次に、図１０に示すように工程１０では、ハーフカット時に残したｎ＋型基板１厚み分を分断する。こうしてウエハは、溝１１が形成されていた部分から分断されてチップ状態となり、本発明のチップ側面をＰＩ８で覆った構造を実現できる。ハーフカットダイシング後にチップを分断するのには、例えば機械的にブレイクするのが有効である。
【００７３】
以上のように、ＳｉＣチップのＰＩ形成箇所に関して、少なくともエピタキシャル層形成側の電極端からチップの角（ドリフトエピタキシャル層２の端部）、さらにチップの側面（ドリフトエピタキシャル層２の側面）のうち、少なくともドリフトエピタキシャル層２厚に相当する部分を絶縁膜としてのＰＩが覆う炭化珪素半導体装置の構造を実現することができる。
【００７４】
チップの角およびチップ側面にも、ＰＩを被覆させる構造とすることにより、チップテスト以降に発生する放電現象を抑制できる。さらに基板状態（分断前の状態）でＰＩ８形成するので、量産性に優れる。
【００７５】
ここで、ＰＩ形成後のダイシングの仕上げ工程では、一般に純水による洗浄を実施する。ダイシングによる砥粒及び切り屑を除去するためである。
【００７６】
ところが、ＳｉＣ−ＳＢＤチップ表面のＰＩが吸湿すると耐圧特性を劣化させる場合がある。この対策として従来は、表面メタライズ、および、ＰＩ形成、裏面メタライズ形成した後にダイシングおよび洗浄をし、チップ分割する場合は、純水洗浄により吸湿してしまったＰＩを、チップの２００℃程度のキュア加熱によりＰＩ中の水分を除去させていた。
【００７７】
ＰＩの吸湿には、上記のように純水に直接晒される以外に、大気中の湿気に起因するものもあるが、前者の方がほぼ浸漬状態に等しく、顕著に吸湿すると考えられる。よって、このダイシング後の洗浄による吸湿だけでも回避することができれば、ＰＩの吸湿レベルを格段に低減することが可能となる。
【００７８】
本発明の製造方法によれば、ハーフカットダイシング、および、純水洗浄をＰＩ形成前に終えることが可能である。すなわち、図８に示す工程８の前に、工程７の段階でハーフカットダイシングを行い、純水洗浄を行うことができる。
【００７９】
これによって、ＰＩ形成後にＰＩが激しく吸湿する純水に暴露および浸漬する工程が不要となる。
【００８０】
＜効果＞
本発明にかかる実施の形態によれば、炭化珪素半導体装置において、ｎ＋型基板１と、ｎ＋型基板１上に形成された、ｎ＋型基板１より不純物濃度の低いドリフトエピタキシャル層２と、ドリフトエピタキシャル層２上に形成されたショットキー電極６と、ショットキー電極６の端部と、ドリフトエピタキシャル層２の端部および側面とを少なくとも覆って形成された、絶縁膜としてのＰＩ８とを備える。
【００８１】
このような炭化珪素半導体装置によれば、チップの角およびチップ側面もＰＩ８を被覆させる構造とすることにより、チップテスト以降に発生する放電現象を抑制することができる。特に、ドリフトエピタキシャル層２の側面をＰＩ８で被覆することで、放電が生じやすいドリフトエピタキシャル層２とｎ＋型基板１との境界からの放電を抑制することができる。
【００８２】
一方で、溝を深く形成すればするほど、ポリイミドの形成が困難となるため、ポリイミドを良好に形成できる範囲に留めることができる。
【００８３】
さらに基板状態でＰＩ形成するので量産性に優れる。
【００８４】
また、本発明にかかる実施の形態によれば、炭化珪素半導体装置において、絶縁膜としてのＰＩ８が、ドリフトエピタキシャル層２近傍以外のｎ＋型基板１の側面を覆わない。
【００８５】
このような炭化珪素半導体装置によれば、チップテスト以降に発生する放電現象を抑制しつつ、溝１１内にＰＩ８を良好に形成できる。溝１１内にＰＩ８を効率的に形成できるため、量産性に優れる。
【００８６】
また、本発明にかかる実施の形態によれば、炭化珪素半導体装置の製造方法において、（ａ）ｎ＋型基板１上に、ｎ＋型基板１より不純物濃度の低いドリフトエピタキシャル層２を形成する工程と、（ｂ）ドリフトエピタキシャル層２上に、複数のショットキー電極６を形成する工程と、（ｃ）各ショットキー電極６に挟まれたドリフトエピタキシャル層２上に、ドリフトエピタキシャル層２下面より深い溝１１を形成する工程と、（ｄ）ショットキー電極６の端部と、ドリフトエピタキシャル層２の端部および露出した側面とを少なくとも覆って、絶縁膜としてのＰＩ８を形成する工程と、（ｅ）溝１１が形成された部分から、ｎ＋型基板１を分断する工程とを備える。
【００８７】
このような炭化珪素半導体装置の製造方法によれば、チップテスト以降に発生する放電現象を抑制しつつ、溝１１内にＰＩ８を良好に形成できる。溝１１内にＰＩ８を効率的に形成できるため、量産性に優れる。
【００８８】
また、本発明にかかる実施の形態によれば、炭化珪素半導体装置の製造方法において、工程（ｃ）が、ドリフトエピタキシャル層２下面、または、当該下面近傍のｎ＋型基板１までの深さの溝１１を形成する工程である。
【００８９】
このような炭化珪素半導体装置の製造方法によれば、溝１１内にＰＩ８を良好に形成できる。
【００９０】
また、本発明にかかる実施の形態によれば、炭化珪素半導体装置の製造方法において、（ｆ）工程（ｄ）の前に、ｎ＋型基板１上およびドリフトエピタキシャル層２上を純水で洗浄する工程をさらに備える。
【００９１】
このような炭化珪素半導体装置の製造方法によれば、吸湿性の高いＰＩが純水に暴露および浸漬されることを防ぐことができ、ＰＩの吸湿による放電の発生を抑制することができる。
【００９２】
＜実施の形態２＞
＜製造方法＞
実施の形態１では、ＰＩ８形成前に、ｎ＋型基板１をブレードダイシングによりハーフカットして溝１１を形成している。このようにすることにより、チップの角およびチップ側面もポリイミドを被覆させる構造を実現している。
【００９３】
しかし、ｎ＋型基板１下面をシートに貼り付けた状態で、フルカットダイシング（完全な分断）後にＰＩを塗布してもよい。
【００９４】
隣接チップがＰＩ塗布で融着することでチップ分割に支障をきたす場合は、フルカットダイシング後にシートをエキスパンドして、その後にＰＩを塗布するのが有効である。これにより、隣接チップがＰＩ塗布で融着することを防止できる。
【００９５】
＜変形例＞
なお、実施の形態１および２では、ショットキー電極としてＴｉを用いる場合について述べたが、他のＮｉ、Ｗ、Ｍｏ等の金属を用いてもよい。
【００９６】
さらに、ＳｉＣ−ＳＢＤ以外のデバイス、ＪＢＳ（Ｊｕｎｃｔｉｏｎ  Ｂａｒｒｉｅｒ  Ｓｃｈｏｔｔｋｙ）、ＭＯＳＦＥＴ等、他の半導体デバイスにおいても、同様にチップテスト以降の放電現象を防止可能である。
【００９７】
＜効果＞
本発明にかかる実施の形態によれば、炭化珪素半導体装置の製造方法において、工程（ｃ）が、ｎ＋型基板１下面をシートに固定し、ｎ＋型基板１下面までの深さの溝１１を形成する工程である。
【００９８】
このような炭化珪素半導体装置の製造方法によれば、側面全体にＰＩを塗布することで、チップテスト以降に発生する放電現象をより効果的に抑制することができる。
【００９９】
また、本発明にかかる実施の形態によれば、炭化珪素半導体装置の製造方法において、工程（ｅ）が、シートに固定されたｎ＋型基板１を、シートのエキスパンドによって分断する工程である。
【０１００】
このような炭化珪素半導体装置の製造方法によれば、隣接したチップ同士が、ＰＩ塗布により融着することを防止することができる。
【０１０１】
本発明の実施の形態では、各構成要素の材質、材料、実施の条件等についても記載しているが、これらは例示であって記載したものに限られるものではない。
【０１０２】
なお本発明は、その発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
【符号の説明】
【０１０３】
１  ｎ＋型基板、２  ドリフトエピタキシャル層、３  終端ｐ型注入層、４  ＳｉＯ２熱酸化膜、５  オーミック電極、６  ショットキー電極、７  表面パッド、８  ＰＩ（ポリイミド）、９  裏面メタライズ、１０  表面電極パッド開口部、１１  溝、１００  ダイシングライン開口部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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