(57)【特許請求の範囲】
【請求項１】
バンプ搭載面を有する半導体集積回路と、前記バンプ搭載面にバンプによって接続される薄膜キャパシタ部とを備えた半導体装置であって、
前記半導体集積回路は、
前記バンプ搭載面に形成され、一方の極性の電源電圧が印加される第１電源パッドと、
前記バンプ搭載面に形成され、他方の極性の電源電圧が印加される第２電源パッドと、を含み、
前記薄膜キャパシタ部は、
前記第１電源パッドに前記バンプを介して接続される第１電極層と、
前記第２電源パッドに前記バンプを介して接続される第２電極層と、
前記第１電極層と前記第２電極層との間に形成された誘電体層と、を含み、
該半導体装置は、
前記半導体集積回路に電力を供給する電力供給経路と、
前記電力供給経路中に設けられ、前記第１電極層および第２電極層の体積抵抗率より高い体積抵抗率を有する金属系高抵抗材料からなる薄板状の金属抵抗部と、を備える、半導体装置。
【請求項２】
請求項１に記載された半導体装置において、
前記電力供給経路は、前記第１、第２電源パッド、前記バンプ、および前記薄膜キャパシタ部を含み、
前記金属抵抗部は、前記半導体集積回路の前記バンプ搭載面と前記薄膜キャパシタ部との間に設けられる、半導体装置。
【請求項３】
請求項２に記載された半導体装置において、
前記第１電極層は、前記電力供給経路を構成し、前記バンプと電気的に接続される第１供給部を含み、
前記第２電極層は、前記電力供給経路を構成し、前記バンプと電気的に接続される第２供給部を含み、
前記金属抵抗部は、前記バンプと前記第１供給部との間、および前記バンプと前記第２供給部との間、の少なくとも一方に設けられている、半導体装置。
【請求項４】
請求項２に記載された半導体装置において、
前記金属抵抗部は、前記第１電源パッドおよび前記第２電源パッドに設けられる、半導体装置。
【請求項５】
請求項１に記載された半導体装置において、
前記薄膜キャパシタ部を、前記半導体集積回路と反対側において外部に電気的に接続する外部接続部をさらに備え、
前記電力供給経路は、前記第１、第２電源パッド、前記バンプ、前記薄膜キャパシタ部、および前記外部接続部を含み、
前記金属抵抗部は、前記外部接続部と前記薄膜キャパシタ部との間に設けられる、半導体装置。
【請求項６】
請求項５に記載された半導体装置において、
前記第１電極層は、前記電力供給経路を構成し、前記バンプと電気的に接続される第１供給部を含み、
前記第２電極層は、前記電力供給経路を構成し、前記バンプと電気的に接続される第２供給部を含み、
前記金属抵抗部は、前記外部接続部と前記第１供給部との間、および前記外部接続部と前記第２供給部との間、の少なくとも一方に設けられている、半導体装置。
【請求項７】
請求項１から請求項６のいずれか一項に記載された半導体装置において、
前記金属抵抗部は、７０μΩ・ｃｍ以上の体積抵抗率を有する、半導体装置。
【請求項８】
請求項１から請求項７のいずれか一項に記載された半導体装置において、
前記薄膜キャパシタ部は、
前記第１電極層と前記誘電体層との間、あるいは前記第２電極層と前記誘電体層との間に形成され、前記第１電極層および第２電極層の体積抵抗率より高い体積抵抗率を有する金属系高抵抗材料からなる金属抵抗層を含む、半導体装置。
【請求項９】
請求項８に記載された半導体装置において、
前記金属抵抗層は、７０μΩ・ｃｍ以上の体積抵抗率を有する、半導体装置。
【請求項１０】
請求項１から請求項９のいずれか一項に記載された半導体装置において、
前記薄膜キャパシタ部は、前記半導体集積回路の平面形状と等しい平面形状を有する、半導体装置。
【請求項１１】
バンプ搭載面を有する半導体集積回路と、前記バンプ搭載面にバンプによって接続される薄膜キャパシタ部とを備えた半導体装置であって、
前記半導体集積回路は、
前記バンプ搭載面に形成され、一方の極性の電源電圧を印加する第１電源パッドと、
前記バンプ搭載面に形成され、他方の極性の電源電圧を印加する第２電源パッドと、を含み、
前記薄膜キャパシタ部は、
前記第１電源パッドに前記バンプを介して接続される第１電極層と、
前記第２電源パッドに前記バンプを介して接続される第２電極層と、
前記第１電極層と前記第２電極層との間に形成された誘電体層と、
前記第１電極層と前記誘電体層との間、あるいは前記第２電極層と前記誘電体層との間に形成され、前記第１電極層および第２電極層の体積抵抗率より高い体積抵抗率を有する金属系高抵抗材料からなる金属抵抗層と、を含む、半導体装置。
【請求項１２】
請求項１１に記載された半導体装置において、
前記金属抵抗層は、７０μΩ・ｃｍ以上の体積抵抗率を有する、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、詳しくは、半導体集積回路を備えた半導体装置において、半導体集積回路に対する電源インピーダンスを低減させる技術に関する。
【背景技術】
【０００２】
従来、半導体集積回路を備えた半導体装置において、半導体集積回路に対する電源インピーダンスを低減させる技術として、例えば、特許文献１に開示された技術が知られている。特許文献１では、半導体素子（半導体集積回路）の電源端子およびグランド端子間に、３個の導体パターンからなるパターンユニットで直列共振回路を構成することによって、電源インピーダンスの反共振インピーダンスを低減する技術が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１４−１７５６２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に開示された技術によれば、電源インピーダンスの反共振インピーダンスを低減させることはできるものの、上記直列共振回路にはインダクタンス成分を形成するための線状の導体パターンが含まれている。このような線状の導体パターンは、動作周波数の有する高調波成分が１ＧＨｚを超える半導体集積回路の高速動作時においては、ノイズ放出源となる可能性があり、ノイズ抑制に対して不都合となる虞がある。そのため、高速動作時においてノイズの発生を抑制しつつ電源インピーダンスを低減させる技術が所望されていた。【０００５】
そこで、本明細書では、高速動作時においてノイズの発生を抑制しつつ電源インピーダンスを低減させる半導体装置を提供する。
【課題を解決するための手段】
【０００６】
本明細書によって開示される半導体装置は、バンプ搭載面を有する半導体集積回路と、前記バンプ搭載面にバンプによって接続される薄膜キャパシタ部とを備えた半導体装置であって、前記半導体集積回路は、前記バンプ搭載面に形成され、一方の極性の電源電圧を印加する第１電源パッドと、前記バンプ搭載面に形成され、他方の極性の電源電圧を印加する第２電源パッドと、を含み、前記薄膜キャパシタ部は、前記第１電源パッドに前記バンプを介して接続される第１電極層と、前記第２電源パッドに前記バンプを介して接続される第２電極層と、前記第１電極層と前記第２電極層との間に形成された誘電体層と、を含み、該半導体装置は、前記第１、第２電源パッド、前記バンプ、および前記薄膜キャパシタ部によって構成され、前記半導体集積回路に電力を供給する電力供給経路と、前記電力供給経路中に設けられ、前記第１電極層および前記第２電極層の体積抵抗率より高い体積抵抗率を有する金属系高抵抗材料からなる薄板状の金属抵抗部と、を備える。【０００７】
本構成によれば、第１、第２電源パッド、バンプ、および薄膜キャパシタ部によって構成された電力供給経路中に、第１電極層および第２電極層の体積抵抗率より高い体積抵抗率を有する金属系高抵抗材料からなる薄板状の金属抵抗部が設けられている。すなわち、金属抵抗部は、電力供給経路に直列に接続されている。この金属抵抗部の抵抗値を調整することによって、半導体集積回路の電源インピーダンスの反共振インピーダンスを低減できること、すなわち、電源インピーダンスを低減できることがシミュレーションによって確認された。また、金属抵抗部は、その薄板状の形状から、半導体集積回路の高速動作時においてノイズ放出源とはなり難い。そのため、本構成によれば、高速動作時においてノイズの発生を抑制しつつ電源インピーダンスを低減させることができる。なお、金属系高抵抗材料には、金属単体、金属化合物、金属酸化物等が含まれる。【０００８】
上記半導体集積回路において、前記電力供給経路は、前記第１、第２電源パッド、前記バンプ、および前記薄膜キャパシタ部を含み、前記金属抵抗部は、前記半導体集積回路の前記バンプ搭載面と前記薄膜キャパシタ部との間に設けるようにしてもよい。
本構成によれば、電力供給経路を短く形成できるとともに、金属抵抗部の接続配線を最短にできる。それによって、金属抵抗部の接続配線に係る寄生インダクタンス等の生成を抑制できる。【０００９】
その際、前記第１電極層は、前記電力供給経路を構成し、前記バンプと電気的に接続される第１供給部を含み、前記第２電極層は、前記電力供給経路を構成し、前記バンプと電気的に接続される第２供給部を含み、前記金属抵抗部は、前記バンプと前記第１供給部との間、および前記バンプと前記第２供給部との間、の少なくとも一方に設けられるようにしてもよい。
この場合、金属抵抗部を、薄膜キャパシタ部と半導体集積回路とを接続するバンプのパッド部として、薄膜キャパシタ部の第１電極層の第１供給部上、あるいは第２電極層の第２供給部上に、スパッタリング等の薄膜形成技術を用いて形成できる。そのため、金属抵抗部の形成が薄膜キャパシタ部の形成と同様の方法を用いて行える。すなわち、金属抵抗部の形成を容易に行える。【００１０】
その際、あるいは、前記金属抵抗部は、前記第１電源パッドおよび前記第２電源パッドに設けられるようにしてもよい。
この場合、金属抵抗部が半導体集積回路側に設けられる。このような構成においても、高速動作時においてノイズの発生を抑制しつつ電源インピーダンスを低減させることができる。【００１１】
また、上記半導体集積回路において、前記薄膜キャパシタ部を、前記半導体集積回路と反対側において外部に電気的に接続する外部接続部をさらに備え、前記電力供給経路は、前記第１、第２電源パッド、前記バンプ、前記薄膜キャパシタ部、および前記外部接続部を含み、前記金属抵抗部は、前記外部接続部と前記薄膜キャパシタ部との間に設けられるようにしてもよい。
本構成においても、電力供給経路を短く形成できるとともに、金属抵抗部の接続配線を短くできる。それによって、金属抵抗部の接続配線に係る寄生インダクタンス等の生成を抑制できる。【００１２】
その際、前記第１電極層は、前記電力供給経路を構成し、前記バンプと電気的に接続される第１供給部を含み、前記第２電極層は、前記電力供給経路を構成し、前記バンプと電気的に接続される第２供給部を含み、前記金属抵抗部は、前記外部接続部と前記第１供給部との間、および前記外部接続部と前記第２供給部との間、の少なくとも一方に設けられるようにしてもよい。
この場合においても、薄膜キャパシタ部の第１電極層の第１供給部上、あるいは第２電極層の第２供給部上に、スパッタリング等の薄膜形成技術を用いて形成できる。また、電源インピーダンスを低減させることができることが、シミュレーションによって確認された。【００１３】
また、上記半導体集積回路において、前記薄膜キャパシタ部は、前記第１電極層と前記誘電体層との間、あるいは前記第２電極層と前記誘電体層との間に形成され、前記第１電極層および第２電極層の体積抵抗率より高い体積抵抗率を有する金属系高抵抗材料からなる金属抵抗層を含むようにしてもよい。
本構成によれば、金属抵抗層によって薄膜キャパシタに直列に接続された抵抗が、接続配線なしに形成されるといえる。電力供給経路に形成された金属抵抗部に、この金属抵抗層を追加することによって、金属抵抗部のみによる電源インピーダンスの低減効果が補強されることが、確認された。また、薄膜キャパシタに直列に接続される抵抗が、スパッタリング等の薄膜キャパシタを形成する薄膜形成技術を用いて形成できる。【００１４】
また、上記半導体集積回路において、金属抵抗部および金属抵抗層は、７０μΩ・ｃｍ以上の体積抵抗率を有することが好ましい。
本構成によれば、確実に、電源インピーダンスを低減させることができることが、シミュレーションによって確認された。【００１５】
また、上記半導体集積回路において、前記薄膜キャパシタは、前記半導体集積回路の平面形状と等しい平面形状を有するようにしてもよい。
本構成によれば、半導体装置の平面形状の大きさを半導体集積回路の平面形状としつつ、薄膜キャパシタの容量を最大にできる。【００１６】
また、上記半導体集積回路において、さらに、前記薄膜キャパシタと並列接続された、マルチレイヤセラミックキャパシタを備えるようにしてもよい。
本構成によれば、バイパスコンデンサとしてマルチレイヤセラミックキャパシタ（ＭＬＣＣ）を備えることによって、高速動作時においてノイズの発生をさらに抑制できる。【００１７】
本明細書によって開示される半導体装置は、バンプ搭載面を有する半導体集積回路と、前記バンプ搭載面にバンプによって接続される薄膜キャパシタ部とを備えた半導体装置であって、前記半導体集積回路は、前記バンプ搭載面に形成され、一方の極性の電源電圧を印加する第１電源パッドと、前記バンプ搭載面に形成され、他方の極性の電源電圧を印加する第２電源パッドと、を含み、前記薄膜キャパシタ部、前記第１電源パッドに前記バンプを介して接続される第１電極層と、前記第２電源パッドに前記バンプを介して接続される第２電極層と、前記第１電極層と前記第２電極層との間に形成された誘電体層と、前記第１電極層と前記誘電体層との間、あるいは前記第２電極層と前記誘電体層との間に形成され、前記第１電極層および第２電極層の体積抵抗率より高い体積抵抗率を有する金属系高抵抗材料からなる金属抵抗層と、を含む。
本構成によれば、金属抵抗層によって薄膜キャパシタに直列に接続された抵抗が、接続配線なしに形成されるといえる。金属抵抗層によって、電源インピーダンスの低減がされることが、確認された。また、薄膜キャパシタに直列に接続される抵抗が、スパッタリング等の薄膜キャパシタを形成する薄膜形成技術を用いて形成できる。
【発明の効果】
【００１８】
本発明によれば、高速動作時においてノイズの発生を抑制しつつ電源インピーダンスを低減させることができる。
【図面の簡単な説明】
【００１９】
【図１】実施形態１に係る半導体装置を示す概略的な断面図
【図２】金属抵抗部を示す概略的な斜視図
【図３】図２のＡ−Ａ線から見た概略的な断面図
【図４】別の金属抵抗部を示す概略的な斜視図
【図５】実施形態１に係る半導体装置の電源系の概略的な等価回路図
【図６】金属抵抗部の抵抗値による電源インピーダンス特性を示すグラフ
【図７】金属抵抗部がない場合の電源インピーダンス特性を示すグラフ
【図８】薄膜キャパシタ部の作成方法を説明する概略的な図
【図９】薄膜キャパシタ部の平面図
【図１０】実施形態２に係る半導体装置を示す概略的な断面図
【図１１】実施形態２に係る半導体装置の電源系の概略的な等価回路図
【図１２】金属抵抗部の抵抗値による電源インピーダンス特性を示すグラフ
【図１３】実施形態３に係る半導体装置を示す概略的な断面図
【図１４】実施形態３に係る半導体装置の電源系の概略的な等価回路図
【図１５】金属抵抗部の抵抗値による電源インピーダンス特性を示すグラフ
【図１６】実施形態３に係る薄膜キャパシタ部の作成方法を説明する概略的な図
【図１７】実施形態４に係る半導体装置を示す概略的な断面図
【図１８】実施形態４に係る半導体装置の電源系の概略的な等価回路図
【図１９】実施形態４に係る薄膜キャパシタ部の構成を模式的に示す図
【図２０】実施形態４に係る電源インピーダンス特性を示すグラフ
【発明を実施するための形態】
【００２０】
＜実施形態１＞
実施形態１を図１から図９を参照して説明する。なお、図中、同一の符号は、同一又は相当部分を示す。また、同一の構成には部材番号を省略することがある。
【００２１】
１．半導体装置の構成
図１に示されるように、半導体装置１００は、大きくは薄膜キャパシタ部１と、ＬＳＩチップ（「半導体集積回路」の一例）２、および電力供給経路３０を含む。ＬＳＩは、例えば、ＣＰＵあるいはＭＰＵである。
【００２２】
なお、図１は、図９の一点鎖線Ｂ?Ｂで示される位置に対応した半導体装置１００の断面図である。また、以下において、部材番号に付加される文字「Ｖ」は、ＬＳＩチップ２に印加される正極性の電源電圧（「一方の極性の電源電圧」の一例）に係る部材等を意味し、文字「Ｇ」は、ＬＳＩチップ２に印加される負極性の電源電圧であるグランド電圧（「他方の極性の電源電圧」の一例）に係る部材等を意味する。また、文字「Ｓ」は、ＬＳＩチップ２に入出力される信号に係る部材等を示す。
【００２３】
本実施形態のＬＳＩチップ２は、エリアアレイタイプのＬＳＩであり（図９参照）、図１に示すように、バンプ搭載面２Ｓを有し、バンプ搭載面２Ｓには、複数の電極パッド２１が形成されている。電極パッド２１には、電源電圧用の電源用パッド（「第１電源パッド」の一例）２１Ｖ、グランド電圧用のグランド用パッド（「第２電源パッド」の一例）２１Ｇ、および信号用パッド２１Ｓが含まれる。各電極パッド２１には、ＬＳＩチップ２と薄膜キャパシタ部１とを接続するためのバンプ２２が形成されている。バンプ２２は、本実施形態では、例えばＡｕ（金）スタッドバンプである。
【００２４】
薄膜キャパシタ部１は、図１に示されるように、薄膜キャパシタ１０、有機絶縁層１４、１５、および金属抵抗部１７を含む。
【００２５】
薄膜キャパシタ部１は、電源用パッド２１Ｖにバンプ２２を介して接続される第１電極層１１、グランド用パッド２１Ｇにバンプ２２を介して接続される第２電極層１２、および第１電極層１１と第２電極層１２との間に形成された誘電体層１３を含む。第１電極層１１と第２電極層１２は、例えば、Ｃｕ（銅）薄膜によって構成され、誘電体層１３は、例えば、ＳＴＯ（チタン酸ストロンチウム）膜によって構成される。
【００２６】
第１電極層１１は、薄膜キャパシタ１０の一方の電極を構成する第１電極部１１Ｃ、および電力供給経路３０を構成する第１供給部（１１Ｇ、１１Ｖ）を含む。第２電極層１２は、薄膜キャパシタ１０の他方の電極を構成する第２電極部１２Ｃ、および、電力供給経路３０を構成する第２供給部（１２Ｇ、１１Ｖ）を含む。薄膜キャパシタ１０は、第１電極部１１Ｃ、第２電極層１２、および第２電極部１２Ｃによって構成される。
【００２７】
薄膜キャパシタ部１の平面形状はＬＳＩチップ２の平面形状に等しい。言い換えれば、薄膜キャパシタ１０の平面形状はＬＳＩチップ２の平面形状に等しい。そのため、半導体装置１００の平面形状の大きさをＬＳＩチップ２の平面形状としつつ、薄膜キャパシタ１０の容量を最大にできる。
【００２８】
金属抵抗部１７は、実施形態１では、図１に示されるように、第１電極層１１の第１供給部（１１Ｇ、１１Ｖ）上に設けられている。すなわち、実施形態１では、金属抵抗部１７は、ＬＳＩチップ２のバンプ搭載面２Ｓと薄膜キャパシタ部１との間に設けられている。
【００２９】
金属抵抗部１７は、金属系高抵抗材料からなる薄板状の形状を有する。実施形態１では、具体的には、図２および図３に示されるように、円環状の金属薄板から構成される。金属抵抗部１７は、第１電極層１１および第２電極層１２の体積抵抗率より高い体積抵抗率を有する金属系高抵抗材料からなり、例えば、ＴａＮ（窒化タンタル）からなる。
【００３０】
詳しくは、金属抵抗部１７は、図２および図３に示されるように、例えば、厚さ０．０５μｍ（マイクロメートル）で、直径２０μｍの円と、直径５０μｍの円との間の領域（円環状の領域）に相当する。ＴａＮの体積抵抗率、１３５μΩ・ｃｍとすると、円環状の金属抵抗部１７の抵抗値は、およそ１．４Ω（オーム）となる。
【００３１】
この場合、金属抵抗部１７の上面（バンプ２２の接続面）には、図２に示されるように、例えば、直径４０μｍで、膜厚０．１μｍ程度の導電性の良い金属（Ａｕ、Ｐｔ、等）の膜１８がフラッシュコートされている。また、第１電極層１１の第１供給部１１Ｇの上面上にも、例えば、直径４０μｍで、膜厚０．１μｍ程度のＡｕ等の導電膜１８Ａがフラッシュコートされている。金属膜１８、１８Ａの材料、膜厚等によって、金属抵抗部１７の抵抗値を制御できる。
【００３２】
また、導電膜１８Ａ上には、直径５０μｍで、膜厚１５μｍ程度の絶縁膜１６（例えば、ポリイミド、ＢＴ（Ｂｉｓｍａｌｅ−ｉｍｉｄｅ−Ｔｒｉａｚｉｎ）レジン、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ  Ｂｕｉｌｅｄ−ｕｐ  Ｆｉｌｍ）等の有機系絶縁膜）が形成されており、導電膜１８Ａおよび絶縁膜１６上に、例えば、ＴａＮのスパッタリングによって金属抵抗部１７が形成されている。その際、絶縁膜１６上のＴａＮが金属抵抗部１７に相当し、その厚さは、例えば、０．０５μｍである。
【００３３】
なお、金属抵抗部１７を構成する金属系高抵抗材料は、ＴａＮに限られず、好ましくは、７０μΩ・ｃｍ以上の体積抵抗率を有する材料であればよい。金属系高抵抗材料は、例えば、ＮｉＣｒ（ニクロム）、ＳＵＳ３０４（ステンレス）、ＣｕＭｎ７Ｓｎ（錫銅マンガン）、ＮＣＦ８００（ステンレス）、Ｂｉ（ビスマス）等であってもよい。また、金属抵抗部１７の形状は、薄板状の形状として、図２に示される円環状には限られない。
【００３４】
例えば、図４に示されるように、金属抵抗部１７の形状は、平面視、矩形状であってもよい。この場合も、金属抵抗部１７は、導電膜１８Ａおよび絶縁膜１６上に、例えば、ＴａＮのスパッタリングによって形成される。その際、絶縁膜１６上のＴａＮが金属抵抗部１７Ａに相当し、図４に示されるように、金属抵抗部１７の形状は、厚さ１．０μｍ、幅４０μｍ、長さ６０μｍの薄板状となる。この場合、金属系高抵抗材料をＴａＮとすると、金属抵抗部１７Ａの抵抗値は、およそ２．０Ω（オーム）となる。なお、図４に示す例では、２個の金属抵抗部１７Ａの並列接続となるため、図４に示す例での金属抵抗部の抵抗値は、およそ１．０Ω（オーム）となる。
【００３５】
また、薄膜キャパシタ部１の第２電極層１２には、薄膜キャパシタ部１をマザーボード等の外部基板４に接続するための、外部接続用バンプ１９が接続されている。外部接続用バンプ１９は例えば、ハンダ・マイクロバンプ、あるいはＡｕスタッドバンプである。
【００３６】
電力供給経路３０は、電源用パッド２１Ｖ，グランド用パッド２１Ｇ、バンプ２２、薄膜キャパシタ部１の第１供給部（１１Ｇ、１１Ｖ）、第２供給部（１２Ｇ、１２Ｖ）、およびに、外部接続用バンプ１９よって構成される。
【００３７】
２．電源インピーダンスのシミュレーション
図５は、ＬＳＩチップ２の電源インピーダンス（ＬＳＩチップ２から電力供給側を見たインピーダンス）Ｚｓに係る概略的な等価回路を示す。ＬＳＩチップ２内には、電源電圧ＶｄｄとグランドＧｎｄ間に寄生容量Ｃ１が存在する。
【００３８】
薄膜キャパシタ部１の薄膜キャパシタ１０は、分布容量Ｃｓとして記載されている。半導体装置１００のパッケージ３内には、電源電圧ＶｄｄとグランドＧｎｄ間に寄生容量Ｃ２が存在し、電源ラインおよびグランドラインには寄生インダクタンスＬ２が存在する。寄生容量Ｃ２には、バイパスキャパシタ等も含まれる。
【００３９】
また、半導体装置１００に電力を供給する電源Ｖｓを含む電源基板（マザーボード等）４には、平滑キャパシタＣ３、および寄生インダクタンスＬ３が存在する。
【００４０】
このような等価回路を基本として、ＬＳＩチップ２の電源インピーダンスＺｓをシミュレーションした結果を図６に示す。図６（Ａ）には、金属抵抗部１７等による抵抗値を１Ωとした場合、図６（Ｂ）には、２Ωとした場合が示される。なお、図６では縦軸がＳパラメータで示され、−２８ｄＢ付近に示される直線のレベルが略１Ωの電源インピーダンスＺｓに相当する。
【００４１】
図７は、金属抵抗部１７が設けられない、薄膜キャパシタ（ＴＦＣ）１０のみの場合の電源インピーダンスＺｓのシミュレーション結果を示す。図７と比べると、金属抵抗部１７を設けた場合、６０ＭＨｚ付近に発生する反共振点のピークが、金属抵抗部１７の抵抗値の増加に応じて低下し、それに伴って、１０ＭＨｚ以下の電源インピーダンスＺｓが上昇する。また、図７に示される１．３ＧＨｚ付近に発生する反共振の発生が抑制されている。また、１０ＧＨｚ以上の高周波領域において、電源インピーダンスＺｓが１Ω以下である領域が拡張されている。実施形態１の構成において、全周波数帯域において電源インピーダンスＺｓを低くし（例えば、１Ω以下）、且つ、反共振点のピークを低くするためには、金属抵抗部１７の抵抗値を１Ωから２Ωの間で調整すればよいことが、シミュレーション結果から得られた。
【００４２】
３．薄膜キャパシタ部の作成方法
次に、図８を参照して薄膜キャパシタ部１の作成方法を説明する。まず第１層として、有機絶縁膜１４を作成する（図８（Ａ）参照）。有機絶縁膜１４には、エリアアレイタイプのＬＳＩチップ２の各電極パッド２１に対応した位置に貫通孔１４Ａが形成されている。有機絶縁膜１４は、例えば、ＢＴレジン、あるいはＡＢＦ等から構成される。
【００４３】
次に、有機絶縁膜１４の上に、第２層として、第２電極層１２を、例えば、ＣＶＤによるＣｕ薄膜によって形成する（図８（Ｂ）参照）。第２電極層１２には、ＬＳＩチップ２の電源用パッド２１Ｖに対応した位置に第２供給部（電源電圧用アイランド）１２Ｖと、信号用パッド２１Ｓに対応した位置に平面矩形状の信号用アイランド１２Ｓと、が形成されている。また、第２電極層１２の、ＬＳＩチップ２のグランド用パッド２１Ｇに対応した位置は、第２供給部１２Ｇに相当する。
【００４４】
次に、第２電極層１２の上に、第３層として、誘電体層１３を、例えば、スパッタリングによるＳＴＯ（ＳｒＴｉＯ３）薄膜によって形成する（図８（Ｃ）参照）。誘電体層１３には、ＬＳＩチップ２の各電極パッド２１に対応した位置に貫通孔１３Ａが形成されている。なお、信号用パッド２１Ｓに対応した位置には、断面矩形の貫通孔１３Ｂが形成されている。誘電体層１３の厚みは、例えば、０．４μｍである。
【００４５】
次に、誘電体層１３の上に、第４層として、第１電極層１１を、例えば、スパッタリングによるＣｕ薄膜によって形成する（図８（Ｄ）参照）。第１電極層１１には、ＬＳＩチップ２のグランド用パッド２１Ｇに対応した位置に第１供給部（グランド用アイランド）１１Ｇと、信号用パッド２１Ｓに対応した位置に平面矩形状の信号用アイランド１１Ｓと、が形成されている。また、第１電極層１１の、ＬＳＩチップ２の電源用パッド２１Ｖに対応した位置は、第１供給部１１Ｖに相当する。第１供給部１１Ｇ、１１Ｖの上には、スパッタリング等によって、図２に示した金属抵抗部１７が形成される。
【００４６】
次いで、第１電極層１１の上に、第５層として、第１層の有機絶縁膜１４と同様な有機絶縁膜１５を作成する（図８（Ｅ）参照）。有機絶縁膜１５には、ＬＳＩチップ２の各電極パッド２１に対応した位置に、断面六角形状の貫通孔１５Ａが形成されている。このようにして、図９の平面図に示される薄膜キャパシタ部１が形成される。
【００４７】
４．実施形態１の効果
電源用パッド２１Ｖ、グランド用パッド２１Ｇ、バンプ２２、および薄膜キャパシタ部１によって構成された電力供給経路３０中に、例えばＮｉＣｒ（７０μΩ・ｃｍ以上の体積抵抗率を有する金属系高抵抗材料）からなる薄い円環状の金属抵抗部１７が設けられている。すなわち、金属抵抗部１７は、電力供給経路３０に直列に接続されている。
【００４８】
この金属抵抗部１７の抵抗値を調整することによって、半導体集積回路２の電源インピーダンスＺｓの反共振インピーダンスを低減できること、すなわち、電源インピーダンスＺｓを低減できることがシミュレーションによって確認された。また、金属抵抗部１７は、その薄い円環状（薄板状）の形状から、半導体集積回路２の高速動作時においてノイズ放出源とはなり難い。そのため、本構成によれば、高速動作時においてノイズの発生を抑制しつつ電源インピーダンスＺｓを低減させることができる。
【００４９】
また、金属抵抗部１７は、ＬＳＩチップ２のバンプ搭載面２Ｓと薄膜キャパシタ部１との間、詳しくは、バンプ２２と第１電極層１１の第１供給部（１１Ｇ，１１Ｖ）との間に設けられる。そのため、電力供給経路３０を短く形成できるとともに、金属抵抗部１７の接続配線を最短にできる。それによって、金属抵抗部１７の接続配線に係る寄生インダクタンス等の生成を抑制できる。また、金属抵抗部１７を、薄膜キャパシタ部１と半導体集積回路２とを接続するバンプ２２のパッド部として、薄膜キャパシタ部１の第１電極層１１の第１供給部（１１Ｖ、１１Ｇ）上に、スパッタリング等の薄膜形成技術を用いて形成できる。そのため、金属抵抗部１７の形成が薄膜キャパシタ部１の形成と同様の方法を用いて行える。すなわち、金属抵抗部１７の形成を容易に行える。
【００５０】
＜実施形態２＞
次に、実施形態２を図１０から図１２を参照して説明する。なお、以下の実施形態において、実施形態１と同一の構成は、同一の符号を付し、その説明を省略する。また、以下の実施形態において、実施形態１とは、金属抵抗部１７が設けられる位置のみが異なる。そのためその相違点のみを説明する。
【００５１】
実施形態２の半導体装置１００Ａでは、図１０および図１１に示されるように、金属抵抗部１７は、電力供給経路３０において、外部接続用バンプ（「外部接続部」の一例）１９と第２電極層１２の第２供給部（１２Ｇ、１２Ｖ）との間に設けられている。詳しくは、金属抵抗部１７は、電源電圧用電極パッド（「第２供給部」の一例）１２Ｖと外部接続用バンプ１９との間、およびグランド用電極パッド（「第２供給部」の一例）１２Ｇと外部接続用バンプ１９との間に設けられている。
【００５２】
なお、外部接続部は、外部接続用バンプ１９に限られない。例えば、半導体装置１００Ａが、薄膜キャパシタ部１の下部にＬＳＩチップ２の電極ピッチを広げる中間基板を備える場合、外部接続部は、薄膜キャパシタ部１と中間基板とを接続するために中間基板に設けられた、接続用パッドであってもよい。
【００５３】
実施形態２での電源インピーダンスのシミュレーション結果は、図１２（Ａ）、（Ｂ）に示される。実施形態１と同様に、６０ＭＨｚ付近に発生する反共振点のピークが、金属抵抗部１７の抵抗値の増加に応じて低下し、それに伴って、１０ＭＨｚ以下の電源インピーダンスＺｓが上昇する。また、実施形態２の構成では、１．３ＧＨｚ付近に発生する反共振点のピークはあまり低下していない。
【００５４】
５．実施形態２の効果
図１２（Ａ）、（Ｂ）に示されるように、金属抵抗部１７によって電源インピーダンスＺｓの低減可能なことが、シミュレーションによって確認された。
【００５５】
金属抵抗部１７は、外部接続用バンプ１９と薄膜キャパシタ部１との間、詳細には、外部接続用バンプ１９と第２供給部（１２Ｇ、１２Ｖ）との間に設けられる。そのため、電力供給経路３０を短く形成できるとともに、金属抵抗部１７の接続配線を短くできる。それによって、金属抵抗部１７の接続配線に係る寄生インダクタンス等の生成を抑制できる。また、金属抵抗部１７を薄膜キャパシタ部１の第２電極層の第２供給部（１２Ｇ、１２Ｖ）上に、スパッタリング等の薄膜形成技術を用いて形成できる。
【００５６】
＜実施形態３＞
次に、実施形態３を図１３から図１６を参照して説明する。実施形態３の半導体装置１００Ｂでは、金属抵抗部１７に相当する抵抗は、金属抵抗層１７Ｆによって構成され、図１４に示されるように、薄膜キャパシタ１０（Ｃｓ）と直列に接続される位置に設けられる。具体的には、金属抵抗層１７Ｆは、図１６に示されるように、薄膜キャパシタ部１において、第３層である誘電体層１３の上に、例えば、高抵抗の金属酸化物のスパッタリングによって形成される（図１６（Ｄ）参照）。金属抵抗層１７Ｆの膜厚は、０．０１μｍから２０μｍの間である。図１６（Ｃ）、（Ｄ）に示されるように、誘電体層１３の平面形状と、金属抵抗層１７Ｆの平面形状とは同一である。実施形態３では、金属抵抗層１７Ｆの上に、第５層として、第１電極層１１が形成される。
【００５７】
この場合の電源インピーダンスＺｓのシミュレーション結果は、図１５（Ａ）、（Ｂ）に示される。金属抵抗部１７の抵抗値の増加に応じて、図７と比べて、１０ＧＨｚ以上の高周波領域において、電源インピーダンスＺｓが１Ω以下である領域が拡張されることが確認できた。
【００５８】
６．実施形態３の効果
金属抵抗層１７Ｆによって、１０ＧＨｚ以上の高周波領域において、電源インピーダンスＺｓが１Ω以下である領域が拡張されること、すなわち、電源インピーダンスの低減がされることが、シミュレーションによって確認された。
【００５９】
また、薄膜キャパシタ１０に直列に接続された抵抗（金属抵抗層１７Ｆ）が、接続配線なしに形成されるといえる。また、金属抵抗層１７Ｆが、スパッタリング等の薄膜キャパシタ１０を形成する薄膜形成技術を用いて形成できる。
【００６０】
＜実施形態４＞
次に、実施形態４を図１７から図２０を参照して説明する。図１９は、実施形態４における薄膜キャパシタ部１Ｃの構成を、拡大して模式的に示すものある。
【００６１】
実施形態４の半導体装置１００Ｃでは、実施形態１の円環状（薄板状）の金属抵抗部１７と、実施形態３の金属抵抗層１７Ｆとを組み合わせたものである。すなわち、実施形態４では、図１７および図１８に示されるように、金属抵抗部１７と、金属抵抗層１７Ｆとの双方が設けられている。抵抗値は、それぞれ１Ωである。この場合の電源インピーダンスＺｓのシミュレーション結果は、図２０に示される。各抵抗値が１Ωである場合において、実施形態１において金属抵抗部１７が２Ωである場合と同様な電源インピーダンス特性が得られることが、確認できる。すなわち、６０ＭＨｚ付近に発生する反共振点のピークを金属抵抗部１７が２Ωである場合と同程度に低下させることができるとともに、１．３ＧＨｚ付近での反共振の発生を抑制することができる。さらに、１０ＭＨｚ以下での電源インピーダンス特性は、図６（Ａ）と同程度となる。
【００６２】
７．実施形態４の効果
金属抵抗層１７Ｆによって薄膜キャパシタ１０に直列に接続された抵抗が、接続配線なしに形成されるといえる。また、電力供給経路３０に形成された金属抵抗部１７に、この金属抵抗層１７Ｆを追加することによって、金属抵抗部１７のみによる電源インピーダンスの低減効果が補強されることが、確認された。また、薄膜キャパシタ１０に直列に接続される抵抗（金属抵抗層１７Ｆ）が、スパッタリング等の薄膜キャパシタ１０を形成する薄膜形成技術を用いて形成できる。
【００６３】
＜他の実施形態＞
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。
【００６４】
（１）実施形態１において、金属抵抗部１７は、半導体集積回路２のバンプ搭載面２Ｓと薄膜キャパシタ部１との間に設けられる際、バンプ２２と第１電極層１１の第１供給部（１１Ｇ，１１Ｖ）との間に設けられる例を示したが、これに限られない。例えば、金属抵抗部１７は、バンプ２２と第２電極層１２の第２供給部（１２Ｇ，１２Ｖ）との間に設けられてもよい。すなわち、金属抵抗部１７は、半導体集積回路２のバンプ搭載面２Ｓと薄膜キャパシタ部１との間に設けられる際、バンプ２２と第１供給部（１１Ｇ，１１Ｖ）との間、およびバンプ２２と第２供給部（１２Ｇ，１２Ｖ）との間、の少なくとも一方に設けられればよい。
また、実施形態１において、金属抵抗部１７は、第１電極層１１の第１供給部（１１Ｇ，１１Ｖ）のいずれか一方のみに設けられてもよい。すなわち、電力供給経路３０に設けられる金属抵抗部１７の個数は任意である。
【００６５】
（２）実施形態１において、さらに、金属抵抗部１７は、半導体集積回路２のバンプ搭載面２Ｓと薄膜キャパシタ部１との間に設けられる際、ＬＳＩチップ２の電源用パッド（第１電源パッド）２１Ｖおよびグランド用パッド（第２電源パッド）２１Ｇに設けられるようにしてもよい。この場合であっても、電力供給経路３０を短く形成できるとともに、金属抵抗部１７の接続配線を最短にできる。それによって、金属抵抗部１７の接続配線に係る寄生インダクタンス等の生成を抑制できる。すなわち、ＬＳＩチップ２の高速動作時においてノイズの発生を抑制しつつ電源インピーダンスを低減させることができる。
【００６６】
（３）実施形態２において、金属抵抗部１７は、外部接続用バンプ１９と薄膜キャパシタ部１との間に設けられる際、外部接続用バンプ１９と第２電極層１２の第１供給部（１２Ｇ，１２Ｖ）との間に設けられる例を示したが、これに限られない。例えば、金属抵抗部１７は、金属抵抗部１７は、外部接続用バンプ１９と第１電極層１１の第１供給部（１１Ｇ，１１Ｖ）との間に設けられてもよい。すなわち、金属抵抗部１７は、外部接続用バンプ１９と薄膜キャパシタ部１との間に設けられる際、外部接続用バンプ１９と第１供給部（１１Ｇ，１１Ｖ）との間、および外部接続用バンプ１９と第２供給部（１２Ｇ，１２Ｖ）との間、の少なくとも一方に設けられればよい。
また、実施形態２において、実施形態２において、金属抵抗部１７は、第２電極層１２の第２供給部（１２Ｇ，１２Ｖ）のいずれか一方のみに設けられてもよい。すなわち、電力供給経路３０に設けられる金属抵抗部１７の個数は任意である。さらに、実施形態２において、実施形態４の金属抵抗層１７Ｆをさらに設けてもよい。
【００６７】
（４）実施形態３および実施形態４において、金属抵抗層１７Ｆが誘電体層１３の上に形成される、すなわち、金属抵抗層１７Ｆが第１電極層１１と誘電体層１３との間に形成される例を示したがこれに限られない。金属抵抗層１７Ｆが第２電極層１２の上に形成される、すなわち、金属抵抗層１７Ｆが第２電極層１２と誘電体層１３との間に形成されるようにしてもよい。
【００６８】
（５）上記各実施形態においては、半導体装置１００の構成として、薄膜キャパシタ部１とＬＳＩチップ２とを含む構成を示したがこれに限られない。半導体装置１００は、例えば、薄膜キャパシタ部１の下部にＬＳＩチップ２の電極ピッチを広げる中間基板を備えてもよい。
【００６９】
（６）上記各実施形態においては、半導体装置１００の構成として、薄膜キャパシタ部１とＬＳＩチップ２とを含む構成を示したがこれに限られない。半導体装置１００は、例えば、薄膜キャパシタ部１の下部にＬＳＩチップ２の電極ピッチ、言い換えれば、バンプ２２のピッチを広げる中間基板を備えてもよい。
【００７０】
（７）上記各実施形態においては、薄膜キャパシタ部１の平面形状が、ＬＳＩチップ２の平面形状と等しい例を示したが、これに限られない。薄膜キャパシタ部１の平面形状は、ＬＳＩチップ２の平面形状より大きくてもよい。
【００７１】
（８）上記各実施形態においては、第１電極層１１を正極性の電源電圧が印加される電極として、第２電極層１２を負極性の電源電圧（グランド電圧）が印加される電極としたが、これに限られず、その逆であってもよい。すなわち、第１電極層１１をグランド電圧が印加される電極として、第２電極層１２を正極性の電源電圧が印加される電極としてもよい。
【符号の説明】
【００７２】
１…薄膜キャパシタ部、２…ＬＳＩチップ（半導体集積回路）、２Ｓ…バンプ搭載面、…外部接続パッド、１９…マイクロハンダボール、１０…薄膜キャパシタ、１１…第１電極層、１１Ｇ、１１Ｖ…第１供給部、１２…第２電極層、１２Ｇ、１２Ｖ…第２供給部、１３…誘電体層、１７…金属抵抗部、１７Ｆ…金属抵抗層、２２…バンプ、２１Ｇ…グランド用パッド（第２電源パッド）、２１Ｖ…電源用パッド（第１電源パッド）、３０…電力供給経路、１００…半導体装置
【要約】
半導体装置（１００）は、バンプ搭載面（２Ｓ）を有する半導体集積回路（２）と、バンプ搭載面にバンプ（２２）によって接続される薄膜キャパシタ部（１）とを備える。半導体集積回路（２）は、一方の極性の電源電圧（Ｖｄｄ）が印加される第１電源パッド（２１Ｖ）と、他方の極性の電源電圧（Ｇｎｄ）が印加される第２電源パッド（２１Ｇ）とを含む。薄膜キャパシタ部（１）は、第１電源パッドに接続される第１電極層（１１）と、第２電源パッドに接続される第２電極層（１２）と、第１電極層と第２電極層との間に形成された誘電体層（１３）と、を含む。半導体装置は、半導体集積回路に電力を供給する電力供給経路（３０）と、電力供給経路中に設けられ、第１電極層および第２電極層の体積抵抗率より高い体積抵抗率を有する金属系高抵抗材料からなる薄板状の金属抵抗部（１７）とを備える。【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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