(57)【特許請求の範囲】
【請求項１】
入力クロックから、新たなクロックを生成するクロック再生成回路であって、
前記入力クロックが所定回数変化する時間を測定し、この時間に比例したカウント値をＮ（Ｎは２以上の整数）ビットのデジタル信号として出力する周波数検出回路と、
量子化器を有しており、前記Ｎビットのデジタル信号を前記量子化器によってＭ（ＭはＮより小さい整数）ビットに切り捨て、分周比として出力する分周比生成回路と、
マスタークロックを前記分周比で分周し、前記新たなクロックとして出力する可変分周器とを備えた
ことを特徴とするクロック再生成回路。
【請求項２】
請求項１記載のクロック再生成回路において、
前記分周比生成回路は、ノイズシェーピング機能を有している
ことを特徴とするクロック再生成回路。
【請求項３】
請求項１または２記載のクロック再生成回路と、
オーディオデータと、前記クロック再生成回路から出力された前記新たなクロックとを受け、前記オーディオデータのサンプリングレートを変換し、所定の出力周波数で出力する非同期サンプリングレートコンバータとを備えた
ことを特徴とするデジタルオーディオ再生装置。
【請求項４】
請求項３記載のデジタルオーディオ再生装置において、
前記入力クロックと、前記クロック再生成回路から出力された前記新たなクロックとを入力とし、いずれか１つを選択クロックとして出力するセレクタを備え、
前記非同期サンプリングレートコンバータは、前記新たなクロックに代えて、前記セレクタから出力された前記選択クロックを受ける
ことを特徴とするデジタルオーディオ再生装置。
【請求項５】
請求項３記載のデジタルオーディオ再生装置において、
前記クロック再生成回路が有する前記周波数検出回路から出力されたデジタル信号から、前記非同期サンプリングレートコンバータにおける変換比を算出する変換回路を備え、
前記非同期サンプリングレートコンバータは、前記新たなクロックから変換比を求めるモードと、前記変換回路から受けた変換比を用いるモードとが、切替可能に構成されている
ことを特徴とするデジタルオーディオ再生装置。
【請求項６】
請求項３記載のデジタルオーディオ再生装置において、
前記クロック再生成回路が有する前記周波数検出回路は、外部から、前記所定回数を変更可能なように構成されている
ことを特徴とするデジタルオーディオ再生装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタルオーディオ再生装置に関するものであり、特に、デジタルオーディオ信号を伝送する場合の時間情報の精度を改善して、高音質化を図るものである。
【背景技術】
【０００２】
近年、オーディオとビデオの融合が進み、従来はオーディオ専用機器で再生されていたＣＤが、ＤＶＤやＢＤといったビデオ機器で再生されることが多くなってきている。こうした中にあって、音楽をより高音質で楽しもうとする人の間では、ビデオ機器での再生音質がオーディオ機器での再生音質よりも劣るという話が出ている。この背景には、ビデオ機器にはオーディオ再生から見ると余分な機能が入っているためにノイズを受けやすい、あるいは、ビデオ機器のコスト削減の影響を受けているという面がある。ただし実際には、以下に示すような、より本質的な問題も抱えている。
【０００３】
ビデオ機器でオーディオ用のＣＤを再生する場合には、ＣＤのサンプリング周波数である４４．１ｋＨｚのクロックをビデオ用の２７ＭＨｚの動作クロックから生成している。このようなクロック生成回路が組み込まれたＤ／Ａコンバータの例が、非特許文献１に記載されている。
【０００４】
図８はこのようなクロック系を持った従来のデジタルオーディオ再生装置のブロック図を示す。図８のデジタルオーディオ再生装置５０において、高品質クロック発生回路１０は水晶発振器を有し、２７ＭＨｚの高品質な動作クロックを生成する。位相同期回路（ＰＬＬ回路）１１は動作クロックから４４．１ｋＨｚ系のクロックを生成する。信号処理回路１２はＰＬＬ回路１１によって生成されたクロックで動作し、Ｄ／Ａコンバータ１３は信号処理回路１２の出力をアナログ信号に変換する。
【０００５】
ＰＬＬ回路１１では、非特許文献１に記載されているように、基準クロックと出力クロックとの位相を比較して、この位相誤差信号をＬＰＦ(Low-pass filter)を通して電圧制御発振器（ＶＣＯ）に出力し、ＶＣＯの出力と基準クロックとの位相誤差が少なくなるようにフィードバック制御する。具体的には、２７ＭＨｚの基準クロックを１２５分周した信号と、出力クロックを７８４分周した信号とを位相比較するように構成することによって、ＶＣＯの出力周波数として１６９．３４４ＭＨｚを得て、これを１５分周することによって４４．１ｋＨｚの２５６倍の１１．２８９６ＭＨｚのクロックを生成している。
【０００６】
信号処理回路１２では、この１１．２８９６ＭＨｚのクロックを基にして、４４．１ｋＨｚのサンプリングクロックとその６４倍の周波数の転送クロックとを生成して、データとともにＤ／Ａコンバータ１３に出力する。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】テキサス・インスツルメンツ社アプリケーションノートＪＡＪＡ００２  ＳＢＡＡ０６２「ＰＣＭ１７２３のクロック・インターフェイスとジッタ性能」
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上述したとおり、従来の構成では、クロック生成における周波数関係が簡単な比率にはなっていないので、複雑なクロック生成回路が必要となり、このため、生成されたクロックには、位相比較誤差やＶＣＯのノイズなどの影響により、時間的な微妙な揺れ（ジッタ）が含まれてしまう。
【０００９】
このようなジッタが含まれて品質の落ちたＰＬＬクロックを用いて、Ｄ／Ａコンバータ１３によってデジタルデータをアナログ信号に変換すると、ジッタの影響を受けて音質が劣化してしまうという問題があった。
【００１０】
本発明は、ジッタが抑制された高品質のクロックを再生成し、このクロックを用いることによって、高音質のオーディオを再生可能にすることを目的とする。
【課題を解決するための手段】
【００１１】
本発明の一態様では、入力クロックから新たなクロックを生成するクロック再生成回路は、前記入力クロックが所定回数変化する時間を測定し、この時間に比例したカウント値をＮ（Ｎは２以上の整数）ビットのデジタル信号として出力する周波数検出回路と、量子化器を有しており、前記Ｎビットのデジタル信号を前記量子化器によってＭ（ＭはＮより小さい整数）ビットに切り捨て、分周比として出力する分周比生成回路と、マスタークロックを前記分周比で分周し、前記新たなクロックとして出力する可変分周器とを備えている。
【００１２】
この態様によると、周波数検出回路によって、入力クロックが所定回数変化する時間に比例したカウント値が、Ｎビットのデジタル信号として出力される。そして分周比生成回路によって、このＮビットのデジタル信号をＭビットに切り捨てることによって、分周比が生成される。可変分周器が、マスタークロックをこの分周比で分周することによって、新たなクロックが得られる。すなわち、入力クロックの周波数情報に合わせてマスタークロックを可変分周することによって、新たなクロックが生成されるので、マスタークロックの高品質を保ちつつ、所望の周波数に変換された出力クロックを再生成することができる。
【００１３】
本発明の他の態様では、デジタルオーディオ再生装置は、上述したクロック再生成回路と、オーディオデータと、前記クロック再生成回路から出力された前記新たなクロックとを受け、前記オーディオデータのサンプリングレートを変換し、所定の出力周波数で出力する非同期サンプリングレートコンバータとを備えている。
【００１４】
この態様によると、非同期サンプリングレートコンパレータが高域ジッタを削減する機能を有しているので、可変分周器により再生成されたクロックが高域ジッタを含んでいても、その影響を除去することができる。したがって、ジッタの影響が抑制された高品質のオーディオ出力を得ることができる。
【発明の効果】
【００１５】
本発明によると、可変分周によりジッタが抑制された高品質のクロックを再生成することができるので、ＰＬＬを用いないでデジタル回路のみで、全帯域にわたってジッタの影響が抑制された高品質のオーディオ出力を得ることができる。
【図面の簡単な説明】
【００１６】
【図１】実施形態１に係るクロック再生成回路を用いたデジタルオーディオ再生装置のブロック図
【図２】ノイズシェーピング機能を有する分周比生成回路の構成例
【図３】図２の回路の出力値の例を示すグラフ
【図４】実施形態２に係るクロック再生成回路を用いたデジタルオーディオ再生装置のブロック図
【図５】実施形態３に係るクロック再生成回路を用いたデジタルオーディオ再生装置のブロック図
【図６】実施形態４に係るクロック再生成回路を用いたデジタルオーディオ再生装置のブロック図
【図７】実施形態５に係るクロック再生成回路を用いた信号送受信装置のブロック図
【図８】従来のデジタルオーディオ再生装置のブロック図
【発明を実施するための形態】
【００１７】
以下、本発明の実施の形態について、図面を参照して説明する。
【００１８】
（実施形態１）
図１は実施形態１に係るクロック再生成回路を用いたデジタルオーディオ再生装置の主要構成を示すブロック図である。図１のデジタルオーディオ再生装置１において、１０４は入力クロックＣＫ１から、新たなクロックとしての出力クロックＣＫ２を生成するクロック再生成回路、１０７はオーディオデータのサンプリングレートを変換するＡＳＲＣ(Asynchronous Sampling Rate Converter：非同期サンプリングレートコンバータ)、１３はＡＳＲＣ１０７の出力をアナログ信号に変換するＤ／Ａコンバータである。図１における入力クロックＣＫ１は、例えば、図８に示す信号処理回路１２から出力されたクロックである。
【００１９】
クロック再生成回路１０４は、ジッタの少ない高品質のマスタークロックを生成するマスタークロック生成回路１００と、入力クロックＣＫ１が所定回数変化する時間に応じたカウント値を出力する周波数検出回路１０１と、周波数検出回路１０１の出力を基にしてマスタークロックの分周比を決める分周比生成回路１０２と、分周比生成回路１０２で決められた分周比でマスタークロックを分周する可変分周器１０３とを備えている。可変分周器１０３の出力は、出力クロックＣＫ２としてＡＳＲＣ１０７に与えられる。
【００２０】
クロック再生成回路１０４の構成および動作について、具体的に説明する。
【００２１】
周波数検出回路１０１は、入力クロックＣＫ１が所定回数（これを「検出時定数」と称する）変化するのに要する時間を、例えばマスタークロックを用いて測定する。そしてその時間に比例したカウント値を、Ｎ（Ｎは２以上の整数）ビットのデジタル信号として出力する。すなわち、周波数検出回路１０１から出力されるカウント値は、入力クロックＣＫ１の周波数が高いほど小さくなり、入力クロックＣＫ１の周波数が低いほど大きくなる。分周比生成回路１０２は、量子化器を有しており、周波数検出回路１０１から出力されたＮビットのデジタル信号を量子化器によってＭ（ＭはＮより小さい整数）ビットに切り捨て、分周比として出力する。
【００２２】
ここで、マスタークロックの周波数を９８．３０４ＭＨｚとし、クロック再生成回路１０４は入力クロックＣＫ１の１２８倍の周波数を有する出力クロックＣＫ２を生成するものとする。周波数検出回路１０１は、例えば、入力クロックＣＫ１が１６３８４回変化する時間を測定する。入力クロックＣＫ１の周波数が４８ｋＨｚの場合を基準とし、測定した時間が４８ｋＨｚの標準的時間であるときは、カウント値「１６３８４」を出力する。入力クロックＣＫ１の周波数が変化した場合は、測定した時間に比例した値を出力する。例えば、４４．１ｋＨｚの場合は、カウント値は少し大きくなり、カウント値「１７８３３」（＝１６３８４＊４８／４４．１）を出力する。
【００２３】
この場合、出力クロックＣＫ２の周波数は、４４．１ｋＨｚ＊１２８＝５．６４４８ＭＨｚとなり、マスタークロックに対する分周比は「１７．４１…」という値になる。この値は、１０２４倍すると「１７８３３」になり、上述した周波数検出回路１０１の出力と関係づけることができる。
【００２４】
「１７．４１…」という非整数分周比は、「１７」と「１８」の２種類の分周比の組み合わせによって実現することができる。例えば「１７」と「１８」を交互に用いることによって分周比「１７．５」が得られる。したがって、分周比「１７．４１…」を得るためには、「１７」の方が少し多い組み合わせを用いればよい。このように整数化するという処理は、量子化という形でデジタルオーディオの世界で広く使用されている。ただし、量子化誤差が生じるため、本実施形態では、この影響を小さくするために、分周比生成回路１０２はいわゆるノイズシェーピング機能を有している。
【００２５】
図２は分周比生成回路の構成例であり、１次のノイズシェーピング機能を有している。図２において、量子化器１１１は、Ｎ（例えば１６）ビットのデジタル信号をＭ（例えば５）ビットに切り捨てて、出力データのビット数を減らす処理を行う。そして、量子化器１１１の出力から入力を減じることによって量子化による誤差すなわち量子化ノイズを算出し、この量子化ノイズを、遅延回路１１２を介して入力側に帰還している。
【００２６】
この量子化ノイズをＶｑ、遅延処理をＺと表記すると、図２から以下の式が成り立つことがわかる。
【００２７】
出力＝入力＋（１−Ｚ）Ｖｑ
ここで、（１−Ｚ）の意味は、今の時間のデータと１回前の時間のデータとの差を求めるということであり、これは微分の定義と同じである。したがって、図２の回路の出力は、入力信号に量子化ノイズを微分した信号が加算されたものとなる。これを量子化ノイズの面から見ると、単に量子化ノイズが発生しているのではなく、微分という形に変わったノイズが発生していると考えることができる。このため、図２のような回路を、ノイズの形を変える回路すなわちノイズシェーピング回路と呼ぶ。この微分によるノイズシェーピング処理により、図２の回路は、ノイズの低域成分が減って、代わりに高域成分が増えるという特性を持つ。つまり前回のデータ値と今回のデータ値との変化量が少ないほど、出力に加わる量子化ノイズの大きさが小さくなり、この結果、出力されるデータの精度が高くなったのと同様の効果が得られる。本実施形態では、周波数検出回路１０１の出力は、通常はほとんど変化しないので、ノイズシェーピング処理によるノイズ低減効果は大きくなる。
【００２８】
図３は図２の分周比生成回路１０２の出力値の例を示すグラフである。図３では、図２の分周比生成回路１０２は、入力として１６ビットの信号「１７８３３」が与えられ、５ビットの信号を出力するものとしている。図３から分かるように、初期応答の後は、「１７」と「１８」がほぼ交互に出力されており、出力の平均値が「１７．４１…」となるように、「１７」の方が少し高い確率で出力されている。
【００２９】
図１に戻り、可変分周器１０３は、分周比生成回路１０２の出力値を受け、この出力値を分周比として、マスタークロック生成回路１００から出力されたマスタークロックを分周し、出力する。ここでは、周波数９８．３０４ＭＨｚのマスタークロックを、分周比生成回路１０２の出力値である「１７」または「１８」で分周することによって、平均周波数が５．６４４８ＭＨｚの信号を出力クロックＣＫ２として出力する。
【００３０】
ここで、可変分周器１０３から出力された出力クロックＣＫ２は、マスタークロック生成回路１００から出力された高品質のマスタークロックを分周しただけの信号なので、ＰＬＬで生成したクロックとは異なり、クロック自体が揺らぐことはない。ノイズシェーピング処理に起因した高速で変動する成分だけが、クロックジッタとして伝達される。
【００３１】
ＡＳＲＣ１０７は、可変分周器１０３の出力クロックＣＫ２を用いて、オーディオデータのサンプリングレートを変換する。可変分周器１０３の出力クロックＣＫ２は高域に大きなジッタを含んでいるが、ＡＳＲＣ１０７は高域のジッタ削減機能を有しているので、ＡＳＲＣ１０７によって、ジッタが削減された状態で出力オーディオデータが生成される。Ｄ／Ａコンバータ１３はＡＳＲＣ１０７から出力されたオーディオデータをアナログ信号に変換して出力する。ＡＳＲＣ１０７によって生成されたジッタの影響の少ないオーディオデータが、アナログ信号に変換されて出力されることによって、高品質のオーディオ信号出力が得られる。
【００３２】
このように、受信側でクロックを再生成することによって、送り出し側の機器が持っていたジッタを受信側で削減することが可能となるので、例えば、ビデオ機器でＣＤを再生した場合でも高音質のオーディオ信号を得ることができる。
【００３３】
上記の例で分かるように、クロック再生成回路１０４のクロック出力は、ノイズシェーピング機能の特性により高速の変動を含んでいる。ただし、その変動幅はマスタークロックの１回分に過ぎないので、サンプリング周波数の６４倍である転送クロックの幅のさらに１／３５程度である。このため、転送データの確定に関しては、転送データを転送クロックで打ち抜くことによって行われるため、問題は生じない。
【００３４】
なお、ここで示した、入力クロックのカウント回数、処理ビット数、マスタークロック周波数等の具体的な値は、設計上における一例であり、これらは状況に合わせて変更が可能である。
【００３５】
また、分周比生成回路１０２としてノイズシェーピング回路を用いるものとしたが、これに限られるものではなく、他のアルゴリズムを用いて分周比の整数化を行うことも可能である。また、ノイズシェーピング回路は、図２の回路構成に限られるものではなく、例えば、２次以上のノイズシェーピング回路を用いてもかまわない。
【００３６】
（実施形態２）
図４は実施形態２に係るデジタルオーディオ再生装置のブロック図である。図４のデジタルオーディオ再生装置２は、図１の構成と同様に、入力クロックＣＫ１から出力クロックＣＫ２を生成するクロック再生成回路１０４と、オーディオデータのサンプリングレートを変換するＡＳＲＣ１０７と、ＡＳＲＣ１０７の出力をアナログ信号に変換するＤ／Ａコンバータ１３とを備えている。また、図８に示した高品質クロック発生回路１０、ＰＬＬ回路１１および信号処理回路１２を図示している。
【００３７】
クロック再生成回路１０４は、図１の構成と同様に、マスタークロック生成回路１００と、周波数検出回路１０１と、分周比生成回路１０２と、可変分周器１０３とを備えており、実施形態１で説明したのと同様に動作する。
【００３８】
また、ＡＳＲＣ１０７は、入力されるクロックの周波数と所定の出力周波数との比率を測定する周波数比検出回路１０５と、入力データを補間演算して出力データを算出する変換フィルタ１０６とを備えている。周波数比検出回路１０５は例えば、入力クロックを所定の出力周波数で決められる所定時間（これを「測定時定数」と称する）カウントし、このカウント値を基にして、入力クロックの周波数と所定の出力周波数との比率を計算する。したがって、この測定時定数より短い周期の周波数変動に関しては応答しないので、高域のジッタに対する削減効果が得られる。変換フィルタ１０６は、周波数比検出回路１０５によって計算された周波数比情報を基にして入力データを補間演算することによって、所定の出力周波数における出力データを計算する。そして、得られたデータを所定の出力周波数で出力することによって、ＡＳＲＣ１０７におけるサンプリングレートの変換が行われる。
【００３９】
さらに、図４のデジタルオーディオ再生装置２は、クロック再生成回路１０４とＡＳＲＣ１０７との間にセレクタ１０８を備えている。セレクタ１０８は、入力クロックＣＫ１とクロック再生成回路１０４から出力されたクロックＣＫ２とを入力とし、クロックＣＫ１，ＣＫ２のうちいずれか１つを選択クロックＣＫ３として出力する。ＡＳＲＣ１０７は、クロック再生成回路１０４から出力されたクロックＣＫ２に代えて、セレクタ１０８から出力された選択クロックＣＫ３を受ける。
【００４０】
本実施形態の構成では、例えば入力周波数の変化時において、応答時間を短縮することが可能となる。ここで、クロック再生成回路１０４およびＡＳＲＣ１０７において周波数測定に要する時間が、高速応答性に対して与える影響について説明する。
【００４１】
例えば入力クロックＣＫ１の周波数が４８ｋＨｚの６４倍である３．０７２ＭＨｚである場合、この信号が例えば１６３８４回変化する時間は約５．３ｍｓとなる。すなわち、この程度の時間が、周波数検出回路１０１における１回の測定に必要となる。この状態から周波数が例えば４４．１ｋＨｚに変化したとき、新たなカウント値を検出し、カウント値の確認を行い、正常な出力が得られるまでには、その２−３倍の時間が必要になる。周波数比検出回路１０５に関しても、同様のことが言える。
【００４２】
このような過渡的な応答時間は、クロック再生成回路１０４とＡＳＲＣ１０７のそれぞれの周波数測定において必要となる。したがって、入力クロックＣＫ１がクロック再生成回路１０４に入力され、その出力クロックＣＫ２がＡＳＲＣ１０７に入力され、というように、周波数が変化したクロックが順に受け渡される場合には、トータルの応答時間が例えば数１０ｍｓ程度と相当長くなってしまう。
【００４３】
通常の動作状態、すなわち入力クロックの周波数が一定の間であれば、このような周波数測定に要する時間が問題になることはない。しかしながら、例えば入力信号の周波数が変化したような場合には、応答時間が数１０ｍｓ程度になることは好ましくなく、より速い応答が求められる場合がある。
【００４４】
一方、ＡＳＲＣ１０７における周波数検出（周波数比検出回路１０５の動作）と出力データ生成（変換フィルタ１０６の動作）とは、独立した処理として並列に実行可能である。また、入力クロックＣＫ１と、クロック再生成回路１０４の出力クロックＣＫ２とは、ジッタ成分が異なるだけであり、周波数は基本的には等しい。
【００４５】
したがって、本実施形態では、高速応答が必要な場合には、セレクタ１０８が、クロック再生成回路１０４の出力クロックＣＫ２ではなく、入力クロックＣＫ１を選択クロックＣＫ３として出力するものとする。これにより、ＡＳＲＣ１０７の動作は、クロック再生成回路１０４における応答時間の影響を受けなくなり、応答時間の高速化が可能となる。すなわち、セレクタ１０８の切換直後は、ＡＳＲＣ１０７では、変換フィルタ１０６がクロック再生成回路１０４のクロックＣＫ２によって動作しつつ、周波数比検出回路１０５が入力クロックＣＫ１から周波数比率を算出する。
【００４６】
なお、周波数比検出回路１０５では、入力クロックＣＫ１が与えられたときとクロック再生成回路１０４の出力クロックＣＫ２が与えられたときとでは、周波数比率としてほぼ等しい値が得られる。ただし、入力クロックＣＫ１と出力クロックＣＫ２とではジッタ成分が異なっており、このわずかな差が音質には大きく影響する。したがって、定常状態では、セレクタ１０８によって、クロック再生成回路１０４の出力クロックＣＫ２を選択するのが好ましい。
【００４７】
すなわち、通常の動作状態では、セレクタ１０８は、クロック再生成回路１０４の出力クロックＣＫ２を選択クロックＣＫ３として出力する。すなわち、ジッタが高域側にシフトした可変分周器１０３の出力クロックＣＫ２が、セレクタ１０８を素通りしてＡＳＲＣ１０７に入力される。
【００４８】
セレクタ１０８の選択制御は、例えば、デジタルオーディオ再生装置の外部からの切換信号によって行えばよい。あるいは、例えば、クロック再生成回路１０４の周波数検出回路１０１の出力を監視して、この値が所定の範囲を超えた場合には、高速応答が必要と認識して、セレクタ１０８の切換を行うようにしてもよい。
【００４９】
以上のように本実施形態によると、ＡＳＲＣ１０７に与えるクロックを切換可能なセレクタ１０７を設けたことによって、例えば入力周波数の変化時において、応答時間を短縮することが可能となる。
【００５０】
（実施形態３）
図５は実施形態３に係るデジタルオーディオ再生装置のブロック図である。図５では、図４と共通の構成要素には同一の符号を付しており、ここではその詳細な説明は省略する。
【００５１】
図５のデジタルオーディオ再生装置３において、クロック再生成回路２０４は、図４のクロック再生成回路１０４と同様の構成であるが、周波数検出回路１０１の出力が外部に出力されている。また、ＡＳＲＣ２０７は、図４のＡＳＲＣ１０７と同様の構成であるが、周波数比検出回路１０５と変換フィルタ１０６との間にセレクタ２０９が設けられている。そして変換回路２１０は、周波数検出回路１０１の出力すなわち入力クロックＣＫ１のカウント値を表すデジタル信号を受けて、このデジタル信号から、ＡＳＲＣ２０７における変換比を算出する演算を行う。ＡＳＲＣ２０７のセレクタ２０９は、変換フィルタ１０６に与える周波数比情報として、周波数比検出回路１０５の出力または変換回路２１０から出力された変換比のいずれかを選択し、変換フィルタ１０６に与える。すなわち、ＡＳＲＣ２０７は、クロック再生成回路２０４の出力クロックＣＫ２から変換比を求めるモードと、変換回路２１０から受けた変換比を用いるモードとが、切替可能に構成されている。
【００５２】
クロック再生成回路２０４における周波数検出回路１０１は入力クロックＣＫ１のカウント値をそのまま出力するのに対して、ＡＳＲＣ２０７における周波数比検出回路１０５はクロックＣＫ２の周波数と出力周波数との比率を求める。このため、周波数検出回路１０１と周波数比検出回路１０５とは別個の回路として実現されている。これに対して、本実施形態のように、入力クロックＣＫ１のカウント値を基にして周波数比の演算を行う変換回路２１０を付加することによって、クロック再生成回路２０４とＡＳＲＣ２０７とで周波数情報を共用することが可能となる。これにより、周波数測定に関して、クロック再生成回路２０４とＡＳＲＣ２０７とにおける２段階の応答が不要となり、応答時間の短縮が可能となる。
【００５３】
例えば、入力クロックＣＫ１の周波数が４８ｋＨｚのとき周波数検出回路１０１の出力値として「１６３８４」が得られていたとすると、周波数が４４．１ｋＨｚに変化したとき、出力値は「１７８３３」になる。出力周波数が９６ｋＨｚに設定してあったとすると、周波数変換比率は「２」から「２．１７６９」に変わることになる。この比率は１７８３３／１６３８４＊２の計算で得られる。したがって、一般にハードウェアでは回路規模が大きくなるのであまり好まれないが、変換回路２１０として乗除算を行う回路を用いることによって、必要な変換比を計算することができる。
【００５４】
セレクタ２０９の選択制御については、実施形態２におけるセレクタ１０８の選択制御と同様にすればよい。例えば、通常時は、周波数比検出回路１０５の出力を選択するようにし、高速応答が必要な場合に、変換回路２１０の出力を選択するように、セレクタ２０９を制御すればよい。
【００５５】
以上のように本実施形態によると、周波数検出回路１０１の出力からＡＳＲＣ２０７における変換比を算出する変換回路２１０を設けたことによって、例えば入力周波数の変化時において、応答時間を短縮することが可能となる。
【００５６】
（実施形態４）
図６は実施形態４に係るデジタルオーディオ再生装置のブロック図である。図６では、図４または図５と共通の構成要素には同一の符号を付しており、ここではその詳細な説明は省略する。
【００５７】
図６のデジタルオーディオ再生装置４において、クロック再生成回路３０４は、図４のクロック再生成回路１０４と同様の構成であるが、周波数検出回路３０１が、周波数検出のための検出時定数すなわち、入力クロックＣＫ１をカウントする所定回数が切換可能に構成されている。また、ＡＳＲＣ３０７は、図４のＡＳＲＣ１０７と同様の構成であるが、周波数比検出回路３０５が、周波数比測定時の測定時定数すなわち、所定の出力周波数で決められた、クロックをカウントする所定時間が切換可能に構成されている。そして、周波数検出回路３０１および周波数比検出回路３０５は、ともに外部から、検出時定数または測定時定数を切り換えるための切換入力が与えられる。
【００５８】
本実施形態では、検出時定数または測定時定数を小さくすることによって、応答時間を短縮することができ、これにより、デジタルオーディオ再生装置４を高速に応答させることができる。例えば、周波数検出回路３０１において、カウント回数を１／４に減らして検出時間を短縮し、カウント値を４倍して出力するようにすれば、精度は低下するものの、他の処理を変更することなく、応答を高速化することが可能となる。したがって、例えば、通常時は、本来の時定数を用いるようにし、高速応答が必要な場合に、時定数を小さくするように、切換入力を制御すればよい。
【００５９】
なお、図６の構成では、周波数検出回路３０１と周波数比検出回路３０５の両方に共通の切換入力を与えているが、別個の選択信号を与えるようにしてもよい。これにより、例えば周波数検出回路３０１だけ検出時定数を小さくし、周波数比検出回路３０５の方は通常動作させる、というような制御が可能となる。
【００６０】
また、本実施形態に係る構成を、上述の第２または第３の実施形態と組み合わせて実現してもよい。
【００６１】
また、上述の各実施形態において、クロック再生成回路に与えられる入力クロックＣＫ１として、データ転送クロックではなく、サンプリングクロックそのものを用いることも可能である。この場合には、例えばルビジウム発振器のような精度の高いクロック源を使用したとき、その高精度をより有効に生かすことが可能となる。上述したとおり、一般には高精度クロック源からサンプリングクロックが出力され、信号処理回路においてこのサンプリングクロックを基にしてＰＬＬ等によって例えば６４倍の周波数の転送クロックを生成している。このため、出力クロックの品質を高めるためには、入力クロックとしてサンプリングクロックを用いる方が好ましいといえる。
【００６２】
ただし、応答性の面では、より周波数の高い転送クロックを利用したほうが応答を速くできるので、好ましいといえる。このため、例えば、定常時にはサンプリングクロックを用いるが、入力周波数が変化した時には、転送クロックを用いて高速に応答させる等、状況により使い分けてもよい。あるいは、例えばクロック再生成回路にはサンプリングクロックを用いて、ＡＳＲＣには転送クロックを用いる、といった使い分けも可能である。
【００６３】
（実施形態５）
上述した各実施形態では、クロック再生成回路を、高域のジッタを削減する機能を有するＡＳＲＣと組み合わせて利用する構成について説明した。クロック再生成回路の用途としては、この他にも、平均的に正確な周波数が得られれば十分である場合や、高域ジッタ削減機能が予め組み込まれている相手先と通信する場合等が考えられる。後者の例として、一般にＩＥＣ９５８と呼ばれている同軸ケーブル一本でデータを送信するデジタルオーディオインターフェース回路がある。
【００６４】
図７は実施形態５に係るクロック再生成回路を用いた送受信装置の概略構成を示すブロック図である。図７の構成では、ＩＥＣ９５８信号を送信側から受信側に送信する。送信側には、第１の実施形態で説明したものと同様のクロック再生成回路１０４と、同軸出力回路１５１とが設けられており、受信側にはＰＬＬ回路１５２が設けられている。
【００６５】
同軸出力回路１５１は、オーディオデータとクロック入力を用いて、ＩＥＣ９５８形式のバイフェーズ変調信号を生成して同軸ケーブルまたは光ケーブルに出力する。このとき、従来のＰＬＬで生成されたクロックではなく、クロック再生成回路１０４で生成された、高品質だが高域にジッタを持ったクロックＣＫ２を用いる。生成されたバイフェーズ変調信号がケーブルを通して受信側に伝送される。
【００６６】
受信側では、ＰＬＬ回路１５２はバイフェーズ変調の復調とクロックの再生を行い、送信されてきた信号のクロック情報を抽出する。ＰＬＬには高域ノイズを減衰させる機能があるので、ＰＬＬ回路１５２によって抽出されたクロックには高域のジッタは影響しておらず、高品質のクロックが再生される。これにより、受信側で再生されるオーディオ信号の品質が良くなる。
【００６７】
なお、このように送信側でクロック再生成回路を用いる場合には、クロック情報の測定は必要ないので、予め決められていた分周比を直接設定することも可能である。すなわち、送信側でＰＬＬを用いずに、所望の周波数の出力クロックを送出することができる。
【産業上の利用可能性】
【００６８】
本発明では、高品質のクロックを生成することができるので、例えば、デジタルオーディオ再生装置における高品質のオーディオ再生に有効である。
【符号の説明】
【００６９】
１，２，３，４  デジタルオーディオ再生装置
１０１，３０１  周波数検出回路
１０２  分周比生成回路
１０３  可変分周器
１０４，２０４，３０４  クロック再生成回路
１０７，２０７，３０７  非同期サンプリングレートコンバータ（ＡＳＲＣ）
１０８  セレクタ
２０９  セレクタ
２１０  変換回路
ＣＫ１  入力クロック
ＣＫ２  出力クロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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