(57)【特許請求の範囲】
【請求項１】
第１の回路と、第２の回路と、チャネルが酸化物半導体層に形成される第１のトランジスタと、容量素子と、スイッチとを有し、
前記第１の回路と前記第２の回路は、チャネルがシリコンに形成される第２のトランジスタを有し、
前記第２のトランジスタのチャネル形成領域の上方に、前記第２のトランジスタのゲートが設けられ、
前記第２のトランジスタのソース領域の上方及び前記第２のトランジスタのドレイン領域の上方に、絶縁層が設けられ、
前記絶縁層の上方に、前記酸化物半導体層が設けられ、
前記酸化物半導体層は、前記絶縁層の上面に垂直な方向に沿うようにｃ軸が配向した結晶を有し、
前記第１の回路の出力端子は、前記第１のトランジスタのソース及びドレインの一方と電気的に接続され、
前記第１のトランジスタのソース及びドレインの他方は、前記容量素子の一対の電極のうちの一方、及び前記第２の回路の入力端子と電気的に接続され、
前記第２の回路の出力端子は、前記第１の回路の入力端子と電気的に接続され、
第１の期間においては、電源電圧を供給し、前記第１のトランジスタをオン状態とし、ハイレベル電位とローレベル電位との間で信号電位が周期的に変化するクロック信号及び前記クロック信号の反転信号を供給し、前記クロック信号及び前記クロック信号の反転信号に同期してオン状態となった前記スイッチを介して、前記第１の回路にデータに対応する信号が入力され、前記第１の回路は、入力された信号の反転信号を出力し、前記第２の回路は、オン状態の前記第１のトランジスタを介して前記第１の回路から信号が入力され、当該信号の反転信号を出力し、
前記第１の期間に続く第２の期間においては、電源電圧を供給し、前記クロック信号及び前記クロック信号の反転信号を互いに異なる一定の電位とした後、前記第１のトランジスタをオフ状態とし、
前記第２の期間に続く第３の期間においては、前記第１のトランジスタはオフ状態であり、且つ前記クロック信号及び前記クロック信号の反転信号を互いに異なる一定の電位にしたまま、電源電圧の供給を停止し、
前記第３の期間に続く第４の期間においては、前記第１のトランジスタはオフ状態であり、且つ電源電圧の供給は停止したまま、前記クロック信号及び前記クロック信号の反転信号の供給を停止することを特徴とする記憶素子の駆動方法。
【請求項２】
請求項１において、
前記第４の期間に続く第５の期間においては、前記第１のトランジスタはオフ状態であり、且つ電源電圧の供給は停止したまま、前記クロック信号及び前記クロック信号の反転信号を、前記第２の期間において入力された、互いに異なる一定の電位とし、
前記第５の期間に続く第６の期間においては、前記クロック信号及び前記クロック信号の反転信号を互いに異なる一定の電位にしたまま、電源電圧の供給を開始した後、前記第１のトランジスタをオン状態とし、
前記第６の期間に続く第７の期間においては、電源電圧を供給した状態で、且つ前記第１のトランジスタはオン状態のまま、ハイレベル電位とローレベル電位との間で信号電位が周期的に変化する前記クロック信号及び前記クロック信号の反転信号を供給し、前記クロック信号及び前記クロック信号の反転信号に同期してオン状態となった前記スイッチを介して、前記第１の回路にデータに対応する信号が入力され、前記第１の回路は、入力された信号の反転信号を出力し、前記第２の回路は、オン状態の前記第１のトランジスタを介して前記第１の回路から信号が入力され、当該信号の反転信号を出力することを特徴とする記憶素子の駆動方法。
【請求項３】
第１の回路と、第２の回路と、チャネルが酸化物半導体層に形成される第１のトランジスタと、容量素子と、スイッチとを有し、
前記第１の回路と前記第２の回路は、チャネルがシリコンに形成される第２のトランジスタを有し、
前記第２のトランジスタのチャネル形成領域の上方に、前記第２のトランジスタのゲートが設けられ、
前記第２のトランジスタのソース領域の上方及び前記第２のトランジスタのドレイン領域の上方に、絶縁層が設けられ、
前記絶縁層の上方に、前記酸化物半導体層が設けられ、
前記酸化物半導体層は、前記絶縁層の上面に垂直な方向に沿うようにｃ軸が配向した結晶を有し、
前記第１の回路の出力端子は、前記第１のトランジスタのソース及びドレインの一方と電気的に接続され、
前記第１のトランジスタのソース及びドレインの他方は、前記容量素子の一対の電極のうちの一方、及び前記第２の回路の入力端子と電気的に接続され、
前記第２の回路の出力端子は、前記第１の回路の入力端子と電気的に接続され、
オン状態となった前記スイッチを介して、前記第１の回路にデータに対応する信号が入力され、
前記第１の回路は、電源電圧が供給されている間は、入力された信号の反転信号を出力し、
前記第２の回路は、電源電圧が供給されている間は、入力された信号の反転信号を出力し、
前記スイッチは、クロック信号及び前記クロック信号の反転信号の一方または両方に同期して、オン状態またはオフ状態が選択され、
前記第１のトランジスタのゲートには、前記クロック信号及び前記クロック信号の反転信号のいずれとも異なる制御信号が入力されることを特徴とする記憶素子。
【請求項４】
請求項３において、
前記酸化物半導体層中の水素濃度は、１×１０１８／ｃｍ３以下であり、
前記酸化物半導体層中のナトリウムの濃度は、５×１０１６／ｃｍ３以下であることを特徴とする記憶素子。
【請求項５】
請求項３又は請求項４において、
前記酸化物半導体層に接する絶縁層は、化学量論的組成比より多くの酸素を含むことを特徴とする記憶素子。
【発明の詳細な説明】
【技術分野】
【０００１】
電源を切っても記憶している論理状態が消えない不揮発性の記憶素子に関する。また、当該記憶素子を用いた、記憶装置や信号処理回路に関する。更に、当該記憶素子、当該記憶装置、当該信号処理回路の駆動方法に関する。更に当該信号処理回路を用いた電子機器に関する。
【背景技術】
【０００２】
中央処理装置（ＣＰＵ：Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）は、ストアドプログラム方式と呼ばれるアーキテクチャを採用しているものが多い。ストアドプログラム方式では、ＣＰＵが処理する命令及び処理に必要なデータは、メインメモリ、ハードディスク等のメモリ（記憶装置）に格納されており、ＣＰＵの処理は、メモリから命令及びデータを順次読み込むことで進行する。
【０００３】
上記アーキテクチャでは、ＣＰＵの動作速度は、ＣＰＵからメモリへのアクセス速度に強く依存する。すなわち、ＣＰＵの動作速度を向上させるためには、メモリの動作速度の向上も要求される。また、メモリは、ＣＰＵが処理する命令及び処理に必要なデータを格納する必要があるため、大容量であることが要求される。しかし、高速且つ大容量のメモリは非常に高価であるため、容易に採用できない。
【０００４】
そこで、小容量で高速なメモリ（以下、キャッシュメモリと呼ぶ）と、大容量で低速なメモリ（以下、主記憶装置またはメインメモリと呼ぶ）と、更に大容量で更に低速なメモリと、を組み合わせて用いるシステム構成が考案された。
【０００５】
ＣＰＵからメインメモリへのアクセス（読み出し、書き込み）は、例えば、ノースブリッジなどと呼ばれる半導体装置により制御する。また、メインメモリよりも更に大容量で低速なメモリ、例えばハードディスクへのアクセスは、例えば、サウスブリッジなどと呼ばれる半導体装置により制御する。
【０００６】
ＣＰＵを用いたシステムには、キャッシュメモリ、メインメモリ、ハードディスク等のメモリと、これらメモリへのアクセス（読み出し、書き込み）を制御する周辺制御装置と、が含まれる。なお、ＰＣＩデバイス、ネットワークデバイス、オーディオデバイスなどの周辺装置が、ＣＰＵを搭載したシステムに含まれることもある。ここでは、これらのメモリや周辺装置を制御する半導体装置を周辺制御装置と呼ぶことにする。上記ノースブリッジ、サウスブリッジも周辺制御装置の一つである。また、特に断りが無い場合には、メインメモリやハードディスクなどのメモリも周辺装置に含める。
【０００７】
なお、上述のＣＰＵを用いたシステムにおいて、ノースブリッジとサウスブリッジを統合して１つの周辺制御装置としたシステム、周辺制御装置を統合したＣＰＵを用いたシステム、などがあり得る。以下、ＣＰＵを用いたシステムをまとめてＰＣシステムと呼ぶことにする。なお、ＣＰＵや、ＣＰＵを用いたシステムを、信号処理回路とも呼ぶことにする。
【０００８】
下記特許文献１には、キャッシュメモリとして、ＳＲＡＭなどの揮発性メモリと、不揮発性メモリとを併用する構成について記載されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平１０−０７８８３６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
信号処理回路において電源電圧の供給を停止する間、揮発性のメモリの周辺に配置した不揮発性のメモリへ揮発性のメモリのデータを記憶させる方法では、これらの不揮発性のメモリとして主に磁気素子や強誘電体が用いられているため、信号処理回路の作製工程が複雑である。
【００１１】
また、信号処理回路において電源電圧の供給を停止する間、外部メモリに揮発性のメモリのデータを記憶させる方法では、外部メモリから揮発性のメモリにデータを戻すのには時間を要する。よって、外部メモリによるデータのバックアップは、消費電力の低減を目的とした短時間の電源停止には適さない。
【００１２】
そこで、上述の課題に鑑み、電源電圧の供給が停止した後もデータを保持することができる、新たな構成の記憶素子及びその駆動方法を提供することを目的の一つとする。
【００１３】
また、消費電力を低減することができる信号処理回路、当該信号処理回路の駆動方法の提供を目的の一つとする。特に、短時間の電源停止により消費電力を低減することができる信号処理回路、当該信号処理回路の駆動方法の提供を目的の一つとする。
【００１４】
特に、ＣＰＵを用いたシステム全体の消費電力を低減することを目的の一つとする。
【課題を解決するための手段】
【００１５】
（記憶素子の構成の一態様）
本発明の記憶素子の構成の一態様は、以下のとおりである。
【００１６】
（記憶素子の構成）
第１の位相反転回路と、第２の位相反転回路と、チャネルが酸化物半導体層に形成されるトランジスタと、容量素子と、スイッチとを有する記憶素子であって、次の構成を特徴とする。第１の位相反転回路の出力端子は、トランジスタのソース及びドレインの一方と電気的に接続される。トランジスタのソース及びドレインの他方は容量素子の一対の電極のうちの一方及び第２の位相反転回路の入力端子と電気的に接続される。第２の位相反転回路の出力端子は、第１の位相反転回路の入力端子と電気的に接続される。オン状態となったスイッチを介して、第１の位相反転回路にデータに対応する信号が入力される。第１の位相反転回路は、電源電圧が供給されている間は、入力された信号の反転信号を出力する。第２の位相反転回路は、電源電圧が供給されている間は、入力された信号の反転信号を出力する。スイッチは、クロック信号及びクロック信号の反転信号の一方または両方に同期して、オン状態またはオフ状態が選択される。トランジスタのゲートには、クロック信号及びクロック信号の反転信号のいずれとも異なる制御信号が入力される。
【００１７】
上記（記憶素子の構成）では、酸化物半導体層にチャネルが形成されるトランジスタのゲートには、クロック信号やクロック信号の反転信号とは異なる制御信号が入力されている。つまり、当該トランジスタのオン状態及びオフ状態は、クロック信号やクロック信号の反転信号とは異なる制御信号によって、独立したタイミングで制御することが可能である。
【００１８】
上記（記憶素子の構成）において、第１の位相反転回路及び第２の位相反転回路としては、例えばインバータ、ＮＡＮＤ回路、ＮＯＲ回路等を用いることができる。スイッチとしては、例えばアナログスイッチ、トランジスタ等を用いることができる。また、スイッチとして、クロック信号及びクロック信号の反転信号の一方または両方が入力される演算回路を用いることもできる。
【００１９】
なお、上記（記憶素子の構成）において、第２の位相反転回路は、電源電圧が供給されている間は、クロック信号及びクロック信号の反転信号の一方または両方に同期して、入力された信号の反転信号を出力する、または、出力がフローティング（ハイ・インピーダンス）状態となるような回路であってもよい。第２の位相反転回路として、例えばスリーステートバッファ、クロックドインバータ等を用いることができる。
【００２０】
上記（記憶素子の構成）では、電源電圧が供給され且つトランジスタがオン状態の場合には、第１の位相反転回路と第２の位相反転回路によって帰還ループが形成される。この帰還ループによって、データを保持する。よって、電源電圧が供給され且つトランジスタがオン状態の場合には、第１の位相反転回路と第２の位相反転回路によって、フリップフロップ回路、ラッチ回路が構成されているとみなすこともできる。つまり、上記（記憶素子の構成）に示した構成は、クロック信号（または、クロック信号及びクロック信号の反転信号の一方または両方）に同期してデータを保持する、フリップフロップ回路やラッチ回路において、容量素子と、チャネルが酸化物半導体層に形成されるトランジスタと、が追加された構成に対応する。具体的には、フリップフロップ回路やラッチ回路中のデータが保持されるノードであって、フリップフロップ回路やラッチ回路を構成する位相反転回路等の演算回路（演算素子）のうちのいずれかの出力端子と、記憶素子の出力端子との間に存在するノードにおいて、容量素子の一対の電極のうちの一方が電気的に接続される。また、フリップフロップ回路やラッチ回路を構成する位相反転回路等の演算回路（演算素子）のうちのいずれかの出力端子と、容量素子の一方の電極が接続されたノードとの電気的接続を選択的に行うように、チャネルが酸化物半導体層に形成されるトランジスタが追加される。
【００２１】
上記（記憶素子の構成）において容量素子の一対の電極のうちの一方の電位を、記憶素子の出力電位とすることができる。当該出力電位は、記憶素子に入力されたデータに対応する電位である。なお、容量素子の一対の電極のうちの一方の電位を、演算回路（演算素子）に入力し、当該演算回路（演算素子）の出力を記憶素子の出力としてもよい。また、容量素子の一対の電極のうちの一方の電位を、スイッチを介して出力し、記憶素子の出力としてもよい。
【００２２】
上記演算回路（演算素子）としては、バッファ、インバータ、ＮＡＮＤ回路、ＮＯＲ回路、スリーステートバッファ、クロックドインバータ等を用いることができる。スイッチとしては、例えばアナログスイッチ、トランジスタ等を用いることができる。また、スイッチとして、クロック信号及びクロック信号の反転信号の一方または両方が入力される演算回路（演算素子）を用いることもできる。
【００２３】
当該演算回路（演算素子）や当該スイッチを記憶素子の構成要件として、容量素子の一対の電極のうちの一方の電位を、当該演算回路（演算素子）や当該スイッチに入力して、これらの出力を記憶素子の出力とする構成では、以下の利点がある。容量素子の一対の電極のうちの一方と、当該演算回路（演算素子）や当該スイッチと、を電気的に接続する配線の長さを短くすることができる。そのため、容量素子の一対の電極のうちの一方の電位がリークによって変動するのを抑制することができる。こうして、記憶素子に保持されたデータが変化してしまうのを抑制することができる。
【００２４】
上記（記憶素子の構成）において容量素子の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位が入力される構成とすることができる。
【００２５】
上記（記憶素子の構成）において、トランジスタは、酸化物半導体層を挟んで上下に２つのゲートを有するトランジスタとすることができる。一方のゲートに制御信号を入力し、他方のゲートには、別の制御信号を入力することができる。別の制御信号は、一定の電位の信号であってもよい。一定の電位は、低電源電位や高電源電位であってもよい。なお、２つのゲートを電気的に接続し、制御信号を入力してもよい。他方のゲートに入力する信号によって、トランジスタのしきい値電圧等を制御することが可能である。また、トランジスタのオフ電流を低減することも可能である。トランジスタのオン電流を増大させることも可能である。
【００２６】
上記（記憶素子の構成）において、第１の位相反転回路及び第２の位相反転回路をトランジスタを用いて構成する場合に、当該トランジスタは、酸化物半導体以外の半導体でなる層または基板にチャネルが形成されるトランジスタとすることができる。例えば、シリコン層またはシリコン基板にチャネルが形成されるトランジスタとすることができる。また、第１の位相反転回路及び第２の位相反転回路に用いられるトランジスタ全てを、チャネルが酸化物半導体層に形成されるトランジスタとすることもできる。または、第１の位相反転回路及び第２の位相反転回路に用いられるトランジスタのうちのいずれかは、チャネルが酸化物半導体層に形成されるトランジスタであり、残りのトランジスタは酸化物半導体以外の半導体でなる層または基板にチャネルが形成されるトランジスタとすることもできる。
【００２７】
上記（記憶素子の構成）において、スイッチをトランジスタを用いて構成する場合に、当該トランジスタは、酸化物半導体以外の半導体でなる層または基板にチャネルが形成されるトランジスタとすることができる。例えば、シリコン層またはシリコン基板にチャネルが形成されるトランジスタとすることができる。また、スイッチに用いられるトランジスタ全てを、チャネルが酸化物半導体層に形成されるトランジスタとすることもできる。または、スイッチに用いられるトランジスタのうちのいずれかは、チャネルが酸化物半導体層に形成されるトランジスタであり、残りのトランジスタは酸化物半導体以外の半導体でなる層または基板にチャネルが形成されるトランジスタとすることもできる。
【００２８】
（記憶素子の駆動方法）
上記記憶素子において、電源電圧の供給の後、消費電力を削減するために電源電圧の供給を停止し、再び電源電圧を供給する場合の駆動方法は以下のようにすることができる。
【００２９】
（通常動作）
記憶素子へ電源電圧が供給されている間は、クロック信号やクロック信号の反転信号に同期してオン状態となったスイッチを介してデータが入力され、第１の位相反転回路及び第２の位相反転回路によって構成される帰還ループが当該データに対応する信号（またはその反転信号）を保持する。この際、酸化物半導体層にチャネルが形成されるトランジスタはオン状態である。
【００３０】
（電源電圧供給停止前の動作）
記憶素子への電源電圧の供給の停止をする前に、クロック信号やクロック信号の反転信号のレベル（信号電位）を固定する。即ち、クロック信号やクロック信号の反転信号のレベル（信号電位）を、所定のデータが帰還ループによって保持された状態のクロック信号やクロック信号の反転信号のレベル（信号電位）のままとする。つまり、通常、クロック信号やクロック信号の反転信号は、ハイレベル電位とローレベル電位との間でレベル（信号電位）が周期的に変化する信号であるが、この変化をさせない期間を設ける。ここで、クロック信号やクロック信号の反転信号のレベル（信号電位）を固定する期間を、クロック信号固定期間とも呼ぶ。そして、クロック信号固定期間において、酸化物半導体層にチャネルが形成されるトランジスタをオフ状態とする。こうして、帰還ループによって保持されていたデータに対応する信号（電位）を容量素子に保持する。
【００３１】
このように、クロック信号やクロック信号の反転信号のレベルを一定に保った状態で、酸化物半導体層にチャネルが形成されるトランジスタをオフ状態とすることによって、帰還ループによって保持されたデータに対応する信号（電位）の変動を抑制した状態で、当該データに対応する信号（電位）を容量素子に保持することができる。
【００３２】
ここで、上記（記憶素子の構成）では、酸化物半導体層にチャネルが形成されるトランジスタのゲートには、クロック信号やクロック信号の反転信号とは異なる制御信号が入力されている。つまり、当該トランジスタのオン状態及びオフ状態は、クロック信号やクロック信号の反転信号とは異なる制御信号によって、独立したタイミングで制御することが可能である。そのため、記憶素子への電源電圧の供給を停止する前に、クロック信号やクロック信号の反転信号のレベルを一定に保った状態で当該トランジスタをオフ状態とすることができる。こうして、データを正確に容量素子に保持させることができる。
【００３３】
（電源電圧供給停止の動作）
上記動作の後、記憶素子への電源電圧の供給を停止する。なお、当該トランジスタをエンハンスメント型トランジスタ（ノーマリオフ型トランジスタ）とし、記憶素子への電源電圧の供給が停止した後に、当該トランジスタのゲートに接地電位（０Ｖ）が入力される構成とすることによって、当該トランジスタをオフ状態のままとすることができる。記憶素子への電源電圧の供給が停止した後においても、帰還ループによって保持されていたデータに対応する信号が容量素子によって保持される。ここで、チャネルが酸化物半導体層に形成されるトランジスタはリーク電流が極めて小さいため、容量素子によって保持された信号（電位）を長期間保つことができる。こうして、記憶素子は電源電圧の供給が停止した後も、データを保持する。そして、電源電圧の供給を停止した後に、クロック信号及びクロック信号の反転信号の供給を停止する。こうして、容量素子に保持させたデータに対応する信号（電位）が変動することを抑制して、電源電圧の供給を停止することができる。また、クロック信号及びクロック信号の反転信号の供給を停止することによって、クロック信号やクロック信号の反転信号を供給するための電力を削減することができる。
【００３４】
（電源電圧供給再開の動作）
まず、電源電圧の供給停止時におけるレベル（信号電位）に戻して固定された、クロック信号やクロック信号の反転信号を供給する。こうして、クロック信号固定期間を開始する。そして、クロック信号固定期間において、記憶素子への電源電圧の供給を再開する。そして、電源電圧の供給が再開された後、トランジスタをオン状態とする。トランジスタをオン状態とした後に、クロック信号やクロック信号の反転信号のレベル（信号電位）の固定を解除する。即ち、クロック信号やクロック信号の反転信号を、ハイレベル電位とローレベル電位との間でレベル（信号電位）が周期的に変化する通常の信号に戻す。こうして、記憶素子は、電源電圧の供給停止前に保持していたデータを再び帰還ループによって保持することができ、（通常動作）を再開することができる。
【００３５】
このように、クロック信号やクロック信号の反転信号のレベルを一定に保った状態で、電源電圧の供給を再開することによって、帰還ループ中のデータを保持するノードの電位の変動を抑制することができる。更にその後、トランジスタをオン状態とすることによって、帰還ループ中のデータを保持するノードの電位の変動を抑制した状態で、容量素子に保持された信号（電位）を当該ノードの電位とすることができる。こうして、容量素子に保持された信号（電位）を正確に帰還ループによって保持させることができる。
【００３６】
以上が、記憶素子の駆動方法の説明である。
【００３７】
上記記憶素子の駆動方法を別の表現で表したものが以下の駆動方法である。
【００３８】
第１の期間においては、電源電圧を供給した状態で、トランジスタをオン状態とし、ハイレベル電位とローレベル電位との間で信号電位が周期的に変化するクロック信号やクロック信号の反転信号を供給する。クロック信号やクロック信号の反転信号に同期してオン状態となったスイッチを介して、第１の位相反転回路にデータに対応する信号が入力される。第１の位相反転回路は、入力された信号の反転信号を出力する。第２の位相反転回路は、オン状態のトランジスタを介して第１の位相反転回路から信号が入力され、当該信号の反転信号を出力する。
【００３９】
第１の期間に続く第２の期間においては、電源電圧を供給した状態で、クロック信号やクロック信号の反転信号を一定の電位とした後、トランジスタをオフ状態とする。なお、クロック信号及びクロック信号の反転信号の両方がスイッチに入力される場合には、クロック信号及びクロック信号の反転信号を、互いに異なる一定の電位とする。
【００４０】
第２の期間に続く第３の期間においては、トランジスタはオフ状態であり、且つクロック信号やクロック信号の反転信号を一定の電位にしたまま、電源電圧の供給を停止する。
【００４１】
第３の期間に続く第４の期間においては、トランジスタはオフ状態であり、且つ電源電圧の供給は停止したまま、クロック信号及びクロック信号の反転信号の供給を停止する。
【００４２】
第４の期間に続く第５の期間においては、トランジスタはオフ状態であり、且つ電源電圧の供給は停止したまま、クロック信号やクロック信号の反転信号を、第２の期間において入力された一定の電位とする。
【００４３】
第５の期間に続く第６の期間においては、クロック信号やクロック信号の反転信号を一定の電位にしたまま、電源電圧の供給を開始した後、トランジスタをオン状態とする。
【００４４】
第６の期間に続く第７の期間においては、電源電圧を供給した状態で、且つ前記トランジスタはオン状態のまま、ハイレベル電位とローレベル電位との間で信号電位が周期的に変化する前記クロック信号やクロック信号の反転信号を供給する。クロック信号やクロック信号の反転信号に同期してオン状態となったスイッチを介して、第１の位相反転回路にデータに対応する信号が入力される。第１の位相反転回路は、入力された信号の反転信号を出力する。第２の位相反転回路は、オン状態のトランジスタを介して第１の位相反転回路から信号が入力され、当該信号の反転信号を出力する。
【００４５】
上記の第１の期間及び第７の期間が（通常動作）を行う期間に相当し、第２の期間が（電源電圧供給停止前の動作）を行う期間に相当し、第３の期間、及び第４の期間が（電源電圧供給停止の動作）を行う期間に相当し、第５の期間及び第６の期間が（電源電圧供給再開の動作）を行う期間に相当する。
【００４６】
（記憶装置、信号処理回路）
本発明の記憶装置の一態様は、上記記憶素子を一または複数用いて構成された記憶装置とすることができる。また、本発明の信号処理回路の一態様は、当該記憶装置を用いた信号処理回路とすることができる。例えば、信号処理回路が有するレジスタ、キャッシュメモリ等の記憶装置に上記記憶素子を用いる。
【００４７】
さらに、信号処理回路は、上記記憶装置に加え、記憶装置とデータのやり取りを行う演算回路等の各種論理回路を有してもよい。そして、記憶装置へ電源電圧の供給を停止すると共に、当該記憶装置とデータのやり取りを行う演算回路への電源電圧の供給を停止するようにしても良い。
【００４８】
本発明の信号処理回路の一態様は、ＣＰＵと、メモリと、メモリとＣＰＵとのアクセスを制御する周辺制御装置とを有し、ＣＰＵ、メモリ、及び周辺制御装置はそれぞれ、上記記憶素子を有する構成であってもよい。そして、ＣＰＵ、メモリ、及び周辺制御装置を有する信号処理回路の全体において、電源電圧の供給を停止するようにしてもよい。
【発明の効果】
【００４９】
クロック信号に同期してデータを保持する記憶素子に電源電圧が供給されない間は、データを容量素子によって保持することができる。ここで、酸化物半導体層にチャネルが形成されるトランジスタはオフ電流が極めて小さい。例えば、酸化物半導体層にチャネルが形成されるトランジスタのオフ電流は、結晶性を有するシリコンでチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため、当該トランジスタを用いることによって、記憶素子に電源電圧が供給されない間も容量素子に保持された信号は長期間にわたり保たれる。こうして、記憶素子は電源電圧の供給が停止した間も記憶内容（データ）を保持することが可能である。
【００５０】
また、酸化物半導体層にチャネルが形成されるトランジスタのゲートには、クロック信号やクロック信号の反転信号とは異なる制御信号が入力されている。つまり、当該トランジスタのオン状態及びオフ状態は、クロック信号やクロック信号の反転信号とは異なる制御信号によって、独立したタイミングで制御することが可能である。そのため、記憶素子への電源電圧の供給を停止する前に、クロック信号やクロック信号の反転信号のレベルを一定に保った状態で当該トランジスタをオフ状態とすることができる。こうして、データを正確に容量素子に保持させることができる。また、クロック信号やクロック信号の反転信号のレベルを一定に保った状態で、電源電圧の供給を再開した後、トランジスタをオン状態とすることによって、帰還ループ中のデータを保持するノードの電位の変動を抑制した状態で、容量素子に保持された信号（電位）を当該ノードの電位とすることができる。こうして、容量素子に保持された信号（電位）を正確に帰還ループによって保持させることができる。
【００５１】
このような記憶素子を、信号処理回路に用いることで、電源電圧の供給停止によるデータの消失を防ぐことができる。また、電源電圧の供給を再開した後、短時間で電源電圧供給停止前の状態に復帰することができる。
【００５２】
特に、このような記憶素子を、ＣＰＵ、メモリ、及び周辺制御装置のそれぞれに用いることによって、ＣＰＵを用いたシステム全体で、電源電圧の供給停止を可能とする。また、電源電圧の供給を再開した後、短時間で電源電圧供給停止前の状態に復帰することができる。こうして、短い時間でも電源停止を行うことができるため、当該システム全体の消費電力を削減することができる。
【図面の簡単な説明】
【００５３】
【図１】記憶素子の回路図。
【図２】記憶素子の動作を示すタイミングチャート。
【図３】記憶装置の構成を示す図。
【図４】信号処理回路のブロック図。
【図５】ＣＰＵのブロック図。
【図６】記憶素子の作製工程を示す図。
【図７】記憶素子の作製工程を示す図。
【図８】記憶素子の作製工程を示す図。
【図９】記憶素子の構成を示す断面図。
【図１０】酸化物半導体層にチャネルが形成されるトランジスタの構成を示す断面図。
【図１１】記憶装置の構成を示す断面図。
【図１２】記憶装置の構成を示す断面図。
【図１３】携帯用の電子機器のブロック図。
【図１４】メモリ回路のブロック図。
【図１５】電子書籍のブロック図。
【図１６】ＣＰＵを用いたシステムの構成を示すブロック図。
【発明を実施するための形態】
【００５４】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００５５】
なお、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れかわることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れかえて用いることができるものとする。
【００５６】
「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限はない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
【００５７】
回路図上は独立している構成要素どうしが電気的に接続しているように図示されている場合であっても、実際には、例えば配線の一部が電極としても機能する場合など、一の導電膜が、複数の構成要素の機能を併せ持っている場合もある。本明細書において電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
【００５８】
「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。
【００５９】
図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【００６０】
「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付すものである。
【００６１】
（実施の形態１）
信号処理回路は記憶装置を有し、記憶装置は１ビットのデータを記憶することができる記憶素子を、単数または複数有する。
【００６２】
なお、ＣＰＵ、マイクロプロセッサ、画像処理回路、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）等のＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）等が、本発明の信号処理回路の範疇に含まれる。
【００６３】
（記憶素子の構成）
図１に、記憶素子の回路図の一例を示す。記憶素子１００は、位相反転回路１０１と、位相反転回路１０２と、チャネルが酸化物半導体層に形成されるトランジスタ１０９と、容量素子１０８と、スイッチ１０３とを有する。図１において、トランジスタ１０９は酸化物半導体層にチャネルが形成されるトランジスタであることを示すためにＯＳの符号を付す。なお、記憶素子１００は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の回路素子をさらに有していても良い。
【００６４】
なお、容量素子１０８は、トランジスタの寄生容量等を積極的に利用することによって省略することも可能である。
【００６５】
位相反転回路１０１の出力端子（図中、ｏｕｔと表記）は、トランジスタ１０９のソース及びドレインの一方と電気的に接続される。トランジスタ１０９のソース及びドレインの他方は容量素子１０８の一対の電極のうちの一方及び位相反転回路１０２の入力端子（図中、ｉｎと表記）と電気的に接続される。位相反転回路１０２の出力端子（図中、ｏｕｔと表記）は、位相反転回路１０１の入力端子（図中、ｉｎと表記）と電気的に接続される。記憶素子１００の入力端子（図中、ＩＮと表記）から入力されたデータに対応する信号は、オン状態となったスイッチ１０３を介して、位相反転回路１０１に入力される。位相反転回路１０１は、電源電圧が供給されている間は、入力された信号の反転信号を出力する。位相反転回路１０２は、電源電圧が供給されている間は、入力された信号の反転信号を出力する。スイッチ１０３は、クロック信号（図中、Ｃと表記）及びクロック信号の反転信号（図中、ＣＢと表記）に同期して、オン状態またはオフ状態が選択される。なお、スイッチ１０３は、クロック信号（Ｃ）及びクロック信号の反転信号（ＣＢ）の一方に同期して、オン状態またはオフ状態が選択されてもよい。トランジスタ１０９のゲートには、クロック信号（Ｃ）及びクロック信号の反転信号（ＣＢ）のいずれとも異なる制御信号（図中、Ｇと表記）が入力される。
【００６６】
トランジスタ１０９のゲートには、クロック信号（Ｃ）やクロック信号の反転信号（ＣＢ）とは異なる制御信号（Ｇ）が入力されている。つまり、トランジスタ１０９のオン状態及びオフ状態は、クロック信号（Ｃ）やクロック信号の反転信号（ＣＢ）とは異なる制御信号（Ｇ）によって、独立したタイミングで制御することが可能である。
【００６７】
位相反転回路１０１及び位相反転回路１０２としては、例えばインバータ、ＮＡＮＤ回路、ＮＯＲ回路等を用いることができる。スイッチ１０３としては、例えばアナログスイッチ、トランジスタ等を用いることができる。また、スイッチとして、クロック信号（Ｃ）及びクロック信号の反転信号（ＣＢ）の一方または両方が入力される演算回路を用いることもできる。
【００６８】
なお、位相反転回路１０２は、電源電圧が供給されている間は、クロック信号（Ｃ）及びクロック信号の反転信号（ＣＢ）の一方または両方に同期して、入力された信号の反転信号を出力する、または、出力がフローティング（ハイ・インピーダンス）状態となるような回路であってもよい。位相反転回路１０２として、例えばスリーステートバッファ、クロックドインバータ等を用いることができる。
【００６９】
電源電圧が供給され且つトランジスタ１０９がオン状態の場合には、位相反転回路１０１と位相反転回路１０２によって帰還ループが形成される。この帰還ループによって、データを保持する。よって、電源電圧が供給され且つトランジスタ１０９がオン状態の場合には、位相反転回路１０１と位相反転回路１０２によって、フリップフロップ回路、ラッチ回路が構成されているとみなすこともできる。つまり、図１に示した構成は、クロック信号（Ｃ）（及び／またはクロック信号の反転信号（ＣＢ））に同期してデータを保持する、フリップフロップ回路やラッチ回路において、容量素子１０８と、トランジスタ１０９と、が追加された構成に対応する。具体的には、フリップフロップ回路やラッチ回路中のデータが保持されるノードであって、フリップフロップ回路やラッチ回路を構成する位相反転回路１０１の出力端子（ｏｕｔ）と、記憶素子１００の出力端子（図中、ＯＵＴと表記）との間に存在するノード（図中、Ｄと表記）において、容量素子１０８の一対の電極のうちの一方が電気的に接続される。また、フリップフロップ回路やラッチ回路を構成する位相反転回路１０１の出力端子（ｏｕｔ）と、容量素子１０８の一方の電極が接続されたノード（Ｄ）との電気的接続を選択的に行うように、トランジスタ１０９が追加される。
【００７０】
図１に示した構成において容量素子１０８の一対の電極のうちの一方の電位（ノード（Ｄ）の電位）を、記憶素子１００の出力電位とすることができる。当該出力電位は、記憶素子１００に入力されたデータに対応する電位である。なお、容量素子１０８の一対の電極のうちの一方の電位を、演算回路（演算素子）に入力し、当該演算回路（演算素子）の出力を記憶素子１００の出力としてもよい。また、容量素子１０８の一対の電極のうちの一方の電位を、スイッチを介して出力し、記憶素子１００の出力としてもよい。
【００７１】
上記演算回路（演算素子）としては、バッファ、インバータ、ＮＡＮＤ回路、ＮＯＲ回路、スリーステートバッファ、クロックドインバータ等を用いることができる。スイッチとしては、例えばアナログスイッチ、トランジスタ等を用いることができる。また、スイッチとして、クロック信号及びクロック信号の反転信号の一方または両方が入力される演算回路（演算素子）を用いることもできる。
【００７２】
当該演算回路（演算素子）や当該スイッチを記憶素子１００の構成要件として、容量素子１０８の一対の電極のうちの一方の電位を、当該演算回路（演算素子）や当該スイッチに入力して、これらの出力を記憶素子１００の出力とする構成では、以下の利点がある。容量素子１０８の一対の電極のうちの一方と、当該演算回路（演算素子）や当該スイッチと、を電気的に接続する配線の長さを短くすることができる。そのため、容量素子１０８の一対の電極のうちの一方の電位（ノード（Ｄ）の電位）がリークによって変動するのを抑制することができる。こうして、記憶素子１００に保持されたデータが変化してしまうのを抑制することができる。
【００７３】
図１に示した構成では、容量素子１０８の一対の電極のうちの他方は、接地されている（接地電位が与えられている）例を示した。これに限定されず、容量素子１０８の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。なお、接地電位を低電源電位とすることもできる。
【００７４】
図１に示した構成において、トランジスタ１０９は、酸化物半導体層を挟んで上下に２つのゲートを有するトランジスタとすることができる。一方のゲートに制御信号（Ｇ）を入力し、他方のゲートには、別の制御信号を入力することができる。別の制御信号は、一定の電位の信号であってもよい。一定の電位は、低電源電位や高電源電位であってもよい。なお、２つのゲートを電気的に接続し、制御信号（Ｇ）を入力してもよい。他方のゲートに入力する信号によって、トランジスタ１０９のしきい値電圧等を制御することが可能である。また、トランジスタ１０９のオフ電流を低減することも可能である。トランジスタのオン電流を増大させることも可能である。
【００７５】
図１に示した構成において、位相反転回路１０１及び位相反転回路１０２をトランジスタを用いて構成する場合に、当該トランジスタは、酸化物半導体以外の半導体でなる層または基板にチャネルが形成されるトランジスタとすることができる。例えば、シリコン層またはシリコン基板にチャネルが形成されるトランジスタとすることができる。また、位相反転回路１０１及び位相反転回路１０２に用いられるトランジスタ全てを、チャネルが酸化物半導体層に形成されるトランジスタとすることもできる。または、位相反転回路１０１及び位相反転回路１０２に用いられるトランジスタのうちのいずれかは、チャネルが酸化物半導体層に形成されるトランジスタであり、残りのトランジスタは酸化物半導体以外の半導体でなる層または基板にチャネルが形成されるトランジスタとすることもできる。
【００７６】
図１に示した構成において、スイッチ１０３をトランジスタを用いて構成する場合に、当該トランジスタは、酸化物半導体以外の半導体でなる層または基板にチャネルが形成されるトランジスタとすることができる。例えば、シリコン層またはシリコン基板にチャネルが形成されるトランジスタとすることができる。また、スイッチ１０３に用いられるトランジスタ全てを、チャネルが酸化物半導体層に形成されるトランジスタとすることもできる。または、スイッチ１０３に用いられるトランジスタのうちのいずれかは、チャネルが酸化物半導体層に形成されるトランジスタであり、残りのトランジスタは酸化物半導体以外の半導体でなる層または基板にチャネルが形成されるトランジスタとすることもできる。
【００７７】
ここで、シリコン層またはシリコン基板にチャネルが形成されるトランジスタは、チャネルが酸化物半導体層に形成されるトランジスタよりもスイッチング速度が速く、オン電流が大きいという特徴がある。そのため、シリコン層またはシリコン基板にチャネルが形成されるトランジスタと、チャネルが酸化物半導体層に形成されるトランジスタとを組み合わせて用いた回路では、当該回路の動作速度を高めつつ、リーク電流を抑制することができる。記憶素子１００において、シリコン層またはシリコン基板にチャネルが形成されるトランジスタと、チャネルが酸化物半導体層に形成されるトランジスタとを組み合わせて用いることによって、記憶素子１００の動作速度を高めつつ、消費電力を低減することが可能である。
【００７８】
以上が、記憶素子１００の構成の説明である。次いで、この駆動方法について説明する。
【００７９】
（記憶素子の駆動方法）
記憶素子１００において、電源電圧の供給の後、消費電力を削減するために電源電圧の供給を停止し、再び電源電圧を供給する場合の駆動方法は以下のようにすることができる。駆動方法について、図２のタイミングチャートを参照して説明する。図２のタイミングチャートにおいて、ＩＮは記憶素子１００の入力端子（ＩＮ）に入力されるデータの信号電位を示し、Ｃはクロック信号（Ｃ）の信号電位を示し、ＣＢはクロック信号の反転信号（ＣＢ）の信号電位を示し、Ｇは制御信号（Ｇ）の電位を示し、ＶＤＤは電源電圧を示す。ＶＤＤが０Ｖ（図中、ローレベルに対応）のときは、電源電圧が供給されていない場合に相当する。Ｄはノード（Ｄ）の電位を示す。
【００８０】
なお、図２のタイミングチャートに示す駆動方法では、図１に示した構成において、クロック信号（Ｃ）がローレベル電位であり且つクロック信号の反転信号（ＣＢ）がハイレベル電位であるときに、スイッチ１０３がオン状態となり、クロック信号（Ｃ）がハイレベル電位であり且つクロック信号の反転信号（ＣＢ）がローレベル電位であるときに、スイッチ１０３がオフ状態となる例を示す。言い換えると、クロック信号（Ｃ）の信号電位がハイレベル電位からローレベル電位に変化（以下、クロック立ち下がり）した時点で、同時点におけるＩＮの信号電位がスイッチ１０３を介して位相反転回路１０１に入力される。
【００８１】
しかしながらこれに限定されず、クロック信号（Ｃ）がハイレベル電位であり且つクロック信号の反転信号（ＣＢ）がローレベル電位であるときに、スイッチ１０３がオン状態となり、クロック信号（Ｃ）がローレベル電位であり且つクロック信号の反転信号（ＣＢ）がハイレベル電位であるときに、スイッチ１０３がオフ状態となってもよい。言い換えると、クロック信号（Ｃ）の信号電位がローレベル電位からハイレベル電位に変化（以下、クロック立ち上がり）した時点で、同時点におけるＩＮの信号電位がスイッチ１０３を介して位相反転回路１０１に入力されてもよい。
【００８２】
上記のとおり、本発明の記憶素子は、クロック信号（Ｃ）（及び／またはクロック信号の反転信号（ＣＢ））の立ち上がりもしくは立ち下がりに同期してデータ格納を行うフリップフロップ回路、所謂、エッジセンシティブ・ラッチ回路において、トランジスタ１０９と容量素子１０８を追加した構成とすることができる。なお、エッジセンシティブ・ラッチ回路に限らず、クロック信号（Ｃ）（及び／またはクロック信号の反転信号（ＣＢ））が高電位もしくは低電位の際にデータ格納を行うフリップフロップ回路、所謂、レベルセンシティブ・ラッチ回路において、トランジスタ１０９と容量素子１０８を追加した構成とすることもできる。
【００８３】
また、図２のタイミングチャートに示す駆動方法では、トランジスタ１０９をｎチャネル型トランジスタとして、制御信号Ｇがハイレベル電位の場合に、トランジスタ１０９がオン状態となり、制御信号Ｇがローレベル電位の場合に、トランジスタ１０９がオフ状態となる例を示す。しかしながらこれに限定されず、トランジスタ１０９をｐチャネル型トランジスタとして、制御信号Ｇがローレベル電位の場合に、トランジスタ１０９がオン状態となり、制御信号Ｇがハイレベル電位の場合に、トランジスタ１０９がオフ状態となってもよい。
【００８４】
（通常動作）
第１の期間（図中、Ｔ１と表記）は、通常動作を行う期間ということができる。第１の期間（Ｔ１）においては、電源電圧（ＶＤＤ）を供給した状態（０Ｖより大きい電源電圧とした状態）で、トランジスタ１０９をオン状態とし、ハイレベル電位とローレベル電位との間で信号電位が周期的に変化するクロック信号（Ｃ）及びクロック信号の反転信号（ＣＢ）を供給する。クロック信号（Ｃ）及びクロック信号の反転信号（ＣＢ）に同期してオン状態となったスイッチ１０３を介して、データの信号電位（ＩＮ）が位相反転回路１０１に入力される。位相反転回路１０１は、入力された信号の反転信号を出力する。つまり、位相反転回路１０１は、入力された信号電位がハイレベル電位の場合には、ローレベル電位を出力し、入力された信号電位がローレベル電位の場合には、ハイレベル電位を出力する。なお、実際には信号遅延があるため、クロック信号（Ｃ）及びクロック信号の反転信号（ＣＢ）の信号電位が変化した時点から遅延して、位相反転回路１０１の出力電位（ノード（Ｄ）の電位）は変化する。位相反転回路１０２は、オン状態のトランジスタ１０９を介して位相反転回路１０１から信号が入力され、当該信号の反転信号を出力する。つまり、位相反転回路１０２は、入力された信号電位がハイレベル電位の場合には、ローレベル電位を出力し、入力された信号電位がローレベル電位の場合には、ハイレベル電位を出力する。
【００８５】
つまり、第１の期間（Ｔ１）では、クロック信号（Ｃ）やクロック信号の反転信号（ＣＢ）に同期してオン状態となったスイッチ１０３を介してデータが入力され、位相反転回路１０１及び位相反転回路１０２によって構成される帰還ループが当該データに対応する信号（またはその反転信号）を保持する。この際、トランジスタ１０９はオン状態である。
【００８６】
（電源電圧供給停止前の動作）
第２の期間（図中、Ｔ２と表記）は、電源電圧供給停止前の動作を行う期間ということができる。第２の期間（Ｔ２）においては、記憶素子１００への電源電圧の供給を停止する（ＶＤＤを０Ｖとする）前に、クロック信号（Ｃ）及びクロック信号の反転信号（ＣＢ）のレベル（信号電位）を固定する。即ち、クロック信号（Ｃ）及びクロック信号の反転信号（ＣＢ）のレベル（信号電位）を、所定のデータが帰還ループによって保持された状態のクロック信号（Ｃ）及びクロック信号の反転信号（ＣＢ）のレベル（信号電位）のままとする。つまり、通常動作では、クロック信号（Ｃ）及びクロック信号の反転信号（ＣＢ）は、ハイレベル電位とローレベル電位との間でレベル（信号電位）が周期的に変化する信号であるが、この変化をさせないクロック信号固定期間を設ける。そして、クロック信号固定期間においてトランジスタ１０９をオフ状態とする。こうして、帰還ループによって保持されていたデータに対応する信号（電位）を容量素子１０８に保持する。
【００８７】
このように、クロック信号（Ｃ）及びクロック信号の反転信号（ＣＢ）のレベルを一定に保った状態で、トランジスタ１０９をオフ状態とすることによって、帰還ループによって保持されたデータに対応する信号（電位）の変動を抑制した状態で、当該データに対応する信号（電位）を容量素子１０８に保持することができる。
【００８８】
ここで、トランジスタ１０９のゲートには、クロック信号（Ｃ）やクロック信号の反転信号（ＣＢ）とは異なる制御信号（Ｇ）が入力されている。つまり、トランジスタ１０９のオン状態及びオフ状態は、クロック信号（Ｃ）やクロック信号の反転信号（ＣＢ）とは異なる制御信号（Ｇ）によって、独立したタイミングで制御することが可能である。そのため、記憶素子１００への電源電圧の供給を停止する前に、クロック信号（Ｃ）及びクロック信号の反転信号（ＣＢ）のレベルを一定に保った状態でトランジスタ１０９をオフ状態とすることができる。こうして、データを正確に容量素子１０８に保持させることができる。
【００８９】
（電源電圧供給停止の動作）
第３の期間（図中、Ｔ３と表記）及び第３の期間（Ｔ３）に続く第４の期間（Ｔ４）は電源電圧供給停止の動作を行う期間ということができる。第３の期間（Ｔ３）においては、記憶素子１００への電源電圧（ＶＤＤ）の供給を停止する。なお、トランジスタ１０９をエンハンスメント型トランジスタ（ノーマリオフ型トランジスタ）とし、記憶素子１００への電源電圧の供給が停止した後に、トランジスタ１０９のゲートに接地電位（０Ｖ）が入力される構成とすることによって、トランジスタ１０９をオフ状態のままとすることができる。記憶素子１００への電源電圧（ＶＤＤ）の供給が停止した後においても、帰還ループによって保持されていたデータに対応する信号が容量素子１０８によって保持される。ここで、トランジスタ１０９はリーク電流が極めて小さいため、容量素子１０８によって保持された信号（電位）を長期間保つことができる。こうして、記憶素子１００は電源電圧（ＶＤＤ）の供給が停止した後も、データを保持する。そして、電源電圧（ＶＤＤ）の供給を停止した後に、第４の期間（Ｔ４）において、クロック信号（Ｃ）及びクロック信号の反転信号（ＣＢ）の供給を停止する。こうして、容量素子１０８に保持させたデータに対応する信号（電位）が変動することを抑制して、電源電圧（ＶＤＤ）の供給を停止することができる。ここで、第２の期間（Ｔ２）及び第３の期間（Ｔ３）は、クロック信号固定期間と呼ぶこともできる。また、第４の期間（Ｔ４）はクロック信号停止期間と呼ぶこともできる。クロック信号（Ｃ）やクロック信号の反転信号（ＣＢ）の供給を停止することによって、記憶素子１００の消費電力を更に低減することができる。
【００９０】
（電源電圧供給再開の動作）
第５の期間（図中、Ｔ５と表記）及び第５の期間（Ｔ５）に続く第６の期間（Ｔ６）は電源電圧供給再開の動作を行う期間ということができる。第５の期間（Ｔ５）においては、電源電圧（ＶＤＤ）の供給停止時（第２の期間（Ｔ２））におけるレベル（信号電位）に戻して固定された、クロック信号（Ｃ）及びクロック信号の反転信号（ＣＢ）を供給する。こうして、クロック信号固定期間を開始する。第６の期間（Ｔ６）において、クロック信号（Ｃ）及びクロック信号の反転信号（ＣＢ）のレベル（信号電位）を固定したまま、記憶素子１００への電源電圧（ＶＤＤ）の供給を再開する。そして、電源電圧（ＶＤＤ）の供給が再開された後、トランジスタ１０９をオン状態とする。こうして、記憶素子１００は、電源電圧（ＶＤＤ）の供給停止前に保持していたデータを再び帰還ループによって保持することができる。
【００９１】
第６の期間（Ｔ６）に続く第７の期間（Ｔ７）において、クロック信号（Ｃ）及びクロック信号の反転信号（ＣＢ）のレベル（信号電位）の固定を解除する。即ち、クロック信号（Ｃ）及びクロック信号の反転信号（ＣＢ）を、ハイレベル電位とローレベル電位との間でレベル（信号電位）が周期的に変化する通常の信号に戻す。こうして、上記（通常動作）を再開することができる。
【００９２】
このように、クロック信号（Ｃ）及びクロック信号の反転信号（ＣＢ）のレベルを一定に保った状態で、電源電圧（ＶＤＤ）の供給を再開することによって、帰還ループ中のデータを保持するノードの電位の変動を抑制することができる。更にその後、トランジスタ１０９をオン状態とすることによって、帰還ループ中のデータを保持するノード（Ｄ）の電位の変動を抑制した状態で、容量素子１０８に保持された信号（電位）をノード（Ｄ）の電位とすることができる。こうして、容量素子１０８に保持された信号（電位）を正確に帰還ループによって保持させることができる。
【００９３】
以上が、記憶素子の駆動方法の説明である。
【００９４】
本発明の記憶素子及びその駆動方法では、クロック信号に同期してデータを保持する記憶素子１００に電源電圧が供給されない間は、データを容量素子１０８によって保持することができる。ここで、トランジスタ１０９はオフ電流が極めて小さい。例えば、トランジスタ１０９のオフ電流は、結晶性を有するシリコンでチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため、記憶素子１００に電源電圧が供給されない間も容量素子１０８に保持された信号は長期間にわたり保たれる。こうして、記憶素子１００は電源電圧の供給が停止した間も記憶内容（データ）を保持することが可能である。
【００９５】
また、トランジスタ１０９のゲートには、クロック信号やクロック信号の反転信号とは異なる制御信号が入力されている。つまり、トランジスタ１０９のオン状態及びオフ状態は、クロック信号やクロック信号の反転信号とは異なる制御信号によって、独立したタイミングで制御することが可能である。そのため、記憶素子１００への電源電圧の供給を停止する前に、クロック信号やクロック信号の反転信号のレベルを一定に保った状態でトランジスタ１０９をオフ状態とすることができる。こうして、データを正確に容量素子１０８に保持させることができる。また、クロック信号やクロック信号の反転信号のレベルを一定に保った状態で、電源電圧の供給を再開した後、トランジスタ１０９をオン状態とすることによって、帰還ループ中のデータを保持するノード（Ｄ）の電位の変動を抑制した状態で、容量素子１０８に保持された信号（電位）をノード（Ｄ）の電位とすることができる。こうして、容量素子１０８に保持された信号（電位）を正確に帰還ループによって保持させることができる。
【００９６】
このような記憶素子１００を、信号処理回路に用いることで、電源電圧の供給停止によるデータの消失を防ぐことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。
【００９７】
特に、このような記憶素子１００を、ＣＰＵ、メモリ、及び周辺制御装置のそれぞれに用いることによって、ＣＰＵを用いたシステム全体で、電源電圧の供給停止を可能とする。また、電源電圧の供給を再開した後、短時間で電源電圧供給停止前の状態に復帰することができる。こうして、短い時間でも電源停止を行うことができるため、当該システム全体の消費電力を削減することができる。
【００９８】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【００９９】
（実施の形態２）
本実施の形態では、実施の形態１で示した記憶素子を複数用いた記憶装置の構成について説明する。
【０１００】
図３（Ａ）に、本実施の形態における記憶装置の構成を一例として示す。図３（Ａ）に示す記憶装置は、スイッチング素子４０１と、記憶素子４０２を複数有する記憶素子群４０３とを有している。具体的に、各記憶素子４０２には、実施の形態１に記載されている構成を有する記憶素子１００を用いることができる。記憶素子群４０３が有する各記憶素子４０２には、スイッチング素子４０１を介して、高電源電位ＶＤＤが供給されている。さらに、記憶素子群４０３が有する各記憶素子４０２には、信号ＩＮの電位と、低電源電位ＶＳＳの電位が与えられている。
【０１０１】
なお、記憶素子群４０３に含まれる複数の記憶素子４０２は、一つの記憶素子４０２の出力が別の記憶素子４０２の入力となり、当該記憶素子４０２の出力が更に別の記憶素子４０２の入力となるように接続されていてもよい。つまり、記憶素子群４０３に含まれる複数の記憶素子４０２は、カスケード接続されていてもよい。このとき、記憶素子４０２として図１に示した記憶素子１００の構成を用いた場合には、ある記憶素子４０２と、それに隣接する記憶素子４０２とで、スイッチ１０３がオン状態となるタイミングが同じにならないように、クロック信号やクロック信号の反転信号を供給する。こうして、記憶素子群４０３をシフトレジスタとして用いることもできる。
【０１０２】
図３（Ａ）では、スイッチング素子４０１として、トランジスタを用いており、該トランジスタは、そのゲート電極に与えられる制御信号ＳｉｇＡによりスイッチングが制御される。
【０１０３】
なお、図３（Ａ）では、スイッチング素子４０１がトランジスタを一つだけ有する構成を示しているが、本発明はこの構成に限定されない。本発明の一態様では、スイッチング素子４０１が、トランジスタを複数有していても良い。スイッチング素子４０１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に電気的に接続されていても良いし、直列に電気的に接続されていても良いし、直列と並列が組み合わされて電気的に接続されていても良い。
【０１０４】
また、図３（Ａ）では、スイッチング素子４０１により、記憶素子群４０３が有する各記憶素子４０２への、高電源電位ＶＤＤの供給が制御されているが、スイッチング素子４０１により、低電源電位ＶＳＳの供給が制御されていても良い。図３（Ｂ）に、記憶素子群４０３が有する各記憶素子４０２に、スイッチング素子４０１を介して、低電源電位ＶＳＳが供給されている記憶装置の一例を示す。スイッチング素子４０１により、記憶素子群４０３が有する各記憶素子４０２への、低電源電位ＶＳＳの供給を制御することができる。
【０１０５】
なお、高電源電位及び低電源電位の少なくとも一方が供給されないとき、記憶素子の電源電圧は供給されていない（０Ｖである）とみなすことができる。また、例えば、高電源電位を低電源電位と等しい電位とすることによって、電源電圧は供給されていない（０Ｖである）状態とすることもできる。例えば、高電源電位と低電源電位とを共に接地電位とすることによって、電源電圧は供給されていない（０Ｖである）状態とすることもできる。
【０１０６】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０１０７】
（実施の形態３）
本実施の形態では、実施の形態１で示した記憶素子や、実施の形態２で示した記憶装置を用いた信号処理回路の構成について説明する。
【０１０８】
図４に、本発明の一態様に係る信号処理回路の一例を示す。信号処理回路は、一または複数の演算回路と、一または複数の記憶装置（レジスタ、メインメモリ等）とを少なくとも有する。具体的に、図４に示す信号処理回路１５０は、演算回路１５１、演算回路１５２、レジスタ１５３、レジスタ１５４、メインメモリ１５５、制御装置１５６、電源制御回路１５７を有する。
【０１０９】
演算回路１５１、演算回路１５２は、単純な論理演算を行う論理回路をはじめ、加算器、乗算器、さらには各種演算回路などを含む。そして、レジスタ１５３は、演算回路１５１における演算処理の際に、データを一時的に保持する記憶装置である。レジスタ１５４は、演算回路１５２における演算処理の際に、データを一時的に保持する記憶装置である。
【０１１０】
また、メインメモリ１５５は、制御装置１５６が実行するプログラムをデータとして記憶する、或いは演算回路１５１、演算回路１５２からのデータを記憶することができる。
【０１１１】
制御装置１５６は、信号処理回路１５０が有する演算回路１５１、演算回路１５２、レジスタ１５３、レジスタ１５４、メインメモリ１５５の動作を統括的に制御する回路である。なお、図４では、制御装置１５６が信号処理回路１５０の一部である構成を示しているが、制御装置１５６は信号処理回路１５０の外部に設けられていても良い。
【０１１２】
実施の形態１で示した記憶素子や、実施の形態２で示した記憶装置をレジスタ１５３、レジスタ１５４、メインメモリ１５５に用いることで、レジスタ１５３、レジスタ１５４、メインメモリ１５５への電源電圧の供給を停止しても、データを保持することができる。よって、信号処理回路１５０全体への電源電圧の供給を停止し、消費電力を抑えることができる。或いは、レジスタ１５３、レジスタ１５４、またはメインメモリ１５５のいずれか一つまたは複数への電源電圧の供給を停止し、信号処理回路１５０の消費電力を抑えることができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。
【０１１３】
また、レジスタ１５３、レジスタ１５４、メインメモリ１５５等の記憶装置への電源電圧の供給が停止されるのに合わせて、当該記憶装置とデータのやり取りを行う演算回路または制御回路への、電源電圧の供給を停止するようにしても良い。例えば、演算回路１５１とレジスタ１５３において、動作が行われない場合、演算回路１５１及びレジスタ１５３への電源電圧の供給を停止するようにしても良い。
【０１１４】
また、電源制御回路１５７は、信号処理回路１５０が有する演算回路１５１、演算回路１５２、レジスタ１５３、レジスタ１５４、メインメモリ１５５、制御装置１５６へ供給する電源電圧の大きさを制御する。そして、電源電圧の供給を停止する場合、電源電圧の供給を停止するためのスイッチング素子は、電源制御回路１５７に設けられていても良いし、演算回路１５１、演算回路１５２、レジスタ１５３、レジスタ１５４、メインメモリ１５５、制御装置１５６のそれぞれに設けられていても良い。後者の場合、電源制御回路１５７は、必ずしも本発明の信号処理回路に設ける必要はない。
【０１１５】
なお、メインメモリ１５５と、演算回路１５１、演算回路１５２、制御装置１５６の間に、キャッシュメモリとして機能する記憶装置を設けても良い。キャッシュメモリを設けることで、低速なメインメモリへのアクセスを減らして演算処理などの信号処理を高速化させることができる。キャッシュメモリとして機能する記憶装置にも、上述した記憶素子を用いることで、信号処理回路１５０の消費電力を抑えることができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。
【０１１６】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０１１７】
（実施の形態４）
本実施の形態では、本発明の一態様に係る信号処理回路の一つである、ＣＰＵの構成について説明する。
【０１１８】
図５に、本実施の形態のＣＰＵの構成を示す。図５に示すＣＰＵは、基板９９００上に、ＡＬＵ９９０１、ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２、Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ９９０３、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５、Ｒｅｇｉｓｔｅｒ９９０６、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７、Ｂｕｓ・Ｉ／Ｆ９９０８、書き換え可能なＲＯＭ９９０９、ＲＯＭ・Ｉ／Ｆ９９２０と、を主に有している。なお、ＡＬＵはＡｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔであり、Ｂｕｓ・Ｉ／Ｆはバスインターフェースであり、ＲＯＭ・Ｉ／ＦはＲＯＭインターフェースである。ＲＯＭ９９０９及びＲＯＭ・Ｉ／Ｆ９９２０は、別チップに設けても良い。勿論、図５に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
【０１１９】
Ｂｕｓ・Ｉ／Ｆ９９０８を介してＣＰＵに入力された命令は、Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ９９０３に入力され、デコードされた後、ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７、Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５に入力される。
【０１２０】
ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７、Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２は、ＡＬＵ９９０１の動作を制御するための信号を生成する。また、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７は、Ｒｅｇｉｓｔｅｒ９９０６のアドレスを生成し、ＣＰＵの状態に応じてＲｅｇｉｓｔｅｒ９９０６の読み出しや書き込みを行なう。
【０１２１】
またＴｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５は、ＡＬＵ９９０１、ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２、Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ９９０３、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７の動作のタイミングを制御する信号を生成する。例えばＴｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。
【０１２２】
本実施の形態のＣＰＵでは、Ｒｅｇｉｓｔｅｒ９９０６に、上記実施の形態の図１で示した構成を有する記憶素子１００が設けられている。Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７は、ＡＬＵ９９０１からの指示に従い、Ｒｅｇｉｓｔｅｒ９９０６が有する記憶素子１００において、位相反転回路１０１と位相反転回路１０２の帰還ループによるデータの保持を行うか、容量素子１０８によるデータの保持を行うかを選択する。位相反転回路１０１と位相反転回路１０２の帰還ループによるデータの保持が選択されている場合、Ｒｅｇｉｓｔｅｒ９９０６内の記憶素子１００への電源電圧の供給が行われる。容量素子１０８におけるデータの保持が選択されている場合、Ｒｅｇｉｓｔｅｒ９９０６内の記憶素子１００への電源電圧の供給を停止することができる。電源電圧停止に関しては、図３に示すように、記憶素子群と、高電源電位または低電源電位の与えられているノード間に、スイッチング素子を設けることにより行うことができる。
【０１２３】
この様にして、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。具体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵを停止することができ、それにより消費電力を低減することができる。
【０１２４】
本実施の形態では、ＣＰＵを例に挙げて説明したが、本発明の信号処理回路はＣＰＵに限定されず、マイクロプロセッサ、画像処理回路、ＤＳＰ、ＦＰＧＡ等のＬＳＩにも応用可能である。
【０１２５】
本実施の形態は、上記実施の形態と組み合わせて実施することが可能である。
【０１２６】
（実施の形態５）
本実施の形態では、信号処理回路として、ＣＰＵを用いたシステムを適用した例について示す。
【０１２７】
図１６に、ＣＰＵを用いたシステム（ＰＣシステム）の一例として、ＣＰＵ、周辺制御装置、周辺装置で構成するシステムを示す。図１６において、ＰＣシステム８８０は、ＣＰＵ８００と、周辺制御装置として、ノースブリッジ８０１、及びサウスブリッジ８０２と、周辺装置として、メインメモリ８０３、ハードディスク８０４、及びその他の周辺装置８０５と、を有する。その他の周辺装置８０５の例としては、ＰＣＩデバイス、ネットワークデバイス、オーディオデバイスなどがある。これらの装置の間で、図１６中、矢印で示すようなデータの入出力が行われる。なお、ＣＰＵを用いたシステムには、図１６の構成の他にも、ノースブリッジとサウスブリッジを統合して１つの周辺制御装置としたシステム、さらには、周辺制御装置を統合したＣＰＵを用いたシステム、などがあり得る。
【０１２８】
ＰＣシステム８８０における周辺制御装置（ノースブリッジ８０１やサウスブリッジ８０２等）は、制御レジスタ（記憶装置とも呼ぶ）を有しており、上記制御レジスタに周辺装置（メインメモリ８０３や、ハードディスク８０４や、及びその他の周辺装置８０５等）の設定データを格納する。例えば、メインメモリ８０３としてＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を使う場合には、ＤＲＡＭの仕様、例えば記憶容量やクロック周波数、メモリレイテンシ（アクセスしてからデータが出力されるまでの遅延時間）などの設定データを当該制御レジスタに格納する。すなわち、当該制御レジスタの設定データを変更することで、異なる仕様のＤＲＡＭでも利用可能となる。周辺制御装置が上記の機能を有することで、ＰＣシステムの周辺装置の構成を柔軟に変更することができる。
【０１２９】
制御レジスタに格納する設定データは、例えば、メインメモリ８０３として用いるＤＲＡＭに搭載されているコンフィギュレーションＲＯＭ（記憶装置とも呼ぶ）などに格納されている。当該設定データは、ＰＣシステムの電源電圧投入時に、コンフィギュレーションＲＯＭから読み出され、周辺制御装置の当該制御レジスタに格納される。
【０１３０】
周辺制御装置からアクセスする周辺装置は低速なため、制御レジスタへの設定データの格納には、非常に時間がかかる。また、周辺装置の数が増えると、益々設定データの格納に時間が必要になる。
【０１３１】
本発明のＣＰＵを用いたシステムの一態様では、他の実施に形態において示した記憶素子１００を、周辺制御装置（ノースブリッジ８０１やサウスブリッジ８０２等）における制御レジスタに用いる。記憶素子１００を用いた制御レジスタでは、電源電圧が供給されない間もデータを保持することができる。そのため、周辺制御装置への電源電圧の供給を停止した後、電源電圧を再供給する際に、周辺制御装置の制御レジスタの設定を行う必要がない。そのため、制御レジスタの設定のための時間が必要無く、周辺制御装置に電源電圧を再供給した後に、電源電圧供給停止前の状態に速く復帰することができる。それ故、短期間でも周辺制御装置への電源電圧の供給を停止することが可能となり、消費電力を低減することのできるＰＣシステム８８０を提供することができる。
【０１３２】
また、本発明のＣＰＵを用いたシステムの一態様では、他の実施に形態において示した記憶素子１００を、ＣＰＵ８００、ノースブリッジ８０１、サウスブリッジ８０２、メインメモリ８０３、ハードディスク８０４、その他の周辺装置８０５に用いる。記憶素子１００は、電源電圧が供給されない間もデータを保持することができる。そのため、ＣＰＵ８００、ノースブリッジ８０１、サウスブリッジ８０２、メインメモリ８０３、ハードディスク８０４、その他の周辺装置８０５は、電源電圧が供給されない間もデータを保持することができる。こうして、ＣＰＵの処理が少ない場合には、ＰＣシステム８８０全体への電源電圧の供給を停止し、ＰＣシステム８８０全体の消費電力を低減することができる。特に、上述のように記憶素子１００を、ＣＰＵ８００だけではなく、周辺制御装置（ノースブリッジ８０１やサウスブリッジ８０２等）における制御レジスタにも用いることによって、電源電圧供給停止前の状態に速く復帰することができる。そのため、短期間でもＰＣシステム８８０への電源電圧の供給を停止することが可能となり、消費電力を低減することのできるＰＣシステム８８０を提供することができる。
【０１３３】
本実施の形態は、上記実施の形態と組み合わせて実施することが可能である。
【０１３４】
（実施の形態６）
図１に示した記憶素子１００において、位相反転回路１０１、位相反転回路１０２がトランジスタを用いて構成される場合の記憶素子１００の作製方法について説明する。位相反転回路１０２に含まれるトランジスタは、チャネルがシリコンで形成されるトランジスタである場合を例に挙げる。また、位相反転回路１０２に含まれるトランジスタのうち、トランジスタ１０９のソース及びドレインの他方とゲートが電気的に接続されるトランジスタをトランジスタ１１０とする。本実施の形態では、トランジスタ１１０と、トランジスタ１０９と、容量素子１０８とを例に挙げて、記憶素子１００の作製方法について説明する。なお、記憶素子１００に含まれるその他の素子も、トランジスタ１０９、トランジスタ１１０、容量素子１０８と同様に作製することができる。
【０１３５】
図６（Ａ）に示すように、基板７００上に絶縁膜７０１と、単結晶の半導体基板から分離された半導体膜７０２とを形成する。
【０１３６】
基板７００として使用することができる素材に大きな制限はないが、少なくとも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、基板７００には、フュージョン法やフロート法で作製されるガラス基板、石英基板、半導体基板、セラミック基板等を用いることができる。ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が７３０℃以上のものを用いると良い。
【０１３７】
また、本実施の形態では、半導体膜７０２が単結晶のシリコンである場合を例に挙げて、以下、トランジスタ１１０の作製方法について説明する。なお、具体的な単結晶の半導体膜７０２の作製方法の一例について、簡単に説明する。まず、単結晶の半導体基板であるボンド基板に、電界で加速されたイオンでなるイオンビームを注入し、ボンド基板の表面から一定の深さの領域に、結晶構造が乱されることで局所的に脆弱化された脆化層を形成する。脆化層が形成される領域の深さは、イオンビームの加速エネルギーとイオンビームの入射角によって調節することができる。そして、ボンド基板と、絶縁膜７０１が形成された基板７００とを、間に当該絶縁膜７０１が挟まるように貼り合わせる。貼り合わせは、ボンド基板と基板７００とを重ね合わせた後、ボンド基板と基板７００の一部に、１Ｎ／ｃｍ２以上５００Ｎ／ｃｍ２以下、好ましくは１１Ｎ／ｃｍ２以上２０Ｎ／ｃｍ２以下程度の圧力を加える。圧力を加えると、その部分からボンド基板と絶縁膜７０１とが接合を開始し、最終的には密着した面全体に接合がおよぶ。次いで、加熱処理を行うことで、脆化層に存在する微小ボイドどうしが結合して、微小ボイドの体積が増大する。その結果、脆化層においてボンド基板の一部である単結晶半導体膜が、ボンド基板から分離する。上記加熱処理の温度は、基板７００の歪み点を越えない温度とする。そして、上記単結晶半導体膜をエッチング等により所望の形状に加工することで、半導体膜７０２を形成することができる。
【０１３８】
半導体膜７０２には、閾値電圧を制御するために、硼素、アルミニウム、ガリウムなどのｐ型の導電性を付与する不純物元素、若しくはリン、砒素などのｎ型の導電性を付与する不純物元素を添加しても良い。閾値電圧を制御するための不純物元素の添加は、所定の形状にエッチング加工する前の半導体膜に対して行っても良いし、所定の形状にエッチング加工した後の半導体膜７０２に対して行っても良い。また、閾値電圧を制御するための不純物元素の添加を、ボンド基板に対して行っても良い。若しくは、不純物元素の添加を、閾値電圧を大まかに調整するためにボンド基板に対して行った上で、閾値電圧を微調整するために、所定の形状にエッチング加工する前の半導体膜に対して、又は所定の形状にエッチング加工した後の半導体膜７０２に対しても行っても良い。
【０１３９】
なお、本実施の形態では、単結晶の半導体膜を用いる例について説明しているが、本発明はこの構成に限定されない。例えば、絶縁膜７０１上に気相成長法を用いて形成された多結晶、微結晶、非晶質の半導体膜を用いても良いし、上記半導体膜を公知の技術により結晶化しても良い。公知の結晶化方法としては、レーザ光を用いたレーザ結晶化法、触媒元素を用いる結晶化法がある。或いは、触媒元素を用いる結晶化法とレーザ結晶化法とを組み合わせて用いることもできる。また、石英のような耐熱性に優れている基板を用いる場合、電熱炉を使用した熱結晶化方法、赤外光を用いたランプ加熱結晶化法、触媒元素を用いる結晶化法、９５０℃程度の高温加熱法を組み合わせた結晶化法を用いても良い。
【０１４０】
次に、図６（Ｂ）に示すように、半導体膜７０２上にゲート絶縁膜７０３を形成する。
【０１４１】
ゲート絶縁膜７０３は、高密度プラズマ処理、熱処理などを行うことにより半導体膜７０２の表面を酸化又は窒化することで形成することができる。高密度プラズマ処理は、例えばＨｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスとを用いて行う。この場合、プラズマの励起をマイクロ波の導入により行うことで、低電子温度で高密度のプラズマを生成することができる。このような高密度のプラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）や窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体膜の表面を酸化又は窒化することにより、１〜２０ｎｍ、望ましくは５〜１０ｎｍの絶縁膜が半導体膜に接するように形成できる。例えば、亜酸化窒素（Ｎ２Ｏ）をＡｒで１〜３倍（流量比）に希釈して、１０〜３０Ｐａの圧力にて３〜５ｋＷのマイクロ波（２．４５ＧＨｚ）電力を印加して半導体膜７０２の表面を酸化若しくは窒化させる。この処理により１ｎｍ〜１０ｎｍ（好ましくは２ｎｍ〜６ｎｍ）の絶縁膜を形成する。更に亜酸化窒素（Ｎ２Ｏ）とシラン（ＳｉＨ４）を導入し、１０〜３０Ｐａの圧力にて３〜５ｋＷのマイクロ波（２．４５ＧＨｚ）電力を印加して気相成長法により酸化窒化珪素膜を形成してゲート絶縁膜を形成する。固相反応と気相成長法による反応を組み合わせることにより界面準位密度が低く絶縁耐圧の優れたゲート絶縁膜を形成することができる。
【０１４２】
上述した高密度プラズマ処理による半導体膜の酸化又は窒化は固相反応で進むため、ゲート絶縁膜７０３と半導体膜７０２との界面準位密度を極めて低くすることができる。また高密度プラズマ処理により半導体膜７０２を直接酸化又は窒化することで、形成される絶縁膜の厚さのばらつきを抑えることができる。また半導体膜が結晶性を有する場合、高密度プラズマ処理を用いて半導体膜の表面を固相反応で酸化させることにより、結晶粒界においてのみ酸化が速く進んでしまうのを抑え、均一性が良く、界面準位密度の低いゲート絶縁膜を形成することができる。高密度プラズマ処理により形成された絶縁膜を、ゲート絶縁膜の一部又は全部に含んで形成されるトランジスタは、特性のばらつきを抑えることができる。
【０１４３】
また、プラズマＣＶＤ法又はスパッタリング法などを用い、酸化珪素、窒化酸化珪素、酸化窒化珪素、窒化珪素、酸化ハフニウム、酸化アルミニウム又は酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））等を含む膜を、単層で、又は積層させることで、ゲート絶縁膜７０３を形成しても良い。
【０１４４】
なお、本明細書において酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多い物質であり、また、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い物質を意味する。
【０１４５】
ゲート絶縁膜７０３の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。本実施の形態では、プラズマＣＶＤ法を用いて、酸化珪素を含む単層の絶縁膜を、ゲート絶縁膜７０３として用いる。
【０１４６】
次に、図６（Ｂ）に示すように、ゲート絶縁膜７０３上にマスク７０５を形成する。その後、図６（Ｃ）に示すように、マスク７０５を用いてエッチング加工することによって、半導体層７７２及びゲート絶縁層７７３を形成する。
【０１４７】
次いで、マスク７０５を除去した後、図６（Ｃ）に示すように、ゲート電極７０７を形成する。
【０１４８】
ゲート電極７０７は、導電膜を形成した後、該導電膜を所定の形状にエッチング加工することで、形成することができる。上記導電膜の形成にはＣＶＤ法、スパッタリング法、蒸着法、スピンコート法等を用いることができる。また、導電膜は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等を用いることができる。上記金属を主成分とする合金を用いても良いし、上記金属を含む化合物を用いても良い。又は、半導体膜に導電性を付与するリン等の不純物元素をドーピングした、多結晶珪素などの半導体を用いて形成しても良い。
【０１４９】
なお、本実施の形態ではゲート電極７０７を単層の導電膜で形成しているが、本実施の形態はこの構成に限定されない。ゲート電極７０７は積層された複数の導電膜で形成されていても良い。
【０１５０】
２つの導電膜の組み合わせとして、１層目に窒化タンタル又はタンタルを、２層目にタングステンを用いることができる。上記例の他に、窒化タングステンとタングステン、窒化モリブデンとモリブデン、アルミニウムとタンタル、アルミニウムとチタン等が挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、２層の導電膜を形成した後の工程において、熱活性化を目的とした加熱処理を行うことができる。また、２層の導電膜の組み合わせとして、例えば、ｎ型の導電性を付与する不純物元素がドーピングされた珪素とニッケルシリサイド、ｎ型の導電性を付与する不純物元素がドーピングされた珪素とタングステンシリサイド等も用いることができる。
【０１５１】
３つ導電膜を積層する３層構造の場合は、モリブデン膜とアルミニウム膜とモリブデン膜の積層構造を採用するとよい。
【０１５２】
また、ゲート電極７０７に酸化インジウム、酸化インジウム酸化スズ、酸化インジウム酸化亜鉛、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、又は酸化亜鉛ガリウム等の透光性を有する酸化物導電膜を用いることもできる。
【０１５３】
なお、マスクを用いずに、液滴吐出法を用いて選択的にゲート電極７０７を形成しても良い。液滴吐出法とは、所定の組成物を含む液滴を細孔から吐出又は噴出することで所定のパターンを形成する方法を意味し、インクジェット法などがその範疇に含まれる。
【０１５４】
また、ゲート電極７０７は、導電膜を形成後、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用い、エッチング条件（コイル型の電極層に印加される電力量、基板側の電極層に印加される電力量、基板側の電極温度等）を適宜調節することにより、所望のテーパー形状を有するようにエッチングすることができる。また、テーパー形状は、マスクの形状によっても角度等を制御することができる。なお、エッチング用ガスとしては、塩素、塩化硼素、塩化珪素もしくは四塩化炭素などの塩素系ガス、四弗化炭素、弗化硫黄もしくは弗化窒素などのフッ素系ガス又は酸素を適宜用いることができる。
【０１５５】
次に、図６（Ｄ）に示すように、ゲート電極７０７をマスクとして一導電性を付与する不純物元素を半導体層７７２に添加することで、ゲート電極７０７と重なるチャネル形成領域７１０と、チャネル形成領域７１０を間に挟む一対の不純物領域７０９とが、半導体層７７２に形成される。
【０１５６】
本実施の形態では、半導体層７７２にｐ型を付与する不純物元素（例えばボロン）を添加する場合を例に挙げる。
【０１５７】
次いで、図７（Ａ）に示すように、ゲート絶縁層７７３、ゲート電極７０７を覆うように、絶縁膜７１２、絶縁膜７１３を形成する。具体的に、絶縁膜７１２、絶縁膜７１３は、酸化珪素、窒化珪素、窒化酸化珪素、酸化窒化珪素、窒化アルミニウム、窒化酸化アルミニウムなどの無機の絶縁膜を用いることができる。特に、絶縁膜７１２、絶縁膜７１３に誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁膜７１２、絶縁膜７１３に、上記材料を用いた多孔性の絶縁膜を適用しても良い。多孔性の絶縁膜では、密度の高い絶縁膜と比較して誘電率が低下するため、電極や配線に起因する寄生容量を更に低減することが可能である。
【０１５８】
本実施の形態では、絶縁膜７１２として酸化窒化珪素、絶縁膜７１３として窒化酸化珪素を用いる場合を例に挙げる。また、本実施の形態では、ゲート電極７０７上に絶縁膜７１２、絶縁膜７１３を形成している場合を例示しているが、本発明はゲート電極７０７上に絶縁膜を１層だけ形成していても良いし、３層以上の複数の絶縁膜を積層するように形成していても良い。
【０１５９】
次いで、図７（Ｂ）に示すように、絶縁膜７１２及び絶縁膜７１３にＣＭＰ（化学的機械研磨）処理やエッチング処理を行うことにより、ゲート電極７０７の表面を露出させる。なお、後に形成されるトランジスタ１０９の特性を向上させるために、絶縁膜７１２、絶縁膜７１３の表面は可能な限り平坦にしておくことが好ましい。
【０１６０】
以上の工程により、トランジスタ１１０を形成することができる。
【０１６１】
次いで、トランジスタ１０９の作製方法について説明する。まず、図７（Ｃ）に示すように、絶縁膜７１２又は絶縁膜７１３上に酸化物半導体層７１６を形成する。
【０１６２】
酸化物半導体層７１６は、絶縁膜７１２及び絶縁膜７１３上に形成した酸化物半導体膜を所望の形状に加工することで、形成することができる。上記酸化物半導体膜の膜厚は、２ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下、更に好ましくは３ｎｍ以上２０ｎｍ以下とする。酸化物半導体膜は、酸化物半導体をターゲットとして用い、スパッタ法により成膜する。また、酸化物半導体膜は、希ガス（例えばアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（例えばアルゴン）及び酸素混合雰囲気下においてスパッタ法により形成することができる。
【０１６３】
なお、酸化物半導体膜をスパッタ法により成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、絶縁膜７１２及び絶縁膜７１３の表面に付着している塵埃を除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いてもよい。また、アルゴン雰囲気に酸素、亜酸化窒素などを加えた雰囲気で行ってもよい。また、アルゴン雰囲気に塩素、四フッ化炭素などを加えた雰囲気で行ってもよい。
【０１６４】
酸化物半導体膜には、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物半導体や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物半導体、Ｉｎ−Ｓｎ−Ｚｎ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ系酸化物半導体、Ｓｎ−Ｇａ−Ｚｎ系酸化物半導体、Ａｌ−Ｇａ−Ｚｎ系酸化物半導体、Ｓｎ−Ａｌ−Ｚｎ系酸化物半導体や、二元系金属酸化物であるＩｎ−Ｚｎ系酸化物半導体、Ｓｎ−Ｚｎ系酸化物半導体、Ａｌ−Ｚｎ系酸化物半導体、Ｚｎ−Ｍｇ系酸化物半導体、Ｓｎ−Ｍｇ系酸化物半導体、Ｉｎ−Ｍｇ系酸化物半導体、Ｉｎ−Ｇａ系酸化物半導体や、一元系金属酸化物である酸化インジウム、酸化スズ、酸化亜鉛などを用いることができる。
【０１６５】
本実施の形態では、Ｉｎ（インジウム）、Ｇａ（ガリウム）、及びＺｎ（亜鉛）を含むターゲットを用いたスパッタ法により得られる膜厚３０ｎｍのＩｎ−Ｇａ−Ｚｎ系酸化物半導体の薄膜を、酸化物半導体膜として用いる。上記ターゲットとして、例えば、各金属の組成比がＩｎ：Ｇａ：Ｚｎ＝１：１：０．５、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、又はＩｎ：Ｇａ：Ｚｎ＝１：１：２であるターゲットを用いることができる。また、Ｉｎ、Ｇａ、及びＺｎを含むターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上１００％未満である。充填率の高いターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜となる。
【０１６６】
なお、Ｉｎ（インジウム）、及びＺｎ（亜鉛）を含むターゲットを用いて酸化物半導体膜を形成する場合、ターゲットの原子数比がＩｎ／Ｚｎが０．５以上５０以下、好ましくは１以上２０以下、さらに好ましくは１．５以上１５以下となるようにする。Ｚｎの比率を上記範囲に収めることで、移動度の向上を実現することができる。
【０１６７】
本実施の形態では、減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体膜を成膜する。成膜時に、基板温度を１００℃以上６００℃以下、好ましくは２００℃以上４００℃以下としても良い。基板を加熱しながら成膜することにより、成膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて処理室を排気すると、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該処理室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。
【０１６８】
成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用される。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する塵埃が軽減でき、膜厚分布も均一となるために好ましい。
【０１６９】
また、スパッタリング装置の処理室のリークレートを１×１０−１０Ｐａ・ｍ３／秒以下とすることで、スパッタリング法による成膜途中における酸化物半導体膜への、アルカリ金属、水素化物等の不純物の混入を低減することができる。また、排気系として上述した吸着型の真空ポンプを用いることで、排気系からのアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等の不純物の逆流を低減することができる。
【０１７０】
また、ターゲットの純度を、９９．９９％以上とすることで、酸化物半導体膜に混入するアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等を低減することができる。また、当該ターゲットを用いることで、酸化物半導体膜において、リチウム、ナトリウム、カリウム等のアルカリ金属の濃度を低減することができる。
【０１７１】
なお、酸化物半導体膜に水素、水酸基及び水分がなるべく含まれないようにするために、成膜の前処理として、スパッタリング装置の予備加熱室で絶縁膜７１２及び絶縁膜７１３までが形成された基板７００を予備加熱し、基板７００に吸着した水分又は水素などの不純物を脱離し排気することが好ましい。なお、予備加熱の温度は、１００℃以上４００℃以下、好ましくは１５０℃以上３００℃以下である。また、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。また、この予備加熱は、後に行われるゲート絶縁膜７２１の成膜前に、導電膜７１９、導電膜７２０まで形成した基板７００にも同様に行ってもよい。
【０１７２】
なお、酸化物半導体層７１６を形成するためのエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）が好ましい。また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、六弗化硫黄（ＳＦ６）、三弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いることができる。
【０１７３】
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。所望の形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節する。
【０１７４】
ウェットエッチングに用いるエッチング液として、燐酸と酢酸と硝酸を混ぜた溶液、クエン酸やシュウ酸などの有機酸を用いることができる。本実施の形態では、ＩＴＯ−０７Ｎ（関東化学社製）を用いる。
【０１７５】
酸化物半導体層７１６を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
【０１７６】
なお、次工程の導電膜を形成する前に逆スパッタを行い、酸化物半導体層７１６及び絶縁膜７１２及び絶縁膜７１３の表面に付着しているレジスト残渣などを除去することが好ましい。
【０１７７】
なお、スパッタ等で成膜された酸化物半導体膜中には、不純物としての水分又は水素（水酸基を含む）が多量に含まれていることがある。水分又は水素はドナー準位を形成しやすいため、酸化物半導体にとっては不純物である。そこで、本発明の一態様では、酸化物半導体膜中の水分又は水素などの不純物を低減（脱水化または脱水素化）するために、酸化物半導体層７１６に対して、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、酸化物半導体層７１６に加熱処理を施す。
【０１７８】
酸化物半導体層７１６に加熱処理を施すことで、酸化物半導体層７１６中の水分又は水素を脱離させることができる。具体的には、２５０℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満の温度で加熱処理を行えば良い。例えば、５００℃、３分間以上６分間以下程度で行えばよい。加熱処理にＲＴＡ法を用いれば、短時間に脱水化又は脱水素化が行えるため、ガラス基板の歪点を超える温度でも処理することができる。
【０１７９】
本実施の形態では、加熱処理装置の一つである電気炉を用いる。
【０１８０】
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導又は熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）装置、ＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）装置等のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気体には、アルゴンなどの希ガス、又は窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。
【０１８１】
加熱処理においては、窒素、又はヘリウム、ネオン、アルゴン等の希ガスに、水分又は水素などが含まれないことが好ましい。又は、加熱処理装置に導入する窒素、又はヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【０１８２】
なお、酸化物半導体は不純物に対して鈍感であり、膜中にはかなりの金属不純物が含まれていても問題がなく、ナトリウムのようなアルカリ金属が多量に含まれる廉価なソーダ石灰ガラスも使えると指摘されている（神谷、野村、細野、「アモルファス酸化物半導体の物性とデバイス開発の現状」、固体物理、２００９年９月号、Ｖｏｌ．４４、ｐｐ．６２１−６３３．）。しかし、このような指摘は適切でない。アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちＮａは、酸化物半導体層に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してＮａ＋となる。また、Ｎａは、酸化物半導体層内において、酸化物半導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の低下等の、トランジスタの特性の劣化が起こり、加えて、特性のばらつきも生じる。この不純物によりもたらされるトランジスタの特性の劣化と、特性のばらつきは、酸化物半導体層中の水素濃度が十分に低い場合において顕著に現れる。従って、酸化物半導体層中の水素濃度が１×１０１８／ｃｍ３以下、より好ましくは１×１０１７／ｃｍ３以下である場合には、上記不純物の濃度を低減することが望ましい。具体的に、二次イオン質量分析法によるＮａ濃度の測定値は、５×１０１６／ｃｍ３以下、好ましくは１×１０１６／ｃｍ３以下、更に好ましくは１×１０１５／ｃｍ３以下とするとよい。同様に、Ｌｉ濃度の測定値は、５×１０１５／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下とするとよい。同様に、Ｋ濃度の測定値は、５×１０１５／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下とするとよい。
【０１８３】
以上の工程により、酸化物半導体層７１６中の水素の濃度を低減することができる。
【０１８４】
なお、酸化物半導体層は、アモルファス（非晶質）であってもよいし、結晶性を有していてもよい。後者の場合、単結晶でもよいし、多結晶でもよいし、一部分が結晶性を有する構成でもよいし、アモルファス中に結晶性を有する部分を含む構造でもよいし、非アモルファスでもよい。例えば、酸化物半導体層として、ｃ軸配向し、かつａｂ面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、ｃ軸においては金属原子が層状または金属原子と酸素原子とが層状に配列しており、ａｂ面においてはａ軸またはｂ軸の向きが異なる（ｃ軸を中心に回転した）結晶を（ＣＡＡＣ：Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌともいう。）を含む酸化物を用いることができる。
【０１８５】
ＣＡＡＣを含む酸化物を用いた酸化物半導体膜は、スパッタリング法によっても作製することができる。スパッタリング法によってＣＡＡＣを得るには酸化物半導体膜の堆積初期段階において六方晶の結晶が形成されるようにすることと、当該結晶を種として結晶が成長されるようにすることが肝要である。そのためには、ターゲットと基板の距離を広くとり（例えば、１５０ｍｍ〜２００ｍｍ程度）、基板加熱温度を１００℃〜５００℃、好適には２００℃〜４００℃、さらに好適には２５０℃〜３００℃にすると好ましい。また、これに加えて、成膜時の基板加熱温度よりも高い温度で、堆積された酸化物半導体膜を熱処理することで膜中に含まれるミクロな欠陥や、積層界面の欠陥を修復することができる。
【０１８６】
ＣＡＡＣを含む酸化物とは、広義に、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつｃ軸方向に垂直な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む結晶をいう。
【０１８７】
ＣＡＡＣは単結晶ではないが、非晶質のみから形成されているものでもない。また、ＣＡＡＣは結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。
【０１８８】
ＣＡＡＣに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣを構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣが形成される基板面、ＣＡＡＣの表面などに垂直な方向）に揃っていてもよい。または、ＣＡＡＣを構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣが形成される基板面、ＣＡＡＣの表面などに垂直な方向）を向いていてもよい。
【０１８９】
ＣＡＡＣは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。
【０１９０】
このようなＣＡＡＣの例として、膜状に形成され、膜表面または支持する基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子および酸素原子（または窒素原子）の層状配列が認められる結晶を挙げることもできる。
【０１９１】
次いで、図８（Ａ）に示すように、ゲート電極７０７と接し、なおかつ酸化物半導体層７１６とも接する導電膜７１９と、酸化物半導体層７１６とも接する導電膜７２０とを形成する。導電膜７１９及び導電膜７２０は、ソース電極又はドレイン電極として機能する。
【０１９２】
具体的に、導電膜７１９及び導電膜７２０は、ゲート電極７０７を覆うようにスパッタ法や真空蒸着法で導電膜を形成した後、該導電膜を所定の形状にエッチング加工することで、形成することができる。
【０１９３】
導電膜７１９及び導電膜７２０となる導電膜は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素、又は上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、アルミニウム、銅などの金属膜の下側もしくは上側にクロム、タンタル、チタン、モリブデン、タングステンなどの高融点金属膜を積層させた構成としても良い。また、アルミニウム又は銅は、耐熱性や腐食性の問題を回避するために、高融点金属材料と組み合わせて用いると良い。高融点金属材料としては、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム、イットリウム等を用いることができる。
【０１９４】
また、導電膜７１９及び導電膜７２０となる導電膜は、単層構造でも、２層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する２層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、更にその上にチタン膜を成膜する３層構造などが挙げられる。また、Ｃｕ−Ｍｇ−Ａｌ合金、Ｍｏ−Ｔｉ合金、Ｔｉ、Ｍｏ、は、酸化膜との密着性が高い。よって、下層にＣｕ−Ｍｇ−Ａｌ合金、Ｍｏ−Ｔｉ合金、Ｔｉ、或いはＭｏで構成される導電膜、上層にＣｕで構成される導電膜を積層し、上記積層された導電膜を導電膜７１９及び導電膜７２０に用いることで、酸化膜である絶縁膜と、導電膜７１９及び導電膜７２０との密着性を高めることができる。
【０１９５】
また、導電膜７１９及び導電膜７２０となる導電膜としては、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム、酸化スズ、酸化亜鉛、酸化インジウム酸化スズ、酸化インジウム酸化亜鉛又は前記金属酸化物材料にシリコン若しくは酸化シリコンを含ませたものを用いることができる。
【０１９６】
導電膜形成後に加熱処理を行う場合には、この加熱処理に耐える耐熱性を導電膜に持たせることが好ましい。
【０１９７】
なお、導電膜のエッチングの際に、酸化物半導体層７１６がなるべく除去されないようにそれぞれの材料及びエッチング条件を適宜調節する。エッチング条件によっては、酸化物半導体層７１６の露出した部分が一部エッチングされることで、溝部（凹部）が形成されることもある。
【０１９８】
本実施の形態では、導電膜にチタン膜を用いる。そのため、アンモニアと過酸化水素水を含む溶液（アンモニア過水）を用いて、選択的に導電膜をウェットエッチングすることができる。具体的には、３１重量％の過酸化水素水と、２８重量％のアンモニア水と水とを、体積比５：２：２で混合したアンモニア過水を用いる。或いは、塩素（Ｃｌ２）、塩化硼素（ＢＣｌ３）などを含むガスを用いて、導電膜をドライエッチングしても良い。
【０１９９】
なお、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透過した光に多段階の強度をもたせる多階調マスクによって形成されたレジストマスクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは複数の膜厚を有する形状となり、エッチングを行うことで更に形状を変形することができるため、異なるパターンに加工する複数のエッチング工程に用いることができる。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。よって露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。
【０２００】
また、酸化物半導体層７１６と、ソース電極又はドレイン電極として機能する導電膜７１９及び導電膜７２０との間に、ソース領域及びドレイン領域として機能する酸化物導電膜を設けるようにしても良い。酸化物導電膜の材料としては、酸化亜鉛を成分として含むものが好ましく、酸化インジウムを含まないものであることが好ましい。そのような酸化物導電膜として、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウムなどを適用することができる。
【０２０１】
例えば、酸化物導電膜を形成する場合、酸化物導電膜を形成するためのエッチング加工と、導電膜７１９及び導電膜７２０を形成するためのエッチング加工とを一括で行うようにしても良い。
【０２０２】
ソース領域及びドレイン領域として機能する酸化物導電膜を設けることで、酸化物半導体層７１６と導電膜７１９及び導電膜７２０の間の抵抗を下げることができるので、トランジスタの高速動作を実現させることができる。また、ソース領域及びドレイン領域として機能する酸化物導電膜を設けることで、トランジスタの耐圧を高めることができる。
【０２０３】
次いで、Ｎ２Ｏ、Ｎ２、又はＡｒなどのガスを用いたプラズマ処理を行うようにしても良い。このプラズマ処理によって露出している酸化物半導体層の表面に付着した水などを除去する。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。
【０２０４】
なお、プラズマ処理を行った後、図８（Ｂ）に示すように、導電膜７１９及び導電膜７２０と、酸化物半導体層７１６とを覆うように、ゲート絶縁膜７２１を形成する。そして、ゲート絶縁膜７２１上において、酸化物半導体層７１６と重なる位置にゲート電極７２２を形成し、導電膜７１９と重なる位置に導電膜７２３を形成する。
【０２０５】
ゲート絶縁膜７２１は、ゲート絶縁膜７０３と同様の材料、同様の積層構造を用いて形成することが可能である。なお、ゲート絶縁膜７２１は、水分や、水素などの不純物を極力含まないことが望ましく、単層の絶縁膜であっても良いし、積層された複数の絶縁膜で構成されていても良い。ゲート絶縁膜７２１に水素が含まれると、その水素が酸化物半導体層７１６へ侵入し、又は水素が酸化物半導体層７１６中の酸素を引き抜き、酸化物半導体層７１６が低抵抗化（ｎ型化）してしまい、寄生チャネルが形成されるおそれがある。よって、ゲート絶縁膜７２１はできるだけ水素を含まない膜になるように、成膜方法に水素を用いないことが重要である。上記ゲート絶縁膜７２１には、バリア性の高い材料を用いるのが望ましい。例えば、バリア性の高い絶縁膜として、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、又は窒化酸化アルミニウム膜などを用いることができる。複数の積層された絶縁膜を用いる場合、窒素の含有比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を、上記バリア性の高い絶縁膜よりも、酸化物半導体層７１６に近い側に形成する。そして、窒素の含有比率が低い絶縁膜を間に挟んで、導電膜７１９及び導電膜７２０及び酸化物半導体層７１６と重なるように、バリア性の高い絶縁膜を形成する。バリア性の高い絶縁膜を用いることで、酸化物半導体層７１６内、ゲート絶縁膜７２１内、或いは、酸化物半導体層７１６と他の絶縁膜の界面とその近傍に、水分又は水素などの不純物が入り込むのを防ぐことができる。また、酸化物半導体層７１６に接するように窒素の比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を形成することで、バリア性の高い材料を用いた絶縁膜が直接酸化物半導体層７１６に接するのを防ぐことができる。
【０２０６】
本実施の形態では、スパッタ法で形成された膜厚２００ｎｍの酸化珪素膜上に、スパッタ法で形成された膜厚１００ｎｍの窒化珪素膜を積層させた構造を有する、ゲート絶縁膜７２１を形成する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施の形態では１００℃とする。
【０２０７】
なお、ゲート絶縁膜７２１を形成した後に、加熱処理を施しても良い。加熱処理は、窒素、超乾燥空気、又は希ガス（アルゴン、ヘリウムなど）の雰囲気下において、好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下で行う。上記ガスは、水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下であることが望ましい。本実施の形態では、例えば、窒素雰囲気下で２５０℃、１時間の加熱処理を行う。或いは、導電膜７１９及び導電膜７２０を形成する前に、水分又は水素を低減させるための酸化物半導体層に対して行った先の加熱処理と同様に、高温短時間のＲＴＡ処理を行っても良い。酸素を含むゲート絶縁膜７２１が設けられた後に、加熱処理が施されることによって、酸化物半導体層７１６に対して行った先の加熱処理により、酸化物半導体層７１６に酸素欠損が発生していたとしても、ゲート絶縁膜７２１から酸化物半導体層７１６に酸素が供与される。そして、酸化物半導体層７１６に酸素が供与されることで、酸化物半導体層７１６において、ドナーとなる酸素欠損を低減し、化学量論的組成比を満たすことが可能である。その結果、酸化物半導体層７１６をｉ型に近づけることができ、酸素欠損によるトランジスタの電気特性のばらつきを軽減し、電気特性の向上を実現することができる。この加熱処理を行うタイミングは、ゲート絶縁膜７２１の形成後であれば特に限定されず、他の工程、例えば樹脂膜形成時の加熱処理や、透明導電膜を低抵抗化させるための加熱処理と兼ねることで、工程数を増やすことなく、酸化物半導体層７１６をｉ型に近づけることができる。
【０２０８】
また、酸素雰囲気下で酸化物半導体層７１６に加熱処理を施すことで、酸化物半導体に酸素を添加し、酸化物半導体層７１６中においてドナーとなる酸素欠損を低減させても良い。加熱処理の温度は、例えば１００℃以上３５０℃未満、好ましくは１５０℃以上２５０℃未満で行う。上記酸素雰囲気下の加熱処理に用いられる酸素ガスには、水、水素などが含まれないことが好ましい。又は、加熱処理装置に導入する酸素ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち酸素中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【０２０９】
或いは、イオン注入法又はイオンドーピング法などを用いて、酸化物半導体層７１６に酸素を添加することで、ドナーとなる酸素欠損を低減させても良い。例えば、２．４５ＧＨｚのマイクロ波でプラズマ化した酸素を酸化物半導体層７１６に添加すれば良い。
【０２１０】
また、ゲート電極７２２及び導電膜７２３は、ゲート絶縁膜７２１上に導電膜を形成した後、該導電膜をエッチング加工することで形成することができる。ゲート電極７２２及び導電膜７２３は、ゲート電極７０７、或いは導電膜７１９及び導電膜７２０と同様の材料を用いて形成することが可能である。
【０２１１】
ゲート電極７２２及び導電膜７２３の膜厚は、１０ｎｍ〜４００ｎｍ、好ましくは１００ｎｍ〜２００ｎｍとする。本実施の形態では、タングステンターゲットを用いたスパッタ法により１５０ｎｍのゲート電極用の導電膜を形成した後、該導電膜を所望の形状にエッチング加工することで、ゲート電極７２２及び導電膜７２３を形成する。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
【０２１２】
以上の工程により、トランジスタ１０９が形成される。
【０２１３】
なお、ゲート絶縁膜７２１を間に挟んで導電膜７１９と導電膜７２３とが重なる部分が、容量素子１０８に相当する。
【０２１４】
また、トランジスタ１０９はシングルゲート構造のトランジスタを用いて説明したが、必要に応じて、電気的に接続された複数のゲート電極を有することで、チャネル形成領域を複数有する、マルチゲート構造のトランジスタも形成することができる。
【０２１５】
なお、酸化物半導体層７１６に接する絶縁膜（本実施の形態においては、ゲート絶縁膜７２１が該当する。）は、第１３族元素及び酸素を含む絶縁材料を用いるようにしても良い。酸化物半導体材料には第１３族元素を含むものが多く、第１３族元素を含む絶縁材料は酸化物半導体との相性が良く、これを酸化物半導体層に接する絶縁膜に用いることで、酸化物半導体層との界面の状態を良好に保つことができる。
【０２１６】
第１３族元素を含む絶縁材料とは、絶縁材料に一又は複数の第１３族元素を含むことを意味する。第１３族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原子％）が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）がアルミニウムの含有量（原子％）以上のものを示す。
【０２１７】
例えば、ガリウムを含有する酸化物半導体層に接して絶縁膜を形成する場合に、絶縁膜に酸化ガリウムを含む材料を用いることで酸化物半導体層と絶縁膜の界面特性を良好に保つことができる。例えば、酸化物半導体層と酸化ガリウムを含む絶縁膜とを接して設けることにより、酸化物半導体層と絶縁膜の界面における水素のパイルアップを低減することができる。なお、絶縁膜に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同様の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁膜を形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半導体層への水の侵入防止という点においても好ましい。
【０２１８】
また、酸化物半導体層７１６に接する絶縁膜は、酸素雰囲気下による熱処理や、酸素ドープなどにより、絶縁材料を化学量論的組成比より酸素が多い状態とすることが好ましい。酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸素を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。また、酸素ドープは、イオン注入法又はイオンドーピング法を用いて行ってもよい。
【０２１９】
例えば、酸化物半導体層７１６に接する絶縁膜として酸化ガリウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムの組成をＧａ２ＯＸ（Ｘ＝３＋α、０＜α＜１）とすることができる。
【０２２０】
また、酸化物半導体層７１６に接する絶縁膜として酸化アルミニウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化アルミニウムの組成をＡｌ２ＯＸ（Ｘ＝３＋α、０＜α＜１）とすることができる。
【０２２１】
また、酸化物半導体層７１６に接する絶縁膜として酸化ガリウムアルミニウム（酸化アルミニウムガリウム）を用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムアルミニウム（酸化アルミニウムガリウム）の組成をＧａＸＡｌ２−ＸＯ３＋α（０＜Ｘ＜２、０＜α＜１）とすることができる。
【０２２２】
酸素ドープ処理を行うことにより、化学量論的組成比より酸素が多い領域を有する絶縁膜を形成することができる。このような領域を備える絶縁膜と酸化物半導体層が接することにより、絶縁膜中の過剰な酸素が酸化物半導体層に供給され、酸化物半導体層中、又は酸化物半導体層と絶縁膜の界面における酸素欠陥を低減し、酸化物半導体層をｉ型化又はｉ型に限りなく近くすることができる。
【０２２３】
なお、化学量論的組成比より酸素が多い領域を有する絶縁膜は、酸化物半導体層７１６に接する絶縁膜のうち、上層に位置する絶縁膜又は下層に位置する絶縁膜のうち、どちらか一方のみに用いても良いが、両方の絶縁膜に用いる方が好ましい。化学量論的組成比より酸素が多い領域を有する絶縁膜を、酸化物半導体層７１６に接する絶縁膜の、上層及び下層に位置する絶縁膜に用い、酸化物半導体層７１６を挟む構成とすることで、上記効果をより高めることができる。
【０２２４】
また、酸化物半導体層７１６の上層又は下層に用いる絶縁膜は、上層と下層で同じ構成元素を有する絶縁膜としても良いし、異なる構成元素を有する絶縁膜としても良い。例えば、上層と下層とも、組成がＧａ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムとしても良いし、上層と下層の一方を組成がＧａ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムとし、他方を組成がＡｌ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化アルミニウムとしても良い。
【０２２５】
また、酸化物半導体層７１６に接する絶縁膜は、化学量論的組成比より酸素が多い領域を有する絶縁膜の積層としても良い。例えば、酸化物半導体層７１６の上層に組成がＧａ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムを形成し、その上に組成がＧａＸＡｌ２−ＸＯ３＋α（０＜Ｘ＜２、０＜α＜１）の酸化ガリウムアルミニウム（酸化アルミニウムガリウム）を形成してもよい。なお、酸化物半導体層７１６の下層を、化学量論的組成比より酸素が多い領域を有する絶縁膜の積層としても良いし、酸化物半導体層７１６の上層及び下層の両方を、化学量論的組成比より酸素が多い領域を有する絶縁膜の積層としても良い。
【０２２６】
次に、図８（Ｃ）に示すように、ゲート絶縁膜７２１、導電膜７２３、ゲート電極７２２を覆うように、絶縁膜７２４を形成する。絶縁膜７２４は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化珪素、酸化窒化珪素、窒化珪素、酸化ハフニウム、酸化ガリウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。なお、絶縁膜７２４には、誘電率の低い材料や、誘電率の低い構造（多孔性の構造など）を用いることが望ましい。絶縁膜７２４の誘電率を低くすることにより、配線や電極などの間に生じる寄生容量を低減し、動作の高速化を図ることができるためである。なお、本実施の形態では、絶縁膜７２４を単層構造としているが、本発明の一態様はこれに限定されず、２層以上の積層構造としても良い。
【０２２７】
次に、ゲート絶縁膜７２１、絶縁膜７２４に開口部７２５を形成し、導電膜７２０の一部を露出させる。その後、絶縁膜７２４上に、上記開口部７２５において導電膜７２０と接する配線７２６を形成する。
【０２２８】
配線７２６は、ＰＶＤ法や、ＣＶＤ法を用いて導電膜を形成した後、当該導電膜をエッチング加工することによって形成される。また、導電膜の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、又はこれらを複数組み合わせた材料を用いてもよい。
【０２２９】
より具体的には、例えば、絶縁膜７２４の開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＰＶＤ法によりチタン膜を薄く（５ｎｍ程度）形成した後に、開口部７２５に埋め込むようにアルミニウム膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここでは導電膜７２０）との接触抵抗を低減させる機能を有する。また、アルミニウム膜のヒロックを防止することができる。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
【０２３０】
次に、配線７２６を覆うように絶縁膜７２７を形成する。上述した一連の工程により、記憶素子を作製することができる。
【０２３１】
なお、上記作製方法では、ソース電極及びドレイン電極として機能する導電膜７１９及び導電膜７２０が、酸化物半導体層７１６の後に形成されている。よって、図８（Ｂ）に示すように、上記作製方法によって得られるトランジスタ１０９は、導電膜７１９及び導電膜７２０が、酸化物半導体層７１６の上に形成されている。しかし、トランジスタ１０９は、ソース電極及びドレイン電極として機能する導電膜が、酸化物半導体層７１６の下、すなわち、酸化物半導体層７１６と絶縁膜７１２及び絶縁膜７１３の間に設けられていても良い。
【０２３２】
図９に、ソース電極及びドレイン電極として機能する導電膜７１９及び導電膜７２０が、酸化物半導体層７１６と絶縁膜７１２及び絶縁膜７１３の間に設けられている場合の、トランジスタ１０９の断面図を示す。図９に示すトランジスタ１０９は、絶縁膜７１３を形成した後に導電膜７１９及び導電膜７２０の形成を行い、次いで酸化物半導体層７１６の形成を行うことで、得ることができる。
【０２３３】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０２３４】
（実施の形態７）
本実施の形態では、実施の形態６とは異なる構造を有した、酸化物半導体層を用いたトランジスタについて説明する。
【０２３５】
図１０（Ａ）に示すトランジスタ９０１は、絶縁膜９０２上に形成された、活性層として機能する酸化物半導体層９０３と、酸化物半導体層９０３上に形成されたソース電極９０４及びドレイン電極９０５と、酸化物半導体層９０３、ソース電極９０４及びドレイン電極９０５上のゲート絶縁膜９０６と、ゲート絶縁膜９０６上において酸化物半導体層９０３と重なる位置に設けられたゲート電極９０７とを有する。
【０２３６】
図１０（Ａ）に示すトランジスタ９０１は、ゲート電極９０７が酸化物半導体層９０３の上に形成されているトップゲート型であり、なおかつ、ソース電極９０４及びドレイン電極９０５が酸化物半導体層９０３の上に形成されているトップコンタクト型である。そして、トランジスタ９０１は、ソース電極９０４及びドレイン電極９０５と、ゲート電極９０７とが重なっていない。すなわち、ソース電極９０４及びドレイン電極９０５とゲート電極９０７との間には、ゲート絶縁膜９０６の膜厚よりも大きい間隔が設けられている。よって、トランジスタ９０１は、ソース電極９０４及びドレイン電極９０５とゲート電極９０７との間に形成される寄生容量を小さく抑えることができるので、高速動作を実現することができる。
【０２３７】
また、酸化物半導体層９０３は、ゲート電極９０７が形成された後に酸化物半導体層９０３にｎ型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域９０８を有する。また、酸化物半導体層９０３のうち、ゲート絶縁膜９０６を間に挟んでゲート電極９０７と重なる領域がチャネル形成領域９０９である。酸化物半導体層９０３では、一対の高濃度領域９０８の間にチャネル形成領域９０９が設けられている。高濃度領域９０８を形成するためのドーパントの添加は、イオン注入法を用いることができる。ドーパントは、例えばヘリウム、アルゴン、キセノンなどの希ガスや、窒素、リン、ヒ素、アンチモンなどの１５族原子などを用いることができる。
【０２３８】
例えば、窒素をドーパントとして用いた場合、高濃度領域９０８中の窒素原子の濃度は、５×１０１９／ｃｍ３以上１×１０２２／ｃｍ３以下であることが望ましい。
【０２３９】
ｎ型の導電性を付与するドーパントが添加されている高濃度領域９０８は、酸化物半導体層９０３中の他の領域に比べて導電性が高くなる。よって、高濃度領域９０８を酸化物半導体層９０３に設けることで、ソース電極９０４とドレイン電極９０５の間の抵抗を下げることができる。
【０２４０】
また、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体を酸化物半導体層９０３に用いた場合、窒素を添加した後、３００℃以上６００℃以下で１時間程度加熱処理を施すことにより、高濃度領域９０８中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。高濃度領域９０８中の酸化物半導体がウルツ鉱型の結晶構造を有することで、さらに高濃度領域９０８の導電性を高め、ソース電極９０４とドレイン電極９０５の間の抵抗を下げることができる。なお、ウルツ鉱型の結晶構造を有する酸化物半導体を形成して、ソース電極９０４とドレイン電極９０５の間の抵抗を効果的に下げるためには、窒素をドーパントとして用いた場合、高濃度領域９０８中の窒素原子の濃度を、１×１０２０／ｃｍ３以上７ａｔｏｍｓ％以下とすることが望ましい。しかし、窒素原子が上記範囲よりも低い濃度であっても、ウルツ鉱型の結晶構造を有する酸化物半導体が得られる場合もある。
【０２４１】
また、酸化物半導体層９０３は、ＣＡＡＣを含む酸化物を用いて構成されていても良い。酸化物半導体層９０３がＣＡＡＣを含む酸化物を用いて構成されている場合、非晶質の場合に比べて酸化物半導体層９０３の導電率を高めることができるので、ソース電極９０４とドレイン電極９０５の間の抵抗を下げることができる。
【０２４２】
そして、ソース電極９０４とドレイン電極９０５の間の抵抗を下げることで、トランジスタ９０１の微細化を進めても、高いオン電流と、高速動作を確保することができる。また、トランジスタ９０１の微細化により、当該トランジスタを用いた記憶素子の占める面積を縮小化し、単位面積あたりの記憶容量を高めることができる。
【０２４３】
図１０（Ｂ）に示すトランジスタ９１１は、絶縁膜９１２上に形成されたソース電極９１４及びドレイン電極９１５と、ソース電極９１４及びドレイン電極９１５上に形成された活性層として機能する酸化物半導体層９１３と、酸化物半導体層９１３、ソース電極９１４及びドレイン電極９１５上のゲート絶縁膜９１６と、ゲート絶縁膜９１６上において酸化物半導体層９１３と重なる位置に設けられたゲート電極９１７とを有する。
【０２４４】
図１０（Ｂ）に示すトランジスタ９１１は、ゲート電極９１７が酸化物半導体層９１３の上に形成されているトップゲート型であり、なおかつ、ソース電極９１４及びドレイン電極９１５が酸化物半導体層９１３の下に形成されているボトムコンタクト型である。そして、トランジスタ９１１は、トランジスタ９０１と同様に、ソース電極９１４及びドレイン電極９１５と、ゲート電極９１７とが重なっていないので、ソース電極９１４及びドレイン電極９１５とゲート電極９１７との間に形成される寄生容量を小さく抑えることができ、高速動作を実現することができる。
【０２４５】
また、酸化物半導体層９１３は、ゲート電極９１７が形成された後に酸化物半導体層９１３にｎ型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域９１８を有する。また、酸化物半導体層９１３のうち、ゲート絶縁膜９１６を間に挟んでゲート電極９１７と重なる領域がチャネル形成領域９１９である。酸化物半導体層９１３では、一対の高濃度領域９１８の間にチャネル形成領域９１９が設けられている。
【０２４６】
高濃度領域９１８は、上述した、トランジスタ９０１が有する高濃度領域９０８の場合と同様に、イオン注入法を用いて形成することができる。そして、高濃度領域９１８を形成するためのドーパントの種類については、高濃度領域９０８の場合を参照することができる。
【０２４７】
例えば、窒素をドーパントとして用いた場合、高濃度領域９１８中の窒素原子の濃度は、５×１０１９／ｃｍ３以上１×１０２２／ｃｍ３以下であることが望ましい。
【０２４８】
ｎ型の導電性を付与するドーパントが添加されている高濃度領域９１８は、酸化物半導体層９１３中の他の領域に比べて導電性が高くなる。よって、高濃度領域９１８を酸化物半導体層９１３に設けることで、ソース電極９１４とドレイン電極９１５の間の抵抗を下げることができる。
【０２４９】
また、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体を酸化物半導体層９１３に用いた場合、窒素を添加した後、３００℃以上６００℃以下程度で加熱処理を施すことにより、高濃度領域９１８中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。高濃度領域９１８中の酸化物半導体がウルツ鉱型の結晶構造を有することで、さらに高濃度領域９１８の導電性を高め、ソース電極９１４とドレイン電極９１５の間の抵抗を下げることができる。なお、ウルツ鉱型の結晶構造を有する酸化物半導体を形成して、ソース電極９１４とドレイン電極９１５の間の抵抗を効果的に下げるためには、窒素をドーパントとして用いた場合、高濃度領域９１８中の窒素原子の濃度を、１×１０２０／ｃｍ３以上７ａｔｏｍｓ％以下とすることが望ましい。しかし、窒素原子が上記範囲よりも低い濃度であっても、ウルツ鉱型の結晶構造を有する酸化物半導体が得られる場合もある。
【０２５０】
また、酸化物半導体層９１３は、ＣＡＡＣを含む酸化物を用いて構成されていても良い。酸化物半導体層９１３がＣＡＡＣを含む酸化物を用いて構成されている場合、非晶質の場合に比べて酸化物半導体層９１３の導電率を高めることができるので、ソース電極９１４とドレイン電極９１５の間の抵抗を下げることができる。
【０２５１】
そして、ソース電極９１４とドレイン電極９１５の間の抵抗を下げることで、トランジスタ９１１の微細化を進めても、高いオン電流と、高速動作を確保することができる。また、トランジスタ９１１の微細化により、当該トランジスタを用いた記憶素子の占める面積を縮小化し、単位面積あたりの記憶容量を高めることができる。
【０２５２】
図１０（Ｃ）に示すトランジスタ９２１は、絶縁膜９２２上に形成された、活性層として機能する酸化物半導体層９２３と、酸化物半導体層９２３上に形成されたソース電極９２４及びドレイン電極９２５と、酸化物半導体層９２３、ソース電極９２４及びドレイン電極９２５上のゲート絶縁膜９２６と、ゲート絶縁膜９２６上において酸化物半導体層９２３と重なる位置に設けられたゲート電極９２７とを有する。さらに、トランジスタ９２１は、ゲート電極９２７の側部に設けられた、絶縁膜で形成されたサイドウォール９３０を有する。
【０２５３】
図１０（Ｃ）に示すトランジスタ９２１は、ゲート電極９２７が酸化物半導体層９２３の上に形成されているトップゲート型であり、なおかつ、ソース電極９２４及びドレイン電極９２５が酸化物半導体層９２３の上に形成されているトップコンタクト型である。そして、トランジスタ９２１は、トランジスタ９０１と同様に、ソース電極９２４及びドレイン電極９２５と、ゲート電極９２７とが重なっていないので、ソース電極９２４及びドレイン電極９２５とゲート電極９２７との間に形成される寄生容量を小さく抑えることができ、高速動作を実現することができる。
【０２５４】
また、酸化物半導体層９２３は、ゲート電極９２７が形成された後に酸化物半導体層９２３にｎ型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域９２８と、一対の低濃度領域９２９とを有する。また、酸化物半導体層９２３のうち、ゲート絶縁膜９２６を間に挟んでゲート電極９２７と重なる領域がチャネル形成領域９３１である。酸化物半導体層９２３では、一対の高濃度領域９２８の間に一対の低濃度領域９２９が設けられ、一対の低濃度領域９２９の間にチャネル形成領域９３１が設けられている。そして、一対の低濃度領域９２９は、酸化物半導体層９２３中の、ゲート絶縁膜９２６を間に挟んでサイドウォール９３０と重なる領域に設けられている。
【０２５５】
高濃度領域９２８及び低濃度領域９２９は、上述した、トランジスタ９０１が有する高濃度領域９０８の場合と同様に、イオン注入法を用いて形成することができる。そして、高濃度領域９２８を形成するためのドーパントの種類については、高濃度領域９０８の場合を参照することができる。
【０２５６】
例えば、窒素をドーパントとして用いた場合、高濃度領域９２８中の窒素原子の濃度は、５×１０１９／ｃｍ３以上１×１０２２／ｃｍ３以下であることが望ましい。また、例えば、窒素をドーパントとして用いた場合、低濃度領域９２９中の窒素原子の濃度は、５×１０１８／ｃｍ３以上５×１０１９／ｃｍ３未満であることが望ましい。
【０２５７】
ｎ型の導電性を付与するドーパントが添加されている高濃度領域９２８は、酸化物半導体層９２３中の他の領域に比べて導電性が高くなる。よって、高濃度領域９２８を酸化物半導体層９２３に設けることで、ソース電極９２４とドレイン電極９２５の間の抵抗を下げることができる。また、低濃度領域９２９をチャネル形成領域９３１と高濃度領域９２８の間に設けることで、短チャネル効果による閾値電圧のマイナスシフトを軽減することができる。
【０２５８】
また、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体を酸化物半導体層９２３に用いた場合、窒素を添加した後、３００℃以上６００℃以下程度で加熱処理を施すことにより、高濃度領域９２８中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。またさらに、低濃度領域９２９も、窒素の濃度によっては、上記加熱処理によりウルツ鉱型の結晶構造を有する場合もある。高濃度領域９２８中の酸化物半導体がウルツ鉱型の結晶構造を有することで、さらに高濃度領域９２８の導電性を高め、ソース電極９２４とドレイン電極９２５の間の抵抗を下げることができる。なお、ウルツ鉱型の結晶構造を有する酸化物半導体を形成して、ソース電極９２４とドレイン電極９２５の間の抵抗を効果的に下げるためには、窒素をドーパントとして用いた場合、高濃度領域９２８中の窒素原子の濃度を、１×１０２０／ｃｍ３以上７ａｔｏｍｓ％以下とすることが望ましい。しかし、窒素原子が上記範囲よりも低い濃度であっても、ウルツ鉱型の結晶構造を有する酸化物半導体が得られる場合もある。
【０２５９】
また、酸化物半導体層９２３は、ＣＡＡＣを含む酸化物を用いて構成されていても良い。酸化物半導体層９２３がＣＡＡＣを含む酸化物を用いて構成されている場合、非晶質の場合に比べて酸化物半導体層９２３の導電率を高めることができるので、ソース電極９２４とドレイン電極９２５の間の抵抗を下げることができる。
【０２６０】
そして、ソース電極９２４とドレイン電極９２５の間の抵抗を下げることで、トランジスタ９２１の微細化を進めても、高いオン電流と、高速動作を確保することができる。また、トランジスタ９２１の微細化により、当該トランジスタを用いたメモリセルの占める面積を縮小化し、セルアレイの単位面積あたりの記憶容量を高めることができる。
【０２６１】
図１０（Ｄ）に示すトランジスタ９４１は、絶縁膜９４２上に形成されたソース電極９４４及びドレイン電極９４５と、ソース電極９４４及びドレイン電極９４５上に形成された活性層として機能する酸化物半導体層９４３と、酸化物半導体層９４３、ソース電極９４４及びドレイン電極９４５上のゲート絶縁膜９４６と、ゲート絶縁膜９４６上において酸化物半導体層９４３と重なる位置に設けられたゲート電極９４７とを有する。さらに、トランジスタ９４１は、ゲート電極９４７の側部に設けられた、絶縁膜で形成されたサイドウォール９５０を有する。
【０２６２】
図１０（Ｄ）に示すトランジスタ９４１は、ゲート電極９４７が酸化物半導体層９４３の上に形成されているトップゲート型であり、なおかつ、ソース電極９４４及びドレイン電極９４５が酸化物半導体層９４３の下に形成されているボトムコンタクト型である。そして、トランジスタ９４１は、トランジスタ９０１と同様に、ソース電極９４４及びドレイン電極９４５と、ゲート電極９４７とが重なっていないので、ソース電極９４４及びドレイン電極９４５とゲート電極９４７との間に形成される寄生容量を小さく抑えることができ、高速動作を実現することができる。
【０２６３】
また、酸化物半導体層９４３は、ゲート電極９４７が形成された後に酸化物半導体層９４３にｎ型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域９４８と、一対の低濃度領域９４９とを有する。また、酸化物半導体層９４３のうち、ゲート絶縁膜９４６を間に挟んでゲート電極９４７と重なる領域がチャネル形成領域９５１である。酸化物半導体層９４３では、一対の高濃度領域９４８の間に一対の低濃度領域９４９が設けられ、一対の低濃度領域９４９の間にチャネル形成領域９５１が設けられている。そして、一対の低濃度領域９４９は、酸化物半導体層９４３中の、ゲート絶縁膜９４６を間に挟んでサイドウォール９５０と重なる領域に設けられている。
【０２６４】
高濃度領域９４８及び低濃度領域９４９は、上述した、トランジスタ９０１が有する高濃度領域９０８の場合と同様に、イオン注入法を用いて形成することができる。そして、高濃度領域９４８を形成するためのドーパントの種類については、高濃度領域９０８の場合を参照することができる。
【０２６５】
例えば、窒素をドーパントとして用いた場合、高濃度領域９４８中の窒素原子の濃度は、５×１０１９／ｃｍ３以上１×１０２２／ｃｍ３以下であることが望ましい。また、例えば、窒素をドーパントとして用いた場合、低濃度領域９４９中の窒素原子の濃度は、５×１０１８／ｃｍ３以上５×１０１９／ｃｍ３未満であることが望ましい。
【０２６６】
ｎ型の導電性を付与するドーパントが添加されている高濃度領域９４８は、酸化物半導体層９４３中の他の領域に比べて導電性が高くなる。よって、高濃度領域９４８を酸化物半導体層９４３に設けることで、ソース電極９４４とドレイン電極９４５の間の抵抗を下げることができる。また、低濃度領域９４９をチャネル形成領域９５１と高濃度領域９４８の間に設けることで、短チャネル効果による閾値電圧のマイナスシフトを軽減することができる。
【０２６７】
また、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体を酸化物半導体層９４３に用いた場合、窒素を添加した後、３００℃以上６００℃以下程度で加熱処理を施すことにより、高濃度領域９４８中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。またさらに、低濃度領域９４９も、窒素の濃度によっては、上記加熱処理によりウルツ鉱型の結晶構造を有する場合もある。高濃度領域９４８中の酸化物半導体がウルツ鉱型の結晶構造を有することで、さらに高濃度領域９４８の導電性を高め、ソース電極９４４とドレイン電極９４５の間の抵抗を下げることができる。なお、ウルツ鉱型の結晶構造を有する酸化物半導体を形成して、ソース電極９４４とドレイン電極９４５の間の抵抗を効果的に下げるためには、窒素をドーパントとして用いた場合、高濃度領域９４８中の窒素原子の濃度を、１×１０２０／ｃｍ３以上７ａｔｏｍｓ％以下とすることが望ましい。しかし、窒素原子が上記範囲よりも低い濃度であっても、ウルツ鉱型の結晶構造を有する酸化物半導体が得られる場合もある。
【０２６８】
また、酸化物半導体層９４３は、ＣＡＡＣを含む酸化物を用いて構成されていても良い。酸化物半導体層９４３がＣＡＡＣを含む酸化物を用いて構成されている場合、非晶質の場合に比べて酸化物半導体層９４３の導電率を高めることができるので、ソース電極９４４とドレイン電極９４５の間の抵抗を下げることができる。
【０２６９】
そして、ソース電極９４４とドレイン電極９４５の間の抵抗を下げることで、トランジスタ９４１の微細化を進めても、高いオン電流と、高速動作を確保することができる。また、トランジスタ９４１の微細化により、当該トランジスタを用いた記憶素子の占める面積を縮小化し、単位面積あたりの記憶容量を高めることができる。
【０２７０】
なお、酸化物半導体を用いたトランジスタにおいて、ソース領域またはドレイン領域として機能する高濃度領域をセルフアラインプロセスにて作製する方法の一つとして、酸化物半導体層の表面を露出させて、アルゴンプラズマ処理をおこない、酸化物半導体層のプラズマにさらされた領域の抵抗率を低下させる方法が開示されている（Ｓ．  Ｊｅｏｎ  ｅｔ  ａｌ．  ”１８０ｎｍ  Ｇａｔｅ  Ｌｅｎｇｔｈ  Ａｍｏｒｐｈｏｕｓ  ＩｎＧａＺｎＯ  Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ  ｆｏｒ  Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｉｍａｇｅ  Ｓｅｎｓｏｒ  Ａｐｐｌｉｃａｔｉｏｎ”，  ＩＥＤＭ  Ｔｅｃｈ．  Ｄｉｇ．，  ｐ．５０４，  ２０１０．）。
【０２７１】
しかしながら、上記作製方法では、ゲート絶縁膜を形成した後に、ソース領域またはドレイン領域となるべき部分を露出するべく、ゲート絶縁膜を部分的に除去する必要がある。よって、ゲート絶縁膜が除去される際に、下層の酸化物半導体層も部分的にオーバーエッチングされ、ソース領域またはドレイン領域となるべき部分の膜厚が小さくなってしまう。その結果、ソース領域またはドレイン領域の抵抗が増加し、また、オーバーエッチングによるトランジスタの特性不良が起こりやすくなる。
【０２７２】
トランジスタの微細化を進めるには、加工精度の高いドライエッチング法を採用する必要がある。しかし、上記オーバーエッチングは、酸化物半導体層とゲート絶縁膜の選択比が十分に確保できないドライエッチング法を採用する場合に、顕著に起こりやすい。
【０２７３】
例えば、酸化物半導体層が十分な厚さであればオーバーエッチングも問題にはならないが、チャネル長を２００ｎｍ以下とする場合には、短チャネル効果を防止する上で、チャネル形成領域となる部分の酸化物半導体層の厚さは２０ｎｍ以下、好ましくは１０ｎｍ以下であることが求められる。そのような薄い酸化物半導体層を扱う場合には、酸化物半導体層のオーバーエッチングは、上述したような、ソース領域またはドレイン領域の抵抗が増加、トランジスタの特性不良を生じさせるため、好ましくない。
【０２７４】
しかし、本発明の一態様のように、酸化物半導体層へのドーパントの添加を、酸化物半導体層を露出させず、ゲート絶縁膜を残したまま行うことで、酸化物半導体層のオーバーエッチングを防ぎ、酸化物半導体層への過剰なダメージを軽減することができる。また、加えて、酸化物半導体層とゲート絶縁膜の界面も清浄に保たれる。従って、トランジスタの特性及び信頼性を高めることができる。
【０２７５】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０２７６】
（実施の形態８）
本実施の形態では、記憶装置の構造の一形態について説明する。
【０２７７】
図１１及び図１２は、記憶装置の断面図である。図１１及び図１２に示す記憶装置は上部に、多層に形成された複数の記憶素子を有し、下部に論理回路３００４を有する。複数の記憶素子のうち、記憶素子３１７０ａと、記憶素子３１７０ｂを代表で示す。記憶素子３１７０ａ及び記憶素子３１７０ｂとしては、例えば、上記に実施の形態において説明した記憶素子１００と同様の構成とすることもできる。
【０２７８】
なお、記憶素子３１７０ａに含まれるトランジスタ３１７１ａを代表で示す。記憶素子３１７０ｂに含まれるトランジスタ３１７１ｂを代表で示す。トランジスタ３１７１ａ及びトランジスタ３１７１ｂは、酸化物半導体層にチャネル形成領域を有する。酸化物半導体層にチャネル形成領域が形成されるトランジスタの構成については、その他の実施の形態において説明した構成と同様であるため、説明は省略する。
【０２７９】
トランジスタ３１７１ａのソース電極及びドレイン電極と同じ層に形成された電極３５０１ａは、電極３５０２ａによって、電極３００３ａと電気的に接続されている。トランジスタ３１７１ｂのソース電極及びドレイン電極と同じ層に形成された電極３５０１ｃは、電極３５０２ｃによって、電極３００３ｃと電気的に接続されている。
【０２８０】
また、論理回路３００４は、酸化物半導体以外の半導体材料をチャネル形成領域として用いたトランジスタ３００１を有する。トランジスタ３００１は、半導体材料（例えば、シリコンなど）を含む基板３０００に素子分離絶縁膜３１０６を設け、素子分離絶縁膜３１０６に囲まれた領域にチャネル形成領域となる領域を形成することによって得られるトランジスタとすることができる。なお、トランジスタ３００１は、絶縁表面上に形成されたシリコン膜等の半導体膜や、ＳＯＩ基板のシリコン膜にチャネル形成領域が形成されるトランジスタであってもよい。トランジスタ３００１の構成については、公知の構成を用いることが可能であるため、説明は省略する。
【０２８１】
トランジスタ３１７１ａが形成された層と、トランジスタ３００１が形成された層との間には、配線３１００ａ及び配線３１００ｂが形成されている。配線３１００ａとトランジスタ３００１が形成された層との間には、絶縁膜３１４０ａが設けられ、配線３１００ａと配線３１００ｂとの間には、絶縁膜３１４１ａが設けられ、配線３１００ｂとトランジスタ３１７１ａが形成された層との間には、絶縁膜３１４２ａが設けられている。
【０２８２】
同様に、トランジスタ３１７１ｂが形成された層と、トランジスタ３１７１ａが形成された層との間には、配線３１００ｃ及び配線３１００ｄが形成されている。配線３１００ｃとトランジスタ３１７１ａが形成された層との間には、絶縁膜３１４０ｂが設けられ、配線３１００ｃと配線３１００ｄとの間には、絶縁膜３１４１ｂが設けられ、配線３１００ｄとトランジスタ３１７１ｂが形成された層との間には、絶縁膜３１４２ｂが設けられている。
【０２８３】
絶縁膜３１４０ａ、絶縁膜３１４１ａ、絶縁膜３１４２ａ、絶縁膜３１４０ｂ、絶縁膜３１４１ｂ、絶縁膜３１４２ｂは、層間絶縁膜として機能し、その表面は平坦化された構成とすることができる。
【０２８４】
配線３１００ａ、配線３１００ｂ、配線３１００ｃ、配線３１００ｄによって、記憶素子間の電気的接続や、論理回路３００４と記憶素子との電気的接続等を行うことができる。
【０２８５】
論理回路３００４に含まれる電極３３０３は、上部に設けられた回路と電気的に接続することができる。
【０２８６】
例えば、図１１に示すように、電極３５０５によって電極３３０３は配線３１００ａと電気的に接続することができる。配線３１００ａは、電極３５０３ａによって電極３５０１ｂと電気的に接続することができる。こうして、配線３１００ａ及び電極３３０３を、トランジスタ３１７１ａのソースまたはドレインと電気的に接続することができる。また、電極３５０１ｂは、電極３５０２ｂによって、電極３００３ｂと電気的に接続することができる。電極３００３ｂは、電極３５０３ｂによって配線３１００ｃと電気的に接続することができる。
【０２８７】
図１１では、電極３３０３とトランジスタ３１７１ａとの電気的接続は、配線３１００ａを介して行われる例を示したがこれに限定されない。電極３３０３とトランジスタ３１７１ａとの電気的接続は、配線３１００ｂを介して行われてもよいし、配線３１００ａと配線３１００ｂの両方を介して行われてもよい。また、図１２に示すように、電極３３０３とトランジスタ３１７１ａとの電気的接続は、配線３１００ａも配線３１００ｂも介さず行われてもよい。図１２では、電極３３０３は、電極３５０３によって、電極３００３ｂと電気的に接続されている。電極３００３ｂは、トランジスタ３１７１ａのソースまたはドレインと電気的に接続される。こうして、電極３３０３とトランジスタ３１７１ａとの電気的接続をとることができる。
【０２８８】
なお、図１１及び図１２では、２つの記憶素子（記憶素子３１７０ａと、記憶素子３１７０ｂ）が積層された構成を例として示したが、積層する記憶素子の数はこれに限定されない。
【０２８９】
また、図１１及び図１２では、トランジスタ３１７１ａが形成された層と、トランジスタ３００１が形成された層との間には、配線３１００ａが形成された配線層と、配線３１００ｂが形成された配線層との、２つの配線層が設けられた構成を示したがこれに限定されない。トランジスタ３１７１ａが形成された層と、トランジスタ３００１が形成された層との間に、１つの配線層が設けられていてもよいし、３つ以上の配線層が設けられていてもよい。
【０２９０】
また、図１１及び図１２では、トランジスタ３１７１ｂが形成された層と、トランジスタ３１７１ａが形成された層との間には、配線３１００ｃが形成された配線層と、配線３１００ｄが形成された配線層との、２つの配線層が設けられた構成を示したがこれに限定されない。トランジスタ３１７１ｂが形成された層と、トランジスタ３１７１ａが形成された層との間に、１つの配線層が設けられていてもよいし、３つ以上の配線層が設けられていてもよい。
【０２９１】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【実施例１】
【０２９２】
本発明の一態様に係る信号処理回路を用いることで、消費電力の低い電子機器を提供することが可能である。特に電力の供給を常時受けることが困難な携帯用の電子機器の場合、本発明の一態様に係る消費電力の低い信号処理回路をその構成要素に追加することにより、連続使用時間が長くなるといったメリットが得られる。また、オフ電流が低いトランジスタを用いることで、オフ電流の高さをカバーするための冗長な回路設計が不要となるため、信号処理回路の集積度を高めることができ、信号処理回路を高機能化させることができる。
【０２９３】
本発明の一態様に係る信号処理回路は、表示装置、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る信号処理回路を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラなどのカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。
【０２９４】
本発明の一態様に係る信号処理回路を、携帯電話、スマートフォン、電子書籍などの携帯用の電子機器に応用した場合について説明する。
【０２９５】
図１３は、携帯用の電子機器のブロック図である。図１３に示す携帯用の電子機器はＲＦ回路４２１、アナログベースバンド回路４２２、デジタルベースバンド回路４２３、バッテリー４２４、電源回路４２５、アプリケーションプロセッサ４２６、フラッシュメモリ４３０、ディスプレイコントローラ４３１、メモリ回路４３２、ディスプレイ４３３、タッチセンサ４３９、音声回路４３７、キーボード４３８などより構成されている。ディスプレイ４３３は表示部４３４、ソースドライバ４３５、ゲートドライバ４３６によって構成されている。アプリケーションプロセッサ４２６はＣＰＵ４２７、ＤＳＰ４２８、インターフェース４２９を有している。ＣＰＵ４２７に上記実施の形態で示した信号処理回路を採用することによって、消費電力を低減することができる。また、一般的にメモリ回路４３２はＳＲＡＭまたはＤＲＡＭで構成されているが、メモリ回路４３２に上記実施の形態で示した記憶装置を採用することによって、消費電力を低減することが可能になる。
【０２９６】
図１４に、メモリ回路４３２の構成をブロック図で示す。メモリ回路４３２は、記憶装置４４２、記憶装置４４３、スイッチ４４４、スイッチ４４５、及びメモリコントローラ４４１を有している。
【０２９７】
まず、ある画像データが、携帯用の電子機器において受信されるか、またはアプリケーションプロセッサ４２６によって形成される。この画像データは、スイッチ４４４を介して記憶装置４４２に記憶される。そして、スイッチ４４４を介して出力された画像データは、ディスプレイコントローラ４３１を介してディスプレイ４３３に送られる。ディスプレイ４３３が、画像データを用いて画像の表示を行う。
【０２９８】
静止画のように、表示される画像に変更がなければ、通常３０Ｈｚ〜６０Ｈｚ程度の周期で、記憶装置４４２から読み出された画像データが、スイッチ４４５を介して、ディスプレイコントローラ４３１に送られ続ける。ユーザーが画面に表示されている画像を書き換える操作を行ったとき、アプリケーションプロセッサ４２６は、新たな画像データを形成し、その画像データはスイッチ４４４を介して記憶装置４４３に記憶される。新たな画像データの記憶装置４４３への記憶が行われている間にも、記憶装置４４２からスイッチ４４５を介して定期的に画像データが読み出される。
【０２９９】
記憶装置４４３への新たな画像データの記憶が完了すると、次のフレーム期間より、記憶装置４４３に記憶された新しい画像データが読み出され、スイッチ４４５、ディスプレイコントローラ４３１を介して、ディスプレイ４３３に上記画像データが送られる。ディスプレイ４３３では、送られてきた新しい画像データを用いて、画像の表示を行う。
【０３００】
この画像データの読み出しは、さらに次の新しい画像データが記憶装置４４２に記憶されるまで、継続される。このように、記憶装置４４２、記憶装置４４３が交互に画像データの書き込みと読み出しを行い、ディスプレイ４３３は画像の表示を行う。
【０３０１】
記憶装置４４２、記憶装置４４３はそれぞれ別の記憶装置には限定されず、１つの記憶装置が有するメモリ領域を、分割して使用してもよい。これらの記憶装置に上記実施の形態で示した記憶装置を採用することによって、消費電力を低減することが可能になる。
【０３０２】
図１５は電子書籍のブロック図である。電子書籍はバッテリー４５１、電源回路４５２、マイクロプロセッサ４５３、フラッシュメモリ４５４、音声回路４５５、キーボード４５６、メモリ回路４５７、タッチパネル４５８、ディスプレイ４５９、ディスプレイコントローラ４６０によって構成される。上記実施の形態で示した信号処理回路をマイクロプロセッサ４５３に採用することで、消費電力を低減することが可能になる。また、上記実施の形態で示した記憶装置をメモリ回路４５７に採用することで、消費電力を低減することが可能になる。
【０３０３】
例えば、ユーザーが、書籍データ中の特定の箇所において、表示の色を変える、アンダーラインを引く、文字を太くする、文字の書体を変えるなどにより、当該箇所とそれ以外の箇所との違いを明確にするハイライト機能を利用する場合、書籍データのうちユーザーが指定した箇所のデータを記憶する必要がある。メモリ回路４５７は、上記データを一時的に記憶する機能を持つ。なお、上記データを長期に渡って保存する場合には、フラッシュメモリ４５４に上記データをコピーしておいても良い。
【０３０４】
本実施例は、上記実施の形態と適宜組み合わせて実施することが可能である。
【符号の説明】
【０３０５】
１００    記憶素子
１０１    位相反転回路
１０２    位相反転回路
１０３    スイッチ
１０８    容量素子
１０９    トランジスタ
１１０    トランジスタ
１５０    信号処理回路
１５１    演算回路
１５２    演算回路
１５３    レジスタ
１５４    レジスタ
１５５    メインメモリ
１５６    制御装置
１５７    電源制御回路
４０１    スイッチング素子
４０２    記憶素子
４０３    記憶素子群
４２１    ＲＦ回路
４２２    アナログベースバンド回路
４２３    デジタルベースバンド回路
４２４    バッテリー
４２５    電源回路
４２６    アプリケーションプロセッサ
４２７    ＣＰＵ
４２８    ＤＳＰ
４２９    インターフェース
４３０    フラッシュメモリ
４３１    ディスプレイコントローラ
４３２    メモリ回路
４３３    ディスプレイ
４３４    表示部
４３５    ソースドライバ
４３６    ゲートドライバ
４３７    音声回路
４３８    キーボード
４３９    タッチセンサ
４４１    メモリコントローラ
４４２    記憶装置
４４３    記憶装置
４４４    スイッチ
４４５    スイッチ
４５１    バッテリー
４５２    電源回路
４５３    マイクロプロセッサ
４５４    フラッシュメモリ
４５５    音声回路
４５６    キーボード
４５７    メモリ回路
４５８    タッチパネル
４５９    ディスプレイ
４６０    ディスプレイコントローラ
７００    基板
７０１    絶縁膜
７０２    半導体膜
７０３    ゲート絶縁膜
７０５    マスク
７０７    ゲート電極
７０９    不純物領域
７１０    チャネル形成領域
７１２    絶縁膜
７１３    絶縁膜
７１６    酸化物半導体層
７１９    導電膜
７２０    導電膜
７２１    ゲート絶縁膜
７２２    ゲート電極
７２３    導電膜
７２４    絶縁膜
７２５    開口部
７２６    配線
７２７    絶縁膜
７７２    半導体層
７７３    ゲート絶縁層
８００    ＣＰＵ
８０１    ノースブリッジ
８０２    サウスブリッジ
８０３    メインメモリ
８０４    ハードディスク
８０５    周辺装置
８８０    ＰＣシステム
９０１    トランジスタ
９０２    絶縁膜
９０３    酸化物半導体層
９０４    ソース電極
９０５    ドレイン電極
９０６    ゲート絶縁膜
９０７    ゲート電極
９０８    高濃度領域
９０９    チャネル形成領域
９１１    トランジスタ
９１２    絶縁膜
９１３    酸化物半導体層
９１４    ソース電極
９１５    ドレイン電極
９１６    ゲート絶縁膜
９１７    ゲート電極
９１８    高濃度領域
９１９    チャネル形成領域
９２１    トランジスタ
９２２    絶縁膜
９２３    酸化物半導体層
９２４    ソース電極
９２５    ドレイン電極
９２６    ゲート絶縁膜
９２７    ゲート電極
９２８    高濃度領域
９２９    低濃度領域
９３０    サイドウォール
９３１    チャネル形成領域
９４１    トランジスタ
９４２    絶縁膜
９４３    酸化物半導体層
９４４    ソース電極
９４５    ドレイン電極
９４６    ゲート絶縁膜
９４７    ゲート電極
９４８    高濃度領域
９４９    低濃度領域
９５０    サイドウォール
９５１    チャネル形成領域
３０００    基板
３００１    トランジスタ
３００４    論理回路
３１０６    素子分離絶縁膜
３３０３    電極
３５０３    電極
３５０５    電極
９９００    基板
９９０１    ＡＬＵ
９９０２    ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ
９９０３    Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ
９９０４    Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ
９９０５    Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ
９９０６    Ｒｅｇｉｓｔｅｒ
９９０７    Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ
９９０８    Ｂｕｓ・Ｉ／Ｆ
９９０９    ＲＯＭ
９９２０    ＲＯＭ・Ｉ／Ｆ
３００３ａ    電極
３００３ｂ    電極
３００３ｃ    電極
３１００ａ    配線
３１００ｂ    配線
３１００ｃ    配線
３１００ｄ    配線
３１４０ａ    絶縁膜
３１４０ｂ    絶縁膜
３１４１ａ    絶縁膜
３１４１ｂ    絶縁膜
３１４２ａ    絶縁膜
３１４２ｂ    絶縁膜
３１７０ａ    記憶素子
３１７０ｂ    記憶素子
３１７１ａ    トランジスタ
３１７１ｂ    トランジスタ
３５０１ａ    電極
３５０１ｂ    電極
３５０１ｃ    電極
３５０２ａ    電極
３５０２ｂ    電極
３５０２ｃ    電極
３５０３ａ    電極
３５０３ｂ    電極
【図１】
0005859839.tif 000002
【図２】
0005859839.tif 000003
【図３】
0005859839.tif 000004
【図４】
0005859839.tif 000005
【図５】
0005859839.tif 000006
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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