(57)【特許請求の範囲】
【請求項１】
変更可能な周波数を有するシステムクロックを発生するクロック発生器を制御する半導体装置のための制御回路であって、
上記制御回路は、
上記半導体装置の通常動作モードにおいて、リセットコマンドに基づいて上記クロック発生器により発生されるシステムクロックの周波数を第１の周波数から、上記第１の周波数より高い第２の周波数に変更し、
上記半導体装置に対して割込処理を行い、上記通常動作モードからリセットシーケンスモードに移行させることを特徴とする半導体装置のための制御回路。
【請求項２】
上記制御回路は、
所定のベースクロックを発生するクロック発生器と、
上記クロック発生器からのベースクロックを分周することで上記システムクロックを発生する分周器とを備えることを特徴とする請求項１記載の半導体装置のための制御回路。
【請求項３】
上記クロック発生器とは別に設けられ、上記半導体装置のためのチャージポンプ回路のチャージポンプクロックを発生する別のクロック発生器をさらに備えることを特徴とする請求項１又は２記載の半導体装置のための制御回路。
【請求項４】
上記制御回路は、
複数ビットのリセットモード信号に基づいて上記システムクロックの周波数を変更するための回路を備えることを特徴とする請求項１〜３のうちのいずれか１つに記載の半導体装置のための制御回路。
【請求項５】
請求項１〜４のうちのいずれか１つに記載の半導体装置のための制御回路を備えることを特徴とする半導体装置。
【請求項６】
上記半導体装置は不揮発性記憶装置であることを特徴とする請求項５記載の半導体装置。
【請求項７】
上記第２の周波数は、読み出し、書き込みあるいは消去モードで異なることを特徴とする請求項６記載の半導体不揮発性記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばフラッシュメモリなどの電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）等の半導体装置のための書き込み／消去回路及び方法、並びに半導体装置に関する。
【背景技術】
【０００２】
ビット線とソース線との間に複数のメモリセルトランジスタ（以下、メモリセルという）を直列に接続してＮＡＮＤストリングを構成し、高集積化を実現したＮＡＮＤ型不揮発性半導体記憶装置が知られている（例えば、特許文献１参照。）。
【０００３】
図１は従来例に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの全体構成を示すブロック図である。また、図２は図１のメモリセルアレイ１０とその周辺回路の構成を示す回路図である。
【０００４】
図１において、従来例に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭは、メモリセルアレイ１０と、その動作を制御する制御回路１１と、ロウデコーダ１２と、高電圧発生回路１３と、データ書き換え及び読み出し回路を含むページバッファ回路１４と、カラムデコーダ１５と、コマンドレジスタ１７と、アドレスレジスタ１８と、動作ロジックコントローラ１９と、データ入出力バッファ５０と、データ入出力端子５１とを備えて構成される。
【０００５】
メモリセルアレイ１０は、図２に示すように、例えば１６個のスタックト・ゲート構造の電気的書き換え可能な不揮発性メモリセルＭＣ０〜ＭＣ１５を直列接続してＮＡＮＤセルユニットＮＵ（ＮＵ０，ＮＵ１， …）が構成される。各ＮＡＮＤセルユニットＮＵは、ドレイン側が選択ゲートトランジスタＳＧ１を介してビット線ＢＬに接続され、ソース側が選択ゲートトランジスタＳＧ２を介して共通ソース線ＣＥＬＳＲＣに接続される。ロウ方向に並ぶメモリセルＭＣの制御ゲートは共通にワード線ＷＬに接続され、選択ゲートトランジスタＳＧ１，ＳＧ２のゲート電極はワード線ＷＬと平行して配設される選択ゲート線ＳＧＤ，ＳＧＳに接続される。１本のワード線ＷＬにより選択されるメモリセルの範囲が書き込み及び読み出しの単位となる１ページである。１ページ又はその整数倍の範囲の複数のＮＡＮＤセルユニットＮＵの範囲がデータ消去の単位である１ブロックとなる。ページバッファ回路１４は、ページ単位のデータ書き込み及び読み出しを行うために、ビット線毎に設けられたセンスアンプ回路（ＳＡ）及びラッチ回路（ＤＬ）を含む。
【０００６】
図２のメモリセルアレイ１０は、簡略化した構成を有し、複数のビット線でページバッファを共有してもよい。この場合は、データ書き込み又は読み出し動作時にページバッファに選択的に接続されるビット線数が１ページの単位となる。また、図２は、１個のデータ入出力端子５１との間でデータの入出力が行われるセルアレイの範囲を示している。メモリセルアレイ１０のワード線ＷＬ及びビット線ＢＬの選択を行うために、それぞれロウデコーダ１２及びカラムデコーダ１５が設けられている。制御回路１１は、データ書き込み、消去及び読み出しのシーケンス制御を行う。制御回路１１により制御される高電圧発生回路１３は、データ書き換え、消去、読み出しに用いられる昇圧された高電圧や中間電圧を発生する。
【０００７】
データ入出力バッファ５０は、データの入出力及びアドレス信号の入力に用いられる。すなわち、データ入出力バッファ５０及びデータ信号線５２を介して、データ入出力端子５１とページバッファ回路１４の間でデータの転送が行われる。データ入出力端子５１から入力されるアドレス信号は、アドレスレジスタ１８に保持され、ロウデコーダ１２及びカラムデコーダ１５に送られてデコードされる。データ入出力端子５１からは動作制御のコマンドも入力される。入力されたコマンドはデコードされてコマンドレジスタ１７に保持され、これにより制御回路１１が制御される。チップイネーブル信号ＣＥＢ、コマンドラッチイネーブルＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号ＷＥＢ、読み出しイネーブル信号ＲＥＢ等の外部制御信号は動作ロジックコントローラ１９に取り込まれ、動作モードに応じて内部制御信号が発生される。内部制御信号は、データ入出力バッファ５０でのデータラッチ、転送等の制御に用いられ、さらに制御回路１１に送られて、動作制御が行われる。
【０００８】
ページバッファ回路１４は、２個のラッチ回路１４ａ，１４ｂを備え、多値動作の機能とキャッシュの機能を切り換えて実行できるように構成されている。すなわち、１つのメモリセルに１ビットの２値データを記憶する場合に、キャッシュ機能を備え、１つのメモリセルに２ビットの４値データを記憶する場合には、キャッシュ機能とするか、又はアドレスによって制限されるがキャッシュ機能を有効とすることができる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平９−１４７５８２号公報
【特許文献２】特開２００２−１５０７８０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
図３（ａ）は図１のＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいてプログラム中にリセットコマンド（ＦＦｈ）が入力されたときの各信号のタイミングチャートであり、図３（ｂ）は図１のＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいてデータ消去中にリセットコマンド（ＦＦｈ）が入力されたときの各信号のタイミングチャートである。図３において、ｔＲＳＴはリセット時間である。
【００１１】
ＮＡＮＤ型フラッシュメモリにおいて、もしプログラム中においてリセットコマンドが入力されたならば、当該フラッシュメモリは現在のプログラム動作を中止してすぐに待機状態に移る。当該フラッシュメモリにおいてリセットしたときの最も重要な内部動作は、ワード線、ビット線、ウェル、ロウデコーダ、チャージポンプなどの高電圧及び中電圧の放電である。もしいくつかの電荷が残っていたならば、当該フラッシュメモリは壊れる可能性がある。従って、リセットシーケンスは、高電圧（ＨＶ）の放電に注目して設計される。リセット時の問題点は、仕様値に対して実際のリセット時間が非常に小さいマージンしかないということである。ここで、リセット時間は、放電時間及び他の制御時間を含み構成される。
【００１２】
図４は図１のＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいて実行されるリセットコマンド入力処理に係るリセットシーケンス処理を示すフローチャートである。
【００１３】
図４において、まず、ステップＳ１においてデータ読み出し中であるか否かが判断され、ＹＥＳのときはステップＳ２に進む一方、ＮＯのときはステップＳ３に進む。ステップＳ２では、読み出しリセットシーケンス処理を実行した後、ステップＳ６に進む。また、ステップＳ３では、プログラムモードか否かが判断され、ＹＥＳのときはステップＳ４に進む一方、ＮＯのときはステップＳ６に進む。ステップＳ４では、ベリファイ中であるか否かが判断され、ＹＥＳのときはステップＳ２に進む一方、ＮＯのときはステップＳ５に進む。ステップＳ５では、プログラムリセットシーケンス処理を実行した後、ステップＳ６で消去モードか否かが判断され、ＹＥＳのときはステップＳ７に進む一方、ＮＯのときはステップＳ９に進む。ステップＳ７では、ベリファイ中であるか否かが判断され、ＹＥＳのときはステップＳ２に進む一方、ＮＯのときはステップＳ９に進む。ステップＳ９ではその他の処理を実行して当該リセットコマンド入力処理を終了する。
【００１４】
なお、ステップＳ５のプログラムリセットシーケンス処理において、以下の処理において多くの信号設定サイクルを必要とする。
（１）Ｙリセット信号のセット；
（２）Ｘリセット信号のセット；
（３）ワード線高電圧チャージポンプのオフ；
（４）ワード線高電圧放電のセット；
（５）待機時間及び他の信号のセット；
（６）周辺回路の高電圧チャージポンプのオフ；
（７）周辺回路の高電圧放電のセット；
（８）他の待機時間及び他の信号のセット；
（９）周辺回路の中間電圧チャージポンプのオフ；
（１０）周辺回路の中間電圧放電のセット；及び
（１１）種々の信号のリセット。
【００１５】
リセットコマンドが入力されたとき、当該リセットコマンドはデコードされた後、ＮＡＮＤ型フラッシュメモリを制御するＣＰＵは現在実行中の動作を一時的に中止する。このプロセスはまた多くのクロックサイクルを消費する。電荷放電のために、放電パスはカットオフすることができず、その結果、当該放電パスはしばらくの間は当該電圧を保持する必要がある。ここで、クロックに基づく多くの制御信号を適当なタイミングで発生する必要がある。これらの制御信号は多くのクロックサイクルを必要とする。それにより、長い放電時間及び多くの信号クロックサイクルを消費し、仕様値のマージンを減少させる結果となる。
【００１６】
本発明の目的は、例えばフラッシュメモリなどの不揮発性記憶装置等の半導体装置においてリセットコマンドが入力されたときに、リセットコマンド入力処理を従来技術に比較して短時間で実行することができる半導体装置の制御回路及び方法、並びに半導体装置を提供することにある。
【課題を解決するための手段】
【００１７】
第１の発明に係る半導体装置のための制御回路は、変更可能な周波数を有するシステムクロックを発生するクロック発生器を制御する半導体装置のための制御回路であって、
上記制御回路は、
上記半導体装置の通常動作モードにおいて、リセットコマンドに基づいて上記クロック発生器により発生されるシステムクロックの周波数を第１の周波数から、上記第１の周波数より高い第２の周波数に変更し、
上記半導体装置に対して割込処理を行い、上記通常動作モードからリセットシーケンスモードに移行させることを特徴とする。
【００１８】
上記半導体装置のための制御回路において、上記制御回路は、
所定のベースクロックを発生するクロック発生器と、
上記クロック発生器からのベースクロックを分周することで上記システムクロックを発生する分周器とを備えることを特徴とする。
【００１９】
また、上記半導体装置のための制御回路において、上記クロック発生器とは別に設けられ、上記半導体装置のためのチャージポンプ回路のチャージポンプクロックを発生する別のクロック発生器をさらに備えることを特徴とする。
【００２０】
さらに、上記半導体装置のための制御回路は、複数ビットのリセットモード信号に基づいて上記システムクロックの周波数を変更するための回路をさらに備えることを特徴とする。
【００２１】
第２の発明に係る半導体装置は、上記半導体装置のための制御回路を備えることを特徴とする。
【００２２】
上記半導体装置において、上記半導体装置は不揮発性記憶装置であることを特徴とする。
【００２３】
また、上記半導体装置において、上記第２の周波数は、読み出し、書き込みあるいは消去モードで異なることを特徴とする。
【発明の効果】
【００２４】
本発明に係る半導体装置の制御回路及び方法によれば、例えばフラッシュメモリなどの半導体装置においてリセットコマンドが入力されたときに、リセットコマンド入力処理を従来技術に比較して非常に簡便な方法と回路で、かつ短時間で実行することができる。
【図面の簡単な説明】
【００２５】
【図１】従来例に係るＮＡＮＤ型フラッシュＥＥＰＲＯＭの全体構成を示すブロック図である。
【図２】図１のメモリセルアレイ１０とその周辺回路の構成を示す回路図である。
【図３】（ａ）は図１のＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいてプログラム中にリセットコマンド（ＦＦｈ）が入力されたときの各信号のタイミングチャートであり、（ｂ）は図１のＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいてデータ消去中にリセットコマンド（ＦＦｈ）が入力されたときの各信号のタイミングチャートである。
【図４】図１のＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいて実行されるリセットコマンド入力処理を示すフローチャートである。
【図５】本発明の一実施形態に係るリセットコマンド入力処理を示すフローチャートである。
【図６】図５のリセットコマンド入力処理を示すシステムクロックのタイミングチャートである。
【図７】本実施形態に係るクロック発生回路の構成例を示す回路図である。
【図８】変形例１に係るクロック発生回路の構成例を示す回路図である。
【図９】変形例２に係るクロック発生回路の構成例を示す回路図である。
【発明を実施するための形態】
【００２６】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
【００２７】
実施形態．
図５は本発明の一実施形態に係る、ＮＡＮＤ型フラッシュＥＥＰＲＯＭ（例えば図１の構成を有する）の制御回路１１（例えばＣＰＵで構成される）により実行されるリセットコマンド入力処理を示すフローチャートである。また、図６は図５のリセットコマンド入力処理を示すシステムクロックのタイミングチャートである。
【００２８】
図５において、リセットコマンドが入力されると、まず、ステップＳ１１において、コマンドデコード処理を実行することで、リセットコマンドをデコードする。次いで、ステップＳ１２及びＳ１３の処理を実行する。ステップＳ１２では、ＣＰＵ割込処理を実行し、ステップＳ１３ではクロック周波数変更処理（図６）を実行した後、ステップＳ１４でその他の処理を実行して当該リセットコマンド入力処理を終了する。ステップ１１でリセットコマンドを認識すると、ＣＰＵはステップ１２でリセットシーケンスモードに移されて、ステップ１４で図４に示したリセットシーケンス処理を実行する。
【００２９】
本実施形態では、リセットシーケンス処理において、システムクロック周波数を通常動作時の周波数よりも高く設定することで、クロックのサイクル時間を短縮させる。従来技術では、リセットコマンドが入力されたときにＣＰＵ割り込み処理を行って、通常の動作からリセットシーケンスに移動させる。ここで、ＣＰＵは制御回路１１でもあってもよいし、外部のコントローラ等のＣＰＵであってもよい。
【００３０】
本実施形態では、クロック周波数を変更するための制御信号を付加的に発生する。ここで、クロック周波数は通常動作に対して最良なように決定されており、通常動作には、電源立ち上げ、ワード線又はウェルのための高電圧への昇圧制御、動作モードの変更などの種々の処理を有する。しかしながら、リセットシーケンスは通常プロセスよりも簡単な放電処理のみを含む。その結果、より高い周波数を用いる余裕がある。もし周波数を１０％上げれば、リセット時間ｔＲＳＴを最大１０％減少させることができる。
【００３１】
図７は本実施形態に係るクロック発生回路の構成例を示す回路図である。図７において、クロック発生回路は、リング発振器１と分周器２とを備えて構成される。ここで、リング発振器１は、ナンドゲート２１、インバータ２２〜２５及び抵抗Ｒ１がループ形状で形成されてなるループ回路と、抵抗Ｒ１に接続され基準発振周波数を決めるキャパシタＣｒと、抵抗Ｒ１の一端から伝送ゲート２７を介して接続され調整発振周波数を決めるキャパシタＣｎとを備えて構成される。ここで、ナンドゲート２１に入力されるクロックイネーブル信号ＥＮに基づいて当該リング発振器１の発振のオン／オフを制御することができる。また、リセットモード信号は伝送ゲート２７の非反転制御入力端子に入力されるとともに、インバータ２６を介して伝送ゲート２７の反転制御入力端子に入力される。ここで、キャパシタＣｎと伝送ゲート２７とインバータ２６とにより、リセットモード信号に応じてキャパシタＣｎをリング発振器１のループ回路に接続するか否かを切り替えるキャパシタ回路２８を構成する。
【００３２】
分周器２はリング発振器１により発生されるベースクロックを分周することで、システムクロック、チャージポンプクロック、タイマクロック、及び他のクロックを発生する。
【００３３】
以上のように構成されたクロック発生回路は以下のように動作する。
（１）リセットモード信号が入力されていない通常動作モードにおいては、伝送ゲート２７はオンされていてベースクロックの発振周波数ｆｎｏｒｍａｌはインバータ遅延を無視すると次式で表される。
【００３４】
【数１】
0005931236.tif 000002
【００３５】
（２）リセットモード信号が入力されたリセットシーケンスモードにおいては、伝送ゲート２７はオフされていてベースクロックの発振周波数ｆｒｅｓｅｔは同様に次式で表される。
【００３６】
【数２】
0005931236.tif 000003
【００３７】
ここで、ｆｒｅｓｅｔ＞ｆｎｏｒｍａｌである。
【００３８】
すなわち、通常動作モードでは、キャパシタＣｒ＋ＣｎがＲＣ遅延回路のキャパシタとして動作する一方、リセットシーケンスモードでは、キャパシタＣｒのみがＲＣ遅延回路のキャパシタとして動作する。一般的に、システムクロックの周波数と、他の回路のためのクロックの周波数とは互いに異なるので、分周器２はより高いベースクロック周波数のベースクロックを分周することで、種々の異なる周波数クロックを発生することができる。
【００３９】
以上説明したように、本実施形態によれば、リセットシーケンスモードでは、通常動作モードに比較して、より高い周波数を有するベースクロックを発生することで、例えばフラッシュメモリなどの不揮発性記憶装置においてリセットコマンドが入力されたときに、リセットコマンド入力処理を従来技術に比較して短時間で実行することができる。
【００４０】
変形例１．
図８は変形例１に係るクロック発生回路の構成例を示す回路図である。図８において、変形例１に係るクロック発生回路は、図７の実施形態に係るクロック発生回路に比較して、以下の点が異なる。
（１）分周器２に代えて分周器２Ａを備えた。分周器２Ａは、チャージポンプクロックを除く他のクロックを発生する。
（２）チャージポンプクロックを発生するリング発振器１Ａをさらに備えた。リング発振器１Ａは、キャパシタＣｒｃ，Ｃｎｃを除いてリング発振器１と同様に構成される。
以下、相違点について詳述する。
【００４１】
図８において、リング発振器１Ａは、ナンドゲート３１、インバータ３２〜３５及び抵抗Ｒ２がループ形状で形成されてなるループ回路と、抵抗Ｒ２に接続され基準発振周波数を決めるキャパシタＣｒｃと、抵抗Ｒ２の一端から伝送ゲート３７を介して接続され調整発振周波数を決めるキャパシタＣｎｃとを備えて構成される。ここで、ここで、ナンドゲート３１に入力されるクロックイネーブル信号ＥＮ２に基づいて当該リング発振器１Ａの発振のオン／オフを制御することができる。また、キャパシタＣｎｃと伝送ゲート３７とインバータ３６とにより、リセットモード信号に応じてキャパシタＣｎｃをリング発振器１Ａのループ回路に接続するか否かを切り替えるキャパシタ回路３８を構成する。リセットモード信号は伝送ゲート３７の反転制御入力端子に入力されるとともに、インバータ３６を介して伝送ゲート３７の非反転制御入力端子に入力される。
【００４２】
以上のように構成されたリング発振器１Ａは以下のように動作する。
（１）リセットモード信号が入力されていない通常動作モードにおいては、伝送ゲート３７はオンされていてベースクロックの発振周波数ｆｎｏｒｍａｌｃはインバータ遅延を無視すると次式で表される。
【００４３】
【数３】
0005931236.tif 000004
【００４４】
（２）リセットモード信号が入力されたリセットシーケンスモードにおいては、伝送ゲート３７はオフされていてベースクロックの発振周波数ｆｒｅｓｅｔｃは同様に次式で表される。
【００４５】
【数４】
0005931236.tif 000005
【００４６】
ここで、ｆｒｅｓｅｔｃ＜ｆｎｏｒｍａｌｃである。
【００４７】
以上のように構成されたリング発振器１Ａでは、リセットシーケンスモードの周波数ｆｒｅｓｅｔｃは、通常動作モードの周波数ｆｎｏｒｍａｌｃよりも低い（なお、さらなる変形例として同じであってもよい）。リセットシーケンスモードでは、ただ放電の処理がシリーズ処理で行われるので、チャージポンプ回路はその電圧を保持しながら、通常動作モードよりも大きなパフォーマンスで動作する必要はない。
【００４８】
当該変形例１によれば、チャージポンプクロックの周波数の発生を除いて実施形態と同様の作用効果を有する。
【００４９】
変形例２．
図９は変形例２に係るクロック発生回路の構成例を示す回路図である。変形例２に係るクロック発生回路は、図７の実施形態に係るクロック発生回路に比較して以下の点が異なる。
（１）リング発振器１に代えて、リング発振器１Ｂを備えた。ここで、リング発振器１Ｂにおいて、１つのキャパシタ回路２８に代えて、３ビットのリセットモード信号に応じて各キャパシタＣｎ０〜Ｃｎ２をリング発振器１Ｂのループ回路に接続するか否かを切り替える３つのキャパシタ回路２８−０〜２８−２を備えた。
以下、相違点について説明する。
【００５０】
図９において、キャパシタ回路２８−０は、キャパシタ回路２８と同様に、キャパシタＣｎ０と、インバータ２６−０と、伝送ゲート２７−０とを備え、リセットモード信号のビット０に応じて伝送ゲート２７−０をオンオフ制御することでキャパシタＣｎ０をリング発振器１Ｂのループ回路に接続するか否かを切り替える。また、キャパシタ回路２８−１は、キャパシタ回路２８と同様に、キャパシタＣｎ１と、インバータ２６−１と、伝送ゲート２７−１とを備え、リセットモード信号のビット１に応じて伝送ゲート２７−１をオンオフ制御することでキャパシタＣｎ１をリング発振器１Ｂのループ回路に接続するか否かを切り替える。さらに、キャパシタ回路２８−２は、キャパシタ回路２８と同様に、キャパシタＣｎ２と、インバータ２６−２と、伝送ゲート２７−２とを備え、リセットモード信号のビット２に応じて伝送ゲート２７−２をオンオフ制御することでキャパシタＣｎ２をリング発振器１Ｂのループ回路に接続するか否かを切り替える。ここで、キャパシタＣｎ０〜Ｃｎ２の各容量値は互いに同一であってもよいし、互いに異なってもよい。
【００５１】
従って、３ビットのリセットモード信号に応じて各キャパシタＣｎ０〜Ｃｎ２をリング発振器１Ｂのループ回路に接続するか否かを切り替えることができ、リセット動作において、リング発振器１Ｂの発振周波数を９通りで変化でき、例えばウエハテストなどにおいてリセットモードにおけるベースクロックの周波数を最適な周波数に設定できる。それ以外の作用効果は実施形態と同様である。
【００５２】
また、本変形例では３ビットのリセットモード信号とそれに対応したキャパシタ回路を示したが、当然これに制限されることなくより多数ビットの調整も可能であり、リセットモードにおけるベースクロックの周波数は、当然、読み出し、プログラムあるいは消去の各モードで違う周波数に設定できるようにすることも可能である。
【００５３】
以上の実施形態及び変形例では、ＮＡＮＤ型フラッシュメモリのためのクロック発生回路について説明しているが、本発明はこれに限らず、例えばＮＯＲ型フラッシュメモリなどの他の種類の不揮発性半導体記憶装置、半導体記憶装置、もしくは半導体装置に適用することができる。
【００５４】
以上の実施形態及び変形例では、リング発振器について説明しているが、本発明はこれに限らず、クロックを発生するクロック発生器であればよい。
【産業上の利用可能性】
【００５５】
以上詳述したように、本発明に係る半導体記憶装置の制御回路及び方法によれば、例えばフラッシュメモリなどの半導体記憶装置においてリセットコマンドが入力されたときに、リセットコマンド入力処理を従来技術に比較して非常に簡便な方法と回路で、かつ短時間で実行することができる。
【符号の説明】
【００５６】
１，１Ａ，１Ｂ…リング発振器、
２，２Ａ…分周器、
１０…メモリセルアレイ、
１１…制御回路、
１２…ロウデコーダ、
１３…高電圧発生回路、
１４…データ書き換え及び読み出し回路（ページバッファ回路）、
１４ａ，１４ｂ…ラッチ回路、
１５…カラムデコーダ、
１６，１６Ａ，１６Ｂ…プログラム終了検出回路、
１７…コマンドレジスタ、
１８…アドレスレジスタ、
１９…動作ロジックコントローラ、
２１…ナンドゲート、
２２〜２６，２６−０〜２６−２…インバータ、
２７，２７−０〜２７−２…伝送ゲート、
２８，２８−０〜２８−２…キャパシタ回路、
３１…ナンドゲート、
３２〜３６…インバータ、
３７…伝送ゲート、
３８…キャパシタ回路、
Ｃｒ，Ｃｎ，Ｃｒｃ，Ｃｎｃ，Ｃｎ０〜Ｃｎ２…キャパシタ、
Ｒ１，Ｒ２…抵抗。
【要約】
【課題】半導体装置においてリセットコマンドが入力されたときに、リセットコマンド入力処理を従来技術に比較して非常に簡便な方法と回路で、かつ短時間で実行することができる。
【解決手段】変更可能な周波数を有するシステムクロックを発生するクロック発生器を制御する半導体装置のための制御回路であって、上記制御回路は、上記半導体装置の通常動作モードにおいて、リセットコマンドに基づいて上記クロック発生器により発生されるシステムクロックの周波数を第１の周波数から、上記第１の周波数より高い第２の周波数に変更し、上記半導体装置に対して割込処理を行い、上記通常動作モードからリセットシーケンスモードに移行させる。
【選択図】図７【図１】
0005931236.tif 000006
【図２】
0005931236.tif 000007
【図３】
0005931236.tif 000008
【図４】
0005931236.tif 000009
【図５】
0005931236.tif 000010
【図６】
0005931236.tif 000011
【図７】
0005931236.tif 000012
【図８】
0005931236.tif 000013
【図９】
0005931236.tif 000014