(57)【特許請求の範囲】
【請求項１】
半導体層中に形成された第１導電型の深いウェル内に配置された第２導電型の浅いウェルと、
前記浅いウェルに形成され、第１ゲート絶縁膜および第１ゲート不純物を含む第１ゲート電極を有する第１トランジスタと、
前記半導体層中に形成された第２導電型のウェルと、
前記ウェルに形成され、第２ゲート絶縁膜および第２ゲート不純物を含む第２ゲート電極を有する第２トランジスタと、
電源電位に接続された電流源と、を備え、
前記第１ゲート電極および前記第１トランジスタのドレインと、前記第２ゲート電極とは、前記電流源と電気的に接続され、
前記第１トランジスタのソース、前記第２トランジスタのドレイン、および前記浅いウェルは、互いに電気的に接続され、
前記第２トランジスタのソースおよび前記ウェルは接地電位と接続され、
前記第１トランジスタは、Ｍ個の並列に接続された第１トランジスタセルにより構成され、
前記第２トランジスタは、Ｍ／ｍ個の並列に接続された第２トランジスタセルにより構成され、
前記第１トランジスタセルと前記第２トランジスタセルとは、仕事関数以外の構成が同一であるＮＭＯＳであり、
前記第１トランジスタは、前記第２トランジスタのｍ倍のゲート幅及び同一のゲート長を有し、
前記第１ゲート電極に含まれる前記第１ゲート不純物と前記第２ゲート電極に含まれる前記第２ゲート不純物とは、互いに異なる導電型であるか、または同一導電型で且つ含まれる濃度が互いに異なり、
前記第１トランジスタのソースの電位を基準電圧として外部に出力する際には、前記第１トランジスタと前記第２トランジスタとは、サブスレッショルド領域で動作する、基準電圧源回路。
【請求項２】
半導体層中に形成された第１導電型の深いウェル内に配置された第２導電型の浅いウェルと、
前記浅いウェルに形成され、第１ゲート絶縁膜および第１ゲート不純物を含む第１ゲート電極を有する第１トランジスタと、
前記半導体層中に形成された第２導電型のウェルと、
前記ウェルに形成され、第２ゲート絶縁膜および第２ゲート不純物を含む第２ゲート電極を有する第２トランジスタと、
電源電位に接続された電流源と、を備え、
前記第１ゲート電極および前記第１トランジスタのドレインと、前記第２ゲート電極とは、前記電流源と電気的に接続され、
前記第１トランジスタのソース、前記第２トランジスタのドレイン、および前記浅いウェルは、互いに電気的に接続され、
前記第２トランジスタのソースおよび前記ウェルは接地電位と接続され、
前記第１トランジスタは、ｍ個の並列に接続された第１トランジスタセルにより構成され、
前記第２トランジスタは、１個の第２トランジスタセルにより構成され、
前記第１トランジスタセルと前記第２トランジスタセルとは、仕事関数以外の構成が同一であるＮＭＯＳであり、
前記第１トランジスタは、前記第２トランジスタのｍ倍のゲート幅及び同一のゲート長を有し、
前記第１ゲート電極に含まれる前記第１ゲート不純物と前記第２ゲート電極に含まれる前記第２ゲート不純物とは、互いに異なる導電型であるか、または同一導電型で且つ含まれる濃度が互いに異なり、
前記第１トランジスタのソースの電位を基準電圧として外部に出力する際には、前記第１トランジスタと前記第２トランジスタとは、サブスレッショルド領域で動作する、基準電圧源回路。
【請求項３】
半導体層中に形成された第１導電型の深いウェル内に配置された第２導電型の浅いウェルと、
前記浅いウェルに形成され、第１ゲート絶縁膜および第１ゲート不純物を含む第１ゲート電極を有する第１トランジスタと、
前記半導体層中に形成された第２導電型のウェルと、
前記ウェルに形成され、第２ゲート絶縁膜および第２ゲート不純物を含む第２ゲート電極を有する第２トランジスタと、
電源電位に接続された電流源と、を備え、
前記第１ゲート電極および前記第１トランジスタのドレインと、前記第２ゲート電極とは、前記電流源と電気的に接続され、
前記第１トランジスタのソース、前記第２トランジスタのドレイン、および前記浅いウェルは、互いに電気的に接続され、
前記第２トランジスタのソースおよび前記ウェルは接地電位と接続され、
前記第１トランジスタと前記第２トランジスタとは、仕事関数及びゲート幅以外の構成が同一であるＮＭＯＳにより構成され、
前記第１トランジスタは全体として、前記第２トランジスタのｍ倍のゲート幅及び同一のゲート長を有し、
前記第１ゲート電極に含まれる前記第１ゲート不純物と前記第２ゲート電極に含まれる前記第２ゲート不純物とは、互いに異なる導電型であるか、または同一導電型で且つ含まれる濃度が互いに異なり、
前記第１トランジスタのソースの電位を基準電圧として外部に出力する際には、前記第１トランジスタと前記第２トランジスタとは、サブスレッショルド領域で動作する、基準電圧源回路。
【請求項４】
前記ｍは５〜１０００の範囲内にある、請求項１〜３のいずれか１項に記載の基準電圧源回路。
【請求項５】
前記第１ゲート不純物はｎ型であり、前記第２ゲート不純物はｐ型である、請求項１〜４のいずれか１項に記載の基準電圧源回路。
【請求項６】
前記第２ゲート電極に含まれる前記第２ゲート不純物の濃度は、前記第１ゲート電極に含まれる前記第１ゲート不純物の濃度よりも高い、請求項５に記載の基準電圧源回路。
【請求項７】
前記第１ゲート不純物および前記第２ゲート不純物は共にｎ型であり、
前記第１ゲート電極に含まれる前記第１ゲート不純物の濃度は、前記第２ゲート電極に含まれる前記第２ゲート不純物の濃度よりも高い、請求項１〜４のいずれか１項に記載の基準電圧源回路。
【請求項８】
前記基準電圧が下式で表される、請求項１〜７のいずれか１項に記載の基準電圧源回路。
Vref = Φpn + Log(m)×swing
：Vref・・・前記基準電圧
：Φpn・・・前記第１ゲート電極と前記第２ゲート電極との仕事関数差
：ｍ  ・・・前記第１トランジスタのゲート幅の前記第２トランジスタのゲート幅に対する比
：swing ・・・前記第１トランジスタおよび前記第２トランジスタのサブスレッショルドスイング
【請求項９】
前記第１トランジスタのゲート幅の前記第２トランジスタのゲート幅に対する比は、下式を満たす、請求項１〜８のいずれか１項に記載の基準電圧源回路。
ΔVref/ΔT = ΔΦpn/ΔT + Log(m)×Δswing/ΔT
：ｍ  ・・・  前記第１トランジスタのゲート幅の前記第２トランジスタのゲート幅に対する比
：ΔVref/ΔT  ・・・  前記基準電圧が満足すべき温度特性
：ΔΦpn/ΔT  ・・・前記第１ゲート電極と前記第２ゲート電極との仕事関数差の温度特性
：Δswing/ΔT  ・・・前記第１トランジスタおよび前記第２トランジスタのサブスレッショルドスイングの温度特性
【請求項１０】
前記第１トランジスタのソース・ドレインおよび前記第２トランジスタのソース・ドレインがそれぞれ低濃度不純物領域と高濃度不純物領域とからなり、
前記高濃度不純物領域は、それぞれ前記第１ゲート電極および前記第２ゲート電極と重畳しないオフセット構造を有している、請求項１〜９のいずれか１項に記載の基準電圧源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、基準電圧源回路、特に、仕事関数差を利用した基準電圧源回路に関する。
【背景技術】
【０００２】
近年、モバイル市場や省エネルギー市場の進展に伴い、低消費電力スタンバイが可能なマイコン（マイクロコンピュータ）が求められている。マイコンのスタンバイ状態では基準電圧源回路のみが動作している場合が多いため、基準電圧源回路の低消費電力化が求められている。【０００３】
基準電圧源回路には、大きく分けて３方式ある。バンドギャップレファレンス型、ＭＯＳ−Ｖｔ差型、および仕事関数差型である。これらの方式のうち、仕事関数差型は低消費電力特性に優れ、基準電圧値のプロセスばらつき依存性が小さいという特徴を有している。しかしながら、温度依存性が大きいという課題があり、一般的にはあまり利用されていない。【０００４】
以下、図面を参照しながら、従来の仕事関数差を利用した基準電圧源回路について説明する（例えば、特許文献１を参照。）。【０００５】
図９を用いて従来の仕事関数差を利用した基準電圧源回路の回路構成を説明する。図９に示すように従来の基準電圧源回路は、電源電圧Vddにソースが接続されたＰチャネル金属酸化膜半導体トランジスタ（ＰＭＯＳ）と、ＰＭＯＳと直列に接続されたＮＧ＿ＮＭＯＳと、ＮＧ＿ＮＭＯＳと直列に接続されたＰＧ＿ＮＭＯＳとから構成されている。【０００６】
ＮＧ＿ＮＯＭＯＳは、通常のＮチャネル金属酸化膜半導体トランジスタ（ＮＭＯＳ）であり、Ｐ（燐）がドーピングされたｎ＋型ゲート電極を有しており、しきい値電圧は約０．６Ｖである。ＰＧ＿ＮＭＯＳは、通常のＮＭＯＳとは異なり、Ｂ（ホウ素）がドーピングされたｐ＋型ゲート電極を有している。ｐ＋型ゲート電極の仕事関数は、ｎ＋型ゲート電極よりも約１．０Ｖ高くなっており、結果的にＰＧ＿ＮＭＯＳのしきい値電圧は約１．６Ｖである。【０００７】
ＰＭＯＳは定電流源として機能しており、そのゲートにはVg_p1が入力されている。なお、ＰＭＯＳは抵抗により構成してもよい。また、ＮＧ＿ＮＭＯＳとＰＧ＿ＮＭＯＳのゲートはＰＭＯＳのドレインと直結されており、その電位をVg_n1と定義する。さらに、ＮＧ＿ＮＭＯＳは深いＮ型ウェル内に配置された浅いＰ型ウェル内に配置されており、そのＰ型ウェルはＮＧ＿ＮＭＯＳのソースと接続されているため、Ｐ型ウェルの電位はGnd固定ではなく、最終的には基準電圧Vrefとなる。【０００８】
また、ＮＧ＿ＮＭＯＳとＰＧ＿ＮＭＯＳは同一のゲート幅Ｗ、同一のゲート長を有している。【０００９】
この回路の３つのトランジスタは直列に接続されているため、定常的に流れるソース・ドレイン電流Idsは等しい。【００１０】
一般的に、ＭＯＳトランジスタの飽和状態におけるIdsは
Ids=β/2×(Vgs-Vth)2
で表される。ここで、ＮＧ＿ＮＭＯＳのIdsをIdsng、しきい値電圧をVtng、ソース電圧をVsng、ＰＧ＿ＮＭＯＳのIdsをIdspg、しきい値電圧をVtpg、ソース電圧をVspg=0V、ｐ＋型ゲート電極とｎ＋型ゲート電極との仕事関数差をΦpnとすると、
Idsng = β/2×(Vg_n1-Vsng-Vtng)2 
Idspg = β/2×(Vg_n1-Vspg-Vtpg)2 = β/2×(Vg_n1-Vtng-Φpn)2
となり、これとIdsng=Idspgより、
Vg_n1-Vsng-Vtng = Vg_n1-Vtng-Φpn
Vref = Vsng = Φpn
が得られ、ＮＧ＿ＮＭＯＳのソース電圧VsngがΦpnに等しくなる。つまり、ＮＧ＿ＮＭＯＳのソース電圧Vsngを基準電圧Vrefとして用いることにより、ｐ＋型ゲート電極とｎ＋型ゲート電極との仕事関数差Φpnを取り出すことができる。【００１１】
次に、図１０を用いて基準電圧発生の動作点を示す。図１０の横軸はゲート電圧Vg_n1、縦軸はLog(Ids)である。曲線Ａ〜Ｄはそれぞれ、ＮＧ＿ＮＭＯＳの室温におけるIds特性、ＮＧ＿ＮＭＯＳの１５０℃におけるIds特性、ＰＧ＿ＮＭＯＳの室温におけるIds特性、ＰＧ＿ＮＭＯＳの１５０℃におけるIds特性を示している。ＰＭＯＳから流れる基準電流と各Ids特性との交点により、基準電圧Vrefが決定する。【００１２】
先に示したとおり、
Idsng = β/2×(Vg_n1-Vsng-Vtng)2 
Idspg = β/2×(Vg_n1-Vtng-Φpn)2
であり、各項目はそれぞれ温度特性を有しているが、両者の差異はΦpn(=Vsng)の項だけである。つまり、基準電圧VrefとなるVsngにはΦpnの温度特性のみが現れる。なお、基準電流の温度依存性は、理論式上は影響しない。【００１３】
次に、図１１を用いて基準電圧Vrefの温度特性（実測値）を示す。このように、温度に対して負の温度特性（約−０．６ｍＶ／Ｋ）を有しており、一般的に基準電圧としては使用しにくい特性である。このため、温度特性を改善するためにさまざまな提案がなされている（例えば、特許文献２および３を参照。）が、いずれも有効な方法とはいえない。【００１４】
特許文献２は、ＮＧ＿ＮＭＯＳとＰＧ＿ＮＭＯＳとをゲート長が互いに異なるトランジスタとすることにより、Ｖｔの温度依存性が小さいポイントにおいて基準電圧を発生させることを目的とする。しかし、プロセスばらつきにより温度依存性が小さいポイントもずれるという問題がある。【００１５】
特許文献３は、ｎ＋型ゲート電極とｎ−型ゲート電極（不純物濃度が薄い）との仕事関数差（正の温度特性を有する）と、ｎ＋型ゲート電極とｐ＋型ゲート電極との仕事関数差（負の温度特性を有する）とを用いて温度特性を打ち消すことを目的とする。しかし、お互いの温度特性の傾きが異なること、特にｎ−型ゲート電極の仕事関数差のプロセスばらつきが大きいという問題がある。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開昭６０−１５０１１５号公報
【特許文献２】特開２００８−６６６４９号公報
【特許文献３】特開２００８−２６３１９５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
しかしながら、上記の従来例では、基準電圧がｐ＋型ゲート電極とｎ＋型ゲート電極との仕事関数差のみを用いているため、上記のように、負の温度特性（約−０．６ｍＶ／Ｋ）を示すという課題を有している。【００１８】
本開示は、上記課題に鑑みてなされたものであり、温度依存性が小さく、温度特性のばらつきが小さい基準電圧源回路を実現することを目的とする。
【課題を解決するための手段】
【００１９】
上記の課題を解決するために、第１の基準電圧源回路は、半導体層中に形成された第１導電型の深いウェル内に配置された第２導電型の浅いウェルと、前記浅いウェルに形成され、第１ゲート絶縁膜および第１ゲート不純物を含む第１ゲート電極を有する第１トランジスタと、前記半導体層中に形成された第２導電型のウェルと、前記ウェルに形成され、第２ゲート絶縁膜および第２ゲート不純物を含む第２ゲート電極を有する第２トランジスタと、電源電位に接続された電流源とを備え、前記第１ゲート電極および前記第１トランジスタのドレインと、前記第２ゲート電極とは、前記電流源と電気的に接続され、前記第１トランジスタのソース、前記第２トランジスタのドレイン、および前記浅いウェルは、互いに電気的に接続され、前記第２トランジスタのソースおよび前記ウェルは接地電位に接続され、前記第１ゲート絶縁膜と前記第２ゲート絶縁膜とは膜厚が等しい同一膜種からなり、前記第１ゲート電極に含まれる前記第１ゲート不純物と前記第２ゲート電極に含まれる前記第２ゲート不純物とは、互いに異なる導電型であるか、または同一導電型で且つ含まれる濃度が互いに異なり、前記第１トランジスタのゲート幅は、前記第２トランジスタのゲート幅よりも広く、前記第１トランジスタのソースの電位を基準電圧として外部に出力する際には、前記第１トランジスタと前記第２トランジスタとは、サブスレッショルド領域で動作する。【００２０】
また、第２の基準電圧源回路は、半導体層中に形成された第１導電型の深いウェル内に配置された第２導電型の浅いウェルと、前記浅いウェルに形成され、第１ゲート絶縁膜および第１ゲート不純物を含む第１ゲート電極を有する第１トランジスタと、前記半導体層中に形成された第２導電型のウェルと、前記ウェルに形成され、第２ゲート絶縁膜および第２ゲート不純物を含む第２ゲート電極を有する第２トランジスタと、電源電位に接続された電流源とを備え、前記第１ゲート電極および前記第１トランジスタのドレインと、前記第２ゲート電極とは、前記電流源と電気的に接続され、前記第１トランジスタのソース、前記第２トランジスタのドレイン、および前記浅いウェルは、互いに電気的に接続され、前記第２トランジスタのソースおよび前記ウェルは接地電位に接続され、前記第１ゲート電極の仕事関数は、前記第２ゲート電極の仕事関数よりも大きく、前記第１トランジスタのゲート幅は、前記第２トランジスタのゲート幅よりも広く、前記第１トランジスタのソースの電位を基準電圧として外部に出力する際には、前記第１トランジスタと前記第２トランジスタとは、サブスレッショルド領域で動作する。【００２１】
また、本開示の第１および第２の基準電圧源回路において、前記第１トランジスタのゲート幅の前記第２トランジスタのゲート幅に対する比が、５：１〜１０００：１の範囲内にあることが好ましい。【００２２】
また、第１および第２の基準電圧源回路において、前記第１トランジスタは、第１ゲート幅および第１ゲート長を有するＭ個の第１トランジスタセルの並列接続からなり、前記第２トランジスタは、前記第１ゲート幅および前記第１ゲート長を有するＮ個の第２トランジスタセルの並列接続からなり、Ｍ／Ｎ＝５〜１０００であることが好ましい。【００２３】
また、第１および第２の基準電圧源回路において、前記第１ゲート不純物はｎ型であり、前記第２ゲート不純物はｐ型であることが好ましい。【００２４】
また、第１および第２の基準電圧源回路において、前記第２ゲート電極に含まれる前記第２ゲート不純物の濃度は前記第１ゲート電極に含まれる前記第１ゲート不純物の濃度よりも高いことが好ましい。【００２５】
また、第１および第２の基準電圧源回路において、前記第１ゲート電極に含まれる前記第１ゲート不純物および前記第２ゲート電極に含まれる前記第２ゲート不純物は共にｎ型であり、前記第１ゲート不純物の濃度は前記第２ゲート不純物の濃度よりも高いことが好ましい。【００２６】
また、第１および第２の基準電圧源回路において、前記基準電圧が下式で表されることが好ましい。
Vref = Φpn + Log(m)×swing
：Vref・・・前記基準電圧
：Φpn・・・前記第１ゲート電極と前記第２ゲート電極との仕事関数差
：ｍ  ・・・前記第１トランジスタのゲート幅の前記第２トランジスタのゲート幅に対する比
：swing ・・・前記第１トランジスタおよび前記第２トランジスタのサブスレッショルドスイング
また、第１および第２の基準電圧源回路において、前記第１トランジスタのゲート幅の前記第２トランジスタのゲート幅に対する比は、下式を満たすことが好ましい。
ΔVref/ΔT = ΔΦpn/ΔT + Log(m)×Δswing/ΔT
：ｍ  ・・・  前記第１トランジスタのゲート幅の前記第２トランジスタのゲート幅に対する比
：ΔVref/ΔT  ・・・  前記基準電圧が満足すべき温度特性
：ΔΦpn/ΔT  ・・・前記第１ゲート電極と前記第２ゲート電極との仕事関数差の温度特性
：Δswing/ΔT  ・・・前記第１トランジスタおよび前記第２トランジスタのサブスレッショルドスイングの温度特性
また、第１および第２の基準電圧源回路において、前記第１トランジスタのソース・ドレインおよび前記第２トランジスタのソース・ドレインがそれぞれ低濃度不純物領域と高濃度不純物領域とからなり、前記各高濃度不純物領域は、それぞれ前記第１ゲート電極および前記第２ゲート電極と重畳しないオフセット構造を有していることが好ましい。
【発明の効果】
【００２７】
本開示に係る基準電圧源回路によれば、消費電力が小さく、温度依存性が小さく、且つ、温度特性のばらつきが小さい基準電圧源回路を実現することができる。このため、これを搭載したマイコンのスタンバイ時低消費電力化を実現できる。
【図面の簡単な説明】
【００２８】
【図１】一実施形態に係る基準電圧源回路を示す回路構成図である。
【図２】一実施形態に係る基準電圧源回路を構成するトランジスタ構造を示す構造断面図である。
【図３】一実施形態に係る基準電圧源回路における基準電圧発生の動作点を求めるための、ゲート電圧と電流値Log(Ids)との関係を示す図である。
【図４】一実施形態に係る基準電圧源回路におけるサブスレッショルドスイングの温度特性を示す図である。
【図５】一実施形態に係る基準電圧源回路における基準電圧の温度特性を示す図である。
【図６】一実施形態に係る基準電圧源回路におけるＮＧ＿ＮＭＯＳとＰＧ＿ＮＭＯＳとの個数比と温度特性との関係を示す図である。
【図７】変形例に係る基準電圧源回路を構成するトランジスタ構造を示す構造断面図である。
【図８】変形例に係るＮＧ＿ＮＭＯＳと、ソース・ドレイン拡散層にオフセットがないＮＧ＿ＮＭＯＳの、サブスレッショルドスイングの比較図である。
【図９】従来例に係る基準電圧源回路を示す回路構成図である。
【図１０】従来例における基準電圧発生の動作点を求めるための、ゲート電圧と電流値Log(Ids)との関係を示す図である。
【図１１】従来例における基準電圧の温度特性を示す図である。
【発明を実施するための形態】
【００２９】
（一実施形態）
以下、本開示の一実施形態に係る基準電圧源回路について、図面を参照しながら説明する。
【００３０】
図１を用いて本実施形態における仕事関数差を利用した基準電圧源回路の構成を説明する。図１に示すように本実施形態の基準電圧源回路は、電流源２１と、電流源２１と接地（Gnd）との間に順次直列に接続された第１トランジスタ２２と第２トランジスタ２３とにより構成されている。第１トランジスタ２２のソースの電位を基準電圧Vrefとして回路の外部に取り出すことができる。電流源２１は、電源電圧Vddにソースを接続したＰチャネル金属酸化膜半導体トランジスタ（ＰＭＯＳ）であり、ゲートにVg_p1が入力されている。なお、電流源２１はＰＭＯＳに代えて抵抗等により構成してもよい。第１トランジスタ２２は複数のＮチャネル金属酸化膜半導体トランジスタ（ＮＭＯＳ）が並列に接続されており電流源２１であるＰＭＯＳと直列に接続されており、第２トランジスタ２３は第１トランジスタ２２と直列に接続されたＮＭＯＳである。
【００３１】
第１トランジスタ２２は、図２の左側に示すように、通常のＮＭＯＳであり半導体層（半導体基板）中に形成された深いＮ型ウェルＮＴ内に配置された浅いＰ型ウェルＰＷＳに形成されている。第１トランジスタ２２は、ゲート絶縁膜１２と、ｎ＋型ゲート電極１３（一般的にはＰ（燐）がドーピングされている）と、サイドウォール１４と、ＬＤＤ拡散層１５と、ソース・ドレイン拡散層１６とを含む。また、しきい値電圧は約０．６０Ｖである。以降、この構造をＮＧ＿ＮＭＯＳと呼称する。
【００３２】
第２トランジスタ２３は、図２の右側に示すように、Ｐ型ウェルＰＷに形成されており、通常のＮＭＯＳとは異なりｐ＋型ゲート電極１７（一般的にはＢ（ホウ素）がドーピングされている）を有している。以降、この構造をＰＧ＿ＮＭＯＳと呼称する。なお、第２トランジスタ２３のＰ型ウェルは深いＮ型ウェル内に配置されている必要はないが、深いＮ型ウェル内に配置されていてもよい。
【００３３】
ＰＧ＿ＮＭＯＳは、ゲート電極がｐ＋型であるため、ＮＧ＿ＮＭＯＳのｎ＋型ゲート電極１３よりも仕事関数が約１．０Ｖ低くなっており、結果的にしきい値電圧は約１．６Ｖとなる。
【００３４】
以下に、仕事関数差としきい値電圧との関係について説明する。
【００３５】
一般に、ＭＯＳトランジスタのしきい値電圧Ｖｔｈは、
Vth = Vfb+2×Φf+{√(2×εs×q×Na×(2×Φf+Vsb)}/Cox
= ΦMS+α+2×Φf+{√(2×εs×q×Na×(2×Φf+Vsb)}/Cox
で表され、ΦMSが仕事関数差である。
【００３６】
ｐ＋型ゲート電極１７はｎ＋型ゲート電極１３よりも仕事関数が約１．０Ｖ低いため、上式からしきい値電圧も約１．０Ｖ高くなる。そのほかの項目（Na, Cox等）はＮＧ＿ＮＭＯＳとＰＧ＿ＮＭＯＳでまったく同じ構成（同一構造、同一工程）であるため、両者の特性差はΦMS（仕事関数差）のみである。
【００３７】
第１トランジスタ２２は、ＮＧ１〜ＮＧｍのｍ個の第１のトランジスタセルにより構成されており、ＮＧ１〜ＮＧｍは、それぞれ第２トランジスタ２３であるＰＧ＿ＮＭＯＳと同一のゲート幅Ｗおよび同一のゲート長を有している。つまり、第１トランジスタ２２は第２トランジスタ２３のｍ倍のゲート幅を有している。
【００３８】
なお、ここでは第１トランジスタ２２を第２トランジスタ２３と同一のゲート幅Ｗおよび同一のゲート長を有するｍ個のＮＧ＿ＮＭＯＳとしたが、第１トランジスタ２２は全体として第２トランジスタ２３のｍ倍のゲート幅および同一のゲート長を有していればどのような構成としてもよい。例えば、単純に第２トランジスタ２３であるＰＧ＿ＮＭＯＳのゲート幅Ｗをｍ倍した１個のＮＧ＿ＮＭＯＳとしてもよい。ただし、第１トランジスタ２２を第２トランジスタ２３であるＰＧ＿ＮＭＯＳと同一のゲート幅Ｗと同一のゲート長とを有するｍ個のＮＧ＿ＮＭＯＳにより構成すれば、第１トランジスタ２２と第２トランジスタ２３との特性同一性が向上し、基準電圧の精度を向上させることができる。また、第２トランジスタ２３は１個のトランジスタである必要はなく、複数のＰＧ＿ＮＭＯＳにより構成されていてもよい。例えば、第２トランジスタ２３を並列に接続されたＮ個の第２のトランジスタセル（ＰＧ＿ＮＭＯＳ）により構成し、第１トランジスタ２２を並列に接続されたＭ個の第１のトランジスタセル（ＮＧ＿ＮＭＯＳ）により構成してもよい。この場合、ｍは第１トランジスタ２２を構成するＮＧ＿ＮＭＯＳと第２トランジスタ２３を構成するＰＧ＿ＮＭＯＳとの個数比（Ｍ／Ｎ）と考えればよい。
【００３９】
第１トランジスタ２２と第２トランジスタ２３のゲートは電流源２１であるＰＭＯＳのソースと直結されており、その電位をVg_n1と定義する。さらに、第１トランジスタ２２であるＮＧ＿ＮＭＯＳは深いＮ型ウェルＮＴ内に配置された浅いＰ型ウェルＰＷＳ内に配置されており、浅いＰ型ウェルＰＷＳは、第１トランジスタ２２であるＮＧ＿ＮＭＯＳのソースと接続されているため、ＰＷＳの電位は接地（Gnd）固定ではなく、最終的には基準電圧Vrefの電位となる。
【００４０】
また、この回路において、電流源２１であるＰＭＯＳ、第１トランジスタ２２であるＮＧ＿ＮＭＯＳおよび第２トランジスタ２３であるＰＧ＿ＮＭＯＳは直列に接続されているため、定常的に流れるソース・ドレイン電流Idsは互いに等しい。従来例ではIdsを飽和電流状態（Vgs>Vt,Vgd<Vt）で動作させることを前提に計算しているが、ここではサブスレッショルド領域（Vg<Vt）で動作させることを前提にして計算する。以下にその理由について説明する。
【００４１】
一般的に、サブスレッショルド領域（Vg<Vt）におけるＭＯＳトランジスタのIdsは、
Ids = A×10(Vgs-Vth)/swing
で表される。ここで、Aは定数、swingはサブスレッショルドスイングである。
【００４２】
サブスレッショルドスイングswingは、
swing = LN(10)×(k×T/q)×(1+Cd/Cox)
k・・・ボルツマン定数（1.38×10-23 J/K）
T・・・絶対温度
q・・・素電荷（1.6×10-19 C）
Cd・・・チャネルのデプレッション容量
Cox・・・ゲート絶縁膜容量
で表され、式をみるとわかるように正の温度特性を有している。
【００４３】
室温の場合、K×T/q=26mVなので、
swing = 60×(1+Cd/Cox) [mV]
を得る。一般的にはCd/Cox≒0.4程度であり、結局
swing = 60×(1+Cd/Cox) = 60×1.4 = 84 [mV]
になる。
【００４４】
ここで、ＮＧ＿ＮＭＯＳからなる第１トランジスタ２２のIdsをIdsng、しきい値電圧をVtng、ソース電圧をVsng、ＰＧ＿ＮＭＯＳからなる第２トランジスタ２３のIdsをIdspg、しきい値電圧をVtpg、ソース電圧をVspg=0V、ｐ＋型ゲート電極１７とｎ＋型ゲート電極１３との仕事関数差をΦpnとすると、第１トランジスタ２２は第２トランジスタ２３のｍ倍のゲート幅を有しているため、
Idsng = m×A×10(Vg_n1-Vsng-Vtng)/swing
Idspg = A×10(Vg_n1-Vspg-Vtpg)/swing 
= A×10(Vg_n1-Vtng-Φpn)/swing
となり、これとIdsng=Idspgより、
(Vg_n1-Vsng-Vtng)/swing+Log(m) = (Vg_n1-Vtng-Φpn)/swing
Vref = Vsng = Φpn + Log(m)×swing
を得る。つまり、ＰＧ＿ＮＭＯＳからなる第２トランジスタ２３のソース電圧Vsngを基準電圧Vrefとして用いることにより、ｐ＋型ゲート電極１７とｎ＋型ゲート電極１３との仕事関数差Φpnと第１トランジスタ２２と第２トランジスタ２３との個数比ｍのＬｏｇとswingをかけたswing×Log(m)からなる基準電圧Vrefを外部に取り出すことが可能になる。
【００４５】
次に、図３を用いて基準電圧の動作点を示す。図３の横軸はゲート電圧Vg_n1、縦軸はLog(Ids)である。曲線Ａ〜Ｄはそれぞれ、５０個のＮＧ＿ＮＭＯＳからなる第１トランジスタ２２の室温におけるIds特性、第１トランジスタ２２の１５０℃におけるIds特性、ＰＧ＿ＮＭＯＳからなる第２トランジスタ２３の室温におけるIds特性、第２トランジスタ２３の１５０℃におけるIds特性を示している。また、ＰＭＯＳから流れる基準電流と各Ids特性との交点により、基準電圧Vrefが決定する。
【００４６】
先に示した式から、室温における基準電圧Vref@RTおよび１５０℃における基準電圧Vref@150℃は、それぞれ
Vref@RT=Φpn @RT + Log(m)×swing@RT
Vref@150℃ =Φpn @150℃ + Log(m)×swing@150℃
となる（ただし、swing@RTおよびswing@150℃はそれぞれ室温におけるswingおよび１５０℃におけるswingである。）。このように基準電圧Vferは、負の温度特性（約−０．６ｍＶ／Ｋ）を有するｐ＋型ゲート電極１７とｎ＋型ゲート電極１３との仕事関数差Φpnと、正の温度特性を有するswingとの足し算となるため、第１トランジスタ２２と第２トランジスタ２３との個数比ｍを調整することにより、Vrefの温度特性を小さくできる。
【００４７】
次に、図４を用いてサブスレッショルドスイングの温度特性（実測値）を示す。このように、温度に対して正の温度特性（約＋０．３２ｍＶ／Ｋ）を有しており、負の温度特性を有する仕事関数（図１１を参照。）と反対の特性である。
【００４８】
swing = LN(10)×(k×T/q)×(1+Cd/Cox)
から、
Δswing/ΔT = LN(10)×(k/q)×(1+Cd/Cox)
となり、Cd/Cox=0.4を仮定すると、
Δswing/ΔT = 0.28 [mV/K]
を得るので、おおむね実測値約＋０．３２ｍＶ／Ｋに一致している。
【００４９】
次に、図５を用いて、基準電圧Vrefの温度特性（実測値）を示す。ここでは、第１トランジスタ２２と第２トランジスタ２３との個数比ｍを１００とし、Idsを１００ｎＡとして設計した例を示す。このように、ほぼ温度特性のないフラットな特性（約−０．０６ｍＶ／Ｋ）が得られた。
【００５０】
次に、図６を用いて、適正な個数比ｍを示す。図６の横軸は第１トランジスタ２２と第２トランジスタ２３との個数比ｍであり、縦軸は基準電圧Vref@125℃とVref@RT（室温≒２５℃）との差分である。ｍ＝１の場合は仕事関数差の負の温度特性（約−０．６ｍＶ／Ｋ）により、約−６０ｍＶになるが、個数比ｍを増やしていくと温度特性がフラットに近づいていく。
【００５１】
以下、具体的に計算すると、
Vref = Vsng = Φpn + Log(m)×swing
より、基準電圧Vrefの温度T依存性は、
ΔVref/ΔT = ΔΦpn/ΔT + Log(m)×Δswing/ΔT
なので、完全に温度特性をなくす（ΔVref/ΔT = 0）ための条件は、
ΔΦpn/ΔT = -Log(m)× Δswing/ΔT
m = 10-(ΔΦpn/ΔT)/( Δswing/ΔT)
実測値より、ΔΦpn/ΔT = -0.60ｍＶ／Ｋ、Δswing/ΔT = 0.32ｍＶ／Ｋなので、
m ≒ 80を得る。
【００５２】
図５より、基準電圧Vref ≒ 1.17V @RTなので、これから1.8V電源をつくる場合には、1.17Vを約1.5倍にして出力する必要がある。この場合、温度特性も1.5倍に増幅してしまうため、1.80±0.135Vを目標仕様とする場合（通常は1.80±0.15Vであるが、室温における検査によりVrefの中心値を設定する、室温トリミングの際の誤差を0.015V見込んでいる）、
0.135V → 135mV/1.5 ≒ 90mV
が基準電圧Vrefに許容できるばらつき（温度特性を含む）となる。さらに、Vref @RTに対してプロセスばらつきとして５％のばらつきを許容すると
1.17×0.05 ≒ 50mV
となり、温度特性に許容される基準電圧Vref変動量は、
90mV - 50mV = 40mV
となる。
【００５３】
この条件を満たす、第１トランジスタ２２と第２トランジスタ２３との個数比ｍは図６より、５〜１０００が適正である。このように、本実施形態においては仕事関数差とサブスレッショルドスイングの温度特性の比から適切な個数比が決まる。なお、説明を簡単にするためにｍを個数比としたが、第１トランジスタ２２全体のゲート幅の第２トランジスタ２３全体のゲート幅に対する比がこの範囲となっていればよい。
【００５４】
なお、先に述べたが、本実施形態ではサブスレッショルドスイングの温度特性を利用しているため、回路の動作点がサブスレッショルド領域にあることが重要である。
【００５５】
（一変形例）
以下、一変形例に係る半導体記憶装置について、図面を参照しながら説明する。図７を用いて、本変形例に用いる特殊トランジスタ構造について説明する。図７の左側は第１トランジスタ２２を構成するＮＧ＿ＮＭＯＳの構造を示し、右側は第２トランジスタ２３を構成するＰＧ＿ＮＭＯＳの構造を示している。図１とほぼ同一の構造であるが、それぞれ、ソース・ドレイン拡散層１６がサイドウォール１４から離れて形成されており、いわゆるオフセット構造を有している。
【００５６】
基準電圧Vfefは、
Vref = Vsng = Φpn + Log(m)×swing
となるため、swingのプロセス安定性が非常に重要である。
【００５７】
なお、サブスレッショルドスイングswingは、
swing = LN(10)×(k×T/q)×(1+Cd/Cox)
K・・・ボルツマン係数
T・・・絶対温度
q・・・素電荷
Cd・・・チャネルのデプレッション容量
Cox・・・ゲート酸化膜容量
で表され、特にCd（チャネルのデプレッション容量）の安定性がキーポイントになる。
【００５８】
このため、図７に示すように、濃い濃度を有するソース・ドレイン拡散層１６を、なるべくチャネル領域（ゲート絶縁膜１２の下部領域）から離し、チャネルの不純物濃度の安定性、およびドレインに電圧を印加した場合のチャネル電位に与える影響を低減したほうがよい。
【００５９】
したがって、本変形例の構成を用いることにより、実施形態の場合よりも、さらに、消費電力が小さく、温度依存性が小さく、温度特性のばらつきが小さい基準電圧源回路を実現することができる。このため、これを搭載したマイコンの低消費電力化をより効果的に実現できる。
【００６０】
さらに、オフセット構造にするとゲート絶縁膜１２にかかるドレイン電圧が空乏層の伸びにより低下するため、ホットエレクトロンやドレインバイアス・温度（ＢＴ）ストレス等の信頼性による特性劣化も小さくなり、ひいては基準電圧Vrefの信頼性劣化による経時変動も抑制することができる。
【００６１】
図８に、本変形例に係るソース・ドレイン拡散層にオフセットを有するＮＧ＿ＮＭＯＳと、ソース・ドレイン拡散層にオフセットがないＮＧ＿ＮＭＯＳとのサブスレッショルドスイングを比較して示す。
【００６２】
実施形態において示した構造で、実用上は全く問題がないが、本変形例の構造とすることにより、図８に示すように、サブスレッショルドスイングのばらつきはさらに小さくなり、よりスレッショルド特性が安定する。
【００６３】
実施形態および変形例において、第１トランジスタ２２および第２トランジスタ２３をそれぞれｎ＋型ゲート電極を有するＮＭＯＳとｐ＋型ゲート電極を有するＮＭＯＳとして説明したが、ｎ＋型ゲート電極を有するＮＭＯＳとｎ−型ゲート電極を有するＮＭＯＳとの組み合わせ、ｎ−型ゲート電極を有するＮＭＯＳとｐ＋型ゲート電極を有するＮＭＯＳとの組み合わせ等としてもよい。ただし、仕事関数差の安定性から考えると、ｎ＋型とｐ＋型の組み合わせとし、可能な限り濃い不純物濃度で形成することが望ましい。
【産業上の利用可能性】
【００６４】
本開示の基準電圧源回路は、消費電力が小さく、温度依存性が小さく、且つ、温度特性のばらつきが小さい基準電圧源回路を実現することができるため、特に、基準電圧源回路における基準電圧の温度依存性やプロセスばらつきの低減化において有用である。
【符号の説明】
【００６５】
１２          ゲート絶縁膜
１３          ｎ＋型ゲート電極
１４          サイドウォール
１５          ＬＤＤ拡散層
１６          ソース・ドレイン拡散層
１７          ｐ＋型ゲート電極
２１          電流源
２２          第１トランジスタ
２３          第２トランジスタ
【図１】
0005919520.tif 000002
【図２】
0005919520.tif 000003
【図３】
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【図４】
0005919520.tif 000005
【図５】
0005919520.tif 000006
【図６】
0005919520.tif 000007
【図７】
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【図８】
0005919520.tif 000009
【図９】
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【図１０】
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【図１１】
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