(57)【特許請求の範囲】
【請求項１】
コア領域と、
前記コア領域の各辺に沿って、それぞれ１列に配置された複数のパッドと、
レベルシフタ回路、Ｉ／Ｏロジック回路およびＩ／Ｏバッファ回路を含む複数のＩ／Ｏセルとを有し、
前記複数のパッドの各々は、接続される前記複数のＩ／Ｏセルの各々に含まれるＩ／Ｏロジック回路およびＩ／Ｏバッファ回路と平面視して重なって配置され、
前記Ｉ／Ｏロジック回路が配置されたＩ／Ｏロジック領域、および、前記Ｉ／Ｏバッファ回路が配置されたＩ／Ｏバッファ領域は、前記コア領域の辺に平行な方向に互いに並んで配置され、
前記複数のパッドの各々の前記コア領域の辺に平行な方向の幅は、前記Ｉ／Ｏセルが配置されたＩ／Ｏセル領域の前記コア領域の辺に平行な方向の幅以上である、
ことを特徴とする半導体集積回路装置。
【請求項２】
前記Ｉ／Ｏロジック領域を構成するディープＮ型ウェル（Ｄｅｅｐ  Ｎ−Ｗｅｌｌ）、および、前記Ｉ／Ｏバッファ領域を構成するディープＮ型ウェルは、互いに分離されていることを特徴とする、請求項１に記載の半導体集積回路装置。
【請求項３】
前記Ｉ／Ｏロジック回路および前記Ｉ／Ｏバッファ回路は、第１の電位が供給される第１の配線を共有するとともに、第２の電位が供給される第２の配線を共有することを特徴とする、請求項１または２に記載の半導体集積回路装置。
【請求項４】
前記第１の電位および前記第２の電位は、それぞれ、前記Ｉ／Ｏバッファ回路および前記Ｉ／Ｏロジック回路に対する電源電位およびグランド電位であることを特徴とする、請求項３に記載の半導体集積回路装置。
【請求項５】
前記Ｉ／Ｏバッファ回路は、ＰバッファとＮバッファとを有し、
前記Ｐバッファが配置されるＰバッファ領域は、前記レベルシフタ回路が配置されるレベルシフタ領域と隣り合うように配置されていることを特徴とする、請求項３または４に記載の半導体集積回路装置。
【請求項６】
前記Ｉ／Ｏバッファ領域は、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ、第１および第２の抵抗素子、ならびに、第１および第２のダイオード素子を備え、
前記ＰＭＯＳトランジスタは、ゲート端子が前記Ｉ／Ｏロジック回路に接続され、ソース端子またはドレイン端子の一方がバックゲート端子および前記第１の配線に接続され、他方が前記第１の抵抗素子の第１の端子に接続され、
前記第１の抵抗素子は、第２の端子が前記パッドに接続され、
前記第１のダイオード素子は、前記第１の配線と前記パッドとの間に接続され、
前記ＮＭＯＳトランジスタは、ゲート端子が前記Ｉ／Ｏロジック回路に接続され、ソース端子またはドレイン端子の一方がバックゲート端子および前記第２の配線に接続され、他方が前記第２の抵抗素子の第１の端子に接続され、
前記第２の抵抗素子は、第２の端子が前記パッドに接続され、
前記第２のダイオード素子は、前記第２の配線と前記パッドとの間に接続されていることを特徴とする、請求項３ないし５のいずれか１項に記載の半導体集積回路装置。
【請求項７】
前記レベルシフタ回路が配置されるレベルシフタ領域は、前記Ｉ／Ｏロジック回路に供給される第１の電源電位が供給される回路が設けられた第１の電位領域と、
コアロジック回路に供給される第２の電源電位が供給される回路が設けられた第２の電位領域と、を有し、
前記第１の電位領域は、前記Ｉ／Ｏロジック領域の内部に設けられ、
前記第２の電位領域は、前記コア領域と、前記Ｉ／Ｏロジック領域および前記Ｉ／Ｏバッファ領域との間に設けられていることを特徴とする、請求項１ないし６のいずれか１項に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、特に、Ｉ／Ｏバッファを含むＩ／Ｏセルがコア領域の周囲に配置された半導体集積回路装置に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置の高性能化および高機能化に伴い、半導体集積回路装置に対する入出力（Ｉ／Ｏ）の数が増加してきている。したがって、半導体集積回路装置のコア領域の周囲には、多数のＩ／Ｏセルおよびボンディングパッドが配置されるようになってきている。そこで、半導体集積回路装置の面積を縮小するには、Ｉ／Ｏセルおよびボンディングパッドを含んだパッド領域の面積を縮小することが重要となっている。
【０００３】
例えば、特許文献１には、Ｉ／Ｏ領域の無駄な空きを小さくして占有面積の小さい半導体集積回路装置を提供するために、Ｉ／Ｏ領域に含まれるＩ／Ｏ回路部とＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）保護素子部とを、コア領域の一辺の長さ方向（横方向）に配置した半導体集積回路装置が記載されている。
【０００４】
また、特許文献２には、レイアウト面積を増大させることなく、Ｉ／Ｏ回路部のＥＭＳ耐性を向上させる技術が記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−０９６２１６号公報（図２）
【特許文献２】特開２００４−１６５２４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
以下の分析は、本発明者によってなされたものである。
【０００７】
図１１は、関連技術における半導体集積回路装置のチップ全体の構成を概略的に示す。図１１を参照すると、半導体集積回路装置は、ＣＰＵ、ＲＡＭ、アナログ領域等が配置されたコア領域１６０と、Ｉ／Ｏセルおよびパッド（ボンディングパッド）１５０が配置されたパッド領域１７０とを有する。
【０００８】
図１４は、Ｉ／Ｏセル１４０を採用した場合におけるパッド領域１７０の構成を示す。図１４を参照すると、パッド領域１７０には、複数のＩ／Ｏセル１４０と複数のパッド１５０が配置されている。パッド１５０は、Ｉ／Ｏセル１４０の一部を覆うように設けられている。Ｉ／Ｏセル１４０は、レベルシフタ回路が配置されるレベルシフタ領域１１０、Ｉ／Ｏロジック回路が配置されるＩ／Ｏロジック領域１２０、および、Ｉ／Ｏバッファ回路が配置されるＩ／Ｏバッファ領域１３０を有する。Ｉ／Ｏバッファ領域１３０は、抵抗素子が配置されるレジスタ領域１３１、１３５、Ｎバッファ（ＮＭＯＳトランジスタ）が配置されるＮバッファ領域１３２、ダイオード素子が配置されるダイオード素子領域１３３、１３４、Ｐバッファ（ＰＭＯＳトランジスタ）が配置されるＰバッファ領域１３６を有する。パッドはボンディングワイヤ等との接続に用いられるため、高さおよび幅に制約があり、Ｉ／Ｏセルの大きさに合わせて小さくすることができない。そこで、チップサイズに比して多数のＩ／Ｏセルおよびパッドが必要な場合、図１４に示すようにパッドを千鳥配置にして、高効率にレイアウトして面積を低減する手法が用いられる。
【０００９】
一方、チップサイズに比してＩ／Ｏセルおよびパッドの数が少ない場合、パッドを千鳥配置とせず、１列に並べることができる。図１２は、一列に並べたパッドを備えた半導体集積回路装置の構成を示すレイアウト図である。図１２に示したＩ／Ｏセル１４０を、パッド１５０を１列に並べることができる製品に適用した場合、パッド１５０の高さに対してＩ／Ｏセル１４０の高さが高いため、図１１および図１２に示すとおり、パッド領域１７０の面積を削減することは困難となる。
【００１０】
また、パッドを１列に並べるインラインパッド用にＩ／Ｏセルを新規に作成した場合には、ＥＳＤ保護領域およびバッファサイズを再設計することなるため、余計な工数と作成費用とが必要となり、千鳥パッド用のＩ／Ｏセル１４０と同等のＡＣ／ＤＣ特性とすることも難しくなるという問題もある。
【００１１】
Ｉ／Ｏセル１４０において、単に、Ｉ／Ｏバッファ領域１３０の高さ方向を縮小した場合には、次のような問題が生じる。図１３は、図１２に示したＩ／Ｏセル１４０において、Ｉ／Ｏバッファ領域１３０の高さ方向を縮小した場合における、Ｉ／Ｏセル１４０に対する電源配線の構成を示すレイアウト図である。
【００１２】
図１３において、コア電源配線１４１およびコアグランド配線１４２は、それぞれ、レベルシフタ領域１１０に対してコア電源電位ＶＤＤおよびコアグランド電位ＶＳＳを供給する。また、Ｉ／Ｏ電源配線１４３およびＩ／Ｏグランド配線１４４は、それぞれ、Ｉ／Ｏロジック領域１２０に対してＩ／Ｏ電源電位ＶＣＣＱおよびＩ／Ｏグランド電位ＶＳＳＱを供給する。さらに、Ｉ／Ｏ電源配線１４５およびＩ／Ｏグランド配線１４６は、それぞれ、Ｉ／Ｏバッファ領域１３０に対してＩ／Ｏ電源電位ＶＣＣＱおよびＩ／Ｏグランド電位ＶＳＳＱを供給する。
【００１３】
図１３に示すように、Ｉ／Ｏバッファ領域１３０を高さ方向（図１３の縦方向）に縮小すると、Ｉ／Ｏ電源配線１４３、１４５およびＩ／Ｏグランド配線１４４、１４６の配線幅も狭くなり、配線が高抵抗化する。すなわち、図１２に示したＩ／Ｏセル１４０においてＩ／Ｏバッファ領域１３０の高さ方向を単純に縮小した場合には、上空に設けられた電源配線も縮小され、ＥＳＤ特性および電源供給特性が劣化するおそれがある。
【００１４】
また、特許文献１に記載された半導体集積回路装置によると、Ｉ／Ｏ回路部とＥＳＤ保護素子部を、コア領域の辺に沿う方向（横方向）に配置することで、辺に垂直な方向（縦方向）の高さを削減することが可能となる。しかしながら、この半導体集積回路装置においては、ワイヤボンディング用パッド（第１のパッド）と、ウエハ試験用パッド（第２のパッド）も、同様に、横方向に配置されている。このとき、これらのパッドの横方向の幅に応じて、Ｉ／Ｏ領域の横方向の幅が増大する。すなわち、特許文献１に記載された半導体集積回路によると、Ｉ／Ｏ領域の高さを削減したことにより、Ｉ／Ｏ領域の幅が増大してしまい、Ｉ／Ｏ領域の面積を削減することは困難であるという問題がある。
【００１５】
そこで、半導体集積回路装置において、Ｉ／Ｏセルの高さを低減すると同時に幅の増大を防ぐことで、Ｉ／Ｏセルの占める領域の面積を削減することが課題となる。なお、ここでは、コア領域の辺のうちのＩ／Ｏセルが配置された辺に平行な方向へのＩ／Ｏセルの幅を、単に「幅」といい、この辺に垂直な方向へのＩ／Ｏセルの幅を「高さ」という。
【課題を解決するための手段】
【００１６】
本発明の一視点に係る半導体集積回路装置は、
コア領域と、
前記コア領域の各辺に沿って、それぞれ１列に配置された複数のパッドと、
レベルシフタ回路、Ｉ／Ｏロジック回路およびＩ／Ｏバッファ回路を含む複数のＩ／Ｏセルとを有し、
前記複数のパッドの各々は、接続される前記複数のＩ／Ｏセルの各々に含まれるＩ／Ｏロジック回路およびＩ／Ｏバッファ回路と平面視して重なって配置され、
前記Ｉ／Ｏロジック回路が配置されたＩ／Ｏロジック領域、および、前記Ｉ／Ｏバッファ回路が配置されたＩ／Ｏバッファ領域は、前記コア領域の辺に平行な方向に互いに並んで配置され、
前記複数のパッドの各々の前記コア領域の辺に平行な方向の幅は、前記Ｉ／Ｏセルが配置されたＩ／Ｏセル領域の前記コア領域の辺に平行な方向の幅以上である。
【発明の効果】
【００１７】
本発明に係る半導体集積回路装置は、Ｉ／Ｏロジック領域とＩ／Ｏバッファ領域をコア領域の辺に平行な方向に並んで配置することで、Ｉ／Ｏセルの高さを低減すると同時に、Ｉ／Ｏロジック領域およびＩ／Ｏバッファ領域をいずれもＩ／Ｏセルに対するパッドが配置された領域と重なるように配置することで、Ｉ／Ｏセルの幅の増大を防ぐことができるため、Ｉ／Ｏセルの面積を削減することが可能となる。
【図面の簡単な説明】
【００１８】
【図１】第１の実施形態に係る半導体集積回路装置におけるパッド領域の構成を示すレイアウト図である。
【図２】第１の実施形態に係る半導体集積回路装置のチップ全体の構成を概略的に示す図である。
【図３】ラッチアップ対策を施す前の半導体集積回路装置におけるＩ／Ｏセルの平面パターン図および断面図である。
【図４】ラッチアップ対策を施す前の半導体集積回路装置の問題点について説明するための図である。
【図５】第２の実施形態に係る半導体集積回路装置におけるＩ／Ｏセルの平面パターン図および断面図である。
【図６】第２の実施形態に係る半導体集積回路装置による効果について説明するための図である。
【図７】第３の実施形態に係る半導体集積回路装置における電源配線の構成を示すレイアウト図である。
【図８】第３の実施形態に係る半導体集積回路装置におけるＩ／Ｏセルおよび電源セルの構成を示すブロック図およびレイアウト図である。
【図９】第４の実施形態に係る半導体集積回路装置の構成を示すレイアウト図である。
【図１０】第５の実施形態に係る半導体集積回路装置の構成を示すレイアウト図である。
【図１１】関連技術の半導体集積回路装置のチップ全体の構成を概略的に示す図である。
【図１２】関連技術の半導体集積回路装置におけるパッド領域の構成を示すレイアウト図である。
【図１３】関連技術の半導体集積回路装置における電源配線の構成を示すレイアウト図である。
【図１４】関連技術の半導体集積回路装置におけるパッド領域の構成を示すレイアウト図である。
【発明を実施するための形態】
【００１９】
はじめに、本発明の概要について説明する。なお、この概要に付記する図面参照符号は、専ら理解を助けるための例示であり、本発明を図示の態様に限定することを意図するものではない。
【００２０】
図２は、本発明の半導体集積回路装置の全体の構成を示すレイアウト図である。図１は、図２の一点鎖線部分を拡大したレイアウト図である。図１および図２を参照すると、本発明の半導体集積回路装置は、レベルシフタ回路、Ｉ／Ｏロジック回路およびＩ／Ｏバッファ回路を含むＩ／Ｏセル（４０）がコア領域（６０）の周囲に配置された半導体集積回路装置であって、Ｉ／Ｏロジック回路が配置されたＩ／Ｏロジック領域（２０）、および、Ｉ／Ｏバッファ回路が配置されたＩ／Ｏバッファ領域（３０）は、Ｉ／Ｏセル（４０）に対するパッド（５０）が配置された領域と重なり合うとともに、コア領域（６０）の辺に平行な方向に互いに並んで配置されている。
【００２１】
ここで、Ｉ／Ｏバッファ領域（３０）は、さらにＥＳＤ保護素子が配置されたＥＳＤ保護素子領域を含んでいてもよい。また、Ｉ／Ｏロジック回路は、Ｉ／Ｏバッファ回路をコントロールする回路、入力回路、プルアップダウン用回路、および、これらの制御回路等を含んでいてもよい。なお、図１は、Ｉ／Ｏロジック領域（２０）とＩ／Ｏバッファ領域（３０）が、各Ｉ／Ｏセル（４０）において同様に配置されている場合の構成を示したが、Ｉ／Ｏロジック領域（２０）とＩ／Ｏバッファ領域（３０）は、Ｉ／Ｏセル（４０）ごとに、異なる配置（図１において左右逆）を有していてもよい。
【００２２】
Ｉ／Ｏロジック領域（２０）とＩ／Ｏバッファ領域（３０）とを、コア領域（６０）の辺に平行な方向に並んで配置することで、Ｉ／Ｏセル（４０）の高さを低減することができる。また、Ｉ／Ｏロジック領域（２０）およびＩ／Ｏバッファ領域（３０）を、いずれもＩ／Ｏセル（４０）に対するパッド（５０）が配置された領域と重なるように配置することで、Ｉ／Ｏセルの幅の増大を防ぐこともできる。したがって、かかる半導体集積回路装置によると、Ｉ／Ｏセル（４０）の面積を削減することで、パッド領域（７０）の面積も削減することができ、関連技術の半導体集積回路装置（図１１、図１２）と比較して、半導体集積回路装置の面積を小さくすることが可能となる。
【００２３】
図５を参照すると、Ｉ／Ｏロジック領域（２０）を構成するディープＮ型ウェル（Ｄｅｅｐ  Ｎ−Ｗｅｌｌ）ＤＮＷ、および、Ｉ／Ｏバッファ領域（３０）を構成するディープＮ型ウェルＤＮＷは、互いに分離されていることが好ましい。Ｉ／Ｏバッファ領域（３０）とＩ／Ｏロジック領域（２０）を、ディープＮＷＥＬ構造（ＤＮＷ）を使用して分割することにより、ラッチアップを防止することが可能となる。
【００２４】
図７を参照すると、Ｉ／Ｏロジック回路およびＩ／Ｏバッファ回路は、第１の電位（Ｉ／Ｏ電源電位ＶＣＣＱ）が供給される第１の配線（Ｉ／Ｏ電源配線４３）を共有するとともに、第２の電位（Ｉ／Ｏグランド電位ＶＳＳＱ）が供給される第２の配線（Ｉ／Ｏグランド配線４４）を共有することが好ましい。これにより、関連技術の半導体集積回路（図１３）と比較して、Ｉ／Ｏセル（４０）に供給する電源周回配線幅を広くすることができ、安定した電源供給が可能となる。
【００２５】
図７および図８（ａ）を参照すると、Ｉ／Ｏバッファ回路（３７）は、Ｐバッファ（ＰＭＯＳトランジスタＰ１）とＮバッファ（ＮＭＯＳトランジスタＮ１）とを有し、Ｐバッファ（Ｐ１）が配置されるＰバッファ領域（３６）は、レベルシフタ回路（１１）が配置されるレベルシフタ領域（１０）と隣り合うように配置されていることが好ましい。これにより、レベルシフタ回路（１１）とＰバッファ（Ｐ１）に対して、共通のＩ／Ｏ電源電位（ＶＣＣＱ）を容易に供給することが可能となる。
【００２６】
図８（ａ）を参照すると、Ｉ／Ｏバッファ領域（３０）は、ＰＭＯＳトランジスタ（Ｐ１）、ＮＭＯＳトランジスタ（Ｎ１）、第１および第２の抵抗素子（Ｒ２、Ｒ１）、ならびに、第１および第２のダイオード素子（Ｄ２、Ｄ１）を備え、ＰＭＯＳトランジスタ（Ｐ１）は、ゲート端子がＩＯロジック回路（２１）に接続され、ソース端子またはドレイン端子の一方がバックゲート端子および第１の配線（Ｉ／Ｏ電源配線４３）に接続され、他方が第１の抵抗素子（Ｒ２）の第１の端子に接続され、第１の抵抗素子（Ｒ２）は、第２の端子がパッド（ＰＡＤ）に接続され、第１のダイオード素子（Ｄ２）は、第１の配線（４３）とパッド（ＰＡＤ）との間に接続され、ＮＭＯＳトランジスタ（Ｎ１）は、ゲート端子がＩ／Ｏロジック回路（２１）に接続され、ソース端子またはドレイン端子の一方がバックゲート端子および第２の配線（Ｉ／Ｏグランド配線４４）に接続され、他方が第２の抵抗素子（Ｒ１）の第１の端子に接続され、第２の抵抗素子（Ｒ１）は、第２の端子がパッド（ＰＡＤ）に接続され、第２のダイオード素子（Ｄ１）は、第２の配線（４４）とパッド（ＰＡＤ）との間に接続されていてもよい。
【００２７】
図８（ａ）および図９を参照すると、レベルシフタ回路（１１）が配置されるレベルシフタ領域（１０）は、Ｉ／Ｏロジック回路（２１）に供給される第１の電源電位（Ｉ／Ｏ電源電位ＶＣＣＱ）が供給される回路が設けられた第１の電位領域（Ｉ／Ｏ電位領域１２）と、コアロジック回路（６１）に供給される第２の電源電位（コア電源電位ＶＤＤ）が供給される回路が設けられた第２の電位領域（コア電位領域１３）とを有し、第１の電位領域（１２）はＩ／Ｏロジック領域（２０）の内部に設けられ、第２の電位領域（１３）はコア領域（６０）とＩ／Ｏロジック領域（２０）およびＩ／Ｏバッファ領域（３０）との間に設けられていることが好ましい。かかる構成によると、Ｉ／Ｏセル（４０）の高さをさらに低減することが可能となる。
【００２８】
（実施形態１）
第１の実施形態に係る半導体集積回路装置について、図面を参照して説明する。図１は、本実施形態に係る半導体集積回路装置におけるパッド領域の構成を拡大して示した図である。図１を参照すると、パッド領域７０には、複数のＩ／Ｏセル４０が配置されている。また、各Ｉ／Ｏセル４０は、レベルシフタ回路が配置されたレベルシフタ領域１０と、Ｉ／Ｏロジック回路が配置されたＩ／Ｏロジック領域２０と、Ｉ／Ｏバッファ回路が配置されたＩ／Ｏバッファ領域３０とを含む。
【００２９】
レベルシフタ領域１０は、コア領域６０側に配置されている。Ｉ／Ｏロジック領域２０およびＩ／Ｏバッファ領域３０は、コア領域６０の辺に平行な方向（図１の横方向）に互いに並んで配置されている。また、Ｉ／Ｏロジック領域２０およびＩ／Ｏバッファ領域３０は、いずれも、Ｉ／Ｏセル４０に対するパッド（ボンディングパッド）５０が配置された領域と重なり合っている。
【００３０】
Ｉ／Ｏロジック領域２０とＩ／Ｏバッファ領域３０を、コア領域の辺に平行な方向に並んで配置することで、図１２に示すように、Ｉ／Ｏロジック領域１２０とＩ／Ｏバッファ領域１３０とが縦方向に配置されたＩ／Ｏセル１４０と比較して、Ｉ／Ｏセル４０の高さを低減することができる。また、Ｉ／Ｏロジック領域２０およびＩ／Ｏバッファ領域３０を、いずれもＩ／Ｏセル４０に対するパッド５０が配置された領域と重なるように配置することで、Ｉ／Ｏセルの（図１の横方向の）幅の増大を防ぐこともできる。したがって、本実施形態に係る半導体集積回路装置によると、個々のＩ／Ｏセル４０の面積を削減することで、パッド領域７０の面積を、関連技術のパッド領域１７０と比較して削減することができる。
【００３１】
図２は、本実施形態の半導体集積回路装置のチップ全体の構成を概略的に示す。図２は、一例として、本実施形態のＩ／Ｏセル４０を使用してパッド５０を１列に並べた場合の半導体チップの全体図を示す。図２を参照すると、半導体集積回路装置は、コア領域６０と、コア領域６０の周囲に設けられたパッド領域７０とを有する。パッド領域７０には、複数のＩ／Ｏセル４０と、各Ｉ／Ｏセル４０に対するパッド５０が配置されている。
【００３２】
本実施形態に係る半導体集積回路装置によると、関連技術の半導体集積回路装置のパッド領域１７０（図１２）と比較して、パッド領域７０の面積を削減することができ、装置自体のサイズも、関連技術の半導体集積回路装置（図１１）と比較して小さくすることができる。ちなみに、発明者等は、関連技術のＩ／Ｏセル１４０（図１２）と比較して、本実施形態ではＩ／Ｏセル４０（図１）のサイズを高さ方向に５６ｕｍ縮小化できることを確認し、チップサイズも、一辺について５６ｕｍ×２＝１１２ｕｍの縮小化が可能であることを確認している。
【００３３】
なお、Ｉ／Ｏバッファ領域３０には、図８に示すように、ＥＳＤ保護抵抗（抵抗素子Ｒ１、Ｒ２、ダイオード素子Ｄ１、Ｄ２）および出力バッファ（ＮＭＯＳバッファＮ１、ＰＭＯＳバッファＰ１）が設けられていてもよい。これらの素子を、関連技術の千鳥パッド用Ｉ／Ｏセルのバッファ領域に設けられた素子と同一とすることで、ＥＳＤ耐性、および、バッファのＡＣ／ＤＣ特性が関連技術のＩ／Ｏバッファと同等になるようにすることも可能である。
【００３４】
本実施形態では、関連技術の半導体集積回路装置（図１１、図１２）において、Ｉ／Ｏバッファ領域１３０の上（図１２の縦方向）に設けられていたＩ／Ｏロジック領域１２０を、Ｉ／Ｏバッファ領域３０の隣に配置することで、Ｉ／Ｏセル４０の高さ（図１の縦方向）を縮小した。また、パッド５０のピッチは最小で６５ｕｍとして、Ｉ／Ｏセル４０の幅（図１の横方向）は、最小ピッチを超えないようにした。
【００３５】
本実施形態では、Ｉ／Ｏロジック領域２０とＩ／Ｏバッファ領域３０とをコア領域６０の辺に平行な方向に並んで配置することで、Ｉ／Ｏセル４０の高さを低減した。また、Ｉ／Ｏロジック領域２０およびＩ／Ｏバッファ領域３０をいずれもＩ／Ｏセル４０に対するパッド５０が配置された領域と重なるように配置することで、Ｉ／Ｏセル４０の幅の増大を防いだ。これにより、Ｉ／Ｏセル４０の面積を関連技術のＩ／Ｏセル１４０と比較して大幅に削減することが可能となる。
【００３６】
（実施形態２）
第２の実施形態に係る半導体集積回路装置について、図面を参照して説明する。第１の実施形態のように、Ｉ／Ｏロジック領域２０をＩ／Ｏバッファ領域３０の隣に配置したことにより、ラッチアップが生じやすくなる。本実施形態では、ラッチアップを防止するための構成を備えた半導体集積回路装置を提供する。
【００３７】
はじめに、ラッチアップが生じるメカニズムについて、図３および図４を参照して説明する。図３は、Ｉ／Ｏセル４０の平面パターン図、および、ディープＮ型ウェル（Ｄｅｅｐ  Ｎ−Ｗｅｌｌ、ＤＮＬ）構造を採用した半導体集積回路装置においてＩ／Ｏバッファ領域３０とＩ／Ｏロジック領域２０の分割を行わなかったときのＡ−Ａ’断面図を示す。
【００３８】
このとき、図３に示すように、パッドＰＡＤ直下のＰ領域Ｐ、Ｉ／Ｏバッファ領域３０およびＩ／Ｏロジック領域にまたがるＮ型ウェルＮＷ、Ｉ／Ｏロジック領域２０おけるＰ型ウェルＰＷ、ならびに、Ｉ／Ｏグランド直下のＮ領域Ｎにより、Ｐ−ＮＷ−ＰＷ−Ｎの寄生サイリスタ素子が形成される。
【００３９】
図４は、図３の断面図の等価回路を示す。パッドＰＡＤからのサージ電流が流れると、トランジスタＴ１からベース電流が電流Ｉ１の方向に流れる。電流Ｉ１が流れると、トランジスタＴ２がオン状態となり、電流Ｉ２が流れる。このような現象が起きた場合には、電源をオフとしない限り、永久に電流が流れ続けることになり、素子が破壊されるに至る。
【００４０】
すなわち、図３に示す構成によると、寄生トランジスタによるサイリスタ構造が形成されるため、パッドＰＡＤからのサージ電流によりラッチアップを起こして過電流が発生し、素子が破壊されるおそれがある。
【００４１】
図５は、本実施形態の半導体集積回路装置の構成を示す。図５は、Ｉ／Ｏセル４０の平面パターン図、および、ディープＮ型ウェル（Ｄｅｅｐ  Ｎ−Ｗｅｌｌ、ＤＮＬ）構造を採用した半導体集積回路装置においてＩ／Ｏバッファ領域３０とＩ／Ｏロジック領域２０の分割を行なったときのＡ−Ａ’断面図を示す。
【００４２】
図５を参照すると、ディープＮ型ウェル構造を使用して、Ｉ／Ｏバッファ領域３０とＩ／Ｏロジック領域２０とが分離されている。すなわち、Ｉ／Ｏロジック領域２０におけるＮウェルＮＷおよびディープＮ型ウェルＤＮＷと、Ｉ／Ｏバッファ領域３０におけるＮウェルＮＷおよびディープＮ型ウェルＤＮＷとは、Ｐ型基板Ｐ−Ｓｕｂによって分離されている。
【００４３】
図６は、図５の断面図の構造に対する等価回路を示す。図５および図６を参照すると、本実施形態の半導体集積回路装置によると、図３に示すような、寄生トランジスタによるサイリスタ構造は形成されないことが分かる。
【００４４】
したがって、図５に示すように、ディープＮ型ウェルＤＮＷを用いて素子分離を行うことで、パッドＰＡＤからのサージ電流によるラッチアップを防止することができる。また、かかる構造によると、バッファ回路とロジック回路との距離を短縮することも可能となり、Ｉ／Ｏセル４０の幅（図１の横方向）の増大を防ぐことができる。なお、図５に示した構造によると、Ｉ／Ｏバッファ領域３０に電流が流れてノイズが発生した場合においても、Ｉ／Ｏロジック領域２０にもＤＮＷ構造があることから、ノイズが伝播することによる誤動作を起こし難いという利点もある。
【００４５】
（実施形態３）
第３の実施形態に係る半導体集積回路装置について、図面を参照して説明する。図１３を参照して上述したように、関連技術の半導体集積回路（図１１、図１２）においてＩ／Ｏセル１４０を高さ方向（図１３の縦方向）にそのまま縮小した場合、Ｉ／Ｏ電源配線１４３、１４５、および、Ｉ／Ｏグランド配線１４４、１４６の幅が細くなり、電源供給特性が劣化する。本実施形態では、かかる問題を解消する半導体集積回路装置を提供する。
【００４６】
図７は、本実施形態の半導体集積回路装置における電源配線の構成を示すレイアウト図である。図７は、Ｉ／Ｏセル４０上の配線層に形成された電源周回配線を示す。
【００４７】
図７を参照すると、Ｉ／Ｏロジック領域２０に設けられたＩ／Ｏロジック回路、および、Ｉ／Ｏバッファ領域３０に設けられたＩ／Ｏバッファ回路は、Ｉ／Ｏ電源電位ＶＣＣＱが供給されるＩ／Ｏ電源配線４３を共有するとともに、Ｉ／Ｏグランド電位ＶＳＳＱが供給されるＩ／Ｏグランド配線４４を共有している。すなわち、本実施形態の半導体集積回路装置によると、Ｉ／Ｏ電源配線４３およびＩ／Ｏグランド配線４４を、Ｉ／Ｏバッファ領域３０とＩ／Ｏロジック領域２０との間で共通化することができる。
【００４８】
関連技術の半導体集積回路装置のように、Ｉ／Ｏセル１４０を高さ方向にそのまま縮小した場合には、Ｉ／Ｏ電源配線１４３、１４５、およびＩ／Ｏグランド配線１４４、１４６の幅がいずれも細くなる。一方、本実施形態によると、関連技術の半導体集積回路と比較して、Ｉ／Ｏセル４０に供給する電源周回配線、すなわち、Ｉ／Ｏ電源配線４３およびＩ／Ｏグランド配線４４の幅を広くすることができ、安定した電源供給が可能となり、ＥＳＤ耐性も向上する。
【００４９】
図８は、本実施形態に係る半導体集積回路装置におけるＩ／Ｏセル４０および電源セル８０の構成を示すブロック図およびレイアウト図である。図８（ａ）は、Ｉ／Ｏセル４０の構成を示すブロック図およびレイアウト図である。図８（ａ）は、Ｉ／Ｏセル４０と、コア領域６０（図２）に設けられたコアロジック回路６１とを示す。図８（ａ）を参照すると、Ｉ／Ｏセル４０は、レベルシフタ回路１１、Ｉ／Ｏロジック回路２１およびＩ／Ｏバッファ回路３７を備えている。レベルシフタ回路１１、Ｉ／Ｏロジック回路２１およびＩ／Ｏバッファ回路３７は、それぞれ、図７のレベルシフタ領域１０、Ｉ／Ｏロジック領域２０およびＩ／Ｏバッファ領域３０に設けられる。
【００５０】
Ｉ／Ｏバッファ回路３７は、さらに、Ｐバッファ（ＰＭＯＳトランジスタ）Ｐ１、Ｎバッファ（ＮＭＯＳトランジスタ）Ｎ１、抵抗素子Ｒ１、Ｒ２、および、ダイオード素子Ｄ１、Ｄ２を備えている。ＰバッファＰ１、抵抗素子Ｒ２、ダイオード素子Ｄ２、ダイオード素子Ｄ１、ＮバッファＮ１および抵抗素子Ｒ１は、それぞれ、図７のＰバッファ領域３６、レジスタ領域３５、ダイオード素子領域３４、ダイオード素子領域３３、Ｎバッファ領域３２およびレジスタ領域３１に設けられる。
【００５１】
コアロジック回路６１は、Ｉ／Ｏセル４０のレベルシフタ回路１１に接続され、コア電源電位ＶＤＤおよびコアグランド電位ＶＳＳが供給されている。レベルシフタ回路１１は、コアロジック回路６１およびＩ／Ｏロジック回路２１に接続され、コア電源電位ＶＤＤおよびＩ／Ｏ電源電位ＶＣＣＱならびにコアグランド電位ＶＳＳが供給されている。Ｉ／Ｏロジック回路は、レベルシフタ回路１１、ならびに、ＰバッファＰ１およびＮバッファＮ１のゲート端子に接続され、Ｉ／Ｏ電源電位ＶＣＣＱおよびＩ／Ｏグランド電位ＶＳＳＱが供給されている。ＰバッファＰ１は、Ｉ／Ｏ電源配線と抵抗素子Ｒ２との間に接続されている。抵抗素子Ｒ２は、ＰバッファＰ１とパッドＰＡＤとの間に接続されている。ダイオード素子Ｄ２は、Ｉ／Ｏ電源配線とパッドＰＡＤとの間に接続されている。ＮバッファＮ１は、Ｉ／Ｏグランド配線と抵抗素子Ｒ１との間に接続されている。抵抗素子Ｒ１は、ＮバッファＮ１とパッドＰＡＤとの間に接続されている。ダイオード素子Ｄ１は、Ｉ／Ｏグランド配線とパッドＰＡＤとの間に接続されている。
【００５２】
図７および図８（ａ）を参照すると、ＰバッファＰ１が配置されるＰバッファ領域３６は、レベルシフタ回路１１が配置されるレベルシフタ領域１０と隣り合うように配置されている。このとき、レベルシフタ回路１１とＰバッファＰ１に対して、共通のＩ／Ｏ電源電位ＶＣＣＱを容易に供給することが可能となる。
【００５３】
図８（ｂ）は、電源セル８０の回路図およびレイアウト図を示す。図８（ｂ）は、電源セルと例として、Ｉ／Ｏ電源供給セルの構成を示している。図８（ｂ）を参照すると、電源セル８０は、回路Ａおよび回路Ｂを備えている。回路Ａは、容量素子Ｃ１、抵抗素子Ｒ３〜Ｒ６、および、インバータＩＮ１、ＩＮ２を備えている。一方、回路Ｂは、抵抗素子Ｒ７、ＭＯＳトランジスタＭ１、および、ダイオード素子Ｄ３を備えている。
【００５４】
電源セル８０に関しても、図８（ｂ）の下段に示すように、回路Ａが配置された回路Ａ領域８１と回路Ｂが配置された回路Ｂ領域８２とを、コア領域６０の辺に平行な方向（図１の横方向）に互いに並んで配置することで、図８（ａ）に示したＩ／Ｏセル４０と同様に、縦方向（図８（ｂ）の縦方向）のサイズを縮小することが可能となる。
【００５５】
（実施形態４）
第４の実施形態に係る半導体集積回路装置について、図面を参照して説明する。本実施形態は、第１の実施形態に係る半導体集積回路装置のＩ／Ｏセル４０の変形例を提供する。図９は、本実施形態に係る半導体集積回路装置の構成を示すレイアウト図である。
【００５６】
第１の実施形態では、図１に示すように、レベルシフタ回路が設けられたレベルシフタ領域１０とＩ／Ｏロジック回路が設けられたＩ／Ｏロジック領域２０とを分割した。本実施形態では、レベルシフタ回路の一部を、Ｉ／Ｏロジック領域に移動することで、Ｉ／Ｏセル４０の高さ（図９の縦方向）をさらに短縮する。
【００５７】
図８（ａ）および図９を参照すると、レベルシフタ回路１１が配置されるレベルシフタ領域１０は、Ｉ／Ｏロジック回路２１に供給されるＩ／Ｏ電源電位ＶＣＣＱが供給される回路が設けられたＩ／Ｏ電位領域１２を有するとともに、コアロジック回路６１に供給されるコア電源電位ＶＤＤが供給される回路が設けられたコア電位領域１３を有する。そこで、本実施形態では、Ｉ／Ｏ電位領域１２をＩ／Ｏロジック領域２０の内部に設けるとともに、コア電位領域１３を、コア領域６０（図９において非図示）とＩ／Ｏロジック領域２０およびＩ／Ｏバッファ領域３０との間に設ける。
【００５８】
本実施形態の構成（図９（ｂ））によると、レベルシフタ回路１１を構成するすべての回路をレベルシフタ領域１０に配置した構成（図９（ａ））と比較して、Ｉ／Ｏセル４０の高さをさらに低減することが可能となる。
【００５９】
（実施形態５）
第５の実施形態に係る半導体集積回路装置について、図面を参照して説明する。本実施形態は、電源セル（図８（ｂ））の変形例を提供する。図１０は、本実施形態に係る半導体集積回路装置の構成を示すレイアウト図である。
【００６０】
図８（ｂ）に示した電源セル８０の回路Ｂを２列にした電源セルを作成するとともに、電源セル８０の回路Ａを各セルの間のスペースを利用して配置する。これにより、横方向（図１０の横方向）の面積を増やすことなく、ＥＳＤ耐性を強化することが可能となる。なお、図１０に示すように、各セル間の空いたスペースに電源間容量セルを配置して、電源の安定化を図ることもできる。
【００６１】
上記の特許文献等の先行技術文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施例の各要素、各図面の各要素等を含む）の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００６２】
１０、１１０    レベルシフタ領域
１１    レベルシフタ回路
１２    Ｉ／Ｏ電位領域
１３    コア電位領域
２０、１２０    Ｉ／Ｏロジック領域
２１    Ｉ／Ｏロジック回路
３０、１３０    Ｉ／Ｏバッファ領域
３１、３５、１３１、１３５    レジスタ領域
３２、１３２    Ｎバッファ領域
３３、３４、１３３、１３４    ダイオード素子領域
３６、１３６    Ｐバッファ領域
３７    Ｉ／Ｏバッファ回路
４０、１４０    Ｉ／Ｏセル
４１、１４１    コア電源配線
４２、１４２    コアグランド配線
４３、１４３、１４５    Ｉ／Ｏ電源配線
４４、１４４、１４６    Ｉ／Ｏグランド配線
５０、１５０    パッド
６０、１６０    コア領域
６１    コアロジック回路
７０、１７０    パッド領域
８０    電源セル
８１    回路Ａ領域
８２    回路Ｂ領域
Ａ、Ｂ    回路
Ｃ１    容量素子
Ｄ１〜Ｄ３    ダイオード素子
ＤＮＷ    ディープＮ型ウェル
ＩＮ１、ＩＮ２    インバータ
Ｍ１    ＭＯＳトランジスタ
Ｎ１    Ｎバッファ（ＮＭＯＳトランジスタ）
ＮＷ    Ｎ型ウェル
Ｐ１    Ｐバッファ（ＰＭＯＳトランジスタ）
ＰＡＤ    パッド
Ｐ−Ｓｕｂ    Ｐ型基板
ＰＷ    Ｐ型ウェル
Ｒ１〜Ｒ７    抵抗素子
Ｔ１〜Ｔ５    トランジスタ
ＶＣＣＱ    Ｉ／Ｏ電源電位
ＶＤＤ    コア電源電位
ＶＳＳ    コアグランド電位
ＶＳＳＱ    Ｉ／Ｏグランド電位
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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