(57)【特許請求の範囲】
【請求項１】
ソースが第１の電源配線に接続される第１、第２の負荷トランジスタと、
ソースが第２の電源配線に接続される第１、第２の駆動トランジスタと、
一方の端子が前記第１の駆動トランジスタのドレインと接続され、他方の端子が第１のビット線に接続される第１の転送トランジスタと、
一方の端子が前記第２の駆動トランジスタのドレインと接続され、他方の端子が第２のビット線に接続される第２の転送トランジスタと、
前記第１の負荷トランジスタのドレインと、前記第１の駆動トランジスタのドレインと、前記第２の負荷トランジスタのゲートと、前記第２の駆動トランジスタのゲートと、前記第１の転送トランジスタの一方の端子と、を接続する第１のセルノード配線と、
前記第２の負荷トランジスタのドレインと、前記第２の駆動トランジスタのドレインと、前記第１の負荷トランジスタのゲートと、前記第１の駆動トランジスタのゲートと、前記第２の転送トランジスタの一方の端子と、を接続する第２のセルノード配線と、を有し、
前記第１のセルノード配線と前記第１のビット線とは、異なる配線層に形成され、上面視で重なり合う部分に第１の幅広部を有し、
前記第２のセルノード配線と前記第２のビット線とは、異なる配線層に形成され、上面視で重なり合う部分に第２の幅広部を有し、
前記第１の幅広部は、前記第１のビット線の他の部分に比べて配線幅が広く形成され、
前記第２の幅広部は、前記第２のビット線の他の部分に比べて配線幅が広く形成される半導体記憶装置。
【請求項２】
前記第１のビット線は、前記第１のセルノード配線の長手方向と直交する方向が長手方向となるように形成され、
前記第２のビット線は、前記第２のセルノード配線の長手方向と直交する方向が長手方向となるように形成される請求項１に記載の半導体記憶装置。
【請求項３】
前記第１のセルノード配線及び前記第２のセルノード配線が形成される第１配線層と、
前記第１のビット線及び前記第２のビット線が形成される第２配線層と、
前記第１配線層と前記第２配線層との間に形成される層間絶縁膜と、を有し、
前記第１の幅広部には、前記層間絶縁膜を誘電体膜として機能し、前記第１のセルノード配線と前記第１のビット線との間に設けられる第１の容量が形成され、
前記第２の幅広部には、前記層間絶縁膜を誘電体膜として機能し、前記第２のセルノード配線と前記第２のビット線との間に設けられる第２の容量が形成される請求項１に記載の半導体記憶装置。
【請求項４】
前記第１の幅広部において前記第１の電源配線と対向する第１の辺と前記第１の電源配線との間の距離は、前記第１のビット線の前記第１の幅広部以外の他の部分において前記第１の電源配線と対向する第２の辺と前記第１の電源配線との間の距離に比べて短い請求項１に記載の半導体記憶装置。
【請求項５】
前記第１のビット線の長手方向を第１の方向とした場合、前記第１の幅広部の前記第１の方向の幅は、前記第１のセルノード配線の前記第１の方向の幅よりも広く形成される請求項１に記載の半導体記憶装置。
【請求項６】
ソースが第１の電源配線に接続される第１、第２の負荷トランジスタと、
ソースが第２の電源配線に接続される第１、第２の駆動トランジスタと、
一方の端子が前記第１の駆動トランジスタのドレインと接続され、他方の端子が第１のビット線に接続される第１の転送トランジスタと、
一方の端子が前記第２の駆動トランジスタのドレインと接続され、他方の端子が第２のビット線に接続される第２の転送トランジスタと、
前記第１の負荷トランジスタのドレインと、前記第１の駆動トランジスタのドレインと、前記第２の負荷トランジスタのゲートと、前記第２の駆動トランジスタのゲートと、前記第１の転送トランジスタの一方の端子と、を接続する第１のセルノード配線と、
前記第２の負荷トランジスタのドレインと、前記第２の駆動トランジスタのドレインと、前記第１の負荷トランジスタのゲートと、前記第１の駆動トランジスタのゲートと、前記第２の転送トランジスタの一方の端子と、を接続する第２のセルノード配線と、
前記第１のビット線と同じ配線層において前記第１のビット線と隣り合う位置に前記第１のビット線と平行する方向が長手方向となるように形成され、前記第１のセルノード配線とビアを介して接続される第１の容量配線と、
前記第２のビット線と同じ配線層において前記第２のビット線と隣り合う位置に前記第１のビット線と平行する方向が長手方向となるように形成され、前記第２のセルノード配線とビアを介して接続される第２の容量配線と、を有し、
前記第１のセルノード配線と前記第１のビット線とは、異なる配線層に形成され、上面視で重なり合う部分を有し、
前記第２のセルノード配線と前記第２のビット線とは、異なる配線層に形成され、上面視で重なり合う部分を有する半導体記憶装置。
【請求項７】
前記第１のビット線は、前記第１のセルノード配線の長手方向と直交する方向が長手方向となるように形成され、
前記第２のビット線は、前記第２のセルノード配線の長手方向と直交する方向が長手方向となるように形成される請求項６に記載の半導体記憶装置。
【請求項８】
前記第１のセルノード配線及び前記第２のセルノード配線が形成される第１配線層と、
前記第１のビット線、前記第２のビット線、第１の容量配線及び第２の容量配線が形成される第２配線層と、
前記第１配線層と前記第２配線層との間に形成される第１の層間絶縁膜と、
前記第２配線層と前記第２配線層の上層に形成される第３の配線層との間に形成される第２の層間絶縁膜と、を有し、
前記第１のセルノード配線と前記第１のビット線とが重なり合う部分には、前記第１の層間絶縁膜を誘電体膜として機能し、前記第１のセルノード配線と前記第１のビット線との間に設けられる第１の容量を構成する第１の分割容量が形成され、
前記第１のビット線と前記第１の容量配線との間には、前記第２の層間絶縁膜を誘電体膜として機能し、前記第１のセルノード配線と前記第１のビット線との間に設けられる第１の容量を構成する第２の分割容量が形成され、
前記第２のセルノード配線と前記第２のビット線とが重なり合う部分には、前記第１の層間絶縁膜を誘電体膜として機能し、前記第２のセルノード配線と前記第２のビット線との間に設けられる第２の容量を構成する第３の分割容量が形成され、
前記第２のビット線と前記第２の容量配線との間には、前記第２の層間絶縁膜を誘電体膜として機能し、前記第２のセルノード配線と前記第２のビット線との間に設けられる第２の容量を構成する第４の分割容量が形成される請求項６に記載の半導体記憶装置。
【請求項９】
前記第１の容量配線及び前記第２の容量配線は、自記憶セルが形成される領域内に形成される請求項６に記載の半導体記憶装置。
【請求項１０】
前記第１の容量配線及び前記第２の容量配線は、前記第１のビット線及び前記第２のビット線よりも前記第１の電源配線に近い位置に配置される請求項６に記載の半導体記憶装置。
【請求項１１】
前記第１の容量配線及び前記第２の容量配線は、前記第１のビット線及び前記第２のビット線よりも前記第１の電源配線から遠い位置に配置される請求項６に記載の半導体記憶装置。
【請求項１２】
ソースが第１の電源配線に接続される第１、第２の負荷トランジスタと、
ソースが第２の電源配線に接続される第１、第２の駆動トランジスタと、
一方の端子が前記第１の駆動トランジスタのドレインと接続され、他方の端子が第１のビット線に接続される第１の転送トランジスタと、
一方の端子が前記第２の駆動トランジスタのドレインと接続され、他方の端子が第２のビット線に接続される第２の転送トランジスタと、
前記第１の負荷トランジスタのドレインと、前記第１の駆動トランジスタのドレインと、前記第２の負荷トランジスタのゲートと、前記第２の駆動トランジスタのゲートと、前記第１の転送トランジスタの一方の端子と、を接続する第１のセルノード配線と、
前記第２の負荷トランジスタのドレインと、前記第２の駆動トランジスタのドレインと、前記第１の負荷トランジスタのゲートと、前記第１の駆動トランジスタのゲートと、前記第２の転送トランジスタの一方の端子と、を接続する第２のセルノード配線と、を有し、
前記第１のセルノード配線と前記第１のビット線とは、異なる配線層に形成され、上面視で重なり合う部分に第１の幅広部を有し、
前記第２のセルノード配線と前記第２のビット線とは、異なる配線層に形成され、上面視で重なり合う部分に第２の幅広部を有し、
前記第１の幅広部は、前記第１のセルノード配線において前記第１のビット線の下部に、前記第１のビット線が延在する方向に延在するように形成され、
前記第２の幅広部は、前記第２のセルノード配線において前記第２のビット線の下部に、前記第２のビット線が延在する方向に延在するように形成される半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に関し、例えばＳＲＡＭ（Static Random Access Memory）を記憶セルとする半導体記憶装置に関する。
【背景技術】
【０００２】
近年、半導体装置では、プロセスの微細化が進んでいる。しかしながら、プロセスの微細化が進むにつれて、１つのトランジスタの駆動能力が低下しており、例えば、ＳＲＡＭ（Static Random Access Memory）の書き込み特性及びデータ保持能力が悪化する等の問題が起きている。そこで、例えば、特許文献１〜３にＳＲＡＭの書き込み或いはデータ保持特性を向上させる技術が開示されている。
【０００３】
特許文献１に記載の半導体記憶装置は、一端がメモリセルを構成するフリップフロップの記憶ノードの片側に接続され、他端がもう一方の記憶ノードと伝達トランジスタを介して接続されるビット線に接続されるコンデンサを有する。しかし、特許文献１では、コンデンサを設けることでデータ保持能力を高めることができるが、このコンデンサを設けても書き込み動作マージンを改善することが出来ない問題がある。
【０００４】
特許文献２に記載の半導体記憶装置は、複数のワード線と複数の相補ビット線に対応して設けられた複数のスタティック型メモリセルを備え、上記複数の相補ビット線のそれぞれに接続される複数からなるメモリセル毎に動作電圧を供給する複数のメモリセル電源線と、メモリセル電源線に対応してそれぞれ電源電圧を供給する抵抗手段からなる複数の電源供給回路と、上記相補ビット線に上記電源電圧に対応したプリチャージ電圧を供給するプリチャージ回路と、上記メモリセル電源線が、対応する相補ビット線の書き込み信号が伝えられる結合容量と、を有する。特許文献２に記載の半導体記憶装置では、結合容量と電源供給回路とにより書き込み動作マージン及びデータ保持能力を向上させる。
【０００５】
特許文献３に記載の半導体記憶装置は、一対のインバータを構成する第１、第２駆動トランジスタを備えたＳＲＡＭセルと、前記第１、第２駆動トランジスタの電流経路の一端に接地電圧よりも低いかまたは高い値の電圧を印加する電圧発生回路と、を有する。特許文献３に記載の半導体記憶装置は、この電圧発生回路により書き込み動作マージン及びデータ保持能力を向上させる
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平８−１７１８６号公報
【特許文献２】特開２００６−８５７８６号公報
【特許文献３】特開２００８−９０９５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１〜３に開示された従来の半導体記憶装置では、書き込み動作マージンを拡大するために、素子又は回路を追加しなければならず回路規模が大きくなる問題がある。例えば、特許文献２に記載の半導体記憶装置では、電源供給回路が付加されており、特許文献３に記載の半導体記憶装置では、電圧発生回路が付加されている。
【０００８】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
一実施の形態によれば、半導体記憶装置は、第１、第２の負荷トランジスタと、第１、第２の駆動トランジスタと、第１、第２の転送トランジスタと、記憶ノードとなる第１、第２のセルノード配線と、を有し、セルノード配線と当該セルノード配線に対応するビット線との間に互いの配線が上面視で重なり合う部分を有する。
【発明の効果】
【００１０】
前記一実施の形態によれば、半導体記憶装置は、素子或いは回路を追加することなく動作マージン及びデータ保持能力を向上させることができる。
【図面の簡単な説明】
【００１１】
【図１】実施の形態１にかかる半導体装置のブロック図である。
【図２】実施の形態１にかかる半導体記憶装置のメモリセルの回路図である。
【図３】実施の形態１にかかる半導体記憶装置の動作を示すタイミングチャートである。
【図４】実施の形態１にかかる半導体記憶装置のメモリセルのコンタクト層までのレイアウトを示す概略図である。
【図５】実施の形態１にかかる半導体記憶装置のメモリセルの第１配線層までのレイアウトを示す概略図である。
【図６】実施の形態１にかかる半導体記憶装置のメモリセルの第２配線層までのレイアウトを示す概略図である。
【図７】実施の形態１にかかる半導体記憶装置のメモリセルに設けられるコンデンサの配置を説明する図である。
【図８】図６のＶＩＩＩ−ＶＩＩＩ線に沿った実施の形態１にかかる半導体記憶装置のメモリセルの断面図である。
【図９】実施の形態２にかかる半導体記憶装置のメモリセルに設けられるコンデンサの配置を説明する図である。
【図１０】実施の形態３にかかる半導体記憶装置のメモリセルで用いられるトランジスタの形状を説明する図である。
【図１１】図１０に示したＸＩ−ＸＩ線に沿ったトランジスタの断面図である。
【図１２】図１０に示したトランジスタを側面視した場合の形状を説明するための図である。
【図１３】実施の形態３にかかる半導体記憶装置のメモリセルの第２配線層までのレイアウトを示す概略図である。
【図１４】実施の形態３にかかる半導体記憶装置のメモリセルに設けられるコンデンサの配置を説明する図である。
【図１５】実施の形態４にかかる半導体記憶装置のメモリセルの回路図である。
【図１６】実施の形態１にかかる半導体記憶装置のメモリセルのコンタクト層までのレイアウトを示す概略図である。
【図１７】実施の形態４にかかる半導体記憶装置のメモリセルの第１配線層までのレイアウトを示す概略図である。
【図１８】実施の形態４にかかる半導体記憶装置のメモリセルの第２配線層までのレイアウトを示す概略図である。
【図１９】実施の形態４にかかる半導体記憶装置のメモリセルに設けられるコンデンサの配置を説明する図である。
【図２０】図１８のＸＸ−ＸＸ線に沿った実施の形態４にかかる半導体記憶装置のメモリセルの断面図である。
【図２１】実施の形態４にかかる半導体記憶装置のメモリセルのレイアウトの変形例を示す概略図である。
【図２２】図２１に示した変形例におけるコンデンサの配置を説明する図である。
【図２３】実施の形態５にかかる半導体記憶装置のメモリセルの第１配線層までのレイアウトを示す概略図である。
【図２４】実施の形態５にかかる半導体記憶装置のメモリセルの第２配線層までのレイアウトを示す概略図である。
【図２５】実施の形態５にかかる半導体記憶装置のメモリセルに設けられるコンデンサの配置を説明する図である。
【図２６】実施の形態６にかかる半導体記憶装置のメモリセルに設けられるコンデンサの配置を説明する図である。
【発明を実施するための形態】
【００１２】
説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。
【００１３】
以下で説明する実施の形態にかかる半導体記憶装置は、横型ＳＲＡＭ（Static Random Access Memory）の記憶セル（以下メモリセルと称す）に関する回路及び当該回路のレイアウトに特徴の１つを有するものである。このメモリセルは、例えば、ＭＣＵ（Micro Control Unit）等の内蔵記憶装置、ＳＲＡＭモジュール等の単独で形成されるメモリのメモリセル等の様々な実装形態で利用できるものである。以下の説明では、実施の形態にかかるメモリセルを含む半導体装置を実装例として説明する。
【００１４】
実施の形態１にかかる半導体記憶装置を含む半導体装置１（例えば、ＭＣＵ）のブロック図を図１に示す。図１に示すように、半導体装置１は、メモリ１０、論理回路１１を有する。メモリ１０は、論理回路１１に利用される記憶装置であり、論理回路１１は、メモリ１０或いは図示していない他の記憶装置から読み出したプログラムを実行する。
【００１５】
メモリ１０は、論理回路１１が出力する制御信号及びアクセスアドレスＡＤＤに基づき、アクセスアドレスＡＤＤに対してデータの書き込み処理又はデータの読み出し処理を実施する。メモリ１０は、書き込み回路２０、列選択回路２１、行選択回路２２、メモリセルアレイ２３、読み出し回路２４を有する。
【００１６】
メモリセルアレイ２３は、格子状にメモリセルＭＣが配置される。図１では、メモリセルＭＣの位置を示すために符号の後ろに位置を示す数字を示した。図１では、例えば、１行目１列目に配置されるメモリセルの符号としてＭＣ００を示した。また、メモリセルアレイ２３では、メモリセルアレイの列毎にビット線ＢＬｔ、ＢＬｂにより構成されるビット線対が設けられる。このビット線について、図１では、ビット線の番号を示す数字をビット線の符号に含む。図１では、例えば、１番目のビット線対を構成するビット線の符号としてＢＬ０ｔ、ＢＬ０ｂを付した。さらに、メモリセルアレイ２３では、メモリセルアレイの行毎にワード線ＷＬが設けられる。このワード線について、図１では、ワード線の番号を示す数字をビット線の符号に含む。図１では、例えば、１番目のワード線の符号としてＷＬ０を付した。なお、以下の説明では、番号の指定が特に必要がない場合は、ワード線、ビット線、メモリセルについてそれぞれＷＬ、ＢＬｔ、ＢＬｂ、ＭＣを符号として用いる。
【００１７】
書き込み回路２０は、論理回路１１から書き込みデータＤｉｎを受信して、ビット線対を駆動してメモリセルＭＣにデータを書き込む。列選択回路２１は、アクセスアドレスＡＤＤに対応したビット線対を選択して、選択したビット線対と書き込み回路２０又は読み出し回路２４と接続する。行選択回路２２は、アクセスアドレスＡＤＤに対応したワード線を駆動し、駆動したワード線に対応する行に配置されるメモリセルＭＣを活性化する。読み出し回路２４は、列選択回路２１を介してメモリセルアレイ２３から読み出したデータを読み出しデータＤｏｕｔとして論理回路１１に出力する。
【００１８】
ここで、実施の形態１にかかる半導体記憶装置（例えば、メモリ１０）は、メモリセルＭＣの回路構成及びメモリセルＭＣのレイアウトに特徴の１つを有する。そこで、実施の形態１にかかる半導体記憶装置のメモリセルＭＣの回路図を図２に示す。
【００１９】
図２に示すように、メモリセルＭＣは、第１の負荷トランジスタＰＭ１、第２の負荷トランジスタＰＭ２、第１の駆動トランジスタＮＭ１、第２の駆動トランジスタＮＭ２、第１の転送トランジスタＮＭ３、第２の転送トランジスタＮＭ４を有する、また、メモリセルＭＣは、第１のセルノード配線ＮＤＴ、第２のセルノード配線ＮＤＢ、第１の容量Ｃ１、第２の容量Ｃ２を有する。
【００２０】
第１の負荷トランジスタＰＭ１のソース及び第２の負荷トランジスタＰＭ２のソースは、第１の電源電圧（例えば、電源電圧ＶＤＤ）が供給される第１の電源配線（例えば、セル内電源配線ＶＤＤＣ）に接続される。第１の負荷トランジスタＰＭ１のドレインは、第１の駆動トランジスタＮＭ１のドレインと接続される。この第１の負荷トランジスタＰＭ１と第１の駆動トランジスタＮＭ１の接続点は、メモリセルＭＣの正側データが記憶される第１のセルノードとなる。第２の負荷トランジスタＰＭ２のドレインは、第２の駆動トランジスタＮＭ２のドレインと接続される。この第１の負荷トランジスタＰＭ１と第１の駆動トランジスタＮＭ１の接続点は、メモリセルＭＣの正側データが記憶される第１のセルノードとなる。第１の駆動トランジスタＮＭ１のソース及び第２の駆動トランジスタＮＭ２のソースは、第２の電源電圧（例えば、接地電圧ＶＳＳ）が供給される第２の電源配線（例えば、接地配線）に接続される。
【００２１】
第１の負荷トランジスタＰＭ１のゲート及び第１の駆動トランジスタＮＭ１のゲートは、互いに接続される。第１の転送トランジスタＮＭ３は、ソース及びドレインの一方の端子（以下単に一方の端子と称す）が第１の駆動トランジスタのドレインと接続され、ソース及びドレインの他方の端子（以下単に他方の端子と称す）が第１のビット線ＢＬｔに接続される。第１の転送トランジスタＮＭ３のゲートは、ワード線ＷＬに接続される。第１のセルノード配線ＮＤＴは、第１の負荷トランジスタＰＭ１のドレインと、第１の駆動トランジスタＮＭ１のドレインと、第２の負荷トランジスタＰＭ２のゲートと、第２の駆動トランジスタＮＭ２のゲートと、第１の転送トランジスタＮＭ３の一方の端子と、を接続する。
【００２２】
第２の負荷トランジスタＰＭ２のゲート及び第２の駆動トランジスタＮＭ２のゲートは、互いに接続される。第２の転送トランジスタＮＭ４は、一方の端子が第１の駆動トランジスタのドレインと接続され、他方の端子が第２のビット線ＢＬｂに接続される。第２の転送トランジスタＮＭ４のゲートは、ワード線ＷＬに接続される。第２のセルノード配線ＮＤＢは、第２の負荷トランジスタＰＭ２のドレインと、第２の駆動トランジスタＮＭ２のドレインと、第１の負荷トランジスタＰＭ１のゲートと、第１の駆動トランジスタＮＭ１のゲートと、第２の転送トランジスタＮＭ４の一方の端子と、を接続する。
【００２３】
第１の容量Ｃ１は、第１のセルノード配線ＮＤＴと第１のビット線ＢＬｔとの間に接続される。第２の容量Ｃ２は、第２のセルノード配線ＮＤＢと第２のビット線ＢＬｂとの間に接続される。詳しくは後述するが、この第１の容量Ｃ１及び第２の容量Ｃ２は、異なる配線層に形成される配線の間に形成される寄生容量である。
【００２４】
ここで、実施の形態１にかかる半導体記憶装置の動作を説明する。そこで、図３に実施の形態１にかかる半導体記憶装置の動作を示すタイミングチャートを示す。図３に示す例では、１番目のビット線対（ビット線ＢＬ０ｔ、ＢＬ０ｂ）に接続されるメモリセルＭＣ００、ＭＣ０１のうちメモリセルＭＣ００１に対して書き込み処理及び読み出し処理を実施するものである。
【００２５】
図３に示す例では、タイミングｔ０〜ｔ１の期間にデータの読み出し処理が行われる。このデータ読み出し処理では、アクセスアドレスＡＤＤに応じてワード線ＷＬ０及び選択信号Ｙ０がハイレベルとなる。これにより、メモリセルＭＣ００の第１の転送トランジスタＮＭ３及び第２の転送トランジスタが導通した状態となり、メモリセルＭＣ００のセルノードＮＤＴの電圧に応じてビット線ＢＬ０ｔの電位が低下する。そして、読み出し回路２４は、ビット線ＢＬ０ｔ、ＢＬ０ｂの電圧差を増幅して論理回路１１に出力する。
【００２６】
また、図３に示す例では、タイミングｔ２〜ｔ３の期間にデータの書き込み処理が行われる。データ書き込み処理では、アクセスアドレスＡＤＤに応じてワード線ＷＬ０及び選択信号Ｙ０がハイレベルとなる。これにより、ビット線ＢＬ０ｔ、ＢＬ０ｂが書き込み回路２０と接続され、書き込みデータＤｉｎの論理レベルに応じてビット線ＢＬ０ｔがハイレベル（例えば、電源電圧レベル）、ビット線ＢＬ０ｂがロウレベル（例えば、接地電圧レベル）へと変化する。また、メモリセルＭＣ００の第１の転送トランジスタＮＭ３及び第２の転送トランジスタＮＭ４が導通した状態となる。
【００２７】
このとき、タイミングｔ２以前は、メモリセルＭＣ００の第１のセルノード配線ＮＤＴの電圧がローレベル、かつ、第２のセルノード配線ＮＤＢの電圧がハイレベルであるため、タイミングｔ２の書き込み処理の開始に応じて、第２のセルノード配線ＮＤＢの電圧がビット線ＢＬ０ｂの電圧に応じて低下し、第１のセルノード配線ＮＤＴの電圧がビット線ＢＬ０ｔの電圧に応じて上昇する。このとき、実施の形態１にかかる半導体記憶装置では、タイミングｔ２以前の期間に第２のセルノード配線ＮＤＢの電圧とビット線ＢＬ０ｂの電圧とが共にハイレベルであるため第２の容量Ｃ２に蓄積されている電荷がゼロになる。そのため、タイミングｔ２の書き込み開始時に、第２の容量Ｃ２により第２のセルノード配線ＮＤＢの電圧が強制的に引き下げられる。これにより、実施の形態１にかかる半導体記憶装置では、第１の駆動トランジスタＮＭ１が早急にオフすると共に第１の負荷トランジスタＰＭ１がオンする。そして、第２のセルノード配線ＮＤＢの電圧の変化に応じて第１のセルノード配線ＮＤＴの電圧変化も促される。そして、書き込み完了時（タイミングｔ３）には、第１のセルノード配線ＮＤＴ及び第２のセルノード配線ＮＤＢに保持される電圧が書き込み処理の前のタイミングｔ２とは反転した論理レベルとなる。つまり、タイミングｔ３では、第１のセルノード配線ＮＤＴの電圧はハイレベルとなり、第２のセルノード配線ＮＤＢの電圧はローレベルとなる。
【００２８】
ここで、実施の形態１にかかるメモリセルＭＣにおける書き込み開始時のセルノード電圧の引き下げ効果についてより具体的に説明する。第２の容量Ｃ２の容量値をＣ２と表現し、セルノード配線に接続されるソース又はドレインの寄生容量をＣｎとした場合、電源電圧をＶＤＤとすると、セルノード電圧の引き下げ電圧をｄＶは（１）式で表現できる。
ｄＶ＝（Ｃ２／（Ｃｎ＋Ｃ２））×ＶＤＤ・・・（１）
【００２９】
そして、実施の形態１にかかるメモリセルＭＣでは、Ｃｎ：Ｃ２＝１：０．０３〜０．０８とすることが出来る。そのため、実施の形態１にかかるメモリセルＭＣでは、電源電圧が１Ｖである場合、ｄＶ＝３０ｍＶ〜８０ｍＶ程度のセルノード電圧の引き下げ効果を得ることができる。
【００３０】
一方、例えば、特許文献２に記載の半導体記憶装置においては電源配線とビット線との間に容量が付加されるが（特許文献２の図３）、この容量の容量値をＣとし、（１）式のＣ２をＣとすることで、特許文献２にかかる半導体記憶装置の書き込み開始時のセルノード引き下げ電圧を得ることができる。そして、特許文献２にかかる容量値Ｃと寄生容量Ｃｎとの比は、Ｃｎ：Ｃ＝１：０．０１〜０．０２程度である。そのため、特許文献２にかかる半導体記憶装置では、書き込み開始時のセルノード電圧の引き下げ電圧ｄＶは、１０ｍＶ〜２０ｍＶ程度である
【００３１】
つまり、実施の形態１にかかるメモリセルＭＣでは、書き込み開始時のセルノード電圧の引き下げ電圧ｄＶを、特許文献２に対して３〜４倍大きくすることができる。
【００３２】
上記説明より、実施の形態１にかかる半導体記憶装置のメモリセルでは、セルノード配線と、当該セルノード配線と接続されるビット線と、の間に容量を有する。これにより、実施の形態１にかかる半導体記憶装置は、書き込み開始時に、セルノード配線の電圧がハイレベルからロウレベルへの遷移を補助することができる。このように、実施の形態１にかかる半導体記憶装置によれば、メモリセルの書き込みマージンを拡大することができる。
【００３３】
そして、実施の形態１にかかる半導体記憶装置では、容量を配線の寄生容量を用いて実現することで、回路面積を大きくすることなく容量を実装する。そこで、実施の形態１にかかる半導体記憶装置のメモリセルＭＣのレイアウトについて以下で詳細に説明する。
【００３４】
まず、図４に実施の形態１にかかる半導体記憶装置のメモリセルのコンタクト層までのレイアウトを示す概略図を示す。図４に示すように、実施の形態１にかかるメモリセルＭＣは、第１の導電型（例えば、Ｐ型）の半導体で形成されるＰウェルＰＷと、第２の導電型（例えば、Ｎ型）の半導体で形成されるＮウェルＮＷと、が半導体基板に形成される。そして、１つのメモリセルＭＣが形成領域では、ＮウェルＮＷがＰウェルＰＷで挟まれるように形成される。
【００３５】
一方のＰウェルＰＷには、第１の駆動トランジスタＮＭ１及び第１の転送トランジスタＮＭ３が形成される。第１の駆動トランジスタＮＷ１の拡散層と第１の転送トランジスタＮＭ３の拡散層は、同じ列に形成される。また、第１の駆動トランジスタＮＭ１のドレインと第１の転送トランジスタＮＭ３の一方の端子は、１つの拡散層領域に形成される。他方のＰウェルＰＷには、第２の駆動トランジスタＮＭ２及び第２の転送トランジスタＮＭ４が形成される。第２の駆動トランジスタＮＭ２の拡散層と第２の転送トランジスタＮＭ４は、同じ列に形成される。また、第２の駆動トランジスタＮＭ２のドレインと第２の転送トランジスタＮＭ４の一方の端子は、１つの拡散層領域に形成される。
【００３６】
ＮウェルＮＷには、第１の負荷トランジスタＰＭ１及び第２の負荷トランジスタＰＭ２が形成される。第１の負荷トランジスタＰＭ１の拡散層と第２の負荷トランジスタＰＭ２の拡散層とは、それぞれ独立して形成される。
【００３７】
メモリセルＭＣでは、第１の駆動トランジスタＮＭ１のゲートと第１の負荷トランジスタＰＭ１のゲートが一体に形成される。また、第２の駆動トランジスタＮＭ２のゲートと第２の負荷トランジスタＰＭ２のゲートが一体に形成される。第１の転送トランジスタＮＭ３のゲートと第２の転送トランジスタＮＭ４のゲートは、それぞれ独立して形成される。
【００３８】
メモリセルＭＣでは、各トランジスタのソース及びドレインに、上層に形成される配線と各拡散層とを接続するコンタクトが形成される。ここで、メモリセルＭＣでは、第１の負荷トランジスタＰＭ１のドレインと、第２の負荷トランジスタＰＭ２及び第２の駆動トランジスタＮＭ２のゲートと、はコンタクトにより接続される。また、第２の負荷トランジスタＰＭ２のドレインと、第１の負荷トランジスタＰＭ１及び第１の駆動トランジスタＮＭ１のゲートと、はコンタクトにより接続される。また、第１の駆動トランジスタＮＭ１のドレインと第１の転送トランジスタＮＭ３の一方の端子とに対しては、２つの端子に共通に用いられるコンタクトが１つ形成される。第２の駆動トランジスタＮＭ２のドレインと第２の転送トランジスタＮＭ４の一方の端子とに対しては、２つの端子に共通に用いられるコンタクトが１つ形成される。
【００３９】
続いて、図５に実施の形態１にかかる半導体記憶装置のメモリセルの第１配線層までのレイアウトを示す概略図を示す。図５に示すように、実施の形態１にかかるメモリセルＭＣでは、第１配線層に第１のセルノード配線ＮＤＴ及び第２のセルノード配線ＮＤＢが形成される。第１のセルノード配線ＮＤＴは、第１の負荷トランジスタＰＭ１のドレインと、第１の駆動トランジスタＮＭ１のドレインと、第２の負荷トランジスタＰＭ２のゲートと、第２の駆動トランジスタＮＭ２のゲートと、第１の転送トランジスタＮＭ３の一方の端子と、を接続するように形成される。第２のセルノード配線ＮＤＢは、第２の負荷トランジスタＰＭ２のドレインと、第２の駆動トランジスタＮＭ２のドレインと、第１の負荷トランジスタＰＭ１のゲートと、第１の駆動トランジスタＮＭ１のゲートと、第２の転送トランジスタＮＭ４の一方の端子と、を接続するように形成される。
【００４０】
また、メモリセルＭＣでは、第１の駆動トランジスタＮＭ１のソースと、第２の駆動トランジスタＮＭ２のソースとには、それぞれ接地配線を引き込むための配線が設けられる。第１の転送トランジスタＮＭ３のゲートと、第２の転送トランジスタＮＭ４のゲートとには、それぞれワード線とゲートとを接続するための配線が設けられる。第１の転送トランジスタＮＭ３の他方の端子と、第２の転送トランジスタＮＭ４の他方の端子とには、それぞれビット線と他方の端子とを接続するための配線が設けられる。第１の負荷トランジスタＰＭ１のソースと、第２の負荷トランジスタＰＭ２のソースとには、ソースと電源配線とを接続するための配線が形成される。
【００４１】
続いて、図６に実施の形態１にかかる半導体記憶装置のメモリセルの第２配線層までのレイアウトを示す概略図に示す。図６に示すように、実施の形態１にかかるメモリセルＭＣでは、ビアを介して第１配線層の配線と第２配線層の配線とを接続する。第２配線層には、第１のビット線ＢＬｔ、第２のビット線ＢＬｂ、第１の電源配線（例えば、セル内電源配線ＶＤＤＣ）、第２の電源配線（例えば、接地配線）、ワード線に接続される配線が形成される。
【００４２】
第１のビット線ＢＬｔは、第１の駆動トランジスタＮＭ３の他方の端子に接続されるビアの位置に合わせて形成される。第２のビット線ＢＬｔは、第２の駆動トランジスタＮＭ４の他方の端子に接続されるビアの位置に合わせて形成される。第１のビット線ＢＬｔ及び第２のビット線ＢＬｂは、図示していない他のメモリセルのビット線と共通に形成されるものである。また、第１のビット線ＢＬｔ及び第２のビット線ＢＬｂは、第１のセルノード配線ＮＤＴ及び第２のセルノード配線ＮＤＢの長手方向（セルノード配線の延在方向）と直交する方向が長手方向となるように形成される。また、第１のビット線ＢＬｔは、１つのメモリセルＭＣが形成される領域内において第１のセルノード配線ＮＤＴと重なる部分に第１の幅広部を有する。この第１の幅広部は、他の部分に比べて配線幅が広く形成される。第２のビット線ＢＬｂは、１つのメモリセルＭＣが形成される領域内において第２のセルノード配線ＮＤＢと重なる部分に第２の幅広部を有する。この第２の幅広部は、他の部分に比べて配線幅が広く形成される。
【００４３】
なお、実施の形態の説明では、ビット線の配線幅は、ビット線の長手方向と直交する方向（例えば、図６の左右方向）の配線の距離である。また、セルノード配線については、ビット線と直交する方向が長手方向となるため、セルノード配線では、セルノード配線の長手方向と直交する方向（例えば、図６の上下方向）の配線の距離が配線幅となる。
【００４４】
セル内電源配線ＶＤＤＣは、第１の負荷トランジスタＰＭ１のソースと第２の負荷トランジスタＰＭ２のソースとを接続するように形成される。セル内電源配線は、上層の電源配線（不図示）とビア（不図示）を介して接続される。接地配線は、第１の駆動トランジスタＮＭ１のソース及び第２の駆動トランジスタＮＭ２のソースに対してそれぞれ形成される。接地配線は、上層の接地配線（不図示）とビア（不図示）を介して接続される。ワード線ＷＬに接続される配線は、第１の転送トランジスタＮＭ３のゲート及び第２の転送トランジスタＮＭ４のゲートに対してそれぞれ形成される。ワード線ＷＬに接続される配線は、上層のワード配線（不図示）とビア（不図示）を介して接続される。
【００４５】
ここで、第１の幅広部及び第２の幅広部の形状について更に詳細に説明する。そこで、図７に実施の形態１にかかる半導体記憶装置のメモリセルＭＣに設けられるコンデンサの配置を説明する図を示す。図７に示すように、実施の形態１にかかるメモリセルＭＣでは、第１のセルノード配線ＮＤＴと第１のビット線ＢＬｔとが重なり合う部分に第１の容量Ｃ１が形成される。また、第２のセルノード配線ＮＤＢと第２のビット線ＢＬｂとが重なり合う部分に第２の容量Ｃ２が形成される。
【００４６】
そして、セルノード配線とビット線とが重なり合う部分に幅広部を有する、この幅広部は、電源配線ＶＤＤＣと対向する第１の辺と、ビット線の幅広部以外の他の部分であって電源配線と対向する第２の辺と、を有する。そして、第１の辺と電源配線ＶＤＤＣとの間の距離Ｗ２は、第２の辺と電源配線ＶＤＤＣとの間の距離Ｗ１に比べて短く形成される。また、幅広部の配線幅Ｗ４は、幅広部以外のビット線の幅Ｗ３よりも太く形成される。また、ビット線の長手方向を第１の方向とした場合、幅広部の第１の方向の幅Ｗ６は、セルノード配線の第１の方向の幅Ｗ５よりも広く形成される。また、実施の形態１にかかるメモリセルＭＣでは、幅広部は、セル内電源配線ＶＤＤＣとの距離が短くなる方向が凸方向となるように形成される。なお、幅Ｗ５は、セルノード配線の配線幅に相当するものであり、幅Ｗ６は、ビット線の配線長さのうち幅広部の配線長さに相当するものである。
【００４７】
続いて、図８に図６のＶＩＩＩ−ＶＩＩＩ線に沿った実施の形態１にかかる半導体記憶装置のメモリセルＭＣの断面図を示す。図８に示すように、メモリセルＭＣでは、半導体基板Ｓｕｂの表層部分にＰウェルＰＷ及びＮウェルＮＷが形成される。ＰウェルＰＷ内には駆動トランジスタ及び転送トランジスタのソース又はドレインとなるＮ＋拡散層が形成される。ＮウェルＮＷ内には負荷トランジスタのソース又はドレインとなるＰ＋拡散層が形成される。Ｎ＋拡散層及びＰ＋拡散層は、半導体基板Ｓｕｂの表面に露出するように形成される。Ｎ＋拡散層及びＰ＋拡散層は、上層に設けられたコンタクトにより第１のセルノード配線ＮＤＴ及び第２のセルノード配線ＮＤＢと接続される。第１のセルノード配線ＮＤＴ及び第２のセルノード配線ＮＤＢは、第１配線層に形成される。この第１配線層の上層には第２配線層が形成される。第２配線層には、少なくとも第１のビット線ＢＬｔ及び第２のビット線ＢＬｂが形成される。図示は省略しているが、この第１配線層と第２配線層との間には配線間の短絡を防止するために層間絶縁膜が形成される。
【００４８】
そして、第１のビット線ＢＬｔの第１の幅広部に相当する位置に、第１の容量Ｃ１が形成される。この第１の容量Ｃ１は、層間絶縁膜を誘電体膜として機能し、第１のセルノード配線ＮＤＴと第１のビット線ＢＬｔとの間に設けられる。また、第２のビット線ＢＬｂの第２の幅広部に相当する位置に、第２の容量Ｃ１が形成される。この第２の容量Ｃ１は、層間絶縁膜を誘電体膜として機能し、第２のセルノード配線ＮＤＢと第２のビット線ＢＬｂとの間に設けられる。第１の容量Ｃ１および第２の容量Ｃ２は、転送トランジスタが導通状態となることで接続されるビット線とセルノード配線との間に形成される。
【００４９】
上記説明より、実施の形態１にかかるメモリセルＭＣでは、メモリセルに対する書き込みマージを拡大させる第１の容量Ｃ１及び第２の容量Ｃ２は、配線間容量により実現される。また、実施の形態１にかかるメモリセルＭＣでは、配線間容量を大きくするためにビット線に幅広部を設けるが、この幅広部を設けるために、トランジスタの配置、或いは、メモリセル内の配線の配置をずらしてメモリセルレイアウト領域を増大させる必要がない。つまり、実施の形態１にかかるメモリセルＭＣを用いることで、回路面積を増大させることなく、書き込みマージンを拡大したメモリを実現することができる。
【００５０】
実施の形態２
実施の形態２では、実施の形態１にかかるメモリセルＭＣのレイアウトの別の形態について説明する。そこで、実施の形態２にかかるメモリセルＭＣにおける第１の容量Ｃ１及び第２の容量Ｃ２のレイアウトの概略図を図９に示す。
【００５１】
図９に示したレイアウトの概略図は、図７に示した実施の形態１にかかるメモリセルＭＣに設けられるコンデンサの配置を説明する図に対応するものである。図９に示したように、実施の形態２にかかるメモリセルＭＣでは、第１のセルノード配線ＮＤＴ及び第２のセルノード配線ＮＤＢの第１の方向（例えば、ビット線の長手方向に並行する方向）の幅Ｗ５を、幅広部の第１の方向の幅Ｗ６に限りなく近づけたものである。
【００５２】
このように、ビット線の幅広部とセルノード配線の重なり部分の面積を大きくすることで、実施の形態２にかかるメモリセルＭＣでは第１の容量Ｃ１及び第２の容量Ｃ２の容量値を大きくすることができる。
【００５３】
実施の形態３
実施の形態３では、メモリセルＭＣを構成するトランジスタとしてマルチゲート素子を用いる例について説明する。このマルチゲート素子は、複数の面に対して複数のゲートを設けることで、オフステートリーク電流の低減とオンステート電流の増大を実現するものである。以下では、マルチゲート素子の例としてＦＩＮ構造のトランジスタを用いたものを説明する。そこで、図１０から図１２にＦＩＮ構造のトランジスタの構造を説明する図を示す。
【００５４】
図１０には実施の形態３にかかる半導体記憶装置のメモリセルで用いられるトランジスタの形状を説明する図を示した。図１０に示した図はトランジスタを上面視（回路素子形成面を見下ろす方向）した場合のトランジスタの形状を示すものである。図１０に示すようにＦＩＮ構造のトランジスタは、フィン構造で形成されたソースＳ及びドレインＤが形成される拡散層と、拡散層と直交する方向に延在するゲートＧｇと、により形成される。
【００５５】
続いて、図１１に図１０に示したＸＩ−ＸＩ線に沿ったトランジスタの断面図を示す。図１１に示すように、ゲートＧは、半導体基板上に形成された幅広部の幅広部分を囲むように矩形状に形成される。そして、半導体基板とゲートＧとの間にはゲート酸化膜Ｏｘが形成される。ＦＩＮ構造のトランジスタは、幅広部分の上端面の辺の幅Ｗａと、幅広部分の壁面のうちゲートＧと平行する長さＷｂとによりゲート幅が決定される。つまり、図１１に示す例では、ゲート幅は、Ｗａ＋２Ｗｂとなる。
【００５６】
続いて、図１０に示したトランジスタを側面視した場合の形状を説明するための図を図１２に示す。図１２に示すように、ＦＩＮ構造のトランジスタは、ゲートＧを挟んでソースＳとドレインＤが形成される。
【００５７】
このＦＩＮ構造トランジスタは、ソースＳ及びドレインＤが形成される拡散領域が半導体基板Ｓｕｂと接する面積が小さく、ソースＳ及びドレインＤの寄生容量を小さくすることが出来る。また、ＦＩＮ構造のトランジスタは、素子の面積に比べてゲート幅を小さくすることが出来るため、微細化した場合に、従来のプレナー型トランジスタに比べてリーク電流を小さくしながら電流駆動能力を高めることが出来る。
【００５８】
実施の形態３にかかるメモリセルＭＣでは、上記ＦＩＮ構造のトランジスタを用いて図２に示したメモリセルを構成する。そのため、実施の形態３にかかるメモリセルＭＣの回路は、図２と同じであり、ここでは説明を省略する。
【００５９】
次に、実施の形態３にかかるメモリセルＭＣのレイアウトについて説明する。そこで、図１３に実施の形態３にかかる半導体記憶装置のメモリセルの第２配線層までのレイアウトを示す概略図を示す。図１３に示したように、実施の形態３にかかるメモリセルＭＣは、ＰウェルＰＷ及びＮウェルＮＷがないこと以外は、実施の形態１にかかるメモリセルＭＣのレイアウトと同じである。なお、図１３に示した例では、図６に示した実施の形態１にかかるメモリセルＭＣと、同じ大きさにしたが、実施の形態３にかかるメモリセルＭＣの方が実施の形態１にかかるメモリセルＭＣよりも面積は小さい。また、配線間の距離、或いは、配線太さについては、製造プロセス及び設計仕様に応じて適宜変更できるものである。
【００６０】
続いて、図１４に実施の形態３にかかる半導体記憶装置のメモリセルに設けられるコンデンサの配置を説明する図を示す。図１４に示すように、実施の形態３にかかるメモリセルＭＣにおいても、実施の形態１にかかるメモリセルＭＣと同様に、ビット線とセルノード配線との重なり部分に第１の容量Ｃ１及び第２の容量Ｃ２が形成される。また、第１のビット線ＢＬｔ及び第２のビット線ＢＬｂは、それぞれセルノードと重なる部分に配線幅が広い幅広部を有する。
【００６１】
実施の形態３では、メモリセルＭＣを構成するトランジスタとしてＦＩＮ構造のトランジスタを用いた。ＦＩＮ構造のトランジスタは、ソース及びドレインの寄生容量が小さいという特徴を有する。つまり、実施の形態３にかかるメモリセルＭＣでは、ソース及びドレインの寄生容量Ｃｎが実施の形態１にかかるメモリセルＭＣよりも小さい。そのため、実施の形態３にかかるメモリセルＭＣでは、（１）式より算出される書き込み開始時のセルノードの引き下げ電圧ｄＶを、実施の形態１にかかるメモリセルＭＣよりも大きくすることができる。例えば、書き込み開始時のセルノードの引き下げ電圧ｄＶを、８０ｍＶから１００ｍＶ程度まで大きくすることも可能である。
【００６２】
つまり、実施の形態３にかかるメモリセルＭＣを用いることで、実施の形態１にかかるメモリセルＭＣよりも高い書き込みマージンを確保することが可能である。
【００６３】
実施の形態４
実施の形態４では、ＦＩＮ構造のトランジスタを用いたメモリセルＭＣの別の形態について説明する。そこで、図１５に実施の形態４にかかる半導体記憶装置のメモリセルの回路図を示す。図１５に示すように、実施の形態４にかかるメモリセルＭＣは、第１の駆動トランジスタ及び第２の駆動トランジスタがそれぞれ２つのトランジスタにより構成される。
【００６４】
図１５に示した例では、第１の駆動トランジスタは、駆動トランジスタＮＭ１１、ＮＭ１２により構成される。また、第２の駆動トランジスタは、駆動トランジスタＮＭ２１、ＮＭ２２により構成される。
【００６５】
ＦＩＮ構造のトランジスタでは、ゲート幅がソース及びドレインとなる拡散層が形成されるＦＩＮ形状の部分（以下ＦＩＮ部と称す）の高さ及び幅により決定される。このとき、微細化を進める上では、ＦＩＮ部の幅を広げることは困難である。また、ＦＩＮ部の形状は、プロセスにより決まるものであり、要求される駆動能力に応じて高さを変更することは困難である。そこで、実施の形態４にかかるメモリセルＭＣでは、トランジスタを並列接続することで、メモリセルＭＣの駆動トランジスタ側の電流駆動能力を高める。
【００６６】
また、図１５に示すように、実施の形態４にかかるメモリセルでは、第１のセルノード配線ＮＤＴと第１のビット線ＢＬｔとの間に接続される第１の容量Ｃ１０を第１の分割容量Ｃ１１及び第２の分割容量Ｃ１２の合成容量として実装する。また、実施の形態４にかかるメモリセルでは、第２のセルノード配線ＮＤＢと第２のビット線ＢＬｂとの間に接続される第２の容量Ｃ２０を第３の分割容量Ｃ２１及び第４の分割容量Ｃ２２の合成容量として実装する。
【００６７】
続いて、実施の形態４にかかるメモリセルＭＣのレイアウトについてより詳細に説明する。実施の形態４にかかるメモリセルＭＣのレイアウトは、図４〜図６で示した実施の形態１にかかるメモリセルＭＣと一部を除いて実質的に同じである。そこで、以下では、実施の形態１にかかるメモリセルＭＣと実施の形態４にかかるメモリセルＭＣとで異なる部分についてのみ説明する。
【００６８】
図１６に実施の形態４にかかる半導体記憶装置のメモリセルの第１配線層までのレイアウトを示す概略図を示す。図１６に示すように、実施の形態４にかかるメモリセルＭＣでは、図４に示した実施の形態１にかかる第１の駆動トランジスタＮＭ１に代えて駆動トランジスタＮＭ１１が配置される。また、駆動トランジスタＮＭ１１と第１の負荷トランジスタＰＭ１との間に駆動トランジスタＮＭ１２が形成される。そして、駆動トランジスタＮＭ１１、ＮＭ１２及び負荷トランジスタＰＭ１のゲートは、一体に形成される。
【００６９】
また、実施の形態４にかかるメモリセルＭＣでは、図４に示した実施の形態１にかかる第２の駆動トランジスタＮＭ２に代えて駆動トランジスタＮＭ２１が配置される。また、駆動トランジスタＮＭ２１と第１の負荷トランジスタＰＭ２との間に駆動トランジスタＮＭ２２が形成される。そして、駆動トランジスタＮＭ２１、ＮＭ２２及び負荷トランジスタＰＭ２のゲートは、一体に形成される。
【００７０】
続いて、図１７に実施の形態４にかかる半導体記憶装置のメモリセルの第１配線層までのレイアウトを示す概略図を示す。図１７に示すように、実施の形態４にかかるメモリセルＭＣでは、第１のセルノード配線ＮＤＴは、第１の負荷トランジスタＰＭ１のドレインと、駆動トランジスタＮＭ１１、ＮＭ１２のドレインと、第２の負荷トランジスタＰＭ２のゲートと、駆動トランジスタＮＭ２１、ＮＭ２１のゲートと、第１の転送トランジスタＮＭ３の一方の端子と、を接続するように形成される。第２のセルノード配線ＮＤＢは、第２の負荷トランジスタＰＭ２のドレインと、駆動トランジスタＭＮ２１、ＮＭ２２のドレインと、第１の負荷トランジスタＰＭ１のゲートと、駆動トランジスタＮＭ１１、ＮＭ１２のゲートと、第２の転送トランジスタＮＭ４の一方の端子と、を接続するように形成される。
【００７１】
続いて、図１８に実施の形態４にかかる半導体記憶装置のメモリセルの第２配線層までのレイアウトを示す概略図を示す。図１８に示すように、実施の形態４にかかるメモリセルＭＣは、実施の形態１にかかるメモリセルＭＣに加えて第１の容量配線ＦＬｔ及び第２の容量配線ＦＬｂを有する。第１の容量配線ＦＬｔは、第１のビット線ＢＬｔと隣り合う位置に第１のビット線ＢＬｔと平行する方向が長手方向となるように形成され、第１のセルノード配線ＮＤＴとビアを介して接続される。第１の容量配線ＦＬｔは、自メモリセルが形成される領域内に形成され、他の領域の配線とは接続されない。また、図１８に示す例では、第１の容量配線ＦＬｔは、第１のビット線ＢＬｔよりもセル内電源配線ＶＤＤＣに近い位置に配置される。
【００７２】
第２の容量配線ＦＬｔは、第２のビット線ＢＬｂと隣り合う位置に第２のビット線ＢＬｂと平行する方向が長手方向となるように形成され、第１のセルノード配線ＮＤＢとビアを介して接続される。第２の容量配線ＦＬｂは、自メモリセルが形成される領域内に形成され、他の領域の配線とは接続されない。また、図１８に示す例では、第２の容量配線ＦＬｂは、第１のビット線ＢＬｂよりもセル内電源配線ＶＤＤＣに近い位置に配置される。
【００７３】
また、第１のビット線ＢＬｔは、第１のセルノード配線ＮＤＴとは異なる配線層に形成されるものであって、上面視で第１のセルノード配線ＮＤＴと重なり合う部分を有する。第２のビット線ＢＬｂは、第２のセルノード配線ＮＤＢとは異なる配線層に形成されるものであって、上面視で第２のセルノード配線ＮＤＢと重なり合う部分を有する。
【００７４】
実施の形態４にかかるメモリセルＭＣでは、ビット線とセルノード配線とが重なり合う部分に合成容量を構成する一方の容量が形成され、ビット線と容量配線とが平行する部分に合成容量を構成する他方の容量が形成される。そこで、実施の形態４にかかるメモリセルＭＣで用いられる容量の具体的な構成についてより詳細に説明する。そこで、図１９に実施の形態４にかかる半導体記憶装置のメモリセルに設けられるコンデンサの配置を説明する図を示す。
【００７５】
図１９に示すように、実施の形態４にかかるメモリセルＭＣでは、第１のビット線ＢＬｔと第１のセルノード配線ＮＤＴとが重なり合う部分に第１の容量Ｃ１０のうち第１の分割容量Ｃ１１が形成され、第１のビット線ＢＬｔと第１の容量配線ＦＬｔとの間に第１の容量Ｃ１０のうち第２の分割容量Ｃ１２が形成される。ここで、第１の分割容量Ｃ１１は、第１のセルノード配線ＮＤＴと第１のビット線ＢＬｔとの間に接続されるものであり、第２の分割容量Ｃ１２は、一方の端子が第１の容量配線ＦＬｔを介して第１のセルノード配線ＮＤＴと接続され、他方の端子が第１のビット線ＢＬｔに接続される。
【００７６】
また、実施の形態４にかかるメモリセルＭＣでは、第２のビット線ＢＬｂと第２のセルノード配線ＮＤＢとが重なり合う部分に第２の容量Ｃ２０のうち第３の分割容量Ｃ２１が形成され、第２のビット線ＢＬｂと第２の容量配線ＦＬｂとの間に第２の容量Ｃ２０のうち第４の分割容量Ｃ２２が形成される。ここで、第３の分割容量Ｃ２１は、第２のセルノード配線ＮＤＢと第２のビット線ＢＬｂとの間に接続されるものであり、第４の分割容量Ｃ２２は、一方の端子が第２の容量配線ＦＬｂを介して第２のセルノード配線ＮＤＴと接続され、他方の端子が第２のビット線ＢＬｂに接続される。
【００７７】
続いて、図２０に図１８のＸＸ−ＸＸ線に沿った実施の形態４にかかる半導体記憶装置のメモリセルの断面図を示す。図２０に示すように、実施の形態４にかかるメモリセルＭＣは、第１配線層に、第１のセルノード配線ＮＤＴ及び第２のセルノード配線ＮＤＢが形成される。また、実施の形態４にかかるメモリセルＭＣでは、第１のビット線ＢＬｔ、第２のビット線ＢＬｂ、第１の容量配線ＦＬｔ及び第２の容量配線ＦＬｂが形成される。また、実施の形態４にかかるメモリセルＭＣでは、図示は省略しているが、第１配線層と第２配線層との間に第１の層間絶縁膜が形成され、第２配線層と第２配線層の上層に形成される第３の配線層（不図示）との間に第２の層間絶縁膜が形成される。
【００７８】
そして、第１のセルノード配線ＮＤＴと第１のビット線ＢＬｔとが重なり合う部分には、第１の層間絶縁膜を誘電体膜として機能し、第１のセルノード配線ＮＤＴと第１のビット線ＢＬｔとの間に設けられる第１の容量Ｃ１０を構成する第１の分割容量Ｃ１１が形成される。第１のビット線ＢＬｔと第１の容量配線ＦＬｔとの間には、第２の層間絶縁膜を誘電体膜として機能し、第１のセルノード配線ＮＤＴと第１のビット線ＢＬｔとの間に設けられる第１の容量Ｃ１０を構成する第２の分割容量Ｃ１２が形成される。第２のセルノード配線ＮＤＢと第２のビット線ＢＬｂとが重なり合う部分には、第１の層間絶縁膜を誘電体膜として機能し、第２のセルノード配線ＮＤＢと第２のビット線ＢＬｂとの間に設けられる第２の容量Ｃ２０を構成する第３の分割容量Ｃ２１が形成される。第２のビット線ＢＬｂと第２の容量配線ＦＬｂとの間には、第２の層間絶縁膜を誘電体膜として機能し、第２のセルノード配線ＮＤＢと第２のビット線ＢＬｂとの間に設けられる第２の容量Ｃ２０を構成する第４の分割容量Ｃ２２が形成される。
【００７９】
上記説明より、実施の形態４にかかるメモリセルＭＣでは、駆動トランジスタを複数のトランジスタで構成することで、負荷トランジスタと駆動トランジスタとの駆動能力の比を仕様に応じて適宜設定することができる。
【００８０】
また、実施の形態４にかかるメモリセルＭＣでは、セルノード配線と接続される容量配線を、ビット線と平行するように形成する。これにより、実施の形態４にかかるメモリセルＭＣは、実施の形態１にかかるメモリセルＭＣとは異なる形態で第１の容量Ｃ１０及び第２の容量Ｃ２０の容量値を大きくすることができる。ＦＩＮ構造のトランジスタを用いた製造プロセスでは、配線幅が細く、配線幅よりも配線高さの方が大きくなることがある。このような、製造プロセスでは、上下方向に重なる配線間に形成される寄生容量が小さくなる問題が生じる。しかし、実施の形態４にかかるメモリセルＭＣのように、隣接する配線間に形成される寄生容量を用いることで、第１の容量Ｃ１０及び第２の容量Ｃ２０を大きくし、書き込みマージンを拡大することができる。
【００８１】
また、実施の形態４にかかるメモリセルＭＣのレイアウトでは、容量配線をビット線よりも外側に形成することもできる。そこで、実施の形態４にかかるメモリセルＭＣのレイアウトの変形例を図２１に示す。図２１に示したレイアウトは、図１８に示したレイアウトと同様に第２配線層まで形成したメモリセルＭＣを示すものである。
【００８２】
図２１に示す例では、第１の容量配線ＦＬｔが第１のビット線よりもセル内電源配線ＶＤＤＣよりも遠い位置に配置される。また、第２の容量配線ＦＬｂは、第２のビット線ＢＬｂよりもセル内電源配線ＶＤＤＣから遠い位置に配置される。また、容量配線の位置に応じて、図２１に示す例では、駆動トランジスタＮＭ１１、ＮＭ１２の位置が入れ替えられている。また、図２１に示す例では、駆動トランジスタＮＭ２１、ＮＭ２２の位置が入れ替えられている。
【００８３】
また、図２１に示した変形例におけるコンデンサの配置を説明する図を図２２に示す。図２２に示す変形例においても、第１の分割容量Ｃ１１〜第４の分割容量Ｃ２２が形成される。具体的には、第１のセルノード配線ＮＤＴと第１のビット線ＢＬｔとが重なり合う部分には、第１の層間絶縁膜を誘電体膜として機能し、第１のセルノード配線ＮＤＴと第１のビット線ＢＬｔとの間に設けられる第１の容量Ｃ１０を構成する第１の分割容量Ｃ１１が形成される。第１のビット線ＢＬｔと第１の容量配線ＦＬｔとの間には、第２の層間絶縁膜を誘電体膜として機能し、第１のセルノード配線ＮＤＴと第１のビット線ＢＬｔとの間に設けられる第１の容量Ｃ１０を構成する第２の分割容量Ｃ１２が形成される。第２のセルノード配線ＮＤＢと第２のビット線ＢＬｂとが重なり合う部分には、第１の層間絶縁膜を誘電体膜として機能し、第２のセルノード配線ＮＤＢと第２のビット線ＢＬｂとの間に設けられる第２の容量Ｃ２０を構成する第３の分割容量Ｃ２１が形成される。第２のビット線ＢＬｂと第２の容量配線ＦＬｂとの間には、第２の層間絶縁膜を誘電体膜として機能し、第２のセルノード配線ＮＤＢと第２のビット線ＢＬｂとの間に設けられる第２の容量Ｃ２０を構成する第４の分割容量Ｃ２２が形成される。
【００８４】
図２１及び図２２に示した変形例においても、図１９及び図２０に示したメモリセルＭＣと同様に、第１の容量Ｃ１０及び第２の容量Ｃ２０が形成されるため、容量値を大きくして書き込みマージンを拡大することができる。
【００８５】
実施の形態５
実施の形態５では、第１の容量Ｃ１及び第２の容量Ｃ２を形成する領域の形状の別の形態について説明する。なお、実施の形態５の説明において、他の実施の形態と同じ構成については説明を省略する。
【００８６】
まず図２３に実施の形態５にかかる半導体記憶装置のメモリセルＭＣの第１配線層までのレイアウトを示す概略図を示す。図２３に示すように、実施の形態５にかかるメモリセルＭＣでは、第１のセルノード配線ＮＤＴ及び第２のセルノード配線ＮＤＢの形状が他の実施の形態とは異なる。実施の形態５にかかるメモリセルＭＣでは、第１のセルノード配線ＮＤＴが、駆動トランジスタＮＭ１及び転送トランジスタＮＭ３が形成される拡散層の上層に、当該拡散層が延在する方向と平行する方向に延在する第１の幅広部を有する。また、第２のセルノード配線ＮＤＢが、駆動トランジスタＮＭ２及び転送トランジスタＮＭ４が形成される拡散層の上層に、当該拡散層が延在する方向と平行する方向に延在する第２の幅広部を有する。
【００８７】
また、第１のセルノード配線ＮＤＴの第１の幅広部は、上層に形成される第１のビット線ＢＬｔの下部に、第１のビット線ＢＬｔが延在する方向に延在するように形成される。第２のセルノード配線ＮＤＢの第２の幅広部は、上層に形成される第２のビット線ＢＬｂの下部に、第２のビット線ＢＬｂが延在する方向に延在するように形成される。
【００８８】
続いて、図２４に実施の形態５にかかる半導体記憶装置のメモリセルＭＣの第２配線層までのレイアウトを示す概略図を示す。図２４に示すように、実施の形態５にかかるメモリセルＭＣは、第１のビット線ＢＬｔ及び第２のビット線ＢＬｂは、幅広部を有さず、同じ配線幅で延在するように形成される。
【００８９】
続いて、このような配線を有する実施の形態５にかかるメモリセルＭＣにおいて形成される第１の容量Ｃ１及び第２の容量Ｃ２の形状について説明する。そこで、図２５に、実施の形態５にかかる半導体記憶装置のメモリセルに設けられるコンデンサの配置を説明する図を示す。図２５に示すように、実施の形態５にかかるメモリセルＭＣでは、第１の容量Ｃ１及び第２の容量Ｃ２は、ビット線の下部において、ビット線の延在方向に長く、ビット線の延在方向と直交する方向に短くなる形状で形成される。この第１の容量Ｃ１及び第２の容量Ｃ２は、セルノード配線において、駆動トランジスタ及び転送トランジスタと、負荷トランジスタと、を接続する配線部分の幅よりも広い幅で形成される。
【００９０】
上記説明より、実施の形態５にかかるメモリセルＭＣにおいても、セルノード配線とビット線との間に形成される容量の面積を大きくすることができるため、他の実施の形態と同様に回路面積を増大させることなく、書き込みマージンを拡大したメモリを実現することができる。
【００９１】
実施の形態６
実施の形態６においても、第１の容量Ｃ１及び第２の容量Ｃ２を形成する領域の形状の別の形態について説明する。実施の形態６では、実施の形態５で説明したセルノード配線の形状と実施の形態１で説明したビット線の形状とを組み合わせた場合の容量の形状について説明する。なお、実施の形態６の説明において、他の実施の形態と同じ構成については説明を省略する。
【００９２】
そこで、実施の形態６にかかる半導体記憶装置のメモリセルＭＣに設けられるコンデンサの配置を説明する図を図２６に示す。図２６に示すように、実施の形態６にかかるメモリセルＭＣでは、第１の容量Ｃ１及び第２の容量Ｃ２がＴ字状に形成される。
【００９３】
この実施の形態６にかかるメモリセルＭＣでは、他の実施の形態よりも大きな面積で第１の容量Ｃ１及び第２の容量Ｃ２が形成できる。そのため、実施の形態６にかかるメモリセルＭＣを用いることで、他の実施の形態よりも書き込みマージンを拡大することができる。一方、実施の形態６にかかるメモリセルＭＣでは、他の実施の形態と同様に第１の容量Ｃ１及び第２の容量Ｃ２を形成するために別途容量のための領域を設ける必要がないため、メモリセルＭＣの面積が大きくなるという弊害はない。
【００９４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
【００９５】
例えば、上記実施の形態の説明では、幅広部について、ビット線からセル内電源配線ＶＤＤＣに向かって凸部を有するものを説明したが、幅広部の形状は、例えば、ビット線の配線幅方向の両側に凸部を有するものでも良く、また、セル内電源配線ＶＤＤＣの反対側のビット線に凸部を有するもであっても良い。また、ここではシングルポートＳＲＡＭを示したが、もちろんデュアルポートＳＲＡＭ等であってもよい。
【符号の説明】
【００９６】
１  半導体装置
１０  メモリ
１１  論理回路
２０  書き込み回路
２１  列選択回路
２２  行選択回路
２３  メモリセルアレイ
２４  読み出し回路
ＭＣ  メモリセル
ＰＭ  負荷トランジスタ
ＮＭ１  駆動トランジスタ
ＭＮ３  転送トランジスタ
Ｃ１、Ｃ２  容量
ＮＤＴ  第１のセルノード配線
ＮＤＢ  第２のセルノード配線
ＢＬｔ  第１のビット線
ＢＬｂ  第２のビット線
ＦＬ  容量配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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