(57)【特許請求の範囲】
【請求項１】
第１のワード線と、
第２のワード線と、
第１のソース線と、
第２のソース線と、
第１の消去線と、
第１のビット線と、
第２のビット線と、
第３のビット線と、
第１のＰＭＯＳトランジスタと第２のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタとを備え、前記第１のＰＭＯＳトランジスタのソース端子は前記第１のソース線に接続され、前記第１のＰＭＯＳトランジスタのゲート端子は前記第１のワード線に接続され、前記第１のＰＭＯＳトランジスタのドレイン端子は前記第２のＰＭＯＳトランジスタのソース端子に接続され、前記第２のＰＭＯＳトランジスタのドレイン端子は前記第１のビット線に接続され、前記第２のＰＭＯＳトランジスタのゲート端子は前記第１のＮＭＯＳトランジスタのゲート端子に接続され、前記第１のＮＭＯＳトランジスタのドレイン端子とソース端子とは前記第１の消去線に接続される、第１のメモリセルと、
第３のＰＭＯＳトランジスタと第４のＰＭＯＳトランジスタと第２のＮＭＯＳトランジスタとを備え、前記第３のＰＭＯＳトランジスタのソース端子は前記第１のソース線に接続され、前記第３のＰＭＯＳトランジスタのゲート端子は前記第１のワード線に接続され、前記第３のＰＭＯＳトランジスタのドレイン端子は前記第４のＰＭＯＳトランジスタのソース端子に接続され、前記第４のＰＭＯＳトランジスタのドレイン端子は前記第２のビット線に接続され、前記第４のＰＭＯＳトランジスタのゲート端子は前記第２のＮＭＯＳトランジスタのゲート端子に接続され、前記第２のＮＭＯＳトランジスタのドレイン端子とソース端子とは前記第１の消去線に接続される、第２のメモリセルと、
第５のＰＭＯＳトランジスタと第６のＰＭＯＳトランジスタと第３のＮＭＯＳトランジスタとを備え、前記第５のＰＭＯＳトランジスタのソース端子は前記第２のソース線に接続され、前記第５のＰＭＯＳトランジスタのゲート端子は前記第２のワード線に接続され、前記第５のＰＭＯＳトランジスタのドレイン端子は前記第６のＰＭＯＳトランジスタのソース端子に接続され、前記第６のＰＭＯＳトランジスタのドレイン端子は前記第３のビット線に接続され、前記第６のＰＭＯＳトランジスタのゲート端子は前記第３のＮＭＯＳトランジスタのゲート端子に接続され、前記第３のＮＭＯＳトランジスタのドレイン端子とソース端子とはフローティング状態にある、第３のメモリセルと、を備え、
前記第２のＰＭＯＳトランジスタの前記ゲート端子と前記第１のＮＭＯＳトランジスタの前記ゲート端子とは第１のフローティングゲートに接続され、前記第４のＰＭＯＳトランジスタの前記ゲート端子と前記第２のＮＭＯＳトランジスタの前記ゲート端子とは第２のフローティングゲートに接続され、前記第６のＰＭＯＳトランジスタの前記ゲート端子と前記第３のＮＭＯＳトランジスタの前記ゲート端子とは第３のフローティングゲートに接続される、単層ポリシリコン不揮発性メモリのアレイ構造体。
【請求項２】
第３のワード線と、
第３のソース線と、
第７のＰＭＯＳトランジスタと第８のＰＭＯＳトランジスタと第４のＮＭＯＳトランジスタとを備え、前記第７のＰＭＯＳトランジスタのソース端子は前記第３のソース線に接続され、前記第７のＰＭＯＳトランジスタのゲート端子は前記第３のワード線に接続され、前記第７のＰＭＯＳトランジスタのドレイン端子は前記第８のＰＭＯＳトランジスタのソース端子に接続され、前記第８のＰＭＯＳトランジスタのドレイン端子は前記第１のビット線に接続され、前記第８のＰＭＯＳトランジスタのゲート端子は前記第４のＮＭＯＳトランジスタのゲート端子に接続され、前記第４のＮＭＯＳトランジスタのドレイン端子とソース端子とは前記第１の消去線に接続される、第４のメモリセルと、
第９のＰＭＯＳトランジスタと第１０のＰＭＯＳトランジスタと第５のＮＭＯＳトランジスタとを備え、前記第９のＰＭＯＳトランジスタのソース端子は前記第３のソース線に接続され、前記第９のＰＭＯＳトランジスタのゲート端子は前記第３のワード線に接続され、前記第９のＰＭＯＳトランジスタのドレイン端子は前記第１０のＰＭＯＳトランジスタのソース端子に接続され、前記第１０のＰＭＯＳトランジスタのドレイン端子は前記第２のビット線に接続され、前記第１０のＰＭＯＳトランジスタのゲート端子は前記第５のＮＭＯＳトランジスタのゲート端子に接続され、前記第５のＮＭＯＳトランジスタのドレイン端子とソース端子とは前記第１の消去線に接続される、第５のメモリセルと、を更に備え、
前記第８のＰＭＯＳトランジスタの前記ゲート端子と前記第４のＮＭＯＳトランジスタの前記ゲート端子とは第４のフローティングゲートに接続され、前記第１０のＰＭＯＳトランジスタの前記ゲート端子と前記第５のＮＭＯＳトランジスタの前記ゲート端子とは第５のフローティングゲートに接続される、請求項１に記載のアレイ構造体。
【請求項３】
第４のビット線と、
第７のＰＭＯＳトランジスタと第８のＰＭＯＳトランジスタと第４のＮＭＯＳトランジスタとを備え、前記第７のＰＭＯＳトランジスタのソース端子は前記第２のソース線に接続され、前記第７のＰＭＯＳトランジスタのゲート端子は前記第２のワード線に接続され、前記第７のＰＭＯＳトランジスタのドレイン端子は前記第８のＰＭＯＳトランジスタのソース端子に接続され、前記第８のＰＭＯＳトランジスタのドレイン端子は前記第４のビット線に接続され、前記第８のＰＭＯＳトランジスタのゲート端子は前記第４のＮＭＯＳトランジスタのゲート端子に接続され、前記第４のＮＭＯＳトランジスタのドレイン端子とソース端子とはフローティング状態にある、第４のメモリセルと、を更に備え、
前記第８のＰＭＯＳトランジスタの前記ゲート端子と前記第４のＮＭＯＳトランジスタの前記ゲート端子とは第４のフローティングゲートに接続される、請求項１に記載のアレイ構造体。
【請求項４】
第１のワード線と、
第２のワード線と、
第１のソース線と、
第２のソース線と、
第１の消去線と、
第１のビット線と、
第２のビット線と、
第３のビット線と、
第４のビット線と、
第１のＰＭＯＳトランジスタと第２のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタとを備え、前記第１のＰＭＯＳトランジスタのソース端子は前記第１のソース線に接続され、前記第１のＰＭＯＳトランジスタのゲート端子は前記第１のワード線に接続され、前記第１のＰＭＯＳトランジスタのドレイン端子は前記第２のＰＭＯＳトランジスタのソース端子に接続され、前記第２のＰＭＯＳトランジスタのドレイン端子は前記第１のビット線に接続され、前記第２のＰＭＯＳトランジスタのゲート端子は前記第１のＮＭＯＳトランジスタのゲート端子に接続され、前記第１のＮＭＯＳトランジスタのドレイン端子とソース端子とは前記第１の消去線に接続される、第１のメモリセルと、
第３のＰＭＯＳトランジスタと第４のＰＭＯＳトランジスタと第２のＮＭＯＳトランジスタとを備え、前記第３のＰＭＯＳトランジスタのソース端子は前記第１のソース線に接続され、前記第３のＰＭＯＳトランジスタのゲート端子は前記第１のワード線に接続され、前記第３のＰＭＯＳトランジスタのドレイン端子は前記第４のＰＭＯＳトランジスタのソース端子に接続され、前記第４のＰＭＯＳトランジスタのドレイン端子は前記第２のビット線に接続され、前記第４のＰＭＯＳトランジスタのゲート端子は前記第２のＮＭＯＳトランジスタのゲート端子に接続され、前記第２のＮＭＯＳトランジスタのドレイン端子とソース端子とは前記第１の消去線に接続される、第２のメモリセルと、
第５のＰＭＯＳトランジスタと第６のＰＭＯＳトランジスタと第３のＮＭＯＳトランジスタとを備え、前記第５のＰＭＯＳトランジスタのソース端子は前記第２のソース線に接続され、前記第５のＰＭＯＳトランジスタのゲート端子は前記第２のワード線に接続され、前記第５のＰＭＯＳトランジスタのドレイン端子は前記第６のＰＭＯＳトランジスタのソース端子に接続され、前記第６のＰＭＯＳトランジスタのドレイン端子は前記第３のビット線に接続され、前記第６のＰＭＯＳトランジスタのゲート端子は前記第３のＮＭＯＳトランジスタのゲート端子に接続され、前記第３のＮＭＯＳトランジスタのドレイン端子とソース端子とはフローティング状態にある、第３のメモリセルと、
第７のＰＭＯＳトランジスタを備え、前記第７のＰＭＯＳトランジスタのソース端子は前記第２のソース線に接続され、前記第７のＰＭＯＳトランジスタのゲート端子は前記第２のワード線に接続され、前記第７のＰＭＯＳトランジスタのドレイン端子は前記第４のビット線に接続される、第４のメモリセルと、を備え、
前記第２のＰＭＯＳトランジスタの前記ゲート端子と前記第１のＮＭＯＳトランジスタの前記ゲート端子とは第１のフローティングゲートに接続され、前記第４のＰＭＯＳトランジスタの前記ゲート端子と前記第２のＮＭＯＳトランジスタの前記ゲート端子とは第２のフローティングゲートに接続され、第１の記憶状態は前記第４のメモリセル内に記録され、第２の記憶状態は前記第３のメモリセル内に記録される、単層ポリシリコン不揮発性メモリのアレイ構造体。
【請求項５】
第３のワード線と、
第３のソース線と、
第８のＰＭＯＳトランジスタと第９のＰＭＯＳトランジスタと第４のＮＭＯＳトランジスタとを備え、前記第８のＰＭＯＳトランジスタのソース端子は前記第３のソース線に接続され、前記第８のＰＭＯＳトランジスタのゲート端子は前記第３のワード線に接続され、前記第８のＰＭＯＳトランジスタのドレイン端子は前記第９のＰＭＯＳトランジスタのソース端子に接続され、前記第９のＰＭＯＳトランジスタのドレイン端子は前記第３のビット線に接続され、前記第９のＰＭＯＳトランジスタのゲート端子は前記第４のＮＭＯＳトランジスタのゲート端子に接続され、前記第４のＮＭＯＳトランジスタのドレイン端子とソース端子とはフローティング状態にある、第５のメモリセルと、を更に備える、請求項４に記載のアレイ構造体。
【請求項６】
第１０のＰＭＯＳトランジスタと第１１のＰＭＯＳトランジスタと第５のＮＭＯＳトランジスタとを備え、前記第１０のＰＭＯＳトランジスタのソース端子は前記第３のソース線に接続され、前記第１０のＰＭＯＳトランジスタのゲート端子は前記第３のワード線に接続され、前記第１０のＰＭＯＳトランジスタのドレイン端子は前記第１１のＰＭＯＳトランジスタのソース端子に接続され、前記第１１のＰＭＯＳトランジスタのドレイン端子は前記第４のビット線に接続され、前記第１１のＰＭＯＳトランジスタのゲート端子は前記第５のＮＭＯＳトランジスタのゲート端子に接続され、前記第５のＮＭＯＳトランジスタのドレイン端子とソース端子とはフローティング状態にある、第６のメモリセル、を更に備える、請求項５に記載のアレイ構造体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性メモリに関し、より詳細には単層ポリシリコン不揮発性メモリのアレイ構造体に関する。
【背景技術】
【０００２】
図１は従来のプログラム可能二層ポリシリコン不揮発性メモリのメモリセルを示す概略断面図である。メモリセルはフローティングゲートトランジスタを備える。図１に示すように、このフローティングゲートトランジスタは積重され分離された２つのゲートを備える。上側のゲートは制御ゲート１２であり、制御線Ｃに接続されている。下側のゲートはフローティングゲート１４である。さらに、ｎ型にドープされたソース領域及びｎ型にドープされたドレイン領域がＰ型基板内に構築される。ｎ型にドープされたソース領域はソース線Ｓに接続されている。ｎ型にドープされたドレイン領域はドレイン線Ｄに接続されている。
【０００３】
例えば、不揮発性メモリがプログラム状態にある場合、高電圧（例えば＋１６Ｖ）がドレイン線Ｄによって供給され、接地電圧がソース線Ｓによって供給され、制御電圧（例えば＋２５Ｖ）が制御線Ｃによって供給される。結果として、ソース線Ｓからドレイン線Ｄへｎチャネル領域を通って電子を送る過程の間、ホットキャリア（例えばホットエレクトロン）が制御ゲート１２の制御電圧によって引き寄せられ、フローティングゲート１４に注入される。この状況下で、多くのキャリアがフローティングゲート１４に蓄積される。結果として、このプログラム状態は第１の記憶状態（例えば「０」状態）とみなすことができる。
【０００４】
不揮発性メモリが非プログラム状態にある場合、キャリアはフローティングゲート１４に注入されない。したがってこの非プログラム状態は第２の記憶状態（例えば「１」状態）とみなすことができる。
【０００５】
換言すれば、第１の記憶状態におけるドレイン電流（Ｉｄ）及びゲート−ソース間電圧（Ｖｇｓ）の特性曲線（すなわちＩｄ−Ｖｇｓ特性曲線）と第２の記憶状態におけるＩｄ−Ｖｇｓ特性曲線とは識別される。結果として、フローティングゲートトランジスタの記憶状態はＩｄ−Ｖｇｓ特性曲線の変動に従って実現することができる。
【０００６】
しかしながら、二層ポリシリコン不揮発性メモリのフローティングゲート１４及び制御ゲート１２は別々に製造されるべきであるので、二層ポリシリコン不揮発性メモリの製造プロセスは標準的なＣＭＯＳ製造プロセスより多くの工程が必要であり、標準的なＣＭＯＳ製造プロセスには適合しない。
【０００７】
さらに、特許文献１はプログラム可能単層ポリシリコン不揮発性メモリを開示している。図２Ａは特許文献１において開示されている従来のプログラム可能単層ポリシリコン不揮発性メモリのメモリセルを示す概略断面図である。図２Ｂは図２Ａの従来のプログラム可能単層ポリシリコン不揮発性メモリのメモリセルを示す概略上面図である。図２Ｃは図２Ａの従来のプログラム可能単層ポリシリコン不揮発性メモリのメモリセルを示す概略回路図である。
【０００８】
図２Ａ〜図２Ｃを参照されたい。従来のプログラム可能単層ポリシリコン不揮発性メモリのメモリセルは、直列接続された２つのｐ型金属酸化物半導体（ＰＭＯＳ）トランジスタを備える。第１のＰＭＯＳトランジスタは選択トランジスタとして用いられていて、第１のＰＭＯＳトランジスタの選択ゲート２４は選択ゲート電圧ＶＳＧに接続されている。ｐ型にドープされたソース領域２１はソース線電圧ＶＳＬに接続されている。さらに、ｐ型にドープされたドレイン領域２２は、第１のＰＭＯＳトランジスタのｐ型にドープされたドレイン領域と第２のＰＭＯＳトランジスタの第１のｐ型にドープされた領域との結合体とみなすことができる。フローティングゲート２６は第２のＰＭＯＳトランジスタの上方に配置されている。第２のＰＭＯＳトランジスタの第２のｐ型にドープされた領域２３はビット線電圧ＶＢＬに接続されている。さらに、これらのＰＭＯＳトランジスタはＮウェル領域（ＮＷ）に構築されている。Ｎウェル領域はＮウェル電圧ＶＮＷに接続されている。
【０００９】
選択ゲート電圧ＶＳＧと、ソース線電圧ＶＳＬと、ビット線電圧ＶＢＬと、Ｎウェル電圧ＶＮＷとを適切に制御することによって、従来のプログラム可能単層ポリシリコン不揮発性メモリをプログラム状態又は読出し状態で動作させることができる。
【００１０】
従来のプログラム可能単層ポリシリコン不揮発性メモリのメモリセルの２つのＰＭＯＳトランジスタはそれぞれゲート２４及びゲート２６を有しているので、従来のプログラム可能単層ポリシリコン不揮発性メモリの製造プロセスは標準的なＣＭＯＳ製造プロセスに適合する。
【００１１】
図１及び図２に記載されているように、不揮発性メモリのメモリセルは単にプログラム可能であるだけである。不揮発性メモリの電気的特性は多くのホットキャリアをフローティングゲートに注入するのに利用されるにすぎない。一方、この電気的特性はフローティングゲートからキャリアを取り除くことに利用することはできない。すなわち、データ消去機能を達成するためには、紫外線（ＵＶ）光を不揮発性メモリに曝露することによって、フローティングゲートに蓄えられたキャリアをフローティングゲートから取り除かなければならない。結果として、この不揮発性メモリのメモリセルはワンタイムプログラム（ＯＴＰ）セルと呼ばれる。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】米国特許第６６７８１９０号
【発明の概要】
【発明が解決しようとする課題】
【００１３】
したがって、プログラム可能単層ポリシリコン不揮発性メモリのメモリセルを改善するために、マルチタイムプログラム（ＭＴＰ）セル、ワンタイムプログラム（ＯＴＰ）セル及び／又はマスクリードオンリーメモリ（ＲＯＭ）セルのアレイ構造体を提供する必要がある。
【課題を解決するための手段】
【００１４】
本発明は単層ポリシリコン不揮発性メモリのアレイ構造体を提供する。このアレイ構造体はＭＴＰセル、ＯＴＰセル及び／又はＲＯＭセルを混在モードで備える。
【００１５】
本発明の一実施形態は単層ポリシリコン不揮発性メモリのアレイ構造体を提供する。このアレイ構造体は第１のワード線と、第１のソース線と、第１の消去線と、第１のビット線と、第２のビット線と、第１のメモリセルと、第２のメモリセルとを備える。第１のメモリセルは第１のＰＭＯＳトランジスタと、第２のＰＭＯＳトランジスタと、第１のＮＭＯＳトランジスタとを備える。第１のＰＭＯＳトランジスタのソース端子は第１のソース線に接続される。第１のＰＭＯＳトランジスタのゲート端子は第１のワード線に接続される。第１のＰＭＯＳトランジスタのドレイン端子は第２のＰＭＯＳトランジスタのソース端子に接続される。第２のＰＭＯＳトランジスタのドレイン端子は第１のビット線に接続される。第２のＰＭＯＳトランジスタのゲート端子は第１のＮＭＯＳトランジスタのゲート端子に接続される。第１のＮＭＯＳトランジスタのドレイン端子とソース端子とは第１の消去線に接続される。第２のメモリセルは第３のＰＭＯＳトランジスタと、第４のＰＭＯＳトランジスタと、第２のＮＭＯＳトランジスタとを備える。第３のＰＭＯＳトランジスタのソース端子は第１のソース線に接続される。第３のＰＭＯＳトランジスタのゲート端子は第１のワード線に接続される。第３のＰＭＯＳトランジスタのドレイン端子は第４のＰＭＯＳトランジスタのソース端子に接続される。第４のＰＭＯＳトランジスタのドレイン端子は第２のビット線に接続される。第４のＰＭＯＳトランジスタのゲート端子は第２のＮＭＯＳトランジスタのゲート端子に接続される。第２のＮＭＯＳトランジスタのドレイン端子とソース端子とは第１の消去線に接続される。第２のＰＭＯＳトランジスタのゲート端子と第１のＮＭＯＳトランジスタのゲート端子とは第１のフローティングゲートに接続される。第４のＰＭＯＳトランジスタのゲート端子と第２のＮＭＯＳトランジスタのゲート端子とは第２のフローティングゲートに接続される。
【００１６】
本発明の一実施形態は単層ポリシリコン不揮発性メモリのアレイ構造体を提供する。このアレイ構造体は、第１のワード線と第１のソース線と第１の消去線と複数のビット線とに接続されるＭＴＰセルの第１の行を備える第１のＭＴＰセクションと、第２のワード線と第２のソース線とに接続されるＭＴＰセルの第２の行を備える第２のＭＴＰセクションであって、該第２のＭＴＰセクションは前記第１の消去線と前記複数のビット線とを前記第１のＭＴＰセクションと共有する、第２のＭＴＰセクションと、第３のワード線に接続される第１のＯＴＰセルの第３の行を備える第１のＯＴＰセクションであって、該第１のＯＴＰセクションは前記第１のソース線と前記複数のビット線とを前記第１のＭＴＰセクションと共有する、第１のＯＴＰセクションと、を備える。
【００１７】
本発明の一実施形態は単層ポリシリコン不揮発性メモリのアレイ構造体を提供する。このアレイ構造体は、第１のワード線と第１のソース線と第１の消去線と複数のビット線とに接続されるＭＴＰセルの第１の行を備える、第１のＭＴＰセクションと、第２のワード線と第２のソース線とに接続されるＭＴＰセルの第２の行を備える第２のＭＴＰセクションであって、該第２のＭＴＰセクションは前記第１の消去線と前記複数のビット線とを前記第１のＭＴＰセクションと共有する、第２のＭＴＰセクションと、第３のワード線に接続されたＲＯＭセルの第３の行を備える第１のＲＯＭセクションであって、該第１のＲＯＭセクションは前記第１のソース線と前記複数のビット線とを前記第１のＭＴＰセクションと共有する、第１のＲＯＭセクションと、第４のワード線と第３のソース線とに接続されるＲＯＭセルの第４の行を備える第２のＲＯＭセクションであって、該第２のＲＯＭセクションは前記複数のビット線を前記第１のＭＴＰセクションと共有する、第２のＲＯＭセクションと、を備える。
【００１８】
本発明の数々の目的、特徴及び利点は、添付の図面を併用して以下の本発明の実施形態の詳細な説明を読めば直ちに明白になるであろう。しかしながら、本明細書において採用されている図面は説明目的のものであり、限定するためのものとみなされるべきではない。
【００１９】
本発明の上記の目的及び利点は、以下の詳細な説明及び添付の図面を参照すれば、当業者には直ちにより明白になるであろう。
【図面の簡単な説明】
【００２０】
【図１】（従来技術）従来のプログラム可能二層ポリシリコン不揮発性メモリのメモリセルを示す概略断面図である。
【図２Ａ】（従来技術）従来のプログラム可能単層ポリシリコン不揮発性メモリのメモリセルを示す概略断面図である。
【図２Ｂ】（従来技術）図２Ａの、従来のプログラム可能単層ポリシリコン不揮発性メモリのメモリセルを示す概略上面図である。
【図２Ｃ】（従来技術）図２Ａの、従来のプログラム可能単層ポリシリコン不揮発性メモリのメモリセルを示す概略回路図である。
【図３Ａ】本発明の第１の実施形態に係る単層ポリシリコン不揮発性メモリのメモリセルを概略的に示す図である。
【図３Ｂ】本発明の第１の実施形態に係る単層ポリシリコン不揮発性メモリのメモリセルを概略的に示す図である。
【図３Ｃ】本発明の第１の実施形態に係る単層ポリシリコン不揮発性メモリのメモリセルを概略的に示す図である。
【図３Ｄ】本発明の第１の実施形態に係る単層ポリシリコン不揮発性メモリのメモリセルを概略的に示す図である。
【図４Ａ】本発明の第１の実施形態に係るメモリセルのプログラム状態におけるバイアス電圧を概略的に示す図である。
【図４Ｂ】本発明の第１の実施形態に係るメモリセルの消去状態におけるバイアス電圧を概略的に示す図である。
【図４Ｃ】本発明の第１の実施形態に係るメモリセルの読出し状態におけるバイアス電圧を概略的に示す図である。
【図５Ａ】本発明の第２の実施形態に係る単層ポリシリコン不揮発性メモリのメモリセルを概略的に示す図である。
【図５Ｂ】本発明の第２の実施形態に係る単層ポリシリコン不揮発性メモリのメモリセルを概略的に示す図である。
【図５Ｃ】本発明の第２の実施形態に係る単層ポリシリコン不揮発性メモリのメモリセルを概略的に示す図である。
【図６】単層ポリシリコン不揮発性メモリの複数のＭＴＰセルのアレイ構造体を示す概略回路図である。
【図７Ａ】単層ポリシリコン不揮発性メモリの複数のＯＴＰセルと複数のＭＴＰセルとの混在モードのアレイ構造体を示す概略回路図である。
【図７Ｂ】単層ポリシリコン不揮発性メモリの複数のＯＴＰセルと複数のＭＴＰセルとの混在モードの別のアレイ構造体を示す概略回路図である。
【図８】単層ポリシリコン不揮発性メモリの複数のＲＯＭセルと複数のＭＴＰセルとの混在モードのアレイ構造体を示す概略回路図である。
【図９】単層ポリシリコン不揮発性メモリの複数のＲＯＭセルと、複数のＯＴＰセルと、複数のＭＴＰセルとの混在モードのアレイ構造体及び複数のＭＴＰセルのアレイ構造体を示す概略回路図である。
【発明を実施するための形態】
【００２１】
図３Ａ〜図３Ｄは本発明の第１の実施形態に係る単層ポリシリコン不揮発性メモリのメモリセルを概略的に示している。図３Ａは本発明の第１の実施形態に係る単層ポリシリコン不揮発性メモリのメモリセルを示す概略上面図である。図３Ｂは図３Ａの単層ポリシリコン不揮発性メモリのメモリセルを、第１の方向（ａ１−ａ２）に沿って示す概略断面図である。図３Ｃは図３Ａの単層ポリシリコン不揮発性メモリのメモリセルを、第２の方向（ｂ１−ｂ２）に沿って示す概略断面図である。図３Ｄは本発明の第１の実施形態に係る単層ポリシリコン不揮発性メモリのメモリセルの等価回路図である。
【００２２】
図３Ａ及び図３Ｂに示すように、第１の実施形態のメモリセルは直列接続された２つのｐ型金属酸化物半導体（ＰＭＯＳ）トランジスタを備える。これら２つのＰＭＯＳトランジスタはＮウェル領域（ＮＷ）内に構築される。ｐ型にドープされた３つの領域３１、３２及び３３はＮウェル領域（ＮＷ）内に形成される。加えて、２つのポリシリコンゲート３４及び３６はｐ型にドープされた３つの領域３１、３２及び３３の間のエリアの上方に架けわたされている。
【００２３】
第１のＰＭＯＳトランジスタは選択トランジスタとして用いられ、第１のＰＭＯＳトランジスタのポリシリコンゲート３４（選択ゲートとも呼ばれる）は選択ゲート電圧ＶＳＧに接続されている。ｐ型にドープされた領域３１はｐ型にドープされたソース領域であり、ソース線電圧ＶＳＬに接続されている。ｐ型にドープされた領域３２はｐ型ドープされたドレイン領域であり、この領域は第１のＰＭＯＳトランジスタのｐ型にドープされたドレイン領域と第２のＰＭＯＳトランジスタの第１のｐ型にドープされた領域との結合体とみなすことができる。ポリシリコンゲート３６（フローティングゲートとも呼ばれる）は第２のＰＭＯＳトランジスタの上方に配置されている。ｐ型にドープされた領域３３は第２のＰＭＯＳトランジスタの第２のｐ型にドープされた領域であり、ビット線電圧ＶＢＬに接続されている。さらに、Ｎウェル領域（ＮＷ）はＮウェル電圧ＶＮＷに接続されている。概して、第１のＰＭＯＳトランジスタの選択ゲート３４はワード線に接続され、選択ゲート電圧ＶＳＧはワード線制御電圧である。さらに、ｐ型にドープされたソース領域３１はソース線に接続され、ソース線電圧ＶＳＬはソース線制御電圧である。
【００２４】
ｐ型にドープされた領域３１、３２及び３３を形成するイオン注入プロセス中、フローティングゲート３６及び選択ゲート３４はこのイオン注入のマスク層として用いられる。結果として、Ｎウェル領域（ＮＷ）の上方のフローティングゲート３６及び選択ゲート３４はｐ型のゲートである。
【００２５】
図３Ａ及び図３Ｃに示すように、第１の実施形態のメモリセルはｎ型の金属酸化物半導体（ＮＭＯＳ）トランジスタ、すなわちフローティングゲート３６と消去ゲート領域３５との結合体を更に備える。ＮＭＯＳトランジスタはＰウェル領域（ＰＷ）内に構築される。ｎ型にドープされた領域３８がＰウェル領域（ＰＷ）内に形成される。換言すれば、消去ゲート領域３５はＰウェル領域（ＰＷ）とｎ型にドープされた領域３８とを含む。この実施形態において、第１のＰＭＯＳトランジスタ、第２のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタは、協働してマルチタイムプログラム（ＭＴＰ）セルとして規定される。
【００２６】
図３Ａに示すように、フローティングゲート３６は消去ゲート領域３５まで伸び、消去ゲート領域３５の近傍に配置される。結果として、フローティングゲート３６はＮＭＯＳトランジスタのゲートとみなすことができ、ｎ型にドープされた領域３８は、ＮＭＯＳトランジスタのｎ型にドープされたソース領域とｎ型にドープされたドレイン領域との結合体とみなすことができる。ｎ型にドープされた領域３８は消去線電圧ＶＥＬに接続されている。加えて、Ｐウェル領域（ＰＷ）はＰウェル電圧ＶＰＷに接続されている。図３Ｃに示すように、分離構造体３９はＰウェル領域（ＰＷ）とＮウェル領域（ＮＷ）との間に形成される。例えば、分離構造体３９はシャロートレンチ分離（ＳＴＩ：Shallow  Trench  Isolation）構造体である。
【００２７】
ｎ型にドープされた領域３８を形成するイオン注入プロセス中、フローティングゲート３６はこのイオン注入のマスク層として用いられる。結果として、消去ゲート領域３５の上方のフローティングゲート３６はｎ型のゲートである。
【００２８】
図４Ａ〜図４Ｃは、本発明の第１の実施形態に係る、プログラム状態、消去状態及び読出し状態のメモリセルのバイアス電圧をそれぞれ概略的に示す。
【００２９】
図４Ａを参照されたい。プログラム状態において、ビット線電圧ＶＢＬ、消去線電圧ＶＥＬ及びＰウェル電圧ＶＰＷのそれぞれは接地電圧（０Ｖ）に等しい。一方で、Ｎウェル電圧ＶＮＷ及びソース線電圧ＶＳＬのそれぞれは第１の正電圧Ｖｐｐに等しい。第１の正電圧Ｖｐｐは＋３．０Ｖ〜＋９．５Ｖの範囲内にある。結果として、ホットキャリア（例えば電子）がフローティングゲート３６に対応するチャネル領域を通って送られる場合、ホットキャリアはフローティングゲート３６に注入される。本発明によれば、従来の不揮発性メモリにおいて、フローティングゲートへのホットキャリアの注入を制御するのに用いられる制御ゲートを省くことができることは明らかである。加えて、プログラム状態における本発明の不揮発性メモリの動作原理は、従来の不揮発性メモリ（特許文献１を参照）の動作原理と同様であり、本明細書においては冗長には記載しない。
【００３０】
図４Ｂを参照されたい。消去状態において、ビット線電圧ＶＢＬ、ソース線電圧ＶＳＬ、Ｎウェル電圧ＶＮＷ及びＰウェル電圧ＶＰＷのそれぞれは接地電圧（０Ｖ）に等しい。一方で、消去線電圧ＶＥＬは第２の正電圧ＶＥＥに等しい。第２の正電圧ＶＥＥは＋６．５Ｖ〜＋１８Ｖの範囲内にある。図４Ｂに示すように、消去線電圧ＶＥＬが第２の正電圧ＶＥＥに等しい場合、蓄積キャリア（例えば電子）はフローティングゲート３６から取り除かれ、ｎ型にドープされた領域３８を通って放電される。結果として、消去状態の後、キャリアはフローティングゲート３６内に蓄積されていない。
【００３１】
図４Ｃを参照されたい。読出し状態において、ビット線電圧ＶＢＬは接地電圧（０Ｖ）に等しく、ソース線電圧ＶＳＬは１．８Ｖに等しく、Ｎウェル電圧ＶＮＷは１．８Ｖに等しく、消去線電圧ＶＥＬは接地電圧（０Ｖ）に等しく、Ｐウェル電圧ＶＰＷは接地電圧（０Ｖ）に等しい。ホットキャリアがフローティングゲート３６内に蓄積されているかどうかに依拠して、読出し電流ＩＲの異なる大きさが得られる。すなわち、読出し状態において、メモリセルの記憶状態は読出し電流ＩＲに従って実現することができる。例えば、第１の記憶状態（例えば「０」状態）では、読出し電流ＩＲは５μＡより大きい。第２の記憶状態（例えば「１」状態）では、読出し電流ＩＲは０．１μＡより小さい。さらに、上述のバイアス電圧はこれらの固定電圧値に限定されない。例えば、ビット線電圧ＶＢＬは０Ｖ〜０．５Ｖの範囲内にあることができ、ソース線電圧ＶＳＬ及びＮウェル電圧ＶＮＷはＶＤＤ〜ＶＤＤ２の範囲内にあることができ、消去線電圧ＶＥＬは０Ｖ〜ＶＤＤ２の範囲内にあることができる。ここで、ＶＤＤは不揮発性メモリのコアデバイス電圧であり、ＶＤＤ２は不揮発性メモリのＩＯデバイス電圧である。
【００３２】
もう一度図３Ａ〜図３Ｄを参照されたい。第１の実施形態のメモリセルでは、消去ゲート領域は消去線に接続され、適切な高さの消去線電圧ＶＥＬを供給することによって蓄積された電荷はフローティングゲート３６から取り除かれる。換言すれば、第１の実施形態のメモリセルが消去線に接続されていない、またはＶＥＬのコンタクトホールを取り除いてあった場合、消去動作を行うことはできない。この状況下では、第１の実施形態のメモリセルはワンタイムプログラム（ＯＴＰ：One  Time  Programming）セルと呼ばれる。
【００３３】
図５Ａ〜図５Ｃは本発明の第２の実施形態に係る単層ポリシリコン不揮発性メモリのメモリセルを概略的に示している。図５Ａは本発明の第２の実施形態に係る単層ポリシリコン不揮発性メモリのメモリセルを示す概略上面図である。図５Ｂは図５Ａの単層ポリシリコン不揮発性メモリのメモリセルを、第１の方向（ａ１−ａ２）に沿って示す概略断面図である。図５Ｃは本発明の第２の実施形態に係る単層ポリシリコン不揮発性メモリのメモリセルの概略等価回路図である。
【００３４】
第１の実施形態との比較において、この実施形態のメモリセルはフローティングゲートを装備していない。すなわち、第１の実施形態のメモリセルのフローティングゲートを形成する手順が省かれる場合において、第２の実施形態のメモリセルは製造される。図５Ａ及び図５Ｂに示すように、この実施形態のメモリセルはフローティングゲートを装備していないので、１つのＰＭＯＳトランジスタがＮウェル領域（ＮＷ）内に構築される。２つのｐ型にドープされた領域５１及び５２はＮウェル領域（ＮＷ）内に形成される。加えて、ポリシリコンゲート５４は２つのｐ型にドープされた領域５１及び５２の間のエリアの上方に架けわたされている。
【００３５】
概して、ＰＭＯＳトランジスタは選択トランジスタとして用いられ、ＰＭＯＳトランジスタのポリシリコンゲート５４は選択ゲート電圧ＶＳＧに接続されている。ｐ型にドープされた領域５１はｐ型にドープされたソース領域であり、ソース線電圧ＶＳＬに接続されている。ｐ型にドープされた領域５２はｐ型にドープされたドレイン領域であり、ビット線電圧ＶＢＬに接続されている。さらに、Ｎウェル領域（ＮＷ）はＮウェル電圧ＶＮＷに接続されている。概して、ＰＭＯＳトランジスタの選択ゲート５４はワード線に接続され、選択ゲート電圧ＶＳＧはワード線制御電圧である。さらに、ｐ型にドープされた領域５１はソース線に接続され、ソース線電圧ＶＳＬはソース線制御電圧である。
【００３６】
この実施形態のメモリセルはフローティングゲートを装備していないので、消去ゲート領域５５内のｎ型にドープされた領域５８は、ＮＭＯＳトランジスタとして形成することはできない。加えて、消去ゲート領域５５及びＰＭＯＳトランジスタは互いに接続されていない。
【００３７】
一般に、マスクリードオンリーメモリの全てのメモリセルの記憶状態は、そのメモリの製造プロセス中に直接定義される。すなわち、マスクリードオンリーメモリ（ＲＯＭ）が製造工場を離れた後には、対応する記憶状態についてのデータが全てのＲＯＭセル内に記録されている。ユーザーは単にＲＯＭセルから記憶状態を読み出すことができるに過ぎず、ＲＯＭセルをプログラムすることはできない。すなわち、マスクリードオンリーメモリが製造される前に、ユーザーは最初にＭＴＰセルを用いてカスタマーコード（customer's  code）を試験することができ、その後、ＲＯＭセルの最終的な記憶状態のコードをマスクリードオンリーメモリの製造者に提供することができる。マスクリードオンリーメモリが製造された後には、全ての記憶状態はマスクリードオンリーメモリのＲＯＭセル内で固定されており、再びプログラム又は消去することができない。
【００３８】
本発明によれば、係る第１の実施形態のメモリセル及び第２の実施形態のメモリセルは、「０」状態及び「１」状態を定義する２つのＲＯＭセルとして用いることができる。
【００３９】
例えば、第１の実施形態のメモリセル及び第２の実施形態のメモリセルの読出し状態において、ビット線電圧ＶＢＬは接地電圧（０Ｖ）に等しく、ソース線電圧ＶＳＬは１．８Ｖに等しく、Ｎウェル電圧ＶＮＷは１．８Ｖに等しく、Ｐウェル電圧ＶＰＷは接地電圧（０Ｖ）に等しい。選択ゲート電圧ＶＳＧを提供することによって、第２の実施形態のメモリセルはより大きな読出し電流を発生させ、第１の記憶状態（例えば「０」状態）を有するとみなされ、第１の実施形態のメモリセルはより小さな読出し電流を発生させ、第２の記憶状態（例えば「１」状態）を有するとみなされる。
【００４０】
図６は単層ポリシリコン不揮発性メモリの複数のＭＴＰセルのアレイ構造体を示す概略回路図である。図６に示すように、アレイ構造体６００のメモリセルは全てＭＴＰセルである。このＭＴＰセルの構成は第１の実施形態のＭＴＰセルと同一である。さらに、ＭＴＰセルのそれぞれは、第１のＰＭＯＳトランジスタｐ１と、第２のＰＭＯＳトランジスタｐ２と、第１のＮＭＯＳトランジスタｎ１とを備える。
【００４１】
第１のＰＭＯＳトランジスタｐ１のゲート端子はワード線に接続され、第１のＰＭＯＳトランジスタｐ１のソース端子はソース線に接続されている。第２のＰＭＯＳトランジスタｐ２のドレイン端子はビット線に接続され、第２のＰＭＯＳトランジスタｐ２のソース線は第１のＰＭＯＳトランジスタｐ１のドレイン端子に接続されている。第１のＮＭＯＳトランジスタｎ１のゲート端子は第２のＰＭＯＳトランジスタｐ２のゲート端子に接続され、第１のＮＭＯＳトランジスタｎ１のドレイン端子とソース端子とは消去線に接続されている。さらに、第２のＰＭＯＳトランジスタｐ２のゲートと第１のＮＭＯＳトランジスタｎ１のゲートとは同一のフローティングゲートである。加えて、第１のＮＭＯＳトランジスタｎ１のドレイン端子とソース端子とは消去ゲート領域内に形成される。第１の実施形態と同じく、２つのＰＭＯＳトランジスタｐ１及びｐ２はＮウェル領域（ＮＷ）内に構築されるものであり、このＮウェル領域（ＮＷ）はＮウェル電圧ＶＮＷ（図６内には図示せず）に接続され、Ｎウェル電圧ＶＮＷはソース線電圧ＶＳＬに等しくすることができる。
【００４２】
明確に及び簡潔にするために、図６ではアレイ構造体６００のメモリセルが４列及び４行で示されている。例えば、ＭＴＰ０セクションはメモリセルＣ００〜Ｃ０３を備え、ＭＴＰ１セクションはメモリセルＣ１０〜Ｃ１３を備え、ＭＴＰ２セクションはメモリセルＣ２０〜Ｃ２３を備え、ＭＴＰ３セクションはメモリセルＣ３０〜Ｃ３３を備える。ＭＴＰ０セクションのメモリセルＣ００〜Ｃ０３は全てワード線ＷＬ０、ソース線ＳＬ０及び消去線ＥＬ０に接続されている。メモリセルＣ００はビット線ＢＬ０に接続され、メモリセルＣ０１はビット線ＢＬ１に接続され、メモリセルＣ０２はビット線ＢＬ２に接続され、メモリセルＣ０３はビット線ＢＬ３に接続されている。ＭＴＰ１セクション、ＭＴＰ２セクション及びＭＴＰ３セクションのメモリセルＣ１０〜Ｃ１３、メモリセルＣ２０〜Ｃ２３及びメモリセルＣ３０〜Ｃ３３の接続関係はＭＴＰ０セクションのメモリセルＣ００〜Ｃ０３の接続関係と同様であり、ここでは冗長に説明することはしない。
【００４３】
図６のアレイ構造体６００によれば、ＭＴＰ０セクションはＣ００〜Ｃ０３ＭＴＰセルの行を備え、これらのセルはワード線ＷＬ０、ソース線ＳＬ０、消去線ＥＬ０及びビット線ＢＬ０〜ＢＬ３を通じて制御回路（図示せず）によってプログラムされるか、読み出されるか、又は消去され得る。同様に、アレイ構造体６００の他のメモリセルは対応する信号線を通じて制御回路によってプログラムされるか、読み出されるか、又は消去され得る。
【００４４】
さらに、第１の実施形態のメモリセルが消去線に接続されていない場合、メモリセルは
ワンタイムプログラム（ＯＴＰ）セルとみなすことができる。さらにまた、本発明は複数のＯＴＰセルと複数のＭＴＰセルとの混在モードのアレイ構造体を提供することができる。
【００４５】
図７Ａは単層ポリシリコン不揮発性メモリの複数のＯＴＰセルと複数のＭＴＰセルとの混在モードのアレイ構造体を示す概略回路図である。図７Ａに示すように、アレイ構造体７００は複数のＯＴＰセルと複数のＭＴＰセルとを備える。各ＭＴＰセルは第１のＰＭＯＳトランジスタｐ１と、第２のＰＭＯＳトランジスタｐ２と、第１のＮＭＯＳトランジスタｎ１とを備える。ＯＴＰセルのそれぞれは第３のＰＭＯＳトランジスタｐ３と、第４のＰＭＯＳトランジスタｐ４と、第２のＮＭＯＳトランジスタｎ２とを備える。
【００４６】
第１のＰＭＯＳトランジスタｐ１のゲート端子はワード線に接続され、第１のＰＭＯＳトランジスタｐ１のソース端子はソース線に接続されている。第２のＰＭＯＳトランジスタｐ２のドレイン端子はビット線に接続され、第２のＰＭＯＳトランジスタｐ２のソース端子は第１のＰＭＯＳトランジスタｐ１のドレイン端子に接続されている。第１のＮＭＯＳトランジスタｎ１のゲート端子は第２のＰＭＯＳトランジスタｐ２のゲート端子に接続され、第１のＮＭＯＳトランジスタｎ１のドレイン端子とソース端子とは消去線に接続されている。さらに、第２のＰＭＯＳトランジスタｐ２のゲート及び第１のＮＭＯＳトランジスタｎ１のゲートは同一のフローティングゲートである。加えて、第１のＮＭＯＳトランジスタｎ１のドレイン端子とソース端子とは消去ゲート領域内に形成される。同様に、ＰＭＯＳトランジスタｐ１、ｐ２、ｐ３及びｐ４はＮウェル領域（ＮＷ）内に構築されるべきであり、このＮウェル領域（ＮＷ）はＮウェル電圧ＶＮＷ（図７Ａ内には示さず）に接続され、Ｎウェル電圧ＶＮＷはソース線電圧ＶＳＬに等しくすることができる。
【００４７】
明確に及び簡潔にするために、図７ではアレイ構造体７００のメモリセルが４列及び４行で示されていて、アレイ構造体７００は２つのＭＴＰセクション及び２つのＯＴＰセクションに分割されている。例えば、ＯＴＰ０セクションはメモリセルＣ００〜Ｃ０３を備え、ＯＴＰ１セクションはメモリセルＣ１０〜Ｃ１３を備え、ＭＴＰ０セクションはメモリセルＣ２０〜Ｃ２３を備え、ＭＴＰ１セクションはメモリセルＣ３０〜Ｃ３３を備える。
【００４８】
ＭＴＰ０セクションのメモリセルＣ２０〜Ｃ２３は全てワード線ＷＬ２、ソース線ＳＬ１及び消去線ＥＬ０に接続されている。メモリセルＣ２０はビット線ＢＬ０に接続され、メモリセルＣ２１はビット線ＢＬ１に接続され、メモリセルＣ２２はビット線ＢＬ２に接続され、メモリセルＣ２３はビット線ＢＬ３に接続されている。ＭＴＰ１セクションのメモリセルＣ３０〜Ｃ３３の接続関係はＭＴＰ０セクションのメモリセルＣ２０〜Ｃ２３の接続関係と同様であり、ここでは冗長に説明することはしない。
【００４９】
第３のＰＭＯＳトランジスタｐ３のゲート端子はワード線に接続され、第３のＰＭＯＳトランジスタｐ３のソース端子はソース線に接続されている。第４のＰＭＯＳトランジスタｐ４のドレイン端子はビット線に接続され、第４のＰＭＯＳトランジスタｐ４のソース端子は第３のＰＭＯＳトランジスタｐ３のドレイン端子に接続されている。第２のＮＭＯＳトランジスタｎ２のゲート端子は第４のＰＭＯＳトランジスタｐ４のゲート端子に接続され、第２のＮＭＯＳトランジスタｎ２のドレイン端子とソース端子とはフローティング状態にある。さらに、第４のＰＭＯＳトランジスタｐ４のゲート及び第２のＮＭＯＳトランジスタｎ２のゲートは同一のフローティングゲートである。加えて、第２のＮＭＯＳトランジスタｎ２のドレイン端子とソース端子とは消去ゲート領域内に形成される。
【００５０】
ＯＴＰ０セクションのメモリセルＣ００〜Ｃ０３は全てワード線ＷＬ０と、ソース線ＳＬ０とに接続されている。メモリセルＣ００はビット線ＢＬ０に接続され、メモリセルＣ０１はビット線ＢＬ１に接続され、メモリセルＣ０２はビット線ＢＬ２に接続され、メモリセルＣ０３はビット線ＢＬ３に接続されている。ＯＴＰ１セクションのメモリセルＣ１０〜Ｃ１３の接続関係はＯＴＰ０セクションのメモリセルＣ００〜Ｃ０３の接続関係と同様であり、ここでは冗長に説明することはしない。
【００５１】
図７Ａのアレイ構造体７００によれば、ＭＴＰ０セクションはＣ２０〜Ｃ２３ＭＴＰセルの行を備え、これらのセルはワード線ＷＬ２、ソース線ＳＬ１、消去線ＥＬ０及びビット線ＢＬ０〜ＢＬ３を通じて制御回路（図示せず）によってプログラムされるか、読み出されるか、又は消去され得る。同様に、アレイ構造体７００のＭＴＰ１セクションのメモリセルＣ３０〜Ｃ３３は対応する信号線を通じて制御回路によってプログラムされるか、読み出されるか、又は消去され得る。
【００５２】
さらに、ＯＴＰ０セクションはＣ００〜Ｃ０３ＯＴＰセルの行を備え、ＯＴＰ１セクションはＣ１０〜Ｃ１３ＯＴＰセルの行を備える。全てのＯＴＰセルは消去線に接続されていない。結果として、ＯＴＰ０セクションのメモリセルＣ００〜Ｃ０３はワード線ＷＬ０、ソース線ＳＬ０及びビット線ＢＬ０〜ＢＬ３を通じて制御回路（図示せず）によって一度プログラムされるか、又は読み出され得る。同様に、アレイ構造体７００のＯＴＰ１セクションのメモリセルＣ１０〜Ｃ１３は対応する信号線を通じて制御回路によって一度プログラムされるか、又は読み出され得る。
【００５３】
上記の説明から、単層ポリシリコン不揮発性メモリのアレイ構造体の製造プロセス中に幾つかのメモリセルが消去線に接続されない場合、複数のＯＴＰセルと複数のＭＴＰセルとの混在モードのアレイ構造体を製造することができる。
【００５４】
さらに、ＯＴＰセルは消去線に接続されていないので、消去ゲート領域を形成する手順を省くことができる。さらに、アレイ構造体のＯＴＰ０セクション及びＯＴＰ１セクションを混在モードで形成する手順の間、消去ゲート領域は省かれ、したがって、ＮＭＯＳトランジスタは作られない。この状況下で、アレイ構造体の全体的なサイズを更に削減することができる。
【００５５】
図７Ｂは単層ポリシリコン不揮発性メモリの複数のＯＴＰセルと複数のＭＴＰセルとの混在モードの別のアレイ構造体を示す概略回路図である。図７Ｂに示すように、アレイ構造体７１０は複数のＯＴＰセルと複数のＭＴＰセルとを備える。各ＭＴＰセルは第１のＰＭＯＳトランジスタｐ１と、第２のＰＭＯＳトランジスタｐ２と、第１のＮＭＯＳトランジスタｎ１とを備える。ＯＴＰセルのそれぞれは第３のＰＭＯＳトランジスタｐ３と、第４のＰＭＯＳトランジスタｐ４とを備える。ＯＴＰセルは第２のＮＭＯＳトランジスタを装備していないので、アレイ構造体の全体的なサイズを効果的に削減することができる。ＭＴＰ０セクションのメモリセルＣ２０〜Ｃ２３と、ＭＴＰ１セクションのメモリセルＣ３０〜Ｃ３３との接続関係は図７Ａの接続関係と同様であり、ここでは冗長に説明することはしない。さらに、ＰＭＯＳトランジスタｐ１、ｐ２、ｐ３及びｐ４はＮウェル領域（ＮＷ）内に構築されるべきであり、このＮウェル領域（ＮＷ）はＮウェル電圧ＶＮＷ（図７Ｂ内には示さず）に接続され、Ｎウェル電圧ＶＮＷはソース線電圧ＶＳＬに等しくすることができる。
【００５６】
第３のＰＭＯＳトランジスタｐ３のゲート端子はワード線に接続され、第３のＰＭＯＳトランジスタｐ３のソース端子はソース線に接続されている。第４のＰＭＯＳトランジスタｐ４のドレイン端子はビット線に接続され、第４のＰＭＯＳトランジスタｐ４のソース端子は第３のＰＭＯＳトランジスタｐ３のドレイン端子に接続されている。第４のＰＭＯＳトランジスタｐ４のゲート端子はフローティング状態にある。すなわち、第４のＰＭＯＳトランジスタｐ４のゲートはフローティングゲートである。
【００５７】
ＯＴＰ０’セクションのメモリセルＣ００〜Ｃ０３は全てワード線ＷＬ０と、ソース線ＳＬ０とに接続されている。メモリセルＣ００はビット線ＢＬ０に接続され、メモリセルＣ０１はビット線ＢＬ１に接続され、メモリセルＣ０２はビット線ＢＬ２に接続され、メモリセルＣ０３はビット線ＢＬ３に接続されている。ＯＴＰ１’セクションのメモリセルＣ１０〜Ｃ１３の接続関係はＯＴＰ０’セクションのメモリセルＣ００〜Ｃ０３の接続関係と同様であり、ここでは冗長に説明することはしない。
【００５８】
図７Ｂのアレイ構造体７１０によれば、ＭＴＰ０セクションはＣ２０〜Ｃ２３ＭＴＰセルの行を備え、ＭＴＰ１セクションはＣ３０〜Ｃ３３ＭＴＰセルの行を備える。全てのＭＴＰセルは対応する信号線を通じて制御回路（図示せず）によってプログラムされるか、読み出されるか、又は消去され得る。さらに、ＯＴＰ０’セクションはＣ００〜Ｃ０３ＯＴＰセルを備え、ＯＴＰ１’セクションはＣ１０〜Ｃ１３ＯＴＰセルを備える。全てのＯＴＰセルは対応する信号線を通じて制御回路（図示せず）によって一度プログラムされるか、又は読み出され得る。
【００５９】
さらに、ＯＴＰ０’セクションのメモリセルＣ００〜Ｃ０３及びＯＴＰ１’セクションのメモリセルＣ１０〜Ｃ１３の消去ゲート領域は、ＭＴＰ０セクション及びＭＴＰ１セクションのメモリセルＣ２０〜Ｃ３３と比較して取り除かれている。結果として、ＯＴＰ０’セクションのメモリセルＣ００〜Ｃ０３はワード線ＷＬ０、ソース線ＳＬ０及びビット線ＢＬ０〜ＢＬ３を通じて制御回路（図示せず）によって一度プログラムされるか、又は読み出され得る。同様に、アレイ構造体７１０のＯＴＰ１’セクションのメモリセルＣ１０〜Ｃ１３は対応する信号線を通じて制御回路によって一度プログラムされるか、又は読み出され得る。
【００６０】
上述したように、第１の実施形態のメモリセルと比較すると、第２の実施形態のメモリセルはフローティングゲートを装備していない。さらに、本発明は複数のＲＯＭセルと複数のＭＴＰセルとの混在モードのアレイ構造体を提供することができる。
【００６１】
図８は単層ポリシリコン不揮発性メモリの複数のＲＯＭセルと複数のＭＴＰセルとの混在モードのアレイ構造体を示す概略回路図である。図８に示すように、アレイ構造体８００は複数のＲＯＭセルと複数のＭＴＰセルとを備える。明確に及び簡潔にするために、図８ではアレイ構造体８００のメモリセルが４列及び４行で示されている。例えば、ＲＯＭ０セクションはメモリセルＣ００〜Ｃ０３を備え、ＲＯＭ１セクションはメモリセルＣ１０〜Ｃ１３を備え、ＭＴＰ０セクションはメモリセルＣ２０〜Ｃ２３を備え、ＭＴＰ１セクションはメモリセルＣ３０〜Ｃ３３を備える。
【００６２】
ＭＴＰ０セクション及びＭＴＰ１セクションのメモリセルのそれぞれは、第１のＰＭＯＳトランジスタｐ１と、第２のＰＭＯＳトランジスタｐ２と、第１のＮＭＯＳトランジスタｎ１とを備える。ＲＯＭ０セクション及びＲＯＭ１セクションにおいて、第１の記憶状態のメモリセルは第１のＰＭＯＳトランジスタｐ１と消去ゲート領域ｅ１とを備え、第２の記憶状態のメモリセルは第１のＰＭＯＳトランジスタｐ１と、第２のＰＭＯＳトランジスタｐ２と、第１のＮＭＯＳトランジスタｎ１とを備える。ＭＴＰ０セクションのメモリセルＣ２０〜Ｃ２３と、ＭＴＰ１セクションのメモリセルＣ３０〜Ｃ３３との接続関係は図７Ａの接続関係と同様であり、ここでは冗長に説明することはしない。さらに、ＰＭＯＳトランジスタｐ１及びｐ２は、Ｎウェル領域（ＮＷ）内に構築されるものであり、このＮウェル領域（ＮＷ）はＮウェル電圧ＶＮＷ（図８には示さない）に接続され、Ｎウェル電圧ＶＮＷはソース線電圧ＶＳＬと等しくすることができる。
【００６３】
ＲＯＭ０セクションにおいて、メモリセルＣ００は第１の記憶状態（例えば「０」状態）にあり、メモリセルＣ０１は第２の記憶状態（例えば「１」状態）にあり、メモリセルＣ０２は第２の記憶状態（例えば「１」状態）にあり、メモリセルＣ０３は第１の記憶状態（例えば「０」状態）にある。結果として、アレイ構造体８００を製造するプロセス中に、メモリセルＣ００及びＣ０３のフローティングゲートを形成する手順は省かれる。すなわち、メモリセルＣ００及びＣ０３は、第２の実施形態のメモリセルであり、メモリセルＣ０１及びＣ０２は第１の実施形態のメモリセルである。ＲＯＭ１セクションのメモリセルの記憶状態はＲＯＭ０セクションの記憶状態と同様であり、ここでは冗長に説明することはしない。
【００６４】
さらに、ＲＯＭ０セクションのメモリセルＣ００〜Ｃ０３は全てワード線ＷＬ０及びソース線ＳＬ０に接続されている。メモリセルＣ００及びＣ０３の第１のＰＭＯＳトランジスタｐ１のドレイン端子はそれぞれビット線ＢＬ０及びＢＬ３に接続されている。メモリセルＣ０１及びＣ０２の第２のＰＭＯＳトランジスタｐ２のドレイン端子は、それぞれビット線ＢＬ１及びＢＬ２に接続されている。さらに、メモリセルＣ０１及びＣ０２の第１のＮＭＯＳトランジスタｎ１のドレイン端子とソース端子とはフローティング状態にあり、メモリセルＣ００及びＣ０３の消去ゲート領域ｅ１もフローティング状態にある。代替的に、別の実施形態では、ＲＯＭ０セクション及びＲＯＭ１セクションのメモリセルの消去ゲート領域ｅ１及び第１のＮＭＯＳトランジスタｎ１を形成する手順を省くことができる。結果として、アレイ構造体の全体的なサイズが削減される。
【００６５】
図８のアレイ構造体８００によれば、ＭＴＰ０セクションはＣ２０〜Ｃ２３ＭＴＰセルの行を備え、これらのセルはワード線ＷＬ２、ソース線ＳＬ１、消去線ＥＬ０及びビット線ＢＬ０〜ＢＬ３を通じて制御回路（図示せず）によってプログラムされるか、読み出されるか、又は消去され得る。同様に、アレイ構造体８００のＭＴＰ１セクションのメモリセルＣ３０〜Ｃ３３は対応する信号線を通じて制御回路によってプログラムされるか、読み出されるか、又は消去され得る。
【００６６】
さらに、ＲＯＭ０セクションはＣ００〜Ｃ０３セルの行を備え、Ｃ００〜Ｃ０３セルはワード線ＷＬ０、ソース線ＳＬ０及びビット線ＢＬ０〜ＢＬ３を通じて制御回路（図示せず）によって読み出され得る。結果として、制御回路はメモリセルＣ００が第１の記憶状態にあり、メモリセルＣ０１が第２の記憶状態にあり、メモリセルＣ０２が第２の記憶状態にあり、メモリセルＣ０３が第１の記憶状態にあることを実現する。同様に、アレイ構造体８００のＲＯＭ１セクションのメモリセルＣ１０〜Ｃ１３は対応する信号線を通じて制御回路によって読み出され得る。
【００６７】
上記の説明から、単層ポリシリコン不揮発性メモリのアレイ構造体の製造プロセス中に幾つかのメモリセルがフローティングゲートを装備していない場合、複数のＲＯＭセルと複数のＭＴＰセルとの混在モードのアレイ構造体を製造することができる。
【００６８】
さらに、図７Ａ及び図８の概念は、単層ポリシリコン不揮発性メモリの複数のＲＯＭセルと複数のＯＴＰセルと複数のＭＴＰセルとの混在モードのアレイ構造体を製造することに拡張することができる。
【００６９】
図９は単層ポリシリコン不揮発性メモリの複数のＲＯＭセルと、複数のＯＴＰセルと、複数のＭＴＰセルとの混在モードのアレイ構造体を示す概略回路図である。図９に示すように、アレイ構造体９００はＲＯＭ０セクションと、ＯＴＰ０セクションと、ＭＴＰ０セクションと、ＭＴＰ１セクションとに分割されている。ＭＴＰ０セクション及びＭＴＰ１セクションのメモリセルは制御回路（図示せず）によってプログラムされるか、読み出されるか、又は消去され得る。ＯＴＰ０セクションのメモリセルは制御回路によってプログラムされるか、読み出され得る。ＲＯＭ０のメモリセルは制御回路によって読み出され得る。メモリセルの接続関係は、ここでは冗長に説明しないことにする。同様に、ＰＭＯＳトランジスタｐ１、ｐ２、ｐ３及びｐ４はＮウェル領域（ＮＷ）内に構築されるべきであり、このＮウェル領域（ＮＷ）はＮウェル電圧ＶＮＷ（図９内には示さず）に接続され、Ｎウェル電圧ＶＮＷはソース線電圧ＶＳＬに等しくすることができる。
【００７０】
さらに、ＭＴＰセクション、ＯＴＰセクション及びＲＯＭセクションに対応する信号線の動作電圧を以下の表に列挙する。
【００７１】
【表１】
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【００７２】
例えば、電圧ＶＤＤは１．８Ｖであり、電圧Ｖｐｐは３．０Ｖ〜＋９．５Ｖの範囲内にあり、電圧ＶＥＥは＋６．５Ｖ〜＋１８Ｖの範囲内にある。上記動作電圧は例示及び説明のみの目的で本明細書に提示されたものであることに留意されたい。
【００７３】
上記の説明から、本発明は単層ポリシリコン不揮発性メモリのアレイ構造体を提供する。このメモリセルの製造手順は、標準的なＣＭＯＳ製造プロセスに適合するものである。結果として、本アレイ構造体は混在モードを有するように設計することができ、本アレイ構造体はアレイ内に複数のＭＴＰセルを備えることができる。
【００７４】
現在のところ最も実際的で好ましい実施形態であると考えられる観点から本発明を説明してきたが、本発明は開示された実施形態に限定される必要がないことを理解されたい。逆に、様々な変形形態及び同様の構成を、最も広い解釈に一致する添付の特許請求の趣旨及び範囲内に含まれるように包含し、それにより、そのような変形形態及び同様の構成の全てを網羅することを意図している。
【図１】
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【図２Ａ】
0006050393.tif 000004
【図２Ｂ】
0006050393.tif 000005
【図２Ｃ】
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【図３Ａ】
0006050393.tif 000007
【図３Ｂ】
0006050393.tif 000008
【図３Ｃ】
0006050393.tif 000009
【図３Ｄ】
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【図４Ａ】
0006050393.tif 000011
【図４Ｂ】
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【図４Ｃ】
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【図５Ａ】
0006050393.tif 000014
【図５Ｂ】
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【図５Ｃ】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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