(57)【特許請求の範囲】
【請求項１】
トランスの一次側のメインスイッチング素子と二次側の同期整流ＦＥＴとを備える電源装置において、
前記二次側の同期整流ＦＥＴのゲート−ソース間電圧を検出する電圧検出部と、
前記二次側の同期整流ＦＥＴのゲート−ソース間電圧がオフ電圧まで降下したことを前記電圧検出部が検出したことに対応して、前記一次側のメインスイッチング素子を駆動するメインスイッチング素子駆動部とを備える
ことを特徴とする電源装置。
【請求項２】
請求項１に記載の電源装置において、
前記同期整流ＦＥＴのゲート−ソース間電圧がオフ電圧まで降下したことを前記電圧検出部が検出した場合に、前記メインスイッチング素子駆動部が前記メインスイッチング素子をオン駆動する
ことを特徴とする電源装置。
【請求項３】
請求項１または請求項２に記載の電源装置において、
一次側は、フォワード型またはハーフブリッジ型またはフルブリッジ型のいずれかである
ことを特徴とする電源装置。
【請求項４】
請求項１乃至請求項３のいずれか一項に記載の電源装置において、
二次側は、センタータップ方式またはカレントダブラ方式のいずれかである
ことを特徴とする電源装置。
【請求項５】
請求項１乃至請求項４のいずれか一項に記載の電源装置において、
前記同期整流ＦＥＴは、フライホイールＦＥＴである
ことを特徴とする電源装置。
【請求項６】
請求項１乃至請求項５のいずれか一項に記載の電源装置において、
前記同期整流ＦＥＴのゲートにオフ信号が入力された後、前記同期整流ＦＥＴのゲート−ソース間電圧がオフ電圧まで降下するまでのオフ動作所要時間は、重負荷時には軽負荷時よりも短い
ことを特徴とする電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一次側のメインスイッチング素子のオン動作タイミングを適正化して電力損失を低減させた同期整流の電源装置に関する。
【背景技術】
【０００２】
負荷に応じて同期整流の駆動タイミングの最適化が可能なフォワード型スイッチング電源装置とフォワード型スイッチング電源装置の駆動方法とを提供することを目的とし、入力電源に対して並列に設けられた第一のトランスの一次側回路と第二のトランスの一次側回路と、負荷に対して並列に設けられた第一のトランスの二次側回路と第二のトランスの二次側回路と、第一のトランスと第二のトランスとの位相を１８０°ずらして駆動する駆動制御部と、を備えるフォワード型スイッチング電源装置において、第一のトランスの二次側巻線電圧を検出する第一検出部と、第二のトランスの二次側巻線電圧を検出する第二検出部と、をさらに備え、駆動制御部は、第一のトランスの一次側回路がオフであり、かつ第一検出部の検出値が反転する場合に、第二のトランスの二次側回路をオンとし、第二のトランスの一次側回路がオフであり、かつ第二検出部の検出値が反転する場合に、第一のトランスの二次側回路をオンとするフォワード型スイッチング電源装置が、下記特許文献１に記載されている。
【０００３】
また、冗長性を持たせた電源回路に使用した場合でも、故障時に電流の回り込みを防止して、安定した電源供給ができるようにすると共に、少ない部品で効率よく駆動制御できる回路を実現することを目的とする発明であって、トランス１と、ＭＯＳ−ＦＥＴＱ１、Ｑ２と、コイルＬ、コンデンサＣを備え、ＭＯＳ−ＦＥＴＱ１、Ｑ２はソースを共通接続し、ドレインをそれぞれ前記２次巻線Ｎ２の各端子に接続した回路において、トランス１に３次巻線Ｎ３を設け、巻線Ｎ３にＭＯＳ−ＦＥＴＱ１、Ｑ２を同時にオン／オフ制御するゲート制御回路を接続し、１つの巻線Ｎ４で２個のＭＯＳ−ＦＥＴを同時に制御可能にした。また、ゲート制御回路には、ダイオードｄ１、ｄ２等を設けることが下記特許文献２に記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−０６５３９７号公報
【特許文献２】特開平０８−２２３９０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従来、一次側のメインスイッチング素子と二次側の同期整流ＦＥＴとの同時オンを回避するために、同期整流ＦＥＴのオフタイミングに対してメインスイッチング素子のオン時間を遅延回路により遅延させていた。
【０００６】
また、負荷が軽い場合（負荷電流が小さい場合）には同期整流ＦＥＴのオフに要する時間は比較的長く、負荷が重い場合（負荷電流が大きい場合）には同期整流ＦＥＴのオフに要する時間が比較的短いことから、負荷の軽重いずれにも対応可能となるように、負荷が軽い場合に併せて比較的長い遅延時間を設けていた。
【０００７】
このため、負荷が重い場合には、同期整流ＦＥＴが迅速にオフとなっているにも拘わらず、遅延回路により一次側のメインスイッチング素子がオフに維持されることとなり、この間に同期整流ＦＥＴの内蔵ダイオードによる整流となることから、これに起因する電力損失が生じていた。
【０００８】
本発明は、上述した問題点に鑑み為された発明であって、二次側の同期整流ＦＥＴのオフをより迅速かつ正確に検出し、検出された二次側の同期整流ＦＥＴのオフに対応してより適切に一次側のメインスイッチング素子を駆動する電源装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の電源装置は、トランスの一次側のメインスイッチング素子と二次側の同期整流ＦＥＴとを備える電源装置であって、二次側の同期整流ＦＥＴのゲート−ソース間電圧を検出する電圧検出部と、二次側の同期整流ＦＥＴのゲート−ソース間電圧がオフ電圧まで降下したことを電圧検出部が検出したことに対応して、一次側のメインスイッチング素子を駆動するメインスイッチング素子駆動部とを備えることを特徴とする。
【発明の効果】
【００１０】
二次側の同期整流ＦＥＴのオフをより迅速かつ正確に検出し、検出された二次側の同期整流ＦＥＴのオフに対応してより適切に一次側のメインスイッチング素子を駆動する電源装置を提供できる。
【図面の簡単な説明】
【００１１】
【図１】第一の実施形態にかかる電源装置の構成概要を説明する図である。
【図２】（ａ）は図１に示す電源装置の駆動タイミングについて説明するタイミングチャートであり、（ｂ）はＦＥＴターンオフ時の特性を説明する概念図である。
【図３】（ａ）乃至（ｈ）は電源装置の動作波形を説明する図であり、（ａ）がメインスイッチング素子（Ｑ１）の駆動電圧（ＶＡ’）を示し、（ｂ）がメインスイッチング素子（Ｑ１）のドレイン−ソース電圧（ＶＤＳ１）を示し、（ｃ）がメインスイッチング素子（Ｑ１）を流れるドレイン電流（ＩＤ１）を示し、（ｄ）がトランスの一次側に生じる起電力（Ｖｔ１）を示し、（ｅ）がトランスの二次側に生じる励起電圧（Ｖｔ２）を示し、（ｆ）が本発明の電源装置の同期整流ＦＥＴ（Ｑ３）のドレイン−ソース間に生じる電圧（Ｖｔ３）を示し、（ｇ）がトランスの二次側に生じる誘導電流（ｉ１）を示し、（ｈ）がトランスの二次側においてインダクタンスにより維持されるフライホイール電流（ｉ２）を示している。（ｉ）は比較のために従来の同期整流ＦＥＴ（Ｑ３）のドレイン−ソース間に生じる電圧（Ｖｔ３）を示した動作波形である。
【図４】従来の電源装置の構成概要を説明する図である。
【図５】（ａ）は従来の電源装置の駆動タイミングの概要を説明するタイミングチャートであり、（ｂ）は同期整流ＦＥＴのゲート−ソース間電圧とドレイン電流（ＩＤ）との関係を説明する図である。
【図６】一般的なＦＥＴのスイッチング特性（スイッチング時間（ｔ）とドレイン電流ＩＤとの関係）を説明する図である。
【図７】第二の実施形態にかかるフルブリッジ型ＤＣ−ＤＣコンバーターの電源装置の構成概要を説明する回路図である。
【図８】第二の実施形態にかかる電源装置の動作電圧波形を説明するタイミングチャートである。
【図９】電源装置がいわゆる同時オンを回避するための同期整流ＦＥＴのオフ動作とメインスイッチング素子のオン駆動との動作関係を部分的に説明するフローチャートである。
【発明を実施するための形態】
【００１２】
本実施形態で例示する電源装置によれば、同期整流によるＤＣ−ＤＣコンバーターの一次側のメインスイッチング素子の駆動タイミングを、二次側の負荷の軽重に拘わらず、常に適正化することができる。これにより、本実施形態で例示する電源装置は、二次側のフライホイールスイッチング素子における内蔵ダイオード損失を低減できるので、電源装置全体としての電力損失を低減することが可能となる。
【００１３】
従来、同期整流ＦＥＴの駆動タイミングにおいて一次側のメインスイッチング素子と二次側のフライホイールスイッチング素子（典型的には同期整流ＦＥＴ）との同時オンを回避するため、フライホイールスイッチング素子が確実にオフとなった後にメインスイッチング素子をオンとするように、遅延回路によりメインスイッチング素子のオンタイミングを調整していた。
【００１４】
仮に、一次側のメインスイッチング素子と二次側のフライホイールスイッチング素子との同時オンが生じれば、回路に過大な電流が流れることとなり、電源装置の損傷を招来することとなる。このため、二次側の負荷の軽重に拘わらず常にフライホイールスイッチング素子が確実にオフとなるまで、一次側のメインスイッチング素子のオン駆動信号を待機するように遅延回路により遅延させていた。
【００１５】
ところで、フライホイールスイッチング素子として一般的に使用される同期整流ＦＥＴのターンオフに要する時間であるターンオフ時間（ｔｏｆｆ）は、ドレイン電流の大小により大きく変化することが知られている。ゲートにオフ信号が入力されてから現実にドレイン電流が実質零となるまでのターンオフ時間（ｔｏｆｆ）は、ドレイン電流が小さい程、すなわち負荷が軽い程、長く要することとなり、ターンオフ時間（ｔｏｆｆ）は負荷の軽重に起因するターンオフ時間（ｔｏｆｆ）の差異は１０倍程度の開きが生じる。
【００１６】
このため安全上及び信頼性の観点から、負荷が軽い場合の長いターンオフ時間（ｔｏｆｆ）に適合するように、比較的長く設定された遅延回路の遅延時間は、負荷が重く短いターンオフ時間（ｔｏｆｆ）の場合には、過剰に長い待機時間を一次側のメインスイッチング素子のオン駆動信号に対して生じさせるものとなる。このような無駄な待機時間においては、フライホイールスイッチング素子が迅速にターンオフされているにも拘わらず、一次側のメインスイッチング素子がオンされないこととなる。
【００１７】
また、負荷が重い場合の無駄な待機時間においては、二次側のフライホイールスイッチング素子の内蔵ダイオードに整流電流が流れることとなる（すなわち、内蔵ダイオードによる整流作用が生じる）のでここで電力損失が生じることとなる。このため、負荷が重い場合の無駄な待機時間が長くなればなるほど電力損失も増大し、かつ電力変換効率が悪化する。また、このような負荷が重い場合の無駄な待機時間は、各周波数毎に生じるものであるので、駆動周波数が増大すればするほどより大きな電力損失が発生して効率もさらに悪化するものとなる。
【００１８】
このため本実施形態においては、遅延回路による一定時間の遅延動作を利用することなく、フライホイールスイッチング素子がオフとなったことをフライホイールスイッチング素子のゲート−ソース間電圧の電圧検出に基づいて正確に判断し、フライホイールスイッチング素子がオフとなった場合には迅速に遅滞なく一次側のメインスイッチング素子をオンにするものとする。これにより、高い安全性と信頼性とを確保しながら、電源効率を向上させることができる。
【００１９】
電圧検出を実現する手段として、例えばコンパレータにより適切な所望の電圧値を検出することが可能である。コンパレータが、フライホイールスイッチング素子が確実にオフとなるゲートーソース間電圧を検知した場合に、一次側のメインスイッチング素子をオンとすることが可能となる回路構成とする。これにより、フライホイールスイッチング素子における無駄な電力消費を低減して、電源装置の消費電力を低減することが可能となる。なお、フライホイールスイッチング素子が確実にオフとなるゲートーソース間電圧は、現実に使用する各ＦＥＴの特性として既知であるので、当該電圧値をコンパレータに設定しておいてもよい。
【００２０】
（第一の実施形態）
図１は、第一の実施形態にかかる電源装置１０００の構成概要を説明する図である。図１に示すように電源装置１０００は、トランス（Ｎ）１３００の二次側の同期整流ＦＥＴ（Ｑ３）１６００のゲート−ソース間電圧を検出する電圧検出部１１００を備える。同期整流ＦＥＴ（Ｑ３）１６００は、いわゆるフライホイールスイッチング素子である。
【００２１】
また、電源装置１０００は、その出力電圧及び電圧検出部１１００で検出した同期整流ＦＥＴ（Ｑ３）１６００のゲート−ソース間電圧に基づいて、トランス（Ｎ）１３００の一次側のメインスイッチング素子（Ｑ１）１４００の駆動信号を生成するメインスイッチング素子駆動部１２００を備える。メインスイッチング素子（Ｑ１）１４００は、例えばＭＯＳＦＥＴを用いることができるが、ＦＥＴ以外のスイッチング素子を用いてもよい。
【００２２】
電圧検出部１１００は、同期整流ＦＥＴ（Ｑ３）１６００のゲート−ソース間電圧が所定のリファレンス値以下となった場合に出力電圧を出力するコンパレータ１１１０を備える。ここで、所定のリファレンス値は、同期整流ＦＥＴ（Ｑ３）１６００のゲートが確実にオフとなるゲート−ソース間電圧値に対応する。後述するように、ＦＥＴはそのオフ動作に数十ナノ秒〜数百ナノ秒のオフ動作所要時間を要することが知られているが、コンパレータ１１１０はオフ動作に要するオフ動作所要時間の長短に拘わらず、現実にオフとなったタイミングを正確に検知するものとする。
【００２３】
また、メインスイッチング素子駆動部１２００は、電源装置１０００の出力電圧をフィードバックして所望値に電圧制御する増幅器１２１０と、増幅器１２１０で増幅された出力電圧を三角波と比較する比較器１２２０とを備える。なお、図１においては、電源装置１０００は、その出力端に負荷１７００が接続されている。
【００２４】
比較器１２２０の出力電圧（ＶＡ）と、コンパレータ１１１０の出力電圧（ＶＢ’）とは、ＡＮＤ素子１２３０へと入力される。また、図１に示すようにＡＮＤ素子１２３０の出力電圧（ＶＡ’）は、メインスイッチング素子（Ｑ１）１４００のゲート駆動電圧として適切な電圧値に変換された後、メインスイッチング素子（Ｑ１）１４００のゲートに入力される。
【００２５】
また、比較器１２２０の出力電圧（ＶＡ）は、反転回路１８００で反転された後、同期整流ＦＥＴ（Ｑ３）１６００のゲート駆動電圧（ＶＢ）として、同期整流ＦＥＴ（Ｑ３）１６００のゲートに入力される。
【００２６】
また、トランス（Ｎ）１３００の二次側巻線に直列に接続されたスイッチング素子（Ｑ２）１５００と、メインスイッチング素子（Ｑ１）１４００とは、反転関係ではない駆動信号によりオンオフ駆動されるため、オン立ち上がり時の一部等を除けば大凡同一タイミングでのオンオフ動作となる。
【００２７】
一方、同期整流ＦＥＴ（Ｑ３）１６００と、メインスイッチング素子（Ｑ１）１４００とが同一タイミングでオン動作をすることを回避するため、反転回路１８００により、互いの駆動信号が少なくとも同時オンとされない信号関係へと反転される。
【００２８】
電源装置１０００は、同期整流ＦＥＴ（Ｑ３）１６００のゲートへのオフ駆動信号入力後、同期整流ＦＥＴ（Ｑ３）１６００のゲート−ソース間電圧（Ｖｇ−ｓ）が下降して現実にオフになるのに要する時間（オフ動作所要時間）が負荷１７００に応じて種々に異なる場合においても、電圧検出部１１００が、同期整流ＦＥＴ（Ｑ３）１６００のゲート−ソース間電圧（Ｖｇ−ｓ）をモニターしているので現実のオフタイミングを正確かつ確実に検出することができる。
【００２９】
これにより、同期整流ＦＥＴ（Ｑ３）１６００のゲート−ソース間電圧（Ｖｇ−ｓ）が下降して現実にオフになったことを電圧検出部１１００が検知した後に、メインスイッチング素子（Ｑ１）１４００をオン駆動することができる。このため、低減された消費電力でありながら、安全かつ確実、迅速に同期整流ＦＥＴ（Ｑ３）１６００と、メインスイッチング素子（Ｑ１）１４００との同時オンを回避することが可能な同期整流を遂行可能である。
【００３０】
ここで、同期整流ＦＥＴ（Ｑ３）１６００のゲートにオフ信号を入力されてから、同期整流ＦＥＴ（Ｑ３）１６００のゲート−ソース間電圧（Ｖｇ−ｓ）が現実に下降してオフ状態となるのに要するオフ動作所要時間は、負荷１７００が軽いほど指数的に長くなる傾向にある。
【００３１】
仮に、同期整流ＦＥＴ（Ｑ３）１６００のゲートへのオフ駆動信号入力後メインスイッチング素子（Ｑ１）１４００のゲートへオン信号を入力するまでの期間を、この比較的長いオフ動作所要時間を見込んだ駆動信号とする場合には、同期整流ＦＥＴ（Ｑ３）１６００のオフ駆動信号とメインスイッチング素子（Ｑ１）１４００のオン信号との間に、遅延回路による比較的長いインターバルが設けられることとなる。
【００３２】
一方、負荷１７００が重い場合にはオフ動作所要時間は比較的短いことから、遅延回路等により設けられた比較的長いインターバルの間は、ロス期間となり無駄な期間が生じることとなる。実際、負荷１７００が重い場合にはオフ駆動信号のゲートへの入力後、同期整流ＦＥＴ（Ｑ３）１６００が迅速にオフとされるので、その後の比較的長いインターバルの間に内蔵ダイオードによる整流が行われることとなり電力損失が発生する。
【００３３】
このため電源装置１０００においては、遅延回路による比較的長い所定のインターバルを設けることをせず、同期整流ＦＥＴ（Ｑ３）１６００のゲート−ソース間電圧（Ｖｇ−ｓ）を監視する電圧検出部１１００を備える。これにより、同期整流ＦＥＴ（Ｑ３）１６００が現実にオフとなったことをゲート−ソース間電圧（Ｖｇ−ｓ）から迅速かつ確実に検知し、その後、メインスイッチング素子（Ｑ１）１４００のオン信号を遅滞なく立ち上げる駆動とするので、電力ロスを発生することなく、安全かつ確実にいわゆる同時オンを回避することが可能である。
【００３４】
図２（ａ）は、図１に示す電源装置１０００の駆動タイミングについて説明するタイミングチャートである。図２（ａ）に示すように、比較器１２２０の出力電圧（ＶＡ）と、比較器１２２０の出力電圧（ＶＡ）を反転回路１８００で反転させた同期整流ＦＥＴ（Ｑ３）１６００の駆動電圧（ＶＢ）とは、負荷１７００が軽負荷の場合と重負荷の場合とで、比較器１２２０の出力電圧（ＶＡ）のオン期間に対応する期間の長さが異なる。
図２（ａ）から理解できるように、軽負荷時には比較器１２２０の出力電圧（ＶＡ）のオン期間に対応する期間が短くなり、重負荷時には比較器１２２０の出力電圧（ＶＡ）のオン期間に対応する期間が長くなる。すなわち、重負荷時には電流量をより増大させるようにオン期間が軽負荷時よりも長くなる。
【００３５】
また、軽負荷時には、同期整流ＦＥＴ（Ｑ３）１６００の駆動電圧（ＶＢ）のオフ駆動に対応して下降する同期整流ＦＥＴ（Ｑ３）１６００のゲート−ソース間電圧（Ｖｇ−ｓ）の傾斜がなだらかであり、比較的長いオフ動作所要時間を要することが理解できる。
【００３６】
一方、重負荷時には、同期整流ＦＥＴ（Ｑ３）１６００の駆動電圧（ＶＢ）のオフ駆動に対応して下降する同期整流ＦＥＴ（Ｑ３）１６００のゲート−ソース間電圧（Ｖｇ−ｓ）の傾斜が急峻であり、比較的短いオフ動作所要時間であることが理解できる。
【００３７】
電源装置１０００は、図２（ａ）に示すように軽負荷時においても重負荷時においてもオフ動作所要時間の長短に拘わらず、同期整流ＦＥＴ（Ｑ３）１６００のゲート−ソース間電圧（Ｖｇ−ｓ）を、コンパレータ１１１０入力にてゲートレベル検出することにより、同期整流ＦＥＴ（Ｑ３）１６００の現実のオフタイミングを迅速かつ的確に検出できる。
【００３８】
このため、図２（ａ）に示すように、検出した同期整流ＦＥＴ（Ｑ３）１６００の現実のオフタイミングに対応して、迅速かつ適切にコンパレータ１１１０が出力電圧（ＶＢ’）を出力し、ＡＮＤ素子１２３０がメインスイッチング素子（Ｑ１）１４００のゲートへのオン駆動電圧（ＶＡ’）を出力することが可能となる。
【００３９】
また、図２（ｂ）はＦＥＴターンオフ時の特性を説明する概念図である。図２（ｂ）において、「ｔｄ（ＯＦＦ）」はターンオフ遅延時間を示し、「ｔｆ１」はドレイン電流が大きい場合（重負荷の場合）の電流下降時間を示し、「ｔｆ２」はドレイン電流が小さい場合（軽負荷の場合）の電流下降時間を示す。ＭＯＳ−ＦＥＴは、ドレイン電流（ＩＤ）の大きさにより、ターンオフ遅延時間（ｔｄ（ＯＦＦ））及び電流下降時間（ｔｆ）が図２（ｂ）に示すように変化する。
【００４０】
また、図３（ａ）乃至図３（ｈ）は電源装置１０００の動作波形を説明する図であり、（ａ）がメインスイッチング素子（Ｑ１）１４００の駆動電圧（ＶＡ’）を示し、（ｂ）がメインスイッチング素子（Ｑ１）１４００のドレイン−ソース電圧（ＶＤＳ１）を示し、（ｃ）がメインスイッチング素子（Ｑ１）１４００を流れるドレイン電流（ＩＤ１）を示し、（ｄ）がトランス１３００の一次側に生じる起電力（Ｖｔ１）を示し、（ｅ）がトランス１３００の二次側に生じる励起電圧（Ｖｔ２）を示し、（ｆ）が本発明の電源装置１０００の同期整流ＦＥＴ（Ｑ３）１６００のドレイン−ソース間に生じる電圧（Ｖｔ３）を示し、（ｇ）がトランス１３００の二次側に生じる誘導電流（ｉ１）を示し、（ｈ）がトランス１３００の二次側においてインダクタンスにより維持されるフライホイール電流（ｉ２）を示している。また、図３（ｉ）は比較のために従来の同期整流ＦＥＴ（Ｑ３）のドレイン−ソース間に生じる電圧（Ｖｔ３）を示した動作波形である。
【００４１】
図３（ｆ）に説明するように、メインスイッチング素子（Ｑ１）１４００がオフの期間における同期整流ＦＥＴ（Ｑ３）１６００の整流ダイオードによる損失電力は、電源装置１０００においては、二次側においてインダクタンスにより維持されるフライホイール電流（ｉ２）と整流ダイオードのオン抵抗（ＲＯＮ）との積（ｉ２・ＲＯＮ）のみである。
【００４２】
一方、図３（ｉ）に説明するように、メインスイッチング素子（Ｑ１）１４００がオフの期間における同期整流ＦＥＴ（Ｑ３）の整流ダイオードによる損失電力は、従来の電源装置においては、二次側においてインダクタンスにより維持されるフライホイール電流（ｉ２）と整流ダイオードのオン抵抗（ＲＯＮ）との積（ｉ２・ＲＯＮ）に加えて、Ｐｌｏｓｓ＝ｉ・ＶＦ・（ｔｄ／Ｔ）だけ電力消費される。
【００４３】
ここで、図３（ｉ）及び「Ｐｌｏｓｓ」の上記式において、「ｉ」は重負荷時の過剰な遅延時間の間に同期整流ＦＥＴ（Ｑ３）の内蔵ダイオードに流れる電流であり、「ＶＦ」は当該内蔵ダイオードによる電圧降下であり、（ｔｄ／Ｔ）は一周期に対する遅延時間の比であるものとする。
【００４４】
次に、本実施形態で説明する電源装置１０００の動作及び作用効果等についてより理解を深めるために、対比上、従来の電源装置４０００の構成とその動作・特性とについて図４乃至図６に基づいて簡単に説明する。
【００４５】
図４は、従来の電源装置４０００の構成概要を説明する図である。図４においては、図１に示す電源装置１０００と対応する箇所には対応する符号を付した。電源装置４０００も電源装置１０００と同様に、同期整流によるＤＣ−ＤＣコンバーターを用いた電源装置である。
【００４６】
図４に示すように電源装置４０００は、直流電圧（ＶｉｎＤＣ）の電圧をメインスイッチング素子４４００をオンオフ駆動することによりトランス（Ｎ）４３００へと供給し、トランス４３００で変換された電圧を負荷４７００へと出力する。
【００４７】
図４に示すように電源装置４０００においても、トランス（Ｎ）４３００の二次側の同期整流ＦＥＴ（Ｑ３）４６００は、いわゆるフライホイールスイッチング素子である。また、電源装置４０００は、その出力電圧に基づいて、トランス（Ｎ）４３００の一次側のメインスイッチング素子（Ｑ１）４４００の駆動信号を生成するメインスイッチング素子駆動部４２００を備える。
【００４８】
メインスイッチング素子（Ｑ１）４４００は、例えばＭＯＳＦＥＴを用いることができるが、ＦＥＴ以外のスイッチング素子を用いてもよい。また、メインスイッチング素子駆動部４２００は、電源装置４０００の出力電圧をフィードバックして所望値に電圧制御する増幅器４２１０と、増幅器４２１０で増幅された出力電圧を三角波と比較する比較器４２２０とを備える。
【００４９】
比較器４２２０の出力電圧（ＶＡ）は、遅延回路４２４０へと入力される。また、遅延回路４２４０の出力電圧（ＶＡ’）は、メインスイッチング素子（Ｑ１）４４００のゲート駆動電圧として適切な電圧値に変換された後、メインスイッチング素子（Ｑ１）４４００のゲートに入力される。
【００５０】
また、比較器４２２０の出力電圧（ＶＡ）は、反転回路４８００で反転された後、同期整流ＦＥＴ（Ｑ３）４６００のゲート駆動電圧（ＶＢ）として、同期整流ＦＥＴ（Ｑ３）４６００のゲートに入力される。
【００５１】
また、トランス（Ｎ）４３００の二次側巻線に直列に接続されたスイッチング素子（Ｑ２）４５００と、メインスイッチング素子（Ｑ１）４４００とは、反転関係ではない駆動信号によりオンオフ駆動されるため、オン立ち上がり時の一部等を除けば大凡同一タイミングでのオンオフ動作である。
【００５２】
一方、同期整流ＦＥＴ（Ｑ３）４６００と、メインスイッチング素子（Ｑ１）４４００とが同一タイミングでオン動作をすることを回避するため、反転回路４８００により、互いの駆動信号が少なくとも同時オンとされない信号関係とされる。
【００５３】
電源装置４０００は、同期整流ＦＥＴ（Ｑ３）４６００のゲートへのオフ駆動信号入力後、同期整流ＦＥＴ（Ｑ３）４６００のゲート−ソース間電圧（Ｖｇ−ｓ）が下降して現実にオフになるのに要するオフ動作所要時間が負荷４７００の軽重に応じて種々に異なる場合に対応して、遅延回路４２４０が軽負荷である場合の最大のオフ動作所要時間と同等以上の遅延時間を設けている。
【００５４】
これにより電源装置４０００においても、負荷の軽重に拘わらず、同期整流ＦＥＴ（Ｑ３）４６００のゲート−ソース間電圧（Ｖｇ−ｓ）が下降して確実にオフになった後に、メインスイッチング素子（Ｑ１）４４００をオン駆動することができる。このため、電源装置４０００は、安全かつ確実に、同期整流ＦＥＴ（Ｑ３）４６００と、メインスイッチング素子（Ｑ１）４４００との同時オンを回避することが可能である。
【００５５】
ここで、上述したように、同期整流ＦＥＴ（Ｑ３）４６００のゲートにオフ信号を入力されてから、同期整流ＦＥＴ（Ｑ３）４６００のゲート−ソース間電圧（Ｖｇ−ｓ）が現実に下降してオフ状態となるのに要するオフ動作所要時間は、負荷４７００が軽いほど指数的に長くなる傾向にある。
【００５６】
電源装置４０００は、同期整流ＦＥＴ（Ｑ３）４６００のゲートへのオフ駆動信号入力後、この比較的長いオフ動作所要時間を見込んでメインスイッチング素子（Ｑ１）４４００のオン信号を立ち上げる駆動としているので、同期整流ＦＥＴ（Ｑ３）４６００のオフ駆動信号とメインスイッチング素子（Ｑ１）４４００のオン信号との間に、比較的長いインターバルが遅延回路４２４０により設けられることとなる。
【００５７】
一方、負荷４７００が重い場合にはオフ動作所要時間は比較的短いことから、遅延回路４２４０により設けられた比較的長いインターバルの間は、電力ロス発生期間となり無駄な電力消費期間が生じることとなる。実際、負荷４７００が重い場合にはオフ駆動信号のゲートへの入力後同期整流ＦＥＴ（Ｑ３）４６００が迅速にオフとされるので、その後の比較的長いインターバルの間に内蔵ダイオードによる整流が行われることとなり電力損失が発生する。
【００５８】
なお、図４に示すように、電源装置４０００のデューティー比をＤ＝（ＴＯＮ／Ｔ）とすれば、電源装置４０００の出力電圧（Ｖ０）は、（（ＶｉｎＤＣ）／Ｎ）・Ｄである。但し、（ＴＯＮ／Ｔ）は、一周期に対するメインスイッチング素子（Ｑ１）４４００のオン期間であり、Ｎはトランス４３００の巻線比であるものとする。
【００５９】
また、図５（ａ）は、従来の電源装置４０００の駆動タイミングの概要を説明するタイミングチャートである。図５（ａ）において、比較器４２２０の出力電圧（ＶＡ）を遅延回路４２４０で所定期間（ｔｄ：上記遅延時間に相当）だけオンタイミングを遅延させた出力電圧（ＶＡ’）が、メインスイッチング素子（Ｑ１）４４００とスイッチング素子（Ｑ２）４５００の駆動信号となる。また、図５（ａ）において、比較器４２２０の出力電圧（ＶＡ）を反転回路４８００で反転させた駆動電圧（ＶＢ）が、同期整流ＦＥＴ（Ｑ３）４６００のゲートへ入力される。
【００６０】
図５（ａ）から理解できるように、比較器４２２０の出力電圧（ＶＡ）は、軽負荷時には少ない電流でよいのでそのオン期間が比較的短く、重負荷時には多くの電流を要するのでそのオン期間が比較的長くなる。これに対応して、メインスイッチング素子（Ｑ１）の駆動信号（ＶＡ’）も同様に、軽負荷時にはオン期間（ＴＯＮ）が比較的短く、重負荷時にはオン期間（ＴＯＮ）が比較的長いものとなる。
【００６１】
また、図５（ａ）に説明して示す同期整流ＦＥＴ（Ｑ３）４６００のゲート−ソース間電圧であるＶｇ−ｓ（軽負荷時）とＶｇ−ｓ（重負荷時）との比較から理解できるように、軽負荷時においてＶｇ−ｓ（軽負荷時）に示す比較的長いオフ動作所要時間に適応して遅延回路４２４０の遅延時間（ｔｄ）が設けられているので、重負荷時においては同期整流ＦＥＴ（Ｑ３）４６００の内蔵ダイオードによる整流作用が生じ、これに起因する無駄な電力損失が発生する。
【００６２】
また、図５（ａ）において、トランス４３００の二次側に生じる誘導電流（ｉ１）と、トランス４３００の二次側においてインダクタンスにより維持されるフライホイール電流（ｉ２）とに示すように、軽負荷時には電流値（ｉ１），（ｉ２）が比較的小さく重負荷時には電流値（ｉ１），（ｉ２）が比較的大きいものであるが、いずれの場合においても遅延回路４２４０の遅延時間（ｔｄ）は同一であり一定である。
【００６３】
また、図５（ａ）に示す（ＶＦ）は、同期整流ＦＥＴ（Ｑ３）４６００の内蔵ダイオードに遅延時間（ｔｄ）において生じる電圧降下であり、これに起因して遅延時間（ｔｄ）に内蔵ダイオードで電力ロスが生じるものである。
【００６４】
また、図５（ｂ）は同期整流ＦＥＴのゲート−ソース間電圧とドレイン電流（ＩＤ）との関係を説明する図である。図５（ｂ）から理解できるように、同期整流ＦＥＴのゲート−ソース間電圧（Ｖｇ−ｓ）の駆動電圧レベルはＦＥＴにより異なり、ドレイン−ソース間電圧（ＶＤ−ｓ）の方向に拘わらず、ゲート−ソース間に電圧を印加した場合に、ドレイン−ソース間が低抵抗になりオン状態とすることができる。逆に、ゲート−ソース間をカットオフ電圧（零）以下としても、ドレイン−ソース間のダイオードが導通してしまう。
【００６５】
また、図６は、一般的なＦＥＴのスイッチング特性（スイッチング時間（ｔ）とドレイン電流ＩＤとの関係）を説明する図である。図６に示すように、ターンオン遅延時間ｔｄ（ｏｎ）は入力容量（Ｃｉｓｓ）をゲート閾値電圧（Ｖｔｈ）まで引き上げるために要する充電時間であり、上昇時間ｔｒは入力容量に充電される電荷に基づくゲート−ソース間電圧をゲート閾値電圧（Ｖｔｈ）から直線領域及び飽和領域の間の特定Ｖｇ−ｓレベルまで引き上げるのに要する充電時間であり、ターンオフ遅延時間ｔｄ（ｏｆｆ）は入力容量に充電された電荷に基づく電位を飽和領域の駆動電圧により直線領域の規定されたＶｇ−ｓレベルまで引き下げるのに要する放電時間である。
【００６６】
また、下降時間ｔｆは入力容量に充電された電荷に基づく電圧を飽和領域の駆動電圧からゲート閾値電圧（Ｖｔｈ）レベルまで引き下げ出力電圧を供給電圧まで引き上げるまでに要する時間である。いわゆるスイッチング時間は、上述のように、ターンオン遅延時間（ｔｄ（ｏｎ））と上昇時間（ｔｒ）とターンオフ遅延時間（ｔｄ（ｏｆｆ））と下降時間（ｔｆ）との四つの時間に分けることができる。
【００６７】
また、ターンオン遅延時間（ｔｄ（ｏｎ））と上昇時間（ｔｒ）との和をとってターンオン時間（ｔｏｎ）と表現し、ターンオフ遅延時間（ｔｄ（ｏｆｆ））と下降時間（ｔｆ）との和をとってターンオフ時間（ｔｏｆｆ）と表現することができる。
【００６８】
（第二の実施形態）
図７は、第二の実施形態にかかるフルブリッジ型ＤＣ−ＤＣコンバーターの電源装置７０００の構成概要を説明する回路図である。本実施形態ではフルブリッジ型ＤＣ−ＤＣコンバーターを典型例として示しているがこれに限定されるものではなく、トランスの一次側はフォワード型やハーフブリッジ型でもよく、また、二次側はセンタータップ方式やカレントダブラ方式であってもよい。そこで、以下簡単に電源装置７０００について説明する。
【００６９】
図７に示すように、電源装置７０００は、トランス（Ｎ）７３００の二次側の同期整流ＦＥＴ７６００（ａ）のゲート−ソース間電圧（Ｖ１）と同期整流ＦＥＴ７６００（ｂ）のゲート−ソース間電圧（Ｖ２）とを検出する電圧検出部７１００を備える。
【００７０】
また、電圧検出部７１００は、同期整流ＦＥＴ７６００（ａ）のゲート−ソース間電圧（Ｖ１）を検出するためのコンパレータ７１１０（ａ）を備え、コンパレータ７１１０（ａ）は、同期整流ＦＥＴ７６００（ａ）のゲート−ソース間電圧（Ｖ１）が所定のリファレンス電圧値（Ｖｒｅｆ）以下となったことを検知した場合に、出力電圧（Ｖ１’）を出力する。
【００７１】
同様に、電圧検出部７１００は、同期整流ＦＥＴ７６００（ｂ）のゲート−ソース間電圧（Ｖ２）を検出するためのコンパレータ７１１０（ｂ）を備え、コンパレータ７１１０（ｂ）は、同期整流ＦＥＴ７６００（ｂ）のゲート−ソース間電圧（Ｖ２）が所定のリファレンス電圧値（Ｖｒｅｆ）以下となったことを検知した場合に、出力電圧（Ｖ２’）を出力する。
【００７２】
また、電源装置７０００は、電圧検出部７１００で検出した同期整流ＦＥＴ７６００（ａ）のゲート−ソース間電圧（Ｖ１）と同期整流ＦＥＴ７６００（ｂ）のゲート−ソース間電圧（Ｖ２）と負荷７０００に供給される出力電圧とに基づいて、フルブリッジ回路を構成する一次側の四つのメインスイッチング素子を駆動するための駆動信号を生成するメインスイッチング素子駆動部７２００を備える。
【００７３】
また、メインスイッチング素子駆動部７２００は、負荷７０００に供給される出力電圧がフィードバック入力される増幅器７２１０と、増幅器７２１０で増幅された出力電圧が入力されて三角波と比較する比較器７２２０とを備える。比較器７２２０の出力は、フルブリッジ回路を構成する四つのメインスイッチング素子の駆動信号原を生成するクロック回路７２４０に入力される。
【００７４】
また、クロック回路７２４０は、互いにオン期間が重なることがない二つの駆動電圧（ＶＡ），（ＶＢ）を出力する。駆動電圧（ＶＡ）は反転処理された後、同期整流ＦＥＴ７６００（ｂ）の駆動信号として同期整流ＦＥＴ７６００（ｂ）のゲートに入力される。また、駆動電圧（ＶＢ）は反転処理された後、同期整流ＦＥＴ７６００（ａ）の駆動信号として同期整流ＦＥＴ７６００（ａ）のゲートに入力される。
【００７５】
また、図７に説明するように、駆動電圧（ＶＡ）とコンパレータ７１１０（ｂ）の出力電圧（Ｖ２’）とは、ＡＮＤ素子７２３０（ａ）に入力されて、ＡＮＤ素子７２３０（ａ）は対角位置に配される二つのメインスイッチング素子の駆動信号（ＶＡ’）を出力する。
【００７６】
また、図７に説明するように、駆動電圧（ＶＢ）とコンパレータ７１１０（ａ）の出力電圧（Ｖ１’）とは、ＡＮＤ素子７２３０（ｂ）に入力されて、ＡＮＤ素子７２３０（ｂ）は対角位置に配される二つのメインスイッチング素子の駆動信号（ＶＢ’）を出力する。
【００７７】
また、図８は、第二の実施形態にかかる電源装置７０００の動作電圧波形を説明するタイミングチャートである。図８から理解できるように、同期整流ＦＥＴ７６００（ａ）のゲートに入力される反転処理された駆動電圧（ＶＢ）に対して、同期整流ＦＥＴ７６００（ａ）のゲート−ソース間電圧（Ｖ１）は負荷の軽重に応じたオフ動作所要時間を含むようになだらかな立下りとなる。
【００７８】
電源装置７０００は、電圧検出部７１００のコンパレータ７１１０（ａ）により、同期整流ＦＥＴ７６００（ａ）のゲート−ソース間電圧（Ｖ１）が現実にゲートオフとなる電圧にまで十分に降下したことを検出した場合に、コンパレータ７１１０（ａ）が出力電圧（Ｖ１’）を出力し、ＡＮＤ素子７２３０（ｂ）の出力を可能とする。
【００７９】
そして、ＡＮＤ素子７２３０（ｂ）の駆動電圧（ＶＢ’）の出力に対応して、対角位置に配される二つのメインスイッチング素子がオン駆動される。したがって、同期整流ＦＥＴ７６００（ａ）のオフ動作所要時間の長短に拘わらず、同期整流ＦＥＴ７６００（ａ）の実効的な電流遮断と対角位置に配される二つのメインスイッチング素子のオン駆動とが、スムースかつ適切に遅滞なく連動することが可能となり、無駄な電力消費を低減できる。
【００８０】
また、図８に説明するように、同期整流ＦＥＴ７６００（ｂ）のゲートに入力される反転処理された駆動電圧（ＶＡ）に対して、同期整流ＦＥＴ７６００（ｂ）のゲート−ソース間電圧（Ｖ２）は負荷の軽重に応じたオフ動作所要時間を含むようになだらかな立下りとなる。
【００８１】
電源装置７０００は、電圧検出部７１００のコンパレータ７１１０（ｂ）により、同期整流ＦＥＴ７６００（ｂ）のゲート−ソース間電圧（Ｖ２）が現実にゲートオフとなる電圧にまで十分に降下したことを検出した場合に、コンパレータ７１１０（ｂ）が出力電圧（Ｖ２’）を出力し、ＡＮＤ素子７２３０（ａ）の出力を可能とする。
【００８２】
そして、ＡＮＤ素子７２３０（ａ）の駆動電圧（ＶＡ’）の出力に対応して、対角位置に配される二つのメインスイッチング素子がオン駆動される。したがって、同期整流ＦＥＴ７６００（ｂ）のオフ動作所要時間の長短に拘わらず、同期整流ＦＥＴ７６００（ｂ）の実効的な電流遮断と対角位置に配される二つのメインスイッチング素子のオン駆動とが、スムースかつ適切に遅滞なく連動することが可能となり、無駄な電力消費を低減できる。
【００８３】
図９は、電源装置７０００がいわゆる同時オンを回避するための同期整流ＦＥＴのオフ動作とメインスイッチング素子のオン駆動との動作関係を部分的に説明するフローチャートである。そこで、図９に示す各ステップに基づいて電源装置７０００がいわゆる同時オンを回避するための同期整流ＦＥＴのオフ動作とメインスイッチング素子のオン駆動との動作関係について順次説明する。
【００８４】
（ステップＳ９１０）
電源装置７０００の不図示のメインスイッチ（主電源）をオンとして駆動を開始するとステップＳ９２０へと進む。
【００８５】
（ステップＳ９２０）
電圧検出部７１００が、二次側の同期整流ＦＥＴ７６００（ａ）または同期整流ＦＥＴ７６００（ｂ）のゲート−ソース間電圧がゲートへのオフ信号入力後ゲートオフ電圧（所定のリファレンス電圧値）より小さくなったことを検知した場合には、ステップＳ９３０へと進む。
【００８６】
また、電圧検出部７１００が、二次側の同期整流ＦＥＴ７６００（ａ）または同期整流ＦＥＴ７６００（ｂ）のゲート−ソース間電圧がゲートへのオフ信号入力後ゲートオフ電圧より小さくなったことを検知した場合でなければ、ステップＳ９４０へと進む。
【００８７】
（ステップＳ９３０）
ＡＮＤ素子７２３０（ａ）またはＡＮＤ素子７２３０（ｂ）により、一次側の対角に位置する一対の対応するメインスイッチング素子のオン駆動を可能とする。
【００８８】
（ステップＳ９４０）
ＡＮＤ素子７２３０（ａ）またはＡＮＤ素子７２３０（ｂ）により、一次側の対角に位置する一対の対応するメインスイッチング素子のオン駆動を不可とする。
【００８９】
（ステップＳ９５０）
電源装置７０００の駆動を終了する場合には不図示のメインスイッチ（主電源）をオフとしてこのフローを終了し、電源装置７０００の駆動を終了する場合でなければステップＳ９２０へと戻る。
【００９０】
以上の工程により、電源装置７０００は、安全かつ確実に、電力ロスを低減できる適切なタイミングでメインスイッチング素子のオン動作を遂行することが可能となる。
【００９１】
また、本発明の電源装置の駆動方法は、トランスの一次側のメインスイッチング素子と二次側の同期整流ＦＥＴとを備える電源装置において、二次側の同期整流ＦＥＴのゲート−ソース間電圧を検出する工程と、電圧検出部が検出した二次側の同期整流ＦＥＴのゲート−ソース間電圧に対応して、一次側のメインスイッチング素子を駆動する工程とを有することを特徴とする。
【００９２】
また、本発明の電源装置の駆動方法は、好ましくは二次側の同期整流ＦＥＴのゲート−ソース間電圧を検出する工程が、同期整流ＦＥＴのゲート電圧がオフ電圧まで降下したことを検出する工程であることを特徴とする。
【００９３】
また、本発明の電源装置の駆動方法は、さらに好ましくは一次側のメインスイッチング素子を駆動する工程が、メインスイッチング素子駆動部がメインスイッチング素子をオン駆動する工程であることを特徴とする。
【００９４】
また、本発明の電源装置の駆動方法は、さらに好ましくは一次側が、フォワード型またはハーフブリッジ型またはフルブリッジ型のいずれかであることを特徴とする。
【００９５】
また、本発明の電源装置の駆動方法は、さらに好ましくは二次側が、センタータップ方式またはカレントダブラ方式のいずれかであることを特徴とする。
【００９６】
また、本発明の電源装置の駆動方法は、さらに好ましくは同期整流ＦＥＴが、フライホイールＦＥＴであることを特徴とする。上述のように、本発明の電源装置の駆動方法は、同期整流ＦＥＴの内蔵ダイオードによる不必要な整流期間を低減することができるので、この整流期間に内蔵ダイオードで無駄に消費される電力ロスを低減して、消費電力を低減することができる。
【００９７】
上述の各実施形態で例示した電源装置１０００，７０００等は、実施形態での説明に限定されるものではなく、実施形態で説明する技術思想の範囲内かつ自明な範囲内で、適宜その構成や動作及び動作方法等を変更することができる。また、説明の便宜上実施形態においては個別に説明しているが、実施形態の構成を適宜組み合わせて適用し、またその動作も適宜組み合わせてアレンジしてもよい。
【産業上の利用可能性】
【００９８】
本発明の電源装置は、ＤＣ−ＤＣコンバーターを用いた種々の同期整流方式による電源装置の構成として幅広く適用できる。
【符号の説明】
【００９９】
１０００・・電源装置、１１００・・電圧検出部、１１１０・・コンパレータ、１２００・・メインスイッチング素子駆動部、１２１０・・増幅器、１２２０・・比較器、１２３０・・ＡＮＤ素子、１３００・・トランス、１４００・・メインスイッチング素子、１５００・・スイッチング素子、１６００・・同期整流ＦＥＴ、１７００・・負荷、１８００・・反転回路。
【図１】
0005931013.tif 000002
【図２】
0005931013.tif 000003
【図３】
0005931013.tif 000004
【図４】
0005931013.tif 000005
【図５】
0005931013.tif 000006
【図６】
0005931013.tif 000007
【図７】
0005931013.tif 000008
【図８】
0005931013.tif 000009
【図９】
0005931013.tif 000010