(57)【特許請求の範囲】
【請求項１】
複数のメモリセルを直列接続してなるメモリストリング、並びに前記メモリストリングの両端にそれぞれ接続される第１の選択トランジスタ及び第２の選択トランジスタを含むＮＡＮＤストリングを配列してなるメモリセルアレイと、
前記複数のメモリセルの制御ゲート電極にそれぞれ接続される複数のワード線と、
前記ＮＡＮＤストリングの第１の端部に前記第１の選択トランジスタを介してそれぞれ接続される複数のビット線と、
前記ＮＡＮＤストリングの第２の端部に前記第２の選択トランジスタを介して接続されるソース線と、
選択ワード線にベリファイ電圧を、非選択ワード線にセルデータによらず非選択メモリセルを導通させる読み出しパス電圧を、選択ビット線に所定の値のビット線電圧を印加して、選択メモリセルが所望のしきい値電圧を有するか否かを判定する書き込みベリファイ動作を実行する制御回路とを備え、
前記制御回路は、前記選択ワード線の前記ＮＡＮＤストリング内の位置に基づいて、前記ビット線電圧又は前記読み出しパス電圧の電圧値を変更可能に構成され、
前記制御回路は、前記ＮＡＮＤストリングにおける前記ソース線側の前記メモリセルから順番にデータが書き込まれるよう書き込み動作を実行し、前記選択ワード線が前記ＮＡＮＤストリング内の所定の位置よりも前記ソース線に近い範囲に含まれる場合、前記ビット線電圧又は前記読み出しパス電圧を同一の電圧値に設定し、前記選択ワード線が前記ＮＡＮＤストリング内の所定の位置よりも前記ビット線に近い範囲に含まれる場合、前記ビット線電圧又は前記読み出しパス電圧の電圧値を変更するよう構成されている
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記制御回路は、前記選択ワード線が前記ＮＡＮＤストリング内の所定の位置よりも前記ビット線に近い範囲に含まれる場合、前記選択ワード線毎に、それぞれ前記ビット線電圧又は前記読み出しパス電圧の電圧値を変更するよう構成されている
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記制御回路は、前記選択ワード線の前記ＮＡＮＤストリング内の位置に基づいて、前記ベリファイ電圧の電圧値を変更可能に構成されている
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施の形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
電気的書き換えが可能でかつ、高集積化が可能な不揮発性半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリのメモリセルは、半導体基板にトンネル絶縁膜を介して形成された電荷蓄積層とその上にゲート間絶縁膜を介して積層された制御ゲートとを有し、電荷蓄積層の電荷蓄積状態によりデータを不揮発に記憶する。
【０００３】
このＮＡＮＤ型フラッシュメモリは、メモリセルへの書き込み動作の後に、メモリセルに所望のデータが書き込まれたかを検証する書き込みベリファイ動作を実行する。複数のメモリセルに対して順番に書き込み動作及び書き込みベリファイ動作を行う場合、前半のメモリセルに対する書き込みベリファイ動作と、後半のメモリセルに対する書き込みベリファイ動作とでは、動作条件が変わってしまい、書き込みベリファイ動作を正確に実行できないおそれがある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−８７５２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本実施の形態は、メモリセルに対する書き込みベリファイ動作を正確に実行することのできる不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
一の実施の形態に係る不揮発性半導体記憶装置は、複数のメモリセルを直列接続してなるメモリストリング、並びに前記メモリストリングの両端にそれぞれ接続される第１の選択トランジスタ及び第２の選択トランジスタを含むＮＡＮＤストリングを配列してなるメモリセルアレイと、前記複数のメモリセルの制御ゲート電極にそれぞれ接続される複数のワード線と、前記ＮＡＮＤストリングの第１の端部に前記第１の選択トランジスタを介してそれぞれ接続される複数のビット線と、前記ＮＡＮＤストリングの第２の端部に前記第２の選択トランジスタを介して接続されるソース線と、選択ワード線にベリファイ電圧を、非選択ワード線にセルデータによらず非選択メモリセルを導通させる読み出しパス電圧を、選択ビット線に所定の値のビット線電圧を印加して、選択メモリセルが所望のしきい値電圧を有するか否かを判定する書き込みベリファイ動作を実行する制御回路とを備える。前記制御回路は、前記選択ワード線の前記ＮＡＮＤストリング内の位置に基づいて、前記ビット線電圧又は前記読み出しパス電圧の電圧値を変更可能に構成されている。
【図面の簡単な説明】
【０００７】
【図１】第１の実施の形態に係る不揮発性半導体記憶装置のブロック図である。
【図２】第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ及び周辺回路を示す回路図である。
【図３】第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイを示す回路図である。
【図４】第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルの閾値電圧分布を示す図である。
【図５Ａ】比較例に係る不揮発性半導体記憶装置の書き込みベリファイ動作時の電圧を示す図である。
【図５Ｂ】比較例に係る不揮発性半導体記憶装置の書き込みベリファイ動作時のセル電流を示す図である。
【図５Ｃ】比較例に係る不揮発性半導体記憶装置の書き込みベリファイ動作時の閾値電圧分布を示す図である。
【図５Ｄ】比較例に係る不揮発性半導体記憶装置の書き込みベリファイ動作時の閾値電圧を示す図である。
【図６】比較例に係る不揮発性半導体記憶装置の書き込みベリファイ動作時に印加される電圧を説明する模式図である。
【図７Ａ】第１の実施の形態に係る不揮発性半導体記憶装置の書き込みベリファイ動作時の電圧を示す図である。
【図７Ｂ】第１の実施の形態に係る不揮発性半導体記憶装置の書き込みベリファイ動作時のセル電流を示す図である。
【図７Ｃ】第１の実施の形態に係る不揮発性半導体記憶装置の書き込みベリファイ動作時の閾値電圧分布を示す図である。
【図７Ｄ】第１の実施の形態に係る不揮発性半導体記憶装置の書き込みベリファイ動作時の閾値電圧を示す図である。
【図８】第２の実施の形態に係る不揮発性半導体記憶装置の書き込みベリファイ動作時の電圧・セル電流・閾値電圧分布を示す図である。
【図９】第３の実施の形態に係る不揮発性半導体記憶装置の書き込みベリファイ動作時の電圧を示す図である。
【図１０】第４の実施の形態に係る不揮発性半導体記憶装置の書き込みベリファイ動作時の電圧を示す図である。
【図１１】第５の実施の形態に係る不揮発性半導体記憶装置の書き込みベリファイ動作時の電圧・セル電流を示す図である。
【図１２Ａ】第６の実施の形態に係る不揮発性半導体記憶装置の書き込みベリファイ動作時の電圧・セル電流を示す図である。
【図１２Ｂ】第６の実施の形態に係る不揮発性半導体記憶装置の書き込みベリファイ動作時の電圧を示す図である。
【図１３Ａ】第７の実施の形態に係る不揮発性半導体記憶装置の書き込みベリファイ動作時の電圧を示す図である。
【図１３Ｂ】第７の実施の形態に係る不揮発性半導体記憶装置の書き込みベリファイ動作時の電圧を示す図である。
【図１４】第７の実施の形態に係る不揮発性半導体記憶装置の書き込みベリファイ動作時の電圧を示す図である。
【図１５】第８の実施の形態に係る不揮発性半導体記憶装置の書き込みベリファイ動作時の電圧を示す図である。
【図１６】第９の実施の形態に係る不揮発性半導体記憶装置の書き込みベリファイ動作時の電圧を示す図である。
【図１７】第９の実施の形態に係る不揮発性半導体記憶装置の書き込みベリファイ動作時の電圧を示す図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照して、実施の形態に係る不揮発性半導体記憶装置について説明する。
【０００９】
［第１の実施の形態］
まず、第１の実施形態に係る不揮発性半導体記憶装置の全体構成について説明する。図１は、本実施形態に係る不揮発性半導体記憶装置のブロック図である。
【００１０】
このＮＡＮＤ型フラッシュメモリは、ＮＡＮＤチップ１０及びこのＮＡＮＤチップ１０を制御するコントローラ１１を備える。ＮＡＮＤチップ１０を構成するメモリセルアレイ１は、半導体基板にトンネル絶縁膜を介して形成された電荷蓄積層とその上にゲート間絶縁膜を介して積層された制御ゲートとを有する、浮遊ゲート型の複数のメモリセルをマトリクス状に配置して構成される。このメモリセルアレイ１には、必要に応じて、ユーザからアクセスできないＲＯＭヒューズ領域１ａを設けても良い。このＲＯＭヒューズ領域１ａには、データ書き込み時など装置の制御に必要な各種情報が記憶される。
【００１１】
メモリセルアレイ１の周辺には、ロウデコーダ／ワード線ドライバ２ａ、カラムデコーダ２ｂ、センスアンプ／ラッチ回路３、ロジック制御回路６、シーケンス制御回路７及び電圧発生回路８が配置されている。これら、ロウデコーダ／ワード線ドライバ２ａ、カラムデコーダ２ｂ、センスアンプ／ラッチ回路３、ロジック制御回路６、シーケンス制御回路７及び電圧発生回路８は制御回路を構成するものであり、メモリセルアレイ１に対してページ単位でデータの書き込み、或いは読み出しを行う。
【００１２】
ロウデコーダ／ワード線ドライバ２ａは、メモリセルアレイ１のワード線及び選択ゲート線を駆動する。センスアンプ／ラッチ回路３は、１ページ分のセンスアンプ回路とデータ保持回路を備えている。センスアンプ／ラッチ回路３の１ページ分の読み出しデータは、カラムデコーダ２ｂにより順次カラム選択されて、Ｉ／Ｏバッファ９を介して外部Ｉ／Ｏ端子に出力される。Ｉ／Ｏ端子から供給される書き込みデータは、カラムデコーダ２ｂにより選択されてセンスアンプ／ラッチ回路３にロードされる。センスアンプ／ラッチ回路３には、１ページ分の書き込みデータがロードされる。ロウアドレス信号及びカラムアドレス信号はＩ／Ｏバッファ９を介して入力され、それぞれ、ロウデコーダ２ａ及びカラムデコーダ２ｂに転送される。ロウアドレスレジスタ５ａは、消去動作では、消去ブロックアドレスを保持し、書き込み動作や読み出し動作ではページアドレスを保持する。カラムアドレスレジスタ５ｂには、書き込み動作開始前の書き込みデータロードのための先頭カラムアドレスや、読み出し動作のための先頭カラムアドレスが入力される。書き込みイネーブル信号／ＷＥや読み出しイネーブル信号／ＲＥが、所定の条件で変更されるまで、カラムアドレスレジスタ５ｂは入力されたカラムアドレスを保持する。
【００１３】
ロジック制御回路６は、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号／ＲＥ等の制御信号に基づいて、コマンドやアドレスの入力、データの入出力を制御する。読み出し動作や書き込み動作はコマンドで実行される。コマンドを受けて、シーケンス制御回路７は、読み出し動作や、書き込み或いは消去のシーケンス制御を行う。電圧発生回路８は、シーケンス制御回路７により制御されて、種々の動作に必要な所定の電圧を発生する。
【００１４】
コントローラ１１は、ＮＡＮＤチップ１０の現在の書き込み状態に適した条件でデータの書き込み及び読み出しの制御を実行する。なお、後述する書き込み動作の一部は、ＮＡＮＤチップ１０側で行うようにしても良い。
【００１５】
［メモリセルアレイ］
次に、本実施形態に係る不揮発性半導体記憶装置のメモリセルアレイ１及びセンスアンプ／ラッチ回路３について説明する。図２は、メモリセルアレイ１及び周辺の回路を示す回路図である。図３は、メモリセルアレイ１を示す回路図である。
【００１６】
図２及び図３に示すように、６４個の直列接続されたメモリセルＭＣ０〜ＭＣ６３からなるメモリストリング、その両端にそれぞれ接続されたダミートランジスタＤＴ、その両端に接続された選択ゲートトランジスタＳＧ０、ＳＧ１により、ＮＡＮＤストリング４が構成されている。選択ゲートトランジスタＳＧ０のソースは、共通ソース線ＣＥＬＳＲＣに接続され、選択ゲートトランジスタＳＧ１のドレインはビット線ＢＬ（ＢＬ０〜ＢＬｎ）に接続される。メモリセルＭＣ０〜ＭＣ６３の制御ゲート電極はそれぞれワード線ＷＬ（ＷＬ０〜ＷＬ６３）に接続される。ダミートランジスタＤＴのゲート電極は、ダミーワード線ＤＷＬに接続される。選択ゲートトランジスタＳＧ０、ＳＧ１のゲート電極は、選択ゲート線ＳＧＳ、ＳＧＤに接続される。メモリストリングの一端に接続されるダミートランジスタＤＴの数は、１つに限定されることはなく、任意の数のダミートランジスタＤＴを設けることができる。
【００１７】
１つのワード線ＷＬに沿う複数のメモリセルＭＣの範囲が、一括したデータの読み出し及び書き込みの単位となるページとなる。また、ワード線ＷＬ方向に並ぶ複数のＮＡＮＤストリング４の範囲が、データの一括消去の単位となるブロックＢＬＫを構成する。図２では、ビット線ＢＬ方向にビット線ＢＬを共有する複数のブロックＢＬＫ０〜ＢＬＫｎを配列して、メモリセルアレイ１が構成されている。ワード線ＷＬ、ダミーワード線ＤＷＬ及び選択ゲート線ＳＧＳ、ＳＧＤは、ロウデコーダ２ａにより駆動される。
【００１８】
図３に示すメモリセルアレイ１において、後に説明する書き込みベリファイ動作時には、ワード線ＷＬをＮＡＮＤストリング４内の位置に基づいて複数の範囲に分割して説明することがある。図４に示す例では、ワード線ＷＬを前半ワード線群、中央ワード線群、後半ワード線群の組に分けている。前半ワード線群は、共通ソース線ＣＥＬＳＲＣに近いワード線ＷＬの組であり、後半ワード線群は、ビット線ＢＬに近いワード線ＷＬの組である。前半ワード線群、中央ワード線群、後半ワード線群にそれぞれ何本のワード線が含まれるかや、ワード線ＷＬをいくつの範囲に分割するかは、任意に設定することができる。
【００１９】
［メモリセルのデータ記憶状態］
次に、本実施形態に係るＮＡＮＤ型フラッシュメモリのメモリセルのデータ記憶状態について説明する。図４は、本実施形態に係るＮＡＮＤ型フラッシュメモリのメモリセルＭＣの閾値電圧分布を示す図である。
【００２０】
ＮＡＮＤ型フラッシュメモリのメモリセルＭＣが２値データ（１ビット／セル）を記憶する場合、データの閾値電圧分布は、図４中Ａ：２値データ記憶のようになる。閾値電圧が負の状態がデータ“１”（消去状態）、閾値電圧が正の状態がデータ“０”となっている。
【００２１】
また、ＮＡＮＤ型フラッシュメモリのメモリセルＭＣが４値データ（２ビット／セル）を記憶する場合、データの閾値電圧分布は、図４中Ｂ：４値データ記憶のようになる。この場合、閾値電圧の低い方から、４種類の閾値電圧分布（Ｅ、Ａ、Ｂ及びＣ）が設けられる。これらの閾値電圧分布に対して、４通りのデータ“１１”、“０１”、“００”、“１０”が割り付けられる。ここで、閾値電圧分布Ｅは、消去動作時の一括ブロック消去によって得られる負の閾値電圧状態である。また、各閾値電圧分布間の電圧ＡＲ、ＢＲ、ＣＲは読み出し動作時の判定電圧である。各閾値電圧分布の下限の電圧ＡＶ、ＢＶ、ＣＶは書き込みベリファイ動作時の判定電圧である。また、電圧Ｖｒｅａｄは、最も高い閾値電圧分布Ｃの上限よりも高い電圧である。この読み出しパス電圧Ｖｒｅａｄは、読み出し動作又は書き込みベリファイ動作時において、非選択のワード線ＷＬに加わる電圧である。
【００２２】
［書き込み動作及び消去動作］
不揮発性半導体記憶装置の書き込み動作時には、選択されたＮＡＮＤストリング４内の選択メモリセルＭＣに対して、選択ワード線ＷＬから所定の書き込み電圧を印加する。この書き込み電圧により、選択メモリセルＭＣのボディから電荷蓄積層に電荷が移動し、選択メモリセルＭＣが導通するために必要な閾値電圧が高くなる。不揮発性半導体記憶装置の消去動作時には、ブロックＢＬＫのボディに消去電圧を印加してブロックＢＬＫのメモリセルＭＣを一括して消去状態の負の閾値電圧に変化させる。
【００２３】
［書き込みベリファイ動作］
次に、図５Ａ〜図５Ｄ及び図６を参照して、比較例の書き込みベリファイ動作と、比較例の書き込みベリファイ動作の問題点について説明する。ここで、書き込み動作においては、ＮＡＮＤストリング４内で共通ソース線ＣＥＬＳＲＣ側のメモリセルＭＣから順番に書き込むものとする。すなわち、前半ワード線群、中央ワード線群、後半ワード線群に接続されたメモリセルＭＣに順に書き込み動作を行い、書き込み動作の行われたメモリセルＭＣに対して、閾値電圧が所望の値に到達したか否かを判定する書き込みベリファイ動作を行う。
【００２４】
図５Ａ〜図５Ｄは、比較例に係る不揮発性半導体記憶装置の書き込みベリファイ動作時の電圧・セル電流・閾値電圧分布・閾値電圧を示す図である。図６は、比較例に係る不揮発性半導体記憶装置の書き込みベリファイ動作時に印加される電圧を説明する模式図である。
【００２５】
図６の上部には、前半ワード線群に含まれるワード線ＷＬ１に接続されたメモリセルＭＣ１に対して書き込みベリファイ動作を実行する際の電圧印加状態を示している。選択ワード線ＷＬ１には、ベリファイ電圧Ｖｃｇｖが印加される。このベリファイ電圧は、選択メモリセルＭＣ１が所望の閾値電圧分布に到達したか否かを判定するためのものであり、各閾値電圧分布の下限の電圧ＡＶ、ＢＶ、ＣＶのいずれかに設定される。また、非選択ワード線ＷＬ０及び非選択ワード線ＷＬ２〜ＷＬ６３には、非選択メモリセルＭＣ０及び非選択メモリセルＭＣ２〜ＭＣ６３の状態（セルの保持するデータ）にかかわらず、非選択メモリセルＭＣ０及び非選択メモリセルＭＣ２〜ＭＣ６３を導通状態にさせる読み出しパス電圧Ｖｒｅａｄが印加される。ダミーワード線ＤＷＬには、ダミートランジスタＤＴを導通状態にさせるダミー読み出し電圧Ｖｒｅａｄ＿ｄｍｙが印加される。また、選択ゲート線ＳＧＳ、ＳＧＤには、選択ゲートトランジスタＳＧ０、ＳＧ１を導通状態にさせる電圧Ｖｓｇが印加される。そして、ビット線ＢＬにはビット線電圧Ｖｂｌが印加される。この状態で、選択メモリセルＭＣ１が導通してビット線ＢＬが放電されるか否かを判定する。
【００２６】
図６の下部には、後半ワード線群に含まれるワード線ＷＬ６２に接続されたメモリセルＭＣ６２に対して書き込みベリファイ動作を実行する際の電圧印加状態を示している。選択ワード線ＷＬ６２には、ベリファイ電圧Ｖｃｇｖが印加される。また、非選択ワード線ＷＬ０〜ＷＬ６１及び非選択ワード線ＷＬ６３には、非選択メモリセルＭＣ０〜ＭＣ６１及び非選択メモリセルＭＣ６３の状態（セルの保持するデータ）にかかわらず、非選択メモリセルＭＣ０〜ＭＣ６１及び非選択メモリセルＭＣ６３を導通状態にさせる読み出しパス電圧Ｖｒｅａｄが印加される。ダミーワード線ＤＷＬには、ダミートランジスタＤＴを導通状態にさせるダミー読み出し電圧Ｖｒｅａｄ＿ｄｍｙが印加される。また、選択ゲート線ＳＧＳ、ＳＧＤには、選択ゲートトランジスタＳＧ０、ＳＧ１を導通状態にさせる電圧Ｖｓｇが印加される。そして、ビット線ＢＬにはビット線電圧Ｖｂｌが印加される。この状態で、選択メモリセルＭＣ６２が導通してビット線ＢＬが放電されるか否かを判定する。
【００２７】
ここで、比較例の書き込みベリファイ動作においては、図５Ａの電圧グラフに示されるように、選択されるワード線ＷＬの位置が前半ワード線群、中央ワード線群、後半ワード線群のいずれにあっても、非選択ワード線ＷＬに印加される読み出しパス電圧Ｖｒｅａｄの値、及びビット線電圧Ｖｂｌの値は一定に保たれている。
【００２８】
図６に示すように、前半ワード線群の書き込みベリファイ動作時には、非選択メモリセルＭＣ２〜ＭＣ６３には書き込み動作は実行されておらず、非選択メモリセルＭＣ２〜ＭＣ６３は、負の閾値電圧分布に含まれるため、通常はオン状態にある。この場合、ＮＡＮＤストリング４には電流が流れやすくなり、ＮＡＮＤストリング４に流れるセル電流Ｉｃｅｌｌの値は大きくなる。
【００２９】
一方、後半ワード線群の書き込みベリファイ動作時には、非選択メモリセルＭＣ０〜ＭＣ６１には既に書き込み動作が実行されており、非選択メモリセルＭＣ０〜ＭＣ６１には、正の閾値電圧分布に含まれているものが多く存在する。正の閾値電圧分布に含まれるメモリセルＭＣは、所定値以上の電圧を印加しなければ導通しない状態であるため、ＮＡＮＤストリング４には電流が流れにくい。その結果、ＮＡＮＤストリング４に流れるセル電流Ｉｃｅｌｌの値は、前半ワード線群の書き込みベリファイ動作時に比べて小さくなる。
【００３０】
そのため、図５Ｂのセル電流Ｉｃｅｌｌのグラフに示すように、書き込みベリファイ動作を実行するワード線ＷＬの位置が前半ワード線群、中央ワード線群、後半ワード線群へと変化すると、セル電流Ｉｃｅｌｌの値が小さくなってしまう。
【００３１】
前半ワード線群に含まれるワード線ＷＬに接続されたメモリセルＭＣの書き込みベリファイ動作では、セル電流Ｉｃｅｌｌが大きいため、ビット線ＢＬが放電されやすく、書き込みベリファイ動作は、パスしにくくなる。図５Ｄの閾値電圧のグラフに示すように、前半ワード線群の書き込みベリファイ後の閾値電圧が高くなる。その結果、書き込みベリファイパス後のメモリセルＭＣの閾値電圧分布は、閾値電圧が高い方に位置することになる（図５Ｃの書き込みベリファイ後の閾値電圧分布の図参照）。一方、後半ワード線群に含まれるワード線ＷＬに接続されたメモリセルＭＣの書き込みベリファイ動作では、セル電流Ｉｃｅｌｌが小さく、ビット線ＢＬが放電されにくいため、書き込みベリファイ動作は、パスしやすい。図５Ｄの閾値電圧のグラフに示すように、後半ワード線群の書き込みベリファイ後の閾値電圧が低くなる。その結果、書き込みベリファイパス後のメモリセルＭＣの閾値電圧分布は、閾値電圧が低い方に位置することになる（図５Ｃの書き込みベリファイ後の閾値電圧分布の図参照）。
【００３２】
このように、選択されるワード線ＷＬの位置が前半ワード線群、中央ワード線群、後半ワード線群のいずれにあっても、読み出しパス電圧Ｖｒｅａｄの値、及びビット線電圧Ｖｂｌの値を一定にする比較例の書き込みベリファイ動作では、書き込みベリファイ動作後の閾値電圧分布がワード線ＷＬの位置に依存してばらついてしまうおそれがある。
【００３３】
この問題に対して、本実施の形態に係る不揮発性半導体記憶装置は、以下に説明するような書き込みベリファイ動作を実行する。以下、図７Ａ〜図７Ｄを参照して、本実施の形態に係る不揮発性半導体記憶装置の書き込みベリファイ動作を説明する。
【００３４】
［第１の実施の形態に係る書き込みベリファイ動作］
図７Ａ〜図７Ｄは、第１の実施の形態に係る不揮発性半導体記憶装置の書き込みベリファイ動作時の電圧・セル電流・閾値電圧分布・閾値電圧を示す図である。本実施の形態に係る不揮発性半導体記憶装置の書き込みベリファイ動作では、選択ワード線ＷＬのＮＡＮＤストリング４内の位置に基づいて、ビット線電圧の電圧値を変更している。この動作は、コントローラ１１の制御信号に基づき、上述のＮＡＮＤチップ内の各種の制御回路により実行される。
【００３５】
本実施の形態の書き込みベリファイ動作においては、図７Ａの電圧グラフに示されるように、選択されるワード線ＷＬの位置が前半ワード線群、中央ワード線群、後半ワード線群のいずれにあるかに基づいて、ビット線電圧の値を、ビット線電圧Ｖｂｌ１、Ｖｂｌ２、Ｖｂｌ３に変更している。なお、選択ワード線ＷＬが前半ワード線群に含まれる場合は、ビット線電圧の値はビット線電圧Ｖｂｌ１に固定されている。同様に、選択ワード線ＷＬが中央ワード線群に含まれる場合は、ビット線電圧の値はビット線電圧Ｖｂｌ２に固定され、選択ワード線ＷＬが後半ワード線群に含まれる場合は、ビット線電圧の値はビット線電圧Ｖｂｌ３に固定されている。
【００３６】
本実施の形態において、ベリファイ電圧Ｖｃｇｖ、読み出しパス電圧Ｖｒｅａｄ、選択ゲートトランジスタＳＧ０、ＳＧ１に印加される電圧Ｖｓｇ等の設定は、比較例の書き込みベリファイ動作と同様である。この電圧印加により、選択メモリセルＭＣへの書き込みベリファイ動作を実行する。
【００３７】
［効果］
図７Ａ〜図７Ｄを参照して、本実施の形態の書き込みベリファイ動作の効果を説明する。本実施の形態の書き込みベリファイ動作でも、前半ワード線群に含まれる選択ワード線ＷＬのうち、最後の選択ワード線ＷＬに接続されたメモリセルＭＣの書き込みベリファイ動作を実行する際には、ある程度セル電流Ｉｃｅｌｌが低下する。しかし、中央ワード線群に含まれる選択ワード線ＷＬに接続されたメモリセルＭＣの書き込みベリファイ動作を実行する際には、ビット線ＢＬに印加される電圧が、ビット線電圧Ｖｂｌ２に増加する。その結果、ＮＡＮＤストリング４を流れるセル電流Ｉｃｅｌｌも増加し、書き込み済みのメモリセルＭＣの増加に起因するセル電流Ｉｃｅｌｌの減少を相殺する。後半ワード線群に含まれる選択ワード線ＷＬに接続されたメモリセルＭＣの書き込みベリファイ動作を実行する際にも、ビット線ＢＬに印加される電圧が、ビット線電圧Ｖｂｌ３に増加し、書き込み済みのメモリセルＭＣの増加に起因するセル電流Ｉｃｅｌｌの減少を相殺する。本実施の形態の書き込みベリファイ動作によれば、書き込みベリファイ動作時にＮＡＮＤストリング４を流れるセル電流Ｉｃｅｌｌの変動を抑制することができる。
【００３８】
その結果、セル電流Ｉｃｅｌｌの変動により引き起こされる書き込みベリファイ後の閾値電圧分布のばらつきを低減することができる。その結果、図７Ｄの閾値電圧のグラフに示すように、前半ワード線群と後半ワード線群の書き込みベリファイ後の閾値電圧のばらつきが少なくなる。図７Ｃの書き込みベリファイ後の閾値電圧分布の図に示されるように、本実施の形態の書き込みベリファイ動作によれば、比較例の書き込みベリファイ動作に比べて、動作終了後の閾値電圧分布のばらつきを低減することができる。本実施の形態の動作によれば、より正確な書き込みベリファイ動作を実行することができる。
【００３９】
［第２の実施の形態］
次に、本発明の第２の実施の形態を、図８を参照して説明する。第２の実施の形態の不揮発性半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。本実施の形態の書き込みベリファイ動作は、選択ワード線ＷＬのＮＡＮＤストリング４内の位置に基づいて、読み出しパス電圧の電圧値を変更する点において、第１の実施の形態と異なる。以下、図８を参照して、本実施の形態に係る不揮発性半導体記憶装置の書き込みベリファイ動作を説明する。
【００４０】
［第２の実施の形態に係る書き込みベリファイ動作］
図８は、第２の実施の形態に係る不揮発性半導体記憶装置の書き込みベリファイ動作時の電圧・セル電流・閾値電圧分布を示す図である。本実施の形態に係る不揮発性半導体記憶装置の書き込みベリファイ動作では、選択ワード線ＷＬのＮＡＮＤストリング４内の位置に基づいて、読み出しパス電圧の電圧値を変更している。この動作は、コントローラ１１の制御信号に基づき、上述のＮＡＮＤチップ内の各種の制御回路により実行される。
【００４１】
本実施の形態の書き込みベリファイ動作においては、図８の電圧グラフに示されるように、選択されるワード線ＷＬの位置が前半ワード線群、中央ワード線群、後半ワード線群のいずれにあるかに基づいて、読み出しパス電圧の値を、読み出しパス電圧Ｖｒｅａｄ１、Ｖｒｅａｄ２、Ｖｒｅａｄ３に変更している。なお、選択ワード線ＷＬが前半ワード線群に含まれる場合は、読み出しパス電圧の値は読み出しパス電圧Ｖｒｅａｄ１に固定されている。同様に、選択ワード線ＷＬが中央ワード線群に含まれる場合は、読み出しパス電圧の値は読み出しパス電圧Ｖｒｅａｄ２に固定され、選択ワード線ＷＬが後半ワード線群に含まれる場合は、読み出しパス電圧の値は読み出しパス電圧Ｖｒｅａｄ３に固定されている。
【００４２】
本実施の形態において、ビット線電圧Ｖｂｌ、ベリファイ電圧Ｖｃｇｖ、選択ゲートトランジスタＳＧ０、ＳＧ１に印加される電圧Ｖｓｇ等の設定は、比較例の書き込みベリファイ動作と同様である。この電圧印加により、選択メモリセルＭＣへの書き込みベリファイ動作を実行する。
【００４３】
［効果］
図８を参照して、本実施の形態の書き込みベリファイ動作の効果を説明する。本実施の形態の書き込みベリファイ動作でも、前半ワード線群に含まれる選択ワード線ＷＬのうち、最後の選択ワード線ＷＬに接続されたメモリセルＭＣの書き込みベリファイ動作を実行する際には、ある程度セル電流Ｉｃｅｌｌが低下する。しかし、中央ワード線群に含まれる選択ワード線ＷＬに接続されたメモリセルＭＣの書き込みベリファイ動作を実行する際には、非選択ワード線ＷＬに印加される電圧が、読み出しパス電圧Ｖｒｅａｄ２に増加する。その結果、非選択メモリセルＭＣは導通しやすくなり、ＮＡＮＤストリング４を流れるセル電流Ｉｃｅｌｌが増加し、書き込み済みのメモリセルＭＣの増加に起因するセル電流Ｉｃｅｌｌの減少を相殺する。後半ワード線群に含まれる選択ワード線ＷＬに接続されたメモリセルＭＣの書き込みベリファイ動作を実行する際にも、非選択ワード線ＷＬに印加される電圧が、読み出しパス電圧Ｖｒｅａｄ３に増加し、書き込み済みのメモリセルＭＣの増加に起因するセル電流Ｉｃｅｌｌの減少を相殺する。本実施の形態の書き込みベリファイ動作によれば、書き込みベリファイ動作時にＮＡＮＤストリング４を流れるセル電流Ｉｃｅｌｌの変動を抑制することができる。
【００４４】
その結果、セル電流Ｉｃｅｌｌの変動により引き起こされる書き込みベリファイ後の閾値電圧分布のばらつきを低減することができる。図８の書き込みベリファイ後の閾値電圧分布の図に示されるように、本実施の形態の書き込みベリファイ動作によれば、比較例の書き込みベリファイ動作に比べて、動作終了後の閾値電圧分布のばらつきを低減することができる。本実施の形態の動作によれば、より正確な書き込みベリファイ動作を実行することができる。
【００４５】
［第３の実施の形態］
次に、本発明の第３の実施の形態を、図９を参照して説明する。第３の実施の形態の不揮発性半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。本実施の形態は、ビット線電圧、又は読み出しパス電圧の電圧値を変更する際の選択ワード線の位置・電圧の変更値・電圧の変更回数を自由に設定することができる点において上述の実施の形態と異なる。以下、図９を参照して、本実施の形態に係る不揮発性半導体記憶装置の書き込みベリファイ動作を説明する。
【００４６】
［第３の実施の形態に係る書き込みベリファイ動作］
図９は、第３の実施の形態に係る不揮発性半導体記憶装置の書き込みベリファイ動作時の電圧を示す図である。本実施の形態に係る不揮発性半導体記憶装置の書き込みベリファイ動作では、選択ワード線ＷＬのＮＡＮＤストリング４内の位置に基づいて、ビット線電圧及び読み出しパス電圧の電圧値を変更している。ビット線電圧及び読み出しパス電圧の電圧値の変更はいずれか一方でもよいし、両方行ってもよい。
【００４７】
本実施の形態の書き込みベリファイ動作においては、図８のグラフに示されるように、選択ワード線ＷＬの位置がワード線ＷＬｍ、ＷＬｎ、ＷＬｐの位置に到達した際に、読み出しパス電圧の値を、読み出しパス電圧Ｖｒｅａｄ２、Ｖｒｅａｄ３、Ｖｒｅａｄ４に変更している。また、選択ワード線ＷＬの位置がワード線ＷＬｏの位置に到達した際に、ビット線電圧の値を、ビット線電圧Ｖｂｌ２に変更している。このとき、どのワード線ＷＬに到達したらビット線電圧・読み出しパス電圧の値を変更するかは、動作条件を勘案して、任意に選択することができる。また、ビット線電圧・読み出しパス電圧の値の変更回数や、電圧値をどれだけ変更するかも任意に選択することができる。
【００４８】
本実施の形態において、ベリファイ電圧Ｖｃｇｖ、選択ゲートトランジスタＳＧ０、ＳＧ１に印加される電圧Ｖｓｇ等の設定は、比較例の書き込みベリファイ動作と同様である。この電圧印加により、選択メモリセルＭＣへの書き込みベリファイ動作を実行する。
【００４９】
［効果］
本実施の形態の書き込みベリファイ動作でも、ビット線電圧及び読み出しパス電圧を変更することにより、書き込み済みのメモリセルＭＣの増加に起因するセル電流Ｉｃｅｌｌの減少を相殺することができる。本実施の形態の書き込みベリファイ動作によれば、ビット線電圧及び読み出しパス電圧の変更条件を自由に設定することができ、書き込みベリファイ動作時にＮＡＮＤストリング４を流れるセル電流Ｉｃｅｌｌの変動をより確実に抑制することができる。その結果、セル電流Ｉｃｅｌｌの変動により引き起こされる書き込みベリファイ後の閾値電圧分布のばらつきを低減することができる。本実施の形態の動作によれば、より正確な書き込みベリファイ動作を実行することができる。
【００５０】
［第４の実施の形態］
次に、本発明の第４の実施の形態を、図１０を参照して説明する。第４の実施の形態の不揮発性半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。本実施の形態は、ビット線電圧、又は読み出しパス電圧の電圧値を変更する際の選択ワード線の位置・電圧の変更回数が上述の実施の形態と異なる。以下、図１０を参照して、本実施の形態に係る不揮発性半導体記憶装置の書き込みベリファイ動作を説明する。
【００５１】
［第４の実施の形態に係る書き込みベリファイ動作］
図１０は、第４の実施の形態に係る不揮発性半導体記憶装置の書き込みベリファイ動作時の電圧を示す図である。本実施の形態に係る不揮発性半導体記憶装置の書き込みベリファイ動作では、選択ワード線ＷＬのＮＡＮＤストリング４内の位置に基づいて、ビット線電圧及び読み出しパス電圧の電圧値を変更している。ビット線電圧及び読み出しパス電圧の電圧値の変更はいずれか一方でもよいし、両方行ってもよい。なお、図１０では、ビット線電圧及び読み出しパス電圧の電圧値を１つにまとめて表示している。これは、ビット線電圧及び読み出しパス電圧が同一の電圧であることを示しているわけではなく、以下に説明する実施の形態の動作がビット線電圧及び読み出しパス電圧のいずれにも適用可能であることを表している。後の実施の形態の図においても同様の方法で図示することがある。
【００５２】
本実施の形態の書き込みベリファイ動作においては、図１０上部のグラフに示されるように、選択ワード線ＷＬ毎に、それぞれビット線電圧又は読み出しパス電圧の値を変更している。このように全ての選択ワード線について、ビット線電圧又は読み出しパス電圧の値を変更することも可能である。また、その際、ビット線電圧又は読み出しパス電圧の値が増加する割合を示す傾きΔＶの値も任意に変更可能である。また、図１０下部のグラフに示されるように、選択ワード線ＷＬの位置が所定位置（ワード線ＷＬｎ）よりも共通ソース線ＣＥＬＳＲＣに近い範囲に含まれる場合、ビット線電圧又は読み出しパス電圧の値をビット線電圧Ｖｂｌ１・読み出しパス電圧Ｖｒｅａｄ１に固定する。そして、選択ワード線ＷＬの位置が所定位置（ワード線ＷＬｎ）よりもビット線ＢＬに近い範囲に含まれる場合、選択ワード線ＷＬ毎に、それぞれビット線電圧又は読み出しパス電圧の値を変更することもできる。
【００５３】
本実施の形態において、ベリファイ電圧Ｖｃｇｖ、選択ゲートトランジスタＳＧ０、ＳＧ１に印加される電圧Ｖｓｇ等の設定は、比較例の書き込みベリファイ動作と同様である。この電圧印加により、選択メモリセルＭＣへの書き込みベリファイ動作を実行する。
【００５４】
［効果］
本実施の形態の書き込みベリファイ動作でも、ビット線電圧及び読み出しパス電圧を変更することにより、書き込み済みのメモリセルＭＣの増加に起因するセル電流Ｉｃｅｌｌの減少を相殺することができる。本実施の形態の書き込みベリファイ動作によれば、ビット線電圧及び読み出しパス電圧の変更条件を自由に設定することができ、書き込みベリファイ動作時にＮＡＮＤストリング４を流れるセル電流Ｉｃｅｌｌの変動をより確実に抑制することができる。その結果、セル電流Ｉｃｅｌｌの変動により引き起こされる書き込みベリファイ後の閾値電圧分布のばらつきを低減することができる。本実施の形態の動作によれば、より正確な書き込みベリファイ動作を実行することができる。
【００５５】
［第５の実施の形態］
次に、本発明の第５の実施の形態を、図１１を参照して説明する。第５の実施の形態の不揮発性半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。本実施の形態の書き込みベリファイ動作は、ビット線電圧及び読み出しパス電圧に加えて、選択ワード線ＷＬのＮＡＮＤストリング４内の位置に基づいて、ベリファイ電圧の電圧値を変更する点において、上述の実施の形態と異なる。以下、図１１を参照して、本実施の形態に係る不揮発性半導体記憶装置の書き込みベリファイ動作を説明する。 
【００５６】
［第５の実施の形態に係る書き込みベリファイ動作］
図１１は、第５の実施の形態に係る不揮発性半導体記憶装置の書き込みベリファイ動作時の電圧・セル電流を示す図である。図１１のビット線電圧及び読み出しパス電圧のグラフに示すように、本実施の形態に係る不揮発性半導体記憶装置の書き込みベリファイ動作では、選択ワード線ＷＬのＮＡＮＤストリング４内の位置に基づいて、ビット線電圧及び読み出しパス電圧の少なくともいずれか一方の電圧値を変更している。
【００５７】
また、本実施の形態の書き込みベリファイ動作においては、図１１のベリファイ電圧のグラフに示されるように、選択されるワード線ＷＬの位置が前半ワード線群、中央ワード線群、後半ワード線群のいずれにあるかに基づいて、ベリファイ電圧の値を、ベリファイ電圧Ｖｃｇｖ１、Ｖｃｇｖ２、Ｖｃｇｖ３に変更している。なお、選択ワード線ＷＬが前半ワード線群に含まれる場合は、ベリファイ電圧の値はベリファイ電圧Ｖｃｇｖ１に固定されている。同様に、選択ワード線ＷＬが中央ワード線群に含まれる場合は、ベリファイ電圧の値はベリファイ電圧Ｖｃｇｖ２に固定され、選択ワード線ＷＬが後半ワード線群に含まれる場合は、ベリファイ電圧の値はベリファイ電圧Ｖｃｇｖ３に固定されている。
【００５８】
本実施の形態において、選択ゲートトランジスタＳＧ０、ＳＧ１に印加される電圧Ｖｓｇ等の設定は、比較例の書き込みベリファイ動作と同様である。この電圧印加により、選択メモリセルＭＣへの書き込みベリファイ動作を実行する。
【００５９】
［効果］
本実施の形態の書き込みベリファイ動作でも、ビット線電圧及び読み出しパス電圧を変更することにより、書き込み済みのメモリセルＭＣの増加に起因するセル電流Ｉｃｅｌｌの減少を相殺することができる。また、ベリファイ電圧を変更することによっても、セル電流Ｉｃｅｌｌの変動を抑制することができる。本実施の形態の書き込みベリファイ動作によれば、ビット線電圧、読み出しパス電圧及びベリファイ電圧の変更条件を自由に設定することができ、書き込みベリファイ動作時にＮＡＮＤストリング４を流れるセル電流Ｉｃｅｌｌの変動をより確実に抑制することができる（図１１下部のセル電流のグラフ参照）。その結果、セル電流Ｉｃｅｌｌの変動により引き起こされる書き込みベリファイ後の閾値電圧分布のばらつきを低減することができる。本実施の形態の動作によれば、より正確な書き込みベリファイ動作を実行することができる。
【００６０】
［第６の実施の形態］
次に、本発明の第６の実施の形態を、図１２Ａ及び図１２Ｂを参照して説明する。第６の実施の形態の不揮発性半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。本実施の形態の書き込みベリファイ動作は、選択ワード線ＷＬがある範囲に含まれる場合、ビット線電圧、読み出しパス電圧、及びベリファイ電圧のいずれか１つを固定値とし、残りの電圧値を可変とする点において、上述の実施の形態と異なる。以下、図１２及び図１２Ｂを参照して、本実施の形態に係る不揮発性半導体記憶装置の書き込みベリファイ動作を説明する。
【００６１】
［第６の実施の形態に係る書き込みベリファイ動作］
図１２Ａは、第６の実施の形態に係る不揮発性半導体記憶装置の書き込みベリファイ動作時の電圧・セル電流を示す図である。図１２Ａの電圧のグラフに示すように、本実施の形態に係る不揮発性半導体記憶装置の書き込みベリファイ動作では、選択されるワード線ＷＬの位置が前半ワード線群、中央ワード線群、後半ワード線群のいずれにあるかに基づいて、ベリファイ電圧の値を、ベリファイ電圧Ｖｃｇｖ１、Ｖｃｇｖ２、Ｖｃｇｖ３に変更している。なお、選択ワード線ＷＬが前半ワード線群に含まれる場合は、ベリファイ電圧の値はベリファイ電圧Ｖｃｇｖ１に固定されている。同様に、選択ワード線ＷＬが中央ワード線群に含まれる場合は、ベリファイ電圧の値はベリファイ電圧Ｖｃｇｖ２に固定され、選択ワード線ＷＬが後半ワード線群に含まれる場合は、ベリファイ電圧の値はベリファイ電圧Ｖｃｇｖ３に固定されている。
【００６２】
また、本実施の形態の書き込みベリファイ動作においては、図１２Ａの電圧のグラフに示されるように、選択されるワード線ＷＬの位置が前半ワード線群にあるとき、ビット線電圧及び読み出しパス電圧の少なくともいずれか一方を変更している。例えば、ビット線電圧の値を、ビット線電圧Ｖｂｌ１、Ｖｂｌ２、Ｖｂｌ３に変更し、読み出しパス電圧の値を、読み出しパス電圧Ｖｒｅａｄ１、Ｖｒｅａｄ２、Ｖｒｅａｄ３に変更している。同様に、選択されるワード線ＷＬの位置が中央ワード線群又は後半ワード線群にあるときも、ビット線電圧及び読み出しパス電圧の少なくともいずれか一方を変更している。
【００６３】
また、図１２Ｂの電圧のグラフに示すように、本実施の形態に係る不揮発性半導体記憶装置の書き込みベリファイ動作では、選択されるワード線ＷＬの位置が前半ワード線群、中央ワード線群、後半ワード線群のいずれにあるかに基づいて固定される電圧は、ビット線電圧であってもよいし、読み出しパス電圧であってもよい。この場合にも、図１２Ａで説明した例と同様に、残りの電圧（ビット線電圧、読み出しパス電圧、ベリファイ電圧等）の電圧値を変更することができる。
【００６４】
本実施の形態において、選択ゲートトランジスタＳＧ０、ＳＧ１に印加される電圧Ｖｓｇ等の設定は、比較例の書き込みベリファイ動作と同様である。この電圧印加により、選択メモリセルＭＣへの書き込みベリファイ動作を実行する。
【００６５】
［効果］
本実施の形態の書き込みベリファイ動作でも、ビット線電圧、読み出しパス電圧、及びベリファイ電圧を変更することにより、書き込み済みのメモリセルＭＣの増加に起因するセル電流Ｉｃｅｌｌの減少を相殺することができる。ビット線電圧、読み出しパス電圧、ベリファイ電圧のいずれか１つを固定する動作と、残りの電圧の電圧値を変更する動作を組み合わせることにより、書き込みベリファイ動作時にＮＡＮＤストリング４を流れるセル電流Ｉｃｅｌｌの変動をより確実に抑制することができる（図１２Ａ下部のセル電流のグラフ参照）。この場合、セル電流Ｉｃｅｌｌは実線で示す状態になり、上述の実施の形態で示した破線の状態よりも変動が低減されている。その結果、セル電流Ｉｃｅｌｌの変動により引き起こされる書き込みベリファイ後の閾値電圧分布のばらつきを低減することができる。本実施の形態の動作によれば、より正確な書き込みベリファイ動作を実行することができる。
【００６６】
［第７の実施の形態］
次に、本発明の第７の実施の形態を、図１３Ａを参照して説明する。第７の実施の形態の不揮発性半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。本実施の形態の書き込みベリファイ動作は、既に書き込み動作が終了したメモリセルＭＣに接続された非選択ワード線ＷＬと、まだ書き込み動作が行われていないメモリセルＭＣに接続された非選択ワード線ＷＬとの読み出しパス電圧を異なる値にする点において、上述の実施の形態と異なる。以下、図１３Ａを参照して、本実施の形態に係る不揮発性半導体記憶装置の書き込みベリファイ動作を説明する。 
【００６７】
［第７の実施の形態に係る書き込みベリファイ動作］
図１３Ａの下部には、メモリセルＭＣｎに対して書き込みベリファイ動作を実行する際の電圧印加状態を示している。選択ワード線ＷＬｎには、ベリファイ電圧Ｖｃｇｖが印加される。また、選択ワード線ＷＬｎより共通ソース線ＣＥＬＳＲＣ側に位置し、既に書き込み動作が終了した非選択メモリセルＭＣ０〜ＭＣｎ−１に接続された非選択ワード線ＷＬ０〜ＷＬｎ−１には、非選択メモリセルＭＣ０〜ＭＣｎ−１の状態にかかわらず、非選択メモリセルＭＣ０〜ＭＣｎ−１を導通状態にさせるソース側読み出しパス電圧Ｖｒｅａｄ＿ｓが印加される。また、選択ワード線ＷＬｎよりビット線ＢＬ側に位置し、まだ書き込み動作が行われていない非選択メモリセルＭＣｎ＋１〜ＭＣ６３に接続された非選択ワード線ＷＬｎ＋１〜ＷＬ６３には、非選択メモリセルＭＣｎ＋１〜ＭＣ６３の状態にかかわらず、非選択メモリセルＭＣｎ＋１〜ＭＣ６３を導通状態にさせるドレイン側読み出しパス電圧Ｖｒｅａｄ＿ｄが印加される。
【００６８】
本実施の形態の書き込みベリファイ動作においては、図１３の上部の電圧グラフに示されるように、選択されるワード線ＷＬの位置が前半ワード線群、中央ワード線群、後半ワード線群のいずれにあるかに基づいて、ソース側読み出しパス電圧の値を、読み出しパス電圧Ｖｒｅａｄ＿ｓ１、Ｖｒｅａｄ＿ｓ２、Ｖｒｅａｄ＿ｓ３に変更している。なお、選択ワード線ＷＬが前半ワード線群に含まれる場合は、ソース側読み出しパス電圧の値はソース側読み出しパス電圧Ｖｒｅａｄ＿ｓ１に固定されている。同様に、選択ワード線ＷＬが中央ワード線群に含まれる場合は、ソース側読み出しパス電圧の値はソース側読み出しパス電圧Ｖｒｅａｄ＿ｓ２に固定され、選択ワード線ＷＬが後半ワード線群に含まれる場合は、ソース側読み出しパス電圧の値はソース側読み出しパス電圧Ｖｒｅａｄ＿ｓ３に固定されている。
【００６９】
一方、ドレイン側読み出しパス電圧は、選択されるワード線ＷＬの位置が前半ワード線群、中央ワード線群、後半ワード線群のいずれにあるかにかかわらず、ドレイン側読み出しパス電圧Ｖｒｅａｄ＿ｄに固定されている。このとき、選択されるワード線ＷＬの位置が前半ワード線群、中央ワード線群、後半ワード線群のいずれにあるかに基づいて、ビット線電圧の値を、ビット線電圧Ｖｂｌ１、Ｖｂｌ２、Ｖｂｌ３に変更してもよい。
【００７０】
本実施の形態において、ベリファイ電圧Ｖｃｇｖ、選択ゲートトランジスタＳＧ０、ＳＧ１に印加される電圧Ｖｓｇ等の設定は、比較例の書き込みベリファイ動作と同様である。この電圧印加により、選択メモリセルＭＣへの書き込みベリファイ動作を実行する。
【００７１】
［効果］
本実施の形態の書き込みベリファイ動作でも、読み出しパス電圧を変更することにより、書き込み済みのメモリセルＭＣの増加に起因するセル電流Ｉｃｅｌｌの減少を相殺することができる。その結果、セル電流Ｉｃｅｌｌの変動により引き起こされる書き込みベリファイ後の閾値電圧分布のばらつきを低減することができる。なお、既に書き込み動作が終了した非選択メモリセルＭＣと、まだ書き込み動作が行われていない非選択メモリセルＭＣとでは、導通する条件が異なる。そのため、これらのメモリセルに印加する読み出しパス電圧をそれぞれ異なる値に設定することにより、書き込みベリファイ動作をより細かく制御することが可能となり、より正確な書き込みベリファイ動作を実行することができる。
【００７２】
［第７の実施の形態の他の例１］
図１３Ｂは、第７の実施の形態の他の例の動作を示す図である。上述の実施の形態では、ドレイン側読み出しパス電圧Ｖｒｅａｄ＿ｄを固定値としていた。しかし、図１３Ｂに示すように、ソース側読み出しパス電圧Ｖｒｅａｄ＿ｓを固定値とし、ドレイン側読み出しパス電圧を、ドレイン側読み出しパス電圧Ｖｒｅａｄ＿ｄ１、Ｖｒｅａｄ＿ｄ２、Ｖｒｅａｄ＿ｄ３のように変更することも可能である。このようにしても、書き込みベリファイ動作をより細かく制御することが可能となり、より正確な書き込みベリファイ動作を実行することができる。
【００７３】
［第７の実施の形態の他の例２］
図１４は、第７の実施の形態のさらに他の例の動作を示す図である。上述の実施の形態では、ソース側読み出しパス電圧Ｖｒｅａｄ＿ｓ及びドレイン側読み出しパス電圧Ｖｒｅａｄ＿ｄのいずれか一方を固定値としていた。しかし、図１４に示すように、ソース側読み出しパス電圧を、ソース側読み出しパス電圧Ｖｒｅａｄ＿ｓ１、Ｖｒｅａｄ＿ｓ２、Ｖｒｅａｄ＿ｓ３のように変更し、ドレイン側読み出しパス電圧を、ドレイン側読み出しパス電圧Ｖｒｅａｄ＿ｄ１、Ｖｒｅａｄ＿ｄ２、Ｖｒｅａｄ＿ｄ３のように変更することも可能である。このようにしても、書き込みベリファイ動作をより細かく制御することが可能となり、より正確な書き込みベリファイ動作を実行することができる。
【００７４】
［第８の実施の形態］
次に、本発明の第８の実施の形態を、図１５を参照して説明する。第８の実施の形態の不揮発性半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。本実施の形態の書き込みベリファイ動作は、メモリセルＭＣに１ビットデータを保持させるか、２ビット以上の多値データを保持させるかにより、ビット線電圧及び読み出しパス電圧を異なる値にする点において、上述の実施の形態と異なる。以下、図１５を参照して、本実施の形態に係る不揮発性半導体記憶装置の書き込みベリファイ動作を説明する。
【００７５】
［第８の実施の形態に係る書き込みベリファイ動作］
図１５は、第８の実施の形態に係る不揮発性半導体記憶装置の書き込みベリファイ動作時の電圧を示す図である。図１５の電圧のグラフに示すように、本実施の形態に係る不揮発性半導体記憶装置の書き込みベリファイ動作では、メモリセルＭＣが１ビットデータを保持するシングルレベルセル（ＳＬＣ）であるか、２ビット以上の多値データを保持するマルチレベルセル（ＭＬＣ）であるかに基づいて、ビット線電圧及び読み出しパス電圧の少なくともいずれか一方を変更している。
【００７６】
シングルレベルセルの場合、選択されるワード線ＷＬの位置が前半ワード線群、中央ワード線群、後半ワード線群のいずれにあるかに基づいて、ビット線電圧又は読み出しパス電圧の値を、ビット線電圧Ｖｂｌｓｌ１、Ｖｂｌｓｌ２、Ｖｂｌｓｌ３又は読み出しパス電圧Ｖｒｅａｄ＿ｓｌ１、Ｖｒｅａｄ＿ｓｌ２、Ｖｒｅａｄ＿ｓｌ３に変更している。マルチレベルセルの場合、選択されるワード線ＷＬの位置が前半ワード線群、中央ワード線群、後半ワード線群のいずれにあるかに基づいて、ビット線電圧又は読み出しパス電圧の値を、ビット線電圧Ｖｂｌｍｌ１、Ｖｂｌｍｌ２、Ｖｂｌｍｌ３又は読み出しパス電圧Ｖｒｅａｄ＿ｍｌ１、Ｖｒｅａｄ＿ｍｌ２、Ｖｒｅａｄ＿ｍｌ３に変更している。
【００７７】
本実施の形態において、ベリファイ電圧Ｖｃｇｖ、選択ゲートトランジスタＳＧ０、ＳＧ１に印加される電圧Ｖｓｇ等の設定は、比較例の書き込みベリファイ動作と同様である。この電圧印加により、選択メモリセルＭＣへの書き込みベリファイ動作を実行する。
【００７８】
［効果］
本実施の形態の書き込みベリファイ動作でも、ビット線電圧及び読み出しパス電圧を変更することにより、書き込み済みのメモリセルＭＣの増加に起因するセル電流Ｉｃｅｌｌの減少を相殺することができる。その結果、セル電流Ｉｃｅｌｌの変動により引き起こされる書き込みベリファイ後の閾値電圧分布のばらつきを低減することができる。なお、メモリセルＭＣに書き込まれるデータによっては、メモリセルＭＣの状態が異なることがある。そのため、書き込まれるデータが２値であるか多値であるかによって、ビット線電圧及び読み出しパス電圧をそれぞれ異なる値に設定することにより、書き込みベリファイ動作をより細かく制御することが可能となり、より正確な書き込みベリファイ動作を実行することができる。
【００７９】
［第９の実施の形態］
次に、本発明の第９の実施の形態を、図１６及び図１７を参照して説明する。第９の実施の形態の不揮発性半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。本実施の形態の書き込みベリファイ動作は、２ビット以上の多値データを保持させる場合、各データに対する書き込みベリファイ動作の間で、ビット線電圧及び読み出しパス電圧を異なる値にする点において、上述の実施の形態と異なる。以下、図１６及び図１７を参照して、本実施の形態に係る不揮発性半導体記憶装置の書き込みベリファイ動作を説明する。 
【００８０】
［第９の実施の形態に係る書き込みベリファイ動作］
図１６は、第９の実施の形態に係る不揮発性半導体記憶装置の書き込みベリファイ動作時の電圧を示す図である。本実施の形態に係る不揮発性半導体記憶装置の書き込みベリファイ動作では、メモリセルＭＣが２ビットの４値データを保持するものとして説明する。図１６の電圧のグラフに示すように、選択されるワード線ＷＬの位置が前半ワード線群、中央ワード線群、後半ワード線群のいずれにあるかに加えて、書き込まれるデータの状態に基づいて、ビット線電圧及び読み出しパス電圧の少なくともいずれか一方を変更している。
【００８１】
メモリセルＭＣをＡレベルの閾値電圧分布に書き込む際、選択されるワード線ＷＬの位置が前半ワード線群、中央ワード線群、後半ワード線群のいずれにあるかに基づいて、ビット線電圧又は読み出しパス電圧の値を、ビット線電圧Ｖｂｌ１ａ、Ｖｂｌ２ａ、Ｖｂｌ３ａ又は読み出しパス電圧Ｖｒｅａｄ１ａ、Ｖｒｅａｄ２ａ、Ｖｒｅａｄ３ａに変更している。メモリセルＭＣをＢレベル、Ｃレベルの閾値電圧分布に書き込む際も同様に変更することができる。
【００８２】
また、図１７に示すように、メモリセルＭＣをＡレベル、Ｂレベル、Ｃレベルの閾値電圧分布に書き込む際に、選択されるワード線ＷＬの位置が前半ワード線群、中央ワード線群、後半ワード線群のいずれにあるかに基づいて、ベリファイ電圧を変更することも可能である。図１７では、メモリセルＭＣをＡレベルの閾値電圧分布に書き込む際に、ベリファイ電圧をベリファイ電圧ＡＶ１、ＡＶ２、ＡＶ３に変更している。メモリセルＭＣをＢレベル、Ｃレベルの閾値電圧分布に書き込む際も同様に変更することができる。
【００８３】
本実施の形態において、選択ゲートトランジスタＳＧ０、ＳＧ１に印加される電圧Ｖｓｇ等の設定は、比較例の書き込みベリファイ動作と同様である。この電圧印加により、選択メモリセルＭＣへの書き込みベリファイ動作を実行する。
【００８４】
［効果］
本実施の形態の書き込みベリファイ動作でも、ビット線電圧及び読み出しパス電圧を変更することにより、書き込み済みのメモリセルＭＣの増加に起因するセル電流Ｉｃｅｌｌの減少を相殺することができる。その結果、セル電流Ｉｃｅｌｌの変動により引き起こされる書き込みベリファイ後の閾値電圧分布のばらつきを低減することができる。また、メモリセルＭＣに書き込まれるデータに基づいて、書き込みベリファイ動作時のビット線電圧及び読み出しパス電圧をそれぞれ異なる値に設定することにより、書き込みベリファイ動作をより細かく制御することが可能となり、より正確な書き込みベリファイ動作を実行することができる。
【００８５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置換、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００８６】
例えば、シーケンス制御回路７によりメモリセルＭＣに対して書き込み動作及び消去動作が行なわれた回数を計数して保持し、メモリセルに対して書き込み動作及び消去動作が行なわれた回数に基づいて、ビット線電圧、及び読み出しパス電圧の少なくとも一方の電圧値を変更可能に構成することもできる。また、ベリファイ動作時にダミーワード線ＤＷＬに印加されるダミー読み出し電圧Ｖｒｅａｄ＿ｄｍｙの値を、選択ワード線ＷＬの位置や書き込み動作及び消去動作が行なわれた回数に基づいて、変更することも可能である。ここで、ダミー読み出し電圧Ｖｒｅａｄ＿ｄｍｙの変更は、ダミーワード線ＤＷＬでない通常のワード線ＷＬの読み出しパス電圧Ｖｒｅａｄの変更に追随してダミーワード線ＤＷＬのダミー読み出し電圧Ｖｒｅａｄ＿ｄｍｙを必ず変更させるというものではない。ダミー読み出し電圧Ｖｒｅａｄ＿ｄｍｙの変更は、ダミーワード線ＤＷＬでない通常のワード線ＷＬの読み出しパス電圧の変更にさらに組み合わせることの可能な任意の構成要素である。
【符号の説明】
【００８７】
１・・・メモリセルアレイ、  ２ａ・・・ロウデコーダ／ワード線ドライバ、  ２ｂ・・・カラムデコーダ、  ３・・・センスアンプ／ラッチ回路、  ４・・・ＮＡＮＤストリング、  ５ａ・・・ロウアドレスレジスタ、  ５ｂ・・・カラムアドレスレジスタ、  ６・・・ロジック制御回路、  ７・・・シーケンス制御回路、  ８・・・電圧発生回路、  ９・・・Ｉ／Ｏバッファ、  １０・・・ＮＡＮＤチップ、  １１・・・コントローラ、  ＢＬ・・・ビット線、  ＷＬ・・・ワード線、  ＣＥＬＳＲＣ・・・共通ソース線、  ＭＣ・・・メモリセル。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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