(57)【特許請求の範囲】
【請求項１】
第１リファレンス電圧と、正極性及び負極性のうちの一方の極性の温度特性を有する第２リファレンス電圧と、を出力するリファレンス電圧出力部と、
前記第２リファレンス電圧の温度特性の極性と同一極性の温度特性を有する抵抗素子に基づいて、前記第２リファレンス電圧をバイアス電流に変換するバイアス回路と、
キャパシターに対する充電及び放電のうちの一方の動作を前記バイアス電流に基づいて行い、前記キャパシターの電圧が前記第１リファレンス電圧に達したと判定した場合に、前記キャパシターに対する前記充電及び前記放電のうちの他方の動作を行う充放電回路と、
を含み、
前記充放電回路は、
前記キャパシターの蓄積ノードの電圧と前記第１リファレンス電圧とを比較した結果に基づいて、前記キャパシターに対する放電動作を制御する第１放電制御信号を生成し、前記キャパシターに対して前記放電動作を行い、
第２キャパシターに対する前記放電動作を制御する第２放電制御信号を、前記第１放電制御信号に基づいて生成し、前記キャパシターに対する充電動作が行われるときに、前記第２キャパシターに対して前記放電動作を行い、
前記第２放電制御信号に基づいてクロック信号を出力することを特徴とする発振回路。
【請求項２】
請求項１において、
前記リファレンス電圧出力部は、
前記第２リファレンス電圧の温度特性の勾配よりも小さい勾配の温度特性を有する前記第１リファレンス電圧を出力することを特徴とする発振回路。
【請求項３】
請求項２において、
前記バイアス回路は、
前記第２リファレンス電圧の温度特性の極性と同一極性の温度特性を有する前記抵抗素子と、
ソース及びドレインのうちの一方から前記バイアス電流を出力し、前記ソース及び前記ドレインのうちの他方に前記抵抗素子の一端が接続されるトランジスターと、
前記第２リファレンス電圧が非反転入力端子に入力され、前記抵抗素子の前記一端の電圧が反転入力端子に入力され、出力電圧を前記トランジスターのゲートに対して出力する増幅回路と、
を有することを特徴とする発振回路。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記充放電回路は、
前記キャパシターに対して前記放電動作を行う第１放電回路を有し、
前記第１放電回路は、
前記蓄積ノードの電圧と前記第１リファレンス電圧とを比較し、比較した結果を第１比較結果として出力する第１コンパレーターと、
前記第１比較結果に基づく前記第１放電制御信号により前記放電動作のときにオンになり、前記蓄積ノードの蓄積電荷を放電する第１トランジスターと、
を有することを特徴とする発振回路。
【請求項５】
請求項４において、
前記充放電回路は、
前記キャパシターに対して前記充電動作を行う第１充電回路を有し、
前記第１充電回路は、
前記第１放電制御信号により前記充電動作のときにオンになる第２トランジスターと、
前記第２トランジスターと直列に接続され、前記第２トランジスターがオンのときに前記蓄積ノードに対して前記バイアス電流に基づく充電電流を供給する第３トランジスターと、
を有することを特徴とする発振回路。
【請求項６】
請求項４又は５において、
前記充放電回路は、
前記キャパシターに対する前記充電動作が行われるときに、前記第２キャパシターに対して前記放電動作を行う第２放電回路を有し、
前記第２放電回路は、
前記第２放電制御信号を、前記第１放電制御信号に基づいて生成することを特徴とする発振回路。
【請求項７】
請求項６において、
前記第１放電回路は、
前記第１比較結果と前記第２放電制御信号とに基づいて前記第１放電制御信号を出力する第１放電制御信号出力回路を有し、
前記第２放電回路は、
前記第２キャパシターの蓄積ノードの電圧と前記第１リファレンス電圧とを比較し、比較した結果を第２比較結果として出力する第２コンパレーターと、
前記第２比較結果と前記第１放電制御信号とに基づいて、前記第２放電制御信号を出力する第２放電制御信号出力回路と、
前記第２放電制御信号により前記放電動作のときにオンになり、前記第２キャパシターの蓄積ノードの電荷を放電する第４トランジスターと、
を有することを特徴とする発振回路。
【請求項８】
請求項７において、
前記充放電回路は、
前記キャパシターに対する前記放電動作が行われるときに、前記第２キャパシターに対して前記充電動作を行う第２充電回路を有し、
前記第２充電回路は、
前記第２放電制御信号により、前記第２キャパシターに対する前記充電動作のときにオンになる第５トランジスターと、
前記第５トランジスターと直列に接続され、前記第５トランジスターがオンのときに前記第２キャパシターの蓄積ノードに対して前記バイアス電流に基づく充電電流を供給する第６トランジスターと、
を有することを特徴とする発振回路。
【請求項９】
請求項１乃至８のいずれかにおいて、
前記リファレンス電圧出力部は、
前記第１リファレンス電圧を出力する第１バンドギャップリファレンス回路と、
前記第２リファレンス電圧を出力する第２バンドギャップリファレンス回路と、
を有することを特徴とする発振回路。
【請求項１０】
請求項１乃至８のいずれかにおいて、
前記リファレンス電圧出力部は、
前記第１リファレンス電圧と前記第２リファレンス電圧とを切り替える切替制御信号を出力する切替制御部と、
前記切替制御信号に基づいて、前記第１リファレンス電圧と前記第２リファレンス電圧とを切り替えて出力するバンドギャップリファレンス回路と、
を有することを特徴とする発振回路。
【請求項１１】
請求項１０において、
前記リファレンス電圧出力部は、
前記第１リファレンス電圧を出力する第１ノードに設けられ、前記第１リファレンス電圧を保持する第１の電圧保持用キャパシターと、
前記バンドギャップリファレンス回路の出力ノードと、前記第１ノードとの間に設けられ、前記切替制御信号によりオン・オフ制御される第１スイッチ素子と、
前記第２リファレンス電圧を出力する第２ノードに設けられ、前記第２リファレンス電圧を保持する第２の電圧保持用キャパシターと、
前記バンドギャップリファレンス回路の前記出力ノードと、前記第２ノードとの間に設けられ、前記切替制御信号によりオン・オフ制御される第２スイッチ素子と、
を有し、
前記バンドギャップリファレンス回路が前記第１リファレンス電圧を出力する場合に前記第１スイッチ素子がオンになり、前記第２スイッチ素子がオフになり、前記バンドギャップリファレンス回路が前記第２リファレンス電圧を出力する場合に前記第１スイッチ素子がオフになり、前記第２スイッチ素子がオンになることを特徴とする発振回路。
【請求項１２】
請求項１乃至１１のいずれかに記載された発振回路を含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発振回路及び電子機器等に関する。
【背景技術】
【０００２】
ＣＲ発振回路は、キャパシターの容量値と抵抗素子の抵抗値とにより発振周波数が決定され、振動子（例えば水晶振動子）が不要であるため低コストで発振回路を実現できる。例えば特許文献１、２には、キャパシターに対して充電動作及び放電動作を行う充放電回路と、前記キャパシターに充電された電圧を検出して前記充電動作と前記放電動作とを切り替える電圧検出部と、で構成されるＣＲ発振回路が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−２５２４１４号公報
【特許文献２】特開平７−１３１３０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、ＣＲ発振回路では、振動子を用いた発振回路に比べて発振周波数の温度特性が劣るという課題がある。ＣＲ発振回路では、基準温度（例えば室温）での発振周波数をトリミングなどにより調整することは可能だが、温度特性は残ってしまい、温度特性により発振周波数が数％変動することが一般的である。
【０００５】
本発明の幾つかの態様によれば、発振周波数の温度依存性を低減可能な発振回路及び電子機器等を提供できる。
【課題を解決するための手段】
【０００６】
本発明の一態様は、第１リファレンス電圧と、正極性及び負極性のうちの一方の温度特性を有する第２リファレンス電圧と、を出力するリファレンス電圧出力部と、前記第２リファレンス電圧と同一極性の温度特性を有する抵抗素子に基づいて、前記第２リファレンス電圧をバイアス電流に変換するバイアス回路と、キャパシターに対する充電及び放電のうちの一方の動作を前記バイアス電流に基づいて行い、前記キャパシターの電圧が前記第１リファレンス電圧に達したと判定した場合に、前記キャパシターに対する前記充電及び前記放電のうちの他方の動作を行う充放電回路と、を含む発振回路に関係する。
【０００７】
本発明の一態様によれば、正極性及び負極性のうちの一方の極性の温度特性を有する第２リファレンス電圧が出力され、第２リファレンス電圧の温度特性の極性と同一極性の温度特性を有する抵抗素子に基づいて、第２リファレンス電圧がバイアス電流に変換され、キャパシターに対する充電及び放電のうちの一方の動作がバイアス電流に基づいて行われる。これにより、発振回路の発振周波数の温度依存性を低減することが可能になる。
【０００８】
また本発明の一態様では、前記リファレンス電圧出力部は、前記第２リファレンス電圧の温度特性の勾配よりも小さい勾配の温度特性を有する前記第１リファレンス電圧を出力してもよい。
【０００９】
このようにすれば、第２リファレンス電圧の温度特性の勾配を、第１リファレンス電圧の温度特性の勾配よりも小さくできるため、キャパシターの充電を開始してから放電するまでの時間の温度依存性を抑制できる。
【００１０】
また本発明の一態様では、前記バイアス回路は、前記第２リファレンス電圧の温度特性の極性と同一極性の温度特性を有する前記抵抗素子と、ソース及びドレインのうちの一方から前記バイアス電流を出力し、前記ソース及び前記ドレインのうちの他方に前記抵抗素子の一端が接続されるトランジスターと、前記第２リファレンス電圧が非反転入力端子（正極入力端子）に入力され、前記抵抗素子の前記一端の電圧が反転入力端子（負極入力端子）に入力され、出力電圧を前記トランジスターのゲートに対して出力する増幅回路と、を有してもよい。
【００１１】
このようにすれば、抵抗素子の一端の電圧が第２リファレンス電圧となるため、抵抗素子の抵抗値と第２リファレンス電圧によりバイアス電流を生成できる。これにより、抵抗素子の温度特性と第２リファレンス電圧の温度特性を相殺させることが可能になる。
【００１２】
また本発明の一態様では、前記充放電回路は、前記キャパシターに対して前記放電動作を行う第１放電回路を有し、前記第１放電回路は、前記キャパシターの蓄積ノードの電圧と前記第１リファレンス電圧とを比較し、比較した結果を第１比較結果として出力する第１コンパレーターと、前記第１比較結果に基づく第１放電制御信号により前記放電動作のときにオンになり、前記蓄積ノードの蓄積電荷を放電する第１トランジスターと、を有してもよい。
【００１３】
このようにすれば、蓄積ノードの電圧と第１リファレンス電圧との比較結果に基づいて放電動作が行われるため、キャパシターの電圧が第１リファレンス電圧に達したと判定された場合の、キャパシターの放電動作を実現できる。
【００１４】
また本発明の一態様では、前記充放電回路は、前記キャパシターに対して前記充電動作を行う第１充電回路を有し、前記第１充電回路は、前記第１放電制御信号により前記充電動作のときにオンになる第２トランジスターと、前記第２トランジスターと直列に接続され、前記第２トランジスターがオンのときに前記蓄積ノードに対して前記バイアス電流に基づく充電電流を供給する第３トランジスターと、を有してもよい。
【００１５】
このようにすれば、充電動作のときに第２トランジスターがオンになることで、蓄積ノードに対して充電電流を供給することができる。これにより、キャパシターに対する充電動作を実現できる。
【００１６】
また本発明の一態様では、前記充放電回路は、前記キャパシターに対する前記充電動作が行われるときに、第２キャパシターに対して前記放電動作を行う第２放電回路を有し、前記第２放電回路は、前記第２キャパシターに対する前記放電動作を制御する第２放電制御信号を、前記第１放電制御信号に基づいて生成し、前記充放電回路は、前記第２放電制御信号に基づいてクロック信号を出力してもよい。
【００１７】
このようにすれば、キャパシターの充電と第２キャパシターの充電とを交互に行うことが可能になり、第２キャパシターの放電動作を制御する第２放電制御信号に基づいてクロック信号を出力できる。
【００１８】
また本発明の一態様では、前記第１放電回路は、前記第１比較結果と前記第２放電制御信号とに基づいて前記第１放電制御信号を出力する第１放電制御信号出力回路を有し、前記第２放電回路は、前記第２キャパシターの蓄積ノードの電圧と前記第１リファレンス電圧とを比較し、比較した結果を第２比較結果として出力する第２コンパレーターと、前記第２比較結果と前記第１放電制御信号とに基づいて、前記第２放電制御信号を出力する第２放電制御信号出力回路と、前記第２放電制御信号により前記放電動作のときにオンになり、前記第２キャパシターの蓄積ノードの電荷を放電する第４トランジスターと、を有してもよい。
【００１９】
このようにすれば、第１比較結果と第２放電制御信号に基づいて第１放電制御信号が生成され、第２比較結果と第１放電制御信号に基づいて第２放電制御信号が生成される。これにより、キャパシターを放電するタイミングで第２キャパシターの充電を開始し、第２キャパシターを放電するタイミングでキャパシターの充電を開始できる。
【００２０】
また本発明の一態様では、前記充放電回路は、前記キャパシターに対する前記放電動作が行われるときに、前記第２キャパシターに対して前記充電動作を行う第２充電回路を有し、前記第２充電回路は、前記第２放電制御信号により、前記第２キャパシターに対する前記充電動作のときにオンになる第５トランジスターと、前記第５トランジスターと直列に接続され、前記第５トランジスターがオンのときに前記第２キャパシターの蓄積ノードに対して前記バイアス電流に基づく充電電流を供給する第６トランジスターと、を有してもよい。
【００２１】
このようにすれば、キャパシターの放電動作のときに第５トランジスターがオンになり、第２キャパシターの蓄積ノードに対して充電電流が供給される。これにより、キャパシターに対する放電動作が行われるときに、第２キャパシターに対して充電動作を行うことができる。
【００２２】
また本発明の一態様では、前記リファレンス電圧出力部は、前記第１リファレンス電圧を出力する第１バンドギャップリファレンス回路と、前記第２リファレンス電圧を出力する第２バンドギャップリファレンス回路と、を有してもよい。
【００２３】
このようにすれば、２つのバンドギャップリファレンス回路を設けることにより、第１リファレンス電圧と、正極性及び負極性のうちの一方の温度特性を有する第２リファレンス電圧と、を出力できる。
【００２４】
また本発明の一態様では、前記リファレンス電圧出力部は、前記第１リファレンス電圧と前記第２リファレンス電圧とを切り替える切替制御信号を出力する切替制御部と、前記切替制御信号に基づいて、前記第１リファレンス電圧と前記第２リファレンス電圧とを切り替えて出力するバンドギャップリファレンス回路と、を有してもよい。
【００２５】
このようにすれば、バンドギャップリファレンス回路の温度特性を切り替えることにより、第１リファレンス電圧と第２リファレンス電圧を出力できる。これにより、１つのバンドギャップリファレンス回路で、第１リファレンス電圧と、正極性及び負極性のうちの一方の極性の温度特性を有する第２リファレンス電圧と、を出力できる。
【００２６】
また本発明の一態様では、前記リファレンス電圧出力部は、前記第１リファレンス電圧を出力する第１ノードに設けられ、前記第１リファレンス電圧を保持する第１の電圧保持用キャパシターと、前記バンドギャップリファレンス回路の出力ノードと、前記第１ノードとの間に設けられ、前記切替制御信号によりオン・オフ制御される第１スイッチ素子と、前記第２リファレンス電圧を出力する第２ノードに設けられ、前記第２リファレンス電圧を保持する第２の電圧保持用キャパシターと、前記バンドギャップリファレンス回路の前記出力ノードと、前記第２ノードとの間に設けられ、前記切替制御信号によりオン・オフ制御される第２スイッチ素子と、を有し、前記バンドギャップリファレンス回路が前記第１リファレンス電圧を出力する場合に前記第１スイッチ素子がオンになり、前記第２スイッチ素子がオフになり、前記バンドギャップリファレンス回路が前記第２リファレンス電圧を出力する場合に前記第１スイッチ素子がオフになり、前記第２スイッチ素子がオンになってもよい。
【００２７】
このようにすれば、第１スイッチ素子がオフのときに第１の電圧保持用キャパシターにより第１リファレンス電圧を保持し、第２スイッチ素子がオフのときに第２の電圧保持用キャパシターにより第２リファレンス電圧を保持できる。これにより、バンドギャップリファレンス回路が第１リファレンス電圧及び第２リファレンス電圧の一方を出力しているときであっても、リファレンス電圧出力部が他方を出力できる。
【００２８】
また本発明の他の態様は、上記のいずれかに記載された発振回路を含む電子機器に関係する。
【図面の簡単な説明】
【００２９】
【図１】本実施形態における発振回路の第１構成例。
【図２】第２リファレンス電圧の温度特性例。
【図３】バイアス回路の抵抗素子の温度特性例。
【図４】第２リファレンス電圧及びバイアス回路の抵抗素子の温度に対する変化率特性例。
【図５】充放電回路の動作説明図。
【図６】第１バンドギャップリファレンス回路の詳細な構成例。
【図７】第２バンドギャップリファレンス回路の詳細な構成例。
【図８】本実施形態における発振回路の第２構成例。
【図９】発振回路の第２構成例におけるバンドギャップリファレンス回路及び切替制御部の詳細な構成例。
【図１０】本実施形態における電子機器の構成例。
【発明を実施するための形態】
【００３０】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００３１】
１．発振回路
図１に、本実施形態における発振回路の第１構成例を示す。図１の発振回路は、リファレンス電圧出力部１０、バイアス回路２０、充放電回路１００を含む。
【００３２】
リファレンス電圧出力部１０は、第１リファレンス電圧ＶＲ１と第２リファレンス電圧ＶＲ２を出力し、バイアス回路２０は、第２リファレンス電圧ＶＲ２に基づいてバイアス電流ＩＢを出力する。そして、充放電回路１００は、バイアス電流ＩＢに基づいてキャパシター（後述するＣＪ１、ＣＪ２）を充電し、その充電電圧を第１リファレンス電圧ＶＲ１に基づいて検出してキャパシターを放電し、これらの充電・放電を繰り返すことでクロック信号ＣＬＫを生成する。
【００３３】
具体的には、リファレンス電圧出力部１０は、ＶＲ１を生成する第１バンドギャップリファレンス回路ＢＧＲ１と、ＶＲ２を生成する第２バンドギャップリファレンス回路ＢＧＲ２と、を含む。ＶＲ１は、フラットな温度特性を有しており、温度変化に対して一定（略一定を含む）の電圧である。一方、ＶＲ２は、図２に示すように負（負極性）の温度特性を有しており、温度が上がるほど低くなる電圧である。例えば、ＶＲ２は温度に対して１次特性である。なお、ＢＧＲ１及びＢＧＲ２の詳細な構成については後述する。
【００３４】
バイアス回路２０は、非反転入力端子にＶＲ２が入力される演算増幅回路ＯＰＢ（広義には増幅回路）と、演算増幅回路ＯＰＢの出力電圧がゲート端子に入力されるＮ型ＣＭＯＳトランジスターＴＮＢと、トランジスターＴＮＢのソース端子に一端が接続される抵抗素子ＲＢと、を含む。抵抗素子ＲＢの他端には接地電圧ＶＳＳ（広義には低電位側電源電圧）が供給される。演算増幅回路ＯＰＢの反転入力端子には、抵抗素子ＲＢの一端の電圧が入力されており、この負帰還によりトランジスターＴＮＢのドレイン電流（バイアス電流ＩＢ）が制御される。
【００３５】
一般的に、抵抗素子（例えばＩＣに集積されるポリシリコン抵抗など）は温度特性を有している。例えば、図３に示すように、抵抗素子ＲＢの抵抗値は１次の負の温度特性を有しており、温度が上がるほど抵抗値が小さくなる。仮にＶＲ２がフラットな温度特性であれば、抵抗素子ＲＢの温度特性に応じてバイアス電流ＩＢは負の温度特性となる。後述するようにバイアス電流ＩＢに基づいてキャパシターを充電するため、バイアス電流ＩＢが温度特性をもつと温度によって充電時間が変化し、クロック信号ＣＬＫの周波数が温度に依存してしまう。
【００３６】
この点、本実施形態では図２で述べたようにＶＲ２が負の温度特性であるため、抵抗素子ＲＢが持つ負の温度特性は相殺される。即ち、抵抗素子ＲＢの温度特性は予め（例えばプロセス特性などから）知ることができるため、図４に示すように、温度に対する抵抗値の変化率とＶＲ２の変化率とが一致（略一致を含む）するようにＶＲ２を設定しておく。このようにＶＲ２が抵抗素子ＲＢと同じ温度特性をもつことで、温度に依存しないバイアス電流ＩＢを生成できる。
【００３７】
充放電回路１００は、第１キャパシターＣＪ１と、キャパシターＣＪ１に対して充電動作を行う第１充電回路１１１と、キャパシターＣＪ１に対して放電動作を行う第１放電回路１２１と、第２キャパシターＣＪ２と、キャパシターＣＪ２に対して充電動作を行う第２充電回路１１２と、キャパシターＣＪ２に対して放電動作を行う第２放電回路１２２と、クロック信号ＣＬＫをバッファリングする出力バッファーＢＦＱと、を含む。充放電回路１００の詳細な動作については、図５で後述する。まず、構成について説明する。
【００３８】
第１充電回路１１１は、ドレイン端子にバイアス電流ＩＢが供給されるＰ型ＣＭＯＳトランジスターＴＰ１０と、トランジスターＴＰ１０にカレントミラー接続されるＰ型ＣＭＯＳトランジスターＴＰ３（第３トランジスター）と、トランジスターＴＰ３のドレイン電流ＩＪ１がソース端子に供給されるＰ型ＣＭＯＳトランジスターＴＰ２（第２トランジスター）と、を含む。トランジスターＴＰ１０、ＴＰ３のソース端子には電源電圧ＶＤＤ（広義には高電位側電源電圧）が供給される。
【００３９】
第１放電回路１２１は、トランジスターＴＰ２のドレイン端子にドレイン端子が接続されるＮ型ＣＭＯＳトランジスターＴＮ１（第１トランジスター）と、トランジスターＴＮ１、ＴＰ２のドレイン端子及びキャパシターＣＪ１の一端が接続されるノードＮ１（蓄積ノード）に、反転入力端子が接続される第１コンパレーターＣＰ１と、コンパレーターＣＰ１の出力信号をバッファリングするバッファーＢＦ１と、バッファーＢＦ１の出力ノードＮ２に第１入力端子が接続されるＮＡＮＤ回路ＮＡ１と、を含む。トランジスターＴＮ１のソース端子及びキャパシターＣＪ１の他端には、接地電圧ＶＳＳが供給される。また、コンパレーターＣＰ１の非反転入力端子には、フラットな温度特性のＶＲ２が入力される。ＮＡＮＤ回路ＮＡ１の第２入力端子には、ノードＮ６（後述するＮＡＮＤ回路ＮＡ２の出力ノード）が接続される。トランジスターＴＰ２、ＴＮ１のゲート端子には、ＮＡＮＤ回路ＮＡ１の出力ノードＮ３が接続される。
【００４０】
第２充電回路１１２は、Ｐ型ＣＭＯＳトランジスターＴＰ６（第６トランジスター）と、Ｐ型ＣＭＯＳトランジスターＴＰ５（第５トランジスター）と、を含む。第２放電回路１２２は、Ｎ型ＣＭＯＳトランジスターＴＮ４（第４トランジスター）と、第２コンパレーターＣＰ２と、バッファーＢＦ２と、ＮＡＮＤ回路ＮＡ２と、を含む。ＮＡＮＤ回路ＮＡ２の出力ノードＮ６は、出力バッファーＢＦＱの入力端子に接続される。なお、第２充電回路１１２、第２放電回路１２２の構成については、第１充電回路１１１、第１放電回路１２１と同様なので説明を省略する。
【００４１】
次に、図５を用いて、充放電回路１００の動作について詳細に説明する。図５のＡ１に示すように、ＮＡＮＤ回路ＮＡ１が“Ｌ”レベルを出力している場合、トランジスターＴＰ２がオンになり、トランジスターＴＮ１がオフになる。そのため、Ａ２に示すように、キャパシターＣＪ１は充電電流ＩＪ１により充電され、ノードＮ１の電圧は一定の傾きで上昇する。
【００４２】
Ａ３に示すように、ノードＮ１の電圧がＶＲ２に達すると、Ａ４に示すように、コンパレーターＣＰ１の出力が“Ｌ”レベルになる。そうすると、Ａ５に示すように、ＮＡＮＤ回路ＮＡ１の出力“Ｈ”レベルになるので、トランジスターＴＰ２がオフになり、トランジスターＴＮ１がオンになる。そのため、Ａ６に示すように、キャパシターＣＪ１に蓄積されたチャージが放電され、Ａ７に示すように、コンパレーターＣＰ１の出力が“Ｈ”レベルに戻る。Ａ４でコンパレーターＣＰ１の出力が“Ｌ”レベルになったとき、Ａ８に示すように、ＮＡＮＤ回路ＮＡ２の出力が“Ｌ”レベルになっているので、Ａ５に示すように、ＮＡＮＤ回路ＮＡ１の出力は“Ｈ”レベルに保たれる。
【００４３】
Ａ８でＮＡＮＤ回路ＮＡ２の出力が“Ｌ”レベルになったので、トランジスターＴＰ５がオンになり、トランジスターＴＮ４がオフになる。そのため、Ａ９に示すように、キャパシターＣＪ２は充電電流ＩＪ２により充電される。以後、上述のＡ３〜Ａ７と同様に、ノードＮ４（蓄積ノード）の電圧及びノードＮ５、Ｎ６の論理レベルが変化する。クロック信号ＣＬＫとしては、ノードＮ６の論理レベルをバッファリングした信号が出力される。
【００４４】
さて、図１で述べたように、キャパシターＣＪ１の充電電流ＩＪ１はバイアス電流ＩＢのミラー電流であり、バイアス電流ＩＢは温度に依存しないので、Ａ２に示すノードＮ１の電圧上昇の傾きは温度に依存しない。また、ＶＲ２は温度に依存しないので、キャパシターＣＪ１の充電が開始されてからノードＮ１の電圧がＶＲ２に達するまでの時間ＴＡ１は、温度に依存せず一定となる。同様に、キャパシターＣＪ２の充電が開始されてからノードＮ４の電圧がＶＲ２に達するまでの時間ＴＡ２は、温度に依存せず一定となる。このようにＴＡ１、ＴＡ２が温度に依存しないため、クロック信号ＣＬＫの周波数１／（ＴＡ１＋ＴＡ２）も温度に依存しなくなり、発振周波数の温度依存性が小さいＣＲ発振回路を実現できる。
【００４５】
なお、上記の実施形態では、抵抗素子ＲＢが負の温度依存性を有し、ＢＧＲ２が負の温度特性のリファレンス電圧ＶＲ２を出力する場合を例に説明したが、本実施形態はこれに限定されない。即ち、抵抗素子ＲＢが正（正極性）の温度依存性を有し、ＢＧＲ２が正の温度特性のリファレンス電圧ＶＲ２を出力してもよい。また、上記の実施形態では、接地電圧ＶＳＳを基準にして充電電流ＩＪ１によりキャパシターＣＪ１、ＣＪ２に充電し、その蓄積した正の電荷を接地電圧ＶＳＳに対して放電する場合を例に説明したが、本実施形態はこれに限定されない。即ち、電源電圧ＶＤＤを基準にして放電電流によりキャパシターＣＪ１、ＣＪ２から放電し、その蓄積した負の電荷に対して電源電圧ＶＤＤから充電する構成としてもよい。この場合、ＶＲ１、ＶＲ２を、電源電圧ＶＤＤ基準のリファレンス電圧とすればよい。
【００４６】
２．バンドギャップリファレンス回路
図６に、フラットな温度特性を有する第１バンドギャップリファレンス回路ＢＧＲ１の詳細な構成例を示す。
【００４７】
ＢＧＲ１は、バイアス電圧ＶＢａ１がゲート端子に入力されるＰ型ＣＭＯＳトランジスターＴＰａ１と、トランジスターＴＰａ１のドレイン端子のノードＮＲａにドレイン端子が接続されるＮ型ＣＭＯＳトランジスターＴＮａ２と、ノードＮＲａに一端が接続される抵抗素子Ｒａ１と、抵抗素子Ｒａ１の他端にエミッター端子が接続されるＰＮＰ型バイポーラトランジスターＱａ１と、ノードＮＲａに一端が接続される抵抗素子Ｒａ２と、抵抗素子Ｒａ２の他端に一端が接続される抵抗素子Ｒａ３と、抵抗素子Ｒａ３の他端にエミッター端子が接続されるＰＮＰ型バイポーラトランジスターＱａ２と、抵抗素子Ｒａ１の他端の電圧Ｖａ１が反転入力端子に入力され、抵抗素子Ｒａ２の他端の電圧Ｖａ２が非反転入力端子に入力される増幅回路ＡＭａと、を含む。
【００４８】
トランジスターＱａ１、Ｑａ２は、ベース端子及びコレクター端子が接地されたダイオード接続になっており、トランジスターＱａ２はトランジスターＱａ１のＮ倍のサイズである。増幅回路ＡＭａの出力はトランジスターＴＮａ２のゲート端子に入力され、この帰還により電圧Ｖａ１と電圧Ｖａ２が等しくなる。この場合、トランジスターＱａ１、Ｑａ２のエミッター端子間の電圧は一般に正の温度特性を有する。また、ＰＮ接合の順方向電圧は一般に負の温度特性を有するので、この正の温度特性と負の温度特性が打ち消すように抵抗素子Ｒａ１〜Ｒａ３の抵抗値及びトランジスターＱａ２のＮを設定することで、フラットな温度特性のリファレンス電圧ＶＲ１がノードＮＲａに出力される。
【００４９】
次に、図７に、負（又は正）の温度特性を有する第２バンドギャップリファレンス回路ＢＧＲ２の詳細な構成例を示す。
【００５０】
ＢＧＲ２は、Ｐ型ＣＭＯＳトランジスターＴＰｂ１と、Ｎ型ＣＭＯＳトランジスターＴＮｂ２と、抵抗素子Ｒｂ１〜Ｒｂ３と、ＰＮＰ型バイポーラトランジスターＱｂ１、Ｑｂ２と、増幅回路ＡＭｂと、を含む。これらの構成は図６のＴＰａ１、ＴＰａ２、Ｒａ１〜Ｒａ３、Ｑａ１、Ｑａ２、ＡＭａと同様である。またＢＧＲ２は、抵抗素子Ｒｂ４と、セレクターＳＬｂと、を含む。
【００５１】
抵抗素子Ｒｂ４の一端は抵抗素子Ｒｂ２の他端に接続され、抵抗素子Ｒｂ４の他端は抵抗素子Ｒｂ３の一端に接続される。抵抗素子Ｒｂ４は複数のタップに分割されており、その複数のタップの電圧がセレクターＳＬｂに入力される。セレクターＳＬｂは、制御信号ＣＴｂ（例えば図１０で後述のサブ制御部５１０から供給される）に基づいて、複数のタップのうち１つのタップを選択し、そのタップの電圧をＶｂ２として出力する。
【００５２】
さて、選択されたタップによりＲｂ４＝Ｒｂ４’＋Ｒｂ４”と分割されるとする。このとき（Ｒｂ２＋Ｒｂ４’）／（Ｒｂ３＋Ｒｂ４”）＝Ｒａ２／Ｒａ３の場合には、図６のＢＧＲ１と同じ回路となるので、リファレンス電圧ＶＲ２はフラットな温度特性となる。（Ｒｂ２＋Ｒｂ４’）／（Ｒｂ３＋Ｒｂ４”）＞Ｒａ２／Ｒａ３の場合には、リファレンス電圧ＶＲ２は正の温度特性となり、（Ｒｂ２＋Ｒｂ４’）／（Ｒｂ３＋Ｒｂ４”）＜Ｒａ２／Ｒａ３の場合には、リファレンス電圧ＶＲ２は負の温度特性となる。このように抵抗素子Ｒｂ４のタップを選択することにより、リファレンス電圧ＶＲ２の温度特性を調整できる。
【００５３】
図１の発振回路の発振周波数は、例えば次のようにして発振回路の製造時に調整する。まず、室温（例えば２５度）においてクロック信号ＣＬＫの周波数を測定し、その周波数が目標周波数（仕様の周波数）となるように、バイアス回路２０の抵抗素子ＲＢをトリミングする。次に、温度を振ってクロック信号ＣＬＫの周波数を測定し、その周波数がフラットな温度特性となるように、図７の制御信号ＣＴｂによりリファレンス電圧ＶＲ２の温度特性を調整する。即ち、抵抗素子ＲＢの温度特性をリファレンス電圧ＶＲ２の温度特性で補償するように調整する。
【００５４】
以上の実施形態によれば、図１に示すように、発振回路はリファレンス電圧出力部１０とバイアス回路２０と充放電回路１００とを含む。リファレンス電圧出力部１０は、第１リファレンス電圧ＶＲ１と、正極性及び負極性のうちの一方の極性の温度特性を有する第２リファレンス電圧ＶＲ２と、を出力する。バイアス回路２０は、第２リファレンス電圧ＶＲ２の温度特性の極性と同一極性の温度特性を有する抵抗素子ＲＢに基づいて、第２リファレンス電圧ＶＲ２をバイアス電流ＩＢに変換する。充放電回路１００は、キャパシターＣＪ１、ＣＪ２に対する充電及び放電のうちの一方（例えば充電）の動作をバイアス電流ＩＢに基づいて行い、キャパシターＣＪ１、ＣＪ２の電圧が第１リファレンス電圧ＶＲ１に達したと判定した場合に、キャパシターＣＪ１、ＣＪ２に対する充電及び放電のうちの他方（例えば放電）の動作を行う。
【００５５】
このようにすれば、図４で説明したように、抵抗素子ＲＢの温度特性が第２リファレンス電圧ＶＲ２の温度特性によって相殺されるので、バイアス電流ＩＢを温度に対してフラットな特性に近づけることが可能になる。そして、図５で説明したように、温度依存性の小さいバイアス電流ＩＢに基づいてキャパシターＣＪ１、ＣＪ２の充電又は放電を行うことができるため、充電又は放電の速さ（図５Ａ２の勾配）の温度依存性を小さくできる。これにより、ＣＲ発振回路の発振周波数の温度依存性を低減することが可能になる。
【００５６】
また本実施形態では、リファレンス電圧出力部１０は、第２リファレンス電圧ＶＲ２の温度特性の勾配よりも小さい勾配の温度特性を有する第１リファレンス電圧ＶＲ１を出力する。
【００５７】
このようにすれば、第２リファレンス電圧ＶＲ２の温度特性を、第１リファレンス電圧ＶＲ２の温度特性よりもフラットな特性に近づけることができる。これにより、図５で説明したように、キャパシターＣＪ１、ＣＪ２の充電を開始してから放電するまでの時間の温度依存性を小さくできるため、発振周波数の温度依存性を低減できる。
【００５８】
なお本実施形態では、第１リファレンス電圧ＶＲ１が、温度が変化しても電圧が一定な特性である場合を例に説明したが、これに限定されず、第１リファレンス電圧ＶＲ１は、温度変化に対して電圧が多少変化してもよい。例えば、発振周波数の温度変化を仕様で定めている場合に、その仕様に収まる範囲でＶＲ１は温度依存性を持ってもよい。
【００５９】
また本実施形態では、図１に示すように、バイアス回路２０は抵抗素子ＲＢとトランジスターＴＮＢ（Ｎ型ＣＭＯＳトランジスター）と増幅回路ＯＰＢ（演算増幅回路）を有する。トランジスターＴＮＢは、ソース及びドレインのうちの一方（例えばドレイン）からバイアス電流ＩＢを出力し、ソース及びドレインのうちの他方（例えばソース）に抵抗素子ＲＢの一端が接続される。増幅回路ＯＰＢは、第２リファレンス電圧ＶＲ２が非反転入力端子に入力され、抵抗素子ＲＢの一端の電圧が反転入力端子に入力され、出力電圧をトランジスターＴＮＢのゲートに対して出力する。
【００６０】
このようにすれば、抵抗素子ＲＢに基づいて、第２リファレンス電圧ＶＲ２をバイアス電流ＩＢに変換できる。即ち、増幅回路ＯＰＢの帰還により、抵抗素子ＲＢの一端の電圧が第２リファレンス電圧ＶＲ２となるため、抵抗素子ＲＢの抵抗値と第２リファレンス電圧ＶＲ２によりバイアス電流ＩＢが決まることになる。これにより、抵抗素子ＲＢの温度特性と第２リファレンス電圧ＶＲ２の温度特性を相殺させることができる。
【００６１】
また本実施形態では、図１に示すように、充放電回路１００は、第１キャパシターＣＪ１に対して放電動作を行う第１放電回路１２１を有する。第１放電回路１２１は、第１コンパレーターＣＰ１と第１トランジスターＴＮ１とを有する。第１コンパレーターＣＰ１は、キャパシターＣＪ１の蓄積ノードＮ１の電圧と第１リファレンス電圧ＶＲ１とを比較し、比較した結果を第１比較結果として出力する。第１トランジスターＴＮ１は、第１比較結果に基づく第１放電制御信号（ノードＮ３の信号）により、放電動作のときにオンになり、蓄積ノードＮ１の蓄積電荷を放電する。
【００６２】
このようにすれば、蓄積ノードＮ１の電圧と第１リファレンス電圧ＶＲ１との比較結果に基づく第１放電制御信号により、放電動作において蓄積ノードＮ１の電荷を放電できる。これにより、キャパシターＣＪ１の電圧が第１リファレンス電圧ＶＲ１に達したと判定された場合の、キャパシターＣＪ１の放電動作を実現できる。
【００６３】
また本実施形態では、充放電回路１００は、第１キャパシターＣＪ１に対する充電動作が行われるときに、第２キャパシターＣＪ２に対して放電動作を行う第２放電回路１２２を有する。第２放電回路１２２は、第２キャパシターＣＪ２に対する放電動作を制御する第２放電制御信号（ノードＮ６の信号）を、第１放電制御信号（ノードＮ３の信号）に基づいて生成する。充放電回路１００は、第２放電制御信号に基づいてクロック信号ＣＬＫを出力する。
【００６４】
このようにすれば、図５で説明したように、第１キャパシターＣＪ１の充電と第２キャパシターＣＪ２の充電とを交互に行うことが可能になる。また、第２放電制御信号（ノードＮ６の信号）に基づいてクロック信号ＣＬＫを出力することができる。
【００６５】
より具体的には、第１放電回路１２１は、第１比較結果と第２放電制御信号（ノードＮ６の信号）とに基づいて第１放電制御信号（ノードＮ３の信号）を出力する第１放電制御信号出力回路（ＮＡＮＤ回路ＮＡ１）を有する。第２放電回路１２２は、第２コンパレーターＣＰ２と第２放電制御信号出力回路（ＮＡＮＤ回路ＮＡ２）と第４トランジスターＴＮ４とを有する。第２コンパレーターＣＰ２は、第２キャパシターＣＪ２の蓄積ノードＮ４の電圧と第１リファレンス電圧ＶＲ１とを比較し、比較した結果を第２比較結果として出力する。第２放電制御信号出力回路は、第２比較結果と第１放電制御信号とに基づいて、第２放電制御信号を出力する。第４トランジスターＴＮ４は、第２放電制御信号により放電動作のときにオンになり、第２キャパシターＣＪ２の蓄積ノードＮ４の電荷を放電する。
【００６６】
このようにすれば、図５で説明したように、第１キャパシターＣＪ１を放電するタイミングで第２キャパシターＣＪ２の充電を開始し、第２キャパシターＣＪ２を放電するタイミングで第１キャパシターＣＪ１の充電を開始できる。これにより、キャパシターＣＪ１、ＣＪ２の充電時間ＴＡ１、ＴＡ２を同一にでき、クロック信号ＣＬＫのデューティーを５０％にできる。
【００６７】
３．発振回路の第２構成例
図８に、本実施形態における発振回路の第２構成例を示す。図８の発振回路は、リファレンス電圧出力部１０、バイアス回路２０、充放電回路１００を含む。なお、図１で説明した構成要素と同一の構成要素については同一の符号を付し、適宜説明を省略する。
【００６８】
第２の構成例では、リファレンス電圧出力部１０は、バンドギャップリファレンス回路の温度特性を切り替えることにより、１つのバンドギャップリファレンス回路で第１リファレンス電圧ＶＲ１と第２リファレンス電圧ＶＲ２を生成する。
【００６９】
具体的には、リファレンス電圧出力部１０は、バンドギャップリファレンス回路ＢＧＲと、バンドギャップリファレンス回路ＢＧＲの温度特性を切り替える制御を行う切替制御部１１と、切替制御部１１からの制御信号ＳＥ（切替制御信号）によりオン・オフ制御されるトランスファーゲートＴＧ１、ＴＧ２（広義には、第１スイッチ素子、第２スイッチ素子）と、トランスファーゲートＴＧ１の出力ノードＮＧ１に一端が接続される第１の電圧保持用キャパシターＣＳ１と、トランスファーゲートＴＧ２の出力ノードＮＧ２に一端が接続される第２の電圧保持用キャパシターＣＳ２と、を含む。キャパシターＣＳ１、ＣＳ２の他端には接地電圧ＶＳＳ（広義には低電位側電源電圧）が供給される。
【００７０】
トランスファーゲートＴＧ１、ＴＧ２には、ＢＧＲの出力電圧ＶＲが入力される。切替制御部１１が制御信号ＳＥ＝“Ｈ”を出力した場合、トランスファーゲートＴＧ１はオンになり、ＢＧＲはＶＲ＝ＶＲ１をノードＮＧ１に出力する。また、トランスファーゲートＴＧ２はオフになり、キャパシターＣＳ２はノードＮＧ２の電圧ＶＲ２を保持する。一方、切替制御部１１が制御信号ＳＥ＝“Ｌ”を出力した場合、トランスファーゲートＴＧ２はオンになり、ＢＧＲはＶＲ＝ＶＲ２をノードＮＧ２に出力する。また、トランスファーゲートＴＧ１はオフになり、キャパシターＣＳ１はノードＮＧ１の電圧ＶＲ１を保持する。このようにＢＧＲが時分割にＶＲ１、ＶＲ２を出力し、そのＶＲ１、ＶＲ２をキャパシターＣＳ１、ＣＳ２が保持することにより、リファレンス電圧出力部１０がＶＲ１、ＶＲ２を出力する。
【００７１】
図９に、バンドギャップリファレンス回路ＢＧＲ及び切替制御部１１の詳細な構成例を示す。
【００７２】
バンドギャップリファレンス回路ＢＧＲは、Ｐ型ＣＭＯＳトランジスターＴＰｃ１と、Ｎ型ＣＭＯＳトランジスターＴＮｃ２と、抵抗素子Ｒｃ１〜Ｒｃ４と、ＰＮＰ型バイポーラトランジスターＱｃ１、Ｑｃ２と、増幅回路ＡＭｃと、セレクターＳＬｃと、を含む。これらの構成は図７のバンドギャップリファレンス回路ＢＧＲ２と同様である。
【００７３】
切替制御部１１は、クロック信号ＣＫに基づいてカウント値を更新するカウンターＣＮＴと、カウンターＣＮＴのカウント値に基づいて制御信号ＳＥを出力するエンコーダーＥＮＣと、を含む。制御信号ＳＥはセレクターＳＬｃに入力され、Ｒｃ４の複数のタップの中から１つのタップが制御信号ＳＥに基づいて選択される。なお、選択されたタップによりＲｃ４＝Ｒｃ４’＋Ｒｃ４”と分割されるとする。
【００７４】
クロック信号ＣＫは、例えば発振回路の発振クロック信号ＣＬＫである。カウンターＣＮＴは、例えばカウント値のＭＳＢをエンコーダーＥＮＣ及びトランスファーゲートＴＧ１、ＴＧ２に出力する。この場合、カウンターＣＮＴは、クロック信号ＣＫの分周器として動作することになる。カウント値のＭＳＢが“０”（あるいは“１”）の場合、エンコーダーＥＮＣは、（Ｒｃ２＋Ｒｃ４’）／（Ｒｃ３＋Ｒｃ４”）＝Ｒａ２／Ｒａ３となるタップを選択する制御信号ＳＥを出力する。このとき、ＢＧＲは、フラットな温度特性のリファレンス電圧ＶＲ＝ＶＲ１を出力する。一方、カウント値のＭＳＢが“１”（あるいは“０”）の場合、エンコーダーＥＮＣは、（Ｒｃ２＋Ｒｃ４’）／（Ｒｃ３＋Ｒｃ４”）≠Ｒａ２／Ｒａ３となるタップを選択する制御信号ＳＥを出力する。このとき、ＢＧＲは、負又は正の温度特性のリファレンス電圧ＶＲ＝ＶＲ２を出力する。
【００７５】
図１の発振回路の発振周波数は、例えば次のようにして発振回路の製造時に調整する。まず、室温（例えば２５度）においてクロック信号ＣＬＫの周波数を測定し、その周波数が目標周波数（仕様の周波数）となるように、バイアス回路２０の抵抗素子ＲＢをトリミングする。次に、温度を振ってクロック信号ＣＬＫの周波数を測定し、その周波数がフラットな温度特性となるように、図９のエンコーダーＥＮＣを調整する。即ち、ＶＲ＝ＶＲ２を出力するときの制御信号ＳＥを、クロック信号ＣＬＫの周波数がフラットな温度特性となるように制御信号ＳＥを設定する。エンコーダーＥＮＣは、例えば、制御信号ＳＥの生成ロジックを、レジスタ書き込み等によって変更できるように設計しておけばよい。
【００７６】
以上の実施形態によれば、バンドギャップリファレンス回路ＢＧＲの温度特性を切り替えることにより、フラットな温度特性の第１リファレンス電圧ＶＲ１と、負（又は正）の温度特性をもつ第２リファレンス電圧ＶＲ２とを、１つのバンドギャップリファレンス回路で生成できる。これにより、ＶＲ１、ＶＲ２それぞれにバンドギャップリファレンス回路を用意する必要がなくなるため、構成を簡素化でき、またレイアウトエリアの削減を図ることができる。
【００７７】
４．電子機器
図１０に、本実施形態の発振回路が適用された電子機器の構成例を示す。図１０の電子機器は、ホスト装置４００と、ホスト装置４００に制御されるサブ装置５００と、を含む。本実施形態の電子機器としては、例えばホスト装置４００であるプリンター本体及びサブ装置５００であるプリンターヘッドにより構成されるプリンターなど、種々の電子機器が想定される。
【００７８】
ホスト装置４００は、例えばＭＰＵで構成されるホスト制御部４１０と、メモリー４２０と、ユーザーからの操作を受け付ける操作部４３０と、例えば操作情報や画像などを表示する表示部４４０と、サブ装置５００との通信処理を行う通信部４５０と、を含む。これらの構成要素はバスを介して通信を行う。
【００７９】
サブ装置５００は、例えばＭＰＵで構成されるサブ制御部５１０と、本実施形態の発振回路５６０と、ホスト装置４００との通信処理を行う通信部５５０と、を含む。これらの構成要素はバスを介して通信を行う。サブ装置５００は、発振回路５６０からの発振クロック信号により動作する。上述のように発振クロック信号は温度依存性が小さいため、サブ装置５００は、温度に依らず周波数の安定したクロック信号により動作することができる。
【００８０】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また発振回路、電子機器等の構成、動作も本実施形態で説明したものに限定されず、種々の変形実施が可能である。
【符号の説明】
【００８１】
１０  リファレンス電圧出力部、１１  切替制御部、２０  バイアス回路、
１００  充放電回路、１１１  第１充電回路、１１２  第２充電回路、
１２１  第１放電回路、１２２  第２放電回路、４００  ホスト装置、
４１０  ホスト制御部、４２０  メモリー、４３０  操作部、
４４０  表示部、４５０  通信部、５００  サブ装置、
５１０  サブ制御部、５５０  通信部、５６０  発振回路、
ＡＭａ〜ＡＭｃ  増幅回路、ＢＧＲ  バンドギャップリファレンス回路、
ＢＧＲ１  第１バンドギャップリファレンス回路、
ＢＧＲ２  第２バンドギャップリファレンス回路、
ＣＪ１  第１キャパシター、ＣＪ２  第２キャパシター、
ＣＬＫ  クロック信号、ＣＮＴ  カウンター、
ＣＰ１  第１コンパレーター、ＣＰ２  第２コンパレーター、
ＣＳ１  第１の電圧保持用キャパシター、ＣＳ２  第２の電圧保持用キャパシター、
ＣＴｂ  制御信号、ＥＮＣ  エンコーダー、ＩＢ  バイアス電流、
ＩＪ１，ＩＪ２  充電電流、Ｎ１，Ｎ３  蓄積ノード、
ＮＡ１  ＮＡＮＤ回路（第１放電制御信号出力回路）、
ＮＡ２  ＮＡＮＤ回路（第２放電制御信号出力回路）、
ＯＰＢ  演算増幅回路、ＲＢ  抵抗素子、ＳＥ  制御信号、
ＴＡ１，ＴＡ２  充電時間、
ＴＧ１  トランスファーゲート（第１スイッチ素子）、
ＴＧ２  トランスファーゲート（第２スイッチ素子）、
ＴＮ１，ＴＰ２，ＴＰ３，ＴＮ４，ＴＰ５，ＴＰ６  第１〜第６トランジスター、
ＶＤＤ  電源電圧、ＶＲ１  第１リファレンス電圧、
ＶＲ２  第２リファレンス電圧、ＶＳＳ  接地電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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