(57)【特許請求の範囲】
【請求項１】
半導体チップと、
半導体チップ面上に搭載された機能素子回路と、
前記機能素子回路が搭載された面と同じ半導体チップ面上で、かつ当該機能素子回路以外の位置に設けられた複数の支柱と
を備え、
前記半導体チップは、前記機能素子回路を搭載した状態で、治具により前記複数の支柱を介してキャリア側へ押し込まれて当該キャリアと接合するように構成されており、
前記複数の支柱は、前記半導体チップが押し込まれるときに、前記機能素子回路が破損しないよう前記機能素子回路の高さよりも高く形成され、
前記支柱は２層構造であり、前記半導体チップ側の下層の支柱の縦弾性係数が、上層の支柱の縦弾性係数より小さいことを特徴とする半導体デバイス。
【請求項２】
前記支柱の上面の面積と前記支柱の高さとの比率(面積/高さ)が４００〜１０，０００μｍであることを特徴とする請求項１に記載の半導体デバイス。
【請求項３】
前記機能素子回路は光を伝搬する光導波路を有し、前記支柱と前記光導波路との間の最短距離が５０〜２００μｍであることを特徴とする請求項１または２に記載の半導体デバイス。
【請求項４】
前記支柱の２層構造のうちの下の層が、前記光導波路の側面を埋め込む層と同じ構成材料で構成されていることを特徴とする請求項３に記載の半導体デバイス。
【請求項５】
前記機能素子回路は電極を有し、前記支柱の２層構造のうち上の層が、電極と同じ構成材料で構成されていることを特徴とする請求項２から４のいずれかに記載の半導体デバイス。
【請求項６】
前記支柱の構成材料に磁性体が含まれていることを特徴とする請求項１から５のいずれかに記載の半導体デバイス。
【請求項７】
請求項１から６に記載の半導体デバイスを作成する工程と、作成した半導体デバイスをキャリアに設置する工程とを含む半導体デバイスの製造方法であって、
前記半導体デバイスの作成する工程は、
半絶縁の基板上に、下部クラッド層と、コア層と、上部クラッド層とを順次に結晶成長する工程と、
前記下部クラッド層と、コア層と、上部クラッド層をエッチングしてハイメサ導波路を形成する工程と、
前記上部クラッド層の上面およびエッチングした領域に前記支柱の下層の構成材料を塗布する工程であって、前記支柱は２層構造であり、前記半導体チップ側の下層の支柱の縦弾性係数が、上層の支柱の縦弾性係数より小さい、塗布する工程と、
前記支柱の部分を残して、前記塗布した層の厚みを薄くする工程と、
前記支柱の部分に支柱の上層の構成材料を形成する工程と、を含み、
前記作成した半導体デバイスをキャリアに設置する工程において、前記半導体デバイスを治具によって吸着支持して、前記半導体デバイスの半導体チップがキャリア側に押し込まれる際に、前記半導体デバイスの半導体チップは半導体表面の機能素子回路を搭載した状態で、治具により前記支柱を介してキャリア側へ当該キャリアと接合するように押し込まれ、前記半導体チップは前記機能素子回路部分に接触せず、支柱にのみ接触することを特徴とする半導体デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップ上に変調器やレーザ等の機能を有する機能部品を搭載した半導体デバイス、およびその製造方法に関する。
【背景技術】
【０００２】
近年の超高速光ファイバ伝送の進展に伴い、高密度な光集積回路を実現する技術が求められており、ＩｎＰをはじめとする半導体をベースにした光半導体チップ、およびそれらをモジュールにした光半導体モジュールが実現されている。
【０００３】
光半導体チップの小型化を実現する上で、低損失かつ小さい曲げ半径を実現することが重要である。小さい曲げ半径を実現する導波路構造として、図１に示すようなハイメサ構造が知られている（非特許文献１参照）。図１では、下部クラッド層１０２はＩｎＰ基板、コア層１０３はＩｎＧａＡｓＰ、上部クラッド層１０４はＩｎＰにより構成されている。このハイメサ構造の導波路は、導波路の両側がコア層１０３より深くエッチングされたもので、基板面内方向の光閉じ込めは、前述の下部クラッド層１０２、コア層１０３、および上部クラッド層１０４を構成する媒質と、空気との屈折率差により行われている。図１で示した導波路幅ｗは、１．０〜３．０μｍ程度がシングルモード条件となるため、それらの値が一般的によく用いられる。
【０００４】
非特許文献２はＩｎＰ基板を用いたハイメサ構造で光半導体チップを実現した例である（先行文献）。図１は導波路に電圧を印加しないパッシブ領域の導波路断面を示している。その層構造は以下の通りである。半絶縁性（ｓｅｍｉ−Ｉｎｓｕｌａｔｉｎｇ：ＳＩ）−ＩｎＰ基板１０１を用い、その基板上に基板面から順に、ｎ型下部クラッド層（ｎ−ＩｎＰ）１０２、ノンドープの多重量子井戸（ｉ−ＭＱＷ）コア層１０３、上部クラッド層１０４を成長させた層構造となっている。上部クラッド層１０４はノンドープのＩｎＰ（ｉ−ＩｎＰ）層であってもいいし、ｉ−ＩｎＰ層の上にｐ−ＩｎＰ層を積層したものでも、ｉ−ＩｎＰ層の上にｎ−ＩｎＰ層を積層したものでも、ｉ−ＩｎＰ層の上に薄いｐ−ＩｎＰ層を積層したうえにさらｎ−ＩｎＰ層を積層したものでも構わない。
【０００５】
それらを、フォトリソグラフィを使った微細加工技術により図１のようなハイメサ構造としている。このハイメサ構造を絶縁性のポリマー１０５などを利用して、ハイメサ構造の左右を埋め込む形で保護する。このときポリマー１０５は最低限、導波路の左右を覆うことが必要であるが、導波路に上に薄く堆積していても構わない。
【０００６】
図２は導波路に電圧を印加するアクティブ領域の導波路構造の断面図を示すものである。ここで用いるポリマー１０５は絶縁性であるので、導波路の直上のポリマーを除去したうえで、電極１０６を設ける。接地電極１０７、１０８は下部クラッド層１０２上に設ける。この場合でも、導波路はポリマー１０５によって保護される。
【０００７】
図３は光半導体チップを上からみた図である。同図は半導体マッハ・ツェンダ変調器の例を示した図であって、入力ハイメサ導波路１１１、出力ハイメサ導波路１１２、１入力２出力の分波器１１３、２入力１出力の合波器１１４、ハイメサ導波路１１５、１１６を備えている。ハイメサ導波路１１５、１１６は、ハイメサ導波路１１５、１１６上の電極（シグナル電極S）１１７、接地電極（グランド電極G）１１９、１２０、１２１が設けられており、これらの電極を用いて電圧を印加できる。同図から明らかなように、光集積回路には通常、電圧（もしくは電流）を印加する領域（アクティブ領域Ｒ２）と印加しない領域（パッシブ領域Ｒ１）の両方があるのが普通であり、パッシブ領域Ｒ１は図１に示す導波路断面の構成とすることができ、アクティブ領域Ｒ２は図２に示す導波路断面の構成とすることができる。なお、光集積回路によっては波長フィルタやアレイ導波路格子等、すべてがパッシブ領域からなるものも存在する。
【０００８】
上記のように、ポリマーなどでハイメサ構造を埋め込み、保護をすることにより、コア層壁面への異物の付着による光学特性劣化やハイメサ構造の破壊を抑制することができる。ポリマーとしては、例えばベンゾシクロブテン（ＢＣＢ）樹脂を用いる。ＢＣＢ樹脂は、低誘電率、高耐熱性といった良好な特性を有するので、半導体チップの静電容量（寄生容量）を低減することができる。その結果、半導体光チップの高速動作が可能となる。ＢＣＢ樹脂としては、例えば、Ｓｉ原子が２０〜３０原子％化合したジビニルテトラメチルシロキサン−ビスベンゾシクロブテン（ＤＶＳ−ｂｉｓＢＣＢ）が望ましい。また、ＢＣＢ樹脂としては、Ｓｉを含有するカルボシラン化合物、シロキサン化合物でもよい。ＢＣＢ樹脂領域の厚さは、例えば２μｍ以上６μｍ以下である。
【先行技術文献】
【非特許文献】
【０００９】
【非特許文献１】Y. Shibata et al., “Reflection characteristics and cascadability of a multi-mode interference 3 dB coupler”, Optoelectronics IEE Proceedings, Vol. 149, No. 5-6, Oct-Dec 2002, pp. 217-221.
【非特許文献２】H. Yagi et al., “Low driving voltage InP-based Mach-Zehnder modulators for compact 128 Gb/s DP-QPSK module”, 2013 Conference on Lasers and Electro-Optics Pacific Rim (CLEO-PR) WK2-2
【非特許文献３】八木英樹他「BCB平坦化プロセスによる1.3 μm波長帯AlGaInAs/InPリッジ導波路型レーザ」、2009年7月SEIテクニカルレビュー第175号、pp. 120-123.
【発明の概要】
【発明が解決しようとする課題】
【００１０】
図４に半導体素子（半導体チップ）１の実装について示す。半導体チップ１をモジュールとして実装するにあたり、キャリア４と呼ばれる台座上に高周波配線基板や（レンズ等の）光学結合部品と併せて実装されるため、高い位置精度の実装が要求される。高い位置精度の実装を行なうために、吸着する領域の周りに凸に形成された押し込む領域３１を有するチャック冶具３を用いる（図４（ａ））。まず、半導体チップ１を治具３によって吸着支持する（図４（ｂ））。このとき、押し込む領域３１が半導体チップ１上の機能素子２がない領域に位置するように調整されている。半導体チップ１とキャリア４の間にハンダ５を挟み、ハンダ５を加熱後、半導体チップ１表面上の機能素子２が無い領域を冶具３の押し込む領域３１によりキャリア４側へ押し込むことで接合される（図４（ｃ））。なお、半導体チップ１のキャリア４への固定にはＡｕＳｎ（金すず)ハンダ５等を使用している。
【００１１】
しかしながら更なる高密度集積化を実現するためには、半導体チップ１表面上にある押し込む領域も小さくすることが期待されるが、小さくしすぎると押し込むための冶具３と機能素子２とのクリアランスが取れなくなり接触して、機能素子２が破損する可能性があった。
【００１２】
本発明は、このような問題を鑑みてなされたもので、その目的とするところは、高密度集積化を実現しながら、実装の確実性を確保することができる半導体デバイス、および半導体デバイスの製造方法を提供することである。
【課題を解決するための手段】
【００１３】
上記の課題を解決するための本発明は、半導体チップと、半導体チップ面上に搭載された機能素子回路と、前記機能素子回路が搭載された面と同じ半導体チップ面上で、かつ当該機能素子回路以外の位置に設けられた複数の支柱とを備え、前記半導体チップは、前記機能素子回路を搭載した状態で、治具により前記複数の支柱を介してキャリア側へ押し込まれて当該キャリアと接合するように構成されており、前記複数の支柱は、前記半導体チップが押し込まれるときに、前記機能素子回路が破損しないよう前記機能素子回路の高さよりも高く形成され、前記支柱は２層構造であり、前記半導体チップ側の下層の支柱の縦弾性係数が、上層の支柱の縦弾性係数より小さい。
【００１４】
また、上記の課題を解決するための本発明は、半導体デバイスを作成する工程と、作成した半導体デバイスをキャリアに設置する工程とを含む半導体デバイスの製造方法であって、前記半導体デバイスの作成する工程は、半絶縁の基板上に、下部クラッド層と、コア層と、上部クラッド層とを順次に結晶成長する工程と、前記下部クラッド層と、コア層と、上部クラッド層をエッチングしてハイメサ導波路を形成する工程と、前記上部クラッド層の上面およびエッチングした領域に前記支柱の下層の構成材料を塗布する工程であって、前記支柱は２層構造であり、前記半導体チップ側の下層の支柱の縦弾性係数が、上層の支柱の縦弾性係数より小さい、塗布する工程と、前記支柱の部分を残して、前記塗布した層の厚みを薄くする工程と、前記支柱の部分に支柱の上層の構成材料を形成する工程と、を含み、前記作成した半導体デバイスをキャリアに設置する工程において、前記半導体デバイスを治具によって吸着支持して、前記半導体デバイスの半導体チップがキャリア側に押し込まれる際に、前記半導体デバイスの半導体チップは半導体表面の機能素子回路を搭載した状態で、治具により前記支柱を介してキャリア側へ当該キャリアと接合するように押し込まれ、前記半導体チップは前記機能素子回路部分に接触せず、支柱にのみ接触する。
【図面の簡単な説明】
【００１５】
【図１】ハイメサ構造の導波路（パッシブ部分）を示す図である。
【図２】ハイメサ構造の導波路（アクティブ部分）を示す図である。
【図３】光集積回路を上からみた図である。
【図４】従来の半導体デバイスの実装工程を説明する図である。
【図５】本実施形態の半導体デバイスの構成例を示す図である。
【図６】本実施形態の半導体チップの実装方法を示す図である。
【図７】本実施形態の具体的な構造例を示す図である。
【図８】光導波路-支柱間の最短距離に対する光導波路起因による位相変化量を説明する図である。
【図９】支柱上面の面積/高さに対する押し込み時の支柱の故障率を説明するための図である。
【図１０】誘電体層厚に対する押し込み時の支柱の故障率を示す図である。
【図１１】本実施形態の半導体デバイスの製造工程を示す図である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施の形態について、詳細に説明する。
【００１７】
図５は、本実施形態の支柱構造を備える半導体デバイスの基本構成を示す図である。本実施の形態の半導体デバイスは、ＩｎＰ基板、ベンゾシクロブテン（ＢＣＢ）もしくはポリイミド等の誘電体層、高速電気配線や直流電気配線として使用される金属層（例えばＡｕ）を備えて構成される。図５に示すように、変調器やレーザ等の機能素子部２２は半導体チップ２の中央に設置され、支柱２１は半導体チップ２の四隅に設置されている。なお、図５（ａ）では支柱２１が４隅に設置されているが、必ずしも４隅、４個である必要はない。支柱２１は機能素子部２２と同時に作製可能であり、図５（ｂ）に示すような２層（ＢＣＢ、Ａｕ）構造とすることができる。
【００１８】
図６に半導体デバイスのキャリアへの設置プロセスを示す。最初に、機能素子部２２を搭載した半導体チップ２がチャック用冶具３２によって真空チャックされる。半導体チップ２は四隅の支柱２１のみが冶具に接触し、固定される。その後、金錫等のハンダ５を載せたキャリア４をハンダ５の融点付近まで加熱してハンダ５を融解させてから、半導体チップ２を押し当て、半導体チップ２をキャリア４に固定する。
【００１９】
図７（ａ）に機能素子部がＩＱ変調器の場合の半導体チップ２の構成例（支柱４個）を示す。同図はマッハ・ツェンダ型の光変調器を４つ並列に並べた構成になっており、機能素子部に導波路２３や電極２４を有する。同図には一部の配線２５も示されている。この構成例では、半導体チップ２は機能素子部を構成する導波路２３、電極２４、配線２５等の周囲に４本の支柱２１が設けられている。
【００２０】
支柱２１の形状は１００（Ｗ）×１００（Ｄ）×６（Ｈ）μｍで、Ａｕ厚：３μｍ、誘電体層厚：３μｍであった。半導体チップ２は、ＩｎＰプラットフォームで１５（Ｗ）×３（Ｄ）×０．４５（Ｈ）ｍｍであった。キャリアへ固定時の故障率は、本発明の半導体チップは０．０１％、従来の半導体チップは５％であり大幅な歩留り改善に成功した。
また図７（ｂ）に半導体ＤＦＢレーザアレイ（６ｃｈ）の半導体チップ２の構成例（支柱６個）を示す。同図はＤＦＢ（分布帰還型：ｄｉｓｔｒｉｂｕｔｅｄ  ｆｅｅｄｂａｃｋ）レーザを６個、並列に並べた上で６入力１出力の光合波器で結合させた構成になっており、機能素子部に導波路や電極を有する。この構成例では、半導体チップ２は機能素子部を構成する導波路や電極、レーザアレイ２６等の周囲に６本の支柱２１が設けられている。
支柱２１の形状は８０（Ｗ）×９０（Ｄ）×４（Ｈ）μｍで、Ａｕ厚：２μｍ、誘電体層厚：２μｍであった。半導体チップ２は、ＩｎＰプラットフォームで４（Ｗ）×１（Ｄ）×０．３０（Ｈ）ｍｍであった。キャリアへ固定時の故障率は、本発明の半導体チップは０．０１％、従来の半導体チップは６％であり大幅な歩留り改善に成功した。
なお、上記では機能素子としてＩＱ変調器の例、ＤＦＢレーザアレイの例を説明したが、機能素子はこれらに限定されるものではない。電界変調器集積半導体レーザアレイ、半導体光増幅器アレイや波長変換素子アレイ、または受光素子のアレイ等、電極や導波路を有するものであればなんでもよい。またアレイ導波路格子のようなパッシブデバイスで、電極を有さずに導波路のみのものでも構わない。
【００２１】
また支柱設置時において、光導波路の近傍に支柱を設置した場合の応力による影響も懸念される。図８は、光導波路の近傍に支柱を設置した場合の応力による影響について示しており、図８において（ａ）は光導波路−支柱間の最短距離（Ｄ）を図示し、（ｂ）は光導波路−支柱間の最短距離（Ｄ）に対する各位相変化量および支柱の設置によって設置できない面積／チップ面積（Ｒ）を示している。Ｒ（支柱の設置によって設置できない面積／チップ面積）は、小さいほど集積化が可能であることが示されており、光導波路起因による位相変化量は、大きいほど集積化が可能であることが示されている。図８（ｂ）より、位相変化の要求条件を３°以下、Ｒの要求条件を３％とすると、Ｄ＝５０〜２００μｍとするのが望ましいことが判る。
【００２２】
また支柱上面の面積と高さの比により、強度的な理由から押し込み時の支柱の故障率が変化する。図９は支柱上面の面積／高さ（μｍ）に対する押し込み時の支柱の故障率の関係を示す。３本の線はそれぞれ、３角形（Ａ）、４角形（Ｂ）、円（Ｃ）の場合の故障率をそれぞれ表す。図から分かるように支柱上面の面積／高さが小さくなる従い、故障率が増加している。故障率の許容値を０．０１％以下とすると、支柱上面の面積／高さを４００μｍ以下が望ましい。また１００００μｍ以上では故障率がほとんど変化しないことから、集積化という観点で考えればこの値以下にするのが望ましい。また形状については、矩形型の回路や角型のチップでは四角形の方が効率的に面積を取ることができる。
【００２３】
また、２層構造とした支柱の下の層の縦弾性係数が、上の層の縦弾性係数より小さくなるように構成することが好ましい。金属の縦弾性係数（ヤング率）は数十〜数百ＧＰａと非常に高く、脆性材料である半導体の上に直接堆積すると、押し込み時の衝撃で半導体チップが破損する懸念がある。そこで、数ＧＰａ程度の低縦弾性係数である樹脂系の誘電体材料をＩｎＰ基板と金属層の間に挿入することで、衝撃を低減できる。なお２層構造の支柱は機能素子部と同時に作製され、工程数は増えないメリットを有する。例えば機能素子回路が光を伝搬する光導波路を有する場合、支柱の２層構造のうちの下の層が、光導波路の側面を埋め込む層と同じ構成材料から構成され、支柱の２層構造のうち上の層が、電極を有する機能素子回路の電極と同じ構成材料で構成されている。
【００２４】
図１０は、誘電体層厚に対する押し込み時の故障率を示した図である。誘電体層厚が無いもしくは薄いと故障率が高い。また誘電体層厚が大き過ぎると誘電体層の強度の低さが影響し、逆に故障率が増加する。従って要求故障率を０．０１％とすると誘電体層厚を２〜１０μｍにするのが望ましい。
【００２５】
また支柱構成材料に磁性体（酸化鉄・酸化クロム・コバルト・フェライト等）を含有させることで、磁力によって半導体チップを持ち上げキャリアへ実装精度を向上させることができる。真空チャックを使用する場合と比較し、半導体チップにかかる応力も低減し、反りを低減させる効果も有する。実装の位置精度は真空中チャックと比較し１桁（位置精度０．２μｍ以下）以上の向上が可能である。
【００２６】
次に、上記構成の半導体デバイスを作成する方法について説明する。この方法は、半導体デバイスを作成する工程と、作成した半導体デバイスをキャリアに設置する工程とを含む半導体デバイスの製造方法であって、前記半導体デバイスの作成する工程は、半絶縁の基板上に、下部クラッド層と、コア層と、上部クラッド層とを順次に結晶成長する工程と、前記下部クラッド層と、コア層と、上部クラッド層をエッチングしてハイメサ導波路を形成する工程と、前記上部クラッド層の上面およびエッチングした領域に前記支柱の下層の構成材料を塗布する工程と、前記支柱の部分を残して、前記塗布した層の厚みを薄くする工程と、前記支柱の部分に支柱の上層の構成材料を形成する工程と、を含み、前記作成した半導体デバイスをキャリアに設置する工程において、前記半導体デバイスを治具によって吸着支持して、キャリアに押し付ける際に、治具が半導体表面の機能素子回路部分に接触せず、支柱にのみ接触することを特徴とする。
【００２７】
図１１は支柱を作成するためのプロセスを示す図である。一例として変調器を作成する場合を説明する。図１１（ａ）はエピタキシャル成長を示しており、半絶縁（ＳＩ）のＩｎＰ基板１０１上に、下部クラッド層１０２、コア層１０３、上部クラッド層１０４を結晶成長している。図１１（ｂ）ではフォトリソグラフィ技術とエッチング技術により、ハイメサ導波路Ｈを形成する。図１１（ｃ）に示すように、ＢＣＢ１０５をスピナーによって塗布し、ハイメサ導波路を保護する。つづいて図１１（ｄ）に示すようにＢＣＢ１０５の加工を行う。（非特許参考文献３参照）。ＢＣＢ１０５の加工としては、感光性ＢＣＢを塗布し、フォトリソグラフィとＣＦ４／Ｏ２反応性イオンエッチング（ＲＩＥ）によって、支柱部のみＢＣＢをそのまま残し、残りの部分ではＢＣＢ１０５を薄くするように加工する。さらに同様の技術を用いて、光機能素子のアクティブ領域では、図１１（ｆ）に示すように、電極１０６を設ける部分から（絶縁体である）ＢＣＢ１０５を除去する穴あけ加工を行ったのち、電極１０６・接地電極１０８を形成する。このとき、支柱の上層（Ａｕ）１２１も同時に形成される。同時に、電極を形成しない光機能素子のパッシブ領域でも図１１（ｅ）に示すように、支柱の上層（Ａｕ）１２１が形成できる。
【００２８】
なお、ここではアクティブ領域にも、パッシブ領域にも支柱を形成するものとして説明したが、両方に支柱が必要なわけではない。例えば図７（ａ）の例では、支柱は電極がないパッシブ領域にのみ存在する。
【００２９】
本実施形態の半導体デバイスによれば、半導体チップ表面の機能回路が無い領域に支柱構造を形成することで、押し込む冶具と回路部分の接触を回避し、安定した実装を行うことが可能である。さらに縦弾性係数が低い材料を支柱の一部に使用することで、押し込み時の衝撃を吸収し、半導体チップの破損を防ぐことが可能である。また磁性体を含有した支柱を使用し磁石材料の押し込み冶具を使用することで、容易かつ高精度に半導体チップを持ち上げ、高精度にチップ固定することが可能となる。
【符号の説明】
【００３０】
２  半導体チップ
２１  支柱
２２  機能素子部
２３  導波路
２４  電極
２５  配線
２６  レーザアレイ
３、３２  チャック用冶具
４  キャリア
５  ハンダ
１０１  半絶縁（ＳＩ）のＩｎＰ基板
１０２  下部クラッド層
１０３  コア層
１０４  上部クラッド層
１０５  ＢＣＢ
１０６  電極
１０７、１０８  接地電極
１２１  支柱の上層（Ａｕ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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