(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられた第１導電型のウェル層と、
前記半導体基板上に設けられ、前記ウェル層に接合された第２導電型のゲート側拡散層と、
前記半導体基板上に設けられ、前記ゲート側拡散層から離間し、前記ウェル層に接合された第２導電型の接地側拡散層と、
トランジスタのゲートと前記ゲート側拡散層の間に接続されたゲート側電極と、
前記接地側拡散層に接続された接地電極とを備え、
前記接地側拡散層の不純物濃度は前記ゲート側拡散層よりも低いことを特徴とする保護ダイオード。
【請求項２】
前記ウェル層上にゲート絶縁膜を介して設けられたダミーゲート電極と、
前記ダミーゲート電極の側壁に設けられたサイドウォールと、
前記サイドウォールの直下に設けられ、前記接地側拡散層よりも低い不純物濃度を持つ第２導電型の拡散層とを更に備えることを特徴とする請求項１に記載の保護ダイオード。
【請求項３】
半導体基板と、
前記半導体基板上に設けられた第１導電型のゲート側ウェル層と、
前記半導体基板上に設けられ、前記ゲート側ウェル層に接する第１導電型の接地側ウェル層と、
前記半導体基板上に設けられ、前記ゲート側ウェル層に接合された第２導電型のゲート側拡散層と、
前記半導体基板上に設けられ、前記ゲート側拡散層から離間し、前記接地側ウェル層に接合された第２導電型の接地側拡散層と、
トランジスタのゲートと前記ゲート側拡散層の間に接続されたゲート側電極と、
前記接地側拡散層に接続された接地電極とを備え、
前記接地側ウェル層の不純物濃度は前記ゲート側ウェル層よりも低いことを特徴とする保護ダイオード。
【請求項４】
前記ウェル層及び前記接地側拡散層上に設けられた絶縁膜を更に備え、
前記接地電極は前記絶縁膜を介して前記ウェル層上まで延びていることを特徴とする請求項３に記載の保護ダイオード。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳ電界効果トランジスタ（以下ＭＯＳＦＥＴと略す）のゲート酸化膜をサージ破壊から保護する保護ダイオードに関する。
【背景技術】
【０００２】
一般にＭＯＳＦＥＴに用いるゲート酸化膜は数十ｎｍである。このため、ゲートにサージが入力されてゲート電圧が数ｋＶに達すると、ゲート酸化膜は絶縁破壊される。これを防ぐためにサージを放電する保護ダイオードがゲートに挿入される。保護ダイオードとして縦型ダイオードだけでなく、横型ダイオードも用いられている（例えば、特許文献１参照）。横型の保護ダイオードとして、半導体基板上にＰ型ゲート側拡散層、Ｎ型ウェル層、及びＰ型接地側拡散層が横に並んで設けられた横型双方向ダイオードがある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−２３８９７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来の横型双方向ダイオードでは、ゲート側拡散層と接地側拡散層の不純物濃度が同じであるため、正負の降伏電圧が同等になる。ＭＯＳＦＥＴを高出力で動作させるには、正のゲート電圧振幅を広くする必要があるため、保護ダイオードの正の降伏電圧を高くする必要がある。しかし、サージ過渡電流は数十Ａに達するため、降伏電圧を高くすると降伏時の直列抵抗の増加により、サージ印加時の電圧がゲート酸化膜の耐量を超えてＭＯＳＦＥＴの特性劣化や破壊が生じる。また、所望のサージ耐量を確保するために複数のダイオードを並列に接続すると、チップサイズが拡大してしまう。
【０００５】
本発明は、上述のような課題を解決するためになされたもので、その目的は、高出力化を実現することができる保護ダイオードを得るものである。
【課題を解決するための手段】
【０００６】
本発明に係る保護ダイオードは、半導体基板と、前記半導体基板上に設けられた第１導電型のウェル層と、前記半導体基板上に設けられ、前記ウェル層に接合された第２導電型のゲート側拡散層と、前記半導体基板上に設けられ、前記ゲート側拡散層から離間し、前記ウェル層に接合された第２導電型の接地側拡散層と、トランジスタのゲートと前記ゲート側拡散層の間に接続されたゲート側電極と、前記接地側拡散層に接続された接地電極とを備え、前記接地側拡散層の不純物濃度は前記ゲート側拡散層よりも低いことを特徴とする。
【発明の効果】
【０００７】
本発明により、高出力化を実現することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施の形態に係る半導体装置を示す回路図である。
【図２】本発明の実施の形態１に係る保護ダイオードを示す断面図である。
【図３】本発明の実施の形態１に係る保護ダイオードを示す平面図である。
【図４】本発明の実施の形態１に係る保護ダイオードの電流−電圧特性を示す図である。
【図５】比較例に係る保護ダイオードの電流−電圧特性を示す図である。
【図６】本発明の実施の形態２に係る保護ダイオードを示す断面図である。
【図７】本発明の実施の形態２に係る保護ダイオードを示す平面図である。
【図８】本発明の実施の形態３に係る保護ダイオードを示す断面図である。
【図９】本発明の実施の形態３に係る保護ダイオードを示す平面図である。
【図１０】本発明の実施の形態４に係る保護ダイオードを示す断面図である。
【図１１】本発明の実施の形態４に係る保護ダイオードを示す平面図である。
【図１２】本発明の実施の形態５に係る保護ダイオードを示す断面図である。
【図１３】本発明の実施の形態５に係る保護ダイオードを示す平面図である。
【発明を実施するための形態】
【０００９】
本発明の実施の形態に係る保護ダイオードについて図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
【００１０】
実施の形態１．
図１は、本発明の実施の形態に係る半導体装置を示す回路図である。ＭＯＳＦＥＴ１（ＭＯＳ電界効果トランジスタ）のゲートと接地点の間に保護ダイオード２が接続されている。この保護ダイオード２は、ＭＯＳＦＥＴ１のゲート酸化膜をサージ破壊から保護する横型双方向ダイオードである。
【００１１】
図２は、本発明の実施の形態１に係る保護ダイオードを示す断面図である。Ｐ＋＋型シリコン基板３は、主原料がシリコンであり、接地されている。Ｐ＋＋型シリコン基板３上にＰ−型エピタキシャル層４が設けられている。
【００１２】
Ｐ＋＋型シリコン基板３及びＰ−型エピタキシャル層４上にＮ型ウェル層５、Ｐ＋型ゲート側拡散層６、Ｐ型接地側拡散層７、及びＰ＋＋型拡散層８が横に並んで設けられている。Ｐ＋型ゲート側拡散層６はＮ型ウェル層５に接合されている。Ｐ型接地側拡散層７は、Ｐ＋型ゲート側拡散層６から離間し、Ｎ型ウェル層５に接合されている。
【００１３】
ゲート側電極９がＭＯＳＦＥＴ１のゲートとＰ＋型ゲート側拡散層６の間に接続されている。接地電極１０がＰ＋＋型拡散層８を介してＰ型接地側拡散層７に接続されている。Ｐ型接地側拡散層７の不純物濃度はＰ＋型ゲート側拡散層６よりも低いＮ−型ウェル層５及びＰ型接地側拡散層７上にシリコン酸化膜１１が設けられている。
【００１４】
図３は、本発明の実施の形態１に係る保護ダイオードを示す平面図である。Ｐ＋型ゲート側拡散層６を囲うように、内側から外側に向かってＮ型ウェル層５、Ｐ型接地側拡散層７、及びＰ＋＋型拡散層８が設けられている。Ｐ＋型ゲート側拡散層６上にゲート側電極９が設けられ、Ｐ＋＋型拡散層８上に接地電極１０が設けられている。
【００１５】
続いて、上記の保護ダイオードの動作を説明する。ＭＯＳＦＥＴのゲートに正電圧のサージが印加された場合、保護ダイオードのゲート側電極９の電位が上昇する。順方向に接合されたＰ＋型ゲート側拡散層６とＮ型ウェル層５には電界がかからないが、逆方向に接合されたＮ型ウェル層５とＰ型接地側拡散層７にかかる電界が増加し、ある一定の電圧で降伏する。一方、ゲートに負電圧のサージが印加された場合、保護ダイオードのゲート側電極９の電位が低下し、逆方向に接合されたＰ＋型ゲート側拡散層６とＮ型ウェル層５にかかる電界が増加し、ある一定の電圧で降伏する。降伏後は降伏電流が流れる。
【００１６】
ここで、本実施の形態では、Ｐ型接地側拡散層７の不純物濃度がＰ＋型ゲート側拡散層６よりも低いため、ゲートに正電圧が印加された場合にＰ型接地側拡散層７が空乏化されやすい。このため、逆バイアスによる電界が緩和されて正電圧印加時の降伏電圧が高くなる。一方、負電圧印加時には、正電圧印加時の降伏電圧より低い電圧でダイオードが降伏する。
【００１７】
続いて、実施の形態１の効果を比較例と比較して説明する。比較例は、Ｐ型接地側拡散層７をＰ＋型ゲート側拡散層６と同じ不純物濃度を持つ拡散層に変更したものである。図４は、本発明の実施の形態１に係る保護ダイオードの電流−電圧特性を示す図である。図５は、比較例に係る保護ダイオードの電流−電圧特性を示す図である。横軸はゲート・接地間の電圧、縦軸はゲート・接地間の電流を示す。１２は、ＡＢ級動作する電力増幅のＮチャネルＭＯＳＦＥＴに保護ダイオードを設けた場合に正に印加したゲート電圧であり、１３はその場合のゲート電圧振幅波形である。
【００１８】
比較例では、正負の降伏電圧が同等になる。従って、正電圧印加時の降伏電圧を大きくできないため、ゲート電圧の振幅は、正電圧印加時の降伏電圧により制限されてしまう。
【００１９】
これに対して、実施の形態１では、Ｐ型接地側拡散層７の不純物濃度はＰ＋型ゲート側拡散層６よりも低いため、ゲートに正電圧が印加された場合にＰ型接地側拡散層７が空乏化しやすい。このため、逆バイアスによる電界が緩和されて正電圧印加時の降伏電圧が高くなり、ゲート電圧の振幅を比較例より大きくできる。なお、双方向ダイオードであるため、ゲート電圧は負電圧印加時の降伏電圧にはかからない。よって、本実施の形態は比較例よりＭＯＳＦＥＴの入力電圧を増加できるため、高出力化を実現することができる。
【００２０】
また、Ｎ型ウェル層５とＰ型接地側拡散層７の降伏電圧や、Ｐ＋型ゲート側拡散層６とＮ型ウェル層５の降伏電圧は、ゲート酸化膜の絶縁破壊電圧より低く設定する。これにより、サージが保護ダイオードを経て接地され、ゲート酸化膜に過剰な電圧は印加されず絶縁破壊や特性劣化を防止することができる。
【００２１】
実施の形態２．
図６及び図７は、それぞれ本発明の実施の形態２に係る保護ダイオードを示す断面図及び平面図である。接地電極１０はシリコン酸化膜１１を介してＮ型ウェル層５上まで延びている。Ｐ型接地側拡散層７の代わりに、Ｐ＋型ゲート側拡散層６と同じ不純物濃度を持つＰ＋型接地側拡散層７´が設けられている。その他の構成は実施の形態１と同様である。
【００２２】
ゲートに正電圧のサージが印加されると、逆方向に接合されたＮ型ウェル層５とＰ＋型接地側拡散層７´の電界が増加し一定電圧にて降伏する。この際に、Ｎ型ウェル層５上の接地電極１０が接地電位を有するフィールドプレートとして機能するため、Ｎ型ウェル層５の表面が空乏化されやすい。このため、逆バイアスによる電界が緩和されて正電圧印加時の降伏電圧が負電圧印加時の降伏電圧より高くなる。よって、実施の形態１と同様にＭＯＳＦＥＴの入力電圧を増加できるため、高出力化を実現することができる。
【００２３】
実施の形態３．
図８及び図９は、それぞれ本発明の実施の形態３に係る保護ダイオードを示す断面図及び平面図である。実施の形態１の構成に加えてＮ−型ウェル層５上にゲート絶縁膜１４を介してダミーゲート電極１５が設けられている。ダミーゲート電極１５の側壁にサイドウォール１６が設けられている。Ｐ−型拡散層１７，１８がサイドウォール１６の直下に設けられている。Ｐ−型拡散層１７，１８はＰ型接地側拡散層７よりも低い不純物濃度を持つ。Ｐ＋型ゲート側拡散層６及びＰ型接地側拡散層７は、それぞれＰ−型拡散層１７，１８を介してＮ型ウェル層５に接合されている。
【００２４】
これらの構成は、ＭＯＳＦＥＴ１の対応する構成を形成する際に同時に形成することができる。具体的には、まず、ＭＯＳＦＥＴ１のゲート絶縁膜及びゲート電極の形成と同時に、ゲート絶縁膜１４及びダミーゲート電極１５を形成する。次に、ダミーゲート電極１５をマスクとしてＰ型不純物を注入してＰ−型拡散層１７，１８を形成する。次に、ＣＶＤ法により全面にシリコン酸化膜を形成し異方性エッチングすることで、ダミーゲート電極１５の側壁にサイドウォール１６が残る。次に、ダミーゲート電極１５及びサイドウォール１６をマスクとしてＰ型不純物を注入して、Ｐ＋型ゲート側拡散層６及びＰ型接地側拡散層７を形成する。
【００２５】
ゲートに正電圧が印加された場合に、不純物濃度が低いＰ型接地側拡散層７及びＰ−型拡散層１８は空乏化され、逆バイアスによる電界が緩和されて正電圧印加時の降伏電圧が高くなる。一方、負電圧印加時には、不純物濃度が低いＰ−型拡散層１７は空乏化されるが、不純物濃度が高いＰ＋型ゲート側拡散層６は空乏化されないため、正電圧印加時の降伏電圧より低い電圧でダイオードが降伏する。このようにＰ−型拡散層１７，１８が逆バイアス印加時の電界を緩和するため、実施の形態１に比べて降伏電圧を維持したまま保護ダイオードの面積を小さくすることができる。
【００２６】
実施の形態４．
図１０及び図１１は、それぞれ本発明の実施の形態４に係る保護ダイオードを示す断面図及び平面図である。実施の形態１のＮ型ウェル層５の代わりに、Ｎ型ゲート側ウェル層５ａと、それに接するＮ−型接地側ウェル層５ｂとが設けられている。Ｐ＋型ゲート側拡散層６はＮ型ゲート側ウェル層５ａに接合され、Ｐ＋型接地側拡散層７´はＮ−型接地側ウェル層５ｂに接合されている。Ｐ＋型ゲート側拡散層６とＰ＋型接地側拡散層７´の不純物濃度は同じである。
【００２７】
ゲートに正電圧のサージが印加された場合、逆方向に接合されたＮ−型接地側ウェル層５ｂとＰ＋型接地側拡散層７´の電界が増加し一定電圧にて降伏する。ここで、Ｎ−型接地側ウェル層５ｂは、Ｎ型ゲート側ウェル層５ａより不純物濃度が低いため、逆バイアス印加時に空乏化されやすい。このため、逆バイアスによる電界が緩和されて正電圧印加時の降伏電圧が負電圧印加時の降伏電圧より高くなる。よって、実施の形態１と同様にＭＯＳＦＥＴの入力電圧を増加できるため、高出力化を実現することができる。
【００２８】
また、実施の形態１に比べてＰ＋＋型拡散層８を中心（Ｐ＋型ゲート側拡散層６側）に近づけることができるため、保護ダイオードの面積を小さくすることができる。
【００２９】
実施の形態５．
図１２及び図１３は、それぞれ本発明の実施の形態５に係る保護ダイオードを示す断面図及び平面図である。実施の形態２と同様に接地電極１０がシリコン酸化膜１１を介してＮ型ウェル層５上まで延びている。その他の構成は実施の形態４と同様である。これにより、実施の形態２及び４の効果を得ることができる。
【符号の説明】
【００３０】
１  ＭＯＳＦＥＴ（トランジスタ）
３  Ｐ＋＋型シリコン基板（半導体基板）
５  Ｎ型ウェル層
５ａ  Ｎ型ゲート側ウェル層（ゲート側ウェル層）
５ｂ  Ｎ−型接地側ウェル層（接地側ウェル層）
６  Ｐ＋型ゲート側拡散層
７  Ｐ型接地側拡散層
９  ゲート側電極
１０  接地電極
１１  シリコン酸化膜（絶縁膜）
１４  ゲート絶縁膜
１５  ダミーゲート電極
１６  サイドウォール
１７，１８  Ｐ−型拡散層（拡散層）
【図１】
0005990986.tif 000002
【図２】
0005990986.tif 000003
【図３】
0005990986.tif 000004
【図４】
0005990986.tif 000005
【図５】
0005990986.tif 000006
【図６】
0005990986.tif 000007
【図７】
0005990986.tif 000008
【図８】
0005990986.tif 000009
【図９】
0005990986.tif 000010
【図１０】
0005990986.tif 000011
【図１１】
0005990986.tif 000012
【図１２】
0005990986.tif 000013
【図１３】
0005990986.tif 000014