(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板のうちの第１のトランジスタが形成される領域である第１の領域上に、第１のゲート絶縁膜を介して形成された第１のゲート電極と、
前記第１のゲート電極の一方の側の前記半導体基板内に形成された第１導電型の第１のソース領域と、
前記第１のゲート電極の他方の側の前記半導体基板内の基板領域上に形成された第１導電型の第１のドレイン領域と、
前記第１のソース領域と前記第１のドレイン領域との間の第１のチャネル領域のうちの少なくとも前記第１のソース領域側の領域に形成された第２導電型の第１のチャネルドープ層であって、前記第１のチャネルドープ層のうちの前記第１のドレイン領域側の部分に、前記第１のドレイン領域に向かって第２導電型のドーパント不純物の濃度が低くなる濃度勾配が存在している第１のチャネルドープ層と、
前記第１の領域のうちの前記第１のドレイン領域及び前記基板領域を囲むように形成された第２導電型の第１のウェルであって、前記第１のウェルのうちの前記第１のドレイン領域側の部分に、前記第１のドレイン領域に向かって第２導電型のドーパント不純物の濃度が低くなる濃度勾配が存在している第１のウェルと、
前記第１の領域全体に形成され、前記第１のウェルに接続された、前記第１のウェルの下側に位置する第２導電型の第２のウェルと
を有することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記半導体基板のうちの第２のトランジスタが形成される領域である第２の領域上に、第２のゲート絶縁膜を介して形成された第２のゲート電極と、
前記第２のゲート電極の一方の側の前記半導体基板内に形成された第２導電型の第２のソース領域と、
前記第２のゲート電極の他方の側の前記半導体基板内に形成された第２導電型の第２のドレイン領域と、
前記第２のソース領域と前記第２のドレイン領域との間の第２のチャネル領域のうちの少なくとも前記第２のソース領域側の領域に形成された第１導電型の第２のチャネルドープ層であって、前記第２のチャネルドープ層のうちの前記第２のドレイン領域側の部分に、前記第２のドレイン領域に向かって第１導電型のドーパント不純物の濃度が低くなる濃度勾配が存在している第２のチャネルドープ層と、
前記第２の領域のうちの前記第２のドレイン領域を囲むように形成された第１導電型の第３のウェルであって、前記第３のウェルのうちの前記第２のドレイン領域側の部分に、前記第２のドレイン領域に向かって第１導電型のドーパント不純物の濃度が低くなる濃度勾配が存在している第３のウェルとを更に有する
ことを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第１のウェルは、前記第３のウェルの側部を更に囲うように形成されており、
前記第２のウェルは、前記第３のウェルの下側にも更に形成されており、
前記第２のドレイン領域と前記第２のウェルとの間の距離が、前記第２のドレイン領域と前記第３のウェルとの間の距離より大きい
ことを特徴とする半導体装置。
【請求項４】
請求項１乃至３のいずれか１項に記載の半導体装置において、
前記第１のソース領域は、第１導電型の低濃度ソース領域と、前記低濃度ソース領域より不純物濃度の高い第１の導電型の高濃度ソース領域とを有し、
前記第１のドレイン領域は、第１導電型の低濃度ドレイン領域と、前記低濃度ドレイン領域より不純物濃度の高い第１導電型の高濃度ドレイン領域とを有し、
前記第１のゲート電極と前記高濃度ドレイン領域との間の距離が、前記第１のゲート電極と前記高濃度ソース領域との間の距離より大きい
ことを特徴とする半導体装置。
【請求項５】
請求項１乃至４のいずれか１項に記載の半導体装置において、
前記第１のドレイン領域と前記第１のチャネルドープ層とが互いに離間している
ことを特徴とする半導体装置。
【請求項６】
第１導電型の半導体基板のうちの第１のトランジスタが形成される領域である第１の領域内に第２導電型の第１のチャネルドープ層を形成する工程であって、前記第１のトランジスタの第１のドレイン領域を形成するためのドーパント不純物が導入される第１の所定領域を囲む領域に、前記第１の所定領域から離間するように前記第１のチャネルドープ層を形成する工程と、
前記第１の領域のうちの前記第１の所定領域を囲む領域に、前記第１の所定領域から離間するように第２導電型の第１のウェルを形成する工程と、
前記第１のウェルに接続される第２導電型の第２のウェルを前記第１のウェルの下側に位置するように前記第１の領域全体に形成する工程と、
前記第１の領域内における前記半導体基板上に第１のゲート絶縁膜を介して前記第１のトランジスタの第１のゲート電極を形成する工程と、
前記第１のゲート電極の一方の側の前記半導体基板内に前記第１のトランジスタの第１導電型の第１のソース領域を形成し、前記第１のゲート電極の他方の側の前記半導体基板の前記第１の所定領域に第１の導電型の前記第１のドレイン領域を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法において、
前記半導体基板のうちの第２のトランジスタが形成される領域である第２の領域内に第１導電型の第２のチャネルドープ層を形成する工程であって、前記第２のトランジスタの第２のドレイン領域を形成するためのドーパント不純物が導入される第２の所定領域を囲む領域に、前記第２の所定領域から離間するように前記第２のチャネルドープ層を形成する工程と、
前記第２の領域のうちの前記第２の所定領域を囲む領域に、前記第２の所定領域から離間するように第１導電型の第３のウェルを形成する工程とを更に有し、
前記第１のゲート電極を形成する工程では、前記第２の領域内における前記半導体基板上に第２のゲート絶縁膜を介して前記第２のトランジスタの第２のゲート電極を更に形成し、
前記第２のゲート電極の一方の側の前記半導体基板内に前記第２のトランジスタの第２のソース領域を形成し、前記第２のゲート電極の他方の側の前記半導体基板の前記第２の所定領域に前記第２のドレイン領域を形成する工程を更にする
ことを特徴とする半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
前記第１のウェルを形成する工程では、前記第３のウェルを更に囲うように前記第１のウェルを形成し、
前記第２のウェルを形成する工程では、前記第２のドレイン領域と前記第２のウェルとの間の距離が、前記第２のドレイン領域と前記第３のウェルとの間の距離より大きくなるように、前記第３のウェルの下側にも前記第２のウェルを更に形成する
ことを特徴とする半導体装置の製造方法。
【請求項９】
請求項６乃至８のいずれか１項に記載の半導体装置の製造方法において、
前記第１のソース領域を形成する工程は、前記第１のゲート電極をマスクとして前記半導体基板内に第１導電型のドーパント不純物を導入することにより、前記第１のゲート電極の一方の側の前記半導体基板内に低濃度ソース領域を形成し、前記第１のゲート電極の他方の側の前記半導体基板内に低濃度ドレイン領域を形成する工程と；前記第１のゲート電極の前記一方の側の側壁部分に第１のスペーサを形成し、前記第１のゲート電極の前記他方の側の少なくとも側壁部分に第２のスペーサを形成する工程と；前記第１のゲート電極、前記第１のスペーサ及び前記第２のスペーサをマスクとして、前記半導体基板内に第１導電型のドーパント不純物を導入することにより、前記第１のゲート電極の前記一方の側の前記半導体基板内に前記第１の低濃度ソース領域より不純物濃度の高い第１の高濃度ソース領域を、前記第１のゲート電極の前記一方の側の側壁から第１の距離で離間するように形成し、前記第１のゲート電極の前記他方の側の前記半導体基板内に前記第１の低濃度ドレイン領域より不純物濃度の高い第２の高濃度ドレイン領域を、前記第１のゲート電極の前記他方の側の側壁から前記第１の距離より大きい第２の距離で離間するように形成する工程とを有する
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近時、携帯電話や無線通信等の端末機器等の更なる集積化・小型化・低コスト化が求められている。
【０００３】
これに伴い、コア部や入出力回路や高耐圧回路を同一の半導体基板上に搭載した半導体装置が注目されている。
【０００４】
コア部や入出力回路部のトランジスタは、一般のＣＭＯＳプロセスで形成し得る。
【０００５】
一方、高耐圧回路に用いられるトランジスタにおいては、十分な耐圧を確保することが好ましい。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−４９０３９号公報
【特許文献２】特開平７−１６１９８７号公報
【特許文献３】特開２０１１−１９９１５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、耐圧の著しく異なるトランジスタを同一の半導体基板上に搭載しようとした場合には、工程数の増加を招いてしまう場合がある。
【０００８】
本発明の目的は、工程数を抑制しつつ、所望の導電型の高耐圧トランジスタを形成し得る半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
実施形態の一観点によれば、第１導電型の半導体基板のうちの第１のトランジスタが形成される領域である第１の領域上に、第１のゲート絶縁膜を介して形成された第１のゲート電極と、前記第１のゲート電極の一方の側の前記半導体基板内に形成された第１導電型の第１のソース領域と、前記第１のゲート電極の他方の側の前記半導体基板内に形成された第１導電型の第１のドレイン領域と、前記第１のソース領域と前記第１のドレイン領域との間の第１のチャネル領域のうちの少なくとも前記第１のソース領域側の領域に形成された第２導電型の第１のチャネルドープ層であって、前記第１のチャネルドープ層のうちの前記第１のドレイン領域側の部分に、前記第１のドレイン領域に向かって第２導電型のドーパント不純物の濃度が低くなる濃度勾配が存在している第１のチャネルドープ層と、前記第１の領域のうちの前記第１のドレイン領域が形成される領域を除く領域に形成された第２導電型の第１のウェルであって、前記第１のウェルのうちの前記第１のドレイン領域側の部分に、前記第１のドレイン領域に向かって第２導電型のドーパント不純物の濃度が低くなる濃度勾配が存在している第１のウェルと、前記第１の領域に形成され、前記第１のウェルに接続された、前記第１のウェルの下側に位置する第２導電型の第２のウェルとを有することを特徴とする半導体装置が提供される。
【００１０】
実施形態の他の観点によれば、第１導電型の半導体基板のうちの第１のトランジスタが形成される領域である第１の領域内に第２導電型の第１のチャネルドープ層を形成する工程であって、前記第１のトランジスタの第１のドレイン領域を形成するためのドーパント不純物が導入される第１の所定領域を除く領域に、前記第１の所定領域から離間するように前記第１のチャネルドープ層を形成する工程と、前記第１の領域のうちの前記第１の所定領域を除く領域に、前記第１の所定領域から離間するように第２導電型の第１のウェルを形成する工程と、前記第１のウェルに接続される第２導電型の第２のウェルを前記第１のウェルの下側に位置するように前記第１の領域に形成する工程と、前記第１の領域内における前記半導体基板上に第１のゲート絶縁膜を介して前記第１のトランジスタの第１のゲート電極を形成する工程と、前記第１のゲート電極の一方の側の前記半導体基板内に前記第１のトランジスタの第１導電型の第１のソース領域を形成し、前記第１のゲート電極の他方の側の前記半導体基板の前記第１の所定領域に第１の導電型の前記第１のドレイン領域を形成する工程とを有することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１１】
開示の半導体装置及びその製造方法によれば、ドレイン領域が形成される領域から離間するようにチャネルドープ層及び第１のウェルが形成されている。このため、ドレイン領域とチャネルドープ層との間、及び、ドレイン領域と第１のウェルとの間で、緩やかな不純物プロファイルを得ることができる。このため、ドレイン領域に高電圧が印加された場合であっても、電界の集中を十分に緩和することができ、十分な耐圧を得ることができる。また、ドレイン領域と半導体基板との接合容量も低減できるため、例えば、高周波用途に用いた場合には、高周波電力損失を抑制することもできる。しかも、ドレイン領域の下方の領域に第２のウェルが埋め込まれているため、ドレイン領域と半導体基板とを電気的に分離することができ、所望の導電型のトランジスタを得ることができる。しかも、ドレイン領域とソース領域とを同じ工程で形成することができるため、工程数を抑制することができる。従って、工程数を抑制しつつ、所望の導電型の高耐圧トランジスタを有する半導体装置を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】図１は、第１実施形態による半導体装置を示す断面図である。
【図２】図２は、第１実施形態による半導体装置を示す平面図及び断面図である。
【図３】図３は、第１実施形態による半導体装置の一部の回路を示す図である。
【図４】図４は、高耐圧トランジスタの耐圧を示すグラフである。
【図５】図５は、本実施形態による半導体装置の不純物プロファイルを示す模式図（その１）である。
【図６】図６は、比較例３の場合の不純物プロファイルを示す模式図である。
【図７】図７は、本実施形態による半導体装置の不純物プロファイルを示す模式図（その２）である。
【図８】図８は、本実施形態による半導体装置の不純物プロファイルを示す模式図（その３）である。
【図９】図９は、本実施形態による半導体装置の不純物プロファイルを示す模式図（その４）である。
【図１０】図１０は、高耐圧トランジスタのリーク電流を示すグラフである。
【図１１】図１１は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図１２】図１２は、第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１３】図１３は、第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図１４】図１４は、第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図１５】図１５は、第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図１６】図１６は、第１実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図１７】図１７は、第１実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図１８】図１８は、第１実施形態による半導体装置の製造方法を示す工程断面図（その８）である。
【図１９】図１９は、第１実施形態による半導体装置の製造方法を示す工程断面図（その９）である。
【図２０】図２０は、第１実施形態の変形例による半導体装置を示す断面図である。
【図２１】図２１は、第１実施形態の変形例による半導体装置の一部の回路を示す図である。
【図２２】図２２は、第２実施形態による半導体装置を示す断面図である。
【図２３】図２３は、第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図２４】図２４は、第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図２５】図２５は、第２実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図２６】図２６は、参考例による半導体装置の製造方法を示す工程断面図（その１）である。
【図２７】図２７は、参考例による半導体装置の製造方法を示す工程断面図（その２）である。
【図２８】図２８は、参考例による半導体装置の製造方法を示す工程断面図（その３）である。
【図２９】図２９は、参考例による半導体装置の製造方法を示す工程断面図（その４）である。
【発明を実施するための形態】
【００１３】
参考例による半導体装置の製造方法について図２６乃至図２９を用いて説明する。図２６乃至図２９は、参考例による半導体装置の製造方法を示す工程断面図である。
【００１４】
図２６乃至図２９は、高耐圧トランジスタが形成される領域（高耐圧トランジスタ形成領域）２０２を示している。
【００１５】
なお、半導体基板２１０上には高耐圧トランジスタ２４０のみならず、コア部のトランジスタや入出力回路のトランジスタ等も形成されるが、ここでは省略している。
【００１６】
まず、図２６（ａ）に示すように、例えばＳＴＩ（Shallow Trench Isolation）法により、素子領域を確定する素子分離領域２１２を形成する。
【００１７】
次に、図２６（ｂ）に示すように、開口部２９６が形成されたフォトレジスト膜２９４をマスクとし、イオン注入法により、半導体基板２１０内にＰ型のドーパント不純物を導入することにより、Ｐ型ウェル２１４を形成する。この後、アッシングにより、フォトレジスト膜２９４を剥離する。
【００１８】
次に、図２６（ｃ）に示すように、開口部３００が形成されたフォトレジスト膜２９８をマスクとし、イオン注入法により、半導体装置２１０内にＮ型のドーパント不純物を導入することにより、Ｎ型の拡散層２１６を形成する。こうして、Ｐ型ウェル２１４の側部を囲むようにＮ型の拡散層２１６が形成される。この後、アッシングにより、フォトレジスト膜２９８を剥離する。
【００１９】
次に、図２７（ａ）に示すように、開口部３０４が形成されたフォトレジスト膜３０２をマスクとし、イオン注入法により、半導体基板２１０内にＰ型のドーパント不純物を導入することにより、チャネルドープ層２２２を形成する。この後、アッシングにより、フォトレジスト膜３０２を剥離する。
【００２０】
次に、全面に、例えばスピンコート法により、フォトレジスト膜３０３を形成する。
【００２１】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜３０３をパターニングする。これにより、高耐圧トランジスタ２４０の低濃度ドレイン領域２２８ｂを形成するための開口部３０５がフォトレジスト膜３０３に形成される（図２７（ｂ）参照）。
【００２２】
次に、例えばイオン注入法により、フォトレジスト膜３０３をマスクとして、半導体装置２１０内にＮ型のドーパント不純物を導入することにより、Ｎ型の低濃度ドレイン領域２２８ｂを形成する。低濃度ドレイン領域２２８ｂを形成する際には、低濃度ドレイン領域２２８ｂの端部と後述する高濃度ドレイン領域２３２ｂ（図２９（ａ）参照）の端部との距離が十分に大きく確保されるように、低濃度ドレイン領域２２８ｂを形成する。低濃度ドレイン領域２２８ｂの端部と高濃度ドレイン領域２３２ｂの端部との距離を十分に大きく設定するのは、高耐圧トランジスタ４０のドレイン２３４ｂ側における不純物プロファイルを緩やかにするためである。これにより、ドレイン２３４ｂに高電圧が印加される際における電界の集中を緩和することができ、ひいては高耐圧トランジスタ４０の耐圧を向上させることができる。
【００２３】
次に、図２７（ｃ）に示すように、開口部３１２が形成されたフォトレジスト膜３１０をマスクとし、イオン注入法により、半導体基板２１０内にＮ型のドーパント不純物を導入することにより、Ｎ型の埋め込み拡散層２１８を形成する。Ｎ型の埋め込み拡散層２１８とＮ型の拡散層２１６とは、互いに接続される。Ｎ型の拡散層２１６とＮ型の埋め込み拡散層２１８とにより、Ｎ型ウェル２２０が形成される。この後、アッシングにより、フォトレジスト膜３１０を剥離する。
【００２４】
次に、熱酸化法により、半導体基板２１０の表面にゲート絶縁膜２２４を形成する。
【００２５】
次に、ＣＶＤ（Chemical Vapor Deposition、化学気相堆積）法により、ポリシリコン膜を形成する。
【００２６】
次に、フォトリソグラフィ技術を用い、ポリシリコン膜をパターニングすることにより、ポリシリコンのゲート電極２２６を形成する（図２８（ａ）参照）。
【００２７】
次に、図２８（ｂ）に示すように、開口部３１６が形成されたフォトレジスト膜３１４をマスクとし、イオン注入法により、半導体基板２１０内にドーパント不純物を導入することにより、Ｎ型の低濃度拡散層２２８ａを形成する。この後、アッシングにより、フォトレジスト膜３１４を剥離する。
【００２８】
次に、全面に、ＣＶＤ法により、絶縁膜を形成する。
【００２９】
次に、図２８（ｃ）に示すように、スペーサ２３０ａの形状にパターニングされたフォトレジスト膜３３０をマスクとして、絶縁膜をエッチングする。これにより、ゲート電極２２６の低濃度ソース領域２２８ａ側の側壁部分に、サイドウォール絶縁膜２３０が形成される。また、ゲート電極２２６の低濃度ドレイン領域２２８ｂ側の側壁を含む部分には、スペーサ２３０ａが形成される。この後、アッシングにより、フォトレジスト膜３３０を剥離する。
【００３０】
次に、図２９（ａ）に示すように、開口部３２４が形成されたフォトレジスト膜３２２をマスクとし、イオン注入法により、ドーパント不純物を導入することにより、Ｎ型の高濃度拡散層２３２ａ，２３２ｂ及びＮ型のコンタクト領域２４４を形成する。低濃度拡散層２２８ａ、２２８ｂと高濃度拡散層２３２ａ、２３２ｂとにより、エクステンションソース／ドレイン構造又はＬＤＤ（Lightly Doped Drain）構造のソース／ドレイン拡散層２３４ａ、２３４ｂが形成される。この後、アッシングにより、フォトレジスト膜３２２を剥離する。
【００３１】
次に、図２９に示すように、開口部３２８が形成されたフォトレジスト膜３２６をマスクとし、イオン注入法により、半導体基板２１０内にドーパント不純物を導入することにより、Ｐ型のコンタクト領域２４２を形成する。この後、アッシングにより、フォトレジスト膜３２６を剥離する。
【００３２】
次に、半導体基板２１０内に導入されたドーパント不純物を活性化するためのアニールを行う。
【００３３】
次に、ソース／ドレイン拡散層２３４ａ、２３４ｂ上、ゲート電極２２６上及びコンタクト領域２４２、２４４上に、シリサイド膜２３８を形成する。
【００３４】
こうして、ゲート電極２２６とソース／ドレイン拡散層２３４ａ、２３４ｂとを有するＮチャネル型の高耐圧トランジスタ２４０が形成される（図２９（ｃ）参照）。
【００３５】
このように、参考例による半導体装置の製造方法では、高耐圧トランジスタ２４０の低濃度ドレイン領域２２８ｂが、低濃度ドレイン領域２２８ａと別個の工程で形成される（図２７（ｂ）及び図２８（ｂ）参照）。低濃度ドレイン領域２２８ｂと低濃度ドレイン領域２２８ａとを別個の工程で形成するのは、高濃度ドレイン領域２３２ｂの端部と低濃度ドレイン領域２２８ｂの端部との間の距離を十分に確保し、不純物プロファイルを十分に緩やかにするためである。これにより、高電圧が印加された際にドレイン２３４ｂ側に加わる電界が緩和され、耐圧の高いトランジスタ２４０を得ることが可能となる。
【００３６】
しかしながら、参考例による半導体装置の製造方法では、低濃度ドレイン領域２２８ｂを形成するための工程が、低濃度ドレイン領域２２８ａを形成するための工程と別個に行われるため、製造工程の増加を招いてしまう。製造工程の増加は、半導体装置の低コスト化における阻害要因となる。
【００３７】
また、Ｎチャネル型の高耐圧トランジスタではなく、Ｐチャネル型の高耐圧トランジスタを形成することが好ましい場合もある。
【００３８】
また、Ｎチャネル型の高耐圧トランジスタとＰチャネル型の高耐圧トランジスタの両者を形成することが好ましい場合もある。
【００３９】
本願発明者は鋭意検討した結果、以下のような半導体装置及びその製造方法を想到した。
【００４０】
［第１実施形態］
第１実施形態による半導体装置及びその製造方法を図１乃至図１９を用いて説明する。
【００４１】
（半導体装置）
まず、本実施形態による半導体装置について図１乃至図１０を用いて説明する。図１は、本実施形態による半導体装置を示す断面図である。図２は、本実施形態による半導体装置を示す平面図及び断面図である。図２（ａ）は平面図であり、図２（ｂ）は断面図である。図１及び図２（ｂ）は、図２（ａ）のＡ−Ａ′線断面に対応している。図１及び図２は、高耐圧トランジスタが形成される領域（高耐圧トランジスタ形成領域）２を示している。図１及び図２の紙面左側は、Ｎチャネル型の高耐圧トランジスタが形成される領域（Ｎチャネル型高耐圧トランジスタ形成領域）２Ｎを示している。図１及び図２の紙面右側は、Ｐチャネル型の高耐圧トランジスタが形成される領域（Ｐチャネル型高耐圧トランジスタ形成領域）２Ｐを示している。なお、高耐圧トランジスタ形成領域２以外の領域に、コア部や入出力回路に耐圧の低いトランジスタが形成されている場合もあるが、ここでは説明を省略する。
【００４２】
図１及び図２に示すように、半導体基板１０には、素子領域を確定する素子分離領域１２が形成されている。半導体基板１０としては、例えばＰ型のシリコン基板が用いられている。
【００４３】
Ｎチャネル型高耐圧トランジスタ形成領域２Ｎにおける半導体基板１０内には、例えばＰ型のウェル（Ｐ型ウェル）１４が形成されている。Ｐ型ウェル１４は、低濃度ドレイン領域２８ｂが形成される領域を除く領域に、低濃度ドレイン領域２８ｂが形成される領域を囲うように、低濃度ドレイン領域２８ｂから離間して形成されている。即ち、低濃度ドレイン領域２８ｂを形成するためのドーパント不純物が導入される領域から離間した領域に、Ｐ型ウェル１４を形成するためのドーパント不純物が導入されている。換言すれば、設計データ上やレチクル上において、低濃度ドレイン領域２８ｂが形成される領域とＰ型ウェル１４が形成される領域とが、互いに離間している。
【００４４】
低濃度ドレイン領域２８ｂが形成される領域のゲート電極２６ａ側の端部とＰ型ウェル１４との間の距離Ｌ１（図２（ｂ）参照）は、例えば１００〜３００ｎｍ程度とする。ここでは、低濃度ドレイン領域２８ｂが形成される領域のゲート電極２６ａ側の端部とＰ型ウェル１４との間の距離Ｌ１を、例えば２２０ｎｍ程度とする。ドレイン拡散層３４ｂに接する素子分離領域１２の縁部（端部）とＰ型ウェル１４のドレイン拡散層３４ｂ側の縁部（端部）との間の距離Ｌ２（図２（ｂ）参照）は、例えば１００〜６００ｎｍ程度とする。低濃度ドレイン領域２８ｂが形成される領域から離間するようにＰ型ウェル１４を形成するのは、低濃度ドレイン領域２８ｂとＰ型ウェル１４との間において緩やかな不純物プロファイルを得るためである。これにより、Ｎチャネル型高耐圧トランジスタ４０Ｎのドレイン３４ｂに高電圧が印加された場合であっても、Ｎチャネル型高耐圧トランジスタ４０Ｎのドレイン３４ｂ側における電界の集中を十分に緩和することができ、十分な耐圧を得ることができる。
【００４５】
Ｎチャネル型高耐圧トランジスタ形成領域２ＮとＰチャネル型高耐圧トランジスタ形成領域２Ｐとの境界の近傍における、Ｐ型ウェル１４のドレイン３４ｂ側の縁部とＮ型ウェル１８のドレイン３４ｂ側の縁部との間の距離Ｌ３は、例えば１〜１．５μｍ程度とする。Ｐ型ウェル１４のドレイン３４ｂ側の縁部とＮ型ウェル１８のドレイン３４ｂ側の縁部との間の距離Ｌ３をこのように大きく設定するのは、ドーパント不純物の熱拡散によりドレイン３４ｂとＮ型ウェル１８とが電気的に接続されてしまうのを防止するためである。
【００４６】
なお、Ｐ型ウェル１４や低濃度ドレイン領域２８ｂを形成するためのドーパント不純物の導入が完了した後には、ドーパント不純物を活性化するための熱処理が行われている。この熱処理により、Ｐ型ウェル１４を形成するために導入したＰ型のドーパント不純物が拡散することとなる。また、低濃度ドレイン領域２８ｂを形成するために導入したＮ型のドーパント不純物も拡散することとなる。このため、Ｐ型ウェル１４のうちの低濃度ドレイン領域２８ｂ側の部分には、Ｐ型ウェル１４から低濃度ドレイン領域２８ｂに向かってＰ型のドーパント不純物の濃度が低くなる濃度勾配が存在している。また、低濃度ドレイン領域２８ｂには、低濃度ドレイン領域２８ｂからＰ型ウェル１４に向かってＮ型のドーパント不純物の濃度が低くなるような濃度勾配が存在している。このようなドーパント不純物の拡散により、Ｐ型ウェル１４と低濃度ドレイン領域２８ｂとが離間していない状態になることもあり得る。しかし、このような熱処理によりドーパント不純物が拡散していても、低濃度ドレイン領域２８ｂとＰ型ウェル１４との間において緩やかな不純物プロファイルが得られていることにはかわりがない。ドーパント不純物の拡散により、Ｐ型ウェル１４と低濃度ドレイン領域２８ｂとが離間しない状態になっていても、低濃度ドレイン領域２８ｂとＰ型ウェル１４との間において電界の集中が十分に緩和され、十分な耐圧が得られる。従って、Ｐ型ウェル１４と低濃度ドレイン領域２８ｂとが互いに離間しておらず、低濃度ドレイン領域２８ｂからＰ型ウェル１４に向かってＮ型のドーパント不純物の濃度が低くなるような濃度勾配が存在していてもよい。
【００４７】
高耐圧トランジスタ形成領域２における半導体基板１０内には、Ｐ型ウェル１４の側部（外縁）を囲むようにＮ型の拡散層１６が形成されている。
【００４８】
高耐圧トランジスタ形成領域２における半導体基板１０内には、Ｐ型ウェル１４より深い領域にＮ型の埋め込み拡散層（Ｄｅｅｐ−Ｎウェル）１８が形成されている。Ｎ型の拡散層１６とＮ型の埋め込み拡散層１８とは互いに接続されている。Ｎ型の拡散層１６とＮ型の埋め込み拡散層１８とにより、Ｎ型ウェル２０が形成されている。
【００４９】
Ｎ型の埋め込み拡散層１８のドレイン拡散層３４ｂ側の縁部は、Ｐ型ウェル１４のドレイン拡散層３４ｂ側の縁部から十分に離間している。Ｎ型の埋め込み拡散層１８のドレイン拡散層３４ｂ側の縁部とＰ型ウェル１４のドレイン拡散層３４ｂ側の縁部との間の距離Ｌ４（図２（ｂ）参照）は、例えば１〜１．５μｍ程度とする。ここでは、Ｎ型の埋め込み拡散層１８のドレイン拡散層３４ｂ側の縁部と、Ｐ型ウェル１４のドレイン拡散層３４ｂ側の縁部との間の距離Ｌ４を、例えば１μｍ程度とする。埋め込み拡散層１８のドレイン側縁部とＰ型ウェル１４ｃのドレイン側縁部との距離Ｌ４をこのように十分に大きく設定するのは、ドーパント不純物の熱拡散により埋め込み拡散層１８とドレイン拡散層３４ｂとが電気的に接続されてしまうのを防止するためである。低濃度ドレイン領域２８ｂが形成される領域とＮ型の埋め込み拡散層１８との間の距離（Ｌ１＋Ｌ４）は、低濃度ドレイン領域２８ｂが形成される領域とＰ型ウェル１４ｃの間の距離Ｌ１より大きくなっている。
【００５０】
Ｎチャネル型高耐圧トランジスタ形成領域２Ｎにおける半導体基板１０内には、チャネルドープ層２２が形成されている。Ｎチャネル型高耐圧トランジスタ形成領域２Ｎにおいては、低濃度ドレイン領域２８ｂが形成される領域を除く領域に、低濃度ドレイン領域２８ｂが形成される領域から離間するようにチャネルドープ層２２が形成されている。即ち、低濃度ドレイン領域２８ｂを形成するためのドーパント不純物が導入される領域から離間した領域に、チャネルドープ層２２を形成するためのドーパント不純物が導入されている。換言すれば、設計データ上やレチクル上において、低濃度ドレイン領域２８ｂが形成される領域とチャネルドープ層２２が形成される領域とが、互いに離間している。チャネルドープ層２２は、ソース領域３４ａとドレイン領域３４ｂとの間のチャネル領域のうちの少なくともソース領域３４ａ側の領域に形成される。低濃度ドレイン領域２８ｂが形成される領域とチャネルドープ層２２との間の距離Ｌ５は、例えば１００ｎｍ〜３００ｎｍ程度とする。ここでは、低濃度ドレイン領域２８ｂが形成される領域とチャネルドープ層２２との間の距離Ｌ５を、例えば１８０ｎｍ程度とする。
【００５１】
低濃度ドレイン領域２８ｂから離間するようにチャネルドープ層２２を形成するのは、低濃度ドレイン領域２８ｂとチャネルドープ層２２との間において緩やかな不純物プロファイルを得るためである。これにより、Ｎチャネル高耐圧トランジスタ４０Ｎのドレイン拡散層３４ｂに高電圧が印加された場合であっても、低濃度ドレイン領域２８ｂとチャネルドープ層２２との間において電界の集中を十分に緩和することができ、十分な耐圧を得ることができる。
【００５２】
なお、チャネルドープ層２２や低濃度ドレイン領域２８ｂを形成した後には、ドーパント不純物を活性化するための熱処理が行われる。この熱処理により、チャネルドープ層２２を形成するために導入されたＰ型のドーパント不純物は拡散することとなる。また、低濃度ドレイン領域２８ｂを形成するために導入したＮ型のドーパント不純物も拡散することとなる。チャネルドープ層２２のうちの低濃度ドレイン領域２８ｂ側の部分には、チャネルドープ層２２から低濃度ドレイン領域２８ｂに向かってＰ型のドーパント不純物の濃度が低くなるような濃度勾配が存在している。また、低濃度ドレイン領域２８ｂからチャネルドープ層２２に向かってＮ型のドーパント不純物の濃度が低くなるような濃度勾配が存在している。このようなドーパント不純物の拡散により、チャネルドープ層２２と低濃度ドレイン領域２８ｂとが離間していない状態になることもあり得る。しかし、このような熱処理によりドーパント不純物が拡散していても、低濃度ドレイン領域２８ｂとチャネルドープ層２２との間において緩やかな不純物プロファイルが得られていることにはかわりがない。従って、Ｎチャネル型高耐圧トランジスタ４０Ｎのドレイン拡散層３４ｂに高電圧が印加された場合であっても、低濃度ドレイン領域２８ｂとチャネルドープ層２２との間において電界の集中を十分に緩和することができ、十分な耐圧を得ることができる。従って、チャネルドープ層２２と低濃度ドレイン領域２８ｂとが互いに離間しておらず、チャネルドープ層２２から低濃度ドレイン領域２８ｂに向かってＰ型のドーパント不純物の濃度が低くなるような濃度勾配が存在していてもよい。
【００５３】
Ｎチャネル型高耐圧トランジスタ形成領域２Ｎにおける半導体基板１０上には、ゲート絶縁膜２４を介してゲート電極２６ａが形成されている。ゲート電極２６ａの材料としては、例えばポリシリコン等が用いられている。
【００５４】
ゲート電極２６ａの両側の半導体基板１０内には、Ｎ型の低濃度拡散層（エクステンション領域）２８ａ、２８ｂが形成されている。
【００５５】
ゲート電極２６ａの側壁部分には、サイドウォール絶縁膜（スペーサ）３０が形成されている。
【００５６】
サイドウォール絶縁膜３０が形成されたゲート電極２６ａの両側の半導体基板１０内には、Ｎ型の高濃度拡散層３２ａ、３２ｂが形成されている。Ｎ型の低濃度拡散層２８ａ、２８ｂとＮ型の高濃度拡散層３２ａ、３２ｂとにより、エクステンションソース／ドレイン構造又はＬＤＤ構造のソース／ドレイン拡散層３４ａ、３４ｂが形成されている
こうして、ゲート電極２６ａとソース／ドレイン拡散層３４ａ、３４ｂとを有するＮチャネル型の高耐圧トランジスタ４０Ｎが形成されている。
【００５７】
Ｎチャネル型高耐圧トランジスタ形成領域２Ｎには、Ｐ型ウェル１４に電気的に接続されたＰ型のコンタクト領域４２が形成されている。
【００５８】
Ｐチャネル型高耐圧トランジスタ形成領域２Ｐにおける半導体基板１０内には、低濃度ドレイン領域２９ｂが形成される領域を除く領域に、低濃度ドレイン領域２９ｂを囲うように、低濃度ドレイン領域２９ｂから離間してＮ型ウェル１６が形成されている。即ち、Ｐチャネル型高耐圧トランジスタ形成領域２Ｐにおいては、低濃度ドレイン領域２９ｂを形成するためのドーパント不純物が導入される領域から離間した領域に、Ｎ型ウェル１６を形成するためのドーパント不純物が導入されている。換言すれば、設計データ上やレチクル上において、Ｐチャネル型高耐圧トランジスタ形成領域２ＰのＮ型ウェル１６が形成される領域と低濃度ドレイン領域２９ｂが形成される領域とが、互いに離間している。
【００５９】
Ｐ型ウェル１６の側部を囲むように形成された上述したＮ型の拡散層１６と、Ｐチャネル高耐圧トランジスタ形成領域２Ｐに形成されたＮ型ウェル１６とは、同一のＮ型の拡散層により一体的に形成されている。
【００６０】
低濃度ドレイン領域２９ｂが形成される領域のゲート電極２６ｂ側の端部とＮ型ウェル１６との間の距離Ｌ６（図２（ｂ）参照）は、例えば１００〜３００ｎｍ程度とする。ここでは、低濃度ドレイン領域２９ｂが形成される領域のゲート電極２６ｂ側の端部とＮ型ウェル１６との間の距離Ｌ６を、例えば１４０ｎｍ程度とする。また、低濃度ドレイン領域２９ｂに接する素子分離領域１２の縁部とＮ型ウェル１６の低濃度ドレイン領域２９ｂ側の縁部との間の距離Ｌ７（図２（ｂ）参照）は、例えば１００〜６００ｎｍ程度とする。Ｎチャネル型高耐圧トランジスタ形成領域２ＮとＰチャネル型高耐圧トランジスタ形成領域２Ｐとの境界の近傍におけるＮ型ウェル１６の幅Ｌ８（図２（ｂ）参照）は、例えば１〜１．５μｍ程度とする。
【００６１】
Ｐチャネル型高耐圧トランジスタ形成領域２ＰのＮ型ウェル１６を、低濃度ドレイン領域２９ｂが形成される領域から離間するように形成するのは、低濃度ドレイン領域２９ｂとＮ型ウェル１６との間において緩やかな不純物プロファイルを得るためである。これにより、Ｐチャネル型高耐圧トランジスタ４０Ｐのドレイン３５ｂに高電圧が印加された場合であっても、トランジスタ４０Ｐのドレイン３５ｂ側における電界の集中を十分に緩和することができ、十分な耐圧を得ることができる。
【００６２】
なお、Ｎ型ウェル１６や低濃度ドレイン領域２９ｂを形成するためのドーパント不純物の導入が完了した後には、ドーパント不純物を活性化するための熱処理が行われている。この熱処理により、Ｎ型ウェル１６を形成するために導入したＮ型のドーパント不純物が拡散することとなる。また、低濃度ドレイン領域２９ｂを形成するために導入したＰ型のドーパント不純物も拡散することとなる。Ｎ型ウェル１６のうちの低濃度ドレイン領域２９ｂ側の部分には、Ｎ型ウェル１６から低濃度ドレイン領域２９ｂに向かってＮ型のドーパント不純物の濃度が低くなる濃度勾配が存在している。また、低濃度ドレイン領域２９ｂからＮ型ウェル１６に向かってＰ型のドーパント不純物の濃度が低くなるような濃度勾配が存在している。このようなドーパント不純物の拡散により、Ｎ型ウェル１６と低濃度ドレイン領域２９ｂとが離間していない状態になることもあり得る。しかし、このような熱処理によりドーパント不純物が拡散していても、低濃度ドレイン領域２９ｂとＮ型ウェル１６との間において緩やかな不純物プロファイルが得られていることにはかわりがない。ドーパント不純物の拡散により、Ｎ型ウェル１６と低濃度ドレイン領域２９ｂとが離間しない状態になっていても、低濃度ドレイン領域２９ｂとＮ型ウェル１６との間において電界の集中が十分に緩和され、十分な耐圧が得られる。従って、Ｎ型ウェル１６と低濃度ドレイン領域２９ｂとが互いに離間しておらず、低濃度ドレイン領域２９ｂからＮ型ウェル１６に向かってＰ型のドーパント不純物の濃度が低くなるような濃度勾配が存在していてもよい。
【００６３】
Ｐチャネル高耐圧トランジスタ形成領域２Ｐにおける半導体基板１０内には、Ｎ型ウェル１６より深い領域にＮ型の埋め込み拡散層（Ｄｅｅｐ−Ｎウェル）１８が形成されている。埋め込み拡散層１８は、Ｎ型ウェル１６が形成された領域の下側の領域のみならず、低濃度ドレイン領域２９ｂの下方の領域にも、低濃度ドレイン領域２９ｂから離間して形成されている。Ｎ型ウェル１６とＮ型の埋め込み拡散層１８とは互いに接続されている。Ｎ型ウェル１６とＮ型の埋め込み拡散層１８とにより、Ｎ型ウェル２０が形成されている。半導体基板１０のうちのＮ型ウェル１６により囲まれた部分及びＰチャネル型高耐圧トランジスタ４０Ｐのドレイン拡散層３５ｂは、Ｎ型ウェル２０により半導体基板１０から電気的に分離されている。ドレイン拡散層３５ｂがＮ型ウェル１８により半導体基板１０から電気的に分離されているため、Ｐチャネル型高耐圧トランジスタ４０Ｐは正常に動作し得る。
【００６４】
Ｐチャネル型高耐圧トランジスタ形成領域２Ｐにおける半導体基板１０内には、チャネルドープ層２３が形成されている。Ｐチャネル型高耐圧トランジスタ形成領域２Ｐにおいては、低濃度ドレイン領域２９ｂが形成される領域を除く領域に、低濃度ドレイン領域２０ｂが形成される領域から離間するようにチャネルドープ層２３が形成されている。即ち、低濃度ドレイン領域２９ｂを形成するためのドーパント不純物が導入される領域から離間した領域に、チャネルドープ層２３を形成するためのドーパント不純物が導入されている。換言すれば、設計データ上やレチクル上において、低濃度ドレイン領域２９ｂが形成される領域とチャネルドープ層２３が形成される領域とが、互いに離間している。チャネルドープ層２３は、ソース領域３５ａとドレイン領域３５ｂとの間のチャネル領域のうちの少なくともソース領域３５ａ側の領域に形成される。低濃度ドレイン領域２９ｂが形成される領域とチャネルドープ層２３との間の距離Ｌ９（図２（ｂ）参照）は、例えば１００ｎｍ〜３００ｎｍ程度とする。ここでは、低濃度ドレイン領域２９ｂが形成される領域とチャネルドープ層２３との間の距離Ｌ９を、例えば１４０ｎｍ程度とする。
【００６５】
低濃度ドレイン領域２９ｂから離間するようにチャネルドープ層２３を形成するのは、低濃度ドレイン領域２９ｂとチャネルドープ層２３との間において緩やかな不純物プロファイルを得るためである。これにより、Ｐチャネル型高耐圧トランジスタ４０Ｐのドレイン３５ｂに高電圧が印加された場合であっても、低濃度ドレイン領域２９ｂとチャネルドープ層２３との間において電界の集中を十分に緩和することができ、十分な耐圧を得ることができる。
【００６６】
なお、チャネルドープ層２３や低濃度ドレイン領域２９ｂを形成した後には、ドーパント不純物を活性化するための熱処理が行われている。この熱処理により、チャネルドープ層２３を形成するために導入されたＮ型のドーパント不純物は拡散することとなる。また、低濃度ドレイン領域２９ｂを形成するために導入したＰ型のドーパント不純物も拡散することとなる。チャネルドープ層２３のうちの低濃度ドレイン領域２９ｂ側の部分には、チャネルドープ層２３から低濃度ドレイン領域２９ｂに向かってＮ型のドーパント不純物の濃度が低くなるような濃度勾配が存在している。また、低濃度ドレイン領域２９ｂのうちのチャネルドープ層２３側の部分には、低濃度ドレイン領域２９ｂからチャネルドープ層２３に向かってＰ型のドーパント不純物の濃度が低くなるような濃度勾配が存在している。このようなドーパント不純物の拡散により、チャネルドープ層２３と低濃度ドレイン領域２９とが離間していない状態になることもあり得る。しかし、このような熱処理によりドーパント不純物が拡散していても、低濃度ドレイン領域２９とチャネルドープ層２３との間において緩やかな不純物プロファイルが得られていることにはかわりがない。従って、Ｐチャネル型高耐圧トランジスタ４０Ｐのドレイン３５ｂに高電圧が印加された場合であっても、低濃度ドレイン領域２９ｂとチャネルドープ層２３との間において電界の集中を十分に緩和することができ、十分な耐圧を得ることができる。従って、チャネルドープ層２３と低濃度ドレイン領域２９ｂとが互いに離間しておらず、チャネルドープ層２３から低濃度ドレイン領域２９ｂに向かってＮ型のドーパント不純物の濃度が低くなるような濃度勾配が存在していてもよい。
【００６７】
Ｐチャネル型高耐圧トランジスタ形成領域２Ｐにおける半導体基板１０上には、ゲート絶縁膜２４を介してゲート電極２６ｂが形成されている。ゲート電極２６ｂの材料としては、例えばポリシリコン等が用いられている。
【００６８】
ゲート電極２６ｂの両側の半導体基板１０内には、Ｐ型の低濃度拡散層２９ａ、２９ｂが形成されている。
【００６９】
ゲート電極２６ｂの側壁部分には、サイドウォール絶縁膜３０が形成されている。
【００７０】
サイドウォール絶縁膜３０が形成されたゲート電極２６ｂの両側の半導体基板１０内には、Ｐ型の高濃度拡散層３３ａ、３３ｂが形成されている。Ｐ型の低濃度拡散層２９ａ、２９ｂとＰ型の高濃度拡散層３３ａ、３３ｂとにより、エクステンションソース／ドレイン構造又はＬＤＤ構造のソース／ドレイン拡散層３５ａ、３５ｂが形成されている
こうして、ゲート電極２６ｂとソース／ドレイン拡散層３５ａ、３５ｂとを有するＰチャネル型の高耐圧トランジスタ４０Ｐが形成されている。
【００７１】
高耐圧トランジスタ形成領域２の周囲には、Ｎ型ウェル１６に電気的に接続されたＮ型のコンタクト領域（ウェルタップ領域）４４が形成されている。Ｎ型のコンタクト領域４４は、高耐圧トランジスタ形成領域２を囲うように形成されている（図２（ａ）参照）。
【００７２】
ソース／ドレイン領域３４ａ、３４ｂ、３５ａ、３５ｂ上、ゲート電極２６ａ、２６ｂ上及びコンタクト領域４２、４４上には、シリサイド膜３８が形成されている。ソース／ドレイン領域３４ａ、３４ｂ、３５ａ、３５ｂ上のシリサイド膜３８は、ソース／ドレイン電極として機能する。
【００７３】
トランジスタ４０Ｎ，４０Ｐが形成された半導体基板１０上には、例えば膜厚４００ｎｍ程度のシリコン酸化膜の層間絶縁膜４６が形成されている。層間絶縁膜４６には、シリサイド膜３８に達するコンタクトホール４８が形成されている。コンタクトホール４８内には、導体プラグ５０が埋め込まれている。導体プラグ５０の材料としては、例えばタングステン（Ｗ）が用いられている。
【００７４】
導体プラグ５０が埋め込まれた層間絶縁膜４６上には、層間絶縁膜５２が形成されている。層間絶縁膜５２には、配線５６を埋め込むための溝５４が形成されている。溝５４内には、導体プラグ５０に接続された配線５６が埋め込まれている。配線５６の材料としては、例えば銅（Ｃｕ）が用いられている。
【００７５】
配線５６が埋め込まれた層間絶縁膜５２上には、層間絶縁膜５８が形成されている。層間絶縁膜５８上には、層間絶縁膜６０が形成されている。層間絶縁膜５８には、配線５６に達するコンタクトホール６２が形成されている。層間絶縁膜６０には、コンタクトホール６２に接続された溝６４が形成されている。コンタクトホール内６２には、導体プラグ６６ａが形成されており、溝６４内には、導体プラグ６６ａと一体に形成された配線６６ｂが形成されている。導体プラグ６６ａ及び配線６６ｂの材料としては、例えばＣｕが用いられている。
【００７６】
配線６６ｂが埋め込まれた層間絶縁膜６０上には、層間絶縁膜６８が形成されている。層間絶縁膜６８上には、層間絶縁膜７０が形成されている。層間絶縁膜６８には、配線６６ｂに達するコンタクトホール７２が形成されている。層間絶縁膜７０には、コンタクトホール７２に接続された溝７４が形成されている。コンタクトホール内７２には、導体プラグ７６ａが形成されており、溝７４内には、導体プラグ７６ａと一体に形成された配線７６ｂが形成されている。導体プラグ７６ａ及び配線７６ｂの材料としては、例えばＣｕが用いられている。
【００７７】
配線７６ｂが埋め込まれた層間絶縁膜７０上には、層間絶縁膜７８が形成されている。層間絶縁膜７８上には、層間絶縁膜８０が形成されている。層間絶縁膜７８には、配線７６ｂに達するコンタクトホール８２が形成されている。層間絶縁膜８０には、コンタクトホール８２に接続された溝８４が形成されている。コンタクトホール内８２には、導体プラグ８６ａが形成されており、溝８４内には、導体プラグ８６ａと一体に形成された配線８６ｂが形成されている。導体プラグ８６ａ及び配線８６ｂの材料としては、例えばＣｕが用いられている。
【００７８】
配線８６ｂが埋め込まれた層間絶縁膜８０上には、層間絶縁膜８８が形成されている。層間絶縁膜８８には、コンタクトホール９０が形成されている。コンタクトホール９０内には、導体プラグ９２ａが形成されており、層間絶縁膜８８上には、導体プラグ９２ａに接続された配線９２ｂ１〜９２ｂ６が形成されている。導体プラグ９２ａ及び配線９２ｂ１〜９２ｂ６の材料としては、例えばアルミニウム（Ａｌ）が用いられている。
【００７９】
図３は、本実施形態による半導体装置の一部の回路を示す図である。
【００８０】
図１及び図３に示すように、入力信号Ｖｉｎの配線９２ｂ１、９２ｂ２は、Ｎチャネル型高耐圧トランジスタ４０Ｎのゲート電極２６ａ及びＰチャネル型高耐圧トランジスタ４０Ｐのゲート電極２６ｂに電気的に接続されている。
【００８１】
Ｎチャネル型高耐圧トランジスタ４０Ｎのソース３４ａ及びボディ（Ｐ型ウェル）１４は、接地電位Ｖｓｓに接続される配線９２ｂ３に電気的に接続されている。
【００８２】
Ｐチャネル型高耐圧トランジスタ４０Ｐのソース３５ａ及びボディ（Ｎ型ウェル）２０は、電源電位Ｖｄｄに接続される配線９２ｂ４に電気的に接続されている。
【００８３】
Ｎチャネル型高耐圧トランジスタ４０Ｎのドレイン３４ｂ及びＰチャネル型高耐圧トランジスタ４０Ｐのドレイン３５ｂは、出力信号Ｖｏｕｔの配線９２ｂ５に電気的に接続されている。
【００８４】
Ｎ型ウェル２０は、コンタクト層４４を介して、電源電位Ｖｄｄに接続される配線９２ｂ６に電気的に接続されている。
【００８５】
こうして、Ｎチャネル型高耐圧トランジスタ４０ＮとＰチャネル型高耐圧トランジスタ４０Ｐとを有するＣＭＯＳインバータ回路が形成されている。
【００８６】
こうして、本実施形態による半導体装置が形成されている。
【００８７】
（評価結果）
次に、本実施形態による半導体装置の評価結果について説明する。
【００８８】
図４は、高耐圧トランジスタの耐圧を示すグラフである。図４における横軸は、低濃度ドレイン領域２９ｂが形成される領域とＮ型ウェル１６との間の距離Ｌ６を示している。図４における縦軸は、耐圧を示している。図４に示す耐圧の測定は、Ｐチャネル型高耐圧トランジスタ４０Ｐに対して行った。
【００８９】
図４における●のプロットは、実施例１の場合、即ち、Ｐチャネル型高耐圧トランジスタ４０Ｐがオン状態のときの耐圧を示している。オン状態のときの耐圧を測定する際には、ゲート２６ｂの電圧を−１．２Ｖとし、ソース３５ａ及びＮ型ウェル２０の電圧を０Ｖとし、ドレイン３５ｂに印加するマイナスのバイアス電圧を徐々に大きくすることにより耐圧を測定した。
【００９０】
図４における■のプロットは、比較例１の場合を示している。比較例１は、Ｎ型ウェル１６がＰチャネル型高耐圧トランジスタ形成領域２Ｐの全体に形成されており、チャネルドープ層２３がＰチャネルトランジスタ４０Ｐのチャネル領域全体に形成されている場合のオン状態の耐圧である。この場合には、低濃度ドレイン領域２９ｂとＮ型ウェル１６とが離間しないため、距離Ｌ６を０ｎｍとしている。
【００９１】
図４における▲のプロットは、実施例２の場合、即ち、Ｐチャネル型高耐圧トランジスタ４０Ｎがオフ状態のときの耐圧を示している。オフ状態のときの耐圧を測定する際には、ゲート２６ｂ、ソース３５ａ及びＮ型ウェル２０の電圧を０Ｖとし、ドレイン３５ｂに印加するマイナスのバイアス電圧を徐々に大きくすることにより耐圧を測定した。
【００９２】
図４における◆のプロットは、比較例２の場合を示している。比較例２は、Ｎ型ウェル１６がＰチャネル型高耐圧トランジスタ形成領域２Ｐの全体に形成されており、チャネルドープ層２３がＰチャネルトランジスタ４０Ｐのチャネル領域全体に形成されている場合のオフ状態の耐圧である。この場合には、低濃度ドレイン領域２９ｂとＮ型ウェル１６とが離間しないため、距離Ｌ６を０ｎｍとしている。
【００９３】
なお、図４の測定を行う際には、低濃度ドレイン領域２９ｂとチャネルドープ層２３との間の距離Ｌ９は、低濃度ドレイン領域２９ｂが形成される領域とＮ型ウェル１６との間の距離Ｌ６と同等に設定した。
【００９４】
図４から分かるように、実施例１，２の場合、即ち、本実施形態による半導体装置では、比較例１，２に対して耐圧を十分に向上し得ることが分かる。
【００９５】
このように、本実施形態によれば、十分に耐圧の高いトランジスタを得ることが可能である。
【００９６】
図５は、本実施形態による半導体装置の不純物プロファイルを示す模式図（その１）である。図５は、図２のＢ−Ｃ線に沿った不純物プロファイルを示すものである。即ち、図５は、Ｎチャネル型高耐圧トランジスタ４０Ｎのドレイン拡散層３４ｂの深さ方向の不純物プロファイルを示している。図５における横軸は半導体基板１０の表面からの距離を示しており、図５における縦軸は不純物濃度を示している。
【００９７】
図６は、比較例３の場合の不純物プロファイルを示す模式図である。比較例３は、ドレイン拡散層３４ｂの下方領域にもＮ型ウェル１８を位置させた場合におけるＢ−Ｃ線に沿った不純物プロファイルを示している。図６における横軸は半導体基板１０の表面からの距離を示しており、図６における縦軸は不純物濃度を示している。
【００９８】
比較例３のように、ドレイン拡散層３４ｂの下方領域にＮ型ウェル１８を位置させた場合には、図６において破線で囲んだ箇所において、ドレイン拡散層３４ｂとＮ型ウェル１８とが電気的に短絡してしまう。この場合には、Ｎチャネル型高耐圧トランジスタは、正常に動作し得ない。
【００９９】
一方、本実施形態では、ドレイン拡散層３４ｂの下方領域にＮ型ウェル１８を存在させていないため、Ｂ−Ｃ線に沿った箇所において、ドレイン拡散層３４ｂとＮ型ウェル１８とは電気的に短絡していない（図５参照）。
【０１００】
図７は、本実施形態による半導体装置の不純物プロファイルを示す模式図（その２）である。図７は、図２のＢ−Ｄ線に沿った不純物プロファイルを示している。図７における横軸は半導体基板１０の表面からの距離を示しており、図７における縦軸は不純物濃度を示している。
【０１０１】
ドレイン拡散層３４ｂとＮ型ウェル１８とが十分に離間しているため、図７に示すように、ドレイン拡散層３４ｂとＮ型ウェル１８とは電気的に短絡しない。
【０１０２】
図８は、本実施形態による半導体装置の不純物プロファイルを示す模式図（その３）である。図８は、図２のＢ−Ｅ線に沿った不純物プロファイルを示している。図８における横軸は半導体基板１０の表面からの距離を示しており、図８における縦軸は不純物濃度を示している。
【０１０３】
図８において破線で囲んだ箇所においては、ドレイン拡散層３４ｂの不純物濃度とＮ型ウェル１８の不純物濃度とが重なり合っている。ドレイン拡散層３４ｂとＮ型ウェル１８との間にＰ型ウェル１４が存在しない場合には、図８において破線で囲んだ箇所において、ドレイン拡散層３４ｂとＮ型ウェル１８とが電気的に短絡してしまう虞がある。
【０１０４】
しかし、本実施形態では、ドレイン拡散層３４ｂとＮ型ウェル１８との間にＰ型ウェル１４が存在しているため、ドレイン拡散層３４ｂとＮ型ウェル１８とが電気的に短絡しまうことはない。
【０１０５】
図８における比較例３は、素子分離領域１２のドレイン拡散層３４ｂ側の縁部とＰ型ウェル１４のドレイン拡散層３４ｂ側の縁部との間の距離Ｌ２を０μｍに設定した場合におけるＰ型ウェル１４の不純物プロファイルを示している。
【０１０６】
比較例３の場合には、ドレイン拡散層３４ｂとＰ型ウェル１４との間において緩やかな不純物プロファイルが得られないため、十分に耐圧の高いＮチャネルトランジスタを得ることは困難である。
【０１０７】
従って、Ｐ型ウェル１４のドレイン拡散層３４ｂ側の縁部は、低濃度ドレイン領域３２ｂが形成される領域からある程度離間させることが好ましい。
【０１０８】
図９は、本実施形態による半導体装置の不純物プロファイルを示す模式図（その４）である。図９は、図２のＦ−Ｇ線に沿った不純物プロファイルを示している。即ち、図９は、Ｐチャネル型高耐圧トランジスタ４０Ｐのドレイン拡散層３５ｂの深さ方向における不純物プロファイルを示している。図９における横軸は半導体基板１０の表面からの距離を示しており、図９における縦軸は不純物濃度を示している。
【０１０９】
ドレイン拡散層３５ｂとＮ型ウェル１８との間に、ドーパント不純物が導入されていない部分、即ち、半導体基板１０の一部が存在しているため、ドレイン拡散層３５ｂとＮ型ウェル１８とは電気的に短絡していない。
【０１１０】
本実施形態によれば、図９に示すように、ドレイン拡散層３５ｂとＮ型ウェル１８とが十分に電気的に分離されているため、十分に耐圧の高いＰチャネル型高耐圧トランジスタ４０Ｐを有する半導体装置を提供することができる。
【０１１１】
図１０は、高耐圧トランジスタのリーク電流を示すグラフである。図１０に示すリーク電流の測定は、Ｎチャネル型高耐圧トランジスタ４０Ｎに対して行ったものである。図１０における横軸は、Ｐ型ウェル１４のドレイン拡散層３４ｂ側の縁部とＮ型ウェル１８のドレイン拡散層３４ｂ側の縁部との間の距離Ｌ３，Ｌ４を示している。図１０における縦軸は、ドレイン３４ｂとＮ型ウェル１８との間のリーク電流を示している。  図１０における◆のプロットは、ドレイン電圧を８Ｖに設定した場合のリーク電流を示している。図１０における■のプロットは、ドレイン電圧を１０Ｖに設定した場合のリーク電流を示している。図１０における△のプロットは、ドレイン電圧を１２Ｖに設定した場合のリーク電流を示している。
【０１１２】
なお、図１０の測定を行う際には、ゲート２６ａ、ソース３４ａ、及び、ボディ（Ｐ型ウェル）１４及びＮ型ウェル２０の電位は０Ｖとした。また、距離Ｌ３の値と距離Ｌ４の値は等しく設定した。
【０１１３】
図１０における点線は、目標値を示しており、目標値よりリーク電流が低いことが好ましい。
【０１１４】
図１０から分かるように、Ｐ型ウェル１４のドレイン拡散層３４ｂ側の縁部とＮ型ウェル１８のドレイン拡散層３４ｂ側の縁部との間の距離Ｌ３，Ｌ４を大きくするに伴って、リーク電流が小さくなる。
【０１１５】
従って、リーク電流を十分に低くする観点からは、Ｐ型ウェル１４のドレイン拡散層３４ｂ側の縁部とＮ型ウェル１８のドレイン拡散層３４ｂ側の縁部との間の距離Ｌ３，Ｌ４を１μｍ以上とすることが好ましい。
【０１１６】
このように、本実施形態では、低濃度ドレイン領域２９ｂが形成される領域から離間した領域にチャネルドープ層２３及びＮ型ウェル１６が形成されている。このため、本実施形態では、チャネルドープ層２３と低濃度ドレイン領域２９ｂとの間、及び、低濃度ドレイン領域２９ｂとＮ型ウェル１６との間において、緩やかな不純物プロファイルを得ることができる。このため、本実施形態によれば、ドレイン拡散層３５ｂに高電圧が印加された場合であっても、電界の集中を十分に緩和することができ、十分な耐圧を得ることができる。しかも、ドレイン領域３５ｂの下方の領域にＮ型ウェル１８が埋め込まれているため、ドレイン領域３５ｂを半導体基板１０から電気的に分離することができ、Ｐチャネル型トランジスタ４０Ｐを得ることができる。しかも、本実施形態によれば、低濃度ドレイン領域２９ｂと低濃度ソース領域２９ａとが同じ工程で形成されている。低濃度ソース領域２９ａと別個の工程で低濃度ドレイン領域２９ｂを形成するわけではないため、工程数を抑制することができる。従って、本実施形態によれば、工程数を抑制しつつ、所望の導電型の高耐圧トランジスタを有する半導体装置を提供することができる。
【０１１７】
また、本実施形態では、低濃度ドレイン領域２９ｂが形成される領域から離間した領域にチャネルドープ層２３が形成されているため、オン抵抗の低い高耐圧トランジスタ４０Ｐを得ることができる。このため、本実施形態によれば、電気的特性の良好な高耐圧トランジスタを有する半導体装置を提供することができる。
【０１１８】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法について図１１乃至図１９を用いて説明する。図１１乃至図１９は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【０１１９】
まず、図１１（ａ）に示すように、例えばＳＴＩ法により、素子領域を確定する素子分離領域１２を形成する。素子分離領域１２の深さは、例えば０．２〜０．３μｍ程度とする。
【０１２０】
次に、全面に、例えばスピンコート法により、フォトレジスト膜９４を形成する。
【０１２１】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜９４をパターニングする。これにより、Ｐ型ウェル１４を形成するための開口部９６がフォトレジスト膜９４に形成される（図１１（ｂ）参照）。Ｐ型ウェル１４を形成するための開口部９６と、低濃度ドレイン領域２８ｂを形成するためのドーパント不純物が導入される領域（図１４（ｂ）参照）とは、設計データ上及びレチクル上において互いに離間している。
【０１２２】
次に、例えばイオン注入法により、フォトレジスト膜９４をマスクとして、半導体基板１０内にＰ型のドーパント不純物を導入することにより、Ｐ型ウェル１４を形成する。Ｐ型のドーパント不純物を導入する際には、素子分離領域１２のドレイン拡散層３４ｂ（図１参照）側の縁部とＰ型ウェル１４のドレイン拡散層３４ｂ側の縁部との間の距離Ｌ２が、例えば０．１〜０．６μｍ程度となるように、Ｐ型のドーパント不純物を導入する。Ｐ型のドーパント不純物としては、例えばボロン（Ｂ）を用いる。加速エネルギーは、例えば１００〜２００ｋｅＶとする。ドーズ量は、例えば２×１０１３〜５×１０１３ｃｍ−２程度とする。低濃度ドレイン領域２８ｂが形成される領域を除く領域に、低濃度ドレイン領域２８ｂを囲むように、低濃度ドレイン領域２８ｂが形成される領域から離間して、Ｐ型ウェル１４が形成される。即ち、低濃度ドレイン領域２８ｂを形成するためのドーパント不純物が導入される領域から離間するように、Ｐ型ウェル１４が形成される。
【０１２３】
この後、例えばアッシングにより、フォトレジスト膜９４を剥離する。
【０１２４】
次に、全面に、例えばスピンコート法により、フォトレジスト膜９８を形成する。
【０１２５】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜９８をパターニングする。これにより、Ｎ型の拡散層（Ｎ型ウェル）１６を形成するための開口部１００がフォトレジスト膜９８に形成される（図１２（ａ）参照）。
【０１２６】
次に、例えばイオン注入法により、フォトレジスト膜９８をマスクとして、半導体基板１０内にＮ型のドーパント不純物を導入することにより、Ｎ型の拡散層（Ｎ型ウェル）１６を形成する。Ｎ型のドーパント不純物を導入する際には、ドレイン拡散層３５ｂ（図１参照）に接する素子分離領域１２の縁部とＮ型ウェル１６のドレイン拡散層３５ｂ側の縁部との間の距離Ｌ７が、例えば０．１〜０．６μｍ程度となるように、Ｎ型のドーパント不純物を導入する。Ｎ型のドーパント不純物としては、例えばリン（Ｐ）を用いる。加速エネルギーは、例えば３００〜４００ｋｅＶ程度とする。ドーズ量は、２×１０１３〜５×１０１３ｃｍ−２程度とする。これにより、Ｐチャネル高耐圧トランジスタ４０Ｐの低濃度ドレイン領域２９ｂが形成される領域を除く領域に、低濃度ドレイン領域２９ｂを囲むように、低濃度ドレイン領域２９ｂが形成される領域から離間して、Ｎ型ウェル１６が形成される。また、Ｐ型ウェル１４の側部を囲むようにＮ型の拡散層１６が形成される。
【０１２７】
この後、例えばアッシングにより、フォトレジスト膜９８を剥離する。
【０１２８】
次に、全面に、例えばスピンコート法により、フォトレジスト膜１０２を形成する。
【０１２９】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜１０２をパターニングする。これにより、チャネルドープ層２２を形成するための開口部１０４がフォトレジスト膜１０２に形成される（図１２（ｂ）参照）。チャネルドープ層２２を形成するための開口部１０４と、低濃度ドレイン領域２８ｂを形成するためのドーパント不純物が導入される領域（図１４（ｂ）参照）とは、設計データ上及びレチクル上において互いに離間している。
【０１３０】
次に、例えばイオン注入法により、フォトレジスト膜１０２をマスクとして、半導体基板１０内にＰ型のドーパント不純物を導入することにより、チャネルドープ層２２を形成する。Ｐ型のドーパント不純物としては、例えばＢを用いる。加速エネルギーは、例えば２０〜４０ｋｅＶ程度とする。ドーズ量は、２×１０１２〜５×１０１２ｃｍ−２程度とする。こうして、チャネルドープ層２２が形成される。Ｎチャネル型高耐圧トランジスタ形成領域４０Ｎのチャネルドープ層２２は、低濃度ドレイン領域２８ｂが形成される領域から離間して形成される。即ち、低濃度ドレイン領域２８ｂを形成するためのドーパント不純物が導入される領域から離間するように、チャネルドープ層２２が形成される。
【０１３１】
この後、例えばアッシングにより、フォトレジスト膜１０２を剥離する。
【０１３２】
次に、全面に、例えばスピンコート法により、フォトレジスト膜１０６を形成する。
【０１３３】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜１０６をパターニングする。これにより、チャネルドープ層２３を形成するための開口部１０８がフォトレジスト膜１０６に形成される（図１３（ａ）参照）。チャネルドープ層２３を形成するための開口部１０８と、低濃度ドレイン領域２９ｂを形成するためのドーパント不純物が導入される領域（図１５（ａ）参照）とは、設計データ上及びレチクル上において互いに離間している。
【０１３４】
次に、例えばイオン注入法により、フォトレジスト膜１０６をマスクとして、半導体基板１０内にＮ型のドーパント不純物を導入することにより、チャネルドープ層２３を形成する。Ｎ型のドーパント不純物としては、例えば砒素（Ａｓ）を用いる。加速エネルギーは、例えば１００〜２００ｋｅＶ程度とする。ドーズ量は、１×１０１３〜５×１０１３ｃｍ−２程度とする。こうして、チャネルドープ層２３が形成される。Ｐチャネル型高耐圧トランジスタ形成領域４０Ｐのチャネルドープ層２３は、低濃度ドレイン領域２９ｂ（図１５（ａ）参照）が形成される領域から離間して形成される。即ち、低濃度ドレイン領域２９ｂを形成するためのドーパント不純物が導入される領域から離間するように、チャネルドープ層２３が形成される。
【０１３５】
この後、例えばアッシングにより、フォトレジスト膜１０６を剥離する。
【０１３６】
次に、全面に、例えばスピンコート法により、フォトレジスト膜１１０を形成する。
【０１３７】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜１１０をパターニングする。これにより、Ｎ型の埋め込み拡散層１８を形成するための開口部１１２がフォトレジスト膜１１０に形成される（図１３（ｂ）参照）。
【０１３８】
次に、例えばイオン注入法により、フォトレジスト膜１１０をマスクとして、半導体基板１０内にＮ型のドーパント不純物を導入することにより、Ｎ型の埋め込み拡散層１８を形成する。Ｎ型のドーパント不純物を導入する際には、Ｐ型ウェル１４のドレイン３４ｂ（図１参照）側の縁部とＮ型ウェル１８のドレイン３４ｂ側の縁部との間の距離Ｌ３，Ｌ４が、例えば１〜１．５μｍ程度となるように、Ｎ型のドーパント不純物を導入する。Ｎ型のドーパント不純物としては、例えばＰを用いる。加速エネルギーは、例えば７００〜９００ｋｅＶ程度とする。ドーズ量は、１×１０１３〜５×１０１３ｃｍ−２程度とする。こうして、Ｎ型の埋め込み拡散層１８が形成される。Ｎ型の埋め込み拡散層１８は、Ｎ型の拡散層１６の下側に位置する。Ｎ型の埋め込み拡散層１８とＮ型の拡散層１６とは互いに接続される。Ｎ型の拡散層１６とＮ型の埋め込み拡散層１８とにより、Ｎ型ウェル２０が形成される。Ｎチャネル型高耐圧トランジスタ形成領域２Ｎにおいては、Ｎ型の埋め込み拡散層１８のドレイン拡散層３４ｂ側の縁部が、Ｐ型ウェル１４のドレイン拡散層３４ｂ側の縁部から離間するように、Ｎ型の埋め込み拡散層１８が形成される。Ｐチャネル型高耐圧トランジスタ形成領域２Ｐにおいては、半導体基板１０のうちのＮ型の拡散層１６により囲まれた部分が、Ｎ型ウェル２０により半導体基板１０から電気的に分離される。
【０１３９】
この後、例えばアッシングにより、フォトレジスト膜１１０を剥離する。
【０１４０】
次に、例えば熱酸化法により、半導体基板１０の表面に、例えば膜厚６ｎｍのシリコン酸化膜のゲート絶縁膜２４を形成する。
【０１４１】
次に、例えばＣＶＤ法により、例えば膜厚１００〜１５０ｎｍ程度のポリシリコン膜を形成する。
【０１４２】
次に、フォトリソグラフィ技術を用い、ポリシリコン膜をパターニングすることにより、ポリシリコンのゲート電極２６ａ，２６ｂを形成する（図１４（ａ）参照）。
【０１４３】
次に、全面に、例えばスピンコート法により、フォトレジスト膜１１４を形成する。
【０１４４】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜１１４をパターニングする。これにより、Ｎチャネル型高耐圧トランジスタ形成領域２Ｎを露出する開口部１１６がフォトレジスト膜１１４に形成される（図１４（ｂ）参照）。
【０１４５】
次に、例えばイオン注入法により、フォトレジスト膜１１４をマスクとして、半導体基板１０内にＮ型のドーパント不純物を導入することにより、Ｎ型の低濃度拡散層（エクステンション領域）２８ａ、２８ｂを形成する。Ｎ型のドーパント不純物としては、例えばＰを用いる。加速エネルギーは、例えば２０〜４０ｋｅＶ程度とする。ドーズ量は、２×１０１３〜５×１０１３ｃｍ−２程度とする。こうして、Ｎ型の低濃度拡散層２８ａ，２８ｂが形成される。
【０１４６】
この後、例えばアッシングにより、フォトレジスト膜１１４を剥離する。
【０１４７】
次に、全面に、例えばスピンコート法により、フォトレジスト膜１１８を形成する。
【０１４８】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜１１８をパターニングする。これにより、Ｐチャネル型高耐圧トランジスタ形成領域２Ｐを露出する開口部１２０がフォトレジスト膜１１８に形成される（図１５（ａ）参照）。
【０１４９】
次に、例えばイオン注入法により、フォトレジスト膜１１８をマスクとして、半導体基板１０内にＰ型のドーパント不純物を導入することにより、Ｐ型の低濃度拡散層（エクステンション領域）２９ａ、２９ｂを形成する。Ｐ型のドーパント不純物としては、例えばフッ化ボロンを用いる。加速エネルギーは、例えば１０〜３０ｋｅＶ程度とする。ドーズ量は、２×１０１３〜５×１０１３ｃｍ−２程度とする。こうして、Ｐ型の低濃度拡散層２９ａ，２９ｂが形成される。
【０１５０】
この後、例えばアッシングにより、フォトレジスト膜１１８を剥離する。
【０１５１】
次に、全面に、例えばＣＶＤ法により、例えば膜厚１００ｎｍのシリコン酸化膜を形成する。
【０１５２】
次に、シリコン酸化膜を異方性エッチングすることにより、ゲート電極２６ａ，２６ｂの側壁部分に、シリコン酸化膜のサイドウォール絶縁膜３０を形成する（図１５（ｂ）参照）。
【０１５３】
次に、全面に、例えばスピンコート法により、フォトレジスト膜１２２を形成する。
【０１５４】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜１２２をパターニングする。これにより、Ｎチャネル型高耐圧トランジスタ形成領域２Ｎ、及び、Ｎ型のコンタクト領域４４が形成される領域をそれぞれ露出する開口部１２４がフォトレジスト膜１２２に形成される（図１６（ａ）参照）。
【０１５５】
次に、例えばイオン注入法により、フォトレジスト膜１２２をマスクとして、半導体基板１０内にＮ型のドーパント不純物を導入することにより、Ｎ型の高濃度拡散層３２ａ，３２ｂ及びＮ型のコンタクト領域４４を形成する。Ｎ型のドーパント不純物としては、例えばＰを用いる。加速エネルギーは、例えば８〜１０ｋｅＶ程度とする。ドーズ量は、５×１０１５〜８×１０１５ｃｍ−２程度とする。こうして、Ｎ型の高濃度拡散層３２ａ，３２ｂ及びＮ型のコンタクト領域４４が形成される。低濃度拡散層２８ａ，２８ｂと高濃度拡散層３２ａ，３２ｂとにより、エクステンションソース／ドレイン構造又はＬＤＤ構造のソース／ドレイン拡散層３４ａ，３４ｂが形成される。
【０１５６】
この後、例えばアッシングにより、フォトレジスト膜１２２を剥離する。
【０１５７】
次に、全面に、例えばスピンコート法により、フォトレジスト膜１２６を形成する。
【０１５８】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜１２６をパターニングする。これにより、Ｐチャネル型高耐圧トランジスタ形成領域２Ｐ、及び、Ｐ型のコンタクト領域４２が形成される領域をそれぞれ露出する開口部１２８がフォトレジスト膜１２６に形成される（図１６（ｂ）参照）。
【０１５９】
次に、例えばイオン注入法により、フォトレジスト膜１２６をマスクとして、半導体基板１０内にＰ型のドーパント不純物を導入することにより、Ｐ型の高濃度拡散層３３ａ，３３ｂ及びＰ型のコンタクト領域４２を形成する。Ｐ型のドーパント不純物としては、例えばＢ（ボロン）を用いる。加速エネルギーは、例えば４〜１０ｋｅＶ程度とする。ドーズ量は、４×１０１５〜６×１０１５ｃｍ−２程度とする。こうして、Ｐ型の高濃度拡散層３３ａ，３３ｂ及びＮ型のコンタクト領域４２が形成される。低濃度拡散層２９ａ，２９ｂと高濃度拡散層３３ａ，３３ｂとにより、エクステンションソース／ドレイン構造又はＬＤＤ構造のソース／ドレイン拡散層３５ａ，３５ｂが形成される。
【０１６０】
この後、例えばアッシングにより、フォトレジスト膜１２６を剥離する。
【０１６１】
次に、半導体基板１０内に導入されたドーパント不純物を活性化するためのアニール（熱処理）を行う。熱処理温度は、例えば１０００℃程度とする。熱処理時間は、例えば１秒程度とする。
【０１６２】
次に、全面に、例えば膜厚２０〜５０ｎｍのコバルト膜又はニッケル膜の高融点金属膜を形成する。
【０１６３】
次に、熱処理を行うことにより、半導体基板１０中のシリコン原子と高融点金属膜中の金属原子とを反応させるとともに、ゲート電極２６ａ、２６ｂ中のシリコン原子と高融点金属膜中の金属原子とを反応させる。この後、未反応の高融点金属膜を除去する。こうして、ソース／ドレイン拡散層３４ａ、３４ｂ、３５ａ、３５ｂ上、ゲート電極２６ａ、２６ｂ上及びコンタクト領域４２、４４上に、例えばコバルトシリサイド又はニッケルシリサイドのシリサイド膜３８がそれぞれ形成される（図１７（ａ）参照）。
【０１６４】
次に、全面に、例えばＣＶＤ法により、例えば膜厚４００ｎｍのシリコン酸化膜の層間絶縁膜４６を形成する（図１７（ｂ）参照）。
【０１６５】
次に、フォトリソグラフィ技術を用い、シリサイド膜３８にそれぞれ達するコンタクトホール４８を層間絶縁膜４６に形成する。
【０１６６】
次に、全面に、例えばスパッタリング法により、膜厚１０〜２０ｎｍのＴｉ膜と膜厚１０〜２０ｎｍのＴｉＮ膜とを順次積層することにより、バリア膜（図示せず）を形成する。
【０１６７】
次に、例えばＣＶＤ法により、例えば膜厚３００ｎｍのタングステン膜を形成する。
【０１６８】
次に、例えばＣＭＰ（Chemical Mechanical Polishing、化学的機械的研磨）法により、層間絶縁膜４６の表面が露出するまでタングステン膜を研磨する。これにより、コンタクトホール４８内に、例えばタングステンの導体プラグ５０が埋め込まれる。
【０１６９】
次に、全面に、例えばＣＶＤ法により、例えば膜厚６００ｎｍのシリコン酸化膜の層間絶縁膜５２を形成する。
【０１７０】
次に、フォトリソグラフィ技術を用い、配線５６を埋め込むための溝５４を層間絶縁膜５２に形成する。
【０１７１】
次に、例えば電解めっき法により、例えばＣｕ膜を形成する。
【０１７２】
次に、例えばＣＭＰ法により、層間絶縁膜５２の表面が露出するまでＣｕ膜を研磨する。これにより、溝５４内にＣｕの配線５６が埋め込まれる。
【０１７３】
次に、全面に、例えばＣＶＤ法により、層間絶縁膜５８を形成する。
【０１７４】
次に、全面に、例えばＣＶＤ法により、層間絶縁膜６０を形成する。
【０１７５】
次に、フォトリソグラフィ技術を用い、配線５６に達するコンタクトホール６２を層間絶縁膜５８に形成するとともに、コンタクトホール６２に接続された溝６４を層間絶縁膜６０に形成する。
【０１７６】
次に、例えば電解めっき法により、例えばＣｕ膜を形成する。
【０１７７】
次に、例えばＣＭＰ法により、層間絶縁膜６０の表面が露出するまでＣｕ膜を研磨する。これにより、コンタクトホール６２内にＣｕの導体プラグ６６ａが埋め込まれるとともに、溝６４内にＣｕの配線６６ｂが埋め込まれる。
【０１７８】
次に、全面に、例えばＣＶＤ法により、層間絶縁膜６８を形成する。
【０１７９】
次に、全面に、例えばＣＶＤ法により、層間絶縁膜７０を形成する。
【０１８０】
次に、フォトリソグラフィ技術を用い、配線６６ｂに達するコンタクトホール７２を層間絶縁膜６８に形成するとともに、コンタクトホール７２に接続された溝７４を層間絶縁膜７０に形成する。
【０１８１】
次に、例えば電解めっき法により、例えばＣｕ膜を形成する。
【０１８２】
次に、例えばＣＭＰ法により、層間絶縁膜７０の表面が露出するまでＣｕ膜を研磨する。これにより、コンタクトホール７２内にＣｕの導体プラグ７６ａが埋め込まれるとともに、溝７４内にＣｕの配線７６ｂが埋め込まれる。
【０１８３】
次に、全面に、例えばＣＶＤ法により、層間絶縁膜７８を形成する。
【０１８４】
次に、全面に、例えばＣＶＤ法により、層間絶縁膜８０を形成する。
【０１８５】
次に、フォトリソグラフィ技術を用い、配線７６ｂに達するコンタクトホール８２を層間絶縁膜７８に形成するとともに、コンタクトホール８２に接続された溝８４を層間絶縁膜８０に形成する。
【０１８６】
次に、例えば電解めっき法により、例えばＣｕ膜を形成する。
【０１８７】
次に、例えばＣＭＰ法により、層間絶縁膜８０の表面が露出するまでＣｕ膜を研磨する。これにより、コンタクトホール８２内にＣｕの導体プラグ８６ａが埋め込まれるとともに、溝８４内にＣｕの配線８６ｂが埋め込まれる（図１８参照）。
【０１８８】
次に、全面に、例えばＣＶＤ法により、例えば膜厚８００ｎｍのシリコン酸化膜の層間絶縁膜８８を形成する。
【０１８９】
次に、フォトリソグラフィ技術を用い、配線８６ｂに達するコンタクトホール９０を層間絶縁膜８８に形成する。
【０１９０】
次に、例えばスパッタリング法により、例えばＡｌ膜を形成する。
【０１９１】
次に、フォトリソグラフィ技術を用い、Ａｌ膜をパターニングする。これにより、コンタクトホール９０内にＡｌの導体プラグ９２ａが埋め込まれるとともに、導体プラグ９２ａに接続されたＡｌの配線９２ｂ１〜９２ｂ６が形成される。
【０１９２】
こうして、本実施形態による半導体装置が製造される（図１９参照）。
【０１９３】
このように、本実施形態では、低濃度ドレイン領域２８ｂ、２９ｂを形成するためのドーパント不純物が導入される領域から離間するようにチャネルドープ層２２、２３を形成することにより、ドレイン３４，３５側の不純物プロファイルを緩やかにする。このため、本実施形態では、低濃度ドレイン領域２８ｂ、２９ｂを形成するための工程を、低濃度ソース領域２８ａ，２９ａを形成するための工程と別個に行うことを要しない。即ち、低濃度ドレイン領域２８ｂ、２９ｂを形成するためのフォトレジスト膜を、低濃度ソース領域２８ａ、２９ａを形成するためのフォトレジスト膜と別個に形成することを要しない。従って、本実施形態によれば、製造工程の簡略化を図りつつ、高耐圧トランジスタ４０Ｎ、４０Ｐを得ることができる。
【０１９４】
（変形例）
次に、本実施形態の変形例による半導体装置について図２０及び図２１を用いて説明する。図２０は、本変形例による半導体装置を示す断面図である。図２１は、本変形例による半導体装置の一部の回路を示す図である。
【０１９５】
本変形例による半導体装置は、Ｎチャネル型高耐圧トランジスタ４０ＮとＰチャネル型高耐圧トランジスタ４０Ｐとを有するＥＳＤ（Electro-Static Discharge）保護回路を有するものである。
【０１９６】
図２０及び図２１に示すように、入力／出力信号（Ｖｉｎ／Ｖｏｕｔ）の配線９２ｂ７は、Ｎチャネル型高耐圧トランジスタ４０Ｎのドレイン３４ｂ及びＰチャネル型高耐圧トランジスタ４０Ｐのドレイン３５ｂに電気的に接続されている。
【０１９７】
Ｐチャネル型高耐圧トランジスタ４０Ｐのゲート電極２６ｂ、Ｐチャネル型高耐圧トランジスタ４０Ｐのソース３５ａ、及び、ボディ（Ｎ型ウェル）２０は、電源電位Ｖｄｄに接続される配線９２ｂ９に電気的に接続されている。
【０１９８】
Ｎチャネル型高耐圧トランジスタ４０Ｎのゲート電極２６ａ、Ｎチャネル型高耐圧トランジスタ４０Ｎのソース３４ａ、及び、ボディ（Ｐ型ウェル）１４は、接地電位Ｖｓｓに接続される配線９２ｂ８に電気的に接続されている。
【０１９９】
Ｎチャネル型高耐圧トランジスタ４０Ｎのドレイン３４ｂ及びＰチャネル型高耐圧トランジスタ４０Ｐのドレイン３５ｂは、内部回路４に接続されている。
【０２００】
こうして、Ｎチャネル型高耐圧トランジスタ４０ＮとＰチャネル型高耐圧トランジスタ４０Ｐとを有するＥＳＤ保護回路が形成されている。
【０２０１】
こうして、本実施形態による半導体装置が形成されている。
【０２０２】
このように、Ｎチャネル型高耐圧トランジスタ４０ＮとＰチャネル型高耐圧トランジスタ４０Ｐとを用いてＥＳＤ保護回路を形成してもよい。
【０２０３】
［第２実施形態］
第２実施形態による半導体装置及びその製造方法を図２２乃至図２５を用いて説明する。図１乃至図２１に示す第１実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【０２０４】
（半導体装置）
まず、本実施形態による半導体装置について図２２を用いて説明する。図２２は、本実施形態による半導体装置を示す断面図である。
【０２０５】
本実施形態による半導体装置は、ゲート電極２６ａ、２６ｂと高濃度ドレイン領域３２ｂ、３３ｂとの間の距離Ｌ１０、Ｌ１１が、十分に大きく設定されているものである。
【０２０６】
図２２に示すように、ゲート電極２６ａの両側の半導体基板１０内には、Ｎ型の低濃度拡散層２８ａ、２８ｂが形成されている。
【０２０７】
ゲート電極２６ａのソース拡散層（ソース領域）３４ａ側の側壁部分には、サイドウォール絶縁膜（スペーサ）３０が形成されている。一方、ゲート電極２６ａのドレイン拡散層（ドレイン領域）３４ｂ側の側壁を含む部分には、スペーサ３０ａが形成されている。スペーサ３０ａは、ゲート電極２６ａの側壁部分を覆うのみならず、低濃度ドレイン領域２８ｂの一部をも覆うように形成されている。スペーサ３０ａは、高濃度ドレイン領域３２ｂを形成する際には、ドーパント不純物の注入を防止するマスク（注入ブロック）として機能する。また、スペーサ３０ａは、シリサイド膜３８を形成する際には、シリサイド化を防止するマスク（シリサイドブロック）として機能する。
【０２０８】
サイドウォール絶縁膜３０及びスペーサ３０ａが形成されたゲート電極２６ａの両側の半導体基板１０内には、Ｎ型の高濃度拡散層３２ａ、３２ｂが形成されている。ゲート電極２６ａとＮ型の高濃度ドレイン領域３２ｂとの間の距離Ｌ１０は、例えば１８０ｎｍ程度とする。Ｎ型の低濃度拡散層２８ａ、２８ｂとＮ型の高濃度拡散層３２ａ、３２ｂとにより、エクステンションソース／ドレイン構造又はＬＤＤ構造のソース／ドレイン拡散層３４ａ、３４ｂが形成されている。本実施形態では、ゲート電極２６ａと高濃度ドレイン領域３２ｂとの間の距離Ｌ１０が、ゲート電極２６ａと高濃度ソース領域３２ａとの間の距離より長く設定されている。ゲート電極２６ａと高濃度ドレイン領域３２ｂとの間の距離Ｌ１０を比較的大きく設定しているのは、ドレイン３４ｂ側における不純物プロファイルを十分に緩やかし、十分な耐圧を確保するためである。
【０２０９】
こうして、ゲート電極２６ａとソース／ドレイン拡散層３４ａ、３４ｂとを有するＮチャネル型高耐圧トランジスタ４０ａが形成されている。
【０２１０】
ゲート電極２６ｂの両側の半導体基板１０内には、Ｐ型の低濃度拡散層２９ａ、２９ｂが形成されている。
【０２１１】
ゲート電極２６ｂのソース拡散層３５ａ側の側壁部分には、サイドウォール絶縁膜３０が形成されている。一方、ゲート電極２６ｂのドレイン拡散層３５ｂ側の側壁を含む部分には、スペーサ３０ａが形成されている。スペーサ３０ａは、ゲート電極２６ｂの側壁部分を覆うのみならず、低濃度ドレイン領域２９ｂの一部をも覆うように形成されている。      
【０２１２】
サイドウォール絶縁膜３０及びスペーサ３０ａが形成されたゲート電極２６ｂの両側の半導体基板１０内には、Ｐ型の高濃度拡散層３３ａ、３３ｂが形成されている。ゲート電極２６ｂとＰ型の高濃度ドレイン領域３３ｂとの間の距離Ｌ１１は、例えば１８０ｎｍ程度とする。Ｐ型の低濃度拡散層２９ａ、２９ｂとＰ型の高濃度拡散層３３ａ、３３ｂとにより、エクステンションソース／ドレイン構造又はＬＤＤ構造のソース／ドレイン拡散層３５ａ、３５ｂが形成されている。本実施形態では、ゲート電極２６ｂと高濃度ドレイン領域３３ｂとの間の距離Ｌ１１が、ゲート電極２６ｂと高濃度ソース領域３３ａとの間の距離より長く設定されている。ゲート電極２６ｂと高濃度ドレイン領域３３ｂとの間の距離Ｌ１１を比較的大きく設定しているのは、ドレイン３５ｂ側における不純物プロファイルを十分に緩やかし、十分な耐圧を確保するためである。
【０２１３】
こうして、ゲート電極２６ｂとソース／ドレイン拡散層３５ａ、３５ｂとを有するＰチャネル型高耐圧トランジスタ４０ｂが形成されている。
【０２１４】
（評価結果）
次に、本実施形態による半導体装置の評価結果について図４を用いて説明する。
【０２１５】
図４における○のプロットは、実施例３の場合、即ち、本実施形態による半導体装置のＰチャネル型高耐圧トランジスタ４０Ｐがオン状態のときの耐圧を示している。オン状態のときの耐圧を測定する際には、ゲート２６ｂの電圧を−１．２Ｖとし、ソース３５ａ及びＮ型ウェル２０の電圧を０Ｖとし、ドレイン３５ｂに印加するマイナスのバイアス電圧を徐々に大きくすることにより耐圧を測定した。
【０２１６】
図４における△のプロットは、実施例４の場合、即ち、本実施形態による半導体装置のＰチャネル型高耐圧トランジスタ４０Ｎがオフ状態のときの耐圧を示している。オフ状態のときの耐圧を測定する際には、ゲート２６ｂ、ソース３５ａ及びＮ型ウェル２０の電圧を０Ｖとし、ドレイン３５ｂに印加するマイナスのバイアス電圧を徐々に大きくすることにより耐圧を測定した。
【０２１７】
図４から分かるように、実施例３，４の場合、即ち、本実施形態による半導体装置では、実施例１，２に対して耐圧を向上し得ることが分かる。
【０２１８】
従って、本実施形態によれば、より耐圧の高いチャネル型高耐圧トランジスタを有する半導体装置を提供することが可能である。
【０２１９】
このように、ゲート電極２６ａ、２６ｂと高濃度ドレイン領域３２ｂ、３３ｂとの間の距離Ｌ１０、Ｌ１１を、十分に大きく設定するようにしてもよい。本実施形態によれば、ドレイン３４ｂ、３５ｂ側における不純物プロファイルをより緩やかにすることができるため、より高い耐圧を得ることが可能となる。
【０２２０】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法について図２３乃至図２５を用いて説明する。図２３乃至図２５は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【０２２１】
まず、素子分離領域を形成する工程から低濃度拡散層２９ａ、２９ｂを形成する工程までは、図１１（ａ）乃至図１５（ａ）を用いて上述した第１実施形態による半導体装置の製造方法と同様であるため、説明を省略する。
【０２２２】
次に、全面に、例えばＣＶＤ法により、例えば膜厚１００ｎｍのシリコン酸化膜を形成する。
【０２２３】
次に、全面に、例えばスピンコート法により、フォトレジスト膜１３０を形成する。
【０２２４】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜１３０をパターニングする。これにより、スペーサ３０ａを形成するためのフォトレジスト膜１３０が形成される（図２３（ａ）参照）。
【０２２５】
次に、フォトレジスト膜１３０をマスクとして、シリコン酸化膜をエッチングする。これにより、ゲート電極２６ａ、２６ｂの低濃度ソース領域２８ａ、２９ａ側の側壁部分に、シリコン酸化膜のサイドウォール絶縁膜３０が形成される。ゲート電極２６ａ、２６ｂの低濃度ドレイン領域２８ｂ、２９ｂ側の側壁を含む部分には、シリコン酸化膜のスペーサ３０ａが形成される。スペーサ３０ａは、高濃度ドレイン領域３２ａ、３２ｂを形成する際には、ドーパント不純物の注入を防止するマスク（注入ブロック）として機能する。また、スペーサ３０ａは、シリサイド膜３８を形成する際には、シリサイド化を防止するマスク（シリサイドブロック）として機能する。従って、スペーサ３０ａは、ゲート電極２６ａ、２６ｂの側壁部分を覆うのみならず、低濃度ドレイン領域２８ｂ、２９ｂの一部をも覆うように形成される。ゲート電極２６ａ、２６ｂとスペーサ３０ａの縁部との間の距離Ｌ１０、Ｌ１１は、例えば１８０ｎｍ程度とする。
【０２２６】
次に、全面に、例えばスピンコート法により、フォトレジスト膜１３２を形成する。
【０２２７】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜１３２をパターニングする。これにより、Ｎチャネル型高耐圧トランジスタ形成領域２Ｎ及びＮ型のコンタクト領域（ウェルタップ領域）４４が形成される領域をそれぞれ露出する開口部１３４がフォトレジスト膜１３２に形成される（図２３（ｂ）参照）。
【０２２８】
次に、例えばイオン注入法により、フォトレジスト膜１３２、ゲート電極２６ａ、サイドウォール絶縁膜３０及びスペーサ３０ａをマスクとして、半導体装置１０内にＮ型のドーパント不純物を導入する。これにより、Ｎ型の高濃度拡散層３２ａ、３２ｂ及びＮ型のコンタクト領域４４が形成される。Ｎ型のドレイン領域３２ｂは、ゲート電極２６ａから十分に離間して形成される。ゲート電極２６ａと高濃度ドレイン領域３２ｂとの間の距離Ｌ１０は、ゲート電極２６ａと高濃度ソース領域３２ａとの間の距離より大きく設定される。低濃度拡散層２８ａ、２８ｂと高濃度拡散層３２ａ、３２ｂとにより、エクステンションソース／ドレイン構造又はＬＤＤ構造のソース／ドレイン拡散層３４ａ、３４ｂが形成される。
【０２２９】
この後、例えばアッシングにより、フォトレジスト膜１３２を剥離する。
【０２３０】
次に、全面に、例えばスピンコート法により、フォトレジスト膜１３６を形成する。
【０２３１】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜１３６をパターニングする。
これにより、Ｐチャネル型高耐圧トランジスタ形成領域２Ｐ及びＰ型のコンタクト領域（ウェルタップ領域）４２が形成される領域をそれぞれ露出する開口部１３８がフォトレジスト膜１３６に形成される（図２４参照）。
【０２３２】
次に、例えばイオン注入法により、フォトレジスト膜１３６、ゲート電極２６ｂ、サイドウォール絶縁膜３０及びスペーサ３０ａをマスクとして、半導体装置１０内にＰ型のドーパント不純物を導入する。これにより、Ｐ型の高濃度拡散層３３ａ、３３ｂ及びＰ型のコンタクト領域４２が形成される。Ｐ型のドレイン領域３３ｂは、ゲート電極２６ｂから十分に離間して形成される。ゲート電極２６ｂと高濃度ドレイン領域３３ｂとの間の距離Ｌ１１は、ゲート電極２６ｂと高濃度ソース領域３３ａとの間の距離より大きく設定される。低濃度拡散層２９ａ、２９ｂと高濃度拡散層３３ａ、３３ｂとにより、エクステンションソース／ドレイン構造又はＬＤＤ構造のソース／ドレイン拡散層３５ａ、３５ｂが形成される。
【０２３３】
この後、例えばアッシングにより、フォトレジスト膜１３６を剥離する。
【０２３４】
この後の半導体装置の製造方法は、図１７（ａ）乃至図１９に示す第１実施形態による半導体装置の製造方法と同様であるため、説明を省略する。
【０２３５】
こうして、本実施形態による半導体装置が製造される（図２５参照）。
【０２３６】
［変形実施形態］
上記実施形態に限らず種々の変形が可能である。
【０２３７】
例えば、上記実施形態では、半導体基板１０としてＰ型の半導体基板を用いたが、半導体基板１０の導電型はＰ型に限定されるものではない。例えば、Ｎ型の半導体基板を用いてもよい。Ｎ型の半導体基板を用いる場合には、上述した各々の構成要素の導電型を反対の導電型に設定すればよい。
【０２３８】
また、第２実施形態では、Ｎチャネル高耐圧トランジスタ４０ＮとＰチャネル高耐圧トランジスタ４０Ｐとを用いてＣＭＯＳインバータを形成する場合を例に説明したが、これに限定されるものではない。例えば、Ｎチャネル高耐圧トランジスタ４０ＮとＰチャネル高耐圧トランジスタ４０Ｐとを用いて、ＥＳＤ保護回路を形成してもよい（第１実施形態の変形例参照）。
【符号の説明】
【０２３９】
２…高耐圧トランジスタ形成領域
２Ｎ…Ｎチャネル型高耐圧トランジスタ形成領域
２Ｐ…Ｐチャネル型高耐圧トランジスタ形成領域
４…内部回路
１０…半導体基板
１２…素子分離領域
１４…Ｐ型ウェル
１６…Ｎ型の拡散層
１８…Ｎ型の埋め込み拡散層
２０…Ｎ型ウェル
２２…チャネルドープ層
２３…チャネルドープ層
２４…ゲート絶縁膜
２６ａ、２６ｂ…ゲート電極
２８ａ…低濃度ソース領域、低濃度拡散層
２８ｂ…低濃度ドレイン領域、低濃度拡散層
２９ａ…低濃度ソース領域、低濃度拡散層
２９ｂ…低濃度ドレイン領域、低濃度拡散層
３０…サイドウォール絶縁膜、スペーサ
３０ａ…スペーサ
３２ａ…高濃度ソース領域、高濃度拡散層
３２ｂ…高濃度ドレイン領域、高濃度拡散層
３３ａ…高濃度ソース領域、高濃度拡散層
３３ｂ…高濃度ドレイン領域、高濃度拡散層
３４ａ…ソース拡散層
３４ｂ…ドレイン拡散層
３５ａ…ソース拡散層
３５ｂ…ドレイン拡散層
３８…シリサイド膜
４０Ｎ…Ｎチャネル型高耐圧トランジスタ
４０Ｐ…Ｐチャネル型高耐圧トランジスタ
４２…Ｐ型のコンタクト領域
４４…Ｎ型のコンタクト領域
４６…層間絶縁膜
４８…コンタクトホール
５０…導体プラグ
５２…層間絶縁膜
５４…溝
５６…配線
５８…層間絶縁膜
６０…層間絶縁膜
６２…コンタクトホール
６４…溝
６６ａ…導体プラグ
６６ｂ…配線
６８…層間絶縁膜
７０…層間絶縁膜
７２…コンタクトホール
７４…溝
７６ａ…導体プラグ
７６ｂ…配線
７８…層間絶縁膜
８０…層間絶縁膜
８２…コンタクトホール
８４…溝
８６ａ…導体プラグ
８６ｂ…配線
８８…層間絶縁膜
９０…コンタクトホール
９２ａ…導体プラグ
９２ｂ１〜９２ｂ９…配線
９４…フォトレジスト膜
９６…開口部
９８…フォトレジスト膜
１００…開口部
１０２…フォトレジスト膜
１０４…開口部
１０６…フォトレジスト膜
１０８…開口部
１１０…フォトレジスト膜
１１２…開口部
１１４…フォトレジスト膜
１１６…開口部
１１８…フォトレジスト膜
１２０…開口部
１２２…フォトレジスト膜
１２４…開口部
１２６…フォトレジスト膜
１２８…開口部
１３０…フォトレジスト膜
１３２…フォトレジスト膜
１３４…開口部
１３６…フォトレジスト膜
１３８…開口部
２０２…高耐圧トランジスタ形成領域
２１０…半導体基板
２１２…素子分離領域
２１４…Ｐ型ウェル
２１６…Ｎ型の拡散層
２１８…Ｎ型の埋め込み拡散層
２２０…Ｎ型ウェル
２２４…ゲート絶縁膜
２２６…ゲート電極
２２８ａ…低濃度ソース領域、低濃度拡散層
２２８ｂ…低濃度ドレイン領域、低濃度拡散層
２３０…フォトレジスト膜、スペーサ
２３０ａ…スペーサ
２３２ａ…高濃度ソース領域、高濃度拡散層
２３２ｂ…高濃度ドレイン領域、高濃度拡散層
２３４ａ…ソース拡散層
２３４ｂ…ドレイン拡散層
２３８…シリサイド膜
２４０…高耐圧トランジスタ
２４２…Ｐ型のコンタクト層
２４４…Ｎ型のコンタクト層
２９４…フォトレジスト膜
２９６…開口部
２９８…フォトレジスト膜
３００…開口部
３０２…フォトレジスト膜
３０４…開口部
３０３…フォトレジスト膜
３０５…開口部
３１０…フォトレジスト膜
３１２…開口部
３１４…フォトレジスト膜
３１６…開口部
３２２…フォトレジスト膜
３２４…開口部
３２６…フォトレジスト膜
３２８…開口部
３３０…フォトレジスト膜
【図１】
0005915194.tif 000002
【図２】
0005915194.tif 000003
【図３】
0005915194.tif 000004
【図４】
0005915194.tif 000005
【図５】
0005915194.tif 000006
【図６】
0005915194.tif 000007
【図７】
0005915194.tif 000008
【図８】
0005915194.tif 000009
【図９】
0005915194.tif 000010
【図１０】
0005915194.tif 000011
【図１１】
0005915194.tif 000012
【図１２】
0005915194.tif 000013
【図１３】
0005915194.tif 000014
【図１４】
0005915194.tif 000015
【図１５】
0005915194.tif 000016
【図１６】
0005915194.tif 000017
【図１７】
0005915194.tif 000018
【図１８】
0005915194.tif 000019
【図１９】
0005915194.tif 000020
【図２０】
0005915194.tif 000021
【図２１】
0005915194.tif 000022
【図２２】
0005915194.tif 000023
【図２３】
0005915194.tif 000024
【図２４】
0005915194.tif 000025
【図２５】
0005915194.tif 000026
【図２６】
0005915194.tif 000027
【図２７】
0005915194.tif 000028
【図２８】
0005915194.tif 000029
【図２９】
0005915194.tif 000030