(57)【特許請求の範囲】
【請求項１】
入力信号から時間順の複数のサンプルをダウンサンプリングするためのデコーダ回路であって、
前記時間順の複数のサンプルのうち第１、第２および第３のサンプルを受信するように構成された第１の入力ポートを含み、前記時間順の複数のサンプルのうち前記第２のサンプルは前記第１のサンプルの後かつ前記第３のサンプルの前であり、前記複数のサンプルは、前記入力信号のオーバーサンプルであり、
クロック遷移またはデータ遷移が前記第１、第２および第３のサンプルに先行するかどうかを示す状態を受信するように構成された第２の入力ポートを含み、
前記時間順の複数のサンプルから発生された第１、第２および第３のダウンサンプリングされたビットを受信するように構成された第３の入力ポートを含み、前記時間順の複数のサンプルのうち前記第２のダウンサンプリングされたビットは前記第１のダウンサンプリングされたビットの後かつ前記第３のダウンサンプリングされたビットの前であり、
前記第１、第２および第３の入力ポートに結合されて、前記状態が前記クロック遷移を示すとともに、前記第２および第３のダウンサンプリングされたビットが等しく、かつ前記第１のダウンサンプリングされたビットおよび前記第３のサンプルとは異なることに応答して、前記複数のサンプルの中に短パルスの存在を示す検出信号を発生するように構成された、検出器回路を含み、
前記検出器回路および前記第１の入力ポートに結合された発生器回路を含み、前記発生器回路は、第４のダウンサンプリングされたビットを発生するように構成され、前記第４のダウンサンプリングされたビットは、前記検出信号が前記短パルスの存在を示すことに応答して前記第３のサンプルに等しくなり、前記第４のダウンサンプリングされたビットは、前記検出信号が前記短パルスの存在を示していないことに応答して前記第２のサンプルに等しくなる、デコーダ回路。
【請求項２】
前記第１、第２および第３の入力ポートは、前記第１、第２および第３のサンプルと、前記状態と、前記第１、第２および第３のダウンサンプリングされたビットとを並列に受信するように構成される、請求項１に記載のデコーダ回路。
【請求項３】
前記複数のサンプルは、前記入力信号を８の倍数でオーバーサンプリングしたものであり、前記第１、第２、第３および第４のダウンサンプリングされたビットは、前記入力信号を４の倍数でオーバーサンプリングしたものに対応する、請求項１または２に記載のデコーダ回路。
【請求項４】
前記検出器回路は、前記クロック遷移の後に開始され、前記複数のサンプルのうち３〜６個のサンプルを含み、前記第１のサンプルおよび第２のサンプルのうち１つを有するまたは前記第１のサンプルに先行する前記複数のサンプルのうち１つを有する前記データ遷移の前に終了する、前記短パルスを検出するように構成され、
前記短パルスに対応する前記ダウンサンプリングされたビットは、第２および第３のダウンサンプリングされたビットである、請求項３に記載のデコーダ回路。
【請求項５】
前記複数のサンプル中の長パルスは、クロック遷移の後に開始され、前記複数のサンプルのうち６〜１０個のサンプルを含み、別のクロック遷移の前に終了し、
３〜５個のダウンサンプリングされたビットは、前記長パルスに対応している、請求項４に記載のデコーダ回路。
【請求項６】
前記検出器回路は、前記状態が前記クロック遷移を示しており、前記第１のダウンサンプリングされたビットが前記第２のダウンサンプリングされたビットに等しくなく、前記第２のダウンサンプリングされたビットが前記第３のダウンサンプリングされたビットに等しく、かつ、前記第３のダウンサンプリングされたビットが前記第３のサンプルに等しくないことに応答して、前記短パルスの存在を示す前記検出信号を発生するように構成される、請求項１または２に記載のデコーダ回路。
【請求項７】
前記第１の入力ポートおよび前記発生器回路に結合され、前記第２のサンプルが前記第１のサンプルまたは第３のサンプルのいずれか一方に等しいことに応答して、前記第１、第２および第３のサンプルの安定性を示す連続信号を発生するように構成された連続回路をさらに含む、請求項１から６のいずれか１項に記載のデコーダ回路。
【請求項８】
前記発生器回路は、
前記検出信号が前記複数のサンプル中に前記短パルスの存在を示すことに応答して前記第３のサンプルに等しい前記第４のダウンサンプリングされたビットを発生するように構成され、
前記検出信号が前記パルスの存在を示しておらず、前記連続信号が前記安定性を示すことに応答して前記第２のサンプルに等しい前記第４のダウンサンプリングされたビットを発生するように構成され、
前記検出信号が前記パルスの存在を示しておらず、前記連続信号が前記安定性を示していないことに応答して前記第３のダウンサンプリングされたビットに等しい前記第４のダウンサンプリングされたビットを発生するように構成される、請求項７に記載のデコーダ回路。
【請求項９】
前記第２の入力ポートに結合され、クロック遷移またはデータ遷移が前記第１、第２および第３のサンプルに先行するかどうかを示す状態を発生するように構成されるプリデコーダ回路をさらに含む、請求項１から８のいずれか１項に記載のデコーダ回路。
【請求項１０】
前記検出器回路と前記発生器回路は、ダウンサンプリング回路の第１のインスタンスに含まれ、
前記デコーダ回路は、ダウンサンプリング回路の第２、第３および第４のインスタンスを含み、
前記第１のインスタンスからの前記第４のダウンサンプリングされたビットは、前記第２のインスタンスの前記第３の入力ポートの前記第３のダウンサンプリングされたビットと、前記第３のインスタンスの前記第３の入力ポートの前記第２のダウンサンプリングされたビットと、前記第４のインスタンスの前記第３の入力ポートの前記第１のダウンサンプリングされたビットとに結合され、
前記第２のインスタンスからの前記第４のダウンサンプリングされたビットは、前記第３のインスタンスの前記第３の入力ポートの前記第３のダウンサンプリングされたビットと、前記第４のインスタンスの前記第３の入力ポートの前記第２のダウンサンプリングされたビットとに結合され、
前記第３のインスタンスからの前記第４のダウンサンプリングされたビットは、前記第４のインスタンスの前記第３の入力ポートの前記第３のダウンサンプリングされたビットに結合され、
前記第１のインスタンスの前記第１の入力ポートの前記第３のサンプルは、前記第２のインスタンスの前記第１の入力ポートの前記第１のサンプルであり、
前記第２のインスタンスの前記第１の入力ポートの前記第３のサンプルは、前記第３のインスタンスの前記第１の入力ポートの前記第１のサンプルであり、
前記第３のインスタンスの前記第１の入力ポートの前記第３のサンプルは、前記第４のインスタンスの前記第１の入力ポートの前記第１のサンプルである、請求項１から９のいずれか１項に記載のデコーダ回路。
【請求項１１】
入力信号から時間順の複数のサンプルをダウンサンプリングするための方法であって、
前記入力信号のオーバーサンプルである前記時間順の複数のサンプルのうち３つのサンプルと、クロック遷移またはデータ遷移が前記３つのサンプルに先行するかどうかを示す現在の状態と、前記時間順の複数のサンプルから発生された３つのダウンサンプリングされたビットとをデコーダ回路に入力するステップを含み、
前記３つのサンプルは、第１、第２および第３のサンプルを含み、前記時間順の複数のサンプルのうち前記第２のサンプルは前記第１のサンプルの後かつ前記第３のサンプルの前であり、
前記３つのダウンサンプリングされたビットは、第１、第２および第３のダウンサンプリングされたビットを含み、前記時間順の複数のサンプルのうち前記第２のダウンサンプリングされたビットは前記第１のダウンサンプリングされたビットの後かつ前記第３のダウンサンプリングされたビットの前であり、
前記現在の状態が前記クロック遷移を示しており、前記第２および第３のダウンサンプリングされたビットが等しく、かつ前記第１のダウンサンプリングされたビットおよび前記第３のサンプルとは異なることに応答して、前記複数のサンプルの中に短パルスの存在を示す検出信号を発生するステップを含み、
第４のダウンサンプリングされたビットを発生するステップを含み、
前記第４のダウンサンプリングされたビットは、前記検出信号が前記短パルスの存在を示すことに応答して前記第３のサンプルに等しくなり、前記第４のダウンサンプリングされたビットは、前記検出信号が前記短パルスの存在を示していないことに応答して前記第２のサンプルに等しくなる、方法。
【請求項１２】
前記方法は、前記第２のサンプルが前記第１のサンプルまたは前記第３のサンプルのいずれか一方に等しいことに応答して、前記第１、第２および第３のサンプルの安定性を示す連続信号を発生するステップをさらに含む、請求項１１に記載の方法。
【請求項１３】
前記第４のダウンサンプリングされたビットを発生するステップは、
前記検出信号が前記複数のサンプルの中に前記短パルスの存在を示すことに応答して、前記第３のサンプルに等しい前記第４のダウンサンプリングされたビットを発生し、
前記検出信号が前記存在を示しておらず、前記連続信号が前記安定性を示すことに応答して、前記第２のサンプルに等しい前記第４のダウンサンプリングされたビットを発生し、
前記検出信号が前記短パルスの存在を示しておらず、前記連続信号が前記安定性を示していないことに応答して、前記第３のダウンサンプリングされたビットに等しい前記第４のダウンサンプリングされたビットを発生するステップを含む、請求項１１または１２に記載の方法。
【請求項１４】
前記方法は、クロック遷移またはデータ遷移が前記第１、第２および第３のサンプルに先行するかどうかを示す状態信号を発生するステップをさらに含む、請求項１１から１３のいずれか１項に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の分野
１つ以上の実施形態は、一般にデコーダに関し、より具体的には、差分マンチェスタエンコーディングのオーバーサンプリングのデコードに関する。
【背景技術】
【０００２】
背景
差分マンチェスタエンコーディングは、データ遷移の位置に応じてクロック遷移を次々行う。データ遷移の位置に遷移が存在している場合に、ビット値「１」としてエンコードされ、データ遷移の位置に遷移が存在していない場合に、ビット値「０」としてエンコードされる。
【０００３】
クロック遷移およびデータ遷移のタイミングに影響を与えるノイズおよびジッタの存在下で、差分マンチェスタエンコーディングを効率的かつロバスト的にデコードすることは、一般的に必要とされる。
【発明の概要】
【課題を解決するための手段】
【０００４】
概要
一実施形態において、デコーダ回路は、差分マンチェスタエンコーディングを有する入力信号をオーバーサンプリングした複数のサンプルをダウンサンプリングする。第１の入力ポートは、サンプルのうち第１、第２および第３のサンプルを受信するように構成される。第２の入力ポートは、クロック遷移またはデータ遷移が第１、第２および第３のサンプルに先行するかどうかを示す状態を受信するように構成される。第３の入力ポートは、サンプルから発生された第１、第２および第３のダウンサンプリングされたビットを受信するように構成される。検出器回路は、第１、第２および第３の入力ポートに結合される。検出器回路は、上記状態がクロック遷移を示しており、第２および第３のダウンサンプリングされたビットが等しく、かつ第１のダウンサンプリングされたビットおよび第３のサンプルとは異なる場合に、複数のサンプルの中に短パルスの存在を示す検出信号を発生するように構成される。発生器回路は、検出器回路および第１の入力ポートに結合される。発生器回路は、第４のダウンサンプリングされたビットを発生するように構成される。第４のダウンサンプリングされたビットは、検出信号が短パルスの存在を示す場合に第３のサンプルに等しく、検出信号が短パルスの存在を示していない場合に第２のサンプルに等しい。
【０００５】
第１、第２および第３の入力ポートは、第１、第２および第３のサンプルと、状態と、第１、第２および第３のダウンサンプリングされたビットとを並列に受信するように構成されることができる。
【０００６】
複数のサンプルは、入力信号を８の倍数でオーバーサンプリングしたものであってもよく、第１、第２、第３および第４のダウンサンプリングされたビットは、入力信号を４の倍数でオーバーサンプリングしたものに対応してもよい。検出器回路は、クロック遷移の後に開始され、複数のサンプルのうち３〜６個のサンプルを含み、第１のサンプルおよび第２のサンプルのうち１つを有するまたは第１のサンプルに先行する複数のサンプルのうち１つを有するデータ遷移の前に終了する短パルスを検出するように構成されることができる。短パルスに対応するダウンサンプリングされたビットは、第２および第３のダウンサンプリングされたビットに対応する。複数のサンプル中の長パルスは、クロック遷移の後に開始され、複数のサンプルのうち６〜１０個のサンプルを含み、別のクロック遷移の前に終了することができる。３〜５個のダウンサンプリングされたビットは、長パルスに対応している。
【０００７】
検出器回路は、状態がクロック遷移を示しており、第１のダウンサンプリングされたビットが第２のダウンサンプリングされたビットに等しくなく、第２のダウンサンプリングされたビットが第３のダウンサンプリングされたビットに等しく、かつ、第３のダウンサンプリングされたビットが第３のサンプルに等しくないことに応答して、短パルスの存在を示す検出信号を発生するように構成されることができる。
【０００８】
デコーダ回路は、第１の入力ポートおよび発生器回路に結合される連続回路をさらに含むことができる。連続回路は、第２のサンプルが第１のサンプルまたは第３のサンプルのいずれか一方に等しいことに応答して、第１、第２および第３のサンプルの安定性を示す連続信号を発生するように構成される。発生器回路は、検出信号が複数のサンプルの中に短パルスの存在を示すことに応答して第３のサンプルに等しい前記第４のダウンサンプリングされたビットを発生するように構成され、検出信号が短パルスの存在を示しておらず、連続信号が安定性を示すことに応答して第２のサンプルに等しい前記第４のダウンサンプリングされたビットを発生するように構成され、検出信号が短パルスの存在を示しておらず、連続信号が安定性を示していないことに応答して第３のダウンサンプリングされたビットに等しい第４のダウンサンプリングされたビットを発生するように構成されることができる。
【０００９】
デコーダ回路は、プリデコーダ回路をさらに含むことができる。プリデコーダ回路は、第２の入力ポートに結合され、クロック遷移またはデータ遷移が第１、第２および第３のサンプルに先行するかどうかを示す状態を発生するように構成される。
【００１０】
検出器回路と発生器回路は、ダウンサンプリング回路の第１のインスタンスに含まれることができる。デコーダ回路は、ダウンサンプリング回路の第２、第３および第４のインスタンスを含むことができる。第１のインスタンスからの第４のダウンサンプリングされたビットは、第２のインスタンスの第３の入力ポートの第３のダウンサンプリングされたビットと、第３のインスタンスの第３の入力ポートの第２のダウンサンプリングされたビットと、第４のインスタンスの第３の入力ポートの第１のダウンサンプリングされたビットとに結合されることができる。第２のインスタンスからの第４のダウンサンプリングされたビットは、第３のインスタンスの第３の入力ポートの第３のダウンサンプリングされたビットと、第４のインスタンスの第３の入力ポートの第２のダウンサンプリングされたビットとに結合されることができる。第３のインスタンスからの第４のダウンサンプリングされたビットは、第４のインスタンスの第３の入力ポートの第３のダウンサンプリングされたビットに結合されることができる。第１のインスタンスの第１の入力ポートの第３のサンプルは、第２のインスタンスの第１の入力ポートの第１のサンプルであってもよい。第２のインスタンスの第１の入力ポートの第３のサンプルは、第３のインスタンスの第１の入力ポートの第１のサンプルであってもよい。第３のインスタンスの第１の入力ポートの第３のサンプルは、第４のインスタンスの第１の入力ポートの第１のサンプルであってもよい。
【００１１】
一実施形態において、デコーダ回路は、差分マンチェスタエンコーディングを有する入力信号由来のサンプルをダウンサンプリングする。デコーダ回路は、ダウンサンプリング回路の第１、第２、第３および第４のインスタンスを含む。ダウンサンプリング回路の各インスタンスは、入力ポートと、出力ポートと、検出器回路と、発生器回路とを含む。出力ポートは、ダウンサンプリング回路のインスタンスからの各ダウンサンプリングされたビットを送信するように構成される。入力ポートは、状態と、サンプルのうち３つのサンプルと、ダウンサンプリング回路の他のインスタンスの出力ポートの各ダウンサンプリングされたビットからの３つのダウンサンプリングされたビットとを受信するように構成される。受信した３つのサンプルは、初期、中間および最終のサンプルを含む。検出器回路は、入力ポートに結合され、３つのサンプルの前にまたはその中で終了する短パルスの存在を示す検出信号を発生するように構成される。検出信号は、状態と、３つのサンプルと、３つのダウンサンプリングされたビットとから発生される。発生器回路は、検出器回路と、入力ポートと、出力ポートとに結合される。発生器回路は、インスタンスの各ダウンサンプリングされたビットを発生するように構成される。各ダウンサンプリングされたビットは、検出信号が短パルスの存在を示す場合に最終のサンプルに等しく、検出信号が短パルスの存在を示していない場合に中間のサンプルに等しい。
【００１２】
ダウンサンプリング回路の各インスタンスの入力ポートの３つのダウンサンプリングされたビットは、、中間および最終のダウンサンプリングされたビットを含むことができる。第１のインスタンスの出力ポートからの各ダウンサンプリングされたビットは、第２のインスタンスの入力ポートの最終のダウンサンプリングされたビットと、第３のインスタンスの入力ポートの中間のダウンサンプリングされたビットと、第４のインスタンスの入力ポートの最初のダウンサンプリングされたビットとに結合されることができる。第２のインスタンスの出力ポートからの各ダウンサンプリングされたビットは、第３のインスタンスの入力ポートの最終のダウンサンプリングされたビットと、第４のインスタンスの入力ポートの中間のダウンサンプリングされたビットとに結合されることができる。第３のインスタンスの出力ポートからの各ダウンサンプリングされたビットは、第４のインスタンスの入力ポートの最終のダウンサンプリングされたビットに結合されることができる。
【００１３】
第２のインスタンスの出力ポートからの各ダウンサンプリングされたビットは、第１のレジスタの入力信号に結合することができ、第１のレジスタの出力信号は、第１のインスタンスの入力ポートの最初のダウンサンプリングされたビットに結合されることができる。第３のインスタンスの出力ポートからの各ダウンサンプリングされたビットは、第２のレジスタの入力信号に結合されることができ、第２のレジスタの出力信号は、第１のインスタンスの入力ポートの中間のダウンサンプリングされたビットと、第２のインスタンスの入力ポートの最初のダウンサンプリングされたビットとに結合されることができる。第４のインスタンスの出力ポートからの各ダウンサンプリングされたビットは、第３のレジスタの入力信号に結合されることができ、第３のレジスタの出力信号は、第１のインスタンスの入力ポートの最終のダウンサンプリングされたビットと、第２のインスタンスの入力ポートの中間のダウンサンプリングされたビットと、第３のインスタンスの入力ポートの最初のダウンサンプリングされたビットとに結合されることができる。
【００１４】
第１のインスタンスの入力ポートの最終のサンプルは、第２のインスタンスの入力ポートの最初のサンプルであってもよい。第２のインスタンスの入力ポートの最終のサンプルは、第３のインスタンスの入力ポートの最初のサンプルであってもよい。第３のインスタンスの入力ポートの最終のサンプルは、第４のインスタンスの入力ポートの最初のサンプルであってもよい。
【００１５】
ダウンサンプリング回路の各インスタンスの入力ポートの３つのダウンサンプリングされたビットは、最初、中間および最終のダウンサンプリングされたビットを含むことができる。ダウンサンプリング回路の各インスタンスの検出器回路は、状態がデータ遷移ではなくクロック遷移を示しており、最初のダウンサンプリングされたビットが中間のダウンサンプリングされたビットに等しくなく、中間のダウンサンプリングされたビットが最終のダウンサンプリングされたビットに等しく、最終のダウンサンプリングされたビットが第３のサンプルに等しくない場合に応答して、短パルスの存在を示す検出信号を発生するように構成されることができる。
【００１６】
ダウンサンプリング回路の各インスタンスの検出器回路はさらに、第２のサンプルが第１のサンプルまたは第３のサンプルのいずれか一方に等しいことに応答して、インスタンスの入力ポートの最初、中間および最終のサンプルの安定性を示す連続信号を発生するように構成されることができる。ダウンサンプリング回路の各インスタンスの検出器回路は、検出信号が複数のサンプルの中に短パルスの存在を示す場合に応答して最終のサンプルに等しく、検出信号が短パルスの存在を示しておらず、連続信号が安定性を示すことに応答して中間のサンプルに等しく、検出信号が短パルスの存在を示しておらず、連続信号が安定性を示していないことに応答して最終のダウンサンプリングされたビットに等しい各ダウンサンプリングされたビットを発生するように構成されることができる。
【００１７】
ダウンサンプリング回路の第１、第２、第３および第４のインスタンスのうち少なくとも１つのインスタンスは、プリデコーダ回路に関連付けられることができる。プリデコーダ回路は、インスタンスの入力ポートに結合されることができ、クロック遷移またはデータ遷移が最初、中間および最終のサンプルに先行するかどうかを示す状態を発生するように構成されることができる。
【００１８】
一実施形態において、方法は、差分マンチェスタエンコーディングを有する入力信号をオーバーサンプリングしたサンプルをダウンサンプリングする。サンプルのうち３つのサンプルと、現在の状態と、３つのダウンサンプリングされたビットとがデコーダ回路に入力される。現在の状態は、クロック遷移またはデータ遷移が３つのサンプルに先行しているかどうかを示す。３つのサンプルは、第１、第２および第３のサンプルを含む。３つのダウンサンプリングされたビットは、上記サンプルから発生され、第１、第２および第３のダウンサンプリングされたビットを含む。現在の状態がクロック遷移を示しており、第２および第３のダウンサンプリングされたビットが等しく、かつ第１のダウンサンプリングされたビットおよび第３のサンプルとは異なる場合に、複数のサンプルの中に短パルスの存在を示す検出信号が発生される。第４のダウンサンプリングされたビットが、検出信号が短パルスの存在を示している場合に第３のサンプルに等しく、検出信号が短パルスの存在を示していない場合に第２のサンプルに等しいように発生される。
【００１９】
方法は、第２のサンプルが第１のサンプルまたは第３のサンプルのいずれか一方に等しいことに応答して、第１、第２および第３のサンプルの安定性を示す連続信号を発生するステップをさらに含む。第４のダウンサンプリングされたビットを発生するステップは、検出信号が複数のサンプルの中に短パルスの存在を示すことに応答して第３のサンプルに等しく、検出信号が短パルスの存在を示しておらず、連続信号が安定性を示すことに応答して第２のサンプルに等しく、検出信号が短パルスの存在を示しておらず、連続信号が安定性を示していないことに応答して第３のダウンサンプリングされたビットに等しい第４のダウンサンプリングされたビットを発生するステップを含む。方法は、クロック遷移またはデータ遷移が第１、第２および第３のサンプルに先行するかどうかを示す状態信号を発生するステップをさらに含む。
【００２０】
なお、他の実施形態が以下の詳細な説明および請求項に記載されていることが理解されるであろう。
【００２１】
開示された実施形態のさまざまな局面および利点は、添付の図面を参照しながら、以下の詳細な説明を検討すれば、明らかになるであろう。
【図面の簡単な説明】
【００２２】
【図１】差分マンチェスタ波形のサンプリングを示すタイミング図である。
【図２】差分マンチェスタエンコーディングからサンプルをダウンサンプリングするためのプロセスを示すフローチャートである。
【図３】差分マンチェスタエンコーディングからサンプルをダウンサンプリングするためのデコーダ回路を示すブロック図である。
【図４】ダウンサンプリング回路の複数のインスタンスを有するデコーダ回路を示すブロック図である。
【図５−１】プリデコード遷移状態のカウントを指定するテーブルの図表を形成する。
【図５−２】プリデコード遷移状態のカウントを指定するテーブルの図表を形成する。
【図５−３】プリデコード遷移状態のカウントを指定するテーブルの図表を形成する。
【発明を実施するための形態】
【００２３】
詳細な説明
図１は、差分マンチェスタ波形１００のサンプリングを示すタイミング図である。丸は、入力信号の差分マンチェスタ波形１００から採取した入力サンプルを示す。１つ以上の実施態様は入力サンプルをダウンサンプリングされたビットにダウンサンプリングする。図１の網掛けの丸で示されたように、ダウンサンプリングされたビットは、通常、偶数の入力サンプルである。なお、いくつかの実施形態において、その後の差分マンチェスタ波形１００内にデコードされたデータの復調を支援するために、特定のダウンサンプリングされたビットが生成される。
【００２４】
差分マンチェスタ波形１００は、クロック遷移を示す名目位置１０２、１０４、１０６および１０８を有する。差分マンチェスタ波形１００は、各々の名目位置１０２、１０４、１０６または１０８において、クロック遷移を含む。差分マンチェスタ波形１００は、名目位置１０２において上昇クロック遷移１１２を含み、名目位置１０４において下降クロック遷移１１４を含み、名目位置１０６において下降クロック遷移１１６を含み、名目位置１０８において上昇クロック遷移１１８を含む。クロック遷移１１２、１１４および１１８が名目位置１０２、１０４および１０８に現れるが、クロック遷移１１６がその名目位置１０６から遅れる。クロック遷移１１６は、たとえば差分マンチェスタ波形１００上のノイズにより、その名目位置１０６から遅延されることが可能である。
【００２５】
差分マンチェスタ波形１００は、クロック遷移を示す名目位置１０２、１０４、１０６および１０８の間に挟まれている、選択的データ遷移１２６を示す名目位置１２２、１２４および１２６を有する。名目位置１２２、１２４または１２６にデータ遷移が存在する場合、その位置をビット値「１」としてエンコードし、名目位置１２２、１２４または１２６にデータ遷移が存在しない場合、その位置をビット値「０」としてエンコードする。差分マンチェスタ波形１００は名目位置１２２にデータ遷移を有しないため、その位置をビット値「０」としてエンコードする。差分マンチェスタ波形１００は名目位置１２４にデータ遷移１２８を有するため、その位置を次のビット値「１」としてエンコードする。マンチェスタ波形１００は名目位置１２６にデータ遷移を有しないため、その位置を別のビット値「０」としてエンコードする。データ遷移１２８は、たとえばノイズなどにより、その名目位置１２４から遅延される。
【００２６】
データ復調の場合に、遷移１１２、１１４、１２８、１１６および１１８の間のパルスの持続時間を用いて、クロック遷移１１２、１１４、１１６および１１８からデータ遷移１２８を識別することができる。長い持続時間を有するパルスが遷移１１４から先行する遷移１１２を離間しているため、遷移１１４は、クロック遷移である。遷移１１４がクロック遷移であり、かつ、短い持続時間を有するパルスが遷移１１４と１２８とを離間しているため、遷移１２８はデータ遷移であり、その次の遷移１１６はクロック遷移である。長い持続時間を有するパルスが遷移１１６と１１８とを離間しているため、遷移１１８は、クロック遷移である。隣接する遷移の間の定数値のサンプルの数は、サンプリング率に依存する分解能において、介在パルスの持続時間を示す。
【００２７】
名目クロック位置１０２、１０４、１０６および１０８の各隣接対に対して８つのサンプルがあるため、サンプル１３１〜１５６を用いて、差分マンチェスタ波形１００を８の倍数でオーバーサンプリングする。サンプル１３１〜１５６は、奇数サンプル１３１、１３３、１３５、１３７、１３９、１４１、１４３、１４５、１４７、１４９、１５１、１５３および１５５と、偶数サンプル１３２、１３４、１３６、１３８、１４０、１４２、１４４、１４６、１４８、１５０、１５２、１５４および１５６とを含む。
【００２８】
偶数サンプル（または奇数サンプル）を用いて差分マンチェスタ波形１００を４の倍数でオーバーサンプリングすることができる。しかしながら、一般的に、偶数サンプルにより与えられた情報は、ノイズおよびジッタに影響された差分マンチェスタ波形１００にエンコードされたデータを問題なく復調するのに十分ではない。たとえば、データ遷移１２８がノイズおよび／またはジッタによって遅延されるため、遷移１１４と１２８との間の短パルスには、３つの偶数サンプル１４０、１４２および１４４が存在する。また、クロック遷移１１６は、ノイズおよび／またはジッタによって遅延されるため、遷移１１６と１１８との間の長パルスには、３つの偶数サンプル１５０、１５２および１５４が存在する。このように、遷移１１４と１２８との間の短パルスに存在する偶数サンプルの数は、遷移１１６と１１８との間の長パルスに存在する偶数サンプルの数に等しい。したがって、２つの遷移間に存在する定数値の偶数サンプルの数は、長パルスから短パルスを識別するために十分な情報を提供していない。
【００２９】
一実施形態において、短パルスは、ビット値「１」としてエンコードされ、この短パルスは、クロック遷移の後に開始され、３〜６個のサンプルを含み、データ遷移の前に終了する。長パルスは、ビット値「０」としてエンコードされ、この長パルスは、クロック遷移の後に開始され、サンプルのうち６〜１０個のサンプルを含み、別のクロック遷移の前に終了する。
【００３０】
一実施形態において、ダウンサンプリングされたビットは、４の倍数で差分マンチェスタ波形１００をオーバーサンプリングしたものに相当する。ダウンサンプリングされたビットには、偶数サンプル１３２、１３４、１３６、１３８、１４０、１４２、１４６、１４８、１５０、１５２、１５４および１５６が繰返されるが、偶数サンプル１４４が省かれる。ダウンサンプリングされたビット１６０が発生され、偶数サンプル１４４を置換える。この置換えによって、遷移１１４と１２８との間の短パルスは、偶数サンプル１４０および１４２に対応する２つのダウンサンプリングされたビットを含む。これにより、２つのダウンサンプリングされたビットの短パルスが３つ以上のダウンサンプリングされたビットの長パルスから問題なく識別することが可能であるため、その後の差分マンチェスタ波形１００内にエンコードされたデータの復調が支援される。
【００３１】
図２は、差分マンチェスタエンコーディングからサンプルをダウンサンプリングするためのプロセス２００を示すフローチャートである。一実施形態において、サンプルは、差分マンチェスタエンコーディングを８の倍数でオーバーサンプリングし、デコーダ回路は、差分マンチェスタエンコーディングを４の倍数でオーバーサンプリングしたものに対応するダウンサンプリングされたビットを発生する。
【００３２】
ブロック２０２では、３つのサンプルと、３つのダウンサンプリングされたビットと、現在の状態とが入力される。図１に示された一実施形態の実例において、３つのサンプルは、連続している第１、第２および第３のサンプル１４３、１４４および１４５であり、３つのダウンサンプリングされたビットは、サンプル１３８、１４０および１４２に対応する連続の第１、第２および第３のダウンサンプリングされたビットであり、現在の状態は、入力サンプル１４３、１４４および１４５に先行する遷移がクロック遷移１１４である（データ遷移ではない）ことを示す。
【００３３】
ブロック２０４では、現在の状態がクロック遷移を示し、第２および第３のダウンサンプリングされたビットが等しくかつ両方が第１のダウンサンプリングされたビットおよび第３のサンプルの両方とは異なる場合に、サンプル内に短パルスの存在を示す検出信号を発生する。図１に示された一実施形態の実例において、現在の状態がクロック遷移１１４を示し、サンプル１４０および１４２に対応する第２および第３のダウンサンプリングされたビットが低い値で等しく、かつその低い値がサンプル１３８に対応する第１のサンプリングされたビットの高い値および第３のサンプル１４５の高い値とは異なる場合に、検出信号は、短パルスを示す。
【００３４】
ブロック２０６では、第２のサンプルが第１のサンプルまたは第３のサンプルのいずれか一方に等しい場合に、第１、第２および第３のサンプルの安定性を示す連続信号を発生する。図１に示された一実施形態の実例において、第２のサンプル１４４が第１のサンプル１４３に等しいので、連続信号は、入力サンプル１４３、１４４および１４５が安定であることを示す。第２のサンプルが第１および第３のサンプルの両方とは異なり、３つの入力サンプルがグリッチを有する場合に、連続信号は、安定性を示さない。
【００３５】
判断ブロック２０８は、検出信号が短パルスの存在を示すかどうかを検査する。短パルスが検出された場合、プロセス２００がブロック２１０に進み、そうでない場合、プロセス２００が判断ブロック２１２に進む。ブロック２１０では、第３のサンプルに等しい第４のダウンサンプリングされたビットが発生される。図１に示された一実施形態の実例において、第３のサンプル１４５に等しい新たなダウンサンプリングされたビット１６０が発生される。通常、ダウンサンプリングされたビットは偶数サンプルに対応するが、新たなダウンサンプリングされたビット１６０は、偶数サンプル１４４を置換える。これにより、検出された短パルスのダウンサンプリングされたビットの数がサンプル１４０および１４２に対応する２つのダウンサンプリングされたビットに短縮される。
【００３６】
判断ブロック２１２は、連続信号が入力サンプルの安定性を示すかどうかを検査する。入力サンプルが安定である場合、プロセス２００がブロック２１４に進み、そうでない場合、プロセス２００が判断ブロック２１６に進む。ブロック２１４において、３つの入力サンプルうち第２の入力サンプルに等しい第４のダウンサンプリングされたビットが発生される。一実施形態において第２のサンプルが偶数サンプルであるため、このようにすれば、各ダウンサンプリングされたビットが通常対応する偶数サンプルに等しいデフォルトケースを与える。ブロック２１６において、サンプル中のグリッチを抑えるために、３つの最初にダウンサンプリングされたビットのうち第３のダウンサンプリングされたビットに等しい第４のダウンサンプリングされたビットが発生される。
【００３７】
一実施形態において、ブロック２１０、２１４または２１６で第４のダウンサンプリングされたビットを発生した後、この第４のダウンサンプリングされたビットは、次のダウンサンプリングされたビットを再帰的に発生するために用いられる。この再帰は、時間的再帰および／または構造的再帰であってもよい。図１に示された一実施形態の実例において、新たなダウンサンプリングされたビット１６０と、以前に発生された、サンプル１４０および１４２に対応するダウンサンプリングされたビットとは、潜在的に更新された現在の状態からサンプル１４６に対応する次のダウンサンプリングされたビットと、サンプル１４５、１４６および１４７とを発生する。なお、この再帰は、奇数サンプル１４５を用いて、ダウンサンプリングされたビット１６０とサンプル１４６に対応する次のダウンサンプリングされたビットとの両方を発生する。
【００３８】
図３は、差分マンチェスタエンコーディングからサンプルをダウンサンプリングするためのデコーダ回路を示すブロック図である。これらのサンプルは、差分マンチェスタエンコーディングを有する入力信号をオーバーサンプリングしたものである。デコーダ回路は、入力ポート３０４で受信した３つのサンプルと、入力ポート３０６で受信した３つのダウンサンプリングされたビットと、入力ピン３０８で受信した状態とから、ダウンサンプリングされたビットを出力ピン３０２で発生する。
【００３９】
入力ポート３０４は、入力ピン３１０で第１のサンプルＳ１を受信し、入力ピン３１２で第２のサンプルＳ２を受信し、入力ピン３１４で第３のサンプルＳ３を受信するように構成されている。一実施形態において、入力ピン３１０で受信した第１のサンプルは、奇数サンプルであり、入力ピン３１２で受信した第２のサンプルは、第１のサンプルの次の偶数サンプルであり、入力ピン３１４で受信した第３のサンプルは、第２のサンプルの次の連続する奇数サンプルである。一実施形態において、入力ポート３０４で受信したサンプルは、入力信号を８の倍数でオーバーサンプリングしたものであり、入力ポート３０６で受信したダウンサンプリングされたビットおよび出力ピン３０２で発生されたダウンサンプリングされたビットは、入力信号を４の倍数でオーバーサンプリングしたものに対応する。
【００４０】
入力ポート３０６は、入力ピン３１６で第１のダウンサンプリングされたビットＢ１を受信し、入力ピン３１８で第２のダウンサンプリングされたビットＢ２を受信し、入力ピン３２０で第３のダウンサンプリングされたビットＢ３を受信するように構成されている。入力ポート３０６で受信したこれら３つのダウンサンプリングされたビットは、入力ピン３１０で受信したサンプルを含みおよびそれに先行するサンプルから発生される。
【００４１】
入力ピン３０８の入力ポートは、クロック遷移またはデータ遷移が入力ポート３０４で受信した３つのサンプルに先行するか否かを示す状態信号（「状態」）を受信するように構成されている。
【００４２】
一実施形態において、入力ポート３０４および３０６と状態ピン３０８の入力ポートとは、ピン３１０、３１２および３１４で３つのサンプルと、ピン３１６、３１８および３２０で３つのダウンサンプリングされたビットと、ピン３０８で状態とを並列に受信するように構成されている。
【００４３】
検出器回路３２２は、入力ポート３０４および３０６と、状態ピン３０８の入力ポートとに結合されている。検出器回路３２２は、ピン３０８で受信した状態がクロック遷移を示しており、ピン３１８および３２０で受信した第２および第３のダウンサンプリングされたビットが等しくかつピン３１６で受信した第１のダウンサンプリングされたビットおよびピン３１４で受信した第３のサンプルとは異なる場合に、受信したサンプルの中に短パルスの存在を示す検出信号をライン３２４に発生するように構成されている。一実施形態において、検出器回路３２２は、ピン３０８で受信した状態がクロック遷移を示しており、３１６で受信した第１のダウンサンプリングされたビットがピン３１８で受信した第２のダウンサンプリングされたビットに等しくなく、第２のダウンサンプリングされたビットがピン３２０で受信した第３のダウンサンプリングされたビットに等しく、および第３のダウンサンプリングされたビットがピン３１４で受信した第３のサンプルに等しくない場合に、受信したサンプルの中に短パルスの存在を示す検出信号をライン３２４に発生するように構成されている。
【００４４】
一実施形態において、検出器回路３２２は、クロック遷移の後に開始され、３〜６個のサンプルを含み、ピン３１２で受信した第２のサンプル、ピン３１０で受信した第１のサンプルまたはピン３１０で受信した第１のサンプルに先行するサンプルのうち１つを有するデータ遷移の前に終了する短パルスを検出するように構成されている。短パルスが検出される場合、短パルスに対応するダウンサンプリングされたビットは、ピン３１８および３２０で受信した第２および第３のダウンサンプリングされたビットとなる。本実施例において、サンプル内の長パルスは、クロック遷移の後に開始され、サンプルのうち６〜１０個のサンプルを含み、別のクロック遷移の前に終了する。
【００４５】
任意の連続回路３２６は、ピン３１２で受信した第２のサンプルがピン３１０で受信した第１のサンプルまたはピン３１４で受信した第３のサンプルのいずれか一方に等しい場合に、入力ポート３０４で受信したサンプルの安定性を示す連続信号をライン３２８上で発生するように構成されている。
【００４６】
発生器回路３３０は、検出器回路３２２および入力ポート３０４に結合される。発生器回路３３０は、ダウンサンプリングされたビットＢ４を出力端子３０２で発生するように構成されている。ライン３２４上の検出信号が短パルスの存在を示している場合に、このダウンサンプリングされたビットは、ピン３１４で受信した第３のサンプルに等しい。一実施形態において、任意の連続回路３２６が省略され、ライン３２４上の検出信号が短パルスの存在を示していない場合に、ピン３１２で受信した第２のサンプルに等しい。任意の連続回路３２６を含む実施形態において、ライン３２４上の検出信号が短パルスの存在を示しておらず、ライン３２８上の連続信号が安定性を示している場合に、出力ピン３０２で発生したダウンサンプリングされたビットは、ピン３１２で受信した第２のサンプルに等しく、ライン３２４上の検出信号が短パルスの存在を示しておらず、ライン３２８上の連続信号が安定性を示していない場合に、このダウンサンプリングされたビットは、ピン３２０で受信した第３のダウンサンプリングされたビットに等しい。
【００４７】
図４は、ダウンサンプリング回路の複数のインスタンス４０２、４０４、４０６および４０８を有するデコーダ回路４００を示すブロック図である。ダウンサンプリング回路の複数のインスタンス４０２、４０４、４０６および４０８は、ダウンサンプリング回路の構造的再帰を実現する。たとえば、ダウンサンプリング回路４０２、４０４、４０６および４０８は、図３に示すように実現されることができる。
【００４８】
ダウンサンプリング回路のインスタンス４０２、４０４、４０６および４０８の各々は、入力ポートと、出力ポートと、検出器回路と、発生器回路とを含む。たとえば、インスタンス４０２は、ライン４１０、４１１および４１２上に設けた入力ポートと、ライン４１４上に設けた出力ポートと、検出器回路４１６と、発生器回路４１８とを含む。
【００４９】
ライン４１０の入力ポートは、最初、中間および最終のサンプルを受信するように構成されている。ライン４１１の入力ポートは、ダウンサンプリング回路の他のインスタンス４０４，４０６および４０８の出力ポートで発生した各ダウンサンプリングされたビットからの、最初、中間および最終のダウンサンプリングされたビットを受信するように構成されている。ライン４１２の入力ポートは、状態を受信するように構成されている。
【００５０】
ライン４１４上の出力ポートは、インスタンス４０２からの各ダウンサンプリングされたビットを送信するように構成されている。
【００５１】
検出器回路４１６は、ライン４１０、４１１および４１２上の入力ポートに結合される。検出器回路４１６は、ライン４１０上の３つのサンプルの前にまたは３つのサンプル内で終了する短パルスの存在を示す検出信号をライン４２０に発生するように構成されている。ライン４２０上の検出信号は、ライン４１０で受信した３つのサンプルと、ライン４１１で受信した３つのダウンサンプリングされたビットと、ライン４１２で受信した状態から発生される。一実施形態において、ライン４１２で受信した状態がデータ遷移ではなくクロック遷移を示しており、最初のダウンサンプリングされたビットが中間のダウンサンプリングされたビットに等しくなく、中間のダウンサンプリングされたビットが最終ダウンサンプリングされたビットに等しく、および、最終のダウンサンプリングされたビットが第３のサンプルに等しくない場合に、ライン４２０上の検出信号は、短パルスの存在を示す。
【００５２】
発生器回路４１８は、検出器回路４１６と、ライン４１０、４１１および４１４の入出力ポートとに接続されている。発生器回路４１８は、各々のダウンサンプリングされたビットをインスタンス４０２のライン４１４に発生するように構成されている。ライン４２０上の検出信号が短パルスの存在を示す場合に、ライン４１４上の各ダウンサンプリングされたビットは、最終のサンプルに等しい。検出信号が短パルスの存在を示していない場合に、各ダウンサンプリングされたビットは、中間のサンプルに等しい。
【００５３】
ライン４１４、４２８、４３０および４３２の出力ポートで発生したダウンサンプリングされたビットは、インスタンス４０２、４０４、４０６および４０８の入力ポートへの構造的再帰および／または時間的再帰を有する。たとえば、インスタンス４０４のライン４２８の出力ポートからのダウンサンプリングされたビットは、第１の連続ダウンサンプリングされたビットを発生するために、インスタンス４０６への構造的再帰を有し、第２の連続ダウンサンプリングされたビットを発生するために、インスタンス４０８への構造的再帰を有し、インスタンス４０６に対して構造的再帰を有し、次のクロックサイクルで第３の連続ダウンサンプリングされたビットを発生するために、インスタンス４０２への構造的再帰および時間的再帰を有する。
【００５４】
インスタンス４０２からインスタンス４０４、４０６および４０８への構造的再帰を達成するために、インスタンス４０２のライン４１４上の出力ポートからの各ダウンサンプリングされたビットをインスタンス４０４の入力ポートのライン４２２の最終のダウンサンプリングされたビットと、インスタンス４０６の入力ポートのライン４２４の中間のダウンサンプリングされたビットと、インスタンス４０８の入力ポートのライン４２６の第１のダウンサンプリングされたビットとに結合する。同様に、インスタンス４０４のライン４２８上の出力ポートからの各ダウンサンプリングされたビットをインスタンス４０６の入力ポートのライン４２４の最終のダウンサンプリングされたビットと、インスタンス４０８の入力ポートのライン４２６の中間のダウンサンプリングされたビットとに結合する。さらに、インスタンス４０６のライン４３０上の出力ポートからの各ダウンサンプリングされたビットをインスタンス４０８の入力ポートのライン４２６の最終のダウンサンプリングされたビットに結合する。
【００５５】
インスタンス４０４からインスタンス４０２への構造的および時間的再帰を達成するために、インスタンス４０４のライン４２８上の出力ポートからの各ダウンサンプリングされたビットをレジスタ４３４の入力信号に結合し、レジスタ４３４の出力信号をインスタンス４０２の入力ポートのライン４１１の最初のダウンサンプリングされたビットに結合する。同様に、インスタンス４０６のライン４３０上の出力ポートからの各ダウンサンプリングされたビットをレジスタ４３６の入力信号に結合し、レジスタ４３６の出力信号をインスタンス４０２の入力ポートのライン４１１の中間のダウンサンプリングされたビットと、インスタンス４０４の入力ポートのライン４２２の最初のダウンサンプリングされたビットとに結合する。さらに、インスタンス４０８のライン４３２上の出力ポートからの各ダウンサンプリングされたビットをレジスタ４３８の入力信号に結合し、レジスタ４３８の出力信号をインスタンス４０２の入力ポートのライン４１１の最終のダウンサンプリングされたビットと、インスタンス４０４の入力ポートのライン４２２の中間のダウンサンプリングされたビットと、インスタンス４０６の入力ポートのライン４２４の最初のダウンサンプリングされたビットとに結合する。
【００５６】
デコーダ回路４００は、入力ピン４４０〜４４７で８個の入力サンプルＳ０〜Ｓ７を並列に受信する。ピン４４０、４４２、４４４および４４６で受信した偶数の入力サンプルは、インスタンス４０２、４０４、４０６および４０８の各々の入力ポートに対応するライン４１０、４５０、４５２および４５４の中間のサンプルである。ピン４４１、４４３、４４５および４４７で受信した奇数サンプルは、周期的に隣接するインスタンスの各ペア間で共有される。ピン４４１で受信した奇数の入力サンプルは、インスタンス４０２の入力ポートのライン４１０の最終のサンプルとインスタンス４０４の入力ポートのライン４５０の最初のサンプルとの両方である。ピン４４３で受信した奇数の入力サンプルは、インスタンス４０４の入力ポートのライン４５０の最終のサンプルとインスタンス４０６の入力ポートのライン４５２の最初のサンプルとの両方である。ピン４４５で受信した奇数の入力サンプルは、インスタンス４０６の入力ポートのライン４５２の最終のサンプルとインスタンス４０８の入力ポートのライン４５４の最初のサンプルとの両方である。さらに、ピン４４７で受信した奇数の入力サンプルは、インスタンス４０８の入力ポートのライン４５４の最終のサンプルと、次のクロックサイクルでレジスタ４５６を経由した、インスタンス４０２の入力ポートのライン４１０の最初のサンプルとの両方である。
【００５７】
デコーダ回路４００は、出力ピン４６０、４６１、４６２および４６３で４個のダウンサンプリングされたビットＢ０〜Ｂ３を並列に発生する。これらの４個のダウンサンプリングされたビットＢ０〜Ｂ３は、インスタンス４０２、４０４、４０６および４０８からのライン４１４、４２８、４３０および４３２上の出力ポートで発生したダウンサンプリングされたビットである。各クロックサイクルにおいて、ピン４６０、４６１、４６２および４６３で発生したこれらの４個のダウンサンプリングされたビットは、ピン４４０〜４４７で受信した８個の入力サンプルを２の倍数でダウンサンプリングしたものである。出力ピン４６０、４６１、４６２および４６３で発生したダウンサンプリングされたビット中の長パルスから短パルスを容易に識別することが可能であるため、デコーダ回路４００の上述したダウンサンプリングは、その後の差分マンチェスタ波形の中にエンコードされたデータの復調を支援する。
【００５８】
一実施形態において、各インスタンス４０２、４０４、４０６または４０８の検出器回路はさらに、その入力サンプルの安定性を示す連続信号を発生するように構成されている。たとえば、インスタンス４０２の検出器回路４１６は、中間のサンプルが最初のサンプルまたは最終のサンプルのいずれか１つに等しい場合に、ライン４１０上の最初、中間および最終のサンプルの安定性を示す連続信号をライン４６６に発生するように構成されている。発生器回路４１８は、最終のサンプル、中間のサンプルまたは最終のダウンサンプリングされたビットのいずれか１つに等しい各ダウンサンプリングされたビットをライン４１４に発生するように構成されている。ライン４２０上の検出信号が短パルスの存在を示す場合に、ライン４１４上の各ダウンサンプリングされたビットは、最終のサンプルに等しい。ライン４２０上の検出信号が短パルスの存在を示しておらず、ライン４６６上の連続信号が安定性を示している場合に、ライン４１４上の各ダウンサンプリングされたビットは、中間のサンプルに等しい。ライン４２０上の検出信号が短パルスの存在を示しておらず、ライン４６６上の連続信号が安定性を示していない場合に、ライン４１４上の各ダウンサンプリングされたビットは、最終のダウンサンプリングビットに等しい。
【００５９】
一実施形態において、インスタンスは４０２、４０４、４０６および４０８は、対応するプリデコーダ回路４７０、４７２および４７３と、状態レジスタ４７４とに結合される。たとえば、プリデコーダ回路４７０は、インスタンス４０６の入力ポートのライン４７６に結合される。プリデコーダ回路４７０は、クロック遷移またはデータ遷移がライン４５２上の最初、中間および最終のサンプルに先行するかどうかを示す状態を発生するように構成されている。
【００６０】
図５−１〜図５−３はともに、プリデコード遷移状態のカウントを指定するテーブルの図表を形成する。図４のカウンタ回路４８０は、図５のテーブルに従って、ライン４８２でカウントを発生する。
【００６１】
列５０２、５０４、５０６、５０８および５１０は、図４のカウンタ回路４８０の各入力ライン４８４に対応する。列５０２は、レジスタ４３８の出力信号に相当する。列５０４は、ライン４１４上のダウンサンプリングされたビットに相当する。列５０６は、ライン４２８上のダウンサンプリングされたビットに相当する。列５０８は、ライン４３０上のダウンサンプリングされたビットに相当する。列５１０は、ライン４３２上のダウンサンプリングされたビットに相当する。
【００６２】
列５１２は、カウントの値を示す。行５１４は、列５０２、５０４、５０６、５０８および５１０にある５つのダウンサンプリングされたビットのさまざまな可能値の範囲における遷移の数を指定する。行５１６は、列５０２、５０４、５０６、５０８および５１０にある５つのダウンサンプリングされたビットのさまざまな値の終点におけるパルス中の不変ビットのカウント数を指定する。行５１８は、列５０２、５０４、５０６、５０８および５１０にある５つのダウンサンプリングされたビットのさまざまな値の終点における最終の遷移に先行するパルス中の不変ビットのカウント数を指定する。行５２０は、列５０２、５０４、５０６、５０８および５１０にある５つのダウンサンプリングされたビットのさまざまな値の始点における第１のパルスの増分幅を指定する。この第１のパルスの幅の合計値は、行５２０からの増分幅と前のクロックサイクルの行５１６からの値との和である。行５２２は、列５０２、５０４、５０６、５０８および５１０にある５つのダウンサンプリングされたビットのさまざまな値の始点からの第２のパルスの幅を指定する。行５２４は、列５０２、５０４、５０６、５０８および５１０にある５つのダウンサンプリングされたビットのさまざまな値の始点からの第３のパルスの幅を指定する。
【００６３】
状態レジスタ４７４は、前のクロックサイクルでプリデコードした状態を格納する。この状態は、クロック遷移またはデータ遷移が入力ピン４４０〜４４７のサンプルを先行するかどうかを示す。インスタンス４０２および４０４は、レジスタ４７４からこの状態を直接受信する。レジスタ４７４からのこの状態は、状態プリデコーダ回路４７０により更新されてから、インスタンス４０６により受信される。レジスタ４７４からのこの状態は、状態プリデコーダ回路４７３により更新され、または状態プリデコーダ回路４７０および４７２（明確にするために、図４では、レジスタ４７４からプリデコーダ回路４７３までの接続は省略される）により連続的に更新されてから、インスタンス４０８により受信される。
【００６４】
行５１６の列５１２に示された不変ビットのカウントが１または２であり、かつ、行５１６および５１８における両方の不変ビットのカウントの合計が６以上である場合に、図４のプリデコーダ回路４７０は、データ遷移を示す。行５１６および５１８における両方の不変ビットのカウントの合計が３、４または５である場合に、プリデコーダ回路４７０は、クロック遷移を示す。
【００６５】
マルチプレクサ４７８は、行５１４の列５１２に示された遷移の数によって制御される。遷移が１つである場合、マルチプレクサ４７８は、プリデコーダ回路４７３からの状態をパスし、それ以外の場合、マルチプレクサ４７８は、プリデコーダ回路４７２からの状態をパスする。
【００６６】
第１の遷移が出力端子４６０および４６１で発生したダウンサンプリングされたビットの間にある場合に、プリデコーダ回路４７３は、この遷移の後で状態を更新する。プリデコーダ回路４７３は、レジスタ４７４に格納された前の状態、およびカウンタ回路４８０が図５のテーブルに従って提供したさまざまなカウントから、この更新された状態を決定する。
【００６７】
プリデコーダ回路４７２は、出力ピン４６０および４６１で発生したダウンサンプリングされたビット中の２つの遷移の後で状態を更新する。プリデコーダ回路４７２は、プリデコーダ回路４７０から出力した状態および図５のテーブルに従ってカウンタ回路４８０により提供されたさまざまなカウントから、この更新された状態を決定する。
【００６８】
差分マンチェスタエンコーディングを有するオーバーサンプリングをダウンサンプリングするためのさまざまなシステムに、上記実施形態を適用することが可能であると考えられる。明細書を考慮すれば他の態様および実施形態は、当業者にとって明らかであろう。これらの実施形態は、ソフトウェアを実行するように構成された１つ以上のプロセッサとして、特定用途向け集積回路（ＡＳＩＣ）として、またはプログラム可能なロジック装置のロジックとして実装することができる。本明細書および例示された実施形態は、例のみとして考えられ、以下の特許請求の範囲によって示される本発明の真の範囲を有することが意図される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５−１】
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【図５−２】
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【図５−３】
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