(57)【特許請求の範囲】
【請求項１】
第１方向に沿って積層された複数の第１電極膜と、前記複数の第１電極膜どうしの間に設けられた第１電極間絶縁膜と、を有する第１積層構造体と、
前記複数の第１電極膜の側面に対向する第１半導体層と、
前記複数の第１電極膜の前記側面と前記第１半導体層との間に設けられ有機化合物を含む第１有機膜と、
前記第１有機膜と前記第１半導体層との間に設けられた第１半導体側絶縁膜と、
前記第１有機膜と前記複数の第１電極膜の前記側面との間に設けられた第１電極側絶縁膜と、
を備え、
前記複数の第１電極膜は、
第１の第１電極膜と、
前記第１方向において前記第１の第１電極膜と離間した第２の第１電極膜と、
を含み、
前記第１電極間絶縁膜は、前記第１の第１電極膜と、前記第２の第１電極膜との間に設けられた絶縁部分を含み、
前記第１の第１電極膜は、
前記絶縁部分に対向する第１面と、
前記第１面と交差する第１側面と、
を有し、
前記第２の第１電極膜は、
前記絶縁部分に対向する第２面と、
前記第２面と交差する第２側面と、
を有し、
前記絶縁部分は、
第３側面と、
前記第１方向に対して垂直な方向において前記第３側面と離間する第４側面と、
を有し、
前記第１半導体層は、前記第１側面、前記第２側面及び前記第３側面と対向し、
前記第１有機膜は、
前記第１側面と前記第１半導体層との間に設けられた第１部分と、
前記第２側面と前記第１半導体層との間に設けられた第２部分と、
前記第１面と前記絶縁部分との間に設けられた第３部分と、
前記第２面と前記絶縁部分との間に設けられた第４部分と、
前記第４側面と対向する第５部分と、
を含み、
前記第３部分は、前記第１部分と連続し、
前記第５部分は、前記第３部分と連続し、
前記第４部分は、前記第５部分と連続し、
前記第２部分は、前記第４部分と連続し、
前記第１電極側絶縁膜は、前記第１有機膜と前記第１側面との間、前記第１有機膜と前記第１面との間、前記第１有機膜と前記第４側面との間、前記第１有機膜と前記第２面との間、及び、前記第１有機膜と前記第２側面との間に設けられ、
前記第１有機膜は、前記第１半導体側絶縁膜と結合しており、
前記第１半導体層は、前記第１積層構造体を前記第１方向に沿って貫通し、
前記第１半導体側絶縁膜は、前記第１半導体層の側面を取り囲み、
前記第１有機膜は、前記第１半導体側絶縁膜の側面を取り囲み、
前記第１電極側絶縁膜は、前記第１有機膜の側面を取り囲む、不揮発性半導体記憶装置。
【請求項２】
第１方向に沿って積層された複数の第１電極膜と、前記複数の第１電極膜どうしの間に設けられた第１電極間絶縁膜と、を有する第１積層構造体と、
前記複数の第１電極膜の側面に対向する第１半導体層と、
前記複数の第１電極膜の前記側面と前記第１半導体層との間に設けられ有機化合物を含む第１有機膜と、
前記第１有機膜と前記第１半導体層との間に設けられた第１半導体側絶縁膜と、
前記第１有機膜と前記複数の第１電極膜の前記側面との間に設けられた第１電極側絶縁膜と、
を備え、
前記複数の第１電極膜は、
第１の第１電極膜と、
前記第１方向において前記第１の第１電極膜と離間した第２の第１電極膜と、
を含み、
前記第１電極間絶縁膜は、前記第１の第１電極膜と、前記第２の第１電極膜との間に設けられた絶縁部分を含み、
前記第１の第１電極膜は、
前記絶縁部分に対向する第１面と、
前記第１面と交差する第１側面と、
を有し、
前記第２の第１電極膜は、
前記絶縁部分に対向する第２面と、
前記第２面と交差する第２側面と、
を有し、
前記絶縁部分は、
第３側面と、
前記第１方向に対して垂直な方向において前記第３側面と離間する第４側面と、
を有し、
前記第１半導体層は、前記第１側面、前記第２側面及び前記第３側面と対向し、
前記第１有機膜は、
前記第１側面と前記第１半導体層との間に設けられた第１部分と、
前記第２側面と前記第１半導体層との間に設けられた第２部分と、
前記第１面と前記絶縁部分との間に設けられた第３部分と、
前記第２面と前記絶縁部分との間に設けられた第４部分と、
前記第４側面と対向する第５部分と、
を含み、
前記第３部分は、前記第１部分と連続し、
前記第５部分は、前記第３部分と連続し、
前記第４部分は、前記第５部分と連続し、
前記第２部分は、前記第４部分と連続し、
前記第１電極側絶縁膜は、前記第１有機膜と前記第１側面との間、前記第１有機膜と前記第１面との間、前記第１有機膜と前記第４側面との間、前記第１有機膜と前記第２面との間、及び、前記第１有機膜と前記第２側面との間に設けられ、
前記第１有機膜は、前記第１半導体側絶縁膜と、エーテル結合、シリルエーテル結合、エステル結合、チオエーテル結合の少なくともいずれかにより結合されている、不揮発性半導体記憶装置。
【請求項３】
第１方向に沿って積層された複数の第１電極膜と、前記複数の第１電極膜どうしの間に設けられた第１電極間絶縁膜と、を有する第１積層構造体と、
前記複数の第１電極膜の側面に対向する第１半導体層と、
前記複数の第１電極膜の前記側面と前記第１半導体層との間に設けられ有機化合物を含む第１有機膜と、
前記第１有機膜と前記第１半導体層との間に設けられた第１半導体側絶縁膜と、
前記第１有機膜と前記複数の第１電極膜の前記側面との間に設けられた第１電極側絶縁膜と、
を備え、
前記複数の第１電極膜は、
第１の第１電極膜と、
前記第１方向において前記第１の第１電極膜と離間した第２の第１電極膜と、
を含み、
前記第１電極間絶縁膜は、前記第１の第１電極膜と、前記第２の第１電極膜との間に設けられた絶縁部分を含み、
前記第１の第１電極膜は、
前記絶縁部分に対向する第１面と、
前記第１面と交差する第１側面と、
を有し、
前記第２の第１電極膜は、
前記絶縁部分に対向する第２面と、
前記第２面と交差する第２側面と、
を有し、
前記絶縁部分は、
第３側面と、
前記第１方向に対して垂直な方向において前記第３側面と離間する第４側面と、
を有し、
前記第１半導体層は、前記第１側面、前記第２側面及び前記第３側面と対向し、
前記第１有機膜は、
前記第１側面と前記第１半導体層との間に設けられた第１部分と、
前記第２側面と前記第１半導体層との間に設けられた第２部分と、
前記第１面と前記絶縁部分との間に設けられた第３部分と、
前記第２面と前記絶縁部分との間に設けられた第４部分と、
前記第４側面と対向する第５部分と、
を含み、
前記第３部分は、前記第１部分と連続し、
前記第５部分は、前記第３部分と連続し、
前記第４部分は、前記第５部分と連続し、
前記第２部分は、前記第４部分と連続し、
前記第１電極側絶縁膜は、前記第１有機膜と前記第１側面との間、前記第１有機膜と前記第１面との間、前記第１有機膜と前記第４側面との間、前記第１有機膜と前記第２面との間、及び、前記第１有機膜と前記第２側面との間に設けられ、
前記第１有機膜は、前記第１半導体側絶縁膜と、前記第１有機膜に含まれる炭素原子と前記第１半導体側絶縁膜に含まれる原子との単結合、二重結合及び三重結合の少なくともいずれかにより結合されている、不揮発性半導体記憶装置。
【請求項４】
前記第１半導体層は、前記第１積層構造体を前記第１方向に沿って貫通し、
前記第１半導体側絶縁膜は、前記第１半導体層の側面を取り囲み、
前記第１有機膜は、前記第１半導体側絶縁膜の側面を取り囲み、
前記第１電極側絶縁膜は、前記第１有機膜の側面を取り囲む、請求項２または３に記載の不揮発性半導体記憶装置。
【請求項５】
前記第１有機膜は、単分子膜である、請求項１〜４のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項６】
前記第１有機膜は、Ｚｎ、Ｃｕ、Ｆｅ、Ｒｕ及びＩｒよりなる群から選択された少なくともいずれかを含む、請求項１〜４のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項７】
前記第１有機膜は、ポルフィリン、メタロセン及びビピリジンの少なくともいずれかを含む、請求項１〜６のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項８】
前記第１半導体側絶縁膜は、金属酸化物を含む、請求項１〜７のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項９】
前記第１方向に対して垂直な第２方向において前記第１積層構造体と並び、前記第１方向に沿って積層された複数の第２電極膜と、前記複数の第２電極膜どうしの間に設けられた第２電極間絶縁膜と、を有する第２積層構造体と、
前記複数の第２電極膜の側面に対向する第２半導体層と、
前記複数の第２電極膜の前記側面と前記第２半導体層との間に設けられ有機化合物を含む第２有機膜と、
前記第２有機膜と前記第２半導体層との間に設けられた第２半導体側絶縁膜と、
前記第２有機膜と前記複数の第２電極膜の前記側面との間に設けられた第２電極側絶縁膜と、
前記第１半導体層と前記第２半導体層とを電気的に接続する接続部と、
をさらに備えた、請求項１〜８のいずれか１つに記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置の記憶容量を増加させるために、３次元積層メモリが提案されている。３次元積層メモリにおいては、例えば、交互に積層された絶縁膜と電極膜とを有する積層構造体と、積層構造体を積層方向において貫通するシリコンピラーと、シリコンピラーと電極膜との間の電荷蓄積層（記憶層）と、が設けられる。これにより、シリコンピラーと各電極膜との交差部にメモリセルが設けられる。さらに、２本のシリコンピラーを基板の側で接続したＵ字形状のメモリストリングを用いる構成も考えられる。  
３次元積層メモリにおいて、集積度をさらに向上させるために改良の余地がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−２６６１４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、集積度を向上させた不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
本発明の実施形態によれば、第１積層構造体と、第１半導体層と、第１有機膜と、第１半導体側絶縁膜と、第１電極側絶縁膜と、を備えた不揮発性半導体記憶装置が提供される。前記第１積層構造体は、第１方向に沿って積層された複数の第１電極膜と、前記複数の第１電極膜どうしの間に設けられた第１電極間絶縁膜と、を有する。前記第１半導体層は、前記複数の第１電極膜の側面に対向する。第１有機膜は、前記複数の第１電極膜の前記側面と前記第１半導体層との間に設けられ有機化合物を含む。前記第１半導体側絶縁膜は、前記第１有機膜と前記第１半導体層との間に設けられる。前記第１電極側絶縁膜は、前記第１有機膜と前記複数の第１電極膜の前記側面との間に設けられる。前記複数の第１電極膜は、第１の第１電極膜と、前記第１方向において前記第１の第１電極膜と離間した第２の第１電極膜と、を含む。前記第１電極間絶縁膜は、前記第１の第１電極膜と、前記第２の第１電極膜との間に設けられた絶縁部分を含む。第１の第１電極膜は、前記絶縁部分に対向する第１面と、前記第１面と交差する第１側面と、を有する。前記第２の第１電極膜は、前記絶縁部分に対向する第２面と、前記第２面と交差する第２側面と、を有する。前記絶縁部分は、第３側面と、前記第１方向に対して垂直な方向において前記第３側面と離間する第４側面と、を有する。前記第１半導体層は、前記第１側面、前記第２側面及び前記第３側面と対向する。前記第１有機膜は、前記第１側面と前記第１半導体層との間に設けられた第１部分と、前記第２側面と前記第１半導体層との間に設けられた第２部分と、前記第１面と前記絶縁部分との間に設けられた第３部分と、前記第２面と前記絶縁部分との間に設けられた第４部分と、前記第４側面と対向する第５部分と、を含む。前記第３部分は、前記第１部分と連続し、前記第５部分は、前記第３部分と連続し、前記第４部分は、前記第５部分と連続し、前記第２部分は、前記第４部分と連続する。前記第１電極側絶縁膜は、前記第１有機膜と前記第１側面との間、前記第１有機膜と前記第１面との間、前記第１有機膜と前記第４側面との間、前記第１有機膜と前記第２面との間、及び、前記第１有機膜と前記第２側面との間に設けられる。前記第１有機膜は、前記第１半導体側絶縁膜と結合している。前記第１半導体層は、前記第１積層構造体を前記第１方向に沿って貫通し、前記第１半導体側絶縁膜は、前記第１半導体層の側面を取り囲み、前記第１有機膜は、前記第１半導体側絶縁膜の側面を取り囲み、前記第１電極側絶縁膜は、前記第１有機膜の側面を取り囲む。
本発明の別の実施形態によれば、第１積層構造体と、第１半導体層と、第１有機膜と、第１半導体側絶縁膜と、第１電極側絶縁膜と、を備えた不揮発性半導体記憶装置が提供される。前記第１積層構造体は、第１方向に沿って積層された複数の第１電極膜と、前記複数の第１電極膜どうしの間に設けられた第１電極間絶縁膜と、を有する。前記第１半導体層は、前記複数の第１電極膜の側面に対向する。第１有機膜は、前記複数の第１電極膜の前記側面と前記第１半導体層との間に設けられ有機化合物を含む。前記第１半導体側絶縁膜は、前記第１有機膜と前記第１半導体層との間に設けられる。前記第１電極側絶縁膜は、前記第１有機膜と前記複数の第１電極膜の前記側面との間に設けられる。前記複数の第１電極膜は、第１の第１電極膜と、前記第１方向において前記第１の第１電極膜と離間した第２の第１電極膜と、を含む。前記第１電極間絶縁膜は、前記第１の第１電極膜と、前記第２の第１電極膜との間に設けられた絶縁部分を含む。第１の第１電極膜は、前記絶縁部分に対向する第１面と、前記第１面と交差する第１側面と、を有する。前記第２の第１電極膜は、前記絶縁部分に対向する第２面と、前記第２面と交差する第２側面と、を有する。前記絶縁部分は、第３側面と、前記第１方向に対して垂直な方向において前記第３側面と離間する第４側面と、を有する。前記第１半導体層は、前記第１側面、前記第２側面及び前記第３側面と対向する。前記第１有機膜は、前記第１側面と前記第１半導体層との間に設けられた第１部分と、前記第２側面と前記第１半導体層との間に設けられた第２部分と、前記第１面と前記絶縁部分との間に設けられた第３部分と、前記第２面と前記絶縁部分との間に設けられた第４部分と、前記第４側面と対向する第５部分と、を含む。前記第３部分は、前記第１部分と連続し、前記第５部分は、前記第３部分と連続し、前記第４部分は、前記第５部分と連続し、前記第２部分は、前記第４部分と連続する。前記第１電極側絶縁膜は、前記第１有機膜と前記第１側面との間、前記第１有機膜と前記第１面との間、前記第１有機膜と前記第４側面との間、前記第１有機膜と前記第２面との間、及び、前記第１有機膜と前記第２側面との間に設けられる。前記第１有機膜は、前記第１半導体側絶縁膜と、エーテル結合、シリルエーテル結合、エステル結合、チオエーテル結合の少なくともいずれかにより結合されている。
本発明の別の実施形態によれば、第１積層構造体と、第１半導体層と、第１有機膜と、第１半導体側絶縁膜と、第１電極側絶縁膜と、を備えた不揮発性半導体記憶装置が提供される。前記第１積層構造体は、第１方向に沿って積層された複数の第１電極膜と、前記複数の第１電極膜どうしの間に設けられた第１電極間絶縁膜と、を有する。前記第１半導体層は、前記複数の第１電極膜の側面に対向する。第１有機膜は、前記複数の第１電極膜の前記側面と前記第１半導体層との間に設けられ有機化合物を含む。前記第１半導体側絶縁膜は、前記第１有機膜と前記第１半導体層との間に設けられる。前記第１電極側絶縁膜は、前記第１有機膜と前記複数の第１電極膜の前記側面との間に設けられる。前記複数の第１電極膜は、第１の第１電極膜と、前記第１方向において前記第１の第１電極膜と離間した第２の第１電極膜と、を含む。前記第１電極間絶縁膜は、前記第１の第１電極膜と、前記第２の第１電極膜との間に設けられた絶縁部分を含む。第１の第１電極膜は、前記絶縁部分に対向する第１面と、前記第１面と交差する第１側面と、を有する。前記第２の第１電極膜は、前記絶縁部分に対向する第２面と、前記第２面と交差する第２側面と、を有する。前記絶縁部分は、第３側面と、前記第１方向に対して垂直な方向において前記第３側面と離間する第４側面と、を有する。前記第１半導体層は、前記第１側面、前記第２側面及び前記第３側面と対向する。前記第１有機膜は、前記第１側面と前記第１半導体層との間に設けられた第１部分と、前記第２側面と前記第１半導体層との間に設けられた第２部分と、前記第１面と前記絶縁部分との間に設けられた第３部分と、前記第２面と前記絶縁部分との間に設けられた第４部分と、前記第４側面と対向する第５部分と、を含む。前記第３部分は、前記第１部分と連続し、前記第５部分は、前記第３部分と連続し、前記第４部分は、前記第５部分と連続し、前記第２部分は、前記第４部分と連続する。前記第１電極側絶縁膜は、前記第１有機膜と前記第１側面との間、前記第１有機膜と前記第１面との間、前記第１有機膜と前記第４側面との間、前記第１有機膜と前記第２面との間、及び、前記第１有機膜と前記第２側面との間に設けられる。前記第１有機膜は、前記第１半導体側絶縁膜と、前記第１有機膜に含まれる炭素原子と前記第１半導体側絶縁膜に含まれる原子との単結合、二重結合及び三重結合の少なくともいずれかにより結合されている。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る不揮発性半導体記憶装置を示す模式的断面図である。
【図２】第１の実施形態に係る不揮発性半導体記憶装置を示す模式的断面図である。
【図３】第１の実施形態に係る不揮発性半導体記憶装置を示す模式的斜視図である。
【図４】第１の実施形態に係る不揮発性半導体記憶装置を示す模式的断面図である。
【図５】第１の実施形態に係る不揮発性半導体記憶装置の電極膜を示す模式的平面図である。
【図６】図６（ａ）〜図６（ｄ）は、実施形態に係る不揮発性半導体記憶装置に用いられる材料を示す図である。
【図７】図７（ａ）〜図７（ｄ）は、実施形態に係る不揮発性半導体記憶装置に用いられる材料を示す図である。
【図８】図８（ａ）〜図８（ｃ）は、実施形態に係る不揮発性半導体記憶装置に用いられる材料を示す図である。
【図９】図９（ａ）〜図９（ｄ）は、実施形態に係る不揮発性半導体記憶装置に用いられる材料を示す図である。
【図１０】図１０（ａ）及び図１０（ｂ）は、実施形態に係る不揮発性半導体記憶装置に用いられる材料を示す図である。
【図１１】図１１（ａ）及び図１１（ｂ）は、不揮発性半導体記憶装置に対応する試料の構成を示す模式的断面図である。
【図１２】図１２（ａ）及び図１２（ｂ）は、不揮発性半導体記憶装置に対応する試料の特性を示す模式的断面図である。
【図１３】図１３（ａ）及び図１３（ｂ）は、第１の実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程順模式的断面図である。
【図１４】図１４（ａ）及び図１４（ｂ）は、第１の実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程順模式的断面図である。
【図１５】図１５（ａ）及び図１５（ｂ）は、第１の実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程順模式的断面図である。
【図１６】図１６（ａ）及び図１６（ｂ）は、第１の実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程順模式的断面図である。
【図１７】第１の実施形態に係る不揮発性半導体記憶装置の製造方法を示すフローチャート図である。
【図１８】第２の実施形態に係る不揮発性半導体記憶装置を示す模式的断面図である。
【図１９】図１９（ａ）及び図１９（ｂ）は、第２の実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程順模式的断面図である。
【図２０】第２の実施形態に係る不揮発性半導体記憶装置の製造方法を示す工程順模式的断面図である。
【図２１】第３の実施形態に係る不揮発性半導体記憶装置を示す模式的斜視図である。
【図２２】第３の実施形態に係る不揮発性半導体記憶装置の構成を示す模式的断面図である。
【図２３】第４の実施形態に係る不揮発性半導体記憶装置を示す模式的断面図である。
【発明を実施するための形態】
【０００７】
以下に、各実施の形態について図面を参照しつつ説明する。  
図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。  
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
（第１の実施の形態）
図１は、第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。  
図２は、第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。  
図３は、第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。  
図３においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。  
図４は、第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。  
図５は、第１の実施形態に係る不揮発性半導体記憶装置の電極膜の構成を例示する模式的平面図である。  
まず、図３及び図４を参照しつつ、本実施形態に係る不揮発性半導体記憶装置の構成の概要を説明する。
【０００９】
図３及び図４に表したように、本実施形態に係る不揮発性半導体記憶装置１１０においては、例えば単結晶シリコンからなる基板１１（半導体基板）が設けられる。
【００１０】
図４に表したように、基板１１においては、例えば、メモリセルが形成されるメモリアレイ領域ＭＲと、メモリアレイ領域ＭＲに併設される周辺領域ＰＲと、が設定される。周辺領域ＰＲにおいては、基板１１の主面１１ａ上には、例えば、各種の周辺領域回路ＰＲ１が設けられる。
【００１１】
メモリアレイ領域ＭＲにおいては、基板１１の主面１１ａ上に例えば回路部ＣＵが設けられる。回路部ＣＵの上にメモリ部ＭＵが設けられる。回路部ＣＵは必要に応じて設けられ、省略可能である。  
図４に表したように、回路部ＣＵとメモリ部ＭＵとの間には、例えば酸化シリコンからなる層間絶縁膜１３が設けられている。
【００１２】
図４に表したように、メモリ部ＭＵは、例えば、マトリクスメモリセル部ＭＵ１と配線接続部ＭＵ２とを含む。マトリクスメモリセル部ＭＵ１は、３次元マトリクス状に配列したメモリセルトランジスタを含む。配線接続部ＭＵ２においては、マトリクスメモリセル部ＭＵ１の配線が接続される。複数のメモリセルトランジスタは、例えば基板１１の主面１１ａに対して垂直な方向と、主面１１ａに対して平行で互いに異なる２つの方向と、の３つの方向に沿って、３次元マトリクス状に並ぶ。
【００１３】
図３は、マトリクスメモリセル部ＭＵ１の構成を例示している。  
図４においては、マトリクスメモリセル部ＭＵ１として、図３のＡ−Ａ’線断面の一部と、図３のＢ−Ｂ’線断面の一部が例示されている。
【００１４】
図３及び図４に表したように、マトリクスメモリセル部ＭＵ１においては、基板１１の主面１１ａ上に、積層構造体ＭＬが設けられる。  
積層構造体ＭＬは、第１方向に沿って交互に積層された複数の電極膜６１と複数の電極間絶縁膜６２とを有する。電極間絶縁膜６２は、電極膜６１どうしを絶縁する。
【００１５】
本願明細書において、「積層」とは、複数の層が直接重ねられる場合の他、複数の層の間に他の要素が挿入されて重ねられる場合も含む。
【００１６】
積層構造体ＭＬにおける電極膜６１及び電極間絶縁膜６２の積層方向をＺ軸方向（第１方向）とする。Ｚ軸方向は、基板１１の主面１１ａに対して垂直な方向である。Ｚ軸方向に対して垂直な１つの方向をＸ軸方向（第２方向）とする。そして、Ｚ軸方向とＸ軸方向とに対して垂直な方向をＹ軸方向（第３方向）とする。
【００１７】
不揮発性半導体記憶装置１１０は、選択ゲート電極ＳＧをさらに備える。選択ゲート電極ＳＧは、積層構造体ＭＬとＺ軸方向に沿って積層される。
【００１８】
電極膜６１は、Ｙ軸方向に沿って延在する帯状の部分を有している。選択ゲート電極ＳＧも、Ｙ軸方向に沿って延在する帯状の部分を有している。
【００１９】
そして、積層構造体ＭＬ及び選択ゲート電極ＳＧをＺ軸方向に貫通する半導体層ＳＰが設けられる。本具体例では、半導体層ＳＰは、Ｚ軸方向に沿って延在する半導体ピラーである。この半導体層ＳＰは、例えば、積層構造体ＭＬをＺ軸方向に貫通する貫通ホールＴＨの中に半導体を埋め込むことによって形成される。半導体層ＳＰは、Ｚ軸方向に沿って延在する柱状または筒状である。
【００２０】
後述するように、不揮発性半導体記憶装置１１０においては、電極膜６１と半導体層ＳＰとが交差する部分において、記憶層を有するメモリセルトランジスタが形成される。メモリセルトランジスタは３次元マトリクス状に配列される。この記憶層に電荷が蓄積される。これにより、各メモリセルトランジスタは、データを記憶するメモリセルＭＣとして機能する。
【００２１】
このように、不揮発性半導体記憶装置１１０においては、複数のメモリストリングが設けられる。複数のメモリストリングは、電気的に書き換えが可能な複数のメモリセルＭＣを含む。複数のメモリセルＭＣは直列に接続されている。複数のメモリセルＭＣの少なくとも一部は、Ｚ軸方向に沿って並ぶ。複数のメモリストリングは、Ｘ−Ｙ平面内にマトリクス状に配置される。
【００２２】
図３及び図４においては、電極膜６１が４枚描かれているが、積層構造体ＭＬにおいて、設けられる電極膜６１の数は任意である。
【００２３】
半導体層ＳＰのうちで、積層構造体ＭＬを貫通する部分と、選択ゲート電極ＳＧを貫通する部分と、は、連続して形成された半導体からなる層である。または、半導体層ＳＰのうちの積層構造体ＭＬを貫通する部分と、半導体層ＳＰのうちの選択ゲート電極ＳＧを貫通する部分と、が別の工程で形成され、これらの部分が電気的に接続される。
【００２４】
図４に表したように、積層構造体ＭＬの最下部（例えば、基板１１に最も近い側）の電極膜６１の下に絶縁膜１５ａを設けることができる。この絶縁膜１５ａを積層構造体ＭＬに含めても良い。積層構造体ＭＬの最上部（例えば、基板１１から最も遠い側）の電極膜６１の上に絶縁膜１５を設けることができる。この絶縁膜１５を積層構造体ＭＬに含めても良い。絶縁膜１５及び１５ａには、例えば酸化シリコンが用いられる。実施形態はこれに限らず、絶縁膜１５及び１５ａの材料は任意である。
【００２５】
積層構造体ＭＬと選択ゲート電極ＳＧとの間に、例えば層間絶縁膜１６が設けられる。
【００２６】
図４に表したように、選択ゲート電極ＳＧどうしをＹ軸方向に沿って分断する層間絶縁膜１７が設けられている。層間絶縁膜１７は、Ｙ軸方向に沿って延在する。
【００２７】
そして、層間絶縁膜１７の上に層間絶縁膜１８が設けられ、その上に、ソース線ＳＬとコンタクト電極２２とが設けられている。ソース線ＳＬの周りには層間絶縁膜１９が設けられている。
【００２８】
そして、ソース線ＳＬの上に層間絶縁膜２３が設けられる。層間絶縁膜２３の上にビット線ＢＬが設けられている。ビット線ＢＬは、例えば、Ｘ軸方向に沿った帯状の形状を有している。層間絶縁膜１６、１７、１８、１９及び２３には、例えば酸化シリコンが用いられる。
【００２９】
そして、不揮発性半導体記憶装置１１０においては、２本ずつの半導体層ＳＰは、基板１１の側で接続されている。  
すなわち、不揮発性半導体記憶装置１１０は、第１半導体層ＳＰ１と第２半導体層ＳＰ２とを基板１１の側で電気的に接続する接続部ＣＰ（例えば第１接続部ＣＰ）をさらに備える。接続部ＣＰには、例えば、半導体を用いることができる。接続部ＣＰには、例えば半導体層ＳＰとなる材料を用いることができる。
【００３０】
ただし、後述するように、半導体層ＳＰのそれぞれが独立し、半導体層ＳＰどうしが接続されていなくても良い。以下では、２本ずつの半導体層ＳＰが接続される場合について説明する。
【００３１】
図３に表したように、例えば、第２〜第４半導体層ＳＰ２〜ＳＰ４がさらに設けられる。第２半導体層ＳＰ２〜第４半導体層ＳＰ４は、Ｘ軸方向において、第１半導体層ＳＰ１と並ぶ。第１半導体層ＳＰ１と第４半導体層ＳＰ４との間に第２半導体層ＳＰ２が設けられる。第２半導体層ＳＰ２と第４半導体層ＳＰ４との間に第３半導体層ＳＰ３が設けられる。
【００３２】
第１接続部ＣＰ１によって接続された第１半導体層ＳＰ１及び第２半導体層ＳＰ２が、ペアとなって、１つのＵ字形状のＮＡＮＤストリングとなる。第２接続部ＣＰ２によって接続された第３半導体層ＳＰ３及び第４半導体層ＳＰ４が、ペアとなって、別のＵ字形状のＮＡＮＤストリングとなる。
【００３３】
図５に表したように、第１半導体層ＳＰ１及び第４半導体層ＳＰ４に貫通される電極膜６１が共通に接続され電極膜６１Ａとなる。第２半導体層ＳＰ２及び第３半導体層ＳＰ３に貫通される電極膜６１が共通に接続され電極膜６１Ｂとなる。すなわち、電極膜６１は、櫛歯状に互いに組み合わされた電極膜６１Ａ及び電極膜６１Ｂの形状を有している。  
図５に表したように、電極膜６１Ａと電極膜６１Ｂとは、絶縁層ＩＬによって互いに分断される。
【００３４】
そして、図４に例示したように、配線接続部ＭＵ２において、Ｚ軸方向に沿って積層された各電極膜６１（電極膜６１Ａ及び電極膜６１Ｂ）のＹ軸方向における長さが、階段状に変化させられる。Ｙ軸方向における一方の端において、電極膜６１Ｂは、コンタクト電極３１によってワード配線３２に接続される。これにより、電極膜６１Ｂは、例えば基板１１に設けられる駆動回路と電気的に接続される。Ｙ軸方向における他方の端において、電極膜６１Ａは、コンタクト電極によってワード配線に接続される（図４では図示しない）。これにより、電極膜６１Ａは、駆動回路と電気的に接続される。図４では、Ｘ軸方向の同じ位置で、各電極膜６１のそれぞれにコンタクト電極３１が接続されているが、各電極膜６１に対応するコンタクト電極３１の位置は、Ｘ軸方向の異なる位置に設けられる。
【００３５】
これにより、基板１１からの距離が同じ電極膜６１において、ペアとなる第１半導体層ＳＰ１及び第２半導体層ＳＰ２とで異なる電位が設定できる。これにより、第１半導体層ＳＰ１と第２半導体層ＳＰ２とに対応する同層のメモリセルＭＣは互いに独立して動作できる。第３半導体層ＳＰ３及び第４半導体層ＳＰ４に関しても同様である。
【００３６】
後述する接続部導電層ＳＣＣは、例えば、コンタクト電極３３によって接続部導電層配線３４に接続される。
【００３７】
図３及び図４に表したように、半導体層ＳＰの接続部ＣＰとは反対の端のそれぞれが、ビット線ＢＬまたはソース線ＳＬに接続され、半導体層ＳＰのそれぞれに、選択ゲート電極ＳＧ（第１〜第４選択ゲート電極ＳＧ１〜ＳＧ４）が設けられる。これにより、任意の半導体層ＳＰの任意のメモリセルＭＣに所望のデータを書き込み、そして、読み出すことができる。
【００３８】
各電極膜６１に設けられる半導体層ＳＰの数は任意である。
【００３９】
図１は、マトリクスメモリセル部ＭＵ１の構成を例示しており、例えば図３のＢ−Ｂ’線断面の一部に相当する断面図である。  
図１に表したように、不揮発性半導体記憶装置１１０は、積層構造体ＭＬと、半導体層ＳＰと、有機膜４８と、半導体側絶縁膜４２と、電極側絶縁膜４３と、を備える。
【００４０】
積層構造体ＭＬは、Ｚ軸方向に沿って積層された複数の電極膜６１と、複数の電極膜６１どうしの間に設けられた電極間絶縁膜６２と、を有する。積層構造体ＭＬは、例えば第１積層構造体ＭＬ１である。電極膜６１は、例えば第１電極膜６１ａである。電極間絶縁膜６２は、例えば第１電極間絶縁膜６２ａである。
【００４１】
半導体層ＳＰは、例えば第１半導体層ＳＰ１である。有機膜４８は、例えば第１有機膜４８ｐ１である。半導体側絶縁膜４２は、例えば第１半導体側絶縁膜４２ｐ１である。電極側絶縁膜４３は、例えば第１電極側絶縁膜４３ｐ１である。以下では、第１積層構造体ＭＬ１、第１電極膜６１ａ、第１電極間絶縁膜６２ａ、第１半導体層ＳＰ１、第１有機膜４８ｐ１、第１半導体側絶縁膜４２ｐ１及び第１電極側絶縁膜４３ｐ１に関して説明する。
【００４２】
第１半導体層ＳＰ１は、複数の第１電極膜６１ａの側面に対向する。第１電極膜６１ａの側面は、Ｚ軸方向に沿う。第１電極膜６１ａの側面は、例えば、Ｚ軸方向に対して実質的に平行である。
【００４３】
本願明細書において、対向するとは、直接向き合う場合の他、間に他の要素が介在する状態で向き合う場合も含む。
【００４４】
第１有機膜４８ｐ１は、複数の第１電極膜６１ａの側面と、第１半導体層ＳＰ１と、の間に設けられる。第１有機膜４８ｐ１は、有機化合物を含む。
【００４５】
第１半導体側絶縁膜４２ｐ１は、第１有機膜４８ｐ１と第１半導体層ＳＰ１との間に設けられる。  
第１電極側絶縁膜４３ｐ１は、第１有機膜４８ｐ１と複数の第１電極膜６１ａの側面との間に設けられる。
【００４６】
本具体例では、第１半導体層ＳＰ１は、第１積層構造体ＭＬ１をＺ軸方向に沿って貫通する。第１半導体側絶縁膜４２ｐ１は、第１半導体層ＳＰ１の側面を取り囲む。第１有機膜４８ｐ１は、第１半導体側絶縁膜４２ｐ１の側面を取り囲む。第１電極側絶縁膜４３ｐ１は、第１有機膜４８ｐ１の側面を取り囲む。第１電極膜６１ａは、第１電極側絶縁膜４３ｐ１の側面を取り囲む。
【００４７】
第１半導体層ＳＰ１の側面、第１半導体側絶縁膜４２ｐ１の側面、第１有機膜４８ｐ１の側面、及び、第１電極側絶縁膜４３ｐ１の側面は、Ｚ軸方向に対して平行な面である。
【００４８】
図１に表したように、不揮発性半導体記憶装置１１０は、第２積層構造体ＭＬ２と、第２半導体層ＳＰ２と、第２有機膜４８ｐ２と、第２半導体側絶縁膜４２ｐ２と、第２電極側絶縁膜４３ｐ２と、接続部ＣＰと、をさらに備えることができる。接続部ＣＰは、例えば第１接続部ＣＰ１である。
【００４９】
第２積層構造体ＭＬ２は、Ｚ軸方向に対して垂直なＸ軸方向において第１積層構造体ＭＬ１と並ぶ。第２積層構造体ＭＬ２は、Ｚ軸方向に沿って積層された複数の第２電極膜６１ｂと、複数の第２電極膜６１ｂどうしの間に設けられた第２電極間絶縁膜６２ｂと、を有する。
【００５０】
第２半導体層ＳＰ２は、複数の第２電極膜６１ｂの側面に対向する。第２電極膜６１ｂの側面は、Ｚ軸方向に沿う。第２電極膜６１ｂの側面は、例えば、Ｚ軸方向に対して実質的に平行である。
【００５１】
第２有機膜４８ｐ２は、複数の第２電極膜６１ｂの側面と第２半導体層ＳＰ２との間に設けられる。第２有機膜４８ｐ２は、有機化合物を含む。
【００５２】
第２半導体側絶縁膜４２ｐ２は、第２有機膜４８ｐ２と第２半導体層ＳＰ２との間に設けられる。  
第２電極側絶縁膜４３ｐ２は、第２有機膜４８ｐ２と複数の第２電極膜６１ｂの側面との間に設けられる。  
接続部ＣＰは、第１半導体層ＳＰ１と第２半導体層ＳＰ２とを電気的に接続する。
【００５３】
本具体例では、第２半導体層ＳＰ２は、第２積層構造体ＭＬ２をＺ軸方向に沿って貫通する。第２半導体側絶縁膜４２ｐ２は、第２半導体層ＳＰ２の側面を取り囲む。第２有機膜４８ｐ２は、第２半導体側絶縁膜４２ｐ２の側面を取り囲む。第２電極側絶縁膜４３ｐ２は、第２有機膜４８ｐ２の側面を取り囲む。第２電極膜６１ｂは、第２電極側絶縁膜４３ｐ２の側面を取り囲む。
【００５４】
接続部ＣＰは、第１半導体層ＳＰ１の一端と第２半導体層ＳＰ２の一端とを電気的に接続する。
【００５５】
第２半導体層ＳＰ２の側面、第２半導体側絶縁膜４２ｐ２の側面、第２有機膜４８ｐ２の側面、及び、第２電極側絶縁膜４３ｐ２の側面は、Ｚ軸方向に対して平行な面である。
【００５６】
複数の第１電極膜６１ａのそれぞれと、複数の第２電極膜６１ｂのそれぞれと、は同層である。すなわち、基板１１と、複数の第１電極膜６１ａのそれぞれと、の距離は、基板１１と、複数の第２電極膜６１ｂのそれぞれと、の距離と、同じである。基板１１と、複数の第２電極間絶縁膜６２ａのそれぞれと、の距離は、基板１１と、複数の第２電極間絶縁膜６２ｂのそれぞれと、の距離と、同じである。
【００５７】
さらに、本具体例では、不揮発性半導体記憶装置１１０は、接続部導電層ＳＣＣと、接続部絶縁膜４７ｃ１と、をさらに備えることができる。
【００５８】
接続部導電層ＳＣＣは、接続部ＣＰ（第１接続部ＣＰ１）に対向して設けられる。接続部絶縁膜４７ｃ１は、接続部ＣＰと接続部導電層ＳＣＣとの間に設けられる。
【００５９】
電極膜６１（第１電極膜６１ａ及び第２電極膜６１ｂ）と、半導体層ＳＰ（第１半導体層ＳＰ１及び第２半導体層ＳＰ２）と、が交差する部分に、メモリセルトランジスタが形成される。このメモリセルトランジスタのそれぞれがメモリセルＭＣとなる。
【００６０】
電極膜６１には所定の電気信号が印加される。電極膜６１は、不揮発性半導体記憶装置１１０の例えばワード電極として機能する。
【００６１】
メモリセルＭＣのそれぞれにおいて、有機膜４８（第１有機膜４８ｐ１及び第２有機膜４８ｐ２）は、半導体層ＳＰと電極膜６１との間に印加される電界によって電荷を蓄積または放出する。有機膜４８は、情報を記憶する部分として機能する。有機膜４８（第１有機膜４８ｐ１及び第２有機膜４８ｐ２）は、電荷蓄積層として機能する。
【００６２】
半導体側絶縁膜４２（第１半導体側絶縁膜４２ｐ１及び第２半導体側絶縁膜４２ｐ２）は、メモリセルＭＣのそれぞれにおいて例えばトンネル絶縁膜として機能する。
【００６３】
電極側絶縁膜４３（第１電極側絶縁膜４３ｐ１及び第２電極側絶縁膜４３ｐ２）は、メモリセルＭＣのそれぞれにおいて例えばブロック絶縁膜として機能する。
【００６４】
例えば、接続部導電層ＳＣＣに与えられる電圧によって、接続部ＣＰ（第１接続部ＣＰ１）により、第１半導体層ＳＰ１と第２半導体層ＳＰ２とが電気的に接続される。
【００６５】
電極膜６１（第１電極膜６１ａ及び第２電極膜６１ｂ）及び接続部導電層ＳＣＣには、任意の導電材料を用いることができる。電極膜６１及び接続部導電層ＳＣＣには、例えば、不純物が導入されて導電性が付与されたアモルファスシリコン（非晶質シリコン）、または、不純物が導入されて導電性が付与されたポリシリコン（多結晶シリコン）が用いられる。または、電極膜６１には、金属及び合金などが用いられる。
【００６６】
電極間絶縁膜６２（第１電極間絶縁膜６２ａ及び第２電極間絶縁膜６２ｂ）には、例えば酸化シリコンが用いられる。電極間絶縁膜６２は、単層膜でも良く、積層膜でも良い。
【００６７】
半導体側絶縁膜４２（第１半導体側絶縁膜４２ｐ１及び第２半導体側絶縁膜４２ｐ２）には、例えば、酸化シリコンが用いられる。半導体側絶縁膜４２は、単層膜でも良く、積層膜でも良い。
【００６８】
電極側絶縁膜４３（第１電極側絶縁膜４３ｐ１及び第２電極側絶縁膜４３ｐ２）には、例えば、酸化シリコンまたは酸化ハフニウムを用いることができる。また、電極側絶縁膜４３は、有機絶縁材料を含むことができる。
【００６９】
有機膜４８（第１有機膜４８ｐ１及び第２有機膜４８ｐ２）には、有機化合物が用いられる。有機膜４８については後述する。
【００７０】
図３に表したように、不揮発性半導体記憶装置１１０は、第１選択ゲート電極ＳＧ１と、第２選択ゲート電極ＳＧ２と、第１配線（ビット線ＢＬ）と、第２配線（ソース線ＳＬ）と、をさらに備える。
【００７１】
第１選択ゲート電極ＳＧ１は、第１積層構造体ＭＬ１とＺ軸方向において積層される。第１選択ゲート電極ＳＧ１は、第１半導体層ＳＰ１に貫通される。  
第２選択ゲート電極ＳＧ２は、第２積層構造体ＭＬ２とＺ軸方向において積層される。第２選択ゲート電極ＳＧ２は、第２半導体層ＳＰ２に貫通される。
【００７２】
ビット線ＢＬは、第１半導体層ＳＰ１の他端（接続部ＣＰすなわち第１接続部ＣＰ１とは反対の側の端）に、電気的に接続される。ビット線ＢＬは、コンタクト電極Ｖ１を介して、第１半導体層ＳＰ１の他端と電気的に接続される。
【００７３】
ソース線ＳＬは、第２半導体層ＳＰ２の他端（接続部ＣＰすなわち第１接続部ＣＰ１とは反対の側の端）に電気的に接続される。
【００７４】
第１電極膜６１ａ及び第２電極膜６１ｂは、Ｚ軸方向とＸ軸方向とに対して垂直なＹ軸方向に沿って延在する。例えば、第１電極膜６１ａ及び第２電極膜６１ｂは、Ｙ軸方向に沿って延在する部分を有する。
【００７５】
ビット線ＢＬは、Ｘ軸方向に沿って延在する。例えば、ビット線ＢＬは、Ｘ軸方向に沿って延在する部分を有する。ソース線ＳＬは、Ｙ軸方向に沿って延在する。例えば、ソース線ＳＬは、Ｙ軸方向に沿って延在する部分を有する。
【００７６】
第１選択ゲート電極ＳＧ１及び第２選択ゲート電極ＳＧ２は、Ｙ軸方向に沿って延在する部分を有する。すなわち、第１選択ゲート電極ＳＧ１及び第２選択ゲート電極ＳＧ２は、第１電極膜６１ａ及び第２電極膜６１ｂの延在方向に対して平行な方向に沿って延在する。
【００７７】
選択ゲート電極ＳＧ（第１選択ゲート電極ＳＧ１及び第２選択ゲート電極ＳＧ２）には、任意の導電材料を用いることができる。選択ゲート電極ＳＧには、例えば、不純物が導入されて導電性が付与されたアモルファスシリコン、または、不純物が導入されて導電性が付与されたポリシリコンが用いられる。または、選択ゲート電極ＳＧには金属及び合金などが用いられる。
【００７８】
選択ゲート電極ＳＧと半導体層ＳＰとの間に選択ゲート絶縁膜ＳＧＩが設けられる。  
すなわち、不揮発性半導体記憶装置１１０は、第１選択ゲート電極ＳＧ１と第１半導体層ＳＰ１との間に設けられた第１選択ゲート絶縁膜と、第２選択ゲート電極ＳＧ２と第２半導体層ＳＰ２との間に設けられた第２選択ゲート絶縁膜と、をさらに備えることができる。
【００７９】
選択ゲート絶縁膜ＳＧＩ（第１選択ゲート絶縁膜及び第２選択ゲート絶縁膜）には、任意の絶縁材料が用いられる。半導体側絶縁膜４２、有機膜４８及び電極側絶縁膜４３の少なくともいずれかとなる材料を用いても良い。選択ゲート絶縁膜ＳＧＩは、単層膜でも良く、積層膜でも良い。
【００８０】
選択ゲート電極ＳＧと第１半導体層ＳＰ１とが交差する部分に第１選択ゲートトランジスタＳＧＴ１が形成され、選択ゲート電極ＳＧと第２半導体層ＳＰ２とが交差する部分に第２選択ゲートトランジスタＳＧＴ２が形成される。選択ゲート絶縁膜ＳＧＩは、これらの選択ゲートトランジスタのゲート絶縁膜として機能する。これらの選択ゲートトランジスタは、半導体層ＳＰを選択する機能を有する。
【００８１】
図３に例示したように、不揮発性半導体記憶装置１１０は、第３半導体層ＳＰ３と、第４半導体層ＳＰ４と、第２接続部ＣＰ２と、をさらに備えることができる。
【００８２】
第３半導体層ＳＰ３は、第３積層構造体をＺ軸方向に沿って貫通する。第４半導体層ＳＰ４は、第４積層構造体をＺ軸方向に沿って貫通する。第２接続部ＣＰ２は、第３半導体層ＳＰ３の一端と、第４半導体層ＳＰ４の一端とを電気的に接続する。
【００８３】
図５に関して説明したように、第３半導体層ＳＰ３が貫通する電極膜６１は、第２半導体層ＳＰ２が貫通する第２電極膜６１ｂと連続することができる。第４半導体層ＳＰ４が貫通する電極膜６１は、第１半導体層ＳＰ１が貫通する第１電極膜６１ａと連続することができる。実施形態はこれに限らず、半導体層ＳＰのそれぞれは、それぞれ別の（例えばＸ軸方向に沿って分断された）電極膜６１を貫通しても良い。
【００８４】
第１配線（ビット線ＢＬ）は、例えば第４半導体層ＳＰ４の第２接続部ＣＰ２とは反対の側の他端とさらに接続される。第２配線（ソース線ＳＬ）は、第３半導体層ＳＰ３の第２接続部ＣＰ２とは反対の側の他端とさらに接続される。
【００８５】
図３に例示したように、第４半導体層ＳＰ４は、コンタクト電極Ｖ２によってビット線ＢＬに接続される。
【００８６】
図２は、図１のＣ−Ｃ’線断面図である。  
図２に表したように、電極膜６１に貫通ホールＴＨが設けられ、貫通ホールＴＨの中に第１半導体層ＳＰ１が設けられる。第１半導体層ＳＰ１の側面を取り囲むように第１半導体側絶縁膜４２ｐ１が設けられる。第１半導体側絶縁膜４２ｐ１の側面を取り囲むように第１有機膜４８ｐ１が設けられる。第１有機膜４８ｐ１の側面を取り囲むように第１電極側絶縁膜４３ｐ１が設けられている。第１電極側絶縁膜４３ｐ１の側面を取り囲むように第１電極膜６１ａが設けられている。
【００８７】
図２に表したように、貫通ホールＴＨの断面形状（Ｘ−Ｙ平面で切断したときの断面形成）は曲線を有する形状（例えば円形）である。第１半導体層ＳＰ１の断面形状は、曲線を有する形状（例えば円形）である。これにより、第１半導体側絶縁膜４２ｐ１における曲率が、第１電極側絶縁膜４３ｐ１における曲率よりも高くなる。これにより、第１半導体層ＳＰ１と第１電極膜６１ａとの間に電圧を印加した場合に、第１半導体側絶縁膜４２ｐ１に印加される電界が、第１電極側絶縁膜４３ｐ１に印加される電界よりも高くなる。
【００８８】
この電界の差を利用することで、例えば、第１半導体側絶縁膜４２ｐ１を介して、所望の電荷（例えば電子）を第１有機膜４８ｐ１に効果的に注入することができる。または、例えば、第１半導体側絶縁膜４２ｐ１を介して、所望の電荷（例えば正孔）を第１有機膜４８ｐ１に効果的に注入することができる。
【００８９】
ここで、有機膜４８（例えば第１有機膜４８ｐ１）への電子の注入、及び、有機膜４８（例えば第１有機膜４８ｐ１）からの正孔の引き抜き、の少なくともいずれかを行う動作が書き込み動作とされる。  
有機膜４８（例えば第１有機膜４８ｐ１）への正孔の注入、及び、有機膜４８（例えば第１有機膜４８ｐ１）からの電子の引き抜き、の少なくともいずれかを行う動作が消去動作とされる。
【００９０】
すなわち、メモリセルＭＣとなるメモリセルトランジスタは、しきい値電圧が低い状態（消去状態）と、しきい値電圧が低い状態よりも相対的にしきい値電圧が高い状態（書き込み状態）と、を有する。書き込み動作は、メモリトランジスタのしきい値電圧を、高い側の状態に設定する動作である。消去動作は、メモリトランジスタのしきい値電圧を、低い側の状態に設定する動作である。  
このようにして、不揮発性半導体記憶装置１１０において、メモリとしての動作が行われる。
【００９１】
実施形態においては、電荷蓄積層として、有機膜４８（第１有機膜４８ｐ１及び第２有機膜４８ｐ２など）が用いられる。有機膜４８は、例えば単分子膜である。これにより有機膜４８は高い絶縁性を有しつつ、有機膜４８の厚さ（Ｚ軸方向に対して垂直な方向に沿った厚さ）を薄くできる。そして、有機膜４８の特性は、均一である。
【００９２】
このように、半導体側絶縁膜４２と電極側絶縁膜４３との間に設けられる膜として、有機膜４８を用いることで、有機膜４８の厚さが薄くできる。これにより、半導体層ＳＰと電極膜６１との間の距離を縮減できる。これにより、メモリセルＭＣの大きさを縮減できる。そして、メモリセルＭＣは、Ｚ軸方向に積層され、さらに、Ｘ−Ｙ平面内にマトリクス状に設けられる。従って、１つのメモリセルＭＣの大きさを小さくすることで、不揮発性半導体記憶装置の全体の大きさが小さくできる。また、１つのメモリセルＭＣの大きさを小さくすることで、不揮発性半導体記憶装置が有する記憶容量の増大の効果が大きい。本実施形態によれば、集積度を向上させた不揮発性半導体記憶装置が提供できる。
【００９３】
例えば、有機膜４８は、単分子膜（または単分子層）である。有機膜４８の厚さは、有機膜４８に含まれる分子の１つの厚さ（長さ）に相当する厚さである。有機膜４８においては、例えば、有機膜４８に含まれる分子が整列している。
【００９４】
有機膜４８の厚さは、１ナノメートル（ｎｍ）〜２ｎｍ程度以下である。ただし、実施形態は、これに限らない。有機膜４８は、例えば、２分子層の構成を有していても良い。有機膜４８を用いることで、薄く均一な膜が得られる。
【００９５】
有機膜４８は、半導体側絶縁膜４２及び電極側絶縁膜４３の少なくともいずれかと結合していることができる。これにより、有機膜４８は、単分子膜の構成を有し易い。
【００９６】
例えば、有機膜４８と半導体側絶縁膜４２とは、エーテル結合、シリルエーテル結合、エステル結合、チオエーテル結合、並びに、有機膜４８に含まれる炭素原子と半導体側絶縁膜４２に含まれる原子との単結合、二重結合及び三重結合の少なくともいずれかにより結合されることができる。有機膜４８に含まれる炭素原子と結合する、半導体側絶縁膜４２に含まれる原子は、例えば金属原子または半金属原子である。半金属原子は、例えばシリコン原子である。
【００９７】
例えば、有機膜４８と電極側絶縁膜４３とは、エーテル結合、シリルエーテル結合、エステル結合、チオエーテル結合、並びに、有機膜４８に含まれる炭素原子と電極側絶縁膜４３に含まれる原子との単結合、二重結合及び三重結合の少なくともいずれかにより結合されることができる。有機膜４８に含まれる炭素原子と結合する、電極側絶縁膜４３に含まれる原子は、例えば金属原子または半金属原子である。半金属原子は、例えばシリコン原子である。  
これにより安定した薄い有機膜４８が得やすい。
【００９８】
有機膜４８は、例えば酸化還元分子を含む。酸化還元分子は、酸化反応と還元反応とを繰り返し安定して行なうことができる分子である。酸化還元分子は、例えば、ポルフィリン誘導体やメタロセン誘導体などの金属錯体と呼ばれる分子を含む。有機膜４８として酸化還元分子を用いることで、半導体層ＳＰから有機膜４８への電子注入、及び、半導体層４８からの正孔の引き抜きを均一に行なうことができる。
【００９９】
さらに、本実施形態に係る不揮発性半導体記憶装置１１０においては、半導体側絶縁膜４２と電極側絶縁膜４３との間に設けられる膜として有機膜４８を用いるため、応力を緩和する効果もある。すなわち、有機膜４８に含まれる有機化合物（有機分子）においては、分子間の位置ずれが起こっても、電荷を保持する特性は変化し難い。このため、メモリセルＭＣの電気的特性が維持し易い。結果として応力に強い素子が得られる。これにより、曲げられることによる素子破壊を軽減することができる。実施形態によれば、高い動作安定性と、高い信頼性が得られる。
【０１００】
図６（ａ）〜図６（ｄ）は、実施形態に係る不揮発性半導体記憶装置に用いられる材料を例示する図である。  
図７（ａ）〜図７（ｄ）は、実施形態に係る不揮発性半導体記憶装置に用いられる材料を例示する図である。  
図８（ａ）〜図８（ｃ）は、実施形態に係る不揮発性半導体記憶装置に用いられる材料を例示する図である。  
図９（ａ）〜図９（ｄ）は、実施形態に係る不揮発性半導体記憶装置に用いられる材料を例示する図である。  
図１０（ａ）及び図１０（ｂ）は、実施形態に係る不揮発性半導体記憶装置に用いられる材料を例示する図である。
【０１０１】
図６（ａ）〜図７（ｄ）に表したように、有機膜４８には、３つのトリメチルフェニル基が結合したポルフィリン構造を有する材料を用いることができる。
【０１０２】
図６（ａ）に表したように、有機膜４８には、ヒドロキシル基を有する材料を用いることができる。ヒドロキシル基は、化学修飾基ｆｂである。
【０１０３】
図６（ｂ）に表したように、有機膜４８にはアルコキシシリル基を有する材料を用いることができる。アルコキシシリル基は化学修飾基ｆｂである。
【０１０４】
図６（ｃ）に表したように、有機膜４８には、カルボキシル基を有する材料を用いることができる。カルボキシル基は、化学修飾基ｆｂである。
【０１０５】
図６（ｄ）に表したように、有機膜４８にはチオール基を有する材料を用いることができる。チオール基は化学修飾基ｆｂである。
【０１０６】
図７（ａ）に表したように、有機膜４８には、チオアセチル基を有する材料を用いることができる。チオアセチル基は、化学修飾基ｆｂである。
【０１０７】
図７（ｂ）に表したように、有機膜４８には、クロロシリル基を有する材料を用いることができる。クロロシリル基は、化学修飾基ｆｂである。
【０１０８】
図７（ｃ）に表したように、有機膜４８には、シラノール基を有する材料を用いることができる。シラノール基は、化学修飾基ｆｂである。図７（ｃ）において、「Ｒ」は、置換基である。「Ｒ」は、炭素、水素及び酸素の少なくともいずれかを含む。「Ｒ」は、例えば、メチル基、エチル基及びプロピル基などである。「Ｒ」は、飽和炭化水素の直鎖アルキル基であることが望ましい。
【０１０９】
図７（ｄ）に表したように、有機膜４８には、トリヒドロキシシリル基を有する材料を用いることができる。トリヒドロキシシリル基は、化学修飾基ｆｂである。
【０１１０】
このように、有機膜４８は、ヒドロキシル基、シラノール基、アルコキシシリル基、クロロシリル基、カルボキシル基及びチオール基よりなる群から選択された少なくともいずれかの基を含むことができる。なお、上記のシラノール基は、例えばトリヒドロキシシリル基を含む。
【０１１１】
なお、シラノール基を化学修飾基ｆｂとして有する有機膜４８を用いた場合は、ＳｉＯ２及びＨｆＯ２などの金属酸化物に対して高い反応性を示し、高密度な有機膜４８を形成できる。また、シラノール基が金属酸化物と反応して形成されるシリルエーテル結合は、高い熱安定性を示す。この構成は、製造プロセス上、有利と考えられる。
【０１１２】
また、シラノール基が、シリコン元素に一つのヒドロキシル基が結合した構造を有する場合は、、ＳｉＯ２及びＨｆＯ２などの金属酸化物に対して高い自由度をもって分子運動することが可能になる。これにより、金属酸化物に対して、分子が最適な構造になる点で優れている。
【０１１３】
また、トリヒドロキシシリル基を有する有機膜４８においては、ＳｉＯ２及びＨｆＯ２などの金属酸化物に対して３つのシリルエーテル結合で１つの分子が結合が形成される。このため、分子運動が制限され、金属酸化物に対して、分子構造が剛直になり、分子が常に同じ位置にくる点で優れている。
【０１１４】
なお、シリコン原子を含む化学修飾基ｆｂを用い、有機膜４８が結合する膜（半導体側絶縁膜４２及び電極側絶縁膜４３のいずれか）がＳｉＯ２膜である場合には、Ｓｉ−Ｏ−Ｓｉを含む結合によって、有機膜４８と、半導体側絶縁膜４２及び電極側絶縁膜４３のいずれかと、が結合される。
【０１１５】
さらに、図８（ａ）に表したように、有機膜４８には、トリメチル基を有していないポルフィリン構造を有する材料を用いることができる。本具体例では、化学修飾基ｆｂとしてカルボキシル基が用いられているが、化学修飾基ｆｂは、他の構成でも良い。
【０１１６】
有機膜４８に、例えば上記のような化学修飾基ｆｂを設けることで、有機膜４８となる材料は、半導体側絶縁膜４２及び電極側絶縁膜４３の少なくともいずれかと結合する。半導体側絶縁膜４２及び電極側絶縁膜４３の少なくともいずれかに含まれる元素と結合する。これにより、安定した薄い有機膜４８が形成できる。
【０１１７】
図６（ａ）〜図７（ｄ）及び図８（ａ）に例示したように、有機膜４８に用いられる材料は、Ｚｎを含む。これにより、有機膜４８において蓄積される電荷の量を大きくできる。これにより、不揮発性半導体記憶装置の動作が安定化する。
【０１１８】
実施形態はこれに限らず、有機膜４８に用いられる材料には他の金属元素が含まれても良い。すなわち、有機膜４８は、Ｚｎ、Ｃｕ、Ｆｅ、Ｒｕ及びＩｒよりなる群から選択された少なくともいずれかを含むことができる。これにより、有機膜４８において蓄積される電荷の量を大きくでき、より望ましい。
【０１１９】
実施形態はこれに限らず、有機膜４８は、上記の金属元素を含まなくても良い。  
図８（ｂ）に表したように、有機膜４８には、上記の金属元素を含まない材料を用いても良い。
【０１２０】
図８（ｃ）に表したように、有機膜４８には、複数の化学修飾基ｆｂを有する材料を用いることができる。本具体例では、化学修飾基ｆｂとしてカルボキシル基が用いられているが、化学修飾基ｆｂは、他の構成でも良い。
【０１２１】
上記のように、有機膜４８として、ポルフィリン構造を有する材料を用いることが望ましい。すなわち、ポルフィリン構造を有する材料は、分子量が大きく、剛直な分子鎖を有している。これにより、有機膜４８の耐熱性が高くなる。有機膜４８としてポルフィリン構造を有する材料を用いることで、安定した特性が得易くなる。ただし、実施形態はこれに限らない。
【０１２２】
図９（ａ）〜図９（ｄ）に表したように、有機膜４８には、メタロセン構造を有する材料を用いることができる。具体的には、例えば、フェロセン構造を有する材料が適用できる。
【０１２３】
図９（ａ）〜図９（ｄ）に表したように、有機膜４８には、フェロセン構造を有し、化学修飾基ｆｂとして、カルボキシル基、ヒドロキシル基、アルコキシシリル基及びチオール基をそれぞれ有する材料を用いることができる。また、これらの例の材料は、Ｆｅを含む。これにより、有機膜４８において蓄積される電荷の量を大きくできる。
【０１２４】
図１０（ａ）に表したように、有機膜４８には、フェロセンとポルフィリンとを連結した構造を有する材料を用いることができる。この例では、化学修飾基ｆｂとして、ヒドロキシル基が用いられているは、化学修飾基ｆｂは任意である。
【０１２５】
図１０（ｂ）に表したように、有機膜４８には、ビピリジン構造を有する材料を用いることができる。具体的には、ビピリジン錯体分子を用いることができる。この場合も、化学修飾基ｆｂは任意である。また、この例では、Ｆｅが含まれているが、含まれる金属元素は、他の金属元素でも良い。
【０１２６】
このように、有機膜４８は、ポルフィリン、メタロセン及びビピリジンの少なくともいずれかを含むことができる。これにより、安定した特性を有する薄い膜が形成できる。  
後述するように、有機膜４８は、例えば自己組織化法によって形成されることができる。すなわち、有機膜４８には、例えば、自己組織化単分子膜を用いることができる。
【０１２７】
例えば、半導体側絶縁膜４２は、金属酸化物を含むことができる。有機膜４８に含まれる化学修飾基ｆｂが、半導体側絶縁膜４２に含まれる金属酸化物の金属元素と結合する。このように、有機膜４８は、半導体側絶縁膜４２及び電極側絶縁膜４３の少なくともいずれかに含まれる元素と結合していることができる。これにより、安定した特性を有する薄い膜が形成し易い。
【０１２８】
以下、実施形態に係る不揮発性半導体記憶装置１１０に含まれるメモリセルＭＣの１つに対応する素子の特性を評価した結果について、参考例を参照しつつ説明する。
【０１２９】
図１１（ａ）及び図１１（ｂ）は、不揮発性半導体記憶装置に対応する試料の構成を例示する模式的断面図である。  
図１１（ａ）は、実施形態に係る不揮発性半導体記憶装置１１０に対応する試料１１０ｔに対応する。図１１（ｂ）は、参考例の不揮発性半導体記憶装置に対応する試料１１９ｔに対応する。
【０１３０】
図１１（ａ）に表したように、試料１１０ｔにおいては、対向電極ＣＥの上に、半導体層ＳＰｔが設けられ、その上に半導体側絶縁膜４２ｔが設けられ、その上に有機膜４８ｔが設けられ、その上に電極側絶縁膜４３ｔが設けられ、その上に電極膜６１ｔが設けられている。
【０１３１】
対向電極ＣＥは、Ａｌ膜である。半導体層ＳＰｔは、ポリシリコン膜である。半導体側絶縁膜４２ｔは、厚さが３ｎｍのＳｉＯ２膜である。有機膜４８ｔには、図１０（ａ）に例示した構造を有する材料ＣＴ−０２を用いた。有機膜４８ｔは、単分子膜である。電極側絶縁膜４３ｔは、厚さが５ｎｍのＳｉＯ２膜である。
【０１３２】
試料１１０ｔは以下のようにして作製された。  
ポリシリコン膜（半導体層ＳＰｔ）の上に、ＳｉＯ２膜をＡＬＤ（Atomic Layer Deposition）法で堆積し、ＲＴＡ（Rapid Thermal Anneal）装置でアニールした。このＳｉＯ２膜が半導体側絶縁膜４２ｔとなる。
【０１３３】
半導体側絶縁膜４２ｔの表面を洗浄し、材料ＣＴ−０２の溶液に浸漬し溶液加熱した。その後、試料をリンスする。これにより、有機膜４８が形成される。有機膜４８は、半導体側絶縁膜４２ｔとエーテル結合により結合されている。有機膜４８は、ポルフィリン分子の単分子膜である。
【０１３４】
その後、電極側絶縁膜４３ｔを形成した。電極側絶縁膜４３ｔの上に電極膜６１ｔを形成した。この例では、マスクを介して金膜を形成し、この金膜を電極膜６１ｔとした。半導体層ＳＰｔの裏面に対向電極ＣＥを形成した。この例では、半導体層ＳＰｔの裏面に濃フッ酸処理を行い、その後、水洗し、アルミニウム膜を蒸着した。このアルミニウム膜が対向電極ＣＥとなる。これにより、試料１１０ｔが形成される。
【０１３５】
図１１（ｂ）に表したように、試料１１９ｔにおいては、試料１１０ｔの構成において半導体側絶縁膜４２ｔを省略したものである。他の構成は、試料１１０ｔと同様なので説明を省略する。  
試料１１９ｔの作製においては、試料１１０ｔに関して説明した作製方法において、半導体側絶縁膜４２ｔの形成が省略されている。
【０１３６】
これらの試料において、電極膜６１ｔと対向電極ＣＥとの間に電圧を印加し、印加電圧を変えながらキャパシタンスを測定した。
【０１３７】
図１２（ａ）及び図１２（ｂ）は、不揮発性半導体記憶装置に対応する試料の特性を例示する模式的断面図である。  
図１２（ａ）は、試料１１０ｔに対応する。図１２（ｂ）は、試料１１９ｔに対応する。これらの図において、横軸は、電極膜６１ｔと対向電極ＣＥとの間に印加される印加電圧Ｖｂである。縦軸は、キャパシタンスＣｔである。測定においては、印加電圧Ｖｂを低下（正電圧から負電圧へ変化）させる過程と、上昇（負電圧から正電圧へ変化）させる過程と、における特性が評価された。これらの図において、図中の丸印は、測定結果を表す。実線は、別途実施したシミュレーションによる特性を表す。このシミュレーションにおいては、有機層４８に一定の量のキャリアが蓄積されている場合として計算が行われた。
【０１３８】
図１２（ａ）に表したように、試料１１０ｔの測定結果において、印加電圧Ｖｂの変化に対して、キャパシタンスＣｔはヒステリシス特性を示した。印加電圧Ｖｂを低下させるときの特性と、上昇させるときの特性とで、約１．５ボルト（Ｖ）の差がある。このヒステリシス特性は、有機層４８に電荷が蓄積されたことに起因すると考えられる。なお、この測定結果は、実線で示したシミュレーション結果と良く一致している。
【０１３９】
さらに、試料１１０ｔにおいては、上記の印加電圧Ｖｂの低下時と上昇時とで１．５Ｖの差があるキャパシタンス曲線は、時間が経過した後も維持されていた。すなわち、試料１１０ｔにおいては、有機膜４８に電荷が蓄積可能であり、この特性（ヒステリシス特性）は、不揮発性である。
【０１４０】
図１２（ｂ）に表したように、試料１１９ｔの測定結果においても、印加電圧Ｖｂの変化に対して、キャパシタンスＣｔはヒステリシス特性を示した。この場合には、印加電圧Ｖｂを低下させるときの特性と、上昇させるときの特性とで、約１．８Ｖの差がある。すなわち、試料１１９ｔにおいても、有機層４８に電荷が蓄積可能である。しかしながら、試料１１９ｔにおいては、上記のヒステリシス特性は。時間の経過と供に消失した。すなわち、試料１１９ｔにおいては、特性は揮発性である。
【０１４１】
試料１１９ｔにおいて特性が揮発性であることは、試料１１９ｔにおいては半導体側絶縁膜４２ｔが設けられていないことが原因と考えられる。試料１１０ｔにおいては、有機膜４８の両側に絶縁膜（半導体側絶縁膜４２ｔ及び電極側絶縁膜４３ｔ）が設けられている。これにより、試料１１０ｔにおいては、不揮発性の特性が得られる。  
すなわち、実施形態の構成によれば、不揮発性半導体記憶装置が実現できる。
【０１４２】
有機膜４８は、半導体側絶縁膜４２と結合していることができる。半導体側絶縁膜４２は、特に金属酸化物を含むことが望ましい。これにより、有機膜４８となる材料に含まれる化学修飾基ｆｂと、半導体側絶縁膜４２に含まれる金属酸化物の元素とが結合する。これにより、安定した特性を有する安定した薄い厚さを有する有機膜４８が形成し易くなる。
【０１４３】
電極側絶縁膜４３は、金属酸化物を含むことができる。特に、電極側絶縁膜４３に用いられる金属酸化物は、酸化シリコン及び酸化ハフニウムの少なくともいずれかを含むことが望ましい。これにより、安定した特性を得易い。
【０１４４】
さらに、電極側絶縁膜４３は、有機絶縁材料を含むことができる。これにより、例えば、電極側絶縁膜４３の形成の際の温度が低くできる。これにより、他の要素（例えば有機膜４８など）に与えるダメージを小さくできる。特に、電極側絶縁膜４３には、メチル基、エチル基及びプロピル基の少なくともいずれかを含む飽和炭化水素を含むことができる。これにより、特に、高い絶縁性と高いプロセス適合性が得られる。
【０１４５】
以下、本実施形態に係る不揮発性半導体記憶装置１１０の製造方法の例について説明する。  
図１３（ａ）及び図１３（ｂ）は、第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。  
図１４（ａ）及び図１４（ｂ）は、第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。  
図１５（ａ）及び図１５（ｂ）は、第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。  
図１６（ａ）及び図１６（ｂ）は、第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。
【０１４６】
図１３（ａ）に表したように、基板（図示しない）の上に、Ｚ軸方向に沿って、複数の第１膜６１ｆと複数の第２膜６２ｆとを交互に積層し、積層構造体ＭＬ（例えば第１積層構造体ＭＬ１及び第２積層構造体ＭＬ２）の少なくとも一部となる母積層体ＭＬｆを形成する。
【０１４７】
第１膜６１ｆのエッチング速度は、第２膜６２ｆのエッチング速度とは異なる。第１膜６１ｆには、例えば不純物がドープされたアモルファスシリコンが用いられる。第２膜６２ｆには、例えば不純物がドープされないアモルファスシリコンが用いられる。但し実施形態はこれに限らない。第１膜６１ｆには、第２膜６２のエッチング速度とは異なるエッチング速度を有する任意の材料を用いることができる。
【０１４８】
さらに、母積層体ＭＬｆをＺ軸方向に沿って貫通する貫通ホールＴＨを形成する。そして、貫通ホールＴＨの内側に半導体を埋め込んで半導体層ＳＰ（例えば第１半導体層ＳＰ１及び第２半導体層ＳＰ２）を形成する。
【０１４９】
図１３（ｂ）に表したように、母積層体ＭＬｆをＺ軸方向に沿って分断するスリットＳＬＴを設ける。スリットＳＬＴは、例えばトレンチである。そして、スリットＳＬＴを介して、複数の第１膜６１ｆを除去する。このとき、第２膜６２ｆは除去されない。すなわち、複数の第１膜６１ｆが選択的に除去される。
【０１５０】
図１４（ａ）に表したように、複数の第１膜６１ｆの除去によって露出した半導体層ＳＰ（例えば第１半導体層ＳＰ１及び第２半導体層ＳＰ２など）の側面上に絶縁膜を形成して半導体側絶縁膜４２を形成する。この絶縁膜の形成には、例えばＡＬＤ法などが用いられる。
【０１５１】
図１４（ｂ）に表したように、半導体側絶縁膜４２の上に有機膜４８（例えば第１有機膜４８ｐ１及び第２有機膜４８ｐ２）を形成する。有機膜４８の形成には、例えば自己組織化法が用いられる。すなわち、有機膜４８の形成は、自己組織化法を用いた処理を含む。
【０１５２】
図１５（ａ）に表したように、有機膜４８の上に電極側絶縁膜４３を形成する。
【０１５３】
図１５（ｂ）に表したように、電極側絶縁膜４３の上に、導電膜６１ｇを形成する。導電膜６１ｇには、例えば不純物がドープされたアモルファスシリコンが用いられる。
【０１５４】
図１６（ａ）に表したように、導電膜６１ｇを後退させる。これにより、導電膜６１ｇは、Ｚ軸方向に沿って分離される。これにより、複数の第１電極膜６１が形成される。
【０１５５】
図１６（ｂ）に表したように、スリットＳＬＴの残余の空間に絶縁材料を埋め込んで、絶縁層ＩＬを形成する。  
これにより、不揮発性半導体記憶装置１１０が形成される。
【０１５６】
実施形態は、不揮発性半導体記憶装置の製造方法を含む。本製造方法は、Ｚ軸方向に沿って積層された複数の第１電極膜６１ａ（電極膜６１）と、複数の第１電極膜６１ａどうしの間に設けられた第１電極間絶縁膜６２ａ（電極間絶縁膜６２）と、を有する第１積層構造体ＭＬ１（積層構造体ＭＬ）と、複数の第１電極膜６１ａの側面に対向する第１半導体層ＳＰ１（半導体層ＳＰ）と、複数の第１電極膜６１ａの側面と第１半導体層ＳＰ１との間に設けられた第１有機膜４８ｐ１（有機膜４８）と、第１有機膜４８ｐ１と第１半導体層ＳＰ１との間に設けられた第１半導体側絶縁膜４２ｐ１（半導体側絶縁膜４２）と、第１有機膜４８ｐ１と複数の第１電極膜６１ａの側面との間に設けられた第１電極側絶縁膜４３ｐ１（電極側絶縁膜４３）と、を含む不揮発性半導体記憶装置の製造方法である。
【０１５７】
図１７は、第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示するフローチャート図である。  
本製造方法では、Ｚ軸方向に沿って複数の第１膜６１ｆと複数の第２膜６２ｆとを交互に積層し、第１積層構造体ＭＬ１の少なくとも一部となる母積層体ＭＬｆを形成する（ステップＳ１１０）。
【０１５８】
母積層体ＭＬｆをＺ軸方向に沿って貫通する貫通ホールＴＨを形成し、貫通ホールＴＨの内側に半導体を埋め込んで第１半導体層ＳＰ１を形成する（ステップＳ１２０）。
【０１５９】
複数の第１膜６１ｆを除去する（ステップＳ１３０）。
【０１６０】
複数の第１膜６１ｆの除去によって露出した第１半導体層ＳＰ１の側面上に絶縁膜を形成して第１半導体側絶縁膜４２ｐ１を形成する（ステップＳ１４０）。
【０１６１】
第１半導体側絶縁膜４２ｐ１の上に第１有機膜４８ｐ１を形成する（ステップＳ１５０。
【０１６２】
第１有機膜４８ｐ１の上に第１電極側絶縁膜４３ｐ１を形成する（ステップＳ１６０）。
【０１６３】
第１電極側絶縁膜４３ｐ１の上に、導電膜を形成し、複数の第１電極膜６１ａを形成する（ステップＳ１７０）。ステップＳ１７０において、導電膜の形成の後に、必要に応じてこの導電膜を後退させる。すなわち、複数の第１電極膜６１ａの形成は、導電膜を後退させることを含むことができる。
【０１６４】
このように、本製造方法では、例えば、図１３（ａ）〜図１６（ｂ）に関して説明した処理を実施することを含む。これにより、本実施形態に係る不揮発性半導体記憶装置１１０が製造できる。
【０１６５】
本製造方法において、有機膜４８を自己組織化法により形成する場合に、ヒドロキシル基、シラノール基、アルコキシシリル基、クロロシリル基、カルボキシル基及びチオール基よりなる群から選択された少なくともいずれかの基を含む材料を用いることができる。また、有機膜４８の形成には、Ｚｎ、Ｃｕ、Ｆｅ、Ｒｕ及びＩｒよりなる群から選択された少なくともいずれかを含む材料を用いることができる。有機膜４８の形成には、ポルフィリン、メタロセン及びビピリジンの少なくともいずれかを含む材料を用いることができる。
【０１６６】
有機膜４８の形成における自己組織化法においては、有機膜４８に含まれる化学修飾基ｆｂは、Ｓｉ、Ｔｉ、Ｗ及びＡｕの少なくともいずれかを含む元素と結合することができる。例えば、有機膜４８の下地となる膜（例えば半導体側絶縁膜４２及び電極側絶縁膜４３など）は、例えば、Ｓｉ、Ｔｉ、Ｗ及びＡｕの少なくともいずれかを含んでも良い。また、例えば、有機膜４８の下地となる膜（例えば半導体側絶縁膜４２及び電極側絶縁膜４３などの上の膜）の上に、Ｓｉ、Ｔｉ、Ｗ及びＡｕの少なくともいずれかを含む層が形成されても良い。
【０１６７】
なお、半導体層ＳＰと有機膜４８との間の抵抗は高いことが望ましい。そして、電極膜６１と有機膜４８との間の抵抗は高いことが望ましい。これにより、有機膜４８に蓄積された電荷の状態が変化し難くなり、安定した記憶動作が可能になる。このため、有機膜４８に含まれる化学修飾基ｆｂが、Ｓｉ、Ｔｉ、Ｗ及びＡｕの少なくともいずれかを含む元素と結合する構成においては、その構成の条件は、半導体層ＳＰと有機膜４８との間の抵抗及び電極膜６１と有機膜４８との間の抵抗が高くなるように設計される。
【０１６８】
また、有機膜４８に含まれる化学修飾基ｆｂは、ＳｉＯ２及びＷＯ３の少なくともいずれかを含む金属化合物と結合することができる。
【０１６９】
有機層４８の形成においては、例えば、有機膜４８の下地となる膜（例えば半導体側絶縁膜４２及び電極側絶縁膜４３など）を、有機膜４８となる材料を含む溶液で処理する。
【０１７０】
有機層４８となる材料がヒドロキシル基を有する場合は、下地となる膜の表面に存在する元素とのエーテル結合が形成される。これにより、有機膜４８が形成される。
【０１７１】
また、例えば有機膜４８となる材料がカルボキシル基を有している場合には、下地となる膜の表面に存在する元素とカルボキシラート結合を介して結合されたポルフィリン分子の単分子膜が得られる。
【０１７２】
また、例えば有機膜４８となる材料がエトキシシリル基を有している場合には、下地となる膜の表面に存在する元素とシリルエーテル結合を介して結合されたポルフィリン分子の単分子膜が得られる。
【０１７３】
一方、電極側絶縁膜４３を有機膜４８の上に形成する場合、電極側絶縁膜４３の形成においては、有機膜４８の上に、電極側絶縁膜４３となるＳｉＯ２膜またはＨｆＯ２膜を形成する。そして、この膜をＲＴＡ装置でアニールする。これにより、電極側絶縁膜４３が形成される。
【０１７４】
（第２の実施の形態）  
図１８は、第２の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。  
図１８に表したように、本実施形態に係る不揮発性半導体記憶装置１１１においては、第１半導体側絶縁膜４２ｐ１は、第１半導体層ＳＰ１と第１電極間絶縁膜６２ａとの間に延在している。第１有機膜４８ｐ１は、第１半導体側絶縁膜４２ｐ１と第１電極間絶縁膜６２ａとの間に延在している。第１電極側絶縁膜４３ｐ１は、第１有機膜４８ｐ１と第１電極間絶縁膜６２ａとの間に延在している。
【０１７５】
さらに、第２半導体側絶縁膜４２ｐ２は、第２半導体層ＳＰ２と第２電極間絶縁膜６２ｂとの間に延在している。第２有機膜４８ｐ２は、第２半導体側絶縁膜４２ｐ２と第２電極間絶縁膜６２ｂとの間に延在している。第２電極側絶縁膜４３ｐ２は、第２有機膜４８ｐ２と第２電極間絶縁膜６２ｂとの間に延在している。
【０１７６】
このように、半導体側絶縁膜４２、有機膜４８及び電極側絶縁膜４３は、Ｚ軸方向に沿って積層された複数のメモリセルＭＣどうしの間において、Ｚ軸方向に沿って延在していても良い。
【０１７７】
図１９（ａ）及び図１９（ｂ）は、第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。  
図２０は、第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。  
図１９（ａ）に表したように、積層構造体ＭＬを形成する。この例では、第１積層構造体ＭＬ１と第２積層構造体ＭＬ２とを分断する絶縁層ＩＬを形成する。
【０１７８】
そして、積層構造体ＭＬをＺ軸方向に沿って貫通する貫通ホールＴＨを形成する。
【０１７９】
図１９（ｂ）に表したように、貫通ホールＴＨの内壁面に絶縁層を形成して電極側絶縁膜４３を形成する。  
そして、電極側絶縁膜４３の上に、自己組織化法によって有機膜４８を形成する。  
そして、有機膜４８の上に半導体側絶縁膜４２を形成する。
【０１８０】
図２０に表したように、貫通ホールＴＨの残余の空間に半導体を埋め込んで、半導体層ＳＰを形成する。  
これにより、本実施形態に係る不揮発性半導体記憶装置１１１が形成される。  
この構成においては、有機膜４８は、例えば、電極側絶縁膜４３と結合している。
【０１８１】
（第３の実施の形態）
図２１は、第３の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。  
図２１においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。  
図２２は、第３の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。  
すなわち、図２２には、マトリクスメモリセル部ＭＵ１として、図２１のＡ−Ａ’線断面の一部と、図２１のＢ−Ｂ’線断面の一部が例示されている。
【０１８２】
図２１及び図２２に表したように、本実施形態に係る不揮発性半導体記憶装置１２０においては、接続部ＣＰが設けられず、半導体層ＳＰのそれぞれが独立している。すなわち、不揮発性半導体記憶装置１２０においては、直線状のＮＡＮＤストリングが設けられる。
【０１８３】
不揮発性半導体記憶装置１２０は、図示しないが、第１及び第２の実施形態と同様に、積層構造体ＭＬ（第１積層構造体ＭＬ１）と、半導体層ＳＰ（第１半導体層ＳＰ１）と、半導体側絶縁膜４２（第１半導体側絶縁膜４２ｐ１）と、有機膜４８（第１有機膜４８ｐ１）と、電極側絶縁膜４３（第１電極側絶縁膜４３ｐ１）と、を備える。これらの構成は第１及び第２の実施形態と同様とすることができるので説明を省略する。
【０１８４】
図２１に表したように、不揮発性半導体記憶装置１２０のメモリ部ＭＵにおいては、積層構造体ＭＬの上に上部選択ゲート電極ＵＳＧ（第１選択ゲート電極ＳＧ１であり、例えばドレイン側選択ゲート電極ＳＧＤとなる）が設けられる。積層構造体ＭＬの下に、下部選択ゲート電極ＬＳＧ（第２選択ゲート電極ＳＧ２であり、例えばソース側選択ゲート電極ＳＧＳとなる）が設けられている。
【０１８５】
すなわち、不揮発性半導体記憶装置１２０は、第１選択ゲート電極ＳＧ１(上部選択ゲート電極ＵＳＧ)と、第２選択ゲート電極ＳＧ２(下部選択ゲート電極ＬＳＧ)と、をさらに備える。第１選択ゲート電極ＳＧ１は、第１積層構造体ＭＬ１とＺ軸方向において積層される。第１選択ゲート電極ＳＧ１は、第１半導体層ＳＰ１に貫通される。第２選択ゲート電極ＳＧ２は、第１積層構造体ＭＬ１とＺ軸方向において積層される。第２選択ゲート電極ＳＧ２は、第１半導体層ＳＰ１に貫通される。第１選択ゲート電極ＳＧ１と第２選択ゲート電極ＳＧ２との間に第１積層構造体ＭＬ１が設けられる。
【０１８６】
上部選択ゲート電極ＵＳＧと半導体層ＳＰとの間には上部選択ゲート絶縁膜ＵＳＧＩが設けられる。下部選択ゲート電極ＬＳＧと半導体層ＳＰとの間には、下部選択ゲート絶縁膜ＬＳＧＩが設けられる。
【０１８７】
そして、下部選択ゲート電極ＬＳＧの下側に、ソース線ＳＬ（例えば第２配線）が設けられる。ソース線ＳＬの下に層間絶縁膜１３ａが設けられ、ソース線ＳＬと下部選択ゲート電極ＬＳＧとの間に層間絶縁膜１３ｂが設けられている。
【０１８８】
下部選択ゲート電極ＬＳＧの下方において半導体層ＳＰはソース線ＳＬに接続される。上部選択ゲート電極ＵＳＧの上方において半導体層ＳＰはビット線ＢＬ（例えば第１配線）に接続される。上部選択ゲート電極ＵＳＧと下部選択ゲート電極ＬＳＧとの間の積層構造体ＭＬにおいて、メモリセルＭＣが形成される。半導体層ＳＰが、直線状の１つのメモリストリングとして機能する。
【０１８９】
上部選択ゲート電極ＵＳＧは、層間絶縁膜１７によってＸ軸方向に分断されている。上部選択ゲート電極ＵＳＧは、Ｙ軸方向に沿って延在する帯状の形状を有している。下部選択ゲート電極ＬＳＧは、層間絶縁膜１３ｃによってＸ軸方向に分断されている。下部選択ゲート電極ＬＳＧは、Ｙ軸方向に沿って延在する帯状の形状を有している。
【０１９０】
一方、半導体層ＳＰの上部に接続されるビット線ＢＬは、Ｘ軸方向に沿って延在する帯状の形状を有している。そして、半導体層ＳＰの下部に接続されるソース線ＳＬは、Ｙ軸方向に延在する帯状の形状を有している。  
そして、不揮発性半導体記憶装置１２０においては、電極膜６１は、Ｘ−Ｙ平面に平行な板状の導電膜である。
【０１９１】
このような構造を有する不揮発性半導体記憶装置１２０においても、有機膜４８には、第１実施形態に関して説明した構成が適用される。すなわち、有機膜４８には、例えば、単分子膜を用いることができる。
【０１９２】
本実施形態においても半導体側絶縁膜４２と電極側絶縁膜４３との間に設けられる膜として、有機膜４８を用いることで、有機膜４８の厚さが薄くできる。これにより、集積度を向上させた不揮発性半導体記憶装置が提供できる。
【０１９３】
（第４の実施の形態）  
図２３は、第４の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。  
図２３に表したように、本実施形態に係る不揮発性半導体記憶装置１３０においても、積層構造体ＭＬ（第１積層構造体ＭＬ１及び第２積層構造体ＭＬ２）が設けられる。
【０１９４】
そして、積層構造体ＭＬの側面を覆うように、電極側絶縁膜４３が設けられる。電極側絶縁膜４３を覆うように有機膜４８が設けられる。有機膜４８を覆うように半導体側絶縁膜４２が設けられる。そして、第１積層構造体ＭＬ１を覆う半導体側絶縁膜４２と、第２積層構造体ＭＬ２を覆う半導体側絶縁膜４２と、の間の凹部に埋め込まれるように、半導体層ＳＰが設けられている。
【０１９５】
第１積層構造体ＭＬ１に対向する半導体層ＳＰが第１半導体層ＳＰ１に対応する。  
第２積層構造体ＭＬ２に対向する半導体層ＳＰが第２半導体層ＳＰ２に対応する。
【０１９６】
第１積層構造体ＭＬ１及び第２積層構造体ＭＬ２は、例えばＹ軸方向に沿って延在する。すなわち、第１電極膜６１ａ及び第２電極膜６１ｂは、Ｙ軸方向に沿って延在する。第１電極膜６１ａ及び第２電極膜６１ｂは、ワート゛電極として機能する。
【０１９７】
一方、半導体層ＳＰは、Ｘ軸方向に沿って延在する。図２３では、１つの半導体層ＳＰが図示されているが、複数の半導体層ＳＰを設けることができる。複数の半導体層ＳＰは、例えばＹ軸方向に沿ってならぶ。複数の半導体層ＳＰは、ビット線として機能する。すなわち、ワード線の延在する方向はＹ軸方向であり、ビット線が延在する方向はＸ軸方向である。
【０１９８】
この場合も、半導体層ＳＰは、複数の電極膜６１の側面に対向する。有機膜４８は、複数の電極膜６１の側面と半導体層ＳＰとの間に設けられ、有機化合物を含む。半導体側絶縁膜４２は、有機膜４８と半導体層ＳＰとの間に設けられる。電極側絶縁膜４３は、有機膜４８と複数の電極膜６１の側面との間に設けられる。
【０１９９】
このような構造を有する不揮発性半導体記憶装置１３０においても、有機膜４８には、第１実施形態に関して説明した構成が適用される。すなわち、有機膜４８には、例えば、単分子膜を用いることができる。本実施形態においても集積度を向上させた不揮発性半導体記憶装置が提供できる。
【０２００】
以上、実施形態によれば、集積度を向上させた不揮発性半導体記憶装置及びその製造方法が提供できる。
【０２０１】
本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれば良い。
【０２０２】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、不揮発性半導体記憶装置に含まれる電極膜、電極間絶縁膜、選択ゲート電極、半導体層、接続部、接続部導電膜、有機膜、半導体側絶縁膜、電極側絶縁膜、絶縁膜、導電膜、層間絶縁膜、ソース線、ビット線などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【０２０３】
その他、本発明の実施の形態として上述した不揮発性半導体記憶装置及びその製造方法を基にして、当業者が適宜設計変更して実施し得る全ての不揮発性半導体記憶装置及びその製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。
【０２０４】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【０２０５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０２０６】
１１…基板、  １１ａ…主面、  １３、１３ａ、１３ｂ、１３ｃ…層間絶縁膜、  １５、１５ａ…絶縁膜、  １６、１７、１８、１９…層間絶縁膜、  ２２…コンタクト電極、  ２３…層間絶縁膜、  ３１…コンタクト電極、  ３２…ワード配線、  ３３…コンタクト電極、  ３４…接続部導電層配線、  ４２、４２ｔ…半導体側絶縁膜、  ４２ｐ１、４２ｐ２…第１、第２半導体側絶縁膜、  ４３、４３ｔ…電極側絶縁膜、  ４３ｐ１、４３ｐ２…第１、第２電極側絶縁膜、  ４７ｃ１…接続部絶縁膜、  ４８、４８ｔ…有機膜、  ４８ｐ１、４８ｐ２…第１、第２有機膜、  ６１、６１Ａ、６１Ｂ、６１ｔ…電極膜、  ６１ａ、６１ｂ…第１、第２電極膜、  ６１ｆ…第１膜、  ６１ｇ…導電膜、  ６２…電極間絶縁膜、  ６２ａ、６２ｂ…第１、第２電極間絶縁膜、  ６２ｆ…第２膜、  １１０、１１１、１２０、１３０…不揮発性半導体記憶装置、  １１０ｔ、１１９ｔ…試料、  ＢＬ…ビット線、  ＣＥ…対向電極、  ＣＰ…接続部、  ＣＰ１、ＣＰ２…第１、第２接続部、  ＣＵ…回路部、  Ｃｔ…キャパシタンス、  ＩＬ…絶縁層、  ＬＳＧ…下部選択ゲート電極、  ＬＳＧＩ…下部選択ゲート絶縁膜、  ＭＣ…メモリセル、  ＭＬ…積層構造体、  ＭＬ１、ＭＬ２…第１、第２積層構造体、  ＭＬｆ…母積層体、  ＭＲ…メモリアレイ領域、  ＭＵ…メモリ部、  ＭＵ１…メトリクスメモリセル部、  ＭＵ２…配線接続部、  ＰＲ…周辺領域、  ＰＲ１…周辺領域回路、  ＳＣＣ…接続部導電層、  ＳＧ…選択ゲート電極、  ＳＧ１〜ＳＧ４…第１〜第４選択ゲート電極、  ＳＧＤ…ドレイン側選択ゲート電極、  ＳＧＩ…選択ゲート絶縁膜、  ＳＧＳ…ソース側選択ゲート電極、  ＳＧＴ１、ＳＧＴ２…第１、第２選択ゲートトランジスタ、  ＳＬ…ソース線、  ＳＬＴ…スリット、  ＳＰ、ＳＰｔ…半導体層、  ＳＰ１〜ＳＰ４…第１〜第４半導体層、  ＴＨ…貫通ホール、  ＵＳＧ…上部選択ゲート電極、  ＵＳＧＩ…上部選択ゲート絶縁膜、  Ｖ１、Ｖ２…コンタクト電極、  Ｖｂ…印加電圧、  ｆｂ…化学修飾基
【図１】
0005843931.tif 000002
【図２】
0005843931.tif 000003
【図３】
0005843931.tif 000004
【図４】
0005843931.tif 000005
【図５】
0005843931.tif 000006
【図６】
0005843931.tif 000007
【図７】
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【図８】
0005843931.tif 000009
【図９】
0005843931.tif 000010
【図１０】
0005843931.tif 000011
【図１１】
0005843931.tif 000012
【図１２】
0005843931.tif 000013
【図１３】
0005843931.tif 000014
【図１４】
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【図１５】
0005843931.tif 000016
【図１６】
0005843931.tif 000017
【図１７】
0005843931.tif 000018
【図１８】
0005843931.tif 000019
【図１９】
0005843931.tif 000020
【図２０】
0005843931.tif 000021
【図２１】
0005843931.tif 000022
【図２２】
0005843931.tif 000023
【図２３】
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