(57)【特許請求の範囲】
【請求項１】
複数のI/Oを備えた第１のバンクと、異なる複数のI/Oを備えた第２のバンクとを備え、前記I/Oの各々は抵抗変化型メモリセルのアレイを有する抵抗変化型メモリと、
基準ノードと、
第１の読取モードと第２の読取モードとを選択的に切り替えるように構成された読取モードスイッチ回路と、
複数の行デコーダと、
前記複数の行デコーダ用の共有電荷2電圧行ドライバと
を備え、
前記第１の読取モードは前記第１のバンクの複数のI/Oのうちの第１のI/Oの抵抗変化型メモリセルの１つの抵抗変化型メモリセルを選択可能に第１の読取ノードに結合し、前記第１のバンクの複数のI/Oのうちの第２のI/Oの抵抗変化型メモリセルの１つの抵抗変化型メモリセルを選択可能に第２の読取ノードに結合し、前記第２のバンクの第１の２つ以上の抵抗変化型メモリセルを前記基準ノードに接続し、
前記第２の読取モードは前記第２のバンクの前記複数のI/Oのうちの第１のI/Oの抵抗変化型メモリセルの１つの抵抗変化型メモリセルを選択可能に前記第１の読取ノードに結合し、前記第２のバンクの複数のI/Oのうちの第２のI/Oの抵抗変化型メモリセルの１つの抵抗変化型メモリセルを選択可能に前記第２の読取ノードに結合し、前記第１のバンクの第２の２つ以上の抵抗変化型メモリセルを前記基準ノードに接続し、
前記第１の２つ以上の抵抗変化型メモリセルのうちの１つの抵抗変化型メモリセルは前記第２のバンクの前記複数のI/Oのうちの前記第１のI/O中の指定された基準セルの第１の行にある指定された基準セルであり、前記第１の２つ以上の抵抗変化型メモリセルの他の１つの抵抗変化型メモリセルは前記第２のバンクの前記複数のI/Oのうちの前記第２のI/O中の指定された基準セルの前記第１の行にある指定された基準セルであり、
前記第２のバンクの前記複数のI/Oのうちの前記第１のI/O中の指定された基準セルの前記第１の行にあるすべての指定された前記基準セルは、バイナリ1を表す状態に事前にプログラムされた指定されたバイナリ1基準セルであり、
前記第２のバンクの前記複数のI/Oのうちの前記第２のI/O中の指定された基準セルの前記第１の行にあるすべての指定された前記基準セルは、バイナリ0を表す状態に事前にプログラムされた指定されたバイナリ0基準セルであり、
前記第２の２つ以上の抵抗変化型メモリセルのうちの１つの抵抗変化型メモリセルは前記第１のバンクの前記複数のI/Oのうちの前記第１のI/O中の指定された基準セルの第２の行にある指定された基準セルであり、前記第２の２つ以上の抵抗変化型メモリセルの他の１つの抵抗変化型メモリセルは前記第１のバンクの前記複数のI/Oのうちの前記第２のI/O中の指定された基準セルの前記第２の行にある指定された基準セルであり、
前記第１のバンクの前記複数のI/Oのうちの前記第１のI/O中の指定された基準セルの前記第２の行にあるすべての指定された前記基準セルは、バイナリ1を表す状態に事前にプログラムされた指定されたバイナリ1基準セルであり、
前記第１のバンクの前記複数のI/Oのうちの前記第２のI/O中の指定された基準セルの前記第２の行にあるすべての指定された前記基準セルは、バイナリ0を表す状態に事前にプログラムされた指定されたバイナリ0基準セルである、
前記共有電荷2電圧行ドライバが、
前記複数の行デコーダに電圧を供給する共通ワード線を第１の電圧レールに切替え可能に結合する第１のスイッチトドライバトランジスタと、
前記共通ワード線を第２の電圧レールに切替え可能に結合する第２のスイッチトドライバトランジスタとを備え、
前記MRAMは、前記複数の行デコーダの各々に結合されたワード線をさらに備え、各ワード線は、関連するワード線寄生キャパシタンスを有し、前記共通ワード線は、共通ワード線寄生キャパシタンスを含み、
前記共有電荷2電圧行ドライバは、時間間隔T1を有する読取り動作の間に、前記第１のスイッチトドライバトランジスタおよび前記第２のスイッチトドライバトランジスタがオフにされ、ワード線駆動トランジスタが選択されたときに、前記共通ワード線寄生キャパシタンスと前記ワード線寄生キャパシタンスとの間で電荷共有を行うように構成される、磁気ランダムアクセスメモリ(MRAM)。
【請求項２】
前記基準ノードに結合された基準電流源をさらに備え、前記基準電流源は、前記第１の2つ以上の前記抵抗変化型メモリセルを介して第１の基準電流を生成して前記基準ノードの所に基準電圧を生成するように構成される、請求項1に記載のMRAM。
【請求項３】
前記読取モードスイッチ回路は、前記第１の読取モードにおいて、各第１の基準電流経路が前記第１の2つ以上の抵抗変化型メモリセルのうちの対応する1つの抵抗変化型メモリセルを含む、前記基準ノードから接地基準への複数の第１の基準電流経路を形成し、前記第２の読取モードにおいて、各第２の基準電流経路が前記第２の2つ以上の抵抗変化型メモリセルのうちの対応する１つの抵抗変化型メモリセルを含む、前記基準ノードから前記接地基準への複数の第２の基準電流経路を形成するように構成される、請求項2に記載のMRAM。
【請求項４】
前記基準ノードに結合された基準入力を有し、かつ前記第１の読取ノードに結合された読取り入力を有する第１のセンス増幅器と、前記基準ノードに結合された基準入力を有し、かつ前記第２の読取ノードに結合された読取り入力を有する第２のセンス増幅器をさらに備える、請求項3に記載のMRAM。
【請求項５】
前記読取モードスイッチ回路は、第１の読取モードにおいて、前記第１のセンス増幅器の前記読取り入力から前記第１のバンクの複数のI/Oのうちの前記第１のI/O中の選択可能な１つの抵抗変化型メモリセルを通過する第１の読取り電流経路を形成するように構成され、前記第１の読取り電流経路と前記第１の基準電流経路は実質的に等しいキャパシタンスを有する、請求項4に記載のMRAM。
【請求項６】
基準電流源は、前記読取モードスイッチ回路が前記第１の読取モードであり、第１の基準電流が、前記第２のバンクの複数のI/Oのうちの前記第２のI/O中の前記バイナリ1基準セルまで流れるのと同時に前記第２のバンクの複数のI/Oのうちの前記第１のI/O中の前記バイナリ0基準セルまで流れるときに、バイナリ0を表す電圧とバイナリ1を表す電圧とのほぼ中間の電圧を前記基準ノードの所に生成するように構成される、請求項1に記載のMRAM。
【請求項７】
基準電流源は、前記読取モードスイッチ回路が前記第２の読取モードであり、第２の基準電流が、前記第１のバンクの複数のI/Oのうちの前記第２のI/O中の前記指定されたバイナリ1基準セルまで流れるのと同時に前記第１のバンクの複数のI/Oのうちの前記第１のI/O中の前記指定されたバイナリ0基準セルまで流れるときに、バイナリ0を表す電圧とバイナリ1を表す電圧とのほぼ中間の電圧を前記基準ノードの所に生成するように構成される、請求項6に記載のMRAM。
【請求項８】
前記MRAMは少なくとも1つの半導体ダイに組み込まれる、請求項1に記載のMRAM。
【請求項９】
前記MRAMが組み込まれる、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定位置データユニット、およびコンピュータからなる群から選択されるデバイスをさらに備える、請求項1に記載のMRAM。
【請求項１０】
磁気ランダムアクセスメモリ(MRAM)ストレージのための方法であって、
第１のバンクの第１の抵抗変化型メモリセルアレイの指定された第１の基準行のすべての抵抗変化型メモリセルを第１のバンクの指定されたバイナリ0基準セルとして事前にプログラムし、前記第１のバンクの第２の抵抗変化型メモリセルアレイの前記第１の基準行のすべての抵抗変化型メモリセルを第１のバンクの指定されたバイナリ1基準セルとして事前にプログラムするステップと、
第２のバンクの第１の抵抗変化型メモリセルアレイの指定された第２の基準行のすべての抵抗変化型メモリセルを第２のバンクの指定されたバイナリ0基準セルとして事前にプログラムし、前記第２のバンクの第２の抵抗変化型メモリセルアレイの前記第２の基準行のすべての抵抗変化型メモリセルを第２のバンクの指定されたバイナリ1基準セルとして事前にプログラムするステップと、
前記第１のバンクの指定されたバイナリ0基準セルおよび前記第１のバンクの指定されたバイナリ1基準セルに基づいて基準電圧を生成するステップと、
前記基準電圧に基づいて前記第２のバンクの抵抗メモリセルを読み取るステップと、
前記第２のバンクの指定されたバイナリ0基準セルおよび前記第２のバンクの指定されたバイナリ1基準セルに基づいて基準電圧を生成するステップと、
前記基準電圧に基づいて前記第１のバンクの抵抗メモリセルを読み取るステップを含み、
前記MRAMは、複数の行デコーダと前記複数の行デコーダ用の共有電荷2電圧行ドライバを備え、
前記共有電荷2電圧行ドライバが、
前記複数の行デコーダに電圧を供給する共通ワード線を第１の電圧レールに切替え可能に結合する第１のスイッチトドライバトランジスタと、
前記共通ワード線を第２の電圧レールに切替え可能に結合する第２のスイッチトドライバトランジスタとを備え、
前記MRAMは、前記複数の行デコーダの各々に結合されたワード線をさらに備え、各ワード線は、関連するワード線寄生キャパシタンスを有し、前記共通ワード線は、共通ワード線寄生キャパシタンスを含み、
前記共有電荷2電圧行ドライバは、時間間隔T1を有する読取り動作の間に、前記第１のスイッチトドライバトランジスタおよび前記第２のスイッチトドライバトランジスタがオフにされ、ワード線駆動トランジスタが選択されたときに、前記共通ワード線寄生キャパシタンスと前記ワード線寄生キャパシタンスとの間で電荷共有を行うように構成される方法。
【請求項１１】
前記第１のバンクの指定されたバイナリ0基準セルおよび前記第１のバンクの指定されたバイナリ１基準セルに基づき基準電圧を生成するステップは、前記第１のバンクの指定されたバイナリ0基準セルおよび前記第１のバンクの指定されたバイナリ1基準セルを同時に基準ノードに結合するステップを含む、請求項10に記載の方法。
【請求項１２】
前記第１のバンクの指定されたバイナリ0基準セルおよび前記第１のバンクの指定されたバイナリ１基準セルに基づき前記基準電圧を生成するステップは、前記第１のバンクの指定されたバイナリ0基準セルおよび前記第１のバンクの指定されたバイナリ1基準セルを通過して同時に基準ノードに達する基準電流フローを生成するステップをさらに含む、請求項11に記載の方法。
【請求項１３】
前記第２のバンクの前記抵抗メモリセルを読み取るステップは、前記基準電流フローを生成するのと同時に前記抵抗メモリセルを通過する読取り電流フローを生成するステップを含む、請求項12に記載の方法。
【請求項１４】
前記第２のバンクの指定されたバイナリ0基準セルおよび前記第２のバンクの指定されたバイナリ1基準セルに基づいて基準電圧を生成するステップは、前記第１のバンクの指定されたバイナリ0基準セルおよび前記第１のバンクのバイナリ1基準セルを基準ノードから分離し、前記第２のバンクの指定されたバイナリ0基準セルおよび前記第２のバンクの指定されたバイナリ1基準セルを同時に前記基準ノードに結合するステップを含む、請求項13に記載の方法。
【請求項１５】
第１のバンクの第１の抵抗変化型メモリセルアレイの指定された第１の基準行のすべての抵抗変化型メモリセルを第１のバンクの指定されたバイナリ0基準セルとして事前にプログラムし、前記第１のバンクの第２の抵抗変化型メモリセルアレイの前記第１の基準行のすべての抵抗変化型メモリセルを第１のバンクの指定されたバイナリ1基準セルとして事前にプログラムするための手段と、
第２のバンクの第１の抵抗変化型メモリセルアレイの指定された第２の基準行のすべての抵抗変化型メモリセルを第２のバンクの指定されたバイナリ0基準セルとして事前にプログラムし、前記第２のバンクの第２の抵抗変化型メモリセルアレイの前記第２の基準行のすべての抵抗変化型メモリセルを第２のバンクの指定されたバイナリ1基準セルとして事前にプログラムするための手段と、
前記第１のバンクの指定されたバイナリ0基準セルおよび前記第１のバンクの指定されたバイナリ1基準セルに基づいて基準電圧を生成するための手段と、
前記基準電圧に基づいて前記第２のバンクの抵抗メモリセルを読み取るための手段と、
前記第２のバンクの指定されたバイナリ0基準セルおよび前記第２のバンクの指定されたバイナリ1基準セルに基づいて基準電圧を生成するための手段と、
前記基準電圧に基づいて前記第１のバンクの抵抗メモリセルを読み取るための手段と、
複数の行デコーダ手段と前記複数の行デコーダ用の共有電荷2電圧行ドライバ手段と
を備え、
前記共有電荷2電圧行ドライバ手段が、
前記複数の行デコーダに電圧を供給する共通ワード線を第１の電圧レールに切替え可能に結合する第１のスイッチトドライバトランジスタ手段と、
前記共通ワード線を第２の電圧レールに切替え可能に結合する第２のスイッチトドライバトランジスタ手段とを備え、
前記MRAMは、前記複数の行デコーダ手段の各々に結合されたワード線をさらに備え、各ワード線は、関連するワード線寄生キャパシタンスを有し、前記共通ワード線は、共通ワード線寄生キャパシタンスを含み、
前記共有電荷2電圧行ドライバ手段は、時間間隔T1を有する読取り動作の間に、前記第１のスイッチトドライバトランジスタ手段および前記第2のスイッチトドライバトランジスタ手段がオフにされ、ワード線駆動トランジスタが選択されたときに、前記共通ワード線寄生キャパシタンスと前記ワード線寄生キャパシタンスとの間で電荷共有を行うように構成される磁気ランダムアクセスメモリ(MRAM)ストレージ。
【請求項１６】
前記第１のバンクの指定されたバイナリ0基準セルおよび前記第１のバンクの指定されたバイナリ１基準セルに基づき基準電圧を生成する前記手段は、前記第１のバンクの指定されたバイナリ0基準セルおよび前記第１のバンクの指定されたバイナリ1基準セルを同時に基準ノードに結合するための手段を含む、請求項15に記載のMRAMストレージ。
【請求項１７】
前記第１のバンクの指定されたバイナリ0基準セルおよび前記第１のバンクの指定されたバイナリ１基準セルに基づき前記基準電圧を生成するための前記手段は、前記第１のバンクの指定されたバイナリ0基準セルおよび前記第１のバンクの指定されたバイナリ1基準セルを通過して同時に前記基準ノードに達する基準電流フローを生成するための手段をさらに含む、請求項16に記載のMRAMストレージ。
【請求項１８】
前記第２のバンクの前記抵抗メモリセルを読み取るための手段は、前記基準電流フローを生成するのと同時に前記抵抗メモリセルを通過する読取り電流フローを生成するための手段を含む、請求項17に記載のMRAMストレージ。
【請求項１９】
前記第２のバンクの指定されたバイナリ0基準セルおよび前記第２のバンクの指定されたバイナリ１基準セルに基づき基準電圧を生成するための前記手段は、前記第２のバンクの指定されたバイナリ0基準セルおよび前記第２のバンクの指定されたバイナリ1基準セルに基づき前記基準電圧を生成し、前記第１のバンクの指定されたバイナリ0基準セルおよび前記第１のバンクの指定されたバイナリ1基準セルを基準ノードから分離し、前記第２のバンクの指定されたバイナリ0基準セルおよび前記第２のバンクの指定されたバイナリ1基準セルを同時に前記基準ノードに結合するための手段を含む、請求項18に記載のMRAMストレージ。
【請求項２０】
磁気ランダムアクセスメモリ(MRAM)ストレージのための方法であって、
第１のバンクの第１の抵抗変化型メモリセルアレイの指定された第１の基準行のすべての抵抗変化型メモリセルを第１のバンクの指定されたバイナリ0基準セルとして事前にプログラムし、前記第１のバンクの第２の抵抗変化型メモリセルアレイの前記第１の基準行のすべての抵抗変化型メモリセルを第１のバンクの指定されたバイナリ1基準セルとして事前にプログラムするステップと、
第２のバンクの第１の抵抗変化型メモリセルアレイの指定された第２の基準行のすべての抵抗変化型メモリセルを第２のバンクの指定されたバイナリ0基準セルとして事前にプログラムし、前記第２のバンクの第２の抵抗変化型メモリセルアレイの前記第２の基準行のすべての抵抗変化型メモリセルを第２のバンクの指定されたバイナリ1基準セルとして事前にプログラムするステップと、
前記第１のバンクの指定されたバイナリ0基準セルおよび前記第１のバンクの指定されたバイナリ1基準セルに基づいて基準電圧を生成するステップと、
前記基準電圧に基づいて前記第２のバンクの抵抗メモリセルを読み取るステップと、
前記第２のバンクの指定されたバイナリ0基準セルおよび前記第２のバンクの指定されたバイナリ1基準セルに基づいて基準電圧を生成するステップと、
前記基準電圧に基づいて前記第１のバンクの抵抗メモリセルを読み取るステップとを含み、
前記MRAMは、複数の行デコーダと前記複数の行デコーダ用の共有電荷2電圧行ドライバを備え、
前記共有電荷2電圧行ドライバが、
前記複数の行デコーダに電圧を供給する共通ワード線を第１の電圧レールに切替え可能に結合する第１のスイッチトドライバトランジスタと、
前記共通ワード線を第２の電圧レールに切替え可能に結合する第２のスイッチトドライバトランジスタとを備え、
前記MRAMは、前記複数の行デコーダの各々に結合されたワード線をさらに備え、各ワード線は、関連するワード線寄生キャパシタンスを有し、前記共通ワード線は、共通ワード線寄生キャパシタンスを含み、
前記共有電荷2電圧行ドライバは、時間間隔T1を有する読取り動作の間に、前記第１のスイッチトドライバトランジスタおよび前記第２のスイッチトドライバトランジスタがオフにされ、ワード線駆動トランジスタが選択されたときに、前記共通ワード線寄生キャパシタンスと前記ワード線寄生キャパシタンスとの間で電荷共有を行うように構成される方法。
【請求項２１】
前記第１のバンクの指定されたバイナリ0基準セルおよび前記第１のバンクの指定されたバイナリ１基準セルに基づき基準電圧を生成するステップは、前記第１のバンクの指定されたバイナリ0基準セルおよび前記第１のバンクの指定されたバイナリ1基準セルを同時に基準ノードに結合するステップを含む、請求項20に記載の方法。
【請求項２２】
前記第１のバンクの指定されたバイナリ0基準セルおよび前記第１のバンクの指定されたバイナリ１基準セルに基づき前記基準電圧を生成するステップは、前記第１のバンクの指定されたバイナリ0基準セルおよび前記第１のバンクの指定されたバイナリ1基準セルを通過して同時に基準ノードに達する基準電流フローを生成するステップを含む、請求項21に記載の方法。
【請求項２３】
前記第２のバンクの前記抵抗メモリセルを読み取るステップは、前記基準電流フローを生成するのと同時に前記抵抗メモリセルを通過する読取り電流フローを生成するステップを含む、請求項22に記載の方法。
【請求項２４】
前記第２のバンクの指定されたバイナリ0基準セルおよび前記第２のバンクの指定されたバイナリ１基準セルに基づき基準電圧を生成するステップは前記第２のバンクの指定されたバイナリ0基準セルおよび前記第２のバンクの指定されたバイナリ1基準セルに基づき基準電圧を生成し、前記第２のバンクの指定されたバイナリ0基準セルおよび前記第２のバンクの指定されたバイナリ１基準セルに基づき前記基準電圧を生成するステップは、前記第１のバンクの指定されたバイナリ0基準セルおよび前記第１のバンクの指定されたバイナリ1基準セルを前記基準ノードから分離し、前記第２のバンクの指定されたバイナリ0基準セルおよび前記第２のバンクの指定されたバイナリ1基準セルを同時に前記基準ノードに結合するステップをさらに含む、請求項23に記載の方法。
【請求項２５】
プロセッサによって読み取られ実行されたときに、前記プロセッサに、
第１の磁気ランダムアクセスメモリ(MRAM)バンクの第１の抵抗変化型メモリセルアレイの指定された第１の基準行のすべての抵抗変化型メモリセルを第１のバンクの指定されたバイナリ0基準セルとして事前にプログラムさせ、前記第１のバンクの第２の抵抗変化型メモリセルアレイの前記第１の基準行のすべての抵抗変化型メモリセルを第１のバンクの指定されたバイナリ1基準セルとして事前にプログラムさせ、
第２のバンクの第１の抵抗変化型メモリセルアレイの指定された第２の基準行のすべての抵抗変化型メモリセルを第２のバンクの指定されたバイナリ0基準セルとして事前にプログラムさせ、前記第２のバンクの第２の抵抗変化型メモリセルアレイの前記第２の基準行のすべての抵抗変化型メモリセルを第２のバンクの指定されたバイナリ1基準セルとして事前にプログラムさせ、
前記第１のバンクの指定されたバイナリ0基準セルおよび前記第１のバンクの指定されたバイナリ1基準セルに基づいて基準電圧を生成することを制御させ、
前記基準電圧に基づいて前記第２のバンクの抵抗メモリセルを読み取るように制御させ、
前記第２のバンクの指定されたバイナリ0基準セルおよび前記第２のバンクの指定されたバイナリ1基準セルに基づく基準電圧の生成を制御させ、
前記基準電圧に基づいて前記第１のバンクの抵抗メモリセルを読み取るように制御させる命令
を記録し、
前記MRAMは、複数の行デコーダと前記複数の行デコーダ用の共有電荷2電圧行ドライバを備え、
前記共有電荷2電圧行ドライバが、
前記複数の行デコーダに電圧を供給する共通ワード線を第１の電圧レールに切替え可能に結合する第１のスイッチトドライバトランジスタと、
前記共通ワード線を第２の電圧レールに切替え可能に結合する第２のスイッチトドライバトランジスタとを備え、
前記MRAMは、前記複数の行デコーダの各々に結合されたワード線をさらに備え、各ワード線は、関連するワード線寄生キャパシタンスを有し、前記共通ワード線は、共通ワード線寄生キャパシタンスを含み、
時間間隔T1を有する読取り動作の間に、前記第１のスイッチトドライバトランジスタおよび前記第２のスイッチトドライバトランジスタがオフにされ、ワード線駆動トランジスタが選択されたときに、前記共通ワード線寄生キャパシタンスと前記ワード線寄生キャパシタンスとの間で電荷共有を行うように構成されるコンピュータ可読記録媒体。
【請求項２６】
プロセッサによって読み取られ実行されたときに、前記プロセッサに、前記第１のバンクの指定されたバイナリ0基準セルおよび前記第１のバンクの指定されたバイナリ1基準セルに基づいて基準電圧を生成することを制御させる前記命令は、プロセッサによって読み取られ実行されたときに、前記プロセッサに、前記第１のバンクの指定されたバイナリ0基準セルおよび前記第１のバンクの指定されたバイナリ1基準セルを同時に基準ノードに結合するように制御させる命令を含む、請求項25に記載のコンピュータ可読記録媒体。
【請求項２７】
プロセッサによって読み取られ実行されたときに、前記プロセッサに、前記第１のバンクの指定されたバイナリ0基準セルおよび前記第１のバンクの指定されたバイナリ1基準セルに基づいて基準電圧を生成することを制御させる前記命令は、プロセッサによって読み取られ実行されたときに、前記プロセッサに、前記第１のバンクの指定されたバイナリ0基準セルおよび前記第１のバンクの指定されたバイナリ1基準セルを通過して同時に前記基準ノードに達する基準電流フローを生成することを制御させる命令を含む、請求項26に記載のコンピュータ可読記録媒体。
【請求項２８】
プロセッサによって読み取られ実行されたときに、前記プロセッサに、前記基準電圧に基づいて前記第１のバンクの抵抗メモリセルを読み取るように制御させる前記命令は、プロセッサに、前記基準電流フローを生成するのと同時に前記抵抗メモリセルを通過する読取り電流フローを生成するようにさらに制御させる、請求項27に記載のコンピュータ可読記録媒体。
【請求項２９】
プロセッサによって読み取られ実行されたときに、前記プロセッサに、前記第２のバンクの指定されたバイナリ0基準セルおよび前記第２のバンクの指定されたバイナリ1基準セルに基づいて基準電圧を生成することを制御させる命令は、前記第１のバンクの指定されたバイナリ0基準セルおよび前記第１のバンクの指定されたバイナリ1基準セルを前記基準ノードから分離するような制御と、前記第２のバンクの指定されたバイナリ0基準セルおよび前記第２のバンクの指定されたバイナリ1基準セルを同時に前記基準ノードに結合するような制御とを含む、請求項28に記載のコンピュータ可読記録媒体。
【請求項３０】
前記第１のバンクの複数のI/Oのうちの前記第１のI/Oは、ｎ行ｍ列の抵抗変化型メモリセルと前記ｎ行のいずれかを指定された基準セルの行として選択的に指定可能なロジックとを含む
請求項１に記載のMRAM。
【請求項３１】
前記ロジックは前記指定された基準セルの行の抵抗変化型メモリセルから指定された基準セルを選択可能である
請求項30に記載のMRAM。
【発明の詳細な説明】
【技術分野】
【０００１】
米国特許法第119条に基づく優先権の主張
本特許出願は、本出願の譲受人に譲渡され、参照により本明細書に明確に組み込まれる、2010年9月8日に出願した「MRAM Read Reference Generation Scheme Using Normal Read Path」という名称の米国仮出願第61/380,832号の優先権を主張する。
【０００２】
本出願は、不揮発性抵抗変化型メモリに関し、より詳細には、不揮発性抵抗変化型メモリにアクセスするための基準電圧の生成および分配に関する。
【背景技術】
【０００３】
ポータブルワイヤレス電話および携帯情報端末(PDA)のようなパーソナルコンピューティングデバイスでは、アプリケーションの範囲が拡張し続けているため、そのアプリケーションを実行するのに必要なデータ記憶容量が絶えず増大している。たとえば、ワイヤレス電話は、デジタルビデオカメラ、ビデオおよびオーディオファイルプレーヤ、ポータブルゲームプレーヤ、ならびにインターネットアクセス/ウェブブラウザを含むことがある。範囲が拡張し続けるアプリケーションに対処する必要があるのと同時に、バッテリ寿命が非常に重要であり、したがって、データストレージによる電力消費量を最低限に維持することが好ましい。
【０００４】
抵抗メモリは、データを切替え可能な抵抗として記憶し、パーソナルコンピューティングデバイスなどのアプリケーションにおける予期される記憶要件を満たすことが期待されている。一種の抵抗メモリである、スピントランスファートルク(STT)磁気トンネル接合(MTJ)、すなわちSTT-MTJには特定の期待がかけられている。STT-MTJは、読取り/書込みアクセス速度が高く、MOS処理に適合し、サイクルエンデュランスが非常に高い。簡単に言うと、STT-MTJセルは、各々が磁区を有する固定磁性層と自由磁性層とを有する。自由磁性層磁区の固定磁性層磁区に対する整合は、2つの安定状態、平行状態(P)および反平行状態(AP)の一方に切り替えることができる。P状態およびAP状態の一方がバイナリ「0」を表し、他方がバイナリ「1」を表してもよい。P状態におけるSTT-MTJの電気抵抗は、AP状態におけるSTT-MTJの抵抗よりも低い。したがって、STT-MTJセルの抵抗を検出することによってSTT-MTJセルを読み取ることができる。
【０００５】
STT-MTJセルを読み取るための従来の手段では、STT-MTJセルに読取り電流を流し、センシング増幅器によって、得られた「読取り」電圧を基準電圧と比較する。読取りを正確に行えるように、基準電圧は理想的には、「0」電圧と「1」電圧の中間である。この所望の中間点の基準電圧を供給するために、理想的には読取り電流と同じ大きさを有する基準電流を、「0」状態にプログラムされた基準STT-MTJおよび「1」状態にプログラムされた基準STT-MTJの並列構成に流す。理想的には、基準STT-MTJは、実際のストレージSTT-MTJのP状態およびAP状態の抵抗と同一のP状態およびAP状態の抵抗を有する。したがって、基準電流と読取り電流が同じ大きさを有すると仮定すると、これによって、「0」電圧と「1」電圧の中間である理想点の基準電圧が生成される。
【０００６】
STT-MTJセルのm列×n行アレイとして形成された従来の磁気ランダムアクセスメモリ(MRAM)では、すべてのL列(たとえば、4列、6列、8列)の各列に1つのセンシング増幅器を設けてもよく、センシング増幅器の1つの入力に接続された基準電圧線に電圧を供給するための基準回路を設けてもよい。
【０００７】
読取りを正確に行い、アクセスを高速にするための一般的な設計目標は、センシング増幅器の入力において基準電圧と読取り電圧の両方をできるだけ高速に許容される安定状態に到達させることである。しかし、STT-MTJセルで形成された従来の磁気ランダムアクセスメモリ(MRAM)では、基準電流が流れる経路は、読取り電流が流れる経路と比較して著しく異なる構造および構成ならびに異なる電気的特性を有する。この電気的特性の違いには、それぞれの負荷が著しく異なることを含めてもよい。さらに、基準電流用の経路と読取り電流用の経路は、実質的に異なる構造を有することがあり、したがって、製作公差によるこれらの経路のそれぞれの物理的パラメータの差異に応じて、これらの経路の電気的特性、したがって、これらの経路の遅延に大きな差異が生じることがある。これに応じて、読取りアクセスタイミングの顕著な差異が生じることがある。
【０００８】
したがって、ある安定した正確な読取り電圧および基準電圧を読取りセンシング増幅器の入力に高速に到達させ、その他の点で性能を改善するともに歩留りを向上させるためのMRAM技術が必要である。
【発明の概要】
【課題を解決するための手段】
【０００９】
例示的な実施形態は、いくつかある特徴、利益、および利点の1つとして、チップ間の製造上の差異に実質的にかかわらずに読取り電流経路上の負荷と基準電流経路上の負荷とを本質的に厳密に一致させることのできる抵抗変化型メモリデバイスおよび方法を含む。例示的な実施形態による抵抗変化型メモリデバイスおよび方法は、いくつかある特徴および利益の1つとしてさらに、ビットストレージSTT-MTJセルと同一でありビットストレージSTT-MTJセルと一緒に配置されたSTT-MTJセルによって基準電圧を生成する。一態様では、基準STT-MTJセルとデータストレージSTT-MTJセルとの違いが、その名称だけであってもよい。例示的な実施形態による抵抗変化型メモリデバイスおよび方法は、いくつかある特徴および利益の1つとしてさらに、特別の基準電圧回路を必要とせず、その代わり、基準電圧用に通常の抵抗変化型メモリストレージセルを使用する抵抗変化型メモリアレイを実現することができる。
【００１０】
一実施形態において、磁気ランダムアクセスメモリ(MRAM)は、複数の抵抗変化型メモリセルと、基準ノードと、第1の2つ以上の抵抗変化型メモリセルを基準ノードに結合する第1の読取りモードと第2の2つ以上の抵抗変化型メモリセルを基準ノードに結合する第2の読取りモードとを選択的に切り替えるように構成された読取りモードスイッチ回路とを備える。
【００１１】
一態様において、基準電流源は、基準ノードに結合されてもよく、基準電流源は、第1の2つ以上の抵抗変化型メモリセルを介して第1の基準電流を生成して基準ノードの所で基準電圧を生成するように構成される。
【００１２】
別の態様において、読取りモードスイッチ回路は、第1の読取りモードにおいて、それぞれが基準ノードから第1の2つ以上の抵抗変化型メモリセルのうちの対応する1つの抵抗変化型メモリセルを通って延びる第1の基準電流経路を形成し、第2の読取りモードにおいて、それぞれが基準ノードから第2の2つ以上の抵抗変化型メモリセルのうちの対応する1つの抵抗変化型メモリセルを通って延びる第2の基準電流経路を形成するように構成されてもよい。
【００１３】
一実施形態において、MRAMは、一態様において、複数の行デコーダと、複数の行デコーダ用の共有電荷2電圧行ドライバとを含んでもよい。他の態様において、共有電荷2電圧行ドライバは、複数の行デコーダに電圧を供給する共通ワード線を第1の電圧レールに切替え可能に結合する第1のスイッチトドライバトランジスタと、共通ワード線を第2の電圧レールに切替え可能に結合する第2のスイッチトドライバトランジスタとを含んでもよい。
【００１４】
一実施形態によれば、磁気ランダムアクセスメモリ(MRAM)ストレージのための方法が提供され、この方法は、第1のMRAMバンクの抵抗変化型メモリセルを第1のバンクのバイナリ0基準セルとしてプログラムし、第1のMRAMメモリバンクの抵抗変化型メモリセルを第1のバンクのバイナリ1基準セルとしてプログラムすることと、第2のMRAMバンクの抵抗変化型メモリセルを第2のバンクのバイナリ0基準セルとしてプログラムし、第2のMRAMメモリバンクの抵抗変化型メモリセルを第2のバンクのバイナリ1基準セルとしてプログラムすることと、第1のバンクのバイナリ0基準および第1のバンクのバイナリ1基準に基づいて基準電圧を生成することと、基準電圧に基づいて第2のMRAMバンクの抵抗メモリセルを読み取ることとを含んでもよい。
【００１５】
一態様において、MRAMストレージのための例示的な一方法は、第2のバンクのバイナリ0基準セルおよび第2のバンクのバイナリ1基準セルに基づいて基準電圧を生成することを含んでもよく、かつ基準電圧に基づいて第1のMRAMバンクの抵抗メモリセルを読み取ることを含んでもよい。さらなる一態様において、第2のMRAMバンクの抵抗メモリセルは、第1のバンクのバイナリ0基準セルおよび第1のバンクのバイナリ1基準セルを通過する基準電流を生成するのと同時に、第2のMRAMバンクの抵抗メモリセルを通過する読取り電流を生成することを含んでもよい。
【００１６】
一態様において、MRAMストレージのための例示的な方法は、第1のバンクのバイナリ0基準セルおよび第1のバンクのバイナリ1基準セルを基準ノードから分離し、第2のバンクのバイナリ0基準セルおよび第2のバンクのバイナリ1基準セルを同時に基準ノードに結合することによって、一例において、第2のバンクのバイナリ0基準セルおよび第2のバンクのバイナリ1基準セルに基づいて基準電圧を生成することによって読取りモードを変更することを含んでもよい。
【００１７】
一実施形態によれば、磁気ランダムアクセスメモリ(MRAM)ストレージは、第1のMRAMバンクの抵抗変化型メモリセルを第1のバンクのバイナリ0基準セルとしてプログラムし、第1のMRAMメモリバンクの抵抗変化型メモリセルを第1のバンクのバイナリ1基準セルとしてプログラムするための手段と、第2のMRAMバンクの抵抗変化型メモリセルを第2のバンクのバイナリ0基準セルとしてプログラムし、第2のMRAMメモリバンクの抵抗変化型メモリセルを第2のバンクのバイナリ1基準セルとしてプログラムするための手段と、第1のバンクのバイナリ0基準および第1のバンクのバイナリ1基準に基づいて基準電圧を生成する手段と、基準電圧に基づいて第2のMRAMバンクの抵抗メモリセルを読み取るための手段とを含んでもよい。
【００１８】
一態様において、例示的なあるMRAMストレージは、第2のバンクのバイナリ0基準セルおよび第2のバンクのバイナリ1基準セルをプログラムするための手段と、基準電圧に基づいて第1のMRAMバンクの抵抗メモリセルを読み取るための手段とを含んでもよい。
【００１９】
一実施形態によれば、コンピュータ可読媒体を有するコンピュータ製品は、プロセッサによって読み取られ実行されたときに、プロセッサに、第1の磁気ランダムアクセスメモリ(MRAM)バンクの抵抗変化型メモリセルを第1のバンクのバイナリ0基準セルとしてプログラムさせ、第1のMRAMメモリバンクの抵抗変化型メモリセルを第1のバンクのバイナリ1基準セルとしてプログラムさせ、第2のMRAMバンクの抵抗変化型メモリセルを第2のバンクのバイナリ0基準セルとしてプログラムさせ、第2のMRAMメモリバンクの抵抗変化型メモリセルを第2のバンクのバイナリ1基準セルとしてプログラムさせ、第1のバンクのバイナリ0基準セルおよび第1のバンクのバイナリ1基準セルに基づいて基準電圧を生成することを制御させ、基準電圧に基づいて第2のMRAMバンクの抵抗メモリセルを読み取るように制御させる命令を含んでもよい。
【００２０】
添付図面は、本発明の実施形態に関する説明において助けとなるように与えられており、本発明の限定ではなく、実施形態の例示のみのために提供されている。
【図面の簡単な説明】
【００２１】
【図１】1つのMRAMセル行、関連する基準回路およびセンス増幅器の簡略化された概略図である。
【図２】例示的なあるバンク読取りモードにおける読取り電流経路および基準電流経路を示す例示的な一実施形態によるある共有センシングMRAMデバイスの簡略化された概略図である。
【図３】例示的な別のバンク読取り共有モードにおける読取り電流経路および基準電流経路を示す例示的な一実施形態によるある共有センシングMRAMデバイスの簡略化された概略図である。
【図４】例示的な一実施形態による共有センシングMRAMデバイスにおける例示的なある基準行指定の簡略化された概略図である。
【図５】例示的な2電圧行デコーダの概略図である。
【図６】例示的な一実施形態の態様による一構成におけるある共有電荷2電圧行デコーダの簡略化された概略図である。
【図７】一態様によって、例示的な一実施形態によるある共有電荷2電圧行デコーダに印加される、ある読取り制御信号シーケンスに対する例示的なあるワード線電圧のあるタイミング図である。
【図８】1つまたは複数の例示的な実施形態による例示的なあるコンピューティングデバイスの機能ブロック図である。
【図９】1つまたは複数の例示的な実施形態による共有センス増幅器MRAMデバイスを製造するあるプロセスの機能フロー図である。
【図１０】本開示の1つまたは複数の実施形態が有利に利用され得る例示的なワイヤレス通信システムを示す図である。
【発明を実施するための形態】
【００２２】
本発明の特定の実施形態を対象とする以下の説明および関連する図面で、本発明の態様を開示する。本発明の範囲から逸脱することなく、代替的な実施形態を考案することができる。さらに、本発明の関連する詳細を不明瞭にしないように、本発明のよく知られている要素については詳細に説明しないか、または省略する。
【００２３】
「例示的な」という言葉は、本明細書では、「一例、実例または例として」を意味する。「例示的」として本明細書で説明する任意の実施形態は、必ずしも他の実施形態よりも好ましいまたは有利であると解釈されるとは限らない。同様に、「本発明の実施形態」という用語は、本発明のすべての実施形態が、論じられた特徴、利点または動作モードを含むことを必要としない。
【００２４】
本明細書で用いられる用語は、特定の実施形態の説明のみを目的とするものであり、本発明の実施形態を限定することは意図されない。本明細書で使用する単数形「a」、「an」、および「the」は、文脈が別段に明確に示すのでなければ、複数形をも含むものとする。さらに、本明細書で使用する「備える(comprises)」、「備えている(comprising)」、「含む(includes)」、および/または「含んでいる(including)」という用語は、述べられた特徴、整数、ステップ、動作、要素、および/または構成要素の存在を明示するが、1つまたは複数の他の特徴、整数、ステップ、動作、要素、構成要素、および/またはそれらのグループの存在または追加を排除しないことを理解されたい。
【００２５】
さらに、多くの実施形態では、たとえば、コンピューティングデバイスの要素によって実行すべき一連のアクションに関して説明する。本明細書で説明する様々なアクションは、特定の回路(たとえば、特定用途向け集積回路(ASIC))によって、1つもしくは複数のプロセッサによって実行されるプログラム命令によって、または両方の組合せによって実行できることが認識されよう。さらに、本明細書で説明するこれらの一連のアクションは、実行時に、関連するプロセッサに本明細書で説明する機能を実行させるコンピュータ命令の対応するセットを記憶した、任意の形式のコンピュータ可読記憶媒体内で完全に具現化されるものとみなすことができる。したがって、本発明の様々な態様は、すべてが請求される主題の範囲内に入ることが企図されているいくつかの異なる形式で具現化できる。さらに、本明細書で説明する実施形態ごとに、任意のそのような実施形態の対応する形式を、たとえば、記載のアクションを実行する「ように構成された論理」として本明細書で説明することがある。
【００２６】
図1は、従来のMRAM STT-MTJセル行102と、2つのSTT-MTJ基準セルR0およびR1を含む従来の基準STT-MTJデバイス106を有する関連する従来の基準回路104とを示す簡略化された図である。図1は、一般にSTT-MTJセル108などのSTT-MTJセルの読取り時に使用されるような読取り電流RCLおよび基準電流RFCも示す。従来のvclampトランジスタ(図示されているが別個に番号付けされてはいない)を含めてもよい。従来のMRAM読取り手段によれば、読取り電流RCLフローは、電力レールvdd_ioから読取り電流PMOSトランジスタP1を通過し、STT-MTJセル108を通過してセンス増幅器110の入力110Aの所で電圧を確立するフローである。この電圧は、STT-MTJセル108のSTT-MTJ素子1082の磁化状態を示す。P1以外のトランジスタもRCL経路に存在し、これらのトランジスタについては以下に詳しく説明する。さらに、従来のMRAM読取り手段によれば、基準電流RFCは、電力レールvdd_ioから基準電流PMOSトランジスタP2およびP3を通過し、従来のSTT-MTJ基準セル106のR0基準セルおよびR1基準セルの並列構成を通過するフローである。
【００２７】
従来のMRAM読取り手段によれば、基準STT-MTJ R0およびR1の一方は「0」状態(すなわち、P状態またはAP状態の一方)にプログラムされ、基準STT-MTJ R0およびR1の他方は「1」状態(すなわち、P状態またはAP状態の他方)にプログラムされる。基準電圧線112の所の電圧は、センス増幅器110の他方の入力110Bに結合され、したがって、「0」を表す値と「1」を表す値とのほぼ中間の定常状態値を有する。
【００２８】
図示のRCLフローの開始時には、STT-MTJセル108のリードセレクトNMOSトランジスタN1およびN2ならびにSTT-MTJセル108のワードイネーブルNMOSトランジスタN3が有効化される。ある時間遅延の後、センス増幅器の入力110Aに結合されるビット線基準114の所の電圧は、基準電圧線112上の基準電圧も十分に安定した状態である場合、センス増幅器110がSTT-MTJセル108を読み取るのを可能にするほど安定した状態になる。従来のMRAMアレイ設計による基準電流RFCの開始を参照する。これは、「dWL」ワードイネーブルNMOSトランジスタN4およびref_rdselリードイネーブルNMOSトランジスタN5およびN6を有効化することによって行われる。時間遅延の後、基準電圧線112の所の電圧は、センス増幅器110に基準電圧を与えられるほど安定した状態になる。
【００２９】
RCLの電流源とRFCの電流源が実質的に同じ機能を有し、RCL経路上の負荷とRFC経路上の負荷が実質的に同じである場合、サンプリングが可能なほど安定した状態を実現するための、センス増幅器110の入力110Aの所の電圧に対する時間遅延と入力110Bの所の電圧に対する時間遅延は、ほぼ同じになる。しかし、従来のMRAMアレイのアーキテクチャでは、RＦCが流れる経路とRFCが通過する経路とに固有の違いが存在する。このような違いには、長さを含む構造およびそれぞれの経路の負荷の顕著な違いが含まれる。そのような違いの例について説明する。そのような説明の前に、説明を簡略化し集中するためのある仮定を特定する。1つの仮定は、RCLおよびRFCに沿った直列抵抗負荷は、負荷の違いに対する寄与度が低いので、これらの負荷を考慮しなくてもよいことである。選択されたSTT-MTJセル108ビットのワード線イネーブルNMOSトランジスタN3の接合負荷、およびSTT-MTJ基準セル106のdWLイネーブルNMOSトランジスタN4の対応する接合負荷は考慮しなくてもよい。
【００３０】
次に、図示の従来の読取り電流経路RCP上の負荷を参照する。この負荷には、8つの上部リードセレクトNMOSトランジスタN1によってもたらされる8つのNMOS接合負荷と、8つの下部リードセレクトNMOSトランジスタN2によってもたらされるさらに8つのNMOS接合負荷と、センス増幅器の入力110AによってもたらされるNMOSゲート負荷として仮定され得る負荷が含まれる。言い換えれば、読取り電流経路RCP上の負荷は、代表的な1つのリードセレクトNMOSの接合負荷にビット線数(図1の例では8本)の2倍を掛けた負荷を、1つのNMOSゲート負荷に加えることによって得られる負荷、または16個のNMOS接合部に1つのNMOSゲートを加えることによって得られる負荷である。次にRFCについて説明する。RFCの負荷は、2つの上部ref_rdsel NMOSトランジスタN5、PMOSトランジスタP1、P2、およびP3のゲート、ならびにセンス増幅器すなわちSA 110の入力110Bの所のNMOSゲートによってもたらされるNMOS接合負荷からなる。
【００３１】
したがって、STT-MTJアレイの従来の読取り行についての図1の説明では、RCL経路上の負荷には、RCL_LDと、合計で16個のリードセレクトトランジスタ接合部と、1つのNMOSゲートとが含まれ、一方、RFC経路上の負荷には、より小さいRCL_LDと、合計で2つのリードセレクトNMOSトランジスタ接合部と、3つのPMOSトランジスタゲートと、センス増幅器によってもたらされる1つのNMOSゲート入力とが含まれる。これによって、それぞれの負荷に顕著な不平衡が生じ、それによって、ビット線基準電圧の整定時間と基準電圧の整定時間との間に顕著な差が生じる。当業者には、同じく図1を参照して理解されるように、従来のMRAMアレイには、基準STT-MTJセルR0およびR1を配置する必要があり、かつ行102内の通常のストレージSTT-MTJセルから分離されかつ通常のストレージSTT-MTJセルとは異なるサポート回路が必要である。
【００３２】
本発明の一実施形態は、いくつかある特徴の1つとして、読取り動作時に読取り電流経路上の負荷と基準電流経路上の負荷とをほぼ一致させ、特に実質的に等しいキャパシタンスを生成し、さらに、特別の基準回路を必要とせずにSTT-MTJセルを読み取るための基準電圧を生成する共有センシングMRAMを含む。
【００３３】
例示的な一実施形態による例示的なある共有センシングMRAMは、抵抗変化型メモリセルの第1のバンクと抵抗変化型メモリセルの第2のバンクとを備えてもよい。一態様では、抵抗変化型メモリセルの第1のバンクおよび抵抗変化型メモリセルの第2のバンクはそれぞれ、STT-MTJセルの複数のn×mアレイを含んでもよい。簡潔のために、以下では句「STT-MTJセルのn×mアレイ」を「I/O」という短縮形で表す。したがって、抵抗変化型メモリセルの第1のバンクが第1の複数のI/Oを備えてもよく、抵抗変化型メモリセルの第2のバンクが第2の複数のI/Oを備えてもよいことが理解されよう。例について説明する都合上、第1のバンクおよび第2のバンクをそれぞれ、「バンク0」および「バンク1」と呼ぶことがある。「第1のバンク」、「第2のバンク」、「バンク0」、および「バンク1」が名前に過ぎず、構造を制限するものでも構成を制限するものでもなく、同じ名前を有する本開示外の構造、機能、またはその他の主題を参照するものではないことが理解されよう。「m」および「n」がそれぞれ、列および行を総称的に参照するものであり、任意の値であってもよいことも理解されよう。
【００３４】
一態様では、MRAMバンク0の少なくとも2つのI/Oの各I/OのSTT-MTJセルのn個の行のうちの1つの行およびMRAMバンク1の少なくとも2つのI/Oの各I/OのSTT-MTJセルの1つの行を基準行として指定してもよい。上記の一態様に加えて、「基準行」は、指定された基準行がn個の行のうちの任意の他の行とは異なる構造上の任意の特徴を有する必要がない論理的な指定であってもよい。さらに、当業者には本開示から理解されるように、MRAMバンク0およびMRAMバンク1を形成するI/Oのいずれかの行に対する指定は、必ずしも一定であるとは限らない。
【００３５】
一態様では、MRAMバンク0とMRAMバンク1の両方について、MRAMバンクのI/Oのうちの1つのI/Oの指定された基準行のすべてのSTT-MTJセルを論理「0」状態(たとえば、P状態)にプログラムしてもよく、MRAMバンクの別のI/Oの指定された基準行中のすべてのSTT-MTJセルを論理「1」状態(たとえば、AP状態)にプログラムしてもよい。この一態様に加えて、前述の回路は、MRAMバンク0からSTT-MTJセルを読み取るために、論理「1」にプログラムされたMRAMバンク1 I/O基準行中の論理「1」STT-MTJセルおよび論理「0」にプログラムされたMRAMバンク1 I/O基準行中の論理「0」STT-MTJセルを使用して基準電圧を生成してもよい。特定の一例として、論理「1」にプログラムされたMRAMバンク1 I/O基準行中の任意の1つのSTT-MTJセルを有効化し、同時に、論理「0」にプログラムされたMRAMバンク1 I/O基準行中の任意の1つのSTT-MTJセルを有効化してもよい。同時に有効化された基準STT-MTJセルは次いで、センス増幅器の基準入力に結合されて接地され、それによって、基準入力からグランドまでの並列経路が形成される。言い換えると、この態様によれば、第1のバンクのバイナリ0基準セルと第1のバンクのバイナリ1基準セルを同時にセンス増幅器の基準入力に結合するための手段が提供される。「基準STT-MTJセル」がストレージSTT-MTJセルと同一の構造を有し、ストレージSTT-MTJセルと同じアレイに位置してもよく、ストレージSTT-MTJセルをアドレス指定し有効化するのに使用されるアドレス指定有効化回路と実質的に同じアドレス指定有効化回路を使用してアドレス指定され有効化されてもよいことが本開示から諒解されよう。この例に加えて、MRAMバンク0中のSTT-MTJセルを読み取るのに使用される読取り電流と実質的に同じ大きさを有する基準電流を並列経路に注入してもよく、したがって、MRAMバンク1中の2つの通常の構造のSTT-MTJセルを通じて、バンク1中のSTT-MTJセルを読み取るための目標(中点)基準電圧が生成される。
【００３６】
上述の態様による別の例では、前述の回路は、MRAMバンク1からSTT-MTJセルを読み取るために、論理「1」にプログラムされたMRAMバンク0 I/O基準行中のSTT-MTJセルおよび論理「0」にプログラムされたMRAMバンク1 I/O基準行中のSTT-MTJセルを使用して基準電圧を生成してもよい。上記においてMRAMバンク1中のSTT-MTJセルを使用してMRAMバンク0からSTT-MTJセルを読み取ったのと実質的に同様に、論理「1」にプログラムされたMRAMバンク0 I/O基準行中の任意の1つのSTT-MTJセルを有効化し、同時に、論理「0」にプログラムされたMRAMバンク0 I/O基準行中の任意の1つのSTT-MTJセルを有効化し、同時に、この2つの基準STT-MTJセルをセンス増幅器の基準入力からグランドまでの並列経路として結合してもよい。次いで、MRAMバンク1中のSTT-MTJセルを読み取るのに使用される読取り電流と実質的に同じ大きさの基準電流をMRAMバンク0基準セルを通じてこれらの並列経路に注入すると、この場合も、MRAMバンク1中の通常の構造の2つのSTT-MTJセルを使用して、MRAMバンク0中のSTT-MTJセルを読み取るための目標(中点)基準電圧が生成される。
【００３７】
別の態様では、MRAMバンク0およびMRAMバンク1の各々について、各バンクが2つのI/Oにわたる「基準行」を有すると仮定した場合、「基準行」は、一方が論理「0」にプログラムされ、他方が論理「1」にプログラムされた2つのSTT-MTJセルのみを有してもよい。この態様による一例では、一方が「0」であり、他方が「1」である2つの固定基準セルを各MRAMバンクに割り当てるだけでよい。別の態様では、各基準行中の2つ、4つ、またはそれよりも多くのSTT-MTJセルを論理「0」値および論理「1」値にプログラムしてもよい。この態様に加えて、STT-MTJセルの様々な組合せのうちで、当業者には本開示から理解されるように調整可能な読取り基準電圧を生成することのできる組合せを選択する追加的な選択論理を含めてもよい。
【００３８】
例示的な一実施形態による例示的なある共有センシングMRAMメモリには、共有センス増幅器回路が設けられ、共有センス増幅器回路は、共有モードスイッチと、一対の共有センス増幅器を形成する第1のセンス増幅器および第2のセンス増幅器と、基準ノードとを含んでもよい。一態様では、基準ノードは、第1のセンス増幅器と第2のセンス増幅器の両方の基準電圧入力に結合されてもよい。別の態様では、基準電流源が基準ノードに結合されてもよい。
【００３９】
例示的な一実施形態による例示的なある共有センシングMRAMでは、共有センス増幅器回路を「バンク0読取りモード」と呼ぶことのできるモードと「バンク1読取りモード」と呼ぶことのできるモードとに切替え可能に構成してもよい。「バンク0読取りモード」および「バンク1読取りモード」が概念の例を参照する際に都合上使用される名称に過ぎず、構造に関する固有の意味を有するものではないことが理解されよう。いくつかある特徴の1つとして、以下により詳しく説明するように、バンク0読取りモードにおいて、センス増幅器回路は、MRAMバンク1の基準行中の2つのSTT-MTJセルを基準電圧用に使用して、MRAMバンク0の2つのI/Oの各I/Oの1つの行中の1つのSTT-MTJセルを同時に読取るのを可能にしてもよい。さらにいくつかある特徴の1つとして、バンク1読取りモードにおいて、共有センス増幅器回路は、MRAMバンク0の基準行中の2つのSTT-MTJセルを基準電圧用に使用して、MRAMバンク1の2つのI/Oの各I/Oの1つの行中の1つのSTT-MTJセルを同時に読取るのを可能にしてもよい。
【００４０】
例示的な一実施形態による例示的なある共有センシングMRAMの一態様では、共有センス増幅器回路またはその他の回路を、バンク0読取りモードの間MRAMバンク1の2つのI/O内の指定されたSTT-MTJ基準セルを有効化し、バンク1読取りモードの間MRAMバンク0の2つのI/OのSTT-MTJセル内の指定されたSTT-MTJ基準セルを有効化するように構成してもよい。バンク0読取りモードとバンク1読取りモードのどちらでも、有効化されるSTT-MTJ基準セルの一方が「0」状態または「1」状態であり、他方がこの2つの状態の他方である。一態様では、指定されるSTT-MTJ基準セルが一般的なSTT-MTJセルの1つであるので、これらを有効化するための手段は、たとえば、指定されないSTT-MTJセルにアクセスするのに使用されるのと同じ行デコーダおよび列デコーダに付加される特定の制御または論理であってもよい。
【００４１】
例示的な一実施形態による例示的なある共有センシングMRAMの一態様では、読取りモードスイッチが、バンク0読取りモードにおいてバンク1の2つのI/Oの各I/O中の指定された1つの基準STT-MTJセルが有効化されるのと同時に、有効化された指定されたこれらの基準STT-MTJセルと共有センス増幅器の基準ノードとの結合を確立するように構成されてもよい。前述のように、有効化された指定されたこれらの基準STT-MTJセルの一方が「0」状態または「1」状態の一方になり、他方が「0」状態または「1」状態の他方になる。したがって、基準ノードにおける基準電流源は、基準電流を「0」状態のSTT-MTJセルと「1」状態のSTT-MTJセルとの並列構成を通過させる。したがって、共有センス増幅器回路の基準ノード上に基準電圧が確立される。
【００４２】
当業者には、上述のバンク0読取りモードでは、指定された2つの基準STT-MTJセルを通過する基準電流用の電流経路が、センス増幅器から、読み取られているMRAMバンク0中のSTT-MTJセルまで確立される経路と実質的に同一であってもよいことが本開示から諒解されよう。
【００４３】
一態様において、例示的な一実施形態による例示的なある共有センシングMRAMは、バンク1読取りモードの間に、上述のようにMRAMバンク0のI/O中の2つのSTT-MTJセル(一方が「0」状態で他方が「1」状態)を利用して共有センス増幅器の所に基準電圧を確立するのと同時に、MRAMバンク1の2つのI/Oの各I/Oから一方のSTT-MTJセルを読み取るのを可能にするように構成された共有センス増幅器回路を含んでもよい。
【００４４】
様々な代替構成における上述の概念のうちの様々な概念を実現する特定の例について説明する。これらが、概念を理解するうえで当業者をさらに助けるための例に過ぎず、例示的な実施形態によるMRAMシステムおよび方法を実施することのできる構造または構成を制限するものではないことが理解されよう。
【００４５】
図2は、MRAMバンク0 202とMRAMバンク1 204とを有する一実施形態による例示的なある共有センシングMRAMメモリ200の簡略化された概略図である。MRAMバンク0 202とMRAMバンク1 204はどちらも、たとえば、2つのmビット×n行STT-MTJアレイ(本明細書ではI/Oとしても参照される)で形成されてもよい。「m」の値は、たとえば16であってもよい。16ビットのmが一例に過ぎず、いずれの例示的な実施形態の範囲を制限するものでもないことが理解されよう。一態様では、MRAMバンク0 202およびMRAMバンク1 204の各バンクのすべてのn個のSTT-MTJセル行は、読取り/書込みストレージとして働いてもよく、各バンクは、「基準行」として指定されたSTT-MTJセルの1つまたは複数の追加の行を有してもよい。代替として、MRAMバンク0 202およびMRAMバンク1 204の各々は、n行のSTT-MTJセルを有してもよく、n行のうちの1つが基準行として指定される。したがって、MRAMバンク0 202およびMRAMバンク1 204の各バンクの実容量は、n-1行である。
【００４６】
図2の例を参照してより詳しく説明するように、MRAMバンク0 202のSTT-MTJ「基準行」では、1つまたは複数のSTT-MTJセルが論理「0」値にプログラムされ、1つまたは複数のSTT-MTJセルが論理「1」値にプログラムされる。後述のように、MRAMバンク1 204内のSTT-MTJセルが読み取られるとき、図2に示す回路がMRAMバンク0 202の少なくとも1つの論理「0」STT-MTJセルおよびMRAMバンク0 204の少なくとも1つの論理「1」基準セルを有効化する。図2に示し以下により詳しく説明するさらなる回路は、MRAMバンク0 202の有効化された論理「0」基準STT-MTJセルおよび論理「1」基準STT-MTJセルを並列に有効化し、有効化されたこれらの並列STT-MTJセルに基準電流を注入し基準電圧を生成してMRAMバンク1 204の読取りを実行する。図2を参照すると、例示的な共有センシングMRAMメモリ200は、第1のセンス増幅器(SA)2066および第2のセンス増幅器(SA)2068を有する共有センス増幅器回路206と、読取り電流源PMOSトランジスタP20、P22、リードイネーブルPMOSトランジスタP24、P26、および基準電流源PMOSトランジスタP28、P30とをさらに含んでもよい。
【００４７】
当業者には、P24およびP26がさらに、各SA2066、2068のノード「A」がセンシングの開始時に基準レベルの安定状態と同じレベルに到達するのを可能にすることが本開示から理解されよう。たとえば、rdselがアクティブ化されるとき、P24およびP26は依然としてオンであってよく、これによってRCLとRFCの両方に等しい経路が形成されてもよい。次いで、考えられる例示的なある稼働率での例示的なある動作において、たとえば、rdselがオンになってから約1〜2ナノ秒後に、P24およびP26がオフに切り替わってもよく、次いでノード「A」がセンシングを開始してもよい。当業者には、これらが例示的なタイミングに過ぎず、特定の例示的な動作に対するP24およびP26に関する概念を示すことが理解されよう。さらに、当業者には、他の稼働率、または例示的な実施形態によって実施される他の回路構成、P24およびP26の他のスイッチオンタイミングおよびスイッチオフタイミングもしくは均等物を使用してもこれらの同じ概念を反映または実証できることが理解されよう。
【００４８】
引き続き図2を参照する。従来のMRAM回路におけるvclampトランジスタと実質的に同じ電圧制限機能を実行するvclamp NMOSトランジスタ(図示されているが参照番号は付けられていない)を含めてもよい。基準ノード2070は、接続中の基準電流トランジスタP28およびP30のゲートと一緒に、以下により詳しく説明するように点VAおよびVBの所の電圧を等化する。
【００４９】
各図における不要な複雑さを回避し、各実施形態に固有の概念を示す特徴によりうまく集中するように、図2では図示の抵抗変化型メモリセルの磁化状態を設定するための書込み回路の明示的な図示が省略されている。そのような書込み回路が、本開示に鑑みて、MRAM技術の当業者によって容易に選択し例示的な実施形態による実施に適合することのできる従来の手段によるものであってよいことが容易に理解されよう。
【００５０】
以下により詳しく説明するように、例示的な共有センシングMRAMメモリ200において、読取りモードスイッチ部2062A、2062B、2064A、2064Bは、それぞれ、読取りモード制御装置2084の制御の下で、接続を共有センス増幅器回路206とMRAMバンク0 202およびMRAMバンク1 204内の特定のSTT-MTJセルおよび行との間で切り替えることによって読取りモードスイッチ回路として働き、図2に示されている「バンク0読取りモード」および図3を参照して説明する「バンク1読取りモード」で動作するように制御されてもよい。
【００５１】
概略的に説明すると、図2に示されているバンク0読取りモードにおいて、STT-MTJ行204AおよびSTT-MTJ行204Bは、MRAMバンク0 202の第1のI/OのSTT-MTJ行202Aから1つのSTT-MTJセルを読み取り、かつMRAMバンク202の第2のI/OのSTT-MTJ行202Bから1つのSTT-MTJセルを読み取るように有効化されたMRAMバンク1 204の指定された基準STT-MTJ行を表す。図2の特定の例では、有効化されたSTT-MTJ行204A内の基準STT-MTJセルのみがSTT-MTJ行204AのBL7 STT-MTJセルであり、同様に、有効化されたSTT-MTJ行204B内の基準STT-MTJセルのみがSTT-MTJ行204BのBL7 STT-MTJセルである。ワードイネーブル線B0_WLが、STT-MTJ行202Aおよび202Bの各STT-MTJセルにおけるワードイネーブルNMOSトランジスタ(図示されているが参照符号は付けられていない)に結合され、同様に、ワードイネーブル線B1_WLが、STT-MTJ行204Aおよび204Bの各STT-MTJセルにおけるワードイネーブルNMOSトランジスタ(図示されているが参照符号は付けられていない)に結合される。上述の例示的な動作では、特に明記しない限り、ワードイネーブル線B0_WLおよびB1_WLが有効化されると仮定する。
【００５２】
引き続き図2を参照する。一態様では、この2つのBL7 STT-MTJ基準セルの一方(たとえば、STT-MTJ行204AのBL7 STT-MTJ基準セル)が事前に論理「0」にプログラムされ、他方(たとえば、STT-MTJ行204BのBL7 STT-MTJ基準セル)が事前に論理「1」にプログラムされている。結果として、それぞれスイッチ部2064Aおよび2064B内のスイッチ2080および2082の図示のON状態およびOFF状態とともに、一対の並列基準電流経路RFC1およびRFC2が得られる。図示の例では、電源vdd_saおよび基準電流トランジスタP28は、P28を通過した後、隣接するvclampトランジスタを通過し、次いでスイッチ部2064Aのスイッチ2080を通過し、次いでSTT-MTJ行204AのBL7を通過する基準電流経路RFC1用の基準電流源として機能する。同様に、電源vdd_saおよび基準電流トランジスタP30は、P30を通過した後、隣接するvclampトランジスタを通過し、次いでスイッチ部2064Bのスイッチ2080を通過し、次いでSTT-MTJ行204BのBL7を通過する基準電流経路RFC2用の基準電流源として機能する。
【００５３】
上述のように、図2の例において、STT-MTJ行204AのBL7 STT-MTJ基準セルが事前に論理「0」にプログラムされ、STT-MTJ行204BのBL7 STT-MTJ基準セルが事前に論理「1」にプログラムされていると仮定する。したがって、P28およびP30は、当業者が本開示から容易に判定できるように、基準電流経路RFC1およびRFC2を通過する電流が第1のセンス増幅器2066の基準入力「B」および第2のセンス増幅器2068の基準入力「B」の所に目標中点基準を確立するように適切に構造化されている。その結果、他の場合には通常のSTT-MTJセルである2つのSTT-MTJセル、すなわち、指定されたSTT-MTJ行204Aの指定されたBL7 STT-MTJ基準セルおよび指定されたSTT-MTJ行204Bの指定されたBL7 STT-MTJ基準セルは、バンク0からSTT-MTJセルを読み取るための基準電圧を生成する。
【００５４】
引き続き図2を参照する。図示のバンク0読取りモードにおいて、読取りモードスイッチ部2062Aは、第1のセンス増幅器2066の読取り入力「A」をSTT-MTJ行202A中の有効化されたSTT-MTJセルに結合し、読取りモードスイッチ部2062Bは、第2のセンス増幅器2068の読取り入力「A」をSTT-MTJ行202B中の有効化されたSTT-MTJセルに結合する。したがって、これらのバンク0STT-MTJセルの状態を読み取ることができる。
【００５５】
引き続き図2を参照する。各々がトランジスタ2080、2082を備える読取りモードスイッチ2062A、2062B、2064A、2064Bを制御するバンク読取りモードコントローラ2084が、図示の基準電流経路RFC1およびRFC2を確立することによる例示的な実装形態に過ぎず、いかなる実施形態のいかなる範囲またはいかなる実施形態のいかなる態様を制限するものでもないことが理解されよう。バンク読取りモードコントローラ2084の構造に関して言えば、これは、たとえば、例示的なトランジスタスイッチ2080および2082を上述のように切り替えさせるのに使用されるbsel0制御信号およびbsel1制御信号を生成するように構成された状態マシンであってもよい。当業者は、そのような当業者が有する一般的な工学面の専門知識を本開示と組み合わせることによって、bsel0信号およびbsel1信号(または異なるスイッチトポロジー用の同等の信号)を生成してバンク読取りモードコントローラ2084を実現するように状態マシンを容易に構成することができる。
【００５６】
当業者には本開示から諒解されるように、図2の例示的な共有センシングMRAM 200は、図1に示す従来の基準回路104のような特別の基準電圧回路なしで第1および第2のSA 2066および2068の各SAの基準入力「B」の所で基準電圧を生成する。指定された基準STT-MTJセル(たとえば、STT-MTJ行204AのSTT-MTJセルBL7およびSTT-MTJ行204BのSTT-MTJセルBL7)が通常のビットストレージSTT-MTJセルと同一であってもよいことも諒解されよう。通常のビットストレージSTT-MTJセルに使用されるのと同じアクセス回路を使用して、指定されたこれらの基準STT-MTJセルにアクセスできることがさらに諒解されよう。
【００５７】
引き続き図2を参照する。一方のバンク1基準STT-MTJセルとして指定されたSTT-MTJ行204A中のBL7 STT-MTJセルが、他方のバンク1基準STT-MTJセルとして指定されたSTT-MTJ行204B中のBL7 STT-MTJセルと必ずしも同じ位置にあるとは限らないことが理解されよう。たとえば、STT-MTJ行204AのSTT-MTJセルBL7が一方のバンク1基準STT-MTJセルとして指定された場合でも、STT-MTJ行204BのBL7以外のSTT-MTJセルを他方のバンク1基準STT-MTJセルとして選択してもよい。別の態様では、バンク1STT-MTJ基準行204AのすべてのSTT-MTJセルが事前に0状態と1状態の一方にプログラムされ、バンク1STT-MTJ基準行204BのすべてのSTT-MTJセルが事前に0状態と1状態の他方にプログラムされていてもよい。別の態様では、図示の行204Aにおける任意の1つのSTT-MTJセルおよび図示の行204Bの任意の1つのSTT-MTJセルをバンク1基準STT-MTJセルとして選択してもよい。
【００５８】
次に、基準電流経路RFC1およびRFC2上の負荷を読取り電流経路RDC1上の負荷と比較する。まず基準電流経路RFC1を参照する。基準電流経路RFC1の負荷には、PMOSゲートP28およびP30と、第1のSA 2066の基準入力「B」の所のNMOSゲートと、バンク1STT-MTJ基準行204Aの頂部(ビット基準線220に最も近いことを意味する)リードセレクトNMOSトランジスタN20における16個のNMOS接合部と、バンク1STT-MTJ基準行204Aの底部リードセレクトNMOSトランジスタN22における16個のNMOS接合部が含まれる。したがって、基準電流経路RFC1上の総負荷は、2つのPMOSゲート、1つのNMOSゲート、および32個のNMOS接合部である。図2を見ると、基準電流経路RFC2上の負荷が基準電流経路RFC1上の上述の負荷と同じであることが分かる。次に、読取り電流経路RDC1上の負荷を参照する。この負荷は、バンク0STT-MTJ行202Aの頂部リードセレクトNMOSトランジスタN20における16個のNMOS接合部およびバンク0STT-MTJ行202Aの底部リードセレクトNMOSトランジスタN22における16個のNMOS接合部とみなされてもよい。したがって、読取り電流経路RDC1上の負荷は、基準電流経路RFC1上の負荷と実質的に同じである。
【００５９】
したがって、当業者に容易に理解されるように、例示的な実施形態による図2の例示的な共有センシングMRAM200は、読取り経路(たとえば、読取り経路RDC1およびRDC2)と基準経路(たとえば、RFC1およびRFC2)との間に平衡負荷をもたらす。したがって、本実施形態によるMRAMは、いくつかある利益の1つとして、読取り速度を向上させることができることが分かる。さらに、当業者には、本実施形態による共有センシングMRAMが、いくつかある利益の1つとして、基準電圧時間遅延と読取り電圧時間遅延との差異が本質的に小さいので歩留りを向上させることができることが諒解されよう。
【００６０】
図3は、例示的なバンク1読取りモード300に切り替えられた後の、1つまたは複数の例示的な実施形態による上述の例示的な共有センシングMRAMメモリを示している。図3に示す概略的な構造は、図2に示す構造と同一である。ただし、MRAMバンク0の行202Aおよび202B内のSTT-MTJセルを読み取るための基準電圧を生成するようにMRAMバンク1 204のSTT-MTJ基準行204Aおよび204Bを有効化する代わりに、MRAMバンク0 202内の基準行302Aおよび302Bが有効化される。次いで、これらの基準行を上述のように使用して、MRAMバンク1 204のSTT-MTJ行304Aおよび304B内のSTT-MTJセルを読み取るための基準電圧を生成してもよい。このモードの違いに関連して、スイッチトランジスタ2080および2082のON/OFF状態によって(図2の読取り電流経路RDC1およびRDC2ではなく)読取り電流経路RDC3およびRDC4が形成され、(図2の基準電流経路RFC1およびRFC2ではなく)図3の基準電流経路RFC3およびRFC4が形成される。さらに、(基準入力「B」の所のRFC3電圧に対して)第1のセンス増幅器2066の読取り入力「A」によって、STT-MTJ行304Aの有効化された例示的なSTT-MTJセルBL7を読み取ってもよい。さらに、(基準入力「B」の所のRFC4電圧に対して)第2のセンス増幅器2068の読取り入力「A」によって、STT-MTJ行304Bの有効化された例示的なSTT-MTJセルBL7を読み取ってもよい。したがって、図3を見ると分かるように、例示的なバンク1読取りモード300において、センス増幅器2066および2068は、STT-MTJ行304AのSTT-MTJセルBL7およびSTT-MTJ行304BのSTT-MTJセルBL7の読取りを可能にする。
【００６１】
図4は、例示的な一実施形態による共有センシングMRAM400における例示的なある基準行指定の簡略化された概略図を示す。図4を参照する。共有センシングMRAM400は、第1のバンクの第1のI/O402Aおよび第1のバンクの第2のI/O402Bを備えるSTT-MTJセルの第1のバンクと、第2のバンクの第1のI/O404Aおよび第2のバンクの第2のI/O404Bを備えるSTT-MTJセルの第2のバンクとを含んでもよい。I/O402A、402B、404A、および404Bの各々が16ビット×n行アレイ(ならびに基準STT-MTJセルの1つまたは複数の行)として示されている。図4の例示的な共有センシングMRAMメモリ400は、たとえば、例示的な一実施形態による図2の例示的な共有センシングMRAM200の共有センス増幅器回路206によって実現することのできる共有センス増幅器回路406を含んでもよい。
【００６２】
引き続き図4を参照する。第1のバンクの読取りモードワード線RWL_B0が、第2のバンクの第1のI/O404A中の16個のSTT-MTJセルからなるn個の行のうちの1つの行および第2のバンクの第2のI/O404B中の16個のSTT-MTJセルからなるn個の行のうちの1つの行に沿って延びている。図4を見ると分かるように、第1のバンク読取りモードワード線RWL_B0に沿ったすべてのSTT-MTJセルが、第2のバンクの基準STT-MTJセルとして指定され、第2のバンクの第1のI/O404A中のSTT-MTJセルが事前に「0」状態(たとえば、P状態)にプログラムされ、442で示されており、第2のバンクの第2のI/O404B中のすべてのSTT-MTJセルが、事前に「1」状態(たとえば、AP状態)にプログラムされ、440として示されている。第2のバンクの第1のI/O404Aおよび第2のバンクの第2のI/O404Bの他のすべてのSTT-MTJセルは、通常のSTT-MTJセルとして指定され、444として示されている。
【００６３】
このようにして、RWL_B1線に沿って第1のバンクの第1のI/O402Aを通過する第1のバンクのすべての基準STT-MTJセルが「0」にプログラムされ、前述のように442で示されており、RWL_B1線に沿って第1のバンクの第2のI/O402Bを通過する第1のバンクのすべての基準STT-MTJセルが「1」にプログラムされ、前述のように440で示されている。第1のバンクの第1のI/O402Aおよび第2のバンクの第2のI/O402Bの他のすべてのSTT-MTJセルは、通常のSTT-MTJセルとして指定され、444として示されている。
【００６４】
引き続き図4を参照する。指定されたすべてのSTT-MTJ基準セルが同じ行に位置するように示されているがこれは一例に過ぎず、指定されたすべてのSTT-MTJ基準セルが同じ行に位置するとは限らないことが理解されよう。当業者には諒解されるように、各基準STT-MTJセルが異なる行に位置する場合、常に、事前に「0」状態にプログラムされた1つのSTT-MTJセルおよび事前に「1」状態にプログラムされた1つのSTT-MTJセルを選択して中間点に基準電圧を確立するように図4のコントローラを構成することがより困難になることがある。
【００６５】
図4の例示的な共有センシングMRAM400の例示的なある動作は、一態様において、RWL_B0線が有効化され、RWL_B1線が有効化されない第1のバンク読取りモードを有するように構成されてもよい。第1のバンク読取りモードに加えて、一態様において、図4の例示的な共有センシングMRAM400は、第2のバンクの第1のI/O404A中の1つのSTT-MTJセル442および第2のバンクの第2のI/O404B中の1つのSTT-MTJセル440を有効化し、それによって、これらのSTT-MTJセルが内部基準ノード、たとえば、図2の例示的な共有センシングMRAM200の基準ノード2070からの並列経路を形成するように構成されてもよい。同時に、第1のバンクの第1のI/O402A内の1つのSTT-MTJセル444および第1のバンクの第2のI/O402B内の1つのSTT-MTJセル444を有効化してもよい。さらに、有効化された2つのSTT-MTJセル444を図2を参照して説明したように、たとえば、第1および第2のセンス増幅器2066および2068などのセンス増幅器によって読み取ってもよい。
【００６６】
一態様において、図4の例示的な共有センシングMRAM400は、RWL_B1線が有効化され、RWL_B0線が有効化されない第2のバンク読取りモードを有するようにさらに構成されてもよい。第2のバンク読取りモードに加えて、図4の例示的な共有センシングMRAM400は、第1のバンクの第1のI/O402A中の1つのSTT-MTJセル442および第1のバンクの第2のI/O402B中の1つのSTT-MTJセル440を有効化し、それによって、これらのSTT-MTJセルが内部基準ノード、たとえば、図2の例示的なMRAM200の基準ノード2070からの並列経路を形成するように構成されてもよい。同時に、第2のバンクの第1のI/O404A内の1つのSTT-MTJセル444および第2のバンクの第2のI/O404B内の1つのSTT-MTJセル444を有効化してもよい。有効化されたこの2つのSTT-MTJセル444を図2を参照して説明したようにセンス増幅器2066および2068などのセンス増幅器によって読み取ってもよい。
【００６７】
図5は、VCORE電力レールに結合されたPMOSドライバトランジスタ504に並列にワード線電力レールVWLに結合されたPMOS駆動トランジスタ502を有する例示的なある2電圧行デコーダ500の概略図を示す。結合論理505がPMOS駆動トランジスタ502および504を制御してもよく、別の結合論理506が、STT-MTJセル508に結合されたワード線510を駆動するようにNMOSワード線トランジスタ507を制御してもよい。STT-MTJセル508は、拡大領域5080に示す簡略化された概略図によるSTT-MTJセルであってもよい。図5の例示的な2電圧行デコーダ500は、2つの電源、VIOおよびVCOREを使用してもよい。例示的なあるVIOは1.8Vであってもよく、例示的なあるVCOREはVIO1.1V VCOREであってもよい。内部調整器(図示せず)によってVIOを使用して1.5VのVWLを生成してもよい。一例では、書込み動作を1.5V(VWL)で実行し、一方、読取り動作を1.1Vに近い電圧(VCORE)で実行してもよい。読取り電圧を低くすると、読取りの障害を低減させることができ、かつSTT-MTJセルの予想される寿命にわたる読取り信頼性を向上させることができる。しかし、図5の例示的な500のような2電圧行デコーダでは、チップサイズを大きくすることが必要になることがあり、かつVCOREが低くなるので読取り速度が低下することがある。
【００６８】
図6は、例示的な一実施形態の態様による一構成におけるある共有電荷2電圧行デコーダ600の簡略化された概略図である。図6の共有電荷2電圧行データ600は、mビット×n行STT-MTJアレイの、ボックス606によって集合的に表されているすべてのn個の行デコーダ用の共通2電圧ドライバ602を実現する。一態様では、PMOSドライバ6020のソースノードが共通2電圧ドライバの出力6022(VCOM)に結合され、それに対して、図5の2電圧行デコーダ500のPMOS駆動トランジスタ502が1本のワード線510のみに結合される。VCOMは、集合的に604として示されているn個の出力を有し、各出力は、ワード線608を駆動するワード線ドライバ6060および6062を制御する図示の結合論理6064とトポロジーが同一であってもよいワード線デコーダに電圧を供給する。図示の例508などのSTT-MTJセルはワード線608に結合されてもよい。引き続き図6を参照する。残りのn-1本のワード線が集合的に6082として示されており、図示の例508などのSTT-MTJセル(図示せず)は各ワード線6082に結合されてもよい。
【００６９】
いくつかある特徴の1つとして、例600などの共有電荷2電圧行デコーダは、場合によっては2電圧行デコーダに必要になることがあるチップサイズの増大を最低限に抑えることができる。さらに、一態様では、図7を参照して後述するように、(たとえば、1.5Vであってもよい)VWLに結合されたPMOSドライバ6020をRD信号によって制御し、(たとえば、1.1Vであってもよい)VCOREに結合されたPMOSドライバ6022をbRD_d信号によって制御すると、読取り性能を向上させることができる。
【００７０】
図7は、一態様によって、例示的な一実施形態によるある共有電荷2電圧行デコーダに印加される、ある読取り制御信号シーケンスに対する例示的なあるワード線電圧のあるタイミング図である。タイムライン702および704は、例示的な時間と、図6の共有2電圧行デコーダ602のPMOS駆動トランジスタ6020および6022を制御するRD信号およびbRD_d信号用の電圧との関係を示す。タイムライン706は、ワード線608(または関連する結合論理6064が6062をオフに切り替え、6060をオンに切り替える任意の他のワード線6082)上のワード線電圧を示す。間隔708は、例示的なある読取り期間を表し、間隔710は、例示的なある書込み期間を表す。
【００７１】
図7を参照する。一態様では、時間間隔T1を有する読取り動作の間に、PMOS駆動トランジスタ6020および6022がオフにされるときに、VWLにプリチャージされたVCOMノードをフロート充電してもよい。次いで、結合論理6064への入力アドレスによってワード線駆動PMOSトランジスタ6060が選択されたときに、集中定数CVCOMとして示されているVCOMノードの寄生キャパシタンスと、集中定数CWLとして示されているnのワード線6082の各ワード線の寄生キャパシタンスとの間で電荷共有を行うことができる。一態様によれば、ワード線駆動PMOSトランジスタ6060電荷共有動作のVGSは、ワード線608上のWL電圧よりも駆動PMOSトランジスタ6060のVGSの方が高いので、ワード線608上のWL電圧をVCOREに近いレベルまで高速に上昇させる。この電荷共有の後でbRD_d信号がローになると、VCOMノードがPMOS駆動トランジスタ6022を介してVCOREレベルに落ち着く。書込み動作の場合、PMOS駆動トランジスタ6020は、PMOS駆動トランジスタ6022がオフにされたときにワード線6082にVWL(たとえば1.5V)を供給してもよい。
【００７２】
図8は、1つまたは複数の例示的な実施形態によるワイヤレス電話のような、電子デバイス800の機能ブロック図である。デバイス800は、別のメモリ806、たとえばDRAMに結合され得るデジタルシグナルプロセッサ(DSP)804のようなプロセッサに結合された共有センシングMRAM回路802を含み得る。例示的な一例において、共有センシングMRAM回路802は、図2〜図4を参照して説明した共有センシングMRAM、または一代替として、図6を参照して説明した共有電荷2電圧MRAM600、別の例示的な代替として、それらの任意の組合せのような装置を含んでもよい。
【００７３】
引き続き図8を参照すると、電子デバイス800は、DSP804およびディスプレイ810に結合されたディスプレイコントローラ808を有し得る。加えて、コーダ/デコーダ(コーデック)812が、DSP804、スピーカ836、およびマイクロフォン838に結合され得る。ワイヤレスコントローラ818が、デジタルシグナルプロセッサ804およびワイヤレスアンテナ820に結合され得る。特定の実施形態では、DSP804、ディスプレイコントローラ808、図2〜図4を参照して説明した共有センシングMRAM、または一代替として、図6を参照して説明した共有電荷2電圧MRAM600、およびコーデック812、ならびにワイヤレスコントローラ818をシステムインパッケージまたはシステムオンチップ(SOC)822に含めてもよい。ある特定の実施形態では、入力デバイス830(たとえば、タッチパッド、キーパッド、他の人間の命令インターフェース)および電源844が、SOC822に結合される。その上、図8に示すように、一態様では、ディスプレイ810、入力デバイス830、スピーカ836、マイクロフォン838、ワイヤレスアンテナ820、および電源844が、SOC822の外部に位置してもよい。しかし、これらの各々は、たとえばインターフェースまたはコントローラを通じて、SOC822の1つまたは複数のコンポーネントに結合され得る。
【００７４】
前述の開示されたデバイスおよび機能は、コンピュータ可読媒体に記憶されるコンピュータファイル(たとえば、RTL、GDSII、GERBERなど)として設計かつ構成され得る。そのようなファイルの一部またはすべてが、そのようなファイルに基づいてデバイスを製造する製造担当者に与えられ得る。得られる製品には半導体ウエハが含まれ、このようなウエハは次いで、半導体ダイに切り分けられ、半導体チップとしてパッケージングされる。そして、この半導体チップが、上述のデバイスで利用される。
【００７５】
図9は、電子デバイス製造プロセス900の、ある特定の例示的な実施形態を示す。製造プロセス900において、たとえば研究用コンピュータ906などで物理的デバイス情報902を受信してもよい。物理的デバイス情報902には、図2〜図4を参照して説明した共有センシングMRAM、または例示的な一代替として、図6を参照して説明した共有電荷2電圧MRAM600、または別の例示的な代替として、それらの任意の組合せの少なくとも1つの物理的特性を表す設計情報が含まれてもよい。たとえば、物理的デバイス情報902には、研究用コンピュータ906に結合されたユーザインターフェース904を介して入力することのできる物理的パラメータ、材料の特性、および構造情報を含めてもよい。研究用コンピュータ906は、メモリ910のようなコンピュータ可読媒体に結合された1つまたは複数のプロセシングコアのようなプロセッサ908を含んでもよい。メモリ910は、プロセッサ908に、物理的デバイス情報902をファイルフォーマットに適合するように変換させ、ライブラリファイル912を生成させるように実行可能であるコンピュータ可読命令を記憶することができる。
【００７６】
ある特定の実施形態では、ライブラリファイル912は、変換された設計情報を含む少なくとも1つのデータファイルを含んでもよい。たとえば、ライブラリファイル912は、電子設計オートメーション(EDA)ツール920と一緒に使用できるように設けられる、図2〜図4を参照して説明した共有センシングMRAM、または例示的な一代替として、図6を参照して説明した共有電荷2電圧MRAM600、または別の例示的な代替として、それらの任意の組合せの、1つまたは複数の任意のデバイスを含む半導体デバイスのライブラリを含んでもよい。
【００７７】
ライブラリファイル912は、メモリ918に結合された1つまたは複数のプロセシングコアのようなプロセッサ916を含む設計用コンピュータ914において、EDAツール920とともに用いられ得る。EDAツール920は、メモリ918においてプロセッサ実行可能命令として記憶され、設計用コンピュータ914のユーザが、図2〜図4を参照して説明した共有センシングMRAM、または例示的な一代替として、図6を参照して説明した共有電荷2電圧MRAM600、または別の例示的な代替として、それらの任意の組合せを含む回路をライブラリファイル912から設計するのを可能にし得る。たとえば、設計用コンピュータ914のユーザは、設計用コンピュータ914と結合されたユーザインターフェース924を介して、回路設計情報922を入力してもよい。回路設計情報922には、図2〜図4を参照して説明した共有センシングMRAM、または例示的な一代替として、図6を参照して説明した共有電荷2電圧MRAM600、または別の例示的な代替として、それらの任意の組合せの少なくとも1つの物理的特性を表す設計情報が含まれてもよい。一例として、回路設計の特性には、回路設計における特定の回路の識別および他の要素との関係、位置情報、フィーチャサイズ情報、相互接続情報、または、半導体デバイスの物理的な特性を表す他の情報を含めてもよい。
【００７８】
設計用コンピュータ914は、回路設計情報922を含む設計情報を、ファイルフォーマットに適合するように変換するように構成され得る。一例として、ファイル形式は、平面的な幾何形状、テキストラベル、および、Graphic Data System (GDSII)ファイルフォーマットのような階層的なフォーマットでの回路レイアウトについての他の情報を表す、データベースのバイナリファイルのフォーマットを含み得る。設計用コンピュータ914には、図2〜図4を参照して説明した共有センシングMRAM、または例示的な一代替として、図6を参照して説明した共有電荷2電圧MRAM600、または別の例示的な代替として、それらの任意の組合せなどの物理的特性を表す設計情報を含むGDSIIファイル926などの変換後設計情報を含むデータファイルを生成するように構成されてもよい。
【００７９】
GDSIIファイル926は、図2〜図4を参照して説明した共有センシングMRAM、または例示的な一代替として、図6を参照して説明した共有電荷2電圧MRAM600、または別の例示的な代替として、それらの任意の組合せを、GDSIIファイル926内の変換後情報に従って製造するための製作プロセス928において受け取られてもよい。たとえば、デバイス製造プロセスは、GDSIIファイル926をマスク製造業者930に供給し、代表的なマスク932として図示されているフォトリトグラフィ処理に使用されるマスクのような1つまたは複数のマスクを作ることを含んでもよい。マスク932は、製造プロセス中に、テストされ、代表的なダイ936などのダイに分けられ得る1つまたは複数のウエハ934を生成するために使用され得る。ダイ936は、図2〜図4を参照して説明した共有センシングMRAM、または例示的な一代替として、図6を参照して説明した共有電荷2電圧MRAM600、または別の例示的な代替として、それらの任意の組合せの1つまたは複数のデバイスを有する回路を含んでもよい。
【００８０】
ダイ936をパッケージングプロセス938に供給してもよく、パッケージングプロセス938において、ダイ936は代表的なパッケージ940に組み込まれる。たとえば、パッケージ940は、少なくとも1つの半導体ダイ、たとえば、単一のダイ936、またはシステムインパッケージ(SiP)構成のような複数のダイを含み得る。パッケージ940は、電子機器技術評議会(JEDEC)規格のような、1つまたは複数の規格または仕様を遵守するように構成され得る。
【００８１】
パッケージ940に関する情報は、たとえばコンピュータ946に記憶されるコンポーネントライブラリを介することなどによって、様々な製品設計者に配布され得る。コンピュータ946は、メモリ950に結合された1つまたは複数のプロセシングコアのようなプロセッサ948を含み得る。プリント回路基板(PCB)ツールをメモリ950にプロセッサ実行可能命令として記憶し、ユーザインターフェース944を介してコンピュータ946のユーザから受け取られたPCB設計情報942を処理してもよい。PCB設計情報942には、回路基板上のパッケージングされた半導体デバイス、パッケージ940に対応するパッケージングされた半導体デバイス、図2〜図4を参照して説明した共有センシングMRAM、または例示的な一代替として、図6を参照して説明した共有電荷2電圧MRAM600、または別の例示的な代替として、それらの任意の組合せの物理的位置情報を含めてもよい。
【００８２】
コンピュータ946は、PCB設計情報942を変換して、パッケージングされた半導体デバイスの回路基板上での物理的な位置情報とともに、配線およびビアのような電気的な接続のレイアウトを含むデータを有するGERBERファイル952のようなデータファイルを生成するように構成されてもよく、パッケージングされた半導体デバイスは、図2〜図4を参照して説明した共有センシングMRAM、または例示的な一代替として、図6を参照して説明した共有電荷2電圧MRAM600、または別の例示的な代替として、それらの任意の組合せにおいて用いられるデバイスコンポーネントを含むパッケージ940に対応する。他の実施形態では、変換されたPCB設計情報により生成されたデータファイルは、GERBERフォーマット以外のフォーマットを有してもよい。
【００８３】
GERBERファイル952は、基板組立てプロセス954において受け取られ、GERBERファイル952内に格納された設計情報に従って製造される代表的なPCB956のようなPCBを作成するために用いられ得る。たとえば、GERBERファイル952は、PCB生産プロセスの様々なステップを実行するための1つまたは複数の機械にアップロードすることができる。PCB956には、代表的なプリント回路アセンブリ(PCA)958を形成するためにパッケージ940を含む電子部品が実装され得る。
【００８４】
PCA958は、製品製造プロセス960において受け取られ、第1の代表的な電子デバイス962および第2の代表的な電子デバイス964のような、1つまたは複数の電子デバイスに組み込まれてもよい。例示的、非限定的な例として、第1の代表的な電子デバイス962、第2の代表的な電子デバイス964、またはその両方は、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定位置データユニット、およびコンピュータの群から選択され得る。別の例示的かつ非限定的な例として、電子デバイス962および964の1つまたは複数は、モバイル電話、ハンドヘルドパーソナル通信システム(PCS)ユニット、携帯情報端末のような持ち運び可能なデータユニット、全地球測位システム(GPS)対応デバイス、ナビゲーションデバイス、メータ読取り機器のような固定位置データユニット、または、データもしくはコンピュータ命令を記憶しもしくは取り出す任意の他のデバイス、またはそれらの任意の組合せのような、遠隔ユニットであってもよい。前述の1つまたは複数の特定の例は、本開示の教示に従った遠隔ユニットを示し得るが、本開示は、例示したこれらの例示的なユニットには限定されない。本開示の実施形態は、試験および特性評価のためのメモリおよびオンチップ回路を含む能動的な集積回路を含む、任意のデバイスにおいて適切に利用され得る。
【００８５】
図2〜図4および/または図6に関して開示した実施形態の1つまたは複数の態様は、ライブラリファイル912、GDSIIファイル926、GERBERファイル952内などに、様々な処理段階で含められてもよく、また、研究用コンピュータ906のメモリ910、設計用コンピュータ914のメモリ918、コンピュータ946のメモリ950、基板組立てプロセス954のような様々な段階で用いられる1つまたは複数の他のコンピュータまたはプロセッサ(図示せず)のメモリに記憶されてもよく、また、マスク932、ダイ936、パッケージ940、PCA958、プロトタイプ回路もしくはデバイスのような他の製品(図示せず)、またはそれらの任意の組合せのような1つまたは複数の他の物理的な実施形態に組み込まれてもよい。物理的なデバイス設計から最終製品までの生産の様々な代表的な段階が示されるが、他の実施形態では、使用される段階がこれより少なくてもよく、または追加の段階が含まれてもよい。同様に、プロセス900は、単一のエンティティによって、または、プロセス900の様々な段階を実行する1つもしくは複数のエンティティによって実行されてもよい。
【００８６】
図10は、本開示の1つまたは複数の実施形態が有利に利用され得る例示的なワイヤレス通信システム1000を示す。説明のために、図10は、3つの遠隔ユニット1020、1030、1050および2つの基地局1040を示す。従来のワイヤレス通信システムは、これより多くの遠隔ユニットおよび基地局を有し得ることが理解されよう。遠隔ユニット1020、1030、および1050は、以下でさらに論じられるような本開示の実施形態の一部である半導体デバイス1025、1035、および1055(本明細書で開示されたようなオンチップ電圧レギュレータを含む)を含む。図10は、基地局1040から遠隔ユニット1020、1030、1050への順方向リンク信号1080、および遠隔ユニット1020、1030、1050から基地局1040への逆方向リンク信号1090を示す。
【００８７】
図10では、遠隔ユニット1020はモバイル電話として示され、遠隔ユニット1030は可搬型コンピュータとして示され、遠隔ユニット1050はワイヤレスローカルループシステム中の固定位置の遠隔ユニットとして示されている。たとえば、遠隔ユニットは、モバイル電話、ハンドヘルドパーソナル通信システム(PCS)ユニット、携帯情報端末のようなポータブルデータユニット、ナビゲーションデバイス(たとえば、GPS対応デバイス)、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、メータ読取り機器のような固定ロケーションデータユニット、またはデータもしくはコンピュータ命令の記憶もしくは取出しを行う任意の他のデバイス、またはそれらの任意の組合せであってよい。図10は、本開示の教示による遠隔ユニットを示すが、本開示は、例示したこれらの例示的なユニットに限定されない。開示したデバイスは、オンチップ電圧調整器を有する半導体デバイスを含む任意のデバイスで適切に使用され得る。
【００８８】
情報および信号は、多種多様な技術および技法のいずれかを使用して表すことができることを当業者は諒解されよう。たとえば、上記の説明全体にわたって言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁界または磁性粒子、光場または光学粒子、あるいはそれらの任意の組合せによって表され得る。
【００８９】
さらに、本明細書で開示した実施形態に関連して説明した様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムステップは、電子ハードウェア、コンピュータソフトウェア、または両方の組合せとして実装できることを、当業者は諒解されよう。ハードウェアとソフトウェアのこの互換性を明確に示すために、様々な例示的な構成要素、ブロック、モジュール、回路、およびステップを、上記では概してそれらの機能に関して説明した。そのような機能をハードウェアとして実装するか、ソフトウェアとして実装するかは、特定の適用例および全体的なシステムに課される設計制約に依存する。当業者は、説明した機能を特定の適用例ごとに様々な方法で実装することができるが、そのような実装の決定は、本発明の範囲からの逸脱を生じるものと解釈すべきではない。
【００９０】
本明細書で開示した実施形態と関連して説明した方法、シーケンス、および/またはアルゴリズムは、ハードウェアで直接実施され得るか、プロセッサによって実行されるソフトウェアモジュールで実施され得るか、またはその2つの組合せで実施され得る。ソフトウェアモジュールは、RAMメモリ、フラッシュメモリ、ROMメモリ、EPROMメモリ、EEPROMメモリ、レジスタ、ハードディスク、リムーバブルディスク、CD-ROM、または当技術分野で知られている任意の他の形態の記憶媒体中に常駐し得る。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替として、記憶媒体はプロセッサと一体であり得る。
【００９１】
上記の開示は本発明の例示的な実施形態を示すが、添付の特許請求の範囲によって規定される本発明の範囲から逸脱することなく本明細書において様々な変更および修正を行うことができることに留意されたい。本明細書で説明した本発明の実施形態による方法クレームの機能、ステップおよび/またはアクションを特定の順序で実行しなくてもよい。さらに、本発明の要素は、単数形で説明または請求されることがあるが、単数形に限定することが明示的に述べられていない限り、複数形が企図される。
【符号の説明】
【００９２】
102  従来のMRAM STT-MTJセル
104  従来の基準回路
106  従来の基準STT-MTJデバイス
108  STT-MTJセル
110  センス増幅器
110A、110B  入力
112  基準電圧線
200  共有センシングMRAMメモリ
202  MRAMバンク0
202A  第1のI/O STT-MTJ行
202B  第2のI/O STT-MTJ行
204  MRAMバンク1
204A、204B  STT-MTJ行
206  共有センス増幅器回路
302A、302B  基準行
304A、304B  STT-MTJ行
400  共有センシングMRAM
402A  第1のバンクの第1のI/O
402B  第1のバンクの第2のI/O
404A  第2のバンクの第1のI/O
404B  第2のバンクの第2のI/O
440、442、444  STT-MTJセル
500  2電圧行デコーダ
502、504  PMOS駆動トランジスタ
506  結合論理
508  STT-MTJセル
510  ワード線
600  共有電荷2電圧行デコーダ
602  共通2電圧ドライバ
608  ワード線
702、704、706  タイムライン
708、710  間隔
800  電子デバイス
802  共有センシングMRAM回路
804  デジタルシグナルプロセッサ
806  メモリ
808  ディスプレイコントローラ
810  ディスプレイ
812  コーダ/デコーダ(コーデック)
818  ワイヤレスコントローラ
822  システムインパッケージ
830  入力デバイス
836  スピーカ
838  マイクロフォン
844  電源
900  電子デバイス製造プロセス
902  物理的デバイス情報
906  研究用コンピュータ
908  プロセッサ
910  メモリ
912  ライブラリファイル
914  設計用コンピュータ
920  電子設計オートメーション(EDA)ツール
922  回路設計情報
926  GDSIIファイル
930  マスク製造業者
932  マスク
934  ウエハ
936  ダイ
938  パッケージングプロセス
940  パッケージ
946  コンピュータ
952  GERBERファイル
954  基板組立てプロセス
958  PCA
956  PCB
960  製品製造プロセス
962、964  電子デバイス
1000  ワイヤレス通信システム
1020、1030、1050  遠隔ユニット
1025、1035、1055  半導体デバイス
1082  STT-MTJ素子
2062A、2062B、2064A、2064B  読取りモードスイッチ部
2066  第1のセンス増幅器
2068  第2のセンス増幅器
2070  基準ノード
2080、2082  スイッチ
2084  読取りモード制御
5080  拡大領域
6020  PMOSドライバ
6022  出力
6060、6062  スイッチ
6064  結合論理
6082  ワード線
B0_WL、B1_WL  ワードイネーブル線
N1、N2  リードセレクトNMOSトランジスタ
N3  ワードイネーブルNMOSトランジスタ
N4  ワードイネーブルNMOSトランジスタ
N5、N6  リードイネーブルNMOSトランジスタ
N20  リードセレクトNMOSトランジスタ
P1  読取り電流PMOSトランジスタ
P2、P3  基準電流PMOSトランジスタ
P20、P22  読取り電流源PMOSトランジスタ
P24、P26  リードイネーブルPMOSトランジスタ
P28、P30  基準電流源PMOSトランジスタ
R0、R1  STT-MTJ基準セル
RCP  読取り電流経路
RFC1、RFC2、RFC3、RFC4  基準電流経路
RDC1、RDC2、RDC3、RDC4  読取り電流経路
RWL_B0  第1のバンクの読取りモードワード線
VA、VB  点
【図１】
0005931881.tif 000002
【図２】
0005931881.tif 000003
【図３】
0005931881.tif 000004
【図４】
0005931881.tif 000005
【図５】
0005931881.tif 000006
【図６】
0005931881.tif 000007
【図７】
0005931881.tif 000008
【図８】
0005931881.tif 000009
【図９】
0005931881.tif 000010
【図１０】
0005931881.tif 000011