(57)【特許請求の範囲】
【請求項１】
不揮発性メモリセルであって、
第１ウェル上に形成されたカップリング装置と、
前記カップリング装置に接続された読み取り装置と、
第２ウェル上に形成された浮遊ゲート装置と、
前記浮遊ゲート装置に接続され、前記第２ウェル上に形成されたプログラム装置と、
第３ウェル上に形成された消去装置と、を有し、
前記カップリング装置、前記浮遊ゲート装置及び前記消去装置は、共通浮遊ゲートによって結合され、
前記カップリング装置は少なくとも第１端子と第２端子とゲートとを備え、
前記読み取り装置は少なくとも第１端子と第２端子とゲートとを備え、
前記浮遊ゲート装置は少なくとも第１端子とゲートとを備え、
前記プログラム装置は少なくとも第１端子と第２端子とゲートとを備え、
前記消去装置は少なくとも第１端子と第２端子とゲートとを備え、
前記読み取り装置の第１端子は、第１ビットラインに接続され、
前記読み取り装置のゲートは、第１ワードラインに接続され、
前記プログラム装置の第１端子は、第２ビットラインに接続され、
前記プログラム装置のゲートは第２ワードラインに接続され、
前記カップリング装置の前記第２端子は、ソースラインに接続され、
前記消去装置の前記第２端子は、消去ラインに接続され、
前記浮遊ゲート装置の前記ゲートは、前記第２ウェル上に形成された前記共通浮遊ゲートの第２の部分であり、
前記消去装置のゲートは、前記第３ウェル上に形成された前記共通浮遊ゲートの第３の部分であり、
前記プログラム装置の前記ゲートは前記第２ウェル上に形成され、
前記プログラム装置の前記第２端子は、前記浮遊ゲート装置の前記第１端子に電気的に接続され、
前記読み取り装置と前記プログラム装置が互いに独立して動作し、
プログラム動作をしている間、電子が前記共通浮遊ゲートの前記第２の部分へ注入され、前記読み取り装置が不活動状態にし、
消去動作をしている間、電子が前記共通浮遊ゲートの前記第３の部分から抜き出され、前記読み取り装置が不活動状態にする、
不揮発性メモリセル。
【請求項２】
前記読み取り装置は前記第１ウェル上に形成されている、
請求項１記載の不揮発性メモリセル。
【請求項３】
前記読み取り装置は前記第２ウェル上に形成されている、
請求項１記載の不揮発性メモリセル。
【請求項４】
前記カップリング装置の前記ゲートは、前記第１ウェル上に形成された前記共通浮遊ゲートの第１の部分であり、前記読み取り装置の前記ゲートは、前記第１ウェル上に形成されており、前記読み取り装置の前記第２端子は、前記カップリング装置の前記第１端子に電気的に接続されている、
請求項１記載の不揮発性メモリセル。
【請求項５】
前記カップリング装置、前記浮遊ゲート装置及び前記消去装置に結合するアシスタント装置をさらに有する、
請求項１記載の不揮発性メモリセル。
【請求項６】
前記カップリング装置の前記第２端子は、前記アシスタント装置に電気的に接続される、
請求項５記載の不揮発性メモリセル。
【請求項７】
前記第１ウェルと前記第３ウェルは、基板上に形成されたＮウェルであり、前記第２ウェルは、基板上に形成されたＰウェルである、
請求項１記載の不揮発性メモリセル。
【請求項８】
前記第３ウェルは、基板上のディープＮウェル上に形成されたＮウェルであり、前記第１ウェル及び前記第２ウェルは、前記ディープＮウェル上に形成されたＰウェルである、
請求項１記載の不揮発性メモリセル。
【請求項９】
プログラム動作、消去動作、読み取り動作の間、前記ディープＮウェルに電圧が印加され、前記第１ウェル、前記第２ウェル、及び前記第３ウェルおける順方向リーク電流の生成を回避する、
請求項８記載の不揮発性メモリセル。
【請求項１０】
前記カップリング装置のゲートの領域は、前記浮遊ゲート装置のゲートの領域よりも広い、
請求項１記載の不揮発性メモリセル。
【請求項１１】
プログラム動作の間、前記第２ビットラインと前記第２ウェルには０Ｖが印加され、
前記第１ウェル、前記ソースライン及び前記消去ラインには０Ｖ〜２５Ｖの電圧範囲が印加され、
前記第２ワードラインには、０Ｖ〜８Ｖの電圧範囲が印加される、
請求項１記載の不揮発性メモリセル。
【請求項１２】
プログラム禁止動作の間、
前記第２ビットラインと前記第２ワードラインには０Ｖ〜８Ｖの電圧範囲が印加され、
前記第１ウェル、前記ソースライン及び前記消去ラインには０Ｖ〜２５Ｖの電圧範囲が印加され、
前記第２ウェルには、０Ｖの電圧が印加される、
請求項１記載の不揮発性メモリセル。
【請求項１３】
消去動作の間、
前記第１ウェル、前記ソースライン、前記第２ウェルは０Ｖであり、
前記消去ラインには、０Ｖ〜２５Ｖの電圧範囲が印加される、
請求項１記載の不揮発性メモリセル。
【請求項１４】
読み取り動作の間、
前記第１ビットライン、前記第１ワードライン、前記第１ウェル、前記消去ライン及び前記ソースラインは０Ｖ〜８Ｖの電圧範囲が印加され、
前記第２ウェルには、０Ｖが印加され、
前記読み取り装置及び前記カップリング装置を活動状態にする、
請求項１記載の不揮発性メモリセル。
【請求項１５】
読み取り動作の間、
前記第１ビットラインと前記第１ワードラインには、１〜８Ｖが印加され、
前記消去ラインには、０〜８Ｖが印加され、
前記ソースライン、前記第１ウェル及び前記第２ウェルには、０Ｖが印加されている、
請求項１記載の不揮発性メモリセル。
【請求項１６】
前記読み取り動作の間、
前記読み取り装置及び前記カップリング装置を流れる電流が検出され、前記プログラム装置は不活動状態にする、
請求項１記載の不揮発性メモリセル。
【請求項１７】
複数の請求項１に記載の不揮発性メモリセルと、
前記不揮発性メモリセルの対応する列にある読み取り装置の各第１端子に接続された、複数の第１ビットラインと、
前記不揮発性メモリセルの対応する列にあるプログラム装置の各第１端子に接続された、複数の第２ビットラインと、
前記不揮発性メモリセルの対応する行にある読み取り装置の各ゲートに接続された、複数の第１ワードラインと、
前記不揮発性メモリセルの対応する行にあるプログラム装置の各ゲートに接続された、複数の第２ワードラインと、
前記不揮発性メモリセルの対応する行にある、第１端子と第２端子とを備えるカップリング装置のうち前記各第２端子に接続された、複数のソースラインと、
前記不揮発性メモリセルの対応する行にある消去装置の各第１端子に接続された、複数の消去ラインと、を有する、
不揮発性メモリ。
【請求項１８】
請求項１に記載の不揮発性メモリセルを動作させる方法であって、
前記不揮発性メモリセルは、第１ビットラインと第１ワードラインとに接続された読み取り装置、該読み取り装置とソースラインとに接続されたカップリング装置、第２ビットラインと第２ワードラインとに接続されたプログラムモジュール、前記カップリング装置、前記プログラムモジュール及び消去ラインに接続された消去装置を有し、
前記方法は、
読み取り動作の間、前記読み取り装置及び前記カップリング装置を活動状態にし、前記プログラムモジュールを不活動状態にする工程と、
プログラム動作の間、前記プログラムモジュールを活動状態にし、前記読み取り装置を不活動状態にする工程と、
消去動作の間、前記消去装置を活動状態にし、前記読み取り装置を不活動状態にする工程と、を有し、
前記読み取り装置と前記プログラムモジュールは、互いに独立して動作する、
方法。
【請求項１９】
前記プログラムモジュールは、
前記カップリング装置及び前記消去装置に接続される浮遊ゲート装置と、
前記浮遊ゲート装置に接続される、プログラム装置と、を有する
請求項１８記載の方法。
【請求項２０】
プログラム禁止動作の間、前記プログラムモジュールを不活動状態にする工程をさらに有する、請求項１８記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリに関し、特に不揮発性メモリセルの構造、不揮発性メモリセル、及び複数の不揮発性メモリがアレイによって形成された不揮発性メモリ、及び不揮発性メモリセルの動作方法に関する。
【０００２】
（関連出願）
本出願は、２０１３年９月２７日に出願された米国出願第６１／８８３，２０５号に対する優先権を主張し、この出願の開示は、本明細書において、その基礎出願全体を参照により援用する。
【背景技術】
【０００３】
不揮発性メモリは、一般的に相補的な金属酸化半導体（ＣＭＯＳ）工程を用いて製造される。不揮発性メモリ内の各不揮発性メモリセルは、読み取り動作、プログラム動作及び消去動作が実行できるように設定されている。不揮発メモリ構造を持つ共通プログラムは、複数回のプログラミング／読み取り／消去動作に対する耐久性がある。不揮発性メモリの読み取り装置は拡散領域内に共通して配置されており、そして、消去装置又はプログラム装置としても機能する。
意図的な閾値シフトの代わりに、共有不活動領域で起きるプログラム動作又は消去動作の積み重ねによって、セル読み取り時の電気的性質が低下する。それゆえ、エラーに遭遇しないで耐久する不揮発性メモリの回数は、最大ではない。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
そこで、本発明は上記事情に鑑み、上記課題を解決した再書き込み動作のための性能が向上した不揮発性メモリセルの提供を目的とする。
【課題を解決するための手段】
【０００５】
上記課題を解決するため、本発明のある実施形態は、不揮発性メモリセルを提供する。不揮発性メモリセルは、第１ウェル上に形成されたカップリング装置と、前記カップリング装置に電気的に接続された読み取り装置と、第２ウェル上に形成された浮遊ゲート装置と、前記浮遊ゲート装置に電気的に接続され、前記第２ウェル上に形成されたプログラム装置と、第３ウェル上に形成された消去装置と、を有する。前記カップリング装置、前記浮遊ゲート装置及び前記消去装置は、共通浮遊ゲートによって結合されている。
【０００６】
本発明の他の実施形態は不揮発性メモリを提供する。不揮発性メモリは、複数の不揮発性メモリセルと、前記不揮発性メモリセルの対応する列にある読み取り装置の各第１端子に接続された、複数の第１ビットラインと、前記不揮発性メモリセルの対応する列にあるプログラム装置の各第１端子に接続された、複数の第２ビットラインと、前記不揮発性メモリセルの対応する行にある読み取り装置の各ゲートに接続された、複数の第１ワードラインと、前記不揮発性メモリセルの対応する行にあるプログラム装置の各ゲートに接続された、複数の第２ワードラインと、前記不揮発性メモリセルの対応する行にある第１端子と第２端子とを備えるカップリング装置のうち前記各第２端子に接続された、複数のソースラインと、前記不揮発性メモリセルの対応する行にある消去装置の各第１端子に接続された、複数の消去ラインと、を有する。
【０００７】
本発明のさらに他の実施形態は、不揮発性メモリセルを動作させる方法を提供する。不揮発性メモリセルは、第１ビットラインと第１ワードラインとに接続された読み取り装置、該読み取り装置とソースラインとに接続されたカップリング装置、第２ビットラインと第２ワードラインとに接続されたプログラムモジュール、前記カップリング装置、前記プログラムモジュール及び消去ラインに接続された消去装置を有する。
不揮発性メモリセルを動作させる方法は、読み取り動作の間、前記読み取り装置及び前記カップリング装置を活動状態にし、前記プログラムモジュールを不活動状態にする工程と、
プログラム動作の間、前記プログラムモジュールを活動状態にし、前記読み取り装置を不活動状態にする工程と、消去動作の間、前記消去装置を活動状態にし、前記読み取り装置を不活動状態にする工程と、を有する。前記読み取り装置と前記プログラムモジュールは、互いに独立して動作する。
【０００８】
本発明のこれらの及び他の目的は以下の詳細の説明に様々な図面に示されている好ましい実施形態を読むと、当業者にとって実施可能な程度に明らかとなる。
【発明の効果】
【０００９】
一態様によれば、不揮発性メモリセルの性能を向上させる。
【図面の簡単な説明】
【００１０】
【図１】本発明のある実施形態における不揮発性メモリセルのブロック図である。
【図２】本発明の第１実施形態に係る不揮発性メモリの構造を示す。
【図３】図２に示した不揮発性メモリセルを３−３’線で切断した断面図である。
【図４Ａ】図２に示した不揮発性メモリセルを４―４’線で切断した断面図である。
【図４Ｂ】図２に示した不揮発性メモリセルを４―４’線で切断した、本発明の別の実施形態の断面図である。
【図５Ａ】図２に示した不揮発性メモリセルを５―５’線で切断した断面図である。
【図５Ｂ】図２に示した不揮発性メモリセルを５―５’線で切断した、本発明の別の実施形態の断面図である。
【図６】図２に示した不揮発性メモリセルを６―６’線で切断した断面図である。
【図７】図２に示した不揮発性メモリセルの回路図を示す。
【図８】本発明の第２実施形態に係る不揮発性メモリセルの構造を示す。
【図９】図８に示した不揮発性メモリセルを９−９’線で切断した断面図である。
【図１０】図８に示した不揮発性メモリセルを１０―１０’線で切断した断面図である。
【図１１】図８に示した不揮発性メモリセルを１１―１１’線で切断した断面図である。
【図１２】図８に示した不揮発性メモリセルを１３―１３’線で切断した断面図である。
【図１３】図８に示した不揮発性メモリセルの回路図を示す。
【図１４】本発明の第３実施形態に係る不揮発性メモリの構造を示す。
【図１５】図１４に示した不揮発性メモリセルの回路図を示す。
【図１６】本発明の第４実施形態に係る不揮発性メモリセルの構造を示す。
【図１７】図１６に示した不揮発性メモリセルの回路図を示す。
【図１８】本発明の第５実施形態に係る不揮発性メモリの構造を示す。
【図１９】本発明のある実施形態に係る複数の不揮発性メモリセルを備える不揮発性メモリの構造を示す。
【発明を実施するための形態】
【００１１】
図１を参照する。図１は、本発明の実施形態に係る不揮発性メモリのブロック図を示す。
不揮発性メモリ１０は、カップリング装置１１、読み取り装置１２、プログラムモジュール１３及び消去装置１４を備える。読み取り装置１２は第１ビットライン（ＢＬｒ：Ｂｉｔ  Ｌｉｎｅ  ｆｏｒ  Ｒｅａｄ）と第１ワードライン（ＷＬｒ：Ｗｏｒｄ  Ｌｉｎｅ  ｆｏｒ  Ｒｅａｄ）に接続されうる。カップリング装置１１は、読み取り装置１２と、ソースライン（ＳＬ）に接続されうる。
プログラムモジュール１３は第２ビットライン（ＢＬｐ：Ｂｉｔ  Ｌｉｎｅ  ｆｏｒ  Ｐｒｏｇｒａｍ）と第２ワードライン（ＷＬｐ：  Ｗｏｒｄ  Ｌｉｎｅ  ｆｏｒ  Ｐｒｏｇｒａｍ）に接続されうる。消去装置１４は、カップリング装置１１、プログラムモジュール１３、及び消去ライン（ＥＬ）に接続されうる。プログラムモジュール１３は、カップリング装置１１及び消去装置１４と接続される浮遊ゲート（フローティングゲート：Ｆｌｏａｔｉｎｇ  Ｇａｔｅ）装置と、フローティングゲート装置に接続されるプログラム装置とを備える。
読み取り装置１２とプログラム装置はそれぞれ独立して動作する。不揮発性メモリ１０は、ビットライン（ＢＬｒ、ＢＬｐ）を介して、データ入力又は出力バッファー又は検知増幅器と接続される。不揮発性メモリ１０は、第１ワードライン（ＷＬｒ）を介して読み取り用のワードラインと接続され、第２ワードライン（ＷＬｐ）を介してプログラム用のワードラインと接続される。
【００１２】
不揮発性メモリセル１０は下記の動作を含むことができるが、含まれる動作はこれらの動作に限られない。
＜読み取り動作＞：読み取り装置１２及びカップリング装置１１が活動状態（Ａｃｔｉｖａｔｅ）にし、プログラムモジュール１３を非活動状態（停止状態：Ｄｅａｃｔｉｖａｔｅ）にする。
＜プログラム動作＞：プログラムモジュール１３を活動状態にし、読み取り装置１２を非活動状態にする。
＜消去動作＞：消去装置１４を活動状態にし、読み取り装置１２を非活動状態にする。
＜プログラム禁止動作＞：プログラムモジュール１３を非活動状態にする。
【００１３】
なお、動作は独立して実行される。動作の順番は固定されていない。消去動作はプログラム動作又はプログラム禁止動作の前に実行される。読み取り動作は、消去動作、プログラム動作、又はプラグラム禁止動作の後に実行される。または、不揮発性メモリ１０によって受信された入力電圧に応じて、動作は繰り返される。
【００１４】
図２を参照する。図２は、本発明の第１実施形態に係る不揮発性メモリ１００の構造を示す。不揮発性メモリセル１００は基板上に形成されうる。基板はＰ型又はＮ型である。
不揮発性メモリセル１００は、カップリング装置Ｄ１１、読み取り装置Ｄ１２、浮遊ゲート装置Ｄ１３、プログラム装置Ｄ１４、及び消去装置Ｄ１５を有しうる。
カップリング装置Ｄ１１と読み取り装置Ｄ１２とは、第１ウェル１１０上に形成されている。浮遊ゲート装置Ｄ１３とプログラム装置Ｄ１４とは第２ウェル１２０上に形成されている。消去装置Ｄ１５は、第３ウェル１３０上に形成されている。第１ウェル１１０及び第３ウェル１３０はＮウェル（ＮＷ）である。第２ウェル１２０はＰウェル（ＰＷ）である。
第１拡散領域１１１、第２拡散領域１１２及び第３拡散領域１１３は第１ウェル１１０上に形成される。第４拡散領域１２１、第５拡散領域１２２及び第６拡散領域１２３は第２ウェル１２０上に形成される。第７拡散領域１３１及び第６拡散領域１３２は第３ウェル１３０上に形成される。
【００１５】
カップリング装置Ｄ１１は、第１拡散領域１１１、第２拡散領域１１２及び浮遊ゲート（共通浮遊ゲート）１１４の第１の部分によって形成される。読み込み装置Ｄ１２は、第２拡散領域１１２、第３拡散領域１１３及びゲート１１５によって形成されている。浮遊ゲート装置Ｄ１３は、第４拡散領域１２１、第５拡散領域１２２及び浮遊ゲート１１４の第２の部分によって形成されている。プログラム装置Ｄ１４は、第５拡散領域１２２、第６拡散領域１２３及びゲート１２４によって形成される。消去装置Ｄ１５は、第７拡散領域１３１、第８拡散領域１３２及び浮遊ゲート１１４の第３の部分によって形成される。
【００１６】
ソースライン（ＳＬ）はカップリング装置Ｄ１１に電気的に接続されている。第１ビットライン（ＢＬｒ）は読み取り装置Ｄ１２に電気的に接続されている。第１ワードライン（ＷＬｒ）は読み取り装置Ｄ１２のゲート１１５に電気的に接続されている。第２ビットライン（ＢＬｐ）はプログラム装置Ｄ１４に電気的に接続されている。第２ワードライン（ＷＬｐ）はプログラム装置Ｄ１４のゲート１２４に電気的に接続されている。消去ライン（ＥＬ）は消去装置Ｄ１５に電気的に接続されている。
【００１７】
図３〜図６を参照する。図３〜図６は、図２示した不揮発性メモリセル１００の断面図である。図３は、図２に示した不揮発性メモリセル１００を３−３’線で切断した断面図である。３―３’線は、カップリング装置Ｄ１１と読み取り装置Ｄ１２を通っており、図３には第１ウェル１１０上に形成されたカップリング装置Ｄ１１と読み取り装置Ｄ１２の断面が示されている。なお、図３の拡散領域１１１及び１１３の外側の逆台形状の部分は、例えば、浅いトレンチ分離領域（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ：ＳＴＩ）等の素子分離領域を表している。素子分離領域により、それぞれのウェルは、孤立している。以降の断面図においても同様である。
【００１８】
図４Ａは図２に示した不揮発性メモリセル１００を４―４’線で切断した断面図である。
図４Ｂは不揮発性メモリセル１００を４―４’線で切断した、本発明の別の実施形態の断面図である。４−４’線は、プログラム装置Ｄ１４と浮遊ゲート装置Ｄ１３を通っており、図４Ａ及び図４Ｂには第２ウェル１２０上のプログラム装置Ｄ１４と浮遊ゲート装置Ｄ１３の断面が示されている。別の実施形態（図４Ｂ）では、浮遊ゲート装置Ｄ１３が容量装置（Ｃａｐａｃｉｔｏｒ  Ｄｅｖｉｃｅ）として機能するように、浮遊ゲート装置Ｄ１３の第４拡散領域１２１が省略されている。
【００１９】
図５Ａは図２に示した不揮発性メモリセル１００を５―５’線で切断した断面図である。
図５Ｂは不揮発性メモリセル１００を５―５’線で切断した、本発明の別の実施形態の断面図である。５−５’線は、消去装置Ｄ１５を通っており、図５Ａ及び図５Ｂには第３ウェル１３０上の消去装置Ｄ１５の断面が示されている。別の実施形態（図５Ｂ）では、消去装置Ｄ１５が容量装置として機能するように、消去装置Ｄ１５の第８拡散領域１３２が省略されている。
【００２０】
要するに、図４Ａと図５Ａは、浮遊ゲート装置Ｄ１３と消去装置Ｄ１５とがＭＯＳＦＥＴ装置として製造されている。また、図４Ｂと図５Ｂは、浮遊ゲート装置Ｄ１３と消去装置Ｄ１５とは、コンデンサ（ＭＯＳコンデンサ）として製造されている。
【００２１】
図６は図２に示した不揮発性メモリセル１００を６―６’線で切断した断面図である。
６―６’線は、浮遊ゲート１１４を通っており、図６には、第１ウェル１１０、第２ウェル１２０及び第３ウェル１３０を通る、浮遊ゲート１１４の断面が示されている。
【００２２】
図７を参照する。図７は、図２に示した不揮発性メモリセル１００の回路図を示す。不揮発性メモリセル１００はカップリング装置Ｄ１１、読み取り装置Ｄ１２、浮遊ゲート装置Ｄ１４及び消去装置Ｄ１５を有しうる。カップリング装置Ｄ１１は、第１ＰＭＯＳ装置（ＰＭＯＳトランジスタ）Ｐ１１であって、第１端子、第２端子、バルク端子及びゲート端子を有する。
本発明の別の実施形態において、カップリング装置Ｄ１１のバルク端子は、第１ＰＭＯＳ装置Ｐ１１の第２端子に接続されている。読み取り装置Ｄ１２は、第２ＰＭＯＳ装置（ＰＭＯＳトランジスタ）Ｐ１２であって、第１端子と、前記第１ＭＯＳ装置Ｐ１１の第１端子に接続された第２端子と、第１ＰＭＯＳ装置Ｐ１１のバルク端子に接続されたゲート端子とバルク端子とを有する。プログラム装置Ｄ１４は、第１ＮＭＯＳ装置（ＮＭＯＳトランジスタ）Ｎ１１であって、第１端子、第２端子、ゲート端子及びバルク端子を有する。浮遊ゲート装置Ｄ１３は、第２ＮＭＯＳ装置（ＮＭＯＳトランジスタ又はＮＭＯＳコンデンサ）であって、前記第１ＮＭＯＳ装置Ｎ１１の第２端子に接続された第１端子と、第１ＮＭＯＳ装置Ｎ１１のバルク端子に接続されたゲート端子とバルク端子とを有する。他の実施形態では、第２ＮＭＯＳ装置Ｎ１２はさらに、第２端子を有する。消去装置Ｄ１５は、第３ＰＭＯＳ装置Ｐ１３（ＰＭＯＳトランジスタ又はＰＭＯＳコンデンサ）であって、第１端子と、第３ＰＭＯＳ装置Ｐ１３の第１端子に接続されたバルク端子と、第２ＮＭＯＳ装置Ｎ１２のゲート端子及び第１ＰＭＯＳ装置Ｐ１１のゲート端子に接続されたゲート端子とを有する。ある実施形態は第３ＰＭＯＳ装置Ｐ１３はさらに第２端子を有してもよい。
【００２３】
ソースライン（ＳＬ）は第１ＰＭＯＳ装置Ｐ１１の第２端子に接続されている。第１ビットライン（ＢＬｒ）は第２ＰＭＯＳ装置Ｐ１２の第１端子に接続されている。第１ワードライン（ＷＬｒ）は、第２ＰＭＯＳ装置Ｐ１２のゲート端子に接続されている。第２ビットライン（ＢＬｐ）は、第１ＮＭＯＳ装置Ｎ１１の第１端子に接続されている。第２ワードライン（ＷＬｐ）は、第１ＮＭＯＳ装置Ｎ１１のゲート端子に接続されている。そして、消去ライン（ＥＬ）は、第３ＰＭＯＳ装置Ｐ１３の第１端子に接続されている。第２ＮＭＯＳ装置Ｎ１２の第２端子はフローティング（電位が独立している不定状態：Ｆｌｏａｔｉｎｇ）である。第１ＰＭＯＳ装置Ｐ１１のバルク端子及び第２ＰＭＯＳ装置Ｐ１２のバルク端子は、第１ウェル１１０に接続されている。第２ＮＭＯＳ装置Ｎ１２のバルク端子と第１ＮＭＯＳ装置Ｎ１１のバルク端子は第２ウェル１２０に接続されている。
【００２４】
不揮発性メモリセル１００のために、ソースライン電圧がソースライン（ＳＬ）に印加される。第１ウェル電圧が第１ウェル１１０に印加される。第１ビットライン電圧が第１ビットライン（ＢＬｒ）に印加される。第１ワードライン電圧が第１ワードライン（ＷＬｒ）に印加される。第２ビットライン電圧が第２ビットライン（ＢＬｐ）に印加される。第２ワードライン電圧が第２ワードライン（ＷＬｒ）に印加される。消去ライン電圧が消去ライン（ＥＬ）に印加される。第２ウェル電圧が第２ウェル１２０に印加される。
【００２５】
不揮発性メモリセル１００のプログラム動作の間、浮遊ゲート装置Ｄ１３のゲート絶縁層を通ってファウラー・ノルトハイムトンネリング（Ｆｏｗｌｅｒ  Ｎｏｒｈｅｉｍ  Ｔｕｎｎｅｌｉｎｇ）を実行するために、浮遊ゲート１１４と浮遊ゲート装置Ｄ１３の第１端子との間に、電界が形成される。
例えば、ソースライン電圧、第１ウェル電圧及び消去ライン電圧は０Ｖ〜２５Ｖの範囲にある。第２ビットライン電圧及び第２ウェル電圧は０Ｖである。第２ワードライン電圧は、０Ｖ〜８Ｖの範囲であって、プログラム装置をＯＮさせる。第１ビットライン電圧は、浮遊であるか、あるいは０Ｖ〜２５Ｖの範囲にある。第１ワードライン電圧は、フローティングであるか、あるいは０Ｖ〜２５Ｖの範囲にある。他の実施形態として、プログラム動作を実現するために、ソースライン電圧と第１ビットライン電圧のバイアス条件は、入れ替わるか、又は同じレベルに設定される。さらに他の実施形態として、プログラム動作を実現するために、ビットライン（ＢＬ）又はソースライン（ＳＬ）のうち１つが第１ウェル１１０の電気的に接続されている。
【００２６】
プログラム動作の一例として、第２ビットライン電圧は０Ｖであり、第２ワードライン電圧は、３．３Ｖである。ソースライン電圧、第１ウェル電圧、及び消去ライン電圧は１０Ｖである。プログラム装置Ｄ１４は、第２ワードライン（ＷＬｐ）と第２ビットライン（ＢＬｐ）の電圧差により、活動状態になる。浮遊ゲート１１４に接続された電圧が十分に高いので、ファウラー・ノルトハイム（Ｆ−Ｎ）トンネリングが実行される。従って、浮遊ゲート１１４に電子が注入される（書き込み）。プログラム動作の間、第１ビットラインＢＬｒがフローティングであり、読み取り経路が非活動状態になるので、読み取り装置Ｄ１２は非活動状態になる。
【００２７】
不揮発性メモリセル１００においてプログラム禁止動作の間、浮遊ゲート装置Ｄ１３のゲート絶縁層を通るファウラー・ノルトハイムトンネリングを禁止するように、浮遊ゲート１１４と浮遊ゲート装置Ｄ１３の第１端子の間に電荷が形成されることが防がれる。例えば、ソースライン電圧、第１ウェル電圧及び消去ライン電圧は０Ｖ〜２５Ｖの範囲にある。第２ビットライン電圧及び第２ワードライン電圧は０〜８Ｖである。第２ウェル電圧は０Ｖである。第１ビットライン電圧は、フローティングであるか、あるいは０Ｖ〜２５Ｖの範囲にある。
第１ワードライン電圧は、フローティングであるか、あるいは０Ｖ〜２５Ｖの範囲にある。
他の実施形態として、プログラム禁止動作を実現するために、ソースライン電圧と第１ビットライン電圧のバイアス条件は、入れ替わるか、又は同じレベルに設定される。さらに他の実施形態として、プログラム禁止動作を実現するために、ビットライン（ＢＬ）又はソースライン（ＳＬ）のうち１つが第１ウェル１１０の電気的に接続されている。
【００２８】
プログラム禁止動作の一例として、第２ビットライン電圧及び第２ワードライン電圧が３．３Ｖにする。ソースライン電圧、第１ウェル電圧、消去ライン電圧は１０Ｖである。第２ワードラインＷＬｐと第２ビットラインＢＬｐとの間の電圧差がゼロなので、プログラム装置Ｄ１４が不活動状態になる。
浮遊ゲート装置Ｄ１３上のチャネル形成は、一定のバイアスレベルを維持することを妨げる。従って、良好なプログラム禁止動作を保証するために、浮遊ゲートデバイスＤ１３のゲート誘電体層を横切るファウラーノルドハイムトンネリングのための電界の構築が回避される。
【００２９】
不揮発性メモリセル１００の消去動作の間、消去装置Ｄ１５のゲート絶縁層を通るファウラー・ノルトハイムトンネリングを実行するため、浮遊ゲート１１４と消去装置Ｄ１５の第１端子との間に電界が形成される。例えば、ソースライン電圧、第１ウェル電圧及び第２ウェル電圧は０Ｖである。消去ライン電圧は０Ｖ〜２５Ｖの範囲にある。第１ビット電圧、第１ワードライン電圧、第２ビットライン電圧及び第２ワードライン電圧は浮遊、又は０Ｖである。他の実施形態では、同じ消去動作を可能にするため、ソースライン電圧及び第１ビットライン電圧のバイアス条件を交換する。
【００３０】
消去動作の一例として、消去ライン電圧は１０Ｖである。ソースライン電圧、第１ウェル電圧、及び第２ウェル電圧は０Ｖである。ファウラー・ノルトハイムトンネリングを実行できるように、消去装置Ｄ１５は、浮遊ゲート１１４の第２の部分を通る高い電圧を有している。電子は浮遊ゲート１１４から第３ウェル１３０へ注入される。
【００３１】
不揮発性メモリセル１００の読み取り動作の間、電流検出経路が、第１ビットライン（ＢＬｒ）とソースライン（ＳＬ）との間に形成される。例えば、ソースライン電圧と第１ウェル電圧は０Ｖ〜８Ｖの間である。第２ワードライン電圧、第２ビットライン電圧は、フローティングであるか又は０Ｖ〜８Ｖの範囲である。消去ライン電圧は０Ｖ〜８Ｖの間である。第１ビットライン電圧は０Ｖ〜８Ｖの間であって、ソースライン電圧との電圧差を引き起こす。第１ワードライン電圧は０Ｖ〜８Ｖの間であって、読み取り装置Ｄ１２を活動状態にさせる。第３ウェル電圧は０Ｖである。
【００３２】
不揮発性メモリセル１００の状態は、カップリング装置Ｄ１１及び読み取り装置Ｄ１２を流れる電流によって区別される。読み取り動作の一例として、読み取り動作Ｄ１１はＰＭＯＳ装置である。従って、第１ワードライン電圧、と第１ビットライン電圧は０Ｖで読み取り装置Ｄ１２を活動状態にさせる。読み取り動作の一例として取り上げると、ソースライン電圧及び消去ライン電圧は１．８Ｖである。カップリング装置Ｄ１１の電圧は、浮遊ゲート１１４に保存される電荷に制御されるカップリング装置Ｄ１１の閾値に基づいて、導電しているか、ＯＦＦのままである。さらに、読み取りの間、プログラム装置Ｄ１３は、不活動状態である。
【００３３】
上述のプログラム動作、消去動作、及び読み取り動作に基づいて、プログラム経路、消去経路、及び読み取り経路が分割されて、不揮発性メモリセル１００の性能を向上させる。
【００３４】
＜第２実施形態＞
図８を参照する。図８は、本発明の第２実施形態に係る不揮発性メモリセル３００の構造を示す。不揮発性メモリセル３００は基板上に形成されうる。基板はＰ型又はＮ型である。不揮発性メモリセル３００は、カップリング装置Ｄ３１、読み取り装置Ｄ３２、浮遊ゲート装置Ｄ３３、プログラム装置Ｄ３４、及び消去装置Ｄ３５を有しうる。
カップリング装置Ｄ３１と読み取り装置Ｄ３２とは、第１ウェル３１０上に形成されている。浮遊ゲート装置Ｄ３３とプログラム装置Ｄ３４とは第２ウェル３２０上に形成されている。消去装置Ｄ３５は、第３ウェル３３０上に形成されている。第１ウェル３１０及び第２ウェル３２０は、第２のタイプの導性、例えばＰウェル（ＰＷ）である。第３ウェル３３０は、第１のタイプの導性、例えば、Ｎウェル（ＮＷ）である。
第１ウェル３１０、第３ウェル３２０及び第３ウェル３３０は、第４ウェル３４０上に形成されている。第４ウェル３４０は、ディープＮウェル（ＤＮＷ）である。
第１拡散領域３１１、第２拡散領域３１２及び第３拡散領域３１３は第１ウェル３１０上に形成される。第４拡散領域３２１、第５拡散領域３２２及び第６拡散領域３２３は第２ウェル３２０上に形成される。第７拡散領域３３１及び第６拡散領域３３２は第３ウェル３３０上に形成される。
【００３５】
カップリング装置Ｄ３１は、第１拡散領域３１１、第２拡散領域３１２及び浮遊ゲート（共通浮遊ゲート）３１４の第１の部分によって形成される。読み込み装置Ｄ３２は、第２拡散領域３１２、第３拡散領域３１３、及びゲート３１５によって形成されている。
浮遊ゲート装置Ｄ３３は、第４拡散領域３２１、第５拡散領域３２２及び浮遊ゲート３１４の第２の部分によって形成されている。他の実施形態として、浮遊ゲート装置Ｄ３３が容量装置として機能するように、浮遊ゲート装置Ｄ３３の第４拡散領域３２１は、省略してもよい。
プログラム装置Ｄ３４は、第５拡散領域３２２、第６拡散領域３２３及びゲート３２４によって形成される。消去装置Ｄ３５は、第７拡散領域３３１、第８拡散領域３３２及び浮遊ゲート３１４の第３の部分によって形成される。他の実施形態として、消去装置Ｄ３５は容量装置として機能するように、消去装置Ｄ３５の第８拡散領域３３２は、省略してもよい。
【００３６】
ソースライン（ＳＬ）は、カップリング装置Ｄ３１に、電気的に接続されている。第１ビットライン（ＢＬｒ）は読み取り装置Ｄ３２に、電気的に接続されている。第１ワードライン（ＷＬｒ）は読み取り装置Ｄ３２のゲート１１５に電気的に接続されている。第２ビットライン（ＢＬｐ）はプログラム装置Ｄ３４と電気的に接続されている。第２ワードライン（ＷＬｐ）はプログラム装置Ｄ３４のゲート３２４に電気的に接続されている。消去ライン（ＥＬ）は消去装置Ｄ３５に電気的に接続されている。
【００３７】
図９〜図１２を参照する。図９〜図１２は、図８に示した不揮発性メモリセル３００の断面図である。図９は、図８に示した不揮発性メモリセル３００を９−９’線で切断した断面図である。９―９’線は、カップリング装置Ｄ３１と読み取り装置Ｄ３２を通っており、図９には第１ウェル３１０上に形成されたカップリング装置Ｄ３１と読み取り装置Ｄ３２の断面が示されている。
図１０は図８に示した不揮発性メモリセル３００を１０―１０’線で切断した断面図である。１０−１０’線は、消去装置Ｄ３５を通っており、図１０には第３ウェル３３０上の消去装置Ｄ３５の断面が示されている。
図１１は図８に示した不揮発性メモリセル３００を１１―１１’線で切断した断面図である。１１−１１’線は、プログラム装置Ｄ３４と浮遊ゲート装置Ｄ３３を通っており、図１１には第２ウェル３２０上のプログラム装置Ｄ３４と浮遊ゲート装置Ｄ３３の断面が示されている。
図１２は図８に示した不揮発性メモリセル３００を１３―１３’線で切断した断面図である。１１−１１’線は、浮遊ゲート３１４を通っており、図１２には第１ウェル３１０、第２ウェル３２０及び第３ウェル３３０を通る浮遊ゲート３１４の断面が示されている。
【００３８】
図１３を参照する。図１３は、図８に示した不揮発性メモリセル３００の回路図を示す。不揮発性メモリセル３００はカップリング装置Ｄ３１、読み取り装置Ｄ３２、浮遊ゲート装置Ｄ３４及び消去装置Ｄ３５を有しうる。
カップリング装置Ｄ３１は、第１ＮＭＯＳ装置Ｎ３１であって、第１端子、第２端子、バルク端子及びゲート端子を有する。本発明の別の実施形態において、カップリング装置Ｄ３１のバルク端子は、第１ＮＭＯＳ装置Ｎ３１の第２端子に接続されている。
読み取り装置Ｄ３２は、第２ＮＭＯＳ装置Ｎ３２であって、第１端子と、前記第１ＮＭＯＳ装置Ｎ３１の第１端子に接続された第２端子と、前記第１ＮＭＯＳ装置Ｎ３１のバルク端子に接続されたゲート端子とバルク端子とを有する。
プログラム装置Ｄ１４は、第３ＮＭＯＳ装置Ｎ３３であって、第１端子、第２端子、ゲート端子及びバルク端子を有する。
浮遊ゲート装置Ｄ１３は、第４ＮＭＯＳ装置Ｎ３４（ＮＭＯＳトランジスタ又はＮＭＯＳコンデンサ）であって、前記第３ＮＭＯＳ装置Ｎ３３の第２端子に接続された第１端子と、第３ＮＭＯＳ装置Ｎ３３のバルク端子に接続されたゲート端子とバルク端子とを有する。他の実施形態では、第４ＮＭＯＳ装置Ｎ３４はさらに、第２端子を有する。
消去装置Ｄ３５は、ＰＭＯＳ装置Ｐ３１（ＰＭＯＳトランジスタ又はＰＭＯＳコンデンサ）であって、第１端子と、第４ＮＭＯＳ装置Ｎ３４の第１端子に接続されたバルク端子と、第４ＮＭＯＳ装置Ｎ３４のゲート端子及び第１ＮＭＯＳ装置Ｎ３１のゲート端子に接続されたゲート端子とを有する。ある実施形態は、ＰＭＯＳ装置Ｐ３１はさらに第２端子を有してもよい。
【００３９】
ソースライン（ＳＬ）は第１ＮＭＯＳ装置Ｎ３１の第２端子に接続されている。第１ビットライン（ＢＬｒ）は第２ＮＭＯＳ装置Ｎ３２の第１端子に接続されている。第１ワードライン（ＷＬｒ）は、第２ＮＭＯＳ装置Ｎ３２のゲート端子に接続されている。第２ビットライン（ＢＬｐ）は、第３ＮＭＯＳ装置Ｎ３３の第１端子に接続されている。第２ワードライン（ＷＬｐ）は、第３ＮＭＯＳ装置Ｎ３３のゲート端子に接続されている。そして、消去ライン（ＥＬ）は、ＰＭＯＳ装置Ｐ３１の第１端子に接続されている。
第４ＮＭＯＳ装置Ｎ３４の第２端子はフローティングである。第１ＮＭＯＳ装置Ｎ３１のバルク端子及び第２ＮＭＯＳ装置Ｎ３２のバルク端子は、第１ウェル３１０に接続されている。第４ＮＭＯＳ装置Ｎ３４のバルク端子と第３ＮＭＯＳ装置Ｎ３３のバルク端子は第２ウェル３２０に接続されている。
【００４０】
不揮発性メモリセル３００のために、ソースライン電圧がソースライン（ＳＬ）に印加される。第１ウェル電圧が第１ウェル３１０に印加される。第１ビットライン電圧が第１ビットライン（ＢＬｒ）に印加される。第１ワードライン電圧が第１ワードライン（ＷＬｒ）に印加される。第２ビットライン電圧が第２ビットライン（ＢＬｐ）に印加される。
第２ワードライン電圧が第２ワードライン（ＷＬｒ）に印加される。消去ライン電圧が消去ライン（ＥＬ）に印加される。第２ウェル電圧が第２ウェル３２０に印加される。第４ウェル電圧が第４ウェル３４０に印加される。
【００４１】
不揮発性メモリセル３００のプログラム動作の間、浮遊ゲート装置Ｄ１３のゲート絶縁層を通ってファウラー・ノルトハイムトンネリングを実行するために、浮遊ゲート３１４と浮遊ゲート装置Ｄ３３の第１端子との間に、電界が形成される。
ここで、実施の一例を示す。ソースライン電圧、第１ウェル電圧、消去ライン電圧、及び第４ウェル電圧は０Ｖ〜２５Ｖの範囲にある。第２ビットライン電圧及び第２ウェル電圧は０Ｖである。第２ワードライン電圧は、０Ｖ〜８Ｖの範囲であって、プログラム装置をＯＮさせる。第１ビットライン電圧は、フローティング（不定状態）であるか、あるいは０Ｖ〜２５Ｖの範囲にある。第１ワードライン電圧は、フローティングであるか、あるいは０Ｖ〜２５Ｖの範囲にある。
他の実施形態として、プログラム動作を実現するために、ソースライン電圧と第１ビットライン電圧のバイアス条件は、入れ替わるか、又は同じレベルに設定される。さらに他の実施形態として、同じプログラム動作を実現するために、ビットライン（ＢＬ）又はソースライン（ＳＬ）のうち１つが第１ウェル３１０の電気的に接続されている。
【００４２】
プログラム動作の一例として、第２ビットライン電圧は０Ｖであり、第２ワードライン電圧は、３．３Ｖである。ソースライン電圧、第１ウェル電圧、及び消去ライン電圧は１０Ｖである。プログラム装置Ｄ３４は、第２ワードライン（ＷＬｐ）と第２ビットライン（ＢＬｐ）の電圧差により、活動状態になる。
浮遊ゲート３１４に接続された電圧が十分に高いとき、ファウラー・ノルトハイム（Ｆ−Ｎ）トンネリングが実行される。従って、浮遊ゲート３１４の第２の部分に電子が注入される。プログラム動作の間、第１ビットラインＢＬｒがフローティングであり、読み取り経路が不活動状態になるので、読み取り装置Ｄ３２は不活動状態になる。
【００４３】
不揮発性メモリセル３００においてプログラム禁止動作の間、浮遊ゲート装置Ｄ３３のゲート絶縁層を通るファウラー・ノルトハイムトンネリングを禁止するように、浮遊ゲート１１４と浮遊ゲート装置Ｄ１３の第１端子の間に電荷が形成されることが防がれる。
例えば、ソースライン電圧、第１ウェル電圧、消去ライン電圧及び第４ウェル電圧は０Ｖ〜２５Ｖの範囲にある。第２ビットライン電圧及び第２ワードライン電圧は０〜８Ｖである。第２ウェル電圧は０Ｖである。第１ビットライン電圧は、フローティングであるか、あるいは０Ｖ〜２５Ｖの範囲にある。第１ワードライン電圧は、フローティングであるか、あるいは０Ｖ〜２５Ｖの範囲にある。他の実施形態として、プログラム禁止動作を実現するために、ソースライン電圧と第１ビットライン電圧のバイアス条件は、入れ替わるか、又は同じレベルに設定される。さらに他の実施形態として、プログラム禁止動作を実現するために、ビットライン（ＢＬ）又はソースライン（ＳＬ）のうち１つが第１ウェル３１０の電気的に接続されている。
【００４４】
プログラム禁止動作の一例として、第２ビットライン電圧及び第２ワードライン電圧が３．３Ｖにする。ソースライン電圧、第１ウェル電圧、消去ライン電圧は１０Ｖである。
第２ワードラインＷＬｐと第２ビットラインＢＬｐとの間の電圧差がゼロなので、プログラム装置Ｄ３４が不活動状態になる。
浮遊ゲート装置Ｄ３３上のチャネル形成は、一定のバイアスレベルを維持することを妨げる。従って、良好なプログラム禁止動作を保証するために、浮遊ゲートデバイスＤ３３のゲート誘電体層を横切るファウラーノルドハイムトンネリングのための電界の構築が回避される。
【００４５】
不揮発性メモリセル３００の消去動作の間、消去装置Ｄ３５のゲート絶縁層を通るファウラー・ノルトハイムトンネリングを実行するため、浮遊ゲート３１４と消去装置Ｄ３５の第１端子との間に電界が形成される。例えば、ソースライン電圧、第１ウェル電圧及び第２ウェル電圧は０Ｖである。消去ライン電圧及び第４ウェル電圧は０Ｖ〜２５Ｖの範囲にある。第１ビット電圧、第１ワードライン電圧、第２ビットライン電圧及び第２ワードライン電圧はフローティングであるか、又は０Ｖである。他の実施形態では、消去動作を可能にするため、ソースライン電圧及び第１ビットライン電圧のバイアス条件を交換する。
【００４６】
消去動作の一例として、消去ライン電圧は１０Ｖである。ソースライン電圧、第１ウェル電圧、及び第２ウェル電圧は０Ｖである。ファウラー・ノルトハイムトンネリングを実行できるように、消去装置Ｄ３５は、浮遊ゲート３１４の第３の部分を通る高い電圧を有している。電子は浮遊ゲート３１４の第３の部分から第３ウェル３３０へ注入される。
【００４７】
不揮発性メモリセル１００の読み取り動作の間、電流検出経路が、第１ビットライン（ＢＬｒ）とソースライン（ＳＬ）との間に形成される。例えば、ソースライン電圧と第１ウェル電圧は０Ｖ〜８Ｖの間である。
第２ワードライン電圧、第２ビットライン電圧は、浮遊又は０Ｖ〜８Ｖの範囲である。消去ライン電圧と第４ウェル電圧は０Ｖ〜８Ｖの間である。第１ビットライン電圧は０Ｖ〜８Ｖの間であって、ソースライン電圧との電圧差を引き起こす。第１ワードライン電圧は０Ｖ〜８Ｖの間であって、読み取り装置Ｄ３２を活動状態にさせる。
【００４８】
不揮発性メモリセル３００の状態は、カップリング装置Ｄ３１及び読み取り装置Ｄ３２を流れる電流によって区別される。読み取り動作の一例として、読み取り動作Ｄ３１はＮＭＯＳ装置である。第１ワードライン電圧、と第１ビットライン電圧は１．８Ｖでカップリング装置Ｄ３１を活動状態にさせる。読み取り動作の一例として取り上げると、ソースライン電圧及び消去ライン電圧は０Ｖである。読み取り装置Ｄ３２の電圧は、浮遊ゲート１１４に保存される電荷に制御されるカップリング装置Ｄ３１の閾値に基づいて、導電しているか、ＯＦＦのままである。さらに、読み取りの間、プログラム装置Ｄ３３は、不活動状態である。
【００４９】
なお、４つのウェル３１０，３２０，３３０，３４０間のフォーワードバイアスの漏れ電流を防止するため、不揮発性メモリセル３００のいずれかの動作を実施する前に、第４ウェル電圧は第４ウェル３４０に供給される。
【００５０】
上述のプログラム動作、消去動作、及び読み取り動作に基づいて、プログラム経路、消去経路、及び読み取り経路が分割されて、不揮発性メモリセル３００の性能を向上させる。
【００５１】
＜第３実施形態＞
図１４を参照する。図１４は、本発明の第３実施形態に係る不揮発性メモリ５００の構造を示す。不揮発性メモリセル５００は基板上に形成されうる。基板はＰ型又はＮ型である。不揮発性メモリセル５００は、カップリング装置Ｄ５１、読み取り装置Ｄ５２、浮遊ゲート装置Ｄ５３、プログラム装置Ｄ５４、消去装置Ｄ５５及びアシスタント装置Ｄ５６を有しうる。
カップリング装置Ｄ５１と、アシスタント装置Ｄ５６と読み取り装置Ｄ５２とは、第１ウェル５１０上に形成されている。浮遊ゲート装置Ｄ５３とプログラム装置Ｄ５４とは第２ウェル５２０上に形成されている。消去装置Ｄ５５は、第３ウェル５３０上に形成されている。第１ウェル５１０及び第３ウェル５３０はＮウェル（ＮＷ）である。第２ウェル５２０はＰウェル（ＰＷ）である。
第１拡散領域５１１、第２拡散領域５１２及び第３拡散領域５１３は第１ウェル５１０上に形成される。第４拡散領域５２１、第５拡散領域５２２及び第６拡散領域５２３は第２ウェル５２０上に形成される。第７拡散領域５３１及び第６拡散領域５３２は第３ウェル５３０上に形成される。
【００５２】
カップリング装置Ｄ５１は、第１拡散領域５１１、第２拡散領域５１２及び浮遊ゲート（共通浮遊ゲート）５１４の第１の部分によって形成される。
アシスタント装置Ｄ５６は、第１拡散領域５１１と浮遊ゲート５１４の第４の部分によって形成される。ある実施形態では、アシスタント装置Ｄ５６は、第１０拡散領域と浮遊ゲート５１４の第４の部分によって形成されてもよい。第１０拡散領域と第１の拡散領域５１１が、用いられる製造技術での接点および金属層を利用することで、電気的に結合することができる。
読み込み装置Ｄ５２は、第２拡散領域５１２、第３拡散領域５１３、及びゲート５１５によって形成されている。浮遊ゲート装置Ｄ５３は、第４拡散領域５２１、第５拡散領域５２２及び浮遊ゲート５１４の第２の部分によって形成されている。プログラム装置Ｄ１４は、第５拡散領域５２２、第６拡散領域５２３及びゲート５２４によって形成される。消去装置Ｄ５５は、第７拡散領域５３１、第８拡散領域５３２及び浮遊ゲート５１４の第３の部分によって形成される。他の実施形態において、消去装置Ｄ５５が容量装置として機能するように、消去装置Ｄ５５の第８拡散領域５３２は省略されてもよい。
【００５３】
ソースライン（ＳＬ）は、カップリング装置Ｄ５１とアシスタント装置Ｄ５６とに電気的に接続されている。第１ビットライン（ＢＬｒ）は読み取り装置Ｄ５２に、電気的に接続されている。第１ワードライン（ＷＬｒ）は読み取り装置Ｄ５２のゲート５１５に電気的に接続されている。第２ビットライン（ＢＬｐ）はプログラム装置Ｄ５４と電気的に接続されている。第２ワードライン（ＷＬｐ）はプログラム装置Ｄ５４のゲート５２４に電気的に接続されている。消去ライン（ＥＬ）は消去装置Ｄ５５に電気的に接続されている。
【００５４】
図１５を参照する。図１５は、図１４に示した不揮発性メモリセル５００の回路図を示す。不揮発性メモリセル５００はカップリング装置Ｄ５１、読み取り装置Ｄ５２、アシスタント装置Ｄ５６、浮遊ゲート装置Ｄ５４及び消去装置Ｄ１５を有しうる。
カップリング装置Ｄ５１は、第１ＰＭＯＳ装置Ｐ５１であって、第１端子、第２端子、バルク端子及びゲート端子を有する。
アシスタント装置Ｄ５６は、第３ＰＭＯＳ装置Ｐ５３（ＰＭＯＳトランジスタ又はＰＭＯＳコンデンサ）であって、第１ＰＭＯＳ装置Ｐ５１の第１端子に接続される第１端子と、第１ＰＭＯＳ装置Ｐ５１のバルク端子に接続されるバルク端子と、及び第１ＰＭＯＳ装置Ｐ５１のゲート端子に接続されるゲート端子とを有している。他の実施形態として、第３ＰＭＯＳ装置Ｐ５３は、さらに第２端子を有していてもよい。第３ＰＭＯＳ装置Ｐ５３の第２端子は、第１ＰＭＯＳ装置Ｐ５１の第２端子と接続されている。
読み取り装置Ｄ５２は、第２ＰＭＯＳ装置Ｐ５２であって、第１端子と、前記第１ＭＯＳ装置Ｐ５１の第１端子に接続された第２端子と、前記第１ＰＭＯＳ装置Ｐ５１のバルク端子に接続されたゲート端子とバルク端子とを有する。
プログラム装置Ｄ５４は、第１ＮＭＯＳ装置Ｎ５１であって、第１端子、第２端子、ゲート端子及びバルク端子を有する。浮遊ゲート装置Ｄ５３は、第２ＮＭＯＳ装置Ｎ５２（ＮＭＯＳトランジスタ又はＮＭＯＳコンデンサ）であって、前記第１ＮＭＯＳ装置Ｎ５１の第２端子に接続された第１端子と、第１ＮＭＯＳ装置Ｎ５１のバルク端子に接続されたゲート端子とバルク端子とを有する。他の実施形態では、第２ＮＭＯＳ装置Ｎ５２はさらに、第２端子を有してもよい。
消去装置Ｄ５５は、第４ＰＭＯＳ装置Ｐ５４（ＰＭＯＳトランジスタ又はＰＭＯＳコンデンサ）であって、第１端子と、第４ＰＭＯＳ装置Ｐ５４の第１端子に接続されたバルク端子と、及び第２ＮＭＯＳ装置Ｎ５２のゲート端子及び第１ＰＭＯＳ装置Ｐ５１のゲート端子に接続されたゲート端子とを有する。ある実施形態は第４ＰＭＯＳ装置Ｐ５４はさらに第２端子を有してもよい。
【００５５】
ソースライン（ＳＬ）は第１ＰＭＯＳ装置Ｐ５１の第２端子に接続されている。第１ビットライン（ＢＬｒ）は第２ＰＭＯＳ装置Ｐ５２の第１端子に接続されている。第１ワードライン（ＷＬｒ）は、第２ＰＭＯＳ装置Ｐ５２のゲート端子に接続されている。第２ビットライン（ＢＬｐ）は、第１ＮＭＯＳ装置Ｎ５１の第１端子に接続されている。第２ワードライン（ＷＬｐ）は、第１ＮＭＯＳ装置Ｎ５１のゲート端子に接続されている。そして、消去ライン（ＥＬ）は、第４ＰＭＯＳ装置Ｐ５４の第１端子に接続されている。
第２ＮＭＯＳ装置Ｎ５２の第２端子はフローティングである。第１ＰＭＯＳ装置Ｐ５１のバルク端子及び第２ＰＭＯＳ装置Ｐ５２のバルク端子は、第１ウェル５１０に接続されている。第２ＮＭＯＳ装置Ｎ５２のバルク端子と第１ＮＭＯＳ装置Ｎ５１のバルク端子は第２ウェル５２０に接続されている。
【００５６】
不揮発性メモリセル５０のために、ソースライン電圧がソースライン（ＳＬ）に印加される。第１ウェル電圧が第１ウェル５１０に印加される。第１ビットライン電圧が第１ビットライン（ＢＬｒ）に印加される。第１ワードライン電圧が第１ワードライン（ＷＬｒ）に印加される。第２ビットライン電圧が第２ビットライン（ＢＬｐ）に印加される。第２ワードライン電圧が第２ワードライン（ＷＬｒ）に印加される。消去ライン電圧が消去ライン（ＥＬ）に印加される。第２ウェル電圧が第２ウェル５２０に印加される。
【００５７】
不揮発性メモリセル５００は、不揮発性メモリセル１００と追加されたアシスタント装置Ｄ５６とによって形成されている。アシスタント装置Ｄ５６は寄生容量装置であるため、不揮発性メモリセル５００の動作は、不揮発性メモリセル１００の動作と同様である。
不揮発性メモリセル５００のための、ソースライン電圧、第１ワードライン電圧、消去ライン電圧、第１ビットライン電圧、第２ビットライン電圧、第１ウェル電圧、第２ウェル電圧及び第２ワードライン電圧の値は、不揮発性メモリセル１００において、プログラム動作、プログラム禁止動作、消去動作、及び読み取り動作で印加する電圧値と同じ値である。
【００５８】
＜第４実施形態＞
図１６を参照する。図１６は、本発明の第４実施形態に係る不揮発性メモリセル７００の構造を示す。不揮発性メモリセル７００は基板上に形成されうる。基板はＰ型又はＮ型である。不揮発性メモリセル７００は、カップリング装置Ｄ７１、読み取り装置Ｄ７２、浮遊ゲート装置Ｄ７３、プログラム装置Ｄ７４、消去装置Ｄ７５及びアシスタント装置Ｄ７６を有しうる。
カップリング装置Ｄ７１と、アシスタント装置Ｄ７６と、読み取り装置Ｄ７２とは、第１ウェル７１０上に形成されている。浮遊ゲート装置Ｄ７３とプログラム装置Ｄ７４とは第２ウェル７２０上に形成されている。消去装置Ｄ７５は、第３ウェル７３０上に形成されている。第１ウェル７１０及び第２ウェル７２０は、第２のタイプの導性、例えばＰウェル（ＰＷ）である。第３ウェル７３０は、第１のタイプの導性、例えば、Ｎウェル（ＮＷ）である。第１ウェル７１０、第３ウェル７２０及び第３ウェル７３０は、第４ウェル７４０上に形成されている。第４ウェル７４０は、ディープＮウェル（ＤＮＷ）である。
第１拡散領域７１１、第２拡散領域７１２及び第３拡散領域７１３は第１ウェル７１０上に形成される。第４拡散領域７２１、第５拡散領域７２２及び第６拡散領域７２３は第２ウェル７２０上に形成される。第７拡散領域７３１及び第６拡散領域７３２は第３ウェル７３０上に形成される。
【００５９】
カップリング装置Ｄ７１は、第１拡散領域７１１、第２拡散領域７１２及び浮遊ゲート（共通浮遊ゲート）７１４の第１の部分によって形成される。アシスタント装置Ｄ７６は、第１拡散領域７１１及び浮遊ゲート７１４の第４の部分によって形成されている。本発明の別の実施形態においては、アシスタント装置Ｄ５６は、第１０拡散領域と浮遊ゲート７１４の第４の部分によって形成されてもよい。
第１０拡散領域と第１拡散領域７１１が、用いられる製造技術での接点および金属層を利用することで、電気的に結合することができる。
読み込み装置Ｄ７２は、第２拡散領域７１２、第３拡散領域７１３、及びゲート７１５によって形成されている。浮遊ゲート装置Ｄ７３は、第４拡散領域７２１、第５拡散領域７２２及び浮遊ゲート７１４の第２の部分によって形成されている。他の実施形態として、浮遊ゲート装置Ｄ７３が容量装置として機能するように、浮遊ゲート装置Ｄ７３の第４拡散領域７２１は、省略してもよい。プログラム装置Ｄ７４は、第５拡散領域７２２、第６拡散領域７２３及びゲート７２４によって形成される。消去装置Ｄ７５は、第７拡散領域７３１、第８拡散領域７３２及び浮遊ゲート７１４の第３の部分によって形成される。他の実施形態として、消去装置Ｄ７５は容量装置として機能するように、消去装置Ｄ７５の第８拡散領域７３２は、省略してもよい。
【００６０】
ソースライン（ＳＬ）は、カップリング装置Ｄ７１及びアシスタント装置Ｄ７６に、電気的に接続されている。第１ビットライン（ＢＬｒ）は読み取り装置Ｄ７２に、電気的に接続されている。第１ワードライン（ＷＬｒ）は読み取り装置Ｄ７２のゲート７１５に電気的に接続されている。第２ビットライン（ＢＬｐ）はプログラム装置Ｄ７４と電気的に接続されている。第２ワードライン（ＷＬｐ）はプログラム装置Ｄ７４のゲート７２４に電気的に接続されている。消去ライン（ＥＬ）は消去装置Ｄ７５に電気的に接続されている。
【００６１】
図１７を参照する。図１７は、図６に示した不揮発性メモリセル７００の回路図を示す。不揮発性メモリセル３００はカップリング装置Ｄ３１、アシスタント装置Ｄ７６、読み取り装置Ｄ３２、浮遊ゲート装置Ｄ３４及び消去装置Ｄ３５を有しうる。
カップリング装置Ｄ７１は、第１ＮＭＯＳ装置Ｎ７１であって、第１端子、第２端子、バルク端子及びゲート端子を有する。読み取り装置Ｄ７２は、第２ＮＭＯＳ装置Ｎ７２であって、第１端子と、前記第１ＮＭＯＳ装置Ｎ３１の第１端子に接続された第２端子と、前記第１ＮＭＯＳ装置Ｎ７１のバルク端子に接続されたゲート端子とバルク端子とを有する。
アシスタント装置Ｄ７６は、第３ＮＭＯＳ装置Ｎ７３（ＮＭＯＳトランジスタ又はＮＭＯＳコンデンサ）であって、第１端子と、第１ＮＭＯＳ装置Ｎ７１のバルク端子に接続されたバルク端子と、第１ＮＭＯＳ装置Ｎ７１のゲート端子に接続されたゲート端子とを有する。ある実施形態では、第３ＮＭＯＳ装置Ｎ７３はさらに第２端子を有してもよい。
第３ＮＭＯＳ装置Ｎ７３の第１端子及び第２端子とは、第１ＮＭＯＳ装置Ｎ７１の第２端子に接続されている。
プログラム装置Ｄ７４は、第４ＮＭＯＳ装置Ｎ７４であって、第１端子、第２端子、ゲート端子及びバルク端子を有する。浮遊ゲート装置Ｄ７３は、第５ＮＭＯＳ装置Ｎ７５（ＮＭＯＳトランジスタ又はＮＭＯＳコンデンサ）であって、前記第４ＮＭＯＳ装置Ｎ７４の第２端子に接続された第１端子と、第４ＮＭＯＳ装置Ｎ７４のバルク端子に接続されたゲート端子とバルク端子とを有する。他の実施形態では、第５ＮＭＯＳ装置Ｎ７５はさらに、第２端子を有してもよい。
消去装置Ｄ７５は、ＰＭＯＳ装置Ｐ７１（ＰＭＯＳトランジスタ又はＰＭＯＳコンデンサ）であって、第１端子と、第５ＮＭＯＳ装置Ｎ７５の第１端子に接続されたバルク端子と、第５ＮＭＯＳ装置Ｎ７５のゲート端子、第１ＮＭＯＳ装置Ｎ７１のゲート端子、及び第３ＮＭＯＳ装置Ｎ７３のゲート端子に接続されたゲート端子とを有する。ある実施形態は、ＰＭＯＳ装置Ｐ７１はさらに第２端子を有してもよい。
【００６２】
ソースライン（ＳＬ）は第１ＮＭＯＳ装置Ｎ７１の第２端子に接続されている。第１ビットライン（ＢＬｒ）は第２ＮＭＯＳ装置Ｎ７２の第１端子に接続されている。第１ワードライン（ＷＬｒ）は、第２ＮＭＯＳ装置Ｎ７２のゲート端子に接続されている。第２ビットライン（ＢＬｐ）は、第４ＮＭＯＳ装置Ｎ７４の第１端子に接続されている。第２ワードライン（ＷＬｐ）は、第４ＮＭＯＳ装置Ｎ７４のゲート端子に接続されている。そして、消去ライン（ＥＬ）は、ＰＭＯＳ装置Ｐ３１の第１端子に接続されている。第５ＮＭＯＳ装置Ｎ７５の第２端子はフローティングである。第１ＮＭＯＳ装置Ｎ７１のバルク端子、第２ＮＭＯＳ装置Ｎ７２のバルク端子、及び第３ＮＭＯＳ装置Ｎ７３のバルク端子は、第１ウェル７１０に接続されている。第５ＮＭＯＳ装置Ｎ７５のバルク端子と第４ＮＭＯＳ装置Ｎ７４のバルク端子は第２ウェル７２０に接続されている。
【００６３】
不揮発性メモリセル７００のために、ソースライン電圧がソースライン（ＳＬ）に印加される。第１ウェル電圧が第１ウェル７１０に印加される。第１ビットライン電圧が第１ビットライン（ＢＬｒ）に印加される。第１ワードライン電圧が第１ワードライン（ＷＬｒ）に印加される。第２ビットライン電圧が第２ビットライン（ＢＬｐ）に印加される。第２ワードライン電圧が第２ワードライン（ＷＬｒ）に印加される。消去ライン電圧が消去ライン（ＥＬ）に印加される。第２ウェル電圧が第２ウェル７２０に印加される。第４ウェル電圧が第４ウェル７４０に印加される。
【００６４】
不揮発性メモリセル７００は、不揮発性メモリセル３００と追加されたアシスタント装置Ｄ７６とによって形成されている。アシスタント装置Ｄ７６は寄生容量装置として取り扱われるため、不揮発性メモリセル７００の動作は、不揮発性メモリセル３００の動作と同様である。
不揮発性メモリセル７００のための、ソースライン電圧、第１ワードライン電圧、消去ライン電圧、第１ビットライン電圧、第２ビットライン電圧、第１ウェル電圧、第２ウェル電圧、第２ワードライン電圧及び第４ウェル電圧の値は、不揮発性メモリセル３００において、プログラム動作、プログラム禁止動作、消去動作、及び読み取り動作で印加する電圧値と同じ値である。
【００６５】
＜第５実施形態＞
図１８を参照する。図１８は、本発明の第５実施形態に係る不揮発性メモリ８００の構造を示す。不揮発性メモリセル８００は基板上に形成されうる。基板はＰ型又はＮ型である。不揮発性メモリセル８００は、カップリング装置Ｄ８１、読み取り装置Ｄ８２、浮遊ゲート装置Ｄ８３、プログラム装置Ｄ８４、及び消去装置Ｄ８５を有しうる。
カップリング装置Ｄ８１は、第１ウェル８１０上に形成されている。浮遊ゲート装置Ｄ８３とプログラム装置Ｄ８４と読み取り装置Ｄ８２とは第２ウェル８２０上に形成されている。消去装置Ｄ８５は、第３ウェル８３０上に形成されている。
第１ウェル８１０及び第３ウェル８３０はＮウェル（ＮＷ）である。第２ウェル８２０はＰウェル（ＰＷ）である。第１拡散領域８１１、第２拡散領域８１２は第１ウェル８１０上に形成される。第３拡散領域８１３、第９拡散領域８１６、第４拡散領域８２１、第５拡散領域８２２及び第６拡散領域８２３は第２ウェル８２０上に形成される。第７拡散領域８３１及び第８拡散領域８３２は第３ウェル８３０上に形成される。
【００６６】
カップリング装置Ｄ８１は、第１拡散領域８１１、第２拡散領域８１２及び浮遊ゲート（共通浮遊ゲート）８１４の第１の部分によって形成される。読み取り装置Ｄ８２は、第９拡散領域８１６、第３拡散領域８１３、及びゲート８１５によって形成されている。読み取り装置Ｄ８２はカップリング装置Ｄ８１と電気的に接続されている。第９拡散領域８１６と第２拡散領域８１２が、用いられる製造技術の接点および金属層を利用することで、電気的に結合することができる。
浮遊ゲート装置Ｄ８３は、第４拡散領域８２１、第５拡散領域８２２及び浮遊ゲート８１４の第２の部分によって形成されている。ある実施形態において、浮遊ゲート装置Ｄ８３が容量装置になるように、浮遊ゲート装置Ｄ８３の第４拡散領域８２１は省略されてもよい。
プログラム装置Ｄ８４は、第５拡散領域８２２、第６拡散領域８２３及びゲート８２４によって形成される。消去装置Ｄ８５は、第７拡散領域８３１、第８拡散領域８３２及び浮遊ゲート８１４の第３の部分によって形成される。ある実施形態において、消去装置Ｄ８５はさらに、第８拡散領域８３２を含んでもよい。
【００６７】
ソースライン（ＳＬ）は、カップリング装置Ｄ８１に、電気的に接続されている。第１ビットライン（ＢＬｒ）は読み取り装置Ｄ８２に、電気的に接続されている。第１ワードライン（ＷＬｒ）は読み取り装置Ｄ８２のゲート８１５に電気的に接続されている。第２ビットライン（ＢＬｐ）はプログラム装置Ｄ８４と電気的に接続されている。第２ワードライン（ＷＬｐ）はプログラム装置Ｄ８４のゲート８２４に電気的に接続されている。消去ライン（ＥＬ）は消去装置Ｄ８５に電気的に接続されている。
【００６８】
図１８に示すように、読み取り装置Ｄ８２は第２ウェル８２０上に形成されている。
読み取り装置Ｄ８２はカップリング装置Ｄ８１に電気的に接続されているが、別々のウェル上に配置される。なお、第２実施形態、第３実施形態、第４実施形態の不揮発性メモリセルもまた、夫々の実施形態は、読み取り装置は第２ウェル上に形成されてもよい。
【００６９】
＜不揮発性メモリ＞
図１９を参照する。図１９は、本発明のある実施形態に係る複数の不揮発性メモリセル９１０を備える不揮発性メモリ９００の構造を示す。各不揮発性メモリセル１００は基板上に形成されうる。基板はＰ型又はＮ型である。
不揮発性メモリセル９１０は、第１ウェル９２０、第２ウェル９３０、第３ウェル９４０を備える。さらに不揮発性メモリ９１０は、第１ウェル９２０上に形成されたカップリング装置９２１、第１ウェル９２０上に形成された読み取り装置９２２、第２ウェル９３０上に形成されたプログラム装置９３１、第２ウェル９３０上に形成された浮遊ゲート装置９３２、及び第３ウェル９４０上に形成された消去装置９４１を有しうる。
本発明のある実施形態では、例えば、カップリング装置９２１、消去装置９４１及び浮遊ゲート装置９３２の間等の装置間のゲート領域要求を補償するために、カップリング装置９２１は、アシスタント装置に接続されてもよい。
不揮発性メモリ９００は、不揮発性メモリセル９１０のＮ×Ｍアレイを有する。Ｎは、不揮発性メモリセル９１０の行（Ｒｏｗ）の数を示し、Ｍは、不揮発性メモリセル９１０の列（Ｃｏｌｕｍｎ）の数を示す。夫々の不揮発性メモリセルの行は、カップリングリング装置９２１を介してソースライン（ＳＬ）、消去装置９４１を介して消去ライン（ＥＬ）、読み取り装置９２２を通る第１ワードライン（ＷＬｒ）、プログラム装置９３１を通る第２ワードライン（ＷＬｐ）が夫々接続されている。不揮発性メモリセルの列は、読み取り装置９２２を通る第１ビットライン（ＢＬｒ）及びプログラム装置９３１を通る第３ビットライン（ＢＬｐ）が接続されている。
【００７０】
第１ワードライン（ＷＬｒ）又は第２ワードライン（ＷＬｐ）は、不揮発性メモリセル９１０の行の特定に用いられる。そして、第１ビットライン（ＢＬｒ）又は第２ビットライン（ＢＬｐ）は、不揮発性メモリセル９１０の列の特定に用いられる。
行及び列の選択は、不揮発性メモリセル９１０が読み取り動作又はプログラム動作を実行するかの特定に用いられる。不揮発性メモリセル９１０の全体の行はページとしてもよい。
【００７１】
消去動作は、１０Ｖの消去ライン電圧が消去ライン（ＥＬ）に印加されることで、ページ上で実行される。残留電圧電源は、０Ｖである。ページ上で消去動作を実行することを、ページ消去動作としてもよい。
【００７２】
読み取り動作を実行すると、複数の不揮発性メモリセル９１０の夫々のページが共通ソースライン（ＳＬ）を共有しているので、ページ上のプログラム動作とプログラム禁止動作とは可能である。０Ｖより多いソースライン電圧がソースライン（ＳＬ）に印加されたときに、ページ上の読み取り動作、プログラム動作、及びプログラム禁止動作は、実行される。
【００７３】
選択されたページでのプログラム動作として、ソースライン（ＳＬ）及びページの第１ウェル９２０には１０Ｖのソースライン電圧が印加される。消去ライン電圧及び第１ワード電圧は１０Ｖである。第１ビット電圧はフローティング（不定状態）である。第２ワードライン電圧は３．３Ｖであり、第２ビットライン電圧は０Ｖである。
【００７４】
選択されたページでのプログラム禁止動作として、ページのソースライン（ＳＬ）及び第１ウェル９２０には１０Ｖのソースライン電圧が印加される。消去ライン電圧及び第１ワード電圧は１０Ｖである。第１ビット電圧はフローティングである。第２ワードライン電圧、及び第３ビットライン電圧は３．３Ｖである。
【００７５】
プログラム動作／及びプログラム禁止動作の間、選択されていないページの全ての第１ビットライン（ＢＬｒ）はフローティングであり、第２ビットライン（ＢＬｐ）は０Ｖ又は３．３Ｖであり、残留電圧源は、０Ｖである。
【００７６】
選択されたページの読み取り動作として、ページのソースライン（ＳＬ）には１．８Ｖのソースライン電圧が印加される。消去ライン電圧は１．８Ｖである。選択された不揮発性メモリセルは、選択されたメモリセルの第１ビットラインには０Ｖの第１ビット電圧が印加される。選択されていない不揮発性メモリセルにおいて、第１ビットラインは、フローティングである。
【００７７】
なお、各ページの複数の不揮発性メモリセル９１０の共通ソースライン（ＳＬ）、共通第１ウェル、共通消去ライン（ＥＬ）は共有しているので、アレイでのプログラム動作及び消去動作は、ページプログラムモード又はページ消去モードにおいて実行される。
【００７８】
本発明において、不揮発性メモリセルはソースライン（ＳＬ）及び消去ライン（ＥＬ）に対してプログラム電圧又は消去電圧を印加できる。対応する動作中、浮遊電圧ウェルを規定するために、カップリング装置の浮遊ゲートキャパシタンス全体に対するカップリング装置の面積比率は装置自体において大面積をもたらす５０％よりも大きいことが好ましい。
しかし、いくつかのケースでは、カップリング装置は、読出し経路の一部としての設計の柔軟性のために小さいことが好ましいことがあるため、面積およびカップリング装置のアスペクト比とのトレードオフの問題を誘発するが、この問題は、アシスタント装置を追加することによって、解決することができる。この追加により、浮遊ゲート装置及び／又は消去装置に対するカップリング装置の比率を増加させ、又は安定化させるためにセルを助ける。なお、所与の値は、明確にするために、本発明の態様を説明するための一例であり、本発明の範囲を限定するものではない。
【００７９】
プログラム動作において、ファウラー・ノルトハイムトンネリングが浮遊装置で発生する。浮遊ゲート装置は、拡散領域を介して、プログラム装置に直列接続して、プログラム装置に接続された第２ビットライン（ＢＬｐ）は、ＦＮトンネリングが発生するのが可能になるように、接地される。電子は浮遊ゲートに注入される。
【００８０】
消去動作において、消去ライン電圧が消去ライン（ＥＬ）に印加されたときに、ＦＮトンネリングが発生する。プログラム動作の期間に浮遊ゲートに注入された電子が、消去動作の期間に浮遊ゲートから抜き出される（消去）。不揮発性メモリセルでのプログラム禁止動作の実行するため、高電圧が第２ビットライン（ＢＬｐ）に供給され、ＦＮトンネリングを禁止する。
【００８１】
読み取り動作において、読み取り装置及び過プリング装置を通る電流が読み取り電流である。読み取り電流は、不揮発性メモリセルのロジック状態を示すのに用いられる。読み取り電圧が高い値の時は、ロジックがハイのことを示す。読み取り電圧が低い値の時は、ロジックがローのことを示す。本発明の他の形態において、読み取り電圧が高い値の時は、ロジックがローのことを示し、読み取り電圧が低い値の時は、ロジックがハイのことを示してもよい。
【００８２】
本発明は、不揮発性メモリセルの読み取り装置、プログラム装置、及び消去装置は夫々分離されている。読み取り装置のためのビットラインは、電気的にセンスアンプに接続され、プログラム装置のためのビットラインはデータページバッファに接続されている。従って、読み取り動作は、プログラム動作及び／又は消去動作から分離される。異なる動作の分離により、不揮発性メモリが複数回プログラミングを耐久するサイクルの回数が劇的に増加する。
【００８３】
本発明の教示を保持しながら、装置の数々の変形例や代替案がとりうることは当業者にとって明らかである。従って、特許請求の範囲に記載された本発明の技術的思想を外れない範囲内で、当該技術分野の通常の知識を有している者には様々な形態の置換、変形及び変更が可能で、これらもまた本発明の範囲に属する。
【符号の説明】
【００８４】
１０  不揮発性メモリセル
１１  カップリング装置
１２  読み取り装置
１３  プログラムモジュール
１４  消去装置
ＢＬｒ  第１ビットライン
ＢＬｐ  第２ビットライン
ＷＬｒ  第１ワードライン
ＷＬｐ  第２ワードライン
１００，３００，５００，７００，８００  不揮発性メモリセル
Ｄ１１，Ｄ３１，Ｄ５１，Ｄ７１，Ｄ８１  カップリング装置
Ｄ１２，Ｄ３２，Ｄ５２，Ｄ７２，Ｄ８２  読み取り装置
Ｄ１３，Ｄ３３，Ｄ５３，Ｄ７３，Ｄ８３  浮遊ゲート装置
Ｄ１４，Ｄ３４，Ｄ５４，Ｄ７４，Ｄ８４  プログラム装置
Ｄ１５，Ｄ３５，Ｄ５５，Ｄ７５，Ｄ８５  消去装置
Ｄ５６，Ｄ７６  アシスタント装置
１１０，３１０，５１０，７１０，８１０  第１ウェル
１１１，３１１，５１１，７１１，８１１  第１拡散領域
１１２，３１２，５１２，７１２，８１２  第２拡散領域
１１３，３１３，５１３，７１３，８１３  第３拡散領域
１１４，３１４，５１４，７１４，８１４  浮遊ゲート（共通浮遊ゲート）
８１６  第９拡散領域
１２０，３２０，５２０，７２０，８２０  第２ウェル
１２１，３２１，５２１，７２１，８２１  第４拡散領域
１２２，３２２，５２２，７２２，８２２  第５拡散領域
１２３，３２３，５２３，７２３，８２３  第６拡散領域
１３０，３３０，５３０，７３０，８３０  第３ウェル
１３１，３３１，５３１，７３１，８３１  第７拡散領域
１３２，３３２，５３２，７３２，８３２  第８拡散領域
３４０，７４０  第４ウェル（ディープＮウェル）
９００  不揮発性メモリ
９１０  不揮発性メモリセル
９２０  第１ウェル
９２１  カップリング装置
９２２  読み取り装置
９３０  第２ウェル
９３１  プログラム装置
９３２  浮遊ゲート装置
９４０  第３ウェル
９４１  消去装置
ＳＬ  ソースライン
ＥＬ  消去ライン
ＮＷ  Ｎウェル
ＰＷ  Ｐウェル
Ｎ１１，Ｎ３１，Ｎ５１，Ｎ７１  第１ＮＭＯＳ装置
Ｎ１２，Ｎ３２，Ｎ５２，Ｎ７２  第２ＮＭＯＳ装置
Ｎ３３，Ｎ７３  第３ＮＭＯＳ装置
Ｎ３４，Ｎ７４  第４ＮＭＯＳ装置
Ｎ７５  第５ＮＭＯＳ装置
Ｐ１１，Ｐ５１  第１ＰＭＯＳ装置
Ｐ１２，Ｐ５２  第２ＰＭＯＳ装置
Ｐ１３，Ｐ５３  第３ＰＭＯＳ装置
Ｐ５４  第４ＰＭＯＳ装置
Ｐ３１，Ｐ７１  ＰＭＯＳ装置
【図１】
0006034832.tif 000002
【図２】
0006034832.tif 000003
【図３】
0006034832.tif 000004
【図４Ａ】
0006034832.tif 000005
【図４Ｂ】
0006034832.tif 000006
【図５Ａ】
0006034832.tif 000007
【図５Ｂ】
0006034832.tif 000008
【図６】
0006034832.tif 000009
【図７】
0006034832.tif 000010
【図８】
0006034832.tif 000011
【図９】
0006034832.tif 000012
【図１０】
0006034832.tif 000013
【図１１】
0006034832.tif 000014
【図１２】
0006034832.tif 000015
【図１３】
0006034832.tif 000016
【図１４】
0006034832.tif 000017
【図１５】
0006034832.tif 000018
【図１６】
0006034832.tif 000019
【図１７】
0006034832.tif 000020
【図１８】
0006034832.tif 000021
【図１９】
0006034832.tif 000022