(57)【特許請求の範囲】
【請求項１】
所定のオフ角を有する第１導電型ＳｉＣからなる基板と、
前記基板の表面に形成された第１導電型ＳｉＣからなるエピタキシャル層と、
前記エピタキシャル層において前記基板のオフ方向に平行な第１ラインおよび当該第１ラインと交差した第２ラインを含む第１導電型エピラインによって区画されていて、それぞれが前記エピタキシャル層の表面の一部を形成する第１導電型のソース領域と、前記ソース領域に対して前記エピタキシャル層の裏面側に前記ソース領域に接するように形成され、前記エピタキシャル層の前記表面の一部を形成する第２導電型のチャネル領域とを有する複数の単位セルと、
前記エピタキシャル層の前記表面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、前記ゲート絶縁膜を介して前記チャネル領域に対向するゲート電極と、
前記エピタキシャル層において前記第１ラインに形成され、前記エピタキシャル層の他の部分とは異なる性質のダメージ層とを含み、
前記ダメージ層は、前記第１ラインを幅方向に横切って前記第１ラインを選択的に分割するように形成されている、半導体装置。
【請求項２】
前記基板のオフ方向は、＜１１−２０＞方向である、請求項１に記載の半導体装置。
【請求項３】
ゲートオフの状態で、４８Ｗのパワー（Ｉｓｄ＝８Ａ、Ｖｓｄ＝６Ｖ）を１０００時間印加し続けた後のオン抵抗が、前記パワーを印加する前に比べて１．６倍未満である、請求項１または２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置、詳しくは、パワーエレクトロニクス分野に用いられるＳｉＣパワーデバイスに関する。
【背景技術】
【０００２】
たとえば、特許文献１に記載のＳｉＣ半導体装置が公知である。
特許文献１のＳｉＣ半導体装置は、ｎ＋型ＳｉＣ基板と、ｎ＋型ＳｉＣ基板上に形成されたｎ−型ドリフト層と、ｎ−型ドリフト層の表面に形成されたｐ型ベース領域と、ｐ型ベース領域の内部の表面に形成されたｎ＋型ソース領域とを含む。ｎ−型ドリフト層の表面およびｐ型ベース領域の表面には、ゲート絶縁膜を介してゲート電極が形成されている。ｎ＋型ソース領域の表面の一部は、ソース電極に接続されている。一方、ｎ＋型ＳｉＣ基板の裏面側には、ドレイン電極が形成されている。これにより、このＳｉＣ半導体装置は、ｎ−型ドリフト層の表面で、ｐ型ベース領域の内部のｎ＋型ソース領域から、隣り合うｐ型ベース領域のｎ＋型ソース領域に繋がるように、ｎ型チャネル領域が形成される縦型のパワーＭＯＳＦＥＴになっている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−３４７５４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
この発明の目的は、耐圧性に優れ、歩留まりよく製造できる半導体装置を提供することである。
また、この発明の他の目的は、ゲートオフの状態でソース−ドレイン間に電圧を長時間印加し続けても、オン抵抗の上昇を抑えることができる半導体装置を提供することである。
【課題を解決するための手段】
【０００５】
上記目的を達成するための一の局面に係る半導体装置は、所定のオフ角を有する第１導電型ＳｉＣからなる基板と、前記基板の表面に形成された第１導電型ＳｉＣからなるエピタキシャル層と、前記エピタキシャル層において前記基板のオフ方向に平行な第１ラインおよび当該第１ラインと交差した第２ラインを含む第１導電型エピラインによって区画されていて、それぞれが前記エピタキシャル層の表面の一部を形成する第１導電型のソース領域と、前記ソース領域に対して前記エピタキシャル層の裏面側に前記ソース領域に接するように形成され、前記エピタキシャル層の前記表面の一部を形成する第２導電型のチャネル領域とを有する複数の単位セルと、前記エピタキシャル層の前記表面に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、前記ゲート絶縁膜を介して前記チャネル領域に対向するゲート電極と、前記エピタキシャル層において前記第１ラインに形成され、前記ゲート絶縁膜に生じる電界を緩和する電界緩和部とを含む。
【０００６】
この出願の発明者は、従来の縦型のパワーＭＯＳＦＥＴでは、耐圧に優れるデバイスを歩留まりよく製造することが困難であることを見出した。たとえば、品質保証試験の一つである高温逆バイアス（ＨＴＲＢ：High Temperature Reverse Bias）試験の後、互いに隣り合う単位セル間に配置されたゲート絶縁膜が絶縁破壊するケースが非常に多い。その結果、多くの製品が良品としての耐圧基準を満たすことができず、不良品と判定される場合がある。そこで、この出願の発明者は、ＨＴＲＢ試験や実使用等におけるゲート絶縁膜の絶縁破壊の要因について、鋭意検討した。そして、その要因が、ゲート絶縁膜に対する電界集中であることを見出した。なお、ＨＴＲＢ試験とは、ゲートオフの状態において、高温下、ソース−ドレイン間にデバイス耐圧ほどの電圧を長時間印加し続けることによってデバイスの耐圧を確認する試験である。
【０００７】
そこで、一の局面に係る半導体装置では、第１導電型のソース領域と第１導電型の基板（ドレイン）が第２導電型のチャネル領域を挟んで縦方向に配置された縦型構造において、互いに隣り合う単位セル間の第１導電型エピラインに、ゲート絶縁膜に生じる電界を緩和する電界緩和部が形成されている。そのため、ゲートオフの状態でソース−ドレイン間に電圧を長時間印加し続けても、ゲート絶縁膜の絶縁破壊を防止することができる。したがって、一の局面に係る半導体装置あれば、耐圧に優れる半導体装置を歩留まりよく製造することができる。
【０００８】
しかも、電界緩和部が、基板のオフ方向に平行な第１ラインに形成されている。この場合に、ゲートオフの状態でソース−ドレイン間に電圧を長時間印加し続けても、オン抵抗の上昇を抑えることができることを見出した。したがって、前記電界緩和部を、抵抗上昇防止部と呼ぶこともできる。
また、前記半導体装置では、前記電界緩和部は、前記第１ラインを幅方向に横切って前記第１ラインを選択的に分割するように形成されていることが好ましい。この構成によって、オン抵抗の上昇を一層抑えることができる。その場合、分割された前記第１ラインの各長さが、前記第２ラインの長さ以下であることが好ましい。
【０００９】
また、前記半導体装置では、前記電界緩和部は、前記第１ラインと前記第２ラインとの交差部分に配置されていることが好ましい。ゲート絶縁膜の絶縁破壊が特に発生しやすい第１ラインと第２ラインとの交差部分に電界緩和部が配置されているので、その交差部分でのゲート絶縁膜の絶縁破壊を効果的に防止することができる。この場合、前記交差部分に配置された前記電界緩和部は、平面視で前記チャネル領域と重なっていることがさらに好ましい。
【００１０】
また、前記半導体装置では、前記電界緩和部は、前記第１ラインの幅よりも狭い幅で前記第１ラインに沿って形成されていてもよい。
また、前記半導体装置では、前記電界緩和部は、第２導電型の不純物イオンを前記第１ラインに導入することによって形成された第２導電型緩和層であることが好ましい。第１導電型エピラインの導電型とは異なる第２導電型緩和層によって、当該第２導電型緩和層と第１導電型エピラインとの接合（ｐｎ接合）から生じる空乏層を、第１導電型エピラインに発生させることができる。そして、この空乏層によって、ゲート電極を基準とする高い電位の等電位面をゲート絶縁膜から遠ざけることができる。その結果、ゲート絶縁膜にかかる電界を小さくすることができるので、絶縁破壊を防止することができる。この場合、前記第２導電型緩和層は、第２導電型の不純物イオンとして、アルミニウム（Ａｌ）またはホウ素（Ｂ）を含んでいてもよい。また、前記第２導電型緩和層は、高抵抗化されていてもよく、その場合、高抵抗化された前記第２導電型緩和層は、第２導電型の不純物イオンとして、アルミニウム（Ａｌ）、ホウ素（Ｂ）、アルゴン（Ａｒ）またはバナジウム（Ｖ）を含んでいてもよい。
【００１１】
また、前記半導体装置は、前記複数の単位セルを櫛歯状に一体的に結合することによって形成された第１櫛型ユニットと、前記複数の単位セルを櫛歯状に一体的に結合することによって形成され、前記第１櫛型ユニットに噛み合う第２櫛型ユニットとを含んでいてもよく、その場合、前記第１導電型エピラインは、前記第１櫛型ユニットと前記第２櫛型ユニットとの間を縫うように葛折状に形成されていることが好ましい。
【００１２】
また、前記半導体装置では、前記複数の単位セルは、互いに隣り合う単位セルを前記第２ラインに沿って互い違いにずらした千鳥状に配列されていることが好ましい。
また、前記半導体装置では、前記単位セルは、正方形状に形成されていてもよいし前記第２ラインに沿う長辺と前記第１ラインに沿う短辺を有する長方形状に形成されていてもよい。さらに、前記単位セルは、六角形状、三角形状等の多角形状（より好ましくは、正多角形）や円形状に形成されていてもよい。
【００１３】
また、上記目的を達成するための他の局面に係る半導体装置は、所定のオフ角を有する第１導電型ＳｉＣからなる基板と、前記基板の主面に形成された第１導電型ＳｉＣからなるエピタキシャル層と、前記エピタキシャル層において前記基板のオフ方向とそれぞれが交差し、かつ互いに交差した第１ラインおよび第２ラインを含む第１導電型エピラインによって区画されていて、それぞれが前記エピタキシャル層の表面の一部を形成する第１導電型のソース領域と、前記ソース領域に対して前記エピタキシャル層の裏面側に前記ソース領域に接するように形成され、前記エピタキシャル層の前記表面の一部を形成する第２導電型のチャネル領域とを有する複数の単位セルと、前記エピタキシャル層の前記表面に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、前記ゲート絶縁膜を介して前記チャネル領域に対向するゲート電極と含む。
【００１４】
この構成によれば、第１導電型のエピラインを形成する第１ラインおよび第２ラインの両方が基板のオフ方向に交差している。つまり、第１ラインおよび第２ラインが、基板のオフ方向に平行ではない。そのため、第１ラインおよび第２ラインに電界緩和部を形成しなくても、オン抵抗の上昇を抑えることができる。
この他の局面に係る半導体装置では、前記第１ラインおよび／または前記第２ラインを幅方向に横切って前記第１ラインおよび／または前記第２ラインを選択的に分割するように、前記ゲート絶縁膜に生じる電界を緩和する電界緩和部が形成されていてもよい。その場合、当該電界緩和部に関して、前記一の局面に係る半導体装置における好ましい構成を採用することができる。
【００１５】
また、この他の局面に係る半導体装置では、前記エピタキシャル層において前記第１ラインおよび／または前記第２ラインに沿って形成され、前記第１ラインおよび前記第２ラインの幅よりも狭い幅を有する第２電界緩和部をさらに含んでいてもよく、その場合、前記第２電界緩和部は、前記電界緩和部に一体的に繋がっていてもよい。
また、この他の局面に係る半導体装置では、前記単位セルに関して、前記一の局面に係る半導体装置における好ましい構成を採用することができる。
【００１６】
上記目的を達成するためのこの発明の半導体装置は、所定のオフ角を有する第１導電型ＳｉＣからなる基板と、前記基板の表面に形成された第１導電型ＳｉＣからなるエピタキシャル層と、前記エピタキシャル層において前記基板のオフ方向に平行な第１ラインおよび当該第１ラインと交差した第２ラインを含む第１導電型エピラインによって区画されていて、それぞれが前記エピタキシャル層の表面の一部を形成する第１導電型のソース領域と、前記ソース領域に対して前記エピタキシャル層の裏面側に前記ソース領域に接するように形成され、前記エピタキシャル層の前記表面の一部を形成する第２導電型のチャネル領域とを有する複数の単位セルと、前記エピタキシャル層の前記表面に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、前記ゲート絶縁膜を介して前記チャネル領域に対向するゲート電極と、前記エピタキシャル層において前記第１ラインを幅方向に横切って前記第１ラインを選択的に分割するように形成され、前記エピタキシャル層の他の部分とは異なる性質のダメージ層とを含む。
【００１７】
この構成によれば、ダメージ層が、基板のオフ方向に平行な第１ラインを幅方向（オフ方向と交差する方向）に横切って第１ラインを選択的に分割するように形成されている。そのため、第１ラインおよび第２ラインに電界緩和部を形成しなくても、オン抵抗の上昇を抑えることができる。
また、この発明の半導体装置では、前記第１ラインおよび／または前記第２ラインを幅方向に横切って前記第１ラインおよび／または前記第２ラインを選択的に分割するように、前記ゲート絶縁膜に生じる電界を緩和する電界緩和部が形成されていてもよい。その場合、当該電界緩和部に関して、前記一の局面に係る半導体装置における好ましい構成を採用することができる。
【００１８】
また、この発明の半導体装置では、前記エピタキシャル層において前記第１ラインおよび／または前記第２ラインに沿って形成され、前記第１ラインおよび前記第２ラインの幅よりも狭い幅を有する第２電界緩和部をさらに含んでいてもよく、その場合、前記第２電界緩和部は、前記電界緩和部に一体的に繋がっていてもよい。
また、この発明の半導体装置では、前記単位セルに関して、前記一の局面に係る半導体装置における好ましい構成を採用することができる。
【００１９】
また、前記基板のオフ方向は、＜１１−２０＞方向であることが好ましい。
【図面の簡単な説明】
【００２０】
【図１】図１（ａ）（ｂ）は、この発明の第１の実施形態に係る半導体装置の模式平面図であって、図１（ａ）は全体図、図１（ｂ）は複数の単位セルのレイアウト図をそれぞれ示す。
【図２】図２（ａ）（ｂ）はそれぞれ、図１（ｂ）の切断面線Ａ−Ａおよび切断面線Ｂ−Ｂから見た断面図である。
【図３】図３は、ウエハ状態における前記基板および前記ドリフト層（エピタキシャル層）の概略図である。
【図４】図４は、４Ｈ−ＳｉＣの結晶構造のユニットセルを表した模式図である。
【図５】図５は、前記ユニットセルを（０００１）面の真上から見た図である。
【図６】図６は、前記基板および前記ドリフト層の要部拡大図であり、図６（ａ）は平面図、図６（ｂ）は図６（ａ）の切断面線Ｃ−Ｃから見た断面図である。
【図７】図７は、前記複数の単位セルの他のレイアウト図である。
【図８】図８は、前記複数の単位セルの他のレイアウト図である。
【図９】図９は、前記複数の単位セルの他のレイアウト図である。
【図１０】図１０は、前記複数の単位セルの他のレイアウト図である。
【図１１】図１１は、前記複数の単位セルの他のレイアウト図である。
【図１２】図１２は、前記複数の単位セルの他のレイアウト図である。
【図１３】図１３（ａ）（ｂ）は、この発明の第２の実施形態に係る半導体装置の模式平面図であって、図１３（ａ）は全体図、図１３（ｂ）は複数の単位セルのレイアウト図をそれぞれ示す。
【図１４】図１４は、図１３（ｂ）の切断面線Ｄ−Ｄから見た断面図である。
【図１５】図１５は、前記複数の単位セルの他のレイアウト図である。
【図１６】図１６は、前記複数の単位セルの他のレイアウト図である。
【図１７】図１７は、前記複数の単位セルの他のレイアウト図である。
【図１８】図１８は、前記複数の単位セルの他のレイアウト図である。
【図１９】図１９は、前記複数の単位セルの他のレイアウト図である。
【図２０】図２０は、前記複数の単位セルの他のレイアウト図である。
【図２１】図２１（ａ）（ｂ）は、この発明の第３の実施形態に係る半導体装置の模式平面図であって、図２１（ａ）は全体図、図２１（ｂ）は複数の単位セルのレイアウト図をそれぞれ示す。
【図２２】図２２（ａ）（ｂ）はそれぞれ、図２２（ｂ）の切断面線Ｅ−Ｅおよび切断面線Ｆ−Ｆから見た断面図である。
【図２３】図２３（ａ）（ｂ）は、この発明の第４の実施形態に係る半導体装置の模式平面図であって、図２３（ａ）は全体図、図２３（ｂ）は複数の単位セルのレイアウト図をそれぞれ示す。
【図２４】図２４（ａ）（ｂ）はそれぞれ、図２４（ｂ）の切断面線Ｇ−Ｇおよび切断面線Ｈ−Ｈから見た断面図である。
【発明を実施するための形態】
【００２１】
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
＜第１の実施形態＞
図１（ａ）（ｂ）は、この発明の第１の実施形態に係る半導体装置の模式平面図であって、図１（ａ）は全体図、図１（ｂ）は複数の単位セルのレイアウト図をそれぞれ示す。図２（ａ）（ｂ）はそれぞれ、図１（ｂ）の切断面線Ａ−Ａおよび切断面線Ｂ−Ｂから見た断面図である。なお、図１（ｂ）では、明瞭化のため、半導体装置１の一部を透視して表している。
【００２２】
半導体装置１は、ＳｉＣが採用されたプレーナゲート型ＶＤＭＩＳＦＥＴ（vertical double-diffused Metal Insulator Field Effect Transistor）を含む。半導体装置１の外形は、たとえば、図１（ａ）に示すように、平面視正方形のチップ状である。チップ状の半導体装置１のサイズは、図１（ａ）の紙面における上下左右方向の長さがそれぞれ数ｍｍ程度である。半導体装置１の表面には、アクティブ領域２が設定されている。アクティブ領域２は、ガードリング３に取り囲まれることによって区画された領域である。
【００２３】
また、半導体装置１の表面には、ソースパッド４が形成されている。ソースパッド４は、四隅が外方へ湾曲した平面視略正方形状であり、半導体装置１の表面のほぼ全域を覆うように形成されている。このソースパッド４には、その一辺の中央付近に除去領域５が形成されている。除去領域５は、ソースパッド４が形成されていない領域である。
除去領域５には、ゲートパッド６が配置されている。ゲートパッド６とソースパッド４との間には間隔が設けられており、これらは互いに絶縁されている。
【００２４】
次に、半導体装置１の内部構造について説明する。
半導体装置１は、ｎ＋型ＳｉＣからなる基板７と、基板７の表面７Ａに積層されたｎ−型ＳｉＣからなるドリフト層８（ドレイン層）とを含む。ドリフト層８は、基板７の表面７ＡにＳｉＣをエピタキシャル成長させることによって形成されたエピタキシャル層である。また、基板７の裏面７Ｂには、その全域を覆うようにドレイン電極９が形成されている。
【００２５】
ドリフト層８の表面８Ａ付近（表面部）には、複数の単位セル１０が配列されている。複数の単位セル１０は、互いに交差した第１ライン１１および第２ライン１２を含むｎ−型エピライン１３によって区画されている。ｎ−型エピライン１３は、ドリフト層８のｎ−型の部分が表面８Ａにおいてライン状に選択的に露出した部分である。この実施形態では、ｎ−型エピライン１３は、第１ライン１１および第２ライン１２が互いに直交することによって形成された格子状であり、互いに隣り合う単位セル１０の境界は、ｎ−型エピライン１３の幅方向中央に沿って設定されている。これにより、複数の単位セル１０は、行列状に配列されている。また、ｎ−型エピライン１３は、互いに隣り合う単位セル１０間に跨っている。また、この実施形態では、ｎ−型エピライン１３によって区画された格子の窓部分が正方形状に形成されることによって、各単位セル１０は、正方形状に形成されている。
【００２６】
各単位セル１０は、ｎ＋型のソース領域１４と、ｐ型のチャネル領域（ウェル領域）１５と、ｐ＋型のチャネルコンタクト領域１６とを含む。半導体装置１のドレインは、ドリフト層８において複数の単位セル１０の下方に広がる部分からなり、複数の単位セル１０によって共有されている。この実施形態では、ソース領域１４は、ドリフト層８の表面８Ａの一部を形成するように形成され、チャネル領域１５は、ソース領域１４の下方および側方を取り囲むように形成されている。これによりチャネル領域１５は、ソース領域１４に対してドリフト層８の裏面８Ｂ側にソース領域１４に接するとともに、ドリフト層８の表面８Ａの一部を形成している。チャネルコンタクト領域１６は、ソース領域１４の一部（たとえば中央部）を貫通してチャネル領域１５に接している。
【００２７】
また、チャネル領域１５の側方に、第１ライン１１および第２ライン１２を含むｎ−型エピライン１３が配置されている。そして、ソース領域１４とチャネル領域１５とを有する単位セル１０の一辺が第１ライン１１となり、他辺が第２ライン１２となっている。第１ライン１１、第２ライン１２に沿って単位分移動すると、隣の単位セル１０となる。また、第１ライン１１、第２ライン１２に沿って単位分の整数倍移動した場合も、隣の単位セル１０となる。
【００２８】
ドリフト層８の表面８Ａには、ｎ−型エピライン１３に沿ってゲート絶縁膜１７が形成されている。ゲート絶縁膜１７は、隣り合う単位セル１０間に跨っていて、チャネル領域１５におけるソース領域１４を取り囲む部分（チャネル領域１５の周縁部）およびソース領域１４の外周縁を覆っている。ゲート絶縁膜１７上には、ゲート電極１８が形成されている。ゲート電極１８は、ゲート絶縁膜１７を介してチャネル領域１５の周縁部に対向している。各単位セル１０では、ゲート電極１８に印加する電圧を制御することによって、チャネル領域１５の周縁部に環状のチャネルが形成される。これにより、チャネル領域１５の側面に沿ってｎ−型エピライン１３を表面８Ａへ向かって流れるドレイン電流を、このチャネルを介してソース領域１４に流すことができる。
【００２９】
また、ドリフト層８の表面８Ａには、ゲート電極１８を覆うように層間絶縁膜１９が形成されている。層間絶縁膜１９には、ソース領域１４およびチャネルコンタクト領域１６を選択的に露出させるコンタクトホール２０が形成されている。
層間絶縁膜１９上には、ソース電極２１が形成されている。ソース電極２１は、各コンタクトホール２０を介して、すべての単位セル１０のチャネルコンタクト領域１６およびソース領域１４に一括して接触している。つまり、ソース電極２１は、すべての単位セル１０に対して共通の電極となっている。そして、ソース電極２１は、図示しないソース配線等を介してソースパッド４（図１（ａ）参照）に電気的に接続されている。一方、ゲートパッド６（図１（ａ）参照）は、図示しないゲート配線等を介してゲート電極１８に電気的に接続されている。
【００３０】
ソース電極２１は、ドリフト層８との接触側から順にコンタクトメタル２２と、表面メタル２３とが積層された構造を有している。
半導体装置１においてｎ−型エピライン１３には、電界緩和部（第２導電型緩和層）としてのｐ−型緩和層２４が形成されている。ｐ−型緩和層２４は、第１ライン１１と第２ライン１２との交差部分２７に配置された第１部分２５と、第１ライン１１および第２ライン１２の線状部分（交差部分２７以外の部分）に配置された第２部分２６とを一体的に含む。
【００３１】
ｐ−型緩和層２４の第１部分２５は、第１ライン１１および第２ライン１２の幅よりも広い幅で、第１ライン１１および第２ライン１２を幅方向に横切るように形成されている。この実施形態では、第１部分２５は、平面視において、当該交差部分２７を取り囲む単位セル１０（チャネル領域１５）と重なるように、交差部分２７よりも大きい形状に形成されている。これにより、複数の単位セル１０に跨る第１ライン１１は、各交差部分２７を境にして、それぞれの長さが全体の長さよりも短くなるように複数本に分割されている。一方、複数の単位セル１０に跨る第２ライン１２も同様に、各交差部分２７を境にして、それぞれの長さが全体の長さよりも短くなるように複数本に分割されている。この実施形態では、単位セル１０が正方形状に形成されているので、分割された第１ライン１１の各長さＬ１は、分割された第２ライン１２の各長さＬ２と等しくなっているが、単位セル１０を、第２ライン１２に沿う長辺と第１ライン１１に沿う短辺を有する長方形状にすることによって、Ｌ１＜Ｌ２としてもよい。
【００３２】
ｐ−型緩和層２４の第２部分２６は、第１ライン１１および第２ライン１２の幅よりも狭い幅で、第１ライン１１および第２ライン１２に沿って形成されている。この実施形態では、第２部分２６は、互いに隣り合う複数の単位セル１０の各チャネル領域１５に対して間隔を隔てて形成されている。第２部分２６とチャネル領域１５との間に間隔を設けることによって、半導体装置１のオン時に各チャネル領域１５の側面に沿ってｎ−型エピライン１３を流れるドレイン電流の経路を確保することができる。よって、オン抵抗の増加を抑制でき、良好なトランジスタ動作を行うことができる。なお、ドレイン電流の経路を確保できる構成であれば、第１部分２５が第１ライン１１および第２ライン１２の幅よりも狭い幅で形成され、第２部分２６が第１ライン１１および第２ライン１２の幅よりも広い幅で形成されていてもよい。また、第１部分２５および第２部分２６の両方が、第１ライン１１および第２ライン１２の幅よりも狭い幅もしくは広い幅で形成されていてもよい。さらに、第１部分２５と第２部分２６とは、一体的に形成されている必要はなく、たとえば、互いに離れて形成されていてもよい。
【００３３】
半導体装置１の各部の詳細について以下に説明を加える。
半導体装置１において各導電型の不純物濃度は、以下の通りである。具体的には、ｎ＋型ＳｉＣの濃度は１×１０１８〜１×１０２１ｃｍ−３であり、ｎ−型ＳｉＣの濃度は１×１０１５〜１×１０１７ｃｍ−３である。また、ｐ＋型ＳｉＣの濃度は１×１０１８〜１×１０２１ｃｍ−３であり、ｐ型ＳｉＣの濃度は１×１０１６〜１×１０１９ｃｍ−３であり、ｐ−型ＳｉＣの濃度は、１×１０１３〜１×１０１８ｃｍ−３である。
【００３４】
各単位セル１０の大きさは、たとえば、図１（ｂ）の紙面上下左右方向の長さがそれぞれ１０μｍ程度である。
ｎ−型エピライン１３の幅は、第１ライン１１および第２ライン１２ともに、２．８μｍ程度で一定である。
ソース領域１４の大きさは、たとえば、図１（ｂ）の紙面上下左右方向の長さがそれぞれ５．７μｍ程度であり、コンタクト部分の大きさ（コンタクトホール２０の開口幅）が４．５μｍ程度である。また、ソース領域１４の深さは、たとえば、０．２５μｍ程度である。
【００３５】
チャネル領域１５の大きさは、たとえば、図１（ｂ）の紙面上下左右方向の長さがそれぞれ７．２μｍ程度である。また、チャネル領域１５の深さは、たとえば、０．６５μｍ程度である。
チャネルコンタクト領域１６の大きさは、たとえば、図１（ｂ）の紙面上下左右方向の長さがそれぞれ２．２μｍ程度である。また、チャネルコンタクト領域１６の深さは、たとえば、０．３５μｍ程度である。
【００３６】
ゲート絶縁膜１７は、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、窒化酸化シリコン（ＳｉＯＮ）等の絶縁物からなる。また、ゲート絶縁膜１７の暑さは、たとえば、４００Å程度である。
ゲート電極１８は、ポリシリコン等の導電物からなる。その場合、当該ポリシリコンには、不純物イオンが高濃度に導入されていることが好ましい。また、ゲート電極１８の厚さは、たとえば、６０００Å程度である。
【００３７】
層間絶縁膜１９は、たとえば、酸化シリコン（ＳｉＯ２）等の絶縁物からなる。
ソース電極２１のコンタクトメタル２２は、たとえば、チタン（Ｔｉ）および窒化チタン（ＴｉＮ）の積層構造（Ｔｉ／ＴｉＮ）からなり、表面メタル２３は、たとえば、アルミニウム（Ａｌ）からなる。
ドレイン電極９は、たとえば、チタン（Ｔｉ）、ニッケル（Ｎｉ）、金（Ａｕ）および銀（Ａｇ）の積層構造（Ｔｉ／Ｎｉ／Ａｕ／Ａｇ）からなる。
【００３８】
ｐ−型緩和層２４の深さは、チャネル領域１５よりも浅く、たとえば、０．６μｍ程度である。また、ｐ−型緩和層２４は、この実施形態では、ｐ型の不純物イオンをｎ−型エピライン１３に導入することによって形成されている。ｐ型の不純物イオンとしては、アルミニウム（Ａｌ）またはホウ素（Ｂ）を適用できる。なお、ｎ−型エピライン１３における電界を緩和するための層として、１×１０−１６ｃｍ−３以下の濃度を有するｉ型（真性半導体）緩和層や、１００ＭΩ／□以上のシート抵抗を有する高抵抗緩和層を、ｐ−型緩和層２４に代えて設けてもよい。高抵抗緩和層を設ける場合、不純物としては、アルミニウム（Ａｌ）、ホウ素（Ｂ）、アルゴン（Ａｒ）またはバナジウム（Ｖ）を適用できる。また、電界緩和部としてのｐ−型緩和層２４によって、オン抵抗の上昇を抑えることができるため、ｐ−型緩和層２４を抵抗上昇防止部と呼ぶこともできる。
【００３９】
次に、図３〜図６を参照して、基板７のオフ方向とｎ−型エピライン１３との関係について説明する。図３は、ウエハ状態における前記基板および前記ドリフト層（エピタキシャル層）の概略図である。
半導体装置１の基板７およびドリフト層８（エピタキシャル層）を構成するＳｉＣは、同一の組成で様々な積層構造をとる結晶多形（ポリタイプ）を示す材料であり、数１００種類以上のポリタイプが存在する。ポリタイプとして、たとえば、４Ｈ−ＳｉＣ、３Ｃ−ＳｉＣ、６Ｈ−ＳｉＣ、１５Ｒ−ＳｉＣ等が存在する。これらの中では、４Ｈ−ＳｉＣが好ましい。以下の説明では、基板７およびドリフト層８が４Ｈ−ＳｉＣであることを前提に説明する。
【００４０】
基板７の厚さｔ１は、たとえば、２００μｍ〜５００μｍであり、ドリフト層８の厚さｔ２は、基板７よりも薄く、たとえば、５μｍ〜１００μｍ（一例として１０μｍ程度）である。
基板７は、この実施形態では、２°〜８°（好ましくは、４°程度）のオフ角θを有している。たとえば、基板７の表面７Ａ（基板主面）は、（０００１）面に対して＜１１−２０＞方向（オフ方向）にオフ角θで傾斜した面となっている。
【００４１】
（０００１）、＜１１−２０＞などの表現は、いわゆるミラー指数であり、ＳｉＣ結晶の格子面および格子方向を記述する際に用いられる。ミラー指数については、図４および図５を参照して説明することができる。また、この実施形態では、オフ方向の一例として＜１１−２０＞方向を挙げて説明するが、オフ方向は、半導体装置１に要求される機能に応じて適宜変更することができる。
【００４２】
図４は、４Ｈ−ＳｉＣの結晶構造のユニットセルを表した模式図である。図５は、前記ユニットセルを（０００１）面の真上から見た図である。なお、図４の下部に示したＳｉＣ結晶構造の斜視図については、その横に示したＳｉＣ積層構造の４層のうち２層のみを抜き出して示している。
図４に示すように、４Ｈ−ＳｉＣの結晶構造は、六方晶系で近似することができ、１つのシリコン原子に対して４つの炭素原子が結合している。４つの炭素原子は、シリコン原子を中央に配置した正四面体の４つの頂点に位置している。これらの４つの炭素原子は、１つのシリコン原子が炭素原子に対して＜０００１＞方向に位置し、他の３つの炭素原子がシリコン原子に対して＜０００−１＞側に位置している。
【００４３】
＜０００１＞および＜０００−１＞は六角柱の軸方向に沿い、この＜０００１＞を法線とする面（六角柱の頂面）が（０００１）面（Ｓｉ面）である。一方、＜０００−１＞を法線とする面（六角柱の下面）が（０００−１）面（Ｃ面）である。
また、＜０００１＞に垂直であり、かつ（０００１）面の真上から見た場合において六角注の互いに隣り合わない頂点を通る方向がそれぞれ、ａ１軸＜２−１−１０＞、ａ２軸＜−１２−１０＞およびａ３軸＜−１−１２０＞である。
【００４４】
図５に示すように、ａ１軸とａ２軸との間の頂点を通る方向が＜１１−２０＞であり、ａ２軸とａ３軸との間の頂点を通る方向が＜−２１１０＞であり、ａ３軸とａ１軸との間の頂点を通る方向が＜１−２１０＞である。
六角注の各頂点を通る上記６本の軸の各間において、その両側の各軸に対して３０°の角度で傾斜していて、六角注の各側面の法線となる軸がそれぞれ、ａ１軸と＜１１−２０＞との間から時計回りに順に、＜１０−１０＞、＜１−１００＞、＜０−１１０＞、＜−１０１０＞、＜−１１００＞および＜０１−１０＞である。これらの軸を法線とする各面（六角柱の側面）は、（０００１）面および（０００−１）面に対して直角な結晶面である。
【００４５】
そして、この実施形態では、基板７の表面７Ａ（主面）は、図６（ａ）（ｂ）に示すように、（０００１）面に対して＜１１−２０＞方向にオフ角θで傾斜した面となっている。
図６は、前記基板および前記ドリフト層の要部拡大図であり、図６（ａ）は平面図、図６（ｂ）は図６（ａ）の切断面線Ｃ−Ｃから見た断面図である。
【００４６】
図６（ｂ）に示すように、基板７の表面７Ａは、その法線ｎの方向が＜０００１＞方向と一致しておらず、（０００１）面に対して＜１１−２０＞のオフ方向に４°以下のオフ角θで傾斜している。オフ方向とは、図４に示すように、＜０００１＞に対する基板７の法線ｎの傾斜する方向を指し、＜０００１＞から法線ｎを（０００１）面に投影（射影）したベクトルの向きで示されるものである。すなわち、この実施形態では、法線ｎの投影ベクトルの向きが、＜１１−２０＞に一致している。
【００４７】
これにより、基板７は、＜１１−２０＞に沿って規則的に配列され、面方位が（０００１）面である平坦なテラス面２８と、表面７Ａが（０００１）面に対して傾斜することによって生じるテラス面２８の段差部分に形成され、面方位が＜１１−２０＞に垂直な（１１−２０）面であるステップ面２９とを有する複数のレイヤ３０（bi-layer）により構成されており、テラス面２８およびステップ面２９が表面７Ａを形成している。各レイヤ３０は、１つのシリコン原子に対して４つの炭素原子が結合して形成された正四面体からなる原子層１層分で構成されており、その高さ（ステップ高さｈ）は、０．２５ｎｍである。
【００４８】
図６（ａ）に示すように、各レイヤ３０のステップ面２９は、＜１１−２０＞方向にテラス面２８の幅を保ちながら、規則的に並ぶことになる。また、ステップ面２９のステップエッジとなるステップライン３１は、＜１１−２０＞方向と垂直の関係を保ちながら（言い換えれば、＜１−１００＞方向と平行の関係を保ちながら）、テラス面２８の幅を取りながら平行に並ぶようになる。
【００４９】
ドリフト層８は、基板７のテラス面２８およびステップ面２９を保ちながら、各レイヤ３０が＜１１−２０＞方向（オフ方向）に沿って横方向に結晶成長することによって形成されている。各レイヤ３０の成長方向の幅（ステップ成長幅Ｓ１）は、ドリフト層８の厚さｔ２を用いて、ｔ２／ｓｉｎθで表すことができる。また、ドリフト層８の表面８Ａ（エピ表面）での、各レイヤ３０の成長方向の幅（ステップ進行幅Ｌ３）は、ｔ２／ｔａｎθで表すことができる。
【００５０】
そして、この実施形態では、エピタキシャル成長によって形成されたドリフト層８のｎ−型エピライン１３と、基板７のオフ方向との間に、所定の関係が設定されている。具体的には、ｎ−型エピライン１３を構成するラインのうち、第１ライン１１が基板７のオフ方向に平行に形成され、第２ライン１２が基板７のオフ方向に直交するように形成されている。つまり、第１ライン１１が＜１１−２０＞方向に沿って延び、第２ライン１２が＜１−１００＞方向に沿って延びている。
【００５１】
以上、この半導体装置１によれば、ソース電極２１を接地した状態で、ソース電極２１とドレイン電極９との間（ソース−ドレイン間）にドレイン電圧を印加し、ゲート電極１８に所定の電圧を印加することによって、各単位セル１０のチャネル領域１５の周縁部に環状のチャネルを形成する。これにより、ドレイン電極９からソース電極２１へ電流が流れ、各単位セル１０がオン状態となる。
【００５２】
一方、各単位セル１０がオフ状態（つまり、ゲート電圧が０Ｖの状態）にされ、ソース−ドレイン間に電圧が印加されたままであると、ゲート電極１８とドリフト層８との間に介在するゲート絶縁膜１７に電界がかかる。この電界は、ゲート電極１８とドリフト層８との電位差に起因して生じるものである。そして、ドリフト層８の導電型（ｎ−型）が維持されたｎ−型エピライン１３においては、ゲート電極１８を基準（０Ｖ）として非常に高い電位の等電位面が分布し、しかも等電位面の間隔が小さいため、非常に大きな電界が生じる。たとえば、ドレイン電圧が９００Ｖであれば、ドレイン電極９に接する基板７の裏面７Ｂ付近では９００Ｖの等電位面が分布しており、基板７の裏面７Ｂからドリフト層８の表面８Ａ側へ向かうにつれて電圧降下を生じるが、ｎ−型エピライン１３では、数十Ｖ程度の等電位面が分布する。そのため、ｎ−型エピライン１３では、ゲート電極１８側へ向かう非常に大きな電界が生じる。
【００５３】
そこで、この半導体装置１では、ドリフト層８とは反対導電型（ｐ−型）のｐ−型緩和層２４が、ｎ−型エピライン１３の全域にわたって形成されている。そのため、ｐ−型緩和層２４とｎ−型エピライン１３との接合（ｐｎ接合）から生じる空乏層を、ｎ−型エピライン１３の全域に発生させることができる。そして、この空乏層によって、ゲート電極１８を基準とする高い電位の等電位面を基板７側へ押し下げて、ゲート絶縁膜１７から遠ざけることができる。その結果、ゲート絶縁膜１７にかかる電界を小さくすることができる。そのため、ソース−ドレイン間にデバイス耐圧ほどの電圧が印加され続けるＨＴＲＢ試験時、さらには実使用において、ゲート絶縁膜１７の絶縁破壊を防止することができる。したがって、耐圧に優れる半導体装置１を歩留まりよく製造することができる。
【００５４】
また、この実施形態のように、ｎ−型エピライン１３が格子状に形成される構成では、２行２列で配列された４つの単位セル１０の各角に取り囲まれる交差部分２７に、特に強力な電界が発生しやすい。しかし、この半導体装置１では、その交差部分２７には、交差部分２７よりも大きいｐ−型緩和層２４（第１部分２５）が形成されており、しかもその第１部分２５が単位セル１０の各角に入り込んでいる。そのため、ゲート絶縁膜１７における交差部分２７に対向する部分の絶縁破壊を効果的に防止することができる。また、交差部分２７だけではなく、交差部分２７以外の部分にもｐ−型緩和層２４（第２部分２６）が形成されているので、ゲート絶縁膜１７にかかる電界を、満遍なく緩和することができる。
【００５５】
また、ｐ−型緩和層２４（第１部分２５）が、基板７のオフ方向に平行な第１ライン１１に形成されている。しかも、この第１部分２５によって、複数の単位セル１０に跨る第１ライン１１は、それぞれの長さが全体の長さよりも短くなるように分割されている。このとき、ゲートオフの状態でソース−ドレイン間に電圧を長時間印加し続けても、オン抵抗の上昇を抑えることができることを見出した。
＜第１の実施形態における単位セルの他のレイアウト＞
次に、図７〜図１２を参照して、半導体装置１の複数の単位セルの他のレイアウトを複数例示するが、複数の単位セルのレイアウトはこれらに限られない。なお、図７〜図１２において、前述の図１に示された各部と対応する部分には同一の参照符号を付して示す。また、図７〜図１２においても、基板７のオフ方向は、たとえば、＜１１−２０＞方向である。
【００５６】
前述の説明では、複数の単位セル１０は、行列状に配列されているとしたが、図７に示すように、複数の単位セルを用いて複数の櫛型ユニットを形成し、当該複数の櫛型ユニットを互いに噛み合わせてもよい。具体的には、複数の単位セル３２をベース部３３に櫛歯状に一体的に結合することによって形成された第１櫛型ユニット３４と、複数の単位セル３５をベース部３６に櫛歯状に一体的に結合することによって形成された第２櫛型ユニット３７とを、互いに噛み合わせてもよい。この場合、複数の単位セル３２，３５は、基板７のオフ方向に沿って並べられていてもよい。つまり、複数の単位セル３２，３５を横切る方向が、オフ方向に一致していてもよい。
【００５７】
この構成を採用することによって、ｎ−型エピライン４０は、第１櫛型ユニット３４と第２櫛型ユニット３７との間を縫うように葛折状に形成されることとなる。具体的には、ｎ−型エピライン４０は、基板７のオフ方向と交差する方向に互いに平行な複数の第２ライン３９を、単位セル３２，３５の各端部（他方のベース部３３，３６に対向する端部）において基板７のオフ方向に平行な第１ライン３８を介して折り返して連続させた葛折状に形成されることとなる。すなわち、複数の単位セル３２，３５が、第１ライン３８および第２ライン３９を有するｎ−型エピライン４０によって区画されている。そして、ｎ−型エピライン４０は、チャネル領域１５の側方に配置されている。
【００５８】
また、各単位セル３２，３５は、第２ライン３９に沿う長辺と第１ライン３８に沿う短辺を有する長方形状に形成されていてもよい。
また、ｐ−型電界緩和層４１は、第１ライン３８において第１ライン３８を幅方向に横切るように形成されている。ｐ−型電界緩和層４１は、第２櫛型ユニット３７の各単位セル３５の端部と第１櫛型ユニット３４のベース部３３との間、および第１櫛型ユニット３４の各単位セル３２の端部と第２櫛型ユニット３７のベース部３６との間に跨っていてもよい。
【００５９】
また、図８に示すように、複数の単位セル１０は、互いに隣り合う単位セル１０を第２ライン１２に沿って（基板７のオフ方向と交差する方向に沿って）互い違いにずらした千鳥状に配列されていてもよい。具体的には、基板７のオフ方向と交差する方向に沿って互いに間隔を空けて配列された複数の単位セル１０からなる列が、当該列と隣り合う列に対して、基板７のオフ方向と交差する方向に沿って単位セル１０のピッチの半分（半ピッチ）ずれていてもよい。この場合、ｐ−型緩和層２４は、第１ライン１１を幅方向に横切って第１ライン１１を分割するように形成されていてもよい。
【００６０】
また、図９に示すように、各単位セル１０は、第２ライン１２に沿う長辺と第１ライン１１に沿う短辺を有する長方形状にされていてもよい。また、ｐ−型緩和層２４は、第１ライン１１と第２ライン１２との交差部分２７のみに形成し、それ以外の部分は省略してもよい。つまり、ｐ−型緩和層２４の第１部分２５のみが形成されていてもよい。
また、図１０に示すように、各単位セル１０は、三角形状（たとえば、正三角形状）に形成されていてもよい。複数の単位セル１０の配列パターンは、三角形状の単位セル１０を基板７のオフ方向に沿って互い違いに組み合わせることによってトラス列４２を形成し、当該トラス列４２を、基板７のオフ方向に交差する方向に沿って並べることによって構成されていてもよい。
【００６１】
この場合、互いに隣り合うトラス列４２の間の部分がｎ−型エピライン１３の第１ライン１１となり、各トラス列４２において隣り合う単位セル１０の間の部分がｎ−型エピライン１３の第２ライン１２となる。また、ｐ−型緩和層２４は、第１ライン１１と第２ライン１２との交差部分２７のみに形成し、それ以外の部分は省略してもよい。つまり、ｐ−型緩和層２４の第１部分２５のみが形成されていてもよい。
【００６２】
また、図１１に示すように、各単位セル１０は、六角形状（たとえば、正六角形状）に形成されていてもよい。複数の単位セル１０の配列パターンは、ハニカム状であってもよい。言い換えれば、複数の単位セル１０は、互いに隣り合う単位セル１０を第２ライン１２に沿って（基板７のオフ方向と交差する方向に沿って）互い違いにずらした千鳥状に配列されていてもよい。この場合、ｐ−型緩和層２４は、第１ライン１１全域にわたって（交差部分２７を除く）、第１ライン１１を幅方向に横切って第１ライン１１を覆うように形成されていてもよい。
【００６３】
また、図１２に示すように、各単位セル１０は、円形状に形成されていてもよい。また、ｐ−型緩和層２４は、第１ライン１１と第２ライン１２との交差部分２７のみに形成し、それ以外の部分は省略してもよい。つまり、ｐ−型緩和層２４の第１部分２５のみが形成されていてもよい。
また、各単位セル１０から、第１ライン１１または第２ライン１２の単位分、または単位分の整数倍移動すると、次の単位セル１０となる。
＜第２の実施形態＞
図１３（ａ）（ｂ）は、この発明の第２の実施形態に係る半導体装置の模式平面図であって、図１３（ａ）は全体図、図１３（ｂ）は複数の単位セルのレイアウト図をそれぞれ示す。図１４は、図１３（ｂ）の切断面線Ｄ−Ｄから見た断面図である。なお、図１３（ｂ）では、明瞭化のため、半導体装置５１の一部を透視して表している。また、図１３および図１４において、前述の図１および図２に示された各部と対応する部分には同一の参照符号を付して示す。また、図１３および図１４においても、基板７のオフ方向は、たとえば、＜１１−２０＞方向である。
【００６４】
前述の第１の実施形態では、ｎ−型エピライン１３は、基板７のオフ方向に平行な第１ライン１１と第１ライン１１と交差した第２ライン１２によって構成されていたが、ｎ−型エピラインは、それぞれが基板７のオフ方向と交差する第１ラインと第２ラインによって構成されていてもよい。
具体的には、この半導体装置５１のｎ−型エピライン５４は、基板７のオフ方向と交差する第１ライン５２と第２ライン５３とを含む。たとえば、第１ライン５２および第２ライン５３は、基板７のオフ方向に対して４５°で傾斜して、互いに直交している。
【００６５】
このような構成によれば、ｎ−型エピライン５４を形成する第１ライン５２および第２ライン５３の両方が基板７のオフ方向に交差している。つまり、第１ライン５２および第２ライン５３が、基板７のオフ方向に平行ではない。そのため、第１ライン５２および第２ライン５３においてｐ−型緩和層２４を省略することができる。つまり、この半導体装置５１によれば、ｐ−型緩和層２４を形成しなくても、ゲートオフの状態でソース−ドレイン間に電圧を長時間印加し続けた後のオン抵抗の上昇を抑えることができることを見出した。また、オフ方向に対する第２ライン５３の傾斜角度は、この実施形態の４５°が最も好ましいが、これに限るものではなく、３０°〜６０°の範囲も好ましい。
＜第２の実施形態における単位セルの他のレイアウト＞
また、この第２の実施形態においても、図１５〜図２０に示すように、前述の第１の実施形態の図７〜図１２を参照して説明した複数の単位セルのレイアウトを適用することができる。図１５〜図２０の複数の単位セルのレイアウトは、それぞれ図７〜１２の複数の単位セルのレイアウトを基板７の表面７Ａに沿って所定の角度回転させたものである。これによって、それぞれのｎ−型エピライン５４の第１ライン５２および第２ライン５３の両方が、基板７のオフ方向に交差している。なお、図１５では、図７の第１ライン３８、第２ライン３９およびｎ−型エピライン４０に対応する構成を、それぞれ第１ライン５５、第２ライン５６およびｎ−型エピライン５７として表している。
＜第３の実施形態＞
図２１（ａ）（ｂ）は、この発明の第３の実施形態に係る半導体装置の模式平面図であって、図２１（ａ）は全体図、図２１（ｂ）は複数の単位セルのレイアウト図をそれぞれ示す。図２２（ａ）（ｂ）はそれぞれ、図２２（ｂ）の切断面線Ｅ−Ｅおよび切断面線Ｆ−Ｆから見た断面図である。なお、図２２（ｂ）では、明瞭化のため、半導体装置６１の一部を透視して表している。また、図２１および図２２において、前述の図１および図２に示された各部と対応する部分には同一の参照符号を付して示す。また、図２１および図２２においても、基板７のオフ方向は、たとえば、＜１１−２０＞方向である。
前述の第１の実施形態では、半導体装置１のオン抵抗の上昇を抑えるための構造として、基板７のオフ方向に平行な第１ライン１１にｐ−型緩和層２４が形成された構造を採用していたが、半導体装置のオン抵抗の上昇を抑える構造として、他の構造を採用することができる。
【００６６】
具体的には、半導体装置６１は、ｎ−型エピライン１３において、ドリフト層８とは異なる性質のダメージ層６２を含んでいる。ダメージ層６２は、前述の第１の実施形態のｐ−型緩和層２４と同様に、第１ライン１１と第２ライン１２との交差部分２７に配置された第１部分６３と、第１ライン１１および第２ライン１２の線状部分（交差部分２７以外の部分）に配置された第２部分６４とを一体的に含む。
【００６７】
ダメージ層６２は、たとえば、第１ライン１１および第２ライン１２におけるダメージ層６２を形成すべき位置に、エッチング（たとえば、ハロゲン系ガス等を使用）、プラズマＣＶＤ（たとえば、絶縁膜を形成するためのプラズマＣＶＤ等）、スパッタ（たとえば、Ｏ２、Ａｒ、Ｎ２ガス等を使用）等の処理を施して、ドリフト層８の表面に物理的なダメージを与えることによって形成することができる。また、ドリフト層８をエピタキシャル成長させる際、ダメージ層６２を形成すべき深さ位置からエピタキシャル条件（たとえばＳｉ／Ｃ）を変えれば、ドリフト層８の表面８Ａ付近（表面部）の全体にわたってダメージ層６２を形成することができる。
【００６８】
このような構成によれば、ダメージ層６２（第１部分６３）が、基板７のオフ方向に平行な第１ライン１１に形成されている。しかも、この第１部分６３によって、複数の単位セル１０に跨る第１ライン１１は、それぞれの長さが全体の長さよりも短くなるように分割されている。このとき、ゲートオフの状態でソース−ドレイン間に電圧を長時間印加し続けても、オン抵抗の上昇を抑えることができることを見出した。
＜第３の実施形態における単位セルの他のレイアウト＞
また、この第３の実施形態においても、図示はしないが、前述の第１の実施形態の図７〜図１２を参照して説明した複数の単位セルのレイアウトを適用することができる。
＜第４の実施形態＞
図２３（ａ）（ｂ）は、この発明の第４の実施形態に係る半導体装置の模式平面図であって、図２３（ａ）は全体図、図２３（ｂ）は複数の単位セルのレイアウト図をそれぞれ示す。図２４（ａ）（ｂ）はそれぞれ、図２４（ｂ）の切断面線Ｇ−Ｇおよび切断面線Ｈ−Ｈから見た断面図である。なお、図２４（ｂ）では、明瞭化のため、半導体装置７１の一部を透視して表している。また、図２３および図２４において、前述の図１および図２に示された各部と対応する部分には同一の参照符号を付して示す。また、図２３および図２４においても、基板７のオフ方向は、たとえば、＜１１−２０＞方向である。
【００６９】
前述の第３の実施形態では、ダメージ層６２は、第１ライン１１と第２ライン１２との交差部分２７に配置された第１部分６３と、第１ライン１１および第２ライン１２の線状部分（交差部分２７以外の部分）に配置された第２部分６４とを含んでいたが、この半導体装置７１では、ダメージ層７２は、交差部分２７のみに配置されている。すなわち、第２ライン１２にはダメージ層が形成されていなくてもよい。
【００７０】
この構成によっても、ダメージ層７２が、基板７のオフ方向に平行な第１ライン１１に形成されている。しかも、このダメージ層７２によって、複数の単位セル１０に跨る第１ライン１１は、それぞれの長さが全体の長さよりも短くなるように分割されている。このとき、ゲートオフの状態でソース−ドレイン間に電圧を長時間印加し続けても、オン抵抗の上昇を抑えることができることを見出した。
＜第４の実施形態における単位セルの他のレイアウト＞
また、この第４の実施形態においても、図示はしないが、前述の第１の実施形態の図７〜図１２を参照して説明した複数の単位セルのレイアウトを適用することができる。
【００７１】
以上、この発明の実施形態を説明したが、この発明は、他の形態で実施することもできる。
たとえば、前述の各半導体装置（１，５１，６１）の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
【００７２】
また、ｐ−型緩和層２４やダメージ層６２は、チャネル領域１５よりも深くてもよい。
また、この発明は、トレンチゲート構造のＭＩＳＦＥＴに適用することもできる。
この発明の半導体装置は、たとえば、電気自動車（ハイブリッド車を含む）、電車、産業用ロボットなどの動力源として利用される電動モータを駆動するための駆動回路を構成するインバータ回路に用いられるパワーモジュールに組み込むことができる。また、太陽電池、風力発電機その他の発電装置（とくに自家発電装置）が発生する電力を商用電源の電力と整合するように変換するインバータ回路に用いられるパワーモジュールにも組み込むことができる。
【００７３】
また、前述の実施形態の開示から把握される特徴は、異なる実施形態間でも互いに組み合わせることができる。また、各実施形態において表した構成要素は、この発明の範囲で組み合わせることができる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【実施例】
【００７４】
次に、この発明を実施例および比較例に基づいて説明するが、この発明は下記の実施例によって限定されるものではない。
＜実施例１および比較例１＞
第１の実施形態と同じ構造の半導体装置を作製した（実施例１）。一方、ｐ−型緩和層２４を形成しなかったこと以外は、実施例１と同様の方法によって、半導体装置を作製した（比較例１）。
【００７５】
比較例１の半導体装置に対して、ゲートオフ（Ｖｇｓ＝０Ｖ）の状態で、１５Ｗのパワー（Ｉｓｄ＝３Ａ、Ｖｓｄ＝５Ｖ）を６０時間印加し続けた。その後、オン抵抗を測定すると、パワーを印加する前に比べて、オン抵抗が１．６倍まで上昇していた。
これに対し、実施例１の半導体装置に対しては、ゲートオフ（Ｖｇｓ＝０Ｖ）の状態で、４８Ｗのパワー（Ｉｓｄ＝８Ａ、Ｖｓｄ＝６Ｖ）を１０００時間印加し続けた。その後、オン抵抗を測定すると、パワーを印加する前に比べて、オン抵抗が１．１倍までしか上昇していなかった。
【００７６】
以上より、基板７のオフ方向に平行な第１ライン１１にｐ−型緩和層２４を形成した構成では、ゲートオフの状態でソース−ドレイン間に電圧を長時間印加し続けても、オン抵抗の上昇を抑えることができることがわかった。
【符号の説明】
【００７７】
１  半導体装置
７  基板
７Ａ  表面
７Ｂ  裏面
８  ドリフト層
８Ａ  表面
１０  単位セル
１１  第１ライン
１２  第２ライン
１３  ｎ−型エピライン
１４  ソース領域
１５  チャネル領域
１７  ゲート絶縁膜
１８  ゲート電極
２４  ｐ−型緩和層
２５  第１部分
２６  第２部分
２７  交差部分
３２  単位セル
３４  第１櫛型ユニット
３５  単位セル
３７  第２櫛型ユニット
３８  第１ライン
３９  第２ライン
４０  ｎ−型エピライン
４１  ｐ−型緩和層
５１  半導体装置
５２  第１ライン
５３  第２ライン
５４  ｎ−型エピライン
５５  第１ライン
５６  第２ライン
５７  ｎ−型エピライン
６１  半導体装置
６２  ダメージ層
６３  第１部分
６４  第２部分
７１  半導体装置
７２  ダメージ層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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