(57)【特許請求の範囲】
【請求項１】
素子分離領域により画成された第１導電型のウェルを有する半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、第１のゲート側壁面と、前記第１のゲート側壁面と対向する第２のゲート側壁面とを有するゲート電極と、
前記第１および第２のゲート側壁面上にそれぞれ形成された第１および第２の側壁絶縁膜と、
前記半導体基板中、前記第１の側壁絶縁膜の下に形成された、前記第１導電型とは反対の第２導電型のソースエクステンション領域と、
前記半導体基板中、前記第２の側壁絶縁膜の下に形成された、前記第２導電型のドレインエクステンション領域と、を含み、
前記半導体基板は、前記第１の側壁絶縁膜、前記ゲート電極および前記第２の側壁絶縁膜を支えるメサ構造を形成し、
前記メサ構造は、第１の側壁面と第２の側壁面を有し、
前記メサ構造の前記第１の側壁面の外側には、前記第２導電型を有しソース領域を形成する第１の半導体層が、前記第１の側壁面において前記半導体基板に接続されて形成されており、
前記メサ構造の前記第２の側壁面の外側には、前記第２導電型を有しドレイン領域を形成する第２の半導体層が、前記第２の側壁面において前記半導体基板に接続されて形成されており、
前記第１および第２の半導体層の直下には、第１の絶縁膜よりなる第１および第２の埋込絶縁領域がそれぞれ形成され、
前記第１の埋込絶縁領域と前記第１の側壁面の間、および前記第２の埋込絶縁領域と前記第２の側壁面の間には、第２および第３の絶縁膜がそれぞれ形成されており、
前記第１の絶縁膜はシリコン酸化膜であり、前記第２および第３の絶縁膜はシリコン酸化膜またはシリコン窒化膜またはシリコン酸窒化膜であり、
前記第１および第２の半導体層は前記半導体基板に対してエピタキシャルに形成されていることを特徴とする半導体装置。
【請求項２】
前記第１の絶縁膜と前記第２および第３の絶縁膜とは材料が異なることを特徴とする請求項１記載の半導体装置。
【請求項３】
半導体基板上にゲート電極を形成する工程と、
前記ゲート電極を形成する工程の後、前記ゲート電極をマスクとして前記半導体基板中に不純物元素を導入し、前記半導体基板中にソースエクステンション領域およびドレインエクステンション領域を形成する工程と、
前記ソースエクステンション領域およびドレインエクステンション領域を形成する工程の後、前記ゲート電極の第１の側壁面に第１の側壁絶縁膜を、前記ゲート電極の第２の側壁面に第２の側壁絶縁膜を形成する工程と、
前記第１および第２の側壁絶縁膜を形成する工程の後、前記ゲート電極、前記第１の側壁絶縁膜および前記第２の側壁絶縁膜をマスクとして、前記半導体基板中に第１のトレンチおよび第２のトレンチを、前記第１のトレンチの側壁面が、前記ソースエクステンション領域が形成されている前記半導体基板の第１の部分を露出し、また前記第２のトレンチの側壁面が、前記ドレインエクステンション領域が形成されている前記半導体基板の第２の部分を露出するように形成する工程と、
前記第１および第２のトレンチを形成する工程の後、前記第１および第２のトレンチの前記側壁面を絶縁膜で覆う工程と、
前記第１および第２のトレンチの前記側壁面を絶縁膜で覆う工程の後、前記第１のトレンチの下部に前記半導体基板を構成する半導体に対してエッチング選択性を有する第１の半導体層を、また前記第２のトレンチの下部に前記半導体に対してエッチング選択性を有する第２の半導体層を形成する工程と、
前記第１および第２の半導体層を形成する工程の後、前記第１および第２のトレンチの側壁面において露出している前記絶縁膜を除去する工程と、
前記絶縁膜を除去する工程の後、前記第１および第２のトレンチにおいて、前記第１の半導体層上に前記半導体基板と同じ半導体よりなる第３の半導体層を、また前記第２の半導体層上に前記半導体基板と同じ半導体よりなる第４の半導体層を、前記第３の半導体層が前記第１のトレンチの側壁面において前記半導体基板に接するように、また前記第４の半導体層が前記第２のトレンチの側壁面において前記半導体基板に接するように、それぞれ形成する工程と、
前記第３および第４の半導体層を形成する工程の後、前記第１および第２の半導体層を、前記半導体基板および前記第３および第４の半導体層に対してエッチングにより選択的に除去し、前記第１の半導体層に対応して第１の空洞を、前記第２の半導体層に対応して第２の空洞を形成する工程と、
前記第１および第２の空洞を形成する工程の後、前記第１および第２の空洞を第１および第２の埋込絶縁膜によりそれぞれ充填する工程と、
前記第１および第２の空洞を前記第１および第２の埋込絶縁膜によりそれぞれ充填する工程の後、前記第３および第４の半導体層に不純物元素を導入し、前記第３の半導体層にソース領域を、前記第４の半導体層にドレイン領域を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項４】
前記絶縁膜を形成する工程は、前記側壁面に前記絶縁膜を気相堆積法により堆積することにより実行されることを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
半導体基板の第１の領域をマスクパターンにより覆い、前記マスクパターンをマスクに前記半導体基板をエッチングすることにより、前記第１の領域の第１の側および前記第１の側と反対の第２の側にそれぞれ第１および第２のトレンチを、前記第１および第２のトレンチの側壁面が前記半導体基板の前記第１の領域を、前記第１および第２の側においてそれぞれ画成するように形成する工程と、
前記第１および第２のトレンチの形成工程の後、前記第１および第２のトレンチの前記側壁面を絶縁膜で覆う工程と、
前記第１および第２のトレンチの前記側壁面を絶縁膜で覆う工程の後、前記第１のトレンチの下部に前記半導体基板を構成する半導体に対してエッチング選択性を有する第１の半導体層を、また前記第２のトレンチの下部に前記半導体に対してエッチング選択性を有する第２の半導体層を形成する工程と、
前記第１および第２の半導体層の形成工程の後、前記第１および第２のトレンチの側壁面において露出している前記絶縁膜を除去する工程と、
前記絶縁膜の除去工程の後、前記第１および第２のトレンチにおいて、前記第１の半導体層上に前記半導体基板と同じ半導体よりなる第３の半導体層を、また前記第２の半導体層上に前記半導体基板と同じ半導体よりなる第４の半導体層を、前記第３の半導体層が前記第１のトレンチの側壁面において前記半導体基板に接するように、また前記第４の半導体層が前記第２のトレンチの側壁面において前記半導体基板に接するように、それぞれ形成する工程と、
前記第３および第４の半導体層の形成工程の後、前記第１および第２の半導体層を、前記半導体基板および前記第３および第４の半導体層に対してエッチングにより選択的に除去し、前記第１の半導体層に対応して第１の空洞を、前記第２の半導体層に対応して第２の空洞を形成する工程と、
前記第１および第２の空洞の形成工程の後、前記第１および第２の空洞を第１および第２の埋込絶縁膜によりそれぞれ充填する工程と、
前記第１および第２の空洞を第１および第２の埋込絶縁膜によりそれぞれ充填する工程の後、前記第１の領域において前記半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の形成工程の後、前記ゲート電極をマスクとして前記第１の領域に不純物元素を導入し、ソースエクステンション領域およびドレインエクステンション領域を形成する工程と、
前記ソースエクステンション領域およびドレインエクステンション領域の形成工程の後、前記ゲート電極の相対向する側壁面に第１および第２の側壁絶縁膜を形成する工程と、
前記第１および第２の側壁絶縁膜の形成工程の後、前記第３および第４の半導体層に不純物元素を導入し、前記第３の半導体層中にソース領域を、前記第４の半導体層中にドレイン領域を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項６】
前記第１および第２のトレンチの前記側壁面を前記絶縁膜で覆う工程は、前記第１および第２のトレンチの前記側壁面を熱酸化することにより実行され、前記絶縁膜は熱酸化膜であることを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
前記第１および第２のトレンチの前記側壁面を前記絶縁膜で覆う工程は、前記絶縁膜を前記第１および第２のトレンチの前記側壁面に、気相堆積法により堆積することにより実行されることを特徴とする請求項５記載の半導体装置の製造方法。
【請求項８】
前記第１および第２のトレンチの前記側壁面を前記絶縁膜で覆う工程は、前記絶縁膜を２ｎｍ以上で１０ｎｍ以下の膜厚に形成することを特徴とする請求項３〜７のうち、いずれか一項記載の半導体装置の製造方法。
【請求項９】
前記第１および第２のトレンチの前記側壁面および底面を前記絶縁膜で覆う工程の後、前記絶縁膜を前記第１および第２のトレンチの底部から除去し、前記第１および第２のトレンチの底部において前記半導体基板を露出させる工程をさらに含むことを特徴とする請求項３〜８のうち、いずれか一項記載の半導体装置の製造方法。
【請求項１０】
前記第１および第２のトレンチの側壁面において露出している前記絶縁膜を除去する工程は、前記第１のトレンチにおいては前記第１の半導体層を、また前記第２のトレンチにおいては前記第２の半導体層をマスクとして実行されることを特徴とする請求項３〜９のうち、いずれか一項記載の半導体装置の製造方法。
【請求項１１】
前記第１および第２の半導体層を、前記半導体基板および前記第３および第４の半導体層に対してエッチングにより選択的に除去する工程は、前記第１および第２のトレンチの側壁面において残留している前記絶縁膜を残すように実行されることを特徴とする請求項３〜１０のうち、いずれか一項記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に半導体装置に係り、特にソース／ドレイン領域下に局所的に絶縁構造を配設した半導体装置の製造方法に関する。
【背景技術】
【０００２】
一般にＭＯＳトランジスタではソース領域あるいはドレイン領域が、素子領域を構成する逆導電型のウェル中に形成される。その際、かかるソース領域あるいはドレイン領域は前記ウェルから、前記ソ―ス領域とウェル、あるいはドレイン領域とウェルの界面に形成されるｐｎ接合により分離されている。
【０００３】
しかしこのような通常の構造のＭＯＳトランジスタでは、ｐｎ接合に伴う寄生容量により動作速度が低下してしまい、またリーク電流が発生しやすい問題点を有している。
【０００４】
このような事情で、素子領域においてウェルがソース領域あるいはドレイン領域から、前記ソースあるいはドレイン領域の下に局所的に形成された酸化膜や窒化膜、ボイドなどの絶縁構造で分離されたＭＯＳトランジスタ構造が提案されている。かかるＭＯＳトランジスタ構造は、接合容量の低減効果があり、またリーク電流を低減することができることから、重要である。
【０００５】
このようなＭＯＳトランジスタ構造の形成プロセスとして、ＳｉＧｅ混晶層上にＳｉ層を形成した積層構造を形成し、その後、Ｓｉ層とＳｉＧｅ混晶層の間のエッチングレートの差を利用してＳｉＧｅ混晶層のみを除去する方法が提案されている（特許文献１)。ＳｉＧｅ混晶層を除去した後の空洞をシリコン酸化膜で充填することにより、ソース領域あるいはドレイン領域の直下に局所的にシリコン酸化膜の埋込領域を形成することができ、局所的にＳＯＩ（silicon-on-insulator）構造を形成することが可能となる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−１００４０号公報
【特許文献２】特開２０１１−３７８８号公報
【非特許文献】
【０００７】
【非特許文献１】Kim, Y.S., et al. IEDM Tech. Dig., pp.871-874, 2006.
【発明の概要】
【発明が解決しようとする課題】
【０００８】
一例によれば、シリコン基板中、チャネル領域の両側にトレンチを形成し、上記トレンチを、ＳｉＧｅ混晶層上にＳｉ層を形成した積層構造により充填し、その後で前記ＳｉＧｅ混晶層をエッチングにより選択的に除去することが行われる。
【０００９】
しかしこのようなプロセスでは、前記トレンチにＳｉＧｅ混晶層を形成する際に、ＳｉＧｅ混晶層がトレンチの側壁面を覆って形成される場合があり、前記ＳｉＧｅ混晶層上に形成されるＳｉ層がシリコン基板の一部をなす前記トレンチの側壁面に、直接にではなく、ＳｉＧｅ混晶層を介して接続される状況が発生することがある。
【００１０】
このような構造が生じると、ＳｉＧｅ混晶層をエッチングにより選択的に除去した場合、その上に形成されていたＳｉ層が力学的な支えを失い、Ｓｉ層が、前記ＳｉＧｅ混晶層に対応して形成され、まだ酸化膜で埋め込まれていない空洞に落下するなど、構造の安定性が損なわれるおそれがある。
【課題を解決するための手段】
【００１１】
一の側面によれば半導体装置は、素子分離領域により画成された第１導電型のウェルを有する半導体基板と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、第１のゲート側壁面と、前記第１のゲート側壁面と対向する第２のゲート側壁面とを有するゲート電極と、前記第１および第２のゲート側壁面上にそれぞれ形成された第１および第２の側壁絶縁膜と、前記半導体基板中、前記第１の側壁絶縁膜の下に形成された、前記第１導電型とは反対の第２導電型のソースエクステンション領域と、前記半導体基板中、前記第２の側壁絶縁膜の下に形成された、前記第２導電型のドレインエクステンション領域と、を含み、前記半導体基板は、前記第１の側壁絶縁膜、前記ゲート電極および前記第２の側壁絶縁膜を支えるメサ構造を形成し、前記メサ構造は、第１の側壁面と第２の側壁面を有し、前記メサ構造の前記第１の側壁面の外側には、前記第２導電型を有しソース領域を形成する第１の半導体層が、前記第１の側壁面において前記半導体基板に接続されて形成されており、前記メサ構造の前記第２の側壁面の外側には、前記第２導電型を有しドレイン領域を形成する第２の半導体層が、前記第２の側壁面において前記半導体基板に接続されて形成されており、前記第１および第２の半導体層の直下には、第１の絶縁膜よりなる第１および第２の埋込絶縁領域がそれぞれ形成され、前記第１の埋込絶縁領域と前記第１の側壁面の間、および前記第２の埋込絶縁領域と前記第２の側壁面の間には、第２および第３の絶縁膜がそれぞれ形成されており、前記第１の絶縁膜はシリコン酸化膜であり、前記第２および第３の絶縁膜はシリコン酸化膜またはシリコン窒化膜またはシリコン酸窒化膜であり、前記第１および第２の半導体層は前記半導体基板に対してエピタキシャルに形成されている。
【００１２】
他の側面によれば半導体装置の製造方法は、半導体基板上にゲート電極を形成する工程と、前記ゲート電極を形成する工程の後、前記ゲート電極をマスクとして前記半導体基板中に不純物元素を導入し、前記半導体基板中にソースエクステンション領域およびドレインエクステンション領域を形成する工程と、前記ソースエクステンション領域およびドレインエクステンション領域を形成する工程の後、前記ゲート電極の第１の側壁面に第１の側壁絶縁膜を、前記ゲート電極の第２の側壁面に第２の側壁絶縁膜を形成する工程と、
前記第１および第２の側壁絶縁膜を形成する工程の後、前記ゲート電極、前記第１の側壁絶縁膜および前記第２の側壁絶縁膜をマスクとして、前記半導体基板中に第１のトレンチおよび第２のトレンチを、前記第１のトレンチの側壁面が、前記ソースエクステンション領域が形成されている前記半導体基板の第１の部分を露出し、また前記第２のトレンチの側壁面が、前記ドレインエクステンション領域が形成されている前記半導体基板の第２の部分を露出するように形成する工程と、前記第１および第２のトレンチを形成する工程の後、前記第１および第２のトレンチの前記側壁面を絶縁膜で覆う工程と、前記第１および第２のトレンチの前記側壁面を絶縁膜で覆う工程の後、前記第１のトレンチの下部に前記半導体基板を構成する半導体に対してエッチング選択性を有する第１の半導体層を、また前記第２のトレンチの下部に前記半導体に対してエッチング選択性を有する第２の半導体層を形成する工程と、前記第１および第２の半導体層を形成する工程の後、前記第１および第２のトレンチの側壁面において露出している前記絶縁膜を除去する工程と、前記絶縁膜を除去する工程の後、前記第１および第２のトレンチにおいて、前記第１の半導体層上に前記半導体基板と同じ半導体よりなる第３の半導体層を、また前記第２の半導体層上に前記半導体基板と同じ半導体よりなる第４の半導体層を、前記第３の半導体層が前記第１のトレンチの側壁面において前記半導体基板に結合するように、また前記第４の半導体層が前記第２のトレンチの側壁面において前記半導体基板に結合するように、それぞれ形成する工程と、前記第３および第４の半導体層を形成する工程の後、前記第１および第２の半導体層を、前記半導体基板および前記第３および第４の半導体層に対してエッチングにより選択的に除去し、前記第１の半導体層に対応して第１の空洞を、前記第２の半導体層に対応して第２の空洞を形成する工程と、前記第１および第２の空洞を形成する工程の後、前記第１および第２の空洞を第１および第２の埋込絶縁膜によりそれぞれ充填する工程と、前記第１および第２の空洞を前記第１および第２の埋込絶縁膜によりそれぞれ充填する工程の後、前記第３および第４の半導体層に不純物元素を導入し、前記第３の半導体層にソース領域を、前記第４の半導体層にドレイン領域を形成する工程と、を含む。
【発明の効果】
【００１３】
一の実施形態によれば、ソース領域およびドレイン領域となる第３および第４の半導体層が、前記第１および第２のトレンチ側壁面において半導体基板に結合するため、その下の第１および第２の半導体層を選択的に除去して空洞を形成しても、前記第３および第４の半導体層の支えが消滅することはなく、前記空洞を埋め込み絶縁膜で充填することにより、ソース領域およびドレイン領域に局所的にＳＯＩ構造を形成した半導体装置が得られる。
【図面の簡単な説明】
【００１４】
【図１Ａ】第１の実施形態による半導体装置の製造方法を示す断面図（その１）である。
【図１Ｂ】第１の実施形態による半導体装置の製造方法を示す断面図（その２）である。
【図１Ｃ】第１の実施形態による半導体装置の製造方法を示す断面図（その３）である。
【図１Ｄ】第１の実施形態による半導体装置の製造方法を示す断面図（その４）である。
【図１Ｅ】第１の実施形態による半導体装置の製造方法を示す断面図（その５）である。
【図１Ｆ】第１の実施形態による半導体装置の製造方法を示す断面図（その６）である。
【図１Ｇ】第１の実施形態による半導体装置の製造方法を示す断面図（その７）である。
【図１Ｈ】第１の実施形態による半導体装置の製造方法を示す断面図（その８）である。
【図１Ｉ】第１の実施形態による半導体装置の製造方法を示す断面図（その９）である。
【図１Ｊ】第１の実施形態による半導体装置の製造方法を示す断面図（その１０）である。
【図１Ｋ】第１の実施形態による半導体装置の製造方法を示す断面図（その１１）である。
【図１Ｌ】第１の実施形態による半導体装置の製造方法を示す断面図（その１２）である。
【図１Ｍ】第１の実施形態による半導体装置の製造方法を示す断面図（その１３）である。
【図１Ｎ】第１の実施形態による半導体装置の製造方法を示す断面図（その１４）である。
【図１Ｏ】第１の実施形態による半導体装置の製造方法を示す断面図（その１５）である。
【図１Ｐ】第１の実施形態による半導体装置の製造方法を示す断面図（その１６）である。
【図１Ｑ】第１の実施形態による半導体装置の製造方法を示す断面図（その１７）である。
【図１Ｒ】第１の実施形態による半導体装置の製造方法を示す断面図（その１８）である。
【図１Ｓ】第１の実施形態による半導体装置の製造方法を示す断面図（その１９）である。
【図１Ｔ】第１の実施形態による半導体装置の製造方法を示す断面図（その２０）である。
【図２Ａ】第１の実施形態の一変形例による半導体装置の製造方法を示す断面図（その１）である。
【図２Ｂ】第１の実施形態の一変形例による半導体装置の製造方法を示す断面図（その２）である。
【図３Ａ】第２の実施形態による半導体装置の製造方法を示す断面図（その１）である。
【図３Ｂ】第２の実施形態による半導体装置の製造方法を示す断面図（その２）である。
【図３Ｃ】第２の実施形態による半導体装置の製造方法を示す断面図（その３）である。
【図３Ｄ】第２の実施形態による半導体装置の製造方法を示す断面図（その４）である。
【図３Ｅ】第２の実施形態による半導体装置の製造方法を示す断面図（その５）である。
【図３Ｆ】第２の実施形態による半導体装置の製造方法を示す断面図（その６）である。
【図３Ｇ】第２の実施形態による半導体装置の製造方法を示す断面図（その７）である。
【図３Ｈ】第２の実施形態による半導体装置の製造方法を示す断面図（その８）である。
【図３Ｉ】第２の実施形態による半導体装置の製造方法を示す断面図（その９）である。
【図３Ｊ】第２の実施形態による半導体装置の製造方法を示す断面図（その１０）である。
【図３Ｋ】第２の実施形態による半導体装置の製造方法を示す断面図（その１１）である。
【図３Ｌ】第２の実施形態による半導体装置の製造方法を示す断面図（その１２）である。
【図３Ｍ】第２の実施形態による半導体装置の製造方法を示す断面図（その１３）である。
【図３Ｎ】第２の実施形態による半導体装置の製造方法を示す断面図（その１４）である。
【図３Ｏ】第２の実施形態による半導体装置の製造方法を示す断面図（その１５）である。
【図３Ｐ】第２の実施形態による半導体装置の製造方法を示す断面図（その１６）である。
【図３Ｑ】第２の実施形態による半導体装置の製造方法を示す断面図（その１７）である。
【図３Ｒ】第２の実施形態による半導体装置の製造方法を示す断面図（その１８）である。
【図３Ｓ】第２の実施形態による半導体装置の製造方法を示す断面図（その１９）である。
【図３Ｔ】第２の実施形態による半導体装置の製造方法を示す断面図（その２０）である。
【図３Ｕ】第２の実施形態による半導体装置の製造方法を示す断面図（その２１）である。
【図３Ｖ】第２の実施形態による半導体装置の製造方法を示す断面図（その２２）である。
【図３Ｗ】第２の実施形態による半導体装置の製造方法を示す断面図（その２３）である。
【図３Ｘ】第２の実施形態による半導体装置の製造方法を示す断面図（その２４）である。
【図４Ａ】第３の実施形態による半導体装置の製造方法を示す断面図（その１）である。
【図４Ｂ】第３の実施形態による半導体装置の製造方法を示す断面図（その２）である。
【図４Ｃ】第３の実施形態による半導体装置の製造方法を示す断面図（その３）である。
【図５Ａ】第３の実施形態の一変形例による半導体装置の製造方法を示す断面図（その１）である。
【図５Ｂ】第３の実施形態の一変形例による半導体装置の製造方法を示す断面図（その２）である。
【図５Ｃ】第３の実施形態の一変形例による半導体装置の製造方法を示す断面図（その３）である。
【図６Ａ】第１の実施形態の一変形例による半導体装置の製造方法を示す断面図（その１）である。
【図６Ｂ】第１の実施形態の一変形例による半導体装置の製造方法を示す断面図（その２）である。
【図７Ａ】第４の実施形態による半導体装置の製造方法を示す断面図（その１）である。
【図７Ｂ】第４の実施形態による半導体装置の製造方法を示す断面図（その２）である。
【図７Ｃ】第４の実施形態による半導体装置の製造方法を示す断面図（その３）である。
【図７Ｄ】第４の実施形態による半導体装置の製造方法を示す断面図（その４）である。
【図７Ｅ】第４の実施形態による半導体装置の製造方法を示す断面図（その５）である。
【図７Ｆ】第４の実施形態による半導体装置の製造方法を示す断面図（その６）である。
【図７Ｇ】第４の実施形態による半導体装置の製造方法を示す断面図（その７）である。
【図７Ｈ】第４の実施形態による半導体装置の製造方法を示す断面図（その８）である。
【図７Ｉ】第４の実施形態による半導体装置の製造方法を示す断面図（その９）である。
【図７Ｊ】第４の実施形態による半導体装置の製造方法を示す断面図（その１０）である。
【図７Ｋ】第４の実施形態による半導体装置の製造方法を示す断面図（その１１）である。
【図７Ｌ】第４の実施形態による半導体装置の製造方法を示す断面図（その１２）である。
【図７Ｍ】第４の実施形態による半導体装置の製造方法を示す断面図（その１３）である。
【図７Ｎ】第４の実施形態による半導体装置の製造方法を示す断面図（その１４）である。
【図７Ｏ】第４の実施形態による半導体装置の製造方法を示す断面図（その１５）である。
【図７Ｐ】第４の実施形態による半導体装置の製造方法を示す断面図（その１６）である。
【図７Ｑ】第４の実施形態による半導体装置の製造方法を示す断面図（その１７）である。
【図７Ｒ】第４の実施形態による半導体装置の製造方法を示す断面図（その１８）である。
【図８Ａ】第４の実施形態の一変形例を示す断面図（その１）である。
【図８Ｂ】第４の実施形態の一変形例を示す断面図（その２）である。
【発明を実施するための形態】
【００１５】
以下、図１Ａ〜図１Ｔを参照しながら、第１の実施形態によるＭＯＳトランジスタの製造方法を説明する。
【００１６】
図１Ａを参照するに、単結晶バルクシリコンよりなるシリコン基板１１の例えば（１００）面よりなる平坦な基板表面のうち、ｐチャネルＭＯＳトランジスタが形成される素子領域１１Ａをフォトレジストパタ―ン（図示せず）で覆い、前記シリコン基板１１表面のうちｎチャネルＭＯＳトランジスタが形成される素子領域１１Ｂに、例えばＢ（ボロン）を加速エネルギ３００ｋｅＶ以下、ドーズ量５×１０１３以下の範囲で、好ましくは加速エネルギ１５０ＫｅＶ、ドーズ量３×１０１３の条件で注入することでｐ型ウェル１１ＰＷを形成する。イオン注入時の傾斜角（Ｔｉｌｔ）は任意で入射方向（Ｔｗｉｓｔ）を１方向以上で注入しても良く、注入種としてはＢの他にもＢＦ２やＩｎなどを１種類以上用いても良い。
【００１７】
またその際、前記シリコン基板１１の素子領域１１Ｂに、例えばＢ（ボロン）を加速エネルギ１５０ｋｅＶ以下、ドーズ量１×１０1３ｃｍ-2以下の範囲で、好ましくは加速エネルギ３０ＫｅＶ、ドーズ量５×１０1２ｃｍ-2の条件でイオン注入しチャネルストップ注入を行ってもよい。本チャネルストップ注入時のＴｉｌｔは任意で、Ｔｗｉｓｔを１方向以上で注入しても良く、イオン種としてＢのほかにもＢＦ２やＩｎなどを１種類以上用いても良い。
【００１８】
次に前記ｎチャネルＭＯＳトランジスタの閾値調整のためのイオン注入を行なう。例えば、Ｂを加速エネルギ４０ＫｅＶ以下、ドーズ量３×１０1３ｃｍ-2の範囲で、好ましくは加速エネルギ２０ＫｅＶ，ドーズ量１×１０1３ｃｍ-2の条件で注入する。この際、イオン注入時のＴｉｌｔは任意で、Ｔｗｉｓｔを１方向以上で注入しても良い。またＢ以外にもＩｎやＢＦ２、Ｂ１０ＨｘなどそのほかのＢ分子イオンを１種類以上使用しても良い。
【００１９】
次にアッシング処理又はＳＰＭ（sulfuric acid hydrogen peroxide mixture）等を用いたウェット処理により、前記シリコン基板１１の素子領域１１Ａ上のレジストパタ―ンを除去し、今度は前記素子領域１１Ｂをレジストパターンで覆った状態で、前記素子領域１１Ａにｎ型ウェル１１ＮＷを、同様にして形成する。
【００２０】
より具体的には、前記シリコン基板１１上の前記素子領域１１Ｂをレジストパタ―ン（図示せず）で覆い、前記素子領域１１Ａに、例えば不純物元素としてＰ（リン）を加速エネルギ６００ｋｅＶ以下、ドーズ量５×１０1３ｃｍ-2以下の範囲で、好ましくは加速エネルギ３５０ＫｅＶ、ドーズ量３×１０1３ｃｍ-2の条件でイオン注入し、前記ｎ型ウェル１１ＮＷを形成する。イオン注入時のＴｉｌｔは任意でＴｗｉｓｔを１方向以上の条件で注入しても良く、イオン種としてＰのほかにもＡｓやＳｂなどを１種類以上用いても良い。
【００２１】
またその際、前記シリコン基板１１の素子領域１１Ａに、例えば、Ａｓ（ヒ素）を加速エネルギ３００ｋｅＶ以下、ドーズ量１×１０1３ｃｍ-2以下の範囲で、好ましくは加速エネルギ１００ＫｅＶ、ドーズ量５×１０1２ｃｍ-2の条件下でイオン注入しチャネルストップ注入をおこなってもよい。本イオン注入時のＴｉｌｔは任意でＴｗｉｓｔを１方向以上の条件で注入しても良く、イオン種としてＰのほかにもＡｓやＳｂなどを１種類以上用いても良い。
【００２２】
次に前記ｐチャネルＭＯＳトランジスタの閾値調整のためのイオン注入を行なう。例えばＡｓを加速エネルギ２００ＫｅＶ以下、ドーズ量３×１０1３ｃｍ-2以下の範囲で、好ましくは加速エネルギ１３０ＫｅＶ、ドーズ量３×１０1３ｃｍ-2の条件でイオン注入を行なう。この際Ｔｉｌｔは任意でＴｗｉｓｔを１方向以上で注入しても良く、イオン種としてＰ、Ａｓ、Ｓｂなどを１種類以上使用しても良い。
【００２３】
次に、アッシング処理又はＳＰＭ等を用いたウェット処理により、前記素子領域１１Ｂに形成したレジストパタ―ンを除去し、その後、前記シリコン基板１１に対し例えば１０００℃の温度で、約１０秒間、スパイクアニールを行い、前記シリコン基板１１中に注入されたＢ、Ｐ及びＡｓ等の不純物元素を活性化する。
【００２４】
なお以上の説明では、前記図１Ａの工程においてウェル注入およびチャネル注入を最初に行なったが、これは後述するＳＴＩ構造形成後に実施しても良い。
【００２５】
次に図１Ｂを参照するに、前記シリコン基板１１上にＣＶＤ法により酸化膜を成膜し、さらに前記酸化膜をパターニングすることにより、前記シリコン基板１１のうち、前記ｐチャネルＭＯＳトランジスタのチャネル領域となる部分を含む基板部分１１ＣＨ１および前記ｎチャネルＭＯＳトランジスタのチャネル領域となる部分を含む基板部分１１ＣＨ２に、酸化膜パタ―ン１１Ｏｘ１，１１Ｏｘ２をそれぞれ形成する。さらに前記酸化膜パタ―ン１１Ｏｘ１，１１Ｏｘ２をマスクに前記シリコン基板１１を、例えばＣｌ２やＨＣｌをエッチングガスとして使ってドライエッチングすることにより、前記シリコン基板１１中、前記基板部分１１ＣＨ１の両側、および基板部分１１ＣＨ２の両側に、深さが４０ｎｍ〜１５０ｎｍのトレンチＴＡ１〜ＴＡ３を形成する。図示の例では、前記基板部分１１ＣＨ１，１１ＣＨ２は、前記図１Ｂ中において、例えば３０ｎｍ〜１００ｎｍ程度の幅を有する。
【００２６】
前記トレンチＴＡ１〜ＴＡ３の形成の結果、前記酸化膜パタ―ン１１Ｏｘ１および１１Ｏｘ２が形成されている前記基板部分１１ＣＨ１および基板部分１１ＣＨ２は、前記シリコン基板１１から、前記シリコン基板１１の一部として上方へ延在するメサ構造を形成する。
【００２７】
次に図１Ｃに示すように前記図１Ｂの構造上に例えばシリコン酸化膜やシリコン窒化膜、あるいはシリコン酸窒化膜などの絶縁膜１１ＴＯｘを、例えばＣＶＤ法やＡＬＤ法（原子層堆積法）などの気相堆積法により、一様な膜厚に堆積する。前記絶縁膜１１ＴＯｘの膜厚は１０ｎｍ以下であるのが好ましく、２ｎｍ程度もあれば十分である。前記絶縁膜１１ＴＯｘは、前記酸化膜パタ―ン１１ＯＸ１，１１ＯＸ２の表面、および前記トレンチＴＡ１，ＴＡ２，ＴＡ３の底面および側壁面を略一様な膜厚で覆って形成される。
【００２８】
次に図１Ｄに示すように図１Ｃの構造に対し、前記シリコン基板１１の面に略垂直に作用する異方性エッチングをＲＩＥ法により行い、前記トレンチＴＡ１〜ＴＡ３の底部から前記絶縁膜１１ＴＯｘを除去し、前記トレンチＴＡ１〜ＴＡ３の底部において前記シリコン基板１１を露出させる。図１Ｄの構造では、前記絶縁膜１１ＴＯｘは前記酸化膜パタ―ン１１ＯＸ１，１１ＯＸ２の表面からも除去されており、前記トレンチＴＡ１，ＴＡ２の側壁面にのみ残されている。
【００２９】
次に図１Ｅに示すように前記酸化膜パタ―ン１１Ｏｘ１，１１Ｏｘ２を再びマスクに使い、前記シリコン基板１１の露出表面、すなわち前記トレンチＴＡ１〜ＴＡ３の底に、ＳｉＧｅ混晶層１１ＳＧ１〜１１ＳＧ３を、例えばシラン（ＳｉＨ4）あるいはジクロロシラン（ＳｉＨ２Ｃｌ２），モノゲルマン（ＧｅＨ4），塩化水素（ＨＣｌ），および水素（Ｈ2）の混合ガスを原料に用いたＣＶＤ法により、例えば２０ｎｍ〜８０ｎｍの厚さで選択的にエピタキシャル成長させる。尚、本明細におけるＳｉＧｅ混晶層という記載は、ＳｉとＧｅ以外に更に他の元素を有する混晶層も含むものを意味する。ＳｉＣ混晶層という記載も、ＳｉとＣ以外に更に元素を有する混晶層も含むものを意味する。
【００３０】
例えば前記ＳｉＧｅ混晶層１１ＳＧ１〜１１ＳＧ３のエピタキシャル成長は、１３３０〜１３３００Ｐａ（１０〜１００Ｔｏｒｒ）の圧力下、好ましくは５３２０Ｐａ（４０Ｔｏｒｒ）の圧力下、６５０〜７５０℃の基板温度、好ましくは７００℃の基板温度にて、水素ガス分圧を４０００Ｐａ〜６０００Ｐａ、好ましくは５３００Ｐａに設定し、ジクロロシラン分圧を２０Ｐａ〜３０Ｐａ、好ましくは２６Ｐａに設定し、モノゲルマンの分圧を１０Ｐａ〜１５Ｐａ、好ましくは１２Ｐａに設定し、塩化水素分圧を１０Ｐａ〜１５Ｐａ、好ましくは１２Ｐａに設定し、４５ｎｍ／分の成長速度で行うことができる。
【００３１】
前記ＳｉＧｅ混晶層１１ＳＧ１〜１１ＳＧ３としては、例えばＧｅを原子分率で２０％程度含むものが使われるが、シリコン基板１１に対してエピタキシャルに成長できる範囲でＧｅの組成はより増大させることができる。例えばＧｅを原子分率で４０％程度含むＳｉＧｅ混晶を、前記ＳｉＧｅ混晶層１１ＳＧ１〜１１ＳＧ３として使うことも可能である。また前記ＳｉＧｅ混晶層１１ＳＧ１〜１１ＳＧ３として、Ｃをさらに含むＳｉＧｅＣ混晶層を使うことも可能である。
【００３２】
図１Ｅよりわかるように、本実施形態では前記トレンチ１１ＴＡ１，１１ＴＡ２，１１ＴＡ３の側壁面は前記絶縁膜１１ＴＯｘにより覆われているため、ＳｉＧｅ混晶層１１ＳＧ１〜１１ＳＧ３が前記トレンチの側壁面を覆うことはない。
【００３３】
次に図１Ｆの工程において、前記トレンチ１１ＴＡ１，１１ＴＡ２，１１ＴＡ３の側壁面を覆う絶縁膜１１ＴＯｘのうち、露出している部分をウェットエッチングあるいはドライエッチングにより除去し、前記トレンチ１１ＴＡ１，１１ＴＡ２，１１ＴＡ３の側壁面において、前記シリコン基板１１を露出させる。その結果、図１Ｆ中に円で囲んで示した拡大図よりわかるように、前記絶縁膜１１ＴＯｘの上端は前記ＳｉＧｅ混晶層１１ＳＧ１の上端から多少後退した位置に形成され、凹面形状を示すことが多い。
【００３４】
次に図１Ｇの工程において、シランガスあるいはジシラン，塩化水素および水素の混合ガスを原料に用い、前記ＳｉＧｅ混晶層１１ＳＧ１〜１１ＳＧ３上にシリコンエピタキシャル層１１ＥＳ１〜１１ＥＳ３を、それぞれエピタキシャル成長させ、前記トレンチＴＡ１〜ＴＡ３を実質的に完全に充填する。
【００３５】
例えば前記シリコンエピタキシャル層１１ＥＳ１〜１１ＥＳ３の成長は、１３３０〜１３３００Ｐａ（１０〜１００Ｔｏｒｒ）の圧力下、好ましくは５３２０Ｐａ（４０Ｔｏｒｒ）の圧力下、６５０〜７５０℃の基板温度、好ましくは７００℃の基板温度にて、水素ガス分圧を４０００Ｐａ〜６０００Ｐａ、好ましくは５３００Ｐａに設定し、ジクロロシラン分圧を１５Ｐａ〜２５Ｐａ、好ましくは２１Ｐａに設定し、塩化水素分圧を３Ｐａ〜１０Ｐａ、好ましくは５Ｐａに設定し、０．７ｎｍ／分の成長速度で行うことができる。
【００３６】
その結果、前記メサ構造を形成する基板部分１１ＣＨ１および１１ＣＨ２の両側が前記ＳｉＧｅ混晶層１１ＳＧ１〜１１ＳＧ３およびシリコンエピタキシャル層１１ＥＳ１〜１１ＥＳ３の積層構造により埋め込まれる。
【００３７】
このようにして形成されたシリコンエピタキシャル層１１ＥＳ１〜１１ＥＳ３は、前記基板１１と、前記トレンチＴＡ１〜ＴＡ３の側壁面においてエピタキシャルに結合する。
【００３８】
次に図１Ｈを参照するに、前記酸化膜パタ―ン１１Ｏｘ１，１１Ｏｘ２が除去され、さらに所定の素子分離領域に素子分離溝１１ＴＩ１〜１１ＴＩ３を、ドライエッチングにより、前記ＳｉＧｅ混晶層１１ＳＧ１〜１１ＳＧ３の底面よりも深く、その下のシリコン基板１１に到達するように形成する。その結果、前記素子分離溝１１ＴＩ１〜１１ＴＩ３の側壁面には、前記ＳｉＧｅ混晶層１１ＳＧ１〜１１ＳＧ３が露出する。また図１Ｈでは形成したトレンチが数度のエッチングテーパ角度を持つように描写しているが、このテーパ角度はエッチング条件に起因するものであり、角度ゼロのストレートに加工することも可能である。また後で図６Ａ，６Ｂで説明するように結晶面を発達させ、楔状に加工することも可能である。
【００３９】
そこで次に図１Ｉの工程において、前記ＳｉＧｅ混晶層１１ＳＧ１〜１１ＳＧ３を例えばＨＣｌとＨ2の混合ガスを使ったドライエッチングにより、その上のシリコンエピタキシャル層１１ＥＳ１〜１１ＥＳ３、あるいはその下のシリコン基板１１に対して選択的に除去する。例えばかかるドライエッチングは、圧力が５０ＰａのＡｒなどの希ガスプラズマ中、７５０℃の温度で１２０秒間にわたり、ＨＣｌガスを１ｓｌｍの流量で供給し、水素ガスを１０ｓｌｍの流量で供給しながら行うことが可能である。
【００４０】
またこのＳｉＧｅ混晶層１１ＳＧ１〜１１ＳＧ３の選択エッチングは、Ｃｌ2ガスを使って実施することも可能である。また前記ＳｉＧｅ混晶層１１ＳＧ１〜１１ＳＧ３の選択エッチングは、ウェットエッチングにより実施することも可能である。
【００４１】
あるいは図１Ｉのエッチング工程を、アルゴンで希釈したＣＦ４ガスをエッチングガスとして使ったドライエッチングによって実行することもできる。この場合には、圧力が１００ＰａのＡｒプラズマ中、室温において３０秒間、ＣＦ４ガスを１ｓｌｍの流量で供給することにより所望のエッチングを行うことが可能である。
【００４２】
前記ＳｉＧｅ混晶層１１ＳＧ１〜１１ＳＧ３の選択エッチングの結果、前記シリコン基板１１中には前記ＳｉＧｅ混晶層１１ＳＧ１〜１１ＳＧ３にそれぞれ対応して、ボイド１１Ｖ１〜１１Ｖ３が形成される。ただし図１Ｅの例では、前記ボイド１１Ｖ２は素子分離溝１１ＴＩ２により２つの部分に分断されている。
【００４３】
なお図１Ｉの工程において、前記素子分離溝１１ＴＩ１，１１ＴＩ２，１１ＴＩ３は、必ずシリコン基板１１に到達する必要はなく、前記ＳｉＧｅ混晶層１１ＳＧ１〜１１ＳＧ３が部分的に露出するように形成されていればよい。
【００４４】
本実施形態では図１Ｄの工程でトレンチ１１ＴＡ１〜１１ＴＡ３の側壁面を薄い絶縁膜１１ＴＯｘで覆っているため図１Ｆの工程で前記側壁面にＳｉＧｅ混晶層が付着することがなく、図１Ｉの工程において、前記シリコンエピタキシャル層１１ＥＳ１〜１１ＥＳ３は前記トレンチ１１ＴＡ１〜１１ＴＡ３の側壁面において前記シリコン基板１１にエピタキシャルに、すなわち格子整合して直接に結合している。このため前記ＳｉＧｅ混晶層１１ＳＧ１〜１１ＳＧ３のエッチングに伴いボイド１１Ｖ１〜１１Ｖ３が形成されても、シリコンエピタキシャル層１１ＥＳ１〜１１ＥＳ３がシリコン基板１１から脱離して落下することはなく、図１Ｉの構造は安定に維持される。
【００４５】
次に図１Ｊに示すように、前記図１Ｅの構造上に埋込絶縁膜１１ＩＦの堆積を行ない、前記ボイド１１Ｖ１〜１１Ｖ３を前記埋込絶縁膜１１ＩＦで充填する。この埋込絶縁膜１１ＩＦはシリコン酸化膜やシリコン窒化膜を主成分とする膜であり、その堆積にはAtomic layered deposition（ＡＬＤ）法やＣＶＤ法、ＳＯＤ（spin-on-dielectric）法など、ステップカバレッジに優れた成膜方法を使うのが好ましい。図示の例ではＡＬＤ法によりシリコン酸化膜を主成分とする絶縁膜を前記埋込絶縁膜１１ＩＦとして堆積している。このときの成膜は、例えばテトラジメチルアミノシラン（ＴＤＭＡＳ）やオゾン（Ｏ３）を原料ガスとして温度３００〜６００℃で実施した。原料ガスとしては他にＢＴＢＢＡＳや酸素（Ｏ２）を用いても良い。ＡＬＤ法により成膜された埋込絶縁膜１１ＩＦは、図１Ｅの構造の全面にコンフォーマルに堆積され、前記ボイド１１Ｖ１〜１１Ｖ３を実質的に完全に充填する。ただし前記埋込絶縁膜１１ＩＦは前記ボイド１１Ｖ１〜１１Ｖ３を完全に充填する必要はなく、未充填部が残されていても問題はない。前記埋込絶縁膜１１ＩＦ中に空隙が残留した場合には、埋込絶縁膜１１ＩＦ全体の比誘電率を低減できる好ましい効果が得られる。
【００４６】
また図１Ｊの工程において前記埋込絶縁膜１１ＩＦの成膜は、ＡＬＤ法とＣＶＤ法、あるいはＡＬＤ法とＳＯＤ法を組み合わせて行うことも可能である。前記ボイド１１Ｖ１〜１１Ｖ３を充填する埋込絶縁膜１１ＩＦ中に空隙が残ってもよい、あるいは残すのが望ましい場合には、前記埋込絶縁膜１１ＩＦの成膜はＣＶＤ法やＳＯＤ法により行うことができる。
【００４７】
次に図１Ｋに示すように、前記図１Ｇの工程で堆積された埋込絶縁膜１１ＩＦが、前記シリコン基板１１の表面から、例えばフッ酸を使うウェット処理などにより除去され、さらに図１Ｌの工程において、前記素子分離溝１１ＴＩ１〜１１ＴＩ３にＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）法によりシリコン酸化膜を埋め込む。さらにＣＭＰ（Chemical Mechanical Polishing）法により、前記シリコン基板１１上に堆積したシリコン酸化膜を除去し、前記素子分離溝１１ＩＴ１〜１１ＴＩ３を素子分離絶縁膜１１Ｉ１〜１１Ｉ３により充填したＳＴＩ構造の素子分離領域を形成する。
【００４８】
このように前記素子分離領域に対応して素子分離絶縁膜１１Ｉ１〜１１Ｉ３を形成することにより、前記シリコン基板１１上においてｐチャネルＭＯＳトランジスタの素子領域１１ＡおよびｎチャネルＭＯＳトランジスタの素子領域１１Ｂが、前記素子分離絶縁膜１１Ｉ１〜１１Ｉ３により画成される。
【００４９】
なお図１Ａで説明したように、前記ｎ型ウェル１１ＮＷやｐ型ウェル１１ＰＷなどを形成するウェル注入およびチャネル注入は、前記素子分離絶縁膜１１Ｉ１〜１１Ｉ３の形成後に実施しても良い。
【００５０】
図１Ｌの工程においてはさらに、前記シリコン基板１１上に、ｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタのゲート絶縁膜となる薄い絶縁膜１２が形成される。かかるゲート絶縁膜１２の形成は、例えば前記シリコン基板１１の表面を約９００℃でドライ酸化して膜厚が約１ｎｍの下地酸化膜を形成し、その後ＮＯ雰囲気中においてプラズマ窒化を行ってこれを酸窒化膜に変換することにより実行してもよい。この場合、前記プラズマ窒化は、ＮＯ雰囲気中のみならず、Ｎ2Ｏ雰囲気中又はＮＨ3雰囲気中において実行してもよい。また、ゲート酸化膜１２は酸窒化膜に限らず、ＨｆＯ２膜やＨｆＳｉＯ４膜などの高誘電率（High-Ｋ）絶縁膜であってもよい。また各素子領域毎に異なるレジストプロセスを用いることにより、素子領域１１Ａ，１１Ｂで膜厚や膜種などの異なるゲート酸化膜を形成することも可能である。
【００５１】
次に図１Ｍの工程において、図示はしないが、まず前記図１Ｌの構造上、すなわち前記ゲート絶縁膜１２上に、ＬＰＣＶＤ（Low Pleasure Chemical Vapor Deposition）法などにより、約６００℃の温度でポリシリコン膜（図示せず）を、例えば約１００ｎｍの膜厚に堆積する。さらに図１Ｍの工程では、前記素子領域１１Ａにおいて前記ポリシリコン膜をレジストパタ―ンで覆い、前記素子領域１１Ｂにおいて前記ポリシリコン膜中にｎ型不純物をイオン注入し、これをｎ型にドープする。例えば、Ｐ（リン）を、加速エネルギ３０ｋｅＶ以下、ドーズ量２×１０15ｃｍ-2〜２×１０1６ｃｍ-2の範囲で、好ましくは加速エネルギ２０ＫｅＶ，ドーズ量５×１０1５ｃｍ-2の条件下でイオン注入する。本イオン注入時のＴｉｌｔは任意でＴｗｉｓｔを１方向以上で注入しても良く、イオン注入種としてＰやＡｓなど１種類以上使用しても良い。なおプレアモルファス化のためにＧｅやＳｉを先に注入しても良い。さらにアッシング処理又はＳＰＭ等を用いたウェット処理により、前記レジストパタ―ンを除去する。
【００５２】
さらに今度は前記素子領域１１Ｂにおいて前記ポリシリコン膜をレジストパタ―ンで覆い、前記素子領域１１Ａにおいて前記ポリシリコン膜中にｐ型不純物をイオン注入し、これをｐ型にドープする。例えば、Ｂ（ボロン）を、加速エネルギ７ｋｅＶ以下、ドーズ量２×１０15ｃｍ-2〜２×１０1６ｃｍ-2の範囲で、好ましくは加速エネルギ５ＫｅＶ、ドーズ量５×１０1５ｃｍ-2の条件下でイオン注入を行うことができる。本イオン注入時のＴｉｌｔは任意でＴｗｉｓｔを１方向以上で注入しても良い。またイオン注入種としてＢやＢＦ２、Ｂ１０Ｈｘなどのその他のＢ分子イオンを１種類以上使用しても良い。なおプレアモルファス化のためにＧｅやＳｉを先に注入しても良い。この後、アッシング処理又はＳＰＭ等を用いたウェット処理により、前記レジストパタ―ンを除去する。
【００５３】
また図１Ｍの工程では、必要に応じて前記ポリシリコン膜に注入されたｎ型不純物及びｐ型不純物の拡散を促進させるため、例えば、熱処理温度１０００℃、処理時間約５秒の条件で、半導体基板に対してスパイクアニールを行う。
【００５４】
次に前記図１Ｍの工程では、前記ポリシリコン膜をパターニングし、前記素子領域１１Ａにｐ型ポリシリコンよりなるゲート電極パターン１３Ｇ１を、また前記素子領域１１Ｂにｎ型ポリシリコンよりなるゲート電極パターン１３Ｇ２を形成する。
【００５５】
なお図１Ｍの工程において、前記ゲート電極１３Ｇ１，１３Ｇ２はポリシリコンに限定されるものではなく、アモルファスシリコン膜であってもよい。この場合には、図１Ｍの工程の初めに、前記ポリシリコン膜の代わりにアモルファスシリコン膜を形成すればよい。
【００５６】
次に図１Ｎの工程において前記シリコン基板１１上に、前記シリコン基板１１およびゲート電極パターン１３Ｇ１，１３Ｇ２をその形状に整合して覆う絶縁膜（図示せず）を、例えばＣＶＤ法により形成し、これを前記シリコン基板１１の主面に対して略垂直方向に作用するＲＩＥ法によりエッチバックを行い、前記ゲート電極パターン１３Ｇ１，１３Ｇ２の両側壁面上に、前記絶縁膜よりなるサイドウォールスペーサ１３ＧＷ１，１３ＧＷ２を形成する。かかる絶縁膜は、例えば、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）を原料としたＬＰＣＶＤ法により、約６００℃の基板温度で約１０ｎｍの膜厚に形成した酸化膜をエッチバックすることで形成することができる。また前記サイドウォールスペーサ１３ＧＷ１，１３ＧＷ２は、ジクロルシラン（ＳｉＨ2Ｃｌ2）を原料としたＬＰＣＶＤ法により、約６５０℃の基板温度で形成された約１０ｎｍの膜厚のＳｉＮ膜をエッチバックすることで形成することもできる。
【００５７】
なお本実施形態において前記サイドウォールスペーサ１３ＧＷ１，１３ＧＷ２は必須ではなく、サイドウォール膜の形成工程及びサイドウォールスペーサの形成工程は省略することが可能である。
【００５８】
さらに図１Ｎの工程では、前記サイドウォールスペーサ１３ＧＷ１，１３ＧＷ２の形成に引き続き、前記シリコン基板１１上の素子領域１１Ａをフォトレジストで保護し、前記素子領域１１Ｂにおいてゲート電極パターン１３Ｇ２およびサイドウォールスペーサ１３ＧＷ２をマスクとして、ポケット注入及びエクステンション注入を行う。その際、前記サイドウォールスペーサ１３ＧＷ２は、前記素子領域１１Ｂへのポケット注入及びエクステンション注入のためのオフセットとして機能する。その結果、図１Ｎに示すように前記チャネル形成が形成される基板部分１１ＣＨ２には、前記ポリシリコンゲート電極１３Ｇ２の両側に、ｐ型のポケット注入領域（図示せず）とｎ型のソース／ドレインエクステンション領域１１ｃ，１１ｄが形成される。
【００５９】
前記素子領域１１Ｂへのポケット注入は、例えばＢを２０ＫｅＶ以下、ドーズ量を５×１０１３ｃｍ−２以下の範囲で好ましくは加速エネルギ１０ＫｅＶ、ドーズ量３×１０１３ｃｍ−２の条件でイオン注入を行なう。この際、Ｔｉｌｔは任意でＴｗｉｓｔを１方向以上で注入しても良く、注入イオン種として、ＢやＩｎ、ＢＦ２、Ｂ１０Ｈｘなどのその他のＢ分子イオンを１種類以上使用しても良い。
【００６０】
前記素子領域１１Ｂにおける前記ソース／ドレインエクステンション領域１１ｃ，１１ｄの形成は、例えばＡｓ（ヒ素）を加速エネルギ５ＫｅＶ以下、ドーズ量２×１０１３〜２×１０１５の範囲で、好ましくは加速エネルギ３ＫｅＶ、ドーズ量５×１０１４ｃｍ−２の条件でイオン注入を行なう。この際、Ｔｉｌｔは任意でＴｗｉｓｔを１方向以上で注入しても良く、注入イオン種としてＡｓ，Ｐ、Ｓｂなどを１種類以上注入しても良い。またプレアモルファス化のためにＧｅやＳｉを先に注入しても良い。
【００６１】
図１Ｎの工程において前記サイドウォールスペーサ１３ＧＷ１，１３ＧＷ２の形成工程を省略している場合には、前記ポケット注入領域を形成するためのイオン注入、および前記ソース／ドレインエクステンション領域１１ｃ，１１ｄを形成するためのイオン注入は、前記ゲート電極パターン１３Ｇ２をマスクとして行われる。
【００６２】
また前記図１Ｎの工程では、前記シリコン基板１１上の素子領域１１Ａに、同様にしてｎ型ポケット注入領域およびｐ型のソース／ドレインエクステンション領域１１ａ，１１ｂの形成を行う。
【００６３】
より具体的には、前記素子領域１１Ｂをレジストパタ―ンで保護し、前記素子領域１１Ａにおいてゲート電極パターン１３Ｇ１および前記ゲ―ト電極パターン１３Ｇ１に形成されたサイドウォールスペーサ１３ＧＷ１をマスクとして前記素子領域１１Ａにポケット注入及びエクステンション注入を行う。その際、前記サイドウォールスペーサ１３ＧＷ１は、前記シリコン基板１１の素子領域１１Ａにポケット注入及びエクステンション注入を行うためのオフセットとして機能する。
【００６４】
前記素子領域１１Ａに対するポケット注入は、例えばＡｓを加速エネルギ１００ＫｅＶ以下、ドーズ量５×１０１３ｃｍ−２以下の範囲で、好ましくは加速エネルギ７０ＫｅＶ、ドーズ量３×１０１３ｃｍ−２の条件でイオン注入を行なう。この際、Ｔｉｌｔは任意でＴｗｉｓｔは１方向以上の条件で注入しても良く、ＰやＡｓ、Ｓｂを１種類以上注入しても良い。
【００６５】
また前記素子領域１１Ａにおいて前記ソース／ドレインエクステンション領域１１ａ，１１ｂを形成するエクステンション注入は、前記素子領域１１Ａに、例えばＢを加速エネルギ２ＫｅＶ以下、ドーズ量２×１０１３〜２×１０１５の範囲で、好ましくは加速エネルギ１ＫｅＶ、ドーズ量５×１０１４ｃｍ−２の条件でイオン注入を行なう。この際、Ｔｉｌｔは任意でＴｗｉｓｔを１方向以上で注入しても良く、注入イオン種としてＢ，ＢＦ２、Ｂ１０Ｈｘなどを１種類以上注入しても良い。またプレアモルファス化のためにＧｅやＳｉを先に注入しても良い。
【００６６】
前記素子領域１１Ａにおいてもポケット不純物元素の注入は前記ｐ型ソース／ドレインエクステンション領域１１ａ，１１ｂより深い位置まで形成される。
【００６７】
なお、前記シリコン基板１１上にｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタのための素子領域が複数存在する場合には、前記ポケット注入及びソース／ドレインエクステンション領域の形成のためのイオン注入の条件を、素子領域毎に変えることも可能である。この場合には、前記レジストパタ―ンの形成工程、前記素子領域に対するポケット注入工程、および前記素子領域に対するソース／ドレインエクステンション形成のためのイオン注入工程、及びレジストパタ―ンの除去工程を、素子領域毎に、必要な数だけ繰り返し行うことになる。
【００６８】
前記サイドウォールスペーサ１３ＧＷ１の形成を省略している場合は、前記素子領域１１Ａへのポケット注入及びエクステンション注入を、前記ゲート電極パターン１３Ｇ１をマスクとして行うことができる。
【００６９】
次に図１Ｏの工程において前記シリコン基板１１の全面に、前記サイドウォールスペーサ１３ＧＷ１を担持したゲート電極パターン１３Ｇ１、さらに前記サイドウォールスペーサ１３ＧＷ２を担持したゲート電極パターン１３Ｇ２を覆うように、例えばＳｉＯＮ膜やＳｉＮ膜など、好ましくはＨＦ耐性を有する絶縁膜を、ＬＰＣＶＤ法になどにより、約６００℃以下の低温で、２０〜４０ｎｍの膜厚に形成する。さらにこのようにして形成した絶縁膜をＲＩＥ法によりエッチバックし、前記ゲート電極１３Ｇ１の両側壁面上に、前記サイドウォールスペーサ１３ＧＷ１を介して側壁絶縁膜１３ＳＷ１を、また前記ゲート電極１３Ｇ２の両側壁面上に、前記サイドウォールスペーサ１３ＧＷ２を介して側壁絶縁膜１３ＳＷ２を形成する。
【００７０】
次に図１Ｐの工程において、例えばＡｓを４０ｋｅＶ以下の加速エネルギ下、５×１０１４ｃｍ−２〜２×１０１６ｃｍ−２の範囲のドーズ量で、好ましくは加速エネルギ３０ＫｅＶ，ドーズ量２×１０１５ｃｍ−２の条件でイオン注入する。この際、Ｔｉｌｔは任意でＴｗｉｓｔは１方向以上の条件で注入しても良く、注入種としてはＡｓやＰを１種類以上注入しても良い。これにより前記素子領域１１Ｂ中、前記ゲート電極１３Ｇ２に対し前記側壁絶縁膜１３ＳＷ２よりも外側の領域にｎ＋型のソース領域１１ｇおよびドレイン領域１１ｈが形成される。
【００７１】
前記図１Ｐの工程では次に前記レジストパターンを除去し、今度は前記素子領域１１Ｂをレジストパターンで保護し、前記素子領域１１Ａに例えばＢを７ｋｅＶ以下の加速エネルギ、５×１０１４ｃｍ−２〜２×１０１６ｃｍ−２のドーズ量の範囲で、好ましくは加速エネルギ５ｋｅＶ、ドーズ量２×１０１５ｃｍ−２の条件でイオン注入する。この際、Ｔｉｌｔは任意でＴｗｉｓｔを１方向以上で注入しても良い。またイオン種としてＢ、ＢＦ２、Ｂ１０Ｈｘなどその他のＢ分子イオンを１種類以上使用しても良い。これにより、前記素子領域１１Ａ中、前記ゲート電極１３Ｇ１に対し前記側壁絶縁膜１３ＳＷ１よりも外側の領域にｐ＋型のソース領域１１ｅおよびドレイン領域１１ｆが形成される。
【００７２】
さらに図１Ｑの工程において前記図１Ｐの構造上に例えばＮｉやＣｏなどの金属膜を堆積し、これを急速熱処理するサリサイドプロセスにより、前記ソース領域１１ｅの表面にＮｉＳｉなどのシリサイド層１４Ｓ１を、前記ドレイン領域１１ｆの表面に同様なシリサイド層１４Ｄ１を、前記ソース領域１１ｇの表面に同様なシリサイド層１４Ｓ２を、前記ドレイン領域１１ｈの表面に同様なシリサイド層１４Ｄ２を、さらに前記ポリシリコンゲート電極１３Ｇ１および１３Ｇ２の表面に同様なシリサイド層１４Ｇ１および１４Ｇ２を、それぞれ形成する。
【００７３】
さらに図１Ｒの工程において前記図１Ｑの構造上に前記素子領域１１Ａにおいては前記ゲート電極１３Ｇ１および側壁絶縁膜１３ＳＷ１を覆うように、また素子領域１１Ｂにおいては前記ゲート電極１３Ｇ２および側壁絶縁膜１３ＳＷ２を覆うように、層間絶縁膜１５を、例えばＴＥＯＳを原料とするプラズマＣＶＤ法により形成され、前記層間絶縁膜１５中には図１Ｓの工程において、それぞれ前記シリサイド層１４Ｓ１，１４Ｄ１，１４Ｓ２および１４Ｄ２を露出するビアホール１５Ａ〜１５Ｄが形成される。
【００７４】
さらに図１Ｔの工程において前記ビアホール１５Ａ〜１５ＤにＷ（タングステン）やＣｕ（銅）よりなるビアプラグ１６Ａ〜１６Ｄを、図示は省略するが、必要に応じてＴａＮやＴｉＮなどのバリアメタル膜とともに形成する。次に、タングステン、バリアメタルを層間絶縁膜表面が露出するところまでＣＭＰ法により研磨し、その後配線層を形成することで本実施形態による半導体装置が製造される。
【００７５】
本実施形態によれば、先に図１Ｉに関連して説明したように、図１Ｄの工程でトレンチ１１ＴＡ１〜１１ＴＡ３の側壁面を薄い絶縁膜１１ＴＯｘで覆っているため図１Ｆの工程で前記側壁面にＳｉＧｅ混晶層が付着することがなく、図１Ｉの工程において、前記シリコンエピタキシャル層１１ＥＳ１〜１１ＥＳ３は前記トレンチ１１ＴＡ１〜１１ＴＡ３の側壁面において前記シリコン基板１１にエピタキシャルに直接に結合する。このため前記ＳｉＧｅ混晶層１１ＳＧ１〜１１ＳＧ３のエッチングに伴いボイド１１Ｖ１〜１１Ｖ３が形成されても、シリコンエピタキシャル層１１ＥＳ１〜１１ＥＳ３が脱離して落下することはなく、図１Ｉの構造は安定に維持される。
【００７６】
また本実施形態によれば、ソース領域１１ｅあるいは１１ｇ、およびドレイン領域１１ｆあるいは１１ｈの下に局所的に形成された埋込絶縁膜１１ＩＦを有するｐチャネルあるいはｎチャネルＭＯＳトランジスタにおいて、エッチングなどの加工を施さないバルクシリコン基板１１の平坦な表面にゲート絶縁膜１２およびゲート電極１３Ｇ１あるいは１３Ｇ２を形成するため、ゲート電極直下のチャネル領域は平坦であり、またチャネル領域に欠陥が導入されることがない。すなわち好ましい実施形態によれば、当初の良好な結晶品質を有するバルクシリコン基板１１をチャネル領域として使うことができ、ＭＯＳトランジスタの動作特性を向上させ、また特性のばらつきを低減させることができる。
【００７７】
なお本実施形態において、前記ＳｉＧｅ混晶層１１ＳＧ１〜１１ＳＧ３の代わりに、Ｂで１×１０18ｃｍ-3以上の濃度にドープされたシリコンエピタキシャル層を使うことも可能である。
【００７８】
また本実施形態において、前記酸化膜パタ―ン１１Ｏｘ１，１１Ｏｘ２の代わりにシリコン窒化膜（ＳｉＮ）パタ―ンあるいは酸窒化膜（ＳｉＯＮ）パタ―ンを使うことも可能である。
【００７９】
なお本実施形態において前記図１Ｃの工程を変形し、前記絶縁膜１１ＴＯｘを図２Ａに示すように熱酸化膜により形成することも可能である。特に本実施形態ではまだ基板領域１１ＣＨ１，１１ＣＨ２にソースエクステンション領域やドレインエクステンション領域などが形成されていないため、かかる熱酸化処理を酸素雰囲気中で実行しても、トランジスタの特性が劣化することはない。
【００８０】
図２Ａの工程を行う場合には、図２Ｂに示すように先の図１Ｄの工程と同様に異方性エッチングを行って前記トレンチＴＡ１〜ＴＡ３の底部から前記熱酸化膜１１ＴＯｘを除去しておく。
【００８１】
以後は、図１１Ｅ以降に説明したのと同様の工程を行うことで、図１Ｔと実質的に同一構造の半導体装置が得られる。ただしこの場合、前記絶縁膜１１ＴＯｘは熱酸化膜となっている。
【００８２】
なお図１Ｓの構造では、前記絶縁膜１１ＴＯｘに隣接して埋め込み絶縁膜１１ＩＦが形成されるため、両者ともシリコン酸化膜である場合、その区別が多少困難になる場合があるが、先に図１Ｆで説明したように、前記酸化膜１１ＴＯｘは上端が前記ＳｉＧｅ混晶層１１ＳＧ１を置き換える埋込絶縁膜１１ＩＦの上端よりも多少後退しており、かつ凹面形状をしている場合があるため、これらの特徴により前記埋込絶縁膜１１ＩＦに対して区別することが可能である。また前記絶縁膜１１ＴＯｘが熱酸化膜である場合には、不純物量が少ないため、気相堆積法で形成された埋込絶縁膜１１ＩＦに対して区別できる可能性がある。
【００８３】
［第２の実施形態］
次に第２の実施形態によるＭＯＳトランジスタの製造工程を、図３Ａ〜図３Ｘを参照しながら説明する。
【００８４】
図３Ａを参照するに、本実施形態ではまず単結晶バルクシリコンよりなるシリコン基板３１上に、形成しようとしているｐチャネルＭＯＳトランジスタの素子領域３１ＡおよびｎチャネルＭＯＳトランジスタの素子領域３１Ｂを画定するようにＳＴＩ構造の素子分離領域３１Ｉ１〜３１Ｉ３を形成する。
【００８５】
次に図３Ｂの工程において前記素子領域３１Ａを、図示を省略したレジストパタ―ンにより保護し、素子領域３１Ｂに、例えばＢ（ボロン）を加速エネルギ３００ｋｅＶ以下、ドーズ量５×１０１３以下の範囲で、好ましくは加速エネルギ１５０ＫｅＶ、ドーズ量３×１０１３の条件で注入することでｐ型ウェル１１ＰＷを形成する。イオン注入時のＴｉｌｔは任意でＴｗｉｓｔを１方向以上で注入しても良く、注入種としてはＢの他にもＢＦ２やＩｎなどを１種類以上用いても良い。
【００８６】
またその際、前記シリコン基板１１の素子領域１１Ｂに、例えばＢ（ボロン）を加速エネルギ１５０ｋｅＶ以下、ドーズ量１×１０1３ｃｍ-2以下の範囲で、好ましくは加速エネルギ３０ＫｅＶ、ドーズ量５×１０1２ｃｍ-2の条件でイオン注入しチャネルストップ注入を行ってもよい。本チャネルストップ注入時のＴｉｌｔは任意で、Ｔｗｉｓｔを１方向以上で注入しても良く、イオン種としてＢのほかにもＢＦ２やＩｎなどを１種類以上用いても良い。
【００８７】
次に前記ｎチャネルＭＯＳトランジスタの閾値調整のためのイオン注入を行なう。例えば、Ｂを加速エネルギ４０ＫｅＶ以下、ドーズ量３×１０1３ｃｍ-2の範囲で、好ましくは加速エネルギ２０ＫｅＶ，ドーズ量１×１０1３ｃｍ-2の条件で注入する。この際、イオン注入時のＴｉｌｔは任意で、Ｔｗｉｓｔを１方向以上で注入しても良い。またＢ以外にもＩｎやＢＦ２、Ｂ１０ＨｘなどそのほかのＢ分子イオンを１種類以上使用しても良い。
【００８８】
次に前記図３Ｂの工程では前記素子領域３１Ａのレジストパターンを除去し、素子領域３１Ｂを、図示を省略した別のレジストパターンで保護した後、今度は前記素子領域３１Ａに例えば、不純物元素としてＰ（リン）を加速エネルギ６００ｋｅＶ以下、ドーズ量５×１０1３ｃｍ-2以下の範囲で、好ましくは加速エネルギ３５０ＫｅＶ、ドーズ量３×１０1３ｃｍ-2の条件でイオン注入し、前記ｎ型ウェル１１ＮＷを形成する。イオン注入時のＴｉｌｔは任意でＴｗｉｓｔを１方向以上の条件で注入しても良く、イオン種としてＰのほかにもＡｓやＳｂなどを１種類以上用いても良い。
【００８９】
またその際、前記シリコン基板１１の素子領域１１Ａに、例えば、Ａｓ（ヒ素）を加速エネルギ３００ｋｅＶ以下、ドーズ量１×１０1３ｃｍ-2以下の範囲で、好ましくは加速エネルギ１００ＫｅＶ、ドーズ量５×１０1２ｃｍ-2の条件下でイオン注入しチャネルストップ注入をおこなってもよい。本イオン注入時のＴｉｌｔは任意でＴｗｉｓｔを１方向以上の条件で注入しても良く、イオン種としてＰのほかにもＡｓやＳｂなどを１種類以上用いても良い。
【００９０】
次に前記ｐチャネルＭＯＳトランジスタの閾値調整のためのイオン注入を行なう。例えばＡｓを加速エネルギ２００ＫｅＶ以下、ドーズ量３×１０1３ｃｍ-2以下の範囲で、好ましくは加速エネルギ１３０ＫｅＶ、ドーズ量３×１０1３ｃｍ-2の条件でイオン注入を行なう。この際Ｔｉｌｔは任意でＴｗｉｓｔを１方向以上で注入しても良く、イオン種としてＰ、Ａｓ、Ｓｂなどを１種類以上使用しても良い。
【００９１】
さらに図３Ｂの工程においては、前記素子領域３１Ｂを覆うレジストパターンをアッシング処理又はＳＰＭ等を用いたＷＥＴ処理により除去し、前記シリコン基板３１に対し、例えば熱処理温度１０００℃、処理時間約１０秒の条件でスパイクアニールを行い、前記シリコン基板３１に注入されたＢ，Ｐ及びＡｓ等の不純物を活性化する。
【００９２】
次に図３Ｃの工程において、前記シリコン基板３１上にまず酸化膜を、例えば約９００℃の基板温度でドライ酸化を行うことにより、約１ｎｍの膜厚に形成し、これを引き続きＮＯ雰囲気中においてプラズマ窒化する。これにより、前記シリコン基板３１の表面には、前記ｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタのゲート絶縁膜となる酸窒化膜３２が形成される。なお前記酸窒化膜３２の形成は、Ｎ2Ｏ雰囲気中又はＮＨ3雰囲気中においてプラズマ窒化を行うことにより形成することもできる。
【００９３】
また本実施形態において、前記ｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタのゲート酸化膜は酸窒化膜に限定されるものではなく、ＨｆＯ２膜やＨｆＳｉＯ４膜などのいわゆる高誘電率（High-Ｋ）絶縁膜であってもよい。また素子領域３１Ａおよび３１Ｂで異なるレジストプロセスを使うことにより、素子領域３１Ａと素子領域３１Ｂで異なる膜厚あるいは膜種のゲート絶縁膜を形成することも可能である。
【００９４】
次に前記図５Ｃの工程では、ＬＰＣＶＤ（Low Pleasure Chemical Vapor Deposition）法により、このようにして形成されたｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタのゲート絶縁膜となる絶縁膜上に、約６００℃の基板温度で膜厚約１００ｎｍのポリシリコン膜（図示せず）を堆積する。さらに前記ポリシリコン膜上に素子領域３１Ａを覆うレジストパタ―ンを形成し、前記ポリシリコン膜のうち、素子領域３１Ｂに対応する部分にｎ型不純物をイオン注入し、これをｎ型にドープする。例えば、Ｐ（リン）を、加速エネルギ３０ｋｅＶ以下、ドーズ量２×１０15ｃｍ-2〜２×１０1６ｃｍ-2の範囲で、好ましくは加速エネルギ２０ＫｅＶ，ドーズ量５×１０1５ｃｍ-2の条件下でイオン注入する。本イオン注入時のＴｉｌｔは任意でＴｗｉｓｔを１方向以上で注入しても良く、イオン注入種としてＰやＡｓなど１種類以上使用しても良い。なおプレアモルファス化のためにＧｅやＳｉを先に注入しても良い。この後、前記ポリシリコン膜のうち、前記素子領域３１Ａに対応する部分を覆うレジストパタ―ンを除去する。
【００９５】
さらに図３Ｃの工程では、前記ポリシリコン膜上に素子領域３１Ｂを覆うレジストパターンを形成し、前記ポリシリコン膜のうち素子領域３１Ａに対応する部分にｐ型不純物をイオン注入し、これをｐ型にドープする。このイオン注入は、例えば、Ｂ（ボロン）を、加速エネルギ７ｋｅＶ以下、ドーズ量２×１０15ｃｍ-2〜２×１０1６ｃｍ-2の範囲で、好ましくは加速エネルギ５ＫｅＶ、ドーズ量５×１０1５ｃｍ-2の条件下でイオン注入を行うことができる。本イオン注入時のＴｉｌｔは任意でＴｗｉｓｔを１方向以上で注入しても良い。またイオン注入種としてＢやＢＦ２、Ｂ１０Ｈｘなどのその他のＢ分子イオンを１種類以上使用しても良い。なおプレアモルファス化のためにＧｅやＳｉを先に注入しても良い。さらにアッシング処理又はＳＰＭ等を用いたウェット処理により、前記レジストパタ―ンを前記ポリシリコン膜のうち、前記素子領域３１Ｂに対応する部分から除去する。
【００９６】
更に、必要に応じて、このように前記ポリシリコン膜に注入されたｎ型不純物及びｐ型不純物の拡散を促進させるため、前記シリコン基板３１に対し、例えば熱処理温度１０００℃、処理時間約５秒の条件で、スパイクアニールを行ってもよい。
【００９７】
さらに図３Ｃの工程において、前記ポリシリコン膜を異方性エッチングによりパターニングし、前記素子領域３１Ａにゲート電極パターン３３Ｇ１を、また素子領域３１Ｂにゲート電極パターン３３Ｇ２を、それぞれ前記ゲート絶縁膜３２を介して形成する。
【００９８】
なお図３Ｃの工程において前記ポリシリコン膜のかわりにアモルファスシリコン膜を形成することも可能である。この場合には、前記ゲート電極３１Ｇ１，３１Ｇ２はアモルファスパタ―ンにより構成される。
【００９９】
次に図３Ｄの工程において前記ゲート電極パターン３３Ｇ１，３３Ｇ２の両側壁面上にサイドウォールスペーサ３３ＧＷ１，３３ＧＷ２を、先の実施形態のサイドウォールスペーサ１３ＧＷ１，１３ＧＷ２と同様にして形成し、さらに前記シリコン基板３１上の素子領域３１Ａをフォトレジストで保護し、前記素子領域３１Ｂにおいてゲート電極パターン１３Ｇ２およびサイドウォールスペーサ１３ＧＷ２をマスクとして、ポケット注入及びエクステンション注入を行い、ｐ型のポケット注入領域（図示せず）とｎ型のソース／ドレインエクステンション領域３１ｃ，３１ｄを、先の実施形態のポケット注入領域およびソース／ドレインエクステンション領域１１ｃ，１１ｄと同様に形成する。
【０１００】
また前記図３Ｄの工程では、前記シリコン基板３１上の素子領域３１Ａに、同様にしてｎ型ポケット注入領域およびｐ型のソース／ドレインエクステンション領域３１ａ，３１ｂを、先の実施形態のｎ型ポケット注入領域およびｐ型のソース／ドレインエクステンション領域１１ａ，１１ｂと同様にして形成する。
【０１０１】
次に図３Ｅの工程において、前記図３Ｄのゲート電極パターン３３Ｇ１，３３Ｇ２上にそれぞれのサイドウォールスペーサ３３ＧＷ１，３３ＧＷ２を介して側壁絶縁膜３３ＳＷ１，３３ＳＷ２を、前記側壁絶縁膜１３ＳＷ１および１３ＳＷ２と同様にして形成する。
【０１０２】
さらに図３Ｅの工程では、前記側壁絶縁膜３３ＳＷ１〜３３ＳＷ２をマスクとしたドライエッチングを、先の実施形態の図１Ｂの工程と同様にしてＣｌ２やＨＣｌをエッチングガスとして行い、その結果、前記シリコン基板３１中、前記素子領域３１Ａにおいては前記ゲート電極パターン３３Ｇ１および側壁絶縁膜３３ＧＷ１で覆われ、形成しようとしているｐチャネルトランジスタのチャネル領域を含む基板部分３３ＣＨ１の外側に、トレンチ３１ＴＡ１，３１ＴＡ２が４０ｎｍ〜１５０ｎｍの深さ形成される。また図３Ｅの工程では前記シリコン基板３１中前記素子領域３１Ｂにおいて、前記ゲート電極パターン３３Ｇ２および側壁絶縁膜３３ＧＷ２で覆われ形成しようとしているｎチャネルトランジスタのチャネル領域を含む基板部分３３ＣＨ２の外側に、トレンチ３１ＴＡ３，３１ＴＡ４が４０ｎｍ〜１５０ｎｍの深さに形成される。
【０１０３】
なお図３Ｅの工程では、前記ゲート電極パターン３３Ｇ１および３３Ｇ２上に、図示はしないが、前記側壁絶縁膜３３ＳＷ１，３３ＳＷ２と同様なマスクパターンが形成されており、前記トレンチ３１ＴＡ１，３１ＴＡ２の形成の際にゲート電極パターン３３Ｇ１，３３Ｇ２がエッチングされるのを防いでいる。このマスクパタ―ンは、例えばあとで説明する図３Ｐの工程において除去される。
【０１０４】
次に図３Ｆの工程において前記図３Ｅの構造上に例えばシリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜などの絶縁膜１１ＴＯｘを、４００℃以下の基板温度で行われる低温の気相成長法、例えばプラズマＣＶＤ法あるいはＡＬＤ法により、前記ゲート側壁絶縁膜３３ＳＷ１および３３ＳＷ２の膜厚よりも薄い、好ましくは１０ｎｍ以下の膜厚で形成し、前記絶縁膜３１ＴＯｘにより前記トレンチ３１ＴＡ１〜３１ＴＡ４の側壁面および底面を、略一様な膜厚で覆う。前記絶縁膜３１ＴＯｘの成膜をこのように低温で行うことにより、前記基板部分３１ＣＨ１に形成されたソースエクステンション領域およびドレインエクステンション領域３１ａ，３１ｂ、あるいは前記基板部分３１ＣＨ１に形成されたソースエクステンション領域およびドレインエクステンション領域３１ａ，３１ｂにおいて、不純物元素の濃度プロファイルが変化することはない。前記絶縁膜３１ＴＯｘは２ｎｍ以上の膜厚を有していれば十分である。
【０１０５】
さらに図３Ｇの工程において前記絶縁膜３１ＴＯｘのうち、前記トレンチ３１ＴＡ１〜３１ＴＡ４の底面を覆う部分を、前記シリコン基板３１の表面に略垂直に作用する異方性エッチングにより除去し、前記トレンチ３１ＴＡ１〜３１ＴＡ４の底面において前記シリコン基板３１を露出させる。
【０１０６】
前記絶縁膜３１Ｏｘが前記ゲート電極３３Ｇ１，３３Ｇ２の側壁絶縁膜３３ＳＷ１，３３ＳＷ２と同じ材質により形成されている場合には、図３Ｇの工程において前記側壁絶縁膜３３ＳＷ１，３３ＳＷ２も同時にエッチングされるが、前記側壁絶縁膜３３ＳＷ１，３３ＳＷ２の膜厚は前記絶縁膜３１Ｏｘの膜厚よりもはるかに厚いため、前記側壁絶縁膜３３ＳＷ１，３３ＳＷ２が消滅するようなことはない。
【０１０７】
次に図３Ｈの工程において、選択エピタキシャル成長技術を用いて、前記図３Ｇのトレンチ３１ＴＡ１〜３１ＴＡ４中に、ＳｉＧｅ混晶層３１ＳＧ１，３１ＳＧ２，３１ＳＧ３および３１ＳＧ４を、先の実施形態の場合と同様にエピタキシャルに形成し、前記トレンチ３１ＴＡ１〜３１ＴＡ４の下部を充填する。
【０１０８】
さらに図３Ｉの工程において前記絶縁膜３１ＴＯｘのうち、前記トレンチ３１ＴＡ１〜３１ＴＡ４の側壁面において露出している部分をドライあるいはウェットエッチングにより除去し、前記トレンチ３１ＴＡ１〜３１ＴＡ４の露出側壁面において、前記シリコン基板３１を露出させる。前記絶縁膜３１Ｏｘが前記ゲート電極３３Ｇ１，３３Ｇ２の側壁絶縁膜３３ＳＷ１，３３ＳＷ２と同じ材質により形成されている場合には、図３Ｉの工程においても前記側壁絶縁膜３３ＳＷ１，３３ＳＷ２が同時にエッチングされるが、前記側壁絶縁膜３３ＳＷ１，３３ＳＷ２の膜厚は前記絶縁膜３１Ｏｘの膜厚よりもはるかに厚いため、前記側壁絶縁膜３３ＳＷ１，３３ＳＷ２の膜厚が実質的に減少したり消滅したりすることはない。
【０１０９】
さらに図３Ｊの工程において、前記トレンチ３１ＴＡ１〜３１ＴＡ４中において前記ＳｉＧｅ混晶層３１ＳＧ１，３１ＳＧ２，３１ＳＧ３および３１ＳＧ４上にシリコンエピタキシャル層３１ＥＳ１，３１ＥＳ２，３１ＥＳ３および３１ＥＳ４をエピタキシャル形成することで前記トレンチ３１ＴＡ１〜３１ＴＡ４を完全に充填する。
【０１１０】
例えば、ジクロロシランとモノゲルマンと塩化水素と水素の混合ガスを用いたＣＶＤ法により、先の実施形態と同様な条件下で、前記ＳｉＧｅ混晶層３１ＳＧ１，３１ＳＧ２，３１ＳＧ３および３１ＳＧ４を２０ｎｍ〜８０ｎｍの厚さに形成し、次に前記ＳｉＧｅ混晶層３１ＳＧ１，３１ＳＧ２，３１ＳＧ３および３１ＳＧ４上にそれぞれ前記シリコンエピタキシャル層３１ＥＳ１，３１ＥＳ２，３１ＥＳ３および３１ＥＳ４を、ジクロロシランと塩化水素と水素の混合ガスを用いたＣＶＤ法により、やはり先の実施形態と同様な条件下で２０ｎｍ〜７０ｎｍの厚さに形成する。
【０１１１】
本実施形態では図３Ｈの工程において前記ＳｉＧｅ混晶層３１ＳＧ１，３１ＳＧ２，３１ＳＧ３および３１ＳＧ４を成長させる際、トレンチ３１ＴＡ１〜３１ＴＡ４の側壁面が前記絶縁膜３１ＴＯｘで覆われているため、ＳｉＧｅ混晶層がトレンチ３１ＴＡ１〜３１ＴＡ４の側壁面において成長することがなく、その後、前記シリコンエピタキシャル層３１ＥＳ１，３１ＥＳ２，３１ＥＳ３および３１ＥＳ４を形成した場合、前記シリコンエピタキシャル層３１ＥＳ１，３１ＥＳ２，３１ＥＳ３および３１ＥＳ４を前記トレンチ３１ＴＡ１〜３１ＴＡ４の側壁面において前記基板領域３１ＣＨ１および３１ＣＨ２を構成するシリコン基板３１と確実に格子整合させて結合することが可能となる。
【０１１２】
次に図３Ｋの工程において、さらに例えばフッ酸を使ったウェットエッチングやシリコン酸化膜のドライエッチングなどにより、前記素子分離構造３１Ｉ１〜３１Ｉ３を構成する素子分離絶縁膜を後退させ、前記ＳｉＧｅ混晶層３１ＳＧ１，３１ＳＧ２，３１ＳＧ３および３１ＳＧ４の側壁面を露出させる。
【０１１３】
なお図３Ｋの工程において、先に前記素子分離構造３１Ｉ１〜３１Ｉ３を構成する素子分離絶縁膜を後退させておき、その後で前記ＳｉＧｅ混晶層３１ＳＧ１，３１ＳＧ２，３１ＳＧ３および３１ＳＧ４のエピタキシャル成長および前記シリコンエピタキシャル層３１ＥＳ１，３１ＥＳ２，３１ＥＳ３および３１ＥＳ４のエピタキシャル成長を行うことも可能である。
【０１１４】
なお図３Ｋで得られた構造において、前記ＳｉＧｅ混晶層３１ＳＧ１〜３１ＳＧ４の側壁面、あるいは前記シリコンエピタキシャル層３１ＥＳ１〜３１ＥＳ４の側壁面は、単一の結晶面より形成される場合もあれば、複数の結晶面を含む場合もある。
【０１１５】
次に図３Ｌの工程において、先の実施形態と同様に、例えば塩素（Ｃｌ2）と水素の混合ガス、あるいは塩化水素ガスを使ったドライエッチングにより、あるいはフッ酸や硝酸や酢酸などの混合液を使ったウェットエッチングにより、さらにはＡｒで希釈したＣＦ４ガスを使ったドライエッチングにより、前記ＳｉＧｅ混晶層３１ＳＧ１，３１ＳＧ２，３１ＳＧ３および３１ＳＧ４を前記シリコン基板３１およびシリコンエピタキシャル層３１ＥＳ１，３１ＥＳ２，３１ＥＳ３および３１ＥＳ４に対して選択的にエッチングし、前記シリコン基板３１中に前記ＳｉＧｅ混晶層３１ＳＧ１，３１ＳＧ２，３１ＳＧ３および３１ＳＧ４の形成領域にそれぞれ対応して、ボイド３１Ｖ１〜３１Ｖ４を形成する。
【０１１６】
なお図３Ｌの工程では、先にも述べたように前記シリコンエピタキシャル層３１ＥＳ１，３１ＥＳ２は前記基板領域３１ＣＨ１に、またシリコンエピタキシャル層３１ＥＳ３および３１ＥＳ４は前記基板領域３１ＣＨ２にエピタキシャルに格子整合しており、前記ＳｉＧｅ混晶層３１ＳＧ１，３１ＳＧ２，３１ＳＧ３および３１ＳＧ４を選択的に除去しても前記基板領域３１ＣＨ１あるいは基板領域３１ＣＨ２から脱離して落下することはない。
【０１１７】
また図３Ｌのエッチング工程をドライエッチングにより行う場合、図３Ｋにおける素子分離絶縁膜３１Ｉ１〜３１Ｉ３を後退させるエッチングを前記ＳｉＧｅ混晶層３１ＳＧ１〜３１ＳＧ４の成膜およびシリコンエピタキシャル層３１ＥＳ１〜３１ＥＳ４の成膜前に行っておけば、素子分離絶縁膜３１Ｉ１〜３１Ｉ３を後退させるエッチングをウェットエッチングで行う場合であっても、前記ＳｉＧｅ混晶層３１ＳＧ１〜３１ＳＧ４の成膜およびシリコンエピタキシャル層３１ＥＳ１〜３１ＥＳ４の成膜、および図３Ｌの選択エッチング工程を、同一の処理装置内において連続して、すなわち途中で被処理基板を取り出すことなく実行することが可能である。
【０１１８】
本実施形態においても前記ＳｉＧｅ混晶層３１ＳＧ１，３１ＳＧ２，３１ＳＧ３および３１ＳＧ４としてはＧｅを原子分率で２０％程度含むものが使われるが、エピタキシャル成長可能な範囲ないでより多量のＧｅを、例えば原子分率で４０％程度含むものを使うことも可能である。このように高濃度でＧｅを含むＳｉＧｅ混晶を前記ＳｉＧｅ混晶層３１ＳＧ１，３１ＳＧ２，３１ＳＧ３および３１ＳＧ４として使うことにより、図３Ｌのエッチング工程におけるエッチングの選択性を向上させることができる。またＳｉＧｅ混晶層３１ＳＧ１，３１ＳＧ２，３１ＳＧ３および３１ＳＧ４として、必要に応じてＳｉＧｅＣ混晶を使うことも可能である。
【０１１９】
次に図３Ｍの工程において前記図３Ｌの構造上にシリコン酸化膜やシリコン窒化膜を主成分とする埋込絶縁膜３１ＩＦを、ステップカバレッジに優れた成膜方法、例えばＡＬＤ法やＣＶＤ法、ＳＯＧ法などにより堆積し、前記ボイド３１Ｖ１〜３１Ｖ４を前記埋込絶縁膜３１ＩＦにより充填する。図示の例では、前記埋込絶縁膜３１ＩＦをＡＬＤ法により形成している。このときの成膜条件としては、例えばテトラジメチルアミノシラン（ＴＤＭＡＳ）やオゾン（Ｏ３）を原料ガスとして温度３００〜６００℃で成膜した。原料ガスとしては他にＢＴＢＢＡＳや酸素（Ｏ２）を用いても良い。なお本実施形態でも、先の実施形態と同様に前記ボイド３１Ｖ１〜３１Ｖ４が前記埋込絶縁膜３１ＩＦにより完全に充填される必要はなく、未充填部が一部に残留してもよい。
【０１２０】
次に図３Ｎの工程において前記図３Ｍの構造に対してウェットあるいはドライエッチングを行い、前記埋込絶縁膜３１ＩＦを、前記シリコンエピタキシャル膜３１ＥＳ１〜３１ＥＳ４の表面、前記側壁絶縁膜３３ＳＷ１，３３ＳＷ２の表面および前記ゲート電極３３Ｇ１，３３Ｇ２の露出表面から除去する。図３Ｍの工程では、前記エッチング工程の結果、前記シリコンエピタキシャル膜３１ＥＳ１〜３１ＥＳ４の側壁面に、素子分離構造３１Ｉ１〜３１Ｉ３に対応して、当初の素子分離溝に対応する溝部３１ＴＩ１〜３１ＴＩ３が形成されている。
【０１２１】
さらに図３Ｎの段階では前記側壁絶縁膜３３ＳＷ１，３３ＳＷ２は前記図３Ｌのエッチング工程などにより後退しているため、図３Ｏの工程において、いったん前記側壁絶縁膜３３ＳＷ１，３３ＳＷ２を除去し、新たな側壁絶縁膜を前記ゲート電極３３Ｇ１および３３Ｇ２の側壁面上に形成する。
【０１２２】
より具体的には、図３Ｐの工程において図３Ｏの構造上にシリコン酸化膜あるいはシリコン窒化膜、さらにはシリコン酸化膜とシリコン窒化膜の積層膜などの絶縁膜３４をＣＶＤ法により、下地構造に整合する形状で堆積し、図３Ｑの工程において前記絶縁膜３４をエッチバックする。これにより前記ゲート電極３３Ｇ１の両側壁面に新たな側壁絶縁膜３３ＳＷ３が、また前記ゲート電極３３Ｇ２の両側壁面に新たな側壁絶縁膜３３ＳＷ４が形成される。なお図３Ｑの状態では、前記溝部３１Ｉ１〜３１Ｉ３の側壁面に前記絶縁膜３４が残留しているのがわかる。
【０１２３】
次に図３Ｒの工程において前記図３Ｑの素子領域３１ＡをレジストパターンＲ３１により保護し、素子領域３１ＢにＡｓなどのｎ型不純物元素を、前記ゲート電極３３Ｇ２および側壁絶縁膜３３ＳＷ４をマスクに、例えばＡｓを４０ｋｅＶ以下の加速エネルギ下、５×１０１４ｃｍ−２〜２×１０１６ｃｍ−２の範囲のドーズ量で、好ましくは加速エネルギ３０ＫｅＶ，ドーズ量２×１０１５ｃｍ−２の条件でイオン注入する。この際、Ｔｉｌｔは任意でＴｗｉｓｔは１方向以上の条件で注入しても良く、注入種としてはＡｓやＰを１種類以上注入しても良い。これにより、前記シリコンエピタキシャル層３１ＥＳ３および３１ＥＳ４に、ｎ型のソース領域３１ｇおよびドレイン領域３１ｈを、先に前記基板部分３１ＣＨ２に形成したソースエクステンション領域３１ｃおよびドレインエクステンション領域３１ｄよりも深く形成する。
【０１２４】
次に図３Ｓの工程において前記レジストパターンＲ３１を除去し、新たに図３Ｑの素子領域３１ＢをレジストパターンＲ３２により保護する。さらに素子領域３１Ａにｐ型不純物元素を、前記ゲート電極３３Ｇ１および側壁絶縁膜３３ＳＷ３をマスクに、例えばＢを７ｋｅＶ以下の加速エネルギ、５×１０１４ｃｍ−２〜２×１０１６ｃｍ−２のドーズ量の範囲で、好ましくは加速エネルギ５ｋｅＶ、ドーズ量２×１０１５ｃｍ−２の条件でイオン注入する。この際、Ｔｉｌｔは任意でＴｗｉｓｔを１方向以上で注入しても良い。またイオン種としてＢ、ＢＦ２、Ｂ１０Ｈｘなどその他のＢ分子イオンを１種類以上使用しても良い。これにより、前記シリコンエピタキシャル層３１ＥＳ１および３１ＥＳ２に、ｐ型のソース領域３１ｅおよびドレイン領域３１ｆを、先に前記基板部分３１ＣＨ１に形成したソースエクステンション領域３１ａおよびドレインエクステンション領域３１ｂよりも深く形成する。
【０１２５】
さらに図３Ｔの工程において露出シリコン面上に、すなわち前記シリコンエピタキシャル層３１ＥＳ１，３１ＥＳ２，３１ＥＳ３および３１ＥＳ４の露出表面および前記ポリシリコンゲート電極３１Ｇ１および３１Ｇ２の露出表面に、ＮｉＳｉなどの低抵抗シリサイド層３６ａ，３６ｂ，３６ｃ，３６ｄ，３６ｅ，３６ｆを、それぞれサリサイド法などにより形成する。
【０１２６】
あるいは前記図３Ｑの工程の後、前記溝部３１ＴＩ１〜３１ＴＩ３から残留している絶縁膜３４を、例えばＨＦを使ったウェットエッチングなどにより除去し、得られた構造に対してシリサイド形成を行うことにより、図３Ｕに示す構造を得ることも可能である。図３Ｕの構造では、前記シリサイド層３６ａ〜３６ｄは、それぞれ前記溝部３１ＴＩ１〜３１ＴＩ３の側壁面を覆って形成される。
【０１２７】
さらに図３Ｖの工程において、前記図１Ｒの工程と同様にして層間絶縁膜３７が前記溝部３１ＴＩ１〜３１ＴＩ３を充填して形成され、前記図３Ｗの工程において前記層間絶縁膜３７中に、前記ｎ型ソース領域３１ｅ，ｎ型ドレイン領域３１ｆ，ｐ型ソース領域３１ｇおよびｐ型ドレイン領域３１ｈを覆うシリサイド膜３６ａ〜３６ｄをそれぞれ露出するビアホール３７Ａ〜３７Ｄがそれぞれ形成される。
【０１２８】
さらに図３Ｘの工程において前記ビアホール３７Ａ〜３７Ｄに、それぞれ前記シリサイド膜３６ａ〜３６ｄとコンタクトするビアプラグ３８Ａ〜３８Ｄを形成する。
【０１２９】
本実施形態によれば、先に図３Ｌに関連して説明したように、図３Ｆの工程でトレンチ３１ＴＡ１〜３１ＴＡ３の側壁面を薄い絶縁膜３１ＴＯｘで覆っているため図３Ｈの工程で前記側壁面にＳｉＧｅ混晶層が付着することがなく、図３Ｊの工程において、前記シリコンエピタキシャル層３１ＥＳ１〜３１ＥＳ４は前記トレンチ３１ＴＡ１〜３１ＴＡ４の側壁面において前記シリコン基板３１にそれぞれエピタキシャルに直接に結合している。このため前記ＳｉＧｅ混晶層３１ＳＧ１〜３１ＳＧ４のエッチングに伴いボイド３１Ｖ１〜３１Ｖ４が形成されても、シリコンエピタキシャル層１１ＥＳ１〜１１ＥＳ４が脱離して落下することはなく、図３Ｌの構造は安定に維持される。
【０１３０】
また本実施形態においても、ソース領域３１ｅあるいは３１ｇ、およびドレイン領域３１ｆあるいは３１ｈの下に局所的に形成された絶縁構造３１ＩＦを有するｐチャネルあるいはｎチャネルＭＯＳトランジスタにおいて、エッチングなどの加工を施さないバルクシリコン基板３１の表面にゲート絶縁膜３２およびゲート電極３３Ｇ１あるいは３３Ｇ２を形成するため、ゲート電極直下のチャネル領域は平坦であり、またチャネル領域に欠陥が導入されることがない。すなわち好ましい実施形態によれば、当初の良好な結晶品質を有するバルクシリコン基板３１をチャネル領域として使うことができ、ＭＯＳトランジスタの動作特性を向上させ、また特性のばらつきを低減させることができる。
【０１３１】
［第３の実施形態］
図４Ａ〜図４Ｃは、前記図３Ｎの工程に引き続き、前記第２の実施形態の一変形例として実行される第３の実施形態による半導体装置の製造工程を示す図である。ただし図４Ａ〜４Ｃ中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。また図４Ａは図３Ｎと同じであり説明を省略する。
【０１３２】
本実施形態では図４Ａの工程の後、先の図３Ｏの工程と異なり、前記側壁絶縁膜３３ＳＷ１，３３ＳＷ２を除去することなく、その後の工程を実行する。
【０１３３】
すなわち図４Ｂの工程において前記図３Ｏの工程に対応するイオン注入工程を、前記ゲート電極３３Ｇ２およびその側壁絶縁膜３３ＳＷ２をマスクに、また前記図３Ｓの工程に対応するイオン注入工程を、前記ゲート電極３３Ｇ１およびその側壁絶縁膜３３ＳＷ１をマスクに実行する。その結果、前記シリコンエピタキシャル層３１ＥＳ３および３１ＥＳ４にｎ型のソース領域３１ｇおよびドレイン領域３１ｈが形成され、また前記シリコンエピタキシャル層３１ＥＳ１および３１ＥＳ２にｐ型のソース領域３１ｅおよびドレイン領域３１ｆが形成される。なお図４Ｂの工程においては先の図３Ｌの選択エッチングの結果、前記側壁絶縁膜３３ＳＷ１および３３ＳＷ２が後退しており、その結果前記ソース領域３１ｅおよびドレイン領域３１ｆは前記基板領域３１ＣＨ１中、側壁絶縁膜３３ＳＷ１の外壁面に対応する位置まで延在する。同様に図４Ｂの工程において前記ソース領域３１ｇおよびドレイン領域３１ｈは前記基板領域３１ＣＨ２中、前記側壁絶縁膜３３ＳＷ２の外壁面に対応する位置まで延在する。
【０１３４】
さらに図４Ｃの工程において前記図４Ｂの露出シリコン面にサリサイド法によりシリサイド層を形成することにより、先に図３Ｕで説明したように前記ｐ型ソース領域３１ｅにシリサイド層３６ａが、ｐ型ドレイン領域３１ｆにシリサイド層３６ｂが、前記ｐ型ソース領域３１ｇにシリサイド層３６ｃが、ｐ型ドレイン領域３１ｈにシリサイド層３６ｄが、また前記ポリシリコンゲート電極３３Ｇ１の上面にシリサイド層３６ｅが、ポリシリコンゲート電極３３Ｇ２の上面にシリサイド層３６ｆが形成される。
【０１３５】
図４Ｃの工程の後、前記図３ＶＱ〜図３Ｘの工程を実行することにより、前記シリコン基板１１上に前記図３Ｘと同様な構造を有する半導体装置が形成される。ただし本実施形態では、先にも説明したように、前記ソース領域３１ｅおよびドレイン領域３１ｆは前記基板領域３１ＣＨ１中、側壁絶縁膜３３ＳＷ１の外壁面に対応する位置まで延在する。同様に図４Ｂの工程において前記ソース領域３１ｇおよびドレイン領域３１ｈは前記基板領域３１ＣＨ２中、前記側壁絶縁膜３３ＳＷ２の外壁面に対応する位置まで延在している。
【０１３６】
本実施形態では側壁絶縁膜３３ＳＷ１，３３ＳＷ２を図３Ｌの選択エッチング工程の後も引き続き側壁絶縁膜として使うため、先の実施形態における図３Ｏ〜図３Ｑの工程、および溝部３１ＴＩ１〜３１ＴＩ３に残る絶縁膜３４の除去プロセスが不要となり、半導体装置の製造工程が簡素化される。
【０１３７】
なお上記の各実施形態において、例えば図１Ｏの工程に引き続き、図５Ａに示すように前記シリコンエピタキシャル層１１ＥＳ１〜１１ＥＳ４をその下の埋込絶縁膜１１ＩＦに対して選択的に、ウェットエッチングあるいはドライエッチングにより除去し、図５Ｂの工程において、形成された溝部に素子領域１１ＡにおいてはＳｉＧｅ混晶層１１ＳＧＶ１および１１ＳＧＶ２を、また素子領域１１ＢにおいてはＳｉＣ混晶層１１ＳＣＶ１および１１ＳＣＶ２を、前記基板部分１１ＣＨ１，１１ＣＨ２を構成するシリコン単結晶に対してエピタキシャルに成長させることにより埋め込むことも可能である。これにより、前記素子領域３１Ａに形成されるｐチャネルＭＯＳトランジスタのチャネル領域に一軸性圧縮応力を、また前記素子領域３１Ｂに形成されるｎチャネルＭＯＳトランジスタのチャネル領域に一軸性引張応力が誘起され、前記ｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタの動作速度が向上する。
【０１３８】
またその際、図５Ｃに示すように、前記ｐチャネルＭＯＳトランジスタのソース領域１１ｅおよびドレイン領域１１ｆ、前記ｎチャネルＭＯＳトランジスタのソース領域１１ｇおよび１１ｈの形成、およびシリサイド層１４Ｓ１，１４Ｄ１，１４Ｓ２，１４Ｄ２，１４Ｇ１，１４Ｇ２の形成の後、前記ｐチャネルＭＯＳトランジスタ上に前記ゲート電極１３Ｇ１および側壁絶縁膜１３ＳＷ１を覆ってＳｉＮなどの圧縮応力膜１７Ａを形成し、前記ｎチャネルＭＯＳトランジスタ上に前記ゲート電極１３Ｇ２および側壁絶縁膜１３ＳＷ２を覆ってＳｉＮなどの圧縮応力膜１７Ｂを形成することにより、前記ｐチャネルＭＯＳトランジスタの一軸性圧縮応力を、また前記ｎチャネルＭＯＳトランジスタの一軸性引張応力を増大させることも可能である。
【０１３９】
図５Ａ〜図５Ｃ中、先に説明した部分に対応する部分には同一の参照符号を付し、さらなる説明は省略する。
【０１４０】
さらに前記図５Ａの構造において、前記トレンチＴＡ１，ＴＡ２の側壁面を、前記基板部分１１ＣＨ１，１１ＣＨ２に食い込む楔形状に形成することも可能である。この場合、図６Ｂに示すように前記トレンチＴＡ１，ＴＡ２を、圧縮あるいは引張応力源となるＳｉＧｅ混晶層１１ＳＧＶ１，１１ＳＧＶ２、あるいはＳｉＣ混晶層１１ＳＣＶ１，１１ＳＣＶ２により充填した場合、楔形状の先端が前記基板部分１１ＣＨ１，１１ＣＨ２のチャネル部分直下まで侵入するため、チャネルに大きな応力を印加することが可能となる。
【０１４１】
このような構造においても、前記絶縁膜１１ＴＯｘを前記トレンチＴＡ１，ＴＡ２の楔形状の側壁面に形成しておくことにより、前記埋込絶縁膜１１ＩＦを充填するに先立って図１Ｉの工程と同様な工程においてＳｉＧｅ混晶層１１ＳＧ１〜１１ＳＧ３を除去する際に、構造が力学的に不安定になり崩壊する問題を回避することができる。
【０１４２】
なお図６Ｂの例では、応力源となる前記ＳｉＧｅ混晶層１１ＳＧＶ１，１１ＳＧＶ２およびＳｉＣ混晶層１１ＳＣＶ１，１１ＳＣＶ２を前記ゲート絶縁膜１２とシリコン基板１１との界面よりも高く形成しているが、かかる構造により、ソース抵抗を低減することができる。
【０１４３】
［第４の実施形態］
次に第４の実施形態による半導体装置の製造方法を、図７Ａ〜図７Ｒを参照しながら説明する。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【０１４４】
図７Ａを参照するに、本実施形態では前記図３Ｂの基板３１上に、素子領域３１Ａにおいてはゲート電極３３Ｇ１を、また素子領域３１Ｂにおいてはゲート電極３３Ｇ２を、それぞれ前記基板部分３１ＣＨ１および３１ＣＨ２上に対応して形成する。前記基板部分３１ＣＨ１において前記ゲート電極３３Ｇ１は左右の側壁面のそれぞれにおいてシリコン酸化膜よりなるサイドウォールスペーサ３１ＧＷ１を介してシリコン窒化膜よりなる側壁絶縁膜３３ＳＷ１を担持しており、同様に、前記基板部分３１ＣＨ２において前記ゲート電極３３Ｇ２は、左右の側壁面のそれぞれにおいてシリコン酸化膜よりなるサイドウォールスペーサ３１ＧＷ２を介してシリコン窒化膜よりなる側壁絶縁膜３３ＳＷ２を担持している。また前記ゲート電極３３Ｇ１はシリコン窒化膜よりなるキャップ層３３ＧＮ１を担持し、また前記ゲート電極３３Ｇ２はシリコン窒化膜よりなるキャップ層３３ＧＮ２を担持している。
【０１４５】
ただし本実施形態では、図７Ａの工程では前記基板部分３１ＣＨ１，３１ＣＨ２にソースエクステンション領域やドレインエクステンション領域は、まだ形成されていない。
【０１４６】
次に図７Ｂに示すように本実施形態では前記シリコン基板３１が、前記素子分離構造３１Ｉ１〜３１Ｉ３および側壁絶縁膜３３ＳＷ１，３３ＳＷ２およびキャップ層３３ＧＮ１，３３ＧＮ２をマスクに３０ｎｍ〜５０ｎｍの深さにドライエッチングされ、前記基板部分３１ＣＨ１の左右にトレンチ３１ＴＡ１および３１ＴＡ２が、また前記基板部分３１ＣＨ２の左右にトレンチ３１ＴＡ３および３１ＴＡ４が、それぞれ形成される。なお図７Ｂの工程では、ドライエッチングの際に、台形形状をしている素子分離領域３１Ｉ１〜３１Ｉ３の影になる部分にシリコン基板３１の一部が残さ３１ｓとして残留することがある。
【０１４７】
次に図７Ｃに示すように前記図７Ｂの構造に対し熱酸化あるいはプラズマ酸化を行い、前記トレンチ３１ＴＡ１〜３１ＴＡ４において側壁面および底面を覆うシリコン酸化膜４１ＴＯｘ１〜４１ＴＯｘ４を、例えば１０ｎｍ〜１５ｎｍの膜厚でそれぞれ形成する。このようなシリコン酸化膜は、前記残さ３１ｓ上にも形成される。前記基板部分３１ＣＨ１，３１ＣＨ２にはソースエクステンション領域やドレインエクステンション領域の形成はまだなされていないため、このような熱酸化工程を行っても得られる半導体装置の特性が劣化することはない。またプラズマ酸化を行えば、６００℃以下の温度で前記シリコン酸化膜４１ＴＯｘ１〜４１ＴＯｘ４を形成することが可能である。
【０１４８】
次に図７Ｄに示すように前記トレンチ３１ＴＡ１〜３１ＴＡ４において底面を覆うシリコン酸化膜４１ＴＯｘ１〜４１ＴＯｘ４が、前記シリコン基板３１の主面に略垂直方向に作用する異方性エッチングにより除去され、さらに前記トレンチ３１ＴＡ１〜３１ＴＡ４の底面が、露出されたシリコン基板３１をドライエッチングすることにより、図７Ｄ中に矢印で示すように、３０ｎｍ〜５０ｎｍの深さにわたり、掘り下げられる。前記シリコン酸化膜４１ＴＯｘ１〜４１ＴＯｘ４を、先に述べたように１０ｎｍ〜１５ｎｍの膜厚に形成しておくと、このようなシリコン酸化膜の異方性エッチングを行った場合にも、トレンチ３１ＴＡ１〜３１ＴＡ４の側壁面には、十分な膜厚のシリコン酸化膜を残すことができる。前記トレンチ３１ＴＡ１〜３１ＴＡ４のうち、図７Ｄに矢印で示すドライエッチングにより掘り下げられた部分では、底面および側壁面にシリコン基板３１が露出している。
【０１４９】
さらに図７Ｅに示すように本実施形態では前記図７Ｄの構造に対し、例えば水酸化テトラメチルアンモニウム（ＴＭＡＨ）などをエッチャントとした等方性のウェットエッチングを実施し、前記トレンチ３１ＴＡ１〜３１ＴＡ４のうち、露出しているシリコン基板３１をさらに約１０ｎｍ程度掘り下げる。
【０１５０】
このような等方性のウェットエッチングの結果、前記トレンチ３１ＴＡ１〜３１ＴＡ４の底の、ドライエッチングの際に不純物が注入された恐れのある領域が除去され、当初の高品質なシリコン基板３１のシリコン面が露出される。このため、引き続き実行されるＳｉＧｅ混晶層のエピタキシャル成長が促進される。また、前記図７Ｄのドライエッチングの際にも、前記残さ３１ｓに対応したシリコン酸化膜４１ＴＯｘ１〜４１ＴＯｘ３の下方に、台形形状を有する素子分離領域３１Ｉ１〜３１Ｉ３の影になってシリコン残さ３１ｔが残留する場合があるが、前記等方性ウェットエッチングの結果、かかる残さ３１ｔを完全に除去することができる。前記残さ３１ｔを除去することの技術的意義については、後ほど、図７Ｋの工程に関連して説明する。
【０１５１】
次に図７Ｆの工程において、前記図７Ｅの構造上にＳｉＧｅ混晶層を４００℃〜８００℃、好ましくは５００〜６００℃の基板温度でＣＶＤ法により、ＳｉＨ４ガスおよびＧｅＨ４ガスをソースガスとして使い、ＨＣｌガスをエッチングガスとして使い、水素ガスをキャリアガスとして使うことにより堆積し、前記トレンチ３１ＴＡ１においてはＳｉＧｅ混晶層３１ＳＧ１を、前記トレンチ３１ＴＡ２においてはＳｉＧｅ混晶層３１ＳＧ２を、前記トレンチ３１ＴＡ３においてはＳｉＧｅ混晶層３１ＳＧ３を、前記トレンチ３１ＴＡ４においてはＳｉＧｅ混晶層３１ＳＧ４を、前記シリコン基板３１に対してエピタキシャルに、半導体装置のソース領域およびドレイン領域の下に形成したい酸化膜パタ―ンの厚さに対応した、例えば２０ｎｍ〜８０ｎｍの膜厚で選択的に形成する。例えば図７Ｆの工程において前記ＳｉＧｅ混晶層３１ＳＧ１〜３１ＳＧ４の形成を、約３０Ｐａ〜１５００Ｐａの圧力下、水素ガス分圧を例えば３０Ｐａ〜１４５０Ｐａ、ＳｉＨ４ガス分圧を例えば１Ｐａ〜９０Ｐａ、ＧｅＨ４ガス分圧を例えば０．０５〜９０Ｐａ、さらにＨＣｌガスの分圧を例えば１Ｐａ〜５００Ｐａに設定することにより実行することができる。
【０１５２】
次に本実施形態では図７Ｇの工程において、前記図７Ｆの構造上に先の実施形態と同様にしてシリコン層をＣＶＤ法により、５００℃〜８００℃、好ましくは５００〜６００℃の基板温度でのＣＶＤ法により、ＳｉＨ４ガスをソースガスとして使い、ＨＣｌガスをエッチングガスとして使い、水素ガスをキャリアガスとして使いながら堆積し、前記ＳｉＧｅ混晶層３１ＳＧ１〜３１ＳＧ４上にシリコンエピタキシャル層３１ＥＳを例えば７ｎｍ程度の膜厚で選択的に形成する。例えば図７Ｇの工程において前記シリコンエピタキシャル層３１ＥＳの形成を、約３０Ｐａ〜１５００Ｐａの圧力下、水素ガス分圧を例えば３０Ｐａ〜１４５０Ｐａに設定し、ＳｉＨ４ガス分圧を例えば１Ｐａ〜９０Ｐａに設定し、さらにＨＣｌガスの分圧を例えば１Ｐａ〜５００Ｐａに設定することにより実行することができる。
【０１５３】
次に図７Ｈの工程において、前記トレンチ３１ＴＡ１〜３１ＴＡ４の側壁面に形成されていたシリコン酸化膜４１ＴＯｘ１〜４１ＴＯｘ４を、ＨＦを使ったウェットエッチングにより選択的に除去する。その際、ＳｉＧｅ混晶層３１ＳＧ１〜３１ＳＧ４上に薄いシリコンエピタキシャル層３１ＥＳを形成しておくことにより、前記ＳｉＧｅ混晶層３１ＳＧ１〜３１ＳＧ４の露出が限定され、ウェットエッチングの際に溶出するＧｅによる製造装置の汚染を回避することができる。
【０１５４】
次に図７Ｉの工程において、前記図７Ｈの構造上にシリコンエピタキシャル層を５００℃〜８００℃、好ましくは前記ＳｉＧｅ混晶層３１ＳＧ１〜３１ＳＧ４または前記シリコンエピタキシャル層３１ＥＳを形成する場合の基板温度よりも高い７００〜８００℃の基板温度でＣＶＤ法により、ＳｉＨ４ガスをソースガスとして使い、ＨＣｌガスをエッチングガスとして使い、水素ガスをキャリアガスとして使うことにより堆積し、前記トレンチ３１ＴＡ１においてはシリコンエピタキシャル層３１ＥＳ１を、前記トレンチ３１ＴＡ２においてはシリコンエピタキシャル層３１ＥＳ２を、前記トレンチ３１ＴＡ３においてはシリコンエピタキシャル層３１ＥＳ３を、前記トレンチ３１ＴＡ４においてはシリコンエピタキシャル層３１ＥＳ４を、その下のシリコンエピタキシャル層３１ＥＳに対してエピタキシャルに形成し、前記トレンチ３１ＴＡ１〜３１ＴＡ４を充填する。前記シリコンエピタキシャル層３１ＥＳ１〜３１ＥＳ４の堆積に伴い、先に形成されていたシリコンエピタキシャル層３１ＥＳは、それぞれのエピタキシャル層の一部となって吸収される。このようにして形成されたシリコンエピタキシャル層３１ＥＳ１〜３１ＥＳ４は、その下のＳｉＧｅ混晶層３１ＳＧ１〜３１ＳＧ４に対してエピタキシャルな関係を維持する。例えば図７Ｉの工程において前記シリコンエピタキシャル層３１ＥＳ１〜３１ＥＳ４の形成を、約３０Ｐａ〜１５００Ｐａの圧力下、水素ガス分圧を例えば３０Ｐａ〜１４５０Ｐａに設定し、ＳｉＨ４ガス分圧を例えば１Ｐａ〜９０Ｐａに設定し、さらにＨＣｌガスの分圧を例えば１Ｐａ〜５００Ｐａに設定することにより実行することができる。
【０１５５】
本実施形態では前記ＳｉＧｅ混晶層３１ＳＧ１〜３１ＳＧ４の表面が先に図７Ｇの工程において薄いシリコンエピタキシャル層３１ＥＳにより覆われているため、図７Ｉの工程において高温で前記シリコンエピタキシャル層３１ＥＳ１〜３１ＥＳ４を厚く堆積しても、前記ＳｉＧｅ混晶層３１ＳＧ１〜３１ＳＧ４の表面の荒れが抑制され、その結果、高品質なシリコンエピタキシャル層３１ＥＳ１〜３１ＥＳ４を得ることができる。
【０１５６】
なお図７Ｉの工程において前記シリコンエピタキシャル層３１ＥＳ１〜３１ＥＳ４を、前記シリコン基板３１とゲート絶縁膜３２の界面を超えて成長させ、いわゆるエレベーテッドソース／ドレイン構造を形成することも可能である。
【０１５７】
次に図７Ｊの工程において、前記図３Ｋの工程と同様に、例えばフッ酸を使ったウェットエッチングやシリコン酸化膜のドライエッチングなどにより、前記素子分離構造３１Ｉ１〜３１Ｉ３を構成する素子分離絶縁膜を後退させ、前記ＳｉＧｅ混晶層３１ＳＧ１，３１ＳＧ２，３１ＳＧ３および３１ＳＧ４の側壁面を露出させる。
【０１５８】
なお図７Ｊの工程において、先に前記素子分離構造３１Ｉ１〜３１Ｉ３を構成する素子分離絶縁膜を後退させておき、その後で前記ＳｉＧｅ混晶層３１ＳＧ１，３１ＳＧ２，３１ＳＧ３および３１ＳＧ４のエピタキシャル成長および前記シリコンエピタキシャル層３１ＥＳ１，３１ＥＳ２，３１ＥＳ３および３１ＥＳ４のエピタキシャル成長を行うことも可能である。
【０１５９】
図７Ｊで得られた構造においても、前記ＳｉＧｅ混晶層３１ＳＧ１〜３１ＳＧ４の側壁面、あるいは前記シリコンエピタキシャル層３１ＥＳ１〜３１ＥＳ４の側壁面は、単一の結晶面より形成される場合もあれば、複数の結晶面を含む場合もある。
【０１６０】
次に図７Ｋの工程において、先の図３Ｌの工程と同様に、例えば塩素（Ｃｌ2）と水素の混合ガス、あるいは塩化水素ガスを使ったドライエッチングにより、あるいはフッ酸や硝酸や酢酸などの混合液を使ったウェットエッチングにより、さらにはＡｒで希釈したＣＦ４ガスを使ったドライエッチングにより、前記ＳｉＧｅ混晶層３１ＳＧ１，３１ＳＧ２，３１ＳＧ３および３１ＳＧ４を前記シリコン基板３１およびシリコンエピタキシャル層３１ＥＳ１，３１ＥＳ２，３１ＥＳ３および３１ＥＳ４に対して選択的にエッチングし、前記シリコン基板３１中に前記ＳｉＧｅ混晶層３１ＳＧ１，３１ＳＧ２，３１ＳＧ３および３１ＳＧ４の形成領域にそれぞれ対応して、ボイド３１Ｖ１〜３１Ｖ４を形成する。
【０１６１】
図７Ｋの工程では、先にも述べたように前記シリコンエピタキシャル層３１ＥＳ１，３１ＥＳ２は前記基板領域３１ＣＨ１に、またシリコンエピタキシャル層３１ＥＳ３および３１ＥＳ４は前記基板領域３１ＣＨ２にエピタキシャルに格子整合しており、前記ＳｉＧｅ混晶層３１ＳＧ１，３１ＳＧ２，３１ＳＧ３および３１ＳＧ４を選択的に除去しても前記基板領域３１ＣＨ１あるいは基板領域３１ＣＨ２から脱離して落下することはない。
【０１６２】
図７Ｋのエッチング工程をドライエッチングにより行う場合、図７Ｊにおける素子分離絶縁膜３１Ｉ１〜３１Ｉ３を後退させるエッチングを前記ＳｉＧｅ混晶層３１ＳＧ１〜３１ＳＧ４の成膜およびシリコンエピタキシャル層３１ＥＳ１〜３１ＥＳ４の成膜前に行っておけば、素子分離絶縁膜３１Ｉ１〜３１Ｉ３を後退させるエッチングをウェットエッチングで行う場合であっても、前記ＳｉＧｅ混晶層３１ＳＧ１〜３１ＳＧ４の成膜およびシリコンエピタキシャル層３１ＥＳ１〜３１ＥＳ４の成膜、および図７Ｋの選択エッチング工程を、同一の処理装置内において連続して、すなわち途中で被処理基板を取り出すことなく実行することが可能である。
【０１６３】
本実施形態においても前記ＳｉＧｅ混晶層３１ＳＧ１，３１ＳＧ２，３１ＳＧ３および３１ＳＧ４としてはＧｅを原子分率で２０％程度含むものが使われるが、エピタキシャル成長可能な範囲ないでより多量のＧｅを、例えば原子分率で４０％程度含むものを使うことも可能である。このように高濃度でＧｅを含むＳｉＧｅ混晶を前記ＳｉＧｅ混晶層３１ＳＧ１，３１ＳＧ２，３１ＳＧ３および３１ＳＧ４として使うことにより、図７Ｋのエッチング工程におけるエッチングの選択性を向上させることができる。またＳｉＧｅ混晶層３１ＳＧ１，３１ＳＧ２，３１ＳＧ３および３１ＳＧ４として、必要に応じてＳｉＧｅＣ混晶を使うことも可能である。
【０１６４】
本実施形態では、先にも説明したようにトレンチ３１ＴＡ１〜３１ＴＡ４の側壁を、素子分離領域３１Ｉ１〜３１Ｉ３に接して構成するシリコン残さ３１ｔを図７Ｅの工程において、ウェットエッチングにより除去していることに注意すべきである。このようにシリコン残さ３１ｔを除去した結果、図７Ｋの工程において前記ＳｉＧｅ混晶層３１ＳＧ１〜３１ＳＧ４を除去する際にボイド３１Ｖ１〜３１Ｖ４の開口部３１ｖ１〜３１ｖ４が前記シリコン残さ３１ｔにより塞がれることがなく、前記ＳｉＧｅ混晶層３１ＳＧ１〜３１ＳＧ４のエッチングを効率よく実施することができる。
【０１６５】
次に図７Ｌの工程において前記図７Ｋの構造上にシリコン酸化膜やシリコン窒化膜を主成分とする埋込絶縁膜４１ＩＦを、ステップカバレッジに優れた成膜方法、例えばＡＬＤ法やＣＶＤ法、ＳＯＧ法などにより堆積し、前記ボイド３１Ｖ１〜３１Ｖ４を前記埋込絶縁膜３１ＩＦにより充填する。図示の例では、前記埋込絶縁膜４１ＩＦをＨＤ−ＣＶＤ法により形成している。なお本実施形態でも、先の実施形態と同様に前記ボイド３１Ｖ１〜３１Ｖ４が前記埋込絶縁膜４１ＩＦにより完全に充填される必要はなく、未充填部が一部に残留してもよい。
【０１６６】
次に図７Ｍの工程において前記埋込絶縁膜４１ＩＦを、前記ゲート電極３３Ｇ１，３３Ｇ２上のシリコン窒化膜３３ＧＮ１，３３ＧＮ２をストッパに前記埋込絶縁膜４１ＩＦを化学機械研磨（ＣＭＰ）あるいはエッチバックにより平坦化し、さらに図７Ｎの工程で前記埋込絶縁膜４１ＩＦをＨＦによりエッチングし、前記シリコンエピタキシャル層３１ＥＳ１〜３１ＥＳ４の表面は前記埋込絶縁膜４１ＩＦで覆われたままの状態で、前記側壁絶縁膜３３ＳＷ１，３３ＳＷ２を露出させる。
【０１６７】
さらに図７Ｏの工程においてリン酸（Ｈ３ＰＯ４）をエッチャントとしたウェットエッチングを行い、シリコン窒化膜よりなる側壁絶縁膜３３ＳＷ１，３３ＳＷ２を除去し、図７Ｐの工程において再びＨＦ処理を行うことにより、前記シリコンエピタキシャル層３１ＥＳ１〜３１ＥＳ４を露出させる。またこの工程により、前記ゲート電極３３Ｇ１，３３Ｇ２のサイドウォールスペーサ３３ＧＷ１，３３ＧＷ２が除去される。
【０１６８】
図７Ｐ以降は、通常のＭＯＳトランジスタの製造工程が実施され、前記素子領域３１Ｂを図示しないレジストマスクで覆った状態で前記シリコンエピタキシャル層３１ＥＳ１，３９ＥＳ２に前記ゲート電極３３Ｇ１をマスクにＢをイオン注入することにより、ｐ型のソースエクステンション領域３１ａおよびドレインエクステンション領域３１ｂが形成され、また前記素子領域３１Ａを図示しないレジストマスクで覆った状態で前記シリコンエピタキシャル層３１ＥＳ３，３９ＥＳ４に前記ゲート電極３３Ｇ２をマスクにＡｓあるいはＰをイオン注入することにより、ｎ型のソースエクステンション領域３１ｃおよびドレインエクステンション領域３１ｄが形成される。
【０１６９】
さらに図７Ｑの工程において前記ゲート電極３１Ｇ１および３１Ｇ２にシリコン酸化膜あるいはシリコン窒化膜よりなる側壁絶縁膜４３ＳＷ１，４３ＳＷ２をそれぞれ形成し、図７Ｒの工程において前記素子領域３１Ｂを図示しないレジストマスクで覆った状態で前記シリコンエピタキシャル層３１ＥＳ１，３９ＥＳ２に前記ゲート電極３３Ｇ１および側壁絶縁膜４３ＳＷ１をマスクにＢをイオン注入することにより、ｐ＋型のソース領域３１ｅおよびドレイン領域３１ｆが形成され、また前記素子領域３１Ａを図示しないレジストマスクで覆った状態で前記シリコンエピタキシャル層３１ＥＳ３，３９ＥＳ４に前記ゲート電極３３Ｇ２および前記側壁絶縁膜４３ＳＷ２をマスクにＡｓあるいはＰをイオン注入することにより、ｎ＋型のソース領域３１ｃおよびドレイン領域３１ｄが形成される。
【０１７０】
なお本実施形態において、図７Ｂの工程と図７Ｃの工程の間に、図８Ａに示すように図７Ｂの構造に対しＴＭＡＨなどを使って等方性エッチングを行い、前記トレンチ３１ＴＡ１〜３１ＴＡ４を矢印のように拡張する工程を含ませてもよい。図８Ａの工程によれば、各々のトレンチ３１ＴＡ１〜３１ＴＡ４において、基板部分３１ＣＨ１を画成する側壁面が後退すると同時に、シリコン残さ２１ｓが除去される。
【０１７１】
かかる変形例によれば、次いで前記図７Ｃの工程に対応して図８Ｂの酸化処理を行って、前記シリコン酸化膜４１ＴＯｘ１〜４１ＴＯｘ４を形成した場合、前記後退した側壁面に形成されたシリコン酸化膜は前記ゲート電極３３ＧＮ１あるいは３３ＧＮ２の側壁絶縁膜３３ＳＷ１あるいは３３ＳＷ２により保護され、引き続き図７Ｄのドライエッチング工程を行った場合に多少斜めに入射するラジカルがあっても、シリコン酸化膜４１ＴＯｘ１〜４１ＴＯｘ４が消失することがなく、前記側壁面におけるＳｉＧｅ混晶層の成長を確実に回避することが可能となる。
【０１７２】
なお図８Ａ，図８Ｂの変形例は、前記第１〜第３の実施形態においても適用可能である。
【０１７３】
以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
（付記１）
素子分離領域により画成された第１導電型のウェルを有する半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、第１のゲート側壁面と、前記第１の側と対向する第２のゲート側壁面とを有するゲート電極と、
前記第１および第２のゲート側壁面上にそれぞれ形成された第１および第２の側壁絶縁膜と、
前記半導体基板中、前記第１の側壁絶縁膜の下に形成された、前記第１導電型とは反対の第２導電型のソースエクステンション領域と、
前記半導体基板中、前記第２の側壁絶縁膜の下に形成された、前記第２導電型のドレインエクステンション領域と、を含み、
前記半導体基板は、前記第１の側壁絶縁膜、前記ゲート電極および前記第２の側壁絶縁膜を支えるメサ構造を形成し、
前記メサ構造は、第１の側壁面と第２の側壁面を有し、
前記メサ構造の前記第１の側壁面の外側には、前記第２の導電型を有しソース領域を形成する第１の半導体層が、前記第１の側壁面において前記基板に接続されて形成されており、
前記メサ構造の前記第２の側壁面の外側には、前記第２の導電型を有しドレイン領域を形成する第２の半導体層が、前記第２の側壁面において前記基板に接続されて形成されており、
前記第１および第２の半導体層の直下には、第１の絶縁膜よりなる第１および第２の埋込絶縁領域がそれぞれ形成され、
前記第１の埋込絶縁領域と前記第１の側壁面の間、および前記第２の埋込絶縁領域と前記第２の側壁面の間には、第２および第３の絶縁膜がそれぞれ形成されていることを特徴とする半導体装置。
（付記２）
前記第２および第３の絶縁膜は、２ｎｍ以上で１０ｎｍ以下の厚さを有することを特徴とする付記１記載の半導体装置。
（付記３）
前記第２および第３の絶縁膜の上端は前記第１および第２の埋込絶縁領域の上端よりも後退しており、凹面を有することを特徴とする付記１または２記載の半導体装置。
（付記４）
前記第１の絶縁膜と前記第２および第３の絶縁膜とは組成が異なることを特徴とする付記１〜３のうち、いずれか一項記載の半導体装置。
（付記５）
前記第１の絶縁膜はシリコン酸化膜であり、前記第２および第３の絶縁膜はシリコン酸化膜またはシリコン窒化膜またはシリコン酸窒化膜であることを特徴とする付記１〜４のうち、いずれか一項記載の半導体装置。
（付記６）
前記第１の絶縁膜はＣＶＤ法により形成されたシリコン酸化膜であり、前記第２および第３の絶縁膜は熱酸化法、プラズマ酸化法またはＣＶＤ法により形成されたシリコン酸化膜であることを特徴とする付記１〜４のうち、いずれか一項記載の半導体装置。
（付記７）
第１の半導体からなる半導体基板上の第１の領域にゲート電極を形成し、前記ゲート電極の第１の側壁面に第１の側壁絶縁膜を、前記ゲート電極の第２の側壁面に第２の側壁絶縁膜を形成する工程と、
前記半導体基板に、前記第１の領域を挟んで第１および第２の開口部を形成する工程と、
前記第１及び前記第２の開口部の側面および底面に第１の絶縁膜を形成する工程と、
前記第１及び前記第２の開口部の側面に前記第１の絶縁膜の少なくとも一部を残存させつつ、前記第１及び前記第２の開口部の底面において前記第１の絶縁膜を除去する工程と、
前記第１及び前記第２の開口部に、前記第１の半導体に対してエッチング選択性を有する第２の半導体からなる第１及び第２の半導体層をそれぞれ形成する工程と、
前記第１及び前記第２の開口部の側面において前記第１の絶縁膜を除去する工程と、
前記第１及び前記第２の開口部の側面において前記第１の絶縁膜を除去する工程の後、前記第１及び前記第２の半導体層の上に、前記第１の半導体からなる第３及び第４の半導体層をそれぞれ形成する工程と、
前記第３及び前記第４の半導体層を形成する工程の後、前記第１及び前記第２の半導体層の一部を露出させる工程と、
前記第１及び前記第２の半導体層を露出させる工程の後、前記第１及び前記第２の半導体層を除去して第３及び第４の開口部をそれぞれ形成する工程と、
前記第３及び前記第４の開口部に第２の絶縁膜を形成する工程と、
前記第３及び前記第４の半導体層に不純物元素を注入して、第１及び第２の拡散領域をそれぞれ形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
（付記８）
前記第１および第２の開口部を形成する工程の後で、かつ第１の絶縁膜を形成する工程の前に、前記第１および第２の開口部に対し等方性エッチングを行い、前記第１および第２の開口部において側面を後退させる工程を含むことを特徴とする付記７記載の半導体装置の製造方法。
（付記９）
前記第１及び前記第２の開口部を形成する工程は、
前記半導体基板に第１及び第２の素子分離溝を形成する工程と、
前記第１及び前記第２の素子分離溝に第３の絶縁膜を形成して前記第１及び前記第２の素子分離領域をそれぞれ形成する工程と、
前記第１及び前記第２の開口部を前記第１及び第２の素子分離領域にそれぞれ接して形成する工程と、を有し、
前記第１及び前記第２の半導体層を露出させる工程は、
前記第１及び前記第２の素子分離領域の前記第３の絶縁膜を除去して、前記第１及び前記第２の素子分離溝を開口し、前記第１及び前記第２の半導体層をそれぞれ露出させる工程と、を有し、
前記第３及び前記第４の開口部に第２の絶縁膜を形成する工程は、前記第３の絶縁膜を除去して開口された前記第１及び前記第２の素子分離溝に、第２の絶縁膜を形成する工程を有することを特徴とする付記７または８に記載の半導体装置の製造方法。
（付記１０）
前記第１及び前記第２の半導体層の一部を露出させる工程は、
前記半導体基板、前記第３の半導体層及び前記第４の半導体層をマスクパターンで覆う工程と、
前記マスクパターンをマスクとして前記第３及び前記第４の半導体層をエッチングして、第１及び第２の素子分離溝を形成し、前記第１及び前記第２の半導体層を露出させる工程と、を有し、
前記第３及び前記第４の開口部に第２の絶縁膜を形成する工程は、前記第１及び前記第２の素子分離溝に前記第２の絶縁膜を形成する工程を有することを特徴とする付記７または８に記載の半導体装置の製造方法。
（付記１１）
前記第１の絶縁膜は、熱酸化法、プラズマ酸化法またはＣＶＤ法により形成されたシリコン酸化膜であることを特徴とする付記７〜１０のうち、いずれか一項に記載の半導体装置の製造方法。
（付記１２）
前記第１及び前記第２の半導体層を形成する工程の後で前記第１及び前記第２の開口部の側面において前記第１の絶縁膜を除去する工程の前に、前記第１及び前記第２の半導体層の上に、前記第１の半導体からなる第５及び第６の半導体層を形成する工程を含むことを特徴とする付記７〜１１のうち、いずれか一項に記載の半導体装置の製造方法。
（付記１３）
前記第１及び前記第２の開口部の底面において前記第１の絶縁膜を除去する工程の後で前記第１及び前記第２の半導体層を形成する工程の前に、前記第及び前記第２の開口部の底面をエッチングする工程を有することを特徴とする付記７〜１２のうち、いずれか一項に記載の半導体装置の製造方法。
（付記１４）
前記第１及び前記第２の開口部の底面をエッチングする工程は、前記第１及び前記第２の開口部の底を異方的にエッチングする工程と、
前記異方的にエッチングする工程の後、前記第１及び前記第２の開口部の底面を等方的にエッチングする工程を含むことを特徴とする付記１３に記載の半導体装置の製造方法。
（付記１５）
前記第１及び前記第２の側壁面の側面において前記第１の絶縁膜を除去する工程は、少なくとも前記第１の半導体層と前記第１の開口部の側面との間以外、及び、少なくとも前記第２半導体層と前記第２の開口部の側面との間以外、に形成された第１の絶縁膜を除去することを特徴とする付記７〜１２のうち、いずれか一項に記載の半導体装置の製造方法。
（付記１６）
前記第１及び前記第２の開口部を形成する工程は、前記ゲート電極、前記第１の側壁絶縁膜及び前記第２の側壁絶縁膜をマスクとして、前記半導体基板をエッチングする工程を含むことを特徴とする付記７〜１５のうち、いずれか一項に記載の半導体装置の製造方法。
（付記１７）
前記第３及び前記第４の開口部に前記第２の絶縁膜を形成する工程の後、前記第１の領域にゲート電極を形成し、前記ゲート電極の前記第１の側壁面に前記第１の側壁絶縁膜を、前記ゲート電極の前記第２の側壁面に前記第２の側壁絶縁膜を形成する工程を含むことを特徴とする付記７〜１５のうち、いずれか一項に記載の半導体装置の製造方法。
【符号の説明】
【０１７４】
１１，３１  シリコン基板
１１ＳＧ１〜１１ＳＧ３，３１ＳＧ１〜３１ＳＧ４，３１ＳＧＶ１，３１ＳＧＶ２  ＳｉＧｅ混晶層
１１ＥＳ１〜１１ＥＳ３，３１ＥＳ１〜３１ＥＳ４  シリコンエピタキシャル層
１１Ａ，１１Ｂ，３１Ａ，３１Ｂ素子領域
１１ＣＨ１，１１ＣＨ２，３１ＣＨ１，３１ＣＨ２  基板部分
１１Ｉ１〜１１Ｉ３，３１Ｉ１〜３１Ｉ３  ＳＴＩ型素子分離領域
１１ＩＦ，３１ＩＦ，５１ＩＦ  埋込絶縁膜
１１ＮＷ，３１ＮＷ  ｎ型ウェル
１１ＰＷ，３１ＰＷ  ｐ型ウェル
１１ＴＡ１〜１１ＴＡ３，３１ＴＡ１〜３１ＴＡ４  トレンチ
１１ＴＩ１〜１１ＴＩ３  素子分離溝
１１ＴＯｘ、３１ＴＯｘ，４１ＴＯｘ１〜４１ＴＯｘ４  シリコン酸化膜
１１Ｖ１〜１１Ｖ３，３１Ｖ１〜３１Ｖ４  ボイド
１１ａ〜１１ｈ，３１ａ〜３１ｈ  拡散領域
１２，３２  ゲート絶縁膜
１３Ｇ１，１３Ｇ２，３３Ｇ１，３３Ｇ２  ゲート電極
１３ＧＷ１，１３ＧＷ２，３３ＧＷ１，３３ＧＷ２，３３ＧＷ３，３３ＧＷ４  サイドウォールスペーサ
１３ＳＷ１，１３ＳＷ２，３３ＳＷ１，３３ＳＷ２  側壁絶縁膜
１４Ｓ１，１４Ｄ１，１４Ｓ２，１４Ｄ２，１４Ｇ１，１４Ｇ２  シリサイド層
１５，３７  層間絶縁膜
１５Ａ〜１５Ｄ，３７Ａ〜３７Ｄ  ビアホール
１６Ａ〜１６Ｄ，３８Ａ〜３８Ｄ  ビアプラグ
１７Ａ  圧縮応力膜
１７Ｂ  引張応力膜
２１ｓ，３１ｓ  シリコン残さ
３１ＧＮ１，３１ＧＮ２  シリコン窒化膜
３１ＳＣＶ１，３１ＳＣＶ２，  ＳｉＣ混晶層
３１ｖ１〜３１ｖ４  開口部
３４  絶縁膜
【図１Ａ】
0005915181.tif 000002
【図１Ｂ】
0005915181.tif 000003
【図１Ｃ】
0005915181.tif 000004
【図１Ｄ】
0005915181.tif 000005
【図１Ｅ】
0005915181.tif 000006
【図１Ｆ】
0005915181.tif 000007
【図１Ｇ】
0005915181.tif 000008
【図１Ｈ】
0005915181.tif 000009
【図１Ｉ】
0005915181.tif 000010
【図１Ｊ】
0005915181.tif 000011
【図１Ｋ】
0005915181.tif 000012
【図１Ｌ】
0005915181.tif 000013
【図１Ｍ】
0005915181.tif 000014
【図１Ｎ】
0005915181.tif 000015
【図１Ｏ】
0005915181.tif 000016
【図１Ｐ】
0005915181.tif 000017
【図１Ｑ】
0005915181.tif 000018
【図１Ｒ】
0005915181.tif 000019
【図１Ｓ】
0005915181.tif 000020
【図１Ｔ】
0005915181.tif 000021
【図２Ａ】
0005915181.tif 000022
【図２Ｂ】
0005915181.tif 000023
【図３Ａ】
0005915181.tif 000024
【図３Ｂ】
0005915181.tif 000025
【図３Ｃ】
0005915181.tif 000026
【図３Ｄ】
0005915181.tif 000027
【図３Ｅ】
0005915181.tif 000028
【図３Ｆ】
0005915181.tif 000029
【図３Ｇ】
0005915181.tif 000030
【図３Ｈ】
0005915181.tif 000031
【図３Ｉ】
0005915181.tif 000032
【図３Ｊ】
0005915181.tif 000033
【図３Ｋ】
0005915181.tif 000034
【図３Ｌ】
0005915181.tif 000035
【図３Ｍ】
0005915181.tif 000036
【図３Ｎ】
0005915181.tif 000037
【図３Ｏ】
0005915181.tif 000038
【図３Ｐ】
0005915181.tif 000039
【図３Ｑ】
0005915181.tif 000040
【図３Ｒ】
0005915181.tif 000041
【図３Ｓ】
0005915181.tif 000042
【図３Ｔ】
0005915181.tif 000043
【図３Ｕ】
0005915181.tif 000044
【図３Ｖ】
0005915181.tif 000045
【図３Ｗ】
0005915181.tif 000046
【図３Ｘ】
0005915181.tif 000047
【図４Ａ】
0005915181.tif 000048
【図４Ｂ】
0005915181.tif 000049
【図４Ｃ】
0005915181.tif 000050
【図５Ａ】
0005915181.tif 000051
【図５Ｂ】
0005915181.tif 000052
【図５Ｃ】
0005915181.tif 000053
【図６Ａ】
0005915181.tif 000054
【図６Ｂ】
0005915181.tif 000055
【図７Ａ】
0005915181.tif 000056
【図７Ｂ】
0005915181.tif 000057
【図７Ｃ】
0005915181.tif 000058
【図７Ｄ】
0005915181.tif 000059
【図７Ｅ】
0005915181.tif 000060
【図７Ｆ】
0005915181.tif 000061
【図７Ｇ】
0005915181.tif 000062
【図７Ｈ】
0005915181.tif 000063
【図７Ｉ】
0005915181.tif 000064
【図７Ｊ】
0005915181.tif 000065
【図７Ｋ】
0005915181.tif 000066
【図７Ｌ】
0005915181.tif 000067
【図７Ｍ】
0005915181.tif 000068
【図７Ｎ】
0005915181.tif 000069
【図７Ｏ】
0005915181.tif 000070
【図７Ｐ】
0005915181.tif 000071
【図７Ｑ】
0005915181.tif 000072
【図７Ｒ】
0005915181.tif 000073
【図８Ａ】
0005915181.tif 000074
【図８Ｂ】
0005915181.tif 000075