(57)【特許請求の範囲】
【請求項１】
超小型電子パッケージであって、
互いに反対側の第１の表面及び第２の表面を有し、前記第１の表面は上に基板コンタクトを有する、基板と、
メモリ記憶アレイ機能を有する超小型電子素子であって、該超小型電子素子は前記第１の表面に面する背面と、前記背面の反対側の前面と、前記前面上にあり、前記前面の上方に延在する導電性構造体を通して前記基板コンタクトと電気的に接続されるコンタクトとを有する、超小型電子素子と、
前記第２の表面上にあり、前記超小型電子パッケージを該超小型電子パッケージの外部にある少なくとも１つの構成要素と接続するように構成される複数の端子であって、該端子は、前記基板コンタクトと電気的に接続され、平行な第１のグリッド及び第２のグリッド内の場所に配置された第１の端子を含み、それぞれグリッドは、軸のそれぞれの側に配置され、各グリッド内の前記第１の端子は、前記超小型電子素子内のメモリ記憶アレイの全ての利用可能なアドレス指定可能メモリ位置の中からアドレス指定可能メモリ位置を決定するのに、前記超小型電子パッケージ内の回路によって使用可能なアドレス情報を運ぶように構成される、複数の端子と、
を備え、
前記第１の端子は、信号割り当てを有し、前記第１のグリッド内の前記第１の端子の信号割当ては、前記第２のグリッド内の前記第１の端子の信号割り当てと、前記軸に関して対称であり、アドレス情報を運ぶように構成された前記第１のグリッドの各第１の端子は、当該第１の端子に関し、前記軸に関して対称な位置における前記第２のグリッドの各対応する第１の端子と同じアドレス情報を運ぶように構成される、超小型電子パッケージ。
【請求項２】
前記導電性構造体は、前記コンタクトを前記基板コンタクトと電気的に接続するワイヤボンドを含む、請求項１に記載の超小型電子パッケージ。
【請求項３】
前記第１のグリッド及び前記第２のグリッドのそれぞれの前記第１の端子は、前記アドレス指定可能メモリ位置を決定するのに前記超小型電子パッケージ内の前記回路によって使用可能な前記アドレス情報の全てを運ぶように構成される、請求項１に記載の超小型電子パッケージ。
【請求項４】
各グリッド内の前記第１の端子は、前記超小型電子素子の動作モードを制御する情報を運ぶように構成される、請求項１に記載の超小型電子パッケージ。
【請求項５】
各グリッド内の前記第１の端子は、前記超小型電子パッケージに転送されるコマンド信号の全てを運ぶように構成され、前記コマンド信号は、ライトイネーブル信号、行アドレスストローブ信号、及び列アドレスストローブ信号である、請求項３に記載の超小型電子パッケージ。
【請求項６】
各グリッド内の前記第１の端子は、前記超小型電子パッケージに転送されるクロック信号を運ぶように構成され、前記クロック信号は、前記アドレス情報を運ぶ信号をサンプリングするのに用いられるクロックである、請求項１に記載の超小型電子パッケージ。
【請求項７】
前記端子は第２の端子を含み、該第２の端子の少なくともいくつかは、前記アドレス情報以外の情報を運ぶように構成され、前記第２の端子は、前記第１のグリッド及び前記第２のグリッド内ではなく、前記第２の表面上の場所に配置される、請求項１に記載の超小型電子パッケージ。
【請求項８】
前記第２の端子の或る部分は第３のグリッド内に配置され、前記第２の端子の別の部分は第４のグリッド内に配置され、前記第３のグリッド及び前記第４のグリッド内の端子の列は、互いに平行で、また、前記第１のグリッド及び前記第２のグリッド内の端子の列に平行であり、
前記第３のグリッド内の前記第２の端子の信号割当ては、前記第４のグリッド内の前記第２の端子の信号割当ての鏡像である、請求項７に記載の超小型電子パッケージ。
【請求項９】
前記超小型電子素子は第１の超小型電子素子であり、
前記超小型電子パッケージは第２の超小型電子素子を更に備え、該第２の超小型電子素子は、前記基板の前記第１の表面に面する背面と、前記背面の反対側の前面と、前記前面上にあり、前記第２の超小型電子素子の前記前面の上方に延在する導電性構造体を通して前記基板コンタクトと電気的に接続される複数の素子コンタクトとを有し、前記第２の超小型電子素子はメモリ記憶アレイ機能を有し、
各グリッド内の前記第１の端子は、前記第１の超小型電子素子及び前記第２の超小型電子素子内のメモリ記憶アレイの全ての利用可能なアドレス指定可能メモリ位置の中からアドレス指定可能メモリ位置を決定するのに前記超小型電子パッケージ内の回路によって使用可能なアドレス情報を運ぶように構成され、
前記第１の超小型電子素子及び前記第２の超小型電子素子の前記背面は、前記基板の前記第１の表面に隣接しかつ平行な単一平面内に配置される、請求項１に記載の超小型電子パッケージ。
【請求項１０】
前記第１のグリッド内の前記第１の端子は、前記第１の超小型電子素子及び前記第２の超小型電子素子のそれぞれに電気的に接続され、前記第２のグリッドの前記第１の端子は、前記第１の超小型電子素子及び前記第２の超小型電子素子のそれぞれに電気的に接続される、請求項９に記載の超小型電子パッケージ。
【請求項１１】
超小型電子パッケージであって、
互いに反対側の第１の表面及び第２の表面を有する基板であって、前記第１の表面は上に基板コンタクトを有する、基板と、
メモリ記憶アレイ機能を提供するように構成された第１の能動素子と、メモリ記憶アレイ機能以外の機能を提供するように構成された第２の能動素子とを具体化する超小型電子素子であって、前記第１の能動素子の数は、前記第２の能動素子の数よりも多く、該超小型電子素子は前記第１の表面に面する背面と、前記背面の反対側の前面と、前記前面上にあり、前記前面の上方に延在する導電性構造体を通して前記基板コンタクトと電気的に接続されるコンタクトとを有する、超小型電子素子と、
前記第２の表面上にあり、前記超小型電子パッケージを該超小型電子パッケージの外部にある少なくとも１つの構成要素と接続するように構成される複数の端子であって、前記端子は、前記基板コンタクトと電気的に接続され、平行な第１のグリッド及び第２のグリッド内の位置に配置される第１の端子を含み、それぞれのグリッドは、軸のそれぞれの側に配置され、各グリッド内の前記第１の端子は、前記超小型電子素子内のメモリ記憶アレイの全ての利用可能なアドレス指定可能メモリ位置の中からアドレス指定可能メモリ位置を決定するのに前記超小型電子パッケージ内の回路によって使用可能なアドレス情報の大部分を運ぶように構成される、複数の端子と、
を備え、
前記第１の端子は、信号割り当てを有し、前記第１のグリッド内の前記第１の端子の信号割当ては、前記第２のグリッド内の前記第１の端子の信号割当てと、前記軸に関して対称であり、アドレス情報を運ぶように構成された前記第１のグリッドの各第１の端子は、当該第１の端子に関し、前記軸に関して対称な位置にある前記第２のグリッドの各対応する第１の端子と同じアドレス情報を運ぶように構成される、超小型電子パッケージ。
【請求項１２】
各グリッド内の前記第１の端子は、前記アドレス指定可能メモリ位置を決定するのに前記超小型電子パッケージ内の前記回路によって使用可能な前記アドレス情報の少なくとも３／４を運ぶように構成される、請求項１１に記載の超小型電子パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連出願の相互参照）
本出願は、２０１２年４月５日に出願された米国特許出願第１３／４４０，２１２号の継続出願である。この米国特許出願は、２０１２年２月１７日に出願された米国仮特許出願第６１／６００，５２７号と、２０１１年１０月３日に出願された米国仮特許出願第６１／５４２，５５３号との出願日の利益を主張する。これら全ての米国仮特許出願の開示内容は、参照することによって本明細書の一部をなすものとする。
【０００２】
本出願の主題は、超小型電子パッケージ及び超小型電子パッケージを組み込んだアセンブリに関する。
【背景技術】
【０００３】
半導体チップは、一般に、個々のパッケージされたユニットとして提供される。標準的なチップは、平坦な方形の本体を有し、この本体は、チップの内部回路部に接続されたコンタクトを有する大きな前面を備えている。個々の各チップは、通常、チップのコンタクトに接続された外部端子を有するパッケージ内に含まれている。また、端子、すなわちパッケージの外部接続点は、プリント回路基板等の回路パネルに電気的に接続するように構成されている。多くの従来の設計では、チップパッケージは、チップ自体の面積よりもかなり大きな回路パネルの面積を占有する。「チップの面積」とは、この開示において、前面を有する平坦なチップに関して用いられるとき、前面の面積を指すものとして理解されるべきである。
【０００４】
チップのいかなる物理的構成においても、サイズは重要な考慮事項である。チップのより小型の物理的構成に対する要求は、携帯型電子デバイスの急速な発展により、更に強くなってきている。単に例として、一般に「スマートフォン」と呼ばれるデバイスは、携帯電話の機能を、強力なデータプロセッサ、メモリ、並びに全地球測位システム受信器、電子カメラ及びローカルエリアネットワーク接続等の補助デバイスと、高解像度ディスプレイ及び関連する画像処理チップとともに一体化している。こうしたデバイスは、完全なインターネット接続、最大解像度の映像を含むエンターテイメント、ナビゲーション、電子銀行等の機能を、全てポケットサイズのデバイスで提供することができる。複雑な携帯型デバイスでは、多数のチップを小さい空間に詰め込む必要がある。さらに、チップのうちのいくつかは、一般に「Ｉ／Ｏ」と呼ばれる多くの入出力接続を有している。これらのＩ／Ｏを、他のチップのＩ／Ｏと相互接続しなければならない。相互接続を形成するコンポーネントは、アセンブリのサイズを大幅に増大させるべきではない。同様の必要性は、例えば、インターネット検索エンジンで使用されるもの等の、性能の増大及びサイズの低減が必要とされるデータサーバにおける用途等の、他の用途でも発生する。
【０００５】
メモリ記憶アレイ、特にダイナミックランダムアクセスメモリチップ（ＤＲＡＭ）及びフラッシュメモリチップを含む半導体チップは、一般に、単一チップ又は複数チップのパッケージ及びアセンブリにパッケージされる。各パッケージは、端子と、その中のチップとの間で信号を運び、電源及び接地を接続するために数多くの電気的接続を有する。それらの電気的接続は、チップのコンタクト支持面に対して水平方向に延在する水平導体、例えば、トレース、ビームリード等、及びチップの表面に対して垂直方向に延在するビア等の垂直導体、並びにチップの表面に対して水平及び垂直の両方向に延在するワイヤボンド等の、異なる種類の導体を含むことができる。
【０００６】
従来の超小型電子パッケージは、主としてメモリ記憶アレイ機能を提供するように構成される超小型電子素子、すなわち、メモリ記憶アレイ機能を提供する能動素子を他のいかなる機能よりも多く具体化する超小型電子素子を組み込むことができる。この超小型電子素子は、ＤＲＡＭチップ、又はそのような半導体チップを積み重ねて電気的に相互接続したアセンブリとすることもできるし、それらを含むこともできる。通常、そのようなパッケージの端子の全ては、超小型電子素子が実装されるパッケージ基板の１つ又は複数の周縁部に隣接して数組の列に配置される。例えば、図１に見られる１つの従来の超小型電子パッケージ１２において、パッケージ基板２０の第１の周縁部１６に隣接して端子の３つの列１４を配置することができ、パッケージ基板２０の第２の周縁部２２に隣接して端子の別の３つの列１８を配置することができる。従来のパッケージにおけるパッケージ基板２０の中央領域２４には、端子の列は全くない。図１は更に、パッケージ内の、面２８上に素子コンタクト２６を有する半導体チップ１１を示す。素子コンタクト２６は、パッケージ基板２０の中央領域２４における開口部、例えばボンドウインドウ、を通って延在するワイヤボンド３０を通じて、パッケージ１２の端子の列１４、１８と電気的に相互接続されている。場合によっては、超小型電子素子１１の面２８と基板２０との間に接着層３２を配置して、ワイヤボンドが接着層３２の開口部を通って延在する状態で、超小型電子素子と基板との機械的接続を補強することができる。
【０００７】
上記に鑑みて、特にそのようなパッケージと、そのようなパッケージを搭載し互いに電気的に相互接続することができる回路パネルとを含むアセンブリにおいて電気的性能を改善するために、超小型電子パッケージ上で端子の配置の改善をいくらか行うことができる。
【発明の概要】
【０００８】
本発明の一態様によれば、超小型電子パッケージは、基板であって互いに反対側の第１の表面及び第２の表面と、前記第１の表面において露出する複数の基板コンタクトとを有する基板、を備えることができる。前記パッケージは、メモリ記憶アレイ機能を有する超小型電子素子を備えることができる。前記超小型電子素子は前記第１の表面に面する背面と、前記背面の反対側の前面と、前記前面上にあり、前記前面の上方に延在する導電性構造体を通して前記基板コンタクトと電気的に接続されるコンタクトとを有することができる。
【０００９】
前記第２の表面において露出する複数の端子を、前記超小型電子パッケージを該パッケージの外部にある少なくとも１つの構成要素と接続するように構成することができる。前記端子は、前記基板コンタクトと電気的に接続することができ、第１の端子を含むことができ、前記第１の端子は、理論軸の第１の側に配置される前記第１の端子の第１の組と、前記第１の側の反対側の、前記軸の第２の側に配置される前記第１の端子の第２の組とを含み、前記第１の組及び前記第２の組はそれぞれ、前記超小型電子素子の前記メモリ記憶アレイの全ての利用可能なアドレス指定可能メモリ位置の中から１つのアドレス指定可能メモリ位置を決定するのに、前記パッケージ内の回路によって使用可能なアドレス情報を運ぶように構成される。前記第１の組内の前記第１の端子の信号割当ては、前記第２の組内の前記第１の端子の信号割当ての鏡像とすることができる。
【００１０】
一例において、前記パッケージは、メモリ記憶アレイ機能を提供する能動素子の数をいかなる他の機能よりも多く具体化する超小型電子素子を含むことができる。
【００１１】
一例において、前記導電性構造体は、前記コンタクトを前記基板コンタクトと電気的に接続するワイヤボンドを含むことができる。
【００１２】
特定の例において、第１のグリッド及び第２のグリッドのそれぞれの前記第１の端子は、前記アドレス指定可能メモリ位置を決定するのに該超小型電子パッケージ内の前記回路によって使用可能な前記アドレス情報の全てを運ぶように構成することができる。
【００１３】
代替的には、第１のグリッド及び第２のグリッドのそれぞれの第１の端子は、超小型電子素子内のメモリ記憶アレイの全ての利用可能なアドレス指定可能メモリ位置の中から１つのアドレス指定可能メモリ位置を決定するのに、パッケージ内の回路によって使用可能なアドレス情報の大部分を運ぶように構成することができる。特定の例では、第１の組及び第２の組のそれぞれの第１の端子は、アドレス指定可能メモリ位置を決定するのに、超小型電子パッケージ内の回路によって使用可能なそのようなアドレス情報のうちの少なくとも４分の３を運ぶように構成することができる。
【００１４】
特定の例において、前記第１の組及び前記第２の組のそれぞれの前記第１の端子は、前記超小型電子素子の動作モードを制御する情報を運ぶように構成することができる。
【００１５】
特定の例において、前記第１の組及び前記第２の組のそれぞれの前記第１の端子は、該超小型電子パッケージに転送されるコマンド信号の全てを運ぶように構成することができ、前記コマンド信号は、ライトイネーブル（書き込み許可）、行アドレスストローブ、及び列アドレスストローブ信号のうちの１つ若しくは複数又は全てとすることができる。
【００１６】
特定の例において、前記第１の組及び前記第２の組のそれぞれの前記第１の端子は、該超小型電子パッケージに転送されるクロック信号を運ぶように構成することができ、前記クロック信号は、例えば、前記アドレス情報を運ぶ信号をサンプリングするのに用いられる。
【００１７】
一例において、前記第１の組及び前記第２の組のそれぞれの前記第１の端子は、該超小型電子パッケージに転送されるバンクアドレス信号の全てを運ぶように構成することができる。
【００１８】
一例において、前記軸は、前記基板の対向する第１の縁部及び第２の縁部から等距離にあることができる。
【００１９】
一例において、前記第１のグリッド及び前記第２のグリッド内の端子の列は、前記基板の対向する第１の縁部及び第２の縁部に平行な方向に延在するそれぞれの第１のグリッド及び第２のグリッド内の場所に配置される。一例において、前記軸は、前記基板の前記第１の縁部及び前記第２の縁部に平行でかつ前記基板の前記第１の縁部及び前記第２の縁部から等距離のラインから、前記第１の端子の任意の２つの隣接する列間の最小ピッチの３．５倍以下の距離であることができる。
【００２０】
一例において、前記第１の組及び前記第２の組内の前記第１の端子は、前記基板の対向する第１の縁部及び第２の縁部に対して平行な方向に延在するそれぞれの第１のグリッド及び第２のグリッド内の場所に配置され、前記第１のグリッド及び前記第２のグリッドのそれぞれにおける少なくとも１つの列は、前記基板の前記第１の縁部及び前記第２の縁部に対して平行で、かつ等距離にあるラインから前記第１の端子の任意の２つの隣接する列間の最小ピッチの３．５倍以下の距離内に配置することができる。
【００２１】
一例において、前記第１の組及び前記第２の組内の前記第１の端子は、前記基板の第１の縁部及び対向する縁部に対して平行な方向に延在するそれぞれの第１のグリッド及び第２のグリッド内の場所に配置され、前記第１のグリッド及び前記第２のグリッドはそれぞれ前記第１の端子の平行な第１の列及び第２の列を含むことができる。そのような例において、前記第１のグリッド又は前記第２のグリッドのうちの少なくとも１つは、そのようなグリッドの平行な前記第１の列と前記第２の列との間に少なくとも１つの端子を含むことができる。
【００２２】
一例では、前記第１の組及び前記第２の組内の第１の端子は、前記基板の第１の縁部及び対向する縁部に対して平行な方向に延在するそれぞれの第１のグリッド及び第２のグリッド内の場所に配置され、各グリッドは前記第１の端子の２つの平行な列を含むことができる。第１の端子の平行な列は、互いに隣接することができるし、互いに隣接しないこともできる。
【００２３】
一例では、前記端子は第２の端子を含むことができ、前記第２の端子のうちの少なくともいくつかはアドレス情報以外の情報を運ぶように構成される。そのような例では、前記第１の組及び前記第２の組内の前記第１の端子は、前記基板の第１の縁部及び対向する縁部に対して平行な方向に延在するそれぞれの第１のグリッド及び第２のグリッド内の場所に配置することができ、前記第２の端子は前記第１のグリッド及び前記第２のグリッド内以外の第２の表面上の場所に露出することができる。代替的には、第２の端子のうちの少なくともいくつかは、前記第１のグリッド及び前記第２のグリッド内に配置することができる。
【００２４】
そのような例では、前記第２の端子の１つの部分は第３のグリッド内に配置することができ、第２の端子の別の部分は第４のグリッド内に配置することができ、前記第３のグリッド及び前記第４のグリッド内の端子の列は、互いに、かつ前記第１のグリッド及び前記第２のグリッド内の端子の列に対して平行である。前記第３のグリッド内の第２の端子の信号割当ては、前記第４のグリッド内の前記第２の端子の信号割当ての鏡像とすることができる。さらに、そのような例では、前記第１のグリッド及び前記第２のグリッドは、前記第３のグリッド及び前記第４のグリッドを互いから分離することができる。
【００２５】
一例では、前記第２の端子の１つの部分は、第５のグリッド内に配置することができ、前記第２の端子の別の部分は、第６のグリッド内に配置することができる。前記第５のグリッド及び前記第６のグリッド内の端子の列は互いに平行にすることができ、前記第１の端子及び前記第２の端子内の端子の列が延在する第１の方向を横切る第２の方向に延在することができる。そのような例では、前記第５のグリッド内の前記第２の端子の信号割当ては、前記第６のグリッド内の前記第２の端子の信号割当ての鏡像とすることができる。
【００２６】
一例では、前記超小型電子パッケージは前記基板の第１の表面に面する表面を有する第１の半導体チップを備えることができ、その半導体チップは前記端子を介して受信された信号をバッファリングする、すなわち、再生する機能を有することができる。そのような第１の半導体チップ、すなわち「バッファチップ」は、前記第１のグリッド及び前記第２のグリッドのうちの少なくとも一方の前記第１の端子と電気的に接続することができる。そのような例では、前記第１のチップは、前記第１の端子を介して受信された少なくとも１つの信号を再生し、そのような再生された信号を前記超小型電子素子に出力するように構成することができる。
【００２７】
一例では、前記第１の端子は、前記超小型電子素子の動作モードを制御する情報を運ぶように構成することができ、前記第１のチップは、前記動作モードを制御する情報を再生すること、又は少なくとも部分的に復号化することのうちの少なくとも１つを実施するように構成することができる。
【００２８】
特定の例では、前記超小型電子素子は第１の超小型電子素子であり、前記基板コンタクトの組は、基板コンタクトの第１の組であり、超小型電子パッケージは、第２の超小型電子素子を更に備えることができる。第２の超小型電子素子は、前記基板の第１の表面に面する背面と、前記背面の反対側の前面とを有することができる。前記第２の超小型電子素子の前記前面の上方に延在する導電性構造体を通して、前記第２の超小型電子素子の前記前面上にある複数の素子コンタクトを前記基板コンタクトと電気的に接続することができる。前記第２の超小型電子素子は、メモリ記憶アレイ機能を提供する能動素子を他のいかなる機能よりも多く具体化することができる。前記第１のグリッド及び前記第２のグリッドのそれぞれの前記第１の端子は、前記第１の超小型電子素子及び前記第２の超小型電子素子内のメモリ記憶アレイの全ての利用可能なアドレス指定可能メモリ位置の中から１つのアドレス指定可能メモリ位置を決定するのに、前記超小型電子パッケージ内の回路によって使用可能なアドレス情報を運ぶように構成することができる。
【００２９】
一例において、前記第１の超小型電子素子及び第２の超小型電子素子の前記裏面は、前記基板の前記第１の表面に隣接して平行な単一平面内に配置することができる。
【００３０】
一例において、前記第１のグリッドの前記第１の端子は、前記第１の超小型電子素子に電気的に接続することができ、前記第２のグリッドの前記第１の端子は、前記第２の超小型電子素子に電気的に接続することができる。
【００３１】
一例において、前記第１のグリッド及び前記第２のグリッドの前記第１の端子は、前記第１の超小型電子素子及び第２の超小型電子素子のそれぞれに電気的に接続することができる。
【００３２】
一例において、前記第１の組の前記第１の端子は、前記第１の超小型電子素子と電気的に接続することができ、前記第２の超小型電子素子と電気的に接続しないことができる。そのような例において前記第２の組の前記第１の端子は、前記第２の超小型電子素子と電気的に接続することができ、前記第１の超小型電子素子と電気的に接続しないことができる。
【００３３】
一例において、前記基板は、誘電体素子の平面において３０パーツパーミリオン／摂氏温度（「ｐｐｍ／℃」）未満の熱膨張率（「ＣＴＥ」）を有する、前記誘電体素子を含むことができる。
【００３４】
一例において、前記基板は、１２ｐｐｍ／℃未満のＣＴＥを有する素子を含むことができる。
【図面の簡単な説明】
【００３５】
【図１】従来の超小型電子パッケージを示す断面図である。
【図２】本明細書において参照される超小型電子アセンブリを示す概略的な斜視図である。
【図３】本明細書において参照される超小型電子アセンブリを示す断面図である。
【図４】図３において見られるようなアセンブリ内の一対の超小型電子パッケージ間の電気的相互接続を示す概略図である。
【図５Ａ】本発明の一実施形態による、超小型電子パッケージ上の端子の配置を示す平面図である。
【図５Ｂ】図５Ａにおいて見られるようなパッケージ上の端子の取り得る配置を示す更なる平面図である。
【図５Ｃ】本発明の一実施形態による超小型電子パッケージを示す断面図である。
【図６Ａ】本発明の一実施形態による、パッケージ内に組み込まれる超小型電子素子上の素子コンタクトの種々の配置を示す平面図である。
【図６Ｂ】本発明の一実施形態による、パッケージ内に組み込まれる超小型電子素子上の素子コンタクトの種々の配置を示す平面図である。
【図６Ｃ】本発明の一実施形態による、パッケージ内に組み込まれる超小型電子素子上の素子コンタクトの種々の配置を示す平面図である。
【図７Ａ】本発明の一実施形態による超小型電子アセンブリを示す断面図である。
【図７Ｂ】本発明の一実施形態による超小型電子アセンブリを示す概略的な斜視図である。
【図８】本発明の一実施形態による超小型電子パッケージを示す断面図である。
【図９】本発明の一実施形態による超小型電子パッケージを示す断面図である。
【図１０】本発明の一実施形態による超小型電子パッケージを示す断面図である。
【図１１】本発明の一実施形態による超小型電子パッケージを示す断面図である。
【図１２】本発明の一実施形態による超小型電子パッケージを示す平面図である。
【図１３】本発明の一実施形態による超小型電子パッケージを示す断面図である。
【図１４】本発明の一実施形態による超小型電子パッケージを示す断面図である。
【図１５Ａ】本発明の一実施形態による超小型電子パッケージを示す断面図である。
【図１５Ｂ】本発明の一実施形態による超小型電子パッケージを示す断面図である。
【図１６】本発明の一実施形態による超小型電子パッケージを示す断面図である。
【図１７】図１６において見られるような超小型電子パッケージを更に示す断面図である。
【図１８】図１６において見られるような本発明の一実施形態による超小型電子パッケージを更に示す平面図である。
【図１９】図１６において見られるような第１の超小型電子パッケージ及び第２の超小型電子パッケージを組み込む超小型電子アセンブリを示す断面図である。
【図２０】図１６において見られるような本発明の一実施形態による超小型電子パッケージ内の代替の端子配置を示す図である。
【図２１】図１６において見られるような本発明の一実施形態による超小型電子パッケージ内の代替の端子配置を示す図である。
【図２２】図１６において見られるような本発明の実施形態の変形形態による超小型電子パッケージを示す断面図である。
【図２３】本発明の一実施形態による超小型電子パッケージを示す平面図である。
【図２４】本発明の一実施形態による超小型電子パッケージを示す平面図である。
【図２５】本発明の一実施形態による超小型電子パッケージを示す平面図である。
【図２６】本発明の一実施形態による超小型電子パッケージを示す平面図である。
【図２７】本発明の一実施形態による超小型電子パッケージを示す平面図である。
【図２８】本発明の一実施形態による超小型電子パッケージを示す平面図である。
【図２９】本発明の一実施形態による超小型電子パッケージを示す平面図である。
【図３０】本発明の一実施形態による超小型電子パッケージを示す平面図である。
【図３１】本発明の一実施形態によるシステムを示す概略的な断面図である。
【発明を実施するための形態】
【００３６】
図１に関して説明する例示的な従来の超小型電子パッケージ１２に鑑みて、本発明者らは、メモリ記憶アレイチップを組み込むパッケージ及びそのようなパッケージを組み込むアセンブリの電気的性能を改善するのに役立てることができる、行うことができる改善を認識した。
【００３７】
特に、図２〜図４に示すもの等のアセンブリ内に設けられた場合の超小型電子パッケージの使用に関して改善を行うことができる。図２〜図４において、パッケージ１２Ａが回路パネルの表面に搭載され、別の同様なパッケージ１２Ｂが回路パネルの反対側の表面上に、それに向き合って搭載される。パッケージ１２Ａ、１２Ｂは通常、機能的及び機械的に互いに同等である。機能的及び機械的に同等なパッケージの他の対１２Ｃと１２Ｄ、及び１２Ｅと１２Ｆもまた、通常同じ回路パネル３４に搭載することができる。回路パネルとそれに取り付けられたパッケージとは、一般にデュアルインラインメモリモジュール（「ＤＩＭＭ」）と呼ばれるアセンブリの一部を形成することができる。対向して搭載されたパッケージの対それぞれにおけるパッケージ、例えばパッケージ１２Ａ、１２Ｂは、回路パネルの反対に位置する表面上のコンタクトに接続し、それぞれの対におけるパッケージ同士が通常それぞれの面積の９０％よりも多く互いに重なるようになっている。回路パネル３４内のローカル配線は、端子、例えばそれぞれのパッケージ上の「１」、「５」とラベルがついた端子を回路パネル上のグローバル配線に接続する。グローバル配線は、接続位置Ｉ、ＩＩ、及びＩＩＩ等の回路パネル３４上の接続位置にいくつかの信号を伝えるのに用いる、バス３６の信号導体を含む。例えば、パッケージ１２Ａ、１２Ｂは、接続位置Ｉに結合したローカル配線によってバス３６に電気的に接続され、パッケージ１２Ｃ、１２Ｄは、接続位置ＩＩに結合したローカル配線によってバスに電気的に接続され、パッケージ１２Ｅ、１２Ｆは、接続位置ＩＩＩに結合したローカル配線によってバスに電気的に接続される。
【００３８】
回路パネル３４は、パッケージ１２Ａの一方の縁部１６近くの「１」とラベルがついた端子が回路パネル３４を貫いてパッケージ１２Ｂの同じ縁部１６近くのパッケージ１２Ｂの「１」とラベルがついた端子に接続する、十文字すなわち「シューレース（靴ひも）」パターンと同様に見えるローカル相互接続配線を用いて、パッケージ１２Ａ、１２Ｂそれぞれの端子を電気的に相互接続する。しかし、回路パネル３４に取り付けたパッケージ１２Ｂの縁部１６は、パッケージ１２Ａの縁部１６から遠い。図２〜図４は、パッケージ１２Ａの縁部２２近くの「５」とラベルがついた端子が回路パネル３４を貫いてパッケージ１２Ｂの同じ縁部２２近くのパッケージ１２Ｂの「５」とラベルがついた端子に接続するということを更に示す。アセンブリ３８において、パッケージ１２Ａの縁部２２はパッケージ１２Ｂの縁部２２から遠い。
【００３９】
回路パネルを貫く、それぞれのパッケージ、例えばパッケージ１２Ａ上の端子と、その反対側に搭載されたパッケージ、すなわちパッケージ１２Ｂ上の対応する端子との間の接続は、かなり長いものである。図３において更にわかるように、同様の超小型電子パッケージ１２Ａ、１２Ｂのそのようなアセンブリにおいて、回路パネル３４は、バス３６の信号導体を、バスからの同じ信号がそれぞれのパッケージに送信されることになっている場合には、「１」と印がついたパッケージ１２Ａの端子及び「１」と印がついたパッケージ１２Ｂの対応する端子と電気的に相互接続することができる。同様に回路パネル３４は、バス３６の別の信号導体を、「２」と印がついたパッケージ１２Ａの端子及び「２」と印がついたパッケージ１２Ｂの対応する端子と電気的に相互接続することができる。同じことを、「３」と印がついたそれぞれのパッケージ１２Ａ、１２Ｂの端子の回路パネル３４を貫く電気的接続にも当てはめることができる。同じ接続の仕組みを、バスの他の信号導体及びそれぞれのパッケージの対応する端子にも当てはめることができる。回路パネル３４上のバス３６と、パッケージのそれぞれの対、例えば、基板の接続位置Ｉにおけるパッケージ１２Ａ、１２Ｂ（図２）、のそれぞれのパッケージとの間のローカル配線は、非終端スタブの形とすることができる。そのようなローカル配線は、比較的長い場合には、場合によっては後述するようにアセンブリ３８の性能に影響を及ぼす場合がある。さらに、回路パネル３４はまたローカル配線に、他のパッケージ、すなわちパッケージの対１２Ｃ及び１２Ｄ並びにパッケージの対１２Ｅ及び１２Ｆの或る特定の端子をバス３６のグローバル配線に電気的に相互接続するよう求め、そのような配線も、同じようにアセンブリの性能に影響を及ぼす可能性がある。
【００４０】
図４は更に、信号「１」、「２」、「３」、「４」、「５」、「６」、「７」、及び「８」を運ぶよう割り当てられた端子のそれぞれの対の超小型電子パッケージ１２Ａと１２Ｂとの間の相互接続を示す。図４においてわかるように、端子の列１４、１８は各パッケージ１２Ａ、１２Ｂそれぞれの縁部１６、２２の近くにあるので、端子の列１４、１８が延在する方向４２を横切る方向４０に回路パネル３４を横切るのに必要な配線は、非常に長くなる可能性がある。ＤＲＡＭチップの長さは、それぞれの辺において１０ミリメートルの範囲にすることができるということを認識すれば、２つの対向して搭載されるパッケージ１２Ａ、１２Ｂの対応する端子に同じ信号をルーティングするのに必要な、図２〜図４に見られるアセンブリ３８における回路パネル３４内のローカル配線の長さは、場合によっては５ミリメートルから１０ミリメートルの間に及ぶ可能性があり、通常約７ミリメートルとすることができる。
【００４１】
場合によっては、そのような対向して搭載される超小型電子パッケージの端子を接続するのに必要な回路パネルの配線の長さは、アセンブリの電気的性能にひどく影響を及ぼさない場合がある。しかし、パッケージ１２Ａ、１２Ｂ上の互いに接続された端子の対が運ぶ信号が、アドレス情報、又は回路パネルに接続した複数のパッケージのメモリ記憶アレイ機能の動作に共通のアドレス情報をサンプリングするのに使用可能なクロック情報等の他の情報を運ぶのに用いるバス３６からの信号である場合には、バス３６からそれぞれのパッケージ上の端子まで延在するスタブの配線長さが性能に著しく影響を及ぼす場合がある、ということを、本発明者らは認識している。相互接続を行う配線が比較的長い場合には、より甚だしく影響があり、それによって、送信信号の整定時間（セトリングタイム）、リンギング、ジッタ、又は符号間干渉が受け入れがたい程度まで増大する可能性がある。
【００４２】
特定の実施形態において、アドレス情報を運ぶのに用いるバス３６は、コマンド情報、アドレス情報、バンクアドレス情報、及びクロック情報を運ぶように構成したコマンド／アドレスバス３６とすることができる。具体的な実施において、コマンド情報は、回路パネル上のそれぞれの信号導体上のコマンド信号として送信することができる。アドレス情報を、それぞれの信号導体上のアドレス信号として送信することもまた可能であり、バンクアドレス情報を、それぞれの信号導体上のバンクアドレス信号として送信することもまた可能であり、クロック情報を、それぞれの信号導体上のクロック信号として送信することもまた可能である。ＤＲＡＭチップ等のメモリ記憶アレイを有する超小型電子素子の具体的な実施において、バス３６が運ぶことができるコマンド信号は、ライトイネーブル（書き込み許可）、行アドレスストローブ、及び列アドレスストローブとすることができ、バス３６が運ぶことができるクロック信号は、少なくともバス３６が運ぶアドレス信号をサンプリングするのに用いるクロック信号とすることができる。
【００４３】
したがって、本明細書において説明する本発明の或る特定の実施形態は、そのような第１のパッケージ及び第２のパッケージが回路パネル、例えば回路基板、モジュール基板若しくはカード、又はフレキシブル回路パネル、の互いに反対側の表面上に互いに対向して搭載される場合に回路パネル上のスタブの長さを短くできるように構成した、超小型電子パッケージを提供する。互いから反対側の位置において回路パネルに搭載した第１の超小型電子パッケージ及び第２の超小型電子パッケージを組み込んだアセンブリは、それぞれのパッケージ間のスタブ長さを著しく短くすることができる。そのようなアセンブリ内でスタブ長さを短くすると、例えばなかでも整定時間、リンギング、ジッタ、又は符号間干渉のうちの１つ又は複数を低減することによって、電気的性能を改善することができる。さらに、回路パネルの構造の単純化、又は回路パネルの設計若しくは製造、若しくは回路パネルの設計及び製造の両方の複雑性及びコストの低減等、他の利点もまた得ることを可能にすることができる。
【００４４】
かくして、本発明の実施形態による超小型電子パッケージ１００を図５Ａ〜図５Ｃに示す。図５Ａ〜図５Ｃにおいてわかるように、パッケージ１００は、メモリ記憶アレイ機能を有する超小型電子素子１０１を含むことができる。一例において、超小型電子素子は、メモリ記憶アレイ機能を提供するように構成した能動素子、例えばトランジスタの数をいかなる他の機能よりも多く有することができるという点において、超小型電子素子は、主としてメモリ記憶アレイ機能を提供するように構成することができる。しかしながら、別の例では、超小型電子素子１０１は、主にメモリ記憶アレイ機能を提供するように構成される必要はない。
【００４５】
超小型電子素子は、その前面１０５において素子コンタクト１１１、１１３を有し、素子コンタクトは基板１０２の第１の表面１０８において露出したそれぞれの基板コンタクト１２１、１２３に電気的に接続される。本明細書において用いられるときに、導電性素子が基板の表面「において露出する」という記述は、導電性素子が、基板の外側からその表面に向かってその表面に対して垂直な方向に移動する理論点と接触するのに利用可能であることを示す。したがって、構造の表面において露出する端子又は他の導電性素子は、そのような表面から突出することができるか、そのような表面と同一平面をなすことができるか、又はそのような表面に対して後退し、その構造内の穴又はくぼみを通して露出することができる。
【００４６】
一例では、ワイヤボンド１１２が素子コンタクト１１１、１１３を基板コンタクト１２１、１２３と電気的に接続することができる。代替的には、他のタイプの導体、例えば、リードフレームの一部、可撓性リボンボンド等を用いて、素子コンタクト１１１、１１３をそれぞれの基板コンタクト１２１、１２３と電気的に接続することができ、場合によっては、素子コンタクト１１１、１１３を、超小型電子素子１０１の前面１０５よりも、基板表面１０８から高い場所に配置される他の導電性素子と接続することができる。１つのタイプのそのような超小型電子素子１０１では、素子コンタクト１１１、１１３のうちのいくつかのコンタクトはそれぞれ、超小型電子素子に供給されるアドレス情報のうちの特定のアドレス情報を受信するように構成することができる。特定の実施形態では、そのようなコンタクト１１１、１１３はそれぞれ、超小型電子素子の外部から、すなわち、ワイヤボンド１１２等のパッケージの配線を通って、かつ基板の表面１１０において露出した端子１０４、１０６を通って、超小型電子素子１０１に供給される複数のアドレス信号のうちのそれぞれのアドレス信号を受信するように構成することができる。
【００４７】
このタイプの超小型電子素子１０１の特定の一例において、それぞれの超小型電子素子が用いるクロックの縁部に対して、すなわち、異なる第１の電圧状態と第２の電圧状態との間でのクロックの遷移で、素子コンタクト１１１、１１３において存在するアドレス信号のそれぞれをサンプリングすることができる。すなわち、それぞれのアドレス信号は、クロックのより低電圧の状態とより高電圧の状態との間の立ち上がり遷移において、又は、クロックのより高電圧の状態とより低電圧の状態との間の立ち下がり遷移においてサンプリングすることができる。したがって、複数のアドレス信号はクロックの立ち上がり遷移において全てサンプリングすることもできるし、そのようなアドレス信号はクロックの立ち下がり遷移において全てサンプリングすることもできるし、又は、別の例において、素子コンタクト１１１、１１３のうちの１つにおけるアドレス信号は、クロックの立ち上がり遷移においてサンプリングすることができ、別の１つの外部のコンタクトにおけるアドレス信号は、クロックの立ち下がり遷移においてサンプリングすることができる。
【００４８】
主としてメモリ記憶アレイ機能を提供するように構成した、別のタイプの超小型電子素子１０１において、その上のアドレスコンタクトのうちの１つ又は複数を多重方式で用いることができる。この例において、それぞれの超小型電子素子１０１の特定の素子コンタクト１１１、１１３は、外部から超小型電子素子に供給される２つ以上の互いに異なる信号を受け取ることができる。したがって、第１のアドレス信号は異なる第１の電圧状態と第２の電圧状態との間のクロックの第１の遷移（例えば、立ち上がり遷移）において、特定のコンタクト１１１、１１３においてサンプリングすることができ、第１のアドレス信号以外の信号は、第１の電圧状態と第２の電圧状態との間のクロックの、第１の遷移と反対の第２の遷移（例えば、立ち下がり遷移）において、特定のコンタクトにおいてサンプリングすることができる。
【００４９】
そのような多重方式において、それぞれの超小型電子素子１０１の同じ素子コンタクト１１１、１１３上で、クロックの同じサイクル内で２つの異なる信号を受け取ることができる。特定の場合において、この方法での多重化によって、それぞれの超小型電子素子１０１の同じ素子コンタクト１１１、１１３上で、同じクロックサイクル内で第１のアドレス信号とそれとは異なる信号とを受け取ることができる。更に別の例において、この方法での多重化によって、第１のアドレス信号と、異なる第２のアドレス信号とを、それぞれの超小型電子素子１０１の同じ素子コンタクト１１１、１１３上で同じクロックサイクル内で受け取ることができる。
【００５０】
いくつかの実施の形態において、基板１０２は、シート状又はボード状の誘電体素子を含むことができ、誘電体素子は、本質的に、ポリマ材料、例えば、なかでも樹脂又はポリイミドからなることができる。代替的に、基板は、例えばＢＴ樹脂又はＦＲ−４構成のガラス繊維強化エポキシ等の複合構成を有する誘電体素子を含むことができる。いくつかの例では、誘電体素子は、誘電体素子の平面内で、すなわち、基板１０２の第１の表面１０８に平行な方向に、最大３０パーツパーミリオン／摂氏温度（以降で「ｐｐｍ／℃」）の熱膨張率を有する。別の例では、基板は、端子及び他の導電性構造がその上に配置される、１２パーツパーミリオン／摂氏温度未満の熱膨張率（「ＣＴＥ」）を有する材料の支持要素を含むことができる。例えば、こうした低ＣＴＥ素子は、本質的に、ガラス材料、セラミック材料、半導体材料、若しくは液晶ポリマ材料、又はこうした材料の組合せからなることができる。
【００５１】
図５Ｃにおいて見られるように、基板コンタクトの第１の組１２１及び第２の組１２３が基板の第１の表面１０８において露出することができる。基板コンタクトの第１の組１２１は、例えば、超小型電子素子の面１０５の上方に延在する導電性構造体を通して、超小型電子素子の素子コンタクト１３２の列１１１（図６Ａ）と電気的に接続することができる。例えば、導電性構造体はワイヤボンド１１２とすることができる。場合によっては、超小型電子素子の背面１０７と基板１０２の表面１０８との間にダイアタッチ接着剤を配置することができ、超小型電子素子と基板との間の接続を機械的に強化することができる。基板コンタクトの第２の組１２３は、素子コンタクト１３２の列１１３（図６Ａ）と電気的に接続することができる。
【００５２】
図６Ａにおいて更に見られるように、超小型電子素子１３０の縁部１７０が第１の方向１４２に延在することができ、縁部１７０に隣接するコンタクト１３２の列１１１が面１０５に沿って同じ第１の方向１４２に延在することができる。縁部１７０に対して平行な、超小型電子素子１３０の別の縁部１７２が第１の方向１４２に延在し、コンタクト１３２の第２の列１１３が、縁部１７２に隣接して面１０５に沿って同じ第１の方向１４２に延在することができる。図６Ａに更に示されるように、超小型電子素子上のコンタクトの列は、列１１１の場合のように完全に埋めることができるか、又は列１１３の場合のように、列内の位置のうちのいくつかにおいてのみコンタクトを有することができる。ワイヤボンド１１２（図５Ｃ）等の導電性素子が、コンタクト１１１、１１３を基板の第１の表面１０８上の対応するコンタクト１２１、１２３と電気的に接続することができる。
【００５３】
図６Ｂは、図６Ａに示される実施形態の変形形態を示しており、超小型電子素子１８０のコンタクト１３２を超小型電子素子１８０のそれぞれの周縁部１７０、１７２、１７４、１７８に隣接する列及び行内に配置し、それらの周縁部と位置合わせすることできる。縁部１７０、１７２は平行であり、第１の方向１４２に延在する。
【００５４】
図６Ｃは、図６Ａに示される実施形態の別の変形形態を示しており、超小型電子素子１９０のコンタクトは超小型電子素子の縁部１７０、１７２に隣接する列１８８及び１８９内に配置される。しかしながら、この場合、超小型電子素子１９０は、上に導電性再分配層を有する半導体チップを含み、コンタクト１３２は、再分配コンタクトの列１８８、１８９を含むことができ、それらのコンタクトは半導体チップのコンタクト１９２、１９４と接触するように形成された導電性トレース又は金属化されたビアによって、半導体チップのコンタクト１９２、１９４に接続される（又は金属化されたビア及びトレースの両方によってチップのコンタクト１９２、１９４に接続することができる）。この場合、コンタクト１９２、１９４は、場合によっては、半導体のバックエンドオブライン（「ＢＥＯＬ」）配線を通して半導体チップの能動素子と接続することができ、その配線は、ビア又は他の導電性構造体を含むことができ、場合によってはコンタクト１９２、１９４の下に配置することもできる。
【００５５】
図６Ａ〜図６Ｃに特に示すように、いくつかの実施形態では、超小型電子素子のコンタクトは、コンタクト１９２について示すように単一列で配置することができるか、又は、コンタクト１１１、１１３について示すように複数の列で配置することができる。各列は、方向１４２に沿う列の各垂直レイアウト位置にコンタクトを含むことができるか、又は、コンタクトは、コンタクト１１３の列の１つの列の場合と同様に列の１つ又は複数の位置から欠落することができる。特定の実施形態では、コンタクトを、超小型電子素子の面１０５を覆ってエリアアレイで配置することができる。別の例では、超小型電子素子のコンタクトは、図５Ｂで超小型電子素子の境界をマーク付けする破線で示す超小型電子素子の１つ又は複数の周辺縁部に隣接してコンタクトの１つ又は複数の組で配置することができる。特定の例では、超小型電子素子は単一半導体チップとすることができ、超小型電子素子上のコンタクト１１１又は１１３は、半導体チップのコンタクトである「チップコンタクト」とすることができる。図６Ｃに示すように、別の例では、特定の超小型電子素子１９０は、それぞれがチップコンタクトを有する１つ又は複数の半導体チップを含むことができ、コンタクト１１１又は１１３は、再分配コンタクトを含むことができ、再分配コンタクトは、超小型電子素子の面１０５上に形成され、また、例えばトレース及びビア等の導電性素子によってチップコンタクトに電気的に接続される。特に断らない限り、本明細書の例のそれぞれにおける超小型電子素子の「コンタクト」は、述べたこれらの方法の任意の方法で配置することができる。
【００５６】
超小型電子素子は、素子コンタクトの列内に配置されない場合がある更なるコンタクトも含むことができる。これらの更なるコンタクトを、電力、接地に接続するために、又は、試験をするために使用することができるようなプロービングデバイスとの接触のために利用可能なコンタクトとして使用することができる。
【００５７】
図５Ｃに見られるように、パッケージ１００は、例えば回路パネル等の、パッケージ１００の外部の構成要素にパッケージ１００を電気的かつ機械的に接続する第１の端子１０４及び第２の端子１０６を有することができる。端子１０４、１０６は、導電性パッド、ポスト、又は基板の表面１１０において露出する他の導電性構造とすることができる。図５Ｃに見られる例では、端子は、場合によっては、なかでもはんだ、錫、インジウム、金、若しくは共晶材料等のボンドメタル又は他の導電性ボンド材料を含むことができるような接合要素１３３を含むことができ、また場合によっては、導電性パッド又はポスト等の基板の導電性構造に取り付けられる導電性バンプ等の更なる構造も含むことができる。第１の端子１０４及び第２の端子１０６は、例えばトレース及びビア等の基板上の導電性構造を通して基板コンタクト１２１、１２３に電気的に接続することができる。
【００５８】
第１の端子１０４の第１の組は、第１の表面１０８から反対の基板１０２の第２の表面１１０における第１のグリッド１１４内の場所に配置することができる。第１の表面１０８及び第２の表面１１０は、反対方向に向き、したがって、互いに対して反対側にあり、「互いに反対側の表面」である。第１の端子１０４の第２の組は、基板の第２の表面１１０における第２のグリッド１２４内の位置に配置することができる。図のいくつかでは、第１のグリッド及び第２のグリッドは、超小型電子素子の前面の外側境界を越えて延在するように示されるが、それは、必ずしも当てはまらない。本発明の或る特定の実施形態では、第１の端子の第１のグリッド１１４及び第２のグリッド１２４のそれぞれは、上述のアドレス信号、又は特定の実施形態ではコマンド−アドレスバスの或る特定の信号を運ぶように構成することができる。
【００５９】
例えば、超小型電子素子１０１がＤＲＡＭ半導体チップを含むかＤＲＡＭ半導体チップである場合、第１のグリッド１１４及び第２のグリッド１２４のそれぞれは、パッケージ内の回路が、例えば、行アドレス及び列アドレスのデコーダ、並びにもしある場合にはバンク選択回路が使用して、パッケージにおける超小型電子素子内のメモリ記憶アレイの全ての利用可能なアドレス指定可能メモリ位置からアドレス指定可能メモリ位置を決定することができる、超小型電子パッケージ１００に転送されるアドレス情報を運ぶように構成される。特定の実施形態において、第１のグリッド１１４及び第２のグリッド１２４のそれぞれは、そのようなメモリ記憶アレイ内のアドレス指定可能メモリ位置を決定するのに超小型電子パッケージ１００内のそのような回路が用いるアドレス情報の全てを運ぶように構成することができる。
【００６０】
そのような実施形態の変形形態において、第１のグリッド１１４及び第２のグリッド１２４のそれぞれにおける第１の端子は、そのようなメモリ記憶アレイ内のアドレス指定可能メモリ位置を決定するのに超小型電子パッケージ１００内のそのような回路が用いるアドレス情報の大部分を運ぶように構成することができ、その場合には、超小型電子パッケージ上の上述の第２の端子１０６のうちの少なくともいくつか等、他の端子が、アドレス情報の残りの部分を運ぶように構成される。そのような変形形態において、特定の実施形態において、第１のグリッド１１４及び第２のグリッド１２４のそれぞれにおける第１の端子は、そのようなメモリ記憶アレイ内のアドレス指定可能メモリ位置を決定するのに超小型電子パッケージ１００内のそのような回路が用いるアドレス情報の３／４以上を運ぶように構成される。
【００６１】
特定の実施形態において、第１のグリッド１１４及び第２のグリッド１２４のそれぞれはチップセレクト情報、例えば、チップ内のメモリ記憶位置にアクセスするために超小型電子パッケージ１００内の特定のチップを選択するのに利用できる情報を運ぶように構成されない場合がある。別の実施形態において、第１のグリッド１１４及び第２のグリッド１２４のうちの少なくとも１つは、実際にチップセレクト情報を運ぶことができる。
【００６２】
通常、超小型電子パッケージ１００内の超小型電子素子１０１がＤＲＡＭチップであるか、ＤＲＡＭチップを含む場合には、一実施形態におけるアドレス信号は、パッケージの外部の構成要素、例えば、後述の回路パネル１５４（図７Ａ）等の回路パネルからパッケージに転送される全てのアドレス情報を含むことができ、それを用いて超小型電子パッケージ内のランダムアクセスアドレス指定可能メモリ位置を決定してそこに読み取りアクセス、又は読み取りアクセス又は書き込みアクセスのどちらかを行う。
【００６３】
第２の端子１０６のうちの少なくともいくつかは、第１のグリッド１１４及び第２のグリッド１２４の第１の端子１０４によって運ばれるアドレス信号以外の信号を運ぶように構成することができる。特定の例では、第２の端子１０６は、チップセレクト、リセット、電源電圧、例えば、Ｖｄｄ、Ｖｄｄｑ及び接地、例えば、Ｖｓｓ及びＶｓｓｑ等のデータ、データストローブ信号又は他の信号若しくは基準電位のうちの１つ又は複数を運ぶことができる。第２の端子の一部又は全ては、第１のグリッド１１４及び第２のグリッド１２４内の位置に配置することができる。そのような場合に、第１のグリッド１１４及び第２のグリッド１２４内の場所に配置されるいくつかの端子を、データ、データストローブ信号、又はチップセレクト、リセット、電源電圧、例えば、Ｖｄｄ、Ｖｄｄｑ及び接地、例えば、Ｖｓｓ及びＶｓｓｑ等の他の信号若しくは基準電位のうちの１つ又は複数を運ぶように構成することができる。第３のグリッド１１６及び第４のグリッド１２６内の場所に配置されるいくつかの端子を、データ、データストローブ信号、又はチップセレクト、リセット、電源電圧、例えば、Ｖｄｄ、Ｖｄｄｑ及び接地、例えば、Ｖｓｓ及びＶｓｓｑ等の他の信号若しくは基準電位のうちの１つ又は複数を運ぶように構成することができる。
【００６４】
特定の実施形態において、各超小型電子パッケージの第１のグリッド１１４及び第２のグリッド１２４の第１の端子は、超小型電子素子１０１の動作モードを制御する情報を運ぶように構成することができる。より具体的には、第１のグリッド１１４及び第２のグリッド１２４のそれぞれは超小型電子パッケージ１００に転送されるコマンド信号及び／又はクロック信号の特定の１組すべてを運ぶように構成することができる。一実施形態において、第１の端子１０４は、外部の部品、例えば回路パネル又は他の素子から超小型電子パッケージ１００に転送されるコマンド信号、アドレス信号、バンクアドレス信号、及びクロック信号のすべてを運ぶように構成することができ、このコマンド信号は、行アドレスストローブ、列アドレスストローブ、及びライトイネーブルを含む。
【００６５】
超小型電子素子のうちの１つ又は複数がダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）半導体チップ又はＤＲＡＭチップのアセンブリによって提供されるもの等のダイナミックメモリ記憶アレイ機能を提供するように構成される一実施形態においては、コマンド信号は、ライトイネーブル、行アドレスストローブ、及び列アドレスストローブ信号とすることができる。ＯＤＴ（オンダイ終端）、チップセレクト、クロックイネーブル等の他の信号は、第１のグリッド１１４及び第２のグリッド１２４内に配置されている端子が運ぶ場合もあるし、運ばない場合もある。クロック信号は、アドレス信号をサンプリングするのに超小型電子素子のうちの１つ又は複数が用いるクロックとすることができる。例えば、図７の超小型電子パッケージにおいて、また、図５Ａに更に示すように、 第１の端子１０４は、アドレス信号Ａ０〜Ａ１５（Ａ０及びＡ１５を含む）、及びバンクアドレス信号ＢＡ０、ＢＡ１及びＢＡ２だけでなく、クロック信号ＣＫ及びＣＫＢ、行アドレスストローブＲＡＳ、列アドレスストローブＣＡＳ、及びライトイネーブル信号ＷＥも運ぶように構成することができる。
【００６６】
図５Ａ〜図５Ｃに示す実施形態において、第３のグリッド１１６及び第４のグリッド１２６内に配置することができる第２の端子１０６のうちの少なくともいくつかは、第１のグリッド１１４及び第２のグリッド１２４の第１の端子１０４によって運ばれる信号（コマンド信号、アドレス信号、及びクロック信号）以外の信号を運ぶように構成することができる。本明細書において参照される実施形態のいずれにおいても、別段の記載がないがない限り、チップセレクト、リセット、電源電圧、例えばＶｄｄ、Ｖｄｄｑ、並びに接地、例えばＶｓｓ及びＶｓｓｑ等の信号又は基準電位は、第２の端子１０６によって運ばれる場合もあるし、運ばれない場合もある。
【００６７】
一実施形態では、アドレス信号以外の信号を運ぶように構成される第２の端子１０６の少なくともいくつかは、第１のグリッド１１４及び第２のグリッド１２４内の位置に配置することができる。一例では、コマンド信号、アドレス信号、及びクロック信号以外の信号を運ぶように構成される第２の端子１０６の少なくともいくつかは、第１のグリッド１１４及び第２のグリッド１２４内の位置に配置することができる。図面において、第２の端子１０６の特定の構成を示すが、図示の特定の構成は例示の目的のためであり、限定するよう意図するものではない。例えば、第２の端子１０６は、電源又は接地信号に接続するように構成される端子も含むことができる。
【００６８】
パッケージの第１のグリッド１１４及び第２のグリッド１２４内の第１の端子の配置構成は、図５Ａ〜図５Ｃに特に示される。一例では、各グリッド１１４、１２４は、端子の平行な第１の列及び第２の列１３６を含むことができる。各グリッド内の端子の列１３６は互いに隣接することができる。代替的に、図５Ａ〜図５Ｃに示さないが、少なくとも１つの端子を、端子の第１の列と第２の列との間に配置することができる。図５Ｂに見られる等の別の例では、グリッドは、列軸１１９が、こうした列の端子１０４の大部分を通って延在する、すなわち、列の端子１０４の大部分に対して中央に置かれる、端子の列を含むことができる。しかし、こうした列では、端子の１つ又は複数は、端子１０４’の場合と同様に、列軸１１９に対して中央に置かれない場合がある。この場合、これらの１つ又は複数の端子は、たとえこうした端子（複数可）が軸１１９に対して中央に置かれなくても、特定の列の一部と考えられる。その理由は、こうした端子が、任意の他の列の軸より、その特定の列の軸１１９に近いからである。列軸１１９は、列軸に対して中央に置かれないこれらの１つ又は複数の端子を通して延在することができるか、又は場合によっては、中央に置かれない端子は、列軸１１９が、列の中央に置かれないこれらの端子を通過する可能性がないように、列軸からより遠くにあることができる。１つの列内に、又は更に、グリッド内のそれぞれの列の列軸に対して中央に置かれない２つ以上の列内に、１つの、いくつかの、又は多くの端子が存在する場合がある。
【００６９】
さらに、端子のグリッドが、端子のリング、多角形、又は更に散乱分布のように形作られた配置構成等、列以外のグループ化で端子の配置構成を含むことが可能である。図５Ｃに示すように、封止剤１４６が、基板の第１の表面１０８上に載ることができ、そこで超小型電子素子１０１に接触することができる。場合によっては、封止剤は、基板１０２から離れる方を向く超小型電子素子の表面１０５上に載ることができる。
【００７０】
図５Ａに見られるように、第２のグリッド１２４内の位置にある第１の端子の第２の組内の第１の端子の信号割当ては、第１のグリッド１１４内のそれぞれの位置にある第１の端子の第１の組の第１の端子信号割当て１２４の鏡像である。第１の組内の第１の端子の信号割当ては、第２の組内の対応する第１の端子の信号割当てに対応し、その鏡像である。換言すれば、第１のグリッド及び第２のグリッド内の第１の端子の信号割当ては、第１のグリッド１１４と第２のグリッド１２４との間の理論的軸１３１について対称であり、軸１３１は、この場合、第１の端子の列１３６が延在する方向１４２に延在する。したがって、グリッド１２４内の第１の端子の第２の組内の第１の端子の信号割当ては、グリッド１１４内の第１の端子の第１の組内の信号割当ての鏡像である。それに従った一例において、第１の組及び第２の組のそれぞれ（グリッド１１４、１２４）内の第１の端子は、パッケージ１００（図５）内の１つ又は複数の超小型電子素子の素子コンタクトを指定する。素子コンタクトは、超小型電子素子パッケージに組み込まれた１つ又は複数の超小型電子素子上で「Ａ３」と名前がついている。したがって、情報が、同じ名前、例えば「Ａ３」を有する素子の素子コンタクトに転送されるのに通る、第１の端子の第１の組及び第２の組のそれぞれにおける超小型電子素子のパッケージの外部のそのような対応する第１の端子は、たとえ第１の組及び第２の組における対応する第１の端子の名前が異なっていようとも、鏡像の信号割り当てを有すると考えられる。したがって、一例において、第１の端子の第１の組及び第２の組のそれぞれにおいて、鏡像の信号割り当て、例えば、「Ａ３」と指定された信号割り当てを有する第１の端子のそれぞれの組に割り当てられた信号が、超小型電子素子上の「Ａ３」という名前を有する素子コンタクトに入力される情報を運ぶ端子を特定することが可能である。ただし、第１の組及び第２の組のそれぞれにおける対応する端子の名前は、例えば第１の組においてＡ３Ｌ（Ａ３左）という名前を与え、第２の組においてＡ３Ｒ（Ａ３右）と言う名前を与えることができる等、互いに異なることができる。
【００７１】
さらに、図５Ａにおいて「Ａ３」で示す第１の端子の対応する対においてパッケージに提供されるアドレス情報は、場合によっては、超小型電子構造の外部の場所でのドライバ回路の同一の出力から生じることができる。
【００７２】
その結果、信号「Ａ３」を運ぶように割り当てられた（すなわち、上述のように、情報を超小型電子素子の「Ａ３」と名前のついた素子コンタクトに転送するための）第１のグリッド１１４の第１の端子１０４は、信号「Ａ３」を運ぶように割り当てられた第２のグリッド１２４の対応する第１の端子１０４と同じ、グリッド内での相対的垂直位置（方向１４２）にある。しかしながら、第１のグリッド１１４は２つの列１３６を含み、信号Ａ３を運ぶために割り当てられた第１のグリッド１１４の端子は、第１のグリッド１１４の２つの列１３６の中の左列内にあるので、鏡像として配置するには、信号Ａ３を運ぶように割り当てられた第２のグリッド１２４の対応する端子は第２のグリッド１２４の２つの列の中の右列内にある必要がある。この配列のもうひとつの結果は、信号Ａ９を運ぶように割り当てられた端子もまた、第１のグリッド１１４及び第２のグリッド１２４のそれぞれにおいて同じ、グリッド内での相対的垂直位置にあるということである。しかし、第１のグリッド１１４において、Ａ９を運ぶように割り当てられた端子は、第１のグリッドの２つの列１３６のうちの右側の列にあり、配列が鏡像であるためには、信号Ａ９を運ぶように割り当てられた第２のグリッド１２４の対応する端子は、第２のグリッド１２４の２つの列のうちの左側の列になければならない。図５Ａにおいてわかることができるように、第１のグリッド及び第２のグリッドのそれぞれにおけるそれぞれの第１の端子について、少なくとも、上述のコマンド−アドレスバス信号を運ぶように割り当てられたそれぞれの第１の端子について、同じ関係が当てはまる。
【００７３】
第１の端子の信号割当てがその回りで対称である軸１３１は、基板上の種々の場所に位置することができる。特定の実施形態では、軸は、パッケージの中心軸であることができ、その中心軸は、特に、第１の端子の列１３６が縁部１４０、１４１に平行な方向に延在し、第１のグリッド及び第２のグリッドが、この中心軸について対称である位置に配置されるとき、基板の対向する第１の縁部及び第２の縁部１４０、１４１から等距離に位置付けられる。一例では、軸１３１は、基板の第１の縁部１４０及び第２の縁部１４１に対して平行で、かつ等距離にあるラインから任意の２つの隣接する端子列間の最小ピッチの３．５倍以下の距離内に位置することができる。代替的に、この対称軸１３１は、縁部１４０と１４１との間で等距離である中心軸から水平方向１３５にオフセットすることができる。
【００７４】
特定の例では、第１のグリッド及び第２のグリッド内の端子は、パッケージの中央領域内に位置することができる。一例では、第１のグリッド１１４及び第２のグリッド１２４のそれぞれにおける端子の少なくとも１つの列１３６は、基板の第１の縁部１４０及び第２の縁部１４１から等距離にあり、かつ平行であるラインから任意の２つの隣接する平行な端子列１３６間の最小ピッチの３．５倍以下の距離内に配置することができる。
【００７５】
上記で述べたように、第２の端子１０６は、上記で述べたアドレス情報以外の情報又はコマンド−アドレスバスの上記で述べた信号以外の信号を運ぶように構成することができる。一例では、第２の端子１０６は、超小型電子素子への及び／又は超小型電子素子からの単方向又は双方向データ信号及びデータストローブ信号、並びに、データマスク信号及び終端抵抗に対して並列終端をオン又はオフにするために使用されるＯＤＴ信号すなわち「オンダイ終端」信号を運ぶために使用される端子を含むことができる。特定の例では、チップセレクト、リセット、クロックイネーブル等の信号、並びに、電源電圧等の基準電位、例えばＶｄｄ、Ｖｄｄｑ、又は接地、例えばＶｓｓ及びＶｓｓｑは、第２の端子によって運ぶことができる。いくつかの実施形態では、コマンド−アドレスバス信号以外の信号を運ぶように構成される一部又は全ての端子が、適切に設置することができる場所であればどこへでも、パッケージ上に第２の端子１０６として配置されることが可能である。例えば、第２の端子１０６の一部又は全ては、第１の端子１０４が配置される基板１０２上の同じグリッド１１４、１２４内に配置することができる。第２の端子１０６の一部又は全ては、第１の端子１０４の一部又は全てと同じ列内に又は異なる列内に配置することができる。場合によっては、１つ又は複数の端子は、その同じグリッド又は列内の第１の端子と散在することができる。
【００７６】
特定の例では、第２の端子１０６の一部又は全ては、基板の第２の表面１１０上の第３のグリッド１１６内に配置することができ、第２の端子の別の組は、パッケージ表面１１０上の第４のグリッド１２６内に配置することができる。特定の場合、第３のグリッド１１６内の第２の端子の信号割当ては、第１のグリッド及び第２のグリッドについて上述した方法と同様な方法で、第４のグリッド１２６内の第２の端子の信号割当ての鏡像とすることができる。第３のグリッド１１６及び第４のグリッド１２６は、場合によっては、第１のグリッド及び第２のグリッドが延在する方向１３４に延在することができ、また、互いに平行にすることができる。第３のグリッド及び第４のグリッドも、第１のグリッド１１４及び第２のグリッド１２４に平行とすることができる。代替的には、図５Ａを参照すると、第２の端子が配置されるグリッド１２７、１２９は、方向１４２を横切るか、更には直交する別の方向１３５に延在することができる。別の例では、いくつかの第２の端子は、図５Ａに示されるグリッド１１６、１２６、１２７及び１２９のそれぞれの中に配置することができる。いくつかの第２の端子も、第１のグリッド１１４及び第２のグリッド１２４内の場所に配置することもしないこともできる。
【００７７】
また、図５Ａに示すように、グリッド１２７における第２の端子の信号クラス割り当ては、垂直軸１３２に関して対称とすることができ、グリッド１２９における第２の端子の信号クラス割り当ては、垂直軸１３２に関して対称とすることができる。本明細書において用いられるとき、２つの信号クラス割り当ては、それらの信号割り当てが同じ割り当てのクラスにある場合には、たとえそのクラス内での数値インデックスが異なっていようと、互いに関して対称とすることができる。例示的信号クラス割り当ては、データ信号、データストローブ信号、データストローブ相補信号、及びデータマスク信号を含むことができる。特定の例において、グリッド１２７において信号割り当てＤＱＳＨ、ＤＱＳＬを有する第２の端子は、たとえそれらの第２の端子が異なる信号割り当てを有していようと、データストローブ相補である自らの信号クラス割り当てについて垂直軸１３２に関して対称である。
【００７８】
図５Ａに更に示すように、例えばデータ信号ＤＱ０、ＤＱ１、...等についてのデータ信号の超小型電子パッケージ上の第２の端子の空間的位置への割り当ては、垂直軸１３２に関してモジュロＸ対称性を有することができる。このモジュロＸ対称性は、１つ又は複数の対の第１のパッケージ及び第２のパッケージが互いに対向して回路パネルに搭載され、回路パネルはそれぞれの対向して搭載されるパッケージの対における第１のパッケージ及び第２のパッケージの対応する第２の端子の対に電気的に接続する、図７Ａ及び図７Ｂ等において見られるアセンブリ２００又は３５４における信号インテグリティ（signal integrity）を保つのに役立つことができる。端子の信号割り当てが或る軸に関して「モジュロＸ対称性」を有する場合には、同じ番号の「モジュロＸ」を有する信号を運ぶ端子が、その軸に関して対称である場所に配置される。したがって、図７Ａ及び図７Ｂ等におけるそのようなアセンブリ２００又は３５４において、モジュロＸ対称性によって回路パネルを介した電気的接続を行うことができ、第１のパッケージの端子ＤＱ０が回路パネルを介して同じ番号のモジュロＸ（この場合Ｘは８）を有する第２のパッケージの端子ＤＱ８に電気的に接続することができ、回路パネルの厚さを本質的に真っ直ぐ貫く、すなわちそれに垂直な方向に接続を行うことができるようになっている。したがって、８ｍｏｄ８の等の数は０であり、９ｍｏｄ８等の数は１である。それゆえ、信号割当てがモジュロ８対称を有するとき、モジュロ１演算が「１」の結果をもたらす、ＤＱ１等の信号を運ぶように構成される端子は、モジュロ８演算が同じ結果、すなわち、「１」をもたらす、ＤＱ９又はＤＱ１７等の信号を運ぶように構成される別の端子と、１つの軸について対称である基板上の位置に配置される。
【００７９】
一例において、「Ｘ」は２ｎ（２のｎ乗）という数字とすることができる。ただしｎは２以上である。又は、Ｘは８×Ｎとすることができる。ただしＮは２以上である。したがって一例において、Ｘは１／２バイトにおけるビット数（４ビット）、１バイトにおけるビット数（８ビット）、複数バイトにおけるビット数（８×Ｎ、ただしＮは２以上）、ワードにおけるビット数（３２ビット）、又は複数ワードにおけるビット数と等しくすることができる。そのようにして、一例において、図５Ａに示すようにモジュロ８対称性がある場合には、データ信号ＤＱ０を運ぶように構成されたグリッド１２７におけるパッケージ端子ＤＱ０の信号割り当ては、データ信号ＤＱ８を運ぶように構成された別のパッケージ端子ＤＱ８の信号割り当てと垂直軸１３２について対称である。さらに、グリッド１２９におけるパッケージ端子ＤＱ０及びＤＱ８の信号割り当てについても同じことが当てはまる。図５Ａにおいて更にわかるように、グリッド１２７におけるパッケージ端子ＤＱ２及びＤＱ１０の信号割り当ては、垂直軸についてモジュロ８対称性を有し、グリッド１２９についても同じことが当てはまる。本明細書において説明するもの等のモジュロ８対称性は、パッケージ端子ＤＱ０〜ＤＱ１５の信号割り当てのそれぞれに関してグリッド１２７、１２９において見ることができる。
【００８０】
図示してはいないが、モジュロ数「Ｘ」は２ｎ（２のｎ乗）以外の数字とすることができ、２よりも大きい任意の数とすることができることに注意することが重要である。したがって、対称性が基づくモジュロ数Ｘは、パッケージが組み立てられる又は構成される対象のデータサイズにおいて存在するビット数によって決まることができる。例えば、データサイズが８ビットの代わりに１０ビットである場合には、信号割り当てはモジュロ１０対称性を有することができる。データサイズが奇数ビットを有する場合には、モジュロ数Ｘはそのような数を有することができる場合さえあってよい。
【００８１】
図７Ａは、第１の超小型電子パッケージ１００Ａ及び第２の超小型電子パッケージ１００Ｂのアセンブリ２００を示し、超小型電子パッケージ１００Ａ、１００Ｂはそれぞれ、回路パネル１５４の互いに反対側の第１の表面１５０及び第２の表面１５２に実装された、上記図５Ａ〜図５Ｃに関して述べた超小型電子パッケージ１００である。回路パネルは、なかでも、デュアルインラインメモリモジュール（「ＤＩＭＭ」）で使用されるプリント回路基板、システム内の他の構成要素と接続される回路基板若しくはパネル、又はマザーボード等の種々のタイプとすることができる。第１の超小型電子パッケージ１００Ａ及び第２の超小型電子パッケージ１００Ｂは、回路パネル１５４の第１の表面１５０及び第２の表面１５２において露出される対応するコンタクト１６０、１６２にそれぞれ実装することができる。
【００８２】
図７Ａに特に示すように、各パッケージの第２のグリッド内の第１の端子の信号割当てが、各パッケージの第１のグリッド内の第１の端子の信号割当ての鏡像であるため、パッケージ１００Ａ、１００Ｂが互いに対向する回路パネルに実装されると、第１のパッケージ１００Ａの第１のグリッド１１４Ａ内のそれぞれの第１の端子は、第２のパッケージ１００Ｂの第２のグリッド１２４Ｂ内の同じ信号割当てを有する対応する第１の端子と位置合わせすることができ、その対応する第１の端子に電気的に接続される。さらに、第１のパッケージ１００Ａの第２のグリッド１２４Ａ内のそれぞれの第１の端子は、第１のグリッド１１４Ｂ内の同じ信号割当てを有する対応する第１の端子に位置合わせすることができ、その対応する第１の端子に電気的に接続される。
【００８３】
確かに、接続された端子の各対の位置合わせは、或る許容誤差以内にあることができ、それにより、接続された端子の各対は、回路パネル１５４の第１の表面１５０に沿って直交するｘ方向及びｙ方向に互いの１ボールピッチ以内で位置合わせすることができる。図７Ａから明らかであるように、各グリッドの第１の端子は、回路パネルの表面１５０に対して平行な直交するｘ方向及びｙ方向において互いの１ボールピッチ内に位置合わせすることができ、ボールピッチは、いずれかのパッケージ上の任意の２つの隣接する平行な端子列間の最小ピッチ以下である。特定の例において、グリッドは、第１の超小型電子パッケージ及び第２の超小型電子パッケージ上の第１の端子のうちの少なくともいくつかが互いに一致するよう、ｘ方向及びｙ方向に互いに整列することができる。本明細書において、回路パネルの互いに反対側の表面のパッケージの第１の端子が互いに「一致する」場合、整列は慣例的な製造公差内とすることができ、又は第１の回路パネル表面及び第２の回路パネル表面に平行なｘ方向及びｙ方向に上述の１ボールピッチの半分よりも小さい公差内とすることができる。
【００８４】
特定の例では、それぞれの第１のパッケージ１００Ａ及び第２のパッケージ１００Ｂの位置合わせされたグリッド（例えば、第１のパッケージの第１のグリッド１１４Ａ及び第２のパッケージの第２のグリッド１２４Ｂ）の場所の少なくとも半分は回路パネル１５４の第１の表面１５０に沿って直交するｚ方向及びｙ方向において互いに位置合わせすることができる。
【００８５】
そのため、図７Ａに更に示すように、第１のパッケージ１００Ａのグリッド１１４Ａ内で「Ａ」と記号が付いた信号を運ぶ特定の第１の端子は、同じ信号「Ａ」を運ぶ第２のパッケージ１００Ｂのグリッド１２４Ｂの対応する第１の端子に位置合わせされる。同じことが、第１のパッケージ１００Ａのグリッド１２４Ａ内で「Ａ」と記号が付いた信号を運ぶ特定の第１の端子に関して同様に当てはまり、この第１の端子は、同じ信号「Ａ」を運ぶ第２のパッケージ１００Ｂのグリッド１１４Ｂの対応する第１の端子に位置合わせされる。
【００８６】
こうして、図７Ａに更に見られるように、第１のパッケージ１００Ａ及び第２のパッケージ１００Ｂの電気的に接続された第１の端子の各対間の回路パネルを通る電気接続の長さは、電気的に接続された第２の端子のこれらの対のそれぞれの対内の端子が、互いの上に載るか又は互いの１ボールピッチ以内で少なくとも位置合わせされることができる点で、大幅に低減することができる。これらの電気接続の長さの低減により、回路パネル及びアセンブリのスタブ長を低減することができ、スタブ長を低減することは、第１の端子によって運ばれ、第１のパッケージ及び第２のパッケージの両方のパッケージ内の超小型電子素子に転送される上記で述べた信号について、なかでも、整定時間、リンギング、ジッタ、又は符号間干渉を低減すること等、電気性能を改善するのに役立つことができる。さらに、回路パネルの構造を簡略化すること、又は、回路パネルを設計若しくは製造する複雑さ及びコストを低減すること等の他の利益も得ることを可能にすることができる。
【００８７】
図７Ａに更に示すように、各パッケージ１００Ａ、１００Ｂの第２の端子が、図５Ａ〜図５Ｃに関して上述した特定の鏡像配置構成を有する第３のグリッド及び第４のグリッド内に配置されるとき、各パッケージの第３のグリッドのそれぞれの端子は、他のパッケージの第４のグリッドの同じ信号割当てを有する対応する第２の端子に位置合わせすることができ、その対応する第２の端子に電気的に接続される。そのため、図７Ａに見られるように、第１のパッケージ１００Ａの第３のグリッド１１６Ａ内のそれぞれの端子は、第２のパッケージ１００Ｂの第４のグリッド１２６Ｂ内の同じ信号割当てを有する対応する端子に位置合わせすることができ、その対応する端子に電気的に接続される。さらに、第１のパッケージ１００Ａのグリッド１２６Ａ内のそれぞれの端子は、第３のグリッド１１６Ｂ内の同じ信号割当てを有する対応する端子の１ボールピッチ以内で位置合わせすることができ、その対応する端子に電気的に接続される。ここでもまた、接続された端子の各対の位置合わせは、或る許容誤差以内にあり、それにより、接続された端子の各対は、回路パネル１５４の第１の表面１５０に沿って直交するｘ方向及びｙ方向に互いの１ボールピッチ以内で位置合わせすることができる。特定の実施形態では、その位置合わせは、パッケージ１００Ａ、１００Ｂの対応する接続される端子が互いに一致するようにすることができる。
【００８８】
そのため、図７Ａに更に示すように、第１のパッケージ１００Ａのグリッド１１６Ａ内で「Ｂ」と記号が付いた信号を運ぶ特定の第１の端子は、第２のパッケージ１００Ｂのグリッド１２６Ｂの同じ信号「Ｂ」を運ぶ対応する第１の端子に位置合わせすることができ、その対応する第１の端子に電気的に接続される。同じことが、第１のパッケージ１００Ａのグリッド１２６Ａ内で「Ｂ」と記号が付いた信号を運ぶ特定の第１の端子に関して同様に当てはまり、その特定の第１の端子は、第２のパッケージ１００Ｂのグリッド１１６Ｂの同じ信号「Ｂ」を運ぶ対応する第１の端子の１ボールピッチ以内で位置合わせすることができ、その対応する第１の端子に電気的に接続される。
【００８９】
上述した第１のパッケージ及び第２のパッケージの対応する第１の端子１０４間の接続と同様に、この実施形態では、第１のパッケージ及び第２のパッケージの電気的に接続された第２の端子１０６の対間の回路パネルを通る電気接続の長さは、電気的に接続された第２の端子のこれらの対のそれぞれの対内の端子が、互いに一致するか又は回路パネル表面に平行な、直交するｘ方向及びｙ方向に互いの１ボールピッチ以内で少なくとも位置合わせされることができる点で、大幅に低減することができる。さらに、スタブ長を低減し、第１のパッケージと第２のパッケージとの間の接続のために回路パネルの構成を簡略化することに関して上述した利益と同様の利益を、超小型電子パッケージの第２の端子、すなわち、コマンド−アドレスバスの上記で述べた信号以外の信号を運ぶように割り当てることができる端子がこうして配置されるときに得ることができる。
【００９０】
図７Ｂは、それぞれが上記で又は以降で述べる構成を有する超小型電子パッケージ１００Ａ、１００Ｂの２つ以上の対が、パッケージ１００Ａ、１００Ｂと同様な配向で、回路パネル３５４、例えばデュアルインラインメモリモジュール（「ＤＩＭＭ」）のボード上のそれぞれのパネルコンタクトと電気的に相互接続することができることを更に示している。そのため、図７Ｂは、上述したように、互いに向き合う対向する配向で回路パネル３５４と電気的に相互接続されたパッケージ１００Ａ、１００Ｂの３つの対を示す。
【００９１】
図７Ｂは、回路パネル、及び、回路パネルの互いに反対側の第１の表面及び第２の表面に対して互いに対向して実装された複数の超小型電子パッケージを組込む、例えば、なかでもＤＩＭＭ等の超小型電子アセンブリを示す。図７Ｂに見られるように、上記で述べたアドレス情報又は場合によってはコマンド−アドレスバス信号は、超小型電子パッケージ１００Ａ、１００Ｂのそれぞれの対がそこで回路パネルの反対側に接続される接続位置Ｉ、ＩＩ、又はＩＩＩ間で、少なくとも一方向１４３に、回路パネル又は回路ボード３５４上のバス３６、例えばアドレスバス又はコマンド−アドレスバス上でルーティングすることができる。こうしたバス３６の信号は、わずかに異なる時刻にそれぞれの接続位置Ｉ、ＩＩ、又はＩＩＩでパッケージの各対に達する。少なくとも１つの方向１４３は、各パッケージ１００Ａ又は１００Ｂ内の少なくとも１つの超小型電子素子上の複数のコンタクトの少なくとも１つの列１１１が延在する方向１４２を横切るか又は方向１４２に直交することができる。こうして、回路パネル３５４上の（すなわち、その上の又はその内の）バス３６の信号導体は、場合によっては、回路パネルに接続されたパッケージ１００Ａ又は１００Ｂ内の超小型電子素子上のコンタクトの少なくとも１つの列１１１に平行である方向１４２に互いから離間することができる。
【００９２】
そのような構成は、特に各超小型電子パッケージの第１のグリッド１０４の端子がそのような方向１４２に延在する１つ又は複数の列に配列される場合には、バス３６の信号をルーティングするのに用いる回路パネル上の１つ又は複数のグローバルルーティング層の信号導体のルーティングを簡単にするのに役立つことができる。例えば、比較的少数の第１の端子がそれぞれのパッケージ上の同じ垂直レイアウト場所に配置される場合には、回路パネル上のコマンド−アドレスバス信号のルーティングを簡単にすることを可能にすることができる。したがって、図５Ｃに示される例では、各パッケージの第１のグリッド１１４及び第２のグリッド１２４は、図５Ａに更に示されるように、例えば、アドレス信号Ａ３及びＡ１を受信するように構成される第１のグリッド１１４及び第２のグリッド１２４の端子等の同じ垂直レイアウト位置において配置される４つの端子のみを有する。
【００９３】
一実施形態では、超小型電子アセンブリ３５４は、アセンブリ３５４の超小型電子パッケージ１００Ａ、１００Ｂに転送される少なくとも一部の信号のバッファリングを実施するように構成される半導体チップを含むことができる超小型電子素子３５８を有することができる。バッファリング機能を有するこうした超小型電子素子３５８は、超小型電子アセンブリ３５４の外部の構成要素に関して超小型電子パッケージ１００Ａ及び１００Ｂ内の超小型電子素子のそれぞれについてインピーダンス分離（インピーダンスアイソレーション）を提供するのに役立つように構成することができる。
【００９４】
例示的な実施形態では、超小型電子アセンブリ３５４は、ソリッドステートドライブコントローラ等の論理機能を実施するように主に構成される半導体チップを含むことができる超小型電子素子３５８を有することができ、超小型電子パッケージ１００Ａ及び１００Ｂ内の超小型電子素子の１つ又は複数はそれぞれ、不揮発性フラッシュメモリ等のメモリ記憶要素を含むことができる。超小型電子素子３５８は、システム２５００（図３１）等のシステムの中央処理ユニットを超小型電子素子に含まれるメモリ記憶素子への及びそこからのデータ転送の監視から解放するように構成された、専用プロセッサを含むことができる。ソリッドステートドライブコントローラを含むそのような超小型電子素子３５４は、システム２５００等のシステムのマザーボード（例えば、図３１に示す回路パネル２５０２）上のデータバスへの及びそこからの直接メモリアクセスを提供することができる。
【００９５】
コントローラ機能及び／又はバッファリング機能を含む超小型電子素子３５８を有する超小型電子アセンブリ３５４のそのような実施形態において、コマンド−アドレスバス信号はそれぞれの接続位置Ｉ、ＩＩ、又はＩＩＩにおいて超小型電子素子３５８とパッケージ１００Ａ、１００Ｂのそれぞれの対との間でルーティングすることができる。図７Ｂに示す特定の例において、接続位置Ｉ、ＩＩ、又はＩＩＩを通り越して延在するコマンド−アドレスバス３６の一部は、方向１４３又は方向１４３を横切る別の方向に延在して超小型電子素子３５８のコンタクトに達することができる。一実施形態において、コマンド−アドレスバス３６は、方向１４３に延在して超小型電子素子３５８のコンタクトに達することができる。
【００９６】
図８は、図５Ａ〜図７Ａに関して上記で説明された実施形態の変形形態による超小型電子パッケージ２００を示しており、超小型電子素子が、第１の半導体チップ１０１Ａ及び第２の半導体チップ１０１Ｂを含む複合構造を有する。第２の半導体チップ１０１Ｂも、第１の半導体チップと同様に、その前面１０５上に、基板コンタクト１２１、１２３と電気的に接続される素子コンタクト１１１Ｂ、１１３Ｂを有する。特定の実施形態では、スペーサ素子１０３を第１の半導体チップの前面１０５と第２の半導体チップの背面１０７との間に配置することができ、スペーサ素子は、第２の半導体チップ１０１Ｂがスペーサ素子１０３を用いて第１の半導体チップ上に積み重ねられた後に、１つの処理ステージにおいて第１の半導体チップ１０１Ａに接続されるワイヤボンド１１２を形成するのを容易にすることができる。
【００９７】
図９は、図８に示される実施形態の別の変形形態を示しており、超小型電子素子が、基板の第１の表面１０８と第１の半導体チップ１０１Ａの背面１０７との間に配置される別の半導体チップ１０９を更に備える。半導体チップ１０９は、その前面１２５上にコンタクト１２９を有することができ、そのコンタクトは、対応するコンタクト１１５、１１７に面し、接合される。チップ１０９と対応する基板コンタクト１１５、１１７との間の接合は、導電性接合素子１１８を用いて行うことができ、その素子は、ボンドメタル、堆積された導電性材料、金属のポスト若しくはピラー、例えば、銅、ニッケル等の硬質金属、又はその組み合わせを含むことができる。特定の例では、半導体チップ１０９はベアチップ、すなわち、パッケージングされていないチップとすることができる。代替的には、半導体チップ１０９は、なかでも、その上にリード、トレース、又はビア等の導電性構造体を含むことができるか、又はパッケージングされた半導体素子とすることができる。
【００９８】
超小型電子パッケージが、図８若しくは図９において見られるか、又は以下に説明される例において見られるように、半導体チップの垂直に積み重ねられた配置を含むとき、パッケージ内のチップのうちの１つ又は複数は、パッケージ内の別の半導体チップに転送するように、パッケージの端子１０４若しくは１０６、又は両方のそのような端子において受信された信号をバッファリングするか、又は別の方法でそのような情報を再生するように構成する、例えば、設計、組み立て、又は準備することができる。例えば、図８に示されるような構成では、基板に隣接する第１の半導体チップ１０１Ａが、第２の半導体チップに転送するように１つ又は複数の信号又は情報をバッファリングすることができるか、又は別の方法で再生することができる。図９において見られるような構成では、半導体チップ１０９が、半導体チップ１０１Ａ、１０１Ｂのうちの１つ又は複数に転送するように信号をバッファリングするか、又は別の方法でそのような情報を再生する。その代わりに、又はそれに加えて、半導体チップ１０９は、端子１０４若しくは１０６、又は１０４、１０６の両方に転送するように、半導体チップ１０１Ａ、１０１Ｂのうちの１つ又は複数から受信された信号を再生することができるか、又は端子から半導体チップ１０１Ａ、１０１Ｂまで両方向に転送される信号、若しくは半導体チップ１０１Ａ、１０１Ｂから超小型電子パッケージの端子まで転送される信号を再生することができる。
【００９９】
代替的に、又は上述のように信号を再生することに加えて、一例において、そのような複合（composite）超小型電子素子における第１のチップは、超小型電子素子の動作モードを制御する情報を部分的に又は完全に復号化するように構成することができる。特定の例において、そのような複合超小型電子素子における第１の半導体チップは、超小型電子素子パッケージの第１の端子等の端子で受け取られるアドレス情報又はコマンド情報のうちの少なくとも一方を部分的に又は完全に復号化するように構成することができる。次に、第１のチップはそのような部分的な又は完全な復号化の結果を出力して、１つ又は複数の第２の半導体チップ１０１Ａ及び１０１Ｂに転送することができる。
【０１００】
パッケージの端子において受信された信号又は情報は、基板コンタクト１１５に、そして接合素子１１８を通して半導体チップ１０９にルーティングすることができる。その際、半導体チップ１０９は、受信された信号又は情報を再生し、基板コンタクト１１７に転送することができる。基板コンタクト１１７から、その信号又は情報は、基板によって、その上にある導電性トレース等を通して、基板コンタクト１１１、１１３にルーティングすることができ、次にその信号又は情報は、例えば、ワイヤボンド１１２等を通して半導体チップ１０１Ａ、１０１Ｂにルーティングされる。特定の例では、半導体チップ１０９は、半導体チップ１０１Ａ、１０１Ｂに転送される上記で言及されたコマンド信号、アドレス信号及びクロック信号をバッファリングするように構成することができる。
【０１０１】
図１０は、特定の例による超小型電子パッケージ６００を示し、超小型電子素子は、それぞれが基板６０２から離れる方を向くコンタクト担持面６３１を有する、電気的に相互接続された第１の半導体チップ６３２と複数の第２の半導体チップ６３４との垂直スタック６３０を含む。ワイヤボンド６３５は、半導体チップ６３２、６３４上のコンタクト６２６を、基板上の対応するコンタクト６３６に電気的に相互接続させる。スペーサ６３８は、半導体チップ６３４の隣接する面間に配置することができ、スペーサ６３８は、半導体チップ６３２のコンタクト担持面６３１と半導体チップ６３４の後面との間に配置することができる。場合によっては、接着剤層（図示せず）を、各スペーサと、こうしたスペーサに隣接する半導体チップの面との間に設けることができる。図１０に示すように、１つ又は複数の第２の半導体チップ６３４が第１の半導体チップ６３２に電気的に相互接続される。例えば、図１０Ａに見られるように、垂直にスタックされた３つの第２の半導体チップ６３４が存在し、第２の半導体チップ６３４の面６３１は互いに平行である。
【０１０２】
図１０において見られる超小型電子パッケージ６００において、第１の半導体チップ６３２及び第２の半導体チップ６３４のそれぞれは、そのような半導体チップがそれぞれ、任意の他の機能よりもメモリ記憶アレイ機能を提供する能動素子を多く具体化するように構成することができる。例えば、第１の半導体チップ及び第２の半導体チップのそれぞれは、メモリ記憶アレイと、メモリ記憶アレイにデータを入力しメモリ記憶アレイからデータを出力するのに必要な全ての回路とを含むことができる。例えば、それぞれの半導体チップにおけるメモリ記憶アレイが書き込み可能な場合、それぞれの半導体チップは、パッケージの端子から外部データ入力を受け取るように構成された回路、及びそのような半導体チップからパッケージの端子にデータ出力を転送するように構成された回路を含むことができる。したがって、それぞれの第１の半導体チップ６３２及びそれぞれの第２の半導体チップ６３４は、そのような半導体チップ内のメモリ記憶アレイからデータを入出力しそのようなデータを受け取って超小型電子パッケージの外部の構成要素に送信することができる、ダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）チップ又はその他のメモリチップとすることができる。言い換えれば、そのような場合、それぞれのＤＲＡＭチップ又は他のメモリチップ内のメモリ記憶アレイへの及びそこからの信号は、超小型電子パッケージ内の更なる半導体チップによるバッファリングを必要としない。
【０１０３】
代替的に、別の例において、１つ又は複数の第２の半導体チップ６３４は、任意の他の機能よりもメモリ記憶アレイ機能を提供する能動素子を多く具体化することができるが、第１の半導体チップ６３２は異なるタイプのチップとすることができる。この場合、第１の半導体チップ６３２は、信号をバッファする、すなわち１つ又は複数の第２の半導体チップ６３４に転送するように端子で受け取った信号を再生するか、又は端子に転送するように第２の半導体チップ６３４のうちの１つ又は複数から受け取った信号を再生するか、又は端子から１つ若しくは複数の第２の半導体チップ６３４へ、及び１つ若しくは複数の半導体チップから超小型電子パッケージの端子への両方の方向に転送される信号を再生するように構成、例えば設計、組み立て、又は準備することができる。
【０１０４】
特定の例において、第１の半導体チップは、１つ又は複数の第２の半導体チップに転送されるアドレス情報をバッファするように構成するか、コマンド信号、アドレス信号、及びクロック信号をバッファするように構成することができる。例えば第１の半導体チップ６３２は、信号の他のデバイスへの、例えば１つ又は複数の第２の半導体チップ６３４への転送においてバッファリング機能を提供する能動素子を任意の他の機能よりも多く具体化するバッファチップとすることができる。このとき、その１つ又は複数の第２の半導体チップは、メモリ記憶アレイは有するが、なかでもバッファ回路、デコーダ若しくはプレデコーダ、又はワード線ドライバ等のＤＲＡＭチップに共通の回路は省くことができる、機能を減らしたチップとすることができる。その場合、第１のチップ６３２はスタックにおいて「マスター」チップとして第２の半導体チップ６３４のそれぞれにおける動作を制御するよう機能することができる。特定の例において、第２の半導体チップは、バッファリング機能を果たすことができないように構成することができ、このため、第１の半導体チップ及び第２の半導体チップのスタックした配列は、超小型電子パッケージにおいて必要なバッファリング機能を第１の半導体チップによって果たすことができるように、かつスタックした配列における第２の半導体チップのいずれによっても果たすことができないように構成される。上記と同様に、第１の半導体チップは、第１の半導体チップ及び第２の半導体チップから構成される超小型電子素子の動作モードを制御する、第１の端子において受信された情報を部分的に、又は完全に復号化するように構成することができる。その代わりに、又はそれに加えて、第１の半導体チップは、第１の端子において受信されたアドレス情報又はコマンド情報のうちの少なくとも１つを部分的に、又は完全に復号化するように構成することができる。特定の例では、第２の半導体チップのうちの１つ又は複数は、アドレス情報、コマンド情報、又は超小型電子素子の動作モードを制御する情報等の、超小型電子パッケージの第１の端子において受信される情報を完全に復号化するように構成されない場合がある。
【０１０５】
本明細書において説明した実施形態のいずれかにおいて、１つ又は複数の第２の半導体チップは、なかでも、以下の技術：ＤＲＡＭ、ＮＡＮＤフラッシュメモリ、ＲＲＡＭ(登録商標）（「抵抗性ＲＡＭ」、又は「抵抗性ランダムアクセスメモリ」）、相変化メモリ（「ＰＣＭ」）、例えば、トンネル接合デバイスを具現できるような磁気抵抗性ランダムアクセスメモリ、スピントルクＲＡＭ、又は連想メモリのうちの１つ又は複数において実現することができる。
【０１０６】
図１１は、更なる変形形態による超小型電子パッケージ６６０を示す断面図であり、図１２は、その対応する平面図であり、第２の半導体チップ６３４は、互いに対して階段状に実装され、それにより、第１の半導体チップ６３２のコンタクトは、第１の半導体チップ６３２の真上で第２の半導体チップ６３４Ａの縁部６１８を超えて露出し、その半導体チップ６３４Ａのコンタクトは、その第２の半導体チップの真上で第２の半導体チップ６３４Ｂの縁部６１８を超えて露出する。第１のチップ及び第２のチップと基板との間の電気接続及びチップ間の電気接続は、半導体チップのスタック内で隣接チップを電気的に接続するワイヤボンド６３５、又は、チップをパッケージ基板６６２に直接電気的に接続するワイヤボンド６３７によって設けることができる。
【０１０７】
図１３は、図１０に関して上述した実施形態の更なる変形形態による超小型電子パッケージ６７０を示し、１つ又は複数の第２の半導体チップ６３４のコンタクト間の接続は、スタックされた半導体チップのユニット６３０の１つ又は複数の縁部に沿って、すなわち、こうしたユニット６３０内の半導体チップ６３４の縁部に沿って延在するトレース又はリード６４０を含むことができる。ユニット６３０は、場合によっては導電性ポスト、例えばマイクロピラーを含む場合がある、ボンドメタル、例えば、はんだ、錫、金、インジウム、共晶物か、導電性バンプか、又は両方等によって、実装され、第１の半導体チップ６３２のコンタクト６２７に電気的に相互接続される。トレース６５４は、コンタクト６２７から第２のコンタクト６２６まで第１の半導体チップの面６３１に沿って延在することができ、第２のコンタクト６２６は、次に、ワイヤボンド６４５等を通して基板に電気的に接続することができる。
【０１０８】
第２の半導体チップ６３４間の電気接続は、第２の半導体チップ６３４の前面に沿って延在するトレース６４４を更に含むことができる。図１３に更に示すように、第２の半導体チップの前面６４２は、基板６０２から離れる方に上方に又は基板６０２に向かって下方に向くことができる。
【０１０９】
図１４は、超小型電子パッケージ６８０を更に示し、第２の半導体チップ６３４は、第１のチップのコンタクト６２７に向き、かつ、ボンドメタル、例えば、はんだ、錫、金、インジウム、共晶物か、導電性バンプか、又は両方等によって、フリップチップ状に第１のチップのコンタクト６２７に接合されたコンタクト６４７を有する。トレース６５４は、コンタクト６２７を第１チップ上の他のコンタクト６２６に電気的に接続することができ、他のコンタクト６２６は、ワイヤボンド等を通して基板に電気的に接続される。
【０１１０】
図１５Ａは、特定の例による超小型電子パッケージ６９０を更に示し、１つ又は複数の第２の半導体チップ６３４は、第２の半導体チップ６３４の少なくともいくつかの厚さ６５２の方向に、すなわち、チップ６３４の面６４２に垂直な方向に延在するシリコン貫通ビア（「ＴＳＶ」）６５０によって互いに電気的に接続される。図１５Ａに見られるように、一例では、ＴＳＶ６５０は、場合によっては導電性ポスト、例えばマイクロピラーを含む場合がある、ボンドメタル、例えば、はんだ、錫、金、インジウム、共晶物か、導電性バンプか、又は両方等によって、第１の半導体チップ６３２のコンタクト６２７に電気的に接続することができる。トレース６５４は、コンタクト６２７から第２のコンタクト６２６まで第１の半導体チップの面６３１に沿って延在することができ、第２のコンタクト６２６は、次に、基板にワイヤボンディングすることができる。
【０１１１】
一例では、第１の端子、第２の端子、又は両方等の、パッケージ６９０の端子で受信される情報又は信号は、基板コンタクト６３６に接合されるワイヤボンド６４５を通して第１の半導体チップ６３２によって受信されることができ、ワイヤボンド６４５は、次に、超小型電子パッケージのこうした端子に接合される。バッファ要素として動作する第１の半導体チップ６３２は、次に、受信された情報又は信号を再生し、次に、再生された情報又は信号を、例えば、第１のチップ６３２と第２のチップ６３４との間の接続を通して、また、第２のチップ６３４のスタック内のＴＳＶ６５０を通して、１つ又は複数の第２の半導体チップに転送することができる。
【０１１２】
図１５Ｂは、図１５Ａに示す超小型電子パッケージの変形形態を示す。図１５Ａに示すパッケージとは異なり、アドレス情報又はその他の情報を再生又は少なくとも部分的に復号化する、例えば、パッケージ内の他の半導体チップに転送する信号を再生するように構成される半導体チップ６６４は、基板６０２の第１の表面１０８に隣接して配置されない。むしろこの場合、半導体チップ６６４は１つ又は複数の他の半導体チップ上に重なるパッケージ内の場所に配置することができる。例えば図１５Ｂに示すように、チップ６６４は、基板６０２の第１の表面１０８に隣接して配置された半導体チップ６６２上に少なくとも部分的に重なり、かつ、チップ６６４は、半導体チップ６６２の上に配置された半導体チップ６６３Ａ、６６３Ｂ及び６６３Ｃ上に少なくとも部分的に重なる。一例において、半導体チップ６６２、６６３Ａ、６６３Ｂ、及び６６３Ｃはメモリ記憶アレイを含むことができる。上述の例のように、そのようなチップ６６２、６６３Ａ、６６３Ｂ、及び６６３Ｃはそれぞれ、そのようなチップに書き込むデータ若しくはそのようなチップから読み出すデータ又はその両方をバッファする、例えば一時的に記憶するように構成された回路を組み込むことができる。代替的に、チップ６６２、６６３Ａ、６６３Ｂ、及び６６３Ｃは機能的により限定されている場合があり、そのようなチップに書き込むデータ若しくはそのようなチップから読み出すデータ又はその両方を一時的に記憶するように構成された少なくとも１つの他のチップと一緒に用いることが必要である場合がある。
【０１１３】
半導体チップ６６４は、超小型電子パッケージの端子に、例えば、第１の端子６０４及び第２の端子６０６が配置されるグリッドに、導電性構造、例えばワイヤボンド６６５を通して電気的に接続することができる。この導電性構造は、半導体チップ６６３Ａの前面６３１に部分的に載り、基板の第１の表面１０８において露出するコンタクト６３６に接続する。導電性構造、例えばワイヤボンド６６５は、チップ６６３Ａ上のコンタクト６３８を通り、チップ６６３Ａの面６３１に沿うか、チップ６６４の対向する面６４１に沿うか、又はチップ６６３Ａの面６３１及びチップ６６４の面６４１の両方に沿って延在する導体（図示せず）を通って半導体チップ６６４に電気的に接続することができる。上記で示したように、半導体チップ６６４を、導電性構造、例えばワイヤボンド６６５を通して受信する信号又は情報を再生するか又は少なくとも部分的に復号化するように構成することができ、また、再生されるか又は少なくとも部分的に復号化された信号又は情報を、チップ６６２、６６３Ａ、６６３Ｂ、及び６６３Ｃ等のパッケージ内の他のチップに転送するように構成することができる。
【０１１４】
図１５Ｂにおいて更にわかるように、半導体チップ６６２、６６３Ａ、６６３Ｂ、及び６６３Ｃは、そのようなチップのうちの１つ、２つ、又は３つ以上を貫いて延在することができる複数のシリコン貫通ビア６７２、６７４、及び６７６によって、半導体チップ６６４と及び互いと電気的に接続することができる。そのようなシリコン貫通ビアはそれぞれ、パッケージ内の配線、例えば、半導体チップ６６２、６６３Ａ、６６３Ｂ、６６３Ｃ、及び６６４のうちの２つ以上の導電性パッド又はトレースと電気的に接続することができる。特定の例（図示せず）において、シリコン貫通ビアは、全ての半導体チップ６６２、６６３Ａ、６６３Ｂ、及び６６３Ｃの厚さを貫いて延在することができるが、ただしそれぞれのシリコン貫通ビアはそこを貫いて延在するそれぞれのそのような半導体チップと電気的に接続しない場合がある。
【０１１５】
図１５Ｂにおいて更にわかるように、複数のフィン６７１を含むことができるヒートシンク又はヒートスプレッダ６６８が、なかでも熱接着剤、熱伝導性グリース、又ははんだ等の熱伝導性材料６６９等を介して、半導体チップ６６４の面、例えばその裏面６３３に熱的に結合することができる。
【０１１６】
図１５Ｂに示す超小型電子アセンブリ６９５は、サイクル当たり指定数のデータビットを基板上にそのために設けられた第１の端子及び第２の端子を介して超小型電子パッケージ上へ又はそこから転送することができるメモリモジュールとして動作するように構成することができる。例えば超小型電子アセンブリは、可能な構成の中でもとりわけ３２データビット、６４データビット、又は９６データビット等の複数データビットを、端子６０４、６０６と電気的に接続することができる回路パネル等の外部構成要素に又はそこから転送するように構成することができる。別の例において、パッケージに及びそこから転送されたビットがエラー訂正コードビットを含む場合には、パッケージへ又はそこから転送されるサイクル当たりのビット数は、３６ビット、７２ビット、又は１０８ビットとすることができる。ここで具体的に説明するもの以外のデータ幅も可能である。
【０１１７】
図１６〜図１８は、本発明の別の実施形態による超小型電子パッケージ１４００を示しており、パッケージ上の第１の端子は、平行な第１のグリッド１４１４及び第２のグリッド１４２４内の場所に配置され、各グリッド１４１４、１４２４は、上記で言及されたアドレス情報を運ぶように構成される。特定の実施形態では、各グリッド内の第１の端子は、一群のコマンド−アドレスバス信号：すなわち、超小型電子パッケージに転送されるコマンド信号、アドレス信号、バンクアドレス信号及びクロック信号の全てを運ぶように構成することができ、コマンド信号は、書込みイネーブル信号、行アドレスストローブ信号及び列アドレスストローブ信号を含み、クロック信号はアドレス信号をサンプリングするのに用いることができる。グリッド１４１４、１４２４内の端子は、パッケージ１４００内の超小型電子素子１４０１、１４０３の対応するコンタクトに電気的に接続され、各グリッドは、コマンド−アドレスバスの上記で言及された信号の全てをパッケージ内の超小型電子素子に伝達するように構成される。さらに、図１６に具体的に示されるように、かつ以下に更に説明されるように、第１のグリッド１４１４内の端子の信号割当ては、第２のグリッド１４２４内の端子の信号割当ての鏡像である。
【０１１８】
１つのグリッド内の信号割当てが他のグリッド内の信号割当ての鏡像である平行な第１のグリッド及び第２のグリッド内に第１の端子の２重の組を設けることによって、互いに対向して回路パネルに実装される第１の超小型電子パッケージ及び第２の超小型電子パッケージのアセンブリにおいてスタブの長さを低減することができる。第１の超小型電子パッケージ及び第２の超小型電子パッケージが回路パネルの互いに反対側の実装表面に接続され、回路パネルがそれらのパッケージを電気的に相互接続すると、第１のパッケージの第１のグリッドの第１の端子のそれぞれは、第１のグリッドの第１の端子が電気的に接続する第２のパッケージの第２の鏡像グリッドの対応する第１の端子の１ボールピッチ以内で位置合わせすることができる。加えて、第２のパッケージの第１のグリッドの第１の端子のそれぞれは、第１のグリッドの第１の端子が接続する第１のパッケージの第２の鏡像グリッドの対応する第１の端子の１ボールピッチ以内でそのように位置合わせすることができる。結果として、第１のパッケージのそれぞれの第１の端子は、第２のパッケージの対応する第１の端子に電気的に接続することができ、反対側の回路パネル表面上の端子の各対の実装位置は、回路パネルの表面のうちの１つの表面に平行な直交するｘ方向及びｙ方向に、互いの１ボールピッチ以内にある。場合によっては、互いに反対側の回路パネル表面上の接続された端子の各対の実装位置は、更に互いに一致する場合がある。したがって、第１のパッケージ及び第２のパッケージの電気的に接続された第１の端子の対間の回路パネルを通る電気接続の長さは、電気的に接続された第１の端子のこれらの対のそれぞれの対内の端子が、互いに一致するか又は第１の回路パネル表面に沿って直交するｘ方向及びｙ方向に互いの１ボールピッチ以内で別様に位置合わせすることができる点で、大幅に低減することができる。
【０１１９】
回路パネル構成を、この構成を有するアセンブリにおいて同様に簡略化することができる。その理由は、第１の端子の電気的に接続された各対間のルーティングが、主に垂直方向、すなわち回路パネルの厚さを通る方向にあることができるからである。すなわち、回路パネルの互いに反対側の表面に実装されるパッケージの対応する第１の端子の各対を電気的に接続するには、回路パネル上のビア接続があれば十分とすることができる。
【０１２０】
さらに、それぞれの超小型電子パッケージ対が接続される接続サイト間で回路パネルに沿ったバス３６（図７Ｂ）上で上記で言及されたアドレス情報をルーティングするのに必要とされる回路パネル上の配線の広域ルーティング層の数も、回路パネルに取り付けられる超小型電子パッケージが本明細書の原理に従って構成されるときに削減することができる。具体的には、回路パネルに沿ってそのような信号をルーティングするのに必要とされる広域ルーティング層の数は、場合によっては、２つ以下のルーティング層まで削減することができる。しかしながら、回路パネル上に、バス３６上で上記で言及された情報又は信号以外の信号を運ぶ、更に多くの数の広域ルーティング層が存在することもできる。
【０１２１】
超小型電子パッケージはまた、第１の端子以外の第２の端子も有することができ、そのような端子は通常、上述のコマンド−アドレスバス信号以外の信号を運ぶように構成されている。一例において、第２の端子は、データマスク及び並列終端をオン又はオフするのに用いる終端レジスタへのＯＤＴ信号すなわち「オンダイ終端」信号だけではなく、超小型電子素子への及び／又はそこからの一方向又は双方向のデータ信号、並びにデータストローブ信号を運ぶのに用いる端子を含むことができる。チップセレクト、リセット、電源電圧、例えばＶｄｄ、Ｖｄｄｑ、及び接地、例えばＶｓｓ及びＶｓｓｑ等の信号又は基準電位は、第２の端子によって運ぶことができる。これらの信号又は基準電位のいずれも、第１の端子によって運ぶ必要はない。いくつかの実施形態において、コマンド−アドレスバス信号以外の信号を運ぶように構成したいくつかの又は全ての端子を、パッケージ上の任意の位置に第２の端子として配置することが可能である。
【０１２２】
代替的に、いくつかの実施形態では、コマンド−アドレスバス信号以外の信号を運ぶように構成される一部又は全ての端子を、パッケージ上の第１の端子の第１のグリッド及び第２の鏡像グリッド内にも配置することが可能である。こうして、上述したように、これらの対応する第１の端子間で回路パネル上に設けられる電気接続のスタブ長を低減することを可能にすることができる。
【０１２３】
他の実施形態では、コマンド−アドレスバス信号以外の信号を運ぶように構成される端子の一部又は全ては、パッケージ表面上の第３のグリッド内の第２の端子の組として配置することができ、第２の端子の別の組は、同じパッケージ表面上の第４のグリッド内に配置することができ、第３のグリッド内の第２の端子の信号割当ては第４のグリッド内の第２の端子の信号割当ての鏡像である。こうして、上述した第１のパッケージ及び第２のパッケージの対応する第１の端子間の接続と同様に、第１のパッケージ及び第２のパッケージの電気的に接続された第２の端子の対間の回路パネルを通る電気接続の長さは、大幅に低減することができる。すなわち、電気的に接続された第２の端子のこれらの対のそれぞれの対内の端子は、互いに一致するか、又は別様に、互いの１ボールピッチ以内で位置合わせすることができる。さらに、スタブ長を低減し、第１のパッケージと第２のパッケージとの間の接続のための回路パネルの構成を簡略化するための上述した利益と同様の利益を、超小型電子パッケージの第２の端子がこうして配置されるときに得ることができる。
【０１２４】
図１７を参照すると、パッケージ１４００は、それぞれ主にメモリ記憶アレイ機能を提供するように構成された、すなわち組み立てられた第１の超小型電子素子１４０１及び第２の超小型電子素子１４０３を含むことができ、第１の超小型電子素子１４０１及び第２の超小型電子素子１４０３はそれぞれ、上記のように、トランジスタ等の、メモリ記憶アレイ機能を提供するように構成される能動素子を他のいかなる機能よりも多く有する。図１７に示すように、第１の超小型電子素子及び第２の超小型電子素子は超小型電子素子の面１４３１において素子コンタクト１４３６を有し、それらのコンタクトは基板１４０２から離れる方を向く、基板の第１の表面１４０８において露出する対応する基板コンタクト１４４６と電気的に接続される。
【０１２５】
図１６〜図１７に見られるように、パッケージ１４００は、例えば回路パネル等の、パッケージ１４００の外部の構成要素にパッケージ１４００を電気的かつ機械的に接続する、第１の端子１４１４、１４２４及び第２の端子１０６を有することができる。端子は導電性パッド、ポスト、又は他の導電性構造体とすることができる。図１７において見られる例では、接合ユニット１４３０は、なかでも、はんだ、スズ、インジウム、金若しくは共晶材料等のボンドメタル、又は他の導電性ボンド材料を含むことができ、端子の第１のグリッド１４０４及び第２のグリッド１４０６に取り付けることができる。第１の端子１４０４及び第２の端子１４０６は、例えば、トレース及びビア等の、基板上の導電性構造体を通して、基板コンタクト１４４６と電気的に接続することができる。
【０１２６】
パッケージの第１のグリッド１４１４及び第２のグリッド１４２４内の第１の端子の配置構成は、図１６に特に示される。一例では、各グリッド１４１４、１４２４は、端子の平行な第１の列及び第２の列１４３８を含むことができる。各グリッド内の端子の列１４３８は互いに隣接することができる。代替的に、図１６に示さないが、少なくとも１つの端子を、端子の第１の列と第２の列との間に配置することができる。図１６に見られるように、第２のグリッド１４２４内の第１の端子の信号割当ては、第１のグリッド１４１４内の第１の端子の信号割当ての鏡像である。言い換えれば、第１のグリッド及び第２のグリッド内の第１の端子の信号割当ては、基板の表面１４１０に対して直交する方向に延在し、第１のグリッド１４１４と第２のグリッド１４２４との間の中央に置かれたラインに沿って表面１４１０を横切る軸平面１４３２について対称であり、軸平面１４３２は、この場合、第１の端子の列１４３８が延在する方向１４３４に延在する。第２のグリッド１４２４における信号割り当てが第１のグリッド１４１４におけるそれらの鏡像である状態で信号ＣＫ（クロック）を運ぶように割り当てられた第１のグリッド１４１４の第１の端子１４０４は、信号ＣＫを運ぶように割り当てられた第２のグリッド１４２４の対応する第１の端子１４０４と同じ、グリッド内での相対的垂直場所（１４３４に沿った方向）にある。しかし、第１のグリッド１４１４は２つの列１４３８を含み、信号ＣＫを運ぶように割り当てられた第１のグリッド１４１４の端子は、第１のグリッドの２つの列１４３８のうちの左側の列にあるので、信号配列が鏡像であるためには、信号ＣＫを運ぶように割り当てられた第２のグリッド１４２４の対応する端子は、第２のグリッドの２つの列のうちの右側１４３８の列になければならない。この配列のもうひとつの結果は、信号ＷＥ（ライトイネーブル）を運ぶように割り当てられた端子もまた、第１のグリッド１４１４及び第２のグリッド１４２４のそれぞれにおいて同じ、グリッド内での相対的垂直場所にあるということである。しかし、第１のグリッド１４１４において、ＷＥを運ぶように割り当てられた端子は、第１のグリッドの２つの列１４３８のうちの右側の列にあり、配列が鏡像であるためには、信号ＷＥを運ぶように割り当てられた第２のグリッド１４２４の対応する端子は、第２のグリッド１４２４の２つの列のうちの左側の列１４３８になければならない。図１６においてわかるように、第１のグリッド及び第２のグリッドのそれぞれにおけるそれぞれの第１の端子について、少なくとも、上述のコマンド−アドレスバス信号を運ぶように割り当てられたそれぞれの第１の端子について、同じ関係が当てはまる。
【０１２７】
第１の端子の信号割当てが対称となる軸平面１４３２は、基板上の種々の位置に位置することができる。特定の実施形態では、第１の端子の列１４３８が縁部１４４０、１４４２に対して平行な方向に延在し、第１のグリッド及び第２のグリッドがこの中心軸について対称である場所に配置されるときに特に、軸平面は、基板の対向する縁部１４４０、１４４２から等距離に位置する表面上のラインに沿って基板の表面１４１０に交わることができる。
【０１２８】
特定の例において、第１のグリッド１４１４の第１の端子１４０４は、第１の超小型電子素子１４０１と電気的に接続することができ、第２のグリッド１４２４の第１の端子１４０４は、第２の超小型電子素子１４０３と電気的に接続することができる。そのような場合、第１のグリッド１４１４の第１の端子１４０４はまた、第２の超小型電子素子１４０３と電気的に接続しないことができ、パッケージ１４００の第２のグリッド１４２４の第１の端子１４０４はまた、第１の超小型電子素子１４０１と電気的に接続しないことができる。更に別の例において、第１のグリッド１４１４及び第２のグリッドのそれぞれの第１の端子１４０４は、第１の超小型電子素子１４０１及び第２の超小型電子素子１４０３のそれぞれと電気的に接続することができる。
【０１２９】
上記で述べたように、第２の端子１４０６は、上記で述べたアドレス情報又はコマンド−アドレスバスの信号以外の情報又は信号を運ぶように構成することができる。一例では、第２の端子１４０６は、超小型電子素子への及び／又は超小型電子素子からの単方向又は双方向データ信号及びデータストローブ信号、並びに、データマスク信号及び終端抵抗に対して並列終端をオン又はオフにするためにチップによって使用されるＯＤＴ信号すなわち「オンダイ終端」信号を運ぶために使用される端子を含むことができる。チップセレクト、リセット、クロックイネーブル等の信号、並びに、電源電圧等の基準電位、例えばＶｄｄ、Ｖｄｄｑ、又は接地、例えばＶｓｓ及びＶｓｓｑは、第１の端子１４０４又は第２の端子１４０６のいずれによっても運ばれる、信号の一部であることができる。しかしながら、これらの信号又は基準電位はいずれも、第１の端子１４０４によって運ばれる必要はない。図１６〜図１８において更に示されるように、第２の端子１４０６は基板の第２の表面１４１０上の第３のグリッド１４１６内に配置することができ、第２の端子の別の組は、パッケージ表面１４１０上の第４のグリッド１４２６内に配置することができる。特定の場合には、第１のグリッド及び第２のグリッドの場合に上記で説明されたのと同じようにして、第３のグリッド１４１６内の第２の端子の信号割当ては第４のグリッド１４２６内の第２の端子の信号割当ての鏡像とすることができる。第３のグリッド１４１６及び第４のグリッド１４２６は、第１のグリッド及び第２のグリッドが延在する方向１４３４に延在することができ、互いに平行にすることができる。第３のグリッド及び第４のグリッドは、第１のグリッド１４１４及び第２のグリッド１４２４に平行にすることもできる。代替的には、第３のグリッド１４１６及び第４のグリッド１４２６はそれぞれ、方向１４３４に対して直交する別の方向１４３５に延在することができる。
【０１３０】
図１７に示されるように、封入剤１４４８が基板の第１の表面１４０８の上に重なることができ、そこにある超小型電子素子１４０１、１４０３と接触することができる。場合によっては、封入剤は、基板１４０２から離れる方を向く超小型電子素子の表面１４３１の上に重なることができる。
【０１３１】
図１９は、第１の超小型電子パッケージ１４００Ａ及び第２の超小型電子パッケージ１４００Ｂのアセンブリ１４５０を示し、超小型電子パッケージはそれぞれ、回路パネル１４６４の互いに反対側の第１の表面１４６０及び第２の表面１４６２に実装された、上記図１６〜図１８を参照して述べたような超小型電子パッケージ１４００である。回路パネルは、なかでも、デュアルインラインメモリモジュール（「ＤＩＭＭ」）で使用されるプリント回路基板、システム内の他の構成要素と接続される回路基板若しくはパネル、又はマザーボード等の種々のタイプとすることができる。第１の超小型電子パッケージ１４００Ａ及び第２の超小型電子パッケージ１４００Ｂは、回路パネル１４６４の第１の表面１４６０及び第２の表面１４６２において露出される対応するコンタクト１４７０、１４７２に実装することができる。
【０１３２】
図１６に特に示すように、各パッケージの第２のグリッド１４２４内の第１の端子の信号割当てが、各パッケージの第１のグリッド１４１４内の第１の端子の信号割当ての鏡像であるため、図１９のようにパッケージ１４００Ａ、１４００Ｂが互いに対向する回路パネルに実装されると、第１のパッケージ１４００Ａの第１のグリッド１４１４Ａ内のそれぞれの第１の端子は、第２のパッケージ１４００Ｂの第２のグリッド１４２４Ｂ内の同じ信号割当てを有する対応する第１の端子と位置合わせされ、その対応する第１の端子に電気的に接続される。さらに、第１のパッケージ１４００Ａの第２のグリッド１４２４Ａ内のそれぞれの第１の端子は、第１のグリッド１４１４Ｂ内の同じ信号割当てを有する対応する第１の端子に位置合わせされ、その対応する第１の端子に電気的に接続される。確かに、接続された端子の各対の位置合わせは、或る許容誤差以内にあり、それにより、接続された端子の各対は、回路パネル１４６４の第１の表面１４６０に沿って直交するｘ方向及びｙ方向に互いの１ボールピッチ以内で位置合わせすることができる。
【０１３３】
そのため、図１９に更に示すように、第１のパッケージ１４００Ａのグリッド１４１４Ａ内で「Ａ」と記号が付いた信号を運ぶ特定の第１の端子は、同じ信号「Ａ」を運ぶ第２のパッケージ１４００Ｂのグリッド１４２４Ｂの対応する第１の端子に位置合わせされる。同じことが、第１のパッケージ１４００Ａのグリッド１４２４Ａ内で「Ａ」と記号が付いた信号を運ぶ特定の第１の端子に関して同様に当てはまり、この第１の端子は、同じ信号「Ａ」を運ぶ第２のパッケージ１４００Ｂのグリッド１４１４Ｂの対応する第１の端子に位置合わせされる。
【０１３４】
こうして、図１９に更に見られるように、第１のパッケージ１４００Ａ及び第２のパッケージ１４００Ｂの電気的に接続された第１の端子の各対間の回路パネルを通る電気接続の長さは、電気的に接続された第２の端子のこれらの対のそれぞれの対内の端子が、互いの上に載るか又は互いの１ボールピッチ以内で少なくとも位置合わせすることができる点で、大幅に低減することができる。これらの電気接続の長さの低減により、回路パネル及びアセンブリのスタブ長を低減することができ、スタブ長を低減することは、第１の端子によって運ばれ、第１のパッケージ及び第２のパッケージの両方のパッケージ内の超小型電子素子に転送される上記で述べた信号について、なかでも、整定時間、リンギング、ジッタ、又は符号間干渉を低減すること等、電気性能を改善するのに役立つことができる。さらに、回路パネルの構造を簡略化すること、又は、回路パネルを設計若しくは製造する複雑さ及びコストを低減すること等の他の利益も得ることを可能にすることができる。
【０１３５】
図１９に更に示すように、各パッケージ１４００Ａ、１４００Ｂの第２の端子が、図１６〜図１８に関して上述した特定の鏡像配置構成を有する第３のグリッド及び第４のグリッド内に配置されるとき、各パッケージの第１のグリッドのそれぞれの第２の端子は、他のパッケージの第２のグリッドの同じ信号割当てを有する対応する第２の端子に位置合わせすることができ、その対応する第２の端子に電気的に接続される。そのため、図１９に見られるように、第１のパッケージ１４００Ａの第３のグリッド１４１６Ａ内のそれぞれの第２の端子１４０６は、第２のパッケージ１４００Ｂの第４のグリッド１４２６Ｂ内の同じ信号割当てを有する対応する第２の端子に位置合わせされ、その対応する第２の端子に電気的に接続される。さらに、第１のパッケージ１４００Ａの第４のグリッド１４２６Ａ内のそれぞれの第２の端子は、第３のグリッド１４１６Ｂ内の同じ信号割当てを有する対応する第２の端子に位置合わせされ、その対応する第１の端子に電気的に接続される。ここでもまた、接続された端子の各対の位置合わせは、或る許容誤差以内にあり、それにより、接続された端子の各対は、回路パネル１４６４の第１の表面１４６０に沿って直交するｘ方向及びｙ方向に互いの１ボールピッチ以内で位置合わせすることができる。
【０１３６】
そのため、図１９に更に示すように、第１のパッケージ１４００Ａのグリッド１４１６Ａ内で「Ｂ」と記号が付いた信号を運ぶ特定の第１の端子は、第２のパッケージ１４００Ｂのグリッド１４２６Ｂの同じ信号「Ｂ」を運ぶ対応する第１の端子に位置合わせされ、その対応する第１の端子に電気的に接続される。同じことが、第１のパッケージ１４００Ａのグリッド１４２６Ａ内で「Ｂ」と記号が付いた信号を運ぶ特定の第１の端子に関して同様に当てはまり、その特定の第１の端子は、第２のパッケージ１４００Ｂのグリッド１４１６Ｂの同じ信号「Ｂ」を運ぶ対応する第１の端子に位置合わせされ、その対応する第１の端子に電気的に接続される。
【０１３７】
上述した第１のパッケージ及び第２のパッケージの対応する第１の端子１４０４間の接続と同様に、この実施形態では、第１のパッケージ及び第２のパッケージの電気的に接続された第２の端子１４０６の対間の回路パネルを通る電気接続の長さは、電気的に接続された第２の端子のこれらの対のそれぞれの対内の端子が、互いの上に載るか又は回路パネル表面に平行な、直交するｘ方向及びｙ方向に互いの１ボールピッチ以内で少なくとも位置合わせすることができる点で、大幅に低減することができる。さらに、スタブ長を低減し、第１のパッケージと第２のパッケージとの間の接続のために回路パネルの構成を簡略化することに関して上述した利益と同様の利益を、超小型電子パッケージの第２の端子、すなわち、コマンド−アドレスバスの上記で述べた信号以外の信号を運ぶように割り当てることができる端子がこうして配置されるときに得ることができる。
【０１３８】
図２０は、互い違いの配置を示す、パッケージ１４８０のそれぞれの第１のグリッド１４７４、１４８４及び第２のグリッド１４７６、１４８６内の端子の特定の配置を示しており、各グリッド内の隣接する列１４３８、１４３９内の同じ相対垂直位置にある端子を、パッケージの垂直レイアウト方向１４３４において互いにオフセットされた場所に配置することができる。
【０１３９】
図２１は、超小型電子パッケージの平行な第１のグリッド１４７８及び第２のグリッド１４８８内の第１の端子の特定の配置を示しており、各グリッドは３つの隣接する端子列を含む。上記のように、いくつかの実施形態では、上記で言及されたコマンド−アドレスバス信号以外の信号を、上記で言及されたコマンド−アドレスバス信号も運ぶ同じグリッド内の端子に割り当てることが可能とすることができる。上記のような鏡像信号割当てを有する一対のグリッド１４７８、１４８８のそれぞれが２つ又は３つではなく、４つの端子列を有する他の配置も提供することができる。
【０１４０】
図１６〜図１８における実施形態の更なる変形形態では、上記で述べたコマンド−アドレスバス信号を運ぶように配置される第１の端子が、端子の個々の第１の列及び第２の列内に設けられることが可能であり、それぞれの個々の列は、上記で述べたコマンド−アドレスバス信号の全てを運ぶように構成される第１の端子の組を含む。第１の端子は、第１の列及び第２の列が延在する方向と同じ方向に延在する軸について信号割当てが対称であるという点で、第１の列及び第２の列内の信号割当てが互いの信号割当ての鏡像であるように更に配置することができる。こうして、第１の列内の第１の端子の信号割当ては、パッケージ上での第２の列内の同じ相対的垂直位置における第１の端子の信号割当てと同じである。
【０１４１】
図２２は、更に別の変形形態による超小型電子パッケージ１４９０を示しており、超小型電子素子１４０１、１４０３が、垂直に積み重ねられた半導体チップアセンブリである。したがって、図２２において見られるように、超小型電子素子１４０１、１４０３のうちの１つ又は複数が、図１６〜図１８に関して上記で説明されたように、基板１４０２から離れる方を向くコンタクト支持面１４３１と、基板１４０２上の基板コンタクトにワイヤボンディングされる面１４３１上のコンタクト１４３６とを有する第１の半導体チップ１４５１を含むことができる。一例では、そのような超小型電子素子の第２の半導体チップ１４５３が、第１の半導体チップ１４５１の対応するコンタクト１４４５に面し、上記のように、導電性バンプ、例えば、ボンドメタル等を通してそれに接合されるコンタクト１４５５を有することができる。
【０１４２】
他の変形形態では、パッケージ１４９０内の超小型電子素子１４０１、１４０３のうちの１つ又は複数を図１０、図１１、図１２、図１３、図１４又は図１５を参照して上記で説明されたように組み立てることができる。
【０１４３】
図２３は、図１６〜図１８の上記の実施形態の変形形態による超小型電子パッケージ１５００を示しており、その中に第１の超小型電子素子１５０１、第２の超小型電子素子１５０３、第３の超小型電子素子１５０５及び第４の超小型電子素子１５０７が組み込まれる。そのパッケージは、コマンド−アドレスバスの上記で言及された信号を運ぶように割り当てられた第１の端子の４つのグリッド１５１４、１５２４、１５３４、１５４４を更に示す。上記の例と同様に、第１の端子の各グリッドは、超小型電子素子の１つだけと電気的に接続することができるか、又は超小型電子素子の２つ以上に接続することができる。図２３は、第１の端子のグリッド１５１４、１５２４、１５３４及び１５４４を示すパッケージ１５００の１つの取り得る配置と、第２の端子のグリッド１５１６、１５２６、１５３６及び１５４６の１つの取り得る配置とを示す。
【０１４４】
図２３に示されるように、超小型電子素子はそれぞれ、通常、平行な２つの「長い」縁部１５１０を有し、それらの縁部は図６Ｂ、図６Ｃ、図６Ｄ及び図７Ａに関して上記で説明されたように、超小型電子素子上の１つ又は複数のコンタクト列が延在する方向と同じ方向に延在する。一例では、これらの「長い」縁部はそれぞれ、各超小型電子素子の平行な２つの短い縁部１５１２より長くすることができる。別の例では、これらの「長い」縁部１５１０は、実際には同じ超小型電子素子の「短い」縁部１５１２よりも短いが、単に１つ又は複数のコンタクト列と同じ方向に延在することができる。以下に説明される各パッケージ内の超小型電子素子の「長い」縁部及び「短い」縁部への参照は、これらの定義を含む。
【０１４５】
図２３において更に見られるように、この特定の変形形態では、グリッドのうちの２つ１５２４、１５３４は、超小型電子素子１５０３、１５０５を分けるパッケージの中心線１５３０の近くに配置することができ、一方、他方のグリッド１５１４、１５４４は、パッケージの周縁部１５５０、１５５２の近くに配置することができる。
【０１４６】
図２４は、図２３に示すパッケージの変形形態によるパッケージ１５６０を示す平面図であり、パッケージ上の第１の端子のグリッドの位置が変動する。この場合、パッケージ１５６０と図２３のパッケージ１５００との差を観察すると、パッケージ１５６０内のグリッド１５３４の場所が、第２の端子のグリッド１５３６の場所と交換され、それにより、グリッド１５３６はこのとき、第１の端子のグリッド１５２４と１５３４との間に配置される。加えて、パッケージ１５６０内のグリッド１５４４の場所が、第２の端子のグリッド１５４６の場所と交換され、それにより、グリッド１５４６はこのとき、第１の端子のグリッド１５３４と１５４４との間に配置される。
【０１４７】
図２５は、図２３に示すパッケージの別の変形形態によるパッケージ１５７０を示す平面図であり、第１の端子のグリッドの場所が変動する。この場合、パッケージ１５７０と図２３のパッケージ１５００との差を観察すると、パッケージ１５７０内の第１の端子のグリッド１５２４の場所が、第２の端子のグリッド１５２６の場所と交換され、それにより、グリッド１５２４はこのとき、グリッド１５１４と１５２６との間でかつそれらに隣接して配置される。加えて、パッケージ１５７０内のグリッド１５３４の場所が、図２３に示される場所に対して第２の端子のグリッド１５３６の場所と交換され、それにより、グリッド１５３４はこのとき、グリッド１５３６と１５４４との間でかつそれらに隣接して配置される。
【０１４８】
図２６は、図１６〜図１８の上記の実施形態の更なる変形形態によるパッケージ１６００を示す平面図であり、第１の超小型電子素子１６０１、第２の超小型電子素子１６０３、第３の超小型電子素子１６０５及び第４の超小型電子素子１６０７が基板上の１つのマトリックス内に配置され、各超小型電子素子は第１の方向１６２０に延在する平行な第１の縁部１６１０と、基板の第１の表面１４０８（図１７）に対して平行であり、かつ第１の方向を横切る、例えば、第１の方向１６２０に直交する第２の方向１６２２に延在する平行な第２の縁部１６１２とを有する。第１の縁部１６１０は、そのような縁部がそれぞれの超小型電子素子の長さの寸法を表すときに、「長い」縁部とすることができ、第２の縁部１６１２は、そのような縁部が、その長さより短いそれぞれの超小型電子素子の寸法を表すときに、「短い縁部」とすることができる。代替的には、第２の縁部１６１２は、そのような縁部がそれぞれの超小型電子素子の長さの寸法を表すときに、「長い」縁部とすることができ、第１の縁部１６１０は、そのような縁部が、その長さより短いそれぞれの超小型電子素子の寸法を表すときに「短い縁部」とすることができる。
【０１４９】
図２６に見られるように、超小型電子素子は、超小型電子素子１６０１、１６０３の第１の縁部１６１０が互いに隣接しかつ平行である状態で配置することができる。超小型電子素子１６０５、１６０７の第１の縁部１６１０は、同様に互いに隣接しかつ平行とすることができる。超小型電子素子はまた、超小型電子素子１６０１の１つの第２の縁部１６１２が他の超小型電子素子１６０７の第２の縁部１６１２に隣接しかつ平行であり、超小型電子素子１６０３の１つの第２の縁部１６１２が他の超小型電子素子１６０５の１つの第２の縁部１６１２に隣接しかつ平行であるように配置される。超小型電子素子１６０１の第１の縁部１６１０のそれぞれは、場合によっては、超小型電子素子１６０７の第１の縁部１６１０と同一直線上にあることができる。同様に、超小型電子素子１６０３の第１の縁部１６１０のそれぞれは、場合によっては、超小型電子素子１６０５の第１の縁部１６１０と同一直線上にあることができる。
【０１５０】
それぞれの超小型電子素子１６０１、１６０３、１６０５、１６０７の所定部分の上に載ることができ、それらに電気的に接続される第２の端子のグリッド１６５１、１６５３、１６５５、１６５７は、任意の適した配置構成で配置された端子を有することができ、これらの第２の端子をグリッド内に設置する必要が全く存在せず、グリッド１６５１、１６５３、１６５５、又は１６５７の任意のグリッド内の信号割当ては、他のグリッド１６５１、１６５３、１６５５、又は１６５７の任意のグリッド内の端子の信号割当ての鏡像である。
【０１５１】
特定の例では、グリッド１６５１、１６５３、１６５５、又は１６５７の任意のグリッド内の第２の端子の信号割当ては、グリッドの任意の１つのグリッドの信号割当てが別のグリッドの信号割当てに対して基板表面１６０２に平行な垂直レイアウト方向の垂直軸１６８０について対称とすることができるという点で、グリッド１６５１、１６５３、１６５５、又は１６５７の１つ又は２つの他のグリッド内の第２の端子の信号割当ての鏡像とすることができる。それに対して代替的に又は付加的に、グリッドのうちの任意の１つのグリッドの信号割当てが別のグリッドの信号割当てに対して水平軸１６８２について対称とすることができる。
【０１５２】
例えば、図２６に示すように、グリッド１６５１の信号割当ては、グリッド１６５３の信号割当てに対して垂直軸１６８０について対称であり、垂直軸１６８０は、示す例ではグリッド１６５１と１６５３との間にある垂直レイアウト方向１６２０に延在する。同様に、グリッド１６５１の信号割当ては、グリッド１６５７の信号割当てに対して水平軸１６８２について対称であり、水平軸１６８２は、示す例ではグリッド１６５１と１６５７との間にある方向１６２２に延在する。代替の配置構成では、グリッド１６５１及び１６５７のそれぞれは、水平軸１６８２の両側で基板表面の部分まで延在することができ、上述した関係が別の形で存在することができる。同様に、そのような配置構成がグリッド１６５３及び１６５５にも存在することができる。
【０１５３】
図２６に示す特定の例では、グリッド１６５１及び１６５７の信号割当ては、それぞれのグリッド１６５３及び１６５５の信号割当てに対して垂直軸１６８０について対称である。同様に、グリッド１６５１及び１６５３の信号割当ては、それぞれのグリッド１６５７及び１６５５の信号割当てに対して水平軸について対称である。
【０１５４】
図２７は、上述した実施形態（図２３）の別の変形形態による超小型電子パッケージ１７００を示す平面図であり、第１の超小型電子素子１７０１及び第２の超小型電子素子１７０３の第１の縁部１７１０は、端子担持基板表面１７０４の第１の周辺縁部１７４０に平行な第１の方向１７２０に延在し、超小型電子素子１７０１、１７０３の第２の縁部１７１２は、基板の端子担持基板表面１７０４に平行な第２の方向１７２２に延在する。パッケージ１７００は、第３の超小型電子素子１７０５及び第４の超小型電子素子１７０７を更に備える。一方、第３の超小型電子素子１７０５及び第４の超小型電子素子１７０７の第１の縁部１７３０は第２の方向１７２２に延在し、第３の超小型電子素子１７０５及び第４の超小型電子素子１７０７の第２の縁部１７３２は第１の方向１７２０に延在する。図２７に更に見られるように、上記で述べたコマンド−アドレスバス信号を運ぶように構成される第１の端子の第１のグリッド１７１４及び第２のグリッド１７２４は、基板の第１の周辺縁部１７４０及び第２の周辺縁部１７４２から離れた基板表面の中央領域位置に設けることができる。ここでは、第２のグリッド１７２４内の信号割当ては、上述したように、第１のグリッド１７１４内の信号割当ての鏡像とすることができる。図２７に示す一例では、第１の端子の第１のグリッド１７１４及び第２のグリッド１７２４は、第１の超小型電子素子１７０１及び第２の超小型電子素子１７０３の隣接する第１の縁部１７１０間に配置することができ、第３の超小型電子素子１７０５及び第４の超小型電子素子１７０７の一部分の上に載ることができる。第２の端子のグリッド１７５１、１７５３、１７５５、１７５７は、第２の端子が電気的に接続されるそれぞれの超小型電子素子１７０１、１７０３、１７０５、１７０７の上に少なくとも部分的に載ることができる。図２７において見られるように、グリッド１７５３内の第２の端子の信号割当ては、グリッド１７５１内の第２の端子の信号割当ての鏡像とすることができる。グリッド１７１４、１７２４及びグリッド１７５１、１７５３内の端子の鏡像信号割当てによって、同様の構成の２つのパッケージ１７００が回路パネルの互いに反対側の表面上に互いに逆向きに実装されるときに、回路パネル内のスタブ長の上記の低減を達成可能にすることができる。
【０１５５】
超小型電子素子１７０５、１７０７の一部分の上に載り、それらに電気的に接続されることができる第２の端子のグリッド１７５５及び１７５７は、任意の適した配置構成で配置された端子を有することができ、これらの第２の端子をグリッド内に設置する必要が全く存在せず、グリッド１７５５のうちの１つのグリッド内の信号割当ては、他のグリッド１７５７内の端子の信号割当ての鏡像である。しかしながら、特定の例では、信号割当てがグリッド１７５５と１７５７との間において方向１７２２に延在する軸１７３５について対称にすることもできるという点で、グリッド１７５５内の第２の端子の信号割当ては、別のグリッド１７５７内の第２の端子の信号割当ての鏡像とすることができる。この場合、グリッド１７５５、１７５７内のこれらの第２の端子に関して、図２７の水平方向に延在する軸１７３５について対称性が存在することができる。
【０１５６】
さらに、そのような構成は超小型電子パッケージにおいて与えることができ、オプションで、第１の端子のグリッド間、又は第２の端子の他のグリッド１７５１と１７５３との間の信号割当ての対称性を与えることができる。図２７に更に示されるように、グリッド１７５５、１７５７内の端子は、図５Ａを参照して上記で説明された信号クラス対称性、又はモジュロＸ対称性のうちの１つ又は複数を有することができる。
【０１５７】
図２７は、第１の超小型電子素子１７０１、第２の超小型電子素子１７０３、第３の超小型電子素子１７０５、及び第４の超小型電子素子１７０７の隣接する縁部１７３０と１７１０との間のパッケージ１７００の中央領域内に配置される超小型電子素子として、１つ又は複数のバッファ要素１７５０を設けることができることを更に示す。それぞれのこうしたバッファ要素は、特にパッケージの第１の端子で受信される上記で述べたコマンド−アドレスバス信号用のパッケージの端子と、パッケージ内の超小型電子素子の１つ又は複数との間に信号分離（信号アイソレーション）を提供するのに使用することができる。１つ又は複数のバッファ要素は、第１の端子で受信されるか又は第２の端子で受信される信号を再生し、再生された信号をパッケージ内の超小型電子素子の１つ又は複数に転送する。
【０１５８】
それに対して代替的に又は付加的に、超小型電子素子の隣接する縁部１７１０と１７３０との間の基板１７０２のエリアは、１つ又は複数の減結合（デカップリング）キャパシタが、パッケージ上で又はパッケージ内でこうしたエリア内に設けられることを可能にすることができ、１つ又は複数の減結合キャパシタは、パッケージの内部電源又は接地バスに接続される。
【０１５９】
図２８は、図２７に見られる実施形態の変形形態を示し、第１のグリッド１７１４及び第２のグリッド１７２４の位置は、第１の超小型電子素子１７０１及び第２の超小型電子素子１７０３の少なくとも所定部分の上に載るように変動することができる。こうした場合、第３の超小型電子素子１７０５及び第４の超小型電子素子１７０７の位置も、第３の超小型電子素子１７０５及び第４の超小型電子素子１７０７の第１の縁部１７３０の部分がパッケージの中央から離れて移動することができるように変化することができる。この場合、第３の超小型電子素子及び第４の超小型電子素子の第１の縁部１７３０は、第１の超小型電子素子及び第２の超小型電子素子の第２の縁部１７１２の部分に平行で且つ該部分から方向１７２０に離間している。それにより、１つ又は複数のバッファ要素か、減結合キャパシタか、又は他のデバイスの接続に利用可能なパッケージの中央のエリア１７６０の量を図２７に示す量より大きくすることができる。また、図２８は、基板の第１の縁部１７３６及び第２の縁部１７３８に隣接するグリッド内に配置される第２の端子の信号割当てが、縁部１７３６、１７３８に対して平行な第１の方向１７２０に延在する軸（図示せず）について対称性を示すことができる配置も示す。その代わりに、又はそれに加えて、基板の第３の縁部１７３７及び第４の縁部１７３９に隣接するグリッド内に配置される第２の端子の信号割当てが、第１の方向１７２０を横切り、例えば、縁部１７３７、１７３９に対して平行とすることができる第２の方向に延在する軸（図示せず）について対称性を示すことができる。
【０１６０】
図２９は、上述した実施形態（図２８）の変形形態による超小型電子パッケージ１８００を示す。この変形形態では、超小型電子素子１８０１、１８０３、１８０５、及び１８０７は、風車のような構成で配置され、超小型電子素子１８０１、１８０３の第１の縁部１８１０は、超小型電子素子１８０５、１８０７の第２の縁部１８３２と同じ方向１８２０に延在する。加えて、超小型電子素子１８０５、１８０７の第１の縁部１８３０は、超小型電子素子１８０１、１８０３の第２の縁部１８１２と同じ方向１８２２に延在する。超小型電子素子１８０１の第１の縁部のうちの１つの第１の縁部の一部分は、超小型電子素子１８０７の第２の縁部１８３２のうちの１つの第２の縁部の一部分から離間しかつその部分に平行である。同様に、超小型電子素子１８０５の第１の縁部のうちの１つの第１の縁部の一部分は、超小型電子素子１８０１の第２の縁部のうちの１つの第２の縁部から離間しかつその第２の縁部に平行である。これらの関係は、超小型電子素子１８０３の第１の縁部１８１０のうちの１つの第１の縁部の一部分及び超小型電子素子１８０５の第２の縁部１８３２のうちの１つの第２の縁部の一部分並びに超小型電子素子１８０７の第１の縁部のうちの１つの第１の縁部の一部分及び超小型電子素子１８０３の第２の縁部のうちの１つの第２の縁部の一部分について、パッケージ内で繰り返すことができる。
【０１６１】
加えて、超小型電子素子１８０１の第１の縁部１８１０のうちの１つの第１の縁部を含み、別の超小型電子素子１８０５の第１の縁部１８３０に交差する、基板に垂直な平面１８４０が存在することが更に見られる。同様に、超小型電子素子１８０５の第１の縁部１８３０のうちの１つの第１の縁部を含み、別の超小型電子素子１８０３の第１の縁部１８１０に交差する、基板に垂直な平面１８４２が存在する。図２９を点検することによって、超小型電子素子１８０７の第１の縁部のうちの１つの第１の縁部を含む同様な平面が超小型電子素子１８０１の第１の縁部に交差し、超小型電子素子１８０３の第１の縁部のうちの１つの第１の縁部を含む同様な平面が超小型電子素子１８０７の第１の縁部に交差することを見ることができる。そのパッケージは、１つの超小型電子素子の第１の縁部を含む平面が、パッケージ内の多くても１つの他の超小型電子素子の縁部にしか交わらないように組み立てることができる。
【０１６２】
図２９は、鏡像信号割当てを有する第１の端子のグリッド１８１４、１８２４がそれぞれ、パッケージ１８００内の超小型電子素子の１つ又は複数の上に部分的に又は完全に載ることができることを更に示す。第１の端子を含むグリッド及び第２の端子を含むグリッド内の信号割当ては、図２７又は図２８に関して上記で述べたようにすることができる。加えて、超小型電子素子の隣接する縁部１８１０、１８３２間に配置され、かつ、超小型電子素子の面がその上に全く配置されない基板の中央領域１８５０は、図２７〜図２８に関して上記で述べた１つ又は複数のバッファ要素か、減結合キャパシタか、又は両方を収容することができる。
【０１６３】
図３０は、図２５に関して上記で説明された超小型電子パッケージ１５７０の変形形態による超小型電子パッケージを示しており、その超小型電子パッケージは、４つの超小型電子素子の代わりに、基板１９０２上に互いに離間して配置される３つの超小型電子素子１９０１Ａ、１９０１Ｂ及び１９０１Ｃを含む。図２５において見られる実施形態において、第１のグリッド１５１４及び第２のグリッド１５２４、並びに第３のグリッド１５３４及び第４のグリッド１５４４を用いる場合と同様に、パッケージ１９００の第１のグリッド１９１４内の第１の端子の信号割当ては、第２のグリッド１９２４内の第１の端子の信号割当ての鏡像とすることができる。さらに、同じことが、パッケージ１９００の第３のグリッド１９３４内の第１の端子の信号割当てにも当てはまることができ、それは、第４のグリッド１９４４内の第１の端子の信号割当ての鏡像とすることができる。加えて、図３０において見られるように、特定の例では、第１のグリッド１９１４は第１の超小型電子素子１９０１Ａの上に重なることができ、一方、第２のグリッド１９２４は第２の超小型電子素子１９０１Ｂの上に重なることができる。図３０において更に見られるように、第３のグリッド１９３４は、第３の超小型電子素子１９０１Ｃの上に重なることができる。第４のグリッド１９４４は、図３０において見られるように、第３の超小型電子素子１９０１Ｃの縁部１９４２を越えて、基板１９０２の表面の一部の上に重なることができる。代替的には、図には示されないが、第４のグリッド１９４４も第３の超小型電子素子１９０１Ｃの上に重なることができる。
【０１６４】
上記の図５〜図３０を参照して上述した超小型電子パッケージ及び超小型電子アセンブリは、図３１に示すシステム２５００等、さまざまな電子システムの構造において利用することができる。例えば、本発明のさらなる実施形態によるシステム２５００は、他の電子構成要素２５０８、２５１０及び２５１１とともに上述した超小型電子パッケージ及び／又は超小型電子アセンブリ等、複数のモジュール又は構成要素２５０６を含む。
【０１６５】
図示の例示的システム２５００において、システムは、フレキシブルプリント回路基板等の、回路パネル、マザーボード、又はライザーパネル２５０２を含むことができ、回路パネルは、モジュール又は構成要素２５０６、２５０８、２５１０を互いに相互接続する多数の導体２５０４を含むことができる。多数の導体２５０４のうち、１つのみを図３１に示す。そのような回路パネル２５０２は、システム２５００に含まれる超小型電子パッケージ及び／又は超小型電子アセンブリのそれぞれに又はそこから信号を伝達することができる。しかしこれは単に例示的なものであり、モジュール又は構成要素２５０６同士の間の電気的接続を行う任意の適切な構造も用いることができる。
【０１６６】
特定の実施形態では、システム２５００は、半導体チップ２５０８等のプロセッサも備えることができ、各モジュール又は構成要素２５０６は、クロックサイクルにおいてＮ個のデータビットを並列に転送するように構成することができ、プロセッサは、クロックサイクルにおいてＭ個のデータビットを並列に転送するように構成することができるようになっている。ＭはＮ以上である。
【０１６７】
一例では、システム２５００は、クロックサイクルにおいて３２個のデータビットを並列に転送するように構成されたプロセッサチップ２５０８を備えることができ、このシステムは、図５Ａ〜図５Ｃを参照して説明した超小型電子パッケージ１００等の４つのモジュール２５０６も備えることができ、各モジュール２５０６は、クロックサイクルにおいて８つのデータビットを並列に転送するように構成されている（すなわち、各モジュール２５０６は、第１の超小型電子素子及び第２の超小型電子素子を備えることができ、これらの２つの超小型電子素子のそれぞれは、クロックサイクルにおいて４つのデータビットを並列に転送するように構成されている）。
【０１６８】
別の例では、システム２５００は、クロックサイクルにおいて６４個のデータビットを並列に転送するように構成されたプロセッサチップ２５０８を備えることができ、このシステムは、図２３〜図２９いずれか１つを参照して説明した超小型電子パッケージ等の４つのモジュール２５０６も備えることができ、各モジュール２５０６は、クロックサイクルにおいて１６個のデータビットを並列に転送するように構成されている（すなわち、各モジュール２５０６は４つの超小型電子素子を備えることができ、これらの４つの超小型電子素子のそれぞれは、クロックサイクルにおいて４つのデータビットを並列に転送するように構成されている）。
【０１６９】
図３１に示す例では、構成要素２５０８は半導体チップであり、構成要素２５１０はディスプレイスクリーンであるが、他の任意の構成要素をシステム２５００において用いることができる。もちろん、説明を明瞭にするために、図３１には２つの追加の構成要素２５０８及び２５１１しか示されていないが、システム２５００は、任意の数のそのような構成要素を備えることができる。
【０１７０】
モジュール又は構成要素２５０６並びに構成要素２５０８及び２５１１は、破線で概略的に示す共通のハウジング２５０１内に実装することができ、必要に応じて互いに電気的に相互接続して所望の回路を形成することができる。ハウジング２５０１は、例えば、携帯電話又は携帯情報端末において使用可能なタイプのポータブルハウジングとして示され、スクリーン２５１０は、このハウジングの表面において露出することができる。構造２５０６が撮像チップ等の光感知素子を備える実施形態では、光をこの構造体に送るレンズ２５１１又は他の光学デバイスも設けることができる。ここでも、図３１に示す単純化したシステムは単なる例示にすぎず、デスクトップコンピュータ、ルータ等の固定構造と一般に考えられるシステムを含む他のシステムを、上記で議論した構造体を用いて組み立てることができる。
【０１７１】
本発明の上記の実施形態の種々の特徴は、本発明の範囲又は趣旨から逸脱することなく、具体的に上記で説明された以外の方法において組み合わせることができる。本開示は、上記の本発明の実施形態の全てのそのような組み合わせ及び変形形態を包含することを意図している。
なお、出願当初の特許請求の範囲は以下の通りである。
（請求項１）
超小型電子パッケージであって、
互いに反対側の第１の表面及び第２の表面を有し、前記第１の表面において露出する複数の基板コンタクトを有する基板と、
メモリ記憶アレイ機能を有する超小型電子素子であって、該超小型電子素子は前記第１の表面に面する背面と、前記背面の反対側の前面と、前記前面上にあり、前記前面の上方に延在する導電性構造体を通して前記基板コンタクトと電気的に接続されるコンタクトとを有する、超小型電子素子と、
前記第２の表面において露出し、該超小型電子パッケージを該パッケージの外部にある少なくとも１つの構成要素と接続するように構成される複数の端子であって、該端子は、前記基板コンタクトと電気的に接続され、複数の第１の端子を含み、前記第１の端子は、理論軸の第１の側に配置される前記第１の端子の第１の組と、前記第１の側の反対側の、前記軸の第２の側に配置される前記第１の端子の第２の組とを含み、前記第１の組及び前記第２の組はそれぞれ、前記メモリ記憶アレイの全ての利用可能なアドレス指定可能メモリ位置の中から１つのアドレス指定可能メモリ位置を決定するのに、該パッケージ内の回路によって使用可能なアドレス情報を運ぶように構成される、複数の端子と、
を備え、
前記第１の組内の前記第１の端子の信号割当ては、前記第２の組内の前記第１の端子の信号割当ての鏡像である、超小型電子パッケージ。
（請求項２）
前記超小型電子素子は、メモリ記憶アレイ機能を提供する能動素子の数をいかなる他の機能よりも多く具体化する、請求項１に記載の超小型電子パッケージ。
（請求項３）
前記導電性構造体は、前記コンタクトを前記基板コンタクトと電気的に接続するワイヤボンドを含む、請求項１に記載の超小型電子パッケージ。
（請求項４）
請求項１に記載の超小型電子パッケージであって、前記第１の組及び前記第２の組のそれぞれの前記第１の端子は、前記アドレス指定可能メモリ位置を決定するのに該超小型電子パッケージ内の前記回路によって使用可能な前記アドレス情報の全てを運ぶように構成される、請求項１に記載の超小型電子パッケージ。
（請求項５）
前記第１の組及び前記第２の組のそれぞれの前記第１の端子は、前記超小型電子素子の動作モードを制御する情報を運ぶように構成される、請求項１に記載の超小型電子パッケージ。
（請求項６）
請求項４に記載の超小型電子パッケージであって、前記第１の組及び前記第２の組のそれぞれの前記第１の端子は、該超小型電子パッケージに転送されるコマンド信号の全てを運ぶように構成され、前記コマンド信号は、ライトイネーブル信号、行アドレスストローブ信号、及び列アドレスストローブ信号である、請求項４に記載の超小型電子パッケージ。
（請求項７）
請求項１に記載の超小型電子パッケージであって、前記第１の組及び前記第２の組のそれぞれの前記第１の端子は、該超小型電子パッケージに転送されるクロック信号を運ぶように構成され、前記クロック信号は、前記アドレス情報を運ぶ信号をサンプリングするのに用いられるクロックである、請求項１に記載の超小型電子パッケージ。
（請求項８）
請求項１に記載の超小型電子パッケージであって、前記第１の組及び前記第２の組のそれぞれの前記第１の端子は、該超小型電子パッケージに転送されるバンクアドレス信号の全てを運ぶように構成される、請求項１に記載の超小型電子パッケージ。
（請求項９）
前記第１の組及び前記第２の組の前記第１の端子は、それぞれの第１のグリッド及び第２のグリッドの列内の場所に配置され、前記第１のグリッド及び前記第２のグリッドの列は、前記基板の対向する第１の縁部及び第２の縁部に平行な方向に延在し、前記軸は、前記基板の前記第１の縁部及び前記第２の縁部に平行でかつ前記基板の前記第１の縁部及び前記第２の縁部から等距離のラインから、前記第１の端子の任意の２つの隣接する列間の最小ピッチの３．５倍以下の距離である、請求項１に記載の超小型電子パッケージ。
（請求項１０）
前記第１の組及び前記第２の組は、前記基板の対向する第１の縁部及び第２の縁部に対して平行な方向に延在するそれぞれの第１のグリッド及び第２のグリッドの列内の場所に配置され、前記第１のグリッド及び前記第２のグリッドのそれぞれにおける少なくとも１つの列は、前記基板の前記第１の縁部及び前記第２の縁部に対して平行で、かつ等距離にあるラインから前記第１の端子の任意の２つの隣接する列間の最小ピッチの３．５倍以下の距離内に配置される、請求項１に記載の超小型電子パッケージ。
（請求項１１）
前記第１の組及び前記第２の組は、それぞれの第１のグリッド及び第２のグリッド内の場所に配置され、前記第１のグリッド及び前記第２のグリッドはそれぞれ前記第１の端子の平行な第１の列及び第２の列を含む、請求項１に記載の超小型電子パッケージ。
（請求項１２）
前記第１のグリッド又は前記第２のグリッドのうちの少なくとも１つは、そのようなグリッドの平行な前記第１の列と前記第２の列との間に少なくとも１つの端子を含む、請求項１１に記載の超小型電子パッケージ。
（請求項１３）
各グリッドは前記第１の端子の２つの隣接する平行な列を含む、請求項１に記載の超小型電子パッケージ。
（請求項１４）
前記端子は第２の端子を含み、該第２の端子の少なくともいくつかは、アドレス情報以外の情報を運ぶように構成される、請求項１に記載の超小型電子パッケージ。
（請求項１５）
前記第１の組及び前記第２の組内の前記第１端子は、それぞれの第１のグリッド及び第２のグリッド内の場所に配置され、前記第２の端子は、前記第１のグリッド及び前記第２のグリッド内ではなく、前記第２の表面上の場所に配置される、請求項１４に記載の超小型電子パッケージ。
（請求項１６）
前記第１の組及び前記第２の組は、それぞれの第１のグリッド及び第２のグリッド内の場所に配置され、前記第２の端子の少なくともいくつかは、前記第１のグリッド及び前記第２のグリッド内に配置される、請求項１４に記載の超小型電子パッケージ。
（請求項１７）
前記第１の組及び前記第２の組の前記第１の端子は、それぞれの第１のグリッド及び第２のグリッド内の場所に配置され、前記第２の端子の１つの部分は第３のグリッド内に配置され、前記第２の端子の別の部分は第４のグリッド内に配置され、前記第３のグリッド及び前記第４のグリッド内の端子の列は、互いに平行で、また、前記第１のグリッド及び前記第２のグリッド内の端子の列に平行であり、
前記第３のグリッド内の前記第２の端子の信号割当ては、前記第４のグリッド内の前記第２の端子の信号割当ての鏡像である、請求項１４に記載の超小型電子パッケージ。
（請求項１８）
前記第１のグリッド及び前記第２のグリッドは、前記第３のグリッド及び前記第４のグリッドを互いから分離する、請求項１７に記載の超小型電子パッケージ。
（請求項１９）
前記第２の端子の或る部分は第５のグリッド内に配置され、前記第２の端子の別の部分は第６のグリッド内に配置され、前記第５のグリッド及び前記第６のグリッド内の端子の列は、互いに平行であり、前記第１の端子及び前記第２の端子の端子列が延在する第１の方向を横切る第２の方向に延在し、
前記第５のグリッド内の前記第２の端子の信号割当ては、前記第１のグリッドと前記第２のグリッドとの間の軸について対称であり、前記第６のグリッド内の前記第２の端子の信号割当ては、前記第１のグリッドと前記第２のグリッドとの間の軸について対称であり、前記軸は、前記基板の対向する第１の縁部及び第２の縁部から等距離にある、請求項１８に記載の超小型電子パッケージ。
（請求項２０）
前記基板の前記第１の表面に面する表面を有する第１のチップを更に備え、前記第１のチップは第１のグリッド及び第２のグリッドのうちの少なくとも１つのグリッドの前記第１の端子と電気的に接続され、前記第１のチップは、前記第１の端子を介して受信された少なくとも１つの信号を再生し、そのように再生された信号を前記超小型電子素子に出力するように構成される、請求項１に記載の超小型電子パッケージ。
（請求項２１）
前記第１の端子は前記超小型電子素子の動作モードを制御する情報を運ぶように構成され、前記第１のチップは、前記動作モードを制御する情報を再生すること、又は少なくとも部分的に復号化することのうちの少なくとも１つを実施するように構成される、請求項２０に記載の超小型電子パッケージ。
（請求項２２）
請求項１に記載の超小型電子パッケージであって、前記超小型電子素子は第１の超小型電子素子であり、前記基板コンタクトの組は基板コンタクトの第１の組であり、
該超小型電子パッケージは第２の超小型電子素子を更に備え、該第２の超小型電子素子は、前記基板の前記第１の表面に面する背面と、前記背面の反対側の前面と、前記前面上にあり、前記第２の超小型電子素子の前記前面の上方に延在する導電性構造体を通して前記基板コンタクトと電気的に接続される複数の素子コンタクトとを有し、前記第２の超小型電子素子はメモリ記憶アレイ機能を有し、
前記第１の組及び前記第２の組のそれぞれの前記第１の端子は、前記第１の超小型電子素子及び前記第２の超小型電子素子のうちの少なくとも１つの超小型電子素子内のメモリ記憶アレイの全ての利用可能なアドレス指定可能メモリ位置の中から１つのアドレス指定可能メモリ位置を決定するのに、該超小型電子パッケージ内の回路によって使用可能なアドレス情報を運ぶように構成される、請求項１に記載の超小型電子パッケージ。
（請求項２３）
前記第１の超小型電子素子前記及び第２の超小型電子素子の前記背面は、前記基板の前記第１の表面に隣接しかつ平行な単一平面内に配置される、請求項２２に記載の超小型電子パッケージ。
（請求項２４）
前記第１の組の前記第１の端子は、前記第１の超小型電子素子に電気的に接続され、前記第２の組の前記第１の端子は、前記第２の超小型電子素子に電気的に接続される、請求項２２に記載の超小型電子パッケージ。
（請求項２５）
前記第１の組及び前記第２の組の前記第１の端子は、前記第１の超小型電子素子及び前記第２の超小型電子素子のそれぞれに電気的に接続される、請求項２４に記載の超小型電子パッケージ。
（請求項２６）
前記第１の組及び前記第２の組内の前記端子は、それぞれの第１のグリッド及び第２のグリッド内の場所に配置され、前記第１のグリッドの前記第１の端子は、前記第１の超小型電子素子と電気的に接続され、前記第２の超小型電子素子と電気的に接続されず、前記第２のグリッドの前記第１の端子は、前記第２の超小型電子素子と電気的に接続され、前記第１の超小型電子素子と電気的に接続されない、請求項２２に記載の超小型電子パッケージ。
（請求項２７）
前記基板は、誘電体素子の平面において３０パーツパーミリオン／摂氏温度（「ｐｐｍ／℃」）未満の熱膨張率（「ＣＴＥ」）を有する、前記誘電体素子を含む、請求項１に記載の超小型電子パッケージ。
（請求項２８）
前記基板は、１２ｐｐｍ／℃未満のＣＴＥを有する素子を含む、請求項１に記載の超小型電子パッケージ。
（請求項２９）
超小型電子パッケージであって、
互いに反対側の第１の表面及び第２の表面を有する基板であって、前記第１の表面はその上に基板コンタクトを有する、基板と、
メモリ記憶アレイ機能を提供する能動素子を他のいかなる機能よりも多く具体化する超小型電子素子であって、該超小型電子素子は前記第１の表面に面する背面と、前記背面の反対側の前面と、前記前面上にあり、前記前面の上方に延在する導電性構造体を通して前記基板コンタクトと電気的に接続されるコンタクトとを有する、超小型電子素子と、
前記第２の表面上にあり、該超小型電子パッケージを該パッケージの外部にある少なくとも１つの構成要素と接続するように構成される複数の端子であって、前記端子は、前記基板コンタクトと電気的に接続され、平行な第１のグリッド及び第２のグリッド内の位置に配置される第１の端子を含み、第１の組及び第２の組はそれぞれ、前記超小型電子素子内のメモリ記憶アレイの全ての利用可能なアドレス指定可能メモリ位置の中から１つのアドレス指定可能メモリ位置を決定するのに、該パッケージ内の回路によって使用可能なアドレス情報の大部分を運ぶように構成される、複数の端子と、
を備え、
前記第１のグリッド内の前記第１の端子の信号割当ては、前記第２のグリッド内の前記第１の端子の信号割当ての鏡像である、超小型電子パッケージ。
（請求項３０）
請求項２９に記載の超小型電子パッケージであって、前記第１のグリッド及び前記第２のグリッドのそれぞれの前記第１の端子は、前記アドレス指定可能メモリ位置を決定するのに該超小型電子パッケージ内の回路によって使用可能なアドレス情報の少なくとも３／４を運ぶように構成される、請求項２９に記載の超小型電子パッケージ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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