(57)【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板上に選択的に設けられた第１の絶縁膜と、前記第１の絶縁膜上に選択的に設けられた第２の絶縁膜で全周囲を包囲された一対の空孔と、前記一対の空孔上の前記第２の絶縁膜の直上にそれぞれ設けられた対向する一対の第１の半導体層と、前記一対の第１の半導体層間に、対向する２側面をそれぞれ接して設けられた第２の半導体層と、前記第２の半導体層の残りの全周囲にゲート絶縁膜を介して、前記第１の絶縁膜上に設けられた、前記第２の半導体層を包囲している構造のゲート電極と、前記第１の半導体層に設けられたソースドレイン領域と、前記第２の半導体層に設けられたチャネル領域と、前記ソースドレイン領域及び前記ゲート電極に接続された配線体と、を備えてなることを特徴とする半導体装置。
【請求項２】
前記第２の半導体層が歪み構造を有していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２の絶縁膜が前記半導体基板上に直接設けられていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
半導体基板上に積層された第１の絶縁膜及び第２の絶縁膜を介して選択的に積層された単結晶半導体層成長補助膜及び第１の単結晶半導体層が、第３の絶縁膜により島状に絶縁分離されている半導体装置において、全面に第４の絶縁膜及び第５の絶縁膜を順次積層する工程と、選択的に前記第５の絶縁膜、前記第４の絶縁膜、前記第１の単結晶半導体層、前記単結晶半導体層成長補助膜、前記第３の絶縁膜及び前記第２の絶縁膜を順次異方性エッチングし、開孔部を形成する工程と、露出した前記第１の単結晶半導体層の側面間に第２の単結晶半導体層をエピタキシャル成長する工程と、前記第２の単結晶半導体層の周囲にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を包囲して、前記開孔部に平坦にゲート電極を埋め込む工程と、残された前記第５の絶縁膜をエッチング除去する工程と、前記ゲート電極をマスク層として前記第１の単結晶半導体層に低濃度ソースドレイン領域を形成する工程と、残された前記第４の絶縁膜をエッチング除去する工程と、前記ゲート電極及び前記第１の単結晶半導体層をマスク層として前記第３の絶縁膜及び前記第２の絶縁膜を順次異方性エッチングする工程と、全面に第６の絶縁膜を成長し、前記ゲート電極の上面に合わせ平坦化する工程と、前記ゲート電極をマスク層として前記第１の単結晶半導体層の上面が露出するまで前記第６の絶縁膜をエッチング除去する工程と、レジスト、前記ゲート電極及び前記第１の単結晶半導体層をマスク層として選択的に前記第６の絶縁膜及び前記第１の絶縁膜を順次異方性エッチングし、前記第１の単結晶半導体層、前記単結晶半導体層成長補助膜及び前記第２の絶縁膜の側面を露出する間隙部を形成する工程と、前記間隙部を通して前記単結晶半導体層成長補助膜及び前記第２の絶縁膜を等方性エッチングし、前記第１の単結晶半導体層下に空孔を形成する工程と、前記ゲート電極の側壁にサイドウォールを形成し、前記間隙部を埋め込み、前記空孔の全周囲を包囲するように、第７の絶縁膜を成長する工程と、前記ゲート電極及び前記サイドウォールをマスク層として前記第１の単結晶半導体層に高濃度ソースドレイン領域を形成する工程と、をおこなうことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造の半導体集積回路に係り、特に半導体基板（バルクウエハー）に容易な製造プロセスにより、完全な単結晶半導体層からなるＳＯＩ基板を形成し、このＳＯＩ基板に、高速、高信頼、高性能、低電力且つ高集積なショートチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路を形成することに関する。
【背景技術】
【０００２】
図３１は従来の半導体装置の模式側断面図で、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｙｇｅｎ）法を使用して形成したＳＯＩ構造のＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、６１はｐ型のシリコン（Ｓｉ）基板、６２は絶縁膜、６３は素子分離領域の埋め込み絶縁膜、６４はｐ型のＳＯＩ基板、６５はｎ＋型ソース領域、６６はｎ型ソース領域、６７はｎ型ドレイン領域、６８はｎ＋型ドレイン領域、６９はゲート酸化膜、７０はゲート電極、７１はサイドウォール、７２はＰＳＧ膜、７３は絶縁膜、７４はバリアメタル、７５は導電プラグ、７６は層間絶縁膜、７７はバリアメタル、７８はＣｕ配線、７９はバリア絶縁膜を示している。
同図においては、p型のシリコン基板６１内部に酸素イオンを注入し、高温の熱処理によりp型のシリコン基板６１内部に埋め込み酸化膜６２を形成した後、素子分離領域形成用トレンチ及び埋め込み酸化膜６３により島状に絶縁分離された薄膜のｐ型のＳＯＩ基板６４が形成され、このｐ型のＳＯＩ基板６４上にはゲート酸化膜６９を介してゲート電極７０が設けられ、ゲート電極７０の側壁にサイドウォール７１が設けられ、ｐ型のＳＯＩ基板６４には、ゲート電極７０に自己整合してｎ型ソースドレイン領域（６６、６７）及びサイドウォール７１に自己整合してｎ＋型ソースドレイン領域（６５、６８）が設けられ、ｎ＋型ソースドレイン領域（６５、６８）にはそれぞれバリアメタル７４を有する導電プラグ７５を介してバリアメタル７７を有するＣｕ配線７８が接続されている慣例的なＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造からなるＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
したがつて、周囲を絶縁膜で囲まれたソースドレイン領域を形成できることによる接合容量の低減、サブスレッショルド特性を改善できることによる閾値電圧の低減、ＳＯＩ基板へのコンタクト領域の除去による微細化・・・等により通常のバルクウエハーに形成するＭＩＳ電界効果トランジスタからなる半導体集積回路に比較し、高速化、低電力化及び高集積化が可能となる。
しかしＳＩＭＯＸ法によるＳＯＩ基板の形成を行うため、極めて高価な高ドーズのイオン注入マシンを購入しなければならないこと及び高ドーズ量の酸素をイオン注入するために、極めて長い製造時間を要することによるコスト高の問題、酸素イオンの注入により形成するシリコン酸化膜厚の制御が難しく、完全空乏型の薄膜のＳＯＩ基板の形成が難しいことによる速度特性の不安定性、あるいは１０インチ〜１２インチの大口径ウエハーの使用における酸素イオン注入による結晶欠陥のダメージ修復に関する特性の不安定性等の欠点があった。
またＳＯＩ構造をつくる別の手段として、市販されている、貼り合わせＳＯＩウエハーを利用し、ウエハーメーカーの低コスト化技術に頼ったとしても、量産品においてバルクウエハーの３倍程度と極めてコスト高であるという欠点があった。
また大口径ウエハーにおけるＳＯＩ基板の安定した薄膜化が難しく、完全空乏型のＳＯＩ基板の形成が難しいため、高速特性の安定性に問題があった。
またＳＯＩ基板下の導電体(半導体基板又は下層配線)に、ゲート電極に印加される電圧と異なる電圧が印加された場合、ＳＯＩ基板底部に生ずる微小なバックチャネルリークを防止できなかったことによる高信頼性が達成されていないという欠点もあった。
またチャネル長の微細化はできるが、ＳＯＩ基板の上面のみにしかチャネル領域を形成できなかったため、チャネル幅の微細化ができず、ショートチャネル化している割に高集積化が達成できなかった。
またＭＩＳ電界効果トランジスタの高速化によって発生する熱による温度上昇により、高温での速度特性が劣化し、保障温度範囲における速度特性を保障できなくなりつつあるという問題には何らの対策も講じられていなかった。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−２６００９９
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しょうとする課題は、従来例に示されるように、
（１）ＳＩＭＯＸ法によりＳＯＩ構造を形成するため、かなりのコスト高になり、付加価値の高い特殊用途の製品にしか使用できず、廉価な汎用品に適用できる技術に乏しかったこと。
（２）大口径ウエハーにおけるＳＯＩ基板の薄膜化の制御性が難しいため、完全空乏化させたＳＯＩ基板の形成が難しく、内蔵する多数のＭＩＳ電界効果トランジスタの特性の安定性が得られにくかったこと。
（３）ＳＯＩ構造に形成したＭＩＳ電界効果トランジスタのＳＯＩ基板下に導電体(半導体基板又は下層配線)が存在した場合、ゲート電極に印加される電圧と異なる電圧が印加された際（特にオン電圧が印加された場合でＣＭＯＳを形成する場合は一方のチャネルのＭＩＳ電界効果トランジスタは必ず該当）、ＳＯＩ基板底部に生ずる微小なバックチャネルリークを防止できなかったこと。
（４）ＭＩＳ電界効果トランジスタの高速化によって発生する熱による温度上昇により、キャリアの散乱等により移動度が低下し、高温での速度特性が劣化するため、保障温度範囲における速度保障が難しかったこと。
また従来例には示されていないが、特許文献１に関して
（５）ＳＯＩ基板である半導体層をエピタキシャル成長により形成する場合、エピタキシャル半導体層の成長時において、側面あるいは底面に絶縁膜が接触する構造を使用しているため、接触する絶縁膜の影響を受け、部分的に非晶質化を含む半導体層となり、完全な単結晶半導体層からなるＳＯＩ基板が得られなかったので、リーク特性に問題があったこと。
等の課題が顕著になりつつあり、現状技術により微細なＳＯＩ構造のＭＩＳ電界効果トランジスタを形成しているだけでは、さらなる高速化、高性能化及び高信頼性が困難になってきたことである。
【課題を解決するための手段】
【０００５】
上記課題は、エピタキシャル成長による半導体層（ＳＯＩ基板）の成長時においては、半導体基板上に形成した絶縁膜に接触しないように、絶縁膜の側面あるいは上面に単結晶半導体層成長補助膜を設けて完全な単結晶半導体層を成長する本発明のエピタキシャル成長によるＳＯＩ基板形成法（半導体装置の完成時には単結晶半導体層成長補助膜はすべて除去される）を利用し、下記構造の半導体装置を形成することによって解決される。
本発明の半導体装置は、半導体基板と、前記半導体基板上に選択的に設けられた第１の絶縁膜と、前記第１の絶縁膜上に選択的に設けられた第２の絶縁膜で全周囲を包囲された一対の空孔と、前記一対の空孔上の前記第２の絶縁膜の直上にそれぞれ設けられた対向する一対の第１の半導体層と、前記一対の第１の半導体層間に、対向する２側面をそれぞれ接して設けられた第２の半導体層と、前記第２の半導体層の残りの全周囲にゲート絶縁膜を介して、前記第１の絶縁膜上に設けられた、前記第２の半導体層を包囲している構造のゲート電極と、前記第１の半導体層に設けられたソースドレイン領域と、前記第２の半導体層に設けられたチャネル領域と、前記ソースドレイン領域及び前記ゲート電極に接続された配線体と、を備えてなるものである。
【発明の効果】
【０００６】
以上説明のように本発明によれば、コスト高になるＳＩＭＯＸ法によりＳＯＩ基板を形成することなく、通常の安価な半導体基板を使用して、エピタキシャル成長による半導体層の成長時において、エピタキシャル成長半導体層と絶縁膜が接触しないように、絶縁膜の側面あるいは上面に単結晶半導体層成長補助膜を設けて、エピタキシャル成長半導体層を形成することにより、絶縁膜の影響による部分非晶質化を防止した完全な単結晶半導体層からなるＳＯＩ基板を形成でき、このＳＯＩ基板のチャネル領域形成箇所の周囲にゲート酸化膜を介して包囲型ゲート電極を設け、残りの箇所に概略ソースドレイン領域を設けたＳＯＩ構造のＭＩＳ電界効果トランジスタを形成できるため、ソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能である。
また成長する単結晶半導体層成長補助膜（Ｗ）の膜厚により、単結晶半導体層（ＳＯＩ基板）の膜厚を決定できるため、大口径ウエハーによる製造にも対応できる、完全空乏型（薄膜）のＳＯＩ構造の半導体層を容易に形成することが可能である。
またＳＯＩ基板を横（水平）方向のエピタキシャル成長により形成できるため、ＳＩＭＯＸ法によるＳＯＩ基板の形成では不可能であるＳＯＩ基板の下層に配線層を形成することも可能で、より自由度が高く且つ高集積な配線層を形成することが可能である。
またゲート酸化膜を介して設けられたゲート電極により半導体層（チャネル領域）を包囲して形成できるため、ＳＯＩ構造に特有なバックチャネル効果を改善でき、チャネル以外の電流経路をも遮断でき、ゲート電極による完全なチャネル制御が可能であるばかりでなく、４面（上下面及びチャネル幅方向の２側面）にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることが可能である。
またＳＯＩ構造の半導体層に形成したソースドレイン領域下に放熱用の空孔を設けることにより、ＭＩＳ電界効果トランジスタの高速化によって発生する熱による温度上昇を抑制し、高温での速度特性の劣化を改善することも可能である。
またＭＩＳ電界効果トランジスタのソースドレイン領域直下に薄膜のシリコン酸化膜に包囲された空孔を設けることにより、ソースドレイン領域と半導体基板間の容量を、通常のシリコン酸化膜のみのＳＯＩ構造に比較し、大幅に低減することが可能であること（該当箇所では、空気とシリコン酸化膜（ＳｉＯ２）との誘電率の相違で約１／４になる）、ソースドレイン領域直下に直接空孔を設ける場合に対して、ソースドレイン領域と半導体基板間及びソースドレイン領域と包囲型ゲート電極間の電流リークを防止することも可能である。
また微細なチャネルを形成するＳｉ層に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（低濃度及び高濃度のソースドレイン領域、ゲート酸化膜及び包囲型ゲート電極）及び放熱用兼容量低減用の空孔を微細に形成することも可能である。
また格子定数の小さなＳｉ層を、左右から格子定数の大きなＳｉＧｅ層により挟んだ構造の半導体層を形成できるため、左右のＳｉＧｅ層から歪みＳｉ層の格子定数を広げることが可能で、キャリアの移動度を増加させることができることによる高速化が可能である。
また半導体層と金属層の化合物である、いわゆるメタルソースドレイン領域（サリサイド層）に形成することも可能で、ソースドレイン領域の抵抗を低減することにより、さらなる高速化を可能にすることもできる。
即ち、高速大容量通信装置、携帯情報端末、車載用機器、各種電子機械機器、宇宙関連機器等に対応可能な半導体集積回路の製造を可能とする、高速、高信頼、高性能、低電力及び高集積を併せ持つ半導体装置を得ることができる。
本発明者は当該技術を、ソースドレイン領域下薄膜絶縁膜により包囲された空孔及び包囲型ゲート電極を備えた、絶縁膜上のＭＩＳ電界効果トランジスタ（ＭＩＳＦＥＴ  ｗｉｔｈ  Ｃａｖｉｔｙ  Ｓｕｒｒｏｕｎｄｅｄ  ｂｙ  ｔｈｉｎ  Ｉｎｓｕｌａｔｏｒ  ｕｎｄｅｒ  ｓｏｕｒｃｅ−ｄｒａｉｎ  ｒｅｇｉｏｎ  ａｎｄ  Ｓｕｒｒｏｕｎｄｉｎｇ  Ｇａｔｅ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造と命名し、ＭＣＡＳＩＳＧＯＩＮ（エムケイシスゴーイン）と略称する。
【図面の簡単な説明】
【０００７】
【図１】本発明の半導体装置における第１の実施例の模式側断面図（チャネル長方向）
【図２】本発明の半導体装置における第１の実施例の模式側断面図（チャネル幅方向、チャネル領域部）
【図３】本発明の半導体装置における第１の実施例の模式側断面図（チャネル幅方向、ソースドレイン領域部）
【図４】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図５】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図６】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図７】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図８】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図９】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１０】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１１】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１２】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１３】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル幅方向、チャネル領域部）
【図１４】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１５】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル幅方向、チャネル領域部）
【図１６】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１７】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル幅方向、チャネル領域部）
【図１８】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１９】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル幅方向、チャネル領域部）
【図２０】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図２１】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図２２】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル幅方向、ソースドレイン領域部）
【図２３】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図２４】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル幅方向、ソースドレイン領域部）
【図２５】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図２６】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル幅方向、ソースドレイン領域部）
【図２７】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図２８】本発明の半導体装置における第２の実施例の模式側断面図（チャネル長方向）
【図２９】本発明の半導体装置における第３の実施例の模式側断面図（チャネル長方向）
【図３０】本発明の半導体装置における第４の実施例の模式側断面図（チャネル長方向）
【図３１】従来の半導体装置の模式側断面図（チャネル長方向）
【発明を実施するための形態】
【０００８】
本願発明は、
（１）Ｓｉ基板上に第１及び第２の絶縁膜を積層する。
（２）絶縁膜上に第１の単結晶半導体層成長補助膜（横（水平）方向エピタキシャル成長Ｓｉ層の成長時における下地絶縁膜の影響を防止するＴｉＮ膜）及び第２の単結晶半導体層成長補助膜（横（水平）方向エピタキシャル成長Ｓｉ層の成長時における側面絶縁膜の影響を防止するＷ膜）兼単結晶半導体層の膜厚規定膜を積層する。
（３）選択的に第２の単結晶半導体層成長補助膜、第１の単結晶半導体層成長補助膜、第２の絶縁膜及び第１の絶縁膜をエッチング除去し、開孔部を形成する。
（４）第３の単結晶半導体層成長補助膜（縦（垂直）方向エピタキシャル成長Ｓｉ層の成長時における側面絶縁膜の影響を防止するＴｉＮ膜）を成長し、異方性ドライエッチングして、開孔部の絶縁膜の側壁にのみ残す。
（５）開孔部を埋め込むように、露出したＳｉ基板上に縦（垂直）方向エピタキシャルＳｉ層を成長させ、平坦化して後、Ｓｉ層を若干異方性ドライエッチングし、できた開孔部にＳｉ層上面のマスク層となるＴｉＮ膜（この膜を絶縁膜とすることはできないので、この膜を第４の単結晶半導体層成長補助膜とする）を埋め込む。
（６）選択的に第２の単結晶半導体層成長補助膜をエッチング除去し、開孔部を形成する。
（７）開孔部を埋め込むように、露出した縦（垂直）方向エピタキシャルＳｉ層の側面から第１の単結晶半導体層成長補助膜上に横（水平）方向エピタキシャルＳｉ層を成長させる。（下地の絶縁膜の影響がない完全な単結晶半導体層を形成）
（８）成長した横（水平）方向エピタキシャルＳｉ層の上面を酸化し、マスク層（シリコン酸化膜（ＳｉＯ２））を形成する。（縦（垂直）方向エピタキシャルＳｉ層をエッチング除去する際の横（水平）方向エピタキシャルＳｉ層のマスク層となる。）
（９）シリコン酸化膜（ＳｉＯ２）をマスク層として、第４の単結晶半導体層成長補助膜、縦（垂直）方向エピタキシャルＳｉ層、第２の単結晶半導体層成長補助膜、直下の第１の単結晶半導体層成長補助膜及び第３の単結晶半導体層成長補助膜をエッチング除去し、開孔部を形成する。（第１の単結晶半導体層成長補助膜のみが半導体層直下に残される。）
（１０）形成された開孔部に第３の絶縁膜を平坦に埋め込み、絶縁膜で島状に絶縁分離された完全な単結晶半導体層（Ｓｉ）を形成する。
（１１）全面にマスク層となる絶縁膜を形成後、前記絶縁膜、チャネル部に相当する箇所のＳｉ層及びその周囲の絶縁膜を除去する開孔部を形成する。
（１２）露出したＳｉ層の側面間にチャネル領域形成用のＳｉ層を成長する。（側面及び直下は空孔で、完全な単結晶半導体層を形成、ＭＩＳ電界効果トランジスタのチャネル領域形成用半導体層）
（１３）チャネル領域形成用のＳｉ層の周囲にゲート絶縁膜を介して包囲型ゲート電極を平坦に埋め込む。（ＭＩＳ電界効果トランジスタのゲート酸化膜及び包囲型ゲート電極形成）
（１４）マスク層となる絶縁膜を除去後、包囲型ゲート電極に自己整合して低濃度のソースドレイン領域を形成し、包囲型ゲート電極及びＳｉ層（ＳＯＩ基板）をマスク層として第３の絶縁膜及び直下の第２の絶縁膜をエッチング除去する。（第２の絶縁膜はＳＯＩ基板直下に残されるのみとなる。）
（１５）第３の絶縁膜がエッチング除去された個所に第４の絶縁膜を形成する。（素子分離領域となる。）
（１６）チャネル幅方向のＳＯＩ基板の両側面の第３の絶縁膜及び第１の絶縁膜を選択的に異方性ドライエッチングし、ＳＯＩ基板の両側面に間隙を形成して後、ＳＯＩ基板直下に残された第１の単結晶半導体層成長補助膜及び第２の絶縁膜を等方性ドライエッチングし、空孔を形成する。
（１７）ＳＯＩ基板の両側面の間隙を埋め、空孔の全周囲を包囲し、包囲型ゲート電極の側壁にサイドウォールを形成する薄膜の第５の絶縁膜を成長する。（自己整合してソースドレイン領域直下に薄い絶縁膜で包囲された空孔を形成する。）
（１８）サイドウォールに自己整合して高濃度のソースドレイン領域を形成する。
（１９）層間絶縁膜を形成後、ビア及び配線を形成し、配線が適宜接続されたＭＩＳ電界効果トランジスタを完成する。
等の技術を使用して、
ｐ型のシリコン基板上に選択的に第１のシリコン酸化膜が設けられ、第１のシリコン酸化膜上に、第２のシリコン酸化膜で全周囲を包囲された一対の空孔が選択的に設けられ、一対の空孔上の第２のシリコン酸化膜の直上には、対向する一対の第１のＳｉ層がそれぞれ設けられ、一対の第１のＳｉ層間に、対向する２側面をそれぞれ接して第２のＳｉ層が設けられ、第２のＳｉ層の残りの全周囲にゲート絶縁膜を介して第２のＳｉ層を包囲している構造のゲート電極が、第１のシリコン酸化膜上に設けられ、第１のＳｉ層には、概略ｎ＋型及びｎ型ソースドレイン領域が設けられ、第２のＳｉ層には、概略チャネル領域が設けられ、ｎ＋型ソースドレイン領域及び包囲型ゲート電極には、Ｃｕ配線が接続されているＭＩＳ電界効果トランジスタを形成したものである。
【０００９】
本願発明における単結晶半導体層成長補助膜とは、
（１）エピタキシャル成長法によって形成する半導体層が完全に単結晶化するのを補助するためのものであること。
（２）下地絶縁膜あるいは側面絶縁膜の影響により、成長半導体層の一部が非晶化するのを防ぐものであること。
（３）成長半導体層とは無反応であること。
（４）成長半導体層とはエッチング材料を異にするかあるいはエッチング速度差が大きくとれること。
（５）成長半導体層とは格子定数が異なること。
（６）結晶構造が単結晶からなっていること。
等の要件を満たす薄膜である。
【実施例１】
【００１０】
以下本発明を図示実施例により具体的に説明する。
全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、配線は若干の前後のずれを含んで描かれており、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。
【００１１】
図１〜図２７は本発明の半導体装置における第１の実施例で、図１はチャネル長方向の模式側断面図、図２はチャネル幅方向のチャネル領域部の模式側断面図、図３はチャネル幅方向のソースドレイン領域部の模式側断面図、図４〜図２７は製造方法の工程断面図である。
【００１２】
図１〜図３はシリコン（Ｓｉ）基板を使用し、選択エピタキシャル成長技術を利用して、ＭＣＡＳＩＳＧＯＩＮ構造に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１は１０１５ｃｍ−３程度のｐ型のシリコン（Ｓｉ）基板、２は１００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）、３は１５０ｎｍ程度の素子分離領域のシリコン酸化膜（ＳｉＯ２）、４は１８０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）、５は１０１７ｃｍ−３程度のｐ型の横（水平）方向エピタキシャルＳｉ層（ソースドレイン領域）、６は１０１７ｃｍ−３程度のｐ型の横（水平）方向エピタキシャルＳｉ層（チャネル領域）、７は２０ｎｍ程度の空孔包囲用シリコン酸化膜（ＳｉＯ２）、８は空孔、９は１０２０ｃｍ−３程度のｎ＋型ソース領域、１０は５×１０１７ｃｍ−３程度のｎ型ソース領域、１１は５×１０１７ｃｍ−３程度のｎ型ドレイン領域、１２は１０２０ｃｍ−３程度のｎ＋型ドレイン領域、１３は５ｎｍ程度のゲート酸化膜（ＳｉＯ２）、１４は長さ３０ｎｍ程度、厚さ１００ｎｍ程度の包囲型ゲート電極（ＷＳｉ）、１５は２０ｎｍ程度のサイドウォール（ＳｉＯ２）、１６は４００ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜、１７は２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、１８は１０ｎｍ程度のバリアメタル（ＴｉＮ）、１９は導電プラグ（Ｗ）、２０は５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）、２１は１０ｎｍ程度のバリアメタル（ＴａＮ）、２２は５００ｎｍ程度のＣｕ配線（Ｃｕシード層含む）、２３は２０ｎｍ程度のバリア絶縁膜を示している。
【００１３】
図１はチャネル長方向の模式側断面図を示しており、ｐ型のシリコン基板１上に選択的にシリコン酸化膜（ＳｉＯ２）２が設けられ、シリコン酸化膜（ＳｉＯ２）２上には、シリコン酸化膜（ＳｉＯ２）３で素子分離されたｐ型の一対のＳｉ層５間にｐ型のＳｉ層６が挟まれている構造からなる半導体層（ＳＯＩ基板）が設けられ、一対のＳｉ層５直下にはシリコン酸化膜（ＳｉＯ２）７により完全に包囲された空孔８が設けられ、Ｓｉ層６の残りの周囲にはゲート酸化膜（ＳｉＯ２）１３を介して包囲している構造のゲート電極（ＷＳｉ）１４が設けられ、包囲型ゲート電極１４の上面部の側壁にはサイドウォール１５が設けられ、Ｓｉ層５には、概略ｎ型ソースドレイン領域（１０、１１）及びｎ＋型ソースドレイン領域（９、１２）が設けられ、Ｓｉ層６には、概略チャネル領域が設けられており（実際にはｎ型ソースドレイン領域（１０、１１）が若干横方向拡散されている）、ｎ＋型ソースドレイン領域（９、１２）及び包囲型ゲート電極１４には、それぞれバリアメタル（ＴｉＮ）１８を有する導電プラグ（Ｗ）１９を介してバリアメタル（ＴａＮ）２１を有するＣｕ配線２２が接続されているＬＤＤ構造からなるＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
【００１４】
図２はチャネル幅方向で、チャネル領域部の模式側断面図を示しており、ｐ型のシリコン基板１上にシリコン酸化膜（ＳｉＯ２）２が設けられ、シリコン酸化膜（ＳｉＯ２）２上には、ゲート酸化膜（ＳｉＯ２）１３を介してゲート電極（ＷＳｉ）１４に包囲された構造を有するＳｉ層６が設けられている。包囲型ゲート電極１４の一部には、バリアメタル（ＴｉＮ）１８を有する導電プラグ（Ｗ）１９を介してバリアメタル（ＴａＮ）２１を有するＣｕ配線２２が接続されている。
【００１５】
図３はチャネル幅方向で、ソースドレイン領域部の模式側断面図を示しており、ｐ型のシリコン基板１上に選択的にシリコン酸化膜（ＳｉＯ２）２が設けられ、中央部のシリコン酸化膜（ＳｉＯ２）２上にはシリコン酸化膜（ＳｉＯ２）７により完全に包囲された空孔８が設けられ、シリコン酸化膜（ＳｉＯ２）７により包囲された空孔８上にはｎ＋型ドレイン領域１２が形成されたＳｉ層５が設けられており、ｎ＋型ドレイン領域１２の一部には、バリアメタル（ＴｉＮ）１８を有する導電プラグ（Ｗ）１９を介してバリアメタル（ＴａＮ）２１を有するＣｕ配線２２が接続されている。
【００１６】
したがって、コスト高になるＳＩＭＯＸ法によりＳＯＩ基板を形成することなく、通常の安価な半導体基板を使用して、エピタキシャル成長による半導体層の成長時において、エピタキシャル成長半導体層と絶縁膜が接触しないように、絶縁膜の側面あるいは上面に単結晶半導体層成長補助膜を設けて、エピタキシャル成長半導体層を形成することにより、絶縁膜の影響による部分非晶質化を防止した完全な単結晶半導体層からなるＳＯＩ基板を形成でき、このＳＯＩ基板のチャネル領域形成箇所の周囲にゲート酸化膜を介して包囲型ゲート電極を設け、残りの箇所に概略ソースドレイン領域を設けたＳＯＩ構造のＭＩＳ電界効果トランジスタを形成できるため、ソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能である。
また成長する単結晶半導体層成長補助膜（Ｗ）の膜厚により、単結晶半導体層（ＳＯＩ基板）の膜厚を決定できるため、大口径ウエハーによる製造にも対応できる、完全空乏型（薄膜）のＳＯＩ構造の半導体層を容易に形成することが可能である。
またＳＯＩ基板を横（水平）方向のエピタキシャル成長により形成できるため、ＳＩＭＯＸ法によるＳＯＩ基板の形成では不可能であるＳＯＩ基板の下層に配線層を形成することも可能で、より自由度が高く且つ高集積な配線層を形成することが可能である。
またゲート酸化膜を介して設けられたゲート電極により半導体層（チャネル領域）を包囲して形成できるため、ＳＯＩ構造に特有なバックチャネル効果を改善でき、チャネル以外の電流経路をも遮断でき、ゲート電極による完全なチャネル制御が可能であるばかりでなく、４面（上下面及びチャネル幅方向の２側面）にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることが可能である。
またＳＯＩ構造の半導体層に形成したソースドレイン領域直下に放熱用の空孔を設けることにより、ＭＩＳ電界効果トランジスタの高速化によって発生する熱による温度上昇を抑制し、高温での速度特性の劣化を改善することも可能である。
またＭＩＳ電界効果トランジスタのソースドレイン領域直下に薄膜のシリコン酸化膜に包囲された空孔を設けることにより、ソースドレイン領域と半導体基板間の容量を、通常のシリコン酸化膜のみのＳＯＩ構造に比較し、大幅に低減することが可能（該当箇所では、空気とシリコン酸化膜（ＳｉＯ２）との誘電率の相違で約１／４になる）であること、ソースドレイン領域直下に直接空孔を設ける場合に対して、ソースドレイン領域と半導体基板間及びソースドレイン領域と包囲型ゲート電極間の電流リークを防止することも可能である。
また微細なチャネルを形成するＳｉ層に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（低濃度及び高濃度のソースドレイン領域、ゲート酸化膜及び包囲型ゲート電極）及び放熱用兼容量低減用の空孔を微細に形成することも可能である。
即ち、高速大容量通信装置、携帯情報端末、車載用機器、各種電子機械機器、宇宙関連機器等に対応可能な半導体集積回路の製造を可能とする、高速、高信頼、高性能、低電力及び高集積を併せ持つ半導体装置を得ることができる。
【００１７】
次いで本発明に係る半導体装置における第１の実施例の製造方法について図１〜図２７を参照して説明する。チャネル長方向を示す図面を用いて説明するが、主要な工程においてはチャネル幅方向を示す図面（チャネル領域部又はソースドレイン領域部）も適宜追加して説明する。ただし、ここでは本発明の半導体装置の形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子(他のトランジスタ、抵抗、容量等)の形成に関する製造方法の記述は省略する。
【００１８】
図４（チャネル長方向）
化学気相成長により、ｐ型のシリコン（Ｓｉ）基板１上に１００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）２を成長する。次いで化学気相成長により、シリコン窒化膜（Ｓｉ３Ｎ４）２４を７０ｎｍ程度成長する。次いで化学気相成長により、単結晶半導体層成長補助膜（横（水平）方向エピタキシャル成長Ｓｉ層の成長時における下地絶縁膜の影響を防止する膜）となるチタンナイトライド（ＴｉＮ）膜２５を３０ｎｍ程度成長する。次いで化学気相成長により、単結晶半導体層成長補助膜（横（水平）方向エピタキシャル成長Ｓｉ層の成長時における側面絶縁膜の影響を防止する膜）兼単結晶半導体層の膜厚規定膜となるタングステン（Ｗ）膜２６を５０ｎｍ程度成長する。
【００１９】
図５（チャネル長方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、タングステン（Ｗ）膜２６、チタンナイトライド（ＴｉＮ）膜２５、シリコン窒化膜（Ｓｉ３Ｎ４）２４及びシリコン酸化膜（ＳｉＯ２）２を順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。
【００２０】
図６（チャネル長方向）
次いで化学気相成長により、単結晶半導体層成長補助膜（縦（垂直）方向エピタキシャル成長Ｓｉ層の成長時における側面絶縁膜の影響を防止する膜）となるチタンナイトライド（ＴｉＮ）膜を１０ｎｍ程度全面に成長する。次いでチタンナイトライド（ＴｉＮ）膜を異方性ドライエッチングし、概略開孔部のシリコン酸化膜（ＳｉＯ２）２及びシリコン窒化膜（Ｓｉ３Ｎ４）２４の側壁にのみチタンナイトライド（ＴｉＮ）膜２７を残す。
【００２１】
図７（チャネル長方向）
次いで露出したｐ型のシリコン基板１上にｐ型の縦（垂直）方向エピタキシャルＳｉ層２８（若干横（水平）方向エピタキシャル成長Ｓｉ層を含む）を成長する。（ここで成長するエピタキシャルＳｉ層２８は成長時において、側面を単結晶半導体層成長補助膜（ＴｉＮ）２７で覆われるため、絶縁膜の影響が全くない完全な単結晶半導体層（Ｓｉ）として形成される。）次いで化学的機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ  以後ＣＭＰと略称）し、タングステン（Ｗ）膜２６の平坦面より突出した縦（垂直）方向エピタキシャルＳｉ層２８を平坦化する。次いでＳｉ層２８を２０ｎｍ程度エッチング除去し、浅い開孔部を形成する。次いで化学気相成長により、チタンナイトライド（ＴｉＮ）膜を２０ｎｍ程度成長する。次いで化学的機械研磨（ＣＭＰ）し、チタンナイトライド（ＴｉＮ）膜２９を開孔部に平坦に埋め込む。（この膜も単結晶半導体層成長補助膜となる。）
【００２２】
図８（チャネル長方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、タングステン（Ｗ）膜２６を異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。
【００２３】
図９（チャネル長方向）
次いで露出した縦（垂直）方向エピタキシャルＳｉ層２８の側面にｐ型の横（水平）方向エピタキシャルＳｉ層５（若干縦（垂直）方向エピタキシャル成長Ｓｉ層を含む）を成長する。次いで化学的機械研磨（ＣＭＰ）し、タングステン（Ｗ）膜２６の開孔部を平坦に埋め込む。（ここで成長するエピタキシャルＳｉ層５は成長時において、底面及び側面を、単結晶半導体層成長補助膜（ＴｉＮ、Ｗ）で覆われるため、絶縁膜の影響が全くない完全な単結晶半導体層（Ｓｉ）として形成される。）次いで９００℃程度で酸化し、Ｓｉ層５上に１０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）３０を成長する。
【００２４】
図１０（チャネル長方向）
次いでシリコン酸化膜（ＳｉＯ２）３０をマスク層として、チタンナイトライド（ＴｉＮ）膜２９、Ｓｉ層２８、タングステン（Ｗ）膜２６及びチタンナイトライド（ＴｉＮ）膜（２５、２７）３を順次異方性ドライエッチングし、開孔部を形成する。（ここでタングステン（Ｗ）膜２６はすべてエッチング除去され、チタンナイトライド（ＴｉＮ）膜２５はＳＯＩ基板となるＳｉ層５の直下に残されるだけである。）
【００２５】
図１１（チャネル長方向）
次いで化学気相成長により、８０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）を成長する。次いでＳｉ層５（ＳＯＩ基板）の平坦面上のシリコン酸化膜（ＳｉＯ２）を化学的機械研磨（ＣＭＰ）し、シリコン酸化膜（ＳｉＯ２）４を開孔部に平坦に埋め込む。（現時点で、この領域が素子分離領域となる。）こうして絶縁膜による部分非晶質化を防止した完全な単結晶半導体層からなるＳＯＩ基板が形成される。
【００２６】
図１２（チャネル長方向）及び図１３（チャネル幅方向、チャネル領域部）
次いで化学気相成長により、１０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）３１を成長する。次いで化学気相成長により、９０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）３２を成長する。
【００２７】
図１４（チャネル長方向）及び図１５（チャネル幅方向、チャネル領域部）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）３２、シリコン酸化膜（ＳｉＯ２）（３１、４）、Ｓｉ層５、チタンナイトライド（ＴｉＮ）膜２５及びシリコン窒化膜（Ｓｉ３Ｎ４）２４を選択的に順次異方性ドライエッチングし、シリコン酸化膜（ＳｉＯ２）２の一部を露出する開孔部を形成する。この際シリコン酸化膜（ＳｉＯ２）２がエッチングのストッパー膜となる。次いでレジスト（図示せず）を除去する。
【００２８】
図１６（チャネル長方向）及び図１７（チャネル幅方向、チャネル領域部）
次いで露出したＳｉ層５の側面間にｐ型の横（水平）方向エピタキシャルＳｉ層を成長し、下部に空孔を有するＳｉ層６を形成する。（この際、空孔直上は下地の影響が全くない単結晶半導体層（Ｓｉ）となる。）
【００２９】
図１８（チャネル長方向）及び図１９（チャネル幅方向、チャネル領域部）
次いで露出しているＳｉ層６の全周囲を酸化し、５ｎｍ程度のゲート酸化膜（ＳｉＯ２）１３を成長する。次いでＳｉ層６に閾値電圧制御用の硼素のイオン注入をおこなう。次いで化学気相成長により、ゲート酸化膜（ＳｉＯ２）１３の全周囲を含む全面に、開孔部を完全に埋め込むように１００ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）３２上に成長したタングステンシリサイド膜（ＷＳｉ）を除去し、平坦化する。こうして開孔部に平坦に埋め込まれた包囲型ゲート電極（ＷＳｉ）１４が形成される。
【００３０】
図２０（チャネル長方向）
次いで包囲型ゲート電極（ＷＳｉ）１４をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）３２を異方性ドライエッチングする。次いで包囲型ゲート電極（ＷＳｉ）１４をマスク層として、シリコン酸化膜（ＳｉＯ２）３１を通して、ｎ型ソースドレイン領域（１０、１１）形成用の燐のイオン注入をおこなう。次いで包囲型ゲート電極（ＷＳｉ）１４をマスク層として、シリコン酸化膜（ＳｉＯ２）３１をエッチング除去し、連続して包囲型ゲート電極（ＷＳｉ）１４及びＳｉ層５をマスク層として、シリコン酸化膜（ＳｉＯ２）４及びシリコン窒化膜（Ｓｉ３Ｎ４）２４を選択的に順次異方性ドライエッチングする。（この際、深く埋め込んだシリコン酸化膜（ＳｉＯ２）４の一部は残される。）
【００３１】
図２１（チャネル長方向）及び図２１（チャネル幅方向、ソースドレイン領域部）
次いで化学気相成長により、２５０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）を成長する。次いで化学的機械研磨（ＣＭＰ）し、包囲型ゲート電極（ＷＳｉ）１４上に成長したシリコン酸化膜（ＳｉＯ２）を除去し、平坦化する。次いでＳｉ層５上のシリコン酸化膜（ＳｉＯ２）がなくなるように、シリコン酸化膜（ＳｉＯ２）を１００ｎｍ程度全面異方性ドライエッチングし、残されたシリコン酸化膜（ＳｉＯ２）３により素子分離領域を形成する。
【００３２】
図２３（チャネル長方向）及び図２４（チャネル幅方向、ソースドレイン領域部）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず、チャネル幅方向のソースドレイン領域部をそれぞれ４０ｎｍ程度幅広く開孔する）及びＳｉ層５をマスク層として、シリコン酸化膜（ＳｉＯ２）（３、２）を選択的に順次異方性ドライエッチングし、シリコン基板１の一部を露出する開孔部を形成する。次いでＳｉ層５直下部のチタンナイトライド（ＴｉＮ）膜２５及びシリコン窒化膜（Ｓｉ３Ｎ４）２４を順次等方性ドライエッチングし、Ｓｉ層５のチャネル幅方向に間隙をもつ空孔８を形成する。次いでレジスト（図示せず）を除去する。
【００３３】
図２５（チャネル長方向）及び図２６（チャネル幅方向、ソースドレイン領域部）
次いで化学気相成長により、２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）を成長する。次いで全面異方性ドライエッチングすることにより、包囲型ゲート電極（ＷＳｉ）１４の上面部の側壁にのみサイドウォール（ＳｉＯ２）１５を形成し、Ｓｉ層５の側面の間隙部を埋め込み、Ｓｉ層５の直下部の空孔８を包囲するようにシリコン酸化膜（ＳｉＯ２）７が形成される。（シリコン酸化膜（ＳｉＯ２）７により、Ｓｉ層５と包囲型ゲート電極（ＷＳｉ）１４間及びＳｉ層５とシリコン基板１間の電流リークが防止される。）次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでサイドウォール（ＳｉＯ２）１５及び包囲型ゲート電極（ＷＳｉ）１４をマスク層として、ｎ＋型ソースドレイン領域（９、１２）形成用の砒素のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いでＲＴＰ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｐｒｏｃｅｓｓｉｎｇ）法によりアニールをおこない、ｎ型ソースドレイン領域（１０、１１）及びｎ＋型ソースドレイン領域（９、１２）を形成する。
【００３４】
図２７（チャネル長方向）
次いで化学気相成長により、４００ｎｍ程度のＰＳＧ膜１６を成長する。次いで化学的機械研磨（ＣＭＰ）し、平坦化する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）１７を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）１７及びＰＳＧ膜１６を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト（図示せず）を除去する。次いで化学気相成長により、バリアメタルとなるチタンナイトライド（ＴｉＮ）膜１８を成長する。次いで化学気相成長により、タングステン（Ｗ）１９を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに平坦に埋め込み、バリアメタル（ＴｉＮ）１８を有する導電プラグ（Ｗ）１９を形成する。
【００３５】
図１（チャネル長方向）、図２（チャネル幅方向、チャネル領域部）及び図３（チャネル幅方向、ソースドレイン領域部）
次いで化学気相成長により、５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）２１を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、層間絶縁膜（ＳｉＯＣ）２１を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）１８がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）２２を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）２２を有するＣｕ配線２３を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）２４を成長し、本願発明のＭＣＡＳＩＳＧＯＩＮ構造のＮチャネルのＭＩＳ電界効果トランジスタを完成する。
【実施例２】
【００３６】
図２８は本発明の半導体装置における第２の実施例の模式側断面図（チャネル長方向）で、シリコン（Ｓｉ）基板を使用し、選択エピタキシャル成長技術を利用して、ＭＣＡＳＩＳＧＯＩＮ構造に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜４、７〜２３は図１と同じ物を、３３はｐ型の横（水平）方向エピタキシャルＳｉＧｅ層（ソースドレイン領域部）、３４はｐ型の横（水平）方向エピタキシャル歪みＳｉ層（チャネル領域部）
示している。
同図においては、Ｓｉ層５及びＳｉ層６がそれぞれＳｉＧｅ層３３及び歪みＳｉ層３４に置き換わって形成されていること以外は図１とほぼ同じ構造のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、格子定数の小さなＳｉ層を、左右から格子定数の大きなＳｉＧｅ層により挟んだ構造の半導体層を形成できるため、左右のＳｉＧｅ層から歪みＳｉ層の格子定数を広げることが可能で、キャリアの移動度を増加させることができることにより、さらなる高速化が可能である。
【実施例３】
【００３７】
図２９は本発明の半導体装置における第３の実施例の模式側断面図（チャネル長方向）で、シリコン（Ｓｉ）基板を使用し、選択エピタキシャル成長技術を利用して、ＭＣＡＳＩＳＧＯＩＮ構造に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜２３は図１と同じ物を、３５は包囲型ゲート電極（ＣｏＳｉ２／ＷＳｉ）、３６はサリサイド層（ＣｏＳｉ２）を示している。
同図においては、包囲型ゲート電極の上面部が（ＣｏＳｉ２／ＷＳｉ）ゲート電極、それ以外の側面部及び下面部がＷＳｉゲート電極に形成されていること及びメタルソースドレインとなるサリサイド層（ＣｏＳｉ２）が形成されていること以外は図１とほぼ同じ構造のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、ソースドレイン領域の抵抗を低減できるため、より高速化が可能である。
【実施例４】
【００３８】
図３０は本発明の半導体装置における第４の実施例の模式側断面図（チャネル長方向）で、シリコン（Ｓｉ）基板を使用し、選択エピタキシャル成長技術を利用して、ＭＣＡＳＩＳＧＯＩＮ構造に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜２３は図１と同じ物を示している。
同図においては、シリコン酸化膜（ＳｉＯ２）２がほぼ包囲型ゲート電極１４の直下部のみに形成され、それに関連してシリコン酸化膜（ＳｉＯ２）７で包囲された空孔８がより広く形成されていること以外は図１とほぼ同じ構造のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、より広い空孔を形成できるため、放熱性に優れ、またソースドレイン領域と半導体基板間の容量をさらに低減できるため、より高速化が可能である。
【００３９】
上記実施例においては、半導体層を成長させる場合に化学気相成長を使用しているが、これに限定されず、分子線成長法（ＭＢＥ）によっても、有機金属気相成長法（ＭＯＣＶＤ）によっても、原子層結晶成長法（ＡＬＥ）によっても、また他のいかなる結晶成長法を利用してもよい。
上記実施例においては、単結晶半導体層成長補助膜としてＴｉＮ膜及びＷ膜を使用しているが、これらに限定されず、金属化合物（ＴａＮ等のバリアメタル）、単体金属（Ｔｉ、Ｍｏ、Ｃｏ等）、酸化物半導体（ＴｉＯ２、ＺｎＯ等）、化合物半導体（ＧａＡs、ＡｌＧａＡs等）・・・等であってもよい。
また上記実施例においては、成長半導体層としてＳｉ層の場合を説明しているが、これに限定されず、Ｓｉ基板にＳｉ系以外の半導体層あるいは化合物半導体層を形成してもよく、またＳｉ基板に限らず、化合物半導体基板を使用した場合にも本願発明の単結晶半導体層の形成法は有効である。
上記実施例のすべては、ＮチャネルのＭＩＳ電界効果トランジスタを形成する場合について記載しているが、ＰチャネルのＭＩＳ電界効果トランジスタを形成してもよいし、Ｎチャネル及びＰチャネルのＭＩＳ電界効果トランジスタが共存するＣＭＯＳを形成しても本願発明は成立する。
またゲート電極、ゲート酸化膜、バリアメタル、導電プラグ、配線、絶縁膜等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用してもよい。
また上記実施例のすべてはエンハンスメント型のＭＩＳ電界効果トランジスタを形成する場合について記載しているが、デブリーション型のＭＩＳ電界効果トランジスタを形成してもよい。この場合は導電型が反対のエピタキシャル半導体層を成長するか、あるいはエピタキシャル半導体層を成長して後に反対導電型の不純物をイオン注入して導電型を変換したエピタキシャル半導体層を使用して同様構造のＭＩＳ電界効果トランジスタを形成すればよい。
【産業上の利用可能性】
【００４０】
本願発明は、特に極めて高速で、高信頼且つ高集積なＭＩＳ電界効果トランジスタを目指したものではあるが、高速に限らず、ＭＩＳ電界効果トランジスタを搭載するすべての半導体集積回路に利用することは可能である。
また半導体集積回路ばかりでなく、単体の個別半導体素子としての利用も可能である。
またＭＩＳ電界効果トランジスタばかりでなく、他の電界効果トランジスタ、液晶用のＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）等に利用できる可能性がある。
【符号の説明】
【００４１】
１    ｐ型のシリコン（Ｓｉ）基板
２    シリコン酸化膜（ＳｉＯ２）
３    素子分離領域のシリコン酸化膜（ＳｉＯ２）
４    シリコン酸化膜（ＳｉＯ２）
５    ｐ型の横（水平）方向エピタキシャルＳｉ層（ソースドレイン領域部）
６    ｐ型の横（水平）方向エピタキシャルＳｉ層（チャネル領域部）
７    空孔包囲用シリコン酸化膜（ＳｉＯ２）
８    空孔
９    ｎ＋型ソース領域
１０  ｎ型ソース領域
１１  ｎ型ドレイン領域
１２  ｎ＋型ドレイン領域
１３  ゲート酸化膜（ＳｉＯ２）
１４  包囲型ゲート電極（ＷＳｉ）
１５  サイドウォール（ＳｉＯ２）
１６  燐珪酸ガラス（ＰＳＧ）膜
１７  シリコン窒化膜（Ｓｉ３Ｎ４）
１８  バリアメタル（ＴｉＮ）
１９  導電プラグ（Ｗ）
２０  層間絶縁膜（ＳｉＯＣ）
２１  バリアメタル（ＴａＮ）
２２  Ｃｕ配線（Ｃｕシード層含む）
２３  バリア絶縁膜（Ｓｉ３Ｎ４）
２４  シリコン窒化膜（Ｓｉ３Ｎ４）
２５  単結晶半導体層成長補助膜（ＴｉＮ）
２６  単結晶半導体層成長補助膜（Ｗ）
２７  単結晶半導体層成長補助膜（ＴｉＮ）
２８  ｐ型の縦（垂直）方向エピタキシャルＳｉ層
２９  単結晶半導体層成長補助膜（ＴｉＮ）
３０  シリコン酸化膜（ＳｉＯ２）
３１  シリコン酸化膜（ＳｉＯ２）
３２  シリコン窒化膜（Ｓｉ３Ｎ４）
３３  ｐ型の横（水平）方向エピタキシャルＳｉＧｅ層（ソースドレイン領域部）
３４  ｐ型の横（水平）方向エピタキシャル歪みＳｉ層（チャネル領域部）
３５  包囲型ゲート電極（ＣｏＳｉ２／ＷＳｉ）
３６  サリサイド層（ＣｏＳｉ２）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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