(57)【特許請求の範囲】
【請求項１】
酸化物半導体膜と、
一対の電極と、
ゲート絶縁膜と、
ゲート電極と、
一対の配線と、を有し、
前記酸化物半導体膜は、前記ゲート絶縁膜を介して、前記ゲート電極と重なる第１の領域を有し、
前記酸化物半導体膜は、前記一対の電極の一方と重なる第２の領域を有し、
前記酸化物半導体膜は、前記一対の電極の他方と重なる第３の領域を有し、
前記酸化物半導体膜は、前記第１の領域と、前記第２の領域との間に、第４の領域を有し、
前記酸化物半導体膜は、前記第１の領域と、前記第３の領域との間に、第５の領域を有し、
前記一対の電極の一方は、前記酸化物半導体膜と電気的に接続され、
前記一対の電極の他方は、前記酸化物半導体膜と電気的に接続され、
前記一対の配線の一方は、前記一対の電極の一方と電気的に接続され、
前記一対の配線の他方は、前記一対の電極の他方と電気的に接続され、
前記酸化物半導体膜は、Ｉｎと、Ｇａと、Ｚｎと、を有し、
前記第１の領域における窒素又はリンの濃度は、５×１０２０ａｔｏｍｓ／ｃｍ３以上５×１０２１ａｔｏｍｓ／ｃｍ３未満であり、
前記第４の領域は、窒素又はリンを、前記第１の領域乃至前記第３の領域より高い濃度で有し、
前記第５の領域は、窒素又はリンを、前記第１の領域乃至前記第３の領域より高い濃度で有することを特徴とする半導体装置。
【請求項２】
酸化物半導体膜と、
一対の電極と、
ゲート絶縁膜と、
ゲート電極と、
一対の配線と、を有し、
前記酸化物半導体膜は、前記ゲート絶縁膜を介して、前記ゲート電極と重なる第１の領域を有し、
前記酸化物半導体膜は、前記一対の電極の一方と重なる第２の領域を有し、
前記酸化物半導体膜は、前記一対の電極の他方と重なる第３の領域を有し、
前記酸化物半導体膜は、前記第１の領域と、前記第２の領域との間に、第４の領域を有し、
前記酸化物半導体膜は、前記第１の領域と、前記第３の領域との間に、第５の領域を有し、
前記一対の電極の一方は、前記酸化物半導体膜と電気的に接続され、
前記一対の電極の他方は、前記酸化物半導体膜と電気的に接続され、
前記一対の配線の一方は、前記ゲート絶縁膜の第１の開口部を介して、前記一対の電極の一方と電気的に接続され、
前記一対の配線の他方は、前記ゲート絶縁膜の第２の開口部を介して、前記一対の電極の他方と電気的に接続され、
前記第１の開口部は、前記第２の領域の内側に重なり、
前記第２の開口部は、前記第３の領域の内側に重なり、
前記酸化物半導体膜は、Ｉｎと、Ｇａと、Ｚｎと、を有し、
前記第１の領域における窒素又はリンの濃度は、５×１０２０ａｔｏｍｓ／ｃｍ３以上５×１０２１ａｔｏｍｓ／ｃｍ３未満であり、
前記第４の領域は、窒素又はリンを、前記第１の領域乃至前記第３の領域より高い濃度で有し、
前記第５の領域は、窒素又はリンを、前記第１の領域乃至前記第３の領域より高い濃度で有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
トランジスタなどの半導体素子を含む回路を有する半導体装置及びその作製方法に関する。例えば、電源回路に搭載されるパワーデバイス、メモリ、サイリスタ、コンバータ、イメージセンサなどを含む半導体集積回路、液晶表示パネルに代表される電気光学装置、発光素子を有する発光表示装置等を部品として搭載した電子機器に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、発光表示装置、半導体回路及び電子機器は全て半導体装置である。
【背景技術】
【０００３】
液晶表示装置に代表されるように、ガラス基板等に形成されるトランジスタはアモルファスシリコン、多結晶シリコンなどによって構成されている。アモルファスシリコンを用いたトランジスタは電界効果移動度が低いもののガラス基板の大面積化に対応することができる。また、多結晶シリコンを用いたトランジスタの電界効果移動度は高いがガラス基板の大面積化には適していないという欠点を有している。
【０００４】
シリコンを用いたトランジスタに対して、酸化物半導体を用いてトランジスタを作製し、電子デバイスや光デバイスに応用する技術が注目されている。例えば、酸化物半導体として、酸化亜鉛、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物を用いてトランジスタを作製し、表示装置の画素のスイッチング素子などに用いる技術が特許文献１及び特許文献２で開示されている。
【０００５】
特許文献３では、酸化物半導体を用いたスタガ型のトランジスタにおいて、ソース領域及びドレイン領域と、ソース電極及びドレイン電極との間に、緩衝層として導電性の高い窒素を含む酸化物半導体を設け、酸化物半導体と、ソース電極及びドレイン電極とのコンタクト抵抗を低減する技術が開示されている。
【０００６】
非特許文献１では、セルフアラインでチャネル領域、ソース領域及びドレイン領域を形成したトップゲート構造の酸化物半導体トランジスタが開示されている。
【０００７】
このように、酸化物半導体を用いたトランジスタの開発が行われている。しかし、酸化物半導体において、酸化物半導体中の酸素欠損はドナーとなり、キャリアである電子を放出する。酸化物半導体の酸素欠損を完全に取り除くことは困難であるため、結果としてしきい値電圧の制御も困難となる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００７−１２３８６１号公報
【特許文献２】特開２００７−９６０５５号公報
【特許文献３】特開２０１０−１３５７７４号公報
【非特許文献】
【０００９】
【非特許文献１】Ｊａｅ  Ｃｈｕｌ  Ｐａｒｋ  ｅｔ  ａｌ．，”Ｈｉｇｈ  ｐｅｒｆｏｒｍａｎｃｅ  ａｍｏｒｐｈｏｕｓ  ｏｘｉｄｅ  ｔｈｉｎ  ｆｉｌｍ  ｔｒａｎｓｉｓｔｏｒｓ  ｗｉｔｈ  ｓｅｌｆ−ａｌｉｇｎｅｄ  ｔｏｐ−ｇａｔｅ  ｓｔｒｕｃｔｕｒｅ”  ＩＥＤＭ２００９，  ｐ１９１−１９４
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しきい値電圧の制御が困難な酸化物半導体を活性層に用いたトランジスタに安定した電気的特性を付与し、信頼性の高い半導体装置を提供することを課題の一とする。
【課題を解決するための手段】
【００１１】
本発明の一態様は、トランジスタの活性層として酸化物半導体を用い、該酸化物半導体におけるにチャネル部分へイオンを添加することによりチャネル部分の電気抵抗値を増加させ、それによってトランジスタのしきい値をプラスシフトさせることを技術的思想とする。
【００１２】
一般に、酸化物半導体膜の酸素欠損は、その一部がドナーとなりキャリアである電子を放出する。その結果、酸化物半導体膜をトランジスタの活性層に用いると、酸素欠損が原因でしきい値電圧がマイナス方向にシフトしてしまうことがある。また、生成されるキャリアが非常に多くなり、チャネル部分の電気抵抗値が低くなりすぎると、トランジスタのオンオフの切り替えさえ困難となってしまう。そのため、酸化物半導体膜は、酸素欠損が生じないように形成する必要があるが、酸化物半導体膜形成後の加熱処理や減圧下への暴露における、微量の酸素の放出まで抑制することは困難である。また、酸化物半導体膜中に生じる酸素欠損は、僅かでもトランジスタのしきい値電圧をマイナスシフトさせるため、ノーマリーオンの電気特性となりやすい。
【００１３】
そこで本発明の一態様は、酸化物半導体膜の形成時に、酸化物半導体膜中の酸素欠損が多く存在し、電気抵抗値は小さい状態でも、その後の工程におけるイオン添加によって、酸化物半導体膜の電気抵抗値を制御し、トランジスタのオンオフ動作を可能にし、しきい値を制御したトランジスタを作製する。
【００１４】
本発明の一態様は、一対の第１の領域、一対の第２の領域及び第３の領域を有する酸化物半導体膜と、酸化物半導体膜と接して設けられる一対の電極と、酸化物半導体膜上のゲート絶縁膜と、ゲート絶縁膜を介し、一対の電極の間に設けられたゲート電極と、を有し、一対の第１の領域は一対の電極と重畳し、第３の領域はゲート電極と重畳し、一対の第２の領域は一対の第１の領域及び第３の領域の間に形成され、一対の第２の領域及び第３の領域には窒素、リン、または砒素のいずれかの元素が含まれており、該元素の濃度は、第３の領域より一対の第２の領域のほうが高いことを特徴とする半導体装置である。
【００１５】
さらに、一対の第２の領域に含まれる該元素の濃度は、５×１０２１ａｔｏｍｓ／ｃｍ３以上５×１０２２ａｔｏｍｓ／ｃｍ３未満であり、前記第３の領域に含まれる該元素の濃度は、５×１０２０ａｔｏｍｓ／ｃｍ３以上５×１０２１ａｔｏｍｓ／ｃｍ３未満とする。
【００１６】
また酸化物半導体膜は、Ｉｎ、Ｇａ、Ｓｎ及びＺｎから選ばれた二種以上の元素を含むことができる。
【００１７】
本発明の一態様は、上記のようなトランジスタ構造とすることによって、ソース電極及びドレイン電極として機能する一対の電極と、ゲート電極との重なりが生じない。そのため、寄生容量を低減することができるため、トランジスタを高速動作させることができる。
【００１８】
さらに酸化物半導体膜において、トランジスタのソース電極及びドレイン電極として機能する一対の電極と接する部分には、前述した窒素、リン、または砒素の添加は無い。そのため、酸化物半導体膜を形成時に、成膜条件や、成膜後の加熱処理などにより酸化物半導体膜に酸素欠損を生成させ、電気抵抗値を下げておくことにより、一対の電極と酸化物半導体膜との接触抵抗を低減させることができる。それにより、トランジスタのオン電流を向上させることができる。
【００１９】
また、酸化物半導体膜への窒素、リン、または砒素の添加は、酸化物半導体膜が露出している状態、又は酸化物半導体膜を覆って、絶縁膜などが形成されている状態のどちらでも行うことができる。
【００２０】
さらに、上記窒素、リン、または砒素の添加は、イオンドーピング法またはイオンインプランテーション法などにより行うことができる。さらに、注入以外の方法でも行うことができる。例えば、添加する元素を含むガス雰囲気で、被添加物に対してプラズマ処理を行うことによって、目的の元素を添加することができる。上記プラズマを発生させる装置としては、ドライエッチング装置やプラズマＣＶＤ装置、高密度プラズマＣＶＤ装置などを用いることができる。
【００２１】
また、上記元素を添加した後に、加熱処理を行ってもよい。
【発明の効果】
【００２２】
本発明の一態様によって、しきい値電圧の制御が困難な酸化物半導体を活性層に用いたトランジスタに安定した電気的特性を付与し、信頼性の高い半導体装置を提供することができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の一態様である半導体装置の一例を示す断面図及び上面図。
【図２】本発明の一態様である半導体装置の作製工程の一例を示す断面図。
【図３】本発明の一態様である半導体装置の作製工程の一例を示す断面図。
【図４】本発明の一態様であるトランジスタを用いた液晶表示装置の一例を示す回路図。
【図５】本発明の一態様であるトランジスタを用いた半導体記憶装置の一例を示す回路図及び電圧（Ｖ）―時間（Ｔ）グラフ。
【図６】本発明の一態様であるトランジスタを用いた半導体記憶装置の一例を示す回路図及び電圧（Ｖ）―電流（Ｉ）グラフ。
【図７】本発明の一態様であるトランジスタを用いた半導体記憶装置の一例を示す回路図。
【図８】本発明の一態様であるトランジスタを用いたＣＰＵの具体例を示すブロック図及びその一部の回路図。
【図９】本発明の一態様である電子機器の一例を示す斜視図。
【図１０】本発明の一態様における酸化物半導体膜の電気抵抗値を示す図。
【発明を実施するための形態】
【００２４】
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同一部分または同様な機能を有する部分には、同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
【００２５】
なお、本明細書で説明する各図において、各構成の大きさ、膜の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
【００２６】
また、本明細書にて用いる第１、第２、第３などの用語は、構成要素の混同を避けるために付したものであり、数的に限定するものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。
【００２７】
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置であるトランジスタの一例について図１乃至図３を用いて説明する。
【００２８】
図１（Ａ）はトランジスタの上面図である。図１（Ａ）に示した一点鎖線Ａ−Ｂにおける断面を、図１（Ｂ）に示す。なお、図１（Ａ）では、煩雑になることを避けるため、トランジスタの構成要素の一部（例えば、ゲート絶縁膜１０６、層間絶縁膜１１０など）を省略している。
【００２９】
ここでは、図１（Ｂ）に示すＡ−Ｂ断面について詳細に説明する。
【００３０】
図１（Ｂ）に示すトランジスタは、絶縁表面上の一対の第１の領域１２０、一対の第２の領域１２１及び第３の領域１２２を有する酸化物半導体膜１０４と、酸化物半導体膜１０４と接して設けられる一対の電極１０２と、酸化物半導体膜１０４上のゲート絶縁膜１０６と、ゲート絶縁膜１０６を介し、一対の電極１０２の間に設けられたゲート電極１０８と、ゲート絶縁膜１０６及びゲート電極１０８を覆う層間絶縁膜１１０と、層間絶縁膜１１０に設けられたコンタクトホールにおいて、一対の電極１０２と接続された配線１１６と、を有する。本実施の形態では、絶縁表面として、基板１００上に下地絶縁膜１０１を設けた場合について説明する。
【００３１】
また、一対の第１の領域１２０は一対の電極１０２と重畳し、第３の領域１２２はゲート電極１０８と重畳し、一対の第２の領域１２１は一対の第１の領域１２０及び第３の領域１２２の間に形成される。一対の第２の領域１２１には窒素、リン、または砒素のいずれか一以上の元素が含まれており、第３の領域１２２には窒素、リン、または砒素のいずれかの元素が含まれている。含まれる元素の濃度は、第３の領域１２２より一対の第２の領域１２１のほうが高い。
【００３２】
一対の第２の領域に含まれる窒素、リン、および砒素の濃度の和は、５×１０２１ａｔｏｍｓ／ｃｍ３以上５×１０２２ａｔｏｍｓ／ｃｍ３未満であり、前記第３の領域に含まれる窒素、リン、および砒素の濃度の和は、５×１０２０ａｔｏｍｓ／ｃｍ３以上５×１０２１ａｔｏｍｓ／ｃｍ３未満である。
【００３３】
基板１００に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板などを、基板１００として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板などを適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板１００として用いてもよい。
【００３４】
基板１００として、可とう性基板を用いてもよい。その場合は、可とう性基板上に直接トランジスタを作製すればよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板１００に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。
【００３５】
下地絶縁膜１０１は、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜及び酸化ガリウム膜の単層または積層させて用いればよい。また、下地絶縁膜１０１は加熱処理により酸素を放出する膜である必要は無い。それは、下地絶縁膜１０１からの酸素放出によって酸化物半導体膜中にある酸素欠損を埋めて電気抵抗値を増加させなくとも、後のトランジスタ作製工程におけるイオン添加によって、酸化物半導体膜の電気抵抗値を増加させることができるためである。
【００３６】
ここで、酸化窒化シリコンとは、その組成において、窒素よりも酸素の含有量が多いものを示し、例えば、酸素が５０原子％以上７０原子％以下、窒素が０．５原子％以上１５原子％以下、珪素が２５原子％以上３５原子％以下、水素が０原子％以上１０原子％以下の範囲で含まれるものをいう。また、窒化酸化シリコンとは、その組成において、酸素よりも窒素の含有量が多いものを示し、例えば、酸素が５原子％以上３０原子％以下、窒素が２０原子％以上５５原子％以下、珪素が２５原子％以上３５原子％以下、水素が１０原子％以上２５原子％以下の範囲で含まれるものをいう。但し、上記範囲は、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ  Ｂａｃｋｓｃａｔｔｅｒｉｎｇ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）や、水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ  Ｆｏｒｗａｒｄ  Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合のものである。また、構成元素の含有比率は、その合計が１００原子％を超えない値をとる。
【００３７】
酸化物半導体膜１０４は、スパッタリング法、プラズマＣＶＤ法、ＰＬＤ（Ｐｕｌｓｅ  Ｌａｓｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法、塗布法、印刷法または蒸着法などを用いて形成すればよい。
【００３８】
ここで、スパッタリング法により酸化物半導体膜を成膜する場合の、スパッタリング装置について、以下に詳細を説明する。
【００３９】
酸化物半導体膜を成膜する処理室は、リークレートを１×１０−１０Ｐａ・ｍ３／秒以下とすることが好ましく、それによりスパッタリング法により成膜する際、膜中への不純物の混入を低減することができる。
【００４０】
リークレートを低くするには、外部リークのみならず内部リークを低減する必要がある。外部リークとは、微小な穴やシール不良などによって真空系の外から気体が流入することである。内部リークとは、真空系内のバルブなどの仕切りからの漏れや内部の部材からの放出ガスに起因する。リークレートを１×１０−１０Ｐａ・ｍ３／秒以下とするためには、外部リーク及び内部リークの両面から対策をとる必要がある。
【００４１】
外部リークを減らすには、処理室の開閉部分はメタルガスケットでシールするとよい。メタルガスケットは、フッ化鉄、酸化アルミニウム、または酸化クロムによって被覆された金属材料を用いると好ましい。メタルガスケットはＯリングと比べ密着性が高く、外部リークを低減できる。また、フッ化鉄、酸化アルミニウム、酸化クロムなどの不動態によって被覆された金属材料を用いることで、メタルガスケットから生じる水素を含む放出ガスが抑制され、内部リークも低減することができる。
【００４２】
処理室の内壁を構成する部材として、水素を含む放出ガスの少ないアルミニウム、クロム、チタン、ジルコニウム、ニッケルまたはバナジウムを用いる。また、前述の材料を鉄、クロム及びニッケルなどを含む合金材料に被覆して用いてもよい。鉄、クロム及びニッケルなどを含む合金材料は、剛性があり、熱に強く、また加工に適している。ここで、表面積を小さくするために部材の表面凹凸を研磨などによって低減しておくと、放出ガスを低減できる。あるいは、前述の成膜装置の部材をフッ化鉄、酸化アルミニウム、酸化クロムなどの不動態で被覆してもよい。
【００４３】
さらに、スパッタガスを処理室に導入する直前に、スパッタガスの精製機を設けることが好ましい。このとき、精製機から処理室までの配管の長さを５ｍ以下、好ましくは１ｍ以下とする。配管の長さを５ｍ以下、好ましくは１ｍ以下とすることで、配管からの放出ガスの影響を長さに応じて低減できる。
【００４４】
処理室の排気は、ドライポンプなどの粗引きポンプと、スパッタイオンポンプ、ターボ分子ポンプ及びクライオポンプなどの高真空ポンプとを適宜組み合わせて行うとよい。ターボ分子ポンプは大きいサイズの分子の排気が優れる一方、水素や水の排気能力が低い。そこで、水の排気能力の高いクライオポンプまたは水素の排気能力の高いスパッタイオンポンプを組み合わせることが有効となる。
【００４５】
処理室の内側に存在する吸着物は、内壁に吸着しているために処理室の圧力に影響しないが、処理室を排気した際のガス放出の原因となる。そのため、リークレートと排気速度に相関はないが、排気能力の高いポンプを用いて、処理室に存在する吸着物をできる限り脱離し、予め排気しておくことが好ましい。なお、吸着物の脱離を促すために、処理室をベーキングしてもよい。ベーキングすることで吸着物の脱離速度を１０倍程度大きくすることができる。ベーキングは１００℃以上４５０℃以下で行えばよい。このとき、不活性ガスを導入しながら吸着物の除去を行うと、排気するだけでは脱離しにくい水などの脱離速度をさらに大きくすることができる。
【００４６】
スパッタリング法において、プラズマを発生させるための電源装置は、ＲＦ電源装置、ＡＣ電源装置、ＤＣ電源装置等を適宜用いることができる。
【００４７】
酸化物半導体膜１０４として、少なくともＩｎ、Ｇａ、Ｓｎ及びＺｎから選ばれた一種以上の元素を含有する。このような酸化物半導体は、例えば、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ａｌ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系金属酸化物や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ｚｎ−Ｏ系金属酸化物や、一元系金属酸化物であるＺｎ−Ｏ系金属酸化物、Ｓｎ−Ｏ系金属酸化物などのターゲットを用いて成膜することができる。また、上記酸化物半導体に、Ｉｎ、Ｇａ、Ｓｎ及びＺｎ以外の元素やその元素を含む化合物、例えばＳｉＯ２を含ませてもよい。
【００４８】
例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物半導体、という意味であり、その組成比は問わない。
【００４９】
また、酸化物半導体は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される薄膜を用いることができる。ここで、Ｍは、Ｚｎ、Ｇａ、Ａｌ、Ｍｎ、Ｃｏ、Ｓｎ、Ｈｆ、Ｔｉ又はＺｒから選ばれた一または複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧａ及びＣｏなどがある。
【００５０】
酸化物半導体としてＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料を用いる場合、ターゲットの一例として、Ｉｎ、Ｇａ、及びＺｎを含む金属酸化物ターゲットを、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の組成比とする。また、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比を有するターゲット、またはＩｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ数比］の組成比を有するターゲット、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝２：１：８［ｍｏｌ数比］の組成比を有するターゲットを用いることもできる。また、Ｉｎ２Ｏ３：ＺｎＯ＝２５：１［ｍｏｌ数比］〜１：４の組成比を有するターゲットを用いることもできる。
【００５１】
また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（ｍｏｌ数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（ｍｏｌ数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１〜１．５：１（ｍｏｌ数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２〜３：４）とする。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
【００５２】
なお、スパッタリングガスは、希ガス（代表的にはアルゴン）、酸素ガス、希ガス及び酸素ガスの混合ガスを適宜用いる。また、スパッタリングガスには、水素、水、水酸基または水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
【００５３】
酸化物半導体膜１０４は、トランジスタのオフ電流を低減するため、バンドギャップが２．５ｅＶ以上、好ましくは３．０ｅＶ以上の材料を選択する。ただし、酸化物半導体に代えて、バンドギャップが前述の範囲である半導体性を示す材料を用いても構わない。
【００５４】
酸化物半導体膜１０４は、水素、アルカリ金属及びアルカリ土類金属などが低減され、極めて不純物濃度の低い酸化物半導体膜である。そのため、酸化物半導体膜をチャネル領域に用いたトランジスタはオフ電流を小さくできる。
【００５５】
酸化物半導体膜中の水素濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下とすることが好ましい。
【００５６】
アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちナトリウム（Ｎａ）は、酸化物半導体膜に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してＮａ＋となる。また、Ｎａは、酸化物半導体膜内において、酸化物半導体を構成する金属と酸素の結合を分断する、または、その結合中に割り込む。その結果、例えば、しきい値電圧がマイナス方向にシフトすることによるノーマリーオン化、電界効果移動度の低下などの、トランジスタ特性の劣化が起こり、加えて、特性のばらつきも生じる。この不純物によりもたらされるトランジスタ特性の劣化と、特性のばらつきは、酸化物半導体膜中の水素濃度が十分に低い場合において顕著に現れる。従って、酸化物半導体膜中の水素濃度が１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１７ａｔｏｍｓ／ｃｍ３以下である場合には、上記不純物の濃度を低減することが望ましい。具体的に、Ｎａ濃度の測定値は、５×１０１６ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下、更に好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以下とするとよい。同様に、リチウム（Ｌｉ）濃度の測定値は、５×１０１５ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以下とするとよい。同様に、カリウム（Ｋ）濃度の測定値は、５×１０１５ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以下とするとよい。
【００５７】
以上に示した酸化物半導体膜１０４を用いることでトランジスタのオフ電流を小さくできる。具体的には、トランジスタのチャネル幅１μｍあたりのオフ電流を１×１０−１８Ａ以下、または１×１０−２１Ａ以下、または１×１０−２４Ａ以下とすることができる。
【００５８】
また、成膜時の基板温度は１５０℃以上４５０℃以下、好ましくは２００℃以上３５０℃以下である。１５０℃以上４５０℃以下、好ましくは２００℃以上３５０℃以下に基板を加熱しながら成膜をすることによって、膜中への水分（水素を含む）などの混入を防ぐことができる。
【００５９】
酸化物半導体膜１０４は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状態をとる。
【００６０】
好ましくは、酸化物半導体膜１０４は、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。
【００６１】
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
【００６２】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸及びｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
【００６３】
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
【００６４】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
【００６５】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
【００６６】
一対の電極１０２は、導電材料としてアルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンからなる単体金属、またはこれを主成分とする合金を単層構造または積層構造として用いる。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、タングステン膜上にチタン膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造などがある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。なお、一対の電極１０２は配線としても機能する。
【００６７】
ゲート絶縁膜１０６は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウムまたは酸化ガリウムなどを用いればよく、積層または単層で設ける。例えば、熱酸化法、ＣＶＤ法、スパッタリング法などで形成すればよい。
【００６８】
また、ゲート絶縁膜１０６として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−ｋ材料を用いることでゲートリークを低減できる。さらには、ｈｉｇｈ−ｋ材料と、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム、及び酸化ガリウムのいずれか一以上との積層構造とすることができる。ゲート絶縁膜１０６の厚さは、１ｎｍ以上３００ｎｍ以下、より好ましくは５ｎｍ以上５０ｎｍ以下とするとよい。
【００６９】
ゲート電極１０８は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金などを用いて形成することができる。また、マンガン、ジルコニウムのいずれか一または複数から選択された金属元素を用いてもよい。また、ゲート電極１０８は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造などがある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素の膜、または複数組み合わせた合金膜、もしくは窒化膜を用いてもよい。
【００７０】
また、ゲート電極１０８は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
【００７１】
また、ゲート電極１０８とゲート絶縁膜１０６との間に、ゲート絶縁膜１０６に接する材料層として、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＺｎＮなど）を設けることが好ましい。これらの膜は５ｅＶ、好ましくは５．５ｅＶ以上の仕事関数を有し、トランジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。例えば、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜を用いる場合、少なくとも酸化物半導体膜１０４より高い窒素濃度、具体的には７原子％以上のＩｎ−Ｇａ−Ｚｎ−Ｏ膜を用いる。
【００７２】
層間絶縁膜１１０の材料は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、窒化アルミニウムを単層または積層させて用いることができ、スパッタリング法、ＣＶＤ法などで成膜すればよい。例えば、プラズマＣＶＤ法により、シランガスを主材料とし、酸化窒素ガス、窒素ガス、水素ガス及び希ガスから適切な原料ガスを混合して成膜すればよい。また、基板温度を２００℃以上５５０℃以下とすればよい。
【００７３】
配線１１６の材料は、ゲート電極１０８と同様の構成とすればよい。
【００７４】
また、本実施の形態では、ゲート電極と一対の電極を重畳させない構成としているが、これに限定されるものではない。例えば、一対の第１の領域と第３の領域により形成される酸化物半導体膜を用いたトランジスタを形成することができる。さらに、本実施の形態にて示したトップゲート型トランジスタではなく、ボトムゲート型トランジスタとしても構わない。
【００７５】
以上のような構造を有することによって、しきい値電圧の制御が困難な酸化物半導体を活性層に用いたトランジスタに安定した電気的特性を付与し、信頼性の高い半導体装置を提供することができる。
【００７６】
＜トランジスタの作製方法の一例＞
次に、図１に示したトランジスタの作製方法について、図２及び図３を用いて説明する。
【００７７】
まず、基板１００上に下地絶縁膜１０１を形成する。
【００７８】
次に、下地絶縁膜１０１上に酸化物半導体膜１０４を形成する。
【００７９】
酸化物半導体膜１０４は、スパッタリング法により、厚さ１ｎｍ以上５０ｎｍ以下の酸化物半導体膜を成膜し、該酸化物半導体膜上にマスクを形成した後、当該マスクを用いて酸化物半導体膜を選択的にエッチングして形成される（図２（Ａ）参照。）。
【００８０】
酸化物半導体膜をエッチングするためのマスクは、フォトリソグラフィ工程、インクジェット法、印刷法等を適宜用いて形成することができる。また、酸化物半導体膜のエッチングはウエットエッチングまたはドライエッチングを適宜用いることができる。
【００８１】
また、酸化物半導体膜成膜後に、基板１００に加熱処理を施して、酸化物半導体膜から水分及び水素を放出させることが好ましい。また、該加熱処理を行うことによって、より結晶性の高いＣＡＡＣ―ＯＳ膜を形成することができる。さらに、該加熱処理によって酸化物半導体膜から多少の酸素も脱離するため、酸化物半導体膜中に酸素欠損が生成されることにより電気抵抗値が減少する。このことにより、後の工程にて形成される一対の電極１０２との接触抵抗を下げることができ、トランジスタのオン電流を向上させることができる。
【００８２】
該加熱処理の温度は、酸化物半導体膜から水分及び水素を放出させる温度が好ましく、代表的には、２００℃以上基板１００の歪み点未満、好ましくは２５０℃以上４５０℃以下とする。
【００８３】
また該加熱処理は、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）装置を用いることができる。ＲＴＡ装置を用いることで、短時間に限り、基板の歪み点以上の温度で加熱処理を行うことができる。そのため、ＣＡＡＣ―ＯＳ膜を形成するための時間を短縮することができる。
【００８４】
加熱処理は、不活性ガス雰囲気で行うことができ、代表的には、ヘリウム、ネオン、アルゴン、キセノン、クリプトン等の希ガス、または窒素雰囲気で行うことが好ましい。また、酸素雰囲気、減圧雰囲気及び真空雰囲気で行ってもよい。処理時間は３分〜２４時間とする。２４時間を超える熱処理は生産性の低下を招くため好ましくない。
【００８５】
次に、図２（Ｂ）に示すように、酸化物半導体膜１０４上に、一対の電極１０２及びゲート絶縁膜１０６を形成する。一対の電極１０２は、導電膜を成膜し、該導電膜上にマスクを形成した後、当該マスクを用いて導電膜を選択的にエッチングして形成される。
【００８６】
次に、一対の電極１０２をマスクにして、酸化物半導体膜１０４にイオン１５０を添加する処理を行う。
【００８７】
酸化物半導体膜１０４へイオン１５０を添加することによって、一対の電極１０２がマスクとなりイオン１５０が添加されない一対の第１の領域１２０と、イオン１５０が添加された領域１２３がセルフアラインで形成される（図２（Ｃ）参照。）。
【００８８】
酸化物半導体膜１０４にイオン１５０を添加する方法として、イオンドーピング法またはイオンインプランテーション法を用いることができる。また、添加するイオン１５０としては、窒素、リン、または砒素のいずれかの元素を有するイオンを用いる。該イオンの濃度は、５×１０２０ａｔｏｍｓ／ｃｍ３以上５×１０２１ａｔｏｍｓ／ｃｍ３未満である。
【００８９】
上記濃度でイオン１５０を酸化物半導体膜１０４に添加することによって、イオン１５０が添加された領域の電気抵抗値が増加する。このようにイオンを添加することによってトランジスタのチャネルとなる部分の電気抵抗値を増加させることにより、しきい値の制御を行うことができる。
【００９０】
また、上記酸化物半導体膜１０４へのイオン１５０の添加は、酸化物半導体膜１０４を覆って、絶縁膜（本実施の形態ではゲート絶縁膜１０６にあたる）などが形成されている状態を示したが、酸化物半導体膜１０４が露出している状態でイオン１５０の添加を行ってもよい。
【００９１】
さらに、上記イオン１５０の添加はイオンドーピング法またはイオンインプランテーション法などによる注入する以外の方法でも行うことができる。例えば、添加する元素を含むガス雰囲気にてプラズマを発生させて、被添加物に対してプラズマ処理を行うことによって、イオンを添加することができる。上記プラズマを発生させる装置としては、ドライエッチング装置やプラズマＣＶＤ装置、高密度プラズマＣＶＤ装置などを用いることができる。
【００９２】
また、上記イオン１５０を添加した後に、加熱処理を行ってもよい。該加熱処理の温度は、２００℃以上基板１００の歪み点未満、好ましくは４５０℃以上６５０℃以下とする。
【００９３】
次に、図３（Ａ）に示すように、ゲート絶縁膜１０６上に、ゲート電極１０８を形成する。ゲート電極１０８は、導電膜を成膜し、該導電膜上にマスクを形成した後、当該マスクを用いて導電膜を選択的にエッチングして形成される。このとき、ゲート電極１０８と一対の電極１０２が重畳しないように形成する。
【００９４】
次に、ゲート電極１０８及び一対の電極１０２をマスクにして、酸化物半導体膜におけるイオン１５０が添加された領域１２３にイオン１６０を添加する処理を行う。
【００９５】
酸化物半導体膜におけるイオン１５０が添加された領域１２３へイオン１６０を添加することによって、ゲート電極１０８及び一対の電極１０２がマスクとなり、イオン１５０が添加されておりイオン１６０が添加されない第３の領域１２２と、イオン１５０及びイオン１６０が添加された一対の第２の領域１２１がセルフアラインで形成される（図３（Ｂ）参照。）。
【００９６】
添加するイオン１６０としては、窒素、リン、または砒素のいずれかの元素を有するイオンを用いる。イオン１６０の濃度は、イオン１５０及びイオン１６０の濃度の和が、５×１０２１ａｔｏｍｓ／ｃｍ３以上５×１０２２ａｔｏｍｓ／ｃｍ３未満となるようにする。
【００９７】
上記濃度でイオン１６０を酸化物半導体膜におけるイオン１５０が添加された領域１２３に添加することによって、電気抵抗値の低い、イオン１６０が添加された一対の第２の領域１２１が形成される。このようにイオン１６０を添加することによってゲート電極１０８と一対の電極１０２との間にある酸化物半導体膜の電気抵抗値を減少させ、それによってトランジスタのオン電流を増加させることができる。
【００９８】
また、上記イオン１６０を添加した後に、加熱処理を行ってもよい。該加熱処理の温度は、２００℃以上基板１００の歪み点未満、好ましくは４５０℃以上６５０℃以下とする。
【００９９】
次に、図３（Ｃ）に示すように、ゲート電極１０８及びゲート絶縁膜１０６上に層間絶縁膜１１０を形成し、層間絶縁膜１１０にコンタクトホールを設けて、一対の電極１０２と接続する配線１１６を形成する。
【０１００】
以上のような工程により、しきい値電圧の制御が困難な酸化物半導体を活性層に用いたトランジスタに安定した電気的特性を付与し、信頼性の高い半導体装置を作製することができる。
【０１０１】
本実施の形態は、他の実施の形態と適宜組み合わせることができる。
【０１０２】
（実施の形態２）
本実施の形態では、実施の形態１に示したトランジスタを用いて作製した液晶表示装置について説明する。なお、本実施の形態では液晶表示装置に本発明の一形態を適用した例について説明するが、これに限定されるものではない。例えば、ＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置に本発明の一形態を適用することも、当業者であれば容易に想到しうるものである。
【０１０３】
図４にアクティブマトリクス駆動方式の液晶表示装置の回路図を示す。液晶表示装置は、ソース線ＳＬ＿１乃至ＳＬ＿ａ、ゲート線ＧＬ＿１乃至ＧＬ＿ｂ及び複数の画素２００を有する。画素２００は、トランジスタ２３０と、キャパシタ２２０と、液晶素子２１０と、を含む。こうした画素２００が複数集まって液晶表示装置の画素部を構成する。なお、単にソース線またはゲート線を指す場合には、ソース線ＳＬまたはゲート線ＧＬと記載することもある。
【０１０４】
トランジスタ２３０は、実施の形態１で示したトランジスタを用いる。本発明の一態様であるトランジスタを用いることで、消費電力が小さく、電気特性が良好かつ信頼性の高い表示装置を得ることができる。
【０１０５】
ゲート線ＧＬはトランジスタ２３０のゲートと接続し、ソース線ＳＬはトランジスタ２３０のソースと接続し、トランジスタ２３０のドレインは、キャパシタ２２０の一方の容量電極及び液晶素子２１０の一方の画素電極と接続する。キャパシタ２２０の他方の容量電極及び液晶素子２１０の他方の画素電極は、共通電極と接続する。なお、共通電極はゲート線ＧＬと同一層かつ同一材料で設けてもよい。
【０１０６】
また、ゲート線ＧＬは、ゲート駆動回路と接続される。ゲート駆動回路は、実施の形態１に示したトランジスタを含んでもよい。該トランジスタはしきい値電圧が制御されているため、オフ電流を小さくでき、またトランジスタをオン状態にするための電圧を小さくすることができる。そのため、消費電力を低減することができる。
【０１０７】
また、ソース線ＳＬは、ソース駆動回路と接続される。ソース駆動回路は、実施の形態１に示したトランジスタを含んでもよい。該トランジスタはしきい値電圧が制御されているため、オフ電流を小さくでき、またトランジスタをオン状態にするための電圧を小さくすることができる。そのため、消費電力を低減することができる。
【０１０８】
なお、ゲート駆動回路及びソース駆動回路のいずれかまたは両方を、別途形成し、ＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）、ワイヤボンディング、またはＴＡＢ（Ｔａｐｅ  Ａｕｔｏｍａｔｅｄ  Ｂｏｎｄｉｎｇ）などの方法を用いて接続してもよい。
【０１０９】
また、トランジスタは静電気などにより破壊されやすいため、保護回路を設けることが好ましい。保護回路は、非線形素子を用いて構成することが好ましい。
【０１１０】
ゲート線ＧＬにトランジスタ２３０のしきい値電圧以上になるように電位を印加すると、ソース線ＳＬから供給された電荷がトランジスタ２３０のドレイン電流となってキャパシタ２２０に電荷が蓄積される。一行分の充電後、該行にあるトランジスタ２３０はオフ状態となり、ソース線ＳＬから電圧が掛からなくなるが、キャパシタ２２０に蓄積された電荷によって必要な電圧を維持することができる。その後、次の行のキャパシタ２２０の充電に移る。このようにして、１行からｂ行の充電を行う。
【０１１１】
なお、トランジスタ２３０にオフ電流の小さなトランジスタを用いる場合、電圧を維持する期間を長くすることができる。この効果によって、動きの少ない画像（静止画を含む。）では、表示の書き換え周波数を低減でき、さらなる消費電力の低減が可能となる。また、キャパシタ２２０の容量をさらに小さくすることが可能となるため、充電に必要な消費電力を低減することができる。
【０１１２】
以上のように、本発明の一態様によって、信頼性が高く、消費電力の小さい液晶表示装置を得ることができる。
【０１１３】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【０１１４】
（実施の形態３）
本実施の形態では、実施の形態１に示したトランジスタを用いて、半導体記憶装置を作製する例について説明する。
【０１１５】
揮発性半導体記憶装置の代表的な例としては、記憶素子を構成するトランジスタを選択してキャパシタに電荷を蓄積することで、情報を記憶するＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、フリップフロップなどの回路を用いて記憶内容を保持するＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）がある。
【０１１６】
不揮発性半導体記憶装置の代表例としては、トランジスタのゲート電極とチャネル領域との間にフローティングゲートを有し、当該フローティングゲートに電荷を保持することで記憶を行うフラッシュメモリがある。
【０１１７】
上述した半導体記憶装置に含まれるトランジスタの一部に実施の形態１で示したトランジスタを適用することができる。
【０１１８】
まずは、実施の形態１で示したトランジスタを適用したＤＲＡＭについて図５を用いて説明する。
【０１１９】
ＤＲＡＭは、ビット線ＢＬと、ワード線ＷＬと、センスアンプＳＡｍｐと、トランジスタＴｒと、キャパシタＣと、を有する（図５（Ａ）参照。）。
【０１２０】
キャパシタＣに保持された電圧の時間変化は、トランジスタＴｒのオフ電流によって図５（Ｂ）に示すように徐々に低減していくことが知られている。当初Ｖ０からＶ１まで充電された電圧は、時間が経過するとｄａｔａ１を読み出す限界点であるＶＡまで低減する。この期間を保持期間Ｔ＿１とする。即ち、２値ＤＲＡＭの場合、保持期間Ｔ＿１の間にリフレッシュをする必要がある。
【０１２１】
ここで、トランジスタＴｒに実施の形態１で示したトランジスタを適用すると、しきい値電圧が制御されており、かつオフ電流が小さいため、保持期間Ｔ＿１を長くすることができる。即ち、リフレッシュ回数を減らすことが可能となるため、消費電力を低減することができる。例えば、高純度化されオフ電流が１×１０−２１Ａ以下、好ましくは１×１０−２４Ａ以下となった酸化物半導体膜を用いたトランジスタでＤＲＡＭを構成すると、電力を供給せずに数日間〜数十年間に渡ってデータを保持することが可能となる。
【０１２２】
以上のように、本発明の一態様によって、信頼性が高く、消費電力の小さいＤＲＡＭを得ることができる。
【０１２３】
次に、実施の形態１で示したトランジスタを適用した不揮発性メモリについて図６を用いて説明する。
【０１２４】
図６（Ａ）は、ＮＯＲ型不揮発性メモリの回路図である。不揮発性メモリは、トランジスタＴｒ＿１と、トランジスタＴｒ＿１のゲートと接続するゲート配線ＧＬ＿１と、トランジスタＴｒ＿１のソースと接続するソース配線ＳＬ＿１と、トランジスタＴｒ＿２と、トランジスタＴｒ＿２のソースと接続するソース配線ＳＬ＿２と、トランジスタＴｒ＿２のドレインと接続するドレイン配線ＤＬ＿２と、キャパシタＣと、キャパシタＣの一端と接続する容量配線ＣＬと、キャパシタＣの他端、トランジスタＴｒ＿１のドレイン及びトランジスタＴｒ＿２のゲートと接続するフローティングゲートＦＧと、を有する。
【０１２５】
なお、本実施の形態に示す不揮発性メモリは、フローティングゲートＦＧの電圧に応じて、トランジスタＴｒ＿２のしきい値電圧が変動することを利用したものである。例えば、図６（Ｂ）は容量配線ＣＬの電圧ＶＣＬと、トランジスタＴｒ＿２を流れるドレイン電流Ｉｄ＿２との関係を説明する図である。
【０１２６】
ここで、フローティングゲートＦＧは、トランジスタＴｒ＿１を介して、電圧を調整することができる。例えば、ソース配線ＳＬ＿１の電圧をＶＤＤとする。このとき、ゲート配線ＧＬ＿１の電圧をＴｒ＿１のしきい値電圧ＶｔｈにＶＤＤを加えた電圧以上とすることで、フローティングゲートＦＧの電圧をＨＩＧＨにすることができる。また、ゲート配線ＧＬ＿１の電圧をトランジスタＴｒ＿１のしきい値電圧Ｖｔｈ以下とすることで、フローティングゲートＦＧの電圧をＬＯＷにすることができる。
【０１２７】
そのため、ＦＧ＝ＬＯＷで示したＶＣＬ−Ｉｄ＿２カーブと、ＦＧ＝ＨＩＧＨで示したＶＣＬ−Ｉｄ＿２カーブのいずれかを得ることができる。即ち、ＦＧ＝ＬＯＷでは、ＶＣＬ＝０ＶにてＩｄ＿２が小さいため、データ０となる。また、ＦＧ＝ＨＩＧＨでは、ＶＣＬ＝０ＶにてＩｄ＿２が大きいため、データ１となる。このようにして、データを記憶することができる。
【０１２８】
ここで、トランジスタＴｒ＿１に実施の形態１で示したトランジスタを適用すると、該トランジスタはオフ電流を極めて小さくすることができるため、フローティングゲートＦＧに蓄積された電荷がトランジスタＴｒ＿１を通して意図せずにリークすることを抑制できる。そのため、長期間に渡ってデータを保持することができる。また、本発明の一態様を用いることでトランジスタＴｒ＿１のしきい値電圧が制御されるため、書き込みに必要な電圧を低減することが可能となり、フラッシュメモリなどと比較して消費電力を低減することができる。
【０１２９】
なお、トランジスタＴｒ＿２に、実施の形態１で示したトランジスタを適用しても構わない。
【０１３０】
次に、図６（Ａ）に示した不揮発性メモリにおいて、キャパシタを含まない構成について図７を用いて説明する。
【０１３１】
図７は、ＮＯＲ型不揮発性メモリの回路図である。不揮発性メモリは、トランジスタＴｒ＿１と、トランジスタＴｒ＿１のゲートと接続するゲート配線ＧＬ＿１と、トランジスタＴｒ＿１のソースと接続するソース配線ＳＬ＿１と、トランジスタＴｒ＿２と、トランジスタＴｒ＿２のソースと接続するソース配線ＳＬ＿２と、トランジスタＴｒ＿２のドレインと接続するドレイン配線ＤＬ＿２と、トランジスタＴｒ＿１のドレインと接続するトランジスタＴｒ＿２のゲートと、を有する。
【０１３２】
トランジスタＴｒ＿１にオフ電流の小さなトランジスタを用いる場合、キャパシタを設けなくてもトランジスタＴｒ＿１のドレインとトランジスタＴｒ＿２のゲートの間に電荷を保持できる。キャパシタを設けない構成であるため、小面積化が可能となり、キャパシタを設けた場合と比べ集積化することができる。
【０１３３】
また、本実施の形態では、配線を４本または５本用いるＮＯＲ型不揮発性メモリを示したが、これに限定されるものではない。例えば、ソース配線ＳＬ＿１とドレイン配線ＤＬ＿２を共通にする構成としても構わない。また、ＮＡＮＤ型不揮発性メモリに本発明の一態様を適用しても構わない。
【０１３４】
以上のように、本発明の一態様によって、長期間の信頼性が高く、消費電力の小さい半導体記憶装置を得ることができる。
【０１３５】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【０１３６】
（実施の形態４）
酸化物半導体を活性層に用いたトランジスタを少なくとも一部に用いてＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）を構成することができる。
【０１３７】
図８（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図８（Ａ）に示すＣＰＵは、基板１１９０上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ）１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース（Ｂｕｓ  Ｉ／Ｆ）１１９８、書き換え可能なＲＯＭ１１９９、及びＲＯＭインターフェース（ＲＯＭ  Ｉ／Ｆ）１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９及びＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図８（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
【０１３８】
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
【０１３９】
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
【０１４０】
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、及びレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。
【０１４１】
図８（Ａ）に示すＣＰＵでは、レジスタ１１９６に、記憶素子が設けられている。レジスタ１１９６の記憶素子には、実施の形態３に記載されている記憶素子を用いることができる。
【０１４２】
図８（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有する記憶素子において、位相反転素子によるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。位相反転素子によるデータの保持が選択されている場合、レジスタ１１９６内の記憶素子への、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内の記憶素子への電源電圧の供給を停止することができる。
【０１４３】
電源停止に関しては、図８（Ｂ）または図８（Ｃ）に示すように、記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図８（Ｂ）及び図８（Ｃ）の回路の説明を行う。
【０１４４】
図８（Ｂ）及び図８（Ｃ）では、記憶素子への電源電位の供給を制御するスイッチング素子に、酸化物半導体を活性層に用いたトランジスタを含む記憶回路の構成の一例を示す。
【０１４５】
図８（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、記憶素子１１４２を複数有する記憶素子群１１４３とを有している。具体的に、各記憶素子１１４２には、実施の形態３に記載されている記憶素子を用いることができる。記憶素子群１１４３が有する各記憶素子１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤＤが供給されている。さらに、記憶素子群１１４３が有する各記憶素子１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。
【０１４６】
図８（Ｂ）では、スイッチング素子１１４１として、酸化物半導体などのバンドギャップの大きい半導体を活性層に有するトランジスタを用いており、該トランジスタは、そのゲート電極に与えられる信号ＳｉｇＡによりスイッチングが制御される。
【０１４７】
なお、図８（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成を示しているが、特に限定されず、トランジスタを複数有していてもよい。スイッチング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されていてもよい。
【０１４８】
また、図８（Ｂ）では、スイッチング素子１１４１により、記憶素子群１１４３が有する各記憶素子１１４２への、ハイレベルの電源電位ＶＤＤの供給が制御されているが、スイッチング素子１１４１により、ローレベルの電源電位ＶＳＳの供給が制御されていてもよい。
【０１４９】
また、図８（Ｃ）には、記憶素子群１１４３が有する各記憶素子１１４２に、スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置の一例を示す。スイッチング素子１１４１により、記憶素子群１１４３が有する各記憶素子１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。
【０１５０】
記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減することができる。
【０１５１】
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）等のＬＳＩにも応用可能である。
【０１５２】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０１５３】
（実施の形態５）
本実施の形態では、実施の形態１を適用した電子機器の例について説明する。
【０１５４】
図９（Ａ）は携帯型情報端末である。筐体９３００と、ボタン９３０１と、マイクロフォン９３０２と、表示部９３０３と、スピーカ９３０４と、カメラ９３０５と、を具備し、携帯型電話機としての機能を有する。本発明の一態様は、表示部９３０３及びカメラ９３０５に適用することができる。また、図示しないが、本体内部にある演算装置、無線回路または記憶回路に本発明の一態様を適用することもできる。
【０１５５】
図９（Ｂ）は、ディスプレイである。筐体９３１０と、表示部９３１１と、を具備する。本発明の一態様は、表示部９３１１に適用することができる。本発明の一態様を用いることで、表示部９３１１のサイズを大きくしたときにも表示品位の高いディスプレイとすることができる。
【０１５６】
図９（Ｃ）は、デジタルスチルカメラである。筐体９３２０と、ボタン９３２１と、マイクロフォン９３２２と、表示部９３２３と、を具備する。本発明の一態様は、表示部９３２３に適用することができる。また、図示しないが、記憶回路またはイメージセンサに本発明の一態様を適用することもできる。
【０１５７】
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
【実施例１】
【０１５８】
本実施例では、酸化物半導体膜に窒素イオンまたはリンイオンを添加し、そのイオン添加量と酸化物半導体膜のシート抵抗値との関係について説明する。
【０１５９】
以下の工程によりシート抵抗値を評価した試料を作製した。まず、ガラス基板上に下地絶縁膜として酸化シリコン膜を３００ｎｍ形成し、その上に酸化物半導体膜としてＩｎ−Ｇａ−Ｚｎ−Ｏ（原子数比Ｉｎ：Ｇａ：Ｚｎ＝１：１：１）ターゲットを用い、スパッタリング法によって３０ｎｍの厚さで形成した。その後、脱水及び脱水素のための加熱処理を窒素雰囲気にて４５０℃１時間行った。また、該加熱処理によって、酸化物半導体膜からの酸素脱離による酸素欠損も生じる。その結果、酸化物半導体膜の電気抵抗値は低下する。次にプラズマＣＶＤ法により酸化窒化シリコン膜を形成し、イオンインプランテーション装置によって酸化物半導体膜へ窒素イオンまたはリンイオンを添加し、酸化窒化シリコン膜にコンタクトホールを形成させて、酸化物半導体膜へ電圧を印加するための電極を形成した。
【０１６０】
図１０（Ａ）に、上記方法により作製した試料を用いて、種々の窒素イオン添加量における酸化物半導体膜のシート抵抗値を測定した結果を示す。この結果より、窒素イオン添加量が３．３×１０２１ａｔｏｍｓ／ｃｍ３のときシート抵抗値が大きく増加しており、窒素イオン添加量が１．７×１０２２ａｔｏｍｓ／ｃｍ３のときはシート抵抗値が大きく減少していることがわかった。
【０１６１】
図１０（Ｂ）に、上記方法により作製した試料を用いて、種々のリンイオン添加量における酸化物半導体膜のシート抵抗値を測定した結果を示す。この結果より、リンイオン添加量が１．７×１０２１ａｔｏｍｓ／ｃｍ３のときシート抵抗値が大きく増加しており、リンイオン添加量が３．３×１０２１ａｔｏｍｓ／ｃｍ３では、シート抵抗値が減少してくることがわかった。
【符号の説明】
【０１６２】
１００    基板
１０１    下地絶縁膜
１０２    一対の電極
１０４    酸化物半導体膜
１０６    ゲート絶縁膜
１０８    ゲート電極
１１０    層間絶縁膜
１１６    配線
１２０    一対の第１の領域
１２１    一対の第２の領域
１２２    第３の領域
１２３    領域
１５０    イオン
１６０    イオン
２００    画素
２１０    液晶素子
２２０    キャパシタ
２３０    トランジスタ
１１４１    スイッチング素子
１１４２    記憶素子
１１４３    記憶素子群
１１８９    ＲＯＭインターフェース
１１９０    基板
１１９１    演算回路
１１９２    ＡＬＵコントローラ
１１９３    インストラクションデコーダ
１１９４    インタラプトコントローラ
１１９５    タイミングコントローラ
１１９６    レジスタ
１１９７    レジスタコントローラ
１１９８    バスインターフェース
１１９９    ＲＯＭ
９３００    筐体
９３０１    ボタン
９３０２    マイクロフォン
９３０３    表示部
９３０４    スピーカ
９３０５    カメラ
９３１０    筐体
９３１１    表示部
９３２０    筐体
９３２１    ボタン
９３２２    マイクロフォン
９３２３    表示部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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