(57)【特許請求の範囲】
【請求項１】
同じ基板上に設けられたスイッチング素子及びダイオードを備え、
前記スイッチング素子は、
前記基板内に設けられ、前記基板と電気的に分離された第１の半導体層と、
前記第１の半導体層の表面に設けられた第１の半導体領域と、
前記第１の半導体層の表面に前記第１の半導体領域に対して離間して設けられ、前記第１の半導体領域と同じ導電型の第２の半導体領域と、
前記第１の半導体層の表面における前記第１の半導体領域と前記第２の半導体領域との間に設けられ、前記第１の半導体領域及び前記第２の半導体領域の導電型とは逆導電型のチャネル領域と、
前記チャネル領域上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記第１の半導体領域に接続された第１の電極と、
前記第２の半導体領域に接続された第２の電極と、
を有し、
前記ダイオードは、
前記基板内に設けられ、前記基板と電気的に分離された第２の半導体層と、
前記第２の半導体層の表面に設けられたアノード領域と、
前記第２の半導体層の表面に前記アノード領域に対して離間して設けられたカソード領域と、
前記アノード領域に接続されたアノード電極と、
前記カソード領域に接続されたカソード電極と、
を有し、
前記第２の電極及び前記カソード電極は電源に接続され、前記第１の電極及び前記アノード電極は誘導性負荷に接続され、
前記スイッチング素子と前記ダイオードは、前記電源と前記誘導性負荷との間に並列接続され、
前記ダイオードの寄生抵抗は、前記スイッチング素子の寄生抵抗よりも低い半導体装置。
【請求項２】
前記第１の半導体層及び前記第２の半導体層は、前記基板の導電型とは逆の導電型を有し、
前記第１の半導体層及び前記第２の半導体層は、前記基板に対してｐｎ接合している請求項１記載の半導体装置。
【請求項３】
前記第２の半導体層の不純物濃度は、前記第１の半導体層の不純物濃度よりも高い請求項１または２に記載の半導体装置。
【請求項４】
前記ダイオードにおける前記アノード領域と前記カソード領域との間の距離は、前記スイッチング素子における前記第１の半導体領域と前記第２の半導体領域との間の距離よりも短い請求項１または２に記載の半導体装置。
【請求項５】
前記ダイオードの配線抵抗は、前記スイッチング素子の配線抵抗よりも低い請求項１または２に記載の半導体装置。
【請求項６】
前記第１の半導体層及び前記第２の半導体層は同じ導電型であり、
前記第１の半導体層と前記第２の半導体層とは、前記第１の半導体層及び前記第２の半導体層とは逆導電型の領域によって分離している請求項１乃至請求項５のいずれか１項に記載の半導体装置。
【請求項７】
前記基板と前記第１の半導体層との間、および前記基板と前記第２の半導体層との間に設けられ、前記基板とは逆導電型の埋め込み層をさらに備えた請求項１乃至請求項５のいずれか１項に記載の半導体装置。
【請求項８】
前記スイッチング素子及び前記ダイオードとは異なる構造の素子を前記基板上にさらに備えた請求項１乃至請求項７のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
例えばコイルなどの誘導性負荷に接続されたスイッチング素子において、ゲートがオフのときに、誘導性負荷に蓄積されたエネルギーによってスイッチング素子のボディダイオード（寄生ダイオード）に電流が流れる。これは、スイッチング素子、スイッチング素子が形成された基板、および同じ基板に形成された他の素子の間に寄生するサイリスタを動作させ、他の素子の破壊を引き起こす原因となり得る。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−３３３４６８号公報
【特許文献２】実開平５−７７６３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、スイッチング素子の寄生素子の動作を抑制できる半導体装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態によれば、半導体装置は、同じ基板上に設けられたスイッチング素子及びダイオードを備えている。前記スイッチング素子は、第１の半導体層と、第１の半導体領域と、第２の半導体領域と、チャネル領域と、ゲート絶縁膜と、ゲート電極と、第１の電極と、第２の電極と、を有する。前記第１の半導体層は、前記基板内に設けられ、前記基板と電気的に分離されている。前記第１の半導体領域は、前記第１の半導体層の表面に設けられている。前記第２の半導体領域は、前記第１の半導体層の表面に前記第１の半導体領域に対して離間して設けられ、前記第１の半導体領域と同じ導電型である。前記チャネル領域は、前記第１の半導体層の表面における前記第１の半導体領域と前記第２の半導体領域との間に設けられ、前記第１の半導体領域及び前記第２の半導体領域の導電型とは逆導電型である。前記ゲート絶縁膜は、前記チャネル領域上に設けられている。前記ゲート電極は、前記ゲート絶縁膜上に設けられている。前記第１の電極は、前記第１の半導体領域に接続されている。前記第２の電極は、前記第２の半導体領域に接続されている。前記ダイオードは、第２の半導体層と、アノード領域と、カソード領域と、アノード電極と、カソード電極と、を有する。前記第２の半導体層は、前記基板内に設けられ、前記基板と電気的に分離されている。前記アノード領域は、前記第２の半導体層の表面に設けられている。前記カソード領域は、前記第２の半導体層の表面に前記アノード領域に対して離間して設けられている。前記アノード電極は、前記アノード領域に接続されている。前記カソード電極は、前記カソード領域に接続されている。前記第２の電極及び前記カソード電極は電源に接続され、前記第１の電極及び前記アノード電極は誘導性負荷に接続され、前記スイッチング素子と前記ダイオードは、前記電源と前記誘導性負荷との間に並列接続され、前記ダイオードの寄生抵抗は、前記スイッチング素子の寄生抵抗よりも低い。
【図面の簡単な説明】
【０００６】
【図１】実施形態の半導体装置の模式断面図。
【図２】実施形態の半導体装置の回路図。
【図３】実施形態の半導体装置における不純物濃度の一例を表す図。
【図４】実施形態の半導体装置の回路図。
【図５】他の実施形態の半導体装置の模式断面図。
【図６】他の実施形態の半導体装置の模式断面図。
【発明を実施するための形態】
【０００７】
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。以下の実施形態では第１導電型をｐ型、第２導電型をｎ型として説明するが、第１導電型をｎ型、第２導電型をｐ型としても実施可能である。
【０００８】
図１は、実施形態の半導体装置の模式断面図である。
【０００９】
実施形態の半導体装置は、スイッチング素子５と、ダイオード６と、他の素子７とが、同じ基板１０上に混載された構造を有する。
【００１０】
基板１０は、Ｐ型半導体基板であり、例えばＰ型シリコン基板である。また、以下に説明する半導体層（領域）はシリコン層（領域）である。あるいは、基板１０や半導体層（領域）は、シリコンに限らず、例えば炭化シリコン、窒化ガリウムなどであってもよい。
【００１１】
半導体層の表面において分離したい要素間には、例えば、ＳＴＩ（Shallow Trench Isolation）構造の絶縁膜３０が設けられている。
【００１２】
チップ状の半導体装置における中心側領域には、他の素子７を含む例えばアナログ集積回路が形成されている。スイッチング素子５及びダイオード６は、例えばチップ周辺領域に形成されている。スイッチング素子５は、例えば他の素子７とダイオード６との間の領域に形成されている。
【００１３】
他の素子７とスイッチング素子５は、それらの間に形成された絶縁膜３０によって絶縁分離されている。スイッチング素子５とダイオード６は、それらの間に形成された絶縁膜３０によって絶縁分離されている。
【００１４】
スイッチング素子５は、例えば、Ｐチャネル型のＤＭＯＳ（double diffused metal oxide semiconductor field effect transistor）である。ＤＭＯＳでは、チャネルが二重拡散で形成され、拡散領域の横方向拡散の差を実効チャネル長として利用している。
【００１５】
スイッチング素子５は、基板１０内に形成された第１の半導体層としてのＮ型半導体層１１を有する。Ｎ型半導体層１１とＰ型の基板１０とはｐｎ接合し、Ｎ型半導体層１１は、基板１０に対して電気的に分離されている。基板１０は接地され、Ｎ型半導体層１１は、Ｎ型半導体領域２４及びＮ＋型半導体領域３３を介してスイッチング素子５のソース電位に接続される。
【００１６】
Ｎ型半導体層１１の表面には、一対のＰ−型半導体領域２６が形成され、それらＰ−型半導体領域２６の間には、Ｐ型半導体領域２３が形成されている。Ｐ型半導体領域２３のＰ型不純物濃度は、Ｐ−型半導体領域２６のＰ型不純物濃度よりも高い。
【００１７】
Ｐ型半導体領域２３の表面には、第１の半導体領域としてＰ＋型ドレイン領域２１が形成されている。Ｐ＋型ドレイン領域２１のＰ型不純物濃度は、Ｐ型半導体領域２３のＰ型不純物濃度よりも高い。
【００１８】
Ｐ＋形ドレイン領域２１の両側面は、Ｐ−型半導体領域２６の表面に形成された絶縁膜３０に接している。
【００１９】
Ｎ型半導体層１１の表面には、一対のＰ−型半導体領域２６のそれぞれに対して離間して一対のＮ型半導体領域２４が形成されている。
【００２０】
それぞれのＮ型半導体領域２４の表面には、第２の半導体領域としてＰ＋型ソース領域２２が形成されている。
【００２１】
また、それぞれのＮ型半導体領域２４の表面には、Ｐ＋型ソース領域２２に隣接して、Ｎ＋型半導体領域３３が形成されている。Ｎ＋型半導体領域３３のＮ型不純物濃度は、Ｎ型半導体領域２４のＮ型不純物濃度よりも高い。
【００２２】
Ｎ＋型半導体領域３３の一方の側面はＰ＋型ソース領域２２に接し、他方の側面は絶縁膜３０に接している。
【００２３】
Ｐ＋型ソース領域２２におけるＰ＋型ドレイン領域２１側の側面は、Ｎ型半導体領域２４内にある。そのＮ型半導体領域２４とＰ−型半導体領域２６との間には、Ｎ型半導体層１１が形成されている。
【００２４】
Ｐ＋型ソース領域２２とＰ−型半導体領域２６との間に形成された、Ｎ型半導体領域２４の表面領域及びＮ型半導体層１１の表面領域は、チャネル領域２７として機能する。
【００２５】
チャネル領域２７上、およびこのチャネル領域２７に隣接するＰ−型半導体領域２６の表面上には、ゲート絶縁膜２９が設けられている。ゲート絶縁膜２９上には、ゲート電極２８が設けられている。
【００２６】
Ｐ＋型ドレイン領域２１上には、第１の電極としてドレイン電極３１が設けられている。Ｐ＋型ドレイン領域２１は、ドレイン電極３１に直接若しくは金属シリサイド層を介するなどの所望の方法でオーミックコンタクトし、電気的に接続されている。
【００２７】
Ｐ＋型ソース領域２２上には、第２の電極としてソース電極３２が設けられている。Ｐ＋型ソース領域２２は、ソース電極３２に直接若しくは金属シリサイド層を介するなどの所望の方法でオーミックコンタクトし、電気的に接続されている。
【００２８】
また、ソース電極３２は、Ｎ＋型半導体領域３３上にも設けられ、Ｎ＋型半導体領域３３に接している。
【００２９】
スイッチング素子５の各半導体領域およびゲート電極２８は、例えば、ストライプ状の平面パターンで形成されている。
【００３０】
以上説明したスイッチング素子５において、ゲート電極２８に所望のゲート電圧が印加されると、チャネル領域２７に反転層（Ｐチャネル）が形成され、Ｐ＋型ソース領域２２、チャネル領域２７、Ｐ−型半導体領域２６、Ｐ型半導体領域２３およびＰ＋型ドレイン領域２１を通じて、ソース電極３２とドレイン電極３１間に電流が流れる。Ｐ−型半導体領域２６及びＰ型半導体領域２３においては、絶縁膜３０の下の領域をまわり込むようにして電流が通る。
【００３１】
ドレイン側に形成された絶縁膜３０は、スイッチング素子５の耐圧を高める。また、Ｐ＋形ドレイン領域２１よりもＰ型不純物濃度が低いＰ−型半導体領域２６は、ゲートオフ時に空乏化し、耐圧を向上させる。
【００３２】
また、Ｐ−型半導体領域２６とＰ＋型ドレイン領域２１との間に、Ｐ−型半導体領域２６のＰ型不純物濃度とＰ＋型ドレイン領域２１のＰ型不純物濃度との中間のＰ型不純物濃度のＰ型半導体領域２３を設けることで、Ｐ−型半導体領域２６からＰ＋型ドレイン領域２１にかけて不純物濃度が急に変化することによる耐圧低下を抑制できる。
【００３３】
次に、ダイオード６について説明する。
【００３４】
ダイオード６は、基板１０内に形成された第２の半導体層としてのＮ型半導体層１２を有する。Ｎ型半導体層１２とＰ型の基板１０とはｐｎ接合し、Ｎ型半導体層１２は、基板１０に対して電気的に分離されている。基板１０は接地され、Ｎ型半導体層１２は、Ｎ型半導体領域４４及びＮ＋型カソード領域４２を介してダイオード６のカソード電極５２に接続される。
【００３５】
Ｎ型半導体層１２の表面には、複数のＰ型半導体領域４３と、複数のＮ型半導体領域４４が形成されている。Ｐ型半導体領域４３及びＮ型半導体領域４４は、例えばストライプ状の平面パターンで交互に配列されている。Ｐ型半導体領域４３とＮ型半導体領域４４とは離間している。
【００３６】
それぞれのＰ型半導体領域４３の表面には、Ｐ＋型アノード領域４１が形成されている。Ｐ＋型アノード領域４１のＰ型不純物濃度は、Ｐ型半導体領域４３のＰ型不純物濃度よりも高い。
【００３７】
それぞれのＮ型半導体領域４４の表面には、Ｎ＋型カソード領域４２が形成されている。Ｎ＋型カソード領域４２のＮ型不純物濃度は、Ｎ型半導体領域４４のＮ型不純物濃度よりも高い。
【００３８】
Ｐ＋型アノード領域４１とＮ＋型カソード領域４２との間には絶縁膜３０が設けられ、Ｐ＋型アノード領域４１とＮ＋型カソード領域４２は絶縁膜３０によって分離されている。
【００３９】
Ｐ＋型アノード領域４１上には、アノード電極５１が設けられている。Ｐ＋型アノード領域４１は、アノード電極５１に直接若しくは金属シリサイド層を介するなどの所望の方法でオーミックコンタクトし、電気的に接続されている。
【００４０】
Ｎ＋型カソード領域４２上には、カソード電極５２が設けられている。Ｎ＋型カソード領域４２は、カソード電極５２に直接若しくは金属シリサイド層を介するなどの所望の方法でオーミックコンタクトし、電気的に接続されている。
【００４１】
他の素子７は、ＤＭＯＳ構造のスイッチング素子５やダイオード６とは異なる構造を有し、例えばＣＭＯＳ構造を有する。図１には、他の素子７における一部（例えばＮチャネル型ＭＯＳＦＥＴ）が図示されている。
【００４２】
他の素子７は、例えば基板１０内に形成されたＮ型半導体層１３を有する。Ｎ型半導体層１３とＰ型の基板１０とはｐｎ接合し、Ｎ型半導体層１３は、基板１０に対して電気的に分離されている。
【００４３】
Ｎ型半導体層１３の表面には、Ｐ型半導体領域６５が形成されている。Ｐ型半導体領域６５の表面には、Ｎ＋型半導体領域６１とＮ＋型半導体領域６２が形成されている。Ｎ＋型半導体領域６１及びＮ＋型半導体領域６２の一方はドレイン領域、他方はソース領域として機能する。
【００４４】
Ｎ＋型半導体領域６１とＮ＋型半導体領域６２との間のチャネル領域（Ｐ型半導体領域６５の表面領域）上には、ゲート絶縁膜２９を介してゲート電極２８が設けられている。
【００４５】
また、Ｎ型半導体層１３の表面には、Ｐ型半導体領域６５に隣接してＮ型半導体領域６６が形成されている。Ｎ型半導体領域６６の表面には、Ｎ＋型半導体領域６４が形成されている。
【００４６】
Ｎ＋型半導体領域６４のＮ型不純物濃度は、Ｎ型半導体領域６６のＮ型不純物濃度よりも高い。
【００４７】
また、Ｐ型半導体領域６５の表面には、Ｐ＋型半導体領域６３が形成されている。Ｐ＋型半導体領域６３とＮ＋型半導体領域６２との間には、絶縁膜３０が形成されている。Ｐ＋型半導体領域６３とＮ＋型半導体領域６４との間には、絶縁膜３０が形成されている。
【００４８】
スイッチング素子５、ダイオード６および他の素子７のそれぞれは、基板１０に対して電気的に分離されたＮ型半導体層１１、Ｎ型半導体層１２およびＮ型半導体層１３の表面に形成されている。すなわち、スイッチング素子５、ダイオード６および他の素子７は、基板１０を通じて電気的に接続されていない。
【００４９】
基板１０は接地されているのに対して、Ｎ型半導体層１１およびＮ型半導体層１２の電位は高電位にある。したがって、スイッチング素子５、ダイオード６および他の素子７から基板１０に電流が流れにくい。
【００５０】
スイッチング素子５は、例えば大電流を出力するＨブリッジ回路、インバータ回路、ＤＣ−ＤＣコンバーター回路などに用いられる。
【００５１】
図２は、実施形態の半導体装置を備えた回路の回路図である。
【００５２】
電源と接続され、電源電圧（入力電圧）Ｖｃｃが供給される電源ライン（入力ライン）１１１と、接地端子との間に、前述したスイッチング素子（ハイサイドスイッチング素子）５と、ローサイドスイッチング素子４とが直列接続されている。
【００５３】
スイッチング素子５のソース端子（ソース電極３２）は電源ライン１１１に接続され、ドレイン端子（ドレイン電極３１）は出力ライン１１２に接続されている。
【００５４】
ローサイドスイッチング素子４は、例えばＮチャネル型ＭＯＳＦＥＴである。ローサイドスイッチング素子４のドレイン端子は、スイッチング素子５のドレイン端子および出力ライン１１２に接続されている。ローサイドスイッチング素子４のソース端子は、接地端子に接続されている。
【００５５】
また、電源ライン１１１と出力ライン１１２との間には、前述したダイオード６が接続されている。ダイオード６のアノード端子（アノード電極５１）が出力ライン１１２に接続され、カソード端子（カソード電極５２）が電源ライン１１１に接続されている。
【００５６】
出力ライン１１２には、誘導性負荷としてコイルＬが接続されている。したがって、スイッチング素子５とダイオード６は、電源とコイルＬとの間に並列接続されている。
【００５７】
ハイサイドスイッチング素子５、ローサイドスイッチング素子４、およびそれらを駆動するドライバ回路や制御回路は、１チップに集積化されている。
【００５８】
例えばＤＣ−ＤＣコンバータ（buck converter）においては、ハイサイドスイッチング素子５とローサイドスイッチング素子４とを交互にオンオフすることで、入力電圧Ｖｃｃよりも低い平均出力電圧が出力される。
【００５９】
ローサイドスイッチング素子４がオンで、ハイサイドスイッチング素子５がオフのときは、出力端子からコイルＬを経由してローサイドスイッチング素子４及び接地端子に電流が出力される。このとき、コイルＬに電流が流れエネルギーが蓄積される。
【００６０】
次に、ハイサイドスイッチング素子５とローサイドスイッチング素子４とが同時にオンにされると、電源ライン１１１からスイッチング素子５、４を介して貫通電流が接地端子に流れることになる。これを避けるために、スイッチング素子５、４のオンオフのデューティを設定するにあたって、スイッチング素子５、４が共にオフとなる期間であるデッドタイムが設定されている。
【００６１】
デッドタイム期間において、スイッチング素子５のゲートはオフであるが、コイルＬは蓄積されたエネルギーにより電流を流し続けるため、スイッチング素子５のボディダイオード（図１におけるＰ型半導体領域２３とＮ型半導体領域１１とのｐｎ接合）に回生電流が流れる。このとき、寄生ＰＮＰトランジスタ９１が動作する場合がある。
【００６２】
Ｎ型半導体層１１とＰ型基板１０とのｐｎ接合から広がる空乏層によってスイッチング素子５の高耐圧化が図られている。そのため、Ｎ型半導体層１１におけるＮ型不純物濃度およびＰ型基板１０におけるＰ型不純物濃度は低めに抑えられている。
【００６３】
Ｎ型半導体層１１におけるＮ型不純物濃度が低いことから、寄生ＰＮＰトランジスタ９１のベースの再結合電流が減少しベース抵抗９４が高くなり、基板１０に電流が流れやすくなる。
【００６４】
そして、基板１０の寄生抵抗９３も高いため、基板１０の電位が上昇しやすくなり、スイッチング素子５、基板１０および他の素子７に寄生するＮＰＮトランジスタ１００（図１）のベース電位が上昇し、寄生ＮＰＮトランジスタ１００が動作する。
【００６５】
寄生ＮＰＮトランジスタ１００が動作すると、寄生ＰＮＰトランジスタ９１のベース電流が供給され続けるため、寄生ＰＮＰトランジスタ９１はオフに戻らず、寄生ＰＮＰトランジスタ９１が動作し続けるため、寄生ＮＰＮトランジスタ１００もオフに戻らなくなる。すなわち、寄生サイリスタの動作によりラッチアップが引き起こされ、他の素子７に大電流が流れ込み、他の素子７を破壊させてしまうことが懸念される。
【００６６】
しかしながら、実施形態によれば、電源とコイルＬとの間に、スイッチング素子５に対して並列に、ダイオード６が接続されている。
【００６７】
したがって、デッドタイム期間において、コイルＬから流れる電流Ｉ１は、スイッチング素子５のドレイン側に流れる電流Ｉ"１と、ダイオード６のアノード側に流れる電流Ｉ'１とに分散され、スイッチング素子５の寄生ＰＮＰトランジスタ９１を介して基板１０に流れる電流Ｉ"３を低減することができる。
【００６８】
なお、ダイオード６にも、スイッチング素子５と同様に寄生ＰＮＰトランジスタ９２が発生するが、寄生ＰＮＰトランジスタ９２のベース抵抗９５を低減することで、基板１０に流れる電流Ｉ'３を抑制することができる。
【００６９】
すなわち、ダイオード６の寄生抵抗は、スイッチング素子５の寄生抵抗よりも低い。このため、コイルＬから流れる電流Ｉ１は、電流Ｉ'１及びＩ'２として、ダイオード６のアノードからカソードに流れやすく、基板１０に流れる電流Ｉ'３を抑制することができる。
【００７０】
基板１０に流れる電流Ｉ"３及びＩ'３が抑制されることで、高抵抗な基板１０における電位上昇が抑制され、寄生サイリスタ動作によるラッチアップによる素子破壊を防ぐことができる。
【００７１】
実施形態において、ダイオード６の寄生抵抗を、スイッチング素子５の寄生抵抗よりも低くするため、例えば、Ｎ型半導体層１２におけるＮ型不純物濃度を、Ｎ型半導体層１１におけるＮ型不純物濃度よりも高くしている。
【００７２】
図３は、ダイオード６のＮ型半導体層１２におけるＮ型不純物濃度（実線）と、スイッチング素子５のＮ型半導体層１１におけるＮ型不純物濃度（破線）の一例を表す。横軸における深さ（μｍ）は、Ｎ型半導体層１２及びＮ型半導体層１１のそれぞれの表面からの深さを表す。
【００７３】
例えば、ダイオード６のＮ型半導体層１２のピーク濃度を約５×１０１６（ｃｍ−３）とし、スイッチング素子５のＮ型半導体層１１のピーク濃度を約１．３×１０１６（ｃｍ−３）とすると、寄生抵抗が大きいスイッチング素子５のボディダイオードのＮ型半導体層１１よりも、寄生抵抗が小さいダイオード６のＮ型半導体層１２に流れる回生電流を大きくすることができる。
【００７４】
Ｎ型半導体層１２及びＮ型半導体層１１のＮ型不純物濃度の範囲は、求められる耐圧にもよるが、１×１０１６（ｃｍ−３）〜１×１０１８（ｃｍ−３）に設定される。
【００７５】
また、図１に示す実施形態においては、スイッチング素子５のＮ型半導体層１１と、ダイオード６のＮ型半導体層１２とは、Ｐ型基板１０内に分離して形成されている。すなわち、Ｎ型半導体層１１とＮ型半導体層１２との間に、それらと逆導電型のＰ型半導体領域が形成されている。
【００７６】
このため、Ｎ型半導体層１１とＮ型半導体層１２との間のキャリア移動が抑制され、スイッチング素子５及びダイオード６をそれぞれ誤動作しにくくできる。
【００７７】
また、ダイオード６の寄生抵抗を、スイッチング素子５の寄生抵抗よりも低くするため、例えば、ダイオード６におけるアノード領域４１とカソード領域４２との間の距離を、スイッチング素子５におけるドレイン領域２１とソース領域２２との間の距離よりも短くしている。ここでの距離は、両領域間を最短距離で結ぶ直線距離を表す。
【００７８】
また、ダイオード６の寄生抵抗を、スイッチング素子５の寄生抵抗よりも低くするため、例えば、ダイオード６の配線抵抗を、スイッチング素子５の配線抵抗よりも低くすることもできる。
【００７９】
ダイオード６の配線抵抗は、図４に示すアノード配線抵抗Ｒａｘとカソード配線抵抗Ｒｋｘとの和である。アノード配線抵抗Ｒａｘは、アノード領域４１と出力ライン１１２とを接続する配線の抵抗（アノード電極５１の抵抗も含む）を表す。カソード配線抵抗Ｒｋｘは、カソード領域４２と電源ライン１１１とを接続する配線の抵抗（カソード電極５２の抵抗も含む）を表す。
【００８０】
スイッチング素子５の配線抵抗は、図４に示すドレイン配線抵抗Ｒｄｘとソース配線抵抗Ｒｓｘとの和である。ドレイン配線抵抗Ｒｄｘは、ドレイン領域２１と出力ライン１１２とを接続する配線の抵抗（ドレイン電極３１の抵抗も含む）を表す。ソース配線抵抗Ｒｓｘは、ソース領域２２と電源ライン１１１とを接続する配線の抵抗（ソース電極３２の抵抗も含む）を表す。
【００８１】
例えば、スイッチング素子５の配線抵抗（Ｒｓｘ＋Ｒｄｘ）を１０ｍΩ、ダイオード６の配線抵抗（Ｒａｘ＋Ｒｋｘ）を５ｍΩにすれば、コイルＬからの回生電流Ｉ１は、スイッチング素子５よりもダイオード６の方に流れやすくなる。
【００８２】
例えば、ダイオード６の配線（アノード電極５１及びカソード電極５２も含む）の幅を、スイッチング素子５の配線（ドレイン電極３１及びソース電極３２も含む）の幅よりも大きくすることで、ダイオード６の配線抵抗をスイッチング素子５の配線抵抗よりも低くできる。
【００８３】
また、ダイオード６におけるアノード領域４１及びカソード領域４２に対して電極がコンタクトするビアの数を、スイッチング素子５におけるドレイン領域２１及びソース領域２２に対して電極がコンタクトするビアの数よりも多くすることで、ダイオード６の配線抵抗をスイッチング素子５の配線抵抗よりも低くできる。
【００８４】
図５は、他の実施形態の半導体装置の模式断面図である。
【００８５】
図５に示す半導体装置では、スイッチング素子５におけるＮ型半導体層１１と基板１０との間に、Ｎ＋型埋め込み層１２０が設けられている。また、ダイオード６におけるＮ型半導体層１２と基板１０との間に、Ｎ＋型埋め込み層１２０が設けられている。また、他の素子７におけるＮ型半導体層１３と基板１０との間に、Ｎ＋型埋め込み層１２０が設けられている。
【００８６】
Ｎ＋型埋め込み層１２０のＮ型不純物濃度は、Ｎ型半導体層１１のＮ型不純物濃度、Ｎ型半導体層１２のＮ型不純物濃度、およびＮ型半導体層１３のＮ型不純物濃度よりも高い。
【００８７】
Ｎ＋型埋め込み層１２０の電位は、電源電位Ｖｃｃが与えられる。このＮ＋型埋め込み層１２０によって、スイッチング素子５、ダイオード６および他の素子７のそれぞれは、確実に基板電位から分離される。
【００８８】
図６は、さらに他の実施形態の半導体装置の模式断面図である。
【００８９】
図６に示す半導体装置では、スイッチング素子５及びダイオード６は、それら素子間で分離されずにつながった同じＮ型半導体層１５の表面に形成されている。この場合でも、スイッチング素子５及びダイオード６は、Ｎ型半導体層１５によってＰ型基板１０から電気的に分離される。
【００９０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
例えばスイッチング素子としてはＮ型ＭＯＳＦＥＴ用いても構わない。その場合は第１の半導体層はＰ型半導体となる。例えば第１の半導体層の周りを包含するＮ型の半導体層を更に追加する事によりＰ型の第１の半導体層とＰ型半導体基板とを電気的に分離することができる。したがって、半導体基板と第１の半導体層が異なる導電型になるとは限らない。基板と第１の半導体層を電気的に分離する半導体層を設けることにより、基板と第１の半導体層は同じ導電型としても、本願発明の効果を得ることができる。
更に、ダイオードにおいても、第２の半導体層をＰ型とするダイオードであっても、例えば第２の半導体層の周りを包含するＮ型の半導体層を更に追加することによりＰ型の第２の半導体層とＰ型半導体基板とを電気的に分離することができる。
【符号の説明】
【００９１】
５…スイッチング素子、６…ダイオード、７…他の素子、１０…基板、１１…第１の半導体層、１２…第２の半導体層、２１…ドレイン領域、２２…ソース領域、２７…チャネル領域、２８…ゲート電極、４１…アノード領域、４２…カソード領域、１２０…埋め込み層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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