(57)【特許請求の範囲】
【請求項１】
第１の電源回路と、論理回路と、記憶回路を有し、
前記記憶回路は、容量素子と、前記容量素子における電荷の供給、保持、放出を制御するトランジスタとを有し、
前記第１の電源回路は、前記論理回路及び前記記憶回路に電力を供給し、
前記論理回路は、入力された信号の演算結果を前記記憶回路に記憶させ、
前記記憶回路は、前記電力が遮断される前に、前記トランジスタをオフ状態とすることで、前記電力の供給が停止しても前記演算結果を保持し、
前記記憶回路が保持する前記演算結果は、前記記憶回路に接続された読み出し回路により検出されることを特徴とする信号処理装置。
【請求項２】
請求項１において、
前記記憶回路が保持する前記演算結果は、前記電力の供給が停止しても検出されることを特徴とする信号処理装置。
【請求項３】
請求項１または請求項２のいずれか一項において、
前記読み出し回路は、第２の電源回路に接続されていることを特徴とする信号処理装置。
【請求項４】
請求項１乃至請求項３のいずれか一項において、
前記トランジスタは、酸化物半導体にチャネルが形成されることを特徴とする信号処理装置。
【請求項５】
請求項４において、
前記酸化物半導体は、Ｓｎ、Ｚｎ、Ｇａ、Ａｌ、Ｍｎ及びＣｏから選ばれた１つまたは複数の元素と、Ｉｎを含むことを特徴とする信号処理装置。
【請求項６】
請求項４または請求項５のいずれか一項において、
前記酸化物半導体は、結晶性を有することを特徴とする信号処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
電源を切っても記憶しているデータが消えない信号処理装置に関する。また、電源を切っても記憶しているデータを読み出すことが可能な信号処理装置に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、半導体素子、電気光学装置、記憶装置、信号処理装置、半導体回路および電子機器は全て半導体装置である。
【背景技術】
【０００３】
中央演算処理装置（ＣＰＵ：Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）などの信号処理回路は、その用途によって多種多様な構成を有しているが、一般的に、データやプログラムを記憶するためのメインメモリの他に、レジスタ、キャッシュメモリなど、各種の記憶装置が設けられている。レジスタは、演算処理やプログラムの実行状態の保持などのために一時的にデータを保持する役割を担っている。また、キャッシュメモリは、演算回路とメインメモリの間に介在し、メインメモリへのアクセスを減らして演算処理を高速化させることを目的として設けられている。
【０００４】
レジスタやキャッシュメモリ等の記憶装置は、メインメモリよりも高速でデータの書き込みを行う必要がある。よって、通常は、レジスタとしてフリップフロップが、キャッシュメモリとしてＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等が用いられる。つまり、これらのレジスタ、キャッシュメモリ等には、電源電位の供給が途絶えるとデータを消失してしまう揮発性の記憶装置が用いられている。
【０００５】
消費電力を抑えるため、データの入出力が行われない期間において信号処理回路への電力の供給を一時的に停止するという方法が提案されている。その方法では、レジスタ、キャッシュメモリ等の揮発性の記憶装置の周辺に不揮発性の記憶装置を配置し、上記データをその不揮発性の記憶装置に一時的に記憶させる。こうして、信号処理回路において電源電位の供給を停止する間も、レジスタ、キャッシュメモリ等に記憶されたデータは保持される。（例えば、特許文献１参照）。
【０００６】
また、信号処理回路において長時間の電力の供給停止を行う際には、電力の供給停止の前に、揮発性の記憶装置内のデータをハードディスク、フラッシュメモリ等の外部記憶装置に移すことで、データの消失を防ぐこともできる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平１０−０７８８３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
信号処理回路において電力の供給を停止する間、揮発性の記憶装置の周辺に配置した不揮発性の記憶装置へ揮発性の記憶装置のデータを記憶させる方法では、これらの不揮発性の記憶装置として主に磁気素子や強誘電体が用いられているため、信号処理装置の作製工程が複雑である。
【０００９】
また、信号処理装置において電力の供給を停止する間、外部記憶装置に揮発性の記憶装置のデータを記憶させる方法では、外部記憶装置から揮発性の記憶装置にデータを戻すのには時間を要する。よって、外部記憶装置によるデータのバックアップは、消費電力の低減を目的とした短時間の電源停止には適さない。
【００１０】
上述の課題に鑑み、本発明の一態様は、消費電力を抑えることができる信号処理装置の提供を目的の一つとする。
【００１１】
本発明の一態様は、電力の供給を停止している間も記憶しているデータを読み出すことができる信号処理装置の提供を目的の一つとする。
【課題を解決するための手段】
【００１２】
記憶回路に、酸化物半導体にチャネルが形成されるトランジスタを適用することで、電力の供給を停止している間もデータの保持（記憶）を可能とすることができる。また、電力の供給を停止している間も記憶しているデータの読み出しを可能とすることができる。
【００１３】
酸化物半導体にチャネルが形成されるトランジスタを有する記憶回路は、非破壊読み出しが可能であるため、電力の供給を停止している間も、複数回の読み出しが可能となる。
【００１４】
本発明の一態様は、電源回路と、論理回路と、記憶回路を有し、記憶回路は、容量素子と、容量素子における電荷の供給、保持、放出を制御するトランジスタとを有し、電源回路は、論理回路及び記憶回路に電力を供給し、論理回路は、入力された信号の演算結果を記憶回路に記憶させ、記憶回路は、電源回路からの電力が遮断される前に、トランジスタをオフ状態とすることで、電力の供給が停止しても演算結果を保持することを特徴とする信号処理装置である。
【００１５】
また、本発明の一態様は、第１の電源回路と、論理回路と、記憶回路を有し、記憶回路は、容量素子と、容量素子における電荷の供給、保持、放出を制御するトランジスタとを有し、第１の電源回路は、論理回路及び記憶回路に電力を供給し、論理回路は、入力された信号の演算結果を記憶回路に記憶させ、記憶回路は、第１の電源回路からの電力が遮断される前に、トランジスタをオフ状態とすることで、電力の供給が停止しても演算結果を保持し、記憶回路が保持する演算結果は、記憶回路に接続された読み出し回路により検出されることを特徴とする信号処理装置である。
【００１６】
読み出し回路は、第２の電源回路に接続され、第２の電源回路から電力が供給される。このため、信号処理装置に第１の電源回路から電力が供給されない状態であっても、記憶回路が保持している演算結果（データ）を読み出すことが可能である。
【００１７】
酸化物半導体にチャネルが形成されるトランジスタのオフ電流は、著しく低い。そのため、当該トランジスタを用いることによって、信号処理装置に電力が供給されない間も、記憶回路内の電荷の移動を抑えることができる。
【００１８】
酸化物半導体としては、Ｓｎ、Ｚｎ、Ｇａ、Ａｌ、Ｍｎ及びＣｏから選ばれた１つまたは複数の元素と、Ｉｎとを含む材料を用いることができる。
【００１９】
本明細書で開示する信号処理装置は、演算処理終了後にデータを記憶回路に保持することで、電力の供給を停止することができる。このため、消費電力の大幅な低減が実現可能となる。本明細書で開示する信号処理装置を用いることで、消費電力が低減された半導体装置を実現することができる。
【００２０】
また、信号処理装置に記憶回路を複数設けてもよい。信号処理装置が電力停止から復帰する際に必要な情報を、記憶回路に記憶させておくこともできる。
【発明の効果】
【００２１】
本発明の一態様により、消費電力の少ない信号処理装置を提供することができる。
【００２２】
本発明の一態様により、電力の供給を停止している間も記憶しているデータを読み出すことができる信号処理装置を提供することができる。
【００２３】
本発明の一態様は、上記課題の少なくとも一を解決することができる。
【図面の簡単な説明】
【００２４】
【図１】信号処理装置と読み出し回路の構成を説明するブロック図。
【図２】記憶回路と読み出し回路の構成を説明する回路図。
【図３】信号処理装置の動作を説明するタイミングチャート。
【図４】信号処理装置と読み出し回路の構成を説明するブロック図。
【図５】記憶回路の構成を説明する図。
【図６】ＣＰＵのブロック図。
【図７】トランジスタの作製工程を説明する図。
【図８】トランジスタの作製工程を説明する図。
【図９】トランジスタの作製工程を説明する図。
【図１０】トランジスタの構成を示す断面図。
【図１１】酸化物半導体を有するトランジスタの構成を示す断面図。
【図１２】電子機器の構成を示す図。
【図１３】酸化物半導体材料の構造を説明する図。
【図１４】酸化物半導体材料の構造を説明する図。
【図１５】酸化物半導体材料の構造を説明する図。
【図１６】計算によって得られた移動度のゲート電圧依存性を説明する図。
【図１７】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図１８】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図１９】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図２０】計算に用いたトランジスタの断面構造を説明する図。
【図２１】酸化物半導体膜を用いたトランジスタ特性のグラフ。
【図２２】試料１のトランジスタのＢＴ試験後のＶｇｓ−Ｉｄｓ特性を示す図。
【図２３】試料２であるトランジスタのＢＴ試験後のＶｇｓ−Ｉｄｓ特性を示す図。
【図２４】試料Ａおよび試料ＢのＸＲＤスペクトルを示す図。
【図２５】トランジスタのオフ電流と測定時基板温度との関係を示す図。
【図２６】Ｉｄｓおよび電界効果移動度のＶｇｓ依存性を示す図。
【図２７】基板温度としきい値電圧の関係および基板温度と電界効果移動度の関係を示す図。
【図２８】半導体装置の上面図及び断面図。
【図２９】半導体装置の上面図及び断面図。
【発明を実施するための形態】
【００２５】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２６】
なお、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れかわることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れかえて用いることができるものとする。
【００２７】
「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限はない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
【００２８】
回路図上は独立している構成要素どうしが電気的に接続しているように図示されている場合であっても、実際には、例えば配線の一部が電極としても機能する場合など、一の導電膜が、複数の構成要素の機能を併せ持っている場合もある。本明細書において電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
【００２９】
図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【００３０】
「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではない。
【００３１】
なお、電圧とは２点間における電位差のことをいい、電位とはある一点における静電場の中にある単位電荷が持つ静電エネルギー（電気的な位置エネルギー）のことをいう。ただし、一般的に、ある一点における電位と基準となる電位（例えば接地電位）との電位差のことを、単に電位もしくは電圧と呼び、電位と電圧が同義語として用いられることが多い。このため、本明細書では特に指定する場合を除き、電位を電圧と読み替えてもよいし、電圧を電位と読み替えてもよいこととする。
【００３２】
（実施の形態１）
本発明の一態様の構成について、図１及び図２を用いて説明する。図１は、信号処理装置１００と、信号処理装置１００に接続する読み出し回路１０４の構成を説明するブロック図である。
【００３３】
なお、ＣＰＵ、マイクロプロセッサ、画像処理回路、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）等のＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）等が、本発明の信号処理装置の範疇に含まれる。
【００３４】
信号処理装置１００は、入力されたデータに基づいて各種の処理を行う論理回路１０１と、論理回路１０１に電力を供給する電源回路１０３と、論理回路１０１で処理されたデータを記憶する記憶回路１０２を有する。
【００３５】
また、記憶回路１０２は読み出し回路１０４と接続されている。読み出し回路１０４は、電源回路１０３とは異なる電源回路１０５から電力が供給される。なお、電源回路１０３を第１の電源回路、電源回路１０５を第２の電源回路と読み替えることができる。
【００３６】
論理回路１０１は、各種の論理回路で構成され、入力端子ＩＮから入力されたデータを、外部から入力されるクロック信号ＣＬＫと同期しながら処理し、記憶回路１０２を介して読み出し回路１０４へ出力する。なお、信号処理装置１００に記憶回路１０２を複数設ける構成としてもよい。
【００３７】
図２に、記憶回路１０２及び読み出し回路１０４に適用できる具体的な回路構成の一例を示す。図２に示す記憶回路１０２は、トランジスタ１２１と、容量素子１２２とを有する。トランジスタ１２１は、チャネルが形成される半導体層に酸化物半導体を用いたトランジスタである。なお、記憶回路１０２は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の回路素子をさらに有していても良い。図２において、トランジスタ１２１はチャネルが形成される半導体層に酸化物半導体を用いたトランジスタであることを示すためにＯＳの符号を付す。
【００３８】
なお、容量素子１２２は、トランジスタの寄生容量等を積極的に利用することによって省略することも可能である。
【００３９】
記憶回路１０２において、トランジスタ１２１のゲートと、ソースまたはドレインの一方は論理回路１０１に電気的に接続され、ソースまたはドレインの他方は容量素子１２２の一対の電極のうちの一方の電極に電気的に接続されている。また、容量素子１２２の他方の電極は、電源端子１１５に電気的に接続されている。トランジスタ１２１のソースまたはドレインの他方と、容量素子１２２の一方の電極が電気的に接続されている部位を、ノード１２３と称する。
【００４０】
図２に示す読み出し回路１０４は、ｐ型のトランジスタであるトランジスタ１２４と、ｎ型のトランジスタであるトランジスタ１２５を有する。トランジスタ１２４のソースまたはドレインの一方は電源端子１１６に電気的に接続され、トランジスタ１２４のソースまたはドレインの他方は、トランジスタ１２５のソースまたはドレインの一方に電気的に接続されている。トランジスタ１２５のソースまたはドレインの他方は、電源端子１１７に電気的に接続されている。
【００４１】
トランジスタ１２４及びトランジスタ１２５のゲートは、ノード１２３に電気的に接続している。また、トランジスタ１２４のソースまたはドレインの他方と、トランジスタ１２５のソースまたはドレインの一方は、出力端子ＯＵＴに電気的に接続されている。図２では、読み出し回路１０４として、ＣＭＯＳインバータ回路を用いる例について示しているが、これに限定されない。また、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の回路素子をさらに有していても良い。
【００４２】
電源端子１１６には、電源回路１０５から高電源電位Ｖｄｄ２が供給され、電源端子１１７には低電源電位Ｖｓｓ２が供給されている。また、論理回路１０１の電源端子１１１には電源回路１０３から高電源電位Ｖｄｄ１が供給され、電源端子１１２には低電源電位Ｖｓｓ１が供給されている。
【００４３】
なお、高電源電位とは、基準電位より高い電位の信号のことであり、低電源電位とは基準電位以下の電位の信号のことをいう。また、高電源電位及び低電源電位ともに、トランジスタが動作できる程度の電位、すなわち高電源電位の信号がゲートに印加されることでトランジスタがオン状態となり、低電源電位の信号が印加されることでトランジスタがオフ状態となる電位であることが望ましい。
【００４４】
また、電源端子１１１に供給される高電源電位Ｖｄｄ１と、電源端子１１６に供給される高電源電位Ｖｄｄ２は、同電位でもよいし、異なる電位でも良い。また、電源端子１１２に供給される低電源電位Ｖｓｓ１、電源端子１１５に供給される低電源電位Ｖｓｓ３、及び電源端子１１７に供給される低電源電位Ｖｓｓ２は、基準電位でもよいし、共通電位もしくは接地電位でもよい。また、固定電位であれば、電源端子１１２に供給される低電源電位Ｖｓｓ１、電源端子１１５に供給される低電源電位Ｖｓｓ３、及び電源端子１１７に供給される低電源電位Ｖｓｓ２をそれぞれ異なる電位としても良い。
【００４５】
酸化物半導体層にチャネルが形成されるトランジスタのオフ電流は、結晶性を有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため、当該トランジスタをトランジスタ１２１として用いることによって、信号処理装置１００に電力が供給されない間も、容量素子１２２に蓄積された電荷の移動を抑えることができる。よって、ノード１２３の電位を保つことが可能となる。
【００４６】
また、トランジスタ１２１は、酸化物半導体層を挟んで上下に２つのゲートを有するトランジスタとすることができる。一方のゲートに制御信号を入力し、他方のゲートには、別の制御信号を入力することができる。別の制御信号は、一定の電位の信号であってもよい。一定の電位は、低電源電位や高電源電位であってもよい。なお、２つのゲートを電気的に接続し、制御信号を入力してもよい。他方のゲートに入力する信号によって、トランジスタ１２１のしきい値電圧等を制御することが可能である。また、トランジスタ１２１のオフ電流を更に低減することも可能である。また、トランジスタ１２１のオン電流を増大させることも可能である。
【００４７】
また、論理回路１０１及び読み出し回路１０４をトランジスタを用いて構成する場合に、当該トランジスタは、酸化物半導体以外の半導体でなる層または基板にチャネルが形成されるトランジスタとすることができる。例えば、シリコン層またはシリコン基板にチャネルが形成されるトランジスタとすることができる。また、論理回路１０１及び読み出し回路１０４に用いられるトランジスタ全てを、チャネルが酸化物半導体層に形成されるトランジスタとすることもできる。または、論理回路１０１及び読み出し回路１０４に用いられるトランジスタのうちのいずれかは、チャネルが酸化物半導体層に形成されるトランジスタであり、残りのトランジスタは酸化物半導体以外の半導体でなる層または基板にチャネルが形成されるトランジスタとすることもできる。
【００４８】
シリコン層またはシリコン基板にチャネルが形成されるトランジスタは、チャネルが酸化物半導体層に形成されるトランジスタよりもスイッチング速度が速く、オン電流が大きいという特徴がある。そのため、シリコン層またはシリコン基板にチャネルが形成されるトランジスタと、チャネルが酸化物半導体層に形成されるトランジスタとを組み合わせて用いた回路では、当該回路の動作速度を高めつつ、リーク電流を抑制することができる。信号処理装置１００において、シリコン層またはシリコン基板にチャネルが形成されるトランジスタと、チャネルが酸化物半導体層に形成されるトランジスタとを組み合わせて用いることによって、信号処理装置１００の動作速度を高めつつ、消費電力を低減することが可能である。
【００４９】
次に、図３のタイミングチャートを用いて、信号処理装置１００の動作の一例について説明する。なお、図３では入力または出力される信号（電位）がハイレベルの場合をデータ”１”に対応させ、ローレベルの場合をデータ”０”に対応させた例を示すがこれに限定されない。信号ＩＮがローレベルの場合をデータ”１”に対応させ、ハイレベルの場合をデータ”０”に対応させてもよい。
【００５０】
信号処理装置１００において、電力の供給の後、消費電力を削減するために電力の供給を停止し、再び電力を供給する場合の駆動方法は以下のようにすることができる。
【００５１】
信号処理装置１００は、クロック信号ＣＬＫの立ち上がりもしくは立ち下がりに同期してデータ格納を行う、所謂、エッジセンシティブ・ラッチ回路に、トランジスタ１２１と容量素子１２２を追加した構成とすることができる。なお、エッジセンシティブ・ラッチ回路に限らず、クロック信号ＣＬＫが高電位もしくは低電位の際にデータ格納を行う、所謂、レベルセンシティブ・ラッチ回路に、トランジスタ１２１と容量素子１２２を追加した構成とすることもできる。なお、クロック信号ＣＬＫ以外に、クロック信号ＣＬＫの反転信号を用いてもよい。
【００５２】
（通常動作）
第１の期間Ｔ１は、通常動作を行う期間ということができる。第１の期間Ｔ１において、論理回路１０１の電源端子１１１に高電源電位Ｖｄｄ１を供給した状態で、クロック信号ＣＬＫに同期して、入力端子ＩＮからデータの信号電位が論理回路１０１に入力される。論理回路１０１からは、トランジスタ１２１をオン状態とする信号が出力される。また、論理回路１０１は、入力された信号を演算処理し、演算結果（データ）を記憶回路１０２に供給する。
【００５３】
論理回路１０１の演算結果は、トランジスタ１２１を介してノード１２３に供給される。すなわち、容量素子１２２に演算結果に応じた電荷が蓄積される。
【００５４】
（電力供給停止前の動作）
第２の期間Ｔ２は、電力供給停止前の動作を行う期間ということができる。第２の期間Ｔ２においては、まず、論理回路１０１からトランジスタ１２１をオフ状態とする信号を出力し、トランジスタ１２１をオフ状態とする。こうして、容量素子１２２に蓄積された電荷を保持し、ノード１２３の電位を一定に保つ。
【００５５】
なお、トランジスタ１２１のゲートには、クロック信号ＣＬＫとは異なる制御信号が入力されている。つまり、トランジスタ１２１のオン状態及びオフ状態は、クロック信号ＣＬＫとは異なる制御信号によって、独立したタイミングで制御することが可能である。そのため、論理回路１０１への電力の供給を停止する前に、トランジスタ１２１をオフ状態とすることができる。こうして、演算結果を正確に容量素子１２２に保持させることができる。
【００５６】
（電力供給停止の動作）
第３の期間Ｔ３及び第４の期間Ｔ４は、電力供給停止の動作を行う期間ということができる。第３の期間Ｔ３においては、論理回路１０１への高電源電位Ｖｄｄ１の供給を停止する。なお、トランジスタ１２１はオフ状態のままである。論理回路１０１への高電源電位Ｖｄｄ１の供給が停止した後においても、論理回路１０１から供給されたデータは容量素子１２２によって保持される。トランジスタ１２１はリーク電流が極めて小さいため、容量素子１２２によって保持された信号（電位）を長期間保つことができる。こうして、記憶回路１０２は高電源電位Ｖｄｄ１の供給が停止した後も、データを保持することができる。
【００５７】
そして、高電源電位Ｖｄｄ１の供給を停止した後に、第４の期間Ｔ４において、クロック信号ＣＬＫの供給を停止する。ここで、第４の期間Ｔ４はクロック信号停止期間と呼ぶこともできる。クロック信号ＣＬＫの供給を停止することによって、信号処理装置１００の消費電力を更に低減することができる。
【００５８】
なお、高電源電位及び低電源電位の少なくとも一方が供給されないとき、電力が供給されていない（電力の供給が停止されている）とみなすことができる。また、例えば、高電源電位を低電源電位と等しい電位とすることによって、電力が供給されていない状態とすることもできる。例えば、高電源電位と低電源電位とを共に接地電位とすることによって、電力は供給されていない状態とすることもできる。また、電源端子１１１及び電源端子１１２の一方もしくは両方を、電気的に浮遊した状態（フローティング状態）とした時も、電力が供給されていないとみなすことができる。
【００５９】
また、高電源電位及び低電源電位の供給を行ったまま、クロック信号ＣＬＫの供給のみを停止させてもよい。
【００６０】
また、読み出し回路１０４の電源端子１１６には、電源回路１０３とは異なる電源回路１０５から高電源電位Ｖｄｄ２が供給されている。このため、信号処理装置１００が停止している間も、読み出し回路１０４を動作させて、記憶回路１０２に保持されているデータを検出することが可能となる。
【００６１】
（電力供給再開の動作）
第５の期間Ｔ５及び第６の期間Ｔ６は電力供給再開の動作を行う期間ということができる。第５の期間Ｔ５において、クロック信号ＣＬＫの供給を開始する。そして、高電源電位Ｖｄｄ１の供給が再開された（第６の期間Ｔ６）後、トランジスタ１２１をオン状態とする。このようにして、第１の期間Ｔ１と同様の、通常動作を再開することができる（第７の期間Ｔ７）。
【００６２】
本発明の一態様である信号処理装置１００及びその駆動方法では、クロック信号ＣＬＫに同期して演算処理を行う論理回路１０１に電力が供給されない間も、データを記憶回路１０２によって保持することが可能となる。ここで、記憶回路１０２が有するトランジスタ１２１は、オフ電流が極めて小さい。例えば、トランジスタ１２１のオフ電流は、結晶性を有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。
【００６３】
そのため、論理回路１０１に電力が供給されない間も記憶回路１０２に保持された信号は長期間にわたり保たれる。信号処理装置１００は電力の供給が停止した間も記憶内容（データ）を保持することが可能であり、信号処理装置１００が停止している間も、ノード１２３に保持されているデータを破壊することなく読み出すことが可能である。
【００６４】
また、トランジスタ１２１のゲートには、クロック信号ＣＬＫとは異なる制御信号が入力されている。つまり、トランジスタ１２１のオン状態及びオフ状態は、クロック信号ＣＬＫとは異なる制御信号によって、独立したタイミングで制御することが可能である。そのため、論理回路１０１への電力の供給を停止する前に、トランジスタ１２１をオフ状態とすることができる。こうして、データを正確に容量素子１２２に保持させることができる。また、電力の供給を再開した後、トランジスタ１２１をオン状態とすることによって、データを保持するノード１２３の電位の変動を抑制することができる。こうして、容量素子１２２に保持された信号（電位）を正確に保持させることができる。
【００６５】
このような記憶回路１０２を、信号処理装置１００に用いることで、電力の供給停止によるデータの消失を防ぐことができる。また、電力の供給を再開した後、短時間で電力供給停止前の状態に復帰することも可能となる。
【００６６】
特に、このような記憶回路１０２を、ＣＰＵ、メモリ、及び周辺制御装置のそれぞれに用いることによって、ＣＰＵを用いたシステム全体で、電力の供給停止を可能とする。また、電力の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。こうして、短い時間でも電源停止を行うことができるため、当該システム全体の消費電力を削減することができる。
【００６７】
また、図３では、第７の期間Ｔ７の期間中に、読み出し回路１０４への電力の供給を停止し、読み出し回路１０４の動作を停止させる例を示している。読み出し回路１０４は、どの期間においても動作させ、または停止させることができる。
【００６８】
読み出し回路１０４の動作中は、記憶回路１０２に保持されたデータに応じた出力が、出力端子ＯＵＴから供給される。読み出し回路１０４の停止中は、出力端子ＯＵＴからどのような出力が供給されるか不明な状態（Ｄｏｎ’ｔ  ｃａｒｅ状態）となる。
【００６９】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【００７０】
（実施の形態２）
本実施の形態では、図１とは異なる構成について、図４を用いて説明する。
【００７１】
図４に示す信号処理装置１５０は、図１に示した信号処理装置１００から電源回路１０３を分離した構成を有する。また、信号処理装置１５０と読み出し回路１０４への電力の供給は、電源回路１５１から、電力振り分け回路１５２を介して行う。
【００７２】
電力振り分け回路１５２により、電源回路１５１から論理回路１０１及び読み出し回路１０４への電力の供給停止を、独立して行うことが可能となる。また、電力振り分け回路１５２は、電力振り分け回路１５２に接続する回路に応じて、異なる大きさの電力を供給することも可能である。
【００７３】
このように、複数の電源回路を一つに統合することで、半導体装置の設計が容易となり、生産性を向上させることができる。
【００７４】
（実施の形態３）
本実施の形態では、記憶回路の他の構成例について、図５を用いて説明する。
【００７５】
図５に示す記憶回路２００は、位相反転回路２０１と、位相反転回路２０２と、チャネルが形成される半導体層に酸化物半導体を用いたトランジスタ１２１と、容量素子１２２とを有する。なお、記憶回路２００は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の回路素子をさらに有していても良い。
【００７６】
なお、容量素子１２２は、トランジスタの寄生容量等を積極的に利用することによって省略することも可能である。
【００７７】
位相反転回路２０１の出力端子（図中、ｏｕｔと表記）は、トランジスタ１２１のソース及びドレインの一方と電気的に接続される。トランジスタ１２１のソース及びドレインの他方は容量素子１２２の一対の電極のうちの一方及び位相反転回路２０２の入力端子（図中、ｉｎと表記）と電気的に接続される。位相反転回路２０２の出力端子（図中、ｏｕｔと表記）は、位相反転回路２０１の入力端子（図中、ｉｎと表記）と電気的に接続される。記憶回路２００の入力端子２１１から入力されたデータに対応する信号は、位相反転回路２０１に入力される。位相反転回路２０１は、電力が供給されている間は、入力された信号の反転信号を出力する。位相反転回路２０２は、電力が供給されている間は、入力された信号の反転信号を出力する。位相反転回路２０１及び位相反転回路２０２としては、例えばインバータ、ＮＡＮＤ回路、ＮＯＲ回路等を用いることができる。
【００７８】
なお、位相反転回路２０１及び位相反転回路２０２は、電力が供給されている間は、クロック信号ＣＬＫ及びクロック信号ＣＬＫの反転信号の一方または両方に同期して、入力された信号の反転信号を出力する、または、出力がフローティング（ハイ・インピーダンス）状態となるような回路であってもよい。位相反転回路２０１及び位相反転回路２０２として、例えばスリーステートバッファ、クロックドインバータ等を用いることができる。
【００７９】
また、トランジスタ１２１のゲートには、端子２１３からクロック信号ＣＬＫ及びクロック信号ＣＬＫの反転信号とは異なる制御信号が入力される。つまり、トランジスタ１２１のオン状態及びオフ状態は、クロック信号ＣＬＫ及びクロック信号ＣＬＫの反転信号とは異なる制御信号によって、独立したタイミングで制御することが可能である。
【００８０】
位相反転回路２０１及び位相反転回路２０２の電力は、実施の形態１で示した電源回路１０３から供給されてもよいし、実施の形態２で示したように電源振り分け回路１５２を介して供給されてもよい。
【００８１】
また、記憶回路２００に、クロック信号ＣＬＫ及びクロック信号ＣＬＫの反転信号の一方または両方が入力される演算回路を設けてもよい。
【００８２】
電力が供給され且つトランジスタ１２１がオン状態の場合には、位相反転回路２０１と位相反転回路２０２によって帰還ループが形成される。この帰還ループによって、データを保持する。よって、電力が供給され且つトランジスタ１２１がオン状態の場合には、位相反転回路２０１と位相反転回路２０２によって、フリップフロップ回路、ラッチ回路が構成されているとみなすこともできる。つまり、図５に示した構成は、フリップフロップ回路やラッチ回路において、トランジスタ１２１と、容量素子１２２と、が追加された構成に対応する。
【００８３】
具体的には、フリップフロップ回路やラッチ回路中のデータが保持されるノードであって、フリップフロップ回路やラッチ回路を構成する位相反転回路２０１の出力端子（ｏｕｔ）と、記憶回路２００の出力端子２１２との間に存在するノード１２３において、容量素子１２２の一対の電極のうちの一方が電気的に接続される。また、フリップフロップ回路やラッチ回路を構成する位相反転回路２０１の出力端子（ｏｕｔ）と、容量素子１２２の一方の電極が接続されたノード１２３との電気的接続を選択的に行うように、トランジスタ１２１が追加される。
【００８４】
図５に示した構成において容量素子１２２の一対の電極のうちの一方の電位（ノード１２３の電位）を、記憶回路２００の出力電位とすることができる。当該出力電位は、記憶回路２００に入力されたデータに対応する電位である。
【００８５】
図５に示した構成では、容量素子１２２の一対の電極のうちの他方は、接地されている（接地電位が与えられている）例を示した。これに限定されず、容量素子１２２の一対の電極のうちの他方は、基準電位などの一定の電位が入力される構成とすることができる。
【００８６】
図５に示した構成において、位相反転回路２０１及び位相反転回路２０２をトランジスタを用いて構成する場合に、当該トランジスタは、酸化物半導体以外の半導体でなる層または基板にチャネルが形成されるトランジスタとすることができる。例えば、シリコン層またはシリコン基板にチャネルが形成されるトランジスタとすることができる。また、位相反転回路２０１及び位相反転回路２０２に用いられるトランジスタ全てを、チャネルが酸化物半導体層に形成されるトランジスタとすることもできる。または、位相反転回路２０１及び位相反転回路２０２に用いられるトランジスタのうちのいずれかは、チャネルが酸化物半導体層に形成されるトランジスタであり、残りのトランジスタは酸化物半導体以外の半導体でなる層または基板にチャネルが形成されるトランジスタとすることもできる。
【００８７】
記憶回路２００において、シリコン層またはシリコン基板にチャネルが形成されるトランジスタと、チャネルが酸化物半導体層に形成されるトランジスタとを組み合わせて用いることによって、記憶回路２００の動作速度を高めつつ、消費電力を低減することが可能である。
【００８８】
なお、信号処理装置１００の記憶回路として、本実施の形態に開示した記憶回路２００を用いた場合においても、実施の形態１と同様に動作させることが可能である。また、信号処理装置１００に記憶回路２００を複数設ける構成としてもよい。
【００８９】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【００９０】
（実施の形態４）
本実施の形態では、本発明の一態様に係る半導体装置の一例として、ＣＰＵの構成について説明する。
【００９１】
図６に、本実施の形態のＣＰＵの構成を示す。図６に示すＣＰＵは、基板９９００上に、ＡＬＵ９９０１、ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２、Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ９９０３、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５、Ｒｅｇｉｓｔｅｒ９９０６、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７、Ｂｕｓ・Ｉ／Ｆ９９０８、書き換え可能なＲＯＭ９９０９、ＲＯＭ・Ｉ／Ｆ９９２０、読み出し回路９９１０を主に有している。
【００９２】
本実施の形態に示すＩｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ９９０３は、上記実施の形態で示した信号処理装置１００に相当し、図示しない論理回路１０１と記憶回路１０２を有する。また、読み出し回路９９１０は、上記実施の形態で示した読み出し回路１０４に相当する。
【００９３】
なお、ＡＬＵはＡｒｉｔｈｍｅｔｉｃ  Ｌｏｇｉｃ  Ｕｎｉｔであり、Ｂｕｓ・Ｉ／Ｆはバスインターフェースであり、ＲＯＭ・Ｉ／ＦはＲＯＭインターフェースである。ＲＯＭ９９０９及びＲＯＭ・Ｉ／Ｆ９９２０は、別チップに設けても良い。勿論、図６に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
【００９４】
Ｂｕｓ・Ｉ／Ｆ９９０８を介してＣＰＵに入力された命令は、Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ９９０３に入力され、論理回路１０１による演算処理（デコード）を行い、演算結果が記憶回路１０２に保持される。記憶回路１０２に保持された演算結果（デコードされた命令）は、読み出し回路９９１０により読み出され、ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７、Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５に入力される。
【００９５】
なお、Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ９９０３は、演算処理終了後に電力の供給を停止する。演算処理終了後に電力の供給を停止しても、読み出し回路９９１０により演算結果（デコードされた命令）を読み出すことができる。
【００９６】
ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７、Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２は、ＡＬＵ９９０１の動作を制御するための信号を生成する。また、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７は、Ｒｅｇｉｓｔｅｒ９９０６のアドレスを生成し、ＣＰＵの状態に応じてＲｅｇｉｓｔｅｒ９９０６の読み出しや書き込みを行なう。
【００９７】
またＴｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５は、ＡＬＵ９９０１、ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２、Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ９９０３、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７の動作のタイミングを制御する信号を生成する。例えばＴｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。
【００９８】
本実施の形態に示すＩｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ９９０３への電力の供給は、演算処理終了後に、次の演算処理が行われるまで停止することができる。Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ９９０３が有する記憶回路１０２は、電力の供給が停止されても演算結果を保持することが可能であるため、Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ９９０３への電力の供給が停止されていても、演算結果を読み出すことができる。
【００９９】
なお、上記実施の形態で示した信号処理装置１００及び読み出し回路１０４は、ＣＰＵを構成する全ての回路に適用可能である。
【０１００】
この様にして、一時的にＣＰＵの一部もしくは全ての動作を停止し、または一部もしくは全ての電力の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。具体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵを停止することができ、それにより消費電力を低減することができる。
【０１０１】
本実施の形態では、ＣＰＵを例に挙げて説明したが、本発明の信号処理装置はＣＰＵに限定されず、マイクロプロセッサ、画像処理回路、ＤＳＰ、ＦＰＧＡ等のＬＳＩにも応用可能である。
【０１０２】
本実施の形態は、上記実施の形態と組み合わせて実施することが可能である。
【０１０３】
（実施の形態５）
本実施の形態では、チャネルが形成される半導体層に酸化物半導体を用いたトランジスタと、チャネルが形成される半導体層にシリコンを用いたトランジスタとを例に挙げて、上記実施の形態に示した信号処理装置１００及び読み出し回路１０４に適用可能なトランジスタの作製方法について説明する。
【０１０４】
図７（Ａ）に示すように、基板７００上に絶縁膜７０１と、単結晶の半導体基板から分離された半導体膜７０２とを形成する。
【０１０５】
基板７００として使用することができる素材に大きな制限はないが、少なくとも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、基板７００には、フュージョン法やフロート法で作製されるガラス基板、石英基板、半導体基板、セラミック基板等を用いることができる。ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が７３０℃以上のものを用いると良い。
【０１０６】
また、本実施の形態では、半導体膜７０２が単結晶のシリコンである場合を例に挙げて、以下、トランジスタ１１０の作製方法について説明する。なお、具体的な単結晶の半導体膜７０２の作製方法の一例について、簡単に説明する。まず、単結晶の半導体基板であるボンド基板に、電界で加速されたイオンでなるイオンビームを注入し、ボンド基板の表面から一定の深さの領域に、結晶構造が乱されることで局所的に脆弱化された脆化層を形成する。脆化層が形成される領域の深さは、イオンビームの加速エネルギーとイオンビームの入射角によって調節することができる。そして、ボンド基板と、絶縁膜７０１が形成された基板７００とを、間に当該絶縁膜７０１が挟まるように貼り合わせる。貼り合わせは、ボンド基板と基板７００とを重ね合わせた後、ボンド基板と基板７００の一部に、１Ｎ／ｃｍ２以上５００Ｎ／ｃｍ２以下、好ましくは１１Ｎ／ｃｍ２以上２０Ｎ／ｃｍ２以下程度の圧力を加える。圧力を加えると、その部分からボンド基板と絶縁膜７０１とが接合を開始し、最終的には密着した面全体に接合がおよぶ。次いで、加熱処理を行うことで、脆化層に存在する微小ボイドどうしが結合して、微小ボイドの体積が増大する。その結果、脆化層においてボンド基板の一部である単結晶半導体膜が、ボンド基板から分離する。上記加熱処理の温度は、基板７００の歪み点を越えない温度とする。そして、上記単結晶半導体膜をエッチング等により所望の形状に加工することで、半導体膜７０２を形成することができる。
【０１０７】
半導体膜７０２には、閾値電圧を制御するために、硼素、アルミニウム、ガリウムなどのｐ型の導電性を付与する不純物元素、若しくはリン、砒素などのｎ型の導電性を付与する不純物元素を添加しても良い。閾値電圧を制御するための不純物元素の添加は、所定の形状にエッチング加工する前の半導体膜に対して行っても良いし、所定の形状にエッチング加工した後の半導体膜７０２に対して行っても良い。また、閾値電圧を制御するための不純物元素の添加を、ボンド基板に対して行っても良い。若しくは、不純物元素の添加を、閾値電圧を大まかに調整するためにボンド基板に対して行った上で、閾値電圧を微調整するために、所定の形状にエッチング加工する前の半導体膜に対して、又は所定の形状にエッチング加工した後の半導体膜７０２に対しても行っても良い。
【０１０８】
なお、本実施の形態では、単結晶の半導体膜を用いる例について説明しているが、本発明はこの構成に限定されない。例えば、絶縁膜７０１上に気相成長法を用いて形成された多結晶、微結晶、非晶質の半導体膜を用いても良いし、上記半導体膜を公知の技術により結晶化しても良い。公知の結晶化方法としては、レーザ光を用いたレーザ結晶化法、触媒元素を用いる結晶化法がある。或いは、触媒元素を用いる結晶化法とレーザ結晶化法とを組み合わせて用いることもできる。また、石英のような耐熱性に優れている基板を用いる場合、電熱炉を使用した熱結晶化方法、赤外光を用いたランプ加熱結晶化法、触媒元素を用いる結晶化法、９５０℃程度の高温加熱法を組み合わせた結晶化法を用いても良い。
【０１０９】
次に、図７（Ｂ）に示すように、半導体膜７０２上にゲート絶縁膜７０３を形成した後、ゲート絶縁膜７０３上にマスク７０５を形成し、導電性を付与する不純物元素を半導体膜７０２の一部に添加することで、不純物領域７０４を形成する。
【０１１０】
ゲート絶縁膜７０３は、高密度プラズマ処理、熱処理などを行うことにより半導体膜７０２の表面を酸化又は窒化することで形成することができる。高密度プラズマ処理は、例えばＨｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスとを用いて行う。この場合、プラズマの励起をマイクロ波の導入により行うことで、低電子温度で高密度のプラズマを生成することができる。このような高密度のプラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）や窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体膜の表面を酸化又は窒化することにより、１〜２０ｎｍ、望ましくは５〜１０ｎｍの絶縁膜が半導体膜に接するように形成できる。例えば、亜酸化窒素（Ｎ２Ｏ）をＡｒで１〜３倍（流量比）に希釈して、１０〜３０Ｐａの圧力にて３〜５ｋＷのマイクロ波（２．４５ＧＨｚ）電力を印加して半導体膜７０２の表面を酸化若しくは窒化させる。この処理により１ｎｍ〜１０ｎｍ（好ましくは２ｎｍ〜６ｎｍ）の絶縁膜を形成する。更に亜酸化窒素（Ｎ２Ｏ）とシラン（ＳｉＨ４）を導入し、１０〜３０Ｐａの圧力にて３〜５ｋＷのマイクロ波（２．４５ＧＨｚ）電力を印加して気相成長法により酸化窒化珪素膜を形成してゲート絶縁膜を形成する。固相反応と気相成長法による反応を組み合わせることにより界面準位密度が低く絶縁耐圧の優れたゲート絶縁膜を形成することができる。
【０１１１】
上述した高密度プラズマ処理による半導体膜の酸化又は窒化は固相反応で進むため、ゲート絶縁膜７０３と半導体膜７０２との界面準位密度を極めて低くすることができる。また高密度プラズマ処理により半導体膜７０２を直接酸化又は窒化することで、形成される絶縁膜の厚さのばらつきを抑えることができる。また半導体膜が結晶性を有する場合、高密度プラズマ処理を用いて半導体膜の表面を固相反応で酸化させることにより、結晶粒界においてのみ酸化が速く進んでしまうのを抑え、均一性が良く、界面準位密度の低いゲート絶縁膜を形成することができる。高密度プラズマ処理により形成された絶縁膜を、ゲート絶縁膜の一部又は全部に含んで形成されるトランジスタは、特性のばらつきを抑えることができる。
【０１１２】
また、プラズマＣＶＤ法又はスパッタリング法などを用い、酸化珪素、窒化珪素、窒化酸化珪素、酸化窒化珪素、酸化アルミニウム、窒化アルミニウム、酸化ジルコニウム、酸化イットリウム、酸化ランタン、酸化セシウム、酸化タンタル、酸化マグネシウム、酸化ハフニウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））等を含む膜を、単層で、又は積層させることで、ゲート絶縁膜７０３を形成しても良い。
【０１１３】
なお、本明細書において酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多い物質であり、また、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い物質を意味する。
【０１１４】
ゲート絶縁膜７０３の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。本実施の形態では、プラズマＣＶＤ法を用いて、酸化珪素を含む単層の絶縁膜を、ゲート絶縁膜７０３として用いる。
【０１１５】
次いで、マスク７０５を除去した後、図７（Ｃ）に示すように、ゲート絶縁膜７０３の一部を除去して、不純物領域７０４と重畳する領域にエッチング等により開口部７０６を形成した後、ゲート電極７０７及び導電膜７０８を形成する。
【０１１６】
ゲート電極７０７及び導電膜７０８は、開口部７０６を覆うように導電膜を形成した後、該導電膜を所定の形状に加工することで、形成することができる。導電膜７０８は、開口部７０６において不純物領域７０４と接している。上記導電膜の形成にはＣＶＤ法、スパッタリング法、蒸着法、スピンコート法等を用いることができる。また、導電膜は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等を用いることができる。上記金属を主成分とする合金を用いても良いし、上記金属を含む化合物を用いても良い。又は、半導体膜に導電性を付与するリン等の不純物元素をドーピングした、多結晶珪素などの半導体を用いて形成しても良い。
【０１１７】
なお、本実施の形態ではゲート電極７０７及び導電膜７０８を単層の導電膜で形成しているが、本実施の形態はこの構成に限定されない。ゲート電極７０７及び導電膜７０８は積層された複数の導電膜で形成されていても良い。
【０１１８】
２つの導電膜の組み合わせとして、１層目に窒化タンタル又はタンタルを、２層目にタングステンを用いることができる。上記例の他に、窒化タングステンとタングステン、窒化モリブデンとモリブデン、アルミニウムとタンタル、アルミニウムとチタン等が挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、２層の導電膜を形成した後の工程において、熱活性化を目的とした加熱処理を行うことができる。また、２層の導電膜の組み合わせとして、例えば、ｎ型の導電性を付与する不純物元素がドーピングされた珪素とニッケルシリサイド、ｎ型の導電性を付与する不純物元素がドーピングされた珪素とタングステンシリサイド等も用いることができる。
【０１１９】
３つの導電膜を積層する３層構造の場合は、モリブデン膜とアルミニウム膜とモリブデン膜の積層構造を採用するとよい。
【０１２０】
また、ゲート電極７０７及び導電膜７０８に酸化インジウム、酸化インジウム酸化スズ、酸化インジウム酸化亜鉛、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、又は酸化亜鉛ガリウム等の透光性を有する酸化物導電膜を用いることもできる。
【０１２１】
なお、マスクを用いずに、液滴吐出法を用いて選択的にゲート電極７０７及び導電膜７０８を形成しても良い。液滴吐出法とは、所定の組成物を含む液滴を細孔から吐出又は噴出することで所定のパターンを形成する方法を意味し、インクジェット法などがその範疇に含まれる。
【０１２２】
また、ゲート電極７０７及び導電膜７０８は、導電膜を形成後、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）を用いたドライエッチング法を用い、エッチング条件（コイル型の電極層に印加される電力量、基板側の電極層に印加される電力量、基板側の電極温度等）を適宜調節することにより、所望のテーパー形状を有するようにエッチングすることができる。また、テーパー形状は、マスクの形状によっても角度等を制御することができる。なお、エッチング用ガスとしては、塩素、塩化硼素、塩化珪素もしくは四塩化炭素などの塩素系ガス、四弗化炭素、弗化硫黄もしくは弗化窒素などのフッ素系ガス又は酸素を適宜用いることができる。
【０１２３】
次に、図７（Ｄ）に示すように、ゲート電極７０７及び導電膜７０８をマスクとして一導電性を付与する不純物元素を半導体膜７０２に添加することで、ゲート電極７０７と重なるチャネル形成領域７１０と、チャネル形成領域７１０を間に挟む一対の不純物領域７０９と、不純物領域７０４の一部に更に不純物元素が添加された不純物領域７１１とが、半導体膜７０２に形成される。
【０１２４】
本実施の形態では、半導体膜７０２にｐ型を付与する不純物元素（例えばボロン）を添加する場合を例に挙げる。
【０１２５】
次いで、図８（Ａ）に示すように、ゲート絶縁膜７０３、ゲート電極７０７、導電膜７０８を覆うように、絶縁膜７１２、絶縁膜７１３を形成する。具体的には、絶縁膜７１２、絶縁膜７１３は、酸化珪素、窒化珪素、窒化酸化珪素、酸化窒化珪素、窒化アルミニウム、酸化アルミニウム、窒化酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化イットリウム、酸化ランタン、酸化セシウム、酸化タンタル、または酸化マグネシウムなどの無機の絶縁膜を単層でまたは積層して用いることができる。なお、絶縁膜７１２、絶縁膜７１３に誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になる。なお、絶縁膜７１２、絶縁膜７１３に、上記材料を用いた多孔性の絶縁膜を適用してもよい。多孔性の絶縁膜では、密度の高い絶縁膜と比較して誘電率が低下するため、電極や配線に起因する寄生容量を更に低減することが可能である。
【０１２６】
本実施の形態では、絶縁膜７１２として酸化窒化珪素、絶縁膜７１３として窒化酸化珪素を用いる場合を例に挙げる。また、本実施の形態では、ゲート電極７０７及び導電膜７０８上に絶縁膜７１２、絶縁膜７１３を形成している場合を例示しているが、本発明はゲート電極７０７及び導電膜７０８上に絶縁膜を１層だけ形成していても良いし、３層以上の複数の絶縁膜を積層するように形成していても良い。
【０１２７】
次いで、図８（Ｂ）に示すように、絶縁膜７１２及び絶縁膜７１３にＣＭＰ（化学的機械研磨）処理やエッチング処理を行うことにより、ゲート電極７０７及び導電膜７０８の表面を露出させる。なお、後に形成されるトランジスタ１０９の特性を向上させるために、絶縁膜７１２、絶縁膜７１３の表面は可能な限り平坦にしておくことが好ましい。
【０１２８】
以上の工程により、トランジスタ１１０を形成することができる。
【０１２９】
次いで、トランジスタ１０９の作製方法について説明する。まず、図８（Ｃ）に示すように、絶縁膜７１２又は絶縁膜７１３上に酸化物半導体層７１６を形成する。
【０１３０】
酸化物半導体層７１６は、絶縁膜７１２及び絶縁膜７１３上に形成した酸化物半導体膜を所望の形状に加工することで、形成することができる。上記酸化物半導体膜の膜厚は、２ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下、更に好ましくは３ｎｍ以上２０ｎｍ以下とする。酸化物半導体膜は、例えば、ＩｎとＺｎを含む金属酸化物をターゲットとして用い、スパッタ法により成膜する。また、スパッタガスとして、希ガス（例えばアルゴン）、酸素、又は希ガスと酸素の混合ガスを用いることができる。
【０１３１】
なお、酸化物半導体膜をスパッタ法により成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、絶縁膜７１２及び絶縁膜７１３の表面に付着している塵埃を除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いてもよい。また、アルゴン雰囲気に酸素、亜酸化窒素などを加えた雰囲気で行ってもよい。また、アルゴン雰囲気に塩素、四フッ化炭素などを加えた雰囲気で行ってもよい。
【０１３２】
用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
【０１３３】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【０１３４】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【０１３５】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
【０１３６】
また、酸化物半導体は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される薄膜を用いることができる。ここで、Ｍは、Ｓｎ、Ｚｎ、Ｇａ、Ａｌ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一または複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧａ及びＣｏなどがある。また、酸化物半導体として、Ｉｎ３ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
【０１３７】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【０１３８】
また、酸化物半導体としてＩｎ−Ｚｎ系酸化物を用いる場合、原子数比で、Ｉｎ／Ｚｎ＝０．５〜５０、好ましくはＩｎ／Ｚｎ＝１〜２０、さらに好ましくはＩｎ／Ｚｎ＝１．５〜１５とする。Ｚｎの原子数比を好ましい前記範囲とすることで、トランジスタの電界効果移動度を向上させることができる。ここで、化合物の原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
【０１３９】
しかし、これらに限られず、必要とするトランジスタの電気特性（電界効果移動度、しきい値電圧、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
【０１４０】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い電界効果移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより電界効果移動度を上げることができる。
【０１４１】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物と、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成が近傍であるとは、ａ、ｂ、ｃが、
（ａ―Ａ）２＋（ｂ―Ｂ）２＋（ｃ―Ｃ）２≦ｒ２
を満たすことを言う。ｒは、例えば、０．０５とすればよい。他の酸化物でも同様である。
【０１４２】
酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。
【０１４３】
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い電界効果移動度を得ることができる。
【０１４４】
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の電界効果移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
【０１４５】
なお、Ｒａは、ＪＩＳ  Ｂ０６０１で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式にて定義される。
【０１４６】
【数１】
0005931561.tif 000002
【０１４７】
なお、上記において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ１）（ｘ２，ｙ２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ０は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
【０１４８】
本実施の形態では、Ｉｎ（インジウム）、Ｇａ（ガリウム）、及びＺｎ（亜鉛）を含む金属酸化物ターゲットを用いたスパッタ法により得られる、膜厚３０ｎｍのＩｎ−Ｇａ−Ｚｎ系酸化物の薄膜を、酸化物半導体膜として用いる。上記ターゲットとして、例えば、各金属の組成比が、原子数比でＩｎ：Ｇａ：Ｚｎ＝１：１：０．５、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、またはＩｎ：Ｇａ：Ｚｎ＝１：１：２であるターゲットを用いることができる。また、酸化物半導体膜を形成するための金属酸化物ターゲットの相対密度は９０％以上１００％以下、好ましくは９５％以上１００％未満である。相対密度の高いターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜となる。なお、Ｉｎ−Ｇａ−Ｚｎ系酸化物は、ＩＧＺＯと呼ぶことができる。
【０１４９】
酸化物半導体膜としてＩｎ−Ｓｎ−Ｚｎ系酸化物を用いる場合は、Ｉｎ−Ｓｎ−Ｚｎ系酸化物をスパッタ法で成膜するためのターゲットの組成比を、原子数比でＩｎ：Ｓｎ：Ｚｎ＝１：２：２、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１、または２０：４５：３５などとすればよい。
【０１５０】
なお、Ｉｎ（インジウム）、及びＺｎ（亜鉛）を含むターゲットを用いて酸化物半導体膜を形成する場合、ターゲットの原子数比がＩｎ／Ｚｎが０．５以上５０以下、好ましくは１以上２０以下、さらに好ましくは１．５以上１５以下となるようにする。Ｚｎの比率を上記範囲に収めることで、電界効果移動度の向上を実現することができる。
【０１５１】
本実施の形態では、減圧状態に保持された成膜室内に基板を保持し、成膜室内の残留水分を除去しつつ水素及び水が除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体膜を成膜する。スパッタガスは高純度化されたガスを用いることが好ましい。例えば、スパッタガスとしてアルゴンを用いる場合は、純度９Ｎ、露点−１２１℃、含有Ｈ２Ｏ量０．１ｐｐｂ以下、含有Ｈ２量０．５ｐｐｂ以下が好ましく、酸素を用いる場合は、純度８Ｎ、露点−１１２℃、含有Ｈ２Ｏ量１ｐｐｂ以下、含有Ｈ２量１ｐｐｂ以下が好ましい。
【０１５２】
酸化物半導体膜は、酸化物半導体の化学量論比に対し、酸素を過剰にすると好ましい。酸素を過剰にすることで酸化物半導体の酸素欠損に起因するキャリアの生成を抑制することができる。
【０１５３】
成膜時に、基板温度を１００℃以上６００℃以下、好ましくは２００℃以上４００℃以下としても良い。基板を加熱しながら成膜することにより、成膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。成膜室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて成膜室内のガスを排気すると、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。
【０１５４】
成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ、直流（ＤＣ）電源０．５ｋＷ、スパッタガスとして酸素（酸素流量比率１００％）を用いる条件が適用される。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する塵埃が軽減でき、膜厚分布も均一となるために好ましい。
【０１５５】
また、スパッタリング装置の成膜室のリークレートを１×１０−１０Ｐａ・ｍ３／秒以下とすることで、スパッタリング法による成膜途中における酸化物半導体膜への、アルカリ金属、水素化物等の不純物の混入を低減することができる。また、排気系として上述した吸着型の真空ポンプを用いることで、排気系からのアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等の不純物の逆流を低減することができる。
【０１５６】
また、ターゲットの純度を、９９．９９％以上とすることで、酸化物半導体膜に混入するアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等を低減することができる。また、当該ターゲットを用いることで、酸化物半導体膜において、リチウム、ナトリウム、カリウム等のアルカリ金属の濃度を低減することができる。
【０１５７】
なお、酸化物半導体膜に水素、水酸基及び水がなるべく含まれないようにするために、成膜の前処理として、スパッタリング装置の予備加熱室で絶縁膜７１２及び絶縁膜７１３までが形成された基板７００を予備加熱し、基板７００に吸着した水又は水素などの不純物を脱離し排気することが好ましい。なお、予備加熱の温度は、１００℃以上４００℃以下、好ましくは１５０℃以上３００℃以下である。また、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。また、この予備加熱は、後に行われるゲート絶縁膜７２１の成膜前に、導電膜７１９、導電膜７２０まで形成した基板７００にも同様に行ってもよい。
【０１５８】
なお、酸化物半導体層７１６を形成するためのエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）が好ましい。また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、六弗化硫黄（ＳＦ６）、三弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いることができる。
【０１５９】
ドライエッチング法としては、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法を用いることができる。また、プラズマ源として、容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）、電子サイクロトロン共鳴（ＥＣＲ：Ｅｌｅｃｔｒｏｎ  Ｃｙｃｌｏｔｒｏｎ  Ｒｅｓｏｎａｎｃｅ）プラズマ、ヘリコン波励起プラズマ（ＨＷＰ：Ｈｅｌｉｃｏｎ  Ｗａｖｅ  Ｐｌａｓｍａ）、マイクロ波励起表面波プラズマＳＷＰ：Ｓｕｒｆａｃｅ  Ｗａｖｅ  Ｐｌａｓｍａ）などを用いることができる。エッチングをドライエッチング法で行う場合は、所望の形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節する。
【０１６０】
ウェットエッチングに用いるエッチング液として、燐酸と酢酸と硝酸を混ぜた溶液、クエン酸やシュウ酸などの有機酸を用いることができる。本実施の形態では、ＩＴＯ−０７Ｎ（関東化学社製）を用いる。
【０１６１】
酸化物半導体層７１６を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
【０１６２】
なお、次工程の導電膜を形成する前に逆スパッタを行い、酸化物半導体層７１６及び絶縁膜７１２及び絶縁膜７１３の表面に付着しているレジスト残渣などを除去することが好ましい。
【０１６３】
なお、スパッタ等で成膜された酸化物半導体膜中には、不純物としての水又は水素（水酸基を含む）が多量に含まれていることがある。水又は水素はドナー準位を形成しやすいため、酸化物半導体にとっては不純物である。そこで、本発明の一態様では、酸化物半導体膜中の水又は水素などの不純物を低減（脱水化または脱水素化）するために、酸化物半導体層７１６に対して、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、酸化物半導体層７１６に加熱処理を施す。
【０１６４】
酸化物半導体層７１６に加熱処理を施すことで、酸化物半導体層７１６中の水又は水素を脱離させることができる。具体的には、２５０℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満の温度で加熱処理を行えば良い。例えば、５００℃、３分間以上６分間以下程度で行えばよい。加熱処理にＲＴＡ法を用いれば、短時間に脱水化又は脱水素化が行えるため、ガラス基板の歪点を超える温度でも処理することができる。
【０１６５】
本実施の形態では、加熱処理装置の一つである電気炉を用いる。
【０１６６】
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導又は熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気体には、アルゴンなどの希ガス、又は窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。
【０１６７】
加熱処理においては、窒素、又はヘリウム、ネオン、アルゴン等の希ガスに、水又は水素などが含まれないことが好ましい。又は、加熱処理装置に導入する窒素、又はヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【０１６８】
なお、酸化物半導体は不純物に対して鈍感であり、膜中にはかなりの金属不純物が含まれていても問題がなく、ナトリウムのようなアルカリ金属が多量に含まれる廉価なソーダ石灰ガラスも使えると指摘されている（神谷、野村、細野、「アモルファス酸化物半導体の物性とデバイス開発の現状」、固体物理、２００９年９月号、Ｖｏｌ．４４、ｐｐ．６２１−６３３．）。しかし、このような指摘は適切でない。アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちＮａは、酸化物半導体層に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してＮａ＋となる。また、Ｎａは、酸化物半導体層内において、酸化物半導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、電界効果移動度の低下等の、トランジスタの特性の劣化が起こり、加えて、特性のばらつきも生じる。この不純物によりもたらされるトランジスタの特性の劣化と、特性のばらつきは、酸化物半導体層中の水素濃度が十分に低い場合において顕著に現れる。従って、酸化物半導体層中の水素濃度が１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１７ａｔｏｍｓ／ｃｍ３以下である場合には、上記不純物の濃度を低減することが望ましい。具体的に、二次イオン質量分析法によるＮａ濃度の測定値は、５×１０１６ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下、更に好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以下とするとよい。同様に、Ｌｉ濃度の測定値は、５×１０１５ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以下とするとよい。同様に、Ｋ濃度の測定値は、５×１０１５ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以下とするとよい。
【０１６９】
以上の工程により、酸化物半導体層７１６中の水素の濃度を低減し、高純度化することができる。
【０１７０】
酸化物半導体層７１６を形成した後、イオン注入法により酸化物半導体層７１６に酸素を導入してもよい。また、酸素の導入は、プラズマドープ法により行ってもよい。具体的には、高周波（ＲＦ）を用いて酸素をプラズマ化し、酸素ラジカル、酸素イオンを酸化物半導体層７１６へ導入する。この時、酸化物半導体層７１６が形成される基板にバイアスを印加すると好ましい。基板に印加するバイアスを大きくすることで、より深くまで酸素を導入することができる。
【０１７１】
プラズマドープ法により酸化物半導体層７１６へ導入される酸素（酸素ラジカル、酸素原子、及び／又は酸素イオン）は、酸素を含むガスを用いてプラズマ発生装置により供給されてもよいし、又はオゾン発生装置により供給されてもよい。
【０１７２】
酸化物半導体層７１６に酸素を導入した後、加熱処理（好ましくは２００℃以上６００℃以下、例えば２５０℃以上５５０℃以下）を行ってもよい。例えば、窒素雰囲気下で４５０℃、１時間の加熱処理を行う。なお、上記雰囲気に水、水素などが含まれないことが好ましい。
【０１７３】
酸化物半導体層７１６への酸素の導入及び加熱処理によって、不純物の排除工程によって同時に減少してしまう酸化物半導体を構成する主成分材料の一つである酸素を補い酸化物半導体層７１６をｉ型（真性）化することができる。
【０１７４】
なお、酸化物半導体層７１６は非晶質であっても良いが、結晶性を有していても良い。酸化物半導体層７１６に、結晶性を有する酸化物半導体を用いる場合は、酸化物半導体層７１６と接する絶縁膜７１３は、酸化物半導体膜７１６が結晶成長しやすいように、十分な平坦性を有することが好ましい。具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下となるようにする。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。また、絶縁膜７１３の上層に、酸化物半導体層７１６と接する十分な平坦性を有する絶縁膜を設けてもよい。
【０１７５】
結晶性を有する酸化物半導体としては、ｃ軸配向し、かつａｂ面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、ｃ軸においては金属原子が層状または金属原子と酸素原子とが層状に配列しており、ａｂ面においてはａ軸またはｂ軸の向きが異なる（ｃ軸を中心に回転した）結晶を含む酸化物半導体（ＣＡＡＣ−ＯＳ：Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒともいう）を用いることが好ましい。
【０１７６】
ＣＡＡＣ−ＯＳは、広義に、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつｃ軸方向に垂直な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む。
【０１７７】
ＣＡＡＣ−ＯＳは単結晶ではないが、非晶質のみから形成されているものでもない。また、ＣＡＡＣ−ＯＳは結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。
【０１７８】
ＣＡＡＣ−ＯＳを構成する酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣ−ＯＳを構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣ−ＯＳが形成される基板面、ＣＡＡＣ−ＯＳの表面などに垂直な方向）に揃っていてもよい。または、ＣＡＡＣ−ＯＳを構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣ−ＯＳが形成される基板面、ＣＡＡＣ−ＯＳの表面などに垂直な方向）を向いていてもよい。
【０１７９】
ＣＡＡＣ−ＯＳは、その組成などに応じて、導体または絶縁体となりうる。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。
【０１８０】
このようなＣＡＡＣ−ＯＳの例として、膜状に形成され、膜表面または酸化物半導体が形成される基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子および酸素原子（または窒素原子）の層状配列が認められる酸化物半導体を挙げることもできる。
【０１８１】
ＣＡＡＣ−ＯＳについて図１３乃至図１５を用いて詳細に説明する。なお、特に断りがない限り、図１３乃至図１５は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。また、図１３において、丸で囲まれたＯは４配位のＯを示し、二重丸で囲まれたＯは３配位のＯを示す。
【０１８２】
図１３（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。金属原子が１個に対して、近接の酸素原子のみ示した構造を、ここではサブユニットと呼ぶ。図１３（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図１３（Ａ）の上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。図１３（Ａ）に示すサブユニットは電荷が０である。
【０１８３】
図１３（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図１３（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図１３（Ｂ）に示す構造をとりうる。図１３（Ｂ）に示すサブユニットは電荷が０である。
【０１８４】
図１３（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、による構造を示す。図１３（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。または、図１３（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位のＯがあってもよい。図１３（Ｃ）に示すサブユニットは電荷が０である。
【０１８５】
図１３（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図１３（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図１３（Ｄ）に示すサブユニットは電荷が＋１となる。
【０１８６】
図１３（Ｅ）に、２個のＺｎを含むサブユニットを示す。図１３（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図１３（Ｅ）に示すサブユニットは電荷が−１となる。
【０１８７】
ここでは、サブユニットのいくつかの集合体を１グループと呼び、複数のグループからなる１周期分を１ユニットと呼ぶ。
【０１８８】
ここで、これらのサブユニット同士結合する規則について説明する。６配位のＩｎの上半分の３個のＯは、下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｉｎを有する。５配位のＧａの上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の近接Ｇａを有する。４配位のＺｎの上半分の１個のＯは、下方向に１個の近接Ｚｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｚｎを有する。この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種のサブユニット同士は結合することができる。例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）、または４配位の金属原子（Ｚｎ）のいずれかと結合することになる。
【０１８９】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるようにサブユニット同士が結合して１グループを構成する。
【０１９０】
図１４（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ系酸化物の層構造を構成する１グループのモデル図を示す。図１４（Ｂ）に、３つのグループで構成されるユニットを示す。なお、図１４（Ｃ）は、図１４（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
【０１９１】
図１４（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎ原子の上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図１４（Ａ）において、Ｉｎ原子の上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図１４（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎ原子と、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎ原子とを示している。
【０１９２】
図１４（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ系酸化物の層構造を構成するグループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎ原子が、４配位のＯが１個ずつ上半分および下半分にあるＩｎ原子と結合し、そのＩｎ原子が、上半分に３個の４配位のＯがあるＺｎ原子と結合し、そのＺｎ原子の下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎ原子と結合し、そのＩｎ原子が、上半分に１個の４配位のＯがあるＺｎ２個からなるサブユニットと結合し、このサブユニットの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎ原子と結合している構成である。このグループを複数結合して１周期分であるユニットを構成する。
【０１９３】
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含むサブユニットは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図１４（Ｅ）に示すように、２個のＺｎを含むサブユニットが挙げられる。例えば、Ｓｎを含むサブユニットが１個に対し、２個のＺｎを含むサブユニットが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
【０１９４】
また、Ｉｎは５配位および６配位のいずれもとることができるものとする。具体的には、図１４（Ｂ）に示したユニットとすることで、Ｉｎ−Ｓｎ−Ｚｎ系酸化物の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ系酸化物の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）とする組成式で表すことができる。なお、Ｉｎ−Ｓｎ−Ｚｎ系酸化物の結晶は、ｍの数が大きいと結晶性が向上するため、好ましい。
【０１９５】
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｐｍ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物や、Ｉｎ−Ｇａ系酸化物などを用いた場合も同様である。
【０１９６】
例えば、図１５（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ系酸化物の層構造を構成する１グループのモデル図を示す。
【０１９７】
図１５（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ系酸化物の層構造を構成するグループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎ原子が、４配位のＯが１個上半分にあるＺｎ原子と結合し、そのＺｎ原子の下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａ原子と結合し、そのＧａ原子の下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎ原子と結合している構成である。このグループを複数結合して１周期分であるユニットを構成する。
【０１９８】
図１５（Ｂ）に３つのグループで構成されるユニットを示す。なお、図１５（Ｃ）は、図１５（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
【０１９９】
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含むサブユニットは、電荷が０となる。そのため、これらのサブユニットの組み合わせであればグループの合計の電荷は常に０となる。
【０２００】
また、Ｉｎ−Ｇａ−Ｚｎ系酸化物の層構造を構成するグループは、図１５（Ａ）に示したグループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なるグループを組み合わせたユニットも取りうる。
【０２０１】
次いで、図９（Ａ）に示すように、ゲート電極７０７と接し、なおかつ酸化物半導体層７１６とも接する導電膜７１９と、導電膜７０８と接し、なおかつ酸化物半導体層７１６とも接する導電膜７２０とを形成する。導電膜７１９及び導電膜７２０は、ソース電極又はドレイン電極として機能する。
【０２０２】
具体的には、導電膜７１９及び導電膜７２０は、ゲート電極７０７及び導電膜７０８を覆うようにスパッタ法や真空蒸着法で導電膜を形成した後、該導電膜を所定の形状に加工することで、形成することができる。
【０２０３】
導電膜７１９及び導電膜７２０となる導電膜は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素、又は上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、アルミニウム、銅などの金属膜の下側もしくは上側にクロム、タンタル、チタン、モリブデン、タングステンなどの高融点金属膜を積層させた構成としても良い。また、アルミニウム又は銅は、耐熱性や腐食性の問題を回避するために、高融点金属材料と組み合わせて用いると良い。高融点金属材料としては、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム、イットリウム等を用いることができる。
【０２０４】
また、導電膜７１９及び導電膜７２０となる導電膜は、単層構造でも、２層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する２層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、更にその上にチタン膜を成膜する３層構造などが挙げられる。また、Ｃｕ−Ｍｇ−Ａｌ合金、Ｍｏ−Ｔｉ合金、Ｔｉ、Ｍｏ、は、酸化膜との密着性が高い。よって、下層にＣｕ−Ｍｇ−Ａｌ合金、Ｍｏ−Ｔｉ合金、Ｔｉ、或いはＭｏで構成される導電膜、上層にＣｕで構成される導電膜を積層し、上記積層された導電膜を導電膜７１９及び導電膜７２０に用いることで、酸化膜である絶縁膜と、導電膜７１９及び導電膜７２０との密着性を高めることができる。
【０２０５】
また、導電膜７１９及び導電膜７２０となる導電膜としては、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム、酸化スズ、酸化亜鉛、酸化インジウム酸化スズ、酸化インジウム酸化亜鉛又は前記金属酸化物材料にシリコン若しくは酸化シリコンを含ませたものを用いることができる。
【０２０６】
導電膜形成後に加熱処理を行う場合には、この加熱処理に耐える耐熱性を導電膜に持たせることが好ましい。
【０２０７】
なお、導電膜のエッチングの際に、酸化物半導体層７１６がなるべく除去されないようにそれぞれの材料及びエッチング条件を適宜調節する。エッチング条件によっては、酸化物半導体層７１６の露出した部分が一部エッチングされることで、溝部（凹部）が形成されることもある。
【０２０８】
本実施の形態では、導電膜にチタン膜を用いる。そのため、アンモニアと過酸化水素水を含む溶液（アンモニア過水）を用いて、選択的に導電膜をウェットエッチングすることができる。具体的には、３１重量％の過酸化水素水と、２８重量％のアンモニア水と水とを、体積比５：２：２で混合したアンモニア過水を用いる。或いは、塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）などを含むガスを用いて、導電膜をドライエッチングしても良い。
【０２０９】
なお、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透過した光に多段階の強度をもたせる多階調マスクによって形成されたレジストマスクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは複数の膜厚を有する形状となり、エッチングを行うことで更に形状を変形することができるため、異なるパターンに加工する複数のエッチング工程に用いることができる。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。よって露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。
【０２１０】
また、酸化物半導体層７１６と、ソース電極又はドレイン電極として機能する導電膜７１９及び導電膜７２０との間に、ソース領域及びドレイン領域として機能する酸化物導電膜を設けるようにしても良い。酸化物導電膜の材料としては、酸化亜鉛を成分として含むものが好ましく、酸化インジウムを含まないものであることが好ましい。そのような酸化物導電膜として、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウムなどを適用することができる。
【０２１１】
例えば、酸化物導電膜を形成する場合、酸化物導電膜を形成するためのエッチング加工と、導電膜７１９及び導電膜７２０を形成するためのエッチング加工とを一括で行うようにしても良い。
【０２１２】
ソース領域及びドレイン領域として機能する酸化物導電膜を設けることで、酸化物半導体層７１６と導電膜７１９及び導電膜７２０の間の抵抗を下げることができるので、トランジスタの高速動作を実現させることができる。また、ソース領域及びドレイン領域として機能する酸化物導電膜を設けることで、トランジスタの耐圧を高めることができる。
【０２１３】
次いで、Ｎ２Ｏ、Ｎ２、又はＡｒなどのガスを用いたプラズマ処理を行うようにしても良い。このプラズマ処理によって露出している酸化物半導体層の表面に付着した水などを除去する。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。
【０２１４】
なお、プラズマ処理を行った後、図９（Ｂ）に示すように、導電膜７１９及び導電膜７２０と、酸化物半導体層７１６とを覆うように、ゲート絶縁膜７２１を形成する。そして、ゲート絶縁膜７２１上において、酸化物半導体層７１６と重なる位置にゲート電極７２２を形成し、導電膜７１９と重なる位置に導電膜７２３を形成する。
【０２１５】
ゲート絶縁膜７２１は、ゲート絶縁膜７０３と同様の材料、同様の積層構造を用いて形成することが可能である。なお、ゲート絶縁膜７２１は、水や、水素などの不純物を極力含まないことが望ましく、単層の絶縁膜であっても良いし、積層された複数の絶縁膜で構成されていても良い。ゲート絶縁膜７２１に水素が含まれると、その水素が酸化物半導体層７１６へ侵入し、又は水素が酸化物半導体層７１６中の酸素を引き抜き、酸化物半導体層７１６が低抵抗化（ｎ型化）してしまい、寄生チャネルが形成されるおそれがある。
【０２１６】
よって、ゲート絶縁膜７２１はできるだけ水素を含まない膜になるように、成膜方法に水素を用いないことが重要である。また、ゲート絶縁膜７２１は、酸素過剰領域を有するのが好ましい。ゲート絶縁膜７２１が酸素過剰領域を有していると、酸化物半導体層７１６からゲート絶縁膜７２１への酸素の移動を防ぐことができ、且つ、ゲート絶縁膜７２１から酸化物半導体層７１６への酸素の供給を行うこともできるためである。
【０２１７】
また、ゲート絶縁膜７２１に、アルカリ金属や、水素及び酸素に対するバリア性の高い材料を用いてもよい。また、ゲート絶縁膜７２１を、酸素過剰領域を有する絶縁膜とバリア性の高い絶縁膜の積層としてもよい。バリア性の高い絶縁膜としては、例えば、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、又は窒化酸化アルミニウム膜などを用いることができる。ゲート絶縁膜７２１を、酸素過剰領域を有する絶縁膜とバリア性の高い絶縁膜の積層とする場合、酸素過剰領域を有する絶縁膜を酸化物半導体層７１６に接して形成すればよい。
【０２１８】
バリア性の高い絶縁膜を用いることで、酸化物半導体層７１６内、或いは、酸化物半導体層７１６と絶縁膜の界面とその近傍への不純物の侵入を防ぐとともに、酸化物半導体層中からの酸素脱離を防ぐことができる。
【０２１９】
本実施の形態では、スパッタ法で形成された膜厚２００ｎｍの酸化珪素膜上に、スパッタ法で形成された膜厚１００ｎｍの窒化珪素膜を積層させた構造を有する、ゲート絶縁膜７２１を形成する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施の形態では１００℃とする。
【０２２０】
なお、ゲート絶縁膜７２１を形成した後に、加熱処理を施しても良い。加熱処理は、窒素、超乾燥空気、又は希ガス（アルゴン、ヘリウムなど）の雰囲気下において、好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下で行う。上記ガスは、水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下であることが望ましい。本実施の形態では、例えば、窒素雰囲気下で２５０℃、１時間の加熱処理を行う。或いは、導電膜７１９及び導電膜７２０を形成する前に、水又は水素を低減させるための酸化物半導体層に対して行った先の加熱処理と同様に、高温短時間のＲＴＡ処理を行っても良い。酸素を含むゲート絶縁膜７２１が設けられた後に、加熱処理が施されることによって、酸化物半導体層７１６に対して行った先の加熱処理により、酸化物半導体層７１６に酸素欠損が発生していたとしても、ゲート絶縁膜７２１から酸化物半導体層７１６に酸素が供与される。
【０２２１】
そして、酸化物半導体層７１６に酸素が供与されることで、酸化物半導体層７１６において、ドナーとなる酸素欠損を低減し、化学量論的組成比を満たすことが可能である。酸化物半導体層７１６には、化学量論的組成比を超える量の酸素が含まれていることが好ましい。その結果、酸化物半導体層７１６をｉ型に近づけることができ、酸素欠損によるトランジスタの電気特性のばらつきを軽減し、電気特性の向上を実現することができる。この加熱処理を行うタイミングは、ゲート絶縁膜７２１の形成後であれば特に限定されず、他の工程、例えば樹脂膜形成時の加熱処理や、透明導電膜を低抵抗化させるための加熱処理と兼ねることで、工程数を増やすことなく、酸化物半導体層７１６をｉ型に近づけることができる。
【０２２２】
また、酸素雰囲気下で酸化物半導体層７１６に加熱処理を施すことで、酸化物半導体に酸素を添加し、酸化物半導体層７１６中においてドナーとなる酸素欠損を低減させても良い。加熱処理の温度は、例えば１００℃以上３５０℃未満、好ましくは１５０℃以上２５０℃未満で行う。上記酸素雰囲気下の加熱処理に用いられる酸素ガスには、水、水素などが含まれないことが好ましい。又は、加熱処理装置に導入する酸素ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち酸素中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【０２２３】
また、ゲート電極７２２及び導電膜７２３は、ゲート絶縁膜７２１上に導電膜を形成した後、該導電膜をエッチング加工することで形成することができる。ゲート電極７２２及び導電膜７２３は、ゲート電極７０７、或いは導電膜７１９及び導電膜７２０と同様の材料を用いて形成することが可能である。
【０２２４】
ゲート電極７２２及び導電膜７２３の膜厚は、１０ｎｍ〜４００ｎｍ、好ましくは１００ｎｍ〜２００ｎｍとする。本実施の形態では、タングステンターゲットを用いたスパッタ法により１５０ｎｍのゲート電極用の導電膜を形成した後、該導電膜をエッチングにより所望の形状に加工することで、ゲート電極７２２及び導電膜７２３を形成する。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
【０２２５】
以上の工程により、トランジスタ１０９が形成される。
【０２２６】
なお、ゲート絶縁膜７２１を間に挟んで導電膜７１９と導電膜７２３とが重なる部分が、容量素子１０８に相当する。
【０２２７】
また、トランジスタ１０９はシングルゲート構造のトランジスタを用いて説明したが、必要に応じて、電気的に接続された複数のゲート電極を有することで、チャネル形成領域を複数有する、マルチゲート構造のトランジスタも形成することができる。
【０２２８】
なお、酸化物半導体層７１６に接する絶縁膜（本実施の形態においては、ゲート絶縁膜７２１が該当する。）は、第１３族元素及び酸素を含む絶縁材料を用いるようにしても良い。酸化物半導体材料には第１３族元素を含むものが多く、第１３族元素を含む絶縁材料は酸化物半導体との相性が良く、これを酸化物半導体層に接する絶縁膜に用いることで、酸化物半導体層との界面の状態を良好に保つことができる。
【０２２９】
第１３族元素を含む絶縁材料とは、絶縁材料に一又は複数の第１３族元素を含むことを意味する。第１３族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原子％）が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）がアルミニウムの含有量（原子％）以上のものを示す。
【０２３０】
例えば、ガリウムを含有する酸化物半導体層に接して絶縁膜を形成する場合に、絶縁膜に酸化ガリウムを含む材料を用いることで酸化物半導体層と絶縁膜の界面特性を良好に保つことができる。例えば、酸化物半導体層と酸化ガリウムを含む絶縁膜とを接して設けることにより、酸化物半導体層と絶縁膜の界面における水素のパイルアップを低減することができる。なお、絶縁膜に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同様の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁膜を形成することも有効である。なお、酸化アルミニウムはバリア性を有する材料であり、水を透過させにくいという特性も有しているため、当該材料を用いることは、酸化物半導体層への水の侵入防止という点においても好ましい。
【０２３１】
また、ゲート絶縁膜７２１と同様に、絶縁膜７１３も酸素過剰領域（化学量論的組成比より酸素が多い領域）を有する材料で形成することが好ましい。絶縁膜７１３と酸化物半導体層７１６の間に、酸素過剰領域を有する絶縁膜を形成してもよい。
【０２３２】
絶縁膜に酸素ドープ処理を行うことにより、酸素過剰領域を有する絶縁膜とすることもできる。酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸素を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。また、酸素ドープは、イオン注入法、イオンドーピング法、またはプラズマドープ法を用いて行ってもよい。
【０２３３】
例えば、酸化物半導体層７１６に接する絶縁膜として酸化ガリウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムの組成をＧａ２ＯＸ（Ｘ＝３＋α、０＜α＜１）とすることができる。
【０２３４】
また、酸化物半導体層７１６に接する絶縁膜として酸化アルミニウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化アルミニウムの組成をＡｌ２ＯＸ（Ｘ＝３＋α、０＜α＜１）とすることができる。
【０２３５】
また、酸化物半導体層７１６に接する絶縁膜として酸化ガリウムアルミニウム（酸化アルミニウムガリウム）を用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムアルミニウム（酸化アルミニウムガリウム）の組成をＧａＸＡｌ２−ＸＯ３＋α（０＜Ｘ＜２、０＜α＜１）とすることができる。
【０２３６】
酸素過剰領域を有する絶縁膜を、酸化物半導体層７１６に接するように形成し、加熱処理を行うことで、絶縁膜中の過剰な酸素が酸化物半導体層に供給され、酸化物半導体層中、又は酸化物半導体層と絶縁膜の界面における酸素欠陥を低減し、酸化物半導体層をｉ型化又はｉ型に限りなく近くすることができる。
【０２３７】
なお、酸素過剰領域を有する絶縁膜は、酸化物半導体層７１６に接する絶縁膜のうち、上層に位置する絶縁膜又は下層に位置する絶縁膜のうち、どちらか一方のみに用いても良いが、両方の絶縁膜に用いる方が好ましい。酸素過剰領域を有する絶縁膜を、酸化物半導体層７１６に接する絶縁膜の、上層及び下層に位置する絶縁膜に用い、酸化物半導体層７１６を挟む構成とすることで、上記効果をより高めることができる。
【０２３８】
また、酸化物半導体層７１６の上層又は下層に用いる絶縁膜は、上層と下層で同じ構成元素を有する絶縁膜としても良いし、異なる構成元素を有する絶縁膜としても良い。例えば、上層と下層とも、組成がＧａ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムとしても良いし、上層と下層の一方を組成がＧａ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムとし、他方を組成がＡｌ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化アルミニウムとしても良い。
【０２３９】
また、酸化物半導体層７１６に接する絶縁膜は、酸素過剰領域を有する絶縁膜の積層としても良い。例えば、酸化物半導体層７１６の上層に組成がＧａ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムを形成し、その上に組成がＧａＸＡｌ２−ＸＯ３＋α（０＜Ｘ＜２、０＜α＜１）の酸化ガリウムアルミニウム（酸化アルミニウムガリウム）を形成してもよい。
【０２４０】
次に、図９（Ｃ）に示すように、ゲート絶縁膜７２１、導電膜７２３、ゲート電極７２２を覆うように、絶縁膜７２４を形成する。絶縁膜７２４は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化珪素、酸化窒化珪素、窒化珪素、酸化ハフニウム、酸化ガリウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。なお、絶縁膜７２４には、誘電率の低い材料や、誘電率の低い構造（多孔性の構造など）を用いることが望ましい。絶縁膜７２４の誘電率を低くすることにより、配線や電極などの間に生じる寄生容量を低減し、動作の高速化を図ることができるためである。なお、本実施の形態では、絶縁膜７２４を単層構造としているが、本発明の一態様はこれに限定されず、２層以上の積層構造としても良い。
【０２４１】
次に、ゲート絶縁膜７２１、絶縁膜７２４に開口部７２５を形成し、導電膜７２０の一部を露出させる。その後、絶縁膜７２４上に、上記開口部７２５において導電膜７２０と接する配線７２６を形成する。
【０２４２】
配線７２６は、ＰＶＤ法や、ＣＶＤ法を用いて導電膜を形成した後、当該導電膜をエッチング加工することによって形成される。また、導電膜の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、又はこれらを複数組み合わせた材料を用いてもよい。
【０２４３】
より具体的には、例えば、絶縁膜７２４の開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＰＶＤ法によりチタン膜を薄く（５ｎｍ程度）形成した後に、開口部７２５に埋め込むようにアルミニウム膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここでは導電膜７２０）との接触抵抗を低減させる機能を有する。また、アルミニウム膜のヒロックを防止することができる。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
【０２４４】
絶縁膜７２４に形成する開口部７２５は、導電膜７０８と重畳する領域に形成することが望ましい。このような領域に開口部７２５を形成することで、コンタクト領域に起因する素子面積の増大を抑制することができる。
【０２４５】
ここで、導電膜７０８を用いずに、不純物領域７０４と導電膜７２０との接続と、導電膜７２０と配線７２６との接続とを重畳させる場合について説明する。この場合、不純物領域７０４上に形成された絶縁膜７１２、絶縁膜７１３に開口部（下部の開口部と呼ぶ）を形成し、下部の開口部を覆うように導電膜７２０を形成した後、ゲート絶縁膜７２１及び絶縁膜７２４において、下部の開口部と重畳する領域に開口部（上部の開口部と呼ぶ）を形成し、配線７２６を形成することになる。下部の開口部と重畳する領域に上部の開口部を形成する際に、エッチングにより下部の開口部に形成された導電膜７２０が断線してしまうおそれがある。これを避けるために、下部の開口部と上部の開口部が重畳しないように形成することにより、素子面積が増大するという問題がおこる。
【０２４６】
本実施の形態に示すように、導電膜７０８を用いることにより、導電膜７２０を断線させずに上部の開口部を形成することが可能となる。これにより、下部の開口部と上部の開口部を重畳させて設けることができるため、開口部に起因する素子面積の増大を抑制することができる。つまり、半導体装置の集積度を高めることができる。
【０２４７】
次に、配線７２６を覆うように絶縁膜７２７を形成する。上述した一連の工程により、信号処理装置１００及び読み出し回路１０４を作製することができる。
【０２４８】
なお、上記作製方法では、ソース電極及びドレイン電極として機能する導電膜７１９及び導電膜７２０が、酸化物半導体層７１６の後に形成されている。よって、図９（Ｂ）に示すように、上記作製方法によって得られるトランジスタ１０９は、導電膜７１９及び導電膜７２０が、酸化物半導体層７１６の上に形成されている。しかし、トランジスタ１０９は、ソース電極及びドレイン電極として機能する導電膜が、酸化物半導体層７１６の下、すなわち、酸化物半導体層７１６と絶縁膜７１２及び絶縁膜７１３の間に設けられていても良い。
【０２４９】
図１０に、ソース電極及びドレイン電極として機能する導電膜７１９及び導電膜７２０が、酸化物半導体層７１６と絶縁膜７１２及び絶縁膜７１３の間に設けられている場合の、トランジスタ１０９の断面図を示す。図１０に示すトランジスタ１０９は、絶縁膜７１３を形成した後に導電膜７１９及び導電膜７２０の形成を行い、次いで酸化物半導体層７１６の形成を行うことで、得ることができる。
【０２５０】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０２５１】
（実施の形態６）
本実施の形態では、実施の形態５とは異なる構造を有した、酸化物半導体層を用いたトランジスタについて説明する。
【０２５２】
図１１（Ａ）に示すトランジスタ９０１は、下地膜９０２上に形成された、活性層として機能する酸化物半導体層９０３と、酸化物半導体層９０３上に形成されたソース電極９０４及びドレイン電極９０５と、酸化物半導体層９０３、ソース電極９０４及びドレイン電極９０５上のゲート絶縁膜９０６と、ゲート絶縁膜９０６上において酸化物半導体層９０３と重なる位置に設けられたゲート電極９０７と、ゲート電極９０７上において酸化物半導体層９０３を覆う保護絶縁膜９１０とを有する。
【０２５３】
図１１（Ａ）に示すトランジスタ９０１は、ゲート電極９０７が酸化物半導体層９０３の上に形成されているトップゲート型であり、なおかつ、ソース電極９０４及びドレイン電極９０５が酸化物半導体層９０３の上に形成されているトップコンタクト型である。そして、トランジスタ９０１は、ソース電極９０４及びドレイン電極９０５と、ゲート電極９０７とが重なっていない。すなわち、ソース電極９０４及びドレイン電極９０５とゲート電極９０７との間には、ゲート絶縁膜９０６の膜厚よりも大きい間隔が設けられている。よって、トランジスタ９０１は、ソース電極９０４及びドレイン電極９０５とゲート電極９０７との間に形成される寄生容量を小さく抑えることができるので、高速動作を実現することができる。
【０２５４】
また、酸化物半導体層９０３は、ゲート電極９０７が形成された後に酸化物半導体層９０３にｎ型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域９０８を有する。また、酸化物半導体層９０３のうち、ゲート絶縁膜９０６を間に挟んでゲート電極９０７と重なる領域がチャネル形成領域９０９である。酸化物半導体層９０３では、一対の高濃度領域９０８の間にチャネル形成領域９０９が設けられている。高濃度領域９０８を形成するためのドーパントの添加は、イオン注入法を用いることができる。ドーパントは、例えばヘリウム、アルゴン、キセノンなどの希ガスや、窒素、リン、ヒ素、アンチモン、ホウ素などを用いることができる。
【０２５５】
例えば、窒素をドーパントとして用いた場合、高濃度領域９０８中の窒素原子の濃度は、５×１０１９／ｃｍ３以上１×１０２２／ｃｍ３以下であることが望ましい。
【０２５６】
ｎ型の導電性を付与するドーパントが添加されている高濃度領域９０８は、酸化物半導体層９０３中の他の領域に比べて導電性が高くなる。よって、高濃度領域９０８を酸化物半導体層９０３に設けることで、ソース電極９０４とドレイン電極９０５の間の抵抗を下げることができる。
【０２５７】
また、Ｉｎ−Ｇａ−Ｚｎ系酸化物を酸化物半導体層９０３に用いた場合、窒素を添加した後、３００℃以上６００℃以下で１時間程度加熱処理を施すことにより、高濃度領域９０８中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。高濃度領域９０８中の酸化物半導体がウルツ鉱型の結晶構造を有することで、さらに高濃度領域９０８の導電性を高め、ソース電極９０４とドレイン電極９０５の間の抵抗を下げることができる。なお、ウルツ鉱型の結晶構造を有する酸化物半導体を形成して、ソース電極９０４とドレイン電極９０５の間の抵抗を効果的に下げるためには、窒素をドーパントとして用いた場合、高濃度領域９０８中の窒素原子の濃度を、１×１０２０／ｃｍ３以上７ａｔｏｍｓ％以下とすることが望ましい。しかし、窒素原子が上記範囲よりも低い濃度であっても、ウルツ鉱型の結晶構造を有する酸化物半導体が得られる場合もある。
【０２５８】
また、酸化物半導体層９０３は、ＣＡＡＣ−ＯＳで構成されていても良い。酸化物半導体層９０３がＣＡＡＣ−ＯＳで構成されている場合、非晶質の場合に比べて酸化物半導体層９０３の導電率を高めることができるので、ソース電極９０４とドレイン電極９０５の間の抵抗を下げることができる。
【０２５９】
そして、ソース電極９０４とドレイン電極９０５の間の抵抗を下げることで、トランジスタ９０１の微細化を進めても、高いオン電流と、高速動作を確保することができる。また、トランジスタ９０１の微細化により、当該トランジスタを用いた半導体装置の占める面積を縮小化し、単位面積あたりのトランジスタ数を高めることができる。
【０２６０】
図１１（Ｂ）に示すトランジスタ９１１は、下地膜９１２上に形成されたソース電極９１４及びドレイン電極９１５と、ソース電極９１４及びドレイン電極９１５上に形成された活性層として機能する酸化物半導体層９１３と、酸化物半導体層９１３、ソース電極９１４及びドレイン電極９１５上のゲート絶縁膜９１６と、ゲート絶縁膜９１６上において酸化物半導体層９１３と重なる位置に設けられたゲート電極９１７と、ゲート電極９１７上において酸化物半導体層９１３を覆う保護絶縁膜９２０とを有する。
【０２６１】
図１１（Ｂ）に示すトランジスタ９１１は、ゲート電極９１７が酸化物半導体層９１３の上に形成されているトップゲート型であり、なおかつ、ソース電極９１４及びドレイン電極９１５が酸化物半導体層９１３の下に形成されているボトムコンタクト型である。そして、トランジスタ９１１は、トランジスタ９０１と同様に、ソース電極９１４及びドレイン電極９１５と、ゲート電極９１７とが重なっていないので、ソース電極９１４及びドレイン電極９１５とゲート電極９１７との間に形成される寄生容量を小さく抑えることができ、高速動作を実現することができる。
【０２６２】
また、酸化物半導体層９１３は、ゲート電極９１７が形成された後に酸化物半導体層９１３にｎ型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域９１８を有する。また、酸化物半導体層９１３のうち、ゲート絶縁膜９１６を間に挟んでゲート電極９１７と重なる領域がチャネル形成領域９１９である。酸化物半導体層９１３では、一対の高濃度領域９１８の間にチャネル形成領域９１９が設けられている。
【０２６３】
高濃度領域９１８は、上述した、トランジスタ９０１が有する高濃度領域９０８の場合と同様に、イオン注入法を用いて形成することができる。そして、高濃度領域９１８を形成するためのドーパントの種類については、高濃度領域９０８の場合を参照することができる。
【０２６４】
例えば、窒素をドーパントとして用いた場合、高濃度領域９１８中の窒素原子の濃度は、５×１０１９／ｃｍ３以上１×１０２２／ｃｍ３以下であることが望ましい。
【０２６５】
ｎ型の導電性を付与するドーパントが添加されている高濃度領域９１８は、酸化物半導体層９１３中の他の領域に比べて導電性が高くなる。よって、高濃度領域９１８を酸化物半導体層９１３に設けることで、ソース電極９１４とドレイン電極９１５の間の抵抗を下げることができる。
【０２６６】
また、Ｉｎ−Ｇａ−Ｚｎ系酸化物を酸化物半導体層９１３に用いた場合、窒素を添加した後、３００℃以上６００℃以下程度で加熱処理を施すことにより、高濃度領域９１８中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。高濃度領域９１８中の酸化物半導体がウルツ鉱型の結晶構造を有することで、さらに高濃度領域９１８の導電性を高め、ソース電極９１４とドレイン電極９１５の間の抵抗を下げることができる。なお、ウルツ鉱型の結晶構造を有する酸化物半導体を形成して、ソース電極９１４とドレイン電極９１５の間の抵抗を効果的に下げるためには、窒素をドーパントとして用いた場合、高濃度領域９１８中の窒素原子の濃度を、１×１０２０／ｃｍ３以上７ａｔｏｍｓ％以下とすることが望ましい。しかし、窒素原子が上記範囲よりも低い濃度であっても、ウルツ鉱型の結晶構造を有する酸化物半導体が得られる場合もある。
【０２６７】
また、酸化物半導体層９１３は、ＣＡＡＣ−ＯＳで構成されていても良い。酸化物半導体層９１３がＣＡＡＣ−ＯＳで構成されている場合、非晶質の場合に比べて酸化物半導体層９１３の導電率を高めることができるので、ソース電極９１４とドレイン電極９１５の間の抵抗を下げることができる。
【０２６８】
そして、ソース電極９１４とドレイン電極９１５の間の抵抗を下げることで、トランジスタ９１１の微細化を進めても、高いオン電流と、高速動作を確保することができる。また、トランジスタ９１１の微細化により、当該トランジスタを用いた半導体装置の占める面積を縮小化し、単位面積あたりのトランジスタ数を高めることができる。
【０２６９】
図１１（Ｃ）に示すトランジスタ９２１は、下地膜９２２上に形成された、活性層として機能する酸化物半導体層９２３と、酸化物半導体層９２３上に形成されたソース電極９２４及びドレイン電極９２５と、酸化物半導体層９２３、ソース電極９２４及びドレイン電極９２５上のゲート絶縁膜９２６と、ゲート絶縁膜９２６上において酸化物半導体層９２３と重なる位置に設けられたゲート電極９２７と、ゲート電極９２７上において酸化物半導体層９２３を覆う保護絶縁膜９３２とを有する。さらに、トランジスタ９２１は、ゲート電極９２７の側部に設けられた、絶縁膜で形成されたサイドウォール９３０を有する。
【０２７０】
図１１（Ｃ）に示すトランジスタ９２１は、ゲート電極９２７が酸化物半導体層９２３の上に形成されているトップゲート型であり、なおかつ、ソース電極９２４及びドレイン電極９２５が酸化物半導体層９２３の上に形成されているトップコンタクト型である。そして、トランジスタ９２１は、トランジスタ９０１と同様に、ソース電極９２４及びドレイン電極９２５と、ゲート電極９２７とが重なっていないので、ソース電極９２４及びドレイン電極９２５とゲート電極９２７との間に形成される寄生容量を小さく抑えることができ、高速動作を実現することができる。
【０２７１】
また、酸化物半導体層９２３は、ゲート電極９２７が形成された後に酸化物半導体層９２３にｎ型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域９２８と、一対の低濃度領域９２９とを有する。また、酸化物半導体層９２３のうち、ゲート絶縁膜９２６を間に挟んでゲート電極９２７と重なる領域がチャネル形成領域９３１である。酸化物半導体層９２３では、一対の高濃度領域９２８の間に一対の低濃度領域９２９が設けられ、一対の低濃度領域９２９の間にチャネル形成領域９３１が設けられている。そして、一対の低濃度領域９２９は、酸化物半導体層９２３中の、ゲート絶縁膜９２６を間に挟んでサイドウォール９３０と重なる領域に設けられている。
【０２７２】
高濃度領域９２８及び低濃度領域９２９は、上述した、トランジスタ９０１が有する高濃度領域９０８の場合と同様に、イオン注入法を用いて形成することができる。そして、高濃度領域９２８を形成するためのドーパントの種類については、高濃度領域９０８の場合を参照することができる。
【０２７３】
例えば、窒素をドーパントとして用いた場合、高濃度領域９２８中の窒素原子の濃度は、５×１０１９／ｃｍ３以上１×１０２２／ｃｍ３以下であることが望ましい。また、例えば、窒素をドーパントとして用いた場合、低濃度領域９２９中の窒素原子の濃度は、５×１０１８／ｃｍ３以上５×１０１９／ｃｍ３未満であることが望ましい。
【０２７４】
ｎ型の導電性を付与するドーパントが添加されている高濃度領域９２８は、酸化物半導体層９２３中の他の領域に比べて導電性が高くなる。よって、高濃度領域９２８を酸化物半導体層９２３に設けることで、ソース電極９２４とドレイン電極９２５の間の抵抗を下げることができる。また、低濃度領域９２９をチャネル形成領域９３１と高濃度領域９２８の間に設けることで、短チャネル効果による閾値電圧のマイナスシフトを軽減することができる。
【０２７５】
また、Ｉｎ−Ｇａ−Ｚｎ系酸化物を酸化物半導体層９２３に用いた場合、窒素を添加した後、３００℃以上６００℃以下程度で加熱処理を施すことにより、高濃度領域９２８中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。またさらに、低濃度領域９２９も、窒素の濃度によっては、上記加熱処理によりウルツ鉱型の結晶構造を有する場合もある。高濃度領域９２８中の酸化物半導体がウルツ鉱型の結晶構造を有することで、さらに高濃度領域９２８の導電性を高め、ソース電極９２４とドレイン電極９２５の間の抵抗を下げることができる。なお、ウルツ鉱型の結晶構造を有する酸化物半導体を形成して、ソース電極９２４とドレイン電極９２５の間の抵抗を効果的に下げるためには、窒素をドーパントとして用いた場合、高濃度領域９２８中の窒素原子の濃度を、１×１０２０／ｃｍ３以上７ａｔｏｍｓ％以下とすることが望ましい。しかし、窒素原子が上記範囲よりも低い濃度であっても、ウルツ鉱型の結晶構造を有する酸化物半導体が得られる場合もある。
【０２７６】
また、酸化物半導体層９２３は、ＣＡＡＣ−ＯＳで構成されていても良い。酸化物半導体層９２３がＣＡＡＣ−ＯＳで構成されている場合、非晶質の場合に比べて酸化物半導体層９２３の導電率を高めることができるので、ソース電極９２４とドレイン電極９２５の間の抵抗を下げることができる。
【０２７７】
そして、ソース電極９２４とドレイン電極９２５の間の抵抗を下げることで、トランジスタ９２１の微細化を進めても、高いオン電流と、高速動作を確保することができる。また、トランジスタ９２１の微細化により、当該トランジスタを用いた半導体装置の占める面積を縮小化し、単位面積あたりのトランジスタ数を高めることができる。
【０２７８】
図１１（Ｄ）に示すトランジスタ９４１は、下地膜９４２上に形成されたソース電極９４４及びドレイン電極９４５と、ソース電極９４４及びドレイン電極９４５上に形成された活性層として機能する酸化物半導体層９４３と、酸化物半導体層９４３、ソース電極９４４及びドレイン電極９４５上のゲート絶縁膜９４６と、ゲート絶縁膜９４６上において酸化物半導体層９４３と重なる位置に設けられたゲート電極９４７と、ゲート電極９４７上において酸化物半導体層９４３を覆う保護絶縁膜９５２とを有する。さらに、トランジスタ９４１は、ゲート電極９４７の側部に設けられた、絶縁膜で形成されたサイドウォール９５０を有する。
【０２７９】
図１１（Ｄ）に示すトランジスタ９４１は、ゲート電極９４７が酸化物半導体層９４３の上に形成されているトップゲート型であり、なおかつ、ソース電極９４４及びドレイン電極９４５が酸化物半導体層９４３の下に形成されているボトムコンタクト型である。そして、トランジスタ９４１は、トランジスタ９０１と同様に、ソース電極９４４及びドレイン電極９４５と、ゲート電極９４７とが重なっていないので、ソース電極９４４及びドレイン電極９４５とゲート電極９４７との間に形成される寄生容量を小さく抑えることができ、高速動作を実現することができる。
【０２８０】
また、酸化物半導体層９４３は、ゲート電極９４７が形成された後に酸化物半導体層９４３にｎ型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域９４８と、一対の低濃度領域９４９とを有する。また、酸化物半導体層９４３のうち、ゲート絶縁膜９４６を間に挟んでゲート電極９４７と重なる領域がチャネル形成領域９５１である。酸化物半導体層９４３では、一対の高濃度領域９４８の間に一対の低濃度領域９４９が設けられ、一対の低濃度領域９４９の間にチャネル形成領域９５１が設けられている。そして、一対の低濃度領域９４９は、酸化物半導体層９４３中の、ゲート絶縁膜９４６を間に挟んでサイドウォール９５０と重なる領域に設けられている。
【０２８１】
高濃度領域９４８及び低濃度領域９４９は、上述した、トランジスタ９０１が有する高濃度領域９０８の場合と同様に、イオン注入法を用いて形成することができる。そして、高濃度領域９４８を形成するためのドーパントの種類については、高濃度領域９０８の場合を参照することができる。
【０２８２】
例えば、窒素をドーパントとして用いた場合、高濃度領域９４８中の窒素原子の濃度は、５×１０１９／ｃｍ３以上１×１０２２／ｃｍ３以下であることが望ましい。また、例えば、窒素をドーパントとして用いた場合、低濃度領域９４９中の窒素原子の濃度は、５×１０１８／ｃｍ３以上５×１０１９／ｃｍ３未満であることが望ましい。
【０２８３】
ｎ型の導電性を付与するドーパントが添加されている高濃度領域９４８は、酸化物半導体層９４３中の他の領域に比べて導電性が高くなる。よって、高濃度領域９４８を酸化物半導体層９４３に設けることで、ソース電極９４４とドレイン電極９４５の間の抵抗を下げることができる。また、低濃度領域９４９をチャネル形成領域９５１と高濃度領域９４８の間に設けることで、短チャネル効果による閾値電圧のマイナスシフトを軽減することができる。
【０２８４】
また、Ｉｎ−Ｇａ−Ｚｎ系酸化物を酸化物半導体層９４３に用いた場合、窒素を添加した後、３００℃以上６００℃以下程度で加熱処理を施すことにより、高濃度領域９４８中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。またさらに、低濃度領域９４９も、窒素の濃度によっては、上記加熱処理によりウルツ鉱型の結晶構造を有する場合もある。高濃度領域９４８中の酸化物半導体がウルツ鉱型の結晶構造を有することで、さらに高濃度領域９４８の導電性を高め、ソース電極９４４とドレイン電極９４５の間の抵抗を下げることができる。なお、ウルツ鉱型の結晶構造を有する酸化物半導体を形成して、ソース電極９４４とドレイン電極９４５の間の抵抗を効果的に下げるためには、窒素をドーパントとして用いた場合、高濃度領域９４８中の窒素原子の濃度を、１×１０２０／ｃｍ３以上７ａｔｏｍｓ％以下とすることが望ましい。しかし、窒素原子が上記範囲よりも低い濃度であっても、ウルツ鉱型の結晶構造を有する酸化物半導体が得られる場合もある。
【０２８５】
また、酸化物半導体層９４３は、ＣＡＡＣ−ＯＳで構成されていても良い。酸化物半導体層９４３がＣＡＡＣ−ＯＳで構成されている場合、非晶質の場合に比べて酸化物半導体層９４３の導電率を高めることができるので、ソース電極９４４とドレイン電極９４５の間の抵抗を下げることができる。
【０２８６】
そして、ソース電極９４４とドレイン電極９４５の間の抵抗を下げることで、トランジスタ９４１の微細化を進めても、高いオン電流と、高速動作を確保することができる。また、トランジスタ９４１の微細化により、当該トランジスタを用いた半導体装置の占める面積を縮小化し、単位面積あたりのトランジスタ数を高めることができる。
【０２８７】
なお、酸化物半導体を用いたトランジスタにおいて、ソース領域またはドレイン領域として機能する高濃度領域をセルフアラインプロセスにて作製する方法の一つとして、酸化物半導体層の表面を露出させて、アルゴンプラズマ処理をおこない、酸化物半導体層のプラズマにさらされた領域の抵抗率を低下させる方法が開示されている（Ｓ．  Ｊｅｏｎ  ｅｔ  ａｌ．  ”１８０ｎｍ  Ｇａｔｅ  Ｌｅｎｇｔｈ  Ａｍｏｒｐｈｏｕｓ  ＩｎＧａＺｎＯ  Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ  ｆｏｒ  Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｉｍａｇｅ  Ｓｅｎｓｏｒ  Ａｐｐｌｉｃａｔｉｏｎｓ”，  ＩＥＤＭ  Ｔｅｃｈ．  Ｄｉｇ．，  ｐｐ．５０４−５０７，  ２０１０．）。
【０２８８】
しかしながら、上記作製方法では、ゲート絶縁膜を形成した後に、ソース領域またはドレイン領域となるべき部分を露出するべく、ゲート絶縁膜を部分的に除去する必要がある。よって、ゲート絶縁膜が除去される際に、下層の酸化物半導体層も部分的にオーバーエッチングされ、ソース領域またはドレイン領域となるべき部分の膜厚が小さくなってしまう。その結果、ソース領域またはドレイン領域の抵抗が増加し、また、オーバーエッチングによるトランジスタの特性不良が起こりやすくなる。
【０２８９】
トランジスタの微細化を進めるには、加工精度の高いドライエッチング法を採用する必要がある。しかし、上記オーバーエッチングは、酸化物半導体層とゲート絶縁膜の選択比が十分に確保できないドライエッチング法を採用する場合に、顕著に起こりやすい。
【０２９０】
例えば、酸化物半導体層が十分な厚さであればオーバーエッチングも問題にはならないが、チャネル長を２００ｎｍ以下とする場合には、短チャネル効果を防止する上で、チャネル形成領域となる部分の酸化物半導体層の厚さは２０ｎｍ以下、好ましくは１０ｎｍ以下であることが求められる。そのような薄い酸化物半導体層を扱う場合には、酸化物半導体層のオーバーエッチングは、上述したような、ソース領域またはドレイン領域の抵抗の増加、トランジスタの特性不良を生じさせるため、好ましくない。
【０２９１】
しかし、本発明の一態様のように、酸化物半導体層へのドーパントの添加を、酸化物半導体層を露出させず、ゲート絶縁膜を残したまま行うことで、酸化物半導体層のオーバーエッチングを防ぎ、酸化物半導体層への過剰なダメージを軽減することができる。また、加えて、酸化物半導体層とゲート絶縁膜の界面も清浄に保たれる。従って、トランジスタの特性及び信頼性を高めることができる。
【０２９２】
また、酸化物半導体層より下層に位置する下地膜や、保護絶縁膜は、アルカリ金属や、水素及び酸素に対するバリア性の高い材料を用いるのが望ましい。例えば、バリア性の高い絶縁膜として、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、又は窒化酸化アルミニウム膜などを用いることができる。下地膜及び保護絶縁膜をバリア性の高い絶縁膜の単層または積層、もしくは、バリア性の高い絶縁膜と、バリア性の低い絶縁膜の積層としてもよい。
【０２９３】
酸化物半導体層をバリア性の高い絶縁膜で覆うことにより、外部からの不純物の侵入を防ぐとともに、酸化物半導体層中からの酸素脱離を防ぐことができる。よって、トランジスタの信頼性を向上させることができる。
【０２９４】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０２９５】
（実施の形態７）
本発明の一態様に係る信号処理装置を用いることで、信頼性が高い電子機器、消費電力の低い電子機器を提供することが可能である。特に電力の供給を常時受けることが困難な携帯用の電子機器の場合、本発明の一態様に係る消費電力の低い信号処理装置をその構成要素に追加することにより、連続使用時間が長くなるといったメリットが得られる。
【０２９６】
本発明の一態様に係る信号処理装置は、表示装置、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る信号処理装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１２に示す。
【０２９７】
図１２（Ａ）は電子書籍であり、筐体７００１、表示部７００２等を有する。本発明の一態様に係る信号処理装置は、電子書籍の駆動を制御するための集積回路に用いることができる。電子書籍の駆動を制御するための集積回路に本発明の一態様に係る信号処理装置を用いることで、消費電力の低い電子書籍を提供することができる。また、可撓性を有する基板を用いることで、信号処理装置に可撓性を持たせることができるので、フレキシブルかつ軽くて使い勝手の良い電子書籍を提供することができる。
【０２９８】
図１２（Ｂ）は表示装置であり、筐体７０１１、表示部７０１２、支持台７０１３等を有する。本発明の一態様に係る信号処理装置は、表示装置の駆動を制御するための集積回路に用いることができる。表示装置の駆動を制御するための集積回路に本発明の一態様に係る信号処理装置を用いることで、消費電力の低い表示装置を提供することができる。なお、表示装置には、パーソナルコンピュータ用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。
【０２９９】
図１２（Ｃ）は表示装置であり、筐体７０２１、表示部７０２２等を有する。本発明の一態様に係る信号処理装置は、表示装置の駆動を制御するための集積回路に用いることができる。表示装置の駆動を制御するための集積回路に本発明の一態様に係る信号処理装置を用いることで、消費電力の低い表示装置を提供することができる。また、可撓性を有する基板を用いることで、信号処理装置に可撓性を持たせることができるので、フレキシブルかつ軽くて使い勝手の良い表示装置を提供することができる。よって、図１２（Ｃ）に示すように、布地などに固定させて表示装置を使用することができ、表示装置の応用の幅が格段に広がる。
【０３００】
図１２（Ｄ）は携帯型ゲーム機であり、筐体７０３１、筐体７０３２、表示部７０３３、表示部７０３４、マイクロホン７０３５、スピーカー７０３６、操作キー７０３７、スタイラス７０３８等を有する。本発明の一態様に係る信号処理装置は、携帯型ゲーム機の駆動を制御するための集積回路に用いることができる。携帯型ゲーム機の駆動を制御するための集積回路に本発明の一態様に係る信号処理装置を用いることで、消費電力の低い携帯型ゲーム機を提供することができる。なお、図１２（Ｄ）に示した携帯型ゲーム機は、２つの表示部７０３３と表示部７０３４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
【０３０１】
図１２（Ｅ）は携帯電話であり、筐体７０４１、表示部７０４２、音声入力部７０４３、音声出力部７０４４、操作キー７０４５、受光部７０４６等を有する。受光部７０４６において受信した光を電気信号に変換することで、外部の画像を取り込むことができる。本発明の一態様に係る信号処理装置は、携帯電話の駆動を制御するための集積回路に用いることができる。携帯電話の駆動を制御するための集積回路に本発明の一態様に係る信号処理装置を用いることで、消費電力の低い携帯電話を提供することができる。
【０３０２】
図１２（Ｆ）は携帯情報端末であり、筐体７０５１、表示部７０５２、操作キー７０５３等を有する。図１２（Ｆ）に示す携帯情報端末は、モデムが筐体７０５１に内蔵されていても良い。本発明の一態様に係る信号処理装置は、携帯情報端末の駆動を制御するための集積回路に用いることができる。携帯情報端末の駆動を制御するための集積回路に本発明の一態様に係る信号処理装置を用いることで、消費電力の低い携帯情報端末を提供することができる。
【０３０３】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０３０４】
（実施の形態８）
酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。
【０３０５】
半導体本来の移動度（Ｈａｌｌ移動度）をμ０、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁（粒界等）が存在すると仮定すると、以下の式で表現できる。
【０３０６】
【数２】
0005931561.tif 000003
【０３０７】
ここで、Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは、以下の式で表される。
【０３０８】
【数３】
0005931561.tif 000004
【０３０９】
ここで、ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃｏｘは単位面積当たりの容量、Ｖｇはゲート電圧、ｔはチャネルの厚さである。なお、厚さ３０ｎｍ以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。
線形領域におけるドレイン電流Ｉｄは、以下の式となる。
【０３１０】
【数４】
0005931561.tif 000005
【０３１１】
ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。また、Ｖｄはドレイン電圧である。
上式の両辺をＶｇで割り、更に両辺の対数を取ると、以下のようになる。
【０３１２】
【数５】
0005931561.tif 000006
【０３１３】
数５の右辺はＶｇの関数である。この式からわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）、横軸を１／Ｖｇとする直線の傾きから欠陥密度Ｎが求められる。すなわち、トランジスタのＩｄ―Ｖｇ特性から、欠陥密度を評価できる。酸化物半導体としては、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のものでは欠陥密度Ｎは１×１０１２／ｃｍ２程度である。
【０３１４】
このようにして求めた欠陥密度等をもとに数２および数３よりμ０＝１２０ｃｍ２／Ｖｓが導出される。欠陥のあるＩｎ−Ｓｎ−Ｚｎ酸化物で測定される移動度は３５ｃｍ２／Ｖｓ程度である。しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ０は１２０ｃｍ２／Ｖｓとなると予想できる。
【０３１５】
ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁膜との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁膜界面からｘだけ離れた場所における電界効果移動度μ１は、以下の式で表される。
【０３１６】
【数６】
0005931561.tif 000007
【０３１７】
ここで、Ｄはゲート方向の電界、Ｂ、Ｇは定数である。ＢおよびＧは、実際の測定結果より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０７ｃｍ／ｓ、Ｇ＝１０ｎｍ（界面散乱が及ぶ深さ）である。Ｄが増加する（すなわち、ゲート電圧が高くなる）と数６の第２項が増加するため、電界効果移動度μ１は低下することがわかる。
【０３１８】
半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの電界効果移動度μ２を計算した結果を図１６に示す。なお、計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ  Ｄｅｖｉｃｅを使用し、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、２．８電子ボルト、４．７電子ボルト、１５、１５ｎｍとした。これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。
【０３１９】
さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、５．５電子ボルト、４．６電子ボルト、４．６電子ボルトとした。また、ゲート絶縁膜の厚さは１００ｎｍ、比誘電率は４．１とした。チャネル長およびチャネル幅はともに１０μｍ、ドレイン電圧Ｖｄは０．１Ｖである。
【０３２０】
図１６で示されるように、ゲート電圧１Ｖ強で移動度１００ｃｍ２／Ｖｓ以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｆｌａｔｎｅｓｓ）が望ましい。
【０３２１】
このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した結果を図１７乃至図１９に示す。なお、計算に用いたトランジスタの断面構造を図２０に示す。図２０に示すトランジスタは酸化物半導体層にｎ＋の導電型を呈する半導体領域１００３ａおよび半導体領域１００３ｃを有する。半導体領域１００３ａおよび半導体領域１００３ｃの抵抗率は２×１０−３Ωｃｍとする。
【０３２２】
図２０（Ａ）に示すトランジスタは、下地膜１００１と、下地膜１００１に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物１００２の上に形成される。トランジスタは半導体領域１００３ａ、半導体領域１００３ｃと、それらに挟まれ、チャネル形成領域となる真性の半導体領域１００３ｂと、ゲート１００５を有する。ゲート１００５の幅を３３ｎｍとする。
【０３２３】
ゲート１００５と半導体領域１００３ｂの間には、ゲート絶縁膜１００４を有し、また、ゲート１００５の両側面にはサイドウォール１００６ａおよびサイドウォール１００６ｂ、ゲート１００５の上部には、ゲート１００５と他の配線との短絡を防止するための絶縁物１００７を有する。サイドウォールの幅は５ｎｍとする。また、半導体領域１００３ａおよび半導体領域１００３ｃに接して、ソース１００８ａおよびドレイン１００８ｂを有する。なお、このトランジスタにおけるチャネル幅を４０ｎｍとする。
【０３２４】
図２０（Ｂ）に示すトランジスタは、下地膜１００１と、酸化アルミニウムよりなる埋め込み絶縁物１００２の上に形成され、半導体領域１００３ａ、半導体領域１００３ｃと、それらに挟まれた真性の半導体領域１００３ｂと、幅３３ｎｍのゲート１００５とゲート絶縁膜１００４とサイドウォール１００６ａおよびサイドウォール１００６ｂと絶縁物１００７とソース１００８ａおよびドレイン１００８ｂを有する点で図２０（Ａ）に示すトランジスタと同じである。
【０３２５】
図２０（Ａ）に示すトランジスタと図２０（Ｂ）に示すトランジスタの相違点は、サイドウォール１００６ａおよびサイドウォール１００６ｂの下の半導体領域の導電型である。図２０（Ａ）に示すトランジスタでは、サイドウォール１００６ａおよびサイドウォール１００６ｂの下の半導体領域はｎ＋の導電型を呈する半導体領域１００３ａおよび半導体領域１００３ｃであるが、図２０（Ｂ）に示すトランジスタでは、真性の半導体領域１００３ｂである。すなわち、半導体領域１００３ａ（半導体領域１００３ｃ）とゲート１００５がＬｏｆｆだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Ｌｏｆｆをオフセット長という。図から明らかなように、オフセット長は、サイドウォール１００６ａ（サイドウォール１００６ｂ）の幅と同じである。
【０３２６】
その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ  Ｄｅｖｉｃｅを使用した。図１７は、図２０（Ａ）に示される構造のトランジスタのドレイン電流（Ｉｄ、実線）および電界効果移動度（μ、点線）のゲート電圧（Ｖｇ、ゲートとソースの電位差）依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧（ドレインとソースの電位差）を＋１Ｖとし、電界効果移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
【０３２７】
図１７（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図１７（Ｂ）は１０ｎｍとしたものであり、図１７（Ｃ）は５ｎｍとしたものである。ゲート絶縁膜が薄くなるほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。一方、電界効果移動度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。ゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１０μＡを超えることが示された。
【０３２８】
図１８は、図２０（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを５ｎｍとしたもののドレイン電流Ｉｄ（実線）および電界効果移動度μ（点線）のゲート電圧Ｖｇ依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、電界効果移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図１８（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図１８（Ｂ）は１０ｎｍとしたものであり、図１８（Ｃ）は５ｎｍとしたものである。
【０３２９】
また、図１９は、図２０（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉｄ（実線）および電界効果移動度μ（点線）のゲート電圧依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、電界効果移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図１９（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図１９（Ｂ）は１０ｎｍとしたものであり、図１９（Ｃ）は５ｎｍとしたものである。
【０３３０】
いずれもゲート絶縁膜が薄くなるほど、オフ電流が顕著に低下する一方、電界効果移動度μのピーク値やオン電流には目立った変化が無い。
【０３３１】
なお、電界効果移動度μのピークは、図１７では８０ｃｍ２／Ｖｓ程度であるが、図１８では６０ｃｍ２／Ｖｓ程度、図１９では４０ｃｍ２／Ｖｓと、オフセット長Ｌｏｆｆが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流にはオフセット長Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。また、いずれもゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１０μＡを超えることが示された。
【０３３２】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０３３３】
（実施の形態９）
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタは、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成比で５ａｔｏｍｉｃ％以上含まれる元素をいう。
【０３３４】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧をプラスシフトさせ、ノーマリ・オフ化させることが可能となる。
【０３３５】
例えば、図２１（Ａ）〜（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とし、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍである酸化物半導体膜と、厚さ１００ｎｍのゲート絶縁膜を用いたトランジスタの特性である。なお、Ｖｄは１０Ｖとした。
【０３３６】
図２１（Ａ）は基板を意図的に加熱せずにスパッタリング法でＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成したときのトランジスタ特性である。このとき電界効果移動度は１８．８ｃｍ２／Ｖｓが得られている。一方、基板を意図的に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成すると電界効果移動度を向上させることが可能となる。図２１（Ｂ）は基板を２００℃に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成したときのトランジスタ特性を示すが、電界効果移動度は３２．２ｃｍ２／Ｖｓが得られている。
【０３３７】
電界効果移動度は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成した後に熱処理をすることによって、さらに高めることができる。図２１（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を２００℃でスパッタリング成膜した後、６５０℃で熱処理をしたときのトランジスタ特性を示す。このとき電界効果移動度は３４．５ｃｍ２／Ｖｓが得られている。
【０３３８】
基板を意図的に加熱することでスパッタリング成膜中の水が酸化物半導体膜中に取り込まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸化物半導体膜から水素や水酸基若しくは水を放出させ除去することができ、上記のように電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には１００ｃｍ２／Ｖｓを超える電界効果移動度を実現することも可能になると推定される。
【０３３９】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体に酸素イオンを注入し、熱処理により該酸化物半導体に含まれる水素や水酸基若しくは水を放出させ、その熱処理と同時に又はその後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。
【０３４０】
基板を意図的に加熱して成膜すること及び／又は成膜後に熱処理することの効果は、電界効果移動度の向上のみならず、トランジスタのノーマリ・オフ化を図ることにも寄与している。基板を意図的に加熱しないで形成されたＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトしてしまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトランジスタがノーマリ・オフとなる方向に動き、このような傾向は図２１（Ａ）と図２１（Ｂ）の対比からも確認することができる。
【０３４１】
なお、しきい値電圧はＩｎ、Ｓｎ及びＺｎの比率を変えることによっても制御することが可能であり、組成比としてＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることでトランジスタのノーマリ・オフ化を期待することができる。また、ターゲットの組成比をＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることで結晶性の高い酸化物半導体膜を得ることができる。
【０３４２】
意図的な基板加熱温度若しくは熱処理温度は、１５０℃以上、好ましくは２００℃以上、より好ましくは４００℃以上であり、より高温で成膜し或いは熱処理することでトランジスタのノーマリ・オフ化を図ることが可能となる。
【０３４３】
また、意図的に基板を加熱した成膜及び／又は成膜後に熱処理をすることで、ゲートバイアス・ストレスに対する安定性を高めることができる。例えば、２ＭＶ／ｃｍ、１５０℃、１時間印加の条件において、ドリフトがそれぞれ±１．５Ｖ未満、好ましくは１．０Ｖ未満を得ることができる。
【０３４４】
実際に、酸化物半導体膜成膜後に加熱処理を行っていない試料１と、６５０℃の加熱処理を行った試料２のトランジスタに対してＢＴ試験を行った。
【０３４５】
まず基板温度を２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ特性の測定を行った。次に、基板温度を１５０℃とし、Ｖｄｓを０．１Ｖとした。次に、ゲート絶縁膜に印加される電界強度が２ＭＶ／ｃｍとなるようにＶｇｓに２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇｓを０Ｖとした。次に、基板温度２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ測定を行った。これをプラスＢＴ試験と呼ぶ。
【０３４６】
同様に、まず基板温度を２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ特性の測定を行った。次に、基板温度を１５０℃とし、Ｖｄｓを０．１Ｖとした。次に、ゲート絶縁膜に印加される電界強度が−２ＭＶ／ｃｍとなるようにＶｇｓに−２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇｓを０Ｖとした。次に、基板温度２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ測定を行った。これをマイナスＢＴ試験と呼ぶ。
【０３４７】
試料１のプラスＢＴ試験の結果を図２２（Ａ）に、マイナスＢＴ試験の結果を図２２（Ｂ）に示す。また、試料２のプラスＢＴ試験の結果を図２３（Ａ）に、マイナスＢＴ試験の結果を図２３（Ｂ）に示す。
【０３４８】
試料１のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ１．８０Ｖおよび−０．４２Ｖであった。また、試料２のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ０．７９Ｖおよび０．７６Ｖであった。
試料１および試料２のいずれも、ＢＴ試験前後におけるしきい値電圧の変動が小さく、信頼性が高いことがわかる。
【０３４９】
熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、または減圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化・脱水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めることができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜に注入する方法を適用しても良い。
【０３５０】
酸化物半導体中及び積層される膜との界面には、酸素欠損による欠陥が生成されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間に存在する酸素であり、その酸素濃度は１×１０１６ａｔｏｍｓ／ｃｍ３以上２×１０２０ａｔｏｍｓ／ｃｍ３以下のとすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませることができる。
【０３５１】
また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることで、より安定な酸化物半導体膜を得ることができる。例えば、組成比Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化物半導体膜は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）でハローパタンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させることができる。熱処理温度は任意であるが、例えば６５０℃の熱処理を行うことで、Ｘ線回折により明確な回折ピークを観測することができる。
【０３５２】
実際に、Ｉｎ−Ｓｎ−Ｚｎ系酸化物のＸＲＤ分析を行った。ＸＲＤ分析には、Ｂｒｕｋｅｒ  ＡＸＳ社製Ｘ線回折装置Ｄ８  ＡＤＶＡＮＣＥを用い、Ｏｕｔ−ｏｆ−Ｐｌａｎｅ法で測定した。
【０３５３】
ＸＲＤ分析を行った試料として、試料Ａおよび試料Ｂを用意した。以下に試料Ａおよび試料Ｂの作製方法を説明する。
【０３５４】
脱水素化処理済みの石英基板上にＩｎ−Ｓｎ−Ｚｎ系酸化物を１００ｎｍの厚さで成膜した。
【０３５５】
Ｉｎ−Ｓｎ−Ｚｎ系酸化物は、スパッタリング装置を用い、酸素雰囲気で電力を１００Ｗ（ＤＣ）として成膜した。ターゲットは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いた。なお、成膜時の基板加熱温度は２００℃とした。このようにして作製した試料を試料Ａとした。
【０３５６】
次に、試料Ａと同様の方法で作製した試料に対し加熱処理を６５０℃の温度で行った。加熱処理は、はじめに窒素雰囲気で１時間の加熱処理を行い、温度を下げずに酸素雰囲気でさらに１時間の加熱処理を行っている。このようにして作製した試料を試料Ｂとした。
【０３５７】
図２４に試料Ａおよび試料ＢのＸＲＤスペクトルを示す。試料Ａでは、結晶由来のピークが観測されなかったが、試料Ｂでは、２θが３５ｄｅｇ近傍および３７ｄｅｇ〜３８ｄｅｇに結晶由来のピークが観測された。
【０３５８】
このように、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は成膜時に意図的に加熱すること及び／又は成膜後に熱処理することによりトランジスタの特性を向上させることができる。
【０３５９】
この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜中に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによってトランジスタのノーマリ・オフ化を図ることができ、酸化物半導体が高純度化されることによりオフ電流を１ａＡ／μｍ以下にすることができる。ここで、上記オフ電流値の単位は、チャネル幅１μｍあたりの電流値を示す。
【０３６０】
図２５に、トランジスタのオフ電流と測定時の基板温度（絶対温度）の逆数との関係を示す。ここでは、簡単のため測定時の基板温度の逆数に１０００を掛けた数値（１０００／Ｔ）を横軸としている。
【０３６１】
具体的には、図２５に示すように、基板温度が１２５℃の場合には１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下、８５℃の場合には１００ｚＡ／μｍ（１×１０−１９Ａ／μｍ）以下、室温（２７℃）の場合には１ｚＡ／μｍ（１×１０−２１Ａ／μｍ）以下にすることができる。好ましくは、１２５℃において０．１ａＡ／μｍ（１×１０−１９Ａ／μｍ）以下に、８５℃において１０ｚＡ／μｍ（１×１０−２０Ａ／μｍ）以下に、室温において０．１ｚＡ／μｍ（１×１０−２２Ａ／μｍ）以下にすることができる。
【０３６２】
もっとも、酸化物半導体膜の成膜時に水素や水が膜中に混入しないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図ることが好ましい。例えば、スパッタガスは水が膜中に含まれないように露点−７０℃以下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水などの不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は熱処理によって膜中の水を除去することができるが、Ｉｎ、Ｇａ、Ｚｎを主成分とする酸化物半導体と比べて水の放出温度が高いため、好ましくは最初から水の含まれない膜を形成しておくことが好ましい。
【０３６３】
また、酸化物半導体膜成膜後に６５０℃の加熱処理を行った試料のトランジスタにおいて、基板温度と電気的特性の関係について評価した。
【０３６４】
測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍ、Ｌｏｖが０μｍ、ｄＷが０μｍである。なお、Ｖｄｓは１０Ｖとした。なお、基板温度は−４０℃、−２５℃、２５℃、７５℃、１２５℃および１５０℃で行った。ここで、トランジスタにおいて、ゲート電極と一対の電極との重畳する幅をＬｏｖと呼び、酸化物半導体膜に対する一対の電極のはみ出しをｄＷと呼ぶ。
【０３６５】
図２６に、Ｉｄｓ（実線）および電界効果移動度（点線）のＶｇｓ依存性を示す。また、図２７（Ａ）に基板温度としきい値電圧の関係を、図２７（Ｂ）に基板温度と電界効果移動度の関係を示す。
【０３６６】
図２７（Ａ）より、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で１．０９Ｖ〜−０．２３Ｖであった。
【０３６７】
また、図２７（Ｂ）より、基板温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で３６ｃｍ２／Ｖｓ〜３２ｃｍ２／Ｖｓであった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。
【０３６８】
上記のようなＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタによれば、オフ電流を１ａＡ／μｍ以下に保ちつつ、電界効果移動度を３０ｃｍ２／Ｖｓ以上、好ましくは４０ｃｍ２／Ｖｓ以上、より好ましくは６０ｃｍ２／Ｖｓ以上とし、ＬＳＩで要求されるオン電流の値を満たすことができる。例えば、Ｌ／Ｗ＝３３ｎｍ／４０ｎｍのＦＥＴで、ゲート電圧２．７Ｖ、ドレイン電圧１．０Ｖのとき１２μＡ以上のオン電流を流すことができる。またトランジスタの動作に求められる温度範囲においても、十分な電気的特性を確保することができる。このような特性であれば、Ｓｉ半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することができる。
【０３６９】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【実施例１】
【０３７０】
本実施例では、Ｉｎ−Ｓｎ−Ｚｎ系酸化物を酸化物半導体膜に用いたトランジスタの一例について、図２８などを用いて説明する。
【０３７１】
図２８は、コプラナー型であるトップゲート・トップコンタクト構造のトランジスタの上面図および断面図である。図２８（Ａ）にトランジスタの上面図を示す。また、図２８（Ｂ）に図２８（Ａ）の一点鎖線Ａ−Ｂに対応する断面Ａ−Ｂを示す。
【０３７２】
図２８（Ｂ）に示すトランジスタは、基板９６０と、基板９６０上に設けられた下地絶縁膜９６１と、下地絶縁膜９６１の周辺に設けられた保護絶縁膜９６２と、下地絶縁膜９６１および保護絶縁膜９６２上に設けられた高抵抗領域９６３ａおよび低抵抗領域９６３ｂを有する酸化物半導体膜９６３と、酸化物半導体膜９６３上に設けられたゲート絶縁膜９６４と、ゲート絶縁膜９６４を介して酸化物半導体膜９６３と重畳して設けられたゲート電極９６５と、ゲート電極９６５の側面と接して設けられた側壁絶縁膜９６６と、少なくとも低抵抗領域９６３ｂと接して設けられた一対の電極９６７と、少なくとも酸化物半導体膜９６３、ゲート電極９６５および一対の電極９６７を覆って設けられた層間絶縁膜９６８と、層間絶縁膜９６８に設けられた開口部を介して少なくとも一対の電極９６７の一方と接続して設けられた配線９６９と、を有する。
【０３７３】
なお、図示しないが、層間絶縁膜９６８および配線９６９を覆って設けられた保護膜を有していても構わない。該保護膜を設けることで、層間絶縁膜９６８の表面伝導に起因して生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減することができる。
【実施例２】
【０３７４】
本実施例では、Ｉｎ−Ｓｎ−Ｚｎ系酸化物を酸化物半導体膜に用いたトランジスタの他の一例について示す。
【０３７５】
図２９は、本実施例で作製したトランジスタの構造を示す上面図および断面図である。図２９（Ａ）はトランジスタの上面図である。また、図２９（Ｂ）は図２９（Ａ）の一点鎖線Ａ−Ｂに対応する断面図である。
【０３７６】
図２９（Ｂ）に示すトランジスタは、基板９７０と、基板９７０上に設けられた下地絶縁膜９７１と、下地絶縁膜９７１上に設けられた酸化物半導体膜９７３と、酸化物半導体膜９７３と接する一対の電極９７６と、酸化物半導体膜９７３および一対の電極９７６上に設けられたゲート絶縁膜９７４と、ゲート絶縁膜９７４を介して酸化物半導体膜９７３と重畳して設けられたゲート電極９７５と、ゲート絶縁膜９７４およびゲート電極９７５を覆って設けられた層間絶縁膜９７７と、層間絶縁膜９７７に設けられた開口部を介して一対の電極９７６と接続する配線９７８と、層間絶縁膜９７７および配線９７８を覆って設けられた保護膜９７９と、を有する。
【０３７７】
基板９７０としてはガラス基板を、下地絶縁膜９７１としては酸化シリコン膜を、酸化物半導体膜９７３としてはＩｎ−Ｓｎ−Ｚｎ系酸化物を、一対の電極９７６としてはタングステン膜を、ゲート絶縁膜９７４としては酸化シリコン膜を、ゲート電極９７５としては窒化タンタル膜とタングステン膜との積層構造を、層間絶縁膜９７７としては酸化窒化シリコン膜とポリイミド膜との積層構造を、配線９７８としてはチタン膜、アルミニウム膜、チタン膜がこの順で形成された積層構造を、保護膜９７９としてはポリイミド膜を、それぞれ用いた。
【０３７８】
なお、図２９（Ａ）に示す構造のトランジスタにおいて、ゲート電極９７５と一対の電極９７６との重畳する幅をＬｏｖと呼ぶ。同様に、酸化物半導体膜９７３に対する一対の電極９７６のはみ出しをｄＷと呼ぶ。
【符号の説明】
【０３７９】
１００    信号処理装置
１０１    論理回路
１０２    記憶回路
１０３    電源回路
１０４    読み出し回路
１０５    電源回路
１０８    容量素子
１０９    トランジスタ
１１０    トランジスタ
１１１    電源端子
１１２    電源端子
１１５    電源端子
１１６    電源端子
１１７    電源端子
１２１    トランジスタ
１２２    容量素子
１２３    ノード
１２４    トランジスタ
１２５    トランジスタ
１５０    信号処理装置
１５１    電源回路
１５２    回路
２００    記憶回路
２０１    位相反転回路
２０２    位相反転回路
２１１    入力端子
２１２    出力端子
７００    基板
７０１    絶縁膜
７０２    半導体膜
７０３    ゲート絶縁膜
７０４    不純物領域
７０５    マスク
７０６    開口部
７０７    ゲート電極
７０８    導電膜
７０９    不純物領域
７１０    チャネル形成領域
７１１    不純物領域
７１２    絶縁膜
７１３    絶縁膜
７１６    酸化物半導体層
７１９    導電膜
７２０    導電膜
７２１    ゲート絶縁膜
７２２    ゲート電極
７２３    導電膜
７２４    絶縁膜
７２５    開口部
７２６    配線
７２７    絶縁膜
９０１    トランジスタ
９０２    下地膜
９０３    酸化物半導体層
９０４    ソース電極
９０５    ドレイン電極
９０６    ゲート絶縁膜
９０７    ゲート電極
９０８    高濃度領域
９０９    チャネル形成領域
９１０    保護絶縁膜
９１１    トランジスタ
９１２    下地膜
９１３    酸化物半導体層
９１４    ソース電極
９１５    ドレイン電極
９１６    ゲート絶縁膜
９１７    ゲート電極
９１８    高濃度領域
９１９    チャネル形成領域
９２０    保護絶縁膜
９２１    トランジスタ
９２２    下地膜
９２３    酸化物半導体層
９２４    ソース電極
９２５    ドレイン電極
９２６    ゲート絶縁膜
９２７    ゲート電極
９２８    高濃度領域
９２９    低濃度領域
９３０    サイドウォール
９３１    チャネル形成領域
９３２    保護絶縁膜
９４１    トランジスタ
９４２    下地膜
９４３    酸化物半導体層
９４４    ソース電極
９４５    ドレイン電極
９４６    ゲート絶縁膜
９４７    ゲート電極
９４８    高濃度領域
９４９    低濃度領域
９５０    サイドウォール
９５１    チャネル形成領域
９５２    保護絶縁膜
７００１    筐体
７００２    表示部
７０１１    筐体
７０１２    表示部
７０１３    支持台
７０２１    筐体
７０２２    表示部
７０３１    筐体
７０３２    筐体
７０３３    表示部
７０３４    表示部
７０３５    マイクロホン
７０３６    スピーカー
７０３７    操作キー
７０３８    スタイラス
７０４１    筐体
７０４２    表示部
７０４３    音声入力部
７０４４    音声出力部
７０４５    操作キー
７０４６    受光部
７０５１    筐体
７０５２    表示部
７０５３    操作キー
９９００    基板
９９０１    ＡＬＵ
９９０２    ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ
９９０３    Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ
９９０４    Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ
９９０５    Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ
９９０６    Ｒｅｇｉｓｔｅｒ
９９０７    Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ
９９０８    Ｂｕｓ・Ｉ／Ｆ
９９０９    ＲＯＭ
９９１０    読み出し回路
９９２０    ＲＯＭ・Ｉ／Ｆ
【図１】
0005931561.tif 000008
【図２】
0005931561.tif 000009
【図３】
0005931561.tif 000010
【図４】
0005931561.tif 000011
【図５】
0005931561.tif 000012
【図６】
0005931561.tif 000013
【図７】
0005931561.tif 000014
【図８】
0005931561.tif 000015
【図９】
0005931561.tif 000016
【図１０】
0005931561.tif 000017
【図１１】
0005931561.tif 000018
【図１２】
0005931561.tif 000019
【図１３】
0005931561.tif 000020
【図１６】
0005931561.tif 000021
【図１７】
0005931561.tif 000022
【図１８】
0005931561.tif 000023
【図１９】
0005931561.tif 000024
【図２０】
0005931561.tif 000025
【図２１】
0005931561.tif 000026
【図２２】
0005931561.tif 000027
【図２３】
0005931561.tif 000028
【図２４】
0005931561.tif 000029
【図２５】
0005931561.tif 000030
【図２６】
0005931561.tif 000031
【図２７】
0005931561.tif 000032
【図２８】
0005931561.tif 000033
【図２９】
0005931561.tif 000034
【図１４】
0005931561.tif 000035
【図１５】
0005931561.tif 000036