(57)【特許請求の範囲】
【請求項１】
基板の一方の面上に複数の電子エミッタを備えたナノクリスタルシリコン電子エミッタアレイが形成され、個々の電子エミッタに前記基板を貫通する基板貫通配線が電気的に接続され、該基板貫通配線の端部に設けられた接続電極を有する構造部と、駆動電極を有し、前記ナノクリスタルシリコン電子エミッタアレイを制御駆動するためのLSIが、それぞれの電極を介して接合することにより構成されていることを特徴とするナノクリスタルシリコン電子エミッタアレイ構造。
【請求項２】
前記基板が活性層を有するSOI基板であることを特徴とする請求項１に記載のナノクリスタルシリコン電子エミッタアレイ構造。
【請求項３】
前記基板がシリコン基板であることを特徴とする請求項１に記載のナノクリスタルシリコン電子エミッタアレイ構造。
【請求項４】
前記基板が絶縁性基板であることを特徴とする請求項１に記載のナノクリスタルシリコン電子エミッタアレイ構造。
【請求項５】
前記ナノクリスタルシリコン電子エミッタアレイの部分は、全面に共通の電極が形成された構造であって、電子放出部以外の部分には、該電子放出部に形成された電極膜厚より厚い膜厚の電極が存在することを特徴とする請求項１から４のいずれか一項に記載のナノクリスタルシリコン電子エミッタアレイ構造。
【請求項６】
前記電子放出部以外の部分がSi3N4膜或いはSiC膜で覆われていることを特徴とする請求項５に記載のナノクリスタルシリコン電子エミッタアレイ構造。
【請求項７】
基板の一方の面上に複数の電子エミッタを備えたナノクリスタルシリコン電子エミッタアレイが形成され、個々の電子エミッタに前記基板を貫通する基板貫通配線が電気的に接続され、該基板貫通配線の端部に設けられた接続電極を有する構造部と、駆動電極を有し、前記ナノクリスタルシリコン電子エミッタアレイを制御駆動するためのLSIが、それぞれの電極を介して接合することにより構成されているナノクリスタルシリコン電子エミッタアレイ構造を製造する方法において、
前記ナノクリスタルシリコン電子エミッタアレイを、貫通孔が開口された基板に対し、前記貫通孔内表面を含む基板両面に導電性材料を堆積させた後、前記基板の片面側の導電性材料と、作用電極との電気的な接続をとることにより反対面の導電性材料の一部又は全部を陽極酸化させて形成されることを特徴とするナノクリスタルシリコン電子エミッタアレイ構造の製造方法。
【請求項８】
前記基板として、シリコン基板を用いることを特徴とする請求項７に記載のナノクリスタルシリコン電子エミッタアレイ構造の製造方法。
【請求項９】
SOI活性層と、作用電極との電気的な接続をとることにより前記活性層上に形成された導電性材料よりなる膜を陽極酸化することを特徴とするナノクリスタルシリコン電子エミッタアレイ構造の製造方法。
【請求項１０】
SOI基板側壁部から前記活性層と、作用電極との電気的な接続をとることを特徴とする請求項９に記載のナノクリスタルシリコン電子エミッタアレイ構造の製造方法。
【請求項１１】
電子放出部以外の部分をSi3N4膜或いはSiC膜で被覆することを特徴とする請求項７から１０のいずれか一項に記載のナノクリスタルシリコン電子エミッタアレイ構造の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ナノクリスタルシリコン（以下、nc-Siとも称する）電子エミッタアレイと、個々の電子エミッタからの電子放出をオン・オフ制御するための制御駆動用LSIを集積化したnc-Si電子エミッタアレイの電子源の構造及びその製造方法に関するものである。
【背景技術】
【０００２】
次世代半導体集積回路や多品種少量生産に対応したMEMS (Micro-Electrical -Mechanical-Systems）などで必要とされている超微細加工技術や安価なフォトマスク製造技術として、実用的なスループットをもったマスクレスで高解像度の電子線描画装置の必要性が近年益々高まっている。図１、図２はそれぞれ単一電子源を用いた電子線描画装置の概略図及びそれを用いた場合のスループットの問題を示す図である。
【０００３】
世代とともにマスクパターンサイズの微細化、ウェハサイズの増加に伴い、電子線描画に必要とされる電子線源のサイズ（pixel size ）が微細化され、ウェハ一枚当たりに描画しなければならない電子線の密度（pixels/wafer）が指数関数的に増加するため、電子線描画装置の描画速度（pixels/sec）の進歩がそれに追いつかず、スループットが世代とともに急激に低下していることが分かる。
【０００４】
この問題を解決する方法として、例えばT. H. P. Changらによって非特許文献１に開示されているように、複数の電子源をそれぞれ独立に制御しながら並列描画するMulti Electron Beam Lithographyという手法が提案されている。図３にこのような手法による従来のMulti Electron Beam Lithographyの構成例を示す。このような手法によるシステムに用いる電子源の構造や製造方法に関しては実用化に向けて様々な研究開発が行われている。
【０００５】
一例として、図４に、この種の装置の構成例であるIMS Nanofabrication AG社のPML2 (Projection Mask-Less Lithography)に用いられている電子源構造の概略図及び特長を示す。ここでは単一電子源から放出された電子線を一旦広げた後、5KeVの加速電圧でProgrammable Aperture Plate System (APS)と呼ばれるアパーチャーアレイに照射することによって複数の電子線に分割している。APSはあらかじめプログラム入力された描画データに連動してアパーチャーを機械的に開閉できる機構になっている。APSを通過して複数に分割された電子線は、50KeVで加速されウェハ上に縮小投影される。しかしながらこの手法では、電子線描画パターンの制御をAPSの機械的動作制御によって行うため、システムが複雑になると同時に、装置が大型化してしまうという問題があった。
【０００６】
一方、本発明者らは、nc-Si電子源についての研究を従来より行っている（特許文献１、２）。nc-Siは直径3nm程度の ナノシリコン結晶粒が多数連結されたナノシリコンワイヤーアレイ構造になっており、各ナノシリコン粒は互いに絶縁され且つ電子がトンネルできるだけの十分薄いSiO2層やSiON層などの絶縁薄膜層で覆われている。このnc-Siの最表面にTi/Au(=1nm/9nm)薄膜電極を形成し、その電極に電圧を印加すると、表面からAuの仕事関数を超える5V付近から電子が弾道放出されることが報告されている。
【０００７】
このnc-Si電子源から放出される電子の特長を図５にまとめて示す。
【０００８】
この図に示すように、nc-Si電子源は、(1) CMOSで制御可能な低電圧でon/off動作が可能であり、(2) 放出電子のエネルギーは数eVに及ぶ高エネルギーであり、(3) 非常に高い指向性を持っており、更に、(4) 面電子放出であるため均一で大面積の電子放出が可能であり、(5) 放出電流の真空度依存性が小さく、(6) 複雑な製造プロセスが不要（コストが低い）といった利点を有している。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００８−９８１１９号公報
【特許文献２】ＷＯ ２０１１／０９６４３９ Ａ１
【非特許文献】
【００１０】
【非特許文献１】Journal of Vacuum Science and Technology B 10(6) 1992 pp2743-2748
【発明の概要】
【発明が解決しようとする課題】
【００１１】
ところで、上記したnc-Si薄膜を作製するには、例えばPoly-Si（多結晶シリコン）等の薄膜をシリコンウェハ基板上に堆積した後、HFを含む溶液中で陽極酸化することによってナノシリコンワイヤーアレイ構造を形成する。しかるべき後、例えば900℃程度の温度で急速熱酸化（Rapid Thermal Oxidation:RTO）処理を行うことによって作製することができる。
【００１２】
しかしながら、このようなHFを含む溶液中での陽極酸化処理や、900℃という高温プロセスはLSIの製造プロセスと整合しにくいため、LSI上にモノリシックにnc-Si電子源アレイ構造を作り込むことは極めて困難である。
【００１３】
また、RTO等の酸化処理によって形成されるSiO2膜はnc-Si薄膜自身に対して非常に高い内部応力を発生させてしまうため、外部からの機械的なストレスが加わると容易に破壊されてしまう。したがって、nc-Si電子源と制御駆動用LSI回路を個別に作製して集積化しようとした場合、nc-Si薄膜自身をハンドリングして駆動用LSIの全ての電極パッドに対して正確に電気的な接合をとることが極めて難しいという問題があった。
【００１４】
一方、フラットパネルデイスプレイへの応用を目指して、アレイ状のnc-Si電子源と制御ICとを集積化した例が報告されているが、電子線露光装置で要求されるような高密度化が困難であるという問題があった。
【００１５】
本発明の目的は、これらの問題点を解決し、制御駆動用LSI回路との集積化に適したnc-Si電子エミッタアレイの電子源の構造及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１６】
上記の目的を達成するため、本発明では、SOI(Silicone On Insulator)基板若しくはシリコン基板上に或いは絶縁性支持体上にnc-Si電子エミッタアレイを形成し、個々のエミッタと電気的に接続された貫通配線電極を基板裏面に形成した構造を作製し、この貫通配線電極と駆動制御用LSI上の駆動電極を接合することにより、電子源を構成する構造にする。
【００１７】
この構造を製造する上で不可欠なプロセスとして、以下に述べるプロセスを用いる。
【００１８】
(Ｉ)ウェハ基板上に堆積した多結晶シリコンを多数のドットアレイ状に加工した後、電子放出部以外の部分をSi3N4膜或いはSiC膜等の絶縁膜で覆う。しかるべく後、HFを含む溶液中で多結晶シリコン表面が露出した部分を選択的に陽極酸化してnc-Si層を形成する。
【００１９】
(II)SOI基板上で（I）で述べた陽極酸化を行なう場合、ウェハ側壁から活性層を介して電圧印加することにより、陽極酸化するプロセスを用いる。
【００２０】
(III)Si基板上で（I）で述べた方法で陽極酸化を行なう場合、はじめにSi貫通（Through Silicon Via：TSV）配線構造を作製した後、基板裏面からTSV配線を介して、表面側にドットアレイ状に加工された多結晶シリコンを陽極酸化するプロセスを用いる。
【００２１】
(IV)Si基板に貫通孔を開口して全面酸化した後、Si基板全面に導電性材料を堆積して貫通孔を完全に埋め込んだ後、片面（表面）側にnc-Si電子エミッタアレイ構造を形成し、反対面（裏面）側を研磨厚を制御して研磨する。然るべく後、裏面側に残存したSi基板部を選択的にエッチング除去し、除去された部分に絶縁体を埋め込む。この構造体裏面の電極と制御駆動用LSI上の駆動電極とを接合するというプロセスを用いる。
【発明の効果】
【００２２】
本発明によれば、SOI若しくはSi基板上或いは絶縁性支持体上にnc-Si電子エミッタアレイを形成し、個々のエミッタと電気的に接続されたTSV電極等の貫通電極を基板裏面に形成した構造を作製し、このTSV電極等とLSI上の駆動電極を接合する。また、このように電子源を構成する構造にしたことにより、この構造ではnc-Si薄膜を周囲のSi構造体等で支えているため、nc-Si薄膜自身に由来する内部応力を緩和する効果を発揮することができる。したがって、製造プロセス中や実装時に外部から受ける機械的なストレスに対する耐性が飛躍的に改善され、安定性が向上する。更にTSV電極構造等の微細化により、高密度化が可能となる。
【００２３】
したがって、制御駆動用LSI回路との集積化に適したnc-Si電子エミッタアレイの電子源の構造が実現できる。
【図面の簡単な説明】
【００２４】
【図１】単一電子源を用いた従来の電子線描画装置の概略図である。
【図２】単一電子源を用いた従来の電子線描画装置を用いた場合のスループットを示す図である。
【図３】従来のMulti Electron Beam Lithographyの構成例を示す図である。
【図４】PML2 (Projection Mask-Less Lithography)に用いられている電子源構造の概略図及び特長を示す図である。
【図５】nc-Si電子源から放出される電子の特長をまとめて示す図である。
【図６−１】本発明の第一の実施例に係るnc-Si電子エミッタアレイ電子源の製造工程を説明する図である。
【図６−２】本発明の第一の実施例に係るnc-Si電子エミッタアレイ電子源の製造工程を説明する図である。
【図６−３】本発明の第一の実施例に係るnc-Si電子エミッタアレイ電子源の製造工程を説明する図である。
【図７】陽極酸化によりPoly-Siを電気化学エッチングしてnc-Siを作製する場合の装置構成例を示す図である。
【図８−１】本発明の第二実施例に係るnc-Si電子エミッタアレイ電子源の製造工程を説明する図である。
【図８−２】本発明の第二実施例に係るnc-Si電子エミッタアレイ電子源の製造工程を説明する図である。
【図８−３】本発明の第二実施例に係るnc-Si電子エミッタアレイ電子源の製造工程を説明する図である。
【図９−１】本発明の第三実施例に係るnc-Si電子エミッタアレイ電子源の製造工程を説明する図である。
【図９−２】本発明の第三実施例に係るnc-Si電子エミッタアレイ電子源の製造工程を説明する図である。
【図９−３】本発明の第三実施例に係るnc-Si電子エミッタアレイ電子源の製造工程を説明する図である。
【発明を実施するための形態】
【００２５】
＜第一の実施例＞
図６（図６−１〜図６−３）は、本発明の第一の実施例に係るnc-Si電子エミッタアレイ電子源の製造工程を説明する図である。
【００２６】
本実施例では、nc-Siエミッタと接続するTSV 電極構造をSOI基板上に作製する。
【００２７】
先ず、厚さ20μｍのP-type Si基板１上に埋め込み型酸化膜（BOX層）２を設け、さらにその上に例えば２μm厚のn++-type SOI活性層３(抵抗率約0.005Ωcm)を設けたSOI基板４を用意する（工程（１））。そして、このSOI基板４上に、Poly-Si層５を堆積させる（工程（２））。
【００２８】
次に、n++-type SOI活性層３/ Poly-Si層５をドライエッチングにより垂直加工し、凹部６を形成する（工程（３））。その際、エッチング時間を調整することにより、下層のn++-type SOI活性層３はBOX層２上に例えば0.1μm程度残す。
【００２９】
次に、LP-CVD法により、Si3N4膜７を全面に例えば0.15μm程度堆積させ（工程（４））、全面異方性エッチングによりパターン側壁に側壁スペーサ（Sidewall Spacer）８を形成する（工程（５））。この工程は、例えば平行平板タイプのRIE(Reactive Ion Etching)装置を用い、CHF3/CF4ガスプラズマ雰囲気内でエッチングすることにより行う。なお、ここではSi3N4膜を用いたが、SiC膜等の他の保護層を用いてもよい。
【００３０】
然るべく後、例えばHF＋C2H5OH溶液中で陽極酸化を行い、Si3N4膜７で覆われていないPoly-Si層５表面を選択的に電気化学エッチングすることにより、この部分をnc-Si化する（工程（６））。図中９がnc-Si化部分である。その際、後工程（工程（１５））で電気的な接続をとるためのコンタクトホールを開口する周辺部分が陽極酸化されないように、この部分へのHF溶液の浸透を抑制するＯ−リングシール機構をもった装置を用いる。図７にこの機構を含めた陽極酸化のための装置構成を概略的に示す。
【００３１】
一般にシリコン基板を用いる場合は、この図にあるように、試料２１裏面から電極２２より正のバイアスを加え、HFを含む溶液２３中で試料２１表面に対向して設置した白金電極２４に負電位（或いはグランド電位）を与え、試料２１に流れる電流密度を例えば25mA/cm2に制御して６秒程度電流を流すことにより、陽極酸化することができる。しかしながら本デバイスのようにSOI基板４を用いて、基板裏面側から電圧印加を行おうとした場合では、大きな電圧印加によってBOX層２を絶縁破壊しなければ活性層３の上のPoly-Si層５を陽極酸化することができない。そのため、工程（６）では、工程（３）のエッチングでBOX層２上に残したn++-type活性層３の試料側壁部をバイパスして、図７に示した作用電極とPoly-Si層５との電気的な接続をとり、陽極電流を流すようにする。
【００３２】
然るべく後、nc-Si部分１０を酸化処理する（工程（７））。この工程は、例えばO2ガス雰囲気中で室温から800℃まで10秒で昇温→800℃から900℃まで10秒で昇温→900℃を23分保持の条件にて行う。この酸化処理によって酸化nc-Si部分１０が形成され、工程（７）に図示したように各エミッタ同志を電気的につないでいた活性層３が完全に絶縁化（SiO2化）され、電気的に孤立化することになる。
【００３３】
その後、裏面にCVD SiO2膜１１を堆積し（工程（８））、BOX層２まで深堀のエッチングを行い、貫通孔１２を形成し（工程（９））、パターン側壁にSiO2側壁（sidewall Spacer)１３を形成する（工程（１０））。そして、貫通孔１２を例えばTi/Cu１４でメッキ法により埋込み（工程（１１））、接着用のポリイミド膜１５を堆積・パターニングし（工程（１２））、制御駆動用LSI１６とバンプ接続する（工程（１３））。図中１６−１は電子源駆動Al電極部、１６−２はI/O部電極、１６−３は層間絶縁膜、１６−４はバンプである。
【００３４】
その後、Ti/Au（=1nm/9nm）表面電極１７を形成し（工程（１４））、制御駆動用LSI１６上の入出力（I/O）パッド部１８との電気的な接続をとるためのコンタクトホール１９を開口し、タングステン等の電極２０を形成する（工程（１５））ことによってnc-Si電子エミッタアレイの電子源が作製できる。
【００３５】
このnc-Si電子エミッタアレイ電子源の最表面に形成されたAu電極に例えば15Vの一定電圧を印加した状態で、外部から入力した描画パターンデータに連動して、LSI駆動電極側から個々のnc-Si電子源に15Vの駆動電圧をon/off制御することにより、ウェハ上に任意の２次元パターンを高速描画することができる。
【００３６】
以上説明したように、本実施例の方法によればSOI基板上にnc-Si電子エミッタアレイを形成し、個々のエミッタと電気的に接続されたTSV電極を基板裏面に形成した構造を作製し、このTSV電極とLSI上の駆動電極を接合する。このように電子源を構成する構造にしたことにより、この構造ではnc-Si薄膜を周囲のSi構造体で支えているため、nc-Si薄膜自身に由来する内部応力を緩和する効果を発揮することができる。したがって、製造プロセス中や実装時に外部から受ける機械的なストレスに対する耐性が飛躍的に改善され、安定性が向上する。更にTSV電極構造の微細化により、高密度化が可能となる。
【００３７】
一方、上記製造プロセスにおいては、陽極酸化の際、ウェハ側壁からSOI活性層を介して表面に正の電圧を印加できるようにしたため、BOX層（絶縁層）の存在にもかかわらず、個々のドット状多結晶Si表面をBOX層を絶縁破壊することなく低電圧で電気化学的にエッチングし、nc-Si化することが可能となる。
＜第二の実施例＞
図８（図８−１〜８−３）は本発明の第二の実施例に係るnc-Si電子エミッタアレイ電子源の製造工程を説明する図である。
【００３８】
本実施例では、nc-Si電子エミッタと接続するTSV 電極構造をSi基板上に作製する。
【００３９】
先ず、厚さ２００μｍのP-type Si基板３１を準備する（工程（１））。このP-type Si基板３１に対し、例えば第一の実施例の工程（５）で用いたと同様なRIE装置を用い、貫通エッチングを施す（工程（２））。図中３２が貫通孔である。次に、Si基板３１に厚さ１．０μｍの熱酸化膜（SiO2膜）３３を成長させ（工程（３））、さらに全面に n++-TypeのDoped poly-Si膜を貫通孔３２が完全に埋まる膜厚以上堆積させ、その後片面を研磨してたとえば2μm程度の膜厚のDoped Poly-Si膜３４を表面に残す（工程（４））。
【００４０】
次に、Poly-Si膜３５を研磨面に堆積させ（工程（５））、下地のSiO2が露出するまでドットアレイ状にパターニング後（工程（６））、熱酸化SiO2膜３６を成長させ、LP-CVD法により、Si3N4膜３７を全面に例えば0.5μm程度堆積させる（工程（７））。その後、例えば平行平板タイプのRIE装置を用い、CHF3/CF4ガスプラズマ雰囲気内でドライエッチングすることにより、電子放出部３８を開口させる（工程（８））。
【００４１】
然るべく後、例えば図７に示した装置構成により、例えばHF＋C2H5OH溶液中で陽極酸化を行い、SiO2/ Si3N4膜で覆われていないPoly-Si表面を選択的に電気化学エッチングし、この部分をnc-Si化した後、酸化処理を行う（工程（９））。図中３９が酸化nc-Si部分である。この陽極酸化は、図７に示した作用電極と試料裏面との電気的な接続をとり、HFを含む溶液中で試料表面に対向して設置した白金電極をグランド電位に設置し、実施例一と同様、試料に流れる電流密度を例えば25mA/cm2に制御して６秒程度電流を流すことにより行う。この構造では第一の実施例で述べたようなBOX層（絶縁層）が基板の途中に存在していない。
【００４２】
また、工程の最初の段階（工程（４））でシリコン貫通孔３２へのDoped Poly-Si埋込みを行なっているため、試料裏側全面に形成されているDoped Poly-Si膜３４は、シリコン貫通孔３２を介して試料表側の個々のドット状Poly-Si裏面と電気的に導通している。このため、試料裏側のDoped Poly-Si膜３４に陽極電流を流すことにより、試料表側の個々のドット状poly-Si表面に独立且つ選択的に陽極酸化することが可能となる。nc-Siの酸化処理は、第一の実施例で述べたように、例えばO2ガス雰囲気中で室温から800℃まで10秒で昇温→800℃から900℃まで10秒で昇温→900℃を23分保持の条件にて行う。
【００４３】
その後、裏面のn++ TypeのDoped poly-Si膜３４をパターニングし（裏面電極形成）（工程（１０））、LSI駆動回路４０表面の駆動電極上に作製したAuバンプ４０−１と、約400℃にてSi-Au共晶接合する（工程（１１））。なお、図中４０−２は電子駆動Al電極部、４０−３はI/O部電極、４０−４は層間電極、４０−５は接着用ポリイミドである。そして、Ti/Au（=1nm/9nm）表面電極３６を電子放出部３８を含む面に形成するが、第一の実施例で述べたようなTi/Au（=1nm/9nm）の極薄膜電極を全面に堆積させた場合、パターン化された電子源側壁部にTi/Au電極が完全に被覆できない部分が発生することが見受けられた。この場合、場所によっては電子放出しないおそれもある。そこで、この問題を改善すべく、はじめに電子放出部３８以外の部分に例えばCu/Au (=10nm/300nm)電極４１を厚く堆積させた後（工程（１２））、電子放出部３８にはTi/Au（=1nm/9nm）の薄い表面電極４２を形成することで（工程（１３））、電極の被覆の問題を改善することができた。その後、ハーフダイシングにより駆動制御用LSI４０上の入出力（I/O）パッド部４３との電気的なコンタクトをとるための空間４４を確保する（工程（１４））。以上のプロセスにより、nc-Si電子エミッタアレイの電子源が作製される。
【００４４】
このnc-Si電子エミッタアレイ電子源の最表面に形成されたAu電極に例えば15Vの一定電圧を印加した状態で、外部から入力した描画パターンデータに連動して、LSI駆動電極側から個々のnc-Si電子源に15Vの駆動電圧をon/off制御することにより、ウェハ上に任意の２次元パターンを高速描画することができる。
【００４５】
以上説明したように、本実施例の方法によればSi基板上にnc-Si電子エミッタアレイを形成し、個々のエミッタと電気的に接続されたTSV電極を基板裏面に形成した構造を作製し、このTSV電極とLSI上の駆動電極を接合することにより、電子源を構成する構造にした。この構造ではnc-Si薄膜を周囲のSi構造体で支えているため、nc-Si薄膜自身に由来する内部応力を緩和する効果を発揮することができる。したがって、製造プロセス中や実装時に外部から受ける機械的なストレスに対する耐性・安定性が飛躍的に向上する。更に微細化により、高密度化が可能となる。
【００４６】
一方、その製造プロセスにおいては、工程の最初の段階でSi貫通孔を開口させ、全面酸化後、ウェハ全面にDoped Poly-Siを堆積して貫通孔を完全に埋め込んだ後、片側（表側）にドット状多結晶Si 構造を形成した。このことにより、裏側から陽極酸化を行うための作用電極との電気的な接続を取ることができ、個々のドット状Poly-Si表面に対して独立に電気化学エッチングを行い、nc-Si化することが可能となった。
【００４７】
また、電極の形成においては、電子放出部以外の部分には、電子放出部に形成された電極膜厚より厚い膜厚の電極を形成するようにしたため、ステップカバレッジが改善され、均一な電子放出が可能となる。
＜第三の実施例＞
図９（図９−１〜図９−３）は本発明の第三の実施例に係るnc-Si電子エミッタアレイ電子源の製造工程を説明する図である。
【００４８】
先ず、厚さ２００μｍのP-type Si基板５１を準備する（工程（１））。このP-type Si基板５１に対し、例えば第一の実施例の工程（５）で用いたと同様なRIE装置を用い、貫通エッチングを施す（工程（２））。図中５２が貫通孔である。次に、Si基板５１に厚さ１．０μｍの熱酸化膜（SiO2膜）５３を成長させ（工程（３））、さらに全面に n++-TypeのDoped poly-Si膜５４を貫通孔５２が完全に埋まる膜厚以上堆積させ、その後片面を研磨してたとえば2μm程度の膜厚のDoped Poly-Si膜５４を表面に残す（工程（４））。
【００４９】
次に、Poly-Si膜５５を研磨面に堆積させ（工程（５））、ドットアレイ状にパターニング後（工程（６））、熱酸化膜（SiO2膜）５６を成長させ、LP-CVD法により、Si3N4膜５７を全面に例えば0.5μm程度堆積させる（工程（７））。その後、例えば平行平板タイプのRIE装置を用い、CHF3/CF4ガスプラズマ雰囲気内でドライエッチングすることにより、電子放出部５８を開口させる（工程（８））。
【００５０】
然るべく後、例えば図７に示した装置構成により、例えばHF＋C2H5OH溶液中で陽極酸化を行い、SiO2/ Si3N4膜で覆われていないPoly-Si表面を選択的に電気化学エッチングし、この部分をnc-Si化した後、酸化処理を行う（工程（９））。図中５９が酸化nc-Si部分である。この陽極酸化は、図７に示した作用電極と試料裏面との電気的な接続をとり、HFを含む溶液中で試料表面に対向して設置した白金電極をグランド電位に設置し、実施例一と同様、試料に流れる電流密度を例えば25mA/cm2に制御して６秒程度電流を流すことにより行う。この構造では工程の最初の段階（工程（４））でシリコン貫通孔５３へのn++ Doped Poly-Si埋込みを行なっているため、試料裏側全面に形成されているn++ Doped Poly-Si膜５４は、シリコン貫通孔５２を介して試料表側の個々のドット状Poly-Si５５裏面と電気的に導通している。このため、試料裏側のn++Doped Poly-Si膜５４に陽極電流を流すことにより、試料表側の個々のドット状poly-Si表面に独立且つ選択的に陽極酸化することが可能となる。nc-Siの酸化処理は、第一の実施例で述べたように、例えばO2ガス雰囲気中で室温から800℃まで10秒で昇温→800℃から900℃まで10秒で昇温→900℃を23分保持の条件にて行う。
【００５１】
その後、ポリマー６０を用いてデバイス表面側にウェハ支持用のガラス基板６１を貼り付け（工程（１０））、対向側（裏側）を例えば化学機械研磨（Chemical Mechanical Polishing: CMP）によって研磨厚を制御しながら薄膜化する（工程（１１））。然るべく後、裏面側に残ったPoly-Si基板５１部を、例えばSF６ガスプラズマを用いたエッチングによって選択的にエッチング除去する（工程（１２））。その際、露出したn++Doped Poly-Si５４がエッチングされないようにレジスト６２でカバーしておく。
【００５２】
その後、絶縁膜６３として例えばSiO2膜をスパッタ堆積することにより、Poly-Si基板５１が除去されたところに選択的に絶縁体を埋め込む（工程（１３））。その後レジスト６２を除去し、露出したn++Doped Poly-Si貫通配線表面部に電気的に接続された例えばCr/Au電極６４を作製することにより、裏面に貫通配線電極６５が形成される（工程（１４））。然るべく後、LSI駆動電極上に例えばCr/Au/Inのバンプ構造６６を作製し、このバンプ電極６６と上記電子源裏面側のCr/Au貫通配線電極６５（６４）の位置を合せを行い制御用LSI６７と仮接合した後（工程（１５））、約200℃にて液相拡散接合（Transient Liquid Phase Diffusion Bonding：TLP接合）することによってバンプ・貫通配線電極間で、物理的な接合６８が形成される（工程（１６））。なお、図中６７−１は電子源駆動Al電極部、６７−２はI/O電極部、６７−３は層間絶縁膜である。その後、ポリマー６０を除去してガラス基板を取り除き（工程（１７）））、電子源表面にTi/Au（=1nm/9nm）表面電極６９を形成し（工程（１８））、ハーフダイシングにより駆動制御用LSI６７の入出力（I/O）パッド部７０との電気的なコンタクトをとるための空間７１を確保する（工程（１９））。以上のプロセスにより、nc-Si電子エミッタアレイの電子源が作製される。
【００５３】
このnc-Si電子エミッタアレイの電子源の最表面に形成されたAu電極にたとえば15Vの一定電圧を印加した状態で、外部から入力した描画パターンデータに連動して、LSI駆動電極側から個々のnc-Si電子源に15Vの駆動電圧をon/off制御することにより、ウェハ上に任意の２次元パターンを高速描画することができる。
【００５４】
以上説明したように、本実施例の方法によれば絶縁性のSiO2支持体上にnc-Si電子エミッタアレイを形成し、個々のエミッタと電気的に接続された貫通配線電極を当該SiO2絶縁支持体裏面に形成した構造を作製し、この貫通配線電極とLSI上の駆動電極を接合する、このように電子源を構成する構造としたことにより、この構造ではnc-Si薄膜をSiO2支持体で支えているため、nc-Si薄膜自身に由来する内部応力を緩和する効果を発揮することができる。したがって、nc-Si電子エミッタアレイを駆動制御用LSI上の駆動電極上に接合しても、内部応力に対する耐性を安定的に保持できる効果がある。更に、電子放出部周辺は全て絶縁体で覆われているため、寄生容量が極めて少ない。このため、駆動制御用LSIからnc-Si電子エミッタアレイへの電圧印加を高速でon/off動作させる場合においても、駆動電圧出力から電子放出までの遅延時間が実用上ほとんど無視できるレベルである。
【００５５】
一方、その製造プロセスにおいては、先に貫通配線電極構造を有するPoly-Si支持体の上にnc-Si電子エミッタアレイを形成した後、当該Poly-Si支持体を選択的にエッチング除去し、除去された部分をSiO2絶縁膜で埋め込むプロセスを採用した。これにより、微細で高アスペクト比の加工が困難なSiO2支持体に対して直接貫通配線電極形成プロセスを用いる代わりに、微細化がより容易なSi基板への貫通配線電極を形成するプロセスを利用することができる。そして、nc-Si電子エミッタアレイをより微細化することが可能となる。
【符号の説明】
【００５６】
１、３１、５１    P-type Si基板
２    埋め込み酸化膜（BOX層）
３    n++ -type SOI活性層
４    SOI基板
５、３５、５５    Poly-Si膜
６    凹部
７、３７、５７    Si3N4膜
８    側壁スペーサ（saidewall spacer）
９    nc-Si部分
１０、３９、５９    酸化nc-Si部分
１１    SiO2膜
１２    貫通孔
１３    SiO2側壁（sidewall spacer）
１４    Ti/Cu貫通導体
１５    ポリイミド膜
１６、４０、６７    制御駆動用LSI
１７    Ti/Au表面電極
１８、４１、７０    入出力（I/O）パッド部
１９    コンタクトホール
２０    電極
２１    試料
２２    電極
２３    HFを含む溶液
２４    白金電極
３２、５２    貫通孔
３３、５３    熱酸化膜（SiO2膜）
３４、５４    Doped Poly-Si 膜
３６、５６    熱酸化膜（SiO2膜）
３８、５８    電子放出部
６０    ポリマー
６１    ガラス基板
６２    レジスト
６３    絶縁膜
６４    Cr/Au電極
６５    貫通配線電極
６６    バンプ電極
【図２】
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【図５】
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【図１】
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【図３】
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【図４】
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【図６−１】
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【図６−２】
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【図６−３】
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【図７】
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【図８−１】
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【図８−２】
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【図８−３】
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【図９−１】
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【図９−２】
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【図９−３】
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