(57)【特許請求の範囲】
【請求項１】
ＩＩＩ−Ｖ半導体の構造を製造する方法であって、
基板を準備すること、
第１の活性なＩＩＩ−Ｖ層を成長させ、第２の活性なＩＩＩ−Ｖ層を成長させることによって当該２つの活性な層の間に２次元電子ガスを形成することを含んでいる、上記基板上にＩＩＩ−Ｖ半導体の積層をエピタキシャルに成長させることによって、活性層を設けること、
上記活性層にとってのマスクとしての使用を目的とする保護積層を設けることを包含しており、
上記保護積層は、ＩＩＩ−Ｖ蒸着層、当該蒸着層の上にあるＩＩＩ−Ｖエッチング停止層、および当該エッチング停止層の上にあるマスク層を備えており、上記蒸着層は、２〜１０ｎｍの厚さを有しており、
ゲート領域における、上記マスク層および上記ＩＩＩ−Ｖエッチング停止層を除去すること、および
上記第２の活性なＩＩＩ−Ｖ層を露出するために、上記ゲート領域における上記ＩＩＩ−Ｖ蒸着層を蒸発させることをさらに包含する、方法。
【請求項２】
上記ＩＩＩ−Ｖ蒸着層は、Ｎ、Ｐ、Ａｓの１つ以上ならびにＢ、Ａｌ、Ｇａ、ＩｎおよびＴｌの１つ以上を含んでいるか、および／または
上記ＩＩＩ−Ｖエッチング停止層は、Ｎ、Ｐ、Ａｓの１つ以上ならびにＢ、Ａｌ、Ｇａ、ＩｎおよびＴｌの１つ以上を含んでいるか、および／または
上記エッチング停止層は、０．３〜１００ｎｍの厚さを有しているか、および／または
上記マスク層は、Ｓｉ、Ａｌ、ＯおよびＮの１つ以上を含んでいるか、および／または
上記マスク層は、１〜５００ｎｍの厚さを有している、請求項１に記載の方法。
【請求項３】
ゲートは、上記活性層上の上記保護積層を貫いて設けられており、当該ゲートは、ＩＩＩ−Ｖ材料を含んでおり、当該ゲートは、選択的かつエピタキシャルに、好ましく再成長させられる、請求項１または２に記載の方法。
【請求項４】
オーム接触は、上記ゲートのｐ型のＩＩＩ−Ｖ材料上に形成される、請求項３に記載の方法。
【請求項５】
上記再成長はＭＯＣＶＤによる、請求項３または４に記載の方法。
【請求項６】
フォトレジストマスクは、上記マスク層上に設けられ、ゲート領域は、画定される、請求項１〜５のいずれか１項に記載の方法。
【請求項７】
上記ゲートは、Ｎ、Ｐ、Ａｓの１つ以上ならびにＢ、Ａｌ、Ｇａ、ＩｎおよびＴｌの１つ以上を含んでいる、請求項１〜６のいずれか１項に記載の方法。
【請求項８】
上記基板は＜１１１＞Ｓｉ基板であり、上記第１の活性なＩＩＩ−Ｖ層はＩＩＩ−Ｎ層であり、上記第２の活性なＩＩＩ−Ｖ層はＩＩＩ−Ｎ層である、請求項１〜７のいずれか１項に記載の方法。
【請求項９】
上記第１の活性なＩＩＩ−Ｖ層は、２０〜５００ｎｍの厚さを有しているか、および／または
上記第２の活性なＩＩＩ−Ｖ層は、１０〜１００ｎｍの厚さを有しているか、および／または
上記第１の活性なＩＩＩ−Ｖ層は、Ｎ、Ｐ、Ａｓの１つ以上ならびにＢ、Ａｌ、Ｇａ、ＩｎおよびＴｌの１つ以上を含んでいるか、および／または
上記第２の活性なＩＩＩ−Ｖ層は、Ｎ、Ｐ、Ａｓの１つ以上ならびにＢ、Ａｌ、Ｇａ、ＩｎおよびＴｌの１つ以上を含んでいる、請求項８に記載の方法。
【請求項１０】
ソースおよびドレインは、上記活性層上の上記保護積層を貫いて設けられており、
上記ゲートは、ＩＩＩ−Ｖ材料を含んでおり、
上記ソースおよびドレインは、選択的かつエピタキシャルに、好ましく再成長させられる、請求項１または２に記載の方法。
【請求項１１】
オーム接触は、上記ソースおよびドレインのｎ型のＩＩＩ−Ｖ材料上に形成される、請求項１０に記載の方法。
【請求項１２】
上記再成長はＭＯＣＶＤによる、請求項１０または１１に記載の方法。
【請求項１３】
フォトレジストマスクは、上記マスク層の上に設けられ、ゲート領域は、画定される、請求項１、２および１０〜１２のいずれか１項に記載の方法。
【請求項１４】
上記ソースおよびドレインは、Ｎ、Ｐ、Ａｓの１つ以上ならびにＢ、Ａｌ、Ｇａ、ＩｎおよびＴｌの１つ以上を含んでいる、請求項１０〜１２のいずれか１項に記載の方法。
【請求項１５】
第１の活性なＩＩＩ−Ｖ層および第２の活性なＩＩＩ−Ｖ層を含んでおり、当該２つの活性な層の間に２次元電子ガスを有している、活性層、
上記活性層にとってのマスクとして使用を目的とする保護積層を備えており、
上記保護積層は、ＩＩＩ−Ｖ蒸着層、当該蒸着層の上にあるＩＩＩ−Ｖエッチング停止層、および当該エッチング停止層の上にあるマスク層を備えており、上記蒸着層は、２ｎｍ〜１０ｎｍの厚さを有しており、
上記マスク層及び上記ＩＩＩ−Ｖエッチング停止層は、ゲート領域において除去されており、
上記ＩＩＩ−Ｖ蒸着層は、上記ゲート領域において蒸発しており、上記第２の活性なＩＩＩ−Ｖ層を露出させている、ＩＩＩ−Ｖ半導体構造。
【請求項１６】
ゲートを備えており、当該ゲートは、ＩＩＩ−Ｖ材料を含んでおり、ＩＩＩ−Ｖゲートは、選択的かつエピタキシャルに再成長させられるゲートである、請求項１５に記載の半導体構造。
【請求項１７】
オーム接触は、上記ゲートのｐ型のＩＩＩ−Ｖ材料上に形成される、請求項１６に記載の半導体構造。
【請求項１８】
ソースおよびドレインを備えており、当該ソースおよびドレインは、ＩＩＩ−Ｖ材料を含んでおり、ＩＩＩ−Ｖソースおよびドレインは、選択的かつエピタキシャルに再成長させられるソースおよびドレインである、請求項１５に記載の半導体構造。
【請求項１９】
オーム接触は、上記ソースおよびドレインのｎ型のＩＩＩ−Ｖ材料上に形成される、請求項１８に記載の半導体構造。
【請求項２０】
トランジスタ、ＬＥＤ、ダイオードまたはパワーデバイスである、請求項１５〜１９のいずれか１項に記載の半導体構造を含んでいる、素子。
【請求項２１】
例えば電子回路、スイッチ、高出力の用途、高電圧の用途、画像センサ、バイオセンサ、集積化ロジックおよびイオンセンサ、請求項１５〜１９のいずれか１項に記載の半導体構造および／または請求項２０に記載の素子を含んでいる、電子回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板上にＩＩＩ−Ｖエピタキシャル層を成長させる方法、基板を含んでいる半導体構造、当該半導体構造を含んでいる素子、および電気回路に関する。
【背景技術】
【０００２】
ＩＩＩ−Ｖ族の素子（例えばＨＥＭＴ）は、２つの活性層の間（例えば、ＧａＮ層およびＡｌＧａＮ層の間）に２ＤＥＧ（２次元電子ガス）を含んでいる。この２ＤＥＧは、材料内における電荷分離を引き起こす自発的な圧電性の分極から生じることが知られている。最も知られているこの種の素子において、２ＤＥＧは、材料の特性に起因するゼロのゲートバイアスにおいて存在する。例えばＡｌＧａＮのバリア層上に形成されている接続を有している、ＧａＮのＦＥＴ素子は、ノーマリオン素子である。接続の形成前に２ＤＥＧが存在していた場合に２ＤＥＧが処理後にそこに留まっているように、エピタキシャル構造の上面に対する接続の形成は、ヘテロ構造における分極電荷を大きく変化させないとみなされている。ゲートに対する特定の電圧（閾値電圧と呼ばれる）は、静電結合を介して２ＤＥＧを空乏にするために必要とされる。ゲートに負の電圧を印加することによって、電子チャネルはピンチオフされ得る。この負の電圧は、典型的に負の閾値電位（Ｖｔｈ）より低く、典型的に−２Ｖ〜−８Ｖの間である。これらのトランジスタは、チャネルがトランジスタのスイッチをオフにするために空乏化される必要があることを意味する空乏モード動作において機能する。
【０００３】
特定の用途（例えば電力切替えまたは集積化ロジックなど）にとって、負極性のゲート供給は所望されない。そのような場合、制御回路がなんらかの理由のために機能を停止して、ソースおよびドレインの間における電気接続がない状態において、ゲート制御は機能する必要がある。例えば閾値電位Ｖｔｈ＞０を有しているＦＥＴ素子は、ノーマリオフ素子である。０のゲート電位において、ゲート制御がないために、電流を伝導するためのチャネルは存在しない。これらのトランジスタは、エンハンスメントモード（Ｅ−モード）において動作する。
【０００４】
ノーマリオフ素子（すなわちゲートが接地されているか、またはフローティングであるときソースおよびドレインの間に電流が流れ得ない素子）を作製するために、チャネルは、ゲート接続の下部（すなわち電流が調節され得る素子の部分である素子の真正部分）において選択的に遮断される必要があり、同時に他の領域（すなわち素子の外因性部分）における２ＤＥＧ密度を可能な限り高く維持する必要がある。図２は、真正部分および外因性部分を有している素子の断面を示す。特定の正の閾値電位を超えているゲートバイアスは、それからソースおよびドレインの間に電流を流すことを可能にするゲート接続の下部に２ＤＥＧを誘導する。
【０００５】
ＡｌＧａＮ／ＧａＮのＨＥＭＴにともなう他の問題は、ＩＩＩ−窒化物材料の高いバンドギャップおよび不純物のドーピングの欠如に起因する、オーム接触の相対的に高い接触抵抗である。考えられるアプローチの１つは、オーム接触の下部にある領域におけるｎ型ドープされたＧａＮ（例えば、好ましくは低いバンドギャップを有しているＩｎＧａＮ）の選択的な再成長である。このアプローチの公知の例のすべてにおいて、サンプルは、リアクタから取り出され、選択的な再成長のためにＳｉＯｘを用いてパターニングされる。これは、ＡｌＧａＮ／ＧａＮのＨＥＭＴの表面の保護にとって不利益である。
【０００６】
いくつかの方法は、そのようなｅ−モードトランジスタを完成させるために報告されている。米国特許出願公開第２０１０３２７２９３号は、この順序に形成されているＡｌＮ緩衝層、非ドープのＧａＮ層、非ドープのＡｌＧａＮ層、ｐ型のＧａＮ層、および多量にドープされたｐ型のＧａＮ層を記載している。ゲート電極は、多量にドープされたｐ型のＧａＮ層を有しているオーム接触を形成する。ソース電極およびドレイン電極は、非ドープのＡｌＧａＮ層上に設けられる。ｐｎ接合は、ゲート電圧の振幅が増大され得るように、非ドープのＡｌＧａＮ層と非ドープのＧａＮ層とｐ型のＧａＮ層との間の界面に生成される２次元電子ガスによってゲート領域に形成される。
【０００７】
この文献は、良好な保護を有している構造をもたらさない。
【０００８】
さらに、ＡｌＧａＮバリア上のｐ型のＡｌＧａＮ層における接合型電界効果トランジスタ（ＪＦＥＴ）の成長は、２ＤＥＧの空乏化を引き起こすので、それは外因性の素子領域において除去される。外因性の素子領域におけるｐ型のＧａＮを除去するためのエッチング処理は、下にある層に対して非選択的であり、したがって非常に制御困難である。
【０００９】
上述のアプローチにおいて、ｐ型のＡｌＧａＮは、まずウエハ上のあらゆる箇所に成長させられ、素子のゲート領域を除いて除去される。結果として、エッチング深さは制御困難であり、プラズマ損傷はそれから生じ得、被覆されていない表面はさらなる処理段階において保護困難であり得る。
【００１０】
V. Kumar et al.は、“High transconductance enhancement-mode AlGaN/GaN HEMTs on SiC substrate”（El39-24 2003におけるKumarを参照）において、１μｍの窪みのゲート長のエンハンスメントモード（Ｅ−モード）のＡｌＧａＮ／ＧａＮ高電子移動度トランジスタ（ＨＥＭＴ）が製造された、誘導結合プラズマの反応性イオンエッチング（ＩＣＰ−ＲＩＥ）の使用について詳述している。１μｍのゲート長の素子は、４７０ｍＡ／ｍｍの最大ドレイン電流密度、２４８ｍＳ／ｍｍの外因性のトランスコンダクタンス、および７５ｍＶの閾値電位を示した。これらの特性は、ＧａＮに基づくＥ−モードのＨＥＭＴについてこれまでに報告された値よりはるかに高い。しかし、上記閾値電位は実用化にとって低すぎる。また、８ＧＨｚの単位利得カットオフ周波数（ｆＴ）および２６ＧＨｚの発振周波数（ｆｍａｘ）は、これらの素子に対して測定された。
【００１１】
これらのＨＥＭＴは基板に対して直接的に成長させられる。
【００１２】
W. B. Lanford et al.は、“Recessed-gate enhancement-mode GaN HEMT with high threshold voltage”（El41-7 2005におけるLanfordを参照）において、ＳｉＣ基板上に成長されたＧａＮ／ＡｌＧａＮヘテロ構造に基づく、高電子移動度トランジスタ（ＨＥＭＴ）の製造について詳述している。エンハンスメントモードの動作は、低い損傷、制御可能な乾式のゲート窪み形成、およびＮｉ／Ａｕゲートのアニーリングの組み合わせを介した高い閾値電圧（ＶＴ）によって達成された。窪みが形成された通りに１．０ｍｍのゲートを有しているＥ−ＨＥＭＴは、０．３５Ｖの閾値電圧（ＶＴ）、５０５ｍＡ／ｍｍの最大ドレイン電流（ＩＤ，ｍａｘ）および３４５ｍＳ＝ｍｍの最大トランスコンダクタンス（ｇｍ，ｍａｘ）を示し、後のゲートアニーリングの対応する特性は、それぞれ０．４７Ｖ、４５５ｍＡ／ｍｍおよび３１０ｍＳ／ｍｍであった。ＲＦ性能は、１０ＧＨｚの単位電流利得カットオフ周波数（ｆＴ）を有して、後のゲートアニーリング処理に影響されない。しかし、上記閾値電位は実用化にとって低すぎる。
【００１３】
これらのＨＥＭＴは基板上において直接的に成長させられる。
【００１４】
ゲートの窪みは、後のエッチングＲＴＡ処理あり、および、なしにおいてエッチングする。エッチングの非選択的な性質のために、上記処理は制御困難である。
【００１５】
Young Kai et al.は、“High-Performance Enhancement-Mode AlGaN/GaN HEMTs Using Fluoride-Based Plasma Treatment”（Edl26-7 2005におけるKaiを参照）において、高性能のエンハンスメントモード（Ｅ−モード）のＡｌＧａＮ／Ｇａ ＮＨＥＭＴの製造における新規なアプローチについて詳述している。上記製造技術は、ＡｌＧａＮ／ＧａＮ ＨＥＭＴにおけるゲート領域のフッ化物に基づくプラズマ処理、および５００℃未満のアニーリング温度を用いる後のゲート急速熱アニーリングに基づいている。従来の空乏モードのＨＥＭＴサンプルから始めて、フッ化物に基づくプラズマ処理は、−４Ｖから０．９Ｖまで閾値電位を効率的にシフトさせ得ると見出された。最も重要なことに、ゼロのトランスコンダクタンス（ｇｍ）はＶｇｓ＝０Ｖにおいて得られ、ＡｌＧａＮ／ＧａＮ ＨＥＭＴにおいて、真のＥ−モード動作を初めて証明した。Ｖｇｓ＝０Ｖにおいて、オフ状態のドレイン漏れ電流は、６Ｖのドレイン−ソースバイアスにおいて２８μＡ／ｍｍである。１μｍ長のゲートを有している製造されたＥ−モードのＡｌＧａＮ／ＧａＮ ＨＥＭＴは、３１０ｍＡ／ｍｍの最大ドレイン電流密度、１４８ｍＳ／ｍｍのピークｇｍ、１０．１ＧＨｚの電流利得カットオフ周波数（ｆＴ）および３４．３ＧＨｚの最大の発振周波数（ｆｍａｘ）を示す。
【００１６】
ここで、バリア層のＣＦ４プラズマ処理が使用される。フッ素プラズマは、動的なオン抵抗の実質的な上昇を引き起こすので、ＨＥＭＴの動的挙動に対する不利な影響を有していると知られている。これらのＨＥＭＴは基板上に直接的に成長させられる。
【００１７】
F. Medjdoub et al.は、“Novel E-Mode GaN-on-Si MOSHEMT Using a Selective Thermal Oxidation”（および関連する米国特許第６１０８０９８３号）に、ＡｌＩＮの選択的な熱酸化によって初めて証明される、新規なノーマリオフのＡｌＮ／ＧａＮ金属酸化物半導体の、高電力用途にとっての１００ｍｍのＳｉ基板上における高電子移動度トランジスタ（ＭＯＳＨＥＭＴ）ついて詳述している。９００℃の酸素におけるＡｌＮの乾式熱酸化から生じる高品質な絶縁ＡｌＯＮ層の形成は、透過型電子顕微鏡およびＸ線光電子分光法によって確認されている。ＡｌＮの熱酸化は、２Ｄ−電子ガスの局所的な空乏化（ゲートに対する自己整列）、したがってノーマリオフ動作を可能にするＳｉＮキャップ層に対して、非常に選択的であると考えられる。＋０．８Ｖの閾値電位（ＶＴ）およびＶＧＳ＝０Ｖにおける１μＡ／ｍｍを大きく下回るドレイン漏れ電流は、ウエハの全体において再現可能に得られる。製造されたＭＯＳＨＥＭＴの、対照サンプル（同一であるが酸化されていない）との比較は、正の値へのＶＴの劇的なシフトおよびドレイン漏れ電流の３〜４桁の低下を明らかにしている。
【００１８】
上述のＨＥＭＴは、絶縁層（すなわちＡｌＯＮ）上にゲートを備えている。
【００１９】
上述の文献は、バリアの熱酸化ありおよびなしの、インシチュＳｉＮを用いて覆われている薄いバリアの成長について詳述している。ゲートのショットキーの性質のために、熱酸化なしでは、最初のアプローチの能力は、ゲートのオーバードライブによって制限される（Ｖｇ＜２Ｖ）。Ａｌに富むバリアの酸化の場合、問題は、ゲート酸化物の漏れ電流、絶縁破壊および信頼性とともに残っている。いずれの場合にも閾値電位は実用化にとって低すぎる。
【００２０】
X. Hu et al.は、“Enhancement mode AIGaN/GaN HFET with selectively grown pn junction gate”において、選択的に成長されたｐｎ接合ゲートを有している、エンハンスメントモードのＡｌＧａＩｎＧａＮヘテロ接合電界効果トランジスタ（ＨＦＥＴ）の製造および特性について詳述している。ゼロのゲートバイアスにおいて、素子のチャネルは、ゲートのチャネル接合の固有ポテンシャルに起因して空乏化される。選択的領域の成長アプローチは、空乏モードＨＥＭＴおよびエンハンスメントモードＨＥＭＴの両方を同一ウエハ上に製造可能にし、したがって低消費電力の高速なＧａＮに基づく論理集積回路を設計する可能性を広げる。
【００２１】
X. Hu et al.によるアプローチにおいて、まずＨＥＭＴが成長させられ、ウエハがリアクタから取り出されて、ゲート領域に開口をともなってＳｉＯｘを用いてパターニングされる。続いて、ｐ型のＡｌＧａＮは、上記開口において選択的に成長させられる。しかし、ＳｉＯｘは、ＨＥＭＴ素子にとって好適な保護層ではなく、動的なオン抵抗の上昇を導くＡｌＧａＮバリア上面の酸化を、引き起こし得る。さらに、ＳｉＯｘは、エクスシチュ（すなわち基板がリアクタから移動させられ、大気にさらされた後）においてのみ堆積され得る。ｐ型のＡｌＧａＮの再成長後に、ＳｉＯｘは、除去され、適当な保護層によって置き換えられる必要がある。さらに、ＡｌＧａＮバリアは、大気条件および多くのプロセス段階にさらされているので、保護層は制御困難であり得る。
【００２２】
国際公開第２０００／１９５１２号公報は、疑似格子整合型高電子移動度トランジスタ（ＰＨＥＭＴ）の狭いゲートを形成するための方法に関する。上記方法は、ＩＩＩ−Ｖ基板、当該基板上にあるチャネル層、当該チャネル層上にある、ドープされたバリア層、ドナー層上に配置された保護層、当該保護層上に配置されたエッチング停止層、当該エッチング停止層上に堆積されたソース接続層およびドレイン接続層、ならびにソース接続およびドレイン接続を備えている構造を設けることを包含している。マスク（電子線によってパターニングされたフォトレジストの層）は、上記構造の表面上に設けられており、上記接続層の表面部分を露出させる開口を備えている。図３ａ〜図３ｅに関連して説明されているような上記方法は、選択的なウェットエッチングによってゲートの窪みの形成、それによって、ドライエッチングによる上記構造に対する損傷を防ぐことを可能にする。さらに、ウェットエッチングの選択性のために、エッチング点を決定するためのソースおよびドレインの間におけるチャネル電流を測定する必要がある。結果として、上記方法は、より優れた均一性、より良好な再現性をもたらし、労力がより少ない。それでも、上述の方法は、より良好な再成長を可能にするとは思えない。
【発明の概要】
【００２３】
したがって、本発明は、ＩＩＩ−Ｖエピタキシャル層を基板上に成長させる代替方法、半導体構造、当該半導体構造を含んでいる素子、ならびに当該素子および／または当該半導体構造を含んでいる電子回路に関する。本発明の実施形態は、その機能性および利点を損なうことなく、上述の欠点の１つ以上を克服するという利点を有し得る。本発明の独立した局面は、ソースおよびドレインの領域において再成長を選択的に用いること、および金属性のオームを作製することによって、ソースおよびドレインに対するオーム接触を向上させる方法である。
【００２４】
一局面において、本発明は、ＩＩＩ−Ｖ半導体構造（例えばトランジスタ、例えばＥ−モードトランジスタなど）を製造する方法に関する。当該方法は、活性層を設けること、上記活性層にとってのマスクとしての使用を目的とする保護積層を設けることを包含している。上記保護積層は、ＩＩＩ−Ｖ蒸着層、当該蒸着層上にあるＩＩＩ−Ｖエッチング停止層、および当該エッチング停止層上にあるマスク層を備えており、上記蒸着層は、２〜１０ｎｍ、例えば５ｎｍの厚さを好ましく有している。
【００２５】
また、本発明は、ＩＩＩ−Ｖの半導体構造および当該構造を含んでいる素子に関する。活性層は、荷電粒子が一方の電極から他方に流れる層であり、その流れは、ダイオードのように本来的に、または正確に（例えば電荷の流れがゲートによって制御されている電界効果トランジスタにおけるソースからドレイン）、制御され得る。活性層または活性な積層は、電気的に制御可能な材料（例えば電気的機能（例えばダイオード機能）を与えるように形成されている半導体材料、または制御電極（例えばゲート）を用いて電気伝導性が変えられ得る半導体材料）を含んでいる。
【００２６】
一例において、保護積層は活性層上に直接的に設けられる。他の例において、さらなる層は活性層および保護積層の間に設けられ得る。
【００２７】
一例における本発明において、トランジスタ（例えばＪＦＥＴ）を製造するための方法は、インシチュ堆積させた新規な保護積層をマスクとして用いて、ゲート領域に選択的に再成長されたｐ型のＡｌＧａＮによって提供される。より良好な接点が、再成長されたｐ型のＡｌＧａＮに対して得られる。保護積層は、素子にとってのインシチュの保護層として働き、ゲート領域におけるそのエッチングの正確な制御を可能にし、選択的なエピタキシャル再成長のための優れたマスクである。上記トランジスタ（例えばＪＦＥＴ）は、例えばその優れた表面安定化、適当な高さの閾値電位および大きなゲートオーバードライブ能力のために、他の種類のｅ−モードのＨＥＭＴと比べて優れた性能を有している。
【００２８】
一例において、本発明は、ＧａＮ／Ａｌ（Ｇａ）Ｎ／ＳｉＮの保護積層を用いて覆われた（Ｉｎ）ＡｌＧａＮ／ＧａＮの構造を作製することによって、エンハンスメントモードのＨＥＭＴ素子について説明し、当該保護積層は、能動ＨＥＭＴ素子のための保護層として働く。この構造の第１のエピタキシャル堆積の後、保護積層のうち上から２つ（ＳｉＮおよびＡｌ（Ｇａ）Ｎ）の層は、当該構造のゲート領域においてエッチングによって除去され、ＧａＮ層をそのまま残す。ＧａＮが再蒸発され、かつ構造のゲート領域にｐ型の（Ａｌ）ＧａＮが選択的に再成長され、エンハンスメントモードの構造（例えばトランジスタ（例えばＪＦＥＴまたはＨＥＭＴトランジスタ））を生じさせるＭＯＣＶＤリアクタに、この構造はそれから再導入される。
【００２９】
“ＡｌＧａＮ”という用語は、化学量論的な任意の配分（ＡｌｘＧａｙＮ）において、Ａｌ、ＧａおよびＮを含んでいる混合物に関し、当該混合物は、層において（例えば、当該層の底部にＡｌを有していないことから、当該層の頂部にＧａを有していないことまで）変化し得る。（Ｉｎ）ＡｌＧａＮといった混合物は、任意の適切な量のＩｎをさらに含み得る。
【００３０】
一例において、保護積層ＧａＮ／（Ａｌ（Ｇａ）Ｎ）／ＳｉＮを用いて機能化層を覆うことによって、Ａｌ含有のＩＩＩ−Ｎ合金を含んでいる機能化層によって終わっている、基板上のエピタキシャル構造は、続いて種々の標準的な半導体プロセスの工程に供され得、かつ例えば機能化層に対する選択的なエピタキシャル再成長のために、ＭＯＣＶＤリアクタにさらに再導入され得るように、提供される。Ａｌ（ＧａＮ）／ＳｉＮのより良好な接点が得られる。
【００３１】
本発明の独立した局面において、電極（例えばソース電極およびドレイン電極）に対するオーム接触を改良するための方法は、電極領域（例えばソース領域およびドレイン領域）において選択的に再成長させるための方法と同じ方法を使用するが、異なる材料（例えばｎ型のＩｎＧａＮ）を使用すること、およびそれに対する金属のオーム接触を作製することによって、もたらされる。例えば、これは、ＡｌＧａＮ／ＧａＮのＨＥＭＴを用いたオーム接触の関連する高い接触抵抗を解消させる。これにおいて、使用は、オーム接触の下にｎ型のＩｎＧａＮを再成長させるために同じ保護積層からできている。したがって、上記方法において、ソースおよびドレインは、活性層上の保護積層を貫いて設けられ、当該ソースおよびドレインは、ＩＩＩ−Ｖ材料、好ましくはｎ型のＩＩＩ−Ｖ材料（例えば低いバンドギャップエネルギーを有しているＩＩＩ−Ｖ材料）を含んでおり、当該ソースおよびドレインは、選択的かつエピタキシャルに好ましく再成長させられる。フォトレジストマスクは、上記マスク層上に設けられ、ソースおよびドレインの領域は、画定され、好ましくはリソグラフィーによって画定される。再成長はＭＯＣＶＤにより得る。上記ソースおよびドレインは、Ｎ、Ｐ、Ａｓの１つ以上ならびにＢ、Ａｌ、Ｇａ、ＩｎおよびＴｌの１つ以上、好ましくはｎ型のＩｎＧａＮを含み得る。上記ソースおよびドレインはｎ型のＩＩＩ−Ｖ材料から作製され得る。
【００３２】
上述のとおり、一例において、本方法は、本プロセス段階が多大な（特別な）労力なくそれに組み込まれ得るので、ＣＭＯＳプロセスに使用される。本発明の実施形態に係る半導体構造は、一例において基板を備えている。当該基板は、例えば、Ｓｉ、ＳｉＣ、Ｇｅ、絶縁体上のＳｉ、絶縁体上のＧｅ、独立したＧａＮ基板、独立したＡｌＮ基板およびサファイア基板、好ましくはＳｉ基板（例えば、＜１１１＞Ｓｉ基板）、ならびにそれらの組み合わせ（例えばＳｉｘＧｅｙ）、および（初期）層（例えば複数の層のスタック）を含んでいる基板である。
【００３３】
一例において、基板上においてエピタキシャル成長させられたバッファ層が、設けられている。バッファ層は、例えば基板およびバッファ層のバンドギャップが、考慮している特性（例えば、高い破壊電極）をもたらすために非常に大きく離れている（例えば、それぞれ１．１ｅＶおよび６．２ｅＶ）点において、基板と異なる性質であり得る。基板およびバッファ層のバンドギャップは、例えば、少なくとも数ｅＶ（例えば２ｅＶを超えるか、好ましくは３ｅＶを超えるか、より好ましくは４ｅＶを超える）離れている。上記高い破壊電圧は、例えば、２５０Ｖを超えており、好ましくは５００Ｖを超えており、さらにより好ましくは１０００Ｖを超えており（例えば２０００Ｖを超えており）、またはそれ以上にはるかに高い。バッファ層は、一例においてＩＩＩ−Ｖバッファ層である。本明細書における「ＩＩＩ」は、現在では１３族および３族の元素（例えばＢ、Ａｌ、Ｇａ、Ｉｎ、Ｔｉ、Ｓｃ、Ｙ、ならびにランタノイド系列およびアクチノイド系列）であるＩＩＩ族の元素を指す。本明細書における「Ｖ」は、現在ではＮ族の元素（例えばＮ、Ｐ、Ａｓ、Ｓｂ、Ｂｉ）であるＶ族の元素を指す。バッファ層は、第１の層が典型的に核生成層である一例において、複数の層のスタックを含んでいる。
【００３４】
上記構造は、ソースおよびドレインを含み得る。当該ソースおよびドレインは、ＩＩＩ−Ｖ材料、好ましくはｎ型のＩＩＩ−Ｖ材料（例えば低いバンドギャップを有しているＩＩＩ−Ｖ材料）であり、ＩＩＩ−Ｖソースおよびドレインは、選択的かつエピタキシャルに好ましく再成長されるゲートである。オーム接触は、ソースおよびドレインのｎ型のＩＩＩ−Ｖ材料上に形成される。
【００３５】
本発明の他の例において、低いオーム接触抵抗を有しているＨＥＭＴ素子は、ＧａＮ／Ａｌ（Ｇａ）／ＳｉＮの保護積層によって覆われた（Ｉｎ）ＡｌＧａＮ／ＧａＮ構造を作製することによって設けられ、当該保護積層は、能動ＨＥＭＴ素子のための保護層として機能する。ＡｌＧａＮ／ＳｉＮのより良好な接点が得られる。この構造における第１のエピタキシャル堆積の後、保護積層のうち上から２つ（ＳｉＮおよびＡｌ（Ｇａ）Ｎ）の層は、上記構造のソースおよびドレインの領域においてエッチングによって除去され、ＧａＮ層をそのまま残す。ＧａＮが再蒸発され、かつ構造におけるソース領域およびドレイン領域において、ｎ型の（Ｉｎ）（Ａｌ）ＧａＮが選択的に再成長され、低いオーム接触抵抗を有している電子構造（例えばトランジスタ、例えばＤＨＦＥＴまたはＨＥＭＴ）をもたらすＭＯＣＶＤリアクタに、この構造はそれから再導入される。
【００３６】
したがって、本発明は、上述した１つ以上の問題に対する解決方法を提供する。特に、漏れ電流が著しく低減され、絶縁破壊が抑制されるか、および／またはゲートの信頼性が向上するか、および／または高度に制御可能なプロセスが提供されるか、および／または２ＤＥＧ層が素子の外因性領域において空乏化しないか、および／またはプラズマによる損傷が抑制されるか、および／またはバリア上の酸化が抑制されるか、および／または分散が抑制されるか、および／または例えばトランジスタの、良好な動的性能が維持される。この結果、上述した不利益の、いずれか、組み合わせまたはすべては、解消されるか、または少なくとも（その影響が）著しく軽減される。
【００３７】
この記載の利点は、明細書の全体を通じて詳述されている。
【図面の簡単な説明】
【００３８】
【図１】エピタキシャルな積層の断面を示す。
【図２】真正部分および外因性部分を有している半導体素子の断面を示す。
【図３ａ】本発明に係る半導体素子を製造する方法段階における断面を示す。
【図３ｂ】本発明に係る半導体素子を製造する方法段階における断面を示す。
【図３ｃ】本発明に係る半導体素子を製造する方法段階における断面を示す。
【図３ｄ】本発明に係る半導体素子を製造する方法段階における断面を示す。
【図３ｅ】本発明に係る半導体素子を製造する方法段階における断面を示す。
【図３ｆ】本発明に係る半導体素子を製造する方法段階における断面を示す。
【図３ｇ】本発明に係る半導体素子を製造する方法段階における断面を示す。
【図３ｈ】本発明に係る半導体素子を製造する方法段階における断面を示す。
【発明を実施するための形態】
【００３９】
本発明は、特定の実施態様に関して図面を参照して説明されているが、本発明は、それらに限定されることなく、特許請求の範囲のみによって限定される。説明されている図面は、概略に過ぎず、非限定的である。図面において、いくつかの要素の大きさは、拡大されており、例示を目的とする大きさを描写していない。寸法および相対的な寸法は、本発明の実施に対する実際の縮尺と対応していない。
【００４０】
特許請求の範囲に使用されている“含んでいる”という用語は、以下に挙げられている手段に限定されると解釈されるべきではない。したがって、“手段ＡおよびＢを含んでいる装置”という表現は、構成要素ＡおよびＢのみからなる装置に限定されない。それは、直接的に関連する素子の構成がＡおよびＢだけであることを意味している。
【００４１】
同様に、“結合された”という用語は、直接的な接続のみに限定されると解釈されるべきではない。したがって、“装置Ｂに結合された装置Ａ”という表現は、装置Ａの出力が装置Ｂの入力に対して直接的に接続されている装置またはシステムに限定されるべきではない。それは、Ａの出力およびＢの出力の間に、他の装置または手段を含んでいるパスであり得るパスが存在することを意味している。
【００４２】
本発明は、いくつかの実施形態に関する詳細な説明によって、説明されている。本発明の他の実施形態が、本発明の真の精神または技術的教示から逸脱することなく当業者によって構成され得ることは、明らかであり、したがって本発明は、添付の特許請求の範囲の表現によってのみ限定される。本発明が、任意のトランジスタ技術において構成され得る類似の回路（例えば、バイポーラ、ＢＩＣＭＯＳが挙げられるが、これらに限定されない）に適用可能であることは、当業者にとって明らかである。
【００４３】
第１の局面において、本発明は、ＩＩＩ−Ｖ半導体の構造（例えばトランジスタ、例えばＥ−モードトランジスタなど）を製造する方法に関する。当該方法は、活性層を設けること、上記活性層にとってのマスクとしての使用を目的とする保護積層を設けることを包含している。上記保護積層は、ＩＩＩ−Ｖ蒸着層、当該蒸着層上にあるＩＩＩ−Ｖエッチング停止層、および当該エッチング停止層上にあるマスク層を備えており、上記蒸着層は、２〜１０ｎｍ、例えば５ｎｍの厚さを好ましく有している。
【００４４】
活性層は、荷電粒子が一方の電極から他方へ流れる層であり、その流れは、ダイオードのように本来的に、または正確に（例えば電荷の流れがゲートによって制御されている電界効果トランジスタにおけるソースからドレイン）、制御され得る。活性層または活性な積層は、電気的に制御可能な材料（例えば電気的機能（例えばダイオード機能）を与えるように形成されている半導体材料、または制御電極（例えばゲート）を用いて電気伝導性が変えられ得る半導体材料）を含んでいる。
【００４５】
厚すぎる層は、例えば余分な化学物質および処理時間を消費するので、蒸着層は、非常に厚い必要がない。薄すぎる層は、汚染のない層をもたらさないので、蒸着層は、非常に薄い必要がない。上述した厚さは少なくとも良好な結果をもたらすと見出されている。
【００４６】
本方法の一例において、ＩＩＩ−Ｖ蒸着層は、Ｎ、Ｐ、Ａｓの１つ以上ならびにＢ、Ａｌ、Ｇａ、ＩｎおよびＴｌの１つ以上、好ましくはＧａＮを含んでいる。そのようにして、ＩＩＩ−Ｖ層の化合物およびそれらの組み合わせは選択され得る。一例において、良好な結果はＧａＮ層を用いて得られた。
【００４７】
また、層は、組成において変化し得る（例えば、その底部における最大量の第１の元素およびその上部における最大量の第２の元素）。
【００４８】
また、層は、実際に独立した複数の層の積層、または組成に勾配を有している類似の単一の層であり得る。
【００４９】
ＩＩＩ−Ｖエッチング停止層は、Ｎ、Ｐ、Ａｓの１つ以上ならびにＢ、Ａｌ、Ｇａ、ＩｎおよびＴｌの１つ以上、好ましくはＡｌＧａＮを含んでいる。そのようにして、ＩＩＩ−Ｖ層の化合物およびそれらの組み合わせは選択され得る。一例において、良好な結果はＡｌＮ層を用いて得られた。
【００５０】
一例において、ＩＩＩ−Ｖエッチング停止層は、０．３〜１００ｎｍ、好ましくは１〜１０ｎｍ、例えば２〜５ｎｍの厚さを有している。エッチング停止層は、エッチングを停止させるための最低限の厚さを有している必要がある。エッチング停止層は、エッチングを選択的に停止させることが好ましい。エッチング停止層は、非常に厚い必要がない。典型的に１００ｎｍあれば十分である。厚さは、例えば使用されるエッチングの化学的性質およびエッチング処理の時間に応じて、変化し得る。エッチングは、ドライエッチング、ウェットエッチングおよびそれらの組み合わせを指し得る。
【００５１】
一例において、マスク層は、Ｓｉ、Ａｌ、ＯおよびＮの１つ以上（例えばＳｉＮ）を含んでいる。一例において、いくつかのさらなるＡｌ（例えばＡｌＳｉＮ）が存在し得る。
【００５２】
一例において、マスク層は、１〜５００ｎｍ、好ましくは３０〜４００ｎｍ、より好ましくは５０〜３００ｎｍ（例えば１００〜２００ｎｍ）の厚さを有している。マスク層は、マスクの機能をもたらすために十分に厚い（すなわち１ｎｍより厚い）。良好な結果は、２０〜１５０ｎｍのマスク層を用いて得られた。さらに、マスク層はＳｉＮおよび／またはＳｉＯを用いて厚くされ得る。
【００５３】
上述の範囲は、ある程度まで使用される技術に依存する（すなわち相対的により微細な特徴を用いてより進んだ技術は、相対的により微細な、素子の分離および空間を用いる場合により良好に機能する）と認められる。
【００５４】
本方法の一例において、バッファ層は、１つ以上の保護層（例えばＩＩＩ−Ｖ層（例えばＧａＮ、ＡｌＮおよびＡｌＧａＮ）、ＳｉＮ層およびそれらの組み合わせ）を用いて、例えばゲートを形成する前に、覆われる。
【００５５】
典型的な例および大きさは、以下の図面の説明に与えられている。
【００５６】
本方法の一例において、上記１つ以上の保護層は、活性層上に備えられたＧａＮ、ＧａＮ層上に備えられたＡｌＮ層、およびＡｌＮ層上に備えられたＳｉＮ層の積層である。
【００５７】
１つ以上の保護層は、続く処理の間において下にある活性層を保護する。結果として、本発明の半導体構造は、他のプロセス、特にＣＭＯＳプロセスと完全に適合可能である。さらに、活性層が保護層によって保護されるので、活性層は、特別な予防策なしで、優れた形状を維持し、さらに処理され得る。さらに、１つ以上の保護層が除去される方法の性質（例えば、ドライエッチングおよび／またはウェットエッチング）によって、得られる活性層の表面は、さらに処理（例えば再成長）される良好な状態にある。以上は、処理によって得られる利点を巧みに利用している。
【００５８】
好ましい例において、マスク層は、ＭＯＣＶＤリアクタにおいてインシチュに堆積された高密度を有しているＳｉＮである。このＳｉＮは、化学量論的または非化学量論的であり得る。他の例において、ＳｉＮはいくらかのＡｌを含んでいる（ＡｌＳｉＮ）。一例において、ＳｉＮは、典型的に１０〜５００ｎｍ（例えば２００ｎｍ）の厚さである。
【００５９】
本方法の一例において、１つ以上の保護層は、再成長の前に、局所的に除去される（好ましくは選択的に除去される）。
【００６０】
バッファ層の良質な表面を得るために、１つ以上の保護層は、例えば保護層の選択的なドライエッチングおよび／またはウェットエッチングによって、除去される。これらの処理は当業者によって周知である。
【００６１】
本方法の一例において、ゲートは、活性層上の保護積層を貫いて設けられる。ゲートは、ＩＩＩ−Ｖ材料、好ましくはｐ型のＩＩＩ−Ｖ材料を含んでおり、ゲートは、選択的かつエピタキシャルに好ましく再成長させられる。Ｍｇドーピングは、オーム接触が形成されている上部に対する、窒素環境におけるアニーリングによって活性化される。
【００６２】
ゲートは、形成される半導体素子（例えばトランジスタ）の一部を形成する。基本的に上述されている通り、考えられている目的に好適な任意のＩＩＩ−Ｖ材料が、使用され得る。Ｅ−モード素子を考慮すると、ｐ型材料が好ましい。
【００６３】
本方法の一例において、ソース接続およびドレイン接続は、活性層上の保護積層を貫いて設けられる。ソースおよびドレインは、ＩＩＩ−Ｖ材料、好ましくは（例えば、低いバンドギャップエネルギーを有している）ｎ型のＩＩＩ−Ｖ材料を含んでいる。ソースおよびドレインは、選択的かつエピタキシャルに好ましく再成長させられる。
【００６４】
上記ソースおよびドレインは、形成される半導体素子（例えばトランジスタ）の一部を形成する。基本的に上述されている通り、考えられている目的に好適な任意のＩＩＩ−Ｖ材料が、使用され得る。オーム接触抵抗の低い素子を考慮すると、低いバンドギャップを有しているｎ型材料が好ましい。
【００６５】
本方法の一例において、再成長は、好ましくはパターンを有しているマスク層をパターニングすることによって、選択的に実施される。ＩＩＩ−Ｖ層（例えばＩＩＩ−Ｎ層）の再成長は実施されることが好ましい。
【００６６】
エピタキシャル再成長の一例において、出発材料の表面は、再成長されるエピタキシャル層の核生成がこの表面の原子配置によって特に決定されるので、汚染のない状態“エピレディ（epi-ready）”であることを必要とする。選択的に再成長されたそのようなエピタキシャル層は、本発明によって得られる上述の利点および後述の利点を考慮して、最高の特性をもたらす。例えばＡｌを一般的に含んでいる合金および（Ｉｎ）Ａｌ（Ｇａ）Ｎ合金は、酸化および他の種類の汚染（ひっかき傷、表面における化学量論的な変化など）を非常に起こしやすいので、任意の（中間にある）プロセス段階は、これらの積層の表面状態を悪化させ得、その上部に対する質の高いエピタキシャル成長を不可能にし得る。
【００６７】
成長条件を変更することによって、例えばＧａＮの、エピタキシャルな再成長は、誘電体（ＳｉＯｘまたはＳｉＮ）パターンではなく、基板または第１のエピタキシャル構造の上に生じる。これは、“選択的な”成長という用語を指し、例えばＧａＮが、ＳｉＯｘまたはＳｉＮにおいて核生成しないことに起因する。ＧａＮ材料にＡｌを加えることは、この選択性を低下させることが知られている。より詳細には、ＡｌＮのエピタキシャル成長は、成長表面に対するＡｌ原子の低い移動度のために、選択的ではなくなる。したがって、Ａｌに富むＡｌＧａＮの堆積は、任意のパターニングが実施される前に、存在している必要がある。しかし、大気またはプロセス条件に対するＡｌに富む合金のばくろは、上述の通り、上部表面の汚染を引き起こす。
【００６８】
本方法の一例において、フォトレジストマスクは、マスク層上に設けられ、ゲート領域は、画定され、好ましくはリソグラフィーによって画定される。そのようなことは、照射の任意の形態（例えば光（例えば、得られる大きさに依存して、ＩＲ、ＵＶ、深紫外線など）およびｅ−ビーム）に基づき得る。ＣＭＯＳプロセスにおいて、光学的なリソグラフィー処理は、例えば適合性の観点から、好ましい。当業者は、所定の処理に公的なフォトレジストマスクを準備し得る。
【００６９】
本方法の一例において、ゲートは、Ｎ、Ｐ、Ａｓの１つ以上、Ｂ、Ａｌ、Ｇａ、ＩｎおよびＴｌの１つ以上ならびにＭｇ、Ｃ、Ｚｎ、Ｈｇ、Ｂｅ、ＬｉおよびＣｄの１つ以上、好ましくはｐ−ＡｌＧａＮの上部に金属性のオーム接触を有している、Ｍｇドープされたｐ型のＡｌＧａＮを含んでいる。ｐ型のＡｌＧａＮは、特に良好な特性を与える。
【００７０】
本方法の一例において、ソースおよびドレインは、Ｎ、Ｐ、Ａｓの１つ以上、Ｂ、Ａｌ、Ｇａ、ＩｎおよびＴｌの１つ以上ならびにＳｉおよびＧｅの１つ以上、好ましくはｎ型のＩｎＧａＮの上部に金属性のオーム接触を有しているＳｉドープされたｎ型のＩｎＧａＮを含んでいる。ｎ型のＩｎＧａＮは特に良好な特性を与える。
【００７１】
本方法の一例において、基板を準備すること、および当該基板上にエピタキシャルなＩＩＩ−Ｖ半導体の積層を設けることをさらに包含している。上記基板は、例えば、Ｓｉ、ＳｉＣ、Ｇｅ、絶縁体上のＳｉ、絶縁体上のＧｅ、サファイア基板、独立したＧａＮ基板、独立したＡｌＮ基板およびそれらの組み合わせ、好ましくはＳｉ基板（例えば、＜１１１＞Ｓｉ基板）である。上記積層は、第１の活性なＩＩＩ−Ｖ層、好ましくはＩＩＩ−Ｎ層、および第２の活性なＩＩＩ−Ｖ層、好ましくはＩＩＩ−Ｎ層を備えている。
【００７２】
２ＤＥＧ（２次元電子ガス）は、２つの活性層の間に形成される。一例において、第１の活性なＩＩＩ−Ｖ層は、２０〜５００ｎｍ、好ましくは３０〜３００ｎｍ、より好ましくは５０〜２５０ｎｍ（例えば１００〜１５０ｎｍ）の厚さを有しているか、および／または第２の活性なＩＩＩ−Ｖ層は、１０〜１００ｎｍ、好ましくは２０〜５０ｎｍの厚さを有している。厚さのそのような組み合わせは、例えば得られる２ＤＥＧの観点から、活性層にとって良好な特性をもたらす。
【００７３】
一例において、第１の活性なＩＩＩ−Ｖ層は、Ｎ、Ｐ、Ａｓの１つ以上ならびにＢ、Ａｌ、Ｇａ、ＩｎおよびＴｌの１つ以上、好ましくはＧａＮを含んでいるか、および／または第２の活性なＩＩＩ−Ｖ層は、Ｎ、Ｐ、Ａｓの１つ以上ならびにＢ、Ａｌ、Ｇａ、ＩｎおよびＴｌの１つ以上、好ましくはＡｌＧａＮを含んでいる。上述の通り、ＩＩＩ−Ｖ層の組成は、得られる特性を考慮して選択され得、それに応じて変化し得る。一例において、良好な結果は、約１５０ｎｍの厚さの第１のＧａＮ層および約２０ｎｍの厚さの第２のＡｌＧａＮ層を用いて得られた。
【００７４】
本発明の第２の局面は、ＩＩＩ−Ｖ半導体構造（例えばトランジスタ、例えばＥ−モードトランジスタ）に関する。ＩＩＩ−Ｖ半導体構造は、活性層にとってのマスクとして使用を目的とする保護積層を備えている。保護積層は、ＩＩＩ−Ｖ蒸着層、当該蒸着層上にあるＩＩＩ−Ｖエッチング停止層、および当該エッチング停止層上にあるマスク層を備えており、蒸着層は、２ｎｍ〜１０ｎｍ、例えば５ｎｍの厚さを好ましく有している。
【００７５】
本半導体構造は、以下の利点：著しく低減された漏れ電流、遅れて起こるゲートの絶縁破壊、向上されたゲートの信頼性、適当な正の閾値電圧、外因性の素子領域において空乏化しない２ＤＥＧ層、バリア上面が酸化しないこと、例えばトランジスタの、良好な動的性能が維持されることを生じる非分散などの、いずれか、組み合わせ、またはすべてをもたらす。
【００７６】
本半導体構造の一例において、ゲートを備えており、当該ゲートは、ＩＩＩ−Ｖ材料、好ましくはｐ型のＩＩＩ−Ｖ材料を含んでおり、ＩＩＩ−Ｖゲートは、選択的かつエピタキシャルに好ましく再成長させられたゲートである。
【００７７】
本半導体構造の一例において、ソースおよびドレインを備えており、当該ソースおよびドレインは、ＩＩＩ−Ｖ材料、好ましくはｎ型のＩＩＩ−Ｖ材料を含んでおり、当該ＩＩＩ−Ｖソースおよびドレインは、選択的かつエピタキシャルに好ましく再成長させられたソースおよびドレインである。
【００７８】
本構造の利点は、上述されており、後述される。
【００７９】
本発明の第３の局面は、半導体構造を含んでいる素子に関する。上記半導体構造は、（例えばトランジスタ（例えばＥ−モードトランジスタ（例えばＪＦＥＴ）、トランジスタ、ＦＥＴ、ＨＥＭＴ（例えばエンハンスメントモードＨＥＭＴ）、ＤＨＦＥＴ）、ＬＥＤ、ダイオードおよびパワーデバイス）である。考慮されているＦＥＴの種類およびその用途は、例えば、デュアルゲートを有しているＭＯＳＦＥＴであるＤＧＭＯＳＦＥＴ；整合するＤＮＡ鎖を検出するために一本鎖ＤＮＡの分子によって作られたゲートを使用することによって、バイオセンサとして機能する、特殊化されたＦＥＴであるＤＮＡＦＥＴ；例えば３元半導体（例えばＡｌＧａＮ）におけるバンドギャップ技術を使用して作製され得る、ＨＦＥＴ（ヘテロ構造ＦＥＴ）とも呼ばれるＨＥＭＴ（高電子移動度トランジスタ）；完全に空乏化した広いバンドギャップを有している材料が、ゲートおよび本体の間に分離を形成している、ＤＨＦＥＴ（２重ヘテロ構造電界効果トランジスタ）；１〜２００Ｖのドレイン−ソース電位についていまだに選択対象の素子であるパワーＭＯＳＦＥＴ；溶液におけるイオン濃度を測定するために使用されるイオン感応性の電界効果トランジスタであるＩＳＦＥＴ；イオン濃度（例えばＨ＋、ｐＨ電極にある）が変化するとき、トランジスタを通る電流はそれに応じて変化する；本体からゲートを分離するために逆バイアスのｐ−ｎ接合を使用している、ＪＦＥＴ（接合型電界効果トランジスタ）；ＪＦＥＴのｐ−ｎ接合をショットキー障壁と置き換えているＭＥＳＦＥＴ（金属半導体電界効果トランジスタ）；ＧａＡｓおよび他のＩＩＩ−Ｖ半導体材料に使用される；活性領域の段階的なドーピングによって形成された量子井戸構造を使用する、ＭＯＤＦＥＴ（変調ドーピング電界効果トランジスタ）；ゲートおよび本体の間にある絶縁体（一般的にはＳｉＯ２）を利用する、ＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）；ならびに迅速なスイッチング能および電圧遮断能が重要である、内燃機関のイグニッションコイルスイッチングに用途のあるＩＧＢＴである。
【００８０】
ＦＥＴにおいて、電子は、リニアモードにおいて動作されているとき、チャネルに沿っていずれかの方向に流れ得る。素子が、典型的に（常にそうとは限らず）、ソースからドレインまで左右対称に構築されているので、ドレイン端子およびソース端子の命名規則はいくぶん任意である。これは、ＦＥＴを、アナログ信号のスイッチング（多重化）またはパス間の電力のスイッチング（双方向性電源スイッチング）にとって好適にする。この考え方によれば、例えば、ソリッドステートの混在基板またはパワーマトリクスコンバータを構築可能である。
【００８１】
一部の用途（例えば高電圧ＦＥＴ）のために、素子は、典型的に、ドレイン端子および他の端子の間の高電圧に耐えるために、より大きな間隔を空けることによって、ソース端子およびゲート端子から分離されているドレイン端子をともなって、左右非対称に構築される。
【００８２】
本発明の第４の局面は、素子および／または半導体構造を含んでいる電子回路（例えば電子回路、スイッチ、高出力ＲＦ増幅器、高出力用途、高電圧用途、画像センサ、バイオセンサおよびイオンセンサ）に関する。
【００８３】
電子回路は、例えばデジタル回路および同様に電力用途（現代のクロックアナログ回路、電圧調整器、増幅器、電力送信機、電力変換器（例えばＡＣ−ＤＣ変換器、ＤＣ−ＤＣ変換器（例えばハーフブリッジ、フルブリッジまたはプッシュプル回路など）およびＤＣ−ＡＣ変換器）、モータドライバなどが挙げられる）において、用途を見出されている。
【００８４】
本電子回路は、例えば上述のデジタル回路、または電力変換用途および電力切替え用途の回路に使用される。本電子回路は、例えば生物学的な成分を物理化学的な検出器の構成要素と結合させる、分析物の検出のための分析装置であるバイオセンサに使用される。一例において、それは、上記装置は、３つの部分： 
感受性の生物学的要素、生物学的に生成された材料または生物模倣物；
生物学的な要素との分析物の相互作用から生じる信号を他の信号に変換する変換器または検出器の構成要素；ならびに、
付属する電子部品またはシグナルプロセッサから成る。
【００８５】
本電子回路は、例えばガスセンサまたはイオンセンサに使用される。
【００８６】
本発明は添付の図面によってさらに詳細に説明される。図面は、例示であり、性質を説明しており、本発明の範囲を限定しない。自明であるか、またはそうではない多くの変更が、特許請求の範囲によって規定されている保護の範囲内に収まっていると考えられ得るのは、当業者にとって明らかである。
【００８７】
［図面の簡単な説明］
図１は、エピタキシャルな積層の断面を示す。
図２は、真正部分および外因性部分を備える半導体素子の断面を示す。
図３ａ−ｈは、本発明に係る半導体素子を製造する方法段階における断面を示す。
【００８８】
［図面の詳細な説明］
本発明において、エンハンスメントモードトランジスタ（例えばＨＥＭＴおよびＪＦＥＴ）が提供される。当該エンハンスメントモードトランジスタは、第１の活性な（ＩｎＡｌ）ＧａＮ層（チャネル、図１における層１）、第２の活性なＩｎＡｌＧａＮ層（バリア、層２）、および保護積層を備えている。当該保護積層は、ＧａＮ蒸着層（層３）、Ａｌ（Ｇａ）Ｎエッチング停止層（層４）およびＳｉＮマスキング層（層５）を含んでいる。ここで、このＡｌＧａＮエッチング停止層（図３ｃ）およびＳｉＮマスキング層（図３ｂ）は、素子のゲート領域において除去されている。ｐ型（Ａｌ）ＧａＮは、それからこの領域において、ＧａＮ蒸着層の蒸発（図３ｅ）後に、選択的に再成長させられる（図３ｆ）。保護積層が除去されていない部分において、上部のＳｉＮマスキング層は、そこに成長を生じないようにする、選択的な再成長処理のためのマスクとして働く。また、保護積層は素子にとっての保護層として働く。
【００８９】
上部のＳｉＮマスキング層（層５）は、必要な任意のプロセス段階（例えば、ＡｌＧａＮエッチング停止層およびＳｉＮマスキング層の、ゲート領域における局所的な除去の前におけるリソグラフィー（図３ａ））の間に、例えばその高い温度安定性および化学特性のために、下にあるＩＩＩ−窒化物層を保護する。さらに、それは、ゲート領域におけるｐ型ＡｌＧａＮのエピタキシャル再成長の間において、素子の活性な層を保護する。ＳｉＮおよびＳｉＯｘは、付加的な処理の間において感受性のウエハ材料を保護するための（犠牲）キャッピング材料として特に、最もよく使用される誘電体である。好ましい実施形態において、この層は、ＭＯＣＶＤリアクタにおいてインシチュ堆積された、高密度を有している化学量論のＳｉＮである。例えば、インシチュＳｉＮを用いてキャップされているＨＥＭＴ構造は、高温を有している処理段階に影響されず、ＧａＮキャップを用いてキャップされた構造またはキャップされていない構造は、チャネル密度および電子移動度の顕著な低下を示すと、発明者らによって実験において示されている。
【００９０】
他の例において、ＳｉＮはいくらかのＡｌを含んでいる（ＡｌＳｉＮ）。それは典型的に２００ｎｍ（１〜５００ｎｍ）の厚さである。インシチュＳｉＮは、任意の他の処理が開始する前に、ＳｉＮまたはＳｉＯｘのＰＥＣＶＤまたはＬＰＣＶＤ（厚さは５００ｎｍ以上）によって、外部から肥厚化され得る。
【００９１】
形成された窪みの精密な側面は、ＩＣＰまたはＲＩＥエッチングシステムのパラメータを変化させることによって制御され得る。傾斜した側面は、素子がピンチオフ状態にあるときの電界ピークの形状を決定し、素子の信頼性に重要な最大の電界強度を局所的に低下させ得るので、これは重要である。
【００９２】
保護積層は、ＳｉＮの下にあるＡｌ（Ｇａ）Ｎエッチング停止層（層４）を含んでいる。フッ素の化学作用におけるＳｉＮのドライエッチングおよびウェットエッチングの両方は、非常に高い選択性をともなってＡｌ（Ｇａ）Ｎエッチング停止層によって停止する（図３ｂを参照）。したがって、Ａｌ（Ｇａ）Ｎエッチング停止層または下にある層のいずれかを除去することなく、残りのＳｉＮの完全な除去を可能にする。好ましい実施形態において、この層は、純粋なＡｌＮまたはＡｌに富むＡｌＧａＮであり、当該ＡｌＮまたはＡｌに富むＡｌＧａＮは、それから、例えばアルカリ水溶液またはレジスト現像液における、ウェットエッチングにおいて除去され、下にあるＧａＮ蒸着層を露出させる（図３ｃを参照）。上記エッチングプロセスは、ＧａＮ蒸着層をエッチングしない（すなわち当該エッチングは非常に選択的である）ので、その厚さは非常に薄く維持され得る。この層の存在および特性が、ヘテロ構造全体の分極電荷プロファイルおよびバンド配列、ならびに結果として２ＤＥＧの特性（例えば電子密度）に影響を与えることが見出されているので、これは重要である。ＧａＮ層を薄く維持することによって、この影響は減少する。
【００９３】
また、他の例において、Ａｌ（Ｇａ）Ｎエッチング停止層は、いくらかのＧａを含んでおり、除去は、ＧａＮに対する低い選択性または非選択性の制御されたドライエッチングプロセスにおいてなされる。
【００９４】
それから、ウエハは、ｐ型の（Ａｌ）ＧａＮ（図３ｄに描写されている構造）の再成長のために、ＭＯＣＶＤリアクタに戻される。ｐ型のＩＩＩ−窒化物は、適切な材料（例えばＭｇ、Ｂｅ、ＣまたはＺｎ）を用いて、材料をドープすることによって（例えばリアクタにおいてＣｐ２Ｍｇを流すことによって）、典型的に成長されている。再成長の前に、上記積層はアンモニアのオーバーフロー下において、高温まで加熱される。選択された条件下において、ＧａＮ蒸着層は、ＳｉＮマスキング層およびＡｌ（Ｇａ）Ｎエッチング停止層の局所的な除去によって露出されているゲート領域において蒸発し、第２の活性層を露出させる（図３ｅを参照）。この層は、この時点まで常に覆われており、任意の考えられ得る汚染源にさらされていないので、その表面は、エピタキシャル成長を可能にする汚染のない適切な状態にある。上記成長は、ＳｉＮマスキング層およびＡｌ（Ｇａ）Ｎエッチング停止層が除去されている表面に対してのみ生じる（図３ｆ）。典型的に、再成長された層は、５０〜４００ｎｍの厚さ（例えば、１００〜２５０ｎｍ（例えば１５０ｎｍの厚さ））を有しており、５×１０１６〜１×１０２０／ｃｍ３（例えば、１×１０１７〜１×１０１９／ｃｍ３（例えば１×１０１８／ｃｍ３））のｐ型のドーピングレベルを有している。
【００９５】
ソース接続およびドレイン接続は、２ＤＥＧに対するオーム接触であり、保護積層のいずれか、または第２の活性層と接して、金属スタック（例えばＴｉ Ａｌ Ｎｉ Ａｕ、Ｔｉ Ａｌ Ｍｏ Ａｕ、Ｔｉ Ａｌ Ｔｉ Ａｕ、Ｔｉ Ａｌ Ｔｉ Ｗ、Ｔｉ Ａｌ Ｗ、Ｔｉ Ａｌ Ｗ Ｃｒ、…）を堆積することによって、作製され得る（図３ｇ）。第２の活性な層は、金属堆積の前に窪ませられ得る。これは、エッチングによる保護積層の一部の層の、ソースおよびドレイン領域における局所的な選択的除去を必要とし得る。一例において、この除去は、フッ素の化学作用に基づくドライエッチングシステム（例えばエッチングガスとしてのＳＦ６またはＣＦ４、ならびにそれぞれ１０Ｗおよび１５０ＷのＲＦ（すなわち“プラテン（platen）”）およびＩＣＰ（すなわち“コイル”）のエッチング出力を用いる誘導結合プラズマシステム）においてなされる。
【００９６】
一例において、ｎ型の（Ｉｎ）ＧａＮは、金属のスタック（図３ｈにおけるソース接続９ｃおよびドレイン接続９ｄ）を堆積させる前に、ソース領域（図３ｈにおける９ａ）およびドレイン領域（図３ｈにおける９ｂ）において、選択的に再成長させられる。
【００９７】
接続の特性は、窒素雰囲気または成形ガス雰囲気における、典型的に８００〜９００℃（例えば８５０℃）の、熱的なアニーリングによってさらに向上され得る。上記接続は、再成長されたｎ型のＩｎＧａＮに堆積させた場合に、アニール温度は、非常に低下させられ得る（例えば６００℃以下）。低下したこの熱量は、新たな処理の選択（例えば、オーム接触の前にゲートが画定されるゲートへの最初の接触）を可能にする。
【００９８】
一例において、処理は、分離パターンを規定することによって進行を続ける。これは、フォトレジスト堆積およびフォトリソグラフィ段階を実施することによってなされる。一例において、このように形成されたフォトレジストパターンは、メサのエッチング（例えば、塩素の化学作用に基づくドライエッチングシステム（例えば、エッチングガスとしてのＣｌ２またはＢＣｌ３、ならびにそれぞれ５０Ｗおよび１５０ＷのＲＦ（すなわち“プラテン”）およびＩＣＰ（すなわち“コイル”）のエッチング出力を用いる誘導結合プラズマシステム）における）にとってのマスクとして機能する。他の例において、このように形成されたパターンは、不純物の埋め込み（例えば窒素、ヘリウム、水素、ホウ素、鉄またはマグネシウムの埋め込み）にとってのマスクとして機能する。一例において、不純物の埋め込みは、３重の埋め込み段階（例えば、６×１０１２／ｃｍ２の量のＮ１４を埋め込む、３０ｋｅＶの加速電圧における第１の段階、１．８×１０１３／ｃｍ２の量のＮ１４を埋め込む、１６０ｋｅＶの加速電圧における第２の段階、および２．５×１０１３／ｃｍ２の量のＮ１４を埋め込む、４００ｋｅＶの加速電圧における第３の段階）を使用する。
【００９９】
ゲート接続は、ゲート領域に再成長させたｐ型の（Ａｌ）ＧａＮに対してオーム接触を作製することによって形成される（図３ｇ）。まず、ｐ型のＡｌＧａＮは、例えば７００℃の温度の窒素雰囲気におけるアニーリングによって、活性化（すなわち、マグネシウムを電気的に不活性にしている水素とマグネシウムとの結合を、切断すること）される必要がある。この活性化段階の間に、ｐ型のＡｌＧａＮの表面は、犠牲層（例えばＳｉＯｘ）によって保護され得る。高温が埋め込みの分離能を低下させ得るので、ｐ型のＡｌＧａＮの活性化は、埋め込み分離段階の前になされ得る。オーム接触の金属処理は、約７００℃の温度の酸素含有雰囲気において合金にされるＮｉ／Ｐｔ／Ａｕを典型的に含んでいる。
【０１００】
一例において、付加的な保護層が加えられる。一例において、保護層は、例えばＬＰＣＶＤ、ＰＥ−ＣＶＤまたはＩＣＰ−ＣＶＤによって堆積される、ＳｉＮまたはＳｉ酸化物を含んでいる。一例において、開口は、フォトリソグラフィ段階を実施することおよび保護層をエッチング（例えば、ＨＦもしくは緩衝化ＨＦにおけるウェットエッチング、またはフッ素の化学作用のＲＩＥまたはＩＣＰのプラズマツールにおけるドライエッチング）することによって、素子の端子を露出させるために、保護層に作製される。
【０１０１】
一例において、付加的な金属の相互接続層は、ゲート電流、ソース電流およびドレイン電流にとっての低抵抗の電流経路を可能にするために、当業者にとってよく知られた方法を用いて画定される。
【０１０２】
一例において、付加的な誘電体層が、表面のフラッシュオ−バーまたは空中における放電を防ぐために加えられる。好ましい例において、能動素子はトランジスタである。トランジスタは、一例において、ＨＥＭＴ素子またはＪＦＥＴトランジスタと規定される。種々の型のＨＥＭＴ素子は、文献から公知である（例えばＰＨＥＭＴ、Ｅ−ＨＥＭＴ、Ｄ−ＨＥＭＴまたはＤＨＥＭＴ）。他の例において、能動素子はダイオードである。他の例において、能動素子は発光ダイオードである。
【０１０３】
上述した方法の段階、例、範囲などの２つ以上は、例えば最終的な素子、トランジスタなどの要求に応じて、本発明において組み合わせられ得る。
【図１】
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【図２】
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【図３ａ】
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【図３ｂ】
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【図３ｃ】
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【図３ｄ】
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【図３ｅ】
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【図３ｆ】
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【図３ｇ】
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【図３ｈ】
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