(57)【特許請求の範囲】
【請求項１】
出力ノードに一端が接続される複数のキャパシターを有するキャパシターアレイ部と、
前記キャパシターアレイ部の前記複数のキャパシターの他端に接続され入力デジタルデータに応じてスイッチ制御される複数のスイッチ素子を有するスイッチアレイ部と、
前記スイッチアレイ部のスイッチ制御を行う制御回路と、
を含み、
前記キャパシターアレイ部には、
前記複数のキャパシターとして、第１型キャパシターと、前記第１型キャパシターとは容量値が異なる第２型キャパシターとが設けられ、
前記制御回路は、
前記入力デジタルデータの各ビットに対する前記第１型キャパシターと前記第２型キャパシターの割り当てを動的に変化させるスイッチ制御を、前記スイッチアレイ部に対して行い、
前記入力デジタルデータの下位ｍビットには、前記第１型キャパシターが割り当てられる一方で前記第２型キャパシターは割り当てられず、前記入力デジタルデータの上位ｎビットには、前記第１型キャパシター及び前記第２型キャパシターの両方が割り当てられることを特徴とするＤ／Ａ変換回路。
【請求項２】
請求項１において、
前記入力デジタルデータの前記下位ビットをｍビットとし、前記入力デジタルデータの前記上位ビットをｎビットとし、前記第１型キャパシターの容量値をＣ１とし、前記第２型キャパシターの容量値をＣ２とした場合に、Ｃ１＜Ｃ２＜２ｍ×Ｃ１であることを特徴とするＤ／Ａ変換回路。
【請求項３】
請求項１又は２において、
前記制御回路は、
第１のカウンターと、
第２のカウンターと、
前記第１のカウンターからの第１のカウント値に基づいて、前記入力デジタルデータの各ビットに対する前記第１型キャパシターの割り当てを決定する第１の割り当て決定回路と、
前記第２のカウンターからの第２のカウント値に基づいて、前記入力デジタルデータの各ビットに対する前記第２型キャパシターの割り当てを決定する第２の割り当て決定回路を含むことを特徴とするＤ／Ａ変換回路。
【請求項４】
請求項３において、
前記第１のカウンターは、Ｉカウントごとにカウント更新状態が変更され、
前記第２のカウンターは、Ｊカウント（ＩとＪは異なる整数）ごとにカウント更新状態が変更されることを特徴とするＤ／Ａ変換回路。
【請求項５】
請求項４において、
前記第１のカウンターは、前記Ｉカウントごとにカウント値のインクリメント値又はデクリメント値が変更され、
前記第２のカウンターは、前記Ｊカウントごとにカウント値のインクリメント値又はデクリメント値が変更されることを特徴とするＤ／Ａ変換回路。
【請求項６】
請求項４又は５において、
前記Ｉと前記Ｊとが異なる素数に設定されていることを特徴とするＤ／Ａ変換回路。
【請求項７】
請求項１乃至６のいずれかにおいて、
前記第１型キャパシターは、Ｍ個のユニットキャパシターにより構成されるキャパシターであり、
前記第２型キャパシターは、Ｎ個（ＭとＮは異なる整数）のユニットキャパシターにより構成されるキャパシターであることを特徴とするＤ／Ａ変換回路。
【請求項８】
請求項１乃至７のいずれかにおいて、
前記キャパシターアレイ部として、
非反転側の前記出力ノードに一端が接続される複数のキャパシターを有する非反転側キャパシターアレイ部と、
反転側の前記出力ノードに一端が接続される複数のキャパシターを有する反転側キャパシターアレイ部とが設けられ、
前記スイッチアレイ部として、
前記非反転側キャパシターアレイ部の前記複数のキャパシターの他端に接続され前記入力デジタルデータに応じてスイッチ制御される複数のスイッチ素子を有する非反転側スイッチアレイ部と、
前記反転側キャパシターアレイ部の前記複数のキャパシターの他端に接続され前記入力デジタルデータに応じてスイッチ制御される複数のスイッチ素子を有する反転側スイッチアレイ部とが設けられ、
前記制御回路は、
前記入力デジタルデータの各ビットに対する前記第１型キャパシターと前記第２型キャパシターの割り当てを動的に変化させるスイッチ制御を、前記非反転側スイッチアレイ部及び前記反転側スイッチアレイ部に対して行うことを特徴とするＤ／Ａ変換回路。
【請求項９】
請求項８において、
前記制御回路は、
前記非反転側スイッチアレイ部に対しては、前記入力デジタルデータの各ビットに対する前記第１型キャパシターと前記第２型キャパシターの割り当てが、第１の割り当てパターンになるスイッチ制御を行い、
前記反転側スイッチアレイ部に対しては、前記入力デジタルデータの各ビットに対する前記第１型キャパシターと前記第２型キャパシターの割り当てが、前記第１の割り当てパターンとは異なる第２の割り当てパターンになるスイッチ制御を行うことを特徴とするＤ／Ａ変換回路。
【請求項１０】
請求項１乃至９のいずれかに記載のＤ／Ａ変換回路と、
前記Ｄ／Ａ変換回路の前記出力ノードの信号と、入力信号のサンプリング信号との比較処理を行う比較回路とを含むことを特徴とするＡ／Ｄ変換回路。
【請求項１１】
請求項１乃至９のいずれかに記載のＤ／Ａ変換回路を含むことを特徴とする電子機器。
【請求項１２】
請求項１０に記載のＡ／Ｄ変換回路を含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｄ／Ａ変換回路、Ａ／Ｄ変換回路及び電子機器等に関する。
【背景技術】
【０００２】
従来より、アナログ信号をデジタルデータに変換するＡ／Ｄ変換回路として、逐次比較型のＡ／Ｄ変換回路が知られている。この逐次比較型のＡ／Ｄ変換回路は、比較回路と、逐次比較レジスターと、Ｄ／Ａ変換回路を備え、入力信号をサンプリング（サンプル・ホールド）した信号を逐次比較動作によりＡ／Ｄ変換することでデジタルデータを出力する。このような逐次比較型のＡ／Ｄ変換回路の従来技術としては特許文献１等に開示される技術が知られている。
【０００３】
このような逐次比較型のＡ／Ｄ変換回路では、その変換精度の大部分はＤ／Ａ変換回路の精度に依存し、Ｄ／Ａ変換回路の精度がＡ／Ｄ変換回路の変換精度に直接影響を与えてしまう。従って、Ａ／Ｄ変換回路の変換精度を高めるためには、如何にして高い変換精度のＤ／Ａ変換回路を実現するかが重要な課題となる。
【０００４】
しかしながら、Ｄ／Ａ変換回路を半導体ＩＣで実現する場合には、製造プロセス等の変動に起因する素子バラツキが存在し、この素子バラツキが原因でＤ／Ａ変換回路の変換精度が低下してしまう。電荷再分配型のＤ／Ａ変換回路を例にとれば、キャパシターの素子バラツキによりその容量比精度が低下すると、Ｄ／Ａ変換回路の変換精度が低下してしまう。一方、容量比精度を高めるために、例えばキャパシターのレイアウト面積を大きくすると、今度は回路が大規模化してしまうという問題が生じる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平８−３２１７７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の幾つかの態様によれば、見かけ上の容量比精度を高めて変換精度を向上できるＤ／Ａ変換回路、及びこれを含むＡ／Ｄ変換回路、電子機器等を提供できる。
【課題を解決するための手段】
【０００７】
本発明の一態様は、出力ノードに一端が接続される複数のキャパシターを有するキャパシターアレイ部と、前記キャパシターアレイ部の前記複数のキャパシターの他端に接続され入力デジタルデータに応じてスイッチ制御される複数のスイッチ素子を有するスイッチアレイ部と、前記スイッチアレイ部のスイッチ制御を行う制御回路とを含み、前記キャパシターアレイ部には、前記複数のキャパシターとして、第１型キャパシターと、前記第１型キャパシターとは容量値が異なる第２型キャパシターとが設けられ、前記制御回路は、前記入力デジタルデータの各ビットに対する前記第１型キャパシターと前記第２型キャパシターの割り当てを動的に変化させるスイッチ制御を、前記スイッチアレイ部に対して行うＤ／Ａ変換回路に関係する。
【０００８】
本発明の一態様によれば、キャパシターアレイ部の複数のキャパシターとして、容量値が互いに異なる第１型キャパシターと第２型キャパシターが設けられる。そして入力デジタルデータの各ビットに対する第１型キャパシターと第２型キャパシターの割り当てを動的に変化させるスイッチ制御が、スイッチアレイ部に対して行われる。このようにすれば、第１型キャパシターと第２型キャパシターの組み合わせにより、割り当てパターンの数を増やすことができ、キャパシターアレイ部でのキャパシターの見かけ上の容量比精度を、より高めることが可能になる。これにより変換精度の向上を図れる。またキャパシターアレイ部を例えば第１型キャパシターと第２型キャパシターのいずれか一方のみにより構成する場合に比べて、スイッチアレイ部のレイアウト面積の縮小化等も実現することが可能になる。
【０００９】
また本発明の一態様では、前記制御回路は、第１のカウンターと、第２のカウンターと、前記第１のカウンターからの第１のカウント値に基づいて、前記入力デジタルデータの各ビットに対する前記第１型キャパシターの割り当てを決定する第１の割り当て決定回路と、前記第２のカウンターからの第２のカウント値に基づいて、前記入力デジタルデータの各ビットに対する前記第２型キャパシターの割り当てを決定する第２の割り当て決定回路を含んでもよい。
【００１０】
このようにすれば、例えば第１のカウント値と第２のカウント値により決まる数の割り当てパターンで、入力デジタルデータの各ビットに対する第１型キャパシターと第２型キャパシターの割り当てを動的に変化させることが可能になる。
【００１１】
また本発明の一態様では、前記第１のカウンターの総カウント数を第１の総カウント数とし、前記第２のカウンターの総カウント数を第２の総カウント数とした場合に、前記第１のカウンターと前記第２のカウンターは、前記第１の総カウント数と前記第２の総カウント数が異なるカウンターであってもよい。
【００１２】
このように第１、第２の総カウント数を異ならせることで、割り当てパターンの数を更に増やすことが可能になる。
【００１３】
また本発明の一態様では、前記第１のカウンターと前記第２のカウンターは、前記第１の総カウント数と前記第２の総カウント数の最大公約数が１となるカウンターであってもよい。
【００１４】
このようにすれば、割り当てパターンの数を、例えば第１の総カウント数と第２の総カウント数を乗算した数に設定することが可能になる。
【００１５】
また本発明の一態様では、前記第１のカウンターは、Ｉカウントごとにカウント更新状態が変更され、前記第２のカウンターは、Ｊカウント（ＩとＪは異なる整数）ごとにカウント更新状態が変更されてもよい。
【００１６】
このようにすれば、第１のカウンターと第２のカウンターが、異なるタイミングでそのカウント更新状態が変更されるようになるため、組み合わせパターンのランダム性等を向上できる。
【００１７】
また本発明の一態様では、前記第１のカウンターは、前記Ｉカウントごとにカウント値のインクリメント値又はデクリメント値が変更され、前記第２のカウンターは、前記Ｊカウントごとにカウント値のインクリメント値又はデクリメント値が変更されてもよい。
【００１８】
このようにすれば、第１、第２のカウンターのインクリメント値又はデクリメント値を変更することで、第１のカウンターと第２のカウンターが、異なるタイミングでそのカウント更新状態が変更されるようになる。
【００１９】
また本発明の一態様では、前記Ｉと前記Ｊとが異なる素数に設定されていてもよい。
【００２０】
このようにＩとＪを異なる素数にすれば、組み合わせパターンのランダム性が更に高まることを期待できる。
【００２１】
また本発明の一態様では、前記第１型キャパシターは、Ｍ個のユニットキャパシターにより構成されるキャパシターであり、前記第２型キャパシターは、Ｎ個（ＭとＮは異なる整数）のユニットキャパシターにより構成されるキャパシターであってもよい。
【００２２】
このように第１型キャパシター、第２型キャパシターをユニットキャパシターにより構成すれば、容量比精度を維持しながら、異なる容量値の第１型キャパシター、第２型キャパシターを実現できるようになる。
【００２３】
また本発明の一態様では、前記キャパシターアレイ部として、非反転側の前記出力ノードに一端が接続される複数のキャパシターを有する非反転側キャパシターアレイ部と、反転側の前記出力ノードに一端が接続される複数のキャパシターを有する反転側キャパシターアレイ部とが設けられ、前記スイッチアレイ部として、前記非反転側キャパシターアレイ部の前記複数のキャパシターの他端に接続され前記入力デジタルデータに応じてスイッチ制御される複数のスイッチ素子を有する非反転側スイッチアレイ部と、前記反転側キャパシターアレイ部の前記複数のキャパシターの他端に接続され前記入力デジタルデータに応じてスイッチ制御される複数のスイッチ素子を有する反転側スイッチアレイ部とが設けられ、前記制御回路は、前記入力デジタルデータの各ビットに対する前記第１型キャパシターと前記第２型キャパシターの割り当てを動的に変化させるスイッチ制御を、前記非反転側スイッチアレイ部及び前記反転側スイッチアレイ部に対して行ってもよい。
【００２４】
このようにすれば、全差動型のＤ／Ａ変換回路において、入力デジタルデータの各ビットに対する第１型キャパシターと第２型キャパシターの割り当てを動的に変化させるスイッチ制御を実現できるようになる。
【００２５】
また本発明の一態様では、前記制御回路は、前記非反転側スイッチアレイ部に対しては、前記入力デジタルデータの各ビットに対する前記第１型キャパシターと前記第２型キャパシターの割り当てが、第１の割り当てパターンになるスイッチ制御を行い、前記反転側スイッチアレイ部に対しては、前記入力デジタルデータの各ビットに対する前記第１型キャパシターと前記第２型キャパシターの割り当てが、前記第１の割り当てパターンとは異なる第２の割り当てパターンになるスイッチ制御を行ってもよい。
【００２６】
このようにすれば、非反転側と反転側とで割り当てパターンが異なるようになるため、ランダム性を高めることなどが可能になり、見かけ上の容量比精度の向上等を図れる。
【００２７】
また本発明の他の態様は、上記のいずれかに記載のＤ／Ａ変換回路と、前記Ｄ／Ａ変換回路の前記出力ノードの信号と、入力信号のサンプリング信号との比較処理を行う比較回路とを含むＡ／Ｄ変換回路に関係する。
【００２８】
また本発明の他の態様は、上記のいずれかに記載のＤ／Ａ変換回路を含む電子機器に関係する。
【００２９】
また本発明の他の態様は、上記に記載のＡ／Ｄ変換回路を含む電子機器に関係する。
【図面の簡単な説明】
【００３０】
【図１】本実施形態のＤ／Ａ変換回路が用いられるＡ／Ｄ変換回路の構成例。
【図２】Ｄ／Ａ変換回路及びこれを含むＡ／Ｄ変換回路の第１の構成例。
【図３】Ｄ／Ａ変換回路及びこれを含むＡ／Ｄ変換回路の第２の構成例。
【図４】キャパシターアレイ部、制御部の詳細な構成例。
【図５】図５（Ａ）、図５（Ｂ）は入力デジタルデータの各ビットへのキャパシターの割り当て手法の説明図。
【図６】図６（Ａ）、図６（Ｂ）も入力デジタルデータの各ビットへのキャパシターの割り当て手法の説明図。
【図７】第１、第２のカウンターのカウント更新状態を変更する手法の説明図。
【図８】図８（Ａ）〜図８（Ｃ）はユニットキャパシターで構成される第１型キャパシター、第２型キャパシターの例。
【図９】コードシフトを行う場合のＡ／Ｄ変換回路の構成例。
【図１０】図１０（Ａ）〜図１０（Ｃ）はコードシフト手法の説明図。
【図１１】Ｄ／Ａ変換回路及びこれを含むＡ／Ｄ変換回路の第３の構成例。
【図１２】図１２（Ａ）、図１２（Ｂ）はＤＥＭやコードシフトをオフ又はオンした場合のＦＦＴ、ＤＮＬ／ＩＮＬ特性の例。
【図１３】図１３（Ａ）、図１３（Ｂ）もＤＥＭやコードシフトをオフ又はオンした場合のＦＦＴ、ＤＮＬ／ＩＮＬ特性の例。
【図１４】全差動型のＤ／Ａ変換回路及びこれを含むＡ／Ｄ変換回路の構成例。
【図１５】全差動型を用いた場合の制御回路の構成例。
【図１６】本実施形態の電子機器の構成例。
【発明を実施するための形態】
【００３１】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００３２】
１．構成
図１に本実施形態のＤ／Ａ変換回路が用いられるＡ／Ｄ変換回路の構成例を示す。このＡ／Ｄ変換回路は、Ｄ／Ａ変換回路ＤＡＣ、比較回路１０、制御回路２０を含む。またＳ／Ｈ（サンプル・ホールド）回路３０を含むことができる。
【００３３】
なお、以下では本実施形態のＤ／Ａ変換回路を、逐次比較型のＡ／Ｄ変換回路に適用した場合を主に例とり説明するが、本実施形態はこれに限定されない。例えば本実施形態のＤ／Ａ変換回路を、図１とは異なる構成のＡ／Ｄ変換回路に適用したり、Ａ／Ｄ変換回路以外の回路（例えばプログラマブル・ゲインアンプ回路等）に適用するなどの種々の変形実施が可能である。また本実施形態のＤ／Ａ変換回路を逐次比較型のＡ／Ｄ変換回路に適用した場合に、そのＡ／Ｄ変換回路の構成も図１の構成には限定されず、その一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００３４】
制御回路２０は、比較回路１０からの比較結果信号ＣＰＱによりレジスター値が設定される逐次比較レジスターＳＡＲ（Successive Approximation Register）を有し、逐次比較用データＲＤＡ（入力デジタルデータ）を出力する。Ｄ／Ａ変換回路ＤＡＣは、制御回路２０からの逐次比較用データＲＤＡをＤ／Ａ変換して、逐次比較用データＲＤＡに対応するＤ／Ａ変換信号ＤＱを出力する。
【００３５】
比較回路１０は、コンパレーター（例えばラッチ型コンパレーター）により実現され、例えば信号ＳＩＮと信号ＤＱの比較処理を行う。
【００３６】
制御回路２０は逐次比較レジスターＳＡＲを有する。そして比較回路１０が、ＭＳＢのビットからＬＳＢのビットに至るまでの逐次比較処理を行った場合に、各ビットにおける比較処理結果（「１」、「０」）が、逐次比較レジスターＳＡＲの各レジスター値として記憶される。
【００３７】
制御回路２０は、Ａ／Ｄ変換回路の各回路ブロックの制御処理も行う。例えば制御回路２０は制御信号ＳＳＷを出力して、Ｄ／Ａ変換回路ＤＡＣに含まれるスイッチ素子（スイッチアレイ部）のスイッチ制御（オン・オフ制御）を行う。
【００３８】
Ｄ／Ａ変換回路ＤＡＣは、制御回路２０からの逐次比較用データＲＤＡのＤ／Ａ変換を行う。そして逐次比較用データＲＤＡに対応するＤ／Ａ出力信号ＤＱ（ＲＤＡをＤ／Ａ変換したアナログ信号）を出力する。
【００３９】
Ｓ／Ｈ（サンプル・ホールド）回路３０は、Ａ／Ｄ変換の対象となる入力信号ＶＩＮをサンプル・ホールドする回路である。なお本実施形態では電荷再分配型のＤ／Ａ変換回路ＤＡＣを用いているため、図１のＳ／Ｈ回路３０の機能は、実際にはＤ／Ａ変換回路ＤＡＣにより実現される。
【００４０】
図２に本実施形態のＤ／Ａ変換回路及びこれを含むＡ／Ｄ変換回路の詳細な第１の構成例を示す。電荷再分配型のＤ／Ａ変換回路ＤＡＣは、キャパシターアレイ部４０と、スイッチアレイ部５０と、スイッチアレイ部５０のスイッチ制御を行う制御回路２０を含む。またサンプリング期間において出力ノードＮＣをＧＮＤ（ＡＧＮＤ）に設定するためのスイッチ素子ＳＳを含むことができる。
【００４１】
キャパシターアレイ部４０は、出力ノードＮＣ（比較ノード）に一端が接続される複数のキャパシターＣＡ１〜ＣＡ６（広義にはＣＡ１〜ＣＡｎ）を有する。ＤＡＣの分解能をｎ＝６ビットとすると、これらのｎ＝６個のキャパシターＣＡ１〜ＣＡ６は、１：２：４：８：１６：３２というようにバイナリーに重み付けされており、これにより６ビットのＤＡＣが実現される。またキャパシターアレイ部４０にはダミーキャパシターＣＤＭが設けられている。
【００４２】
スイッチアレイ部５０は、キャパシターアレイ部４０の複数のキャパシターＣＡ１〜ＣＡ６の他端に接続される複数のスイッチ素子ＳＡ１〜ＳＡ６（広義にはＳＡ１〜ＳＡｎ）を有する。またダミーキャパシターＣＤＭに接続されるダミーキャパシター用のスイッチ素子ＳＤＭを含むことができる。スイッチ素子ＳＡ１〜ＳＡ６は、ＤＡＣの入力デジタルデータ（逐次比較用データＲＤＡ）に応じてスイッチ制御される。即ち制御回路２０からの制御信号ＳＳＷに基づきスイッチ制御される。
【００４３】
なおノードＮＣ（比較ノード、サンプリングノード）は、比較回路１０の第１の入力端子（反転入力端子）に接続されるノードであり、比較回路１０の第２の入力端子（非反転入力端子）はＧＮＤに設定される。
【００４４】
そして、後に詳述するようにキャパシターアレイ部４０には、第１型キャパシターと、第１型キャパシターとは容量値が異なる第２型キャパシターとが設けられる。そして制御回路２０は、ＤＡＣの入力デジタルデータの各ビットに対する第１型キャパシターと第２型キャパシターの割り当てを動的に変化させるスイッチ制御を、スイッチアレイ部５０に対して行う。即ち、ＤＥＭ（Dynamic Element Matching）のスイッチ制御を行う。このようなＤＥＭのスイッチ制御を行うことで、キャパシターアレイ部４０のキャパシターの組み合わせパターンにランダム性を持たせることが可能になり、キャパシターアレイ部４０のキャパシターでの見かけ上の容量比精度を向上できる。
【００４５】
図３に本実施形態のＤ／Ａ変換回路及びこれを含むＡ／Ｄ変換回路の詳細な第２の構成例を示す。図３のＤ／Ａ変換回路ＤＡＣは、第１のＤ／Ａ変換部ＤＡＣ１と、第１の直列キャパシターＣＳ１と、第２のＤ／Ａ変換部ＤＡＣ２と、スイッチ制御を行う制御回路２０を含む。またサンプリング期間においてノードＮＣをＧＮＤ（ＡＧＮＤ）に設定するためのスイッチ素子ＳＳ１を含むことができる。第１のＤ／Ａ変換部ＤＡＣ１は、出力ノードＮＣ（比較ノード）に接続される。直列キャパシターＣＳ１は、出力ノードＮＣと第１のノードＮ１との間に設けられる。第２のＤ／Ａ変換部ＤＡＣ２は、第１のノードＮ１に接続される。
【００４６】
第１のＤ／Ａ変換部ＤＡＣ１は、第１のキャパシターアレイ部４１と第１のスイッチアレイ部５１を含む。第１のキャパシターアレイ部４１は、出力ノードＮＣに一端が接続される複数のキャパシターＣＡ１〜ＣＡ６（ＣＡ１〜ＣＡｎ）を有する。これらのキャパシターＣＡ１〜ＣＡ６は、１：２：４：８：１６：３２というようにバイナリーに重み付けされている。また第１のキャパシターアレイ部４１にはダミーキャパシターＣＤＭが設けられている。
【００４７】
第１のスイッチアレイ部５１は、第１のキャパシターアレイ部４１の複数のキャパシターＣＡ１〜ＣＡ６の他端に接続される複数のスイッチ素子ＳＡ１〜ＳＡ６（ＳＡ１〜ＳＡｎ）を有する。またダミーキャパシターＣＤＭに接続されるダミーキャパシター用のスイッチ素子ＳＤＭを含むことができる。スイッチ素子ＳＡ１〜ＳＡ６は、ＤＡＣの入力デジタルデータの上位側ビット（Ｄ４〜Ｄ９）に応じてスイッチ制御される。即ち制御回路２０からの制御信号ＳＳＷ１に基づきスイッチ制御される。
【００４８】
第２のＤ／Ａ変換部ＤＡＣ２は、第２のキャパシターアレイ部４２と第２のスイッチアレイ部５２を含む。第２のキャパシターアレイ部４２は、第１のノードＮ１に一端が接続される複数のキャパシターＣＢ１〜ＣＢ４（広義にはＣＢ１〜ＣＢｍ）を有する。これらのキャパシターＣＢ１〜ＣＢ４は、１：２：４：８というようにバイナリーに重み付けされている。
【００４９】
第２のスイッチアレイ部５２は、第２のキャパシターアレイ部４２の複数のキャパシターＣＢ１〜ＣＢ４の他端に接続される複数のスイッチ素子ＳＢ１〜ＳＢ４（広義にはＳＢ１〜ＳＢｍ）を有する。スイッチ素子ＳＢ１〜ＳＢ４は、ＤＡＣの入力デジタルデータの下位側ビット（Ｄ０〜Ｄ３）に応じてスイッチ制御される。即ち制御回路２０からの制御信号ＳＳＷ２に基づきスイッチ制御される。
【００５０】
なお、第１のノードＮ１に対して第３の直列キャパシターの一端を接続し、この第３の直列キャパシターの他端側に、キャパシターアレイ部４２、スイッチアレイ部５２と同様の構成のキャパシターアレイ部、スイッチアレイ部を設けてもよい。
【００５１】
そして本実施形態では、制御回路２０は、ＤＡＣの入力デジタルデータの各ビット（ビット５〜ビット１０、Ｄ４〜Ｄ９）に対するキャパシターの割り当てを動的に変化させるスイッチ制御を、第１のスイッチアレイ部５１に対して行う。このようなＤＥＭのスイッチ制御を行うことで、第１のキャパシターアレイ部４１のキャパシターの組み合わせパターンにランダム性を持たせることが可能になり、第１のキャパシターアレイ部４１のキャパシターでの見かけ上の容量比精度を向上できる。
【００５２】
図３のＡ／Ｄ変換回路では、サンプリング期間において、スイッチ素子ＳＳ１がオンになり、ノードＮＣがＧＮＤに設定される。またスイッチ素子ＳＡ１〜ＳＡ６、ＳＢ１〜ＳＢ４を介して、キャパシターＣＡ１〜ＣＡ６、ＣＢ１〜ＣＢ４の他端が入力信号ＶＩＮの電圧レベルに設定される。
【００５３】
これにより入力信号ＶＩＮのサンプリングが行われる。そしてスイッチ素子ＳＳ１がオフすると、そのタイミングでの入力信号ＶＩＮの電圧がホールドされる。なおサンプリング期間では、ダミーキャパシター用のスイッチ素子ＳＤＭを介して、ダミーキャパシターＣＤＭの他端がＶＩＮの電圧レベルに設定される。
【００５４】
次に、Ａ／Ｄ変換の逐次比較期間になると、ダミーキャパシターＣＤＭの他端はＧＮＤに設定され、入力デジタルデータ（逐次比較用データ）の各ビットに基づいて、第１のスイッチアレイ部５１のスイッチ素子ＳＡ１〜ＳＡ６、第２のスイッチアレイ部５２のスイッチ素子ＳＢ１〜ＳＢ４がスイッチ制御され、キャパシターＣＡ１〜ＣＡ６、ＣＢ１〜ＣＢ４の他端はＶＲＥＦ又はＧＮＤに設定される。
【００５５】
例えば、ＤＡＣの分解能をｐ＝ｍ＋ｎ＝４＋６＝１０ビットとする。するとｐ＝１０ビットの入力デジタルデータ（逐次比較用データ）が１０００００００００である場合には、入力デジタルデータのＭＳＢに対応するキャパシターＣＡ６の他端は基準電圧ＶＲＥＦに設定される。また、他のキャパシターＣＡ５〜ＣＡ１、ＣＢ４〜ＣＢ１の他端はＧＮＤに設定される。
【００５６】
また入力デジタルデータが１０００００１０００である場合には、ＭＳＢに対応するキャパシターＣＡ６と、ビット４に対応するＣＢ４の他端はＶＲＥＦに設定される。また、他のキャパシターＣＡ５〜ＣＡ１、ＣＢ３〜ＣＢ１の他端はＧＮＤに設定される。
【００５７】
そして逐次比較期間では、最上位ビットであるＭＳＢから順次、逐次比較処理が行われる。具体的には、キャパシターＣＡ１〜ＣＡ６、ＣＢ１〜ＣＢ４の他端を、スイッチ素子ＳＡ１〜ＳＡ６、ＳＢ１〜ＳＢ４を用いて、ＤＡＣの入力デジタルデータに応じて、基準電圧ＶＲＥＦもしくはＧＮＤに接続されるかを切り替える。これより比較回路１０の反転入力端子のノードＮＣの電圧は、ＤＡＣの出力値からＶＩＮのサンプリング電圧を引いた電圧になる。そして比較回路１０は、ノードＮＣの電圧とＧＮＤを比較し、その結果を比較結果信号ＣＰＱとして制御回路２０に出力する。これにより逐次比較によるＡ／Ｄ変換が実現される。
【００５８】
２．ＤＥＭ手法
次に本実施形態のＤＥＭ（ダイナミック・エレメント・マッチング）手法の詳細について説明する。図４に、図３の上位ビット側の第１のキャパシターアレイ部４１、第１のスイッチアレイ部５１（図２のキャパシターアレイ部４０、スイッチアレイ部５０）と、制御回路２０の詳細な構成例を示す。
【００５９】
キャパシターアレイ部４１は、第１型キャパシター１Ｃ１〜１Ｃ１５と、第２型キャパシター３Ｃ１〜３Ｃ１６を有する。第２型キャパシター３Ｃ１〜３Ｃ１６は、第１型キャパシター１Ｃ１〜１Ｃ１５とは容量値が異なっており、例えば第１型キャパシター１Ｃ１〜１Ｃ１５の３倍（広義には整数倍）の容量値になっている。そして第１型キャパシター１Ｃ１〜１Ｃ１５、第２型キャパシター３Ｃ１〜３Ｃ１６の一端は出力ノードＮＣに接続される。
【００６０】
スイッチアレイ部５１は、スイッチ素子ＳＷＸ１〜ＳＷＸ１５、ＳＷＹ１〜ＳＷＹ１６を有する。これらのスイッチ素子ＳＷＸ１〜ＳＷＸ１５、ＳＷＹ１〜ＳＷＹ１６は、第１型キャパシター１Ｃ１〜１Ｃ１５、第２型キャパシター３Ｃ１〜３Ｃ１６の他端に接続される。そして、スイッチ素子ＳＷＸ１〜ＳＷＸ１５、ＳＷＹ１〜ＳＷＹ１６は、入力デジタルデータの上位ビット側（ビット５〜ビット１０）であるＤ４〜Ｄ９により生成された信号ＤＸ１〜ＤＸ１５、ＤＹ１〜ＤＹ１６に基づいて、スイッチ制御される。
【００６１】
具体的にはスイッチ素子ＳＷＸ１〜ＳＷＸ１５、ＳＷＹ１〜ＳＷＹ１６は、サンプリング期間においては、第１型キャパシター１Ｃ１〜１Ｃ１５、第２型キャパシター３Ｃ１〜３Ｃ１６の他端を、入力信号ＶＩＮに接続する。
【００６２】
またスイッチ素子ＳＷＸ１〜ＳＷＸ１５、ＳＷＹ１〜ＳＷＹ１６は、逐次比較期間（変換期間（変換期間）においては、第１型キャパシター１Ｃ１〜１Ｃ１５、第２型キャパシター３Ｃ１〜３Ｃ１６の他端を、ＶＲＥＦ又はＧＮＤに接続する。例えば信号ＤＸ１〜ＤＸ１５、ＤＹ１〜ＤＹ１６の論理レベルが「１」である場合には基準電圧ＶＲＥＦに接続し、信号ＤＸ１〜ＤＸ１５、ＤＹ１〜ＤＹ１６の論理レベルが「０」である場合にはＧＮＤに接続する。
【００６３】
制御回路２０は、第１、第２の割り当て決定回路２１、２２と、第１、第２のカウンター２３、２４を含む。
【００６４】
第１のカウンター２３は、カウント処理を行って、第１のカウント値ＣＴＸを第１の割り当て決定回路２１に出力する。第１の割り当て決定回路２１は、第１のカウンター２３からの第１のカウント値ＣＴＸに基づいて、入力デジタルデータＤ４〜Ｄ９の各ビット（ビット５〜ビット１０）に対する第１型キャパシター１Ｃ１〜１Ｃ１５の割り当てを決定する処理を行う。
【００６５】
第２のカウンター２４は、カウント処理を行って、第２のカウント値ＣＴＹを第２の割り当て決定回路２２に出力する。第２の割り当て決定回路２２は、第２のカウンター２４からの第２のカウント値ＣＴＹに基づいて、入力デジタルデータＤ４〜Ｄ９の各ビット（ビット５〜ビット１０）に対する第２型キャパシター３Ｃ１〜３Ｃ１６の割り当てを決定する処理を行う。
【００６６】
このように第１、第２の割り当て決定回路２１、２２が、入力デジタルデータの各ビットへの第１型キャパシター１Ｃ１〜１Ｃ１５、第２型キャパシター３Ｃ１〜３Ｃ１６の割り当て決定処理を行うことで、キャパシターアレイ部４１のキャパシターのＤＥＭが実現される。これらの第１、第２の割り当て決定回路２１、２２による割り当て決定処理は、例えば入力デジタルデータＤ４〜Ｄ９を用いたビットローテーション処理により実現できる。
【００６７】
なお、第１のカウンター２３の総カウント数を第１の総カウント数とし、第２のカウンター２４の総カウント数を第２の総カウント数とした場合に、第１、第２のカウンター２３、２４は、第１、第２の総カウント数が異なるカウンターである。具体的には、第１、第２のカウンター２３、２４は、第１、第２の総カウント数の最大公約数が１となるカウンターである。例えば第１のカウンター２３の第１の総カウント数は１５であり、第２のカウンター２４の第２の総カウント数は１６である。そして、第１の総カウント数＝１５と第２の総カウント数＝１６は、その最大公約数が１になっている。なお、第１、第２の総カウント数は１５、１６には限定されず、少なくとも異なる総カウント数であればよく、望ましくはその最大公約数が１になる総カウント数であればよい。
【００６８】
次に、本実施形態のＤＥＭ手法について図５（Ａ）〜図６（Ｂ）を用いて詳細に説明する。なお以下では、第１型キャパシター１Ｃ１〜１Ｃ１５を、適宜、「１Ｃ」と総称し、第２型キャパシター３Ｃ１〜３Ｃ１６を、適宜、「３Ｃ」と総称する。
【００６９】
図５（Ａ）に、入力デジタルデータの各ビット５〜１０への第１型キャパシター１Ｃ、第２型キャパシター３Ｃの割り当て数の例を示す。前述したように、第２型キャパシター３Ｃの容量値は、第１型キャパシター１Ｃの容量値の３倍になっている。
【００７０】
例えば入力デジタルデータのビット５（Ｄ４）には、１個の第１型キャパシター１Ｃが割り当てられる。同様に、ビット６、７（Ｄ５、Ｄ６）には、各々、２個、４個の第１型キャパシター１Ｃが割り当てられる。これにより、１：２：４というようにバイナリーに重み付けされた図３のキャパシターＣＡ１、ＣＡ２、ＣＡ３が実現される。即ち、キャパシターＣＡ１、ＣＡ２、ＣＡ３は、図５（Ａ）のビット５、６、７に対応し、各々、１個、２個、４個の第１型キャパシター１Ｃにより実現される。
【００７１】
入力デジタルデータのビット８（Ｄ７）には、２個の第１型キャパシター１Ｃと２個の第２型キャパシター３Ｃが割り当てられる。同様にビット９（Ｄ８）には、４個の第１型キャパシター１Ｃと４個の第２型キャパシター３Ｃが割り当てられ、ビット１０（Ｄ９）には、２個の第１型キャパシター１Ｃと１０個の第２型キャパシター３Ｃが割り当てられる。これにより、８：１６：３２というようにバイナリーに重み付けされたキャパシターＣＡ４、ＣＡ５、ＣＡ６が実現される。即ち、キャパシターＣＡ４、ＣＡ５、ＣＡ６は、各々、図５（Ａ）のビット８、９、１０に対応し、ＣＡ４、ＣＡ５、ＣＡ６の各キャパシターは、２個と２個、４個と４個、２個と１０個というような第１型キャパシター１Ｃと第２型キャパシター３Ｃのペアーにより実現される。
【００７２】
なお図５（Ａ）では、第２型キャパシター３Ｃが第１型キャパシター１Ｃの３倍の容量値を有するキャパシターである場合について示したが、本実施形態はこれに限定されない。例えば図５（Ｂ）では、第２型キャパシター６Ｃは第１型キャパシター１Ｃの６倍の容量値を有するキャパシターになっており、図５（Ｂ）には、この場合の入力デジタルデータの各ビット５〜１０への第１型キャパシター１Ｃ、第２型キャパシター６Ｃの割り当て数の例が示されている。図５（Ｂ）の割り当てによっても、１：２：４：８：１６：３２というようにバイナリーに重み付けされたキャパシターアレイ部４１のキャパシターＣＡ１、ＣＡ２、ＣＡ３、ＣＡ４、ＣＡ５、ＣＡ６を実現できる。
【００７３】
図６（Ａ）は、図４の第１の割り当て決定回路２１の動作を説明する図である。第１の割り当て決定回路２１は、０、１、２・・・１４というように順次インクリメントされる第１のカウンター２３からのカウント値ＣＴＸに基づいて、信号ＤＸ１〜ＤＸ１５を生成して、スイッチアレイ部５１に出力する。
【００７４】
例えばカウント値ＣＴＸ＝０の場合には、信号ＤＸ１によって、図４の第１型キャパシター１Ｃ１は、図６（Ａ）に示すように入力デジタルデータのビット５（Ｄ４）に割り当てられる。具体的には、信号ＤＸ１により制御されるスイッチ素子ＳＷＸ１は、入力デジタルデータのビット５が「１」である場合には第１型キャパシター１Ｃ１の他端に基準電圧ＶＲＥＦを接続し、「０」である場合には１Ｃ１の他端にＧＮＤを接続する。
【００７５】
またカウント値ＣＴＸ＝０の場合に、信号ＤＸ２、ＤＸ３によって、図４の第１型キャパシター１Ｃ２、１Ｃ３は、図６（Ａ）に示すように入力デジタルデータのビット６（Ｄ５）に割り当てられる。具体的には、信号ＤＸ２、ＤＸ３により制御されるスイッチ素子ＳＷＸ２、ＳＷＸ３は、入力デジタルデータのビット６が「１」である場合には１Ｃ２、１Ｃ３の他端にＶＲＥＦを接続し、「０」である場合には１Ｃ２、１Ｃ３の他端にＧＮＤを接続する。
【００７６】
同様に、カウント値ＣＴＸ＝０の場合に、信号ＤＸ４〜ＤＸ７、ＤＸ８〜ＤＸ９、ＤＸ１０〜ＤＸ１３、ＤＸ１４〜ＤＸ１５によって、第１型キャパシター１Ｃ４〜１Ｃ７、１Ｃ８〜１Ｃ９、１Ｃ１０〜１Ｃ１３、１Ｃ１４〜１Ｃ１５は、各々、入力デジタルデータのビット７、８、９、１０に割り当てられる。
【００７７】
以上のようにすることで、図５（Ａ）に示すようなビット５〜１０への第１型キャパシター１Ｃの割り当てが実現される。
【００７８】
そして、カウント値ＣＴＸがインクリメントされると、入力デジタルデータの各ビットに対する第１型キャパシター１Ｃの割り当て状態が変化する。即ち図６（Ａ）に示すように、カウント値ＣＴＸがインクリメントされるごとに、ＤＸ１〜ＤＸ１５による各ビットへの第１型キャパシター１Ｃの割り当て状態（ＤＸ１〜ＤＸ１５の信号状態）が、順次左方向にシフトして行き、これにより入力デジタルデータの各ビットに対する第１型キャパシター１Ｃの割り当てが動的に変化するようになる。
【００７９】
例えば図６（Ａ）に示すようにカウント値ＣＴＸ＝１の場合には、信号ＤＸ１、ＤＸ２によって、第１型キャパシター１Ｃ１、１Ｃ２は入力デジタルデータのビット６に割り当てられる。即ちカウント値ＣＴＸ＝０の場合には、１Ｃ１はビット５に割り当てられていたが、カウント値がＣＴＸ＝１にインクリメントされると、１Ｃ１はビット６に割り当てられるようになる。
【００８０】
またカウント値ＣＴＸ＝１の場合には、信号ＤＸ３〜ＤＸ６によって、第１型キャパシター１Ｃ３〜１Ｃ６は入力デジタルデータのビット７に割り当てられる。即ちカウント値ＣＴＸ＝０の場合には、１Ｃ３はビット６に割り当てられていたが、カウント値がＣＴＸ＝１にインクリメントされると、１Ｃ３はビット７に割り当てられるようになる。
【００８１】
そして、カウント値がＣＴＸ＝１からＣＴＸ１＝２にインクリメントされると、今度は、信号ＤＸ１によって１Ｃ１がビット６に割り当てられ、信号ＤＸ２〜ＤＸ５によって１Ｃ２〜１Ｃ５がビット７に割り当てられるようになる。従って、入力デジタルデータの各ビットに対する第１型キャパシター１Ｃの割り当てが動的に変化し、ＤＥＭが実現されるようになる。即ち、第１型キャパシター１Ｃ１〜１Ｃ１５が入力デジタルデータの上位側のビット５〜１０に対して均等に使用されるようになるため、見かけ上の容量比精度を向上できる。
【００８２】
図６（Ｂ）は、図４の第２の割り当て決定回路２２の動作を説明する図である。第２の割り当て決定回路２２は、０、１、２・・・１５というように順次インクリメントされる第２のカウンター２４からのカウント値ＣＴＹに基づいて、信号ＤＹ１〜ＤＹ１６を生成して、スイッチアレイ部５１に出力する。
【００８３】
例えばカウント値ＣＴＹ＝０の場合には、信号ＤＹ１、ＤＹ２によって、第２型キャパシター３Ｃ１、３Ｃ２は入力デジタルデータのビット８に割り当てられる。具体的には、信号ＤＹ１、ＤＹ２により制御されるスイッチ素子ＳＷＹ１、ＳＷＹ２は、入力デジタルデータのビット８が「１」である場合には第２型キャパシター３Ｃ１、３Ｃ２の他端に基準電圧ＶＲＥＦを接続し、「０」である場合には３Ｃ１、３Ｃ２の他端にＧＮＤを接続する。
【００８４】
そして、カウント値ＣＴＹがインクリメントされると、入力デジタルデータの各ビットに対する第２型キャパシター３Ｃの割り当て状態が変化する。即ち図６（Ｂ）に示すように、カウント値ＣＴＹがインクリメントされるごとに、ＤＹ１〜ＤＹ１６による各ビットへの第２型キャパシター３Ｃの割り当て状態（ＤＹ１〜ＤＸ１６の信号状態）が、順次左方向にシフトして行き、これにより入力デジタルデータの各ビットに対する第２型キャパシター３Ｃの割り当てが動的に変化するようになる。
【００８５】
例えば図６（Ｂ）に示すようにカウント値ＣＴＹ＝１の場合には、信号ＤＹ１によって第２型キャパシター３Ｃ１はビット８に割り当てれ、信号ＤＹ２〜ＤＹ５によって、第２型キャパシター３Ｃ２〜３Ｃ５はビット９に割り当てられる。即ちカウント値ＣＴＹ＝０の場合には、３Ｃ２はビット８に割り当てられていたが、カウント値がＣＴＹ＝１にインクリメントされると、３Ｃ２はビット９に割り当てられるようになる。従って、入力デジタルデータの各ビットに対する第２型キャパシター３Ｃの割り当てが動的に変化し、ＤＥＭが実現されるようになる。
【００８６】
図７に制御回路２０の更に詳細な構成例を示す。図７では、第１、第２のカウンター２３、２４に対応して、第１、第２の素数カウンター２５、２６が更に設けられている。
【００８７】
図７に示すように第１のカウンター２３は、総カウント数が１５のカウンターであり、第２のカウンター２４は、総カウント数が１６のカウンターである。一方、第１の素数カウンター２５は、総カウント数が素数である１１のカウンターであり、第２の素数カウンター２６は、総カウント数が素数である１３のカウンターである。そして第１のカウンター２３は、第１の素数カウンター２５からの更新信号ＳＩＸに基づいてカウント更新状態が変更される。
【００８８】
例えば図６（Ａ）では第１のカウンター２３のカウント値ＣＴＸは１ずつインクリメントしており、インクリメント値＝１になっている。これに対して、第１の素数カウンター２５からの更新信号ＳＩＸがアクティブ（例えば論理レベル「１」）になると、カウント値ＣＴＸのインクリメント値が１から２に変更され、第１のカウンター２３は、そのカウント更新状態が変更される。即ち、第１の素数カウンター２５の総カウント数はＩ＝１１であるため、第１のカウンター２３は、Ｉ＝１１カウントごとに、そのカウント更新状態が変更されるようになる。つまり、第１のカウンター２３は、Ｉ＝１１カウントごとにカウント値ＣＴＸのインクリメント値（又はデクリメント値）が変更される。
【００８９】
また図６（Ｂ）では第２のカウンター２４のカウント値ＣＴＹは１ずつインクリメントしており、インクリメント値＝１になっている。これに対して、第２の素数カウンター２６からの更新信号ＳＩＹがアクティブになると、カウント値ＣＴＹのインクリメント値が１から２に変更され、第２のカウンター２４は、そのカウント更新状態が変更される。即ち、第２の素数カウンター２６の総カウント数はＪ＝１３であるため、第２のカウンター２４は、Ｊ＝１３カウントごとに、そのカウント更新状態が変更されるようになる。つまり、第２のカウンター２４は、Ｊ＝１３カウントごとにカウント値のインクリメント値（又はデクリメント値）が変更される。
【００９０】
ここで、素数カウンター２５、２６の総カウント数であるＩとＪは異なる整数である。更に望ましくはＩとＪは異なる素数に設定される。このようにすることで、ＤＥＭにおける割り当てパターンのランダム性を増すことが可能になる。
【００９１】
なお図７では、第１のカウンター２３のカウント更新状態をＩ（＝１１）カウントごとに変更し、第２のカウンター２４のカウント更新状態をＪ（＝１３）カウントごとに変更するために、第１、第２のカウンター２３、２４のカウント値ＣＴＸ、ＣＴＹのインクリメント値（又はデクリメント値）をＩ、Ｊカウントごとに変更しているが、本実施形態はこれに限定されない。例えば更新状態の変更手法としては、Ｉ、Ｊカウントごとに第１、第２のカウンター２３、２４のカウント値ＣＴＸ、ＣＴＹを０にリセットするなどの種々の変形実施が可能である。また図７では、Ｉ＝１１、Ｊ＝１３になっているが、本実施形態はこれに限定されない。例えばＩとＪは異なる整数であればよく、更に望ましくは異なる素数であればよい。
【００９２】
図８（Ａ）〜図８（Ｃ）に第１型キャパシター１Ｃ、第２型キャパシター３Ｃの構成例を示す。
【００９３】
図８（Ａ）に示すように、第１型キャパシター１Ｃは、Ｍ＝１個のユニットキャパシターＵＸにより構成される。一方、図８（Ｂ）に示すように、第２型キャパシター３Ｃは、Ｎ＝３個のユニットキャパシターＵＹ１〜ＵＹ３より構成される。そして半導体チップ上には例えば図８（Ｃ）のような配置で、第１型キャパシター１Ｃ、第２型キャパシター３Ｃがレイアウト配置されることになる。このように第１型キャパシター１Ｃ、第２型キャパシター３Ｃをユニットキャパシターにより構成すれば、容量比精度を維持しながら、異なる容量値の第１型キャパシター、第２型キャパシターを実現できるようになる。例えば第１型キャパシターと第２型キャパシターの容量比を整数倍にすることなどが可能になる。
【００９４】
なお、第１型キャパシター、第２型キャパシターのユニットキャパシター数Ｍ、Ｎは、異なる整数であれば十分であり、Ｍ＝１、Ｎ＝３には限定されない。
【００９５】
以上のように本実施形態によれば、入力デジタルデータの各ビットに対する第１型キャパシター１Ｃ、第２型キャパシター３Ｃの割り当てを動的に変化させるＤＥＭのスイッチ制御が、図３の第１のスイッチアレイ部５１や図２のスイッチアレイ部５０に対して行われる。これにより第１型キャパシター１Ｃ、第２型キャパシター３Ｃが例えば全ビットに対して均等に使用されるようになるため、第１のキャパシターアレイ部４１やキャパシターアレイ部４０でのキャパシターの見かけ上の容量比精度を向上できる。
【００９６】
また図４に示すように、キャパシターアレイ部４１には、容量値の異なる第１型キャパシター１Ｃ、第２型キャパシター３Ｃが設けられる。このようにすれば、例えば第１型キャパシター１Ｃだけを用いてＤＥＭの割り当てを行う手法に比べて、ＤＥＭの割り当てパターン数を増やすことが可能になり、ランダム性が高まるため、ＤＥＭの効果を更に向上できる。
【００９７】
例えば図６（Ａ）、図６（Ｂ）では、第１型キャパシターＣ１についての１５個の割り当てパターンと、第２型キャパシター３Ｃについての１６個の割り当てパターンが設定され、１５と１６の最大公約数は１である。従って、第１型キャパシター１Ｃと第２型キャパシター３Ｃの組み合わせにより、１５×１６＝２４０個の割り当てパターンを設定でき、ＤＥＭの割り当てパターン数が増えるため、ＤＥＭの効果を向上できる。この場合に、図７に示すような第１、第２の素数カウンター２５、２６を設けて、第１、第２のカウンター２３、２４の更新状態を変更すれば、割り当てパターンについてのランダム性が更に高まることを期待でき、ＤＥＭの効果の向上を期待できるようになる。特にオーバーサンプリングによるＡ／Ｄ変換を行った場合には、Ａ／Ｄ変換回路の後段に接続される平均化フィルターなどにより、ランダム性が平滑化され、変換精度を向上することが可能になる。
【００９８】
また、キャパシターアレイ部４１を第１型キャパシター１Ｃだけにより構成した場合には、６３個の第１型キャパシター１Ｃを設ける必要がある。従って、第１型キャパシター１Ｃに接続されるスイッチ素子についても６３個分設ける必要が生じ、ＩＣのレイアウト面積が大規模化してしまう。
【００９９】
この点、キャパシターアレイ部４１を、容量値の異なる第１型キャパシター１Ｃ、第２型キャパシター３Ｃにより構成すれば、例えば図４に示すように１５＋１６＝３１個のスイッチ素子ＳＷＸ１〜ＳＷＸ１５、ＳＷＹ１〜ＳＷＹ１６を設けるだけで済む。従って、キャパシターアレイ部４１を第１型キャパシター１Ｃだけにより構成した場合に比べて、ＩＣのレイアウト面積を縮小できる。
【０１００】
また図３では、入力デジタルデータの上位ビット側のＤＡＣ１に対してＤＥＭのスイッチ制御が行われる。具体的には、下位ビット側のＤＡＣ２に対してはＤＥＭのスイッチ制御ではない通常のスイッチ制御が行われる一方で、入力デジタルデータの上位ビット側のＤＡＣ１に対してＤＥＭのスイッチ制御が行われる。このようにすることで、ＩＣのレイアウト面積の増加を抑制しながら、容量比精度を高めて、変換精度を向上できる。
【０１０１】
例えば図３の構成の容量型ＤＡＣにおいては、下位ビットに比べて上位ビットの方が容量比精度の要求が高い。即ち図３のように直列キャパシターＣＳ１を設ける構成では、上位ビット側のＤＡＣ１のキャパシターＣＡ１と、下位ビット側のＤＡＣ２のキャパシターＣＢ１は例えば同じ容量値になっている。従って、キャパシターＣＡ１についての容量比精度のバラツキとキャパシターＣＢ１についての容量比精度のバラツキは同等となる。しかしながら、ＣＡ１は上位ビット側のキャパシターであるため、下位ビット側のＣＢ１と同程度の容量比精度のバラツキがＣＡ１に生じると、変換精度が著しく低下してしまう。
【０１０２】
この点、図３では、上位ビット側のキャパシターＣＡ１〜ＣＡ６に対するスイッチ制御として、ＤＥＭのスイッチ制御が行われるため、キャパシターＣＡ１〜ＣＡ６についての見かけ上の容量比精度が、下位ビット側のキャパシターＣＢ１〜ＣＢ４に比べて高くなる。従って、ＩＣのレイアウト面積の大規模化を抑制しながら、変換精度を向上することが可能になる。
【０１０３】
３．コードシフト
次に本実施形態のコードシフト手法について説明する。図９にコードシフト手法を実現できるＡ／Ｄ変換回路の構成例を示す。図９では、図１の構成に対して、第１のサブＤ／Ａ変換部ＳＤＡＣ１、補正部８０、コードデータ生成部９０の構成要素が追加されている。
【０１０４】
第１のサブＤ／Ａ変換部ＳＤＡＣ１は、コードデータＣＤＡをＤ／Ａ変換する。そしてコードデータＣＤＡに対応するコード信号ＳＣＤ（ＣＤＡをＤ／Ａ変換した信号）を出力する。ここでコードデータＣＤＡは時間的に変化するデータ（所定タイミング毎に変化するデジタルデータ）である。具体的には所定のデータ範囲内において、１又は複数回のＡ／Ｄ変換タイミング毎に異なった値になるデータである。
【０１０５】
なおこの場合のデータ範囲は、第１のデジタルデータを上限値とし、第２のデジタルデータを下限値とする範囲である。Ａ／Ｄ変換タイミングは、例えばデジタルデータをアナログ信号に変換する各Ａ／Ｄ変換期間に対応するタイミングである。
【０１０６】
コードデータ生成部９０は、コードデータＣＤＡを生成してサブＤ／Ａ変換部ＳＤＡＣ１に出力する。例えば所定データ範囲内において、１又は複数回のＡ／Ｄ変換タイミング毎に異なった値になるコードデータＣＤＡを出力する。具体的には逐次比較用データの下位ビットデータのデータ範囲内において、１又は複数回のＡ／Ｄ変換タイミング毎に異なった値になるコードデータＣＤＡを出力する。
【０１０７】
補正部８０は補正処理を行う。具体的には、コードデータＣＤＡを用いたコードシフトによりダイナミックレンジが減少するのを防止するための補正処理を行う。この補正部８０は情報レジスター８４を有する。
【０１０８】
そして図９では、比較回路１０は、入力信号ＶＩＮのサンプリング信号ＳＩＮ（ＶＩＮをサンプル・ホールドした信号）とコード信号ＳＣＤの加算信号ＳＡＤＤと、Ｄ／Ａ出力信号ＤＱとを比較する処理を行う。具体的には比較回路１０は、第１の入力端子に入力される加算信号ＳＡＤＤ（加算電圧）と第２の入力端子に入力されるＤ／Ａ出力信号ＤＱ（Ｄ／Ａ変換電圧）を比較する。なお、図９では説明を簡単にするために、電荷再分配型以外の場合に適用される構成例を示しているが、電荷再分配型の場合は、実際には、比較回路１０は、サンプリング信号ＳＩＮと、Ｄ／Ａ出力信号ＤＱとコード信号ＳＣＤの加算信号とを比較する処理を行うことになる。例えば信号ＳＩＮのサンプリング電圧と、信号ＤＱとＳＣＤの加算電圧を比較する。
【０１０９】
そして制御回路２０は、逐次比較レジスターＳＡＲからの逐次比較結果データＱＤＡ（最終的なデータ）とコードデータＣＤＡとに基づき求められる出力データＤＯＵＴを、入力信号ＶＩＮのＡ／Ｄ変換データとして出力する。例えば制御回路２０は、図９のようにサンプリング信号ＳＩＮとコード信号ＳＣＤの加算信号ＳＡＤＤと、Ｄ／Ａ出力信号ＤＱとの比較処理が行われる場合には、逐次比較レジスターＳＡＲの逐次比較結果データＱＤＡからコードデータＣＤＡを減算する処理を行う。なお、電荷再分配型では、サンプリング信号ＳＩＮと、Ｄ／Ａ出力信号ＤＱとコード信号ＳＣＤの加算信号との比較処理が行われるため、制御回路２０は、逐次比較結果データＱＤＡにコードデータＣＤＡを加算する処理を行うことになる。
【０１１０】
また補正部８０は、コードデータＣＤＡを用いたコードシフトにより逐次比較結果データＱＤＡがオーバーフローするのを補正（防止）する補正処理を行う。ここでコードデータによるコードシフトとは、入力信号のサンプリング信号とコード信号の加算処理を行うこと或いはＤ／Ａ出力信号とコード信号の加算処理を行うことで、逐次比較結果データが、入力信号に対応するデータから高電位側又は低電位側にシフトすることである。
【０１１１】
例えば補正部８０は、コードデータＣＤＡを補正することで当該補正処理を行う。そして補正指示信号ＳＤＲをコードデータ生成部９０に出力する。具体的には、前回のＡ／Ｄ変換での逐次比較結果データである前回逐次比較結果データに基づきコードデータＣＤＡ（今回のコードデータ）を補正することで補正処理を行う。なお、この補正処理は、コードデータＣＤＡを補正する処理には限定されず、逐次比較結果データＱＤＡがオーバーフローするのを補正できるものであれば種々の変形実施が可能である。また前回逐次比較結果データに加えて、コードデータＣＤＡの符号等を判定して、補正処理を行ってもよい。
【０１１２】
そして本実施形態では、入力信号ＶＩＮの電圧とＤ／Ａ出力信号ＤＱの電圧が等しくなるように逐次比較動作を行うことで、最終的な逐次比較結果データＱＤＡが取得される。そして、取得された逐次比較結果データＱＤＡからコードデータＣＤＡを減算したデータが、入力信号ＶＩＮをＡ／Ｄ変換したデータＤＯＵＴとして出力される。
【０１１３】
例えば図１のようにコードシフトを行わない構成のＡ／Ｄ変換回路では、図１０（Ａ）に示すように、ＤＮＬの誤差等が原因で特定のコードでミッシングコードが発生する。例えばＤＮＬが１ＬＳＢを超えると、出力コードが存在しないコードが発生するというミッシングコードの現象が生じる。
【０１１４】
この点、コードシフト手法を用いれば、このようなミッシングコードが発生したとしても、時間的に変化するコードデータＣＤＡの信号ＳＣＤを、サンプリング信号ＳＩＮに加算することで、図１０（Ｂ）に示すようなコードシフトが行われる。なお図１０（Ｂ）の実線はコードシフト後の特性を表すものであり、破線はコードシフト前の特性を表すものである。
【０１１５】
即ち、コードシフト手法では、１又は複数回のＡ／Ｄ変換タイミング毎にコードデータＣＤＡを異なった値にすることで、図１０（Ｂ）に示すように、ミッシングコードが発生するコードの場所が１又は複数回のＡ／Ｄ変換タイミング毎に変化する。例えば０００１００００のコードでミッシングコードが発生したとしても、その場所が、０００１０００１や０００１００１０や００００１１１１の場所にシフトする。この結果、長い時間範囲で見ると、図１０（Ｃ）に示すようにＤＮＬやＩＮＬが改善され、ミッシングコードの現象が生じない良好な特性を得ることができる。即ち、ある特定のコードで発生していたＤＮＬ特性の悪化（ミッシングコード）を、時間的に変化するコードデータＣＤＡにより周囲のコードに拡散させることで、特性の改善を図っている。
【０１１６】
図１１に本実施形態のＤ／Ａ変換回路及びこれを含むＡ／Ｄ変換回路の詳細な第３の構成例を示す。この第３の構成例は図９〜図１０（Ｃ）で説明したコードシフト手法を行う場合の詳細な構成例である。
【０１１７】
図１１では、図３の構成に加えて、第２の直列キャパシターＣＳ２と、第１のサブＤ／Ａ変換部ＳＤＡＣ１の構成要素が追加されている。なお図９のＭＤＡＣが図１１のＤＡＣ１、ＤＡＣ２に相当する。
【０１１８】
第１のサブＤ／Ａ変換部ＳＤＡＣ１は、第１のサブＤ／Ａ用キャパシターアレイ部４３と、第１のサブＤ／Ａ用スイッチアレイ部５３を有する。第１のサブＤ／Ａ用キャパシターアレイ部４３は、第２のノードＮ２に一端が接続される複数のキャパシターＣＣ１〜ＣＣ４を有する。これらのキャパシターＣＣ１〜ＣＣ４は、１：２：４：８というようにバイナリーに重み付けされている。第１のサブＤ／Ａ用スイッチアレイ部５３は、第１のサブＤ／Ａ用のキャパシターアレイ部４３の複数のキャパシターＣＣ１〜ＣＣ４の他端に接続される複数のスイッチ素子ＳＣ１〜ＳＣ４を有する。
【０１１９】
図９のコードデータ生成部９０は、第１のサブＤ／Ａ変換部ＳＤＡＣ１に対してコードデータＣＤＡを出力し、このコードデータＣＤＡに基づいてスイッチ素子ＳＣ１〜ＳＣ４はスイッチ制御される。例えばコードデータ生成部９０は、逐次比較用データＲＤＡ（入力デジタルデータ）の下位ビットデータのデータ範囲内において、１又は複数回のＡ／Ｄ変換タイミング毎に異なった値になるデータを、コードデータＣＤＡとして出力する。
【０１２０】
具体的には８ビットのＡ／Ｄ変換の場合には、逐次比較用データＲＤＡの下位の４ビットのデータ範囲内において、コードデータＣＤＡを変化させる。例えば００００〜１１１１のデータ範囲内（或いは００００〜１１１１よりも狭いデータ範囲内）においてコードデータＣＤＡをランダムに変化させて、サブＤ／Ａ変換部ＳＤＡＣ１のスイッチアレイ部５３のスイッチ素子ＳＣ１〜ＳＣ４をスイッチ制御する。このときＤ／Ａ変換部ＤＡＣ２のスイッチアレイ部５２のスイッチ素子ＳＢ１〜ＳＢ４も、逐次比較用データＲＤＡの下位の４ビットのデータによりスイッチ制御される。このように、コードデータＣＤＡを変化させる範囲を、ＤＡＣ２のスイッチ素子ＳＢ１〜ＳＢ４をスイッチ制御する逐次比較用データＲＤＡのデータ範囲内に設定することで、ミッシングコードの発生を効果的に防止できる。
【０１２１】
なお、Ｄ／Ａ変換回路ＤＡＣの最小分解能（ＬＳＢに相当する電圧、量子化電圧）をＲＳ１とし、サブＤ／Ａ変換部ＳＤＡＣ１の最小分解能をＲＳ２としたとする。この場合に図１１ではＲＳ２＝ＲＳ１になっている。具体的には例えば直列キャパシターＣＳ１とＣＳ２の容量値は同一（ほぼ同一）になっており、ＤＡＣのＬＳＢに相当するキャパシターＣＢ１の容量値と、ＳＤＡＣ１のＬＳＢに相当するキャパシターＣＣ１の容量値も同一（ほぼ同一）になっている。即ちサブＤ／Ａ変換部ＳＤＡＣ１は、Ｄ／Ａ変換回路ＤＡＣの最小分解能ＲＳ１（ＬＳＢ）未満のノイズ電圧ではなく、ノイズ電圧よりも大きなコード電圧を出力している。このようにすることで図１０（Ｂ）に示すようなコードシフトを実現できる。なおＲＳ２＝ＲＳ１には限定されず、ＲＳ２≧ＲＳ１であってもよい。
【０１２２】
図１２（Ａ）〜図１３（Ｂ）は本実施形態のＤＥＭ手法及びコードシフト手法の効果を説明するシミュレーション結果である。図１２（Ａ）はＤＥＭ及びコードシフトを共にオフ、図１２（Ｂ）はＤＥＭをオン、コードシフトをオフ、図１３（Ａ）はＤＥＭをオフ、コードシフトをオン、図１３（Ｂ）はＤＥＭ及びコードシフトを共にオンにした場合のシミュレーション結果である。
【０１２３】
図１２（Ｂ）のＦＦＴの結果に示すように、ＤＥＭをオンにすることで、高調波成分を大幅に低減できる。一方、コードシフトは高調波成分の低減にはあまり効果がない。また図１３（Ａ）のＤＮＬ、ＩＮＬの結果に示すように、コードシフトをオンにすることで、ＤＮＬ特性などの静特性を改善できる。即ちＤＥＭはＡＣ特性に対して改善効果が得られ、コードシフトはＤＮＬ等の静特性に対して改善効果が得られる。従って、図１３（Ｂ）に示すようＤＥＭ及びコードシフトの両方をオンにすることで、ＡＣ特性及び静特性の両方を改善することが可能になる。
【０１２４】
４．全差動型
図１４に本実施形態の全差動型のＤ／Ａ変換回路及びこれを含むＡ／Ｄ変換回路の構成例を示す。図１４の構成例は、比較回路１０と、比較回路１０の非反転入力端子に接続されるメインのＤ／Ａ変換部ＤＡＣ１Ｐ、ＤＡＣ２Ｐと、反転入力端子に接続されるメインのＤ／Ａ変換部ＤＡＣ１Ｎ、ＤＡＣ２Ｎを含む。また、比較回路１０の非反転入力端子に接続されるコードシフト用のサブＤ／Ａ変換部ＳＤＡＣ１Ｐと、反転入力端子に接続されるコードシフト用のサブＤ／Ａ変換部ＳＤＡＣ１Ｎを含む。
【０１２５】
非反転側（正側）のメインのＤＡＣ１Ｐ、ＤＡＣ２Ｐ及び反転側（負側）のメインのＤＡＣ１Ｎ、ＤＡＣ２Ｎの構成は、図１１のメインのＤＡＣ１、ＤＡＣ２と同様に、キャパシターアレイ部とスイッチアレイ部を含む。そしてＤＡＣ１Ｐ、ＤＡＣ２Ｐには、差動信号を構成する非反転側（正側）の入力信号ＰＩＮが入力され、ＤＡＣ１Ｎ、ＤＡＣ２Ｎには、差動信号を構成する反転側（負側）の入力信号ＮＩＮが入力される。
【０１２６】
そしてサンプリング期間では、ＤＡＣ１ＰのノードＮＣＰは、スイッチ素子ＳＳ１Ｐによりコモン電圧（中間電圧）ＶＣＭに設定される。またＤＡＣ１ＮのノードＮＣＮは、スイッチ素子ＳＳ１Ｎによりコモン電圧ＶＣＭに設定される。
【０１２７】
またサンプリング期間では、ＤＡＣ１Ｐのスイッチ素子ＳＡ１Ｐ〜ＳＡ６Ｐ、ＤＡＣ２Ｐのスイッチ素子ＳＢ１Ｐ〜ＳＢ４Ｐの一端は、差動信号の非反転側の信号ＰＩＮに接続される。またＤＡＣ１Ｎのスイッチ素子ＳＡ１Ｎ〜ＳＡ６Ｎ、ＤＡＣ２Ｎのスイッチ素子ＳＢ１Ｎ〜ＳＢ４Ｎの一端は、差動信号の反転側の信号ＮＩＮに接続される。
【０１２８】
一方、逐次比較期間では、ＤＡＣ１Ｐのスイッチ素子ＳＡ１Ｐ〜ＳＡ６Ｐ、ＤＡＣ２Ｐのスイッチ素子ＳＢ１Ｐ〜ＳＢ４Ｐの一端は、逐次比較用データの対応するビットが「１」である場合にはＶＲＥＦに接続され、「０」である場合にはＧＮＤに接続される。
【０１２９】
これに対して、ＤＡＣ１Ｎのスイッチ素子ＳＡ１Ｎ〜ＳＡ６Ｎ、ＤＡＣ２Ｎのスイッチ素子ＳＢ１Ｎ〜ＳＢ４Ｎの一端は、逐次比較用データの対応するビットが「１」である場合にはＧＮＤに接続され、「０」である場合にはＶＲＥＦに接続される。
【０１３０】
非反転側のコードシフト用のサブＤ／Ａ変換部ＳＤＡＣ１Ｐ及び反転側のコードシフト用のサブＤ／Ａ変換部ＳＤＡＣ１Ｎは、図１１のコードシフト用のＳＤＡＣ１と同様に、キャパシターアレイ部とスイッチアレイ部を含む。
【０１３１】
そしてサンプリング期間では、ＳＤＡＣ１Ｐのスイッチ素子ＳＣ１Ｐ〜ＳＣ４Ｐ及びＳＤＡＣ１Ｎのスイッチ素子ＳＣ１Ｎ〜ＳＣ４Ｎの一端はＶＣＭに接続される。
【０１３２】
一方、逐次比較期間では、ＳＤＡＣ１Ｐのスイッチ素子ＳＣ１Ｐ〜ＳＣ４Ｐの一端は、コードデータの対応するビットが「１」である場合にはＶＲＥＦに接続され、「０」である場合にはＧＮＤに接続される。これに対して、ＳＤＡＣ１Ｎのスイッチ素子ＳＣ１Ｎ〜ＳＣ４Ｎの一端は、コードデータの対応するビットが「１」である場合にはＧＮＤに接続され、「０」である場合にはＶＲＥＦに接続される。
【０１３３】
以上の図１４の全差動型の構成では、キャパシターアレイ部として、非反転側の出力ノード（ＮＣＰ）に一端が接続される複数のキャパシターを有する非反転側キャパシターアレイ部（ＣＡ１Ｐ〜ＣＡ６Ｐ等）が設けられる。また反転側の出力ノード（ＮＣＮ）に一端が接続される複数のキャパシターを有する反転側キャパシターアレイ部（ＣＡ１Ｎ〜ＣＡ６Ｎ等）が設けられる。またスイッチアレイ部として、非反転側キャパシターアレイ部の複数のキャパシターの他端に接続され入力デジタルデータに応じてスイッチ制御される複数のスイッチ素子を有する非反転側スイッチアレイ部（ＳＡ１Ｐ〜ＳＡ６Ｐ等）が設けられる。また反転側キャパシターアレイ部の複数のキャパシターの他端に接続され入力デジタルデータに応じてスイッチ制御される複数のスイッチ素子を有する反転側スイッチアレイ部（ＳＡ１Ｎ〜ＳＡ６Ｎ等）が設けられる。
【０１３４】
そしてこのような全差動型の構成においても、制御回路２０は、入力デジタルデータの各ビットに対する第１型キャパシターと第２型キャパシターの割り当てを動的に変化させるスイッチ制御を、非反転側スイッチアレイ部（ＳＡ１Ｐ〜ＳＡ６Ｐ等）及び反転側スイッチアレイ部（ＳＡ１Ｎ〜ＳＡ６Ｎ等）に対して行うことになる。
【０１３５】
更に具体的には全差動型の構成では、制御回路２０は、非反転側スイッチアレイ部に対しては、入力デジタルデータの各ビットに対する第１型キャパシターと第２型キャパシターの割り当てが、第１の割り当てパターンになるスイッチ制御を行う。また制御回路２０は、反転側スイッチアレイ部に対しては、入力デジタルデータの各ビットに対する第１型キャパシターと第２型キャパシターの割り当てが、第１の割り当てパターンとは異なる第２の割り当てパターンになるスイッチ制御を行う。
【０１３６】
例えば図１５に全差動型の場合の制御回路２０の構成例を示す。図１５では、非反転側の第１、第２の割り当て決定回路２１Ｐ、２２Ｐ、第１、第２のカウンター２３Ｐ、２４Ｐ、第１、第２の素数カウンター２５Ｐ、２６Ｐが設けられる。
【０１３７】
そして第１、第２の素数カウンター２５Ｐ、２６Ｐは、第１、第２のカウンター２３Ｐ、２４Ｐに対して非反転側用の更新信号ＳＩＸＰ、ＳＩＹＰを出力する、また第１、第２のカウンター２３Ｐ、２４Ｐは、第１、第２の割り当て決定回路２１Ｐ、２２Ｐに対して、非反転側用のカウント値ＣＴＸＰ、ＣＴＹＰを出力する。そして第１、第２の割り当て決定回路２１Ｐ、２２Ｐは、上位ビット側のＤ／Ａ変換部ＤＡＣ１Ｐに対して、非反転側用の割り当て信号ＤＸ１Ｐ〜ＤＸ１５Ｐ、ＤＹ１Ｐ〜ＤＹ１６Ｐを出力する。
【０１３８】
また図１５では、反転側の第１、第２の割り当て決定回路２１Ｎ、２２Ｎ、第１、第２のカウンター２３Ｎ、２４Ｎ、第１、第２の素数カウンター２５Ｎ、２６Ｎが設けられる。
【０１３９】
そして第１、第２の素数カウンター２５Ｎ、２６Ｎは、第１、第２のカウンター２３Ｎ、２４Ｎに対して反転側用の更新信号ＳＩＸＮ、ＳＩＹＮを出力する、また第１、第２のカウンター２３Ｎ、２４Ｎは、第１、第２の割り当て決定回路２１Ｎ、２２Ｎに対して、反転側用のカウント値ＣＴＸＮ、ＣＴＹＮを出力する。そして第１、第２の割り当て決定回路２１Ｎ、２２Ｎは、上位ビット側のＤ／Ａ変換部ＤＡＣ１Ｎに対して、反転側用の割り当て信号ＤＸ１Ｎ〜ＤＸ１５Ｎ、ＤＹ１Ｎ〜ＤＹ１６Ｎを出力する。
【０１４０】
このように非反転側と反転側において、独立に、割り当て決定回路、カウンター、素数カウンターを設けることで、非反転側と反転側において、独立に、ＤＥＭのスイッチ制御を行うことが可能になる。これにより、非反転側においては、入力デジタルデータの各ビットに対する第１型キャパシターと第２型キャパシターの割り当てが、第１の割り当てパターンになるスイッチ制御を行う一方で、反転側においては、第１の割り当てパターンとは異なる第２の割り当てパターンになるスイッチ制御を行うことが可能になる。
【０１４１】
例えば非反転側では、図６（Ａ）、図６（Ｂ）に示すような第１の割り当てパターンでのＤＥＭのスイッチ制御を行うようにする。一方、反転側では、図６（Ａ）、図６（Ｂ）とは異なる第２の割り当てパターンでのＤＥＭのスイッチ制御を行うようにする。これは例えば図１５において、非反転側の第１、第２の素数カウンター２５Ｐ、２６Ｐの総カウント数と、反転側の第１、第２の素数カウンター２５Ｎ、２６Ｎの総カウント数を異ならせることで実現できる。或いは、非反転側の第１、第２のカウンター２３Ｐ、２４Ｐの総カウント数と、反転側の第１、第２のカウンター２３Ｎ、２４Ｎの総カウント数を異ならせることで実現してもよい。
【０１４２】
このようにすることで、非反転側と反転側とで割り当てパターンが異なるようになるため、ランダム性が高まり、ＤＥＭの効果の更なる向上を図ることが可能になる。
【０１４３】
５．電子機器
図１６に本実施形態のＡ／Ｄ変換回路（Ｄ／Ａ変換回路）を含む電子機器の構成例を示す。この電子機器は、センサー５１０、検出回路５２０、Ａ／Ｄ変換回路５３０（Ｄ／Ａ変換回路）、処理部５４０を含む。なおこれらの一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。例えば検出回路５２０、Ａ／Ｄ変換回路５３０、処理部５４０は集積回路装置により実現できる。
【０１４４】
図１６の電子機器としては、例えば生体計測機器（脈拍計、歩数計等）、携帯型情報端末、映像機器（デジタルカメラ、ビデオカメラ）、時計などの種々の機器を想定できる。
【０１４５】
センサー５１０は、ジャイロセンサー、加速度センサー、フォトセンサー、圧力センサー等であって、電子機器の用途に応じた様々なセンサーが用いられる。検出回路５２０はセンサー５１０から出力されるセンサー信号を増幅して、所望信号を抽出する。またＡ／Ｄ変換回路５３０は検出回路５２０からの検出信号（所望信号）をデジタルデータに変換して、処理部５４０へ出力する。
【０１４６】
処理部５４０は、Ａ／Ｄ変換回路５３０からのデジタルデータに対して必要なデジタル信号処理を実行する。また処理部５４０は、検出回路５２０のゲイン制御等を行ってもよい。ここで処理部５４０で行われるデジタル信号処理としては、センサー信号から適正な所望信号を抽出するための高速フーリエ変換等の種々の処理を想定できる。
【０１４７】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。またＤ／Ａ変換回路、Ａ／Ｄ変換回路、電子機器の構成・動作や、Ｄ／Ａ変換手法、Ａ／Ｄ変換手法、ＤＥＭ手法、コードシフト手法等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。例えば本実施形態では、メインのＤＡＣが２段構成である場合の例を示したが、３段以上の構成であってもよい。
【符号の説明】
【０１４８】
ＤＡＣ  Ｄ／Ａ変換回路、ＳＡＲ  逐次比較レジスター、
ＣＡ１〜ＣＡ６、ＣＢ１〜ＣＢ４、ＣＣ１〜ＣＣ４  キャパシター、
ＳＡ１〜ＳＡ６、ＳＢ１〜ＳＢ４、ＳＣ１〜ＳＣ４、ＳＳ１  スイッチ素子、
ＣＳ１  第１の直列キャパシター、ＣＳ２  第２の直列キャパシター、
ＤＡＣ１  第１のＤ／Ａ変換部、ＤＡＣ２  第２のＤ／Ａ変換部、
ＳＤＡＣ１  第１のサブＤ／Ａ変換部、
１Ｃ、１Ｃ１〜１Ｃ１５  第１型キャパシター、
３Ｃ、３Ｃ１〜３Ｃ１６  第２型キャパシター、
ＳＷＸ１〜ＳＷＸ１５、ＳＷＹ１〜ＳＷＹ１６  スイッチ素子、
１０  比較回路、２０  制御回路、３０  Ｓ／Ｈ回路、
２１  第１の割り当て決定回路、２２  第２の割り当て決定回路、
２３  第１のカウンター、２４  第２のカウンター、
２５  第１の素数カウンター、２６  第２の素数カウンター、
４０  キャパシターアレイ部、４１  第１のキャパシターアレイ部、
４２  第２のキャパシターアレイ部、４３  第１のサブＤ／Ａ用キャパシターアレイ部、５０  スイッチアレイ部、５１  第１のスイッチアレイ部、
５２  第２のスイッチアレイ部、５３  第１のサブＤ／Ａ用スイッチアレイ部、
８０  補正部、８４  情報レジスター、９０  コードデータ生成部、
５１０  センサー、５２０  検出回路、５３０  Ａ／Ｄ変換回路、５４０  処理部
【図１】
0005915790.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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