(57)【特許請求の範囲】
【請求項１】
互いに積層されて積層ダイ３次元メモリアレイを形成する複数のメモリアレイダイであって、当該複数のメモリアレイダイの各々は、複数のメモリアレイタイルを含み、当該複数のメモリアレイタイルは、各々が、互いに異なる当該メモリアレイダイに形成された複数個の前記メモリアレイタイルを含む、複数のメモリ保管庫を形成する、複数のメモリアレイダイと、
前記積層ダイ３次元メモリアレイと共に積層されるロジックダイであって、前記複数のメモリ保管庫に対応して設けられた複数のメモリ保管庫コントローラと、前記複数のメモリ保管庫の少なくとも一部の動作レベルをモニターする少なくとも１つの動作追跡装置と、各々が、外部から供給されるパケット命令を受け取る複数のシリアル通信リンクインターフェースと、前記複数のシリアル通信リンクインターフェースと前記複数のメモリ保管庫コントローラとの間に接続されたスイッチ回路とを含む、ロジックダイとを備え、
前記複数のメモリ保管庫コントローラの各々は、前記パケット命令に応じて対応するメモリ保管庫の動作を制御すると共に、前記動作レベルのモニター結果に応じて、対応するメモリ保管庫の電力状態を調整する、ことを特徴とする装置。
【請求項２】
前記複数のメモリ保管庫のそれぞれは、前記複数のメモリアレイダイの積層方向に１列に並んだ複数のメモリアレイタイルを含むことを特徴とする請求項１に記載の装置。
【請求項３】
前記スイッチ回路は、前記複数のシリアル通信リンクインターフェースのそれぞれを、前記メモリ保管庫コントローラの１つに選択的に接続することを特徴とする請求項１又は２に記載の装置。
【請求項４】
前記複数のメモリタイルの各々が、複数のメモリバンクを含むことを特徴とする請求項１乃至３のいずれか一項に記載の装置。
【請求項５】
前記複数のメモリ保管庫コントローラの各々が、メモリシーケンサを含み、当該メモリシーケンサは、前記対応するメモリ保管庫の動作を制御するために、命令復号操作、メモリアドレス多重化操作、メモリアドレス逆多重化操作、メモリリフレッシュ操作、及び、メモリ保管庫事前読み出し操作の少なくとも１つを実行することを特徴とする請求項１乃至３のいずれか一項に記載の装置。
【請求項６】
前記複数のメモリ保管庫コントローラは、前記複数のメモリ保管庫の動作を互いに独立に制御することを特徴とする請求項１乃至４のいずれか一項に記載の装置。
【請求項７】
各々、前記複数のシリアル通信リンクインターフェースに対応して設けられ、対応する前記複数のシリアルリンク通信インターフェースと前記スイッチ回路との間に接続された複数のパケットデコーダを含むことを特徴とする請求項１乃至６のいずれか一項に記載の装置。
【請求項８】
前記ロジックダイが、複数の前記動作追跡装置を含み、当該複数の動作追跡装置のそれぞれは、対応するメモリ保管庫コントローラに形成されると共に、当該対応するメモリ保管庫コントローラに対応する前記メモリ保管庫の動作レベルをモニターすることを特徴とする請求項１乃至７のいずれか一項に記載の装置。
【請求項９】
前記複数のメモリ保管庫コントローラの各々は、前記動作レベルのモニター結果に応じて、自身及び前記対応するメモリ保管庫の電力状態をオフ状態とすることを特徴とする請求項１乃至８のいずれか一項に記載の装置。
【請求項１０】
前記複数のメモリ保管庫コントローラの各々は、前記動作レベルのモニター結果に応じて、前記対応するメモリ保管庫のリフレッシュ速度を変更することを特徴とする請求項１乃至８のいずれか一項に記載の装置。
【請求項１１】
前記ロジックダイが、前記複数のシリアル通信リンクインターフェースの１又は複数の電力状態を変更することを特徴とする請求項１乃至１０のいずれか一項に記載の装置。
【請求項１２】
前記少なくとも１つの動作追跡装置が、前記複数のメモリ保管庫の少なくとも一部の動作レベルが所定の期間よりも長いか否かを検出して、前記動作レベルのモニター結果を生成することを特徴とする請求項１に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本特許出願は、２００９年１月２３日に出願され、本明細書に参照により組み込まれている米国出願第１２／３５９，０３９号の優先権の利益を主張する。
本発明に記載される様々な実施形態は、半導体メモリに関連する装置、システム、及び方法に関する。
【背景技術】
【０００２】
マイクロプロセッサ技術は、半導体メモリ技術の進度よりも速い進度で発展している。その結果、最新のホストプロセッサと、前記プロセッサが命令及びデータを受信するように組み合わされる半導体メモリ下位システムとの間には、性能の不整合が存在する場合が多い。例えば、幾つかの最上位のサーバが、メモリ要求の応答を待っている４つのクロックサイクルのうちの３つのクロックサイクルを待機状態にすることが予想される。
【０００３】
加えて、ソフトウェアアプリケーション及び操作システム技術の発達により、プロセッサコア及びスレッドの数が増加し続けるにつれて、高密度メモリ下位システムへの要求が増している。しかしながら、現在技術のメモリ下位システムは、性能と密度との間の折衷であることが多い。より高い帯域幅は、電子デバイス技術合同協議会（ＪＥＤＥＣ）の電気的仕様を超えずにシステム内に接続される場合があるメモリカード又はモジュールの数を限定する場合がある。
【０００４】
なお、従来のメモリ装置の一例が特許文献１に記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】国際公開第２００８／０６３２５１号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
デュアルデータレート（ＤＤＲ）同期ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）等のＪＥＤＥＣインターフェース規格への拡張が提案されているが、その拡張は、一般に、将来予想されるメモリ帯域幅及び密度に関して不十分であると見られる場合がある。弱点として、メモリ電源の最適化に欠けることと、ホストプロセッサとメモリ下位システムとの間のインターフェースが１つしかないことが挙げられる。後者の弱点により、プロセッサ及び／又はメモリ技術が変更される場合、インターフェースを再び設計する必要をもたらす場合がある。
【課題を解決するための手段】
【０００７】
上記の課題を解決するために、本発明の装置は、互いに積層されて積層ダイ３次元メモリアレイを形成する複数のメモリアレイダイであって、当該複数のメモリアレイダイの各々は、複数のメモリアレイタイルを含み、当該複数のメモリアレイタイルは、各々が、互いに異なる当該メモリアレイダイに形成された複数個の前記メモリアレイタイルを含む、複数のメモリ保管庫を形成する、複数のメモリアレイダイと、前記積層ダイ３次元メモリアレイと共に積層されるロジックダイであって、前記複数のメモリ保管庫に対応して設けられた複数のメモリ保管庫コントローラと、前記複数のメモリ保管庫の少なくとも一部の動作レベルをモニターする少なくとも１つの動作追跡装置と、各々が、外部から供給されるパケット命令を受け取る複数のシリアル通信リンクインターフェースと、前記複数のシリアル通信リンクインターフェースと前記複数のメモリ保管庫コントローラとの間に接続
されたスイッチ回路とを含む、ロジックダイとを備え、前記複数のメモリ保管庫コントローラの各々は、前記パケット命令に応じて対応するメモリ保管庫の動作を制御すると共に、前記動作レベルのモニター結果に応じて、対応するメモリ保管庫の電力状態を調整する、ことを特徴とするものである。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施形態によるメモリシステムのブロック図である。
【図２】本発明の実施形態によるロジックダイを有する積層ダイ３次元メモリの切り取り概念図である。
【図３】本発明の実施形態によるメモリ保管庫コントローラ及び関連モジュールのブロック図である。
【図４Ａ】本発明の実施形態によるメモリ装置を操作する方法を示す図である。
【図４Ｂ】本発明の実施形態によるメモリ装置を操作する別の方法を示す図である。
【図５】本発明の実施形態による情報処理システムのブロック図である。
【発明を実施するための形態】
【０００９】
本発明の以下の発明を実施するための形態では、本明細書の一部を成し、本発明が実施されてもよい具体的な実施形態が説明として示される、付属の図面を参照する。これらの実施形態は、当業者が本発明を実施することができる程度に十分に詳しく記載される。他の実施形態が、利用される場合もあり、構造上の、論理上の、及び電気的な変更が行われる場合がある。
【００１０】
図１は、本発明の様々な例示的実施形態によるメモリ装置１００のブロック図を含む。メモリ装置１００は、１つ以上の発信元装置及び／又は宛先装置（例えば、１つ以上のプロセッサ）と一組の積層アレイメモリ「保管庫」（ｖａｕｌｔ）１１０との間の命令、アドレス、及び／又はデータの複数の外向き及び／又は内向きの流れを実質的に同時に送信するように動作する。その結果、メモリシステム密度、帯域幅、並列化、及びシステム規模変更可能性が増加する場合がある。
【００１１】
多重ダイメモリアレイの実施形態は、通常、以前の設計の各個別のメモリアレイダイ上に位置する制御ロジックを集める。本開示では、メモリ保管庫と呼ばれているダイの積層群の小部分が、図１に例示的な保管庫１１０として示され、図２に例示的な保管庫２３０として示される。図示される実施例で示されるメモリ保管庫は、共通の制御ロジックを共有する。メモリ保管庫の構成は、メモリ制御ロジックを戦略的に区切り、エネルギー効率を増加させ、同時に、粒度のより細かい電源投入されるメモリバンクを与える。示される実施形態により、ホストプロセッサをメモリシステムインターフェースの規格に合わせることもできる。メモリ技術が発展すると、規格化されたインターフェースは、再設計のためのサイクル時間を削減するかもしれない。
【００１２】
図２は、様々な例示的実施形態によるメモリ装置１００を形成するために、ロジックダイ２０２と共に積層された積層ダイ３次元メモリアレイ２００の切り取り概念図である。メモリ装置１００は、メモリアレイ２０３の１つ以上のスタックが組み込まれ、その結果、積層ダイ３次元メモリアレイ２００になる。多重メモリアレイ（例えば、メモリアレイ２０３）は、複数のダイ（例えば、ダイ２０４）の各々の上に作製される。次に、メモリアレイダイが積層され、積層ダイ３次元メモリアレイ２００を形成する。
【００１３】
そのスタックの各ダイは、複数の「タイル」（例えば、積層ダイ２０４に組み込まれるタイル２０５Ａ、２０５Ｂ、及び２０５Ｃ）に分割される。各タイル（例えば、タイル２０５Ｃ）は、１つ以上のメモリアレイ２０３を含んでもよい。メモリアレイ２０３は、いずれの特定のメモリ技術にも限定されず、ダイナミックランダムアクセスメモリ（ＤＲＡ
Ｍ）、静的ランダムアクセスメモリ（ＳＲＡＭ）、フラッシュメモリ等を含んでもよい。
【００１４】
積層された一組のメモリアレイタイル２０８は、各々の積層ダイからの単一のタイル（例えば、その基底のタイルが図１では視野から隠れている、タイル２１２Ｂ、２１２Ｃ及び２１２Ｄ）を含んでもよい。電力、アドレス、及び／又はデータ並びに類似の共通信号は、「ウェーハ貫通相互接続」（ＴＷＩ）等の導電経路（例えば、導電経路２２４）上で、Ｚ方向２２０に積層されたタイルの組２０８を横断する。ＴＷＩは、必ずしも、特定のウェーハ又はダイの全体を貫通する必要がないことに留意するべきである。
【００１５】
一構成での積層ダイ３次元メモリアレイ２００は、一組のメモリ保管庫（例えば、メモリ保管庫２３０）に区切られる。各メモリ保管庫は、一組の積層されたタイル（例えば、タイルの組２０８）を含み、複数の積層ダイの各々からの１つのタイルは、一組のＴＷＩとともに、前記一組のタイル２０８と電気的に相互接続される。保管庫の各タイルは、１つ以上のメモリアレイ（例えば、メモリアレイ２４０）を含む。個別の保管庫２３０へ区切ることが記載されるが、３次元メモリアレイ２００を多数の他の方法でも区切ることができる。他の例示的な区切り方として、チップ、タイル等により区切ることが挙げられる。
【００１６】
図２からのメモリ保管庫２３０と同様に、図１では、一組のメモリ保管庫１０２が、メモリ装置１００内の状況で示される。メモリ装置１００は、複数のメモリ保管庫コントローラ（ＭＶＣ）１０４（例えば、ＭＶＣ１０６）も含む。各ＭＶＣは、一対一の関係で、対応するメモリ保管庫（例えば、組１０２のメモリ保管庫１１０）に通信可能に結合する。従って、各ＭＶＣは、他のＭＶＣとそれらの各々のメモリ保管庫との間の通信とは無関係に、対応するメモリ保管庫と通信することができる。
【００１７】
メモリ装置１００は、複数の設定可能なシリアル通信リンクインターフェース（ＳＣＬＩ）１１２も含む。ＳＣＬＩ１１２は、外向き群のＳＣＬＩ１１３と内向き群のＳＣＬＩ１１５に区切られ、「外向き」及び「内向き」方向は、プロセッサ１１４の視点から定められる。複数のＳＣＬＩ１１２の各ＳＣＬＩは、他のＳＣＬＩと同時に動作することができる。これとともに、ＳＣＬＩ１１２は、１つ以上のホストプロセッサ１１４に複数のＭＶＣ１０４を通信可能に結合させる。メモリ装置１００は、ホストプロセッサ１１４への多重リンク高処理能力のインターフェースを表す。
【００１８】
メモリ装置１００は、スイッチ１１６も含んでもよい。幾つかの実施形態では、スイッチ１１６は、クロスコネクトスイッチとも呼ばれる場合があるマトリックススイッチを含んでもよい。スイッチ１１６は、複数のＳＣＬＩ１１２と複数のＭＶＣ１０４に通信可能に結合する。スイッチ１１６は、選択されたＭＶＣに各ＳＣＬＩを相互接続することができる。従って、ホストプロセッサ１１４は、複数のＳＣＬＩ１１２を通り、複数のメモリ保管庫１０２に実質的に同時にアクセスする場合がある。この構成により、多重コア技術を含む最新のプロセッサ技術に対して、高いプロセッサ対メモリ帯域幅を提供することができる。
【００１９】
メモリ装置１００は、スイッチ１１６と結合するメモリ構成制御レジスタ１１７も含んでもよい。メモリ構成制御レジスタ１１７は、設定源からメモリ構成設定パラメータを受け入れ、選択可能なモードに従って動作するようにメモリ装置１００の１つ以上の部品を設定する。例えば、スイッチ１１６と複数のメモリ保管庫１０２及び複数のＭＶＣ１０４の各々は、通常、異なるメモリ要求に応答して互いに独立に動作するように設定される。そのような設定により、ＳＣＬＩ１１２とメモリ保管庫１０２との間の並列化の結果として、メモリシステム帯域幅を拡張することができる。
【００２０】
代わりに、メモリ装置１００は、複数のメモリ保管庫１０２のうちの２つ以上の副集合及び対応するＭＶＣの副集合が、単一の要求に応答して同期的に動作するように、メモリ構成制御レジスタ１１７を介して再設定される場合がある。後者の設定が、単一の保管庫に関連するデータワードの幅よりも幅広いデータワードにアクセスするために使用される場合がある。そのようなワードは、本明細書では、幅広いデータワードと呼ばれる。この技術により、待ち時間が減少する場合がある。選択されたビットパターンをメモリ構成制御レジスタ１１７にロードすることにより、他の設定が有効にされる場合がある。
【００２１】
一実施形態では、外向きＳＣＬＩ１１３は、複数の外向き差動対シリアル経路（ＤＰＳＰ）１２８を含む場合がある。ＤＰＳＰ１２８は、ホストプロセッサ１１４に通信可能に結合し、外向きパケットを集合的に送信する。外向きＳＣＬＩ１１３は、複数の外向きＤＰＳＰ１２８に結合する直並列変換器１３０も含む場合がある。外向きＳＣＬＩは、デシリアライザ１３０に通信可能に結合するデマルチプレクサ１３８を含んでもよい。一実施形態では、ＤＳＰＳ、デシリアライザ、及びデマルチプレクサの設定により、データパケット又はサブパケットの効率的な送信が容易になる。外向きＳＬＣＩと同様に、一実施形態では、内向きＳＣＬＩと、ＤＳＰＳ、シリアライザ、及びマルチプレクサの同様の設定は、データパケット又はサブパケットの効率的な送信を容易にする。
【００２２】
図３は、様々な例示的な実施形態のＭＶＣ（例えば、ＭＶＣ１０６）及び関連モジュールのブロック図である。ＭＶＣ１０６は、プログラム可能な保管庫制御ロジック（ＰＶＣＬ）部品３１０を含んでもよい。ＰＶＣＬ３１０は、ＭＶＣ１０６を対応するメモリ保管庫（例えば、メモリ保管庫１１０）にインターフェース接続する。ＰＶＣＬ３１０は、対応するメモリ保管庫１１０に関連する１つ以上の制御信号及び／又は時間調節信号を生成する。
【００２３】
ＰＶＣＬ３１０は、選択された設定又は選択された技術のメモリ保管庫１１０にＭＶＣ１０６を適合させるように設定されてもよい。従って、例えば、メモリ装置１００は、初期に、現在利用可能なＤＤＲ２ＤＲＡＭを利用して設定される場合がある。その後に、ＤＤＲ３バンク制御と時間調節ロジックと含むようにＰＶＣＬ３１０を再設定することにより、メモリ装置１００は、ＤＤＲ３基盤のメモリ保管庫技術に対応するように適合される場合がある。
【００２４】
ＭＶＣ１０６は、ＰＶＣＬ３１０に通信可能に結合するメモリシーケンサ３１４を含む。関連するメモリ保管庫１１０を組み込むのに利用される技術に基づいて、メモリシーケンサ３１４は、メモリ技術に依存する一組の操作を実行する。メモリシーケンサ３１４は、例えば、対応するメモリ保管庫１１０に関連する命令復号操作、メモリアドレス多重化操作、メモリアドレス逆多重化操作、メモリリフレッシュ操作、メモリ保管庫配列操作、及び／又はメモリ保管庫事前読み出し操作を実行する場合がある。ある実施形態では、メモリシーケンサ３１４は、ＤＲＡＭシーケンサを含む場合がある。ある実施形態では、メモリリフレッシュは、異なるリフレッシュコントローラ（図示されず）内で開始される場合がある。
【００２５】
メモリシーケンサ３１４は、選択された設定又は技術のメモリ保管庫１１０にメモリ装置１００を適合させるように設定される場合がある。例えば、メモリシーケンサ３１４は、メモリ装置１００に関連する他のメモリシーケンサに同期して動作するように設定される場合がある。そのような設定が、単一のキャッシュ配線の要求に応答して、複数のメモリ保管庫から、ホストプロセッサ１１４に関連するキャッシュ配線（図示されず）へ、幅広いデータワードを送達するために使用される場合がある。
【００２６】
ＭＶＣ１０６は、書き込みバッファ３１６を含む場合がある。ホストプロセッサ１１４
からＭＶＣ１０６に到達するデータをバッファ処理するために、書き込みバッファ３１６が、ＰＶＣＬ３１０に結合される場合がある。ＭＶＣ１０６は、読み出しバッファ３１７を更に含んでもよい。対応するメモリ保管庫１１０からＭＶＣ１０６に到達するデータをバッファ処理するために、読み出しバッファ３１７が、ＰＶＣＬ３１０に結合される場合がある。
【００２７】
ＭＶＣ１０６は、順序がバラバラな要求列３１８も含む場合がある。順序がバラバラな要求列３１８は、メモリ保管庫１１０内に含まれる複数のメモリバンクに、順序が付けられた序列の読み出し及び／又は書き込み操作を確立する。バンクの対立を削減し、読み出し対書き込み所要時間を減少させるために、整理された序列は、あらゆる単一のメモリバンクへの序列操作をも回避するように選択される。
【００２８】
ＭＶＣ１０６は、メモリマップロジック（ＭＭＬ）部品３２４を含んでもよい。ＭＭＬ３２４は、ＴＷＩ修復ロジック３２８を利用したＴＷＩ修復操作又は他の修復操作等の、多数の操作を管理する。一実施例では、ＭＭＬ３２４は、３次元メモリアレイ２００の複数の部分に対する複数の誤りデータを追跡する。多数の異なる部分は、ＭＭＬ３２４を利用して追跡することができる。一実施例では、誤りデータは、各ダイ２０４に対して追跡される。他の実施例は、各タイル２０５、各アレイ２０３等に対する誤りデータを追跡することを含む。
【００２９】
図３は、メモリマップ３１５を含む実施形態を示す。メモリマップ３１５は、ＭＭＬ３２４と相互作用し、３次元メモリアレイ２００の様々なメモリ部分を追跡し続け、追跡された特定の部分に固有の誤りデータ等の特性を格納する。実施例は、個別のダイ２０４、保管庫２３０、タイル２０５、又は３次元メモリアレイ２００の多数のメモリセルの他の組分けに対する１つ以上の特性を追跡することを含む。誤りデータは、メモリ装置１００により追跡、利用される特性として考察されるが、本発明は、それに限定されない。様々な実施形態では、各メモリ部分に固有の他の特性も追跡される。他の特性としては、動作レベル、電源降下状態、及びリフレッシュ速度を含んでもよいが、これらに限定されない。選択される実施形態では、３次元メモリアレイ２００の異なるメモリ部分を個別に管理するために、メモリマップ３１５内に格納される様々な特性データを利用することができる。
【００３０】
一実施形態では、３次元メモリアレイ２００の複数のメモリ部分の動作の個別のレベルを監視するために、動作追跡装置３２６が含まれる。一実施形態では、動作追跡装置３２６からのデータは、保管庫、ダイ、タイル等の３次元メモリアレイ２００の個別のメモリ部分の個別の電力状態を変更するために使用される。使用されていない部分、又は、高頻度で利用されていない部分の電力状態を低減することにより、メモリ装置１００の電力効率が増加する。
【００３１】
図３に示される実施例では、多数の動作追跡装置３２６が、各ＭＶＣ１０６に対して１つ、含まれる。この構成では、各個別の動作追跡装置３２６を利用して、関連する保管庫２３０を追跡する。幾つかの実施例では、各々の動作追跡装置３２６を更に利用して、個別のタイル２１２等のような、関連する各々の保管庫２３０の部分を追跡する。図１〜３は、複数の動作追跡機３２６を有する実施形態を示すが、他の実施形態は、ロジックチップ２０２上に位置する単一の動作追跡装置等の、異なる数の動作追跡装置を含む。各ＭＶＣ１０６内に１つの動作追跡装置３２６を有することにより、保管庫レベルの粒度で監視し、その電力を制御することが容易になる。
【００３２】
図４Ａは、追跡装置３２６等の動作追跡装置を利用した操作の例示的方法を示す。操作４１０では、図１〜３に示されるＭＶＣ１０６等の局所に取り付けられたロジックコント
ローラを利用して、メモリアレイのスタック内で個別のメモリ部分を制御する。上述されたように、メモリ部分の実施例としては、保管庫、ダイ、タイル等が挙げられる。
【００３３】
操作４２０は、多数の異なるメモリ部分の各々の動作レベルを監視することを詳述する。一実施形態では、３次元メモリアレイ全体２００が、制御され、監視されるが、本発明は、それに限定されない。他の実施例では、３次元メモリアレイ２００の一部分のみが、監視され、その監視される部分のみの電力を制御するように操作される。
【００３４】
操作４３０では、１つ以上の部分の電力状態が、各部分の動作レベルに対応するように変更される。一実施例では、動作レベルが、ある長さの時間にわたり追跡され、時間の長さの閾値と比較される。この閾値を超える場合に、その部分の電力状態が変更される。動作レベルの一実施例として、完全な不動作状態を監視することが挙げられる。一部分が、閾値を超えるある長さの時間にわたり不動作状態である場合に、その部分の電力状態を変更される。動作追跡装置３２６又はロジックチップ２０２内の他の局所ロジックを利用して電力レベルを監視し、管理することにより、メモリ装置１００は、プロセッサ１１４とは無関係に電力効率を提供することができる。
【００３５】
考察された構成を利用して、多数の電力状態レベルとなる可能性がある。最も簡単な電力レベルとして、メモリ保管庫２３０を完全にオン状態にするか、又は、完全にオフ状態にするような、メモリ部分の電力が挙げられる。一実施形態では、多数の中間電力レベルも含まれる。一実施例では、メモリ保管庫２３０等の部分に電源を入れるが、その部分には、いかなるリフレッシュ信号も送信されない。一実施例では、リフレッシュ速度は、メモリ部分の動作レベルに応じて増加又は減少する。一実施形態では、メモリ部分の動作レベルに基づいて、メモリ部分とプロセッサとの間のデータリンク等の他の補助回路の電源を落とすか又は入れる。データリンクの実施例は、図１に示され、上述されるＳＣＬＩ１１２を含む。上に列挙された個別の部品の実例に加えて、選択される実施形態では、部品の組み合わせに電源を入れるか又は落とすことができる。
【００３６】
上には、局所に取り付けられた動作追跡装置３２６を利用してメモリ部分の動作を監視し、関連する電力レベルを調節することが記載される。他の実施形態では、局所動作追跡装置３２６を利用せずに、プロセッサ又は複数のプロセッサ１１４から、電力レベル調節器を制御する。図４Ｂは、操作４４０で、保管庫２３０等のメモリアレイのスタックのメモリ保管庫の電力状態を変更するためのパケット命令を、プロセッサ１１４等のホストプロセッサから受信する方法を示す。操作４５０では、メモリアレイのスタックに局所的に取り付けられたロジックコントローラを利用して、そのパケット命令が実行される。
【００３７】
局所取り付けロジックコントローラの一実施例として、ＭＶＣ１０６が挙げられる。図３では、例えば、ＭＶＣ１０６に送信されるパケット命令により、上記の実施例の任意の電力状態の選択項目を制御することができる。１つの特定の実施例として、ＭＶＣ１０６へのパケット命令を受信した後に、保管庫２３０内の動作を変更する結果として、保管庫２３０のリフレッシュ速度を変更することが挙げられる。パケット命令の別の実施例として、選択されたＭＶＣ１０６の電源を入れるか又は落とすことが挙げられる。パケット命令の別の実施例として、選択されたＳＣＬＩの電源を入れるか又は落とすことが挙げられる。
【００３８】
選択されたシステムの実施形態は、多重コアプロセッサ等の複数のプロセッサに結合する装置１００等のメモリ装置を含む。一実施形態では、メモリ装置１００の一部分は、対応するプロセッサ又はプロセッサコアと直接的に関連付けられる。一実施形態では、プロセッサ又はプロセッサコアの電源を落とすか又は低い電力状態に設定する場合、メモリ装置１００の対応する部分の電源も落とす。例えば、プロセッサ又はプロセッサコアの電源
を落とす場合、それに関連する保管庫２３０の電源を落とす。同様に、プロセッサ又はプロセッサコアの電源をより高レベルにする場合は、それに関連する保管庫又は他のメモリ部分の電源が、より高い状態にされる。
【００３９】
一実施例では、図３からの追跡装置３２６等の動作追跡装置が、関連するプロセッサ又はプロセッサコアを監視し、ロジックダイ２０２上の局所ロジックが、メモリ部分の電源を入れるか又は落とす。別の実施例では、プロセッサ又はプロセッサコアがプロセッサ電力状態を変更するのにともない、前記プロセッサ又はプロセッサコアからパケット命令を送信する。その後、ロジックダイ２０２上の局所ロジックは、応答し、それに従って、メモリ装置の部分の電力状態を変更する。
【００４０】
様々な実施形態の装置及びシステムは、高密度、多重リンク、高処理能力の半導体メモリ下位システム以外の用途に有用である場合がある。従って、本発明の様々な実施形態は、そのように限定されない。メモリ装置１００の説明は、様々な実施形態の構造に一般的な理解を提供することを意図している。説明は、本明細書に記載される構造を利用することができる装置及びシステムの全ての要素及び特徴を完全に記述するように機能することを意図していない。
【００４１】
上述したように、システムは、３次元メモリ装置及びプロセッサを含む本開示で記載される。そのようなシステムの実施例は、テレビ、携帯電話、携帯情報端末（ＰＤＡ）、個人用コンピュータ（例えば、ラップトップコンピュータ、卓上コンピュータ、携帯式コンピュータ、タブレット型コンピュータ等）、ワークステーション、ラジオ、ビデオプレーヤ、音響プレーヤ（例えば、ＭＰ３（モーション・ピクチャー・エキスパーツ・グループ、音響層３）プレーヤ）、車両、医療機器（例えば、心臓モニタ、血圧モニタ等）、セットトップボックス、その他を含むが、これらに限定されない。
【００４２】
個人用コンピュータの高度な実施例が、本発明の１つの可能で高度な装置用途を示すために、図５に含まれる。図５は、本発明の実施形態に従って少なくとも１つのメモリ装置５０６が組み込まれている、情報処理システム５００のブロック図である。
【００４３】
この実施例では、情報処理システム５００は、データ処理システムを含み、前記システムは、そのシステムの様々な部品を結合するためのシステムバス５０２を含む。システムバス５０２は、情報処理システム５００の様々な部品の間に通信リンクを与え、単一のバスとして、バスの組み合わせとして、又は、いずれかの他の適切な方法で実装されてもよい。
【００４４】
チップ組立部品５０４は、システムバス５０２に結合する。チップ組立部品５０４は、任意の回路又は操作上適合する回路の組み合わせを含む場合がある。一実施形態では、チップ組立部品５０４は、任意の種類とすることができるプロセッサ５０８又は複数のプロセッサを含む。本明細書で用いられる場合、「プロセッサ」は、マイクロプロセッサ、マイクロコントローラ、グラフィックプロセッサ、デジタル信号プロセッサ（ＤＳＰ）、又は任意の他の種類のプロセッサ若しくは処理回路等の、しかしこれらに限定されない、任意の種類の計算回路を意味する。本明細書で用いられる場合、「プロセッサ」は、複数のプロセッサ又は複数のプロセッサコアを含む。
【００４５】
一実施形態では、メモリ装置５０６は、チップ組立部品５０４内に含まれる。ＤＲＡＭ等のメモリ装置は、そのようなメモリ装置５０６の一実施例である。ＤＲＡＭ装置の一実施例として、上の実施形態で記載されるような集積ロジックチップを有する積層メモリチップ３次元メモリ装置が挙げられる。メモリ５０６は、フラッシュメモリ等の不揮発性メモリも含むことができる。
【００４６】
情報処理システム５００は、外部メモリ５１１をも含む場合があり、今度は、前記外部メモリは、１つ以上のハードドライブ５１２、及び／又は、フラッシュメモリドライブ、コンパクトディスク（ＣＤ）、デジタルビデオディスク（ＤＶＤ）等のような脱着可能な媒体５１３を処理する１つ以上のドライブ等の、特定用途に適した１つ以上のメモリ要素を含むことができる。
【００４７】
情報処理システム５００は、モニタ等の表示装置５０９、スピーカ等の追加の周辺部品５１０、並びに、キーボード及び／又はコントローラ５１４も含む場合があり、これらは、マウス、トラックボール、ゲームコントローラ、音声認識装置、又は、システム利用者が情報処理システム５００内に情報を入力し、前記処理システム５００から情報を受信することを可能にする任意の他の装置を含むことができる。
【００４８】
本発明の多数の実施形態が記載されるが、上の列挙は、包括的なものとして意図されていない。特定の実施形態が本明細書で説明され、且つ記載されているが、同じ目的を達成するために計算されるあらゆる配置が、示される特定の実施形態と入れ替えられてもよいことが当業者により理解されるであろう。本用途は、本発明の任意の適用又は変更を包含するように意図されている。理解されるべきことは、上の記載は、説明するように意図されており、制限するようには意図されていないことである。上記の実施形態と他の実施形態の組み合わせは、上の記載を検討することにより、当業者に明らかになるであろう。
【符号の説明】
【００４９】
１００  メモリ装置
１０２  メモリ保管庫
１０４、１０６  メモリ保管庫コントローラ（ＭＶＣ）
１１０  メモリ保管庫
１１２、１１３、１１５  シリアル通信リンクインターフェース（ＳＣＬＩ）
１１４  ホストプロセッサ
１１６  スイッチ
１１７  メモリ構成制御レジスタ
１３８  デマルチプレクサ
２００  積層ダイ３次元メモリアレイ
２０２  ロジックダイ
２０３  メモリアレイ
２０４  ダイ
２０５Ａ、２０５Ｂ、２０５Ｃ  タイル
２０８  タイル
２１２Ｂ、２１２Ｃ、２１２Ｄ  タイル
２２４  導電経路
２３０  メモリ保管庫
２４０  メモリアレイ
３１０  プログラム可能な保管庫制御ロジック（ＰＶＣＬ）
３１４  メモリシーケンサ
３１５  メモリマップ
３１６  書き込みバッファ
３１７  読み出しバッファ
３１８  要求列
３２４  メモリマップロジック（ＭＭＬ）
３２６  動作追跡装置
３２８  ＴＷＩ修復ロジック
５００  情報処理システム
５０２  システムバス
５０４  チップ組立部品
５０６  メモリ装置
５０８  プロセッサ
５０９  表示装置
５１０  周辺部品
５１２  ハードドライブ
５１４  キーボード／コントローラ
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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