(57)【特許請求の範囲】
【請求項１】
半導体基板内に形成された第１ダイオードおよび第２ダイオードと、
前記半導体基板の表面にそれぞれ形成された、前記第１ダイオードの一端に接続された第１入出力電極、前記第２ダイオードの一端に接続された第２入出力電極、ならびに、前記第１ダイオードの他端および前記第２ダイオードの他端に接続された中間電極と、
前記半導体基板の表面に設けられた再配線層にそれぞれ形成され、前記第１入出力電極に第１コンタクトホールを介して接続された第１配線電極、ならびに、前記第２入出力電極に第２コンタクトホールを介して接続された第２配線電極と、
を備え、
前記第１配線電極は、平面視で、前記第１入出力電極および前記中間電極と重なり、前記第２ダイオードの形成領域と重ならない領域にて引回されており、
前記第２配線電極は、平面視で、前記第２入出力電極および前記中間電極と重なり、前記第１ダイオードの形成領域と重ならない領域にて引回されており、
前記中間電極は、
第１方向に沿って対向して設けられ、前記第１方向を長手方向とする一対の第１中間電極および第２中間電極と、前記第１方向に直交する第２方向に沿って設けられ、前記第１中間電極および第２中間電極を導通する第３中間電極と、
を有し、
前記第１入出力電極および前記第２入出力電極は、前記第１中間電極および第２中間電極と前記第３中間電極とに囲まれた領域に設けられ、かつ、前記第３中間電極を介して対向するように設けられ、
前記第１ダイオードは、前記第１入出力電極と前記第１中間電極との間の領域に形成され、
前記第２ダイオードは、前記第２入出力電極と前記第２中間電極との間の領域に形成され、
前記第１配線電極は、前記第１中間電極と、前記第１中間電極および前記第２入出力電極の間の領域と、前記第２入出力電極とに対向する形状を有し、
前記第２配線電極は、前記第２中間電極と、前記第２中間電極および前記第１入出力電極の間の領域と、前記第１入出力電極とに対向する形状を有している、
半導体装置。
【請求項２】
前記第１および前記第２ダイオードはＥＳＤ保護回路であり、前記第１配線電極および前記第２配線電極はＥＳＤ電流の電流路である、請求項１に記載の半導体装置。
【請求項３】
前記第１ダイオードには、前記第１入出力電極に導通する第１櫛歯状電極、および前記中間電極に導通する第２櫛歯状電極がそれぞれ接続されており、
前記第２ダイオードには、前記中間電極に導通する第３櫛歯状電極、および前記第２入出力電極に導通する第４櫛歯状電極がそれぞれ接続されている、
請求項１または２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、機能素子が形成された半導体基板上に再配線層を備える半導体装置に関する。
【背景技術】
【０００２】
半導体装置の一つとしてＥＳＤ（Electro-Static-Discharge）保護デバイスがある。ＥＳＤ保護デバイスは半導体ＩＣ等を静電気等から保護する。移動体通信端末、デジタルカメラ、ノート型ＰＣをはじめとする各種電子機器には、ロジック回路やメモリー回路等を構成する半導体集積回路が備えられている。このような半導体集積回路は、半導体基板上に形成された微細配線パターンで構成された低電圧駆動回路であるため、一般に、サージのような静電気放電に対しては脆弱である。そこで、このような半導体集積回路をサージから保護するため、ＥＳＤ保護デバイスが用いられる。【０００３】
ＥＳＤ保護デバイスを高周波回路中に設けた場合に、ダイオードの寄生容量の影響を受けるという問題がある。すなわち、ＥＳＤデバイスが信号線路に挿入されることにより、ダイオードの寄生容量の影響でインピーダンスがずれてしまい、その結果、信号のロスが生じることがある。特に高周波回路に用いられるＥＳＤ保護デバイスには、接続される信号線路や保護対象である集積回路の高周波特性を低下させないため、寄生容量の小さいことが要求される。そこで、特許文献１には、ダイオードの寄生容量による影響を軽減して回路特性の劣化を抑制したＥＳＤ保護デバイスが開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】国際公開２０１２／０２３３９４号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１では、半導体基板のＥＳＤ保護回路が形成されている面には、保護膜としてＳｉＯ2からなる無機絶縁層が設けられていて、この無機絶縁層にはＣｕからなる面内配線が設けられている。このため、特許文献１では、ダイオードの寄生容量による影響を軽減できても、面内配線と半導体基板との間に生じる寄生容量を抑制できず、ＥＳＤ保護デバイス自体の容量の増加を防止できないといった問題がある。また、寄生容量が発生すると、高周波数帯域が制限されるため、ＥＳＤ保護回路を高周波数帯域で使用できなくなるといった問題もある。【０００６】
そこで、本発明の目的は、寄生容量の発生を軽減でき、より高周波帯域まで適用できる半導体装置を提供することにある。
【課題を解決するための手段】
【０００７】
本発明に係る半導体装置は、機能素子が形成された半導体基板と、前記半導体基板の表面と対向している第１配線電極および第２配線電極と、前記機能素子および前記第１配線電極の一部を導通させる第１コンタクトホールと、前記機能素子および前記第２配線電極の一部を導通させる第２コンタクトホールと、を含む再配線層と、を備え、前記機能素子は、前記表面に形成され、前記第１コンタクトホールを介して前記第１配線電極に導通する第１入出力電極と、前記表面に形成され、前記第２コンタクトホールを介して前記第２配線電極に導通する第２入出力電極と、前記表面に形成され、前記第１入出力電極および前記第２入出力電極から隔離した中間配線電極と、前記第１入出力電極と前記中間配線電極との間に形成された第１ダイオード形成領域と、前記第２入出力電極と前記中間配線電極との間に形成された第２ダイオード形成領域と、を有し、前記第１配線電極は、平面視で、前記第２ダイオード形成領域と重ならず、前記第２配線電極は、平面視で、前記第１ダイオード形成領域と重ならないことを特徴とする。【０００８】
この構成では、第１配線電極と２ダイオード形成領域との間、および、第２配線電極と第１ダイオード形成領域との間に不要な寄生容量の発生を防止できる。寄生容量を抑制することで、より高周波帯域まで適用できる。【０００９】
前記機能素子はＥＳＤ保護回路であり、前記第１配線電極および前記第２配線電極はＥＳＤ電流の電流路であることが好ましい。【００１０】
この構成では、寄生容量の発生を抑制することで、ＥＳＤ保護回路である高周波回路のインピーダンスのずれを軽減でき、高周波回路の信号ロスを軽減できる。【００１１】
前記第１ダイオード形成領域には、前記第１入出力電極に導通する第１櫛歯状電極、および前記中間配線電極に導通する第２櫛歯状電極が設けられ、前記第２ダイオード形成領域には、前記中間配線電極に導通する第３櫛歯状電極、および前記第２入出力電極に導通する第４櫛歯状電極が設けられていることが好ましい。【００１２】
この構成では、限られた占有面積で、ＥＳＬが小さく電流容量の大きなダイオードを構成できる。【００１３】
前記中間配線電極は、第１方向に沿って対向して設けられ、前記第１方向を長手方向とする一対の第１中間配線電極および第２中間配線電極と、前記第１方向に直交する第２方向に沿って設けられ、前記第１中間配線電極および第２中間配線電極を導通する第３中間配線電極と、を有し、前記第１入出力電極および前記第２入出力電極は、前記第１中間配線電極および第２中間配線電極と前記第３中間配線電極とに囲まれた領域に設けられ、かつ、前記第３中間配線電極を介して対向するように設けられ、前記第１ダイオード形成領域は、前記第１入出力電極と前記第１中間配線電極との間に形成され、前記第２ダイオード形成領域は、前記第２入出力電極と前記第２中間配線電極との間に形成され、前記第１配線電極は、前記第１中間配線電極と、前記第１中間配線電極および前記第２入出力電極の間の領域と、前記第２入出力電極とに対向する形状を有し、前記第２配線電極は、前記第２中間配線電極と、前記第２中間配線電極および前記第１入出力電極の間の領域と、前記第１入出力電力とに対向する形状を有していることが好ましい。【００１４】
この構成では、寄生容量の発生を抑制することで、ＥＳＤ保護回路である高周波回路のインピーダンスのずれを軽減でき、高周波回路の信号ロスを軽減できる。
【発明の効果】
【００１５】
本発明によれば、不要な寄生容量の発生を防止でき、寄生容量を抑制することで、より高周波帯域まで適用できる。
【図面の簡単な説明】
【００１６】
【図１】実施形態に係るＥＳＤ保護デバイスの正面断面図
【図２】ＥＳＤ保護デバイスの各層の平面図
【図３】Ｓｉ基板に形成されたＥＳＤ保護回路を示す図
【図４】ＥＳＤ保護回路の構造例を示す図
【図５】図４に示す構造のＳｉ基板の模式図
【図６Ａ】実施形態に係るＥＳＤ保護デバイスの接続例を示す図
【図６Ｂ】実施形態に係るＥＳＤ保護デバイスの接続例を示す図
【図７】実施形態に係るＥＳＤ保護デバイスの動作原理を説明するための図
【図８】実施形態に係るＥＳＤ保護デバイスの動作原理を説明するための図
【図９Ａ】ＥＳＤ保護デバイスの要部平面図
【図９Ｂ】図９ＡのＡ−Ａ線における断面図
【図１０Ａ】Ｔｉ／Ｃｕ／Ｔｉ電極がダイオード形成領域を覆う構成とした場合の平面図
【図１０Ｂ】図１０ＡのＢ−Ｂ線における断面図
【図１０Ｃ】図１０ＡのＣ−Ｃ線における断面図
【図１１】寄生容量を考慮したＳｉ基板に形成されたＥＳＤ保護回路を示す図
【図１２】Ｔｉ／Ｃｕ／Ｔｉ電極がダイオード形成領域を覆わない構成であるが、不適切な例を示す図
【図１３】ＥＳＤ保護デバイスの製造工程を示す図
【発明を実施するための形態】
【００１７】
以下では、本発明に係る半導体装置についてＥＳＤ保護デバイスを例に挙げて説明する。
【００１８】
図１は本実施形態に係るＥＳＤ保護デバイス１の正面断面図である。図２はＥＳＤ保護デバイス１の各層の平面図である。ＥＳＤ保護デバイス１は、ＣＳＰ（Chip Size Package）タイプのデバイスであり、ダイオードおよびツェナーダイオードを含むＥＳＤ保護回路１０Ａが構成されたＳｉ基板１０に、複数の樹脂層等を含む再配線層２０が形成されている。Ｓｉ基板１０は、本発明に係る半導体基板に相当するが、本発明に係る半導体基板はＳｉ基板には限定されず、ＧａＡｓ基板などであってもよい。
【００１９】
図３はＳｉ基板１０に形成されたＥＳＤ保護回路１０Ａを示す図である。図４は、ＥＳＤ保護回路１０Ａの構造例を示す図である。
【００２０】
Ｓｉ基板１０には素子形成領域が形成されていて、それらに各領域にＡｌ電極膜１１１，１１２，１１３，１２１，１３１が設けられている。Ａｌ電極膜１１１，１１２は、矩形状のＳｉ基板１０の長手方向に直交する方向（以下、短手方向という。）に沿って平行に設けられている。Ａｌ電極膜１１３は、Ｓｉ基板１０の長手方向に沿って形成され、Ａｌ電極膜１１１，１１２を導通している。これらＡｌ電極膜１１１，１１２，１１３が設けられた領域のＳｉ基板１０の厚み方向にはツェナーダイオードＤｚが形成されている。Ａｌ電極膜１１１は本発明に係る第１中間電極に相当し、Ａｌ電極膜１１２は本発明に係る第２中間電極に相当し、Ａｌ電極膜１１３は本発明に係る第３中間電極に相当する。
【００２１】
Ａｌ電極膜１２１，１３１は、Ａｌ電極膜１１１，１１２，１１３に囲まれた領域に形成されている。より詳しくは、Ａｌ電極膜１２１，１３１は、Ａｌ電極膜１１１，１１２の間であって、かつ、Ａｌ電極膜１１３が間に介在するように、形成されている。Ａｌ電極膜１２１は本発明に係る第１入出力電極に相当し、Ａｌ電極膜１３１は本発明に係る第２入出力電極に相当する。Ａｌ電極膜１２１が設けられた領域のＳｉ基板１０の厚み方向には、ダイオードＤ２が形成され、Ａｌ電極膜１３１が設けられた領域のＳｉ基板１０の厚み方向には、ダイオードＤ４が形成されている。Ａｌ電極膜１２１，１３１はＥＳＤ保護回路１０Ａの入出力端である。
【００２２】
Ａｌ電極膜１１１，１２１の間、Ａｌ電極膜１１２，１２１の間、Ａｌ電極膜１１１，１３１の間、および、Ａｌ電極膜１１２，１３１の間にはそれぞれ、ダイオード形成領域１４１，１４２，１４３，１４４が形成されている。ダイオード形成領域１４１は本発明に係る第１ダイオードの形成領域に相当し、ダイオード形成領域１４４は本発明に係る第２ダイオードの形成領域に相当する。なお、ダイオード形成領域１４２，１４３は形成されていなくてもよい。
【００２３】
ダイオード形成領域１４１，１４２，１４３，１４４それぞれには、対向する一対の櫛歯状電極膜が形成されていて、各領域にダイオードＤ１ａ，Ｄ１ｂ，Ｄ３ａ，Ｄ３ｂが形成されている。ダイオード形成領域１４１の櫛歯状電極膜は、一方がＡｌ電極膜１１１に接続し、他方がＡｌ電極膜１２１に接続している。ダイオード形成領域１４２の櫛歯状電極膜は、一方がＡｌ電極膜１２１に接続し、他方がＡｌ電極膜１１２に接続している。ダイオード形成領域１４３の櫛歯状電極膜は、一方がＡｌ電極膜１１１に接続し、他方がＡｌ電極膜１３１に接続している。ダイオード形成領域１４４の櫛歯状電極膜は、一方がＡｌ電極膜１３１に接続し、他方がＡｌ電極膜１１２に接続している。櫛歯状電極でダイオードを形成することで、限られた占有面積で、ＥＳＬが小さく電流容量の大きなダイオードを構成できる。
【００２４】
以下に、Ｓｉ基板１０の具体的構成について説明する。図５は、図４に示す構造のＳｉ基板１０の模式図である。
【００２５】
Ｓｉ基板１０はｐ＋型基板であって、このｐ＋型基板にＳＴＩ（ShallowTrench Isolation）法により素子分離膜１１０Ａが形成されている。素子分離膜１１０Ａで形成された領域それぞれには、ダイオードＤ１〜Ｄ４およびツェナーダイオードＤｚが形成されている。詳しくは、ｎエピタキシャル層が形成され、ｎ＋拡散層によって、Ｓｉ基板１０の厚み方向にダイオードＤ２，Ｄ４が形成されている。また、ｐウェルが形成され、ｎ＋拡散層によって、Ｓｉ基板１０の厚み方向にツェナーダイオードＤｚが形成されている。さらに、ｎエピタキシャル層内にｎウェルが形成され、ｐ＋拡散層およびｎ＋拡散層によって、Ｓｉ基板１０の表面にダイオードＤ１，Ｄ３が形成されている。
【００２６】
Ｓｉ基板１０の表面には、ＳｉＯ２膜１１０Ｂが形成され、ダイオードＤ１のアノード，およびダイオードＤ２のカソードを接続するようにＡｌ電極膜１２１が形成され、ダイオードＤ３のアノード，およびダイオードＤ４のカソードを接続するようにＡｌ電極膜１３１が形成されている。さらに、ダイオードＤ１，Ｄ３およびＡｌ電極膜１２１，１３１の形成領域以外のＳｉ基板１０の表面には、Ａｌ電極１１１，１２１，１３１が形成されている。
【００２７】
このように形成されることで、Ｓｉ基板１０のＥＳＤ保護回路１０Ａは、図３に示す回路となる。なお、図３では、ダイオードＤ１ａ，Ｄ１ｂはダイオードＤ１とし、ダイオードＤ３ａ，Ｄ３ｂはダイオードＤ３としている。ダイオードＤ１ａは、本発明に係る第１ダイオードに相当する。ダイオードＤ３ａは、本発明に係る第２ダイオードに相当する。
【００２８】
ダイオードＤ１，Ｄ２は順方向が揃って直列接続され、ダイオードＤ３，Ｄ４は順方向が揃って直列接続されている。また、ダイオードＤ１，Ｄ２およびダイオードＤ３，Ｄ４それぞれは、順方向が揃ってツェナーダイオードＤｚに対し並列接続されている。さらに、ツェナーダイオードＤｚは、ダイオードＤ１，Ｄ４の形成領域の間およびダイオードＤ２，Ｄ３の形成領域の間に形成されている。
【００２９】
図１に戻り、Ｓｉ基板１０の表層に形成された再配線層２０は、Ｓｉ基板１０の表面に形成された保護膜２１および樹脂層２２を含んでいる。この保護膜２１は、ＳｉＮまたはＳｉＯ２である。保護膜２１は、Ｓｉ基板１０の表面にスパッタリングされ、エッチングにより開口が形成されている。この開口は、Ｓｉ基板１０のＡｌ電極膜１２１，１３１の一部を露出するように形成されている。樹脂層２２は、エポキシ系（またはポリイミド系）ソルダージレストのスピンコーティングにより形成されている。樹脂層２２には、Ａｌ電極膜１２１，１３１の一部を露出させるコンタクトホール２２Ａ，２２Ｂが形成されている。
【００３０】
このコンタクトホール２２Ａ，２２Ｂおよびこのコンタクトホール２２Ａ，２２Ｂの周辺領域には、Ｔｉ／Ｃｕ／Ｔｉ電極２４Ａ，２４Ｂが形成されている。Ｔｉ／Ｃｕ／Ｔｉ電極２４Ａ，２４Ｂは、Ｓｉ基板１０の表面に対向する平面部分を有し、かつ、樹脂層２２のコンタクトホール２２Ａ，２２Ｂを通じてＡｌ電極膜１２１，１３１に導通している。Ｔｉ／Ｃｕ／Ｔｉ電極２４Ａ，２４Ｂは、ＥＳＤ保護デバイス１のサージ電流（ＥＳＤ電流）の電流経路である。
【００３１】
Ｔｉ／Ｃｕ／Ｔｉ電極２４Ａ，２４Ｂの平面部分の一部には、Ａｕ／Ｎｉからなる外部電極２３Ａ，２３Ｂが形成されている。外部電極２３Ａ，２３Ｂが形成されるＴｉ／Ｃｕ／Ｔｉ電極２４Ａ，２４Ｂの部分は、エッチングされてＣｕが露出されていて、外部電極２３Ａ，２３Ｂは、露出したＣｕ部分に選択的めっきされている。この外部電極２３Ａ，２３Ｂは、ＥＳＤ保護デバイス１の入出力用の端子電極である。Ｔｉ／Ｃｕ／Ｔｉ電極２４Ａは本発明に係る第１配線電極に相当し、Ｔｉ／Ｃｕ／Ｔｉ電極２４Ｂは本発明に係る第２配線電極に相当する。
【００３２】
Ｔｉ／Ｃｕ／Ｔｉ電極２４Ａは、ＥＳＤ保護デバイス１の厚み方向において、Ｓｉ基板１０に形成されたＡｌ電極膜１１２，１２１およびダイオード形成領域１４２に対向し、かつ、ダイオード形成領域１４４に対向しないように形成されている。Ｔｉ／Ｃｕ／Ｔｉ電極２４Ｂは、ＥＳＤ保護デバイス１の厚み方向において、Ｓｉ基板１０に形成されたＡｌ電極膜１１１，１３１およびダイオード形成領域１４３に対向し、かつ、ダイオード形成領域１４１に対向しないように形成されている。
【００３３】
Ｔｉ／Ｃｕ／Ｔｉ電極２４Ａ，２４ＢがＳｉ基板１０に形成されたツェナーダイオードＤｚを覆うようことにより、ツェナーダイオードからのノイズの輻射が防止される。また、Ｔｉ／Ｃｕ／Ｔｉ電極２４Ａがダイオード形成領域１４４に対向せず、Ｔｉ／Ｃｕ／Ｔｉ電極２４Ｂがダイオード形成領域１４１に対向しないことで、不要な寄生容量が抑制され、インピーダンス整合がずれることなく、より高い周波数帯域まで使用可能となる。
【００３４】
再配線層２０は、樹脂層２２にさらに形成された樹脂層２６を含んでいる。樹脂層２６は、例えば低誘電率のエポキシ樹脂の層である。樹脂層２６のうち、ＥＳＤ保護デバイス１の入出力端とするＴｉ／Ｃｕ／Ｔｉ電極２４Ａ,２４Ｂの一部と対向する部分には、矩形状の開口２６Ａ，２６Ｂが形成されている。
【００３５】
なお、本実施形態では、Ｓｉ基板１０にツェナーダイオードＤｚなど形成して、ＥＳＤ保護回路１０Ａを構成した例を示したが、例えば、ＰＮＰ型半導体、またはＮＰＮ型半導体をＳｉ基板１０に形成して、それを用いた回路を構成してもよい。
【００３６】
以下に、Ｔｉ／Ｃｕ／Ｔｉ電極２４Ａ，２４Ｂがダイオード形成領域１４１，１４４に重ならないことで、寄生容量が抑制できる理由について説明する。
【００３７】
まず、本実施形態に係るＥＳＤ保護デバイスの接続例および動作原理を説明する。
【００３８】
図６Ａおよび図６Ｂは、本実施形態に係るＥＳＤ保護デバイス１の接続例を示す図である。ＥＳＤ保護デバイス１は電子機器に搭載される。電子機器の例として、ノートＰＣ、タブレット型端末装置、携帯電話機、デジタルカメラ、携帯型音楽プレーヤなどが挙げられる。
【００３９】
図６Ａでは、Ｉ／Ｏポート１００と保護すべきＩＣ１０１とを接続する信号ラインと、ＧＮＤとの間にＥＳＤ保護デバイス１を接続した例を示す。Ｉ／Ｏポート１００は、例えばアンテナが接続されるポートである。本実施形態に係るＥＳＤ保護デバイス１は双方向型であって、第１入出力端および第２入出力端の何れが入力側であってもよい。例えば第１入出力端を入力側とした場合、信号ラインに第１入出力端が接続され、第２入出力端がＧＮＤに接続される。
【００４０】
図６Ｂでは、コネクタ１０２とＩＣ１０１とを接続する信号ラインと、ＧＮＤラインとの間にＥＳＤ保護デバイス１を接続した例を示す。この例の信号ラインは、例えば、高速伝送線路（差動伝送線路）であって、複数の信号ラインそれぞれと、ＧＮＤラインとの間にＥＳＤ保護デバイス１が接続されている。
【００４１】
図７および図８は、本実施形態に係るＥＳＤ保護デバイスの動作原理を説明するための図である。
【００４２】
図７は、第１入出力端（外部電極２３Ａ）に繋がる入出力ポートＰ１（Ａｌ電極膜１２１）から、第２入出力端（外部電極２３Ｂ）に繋がる入出力ポートＰ２（Ａｌ電極膜１３１）へ電流が流れる場合を説明するための図である。ツェナーダイオードＤｚのツェナー電圧を超えるサージ電圧が印加されると、図中破線で示すように、第１入力端から入ってきたサージ電流は、入出力ポートＰ１からダイオードＤ１、ツェナーダイオードＤｚおよびダイオードＤ４の経路を流れ、入出力ポートＰ２からグランドへ放電される。
【００４３】
図８は、第２入出力端（外部電極２３Ｂ）に繋がる入出力ポートＰ２から、第１入出力端（外部電極２３Ａ）に繋がる入出力ポートＰ１へ電流が流れる場合を説明するための図である。この場合、図中破線で示すように、第２入力端から入ってきたサージ電流は、入出力ポートＰ２からダイオードＤ３、ツェナーダイオードＤｚおよびダイオードＤ２の経路を流れ、入出力ポートＰ１からグランドへ放電される。
【００４４】
次に、本実施の形態に係るＥＳＤ保護デバイス１が寄生容量を抑制できる理由について説明する。
【００４５】
図９Ａは、ＥＳＤ保護デバイスの要部平面図であり、図９Ｂは、図９ＡのＡ−Ａ線における断面図である。また、本実施形態に係るＥＳＤ保護デバイス１との対比するため、不適切な例として図１０を示す。図１０ＡはＴｉ／Ｃｕ／Ｔｉ電極２４Ａ，２４Ｂがダイオード形成領域１４１，１４４を覆う構成とした場合の平面図であり、図１０Ｂは、図１０ＡのＢ−Ｂ線における断面図、図１０Ｃは、図１０ＡのＣ−Ｃ線における断面図である。
【００４６】
本実施形態では、図１０Ｂに示すように、Ｓｉ基板１０のＡｌ電極膜１１１とＴｉ／Ｃｕ／Ｔｉ電極２４Ａとの間に寄生容量Ｃｆ１が生じ、Ａｌ電極膜１１２とＴｉ／Ｃｕ／Ｔｉ電極２４Ｂとの間に寄生容量Ｃｆ２が生じる。これに対し、図１０Ａに示す構成では、さらに、Ａｌ電極膜１２１に接続する櫛歯状電極とＴｉ／Ｃｕ／Ｔｉ電極２４Ａとの間に寄生容量Ｃｆ３が生じ（図１０Ｂ参照）、Ａｌ電極膜１３１に接続する櫛歯状電極とＴｉ／Ｃｕ／Ｔｉ電極２４Ｂとの間に寄生容量Ｃｆ４が生じる（図１０Ｃ参照）。
【００４７】
図１１は、寄生容量を考慮したＳｉ基板１０に形成されたＥＳＤ保護回路１０Ａを示す図である。本実施形態に係るＥＳＤ保護デバイス１の場合、寄生容量Ｃｆ３，Ｃｆ４が生じないため、寄生容量Ｃｆ１，Ｃｆ２の直列回路のみが形成される。一方で、寄生容量Ｃｆ３，Ｃｆ４が生じた場合、寄生容量Ｃｆ１，Ｃｆ２の直列回路に、寄生容量Ｃｆ３，Ｃｆ４が並列接続された構成となる。この結果、ＥＳＤ保護デバイス１のインピーダンスが低くなる。そのため、寄生容量Ｃｆ３，Ｃｆ４が生じた場合では、高周波帯域での使用ができなくなる。これに対し、本実施形態に係るＥＳＤ保護デバイス１は、寄生容量の発生を軽減できるため、高周波帯域での使用が可能となる。
【００４８】
図１２は、Ｔｉ／Ｃｕ／Ｔｉ電極２４Ａ，２４Ｂがダイオード形成領域１４１，１４４を覆わない構成であるが、不適切な例を示す図である。この例では、Ｔｉ／Ｃｕ／Ｔｉ電極２４Ａは、Ａｌ電極膜１１３と対向し、ダイオード形成領域１４３，１４４と対向していない。また、Ｔｉ／Ｃｕ／Ｔｉ電極２４Ｂは、Ａｌ電極膜１１３と対向し、ダイオード形成領域１４１，１４２と対向していない。この場合、Ｔｉ／Ｃｕ／Ｔｉ電極２４Ａ，２４ＢとＡｌ電極膜１１３との対向面積が大きいため、その間に生じる寄生容量は大きくなる。また、Ｔｉ／Ｃｕ／Ｔｉ電極２４Ａ，２４Ｂの距離は、本実施形態の図９の場合と比べて近くなるため、その間に生じる寄生容量も大きくなる。したがって、図１２に示す場合も、ＥＳＤ保護デバイス１のインピーダンスが低くなる。
【００４９】
以下に、ＥＳＤ保護デバイスの製造工程について説明する。
【００５０】
図１３はＥＳＤ保護デバイス１の製造工程を示す図である。ＥＳＤ保護デバイス１は次の工程で製造される。
【００５１】
（Ａ）まず、ＥＳＤ保護回路１０Ａが形成されたＳｉ基板１０に絶縁膜が形成され、この絶縁膜の所定箇所が開口されて、Ａｌ電極膜１１１，１１１２，１１３，１２１，１３１が蒸着により形成される。また、Ｓｉ基板１０表面には保護膜２１がスパッタリングされ、エッチングにより開口２１Ａ，２１Ｂが形成される。
【００５２】
（Ｂ）次に、Ｓｉ基板１０にエポキシ系ソルダージレストがスピンコーティングされて、樹脂層２２が形成され、コンタクトホール２２Ａ，２２Ｂが形成される。この樹脂層２２を形成することにより、Ｔｉ／Ｃｕ／Ｔｉ電極２４Ａ，２４Ｂを形成する表面をレベリングすることができる。
【００５３】
（Ｃ）樹脂層２２の表面にＴｉ／Ｃｕ／Ｔｉが約０．１μｍ／１．０μｍ／０．１μｍの厚みでスパッタリングにより成膜された後、ウエットエッチングされて、電極２４Ａ，２４Ｂが形成される。
【００５４】
（Ｄ）Ｔｉ／Ｃｕ／Ｔｉ電極２４Ａ，２４Ｂの表面の一部をエッチングして、Ｃｕを露出させ、その露出したＣｕ部分にはＡｕ／Ｎｉの外部電極２３Ａ，２３Ｂが約０．１μｍ／３．０μｍの厚みで電解めっき（電気めっき）により成膜される。この外部電極２３Ａ，２３Ｂは、露出されたＣｕ表面にのみ選択めっきされる。選択めっきにより外部電極２３Ａ，２３Ｂを成膜することで、レジスト膜を形成することなく、また、マスキングを必要としないため、製造が容易となる。
【００５５】
（Ｅ）その後、樹脂層２２の表面に、エポキシ系ソルダージレストのスピンコーティングにより樹脂層２６が形成される。この樹脂層２６には、開口２６Ａ，２６Ｂが形成される。
【００５６】
なお、上述の実施形態では、ツェナーダイオードを有するＥＳＤ保護デバイスについて説明したが、これに限定されず、ＥＳＤ保護デバイスは、例えばＰＮＰ型半導体、またはＮＰＮ型半導体を有したものであってもよい。
【符号の説明】
【００５７】
１−ＥＳＤ保護デバイス（半導体装置）
１０−Ｓｉ基板（半導体基板）
１０Ａ−ＥＳＤ保護回路
２０−再配線層
２１−保護膜
２２，２６−樹脂層
２２Ａ−コンタクトホール（第１コンタクトホール）
２２Ｂ−コンタクトホール（第２コンタクトホール）
２３Ａ，２３Ｂ−外部電極
２４Ａ−Ｔｉ／Ｃｕ／Ｔｉ電極（第１配線電極）
２４Ｂ−Ｔｉ／Ｃｕ／Ｔｉ電極（第２配線電極）
２６Ａ，２６Ｂ−開口
１１１−Ａｌ電極膜（第１中間電極）
１１２−Ａｌ電極膜（第２中間電極）
１１３−Ａｌ電極膜（第３中間電極）
１２１−Ａｌ電極膜（第１入出力電極）
１３１−Ａｌ電極膜（第２入出力電極）
Ｄ１，Ｄ２，Ｄ３，Ｄ４−ダイオード
Ｄｚ−ツェナーダイオード
Ｐ１−ポート（金属膜）
Ｐ２−ポート（金属膜）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１１】
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【図１２】
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【図１３】
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