(57)【特許請求の範囲】
【請求項１】
選択されたビット線に電圧をプリチャージするとともに、選択ワード線にメモリセルのしきい値を判定するための第１の電圧を印加し、かつ非選択ワード線にメモリセルの状態にかかわらずメモリセルを導通させる第２の電圧を印加し、プリチャージされた選択ビット線をソース線に電気的に結合することで選択ビット線を放電させた後、選択ビット線の電圧を感知する、ＮＡＮＤ型のフラッシュメモリの読出し方法であって、
プリチャージ期間中に、選択ワード線に前記第１の電圧を印加し、非選択ワード線に前記第２の電圧を印加し、ＮＡＮＤストリングのビット線側トランジスタをオンし、前記選択ビット線にプリチャージ電圧を印加するステップと、
前記選択ビット線のプリチャージ後、前記ソース線、選択されたメモリセルが形成されたＰウエルおよび選択ビット線に隣接する非選択ビット線に正の電圧を印加し、前記選択ビット線の電圧を容量結合により昇圧させるステップと、
ＮＡＮＤストリングのソース線側トランジスタをオンし、選択されたメモリセルの状態に応じて前記選択ビット線の放電を開始させるステップと、
前記選択ビット線の放電の開始後に前記正の電圧の印加を停止するステップと、
前記正の電圧の印加の停止後に前記ソース線側トランジスタをオフさせることで前記選択ビット線の放電を終了させるステップとを含む、読出し方法。
【請求項２】
前記正の電圧は、読み出すべきメモリセルの負のしきい値に応じて設定される、請求項１に記載の読出し方法。
【請求項３】
前記正の電圧を印加するステップは、前記ソース線、前記Ｐウエルおよび前記非選択ビット線を短絡し、前記ソース線、前記Ｐウエルおよび前記非選択ビット線に同時に正の電圧を印加する、請求項１に記載の読出し方法。
【請求項４】
前記正の電圧を印加するステップは、前記ソース線、前記Ｐウエルおよび前記非選択ビット線にそれぞれ並列に接続された複数のトランジスタを導通させ、当該複数のトランジスタの一方の電極に前記正の電圧を印加する、請求項１ないし３いずれか１つに記載の読出し方法。
【請求項５】
前記選択ビット線が奇数ビット線であるとき、非選択ビット線が偶数ビット線であり、前記選択ビット線が偶数ビット線であるとき、非選択ビット線が奇数ビット線である、請求項１ないし４いずれか１つに記載の読出し方法。
【請求項６】
前記読出し方法は、消去時の負のしきい値分布の下限値をベリファイするために実行される、請求項１ないし５いずれか１つに記載の読出し方法。
【請求項７】
前記読出し方法は、消去時の負のしきい値分布の上限値をベリファイした後に実行される、請求項６に記載の読出し方法。
【請求項８】
複数のＮＡＮＤストリングが形成されたメモリアレイを有するＮＡＮＤ型のフラッシュメモリであって、
選択されたビット線に読出し電圧をプリチャージするとともに、選択ワード線にメモリセルのしきい値を判定するための第１の電圧を印加し、かつ非選択ワード線にメモリセルの状態にかかわらずメモリセルを導通させる第２の電圧を印加し、プリチャージされた選択ビット線をソース線に電気的に結合することで選択ビット線を放電させた後、選択ビット線の電圧を感知する、読出し手段と、
前記読出し手段を制御する制御手段とを有し、
前記制御手段は、プリチャージ期間中に、選択ワード線に前記第１の電圧を印加し、非選択ワード線に前記第２の電圧を印加し、ＮＡＮＤストリングのビット線側トランジスタをオンし、前記選択ビット線にプリチャージ電圧を印加し、
前記選択ビット線のプリチャージ後、前記ソース線、選択されたメモリセルが形成されたＰウエルおよび選択ビット線に隣接する非選択ビット線に正の電圧を印加し、前記選択ビット線の電圧を容量結合により昇圧させ、
ＮＡＮＤストリングのソース線側トランジスタをオンし、選択されたメモリセルの状態に応じて前記選択ビット線の放電を開始させ、
前記選択ビット線の放電の開始後に前記正の電圧の印加を停止し、
前記正の電圧の印加の停止後に前記ソース線側トランジスタをオフさせることで前記選択ビット線の放電を終了させる、フラッシュメモリ。
【請求項９】
前記正の電圧は、読み出すべきメモリセルの負のしきい値に応じて設定される、請求項８に記載のフラッシュメモリ。
【請求項１０】
前記制御手段は、前記ソース線、前記Ｐウエルおよび前記非選択ビット線を短絡し、前記ソース線、前記Ｐウエルおよび前記非選択ビット線に同時に正の電圧を印加する、請求項８または９に記載のフラッシュメモリ。
【請求項１１】
前記制御手段は、前記ソース線、前記Ｐウエルおよび前記非選択ビット線にそれぞれ並列に接続された複数のトランジスタを含み、前記制御手段は、前記複数のトランジスタのゲートに共通に接続された選択信号を介して前記複数のトランジスタを同時に導通させ、かつ、前記複数のトランジスタの一方の電極に前記正の電圧を印加する、請求項８ないし１０いずれか１つに記載のフラッシュメモリ。
【請求項１２】
前記選択ビット線が奇数ビット線であるとき、非選択ビット線が偶数ビット線であり、前記選択ビット線が偶数ビット線であるとき、非選択ビット線が奇数ビット線である、請求項８ないし１１いずれか１つに記載のフラッシュメモリ。
【請求項１３】
前記読出し手段は、消去ベリファイ時に動作する、請求項８ないし１２いずれか１つに記載のフラッシュメモリ。
【請求項１４】
メモリセルは、多ビットデータを記憶可能であり、メモリセルに記憶される少なくとも第１のデータの第１のしきい値および第２のデータの第２のしきい値は、負の電圧に設定される、請求項８ないし１３いずれか１つに記載のフラッシュメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＮＡＮＤ型のフラッシュメモリのような不揮発性半導体記憶装置に関し、特に、メモリセルの負のしきい値電圧の読出し方式に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリのページ読出しは、偶数ビット線からなるページ、または奇数ビット線からなるページの読出しが交互に行われる。偶数ページが選択されているとき、偶数ページがセンスアンプに接続されて偶数ページの読出しが行われ、その間、非選択の奇数ページはセンスアンプから切り離され、かつ奇数ビット線には、グランドレベル等のシールド電位が供給され、隣接するビット線間の容量結合によるノイズを低減している（特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１１−１７６１７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＮＡＮＤ型のフラッシュメモリにおいて、メモリセルは、１ビットデータあるいは多ビットデータを記憶することが可能である。図１は、１ビットデータを記憶するメモリセルの典型的なしきい値分布である。同図に示すように、電荷が消去されたデータ「１」のメモリセルのしきい値分布は、０Ｖよりも小さく、電荷がプログラムされたデータ「０」のメモリセルのしきい値分布は、０Ｖよりも大きい。それ故、読出し動作では、例えば、選択ワード線に０Ｖを印加したときメモリセルが導通すれば、データ「１」が感知され、メモリセルが非導通であれば、データ「０」が感知される。
【０００５】
図１に示すような、データ「１」、データ「０」のしきい値分布幅は狭い方が好ましい。さらにデータ「１」の負のしきい値分布幅の下限値Minと、データ「０」の正のしきい値分布幅の上限値Maxとの最大電圧差Ｄも小さいことが望ましい。最大電圧差Ｄが大きくなり過ぎると、次のような弊害がある。下限値Minのしきい値をもつメモリセルと上限値Maxのしきい値をもつメモリセルとが隣接した場合、一方のメモリセルのフローティングゲートの電荷が他方のメモリセルのフローティングゲートに容量的に干渉し、正確な読出しを行えないおそれがある。従って、最大電圧差Ｄを小さくすることが望ましく、そのための１つの方法として、負のしきい値分布の下限値Minが一定以下にならないような制御が考えられる。このような制御を行う場合、例えば、消去ベリファイ等において、メモリセルの負のしきい値の読出しを行わなければならず、それには、所望の大きさの負の電圧が必要となる。
【０００６】
選択ワード線に負の電圧を印加するためには、通常、負の電圧発生回路が必要になる。図２（Ａ）は、負の電圧発生回路に用いられるトランジスタの一例である。負の電圧発生部１０は、負の電圧を生成し、ＮＭＯＳトランジスタ１２は、選択ワード線に負の電圧を印加する。負の電圧は、例えば、−１Ｖである。この場合、ＮＭＯＳトランジスタがＰ型の半導体基板１４（基板の電圧＝０Ｖ）内に形成されるならば、Ｐ型の基板１４とソース／ドレイン間に順方向バイアスが形成されてしまい、このような構成のＮＭＯＳトランジスタ１２を使用することはできない。そこで、図２（Ｂ）に示すように、Ｐ型の基板１４内にＮウエル１６を形成し、Ｎウエル１６内にＰウエル１８を形成し、Ｐウエル１８内にＮＭＯＳトランジスタ１２することで、Ｐウエル１８とＮウエル１６間に逆バイアスを介在させなければならない。このようなトリプルウエル構造を基板内に形成することは、負の電圧発生回路のレイアウト面積を大きくさせ、結果的に、チップの小型化、高集積化の障害になり得る。
【０００７】
本発明は、このような従来の課題を解決し、負の電圧発生回路を用いることなく、メモリセルの負のしきい値を読み出すことができるフラッシュメモリを提供することを目的とする。
さらに本発明は、負のしきい値分布幅の下限値を制御可能なフラッシュメモリを提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係るＮＡＮＤ型のフラッシュメモリの読出し方法は、選択されたビット線に電圧をプリチャージするとともに、選択ワード線にメモリセルのしきい値を判定するための電圧を印加し、かつ非選択ワード線にメモリセルの状態にかかわらずメモリセルを導通させる電圧を印加し、プリチャージされた選択ビット線をソース線に電気的に結合することで選択ビット線を放電させた後、選択ビット線の電圧を感知するものであって、前記選択ビット線のプリチャージ後、前記ソース線、選択されたメモリセルが形成されたＰウエルおよび選択ビット線に隣接する非選択ビット線に正の電圧を一定期間印加するステップを含む。
【０００９】
好ましくは前記選択ビット線の放電は、前記正の電圧が印加された後に開始され、前記正の電圧の印加は、選択ビット線の電圧を感知する前に停止される。好ましくは前記正の電圧は、読み出すべきメモリセルの負のしきい値に応じて設定される。好ましくは前記正の電圧を印加するステップは、前記ソース線、前記Ｐウエルおよび前記非選択ビット線を短絡し、前記ソース線、前記Ｐウエルおよび前記非選択ビット線に同時に正の電圧を印加する。好ましくは前記正の電圧を印加するステップは、前記ソース線、前記Ｐウエルおよび前記非選択ビット線にそれぞれ並列に接続された複数のトランジスタを導通させ、当該複数のトランジスタの一方の電極に前記正の電圧を印加する。好ましくは前記選択ビット線が奇数ビット線であるとき、非選択ビット線が偶数ビット線であり、前記選択ビット線が偶数ビット線であるとき、非選択ビット線が奇数ビット線である。好ましくは前記読出し方法は、消去時の負のしきい値分布の下限値をベリファイするために実行される。好ましくは前記読出し方法は、消去時の負のしきい値分布の上限値をベリファイした後に実行される。
【００１０】
本発明に係るＮＡＮＤ型のフラッシュメモリは、複数のＮＡＮＤストリングが形成されたメモリアレイを有するものであって、選択されたビット線に読出し電圧をプリチャージするとともに、選択ワード線にメモリセルのしきい値を判定するための電圧を印加し、かつ非選択ワード線にメモリセルの状態にかかわらずメモリセルを導通させる電圧を印加し、プリチャージされた選択ビット線をソース線に電気的に結合することで選択ビット線を放電させた後、選択ビット線の電圧を感知する、読出し手段と、前記読出し手段が実行されるとき、前記選択ビット線のプリチャージ後、前記ソース線、選択されたメモリセルが形成されたＰウエルおよび選択ビット線に隣接する非選択ビット線に正の電圧を一定期間印加する印加手段とを有する。
【００１１】
好ましくは前記読出し段は、消去ベリファイ時に実行される。好ましくはメモリセルは、多ビットデータを記憶可能であり、メモリセルに記憶される少なくとも第１のデータの第１のしきい値および第２のデータの第２のしきい値は、負の電圧に設定される。
【発明の効果】
【００１２】
本発明によれば、読出し動作時の選択ビット線へのプリチャージ後に、ソース線、メモリセルが形成されるＰウエルおよび隣接する非選択ビット線に正の電圧を印加するようにしたので、負の電圧発生回路やトリプルウエル構造を用いることなく、選択メモリセルの負のしきい値電圧の読み出しを行うことができる。
【図面の簡単な説明】
【００１３】
【図１】ＮＡＮＤ型フラッシュメモリのしきい値分布を示す図である。
【図２】負の電圧発生回路の問題点を説明する図であり、図２（Ａ）は、ツインウエル構造のＮＭＯＳトランジスタの断面図、図２（Ｂ）は、トリプルウエル構造のＮＭＯＳトランジスタの断面図である。
【図３】本発明の実施例に係るＮＡＮＤ型フラッシュメモリの一構成例を示すブロック図である。
【図４】本発明の実施例に係るＮＡＮＤストリングの構成を示す回路図である。
【図５】本発明の実施例に係るビット線選択回路の構成を示す回路図である。
【図６】本発明の実施例に係るフラッシュメモリの動作時に各部に印加される電圧の一例を示す図である。
【図７】本発明の実施例に係るフラッシュメモリの読出し動作時の各部の波形を示す図である。
【図８】本実施例によるΔＶの電圧を印加したときのメモリセルのゲート電圧と分布数との関係を示すグラフである。
【図９】本発明の実施例に係るフラッシュメモリの消去動作のフローを示す図である。
【図１０】本発明の実施例に係る多値フラッシュメモリのしきい値の設定例を示す図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施の形態について図面を参照して詳細に説明する。なお、図面は、分かり易くするために各部を強調して示してあり、実際のデバイスのスケールとは同一ではないことに留意すべきである。
【００１５】
本発明の実施例に係るＮＡＮＤ型のフラッシュメモリ１００の構成を図４に示す。同図に示すように、本実施例のフラッシュメモリ１００は、行列状に配列された複数のメモリセルが形成されたメモリアレイ１１０と、外部入出力端子Ｉ／Ｏに接続され入出力データを保持する入出力バッファ１２０と、入出力バッファ１２０からのアドレスデータを受け取るアドレスレジスタ１３０と、入出力されるデータを保持するデータレジスタ１４０と、入出力バッファ１２０からのコマンドデータおよび外部制御信号（図示されないチップイネーブルやアドレスラッチイネーブル等）に基づき各部を制御する制御信号Ｃ１、Ｃ２、Ｃ３、Ｃ４等を生成するコントローラ１５０と、アドレスレジスタ１３０からの行アドレス情報Ａｘをデコードしデコード結果に基づきブロックの選択およびワード線の選択等を行うワード線選択回路１６０と、ビット線を介して読み出されたデータを保持したり、ビット線を介してプログラムデータ等を保持するページバッファ／センス回路１７０と、アドレスレジスタ１３０からの列アドレス情報Ａｙをデコードし当該デコード結果に基づきビット線の選択等を行う列選択回路１８０と、データの読出し、プログラムおよび消去等のために必要な電圧（プログラム電圧Vpgm、パス電圧Vpass、読出し電圧Vread、消去電圧Versなど）を生成する内部電圧発生回路１９０とを含んで構成される。なお、図３に示すフラッシュメモリの構成は、例示であって、本発明は、必ずしもこのような構成に限定されるものではない。
【００１６】
メモリアレイ１１０は、列方向に配置された複数のブロックBLK(0)、BLK(1)、・・・、BLK(m)を有する。ブロックの一方の端部には、ページバッファ／センス回路１７０が配置される。但し、ページバッファ／センス回路１７０は、ブロックの他方の端部、あるいはの両側の端部に配置されるものであってもよい。
【００１７】
１つのメモリブロックには、図４に示すように、複数のメモリセルを直列に接続したＮＡＮＤストリングユニットＮＵが複数形成され、１つのメモリブロック内にｎ＋１個のストリングユニットＮＵが行方向に配列されている。セルユニットＮＵは、直列に接続された複数のメモリセルMCi(i=０、１、・・・、３１)と、一方の端部であるメモリセルMC31のドレイン側に接続されたビット線側選択トランジスタTDと、他方の端部であるメモリセルMC0のソース側に接続されたソース線側選択トランジスタTSとを含む。ビット線側選択トランジスタTDのドレインは、対応する１つのビット線GBLに接続される。また、偶数番目のソース線側選択トランジスタTSのソースは、共通の偶数ソース線SL_eに接続され、奇数番目のソース線側選択トランジスタTSのソースは、共通の奇数ソース線SL_oに接続される。
【００１８】
メモリセルMCiのコントロールゲートは、ワード線WLiに接続され、ビット線側選択トランジスタTDおよびソース線側選択トランジスタTSのゲートは、ワード線WLと並行する選択ゲート線SGD、SGSに接続される。ワード線選択回路１６０は、行アドレスＡｘに基づきメモリブロックを選択するとき、当該メモリブロックの選択ゲート信号SGS、SGDを介して選択トランジスタTD、TSを選択的に駆動する。
【００１９】
メモリセルは、Ｐウエル内に形成されたＮ型の拡散領域であるソース／ドレインと、ソース／ドレイン間のチャンネル上に形成されたトンネル酸化膜と、トンネル酸化膜上に形成されたフローティングゲート（電荷蓄積層）と、フローティングゲート上に誘電体膜を介して形成されたコントロールゲートとを含むＭＯＳ構造を有する。フローティングゲートに電荷が蓄積されていないとき、つまりデータ「１」が書込まれているとき、しきい値は負状態にあり、メモリセルは、ノーマリオンである。フローティングゲートに電子が蓄積されたとき、つまりデータ「０」が書込まれているとき、しきい値は正にシフトし、メモリセルは、ノーマリオフである。
【００２０】
セルユニットＮＵに接続されたビット線GBL0、GBL1、・・・、GBLnは、後述するビット線選択回路を介してページバッファ／センス回路１７０に接続される。ビット線選択回路は、読出し時やプログラム時に、偶数ビット線または奇数ビット線を選択し、選択された偶数ビット線または奇数ビット線をページバッファ／センス回路１７０に接続する。
【００２１】
図５は、本実施例のビットライン選択回路の具体的な構成例である。ここでは、一対のビット線として、偶数ビット線GBL_eと奇数ビット線GBL_oを例示している。ページバッファ／センス回路１７０のセンスアンプ１７２は、一対の偶数ビット線GBL_eおよび奇数ビット線GBL_oで共有され、１つのワード線に接続された偶数ビット線および奇数ビット線がそれぞれ１ページを構成するならば、ページバッファ／センス回路１７０は、１ページ分のセンス回路１７２とページバッファとを含む。
【００２２】
センスアンプ１７２は、読出し時に、偶数ビット線GBL_eまたは奇数ビット線GBL_oの電位と基準電位とを比較する電圧感知型のセンス回路から構成され得る。センスアンプ１７２には、図示しないラッチ回路が接続され、ラッチ回路は、センスアンプ１７２で読み出されたデータ、あるいはプログラムするデータを保持する。ラッチ回路は、転送トランジスタ等を介して入出力線に接続される。
【００２３】
ビット線選択回路２００は、偶数ビット線GBL_eに直列に接続された偶数選択トランジスタSEL_eと、奇数ビット線GBL_oに直列に接続された奇数選択トランジスタSEL_oと、偶数ビット線GBL_eおよび奇数ビット線GBL_oの共通ノードN1とセンスアンプ１７２との間に接続されたビット線選択トランジスタBLSと、偶数ビット線GBL_eと仮想電位VIRPWRとの間に接続された偶数バイアス選択トランジスタYSEL_eと、奇数ビット線GBL_oと仮想電位VPREとの間に接続された奇数バイアス選択トランジスタYSEL_oとを有する。
【００２４】
偶数選択トランジスタSEL_e、奇数選択トランジスタSEL_o、偶数バイアス選択トランジスタYSEL_e、奇数バイアス選択トランジスタYSEL_o、ならびにビット線選択トランジスタBLSは、Ｎ型のＭＯＳトランジスタであり、これら選択トランジスタのゲートの各々には、コントローラ１５０からの制御信号が印加され、トランジスタは、印加された制御信号に応じて、読出し、プログラム、消去時に選択的に駆動される。また、仮想電位VIRPWRには、コントローラ１５０の制御下において、内部電圧発生回路１９０から動作状態に応じた種々のバイアス電圧が供給される。
【００２５】
フラッシュメモリでは、読出しやプログラムは、ページ単位で行われ、消去は、ブロック単位で行われる。例えば、ページ読出しにおいて、偶数ビット線GBL_eが選択されるとき、奇数ビット線GBL_oが非選択とされ、それ故、偶数選択トランジスタSEL_e、ビット線選択トランジスタBLSがオンし、奇数選択トランジスタSEL_oがオフし、偶数ビット線GBL_eがセンスアンプ１７２に電気的に結合される。また、偶数バイアス選択トランジスタYSEL_eがオフし、奇数バイアス選択トランジスタYSEL_oがオンし、奇数ビット線GBL_oは、仮想電位VIRPWRから供給される電圧に結合される。
【００２６】
他方、奇数ビット線GBL_oが選択されるとき、偶数ビット線GBL_eが非選択とされ、それ故、奇数選択トランジスタSEL_o、ビット線選択トランジスタBLSがオンし、偶数選択トランジスタSEL_eがオフし、奇数ビット線GBL_oがセンスアンプ１７２に電気的に結合される。また、偶数バイアス選択トランジスタYSEL_eがオンし、奇数バイアス選択トランジスタYSEL_oがオフし、偶数ビット線GBL_eは、仮想電位VIRPWRから供給される電圧に結合される。
【００２７】
上記したように、ＮＡＮＤストリングのセルユニットＮＵは、Ｐウエル２１０内に形成される。１つのＰウエル２１０は、１つのブロックを構成する。偶数番目のセルユニットＮＵのソース線側選択トランジスタTSは、共通の偶数ソース線SL_eに接続され、奇数番目のセルユニットＮＵのソース線側選択トランジスタTSは、共通の奇数ソース線SL_oに接続される。
【００２８】
本実施例はさらに、正のバイアス電圧として＋ΔＶを、Ｐウエル２１０、偶数ソース線SL_e／奇数ソース線SL_o、および非選択ビット線に供給するΔＶ供給部２２０を備えている。ΔＶ供給部２２０は、偶数ソース線SL_e／奇数ソース線SL_o、および非選択ビット線を短絡し、そこに正のバイアス電圧を供給するように構成される。例えば、ΔＶ供給部２２０は、Ｐウエル２１０に結合されたトランジスタＭ１と、偶数ソース線SL_eに結合されたトランジスタＭ２と、奇数ソース線SL_oに結合されたトランジスタＭ３と、仮想電位VIRPWRに結合されたトランジスタＭ４とを含む。トランジスタＭ１〜Ｍ４の各ゲートには、共通の選択ゲート線φが接続され、トランジスタＭ１〜Ｍ４のドレインには、＋ΔＶが供給される。ΔＶ供給部２２０は、後述するように、選択されたメモリセルの負のしきい値の読出しを行うとき、選択ゲート線φにより一定期間、トランジスタＭ１〜Ｍ４を導通させ、Ｐウエル２１０、偶数ソース線SL_e／奇数ソース線SL_o、および仮想電位VIRPWRにΔＶを供給する。
【００２９】
図６は、フラッシュメモリの各動作時に印加されるバイアス電圧の一例を示したテーブルである。読出し動作では、ビット線に或る正の電圧を印加し、選択されたワード線に或る電圧（例えば０Ｖ）を印加し、非選択ワード線にパス電圧Vpass（例えば４．５Ｖ）を印加し、選択ゲート線SGD、SGSに正の電圧（例えば４．５Ｖ）を印加し、ビット線側選択トランジスタTD、ソース線側選択トランジスタTSをオンする。プログラム（書込み）動作では、選択されたワード線に高電圧のプログラム電圧Vprog（１５〜２０Ｖ）を印加し、非選択のワード線に中間電位（例えば１０Ｖ）を印加し、ビット線側選択トランジスタTDをオンさせ、ソース線側選択トランジスタTSをオフさせ、「０」または「１」のデータに応じた電位をビット線GBLに供給する。消去動作では、ブロック内の選択されたワード線に０Ｖを印加し、Ｐウエルに高電圧（例えば２０Ｖ）を印加し、フローティングゲートの電子を基板に引き抜くことで、ブロック単位でデータを消去する。
【００３０】
次に、本実施例に係るフラッシュメモリの読出し動作の詳細について説明する。コントローラ１５０は、読出しコマンドを受け取ったとき、あるいは消去ベリファイを行うとき等において、読出し動作を実行する。本例では、メモリセルの負のしきい値を検証するための読出し、例えば、データ「１」の負のしきい値分布の下限値Minを超えているか否か等を検証するための読出しについて説明する。また、ページ読出し動作は、偶数ビット線または奇数ビット線を交互に読み出す方式を用いる。
【００３１】
図７は、本実施例のフラッシュメモリの読出し動作時の各部の波形を示している。時刻Ｔ１−Ｔ２は、選択ビット線のプリチャージ期間である。ここでは、選択ビット線が偶数ビット線GBL_eであるとし、それ故、奇数ビット線GBL_oが非選択ビット線となる。プリチャージ期間中、ビット線選択回路２００のビット線選択トランジスタBLSがオン、偶数選択トランジスタSEL_eがオン、奇数選択トランジスタSEL_oがオフ、偶数バイアス選択トランジスタYSEL_eがオフし、奇数バイアス選択トランジスタYSEL_oがオンする。また、選択ゲート線SGDには、例えば、４．５Ｖが印加され、ビット線側選択トランジスタTDがオンされ、選択ゲート線SGSは、０Ｖのままであり、ソース線側選択トランジスタTSがオフである。センスアンプ１７２は、一定のプリチャージ電圧を供給し、当該プリチャージ電圧は、ビット線選択トランジスタBLSを介して偶数ビット線GBL_eにプリチャージされる。具体的には、期間Ｔｐにおいて、偶数ビット線GBL_eに電荷がプリチャージされる。他方、仮想電位VIRPWRには、０Ｖが供給され、奇数ビット線GBL_oがグランドレベルに結合される。
【００３２】
時刻Ｔ２において、ビット線選択トランジスタBLSがオフされ、偶数ビット線GBL_eへのプリチャージが終了する。また、時刻Ｔ２において、ΔＶ供給部２２０は、選択ゲート線φによりトランジスタＭ１〜Ｍ４を導通させ、Ｐウエル２１０、偶数ソース線SL_e／奇数ソース線SL_o、および非選択ビット線である奇数ビット線GBL_oに、＋ΔＶを供給する。このΔＶ電圧は、検証すべきメモリセルの負のしきい値に応じて設定される。Ｐウエル２１０および偶数ソース線SL_eにΔＶが供給されたとき、ソース線側選択トランジスタTSのｎ型のソースとＰウエル２１０とは同電位となり、そこに順方向バイアスは形成されない。また、Ｐウエル２１０へΔＶが印加されると、偶数ビット線GBL_eの電位は、Ｐウエルとの容量結合により上昇され、さらに、ΔＶが印加された隣接する奇数ビット線GBL_oとの容量結合によっても昇圧される。その結果、偶数ビット線GBL_eの電圧は、プリチャージ電圧＋ΔＶ程度にまで昇圧される。偶数ビット線GBL_eが昇圧されたことに伴い、選択ゲート線SGDも４．５Ｖ＋ΔＶに昇圧される。
【００３３】
次に、時刻Ｔ３において、ソース線側選択トランジスタTSの選択ゲート線SGSに、例えば４．５Ｖ＋ΔＶが印加され、ソース線側選択トランジスタTSがオンされる。このとき、選択メモリセルの各部のバイアス電圧は、次のようになる。ドレイン電圧＝プリチャージ電圧＋ΔＶ、ソース＝ΔＶ、バックゲート（Ｐウエル）＝ΔＶ、コントロールゲート＝０Ｖ。このようなバイアス電圧は、ドレイン＝プリチャージ電圧、ソース＝０Ｖ、バックゲート（Ｐウエル）＝０Ｖ、コントロールゲート＝−ΔＶを印加したのと、実質的に同じことになる。言い換えれば、選択メモリセルの負のしきい値が−ΔＶよりも小さければ、選択メモリセルは導通し、負のしきい値が−ΔＶよりも大きければ、選択メモリセルは非道通であり、あたかも、−ΔＶで選択メモリセルの負のしきい値の状態を読出したことになる。
【００３４】
選択メモリセルが導通するならば、偶数ビット線GBL_eの電位が偶数ソース線SL_eに放電され、選択メモリセルが導通しなければ、偶数ビット線GBL_eの電位が放電されず、その電位が維持される。時刻Ｔ４において、偶数ソース線SL_eに放電された偶数ビット線GBL_eと、放電されない偶数ビット線GBL_eとの間の電位差が十分に拡大される。この時刻Ｔ４において、ΔＶ供給部２２０によるΔＶの供給が停止され、トランジスタＭ１〜Ｍ４がオフされる。その結果、Ｐウエル２１０、偶数ソース線SL_e／奇数ソース線SL_o、仮想電位VIRPWRは、図示しない回路によって０Ｖに結合される。時刻Ｔ４の直後の時刻Ｔ５において、ソース線側選択トランジスタTSがオフされ、偶数ビット線GBL_eの放電が終了される。時刻Ｔ５−Ｔ６は、センスアンプ１７２によるセンス可能期間Ｔｓを規定し、時刻Ｔ３−Ｔ５は、選択ビット線の放電可能な期間Ｔｄを規定する。ΔＶ供給部２２０によるΔＶの供給は、少なくともセンスアンプによるセインシングが開始される前に０Ｖに戻される。こうして、偶数ビット線のメモリセルの負のしきい値電圧の読出しが行われる。偶数ビット線の読出しが終了すると、次に、上記と同様の方法により、奇数ビット線の読出しが行われる。
【００３５】
このように、本実施例によれば、負の電圧発生回路を用いることなく、またトリプルウエル構造を形成することなく、メモリセルの負のしきい値電圧の読出しを行うことができる。これにより、負の電圧発生回路やトリプルウエル構造のための専有面積を削減することが可能となり、チップサイズの小型化、高集積化を図ることができる。また、後述するように、本実施例の読出し方式を、消去時の消去ベリファイに適用することで、データ「１」のしきい値分布の下限値Minが一定以上にならないように制御することができる。
【００３６】
なお、ΔＶ供給部２２０によるΔＶの大きさは、検証すべきメモリセルの負のしきい値に応じて、適宜、選択することができる。例えば、ΔＶ供給部２２０は、内部電圧発生回路１９０により生成されたΔＶを用いることができる。
【００３７】
また、上記実施例では、ソース線を偶数ソース線SL_eと奇数ソース線SL_oに分けた構成としたが、これに限らず、ソース線は、偶数ビット線GBL_eおよび奇数ビット線GBL_oに共通接続される構成であってもよい。
【００３８】
図８は、本実施例のようなバイアス電圧を印加したときのメモリセルのしきい値分布のシフトを示すグラフである。グラフＡ（◆で示す）は、従来のページ読出し（１ページ＝２ＫＢ）を行ったときのしきい値分布であり、この場合、ΔＶの電圧は供給されない（つまり、ΔＶ＝０Ｖ）。グラフＢ（■で示す）、Ｃ（▲で示す）、Ｄ（×で示す）は、本実施例のように、Ｐウエル、ソース線ＳＬおよび非選択ビット線に、ΔＶ＝０．５Ｖ、１．０Ｖ、１．５Ｖをそれぞれ印加したときのしきい値分布の測定結果を示している。例えば、ΔＶ＝０．５Ｖを印加したとき、しきい値分布が０．５Ｖだけシフトされている。このことは、ΔＶの電圧に応じて、メモリセルのゲート電圧がΔＶだけ可変されたことを意味している。図８Ａは、ΔＶ＝０．０Ｖ、０．５Ｖ、１．０Ｖ、１．５Ｖのときのゲート電圧Ｖｇとしきい値Ｖｔｈの分布を示しており、ゲート電圧Ｖｇ／しきい値分布がΔＶの電圧に応じてシフトしていることがわかる。図８Ｂは、従来の読出しと本実施例の読出しの一例を比較している。通常の読み出しで、−０．５Ｖまでの負のしきい値を含むしきい値分布の下限値を読み出したい場合、ΔＶ＝０．５Ｖ以上（例えば、ΔＶ＝＋１．０Ｖ）とすると、Ｖｇ＝０．５ＶからはじまるＶｇ分布が取得することができ、下限値がＶｇ＝０．５Ｖであることから、しきい値Ｖｔｈに換算すると−０．５Ｖであることが分かる。
【００３９】
次に、本発明の実施例の他の好ましい例について説明する。本実施例の読出し方法は、フラッシュメモリの消去ベリファイにおいて実施される。図９に、本実施例のフラッシュメモリでの消去動作のフローを示す。コントローラ１５０は、消去コマンド等を受け取ると、消去動作を開始させる（Ｓ１００）。ワード線選択回路１６０は、消去すべきブロックを選択し（Ｓ１０２）、選択されたブロックのワード線に０Ｖを印加し（Ｓ１０４）、かつ、内部電圧発生回路１９０によって生成された消去パルスＰｓがＰウエル２１０に印加される（Ｓ１０６）。消去パルスＰｓの印加は、例えば、コントローラ１５０により制御された消去パルス印加回路（図中、省略）によって実行される。消去パルスＰｓの印加後に、消去セルのしきい値が或る値以下か否か検証する消去ベリファイが行われる（Ｓ１０８）。この消去ベリファイは、通常の読出し動作時のバイアス条件で行われ、データ「１」のしきい値分布の上限値が０Ｖ以下であるか否かがベリファイされる。消去セルのしきい値が、或る値以下で有れば、合格と判定され（Ｓ１１０）、そこで消去パルスの印加は終了となる。他方、消去セルのしきい値が或る値以上で有れば、不合格と判定される（Ｓ１１０）。不合格と判定された場合には、前回の消去パルスＰｓの電圧にΔＶを増加した消去パルスＰｓが生成され、この消去パルスＰｓが選択ブロックに印加される（Ｓ１１２）。
【００４０】
ステップＳ１１０において、データ「０」の下限値が合格と判定されたならば、次に、データ「１」のしきい値分布の下限値のベリファイが行われる（Ｓ１１４）。下限値のベリファイでは、上記したように、Ｐウエル、ソース線ＳＬおよび非選択ビット線に＋ΔＶを印加し、あたかもゲートに−ΔＶの負の電圧が印加されたが如く、メモリセルの負のしきい値の読出しが行われる。消去セルのしきい値が、下限値を規定する値以上であれば、不合格と判定され（Ｓ１１６）、不合格と判定された消去セルに対してはソフトプログラムが行われる（Ｓ１１８）。消去セルのコントロールゲートに一定の正のパルスを印加することで、消去セルのしきい値が幾分だけ正の方向にシフトされる。このような消去セルの下限値のベリファイを実施することで、データ「１」の負のしきい値分布幅を狭くすることができる。
【００４１】
次に、メモリセルが多値データを記憶するフラッシュメモリに本実施例を適用する場合について説明する。本実施例による読出し方法は、メモリセルの負のしきい値を読み出すことが可能であるため、多ビットデータのしきい値分布を、図１０（Ａ）のように設定することができる。すなわち、データ「１１」のしきい値、データ「１０」のしきい値をそれぞれ負の値に設定し、データ「０１」のしきい値、データ「００」のしきい値をそれぞれ正の値に設定することができる。メモリセルの負のしきい値の読出しを行うことができない場合には、図１０（Ｂ）のように、データ「１０」、「０１」、「００」のしきい値を正の値に設定しなければならず、それらのしきい値分布幅の間のマージンＭが狭くなり、そのマージンを設定するためのプログラムシーケンスが煩雑となり、同時にデータの信頼性も低下する。他方、データ「００」の上限値を大きくすると、ベリファイ時にメモリセルのゲートに印加する電圧が大きくなり、メモリセルへのフローティングゲートにチャンネルホットエレクトロンが注入され、しきい値を変動させてしまうおそれがある。それ故、データ「００」のしきい値の上限は制限される。本実施例のように、データ「１１」、「１０」のしきい値を負の値とすることで、データ「０１」、「００」のしきい値分布幅のマージンＭを大きくすることができ、データの信頼性を向上させることができる。
【００４２】
以上のように本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００４３】
１００：フラッシュメモリ                １１０：メモリアレイ
１２０：入出力バッファ                  １３０：アドレスレジスタ
１４０：データレジスタ                  １５０：コントローラ
１６０：ワード線選択回路                １７０：ページバッファ／センス回路
１８０：列選択回路                      １９０：内部電圧発生回路
２００：ビット線選択回路                ２１０：Ｐウエル
２２０：ΔＶ供給部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０】
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