(57)【特許請求の範囲】
【請求項１】
入射光量に応じたレベルのアナログ電圧を出力する画素回路と、
時間経過に従って電圧値が線形に変化する参照電圧を生成する参照電圧生成回路と、
時間経過に従って予め定められた周期でカウント値が線形に変化するカウンタコードを生成するカウンタと、
前記参照電圧および前記カウンタコードに基づいて、前記アナログ電圧をデジタル信号に変換する積分型Ａ／Ｄコンバータとを備え、
前記積分型Ａ／Ｄコンバータは、
前記参照電圧と前記アナログ電圧の高低を比較する比較器と、
前記比較器の比較結果に基づき、前記参照電圧と前記アナログ電圧の高低関係が反転したことに応じて前記カウンタコードをラッチするラッチ回路とを含み、
前記カウンタコードは、
同じ周期を有し、前記予め定められた周期ずつ位相がずれたＮ個（ただし、Ｎは２以上の整数である）のクロック信号で構成される下位ビットコードと、
前記予め定められた周期のＭ倍（ただし、Ｍ＝Ｎ＋１である）の周期でカウント値が変化するグレイコードで構成される上位ビットコードとを含む、固体撮像装置。
【請求項２】
前記カウンタは、
各々が前記予め定められた周期の２×Ｍ倍の周期を有し、前記予め定められた周期ずつ位相がずれた第１〜第Ｍのクロック信号を生成する位相同期ループ回路と、
前記第１のクロック信号に同期して動作し、前記予め定められた周期のＭ倍の周期でカウント値が線形に変化するバイナリコードを生成するバイナリカウンタと、
前記バイナリコードを前記グレイコードに変換するバイナリ／グレイ変換器とを含み、
前記第２〜第Ｍのクロック信号が前記下位ビットコードを構成する、請求項１に記載の固体撮像装置。
【請求項３】
前記カウンタは、
さらに、前記第１〜第Ｍのクロック信号を予め定められた時間だけ遅延させる遅延回路と、
前記グレイコードを受け、受けた前記グレイコードを前記遅延回路で遅延された前記第１のクロック信号に同期して出力する同期回路と含み、
前記遅延回路で遅延された前記第２〜第Ｍのクロック信号が前記下位ビットコードを構成し、
前記同期回路から出力される前記グレイコードが前記上位ビットコードを構成する、請求項２に記載の固体撮像装置。
【請求項４】
前記カウンタは、
各々が前記予め定められた周期の２×Ｍ倍の周期を有し、前記予め定められた周期ずつ位相がずれた第１〜第Ｍのクロック信号を生成するジョンソンカウンタと、
前記第１のクロック信号に同期して動作し、前記予め定められた周期のＭ倍の周期でカウント値が線形に変化するバイナリコードを生成するバイナリカウンタと、
前記バイナリコードを前記グレイコードに変換するバイナリ／グレイ変換器とを含み、
前記第２〜第Ｍのクロック信号が前記下位ビットコードを構成する、請求項１に記載の固体撮像装置。
【請求項５】
前記カウンタは、
さらに、前記第１〜第Ｍのクロック信号を予め定められた時間だけ遅延させる遅延回路と、
前記グレイコードを受け、受けた前記グレイコードを前記遅延回路で遅延された前記第１のクロック信号に同期して出力する同期回路と含み、
前記遅延回路で遅延された前記第２〜第Ｍのクロック信号が前記下位ビットコードを構成し、
前記同期回路から出力される前記グレイコードが前記上位ビットコードを構成する、請求項４に記載の固体撮像装置。
【請求項６】
前記カウンタは、
各々が前記予め定められた周期の２×Ｍ倍の周期を有し、前記予め定められた周期ずつ位相がずれた第１〜第Ｍのクロック信号を生成するジョンソンカウンタと、
前記予め定められた周期でカウント値が線形に変化するバイナリコードを生成するバイナリカウンタと、
前記バイナリコードを第１のグレイコードに変換するバイナリ／グレイ変換器とを含み、
前記第２〜第Ｍのクロック信号が前記下位ビットコードを構成し、
前記第１のグレイコードのうちの前記予め定められた周期のＭ倍の周期でカウント値が線形に変化する第２のグレイコードが前記上位ビットコードを構成する、請求項１に記載の固体撮像装置。
【請求項７】
前記カウンタは、
さらに、前記第１〜第Ｍのクロック信号を予め定められた時間だけ遅延させる遅延回路と、
前記第２のグレイコードを受け、受けた前記第２のグレイコードを前記遅延回路で遅延された前記第１のクロック信号に同期して出力する同期回路と含み、
前記遅延回路で遅延された前記第２〜第Ｍのクロック信号が前記下位ビットコードを構成し、
前記同期回路から出力される前記第２のグレイコードが前記上位ビットコードを構成する、請求項６に記載の固体撮像装置。
【請求項８】
さらに、前記ラッチ回路にラッチされた前記カウンタコードをバイナリコードに変換するデコーダを備える、請求項１に記載の固体撮像装置。
【請求項９】
複数行複数列に配置され、各々が入射光量に応じたレベルのアナログ電圧を出力する複数の画素回路と、
前記複数行を１行ずつ順次選択し、選択した行の各画素回路を活性化させる行走査回路と、
それぞれ前記複数列に対応して設けられ、各々が対応の列の各画素回路に接続された信号線と、
時間経過に従って電圧値が線形に変化する参照電圧を生成する参照電圧生成回路と、
時間経過に従って予め定められた周期でカウント値が線形に変化するカウンタコードを生成するカウンタと、
各信号線に対応して設けられ、前記行走査回路によって活性化された対応の画素回路から対応の信号線に出力された前記アナログ電圧を、前記参照電圧および前記カウンタコードに基づいてデジタル信号に変換する積分型Ａ／Ｄコンバータとを備え、
前記積分型Ａ／Ｄコンバータは、
前記参照電圧と前記アナログ電圧の高低を比較する比較器と、
前記比較器の比較結果に基づき、前記参照電圧と前記アナログ電圧の高低関係が反転したことに応じて前記カウンタコードをラッチするラッチ回路とを含み、
前記カウンタコードは、
同じ周期を有し、前記予め定められた周期ずつ位相がずれたＮ個（ただし、Ｎは２以上の整数である）のクロック信号で構成される下位ビットコードと、
前記予め定められた周期のＭ倍（ただし、Ｍ＝Ｎ＋１である）の周期でカウント値が変化するグレイコードで構成される上位ビットコードとを含む、固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は固体撮像装置に関し、たとえば積分型Ａ／Ｄ（Analog/Digital）コンバータを備えた固体撮像装置に好適に利用できるものである。
【背景技術】
【０００２】
従来より、固体撮像装置は、複数行複数列に配置された複数の画素回路と、参照電圧生成回路と、カウンタと、各列に対応して設けられた積分型Ａ／Ｄコンバータとを備えている。画素回路は、入射光量に応じたレベルのアナログ電圧を出力する。参照電圧生成回路は、時間変化に従って電圧値が線形に変化する参照電圧を生成する。カウンタは、時間経過に従って所定周期でカウント値が線形に変化するカウンタコードを生成する。積分型Ａ／Ｄコンバータは、参照電圧と対応の列の画素回路からのアナログ電圧の高低関係が反転したことに応じてカウンタコードをラッチし、ラッチしたカウンタコードをデジタル信号として出力する（たとえば、特許文献１参照）。
【０００３】
また、各列にアップ／ダウンカウンタを設け、撮影時のアナログ電圧とリセット時のアナログ電圧との差を演算するものもある（たとえば、特許文献２参照）。
【０００４】
また、カウンタコードが、互いに位相が異なる複数のクロック信号で構成された下位ビットコードと、クロック信号に同期してカウント値が変化するバイナリコードで構成された上位ビットコードとを含むものもある。この固体撮像装置では、クロック信号の周波数を上げずに分解能を上げることができる（たとえば、特許文献３参照）。
【０００５】
また、たとえば特許文献４には、複数ビットの信号で構成されるグレイコードを生成するグレイコードカウンタが開示されている。このグレイコードでは、インクリメント(＋１）時に、１ビットの信号の論理レベルのみが変化する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０００−２８７１３７号公報
【特許文献２】特開２００５−２７８１３５号公報
【特許文献３】特開２００８−９２０９１号公報
【特許文献４】特表２００３−５１３５８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上記特許文献３では、カウンタコードのインクリメント時に複数ビットの信号の論理レベルが変化するので、クロック信号のスキューが無視できない場合は、カウント値に大きな誤差が発生し、Ａ／Ｄ変換の精度が低下するという問題があった。
【０００８】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
一実施の形態によれば、本願の固体撮像装置では、カウンタコードは、所定周期ずつ位相がずれた複数のクロック信号で構成される下位ビットコードと、所定周期の複数倍の周期でカウント値が変化するグレイコードで構成される上位ビットコードとを含む。
【発明の効果】
【００１０】
一実施の形態によれば、カウンタコードのインクリメント時に１ビットの信号の論理レベルのみが変化する。したがって、クロック信号のスキューが無視できない場合でも、カウント値の誤差を小さくすることができ、高精度でＡ／Ｄ変換することができる。
【図面の簡単な説明】
【００１１】
【図１】本願の実施の形態１による固体撮像装置の構成を示すブロック図である。
【図２】図１に示したカウンタの構成を示すブロック図である。
【図３】図２に示したＰＬＬ回路の動作を示すタイムチャートである。
【図４】図２に示したバイナリカウンタの構成を示す回路図である。
【図５】図４に示したバイナリカウンタの動作を示すタイムチャートである。
【図６】図２に示したＢ／Ｇ変換器の構成を示す回路図である。
【図７】図６に示したＢ／Ｇ変換器の動作を示すタイムチャートである。
【図８】図２に示したカウンタコードの時間変化を示すタイムチャートである。
【図９】図８に示したカウンタコードとカウント値の関係を示す真理値表である。
【図１０】図１に示した積分型Ａ／Ｄコンバータの構成を示すブロック図である。
【図１１】図１に示したデコーダの構成を示すブロック図である。
【図１２】図１１に示したＧ／Ｂ変換器の構成を示す回路図である。
【図１３】実施の形態１の比較例を示すタイムチャートである。
【図１４】図１３で説明した比較例の問題点を説明するためのタイムチャートである。
【図１５】本願の実施の形態２による固体撮像装置に含まれるカウンタの構成を示すブロック図である。
【図１６】本願の実施の形態３による固体撮像装置に含まれるカウンタの構成を示すブロック図である。
【図１７】本願の実施の形態４による固体撮像装置に含まれるカウンタの構成を示すブロック図である。
【図１８】図１７に示したカウンタの動作を示すタイムチャートである。
【図１９】本願の実施の形態５による固体撮像装置のレイアウトを示すブロック図である。
【発明を実施するための形態】
【００１２】
[実施の形態１]
本願の実施の形態１による固体撮像装置は、図１に示すように、画素アレイ１、行走査回路２、および制御回路３を備える。画素アレイ１は、複数行複数列に配置された複数の画素回路Ｐと、それぞれ複数行に対応して設けられた複数の制御線ＣＬと、それぞれ複数列に対応して設けられた複数の信号線ＳＬとを含む。各画素回路Ｐは、入射光量に応じたレベルのアナログ電圧ＶＡを出力する。各画素回路Ｐは、対応の行の制御線ＣＬと、対応の列の信号線ＳＬとに接続されている。複数の制御線ＣＬは、行走査回路２に接続されている。
【００１３】
行走査回路２は、制御回路３によって制御され、複数行を１行ずつ順次選択し、選択した行の制御線ＣＬを活性化レベルにする。各画素回路Ｐは、対応の制御線ＣＬが活性化レベルにされたことに応じて活性化され、入射光量に応じたレベルのアナログ電圧ＶＡを対応の信号線ＳＬに出力する。制御回路３は、固体撮像素子全体を制御する。
【００１４】
また、この固体撮像素子は、参照電圧生成回路４、カウンタ５、複数の積分型Ａ／Ｄコンバータ６、データバスＤＢ、列走査回路７、およびデコーダ８を備える。参照電圧生成回路４は、時間経過に従って電圧値が線形に変化するランプ波形の参照電圧ＶＲを生成する。カウンタ５は、時間経過に従って所定周期Ｔ１でカウント値が線形に変化するカウンタコードＣＤを生成する。参照電圧ＶＲおよびカウンタコードＣＤは、複数の積分型Ａ／Ｄコンバータ６の各々に与えられる。複数の積分型Ａ／Ｄコンバータ６は、それぞれ複数の信号線ＳＬに接続される。
【００１５】
各積分型Ａ／Ｄコンバータ６は、行走査回路２によって活性化された画素回路Ｐから対応の信号線に出力されたアナログ電圧ＶＡを、参照電圧ＶＲおよびカウンタコードＣＤに基づいてデジタル信号に変換する。
【００１６】
列走査回路７は、複数列を１つずつ順次選択し、選択した列の積分型Ａ／Ｄコンバータ６に出力許可信号を与える。各積分型Ａ／Ｄコンバータ６は、出力許可信号に応答してデジタル信号をデータバスＤＢを介してデコーダ８に与える。デコーダ８は、各積分型Ａ／Ｄコンバータ６からのデジタル信号をバイナリコードＤＯに変換して外部に出力する。
【００１７】
図２は、カウンタ５の構成を示すブロック図である。図２において、カウンタ５は、ＰＬＬ（Phase Locked Loop：位相同期ループ)回路１０、バイナリカウンタ１１、およびＢ／Ｇ（Binary／Gray）変換器１２を含む。ＰＬＬ回路１０は、主クロック信号ＣＬＫＭ１に同期して、複数相（図２では、４相）のクロック信号ＣＬＫＡ〜ＣＬＫＤを生成する。
【００１８】
上述のように、カウンタコードＣＤのカウント値は、所定周期Ｔ１で線形に変化する。主クロック信号ＣＬＫＭ１は、所定周期の８倍の周期８×Ｔ１を有する。クロック信号ＣＬＫＡ〜ＣＬＫＤの各々は、図３（ａ）〜（ｃ）に示すように、主クロック信号ＣＬＫＭ１と同じ周期８×Ｔ１を有する。クロック信号ＣＬＫＡ〜ＣＬＫＤは、所定周期Ｔ１ずつ位相がずれている。クロック信号ＣＬＫＢ〜ＣＬＫＤは、カウンタコードＣＤのうちの下位ビットコードとして各Ａ／Ｄコンバータ６に与えられる。クロック信号ＣＬＫＡは、バイナリカウンタ１１に与えられる。
【００１９】
図４はバイナリカウンタ１１の構成を示す回路図であり、図５（ａ）〜（ｄ）はその動作を示すタイムチャートである。図４および図５（ａ）〜（ｄ）において、バイナリカウンタ１１は、インバータ１５およびフリップフロップ１６〜１８を含む。インバータ１５は、クロック信号ＣＬＫＡを反転させてバイナリ信号ｂ２を生成する。フリップフロップ１６〜１８の反転出力端子（／Ｑ）は、それぞれフリップフロップ１６〜１８の出力端子（Ｄ）に接続されている。フリップフロップ１６，１７の反転出力端子（／Ｑ）は、それぞれフリップフロップ１７，１８のクロック端子に接続されている。フリップフロップ１６〜１８は、それぞれバイナリ信号ｂ２〜ｂ５を出力する。
【００２０】
バイナリ信号ｂ２は、クロック信号ＣＬＫＡの反転信号となる。バイナリ信号ｂ３の論理レベルは、バイナリ信号ｂ２の立下りエッジに応答して反転する。バイナリ信号ｂ４の論理レベルは、バイナリ信号ｂ３の立下りエッジに応答して反転する。バイナリ信号ｂ５の論理レベルは、バイナリ信号ｂ４の立下りエッジに応答して反転する。バイナリ信号ｂ２〜ｂ５で構成されるバイナリコードのカウント値は、所定周期Ｔ２＝４×Ｔ１でバイナリ信号ｂ２の論理レベルが反転する毎にインクリメント（＋１）される。
【００２１】
図６はＢ／Ｇ変換器１２の構成を示す回路図であり、図７（ａ）〜（ｄ）はその動作を示すタイムチャートである。図６および図７（ａ）〜（ｄ）において、Ｂ／Ｇ変換器１２は、ＥＸ−ＯＲゲート２０〜２２を含む。ＥＸ−ＯＲゲート２０は、バイナリ信号ｂ２，ｂ３を受けてグレイ信号ｇ２を出力する。ＥＸ−ＯＲゲート２１は、バイナリ信号ｂ３，ｂ４を受けてグレイ信号ｇ３を出力する。ＥＸ−ＯＲゲート２２は、バイナリ信号ｂ４，ｂ５を受けてグレイ信号ｇ４を出力する。バイナリ信号ｂ５は、グレイ信号ｇ５となる。
【００２２】
バイナリ信号ｂ２，ｂ３の論理レベルが一致している期間ではグレイ信号ｇ２は「Ｌ」レベルになり、バイナリ信号ｂ２，ｂ３の論理レベルが一致していない期間ではグレイ信号ｇ２は「Ｈ」レベルになる。バイナリ信号ｂ３，ｂ４の論理レベルが一致している期間ではグレイ信号ｇ３は「Ｌ」レベルになり、バイナリ信号ｂ３，ｂ４の論理レベルが一致していない期間ではグレイ信号ｇ３は「Ｈ」レベルになる。バイナリ信号ｂ４，ｂ５の論理レベルが一致している期間ではグレイ信号ｇ４は「Ｌ」レベルになり、バイナリ信号ｂ４，ｂ５の論理レベルが一致していない期間ではグレイ信号ｇ４は「Ｈ」レベルになる。バイナリ信号ｂ５は、グレイ信号ｇ５となる。
【００２３】
グレイ信号ｇ２〜ｇ５で構成されるグレイコードのカウント値は、所定周期Ｔ２＝４×Ｔ１でインクリメント（＋１）される。グレイコードのカウント値がインクリメントされるとき、グレイ信号ｇ２〜ｇ５のうちの１つの信号の論理レベルのみが反転される。グレイコードは、カウンタコードＣＤのうちの上位ビットコードとして各Ａ／Ｄコンバータ６に与えられる。
【００２４】
図８（ａ）〜（ｇ）はカウンタコードＣＤの時間変化を示すタイムチャートであり、図９はカウンタコードＣＤとカウント値の関係を示す真理値表である。図８（ａ）〜（ｇ）および図９において、カウンタコードＣＤは、３相のクロック信号ＣＬＫＢ〜ＣＬＫＤで構成される下位ビットコードと、グレイ信号ｇ２〜ｇ５で構成される上位ビットコードとを含む。クロック信号ＣＬＫＢ〜ＣＬＫＤの論理レベルは、１１１，０１１，００１，０００の４つの組み合わせをとり、２ビットの分解能を持つ。カウンタコードＣＤのカウント値は、所定周期Ｔ１でインクリメント（＋１）される。このカウンタコードＣＤでは、カウント値の変化時に１つの信号の論理レベルのみが反転される。したがって、信号のスキューをＴ１以下に保つことにより、カウント値の誤差を１以下に維持することができる。
【００２５】
図１０は、積分型Ａ／Ｄコンバータ６の構成を示すブロック図である。図１０において、積分型Ａ／Ｄコンバータ６は、サンプルホールド回路２５、比較器２６、およびラッチ回路２７，２８を含む。サンプルホールド回路２５は、選択された行の画素回路Ｐから対応の信号線ＳＬを介して与えられるアナログ電圧ＶＡを、制御回路３からのサンプルホールド指示信号ＳＨに応答して保持および出力する。
【００２６】
参照電圧ＶＲの電圧値は、サンプルホールド指示信号ＳＨに応答して、時間経過とともに線形に増加する。比較器２６は、サンプルホールド回路２５からのアナログ電圧ＶＡと参照電圧生成回路４からの参照電圧ＶＲとの高低を比較し、比較結果を示す信号φ２６を出力する。参照電圧ＶＲがアナログ電圧ＶＡよりも低い期間では、信号φ２６は「Ｌ」レベルとなる。参照電圧ＶＲが上昇してアナログ電圧ＶＡを超えると、信号φ２６は「Ｌ」レベルから「Ｈ」レベルに立ち上げられる。
【００２７】
カウンタコードＣＤのカウント値は、サンプルホールド指示信号ＳＨに応答して、時間経過とともに線形に増加する。ラッチ回路２７は、信号φ２６が「Ｌ」レベルから「Ｈ」レベルに立ち上げられたことに応じて、カウンタ５からのカウンタコードＣＤをＡ／Ｄ変換結果として保持および出力する。ラッチ回路２８は、ラッチ回路２７から出力されたＡ／Ｄ変換結果を保持し、列走査回路７からの出力許可信号ＥＮに応答して、保持中のＡ／Ｄ変換結果＜ＣＤ＞をデータバスＤＢに出力する。ここで、Ａ／Ｄ変換結果＜ＣＤ＞は、複数のクロック信号で構成される下位ビットコード＜ＣＬＫＢ＞〜＜ＣＬＫＤ＞と、グレイコードで構成される上位ビットコード＜ｇ２＞〜＜ｇ５＞を含む。Ａ／Ｄ変換結果＜ＣＤ＞は、データバスＤＢを介してデコーダ８に与えられる。
【００２８】
図１１は、デコーダ８の構成を示すブロック図である。図１１において、デコーダ８は、たとえばＤＳＰ（Digital Signal Processor:デジタル信号プロセッサ）で構成され、Ｇ／Ｂ変換器３０および多相クロックデコーダ３１を含む。Ｇ／Ｂ変換器３０は、Ａ／Ｄ変換結果＜ＣＤ＞に含まれるグレイ信号＜ｇ２＞〜＜ｇ５＞をバイナリ信号＜ｂ２＞〜＜ｂ５＞に変換する。Ｇ／Ｂ変換器３０は、図１２に示すように、ＥＸ−ＯＲゲート３２〜３４を含む。
【００２９】
グレイ信号＜ｇ５＞は、バイナリ信号＜ｂ５＞となる。ＥＸ−ＯＲゲート３４は、グレイ信号＜ｇ４＞，＜ｇ５＞を受けてバイナリ信号＜ｂ４＞を出力する。ＥＸ−ＯＲゲート３３は、バイナリ信号＜ｂ４＞とグレイ信号＜ｇ３＞を受けてバイナリ信号＜ｂ３＞を出力する。ＥＸ−ＯＲゲート３２は、バイナリ信号＜ｂ３＞とグレイ信号＜ｇ２＞を受けてバイナリ信号＜ｂ２＞を出力する。
【００３０】
グレイ信号＜ｇ４＞，＜ｇ５＞の論理レベルが一致している期間ではバイナリ信号＜ｂ４＞は「Ｌ」レベルになり、グレイ信号＜ｇ４＞，＜ｇ５＞の論理レベルが一致していない期間ではバイナリ信号＜ｂ４＞は「Ｈ」レベルになる。バイナリ信号＜ｂ４＞とグレイ信号＜ｇ３＞の論理レベルが一致している期間ではバイナリ信号＜ｂ３＞は「Ｌ」レベルになり、バイナリ信号＜ｂ４＞とグレイ信号＜ｇ３＞の論理レベルが一致していない期間ではバイナリ信号＜ｂ３＞は「Ｈ」レベルになる。バイナリ信号＜ｂ３＞とグレイ信号＜ｇ２＞の論理レベルが一致している期間ではバイナリ信号＜ｂ２＞は「Ｌ」レベルになり、バイナリ信号＜ｂ３＞とグレイ信号＜ｇ２＞の論理レベルが一致していない期間ではバイナリ信号ｂ２は「Ｈ」レベルになる。
【００３１】
多相クロックデコーダ３１は、Ａ／Ｄ変換結果＜ＣＤ＞に含まれるクロック信号＜ＣＬＫＢ＞〜＜ＣＬＫＤ＞およびバイナリ信号成分＜ｂ２＞をデコードして、２ビットのバイナリ信号＜ｂ０＞，＜ｂ１＞を生成する。また、多相クロックデコーダ３１は、生成したバイナリ信号＜ｂ０＞，＜ｂ１＞とＧ／Ｂ変換器３０からのバイナリ信号＜ｂ２＞〜＜ｂ５＞とをまとめて６ビットのバイナリコードＤＯを生成し、そのバイナリコードＤＯを外部に出力する。
【００３２】
以下、この実施の形態１の効果について説明する。所定周期Ｔ１でカウント値が線形に変化するカウンタコードＣＤをバイナリカウンタのみで生成すると、カウンタコードＣＤのうちの最も周波数が高いクロック信号の周波数は１／（２×Ｔ１）となる。また、近年、画素アレイ１の大型化と高精細化が進められ、カウンタ５に接続される積分型Ａ／Ｄコンバータ６の数が増大している。このため、カウンタコードＣＤに含まれるクロック信号の周波数が高いと、全ての積分型Ａ／Ｄコンバータ６にカウンタコードＣＤを供給することは困難になる。
【００３３】
これに対して本実施の形態１では、カウンタコードＣＤのうちの最も周波数が高いクロック信号ＣＬＫＢ〜ＣＬＫＤの周波数は１／（８×Ｔ１）となる。したがって、本実施の形態１では、カウンタコードＣＤに含まれるクロック信号の周波数を従来技術よりも下げることができ、カウンタコードＣＤを全ての積分型Ａ／Ｄコンバータ６に容易に供給することができる。
【００３４】
また、カウンタコードＣＤをバイナリカウンタのみで生成すると、カウンタコードＣＤのカウント値の変化時に、複数のクロック信号の論理レベルが同時に変化する。このとき、クロック信号の立ち上りエッジまたは立下りエッジにスキュー（タイミングのずれ）が発生すると、Ａ／Ｄコンバータ６のラッチ回路２７でカウント値の誤差が大きなカウンタコードＣＤをラッチしてしまう。
【００３５】
これに対して本実施の形態１では、カウンタコードＣＤのカウント値の変化時に、１つの信号の論理レベルのみが変化する。したがって、カウンタコードＣＤに含まれる信号のスキューを所定周期Ｔ１内に保てば、カウント値の誤差を１以下に抑制することができ、高精度のＡ／Ｄ変換をすることができる。
【００３６】
なお、本実施の形態１では、３つのクロック信号ＣＬＫＢ〜ＣＬＫＤでカウンタコードＣＤの下位ビットコードを構成し、４つのグレイ信号ｇ２〜ｇ５で上位ビットコードを構成したが、これに限るものではない。任意の（２ｎ−１）個のクロック信号ＣＬＫでカウンタコードＣＤの下位ビットコードを構成し、任意の数のグレイ信号ｇで上位ビットコードを構成してもよいことはいうまでもない。
【００３７】
[比較例]
図１３（ａ）〜（ｈ）は、実施の形態１の比較例を示すタイムチャートである。図１３（ａ）〜（ｈ）において、この比較例では、カウンタコードＣＤの下位ビットコードは４相のクロック信号ＣＬＫＡ〜ＣＬＫＤで構成され、その上位ビットコードはバイナリ信号ｂ３〜ｂ６からなるバイナリコードで構成される。クロック信号ＣＬＫＡ〜ＣＬＫＤは、所定周期Ｔ１ずつ位相がずれており、同じ周期８×Ｔ１を有する。クロック信号ＣＬＫＡ〜ＣＬＫＤの論理レベルの組み合わせは８通りあり、３ビットの分解能を有する。クロック信号ＣＬＫＡの立下りエッジに応答して、バイナリ信号ｂ３が「Ｌ」レベルから「Ｈ」レベルに立ち上げられる。バイナリ信号ｂ３〜ｂ５の立下りエッジに応答して、それぞれバイナリ信号ｂ４〜ｂ６が「Ｌ」レベルから「Ｈ」レベルに立ち上げられる。カウンタコードＣＤのカウント値は、所定周期Ｔ１でインクリメント（＋１）される。
【００３８】
図１４（ａ）〜（ｈ）は、比較例の問題点を示すタイムチャートである。図１４（ａ）〜（ｈ）に示すように、バイナリ信号ｂ３の立ち上りエッジが所定周期Ｔ１の約１／２の時間だけ遅延したものとする。この場合、バイナリ信号ｂ３の立ち上りエッジの前にカウンタコードＣＤをラッチすると、カウント値は０になる。また、バイナリ信号ｂ３の立ち上りエッジの後にカウンタコードＣＤをラッチすると、カウント値は８になる。つまり、バイナリ信号ｂ３の立ち上りエッジにスキューが発生すると、カウント値に大きな誤差が発生する場合がある。
【００３９】
これに対して本実施の形態１では、図８（ａ）〜（ｇ）においてグレイ信号ｇ３の最初の立ち上りエッジが所定周期Ｔ１の約１／２の時間だけ遅延した場合でも、カウント値の誤差は１で済む。すなわち、グレイ信号ｇ３の立ち上りエッジの前にカウンタコードＣＤをラッチすると、カウント値は７になる。また、グレイ信号ｇ３の立ち上りエッジの後にカウンタコードＣＤをラッチすると、カウント値は８になる。つまり、バイナリ信号ｂ３の立ち上りエッジにスキューが発生しても、カウント値に大きな誤差は発生しない。
【００４０】
［実施の形態２]
図１５は、本願の実施の形態２による固体撮像装置に含まれるカウンタ３５の構成を示すブロック図であって、図２と対比される図である。図１５を参照して、このカウンタ３５がカウンタ５と異なる点は、ＰＬＬ回路１０がジョンソンカウンタ３６で置換されている点である。ジョンソンカウンタ３６は、所定周期Ｔ１の主クロック信号ＣＬＫＭ２のパルス数をカウントして４相のクロック信号ＣＬＫＡ〜ＣＬＫＤを生成する。他の構成および動作は、実施の形態１と同じであるので、その説明は繰り返さない。この実施の形態２でも、実施の形態１と同じ効果が得られる。
【００４１】
なお、カウンタ３５で使用される主クロック信号ＣＬＫＭ２の周波数は、実施の形態１のカウンタ５で使用される主クロック信号ＣＬＫＭ１の周波数の８倍になる。しかし、カウンタ３５の面積はＡ／Ｄコンバータ６群に比べて十分に小さいので、主クロック信号ＣＬＫＭ２の高速化には容易に対応可能である。また、ジョンソンカウンタ３６はデジタル回路であるので、アナログ回路であるＰＬＬ回路１０よりも容易に設計することができる。
【００４２】
［実施の形態３]
図１６は、本願の実施の形態３による固体撮像装置に含まれるカウンタ４０の構成を示すブロック図であって、図１５と対比される図である。図１６を参照して、このカウンタ４０がカウンタ３５と異なる点は、バイナリカウンタ１１およびＢ／Ｇ変換器１２がそれぞれバイナリカウンタ４１およびＢ／Ｇ変換器４２で置換されている点である。
【００４３】
バイナリカウンタ４１は、主クロック信号ＣＬＫＭ２のパルス数をカウントし、バイナリ信号ｂ０〜ｂ５を生成する。Ｂ／Ｇ変換器４２は、バイナリ信号ｂ０〜ｂ５をグレイ信号ｇ０〜ｇ５に変換する。グレイ信号ｇ０〜ｇ５のうちのグレイ信号ｇ３〜ｇ５のみが、カウンタコードＣＤの上位ビットコードとして出力される。他の構成および動作は、実施の形態１と同じであるので、その説明は繰り返さない。この実施の形態３でも、実施の形態１と同じ効果が得られる。
【００４４】
［実施の形態４]
図１７は、本願の実施の形態４による固体撮像装置に含まれるカウンタ４５の構成を示すブロック図であって、図２と対比される図である。図１７を参照して、このカウンタ４５がカウンタ５と異なる点は、遅延回路４６、インバータ４７、および同期回路４８，４９が追加されている点である。
【００４５】
遅延回路４６は、ＰＬＬ回路１０で生成されたクロック信号ＣＬＫＡ〜ＣＬＫＤを所定時間Ｔｄだけ遅延させる。遅延時間Ｔｄは、バイナリカウンタ１１およびＢ／Ｇ変換器１２の総遅延時間よりも若干長い時間に設定されている。インバータ４７は、遅延回路４６を通過したクロック信号ＣＬＫＡの反転信号／ＣＬＫＡを同期回路４８に与える。
【００４６】
同期回路４８は、クロック信号／ＣＬＫＡに同期して動作する１ビットのフリップフロップを含み、Ｂ／Ｇ変換器１２で生成されたグレイ信号ｇ２を受ける。同期回路４８は、クロック信号／ＣＬＫＡが「Ｌ」レベルである期間にグレイ信号ｇ２を取り込み、クロック信号／ＣＬＫＡの立ち上りエッジに応答してグレイ信号ｇ２を保持および出力する。
【００４７】
同期回路４９は、遅延回路４６を通過したクロック信号ＣＬＫＡに同期して動作する３ビットのフリップフロップを含み、Ｂ／Ｇ変換器１２で生成されたグレイ信号ｇ３〜ｇ５を受ける。同期回路４９は、クロック信号ＣＬＫＡが「Ｌ」レベルである期間にグレイ信号ｇ３〜ｇ５を取り込み、クロック信号ＣＬＫＡの立ち上りエッジに応答してグレイ信号ｇ３〜ｇ５を保持および出力する。
【００４８】
遅延回路４６を通過したクロック信号ＣＬＫＢ〜ＣＬＫＤがカウンタコードＣＤの下位ビットコードとなり、同期回路４８，４９を通過したグレイ信号ｇ２〜ｇ５が上位ビットコードとなる。
【００４９】
図１８（ａ）〜（ｈ）は、カウンタ４５の動作を示すタイムチャートである。図１８（ａ）〜（ｈ）において、グレイ信号ｇ２の論理レベルは、クロック信号ＣＬＫＡの立下りエッジに応答して変化する。グレイ信号ｇ３〜ｇ５の各々の論理レベルは、クロック信号ＣＬＫＡの立ち上りエッジに応答して変化する。他の構成および動作は、実施の形態１と同じであるので、その説明は繰り返さない。
【００５０】
この実施の形態４では、実施の形態１と同じ効果が得られる他、クロック信号ＣＬＫＢ〜ＣＬＫＤで構成される下位ビットコードと、グレイ信号ｇ２〜ｇ５で構成される上位ビットコードとの位相差を低減することができる。
【００５１】
なお、この実施の形態４では、実施の形態１のカウンタ５に遅延回路４６、インバータ４７および同期回路４８，４９を追加したが、実施の形態２，３のカウンタ３５，４０の各々に遅延回路４６、インバータ４７および同期回路４８，４９を追加してもよい。
【００５２】
[実施の形態５]
図１９は、本願の実施の形態５による固体撮像装置のレイアウトを示すブロック図であって、図１と対比される図である。図１９において、この固体撮像素子は、四角形の半導体基板５０を備える。半導体基板５０の中央部に、画素アレイ１が形成されている。半導体基板５０の長辺の延在する方向（図１９中の横方向）をＸ方向とし、その短辺の延在する方向（図１９中の縦方向）をＹ方向とする。画素アレイ１は、Ｘ方向およびＹ方向に行列状に配列された複数の画素回路Ｐを含む。各画素回路Ｐは、入射光量に応じたレベルのアナログ電圧ＶＡを出力する。
【００５３】
複数の画素回路Ｐの列は、２つずつグループ化されている。各列グループのうちの奇数番の列のうちの選択された画素回路Ｐで生成されたアナログ電圧ＶＡは、信号線ＳＬ(図示せず)を介して画素アレイ１の図中の上側に出力される。各列グループのうちの偶数番の列のうちの選択された画素回路Ｐで生成されたアナログ電圧ＶＡは、信号線ＳＬ(図示せず)を介して画素アレイ１の図中の下側に出力される。
【００５４】
また、画素アレイ１の図中の左側に行走査回路２が配置される。行走査回路２の図中の上側にカウンタ５ａが配置され、行走査回路２の図中の下側にカウンタ５ｂが配置される。また、行走査回路２に隣接して制御回路３および参照電圧生成回路４が配置される。
【００５５】
行走査回路２は、制御回路３によって制御され、複数行を１行ずつ順次選択し、選択した行の制御線ＣＬ(図示せず)を活性化レベルにする。各画素回路Ｐは、対応の制御線ＣＬが活性化レベルにされたことに応じて活性化され、入射光量に応じたレベルのアナログ電圧ＶＡを対応の信号線ＳＬ(図示せず)に出力する。制御回路３は、固体撮像素子全体を制御する。参照電圧生成回路４は、時間経過に従って電圧値が線形に変化するランプ波形の参照電圧ＶＲを生成する。カウンタ５ａ，５ｂの各々は、時間経過に従って所定周期Ｔ１でカウント値が線形に変化するカウンタコードＣＤを生成する。
【００５６】
また、各列グループの図中の上側に隣接してＡ／Ｄコンバータ６ａが配置され、各列グループの図中の下側に隣接してＡ／Ｄコンバータ６ｂが配置される。各Ａ／Ｄコンバータ６ａは、対応の列グループのうちの奇数番の列の画素回路Ｐから出力されたアナログ電圧ＶＡを、参照電圧ＶＲとカウンタ５ａからのカウンタコードＣＤとに基づいてデジタル信号に変換する。各Ａ／Ｄコンバータ６ｂは、対応の列グループのうちの偶数番の列の画素回路Ｐから出力されたアナログ電圧ＶＡを、参照電圧ＶＲとカウンタ５ｂからのカウンタコードＣＤとに基づいてデジタル信号に変換する。
【００５７】
また、複数のＡ／Ｄコンバータ６ａの図中の上側に隣接して列走査回路７ａが配置され、複数のＡ／Ｄコンバータ６ｂの図中の下側に隣接して列走査回路７ｂが配置される。列走査回路７ａは、画素アレイ１の奇数列を１つずつ順次選択し、選択した奇数列に対応する積分型Ａ／Ｄコンバータ６ａに出力許可信号を与える。列走査回路７ｂは、画素アレイ１の偶数列を１つずつ順次選択し、選択した偶数列に対応する積分型Ａ／Ｄコンバータ６ｂに出力許可信号を与える。
【００５８】
また、複数のＡ／Ｄコンバータ６ａを横切るようにしてデータバスＤＢ１が配置され、複数のＡ／Ｄコンバータ６ｂを横切るようにしてデータバスＤＢ２が配置される。画素アレイ１の図中の右側にデコーダ８が配置され、デコーダ８はデータバスＤＢ１，ＤＢ２に接続される。各積分型Ａ／Ｄコンバータ６ａは、出力許可信号に応答してデジタル信号をデータバスＤＢ１を介してデコーダ８に与える。各積分型Ａ／Ｄコンバータ６ｂは、出力許可信号に応答してデジタル信号をデータバスＤＢ２を介してデコーダ８に与える。デコーダ８は、積分型Ａ／Ｄコンバータ６ａ，６ｂからデータバスＤＢ１,ＤＢ２を介して与えられるデジタル信号をバイナリコードＤＯにデコードして外部に出力する。
【００５９】
この実施の形態５では、実施の形態１と同じ効果が得られる他、画素アレイ１の大面積化、画素回路Ｐの小型化、読出速度の高速化に容易に対応することができる。
【００６０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００６１】
１  画素アレイ、Ｐ  画素回路、ＣＬ  制御線、ＳＬ  信号線、２  行走査回路、３  制御回路、４  参照電圧生成回路、５，５ａ，５ｂ，３５，４０，４５  カウンタ、６，６ａ，６ｂ  積分型Ａ／Ｄコンバータ、７，７ａ，７ｂ  列走査回路、８  デコーダ、１０  ＰＬＬ回路、１１，４１  バイナリカウンタ、１２，４２  Ｂ／Ｇ変換器、１５，４７  インバータ、１６〜１８  フリップフロップ、２０〜２２，３２〜３４  ＥＸ−ＯＲゲート、２５  サンプルホールド回路、２６  比較器、２７，２８  ラッチ回路、３０  Ｇ／Ｂ変換器、３１  多相クロックデコーダ、３６  ジョンソンカウンタ、４６  遅延回路、４８，４９  同期回路、５０  半導体基板。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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