(57)【特許請求の範囲】
【請求項１】
第１電源線（Ｎ１）と第２電源線（Ｎ２）との間に接続され、第１電流源（４）、差動信号が入力される差動入力トランジスタ（５）、および、能動負荷（６）を備える差動入力回路（２）と、
前記能動負荷（６）に生じる電圧を増幅して出力するＡＢ級出力回路（３）と、を備え、
前記ＡＢ級出力回路（３）は、電流を供給する第２電流源（９）、前記第２電流源の供給電流が分配される一対の第１トランジスタ（Ｍ７／Ｍ８）、この一対の第１トランジスタ（Ｍ７／Ｍ８）によりバイアスが規定され前記第１及び第２電源線間に通電端子が直列接続された一対の第２トランジスタ（Ｍ５／Ｍ６）により構成されてＡＢ級動作する出力段（８）を備え、
前記差動入力回路（２）の能動負荷（６）と前記ＡＢ級出力回路（３）との間に、前記第２電流源（９）による前記差動入力回路（２）への供給電流の流入を低減させるインピーダンス変換回路（１０）を備え、
前記インピーダンス変換回路（１０）は、前記第２電流源（９）の電流をドレイン・ソース間に通電し、ゲート入力が高インピーダンスとなる第１導電型の第１のＭＯＳトランジスタ（Ｍ９）によるソースフォロワ回路を用いて構成され、
前記差動入力回路（２）の能動負荷（６）は、前記第２電源線（Ｎ２）に接続される出力トランジスタ（Ｍ４）が前記第１導電型の第１のＭＯＳトランジスタ（Ｍ９）とは逆導電型の第２導電型の第２のＭＯＳトランジスタ（Ｍ４）により構成され、
前記出力段（８）は、前記一対の第２トランジスタ（Ｍ５／Ｍ６）のうち前記第２電源線（Ｎ２）に接続されるトランジスタが前記第２導電型の第３のＭＯＳトランジスタ（Ｍ６）により構成され、
前記差動入力回路（２）の能動負荷（６）に電流が流れ飽和領域で動作する第２のＭＯＳトランジスタ（Ｍ４）のドレイン・ソース間電圧をＶｄｓ（Ｍ４）とし、前記第１のＭＯＳトランジスタ（Ｍ９）のゲート・ソース間電圧をＶｇｓ１（Ｍ９）とし、第３のＭＯＳトランジスタ（Ｍ６）のゲート・ソース間電圧をＶｇｓ３（Ｍ６）としたとき、
Ｖｇｓ３（Ｍ６）  −  Ｖｇｓ１（Ｍ９）  ≧    Ｖｄｓ（Ｍ４）
を満たす関係となるように構成されていることを特徴とする演算増幅器。
【請求項２】
第１電源線（Ｎ１）と第２電源線（Ｎ２）との間に接続され、第１電流源（４ａ）、差動信号が入力される差動入力トランジスタ（５ａ）、および、能動負荷（６ａ）を備える差動入力回路（２ａ）と、
前記能動負荷（６ａ）に生じる電圧を増幅して出力するＡＢ級出力回路（３ａ）と、を備え、
前記ＡＢ級出力回路（３ａ）は、電流を供給する第２電流源（９ａ）、前記第２電流源の供給電流が分配される一対の第１トランジスタ（Ｍ７／Ｍ８）、この一対の第１トランジスタ（Ｍ７／Ｍ８）によりバイアスが規定され前記第１及び第２電源線間に通電端子が直列接続された一対の第２トランジスタ（Ｍ５／Ｍ６）により構成されてＡＢ級動作する出力段（８）を備え、
前記差動入力回路（２ａ）の能動負荷（６ａ）と前記ＡＢ級出力回路（３ａ）との間に、前記第２電流源（９ａ）による前記差動入力回路（２ａ）への供給電流の流入を低減させるインピーダンス変換回路（１０ｅ）を備え、
前記インピーダンス変換回路（１０ｅ）は、前記第２電流源（９ａ）の電流をドレイン・ソース間に通電し、ゲート入力が高インピーダンスとなる第１導電型の第１のＭＯＳトランジスタ（Ｍ１４ａ）によるソースフォロワ回路を用いて構成され、
前記差動入力回路（２ａ）の能動負荷（６ａ）は、前記第１電源線（Ｎ１）に接続される出力トランジスタ（Ｍ４ａ）が前記第１導電型の第１のＭＯＳトランジスタ（Ｍ１４ａ）とは逆導電型の第２導電型の第２のＭＯＳトランジスタ（Ｍ４ａ）により構成され、
前記出力段（８）は、前記一対の第２のトランジスタ（Ｍ５／Ｍ６）のうち前記第１電源線（Ｎ１）に接続されるトランジスタが前記第２導電型の第３のＭＯＳトランジスタ（Ｍ５）により構成され、
前記差動入力回路（２ａ）の能動負荷（６ａ）に電流が流れ飽和領域で動作する第２のＭＯＳトランジスタ（Ｍ４ａ）のドレイン・ソース間電圧をＶｄｓ（Ｍ４ａ）とし、前記第１のＭＯＳトランジスタ（Ｍ１４ａ）のゲート・ソース間電圧をＶｇｓ１（Ｍ１４ａ）、第３のＭＯＳトランジスタ（Ｍ５）のゲート・ソース間電圧をＶｇｓ３（Ｍ５）としたとき、
Ｖｇｓ３（Ｍ５）  −  Ｖｇｓ１（Ｍ１４ａ）  ≧    Ｖｄｓ（Ｍ４ａ）
を満たす関係となるように構成されていることを特徴とする演算増幅器。
【請求項３】
第１電源線（Ｎ１）と第２電源線（Ｎ２）との間に接続され、第１電流源（４）、差動信号が入力される差動入力トランジスタ（５）、および、能動負荷（６）を備える差動入力回路（２）と、
前記能動負荷（６）に生じる電圧を増幅して出力するＡＢ級出力回路（３）と、を備え、
前記ＡＢ級出力回路（３）は、電流を供給する第２電流源（９）、前記第２電流源の供給電流が分配される一対の第１トランジスタ（Ｍ７／Ｍ８）、この一対の第１トランジスタ（Ｍ７／Ｍ８）によりバイアスが規定され前記第１及び第２電源線間に通電端子が直列接続された一対の第２トランジスタ（Ｍ５／Ｍ６）により構成されてＡＢ級動作する出力段（８）を備え、
前記差動入力回路（２）の能動負荷（６）と前記ＡＢ級出力回路（３）との間に、前記第２電流源（９）による前記差動入力回路（２）への供給電流の流入を低減させるインピーダンス変換回路（１０ｄ）を備え、
前記インピーダンス変換回路（１０ｄ）は、前記第２電流源（９）の電流をコレクタエミッタ間に主に通電するＰＮＰ形のバイポーラトランジスタ（Ｔｒ１）を用いたエミッタフォロワ回路により構成され、
前記差動入力回路（２）の能動負荷（６）は、前記第２電源線（Ｎ２）に接続される回路がＮチャネル型の第４のＭＯＳトランジスタ（Ｍ４）を用いて構成され、前記出力段（８）は前記第２電源線（Ｎ２）に接続される回路がＮチャネル型の第５のＭＯＳトランジスタ（Ｍ６）により構成され、
前記ＰＮＰ形のバイポーラトランジスタ（Ｔｒ１）のベースエミッタ間の接合部飽和電圧をＶｆ（Ｔｒ１）とし、前記差動入力回路（２）の能動負荷（６）に電流が流れ飽和領域で動作するときの第４のＭＯＳトランジスタ（Ｍ４）のドレイン・ソース間電圧をＶｄｓ（Ｍ４）とし、前記第５のＭＯＳトランジスタ（Ｍ６）のゲート・ソース間の電圧をＶｇｓ５（Ｍ６）としたとき、
Ｖｇｓ５（Ｍ６）  −  Ｖｆ（Ｔｒ１）  ≧  Ｖｄｓ（Ｍ４）
の関係を満たすように構成されることを特徴とする演算増幅器。
【請求項４】
第１電源線（Ｎ１）と第２電源線（Ｎ２）との間に接続され、第１電流源（４ａ）、差動信号が入力される差動入力トランジスタ（５ａ）、および、能動負荷（６ａ）を備える差動入力回路（２ａ）と、
前記能動負荷（６ａ）に生じる電圧を増幅して出力するＡＢ級出力回路（３ａ）と、を備え、
前記ＡＢ級出力回路（３ａ）は、電流を供給する第２電流源（９ａ）、前記第２電流源の供給電流が分配される一対の第１トランジスタ（Ｍ７／Ｍ８）、この一対の第１トランジスタ（Ｍ７／Ｍ８）によりバイアスが規定され前記第１及び第２電源線間に通電端子が直列接続された一対の第２トランジスタ（Ｍ５／Ｍ６）により構成されてＡＢ級動作する出力段（８）を備え、
前記差動入力回路（２ａ）の能動負荷（６ａ）と前記ＡＢ級出力回路（３ａ）との間に、前記第２電流源（９ａ）による前記差動入力回路（２ａ）への供給電流の流入を低減させるインピーダンス変換回路（１０ｆ）を備え、
前記インピーダンス変換回路（１０ｆ）は、前記第２電流源（９ａ）の電流をコレクタエミッタ間に主に通電するＮＰＮ形のバイポーラトランジスタ（Ｔｒ２）を用いたエミッタフォロワ回路により構成され、
前記差動入力回路（２ａ）の能動負荷（６ａ）は、前記第１電源線（Ｎ１）に接続される回路がＰチャネル型の第４のＭＯＳトランジスタ（Ｍ４ａ）により構成され、前記出力段（８）は前記第１電源線（Ｎ１）に接続される回路がＰチャネル型の第５のＭＯＳトランジスタ（Ｍ５）により構成され、
前記ＮＰＮ形のバイポーラトランジスタ（Ｔｒ２）のベースエミッタ間の接合部飽和電圧をＶｆ（Ｔｒ２）とし、前記差動入力回路（２）の能動負荷（６）に電流が流れ飽和領域で動作するときの第４のＭＯＳトランジスタ（Ｍ４ａ）のドレイン・ソース間電圧をＶｄｓ（Ｍ４ａ）とし、前記第５のＭＯＳトランジスタ（Ｍ５）のゲート・ソース間の電圧をＶｇｓ５（Ｍ５）としたとき、
Ｖｇｓ５（Ｍ５）  −  Ｖｆ（Ｔｒ２）  ≧  Ｖｄｓ（Ｍ４ａ）
の関係を満たすように構成されることを特徴とする演算増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、演算増幅器に関する。
【背景技術】
【０００２】
この種の演算増幅器は、その一例として出力段にプッシュプル回路を採用し、Ｂ級又はＡＢ級動作させることで電力消費を抑制している構成のものがある。このプッシュプル回路は適切なバイアスが与えられＡＢ級動作するとクロスオーバー歪みを低減できる。この演算増幅器の一例が特許文献１に開示されている。
【０００３】
この特許文献１記載の差動ＡＢ級増幅回路は、差動入力回路となる第１差動増幅器、第２差動増幅器とＡＢ級出力回路とを備える。このとき、第１及び第２の差動増幅器は差動入力トランジスタに能動負荷を接続した構成であり、この能動負荷の出力がＡＢ級出力回路内の最終段のＭＯＳトランジスタのゲートに直接接続されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−０１９１１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
プッシュプル型の出力段はＡＢ級動作するとき所定のバイアスが印加される。所定バイアスがプッシュプル型の出力段に印加されたときに、回路設計バラつき等に応じてオフセット電流が生じてしまうと、差動入力回路の能動負荷にオフセット電流ΔＩが流入／流出してしまい、回路伝達特性に悪影響を及ぼしてしまう虞がある。差動入力回路の出力インピーダンスは高いため、オフセット電流ΔＩに応じたプッシュプル出力回路の出力オフセット電圧ΔＶの感度が大きくなり、このオフセットの影響に応じて入出力伝達精度が悪化してしまう。
【０００６】
本発明は、上記事情に鑑みてなされたもので、その目的は、ＡＢ級出力回路の回路バラつき等に伴うオフセット電流の影響を抑制し入出力伝達精度を極力向上できるようにした演算増幅器を提供することにある。
【課題を解決するための手段】
【０００７】
請求項１記載の発明によれば、差動入力回路は第１電源線と第２電源線との間に接続され能動負荷から信号出力するが、ＡＢ級出力回路は能動負荷に生じる電圧を増幅して出力する。ＡＢ級出力回路は、一対の第２トランジスタがＡＢ級動作することで信号出力する。
【０００８】
このとき、ＡＢ級出力回路の回路バラつきに伴い、第２電流源の供給電流が差動入力回路側に大きく流れ込む虞があるが、請求項１記載の発明によれば、差動入力回路の能動負荷とＡＢ級出力回路との間にインピーダンス変換回路を設けているので、第２電流源の供給電流が差動入力回路へ流れこむ電流量を低減できる。
【０００９】
このため、ＡＢ級出力回路の回路バラつき等を生じたとしても、当該回路バラつき等に伴うオフセット電流の影響を抑制でき入出力伝達精度を極力向上できる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１実施形態に係る演算増幅器を示す回路構成図
【図２】動作点と出力段の出力電流を概略的に示す説明図
【図３】本発明の第２実施形態に係る演算増幅器を示す回路構成図（図１相当図）
【図４】本発明の第３実施形態に係る演算増幅器を示す回路構成図（図１相当図）
【図５】本発明の第４実施形態に係る演算増幅器を示す回路構成図（図１相当図）
【図６】本発明の第５実施形態に係る演算増幅器を示す回路構成図（図１相当図）
【図７】本発明の第６実施形態に係る演算増幅器を示す回路構成図（図１相当図）
【図８】本発明の第７実施形態に係る演算増幅器を示す回路構成図（図１相当図）
【発明を実施するための形態】
【００１１】
以下、演算増幅器の幾つかの実施形態について図面を参照しながら説明する。各実施形態において実質的に同一又は類似部分には同一符号を付して必要に応じて説明を省略し、各実施形態では特徴部分を中心に説明する。
【００１２】
（第１の実施形態）
図１は演算増幅器の回路構成例を示す。この演算増幅器１は、差動入力回路２及びＡＢ級出力回路３を具備する。差動入力回路２は、電源（第１電源線）ＶＤＤのノードＮ１とグランド（第２電源線）ＶＳＳのノードＮ２との間に、電流源４、差動入力トランジスタ５、この差動入力トランジスタ５の能動負荷６を接続して構成され、差動入力トランジスタ５に差動入力電圧が与えられるように構成されている。
【００１３】
差動入力トランジスタ５は、一対のＰチャネル型ＭＯＳトランジスタ（以下ＰＭＯＳトランジスタ）Ｍ１，Ｍ２により構成される。これらのＰＭＯＳトランジスタＭ１，Ｍ２はそのソースが共通接続されて電流源４から定電流が与えられ、これらのドレインが能動負荷６に接続されている。
【００１４】
能動負荷６は、一対のＮチャネル型ＭＯＳトランジスタ（以下ＮＭＯＳトランジスタ）Ｍ３，Ｍ４により構成されている。ＮＭＯＳトランジスタＭ３のドレイン・ゲートは共通接続されており、そのソースはグランドＶＳＳのノードＮ２に接続されている。
【００１５】
また、出力側のＮＭＯＳトランジスタＭ４は、そのゲートがＮＭＯＳトランジスタＭ３のゲートに共通接続されており、これによりＮＭＯＳトランジスタＭ３，Ｍ４はカレントミラー回路を構成する。ＮＭＯＳトランジスタＭ４のドレインが能動負荷６の出力として構成される。この能動負荷６の出力はＡＢ級出力回路３に与えられる。
【００１６】
ＡＢ級出力回路３は、バイアス設定回路７とプッシュプル型の出力段８とを備える。出力段８は、Ｐチャネル型ＭＯＳトランジスタ（以下ＰＭＯＳトランジスタ）Ｍ５、及び、Ｎチャネル型ＭＯＳトランジスタ（以下ＮＭＯＳトランジスタ）Ｍ６を備える。電源ＶＤＤのノードＮ１とグランドＶＳＳのノードＮ２との間には、ＰＭＯＳトランジスタＭ５のソース・ドレイン、および、ＮＭＯＳトランジスタＭ６のドレイン・ソース、が直列接続されており、これらのトランジスタＭ５及びＭ６の共通ドレイン端子が演算増幅器１の出力ＯＵＴとなる。
【００１７】
バイアス設定回路７は、電流源９、Ｐチャネル型ＭＯＳトランジスタ（以下ＰＭＯＳトランジスタ）Ｍ７、Ｎチャネル型ＭＯＳトランジスタ（以下ＮＭＯＳトランジスタ）Ｍ８、ソースフォロワ回路１０、第１のバイアス回路１１、および、第２のバイアス回路１２を備える。
【００１８】
ＮＭＯＳトランジスタＭ８のドレイン、および、ＰＭＯＳトランジスタＭ７のソースはノードＮ１１において共通接続され、これらの共通接続ノードＮ１１は、出力段８を構成するＰＭＯＳトランジスタＭ５のゲートに接続されている。
【００１９】
また、ＮＭＯＳトランジスタＭ８のソース、および、ＰＭＯＳトランジスタＭ７のドレインはノードＮ１２において共通接続され、これらの共通接続ノードＮ１２は、出力段８のＮＭＯＳトランジスタＭ６のゲートに接続されている。
【００２０】
本実施形態において、ソースフォロワ回路１０は例えばＰＭＯＳトランジスタＭ９により構成される。このＰＭＯＳトランジスタＭ９はそのドレインがノードＮ１２に接続されると共にソースがグランドＶＳＳのノードＮ２に接続され、そのゲートは差動入力回路２の出力（能動負荷６の出力：ＰＭＯＳトランジスタＭ２及びＮＭＯＳトランジスタＭ４の共通ドレイン接続ノードＮ３）に接続されている。
【００２１】
第１のバイアス回路１１は、ＮＭＯＳトランジスタＭ８のゲートに所定のバイアスを印加する回路であり、例えば電流源１３、およびダイオード接続された２つ（複数）のＮＭＯＳトランジスタＭ１０及びＭ１１を備える。
【００２２】
電流源１３は、ＮＭＯＳトランジスタＭ１０のドレインに定電流を与える。このＮＭＯＳトランジスタＭ１０は、そのドレイン・ゲートが共通接続されると共に、この共通接続ノードがＮＭＯＳトランジスタＭ８のゲートに接続されている。また、ＮＭＯＳトランジスタＭ１０のソースには、ＮＭＯＳトランジスタＭ１１のドレインが接続されている。このＮＭＯＳトランジスタＭ１１はそのドレイン・ゲートが共通接続されており、ソースがグランドＶＳＳに接続されている。
【００２３】
また、第２のバイアス回路１２は、ＰＭＯＳトランジスタＭ７のゲートに所定のバイアスを印加する回路であり、例えばダイオード接続された２つ（複数）のＰＭＯＳトランジスタＭ１２，Ｍ１３、および電流源１４を備える。電流源１４はＰＭＯＳトランジスタＭ１３のドレインから定電流を引く。
【００２４】
ＰＭＯＳトランジスタＭ１３はそのドレイン・ゲートが共通接続されると共に、ＰＭＯＳトランジスタＭ１２のゲートに接続されている。またＰＭＯＳトランジスタＭ１３のソースにはＰＭＯＳトランジスタＭ１２のドレインが接続されている。このＰＭＯＳトランジスタＭ１２は、そのドレイン・ゲートが共通接続されており、ソースが電源ＶＤＤに接続されている。
【００２５】
これにより、第１及び第２のバイアス回路１１及び１２は、それぞれＭＯＳトランジスタＭ８及びＭ７のゲートに所定のバイアスを印加できる。第１および第２のバイアス回路１１及び１２は、一対のＭＯＳトランジスタＭ８及びＭ７のドレイン／ソース間に流れる電流を制御することで、一対のＭＯＳトランジスタＭ５及びＭ６のゲートバイアスを規定する。
【００２６】
これらの第１及び第２のバイアス回路１１及び１２は、出力段８の出力端子ＯＵＴの負荷電流が最大定格値−最小定格値まで変動したとしても、ＭＯＳトランジスタＭ５及びＭ６が共にオフすることがなくなるようなバイアス電圧をＭＯＳトランジスタＭ７及びＭ８のゲートに印加する。これにより出力段８をＡＢ級動作させている。
【００２７】
本実施形態に示す回路を用いたときには、トランジスタＭ７／Ｍ１３、Ｍ５／Ｍ１２、トランジスタＭ８／Ｍ１０、Ｍ６／Ｍ１１、がそれぞれレプリカとなるトランジスタに構成されており、電流源１３、１４の電流量、各トランジスタのゲート幅Ｗ又は／及びゲート長Ｌの比に応じて各バイアスを適切な値に調整し、出力段８をＡＢ級動作させることができる。
【００２８】
本実施形態の特徴点は、電流源９の供給電流が差動入力回路２側に極力流れ込まないようにしている点にある。例えばオフセット電流ΔＩがＡＢ級出力回路３から差動入力回路２側に流れ込むような回路構成を採用すると、ノードＮ１１，Ｎ１２のバイアス電位が変化し、これにより出力ＯＵＴの電圧が変化してしまう。そこで、本実施形態では、差動入力回路２とＡＢ級出力回路３との間に、電圧フォロワ回路としてソースフォロワ回路１０を設けている。
【００２９】
以下、各トランジスタの閾値電圧等の関係性について説明する。電流源４は差動入力回路２の能動負荷６に電流を流し、電流源９は、ＭＯＳトランジスタＭ７及びＭ８に通電することで、プッシュプル型の出力段８の各ＭＯＳトランジスタＭ５，Ｍ６のゲートバイアスを規定する。
【００３０】
電流源４が差動入力回路２の能動負荷６に電流を流すときには、当該能動負荷６のＭＯＳトランジスタＭ４は飽和領域で動作する。この飽和領域におけるＭＯＳトランジスタＭ４のドレイン・ソース間電圧をＶｄｓ（Ｍ４）とする。また、ＭＯＳトランジスタＭ９のゲート・ソース間電圧をＶｇｓ１（Ｍ９）とする。また、ＭＯＳトランジスタＭ６のゲート・ソース間電圧をＶｇｓ３（Ｍ６）とする。
【００３１】
このとき、
Ｖｇｓ３（Ｍ６）  −  Ｖｇｓ１（Ｍ９）  ≧    Ｖｄｓ（Ｍ４）  …（１）
を満たす関係となるように構成されていることが望ましい。このとき、出力段８のＭＯＳトランジスタＭ６の閾値電圧Ｖｔよりも、電圧バッファ回路を構成するＭＯＳトランジスタＭ９の閾値電圧Ｖｔを十分に小さく構成すると良い。
【００３２】
すると、差動入力回路２が正常に動作できると共に出力段８がＡＢ級動作可能となり、トランジスタＭ４、Ｍ９の各端子の信号変動範囲を確保できる。この（１）式の関係を満たすためには、例えばＭＯＳトランジスタＭ９とＭ６の閾値電圧Ｖｔを互いに異なるように設定する必要があるが、ＭＯＳ製造工程において、互いに異なる閾値電圧Ｖｔとなる製造工程を採用して製造すれば良い。
【００３３】
後述実施形態に示すように、ＭＯＳトランジスタＭ９に代えて他のインピーダンス変換回路１０ａ（バッファ１０ｂ含む）の回路構成を用いても良い。ただフィードバック段数の多い回路はアナログ回路を構成する際に遅延の影響も大きくなる。このため、本実施形態に示すように、１つのＭＯＳトランジスタＭ９のみでインピーダンス変換回路１０を構成することがより望ましい。
【００３４】
前述した構成の作用を説明する。差動入力回路２の出力がノードＮ１２に与えられている。このため、ＭＯＳトランジスタＭ５及びＭ６のゲート電圧を制御することでＭＯＳトランジスタＭ５及びＭ６に流れる電流を制御する。
【００３５】
図２は、各ＭＯＳトランジスタＭ５、Ｍ６にバイアスが印加されたときの出力電流Ｉoutと各ＭＯＳトランジスタＭ５、Ｍ６の通電端子（ソース／ドレイン）の端子電流との関係を示している。
【００３６】
この図２に示すように、出力電流Ｉout＝０のときにも各ＭＯＳトランジスタＭ５及びＭ６にはアイドリング電流Iａが流れる。このアイドリング電流Ｉａが流れる動作点から出力電流Ｉoutが上昇するときには、ＭＯＳトランジスタＭ５の電流量Ｉ（Ｍ５）が上昇し、出力電流Ｉoutが低下するときには、ＭＯＳトランジスタＭ６の電流量Ｉ（Ｍ６）が上昇する。したがってＢ級動作に見られるようなクロスオーバー歪みを低減できる。
【００３７】
ＭＯＳトランジスタＭ５及びＭ６のゲートは共に高入力インピーダンスであり、第１および第２のバイアス回路１１及び１２の入力もＭＯＳトランジスタＭ１０，Ｍ１３のゲート入力であるため高入力インピーダンスとなる。したがって、電流源９の主通電経路は、ＭＯＳトランジスタＭ７及びＭ８のドレイン・ソース間、ＭＯＳトランジスタＭ９のソース・ドレイン間になり、電流源９の電流はＭＯＳトランジスタＭ９のゲート側にはほとんど流れない。
【００３８】
本実施形態によれば、電流源９が回路設計バラつき等に応じてその標準値からの電流量差を生じたとしても、ＡＢ級出力回路３の前段の差動入力回路２側に流れ込むことがほとんどなくなる。これにより、オフセット電流ΔＩの影響を抑制でき入出力伝達精度を極力高精度にできる。
【００３９】
また、出力段８のＭＯＳトランジスタＭ６の閾値電圧Ｖｔよりも、電圧バッファ回路を構成するＭＯＳトランジスタＭ９の閾値電圧Ｖｔを十分に小さく構成している。すると、オフセット電流ΔＩを抑制しながら各回路の動作範囲を確保できる。これにより、ＭＯＳトランジスタを用いたＡＢ級出力回路３において、簡単な構成でオフセット特性を良好にした演算増幅器１を提供できる。
【００４０】
（第２実施形態）
図３は第２実施形態を示す。前述実施形態と同一又は類似機能を備える部分については同一又は類似符号を付して説明を省略し異なる部分について説明する。この第２実施形態では、１段（１つ）のＭＯＳトランジスタＭ９に代えて、バッファ１０ｂ、電流源１０ｃを別々の構成にした形態を示す。
【００４１】
この図３中には、図１に示す第１及び第２のバイアス回路１１及び１２の回路構成をブラックボックス化して示している。この図３に示すように、インピーダンス変換回路１０に代わるインピーダンス変換回路１０ａは、バッファ１０ｂ及び電流源１０ｃを備える。バッファ１０ｂは、能動負荷６の出力ノードＮ３とノードＮ１２（ＭＯＳトランジスタＭ６のゲート）との間に接続されている。このバッファ１０ｂは、高入力インピーダンス、低出力インピーダンスの構成であり、差動入力回路２の出力信号を増幅しノードＮ１２に出力する。
【００４２】
また、電流源１０ｃはノードＮ１２とノードＮ２との間に接続されている。電流源１０ｃは、電流源９と同一電流を流すように、その通電電流量が設定されている。原理的には、電流源９の電流は、全て電流源１０ｃに吸収される。しかし、回路バラつき等に応じて電流源９及び１０ｃの電流量が少しでも異なると、オフセット電流ΔＩが差動入力回路２側に流れこもうとする。しかし、このオフセット電流ΔＩは、バッファ１０ｂの出力端子から当該バッファ１０ｂに吸収されることになる。
【００４３】
すると、回路構成上、電流源９と電流源１０ｃの差分となるオフセット電流ΔＩを生じたとしても、当該電流ΔＩはバッファ１０ｂの出力端子から当該バッファ１０ｂの内部に吸収されることになり、差動入力回路２とＡＢ級出力回路３とが独立動作するものと見做すことができる。したがって本実施形態においても前述実施形態と同様の作用効果を奏する。
なお、前述では電流源１０ｃを設けた形態を示したが、バッファ１０ｂの出力段が電流源１０ｃと同等の電流駆動能力を有していれば、電流源１０ｃを設けなくても良い。
【００４４】
（第３実施形態）
図４は第３実施形態を示す。前述実施形態と同一又は類似機能を備える部分については同一又は類似符号を付して説明を省略し異なる部分について説明する。この第３実施形態では、第２実施形態に示したバッファ１０ｂの具体構成例を示す。この図４に示すように、バッファ１０ｂは、電流源１３と、Ｐチャネル型のＭＯＳトランジスタＭ２１及びＭ２２と、Ｎチャネル型のＭＯＳトランジスタＭ２３及びＭ２４とを備える。
【００４５】
ＭＯＳトランジスタＭ２１及びＭ２２のソースは互いに共通接続されており、この共通接続ノードに電流源１３から定電流が供給される。ＭＯＳトランジスタＭ２１のゲートは差動入力回路２の能動負荷６の出力ノードＮ３に接続され、バッファ１０ｂはＭＯＳトランジスタＭ２１のゲートに信号を入力する。
【００４６】
ＭＯＳトランジスタＭ２３のドレイン・ゲート間は接続されており、そのソースは第２電源線Ｎ２に接続されている。これにより、ＭＯＳトランジスタＭ２３はダイオード接続されている。ＭＯＳトランジスタＭ２３及びＭ２４のゲートは共通接続されており、ＭＯＳトランジスタＭ２４のソースはグランドＶＳＳのノードＮ２に接続されている。これによりＭＯＳトランジスタＭ２３及びＭ２４はカレントミラー接続されている。
【００４７】
また、ＭＯＳトランジスタＭ２２及びＭ２４のドレインは共通接続されており、この共通接続ノードがＭＯＳトランジスタＭ２２のゲートに接続されており、この接続ノードがノードＮ１２に接続されている。
【００４８】
このバッファ１０ｂは、信号がＭＯＳトランジスタＭ２１のゲートに入力されるため高入力インピーダンスである。また、電流源９及び１０ｃの差分のオフセット電流ΔＩは、ＭＯＳトランジスタＭ２２のゲートからソースＭＯＳトランジスタＭ２４のドレイン・ソース間を通じて流れ込むことになる。このような本実施形態においても前述の第２実施形態と同様の作用効果を奏する。
【００４９】
（第４実施形態）
図５は第４実施形態を示す。前述実施形態と同一又は類似機能を備える部分については同一又は類似符号を付して説明を省略し異なる部分について説明する。この第４実施形態では、第１実施形態に示したＭＯＳトランジスタＭ９に代えて、１のＰＮＰ形のバイポーラトランジスタＴｒ１を用いて構成した形態を示す。
【００５０】
バイポーラトランジスタＴｒ１は、そのエミッタがノードＮ１２に接続され、そのコレクタがノードＮ２に接続されている。そしてトランジスタＴｒ１のベースは能動負荷６の出力ノードＮ３に接続されている。このバイポーラトランジスタＴｒ１は電圧バッファ回路１０ｄを構成する。
【００５１】
ここで、電流源４が差動入力回路２の能動負荷６に電流を通電するときには、当該能動負荷６のＭＯＳトランジスタＭ４は飽和領域で動作する。この飽和領域におけるＭＯＳトランジスタＭ４のドレイン・ソース間電圧をＶｄｓ（Ｍ４）とする。また、バイポーラトランジスタＴｒ１のベースエミッタ間の接合部飽和電圧をＶｆ（Ｔｒ１）とする。また、ＭＯＳトランジスタＭ６のゲート・ソース間電圧をＶｇｓ５（Ｍ６）とする。
【００５２】
このとき、
Ｖｇｓ５（Ｍ６）  −  Ｖｆ（Ｔｒ１）  ≧    Ｖｄｓ（Ｍ４）  …（２）
を満たす関係となるように構成されていることが望ましい。出力段８のＭＯＳトランジスタＭ６の閾値電圧Ｖｔよりも、電圧バッファ回路を構成するバイポーラトランジスタＴｒ１の接合部飽和電圧Ｖｆを十分に小さく設定すると良い。すると、差動入力回路２及び出力段８が適切なバイアスが与えられることになって正常に動作可能となり、トランジスタＭ４、Ｔｒ１の各端子の信号変動範囲を確保できる。
【００５３】
ここで通常動作する際、電流源９は、バイポーラトランジスタＴｒ１のコレクタエミッタ間に電流を流すが、この電流は一部バイポーラトランジスタＴｒ１のベース電流として差動入力回路２の能動負荷６側に流れる。しかし、このバイポーラトランジスタＴｒ１のベース電流は無視できる程度に小さいため、前述実施形態と同様にインピーダンス変換回路１０ｄとして動作させることでオフセット電流ΔＩによる悪影響を抑制できる。
【００５４】
この図４に示す回路はＢｉＣＭＯＳ工程を用いて製造すれば良い。またＭＯＳ工程のみしか用いることができない場合であっても、ＭＯＳトランジスタに生じる寄生バイポーラトランジスタを使用することでバイポーラトランジスタＴｒ１を構成しても良い。この場合、プロセス変更することなく回路構成できる。
【００５５】
本実施形態によれば、電流源９が、回路設計バラつき等に応じてその電流量にオフセット電流ΔＩを生じたとしても、ＡＢ級出力回路３の前段の差動入力回路２側に流れ込む電流量を低減できる。これにより、オフセット電流ΔＩの影響を抑制でき入出力伝達精度を極力向上できる。
【００５６】
また、出力段８のＭＯＳトランジスタＭ６の閾値電圧Ｖｔよりも、バイポーラトランジスタＴｒ１の接合部飽和電圧Ｖｆを十分に一定以上小さく構成している。これにより、オフセット電流ΔＩを抑制しながら各回路の動作範囲を確保できる。
【００５７】
（第５実施形態）
図６は第５実施形態を示す。前述実施形態と同一又は類似機能を備える部分については同一又は類似符号を付して説明を行う。第１〜第４実施形態では、差動入力回路２の出力信号について回路１０、１０ａ、１０ｄを介してノードＮ１２に入力させる形態を示したが、この第５実施形態では、差動入力回路２の出力信号について電圧バッファ回路１０ｅを介してノードＮ１１に入力させる形態を示す。
【００５８】
図６に示すように、差動入力回路２に代わる差動入力回路２ａは、電源電圧ＶＤＤ側のノードＮ１側に能動負荷６ａを備える。また、差動入力回路２ａは、グランドＶＳＳ側のノードＮ２側に電流源４ａを備える。そして、これらの電流源４ａと能動負荷６ａとの間に差動入力トランジスタ５ａを備える。
【００５９】
差動入力トランジスタ５ａは、Ｎチャネル型のＭＯＳトランジスタＭ１ａ及びＭ２ａを備え、当該トランジスタＭ１ａ及びＭ２ａのソースを共通接続して構成される。電流源４ａはトランジスタＭ１ａ及びＭ２ａの共通接続ノードとノードＮ２との間に接続して構成される。
【００６０】
差動入力トランジスタ５ａの電源電圧ＶＤＤ側には能動負荷６ａが接続されている。この能動負荷６ａはＰチャネル型のＭＯＳトランジスタＭ３ａ及びＭ４ａを備え、ＭＯＳトランジスタＭ３ａのゲートドレイン間を接続すると共に、ＭＯＳトランジスタＭ３ａ及びＭ４ａのゲートを共通接続して構成されている。そして、これらのＭＯＳトランジスタＭ３ａ及びＭ４ａのソースは電源ＶＤＤの供給ノードＮ１に接続されている。
【００６１】
能動負荷６ａの出力は、ＭＯＳトランジスタＭ２ａのドレインとＭ４ａのドレインとの共通接続ノードＮ３ａに設定され、このノードＮ３ａの出力がＡＢ級出力回路３ａに与えられる。ＡＢ級出力回路３ａは、第１実施形態のＡＢ級出力回路３とほぼ同様の構成となっているが、異なるところは電源ＶＤＤのノードＮ１側に電圧バッファ回路１０ｅとなるＮチャネル型のＭＯＳトランジスタＭ１４ａを設けているところである。
【００６２】
このＭＯＳトランジスタＭ１４ａは、ＭＯＳトランジスタＭ７及びＭ８の共通接続ノードＮ１１にソースを接続すると共に、電源電圧ＶＤＤのノードＮ１にドレインを接続し、さらにＭＯＳトランジスタＭ１４ａのゲートをＭＯＳトランジスタＭ２ａ及びＭ４ａの共通接続ノードに接続している。このＭＯＳトランジスタＭ１４ａは電圧バッファ回路１０ｅとして動作する。
【００６３】
ここで、電流源４ａが差動入力回路２の能動負荷６に電流を通電するときには、ＭＯＳトランジスタＭ４ａは飽和領域で動作する。この飽和領域におけるＭＯＳトランジスタＭ４ａのドレイン・ソース間電圧をＶｄｓ（Ｍ４ａ）とする。また、ＭＯＳトランジスタＭ１４ａのゲート・ソース間電圧をＶｇｓ１（Ｍ１４ａ）とする。また、ＭＯＳトランジスタＭ５のゲート・ソース間電圧をＶｇｓ３（Ｍ５）とする。
【００６４】
このとき、
Ｖｇｓ３（Ｍ５）  −  Ｖｇｓ１（Ｍ１４ａ）  ≧    Ｖｄｓ（Ｍ４ａ）  …（３）
を満たす関係となるように構成されていることが望ましい。出力段８のＭＯＳトランジスタＭ５の閾値電圧Ｖｔよりも、電圧バッファ回路を構成するＭＯＳトランジスタＭ１４ａの閾値電圧Ｖｔを十分に小さく構成すると良い。すると、差動入力回路２及び出力段８が通常動作可能となり、トランジスタＭ４ａ、Ｍ１４ａの各端子の信号変動範囲を確保できる。回路の対称性を考慮すれば動作は前述実施形態と同様であるため説明を省略する。これにより前述実施形態とほぼ同様の効果を奏する。
【００６５】
（第６実施形態）
図７は第６実施形態を示す。前述実施形態と同一又は類似機能を備える部分については同一又は類似符号を付して説明を省略する。この図７に示す構成では、図６のＮチャネル型のＭＯＳトランジスタＭ１４ａに代えて、ＮＰＮ形のバイポーラトランジスタＴｒ２を用いて構成している。このバイポーラトランジスタＴｒ２はエミッタフォロワ回路として構成され電圧バッファ回路１０ｆとして機能する。
【００６６】
このような回路構成のとき、次に示す条件を満たすように構成することが望ましい。ここで飽和領域におけるＭＯＳトランジスタＭ４ａのドレイン・ソース間電圧をＶｄｓ（Ｍ４ａ）とする。またバイポーラトランジスタＴｒ２のベースエミッタ間の接合部飽和電圧をＶｆ（Ｔｒ２）とする。また、ＭＯＳトランジスタＭ５のゲート・ソース間電圧をＶｇｓ５（Ｍ５）とする。
【００６７】
このとき、
Ｖｇｓ５（Ｍ５）  −  Ｖｆ（Ｔｒ２）  ≧    Ｖｄｓ（Ｍ４ａ）  …（４）
を満たす関係となるように構成することが望ましい。出力段８のＭＯＳトランジスタＭ５の閾値電圧Ｖｔよりも、バッファ回路１０ｆを構成するＭＯＳトランジスタＭ１４ａの閾値電圧Ｖｔを十分に小さく構成すると良い。本実施形態によっても前述実施形態とほぼ同様の作用効果を奏する。
【００６８】
（第７実施形態）
図８は第７実施形態を示す。前述実施形態と同一又は類似機能を備える部分については同一又は類似符号を付して説明を省略する。
【００６９】
この図８に示す構成では、図６に示したＭＯＳトランジスタＭ１４ａによる電圧バッファ回路１０ｅに代えて、インピーダンス変換回路１０ｇを設けている。このインピーダンス変換回路１０ｇは、バッファ１０ｂａと電流源１０ｃａとに分けて構成されている。この構成は図３とほぼ同様の構成であり作用も同様となる。したがって、このような回路構成を適用した場合においても、前述実施形態とほぼ同様の効果を奏する。
【００７０】
（他の実施形態）
本発明は前述実施形態に限定されるものではなく、例えば、以下に示す変形又は拡張が可能である。第１及び第２のバイアス回路１１及び１２が適切なバイアスをＭＯＳトランジスタＭ７及びＭ８のゲートに印加することでＭＯＳトランジスタＭ５及びＭ６をＡＢ級動作させることができれば、第１、第２のバイアス回路１１、１２はそれぞれどのような回路構成を適用しても良い。
【００７１】
なお、特許請求の範囲に付した括弧付き符号は本願明細書の構成要素に対応する符号を付したものであり構成要素の一例を挙げたものである。したがって、本願に係る発明は当該特許請求の範囲の構成要素に付した符号の要素に限られるわけではなく、特許請求の範囲内の用語又はその均等の範囲で様々な拡張が可能である。
【符号の説明】
【００７２】
図面中、１は演算増幅器、２、２ａは差動入力回路、３、３ａはＡＢ級出力回路、４、９、９ａは電流源、５、５ａは差動入力トランジスタ、６、６ａは能動負荷、７、７ａはバイアス設定回路、８は出力段、１０、１０ａ、１０ｄ、１０ｅ、１０ｆ、１０ｇはインピーダンス変換回路、Ｎ１は電源のノード（第１電源線）、Ｎ２はグランドのノード（第２電源線）、Ｍ４、Ｍ４ａはＭＯＳトランジスタ、Ｍ５はＭＯＳトランジスタ、Ｍ６はＭＯＳトランジスタ（Ｍ５／Ｍ６は一対の第２トランジスタ）、Ｍ７はＭＯＳトランジスタ、Ｍ８はＭＯＳトランジスタ（Ｍ７／Ｍ８は一対の第１トランジスタ）、を示す。
【図１】
0005974998.tif 000002
【図２】
0005974998.tif 000003
【図３】
0005974998.tif 000004
【図４】
0005974998.tif 000005
【図５】
0005974998.tif 000006
【図６】
0005974998.tif 000007
【図７】
0005974998.tif 000008
【図８】
0005974998.tif 000009