(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成されたフィン状半導体層と、
前記フィン状半導体層の周囲に形成された第１の絶縁膜と、
前記フィン状半導体層上に形成された柱状半導体層と、
前記柱状半導体層の幅は前記フィン状半導体層の幅と同じであって、前記フィン状半導体層の上部と前記柱状半導体層の下部とに形成された拡散層と、
前記柱状半導体層の上部に形成された拡散層と、
前記柱状半導体層の周囲に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の周囲に形成された金属ゲート電極と、
前記金属ゲート電極に接続され、前記フィン状半導体層に直交する方向に延在する金属ゲート配線と、
前記金属ゲート配線に接続された金属ゲートパッドと、を有し、
前記金属ゲート電極の幅と前記金属ゲートパッドの幅とは前記金属ゲート配線の幅よりも広くされていることを特徴とする半導体装置。
【請求項２】
前記金属ゲートパッド上に形成されたコンタクト、をさらに有し、
前記コンタクトの底の領域を除いた、前記金属ゲート電極上面と前記金属ゲート配線上面と前記金属ゲートパッド上面の全ての上面上に窒化膜が形成されており、
前記金属ゲート電極上面上の前記窒化膜の高さと前記金属ゲート配線上面上の全面の前記窒化膜の高さと前記金属ゲートパッド上面上の前記コンタクトの底面を除く部分の前記窒化膜の高さは同じであることを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
半導体集積回路、中でもＭＯＳトランジスタを用いた集積回路は、高集積化の一途を辿っている。この高集積化に伴って、その中で用いられているＭＯＳトランジスタはナノ領域まで微細化が進んでいる。ＭＯＳトランジスタの微細化が進むと、リーク電流の抑制が困難となるため、必要な電流量を確保することが必要になるために回路の占有面積を小さくすることが困難となることがあった。このような事情の下、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲートが柱状半導体層を取り囲む構造のSurrounding Gate Transistor（以下、ＳＧＴと略す。）が提案された（例えば、特許文献１〜３を参照）。
【０００３】
このように、ゲート電極にポリシリコンではなくメタルを用いることにより、空乏化を抑制することができ、かつ、ゲート電極を低抵抗化することができる。しかしながら、このような場合では、メタルゲートを形成した後の工程において、常にメタルゲートによるメタル汚染を考慮した製造工程にすることが必要となる。
【０００４】
また、従来のＭＯＳトランジスタにおいて、その製造時におけるメタルゲートプロセスと高温プロセスとを両立させるため、高温プロセス後にメタルゲートを作成するメタルゲートラストプロセスが実用化されている（例えば、非特許文献１を参照）。
即ち、従来、ＭＯＳトランジスタは、ポリシリコンでゲートを作成した後、ポリシリコンの上から層間絶縁膜を堆積し、ＣＭＰ（化学機械研磨）によりポリシリコンゲートを露出する。そして、そのポリシリコンゲートをエッチングで加工した後、メタルを堆積する製造方法によって製造されている。このため、ＳＧＴにおいても、メタルゲートプロセスと高温プロセスとを両立させるために、高温プロセス後にメタルゲートを作成するメタルゲートラストプロセスを用いることが必要となる。ＳＧＴでは、柱状シリコン層の上部がゲートよりも高い位置にあるため、メタルゲートラストプロセスを用いるにあたって何らかの工夫が必要となる。
【０００５】
また、ゲート配線と基板間の寄生容量を低減するために、従来のＭＯＳトランジスタでは、第１の絶縁膜を用いている。例えば、ＦＩＮＦＥＴ（例えば、非特許文献２を参照）では、１つのフィン状半導体層の周囲に第１の絶縁膜を形成し、続いて、その第１の絶縁膜をエッチバックし、フィン状半導体層を露出させることで、ゲート配線と基板間の寄生容量を低減している。このため、ＳＧＴにおいてもゲート配線と基板との間に生じる寄生容量を低減するために、第１の絶縁膜を用いることが必要となる。なお、ＳＧＴは、フィン状半導体層に加え、さらに柱状半導体層を備えているため、柱状半導体層を形成するために何らかの工夫が必要となる。
【０００６】
また、従来のＳＧＴの製造工程において、柱状シリコン層のコンタクト孔をマスクを用いてエッチングにより形成した後、平面状シリコン層とゲート配線のためのコンタクト孔をマスクを用いてエッチングにより形成している（例えば、特許文献４を参照）。即ち、従来は、コンタクトのために２つのマスクが使用されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平２−７１５５６号公報
【特許文献２】特開平２−１８８９６６号公報
【特許文献３】特開平３−１４５７６１号公報
【特許文献４】特開２０１１−２５８７８０号公報
【非特許文献】
【０００８】
【非特許文献１】A 45nm Logic Technology with High-k+Metal Gate Transistors, Strained Silicon, 9 Cu Interconnect Layers, 193nm Dry Patterning, and 100% Pb-free Packaging, IEDM2007 K.Mistry et.al, pp 247-250
【非特許文献２】High performance 22/20nm FinFET CMOS devices with advanced high-K/metal gate scheme, IEDM2010 CC.Wu, et. al, 27.1.1-27.1.4.
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、上述した事情に鑑みなされたものであり、ゲート配線と基板との間に生じる寄生容量を低減し、ゲートラストプロセスであって、コンタクトのためのマスクを一枚のみ使用する半導体装置の製造方法に適合している半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の第１の観点に係る半導体装置は、
半導体基板上に形成されたフィン状半導体層と、
前記フィン状半導体層の周囲に形成された第１の絶縁膜と、
前記フィン状半導体層上に形成された柱状半導体層と、
前記柱状半導体層の幅は前記フィン状半導体層の幅と同じであって、前記フィン状半導体層の上部と前記柱状半導体層の下部とに形成された拡散層と、
前記柱状半導体層の上部に形成された拡散層と、
前記柱状半導体層の周囲に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の周囲に形成された金属ゲート電極と、
前記金属ゲート電極に接続され、前記フィン状半導体層に直交する方向に延在する金属ゲート配線と、
前記金属ゲート配線に接続された金属ゲートパッドと、を有し、
前記金属ゲート電極の幅と前記金属ゲートパッドの幅とは前記金属ゲート配線の幅よりも広くされていることを特徴とする。
【００１１】
前記金属ゲートパッド上に形成されたコンタクト、をさらに有し、
前記コンタクトの底の領域を除いた、前記金属ゲート電極上面と前記金属ゲート配線上面と前記金属ゲートパッド上面の全ての上面上に窒化膜が形成されており、
前記金属ゲート電極上面上の前記窒化膜の高さと前記金属ゲート配線上面上の全面の前記窒化膜の高さと前記金属ゲートパッド上面上の前記コンタクトの底面を除く部分の前記窒化膜の高さは同じであることが好ましい。
【発明の効果】
【００１２】
本発明によれば、ゲート配線と基板との間に生じる寄生容量を低減しうる、ゲートラストプロセスである半導体装置の製造方法に適合している半導体装置を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】（ａ）は本発明に係る半導体装置の平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図２】（ａ）は本発明に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図３】（ａ）は本発明に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図４】（ａ）は本発明に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図５】（ａ）は本発明に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図６】（ａ）は本発明に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図７】（ａ）は本発明に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図８】（ａ）は本発明に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図９】（ａ）は本発明に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図１０】（ａ）は本発明に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図１１】（ａ）は本発明に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図１２】（ａ）は本発明に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図１３】（ａ）は本発明に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図１４】（ａ）は本発明に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図１５】（ａ）は本発明に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図１６】（ａ）は本発明に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図１７】（ａ）は本発明に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図１８】（ａ）は本発明に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図１９】（ａ）は本発明に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図２０】（ａ）は本発明に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図２１】（ａ）は本発明に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図２２】（ａ）は本発明に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図２３】（ａ）は本発明に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図２４】（ａ）は本発明に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図２５】（ａ）は本発明に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図２６】（ａ）は本発明に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図２７】（ａ）は本発明に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図２８】（ａ）は本発明に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図２９】（ａ）は本発明に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図３０】（ａ）は本発明に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図３１】（ａ）は本発明に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図３２】（ａ）は本発明に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図３３】（ａ）は本発明に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図３４】（ａ）は本発明に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図３５】（ａ）は本発明に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図３６】（ａ）は本発明に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図３７】（ａ）は本発明に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図３８】（ａ）は本発明に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図３９】（ａ）は本発明に係る半導体装置の製造方法を説明するための平面図であり、（ｂ）は（ａ）のＸ−Ｘ’線での断面図であり、（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【発明を実施するための形態】
【００１４】
本発明の実施形態に係る半導体装置の製造方法、及び、その製造方法により得られる半導体装置を、図面を参照しながら説明する。
【００１５】
以下、シリコン基板上にフィン状シリコン層を形成し、フィン状シリコン層の周囲に第１の絶縁膜を形成し、フィン状シリコン層の上部に柱状シリコン層を形成する製造方法について説明する。
まず、図２に示すように、シリコン基板１０１上にフィン状シリコン層を形成するための第１のレジスト１０２を形成する。
【００１６】
次に、図３に示すように、シリコン基板１０１をエッチングすることで、フィン状シリコン層１０３を形成する。ここでは、レジストをマスクとしてフィン状シリコン層を形成したが、レジストに代えて、酸化膜や窒化膜などのハードマスクを用いることもできる。
【００１７】
続いて、図４に示すように、第１のレジスト１０２を除去する。
【００１８】
続いて、図５に示すように、フィン状シリコン層１０３の周囲に、酸化物からなる第１の絶縁膜１０４を堆積することで形成する。第１の絶縁膜としては、このような堆積法によることに代えて、高密度プラズマによる酸化膜や、低圧化学気相堆積による酸化膜を用いることもできる。
【００１９】
続いて、図６に示すように、第１の絶縁膜１０４をエッチバックし、フィン状シリコン層１０３の上部を露出させる。ここまでは、特許文献２のフィン状シリコン層の製法と同様である。
【００２０】
続いて、図７に示すように、フィン状シリコン層１０３に直交するように第２のレジスト１０５を形成する。フィン状シリコン層１０３とレジスト１０５とが直交する部分が柱状シリコン層となる。このようにライン状のレジストを用いることができるため、パターン形成後にレジストが倒れ込む可能性が低く、安定したプロセスとなる。
【００２１】
続いて、図８に示すように、フィン状シリコン層１０３をエッチングにより成形する。これにより、フィン状シリコン層１０３と第２のレジスト１０５とが直交する部分が柱状シリコン層１０６となる。このため、柱状シリコン層１０６の幅は、フィン状シリコン層１０３の幅と等しくなる。そしてこの結果、フィン状シリコン層１０３の上部に柱状シリコン層１０６が形成され、フィン状シリコン層１０３の周囲に第１の絶縁膜１０４が形成される構造となる。
【００２２】
続いて、図９に示すように、第２のレジスト１０５を除去する。
【００２３】
以下、柱状シリコン層上部とフィン状シリコン層の上部と柱状シリコン層下部とに不純物を注入し、拡散層を形成する方法について説明する。
【００２４】
即ち、まず、図１０に示すように、第２の酸化膜１０７を堆積し、第１の窒化膜１０８を形成する。ここでは、柱状シリコン層の側壁に不純物が注入されることが防止できればよいので、第１の窒化膜１０８は、柱状シリコン層側壁にサイドウォール状に形成されればよい。この後、柱状シリコン層の上部は、ゲート絶縁膜及びポリシリコンゲート電極によって覆われるので、そのように覆われる前に、柱状シリコン層の上部に拡散層を形成することがよい。
【００２５】
続いて、図１１に示すように、第１の窒化膜１０８をエッチングし、サイドウォール状に残存させる。
【００２６】
続いて、図１２に示すように、砒素、リン、ボロンなどの不純物を注入し、柱状シリコン層上部に拡散層１１０、フィン状シリコン層１０３の上部に拡散層１０９、１１１を形成する。
【００２７】
続いて、図１３に示すように、第１の窒化膜１０８と第２の酸化膜１０７とを除去する。
【００２８】
続いて、図１４を参照して、熱処理を行う。フィン状シリコン層１０３上部の拡散層１０９、１１１は互いに接触し、拡散層１１２が形成される。以上の工程を経ることで、柱状シリコン層１０６の上部とフィン状シリコン層１０３の上部と柱状シリコン層１０６の下部とに不純物が注入され、拡散層１１０、１１２が形成される。
【００２９】
以下、ポリシリコンでポリシリコンゲート電極、ポリシリコンゲート配線及びポリシリコンゲートパッドを作製する方法について説明する。この方法では、層間絶縁膜を堆積した後、ＣＭＰ（化学機械研磨）により、ポリシリコンゲート電極、ポリシリコンゲート配線及びポリシリコンゲートパッドを露出するため、ＣＭＰにより柱状シリコン層の上部が露出しないようにすることが必要となる。
【００３０】
即ち、まず、図１５に示すように、ゲート絶縁膜１１３を形成し、ポリシリコン１１４を堆積すると共に、その表面を平坦化する。平坦化後のポリシリコン１１４の上面は、柱状シリコン層１０６の上部にある拡散層１１０上のゲート絶縁膜１１３よりも高い位置となるようにする。これにより、層間絶縁膜を堆積した後、ＣＭＰによりポリシリコンゲート電極１１４ａ、ポリシリコンゲート配線１１４ｂ及びポリシリコンゲートパッド１１４ｃを露出させたときに、ＣＭＰによって柱状シリコン層の上部が露出しないようになる。
【００３１】
続いて、第２の窒化膜１１５を堆積する。この第２の窒化膜１１５は、シリサイドをフィン状シリコン層１０３の上部に形成するとき、ポリシリコンゲート電極１１４ａ、ポリシリコンゲート配線１１４ｂ及びポリシリコンゲートパッド１１４ｃの上部にシリサイドが形成されることを防止するためのものである。
【００３２】
続いて、図１６に示すように、ポリシリコンゲート電極１１４ａ、ポリシリコンゲート配線１１４ｂ及びポリシリコンゲートパッド１１４ｃを形成するための第３のレジスト１１６を形成する。ポリシリコンゲートパッド１１４ｃは、ゲート配線と基板との間に生じる寄生容量を低減させるため、フィン状シリコン層１０３に対してゲート配線となる部分が直交することが望ましい。また、ポリシリコンゲート電極１１４ａの幅とポリシリコンゲートパッド１１４ｃの幅とは、ポリシリコンゲート配線１１４ｂの幅よりも広いことが好ましい。
【００３３】
続いて、図１７に示すように、第２の窒化膜１１５をエッチングによって形成する。
【００３４】
続いて、図１８に示すように、ポリシリコン１１４をエッチングすることで、ポリシリコンゲート電極１１４ａ、ポリシリコンゲート配線１１４ｂ及びポリシリコンゲートパッド１１４ｃを形成する。
【００３５】
続いて、図１９に示すように、ゲート絶縁膜１１３をエッチングすることでその底部を除去する。
【００３６】
続いて、図２０に示すように、第３のレジスト１１６を除去する。
以上の工程を経ることで、ポリシリコンでポリシリコンゲート電極１１４ａ、ポリシリコンゲート配線１１４ｂ及びポリシリコンゲートパッド１１４ｃが形成される。
【００３７】
ここで、ポリシリコンゲート電極１１４ａ、ポリシリコンゲート配線１１４ｂ及びポリシリコンゲートパッド１１４ｃを形成した後のポリシリコンの上面は、柱状シリコン層１０６上部の拡散層１１０上のゲート絶縁膜１１３よりも高い位置となっている。
【００３８】
以下、フィン状シリコン層上部にシリサイドを形成する方法について説明する。この方法は、ポリシリコンゲート電極１１４ａ、ポリシリコンゲート配線１１４ｂ、ポリシリコンゲートパッド１１４ｃの上部、及び、柱状シリコン層１０６の上部の拡散層１１０において、シリサイドを形成しないことを特徴としている。なお、柱状シリコン層１０６の上部の拡散層１１０にシリサイドを形成する場合、製造工程の数が増加してしまうので好ましくない。
【００３９】
まず、図２１に示すように、第３の窒化膜１１７を堆積する。
【００４０】
次に、図２２に示すように、第３の窒化膜１１７をエッチングすることで、サイドウォール状に残存させる。
【００４１】
続いて、図２３に示すように、ニッケル、コバルトなどの金属を堆積することで、シリサイド１１８をフィン状シリコン層１０３の上部の拡散層１１２の上部に形成する。このとき、ポリシリコンゲート電極１１４ａ、ポリシリコンゲート配線１１４ｂ及びポリシリコンゲートパッド１１４ｃは、第３の窒化膜１１７、第２の窒化膜１１５に覆われ、柱状シリコン層１０６上の拡散層１１０は、ゲート絶縁膜１１３、ポリシリコンゲート電極１１４ａ及びポリシリコンゲート配線１１４ｂによって覆われているので、シリサイドが形成されることがない。
以上の工程を経ることにより、フィン状シリコン層１０３の上部にシリサイドが形成される。
【００４２】
以下、上述した工程により得られた構造物上に、層間絶縁膜を堆積した後、ＣＭＰによりポリシリコンゲート電極１１４ａ、ポリシリコンゲート配線１１４ｂ及びポリシリコンゲートパッド１１４ｃを露出させ、ポリシリコンゲート電極１１４ａ、ポリシリコンゲート配線１１４ｂ及びポリシリコンゲートパッド１１４ｃをエッチングにより除去した後、メタルを堆積するゲートラストの製造方法を示す。
【００４３】
即ち、まず、図２４に示すように、シリサイド１１８を保護するため、第４の窒化膜１１９を堆積する。
【００４４】
次に、図２５に示すように、層間絶縁膜１２０を堆積すると共に、その表面をＣＭＰにより平坦化する。
【００４５】
続いて、図２６に示すように、ＣＭＰによって、ポリシリコンゲート電極１１４ａ、ポリシリコンゲート配線１１４ｂ及びポリシリコンゲートパッド１１４ｃを露出させる。
【００４６】
続いて、図２７に示すように、ポリシリコンゲート電極１１４ａ、ポリシリコンゲート配線１１４ｂ及びポリシリコンゲートパッド１１４ｃをエッチングする。ここでは、ウエットエッチングを使用することが望ましい。
【００４７】
続いて、図２８に示すように、金属１２１を堆積すると共に、その表面を平坦化し、ポリシリコンゲート電極１１４ａ、ポリシリコンゲート配線１１４ｂ及びポリシリコンゲートパッド１１４ｃが存在していた部分に金属１２１を埋めこむ。ここでの埋め込みには、原子層堆積を使用することが好ましい。
【００４８】
続いて、図２９に示すように、金属１２１をエッチングすることで、柱状シリコン層１０６上部の拡散層１１０上におけるゲート絶縁膜１１３を露出させる。これにより、金属ゲート電極１２１ａ、金属ゲート配線１２１ｂ及び金属ゲートパッド１２１ｃが形成される。
【００４９】
以上の工程が、層間絶縁膜を堆積した後、ＣＭＰによりポリシリコンゲートを露出させ、ポリシリコンゲートをエッチングした後、金属層を堆積するゲートラストによる半導体装置の製造方法である。
【００５０】
以下、コンタクトを形成する方法について説明する。ここでは、柱状シリコン層１０６上部の拡散層１１０にシリサイドを形成しないため、コンタクトと柱状シリコン層１０６上部の拡散層１１０とが直接接続されることとなる。
【００５１】
即ち、まず、図３０に示すように、第５の窒化膜１２２を、ポリシリコンゲート配線１１４ｂの幅の半分より厚く、ポリシリコンゲート電極１１４ａの幅の半分、かつ、ポリシリコンゲートパッド１１４ｃの幅の半分よりも薄くなるように堆積する。これにより、柱状シリコン層１０６上と金属ゲートパッド１２１ｃ上にコンタクト孔１２３、１２４が形成される。後の工程で実施される窒化膜エッチングによって、コンタクト孔１２３、１２４の底部における第５の窒化膜１２２とゲート絶縁膜１１３とが除去されることとなる。このため、柱状シリコン層上部のコンタクト孔１２３と、金属ゲートパッド１２１ｃの上部のコンタクト孔１２４のためのマスクが不要となる。
【００５２】
次に、図３１に示すように、フィン状シリコン層１０３上にコンタクト孔１２６を形成するための第４のレジスト１２５を形成する。
【００５３】
続いて、図３２に示すように、第５の窒化膜１２２と層間絶縁膜１２０とをエッチングすることにより、コンタクト孔１２６を形成する。
【００５４】
続いて、図３３に示すように、第４のレジスト１２５を除去する。
【００５５】
続いて、図３４に示すように、第５の窒化膜１２２と第４の窒化膜１１９とゲート絶縁膜１１３とをエッチングすることにより、シリサイド１１８と拡散層１１０とを露出させる。
【００５６】
続いて、図３５に示すように、金属を堆積し、コンタクト１２７、１２８、１２９を形成する。
【００５７】
以上の工程を経ることにより、半導体装置にコンタクト１２７、１２８、１２９を形成することができる。この製造方法によれば、柱状シリコン層１０６上部の拡散層１１０にシリサイドを形成しないため、コンタクト１２８と柱状シリコン層１０６上部の拡散層１１０とが直接接続されることとなる。
【００５８】
以下、金属配線層を形成する方法について説明する。
即ち、まず、図３６に示すように、金属１３０を堆積する。
【００５９】
次に、図３７に示すように、金属配線を形成するための第５のレジスト１３１、１３２、１３３を形成する。
【００６０】
続いて、図３８に示すように、金属１３０をエッチングし、金属配線１３４、１３５、１３６を形成する。
【００６１】
続いて、図３９に示すように、第５のレジスト１３１、１３２、１３３を除去する。
以上の工程を経ることにより、金属配線層である金属配線１３４、１３５、１３６が形成される。
【００６２】
図１に、上述した製造方法によって製造される半導体装置を図１に示す。
図１に示す半導体装置は、基板１０１上に形成されたフィン状シリコン層１０３と、フィン状シリコン層１０３の周囲に形成された第１の絶縁膜１０４と、フィン状シリコン層１０３上に形成された柱状シリコン層１０６と、柱状シリコン層１０６の幅はフィン状シリコン層１０３の幅と等しく、フィン状シリコン層１０３の上部と柱状シリコン層１０６の下部に形成された拡散層１１２とを備える。
【００６３】
図１に示す半導体装置は、さらに、柱状シリコン層１０６の上部に形成された拡散層１１０と、フィン状シリコン層１０３の上部における拡散層１１２の上部に形成されたシリサイド１１８と、柱状シリコン層１０６の周囲に形成されたゲート絶縁膜１１３と、ゲート絶縁膜の周囲に形成された金属ゲート電極１２１ａと、金属ゲート電極１２１ａに接続されたフィン状シリコン層１０３に直交する方向に延在する金属ゲート配線１２１ｂと、金属ゲート配線１２１ｂに接続された金属ゲートパッド１２１ｃとを備える。ここで、金属ゲート電極１２１ａと金属ゲートパッド１２１ｃの幅は金属ゲート配線１２１ｂの幅よりも広くされている。
【００６４】
図１に示す半導体装置は、拡散層１１０上に形成されたコンタクト１２８を有するとともに、拡散層１１０とコンタクト１２８とが直接接続されている構造を備えている。
【００６５】
以上説明したとおり、本発明の実施形態によれば、ゲート配線と基板との間に生じる寄生容量を低減しうる、ゲートラストプロセスであって、コンタクトのためのマスクを一枚のみ使用するＳＧＴの製造方法、及び、それにより得られるＳＧＴの構造が提供される。
【００６６】
また、上記実施形態における半導体装置の製造方法によれば、従来のＦＩＮＦＥＴの製造方法をベースとするため、フィン状シリコン層１０３、第１の絶縁膜１０４、柱状シリコン層１０６を容易に形成することができる。
【００６７】
また、従来の方法では、柱状シリコン層上部にシリサイドを形成しており、この方法では、ポリシリコンの堆積温度がシリサイドを形成するための温度より高いことから、シリサイドはポリシリコンゲート形成後に形成することが必要となる。このため、シリコン柱上部にシリサイドを形成する場合、ポリシリコンゲートを形成した後、ポリシリコンゲート電極の上部に穴を開け、その穴の側壁に絶縁膜のサイドウォールを形成した後、さらにシリサイドを形成し、開けた穴に絶縁膜を埋めるという工程を経ることになり、製造工程数の増加を招くという欠点があった。
【００６８】
これに対し、上記実施形態によれば、ポリシリコンゲート電極１１４ａとポリシリコンゲート配線１１４ｂとを形成する以前に拡散層を形成し、柱状シリコン層１０６をポリシリコンゲート電極１１４ａで覆い、シリサイドをフィン状シリコン層１０３の上部にのみ形成する。そして、ポリシリコンでゲートを作成し、さらに層間絶縁膜１２０を堆積した後、ＣＭＰ（化学機械研磨）によりポリシリコンゲートを露出させ、ポリシリコンゲートをエッチングする。しかる後、金属を堆積するという、メタルゲートラストの製造方法を用いることができる。このため、この半導体装置の製造方法によれば、メタルゲートを有するＳＧＴを容易に製造することができる。
【００６９】
また、ポリシリコンゲート電極１１４ａとポリシリコンゲートパッド１１４ｃの幅は、ポリシリコンゲート配線１１４ｂの幅よりも広くし、金属ゲートを形成した後に、ポリシリコンゲートをエッチングすることで形成された穴に、ポリシリコンゲート配線１１４ｂの幅の半分より厚く、ポリシリコンゲート電極１１４ａの幅の半分、かつ、ポリシリコンゲートパッド１１４ｃの幅の半分よりも薄い第５の窒化膜１２２を堆積している。これにより、柱状シリコン層１０６上と金属ゲートパッド１２１ｃ上とにコンタクト孔１２３、１２４を形成することができるため、従来のＳＧＴの製造方法において必要とされていた、柱状シリコン層のコンタクト孔をマスクを用いてエッチングする工程が不要となる。即ち、コンタクト形成のためのマスクを１つのみとすることができる。
【００７０】
なお、本発明は、その広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。
【００７１】
［付記１］
シリコン基板上にフィン状シリコン層を形成し、前記フィン状シリコン層の周囲に第一の絶縁膜を形成し、前記フィン状シリコン層の上部に柱状シリコン層をその幅が前記フィン状シリコン層の幅と等しくなるように形成する第１工程と、
前記第１工程に続いて、前記柱状シリコン層上部、前記フィン状シリコン層上部、及び前記柱状シリコン層下部にそれぞれ不純物を注入し拡散層を形成する第２工程と、
前記第２工程に続いて、ゲート絶縁膜、ポリシリコンゲート電極、ポリシリコンゲート配線、及びポリシリコンゲートパッドを作成するとともに、前記ゲート絶縁膜が前記柱状シリコン層の周囲と上部を覆い、前記ポリシリコンゲート電極が前記ゲート絶縁膜を覆い、前記ポリシリコンゲート電極と、前記ポリシリコンゲート配線と前記ポリシリコンゲートパッドとを形成した後のポリシリコンの上面とを、前記柱状シリコン層上部の前記拡散層上に位置する前記ゲート絶縁膜よりも高い位置とし、前記ポリシリコンゲート電極と前記ポリシリコンゲートパッドの幅とは前記ポリシリコンゲート配線の幅よりも広くする第３工程と、
前記第３工程に続いて、前記フィン状シリコン層上部の前記拡散層上部にシリサイドを形成する第４工程と、
前記第４工程に続いて、層間絶縁膜を堆積し、前記ポリシリコンゲート電極と、前記ポリシリコンゲート配線と、前記ポリシリコンゲートパッドとを露出し、前記ポリシリコンゲート電極と、前記ポリシリコンゲート配線と、前記ポリシリコンゲートパッドとをエッチングし、その後、金属層を堆積し、金属ゲート電極、金属ゲート配線及び金属ゲートパッドを形成するとともに、前記金属ゲート配線は、前記金属ゲート電極に接続され、前記フィン状シリコン層に直交する方向に延在させるように形成する第５工程と、
前記第５工程に続いて、前記柱状シリコン層上部の前記拡散層を直接接続するコンタクトを形成する第６工程と、を有する、
ことを特徴とする半導体装置の製造方法。
［付記２］
前記シリコン基板上にフィン状シリコン層を形成するための第１のレジストを形成し、前記第１のレジストを用いて、前記シリコン基板をエッチングし、前記フィン状シリコン層を形成し、その後に前記第１のレジストを除去し、
前記フィン状シリコン層の周囲に第１の絶縁膜を堆積し、前記第１の絶縁膜をエッチバックし、前記フィン状シリコン層の上部を露出させ、
前記フィン状シリコン層に直交するように第２のレジストを形成し、前記第２のレジストを用いて、前記フィン状シリコン層をエッチングすると共に、前記第２のレジストを除去することにより、前記フィン状シリコン層と前記第２のレジストとが直交する部分が前記柱状シリコン層となるように前記柱状シリコン層を形成する、
ことを特徴とする付記１に記載の半導体装置の製造方法。
［付記３］
前記シリコン基板上に形成されたフィン状シリコン層と、前記フィン状シリコン層の周囲に形成された第１の絶縁膜と、前記フィン状シリコン層の上部に形成された柱状シリコン層とを有する構造の上から、第２の酸化膜を堆積し、前記第２の酸化膜上に第１の窒化膜を形成し、前記第１の窒化膜をエッチングすることにより、サイドウォール状に残存させ、
その後、不純物を注入することで、前記柱状シリコン層上部と前記フィン状シリコン層上部とに拡散層を形成すると共に、前記第１の窒化膜と前記第２の酸化膜とを除去し、しかる後に熱処理を行う、
ことを特徴とする付記１に記載の半導体装置の製造方法。
［付記４］
前記シリコン基板上に形成されたフィン状シリコン層と、前記フィン状シリコン層の周囲に形成された第１の絶縁膜と、前記フィン状シリコン層の上部に形成された柱状シリコン層と、前記フィン状シリコン層の上部と前記柱状シリコン層の下部とに形成された拡散層と、前記柱状シリコン層の上部に形成された拡散層と、を有する構造において、
ゲート絶縁膜を形成し、ポリシリコンを堆積すると共に、当該ポリシリコンを平坦化した後のポリシリコンの上面が前記柱状シリコン層上部にある拡散層上の前記ゲート絶縁膜よりも高い位置となるように平坦化し、
第２の窒化膜を堆積し、前記ポリシリコンゲート電極、前記ポリシリコンゲート配線及び前記ポリシリコンゲートパッドとを形成するための第３のレジストを形成し、前記第３のレジストを用いて前記第２の窒化膜と前記ポリシリコンとをエッチングし、前記ポリシリコンゲート電極、前記ポリシリコンゲート配線及び前記ポリシリコンゲートパッドを形成するとともに、前記ゲート絶縁膜をエッチングし、しかる後に、第３のレジストを除去する、
ことを特徴とする付記１に記載の半導体装置の製造方法。
［付記５］
第３の窒化膜を堆積し、前記第３の窒化膜をエッチングすることで、サイドウォール状に残存させた後、金属層を堆積し、シリサイドを前記フィン状シリコン層の上部にある拡散層の上部に形成する、ことを特徴とする付記４に記載の半導体装置の製造方法。
［付記６］
第４の窒化膜を堆積し、層間絶縁膜を堆積すると共に平坦化し、前記ポリシリコンゲート電極、前記ポリシリコンゲート配線及び前記ポリシリコンゲートパッドを露出させ、前記ポリシリコンゲート電極、前記ポリシリコンゲート配線及び前記ポリシリコンゲートパッドを除去し、前記ポリシリコンゲート電極及び前記ポリシリコンゲート配線と前記ポリシリコンゲートパッドが存在していた部分に金属を埋めこみ、前記金属をエッチングすることにより、前記柱状シリコン層上部における前記拡散層上のゲート絶縁膜を露出させ、前記金属ゲート電極、前記金属ゲート配線及び前記金属ゲートパッドを形成する、
ことを特徴とする付記５に記載の半導体装置の製造方法。
［付記７］
前記ポリシリコンゲート配線の幅の半分よりも厚く、前記ポリシリコンゲート電極の幅の半分、かつ、前記ポリシリコンゲートパッドの幅の半分よりも薄い第５の窒化膜を堆積することにより、前記柱状シリコン層上と前記金属ゲートパッド上とにコンタクト孔を形成する、ことを特徴とする付記６に記載の半導体装置の製造方法。
［付記８］
半導体基板上に形成されたフィン状半導体層と、
前記フィン状半導体層の周囲に形成された第１の絶縁膜と、
前記フィン状半導体層上に形成された柱状半導体層と、
前記柱状半導体層の幅は前記フィン状半導体層の幅と同じであって、前記フィン状半導体層の上部と前記柱状半導体層の下部とに形成された拡散層と、
前記柱状半導体層の上部に形成された拡散層と、
前記フィン状半導体層の上部にある拡散層の上部に形成されたシリサイドと、
前記柱状半導体層の周囲に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の周囲に形成された金属ゲート電極と、
前記金属ゲート電極に接続され、前記フィン状半導体層に直交する方向に延在する金属ゲート配線と、
前記金属ゲート配線に接続された金属ゲートパッドと、を有し、
前記金属ゲート電極の幅と前記金属ゲートパッドの幅とは前記金属ゲート配線の幅よりも広くされており、
前記柱状半導体層上部に形成された前記拡散層上に形成されたコンタクトと、をさらに有し、
前記柱状半導体層上部に形成された前記拡散層と前記コンタクトとは直接接続されている、
ことを特徴とする半導体装置。
【符号の説明】
【００７２】
１０１．シリコン基板
１０２．第１のレジスト
１０３．フィン状シリコン層
１０４．第１の絶縁膜
１０５．第２のレジスト
１０６．柱状シリコン層
１０７．第２の酸化膜
１０８．第１の窒化膜
１０９．拡散層
１１０．拡散層
１１１．拡散層
１１２．拡散層
１１３．ゲート絶縁膜
１１４．ポリシリコン
１１４ａ．ポリシリコンゲート電極
１１４ｂ．ポリシリコンゲート配線
１１４ｃ．ポリシリコンゲートパッド
１１５．第２の窒化膜
１１６．第３のレジスト
１１７．第３の窒化膜
１１８．シリサイド
１１９．第４の窒化膜
１２０．層間絶縁膜
１２１．金属層（金属）
１２１ａ．金属ゲート電極
１２１ｂ．金属ゲート配線
１２１ｃ．金属ゲートパッド
１２２．第５の窒化膜
１２３．コンタクト孔
１２４．コンタクト孔
１２５．第４のレジスト
１２６．コンタクト孔
１２７．コンタクト
１２８．コンタクト
１２９．コンタクト
１３０．金属
１３１．第５のレジスト
１３２．第５のレジスト
１３３．第５のレジスト
１３４．金属配線
１３５．金属配線
１３６．金属配線
【図１】
0005986618.tif 000002
【図２】
0005986618.tif 000003
【図３】
0005986618.tif 000004
【図４】
0005986618.tif 000005
【図５】
0005986618.tif 000006
【図６】
0005986618.tif 000007
【図７】
0005986618.tif 000008
【図８】
0005986618.tif 000009
【図９】
0005986618.tif 000010
【図１０】
0005986618.tif 000011
【図１１】
0005986618.tif 000012
【図１２】
0005986618.tif 000013
【図１３】
0005986618.tif 000014
【図１４】
0005986618.tif 000015
【図１５】
0005986618.tif 000016
【図１６】
0005986618.tif 000017
【図１７】
0005986618.tif 000018
【図１８】
0005986618.tif 000019
【図１９】
0005986618.tif 000020
【図２０】
0005986618.tif 000021
【図２１】
0005986618.tif 000022
【図２２】
0005986618.tif 000023
【図２３】
0005986618.tif 000024
【図２４】
0005986618.tif 000025
【図２５】
0005986618.tif 000026
【図２６】
0005986618.tif 000027
【図２７】
0005986618.tif 000028
【図２８】
0005986618.tif 000029
【図２９】
0005986618.tif 000030
【図３０】
0005986618.tif 000031
【図３１】
0005986618.tif 000032
【図３２】
0005986618.tif 000033
【図３３】
0005986618.tif 000034
【図３４】
0005986618.tif 000035
【図３５】
0005986618.tif 000036
【図３６】
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【図３７】
0005986618.tif 000038
【図３８】
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【図３９】
0005986618.tif 000040