(57)【特許請求の範囲】
【請求項１】
増幅器のうちの利得トランジスタであって、前記利得トランジスタは、入力信号を受信し、増幅された信号を与えるように構成され、前記増幅器は、単出力動作モードに基づいて単一の出力信号を与え、および多出力動作モードに基づいて複数の出力信号を与えるように構成され、
前記利得トランジスタと接地との間に結合された、および前記単出力動作モードに基づいて第１のソースディジェネレーションインダクタンスを与え、および前記多出力動作モードに基づいて第２のソースディジェネレーションインダクタンスを与えるように構成された、構成可能ディジェネレーションインダクタと、
前記利得トランジスタに結合され、前記増幅された信号に基づいて第１の出力信号を選択的に与えるように構成された第１のトランジスタと、
前記利得トランジスタに結合され、前記増幅された信号に基づいて第２の出力信号を選択的に与えるように構成された第２のトランジスタと
を備える装置。
【請求項２】
前記第１のトランジスタは、前記増幅された信号を受信するように構成され、前記第２のトランジスタは、前記増幅された信号を受信するように構成され、前記単一の出力信号は、前記第１の出力信号または前記第２の出力信号を含み、前記複数の出力信号は、前記第１の出力信号および前記第２の出力信号を含む、請求項１に記載の装置。
【請求項３】
前記第２のソースディジェネレーションインダクタンスは、前記第１のソースディジェネレーションインダクタンスよりも小さい、請求項１に記載の装置。
【請求項４】
前記構成可能ディジェネレーションインダクタは、
第１のノードと接地との間に結合された第１のインダクタと、前記第１のノードは、前記利得トランジスタに結合され、
前記第１のノードと第２のノードとの間に結合された第２のインダクタと、
前記第２のノードと接地との間に結合されたシャントトランジスタと
を備える、請求項１に記載の装置。
【請求項５】
前記構成可能ディジェネレーションインダクタは、
前記利得トランジスタと特定のノードとの間で結合された第１のインダクタと、
前記特定のノードと接地との間に結合された第２のインダクタと、
前記特定のノードと接地との間に結合されたシャントトランジスタと
を備える、請求項１に記載の装置。
【請求項６】
前記第１のトランジスタと前記第２のトランジスタの一方が前記単出力動作モードに基づいて有効にされるように構成され、前記第１のトランジスタと前記第２のトランジスタが前記多出力動作モードに基づいて有効にされるように構成される、請求項１に記載の装置。
【請求項７】
前記入力信号を受信するように構成された第２の利得トランジスタと、
前記第２の利得トランジスタに結合された第３のトランジスタと、
前記第２の利得トランジスタに結合された第４のトランジスタと、ここにおいて、前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタおよび前記第４のトランジスタのうちの１つは、前記単出力動作モードに基づいて前記単一の出力信号を与えるように構成され、ここにおいて、前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタおよび前記第４のトランジスタのうちの少なくとも２つは、前記多出力動作モードに基づいて前記複数の出力信号を与えるように構成される、
をさらに備える、請求項１に記載の装置。
【請求項８】
前記利得トランジスタの第１のソースおよび前記第２の利得トランジスタの第２のソースは、互いに結合され、および前記構成可能ディジェネレーションインダクタに結合される、請求項７に記載の装置。
【請求項９】
第２の入力信号を受信するように構成された第２の利得トランジスタと、
前記第２の利得トランジスタに結合された第３のトランジスタと、
前記第２の利得トランジスタに結合された第４のトランジスタと、ここにおいて、前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタおよび前記第４のトランジスタのうちの１つは、前記単出力動作モードに基づいて前記単一の出力信号を与えるように構成され、およびここにおいて、前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタおよび前記第４のトランジスタのうちの少なくとも２つは前記多出力動作モードに基づいて前記複数の出力信号を与えるように構成され、
前記第２の利得トランジスタに結合された、および前記単出力動作モードに基づいて第３のソースディジェネレーションインダクタンスを与え、および前記多出力動作モードに基づいて第４のソースディジェネレーションインダクタンスを与えるように構成された、第２の構成可能ディジェネレーションインダクタと
をさらに備える、請求項１に記載の装置。
【請求項１０】
前記利得トランジスタは、前記単出力動作モードに基づいて第１のバイアス電流によってバイアスされ、および前記多出力動作モードに基づいて第２のバイアス電流によってバイアスされるように構成され、前記第２のバイアス電流は前記第１のバイアス電流を超えている、請求項１に記載の装置。
【請求項１１】
前記利得トランジスタの第１の可変利得は、前記第１のバイアス電流に基づき、ここにおいて、前記利得トランジスタの第２の可変利得は、前記第２のバイアス電流に基づき、ここにおいて、前記第１のバイアス電流、前記第２のバイアス電流、またはその両方は、調整可能である、請求項１０に記載の装置。
【請求項１２】
前記利得トランジスタに結合された、および入力無線周波数（ＲＦ）信号を受信し、前記利得トランジスタに前記入力ＲＦ信号を与えるように構成された、入力整合回路をさらに備える、請求項１に記載の装置。
【請求項１３】
前記入力整合回路は、前記入力整合回路の入力と前記入力整合回路の出力との間で結合されたインダクタを備える、請求項１２に記載の装置。
【請求項１４】
利得トランジスタが、第１のソースディジェネレーションインダクタンスに基づいて入力信号を増幅することと、前記利得トランジスタに結合された第１のトランジスタまたは前記利得トランジスタに結合された第２のトランジスタのうちの１つが、単出力動作モードに基づいて単一の出力信号を生成することと、
前記利得トランジスタが、第２のソースディジェネレーションインダクタンスに基づいて前記入力信号を増幅することと、前記第１のトランジスタおよび前記第２のトランジスタが、多出力動作モードに基づいて複数の出力信号を生成することと
を備える信号増幅の方法。
【請求項１５】
第１のインダクタを介して前記第１のソースディジェネレーションインダクタンスを与えることと、
前記第１のインダクタと第２のインダクタとの並列結合を介して前記第２のソースディジェネレーションインダクタンスを与えることと
をさらに備える、請求項１４に記載の方法。
【請求項１６】
第１のインダクタと第２のインダクタとの直列結合を介して前記第１のソースディジェネレーションインダクタンスを与えることと、
前記第１のインダクタを介して前記第２のソースディジェネレーションインダクタンスを与えることと
をさらに備える、請求項１４に記載の方法。
【請求項１７】
第２の利得トランジスタが、第２の増幅された信号を与えるために、前記単出力動作モードに基づく第３のソースディジェネレーションインダクタンスに基づいて第２の入力信号を増幅することと、
前記第２の利得トランジスタが、前記第２の増幅された信号を与えるために、前記多出力動作モードに基づく第４のソースディジェネレーションインダクタンスに基づいて前記第２の入力信号を増幅することと、ここにおいて、前記単一の出力信号または前記複数の出力信号のうちの少なくとも１つの出力信号は、前記第２の増幅された信号に基づく
をさらに備える、請求項１４に記載の方法。
【請求項１８】
増幅された信号を与えるために入力信号を増幅するための手段と、
単出力動作モードに基づいて第１のソースディジェネレーションインダクタンスを与え、多出力動作モードに基づいて第２のソースディジェネレーションインダクタンスを与えるための手段と、
前記増幅された信号に基づいて第１の出力信号を選択的に与えるための手段と、前記第１の出力信号を前記選択的に与えるための手段は、前記増幅するための手段に結合され、
前記増幅された信号に基づいて第２の出力信号を選択的に与えるための手段と、前記第２の出力信号を前記選択的に与えるための手段は、前記増幅するための手段に結合される、
を備える装置。
【請求項１９】
前記第１のソースディジェネレーションインダクタンスを前記与えるため、および前記第２のソースディジェネレーションインダクタンスを前記与えるため、の手段は、
第１のノードと接地との間に結合される第１のインダクタンスを与えるための手段と、前記第１のノードは、前記入力信号を前記増幅するための手段に結合され、
前記第１のノードと第２のノードとの間で結合される第２のインダクタンスを与えるための手段と、
前記第２のノードを接地にシャントするための手段と
を備える、請求項１８に記載の装置。
【請求項２０】
第２の増幅された信号を与えるために第２の入力信号を増幅するための手段と、
前記単出力動作モードに基づいて第３のソースディジェネレーションインダクタンスを与えるため、および前記多出力動作モードに基づいて第４のソースディジェネレーションインダクタンスを与えるため、の手段と、
をさらに備える、請求項１８に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
[0001]本出願は、その内容全体が参照により本明細書に明確に組み込まれる、２０１３年２月２２日に出願された、同一出願人が所有する米国非仮特許出願第１３／７７５，０３６号の優先権を主張する。
【０００２】
[0002]本開示は、一般に電子機器に関し、より詳細には、増幅器に関する。
【背景技術】
【０００３】
[0003]ワイヤレス通信システムにおけるワイヤレスデバイス（たとえば、セルラーフォンまたはスマートフォン）は、双方向通信のためのデータを送信および受信し得る。ワイヤレスデバイスは、データ送信のための送信機と、データ受信のための受信機とを含み得る。データ送信では、送信機は、無線周波数（ＲＦ）キャリア信号をデータで変調して被変調信号を取得し、被変調信号を増幅して、適切な送信電力レベルを有する出力ＲＦ信号を取得し、アンテナを介して出力ＲＦ信号を基地局に送信し得る。データ受信では、受信機は、アンテナを介して受信ＲＦ信号を取得し得、基地局によって送られたデータを復元するために受信ＲＦ信号を増幅し、処理し得る。
【０００４】
[0004]ワイヤレスデバイスは、複数のキャリア上での同時動作である、キャリアアグリゲーション（carrier aggregation）をサポートし得る。キャリアは、通信のために使用される周波数の範囲を指すことがあり、いくつかの特性に関連付けられ得る。たとえば、キャリアは、そのキャリア上での動作を記述するシステム情報に関連付けられ得る。キャリアは、コンポーネントキャリア（ＣＣ）、周波数チャネル、セルなどと呼ばれることもある。ワイヤレスデバイスによってキャリアアグリゲーションを効率的にサポートすることが望ましい。
【図面の簡単な説明】
【０００５】
【図１】[0005]ワイヤレスシステムと通信するワイヤレスデバイスを示す図。
【図２】[0006]キャリアアグリゲーション（ＣＡ）の様々な例を示す図。
【図３】[0007]図１中のワイヤレスデバイスのブロック図。
【図４】[0008]固定ソースディジェネレーションインダクタンス（source degeneration inductance）をもつ単入力多出力（ＳＩＭＯ：single-input multiple-output）低雑音増幅器（ＬＮＡ：low noise amplifier）の概略図。
【図５Ａ】[0009]構成可能ソースディジェネレーションインダクタンスをもつＳＩＭＯ  ＬＮＡの例示的な設計の概略図。
【図５Ｂ】構成可能ソースディジェネレーションインダクタンスをもつＳＩＭＯ  ＬＮＡの例示的な設計の概略図。
【図５Ｃ】構成可能ソースディジェネレーションインダクタンスをもつＳＩＭＯ  ＬＮＡの例示的な設計の概略図。
【図５Ｄ】構成可能ソースディジェネレーションインダクタンスをもつＳＩＭＯ  ＬＮＡの例示的な設計の概略図。
【図６】[0010]構成可能ソースディジェネレーションインダクタンスをもつ多入力多出力（ＭＩＭＯ：multiple-input multiple-output）ＬＮＡの例示的な設計の概略図。
【図７】[0011]増幅を実行するためのプロセスを示す図。
【発明を実施するための形態】
【０００６】
[0012]以下に示す発明を実施するための形態は、本開示の例示的な設計を説明するものであり、本開示が実施され得る設計のみを表すものではない。「例示的」という用語は、本明細書では、「例、事例、または例示の働きをすること」を意味するために使用する。「例示的」として本明細書で説明するいかなる設計も、必ずしも他の設計よりも好ましいまたは有利であると解釈されるべきであるとは限らない。発明を実施するための形態は、本開示の例示的な設計の完全な理解を与えるための具体的な詳細を含む。本明細書で説明する例示的な設計はこれらの具体的な詳細なしに実施され得ることが当業者には明らかであろう。いくつかの事例では、本明細書で提示する例示的な設計の新規性を不明瞭にしないように、よく知られている構造およびデバイスをブロック図の形式で示す。
【０００７】
[0013]構成可能ソースディジェネレーションインダクタンスをもち、改善された性能を有する、多出力（multi-output）増幅器が本明細書で開示される。これらの増幅器は、たとえば、キャリアアグリゲーションのために、ワイヤレスデバイスに同時に送られる複数の送信信号を受信するために使用され得る。これらの増幅器はまた、ワイヤレス通信デバイス（たとえば、セルラーフォン、スマートフォンなど）、タブレット、携帯情報端末（ＰＤＡ）、ハンドヘルドデバイス、ワイヤレスモデム、ラップトップコンピュータ、スマートブック、ネットブック、コードレスフォン、ワイヤレスローカルループ（ＷＬＬ）局、Ｂｌｕｅｔｏｏｔｈ（登録商標）デバイス、コンシューマー電子デバイスなど、様々な電子回路デバイスのために使用され得る。明快のために、ワイヤレス通信デバイス中の構成可能ソースディジェネレーションインダクタンスをもつ増幅器の使用について以下で説明する。
【０００８】
[0014]図１に、ワイヤレス通信システム１２０および１２２と通信するワイヤレスデバイス１１０を示す。各ワイヤレスシステムは、ロングタームエボリューション（ＬＴＥ：Long Term Evolution）システム、符号分割多元接続（ＣＤＭＡ）システム、モバイル通信用グローバルシステム（ＧＳＭ（登録商標）：Global System for Mobile Communications）システム、ワイヤレスローカルエリアネットワーク（ＷＬＡＮ：wireless local area network）システム、または何らかの他のワイヤレスシステムであり得る。ＣＤＭＡシステムは、広帯域ＣＤＭＡ（ＷＣＤＭＡ（登録商標））、ＣＤＭＡ  １Ｘ、時分割同期ＣＤＭＡ（ＴＤ−ＳＣＤＭＡ：Time Division Synchronous CDMA）、またはＣＤＭＡの何らかの他のバージョンを実装し得る。簡単のために、図１は、２つの基地局１３０および１３２と１つのシステムコントローラ１４０とを含むワイヤレスシステム１２０と、１つの基地局１３４を含むワイヤレスシステム１２２とを示している。概して、ワイヤレスシステムは、任意の数の基地局と、ネットワークエンティティの任意のセットとを含み得る。基地局は、ノードＢ、発展型ノードＢ（ｅＮＢ）、アクセスポイントなどと呼ばれることもある。
【０００９】
[0015]ワイヤレスデバイス１１０は、ユーザ機器（ＵＥ）、移動局、端末、アクセス端末、加入者ユニット、局などと呼ばれることもある。ワイヤレスデバイス１１０は、セルラーフォン、スマートフォン、タブレット、ワイヤレスモデム、携帯情報端末（ＰＤＡ）、ハンドヘルドデバイス、ラップトップコンピュータ、スマートブック、ネットブック、コードレスフォン、ワイヤレスローカルループ（ＷＬＬ）局、Ｂｌｕｅｔｏｏｔｈデバイスなどであり得る。ワイヤレスデバイス１１０はワイヤレスシステム１２０および／または１２２と通信し得る。ワイヤレスデバイス１１０はまた、放送局からの信号、１つまたは複数のグローバルナビゲーション衛星システム（ＧＮＳＳ：global navigation satellite systems）中の衛星（たとえば、衛星１５０）からの信号などを受信し得る。ワイヤレスデバイス１１０は、ＬＴＥ、ＷＣＤＭＡ、ＣＤＭＡ  １Ｘ、ＴＤ−ＳＣＤＭＡ、ＧＳＭ、８０２．１１など、ワイヤレス通信のための１つまたは複数の無線技術をサポートし得る。
【００１０】
[0016]ワイヤレスデバイス１１０は、１０００メガヘルツ（ＭＨｚ）よりも低い周波数をカバーするローバンド（ＬＢ）、１０００ＭＨｚから２３００ＭＨｚまでの周波数をカバーするミッドバンド（ＭＢ）、および／または２３００ＭＨｚよりも高い周波数をカバーするハイバンド（ＨＢ）で動作することが可能であり得る。たとえば、ローバンドは６９８〜９６０ＭＨｚをカバーし得、ミッドバンドは１４７５〜２１７０ＭＨｚをカバーし得、ハイバンドは２３００〜２６９０ＭＨｚと３４００〜３８００ＭＨｚとをカバーし得る。ローバンド、ミッドバンド、およびハイバンドは、帯域の３つのグループ（または帯域グループ）を指し、各帯域グループは、いくつかの周波数帯域（または単に、「帯域」）を含む。各帯域は、最高２００ＭＨｚをカバーし得る。ＬＴＥリリース１１は３５個の帯域をサポートし、それらの帯域は、ＬＴＥ／ＵＭＴＳ帯域と呼ばれ、公開されているドキュメント３ＧＰＰ  ＴＳ  ３６．１０１に記載されている。概して、任意の数の帯域グループが定義され得る。各帯域グループは、上記で与えられた周波数範囲のうちのいずれかに一致することも一致しないこともある、周波数の任意の範囲をカバーし得る。各帯域グループは、任意の数の帯域を含み得る。
【００１１】
[0017]ワイヤレスデバイス１１０は、複数のキャリア上での動作である、キャリアアグリゲーションをサポートし得る。キャリアアグリゲーションはマルチキャリア動作と呼ばれることもある。キャリアは、通信のために使用される周波数の範囲を指すことがあり、いくつかの特性に関連付けられ得る。たとえば、キャリアは、そのキャリア上での動作を記述するシステム情報および／または制御情報に関連付けられ得る。キャリアは、コンポーネントキャリア（ＣＣ）、周波数チャネル、セルなどと呼ばれることもある。帯域は、１つまたは複数のキャリアを含み得る。各キャリアは、ＬＴＥでは最高２０ＭＨｚをカバーし得る。ワイヤレスデバイス１１０は、ＬＴＥリリース１１では、１つまたは２つの帯域中の最高５つのキャリアで構成され得る。
【００１２】
[0018]概して、キャリアアグリゲーション（ＣＡ）は、２つのタイプ、すなわち帯域内ＣＡと帯域間ＣＡとに分類され得る。帯域内ＣＡは、同じ帯域内の複数のキャリア上での動作を指す。帯域間ＣＡは、異なる帯域中の複数のキャリア上での動作を指す。
【００１３】
[0019]図２に、ワイヤレスデバイス１１０によってサポートされ得る様々なＣＡシナリオを示す。簡単のために、図２は、ワイヤレスデバイス１１０が帯域間ＣＡのためにある帯域中の１つのキャリアのみで構成されることを示している。概して、ワイヤレスデバイス１１０は、所与の帯域中の１つまたは複数のキャリアで構成され得る。
【００１４】
[0020]シナリオ２１０は、ローバンド中の帯域Ｘ中の１つのキャリアＣ１およびミッドバンド中の帯域Ｙ中の１つのキャリアＣ２がワイヤレスデバイス１１０のために構成された、帯域間ＣＡをカバーする。シナリオ２２０は、ミッドバンド中の帯域Ｘ中の１つのキャリアＣ１およびハイバンド中の帯域Ｙ中の１つのキャリアＣ２がワイヤレスデバイス１１０のために構成された、帯域間ＣＡをカバーする。シナリオ２３０は、ローバンド中の帯域Ｘ中の１つのキャリアＣ１およびハイバンド中の帯域Ｙ中の１つのキャリアＣ２がワイヤレスデバイス１１０のために構成された、帯域間ＣＡをカバーする。
【００１５】
[0021]シナリオ２４０は、ローバンド中の帯域Ｘ中の１つのキャリアＣ１および同じくローバンド中の帯域Ｙ中の１つのキャリアＣ２がワイヤレスデバイス１１０のために構成された、帯域間ＣＡをカバーする。シナリオ２５０は、ミッドバンド中の帯域Ｘ中の１つのキャリアＣ１および同じくミッドバンド中の帯域Ｙ中の１つのキャリアＣ２がワイヤレスデバイス１１０のために構成された、帯域間ＣＡをカバーする。シナリオ２６０は、ハイバンド中の帯域Ｘ中の１つのキャリアＣ１および同じくハイバンド中の帯域Ｙ中の１つのキャリアＣ２がワイヤレスデバイス１１０のために構成された、帯域間ＣＡをカバーする。
【００１６】
[0022]シナリオ２７０は、ローバンド、またはミッドバンド、またはハイバンド中の帯域Ｘ中の２つの隣接するキャリアＣ１およびＣ２がワイヤレスデバイス１１０のために構成された、隣接帯域内ＣＡをカバーする。シナリオ２８０は、ローバンド、またはミッドバンド、またはハイバンド中の帯域Ｘ中の２つの隣接しないキャリアＣ１およびＣ２がワイヤレスデバイス１１０のために構成された、非隣接帯域内ＣＡをカバーする。
【００１７】
[0023]図２は、キャリアアグリゲーションのいくつかの例を示している。キャリアアグリゲーションは、帯域と帯域グループとの他の組合せについてもサポートされ得る。
【００１８】
[0024]ワイヤレスデバイス１１０は、異なる周波数において複数の送信信号を同時に受信し得る。これらの複数の送信信号は、キャリアアグリゲーションについて異なる周波数における複数のキャリア上で１つまたは複数の基地局によって送られ得る。これらの複数の送信信号はまた、多地点協調（ＣｏＭＰ：coordinated multi-point）送信、ハンドオーバなどのために異なる基地局によって送られ得る。これらの複数の送信信号はまた、ボイス／データ、またはデータ／データ、またはボイス／ボイスなど、同時サービスのために異なるワイヤレスシステムにおける基地局によって送られ得る。たとえば、ワイヤレスデバイス１１０は、デュアルＳＩＭ／デュアルスタンバイ（ＤＳＤＳ：dual SIM/dual standby）および／またはデュアルＳＩＭ／デュアルアクティブ（ＤＳＤＡ：dual SIM/dual-active）をサポートし得、ＴＤ−ＳＣＤＭＡおよびＧＳＭシステム、またはＬＴＥおよびＧＳＭシステム、またはＣＤＭＡおよびＧＳＭシステムなど、複数のワイヤレスシステムと同時に通信することが可能であり得る。
【００１９】
[0025]図３に、図１中のワイヤレスデバイス１１０の例示的な設計のブロック図を示す。この例示的な設計では、ワイヤレスデバイス１１０は、１次アンテナ３１０に結合されたトランシーバ３２０と、２次アンテナ３１２に結合されたトランシーバ３２２と、データプロセッサ／コントローラ３８０とを含む。トランシーバ３２０は、アンテナインターフェース回路３２４と、複数の（Ｋ個の）ＬＮＡ３３０ａ〜３３０ｋと、受信回路３４０と、送信回路３５０と、Ｋ個の電力増幅器（ＰＡ）３６０ａ〜３６０ｋとを含む。トランシーバ３２２は、アンテナインターフェース回路３２６と、複数の（Ｍ個の）ＬＮＡ３３２ａ〜３３２ｍと、受信回路３４２と、送信回路３５２と、Ｍ個のＰＡ３６２ａ〜３６２ｍとを含む。トランシーバ３２０および３２２は、複数の周波数帯域、キャリアアグリゲーション、複数の無線技術、複数のワイヤレスシステム、受信ダイバーシティ、複数の送信アンテナから複数の受信アンテナへのＭＩＭＯ送信など、またはそれらの任意の組合せをサポートし得る。
【００２０】
[0026]データ受信では、アンテナ３１０は、基地局および／または他の送信機局から信号を受信し、受信ＲＦ信号をアンテナインターフェース回路３２４に与え、アンテナインターフェース回路３２４は、１つまたは複数の選択されたＬＮＡ３３０に１つまたは複数の入力ＲＦ信号を与える。たとえば、アンテナインターフェース回路３２４は、（ｉ）帯域内ＣＡのために１つの選択されたＬＮＡに１つの入力ＲＦ信号を与え、その入力ＲＦ信号は同じ帯域中の複数のキャリア上の複数の送信信号を備え、または（ｉｉ）帯域間ＣＡのために２つのＬＮＡに２つの帯域のための２つの入力ＲＦ信号を与え得る。アンテナインターフェース回路３２４は、スイッチ、デュプレクサ、ダイプレクサ、送信フィルタ、受信フィルタ、整合回路などを含み得る。各選択されたＬＮＡ３３０は、それの入力ＲＦ信号を増幅し、受信回路３４０に１つまたは複数の増幅されたＲＦ信号を与える。受信回路３４０は、各増幅されたＲＦ信号をＲＦからベースバンドにダウンコンバートし、ダウンコンバートされた信号をフィルタ処理し、増幅し、データプロセッサ３８０に入力ベースバンド信号を与える。受信回路３４０は、ミキサ、フィルタ、増幅器、整合回路、発振器、局部発振器（ＬＯ：local oscillator）生成器、位相ロックループ（ＰＬＬ：phase locked loop）などを含み得る。
【００２１】
[0027]データ送信では、データプロセッサ３８０は、送信されるべきデータを処理（たとえば、符号化および変調）し、送信回路３５０に１つまたは複数の出力ベースバンド信号を与える。送信回路３５０は、各出力ベースバンド信号を増幅し、フィルタ処理し、ベースバンドからＲＦにアップコンバートし、選択されたＰＡ３６０に被変調信号を与える。送信回路３５０は、帯域内ＣＡのために１つの選択されたＰＡに１つの被変調信号を与えるか、または帯域間ＣＡのために複数の選択されたＰＡに複数の被変調信号を与え得る。送信回路３５０は、増幅器、フィルタ、ミキサ、整合回路、発振器、ＬＯ生成器、ＰＬＬなどを含み得る。各選択されたＰＡ３６０は、それの被変調信号を増幅し、適切な送信電力レベルを有する出力ＲＦ信号を与える。出力ＲＦ信号は、アンテナインターフェース回路３２４を介してルーティングされ、アンテナ３１０を介して送信される。
【００２２】
[0028]トランシーバ３２２内のＬＮＡ３３２、受信回路３４２、送信回路３５２、およびＰＡ３６２は、トランシーバ３２０内のＬＮＡ３３０、受信回路３４０、送信回路３５０、およびＰＡ３６０と同様の方法で動作し得る。トランシーバ３２０および３２２は、図３に示されていない他の回路をも含み得る。トランシーバ３２０および３２２の全部または一部分が、１つまたは複数のアナログ集積回路（ＩＣ）、ＲＦ  ＩＣ（ＲＦＩＣ）、混合信号ＩＣなどの上に実装され得る。たとえば、ＬＮＡ３３０および受信回路３４０は、ＲＦＩＣなどであり得る１つのモジュール上に実装され得る。トランシーバ３２０および３２２中の回路は他の方法でも実装され得る。
【００２３】
[0029]データプロセッサ／コントローラ３８０は、ワイヤレスデバイス１１０のための様々な機能を実行し得る。たとえば、データプロセッサ３８０は、受信回路３４０および３４２を介して受信されているデータならびに送信回路３５０および３５２を介して送信されているデータのための処理を実行し得る。コントローラ３８０は、トランシーバ３２０および３２２内の様々な回路の動作を制御し得る。メモリ３８２は、データプロセッサ／コントローラ３８０のプログラムコードおよびデータを記憶し得る。データプロセッサ／コントローラ３８０は、１つまたは複数の特定用途向け集積回路（ＡＳＩＣ）および／または他のＩＣ上に実装され得る。
【００２４】
[0030]図３は、２つのアンテナ３１０および３１２に結合された２つのトランシーバ３２０および３２２をもつワイヤレスデバイス１１０の例示的な設計を示している。概して、ワイヤレスデバイスは、任意の数のアンテナのために任意の数のトランシーバを含み得る。各トランシーバは、任意の数の周波数帯域、任意の数のワイヤレスシステム、任意の数の無線技術などをサポートするための、任意の数のＬＮＡと任意の数のＰＡとを含み得る。
【００２５】
[0031]図３中のＬＮＡ３３０および３３２は多出力ＬＮＡであり得る。多出力ＬＮＡは、１つまたは複数の入力と複数の出力とを有する増幅器である。多出力ＬＮＡは、（ｉ）単一の入力と複数の出力とを備えるＳＩＭＯ  ＬＮＡまたは（ｉｉ）複数の入力と複数の出力とを備えるＭＩＭＯ  ＬＮＡであり得る。多出力ＬＮＡは、ワイヤレスデバイスに同時に送られる複数の送信信号を受信するために使用され得る。多出力ＬＮＡは様々な方法で実装され得る。多出力ＬＮＡのいくつかの例示的な回路設計について以下で説明する。多出力ＬＮＡはまた、様々なタイプのトランジスタを用いて実装され得る。Ｎチャネル金属酸化物半導体（ＮＭＯＳ：N-channel metal oxide semiconductor）トランジスタを用いて実装される多出力ＬＮＡのいくつかの例示的な回路設計について以下で説明する。
【００２６】
[0032]図４に、ＳＩＭＯ  ＬＮＡ４００の例示的な設計の概略図を示す。図４に示された例示的な設計では、ＬＮＡ４００は、ソースディジェネレーションインダクタ（source degeneration inductor）４３２と、利得トランジスタ４３４と、２つのカスコードトランジスタ（cascode transistor）４３６および４３８とを含む。入力整合回路４１２は、それの入力が入力ＲＦ信号（ＲＦｉｎ）を受信し、それの出力が利得トランジスタ４３４のゲートに結合される。利得トランジスタ４３４は、それのソースがインダクタ４３２の一方の端部に結合され、それのドレインがカスコードトランジスタ４３６および４３８のソースに結合される。インダクタ４３２の他方の端部は回路接地に結合される。カスコードトランジスタ４３６は、それのゲートが第１の制御信号（Ｖｅｎ１）を受信し、それのドレインが負荷回路４８０に結合される。カスコードトランジスタ４３８は、それのゲートが第２の制御信号（Ｖｅｎ２）を受信し、それのドレインが負荷回路４９０に結合される。利得トランジスタ４３４ならびにカスコードトランジスタ４３６および４３８は、図４に示されているように、ＮＭＯＳトランジスタを用いて、または他のタイプのトランジスタを用いて実装され得る。
【００２７】
[0033]図４に示された例示的な設計では、負荷回路４８０は、１次コイル４８４と２次コイル４８６とを備えるトランスフォーマ４８２を含む。１次コイル４８４は、カスコードトランジスタ４３６のドレインと電源（ＶＤＤ）との間に結合される。２次コイル４８６は第１のダウンコンバータ（図４に図示せず）に第１の差動出力ＲＦ信号を与える。負荷回路４９０は、（ｉ）カスコードトランジスタ４３８のドレインとＶＤＤ電源との間に結合された１次コイル４９４と、（ｉｉ）第２のダウンコンバータ（図４に図示せず）に第２の差動出力ＲＦ信号を与える２次コイル４９６とを有するトランスフォーマ４９２を含む。
【００２８】
[0034]ＬＮＡ４００内で、利得トランジスタ４３４は、ＲＦｉｎ信号を増幅し、増幅された信号を与える。有効にされたとき、カスコードトランジスタ４３６は、増幅された信号をバッファし、負荷回路４８０を駆動し、負荷回路４８０は第１のダウンコンバータ（図４に図示せず）に第１の差動出力ＲＦ信号を与える。有効にされたとき、カスコードトランジスタ４３８は、増幅された信号をバッファし、負荷回路４９０を駆動し、負荷回路４９０は第２のダウンコンバータ（同じく図４に図示せず）に第２の差動出力ＲＦ信号を与える。ソースディジェネレーションインダクタ４３２はいくつかの機能を実行する。第１に、インダクタ４３２は、ＬＮＡ４００が、良好なダイナミックレンジ（たとえば、良好な雑音指数）を取得することと、低電力消費で受信機のための高い感度を達成することとを可能にする。第２に、インダクタ４３２はＬＮＡ４００のための入力整合を助ける。
【００２９】
[0035]ＳＩＭＯ  ＬＮＡ４００は所与の瞬間において単出力（single-output）モードまたは多出力モードで動作し得る。単出力モードでは、ＳＩＭＯ  ＬＮＡ４００は、（たとえば、キャリアの１つのセット上で）少なくとも１つの送信信号を備える入力ＲＦ信号を受信し、１つのダウンコンバータのための１つの出力ＲＦ信号（たとえば、ＲＦｏｕｔ１またはＲＦｏｕｔ２）を与える。一方のカスコードトランジスタ４３６または４３８が、１つの出力ＲＦ信号を与えるために有効にされ、他方のカスコードトランジスタが無効にされる。ダウンコンバータは、適切な周波数においてＬＯ信号を用いて出力ＲＦ信号をダウンコンバートし得る。多出力モードでは、ＳＩＭＯ  ＬＮＡ４００は、（たとえば、キャリアの２つのセット上で）少なくとも２つの送信信号を備える入力ＲＦ信号を受信し、２つのダウンコンバータのための２つの出力ＲＦ信号（たとえば、キャリアの各セットについて１つの出力ＲＦ信号）を与える。両方のカスコードトランジスタ４３６または４３８が、２つの出力ＲＦ信号を与えるために有効にされる。各ダウンコンバータは、適切な周波数においてＬＯ信号を用いてそれの出力ＲＦ信号をダウンコンバートし得る。
【００３０】
[0036]利得トランジスタ４３４は、ＬＮＡ４００が１つの出力ＲＦ信号のみを与えるとき、単出力モードでＩｂのバイアス電流でバイアスされ得る。Ｉｂは、単出力モードでＬＮＡ４００のための所望の利得とダイナミックレンジとを取得するように選択され得る。利得トランジスタ４３４は、ＬＮＡ４００が２つの出力ＲＦ信号を与えるとき、同様のダイナミックレンジを取得するために多出力モードで２＊Ｉｂのバイアス電流でバイアスされ得る。しかしながら、バイアス電流を２＊Ｉｂに２倍にすることは、Ｉｂのバイアス電流での単出力モードでのＬＮＡ４００の利得に対して多出力モードでのＬＮＡ４００の利得を低減する。（ｉ）受信機中の回路のための（たとえば、雑音、線形性、電力消費などのための）設計トレードオフの１つのセットを有するために、および（ｉｉ）受信機プログラミングを簡略化するために、単出力モードと多出力モードとでの同様の利得が望ましいことがある。さらに、バイアス電流を２倍にすることは、たとえば、同じ入力整合回路が単出力モードと多出力モードの両方のために使用されるとき、多出力モードでＬＮＡ４００の入力整合を劣化させるであろう。（たとえば、複数の回路構成要素を備える）より複雑な入力整合回路４１２が、多出力モードでＬＮＡ４００の良好な入力整合を取得するために必要とされ得る。
【００３１】
[0037]本開示の一態様では、多出力ＬＮＡは、多出力モードでＬＮＡの利得と、ダイナミックレンジと、入力整合とを維持することができる構成可能ディジェネレーションインダクタを備え得る。ＬＮＡは、単出力モードの場合のような同様のダイナミックレンジを維持するために多出力モードでより高いバイアス電流を印加され得る。ＬＮＡの利得は、より高いバイアス電流により多出力モードで低減され得る。ディジェネレーションインダクタは、ＬＮＡの利得を増加させるために多出力モードで低減され得る。ディジェネレーションインダクタを低減することは、多出力モードでのＬＮＡの入力整合をも改善し得る。
【００３２】
[0038]概して、構成可能ディジェネレーションインダクタは、利得トランジスタをディジェネレートするために使用される少なくとも１つのインダクタを備え、可変インダクタンスを有する、回路である。ディジェネレーションインダクタは、ソースディジェネレーションインダクタ、エミッタディジェネレーションインダクタなどと呼ばれることもある。構成可能ディジェネレーションインダクタは、プログラマブルディジェネレーションインダクタ、可変ディジェネレーションインダクタ、調整可能ディジェネレーションインダクタなどと呼ばれることもある。
【００３３】
[0039]図５Ａに、構成可能ソースディジェネレーションインダクタンスをもつＳＩＭＯ  ＬＮＡ５００の例示的な設計の概略図を示す。ＬＮＡ５００は、図３中のＬＮＡ３３０および３３２のいずれのためにも使用され得る。図５Ａに示された例示的な設計では、ＬＮＡ５００は、構成可能ディジェネレーションインダクタ５２０と、利得トランジスタ５３４と、２つのカスコードトランジスタ５３６および５３８とを含む。入力整合回路５１２は、それの入力が入力ＲＦ信号（ＲＦｉｎ）を受信し、それの出力が利得トランジスタ５３４のゲートに結合される。利得トランジスタ５３４は、それのソースが構成可能ディジェネレーションインダクタ５２０の一方の端部に結合され、それのドレインがカスコードトランジスタ５３６および５３８のソースに結合される。構成可能ディジェネレーションインダクタ５２０はさらに回路接地に結合される。カスコードトランジスタ５３６は、それのゲートが第１の制御信号（Ｖｅｎ１）を受信し、それのドレインが負荷回路５８０に結合される。カスコードトランジスタ５３８は、それのゲートが第２の制御信号（Ｖｅｎ２）を受信し、それのドレインが負荷回路５９０に結合される。利得トランジスタ５３４ならびにカスコードトランジスタ５３６および５３８は、図５Ａに示されているように、ＮＭＯＳトランジスタを用いて、または他のタイプのトランジスタを用いて実装され得る。
【００３４】
[0040]図５Ａに示された例示的な設計では、ソースディジェネレーションインダクタ５２０は、並列に結合された２つのインダクタ５２２および５２４を含む。インダクタ５２２は、一方の端部が利得トランジスタ５３４のソースに結合され、他方の端部が回路接地に結合される。インダクタ５２４は、一方の端部が利得トランジスタ５３４のソースに結合され、他方の端部がトランジスタ５２６のドレインに結合される。トランジスタ５２６は、それのソースが回路接地に結合され、それのゲートがモード制御信号（Ｍｏｄｅ）を受信する。インダクタ５２４とトランジスタ５２６は直列に結合され、その直列結合はインダクタ５２２と並列に結合される。トランジスタ５２６は、（ｉ）インダクタ５２４をインダクタ５２２と並列に結合するために閉じられるか、または（ｉｉ）インダクタ５２２との並列結合からインダクタ５２４を切断するために開かれ得る、スイッチとして動作する。
【００３５】
[0041]ＬＮＡ５００は他の方法でも実装され得る。別の例示的な設計では、ＬＮＡは、並列に結合され、それらのゲートが入力ＲＦ信号を受信する、２つの利得トランジスタを含み得る。図５Ａに示されているように、第１の利得トランジスタは、それのソースが構成可能ディジェネレーションインダクタに結合され得る。第２の利得トランジスタは、それのソースが回路接地に直接結合され得る。第１の利得トランジスタまたは第２の利得トランジスタのいずれかが選択され得る。別の例示的な設計では、ＬＮＡは、ＬＮＡの出力と入力との間に結合されたフィードバック回路を含み得る。フィードバック回路は、抵抗器、キャパシタ、トランジスタ、何らかの他の回路構成要素、またはそれらの組合せを備え得る。フィードバック回路は、入力整合を助け得、また、ＬＮＡの線形性を改善し得る。
【００３６】
[0042]別の例示的な設計では、ＬＮＡは、各カスコードトランジスタの代わりにカスコード回路を含み得る。カスコード回路は、（ｉ）利得トランジスタのドレインと中間ノードとの間に結合された第１のカスコードトランジスタと、（ｉｉ）中間ノードとＬＮＡの出力との間に結合された第２のカスコードトランジスタと、（ｉｉｉ）中間ノードと回路接地との間に結合されたシャントトランジスタとを含み得る。カスコード回路が有効にされたとき、第１および第２のカスコードトランジスタは、ＬＮＡ出力を介して出力ＲＦ信号を与えるためにオンにされ得、シャントトランジスタはオフにされ得る。カスコード回路が無効にされたとき、第１および第２のカスコードトランジスタは、ＬＮＡ出力において出力ＲＦ信号を与えないためにオフにされ得、シャントトランジスタは、中間ノードを回路接地にプルするために、およびＬＮＡ出力と利得トランジスタとの間により良い分離を与えるために、オンにされ得る。より良い分離は、同じ負荷回路が１つまたは複数のＬＮＡ中の複数の利得トランジスタによって再利用されるとき、特に望ましいことがある。
【００３７】
[0043]図５Ａに示された例示的な設計では、負荷回路５８０は、１次コイル５８４と２次コイル５８６とを備えるトランスフォーマ５８２を含む。１次コイル５８４は、カスコードトランジスタ５３６とＶＤＤ電源との間に結合される。２次コイル５８６は第１のダウンコンバータ（図５Ａに図示せず）に第１の差動出力ＲＦ信号を与える。負荷回路５９０は、（ｉ）カスコードトランジスタ５３８とＶＤＤ電源との間に結合された１次コイル５９４と、（ｉｉ）第２のダウンコンバータ（図５Ａに図示せず）に第２の差動出力ＲＦ信号を与える２次コイル５９６とを有するトランスフォーマ５９２を含む。
【００３８】
[0044]負荷回路５８０および５９０は他の方法でも実装され得る。別の例示的な設計では、負荷回路は、インダクタと、場合によってはＶＤＤ電源とカスコードトランジスタのドレインとの間に結合されたキャパシタとを含み得る。カスコードトランジスタ５３６および５３８は、それらのドレインにおいて出力ＲＦ信号を与え得る。また別の例示的な設計では、負荷回路は、それのソースがＶＤＤ電源に結合され、それのドレインがカスコードトランジスタ（たとえば、カスコードトランジスタ５３６または５３８）のドレインに結合された、Ｐチャネル金属酸化物半導体（ＰＭＯＳ：P-channel metal oxide semiconductor）トランジスタを含み得る。ＰＭＯＳトランジスタはカスコードトランジスタに能動負荷を与え得る。
【００３９】
[0045]簡単のために、図５Ａは、たとえば、キャリアアグリゲーションのために同時に受信されているキャリアの最高２つのセットのために、最高２つの負荷回路５８０および５９０に最高２つの出力ＲＦ信号を与えるための２つのカスコードトランジスタ５３６および５３８を含むＳＩＭＯ  ＬＮＡ５００を示している。概して、ＳＩＭＯ  ＬＮＡは、最高Ｎ個の出力ＲＦ信号を与えるためにＮ個の負荷回路に結合されたＮ個のカスコードトランジスタを含み得、ただし、Ｎは１よりも大きい任意の整数値であり得る。
【００４０】
[0046]ＳＩＭＯ  ＬＮＡ５００は所与の瞬間において単出力モードまたは多出力モードで動作し得る。単出力モードでは、ＬＮＡ５００は、（たとえば、キャリアの１つのセット上で）少なくとも１つの送信信号を備える入力ＲＦ信号を受信し、１つのカスコードトランジスタ５３６または５３８を介して１つのダウンコンバータ回路に１つの出力ＲＦ信号を与える。多出力モードでは、ＬＮＡ５００は、（たとえば、キャリアの２つのセット上で）少なくとも２つの送信信号を備える入力ＲＦ信号を受信し、２つのカスコードトランジスタ５３６および５３８を介して２つのダウンコンバータ回路に２つの出力ＲＦ信号（たとえば、キャリアの各セットについて１つの出力ＲＦ信号）を与える。
【００４１】
[0047]例示的な設計では、利得トランジスタ５３４は、（ｉ）単出力モードでＩｂ１の公称バイアス電流を印加されるか、または（ｉｉ）多出力モードでＩｂ２のより高いバイアス電流を印加され得、ただし、Ｉｂ２＞Ｉｂ１である。公称バイアス電流は、単出力モードでＬＮＡ５００のための所望のダイナミックレンジを取得するように選択され得る。より高いバイアス電流は、多出力モードでＬＮＡ５００のための所望のダイナミックレンジを取得するように選択され得る。たとえば、より高いバイアス電流は、単出力モードの場合のように多出力モードでＬＮＡ５００のための同様のダイナミックレンジを取得するように選択され得る。より高いバイアス電流は、公称バイアス電流の２倍（たとえば、Ｉｂ２＝２＊Ｉｂ１）、あるいは公称バイアス電流の何らかの他の整数または非整数倍（たとえば、Ｉｂ２＝ｍ＊Ｉｂ１、ただし、ｍ＞１である）であり得る。
【００４２】
[0048]例示的な設計では、ＬＮＡ５００は、（ｉ）単出力モードでＬ１の公称ソースディジェネレーションインダクタンスを用いて動作するか、または（ｉｉ）多出力モードでＬ２のより小さいソースディジェネレーションインダクタンスを用いて動作し得、ただし、Ｌ２＜Ｌ１である。単出力モードでは、トランジスタ５２６は、Ｍｏｄｅ信号上の低い電圧を介してオフにされ得、インダクタ５２２のみが、利得トランジスタ５３４のソースと回路接地との間に結合され得、インダクタ５２４は回路接地から切断され得、公称ソースディジェネレーションインダクタンスはインダクタ５２２によって与えられ得る。多出力モードでは、トランジスタ５２６は、Ｍｏｄｅ信号上の高い電圧を介してオンにされ得、インダクタ５２２とインダクタ５２４の両方が、利得トランジスタ５３４のソースと回路接地との間に結合され得、より小さいソースディジェネレーションインダクタンスは、インダクタ５２２とインダクタ５２４との並列結合によって与えられ得る。インダクタ５２２は、単出力モードでＬ１の所望のソースディジェネレーションインダクタンスを与えるように設計され得る。インダクタ５２２とインダクタ５２４との並列結合は、多出力モードでＬ２の所望のソースディジェネレーションインダクタンスを与えるように設計され得る。インダクタンスＬ２は、インダクタンスＬ１の約１／２またはＬ１の何らかの他の分数であり得る。
【００４３】
[0049]例示的な設計では、ＬＮＡ５００は、単出力モードおよび／または多出力モードで複数の利得設定をサポートし得る。たとえば、高利得設定および低利得設定が多出力モードでサポートされ得る。高利得設定は、トランジスタ５２６をオンにすることによってより小さいソースディジェネレーションインダクタンスを用いてより高い利得を取得するために使用され得る。低利得設定は、トランジスタ５２６をオフにすることによってより大きいソースディジェネレーションインダクタンスを用いてより低い利得を取得するために使用され得る。利得トランジスタ５３４のバイアス電流を変動させることによって各モードの各利得設定において異なる利得もサポートされ得る。
【００４４】
[0050]概して、ＬＮＡのための入力整合は、（たとえば、１つまたは複数のトランジスタを備える）能動回路または（たとえば、１つまたは複数の抵抗器、インダクタ、キャパシタなどを備える）受動回路を用いて達成され得る。コストと、電力消費と、回路面積とを低減するために入力整合のために１つの回路構成要素（たとえば、１つのインダクタ）のみを使用することが望ましいことがある。単出力モードと多出力モードの両方で入力整合のために同じ回路構成要素（たとえば、同じインダクタ）を使用することも望ましいことがある。
【００４５】
[0051]図５Ａに示された例示的な設計では、入力整合回路５１２は、入力整合回路５１２の入力と出力との間に結合されたインダクタ５１４を備える。単一の回路構成要素（たとえば、インダクタ５１４のみ）が、単出力モードと多出力モードの両方でＬＮＡ５００のための良好な入力整合を取得するのに十分であり得る。インダクタ５１４は、利得トランジスタ５３４のためのＩｂ１の最小バイアス電流とインダクタ５２２によって与えられるＬ１の公称ソースディジェネレーションインダクタンスとを用いて単出力モードで良好な入力整合を与えるように設計され得る。インダクタ５１４を用いたＬＮＡ５００の入力整合は、利得トランジスタ５３４のためのＩｂ２のより高いバイアス電流により多出力モードで劣化され得る。しかしながら、多出力モードでＬ２のより小さいソースディジェネレーションインダクタンスを使用することが、インダクタ５１４を用いたＬＮＡ５００の入力整合を改善し得る。概して、インダクタ５１４は、各モードのために使用されるバイアス電流とソースディジェネレーションインダクタンスとに基づいて単出力モードと多出力モードの両方で良好な入力整合を取得するように設計され得る。
【００４６】
[0052]入力整合回路５１２は他の方法でも実装され得る。たとえば、入力整合回路５１２は、入力と回路接地との間に結合されたシャントキャパシタ、または出力と回路接地との間に結合されたシャントキャパシタ、または利得トランジスタ５３４のゲートとソースとの間に結合されたキャパシタ、または他の方法で結合された何らかの他の回路構成要素、またはそれらの組合せを備え得る。各キャパシタは固定キャパシタまたは構成可能キャパシタであり得る。構成可能キャパシタは、アナログ電圧で変動され得るキャパシタンスを有する可変キャパシタ（バラクタ）を用いて実装され得る。構成可能キャパシタはまた、切替え可能キャパシタのバンクを用いて実装され得、各切替え可能キャパシタは、少なくとも１つのスイッチと直列に結合されたキャパシタを備える。各切替え可能キャパシタは、（１つまたは複数の）直列スイッチを閉じることによって選択されるか、または（１つまたは複数の）直列スイッチを開くことによって選択されないことがある。
【００４７】
[0053]図５Ｂに、構成可能ソースディジェネレーションインダクタンスをもつＳＩＭＯ  ＬＮＡ５０２の例示的な設計の概略図を示す。ＬＮＡ５０２も、図３中のＬＮＡ３３０および３３２のいずれのためにも使用され得る。図５Ｂに示された例示的な設計では、ＬＮＡ５０２は、図５Ａ中のＬＮＡ５００中の構成可能ディジェネレーションインダクタ５２０が図５Ｂ中のＬＮＡ５０２中の構成可能ディジェネレーションインダクタ５２１と交換されることを除いて、図５Ａ中のＬＮＡ５００中の回路構成要素のすべてを含む。
【００４８】
[0054]図５Ｂに示された例示的な設計では、ソースディジェネレーションインダクタ５２１は、直列に結合された２つのインダクタ５２３および５２５を含む。インダクタ５２３は、一方の端部が利得トランジスタ５３４のソースに結合され、他方の端部がノードＸに結合される。インダクタ５２５は、一方の端部がノードＸに結合され、他方の端部が回路接地に結合される。トランジスタ５２７は、それのソースが回路接地に結合され、それのゲートがモード制御信号（Ｍｏｄｅ）を受信し、それのドレインがノードＸに結合される。インダクタ５２５とトランジスタ５２７は並列に結合され、その並列結合はインダクタ５２３と直列に結合される。トランジスタ５２７は、（ｉ）インダクタ５２５をインダクタ５２３と直列に結合するために開かれるか、または（ｉｉ）インダクタ５２５を短絡させ、インダクタ５２３を回路接地に結合するために、閉じられ得る、スイッチとして動作する。概して、ソースディジェネレーションインダクタは、直列に結合された任意の数のインダクタと、そのインダクタに結合された任意の数スイッチとを含み得る。３つ以上の負荷回路のために望ましいことがある、３つ以上の異なるソースディジェネレーションインダクタンス値を取得するために、３つ以上のインダクタおよび２つ以上のスイッチが使用され得る。異なる数のＲＦｏｕｔ信号またはＲＦｏｕｔ信号の異なる組合せが異なるソースディジェネレーションインダクタンス値に関連付けられ得る。
【００４９】
[0055]ＳＩＭＯ  ＬＮＡ５０２は所与の瞬間において単出力モードまたは多出力モードで動作し得る。ＬＮＡ５０２は、（ｉ）単出力モードで公称ソースディジェネレーションインダクタンスを用いて動作し、（ｉｉ）多出力モードでより小さいソースディジェネレーションインダクタンスを用いて動作し得る。単出力モードでは、トランジスタ５２７は、Ｍｏｄｅ信号上の低い電圧を介してオフにされ得、インダクタ５２３とインダクタ５２５の両方が、直列に、および利得トランジスタ５３４のソースと回路接地との間に結合され得、公称ソースインダクタンスは、インダクタ５２３とインダクタ５２５との直列結合によって与えられ得る。多出力モードでは、トランジスタ５２７は、Ｍｏｄｅ信号上の高い電圧を介してオンにされ得、インダクタ５２５はトランジスタ５２７によって短絡され得、インダクタ５２３のみが、利得トランジスタ５３４のソースと回路接地との間に結合され得、より小さいソースインダクタンスはインダクタ５２３によって与えられ得る。インダクタ５２３は、多出力モードでＬ２の所望のソースディジェネレーションインダクタンスを与えるように設計され得る。インダクタ５２３とインダクタ５２５との直列結合は、単出力モードでＬ１の所望のソースディジェネレーションインダクタンスを与えるように設計され得、ただし、Ｌ１＞Ｌ２である。インダクタンスＬ１は、インダクタンスＬ２の約２倍、あるいはＬ１の何らかの他の整数または非整数倍であり得る。
【００５０】
[0056]図５Ｃに、構成可能ソースディジェネレーションインダクタンスをもつＳＩＭＯ  ＬＮＡ５０４の例示的な設計の概略図を示す。ＬＮＡ５０４も、図３中のＬＮＡ３３０および３３２のいずれのためにも使用され得る。図５Ｃに示された例示的な設計では、ＬＮＡ５０４は、図５Ａ中のＬＮＡ５００中の回路構成要素のすべてを含む。ＬＮＡ５０４は、第２の利得トランジスタ５４４と、第２の構成可能ディジェネレーションインダクタ５５０と、カスコードトランジスタ５４６および５４８とをさらに含む。利得トランジスタ５４４は、それのゲートが入力整合回路５１２の出力に結合され、それのソースが構成可能ディジェネレーションインダクタ５５０に結合され、それのドレインがカスコードトランジスタ５４６および５４８のソースに結合される。構成可能ディジェネレーションインダクタ５５０はさらに回路接地に結合される。カスコードトランジスタ５４６は、それのゲートが第３の制御信号（Ｖｅｎ３）を受信し、それのドレインが負荷回路５８０に結合される。カスコードトランジスタ５４８は、それのゲートが第４の制御信号（Ｖｅｎ４）を受信し、それのドレインが負荷回路５９０に結合される。
【００５１】
[0057]図５Ｃに示された例示的な設計では、ソースディジェネレーションインダクタ５５０は、並列に結合された２つのインダクタ５５２および５５４を含む。インダクタ５５２は、一方の端部が利得トランジスタ５４４のソースに結合され、他方の端部が回路接地に結合される。インダクタ５５４は、一方の端部が利得トランジスタ５４４のソースに結合され、他方の端部がトランジスタ５５６のドレインに結合される。トランジスタ５５６は、それのソースが回路接地に結合され、それのゲートがＭｏｄｅ信号を受信する。インダクタ５５４とトランジスタ５５６は直列に結合され、その直列結合はインダクタ５５２と並列に結合される。トランジスタ５５６は、（ｉ）インダクタ５５４をインダクタ５５２と並列に結合するために閉じられるか、または（ｉｉ）インダクタ５５２との並列結合からインダクタ５５４を切断するために開かれ得る、スイッチとして動作する。
【００５２】
[0058]図５Ｃに示された例示的な設計では、各利得トランジスタは別個の構成可能ディジェネレーションインダクタに結合される。別の例示的な設計では、一方の利得トランジスタ（たとえば、利得トランジスタ５３４）が構成可能ディジェネレーションインダクタに結合され得、他方の利得トランジスタが固定インダクタに結合され得る。また別の例示的な設計では、一方の利得トランジスタ（たとえば、利得トランジスタ５３４）が構成可能ディジェネレーションインダクタに結合され得、他方のカスコードトランジスタが回路接地に直接結合され得る。
【００５３】
[0059]ＳＩＭＯ  ＬＮＡ５０４は所与の瞬間において単出力モードまたは多出力モードで動作し得る。単出力モードの１つの例示的な設計では、利得トランジスタ５３４と利得トランジスタ５４４の両方が有効にされ得、２つのカスコードトランジスタが有効にされ得る。カスコードトランジスタ５３６および５４６が、負荷回路５８０のための第１の出力ＲＦ信号（ＲＦｏｕｔ１）を生成するために有効にされ得、カスコードトランジスタ５３８および５４８が無効にされ得る。代替的に、カスコードトランジスタ５３８および５４８が、負荷回路５９０のための第２の出力ＲＦ信号（ＲＦｏｕｔ２）を生成するために有効にされ得、カスコードトランジスタ５３６および５４６が無効にされ得る。別の例示的な設計では、１つの利得トランジスタ５３４または５４４が有効にされ得、１つのカスコードトランジスタが有効にされ得る。両方の例示的な設計について、単出力モードでＬＮＡ５０４のための所望のダイナミックレンジと、利得と、入力整合とを取得するために有効にされた各利得トランジスタについて好適なソースディジェネレーションインダクタが選択され得る。
【００５４】
[0060]多出力モードでは、利得トランジスタ５３４と利得トランジスタ５４４の両方が有効にされ得る。カスコードトランジスタ５３６および５４８が、それぞれ負荷回路５８０および５９０のためのＲＦｏｕｔ１およびＲＦｏｕｔ２信号を生成するために有効にされ得、カスコードトランジスタ５３８および５４６が無効にされ得る。代替的に、すべての４つのカスコードトランジスタ５３６、５３８、５４６および５４８が有効にされ得る。多出力モードでＬＮＡ５０４のための所望のダイナミックレンジと、利得と、入力整合とを取得するために各利得トランジスタについて好適なソースディジェネレーションインダクタが選択され得る。
【００５５】
[0061]図５Ｃに示された例示的な設計では、入力ＲＦ信号は、カスコードトランジスタ５３６、５３８、５４６および５４８を駆動する２つの利得トランジスタ５３４および５４４に入力ＲＦ信号を印加させることによって「ゲート」レベルにおいてスプリットされる。対照的に、図５Ａおよび図５Ｂに示された例示的な設計では、入力ＲＦ信号は、２つのカスコードトランジスタ５３６および５３８を駆動する単一の利得トランジスタに入力ＲＦ信号を印加させることによって「カスコード」レベルにおいてスプリットされる。（図５Ｃに示されているように）ゲートレベルにおいて入力ＲＦ信号をスプリットすることは、（図５Ａおよび図５Ｂに示されているように）カスコードレベルにおいて入力ＲＦ信号をスプリットすることよりも良い性能を与え得る。ゲートレベルスプリッティングでのより良い性能は、ダウンコンバータなどのための漏れたＬＯ信号の結合を低減するための、より良い利得、より低い雑音指数、改善された線形性、より良い分離を含み得る。
【００５６】
[0062]図５Ｄに、構成可能ソースディジェネレーションインダクタンスをもつＳＩＭＯ  ＬＮＡ５０６の例示的な設計の概略図を示す。ＬＮＡ５０６も、図３中のＬＮＡ３３０および３３２のいずれのためにも使用され得る。図５Ｄに示された例示的な設計では、ＬＮＡ５０６は、ＬＮＡ５０６から省略された、構成可能ディジェネレーションインダクタ５５０を除いて、図５Ｃ中のＬＮＡ５０４中の回路構成要素のすべてを含む。利得トランジスタ５３４および利得トランジスタ５４４は、互いにおよび構成可能ディジェネレーションインダクタ５２０に結合されるそれらのソースを有し、構成可能ディジェネレーションインダクタ５２０はさらに回路接地に結合される。
【００５７】
[0063]ＳＩＭＯ  ＬＮＡ５０６は所与の瞬間において単出力モードまたは多出力モードで動作し得る。図５Ｃについて上記で説明したように、各モードについて１つまたは複数の利得トランジスタおよび１つまたは複数のカスコードトランジスタが有効にされ得る。単出力モードでは、インダクタ５２２のみが選択され得、インダクタ５２４は、トランジスタ５２６をオフにすることによって切断され得る。多出力モードでは、インダクタ５２２とインダクタ５２４の両方が、トランジスタ５２６をオンにすることによって選択され得る。インダクタ５２２は、単出力モードでＬＮＡ５０６のための所望の利得と、ダイナミックレンジと、入力整合とを与えるように設計され得る。インダクタ５２２および５２４は、多出力モードでＬＮＡ５０６のための所望の利得と、ダイナミックレンジと、入力整合とを与えるように設計され得る。
【００５８】
[0064]図５Ａ〜図５Ｄは、構成可能ソースディジェネレーションインダクタンスをもつＳＩＭＯ  ＬＮＡの４つの例示的な設計を示している。構成可能ソースディジェネレーションインダクタンスをもつＳＩＭＯ  ＬＮＡは他の方法でも実装され得る。別の例示的な設計では、ＳＩＭＯ  ＬＮＡは（図５Ｃに示されているようにダイバートカスコードトランジスタ（divert cascode transistor）５３８とダイバートカスコードトランジスタ５４８の両方ではなく）ダイバートカスコードトランジスタ５３８または５４８を含み得る。また別の例示的な設計では、ＳＩＭＯ  ＬＮＡは、それぞれそれのソースが（ソースディジェネレーションインダクタではなく）回路接地に結合された、１つまたは複数の利得トランジスタを含み得る。また別の例示的な設計では、ＳＩＭＯ  ＬＮＡは、ＬＮＡの入力と出力との間に結合されたフィードバック回路を含み得る。フィードバック回路は、抵抗器、キャパシタ、トランジスタ、何らかの他の回路構成要素、またはそれらの組合せを備え得る。フィードバック回路は、入力整合を助け得、また、ＬＮＡの線形性を改善し得る。
【００５９】
[0065]図６に、構成可能ソースディジェネレーションインダクタンスをもつＭＩＭＯ  ＬＮＡ６００の例示的な設計の概略図を示す。ＬＮＡ６００は、図３中のＬＮＡ３３０および３３２のいずれのためにも使用され得る。図６に示された例示的な設計では、ＬＮＡ６００は、図５Ｃ中のＬＮＡ５０４中の回路構成要素のすべてを含む。しかしながら、利得トランジスタ５３４と利得トランジスタ５４４は、ＬＮＡ５０４の場合のように互いに結合されない。むしろ、利得トランジスタ５３４は、それのゲートが入力整合回路５１２に結合され、入力整合回路５１２は第１の入力ＲＦ信号（ＲＦｉｎ１）を受信する。入力整合回路５１２は、第１の帯域についてＬＮＡ６００のための入力整合を実行し得る。利得トランジスタ５４４は、それのゲートが入力整合回路５１６に結合され、入力整合回路５１６は第２の入力ＲＦ信号（ＲＦｉｎ２）を受信する。入力整合回路５１６は、回路５１６の入力と出力との間に結合されたインダクタ５１８を含み得、第２の帯域についてＬＮＡ６００のための入力整合を実行し得る。ＬＮＡ６００は、したがって、帯域内ＣＡならびに帯域間ＣＡをサポートし得る。
【００６０】
[0066]ＭＩＭＯ  ＬＮＡ６００は、所与の瞬間において単出力モード、ＳＩＭＯモード、またはＭＩＭＯモードで動作し得る。単出力モードでは、１つの負荷回路（たとえば、負荷回路５８０または５９０）のための１つの出力ＲＦ信号（たとえば、ＲＦｏｕｔ１またはＲＦｏｕｔ２）を取得するために、１つの入力ＲＦ信号（たとえば、ＲＦｉｎ１またはＲＦｉｎ２）が、１つの利得トランジスタ（たとえば、利得トランジスタ５３４または５４４）によって増幅され、１つのカスコードトランジスタ（たとえば、カスコードトランジスタ５３６、５３８、５４６または５４８）によってバッファされ得る。ＳＩＭＯモードでは、２つの負荷回路（たとえば、負荷回路５８０および５９０）のための２つの出力ＲＦ信号（たとえば、ＲＦｏｕｔ１およびＲＦｏｕｔ２）を取得するために、１つの入力ＲＦ信号（たとえば、ＲＦｉｎ１またはＲＦｉｎ２）が、１つの利得トランジスタ（たとえば、利得トランジスタ５３４または５４４）によって増幅され、２つのカスコードトランジスタ（たとえば、カスコードトランジスタ５３６および５３８またはカスコードトランジスタ５４６および５４８）によってバッファされ得る。ＭＩＭＯモードでは、２つの負荷回路（たとえば、負荷回路５８０および５９０）のための２つの出力ＲＦ信号（たとえば、ＲＦｏｕｔ１およびＲＦｏｕｔ２）を取得するために、２つの入力ＲＦ信号（たとえば、ＲＦｉｎ１およびＲＦｉｎ２）が、２つの利得トランジスタ（たとえば、利得トランジスタ５３４および５４４）によって増幅され、２つのカスコードトランジスタ（たとえば、カスコードトランジスタ５３６および５４６またはカスコードトランジスタ５３８および５４８）によってバッファされ得る。
【００６１】
[0067]構成可能ディジェネレーションインダクタ５２０および５５０は、単出力モード、ＳＩＭＯモード、およびＭＩＭＯモードで良好な性能を与えるように動作され得る。利得トランジスタ５３４が単出力モードまたはＭＩＭＯモードで有効にされたとき、構成可能ディジェネレーションインダクタ５２０は、インダクタ５２２が公称ソースディジェネレーションインダクタンスを与えるように、（たとえば、トランジスタ５２６をオフにすることによって）設定され得る。利得トランジスタ５３４がＳＩＭＯモードで有効にされたとき、構成可能ディジェネレーションインダクタ５２０は、インダクタ５２２および５２４がより小さいソースディジェネレーションインダクタンスを与えるように、（たとえば、トランジスタ５２６をオンにすることによって）設定され得る。同様に、利得トランジスタ５４４が単出力モードまたはＭＩＭＯモードで有効にされたとき、構成可能ディジェネレーションインダクタ５５０は、インダクタ５５２が公称ソースディジェネレーションインダクタンスを与えるように、（たとえば、トランジスタ５５６をオフにすることによって）設定され得る。利得トランジスタ５４４がＳＩＭＯモードで有効にされたとき、構成可能ディジェネレーションインダクタ５５０は、インダクタ５５２および５５４がより小さいソースディジェネレーションインダクタンスを与えるように、（たとえば、トランジスタ５５６をオンにすることによって）設定され得る。
【００６２】
[0068]図６は、構成可能ソースディジェネレーションインダクタンスをもつＭＩＭＯ  ＬＮＡの例示的な設計を示している。構成可能ソースディジェネレーションインダクタンスをもつＭＩＭＯ  ＬＮＡは他の方法でも実装され得る。別の例示的な設計では、ＭＩＭＯ  ＬＮＡは、（たとえば、図５Ｃまたは図５Ｄに示されているように）それらのゲートが各入力ＲＦ信号について互いに結合された、複数の利得トランジスタを含み得る。各利得トランジスタは（たとえば、図５Ｃに示されているように）別個の構成可能ディジェネレーションインダクタに結合され得る。代替的に、複数の利得トランジスタは、（たとえば、図５Ｄに示されているように）互いにおよび共通構成可能ディジェネレーションインダクタに結合されるそれらのソースを有し得る。各利得トランジスタは、１つまたは複数のカスコードトランジスタを介して１つまたは複数の負荷回路に結合され得る。また別の例示的な設計では、ＭＩＭＯ  ＬＮＡは、ＬＮＡの入力と出力との間に結合されたフィードバック回路を含み得る。フィードバック回路は、抵抗器、キャパシタ、トランジスタ、何らかの他の回路構成要素、またはそれらの組合せを備え得る。
【００６３】
[0069]図６は、２つの入力が２つの入力ＲＦ信号を受信し、２つの出力が２つの負荷回路に結合された、ＭＩＭＯ  ＬＮＡの例示的な設計を示している。概して、ＭＩＭＯ  ＬＮＡは、任意の数の入力と任意の数の出力とを含み得る。入力整合回路が、各ＬＮＡ入力に結合され得、当該の特定の帯域について入力整合を実行し得る。各ＬＮＡ入力は１つまたは複数の利得トランジスタにも結合され得、利得トランジスタは、それらのゲートが互いに結合され得る。各利得トランジスタは、１つまたは複数のカスコードトランジスタを介して１つまたは複数のＬＮＡ出力に結合され得る。利得トランジスタは別個の構成可能ディジェネレーションインダクタに結合され得る。代替的に、（たとえば、同じＬＮＡ入力のための）複数の利得トランジスタは、互いにおよび共通構成可能ディジェネレーションインダクタに結合されるそれらのソースを有し得る。
【００６４】
[0070]図５Ａ〜図６は、２つの依存しないソースディジェネレーションインダクタが利得トランジスタのソースに結合された、例示的な設計を示している。別の例示的な設計では、利得トランジスタのソースに結合された２つのインダクタ（たとえば、図５Ａ中のインダクタ５２２および５２４）が、磁気的に結合され得、０〜１の範囲内、または０≦ｋ≦１であり得る、結合係数ｋを有し得る。結合係数ｋは、２つのインダクタの実装（たとえば、レイアウト、配置、および間隔）に依存し得る。２つのインダクタ間の磁気結合による相互インダクタンスＭは
【数１】
0006046279.tif 000002
【００６５】
として表され得、ただし、Ｌ1およびＬ2は２つのインダクタのインダクタンスである。利得トランジスタのソースディジェネレーションインダクタンスは相互インダクタンスに依存し得る。
【００６６】
[0071]図５Ａ〜図６は、シングルエンド入力ＲＦ信号を受信し、シングルエンド出力ＲＦ信号を与える、シングルエンドＬＮＡの例示的な設計を示している。構成可能ソースディジェネレーションインダクタンスをもつ差動ＬＮＡも実装され得る。たとえば、図５Ａ中のＬＮＡ５００のための回路が複製され得る。その回路の一方のコピーが、非反転入力ＲＦ信号を受信し、１つまたは複数の反転出力ＲＦ信号を与え得る。その回路の他方のコピーが、反転入力ＲＦ信号を受信し、１つまたは複数の非反転出力ＲＦ信号を与え得る。構成可能ソースディジェネレーションインダクタンスをもつ差動ＬＮＡは他の方法でも実装され得る。
【００６７】
[0072]本明細書で説明する構成可能ソースディジェネレーションインダクタンスをもつ多出力増幅器（たとえば、多出力ＬＮＡ）は様々な利点を与え得る。第１に、多出力増幅器は、たとえば、キャリアアグリゲーション、ＣｏＭＰ、同時サービスなどのために、１つまたは複数のワイヤレスシステムにおいて１つまたは複数の基地局から同時に送られた複数の送信信号を受信するために使用され得る。第２に、多出力増幅器は、単出力モードと多出力モードの両方で良好な性能（たとえば、良好なダイナミックレンジ、利得、入力整合など）を与え得る。第３に、多出力増幅器のための入力整合が、たとえば、図５Ａおよび図５Ｂに示された直列インダクタなどの単一の回路構成要素を用いて、簡略化され得る。簡略化された入力整合は、多出力モードでより高いバイアス電流を用いてソースディジェネレーションインダクタンスを低減することの結果として、多出力増幅器が入力インピーダンスにおいてより少ない変動を有することにより、可能であり得る。簡略化された入力整合は、より低いコスト、より小さい回路面積などを生じ得る。第４に、多出力増幅器は、たとえば、多出力モードでより多くのバッテリー電力を消費する必要なしに、単出力モードと多出力モードとで同様の利得を有するように設計され、構成され得る。単出力モードと多出力モードの両方のための同様の利得は、両方のモードでの同様の感度、ならびに両方のモードのためにベースバンド回路のための１つの設定を有することによる低減された複雑さを生じ得る。
【００６８】
[0073]構成可能ディジェネレーションインダクタは、多出力増幅器が、単出力モードと多出力モードの両方で良好なダイナミックレンジと、高利得と、良好な入力整合とを取得することを可能にし得る。構成可能ディジェネレーションインダクタはまた、単一の回路構成要素（たとえば、図５Ａおよび図５Ｂ中のインダクタ５１４）が多出力増幅器の入力整合のために使用されることを可能にし得る。入力整合のための回路構成要素の数を低減することは、コスト、回路面積などを低減するために大いに望ましいことがある。
【００６９】
[0074]例示的な設計では、装置（たとえば、ワイヤレスデバイス、ＩＣ、回路モジュールなど）が、増幅器のための利得トランジスタと構成可能ディジェネレーションインダクタとを含み得る。利得トランジスタ（たとえば、図５Ａ〜図５Ｄ中の利得トランジスタ５３４）は、入力信号を受信し、増幅された信号を与え得る。増幅器は、第１の動作モード（たとえば、単出力モード）で単一の出力信号を与えるかまたは第２の動作モード（たとえば、多出力モード）で複数の出力信号を与え得る。構成可能ディジェネレーションインダクタ（たとえば、図５Ａ中の構成可能ディジェネレーションインダクタ５２０または図５Ｂ中の構成可能ディジェネレーションインダクタ５２１）は、利得トランジスタに結合され得、第１の動作モードで第１のソースディジェネレーションインダクタンスを与えるかまたは第２の動作モードで第２のソースディジェネレーションインダクタンスを与え得る。第２のソースディジェネレーションインダクタンスは、第１のソースディジェネレーションインダクタンスよりも小さいことがあり、第２の動作モードで生成される出力信号の数に依存し得る。たとえば、第２のソースディジェネレーションインダクタンスは、２つの出力信号が第２の動作モードで生成される場合、第１のソースディジェネレーションインダクタンスの約１／２であり得る。
【００７０】
[0075]図５Ａに示された例示的な設計では、構成可能ディジェネレーションインダクタは、利得トランジスタと回路接地との間に結合された第１のインダクタ（たとえば、インダクタ５２２）と、利得トランジスタと中間ノードとの間に結合された第２のインダクタ（たとえば、インダクタ５２４）と、中間ノードと回路接地との間に結合されたシャントトランジスタ（たとえば、トランジスタ５２６）とを含み得る。図５Ｂに示された別の例示的な設計では、構成可能ディジェネレーションインダクタは、利得トランジスタと回路接地との間に結合された第１のインダクタ（たとえば、インダクタ５２３）と、中間ノードと回路接地との間に結合された第２のインダクタ（たとえば、インダクタ５２５）と、中間ノードと回路接地との間に結合されたシャントトランジスタ（たとえば、トランジスタ５２７）とを含み得る。構成可能ディジェネレーションインダクタは他の回路設計に基づいて他の方法でも実装され得る。
【００７１】
[0076]例示的な設計では、装置は、第１および第２のカスコードトランジスタをさらに含み得る。第１のカスコードトランジスタ（たとえば、図５Ａおよび図５Ｂ中のカスコードトランジスタ５３６）は、利得トランジスタに結合され得、増幅された信号を受信し、第１の出力信号を与え得る。第２のカスコードトランジスタ（たとえば、図５Ａおよび図５Ｂ中のカスコードトランジスタ５３８）も、利得トランジスタに結合され得、増幅された信号を受信し、第２の出力信号を与え得る。第１のカスコードトランジスタと第２のカスコードトランジスタの一方が、単一の出力信号を与えるために第１の動作モードで有効にされ得る。第１のカスコードトランジスタと第２のカスコードトランジスタの両方が、２つの出力信号を与えるために第２の動作モードで有効にされ得る。概して、複数のカスコードトランジスタが、利得トランジスタに結合され得、増幅された信号を受信し、第１の動作モードで単一の出力信号を与えるかまたは第２の動作モードで複数の出力信号を与え得る。複数のカスコードトランジスタは、第１および第２のカスコードトランジスタと、場合によっては追加のカスコードトランジスタとを含み得る。
【００７２】
[0077]別の例示的な設計では、装置は、たとえば、図５Ｃまたは図５Ｄに示されたＳＩＭＯ  ＬＮＡのために、第２の利得トランジスタと第３および第４のカスコードトランジスタとをさらに含み得る。第２の利得トランジスタ（たとえば、図５Ｃまたは図５Ｄ中の利得トランジスタ５４４）は、入力信号を受信し、第２の増幅された信号を与え得る。第１の利得トランジスタと第２の利得トランジスタは、したがって、同じ入力信号を受信し得る。第３および第４のカスコードトランジスタ（たとえば、カスコードトランジスタ５４６および５４８）は第２の利得トランジスタに結合され得る。第１〜第４のカスコードトランジスタは、第１の動作モードで単一の出力信号を与えるかまたは第２の動作モードで複数の出力信号を与え得る。概して、第２の複数のカスコードトランジスタが、第２の利得トランジスタに結合され得、第２の増幅された信号を受信し得る。利得トランジスタに結合された複数のカスコードトランジスタおよび第２の利得トランジスタに結合された第２の複数のカスコードトランジスタは、第１の動作モードで単一の出力信号を与えるかまたは第２の動作モードで複数の出力信号を与え得る。
【００７３】
[0078]例示的な設計では、利得トランジスタおよび第２の利得トランジスタは、たとえば、図５Ｃに示されているように、互いにおよび構成可能ディジェネレーションインダクタに結合されるそれらのソースを有し得る。別の例示的な設計では、第２の利得トランジスタは、第１の動作モードで第３のソースディジェネレーションインダクタンスを与えるかまたは第２の動作モードで第４のソースディジェネレーションインダクタンスを与え得る、第２の構成可能ディジェネレーションインダクタ（たとえば、図５Ｃ中の構成可能ディジェネレーションインダクタ５５０）に結合され得る。
【００７４】
[0079]別の例示的な設計では、装置は、たとえば、図６に示されたＭＩＭＯ  ＬＮＡのために、第２の利得トランジスタと、第３および第４のカスコードトランジスタと、第２の構成可能ディジェネレーションインダクタとをさらに含み得る。第２の利得トランジスタ（たとえば、図６中の利得トランジスタ５４４）は、第２の入力信号を受信し、第２の増幅された信号を与え得る。利得トランジスタと第２の利得トランジスタは、したがって、たとえば、図６に示されているように、異なる入力信号を受信し得る。第３および第４のカスコードトランジスタ（たとえば、図６中のカスコードトランジスタ５４６および５４８）は第２の利得トランジスタに結合され得る。第１〜第４のカスコードトランジスタは、第１の動作モードで単一の出力信号を与えるかまたは第２の動作モードで複数の出力信号を与え得る。第２の構成可能ディジェネレーションインダクタ（たとえば、図６中の構成可能ディジェネレーションインダクタ５５０）は、第２の利得トランジスタに結合され得、第１の動作モードで第３のソースディジェネレーションインダクタンスを与えるかまたは第２の動作モードで第４のソースディジェネレーションインダクタンスを与え得る。概して、第２の複数のカスコードトランジスタは、第２の利得トランジスタに結合され得、第２の増幅された信号を受信し得、入力信号を受信する利得トランジスタに結合された複数のカスコードトランジスタおよび第２の入力信号を受信する第２の利得トランジスタに結合された第２の複数のカスコードトランジスタは、第１の動作モードで単一の出力信号を与えるかまたは第２の動作モードで複数の出力信号を与え得る。
【００７５】
[0080]例示的な設計では、利得トランジスタは、第１の動作モードで第１のバイアス電流を印加されるかまたは第２の動作モードで第２のバイアス電流を印加され得る。第２のバイアス電流は、第１のバイアス電流よりも大きいことがあり、第２の動作モードで生成される出力信号の数に依存し得る。たとえば、第２のバイアス電流は、２つの出力信号が第２の動作モードで生成される場合、第１のバイアス電流の約２倍であり得る。例示的な設計では、第１および第２のバイアス電流は固定バイアス電流であり得る。別の例示的な設計では、第１のバイアス電流は、第１の動作モードで第１の可変利得を取得するように調整可能であり得、および／または第２のバイアス電流は、第２の動作モードで第２の可変利得を取得するように調整可能であり得る。
【００７６】
[0081]例示的な設計では、装置は、利得トランジスタに結合された入力整合回路（たとえば、図５Ａおよび図５Ｂ中の入力整合回路５１２）をさらに含み得る。入力整合回路は、入力ＲＦ信号を受信し、利得トランジスタに入力信号を与え得る。例示的な設計では、入力整合回路は、入力整合回路の入力と出力との間に結合されたインダクタ（たとえば、インダクタ５１４）のみを備え得る。他の例示的な設計では、入力整合回路は、増幅器の入力整合のための１つまたは複数の追加の回路構成要素（たとえば、１つまたは複数のキャパシタ、インダクタ、および／または抵抗器）を含み得る。
【００７７】
[0082]図７に、増幅を実行するためのプロセス７００の例示的な設計を示す。増幅された信号を取得するために、第１の動作モードで第１のソースディジェネレーションインダクタンスに基づいてまたは第２の動作モードで第２のソースディジェネレーションインダクタンスに基づいて入力信号を増幅する（ブロック７１２）。第２のソースディジェネレーションインダクタンスは第１のソースディジェネレーションインダクタンスよりも小さいことがある。増幅された信号に基づいて、第１の動作モードで単一の出力信号を生成するかまたは第２の動作モードで複数の出力信号を生成する（ブロック７１４）。第１のインダクタ（たとえば、図５Ａ中のインダクタ５２２）に基づいてまたは第３のインダクタと第４のインダクタと（たとえば、図５Ｂ中のインダクタ５２３とインダクタ５２５と）の直列結合に基づいて第１のソースディジェネレーションインダクタンスを与える（ブロック７１６）。第１のインダクタと第２のインダクタと（たとえば、図５Ａ中のインダクタ５２２とインダクタ５２４と）の並列結合に基づいてまたは第３のインダクタ（たとえば、図５Ｂ中のインダクタ５２３）に基づいて第２のソースディジェネレーションインダクタンスを与える（ブロック７１８）。第１の動作モードで第１のバイアス電流を印加する（ブロック７２０）。第２の動作モードで第１のバイアス電流よりも大きい第２のバイアス電流を印加する（ブロック７２２）。
【００７８】
[0083]例示的な設計では、ＭＩＭＯ増幅器のために、第２の入力信号が、第２の増幅された信号を取得するために、第１の動作モードで第３のソースディジェネレーションインダクタンスに基づいてまたは第２の動作モードで第４のソースディジェネレーションインダクタンスに基づいて増幅され得る。増幅された信号および／または第２の増幅された信号に基づいて、単一の出力信号は第１の動作モードで生成され得、または複数の出力信号は第２の動作モードで生成され得る。
【００７９】
[0084]本明細書で説明した構成可能ソースディジェネレーションインダクタンスをもつ多出力増幅器は、ＩＣ、アナログＩＣ、ＲＦＩＣ、混合信号ＩＣ、ＡＳＩＣ、プリント回路板（ＰＣＢ）、電子デバイスなどの上に実装され得る。これらの増幅器はまた、相補型金属酸化物半導体（ＣＭＯＳ）、ＮチャネルＭＯＳ（ＮＭＯＳ）、ＰチャネルＭＯＳ（ＰＭＯＳ）、バイポーラ接合トランジスタ（ＢＪＴ）、バイポーラＣＭＯＳ（ＢｉＣＭＯＳ）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）、高電子移動度トランジスタ（ＨＥＭＴ）、シリコンオンインシュレータ（ＳＯＩ）など、様々なＩＣプロセス技術を用いて作製され得る。
【００８０】
[0085]本明細書で説明した増幅器を実装する装置は、スタンドアロンデバイスであり得るか、またはより大きいデバイスの一部であり得る。デバイスは、（ｉ）スタンドアロンＩＣ、（ｉｉ）データおよび／または命令を記憶するためのメモリＩＣを含み得る１つまたは複数のＩＣのセット、（ｉｉｉ）ＲＦ受信機（ＲＦＲ）またはＲＦ送信機／受信機（ＲＴＲ）などのＲＦＩＣ、（ｉｖ）移動局モデム（ＭＳＭ）などのＡＳＩＣ、（ｖ）他のデバイス内に埋め込まれ得るモジュール、（ｖｉ）受信機、セルラーフォン、ワイヤレスデバイス、ハンドセット、またはモバイルユニット、（ｖｉｉ）その他であり得る。
【００８１】
[0086]１つまたは複数の例示的な設計では、説明した機能は、ハードウェア、ソフトウェア、ファームウェア、またはそれらの任意の組合せで実装され得る。ソフトウェアで実装される場合、機能は、１つまたは複数の命令またはコードとしてコンピュータ可読媒体上に記憶されるか、あるいはコンピュータ可読媒体を介して送信され得る。コンピュータ可読媒体は、ある場所から別の場所へのコンピュータプログラムの転送を可能にする任意の媒体を含む、コンピュータ記憶媒体と通信媒体の両方を含む。記憶媒体は、コンピュータによってアクセスされ得る任意の利用可能な媒体であり得る。限定ではなく例として、そのようなコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ（登録商標）、ＣＤ−ＲＯＭまたは他の光ディスクストレージ、磁気ディスクストレージまたは他の磁気ストレージデバイス、あるいは命令またはデータ構造の形態の所望のプログラムコードを搬送または記憶するために使用され得、コンピュータによってアクセスされ得る、任意の他の媒体を備えることができる。また、いかなる接続もコンピュータ可読媒体と適切に呼ばれる。たとえば、ソフトウェアが、同軸ケーブル、光ファイバーケーブル、ツイストペア、デジタル加入者回線（ＤＳＬ）、または赤外線、無線、およびマイクロ波などのワイヤレス技術を使用して、ウェブサイト、サーバ、または他のリモートソースから送信される場合、同軸ケーブル、光ファイバーケーブル、ツイストペア、ＤＳＬ、または赤外線、無線、およびマイクロ波などのワイヤレス技術は、媒体の定義に含まれる。本明細書で使用するディスク（disk）およびディスク（disc）は、コンパクトディスク（disc）（ＣＤ）、レーザーディスク（登録商標）（disc）、光ディスク（disc）、デジタル多用途ディスク（disc）（ＤＶＤ）、フロッピー（登録商標）ディスク（disk）およびｂｌｕ−ｒａｙ（登録商標）ディスク（disc）を含み、ディスク（disk）は、通常、データを磁気的に再生し、ディスク（disc）は、データをレーザーで光学的に再生する。上記の組合せもコンピュータ可読媒体の範囲内に含まれるべきである。
【００８２】
[0087]本開示についての以上の説明は、いかなる当業者も本開示を作成または使用することができるように与えたものである。本開示への様々な修正は当業者には容易に明らかとなり、本明細書で定義した一般原理は、本開示の範囲から逸脱することなく他の変形形態に適用され得る。したがって、本開示は、本明細書で説明した例および設計に限定されるものではなく、本明細書で開示する原理および新規の特徴に合致する最も広い範囲を与えられるべきである。
以下に、出願当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
増幅器のための、および入力信号を受信し、増幅された信号を与えるように構成可能な、利得トランジスタと、前記増幅器が、第１の動作モードで単一の出力信号を与えるかまたは第２の動作モードで複数の出力信号を与える、
前記利得トランジスタに結合された、および前記第１の動作モードで第１のソースディジェネレーションインダクタンスを与えるかまたは前記第２の動作モードで第２のソースディジェネレーションインダクタンスを与えるように構成可能な、構成可能ディジェネレーションインダクタと
を備える装置。
［Ｃ２］
前記第２のソースディジェネレーションインダクタンスが前記第１のソースディジェネレーションインダクタンスよりも小さい、請求項１に記載の装置。
［Ｃ３］
前記構成可能ディジェネレーションインダクタは、
前記利得トランジスタと回路接地との間に結合された第１のインダクタと、
前記利得トランジスタと中間ノードとの間に結合された第２のインダクタと、
前記中間ノードと回路接地との間に結合されたシャントトランジスタと
を備える、Ｃ１に記載の装置。
［Ｃ４］
前記構成可能ディジェネレーションインダクタは、
前記利得トランジスタと中間ノードとの間に結合された第１のインダクタと、
前記中間ノードと回路接地との間に結合された第２のインダクタと、
前記中間ノードと回路接地との間に結合されたシャントトランジスタと
を備える、Ｃ１に記載の装置。
［Ｃ５］
前記利得トランジスタに結合された、および前記増幅された信号を受信し、第１の出力信号を与えるように構成可能な、第１のカスコードトランジスタと、
前記利得トランジスタに結合された、および前記増幅された信号を受信し、第２の出力信号を与えるように構成可能な、第２のカスコードトランジスタと
をさらに備える、Ｃ１に記載の装置。
［Ｃ６］
前記第１のカスコードトランジスタと前記第２のカスコードトランジスタの一方が前記第１の動作モードで有効にされ、前記第１のカスコードトランジスタと前記第２のカスコードトランジスタの両方が前記第２の動作モードで有効にされる、Ｃ５に記載の装置。
［Ｃ７］
前記入力信号を受信するように構成可能な第２の利得トランジスタと、
前記第２の利得トランジスタに結合された第３のカスコードトランジスタと、
前記第２の利得トランジスタに結合された第４のカスコードトランジスタと、前記第１〜第４のカスコードトランジスタは、前記第１の動作モードで前記単一の出力信号を与えるかまたは前記第２の動作モードで前記複数の出力信号を与えるように構成可能である、
をさらに備える、Ｃ５に記載の装置。
［Ｃ８］
前記利得トランジスタおよび前記第２の利得トランジスタは、互いにおよび前記構成可能ディジェネレーションインダクタに結合されたソースを有する、Ｃ７に記載の装置。
［Ｃ９］
第２の入力信号を受信するように構成可能な第２の利得トランジスタと、
前記第２の利得トランジスタに結合された第３のカスコードトランジスタと、
前記第２の利得トランジスタに結合された第４のカスコードトランジスタと、前記第１〜第４のカスコードトランジスタは、前記第１の動作モードで前記単一の出力信号を与えるかまたは前記第２の動作モードで前記複数の出力信号を与えるように構成可能であり、
前記第２の利得トランジスタに結合された、および前記第１の動作モードで第３のソースディジェネレーションインダクタンスを与えるかまたは前記第２の動作モードで第４のソースディジェネレーションインダクタンスを与えるように構成可能な、第２の構成可能ディジェネレーションインダクタと
をさらに備える、Ｃ５に記載の装置。
［Ｃ１０］
前記利得トランジスタは、前記第１の動作モードで第１のバイアス電流を印加されるかまたは前記第２の動作モードで第２のバイアス電流を印加され、前記第２のバイアス電流は前記第１のバイアス電流よりも大きい、Ｃ１に記載の装置。
［Ｃ１１］
前記第１のバイアス電流は、前記第１の動作モードで第１の可変利得を取得するように調整可能であるか、または前記第２のバイアス電流は、前記第２の動作モードで第２の可変利得を取得するように調整可能であるか、または両方である、Ｃ１０に記載の装置。
［Ｃ１２］
前記利得トランジスタに結合された、および入力無線周波数（ＲＦ）信号を受信し、前記利得トランジスタに前記入力信号を与えるように構成された、入力整合回路
をさらに備える、Ｃ１に記載の装置。
［Ｃ１３］
前記入力整合回路は、前記入力整合回路の入力と出力との間に結合されたインダクタのみを備える、Ｃ１３に記載の装置。
［Ｃ１４］
増幅された信号を取得するために、第１の動作モードで第１のソースディジェネレーションインダクタンスに基づいてまたは第２の動作モードで第２のソースディジェネレーションインダクタンスに基づいて入力信号を増幅することと、
前記増幅された信号に基づいて、前記第１の動作モードで単一の出力信号を生成するかまたは前記第２の動作モードで複数の出力信号を生成することと
を備える方法。
［Ｃ１５］
第１のインダクタに基づいて前記第１のソースディジェネレーションインダクタンスを与えることと、
前記第１のインダクタと第２のインダクタとの並列結合に基づいて前記第２のソースディジェネレーションインダクタンスを与えることと
をさらに備える、Ｃ１４に記載の方法。
［Ｃ１６］
第１のインダクタと第２のインダクタとの直列結合に基づいて前記第１のソースディジェネレーションインダクタンスを与えることと、
前記第１のインダクタに基づいて前記第２のソースディジェネレーションインダクタンスを与えることと
をさらに備える、Ｃ１４に記載の方法。
［Ｃ１７］
第２の増幅された信号を取得するために、前記第１の動作モードで第３のソースディジェネレーションインダクタンスに基づいてまたは前記第２の動作モードで第４のソースディジェネレーションインダクタンスに基づいて第２の入力信号を増幅することと、
前記増幅された信号および前記第２の増幅された信号のうちの少なくとも１つに基づいて、前記第１の動作モードで前記単一の出力信号を生成するかまたは前記第２の動作モードで前記複数の出力信号を生成することと
をさらに備える、Ｃ１４に記載の方法。
［Ｃ１８］
増幅された信号を取得するために、第１の動作モードで第１のソースディジェネレーションインダクタンスに基づいてまたは第２の動作モードで第２のソースディジェネレーションインダクタンスに基づいて入力信号を増幅するための手段と、
前記増幅された信号に基づいて、前記第１の動作モードで単一の出力信号を生成するかまたは前記第２の動作モードで複数の出力信号を生成するための手段と
を備える装置。
［Ｃ１９］
前記第１の動作モードで前記第１のソースディジェネレーションインダクタンスを与えるかまたは前記第２の動作モードで前記第２のソースディジェネレーションインダクタンスを与えるための手段
をさらに備える、Ｃ１８に記載の装置。
［Ｃ２０］
第２の増幅された信号を取得するために、前記第１の動作モードで第３のソースディジェネレーションインダクタンスに基づいてまたは前記第２の動作モードで第４のソースディジェネレーションインダクタンスに基づいて第２の入力信号を増幅するための手段と、
前記増幅された信号および前記第２の増幅された信号のうちの少なくとも１つに基づいて、前記第１の動作モードで前記単一の出力信号を生成するかまたは前記第２の動作モードで前記複数の出力信号を生成するための手段と
をさらに備える、Ｃ１８に記載の装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図６】
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【図７】
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