(57)【特許請求の範囲】
【請求項１】
制御信号に応じて第１の端子と第２の端子との間の抵抗値が変化する可変抵抗回路であって、
各々が抵抗値ｒ1を有している直列接続された複数の抵抗素子からなる第１の直列抵抗回路と、前記制御信号に応じて前記第１の直列抵抗回路の所定のノードのうちの１つを選択的に前記第１の端子に接続する第１のスイッチ部と、を有する第１の抵抗調整回路と、
前記第２の端子に接続され且つ各々が前記抵抗値ｒ1と異なる抵抗値ｒ2を有している直列接続された複数の抵抗素子からなる第２の直列抵抗回路と、前記制御信号に応じて前記第１の直列抵抗回路を前記第２の直列抵抗回路の所定ノードのうちの１つに選択的に接続する第２のスイッチ部と、を有する第２の抵抗調整回路と、を含み、
前記第１の直列抵抗回路を構成する抵抗素子の数がｎ個であるとき、前記抵抗値ｒ1とｒ2との間に、
ｒ1＜ｒ2＜ｎ×ｒ1
が成立していることを特徴とする可変抵抗回路。
【請求項２】
制御信号に応じて第１の端子と第２の端子との間の抵抗値が変化する可変抵抗回路であって、
各々が抵抗値ｒ1を有している直列接続された複数の抵抗素子からなる第１の直列抵抗回路と、前記制御信号に応じて前記第１の直列抵抗回路の所定のノードのうちの１つを選択的に前記第１の端子に接続する第１のスイッチ部と、を有する第１の抵抗調整回路と、
前記第２の端子に接続され且つ各々が前記抵抗値ｒ1と異なる抵抗値ｒ2を有している直列接続された複数の抵抗素子からなる第２の直列抵抗回路と、前記制御信号に応じて前記第１の直列抵抗回路を前記第２の直列抵抗回路の所定ノードのうちの１つに選択的に接続する第２のスイッチ部と、を有する第２の抵抗調整回路と、を含み、
前記第１の直列抵抗回路を構成する抵抗素子の数がｎ個であるとき、前記抵抗値ｒ1とｒ2との間に、
ｒ1＜ｒ2＜（ｎ−１）ｒ1
が成立していることを特徴とする可変抵抗回路。
【請求項３】
前記第１のスイッチ部は、前記第１の直列抵抗回路の互いに隣接する各抵抗素子の間の各接続点および前記第１の直列抵抗回路の終端部に接続された複数のスイッチ回路を含み、前記制御信号に応じて前記複数のスイッチ回路のいずれか１つがオン状態に駆動され、
前記第２のスイッチ部は、前記第２の直列抵抗回路の互いに隣接する所定の抵抗素子の間の接続点および前記第２の抵抗調整回路の終端部に接続された複数のスイッチ回路を含み、前記制御信号に応じて前記複数のスイッチ回路のいずれか１つがオン状態に駆動されることを特徴とする請求項１又は２に記載の可変抵抗回路。
【請求項４】
前記制御信号は、複数ビットからなるディジタル信号であり、上位ビットと下位ビットに分割されて前記第１および第２のスイッチ部にそれぞれ供給され、
前記スイッチ回路の各々は、分割された制御信号に応じて駆動されることを特徴とする請求項３に記載の可変抵抗回路。
【請求項５】
制御信号に応じて第１の端子と第２の端子との間の抵抗値が変化する可変抵抗回路と、前記第１または第２の端子に接続されたキャパシタとを有し、前記可変抵抗回路の抵抗値と前記キャパシタの容量値によって定まる発振周波数を有する発振回路を構成している半導体装置であって、
前記可変抵抗回路は、
各々が抵抗値ｒ1を有している直列接続された複数の抵抗素子からなる第１の直列抵抗回路と、前記制御信号に応じて前記第１の直列抵抗回路の所定のノードのうちの１つを選択的に前記第１の端子に接続する第１のスイッチ部と、を有する第１の抵抗調整回路と、
前記第２の端子に接続され且つ各々が前記抵抗値ｒ1と異なる抵抗値ｒ2を有している直列接続された複数の抵抗素子からなる第２の直列抵抗回路と、前記制御信号に応じて前記第１の直列抵抗回路を前記第２の直列抵抗回路の所定ノードのうちの１つに選択的に接続する第２のスイッチ部と、を有する第２の抵抗調整回路と、を含み、
前記第１の直列抵抗回路を構成する抵抗素子の数がｎ個であるとき、前記抵抗値ｒ1とｒ2との間に、
ｒ1＜ｒ2＜ｎ×ｒ1
が成立していることを特徴とする半導体装置。
【請求項６】
前記第２の直列抵抗回路を構成する抵抗素子の各々のシート抵抗は、前記第１の直列抵抗回路を構成する抵抗素子の各々のシート抵抗よりも大であることを特徴とする請求項５に記載の半導体装置。
【請求項７】
各々が抵抗値ｒ1を有している直列接続された複数の抵抗素子からなる第１の直列抵抗回路と、制御信号に応じて前記第１の直列抵抗回路の所定のノードのうちの１つを選択的に第１の端子に接続する第１のスイッチ部と、を有する第１の抵抗調整回路と、
第２の端子に接続され且つ各々が前記抵抗値ｒ1と異なる抵抗値ｒ2を有している直列接続された複数の抵抗素子からなる第２の直列抵抗回路と、前記制御信号に応じて前記第１の直列抵抗回路を前記第２の直列抵抗回路の所定ノードのうちの１つに選択的に接続する第２のスイッチ部と、を有する第２の抵抗調整回路と、を含み、
前記第１の直列抵抗回路を構成する抵抗素子の数がｎ個であるとき、前記抵抗値ｒ1とｒ2との間に、
ｒ1＜ｒ2＜ｎ×ｒ1
が成立している可変抵抗回路の前記第１の端子と前記第２の端子との間の抵抗値のトリミング方法であって、
制御部が、互いに異なる複数の制御信号を前記可変抵抗回路に順次供給して前記第１の端子と前記第２の端子との間の抵抗値を順次変化させ、前記第１の端子と前記第２の端子との間の抵抗値と目標抵抗値との差分が所定範囲内となる制御信号の値を選択するステップを含むことを特徴とするトリミング方法。
【請求項８】
各々が抵抗値ｒ1を有している直列接続された複数の抵抗素子からなる第１の直列抵抗回路と、制御信号に応じて前記第１の直列抵抗回路の所定のノードのうちの１つを選択的に第１の端子に接続する第１のスイッチ部と、第２の端子に接続され且つ各々が前記抵抗値ｒ1と異なる抵抗値ｒ2を有している直列接続された複数の抵抗素子からなる第２の直列抵抗回路と、前記制御信号に応じて前記第１の直列抵抗回路を前記第２の直列抵抗回路の所定ノードのうちの１つに選択的に接続する第２のスイッチ部と、を含み、前記第１の直列抵抗回路を構成する抵抗素子の数がｎ個であるとき、前記抵抗値ｒ1とｒ2との間に、
ｒ1＜ｒ2＜ｎ×ｒ1
が成立している可変抵抗回路と、
前記第１または第２の端子に接続されたキャパシタとを有し、前記可変抵抗回路の抵抗値と前記キャパシタの容量値によって定まる発振周波数を有する発振回路における前記第１の端子と前記第２の端子との間の抵抗値のトリミング方法であって、
周波数制御部が、複数の制御信号を前記可変抵抗回路に順次供給して前記発振回路の発振周波数を変化させ、前記発振回路の発振周波数と目標周波数との差分が所定範囲内となる制御信号の値を選択するステップを含むことを特徴とするトリミング方法。
【請求項９】
前記周波数制御部が、前記複数の制御信号の各々に対応する発振周波数を記録するステップと、記録された発振周波数の中から目標周波数との差分が最小となるものに対応する制御信号の値を選択するステップと、を含むことを特徴とする請求項８に記載のトリミング方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、制御信号に応じて抵抗値が変化する可変抵抗回路および該可変抵抗回路を備えた半導体装置に関する。
【背景技術】
【０００２】
矩形状パルスを出力する発振回路として、シュミットインバータを用いたＣＲ発振回路が知られている。かかる発振回路は、抵抗素子の抵抗値とキャパシタの容量値によって定まる時定数に応じた発振周波数を有する。
【０００３】
かかる発振回路において高精度な発振周波数を実現するために、抵抗素子の抵抗値およびキャパシタＣの容量値の少なくとも一方を可変とし、目標とする発振周波数となるように抵抗値または容量値を調整することが行われている。
【０００４】
特許文献１には、基準クロックに基づいて測定される所定時間内においてクロックのパルス数をカウントするカウンタ部と、複数のトリミングデータを格納し、上記カウンタ部のカウント値に応じてトリミングデータを抽出する記憶部と、抽出されたトリミングデータに応じて抵抗値および容量値を変化せしめるトリミング手段とを備えた発振回路が開示されている。
【０００５】
特許文献２は、発振回路に係るものではないが、所望の出力電位を得るために、電源電圧とグランド電位との間に直列に接続された複数の抵抗からなる抵抗ラダー回路と、上記抵抗ラダー回路にツリー状に接続されたスイッチ素子群とからなるトリミングブロックが開示されている。かかるトリミングブロックにおいて、スイッチ素子は供給されるトリミング信号に応じてオン状態となり、抵抗ラダー回路の任意のノードから所望の電圧が抽出されるようになっている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−２２９６３０号公報
【特許文献２】特開２００８−１４０９６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
近年、各種ディジタル機器の高機能化に伴って、高精度の発振周波数特性を有する発振回路が要求されている。その一方、装置の小型化および低コスト化の要求もある。水晶振動子やセラミック振動子を用いることにより高精度の発振器を構成することが可能となるが、これらの振動子はＩＣに対して外付け部品となるため更なる小型化やコストダウンが容易ではない。
【０００８】
水晶振動子やセラミック振動子を用いることなく、高精度の発振周波数を実現しようとする場合、特許文献１に記載されるように発振回路内に複数の抵抗素子およびキャパシタを設け、これらを適宜選択して発振周波数を調整する方式が考えられる。しかしながら、発振回路をＩＣで構成する場合、キャパシタはＩＣ内部で比較的大きな面積を占有する。従って、互いに容量値の異なる複数のキャパシタをＩＣ内に設けることはチップ面積の増大を招く。これを回避するために、ＩＣ内に設けるキャパシタの数を少なくした場合には、発振周波数の調整範囲が制限され、又は周波数調整分解能が低下するため高精度な周波数調整が困難となる。一方、キャパシタの容量値を固定値とした場合には、抵抗素子の数を多くすることより高精度化に対応させる必要がある。しかしながら、特許文献２に記載されるようなツリー状のスイッチ素子群を用いて抵抗値を選択する方式では、抵抗素子の数が増加するにつれてスイッチ素子群の規模が大きくなる。抵抗素子の数が増加すると、複数段のスイッチ素子が電流経路に挿入されることとなり、スイッチ素子が例えばトランジスタで構成される場合には、トランジスタのオン抵抗の影響が無視できなくなる。従って、特許文献２に示されるトリミングブロックをＣＲ発振回路に適用した場合には、スイッチ素子のオン抵抗が発振周波数の精度を低下させる要因となる。また、トランジスタのオン抵抗はスレッシュ電圧のバラツキ、電圧および温度変動の影響を受けるため、これらが発振周波数の変動要因となる。
【０００９】
本発明は、上記した点に鑑みてなされたものであり、回路規模を比較的小さくすることができ且つ高精度な抵抗値調整が可能な可変抵抗回路を提供すること、およびかかる可変抵抗回路を備えた高精度な発振周波数調整が可能な発振回路を構成する半導体装置を提供することを目的とする。さらに、本発明は、上記の半導体装置の発振周波数を制御する方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明に係る可変抵抗回路は、制御信号に応じて第１の端子と第２の端子との間の抵抗値が変化する可変抵抗回路であって、各々が抵抗値ｒ1を有している直列接続された複数の抵抗素子からなる第１の直列抵抗回路と、前記制御信号に応じて前記第１の直列抵抗回路の所定のノードのうちの１つを選択的に前記第１の端子に接続する第１のスイッチ部と、を有する第１の抵抗調整回路と、前記第２の端子に接続され且つ各々が前記抵抗値ｒ1と異なる抵抗値ｒ2を有している直列接続された複数の抵抗素子からなる第２の直列抵抗回路と、前記制御信号に応じて前記第１の直列抵抗回路を前記第２の直列抵抗回路の所定ノードのうちの１つに選択的に接続する第２のスイッチ部と、を有する第２の抵抗調整回路と、を含み、前記第１の直列抵抗回路を構成する抵抗素子の数がｎ個であるとき、前記抵抗値ｒ1とｒ2との間に、ｒ1＜ｒ2＜ｎ×ｒ1が成立していることを特徴としている。
また、本発明に係る可変抵抗回路は、制御信号に応じて第１の端子と第２の端子との間の抵抗値が変化する可変抵抗回路であって、各々が抵抗値ｒ1を有している直列接続された複数の抵抗素子からなる第１の直列抵抗回路と、前記制御信号に応じて前記第１の直列抵抗回路の所定のノードのうちの１つを選択的に前記第１の端子に接続する第１のスイッチ部と、を有する第１の抵抗調整回路と、前記第２の端子に接続され且つ各々が前記抵抗値ｒ1と異なる抵抗値ｒ2を有している直列接続された複数の抵抗素子からなる第２の直列抵抗回路と、前記制御信号に応じて前記第１の直列抵抗回路を前記第２の直列抵抗回路の所定ノードのうちの１つに選択的に接続する第２のスイッチ部と、を有する第２の抵抗調整回路と、を含み、前記第１の直列抵抗回路を構成する抵抗素子の数がｎ個であるとき、前記抵抗値ｒ1とｒ2との間に、ｒ1＜ｒ2＜（ｎ−１）ｒ1が成立していることを特徴としている。
【００１１】
また、本発明に係る半導体装置は、制御信号に応じて第１の端子と第２の端子との間の抵抗値が変化する可変抵抗回路と、前記第１または第２の端子に接続されたキャパシタとを有し、前記可変抵抗回路の抵抗値と前記キャパシタの容量値によって定まる発振周波数を有する発振回路を構成している半導体装置であって、前記可変抵抗回路は、各々が抵抗値ｒ1を有している直列接続された複数の抵抗素子からなる第１の直列抵抗回路と、前記制御信号に応じて前記第１の直列抵抗回路の所定のノードのうちの１つを選択的に前記第１の端子に接続する第１のスイッチ部と、を有する第１の抵抗調整回路と、前記第２の端子に接続され且つ各々が前記抵抗値ｒ1と異なる抵抗値ｒ2を有している直列接続された複数の抵抗素子からなる第２の直列抵抗回路と、前記制御信号に応じて前記第１の直列抵抗回路を前記第２の直列抵抗回路の所定ノードのうちの１つに選択的に接続する第２のスイッチ部と、を有する第２の抵抗調整回路と、を含み、前記第１の直列抵抗回路を構成する抵抗素子の数がｎ個であるとき、前記抵抗値ｒ1とｒ2との間に、ｒ1＜ｒ2＜ｎ×ｒ1が成立していることを特徴としている。
【００１２】
また、本発明に係るトリミング方法は、 各々が抵抗値ｒ1を有している直列接続された複数の抵抗素子からなる第１の直列抵抗回路と、制御信号に応じて前記第１の直列抵抗回路の所定のノードのうちの１つを選択的に第１の端子に接続する第１のスイッチ部と、を有する第１の抵抗調整回路と、第２の端子に接続され且つ各々が前記抵抗値ｒ1と異なる抵抗値ｒ2を有している直列接続された複数の抵抗素子からなる第２の直列抵抗回路と、前記制御信号に応じて前記第１の直列抵抗回路を前記第２の直列抵抗回路の所定ノードのうちの１つに選択的に接続する第２のスイッチ部と、を有する第２の抵抗調整回路と、を含み、前記第１の直列抵抗回路を構成する抵抗素子の数がｎ個であるとき、前記抵抗値ｒ1とｒ2との間に、ｒ1＜ｒ2＜ｎ×ｒ1が成立している可変抵抗回路の前記第１の端子と前記第２の端子との間の抵抗値のトリミング方法であって、制御部が、互いに異なる複数の制御信号を前記可変抵抗回路に順次供給して前記第１の端子と前記第２の端子との間の抵抗値を順次変化させ、前記第１の端子と前記第２の端子との間の抵抗値と目標抵抗値との差分が所定範囲内となる制御信号の値を選択するステップを含むことを特徴としている。
また、本発明に係るトリミング方法は、各々が抵抗値ｒ1を有している直列接続された複数の抵抗素子からなる第１の直列抵抗回路と、制御信号に応じて前記第１の直列抵抗回路の所定のノードのうちの１つを選択的に第１の端子に接続する第１のスイッチ部と、第２の端子に接続され且つ各々が前記抵抗値ｒ1と異なる抵抗値ｒ2を有している直列接続された複数の抵抗素子からなる第２の直列抵抗回路と、前記制御信号に応じて前記第１の直列抵抗回路を前記第２の直列抵抗回路の所定ノードのうちの１つに選択的に接続する第２のスイッチ部と、を含み、前記第１の直列抵抗回路を構成する抵抗素子の数がｎ個であるとき、前記抵抗値ｒ1とｒ2との間に、ｒ1＜ｒ2＜ｎ×ｒ1が成立している可変抵抗回路と、前記第１または第２の端子に接続されたキャパシタとを有し、前記可変抵抗回路の抵抗値と前記キャパシタの容量値によって定まる発振周波数を有する発振回路における前記第１の端子と前記第２の端子との間の抵抗値のトリミング方法であって、周波数制御部が、複数の制御信号を前記可変抵抗回路に順次供給して前記発振回路の発振周波数を変化させ、前記発振回路の発振周波数と目標周波数との差分が所定範囲内となる制御信号の値を選択するステップを含むことを特徴としている。
【発明の効果】
【００１３】
本発明に係る可変抵抗回路によれば、回路規模を小さくすることができ且つ高精度な抵抗値調整が可能となる。また、本発明に係る発振回路によれば、回路規模を小さくすることができ且つ高精度な発振周波数制御を実現することが可能となり、また、半導体チップ上における可変抵抗回路の占有面積の増大を抑制しつつ発振周波数制御の更なる高精度化を図ることが可能となる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施例に係る発振回路の構成を示すブロック図である。
【図２】本発明の実施例に係る発振回路の動作を示すタイミングチャートである。
【図３】本発明の実施例に係る可変抵抗回路の構成を示す図である。
【図４】図４（ａ）および（ｂ）は、本発明の実施例に係るスイッチ回路の構成を示すブロック図である。
【図５】本発明の実施例に係る発振回路の各トリミングコードに対応する動作を示す表である。
【図６】図６（ａ）〜（ｃ）は、本発明の実施例に係る発振回路におけるトリミングコードと発振周波数の関係を示す図である。
【図７】本発明の実施例に係る発振回路における発振周波数制御を示すフローチャートである。
【図８】本発明の実施例に係る発振回路における発振周波数制御を示すフローチャートである。
【図９】本発明の実施例に係る発振回路における発振周波数制御を示すフローチャートである。
【図１０】第１の比較例に係る可変抵抗回路の構成を示す図である。
【図１１】第２の比較例に係る可変抵抗回路の構成を示す図である。
【図１２】本発明の実施例に係る発振回路における他の発振周波数制御を示すフローチャートである。
【図１３】バイナリーサーチによるトリミングコードの探索動作の一例を示す図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施例について図面を参照しつつ説明する。尚、各図において、実質的に同一又は等価な構成要素、部分には同一の参照符を付している。
【００１６】
図１は、本発明の実施例に係る半導体装置である発振回路１のブロック図である。シュミットインバータ１０の入力端子Ｃには、可変抵抗回路２０の一方の端子Ａとキャパシタ３０および３２の一方の端子が接続される。可変抵抗回路２０は、複数の抵抗素子を含み、外部から供給されるトリミングコードＣtrmに応じて端子Ａ−Ｂ間の抵抗値が変化するように構成されている。可変抵抗回路２０の詳細な構成については後述する。キャパシタ３０の他方の端部は接地電位に接続され、キャパシタ３２の他方の端子はインバータ４４ｂの出力端子に接続される。
【００１７】
シュミットインバータ１０の出力端子ＤはＮＡＮＤ回路４０の一方の入力端子に接続される。ＮＡＮＤ回路４０の他方の入力端子にはインバータ４２を介してイネーブル信号が供給されるようになっている。イネーブル信号は、発振回路１の出力を有効とするか否かを制御するための制御信号である。
【００１８】
ＮＡＮＤ回路４０の出力端子は、フリップフロップ４６のクロック入力端子ＣＬＫに接続されるとともにインバータ４４ａ、４４ｂおよび４４ｃを介して可変抵抗回路の端子Ｂに接続される。フリップフロップ４６は、クロック入力に対してトグル動作をするように構成されたＴ型フリップフロップである。フリップフロップ４６の出力端子Ｑはインバータ４８を介して出力端子ＯＵＴに接続される。上記の発振回路の各構成部分は、半導体チップ上に形成されている。
【００１９】
以下に、発振回路１の発振動作について、図２に示すタイミングチャートを参照しつつ説明する。シュミットインバータ１０は、互いに電圧レベルの異なる２つのスレッシュホールド電圧Ｖth1およびＶth2を持つ。発振回路１において電源が投入され、イネーブル信号が発振回路１の出力が有効であることを示すローレベルを呈すると、ＮＡＮＤ回路４０の出力がローレベルとなる。これにより、インバータ４４ｂの出力がローレベル、インバータ４４ｃの出力がハイレベルとなり、可変抵抗回路２０を介してキャパシタ３０および３２の充電が開始される。すると、シュミットインバータ１０の入力電圧はＣＲ時定数で定まる変化率で上昇する。シュミットインバータ１０の入力電圧がスレッシュホールド電圧Ｖth1に達すると、シュミットインバータ１０の出力はローレベルに変化する。これにより、ＮＡＮＤ回路４０の出力は、ハイレベル、インバータ４４ｂおよび４４ｃの出力はそれぞれハイレベルおよびローレベルとなり、キャパシタ３０および３２にチャージされた電荷は可変抵抗回路２０を介して放電される。すると、シュミットインバータ１０の入力電圧はＣＲ時定数で定まる変化率で低下する。シュミットインバータ１０の入力電圧がスレッシュホールド電圧Ｖth2に達すると、シュミットインバータ１０の出力はハイレベルに変化して、再びキャパシタ３０および３２の充電が開始される。シュミットインバータ１０は、かかる動作を繰り返し、ＣＲ時定数で定まる発振周波数の矩形状パルスを出力する。
【００２０】
シュミットインバータ１０の出力信号は、ＮＡＮＤ回路４０を介してフリップフロップ４６のクロック入力端子に入力される。ＮＡＮＤ回路４０は、イネーブル信号が出力有効を示すローレベルを呈する間、シュミットインバータ１０の出力を反転させた出力信号を生成する。フリップフロップ４６はＴ型フリップフロップを構成し、クロック入力の立ち上がりエッジ毎に出力信号を直前の状態から反転させるトグル動作を行う。フリップフロップ４６の出力信号は、インバータ４８を介して出力端子ＯＵＴに出力される。出力端子ＯＵＴからはシュミットインバータ１０の出力信号に同期した矩形状パルスが出力される。可変抵抗回路２０の端子Ａ−Ｂ間の抵抗値はトリミングコードＣtrmに応じて変化するので、これによってＣＲ時定数が変化し、出力端子ＯＵＴから出力される出力信号の発振周波数が変化する。
【００２１】
図３は、可変抵抗回路２０の詳細な構成を示すブロック図である。可変抵抗回路２０は、第１の抵抗調整回路２２と第２の抵抗調整回路２５の２つのブロックを含んでいる。
【００２２】
第１の抵抗調整回路２２は、端子Ｂ側に設けられた互いに直列接続された例えば８個の抵抗素子Ｒsからなる第１の直列抵抗回路２３を有する。抵抗素子Ｒsは、それぞれ、抵抗値ｒ1［Ω］を有している。互いに隣接する抵抗素子間の各接続点は、それぞれスイッチ回路２４ｂ〜２４ｈに接続され、終端部に配置された抵抗素子はスイッチ回路２４ａに接続される。スイッチ回路２４ａ〜２４ｈに接続された各ノードは、スイッチ回路２４ａ〜２４ｈがオン状態となることにより端子Ｂに接続される。スイッチ回路２４ａ〜２４ｈは、第１のスイッチ部２４を構成する。
【００２３】
第２の抵抗調整回路２５は、互いに直列接続された例えば３個の抵抗素子Ｒlからなる第２の直列抵抗回路２６を有する。抵抗素子Ｒlは、それぞれ、抵抗値ｒ2［Ω］を有している。第２の直列抵抗回路２６の一方の端部は端子Ａに接続されるとともにスイッチ回路２７ｄに接続される。抵抗素子間の２つの接続点にはそれぞれスイッチ回路２７ｂおよび２７ｃが接続される。第２の直列抵抗回路２６の他方の端部はスイッチ回路２７ａに接続される。スイッチ回路２７ａ〜２７ｄに接続された各ノードは、スイッチ回路２７ａ〜２７ｄがオン状態となることにより第１の直列抵抗回路２３に接続される。スイッチ回路２７ａ〜２７ｄは第２のスイッチ部２７を構成する。
【００２４】
本実施例において、抵抗素子Ｒlの抵抗値ｒ2は、抵抗素子Ｒsの抵抗値ｒ1よりも大きく且つｒ1の８倍に相当する値よりも小さい値に設定される。すなわち、抵抗値ｒ1とｒ2との間にはｒ1＜ｒ2＜８ｒ1 の関係が成立している。尚、「８倍」という値は、本発明の実施例に係る可変抵抗回路２０の構成においてのみ適用されるものであり、これに限定されるものではない。この値は、第１の直列抵抗回路２３に含まれる抵抗素子の数によって変動する。より一般的には、第１の直列抵抗回路２３に含まれる抵抗素子の数量をｎ個とした場合、ｒ1＜ｒ2＜ｎ×ｒ1が成立するように抵抗値ｒ1およびｒ2が設定される。
【００２５】
尚、抵抗素子Ｒlの抵抗値を抵抗素子ＲSの抵抗値よりも大きくする為に、抵抗素子Ｒlの信号伝送方向における長さを抵抗素子ＲSの信号伝送方向における長さよりも長くする、或いは、抵抗素子Ｒlの信号伝送幅を抵抗素子ＲSの信号伝送幅よりも狭くする。また、抵抗素子Ｒl及びＲsの抵抗値を異ならせるべく、互いに抵抗値の異なる別種の抵抗体により両者を構成するようにしても良い。例えば、抵抗素子Ｒsにはシート抵抗が比較的小さいポリシリコン抵抗が用いられ、抵抗素子Ｒlにはシート抵抗が比較的大きい拡散抵抗が用いられる。
【００２６】
スイッチ回路２４ａ〜２４ｈおよび２７ａ〜２７ｄは、外部から供給されるトリミングコードＣtrmに応じてオンオフする。トリミングコードＣtrmは、例えば５ビットのディジタル信号であり、上位２ビットが第２の抵抗調整回路２５に分配され、下位３ビットが第１の抵抗調整回路２２に分配される。トリミングコードＣtrmの各ビットは、インバータ２８を経由する経路と、インバータ２８を経由しない経路に分岐され、１ビットから２つの値“０”および“１”が生成され、これらの値がスイッチ回路のいずれかに供給される。
【００２７】
第１の抵抗調整回路２２を構成する８つのスイッチ回路２４ａ〜２４ｈには、あらゆる値のトリミングコードＣtrmに対して互いに異なる３ビットの値が供給されるように構成されている。例えば、トリミングコードＣtrmの下位３ビットが“１１１”である場合、スイッチ回路２４ａには“０００”が供給され、スイッチ回路２４ｂには“００１"が供給され、スイッチ回路２４ｃには“０１０”が供給され、スイッチ回路２４ｄには“０１１”が供給され、スイッチ回路２４ｅには“１００”が供給され、スイッチ回路２４ｆには“１０１"が供給され、スイッチ回路２４ｇには“１１０”が供給され、スイッチ回路２４ｈには“１１１”が供給される。
【００２８】
第２の抵抗調整回路２５を構成する４つのスイッチ回路２７ａ〜２７ｄには、あらゆる値のトリミングコードＣtrmに対して互いに異なる２ビットの値が供給されるように構成されている。例えば、トリミングコードＣtrmの上位２ビットが“１１”である場合、スイッチ回路２７ａには“００”が供給され、スイッチ回路２７ｂには“０１"が供給され、スイッチ回路２７ｃには“１０”が供給され、スイッチ回路２７ｄには“１１”が供給される。
【００２９】
図４（ａ）は、第１の抵抗調整回路２２におけるスイッチ回路２４ａ〜２４ｈの構成を示すブロック図である。トリミングコードＣtrmの下位３ビットに基づき生成された値は、ＮＡＮＤ回路５１に供給される。ＮＡＮＤ回路５１は、３ビットの入力値の否定論理積を出力し、これをインバータ５２に供給するとともにトランスファーゲート５３を構成するＰＭＯＳのゲートに供給する。インバータ５２は、ＮＡＮＤ回路５１の出力信号を反転させ、これをトランスファーゲート５３を構成するＮＭＯＳのゲートに供給する。トランスファーゲート５３は、ＰＭＯＳとＮＭＯＳのゲート入力に応じてオンオフするスイッチ素子である。かかる構成を有するスイッチ回路２４ａ〜２４ｈにおいては、ＮＡＮＤ回路５１の入力値が“１１１”のときのみオン状態となる。従って、あらゆる値のトリミングコードＣtrmに対してスイッチ回路２４ａ〜２４ｈのいずれか１つのみがオン状態となる。
【００３０】
図４（ｂ）は、第２の抵抗調整回路２５におけるスイッチ回路２７ａ〜２７ｄの構成を示すブロック図である。上記した第１の抵抗調整回路２２におけるスイッチ回路２４ａ〜２４ｈが、３入力のＮＡＮＤ回路５１を有する一方、第２の抵抗調整回路２５におけるスイッチ回路２７ａ〜２７ｄは、２入力のＮＡＮＤ回路５１ａを有する。それ以外の構成部分は、上記したスイッチ回路２４ａ〜２４ｈと同様である。スイッチ回路２７ａ〜２７ｄは、ＮＡＮＤ回路５１ａの入力値が“１１”のときのみオン状態となる。従って、あらゆる値のトリミングコードＣtrmに対して、スイッチ回路２７ａ〜２７ｄのいずれか１つのみがオン状態となる。
【００３１】
例えばトリミングコードＣtrmが“１１１１１”である場合、トリミングコードＣtrmの下位３ビット“１１１”がインバータ２８を経由する経路と経由しない経路を経て第１の抵抗調整回路２２に分配され、第１の抵抗調整回路２２においてはスイッチ回路２４ｈのみがオン状態となり他はオフ状態となる。トリミングコードＣtrmの上位２ビット“１１”は、インバータ２８を経由する経路と経由しない経路を経て第２の抵抗調整回路２５に分配され、第２の抵抗調整回路２５においてはスイッチ回路２７ｄのみがオン状態となり他はオフ状態となる。これにより、端子Ａ−Ｂ間には１つの抵抗素子Ｒsのみが挿入される状態となる故、端子Ａ−Ｂ間の抵抗値はｒ1［Ω］となる。これは、可変抵抗回路２０が設定し得る最小の抵抗値である。
【００３２】
一方、トリミングコードＣtrmが“０００００”である場合、トリミングコードＣtrmの下位３ビット“０００”がインバータ２８を経由する経路と経由しない経路を経て第１の抵抗調整回路２２に分配され、第１の抵抗調整回路２２においてはスイッチ回路２４ａのみがオン状態となり他はオフ状態となる。トリミングコードＣtrmの上位２ビット“００”は、インバータ２８を経由する経路と経由しない経路を経て、第２の抵抗調整回路２５に分配され、第２の抵抗調整回路２５においてはスイッチ回路２７ａのみがオン状態となり他はオフ状態となる。これにより、端子Ａ−Ｂ間には、８個の抵抗素子Ｒsおよび３個の抵抗素子Ｒlが全て挿入される状態となる故、端子Ａ−Ｂ間の抵抗値は８ｒ1＋３ｒ2［Ω］となる。これは、可変抵抗回路２０が設定し得る最大の抵抗値である。
【００３３】
このように、可変抵抗回路２０は、５ビットのトリミングコードＣtrmに応じて第１の抵抗調整回路２２を構成するスイッチ回路２４ａ〜２４ｈのいずれか１つおよび第２の抵抗調整回路２５を構成するスイッチ回路２７ａ〜２７ｄのいずれか１つがオン状態となることにより、端子Ａ−Ｂ間の抵抗値がｒ1［Ω］から８ｒ1＋３ｒ2［Ω］まで３２段階で変化するように構成されている。可変抵抗回路２０において、５ビットのトリミングコードＣtrmの値が順次繰り上がるごとに端子Ａ−Ｂ間の抵抗は順次小さくなる方向に変化していく。可変抵抗回路２０の抵抗値が小さくなると、キャパシタ３０および３２の充電時間および放電時間が短くなるので、発振回路１の発振周波数は高くなる。
【００３４】
図５は、トリミングコードＣtrmと、第１および第２の抵抗調整回路のそれぞれにおいてＯＮ状態となるスイッチ回路と、端子Ａ−Ｂ間の抵抗値との対応を示した表である。図６（ａ）〜（ｃ）は、トリミングコードＣtrmと発振回路１の発振周波数の対応関係をプロットしたグラフである。トリミングコードＣtrmが“０００００”〜“００１１１”の値をとる間、第２の抵抗調整回路２５においてはスイッチ回路２７ａのＯＮ状態が維持され、これによって第２の直列抵抗回路を構成する抵抗素子Ｒlの全てが端子Ａ−Ｂ間に挿入された状態が維持される。この場合において、トリミングコードＣtrmの値が１つ繰り上がるごとに、端子Ａ−Ｂ間の抵抗値はｒ1［Ω］刻みで順次小さくなり、これに応じて発振周波数は順次高くなる。トリミングコードＣtrmが“０１０００”〜“０１１１１”および“１００００”〜“１１１１１”の値をとる間についても同様である。
【００３５】
一方、トリミングコードＣtrmの値が“００１１１”から“０１０００”に繰り上がるとき、“０１１１１”から“１００００”に繰り上がるとき、“１０１１１”から“１１０００”に繰り上がるとき（すなわち、トリミングコードＣtrmの下位３ビットが“１１１”である状態から１つ繰り上がるとき）について以下に説明する。トリミングコードＣtrmの下位３ビットが“１１１”である状態から１つ繰り上がるとき、第２の直列抵抗回路２６において端子Ａ−Ｂ間に挿入される抵抗素子の数量が減少する。ここで、抵抗値ｒ1とｒ2との間でｒ1＜ｒ2＜８ｒ1 の関係が成立している場合には、トリミングコードＣtrmの下位３ビットが“１１１”である状態から１つ繰り上がるときの端子Ａ−Ｂ間の抵抗値の減少幅は、それ以外の場合においてトリミングコードの値が１つ繰り上がるときの抵抗値の減少幅よりも小さくなる。従って、トリミングコードＣtrmの下位３ビットが“１１１”である状態から１つ繰り上がるときの発振回路１の発振周波数の上昇幅は、それ以外の場合おいてトリミングコードが１つ繰り上がるときの発振周波数の上昇幅よりも小さくなる（図６（ａ）参照）。
【００３６】
更に、抵抗値ｒ1とｒ2との間でｒ1＜ｒ2＜７ｒ1 の関係が成立している場合には、トリミングコードＣtrmの下位３ビットが“１１１”である状態から１つ繰り上がるときに端子Ａ−Ｂ間の抵抗値は増加する方向に変化し、これによって発振回路１の発振周波数は、図６（ｂ）に示すように、低下する方向に変化する。換言すれば、ｒ1＜ｒ2＜７ｒ1 の関係が成立している場合には、“０００００”〜“００１１１”に対応する抵抗値および発振周波数の変動範囲（調整範囲）と“０１０００”〜“０１１１１”に対応する抵抗値および発振周波数の変動範囲（調整範囲）は部分的にオーバラップすることになる。同様に、“０１０００”〜“０１１１１”に対応する抵抗値および発振周波数の変動範囲と、“１００００”〜“１０１１１”に対応する抵抗値および発振周波数の変動範囲が部分的にオーバラップし、“１００００”〜“１０１１１”に対応する抵抗値および発振周波数の変動範と、“１１０００”〜“１１１１１”に対応する抵抗値および発振周波数の変動範囲が部分的にオーバラップする（図６（ｂ）参照）。より一般的には、第１の直列抵抗回路２３に含まれる抵抗素子の数量をｎ個とした場合、ｒ1＜ｒ2＜（ｎ−１）×ｒ1が成立するように抵抗値ｒ1およびｒ2を設定することにより、上記した抵抗値および発振周波数の変動範囲（調整範囲）のオーバラップが生じることになる。
【００３７】
このように、本発明の実施例に係る発振回路１は、トリミングコードＣtrmが１つ繰り上がる毎に発振周波数が単調に増加するのではなく、第２の直列抵抗回路２６において有効となる抵抗素子が切り替わる場合には、発振周波数の増大幅が小さくなるか発振周波数が低下するように構成されている。
【００３８】
第１の直列回路２３を構成する抵抗素子Ｒsと、第２の直列抵抗回路２６を構成する抵抗素子Ｒlは、半導体チップ上において互いに異なるシート抵抗を有する別種の抵抗体により構成され、レイアウト形状も互いに異なることから、製造ばらつきによる抵抗値の設計値からの変動率が一致しない場合がある。従って、例えばｒ2＝８ｒ1となるように設計した場合であっても現実にはｒ2＞８ｒ1となる場合がある。図６（ｃ）は、ｒ2＞８ｒ1となった場合におけるトリミングコードＣtrmの各値と発振回路１の発振周波数の対応関係をプロットしたグラフである。ｒ2＞８ｒ1となった場合、トリミングコードＣtrmが“００１１１”から“０１０００”に繰り上がるとき、“０１１１１”から“１００００”に繰り上がるとき、“１０１１１”から“１１０００”に繰り上がるときの発振周波数の上昇幅は、それ以外の場合においてトリミングコードＣtrmの値が１つ繰り上がるときの発振周波数の上昇幅よりも大きくなる。すなわち、１ビットあたりの発振周波数の変動幅が他よりも大きくなってしまうポイントが生じてしまうことになり、発振周波数のトリミング精度を損なうこととなる。
【００３９】
一方、本発明の実施例に係る発振回路１によれば、上記したように、抵抗値ｒ1とｒ2との間でｒ1＜ｒ2＜８ｒ1 の関係が成立しているので、トリミングコードＣtrmが“００１１１”から“０１０００”に繰り上がるとき、“０１１１１”から“１００００”に繰り上がるとき、“１０１１１”から“１１０００”に繰り上がるときの発振周波数の上昇幅は、それ以外の場合においてトリミングコードＣtrmの値が１つ繰り上がるときの発振周波数の上昇幅よりも小さくなる。すなわち、本発明の実施例に係る発振回路１は、第２の直列抵抗回路２６において有効となる抵抗素子が切り替わったときの発振周波数の変動幅がより小さくなるように構成されており、これによって、トリミング精度が確保されている。尚、製造ばらつきによるｒ1とｒ2の変動率の相違等を考慮して、常にｒ1＜ｒ2＜８ｒ1 の関係が成立するように抵抗値の設定を行うことが好ましい。また、ｒ1＜ｒ2＜７ｒ1 の関係が成立するように抵抗値の設定を行う場合においては、上述の発振周波数の変動範囲（調整範囲）のオーバラップが生じるものの、この場合においてもトリミング精度は確保される。
【００４０】
次に、上記した本発明の実施例に係る発振回路１における発振周波数の制御（トリミング）方法について説明する。図７は、発振回路１の発振周波数を制御する図示しない周波数制御部によって実行される発振周波数制御の流れを示すフローチャートである。周波数制御部は、可変抵抗回路２０に例えばトリミングコードＣtrmの最小値“０００００”を供給し（ステップＳ１）、これによって得られる発振周波数と目標周波数との差分が許容範囲内であるか否かを判定する（ステップＳ２）。周波数制御部は、ステップＳ２において、現在の発振周波数と目標周波数との差分が許容範囲内にないと判断した場合、トリミングコードの値を１つ繰り上げ（ステップＳ３）、これを可変抵抗回路２０に供給する（ステップＳ１）。周波数制御部は、発振回路１の発振周波数と目標周波数との差分が許容範囲内に収まるまで、ステップＳ１〜Ｓ３の処理を繰り返す。周波数制御部は、ステップＳ２において発振回路１の発振周波数と目標周波数との差分が許容範囲内であると判断すると、当該トリミングコードの値をトリミング値として選択する（ステップＳ４）。以上の処理を経ることにより、発振回路１の発振周波数は目標周波数の近傍に設定される。
【００４１】
ここで、図６（ｂ）に示すように、発振周波数の調整範囲がオーバラップする領域が存在する場合、発振周波数と目標周波数との差分が許容範囲内となるトリミングコードの値が２つ存在する場合がある。図８は、そのような場合を考慮したフローチャートである。すなわち、周波数制御部は、ステップＳ２において発振回路１の発振周波数と目標周波数との差分が許容範囲内であると判断すると、当該トリミングコードＣtrmの下位３ビットが“１１１”であるか否かを判断する（ステップＳ５）。周波数制御部は、ステップＳ５において、当該トリミングコードＣtrmの下位３ビットが“１１１”であると判断すると、トリミングコードＣtrmの値を１つ繰り上げる（ステップＳ６）。これにより、発振回路１の発振周波数は一旦低下する。周波数制御部は、ステップＳ１〜Ｓ４までの処理を繰り返して目標周波数に対応するトリミングコードＣtrmの検索を再度行い、再検索された値をトリミング値として選択する（ステップＳ７）。このように、目標周波数との差分が許容範囲内であると判定された発振周波数がオーバラップ領域に入っている場合（すなわち、トリミングコードＣtrmの下位３ビットが“１１１”の場合）、トリミングコードの値をさらに繰り上げて、トリミングコードの値がより大きい領域で目標周波数に対応するトリミングコードの再検索を行う。
【００４２】
尚、上述の例では、トリミングコードＣtrmを最小値“０００００”から順次繰り上げる場合を示したが、トリミングコードＣtrmを最大値から順次繰り下げてもよい。また、はじめにトリミング範囲を２等分する点（すなわち中央値）に相当するトリミングコードＣtrmを可変抵抗回路２０に供給し、そのときの発振周波数と目標周波数の大小関係を判定し、その判定結果に応じてトリミング範囲を４等分する点のいずれかに相当するトリミングコードＣtrmを供給し、再度発振周波数と目標周波数の大小関係を判定し、その判定結果に応じて、トリミング範囲を８等分する点のいずれかに相当するトリミングコードＣtrmを供給する、という流れで目標周波数に対応するトリミングコードを検索することとしてもよい。また、図９に示すように、全部または一部のトリミングコードに対応する発振周波数を記録するステップ（ステップＳ１２）と、記録された発振周波数の中から目標周波数に最も近いものに対応するトリミングコードをトリミング値として選択するステップ（ステップＳ１５）が周波数制御フロー内に含まれていてもよい。
【００４３】
尚、以上において、発振回路１の発振周波数を制御（トリミング）する場合について説明したが、可変抵抗回路２０の単体において、端子Ａ−Ｂ間の抵抗値をトリミングする場合においても上記の処理に従う。すなわち、端子Ａ−Ｂ間の抵抗値と、目標抵抗値との差分が許容範囲内または最小となるトリミングコードの選択がなされる。
【００４４】
図１０は、第１の比較例に係る可変抵抗回路２０ａの構成を示すブロック図である。可変抵抗回路２０ａは、端子Ａ−Ｂ間に３２個の抵抗素子Ｒsが直列接続された直列抵抗回路を有する。各抵抗素子の抵抗値は互いに同一であり、その抵抗値は、ｒ1［Ω］である。互いに隣接する抵抗素子間の各接続点は、それぞれスイッチ回路２６２〜２９２に接続されている。端子Ｂ側の終端部に配置された抵抗素子は、スイッチ回路２６１に接続され、他方の端部に配置された抵抗素子は端子Ａに接続される。スイッチ回路２６１〜２９２に接続された各ノードは、スイッチ回路２６１〜２９２がオン状態となることにより端子Ｂに接続される。
【００４５】
スイッチ回路２６１〜２９２は、外部から供給されるトリミングコードＣtrmに応じてオンオフする。トリミングコードＣtrmは、５ビットのディジタル信号であり、インバータ２８０を経由する経路と経由しない経路を経てスイッチ回路２６１〜２９２に供給される。１つのトリミングコードＣtrmから３２の信号が生成され、それらがそれぞれスイッチ回路２６１〜２９２に供給されようになっている。すなわち、１つのトリミングコードＣtrmが入力されると、スイッチ回路２６１〜２９２には互いに異なる５ビットの信号が供給されるように構成されている。スイッチ回路２６１〜２９２は、トリミングコードＣtrmに基づき生成される入力値が“１１１１１”のときのみオン状態となる。
【００４６】
トリミングコードＣtrmが可変抵抗回路２０ａに入力されると、スイッチ回路２６１〜２９２のうちのいずれか１つのみがオン状態となる。例えばトリミングコードＣtrmが“１１１１１”である場合、スイッチ回路２９２のみがオン状態となり、他のスイッチ回路はオフ状態となる。これにより、端子Ａ−Ｂ間の抵抗値はｒ1［Ω］となり、可変抵抗回路２０ａが設定し得る最少の抵抗値となる。一方、トリミングコードＣtrmが“０００００”である場合、スイッチ回路２６１のみがオン状態となり、他のスイッチ回路はオフ状態となる。これにより、端子Ａ−Ｂ間の抵抗値は３２ｒ1［Ω］となり、可変抵抗回路２０ａが設定し得る最大の抵抗値となる。このように、可変抵抗回路２０ａは、トリミングコードＣtrmに応じてスイッチ回路２６１〜２９２のいずれか１つがオン状態となることにより、Ａ−Ｂ間の抵抗値がｒ1［Ω］〜３２ｒ1［Ω］までｒ1［Ω］刻みで変化するように構成されている。
【００４７】
ここで、本発明の実施例に係る可変抵抗回路２０と比較例に係る可変抵抗回路２０ａとを比較すると、抵抗値の調整範囲および調整分解能（１ビットあたりの調整幅）は同等であり、基本性能は同等であるといえる。しかしながら、本発明の実施例に係る可変抵抗回路２０の方がより簡略化された回路構成を有する。すなわち、比較例に係る可変抵抗回路２０ａにおいては抵抗素子の数およびスイッチ回路の数がそれぞれ３２であるのに対して、本発明の実施例に係る可変抵抗回路２０においては抵抗素子の数は１１、スイッチ回路の数は１２である。また、比較例に係る可変抵抗回路２０ａにおいてはスイッチ回路は５入力のＮＡＮＤ回路を備える必要があるのに対して、本発明の実施例に係る可変抵抗回路２０においてはスイッチ回路を２入力および３入力のＮＡＮＤ回路で構成することが可能である。
【００４８】
本発明の実施例に係る可変抵抗回路２０においては、抵抗調整回路が２分割されるとともに、５ビットのトリミングコードＣtrmが上位ビットと下位ビットに分割されて第１の抵抗調整回路２２と第２の抵抗調整回路２５に分配される。第１の抵抗調整回路２２においては、いずれかのスイッチ回路がオン状態となることによりｒ1［Ω］刻みで抵抗値が変化し、第２の抵抗調整回路２５においては、いずれかのスイッチ回路がオン状態となることによりｒ2［Ω］刻みで抵抗値が変化するようになっている。端子Ａ−Ｂ間の抵抗値は、第１の抵抗調整回路２２に属する抵抗素子と第２の抵抗調整回路２５に属する抵抗素子との組み合わせによって定まるようになっている。このような本発明の実施例に係る可変抵抗回路２０の構成によれば、比較例に係る可変抵抗回路２０ａと同等の性能を維持しつつ回路規模を小さくすること可能となる。すなわち、可変抵抗回路２０に多数の抵抗素子を設ける場合であっても抵抗値を選択するためのスイッチ回路の規模を小さくすることができる。また、可変抵抗回路２０は、第１の抵抗調整回路２２を構成するスイッチ回路のうちの１つおよび第２の抵抗調整回路２５を構成するスイッチ回路のうちの１つがオン状態となるように構成されている。すなわち、充放電電流経路に介在するスイッチ回路は２つのみであるので、ツリー状に接続された多段のスイッチ素子を用いる場合と比較してスイッチ回路を構成するトランジスタのオン抵抗の影響を小さくすることができる。
【００４９】
本発明に係る可変抵抗回路２０を用いた発振回路１によれば、外部からのトリミングコードＣtrmに応じて可変抵抗回路２０の抵抗値が変化するので、水晶振動子やセラミック振動子を用いることなく高精度の発振周波数を実現することができる。発振回路１において容量値は固定化され、発振周波数は抵抗値の変化のみで調整されるので、ＩＣ内における占有面積が比較的大きいキャパシタを多数設けることを要せず、チップサイズの増大を回避することができる。
【００５０】
このように、本発明の実施例に係る可変抵抗回路２０によれば、回路規模を比較的小さくすることができ且つ高精度な抵抗値調整が可能となる。また、かかる可変抵抗回路２０を用いた発振回路１によれば、回路規模が小さいながらも高精度な発振周波数制御を実現することができる。
【００５１】
図１１は、本発明の第２の比較例に係る可変抵抗回路２０ｂの構成を示すブロック図である。可変抵抗回路２０ｂは、本発明の実施例に係る可変抵抗回路２０と同様、第１の抵抗調整回路２２´と第２の抵抗調整回路２５とを有する。第１の抵抗調整回路２２は、端子Ｂ側に設けられた互いに直列接続された８個の抵抗素子Ｒsからなる第１の直列抵抗回路２３を有する。互いに隣接する抵抗素子間の各接続点は、それぞれスイッチ回路２４ｂ〜２４ｈに接続され、第１の直列抵抗回路２３の終端は、スイッチ回路２４ａに接続される。スイッチ回路２４ａ〜２４ｈに接続された各ノードは、スイッチ回路２４ａ〜２４ｈがオン状態となることにより端子Ｂに接続される。
【００５２】
第２の抵抗調整回路２５´は、互いに直列接続された２４個の抵抗素子Ｒsからなる第２の直列抵抗回路２６´を有する。第１および第２の直列抵抗回路を構成する抵抗素子Ｒsの各々は、互いに同一のシート抵抗の抵抗体からなり、互いに同一の抵抗値ｒ1［Ω］を有している。第２の直列抵抗回路２６´の両端と、抵抗値を３等分する点には、それぞれスイッチ回路２７ａ〜２７ｄが接続されている。スイッチ回路２７ａ〜２７ｄに接続された各ノードは、スイッチ回路２７ａ〜２７ｄがオン状態となることにより第１の直列抵抗回路２３に接続される。上記した本発明の実施例に係る可変抵抗回路２０と同様、第１および第２の抵抗調整回路には、トリミングコードＣtrmが上位ビットと下位ビットに分割されて供給される。スイッチ回路２４ａ〜２４ｈおよび２７ａ〜２７ｄは、トリミングコードＣtrmに基づき生成された入力値に応じてオンオフする。かかる構成により、可変抵抗回路２０ｂは、本発明の実施例に係る可変抵抗回路２０と同等の抵抗調整範囲および調整分解能を有することとなる。
【００５３】
ここで、可変抵抗回路２０ｂにおいて、トリミングコードＣtrmのビット数を更に増やしてトリミング精度を向上させようとする場合、抵抗素子Ｒsの数量を増加させるとともにその抵抗値をより小さく設定する必要がある。例えばトリミングコードＣtrmのビット数を１ビット増やす毎に抵抗素子Ｒsの数量を２倍とし、各抵抗素子Ｒsの抵抗値を略半減させる必要がある。抵抗素子Ｒsの抵抗値を小さくするためには、半導体チップ上において抵抗素子を構成する抵抗体の長さ寸法を小さくする必要がある。しかしながら、抵抗体は、半導体チップ上において一定以上の長さを確保していることが必要とされる故、長さ寸法を縮小するにも限界がある。抵抗体の長さ寸法を小さくすることができない場合、抵抗体の幅寸法を大きくすることによって低抵抗化を図る必要がある。しかしながら、幅寸法の拡大は抵抗体の面積の増大を招き、比較例に係る可変抵抗回路２０ｂのように抵抗素子が全て同種の抵抗体で構成されている場合、その影響は第１および第２の直列抵抗回路を構成する３２個全ての抵抗素子Ｒsに及ぶこととなる。その結果、半導体チップ上において可変抵抗回路の占有面積が大きくなり、ひいては半導体チップ面積の増大を招来する。このように、第１および第２の直列抵抗回路を同一のシート抵抗および抵抗値を有する複数の抵抗素子Ｒsのみで構成した場合には、トリミングコードＣtrmのビット数を増大させてトリミング精度の向上を図ると、半導体チップ上における可変抵抗回路の面積が著しく増大するというデメリットを伴う。
【００５４】
一方、本発明の実施例に係る可変抵抗回路２０においては、第２の直列抵抗回路２６に属する抵抗素子Ｒlの各々は、第１の直列抵抗回路２３に属する抵抗素子Ｒsの各々を構成する抵抗体よりもシート抵抗が高い別種の抵抗体により構成されている。これにより、半導体チップ上において抵抗素子Ｒlの幅寸法を抵抗素子Ｒsの幅寸法よりも小さくすることができるので、半導体チップ上において可変抵抗回路２０の占有面積を小さくすることができる。また、トリミングコードＣtrmのビット数を増加してトリミング精度を高める場合において、抵抗素子Ｒsの幅寸法の拡大が必要な場合であっても、抵抗素子Ｒlの幅寸法までも拡大することを要しない。すなわち、本発明の実施例に係る可変抵抗回路２０によれば、可変抵抗回路の占有面積の増大を抑制しつつリミングの高精度化を図ることが可能となる。
【００５５】
尚、上記の説明においては、５ビットのトリミングコードＣtrmを用いて抵抗値および発振周波数のトリミングを行う場合を例示したが、トリミングコードのビット数は、実現しようとするトリミング精度に応じて適宜増減することが可能である。また、トリミングコードのビット数の増減に伴って、第１および第２の直列抵抗回路において抵抗素子の数量を適宜増減することも可能である。また、上記の説明にいては、抵抗値の異なる２種類の抵抗素子を用いる場合を例示したが、互いに抵抗値の異なる３種類以上の抵抗素子を用いることとしてもよい。また、上記した実施例においては可変抵抗回路２０を発振回路１に使用する場合を例に説明したが、可変抵抗回路２０は、基準電圧回路や増幅回路等の他の回路に使用することも可能である。
【００５６】
また、上記した発振回路１における発振周波数の制御方法(トリミング)としては、図７〜図９に示す如きトリミングコードの値を１つずつインクリメントして行く方法のみならず、二分探索、いわゆるバイナリーサーチを採用しても良い。
【００５７】
図１２は、上記した周波数制御部によって実行される、バイナリーサーチによる発振周波数制御の流れを示すフローチャートである。
【００５８】
周波数制御部は、先ず、試行回数ｎの初期値として「１」を設定する（ステップＳ２１）。次に、周波数制御部は、トリミングコード候補ＣＤの初期値として、最大値“１１１１１”の中間の値を示す“１００００”を設定する（ステップＳ２２）。次に、周波数制御部は、トリミングコード候補ＣＤを可変抵抗回路２０に供給し（ステップＳ２３）、この際得られた発振周波数が目標周波数よりも大であるか否かを判定する（ステップＳ２４）。かかるステップＳ２４において、発振周波数が目標周波数よりも大であると判定された場合、周波数制御部は、トリミングコード候補ＣＤから、最大値“１１１１１”／２nを減算した値を、新たな５ビットのトリミングコード候補ＣＤとして設定する（ステップＳ２５）。一方、上記ステップＳ２４において発振周波数が目標周波数以下であると判定された場合、周波数制御部は、トリミングコード候補ＣＤに、最大値“１１１１１”／２nを加算した値を、新たな５ビットのトリミングコード候補ＣＤとして設定する（ステップＳ２６）。上記ステップＳ２５又はＳ２６の実行後、周波数制御部は、試行回数ｎに「１」を加算したものを新たな試行回数ｎとして設定する。次に、周波数制御部は、試行回数ｎが最終回数である「５」より大となったか否かを判定する（ステップＳ２８）。かかるステップＳ２８において、試行回数ｎが「５」以下であると判定された場合、周波数制御部は、上記ステップＳ２３の実行に戻って前述したステップＳ２３〜Ｓ２８の動作を繰り返し実行する。一方、このステップＳ２８において、試行回数ｎが最終回数である「５」より大であると判定された場合、周波数制御部は、現時点でのトリミングコード候補ＣＤ、又は前回、つまり試行回数（ｎ−１）でのトリミングコード候補ＣＤの内で、より目標周波数に近い発振周波数を得られた方を、最終的なトリミングコードＣtrmとして設定する（ステップＳ２９）。
【００５９】
以下に、図１２に示すバイナリーサーチによる発振周波数制御によって為される動作について、図１３の一例をもって説明する。尚、図１３の一例では、一点破線にて示す如き目標周波数に向けて発振周波数を制御する動作を示すものである。
【００６０】
先ず、周波数制御部は、５ビットで表されるトリミングコードの最大値"11111"の中間値である"10000"が第１候補としてのトリミングコード候補ＣＤ１となる（Ｓ２２）。
【００６１】
次に、このトリミングコード候補ＣＤ１にて可変抵抗回路の調整を施し（Ｓ２３）、その結果得られた発振周波数が図１３に示す如く目標周波数よりも高いＦ31となった場合、周波数制御部は、トリミングコード候補ＣＤ１から"11111"の１／２2の値を減算したもの、つまり"01000"を第２候補のトリミングコード候補ＣＤ２として生成する（Ｓ２５）。
【００６２】
次に、このトリミングコード候補ＣＤ２にて可変抵抗回路の調整を施し（Ｓ２３）、その結果得られた発振周波数が図１３に示す如く目標周波数よりも低いＦ8となった場合、周波数制御部は、トリミングコード候補ＣＤ２に"11111"の１／２3の値を加算したもの、つまり"01100"を第３候補のトリミングコード候補ＣＤ３として生成する（Ｓ２６）。
【００６３】
次に、このトリミングコード候補ＣＤ３にて可変抵抗回路の調整を施し（Ｓ２３）、その結果得られた発振周波数が図１３に示す如く目標周波数よりも低いＦ12となった場合、周波数制御部は、トリミングコード候補ＣＤ３に"11111"の１／２4の値を加算したもの、つまり"01110"を第４候補のトリミングコード候補ＣＤ４として生成する（Ｓ２６）。
【００６４】
次に、このトリミングコード候補ＣＤ４にて可変抵抗回路の調整を施し（Ｓ２３）、その結果得られた発振周波数が図１３に示す如く目標周波数よりも高いＦ14となった場合、周波数制御部は、トリミングコード候補ＣＤ４から"11111"の１／２5の値を減算したもの、つまり"01101"を最終候補のトリミングコード候補ＣＤ５として生成する（Ｓ２５）。
そして、周波数制御部は、最終候補のトリミングコード候補ＣＤ５及び前回のトリミングコード候補ＣＤ４の内で、より目標周波数に近い発振周波数が得られた方を最終的なトリミングコードＣtrmとして設定する（Ｓ２９）のである。
【符号の説明】
【００６５】
１  発振回路
１０  シュミットインバータ
２０  可変抵抗回路
３０、３２  キャパシタ
２２  第１の抵抗調整回路
２３  第１の直列抵抗回路
２４  第１のスイッチ部
２４ａ〜２４ｄ  スイッチ回路
２５  第２の抵抗調整回路
２６  第２の直列抵抗回路
２７  第２のスイッチ部
２７ａ〜２７ｄ  スイッチ回路
２８  インバータ
【図１】
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【図２】
0005986420.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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