(57)【特許請求の範囲】
【請求項１】
半導体ダイ組立体を形成する方法であって、
複数の横方向に離間する半導体ダイをベースウェーハに固定することと、
少なくとも１つの半導体ダイを前記複数の横方向に離間する半導体ダイの各々の上方に配置して複数のスタックを形成し、かつ、前記複数のスタックの各々の内の前記少なくとも１つの半導体ダイの伝導性貫通ビアを、前記複数の横方向に離間する半導体ダイのうちの１つと前記少なくとも１つの半導体ダイとの間で延長する伝導性要素に接続することと、
第１の誘電物質を前記複数のスタックの各々の内の前記複数の横方向に離間する半導体ダイのうちの１つと前記少なくとも１つの半導体ダイとの間に提供することと、
前記ベースウェーハ上の前記複数のスタックの複数の横方向に離間する半導体ダイのうちの１つと前記少なくとも１つの半導体ダイのそれぞれの少なくとも周縁部を、封止物質を用いて、前記複数のスタック同士の間および前記複数のスタックの周囲を、実質的に同時に封止することと、
前記複数のスタック同士の間および前記複数のスタックの周囲を実質的に同時に封止した後、前記ベースウェーハを薄肉化することと、
前記複数のスタック同士の間の前記封止物質を通して、前記ベースウェーハをダイシングすることと、
を含み、
前記ベースウェーハは、伝導性貫通ビアを有しないことを特徴とする方法。
【請求項２】
第２の誘電物質を前記ベースウェーハの表面の上方に形成することと、
複数の伝熱性要素を、前記第２の誘電物質の上方に、前記複数の横方向に離間する半導体ダイの伝導性貫通ビアのパターンと位置合わせされたパターンで形成することと、
前記複数の伝熱性要素を、前記複数の横方向に離間する半導体ダイの前記伝導性貫通ビアと接触した状態に置くことと、
をさらに含む、請求項１に記載の方法。
【請求項３】
はんだリフロー、熱圧着接合、および超音波接合のうちの１つを用いて、前記少なくとも１つの半導体ダイを、前記複数の横方向に離間する半導体ダイの各々に対して接続することをさらに含む、請求項１に記載の方法。
【請求項４】
前記少なくとも１つの半導体ダイを、前記ベースウェーハに固定された前記複数の横方向に離間する半導体ダイの各半導体ダイの上方にスタックすることは、自身の表面から延長する伝導性要素を有する前記少なくとも１つの半導体ダイをスタックすることを含む、請求項１に記載の方法。
【請求項５】
前記複数の横方向に離間する半導体ダイを、前記ベースウェーハにおける複数の横方向に離間する凹陥部内に少なくとも部分的にそれぞれ配置することをさらに含む、請求項１に記載の方法。
【請求項６】
前記複数の横方向に離間する半導体ダイを、前記半導体ダイの伝導性要素が前記ベースウェーハにおける対応する複数の凹陥部内に少なくとも部分的にそれぞれ受容される状態で、前記ベースウェーハ上に配置することをさらに含む、請求項１に記載の方法。
【請求項７】
前記複数のスタックの各々の内の前記複数の横方向に離間する半導体ダイのうちの１つ及び前記少なくとも１つの各半導体ダイの各々を、それぞれの能動表面が共通の方向に面する状態に、方向付けることをさらに含む、請求項１に記載の方法。
【請求項８】
前記複数のスタックの各々の内の前記複数の横方向に離間する半導体ダイのうちの１つ及び前記少なくとも１つの半導体ダイの各々を、それぞれの能動表面が前記ベースウェーハに面する状態に、方向付けることをさらに含む、請求項１に記載の方法。
【請求項９】
前記複数のスタックを、前記封止物質を通しておよび前記ベースウェーハを通してダイシングする前に、
前記複数のスタックの各々の各ダイスタックの試験を実施することと、
前記試験により判定された良好なダイスタック場所に標識を与えることと、
をさらに含む、請求項１に記載の方法。
【請求項１０】
前記複数の横方向に離間する半導体ダイをベースウェーハに固定することは、前記複数の横方向に離間する半導体ダイを、集積回路を有さないベースウェーハに固定することを含む、請求項１に記載の方法。
【請求項１１】
前記封止物質を通して、および前記ベースウェーハを通して、切断する前に、
前記複数のスタックの各々における前記ベースウェーハから最も遠位にある半導体ダイの伝導性貫通ビアに対する接点を、少なくとも部分的に封止物質がない状態に保持することと、
前記伝導性貫通ビアとの通信を試験するためのパッドを含む再配線回路を、前記複数のスタックの各々における前記ベースウェーハから最も遠位にある半導体ダイの裏面の上方に形成することと、
前記複数のスタックの各々における前記ベースウェーハから最も遠位にある半導体ダイの裏面の上方にパッシベーションを加え、かつ、前記半導体ダイの前記伝導性貫通ビアに対する前記パッドおよび前記接点を露出した状態に保持することと、
前記伝導性貫通ビアに対する前記接点の上方に、前記接点に接続された外部接続伝導性要素を形成することと、
をさらに含む、請求項１に記載の方法。
【請求項１２】
半導体ダイ組立体を含む半導体デバイスであって、前記半導体ダイ組立体は、
集積回路を有さないウェーハ断片と、
前記ウェーハ断片の表面に伝熱連通して固定された前記ウェーハ断片よりも小さい横方向寸法の複数の半導体ダイを含むスタックであって、前記複数の半導体ダイは、前記複数の半導体ダイの伝導性貫通ビアに伝導的に接触する前記複数の半導体ダイ同士の間の伝導性要素により、相互に動作可能に連結されている、スタックと、
前記スタックの前記複数の半導体ダイ同士の間の非伝導性物質と、
前記スタックの前記複数の半導体ダイの周囲に延長し且つ前記ウェーハ断片の前記表面に接触する封止物質と、
を備え、前記ウェーハ断片は、伝導性貫通ビアを有しないことを特徴とする半導体デバイス。
【請求項１３】
前記スタックの前記複数の半導体ダイは、前記複数の半導体ダイのそれぞれの能動表面が共通の方向に面する状態に、方向付けられた、請求項１２に記載の半導体デバイス。
【請求項１４】
前記ウェーハ断片の前記表面の上方の誘電物質と、
前記スタックの前記複数の半導体ダイの前記伝導性貫通ビアのパターンに対応するパターンを有し且つ前記ウェーハ断片に近接する前記スタックの前記複数の半導体ダイの１つの前記伝導性貫通ビアに伝熱的に接触する、前記誘電物質の上方の複数の伝熱性要素と、
をさらに備える、請求項１２に記載の半導体デバイス。
【請求項１５】
前記スタックの前記複数の半導体ダイ同士は、はんだ接合、熱圧着接合、および超音波接合からなる群から選択される金属接合を用いて、動作可能に連結されている、請求項１２に記載の半導体デバイス。
【請求項１６】
前記ウェーハ断片から最も遠位にある前記スタックの前記複数の半導体ダイの１つの裏面上に、
前記伝導性貫通ビアに対する、少なくとも部分的に露出された接点と、
前記伝導性貫通ビアに動作可能に連結された前記半導体ダイの前記スタックを試験するためのパッドを備える再配線回路と、
前記伝導性貫通ビアに対する前記少なくとも部分的に露出された接点の上方に前記半導体ダイから延長し且つ前記接点に動作可能に連結された外部接続伝導性要素と、
前記パッドおよび前記外部接続伝導性要素を露出状態に保持するパッシベーションと、
をさらに備える、請求項１２に記載の半導体デバイス。
【請求項１７】
前記ウェーハ断片は、前記表面に延長するキャビティをさらに備え、
前記ウェーハ断片に近接する前記スタックの半導体ダイは、少なくとも部分的に前記キャビティ内に受容される、請求項１２に記載の半導体デバイス。
【請求項１８】
前記ウェーハ断片の前記表面は複数の凹陥部をさらに備え、
前記ウェーハ断片に近接する前記スタックの前記複数の半導体ダイの１つが、自身の能動表面から前記ウェーハ断片に延長する複数の伝導性要素であって、それぞれが前記複数の凹陥部の対応する１つの内に少なくとも部分的に配置される、請求項１２に記載の半導体デバイス。
【請求項１９】
表面上に外部接続部を備える担持基板と、
前記担持基板の反対側表面上に取り付けられ且つ前記外部接続部に動作可能に連結された、論理ダイおよびシステム・オン・チップ・ダイのうちの一方と、
を備え、
前記スタックは、前記論理ダイおよびシステム・オン・チップ・ダイのうちの一方に動作可能に連結され、
少なくとも１つの封止物質は、前記ウェーハ断片の上方、前記ウェーハ断片の周囲、前記スタックの周囲、および前記論理ダイならびにシステム・オン・チップ・ダイのうちの一方の周囲に延長し、かつ、前記担持基板に接触している、請求項１２に記載の半導体デバイス。
【請求項２０】
半導体ダイ組立体を形成する方法であって、
複数の横方向に離間する半導体ダイをベースウェーハに固定することと、
少なくとも１つの半導体ダイを前記複数の横方向に離間する半導体ダイの各々の上方に配置して複数のスタックを形成し、かつ、前記複数のスタックの各々の内の前記少なくとも１つの半導体ダイの伝導性貫通ビアを、前記複数の横方向に離間する半導体ダイのうちの１つと前記少なくとも１つの半導体ダイとの間で延長する伝導性要素に接続することと、
第１の誘電物質を前記複数のスタックの各々の内の前記複数の横方向に離間する半導体ダイのうちの１つと前記少なくとも１つの半導体ダイとの間に提供することと、
前記ベースウェーハ上の前記複数のスタックの複数の横方向に離間する半導体ダイのうちの１つと前記少なくとも１つの半導体ダイのそれぞれの少なくとも周縁部を、封止物質を用いて、前記複数のスタック同士の間および前記複数のスタックの周囲を、実質的に同時に封止することと、
前記複数のスタック同士の間および前記複数のスタックの周囲を実質的に同時に封止した後、前記ベースウェーハを薄肉化することと、
前記複数のスタック同士の間の前記封止物質を通して、前記ベースウェーハをダイシングすることと、
を含み、
第２の誘電物質を前記ベースウェーハの表面の上方に形成することと、
複数の伝熱性要素を、前記第２の誘電物質の上方に、前記複数の横方向に離間する半導体ダイの伝導性貫通ビアのパターンと位置合わせされたパターンで形成することと、
前記複数の伝熱性要素を、前記複数の横方向に離間する半導体ダイの前記伝導性貫通ビアと接触した状態に置くことと、
をさらに含む、方法。
【請求項２１】
半導体ダイ組立体を含む半導体デバイスであって、前記半導体ダイ組立体は、
集積回路を有さないウェーハ断片と、
前記ウェーハ断片の表面に伝熱連通して固定された前記ウェーハ断片よりも小さい横方向寸法の複数の半導体ダイを含むスタックであって、前記複数の半導体ダイは、前記複数の半導体ダイの伝導性貫通ビアに伝導的に接触する前記複数の半導体ダイ同士の間の伝導性要素により、相互に動作可能に連結されている、スタックと、
前記スタックの前記複数の半導体ダイ同士の間の非伝導性物質と、
前記スタックの前記複数の半導体ダイの周囲に延長し且つ前記ウェーハ断片の前記表面に接触する封止物質と、
を備えるとともに、
前記ウェーハ断片の前記表面の上方の誘電物質と、
前記スタックの前記複数の半導体ダイの前記伝導性貫通ビアのパターンに対応するパターンを有し且つ前記ウェーハ断片に近接する前記スタックの前記複数の半導体ダイの１つの前記伝導性貫通ビアに伝熱的に接触する、前記誘電物質の上方の複数の伝熱性要素と、
をさらに備える、半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本願は「ＳＥＭＩＣＯＮＤＵＣＴＯＲ  ＤＩＥ  ＡＳＳＥＭＢＬＩＥＳ，  ＳＥＭＩＣＯＮＤＵＣＴＯＲ  ＤＥＶＩＣＥＳ  ＩＮＣＬＵＤＩＮＧ  ＳＡＭＥ，  ＡＮＤ  ＭＥＴＨＯＤＳ  ＯＦ  ＦＡＢＲＩＣＡＴＩＯＮ」に対する２０１１年７月２７日に出願された米国特許出願整理番号第１３／１９２，０１４号の出願日の利益を主張する。
【０００２】
本開示の実施形態は、半導体ダイ組立体、係る組立体を含む半導体デバイス、および係る組立体の製作方法に関する。
【背景技術】
【０００３】
回路の高密度化は半導体デバイス製造業者にとって継続的なの目標である。１つの長く支持されている構成は垂直スタック型の半導体ダイである。垂直スタック型の半導体ダイの少なくともいくつかは電気的に相互接続され、スタック型のダイ組立体はより高いレベルのパッケージ（例えばインターポーザまたは伝導性配線を備える他の基板等）に機械的および電気的に接続される。
【０００４】
複数のスタック型半導体ダイを用いる１つの構成はマイクロピラーグリッドアレイパッケージ（「ＭＰＧＡ」）である。係るパッケージは、最上層のダイから最下層のダイまで垂直に相互接続された複数（例えば４つ）のダイナミックランダムアクセス（ＤＲＡＭ）半導体メモリダイのスタックと、論理ダイまたはシステム・オン・チップ（ＳｏＣ）ダイに接続するために最下層ダイの上面から延長する複数の伝導性ピラーと、を含む。
【０００５】
論理ダイまたはＳｏＣダイの供給者は、従来的に、供給するデバイスをインターポーザ（ボールグリッドアレイ（ＢＧＡ）基板）に取り付ける。なお、論理ダイまたはＳｏＣダイは、ＭＰＧＡの下面上の伝導性ピラーに接続するための伝導性貫通ビアを備える。ＭＰＧＡはインターポーザ上の論理ダイまたはＳｏＣダイに取り付けられ、次いでこの組立体は封止材を用いて完成品のＢＧＡパッケージへとオーバーモールドされる。
【０００６】
いわゆる「Ｗｉｄｅ  Ｉ／Ｏ」メモリデバイスとして実装される前述の構成は高速なメモリアクセスを可能にし、電力要求を低減化する。
【０００７】
最終製品の用途としては、モバイル電子装置（例えばＢＬＡＣＫＢＥＲＲＹ（登録商標）デバイス、ｉＰＨＯＮＥ（登録商標）デバイス、およびＤＲＯＩＤ（登録商標）デバイス等のいわゆる「スマートフォン」）が挙げられる。
【発明の概要】
【課題を解決するための手段】
【０００８】
１つの実施形態において、半導体ダイ組立体を形成する方法は、複数の横方向に離間する半導体ダイをベースウェーハに固定することと、少なくとも２つの半導体ダイを複数の半導体ダイのそれぞれの上方に配置してスタックを生成し、スタックにおける半導体ダイの伝導性貫通ビアを半導体ダイ同士の間で延長する伝導性要素に接続することと、スタックにおける半導体ダイ同士の間に誘電物質を提供することと、少なくともベースウェーハ上の半導体ダイのスタックのそれぞれの周縁部を、封止物質を用いて、半導体ダイのスタック同士の間および半導体ダイのスタックの周囲で、実質的に同時に封止することと、半導体ダイのスタック同士の間の封止物質を通して、半導体ダイのスタックおよびベースウェーハをダイシングすることと、を含む。
【０００９】
他の実施形態は半導体ダイ組立体の形成方法を含む。なお、この形成方法は、伝導性貫通ビアを有する複数の横方向に離間する半導体ダイを、伝導性貫通ビアに位置合わせされた状態で、そこから突出する伝熱性要素を有するベースウェーハに固定することと、複数の半導体ダイを複数の横方向に離間する半導体ダイの各半導体ダイの上方にスタックし、スタックされた半導体ダイの伝導性貫通ビアを半導体ダイ同士の間で延長する伝導性要素に接続することと、誘電物質を半導体ダイ同士の間に提供することと、少なくともベースウェーハ上の半導体ダイの周縁部を、封止物質を用いて、半導体ダイ同士の間および半導体ダイの周囲で、実質的に同時に封止することと、封止物質を通して、および半導体ダイのスタック同士の間のベースウェーハを通して、切断することと、を含む。
【００１０】
結果的に生成される本開示の半導体ダイ組立体は、集積回路を有さないウェーハ断片と、その表面に伝熱連通して固定されたウェーハ断片よりも小さい横方向寸法の半導体ダイのスタックであって、半導体ダイは、半導体ダイの伝導性貫通ビアに伝導的に接触する半導体ダイ同士の間の伝導性要素により相互に動作可能に連結された、スタックと、スタックの半導体ダイ同士の間の非伝導性物質と、スタックのダイの周囲で延長しウェーハ断片の表面に接触する封止物質と、を備え得る。
【００１１】
さらなる実施形態は半導体デバイスを含む。なお、この半導体デバイスは、その表面上に外部接続部を備える担持基板と、担持基板の反対側表面上に取り付けられ且つ外部接続部に動作可能に連結された論理ダイおよびシステム・オン・チップダイのうちの一方と、集積回路が存在しないウェーハ断片と、それらの間で延長する伝導性要素に接続され且つ論理ダイおよびシステム・オン・チップ・ダイの一方に動作可能に連結された伝導性貫通ビアを有するウェーハ断片の表面上の半導体ダイのスタックと、スタックの前記半導体ダイ同士の間の非伝導性物質と、ウェーハ断片の上方、ウェーハ断片の周囲、半導体ダイのスタックの周囲、および論理ダイならびにシステム・オン・チップ・ダイのうちの一方の周囲で、担持基板に接触して延長する少なくとも１つの封止物質とを備える組立体とを備える。
【図面の簡単な説明】
【００１２】
【図１Ａ】本開示に係る半導体構造の形成方法の実施形態を示す図である。
【図１Ｂ】本開示に係る半導体構造の形成方法の実施形態を示す図である。
【図１Ｃ】本開示に係る半導体構造の形成方法の実施形態を示す図である。
【図１Ｄ】本開示に係る半導体構造の形成方法の実施形態を示す図である。
【図１Ｅ】本開示に係る半導体構造の形成方法の実施形態を示す図である。
【図１Ｆ】本開示に係る半導体構造の形成方法の実施形態を示す図である。
【図１Ｇ】本開示に係る半導体構造の形成方法の実施形態を示す図である。
【図１Ｈ】本開示に係る半導体構造の形成方法の実施形態を示す図である。
【図１Ｉ】本開示に係る半導体構造の形成方法の実施形態を示す図である。
【図１Ｊ】本開示に係る半導体構造の形成方法の実施形態を示す図である。
【図１Ｋ】本開示に係る半導体構造の形成方法の実施形態を示す図である。
【図２Ａ】本開示に係る半導体構造の形成方法の他の実施形態を示す図である。
【図２Ｂ】本開示に係る半導体構造の形成方法の他の実施形態を示す図である。
【図２Ｃ】本開示に係る半導体構造の形成方法の他の実施形態を示す図である。
【図２Ｄ】本開示に係る半導体構造の形成方法の他の実施形態を示す図である。
【図２Ｅ】本開示に係る半導体構造の形成方法の他の実施形態を示す図である。
【図２Ｆ】本開示に係る半導体構造の形成方法の他の実施形態を示す図である。
【図２Ｇ】本開示に係る半導体構造の形成方法の他の実施形態を示す図である。
【図２Ｈ】本開示に係る半導体構造の形成方法の他の実施形態を示す図である。
【図２Ｉ】本開示に係る半導体構造の形成方法の他の実施形態を示す図である。
【図２Ｊ】本開示に係る半導体構造の形成方法の他の実施形態を示す図である。
【図２Ｋ】本開示に係る半導体構造の形成方法の他の実施形態を示す図である。
【図２Ｌ】本開示に係る半導体構造の形成方法の他の実施形態を示す図である。
【図２Ｍ】本開示に係る半導体構造の形成方法の他の実施形態を示す図である。
【図２Ｎ】図２Ａ〜図２Ｌの方法により形成されたスタックされたダイパッケージの完成品の、それぞれ側部断面立面図および端部（底部）立面図を示す。
【図２Ｏ】図２Ａ〜図２Ｌの方法により形成されたスタックされたダイパッケージの完成品の、それぞれ側部断面立面図および端部（底部）立面図を示す。
【図３Ａ】本開示の実施形態に係るスタックされたダイ構造を含む半導体デバイスを製作するためのシーケンスおよび結果的に生成される半導体デバイスを示す概略図である。
【図３Ｂ】本開示の実施形態に係るスタックされたダイ構造を含む半導体デバイスを製作するためのシーケンスおよび結果的に生成される半導体デバイスを示す概略図である。
【図３Ｃ】本開示の実施形態に係るスタックされたダイ構造を含む半導体デバイスを製作するためのシーケンスおよび結果的に生成される半導体デバイスを示す概略図である。
【図４】図１Ａに示すベースウェーハの１部分の平面図である。
【図５】図２Ｇの左手側において破線で示す凹陥部ＲＥを示す、図２Ｇのベースウェーハの１部分の平面図である。
【図６】図２Ｇの右手側において破線で示す凹陥部ＲＤを示す、図２Ｇのベースウェーハの他の部分の平面図である。
【発明を実施するための形態】
【００１３】
半導体ダイ組立体、半導体ダイ組立体を含む半導体デバイス、半導体ダイ組立体の製作方法が開示される。本明細書で用いる用語「ウェーハ」はバルク半導体基板の形態にある半導体材料の塊を意味しこれを含むものであり、必ずしも従来の実質的円形のウェーハに限定されるとは限らない。本明細書で用いる用語「半導体材料」は、シリコン、ゲルマニウム、ヒ化ガリウム、リン化インジウム、その他のIII−Ｖ族またはII−ＶI族の半導体材料を意味しこれらを含むものである。本明細書で用いる用語「半導体ダイ」ならびに「ダイ」およびこれらの複数形は、集積回路を備え且つバルク半導体基板からダイシングされた断片（単数または複数）を意味しこれらを含むものである。本明細書で用いる用語「メモリダイ」およびその複数形は、非限定的な例としてＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ、および他のメモリ形態を含む、全部の形態の集積回路メモリを意味しこれらを含むものである。以下の図面では明瞭化のためにいくつかの半導体ダイおよび関連するウェーハ断片のみが示されるが、もちろん従来的には、数百のダイが、さらには数千のダイさえもが、単一のソースウェーハ上に製作され、単一のソースウェーハからダイシングされ得る。同様に、数百の断片が、または数千もの断片さえもが、単一のベースウェーハからダイシングされ得る。
【００１４】
以下の説明は、本開示の実施形態についての完全な説明を提供するために、特定の詳細（例えば材料種および処理条件等）を提供する。しかし当業者は、本開示がこれらの特定の詳細を用いることなく実施され得ることを理解するであろう。事実、本開示の実施形態は、当該技術分野において用いられる従来の半導体製作技術と組み合わせても実施され得る。加えて、以下で提供される説明は半導体デバイスを製造するための完全な処理フローを形成するものではない。本開示の実施形態を理解するにあたり必要である処理作業および処理構造のみが以下で詳細に説明される。半導体構造から完成品の半導体デバイスを形成するための追加的な作業は従来の製作技術により行われ得る。
【００１５】
以下の詳細な説明において添付の図面が参照される。なお、これらの図面は詳細な説明の一部をなすものであり、これらの図面においては、本開示が実施され得る特定の実施形態が例として示される。これらの実施形態は、当業者が本開示の実施形態を実施することが可能となるよう十分詳細に説明される。しかし、他の実施形態も実施され得、構造的、論理的、および電子的な変更例も本開示に含まれ得る。本明細書に提示する図面は、いかなる特定の組立体、メモリデバイス、論理デバイス、またはシステムの実際の図面を意味するものではなく、本開示の実施形態をより完全に説明するために用いられる単なる理想的描写である。本願において提示される図面は縮尺率が必ずしも一定であるとは限らない。加えて、図面同士の間で共通する構成要素は、同一または同様の数値的呼称を保持し得る。
【００１６】
本開示のいくつかの実施形態に係る作製プロセスを用いることにより、製造と、スタック型ダイ組立体の形態で結果的に生成される製品（ＭＰＧＡパッケージを含むがこれに限定されない）と、の両方に対して顕著な特長が提供される。例えば、ベースウェーハ上に複数の離間された半導体ダイスタックを有するベースウェーハをダイスタック同士の間でダイシングすることは、ダイシングされたベースウェーハ断片の形態のヒートシンクを提供することにより、結果的に生成されるダイスタックパッケージそれぞれの熱的性能を向上させる。ベースウェーハ上にスタック型ダイパッケージを作製するために比較的厚く堅牢なベースウェーハを用いることは機械的強度を向上させるとともに組立体の取り扱いを支援する一方で、ダイシングの前にベースウェーハを薄肉化することにより、結果的に生成されるスタック型ダイパッケージの高さの縮小化が可能となる。能動回路を含まないベースウェーハ断片は、超薄型の能動ダイに対する損傷を恐れることなくレーザマーキングを施すことが可能である。各ダイスタックの周囲に形成される封止構造は、伝導性貫通ビアを含む比較的脆弱で薄い半導体ダイに対して機械的保護を提供する。スタックを行うために用いられるダイ・トゥ・ウェーハ処理（ｄｉｅ−ｔｏ−ｗａｆｅｒ  ｐｒｏｃｅｓｓ）の結果として、下流側においてウェーハレベル処理を使用することが可能となり、それにより処理能力の向上およびコストの低減化が可能となる。例えば、封止されたダイスタックのウェーハレベル試験がダイシング以前に実施可能となる。加えて、ベースウェーハを使用することにより、ウェーハレベルパッケージングの実行中においてベースウェーハ上の離間されたダイスタックを用いることによるダイピッチの増大化が可能となることにより、ステップサイズの増大化が可能となる。その結果、標準的なスクライブ幅が用いられ得ることとなる。さらに、品質が保証された良品（ＫＧＤ）の使用により、パッケージングコストが最小化される。
【００１７】
１つの実施形態は半導体ダイ組立体の形成方法を含む。なお、この形成方法は、伝導性貫通ビアを有する複数の横方向に離間する半導体ダイを、ベースウェーハから突出する伝熱性要素を有するベースウェーハに、伝導性貫通ビアに位置合わせされた状態で固定することと、複数の横方向に離間する半導体ダイのそれぞれ半導体ダイの上方に複数の半導体ダイをスタックすることと、スタックされた半導体ダイの伝導性貫通ビアを、半導体ダイ同士の間で延長する伝導性要素に接続することと、を含む。誘電物質が半導体ダイ同士の間に導入され、少なくともベースウェーハ上の半導体ダイの周縁部が半導体ダイ同士の間でおよび半導体ダイの周囲で封止物質により封止され、次いで、封止物質を通して且つ半導体ダイのスタック同士の間のベースウェーハを通して、切断される。
【００１８】
図面のうちの図１Ａから図１Ｇをここで参照すると、本開示の実施形態に係る半導体ダイスタック製作のための処理シーケンスが説明される。
【００１９】
図１Ａは、約５００μｍ〜約８００μｍの厚さの半導体材料（例えばシリコン）のベースウェーハ１００ｂの側部立面図を示す。図４は、ベースウェーハ１００ｂの１部分の平面図を示す。なおこの図面においては、いくつかのダイスタック場所ＤＳが破線で示され、ストリートＳがＤＳ同士の間に置かれ、ストリートＳの幅が明瞭化のために強調されている。１つの実施形態において、ベースウェーハ１００ｂ上には集積回路が製作されていない。薄膜または他のコーティングの形態の誘電物質１０４が表面１０２上に加えられ、次いで、複数の伝熱性要素１０６が製作または加えられる。なおこれらの伝熱性要素１０６は、導電性も有し、誘電物質１０４によりウェーハ１００から電気的に絶縁され、横方向に離間され、したがって図１Ａおよび図４に示すように、相互に対して電気的に絶縁される。伝熱性要素は金属ピラーを備え得る。なお、この金属ピラーは支柱もしくは間柱または、はんだボールとしても特徴付けられ得る。金属ピラーが用いられる場合は、１つの好適な物質として銅が、従来的に、誘電物質１０４上のシードレイヤ（図示せず）上に電気メッキされてもよく、または誘電物質１０４上にスパッタされてもよい。次いで、伝熱性要素１０６が、マスキング、マスキングのパターン形成、およびマスキングされない伝熱性物質の従来技術（例えばエッチング）による除去により形成され、それにより電気的に絶縁されたピラーが形成されることとなる。他の金属および合金（例えば金および銀）が用いられてもよい。ピラー形成のための他の手法は、シードレイヤを加えることと、シードレイヤをマスキングすることと、ピラー場所を提供する非マスキング部分上に電気メッキによりピラーを形成することと、その後に所望によりマスクおよびメッキされないシードレイヤを除去することとである。はんだボールが用いられる場合は、はんだペーストの断片が、誘電物質１０４上に形成または別様に配置された分離された金属パッドに加えられ、リフローによりはんだボールが形成されてもよく、または事前形成されたはんだボールがパッドに加えられ、十分なリフローによりパッドに接着されてもよい。単なる例示として、２０μｍの直径の銅ピラーの形態の伝熱性要素１０６が４０μｍの最小ピッチで用いられ得る。
【００２０】
図１Ｂは、スタックのために準備された半導体メモリダイ１１０の形態の能動デバイスの概略断面図を示す。メモリダイ１１０は、メモリダイ１１４の能動表面１１４上に集積回路１１２を備える。能動表面１１４上では、複数の伝熱・導電性要素１１６が伝導性貫通ビア１１８上に形成される。なおこれらの貫通ビア１１８は、便宜的に工業用語「貫通シリコンビア」または「ＴＳＶ」を用いて参照され得、メモリダイ１１０の裏面１２０へと延長する。ＴＳＶ１１８は、裏面１２０上で伝導性ランディングパッド１２２において終端してもよく、またはランディングパッド１２２まで延長する再配線層（ＲＤＬ）の配線において終端してもよい。ランディングパッド１２２は、引き続き説明するように、ウェーハ１００の伝熱性要素１０６に位置合わせされた状態で、他のメモリダイ１１０の伝熱・導電性要素１１６に位置合わせされた状態で、または論理ダイもしくはＳｏＣダイの接続要素に位置合わせされた状態で、配置される。伝導性貫通ビア１１８は、従来技術（例えばＲＤＬが用いられる場合にはＲＤＬ）およびランディングパッド１２２を用いて形成され得る。
【００２１】
例えば、図１Ｃの拡大図は、エッチングにより、誘電物質によるライニング、および伝導性物質によるライニングもしくは充填によりメモリダイ１１０のための各場所において能動表面１１４上に集積回路１１２を製作した後に、ウェーハレベル処理を用いてソースウェーハ１００ｓを部分的に貫通し所望のパターンで形成された貫通ビア前駆体構造１１８’を示す。引き続き、伝熱・導電性要素１１６は、図１Ａの伝熱性要素１０６の形成に関して上記で説明したように、図１Ｄに示すように形成され得る。次に、図１Ｄに示すようにソースウェーハ１００ｓは厚さＴへと薄肉化され、それによりビア端部が露出され伝導性貫通ビア１１８が形成され得る。その結果、約５０μｍの厚さのダイが、非限定的な例として、生成されることとなる。次に、ＲＤＬ（用いられる場合）およびランディングパッド１２２（図１Ｅ）が形成され得る。メモリダイ１１０は、いわゆる品質が保証された良品（ＫＧＤと略称される）である。これはメモリダイ１１０がダイ１１０のための意図された用途に対して特定の性能パラメータに試験済みであることを意味する。
【００２２】
さらに詳細には、ソースウェーハ１００ｓは、能動表面１１４に加えられたパッシベーション材料１１５（例えばポリイミド、ポリベンゾオキサゾール（ＰＢＯ）、もしくはビスマレイミドトリアジン（ＢＴ）樹脂、またはシリコン窒化物もしくはシリコン酸化物）を有し、金属ピラー（例えば銅ピラー）を備える伝熱・導電性要素１１６がその上に形成され得る。他の金属および合金（例えば金および銀）が用いられてもよい。伝熱・導電性要素１１６は、はんだボールも含み得る。なお、はんだボールは、上述のように、はんだペースト断片をリフローすることにより、または、事前形成されたはんだボールを、シリコン窒化物パッシベーション層におけるアパーチャを通して露出されたアンダーバンプメタライゼーション（ＵＭＢ）（例えばニッケル）上で、部分的にリフローすることにより、形成され得る。
【００２３】
伝熱・導電性要素１１６がその上に形成されたソースウェーハ１００ｓは、当該技術分野で周知である一時的担持体ＴＣ（図１Ｅ）上に取り付けられ、例えば約５０μｍの厚さに薄肉化されることにより、伝導性貫通ビア前駆体構造１１８’の端部が各ウェーハ１００の裏面１２０上で露出され、その結果、伝導性貫通ビア１１８が形成され得る。研磨処理（例えば裏面研磨）に引き続きフッ素ベースまたは塩素ベースの反応イオンエッチング（ＲＩＥ）シリコンドライエッチング処理が、ソースウェーハ１００ｓを薄肉化するために用いられ得る。
【００２４】
薄肉化されたソースウェーハ１００ｓ'の裏面１２０はポリマーパッシベーション材料１２１（例えばポリイミド、ＰＢＯもしくはＢＴ樹脂、またはシリコン窒化物もしくはシリコン酸化物）によりコーティングされ、銅を含む伝導性貫通ビア１１８の端部上のランディングパッド１２２（例えばニッケル製）の形態のはんだ付け可能な相互接続部は、パッシベーション材料１２１上でパッシベーション材料１２１の開口部を通る伝導性貫通ビアに接触して電気メッキを行い、次いでランディングパッド１２２を画成するためにマスキングおよびエッチングを行うことにより、形成される。
【００２５】
薄肉化されたソースウェーハ１００ｓ'はフィルムフレームに取り付けられ、一時的担持体が取り外される。次いで、薄肉化されたソースウェーハ１００ｓ'は個々のダイ１１０へとダイシングされる。
【００２６】
図１Ｆに示すように、メモリダイ１１０ａの表面から延長する伝導性要素１１６を有する複数の横方向に離間するメモリダイ１１０ａは、従来のピックアンドプレース操作を用いて、薄肉化されたソースウェーハ１００ｓ'からダイシングされた後に薄肉化されたソースウェーハ１００ｓ'から取り外され、メモリダイ１１０ａの裏面１２０上のランディングパッド１２２により、ダイスタック場所ＤＳにおいてベースウェーハ１００ｂへと、伝熱性要素１０６に位置合わせされた状態で、配置および接着される。
【００２７】
図１Ｇに示すように、各メモリダイの表面から延長する伝導性要素を有する追加的なメモリダイ１１０ｂ、１１０ｃ、および１１０ｄは、各メモリダイ１１０ａがウェーハ１００に固定されるにつれて、互いに重ね合わされた状態で共通方向に向けられて（例えば能動表面１１４がベースウェーハ１００ｂから離間する方向に向けられて）、それぞれスタックおよび固定され得る。メモリダイ１１０ａ〜１１０ｄは、スタックを支援するために望まれるように、伝熱・導電性要素１１６およびランディングパッド１２２が所与のダイ１１０の能動表面１１４または裏面上に形成される状態で、方向付けにおける混合が生じ得ることも考えられる。さらに、本開示の他の実施形態に関して以下で説明するように、所与のダイスタックのダイは、能動表面がベースウェーハに対向するよう、方向付けられ得る。各ダイスタックの半導体ダイ１１０ａ〜１１０ｄは、１度に１レベルずつ、またはダイスタックの全部が完成した後に、伝導性要素１０６および１１６を用いて電気的および機械的に接続され、ベースウェーハ１００ｂに固定され得る。
【００２８】
前述のように、追加的なメモリダイをスタックすることは、ベースウェーハに固定された複数の横方向に離間する半導体ダイの各半導体ダイ上に少なくとも２つの半導体ダイをスタックすることを含み、半導体ダイの表面から延長する伝導性要素を有する少なくとも２つの半導体ダイをスタックすることをさらに含み得る。
【００２９】
ウェーハ１００に再実装するために用いられるメモリダイ１１０ａ〜１１０ｄの全部はＫＧＤとして認定されたものである。図示においては、それぞれの完成品のダイスタック１３０は４つのメモリダイ１１０ａ〜１１０ｄを含むが、本開示は必ずしも係る形態に限定されるとは限らない。
【００３０】
各レベルのダイ１１０Ａ〜１１０ｄがベースウェーハ１００ｂ上に配置された後、伝熱性要素１０６および伝熱・導電性要素１１６は、金属ピラーが用いられる場合には１度に１レベルずつ従来の熱圧着もしくは超音波接合処理を用いて、または、はんだバンプが用いられる場合もしくははんだ材料が例えば銅ピラーを含む要素１１６とランディングラッド１２２との間に配置される場合にはリフロー操作を用いて、ウェーハレベルでランディングパッド１２２に接合され得る。
【００３１】
図１Ｈに示すように、毛細管アンダーフィル１３２の形態の誘電物質は、伝熱性要素１０６および伝熱・導電性要素１１６の周囲においてベースウェーハ１００ｂと各ダイスタック１３０のメモリダイ１１０との間に加えられて硬化される。所望により、エポキシアンダーフィル物質１３２’が、毛細管アンダーフィルの使用に代わって、メモリダイ１１０に事前に加えられ、硬化されてもよい。
【００３２】
図１Ｉを参照すると、次に、ダイスタック１３０が実装されたベースウェーハ１００ｂに対してウェーハレベルの成形処理が施されることにより、電気的に絶縁された（または誘電性としても特徴付けられる）封止構造１３４が、メモリダイ１１０ａ〜１１０ｄを含むダイスタック１３０の機械的および環境的保護のために、ベースウェーハ１００ｂに接触して、ダイスタック１３０の周囲およびダイスタック１３０同士の間に提供され、それにより、複数の未ダイシング状態の封止されたダイスタック１３６がウェーハ１００上に形成されることとなる。１つの特に好適な技術は、米国特許第７，５９５，０１７号、米国特許第６，６５２，７９９号、および米国特許第６，４５９，１５９号に説明される膜援助型成形（ｆｉｌｍ  ａｓｓｉｓｔ  ｍｏｌｄｉｎｇ）であり、その処理によりメモリダイ１１０ｄから突出する伝熱・導電性要素１１６の完全性が保護される。
【００３３】
封止構造１３４が成形された後、図１Ｊに示すように、ベースウェーハ１００ｂは、初期の５００μｍ〜８００μｍの厚さから例えば約１００μｍ〜約１５０μｍの厚さへとベースウェーハ１００ｂを薄肉化するために裏面研磨され、それにより、薄肉化されたベースウェーハ１００ｂ’が形成されることとなる。
【００３４】
ベースウェーハ１００ｂが薄肉化された後、各ダイスタックの試験が実施され、試験により判定された良好なダイスタック場所は標識が加えられる。
【００３５】
封止後、図１Ｋに示すように、薄肉化されたベースウェーハ１００ｂ’とその上方の封止構造１３４とは、ダイスタック１３０同士の間で、薄肉化されたベースウェーハ１００ｂ’を通して、ストリートＳ（図４）に沿って、ダイシングされる。その結果、複数のスタックされたダイパッケージ１４０が形成されることとなる。なおこれらダイパッケージ１４０のそれぞれは、ウェーハ断片１３８（支持体およびヒートシンク断片としても特徴付けられ得る）と、メモリダイ１１０ａ〜１１０ｄと、を備える。なお、ウェーハ断片１３８は半導体ダイ１００ａ〜１１０ｄよりも横方向範囲が大きいものとなっている。スタックされたダイパッケージは、後続の実施形態に関する図２Ｍに示すように、出荷およびユーザによる使用のために、テープのポケット部に配置され得る。
【００３６】
前述の実施形態において、ダイスタック１３０は、メモリダイに加えて、またはメモリダイに代わって、機能的に異なる半導体ダイを含み得る。換言すると、ダイスタック１３０およびスタックされたダイパッケージ１４０のアーキテクチャは、メモリダイスタックおよび上述のＭＰＧＡパッケージ以外の用途に適応可能である。例えば、半導体ダイ１１０ａは論理ダイを含み得る。
【００３７】
本開示の他の実施形態においては、ベースウェーハ１００ｂおよび結果的に生成されるベースウェーハ断片１３８が集積回路を実装し、伝熱性要素１０６（係る事例においては、導電性物質で形成されてもよく、誘電物質１０４が存在しないために機能において伝熱・導電性要素１１６に相当し得る）を用いて、ダイスタック１３０内の残りの半導体ダイに動作可能に連結され得ることが考えられる。係る構成に対する１つの用途は、４つのメモリダイのスタックを提供するために図１Ａにおいて破線で示す集積回路１１２を有するベースウェーハ１００を製作し、他のメモリダイ１１０ａ〜１１０ｃのみを用いることである。それにより、要求されるパラメータ内のパッケージ高さを保持しつつ、ダイスタックの基部におけるより大きい（厚い）論理デバイスまたはＳｏＣデバイスの使用が可能となる。
【００３８】
さらなる実施形態は半導体ダイ組立体の形成方法を含み、この方法は、複数の横方向に離間する半導体ダイをベースウェーハに固定することと、複数の半導体ダイのそれぞれの半導体ダイの上方に少なくとも２つの半導体ダイを配置し、それによりスタックを形成することと、スタックにおける半導体ダイの伝導性貫通ビアを、その間で延長する伝導性要素に接続することと、を含む。誘電物質が、スタック内の半導体ダイ同士の間に提供され、少なくともベースウェーハ上の半導体ダイのスタックのそれぞれの周縁部は、半導体ダイのスタック同士の間および半導体ダイのスタックの周囲で、実質的に同時に封止物質により封止され、半導体ダイのスタックおよびベースウェーハは、半導体ダイのスタック同士の間の封止物質を通してダイシングされる。
【００３９】
製作処理フローが図２Ａ〜図２Ｍに示されるこの実施形態において、伝導性貫通ビアを有するスタックされたダイは、表面が下向きとなる共通の方向付けで（すなわち、ダイの能動表面がベースウェーハ断片に対向し、したがってダイスタックの処理または取り扱いの間に保護される）、ウェーハ断片に取り付けられる。係る方向付けの結果としてプローブおよび／または試験パッドが、スタックされたダイパッケージを試験するにあたりアクセス不能となるため、ベースウェーハから最も遠位にあるダイ上における裏面接点が、ダイスタックを論理ダイまたはＳｏＣダイに動作可能に連結するための相互接続部に加えて、試験のために提供される。もちろん、スタック内の半導体ダイは、所望により異なる方向付けを有し得る。
【００４０】
図２Ａに示すように、集積回路を有さないベースウェーハ（例えばシリコンウェーハ１００’）は、ダイスタック場所ＤＳにおけるダイの配置を支援するために、位置合わせ標識Ａが加えられる。
【００４１】
図２Ｂにおいて、ソースウェーハ２００の能動表面２１４上に製作された集積回路２１２（例えば複数のダイに対するメモリ回路）とソースウェーハ２００を通って延長する伝導性貫通ビア前駆体構造２１８’とを有するソースウェーハ２００は、ＫＧＤとしての使用に対して好適であるとして特徴付けるために、ウェーハレベルでプローブおよび試験される。
【００４２】
図２Ｃに示すにように、ソースウェーハ２００のいくつかには、パッシベーション材料２１５（例えばポリイミド、ポリベンゾオキサゾール（ＰＢＯ）、もしくはビスマレイミドトリアジン（ＢＴ）樹脂、またはシリコン窒化物）が加えられ、金属ピラー（例えば銅ピラー）を備える伝熱・導電性要素２１６は、ソースウェーハ２００を通るアパーチャが伝導性貫通ビア前駆体構造２１８’と接触するというパターンで、形成され得る。伝熱・導電性要素２１６は、はんだボールも含み得る。なお、はんだボールは、上述のように、はんだペースト断片をリフローすることにより、または、事前形成されたはんだボールを、シリコン窒化物パッシベーション層におけるアパーチャを通して露出されたアンダーバンプメタライゼーション（ＵＭＢ）（例えばニッケル）上で、部分的にリフローすることにより、形成され得る。伝熱・導電性要素２１６を有するソースウェーハ２００および伝熱・導電性要素２１６を有さないソースウェーハ２００の両方を含むソースウェーハ２００の全部は、当該技術分野において周知である一時的担持体ＴＣ（図２Ｄ参照）上に取り付けられ、破線Ｔ（図２Ｃ）で示すように例えば約５０μｍの厚さへと薄肉化され、それにより伝導性貫通ビア前駆体構造２１８’の端部が各ウェーハ２００の裏面２２０上で露出され、伝導性貫通ビア２１８が形成され得ることとなる。研磨処理（例えば裏面研磨）に引き続きシリコンドライエッチング処理が、ソースウェーハ２００を薄肉化するために用いられ得る。
【００４３】
図２Ｄは、薄肉化されたソースウェーハ２００の裏面２２０をポリマーパッシベーション材料２２１（例えばポリイミド、ＰＢＯ、もしくはＢＴ樹脂、またはシリコン窒化物もしくはシリコン酸化物）を用いてコーティングすることを示し、銅を含む伝導性貫通ビア２１８上の端部のランディングパッド２２２（例えばニッケル製）の形態のはんだ付け可能な相互接続部は電気メッキされる。
【００４４】
図２Ｅにおいて、薄肉化されたソースウェーハ２００はフィルムフレームＦに取り付けられ、一時的担持体ＴＣは取り外される。次いで、ウェーハ２００は個々のダイ２１０へとダイシングされる。
【００４５】
図２Ｆにおいて、ダイ２１０ａ上に伝熱・導電性要素２１６を有さない構成のダイ２１０ａは、位置合わせ標識（図示せず）を用いる第１の説明された実施形態に関して図４に示すようなダイスタック場所同士の間にストリートＳを残す横方向に離間する関係で、ダイスタック場所（図２Ａ）において、ダイアタッチフィルム（ＤＡＦ）Ｄ（例えば約１０μｍ〜約２０μｍの厚さ）を用いて（このＤＡＦを硬化させると、ダイ２１０ａがベースウェーハ１００’に固定される）、または流動性誘電物質を用いて、集積回路が存在しないベースウェーハ１００’に取り付けられる。
【００４６】
図２Ｇに示すように、非伝導性エポキシペースト２３２がダイ２１０ａ上方の各ダイスタック部位に供給され、伝熱・導電性要素２１６がその表面から延長する他のダイ２１０ｂは、要素２１６がランディングパッド２２２に位置合わせされた状態で、その上方に配置される。非伝導性エポキシペースト２３２（はんだフラックスを含む）は、ダイ２１０ｂをダイ２１０ａに対して圧縮することにより、ランディングパッド２２２と要素２１６との間から押し出される。代替的に、非流動性エポキシアンダーフィル２３２’がダイ２１０ａの裏面に事前に加えられてもよい。
【００４７】
さらに図２Ｇの左手側に破線で示すように、伝熱・導電性要素２１６を有さないよう特に構成されたダイ２１０ａを用いるよりもむしろ、係る要素２１６を収容する凹陥部ＲＥが従来のマスキング、パターニング、およびエッチング技術を用いてベースウェーハ１００’へとドライエッチング（例えば反応イオンエッチングにより）されてもよい。次いで、要素２１６がそこから延長するダイ２１０は流動性誘電物質を用いてウェーハ１００’に接着され得る。図５は、ダイ内部の上部から見た、凹陥部ＲＥを有するベースウェーハ１００’の１部分と、凹陥部ＲＥ内に受容された要素２１６と、を示す。なお、要素２１６を備える半導体ダイ２１０のフットプリントも参考のために示される。係る構成においては、複数の横方向に離間する半導体ダイ２１０の半導体ダイは、その伝導性要素２１６が、ベースウェーハ１００’における対応する複数の凹陥部ＲＥ内に少なくとも部分的に受容された状態で、ベースウェーハ上に配置される。
【００４８】
さらに図２Ｇにおいて、右手側に破線で示すように、凹陥部ＲＤ（ダイ２１０ａの深さの一部または実質的に全部を収容するためのキャビティとして特徴付けられ得る）は、再び、製作されるダイスタックの高さを最小化するためにベースウェーハ１００’にエッチングされ得る。図６は、ダイ内部の上部から見られた、凹陥部ＲＥを有するベースウェーハ１００’の１部分と、凹陥部ＲＥ内に少なくとも部分的に受容された半導体ダイ２１０ａのフットプリントと、を示す。係る構成において、複数の半導体ダイの半導体ダイ２１０ａは、ベースウェーハ１００’において横方向に離間する凹陥部に少なくとも部分的に配置され得る。
【００４９】
もちろん、ダイ凹陥部ＲＤは、所望により、その底面における凹陥部ＲＥに引き続き、形成され得る。
【００５０】
図２Ｇに示すように、ダイをスタックするシーケンスは、その表面から伝導性要素が延長する複数のダイ２１０ｃ、２１０ｄに対して、以前にスタックされたダイ２１０ａ、２１０ｂの上方の各ダイ部位において反復され、それにより、ダイスタック２３０が形成されることとなる。以前のように、非伝導性ペースト２３２が用いられ、ダイスタック２３０が完成した後、非伝導性ペースト２３２を硬化させてもよく、または事前に加えられた非流動性エポキシアンダーフィル２３２’が用いられてもよい。
【００５１】
非伝導性ペーストまたは事前に加えられたエポキシアンダーフィルの使用の代替として、はんだボールが要素２１６として用いられる場合は、フラックスが各ダイ２１０のランディングパッド２２２に加えられ、はんだボールがリフローされてランディングパッド２２２に接合され、次に冷却されると、毛細管アンダーフィルが各ダイスタック２３０のダイ２１０同士の間に配置される。
【００５２】
半導体ダイ２１０ｂ、２１０ｃ、および２１０ｄを相互に固定すること、および複数の横方向に離間する半導体ダイの半導体ダイ２１０ａに固定することは、伝熱・導電性要素に用いられる物質に応じて、はんだリフロー、熱圧着接合、および超音波接合のうちの１つを用いて、ダイスタックの完成後に、または１度に１レベルずつ、実行され得る。
【００５３】
図２Ｈにおいて、ダイスタック２３０は、ダイスタック２３０の周囲およびダイスタック２３０同士の間において被覆する封止構造２３４を形成するために、例えば電気的に絶縁された物質の膜援助型成形または圧縮成形を用いて、ベースウェーハ１００’上にオーバーモールドされ、それにより、封止されたダイスタック２３６が生成されることとなる。
【００５４】
図２Ｉに示すように、導電性配線２４０およびプローブパッド２４２を含む再配線層（例えば銅製）は、ベースウェーハ１００’から最も遠位にある各ダイ２１０ｄの裏面２２０上で電気メッキを行い、次いでマスキング、パターニング、およびエッチングを行うことにより、形成される。次いで、ダイ２１０ｄの裏面２２０は、図２Ｊに示すようにパッシベーション２４４され、伝導性貫通ビア２１８の端部の上方でパターン形成される。図２Ｊに示すように、その上に裏面熱的および電気的外部接続伝導性要素２４６が電気メッキされる。
【００５５】
図２Ｋにおいて、封止されたダイスタック２３６を有するベースウェーハ１００’は、例えば裏面研磨を用いて、例えば約５０μｍ〜約１５０μｍの厚さに薄肉化される。次いで、クエン酸浸漬が、各ダイスタックの試験の実行を準備するときに、銅プローブパッド２４２を洗浄するために用いられ得る。その後、試験により判定された良好なダイスタック場所の位置は、ベースウェーハ１００’上でレーザマーキングされ得る。
【００５６】
図２Ｌに示すように、次に、封止されたダイスタック２３６が実装されたウェーハ１００’はフィルムフレームＦ上に配置され、封止材構造２３４を通して、およびウェーハ１００’の本体を通して、それぞれが半導体ダイ２１０ａ〜２１０ｄおよびベースウェーハ断片２３８を備えるスタックされたダイパッケージ２５０へとダイシングされ得る。以前の実施形態と同様に、ベースウェーハ断片は、スタックされたダイパッケージ２５０の熱的性能を向上させるためのヒートシンクを提供する。
【００５７】
したがって、封止物質を通して、および半導体ダイのスタック同士の間のベースウェーハを通してダイシングを行う前に、ベースウェーハから最も遠位にある半導体ダイの伝導性貫通ビアに対する接点は、少なくとも部分的に封止物質がない状態に置かれ、伝導性貫通ビアとの通信を試験するためのパッドを含む再配線回路が、スタック内でベースウェーハから最も遠位にある各半導体ダイの裏面の上方に形成され、パッシベーションが、スタック内でベースウェーハから最も遠位にある各半導体ダイの裏面の上方に加えられ、伝導性貫通ビアに対するパッドおよび接点が露出状態に置かれ、伝導性貫通ビアに対する接点の上方にあり且つ係る接点に接続された外部接続伝導性要素が、形成される。
【００５８】
ダイシングの後、スタックされたダイパッケージ２５０はピックアンドプレース装置によりフィルムフレームから取り外され、顧客のテープ・リール装置における使用のために、および顧客への出荷のために、図２Ｍに示すテープ２６２におけるポケット部２６０に配置され得る。もちろん、第１の実施形態に係るスタックされたダイパッケージ１４０も出荷のために同様に包装され得る。
【００５９】
反転された、完成品のスタックされたダイパッケージ２５０が図２Ｎに示される。配線２４０、プローブパッド２４２、パッシベーション２４４、および外部接続伝導性要素２４６を示す、スタックされたダイパッケージ２５０の端面図が図２Ｏに示される。
【００６０】
前述の実施形態において、スタックされた半導体ダイの能動表面は、ベースウェーハに対向する方向付けのために、処理が行われる間、良好に保護される。プローブパッドは係る方向付けにおいてウェーハレベルにおけるスタックされたダイのプローブ試験を可能にする。
【００６１】
結果的に生成される本開示の半導体ダイ組立体は、集積回路を有さないウェーハ断片と、その表面に伝熱連通して固定されたウェーハ断片よりも小さい横方向寸法の半導体ダイのスタックであって、半導体ダイは、半導体ダイの伝導性貫通ビアに伝導的に接触する半導体ダイ同士の間の伝導性要素により相互に動作可能に連結された、スタックと、スタックの半導体ダイ同士の間の非伝導性物質と、スタックのダイの周囲で延長しウェーハ断片の表面に接触する封止物質と、を備え得る。
【００６２】
半導体ダイ組立体は、少なくとも部分的に露出された伝導性貫通ビアに対する接点と、伝導性貫通ビアに動作可能に連結された半導体ダイのスタックを試験するためのパッドを含む再配線回路と、少なくとも部分的に露出された伝導性貫通ビアに対する接点の上方で係る接点に動作可能に連結された半導体ダイから延長する外部接続伝導性要素と、パッドおよび外部接続伝導性要素を露出状態に保持するパッシベーションと、をウェーハ断片から最も遠位にあるスタックの半導体ダイの裏面上にさらに備え得る。
【００６３】
ウェーハ断片は表面に延長するキャビティをさらに備え、ウェーハ断片に近接するスタックの半導体ダイはキャビティ内に少なくとも部分的に受容される。
【００６４】
ウェーハ断片の表面は複数の凹陥部を備え、ウェーハ断片に近接するスタックの半導体ダイの能動表面から延長する伝導性要素は複数の凹陥部内に少なくとも部分的に配置される。
【００６５】
図３Ａ〜図３Ｃを参照すると、図３Ａは、本開示の実施形態に係り且つそれぞれ図１Ｇおよび図２Ｍに関して本明細書で前述した、スタックされたダイパッケージ１４０、２５０の概略図を示す。図３Ｂにおいて、論理ダイまたはＳｏＣダイ３００は、より高いレベルのパッケージに接続するために担持基板から延長する伝導性要素３０６（例えば、はんだボール）を有する担持基板（例えばボールグリッドアレイ（ＢＧＡ）基板３０４）の配線（図示せず）へと伝導性要素３０２により取り付けられ電気的に接続された状態で、概略的に示される。図３Ｃは、論理ダイまたはＳｏＣダイ３００に取り付けられ電気的に接続され、且つ誘電性封止物質３０８によりオーバーモールドされた、スタックされたダイパッケージ１４０、２５０を示す。図３Ｃに示すように、スタックされたダイパッケージ１４０、２５０は、封止物質３０８が、スタックされたダイパッケージ１４０、２５０の上方および周囲で延長し、スタックされたダイパッケージ１４０、２５０と担持基板３０４との間におけるＢＧＡ基板３０４に接触して論理ダイまたはＳｏＣダイ３００を取り囲む周縁凹陥部を充填する状態で、論理ダイまたはＳｏＣダイ３００よりも横方向により大きくなっている。
【００６６】
上述の半導体デバイスは、その表面上に外部接続部を備える担持基板と、担持基板の反対側表面上に取り付けられ且つその外部接続部に動作可能に連結された論理ダイおよびシステム・オン・チップダイのうちの一方と、組立体と、を備える。この組立体は、集積回路を有さないウェーハ断片と、半導体ダイ同士の間で延長する伝導性要素に接続され且つ論理ダイおよびシステム・オン・チップ・ダイのうちの一方に動作可能に連結された半導体ダイの伝導性貫通ビアを有するウェーハ断片の表面上の半導体ダイのスタックと、スタックの半導体ダイ同士の間の非伝導性物質と、ウェーハ断片の上方、且つウェーハ断片、半導体ダイのスタック、および論理ダイならびにシステム・オン・チップ・ダイの一方の周囲で担持基板に接触して延長する少なくとも１つの封止物質と、を備える。
【００６７】
本開示には様々な修正例および代替的形態を受け入れる余地があるが、本発明の特定の実施形態が、図面において例として示され、本明細書で詳細に説明されてきた。しかし、本発明は開示された特定の形態に限定されることを意図しない。むしろ、本発明は以下に添付する請求項により定められる本発明の範囲に含まれる改変例、等価物、代替物の全部およびそれらの法的な等価物を含むものである。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
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【図１Ｆ】
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【図１Ｇ】
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【図１Ｈ】
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【図１Ｉ】
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【図１Ｊ】
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【図１Ｋ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図２Ｇ】
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【図２Ｈ】
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【図２Ｉ】
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【図２Ｊ】
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【図２Ｋ】
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【図２Ｌ】
0005957080.tif 000024
【図２Ｍ】
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【図２Ｎ】
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【図２Ｏ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４】
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【図５】
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【図６】
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