(57)【特許請求の範囲】
【請求項１】
酸化物半導体層とソース電極及びドレイン電極とを含む薄膜トランジスタを有する薄膜トランジスタ基板であって、
前記ソース電極及び前記ドレイン電極が形成された層よりも上層に形成され、かつ、前記ソース電極及び前記ドレイン電極の少なくとも一方に接続された第１配線と、
前記第１配線が形成された層よりも上層に形成され、かつ、前記第１配線に接続された端子とを有し、
前記ソース電極及び前記ドレイン電極のうち前記第１配線に接続された方は、銅を含み、
前記第１配線は、透明導電膜と銅膜と銅マンガン合金膜とが下から上にこの順序で積層された積層膜であり、
前記端子は、アルミニウム合金からなる
薄膜トランジスタ基板。
【請求項２】
さらに、前記端子が形成された層と同じ層に形成された電極を有し、
前記電極の材料は、前記端子の材料と同じである
請求項１に記載の薄膜トランジスタ基板。
【請求項３】
前記電極は、有機ＥＬ素子の陽極である
請求項２に記載の薄膜トランジスタ基板。
【請求項４】
前記第１配線が形成された層と同じ層に形成され、かつ、前記電極に接続された第２配線を有し、
前記第２配線は、前記第１配線と同じ構造の積層膜である
請求項２又は３に記載の薄膜トランジスタ基板。
【請求項５】
前記透明導電膜は、酸化インジウムスズ膜である
請求項１〜４のいずれか１項に記載の薄膜トランジスタ基板。
【請求項６】
前記薄膜トランジスタは、ゲート電極を有し、
前記ゲート電極は、第１の層に形成されており、
前記ソース電極及び前記ドレイン電極は、前記第１の層よりも上層の第２の層に形成され、
前記第１配線は、前記第２の層よりも上層の第３の層に形成されている
請求項１〜５のいずれか１項に記載の薄膜トランジスタ基板。
【請求項７】
前記第１配線は、前記銅膜及び前記銅マンガン合金膜が切断されたスリット部を有する
請求項１〜５のいずれか１項に記載の薄膜トランジスタ基板。
【請求項８】
前記酸化物半導体層は、透明アモルファス酸化物半導体である
請求項１〜７のいずれか１項に記載の薄膜トランジスタ基板。
【請求項９】
請求項１〜８のいずれか１項に記載の薄膜トランジスタ基板と、
前記薄膜トランジスタ基板の上に形成された有機ＥＬ素子とを備える
有機ＥＬ表示装置。
【請求項１０】
酸化物半導体層を形成する工程と、
前記酸化物半導体に接続されるソース電極及びドレイン電極を形成する工程と、
前記ソース電極及び前記ドレイン電極が形成された層よりも上層に、前記ソース電極及び前記ドレイン電極の少なくとも一方に接続された第１配線を形成する工程と、
前記第１配線が形成された層よりも上層に、前記第１配線に接続された端子を形成する工程とを含み、
前記ソース電極及び前記ドレイン電極のうち前記第１配線に接続された方は、銅を含み、
前記端子は、アルミニウム合金からなり、
前記第１配線を形成する工程は、透明導電膜を形成する工程と、前記透明導電膜の上に銅膜を形成する工程と、前記銅膜の上に銅マンガン合金膜を形成する工程とを含む
薄膜トランジスタ基板の製造方法。
【請求項１１】
前記第１配線を形成する工程は、さらに、前記透明導電膜と前記銅膜と前記銅マンガン合金膜とを形成した後に、前記銅マンガン合金膜及び前記銅膜をエッチングによりパターニングする工程と、続いて、前記透明導電膜をエッチングによりパターニングする工程とを含む
請求項１０に記載の薄膜トランジスタ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、薄膜トランジスタ基板及び薄膜トランジスタ基板の製造方法に関する。
【背景技術】
【０００２】
液晶表示装置や有機ＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置等のアクティブマトリクス方式の表示装置では、スイッチング素子又は駆動素子として薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）が形成されたＴＦＴ基板が用いられる。例えば、特許文献１には、ＴＦＴ基板を用いたアクティブマトリクス方式の有機ＥＬ表示装置が開示されている。【０００３】
ＴＦＴの構成には、ゲート電極がチャネル層の下方（基板側）に形成された構造であるボトムゲート型ＴＦＴ、あるいは、ゲート電極がチャネル層の上方に形成された構造であるトップゲート型ＴＦＴがある。ＴＦＴのチャネル層には、例えばシリコン半導体又は酸化物半導体が用いられる。【０００４】
マトリクス状に配列された複数の画素を備えるＴＦＴ基板には、各画素を駆動するための信号（電圧）を伝達するため複数の配線が形成されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−２７５８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
近年、表示装置の大画面化に伴う基板の大型化によりＴＦＴ基板の配線が長くなり、配線抵抗が高くなってきている。このため、配線の低抵抗化が要望されている。【０００７】
また、配線は、ＴＦＴにおけるソース電極及びドレイン電極と同じ材料及び同じ層に形成される。このため、ソース電極及びドレイン電極は、ＴＦＴとしての性能だけではなく、配線としての性能も要求される。【０００８】
そこで、ソース電極及びドレイン電極の材料として、低抵抗である銅（Ｃｕ）を用いることが検討されている。【０００９】
しかしながら、従来の技術では、所望の性能を有するＴＦＴ基板を実現することが難しいという課題がある。【００１０】
本開示は、所望の性能のＴＦＴ基板を得ることを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、薄膜トランジスタ基板の一態様は、酸化物半導体層とソース電極及びドレイン電極とを含む薄膜トランジスタを有する薄膜トランジスタ基板であって、前記ソース電極及び前記ドレイン電極が形成された層よりも上層に形成され、かつ、前記ソース電極及び前記ドレイン電極の少なくとも一方に接続された第１配線と、前記第１配線が形成された層よりも上層に形成され、かつ、前記第１配線に接続された端子とを有し、前記ソース電極及び前記ドレイン電極のうち前記第１配線に接続された方は、銅を含み、前記第１配線は、透明導電膜と銅膜と銅マンガン合金膜とが下から上にこの順序で積層された積層膜であり、前記端子は、アルミニウム合金からなることを特徴とする。【００１２】
また、薄膜トランジスタ基板の製造方法は、酸化物半導体層を形成する工程と、前記酸化物半導体に接続されるソース電極及びドレイン電極を形成する工程と、前記ソース電極及び前記ドレイン電極が形成された層よりも上層に、前記ソース電極及び前記ドレイン電極の少なくとも一方に接続された第１配線を形成する工程と、前記第１配線が形成された層よりも上層に、前記第１配線に接続された端子を形成する工程とを含み、前記ソース電極及び前記ドレイン電極のうち前記第１配線に接続された方は、銅を含み、前記端子は、アルミニウム合金からなり、前記第１配線を形成する工程は、透明導電膜を形成する工程と、前記透明導電膜の上に銅膜を形成する工程と、前記銅膜の上に銅マンガン合金膜を形成する工程とを含むことを特徴とする。
【発明の効果】
【００１３】
所望の性能を有するＴＦＴ基板を実現できる。
【図面の簡単な説明】
【００１４】
【図１】図１は、実施の形態に係る有機ＥＬ表示装置の一部切り欠き斜視図である。
【図２】図２は、実施の形態に係る有機ＥＬ表示装置のピクセルバンクの例を示す斜視図である。
【図３】図３は、実施の形態に係る有機ＥＬ表示装置における画素回路の構成を示す電気回路図である。
【図４】図４は、実施の形態に係るＴＦＴ基板の概略断面図である。
【図５】図５は、実施の形態に係るＴＦＴ基板の端子部におけるスリット部の周辺構造を示す拡大平面図である。
【図６Ａ】図６Ａは、実施の形態に係るＴＦＴ基板の製造方法におけるゲート電極形成工程の断面図である。
【図６Ｂ】図６Ｂは、実施の形態に係るＴＦＴ基板の製造方法におけるゲート絶縁膜形成工程の断面図である。
【図６Ｃ】図６Ｃは、実施の形態に係るＴＦＴ基板の製造方法における酸化物半導体層形成工程の断面図である。
【図６Ｄ】図６Ｄは、実施の形態に係るＴＦＴ基板の製造方法における第１絶縁層形成工程の断面図である。
【図６Ｅ】図６Ｅは、実施の形態に係るＴＦＴ基板の製造方法における第１絶縁層コンタクトホール形成工程の断面図である。
【図６Ｆ】図６Ｆは、実施の形態に係るＴＦＴ基板の製造方法におけるソース電極及びドレイン電極形成工程の断面図である。
【図６Ｇ】図６Ｇは、実施の形態に係るＴＦＴ基板の製造方法における第２絶縁層形成工程の断面図である。
【図６Ｈ】図６Ｈは、実施の形態に係るＴＦＴ基板の製造方法における第２絶縁層コンタクトホール形成工程の断面図である。
【図６Ｉ】図６Ｉは、実施の形態に係るＴＦＴ基板の製造方法における積層膜形成工程の断面図である。
【図６Ｊ】図６Ｊは、実施の形態に係るＴＦＴ基板の製造方法における積層膜の第１パターニング工程の断面図である。
【図６Ｋ】図６Ｋは、実施の形態に係るＴＦＴ基板の製造方法における積層膜の第２パターニング工程の断面図である。
【図６Ｌ】図６Ｌは、実施の形態に係るＴＦＴ基板の製造方法における第３絶縁層形成工程の断面図である。
【図６Ｍ】図６Ｍは、実施の形態に係るＴＦＴ基板の製造方法における陽極及び端子形成工程の断面図である。
【図７】図７は、比較例に係るＴＦＴ基板の概略断面図である。
【図８】図８は、図７に示すＴＦＴ基板の端子部をエッチングしたときの様子を示す平面図である。
【図９Ａ】図９Ａは、図７における破線で囲まれる領域Ａの断面ＳＥＭ（Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）像である。
【図９Ｂ】図９Ｂは、図７に示すＴＦＴ基板における電極とドレイン電極との間のコンタクト不良の発生個数を示す図である。
【図１０Ａ】図１０Ａは、図４における破線で囲まれる領域Ａの断面ＳＥＭ像である。
【図１０Ｂ】図１０Ｂは、図４に示すＴＦＴ基板における電極とドレイン電極との間のコンタクト不良の発生個数を示す図である。
【発明を実施するための形態】
【００１５】
以下、本開示の一実施の形態について、図面を用いて説明する。なお、以下に説明する実施の形態は、いずれも本発明の好ましい一具体例を示すものである。したがって、以下の実施の形態で示される、数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、工程（ステップ）、工程の順序等は、一例であって本発明を限定する主旨ではない。よって、以下の実施の形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
【００１６】
なお、各図は、模式図であり、必ずしも厳密に図示されたものではない。また、各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略又は簡略化する。
【００１７】
（実施の形態）
まず、ＴＦＴ基板が用いられる表示装置の一例として、有機ＥＬ表示装置の構成について説明する。
【００１８】
［有機ＥＬ表示装置］
図１は、実施の形態に係る有機ＥＬ表示装置の一部切り欠き斜視図である。図２は、実施の形態に係る有機ＥＬ表示装置のピクセルバンクの例を示す斜視図である。
【００１９】
図１に示すように、有機ＥＬ表示装置１００は、複数個の薄膜トランジスタが配置されたＴＦＴ基板（ＴＦＴアレイ基板）１と、下部電極である陽極１３１、有機材料からなる発光層であるＥＬ層１３２及び透明な上部電極である陰極１３３からなる有機ＥＬ素子（発光部）１３０との積層構造により構成される。
【００２０】
本実施の形態における有機ＥＬ表示装置１００は、トップエミッション型であり、陽極１３１は反射電極である。なお、有機ＥＬ表示装置１００は、トップエミッション型に限るものではなく、ボトムエミッション型としてもよい。
【００２１】
ＴＦＴ基板１には複数の画素１１０がマトリクス状に配置されており、各画素１１０には画素回路１２０が設けられている。
【００２２】
有機ＥＬ素子１３０は、複数の画素１１０のそれぞれに対応して形成されており、各画素１１０に設けられた画素回路１２０によって各有機ＥＬ素子１３０の発光の制御が行われる。有機ＥＬ素子１３０は、複数の薄膜トランジスタを覆うように形成された層間絶縁膜（平坦化層）の上に形成される。
【００２３】
また、有機ＥＬ素子１３０は、陽極１３１と陰極１３３との間にＥＬ層１３２が配置された構成となっている。陽極１３１とＥＬ層１３２との間にはさらに正孔輸送層が積層され、ＥＬ層１３２と陰極１３３との間にはさらに電子輸送層が積層されている。なお、陽極１３１と陰極１３３との間には、その他の有機機能層が設けられていてもよい。
【００２４】
各画素１１０は、それぞれの画素回路１２０によって駆動制御される。また、ＴＦＴ基板１には、画素１１０の行方向に沿って配置される複数のゲート配線（走査線）１４０と、ゲート配線１４０と交差するように画素１１０の列方向に沿って配置される複数のソース配線（信号配線）１５０と、ソース配線１５０と平行に配置される複数の電源配線（図１では省略）とが形成されている。各画素１１０は、例えば直交するゲート配線１４０とソース配線１５０とによって区画されている。
【００２５】
ゲート配線１４０は、各画素回路１２０に含まれるスイッチング素子として動作する薄膜トランジスタのゲート電極と行毎に接続されている。ソース配線１５０は、各画素回路１２０に含まれるスイッチング素子として動作する薄膜トランジスタのソース電極と列毎に接続されている。電源配線は、各画素回路１２０に含まれる駆動素子として動作する薄膜トランジスタのドレイン電極と列毎に接続されている。
【００２６】
図２に示すように、有機ＥＬ表示装置１００の各画素１１０は、３色（赤色、緑色、青色）のサブ画素１１０Ｒ、１１０Ｇ、１１０Ｂによって構成されており、これらのサブ画素１１０Ｒ、１１０Ｇ、１１０Ｂは、表示面上に複数個マトリクス状に配列されるように形成されている。各サブ画素１１０Ｒ、１１０Ｇ、１１０Ｂは、バンク１１１によって互いに分離されている。バンク１１１は、ゲート配線１４０に平行に延びる突条と、ソース配線１５０に平行に延びる突条とが互いに交差するように、格子状に形成されている。そして、この突条で囲まれる部分（すなわち、バンク１１１の開口部）の各々とサブ画素１１０Ｒ、１１０Ｇ、１１０Ｂの各々とが一対一で対応している。なお、本実施の形態において、バンク１１１はピクセルバンクとしたが、ラインバンクとしても構わない。
【００２７】
陽極１３１は、ＴＦＴ基板１上の層間絶縁膜（平坦化層）上でかつバンク１１１の開口部内に、サブ画素１１０Ｒ、１１０Ｇ、１１０Ｂ毎に形成されている。同様に、ＥＬ層１３２は、陽極１３１上でかつバンク１１１の開口部内に、サブ画素１１０Ｒ、１１０Ｇ、１１０Ｂ毎に形成されている。透明な陰極１３３は、複数のバンク１１１上で、かつ全てのＥＬ層１３２（全てのサブ画素１１０Ｒ、１１０Ｇ、１１０Ｂ）を覆うように、連続的に形成されている。
【００２８】
さらに、画素回路１２０は、各サブ画素１１０Ｒ、１１０Ｇ、１１０Ｂ毎に設けられており、各サブ画素１１０Ｒ、１１０Ｇ、１１０Ｂと、対応する画素回路１２０とは、コンタクトホール及び中継電極によって電気的に接続されている。なお、サブ画素１１０Ｒ、１１０Ｇ、１１０Ｂは、ＥＬ層１３２の発光色が異なることを除いて同一の構成である。
【００２９】
ここで、画素１１０における画素回路１２０の回路構成について、図３を用いて説明する。図３は、実施の形態に係る有機ＥＬ表示装置における画素回路の構成を示す電気回路図である。
【００３０】
図３に示すように、画素回路１２０は、スイッチング素子として動作する薄膜トランジスタＳｗＴｒと、駆動素子として動作する薄膜トランジスタＤｒＴｒと、対応する画素１１０に表示するためのデータを記憶するキャパシタＣとで構成される。本実施の形態において、薄膜トランジスタＳｗＴｒは、画素１１０を選択するためのスイッチングトランジスタであり、薄膜トランジスタＤｒＴｒは、有機ＥＬ素子１３０を駆動するための駆動トランジスタである。
【００３１】
薄膜トランジスタＳｗＴｒは、ゲート配線１４０に接続されるゲート電極Ｇ１と、ソース配線１５０に接続されるソース電極Ｓ１と、キャパシタＣ及び薄膜トランジスタＤｒＴｒのゲート電極Ｇ２に接続されるドレイン電極Ｄ１と、半導体膜（図示せず）とで構成される。この薄膜トランジスタＳｗＴｒは、接続されたゲート配線１４０及びソース配線１５０に所定の電圧が印加されると、当該ソース配線１５０に印加された電圧がデータ電圧としてキャパシタＣに保存される。
【００３２】
薄膜トランジスタＤｒＴｒは、薄膜トランジスタＳｗＴｒのドレイン電極Ｄ１及びキャパシタＣに接続されるゲート電極Ｇ２と、電源配線１６０及びキャパシタＣに接続されるドレイン電極Ｄ２と、有機ＥＬ素子１３０の陽極１３１に接続されるソース電極Ｓ２と、半導体膜（図示せず）とで構成される。この薄膜トランジスタＤｒＴｒは、キャパシタＣが保持しているデータ電圧に対応する電流を電源配線１６０からソース電極Ｓ２を通じて有機ＥＬ素子１３０の陽極１３１に供給する。これにより、有機ＥＬ素子１３０では、陽極１３１から陰極１３３へと駆動電流が流れてＥＬ層１３２が発光する。
【００３３】
なお、上記構成の有機ＥＬ表示装置１００では、ゲート配線１４０とソース配線１５０との交点に位置する画素１１０毎に表示制御を行うアクティブマトリクス方式が採用されている。これにより、各画素１１０（各サブ画素１１０Ｒ、１１０Ｇ、１１０Ｂ）の薄膜トランジスタＳｗＴｒ及びＤｒＴｒによって、対応する有機ＥＬ素子１３０が選択的に発光し、所望の画像が表示される。
【００３４】
［薄膜トランジスタ基板］
次に、実施の形態に係るＴＦＴ基板について、図４を用いて説明する。図４は、実施の形態に係るＴＦＴ基板の概略断面図である。以下の実施の形態では、上記有機ＥＬ表示装置１００におけるＴＦＴ基板１について説明する。また、薄膜トランジスタＤｒＴｒについて説明するが、薄膜トランジスタＳｗＴｒについても同様の構成とすることができる。つまり、以下に説明する薄膜トランジスタは、スイッチングトランジスタ及び駆動トランジスタのいずれにも適用することができる。
【００３５】
図４に示すように、ＴＦＴ基板１には、薄膜トランジスタＤｒＴｒが形成されている。ＴＦＴ基板１は、基板２と、ゲート電極３と、ゲート絶縁膜４と、酸化物半導体層５と、絶縁層６と、ソース電極７Ｓ、ドレイン電極７Ｄ及び延設配線７Ｌと、絶縁層８と、第１配線９及び第２配線１０（上層配線）と、絶縁層１１と、端子１２及び電極１３とを有する。
【００３６】
第１配線９及び第２配線１０は、積層膜であり、ソース電極７Ｓ及びドレイン電極７Ｄが形成された層よりも上層に形成される。第２配線１０は、第１配線９が形成された層と同じ層に形成されている。つまり、第１配線９と第２配線１０とは同層に形成されている。
【００３７】
また、端子１２及び電極１３は、第１配線９及び第２配線１０が形成された層よりも上層に形成されている。電極１３は、端子１２が形成された層と同じ層に形成されている。つまり、端子１２と電極１３とは、同層に形成されている。
【００３８】
ゲート電極３と、ソース電極７Ｓ及びドレイン電極７Ｄと、第１配線９及び第２配線１０と、端子１２及び電極１３とは、金属材料によって構成されており、これらの電極や配線、端子が形成される層は金属層（配線層）である。
【００３９】
具体的には、ゲート電極３が形成される層は、第１金属層（第１の層）ＭＬ１である。また、ソース電極７Ｓ及びドレイン電極７Ｄが形成される層は、第２金属層（第２の層）ＭＬ２であって、第１金属層ＭＬ１よりも１つ上の金属層である。第１配線９及び第２配線１０が形成される層は、第３金属層（第３の層）ＭＬ３であって、第２金属層ＭＬ２よりも１つ上の金属層である。
【００４０】
第１金属層ＭＬ１、第２金属層ＭＬ２及び第３金属層ＭＬ３は、各種配線の配線層として利用することができる。つまり、各金属層に形成される金属膜（導電膜）を所定形状にパターニングすることで、上記の電極や配線、端子に加えて、所定形状の所望の配線を形成することができる。各金属層には、例えば、図１に示される、ゲート配線１４０、ソース配線１５０及び電源配線１６０が形成される。また、各金属層の配線同士を接続したり配線と電極とを接続したりするために、上下の金属層の間の絶縁層にはコンタクトホールが形成されている。
【００４１】
図４に示すように、ＴＦＴ基板１において、薄膜トランジスタＤｒＴｒは、ゲート電極３と、ゲート絶縁膜４と、酸化物半導体層５と、絶縁層６と、ソース電極７Ｓ及びドレイン電極７Ｄとによって構成される。ゲート電極３、ソース電極７Ｓ及びドレイン電極７Ｄは、それぞれ、図３におけるゲート電極Ｇ２、ソース電極Ｓ２及びドレイン電極Ｄ２に対応する。本実施の形態に係る薄膜トランジスタＤｒＴｒは、ボトムゲート型のＴＦＴである。
【００４２】
また、図４に示すように、ＴＦＴ基板１は、画素部（画素領域）Ｘと端子部（端子領域）Ｙとを有する。画素部Ｘは、図１における画素１１０が形成された領域であり、有機ＥＬ表示装置の表示領域に対応する。端子部Ｙは、画素部Ｘの外側の領域であって、画素部Ｘ内に形成された配線を引き出して外部配線等に接続するための引き出し領域（取り出し領域）である。引き出された配線は、端子部Ｙにおいて、例えば、配線が形成されたＣＯＦ（Ｃｈｉｐ  Ｏｎ  Ｆｉｌｍ）と熱圧着により接続されて外部の回路基板等と電気的に接続される。
【００４３】
以下、ＴＦＴ基板１における各構成部材について、図４を用いて詳細に説明する。
【００４４】
基板２は、例えば、ガラス基板である。また、薄膜トランジスタＤｒＴｒをフレキシブルディスプレイに用いる場合には、基板２として樹脂基板等のフレキシブル基板を用いてもよい。なお、基板２の表面にアンダーコート層を形成してもよい。
【００４５】
ゲート電極３は、基板２の上方に所定形状で形成される。ゲート電極３としては、例えば、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、金（Ａｕ）、銅（Ｃｕ）等の金属、又は、ＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ：酸化インジウムスズ）等の導電性酸化物が用いられる。また、金属に関しては、例えばモリブデンタングステン（ＭｏＷ）のような合金もゲート電極３として用いることができる。また、膜の密着性を高めるために、酸化物との密着性が良い金属として例えばＴｉ、ＡｌやＡｕ等を用いて、これらの金属を挟んだ積層体をゲート電極３として用いることもできる。
【００４６】
ゲート絶縁膜４は、ゲート電極３と酸化物半導体層５との間に形成される。ゲート絶縁膜４は、ゲート電極３を覆うように基板２上に形成される。ゲート絶縁膜４としては、例えばシリコン酸化膜やハフニウム酸化膜等の酸化物薄膜、窒化シリコン膜等の窒化膜もしくはシリコン酸窒化膜の単層膜、又は、これらの積層膜等が用いられる。
【００４７】
酸化物半導体層５は、基板２の上方に所定形状で形成される。酸化物半導体層５は、薄膜トランジスタＤｒＴｒのチャネル層（半導体層）であり、ゲート電極３と対向するように形成される。例えば、酸化物半導体層５は、ゲート電極３の上方においてゲート絶縁膜４上に島状に形成される。
【００４８】
酸化物半導体層５としては、Ｉｎ−Ｇａ−Ｚｎ−Ｏを含むＩｎＧａＺｎＯＸ（ＩＧＺＯ）等の透明アモルファス酸化物半導体（ＴＡＯＳ：Ｔｒａｎｓｐａｒｅｎｔ  Ａｍｏｒｐｈｏｕｓ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）により構成することが望ましい。Ｉｎ：Ｇａ：Ｚｎの比率は、例えば、約１：１：１とすることができる。また、Ｉｎ：Ｇａ：Ｚｎの比率は、０．８〜１．２：０．８〜１．２：０．８〜１．２の範囲であってもよいが、この範囲に限られない。透明アモルファス酸化物半導体をチャネル層とする薄膜トランジスタは、キャリア移動度が高く、大画面及び高精細の表示装置に適している。また、透明アモルファス酸化物半導体は、低温成膜が可能であるため、プラスチックやフィルム等のフレキシブル基板上に容易に形成することができる。
【００４９】
ＩｎＧａＺｎＯＸのアモルファス酸化物半導体は、例えば、ＩｎＧａＯ3（ＺｎＯ）4組成を有する多結晶焼結体をターゲットとして、スパッタ法やレーザー蒸着法等の気相成膜法により成膜することができる。
【００５０】
絶縁層６（第１絶縁層）は、酸化物半導体層５を覆うようにゲート絶縁膜４上に成膜される。つまり、酸化物半導体層５は絶縁層６によって覆われており、絶縁層６は酸化物半導体層５を保護する保護層（チャネル保護層）として機能する。絶縁層６は、一例として、シリコン酸化膜（ＳｉＯ2）である。絶縁層６の一部は貫通するように開口されており、この開口部分（コンタクトホール）を介して酸化物半導体層５がソース電極７Ｓ及びドレイン電極７Ｄに接続されている。
【００５１】
ソース電極７Ｓ及びドレイン電極７Ｄは、絶縁層６上に所定形状で形成される。具体的には、ソース電極７Ｓ及びドレイン電極７Ｄは、絶縁層６に設けられたコンタクトホールを介して酸化物半導体層５に接続されており、絶縁層６上において基板水平方向に所定の間隔をあけて対向配置されている。
【００５２】
ソース電極７Ｓ及びドレイン電極７Ｄのうち、少なくとも第１配線９に接続された方は、銅（Ｃｕ）を含んでいる。本実施の形態において、ソース電極７Ｓ及びドレイン電極７Ｄは、いずれもＣｕを主成分として含んでいる。より具体的には、ソース電極７Ｓ及びドレイン電極７Ｄは、純ＣｕからなるＣｕ膜（銅膜）である。
【００５３】
このように、ソース電極７Ｓ及びドレイン電極７Ｄに低抵抗材料であるＣｕを含ませることによって、ソース電極７Ｓ及びドレイン電極７Ｄの低抵抗化を図ることができるとともに、第２金属層に形成する配線（ソース電極７Ｓ及びドレイン電極７Ｄと同層の配線）を低抵抗配線とすることができる。
【００５４】
また、図４に示す例では、ドレイン電極７Ｄが延設されることで延設配線７Ｌが形成されている。延設配線７Ｌは、画素部Ｘに形成されたドレイン電極７Ｄを端子部Ｙに引き出すための配線であり、ドレイン電極７Ｄと第１配線９とを接続している。
【００５５】
なお、ソース電極７Ｓ及びドレイン電極７Ｄは、単層膜ではなく、積層膜にしてもよい。例えば、下から順にＣｕ膜及びＣｕＭｎ合金膜（銅マンガン合金膜）が積層された２層膜としてもよいし、下から順にＣｕＭｎ合金膜、Ｃｕ膜及びＣｕＭｎ合金膜が積層された３層膜、又は、下から順にＭｏ膜、Ｃｕ膜及びＣｕＭｎ合金膜が積層された３層膜としてもよい。
【００５６】
ソース電極７Ｓ及びドレイン電極７Ｄの最上層（キャップ層）としてＣｕＭｎ合金膜を用いることによって、Ｃｕ原子が酸化してＣｕ膜が変質することを抑制できる。これにより、Ｃｕ酸化によるソース電極７Ｓ及びドレイン電極７Ｄの高抵抗化を抑制できる。また、ソース電極７Ｓ及びドレイン電極７Ｄの最下層としてＣｕＭｎ膜又はＭｏ膜を用いることによって、Ｃｕ原子の下層への拡散を抑制できるとともに下地層との密着性を向上させることができる。なお、本明細書において、ＣｕＭｎ合金膜とは、銅とマンガンとの合金膜であることを意味している。
【００５７】
絶縁層８（第２絶縁層）は、ソース電極７Ｓ及びドレイン電極７Ｄを覆うように絶縁層６上に形成される。絶縁層８は、ソース電極７Ｓ及びドレイン電極７Ｄを保護する保護層としても機能する。また、絶縁層８は、第２金属層ＭＬ２と第３金属層ＭＬ３との間に形成される層間絶縁膜である。絶縁層８は、例えば、シリコン酸化膜（ＳｉＯ2）又は酸化アルミニウム膜（Ａｌ２Ｏ３）等の酸化膜の単層膜、あるいは、これらの酸化膜の積層膜とすることができる。
【００５８】
また、絶縁層８の一部は貫通するように開口されており、この開口部分（コンタクトホール）を介して、ドレイン電極７Ｄと第１配線９とが接続されるとともに、ソース電極７Ｓと第２配線１０とが接続されている。
【００５９】
第１配線９は、絶縁層８上に所定形状で形成されている。第１配線９は、ソース電極７Ｓ及びドレイン電極７Ｄの少なくとも一方に接続される。本実施の形態において、第１配線９は、絶縁層８に設けられたコンタクトホールを介してドレイン電極７Ｄに接続されている。また、第１配線９は、絶縁層１１に設けられたコンタクトホールを介して端子１２にも接続されている。
【００６０】
第１配線９は、透明導電膜である第１の膜９ａと、銅膜（Ｃｕ膜）である第２の膜９ｂと、銅マンガン合金膜（ＣｕＭｎ合金膜）である第３の膜９ｃとが下から上にこの順序で積層された積層膜である。本実施の形態において、透明導電膜である第１の膜９ａは、酸化インジウムスズ膜（ＩＴＯ膜）である。なお、Ｃｕ膜である第２の膜９ｂの膜厚は、第１の膜９ａ及び第３の膜９ｃの膜厚よりも厚くする方がよい。
【００６１】
また、本実施の形態における第１配線９には、図４及び図５に示すように、スリット部９Ｓが形成されている。図５は、図４に示されるＴＦＴ基板の端子部Ｙにおけるスリット部９Ｓの周辺構造を示す拡大平面図である。
【００６２】
図５に示すように、スリット部９Ｓは、第１配線９の一部がスリット状に切断された部分である。スリット部９Ｓは、第１配線９において、第１の膜９ａ（ＩＴＯ膜）、第２の膜９ｂ（Ｃｕ膜）及び第３の膜９ｃ（ＣｕＭｎ合金膜）の３つの膜のうち、第２の膜９ｂ及び第３の膜９ｃの２つの膜の一部が切断された部分である。つまり、スリット部９Ｓにおいて、第１配線９は、第１の膜９ａ（ＩＴＯ膜）のみが存在する。スリット部９Ｓのスリット幅は、例えば、１０μｍや２０μｍ程度とすることができる。
【００６３】
このように、第１配線９にスリット部９Ｓを設けることによって、ＴＦＴ基板１の割断面から伝搬するＣｕの腐食の進行をスリット部９Ｓで止めることができる。つまり、スリット部９ＳではＣｕ膜である第２の膜９ｂが切断されているので、Ｃｕの腐食がスリット部９Ｓで止まることになる。
【００６４】
なお、図４において、第１配線９は、ドレイン電極９Ｄに接続されたドレイン配線端子であり、スリット部９Ｓは、このドレイン配線端子に接続されているが、スリット部９Ｓは、ゲート配線端子（不図示）及びはソース配線端子（不図示）に形成してもよい。
【００６５】
第２配線１０は、絶縁層８上に所定形状で形成されている。第２配線１０は、絶縁層１１に設けられたコンタクトホールを介して電極１３に接続されている。また、第２配線１０は、絶縁層８に設けられたコンタクトホールを介してドレイン電極７Ｄにも接続されている。
【００６６】
第２配線１０は、第１配線９が形成された層と同じ層（第３金属層ＭＬ３）に形成されており、第１配線９と同じ構造の積層膜である。つまり、第２配線１０は、透明導電膜である第１の膜１０ａと、Ｃｕ膜である第２の膜１０ｂと、ＣｕＭｎ合金膜である第３の膜１０ｃとが下から上にこの順序で積層された積層膜である。なお、第２配線１０でも、透明導電膜である第１の膜１０ａは、ＩＴＯ膜である。
【００６７】
このように、第１配線９及び第２配線１０にＣｕ膜を用いることによって、第１配線９及び第２配線１０を低抵抗配線とすることができる。
【００６８】
また、第１配線９及び第２配線１０の最上層（キャップ層）としてＣｕＭｎ合金膜を用いることによって、Ｃｕ原子が酸化してＣｕ膜が変質することを抑制できる。これにより、Ｃｕ酸化による第１配線９及び第２配線１０の高抵抗化を抑制できる。
【００６９】
また、第１配線９及び第２配線１０の最下層として透明導電膜（ＩＴＯ膜）を用いることによって、第１配線９にスリット部９Ｓを形成したとしても、スリット部９Ｓで断線することなく第１配線９を連続的な配線として機能させることができる。
【００７０】
なお、第１配線９及び第２配線１０において、第１の膜９ａ及び１０ａであるＩＴＯ膜は、例えば５０ｎｍとすることができる。また、第２の膜９ｂ及び１０ｂであるＣｕ膜は、例えば３００ｎｍとすることができる。また、第３の膜９ｃ及び１０ｃであるＣｕＭｎ合金膜は、例えば５０〜６０ｎｍとすることができる。また、第１の膜９ａ及び第２の膜１０ａの透明導電膜としては、ＩＴＯ膜を用いたが、その他の透明導電性酸化物を用いてもよい。
【００７１】
ここで、第３の膜９ｃ及び１０ｃであるＣｕＭｎ合金膜について、Ｍｎ濃度を変化させたときの抵抗率を測定したところ、Ｍｎ濃度が０％及び４％の場合は、加熱温度が２５０℃を越えると抵抗率が急激に上昇するが、Ｍｎ濃度が８％及び１０％の場合は、加熱温度が３００℃以下では抵抗率の変動はみられなかった。一般的に、ＴＦＴ基板の各種配線を形成した後は、その後のプロセス温度の上限により３００℃の耐熱性が要求される。したがって、ＣｕＭｎ合金膜のＭｎ濃度を少なくとも８％以上とすることによって、プロセスの上限温度に耐えうる耐熱性を確保することができる。つまり、第３の膜９ｃ及び１０ｃであるＣｕＭｎ合金膜のＭｎ濃度は、８％以上にすることが好ましい。なお、実用上、ＣｕＭｎ合金膜のＭｎ濃度の上限は１５％である。また、このＣｕＭｎ合金膜のＭｎ濃度については、ソース電極７Ｓ及びドレイン電極７ＤにおけるＣｕＭｎ合金膜の場合も同様である。
【００７２】
絶縁層１１（第３絶縁層）は、第１配線９及び第２配線１０を覆うように絶縁層８上に形成される。絶縁層１１は、第１配線９及び第２配線１０を保護する保護層であるとともに、平坦化するための平坦化層としても機能する。したがって、本実施の形態では、４μｍの絶縁層１１を形成している。
【００７３】
絶縁層１１は、例えば、アクリル系樹脂を用いることができる。具体的には、４５０ｎｍ以下の波長の光を減衰させることが可能な、シルセスシオキセン、アクリル、シロキサンを含む樹脂塗布型の感光性絶縁材料が用いられる。また、絶縁層１１は、この感光性絶縁材料と無機絶縁材料との積層膜としてもよいし、無機絶縁材料の単層膜としてもよい。無機絶縁材料としては、例えば、酸化シリコン、酸化アルミニウム、酸化チタン等が用いられる。また、無機絶縁材料の成膜には、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、スパッタリング法、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等が用いられる。
【００７４】
また、絶縁層１１の一部は貫通するように開口されており、この開口された部分（コンタクトホール）を介して、第１配線９と端子１２とが接続されるとともに、第２配線１０と電極１３とが接続されている。
【００７５】
端子１２は、ＴＦＴ基板１の端子部Ｙにおいて、絶縁層１１上に所定形状で形成されている。端子１２は、ＣＯＦ等の外部部品と接続するための外部接続端子であり、画素部Ｘに形成された配線を、直接的又は間接的に端子部Ｙに引き出すための引き出し電極である。端子１２は、電極１３の材料と同じであって、後述するように、所定のアルミニウム合金（Ａｌ合金）からなるＡｌ合金膜である。
【００７６】
本実施の形態において、端子１２は、絶縁層１１に設けられたコンタクトホールを介して第１配線９に接続されている。これにより、端子１２は、画素部Ｘのドレイン電極７Ｄが延設された配線と第１配線９を介して電気的に接続される。
【００７７】
電極１３は、ＴＦＴ基板１の画素部Ｘにおいて、絶縁層１１上に所定形状で形成されている。電極１３は、端子１２が形成された層と同じ層（第４金属層ＭＬ４）に形成されている。したがって、電極１３の材料は、端子１２の材料と同じである。
【００７８】
電極１３は、アルミニウム合金（Ａｌ合金）からなるＡｌ合金膜である。電極１３及び端子１２のＡｌ合金は、例えば、Ａｌ−Ａｇ合金及びＡｌ−Ｎｉ合金とすることができる。Ａｌ−Ａｇ合金としては、例えば、Ａｇを０．１〜６原子％含有するＡｌ合金を用いることができる。また、Ａｌ−Ｎｉ合金としては、例えば、Ｎｉを０．１〜２原子％含有するＡｌ合金を用いることができる。Ａｌ合金膜は、スパッタ又は真空蒸着によって成膜することができる。電極１３の厚さは、例えば、４００ｎｍである。
【００７９】
また、本実施の形態において、電極１３は、画素電極である。具体的には、電極１３は、図１における有機ＥＬ素子１３０の陽極１３１であり、反射電極である。
【００８０】
［薄膜トランジスタ基板の製造方法］
次に、実施の形態に係るＴＦＴ基板１の製造方法について、図６Ａ〜図６Ｍを用いて説明する。図６Ａ〜図６Ｍは、実施の形態に係る薄膜トランジスタ基板の製造方法における各工程の断面図である。
【００８１】
まず、図６Ａに示すように、基板２を準備して、当該基板２の上方に所定形状のゲート電極３を形成する。例えば、基板２上にゲート金属膜をスパッタによって成膜し、フォトリソグラフィ法及びウェットエッチング法を用いてゲート金属膜を加工することにより、所定形状のゲート電極３を形成する。
【００８２】
なお、ゲート金属膜をパターニングするときに、必要に応じて、ゲート電極３以外の電極や配線等についても第１金属層ＭＬ１の電極や配線として形成してもよい。
【００８３】
次に、図６Ｂに示すように、基板２の上方にゲート絶縁膜４を形成する。例えば、ゲート電極３を覆うようにして酸化シリコンからなるゲート絶縁膜４をプラズマＣＶＤ等によって成膜する。
【００８４】
なお、このときに、ゲート電極３以外の配線や電極等についてもゲート絶縁膜４によって覆われる。
【００８５】
次に、図６Ｃに示すように、基板２の上方に所定形状の酸化物半導体層５を形成する。本実施の形態では、ゲート絶縁膜４上に酸化物半導体層５を形成する。
【００８６】
例えば、ゲート絶縁膜４上にＩｎＧａＺｎＯＸの透明アモルファス酸化物半導体をスパッタリング法等によって成膜し、フォトリソグラフィ法及びエッチング法を用いて透明アモルファス酸化物半導体を加工することにより、ゲート電極３の上方に所定形状の酸化物半導体層５を形成する。
【００８７】
次に、図６Ｄに示すように、酸化物半導体層５を覆うようにしてゲート絶縁膜４上に絶縁層６を形成する。例えば、プラズマＣＶＤによって、シリコン酸化膜からなる絶縁層６を成膜する。
【００８８】
次に、図６Ｅに示すように、絶縁層６の一部をエッチング除去することによって、酸化物半導体層５とソース電極７Ｓ及びドレイン電極７Ｄとをコンタクトさせるためのコンタクトホールを形成する。例えば、酸化物半導体層５の一部が露出するように、フォトリソグラフィ法及びエッチング法を用いて絶縁層６にコンタクトホールＣＨ１及びＣＨ１’を形成する。
【００８９】
次に、図６Ｆに示すように、酸化物半導体層５に接続される電極として所定形状のソース電極７Ｓ及びドレイン電極７Ｄを形成する。
【００９０】
具体的には、まず、絶縁層６のコンタクトホールＣＨ１及びＣＨ１’を埋めるようにして絶縁層６上にＣｕ膜をスパッタ法で成膜し、その後、フォトリソグラフィ法及びエッチング法を用いてＣｕ膜を加工することにより、所定形状のソース電極７Ｓ及びドレイン電極７Ｄを形成する。なお、このときに、延設配線７Ｌも形成する。
【００９１】
なお、Ｃｕをパターニングするときに、必要に応じて、ソース電極７Ｓ、ドレイン電極７Ｄ及び延設配線７Ｌ以外の電極や配線等についても第２金属層ＭＬ２の電極や配線として形成してもよい。
【００９２】
次に、図６Ｇに示すように、ソース電極７Ｓ、ドレイン電極７Ｄ及び延設配線７Ｌを覆うように絶縁層６上に絶縁層８を成膜する。例えば、プラズマＣＶＤによって、３００℃の成膜温度でシリコン酸化膜からなる絶縁層８を成膜する。
【００９３】
なお、このときに、ソース電極７Ｓ、ドレイン電極７Ｄ及び延設配線７Ｌ以外の配線や電極等についても絶縁層８によって覆われる。
【００９４】
次に、図６Ｈに示すように、絶縁層８の一部をエッチング除去することによって、ソース電極７Ｓ又はドレイン電極７Ｄが露出するようにコンタクトホールを形成する。本実施の形態では、ドレイン電極７Ｄ及び延設配線７Ｌの各々の一部が露出するように、フォトリソグラフィ法及びエッチング法を用いて絶縁層８に２つのコンタクトホールＣＨ２及びＣＨ２’を形成している。
【００９５】
なお、このときに、必要に応じて、ソース電極７Ｓ、ドレイン電極７Ｄ及び延設配線７Ｌ以外の配線や電極等を露出するように、絶縁層８にコンタクトホールを形成してもよい。
【００９６】
次に、図６Ｉ〜図６Ｋに示すような手順で、ソース電極７Ｓ及びドレイン電極７Ｄの少なくとも一方に接続された第１配線９を形成する。本実施の形態では、露出させたドレイン電極７Ｄに接続されるように第１配線９を形成する。さらに、本実施の形態では、ドレイン電極７Ｄに接続するようにして第１配線９と分離された第２配線１０も形成している。
【００９７】
この第１配線９及び第２配線１０を形成する工程は、図６Ｉに示すように、透明導電膜である第１の膜Ｆ１を形成する工程と、第１の膜Ｆ１（透明導電膜）の上に銅膜である第２の膜Ｆ２を形成する工程と、第２の膜Ｆ２（Ｃｕ膜）の上にＣｕＭｎ合金膜である第３の膜Ｆ３を形成する工程とを含む。
【００９８】
さらに、第１配線９及び第２配線１０を形成する工程は、第１の膜Ｆ１（透明導電膜）と第２の膜Ｆ２（Ｃｕ膜）と第３の膜Ｆ３（ＣｕＭｎ合金膜）とを形成した後に、図６Ｊに示すように、第３の膜Ｆ３及び第２の膜Ｆ２をエッチングによりパターニングする工程（第１のパターニング工程）と、続いて、図６Ｋに示すように、第１の膜Ｆ１をエッチングによりパターニングする工程（第２のパターニング工程）とを含む。
【００９９】
具体的には、以下のようにして第１配線９及び第２配線１０を形成することができる。
【０１００】
まず、図６Ｉに示すように、絶縁層８のコンタクトホールＣＨ２及びＣＨ２’を埋めるようにして、絶縁層８上に透明導電膜である第１の膜Ｆ１を成膜する。本実施の形態では、第１の膜Ｆ１（透明導電膜）としてＩＴＯ膜をスパッタによって成膜した。次いで、第１の膜Ｆ１（透明導電膜）の上に、Ｃｕ膜である第２の膜Ｆ２をスパッタによって成膜する。次いで、第２の膜Ｆ２（Ｃｕ膜）の上に、ＣｕＭｎ合金膜である第３の膜Ｆ３をスパッタによって成膜する。
【０１０１】
その後、図６Ｊに示すように、フォトリソグラフィ法及びエッチング法を用いて第３の膜Ｆ３及び第２の膜Ｆ２を所定形状に加工する（第１のパターニング工程）。本実施の形態では、エッチャントとして過酸化水素水を用いたウェットエッチングによって、ＣｕＭｎ合金膜である第３の膜Ｆ３とＣｕ膜である第２の膜Ｆ２とをパターニングした。
【０１０２】
次いで、図６Ｋに示すように、フォトリソグラフィ法及びエッチング法を用いて第１の膜Ｆ１を所定形状に加工する（第２のパターニング工程）。本実施の形態では、シュウ酸系のエッチャントを用いたウェットエッチングによって、平面視において第３の膜Ｆ３及び第２の膜Ｆ２と同じ形状となるようにして、ＩＴＯ膜である第１の膜Ｆ１をパターニングした。但し、スリット部９Ｓにおける第１の膜Ｆ１（ＩＴＯ膜）はエッチングせずに残している。
【０１０３】
このように、図６Ｉ〜図６Ｋに示すようにして、第１の膜９ａ、第２の膜９ｂ及び第３の膜９ｃの積層膜からなる所定形状の第１配線９と、第１の膜１０ａ、第２の膜１０ｂ及び第３の膜１０ｃの積層膜からなる所定形状の第２配線１０とを形成することができる。
【０１０４】
なお、本実施の形態では、第１の膜Ｆ１、第２の膜Ｆ２及び第３の膜Ｆ３を積層した後に２回のエッチングを行うことによって、所定形状にパターニングされた第１配線９及び第２配線１０を形成したが、これに限らない。例えば、第１の膜Ｆ１を成膜してエッチングした後に、第２の膜Ｆ２及び第３の膜Ｆ３を成膜してエッチングを行うことによって、所定形状にパターニングされた第１配線９及び第２配線１０を形成してもよい。
【０１０５】
具体的には、まず、絶縁層８の上に第１の膜Ｆ１を成膜して、フォトリソグラフィ法及びウェットエッチング法を用いて第１の膜Ｆ１を所定形状にパターニングする。この場合、エッチャントとしては、シュウ酸系のものを用いることができる。
【０１０６】
次に、所定形状にパターニングされた第１の膜Ｆ１上に、第２の膜Ｆ２及び第３の膜Ｆ３を成膜して、フォトリソグラフィ法及びウェットエッチング法を用いて第２の膜Ｆ２及び第３の膜Ｆ３を所定形状にパターニングする。この場合、エッチャントとしては、過酸化水素系のものを用いることができる。
【０１０７】
これにより、図６Ｋに示すような所定形状の第１配線９及び第２配線１０を形成することができる。
【０１０８】
次に、第１配線９及び第２配線１０を覆うようにして絶縁層８上に絶縁層１１を成膜して、その後、図６Ｌに示すように、第１配線９及び第２配線１０が露出するように絶縁層１１にコンタクトホールＣＨ３及びＣＨ３’を形成する。
【０１０９】
例えば、第１配線９及び第２配線１０を覆うようにしてアクリル系樹脂からなる感光性塗布材料を塗布して、露光及び現像することによって、コンタクトホールＣＨ３及びＣＨ３’が形成された絶縁層１１を形成する。これにより、第１配線９の第３の膜９ｃ及び第２配線１０の第３の膜１０ｃが露出する。
【０１１０】
次に、図６Ｍに示すように、第１配線９に接続される所定形状の端子１２と、第２配線１０に接続される所定形状の電極１３とを形成する。具体的には、まず、絶縁層１１のコンタクトホールＣＨ３及びＣＨ３’を埋めるようにして絶縁層１１上にＡｌ合金膜をスパッタ法で成膜する。続いて、フォトリソグラフィ法及びエッチング法を用いてＡｌ合金膜を加工することにより、所定形状の端子１２及び電極１３を形成する。Ａｌ合金膜のパターニングは、例えば、ＰＡＮ系エッチャントを用いたウェットエッチングによって行うことができる。
【０１１１】
［作用効果等］
以下、実施の形態に係るＴＦＴ基板１の作用効果について、本開示の技術に至った経緯も含めて説明する。
【０１１２】
近年、表示装置の大画面化及び高精細化によってＴＦＴ基板の配線が長く且つ細くなる傾向にある。このため、配線抵抗が高くなり、表示画像の品質が劣化するという課題がある。このことから、配線の低抵抗化が要望されている。
【０１１３】
また、薄膜トランジスタにおけるソース電極及びドレイン電極は、その一部が延設されて配線としても機能することがある。さらに、ソース電極及びドレイン電極と同層に形成される配線は、ソース電極及びドレイン電極と同じ材料で成膜された導電膜をパターニングすることで形成される。このため、ソース電極及びドレイン電極は、ＴＦＴとしての性能だけではなく、配線としての性能も要求される。
【０１１４】
そこで、ソース電極及びドレイン電極の材料として、低抵抗材料である銅（Ｃｕ）を用いることが検討されている。例えば、図７に示す構成のＴＦＴ基板１Ａが検討されている。
【０１１５】
図７は、ソース電極７Ｓ及びドレイン電極７Ｄの材料としてＣｕを用いた薄膜トランジスタＤｒＴｒを有するＴＦＴ基板１Ａを示している。具体的に、ソース電極７Ｓ及びドレイン電極７ＤはＣｕ膜としている。
【０１１６】
また、ＴＦＴ基板１Ａでは、絶縁層（平坦化層）１１の上に電極（陽極）１３と端子１２Ａが形成されており、電極１３及び端子１２Ａの各々は、絶縁層１１に形成されたコンタクトホールを介してドレイン電極７Ｄ及び延設配線７Ｌに接続されている。端子１２Ａは、端子部Ｙに形成されたドレイン端子（引き出し電極）であり、ＩＴＯ膜である。
【０１１７】
しかしながら、図７に示すＴＦＴ基板１Ａでは、以下の問題がある。
【０１１８】
第１に、図７に示すＴＦＴ基板１Ａでは、ゲート電極３が形成された第１金属層ＭＬ１と、ソース電極７Ｓ及びドレイン電極７Ｄが形成された第２金属層ＭＬ２との２層配線構造であるので、配線抵抗が大きくなるという問題がある。さらに、配線の引き回しが２層に限られてくるので、配線のレイアウト設計の自由度が低く、８Ｗ等の多数配線を実現することが難しいという問題もある。
【０１１９】
第２に、図８に示すように、電極１３（Ａｌ合金膜）のエッチング時において、端子部Ｙに不具合が生じるという問題がある。図８は、図７に示すＴＦＴ基板１Ａの端子部Ｙをエッチングしたときの様子を示す平面図である。
【０１２０】
具体的には、ＩＴＯ膜である端子１２Ａにはピンホールが発生しているので、Ａｌ合金膜である電極１３をＰＡＮ系のＡｌエッチャントを用いたウェットエッチングを行ってパターニングすると、図８の（ａ）及び（ｂ）に示すように、ＡｌエッチャントがＩＴＯ膜のピンホールを介して浸入し、端子１２Ａの直下のＣｕ膜である延設配線７Ｌ（ドレイン配線）が溶融するという問題がある。
【０１２１】
第３に、図９Ａに示すように、電極１３（Ａｌ合金膜）とドレイン電極７Ｄ（Ｃｕ膜）とのコンタクト部分には、Ａｌ合金とＣｕとの相互拡散によってコンタクト不良が生じるという問題がある。これは、Ａｌ合金のＡｌ原子がＣｕ膜のＣｕ原子を吸い上げた結果、Ｃｕ膜の膜質が劣化するからであると考えられる。なお、図９Ａは、図７における破線で囲まれる領域Ａの断面ＳＥＭ像である。
【０１２２】
実際に、コンタクト不良の発生個数を調べると、図９Ｂに示すように、焼成前では、１ロット当たり、約４００個のコンタクトウィンドウ欠陥（ＣＷ欠陥）が発生していた。また、２３０℃６５ｍｉｎの焼成後では、１ロット当たり、約８５０個のＣＷ欠陥が発生していた。このように、電極１３とドレイン電極７Ｄとの間にコンタクト不良が生じると、有機ＥＬ表示装置では画素の滅点不良となる。
【０１２３】
本開示の技術は、このような知見に基づいてなされたものであり、図４に示すように、ソース電極７Ｓ及びドレイン電極７Ｄの材料としてＣｕを用いた薄膜トランジスタＤｒＴｒを有するＴＦＴ基板１において、ソース電極７Ｓ及びドレイン電極７Ｄが形成された層よりも上層においてドレイン電極７Ｄに接続された第１配線９を形成し、当該第１配線９が形成された層よりも上層において第１配線９に接続されたＡｌ合金からなる端子１２を形成し、さらに、第１配線９を、透明導電膜（ＩＴＯ膜）である第１の膜９ａとＣｕ膜である第２の膜９ｂとＣｕＭｎ合金膜である第３の膜９ｃとの積層膜にしたものである。
【０１２４】
これにより、ＴＦＴ基板１の配線構造を、ゲート電極３が形成された第１金属層ＭＬ１と、ソース電極７Ｓ及びドレイン電極７Ｄが形成された第２金属層ＭＬ２と、第１配線９（上層配線）が形成された第３金属層ＭＬ３のとの３層配線構造とすることができる。したがって、ＴＦＴ基板１における配線を３層配線化することができるので、配線の低抵抗化を図ることができる。また、配線のレイアウト設計の自由度を大きくすることができる。
【０１２５】
さらに、ＴＦＴ基板１では、端子部Ｙの端子構造を、延設配線７Ｌ、第１配線９及び端子１２（つまり、Ａｌ合金／ＣｕＭｎ／Ｃｕ／ＩＴＯ／Ｃｕ）としている。これにより、透明導電膜９ａ（ＩＴＯ膜）にピンホールが発生していたとしても、電極１３をパターニングするときのエッチャントによって、Ｃｕ膜である延設配線７Ｌ（ドレイン配線）が溶融することを防ぐことができる。つまり、ＩＴＯ膜の上方に形成されるＣｕＭｎ膜がエッチャントの浸入を防ぐバリア膜として機能する。
【０１２６】
さらに、ＴＦＴ基板１では、電極１３（Ａｌ合金膜）とドレイン電極７Ｄ（Ｃｕ膜）又は第２の膜１０ｂ（Ｃｕ膜）との間には、第３の膜１０ｃ（ＣｕＭｎ合金膜）が挿入されている。つまり、Ａｌ合金膜とＣｕ膜との間にＣｕＭｎ膜が挿入されている。これにより、Ａｌ合金とＣｕとが接触することで生じるＡｌ合金とＣｕとの相互拡散を抑制することができるので、図１０Ａに示すように、コンタクト不良の発生を抑制することができる。図１０Ａは、図４における破線で囲まれる領域Ａの断面ＳＥＭ像である。
【０１２７】
実際に、コンタクト不良の発生個数を調べると、図１０Ｂに示すように、焼成前でも焼成後であっても、１ロット当たりのＣＷ欠陥は数十個程度であった。したがって、有機ＥＬ表示装置における滅点不良を軽減することができる。
【０１２８】
なお、本実施の形態では、端子１２（Ａｌ合金膜）と延設配線７Ｌ（Ｃｕ膜）又は第２の膜９ｂ（Ｃｕ膜）との間にも第３の膜９ｃ（ＣｕＭｎ合金膜）が挿入されている。したがって、端子１２についてもコンタクト不良の発生を抑制することができる。
【０１２９】
以上、本実施の形態に係るＴＦＴ基板１によれば、ソース電極７Ｓ及びドレイン電極７Ｄの材料としてＣｕを用いたとしても、所望の性能を有するＴＦＴ基板を実現することができる。
【０１３０】
（変形例等）
以上、薄膜トランジスタ基板、薄膜トランジスタ基板の製造方法及び有機ＥＬ表示装置について、実施の形態に基づいて説明したが、本発明は、上記実施の形態に限定されるものではない。
【０１３１】
例えば、上記実施の形態において、薄膜トランジスタは、ボトムゲート型としたが、トップゲート型としても構わない。
【０１３２】
また、上記実施の形態において、薄膜トランジスタは、チャネルエッチングストッパー型（チャネル保護型）としたが、チャネルエッチング型としても構わない。つまり、上記実施の形態において、絶縁層６は形成しなくてもよい。
【０１３３】
また、上記実施の形態では、薄膜トランジスタ基板を用いた表示装置として有機ＥＬ表示装置について説明したが、上記実施の形態における薄膜トランジスタ基板は、液晶表示装置等、アクティブマトリクス基板が用いられる他の表示装置にも適用することもできる。
【０１３４】
また、以上説明した有機ＥＬ表示装置等の表示装置（表示パネル）については、フラットパネルディスプレイとして利用することができ、テレビジョンセット、パーソナルコンピュータ、携帯電話等、表示パネルを有するあらゆる電子機器に適用することができる。特に、大画面及び高精細の表示装置に適している。
【０１３５】
その他、各実施の形態及び変形例に対して当業者が思いつく各種変形を施して得られる形態や、本発明の趣旨を逸脱しない範囲で各実施の形態及び変形例における構成要素及び機能を任意に組み合わせることで実現される形態も本発明に含まれる。
【産業上の利用可能性】
【０１３６】
ここに開示された技術は、酸化物半導体を用いた薄膜トランジスタ基板及びその製造方法、並びに、薄膜トランジスタ基板を用いた有機ＥＬ表示装置等の表示装置等において広く利用することができる。
【符号の説明】
【０１３７】
１、１Ａ  ＴＦＴ基板
２  基板
３、Ｇ１、Ｇ２  ゲート電極
４  ゲート絶縁膜
５  酸化物半導体層
６、８、１１  絶縁層
７Ｓ、Ｓ１、Ｓ２  ソース電極
７Ｄ、Ｄ１、Ｄ２  ドレイン電極
７Ｌ  延設配線
９  第１配線
９ａ、１０ａ、Ｆ１  第１の膜
９ｂ、１０ｂ、Ｆ２  第２の膜
９ｃ、１０ｃ、Ｆ３  第３の膜
９Ｓ  スリット部
１０  第２配線
１２、１２Ａ  端子
１３  電極
１００  有機ＥＬ表示装置
１１０  画素
１１０Ｒ、１１０Ｇ、１１０Ｂ  サブ画素
１１１  バンク
１２０  画素回路
１３０  有機ＥＬ素子
１３１  陽極
１３２  ＥＬ層
１３３  陰極
１４０  ゲート配線
１５０  ソース配線
１６０  電源配線
ＳｗＴｒ、ＤｒＴｒ  薄膜トランジスタ
Ｃ  キャパシタ
ＭＬ１  第１金属層
ＭＬ２  第２金属層
ＭＬ３  第３金属層
ＣＨ１、ＣＨ１’、ＣＨ２、ＣＨ２’、ＣＨ３、ＣＨ３’  コンタクトホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図６Ｆ】
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【図６Ｇ】
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【図６Ｈ】
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【図６Ｉ】
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【図６Ｊ】
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【図６Ｋ】
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【図６Ｌ】
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【図６Ｍ】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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