(57)【特許請求の範囲】
【請求項１】
第１の主電極（Ｄ）が第１の電位に接続され、第２の主電極（Ｓ）が第２の電位に接続された第１導電型の第１のＭＯＳトランジスタ（ＳＭ）と、
第１の主電極（Ｄ）が前記第１のＭＯＳトランジスタの制御電極（Ｇ）に接続され、第２の主電極（Ｓ）が前記第２の電位に接続された第２導電型の第２のＭＯＳトランジスタ（ＬＭ）と、を備え、
前記第１のＭＯＳトランジスタの前記制御電極と、前記第２のＭＯＳトランジスタの制御電極（Ｇ）とが共通に接続され、
前記第１および第２のＭＯＳトランジスタは、共通のワイドバンドギャップ半導体基板上に形成され、
前記第１のＭＯＳトランジスタは、主電流が前記ワイドバンドギャップ半導体基板の主面に対して垂直方向に流れ、
前記第２のＭＯＳトランジスタは、主電流が前記ワイドバンドギャップ半導体基板の主面に対して水平方向に流れる、半導体装置。
【請求項２】
前記第１導電型はｎチャネル型であり、
前記第２導電型はｐチャネル型であり、
前記第２のＭＯＳトランジスタの負側のしきい値電圧は、
前記第１のＭＯＳトランジスタの負側のしきい値電圧よりも低く設定される、請求項１記載の半導体装置。
【請求項３】
前記ワイドバンドギャップ半導体基板は、
前記第１のＭＯＳトランジスタをユニットセルとして複数有する平面視四角形状のユニットセル領域と、
前記ユニットセル領域を囲む終端接合領域と、を有し、
前記終端接合領域は、
前記ユニットセル領域の直近において前記ユニットセル領域を囲むグランド配線（ＧＬ）を含み、
前記第２のＭＯＳトランジスタの前記第２の主電極は、前記グランド配線に接続される、請求項１記載の半導体装置。
【請求項４】
前記第２のＭＯＳトランジスタの前記第２の主電極は、前記第１のＭＯＳトランジスタの前記第２の主電極を介して前記第２の電位に接続される、請求項１記載の半導体装置。
【請求項５】
前記ワイドバンドギャップ半導体基板は、
前記第１のＭＯＳトランジスタをユニットセルとして複数有する平面視四角形状のユニットセル領域と、
前記ユニットセル領域を囲む終端接合領域と、を有し、
前記ユニットセル領域は、その一部が内側に凹み、その凹み部分に配設されるワイヤボンディングのパッド領域を含み、
前記パッド領域は、前記第１のＭＯＳトランジスタの前記制御電極が電気的に接続され、
前記第２のＭＯＳトランジスタは、前記パッド領域に形成される、請求項１記載の半導体装置。
【請求項６】
前記終端接合領域は、
前記ユニットセル領域の直近において前記ユニットセル領域を囲むグランド配線（ＧＬ）を含み、
前記第２のＭＯＳトランジスタの前記第２の主電極は、前記グランド配線に接続される、請求項５記載の半導体装置。
【請求項７】
第１の主電極（Ｄ）が第１の電位に接続され、第２の主電極（Ｓ）が第２の電位に接続された第１導電型の第１のＭＯＳトランジスタ（ＳＭ）と、
第１の主電極（Ｄ）が前記第１の電位に接続され、第２の主電極（Ｓ）が前記第２の電位に接続された第１導電型の電流検出ＭＯＳトランジスタ（ＣＳＭ）と、
第１の主電極（Ｄ）が前記電流検出ＭＯＳトランジスタの制御電極（Ｇ）に接続され、第２の主電極（Ｓ）が前記第２の電位に接続された第２導電型の第２のＭＯＳトランジスタ（ＬＭ）と、を備え、
前記電流検出ＭＯＳトランジスタの前記制御電極と、前記第２のＭＯＳトランジスタの制御電極（Ｇ）とが共通に接続され、
前記第１、第２のＭＯＳトランジスタおよび前記電流検出ＭＯＳトランジスタは、共通のワイドバンドギャップ半導体基板上に形成され、
前記第１のＭＯＳトランジスタおよび前記電流検出ＭＯＳトランジスタは、主電流が前記ワイドバンドギャップ半導体基板の主面に対して垂直方向に流れ、
前記第２のＭＯＳトランジスタは、主電流が前記ワイドバンドギャップ半導体基板の主面に対して水平方向に流れる、半導体装置。
【請求項８】
前記ワイドバンドギャップ半導体基板は、
前記第１のＭＯＳトランジスタをユニットセルとして複数有する平面視四角形状のユニットセル領域と、
前記ユニットセル領域を囲む終端接合領域と、を有し、
前記ユニットセル領域は、その一部が内側に凹み、その凹み部分に配設されるワイヤボンディングのパッド領域を含み、
前記パッド領域は、前記電流検出ＭＯＳトランジスタの前記第２の主電極が電気的に接続され、
前記第２のＭＯＳトランジスタは、前記パッド領域に形成される、請求項７記載の半導体装置。
【請求項９】
前記第１導電型はｎチャネル型であり、
前記第２導電型はｐチャネル型であり、
前記第２のＭＯＳトランジスタの負側のしきい値電圧は、
前記電流検出ＭＯＳトランジスタの負側のしきい値電圧よりも低く設定される、請求項７記載の半導体装置。
【請求項１０】
前記第２のＭＯＳトランジスタのゲート酸化膜は、
前記第１のＭＯＳトランジスタのフィールド酸化膜と同じ厚さに形成される、請求項１または請求項７記載の半導体装置。
【請求項１１】
前記ワイドバンドギャップ半導体基板は、
ワイドバンドギャップ半導体として、ＳｉＣまたはＧａＮを用いる、請求項１または請求項７記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特にワイドバンドギャップ半導体を使用した半導体装置に関する。
【背景技術】
【０００２】
ワイドバンドギャップ半導体、とりわけ炭化珪素（ＳｉＣ）を使用した金属／酸化物／半導体の接合構造（ＭＯＳ）を有する電界効果型トランジスタ（ＳiＣ−ＭＯＳＦＥＴ）においては、珪素（Ｓｉ）を使用したＭＯＳＦＥＴ（Ｓｉ−ＭＯＳＦＥＴ）より、ドレイン−ソース間の順方向電圧降下（オン電圧）を低減することができるため、Ｓｉ−ＭＯＳＦＥＴに比べてユニットセル数を少なくでき、チップサイズを縮小することができる。例えば、オン抵抗を半分にできれば、ユニットセル数を半分にでき、チップサイズを半分にできる。【０００３】
それに伴い、ＳｉＣ−ＭＯＳＦＥＴではゲートの面積が小さくなるので、ゲート−ソース間の容量成分が小さくなり、ゲート−ソース間の静電破壊耐量（ＥＳＤ）が低下するという問題があった。【０００４】
一般的に、Ｓｉ−ＭＯＳＦＥＴでは、静電破壊対策として、例えば、特許文献１に開示されるように、ユニットセル形成時のソース形成工程（ｎ型拡散層形成工程）とＰ＋拡散工程（ｐ型拡散層形成工程）を用いて、ゲート電極材料であるポリシリコン（Ｐｏｌｙ−Ｓｉ）層上にｐｎ接合層を形成してツェナーダイオード（ポリツェナーダイオード）とし、ゲートとソースとの間に接続されたツェナーダイオードを内蔵した構成を採ることがあった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−２０８７０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
静電破壊対策としてポリツェナーダイオードを内蔵することは、ＳiＣ−ＭＯＳＦＥＴ等のワイドバンドギャップ半導体装置においても有効とは考えられるが、ポリツェナーダイオードは、温度特性上、高温環境下では制御性が低く、高温環境下での使用が期待されるワイドバンドギャップ半導体装置には不向きであると考えられる。【０００７】
本発明は上記のような問題を解決するためになされたものであり、ＳiＣ−ＭＯＳＦＥＴ等のワイドバンドギャップ半導体装置のゲート-ソース間の静電破壊を防止できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る半導体装置の態様は、第１の主電極が第１の電位に接続され、第２の主電極が第２の電位に接続された第１導電型の第１のＭＯＳトランジスタと、第１の主電極が前記第１のＭＯＳトランジスタの制御電極に接続され、第２の主電極が前記第２の電位に接続された第２導電型の第２のＭＯＳトランジスタとを備え、前記第１のＭＯＳトランジスタの前記制御電極と、前記第２のＭＯＳトランジスタの制御電極とが共通に接続され、前記第１および第２のＭＯＳトランジスタは、共通のワイドバンドギャップ半導体基板上に形成され、前記第１のＭＯＳトランジスタは、主電流が前記ワイドバンドギャップ半導体基板の主面に対して垂直方向に流れ、前記第２のＭＯＳトランジスタは、主電流が前記ワイドバンドギャップ半導体基板の主面に対して水平方向に流れる。
【発明の効果】
【０００９】
上記半導体装置によれば、ＳiＣ−ＭＯＳＦＥＴ等のワイドバンドギャップ半導体装置のゲート−ソース間に負の過電圧が印加された場合に、ゲート−ソース間の静電破壊等の過電圧破壊を防ぐことができる。
【図面の簡単な説明】
【００１０】
【図１】本発明に係る実施の形態１のＳｉＣ−ＭＯＳＦＥＴの回路構成を示す図である。
【図２】横型ＭＯＳＦＥＴＬＭの断面構成を示す図である。
【図３】ＳｉＣ−ＭＯＳＦＥＴＳＭの断面構成を示す図である。
【図４】横型ＭＯＳＦＥＴＬＭに与える電位を説明する図である。
【図５】ＳｉＣ−ＭＯＳＦＥＴＳＭのゲート−ソース間に負の過電圧が印加された場合のゲート電流の経路を示す図である。
【図６】ＳｉＣ−ＭＯＳＦＥＴのゲート−ソース間に負の過電圧が印加された場合のゲート電流の流れを示す図である。
【図７】本発明に係る実施の形態２のＳｉＣ−ＭＯＳＦＥＴＳＭの上面構成を模式的に示す平面図である。
【図８】本発明に係る実施の形態２のＳｉＣ−ＭＯＳＦＥＴＳＭの断面構成を示す図である。
【図９】本発明に係る実施の形態３のＳｉＣ−ＭＯＳＦＥＴＳＭの上面構成を模式的に示す平面図である。
【図１０】本発明に係る実施の形態３のＳｉＣ−ＭＯＳＦＥＴＳＭの断面構成を示す図である。
【図１１】本発明に係る実施の形態４のＳｉＣ−ＭＯＳＦＥＴＳＭの上面構成を模式的に示す平面図である。
【図１２】本発明に係る実施の形態４のＳｉＣ−ＭＯＳＦＥＴＳＭの断面構成を示す図である。
【図１３】本発明に係る実施の形態５のＳｉＣ−ＭＯＳＦＥＴの回路構成を示す図である。
【図１４】本発明に係る実施の形態５のＳｉＣ−ＭＯＳＦＥＴＳＭの上面構成を模式的に示す平面図である。
【図１５】本発明に係る実施の形態５のＳｉＣ−ＭＯＳＦＥＴＳＭの断面構成を示す図である。
【発明を実施するための形態】
【００１１】
＜はじめに＞
「ＭＯＳ」という用語は、古くは金属／酸化物／半導体の接合構造に用いられており、Metal-Oxide-Semiconductorの頭文字を採ったものとされている。しかしながら特にＭＯＳ構造を有する電界効果トランジスタ（以下、単に「ＭＯＳトランジスタ」と称す）においては、近年の集積化や製造プロセスの改善などの観点からゲート絶縁膜やゲート電極の材料が改善されている。
【００１２】
例えばＭＯＳトランジスタにおいては、主としてソース・ドレインを自己整合的に形成する観点から、ゲート電極の材料として金属の代わりに多結晶シリコンが採用されてきている。また電気的特性を改善する観点から、ゲート絶縁膜の材料として高誘電率の材料が採用されるが、当該材料は必ずしも酸化物には限定されない。
【００１３】
従って「ＭＯＳ」という用語は必ずしも金属／酸化物／半導体の積層構造のみに限定されて採用されているわけではなく、本明細書でもそのような限定を前提としない。すなわち、技術常識に鑑みて、ここでは「ＭＯＳ」とはその語源に起因した略語としてのみならず、広く導電体／絶縁体／半導体の積層構造をも含む意義を有する。
【００１４】
＜実施の形態１＞
図１は、静電破壊対策のための横型ＭＯＳＦＥＴを内蔵したＳｉＣ−ＭＯＳＦＥＴの回路構成を示す図である。
【００１５】
図１に示すように、ｎチャネル型のＳｉＣ−ＭＯＳＦＥＴＳＭのゲート（Ｇ）−ソース（Ｓ）間にｐチャネル型の横型ＭＯＳＦＥＴＬＭが接続され、ＳｉＣ−ＭＯＳＦＥＴＳＭのゲートと横型ＭＯＳＦＥＴＬＭのゲートとは共通に接続されている。なお、ＳｉＣ−ＭＯＳＦＥＴＳＭと横型ＭＯＳＦＥＴＬＭのソースは接地されている。
【００１６】
ｐチャネル型の横型ＭＯＳＦＥＴＬＭの断面構成を図２に示す。図２に示すように、横型ＭＯＳＦＥＴＬＭは、炭化珪素基板にｎ型不純物を比較的高濃度に導入して得られたｎ＋バッファ層１と、ｎ＋バッファ層１上に形成されたｎ型不純物が比較的低濃度のｎ−層２と、ｎ−層２の上層部に形成されたｐ型不純物を有するｐベース層３とを有している。
【００１７】
そして、ｐベース層３の表面内には、ｎ型不純物を有するｎベース層４が選択的に形成され、ｎベース層４の表面内には、ｐ型不純物を比較的高濃度に有するｐ＋層５が対をなすように選択的に複数形成されている。なお、ｎ＋バッファ層１、ｎ−層２、ｐベース層３、ｎベース層４およびｐ＋層５は炭化珪素基板に含まれるので、これらを基板部ＳＢと総称する。
【００１８】
基板部ＳＢ上にはフィールド酸化膜１１が形成され、フィールド酸化膜１１には、フィールド酸化膜１１を厚さ方向に貫通してｐ＋層５の表面に達するコンタクトホールＣＨ１およびＣＨ２が形成されている。
【００１９】
そして、コンタクトホールＣＨ１の内壁とフィールド酸化膜１１上にはポリシリコン膜１３が形成され、ポリシリコン膜１３上を覆うように層間絶縁膜１４が形成されている。また、層間絶縁膜１４上にはゲート電極１６が形成され、ゲート電極１６は、コンタクトホールＣＨ１に対応する部分で、層間絶縁膜１４を貫通してｐ＋層５の表面に達するコンタクトホールＣＨ１１にも充填されている。なお、コンタクトホールＣＨ１１の底部のｐ＋層５上には、例えばＮｉＳｉ等のシリサイドで構成されるシリサイド膜１０が形成されており、ゲート電極１６はシリサイド膜１０に接続されている。
【００２０】
また、コンタクトホールＣＨ２の底部のｐ＋層５上には、例えばＮｉＳｉ等のシリサイドで構成されるシリサイド膜１０が形成されており、コンタクトホールＣＨ２のコンタクトホールＣＨ１とは反対側の内壁からフィールド酸化膜１１上にかけてはソース電極１５が形成され、ソース電極１５はシリサイド膜１０の端縁部に接続されている。また、基板部ＳＢのｎ＋バッファ層１側の主面には、ドレイン電極１７が設けられている。
【００２１】
図３にはＳｉＣ−ＭＯＳＦＥＴＳＭの断面構成を示す。ＳｉＣ−ＭＯＳＦＥＴＳＭは横型ＭＯＳＦＥＴＬＭと基板部ＳＢを共通としており、ｐベース層３の表面内には、ｎ型不純物を比較的高濃度に有するｎ＋ソース層６が対をなすように選択的に複数形成され、対をなすｎ＋層６間には、ｐ型不純物を比較的高濃度に有するｐ＋層５が形成されている。
【００２２】
そして、基板部ＳＢ上にはゲート酸化膜１２が形成され、ゲート酸化膜１２上にはゲート電極として機能するポリシリコン膜１３が形成されている。なお、ゲート酸化膜１２およびポリシリコン膜１３は、ｎ＋ソース層６の端縁部上から、その外側のｐベース層３の上部およびさらに外側のｎ−層２上にかけて設けられており、ｐ＋層５には設けられていない。なお、ｐ＋層５上およびその周囲のｎ＋ソース層６上には、例えばＮｉＳｉ等のシリサイドで構成されるシリサイド膜１０が形成されている。
【００２３】
そして、ゲート酸化膜１２およびポリシリコン膜１３を覆うように、層間絶縁膜１４が形成され、層間絶縁膜１４で覆われないシリサイド膜１０上および層間絶縁膜１４上にはソース電極１５が形成されている。
【００２４】
次に、図４を用いて、横型ＭＯＳＦＥＴＬＭに与える電位について説明する。図４に示すように、ゲート電極１６に負電位を与えソース電極１５を接地すると、ｎベース層４はフローティングとなるが、ドレイン−ソース間の耐圧がしきい値電圧（ＶＧＳｔｈ）よりも高くなるように構成すれば動作上問題はない。
【００２５】
図５は、図１に示した回路構成において、ＳｉＣ−ＭＯＳＦＥＴＳＭのゲート−ソース間に負の過電圧が印加された場合のゲート電流の経路を示す図である。
【００２６】
図５に示すように、ＳｉＣ−ＭＯＳＦＥＴＳＭのゲート−ソース間に負の過電圧が印加されると、ゲート電流ＧＣは、横型ＭＯＳＦＥＴＬＭのソース−ドレイン間を介して接地に流れる。
【００２７】
図６には、ＳｉＣ−ＭＯＳＦＥＴのゲート−ソース間に負の過電圧が印加された場合のゲート電流ＧＣの流れを断面図において示している。
【００２８】
図６に示されるように、ＳｉＣ−ＭＯＳＦＥＴのゲート−ソース間に負の過電圧が印加されると、内蔵されている横型ＭＯＳＦＥＴＬＭのゲート−ソース間にも同じ電圧が印加され、横型ＭＯＳＦＥＴＬＭの対をなすｐ＋層５間にｐチャネル２１が形成される。この場合、横型ＭＯＳＦＥＴＬＭではフィールド酸化膜１１がゲート酸化膜となってゲート電極１６下にｐチャネル２１が形成される。
【００２９】
このｐチャネル２１の形成により、ＳｉＣ−ＭＯＳＦＥＴＳＭのゲート−ソース間の過電圧によって発生するゲート電流ＧＣは、横型ＭＯＳＦＥＴＬＭのソース−ドレイン間を介して接地に流れ、ＳｉＣ−ＭＯＳＦＥＴＳＭのゲート−ソース間にゲート電流が流れることを抑制して、ゲート−ソース間の負の過電圧に起因する静電破壊を防ぐことができる。
【００３０】
以上説明したように、ｐチャネル型の横型ＭＯＳＦＥＴＬＭを内蔵することで、ＳｉＣ−ＭＯＳＦＥＴＳＭのゲート−ソース間に負の過電圧が印加された場合に、ゲート−ソース間の静電破壊等の過電圧破壊を防ぐことができる。
【００３１】
＜しきい値電圧の設定＞
以上説明した横型ＭＯＳＦＥＴＬＭにおいては、ゲート−ソース間のＶＧＳｔｈを−２５Ｖ以下とすることで、横型ＭＯＳＦＥＴＬＭが、ＳｉＣ−ＭＯＳＦＥＴＳＭの通常の動作に影響を与えることを防ぐことができる。
【００３２】
すなわち、一般的なＳｉＣ−ＭＯＳＦＥＴのゲート−ソース間のマイナス側の最大定格電圧は−５〜−２０Ｖであるので、横型ＭＯＳＦＥＴＬＭのＶＧＳｔｈを−２５Ｖ以下とすることで（すなわち、横型ＭＯＳＦＥＴＬＭの負側のしきい値電圧を、ＳｉＣ−ＭＯＳＦＥＴＳＭの負側のしきい値電圧よりも低く設定することで）、ゲート−ソース間電圧として−５〜−２０Ｖの電圧が印加された場合は、横型ＭＯＳＦＥＴＬＭが動作せず、ＳｉＣ−ＭＯＳＦＥＴＳＭの通常の動作に影響を与えることがない。横型ＭＯＳＦＥＴＬＭは、−２５Ｖ以下の負の過電圧が印加された場合にのみ動作する過電圧保護素子として機能する。
【００３３】
なお、横型ＭＯＳＦＥＴＬＭのＶＧＳｔｈを−２５Ｖ以下とすることで、横型ＭＯＳＦＥＴＬＭの順方向電圧降下（オン電圧）も大きくなり、ゲート過電圧により発生したゲート電流は、横型ＭＯＳＦＥＴＬＭ内で消費することができる。
【００３４】
そのため、横型ＭＯＳＦＥＴとＳｉＣ−ＭＯＳＦＥＴの間に、ゲート電流を消費させるための抵抗素子の付加が不要となる。
【００３５】
＜実施の形態２＞
実施の形態１においては、図６を用いて、ＳｉＣ−ＭＯＳＦＥＴＳＭのゲート−ソース間の過電圧によって発生するゲート電流ＧＣは、横型ＭＯＳＦＥＴＬＭのソース−ドレイン間を介して接地に流れることを説明したが、横型ＭＯＳＦＥＴＬＭのソース電極１５を、ＳｉＣ−ＭＯＳＦＥＴＳＭの終端接合領域のグランド（ＧＮＤ）配線に接続した構成を採ることができる。
【００３６】
図７は、実施の形態２に係るＳｉＣ−ＭＯＳＦＥＴＳＭの上面構成を模式的に示す平面図である。
【００３７】
図７に示すように、ＳｉＣ−ＭＯＳＦＥＴＳＭは、平面視四角形状の外形を有するソースパッドＳＰが設けられ、ソースパッドＳＰの外方を囲むようにゲート配線ＧＬが設けられている。
【００３８】
ソースパッドＳＰの平面視形状は、一辺の中央部が内側に凹んだ四角形をなし、ソースパッドＳＰの内側に凹んだ部分に入り込むように、周囲のゲート配線ＧＬから延在するゲートパッドＧＰが設けられている。ゲートパッドＧＰの周囲にもゲート配線ＧＬが設けられている。
【００３９】
ゲートパッドＧＰは、外部からワイヤボンディングにより接続された配線を介してゲート電圧が印加される部位であり、ここに印加されたゲート電圧は、ゲート配線ＧＬを通じてＳｉＣ−ＭＯＳＦＥＴＳＭの最小単位構造であるユニットセルのゲート電極に印加される。
【００４０】
ソースパッドＳＰは、ユニットセルが複数配置された能動領域上に設けられ、各ユニットセルのソース電極（図示せず）が並列に接続される構成となっている。
【００４１】
そして、ゲート配線ＧＬを囲むように終端接合領域ＧＮＤ配線ＴＧが設けられ、その外側には複数のフィールドリミッティングリングＦＬＲが同心状に設けられている。
【００４２】
このような構成を有するＳｉＣ−ＭＯＳＦＥＴＳＭにおいて、横型ＭＯＳＦＥＴＬＭは、ゲートパッドＧＰの近傍のゲート配線ＧＬと終端接合領域ＧＮＤ配線ＴＧとに跨るように設けられる。
【００４３】
図８は、図７におけるＡ−Ａ’線での断面構成を示す図である。図８においては、ＳｉＣ−ＭＯＳＦＥＴ活性領域、横型ＭＯＳＦＥＴ領域および終端接合領域を示しており、ＳｉＣ−ＭＯＳＦＥＴ活性領域には、図３を用いて説明したＳｉＣ−ＭＯＳＦＥＴと同じ構成が配置され、また、横型ＭＯＳＦＥＴ領域には図２を用いて説明した横型ＭＯＳＦＥＴと同じ構成が配置されており、同一の構成には同じ符号を付し、重複する説明は省略する。
【００４４】
一方、終端接合領域では、ｎ−層２の表面内にフィールドリミッティングリングＦＬＲを構成するｐ型不純物を含んだｐ層３１が間隔を開けて複数配置されている。このｐ層３１の上部はフィールド酸化膜１１で覆われているが、ｐ層３１の１つには、フィールド酸化膜１１を厚み方向に貫通するコンタクトホールＣＨ３を介して終端接合領域ＧＮＤ配線ＴＧが接続されている。そして、終端接合領域ＧＮＤ配線ＴＧは、ソース電極１５に接続されている。また、終端接合領域および横型ＭＯＳＦＥＴ領域上は終端接合領域保護膜２０により覆われている。
【００４５】
このような構成を採ることで、ＳｉＣ−ＭＯＳＦＥＴＳＭのゲート−ソース間の過電圧によって発生するゲート電流は、横型ＭＯＳＦＥＴＬＭのソース−ドレイン間を介して終端接合領域ＧＮＤ配線ＴＧに流れることとなり、ＳｉＣ−ＭＯＳＦＥＴの通常の活性動作（ユニットセル動作）に影響を与えることがない。
【００４６】
＜実施の形態３＞
実施の形態１においては、図６を用いて、ＳｉＣ−ＭＯＳＦＥＴＳＭのゲート−ソース間の過電圧によって発生するゲート電流ＧＣは、横型ＭＯＳＦＥＴＬＭのソース−ドレイン間を介して接地に流れることを説明したが、横型ＭＯＳＦＥＴＬＭのソース電極１５を、ＳｉＣ−ＭＯＳＦＥＴＳＭのソース電極に接続した構成を採ることができる。
【００４７】
図９は、実施の形態３に係るＳｉＣ−ＭＯＳＦＥＴＳＭの上面構成を模式的に示す平面図である。なお、図７に示した平面図と同一の構成には同じ符号を付し、重複する説明は省略する。
【００４８】
図９においては、ソースパッドＳＰの外方を囲むようにゲート配線ＧＬが設けられ、ゲート配線ＧＬを囲むように複数のフィールドリミッティングリングＦＬＲが同心状に設けられている。
【００４９】
このような構成を有するＳｉＣ−ＭＯＳＦＥＴＳＭにおいて、横型ＭＯＳＦＥＴＬＭは、ゲートパッドＧＰの近傍のゲート配線ＧＬに跨るように設けられる。
【００５０】
図１０は、図９におけるＡ−Ａ’線での断面構成を示す図である。図９においては、ＳｉＣ−ＭＯＳＦＥＴ活性領域、横型ＭＯＳＦＥＴ領域および終端接合領域を示しており、ＳｉＣ−ＭＯＳＦＥＴ活性領域には、図３を用いて説明したＳｉＣ−ＭＯＳＦＥＴと同じ構成が配置されており、同一の構成には同じ符号を付し、重複する説明は省略する。
【００５１】
横型ＭＯＳＦＥＴ領域に配置される横型ＭＯＳＦＥＴＬＭでは、フィールド酸化膜１１に、フィールド酸化膜１１を厚さ方向に貫通してｐ＋層５の表面に達するコンタクトホールＣＨ４およびＣＨ５が形成され、ＳｉＣ−ＭＯＳＦＥＴ活性領域側となるコンタクトホールＣＨ４の終端接合領域とは反対側の内壁は、ソース電極１５によって覆われ、ソース電極１５は、コンタクトホールＣＨ４の底部のシリサイド膜１０に接続されている。
【００５２】
また、フィールド酸化膜１１上にはポリシリコン膜１３が形成され、当該ポリシリコン膜１３は、ＳｉＣ−ＭＯＳＦＥＴ活性領域に設けられたゲート酸化膜１２上にまで延在し、フィールド酸化膜１１、ポリシリコン膜１３およびゲート酸化膜１２は層間絶縁膜１４で覆われている。
【００５３】
横型ＭＯＳＦＥＴＬＭのソース電極１５は、当該層間絶縁膜１４上にも形成され、ＳｉＣ−ＭＯＳＦＥＴＳＭのソース電極１５と接続されている。
【００５４】
一方、終端接合領域側となるコンタクトホールＣＨ５のＳｉＣ−ＭＯＳＦＥＴ活性領域とは反対側の内壁は、ポリシリコン膜１３によって覆われ、ポリシリコン膜１３は、コンタクトホールＣＨ５の底部のｐ＋層５に接続されている。
【００５５】
また、ポリシリコン膜１３はフィールド酸化膜１１上にまで延在し、フィールド酸化膜１１上およびコンタクトホールＣＨ５内のポリシリコン膜１３上を覆うようにゲート電極１６が形成されている。
【００５６】
このような構成を採ることで、ＳｉＣ−ＭＯＳＦＥＴＳＭのゲート−ソース間の過電圧によって発生するゲート電流は、ゲート電極１６から横型ＭＯＳＦＥＴＬＭのソース−ドレイン間を介してＳｉＣ−ＭＯＳＦＥＴＳＭのソース電極１５に流れることとなる。
【００５７】
このため、実施の形態２では必要であったＳｉＣ−ＭＯＳＦＥＴの終端接合領域ＧＮＤ配線ＴＧが不要となり、ＳｉＣ−ＭＯＳＦＥＴチップの無効領域の増加を抑えることができる。
【００５８】
これにより、チップ面積を増やすことなく、横型ＭＯＳＦＥＴＬＭを内蔵でき、チップコストの増加を抑えることができる。
【００５９】
＜実施の形態４＞
実施の形態２および３においては、横型ＭＯＳＦＥＴＬＭをゲートパッドＧＰの近傍に設けた構成を示したが、横型ＭＯＳＦＥＴＬＭの形成箇所はこれに限定されるものではなく、例えば、ゲートパッドＧＰの領域内に設けても良い。
【００６０】
図１１は、実施の形態４に係るＳｉＣ−ＭＯＳＦＥＴＳＭの上面構成を模式的に示す平面図である。なお、図７に示した平面図と同一の構成には同じ符号を付し、重複する説明は省略する。
【００６１】
そして、ゲート配線ＧＬを囲むように終端接合領域ＧＮＤ配線ＴＧが設けられ、その外側には複数のフィールドリミッティングリングＦＬＲが同心状に設けられている。
【００６２】
このような構成を有するＳｉＣ−ＭＯＳＦＥＴＳＭにおいて、横型ＭＯＳＦＥＴＬＭは、ゲートパッドＧＰの、終端接合領域ＧＮＤ配線ＴＧの近傍のゲート配線ＧＬと、終端接合領域ＧＮＤ配線ＴＧとに跨るように設けられる。
【００６３】
図１２は、図１１におけるＡ−Ａ’線での断面構成を示す図である。図１２においては、ゲートパッド領域、横型ＭＯＳＦＥＴ領域および終端接合領域を示している。
【００６４】
ゲートパッド領域では、ｎ−層２上がフィールド酸化膜１１で覆われ、フィールド酸化膜１１上はゲート電極１６で覆われた構成となっている。
【００６５】
また、横型ＭＯＳＦＥＴ領域に配置される横型ＭＯＳＦＥＴＬＭでは、フィールド酸化膜１１に、フィールド酸化膜１１を厚さ方向に貫通してｐ＋層５の表面に達するコンタクトホールＣＨ１およびＣＨ２が形成され、ゲートパッド領域側となるコンタクトホールＣＨ１のゲートパッド領域とは反対側の内壁とフィールド酸化膜１１上にはポリシリコン膜１３が形成され、ポリシリコン膜１３上を覆うように層間絶縁膜１４が形成されている。また、層間絶縁膜１４上にはゲート電極１６が形成され、ゲート電極１６は、コンタクトホールＣＨ１の残りの部分にも充填されている。なお、コンタクトホールＣＨ１の底部のｐ＋層５上には、例えばＮｉＳｉ等のシリサイドで構成されるシリサイド膜１０が形成されており、ゲート電極１６はシリサイド膜１０に接続されている。
【００６６】
また、コンタクトホールＣＨ２の底部のｐ＋層５上には、例えばＮｉＳｉ等のシリサイドで構成されるシリサイド膜１０が形成されており、コンタクトホールＣＨ２の終端接合領域側の内壁からフィールド酸化膜１１上にかけてはソース電極１５が形成され、ソース電極１５はシリサイド膜１０の端縁部に接続されている。
【００６７】
一方、終端接合領域では、ｎ−層２の表面内にフィールドリミッティングリングＦＬＲを構成するｐ型不純物を含んだｐ層３１が間隔を開けて複数配置されている。このｐ層３１の上部はフィールド酸化膜１１で覆われているが、ｐ層３１の１つには、フィールド酸化膜１１を厚み方向に貫通するコンタクトホールＣＨ３を介して終端接合領域ＧＮＤ配線ＴＧが接続されている。そして、終端接合領域ＧＮＤ配線ＴＧは、ソース電極１５に接続されている。
【００６８】
このような構成を採ることで、ＳｉＣ−ＭＯＳＦＥＴＳＭのゲート−ソース間の過電圧によって発生するゲート電流ＧＣは、横型ＭＯＳＦＥＴＬＭのソース−ドレイン間を介して終端接合領域ＧＮＤ配線ＴＧに流れることとなり、ＳｉＣ−ＭＯＳＦＥＴの通常の活性動作（ユニットセル動作）に影響を与えることがない。
【００６９】
また、横型ＭＯＳＦＥＴＬＭをゲートパッドＧＰ内に形成することで、ＳｉＣ−ＭＯＳＦＥＴチップの無効領域の増加を抑えることができる。
【００７０】
これにより、チップ面積を増やすことなく、横型ＭＯＳＦＥＴＬＭを内蔵でき、チップコストの増加を抑えることができる。
【００７１】
＜実施の形態５＞
以上説明した実施の形態１〜４においては、横型ＭＯＳＦＥＴＬＭは、図１を用いて説明したように、ＳｉＣ−ＭＯＳＦＥＴＳＭのゲート−ソース間に接続された構成を示したが、電流センス素子が内蔵されたＳｉＣ−ＭＯＳＦＥＴにおいて、電流センス素子となるＭＯＳＦＥＴのゲート−ソース間に、横型ＭＯＳＦＥＴＬＭを接続しても良い。
【００７２】
電流センス素子は、ＩＰＭ（Intelligent Power Module）等に使用されるＩＧＢＴチップやＭＯＳＦＥＴチップ等に内蔵されており、これらのチップに過電流が流れた場合の検知および保護のために設けられる。
【００７３】
一般的には、電流センス素子となるＭＯＳＦＥＴでは、ＩＧＢＴチップやＭＯＳＦＥＴチップの活性領域に流れる電流の１万分の１程度の電流を流すことができる活性領域を有しており、電流センス素子の活性領域面積は狭く、ゲート−ソース間の容量が小さいため、ゲート−ソース間の静電破壊耐量が低い。
【００７４】
そのため、電流センス素子となるＭＯＳＦＥＴのゲート−ソース間に、横型ＭＯＳＦＥＴＬＭを接続することにより、電流センス素子のゲート−ソース間に、負の過電圧が印加された場合の静電破壊等を防ぐことができる。
【００７５】
図１３には、電流センス素子の静電破壊対策のための横型ＭＯＳＦＥＴを内蔵したＳｉＣ−ＭＯＳＦＥＴの回路構成を示す。
【００７６】
図１３に示すように、ｎチャネル型のＳｉＣ−ＭＯＳＦＥＴＳＭと並列に、ｎチャネル型の電流センスＭＯＳＦＥＴＣＳＭが接続され、そのゲート−ソース間にｐチャネル型の横型ＭＯＳＦＥＴＬＭが接続されている。ＳｉＣ−ＭＯＳＦＥＴＳＭ、横型ＭＯＳＦＥＴＬＭおよび電流センスＭＯＳＦＥＴＣＳＭのゲートは共通に接続されている。また、ＳｉＣ−ＭＯＳＦＥＴＳＭ、横型ＭＯＳＦＥＴＬＭおよび電流センスＭＯＳＦＥＴＣＳＭのソースＣＳは接地されている。
【００７７】
図１４は、実施の形態５に係るＳｉＣ−ＭＯＳＦＥＴＳＭの上面構成を模式的に示す平面図である。なお、図７に示した平面図と同一の構成には同じ符号を付し、重複する説明は省略する。
【００７８】
図１４においては、ソースパッドＳＰの外方を囲むようにゲート配線ＧＬが設けられ、ゲート配線ＧＬを囲むように複数のフィールドリミッティングリングＦＬＲが同心状に設けられている。そして、ソースパッドＳＰの１つの角部が内側に凹み、ソースパッドＳＰの内側に凹んだ部分に入り込むように、四角形状の電流センスパッドＣＳＰが設けられ、電流センスパッドＣＳＰはゲート配線ＧＬにより囲まれている。
【００７９】
電流センスパッドＣＳＰは、ワイヤボンディングにより接続された配線を介して外部にセンス電流が導出される部位であり、電流センスＭＯＳＦＥＴＣＳＭに電気的に接続されている。
【００８０】
このような構成を有するＳｉＣ−ＭＯＳＦＥＴＳＭにおいて、横型ＭＯＳＦＥＴＬＭは、電流センスパッドＣＳ内の電流センスＭＯＳＦＥＴＣＳＭに隣接して設けられる。
【００８１】
図１５は、図１４におけるＡ−Ａ’線での断面構成を示す図である。図１５においては、電流センスＭＯＳＦＥＴ領域、横型ＭＯＳＦＥＴ領域および終端接合領域を示している。
【００８２】
電流センスＭＯＳＦＥＴ領域では、図３を用いて説明したＳｉＣ−ＭＯＳＦＥＴと同じ構成が配置されており、また、横型ＭＯＳＦＥＴ領域では、図１０を用いて説明した横型ＭＯＳＦＥＴＬＭと同じ構成が配置されており、また、終端接合領域では図１０を用いて説明した終端接合領域と同じ構成が配置されており、何れも、同一の構成には同じ符号を付し、重複する説明は省略する。
【００８３】
このような構成を採ることで、電流センスＭＯＳＦＥＴＣＳＭのゲート−ソース間の過電圧によって発生するゲート電流は、横型ＭＯＳＦＥＴＬＭのソース−ドレイン間を介して電流センスＭＯＳＦＥＴＣＳＭのソース電極１５に流れることとなり、電流センスＭＯＳＦＥＴＣＳＭのゲート−ソース間にゲート電流が流れることを抑制して、ゲート−ソース間の負の過電圧に起因する静電破壊を防ぐことができる。
【００８４】
また、横型ＭＯＳＦＥＴＬＭを電流センスパッドＣＳＰ内に形成することで、ＳｉＣ−ＭＯＳＦＥＴチップの無効領域の増加を抑えることができる。
【００８５】
これにより、チップ面積を増やすことなく、横型ＭＯＳＦＥＴＬＭを内蔵でき、チップコストの増加を抑えることができる。
【００８６】
＜しきい値電圧の設定＞
以上説明した横型ＭＯＳＦＥＴＬＭにおいては、ゲート−ソース間のＶＧＳｔｈを−２５Ｖ以下とすることで、横型ＭＯＳＦＥＴＬＭが、電流センスＭＯＳＦＥＴＣＳＭの動作に影響を与えることを防ぐことができる。その理由は、ＳｉＣ−ＭＯＳＦＥＴのゲート−ソース間に横型ＭＯＳＦＥＴＬＭを接続する場合と同様である。
【００８７】
＜横型ＭＯＳＦＥＴのゲート酸化膜について＞
横型ＭＯＳＦＥＴＬＭをＳｉＣ−ＭＯＳＦＥＴのゲート−ソース間に接続した構成および電流センスＭＯＳＦＥＴＣＳＭのゲート−ソース間に接続した構成においては、何れもフィールド酸化膜１１をゲート酸化膜として使用するが、このフィールド酸化膜１１は、例えば、図８に示した終端接合領域に形成するフィールド酸化膜１１と同時に同じ工程で形成することになる。
【００８８】
一般的に、ＳｉＣ−ＭＯＳＦＥＴの終端接合領域等で形成するフィールド酸化膜は、活性領域（ユニットセル）で使用するゲート酸化膜より厚い。このため、フィールド酸化膜を横型ＭＯＳＦＥＴＬＭのゲート酸化膜に使用することで、工程を増やすことなく、横型ＭＯＳＦＥＴＬＭのＶＧＳｔｈを、ＳｉＣ−ＭＯＳＦＥＴのＶＧＳｔｈより高くすることができる。
【００８９】
＜変形例＞
以上説明した実施の形態１〜５においては、ＳｉＣ−ＭＯＳＦＥＴおよび電流センスＭＯＳＦＥＴをｎチャネル型とし、横型ＭＯＳＦＥＴをｐチャネル型として説明したが、ＳｉＣ−ＭＯＳＦＥＴおよび電流センスＭＯＳＦＥＴをｐチャネル型とし、横型ＭＯＳＦＥＴをｎチャネル型としても良い。
【００９０】
また、ワイドバンドギャップ半導体としてはＳｉＣに限定されるものではなく、ＧａＮ等の他のワイドバンドギャップ半導体を用いた半導体装置であっても本発明は適用可能であり、同じ効果を得ることができる。
【００９１】
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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