(57)【特許請求の範囲】
【請求項１】
基板を準備する基板準備工程と、
前記基板上に、シリコンを含有する材料の非結晶状態の薄膜を形成する薄膜形成工程と、
前記薄膜に光線を照射して前記薄膜を結晶化する結晶化工程とを含み、
前記結晶化工程は、
前記基板の端部及び前記基板を切断する際に切断線が通る領域の少なくとも一方を含む第１薄膜形成領域の前記薄膜に対して、前記薄膜を第１温度範囲にさせるための第１条件の光線を前記基板に対して相対走査して照射することにより、前記第１薄膜形成領域の前記薄膜を微結晶化して第１結晶性薄膜とする第１結晶化工程と、
前記第１結晶化工程の後に、少なくとも前記第１薄膜形成領域と異なる領域である第２薄膜形成領域の前記薄膜に対して、前記第１温度範囲と異なる第２温度範囲にさせるための第２条件の光線を前記基板に対して相対走査して照射することにより、前記第２薄膜形成領域の前記薄膜を多結晶化して第２結晶性薄膜とする第２結晶化工程とを有する、
薄膜形成方法。
【請求項２】
前記第２結晶化工程では、前記第１薄膜形成領域にも前記第２条件の光線を照射する
請求項１に記載の薄膜形成方法。
【請求項３】
前記第２結晶化工程では、前記第１薄膜形成領域と前記第２薄膜形成領域とに対して、前記第２条件の光線を連続して照射する
請求項２に記載の薄膜形成方法。
【請求項４】
前記第１結晶性薄膜に含まれる結晶粒の平均結晶粒径は、前記第２結晶性薄膜に含まれる結晶粒の平均結晶粒径より小さい
請求項１〜３のいずれか１項に記載の薄膜形成方法。
【請求項５】
前記第１結晶性薄膜に含まれる前記結晶粒の平均粒径は、１０〜４０ｎｍであり、
前記第２結晶性薄膜に含まれる前記結晶粒の平均粒径は、５０ｎｍ〜１μｍである
請求項１〜４のいずれか１項に記載の薄膜形成方法。
【請求項６】
前記薄膜形成方法は、さらに、前記結晶化工程の後に、前記第１薄膜形成領域に切断線が位置するように前記基板を切断する工程を含む
請求項１〜５のいずれか１項に記載の薄膜形成方法。
【請求項７】
前記基板準備工程で準備される前記基板は、前記第１薄膜形成領域が重畳される領域に、マイクロクラック、チッビング、切欠のいずれかを有する
請求項１〜６のいずれか１項に記載の薄膜形成方法。
【請求項８】
前記第１結晶性薄膜は、前記基板の端部のうち、前記第２条件の光線の相対走査方向に交差する側の端部にのみ形成される
請求項１〜７のいずれか１項に記載の薄膜形成方法。
【請求項９】
前記薄膜形成方法は、前記基板上に薄膜トランジスタを形成する方法であり、
前記第２結晶性薄膜は、前記薄膜トランジスタのチャネル領域を含む
請求項１〜８のいずれか１項に記載の薄膜形成方法。
【請求項１０】
前記光線は、連続発振のレーザ光である
請求項１〜９のいずれか１項に記載の薄膜形成方法。
【請求項１１】
前記レーザ光の波長は、４００〜９００ｎｍである
請求項１０に記載の薄膜形成方法。
【請求項１２】
前記レーザ光の波長は、５３２ｎｍである
請求項１１に記載の薄膜形成方法。
【請求項１３】
基板と、
前記基板上に形成された、シリコンを含有する材料の非結晶状態の薄膜と、を備え、
前記薄膜は、前記基板の端を構成する一辺と接する第１薄膜形成領域と、前記第１薄膜形成領域よりも基板の内周側に前記第１薄膜形成領域と接して位置する第２薄膜形成領域とに区分され、
前記第１薄膜形成領域は、前記シリコンを含有する材料を微結晶化したものであり、
前記第２薄膜形成領域は、前記シリコンを含有する材料を多結晶化したものであり、
前記第１薄膜形成領域は、平均粒径が１０〜４０ｎｍの微結晶シリコンを有し、前記第２薄膜形成領域には平均粒径５０ｎｍ〜１μｍの多結晶化シリコンを有する、
薄膜形成基板。
【請求項１４】
前記薄膜形成基板は、前記基板上に形成された薄膜トランジスタを備え、
前記第２薄膜形成領域は、前記薄膜トランジスタのチャネル領域を含む
請求項１３に記載の薄膜形成基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜形成基板に関し、特に、表示装置の画素回路が形成された薄膜形成基板に関するものである。
【背景技術】
【０００２】
近年、液晶ディスプレイに変わる次世代フラットパネルディスプレイの一つとしての有機材料のＥＬ（Ｅｌｅｃｔｒｏ  ｌｕｍｉｎｅｓｃｅｎｃｅ）を利用した有機ＥＬディスプレイが注目されている。【０００３】
有機ＥＬディスプレイは、電圧駆動型の液晶ディスプレイと異なり、電流駆動型のディスプレイデバイスである。このことから、アクティブマトリクス方式の表示装置の駆動回路として優れた特性を有する薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）の開発が急がれている。薄膜トランジスタは、画素を選択するスイッチング素子、或いは画素を駆動する駆動トランジスタ等として用いられる。【０００４】
従来の薄膜トランジスタ及びその製造方法は、例えば、特許文献１及び特許文献２に開示されている。特許文献１、２によれば、薄膜トランジスタは、基板上に薄膜を順次積層することによって形成される。また、薄膜トランジスタのオン特性を向上させるために、チャネル領域となる半導体膜にレーザを照射して、多結晶化することが知られている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−３３２３０３号公報
【特許文献２】特開平５−２１３４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記方法で製造された薄膜トランジスタには、図１１に示されるように、基板の表面から内部に向かって延びるクラックが大量発生する課題がある。このクラックの発生原因の一例を、図１２を用いて説明する。【０００７】
まず、基板９００の表面には、最初からマイクロクラック９１０が存在する。このマイクロクラック９１０は、基板９００に必ず存在するものであり、薄膜トランジスタの性能に影響を与えるものではない。しかしながら、基板９００上に積層された半導体膜にレーザを照射することによって基板９００が高温になり、冷却することによって基板９００に図１２の矢印の方向の引張応力が生じる。そして、この引張応力によって、マイクロクラック９１０が伸展して大きなクラック９２０になると考えられる。【０００８】
この課題は、マイクロクラック９１０が多い基板周辺部において特に顕著である。また、冷却時にクラック９２０が生じなくとも、基板９００に引張応力が残留していることにより、基板９００を切断する際にクラックが大量発生する課題がある。【０００９】
本発明は、上記の課題に鑑みてなされたものであり、基板に生じるクラックの発生を防止した薄膜形成基板及び薄膜形成方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の一形態に係る薄膜形成方法は、基板を準備する基板準備工程と、前記基板上に薄膜を形成する薄膜形成工程と、前記薄膜に光線を照射して前記薄膜を結晶化する結晶化工程とを含む。前記結晶化工程は、前記基板の端部及び前記基板を切断する際に切断線が通る領域の少なくとも一方を含む第１薄膜形成領域の前記薄膜に対して、第１条件の光線を前記基板に対して相対走査して照射することにより、前記第１薄膜形成領域の前記薄膜を結晶化して第１結晶性薄膜とする第１結晶化工程と、前記第１結晶化工程の後に、少なくとも前記第１薄膜形成領域と異なる領域である第２薄膜形成領域の前記薄膜に対して、前記第１条件と異なる第２条件の光線を前記基板に対して相対走査して照射することにより、前記第２薄膜形成領域の前記薄膜を結晶化して第２結晶性薄膜とする第２結晶化工程とを有する。そして、前記薄膜は、前記第２条件の光線の光吸収率が前記第１結晶性薄膜より大きい。
【発明の効果】
【００１１】
本発明によれば、基板に生じるクラックの発生を防止した薄膜形成基板及び薄膜形成方法を得ることができる。
【図面の簡単な説明】
【００１２】
【図１】図１は、実施の形態に係る薄膜半導体装置の構造を示す断面図である。
【図２Ａ】図２Ａは、実施の形態に係る薄膜半導体装置の製造方法における基板準備工程を模式的に示した断面図である。
【図２Ｂ】図２Ｂは、実施の形態に係る薄膜半導体装置の製造方法におけるゲート電極形成工程を模式的に示した断面図である。
【図２Ｃ】図２Ｃは、実施の形態に係る薄膜半導体装置の製造方法におけるゲート絶縁膜形成工程を模式的に示した断面図である。
【図２Ｄ】図２Ｄは、実施の形態に係る薄膜半導体装置の製造方法におけるシリコン薄膜形成工程を模式的に示した断面図である。
【図２Ｅ】図２Ｅは、実施の形態に係る薄膜半導体装置の製造方法における微結晶シリコン層形成工程を模式的に示した断面図である。
【図２Ｆ】図２Ｆは、実施の形態に係る薄膜半導体装置の製造方法における多結晶シリコン層形成工程を模式的に示した断面図である。
【図２Ｇ】図２Ｇは、実施の形態に係る薄膜半導体装置の製造方法におけるチャネル層形成工程を模式的に示した断面図である。
【図２Ｈ】図２Ｈは、実施の形態に係る薄膜半導体装置の製造方法におけるチャネル保護層形成工程を模式的に示した断面図である。
【図２Ｉ】図２Ｉは、実施の形態に係る薄膜半導体装置の製造方法におけるソース電極／ドレイン電極形成工程を模式的に示した断面図である。
【図２Ｊ】図２Ｊは、実施の形態に係る薄膜半導体装置の製造方法における層間絶縁膜形成工程を模式的に示した断面図である。
【図２Ｋ】図２Ｋは、実施の形態に係る薄膜半導体装置の製造方法におけるＥＬ層形成工程を模式的に示した断面図である。
【図２Ｌ】図２Ｌは、実施の形態に係る薄膜半導体装置の製造方法における前面ガラス取り付け工程を模式的に示した断面図である。
【図２Ｍ】図２Ｍは、実施の形態に係る薄膜半導体装置の製造方法における切断工程を模式的に示した断面図である。
【図３Ａ】図３Ａは、第１薄膜形成領域と第２薄膜形成領域との位置関係の一例を示す図である。
【図３Ｂ】図３Ｂは、第１薄膜形成領域と第２薄膜形成領域との位置関係の他の例を示す図である。
【図４Ａ】図４Ａは、ＣＷレーザを用いて第１薄膜形成領域にレーザを照射する例を示す図である。
【図４Ｂ】図４Ｂは、エキシマレーザを用いて第１薄膜形成領域にレーザを照射する例を示す図である。
【図５Ａ】図５Ａは、多結晶シリコン層形成工程におけるレーザ光の照射範囲の一例を示す図である。
【図５Ｂ】図５Ｂは、多結晶シリコン層形成工程におけるレーザ光の照射範囲の他の例を示す図である。
【図６Ａ】図６Ａは、照射条件とシリコン薄膜の結晶状態との関係の一例を示す図である。
【図６Ｂ】図６Ｂは、照射条件とシリコン薄膜の結晶状態との関係の他の例を示す図である。
【図７】図７は、第１条件及び第２条件のレーザ光を照射した後のシリコン薄膜の表面状態を示す図である。
【図８】図８は、図７のラマン半値幅測定領域におけるラマン半値幅の測定結果を示す図である。
【図９】図９は、実施の形態に係る有機ＥＬ表示装置の一部切り欠き斜視図である。
【図１０】図１０は、実施の形態に係る画素回路の回路構成を示す図である。
【図１１】図１１は、クラックが発生した基板の断面の様子を示す図である。
【図１２】図１２は、基板にクラックが発生する理由を説明するための図である。
【発明を実施するための形態】
【００１３】
本発明の一形態に係る薄膜形成方法は、基板を準備する基板準備工程と、前記基板上に薄膜を形成する薄膜形成工程と、前記薄膜に光線を照射して前記薄膜を結晶化する結晶化工程とを含む。前記結晶化工程は、前記基板の端部及び前記基板を切断する際に切断線が通る領域の少なくとも一方を含む第１薄膜形成領域の前記薄膜に対して、第１条件の光線を前記基板に対して相対走査して照射することにより、前記第１薄膜形成領域の前記薄膜を結晶化して第１結晶性薄膜とする第１結晶化工程と、前記第１結晶化工程の後に、少なくとも前記第１薄膜形成領域と異なる領域である第２薄膜形成領域の前記薄膜に対して、前記第１条件と異なる第２条件の光線を前記基板に対して相対走査して照射することにより、前記第２薄膜形成領域の前記薄膜を結晶化して第２結晶性薄膜とする第２結晶化工程とを有する。そして、前記薄膜は、前記第２条件の光線の光吸収率が前記第１結晶性薄膜より大きい。
【００１４】
上記のように、第１薄膜形成領域の薄膜を第２条件の光線の光吸収率の低い第１結晶性薄膜にした後で、第２薄膜形成領域の薄膜を第２結晶性薄膜にすることにより、第１薄膜形成領域の基板にクラックが生じるのを有効に防止することができる。
【００１５】
また、前記第２結晶化工程では、前記第１薄膜形成領域にも前記第２条件の光線を照射してもよい。
【００１６】
さらに、前記第２結晶化工程では、前記第１薄膜形成領域と前記第２薄膜形成領域とに対して、前記第２条件の光線を連続して照射してもよい。
【００１７】
第１結晶化工程において、第１薄膜形成領域の薄膜を第２条件の光線の光吸収率の低い第１結晶性薄膜にしておくことにより、第２結晶化工程において、第１薄膜形成領域に第２条件の光線を照射したとしても、第１薄膜形成領域の温度が極端に上昇するのを防止することができる。
【００１８】
また、前記第１結晶性薄膜に含まれる結晶粒の平均結晶粒径は、前記第２結晶性薄膜に含まれる結晶粒の平均結晶粒径より小さくてもよい。
【００１９】
例えば、前記第１結晶性薄膜に含まれる前記結晶粒の平均粒径は、１０〜４０ｎｍであってもよい。また、前記第２結晶性薄膜に含まれる前記結晶粒の平均粒径は、５０ｎｍ〜１μｍであってもよい。
【００２０】
さらに、前記薄膜形成方法は、前記結晶化工程の後に、前記第１薄膜形成領域に切断線が位置するように前記基板を切断する工程を含んでもよい。
【００２１】
また、前記基板準備工程で準備される前記基板は、前記第１薄膜形成領域が重畳される領域に、マイクロクラック、チッビンク、切欠のいずれかを有してもよい。
【００２２】
また、前記第１結晶性薄膜は、前記基板の端部のうち、前記第２条件の光線の相対走査方向に交差する側の端部にのみ形成してもよい。
【００２３】
走査方向と平行な側の端部は、第２条件の光線の走査開始位置及び走査終了位置を調整することによって、第２条件の光線の照射範囲から容易に除外することができる。
【００２４】
一例として、前記薄膜形成方法は、前記基板上に薄膜トランジスタを形成する方法であってもよい。そして、前記第２結晶性薄膜は、前記薄膜トランジスタのチャネル領域を含んでもよい。
【００２５】
一例として、前記光線は、連続発振のレーザ光であってもよい。
【００２６】
具体的には、前記レーザ光の波長は、４００〜９００ｎｍであってもよい。
【００２７】
さらに具体的には、前記レーザ光の波長は、５３２ｎｍであってもよい。
【００２８】
また、前記薄膜は、シリコンを含有する材料で構成されてもよい。
【００２９】
本発明の一形態に係る薄膜形成基板は、基板と、前記基板上に形成された薄膜とを備える。前記薄膜は、前記基板の端部及び前記基板を切断する際に切断線が通る領域の少なくとも一方を含む形成された第１薄膜形成領域と、前記第１薄膜形成領域と異なる第２薄膜形成領域とに区分される。そして、前記第１薄膜形成領域に形成される結晶粒の平均粒径は、前記第２薄膜形成領域に形成される結晶粒の平均粒径より小さい。
【００３０】
上記構成によれば、結晶粒径の小さい第１薄膜形成領域は、薄膜形成基板に作用する応力を緩和する応力緩和層として機能する。その結果、基板にクラックが生じるのを有効に防止することができる。
【００３１】
一例として、前記薄膜形成基板は、前記基板上に形成された薄膜トランジスタを備えてもよい。そして、前記第２薄膜形成領域は、前記薄膜トランジスタのチャネル領域を含んでもよい。
【００３２】
（実施の形態）
図１を参照して、本発明の実施の形態に係る薄膜形成基板の構成を説明する。図１は、本実施の形態に係る薄膜形成基板の一例である薄膜半導体装置１００の模式的な構成を示す断面図である。
【００３３】
薄膜半導体装置１００は、図１に示されるように、基板１１０と、ゲート電極１２０ａ、１２０ｂ、１２０ｃと、ゲート絶縁膜１３０と、多結晶シリコン層１４１ａ、１４１ｂ、１４１ｃ及び微結晶シリコン層１４２と、チャネル保護層１５０ａ、１５０ｂ、１５０ｃと、ソース電極１６１ａ、１６１ｂ、１６１ｃ及びドレイン電極１６２ａ、１６２ｂ、１６２ｃと、層間絶縁膜１７０と、ＥＬ層１８０と、前面ガラス１９０とを、この順に積層して構成される。
【００３４】
図１に示される薄膜半導体装置１００は、例えば、複数の画素を有する表示パネルである。そして、薄膜半導体装置１００には、画素毎にボトムゲート型の薄膜トランジスタが形成されている。
【００３５】
基板１１０は、例えば、石英ガラス、無アルカリガラス、高耐熱性ガラス等のガラス材料からなるガラス基板である。なお、ガラス基板の中に含まれるナトリウムやリン等の不純物が多結晶シリコン層１４１ａ、１４１ｂ、１４１ｃに侵入することを防止するために、基板１１０上にシリコン窒化膜（ＳｉＮｘ）、酸化シリコン（ＳｉＯｙ）又はシリコン酸窒化膜（ＳｉＯｙＮｘ）等からなるアンダーコート層を形成してもよい。また、アンダーコート層は、レーザアニールなどの高温熱処理プロセスにおいて、基板１１０への熱の影響を緩和させる役割を担うこともある。アンダーコート層の膜厚は、例えば１００ｎｍ〜２０００ｎｍ程度とすることができる。
【００３６】
ゲート電極１２０ａは、基板１１０上に所定形状でパターン形成される。ゲート電極１２０ａを構成する材料としては、例えば、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、チタン（Ｔｉ）、クロム（Ｃｒ）、及びモリブデンタングステン（ＭｏＷ）等を用いることができる。ゲート電極１２０ａの膜厚は、例えば２０〜５００ｎｍ程度とすることができる。ゲート電極１２０ｂ、１２０ｃについても同様である。
【００３７】
ゲート絶縁膜１３０は、ゲート電極１２０ａ、１２０ｂ、１２０ｃを覆うように、基板１１０上の全域に形成される。ゲート絶縁膜１３０を構成する材料としては、例えば、酸化シリコン（ＳｉＯｙ）、窒化シリコン（ＳｉＮｘ）、シリコン酸窒化膜（ＳｉＯｙＮｘ）、酸化アルミニウム（ＡｌＯｚ）又は酸化タンタル（ＴａＯｗ）の単層膜又はこれらの積層膜によって構成することができる。ゲート絶縁膜１３０の膜厚は、例えば５０ｎｍ〜３００ｎｍとすることができる。
【００３８】
なお、本実施の形態では、後述するように多結晶シリコン層１４１ａ、１４１ｂ、１４１ｃを結晶性シリコン薄膜で形成しているので、ゲート絶縁膜１３０に酸化シリコンを用いることが好ましい。酸化シリコンは、多結晶シリコン層１４１ａ、１４１ｂ、１４１ｃとゲート絶縁膜１３０との界面状態を良好にするのに適しており、これによって薄膜半導体装置１００の閾値電圧特性が向上する。
【００３９】
多結晶シリコン層１４１ａは、ゲート絶縁膜１３０上のゲート電極１２０ａに重畳する位置にパターン形成される半導体膜であって、ゲート電極１２０ａの電圧によってキャリアの移動が制御される領域である所定のチャネル領域を有する。なお、多結晶シリコン層１４１ｂ、１４１ｃについても同様である。
【００４０】
微結晶シリコン層１４２は、ゲート絶縁膜１３０上の基板１１０の端部（周縁部）にパターン形成される半導体膜であって、多結晶シリコン層１４１ａ、１４１ｂ、１４１ｃと同じ層に形成される。この微結晶シリコン層１４２は、薄膜半導体装置１００を搬送する際の外力、あるいは薄膜半導体装置が長期期間で使用される際の熱応力等で基板１１０に作用する応力を緩和する応力緩和層として機能する。すなわち、薄膜半導体装置１００に作用する外力、熱応力によって基板１１０にクラックが発生、伸展するのを有効に防止することができる。
【００４１】
微結晶シリコン層１４２は、例えば、非結晶性の非晶質シリコン（アモルファスシリコン）に第１条件の光線を照射し、非結晶シリコンを固層成長させた層である。一方、多結晶シリコン層１４１ａは、例えば、非晶質シリコン（アモルファスシリコン）に第２条件の光線を照射し、非晶質シリコンを溶融範囲を経て結晶化させた層である。第１条件及び第２条件については、後述する。
【００４２】
なお、微結晶シリコン層１４２は、微結晶粒相互の粒界に非晶質シリコン成分を含んでいてもよい。「微結晶シリコン層１４２が微結晶粒相互の粒界に非晶質シリコン成分を含む」とは、例えば、微結晶シリコン層１４２を形成するための前駆体である非晶質シリコンの非晶質成分のうちの一部が、微結晶粒として形成されずに、非晶質成分として微結晶シリコン層１４２内に残留している状態を指す。
【００４３】
このように、微結晶シリコン層１４２は、多結晶シリコン層１４１ａ、１４１ｂ、１４１ｃに比べて低温で形成されるため、微結晶シリコン層１４２に発生する熱応力を多結晶シリコン層１４１ａ、１４１ｂ、１４１ｃに発生する熱応力より小さくすることができる。さらに、微結晶シリコン層１４２が微結晶粒相互の粒界に非晶質シリコン成分を含む場合は、非晶質シリコン成分自体が外力などに対して柔軟に変形しやすい。このことにより、薄膜半導体装置１００に作用する外力、熱応力によって基板１１０にクラックが発生、伸展するのをさらに有効に防止することができる。
【００４４】
なお、多結晶シリコン層１４１ａに含まれる結晶粒の平均結晶粒径は、５０ｎｍ〜１０００ｎｍ程度である。一方、微結晶シリコン層１４２に含まれる結晶粒の平均結晶粒径は、１０ｎｍ〜４０ｎｍである。すなわち、微結晶シリコン層１４２に含まれる結晶粒の平均結晶粒径は、多結晶シリコン層１４１ａに含まれる結晶粒の平均結晶粒径より小さい。
【００４５】
また、多結晶シリコン層１４１ａ及び微結晶シリコン層１４２の膜厚は、例えば、３０ｎｍ〜１００ｎｍ程度とすることができる。なお、多結晶シリコン層１４１ａに含まれるシリコン結晶の主面方位は［１００］であることが好ましい。これにより、結晶性に優れた多結晶シリコン層１４１ａを形成することができる。
【００４６】
チャネル保護層１５０ａは、多結晶シリコン層１４１ａ上に形成され、多結晶シリコン層１４１ａを保護するチャネルエッチングストッパ（ＣＥＳ）層として機能する。すなわち、チャネル保護層１５０ａは、ソース電極１６１ａ及びドレイン電極１６２ａのエッチング処理時において、多結晶シリコン層１４１ａがエッチングされることを防止する機能を有する。チャネル保護層１５０ｂ、１５０ｃも同様である。
【００４７】
チャネル保護層１５０ａを形成する材料には、例えば、シリコン、酸素及びカーボンを含む有機材料を主として含有する有機材料を用いることができる。本実施の形態におけるチャネル保護層１５０ａは、感光性塗布型の有機材料をパターニング及び固化することによって形成することができる。
【００４８】
また、チャネル保護層１５０ａを構成する有機材料には、例えば、有機樹脂材料、界面活性剤、溶媒及び感光剤が含まれる。有機樹脂材料としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジスト又はベンゾシクロブテン等の中の１種又は複数種からなる感光性又は非感光性の有機樹脂材料を用いることができる。界面活性剤としては、シロキサン等のシリコン化合物からなる界面活性剤を用いることができる。溶媒としては、プロピレングリコールモノメチルエーテルアセテート又は１，４−ジオキサン等の有機溶媒を用いることができる。また、感光剤としては、ナフトキノンジアジト等のポジ型感光剤を用いることができる。なお、感光剤には、炭素だけではなく硫黄も含まれている。
【００４９】
チャネル保護層１５０ａを形成する場合、上記の有機材料をスピンコート法等の塗布法を用いて形成することができる。なお、チャネル保護層１５０ａの形成には、塗布法だけではなく、滴吐出法等その他の方法を用いることもできる。例えば、スクリーン印刷やオフセット印刷等の所定のパターンを形成することができる印刷法等を用いることにより、所定形状の有機材料を選択的に形成することもできる。
【００５０】
チャネル保護層１５０ａの膜厚は、例えば、３００ｎｍ〜１０００ｎｍとすることができる。チャネル保護層１５０ａの膜厚の下限は、エッチングによるマージン及びチャネル保護層１５０ａ中の固定電荷の影響を抑制すること等を考慮して決定される。また、チャネル保護層１５０ａの膜厚の上限は、段差の増大に伴うソース電極１６１ａ及びドレイン電極１６２ａの製造プロセスの信頼性の低下を抑制することを考慮して決定される。
【００５１】
ソース電極１６１ａ及びドレイン電極１６２ａは、チャネル保護層１５０ａ上の多結晶シリコン層１４１ａに重畳する位置にパターン形成される。また、ソース電極１６１ａとドレイン電極１６２ａとは、互いに所定の間隔をあけて対向配置される。ソース電極１６１ｂ、１６１ｃ及びドレイン電極１６２ｂ、１６２ｃも同様である。
【００５２】
本実施の形態において、ソース電極１６１ａ及びドレイン電極１６２ａは、導電性材料及びその合金等の単層構造又は多層構造とすることができる。例えば、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、銅（Ｃｕ）、チタン（Ｔｉ）及びクロム（Ｃｒ）等によって構成される。本実施の形態では、ソース電極１６１ａ及びドレイン電極１６２ａは、ＭｏＷ／Ａｌ／ＭｏＷの三層構造によって形成されている。ソース電極１６１ａ及びドレイン電極１６２ａの膜厚は、例えば、１００ｎｍ〜５００ｎｍ程度とすることができる。
【００５３】
なお、多結晶シリコン層１４１ａとチャネル保護層１５０ａとの間に、さらにバックチャネル層（図示省略）を形成してもよい。バックチャネル層は、例えば、意図的に不純物のドーピングを行っていないアモルファスシリコン膜（真性アモルファスシリコン）によって形成されている。このバックチャネル層は、局在準位密度（トラップ密度）が多結晶シリコン層１４１ａより高い。すなわち、バックチャネル層の負キャリアの電荷密度によってチャネル保護層１５０ａの正の固定電荷を相殺して電界遮蔽を行うことができる。これにより、バックチャネルの形成を抑制することができ、オフ時のリーク電流を抑制することができるので、薄膜トランジスタのオフ特性が向上する。
【００５４】
また、チャネル保護層１５０ａとソース電極１６１ａ及びドレイン電極１６２ａとの間に、さらにコンタクト層（図示省略）を形成してもよい。コンタクト層は、不純物を高濃度に含む非晶質半導体膜であり、１×１０１９［ａｔｍ／ｃｍ３］以上の高濃度の不純物を含むｎ＋層である。より具体的には、コンタクト層は、アモルファスシリコンに不純物としてリン（Ｐ）をドーピングしたｎ型半導体膜によって構成することができる。また、コンタクト層の膜厚は、例えば５ｎｍ〜１００ｎｍとすることができる。
【００５５】
さらに、コンタクト層は、下層の低濃度の電界緩和層（ｎ−層）と上層の高濃度のコンタクト層（ｎ＋層）との２層から構成されてもよい。低濃度の電界緩和層には、１×１０１７［ａｔｍ／ｃｍ３］程度のリンがドーピングされている。上記２層は、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）装置において連続的に形成することが可能である。
【００５６】
層間絶縁膜１７０は、ソース電極１６１ａ、１６１ｂ、１６１ｃ、ドレイン電極１６２ａ、１６２ｂ、１６２ｃ、及び微結晶シリコン層１４２を覆うように、基板１１０上の全域に積層される。層間絶縁膜１７０を構成する材料としては、例えば、酸化シリコン（ＳｉＯｙ）、窒化シリコン（ＳｉＮｘ）、シリコン酸窒化膜（ＳｉＯｙＮｘ）、酸化アルミニウム（ＡｌＯｚ）又は酸化タンタル（ＴａＯｗ）の単層膜又はこれらの積層膜によって構成することができる。また、層間絶縁膜１７０は、その上面が平坦になる平坦化膜として機能する。
【００５７】
ＥＬ層１８０は、画素毎に形成される陽極と、画素毎に形成される発光層と、全画素に共通に形成される陰極とで形成される。また、隣接する陽極（発光層）の間には、バンクが形成されている。
【００５８】
陽極は、例えば、モリブデン、アルミニウム、金、銀、銅などの導電性金属若しくはそれらの合金、ＰＥＤＯＴ：ＰＳＳなどの有機導電性材料、酸化亜鉛、又は、鉛添加酸化インジウムのいずれかで形成される反射電極である。一方、陰極は、例えば、ＩＴＯ、ＳｎＯ2、Ｉｎ2Ｏ3、ＺｎＯ又はこれらの組み合わせなどで形成される透明電極である。
【００５９】
発光層は、正孔注入層、正孔輸送層、発光層、電子輸送層、及び電子注入層などの各層を積層して構成される。例えば、正孔注入層として銅フタロシアニンを、正孔輸送層としてα−ＮＰＤ（Ｂｉｓ［Ｎ−（１−Ｎａｐｈｔｈｙｌ）−Ｎ−Ｐｈｅｎｙｌ］ｂｅｎｚｉｄｉｎｅ）を、発光層としてＡｌｑ3（ｔｒｉｓ（８−ｈｙｄｒｏｘｙｑｕｉｎｏｌｉｎｅ）ａｌｕｍｉｎｕｍ）を、電子輸送層としてオキサゾール誘導体を、電子注入層としてＡｌｑ３を用いることができる。
【００６０】
前面ガラス１９０は、ＥＬ層１８０上に積層される透明ガラスである。この前面ガラス１９０は、ＥＬ層１８０を保護するためのものであり、例えば、基板１１０と同一の材料で形成することができる。なお、前面ガラス１９０を構成する材料はガラスに限定されず、透明樹脂等を用いてもよい。
【００６１】
次に、図２Ａ〜図２Ｍを参照して、本発明の実施の形態に係る薄膜半導体装置の製造方法を説明する。図２Ａ〜図２Ｍは、本発明の実施の形態に係る薄膜半導体装置の製造方法における各工程の構成を模式的に示した断面図である。
【００６２】
まず、図２Ａに示されるように、マザー基板１１０Ｍを準備する。このマザー基板１１０Ｍは、例えば、図１の基板１１０の数倍の大きさであって、例えば、薄膜トランジスタを形成した後に、基板１１０の大きさに切断される。より具体的には、マザー基板１１０Ｍは、２２００ｍｍ×２５００ｍｍのＧ８基板であってもよい。なお、マザー基板１１０Ｍには、マイクロクラック、チッビング、切欠等が含まれている。これらは、マザー基板１１０Ｍの製造工程や搬送時に形成されるものであり、薄膜半導体装置１００の性能には直接影響しない程度の傷である。
【００６３】
また、ゲート電極１２０ａ〜１２０ｆを形成する前に、プラズマＣＶＤ等によってマザー基板１１０Ｍ上にシリコン窒化膜、シリコン酸化膜、及びシリコン酸窒化膜などからなるアンダーコート層を形成してもよい。
【００６４】
次に、図２Ｂに示されるように、マザー基板１１０Ｍ上に、所定形状のゲート電極１２０ａ、１２０ｂ、１２０ｃ、１２０ｄ、１２０ｅ、１２０ｆを形成する。例えば、マザー基板１１０Ｍ上にＭｏＷからなるゲート金属膜をスパッタによって成膜し、フォトリソグラフィ法及びウェットエッチング法を用いてゲート金属膜をパターニングすることにより、所定形状のゲート電極１２０ａ〜１２０ｆを形成することができる。ＭｏＷのウェットエッチングは、例えば、リン酸（ＨＰＯ４）、硝酸（ＨＮＯ３）、酢酸（ＣＨ３ＣＯＯＨ）及び水を所定の配合で混合した薬液を用いて行うことができる。
【００６５】
次に、図２Ｃに示されるように、ゲート電極１２０ａ〜１２０ｆを覆うように、マザー基板１１０Ｍ上の全域にゲート絶縁膜１３０Ｍを形成する。例えば、酸化シリコンからなるゲート絶縁膜１３０ＭをプラズマＣＶＤ等によって成膜する。酸化シリコンは、例えば、シランガス（ＳｉＨ４）と亜酸化窒素ガス（Ｎ２Ｏ）とを所定の濃度比で導入することで、成膜することができる。
【００６６】
次に、図２Ｄに示されるように、ゲート絶縁膜１３０Ｍの上面全域に、非晶質のシリコン薄膜１４０Ｍを形成する。例えば、シリコン薄膜１４０Ｍは、アモルファスシリコン（非晶質シリコン）をプラズマＣＶＤ等によって成膜することができる。なお、シリコン薄膜１４０Ｍは、例えば、シランガス（ＳｉＨ４）と水素ガス（Ｈ２）とを所定の濃度比で導入することで、成膜することができる。そして、成膜されたシリコン薄膜１４０Ｍには、５００℃の脱水素アニール処理が施される。
【００６７】
次に、図２Ｅに示されるように、非晶質のシリコン薄膜１４０Ｍの第１薄膜形成領域に第１条件の光線を照射することにより、第１薄膜形成領域のシリコン薄膜１４０Ｍを微結晶シリコン層（第１結晶性薄膜）１４２とする。なお、第１条件とは、シリコン薄膜１４０Ｍの温度を、アモルファスシリコンの融点以下の温度範囲（例えば、６００℃〜１１００℃、以下「ＳＰＣ範囲」と表記する。）に上昇させるための条件である。これにより、アモルファスシリコンが固相成長（Ｓｏｌｌｉｄ  Ｐｈａｓｅ  Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ：ＳＰＣ）して、平均粒径３０ｎｍ程度のＳＰＣシリコン（微結晶シリコン）となる。
【００６８】
図３Ａ〜図４Ｂを参照して、微結晶シリコン層形成工程を詳しく説明する。
【００６９】
まず、図３Ａ及び図３Ｂは、非晶質のシリコン薄膜１４０Ｍの表面上の第１薄膜形成領域（ハッチングの領域）と第２薄膜形成領域（非ハッチングの領域）との位置関係を示す図である。図４Ａ及び図４Ｂは、微結晶シリコン層形成工程におけるレーザ照射方法の具体例を示す図である。
【００７０】
まず、第１薄膜形成領域とは、図３Ａに示されるように、マザー基板１１０Ｍの端部領域（周縁領域）と、後の工程でマザー基板１１０Ｍを切断する際に切断線が通る領域（スクライブ領域）との一方又は両方を指す。なお、第１薄膜形成領域の幅Ｗは、例えば、５ｍｍ〜１０ｍｍ程度である。但し、マザー基板１１０Ｍの周縁領域全体を第１薄膜形成領域に含める必要はない。例えば、マザー基板１１０Ｍの２組の対辺のうちの一方側（図３Ｂの場合は短辺側）のみを、第１薄膜形成領域に含めてもよい。
【００７１】
また、第１薄膜形成領域に対するレーザ光の照射には、例えば、図４Ａに示されるように、ＣＷレーザを用いることができる。ＣＷレーザとは、結晶化対象のシリコン薄膜１４０Ｍに対して連続的にレーザが照射される連続発振型のレーザである。ＣＷレーザは後述する多結晶シリコン層形成工程でも用いられるので、２つの工程でＣＷレーザの発振装置を共用することができる。
【００７２】
図４Ａに示される発振装置は、例えば、ビーム形状が５ｍｍ×３０μｍで、波長が４００ｎｍ〜９００ｎｍ（より好ましくは、５３２ｎｍ）のレーザ光を出力する。そして、例えば、マザー基板１１０Ｍを載置したステージ（図示省略）を第１の方向（例えば、図４Ａの前後方向）に移動させながら、発振装置からのＣＷレーザをシリコン薄膜１４０Ｍに照射する。そして、ステージが移動の向きを変えるタイミング（移動方向が手前方向から奥方向に変わるタイミング、又は移動方向が奥方向から手前方向に変わるタイミング）毎に、発振装置を第１の方向に直交する方向（例えば、図４Ａの左右方向）にＣＷレーザの幅だけ移動させる。この動作を繰り返すことによって、ＣＷレーザをシリコン薄膜１４０Ｍの第１薄膜形成領域のみに選択的に照射することができる。
【００７３】
なお、上述の照射方法は一例であって、例えば、ステージを完全に固定させた状態で発振装置のみを移動させてもよいし、その逆であってもよい。すなわち、発振装置とステージとを相対的に移動させることにより、レーザ光で第１薄膜形成領域を走査すればよい。以降のレーザ光の照射についても同様である。
【００７４】
また、第１薄膜形成領域に対するレーザ光の照射には、ＣＷレーザに代えて、図４Ｂに示されるように、エキシマレーザを用いてもよい。エキシマレーザは、例えば、ビーム形状が７３０ｍｍ×３０μｍである。すなわち、エキシマレーザは、ＣＷレーザよりレーザ幅が大きいので、一度に大きな領域を結晶化することができる。すなわち、図４Ａを用いて説明したステージの前後方向への往復回数を大幅に減らすことが可能となる。
【００７５】
次に、図２Ｆに示されるように、少なくともシリコン薄膜１４０Ｍの第２薄膜形成領域に第２条件の光線を照射することにより、第２薄膜形成領域のシリコン薄膜１４０Ｍを多結晶シリコン層（第２結晶性薄膜）１４１とする。なお、第２条件とは、シリコン薄膜１４０Ｍの温度を、アモルファスシリコンの融点である１４１４℃以上の温度範囲に上昇させるための条件である。これにより、溶融範囲を経て結晶化したシリコンは、溶融して体積が縮小した後に体積膨張を伴って結晶化し、平均粒径が５０ｎｍ以上のｐ−Ｓｉ（多結晶シリコン）となる。
【００７６】
図５Ａ及び図５Ｂを参照して、多結晶シリコン層形成工程を詳しく説明する。図５Ａ及び図５Ｂは、多結晶シリコン層形成工程におけるレーザ光の照射範囲を示す図である。なお、多結晶シリコン層形成工程におけるレーザ光の照射には、例えば、ビーム形状が５ｍｍ×３０μｍで、波長が４００ｎｍ〜９００ｎｍ（より好ましくは、５３２ｎｍ）のＣＷレーザが用いられる。
【００７７】
多結晶シリコン層形成工程におけるレーザ光は、先の工程で微結晶シリコンとなった第１薄膜形成領域と、未だ非晶質のアモルファスシリコンの状態の第２薄膜形成領域との両方に照射される。例えば、図３Ａに示されるように、マザー基板１１０Ｍの端部領域全体を第１薄膜形成領域に含めた場合、ＣＷレーザは、図５Ａの矢印で示されるように、マザー基板１１０Ｍの全域に照射される。
【００７８】
ここで、微結晶シリコンとアモルファスシリコンとでは、上記波長のＣＷレーザの吸収率が大きく異なる。具体的には、微結晶シリコンの吸収率が約９．６％であるのに対して、アモルファスシリコンの吸収率は約４０．１％である。このため、既に微結晶シリコンとなっている第１薄膜形成領域に照射されるレーザ光の大部分はシリコン薄膜１４０Ｍを透過し、第１薄膜形成領域の温度はほとんど上昇しない。一方、アモルファスシリコンの第２薄膜形成領域に照射されるレーザ光はシリコン薄膜１４０Ｍで吸収され、第２薄膜形成領域の温度がアモルファスシリコンの融点以上にまで上昇する。その結果、第２薄膜形成領域のシリコン薄膜１４０Ｍが選択的に多結晶シリコン層１４１となる。
【００７９】
なお、第１薄膜形成領域に相当する位置にマスクを設置することによっても、第２薄膜形成領域のシリコン薄膜１４０Ｍのみを選択的に多結晶化することができる。しかしながら、マスクの設置及び除去には、上述の微結晶シリコン層形成工程よりも遥かに多くの工数が必要となる。また、第１薄膜形成領域に相当する位置でレーザ光の照射を停止することによっても、第２薄膜形成領域のシリコン薄膜１４０Ｍのみを選択的に多結晶化することができる。しかしながら、現在の相対走査のスピードを維持したままレーザ光のＯＮ／ＯＦＦ制御を行うのは、極めて難しい。
【００８０】
そこで本実施の形態に係る製造方法のように、微結晶シリコン層形成工程で第１薄膜形成領域のシリコン薄膜１４０Ｍを予め微結晶シリコンとしておくことにより、比較的簡単なプロセスで第２薄膜形成領域のシリコン薄膜１４０Ｍのみを選択的に多結晶化することができる。
【００８１】
また、図５Ａでは、シリコン薄膜１４０Ｍの全域に第２条件のレーザ光を照射する例を示したが、必ずしもシリコン薄膜１４０Ｍの全域に照射する必要はない。例えば、図３Ｂに示されるように、マザー基板１１０Ｍの２組の対辺のうちの一方側（短辺側）のみを第１薄膜形成領域に含めた場合、図５Ｂに示されるように、第１薄膜形成領域に含められなかった側（長辺側）の端部（図５Ｂの非ハッチング領域）をレーザ光の照射範囲から除外してもよい。この場合、レーザ光を、照射範囲から除外する辺と平行な方向（図５Ｂの例では、左右方向）に走査するのが望ましい。これにより、レーザ光の照射開始位置と照射終了位置とを調整すれば、第１薄膜形成領域に含められなかった側の端部を容易に照射範囲から除外することができる。
【００８２】
ここで、図６Ａ及び図６Ｂを参照して、微結晶シリコン形成工程における第１条件と、多結晶シリコン層形成工程における第２条件とを詳しく説明する。図６Ａは、膜厚５００ｎｍのアンダーコート層と、膜厚６５ｎｍのＳｉＮ及び膜厚８５ｎｍのＳｉＯの積層構造体であるゲート絶縁膜１３０Ｍと、膜厚４５ｎｍのシリコン薄膜１４０Ｍとを積層したマザー基板１１０Ｍに対して、短軸形状がニアガウシアン、長軸形状がフラットトップ、短軸幅が３２μｍ、長軸幅が３０μｍのＣＷレーザを照射した場合において、照射条件とシリコン薄膜１４０Ｍの結晶状態との関係を示す図である。また、図６Ｂに示される照射条件と結晶条件との関係は、ゲート絶縁膜１３０Ｍを膜厚８５ｎｍのＳｉＮ及び膜厚７０ｎｍのＳｉＯとで構成した以外は図６Ａと同じ条件下で実験した結果を示すものである。
【００８３】
まず、第１条件と第２条件とは、シリコン薄膜１４０Ｍに対する単位面積当たりの照射熱量が異なる。そして、単位面積あたりの照射熱量は、図６Ａ及び図６Ｂに示されるように、レーザ光のスキャン速度（ｍｍ／ｓ）と、パワー密度（ｋＷ／ｃｍ２）との組み合わせによって決定される。
【００８４】
そして、第２条件における単位面積当たりの照射熱量は、第１条件における単位面積当たりの照射熱量より大きくなる。すなわち、第１条件と第２条件とでスキャン速度を同一とすれば、第２条件におけるパワー密度を第１条件におけるパワー密度より大きくする必要がある。また、第１条件と第２条件とでパワー密度を同一とすれば、第２条件におけるスキャン速度を第１条件におけるスキャン速度より遅くする必要がある。
【００８５】
但し、図６Ａ及び図６Ｂに示される照射条件は一例であって、これに限定されない。すなわち、多結晶シリコン層形成工程において照射される第２条件のレーザ光が、第１薄膜形成領域のシリコン薄膜１４０Ｍより、第２薄膜形成領域のシリコン薄膜１４０Ｍに多く吸収されるような条件であればどのようなものであってもよい。
【００８６】
次に、図７及び図８を参照して、シリコン薄膜に第１条件及び第２条件のレーザ光を照射した場合の結晶状態を説明する。図７は、第１条件及び第２条件のレーザ光を照射した後のシリコン薄膜の表面状態を示す図である。図８は、図７のラマン半値幅測定領域におけるラマン半値幅の測定結果を示す図である。
【００８７】
まず、非晶質のシリコン薄膜に対して、図７のＳＰＣ領域（第１薄膜形成領域）に対して第１条件のレーザ光を照射する。その後、図７のＳＰＣ領域及びｐ−Ｓｉ領域（第２薄膜形成領域）の両方に第２条件のレーザ光を照射する。その結果、図７に示されるように、ＳＰＣ領域の表面状態とｐ−Ｓｉ領域の表面形状とが明らかに異なることが観察された。すなわち、ＳＰＣ領域とｐ−Ｓｉ領域とで結晶状態が異なることが、図７の表面状態から推測される。
【００８８】
次に、図８を参照すれば、ＳＰＣ領域のラマン半値幅がｐ−Ｓｉ領域よりも広がっていることが分かる。すなわち、ＳＰＣ領域におけるシリコンの平均結晶粒径は、ｐ−Ｓｉ領域におけるシリコンの平均結晶粒径より小さいことが分かる。なお、図８の各プロットは、図７のｘ軸方向の３点で測定したラマン半値幅の平均値である。
【００８９】
このように、予め第１薄膜形成領域のシリコン薄膜に第１条件のレーザ光を照射して微結晶化しておくことにより、後に第２条件のレーザ光を照射したとしても、微結晶から多結晶に結晶状態が変化することがない。これは、微結晶化された第１薄膜形成領域のシリコン薄膜が、第２条件のレーザ光の大部分を吸収していないことを示している。
【００９０】
すなわち、微結晶シリコン層形成工程及び多結晶シリコン層形成工程において、第１薄膜形成領域のシリコン薄膜の温度は、アモルファスシリコンの融点より低いＳＰＣ範囲までしか上昇しない。
【００９１】
すなわち、第１薄膜形成領域においてシリコン薄膜から基板に伝わる熱量は、第２薄膜形成領域における伝熱量より少ない。そのため、冷却時において、第１薄膜形成領域の位置で基板に発生する引張応力を低減することができるので、マイクロクラックの多い第１薄膜形成領域の位置で基板にクラックが発生するのを有効に防止することができる。
【００９２】
その後、シリコン薄膜１４０Ｍに対して水素プラズマ処理を行うことにより、シリコン薄膜１４０Ｍのシリコン原子に対して水素化処理を行う。水素プラズマ処理は、例えばＨ２、Ｈ２／アルゴン（Ａｒ）等の水素ガスを含むガスを原料として高周波（ＲＦ）電力により水素プラズマを発生させて、当該水素プラズマをシリコン薄膜１４０Ｍに照射することにより行われる。この水素プラズマ処理によって、シリコン原子のダングリングボンド（欠陥）が水素終端され、シリコン薄膜１４０Ｍの結晶欠陥密度が低減して結晶性が向上する。
【００９３】
次に、図２Ｇに示されるように、結晶化されたシリコン薄膜１４０Ｍをパターニングすることにより、多結晶シリコン層１４１ａ、１４１ｂ、１４１ｃ、１４１ｄ、１４１ｅ、１４１ｆ及び微結晶シリコン層１４２を形成する。具体的には、ゲート電極１２０ａ〜１２０ｆそれぞれに重畳する位置に多結晶シリコン層１４１ａ〜１４１ｆをパターン形成し、スクライブ領域に微結晶シリコン層１４２をパターン形成する。なお、図２Ｇの例では、端部領域の微結晶シリコン層１４２を除去した例を示したが、これに限定されず、端部領域にも微結晶シリコン層１４２を残してもよい。
【００９４】
次に、図２Ｈに示すように、多結晶シリコン層１４１ａ〜１４１ｆ上に、チャネル保護層１５０ａ、１５０ｂ、１５０ｃ、１５０ｄ、１５０ｅ、１５０ｆを形成する。この場合、まず、所定の塗布方式によってチャネル保護層１５０ａ〜１５０ｆを形成するための所定の有機材料を塗布し、スピンコートやスリットコートを行うことによって、多結晶シリコン層１４１ａ〜１４１ｆ及び微結晶シリコン層１４２を覆うように、マザー基板１１０Ｍ上の全域に絶縁膜を成膜する。有機材料の膜厚は、有機材料の粘度やコーティング条件（回転数、ブレードの速度など）で制御することができる。なお、絶縁膜の材料としては、シリコン、酸素及びカーボンを含む感光性塗布型の有機材料を用いることができる。
【００９５】
その後、絶縁膜に対して約１１０℃の温度で約６０秒間のプリベークを行って絶縁膜を仮焼成する。これにより、絶縁膜に含まれる溶剤が気化する。その後、フォトマスクを用いた露光と現像とを行うことによって絶縁膜をパターニングし、所定形状のチャネル保護層１５０ａ〜１５０ｆを形成する。その後、パターン形成されたチャネル保護層１５０ａ〜１５０ｆに対して２８０℃〜３００℃の温度で約１時間のポストベークを行って、チャネル保護層１５０ａ〜１５０ｆを本焼成して固化する。これにより、チャネル保護層１５０ａ〜１５０ｆ中の有機成分の一部が気化及び分解して膜質が改善されたチャネル保護層１５０ａ〜１５０ｆを形成することができる。
【００９６】
次に、図２Ｉに示すように、チャネル保護層１５０ａ〜１５０ｆ上に、ソース電極１６１ａ、１６１ｂ、１６１ｃ、１６１ｄ、１６１ｅ、１６１ｆ及びドレイン電極１６２ａ、１６２ｂ、１６２ｃ、１６２ｄ、１６２ｅ、１６２ｆをパターン形成する。この場合、まず、ソース電極１６１ａ〜１６１ｆ及びドレイン電極１６２ａ〜１６２ｆとなる材料で構成されたソースドレイン金属膜を、例えばスパッタによって成膜する。その後、ソースドレイン金属膜上に所定形状にパターニングされたレジストを形成し、ウェットエッチングを施すことによってソースドレイン金属膜をパターニングする。このとき、チャネル保護層１５０ａ〜１５０ｆがエッチングストッパとして多結晶シリコン層１４１ａ〜１４１ｆを保護する。その後、レジストを除去することにより、所定形状のソース電極１６１ａ〜１６１ｆ及びドレイン電極１６２ａ〜１６２ｆを形成することができる。
【００９７】
次に、図２Ｊに示されるように、ソース電極１６１ａ〜１６１ｆ、ドレイン電極１６２ａ〜１６２ｆ、及び微結晶シリコン層１４２を覆うように、マザー基板１１０Ｍ上の全域に層間絶縁膜１７０Ｍを形成する。具体的には、例えば、プラズマＣＶＤ法により、マザー基板１１０Ｍの全域にわたって、窒化シリコンからなる層間絶縁膜１７０Ｍを堆積する。
【００９８】
次に、図２Ｋに示されるように、層間絶縁膜１７０Ｍ上に、ＥＬ層１８０を形成する。具体的には、まず、層間絶縁膜１７０Ｍ上に、陽極と発光層とを画素毎に形成し、その上に全画素共通の陰極を形成する。また、発光層は、正孔注入層、正孔輸送層、有機発光層、及び電子輸送層の積層構造体として形成される。
【００９９】
次に、図２Ｌに示されるように、ＥＬ層１８０上に、前面ガラス１９０を積層する。前面ガラス１９０は、ＥＬ層１８０から出力される光を透過させる透明ガラスであり、透明樹脂等でＥＬ層１８０に接着される。
【０１００】
そして最後に、図２Ｍに示されるように、各種薄膜が積層されたマザー基板１１０Ｍを所定の大きさの基板１１０Ａ、１１０Ｂに切断する。具体的には、図２Ｌに示される端部領域（周縁領域）を切り落とすと共に、微結晶シリコン層１４２上に切断線が位置するようにマザー基板１１０Ｍをスクライブ領域で切断することによって、図２Ｍに示される薄膜半導体装置１００Ａ、１００Ｂを得ることができる。なお、図２Ｍに示される切断線の幅ｗは１〜２ｍｍ程度であるので、マザー基板１１０Ｍをスクライブ領域の微結晶シリコン層１４２上で切断したとしても、薄膜半導体装置１００Ａ、１００Ｂの端部には、微結晶シリコン層１４２が残留する。
【０１０１】
なお、マザー基板１１０Ｍの切断方法は特に限定されないが、例えば、ダイヤモンドカッター等で切断してもよい。または前面ガラス１９０の表面に切欠溝を形成し、その切欠溝に沿って折曲力を加えることによって分断してもよい。
【０１０２】
また、本実施の形態においては、前面ガラス１９０を取り付けた後に切断する方法を説明したが、切断工程のタイミングは、微結晶シリコン層形成工程及び多結晶シリコン層形成工程の後であれば、これに限定されない。例えば、層間絶縁膜１７０Ｍを形成した後に切断し、その後の工程（ＥＬ層形成工程、前面ガラス取付工程等）は、個々の薄膜半導体装置に対して別々に行なってもよい。これにより、切断時に基板１１０にクラックが生じて薄膜半導体装置１００Ａ、１００Ｂを廃棄せざるを得なくなったとしても、切断工程以降の工程が無駄になるのを防ぐことができる。
【０１０３】
しかしながら、本実施の形態においては、クラックの生じやすい基板１１０のスクライブ領域である第１薄膜形成領域のシリコン薄膜１４０Ｍを微結晶化したことにより、切断時に基板１１０にクラックが発生するのを有効に防止している。そのため、上記のように前面ガラス１９０を取り付けた後に切断する場合でも工程の無駄を心配する必要がない。
【０１０４】
なお、微結晶シリコン層１４２は、チャネル層形成工程において完全に除去してもよい。しかしながら、微結晶シリコン層１４２は、前述したように薄膜半導体装置１００Ａ、１００Ｂに作用する外力、熱応力によって基板１１０にクラックが発生するのを防止する応力緩和層として機能するので、敢えて残すのが望ましい。また図２Ｍの例では、切断線が通る領域の微結晶シリコン層１４２を残し、端部領域の微結晶シリコン層１４２を完全に除去した例を示したが、これに限ることなく、図１に示されるように、両側に微結晶シリコン層１４２を残すようにしてもよい。
【０１０５】
次に、上記の実施の形態に係る薄膜半導体装置１００を表示装置に適用した例について、図９を用いて説明する。なお、本実施の形態では、有機ＥＬ表示装置への適用例について説明する。図９は、本発明の実施の形態に係る有機ＥＬ表示装置の一部切り欠き斜視図である。
【０１０６】
図９に示すように、有機ＥＬ表示装置１０は、アクティブマトリクス基板（ＴＦＴアレイ基板）１１と、アクティブマトリクス基板１１においてマトリクス状に複数配置された画素１２と、画素１２に接続され、アクティブマトリクス基板１１上にアレイ状に複数配置された画素回路１３と、画素１２と画素回路１３の上に順次積層された陽極１４、有機ＥＬ層１５及び陰極１６（透明電極）と、各画素回路１３と制御回路（不図示）とを接続する複数本のソース線１７及びゲート線１８とを備える。有機ＥＬ層１５は、電子輸送層、発光層、正孔輸送層等の各層が積層されて構成されている。
【０１０７】
なお、図１の薄膜半導体装置１００に形成された複数の薄膜トランジスタは、図９の画素回路１３それぞれに形成されるスイッチングトランジスタ又は駆動トランジスタに相当する。また、図１のＥＬ層１８０は、図９の陽極、有機ＥＬ層１５、及び陰極１６に相当する。
【０１０８】
次に、上記有機ＥＬ表示装置１０における画素１２の回路構成について、図１０を用いて説明する。図１０は、本発明の実施の形態に係る薄膜半導体装置１００を用いた画素の回路構成を示す図である。
【０１０９】
図１０に示すように、画素１２は、駆動トランジスタ２１と、スイッチングトランジスタ２２と、有機ＥＬ素子２３と、コンデンサ２４とを備える。駆動トランジスタ２１は、有機ＥＬ素子２３を駆動するトランジスタであり、また、スイッチングトランジスタ２２は、画素１２を選択するためのトランジスタである。
【０１１０】
スイッチングトランジスタ２２のソース電極２２Ｓは、ソース線１７に接続され、ゲート電極２２Ｇは、ゲート線１８に接続され、ドレイン電極２２Ｄは、コンデンサ２４及び駆動トランジスタ２１のゲート電極２１Ｇに接続されている。また、駆動トランジスタ２１のドレイン電極２１Ｄは、電源線２５に接続され、ソース電極２１Ｓは有機ＥＬ素子２３のアノードに接続されている。
【０１１１】
この構成において、ゲート線１８にゲート信号が入力され、スイッチングトランジスタ２２をオン状態にすると、ソース線１７を介して供給された信号電圧がコンデンサ２４に書き込まれる。そして、コンデンサ２４に書き込まれた保持電圧は、１フレーム期間を通じて保持される。この保持電圧により、駆動トランジスタ２１のコンダクタンスがアナログ的に変化し、発光階調に対応した駆動電流が、有機ＥＬ素子２３のアノードからカソードへと流れる。これにより、有機ＥＬ素子２３が発光し、所定の画像を表示することができる。
【０１１２】
なお、本実施の形態では、有機ＥＬ素子を用いた有機ＥＬ表示装置について説明したが、液晶表示装置等、アクティブマトリクス基板が用いられる他の表示装置にも適用することができる。また、このように構成される表示装置については、フラットパネルディスプレイとして利用することができ、テレビジョンセット、パーソナルコンピュータ、携帯電話などのあらゆる表示パネルを有する電子機器に適用することができる。
【０１１３】
以上、図面を参照してこの発明の実施形態を説明したが、この発明は、図示した実施形態のものに限定されない。図示した実施形態に対して、この発明と同一の範囲内において、あるいは均等の範囲内において、種々の修正や変形を加えることが可能である。
【産業上の利用可能性】
【０１１４】
本発明は、表示装置に画素回路等に用いられる薄膜半導体装置に有利に利用される。
【符号の説明】
【０１１５】
１０  有機ＥＬ表示装置
１１  アクティブマトリクス基板
１２  画素
１３  画素回路
１４  陽極
１５  有機ＥＬ層
１６  陰極
１７  ソース線
１８  ゲート線
２１  駆動トランジスタ
２２  スイッチングトランジスタ
２１Ｇ，２２Ｇ，１２０ａ，１２０ｂ，１２０ｃ，１２０ｄ，１２０ｅ，１２０ｆ  ゲート電極
２１Ｓ，２２Ｓ，１６１ａ，１６１ｂ，１６１ｃ，１６１ｄ，１６１ｅ，１６１ｆ  ソース電極
２１Ｄ，２２Ｄ，１６２ａ，１６２ｂ，１６２ｃ，１６２ｄ，１６２ｅ，１６２ｆ  ドレイン電極
２３  有機ＥＬ素子
２４  コンデンサ
１００，１００Ａ，１００Ｂ  薄膜半導体装置
１１０，１１０Ａ，１１０Ｂ，９００  基板
１３０，１３０Ａ，１３０Ｂ，１３０Ｍ  ゲート絶縁膜
１４０Ｍ  シリコン薄膜
１４１，１４１ａ，１４１ｂ，１４１ｃ，１４１ｄ，１４１ｅ，１４１ｆ  多結晶シリコン層
１４２  微結晶シリコン層
１５０ａ，１５０ｂ，１５０ｃ，１５０ｄ，１５０ｅ，１５０ｆ  チャネル保護層
１７０，１７０Ａ，１７０Ｂ，１７０Ｍ  層間絶縁膜
１８０，１８０Ａ，１８０Ｂ，１８０Ｍ  ＥＬ層
１９０，１９０Ａ，１９０Ｂ，１９０Ｍ  前面ガラス
９１０  マイクロクラック
９２０  クラック
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
0006040438.tif 000006
【図２Ｅ】
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【図２Ｆ】
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【図２Ｇ】
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【図２Ｈ】
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【図２Ｉ】
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【図２Ｊ】
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【図２Ｋ】
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【図２Ｌ】
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【図２Ｍ】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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