(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板上の薄膜半導体層と、
前記半導体層に結合され、入力信号を受信可能なドレインと、
前記半導体層に結合され、出力信号を供給可能なソースと、
前記ドレインと前記ソースとの間の前記半導体層の第１の部分に隣接し、第１の制御信号を受信可能であり、前記第１の制御信号に応答して前記第１の部分を通る電荷キャリアのフローを制御することが可能な第１のゲート電極と、
前記ドレインと前記ソースとの間の前記半導体層の第２の部分に隣接し、第２の制御信号を受信可能であり、前記第２の制御信号に応答して前記第２の部分を通る電荷キャリアのフローを制御することが可能な第２のゲート電極であって、
前記第２のゲート電極が前記半導体層に沿って前記第１のゲート電極と第３のゲート電極との間にあり、前記第１のゲート電極と前記第２のゲート電極がある程度重複し、前記第２のゲート電極と前記第３のゲート電極がある程度重複する第２のゲート電極と、
前記ドレインと前記ソースとの間の前記半導体層の第３の部分に隣接し、第３の制御信号を受信可能であり、前記第３の制御信号に応答して前記第３の部分を通る電荷キャリアのフローを制御することが可能な第３のゲート電極と、
前記半導体層から前記第１のゲート電極を絶縁し、前記半導体層から前記第２のゲート電極を絶縁し、前記半導体層から前記第３のゲート電極を絶縁し、前記第１のゲート電極、前記第２のゲート電極、および前記第３のゲート電極を互いに絶縁する、１つまたは複数の誘電体層と、を備えるデバイスであって、
前記半導体層の前記第１の部分が前記第１の制御信号に応答して非導電性であり、前記半導体層の前記第２の部分が前記第２の制御信号に応答して導電性であり、前記半導体層の前記第３の部分が前記第３の制御信号に応答して非導電性である間に、前記第１のゲート電極、前記第２のゲート電極、および前記第３のゲート電極が、前記半導体層の前記第２の部分内に電荷キャリアを蓄積することが可能である、デバイス。
【請求項２】
第１の動作モードにおいて：
前記半導体層の前記第３の部分は前記第３の制御信号に応答して非導電性であり、
前記半導体層の前記第１の部分は前記第１の制御信号に応答して導電性であり、
前記半導体層の前記第２の部分は前記第２の制御信号に応答して導電性であり、
前記ドレインは前記入力信号を受信し、前記第１の部分が導電性であり、前記第２の部分が導電性であり、前記第３の部分が非導電性である間に、電荷を前記半導体層の前記第１の部分に転送し、
電荷が前記第１の部分に転送された後に、前記半導体層の前記第１の部分は前記第１の制御信号に応答して非導電性にされ、
前記第１の部分が非導電性の間に、前記第１の部分に転送された前記電荷は、前記第２の制御信号に応答して前記第２の部分に蓄積される、請求項１に記載のデバイス。
【請求項３】
第２の動作モードにおいて：
前記半導体層の前記第３の部分は前記第３の制御信号に応答して導電性であり、
前記第３の部分が導電性である間に、前記半導体層の前記第２の部分は前記第２の制御信号に応答して非導電性にされ、
前記第３の部分が導電性であり、前記第２の部分が非導電性である間に、前記第２の部分に蓄積された電荷は前記第３の部分を通って前記ソースに転送され、前記ソースは前記転送された電荷に基づいて前記出力信号を出力する、請求項１に記載のデバイス。
【請求項４】
第１の動作モードにおいて、前記半導体層の前記第２の部分に電荷を蓄積するのを容易にするために、前記第２のゲート電極が前記第２の制御信号に応答して高静電容量状態である、請求項１に記載のデバイス。
【請求項５】
第２の動作モードにおいて、前記半導体層の前記第２の部分から前記半導体層の前記第３の部分を通って前記ソースへの電荷の転送を容易にするために、前記第２のゲート電極が低静電容量状態である、請求項１に記載のデバイス。
【請求項６】
前記第１のゲート電極が、前記半導体層の第１の側面に隣接し、
前記第２のゲート電極が、前記第１の側面と反対側の前記半導体層の第２の側面に隣接し、
前記第３のゲート電極が、前記第１の側面に隣接する、請求項１に記載のデバイス。
【請求項７】
前記第２のゲート電極が前記薄膜半導体層と前記基板との間であるように、前記半導体層の前記第２の側面が前記基板に隣接する、請求項６に記載のデバイス。
【請求項８】
前記第１のゲート電極は前記半導体層の第１の側面に隣接し、
前記第２のゲート電極は前記第１の側面に隣接し、
前記第３のゲート電極は前記第１の側面に隣接する、請求項１に記載のデバイス。
【請求項９】
前記半導体層の厚さが１０ｎｍ〜１００ｎｍの範囲内である、請求項１に記載のデバイス。
【請求項１０】
前記第１のゲート電極と前記半導体層の第１の部分との間の前記１つまたは複数の誘電体層のすべての厚さが、２００ｎｍよりも小さく、
前記第２のゲート電極と前記半導体層の第２の部分との間の前記１つまたは複数の誘電体層のすべての厚さが、２００ｎｍよりも小さく、
前記第３のゲート電極と前記半導体層の第３の部分との間の前記１つまたは複数の誘電体層のすべての厚さが、２００ｎｍよりも小さい、請求項１に記載のデバイス。
【請求項１１】
前記半導体層が、アモルファスインジウムガリウム亜鉛酸化物（ＩＧＺＯ）、アモルファスシリコン（Ｓｉ）、または低温多結晶シリコン（ＬＴＰＳ）のうちの少なくとも１つを含む、請求項１に記載のデバイス。
【請求項１２】
前記出力信号が、マイクロ電気機械システム（ＭＥＭＳ）ベースのデバイスまたは液晶ディスプレイ（ＬＣＤ）ピクセル素子を駆動する、請求項１に記載のデバイス。
【請求項１３】
前記電荷キャリアは前記半導体層に対して多数の電荷キャリアである、請求項１に記載のデバイス。
【請求項１４】
基板と、
前記基板上の薄膜半導体層と、
前記半導体層に結合され、入力信号を受信可能なドレインと、
前記半導体層に結合され、出力信号を供給可能なソースと、
前記ドレインと前記ソースとの間の前記半導体層の第１の部分に隣接し、第１の制御信号を受信可能であり、前記第１の制御信号に応答して前記第１の部分を通る電荷キャリアのフローを制御することが可能な第１のゲート電極と、
前記ドレインと前記ソースとの間の前記半導体層の第２の部分に隣接し、第２の制御信号を受信可能であり、前記第２の制御信号に応答して前記第２の部分を通る電荷キャリアのフローを制御することが可能な第２のゲート電極であって、
前記第２のゲート電極が前記半導体層に沿って前記第１のゲート電極と第３のゲート電極との間にあり、前記第１のゲート電極と前記第２のゲート電極がある程度重複し、前記第２のゲート電極と前記第３のゲート電極がある程度重複する第２のゲート電極と、
前記ドレインと前記ソースとの間の前記半導体層の第３の部分に隣接し、第３の制御信号を受信可能であり、前記第３の制御信号に応答して前記第３の部分を通る電荷キャリアのフローを制御することが可能な第３のゲート電極と、
前記半導体層から前記第１のゲート電極を絶縁し、前記半導体層から前記第２のゲート電極を絶縁し、前記半導体層から前記第３のゲート電極を絶縁し、前記第１のゲート電極、前記第２のゲート電極、および前記第３のゲート電極を互いに絶縁する、１つまたは複数の誘電体層と、を備えるデバイスであって、
少なくとも以下の第１の動作モードにおいて、前記デバイスは前記第１の制御信号、前記第２の制御信号、及び前記第３の制御信号に応答して動作可能であるデバイス：
前記半導体層の前記第１の部分が前記第１の制御信号に応答して導電性であり、
前記半導体層の前記第２の部分が前記第２の制御信号に応答して導電性であり、
前記半導体層の前記第３の部分が前記第３の制御信号に応答して非導電性であり、
前記ドレインは前記入力信号を受信し、前記第１の部分が導電性であり、前記第２の部分が導電性であり、前記第３の部分が非導電性である間に、電荷を前記半導体層の前記第１の部分に転送し、
電荷が前記第１の部分に転送された後に、前記半導体層の前記第１の部分が前記第１の制御信号に応答して非導電性にされ、
前記第１の部分が非導電性の間に、前記第１の部分に転送された前記電荷は前記第２の制御信号に応答して前記第２の部分に蓄積される。
【請求項１５】
前記第１の動作モードにおいて、前記半導体層の前記第２の部分内に電荷を蓄積するのを容易にするために、前記第２のゲート電極は前記第２の制御信号に応答して高静電容量状態である、請求項１４に記載のデバイス。
【請求項１６】
前記デバイスは、以下の第２の動作モードにおいて、前記第１の制御信号、前記第２の制御信号、及び前記第３の制御信号に応答して更に動作可能である、請求項１４に記載のデバイス：
前記半導体層の前記第３の部分は前記第３の制御信号に応答して導電性であり、
前記第３の部分が導電性である間に、前記半導体層の前記第２の部分は前記第２の制御信号に応答して非導電性にされ、
前記第３の部分が導電性であり、前記第２の部分が非導電性である間に、前記第２の部分内に蓄積された電荷は前記第３の部分を通って前記ソースへと転送され、前記ソースは前記転送された電荷に基づいて前記出力信号を出力する。
【請求項１７】
前記第２の動作モードにおいて、前記半導体層の前記第２の部分から前記半導体層の前記第３の部分を通って前記ソースへの電荷の転送を容易にするために、前記第２のゲート電極は低静電容量状態である、請求項１６に記載のデバイス。
【請求項１８】
入力信号、第１の制御信号、第２の制御信号、及び第３の制御信号を含む複数の独立に制御可能な信号を供給することができるディスプレイドライバであって、他の独立に制御可能な信号から独立した値を有する各独立に制御可能な信号を供給することができる、ディスプレイドライバ、
ピクセル素子のアレイを含むディスプレイ、及び
それぞれが対応するピクセル素子に結合され、以下を含むマルチゲート薄膜トランジスタのアレイを備えるシステム：
薄膜半導体層と、
前記半導体層に結合され、前記入力信号を受信可能なドレインと、
前記半導体層に結合され、出力信号を供給可能なソースと、
前記ドレインと前記ソースとの間の前記半導体層の第１の部分に隣接し、前記第１の制御信号に応答して前記第１の部分を通る電荷キャリアのフローを制御することができる第１のゲート電極と、
前記ドレインと前記ソースとの間の前記半導体層の第２の部分に隣接し、前記第２の制御信号に応答して前記第２の部分を通る電荷キャリアのフローを制御することができる第２のゲート電極であって、
前記第２のゲート電極が前記半導体層に沿って前記第１のゲート電極と第３のゲート電極との間にあり、前記第１のゲート電極と前記第２のゲート電極がある程度重複し、前記第２のゲート電極と前記第３のゲート電極がある程度重複する第２のゲート電極と、
前記ドレインと前記ソースとの間の前記半導体層の第３の部分に隣接し、前記第３の制御信号に応答して前記第３の部分を通る電荷キャリアのフローを制御することができる第３のゲート電極と、
前記半導体層から前記第１のゲート電極を絶縁し、前記半導体層から前記第２のゲート電極を絶縁し、前記半導体層から前記第３のゲート電極を絶縁し、前記第１のゲート電極、前記第２のゲート電極、および前記第３のゲート電極を互いに絶縁する、１つまたは複数の誘電体層。
【請求項１９】
前記第１のゲート電極、前記第２のゲート電極、及び前記第３のゲート電極が、前記第１の制御信号、前記第２の制御信号、及び前記第３の制御信号に応答して前記半導体層の前記第２の部分内に電荷キャリアを蓄積することができる、請求項１８に記載のシステム。
【請求項２０】
前記半導体層の厚さが１０ｎｍ〜１００ｎｍの範囲内である、請求項１８に記載のシステム。
【請求項２１】
前記第１のゲート電極と前記半導体層の第１の部分との間の前記１つまたは複数の誘電体層のすべての厚さが、２００ｎｍよりも小さく、
前記第２のゲート電極と前記半導体層の第２の部分との間の前記１つまたは複数の誘電体層のすべての厚さが、２００ｎｍよりも小さく、
前記第３のゲート電極と前記半導体層の第３の部分との間の前記１つまたは複数の誘電体層のすべての厚さが、２００ｎｍよりも小さい、請求項１８に記載のシステム。
【請求項２２】
前記半導体層がアモルファスインジウムガリウム亜鉛酸化物（ＩＧＺＯ）、アモルファスシリコン（Ｓｉ）、または低温多結晶シリコン（ＬＴＰＳ）のうちの少なくとも１つを含む、請求項１８に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
優先権データ
本開示は、参照によりその全体がすべての目的のために本明細書に組み込まれている、２０１２年７月２４日に出願された、Ｈｏｎｇらによる「ＭＵＬＴＩ−ＧＡＴＥ  ＴＨＩＮ−ＦＩＬＭ  ＴＲＡＮＳＩＳＴＯＲ」と題する、同時係属米国特許出願第１３／５５７，０３９号（代理人整理番号第１２０３０４／ＱＵＡＬＰ１３４号）の優先権の利益を主張する。
【０００２】
本開示は、一般に、電荷蓄積転送素子に関し、より詳細には、電荷を蓄積し、表示素子などの電気的または電気機械的な構成要素に電荷を転送する際の使用に適した、マルチゲート薄膜トランジスタ構造に関する。
【背景技術】
【０００３】
電気機械システム（ＥＭＳ）は、電気的および機械的な素子を有するデバイスと、アクチュエータおよびセンサなどのトランスデューサと、（ミラーを含む）光学的構成要素と、電子回路とを含む。ＥＭＳは、限定はしないが、マイクロスケールおよびナノスケールを含む、様々なスケールで製造することができる。たとえば、マイクロ電気機械システム（ＭＥＭＳ）デバイスは、約１ミクロンから数百ミクロン以上に及ぶサイズを有する構造を含むことができる。ナノ電気機械システム（ＮＥＭＳ）デバイスは、たとえば、数百ナノメートルよりも小さいサイズを含む、１ミクロンよりも小さいサイズを有する構造を含むことができる。電気機械素子は、堆積、エッチング、リソグラフィ、あるいは、基板もしくは堆積された材料層の部分をエッチング除去するか、または層を追加して電気デバイス、機械デバイス、および電気機械デバイスを形成する、他の微細加工プロセスを使用して作成することができる。
【０００４】
１つのタイプのＥＭＳデバイスは、分岐干渉変調器（ＩＭＯＤ）と呼ばれる。本明細書で使用するＩＭＯＤまたは分岐干渉光変調器という用語は、光学干渉の原理を使用して光を選択的に吸収または反射するデバイスを指す。いくつかの実装形態では、ＩＭＯＤは導電性プレートのペアを含む場合があり、そのペアの一方または両方は、全体的または部分的に透明または反射性であり、適切な電気信号の印加時の相対運動が可能であり得る。一実装形態では、一方のプレートは、基板上に堆積された固定層を含む場合があり、他方のプレートは、エアギャップによって固定層から分離された反射膜を含む場合がある。別のプレートに対する１つのプレートの位置は、ＩＭＯＤに入射する光の光学干渉を変化させることができる。ＩＭＯＤデバイスは広い適用範囲を有しており、特に表示能力がある製品の場合、既存の製品を改善し、新しい製品を作成する際に使用されることが期待される。
【０００５】
ＩＭＯＤディスプレイパネル、および液晶ディスプレイ（ＬＣＤ）などの他の電圧／電荷駆動型ピクセルディスプレイでは、全フレーム用の表示素子を同期して更新することがしばしば必要である。従来の同期式フレーム更新方式では、フレームごとのピクセルまたは表示素子のデータは、各々の対応するピクセルで、一度に１行のピクセルずつ、（受動キャパシタなどの）電荷蓄積素子の中に書き込まれるか、または走査される。その後、蓄積された電荷は、次いで１つのステップで、同期して蓄積素子から対応するピクセルに転送される。この動作方法は、一般に、多くのキャパシタおよびトランジスタを必要とする。これにより、コンパクトな形状因子と信頼性の両方が設計の関心事であるときの実装が困難になる。
【発明の概要】
【課題を解決するための手段】
【０００６】
本開示の構造、デバイス、装置、システム、およびプロセスは、各々いくつかの発明的態様を有し、それらのうちの単一の態様だけが、本明細書で開示される望ましい属性を担うとは限らない。
【０００７】
マルチゲート薄膜トランジスタ、デバイス、装置、システム、および関連する製作プロセスの例示的な実装形態が開示される。本開示に記載される主題の１つの発明的態様によれば、デバイスは、基板の上に配置された薄膜半導体層を含む。ドレインは半導体層に結合され、入力信号を受信するように構成される。ソースは半導体層の別の端部に結合され、出力信号を駆動するように構成される。デバイスは３つのゲート電極も含む。第１のゲート電極は、半導体層に隣接してドレインとソースとの間に配置され、第１の制御信号を受信するように構成される。第２のゲート電極は、半導体層に隣接してドレインとソースとの間に配置され、第２の制御信号を受信するように構成される。第３のゲート電極は、半導体層に隣接してドレインとソースとの間に配置され、第３の制御信号を受信するように構成される。第２のゲート電極は、第１のゲート電極と第３のゲート電極との間に配置され、その結果、第１のゲート電極と第２のゲート電極はある程度重複し、第２のゲート電極と第３のゲート電極はある程度重複するが、第１のゲート電極と第３のゲート電極は重複しない。１つまたは複数の誘電体層は、半導体層から第１のゲート電極を絶縁し、半導体層から第２のゲート電極を絶縁し、半導体層から第３のゲート電極を絶縁し、第１、第２、および第３のゲート電極を互いに絶縁する。いくつかの実装形態では、第１の動作モードで、第１、第２、および第３のゲート電極は、電荷がドレインから転送され、第２のゲート電極に隣接する半導体層の領域内の電位井戸に蓄積されるように構成される。いくつかの実装形態では、第２の動作モードで、第１、第２、および第３のゲート電極は、第２のゲート電極に隣接する半導体層の領域内に以前蓄積された電荷が、第３のゲート電極に隣接する半導体層の領域を通って転送され、その後ソースを通って転送され、出力信号として出力されるように構成される。
【０００８】
いくつかの実装形態では、第１の動作モードの間、第３のゲート電極はオフであり、第１のゲート電極は第１の制御信号を受信し、第１の制御信号に応答してオンになり、第２のゲート電極は第２の制御信号を受信し、第２の制御信号に応答してオンになり、ドレインは入力信号を受信し、入力信号に応答して半導体層の中に電荷を転送する。いくつかの実装形態では、第１のゲート電極は、次いで、電荷が半導体層に沿って蓄積された後オフになる。結果として、半導体層に沿って蓄積された電荷は、第１のゲート電極がオフになった後、第２のゲート電極に隣接する半導体層の領域内の電位井戸に蓄積する。
【０００９】
いくつかの実装形態では、第２の動作モードの間、第３のゲート電極は第３の制御信号を受信し、第３の制御信号に応答してオンになり、第２のゲート電極はオフになり、第３のゲート電極がオンになり第２のゲート電極がオフになった後、第２のゲート電極に隣接する半導体層の領域内に以前蓄積された電荷はソースに転送され、次いで、ソースはそれに応答して、転送された電荷に基づいて出力信号を発生する。
【００１０】
いくつかの実装形態では、第１の動作モードの間、第２のゲート電極は、第２の制御信号に応答して高静電容量状態に構成されて、第２のゲート電極に隣接する半導体層の領域内の電荷の転送および蓄積を容易にする。いくつかの実装形態では、第２の動作モードの間、第２のゲート電極は、低静電容量状態に構成されて、第２のゲート電極に隣接する半導体層の領域から半導体層を通るソースの中への電荷の転送を容易にする。
【００１１】
いくつかの実装形態では、第１のゲート電極は半導体層の第１の側面に隣接して配置され、第２のゲート電極は第１の側面の反対側の半導体層の第２の側面に隣接して配置され、第３のゲート電極は第１の側面に隣接して配置される。いくつかのそのような実装形態では、半導体層の第２の側面は基板に隣接し、その結果、第２のゲート電極は薄膜半導体層と基板との間に配置される。いくつかの他の実装形態では、３つのゲート電極すべては、半導体層の単一の側面に隣接して配置される。
【００１２】
いくつかの実装形態では、第１、第２、および第３のゲート電極のうちの１つまたは複数のいずれかがオンであるとき、それぞれのゲート電極に隣接する半導体層の部分は、蓄積モードで伝導チャネルとしてふるまう。いくつかの実装形態では、第１、第２、および第３のゲート電極のうちの１つまたは複数のいずれかがオフであるとき、それぞれのゲート電極に隣接する半導体層の部分は、エネルギー障壁をもたらし、事実上導通していない。
【００１３】
本開示に記載される主題の別の発明的態様によれば、デバイスは、基板の上に配置された薄膜半導体手段を含む。ドレイン手段は半導体手段に結合され、入力信号を受信するように構成される。ソース手段は半導体手段の別の端部に結合され、出力信号を駆動するように構成される。デバイスは３つのゲート手段も含む。第１のゲート手段は、半導体手段に隣接してドレイン手段とソース手段との間に配置され、第１の制御信号を受信するように構成される。第２のゲート手段は、半導体手段に隣接してドレイン手段とソース手段との間に配置され、第２の制御信号を受信するように構成される。第３のゲート手段は、半導体手段に隣接してドレイン手段とソース手段との間に配置され、第３の制御信号を受信するように構成される。第２のゲート手段は、第１のゲート手段と第３のゲート手段との間に配置され、その結果、第１のゲート手段と第２のゲート手段はある程度重複し、第２のゲート手段と第３のゲート手段はある程度重複するが、第１のゲート手段と第３のゲート手段は重複しない。１つまたは複数の絶縁手段は、半導体手段から第１のゲート手段を絶縁し、半導体手段から第２のゲート手段を絶縁し、半導体手段から第３のゲート手段を絶縁し、第１、第２、および第３のゲート手段を互いに絶縁する。いくつかの実装形態では、第１の動作モードで、第１、第２、および第３のゲート手段は、電荷がドレイン手段から転送され、第２のゲート手段に隣接する半導体手段の領域内の電位井戸に蓄積されるように構成される。いくつかの実装形態では、第２の動作モードで、第１、第２、および第３のゲート手段は、第２のゲート手段に隣接する半導体手段の領域内に以前蓄積された電荷が、第３のゲート手段に隣接する半導体手段の領域を通って転送され、その後出力信号としてソース手段を通って転送されるように構成される。
【００１４】
いくつかの実装形態では、第１の動作モードの間、第３のゲート手段はクローズされ、第１のゲート手段は第１の制御信号を受信し、第１の制御信号に応答してオープンされ、第２のゲート手段は第２の制御信号を受信し、第２の制御信号に応答してオープンされ、ドレイン手段は入力信号を受信し、入力信号に応答して半導体手段の中に電荷を転送する。いくつかの実装形態では、第１のゲート手段は、次いで、電荷が半導体手段に沿って蓄積された後クローズされる。結果として、半導体手段に沿って蓄積された電荷は、第１のゲート手段がクローズされた後、第２のゲート手段に隣接する半導体手段の領域内の電位井戸に蓄積する。
【００１５】
いくつかの実装形態では、第２の動作モードの間、第３のゲート手段は第３の制御信号を受信し、第３の制御信号に応答してオープンされ、第２のゲート手段はクローズされ、第３のゲート手段がオープンされ第２のゲート手段がクローズされた後、第２のゲート手段に隣接する半導体手段の領域内に以前蓄積された電荷はソース手段に転送され、次いで、ソース手段はそれに応答して、転送された電荷に基づいて出力信号を発生する。
【００１６】
いくつかの実装形態では、第１の動作モードの間、第２のゲート手段は、第２の制御信号に応答して高静電容量状態に構成されて、第２のゲート手段に隣接する半導体手段の領域内の電荷の転送および蓄積を容易にする。いくつかの実装形態では、第２の動作モードの間、第２のゲート手段は、低静電容量状態に構成されて、第２のゲート手段に隣接する半導体手段の領域から半導体手段を通るソース手段の中への電荷の転送を容易にする。
【００１７】
いくつかの実装形態では、第１のゲート手段は半導体手段の第１の側面に隣接して配置され、第２のゲート手段は第１の側面の反対側の半導体手段の第２の側面に隣接して配置され、第３のゲート手段は第１の側面に隣接して配置される。いくつかのそのような実装形態では、半導体手段の第２の側面は基板に隣接し、その結果、第２のゲート手段は薄膜半導体手段と基板との間に配置される。いくつかの他の実装形態では、３つのゲート手段すべては、半導体手段の単一の側面に隣接して配置される。
【００１８】
いくつかの実装形態では、第１、第２、および第３のゲート手段のうちの１つまたは複数のいずれかがオープンされたとき、それぞれのゲート手段に隣接する半導体手段の部分は、蓄積モードで伝導手段としてふるまう。いくつかの実装形態では、第１、第２、および第３のゲート手段のうちの１つまたは複数のいずれかがクローズされたとき、それぞれのゲート手段に隣接する半導体手段の部分は、エネルギー障壁をもたらし、事実上導通していない。
【００１９】
本明細書に記載される主題の１つまたは複数の実装形態の詳細が、添付の図面および以下の説明において示されている。本開示で提供される例は、ＥＭＳおよびＭＥＭＳベースのディスプレイに関して記載される場合があるが、本明細書で提供される概念は、液晶ディスプレイ（ＬＣＤ）、有機発光ダイオード（「ＯＬＥＤ」）ディスプレイ、および電界放出ディスプレイなどの他のタイプのディスプレイに適用される場合がある。他の特徴、態様、および利点は、説明、図面、および特許請求の範囲から明らかになろう。以下の図の相対寸法は、縮尺通りに描かれていない場合があることに留意されたい。
【図面の簡単な説明】
【００２０】
【図１】例示的なＭＯＳＦＥＴの側断面図である。
【図２】例示的な３ゲート薄膜トランジスタの側断面図である。
【図３】図２に描写された３ゲート薄膜トランジスタを動作させる例示的な方法を描写するタイミング図である。
【図４】蓄積ゲート電極に印加されたゲート電圧の関数としての、図２の蓄積領域と蓄積ゲート電極との間の静電容量のプロットである。
【図５】例示的な３ゲート薄膜トランジスタの側断面図である。
【図６】例示的な３ゲート薄膜トランジスタの側断面図である。
【図７】図２に描写された３ゲート薄膜トランジスタを形成するために使用することができる、例示的な方法を描写する流れ図である。
【図８Ａ】分岐干渉変調器（ＩＭＯＤ）ディスプレイデバイスの表示素子のシリーズまたはアレイの中の２つの隣接するＩＭＯＤ表示素子を描写する等角図である。
【図８Ｂ】ＩＭＯＤ表示素子の３つの素子アレイによる３つの素子を含むＩＭＯＤベースのディスプレイを組み込んだ電子デバイスを示すシステムブロック図である。
【図９Ａ】複数のＩＭＯＤ表示素子を含むディスプレイデバイスを示すシステムブロック図である。
【図９Ｂ】複数のＩＭＯＤ表示素子を含むディスプレイデバイスを示すシステムブロック図である。
【発明を実施するための形態】
【００２１】
様々な図面内の同様の参照番号および参照記号は、同様の要素を示す。
【００２２】
開示される実装形態は、３ゲート薄膜トランジスタ（ＴＦＴ）を含む、マルチゲート薄膜トランジスタまたはトランジスタデバイス／構造（以下「トランジスタ」と呼ぶ）の例を含む。いくつかの実装形態では、３ゲートＴＦＴは、電荷を蓄積し、ＬＣＤピクセル、ＩＭＯＤピクセル、別のＭＥＭＳベースのデバイス、または別の電気的もしくは電気機械的な素子などの、表示素子に電荷を転送するために使用することができる。関連する装置、システム、ならびに製造プロセスおよび製造技法も開示される。
【００２３】
本開示に記載される主題の特定の実装形態は、以下の潜在的な利点のうちの１つまたは複数を実現するために実装することができる。いくつかの実装形態では、ＴＦＴは、「アクティブなＭＯＳキャパシタ」として事実上機能する蓄積ゲート電極を含む。第１の動作モードでは、バイアス条件は、蓄積ゲート電極が高静電容量状態に構成されて、蓄積ゲート電極に隣接するＴＦＴの半導体層の蓄積領域内の電荷の転送および蓄積を容易にすることである。反対に、第２の動作モードでは、バイアス条件は、蓄積ゲート電極が低静電容量状態に構成されて、蓄積領域から表示素子への電荷の転送を容易にすることである。高静電容量状態にいる間、比較的低い列電圧信号ＶＣｏｌｕｍｎは、蓄積ゲート電極に隣接する蓄積領域の中に大量の電流を注入することができる。低静電容量状態にいる間、蓄積領域が表示素子に電気的に結合されたとき、ＴＦＴは、表示素子への高効率な電荷転送を実現する。電荷を書き込み蓄積する高静電容量状態から、表示素子に電荷を転送する低静電容量状態に切り替えるＴＦＴの能力は、利点の中でも特に、電力の著しい節約をもたらすことができる。静電容量切替え機能は、表示素子の静電容量状態が変わる可能性があっても、表示素子への正確な電荷注入も可能にする。
【００２４】
背景として、ＴＦＴは、その中で半導体層ならびに１つまたは複数の誘電絶縁層および金属接点が基板の上に堆積される、特定のタイプの電界効果トランジスタ（ＦＥＴ）である。ＴＦＴは、通常、ＬＣＤディスプレイなどのディスプレイで使用される。ＴＦＴ  ＦＥＴは、従来の金属酸化物半導体（ＭＯＳ）ＦＥＴ（ＭＯＳＦＥＴ）などの、従来のＦＥＴとは異なる。ＴＦＴ  ＦＥＴとは対照的に、ＭＯＳＦＥＴ内の半導体層は、それ自体、半導体基板−通常シリコン（Ｓｉ）ウェハ−の一部であり、その中または上に、ドレイン領域およびソース領域、誘電体層、ゲート、ならびに金属接点を含む他の電気的構成要素が堆積されるか、または場合によっては形成される。
【００２５】
図１は、例示的なＭＯＳＦＥＴ１００の側断面図を示す。ＭＯＳＦＥＴ１００は、比較または参照の目的で描写され、半導体基板１０２、ドレイン１０４、ドレインコンタクト１０５、ソース１０６、ソースコンタクト１０７、ゲート電極１０８、および誘電絶縁層１１０を含む。ＭＯＳにおける「金属」は、（実際は金属であってもなくてもよい−たとえば、多結晶シリコンが通常使用される）ゲート電極１０８を指し、「酸化物」は、（実際は酸化物であってもなくてもよい−より大きい誘電率を有する他の誘電体がしばしば使用される）誘電体層１１０を指し、「半導体」は半導体基板１０２を指す。一般に、半導体基板は、（図示された）ｐ型またはｎ型のいずれかであり得る。従来のＭＯＳＦＥＴの慣例では、電流フローは、電子がソース１０６を通ってデバイスに入り、半導体基板１０２内のチャネル領域１１２を通って転送する間ゲート電極１０８のゲーティング動作の影響下にあり、ドレイン１０４を通って出るというものである。この命名方式に従うと、電流が正電荷キャリアと同じ方向に流れると定義された従来の電流述語と同様に、「ホール」は反対方向に移動するはずである。
【００２６】
半導体基板１０２、ドレイン１０４、ソース１０６、およびゲート電極１０８に印加されるバイアスに応じて、ＭＯＳＦＥＴ１００、より詳細には、ゲート電極１０８の下でソース１０６とドレイン１０４との間にあるチャネル領域１１２内の半導体材料は、３つの物理的に異質のバイアス状態、蓄積、空乏、または反転のうちの１つにあると考えることができる。たとえば、ｐ型のＭＯＳＦＥＴ１００が蓄積でバイアスされたとき、多数の正電荷キャリア−「ホール」−は、半導体−誘電体界面１１４の近くに蓄積する。ｐ型のＭＯＳＦＥＴ１００が空乏でバイアスされたとき、チャネル領域１１２は多数のホールが枯渇する。最後に、ｐ型のＭＯＳＦＥＴ１００が反転でバイアスされたとき、少数の負電荷キャリア−電子−は、チャネル領域１１２内で伝導チャネル（「ｎチャネル」）を形成して、半導体−誘電体界面１１４の近くに蓄積する。同様に、ｎ型のＭＯＳＦＥＴが蓄積でバイアスされたとき、多数の電子は半導体−誘電体界面１１４の近くに蓄積し、空乏でバイアスされたとき、チャネル領域１１２は多数の電子が枯渇し、反転でバイアスされたとき、少数のホールはチャネル領域１１２内で伝導チャネル（「ｐチャネル」）を形成する。
【００２７】
同じく背景として、ＩＭＯＤディスプレイまたはＬＣＤディスプレイなどのディスプレイは、一般に、ピクセルとも呼ばれる表示素子のアレイを含む。いくつかのそのようなディスプレイは、数百または数千の行と数百または数千の列に配置された、数百、数千、または数百万のピクセルのアレイを含むことができる。たとえば、いくつかのそのようなディスプレイは、１０２４ｘ７６８のアレイ、１３６６ｘ７６８または１９２０ｘ１０８０のアレイを含み、１番目の数字は列の数でディスプレイの幅を示し、２番目の数字は行の数でディスプレイの高さを示す。次に、各ピクセルは１つまたは複数のサブピクセルを含むことができる。たとえば、各ピクセルは、それぞれ赤色、緑色、および青色の光を発する、赤色サブピクセル、緑色サブピクセル、および青色サブピクセルを含むことができる。３つの色は、選択的に組み合わされて、可変明度の様々な色を生成し表示することができる。たとえば、各々の赤色サブピクセル、緑色サブピクセル、および青色サブピクセルは、次に、構成色−ピクセルによって放出される赤色、緑色、および青色の各々の明度を個別に調整するための１つまたは複数のサブサブピクセルのアレイをさらに含むことができる。
【００２８】
各々のピクセル、サブピクセル、またはサブサブピクセルは、本開示に記載されるようにマルチゲートＴＦＴによって駆動することができる。ＴＦＴと対応するピクセルまたはピクセル素子との組合せは、以下で総称して表示素子と呼ばれる場合がある。図２は、例示的な３ゲートＴＦＴ２００の側断面図を示す。ＴＦＴ２００は、基板２０２、ドレイン２０４、ソース２０６、薄膜半導体層２０８、第１の「書込み」ゲート電極２１０、第２の「蓄積」ゲート電極２１２、第３の「転送」ゲート電極２１４、第１の（または下部）誘電体層２１６、および第２の（または上部）誘電体層２１８を含む。開示される実装形態では、「ドレイン」２０４を「ソース」の対語として「ドレイン」と呼ぶか、または「ソース」２０６を「ドレイン」の対語として「ソース」と呼ぶことによって、何の制限も内在または示唆されるべきではない。すなわち、ドレインおよびソースという２つの用語は、本開示では互換的に使用される。たとえば、半導体層２０８で使用される半導体材料のタイプ、ならびにゲート電極２１０、２１２、および２１４に印加されるバイアスに応じて、電子は、ドレイン２０４を経由して３ゲートＴＦＴ２００に入り、ソース２０６を経由して３ゲートＴＦＴから出る場合があり、その逆の場合もある。
【００２９】
図２に描写された実装形態では、書込みゲート電極２１０および転送ゲート電極２１４は、薄膜半導体層２０８の片側に隣接して配置され、蓄積ゲート電極２１２は、薄膜半導体層２０８の反対側に隣接して配置される。より詳細には、図２は、書込みゲート電極２１０および転送ゲート電極２１４が薄膜半導体層２０８の上面２２０の上に配置され、蓄積ゲート電極２１２が半導体層２０８の下面２２２の下に配置される実装形態を描写する。いくつかの他の実装形態では、配置は反転することができる、すなわち、蓄積ゲート電極２１２は上面２２０の上に配置することができ、書込みゲート電極２１０および転送ゲート電極２１４は下面２２２の下に配置することができる。たとえば、図５は、そのような例示的な３ゲートＴＦＴ５００の側断面図を示す。ＴＦＴ５００は、基板５０２、ドレイン５０４、ソース５０６、薄膜半導体層５０８、第１の「書込み」ゲート電極５１０、第２の「蓄積」ゲート電極５１２、第３の「転送」ゲート電極５１４、第１の（または下部）誘電体層５１６、および第２の（または上部）誘電体層５１８を含む。図２に描写されたＴＦＴ２００と同様に、図５に描写されたＴＦＴ５００は、書込みゲート電極５１０および転送ゲート電極５１４が薄膜半導体層５０８の片側に隣接して配置され、蓄積ゲート電極５１２が薄膜半導体層５０８の反対側に隣接して配置されるように構成される。しかしながら、図２に描写されたＴＦＴ２００とは反対に、図５に描写されたＴＦＴ５００は、書込みゲート電極５１０および転送ゲート電極５１４が薄膜半導体層５０８の下面５２２の下に配置され、蓄積ゲート電極５１２が半導体層５０８の上面５２０の上に配置されるように構成される。
【００３０】
さらに他の実装形態では、３つのゲート電極すべて−書込みゲート電極２１０、蓄積ゲート電極２１２、および転送ゲート電極２１４−は、薄膜半導体層２０８の同じ側、薄膜半導体層２０８の下または上に配置することができる。たとえば、そのような実装形態は、後に記載される図６に描写される。
【００３１】
図２に描写された実装形態では、書込みゲート電極２１０は、上部誘電体層２１８により、ドレイン２０４、薄膜半導体層２０８、および他の構成要素から絶縁される。上部誘電体層２１８はまた、ソース２０６、薄膜半導体層２０８、および他の構成要素から、転送ゲート電極２１４を絶縁する。蓄積ゲート電極２１２は、下部誘電体層２１６により、薄膜半導体層２０８および他の構成要素から絶縁される。
【００３２】
いくつかの実装形態では、ドレイン２０４は、列電圧信号ＶＣｏｌｕｍｎを受信するために電気的に結合される。典型的な行列アドレス指定方式では、制御信号は、列電圧信号の形態でディスプレイの各列に送られ、行選択電圧信号の形態でディスプレイの各行に送られる。したがって、ｍｘｎディスプレイの場合、そのような方式は、ｍ個の列電圧信号およびｎ個の行選択電圧信号を必要とすることができる。各列電圧信号ＶＣｏｌｕｍｎは、一度に表示素子の列全体に印加することができる。同様に、各行選択電圧信号ＶＲｏｗＳｅｌｅｃｔは、一度に表示素子の行全体に印加することができる。図２に描写された実装形態では、書込みゲート電極２１０は、行選択電圧信号ＶＲｏｗＳｅｌｅｃｔを受信するために電気的に結合される。加えて、蓄積ゲート電極２１２は、蓄積制御電圧信号ＶＳｔｏｒａｇｅを受信するために電気的に結合され、転送ゲート電極２１４は、転送制御電圧信号ＶＴｒａｎｓｆｅｒを受信するために電気的に結合され、ソース２０６は、ピクセルまたはピクセル素子２２４などの負荷に電気的に結合される。たとえば、上述されたように、ピクセル素子２２４は、ＬＣＤピクセルまたはＩＭＯＤピクセルであり得る。しかしながら、他の実装形態では、ソース２０６が結合される負荷は、異なるＭＥＭＳベースの素子または他の電気的もしくは電気機械的な素子であり得る。ソース２０６はまた、リセット電圧信号ＶＲｅｓｅｔを受信するために電気的に結合され得る。
【００３３】
いくつかの実装形態では、第１の動作モードで、書込みゲート電極２１０、蓄積ゲート電極２１２、および転送ゲート電極２１４は、電荷がドレイン２０４から転送され、その後、蓄積ゲート電極２１２に隣接する半導体層２０８の領域２２６内の電位井戸に蓄積されるように構成される。いくつかの実装形態では、第２の動作モードで、書込みゲート電極２１０、蓄積ゲート電極２１２、および転送ゲート電極２１４は、蓄積ゲート電極２１２に隣接する半導体層２０８の領域２２６内に以前蓄積された電荷が、半導体層２０８を通り、転送ゲート電極２１４に隣接する半導体層２０８の領域を通って転送され、その後ソース２０６に転送されるように構成される。ソース２０６から、転送された電荷がピクセル素子２２４に出力される。
【００３４】
図３は、図２に描写された３ゲートＴＦＴ２００を動作させる例示的な方法を描写するタイミング図である。例示的なタイミング図では、半導体層２０８はｎ型の半導体材料であるが、ｐ型の半導体材料層が使用されるときの他の実装形態では、電圧を反転することができる。いくつかの実装形態では、ｔ０で、表示素子２２４に書き込まれるべきデータが、列電圧信号ＶＣｏｌｕｍｎを介してドレイン２０４に印加される。時刻ｔ１で、行選択電圧信号ＶＲｏｗＳｅｌｅｃｔが低（たとえば、負または小さい正の電圧）から高（たとえば、低よりも大きい正の電圧）に切り替えられ、書込みゲート電極２１０を事実上「ターンオン」または「オープン」にして、書込みゲート電極２１０の下の半導体層２０８を通る伝導を可能にする。同じく時刻ｔ１またはそのあたりで、蓄積制御電圧信号ＶＳｔｏｒａｇｅが低から高に切り替えられる。転送制御電圧信号ＶＴｒａｎｓｆｅｒは、この時間の間低のままであり、転送ゲート電極２１４を「ターンオフ」または「クローズ」の状態に入らせる。
【００３５】
ドレイン２０４、書込みゲート電極２１０、および蓄積ゲート電極２１２へのこれらのバイアスの結果として、ドレイン２０４によって受信された多数の電荷キャリア（たとえば、電子）は、半導体層２０８を通って書込みゲート電極２１０に向かって流れる。この電荷のうちのいくらかは、書込みゲート電極２１０の下に蓄積する場合がある。蓄積ゲート電極２１２に印加されたバイアスＶＳｔｏｒａｇｅの結果として、電荷の大部分は、蓄積ゲート電極２１２に隣接する領域２２６の中に流れる。時刻ｔ３で、行選択電圧信号ＶＲｏｗＳｅｌｅｃｔが高から低に切り替えられる。結果として、書込みゲート電極２１０の下の残りの電荷は、蓄積ゲート電極２１２に隣接する領域２２６の中に流れる。列電圧ＶＣｏｌｕｍｎは、ｔ４でオフに切り替えられる。領域２２６内に現時点で蓄積された電荷は、蓄積ゲート電極２１２に隣接する半導体層２０８の領域２２６内の電位井戸に実質的に閉じ込められる。事実上、蓄積ゲート電極２１０および半導体層２０８の領域２２６は、下部誘電体層２１６によって分離されたキャパシタのプレートとして働く。このようにして、表示素子２２４に書き込まれるべきデータは、領域２２６内の電荷として効率的に蓄積することができる。
【００３６】
いくつかの実装形態では、すべてのデータがディスプレイ全体のすべての対応する３ゲートＴＦＴ２００またはディスプレイのサブアレイに書き込まれた後、ディスプレイ全体（またはサブアレイ）用の蓄積された電荷は、３ゲートＴＦＴ２００から対応する結合されたピクセル素子２２４に同期して転送される。たとえば、時刻ｔ５で開始して、転送制御電圧信号ＶＴｒａｎｓｆｅｒは低から高に切り替えられ、転送ゲート電極２１４を事実上オンにする。時刻ｔ６で、蓄積制御電圧信号ＶＳｔｏｒａｇｅは高から低に切り替えられ、蓄積ゲート電極２１２を事実上オフにする。結果として、領域２２６に以前蓄積された電荷は、転送ゲート電極２１４の下の半導体層２０８を通り、ソース２０６を通って外に流れ、次いで、ソース２０６でピクセル素子２２４に転送される。電荷がピクセル素子２２４に転送される時間を与えられた後、転送制御電圧信号ＶＴｒａｎｓｆｅｒは、次いで、時刻ｔ７で高から低に戻され、転送ゲート電極２１４をオフにする。いくつかの実装形態では、リセット電圧ＶＲｅｓｅｔは、時刻ｔ０の前、またはｔ５の前、または別の適切な時刻にバイアスされて、ピクセル素子２２４をリセットする。たとえば、リセット電圧ＶＲｅｓｅｔは、ピクセル素子２２４を接地に接続する（ＭＯＳＦＥＴトランジスタなどの）スイッチ２２８を作動またはクローズするために使用することができる。
【００３７】
このように、所与のゲート電極が「ターンオン」または「オープン」されたとき、所与のゲート電極に隣接する半導体層２０８の部分は、蓄積タイプの動作モードで多数の電荷キャリア（ｎ型の半導体材料では電子）のために導通している。対照的に、所与のゲート電極が「ターンオフ」または「クローズ」されたとき、所与のゲート電極に隣接する半導体層２０８の部分は、エネルギー障壁として働くので事実上導通していない。
【００３８】
いくつかの実装形態では、ドレイン２０４、書込みゲート電極２１０、蓄積ゲート電極２１２、転送ゲート電極２１４、およびソース２０６は、ドレイン２０４と書込みゲート電極２１０のある程度の「垂直」重複、書込みゲート電極２１０と蓄積ゲート電極２１２のある程度の垂直重複、蓄積ゲート電極２１２と転送ゲート電極２１４のある程度の垂直重複、および転送ゲート電極２１４とソース２０６のある程度の垂直重複が存在するように配置される。この重複により、ゲート電極に印加されるバイアスが切り替えられたときの電位井戸から電位井戸への、すなわちバイアスが切り替えられたときのゲート電極のうちの所与の１つの下の半導体層２０８の部分から次のゲート電極への、半導体層２０８にわたる高容量結合および電荷の効率的な転送が保証される。
【００３９】
蓄積ゲート電極２１２は、「アクティブなＭＯＳキャパシタ」として事実上機能する。第１の動作モードでは、バイアス条件は、蓄積ゲート電極２１２が高静電容量状態に構成されて、蓄積ゲート電極２１２に隣接する半導体層２０８の領域２２６内の電荷の転送および蓄積を容易にすることである。反対に、第２の動作モードでは、バイアス条件は、蓄積ゲート電極２１２が低静電容量状態に構成されて、領域２２６からソース２０６を通るピクセル素子２２４への電荷の転送を容易にすることである。高静電容量状態にいる間、比較的低い列電圧信号ＶＣｏｌｕｍｎは、蓄積ゲート電極２１２に隣接する領域２２６の中に大量の電流を注入することができる。低静電容量状態にいる間、領域２２６が転送ゲート電極２１４を介してピクセル素子２２４に電気的に結合されたとき、３ゲートＴＦＴ２００は、ピクセル素子２２４への高効率な電荷転送を実現する。
【００４０】
特定の実装形態では、３ゲートＴＦＴ２００の静電容量切替え能力は、必要な列電力ＶＣｏｌｕｍｎを低下させる際に、主要な役割を果たすか、または主要な要因である。静電容量切替え能力により、半導体層２０８の領域２２６内の蓄積ゲート電極２１２によって蓄積された電荷の、実質的にすべてではないとしても大部分が、ピクセル素子２２４、別のＭＥＭＳ素子、または他の電気的な素子もしくはデバイスであろうとなかろうと、目標負荷に転送できることも保証される。より詳細には、転送動作の間または前に、蓄積ゲート電極２１２および領域２２６の静電容量を減少させることによって、領域２２６に蓄積された電荷の実質的にすべてを負荷素子２２４に迅速に転送することができる。これは、電荷の転送が各ノードで提示される静電容量値にしばしば依存する従来のバケツリレーキャパシタアレイとは対照的であり、これは、表示素子がどの状態に偶然入るかに応じて、可変の静電容量を提示するディスプレイデバイスについての問題であり得る。
【００４１】
これはまた、関連する固定静電容量を有する受動キャパシタを使用して、書込み動作中に電荷を蓄積し転送する従来のディスプレイからの著しい相違である。そのような従来のデバイスでは、電荷転送の程度は、蓄積キャパシタの静電容量およびピクセル素子２２４の静電容量の大きさに依存する。すなわち、受動キャパシタを使用する従来のディスプレイでは、静電容量が固定されるので、書込み動作中に受動キャパシタに蓄積される電荷は、受動キャパシタと転送動作中に駆動している負荷との間で共有される。たとえば、アクティブマトリクスディスプレイによって消費される電力が、比較的大きい寄生静電容量によって乗算された列電圧の二乗に比例するので、これは少なくとも部分的に不利である。いくつかの実装形態では、合計寄生静電容量は、（ゲートソース間の静電容量とも呼ばれる）トランジスタ寄生静電容量、ピクセルに近いフリンジング静電容量、ならびに、列駆動電極全体に沿って集積されたときの重複およびフリンジング静電容量からなどの接地静電容量への相互接続トレースの総和である。参考までに、比較的高い分解能（たとえば、５００〜１０００行）を有するいくつかの現代のディスプレイパネルの場合、合計寄生静電容量は、１０〜１００ｐＦの範囲内またはより高い場合もあり得る。
【００４２】
電荷を書き込み蓄積する高静電容量状態から、ピクセル素子２２４に電荷を転送する低静電容量状態に切り替える３ゲートＴＦＴ２００の能力は、利点の中でも特に、電力の著しい節約をもたらすことができる。静電容量切替え機能は、ピクセル素子２２４の静電容量状態が変わる可能性があっても、ピクセル素子２２４への正確な電荷注入も可能にする。より詳細には、開示された静電容量切替え機能は、低静電容量状態にある間の蓄積ゲート電極２１２の静電容量が、ピクセル素子２２４の最小静電容量値よりも十分なマージンだけ低いように３ゲートＴＦＴ２００を設計することによって、正確な電荷注入を可能にすることができる。これはまた、電荷制御の態様によりチューニング範囲が改善されるので、ピクセル素子２２４の制御上で重要な安定性の含みを有することができる。
【００４３】
いくつかの実装形態では、ゲート電極２１０、２１２、および２１４のうちの１つまたは複数は、各々、１つもしくは複数の金属、金属の合金、または、金属、合金、もしくは他の材料の層から形成することができる。たとえば、ゲート電極２１０、２１２、および２１４を形成するのに適した金属には、Ａｌ、Ｍｏ、Ｔｉ、ＷまたはＣｕが含まれ得る。いくつかの実装形態では、半導体層２０８は、インジウムガリウム亜鉛酸化物（ＩＧＺＯ）から形成される。しかし、いくつかの他の実装形態では、半導体層２０８は、一般に、アモルファス酸化物半導体などの任意の適切な酸化物半導体から生成することができる。たとえば、アモルファス酸化物半導体層を形成する際に使用することができる適切な材料には、Ｉｎ、Ｚｎ、Ｓｎ、ＨｆおよびＧａが含まれ得る。いくつかの具体例には、ＩｎＧａＺｎＯ、ＩｎＺｎＯ、ＩｎＨｆＺｎＯ、ＩｎＳｎＺｎＯ、ＳｎＺｎＯ、ＩｎＳｎＯ、ＧａＺｎＯおよびＺｎＯが含まれる。いくつかの実装形態では、そのような酸化物半導体層は、たとえば、パルスレーザ堆積（ＰＬＤ）、スパッタ堆積、電子ビームＰＶＤ（ｅ−ｂｅａｍ  ＰＶＤ）、および蒸着堆積のうちの１つまたは複数を含む、物理気相堆積（ＰＶＤ）技法を用いて形成することができる。いくつかの実装形態では、半導体層２０８は、約２０から１００ｎｍの範囲内の厚さを有する。
【００４４】
特定の実装形態では、３ゲートＴＦＴ２００は、極めて低い漏洩を表し、オンのとき、（反転モードとは反対の）蓄積モードのみで動作する。蓄積ゲート電極２１２によって形成されるＭＯＳキャパシタは、ＭＯＳキャパシタが蓄積モードにあるときの酸化物静電容量、蓄積ゲート電極２１２と書込みゲート電極２１０との間の重複静電容量、および蓄積ゲート電極２１２と転送ゲート電極２１４との間の重複静電容量（高）の合計から、ＭＯＳキャパシタがオフにされたときの蓄積ゲート電極２１２と書込みゲート電極２１０との間の重複静電容量、および蓄積ゲート電極２１２と転送ゲート電極２１４との間の重複静電容量（小）の合計のみに実質的に変化する。いくつかの実装形態では、３ゲートＴＦＴ２００は、ＭＯＳ接合部の物理的特性に起因して湾曲する帯域が蓄積ゲート電極２１２に印加された電圧によってオフセットされるときの平坦バンドゲート電圧によって特徴付けられる。このオフセットはまた、多数のキャリアが半導体−誘電体界面に向かって移動するときの蓄積モードと弱い空乏領域の始まりとの間の境界として働く。たとえば、ｎ型半導体材料層２０８を形成するためにＩＧＺＯが使用されたとき、電圧ＶＳｔｏｒａｇｅが平坦バンド電圧の上に正に増加するにつれて蓄積は強くなり、一方、電圧が平坦バンド電圧の下に負に駆動されるとき空乏は効力を生じる。
【００４５】
図４は、蓄積ゲート電極２１２に印加されたゲート電圧ＶＳｔｏｒａｇｅの関数としての、蓄積領域２２６および蓄積ゲート電極２１２によって形成されるＭＯＳキャパシタの静電容量のプロットを示す。いくつかの実装形態では、図４に示された静電容量−電圧（ＣＶ）のグラフまたは特性は、等式
【００４６】
【数１】
0005946966.tif 000002
【００４７】
によって記述または近似され、ここで、Ｃｏｘｉｄｅはゲート絶縁体の静電容量であり、ＣＳｔｏｒａｇｅ（Ｈｉｇｈ）は蓄積ゲート電極２１２の高状態静電容量であり、ＣＳｔｏｒａｇｅ（Ｌｏｗ）は蓄積ゲート電極２１２の低状態静電容量であり、ＣＧＳおよびＣＧＤはそれぞれゲートからソースおよびゲートからドレインの重複静電容量である。
【００４８】
いくつかの実装形態では、図２および図５に描写されたように、ゲート電極２１０、２１２、および２１４のこの垂直重複は、第１および第３のゲートを蓄積ゲートとは反対側の半導体チャネルに作製することによって達成される。結晶シリコンのＭＯＳＦＥＴトランジスタ内の伝導チャネルが反転層によって生成され、バルクシリコン基板の不可欠な上部部分であるチャネルの片側のみにゲートを形成することができるので、このトポロジーは、そのようなトランジスタに利用可能ではない。
【００４９】
しかしながら、上述されたように、いくつかの他の実装形態では、３つのゲート電極すべて−書込みゲート電極、蓄積ゲート電極、および転送ゲート電極−は、ＴＦＴトポロジーで薄膜半導体層２０８の同じ側、閉じ込め領域６２６を形成することができる薄膜半導体層２０８の下または上に配置することができる。図６は、例示的な３ゲートＴＦＴ６００の側断面図を示す。それぞれ図２および図５に描写された３ゲートＴＦＴ２００および３ゲートＴＦＴ５００とは異なり、図６に描写された３ゲートＴＦＴ６００では、３つのゲート電極すべて−書込みゲート電極６１０、蓄積ゲート電極６１２、および転送ゲート電極６１４−は、薄膜半導体層６０８の上に配置される。３ゲートＴＦＴ２００および３ゲートＴＦＴ５００と同様に、いくつかの実装形態では、ドレイン６０４、書込みゲート電極６１０、蓄積ゲート電極６１２、転送ゲート電極６１４、およびソース６０６は、ドレイン６０４と書込みゲート電極６１０のある程度の垂直重複、書込みゲート電極６１０と蓄積ゲート電極６１２のある程度の垂直重複、蓄積ゲート電極６１２と転送ゲート電極６１４のある程度の垂直重複、転送ゲート電極６１４とソース６０６のある程度の垂直重複が存在するように配置される。この重複により、ゲート電極に印加されるバイアスが切り替えられたとき、高容量結合および電位井戸から電位井戸への半導体層６０８にわたる電荷の効率的な転送が保証される。誘電体層６１６は、ゲート電極を互いから、かつ３ゲートＴＦＴ６００の他の構成要素から絶縁する。３ゲートＴＦＴ６００は、基板６０２上で構築することもできる。
【００５０】
３ゲートＴＦＴ２００と同様に、３ゲートＴＦＴ６００の第１の動作モードでは、バイアス条件は、蓄積ゲート電極６１２が高静電容量状態に構成されて、蓄積ゲート電極６１２に隣接する半導体層６０８の領域６２６内の電荷の転送および蓄積を容易にすることである。反対に、第２の動作モードでは、バイアス条件は、蓄積ゲート電極６１２が低静電容量状態に構成されて、領域６２６からソース６０６を通るピクセル素子２２４または他の負荷への電荷の転送を容易にすることである。
【００５１】
図７は、図２に描写された３ゲートＴＦＴ２００を形成するために使用することができる、例示的な方法７００を描写する流れ図を示す。図５に描写された３ゲートＴＦＴ５００および図６に描写された３ゲートＴＦＴ６００を形成するために、同様の方法を使用することができる。いくつかの実装形態では、方法７００は基板２０２から始まる。たとえば、基板２０２は、ガラス基板またはウェハまたは別の誘電体基板であり得る。ブロック７０２で、蓄積ゲート電極２１２は、たとえば、物理気相堆積プロセス（たとえば、スパッタリング、同時スパッタリング、反応性スパッタリング、もしくは熱蒸着）または上述された他のプロセスのうちのいずれかによって、かつ蓄積ゲート電極２１０、２１２、および２１４を形成するための上述された材料のうちのいずれかを使用して堆積される。いくつかの実装形態では、蓄積ゲート電極２１２は、書込みゲート電極２１０および転送ゲート電極２１４よりも実質的に、または著しく広く、さらには長い。ブロック７０４で、第１の下部誘電体層２１６が、蓄積ゲート電極２１２および基板２０２の他の部分の上に堆積、成長、または場合によっては配置される。たとえば、誘電体層２１６および２１８は、材料の中でも特に、ＳｉＯ、ＳｉＯ２、またはＡｌ２Ｏ３などの酸化物から形成することができ、（より薄いまたはより厚い厚さがいくつかの用途では適正または適切であり得るが）約２００ｎｍの厚さを有することができる。
【００５２】
次に、ブロック７０６で、薄膜半導体層２０８が堆積される。たとえば、いくつかの実装形態では、半導体層２０８は、約１０ナノメートル（ｎｍ）から約１００ｎｍの範囲の厚さを有し、ＩＧＺＯを含む、半導体層２０８を形成するための上述された材料のうちのいずれかから形成することができる。ブロック７０８で、ドレイン２０４およびソース２０６を堆積することができる。いくつかの実装形態では、ドレイン２０４およびソース２０６は、たとえば、モリブデンなどの金属から形成することができる。いくつかの実装形態では、次いで、ブロック７１０で、第２の上部誘電体層２１８が堆積される。最後に、ブロック７１２で、書込みゲート電極２１０および転送ゲート電極２１４を堆積することができる。加えて、いくつかの実装形態では、ドレイン２０４、ソース２０６、ならびにゲート電極２１０、２１２、および２１４のうちの１つまたは複数は、トレースまたは（その部品が誘電体層もしくは他の素子の下に埋め込まれる場合がある）他の導電性手段を介して、金属または金属合金（たとえば、モリブデン（Ｍｏ））から形成され、上述された電気信号のうちの対応する１つにそれぞれの素子を電気的に結合するために使用することができるデバイス接点（図示せず）に、電気的に結合することができる。
【００５３】
上述されたように、ＩＭＯＤディスプレイパネル、および液晶ディスプレイ（ＬＣＤ）などの他の電圧／電荷駆動型ピクセルディスプレイでは、全フレーム用の表示素子を同期して更新することがしばしば必要である。本明細書で開示された実装形態は、特にそのような同期方式で好適または有利であり得るが、これらまたは同様の実装形態は、従来の行ごとの更新方式などの他のフレーム更新方式にも好適である。
【００５４】
説明は、本開示の発明的態様を記載する目的で、いくつかの実装形態を対象とする。しかしながら、本明細書の教示が多数の異なる方法において適用できることを、当業者は容易に認識されよう。記載された実装形態は、動いていようと（たとえば、ビデオ）、静止していようと（たとえば、静止画像）、およびテキストであろうと、グラフィックであろうと、絵であろうと、画像を表示するように構成することができる任意のデバイス、装置、またはシステムにおいて実装することができる。より詳細には、記載された実装形態は、限定はしないが、モバイル電話、マルチメディアインターネット対応携帯電話、モバイルテレビジョン受信機、ワイヤレスデバイス、スマートフォン、Ｂｌｕｅｔｏｏｔｈ（登録商標）デバイス、携帯情報端末（ＰＤＡ）、ワイヤレス電子メール受信機、ハンドヘルドコンピュータまたはポータブルコンピュータ、ネットブック、ノートブック、スマートブック、タブレット、プリンタ、コピー機、スキャナ、ファクシミリデバイス、全地球測位システム（ＧＰＳ）受信機／ナビゲータ、カメラ、（ＭＰ３プレーヤなどの）デジタルメディアプレーヤ、カムコーダ、ゲーム機、腕時計、時計、計算器、テレビジョンモニタ、フラットパネルディスプレイ、電子リーディングデバイス（たとえば、電子リーダ）、コンピュータモニタ、（オドメータおよびスピードメータのディスプレイなどを含む）自動車ディスプレイ、コックピットコントロールおよび／またはコックピットディスプレイ、（車両における後部ビューカメラのディスプレイなどの）カメラビューディスプレイ、電子写真、電子掲示板または電子標示、プロジェクタ、建築物、電子レンジ、冷蔵庫、ステレオシステム、カセットレコーダまたはカセットプレーヤ、ＤＶＤプレーヤ、ＣＤプレーヤ、ＶＣＲ、ラジオ、ポータブルメモリチップ、洗濯機、乾燥機、洗濯／乾燥機、パーキングメータ、（マイクロ電気機械システム（ＭＥＭＳ）を含む電気機械システム（ＥＭＳ）用途、ならびに非ＭＥＭＳ用途などにおける）パッケージング、（１つの宝飾品または衣類上の画像のディスプレイなどの）審美構造物、ならびに様々なＥＭＳデバイスなどの様々な電子デバイスに含まれるか、またはそれらに関連付けられる場合があると考えられる。本明細書の教示は、限定はしないが、電子スイッチングデバイス、無線周波数フィルタ、センサ、加速度計、ジャイロスコープ、動き検知デバイス、磁力計、コンシューマエレクトロニクス用の慣性構成要素、コンシューマエレクトロニクス製品の部品、バラクタ、液晶デバイス、電気泳動デバイス、駆動方式、製造プロセス、および電子テスト機器などのディスプレイ以外の用途で使用することもできる。したがって、本教示は、単に図に描写された実装形態に限定されるものではなく、代わりに、当業者には容易に明らかになるであろう広い適用性を有する。
【００５５】
図８Ａは、分岐干渉変調器（ＩＭＯＤ）ディスプレイデバイスの表示素子のシリーズまたはアレイの中の２つの隣接するＩＭＯＤ表示素子を描写する等角図である。ＩＭＯＤディスプレイデバイスは、ＭＥＭＳなどの１つまたは複数の干渉ＥＭＳの表示素子を含む。これらのデバイスでは、干渉ＭＥＭＳ表示素子は、明状態または暗状態のいずれかで構成することができる。明（「緩和」、「オープン」、または「オン」など）状態では、表示素子は入射可視光の大部分を反射する。逆に、暗（「作動」、「クローズ」、または「オフ」など）状態では、表示素子は入射可視光をほとんど反射しない。ＭＥＭＳ表示素子は、黒および白に加えて、カラーディスプレイを可能にする光の特定の波長で主として反射するように構成することができる。いくつかの実装形態では、複数の表示素子を使用することによって、様々な原色の明度およびグレーの色合いを実現することができる。
【００５６】
ＩＭＯＤディスプレイデバイスは、行と列に配置される場合があるＩＭＯＤ表示素子のアレイを含むことができる。アレイ内の各表示素子は、（光学ギャップ、キャビティ、または光学共鳴キャビティとも呼ばれる）エアギャップを形成するために、互いから可変かつ制御可能な距離に配置される、可動反射層（すなわち、機械層とも呼ばれる可動層）および固定部分反射層（すなわち、固定層）などの、少なくとも１対の反射層および半反射層を含むことができる。可動反射層は、少なくとも２つの位置の間で移動することができる。たとえば、第１の位置、すなわち緩和位置では、可動反射層は固定部分反射層から距離を置いて配置することができる。第２の位置、すなわち作動位置では、可動反射層は部分反射層により近接して配置することができる。２つの層から反射する入射光は、可動反射層の位置および入射光の波長に応じて、強め合うように、または弱め合うように干渉することができ、表示素子ごとに全反射状態または無反射状態のいずれかを引き起こす。いくつかの実装形態では、表示素子は、非作動時に反射状態にあり得るし、可視スペクトル内の光を反射し、作動時に暗状態にあり得るし、可視範囲内の光を吸収および／または弱め合うように干渉する。しかしながら、いくつかの他の実装形態では、ＩＭＯＤ表示素子は、非作動時に暗状態にあり、作動時に反射状態にあり得る。いくつかの実装形態では、印加電圧の導入が表示素子を駆動して状態を変更することができる。いくつかの他の実装形態では、印加電荷が表示素子を駆動して状態を変更することができる。
【００５７】
図８Ａ内のアレイの描写された部分は、ＩＭＯＤ表示素子１２の形態で２つの隣接する干渉ＭＥＭＳ表示素子を含む。（図示された）右側の表示素子１２では、可動反射層１４は、光学スタック１６の近くの、光学スタック１６に隣接する、または光学スタック１６に接触する作動位置に示されている。右側の表示素子１２にわたって印加された電圧Ｖｂｉａｓは、移動するのに十分であり、可動反射層１４を作動位置に維持するのにも十分である。（図示された）左側の表示素子１２では、可動反射層１４は、部分反射層を含む光学スタック１６から（設計パラメータに基づいてあらかじめ決定される場合がある）距離を置いた緩和位置に示されている。左側の表示素子１２にわたって印加された電圧Ｖ０は、右側の表示素子１２の作動位置のような作動位置への可動反射層１４の作動を引き起こすには不十分である。
【００５８】
図８Ａでは、ＩＭＯＤ表示素子１２の反射特性が、概して、ＩＭＯＤ表示素子１２に入射する光１３と、左側の表示素子１２から反射する光１５とを示す矢印を用いて示されている。表示素子１２に入射する光１３の大部分は、透明基板２０を通り光学スタック１６に向かって伝達される場合がある。光学スタック１６に入射する光の一部分は、光学スタック１６の部分反射層を通って伝達される場合があり、一部分は反射され、透明基板２０を通って戻ることになる。光学スタック１６を通って伝達された光１３の一部分は、可動反射層１４から反射される場合があり、透明基板２０に向かって（かつそれを通って）戻ることになる。光学スタック１６の部分反射層から反射された光と可動反射層１４から反射された光との間の（強め合う及び／または弱め合う）干渉は、デバイスの表示側または基板側の表示素子１２から反射される光１５の波長の強度を部分的に決定することになる。いくつかの実装形態では、透明基板２０は、（時々ガラスプレートまたはガラスパネルと呼ばれる）ガラス基板であり得る。ガラス基板は、たとえば、ホウケイ酸ガラス、ソーダ石灰ガラス、石英、パイレックス（登録商標）、もしくは他の適切なガラス材料であり得るし、またはそれらを含む場合がある。いくつかの実装形態では、ガラス基板は、０．３、０．５、または０．７ミリメートルの厚さを有する場合があるが、いくつかの実装形態では、ガラス基板は、（数１０ミリメートルのように）より厚いか、または（０．３ミリメートル未満のように）より薄い可能性がある。いくつかの実装形態では、ポリカーボネート、アクリル、ポリエチレンテレフタラート（ＰＥＴ）、またはポリエーテルエーテルケトン（ＰＥＥＫ）の基板などの非ガラス基板を使用することができる。そのような実装形態では、非ガラス基板は、０．７ミリメートルよりも小さい厚さを有する可能性があるが、基板は設計の考察に応じてより厚い場合がある。いくつかの実装形態では、金属箔またはステンレス鋼ベースの基板などの不透明基板を使用することができる。たとえば、固定反射層と部分透過および部分反射である可動層を含む反転ＩＭＯＤベースのディスプレイは、図８Ａの表示素子１２とは反対側の基板から見られるように構成される場合があり、不透明基板によって支持される場合がある。
【００５９】
光学スタック１６は、単一の層またはいくつかの層を含むことができる。それらの層は、電極層、部分反射および部分透過層、ならびに透明な誘電体層のうちの１つまたは複数を含むことができる。いくつかの実装形態では、光学スタック１６は、電気伝導性であり、部分透明および部分反射であり、たとえば、透明基板２０に上記の層のうちの１つまたは複数を堆積させることによって、作製される場合がある。電極層は、様々な金属、たとえばインジウムスズ酸化物（ＩＴＯ）などの様々な材料から形成することができる。部分反射層は、様々な金属（たとえば、クロムおよび／またはモリブデン）、半導体、ならびに誘電体などの部分的に反射性である様々な材料から形成することができる。部分反射層は、材料の１つまたは複数の層から形成することができ、それらの層の各々は、単一の材料または材料の組合せから形成することができる。いくつかの実装形態では、光学スタック１６のいくつかの部分は、部分的光吸収体と電気導体の両方として働く、金属または半導体の単一の半透明な層を含むことができるが、（たとえば、光学スタック１６または表示素子の他の構造の）異なる、電気的により伝導性の高い層または部分が、ＩＭＯＤ表示素子間で信号をバスで運ぶように働くことができる。光学スタック１６は、１つまたは複数の導電層または電気伝導性／部分的吸収層をカバーする、１つまたは複数の絶縁層または誘電体層を含むこともできる。
【００６０】
いくつかの実装形態では、光学スタック１６の層のうちの少なくともいくつかは、以下でさらに記載されるように、平行ストリップにパターン化することができ、ディスプレイデバイス内の行電極を形成することができる。当業者によって理解されるように、「パターン化」という用語は、本明細書では、マスキングプロセスならびにエッチングプロセスを指すために使用される。いくつかの実装形態では、アルミニウム（Ａｌ）などの高い伝導性および反射性の材料が可動反射層１４に使用される場合があり、これらのストリップはディスプレイデバイス内の列電極を形成することができる。可動反射層１４は、（光学スタック１６の行電極に直交する）１つまたは複数の堆積された金属層の一連の平行ストリップとして形成されて、図示されたポスト１８などの担体の上に堆積された列と、ポスト１８間に配置された介在する犠牲材料とを形成することができる。犠牲材料がエッチング除去されたとき、画定されたギャップ１９または光キャビティを、可動反射層１４と光学スタック１６との間に形成することができる。いくつかの実装形態では、ポスト１８間の間隔は約１〜１０００ｎｍであり得るし、一方、ギャップ１９は約１０，０００オングストローム（Å）未満であり得る。
【００６１】
いくつかの実装形態では、各ＩＭＯＤ表示素子は、作動状態にあろうと緩和状態にあろうと、固定反射層および可動反射層によって形成されるキャパシタとして考えることができる。電圧が印加されないとき、可動反射層１４は、図８Ａ内の左側の表示素子１２によって示されるように、機械的に緩和した状態にとどまり、可動反射層１４と光学スタック１６との間にギャップ１９が存在する。しかしながら、電位差すなわち電圧が、選択された行および列のうちの少なくとも１つに印加されたとき、対応する表示素子にある行電極と列電極との交点に形成されたキャパシタは帯電し、静電気力がそれらの電極を引き合わせる。印加された電圧がしきい値を超えた場合、可動反射層１４は変形し、光学スタック１６の近くに、またはその反対方向に移動することができる。光学スタック１６内の誘電体層（図示せず）は、図８Ａ内の右側の作動表示素子１２によって示されるように、層１４と層１６との間の短絡を防止し、分離距離を制御することができる。その挙動は、印加電位差の極性にかかわらず同じであり得る。いくつかの事例では、アレイ内の一連の表示素子が「行」または「列」と呼ばれる場合があるが、ある方向を「行」と呼び、別の方向を「列」と呼ぶことは恣意的であることを、当業者は容易に理解されよう。言い換えれば、いくつかの配向では、行は列と見なすことができ、列は行であると見なすことができる。いくつかの実装形態では、行は「コモン」ラインと呼ばれる場合があり、列は「セグメント」ラインと呼ばれる場合があり、逆の場合もあり得る。さらに、表示素子は、直交する行および列に一様に配置される（「アレイ」）か、または、たとえば、互いに対して一定の位置オフセットを有する、非線形構成で配置される（「モザイク」）場合がある。「アレイ」および「モザイク」という用語は、いずれかの構成を指す場合がある。したがって、ディスプレイは、「アレイ」または「モザイク」を含むものとして言及されるが、その素子自体は、いかなる事例においても、互いに直交して配置される必要がなく、または一様な分布で配設される必要がないが、非対称形状および不均等に分布された素子を有する配置を含む場合がある。
【００６２】
図８Ｂは、ＩＭＯＤ表示素子の３つの素子アレイによる３つの素子を含むＩＭＯＤベースのディスプレイを組み込んだ電子デバイスを示すシステムブロック図である。電子デバイスは、１つまたは複数のソフトウェアモジュールを実行するように構成される場合があるプロセッサ２１を含む。オペレーティングシステムを実行することに加えて、プロセッサ２１は、ウェブブラウザ、電話アプリケーション、電子メールプログラム、または任意の他のソフトウェアアプリケーションを含む、１つまたは複数のソフトウェアアプリケーションを実行するように構成される場合がある。
【００６３】
プロセッサ２１は、アレイドライバ２２と通信するように構成することができる。アレイドライバ２２は、たとえば、ディスプレイアレイまたはディスプレイパネル３０に信号を供給する行ドライバ回路２４および列ドライバ回路２６を含むことができる。図８Ａに示されたＩＭＯＤディスプレイデバイスの断面が、図８Ｂでは線１−１によって示されている。図８Ｂは理解しやすいようにＩＭＯＤ表示素子の３×３アレイを示しているが、ディスプレイアレイ３０は、大多数のＩＭＯＤ表示素子を含んでいる場合があり、列内のＩＭＯＤ表示素子の数とは異なる数のＩＭＯＤ表示素子を行内に有する場合があり、逆の場合もあり得る。
【００６４】
図９Ａおよび図９Ｂは、複数のＩＭＯＤ表示素子を含むディスプレイデバイス４０を示すシステムブロック図である。ディスプレイデバイス４０は、たとえば、スマートフォン、携帯電話、またはモバイル電話であり得る。しかしながら、ディスプレイデバイス４０の同じ構成要素、またはその若干異なる形態は、テレビジョン、コンピュータ、タブレット、電子リーダ、ハンドヘルドデバイス、およびポータブルメディアデバイスなどの様々なタイプのディスプレイデバイスでもある。
【００６５】
ディスプレイデバイス４０は、ハウジング４１、ディスプレイ３０、アンテナ４３、スピーカ４５、入力デバイス４８、およびマイクロフォン４６を含む。ハウジング４１は、射出成形および真空成形を含む様々な製造プロセスのうちのいずれかから形成することができる。加えて、ハウジング４１は、限定はしないが、プラスチック、金属、ガラス、ゴム、およびセラミック、またはそれらの組合せを含む、様々な材料のうちのいずれかから作成することができる。ハウジング４１は、異なる色の、または異なるロゴ、ピクチャ、もしくはシンボルを含む、他の取外し可能な部分と交換され得る、取外し可能な部分（図示せず）を含むことができる。
【００６６】
ディスプレイ３０は、本明細書に記載されたように、双安定ディスプレイまたはアナログディスプレイを含む様々なデバイスのうちのいずれかであり得る。ディスプレイ３０はまた、プラズマ、ＥＬ、ＯＬＥＤ、ＳＴＮ  ＬＣＤ、もしくはＴＦＴ  ＬＣＤなどのフラットパネルディスプレイ、またはＣＲＴもしくは他の管デバイスなどの非フラットパネルディスプレイを含むように構成することができる。加えて、ディスプレイ３０は、本明細書に記載されたＩＭＯＤベースのディスプレイを含むことができる。
【００６７】
ディスプレイデバイス４０の構成要素が、図９Ａに概略的に示されている。ディスプレイデバイス４０はハウジング４１を含み、その中に少なくとも部分的に密閉されたさらなる構成要素を含むことができる。たとえば、ディスプレイデバイス４０はネットワークインターフェース２７を含み、ネットワークインターフェース２７はアンテナ４３を含み、アンテナ４３はトランシーバ４７に結合することができる。ネットワークインターフェース２７は、ディスプレイデバイス４０に表示される可能性がある画像データ用のソースであり得る。したがって、ネットワークインターフェース２７は画像ソースモジュールの一例であるが、プロセッサ２１および入力デバイス４８も画像ソースモジュールとして働くことができる。トランシーバ４７はプロセッサ２１に接続され、プロセッサ２１は調整ハードウェア５２に接続される。調整ハードウェア５２は、（信号をフィルタリングするか、または場合によっては操作するなど）信号を調整するように構成することができる。調整ハードウェア５２は、スピーカ４５およびマイクロフォン４６に接続することができる。プロセッサ２１は、入力デバイス４８およびドライバコントローラ２９に接続することもできる。ドライバコントローラ２９は、フレームバッファ２８およびアレイドライバ２２に結合することができ、アレイドライバ２２は、次にディスプレイアレイ３０に結合することができる。図９Ａに明示されていない要素を含む、ディスプレイデバイス４０内の１つまたは複数の要素は、メモリデバイスとして機能するように構成することができ、プロセッサ２１と通信するように構成することができる。いくつかの実装形態では、電源５０は、特定のディスプレイデバイス４０の設計物内の実質的にすべての構成要素に電力を供給することができる。
【００６８】
ネットワークインターフェース２７は、ディスプレイデバイス４０がネットワークを介して１つまたは複数のデバイスと通信できるように、アンテナ４３およびトランシーバ４７を含む。ネットワークインターフェース２７は、たとえば、プロセッサ２１のデータ処理要件を緩和するいくつかの処理能力を有する場合もある。アンテナ４３は、信号を送信および受信することができる。いくつかの実装形態では、アンテナ４３は、ＩＥＥＥ１６．１１（ａ）、（ｂ）、もしくは（ｇ）を含むＩＥＥＥ１６．１１規格、またはＩＥＥＥ  ８０２．８ａ、ｂ、ｇ、ｎを含むＩＥＥＥ８０２．１１規格、およびそのさらなる実装形態に従って、ＲＦ信号を送信および受信する。いくつかの他の実装形態では、アンテナ４３は、Ｂｌｕｅｔｏｏｔｈ（登録商標）規格に従って、ＲＦ信号を送信および受信する。携帯電話の場合、アンテナ４３は、符号分割多元接続（ＣＤＭＡ）、周波数分割多元接続（ＦＤＭＡ）、時分割多元接続（ＴＤＭＡ）、Ｇｌｏｂａｌ  Ｓｙｓｔｅｍ  ｆｏｒ  Ｍｏｂｉｌｅ  ｃｏｍｍｕｎｉｃａｔｉｏｎｓ（ＧＳＭ（登録商標））、ＧＳＭ（登録商標）／汎用パケット無線サービス（ＧＰＲＳ）、拡張データＧＳＭ（登録商標）環境（ＥＤＧＥ）、地上基盤無線（ＴＥＴＲＡ）、広帯域ＣＤＭＡ（Ｗ−ＣＤＭＡ）、Ｅｖｏｌｕｔｉｏｎ  Ｄａｔａ  Ｏｐｔｉｍｉｚｅｄ（ＥＶ−ＤＯ）、１ｘＥＶ−ＤＯ、ＥＶ−ＤＯ  Ｒｅｖ  Ａ、ＥＶ−ＤＯ  Ｒｅｖ  Ｂ、高速パケットアクセス（ＨＳＰＡ）、高速ダウンリンクパケットアクセス（ＨＳＤＰＡ）、高速アップリンクパケットアクセス（ＨＳＵＰＡ）、発展型高速パケットアクセス（ＨＳＰＡ＋）、Ｌｏｎｇ  Ｔｅｒｍ  Ｅｖｏｌｕｔｉｏｎ（ＬＴＥ）、ＡＭＰＳ、または３Ｇ、４Ｇ、もしくは５Ｇの技術を利用するシステムなどのワイヤレスネットワーク内で通信するために使用される他の既知の信号を受信するように設計することができる。トランシーバ４７は、アンテナ４３から受信された信号を、プロセッサ２１によって受信され、さらにプロセッサ２１によって操作され得るように前処理することができる。トランシーバ４７はまた、プロセッサ２１から受信された信号を、アンテナ４３を介してディスプレイデバイス４０から送信され得るように処理することができる。
【００６９】
いくつかの実装形態では、トランシーバ４７は、受信機によって置き換えることができる。加えて、いくつかの実装形態では、ネットワークインターフェース２７は、プロセッサ２１に送られるべき画像データを記憶または生成することができる画像ソースによって置き換えることができる。プロセッサ２１は、ディスプレイデバイス４０の動作全体を制御することができる。プロセッサ２１は、圧縮された画像データなどのデータを、ネットワークインターフェース２７または画像ソースから受信し、そのデータを生の画像データに、または生の画像データに容易に加工できるフォーマットに加工する。プロセッサ２１は、加工されたデータをドライバコントローラ２９に、または記憶用にフレームバッファ２８に送ることができる。生データは、通常、画像内の各ロケーションにある画像特性を識別する情報を指す。たとえば、そのような画像特性には、色、飽和度、およびグレースケールレベルが含まれ得る。
【００７０】
プロセッサ２１は、ディスプレイデバイス４０の動作を制御するために、マイクロコントローラ、ＣＰＵ、または論理ユニットを含むことができる。調整ハードウェア５２は、スピーカ４５に信号を送信するための、およびマイクロフォン４６から信号を受信するための、増幅器およびフィルタを含む場合がある。調整ハードウェア５２は、ディスプレイ４０内の個別構成要素であり得るし、またはプロセッサ２１もしくは他の構成要素に組み込まれる場合がある。
【００７１】
ドライバコントローラ２９は、プロセッサ２１によって生成された生画像データを、直接プロセッサ２１から、またはフレームバッファ２８から取得することができ、かつ生画像データをアレイドライバ２２への高速送信向けに適切に再フォーマットすることができる。いくつかの実装形態では、ドライバコントローラ２９は、生画像データがディスプレイアレイ３０にわたってスキャンするのに適した時間順序を有するように、ラスタ様フォーマットを有するデータフローに生画像データを再フォーマットすることができる。次いで、ドライバコントローラ２９は、フォーマットされた情報をアレイドライバ２２に送る。ＬＣＤコントローラなどのドライバコントローラ２９は、しばしば、スタンドアロン集積回路（ＩＣ）としてシステムプロセッサ２１に関連付けられるが、そのようなコントローラは多くの方法で実装することができる。たとえば、コントローラは、ハードウェアとしてプロセッサ２１に埋め込まれるか、ソフトウェアとしてプロセッサ２１に埋め込まれるか、またはアレイドライバ２２とともにハードウェアに完全に統合される場合がある。
【００７２】
アレイドライバ２２は、ドライバコントローラ２９からフォーマットされた情報を受信することができ、表示素子のディスプレイのｘ−ｙマトリクスから来る数百、場合によっては数千（またはそれよりも多く）のリード線に１秒当たり多数回適用される波形の並行セットに、ビデオデータを再フォーマットすることができる。
【００７３】
いくつかの実装形態では、ドライバコントローラ２９、アレイドライバ２２、およびディスプレイアレイ３０は、本明細書に記載されたディスプレイのタイプのうちのいずれかに適している。たとえば、ドライバコントローラ２９は、従来のディスプレイコントローラ、または（ＩＭＯＤ表示素子コントローラなどの）双安定ディスプレイコントローラであり得る。加えて、アレイドライバ２２は、従来のドライバ、または（ＩＭＯＤ表示素子ドライバなどの）双安定ディスプレイドライバであり得る。その上、ディスプレイアレイ３０は、従来のディスプレイアレイ、または（ＩＭＯＤ表示素子のアレイを含むディスプレイなどの）双安定ディスプレイアレイであり得る。いくつかの実装形態では、ドライバコントローラ２９は、アレイドライバ２２と一体化することができる。そのような実装形態は、高集積システム、たとえば、モバイルフォン、ポータブル電子デバイス、腕時計、または小面積ディスプレイにおいて有用であり得る。
【００７４】
いくつかの実装形態では、入力デバイス４８は、たとえば、ユーザがディスプレイデバイス４０の動作を制御することを可能にするように構成することができる。入力デバイス４８は、ＱＷＥＲＴＹキーボードもしくは電話キーパッドなどのキーパッド、ボタン、スイッチ、ロッカー、タッチセンサ式スクリーン、ディスプレイアレイ３０と一体化されたタッチセンサ式スクリーン、または、感圧膜もしくは感熱膜を含むことができる。マイクロフォン４６は、ディスプレイデバイス４０用の入力デバイスとして構成することができる。いくつかの実装形態では、ディスプレイデバイス４０の動作を制御するために、マイクロフォン４６を介するボイスコマンドを使用することができる。
【００７５】
電源５０は様々なエネルギー蓄積デバイスを含むことができる。たとえば、電源５０は、ニッケルカドミウムバッテリまたはリチウムイオンバッテリなどの充電式バッテリであり得る。充電式バッテリを使用する実装形態では、充電式バッテリは、たとえば、壁コンセントまたは光起電性のデバイスもしくはアレイから来る電力を使用して充電可能であり得る。代替として、充電式バッテリはワイヤレス充電可能であり得る。電源５０はまた、再生可能エネルギー源、キャパシタ、または、プラスチック太陽電池もしくは太陽電池塗料を含む太陽電池であり得る。電源５０はまた、壁コンセントから電力を受け取るように構成することができる。
【００７６】
いくつかの実装形態では、制御プログラマビリティは、電子ディスプレイシステム内のいくつかの場所に位置することができるドライバコントローラ２９内に存在する。いくつかの他の実装形態では、制御プログラマビリティは、アレイドライバ２２内に存在する。上述された最適化は、任意の数のハードウェアおよび／またはソフトウェアの構成要素において、ならびに様々な構成において実装することができる。
【００７７】
本明細書で使用する、項目のリストの「少なくとも１つ」を参照するフレーズは、単一のメンバを含む、それらの項目の任意の組合せを指す。一例として、「ａ、ｂ、またはｃのうちの少なくとも１つ」は、ａ、ｂ、ｃ、ａ−ｂ、ａ−ｃ、ｂ−ｃ、およびａ−ｂ−ｃを包含するものである。
【００７８】
本明細書で開示された実装形態に関して記載された、様々な例示的な論理、論理ブロック、モジュール、回路、およびアルゴリズムステップは、電子ハードウェア、コンピュータソフトウェア、または両方の組合せとして実装される場合がある。ハードウェアとソフトウェアの互換性が、概して機能に関して記載され、上述された様々な例示的な構成要素、ブロック、モジュール、回路、およびステップにおいて示された。そのような機能がハードウェアとして実装されるか、またはソフトウェアとして実装されるかは、特定の適用例および全体的なシステムに課された設計制約に依存する。
【００７９】
本明細書で開示された態様に関して記載された、様々な例示的な論理、論理ブロック、モジュール、および回路を実装するために使用されるハードウェアおよびデータ処理装置は、汎用シングルチッププロセッサもしくは汎用マルチチッププロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）もしくは他のプログラマブル論理デバイス、個別ゲートもしくはトランジスタ論理、個別ハードウェア構成要素、または、本明細書に記載された機能を実行するように設計されたそれらの任意の組合せで、実装または実行することができる。汎用プロセッサは、マイクロプロセッサ、または任意の従来のプロセッサ、コントローラ、マイクロコントローラ、もしくは状態機械であり得る。プロセッサはまた、ＤＳＰとマイクロプロセッサとの組合せ、複数のマイクロプロセッサ、ＤＳＰコアと連携する１つもしくは複数のマイクロプロセッサ、または任意の他のそのような構成などの、コンピューティングデバイスの組合せとして実装することができる。いくつかの実装形態では、特定のステップおよび方法は、所与の機能に固有である回路によって実行することができる。
【００８０】
１つまたは複数の態様では、記載された機能は、本明細書で開示された構造およびそれらの構造的均等物を含む、ハードウェア、デジタル電子回路、コンピュータソフトウェア、ファームウェアで、またはそれらの任意の組合せで実装することができる。本明細書に記載された主題の実装形態はまた、１つまたは複数のコンピュータプログラムとして、すなわち、データ処理装置が実行するためにコンピュータ記憶媒体上に符号化された、またはデータ処理装置の動作を制御するための、コンピュータプログラム命令の１つまたは複数のモジュールとして実装することができる。
【００８１】
本開示に記載された実装形態に対する様々な修正は、当業者には容易に明らかであり得るし、本明細書で定義された一般原理は、本開示の趣旨または範囲から逸脱することなく、他の実装形態に適用することができる。したがって、特許請求の範囲は、本明細書で示された実装形態に限定されるものではなく、本開示、ならびに本明細書で開示された原理および新規の特徴に一致する、最も広い範囲を与えられるべきである。加えて、「上部」および「下部」という用語は、図の説明を簡単にするために時々使用され、適切に配向されたページ上の図の配向に対応する相対位置を示すが、たとえば、実装されたＩＭＯＤ表示素子の適切な配向を反映しない場合があることを、当業者は容易に諒解されよう。
【００８２】
別々の実装形態の文脈で本明細書に記載されているいくつかの特徴は、単一の実装形態において組合せで実装することもできる。反対に、単一の実装形態の文脈で記載されている様々な特徴は、複数の実装形態において別個に、または任意の適切な部分組合せで実装することもできる。その上、特徴は、いくつかの組合せで働くものとして上述され、初めにそのように請求される場合さえあるが、請求される組合せからの１つまたは複数の特徴は、場合によってはその組合せから削除され得るし、請求される組合せは、部分組合せ、または部分組合せの変形形態を対象とする場合がある。
【００８３】
同様に、動作は特定の順序で図面に描写されているが、そのような動作は、望ましい結果を達成するために、示された特定の順序で、もしくは順番に実行される必要がないこと、またはすべての図示された動作が実行される必要があるとは限らないことを、当業者は容易に認識されよう。さらに、図面は、流れ図の形態で１つまたは複数の例示的なプロセスを概略的に描写する場合がある。しかしながら、描写されていない他の動作を、概略的に示された例示的なプロセスに組み込むことができる。たとえば、１つまたは複数の追加の動作は、示された動作のいずれかの前、示された動作のいずれかの後、示された動作のいずれかと同時に、または示された動作のいずれかの間に実行することができる。いくつかの状況では、マルチタスキングおよび並列処理が有利であり得る。その上、上述された実装形態における様々なシステム構成要素の分離は、すべての実装形態でそのような分離を要求するものとして理解されるべきでなく、記載されたプログラム構成要素およびシステムは、一般に、単一のソフトウェア製品に一緒に統合されるか、または複数のソフトウェア製品にパッケージ化できることを理解されたい。加えて、他の実装形態が以下の特許請求の範囲内に入る。場合によっては、特許請求の範囲に列挙されるアクションは、異なる順序で実行され、依然望ましい結果を達成することができる。
【符号の説明】
【００８４】
１  線
１２  ＩＭＯＤ表示素子
１３  入射する光
１４  可動反射層
１５  反射する光
１６  光学スタック
１８  ポスト
１９  ギャップ
２０  透明基板
２１  プロセッサ
２２  アレイドライバ
２４  行ドライバ回路
２６  列ドライバ回路
２７  ネットワークインターフェース
２８  フレームバッファ
２９  ドライバコントローラ
３０  ディスプレイアレイまたはディスプレイパネル
４０  ディスプレイデバイス
４１  ハウジング
４３  アンテナ
４５  スピーカ
４６  マイクロフォン
４７  トランシーバ
４８  入力デバイス
５０  電源
５２  調整ハードウェア
１００  ＭＯＳＦＥＴ
１０２  半導体基板
１０４  ドレイン
１０５  ドレインコンタクト
１０６  ソース
１０７  ソースコンタクト
１０８  ゲート電極
１１０  誘電絶縁層
１１２  チャネル領域
１１４  半導体−誘電体界面
２００  ３ゲートＴＦＴ
２０２  基板
２０４  ドレイン
２０６  ソース
２０８  薄膜半導体層
２１０  第１の「書込み」ゲート電極
２１２  第２の「蓄積」ゲート電極
２１４  第３の「転送」ゲート電極
２１６  第１の（または下部）誘電体層
２１８  第２の（または上部）誘電体層
２２０  上面
２２２  下面
２２４  ピクセル素子
２２６  領域
２２８  スイッチ
５００  ３ゲートＴＦＴ
５０２  基板
５０４  ドレイン
５０６  ソース
５０８  薄膜半導体層
５１０  第１の「書込み」ゲート電極
５１２  第２の「蓄積」ゲート電極
５１４  第３の「転送」ゲート電極
５１６  第１の（または下部）誘電体層
５１８  第２の（または上部）誘電体層
５２０  上面
５２２  下面
６００  ３ゲートＴＦＴ
６０２  基板
６０４  ドレイン
６０６  ソース
６０８  薄膜半導体層
６１０  書込みゲート電極
６１２  蓄積ゲート電極
６１４  転送ゲート電極
６１６  誘電体層
６２６  領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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