(57)【特許請求の範囲】
【請求項１】
入力トランジスタの差動ペアと、
前記差動ペアの第１のトランジスタに結合されたトランジスタの第１のペアと、前記差動ペアの第２のトランジスタに結合されたトランジスタの第２のペアとを含むカスコード回路と、
前記カスコード回路のトランジスタの前記第１のペアに結合された第１のトランジスタと、前記カスコード回路のトランジスタの前記第２のペアに結合された第２のトランジスタとを含む別のカスコード回路と、
を備え、
前記カスコード回路のトランジスタの前記第１のペアの第１のトランジスタ及び第２のトランジスタの各々が、前記入力トランジスタの前記差動ペアの前記第１のトランジスタのドレインに結合されたソースを含み、
前記カスコード回路のトランジスタの前記第１のペアの前記第１のトランジスタが、前記別のカスコード回路の前記第１のトランジスタのドレインに結合されたドレインを含み、前記カスコード回路のトランジスタの前記第１のペアの前記第２のトランジスタが、前記別のカスコード回路の前記第１のトランジスタのソースに結合されたドレインを含み、
前記カスコード回路のトランジスタの前記第２のペアの第１のトランジスタ及び第２のトランジスタの各々が、前記入力トランジスタの前記差動ペアの前記第２のトランジスタのドレインに結合されたソースを含み、
前記カスコード回路のトランジスタの前記第２のペアの前記第１のトランジスタが、前記別のカスコード回路の前記第２のトランジスタのドレインに結合されたドレインを含み、前記カスコード回路のトランジスタの前記第２のペアの前記第２のトランジスタが、前記別のカスコード回路の前記第２のトランジスタのソースに結合されたドレインを含む、
装置。
【請求項２】
前記別のカスコード回路の前記第１のトランジスタと前記別のカスコード回路の前記第２のトランジスタとが、共通ゲート電圧を受けるように構成された、請求項１に記載の装置。
【請求項３】
入力トランジスタの差動ペアと、ここで、前記入力トランジスタの前記差動ペアが、第１の入力電圧を受けるように構成されたトランジスタの第１のペアと、第２の入力電圧を受けるように構成されたトランジスタの第２のペアとを含む、
前記差動ペアのトランジスタの前記第１のペアに結合されたトランジスタの第１のペアと、前記差動ペアのトランジスタの前記第２のペアに結合されたトランジスタの第２のペアとを含むカスコード回路と、
前記カスコード回路のトランジスタの前記第１のペアに結合された第１のトランジスタと、前記カスコード回路のトランジスタの前記第２のペアに結合された第２のトランジスタとを含む別のカスコード回路と、
を備え、
前記入力トランジスタの前記差動ペアのトランジスタの前記第１のペアの第１のトランジスタのドレイン、および前記入力トランジスタの前記差動ペアのトランジスタの前記第１のペアの第２のトランジスタのドレインが、それぞれ前記カスコード回路のトランジスタの前記第１のペアの第１のトランジスタのソース、および前記カスコード回路のトランジスタの前記第１のペアの第２のトランジスタのソースに結合され、
前記入力トランジスタの前記差動ペアのトランジスタの前記第２のペアの第１のトランジスタのドレイン、および前記入力トランジスタの前記差動ペアのトランジスタの前記第２のペアの第２のトランジスタのドレインが、それぞれ前記カスコード回路のトランジスタの前記第２のペアの第１のトランジスタのソース、および前記カスコード回路のトランジスタの前記第２のペアの第２のトランジスタのソースに結合され、
前記カスコード回路のトランジスタの前記第１のペアの前記第１のトランジスタが、前記別のカスコード回路の前記第１のトランジスタのドレインに結合されたドレインを含み、前記カスコード回路のトランジスタの前記第１のペアの前記第２のトランジスタが、前記別のカスコード回路の前記第１のトランジスタのソースに結合されたドレインを含み、
前記カスコード回路のトランジスタの前記第２のペアの前記第１のトランジスタが、前記別のカスコード回路の前記第２のトランジスタのドレインに結合されたドレインを含み、前記カスコード回路のトランジスタの前記第２のペアの前記第２のトランジスタが、前記別のカスコード回路の前記第２のトランジスタのソースに結合されたドレインを含む、
装置。
【請求項４】
前記入力トランジスタの前記差動ペアのトランジスタの前記第１のペアの各トランジスタと前記入力トランジスタの前記差動ペアのトランジスタの前記第２のペアの各トランジスタとが、共通電流源に結合されたソースを含む、請求項３に記載の装置。
【請求項５】
前記差動ペアの前記第１のトランジスタに結合されたトランジスタの前記第１のペアが、第１の出力を生成するために第１の複数の電流経路を形成し、前記差動ペアの前記第２のトランジスタに結合されたトランジスタの前記第２のペアが、第２の出力を生成するために第２の複数の電流経路を形成する、請求項１に記載の装置。
【請求項６】
前記第１の複数の電流経路が、
電流源から前記入力トランジスタの前記差動ペアの少なくとも１つのトランジスタと前記カスコード回路のトランジスタの前記第１のペアの前記第１のトランジスタとを通って前記別のカスコード回路の前記第１のトランジスタのドレインまで延びる第１の電流経路と、
前記電流源から前記入力トランジスタの前記差動ペアの前記少なくとも１つのトランジスタと前記カスコード回路のトランジスタの前記第１のペアの前記第２のトランジスタとを通って前記別のカスコード回路の前記第１のトランジスタのソースまで延びる第２の電流経路と
を備える、請求項５に記載の装置。
【請求項７】
前記第２の複数の電流経路が、
前記電流源から前記入力トランジスタの前記差動ペアの少なくとも１つの他のトランジスタと前記カスコード回路のトランジスタの前記第２のペアの前記第１のトランジスタとを通って前記別のカスコード回路の前記第２のトランジスタのドレインまで延びる第３の電流経路と、
前記電流源から前記入力トランジスタの前記差動ペアの前記少なくとも１つの他のトランジスタと前記カスコード回路のトランジスタの前記第２のペアの前記第２のトランジスタとを通って前記別のカスコード回路の前記第２のトランジスタのソースまで延びる第４の電流経路と
を備える、請求項６に記載の装置。
【請求項８】
入力トランジスタの差動ペアにおいて入力電圧を受けることと、
前記差動ペアの第１のトランジスタに結合されたトランジスタの第１のペアと、前記差動ペアの第２のトランジスタに結合されたトランジスタの第２のペアとを含むカスコード回路においてバイアス電圧を受けることと、
を備え、
前記カスコード回路のトランジスタの前記第１のペアの第１のトランジスタ及び第２のトランジスタの各々が、入力トランジスタの前記差動ペアの前記第１のトランジスタのドレインに結合されたソースを含み、
前記カスコード回路のトランジスタの前記第１のペアの前記第１のトランジスタが、別のカスコード回路の第１のトランジスタのドレインに結合されたドレインを含み、前記カスコード回路のトランジスタの前記第１のペアの前記第２のトランジスタが、前記別のカスコード回路の前記第１のトランジスタのソースに結合されたドレインを含み、
前記カスコード回路のトランジスタの前記第２のペアの第１のトランジスタ及び第２のトランジスタの各々が、入力トランジスタの前記差動ペアの前記第２のトランジスタのドレインに結合されたソースを含み、
前記カスコード回路のトランジスタの前記第２のペアの前記第１のトランジスタが、前記別のカスコード回路の第２のトランジスタのドレインに結合されたドレインを含み、前記カスコード回路のトランジスタの前記第２のペアの前記第２のトランジスタが、前記別のカスコード回路の前記第２のトランジスタのソースに結合されたドレインを含む、
方法。
【請求項９】
入力トランジスタの差動ペアにおいて入力電圧を受けることと、ここで、前記差動ペアが、第１の入力電圧を受けるように構成されたトランジスタの第１のペアと、第２の入力電圧を受けるように構成されたトランジスタの第２のペアとを含み、
前記差動ペアのトランジスタの前記第１のペアに結合されたトランジスタの第１のペアと、前記差動ペアのトランジスタの前記第２のペアに結合されたトランジスタの第２のペアとを含むカスコード回路においてバイアス電圧を受けることと、
を備え、
入力トランジスタの前記差動ペアのトランジスタの前記第１のペアの第１のトランジスタのドレイン、および入力トランジスタの前記差動ペアのトランジスタの前記第１のペアの第２のトランジスタのドレインが、それぞれ前記カスコード回路のトランジスタの前記第１のペアの第１のトランジスタのソース、および前記カスコード回路のトランジスタの前記第１のペアの第２のトランジスタのソースに結合され、
入力トランジスタの前記差動ペアのトランジスタの前記第２のペアの第１のトランジスタのドレイン、および入力トランジスタの前記差動ペアのトランジスタの前記第２のペアの第２のトランジスタのドレインが、それぞれ前記カスコード回路のトランジスタの前記第２のペアの第１のトランジスタのソース、および前記カスコード回路のトランジスタの前記第２のペアの第２のトランジスタのソースに結合され、
前記カスコード回路のトランジスタの前記第１のペアの前記第１のトランジスタが、別のカスコード回路の第１のトランジスタのドレインに結合されたドレインを含み、前記カスコード回路のトランジスタの前記第１のペアの前記第２のトランジスタが、前記別のカスコード回路の前記第１のトランジスタのソースに結合されたドレインを含み、
前記カスコード回路のトランジスタの前記第２のペアの前記第１のトランジスタが、前記別のカスコード回路の第２のトランジスタのドレインに結合されたドレインを含み、前記カスコード回路のトランジスタの前記第２のペアの前記第２のトランジスタが、前記別のカスコード回路の前記第２のトランジスタのソースに結合されたドレインを含む、
方法。
【請求項１０】
入力トランジスタの差動ペアにおいて入力電圧を受けるための手段と、
前記差動ペアの第１のトランジスタに結合されたトランジスタの第１のペアと、前記差動ペアの第２のトランジスタに結合されたトランジスタの第２のペアとを含むカスコード回路においてバイアス電圧を受けるための手段と、
を備え、
前記カスコード回路のトランジスタの前記第１のペアの第１のトランジスタ及び第２のトランジスタの各々が、入力トランジスタの前記差動ペアの前記第１のトランジスタのドレインに結合されたソースを含み、
前記カスコード回路のトランジスタの前記第１のペアの前記第１のトランジスタが、別のカスコード回路の第１のトランジスタのドレインに結合されたドレインを含み、前記カスコード回路のトランジスタの前記第１のペアの前記第２のトランジスタが、前記別のカスコード回路の前記第１のトランジスタのソースに結合されたドレインを含み、
前記カスコード回路のトランジスタの前記第２のペアの第１のトランジスタ及び第２のトランジスタの各々が、入力トランジスタの前記差動ペアの前記第２のトランジスタのドレインに結合されたソースを含み、
前記カスコード回路のトランジスタの前記第２のペアの前記第１のトランジスタが、前記別のカスコード回路の第２のトランジスタのドレインに結合されたドレインを含み、前記カスコード回路のトランジスタの前記第２のペアの前記第２のトランジスタが、前記別のカスコード回路の前記第２のトランジスタのソースに結合されたドレインを含む、
デバイス。
【請求項１１】
入力トランジスタの差動ペアにおいて入力電圧を受けるための手段と、ここで、前記差動ペアが、第１の入力電圧を受けるように構成されたトランジスタの第１のペアと、第２の入力電圧を受けるように構成されたトランジスタの第２のペアとを含み、
前記差動ペアのトランジスタの前記第１のペアに結合されたトランジスタの第１のペアと、前記差動ペアのトランジスタの前記第２のペアに結合されたトランジスタの第２のペアとを含むカスコード回路においてバイアス電圧を受けるための手段と、
を備え、
入力トランジスタの前記差動ペアのトランジスタの前記第１のペアの第１のトランジスタのドレイン、および入力トランジスタの前記差動ペアのトランジスタの前記第１のペアの第２のトランジスタのドレインが、それぞれ前記カスコード回路のトランジスタの前記第１のペアの第１のトランジスタのソース、および前記カスコード回路のトランジスタの前記第１のペアの第２のトランジスタのソースに結合され、
入力トランジスタの前記差動ペアのトランジスタの前記第２のペアの第１のトランジスタのドレイン、および入力トランジスタの前記差動ペアのトランジスタの前記第２のペアの第２のトランジスタのドレインが、それぞれ前記カスコード回路のトランジスタの前記第２のペアの第１のトランジスタのソース、および前記カスコード回路のトランジスタの前記第２のペアの第２のトランジスタのソースに結合され、
前記カスコード回路のトランジスタの前記第１のペアの前記第１のトランジスタが、別のカスコード回路の第１のトランジスタのドレインに結合されたドレインを含み、前記カスコード回路のトランジスタの前記第１のペアの前記第２のトランジスタが、前記別のカスコード回路の前記第１のトランジスタのソースに結合されたドレインを含み、
前記カスコード回路のトランジスタの前記第２のペアの前記第１のトランジスタが、前記別のカスコード回路の第２のトランジスタのドレインに結合されたドレインを含み、前記カスコード回路のトランジスタの前記第２のペアの前記第２のトランジスタが、前記別のカスコード回路の前記第２のトランジスタのソースに結合されたドレインを含む、
デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
[0001]本発明は、一般にテレスコピック増幅器（telescopic amplifier）に関する。より詳細には、本発明は、テレスコピック増幅器の利得を増加させるための方法およびデバイスに関する。
【背景技術】
【０００２】
[0002]信号増幅を行うために、様々な電子デバイス中で増幅器が通常使用される。様々なタイプの増幅器が利用可能であり、電圧増幅器、電流増幅器などを含む。電圧増幅器は、入力電圧信号を受信し、増幅器、出力電圧信号を与える。電流増幅器は、入力電流信号を受信し、増幅器、出力電流信号を与える。増幅器は、一般に、異なる設計を有し、異なる適用例において使用される。たとえば、セルラーフォンなどのワイヤレス通信デバイスは、双方向通信のために送信機と受信機とを含み得る。送信機はドライバ増幅器（ＤＡ：driver amplifier）と電力増幅器（ＰＡ：power amplifier）とを利用し得、受信機は低雑音増幅器（ＬＮＡ：low noise amplifier）を利用し得、送信機および受信機は可変利得増幅器（ＶＧＡ：variable gain amplifier）を利用し得る。
【０００３】
[0003]単純なアーキテクチャと高帯域幅とを含み得る、テレスコピック増幅器は、多くの適用例のための望ましい選択肢である。当業者によって諒解されるように、（たとえば、利得ブースティング、デバイスのためのより長いチャネル長を使用すること、トリプルカスコーディングなどによって）テレスコピック増幅器のＤＣ利得を増加させることは、電力および／またはエリアペナルティを必要とし得る。
【０００４】
[0004]テレスコピック増幅器の利得を増加させることが必要である。より詳細には、テレスコピック増幅器の電力消費および／またはサイズを増加させることなしにテレスコピック増幅器の利得を増加させるためのデバイスおよび方法が必要である。
【図面の簡単な説明】
【０００５】
【図１】[0005]本発明の例示的な実施形態による、ワイヤレス通信デバイスを示す図。
【図２】[0006]入力デバイスと、第１のカスコードデバイス（cascode device）と、第２のカスコードデバイスとを含むテレスコピック増幅器の図。
【図３】[0007]本発明の例示的な実施形態による、増幅器を示す図。
【図４】[0008]入力周波数に対する２つの増幅器の利得の比較を示すプロット。
【図５】[0009]出力電圧に対する２つの増幅器の利得の比較を示す別のプロット。
【図６】[0010]本発明の例示的な実施形態による、別の増幅器を示す図。
【図７】[0011]入力デバイスと、第１のカスコードデバイスと、第２のカスコードデバイスとを含む別のテレスコピック増幅器の図。
【図８】[0012]本発明の例示的な実施形態による、また別の増幅器を示す図。
【図９】[0013]本発明の例示的な実施形態による、方法を示すフローチャート。
【図１０】[0014]本発明の例示的な実施形態による、別の方法を示すフローチャート。
【発明を実施するための形態】
【０００６】
[0015]添付の図面に関して以下に記載する発明を実施するための形態は、本発明の例示的な実施形態を説明するものであり、本発明が実施され得る唯一の実施形態を表すものではない。この説明全体にわたって使用する「例示的」という用語は、「例、事例、または例示の働きをすること」を意味し、必ずしも他の例示的な実施形態よりも好ましいまたは有利であると解釈すべきではない。発明を実施するための形態は、本発明の例示的な実施形態の完全な理解を与える目的で具体的な詳細を含む。本発明の例示的な実施形態はこれらの具体的な詳細なしに実施され得ることが当業者には明らかであろう。いくつかの事例では、本明細書で提示する例示的な実施形態の新規性を不明瞭にしないように、よく知られている構造およびデバイスをブロック図の形式で示す。
【０００７】
[0016]本明細書で説明する、本発明の例示的な実施形態は、ハイブリッドテレスコピック／フォールデッド（folded）カスコード増幅器に関する。例示的な一実施形態によれば、増幅器は、トランジスタの差動ペアを含む入力デバイスを含み得る。増幅器は、差動ペアの第１のトランジスタに結合されたトランジスタの第１のペアと、差動ペアの第２のトランジスタに結合されたトランジスタの第２のペアとを含むカスコードデバイスをも含み得る。カスコードデバイスの各トランジスタは共通ゲートバイアス電圧を共有し得る。
【０００８】
[0017]図１に、本発明の例示的な実施形態による、ワイヤレス通信デバイス１００を示す。ワイヤレス通信デバイス１００は、アクセス端末、移動局、ユーザ機器（ＵＥ）などであり得る。ワイヤレス通信デバイス１００はプロセッサ１０２を含む。プロセッサ１０２は、汎用シングルまたはマルチチップマイクロプロセッサ（たとえば、ＡＲＭ）、専用マイクロプロセッサ（たとえば、デジタル信号プロセッサ（ＤＳＰ））、マイクロコントローラ、プログラマブルゲートアレイなどであり得る。プロセッサ１０２は中央処理ユニット（ＣＰＵ）と呼ばれることがある。図１のワイヤレス通信デバイス１００中に単一のプロセッサ１０２のみが示されているが、代替構成では、プロセッサの組合せ（たとえば、ＡＲＭとＤＳＰ）が使用され得る。
【０００９】
[0018]ワイヤレス通信デバイス１００はメモリ１０４をも含む。メモリ１０４は、電子情報を記憶することが可能な任意の電子的構成要素であり得る。メモリ１０４は、ランダムアクセスメモリ（ＲＡＭ）、読取り専用メモリ（ＲＯＭ）、磁気ディスク記憶媒体、光記憶媒体、ＲＡＭ中のフラッシュメモリデバイス、プロセッサに含まれるオンボードメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭ（登録商標）メモリ、レジスタなど、およびそれらの組合せとして実施され得る。
【００１０】
[0019]データ１０６ａおよび命令１０８ａがメモリ１０４に記憶され得る。命令１０８ａは、本明細書で開示する方法を実装するためにプロセッサ１０２によって実行可能であり得る。命令１０８ａを実行することは、メモリ１０４に記憶されたデータ１０６ａの使用を伴い得る。プロセッサ１０２が命令１０８を実行すると、命令１０８ｂの様々な部分がプロセッサ１０２上にロードされ得、様々ないくつかのデータ１０６ｂがプロセッサ１０２上にロードされ得る。
【００１１】
[0020]ワイヤレス通信デバイス１００は、第１のアンテナ１１５ａと第２のアンテナ１１５ｂとを介したワイヤレス通信デバイス１００との間での信号の送信および受信を可能にするための送信機１１０と受信機１１２とをも含み得る。送信機１１０と受信機１１２とはトランシーバ１１４と総称されることがある。ワイヤレス通信デバイス１００は、複数の送信機、追加のアンテナ、複数の受信機および／または複数のトランシーバをも含み得る（図示せず）。
【００１２】
[0021]ワイヤレス通信デバイス１００はデジタル信号プロセッサ（ＤＳＰ）１１６を含み得る。ワイヤレス通信デバイス１００は通信インターフェース１１８をも含み得る。通信インターフェース１１８は、ユーザがワイヤレス通信デバイス１００と対話することを可能にし得る。
【００１３】
[0022]ワイヤレス通信デバイス１００の様々な構成要素は、電力バス、制御信号バス、ステータス信号バス、データバスなどを含み得る、１つまたは複数のバスによって互いに結合され得る。明快のために、図１では様々なバスはバスシステム１２０として示してある。
【００１４】
[0023]ワイヤレス通信デバイス１００は、図３を参照しながら以下で説明する増幅器３００のうちの１つまたは複数、図６を参照しながら以下で説明する増幅器５００のうちの１つまたは複数、図８を参照しながら以下で説明する増幅器７００のうちの１つまたは複数、あるいはそれらの任意の組合せを含み得ることに留意されたい。さらに、ワイヤレス通信デバイス１００はワイヤレス通信デバイスの例示的な実装形態にすぎず、本発明は他のワイヤレス通信デバイス構成を含み得ることに留意されたい。さらに、本発明の例示的な一実施形態によれば、本明細書で説明する増幅器のうちの１つまたは複数は、デバイス（たとえば、ワイヤレス通信デバイス１００）のアナログデジタル変換器（ＡＤＣ）と、電子フィルタと、電力管理回路とのうちの１つまたは複数内に実装され得る。
【００１５】
[0024]図２に、電流ソースＩb1と複数のトランジスタＭ１〜Ｍ８とを含むテレスコピック増幅器２００を示す。より詳細には、増幅器１００は、トランジスタＭ１およびＭ２を含む差動入力を含む。トランジスタＭ１は、それのゲートにおいて入力電圧Ｖi1を受けるように構成され、トランジスタＭ２は、それのゲートにおいて入力電圧Ｖi2を受けるように構成される。トランジスタＭ１およびＭ２の各々は入力デバイスと呼ばれることがある。さらに、増幅器２００はトランジスタＭ３およびＭ４を含み、それらのトランジスタの各々は第１のカスコードデバイスまたは上側カスコードデバイスと呼ばれることがある。さらに、増幅器２００はトランジスタＭ５およびＭ６を含み、それらのトランジスタの各々は第２のカスコードデバイスまたは下側カスコードデバイスと呼ばれることがある。増幅器２００はまた、トランジスタＭ７およびＭ８、それらのトランジスタの各々はアクティブ負荷デバイスと呼ばれることがある。トランジスタＭ５およびＭ６にそれぞれ結合されたトランジスタＭ７およびＭ８は接地電圧ＧＲＮＤに結合される。
【００１６】
[0025]バイアス電圧Ｖｂ１がトランジスタＭ３およびＭ４のゲートに印加され得、バイアス電圧Ｖｂ２がトランジスタＭ５およびＭ６のゲートに印加され得、バイアス電圧Ｖｂ３がトランジスタＭ７およびＭ８のゲートに印加され得る。出力電圧Ｖo1がトランジスタＭ４のドレインとトランジスタＭ６のドレインとの間に結合され得、出力電圧Ｖo2がトランジスタＭ３のドレインとトランジスタＭ５のドレインとの間に結合され得る。したがって、増幅器１００は、出力電圧Ｖo2を生成するための、電流ソースＩb1と、トランジスタＭ１、Ｍ３、Ｍ５、およびＭ７とを含む、経路２０１を含む。さらに、増幅器２００は、出力電圧Ｖo1を生成するための、電流ソースＩb1と、トランジスタＭ２、Ｍ４、Ｍ６、およびＭ８とを含む、別の経路２０３を含む。
【００１７】
[0026]上記のように、テレスコピック増幅器２００など、テレスコピック増幅器は、単純なアーキテクチャと高帯域幅とを含み、したがって、中程度利得適用例のために広く使用される。しかしながら、（たとえば、利得ブースティング、チャネル長を増加させること、またはトリプルカスコーディングによって）テレスコピック増幅器のＤＣ利得を増加させることは、一般に、電力および／またはエリアペナルティを必要とした。
【００１８】
[0027]当業者によって諒解されるように、増幅器２００の利得が以下の式によって与えられ得る。
【数１】
0006046271.tif 000002
【００１９】
上式で、Ｇは増幅器２００の利得であり、Ｇｍは増幅器２００の相互コンダクタンスであり、Ｒｕｐは上側カスコード結合（すなわち、トランジスタＭ４とトランジスタＭ２との結合）の出力インピーダンスであり、Ｒｄｏｗｎは下側カスコード結合（すなわち、トランジスタＭ６とトランジスタＭ８との結合の出力インピーダンスである。
【００２０】
[0028]さらに、式（１）のＲｕｐとＲｄｏｗｎとは次のように定義され得る。
【数２】
0006046271.tif 000003
【数３】
0006046271.tif 000004
【００２１】
上式で、Ｇｍｘは上側カスコードデバイス（たとえば、トランジスタＭ４）の相互コンダクタンスであり、ｒｏｘは上側カスコードデバイス（たとえば、トランジスタＭ４）の出力インピーダンスであり、ｒｏｚは入力デバイス（たとえば、トランジスタＭ２）の出力インピーダンスであり、Ｇｍｙは下側カスコードデバイス（たとえば、トランジスタＭ６）の相互コンダクタンスであり、ｒｏｙは下側カスコードデバイス（たとえば、トランジスタＭ６）の出力インピーダンスであり、ｒｏｚｎは周辺デバイス（たとえば、トランジスタＭ８）のインピーダンスの出力である。
【００２２】
[0029]当業者によって諒解されるように、増幅器の利得を増加させるために、増幅器の１つまたは複数のデバイス（たとえば、トランジスタ）の相互コンダクタンスおよび／または出力インピーダンスが増加され得る。しかしながら、相互コンダクタンスを増加させることは追加の電力を必要とし得、出力インピーダンスを増加させることはサイズ増加を必要とし得る。
【００２３】
[0030]図３に、本発明の例示的な実施形態による、増幅器３００を示す。増幅器３００は、トランジスタＭ７〜Ｍ１８と、電流ソースＩb1と、入力電圧Ｖi1およびＶi2と、出力電圧Ｖ’o1およびＶ’o2とを含む。より詳細には、増幅器３００は、トランジスタＭ９〜Ｍ１２を含む差動入力を含む。図示のように、トランジスタＭ９とトランジスタＭ１０との各々のゲートが、入力電圧Ｖi1を受けるように構成され、トランジスタＭ１１とトランジスタＭ１２との各々のゲートが、入力電圧Ｖi2を受けるように構成される。さらに、トランジスタＭ９〜Ｍ１２の各々のソースが電流ソースＩb1に結合される。本発明の例示的な一実施形態によれば、トランジスタＭ９〜Ｍ１２の各々のサイズはトランジスタＭ１およびＭ２（図２参照）の各々のサイズの整数分の１である。より具体的な例として、トランジスタＭ９〜Ｍ１２の各々のサイズはトランジスタＭ１およびＭ２の各々のサイズの１／２である。
【００２４】
[0031]さらに、増幅器３００は、トランジスタＭ１３〜Ｍ１６を含む第１のカスコード回路と、トランジスタＭ１７およびＭ１８を含む第２のカスコード回路とを含む。トランジスタＭ１３〜Ｍ１６の各々は第１のカスコードデバイスまたは上側カスコードデバイスと呼ばれることがあり、トランジスタＭ１７およびＭ１８の各々は第２のカスコードデバイスまたは下側カスコードデバイスと呼ばれることがある。
【００２５】
[0032]増幅器３００はトランジスタＭ７およびＭ８をも含み、上記のように、それらのトランジスタの各々はアクティブ負荷デバイスと呼ばれることがある。トランジスタＭ９のドレインがトランジスタＭ１３のソースに結合され、トランジスタＭ１０のドレインがトランジスタＭ４のソースに結合される。さらに、トランジスタＭ１２のドレインがトランジスタＭ１６のソースに結合され、トランジスタＭ１１のドレインがトランジスタＭ１５のソースに結合される。トランジスタＭ１３〜Ｍ１６の各々のゲートが、バイアス電圧Ｖｂ１を受けるように構成され、トランジスタＭ１７およびＭ１８の各々のゲートが、バイアス電圧Ｖｂ２を受けるように構成され、トランジスタＭ７およびＭ８の各々のゲートが、バイアス電圧Ｖｂ３を受けるように構成される。さらに、トランジスタＭ１３のドレインがトランジスタＭ１７のドレインに結合され、トランジスタＭ１４のドレインがトランジスタＭ１７のソースに結合される。さらに、トランジスタＭ１６のドレインがトランジスタＭ１８のドレインに結合され、トランジスタＭ１５のドレインがトランジスタＭ１８のソースに結合される。さらに、トランジスタＭ１７のソースが、接地電圧ＧＲＮＤに結合されたソースを含む、トランジスタＭ７のドレインに結合される。また、トランジスタＭ１８のソースが、接地電圧ＧＲＮＤに結合されたソースを含む、トランジスタＭ８のドレインに結合される。出力電圧Ｖ’o1はトランジスタＭ１６のドレインとトランジスタＭ１８のドレインとの間に結合され、出力電圧Ｖ’o2はトランジスタＭ１３のドレインとトランジスタＭ１７のドレインとの間に結合される。
【００２６】
[0033]したがって、増幅器３００は、電流ソースＩb1と、トランジスタＭ９、Ｍ１３、Ｍ１７、およびＭ７とを含む、経路３０１と、電流ソースＩb1と、トランジスタＭ１０、Ｍ１４、Ｍ１７、およびＭ７とを含む、経路３０２とを含む。さらに、増幅器３００は、電流ソースＩb1と、トランジスタＭ１１、Ｍ１５、Ｍ１８、およびＭ８とを含む、経路３０３と、電流ソースＩb1と、トランジスタＭ１２、Ｍ１６、Ｍ１８、およびＭ８とを含む、経路３０４とを含む。経路３０１および３０２は、出力電圧Ｖ’o2を生成するように構成され、経路３０３および３０４は、出力電圧Ｖ’o2を生成するように構成される。
【００２７】
[0034]本発明の例示的な一実施形態によれば、トランジスタＭ１３〜Ｍ１６の各々のサイズはトランジスタＭ３およびＭ４（図２参照）の各々のサイズの整数分の１であり、トランジスタＭ１７およびＭ１８の各々のサイズはトランジスタＭ５およびＭ６（図２参照）の各々のサイズの整数分の１である。より具体的な例として、トランジスタＭ１３〜Ｍ１６の各々のサイズはトランジスタＭ３およびＭ４の各々のサイズの１／２であり、トランジスタＭ１７およびＭ１８の各々のサイズはトランジスタＭ５およびＭ６の各々のサイズの１／２である。
【００２８】
[0035]当業者によって理解されるように、図２に示された増幅器２００の各経路（すなわち、経路２０１および２０３）と比較して、増幅器３００の各経路（すなわち、経路３０１〜３０４）中の電流の量が１／２に低減され得、各上側カスコードデバイスの出力インピーダンスが２倍に増加され得、各下側カスコードデバイスの出力インピーダンスが２倍に増加され得、各入力デバイスの出力インピーダンスが２倍に増加され得、各下側カスコードデバイスの相互コンダクタンスが１／２に低減され得、各上側カスコードデバイスの相互コンダクタンスが１／２に低減され得る。したがって、上側カスコード結合（たとえば、トランジスタＭ１２およびＭ１６）の出力インピーダンスであるＲ’ｕｐと、下側カスコード結合（たとえば、トランジスタＭ１８およびＭ８）の出力インピーダンスであるＲ’ｄｏｗｎとが次のように定義され得る。
【数４】
0006046271.tif 000005
【数５】
0006046271.tif 000006
【００２９】
上式で、Ｇｍｘ’は上側カスコードデバイス（たとえば、トランジスタＭ１５およびＭ１６）の相互コンダクタンスであり、ｒｏｘは上側カスコードデバイス（たとえば、トランジスタＭ１５およびＭ１６）の出力インピーダンスであり、ｒｏｚは入力デバイス（たとえば、トランジスタＭ１１およびＭ１２）の出力インピーダンスであり、Ｇｍｙ’は下側カスコードデバイス（たとえば、トランジスタＭ１８）の相互コンダクタンスであり、ｒｏｙは下側カスコードデバイス（たとえば、トランジスタＭ１８）の出力インピーダンスであり、ｒｏｚｎはアクティブ負荷デバイス（たとえば、トランジスタＭ８）のインピーダンスの出力である。
【００３０】
[0036]したがって、増幅器２００のＲｕｐと比較して、増幅器３００のＲ’ｕｐは２倍に増加され、増幅器３００のＲ’ｄｏｗｎは増幅器２００のＲｄｏｗｎと実質的に同じである。さらに、増幅器２００の利得Ｇ’は次のように定義され得る。
【数６】
0006046271.tif 000007
【００３１】
上式で、Ｇ’は増幅器３００の利得であり、Ｇｍ’は増幅器３００の相互コンダクタンスである。
【００３２】
[0037]したがって、増幅器２００比較して、増幅器３００の利得は増加される。図４は、周波数に対する増幅器利得を示すプロット４００である。より詳細には、本発明の例示的な実施形態によれば、波形４０２は従来の増幅器（たとえば、増幅器１００）の利得を示し、波形４０４は増幅器（たとえば、増幅器２００）の利得を示す。プロット４００に示されているように、波形４０４によって示された利得は、波形４０２によって示された利得よりも約４ｄＢ高い。
【００３３】
[0038]図５は、出力スイングに対する増幅器利得を示す別のプロット４５０である。より詳細には、本発明の例示的な実施形態によれば、波形４５２は従来の増幅器（たとえば、増幅器２００）の利得を示し、波形４５４は増幅器（たとえば、増幅器３００）の利得を示す。プロット４５０に示されているように、波形４５４によって示された利得は、波形４５２によって示された利得よりも約４ｄＢ高い。
【００３４】
[0039]図６は、本発明の例示的な実施形態による、別の増幅器５００である。増幅器５００は、トランジスタＭ１、Ｍ２、Ｍ７、Ｍ８、およびＭ１３〜Ｍ１８と、電流ソースＩb1と、入力電圧Ｖi1およびＶi2と、出力電圧Ｖ’’o1およびＶ’’o2とを含む。増幅器３００と同様に、増幅器５００は、トランジスタＭ１３〜Ｍ１６を含む第１のカスコード回路と、トランジスタＭ１７およびＭ１８を含む第２のカスコード回路とを含む。トランジスタＭ１３〜Ｍ１６の各々は第１のカスコードデバイスまたは上側カスコードデバイスと呼ばれることがあり、トランジスタＭ１７およびＭ１８の各々は第２のカスコードデバイスまたは下側カスコードデバイスと呼ばれることがある。
【００３５】
[0040] 図示のように、トランジスタＭ１のゲートが、入力電圧Ｖi1を受けるように構成され、トランジスタＭ２のゲートが、入力電圧Ｖi2を受けるように構成される。さらに、トランジスタＭ１およびＭ２の各々のソースが電流ソースＩb1に結合される。トランジスタＭ１のドレインがトランジスタＭ１３のソースとトランジスタＭ１４のソースとに結合される。さらに、トランジスタＭ２のドレインがトランジスタＭ１５のソースとトランジスタＭ１６のソースとに結合される。
【００３６】
[0041]トランジスタＭ１３〜Ｍ１６の各々のゲートが、バイアス電圧Ｖｂ１を受けるように構成され、トランジスタＭ１７およびＭ１８の各々のゲートが、バイアス電圧Ｖｂ２を受けるように構成され、トランジスタＭ７およびＭ８の各々のゲートが、バイアス電圧Ｖｂ３を受けるように構成される。さらに、トランジスタＭ１３のドレインがトランジスタＭ１７のドレインに結合され、トランジスタＭ１４のドレインがトランジスタＭ１７のソースに結合される。さらに、トランジスタＭ１６のドレインがトランジスタＭ１８のドレインに結合され、トランジスタＭ１５のドレインがトランジスタＭ１８のソースに結合される。さらに、トランジスタＭ１７のソースが、接地電圧ＧＲＮＤに結合されたソースを含む、トランジスタＭ７のドレインに結合される。また、トランジスタＭ１８のソースが、接地電圧ＧＲＮＤに結合されたソースを含む、トランジスタＭ８のドレインに結合される。出力電圧Ｖ’’o1はトランジスタＭ１６のドレインとトランジスタＭ１８のドレインとの間に結合され、出力電圧Ｖ’’o2はトランジスタＭ１３のドレインとトランジスタＭ１７のドレインとの間に結合される。
【００３７】
[0042]したがって、増幅器５００は、電流ソースＩb1と、トランジスタＭ１、Ｍ１３、Ｍ１７、およびＭ７とを含む、経路５０１と、電流ソースＩb1と、トランジスタＭ１、Ｍ１４、Ｍ１７、およびＭ７とを含む、経路５０２とを含む。さらに、増幅器５００は、電流ソースＩb1と、トランジスタＭ２、Ｍ１５、Ｍ１８、およびＭ８とを含む、経路５０３と、電流ソースＩb1と、トランジスタＭ２、Ｍ１６、Ｍ１８、およびＭ８とを含む、経路５０４とを含む。経路５０１および５０２は、出力電圧Ｖ’’o2を生成するように構成され、経路５０３および５０４は、出力電圧Ｖ’’o1を生成するように構成される。
【００３８】
[0043]当業者によって理解されるように、図２に示された増幅器２００の各経路（すなわち、経路２０１および２０３）と比較して、増幅器５００の各経路（すなわち、経路５０１〜５０４）中の電流の量が１／２に低減され得、各上側カスコードデバイスの出力インピーダンスが２倍に増加され得、各下側カスコードデバイスの出力インピーダンスが２倍に増加され得、各下側カスコードデバイスの相互コンダクタンスが１／２に低減され得、各上側カスコードデバイスの相互コンダクタンスが１／２に低減され得る。したがって、増幅器２００比較して、増幅器５００の利得は増加される（たとえば、約４ｄＢ）。
【００３９】
[0044]当業者によって諒解されるように、増幅器２００、３００、および５００はＰＭＯＳ入力デバイスを含む。ただし、本発明はそのように限定されない。そうではなく、図７および図８に示されているように、本発明はＮＭＯＳ入力デバイスを含み得る。
【００４０】
[0045]図７に、電流ソースＩb1と複数のトランジスタＭ１’〜Ｍ８’とを含むテレスコピック増幅器６００を示す。より詳細には、増幅器６００は、トランジスタＭ１’およびＭ２’を含む差動入力を含む。トランジスタＭ１’は、それのゲートにおいて電圧Ｖi1を受けるように構成され、トランジスタＭ２’は、それのゲートにおいて電圧Ｖi2を受けるように構成される。トランジスタＭ１’およびＭ２’の各々は入力デバイスと呼ばれることがある。さらに、増幅器６００はトランジスタＭ３’およびＭ４’を含み、それらのトランジスタの各々は第１のカスコードデバイスまたは下側カスコードデバイスと呼ばれることがある。さらに、増幅器６００はトランジスタＭ５およびＭ６を含み、それらのトランジスタの各々は第２のカスコードデバイスまたは上側カスコードデバイスと呼ばれることがある。増幅器６００はトランジスタＭ７’およびＭ８’をも含み、それらのトランジスタの各々はアクティブ負荷デバイスと呼ばれることがある。トランジスタＭ５’およびＭ６’にそれぞれ結合されたトランジスタＭ７’およびＭ８’は接地電圧ＧＲＮＤに結合される。
【００４１】
[0046]バイアス電圧Ｖｂ１がトランジスタＭ３’およびＭ４’のゲートに印加され得、バイアス電圧Ｖｂ２がトランジスタＭ５’およびＭ６’のゲートに印加され得、バイアス電圧Ｖｂ３がトランジスタＭ７’およびＭ８’のゲートに印加され得る。出力電圧Ｖ’’’o1がトランジスタＭ４’のドレインとトランジスタＭ６’のドレインとの間に結合され得、出力電圧Ｖ’’’o2がトランジスタＭ３’のドレインとトランジスタＭ５’のドレインとの間に結合され得る。したがって、増幅器６００は、出力電圧Ｖ’’’o2を生成するための、電流ソースＩb1と、トランジスタＭ１’、Ｍ３’、Ｍ５’、およびＭ７’とを含む、経路６０１を含む。さらに、増幅器６００は、出力電圧Ｖ’’’o1を生成するための、電流ソースＩb1と、トランジスタＭ２’、Ｍ４’、Ｍ６’、およびＭ８’とを含む、別の経路６０３を含む。
【００４２】
[0047]図８に、本発明の例示的な実施形態による、増幅器７００を示す。増幅器７００は、トランジスタＭ７’〜Ｍ１８’と、電流ソースＩb1と、入力電圧Ｖi1およびＶi2と、出力電圧Ｖ’’’’o1およびＶ’’’’o2とを含む。より詳細には、増幅器７００は、トランジスタＭ９’〜Ｍ１２’を含む差動入力を含む。図示のように、トランジスタＭ９’とトランジスタＭ１０’との各々のゲートが、入力電圧Ｖi1を受けるように構成され、トランジスタＭ１１’とトランジスタＭ１２’との各々のゲートが、入力電圧Ｖi2を受けるように構成される。さらに、トランジスタＭ９’〜Ｍ１２’の各々のソースが電流ソースＩb1に結合される。本発明の例示的な一実施形態によれば、トランジスタＭ９’〜Ｍ１２’の各々のサイズはトランジスタＭ１’およびＭ２’（図７参照）の各々のサイズの整数分の１である。より具体的な例として、トランジスタＭ９’〜Ｍ１２’の各々のサイズはトランジスタＭ１’およびＭ２’の各々のサイズの１／２である。
【００４３】
[0048]さらに、増幅器７００は、トランジスタＭ１３’〜Ｍ１６’を含む第１のカスコード回路と、トランジスタＭ１７’およびＭ１８’を含む第２のカスコード回路とを含む。トランジスタＭ１３’〜Ｍ１６’の各々は第１のカスコードデバイスまたは下側カスコードデバイスと呼ばれることがあり、トランジスタＭ１７’およびＭ１８’の各々は第２のカスコードデバイスまたは上側カスコードデバイスと呼ばれることがある。
【００４４】
[0049]増幅器７００はトランジスタＭ７’およびＭ８’をも含み、上記のように、それらのトランジスタの各々はアクティブ負荷デバイスと呼ばれることがある。トランジスタＭ９’のドレインがトランジスタＭ１３’のソースに結合され、トランジスタＭ１０’のドレインがトランジスタＭ１４’のソースに結合される。さらに、トランジスタＭ１２’のドレインがトランジスタＭ１６’のソースに結合され、トランジスタＭ１１’のドレインがトランジスタＭ１５’のソースに結合される。トランジスタＭ１３’〜Ｍ１６’の各々のゲートが、バイアス電圧Ｖｂ１を受けるように構成され、トランジスタＭ１７’およびＭ１８’の各々のゲートが、バイアス電圧Ｖｂ２を受けるように構成され、トランジスタＭ１９’およびＭ２０’の各々のゲートが、バイアス電圧Ｖｂ３を受けるように構成される。さらに、トランジスタＭ１３’のドレインがトランジスタＭ１７’のドレインに結合され、トランジスタＭ１４’のドレインがトランジスタＭ１７’のソースに結合される。さらに、トランジスタＭ１６’のドレインがトランジスタＭ１８’のドレインに結合され、トランジスタＭ１５’のドレインがトランジスタＭ１８’のソースに結合される。さらに、トランジスタＭ１７’のソースが、接地電圧ＧＲＮＤに結合されたソースを含む、トランジスタＭ７’のドレインに結合される。また、トランジスタＭ１８’のソースが、接地電圧ＧＲＮＤに結合されたソースを含む、トランジスタＭ８’のドレインに結合される。出力電圧Ｖ’’’’o1はトランジスタＭ１６’のドレインとトランジスタＭ１８’のドレインとの間に結合され、出力電圧Ｖ’’’’o2はトランジスタＭ１３’のドレインとトランジスタＭ１７’のドレインとの間に結合される。
【００４５】
[0050]本発明の例示的な一実施形態によれば、トランジスタＭ１３’〜Ｍ１６’の各々のサイズはトランジスタＭ３’およびＭ４’（図７参照）の各々のサイズの整数分の１であり、トランジスタＭ１７’およびＭ１８’の各々のサイズはトランジスタＭ５’およびＭ６’（図７参照）の各々のサイズの整数分の１である。より具体的な例として、トランジスタＭ１３’〜Ｍ１６’の各々のサイズはトランジスタＭ３’およびＭ４’の各々のサイズの１／２であり、トランジスタＭ１７’およびＭ１８’の各々のサイズはトランジスタＭ５’およびＭ６’の各々のサイズの１／２である。
【００４６】
[0051]したがって、増幅器７００は、電流ソースＩb1と、トランジスタＭ９’、Ｍ１３’、Ｍ１７’、およびＭ７’とを含む、経路７０１と、電流ソースＩb1と、トランジスタＭ１０’、Ｍ１４’、Ｍ１７’、およびＭ７’とを含む、経路７０２とを含む。さらに、増幅器７００は、電流ソースＩb1と、トランジスタＭ１１’、Ｍ１５’、Ｍ１８’、およびＭ８’とを含む、経路７０３と、電流ソースＩb1と、トランジスタＭ１２’、Ｍ１６’、Ｍ１８’、およびＭ８’とを含む、経路７０４とを含む。経路７０１および７０２は、出力電圧Ｖ’’’’o2を生成するように構成され、経路７０３および７０４は、出力電圧Ｖ’’’’o1を生成するように構成される。
【００４７】
[0052]当業者によって理解されるように、図７に示された増幅器６００の各経路（すなわち、経路６０１および６０３）と比較して、増幅器７００の各経路（すなわち、経路７０１〜７０４）中の電流の量が１／２に低減され得、各下側カスコードデバイスの出力インピーダンスが２倍に増加され得、各上側カスコードデバイスの出力インピーダンスが２倍に増加され得、各下側カスコードデバイスの相互コンダクタンスが１／２に低減され得、各上側カスコードデバイスの相互コンダクタンスが１／２に低減され得る。したがって、増幅器６００比較して、増幅器７００の利得は、単に例として、４ｄＢだけ増加される。
【００４８】
[0053]図９は、１つまたは複数の例示的な実施形態による、方法８００を示すフローチャートである。方法８００は、（数字８０２によって示される）トランジスタの差動ペアにおいて入力電圧を受けることを含み得る。方法８００はまた、（数字８０４によって示される）差動ペアの第１のトランジスタに結合されたトランジスタの第１のペアと、差動ペアの第２のトランジスタに結合されたトランジスタの第２のペアとを含むカスコード回路をバイアスすること得る。
【００４９】
[0054]図１０は、１つまたは複数の例示的な実施形態による、別の方法９００を示すフローチャートである。方法９００は、（数字９０２によって示される）差動入力デバイスの少なくとも１つのトランジスタ第１の入力電圧と、差動入力デバイスの少なくとも１つの他のトランジスタ第２の入力電圧とを受けることを含み得る。方法９００はまた、（数字９０４によって示される）第１の出力電圧を生成するために、少なくとも１つのトランジスタを含む第１の複数の経路を通して電流を搬送することを含み得る。さらに、方法９００は、（数字９０６によって示される）第２の出力電圧を生成するために、少なくとも１つの他のトランジスタを含む第２の複数の経路を通して電流を搬送することを含み得る。
【００５０】
[0055]本明細書で説明したように、本発明は、電力またはエリアペナルティなしで増幅器のＤＣ利得を著しく（たとえば、４ｄＢだけ）増加させ得る。さらに、増幅器の帯域幅がカスコードデバイスの寄生キャパシタによって制限される場合、増幅器はより小さいカスコードデバイスを有し得るので、本発明は増幅器帯域幅をも増加させ得る。さらに、本発明の１つまたは複数の例示的な実施形態による、増幅器は、低減された位相変調（ＰＭ：phase modulation）を有し得るが、テレスコピック単段増幅器のためのＰＭは、通常、約９０度であり、したがって、数度のＰＭ低減は安定性を低下させないことがあることに留意されたい。さらに、図３、図６、および図８を参照しながら上記で説明した増幅器は、従来のテレスコピック増幅器のスルーレート（slew-rate）と実質的に同じであるスルーレートを含み得ることに留意されたい。さらに、本発明は、カスコードデバイスの長さを低減しながらＤＣ利得を維持するために使用され得る。したがって、電力消費の増加なしに、著しい帯域幅改善が与えられ得る。
【００５１】
[0056]情報および信号は多種多様な技術および技法のいずれかを使用して表され得ることを、当業者は理解されよう。たとえば、上記の説明全体にわたって言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁界または磁性粒子、光場または光学粒子、あるいはそれらの任意の組合せによって表され得る。
【００５２】
[0057]さらに、本明細書で開示する例示的な実施形態に関して説明した様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムステップは、電子ハードウェア、コンピュータソフトウェア、または両方の組合せとして実装され得ることを、当業者は諒解されよう。ハードウェアとソフトウェアのこの互換性を明確に示すために、様々な例示的な構成要素、ブロック、モジュール、回路、およびステップについて、上記では概してそれらの機能に関して説明した。そのような機能をハードウェアとして実装するか、ソフトウェアとして実装するかは、特定の適用例および全体的なシステムに課された設計制約に依存する。当業者は、説明した機能を特定の適用例ごとに様々な方法で実装し得るが、そのような実装の決定は、本発明の例示的な態様の範囲からの逸脱を生じるものと解釈されるべきではない。
【００５３】
[0058]本明細書で開示する例示的な実施形態に関して説明した様々な例示的な論理ブロック、モジュール、および回路は、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）または他のプログラマブル論理デバイス、個別ゲートまたはトランジスタ論理、個別ハードウェア構成要素、あるいは本明細書で説明した機能を実行するように設計されたそれらの任意の組合せを用いて実装または実行され得る。汎用プロセッサはマイクロプロセッサであり得るが、代替として、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、または状態機械であり得る。プロセッサはまた、コンピューティングデバイスの組合せ、たとえば、ＤＳＰとマイクロプロセッサとの組合せ、複数のマイクロプロセッサ、ＤＳＰコアと連携する１つまたは複数のマイクロプロセッサ、あるいは任意の他のそのような構成として実装され得る。
【００５４】
[0059]１つまたは複数の例示的な実施形態では、説明した機能は、ハードウェア、ソフトウェア、ファームウェア、またはそれらの任意の組合せで実装され得る。ソフトウェアで実装される場合、機能は、１つまたは複数の命令またはコードとしてコンピュータ可読媒体上に記憶されるか、あるいはコンピュータ可読媒体を介して送信され得る。コンピュータ可読媒体は、ある場所から別の場所へのコンピュータプログラムの転送を可能にする任意の媒体を含む、コンピュータ記憶媒体と通信媒体の両方を含む。記憶媒体は、コンピュータによってアクセスされ得る任意の利用可能な媒体であり得る。限定ではなく例として、そのようなコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭまたは他の光ディスクストレージ、磁気ディスクストレージまたは他の磁気ストレージデバイス、あるいは命令またはデータ構造の形態の所望のプログラムコードを搬送または記憶するために使用され得、コンピュータによってアクセスされ得る、任意の他の媒体を備えることができる。また、いかなる接続もコンピュータ可読媒体と適切に呼ばれる。たとえば、ソフトウェアが、同軸ケーブル、光ファイバーケーブル、ツイストペア、デジタル加入者回線（ＤＳＬ）、または赤外線、無線、およびマイクロ波などのワイヤレス技術を使用して、ウェブサイト、サーバ、または他のリモートソースから送信される場合、同軸ケーブル、光ファイバーケーブル、ツイストペア、ＤＳＬ、または赤外線、無線、およびマイクロ波などのワイヤレス技術は、媒体の定義に含まれる。本明細書で使用するディスク（disk）およびディスク（disc）は、コンパクトディスク（disc）（ＣＤ）、レーザーディスク（登録商標）（disc）、光ディスク（disc）、デジタル多用途ディスク（disc）（ＤＶＤ）、フロッピー（登録商標）ディスク（disk）およびｂｌｕ−ｒａｙ（登録商標）ディスク（disc）を含み、ディスク（disk）は、通常、データを磁気的に再生し、ディスク（disc）は、データをレーザーで光学的に再生する。上記の組合せもコンピュータ可読媒体の範囲内に含まれるべきである。
【００５５】
[0060]開示する例示的な実施形態の前述の説明は、当業者が本発明を実施または使用できるようにするために提供したものである。これらの例示的な実施形態への様々な修正は当業者には容易に明らかであり、本明細書で定義した一般原理は、本発明の趣旨または範囲から逸脱することなく他の実施形態に適用され得る。したがって、本発明は、本明細書に示す例示的な実施形態に限定されるものではなく、本明細書で開示する原理および新規の特徴と一致する最も広い範囲を与えられるべきある。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
[Ｃ１]
入力トランジスタの差動ペアと、
前記差動ペアの第１のトランジスタに結合されたトランジスタの第１のペアと、前記差動ペアの第２のトランジスタに結合されたトランジスタの第２のペアとを含むカスコード回路と、前記カスコード回路の各トランジスタが、共通ゲートバイアス電圧を受けるように構成された、
を備える、装置。
[Ｃ２]
入力トランジスタの前記差動ペアが、第１の入力電圧を受けるように構成されたトランジスタの第１のペアと、第２の入力電圧を受けるように構成されたトランジスタの第２のペアとを含む、Ｃ１に記載の装置。
[Ｃ３]
前記カスコード回路が上側カスコード回路を備え、ここにおいて、前記上側カスコード回路のトランジスタの前記第１のペアが、下側カスコードデバイスのドレインに結合されたドレインを含む第１のトランジスタと、前記下側カスコードデバイスのソースに結合されたドレインを含む第２のトランジスタとを含む、Ｃ１に記載の装置。
[Ｃ４]
前記カスコード回路のトランジスタの前記第１のペアに結合された第１のトランジスタと、前記カスコード回路のトランジスタの前記第２のペアに結合された第２のトランジスタとを含む別のカスコード回路をさらに備え、前記別のカスコード回路の前記第１のトランジスタと前記別のカスコード回路の前記第２のトランジスタとが、共通ゲート電圧を受けるように構成された、Ｃ１に記載の装置。
[Ｃ５]
前記カスコード回路のトランジスタの前記第１のペアの第１のトランジスタが、前記別のカスコード回路の前記第１のトランジスタのドレインに結合されたドレインを含み、前記カスコード回路のトランジスタの前記第１のペアの第２のトランジスタが、前記別のカスコード回路の前記第１のトランジスタのソースに結合されたドレインを含む、Ｃ４に記載の装置。
[Ｃ６]
前記カスコード回路のトランジスタの前記第２のペアの第１のトランジスタが、前記別のカスコード回路の前記第２のトランジスタのドレインに結合されたドレインを含み、前記カスコード回路のトランジスタの前記第２のペアの第２のトランジスタが、前記別のカスコード回路の前記第２のトランジスタのソースに結合されたドレインを含む、Ｃ５に記載の装置。
[Ｃ７]
前記カスコード回路のトランジスタの前記第１のペアの各々が、入力トランジスタの前記差動ペアの第１のトランジスタのドレインに結合されたソースを含み、前記カスコード回路のトランジスタの前記第２のペアの各々が、入力トランジスタの前記差動ペアの第２のトランジスタのドレインに結合されたソースを含む、Ｃ１に記載の装置。
[Ｃ８]
入力トランジスタの前記差動ペアが、第１の入力電圧を受けるように構成されたトランジスタの第１のペアと、第２の入力電圧を受けるように構成されたトランジスタの第２のペアとを含む、Ｃ１に記載の装置。
[Ｃ９]
入力トランジスタの前記差動ペアのトランジスタの前記第１のペアの各トランジスタと入力トランジスタの前記差動ペアのトランジスタの前記第２のペアの各トランジスタとが、共通電流源に結合されたソースを含む、Ｃ８に記載の装置。
[Ｃ１０]
入力トランジスタの前記差動ペアのトランジスタの前記第１のペアの第１のトランジスタのドレイン、および入力トランジスタの前記差動ペアのトランジスタの前記第１のペアの第２のトランジスタのドレインが、それぞれ前記カスコード回路のトランジスタの前記第１のペアの第１のトランジスタのソース、および前記カスコード回路のトランジスタの前記第１のペアの第２のトランジスタのソースに結合された、Ｃ８に記載の装置。
[Ｃ１１]
入力トランジスタの前記差動ペアのトランジスタの前記第２のペアの第１のトランジスタのドレイン、および入力トランジスタの前記差動ペアのトランジスタの前記第２のペアの第２のトランジスタのドレインが、それぞれ前記カスコード回路のトランジスタの前記第２のペアの第１のトランジスタのソース、および前記カスコード回路のトランジスタの前記第２のペアの第２のトランジスタのソースに結合された、Ｃ１０に記載の装置。
[Ｃ１２]
前記カスコード回路が上側カスコード回路を備え、ここにおいて、前記上側カスコード回路のトランジスタの前記第１のペアが、下側カスコード回路の第１のトランジスタのドレインに結合されたドレインを含む第１のトランジスタと、前記下側カスコード回路の前記第１のトランジスタのソースに結合されたドレインを含む第２のトランジスタとを含む、Ｃ８に記載の装置。
[Ｃ１３]
前記上側カスコード回路のトランジスタの前記第２のペアが、前記下側カスコードデバイスの第２のトランジスタのドレインに結合されたドレインを含む第１のトランジスタと、前記下側カスコードデバイスの前記第２のトランジスタのソースに結合されたドレインを含む第２のトランジスタとを含む、Ｃ１２に記載の装置。
[Ｃ１４]
前記差動ペアの前記第１のトランジスタに結合されたトランジスタの前記第１のペアが、第１の出力を生成するために第１の複数の電流経路を形成し、前記差動ペアの前記第２のトランジスタに結合されたトランジスタの前記第２のペアが、第２の出力を生成するために第２の複数の電流経路を形成する、Ｃ１に記載の装置。
[Ｃ１５]
前記第１の複数の電流経路が、
電流源から入力トランジスタの前記差動ペアの少なくとも１つのトランジスタと前記カスコード回路のトランジスタの前記第１のペアの第１のトランジスタとを通って下側カスコード回路のトランジスタのドレインまで延びる第１の電流経路と、
前記電流源から入力トランジスタの前記差動ペアの前記少なくとも１つのトランジスタと前記カスコード回路のトランジスタの前記第１のペアの第２のトランジスタとを通って前記下側カスコード回路の前記トランジスタのソースまで延びる第２の電流経路と
を備える、Ｃ１４に記載の装置。
[Ｃ１６]
前記第２の複数の電流経路が、
前記電流源から入力トランジスタの前記差動ペアの少なくとも１つの他のトランジスタと前記カスコード回路のトランジスタの前記第２のペアの第１のトランジスタとを通って前記下側カスコード回路の別のトランジスタのドレインまで延びる第３の電流経路と、
前記電流源から入力トランジスタの前記差動ペアの前記少なくとも１つの他のトランジスタと前記カスコード回路のトランジスタの前記第２のペアの第２のトランジスタとを通って前記下側カスコード回路の前記別のトランジスタのソースまで延びる第４の電流経路と
を備える、Ｃ１５に記載の装置。
[Ｃ１７]
トランジスタの差動ペアにおいて入力電圧を受けることと、
前記差動ペアの第１のトランジスタに結合されたトランジスタの第１のペアと、前記差動ペアの第２のトランジスタに結合されたトランジスタの第２のペアとを含むカスコード回路をバイアスすることと
を備える、方法。
[Ｃ１８]
入力電圧を受けることが、トランジスタの第１のペアにおいて第１の差動入力を受けることと、トランジスタの第２のペアにおいて第２の差動入力を受けることとを備える、Ｃ１７に記載の方法。
[Ｃ１９]
トランジスタの差動ペアにおいて入力電圧を受けるための手段と、
前記差動ペアの第１のトランジスタに結合されたトランジスタの第１のペアと、前記差動ペアの第２のトランジスタに結合されたトランジスタの第２のペアとを含むカスコード回路をバイアスするための手段と
を備える、デバイス。
[Ｃ２０]
バイアスするための前記手段が、下側カスコードデバイスのドレインに結合されたドレインを含む１つのトランジスタと、前記下側カスコードデバイスのソースに結合されたドレインを含む別のトランジスタとを含む上側カスコード回路をバイアスするための手段を備える、Ｃ１９に記載のデバイス。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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