(57)【特許請求の範囲】
【請求項１】
差動入力電圧を増幅する増幅段と、前記増幅段により増幅された入力信号を増幅し、出力信号として出力する出力段を有するオペアンプとを備える信号出力回路において、
前記出力段は、
スイッチと、
前記増幅段から出力された入力電圧と、前記入力電圧とは別の電圧との差分電圧をサンプリングするキャパシタと
を有し、
前記スイッチによるスイッチングにより、前記入力電圧を基準として、前記キャパシタにサンプリングされた前記差分電圧を転送するスイッチトキャパシタ回路であり、
前記出力段はグラウンド電圧を下回る電圧を出力し、
前記別の電圧は前記グラウンド電圧より高い電圧の電源電圧である
ことを特徴とする信号出力回路。
【請求項２】
前記増幅段は、前記電源電圧で駆動されることを特徴とする請求項１に記載の信号出力回路。
【請求項３】
前記スイッチはトランジスタであり、
前記スイッチトキャパシタ回路は、前記トランジスタを制御する制御信号を生成する制御信号生成手段であって、前記制御信号の制御電圧は、該スイッチトキャパシタ回路に入力される電圧が基準となる、制御信号生成手段をさらに備える
ことを特徴とする請求項１に記載の信号出力回路。
【請求項４】
前記トランジスタは、
第１の導電型および第２の導電型を有し前記キャパシタに第１の電圧を有する前記入力信号に基づく電荷をチャージする第１のトランジスタ群と、
前記第１の導電型とは異なる第２の導電型を有し前記キャパシタの電荷を出力する第２のトランジスタ群とから構成され、
前記制御信号生成手段は、前記第１および第２のトランジスタ群のトランジスタのうち前記キャパシタに接続されるトランジスタをオン／オフ制御する制御信号の制御電圧が、前記入力電圧を基準とするように、前記制御信号を生成する
ことを特徴とする請求項３に記載の信号出力回路。
【請求項５】
前記スイッチはトランジスタであり、
前記スイッチトキャパシタ回路は、前記トランジスタを制御する制御信号を生成する制御信号生成手段であって、前記制御信号の制御電圧は、該スイッチトキャパシタ回路への入力電圧および該スイッチトキャパシタ回路からの出力電圧が基準となる、制御信号生成手段をさらに備える
ことを特徴とする請求項１に記載の信号出力回路。
【請求項６】
前記トランジスタは、
第１の導電型を有し前記キャパシタに第１の電圧を有する前記入力信号に基づく電荷をチャージする第１のトランジスタ群と、
前記第１の導電型とは異なる第２の導電型を有し前記キャパシタの電荷を出力する第２のトランジスタ群とから構成され、
前記制御信号生成手段は、前記第１および第２のトランジスタ群のトランジスタのうち前記キャパシタに接続されるトランジスタをオン／オフ制御する制御信号の制御電圧が、前記入力電圧および前記出力電圧を基準とするように、前記制御信号を生成する
ことを特徴とする請求項５に記載の信号出力回路。
【請求項７】
前記トランジスタのゲート制御電圧を、該トランジスタをＯＮ制御する場合と該トランジスタをＯＦＦ制御する場合の双方共に、該スイッチトキャパシタ回路の出力信号または入力信号を基準として生成することを特徴とする請求項６に記載の信号出力回路。
【請求項８】
前記トランジスタの耐圧は、前記制御電圧の制御により保障されることを特徴とする請求項７に記載の信号出力回路。
【請求項９】
前記入力信号の電圧のハイレベルをＶｏとしたとき、前記トランジスタのゲート、ソース間にかかる最大電位差をＶｏに設定したことを特徴とする請求項８に記載の信号出力回路。
【請求項１０】
前記制御信号生成手段は、前記制御信号を生成するバッファにより構成されることを特徴とする請求項３乃至９のいずれか１項に記載の信号出力回路。
【請求項１１】
スイッチ制御タイミング生成回路をさらに備え、
前記スイッチ制御タイミング生成回路からグラウンド電圧を基準とする電圧を有する信号を、前記バッファへ入力することにより前記制御信号を生成することを特徴とする請求項１０に記載の信号出力回路。
【請求項１２】
前記第１のトランジスタ群または前記第２のトランジスタ群のトランジスタを、Ｎ型またはＰ型として構成したことを特徴とする請求項４または６に記載の信号出力回路。
【請求項１３】
前記出力段の動作速度は、前記増幅段の動作帯域よりも高速であることを特徴とする請求項１乃至１２のいずれか１項に記載の信号出力回路。
【請求項１４】
前記別の電圧は、外部から供給された電圧であることを特徴とする請求項１乃至１３のいずれか１項に記載の信号出力回路。
【請求項１５】
前記出力段は、複数個のスイッチトキャパシタの構成を持つことを特徴とする請求項１乃至１４のいずれか１項に記載の信号出力回路。
【請求項１６】
前記複数個のスイッチトキャパシタは、サンプリングおよび転送の動作における位相がずれていることを特徴とする請求項１５に記載の信号出力回路。
【請求項１７】
前記複数個のスイッチトキャパシタは、全ての時間帯において、少なくとも１つ以上のスイッチトキャパシタがサンプリングの状態であることを特徴とする請求項１６に記載の信号出力回路。
【請求項１８】
前記複数個のスイッチトキャパシタは、全ての時間帯において、少なくとも１つ以上のスイッチトキャパシタが転送の状態であることを特徴とする請求項１６に記載の信号出力回路。
【請求項１９】
出力に平滑コンデンサをさらに備えたことを特徴とする請求項３乃至１８のいずれか１項に記載の信号出力回路。
【請求項２０】
差動入力電圧を増幅する増幅段と、前記増幅段により増幅された入力信号を増幅し、出力信号として出力する出力段を有するオペアンプとを備える信号出力回路において、
前記出力段は、
スイッチと、
前記増幅段から出力された入力電圧と、前記入力電圧とは別の電圧との差分電圧をサンプリングするキャパシタと
を有し、
前記スイッチによるスイッチングにより、前記入力電圧を基準として、前記キャパシタにサンプリングされた前記差分電圧を転送するスイッチトキャパシタ回路であり、
前記スイッチはトランジスタであり、
前記スイッチトキャパシタ回路は、前記トランジスタを制御する制御信号を生成する制御信号生成手段であって、前記制御信号の制御電圧は、該スイッチトキャパシタ回路への入力電圧および該スイッチトキャパシタ回路からの出力電圧が基準となる、制御信号生成手段をさらに備え、
前記トランジスタは、
第１の導電型を有し前記キャパシタに第１の電圧を有する前記入力信号に基づく電荷をチャージする第１のトランジスタ群と、
前記第１の導電型とは異なる第２の導電型を有し前記キャパシタの電荷を出力する第２のトランジスタ群とから構成され、
前記制御信号生成手段は、前記第１および第２のトランジスタ群のトランジスタのうち前記キャパシタに接続されるトランジスタをオン／オフ制御する制御信号の制御電圧が、前記入力電圧および前記出力電圧を基準とするように、前記制御信号を生成し、
前記トランジスタのゲート制御電圧を、該トランジスタをＯＮ制御する場合と該トランジスタをＯＦＦ制御する場合の双方共に、該スイッチトキャパシタ回路の出力信号または入力信号を基準として生成し、
該前記トランジスタの耐圧は、前記制御電圧の制御により保障されること
を特徴とする信号出力回路。
【請求項２１】
前記入力信号の電圧のハイレベルをＶｏとしたとき、前記トランジスタのゲート、ソース間にかかる最大電位差をＶｏに設定したことを特徴とする請求項２０に記載の信号出力回路。
【請求項２２】
差動入力電圧を増幅する増幅段と、前記増幅段により増幅された入力信号を増幅し、出力信号として出力する出力段を有するオペアンプとを備える信号出力回路において、
前記出力段は、
スイッチと、
前記増幅段から出力された入力電圧と、前記入力電圧とは別の電圧との差分電圧をサンプリングするキャパシタと
を有し、
前記スイッチによるスイッチングにより、前記入力電圧を基準として、前記キャパシタにサンプリングされた前記差分電圧を転送するスイッチトキャパシタ回路であり、
前記出力段は、複数個のスイッチトキャパシタの構成を持つことを特徴とする信号出力回路。
【請求項２３】
前記複数個のスイッチトキャパシタは、サンプリングおよび転送の動作における位相がずれていることを特徴とする請求項２２に記載の信号出力回路。
【請求項２４】
前記複数個のスイッチトキャパシタは、全ての時間帯において、少なくとも１つ以上のスイッチトキャパシタがサンプリングの状態であることを特徴とする請求項２２に記載の信号出力回路。
【請求項２５】
前記複数個のスイッチトキャパシタは、全ての時間帯において、少なくとも１つ以上のスイッチトキャパシタが転送の状態であることを特徴とする請求項２２に記載の信号出力回路。
【請求項２６】
請求項１乃至２５のいずれか１項に記載の信号出力回路と、
前記出力信号を前記オペアンプの入力に帰還するフィードバックループとを備えたことを特徴とする信号出力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号出力回路に関し、より詳細にはオペアンプの電源電圧を上回る出力信号振幅およびグラウンド電圧を下回る出力信号振幅を出力することができる信号出力回路、オペアンプ、およびチャージポンプ回路に関する。
【背景技術】
【０００２】
近年、オペアンプに接続された電源電圧を上回る出力信号振幅およびグラウンド電圧を下回る出力信号振幅を出力することができるオペアンプを有する信号出力回路が開発されている。【０００３】
図１は、従来の電源電圧を上回る信号を出力する信号出力回路の一例である信号出力回路１００を示すブロック図である。図１に記載の信号出力回路１００は、オペアンプ１１０と、オペアンプ１１０の正電源を生成するチャージポンプ１２０とを含む（例えば特許文献１参照）。【０００４】
図１に記載の信号出力回路１００においては、オペアンプ１１０とは別の正電源電圧生成回路として、チャージポンプ１１０を備えている。このチャージポンプ１２０は、入力電圧である電源（１２１）電圧とグラウンド（１２２）電圧を用いて、オペアンプ１１０が出力する出力信号振幅よりもさらに高い、正の電圧を出力して、オペアンプ１１０に出力する。オペアンプ１１０は、チャージポンプ１２０より出力された、正の電圧を、オペアンプ１１０の正の電源電圧として用いることにより、オペアンプ１１０の電源電圧を上回る出力信号振幅を出力している。【０００５】
図２は、従来のグラウンドを下回る信号を出力する信号出力回路の一例である信号出力回路２００を示すブロック図である。図２に記載の信号出力回路２００は、オペアンプ２１０と、オペアンプ２１０の負電源を生成するチャージポンプ２２０とを含む。【０００６】
図２に記載の信号出力回路２００においては、オペアンプ２１０とは別の負電源電圧生成回路として、チャージポンプ２２０を備えている。このチャージポンプ２２０は、入力電圧である電源（２２１）電圧とグラウンド（２２２）電圧を用いて、オペアンプ２１０が出力する出力信号振幅よりもさらに低い、負の電圧を出力して、オペアンプ２１０に出力する。オペアンプ２１０は、チャージポンプ２２０より出力された、負の電圧を、オペアンプ２１０の負の電源電圧として用いることにより、グラウンド電圧を下回る出力信号振幅を出力している。【０００７】
以上のように、信号出力回路１００は、オペアンプの電源電圧を上回る出力信号振幅を出力することができ、信号出力回路２００は、グラウンド電圧を下回る出力信号振幅を出力することができる。【０００８】
従来技術における、電源電圧を上回る出力信号振幅、あるいはグラウンド電圧を下回る出力信号振幅を出力するオペアンプは、オペアンプに用いる正の電源、あるいは負の電源を、オペアンプとは別の電圧生成回路である、チャージポンプによって生成し、このチャージポンプの出力電圧を、オペアンプの正の電源、あるいは負の電源として用いていた。その結果、電源電圧を上回る出力信号振幅、あるいはグラウンド電圧を下回る出力信号振幅を得ることができるが、オペアンプとは別の回路である、チャージポンプが別個に必要になり、回路規模が大きくなるという短所があった。【０００９】
そこで、本発明の目的は、オペアンプとは別の回路である電圧生成回路を必要とすることなく、電源電圧を上回る出力信号振幅、あるいはグラウンド電圧を下回る出力信号振幅を得ることが可能な信号出力回路、オペアンプおよびチャージポンプ回路を提供することにある。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開平５−３４７５１９号公報
【発明の概要】
【００１１】
このような目的を達成するために、本発明の第１の態様は、差動入力電圧を増幅する増幅段と、前記増幅段により増幅された入力信号を増幅し、出力信号として出力する出力段を有するオペアンプを備える信号出力回路であって、前記出力段は、スイッチと、前記増幅段から出力された入力電圧と、前記入力電圧とは別の電圧との差分電圧をサンプリングするキャパシタとを有し、前記スイッチによるスイッチングにより、前記入力電圧を基準として、前記コンデンサにサンプリングされた前記差分電圧を転送するスイッチトキャパシタ回路であることを特徴とする。
【００１２】
また、本発明の信号処理回路の前記スイッチはトランジスタであり、前記スイッチトキャパシタ回路は、前記トランジスタを制御する制御信号を生成する制御信号生成であって、前記制御信号の制御電圧は、該スイッチトキャパシタ回路に入力される電圧が基準となる、制御信号生成手段をさらに備えることを特徴とする。
【００１３】
また、本発明の信号処理回路の前記スイッチはトランジスタであり、前記スイッチトキャパシタ回路は、前記トランジスタを制御する制御信号を生成する制御信号生成であって、前記制御信号の制御電圧は、該スイッチトキャパシタ回路に入力される電圧および該スイッチトキャパシタ回路から出力される電圧が基準となる、制御信号生成手段をさらに備えることを特徴とする。
【００１４】
また、本発明の他の態様は、第１の電圧を有する入力信号を少なくとも１つのトランジスタを有する半導体回路に入力することにより、前記第１の電圧が昇降圧された第２の電圧を有する出力信号を出力するチャージポンプ回路であって、前記少なくとも１つのトランジスタをオン／オフ制御する制御信号の制御電圧が、前記第２電圧あるいは前記第１電圧を基準とするように、前記制御信号を生成する制御信号生成手段を具えたことを特徴とする。
【００１５】
本発明は、このような目的を達成するために、請求項１に記載の発明は、所定の処理した入力信号を、出力信号として出力する出力段を備えたオペアンプであって、前記出力段が、スイッチトキャパシタとして構成されたことを特徴とする。
【００１６】
本発明によれば、オペアンプの出力段をスイッチトキャパシタ型出力段として構成したので、別途、オペアンプの正、あるいは負の電源電圧をチャージポンプ回路などで生成することなく、電源電圧を上回る出力信号振幅、あるいはグラウンド電圧を下回る出力信号振幅を、出力することができる。
【図面の簡単な説明】
【００１７】
【図１】従来の電源電圧を上回る信号を出力する信号出力回路の一例を示すブロック図である。
【図２】従来のグラウンド電圧を下回る信号を出力する信号出力回路の一例を示すブロック図である。
【図３】本発明の第１の実施形態にかかるオペアンプの構成を示すブロック図である。
【図４】図３に記載のオペアンプの増幅段を示す回路構成図である。
【図５】図３に記載のオペアンプのスイッチトキャパシタ型出力段を示す回路構成図である。
【図６】図３に記載のオペアンプのスイッチトキャパシタ型出力段の動作状態と、スイッチトキャパシタ段が備える４つのスイッチの状態とを示す図表である。
【図７】図３に記載のオペアンプの増幅段の動作帯域幅と、スイッチトキャパシタ型出力段の動作周波数との関係を示す図表である。
【図８】図３に記載のオペアンプのスイッチトキャパシタ型出力段の入力電圧と、スイッチトキャパシタ型出力段の出力電圧との関係を示す図表である。
【図９】図３に記載のオペアンプの増幅段の動作帯域幅における、オペアンプのスイッチトキャパシタ型出力段の等価回路を示すブロック図である。
【図１０】図３に記載のオペアンプを用いた反転増幅回路の構成を示すブロック図である。
【図１１】本発明の第２の実施の形態にかかるオペアンプを構成する、スイッチトキャパシタ型出力段の構成を示すブロック図である。
【図１２】図１１に記載のスイッチトキャパシタ型出力段の動作状態とスイッチトキャパシタ段が備える４つのスイッチの状態とを示す図表である。
【図１３】本発明の第３の実施の形態にかかるオペアンプを構成する、スイッチトキャパシタ型出力段の構成を示すブロック図である。
【図１４】図１３に記載のスイッチトキャパシタ型出力段の動作状態とスイッチトキャパシタ段が備える４つのスイッチの状態とを示す図表である。
【図１５】本発明の第４の実施の形態にかかるオペアンプを構成する、スイッチトキャパシタ型出力段の構成を示すブロック図である。
【図１６】図１５に記載のスイッチトキャパシタ型出力段の動作状態とスイッチトキャパシタ段が備える４つのスイッチの状態とを示す図表である。
【図１７】図１５に示すスイッチトキャパシタ回路の２つのバッファの第１の構成例を示す回路図である。
【図１８】図１５に示すスイッチトキャパシタ回路の２つのバッファの第２の構成例を示す回路図である。
【図１９】本発明の第５の実施の形態に係るオペアンプを構成する、スイッチトキャパシタ型出力段の構成を示すブロック図である。
【図２０】図１９に記載のスイッチトキャパシタ型出力段の動作状態とスイッチトキャパシタ段が備える４つのスイッチの状態とを示す図表である。
【発明を実施するための形態】
【００１８】
〔第１の実施形態〕
本発明の第１の実施形態を、図３〜図９に基づいて説明する。
【００１９】
１．回路構成
１−１．オペアンプ３００
図３は、本発明の第１の実施形態に係る信号出力回路であるオペアンプの構成を示すブロック図である。
【００２０】
図３に記載のオペアンプ３００は、複数の入力端子３０１、３０２に接続された増幅段３１０と、増幅段３１０および出力端子３０３との間に接続された出力段としてのスイッチトキャパシタ型出力段３２０とから構成される。増幅段３１０はオペアンプ３００の入力段であって、利得段が含まれていてもよい。
【００２１】
ここで、増幅段３１０は、量子化されず、標本化されていない信号を伝達する連続信号回路（Ｃｏｎｔｉｎｕｏｕｓ回路）であるといえ、スイッチトキャパシタ型出力段３２０は、量子化されず、標本化された信号を伝達する離散信号回路であるといえる。
【００２２】
また、本発明に係るオペアンプをＳＣ級アンプと命名する。
【００２３】
スイッチトキャパシタ型出力段３２０は、増幅段３１０によって差動入力電圧が増幅された電圧あるいは電流が入力される。
【００２４】
１−２．増幅段３１０
図４は、図３に記載のオペアンプ３００の増幅段３１０を示す回路構成図である。図４に記載の増幅段３１０は、電源４０１と、電源４０１にドレインが接続されたトランジスタ４０２、４０３と、トランジスタ４０２のソースにドレインが接続されたトランジスタ４０４と、トランジスタ４０３のソースにドレインが接続されたトランジスタ４０５と、トランジスタ４０４、４０５のソースに接続された電流源４０６とを備える。トランジスタ４０４、４０５は差動対を構成し、それぞれゲートが負入力の入力端子３０１、正入力の入力端子３０２に接続される。また、トランジスタ４０３のソースは出力端子４０７に接続される。ＶＤＤは電源４０１の電源電圧であり、Ｖｏは出力端子４０７から出力段３２０への出力電圧である。
【００２５】
図４に記載の回路は、本実施形態の増幅段に用いる回路の一例であるが、本実施形態の増幅段は、図４に示した差動の増幅段の回路構成に制限されるものではなく、シングル入力の増幅段、複数段の増幅段、カスケード増幅段等、さまざまな増幅段等が適用可能である。また、増幅段３１０は、入力段のみであってもよく、さらに利得段を含んでいてもよい。
【００２６】
１−３．スイッチトキャパシタ型出力段３２０
図５は、オペアンプ３００のスイッチトキャパシタ型出力段３２０を示す回路構成図である。図５に記載のスイッチトキャパシタ型出力段３２０は、スイッチトキャパシタ回路５１０と、スイッチトキャパシタ回路５１０に電圧を提供する電源５０１と、スイッチトキャパシタ回路５１０に入力電圧Ｖｏを供給する入力端子５０２と、スイッチトキャパシタ回路５１０から電圧Ｖｏｕｔを出力する出力端子５０３とを備える。
【００２７】
スイッチトキャパシタ回路５１０は、電源５０１に一端が接続されたスイッチ１  ５１１と、出力端子５０３に一端が接続されたスイッチ２  ５０２と、入力端子５０２に一端が接続されたスイッチ３  ５１３、スイッチ４  ５１４と、スイッチ１  ５１１およびスイッチ４  ５１４の他端と、スイッチ２  ５１２の他端との間に接続されたフライングコンデンサ５１５とを備える。スイッチ２  ５１２の他端とスイッチ３  ５１３の他端は接続されている。ＶＤＤは電源５０１の電源電圧であり、Ｖｏは増幅段３１０の出力電圧であり、Ｖｏｕｔはオペアンプ３００の出力電圧である。
【００２８】
図６は、図５に示したスイッチトキャパシタ型出力段３２０の状態と、各スイッチの開閉状態を示す。スイッチトキャパシタ型出力段３２０がサンプリング期間であるとき、スイッチ１とスイッチ３がＯＮし、フライングコンデンサ５１５に、電源電圧ＶＤＤと、増幅段３１０の出力電圧Ｖｏとの差分電圧である、（Ｖｏ−ＶＤＤ）がサンプリングされる。このとき、スイッチ２、スイッチ４はＯＦＦ状態である。
【００２９】
次に、トランスファ期間では、スイッチ２、スイッチ４がＯＮし、スイッチ１、スイッチ３がＯＦＦする。サンプリング期間にスイッチ１がＯＮすることにより、電位が電源電圧ＶＤＤとなったフライングコンデンサの片側端子が、増幅段３０１の出力側に接続され、出力端子５０３における電圧Ｖｏｕｔは（Ｖｏ−ＶＤＤ）＋Ｖｏ＝２Ｖｏ−ＶＤＤとなる。
【００３０】
なお、本実施形態では、スイッチトキャパシタ型出力段３２０には、電源５０１から電源電圧が入力されるが、電圧ＶＤＤの供給は電源５０１に限るものではなく、グラウンド電圧や一定電圧が入力されてもよい。また、入力される電圧は、内部回路あるいは外部回路から供給されてもよい。
【００３１】
なお、フライングコンデンサ５１５は、ＩＣに内蔵されていても外付けであってもよい。本発明においては、オペアンプ３００のスイッチトキャパシタ型出力段３２０は、アイドリング電流を必要とせず、フライングコンデンサ５１５は不要な電荷をオペアンプ３００の出力にトランスファする必要が無く、負荷を駆動するための最低限の電荷をトランスファできればよい。オペアンプ３００の負荷によって、フライングコンデンサ５１５をＩＣに内蔵することができるので、ＩＣの外付け部品を少なくすることができる。
【００３２】
図７は、図３に示したオペアンプ３００の正入力、負入力の微小電位差を増幅する増幅段３１０の動作帯域と、増幅段３１０の出力を入力とし、信号を出力するスイッチトキャパシタ型出力段３２０の動作周波数との関係を示す。図７に示すように、増幅段３１０の周波数軸における動作帯域よりも、スイッチトキャパシタ型出力段３２０の動作周波数が、高速になるように、増幅段の動作帯域と、スイッチトキャパシタ型出力段の動作周波数を設定している。
【００３３】
図８は、図５に示したスイッチトキャパシタ型出力段３２０が動作することにより生成される、オペアンプ３００の出力電圧であるＶｏｕｔと、スイッチトキャパシタ型出力段３２０の入力電圧であるＶｏ、および電源電圧であるＶＤＤとの関係を示す。Ｖｏｕｔ＝２Ｖｏ−ＶＤＤであるため、スイッチトキャパシタ回路の入力電圧Ｖｏに対する出力電圧Ｖｏｕｔの電圧変化は２倍であることがわかる。また、出力信号レンジは＋ＶＤＤから−ＶＤＤであるため、従来技術において必要であった、オペアンプ２１０とは別のチャージポンプ２２０による負電源電圧が無くとも、負の信号出力が可能であることが分かる。
【００３４】
２．等価回路
図９は、図６に示した動作帯域、動作周波数に設定した場合における、図３に示す本発明の第１の実施形態にかかるオペアンプ３００の等価回路９００を示すブロック図である。図９に示す出力段９２０は、増幅段９１０の動作帯域よりも高速で動作する。図５に記載のスイッチトキャパシタ型出力段３２０は、入力電圧Ｖｏを２倍し、電源電圧ＶＤＤだけマイナスして出力電圧を生成するため、出力抵抗９２２を２倍増幅器９２１に取り付けた、出力抵抗付きの信号増幅器として等価的に示すことができる。この出力抵抗付きの信号増幅器は、増幅段９１０の出力信号を入力信号として受け、この入力信号に基づいた信号を出力する。
【００３５】
図９に示した増幅器９２１の増幅率は、出力段９２０が、増幅段９１０の出力信号をサンプリング、あるいはトランスファに用いるか否かで異なる。サンプリングのみに増幅段９１０の出力信号を用いる場合では、サンプリングされた増幅段９１０の出力信号が、ある電圧基準でトランスファされるため、増幅器８２１の増幅率は１倍である。トランスファのみに増幅段９１０の出力信号を用いる場合では、サンプリングされた電圧が、増幅段９１０の出力信号を基準としてトランスファされるため、この場合においても増幅器９２１の増幅率は１倍である。サンプリングとトランスファの双方共に増幅段９１０の出力信号を用いる場合では、サンプリングされた増幅段９１０の出力信号が、さらに増幅段９１０の出力信号を基準としてトランスファされるため、増幅器９２１の増幅率は２倍である。
【００３６】
図９に示した出力抵抗９２２は、スイッチトキャパシタ型出力段９２０が備えるコンデンサの容量と、動作周波数とにより決まる。スイッチトキャパシタ型出力段３２０のコンデンサにサンプリングされる電荷をＱ、コンデンサの容量をＣ、コンデンサの２端子間の電圧をＶとすると、Ｑ＝ＣＶの式が成り立つ。この式の両辺を時間ｔで微分すると、ｄＱ／ｄｔ＝Ｉ＝Ｃ×ｄＶ／ｄｔとなる。ここで、Ｉはスイッチトキャパシタ型出力段３２０が、オペアンプ３００の出力へとトランスファする電流を示す。さらに、出力抵抗７２２をＲ、スイッチトキャパシタ型出力段の動作周波数をｆｓとすると、Ｒ＝Ｖ／Ｉ＝Ｖ／（Ｃ×ｄＶ／ｄｔ）＝１／Ｃ×ｄｔ＝１／（Ｃ×ｆｓ）となる。出力抵抗８２２は、スイッチトキャパシタ型出力段３２０が備えるコンデンサの容量値と、動作周波数に反比例する抵抗とみなせる。
【００３７】
図５に示すスイッチトキャパシタ型出力段３２０を、オペアンプ３００の出力段として用いた場合、図６に示したサンプリング期間において、オペアンプ３００の出力がＨｉ−Ｚになるため、出力電圧を保持するために、オペアンプ３００の出力とグラウンドとの間に、平滑コンデンサを備えてもよい。
【００３８】
３．第１の実施形態の適用例
図１０は、図３に記載のオペアンプ３００を用いた反転増幅回路１０００の構成を示すブロック図である。
【００３９】
反転増幅回路１０００は、入力信号であるＶｉｎを、抵抗１００１、抵抗１００２の比に基づいて増幅し、Ｖｏｕｔとして信号出力する。Ｖｒｅｆはオペアンプ３００の正の入力端子３０２に接続される、リファレンス電圧である。抵抗１００１と抵抗１００２の片側の端子は、オペアンプの負の入力端子３０１に接続される。反転増幅回路１０００は、スイッチトキャパシタ型出力段３２０の出力端子３０３から抵抗１００２を介して増幅段３１０の負の入力端子３０１にいたるフィードバックループが形成され、出力信号Ｖｏｕｔはオペアンプ３１０の入力にフィードバックされる。この構成によれば、出力信号Ｖｏｕｔをオペアンプ３００の入力端子にフィードバックすることで、オペアンプ３００のスイッチトキャパシタ出力段３２０において発生するノイズや歪みなどの成分を、入力段としての増幅段３１０において抑え込むことができる。
【００４０】
また、オペアンプ３００の出力に抵抗性の負荷がある場合、負荷抵抗に電流が流れるため、オペアンプ３００の出力電圧が変化する。ここで、図１０で示したように、オペアンプ３００の出力と、オペアンプ３００の負の入力とにフィードバックパス（抵抗１００１、１００２）を設けておくことで、オペアンプ３００の出力電圧の変化がフィードバックされ、増幅段３１０で増幅され、オペアンプ３００の出力電圧の変化を打ち消すようにフィードバックループが働く。フィードバックループが働くことにより、スイッチトキャパシタ型出力段３００のサンプリング期間とトランスファ期間とを合わせた１周期に、負荷抵抗より流れ出す電荷と等量の電荷が、スイッチトキャパシタ型出力段３２０より、オペアンプ３００の出力へトランスファされる。したがって、オペアンプ３００の出力に抵抗性負荷が存在しても、一定の電圧を出力する。
【００４１】
図１０の回路は、反転増幅回路にオペアンプ３００を用いた例であるが、オペアンプ３００は、図１０に示した反転増幅回路１０００、正転増幅回路（非反転増幅回路）、微分回路、積分回路、フィルタ回路、ボルテージフォロア回路等、様々なオペアンプを用いた信号処理回路に適用可能である。
【００４２】
なお、増幅段３１０は、差動入力電圧を増幅した、電圧あるいは電流を出力し、そのステージ構成は、１、２、３またはそれ以上のステージ構成であってもよい。
【００４３】
以上説明したように、オペアンプ３００の出力段をスイッチトキャパシタ型出力段３２０とすることにより、別途、オペアンプの正、あるいは負の電源電圧をチャージポンプ回路などで生成することなく、電源電圧を上回る出力信号振幅、あるいはグラウンド電圧を下回る出力信号振幅を、出力することができる。
【００４４】
〔第２の実施形態〕
本発明の第２の実施形態を、図１１および図１２に基づいて説明する。本実施形態に係る信号出力回路であるオペアンプは、図３に記載のオペアンプ３００を構成するスイッチトキャパシタ型出力段３２０の変形したスイッチトキャパシタ型出力段１１００を備えるオペアンプである。
【００４５】
図１１は、本実施形態に係る信号出力回路であるオペアンプのスイッチトキャパシタ型出力段１１００を示す回路構成図である。図１１に記載のスイッチトキャパシタ型出力段１１００は、スイッチトキャパシタを２以上の整数個、並列に備える。すなわち、スイッチトキャパシタ型出力段１１００は、スイッチトキャパシタ１（１１１０−１）、スイッチトキャパシタ２（１１１０−２）、スイッチトキャパシタ３（１１１０−３）、…、スイッチトキャパシタｎ（１１１０−ｎ）と、スイッチトキャパシタ回路をｎ個（ｎは２以上の整数）並列接続したスイッチトキャパシタ回路１１１０により構成される。
【００４６】
各スイッチトキャパシタ（１１１０−１〜１１１０−ｎ）は、電源１１０１、入力端子１１０２および出力端子１１０３に接続される。ここで、スイッチトキャパシタ１は電源１１０１に一端が接続されたスイッチ１  １１１１−１と、出力端子１１０３に一端が接続されたスイッチ２  １１１２−１と、入力端子１１１２−１に一端が接続されたスイッチ３  １１１３−１、スイッチ４  １１１４−１と、スイッチ１  １１１１−１およびスイッチ４  １１１４−１の他端と、スイッチ２  １１１２−１の他端との間に接続されたフライングコンデンサ１１１５−１とを備える。スイッチ２  １１１２−１の他端とスイッチ３  １１１３−１の他端は接続されている。ＶＤＤは電源１１０１の電源電圧であり、Ｖｏは増幅段３２０の出力電圧であり、Ｖｏｕｔはオペアンプ３００の出力電圧である。スイッチトキャパシタ１１１０−２〜１１１０−ｎも、スイッチトキャパシタ１１１０−１と同様の構成である。
【００４７】
図１１に示す複数個のスイッチトキャパシタ１〜ｎは、サンプリング期間とトランスファ期間とを繰り返す。ここで、スイッチトキャパシタ１において、サンプリング期間であるとき、スイッチ１  １１１１−１とスイッチ３  １１１３−１がＯＮし、フライングコンデンサ１１１５−１に、電源電圧ＶＤＤと、増幅段３１０の出力電圧Ｖｏとの差分電圧である、（Ｖｏ−ＶＤＤ）がサンプリングされる。このとき、スイッチ２  １１１２−１、スイッチ４  １１１４−１はＯＦＦ状態である。
【００４８】
次に、トランスファ期間では、スイッチ２  １１１２−１、スイッチ４  １１１４−１がＯＮし、スイッチ１  １１１１−１、スイッチ３  １１１３−１はＯＦＦとなる。サンプリング期間にスイッチ１  １１１１−１がＯＮすることで電位が電源電圧ＶＤＤとなったフライングコンデンサの片側端子が、増幅段３２０の出力に接続され、出力電圧Ｖｏｕｔが（Ｖｏ−ＶＤＤ）＋Ｖｉｎ＝２Ｖｏ−ＶＤＤとなる。スイッチトキャパシタ１１１０−２〜１１１０−ｎも、スイッチトキャパシタ１１１０−１と同様の動作を行う。
【００４９】
図１２は、それぞれのスイッチトキャパシタ（１−ｎ）のサンプリング期間、およびトランスファ期間を示す。
【００５０】
図１２に示されるように、それぞれのスイッチトキャパシタ（１−ｎ）の、サンプリング期間およびトランスファ期間は、それぞれ位相がずれており、全時間において少なくとも１つのスイッチトキャパシタが、トランスファ期間となっている。このトランスファ期間であるスイッチトキャパシタにより、全時間においてオペアンプ１００の出力がＨｉ−Ｚになることは無く、サンプリングされた電圧を出力にトランスファすると共に、出力電圧を保持する役割を兼ねる。
【００５１】
以上説明したように、スイッチトキャパシタ型出力段１１００を、並列接続された複数のスイッチトキャパシタ型出力段１１１０−１〜１１１０−ｎとして構成することにより、別途、オペアンプの正、あるいは負の電源電圧をチャージポンプ回路などで生成することなく、本実施形態に係るオペアンプは、電源電圧を上回る出力信号振幅、あるいはグラウンド電圧を下回る出力信号振幅を、出力することができる。
【００５２】
〔第３の実施形態〕
本発明の第３の実施形態を、図１３および図１４に基づいて説明する。本実施形態に係る信号出力回路であるオペアンプは、図３に記載のオペアンプ３００を構成するスイッチトキャパシタ型出力段３２０の変形したスイッチトキャパシタ型出力段１３００を備えるオペアンプである。
【００５３】
１．スイッチトキャパシタ型出力段１３００の回路構成
図１３は、本実施形態に係る信号出力回路であるオペアンプのスイッチトキャパシタ型出力段１３００を示す回路構成図である。図１３のスイッチトキャパシタ型出力段１３００は、図５に記載の第１の実施形態のオペアンプ３００を構成するスイッチトキャパシタ型出力段３２０を具体化した回路である。
【００５４】
図１３に記載のスイッチトキャパシタ型出力段１３００は、スイッチトキャパシタ回路１３１０と、タイミング生成回路１３２０と、タイミング生成回路１３２０の出力信号であるＣＬＫ１、ＣＬＫ２、ＣＬＫ３、およびＣＬＫ４を入力とし、スイッチトキャパシタ回路１３１０の４つの制御信号であるＶｃｏｎｔ１、Ｖｃｏｎｔ２、Ｖｃｏｎｔ３およびＶｃｏｎｔ４を出力する４つのバッファ１３２１、１３２２、１３２３および１３２４とを備える。また、スイッチトキャパシタ型出力段１３００は、スイッチトキャパシタ回路１３１０に電源電圧ＶＤＤを供給する電源１３０１と、スイッチトキャパシタ回路１３１０に増幅段からの出力電圧Ｖｏを入力する入力端子１３０２と、スイッチトキャパシタ回路１３１０から出力電圧Ｖｏｕｔを出力する出力端子１３０３とを備える。
【００５５】
スイッチトキャパシタ型出回路１３１０は、図５の１つのスイッチであるスイッチ１  ５１１がＰ型トランジスタであるＰ１  １３１１で構成され、３つのスイッチであるスイッチ２  ５１２、スイッチ３  ５１３、およびスイッチ４  ５１４がそれぞれＮ型トランジスタであるＮ２  １３１２、Ｎ３  １３１３、およびＮ４  １３１４により構成されている。  ここで、Ｐ型トランジスタＰ１  １３１１は、スイッチトキャパシタ回路１３１０は、ソースが電源１３０１に、ゲートがバッファ１３２１に接続され、Ｎ型トランジスタＮ２  １３１２は、ソースが出力端子１３０３に、ゲートがバッファ１３２２に接続され、Ｎ型トランジスタＮ３  １３１３は、ドレインがＮ２  １３１２のドレインに、ゲートがバッファ１３２３に接続され、Ｎ型トランジスタＮ４  １３１４は、ソースがＮ３  １３１３のソースに、ゲートがバッファ１３２４に接続されている。また、スイッチトキャパシタ型出回路１３１０は、Ｎ２  １３１２のドレインおよびＮ３  １３１３のドレインの間に接続されたフライングコンデンサ１３１５を備えている。
【００５６】
バッファ１３２１〜１３２４からの４つの制御信号であるＶｃｏｎｔ１、Ｖｃｏｎｔ２、Ｖｃｏｎｔ３およびＶｃｏｎｔ４は、４つのスイッチであるＰ１  １３１１、Ｎ２  １３１２、Ｎ３  １３１３、およびＮ４  １３１４のゲートにそれぞれ入力され、スイッチのＯＮ制御、ＯＦＦ制御がなされる。
【００５７】
図１４は、図１３に記載のスイッチトキャパシタ型出力段１３００の動作状態を示す図表である。図１４において、４つの制御信号であるＶｃｏｎｔ１、Ｖｃｏｎｔ２、Ｖｃｏｎｔ３およびＶｃｏｎｔ４の、スイッチトキャパシタ型出力段１３００の状態に対する具体的な電圧レベルと、２つのスイッチであるＮ２  １３１２、Ｎ３  １３１３のゲート、ソース間電圧であるＶｇｓｎ２、Ｖｇｓｎ３とを示す。
【００５８】
図１４に示されるように、２つのスイッチであるＮ２  １３１２、Ｎ３  １３１３のゲート、ソース間には、最大で（Ｖｏ−Ｖｏｕｔ）だけの電位差が発生する。Ｖｏｕｔの最小値は−Ｖｏなので、Ｎ２  １３１２、Ｎ３  １３１３のゲート、ソース間には、最大で２×Ｖｏだけの電位差が発生する。従って、スイッチトキャパシタ型出力段１３００の２つのスイッチである、Ｎ２  １３１２、Ｎ３  １３１３のゲートソース間耐圧は、２×Ｖｏ以上であることが好ましい。このとき、回路を構成するトランジスタの耐圧は２×Ｖｏ以上であるので、ゲート酸化膜厚が厚いトランジスタを使うとよい。また、一般的にゲート酸化膜厚が厚いトランジスタは、ＯＮ状態での抵抗が高いので、ある一定以下のＯＮ状態での抵抗値に抑えるために、大きなトランジスタサイズにするとよい。
【００５９】
〔第４の実施形態〕
本発明の第４の実施形態を、図１５〜図１８に基づいて説明する。本実施形態に係る信号出力回路であるオペアンプは、図３に記載のオペアンプ３００を構成するスイッチトキャパシタ型出力回路３２０の変形したスイッチトキャパシタ型出力回路１５００を備えるオペアンプである。
【００６０】
図１３に示すスイッチトキャパシタ型出力段１３００においては、一部のトランジスタに必要なゲート、ソース間耐圧への要求が高いため、耐圧の高いトランジスタを用いて回路を構成する必要がある。一般的にゲート、ソース間耐圧が高いトランジスタは、ゲート酸化膜厚が厚く、ＯＮ時の抵抗値が高いため、ある一定以下のＯＮ時の抵抗値に抑えるために、トランジスタの素子サイズを大きくする必要がある。ここで、本実施形態は、耐圧の低いトランジスタを用いてスイッチトキャパシタ回路を構成することによって、第３の実施形態と同等の機能を有するオペアンプ実現する。
【００６１】
１．スイッチトキャパシタ型出力段１５００
図１５は、本実施形態に係る信号出力回路であるオペアンプのスイッチトキャパシタ型出力段１５００を示す回路構成図である。図１５のスイッチトキャパシタ型出力段１５００は、図５に記載の第１の実施形態のオペアンプ３００を構成するスイッチトキャパシタ型出力段３２０を具体化した回路である。
【００６２】
図１５に記載のスイッチトキャパシタ型出力段１５００は、スイッチトキャパシタ回路１５１０と、タイミング生成回路１５２０と、タイミング生成回路１５２０の出力信号であるＣＬＫ１、ＣＬＫ２、ＣＬＫ３、およびＣＬＫ４を入力とし、スイッチトキャパシタ回路１５１０の４つの制御信号であるＶｃｏｎｔ１、Ｖｃｏｎｔ２、Ｖｃｏｎｔ３およびＶｃｏｎｔ４を出力する４つのバッファ１５２１、１５２２、１５２３および１５２４とを備える。また、スイッチトキャパシタ型出力段１５００は、スイッチトキャパシタ回路１５１０に電源電圧ＶＤＤを供給する電源１５０１と、スイッチトキャパシタ回路１５１０に増幅段からの出力電圧Ｖｏを入力する入力端子１５０２と、スイッチトキャパシタ回路１５１０から出力電圧Ｖｏｕｔを出力する出力端子１５１３とを備える。
【００６３】
スイッチトキャパシタ型出力段１５１０は、図５の２つのスイッチであるスイッチ１  ５１１および５１３がＰ型トランジスタであるＰ１  １５１１およびＰ３  １５１３により構成され、２つのスイッチであるスイッチ２  ５１２およびスイッチ４  ５１４がそれぞれＮ型トランジスタであるＮ２  １５１２およびＮ４  １５１４により構成される。
【００６４】
ここで、Ｐ型トランジスタＰ１  １５１１は、ソースが電源１５０１に、ゲートがバッファ１５２１に接続され、Ｎ型トランジスタＮ２  １５１２は、ソースが出力端子１５０３に、ゲートがバッファ１５２２に接続され、Ｐ型トランジスタＰ３  １５１３は、ソースがＮ２  １５１２のドレインに、ゲートがバッファ１５２３に接続され、Ｎ型トランジスタＮ４  １５１４は、ソースがＮ３  １５１３のドレインに、ゲートがバッファ１５２４に接続される。また、スイッチトキャパシタ出力段１５１０は、Ｎ４  １５１４のドレインおよびＰ３  １５１３のソースの間に接続されたフライングコンデンサ１５１５を備えている。
【００６５】
タイミング生成回路１５２０からの入力信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、およびＣＬＫ４は、ハイレベルがＶＤＤ、ローレベルがＶｇｎｄであり、ハイレベルとローレベルの電位差はＶＤＤである。バッファ１５２１およびバッファ１５２４は、信号の基準電圧であるローレベルがＶｇｎｄであり、ハイレベルは（Ｖｇｎｄ＋ＶＤＤ）であり、ハイレベルとローレベルの電位差がＶＤＤである信号をＶｃｏｎｔ１およびＶｃｏｎｔ４として出力する。バッファ１５２２および１５２３は、信号の基準電圧であるローレベルがＶｏｕｔであり、ハイレベルが（Ｖｏｕｔ＋ＶＤＤ）であり、ハイレベルとローレベルの電位差がＶＤＤである信号をＶｃｏｎｔ２およびＶｃｏｎｔ３として出力する。４つの制御信号であるＶｃｏｎｔ１、Ｖｃｏｎｔ２、Ｖｃｏｎｔ３およびＶｃｏｎｔ４は、４つのスイッチであるＰ１  １５１１、Ｎ２  １５１２、Ｐ３  １５１３、およびＮ４  １５１４のゲートに入力され、スイッチのＯＮ制御、ＯＦＦ制御がなされる。
【００６６】
スイッチトキャパシタ型出力段１５００において、第１のトランジスタ群（Ｐ１  １５１１、Ｐ３  １５１３は、第１の導電型（Ｐ型）を有し、フライングコンデンサ１５１５に第１の電圧（Ｖｏ）を有する入力信号に基づく電荷をチャージする。また、第２のトランジスタ群（Ｎ２  １５１２、Ｎ４  １５１４）は、第１の導電型とは異なる第２の導電型（Ｎ型）を有し、フライングコンデンサ１５１５の電荷を出力端子１５０３から出力する。
【００６７】
本実施形態では、スイッチトキャパシタ型出力段１５００において、第１及び第２のトランジスタ群のトランジスタのうちフライングコンデンサ１５１５に接続されるトランジスタＮ２  １５１２およびＰ３  １５１３をＯＮ／ＯＦＦ制御する制御信号の制御電圧が、電源電圧ＶＤＤを基準とするように、制御信号を生成する制御信号生成手段を備えたことを特徴とする。この制御信号は、バッファ１５２２、１５２３により生成することができる。
【００６８】
また、スイッチトキャパシタ型出力段１５００には、バッファ１５２１および１５２４と、各バッファバッファ１５２１〜１５２４に接続されたタイミング生成回路１５２０がさらに接続されている。タイミング生成回路１５２０からグラウンド電圧を基準とする電圧を有する信号を、各バッファ１５２１〜１５２４へ入力することにより制御信号を生成することができる。
【００６９】
図１６は、図１５に示す本実施形態におけるスイッチトキャパシタ型出力段１５００の動作状態を示す図表である。図１６は、４つの制御信号であるＶｃｏｎｔ１、Ｖｃｏｎｔ２、Ｖｃｏｎｔ３およびＶｃｏｎｔ４の、スイッチトキャパシタ型出力段１５００の状態に対する具体的な電圧レベルと、４つのスイッチであるＰ１  １５１１、Ｎ２  １５１２、Ｐ３  １５１３、およびＮ４  １５１４のゲート、ソース間電圧である、Ｖｇｓｐ１、Ｖｇｓｎ２、Ｖｇｓｐ３、Ｖｇｓｎ４とを示す。
【００７０】
図１６に示されるように、２つのスイッチであるＮ２  １５１２、Ｐ３  １５１３のゲート電圧であるＶｃｏｎｔ２、Ｖｃｏｎｔ３は、トランジスタをＯＮ制御する場合とトランジスタをＯＦＦ制御する場合の双方共に、スイッチトキャパシタ型出力段１５００の出力電圧であるＶｏｕｔを基準として生成されている。これにより、Ｎ２  １５１２、Ｐ３  １５１３のゲート、ソース間には、最大でＶＤＤだけの電位差が発生する。従って、本例におけるスイッチトキャパシタ型出力段１５００の４つのスイッチである、Ｐ１  １５１１、Ｎ２  １５１２、Ｐ３  １５１３、およびＮ４  １５１４のゲートソース間に必要な耐圧は、いずれもＶＤＤ以上ある。
【００７１】
したがって、本実施形態におけるトランジスタに必要な耐圧はＶＤＤ以上となり、従来よりも薄いゲート酸化膜厚である、低い耐圧のトランジスタの使用か可能となる。よって、スイッチトキャパシタ回路の製造プロセスにも制限が無くなる。また、一般的にゲート酸化膜厚が厚いトランジスタは、ＯＮ状態での抵抗が高いので、ある一定以下のＯＮ状態での抵抗値に抑えるために、大きなトランジスタサイズが好適であったが、本技術を用いることでトランジスタサイズが削減でき、回路規模を小さくできる。
【００７２】
２．バッファ１５２２又はバッファ１５２３の回路構成
スイッチトキャパシタ型出力段１５００において、第１及び第２のトランジスタ群のトランジスタのうちフライングコンデンサ１５１５に接続されるトランジスタＮ２  １５１２およびＰ３  １５１３をＯＮ／ＯＦＦ制御する制御信号の制御電圧を、電源電圧ＶＤＤを基準とする必要がある。したがって、本実施形態において、バッファ１５２２およびバッファ１５２３を以下のように構成する。
【００７３】
２−１．バッファの第１の構成例
図１７は、図１５に記載のスイッチトキャパシタ型出力段１５００のバッファ１５２２又はバッファ１５２３の具体的な回路の一例であるバッファ１７００の構成を示す回路構成図である。図１７のバッファ１７００は、タイミング生成回路１５２０からの出力信号ＣＬＫ２（ＣＬＫ３）を入力する入力端子１７０１と、電圧Ｖｏｕｔを出力する出力端子１７０３と、制御信号Ｖｃｏｎｔ２（Ｖｃｏｎｔ３）を出力する制御端子１７０３とを備える。また、バッファ１７００は、入力側が入力端子１７０１に接続されたインバータ１７１１と、一端が入力端子１７０１およびインバータ１７１１に接続されたコンデンサ１７１２と、一端がインバータ１７１１の出力端子に接続されたコンデンサ１７１３とを備える。さらに、バッファ１７００は、ドレインがコンデンサ１７１２の他端および制御端子１７０３に接続され、ゲートがコンデンサ１７１３の他端に接続され、ソースが出力端子１７０２に接続されたＮ型トランジスタ１７１４と、ドレインがコンデンサ１７１３の他端に接続され、ゲートが制御端子１７０３に接続され、ソースが出力端子１７０２に接続されたＮ型トランジスタ１７１５とを備える。
【００７４】
図１７のバッファ１７００は、入力端子１７０１において、図１５に記載のスイッチトキャパシタ型出力段１５００のタイミング生成回路１５２０の出力信号である、ＣＬＫ２（ＣＬＫ３）を受け、制御端子１７０３から、スイッチトキャパシタ型出力段１５００のＮ型トランジスタＮ２  １５１２（Ｐ型トランジスタＰ３  １５１３）のゲート電圧であるＶｃｏｎｔ２（Ｖｃｏｎｔ３）を出力する。ＣＬＫは入力信号であり、ハイレベルがＶＤＤ、ローレベルがＶｇｎｄであり、ハイレベルとローレベルの電位差はＶＤＤである。インバータ１７１１は、入力信号であるＣＬＫの反転信号であるＣＬＫＮを出力する。ＣＬＫＮもハイレベルがＶＤＤ、ローレベルがＶｇｎｄであり、ハイレベルとローレベルの電位差はＶＤＤである。コンデンサ１７１２、１７１３は、入力信号であるＣＬＫ、あるいはＣＬＫＮ基準電圧をシフトする。
【００７５】
バッファ１７００において、制御端子１７０３からの出力信号であるＶｃｏｎｔのローレベルは、Ｎ型トランジスタ１７１４がＯＮすることによりＶｏｕｔとなり、Ｖｃｏｎｔのハイレベルは、Ｎ型トランジスタ１７１４がＯＮ時の電圧であるＶｏｕｔから、ＶＤＤだけ電圧が上昇した、（Ｖｏｕｔ＋ＶＤＤ）となる。したがって、信号の基準電圧がＶｏｕｔであり、ハイレベルとローレベルの電位差がＶＤＤである信号が制御端子１７０３からＶｃｏｎｔとして出力される。
【００７６】
３．バッファの第２の構成例
図１８は、図１５に記載のスイッチトキャパシタ型出力段１５００のバッファ１５２２又はバッファ１５２３の具体的な回路の他の例であるバッファ１８００の構成を示す回路構成図である。図１８に記載のバッファ１８００は、タイミング生成回路１５２０からの出力信号ＣＬＫ２（ＣＬＫ３）を入力する入力端子１８０１と、電圧Ｖｏｕｔを出力する出力端子１８０３と、制御信号Ｖｃｏｎｔ２（Ｖｃｏｎｔ３）を出力する制御端子１８０３とを備える。また、バッファ１８００は、一端が入力端子１８０１に接続され、他端が制御端子１８０３に接続されたコンデンサ１８１１と、カソードがコンデンサ１８１１の他端に接続されたダイオード１８１２と、コンデンサ１８１１と出力端子１８０２との間に接続された抵抗１８１３とを備える。
【００７７】
図１８のバッファ１８００は、入力端子１８０１において、図１５で示したタイミング生成回路１５２０の出力信号である、ＣＬＫ２（ＣＬＫ３）を受け、出力端子１８０３から、スイッチトキャパシタ型出力段１５００のゲート電圧であるＶｃｏｎｔ２（Ｖｃｏｎｔ３）を出力する。
【００７８】
ＣＬＫは入力信号であり、ハイレベルがＶＤＤ、ローレベルがＶｇｎｄであり、ハイレベルとローレベルの電位差はＶＤＤである。コンデンサ１８１１は、入力信号であるＣＬＫの基準電圧をシフトする。ダイオード１８１２は、アノードが図１５で示したスイッチトキャパシタ型出力段１５００の出力電圧であるＶｏｕｔに接続され、カソードが出力信号であるＶｃｏｎｔに接続され、ＶｃｏｎｔがＶｏｕｔよりも低い電圧である場合、順方向電流を流す。
【００７９】
バッファ１８００において、出力信号であるＶｃｏｎｔのローレベルは、ダイオード１８１２が順方向となる、Ｖｏｕｔに設定され、Ｖｃｏｎｔのハイレベルは、ＶｏｕｔからＶＤＤだけ電圧が上昇した、（Ｖｏｕｔ＋ＶＤＤ）となる。したがって、信号の基準電圧がＶｏｕｔであり、ハイレベルとローレベルの電位差がＶＤＤである信号が制御端子１８０３からＶｃｏｎｔとして出力される。
【００８０】
なお、図１５で示した２つのバッファであるバッファ１５２１および１５２４は、一般的なバッファで構成してもよいため、ここでの具体的構成についての説明は省略する。これらバッファ１５２１および１５２４は、図１５で示したタイミング生成回路１５０４の出力信号である、ＣＬＫ１、あるいはＣＬＫ４を受け、スイッチトキャパシタ型出力段１０２のゲート電圧であるＶｃｏｎｔ１、あるいはＶｃｏｎｔ４を出力する。
【００８１】
以上説明したように、本実施形態においては、トランジスタのゲート、ソース間にかかる最大電位差を抑えるために、スイッチトキャパシタ型出力段１５００を構成するトランジスタをＰ型あるいはＮ型に適切に設定し、また、トランジスタのゲート制御電圧を、トランジスタをＯＮ制御する場合とトランジスタをＯＦＦ制御する場合の双方共に、スイッチトキャパシタ回路の出力信号、あるいは入力信号を基準電圧として生成し、ゲート、ソース間にかかる最大電位差をＶＤＤとした。
【００８２】
したがって、電源電圧以上あるいはグラウンド電圧以下の信号を出力するオペアンプのスイッチトキャパシタ回路を、従来よりも耐圧が低いトランジスタにより構成することが可能となるので、ゲート酸化膜厚が薄く、ＯＮ状態での抵抗が低いトランジスタで回路を構成することができ、製造プロセスの制限が緩和される。また、同時に、ある一定以下のＯＮ状態での抵抗値に抑えるために必要なトランジスタサイズが従来よりも小さくなり、半導体回路構成の規模を小さくすることができる。
【００８３】
〔第５の実施形態〕
第４の実施形態のオペアンプを構成するスイッチトキャパシタ回路は、チャージポンプ回路にも応用することができる。
【００８４】
本発明の第４の実施形態を、図１９および図２０に基づいて説明する。本実施形態に係るチャージポンプ回路は、図１５に記載のオペアンプ３００を構成するスイッチトキャパシタ型出力段３２０をチャージポンプに応用した回路である。
【００８５】
図１９は、本実施形態に係るチャージポンプ回路を含む信号出力回路１９００を示す回路構成図である。図１９の信号出力回路１９００は、チャージポンプ回路１９１０と、タイミング生成回路１９２０と、タイミング生成回路１９２０の出力信号であるＣＬＫ１、ＣＬＫ２、ＣＬＫ３、およびＣＬＫ４を入力とし、チャージポンプ回路１９１０の４つの制御信号であるＶｃｏｎｔ１、Ｖｃｏｎｔ２、Ｖｃｏｎｔ３およびＶｃｏｎｔ４を出力する４つのバッファ１９２１、１９２２、１９２３および１９２４とを備える。また、スイッチトキャパシタ型出力段１９００は、電源電圧ＶＤＤを供給する電源１９０１と、チャージポンプ回路１９１０から出力電圧Ｖｏｕｔを出力する出力端子１９０２を備える。
【００８６】
チャージポンプ回路１９１０は、２つのスイッチであるスイッチ１およびスイッチ３がそれぞれＰ型トランジスタであるＰ１  １９１１およびＰ３  １９１３により構成され、２つのスイッチであるスイッチ２およびスイッチ４がそれぞれＮ型トランジスタであるＮ２  １９１２およびＮ４  １９１４により構成されている。ここで、Ｐ型トランジスタＰ１  １９１１は、ソースが電源１９０１に、ゲートがバッファ１９２１に接続され、Ｎ型トランジスタＮ２  １９１２は、ソースが出力端子１９０２に、ゲートがバッファ１９２２に接続され、Ｐ型トランジスタＰ３  １９１３は、ソースがＮ２  １９１２のドレインに、ゲートがバッファ１９２３に接続され、Ｎ型トランジスタＮ４  １９１４は、ソースがＰ３  １９１３のドレインに、ゲートがバッファ１９２４に接続されている。
【００８７】
また、チャージポンプ回路１９１０は、Ｎ４  １９１４のドレインおよびＰ３  １９１３のソースの間に接続されたフライングコンデンサ１９１５と、出力端子１９０２およびＰ３  １９１３のドレインの間に接続された平滑化コンデンサ１９１６とを備えている。なお、Ｐ３  １９１３のドレインと、Ｎ４  １９１４のソースと、平滑化コンデンサ１９１６の一端は接地されている。
【００８８】
ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、およびＣＬＫ４は入力信号であり、ハイレベルがＶｉｎ、ローレベルがＶｇｎｄであり、ハイレベルとローレベルの電位差はＶｉｎである。バッファ１９２１および１９２４は、信号の基準電圧であるローレベルがＶｇｎｄであり、ハイレベルは（Ｖｇｎｄ＋Ｖｉｎ）であり、ハイレベルとローレベルの電位差がＶｉｎである信号をＶｃｏｎｔ１およびＶｃｏｎｔ４として出力する。バッファ１９２２および１９２３は、信号の基準電圧であるローレベルがＶｏｕｔであり、ハイレベルが（Ｖｏｕｔ＋Ｖｉｎ）であり、ハイレベルとローレベルの電位差がＶｉｎである信号をＶｃｏｎｔ２およびＶｃｏｎｔ３として出力する。４つの制御信号であるＶｃｏｎｔ１、Ｖｃｏｎｔ２、Ｖｃｏｎｔ３およびＶｃｏｎｔ４は、４つのスイッチであるＰ１  １９１１、Ｎ２  １９１２、Ｐ３  １９１３、およびＮ４  １９１４のゲートに入力され、スイッチのＯＮ制御、ＯＦＦ制御がなされる。
【００８９】
信号出力回路１９００において、第１のトランジスタ群（Ｐ１  １９１１、Ｐ３  １９１３）は、第１の導電型（Ｐ型）を有し、フライングコンデンサ１９１５に電圧電圧（ＶＤＤ）に基づく電荷をチャージし、第２のトランジスタ群（Ｎ２  １９１２、Ｎ４  １９１４は、第１の導電型とは異なる第２の導電型（Ｎ型）を有し、フライングコンデンサ１９１５の電荷をフライングコンデンサ１９１５と平滑化コンデンサ１９１６とに再分配する。チャージポンプ回路１９１０は、電源電圧（ＶＤＤ）を昇降圧して、出力信号（Ｖｏｕｔ）を出力する。
【００９０】
本実施形態では、このチャージポンプ回路１９１０において、第１及び第２のトランジスタ群のトランジスタのうちフライングコンデンサ１９１５に接続されるトランジスタをオン／オフ制御する制御信号の制御電圧が、第１電圧あるいは第２電圧を基準とするように、制御信号を生成する制御信号生成手段を備えたことを特徴とする。この制御信号生成手段としては、制御信号を生成するバッファ１９２２、１９２３から構成することができる。
【００９１】
また、チャージポンプ回路１９１０は、タイミング生成回路１９２０からグラウンド電圧を基準とする電圧を有する信号を、バッファ１９２１〜１９２４のそれぞれへ入力することにより制御信号を生成することができる。
【００９２】
図２０は、図１９に示す本例におけるチャージポンプ回路１９１０の、４つの制御信号であるＶｃｏｎｔ１、Ｖｃｏｎｔ２、Ｖｃｏｎｔ３およびＶｃｏｎｔ４の、チャージポンプ回路１９１０の状態に対する具体的な電圧レベルと、４つのスイッチであるＰ１  １９１１、Ｎ２  １９１２、Ｐ３  １９１３、およびＮ４  １９１４のゲート、ソース間電圧である、Ｖｇｓｐ１、Ｖｇｓｎ２、Ｖｇｓｐ３、Ｖｇｓｎ４とを示す。
【００９３】
図１７に示されるように、２つのスイッチであるＮ２  １９１２、Ｐ３  １９１３のゲート電圧であるＶｃｏｎｔ２、Ｖｃｏｎｔ３は、トランジスタをＯＮ制御する場合とトランジスタをＯＦＦ制御する場合の双方共に、チャージポンプ回路の出力電圧であるＶｏｕｔを基準として生成されている。したがって、Ｎ２  １９１２、Ｐ３  １９１３のゲート、ソース間には、最大でＶｉｎだけの電位差が発生する。よって、本実施形態におけるチャージポンプ回路１９１０の４つのスイッチである、Ｐ１  １９１１〜Ｎ４  １９１４のゲートソース間に必要な耐圧は、いずれもＶｉｎ以上ある。
【００９４】
従来技術において回路を構成するトランジスタに必要な耐圧は２×Ｖｉｎ以上であるのに対して、本実施形態におけるトランジスタに必要な耐圧はＶｉｎ以上であるので、従来よりもゲート酸化膜厚が薄い、低い耐圧のトランジスタが使える。したがって、製造プロセスにも制限が無くなる。また、一般的にゲート酸化膜厚が厚いトランジスタは、ＯＮ状態での抵抗が高いので、ある一定以下のＯＮ状態での抵抗値に抑えるために、大きなトランジスタサイズが必要であり、回路規模が大なってしまっていたが、本技術を用いることでトランジスタサイズを削減することが可能となったため、回路規模を小さくすることができる。
【００９５】
なお、バッファ１９２１、１９２４は、一般的なバッファで構成してもよいため、ここでの具体的構成についての説明は省略する。図１６で示した２つのバッファ１９２２、１９２３は、図１７又は図１８のバッファと同等であるため、個々の具体的構成についての説明は省略する。
【００９６】
以上説明したように、本例では、トランジスタのゲート、ソース間に係る最大電位差を押さえるために、チャージポンプ回路１９１０を構成するトランジスタをＰ型あるいはＮ型に適切に設定し、また、トランジスタのゲート制御電圧を、トランジスタをＯＮ制御する場合とトランジスタをＯＦＦ制御する場合の双方共にスイッチトキャパシタ回路の出力信号Ｖｏｕｔ、あるいは入力信号Ｖｏを基準として生成し、ゲート、ソース間にかかる最大電位差をＶｏとした。
【００９７】
したがって、電源電圧以上あるいはグラウンド電圧以下の信号を出力するチャージポンプ回路を、従来よりも耐圧が低いトランジスタで構成することが可能となるので、ゲート酸化膜圧が薄く、ＯＮ状態での抵抗が低いトランジスタで回路を構成することができる。したがって、製造プロセスの制限が緩和される。また、同時に、ある一定以下のＯＮ状態での抵抗値に抑えるために必要なトランジスタサイズが従来よりも小さくなり、半導体回路構成の規模を小さくすることができる。
【符号の説明】
【００９８】
１００、２００  信号出力回路
１１０、２１０、３００、９００  オペアンプ
１１１、２１１、３１０、９１０  増幅段
１１２、２１２、９２０  出力段
１２０、２２０、１９１０  チャージポンプ回路
１２１、２２１、１３１、４０１、５０１、１１０１、１３０１、１５０１、１９０１  電源
１２２、２２２  グラウンド
３０１、３０２、５０２、９０１、９０２、９０３、１１０２、1３０２、１５０２、１７０１、１８０１  入力端子
３０３、４０７、５０３、１１０３、１３０３、１５０３、１７０２、１８０２、１９０２  出力端子
３２０、１１００、１３００、１５００  スイッチトキャパシタ型出力段
４０２〜４０５、１３１１〜１３１４、１５１１〜１５１４、１７１４、１７１５、１９１１〜１９１４  トランジスタ
４０６  電流源
５１０、１１１０、１１１０−１〜１１１０−ｎ、１３１０、１５１０、１９００  スイッチトキャパシタ回路
５１１〜５１４、１１１１−１〜１１１１−ｎ、１１１２−１〜１１１２−ｎ、１１１３−１〜１１１３−ｎ、１１１４−１〜１１１４−ｎ  スイッチ
５１５、１１１５−１〜１１１５−ｎ、１３１５、１５１５、１７１２、１７１３、１８１１、１９１５、１９１６  コンデンサ
９２１  増幅器
９２２、１００１、１００２、１８１３  抵抗
１０００  反転増幅回路
１３２０、１５２０、１９２０  タイミング生成回路
１３２１〜１３２４、１５２１〜１５２４、１７００、１８００、１９２１〜１９２４  バッファ
１７０３、１８０３  制御端子
１７１１  インバータ
１８１２  ダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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