(57)【特許請求の範囲】
【請求項１】
第１乃至第３のメモリセルと、第１及び第２のデータ線と、第１及び第２の行選択線と、第１及び第２の列選択線と、第１及び第２の読み出し線と、を有し、
前記第１のメモリセルと前記第２のメモリセルは同じ行に設けられ、
前記第１のメモリセルと前記第３のメモリセルは同じ列に設けられ、
前記第１乃至第３のメモリセルは、それぞれ、
ソースと、ドレインと、第１のゲートと、第２のゲートと、を有する第１のトランジスタと、
ソースと、ドレインと、第１のゲートと、第２のゲートと、を有する第２のトランジスタと、を有し、
前記第１のデータ線は、前記第１のメモリセルの前記第１のトランジスタの前記ソースまたは前記ドレインの一方及び前記第１のメモリセルの前記第２のトランジスタの前記ソースまたはドレインの一方と電気的に接続され、
前記第１のデータ線は、前記第３のメモリセルの前記第１のトランジスタの前記ソースまたはドレインの一方及び前記第３のメモリセルの前記第２のトランジスタの前記ソースまたはドレインの一方と電気的に接続され、
前記第２のデータ線は、前記第２のメモリセルの前記第１のトランジスタの前記ソースまたはドレインの一方及び前記第２のメモリセルの前記第２のトランジスタの前記ソースまたはドレインの一方と電気的に接続され、
前記第１の行選択線は、前記第１のメモリセルの前記第１のトランジスタの前記第１のゲート及び前記第２のメモリセルの前記第１のトランジスタの前記第１のゲートと電気的に接続され、
前記第２の行選択線は、前記第３のメモリセルの前記第１のトランジスタの前記第１のゲートと電気的に接続され、
前記第１の列選択線は、前記第１のメモリセルの前記第１のトランジスタの前記第２のゲート及び前記第３のメモリセルの前記第１のトランジスタの前記第２のゲートと電気的に接続され、
前記第２の列選択線は、前記第２のメモリセルの前記第１のトランジスタの前記第２のゲートと電気的に接続され、
前記第１の読み出し線は、前記第１のメモリセルの前記第２のトランジスタの前記ソースまたはドレインの他方及び前記第２のメモリセルの第２のトランジスタの前記ソースまたはドレインの他方に電気的に接続され、
前記第２の読み出し線は、前記第３のメモリセルの前記第２のトランジスタの前記ソースまたはドレインの他方と電気的に接続され、
前記第２のトランジスタの前記第１のゲートが前記第２のトランジスタの前記ソースまたはドレインの一方に電気的に接続され、
前記第２のトランジスタの前記第２のゲートが前記第１のトランジスタの前記ソースまたはドレインの他方に電気的に接続されることを特徴とする半導体装置。
【請求項２】
請求項１において、
前記第１のトランジスタは、酸化物半導体層を有することを特徴とする半導体装置。
【請求項３】
請求項１または２において、
前記第２のトランジスタは、前記第１のトランジスタの上に積層して設けられることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、記憶装置に関する。
【背景技術】
【０００２】
近年、データの書き換えが可能な様々な記憶装置の開発が進められている。
【０００３】
上記記憶装置としては、例えば各メモリセルに選択トランジスタを備える記憶装置などが挙げられる（例えば特許文献１）。
【０００４】
上記選択トランジスタを備えるメモリセルを具備する記憶装置では、選択トランジスタをオン状態にすることにより、メモリセルの選択動作を行い、選択したメモリセルにおいて、例えばデータの書き込みなどの動作を行う。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平７−１７６１８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記に示す従来の記憶装置では、各行のメモリセル毎に選択動作が行われるため、メモリセル毎に選択動作を行うことができなかった。
【０００７】
例えば、あるメモリセルにおいてデータの書き込み動作を行う場合であっても、同じ行のメモリセルも選択されることにより、該同じ行の全てのメモリセルのデータが変化してしまい、データの再書き込みを行う必要があった。このため、データの書き込み時間も長かった。
【０００８】
本発明の一態様では、メモリセル毎に選択動作を行うことを課題の一つとする。
【課題を解決するための手段】
【０００９】
本発明の一態様では、第１のメモリセルと、第１のメモリセルと同じ行に設けられた第２のメモリセルと、を少なくとも設ける。
【００１０】
さらに、各メモリセルにおける選択トランジスタとして機能するトランジスタとして、ソース、ドレイン、及び２つのゲートを有するトランジスタを用い、ソース及びドレインの一方にはデータ信号を入力し、２つのゲートの一方の電圧を行方向にメモリセルを選択する信号である行選択信号により制御し、２つのゲートの他方の電圧を列方向にメモリセルを選択する信号である列選択信号により制御する。つまり、各メモリセルにおける選択トランジスタとして機能するトランジスタを、行方向にメモリセルを選択する行選択信号と列方向にメモリセルを選択する列選択信号とを用いて選択する。
【００１１】
さらに、同じ行に設けられた第１のメモリセル及び第２のメモリセルのそれぞれには、同じ行選択信号を入力し、且つ異なる列選択信号を入力する。
【００１２】
また、本発明の一態様では、出力トランジスタとして機能するトランジスタを設ける。出力トランジスタとして機能するトランジスタとしては、ソース、ドレイン、２つのゲートを有するトランジスタを用い、２つのゲートの一方を出力トランジスタとして機能するトランジスタのソース及びドレインの一方に電気的に接続させることによりダイオード接続の状態にし、２つのゲートの他方を上記選択トランジスタとして機能するトランジスタのソース及びドレインの他方に電気的に接続させる。上記出力トランジスタとして機能するトランジスタを用いることにより、出力トランジスタのリーク電流による、データ線となる配線における電圧の変動の抑制を図る。
【００１３】
また、本発明の一態様では、選択トランジスタとして機能するトランジスタの上に出力トランジスタとして機能するトランジスタを備えることにより、さらに回路面積の縮小を図る。
【発明の効果】
【００１４】
本発明の一態様により、メモリセル毎に選択動作を行うことができる。
【図面の簡単な説明】
【００１５】
【図１】記憶装置の例を説明するための図。
【図２】記憶装置の例を説明するための図。
【図３】記憶装置の例を説明するための図。
【図４】記憶装置の構造例を説明するための図。
【図５】記憶装置の作製方法例を説明するための断面模式図。
【図６】記憶装置の作製方法例を説明するための断面模式図。
【図７】記憶装置の作製方法例を説明するための断面模式図。
【図８】記憶装置の作製方法例を説明するための断面模式図。
【図９】記憶装置の作製方法例を説明するための断面模式図。
【図１０】記憶装置の作製方法例を説明するための断面模式図。
【図１１】記憶装置の作製方法例を説明するための断面模式図。
【図１２】記憶装置の作製方法例を説明するための断面模式図。
【図１３】記憶装置の作製方法例を説明するための断面模式図。
【図１４】記憶装置の作製方法例を説明するための断面模式図。
【図１５】記憶装置の構成例を説明するための図。
【図１６】記憶装置の例を説明するための図。
【図１７】電子機器の例を説明するための図。
【発明を実施するための形態】
【００１６】
本発明を説明するための実施の形態の一例について、図面を用いて以下に説明する。なお、本発明の趣旨及びその範囲から逸脱することなく実施の形態の内容を変更することは、当業者であれば容易である。よって、本発明は、以下に示す実施の形態の記載内容に限定されない。
【００１７】
なお、各実施の形態の内容を互いに適宜組み合わせることができる。また、各実施の形態の内容を互いに置き換えることができる。
【００１８】
また、第１、第２などの序数は、構成要素の混同を避けるために付しており、各構成要素の数は、序数の数に限定されない。
【００１９】
（実施の形態１）
本実施の形態では、メモリセル毎の選択動作が可能な記憶装置の例について説明する。
【００２０】
本実施の形態における記憶装置の例は、行列方向に配列された３つ以上の複数のメモリセルを具備する。上記メモリセルは、例えばメモリセルアレイに設けられる。
【００２１】
さらに、本実施の形態の記憶装置の例について図１を用いて説明する。
【００２２】
まず、本実施の形態の記憶装置の構成例について、図１（Ａ）を用いて説明する。
【００２３】
図１（Ａ）に示す記憶装置は、メモリセル１００（ａ，ｂ）（ａ、ｂは自然数）と、メモリセル１００（ａ，ｃ）（ｃはａより大きい自然数）と、メモリセル１００（ｄ，ｂ）（ｄはｂより大きい自然数）と、メモリセル１００（ｄ，ｃ）と、を具備する。なお、必ずしもメモリセル１００（ｄ，ｃ）を設けなくてもよい。また、メモリセル１００（ａ，ｂ）、メモリセル１００（ａ，ｃ）、メモリセル１００（ｄ，ｂ）、及びメモリセル１００（ｄ，ｃ）以外にメモリセルを設けてもよい。また、メモリセル１００（ａ，ｂ）、メモリセル１００（ａ，ｃ）、メモリセル１００（ｄ，ｂ）、及びメモリセル１００（ｄ，ｃ）のそれぞれの間の一つ又は複数にメモリセルを設けてもよい。このとき、そのメモリセルは、メモリセル１００（ａ，ｂ）、メモリセル１００（ａ，ｃ）、メモリセル１００（ｄ，ｂ）、及びメモリセル１００（ｄ，ｃ）と同じ構成又は異なる構成であってもよい。
【００２４】
メモリセル１００（ａ，ｃ）は、メモリセル１００（ａ，ｂ）と同じ行に設けられる。
【００２５】
メモリセル１００（ｄ，ｂ）は、メモリセル１００（ａ，ｂ）と同じ列に設けられる。
【００２６】
メモリセル１００（ｄ，ｃ）は、メモリセル１００（ａ，ｂ）と異なる行且つ異なる列に設けられ、メモリセル１００（ｄ，ｂ）と同じ行に設けられ、メモリセル１００（ａ，ｃ）と同じ列に設けられる。
【００２７】
さらに、４つのメモリセル１００のそれぞれ（メモリセル１００（ａ，ｂ）、メモリセル１００（ａ，ｃ）、メモリセル１００（ｄ，ｂ）、及びメモリセル１００（ｄ，ｃ）のそれぞれ）は、トランジスタ１１１と、データ保持回路１１２と、を備える。なお、図１（Ａ）において、同じメモリセル１００に設けられたトランジスタ１１１及びデータ保持回路１１２を、メモリセル１００と同じ行列番号を記して表している。例えば、メモリセル１００（ａ，ｂ）に設けられたトランジスタ１１１をトランジスタ１１１（ａ，ｂ）と記し、メモリセル１００（ａ，ｂ）に設けられたデータ保持回路１１２をデータ保持回路１１２（ａ，ｂ）と記す。
【００２８】
また、一般的に電圧とは、ある二点間における電位の差（電位差ともいう）のことをいう。しかし、電圧及び電位の値は、回路図などにおいていずれもボルト（Ｖ）で表されることがあるため、区別が困難である。そこで、本明細書では、特に指定する場合を除き、ある一点の電位と基準となる電位（基準電位ともいう）との電位差を、該一点の電圧として用いる場合がある。
【００２９】
トランジスタ１１１は、ソース、ドレイン、第１のゲート、及び第２のゲートを有するトランジスタである。
【００３０】
メモリセル１００（ａ，ｂ）では、トランジスタ１１１の第１のゲートに第１の行選択信号が入力され、トランジスタ１１１の第２のゲートに第１の列選択信号が入力される。
【００３１】
メモリセル１００（ａ，ｃ）では、トランジスタ１１１の第１のゲートに第１の行選択信号が入力され、トランジスタ１１１の第２のゲートに第２の列選択信号が入力される。
【００３２】
メモリセル１００（ｄ，ｂ）では、トランジスタ１１１の第１のゲートに第２の行選択信号が入力され、トランジスタ１１１の第２のゲートに第１の列選択信号が入力される。
【００３３】
メモリセル１００（ｄ，ｃ）では、トランジスタ１１１の第１のゲートに第２の行選択信号が入力され、トランジスタ１１１の第２のゲートに第２の列選択信号が入力される。
【００３４】
なお、行選択信号は、行方向にメモリセルを選択するパルス信号であり、列選択信号は、列方向にメモリセルを選択するパルス信号である。
【００３５】
トランジスタ１１１は、オン状態又はオフ状態になることにより、メモリセル１００における少なくともデータの書き込み及びデータの保持を制御する機能を有し、選択トランジスタとして機能する。
【００３６】
トランジスタ１１１としては、例えば電界効果トランジスタを用いることができる。トランジスタ１１１としては、例えばチャネルが形成される酸化物半導体層を含むトランジスタ、又はチャネルが形成され、元素周期表における第１４族の半導体（シリコンなど）を含有する半導体層を含むトランジスタなどを用いることができる。このとき、第１のゲート及び第２のゲートの間には、上記半導体層が設けられる。また、このとき、上記半導体層を介して第２のゲートを第１のゲートと重畳させることにより記憶装置の回路面積を小さくすることもできる。
【００３７】
例えば、上記酸化物半導体層は、シリコンよりバンドギャップが高く、２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。また、上記酸化物半導体層は、真性（Ｉ型ともいう）、又は実質的に真性である半導体層である。
【００３８】
また、上記酸化物半導体層としては、例えば、非単結晶であって、ａｂ面に垂直な方向から見て、三角形、六角形、正三角形、又は正六角形の原子配列を有し、且つ、ｃ軸方向（層の厚さ方向ともいう）に垂直な方向に金属原子が層状に配列した相、又はｃ軸方向に垂直な方向に金属原子と酸素原子が層状に配列した相（ＣＡＡＣ：ｃ  ａｘｉｓ  ａｌｉｇｎｅｄ  ｃｒｙｓｔａｌともいう）を含む酸化物の層を用いることもできる。ＣＡＡＣである酸化物半導体層をトランジスタのチャネルが形成される層（チャネル形成層ともいう）として用いることにより、例えば光によるトランジスタの劣化を抑制することができる。
【００３９】
また、トランジスタ１１１としては、上記酸化物半導体層に、互いに離間し、一導電型を付与するドーパントが添加された一対の領域を有するトランジスタを用いることもできる。ドーパントが添加された一対の領域を有する酸化物半導体層を含むトランジスタは、ドーパントが添加された一対の領域の間にチャネルが形成される。ドーパントが添加された一対の領域の抵抗値は、チャネルが形成される領域（チャネル形成領域ともいう）より低いことが好ましい。ドーパントが添加された一対の領域を有する酸化物半導体層を含むトランジスタを用いることにより、チャネルが形成される領域（チャネル形成領域ともいう）と、トランジスタのソース又はドレインとの抵抗を小さくすることができるため、トランジスタの面積を小さくすること（微細化ともいう）ができる。
【００４０】
例えば、上記酸化物半導体層を含むトランジスタは、従来のシリコンなどの半導体層を用いたトランジスタよりオフ電流の低いトランジスタである。上記酸化物半導体層を含むトランジスタのオフ電流は、チャネル幅１μｍあたり１０ａＡ（１×１０−１７Ａ）以下、好ましくはチャネル幅１μｍあたり１ａＡ（１×１０−１８Ａ）以下、さらに好ましくはチャネル幅１μｍあたり１０ｚＡ（１×１０−２０Ａ）以下、さらに好ましくはチャネル幅１μｍあたり１ｚＡ（１×１０−２１Ａ）以下、さらに好ましくはチャネル幅１μｍあたり１００ｙＡ（１×１０−２２Ａ）以下である。
【００４１】
また、図１（Ａ）に示す記憶装置は、データ線１０１と、行選択線１０２と、列選択線１０３と、を具備する。なお、図１（Ａ）において、データ線１０１のそれぞれを、電気的に接続されるメモリセル１００と同じ列番号を記して表している。例えば、メモリセル１００（ａ，ｂ）に電気的に接続されたデータ線１０１をデータ線１０１＿ｂと記して表す。なお、図１（Ａ）において、行選択線１０２のそれぞれを、電気的に接続されるメモリセル１００と同じ行番号を記して表し、列選択線１０３のそれぞれを、電気的に接続されるメモリセル１００と同じ列番号を記して表している。例えば、メモリセル１００（ａ，ｂ）に電気的に接続された列選択線１０３を列選択線１０３＿ｂと記して表す。
【００４２】
データ線１０１＿ｂは、メモリセル１００（ａ，ｂ）及びメモリセル１００（ｄ，ｂ）におけるトランジスタ１１１のソース及びドレインの一方のそれぞれに電気的に接続され、データ線１０１＿ｃは、メモリセル１００（ａ，ｃ）及びメモリセル１００（ｄ，ｃ）におけるトランジスタ１１１のソース及びドレインの一方のそれぞれに電気的に接続される。データ線は、メモリセルとのデータのやりとりを行うための配線である。
【００４３】
行選択線１０２＿ａは、メモリセル１００（ａ，ｂ）及びメモリセル１００（ａ，ｃ）におけるトランジスタ１１１の第１のゲートのそれぞれに電気的に接続され、行選択線１０２＿ｄは、メモリセル１００（ｄ，ｂ）及びメモリセル１００（ｄ，ｃ）におけるトランジスタ１１１の第１のゲートのそれぞれに電気的に接続される。行選択線は、行選択信号が入力される配線である。
【００４４】
列選択線１０３＿ｂは、メモリセル１００（ａ，ｂ）及びメモリセル１００（ｄ，ｂ）におけるトランジスタ１１１の第２のゲートのそれぞれに電気的に接続され、列選択線１０３＿ｃは、メモリセル１００（ａ，ｃ）及びメモリセル１００（ｄ，ｃ）におけるトランジスタ１１１の第２のゲートのそれぞれに電気的に接続される。列選択線は、列選択信号が入力される配線である。
【００４５】
なお、トランジスタの端子と配線は別々に形成される必要はなく、一つの導電層をトランジスタの端子及び配線として機能させてもよい。
【００４６】
データ保持回路１１２は、データを保持する機能を有する回路である。なお、必ずしもデータ保持回路１１２を設けなくてもよく、トランジスタ１１１のソース及びドレインの他方を記憶ノードとして機能させる、又はトランジスタ１１１のソース及びドレインの他方が記憶ノードに電気的に接続していればよい。
【００４７】
データ保持回路１１２としては、例えば容量素子を用いた回路、トランジスタを用いた回路、並びに容量素子及びトランジスタを用いた回路などを用いることができる。
【００４８】
次に、本実施の形態における記憶装置の駆動方法例として、図１（Ａ）に示す記憶装置の駆動方法例について、図１（Ｂ）を用いて説明する。図１（Ｂ）は、図１（Ａ）に示す記憶装置の駆動方法例を説明するためのタイミングチャートである。ここでは、一例として、メモリセル１００（ａ，ｂ）、メモリセル１００（ａ，ｃ）、メモリセル１００（ｄ，ｂ）、及びメモリセル１００（ｄ，ｃ）のうち、Ｍ行Ｎ列目（Ｍはａ又はｄ、Ｎはｂ又はｃ）のメモリセル１００（メモリセル１００（Ｍ，Ｎ）ともいう）にデータを書き込む場合について説明する。また、トランジスタ１１１は、Ｎチャネル型トランジスタとする。また、トランジスタ１１１の閾値電圧は、列選択線１０３の電圧（列選択信号の電圧）に応じてシフトする。
【００４９】
メモリセル１００（Ｍ，Ｎ）にデータを書き込む場合（Ｗｒｉｔｉｎｇともいう）、Ｎ本目のデータ線１０１（データ線１０１＿Ｎともいう）の電圧を、データ信号に応じた電圧にし、Ｎ本目のデータ線１０１以外のデータ線１０１（データ線１０１＿ｏｔｈｅｒともいう）の電圧を、基準電位Ｖｒｅｆと同等の値にする（図示せず）。また、Ｍ本目の行選択線１０２（行選択線１０２＿Ｍともいう）の電圧を、第Ｍの行選択信号により基準電位Ｖｒｅｆより高い電圧ＶＨにし、Ｍ本目以外の行選択線１０２（行選択線１０２＿ｏｔｈｅｒともいう）の電圧を、第Ｍ以外の行選択信号により基準電位Ｖｒｅｆと同等の値にし、Ｎ本目の列選択線１０３（列選択線１０３＿Ｎともいう）の電圧を、第Ｎの列選択信号により基準電位Ｖｒｅｆと同等の値にし、Ｎ本目以外の列選択線１０３（列選択線１０３＿ｏｔｈｅｒともいう）の電圧を、第Ｎ以外の列選択信号により基準電位Ｖｒｅｆより低い電圧ＶＬにする。なお、全ての行選択線１０２の電圧の設定より先に全ての列選択線１０３の電圧の設定を行う。また、記憶装置の仕様に応じて基準電位Ｖｒｅｆの値を設定する。また、選択されないメモリセル１００においてトランジスタ１１１が確実にオフ状態になるように電圧ＶＬの値を適宜設定する。例えば、負電圧生成回路を用いて電圧ＶＬを生成することもできる。
【００５０】
このとき、トランジスタ１１１の閾値電圧は、列選択線１０３の電圧（列選択信号の電圧）に応じた値に設定される。例えば、トランジスタ１１１がＮチャネル型トランジスタの場合、列選択線１０３の電圧を低くしていくと、トランジスタ１１１の閾値電圧は、正の方向にシフトする。よって、Ｍ行Ｎ列目のメモリセル１００が選択され、Ｍ行Ｎ列目のメモリセル１００におけるトランジスタ１１１（トランジスタ１１１（Ｍ，Ｎ）ともいう）がオン状態になり、Ｎ本目のデータ線１０１（データ線１０１＿Ｎともいう）の電圧に応じてＭ行Ｎ列目のメモリセル１００にデータが書き込まれ、また、Ｍ行Ｎ列目以外のメモリセル１００は選択されず、トランジスタ１１１がオフ状態になる。
【００５１】
さらに、データ線１０１のそれぞれ、行選択線１０２のそれぞれ、及び列選択線１０３のそれぞれの電圧を適宜変化させてメモリセル１００毎に上記動作を行うことにより、全てのメモリセル１００にデータを書き込むことができる。なお、これに限定されず、例えば各行のメモリセル１００毎など、複数のメモリセル１００毎にデータの書き込みを行ってもよい。
【００５２】
以上が図１（Ａ）に示す記憶装置の駆動方法例の説明である。
【００５３】
図１を用いて説明したように、本実施の形態における記憶装置の一例では、第１のメモリセルと、第１のメモリセルと同じ行に設けられた第２のメモリセルと、第１のメモリセルと同じ列に設けられた第３のメモリセルと、を具備する。
【００５４】
さらに、本実施の形態における記憶装置の一例では、第１のメモリセル乃至第３のメモリセルのそれぞれが２つのゲートを有し、選択トランジスタとして機能する電界効果トランジスタを備える。同じ行に設けられた第１のメモリセル及び第２のメモリセルにおいて、電界効果トランジスタの２つのゲートの一方の電圧を同じ行選択信号により制御し、２つのゲートの他方の電圧を異なる列選択信号により制御する。また、同じ列に設けられた第１のメモリセル及び第３のメモリセルにおいて、電界効果トランジスタの２つのゲートの一方の電圧を異なる行選択信号により制御し、２つのゲートの他方の電圧を同じ列選択信号により制御する。また、このとき、第１のゲート及び第２のゲートの間にチャネルが形成される半導体層を設け、該半導体層を介して第２のゲートを第１のゲートと重畳させることにより記憶装置の回路面積を小さくすることができる。
【００５５】
また、本実施の形態における記憶装置の一例では、同じ行に設けられた第１のメモリセル及び第２のメモリセルにおいて、電界効果トランジスタの２つのゲートの一方を同じ配線に接続させることにより制御し、２つのゲートの他方を異なる配線に接続させることにより制御する。また、同じ列に設けられた第１のメモリセル及び第３のメモリセルにおいて、電界効果トランジスタの２つのゲートの一方を異なる配線に接続させることにより制御し、２つのゲートの他方を同じ配線に接続させることにより制御する。
【００５６】
上記構成にすることにより、メモリセル毎に選択動作を行うことができる。例えば、メモリセルにおける電界効果トランジスタがオン状態のときに同じ行のメモリセルにおける電界効果トランジスタをオフ状態にすることができる。よって、データの再書き込みを行う必要がなくなるため、書き込み時間を短くすることもできる。また、２つのゲートを有するトランジスタを用いることにより、メモリセルにおける素子の数を増やすことなく、メモリセル毎に選択動作を行うことができる。
【００５７】
（実施の形態２）
本実施の形態では、実施の形態１に示す記憶装置の例について説明する。
【００５８】
本実施の形態の記憶装置の例について図２を用いて説明する。
【００５９】
まず、本実施の形態の記憶装置の構成例について、図２（Ａ）を用いて説明する。
【００６０】
図２（Ａ）に示す記憶装置は、メモリセル２００（ａ，ｂ）と、メモリセル２００（ａ，ｃ）と、メモリセル２００（ｄ，ｂ）と、メモリセル２００（ｄ，ｃ）と、を具備する。なお、必ずしもメモリセル２００（ｄ，ｃ）を設けなくてもよい。また、メモリセル２００（ａ，ｂ）、メモリセル２００（ａ，ｃ）、メモリセル２００（ｄ，ｂ）、及びメモリセル２００（ｄ，ｃ）以外にメモリセルを設けてもよい。また、メモリセル２００（ａ，ｂ）、メモリセル２００（ａ，ｃ）、メモリセル２００（ｄ，ｂ）、及びメモリセル２００（ｄ，ｃ）のそれぞれの間の一つ又は複数にメモリセルを設けてもよい。このとき、そのメモリセルは、メモリセル２００（ａ，ｂ）、メモリセル２００（ａ，ｃ）、メモリセル２００（ｄ，ｂ）、及びメモリセル２００（ｄ，ｃ）と同じ構成又は異なる構成であってもよい。
【００６１】
メモリセル２００（ａ，ｃ）は、メモリセル２００（ａ，ｂ）と同じ行に設けられる。
【００６２】
メモリセル２００（ｄ，ｂ）は、メモリセル２００（ａ，ｂ）と同じ列に設けられる。
【００６３】
メモリセル２００（ｄ，ｃ）は、メモリセル２００（ａ，ｂ）と異なる行且つ異なる列に設けられ、メモリセル２００（ｄ，ｂ）と同じ行に設けられ、メモリセル２００（ａ，ｃ）と同じ列に設けられる。
【００６４】
さらに、メモリセル２００（ａ，ｂ）、メモリセル２００（ａ，ｃ）、メモリセル２００（ｄ，ｂ）、及びメモリセル２００（ｄ，ｃ）のそれぞれは、トランジスタ２１１と、トランジスタ２１２と、を備える。なお、図２（Ａ）において、同じメモリセル２００に設けられたトランジスタ２１１及びトランジスタ２１２を、メモリセル２００と同じ行列番号を記して表している。
【００６５】
トランジスタ２１１は、第１のソース、第１のドレイン、第１のゲート、及び第２のゲートを有する。
【００６６】
メモリセル２００（ａ，ｂ）では、トランジスタ２１１の第１のゲートに第１の行選択信号が入力され、トランジスタ２１１の第２のゲートに第１の列選択信号が入力される。
【００６７】
メモリセル２００（ａ，ｃ）では、トランジスタ２１１の第１のゲートに第１の行選択信号が入力され、トランジスタ２１１の第２のゲートに第２の列選択信号が入力される。
【００６８】
メモリセル２００（ｄ，ｂ）では、トランジスタ２１１の第１のゲートに第２の行選択信号が入力され、トランジスタ２１１の第２のゲートに第１の列選択信号が入力される。
【００６９】
メモリセル２００（ｄ，ｃ）では、トランジスタ２１１の第１のゲートに第２の行選択信号が入力され、トランジスタ２１１の第２のゲートに第２の列選択信号が入力される。
【００７０】
トランジスタ２１１は、選択トランジスタとして機能する。
【００７１】
トランジスタ２１１としては、図１（Ａ）におけるトランジスタ１１１に適用可能なトランジスタを用いることができる。
【００７２】
トランジスタ２１２は、第２のソース、第２のドレイン、第３のゲート、及び第４のゲートを有する。
【００７３】
トランジスタ２１２の第３のゲートは、トランジスタ２１２の第２のソース及び第２のドレインの一方に電気的に接続され、トランジスタ２１２はダイオード接続となる。
【００７４】
さらに、メモリセル２００（ａ，ｂ）では、トランジスタ２１２の第２のソース及び第２のドレインの他方に第１の読み出し選択信号が入力される。
【００７５】
また、メモリセル２００（ａ，ｃ）では、トランジスタ２１２の第２のソース及び第２のドレインの他方に第１の読み出し選択信号が入力される。
【００７６】
また、メモリセル２００（ｄ，ｂ）では、トランジスタ２１２の第２のソース及び第２のドレインの他方に第２の読み出し選択信号が入力される。
【００７７】
また、メモリセル２００（ｄ，ｃ）では、トランジスタ２１２の第２のソース及び第２のドレインの他方に第２の読み出し選択信号が入力される。
【００７８】
なお、読み出し選択信号は、データを読み出すメモリセルを選択するパルス信号である。
【００７９】
トランジスタ２１２は、データを読み出すための出力トランジスタとして機能する。トランジスタ２１２は、実施の形態１の記憶装置におけるデータ保持回路に相当する。
【００８０】
トランジスタ２１２としては、図１（Ａ）におけるトランジスタ１１１に適用可能なトランジスタを用いることができる。また、トランジスタ２１２の構造を、トランジスタ２１１の構造と異なる構造にしてもよい。
【００８１】
また、図２（Ａ）に示す記憶装置は、データ線２０１と、行選択線２０２と、列選択線２０３と、読み出し選択線２０４と、を具備する。なお、図２（Ａ）において、行選択線２０２のそれぞれ及び読み出し選択線２０４のそれぞれを、電気的に接続されるメモリセル２００と同じ行番号を記して表し、データ線２０１のそれぞれ及び列選択線２０３のそれぞれを、電気的に接続されるメモリセル２００と同じ列番号を記して表している。
【００８２】
データ線２０１＿ｂは、メモリセル２００（ａ，ｂ）及びメモリセル２００（ｄ，ｂ）におけるトランジスタ２１１の第１のソース及び第１のドレインの一方のそれぞれ、並びにメモリセル２００（ａ，ｂ）及びメモリセル２００（ｄ，ｂ）におけるトランジスタ２１２の第２のソース及び第２のドレインの一方のそれぞれに電気的に接続され、データ線２０１＿ｃは、メモリセル２００（ａ，ｃ）及びメモリセル２００（ｄ，ｃ）におけるトランジスタ２１１の第１のソース及び第１のドレインの一方のそれぞれ、並びにメモリセル２００（ａ，ｃ）及び２００（ｄ，ｃ）におけるトランジスタ２１２の第２のソース及び第２のドレインの一方のそれぞれに電気的に接続される。また、トランジスタ２１２の第４のゲートは、トランジスタ２１１の第１のソース及び第１のドレインの他方に電気的に接続される。トランジスタ２１２の第４のゲートの電圧は、メモリセルに記憶されるデータの状態を設定する電圧となる。
【００８３】
行選択線２０２＿ａは、メモリセル２００（ａ，ｂ）及びメモリセル２００（ａ，ｃ）におけるトランジスタ２１１の第１のゲートのそれぞれに電気的に接続され、行選択線２０２＿ｄは、メモリセル２００（ｄ，ｂ）及びメモリセル２００（ｄ，ｃ）におけるトランジスタ２１１の第１のゲートのそれぞれに電気的に接続される。
【００８４】
列選択線２０３＿ｂは、メモリセル２００（ａ，ｂ）及びメモリセル２００（ｄ，ｂ）におけるトランジスタ２１１の第２のゲートのそれぞれに電気的に接続され、列選択線２０３＿ｃは、メモリセル２００（ａ，ｃ）及びメモリセル２００（ｄ，ｃ）におけるトランジスタ２１１の第２のゲートのそれぞれに電気的に接続される。
【００８５】
読み出し選択線２０４＿ａは、メモリセル２００（ａ，ｂ）及びメモリセル２００（ａ，ｃ）におけるトランジスタ２１２の第２のソース及び第２のドレインの他方のそれぞれに電気的に接続され、読み出し選択線２０４＿ｄは、メモリセル２００（ｄ，ｂ）及びメモリセル２００（ｄ，ｃ）におけるトランジスタ２１２の第２のソース及び第２のドレインの他方のそれぞれに電気的に接続される。読み出し選択線２０４は、データを読み出すメモリセルを選択する読み出し選択信号が入力される配線である。
【００８６】
なお、トランジスタの端子と配線は別々に形成される必要はなく、一つの導電層をトランジスタの端子及び配線として機能させてもよい。
【００８７】
また、トランジスタ２１１及びトランジスタ２１２を積層構造にすることもできる。例えば、トランジスタ２１２の上にトランジスタ２１１を設けてもよい。トランジスタ２１１及びトランジスタ２１２を積層構造にすることにより、メモリセルの回路面積を小さくすることができる。
【００８８】
また、本実施の形態における記憶装置では、メモリセルの駆動を制御する駆動回路の上にメモリセルを設けてもよい。これにより記憶装置の回路面積を小さくすることができる。
【００８９】
次に、本実施の形態における記憶装置の駆動方法例として、図２（Ａ）に示す記憶装置の駆動方法例について、図２（Ｂ）を用いて説明する。図２（Ｂ）は、図２（Ａ）に示す記憶装置の駆動方法例を説明するためのタイミングチャートである。ここでは、一例として、メモリセル２００（ａ，ｂ）、メモリセル２００（ａ，ｃ）、メモリセル２００（ｄ，ｂ）、及びメモリセル２００（ｄ，ｃ）のうち、Ｍ行Ｎ列目のメモリセル２００（メモリセル２００（Ｍ，Ｎ）ともいう）にデータを書き込む場合の動作と、メモリセル２００（Ｍ，Ｎ）に記憶されたデータを読み出す場合の動作について説明する。また、トランジスタ２１１及びトランジスタ２１２は、Ｎチャネル型トランジスタとする。また、基準電位より大きい電圧ＶＤＤをデータ（１）とし、基準電位Ｖｒｅｆと同等の値の電圧をデータ（０）とする。また、列選択線２０３の電圧（列選択信号の電圧）の値に応じてトランジスタ２１１の閾値電圧がシフトする。
【００９０】
メモリセル２００（Ｍ，Ｎ）にデータを書き込む場合（Ｗｒｉｔｉｎｇ）、Ｎ本目のデータ線２０１（データ線２０１＿Ｎともいう）の電圧を、データ信号に応じた電圧にし、Ｎ本目のデータ線２０１以外のデータ線２０１（データ線２０１＿ｏｔｈｅｒともいう）の電圧を、基準電位Ｖｒｅｆと同等の値にする（図示せず）。また、Ｍ本目の行選択線２０２（行選択線２０２＿Ｍともいう）の電圧を、第Ｍの行選択信号により基準電位Ｖｒｅｆより高い電圧ＶＨにし、Ｍ本目以外の行選択線２０２（行選択線２０２＿ｏｔｈｅｒともいう）の電圧を、第Ｍ以外の行選択信号により基準電位Ｖｒｅｆと同等の値にする。また、Ｎ本目の列選択線２０３（列選択線２０３＿Ｎともいう）の電圧を、第Ｎの列選択信号により基準電位Ｖｒｅｆと同等の値にし、Ｎ本目以外の列選択線２０３（列選択線２０３＿ｏｔｈｅｒともいう）の電圧を、第Ｎ以外の列選択信号により基準電位Ｖｒｅｆより低い電圧ＶＬにする。なお、全ての行選択線２０２の電圧の設定より先に全ての列選択線２０３の電圧の設定を行う。また、Ｍ本目の読み出し選択線２０４（読み出し選択線２０４＿Ｍともいう）の電圧を電圧ＶＨにし、Ｍ本目以外の読み出し選択線２０４（読み出し選択線２０４＿ｏｔｈｅｒともいう）の電圧を電圧ＶＨにしてもよい。これにより、トランジスタ２１２を確実にオフ状態にすることができるため、トランジスタ２１２のソース及びドレインの間に流れるリーク電流を抑制することができる。
【００９１】
このとき、トランジスタ２１１の閾値電圧は、列選択線２０３の電圧（列選択信号の電圧）に応じた値に設定される。よって、メモリセル２００（Ｍ，Ｎ）が選択され、メモリセル２００（Ｍ，Ｎ）におけるトランジスタ２１１（トランジスタ２１１（Ｍ，Ｎ））がオン状態になり、メモリセル２００（Ｍ，Ｎ）におけるトランジスタ２１２（Ｍ，Ｎ）の第４のゲートの電圧がＮ本目のデータ線２０１（データ線２０１＿Ｎともいう）の電圧に応じた値に設定され、メモリセル２００（Ｍ，Ｎ）にデータが書き込まれる。また、メモリセル２００（Ｍ，Ｎ）以外のメモリセルは選択されず、トランジスタ２１１がオフ状態になる。なお、トランジスタ２１１が確実にオフ状態になるように電圧ＶＬの値を適宜設定する。
【００９２】
さらに、データ線２０１のそれぞれ、行選択線２０２のそれぞれ、列選択線２０３のそれぞれ、及び読み出し選択線２０４のそれぞれの電圧を適宜変化させてメモリセル２００毎に上記動作を行うことにより、全てのメモリセル２００にデータを書き込むことができる。なお、これに限定されず、例えば各行のメモリセル２００毎など、複数のメモリセル２００毎にデータの書き込みを行ってもよい。
【００９３】
また、メモリセル２００（Ｍ，Ｎ）のデータを読み出す場合（Ｒｅａｄｉｎｇともいう）、Ｎ本目のデータ線２０１（データ線２０１＿Ｎ）の電圧を、電圧ＶＨにし、Ｎ本目のデータ線２０１以外のデータ線２０１（データ線２０１＿ｏｔｈｅｒ）の電圧を、基準電位Ｖｒｅｆと同等の値にする（図示せず）。また、Ｍ本目の行選択線２０２（行選択線２０２＿Ｍ）の電圧を、第Ｍの行選択信号により基準電位Ｖｒｅｆと同等の値にし、Ｍ本目以外の行選択線２０２（行選択線２０２＿ｏｔｈｅｒ）の電圧を、第Ｍ以外の行選択信号により基準電位Ｖｒｅｆと同等の値にする。また、Ｎ本目の列選択線２０３（列選択線２０３＿Ｎ）の電圧を、第Ｎの列選択信号により基準電位Ｖｒｅｆと同等の値にし、Ｎ本目以外の列選択線２０３（列選択線２０３＿ｏｔｈｅｒ）の電圧を、第Ｎ以外の列選択信号により基準電位Ｖｒｅｆと同等の値にする。また、Ｍ本目の読み出し選択線２０４（読み出し選択線２０４＿Ｍともいう）の電圧を基準電位Ｖｒｅｆより大きく、電圧ＶＨより小さい電圧ＶＭにし、Ｍ本目以外の読み出し選択線２０４（読み出し選択線２０４＿ｏｔｈｅｒ）の電圧を電圧ＶＨにする。なお、電圧ＶＭの値は、トランジスタ２１２の第４のゲートの電圧が基準電位Ｖｒｅｆと同等の値のときにトランジスタ２１１がオフ状態になるように適宜設定される。
【００９４】
このとき、Ｍ行Ｎ列目のメモリセル２００におけるトランジスタ２１１がオフ状態になる。
【００９５】
また、トランジスタ２１２の閾値電圧は、トランジスタ２１２の第４のゲートの電圧に応じて設定される。例えば、トランジスタ２１２がＮチャネル型トランジスタの場合、トランジスタ２１２の第４のゲートの電圧が電圧ＶＤＤであるときには、トランジスタ２１２の第４のゲートの電圧が基準電位Ｖｒｅｆと同等の値であるときに比べ、トランジスタ２１２の閾値電圧が負の方向にシフトする。
【００９６】
よって、読み出し選択線２０４＿Ｍの電圧が電圧ＶＭのときにトランジスタ２１２（Ｍ，Ｎ）の第４のゲートの電圧が電圧ＶＤＤ（データ（１））であれば、トランジスタ２１２（Ｍ，Ｎ）がオン状態になり、データ線２０１＿Ｎの電圧が変化する。また、このときトランジスタ２１２（Ｍ，Ｎ）がダイオード接続されているため、読み出し選択線２０４＿Ｍからデータ線２０１＿Ｎへの方向に電流は流れない。
【００９７】
また、読み出し選択線２０４＿Ｍの電圧が電圧ＶＭのときにトランジスタ２１２（Ｍ，Ｎ）の第４のゲートの電圧が基準電位Ｖｒｅｆと同等の値（データ（０））であれば、トランジスタ２１２（Ｍ，Ｎ）がオフ状態になり、データ線２０１＿Ｎの電圧は変化しない。
【００９８】
よって、例えばデータ線２０１＿Ｎの電圧を外部の読み出し回路で検知することにより、メモリセル２００（Ｍ，Ｎ）のデータを読み出すことができる。
【００９９】
さらに、データ線２０１のそれぞれ、行選択線２０２のそれぞれ、列選択線２０３のそれぞれ、及び読み出し選択線２０４のそれぞれの電圧を適宜変化させて各行のメモリセル２００毎に上記動作を行うことにより、全てのメモリセル２００のデータを読み出すことができる。このとき、同じ列の複数のメモリセル２００のデータを順に読み出す場合には、あるメモリセル２００のデータを読み出した後、あるメモリセル２００と同じ列の別のメモリセルのデータを読み出す前に、メモリセル２００と同じ列にあり、メモリセル２００以外のメモリセルに電気的に接続されるデータ線２０１の電圧を電圧ＶＨにする。
【０１００】
以上が図２（Ａ）に示す記憶装置の駆動方法例の説明である。
【０１０１】
なお、本実施の形態の記憶装置において、例えば図２（Ａ）に示す構成に加えて図３に示すように各メモリセル２００に容量素子２１３を設けてもよい。
【０１０２】
容量素子２１３は、第１の容量電極及び第２の容量電極を有し、容量素子２１３の第１の容量電極は、トランジスタ２１１の第１のソース及び第１のドレインの他方に電気的に接続される。また、容量素子２１３の第２の容量電極は、接地される。また、容量素子２１３の第２の容量電極に所定の信号が入力されてもよい。
【０１０３】
図２及び図３を用いて説明したように、本実施の形態における記憶装置の一例では、第１のメモリセルと、第１のメモリセルと同じ行に設けられた第２のメモリセルと、第１のメモリセルと同じ列に設けられた第３のメモリセルと、を具備する。
【０１０４】
さらに、本実施の形態における記憶装置の一例では、第１のメモリセル乃至第３のメモリセルのそれぞれが、第１のソース、第１のドレイン、第１のゲート、及び第２のゲートを有する第１の電界効果トランジスタを備える。同じ行且つ異なる列に設けられた第１のメモリセル及び第２のメモリセルにおいて、第１の電界効果トランジスタの第１のゲートの電圧を同じ行選択信号により制御し、第２のゲートの電圧を異なる列選択信号により制御する。また、同じ列に設けられた第１のメモリセル及び第３のメモリセルにおいて、第１の電界効果トランジスタの第１のゲートの電圧を異なる行選択信号により制御し、第２のゲートの電圧を同じ列選択信号により制御する。
【０１０５】
また、本実施の形態における記憶装置の一例では、同じ行に設けられた第１のメモリセル及び第２のメモリセルにおいて、第１の電界効果トランジスタの第１のゲートを同じ配線に接続させることにより制御し、第２のゲートを異なる配線に接続させることにより制御する。また、同じ列に設けられた第１のメモリセル及び第３のメモリセルにおいて、第１の電界効果トランジスタの第１のゲートを異なる配線に接続させることにより制御し、第２のゲートを同じ配線に接続させることにより制御する。
【０１０６】
上記構成にすることにより、メモリセル毎に選択動作を行うことができる。例えば、メモリセルにおける電界効果トランジスタがオン状態のときに同じ行のメモリセルにおける電界効果トランジスタをオフ状態にすることができる。よって、データの再書き込みを行う必要がなくなるため、書き込み時間を短くすることもできる。
【０１０７】
また、本実施の形態における記憶装置の一例では、第１のメモリセル乃至第３のメモリセルのそれぞれが、第２のソース、第２のドレイン、第３のゲート、及び第４のゲートを有する第２の電界効果トランジスタを備え、第２の電界効果トランジスタの第３のゲートを第２のソース及び第２のドレインの一方に電気的に接続させ、第４のゲートを第１の電界効果トランジスタの第１のソース又は第１のドレインに電気的に接続させることにより、第２の電界効果トランジスタがオフ状態のときに第２のソース及び第２のドレインの間に流れるリーク電流を抑制することができるため、データ線となる配線における電圧の変動を抑制することができ、記憶装置の信頼性を向上させることができる。
【０１０８】
（実施の形態３）
本実施の形態では、上記実施の形態２の記憶装置におけるメモリセルの構造例について、図４を用いて説明する。図４は、本実施の形態におけるメモリセルの構造例を示す図である。なお、ここでは、一例として、図２に示すメモリセルの構造例について説明する。なお、図４では、実際の寸法と異なる構成要素を含む。
【０１０９】
図４に示すメモリセルは、導電層７５１と、絶縁層７５２と、半導体層７５３と、導電層７５４ａと、導電層７５４ｂと、絶縁層７５５と、導電層７５６と、導電層７５７と、導電層７５８と、絶縁層７６０と、半導体層７６１と、導電層７６２ａと、導電層７６２ｂと、絶縁層７６３と、導電層７６４と、導電層７６５と、絶縁層７６６と、導電層７６７と、を含む。
【０１１０】
導電層７５１は、基板７５０の上に設けられる。導電層７５１は、メモリセルにおける選択トランジスタとして機能するトランジスタにおける、２つのゲートの一つ（列選択信号が入力されるゲート）としての機能を有する。また、導電層７５１が列選択線としての機能を有していてもよい。なお、トランジスタのゲートとしての機能を有する層をゲート電極又はゲート配線ともいう。
【０１１１】
導電層７５１としては、例えばモリブデン、マグネシウム、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、若しくはスカンジウムなどの金属材料、又はこれらを主成分とする合金材料の層を用いることができる。また、導電層７５１に適用可能な材料の積層により、導電層７５１を構成することもできる。
【０１１２】
基板７５０としては、例えばガラス基板又はプラスチック基板などを用いることができる。
【０１１３】
絶縁層７５２は、導電層７５１の上に設けられる。絶縁層７５２は、メモリセルにおける選択トランジスタとして機能するトランジスタのゲート絶縁層としての機能を有する。
【０１１４】
絶縁層７５２としては、例えば酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化ハフニウム、有機絶縁材料（例えばポリイミド又はアクリルなど）などの材料の層を用いることができる。また、絶縁層７５２に適用可能な材料の積層により絶縁層７５２を構成してもよい。
【０１１５】
半導体層７５３は、絶縁層７５２を介して導電層７５１に重畳する。
【０１１６】
半導体層７５３としては、例えば酸化物半導体層、又は元素周期表における第１４族の半導体（シリコンなど）を含有する半導体層などを用いることができる。
【０１１７】
酸化物半導体層として適用可能な酸化物半導体としては、例えば四元系金属酸化物、三元系金属酸化物、又は二元系金属酸化物などを用いることができる。
【０１１８】
四元系金属酸化物としては、例えばＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物などを用いることができる。
【０１１９】
三元系金属酸化物としては、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ａｌ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、又はＳｎ−Ａｌ−Ｚｎ−Ｏ系金属酸化物などを用いることができる。
【０１２０】
二元系金属酸化物としては、例えばＩｎ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ｚｎ−Ｏ系金属酸化物、Ａｌ−Ｚｎ−Ｏ系金属酸化物、Ｚｎ−Ｍｇ−Ｏ系金属酸化物、Ｓｎ−Ｍｇ−Ｏ系金属酸化物、Ｉｎ−Ｍｇ−Ｏ系金属酸化物、Ｉｎ−Ｓｎ−Ｏ系金属酸化物、又はＩｎ−Ｇａ−Ｏ系金属酸化物などを用いることができる。
【０１２１】
また、酸化物半導体としては、例えばＩｎ−Ｏ系金属酸化物、Ｓｎ−Ｏ系金属酸化物、又はＺｎ−Ｏ系金属酸化物などを用いることもできる。また、上記酸化物半導体として適用可能な金属酸化物は、酸化シリコンを含んでいてもよい。
【０１２２】
Ｉｎ−Ｚｎ−Ｏ系金属酸化物を用いる場合、例えばＩｎ：Ｚｎ＝５０：１乃至Ｉｎ：Ｚｎ＝１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１乃至Ｉｎ２Ｏ３：ＺｎＯ＝１：４）、好ましくはＩｎ：Ｚｎ＝２０：１乃至Ｉｎ：Ｚｎ＝１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１乃至Ｉｎ２Ｏ３：ＺｎＯ＝１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１乃至Ｉｎ：Ｚｎ＝１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２乃至Ｉｎ２Ｏ３：ＺｎＯ＝３：４）の組成比である酸化物ターゲットを用いてＩｎ−Ｚｎ−Ｏ系金属酸化物の半導体層を形成することができる。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｓ：Ｕ：Ｒのとき、Ｒ＞１．５Ｓ＋Ｕとする。Ｉｎの量を多くすることにより、トランジスタの移動度を向上させることができる。
【０１２３】
また、酸化物半導体としては、ＩｎＬＯ３（ＺｎＯ）ｍ（ｍは０より大きい数）で表記される材料を用いることもできる。ＩｎＬＯ３（ＺｎＯ）ｍのＬは、Ｇａ、Ａｌ、Ｍｎ、及びＣｏから選ばれた一つ又は複数の金属元素を示す。
【０１２４】
また、半導体層７５３の少なくともチャネルが形成される領域は、結晶性を有し、非単結晶であって、ａｂ面に垂直な方向から見て、三角形、六角形、正三角形、又は正六角形の原子配列を有し、且つ、ｃ軸方向に垂直な方向に金属原子が層状に配列した相、又はｃ軸方向に垂直な方向に金属原子と酸素原子が層状に配列した相を有してもよい。
【０１２５】
導電層７５４ａは、半導体層７５３に電気的に接続される。導電層７５４ａは、メモリセルにおける選択トランジスタとして機能するトランジスタのソース又はドレインとしての機能を有する。なお、トランジスタのソースとしての機能を有する導電層をソース電極又はソース配線ともいう。また、トランジスタのドレインとしての機能を有する導電層をドレイン電極又はドレイン配線ともいう。
【０１２６】
導電層７５４ｂは、半導体層７５３に電気的に接続される。導電層７５４ｂは、メモリセルにおける選択トランジスタとして機能するトランジスタのソース又はドレインとしての機能を有する。
【０１２７】
導電層７５４ａ及び導電層７５４ｂとしては、例えばアルミニウム、マグネシウム、クロム、銅、タンタル、チタン、モリブデン、若しくはタングステンなどの金属材料、又はこれらの金属材料を主成分とする合金材料の層を用いることができる。合金材料の層としては、例えばＣｕ−Ｍｇ−Ａｌ合金材料の層を用いることができる。
【０１２８】
また、導電層７５４ａ及び導電層７５４ｂとしては、導電性の金属酸化物を含む層を用いることもできる。なお、導電層７５４ａ及び導電層７５４ｂに適用可能な導電性の金属酸化物は、酸化シリコンを含んでいてもよい。
【０１２９】
また、導電層７５４ａ及び導電層７５４ｂに適用可能な材料の積層により、導電層７５４ａ及び導電層７５４ｂを構成することもできる。例えば、Ｃｕ−Ｍｇ−Ａｌ合金材料の層の上に銅の層が設けられた積層により、導電層７５４ａ及び導電層７５４ｂを構成することにより、導電層７５４ａ及び導電層７５４ｂに接する他の層との密着性を高めることができる。
【０１３０】
絶縁層７５５は、半導体層７５３、導電層７５４ａ、及び導電層７５４ｂの上に設けられる。絶縁層７５５は、メモリセルにおける選択トランジスタとして機能するトランジスタのゲート絶縁層としての機能を有する。
【０１３１】
絶縁層７５５としては、例えば絶縁層７５２に適用可能な材料の層のうち、絶縁層７５２に適用する材料の層と同じ材料の層又は異なる材料の層を用いることができる。また、絶縁層７５５に適用可能な材料の積層により絶縁層７５５を構成してもよい。
【０１３２】
導電層７５６は、絶縁層７５５を介して半導体層７５３に重畳する。導電層７５６は、メモリセルにおける選択トランジスタとして機能するトランジスタの２つのゲートの一つ（行選択信号が入力されるゲート）としての機能を有する。また、導電層７５６が行選択線としての機能を有していてもよい。
【０１３３】
導電層７５６としては、例えば導電層７５１に適用可能な材料の層のうち、導電層７５１に適用した材料の層と同じ材料の層又は異なる材料の層を用いることができる。また、導電層７５６に適用可能な材料の積層により導電層７５６を構成してもよい。
【０１３４】
導電層７５７は、絶縁層７５５に設けられた第１の開口部を介して導電層７５４ａに電気的に接続される。導電層７５７は、出力トランジスタとして機能するトランジスタの２つのゲートの一つ（選択トランジスタとして機能するトランジスタの２つのゲートの一つに電気的に接続されるゲート）としての機能を有する。なお、導電層７５７は導電層７５６より厚いことが好ましい。導電層７５７を導電層７５６より厚くすることにより、導電層７５６と他の導電層により生じる寄生容量を小さくすることができる。
【０１３５】
導電層７５７としては、例えば導電層７５１に適用可能な材料の層のうち、導電層７５１に適用した材料の層と同じ材料の層又は異なる材料の層を用いることができる。また、導電層７５７に適用可能な材料の積層により導電層７５７を構成してもよい。
【０１３６】
導電層７５８は、絶縁層７５５に設けられた第２の開口部を介して導電層７５４ｂに電気的に接続される。導電層７５８は、電極又は配線としての機能を有する。なお、導電層７５８は、導電層７５７より厚い。なお、必ずしも導電層７５８を設けなくてもよい。
【０１３７】
導電層７５８としては、例えば導電層７５１に適用可能な材料の層のうち、導電層７５１に適用した材料の層と同じ材料の層又は異なる材料の層を用いることができる。また、導電層７５８に適用可能な材料の積層により導電層７５８を構成してもよい。
【０１３８】
絶縁層７６０は、絶縁層７５５、導電層７５６、及び導電層７５７の上に設けられる。絶縁層７６０は、平坦化層、及びメモリセルにおける出力トランジスタとして機能するトランジスタのゲート絶縁層としての機能を有する。
【０１３９】
絶縁層７６０としては、絶縁層７５２に適用可能な材料の層を用いることができる。また、絶縁層７６０に適用可能な材料の積層により絶縁層７６０を構成してもよい。
【０１４０】
半導体層７６１は、絶縁層７６０を介して導電層７５７に重畳する。
【０１４１】
半導体層７６１としては、例えば半導体層７５３に適用可能な材料の層のうち、半導体層７５３に適用した材料の層と同じ材料の層又は異なる材料の層を用いることができる。
【０１４２】
導電層７６２ａは、半導体層７６１に電気的に接続される。導電層７６２ａは、メモリセルにおける出力トランジスタとして機能するトランジスタのソース又はドレインとしての機能を有する。
【０１４３】
導電層７６２ｂは、半導体層７６１及び導電層７５４ｂに電気的に接続される。導電層７６２ｂは、メモリセルにおける出力トランジスタとして機能するトランジスタのソース又はドレインとしての機能を有する。
【０１４４】
導電層７６２ａ及び導電層７６２ｂとしては、例えば導電層７５４ａ及び導電層７５４ｂに適用可能な材料の層のうち、導電層７５４ａ及び導電層７５４ｂに適用した材料の層と同じ材料の層又は異なる材料の層を用いることができる。また、導電層７６２ａ及び導電層７６２ｂに適用可能な材料の積層により導電層７６２ａ及び導電層７６２ｂを構成してもよい。
【０１４５】
絶縁層７６３は、半導体層７６１、導電層７６２ａ、及び導電層７６２ｂの上に設けられる。絶縁層７６３は、メモリセルにおける出力トランジスタとして機能するトランジスタのゲート絶縁層としての機能を有する。
【０１４６】
絶縁層７６３としては、例えば絶縁層７５２に適用可能な材料の層のうち、絶縁層７５２に適用した材料の層と同じ材料の層又は異なる材料の層を用いることができる。また、絶縁層７６３に適用可能な材料の積層により絶縁層７６３を構成してもよい。
【０１４７】
導電層７６４は、絶縁層７６３を介して半導体層７６１に重畳し、絶縁層７６３に設けられた開口部を介して導電層７６２ｂに電気的に接続される。導電層７６４は、メモリセルにおける出力トランジスタとして機能するトランジスタの２つのゲートの一つ（出力トランジスタとして機能するトランジスタのソース及びドレインの一方に電気的に接続されるゲート）としての機能を有する。
【０１４８】
導電層７６４としては、例えば導電層７５１に適用可能な材料の層のうち、導電層７５１に適用した材料の層と同じ材料の層又は異なる材料の層を用いることができる。また、導電層７６４に適用可能な材料の積層により導電層７６４を構成してもよい。
【０１４９】
導電層７６５は、絶縁層７６３に設けられた開口部を介して導電層７６２ｂに電気的に接続される。導電層７６５は、電極又は配線としての機能を有する。
【０１５０】
導電層７６５としては、例えば導電層７５１に適用可能な材料の層のうち、導電層７５１に適用した材料の層と同じ材料の層又は異なる材料の層を用いることができる。また、導電層７６５に適用可能な材料の積層により導電層７６５を構成してもよい。
【０１５１】
絶縁層７６６は、導電層７６２ｂ、絶縁層７６３、及び導電層７６４の上に設けられる。
【０１５２】
絶縁層７６６としては、絶縁層７５２に適用可能な材料の層のうち、絶縁層７５２に適用した材料の層と同じ材料の層又は異なる材料の層を用いることができる。また、絶縁層７６６に適用可能な材料の積層により絶縁層７６６を構成してもよい。
【０１５３】
導電層７６７は、導電層７６５に電気的に接続される。導電層７６７は、データのやりとりを行う配線としての機能を有する。
【０１５４】
導電層７６７としては、例えば導電層７５４ａ及び導電層７５４ｂに適用可能な材料の層のうち、導電層７５４ａ及び導電層７５４ｂに適用した材料の層と同じ材料の層又は異なる材料の層を用いることができる。また、導電層７６７に適用可能な材料の積層により導電層７６７を構成してもよい。
【０１５５】
また、メモリセルの駆動を制御する駆動回路の上にメモリセルを構成することもできる。上記駆動回路の上に設けられたメモリセルの構造例について図５に示す。なお、図５において図４と同一の構成要素である部分では、図４に示すメモリセルの構造例の説明を適宜援用することができる。
【０１５６】
図５に示すメモリセルは、図４に示す基板７５０の代わりに駆動回路を構成する電界効果トランジスタが設けられた半導体層７８０の上に設けられる。
【０１５７】
さらに、半導体層７８０は、領域７８２ａ、領域７８２ｂ、領域７８３ａ、及び領域７８３ｂを有する。
【０１５８】
半導体層７８０としては、例えば半導体基板を用いることができる。また、別の基板の上に設けられた半導体層を半導体層７８０として用いることもできる。
【０１５９】
なお、半導体層７８０において、複数のメモリセルの間の領域に絶縁分離領域を設けてもよい。
【０１６０】
領域７８２ａ及び領域７８２ｂは、互いに離間して設けられ、Ｎ型又はＰ型の導電型を付与するドーパントが添加された領域である。領域７８２ａ及び領域７８２ｂは、メモリセルにおける出力トランジスタとして機能するトランジスタのソース領域又はドレイン領域としての機能を有する。
【０１６１】
領域７８３ａ及び領域７８３ｂは、領域７８２ａ及び領域７８２ｂの間に、互いに離間して設けられ、領域７８３ａ及び領域７８３ｂの間の領域がチャネル形成領域となる。領域７８３ａは、領域７８２ａに接し、領域７８３ｂは、領域７８２ｂに接する。
【０１６２】
領域７８３ａ及び領域７８３ｂは、領域７８２ａ及び領域７８２ｂと同じく、Ｎ型又はＰ型の導電型を付与するドーパントが添加された領域である。
【０１６３】
なお、領域７８３ａ及び領域７８３ｂのドーパントの濃度が、領域７８２ａ及び領域７８２ｂのドーパントの濃度より低くてもよい。このとき、領域７８３ａ及び領域７８３ｂを低濃度領域ともいう。また、このとき領域７８２ａ及び領域７８２ｂを高濃度領域と呼んでもよい。また、領域７８３ａ及び領域７８３ｂの深さは、領域７８２ａ及び領域７８２ｂの深さより小さくてもよいが、これに限定されない。
【０１６４】
絶縁層７８４は、半導体層７８０の上に設けられる。絶縁層７８４は、駆動回路を構成するトランジスタのゲート絶縁層としての機能を有する。
【０１６５】
絶縁層７８４としては、例えば酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化ハフニウム、有機絶縁材料（例えばポリイミド又はアクリルなど）などの材料の層を用いることができる。また、絶縁層７８４に適用可能な材料の積層により絶縁層７８４を構成してもよい。
【０１６６】
導電層７８５は、絶縁層７８４を介して半導体層７８０に重畳する。導電層７８５に重畳する半導体層７８０の領域が駆動回路を構成するトランジスタのチャネル形成領域になる。導電層７８５は、駆動回路を構成するトランジスタのゲートとしての機能を有する。
【０１６７】
導電層７８５としては、例えば導電層７５１に適用可能な材料の層のうち、導電層７５１に適用した材料の層と同じ材料の層又は異なる材料の層を用いることができる。また、導電層７８５に適用可能な材料の積層により導電層７８５を構成することもできる。
【０１６８】
絶縁層７８６ａは、絶縁層７８４の上に設けられ、導電層７８５における、互いに対向する一対の側面の一方に接する。
【０１６９】
絶縁層７８６ｂは、絶縁層７８４の上に設けられ、導電層７８５における、互いに対向する上記一対の側面の他方に接する。
【０１７０】
絶縁層７８７ａは、絶縁層７８６ａの上に設けられる。
【０１７１】
絶縁層７８７ｂは、絶縁層７８６ｂの上に設けられる。
【０１７２】
絶縁層７８８は、絶縁層７８４、導電層７８５、絶縁層７８６ａ、絶縁層７８６ｂ、絶縁層７８７ａ、及び絶縁層７８７ｂの上に設けられる。
【０１７３】
絶縁層７８６ａ、絶縁層７８６ｂ、絶縁層７８７ａ、絶縁層７８７ｂ、及び絶縁層７８８としては、絶縁層７８４に適用可能な材料のうち、絶縁層７８４に適用した材料と同じ材料の層又は異なる材料の層を用いることができる。また、絶縁層７８６ａ、絶縁層７８６ｂ、絶縁層７８７ａ、絶縁層７８７ｂ、及び絶縁層７８８に適用可能な材料の積層により、絶縁層７８６ａ、絶縁層７８６ｂ、絶縁層７８７ａ、絶縁層７８７ｂ、及び絶縁層７８８を構成することもできる。
【０１７４】
なお、駆動回路を構成するトランジスタの構造は上記に限定されない。
【０１７５】
図５に示すように、駆動回路の上にメモリセルを設けることにより、回路面積の増大を抑制することができる。
【０１７６】
さらに、本実施の形態におけるメモリセルの作製方法例として、図４に示すメモリセルの作製方法例について、図６乃至図１４を用いて説明する。
【０１７７】
まず、図６（Ａ）に示すように、基板７５０の上に第１の導電膜を形成し、第１の導電膜の一部をエッチングすることにより導電層７５１を形成する。
【０１７８】
例えば、スパッタリング法などを用いることにより導電層７５１に適用可能な材料の膜を形成することにより第１の導電膜を形成することができる。
【０１７９】
また、例えばフォトリソグラフィ工程により層又は膜の一部の上にレジストマスクを形成し、レジストマスクを用いることにより層又は膜の一部をエッチングすることができる。なお、この場合、特に指定する場合を除き、エッチング処理後にレジストマスクを除去する。
【０１８０】
次に、図６（Ｂ）に示すように、導電層７５１の上に絶縁層７５２を形成する。
【０１８１】
例えば、スパッタリング法又はＣＶＤ法などを用いて絶縁層７５２に適用可能な材料の膜を形成することにより絶縁層７５２を形成することができる。
【０１８２】
次に、図６（Ｃ）に示すように、絶縁層７５２の上に半導体膜を形成し、該半導体膜の一部をエッチングすることにより半導体層７５３を形成する。
【０１８３】
例えば、スパッタリング法を用いて半導体層７５３に適用可能な酸化物半導体材料の膜を形成することにより酸化物半導体膜を形成することができる。なお、希ガス雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下で酸化物半導体膜を形成してもよい。例えば、酸素のみの雰囲気下で酸化物半導体膜を形成することにより、結晶性の高い酸化物半導体膜を形成することができる。
【０１８４】
また、スパッタリングターゲットとして、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の組成比である酸化物ターゲットを用いて酸化物半導体膜を形成することができる。また、例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比である酸化物ターゲットを用いて酸化物半導体膜を形成してもよい。
【０１８５】
また、作製される酸化物ターゲットのうち、全体の体積に対して全体の体積から空隙などが占める空間を除いた部分の体積の割合（相対密度ともいう）は、９０％以上１００％以下、さらには９５％以上９９．９％以下であることが好ましい。相対密度の高い金属酸化物ターゲットを用いることにより形成した酸化物半導体膜は、緻密な膜となる。
【０１８６】
また、スパッタリング法を用いて酸化物半導体膜を形成する際に、基板７５０を減圧状態にし、基板７５０を１００℃以上６００℃以下、好ましくは２００℃以上４００℃以下に加熱してもよい。基板７５０を加熱することにより、酸化物半導体膜の不純物濃度を低減することができ、また、スパッタリング法による酸化物半導体膜の損傷を軽減することができる。
【０１８７】
次に、図７（Ａ）に示すように、絶縁層７５２及び半導体層７５３の上に第２の導電膜を形成し、第２の導電膜の一部をエッチングすることにより、導電層７５４ａ及び導電層７５４ｂを形成する。
【０１８８】
例えば、スパッタリング法などを用いて導電層７５４ａ及び導電層７５４ｂに適用可能な材料の膜を形成することにより第２の導電膜を形成することができる。また、導電層７５４ａ及び導電層７５４ｂに適用可能な材料の膜を積層させることにより第２の導電膜を形成することもできる。
【０１８９】
次に、図７（Ｂ）に示すように、絶縁層７５２、半導体層７５３、導電層７５４ａ、及び導電層７５４ｂの上に絶縁層７５５を形成する。
【０１９０】
例えば、絶縁層７５２と同様の方法を用いて絶縁層７５５を形成することができる。
【０１９１】
次に、図７（Ｃ）に示すように、半導体層７５３の上に第３の導電膜を形成し、第３の導電膜の一部をエッチングすることにより、導電層７５６を形成することができる。
【０１９２】
例えば、導電層７５１と同様の方法を用いて導電層７５６を形成することができる。
【０１９３】
次に、図８（Ａ）に示すように、絶縁層７５５の一部をエッチングすることにより開口部７７１及び開口部７７２を形成する。
【０１９４】
次に、図８（Ｂ）に示すように、開口部７７１を介して導電層７５４ａの上に第４の導電膜を形成し、第４の導電膜の一部をエッチングすることにより導電層７５７を形成する。
【０１９５】
例えば、導電層７５１と同様の方法を用いて導電層７５７を形成することができる。
【０１９６】
次に、図９（Ａ）に示すように、開口部７７２を介して導電層７５４ｂの上に第５の導電膜を形成し、第５の導電膜の一部をエッチングすることにより導電層７５８を形成する。
【０１９７】
例えば、導電層７５１と同様の方法を用いて導電層７５８を形成することができる。
【０１９８】
なお、これに限定されず、例えば多階調マスクを用いて第４の導電膜の一部をエッチングすることにより同一工程で導電層７５７及び導電層７５８を形成することもできる。
【０１９９】
次に、図９（Ｂ）に示すように、導電層７５４ａ、導電層７５４ｂ、絶縁層７５５、導電層７５６、導電層７５７、及び導電層７５８の上に絶縁層７６０を形成する。
【０２００】
例えば、スパッタリング法又はＣＶＤ法を用いて絶縁層７６０に適用可能な材料の膜を形成することにより絶縁層７６０を形成することができる。
【０２０１】
次に、図１０（Ａ）に示すように、絶縁層７６０の一部を除去し、導電層７５８の上面を露出させる。
【０２０２】
例えば、ＣＭＰ（化学的機械研磨）処理やエッチング処理を行うことにより絶縁層７６０の一部を除去して導電層７５８の上面を露出させることができる。
【０２０３】
次に、図１０（Ｂ）に示すように絶縁層７６０を介して導電層７５７の上に半導体層７６１を形成する。
【０２０４】
例えば、半導体層７５３と同様の方法を用いて半導体層７６１を形成することができる。
【０２０５】
次に、図１１（Ａ）に示すように、絶縁層７６０及び半導体層７６１の上に第６の導電膜を形成し、第６の導電膜の一部をエッチングすることにより導電層７６２ａ及び導電層７６２ｂを形成する。
【０２０６】
例えば、導電層７５４ａ及び導電層７５４ｂと同様の方法を用いて導電層７６２ａ及び導電層７６２ｂを形成することができる。
【０２０７】
次に、図１１（Ｂ）に示すように、半導体層７６１、導電層７６２ａ、及び導電層７６２ｂの上に絶縁層７６３を形成する。
【０２０８】
例えば、絶縁層７５２と同様の方法を用いて絶縁層７６３を形成することができる。
【０２０９】
次に、図１２（Ａ）に示すように、絶縁層７６３の一部をエッチングすることにより、導電層７６２ｂの上面を露出させる。
【０２１０】
次に、図１２（Ｂ）に示すように、絶縁層７６３、及び露出した導電層７６２ｂの上に第７の導電膜を形成し、第７の導電膜の一部をエッチングすることにより導電層７６４を形成する。
【０２１１】
例えば、導電層７５６と同様の方法を用いて導電層７６４を形成することができる。
【０２１２】
次に、図１３（Ａ）に示すように、露出した導電層７６２ｂの上に第８の導電膜を形成し、第８の導電膜の一部をエッチングすることにより導電層７６５を形成する。
【０２１３】
例えば、導電層７５７と同様の方法を用いて導電層７６５を形成することができる。
【０２１４】
次に、図１３（Ｂ）に示すように、導電層７６２ｂ、絶縁層７６３、導電層７６４、及び導電層７６５の上に絶縁層７６６を形成する。
【０２１５】
例えば、絶縁層７６０と同様の方法を用いて絶縁層７６６を形成することができる。
【０２１６】
次に、図１４（Ａ）に示すように、絶縁層７６６の一部を除去し、導電層７６５の上面を露出させる。
【０２１７】
例えば、ＣＭＰ（化学的機械研磨）処理やエッチング処理を行うことにより絶縁層７６６の一部を除去して導電層７６５の上面を露出させることができる。
【０２１８】
次に、図１４（Ｂ）に示すように、絶縁層７６６及び導電層７６５の上に第９の導電膜を形成し、第９の導電膜の一部をエッチングすることにより導電層７６７を形成する。
【０２１９】
例えば、導電層７５１と同様の方法を用いて導電層７６７を形成することができる。
【０２２０】
また、図４に示す記憶装置の作製方法例では、例えば６００℃以上７５０℃以下、又は６００℃以上基板の歪み点未満の温度で加熱処理を行う。上記加熱処理を行うタイミングは、酸化物半導体膜を形成した後であれば特に限定されない。また、上記加熱処理を複数回行ってもよい。
【０２２１】
なお、上記加熱処理を行う加熱処理装置としては、電気炉、又は抵抗発熱体などの発熱体からの熱伝導又は熱輻射により被処理物を加熱する装置を用いることができ、例えばＧＲＴＡ（Ｇａｓ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）装置又はＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）装置などのＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）装置を用いることができる。ＬＲＴＡ装置は、例えばハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、又は高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。また、ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスとしては、例えば希ガス、又は加熱処理によって被処理物と反応しない不活性気体（例えば窒素）を用いることができる。
【０２２２】
また、上記加熱処理を行った後、その加熱温度を維持しながら又はその加熱温度から降温する過程で該加熱処理を行った炉と同じ炉に高純度の酸素ガス、高純度のＮ２Ｏガス、又は超乾燥エア（露点が−４０℃以下、好ましくは−６０℃以下の雰囲気）を導入してもよい。このとき、酸素ガス又はＮ２Ｏガスは、水、水素などを含まないことが好ましい。また、加熱処理装置に導入する酸素ガス又はＮ２Ｏガスの純度を、６Ｎ以上、好ましくは７Ｎ以上、すなわち、酸素ガス又はＮ２Ｏガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下とすることが好ましい。酸素ガス又はＮ２Ｏガスの作用により、半導体膜中の酸素欠乏に起因する欠陥を低減することができる。
【０２２３】
さらに、上記加熱処理とは別に、不活性ガス雰囲気下、又は酸素ガス雰囲気下で加熱処理（好ましくは２００℃以上６００℃以下、例えば２５０℃以上３５０℃以下）を行ってもよい。
【０２２４】
以上の工程により、半導体層７５３及び半導体層７６１を高純度化させることができる。
【０２２５】
以上が図４に示すメモリセルの作製方法例の説明である。
【０２２６】
図４乃至図１４を用いて説明したように、本実施の形態におけるメモリセルは、選択トランジスタとして機能する第１の電界効果トランジスタと、出力トランジスタとして機能する第２の電界効果トランジスタの積層構造である。
【０２２７】
また、本実施の形態におけるメモリセルは、第２の電界効果トランジスタの上に第１の電界効果トランジスタを有する構造である。
【０２２８】
上記構造にすることにより、回路面積を小さくすることができる。
【０２２９】
（実施の形態４）
本実施の形態では、記憶装置の構成例について説明する。
【０２３０】
本実施の形態の記憶装置の構成例について、図１５を用いて説明する。図１５は、本実施の形態における記憶装置の構成例を示すブロック図である。
【０２３１】
図１５に示す記憶装置は、駆動制御回路（ＭＣＴＬともいう）８１１と、駆動回路８１２ａ（ＩＤＲＶ８１２ａともいう）と、駆動回路８１２ｂ（ＪＤＲＶ８１２ｂともいう）と、複数のメモリセル（ＭＣともいう）８１３と、を具備する。
【０２３２】
駆動制御回路８１１には、書き込み制御信号、読み出し制御信号、及びアドレス信号が入力される。駆動制御回路８１１は、入力される書き込み制御信号、読み出し制御信号、及びアドレス信号に応じて、複数の制御信号を生成して出力する機能を有する。例えば、駆動制御回路８１１は、入力されるアドレス信号に応じて行アドレス信号及び列アドレス信号を出力する機能を有する。
【０２３３】
駆動回路８１２ａには、行アドレス信号が入力される。駆動回路８１２ａは、入力された行アドレス信号に従って行方向に設けられた配線（例えば行選択線及び読み出し選択線を含む）を選択し、選択した配線の電圧を設定する機能を有する。駆動回路８１２ａは、例えば第１のデコーダを備える。第１のデコーダは、入力された行アドレス信号に従って行方向に設けられた配線を選択する機能を有する。
【０２３４】
駆動回路８１２ｂには、データ信号及び列アドレス信号が入力される。駆動回路８１２ｂは、列方向に設けられた配線（例えば列選択線及びデータ線を含む）の電圧を設定する機能を有する。駆動回路８１２ｂは、例えば第２のデコーダ及び複数のアナログスイッチを備える。第２のデコーダは、列方向に設けられた配線を選択する機能を有し、複数のアナログスイッチは、第２のデコーダから入力される信号に応じてデータ信号を出力するか否かを制御する機能を有する。なお、駆動回路８１２ｂに読み出し回路を設けてもよい。読み出し回路は、選択した配線に電気的に接続されたメモリセル８１３に記憶されたデータを読み出す機能を有する。
【０２３５】
メモリセル８１３は、メモリセルアレイ８１４に設けられる。メモリセル８１３の構成としては、上記実施の形態における記憶装置の構成を用いることができる。メモリセル８１３は、駆動回路８１２ａ及び駆動回路８１２ｂにより選択され、選択されたメモリセル８１３では、データの書き込み又はデータの読み出しが行われる。
【０２３６】
図１５に示す記憶装置は、駆動制御回路に入力される信号に従って駆動回路によりメモリセルを選択し、書き込み動作又は読み出し動作を行う。
【０２３７】
さらに、本実施の形態における記憶装置の例について図１６を用いて説明する。図１６は、本実施の形態における記憶装置の例を示す模式図である。
【０２３８】
図１６（Ａ）に示す記憶装置は、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ）メモリともいう。図１６（Ａ）に示す記憶装置は、筐体９０１ａと、コネクタ部９０２ａと、を備える。
【０２３９】
筐体９０１ａには、例えば図１５に示すメモリセルアレイ、駆動回路、及び駆動制御回路が設けられる。
【０２４０】
コネクタ部９０２ａは、駆動制御回路に電気的に接続される。コネクタ部９０２ａは、他の電子機器におけるＵＳＢポートに接続可能な端子部である。
【０２４１】
図１６（Ａ）に示す記憶装置は、コネクタ部９０２ａを他の電子機器のＵＳＢポートに挿入して記憶装置と該電子機器を電気的に接続させることにより、例えば電子機器から記憶装置へのデータの書き込み、又は記憶装置から該電子機器へのデータの読み出しを行うことができる。
【０２４２】
図１６（Ｂ）に示す記憶装置は、カード型の記憶装置である。図１６（Ｂ）に示す記憶装置は、筐体９０１ｂと、コネクタ部９０２ｂと、を備える。
【０２４３】
筐体９０１ｂには、例えば図１５に示すメモリセルアレイ、駆動回路、及び駆動制御回路が設けられる。
【０２４４】
コネクタ部９０２ｂは、駆動制御回路に電気的に接続される。コネクタ部９０２ｂは、他の電子機器におけるカードスロット部に接続可能な端子部である。
【０２４５】
図１６（Ｂ）に示す記憶装置は、コネクタ部９０２ｂを他の電子機器のカードスロット部に挿入して記憶装置と該電子機器を電気的に接続させることにより、例えば電子機器から記憶装置へのデータの書き込み、又は記憶装置から該電子機器へのデータの読み出しを行うことができる。
【０２４６】
図１６を用いて説明した記憶装置の構成を、上記実施の形態２に示す記憶装置の構成にすることにより、ノイズによるデータ信号への影響の少ない記憶装置を構成することができる。
【０２４７】
（実施の形態５）
本実施の形態では、上記実施の形態における記憶装置を備えた電子機器の例について説明する。
【０２４８】
本実施の形態の電子機器の構成例について、図１７（Ａ）乃至図１７（Ｄ）を用いて説明する。
【０２４９】
図１７（Ａ）に示す電子機器は、携帯型情報端末の例である。図１７（Ａ）に示す携帯型情報端末は、筐体１００１ａと、筐体１００１ａに設けられた表示部１００２ａと、を具備する。
【０２５０】
なお、筐体１００１ａの側面１００３ａに外部機器に接続させるための接続端子、図１７（Ａ）に示す携帯型情報端末を操作するためのボタンのうち、一つ又は複数を設けてもよい。
【０２５１】
図１７（Ａ）に示す携帯型情報端末は、筐体１００１ａの中に、ＣＰＵと、記憶回路と、外部機器とＣＰＵ及び記憶回路との間で信号の送受信を行うインターフェースと、外部機器との信号の送受信を行うアンテナと、を備える。
【０２５２】
図１７（Ａ）に示す携帯型情報端末は、例えば電話機、電子書籍、パーソナルコンピュータ、及び遊技機の一つ又は複数としての機能を有する。
【０２５３】
図１７（Ｂ）に示す電子機器は、折り畳み式の携帯型情報端末の例である。図１７（Ｂ）に示す携帯型情報端末は、筐体１００１ｂと、筐体１００１ｂに設けられた表示部１００２ｂと、筐体１００４と、筐体１００４に設けられた表示部１００５と、筐体１００１ｂ及び筐体１００４を接続する軸部１００６と、を具備する。
【０２５４】
また、図１７（Ｂ）に示す携帯型情報端末では、軸部１００６により筐体１００１ｂ又は筐体１００４を動かすことにより、筐体１００１ｂを筐体１００４に重畳させることができる。
【０２５５】
なお、筐体１００１ｂの側面１００３ｂ又は筐体１００４の側面１００７に外部機器に接続させるための接続端子、図１７（Ｂ）に示す携帯型情報端末を操作するためのボタンのうち、一つ又は複数を設けてもよい。
【０２５６】
また、表示部１００２ｂ及び表示部１００５に、互いに異なる画像又は一続きの画像を表示させてもよい。なお、表示部１００５を必ずしも設けなくてもよく、表示部１００５の代わりに、入力装置であるキーボードを設けてもよい。
【０２５７】
図１７（Ｂ）に示す携帯型情報端末は、筐体１００１ｂ又は筐体１００４の中に、ＣＰＵと、記憶回路と、外部機器とＣＰＵ及び記憶回路との間で信号の送受信を行うインターフェースと、を備える。なお、図１７（Ｂ）に示す携帯型情報端末に、外部との信号の送受信を行うアンテナを設けてもよい。
【０２５８】
図１７（Ｂ）に示す携帯型情報端末は、例えば電話機、電子書籍、パーソナルコンピュータ、及び遊技機の一つ又は複数としての機能を有する。
【０２５９】
図１７（Ｃ）に示す電子機器は、設置型情報端末の例である。図１７（Ｃ）に示す設置型情報端末は、筐体１００１ｃと、筐体１００１ｃに設けられた表示部１００２ｃと、を具備する。
【０２６０】
なお、表示部１００２ｃを、筐体１００１ｃにおける甲板部１００８に設けることもできる。
【０２６１】
また、図１７（Ｃ）に示す設置型情報端末は、筐体１００１ｃの中に、ＣＰＵと、記憶回路と、外部機器とＣＰＵ及び記憶回路との間で信号の送受信を行うインターフェースと、を備える。なお、図１７（Ｃ）に示す設置型情報端末に、外部との信号の送受信を行うアンテナを設けてもよい。
【０２６２】
さらに、図１７（Ｃ）に示す設置型情報端末における筐体１００１ｃの側面１００３ｃに券などを出力する券出力部、硬貨投入部、及び紙幣挿入部の一つ又は複数を設けてもよい。
【０２６３】
図１７（Ｃ）に示す設置型情報端末は、例えば現金自動預け払い機、券などの注文をするための情報通信端末（マルチメディアステーションともいう）、又は遊技機としての機能を有する。
【０２６４】
図１７（Ｄ）は、設置型情報端末の例である。図１７（Ｄ）に示す設置型情報端末は、筐体１００１ｄと、筐体１００１ｄに設けられた表示部１００２ｄと、を具備する。なお、筐体１００１ｄを支持する支持台を設けてもよい。
【０２６５】
なお、筐体１００１ｄの側面１００３ｄに外部機器に接続させるための接続端子、図１７（Ｄ）に示す設置型情報端末を操作するためのボタンのうち、一つ又は複数を設けてもよい。
【０２６６】
また、図１７（Ｄ）に示す設置型情報端末は、筐体１００１ｄの中に、ＣＰＵと、記憶回路と、外部機器とＣＰＵ及び記憶回路との間で信号の送受信を行うインターフェースと、を備えてもよい。なお、図１７（Ｄ）に示す設置型情報端末に、外部との信号の送受信を行うアンテナを設けてもよい。
【０２６７】
図１７（Ｄ）に示す設置型情報端末は、例えばデジタルフォトフレーム、モニタ、又はテレビジョン装置としての機能を有する。
【０２６８】
上記実施の形態の記憶装置は、例えば電子機器の記憶装置の一つとして用いられ、例えば図１７（Ａ）乃至図１７（Ｄ）に示す電子機器の記憶装置の一つとして用いられる。なお、これに限定されず、例えば図１７（Ａ）乃至図１７（Ｄ）に示す電子機器に記憶装置接続部を設け、該記憶装置接続部に例えば図１６（Ａ）又は図１６（Ｂ）に示す記憶装置を接続させることにより、該記憶装置とのデータの読み書きを行ってもよい。
【０２６９】
図１７を用いて説明したように、本実施の形態の電子機器の一例は、上記実施の形態における記憶装置が用いられた記憶装置を具備する構成である。
【０２７０】
上記構成にすることにより、電源を供給しない場合であっても電子機器内の情報を一定期間保持することができるため、信頼性が向上し、消費電力を低減することができる。
【符号の説明】
【０２７１】
１００    メモリセル
１０１    データ線
１０２    行選択線
１０３    列選択線
１１１    トランジスタ
１１２    データ保持回路
２００    メモリセル
２０１    データ線
２０２    行選択線
２０３    列選択線
２０４    選択線
２１１    トランジスタ
２１２    トランジスタ
２１３    容量素子
７５０    基板
７５１    導電層
７５２    絶縁層
７５３    半導体層
７５４ａ    導電層
７５４ｂ    導電層
７５５    絶縁層
７５６    導電層
７５７    導電層
７５８    導電層
７６０    絶縁層
７６１    半導体層
７６２ａ    導電層
７６２ｂ    導電層
７６３    絶縁層
７６４    導電層
７６５    導電層
７６６    絶縁層
７６７    導電層
７７１    開口部
７７２    開口部
７８０    半導体層
７８２ａ    領域
７８２ｂ    領域
７８３ａ    領域
７８３ｂ    領域
７８４    絶縁層
７８５    導電層
７８６ａ    絶縁層
７８６ｂ    絶縁層
７８７ａ    絶縁層
７８７ｂ    絶縁層
７８８    絶縁層
８１１    駆動制御回路
８１２ａ    駆動回路
８１２ｂ    駆動回路
８１３    メモリセル
８１４    メモリセルアレイ
９０１ａ    筐体
９０１ｂ    筐体
９０２ａ    コネクタ部
９０２ｂ    コネクタ部
１００１ａ    筐体
１００１ｂ    筐体
１００１ｃ    筐体
１００１ｄ    筐体
１００２ａ    表示部
１００２ｂ    表示部
１００２ｃ    表示部
１００２ｄ    表示部
１００３ａ    側面
１００３ｂ    側面
１００３ｃ    側面
１００３ｄ    側面
１００４    筐体
１００５    表示部
１００６    軸部
１００７    側面
１００８    甲板部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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