(57)【特許請求の範囲】
【請求項１】
高電圧側の電源にドレインが接続される第１スイッチ素子と、低電圧側の電源にソースが接続される第２スイッチ素子とを有し、前記第１スイッチ素子のソースと前記第２スイッチ素子のドレインとが電気的に接続されるインバータ回路と、
前記インバータ回路の前記第１スイッチ素子および前記第２スイッチ素子のゲート電極を駆動する駆動回路と、
前記駆動回路を制御する制御回路と、を有し、
前記駆動回路は、
前記第１スイッチ素子のゲート電極を前記駆動回路のソース電位に駆動する第１回路と、
前記第２スイッチ素子のゲート電極を前記駆動回路のソース電位に駆動する第２回路と、
前記第１スイッチ素子のゲート電極を負電位に駆動する第３回路と、
前記第２スイッチ素子のゲート電極を負電位に駆動する第４回路と、を有し、
前記第１回路の出力ノードと前記第１スイッチ素子のゲート電極が接続され、
前記第２回路の出力ノードと前記第２スイッチ素子のゲート電極が接続され、
前記第３回路および前記第４回路においては、前記第３回路の出力ノードと前記第１スイッチ素子のゲート電極との間に直列にコンデンサが接続され、前記第４回路の出力ノードと前記第２スイッチ素子のゲート電極との間に直列にコンデンサが接続され、
前記制御回路は、前記第１スイッチ素子がオフ状態からオン状態になる直前に前記第２スイッチ素子のゲート電極の電圧を前記第２回路のソース電位よりも低い前記負電位に制御する、もしくは、前記第２スイッチ素子がオフ状態からオン状態になる直前に前記第１スイッチ素子のゲート電極の電圧を前記第１回路のソース電位よりも低い前記負電位に制御し、
前記第１回路および前記第２回路は、プルダウン回路を複数有し、当該複数のプルダウン回路のうち、一つの第１プルダウン回路のしきい値は、前記第１プルダウン回路以外の複数の第２プルダウン回路のしきい値よりも低く、前記第１プルダウン回路と前記複数の第２プルダウン回路のゲート電位はそれぞれ独立に制御されることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記インバータ回路の前記第１スイッチ素子がオフ状態からオン状態になる前に、前記第２スイッチ素子に接続される前記第４回路を活性化する、もしくは、
前記インバータ回路の前記第２スイッチ素子がオフ状態からオン状態になる前に、前記第１スイッチ素子に接続される前記第３回路を活性化することを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記第１回路から前記第４回路は、その出力ノードを前記駆動回路の電源レベルに駆動するプルアップ回路と、前記出力ノードを前記駆動回路のソースレベルに駆動するプルダウン回路とを有し、
前記プルアップ回路および前記プルダウン回路はＭＯＳＦＥＴであり、
前記ＭＯＳＦＥＴはその素子内にダイオード構造を有することを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記第３回路もしくは前記第４回路を活性化するよりも前に、前記第２プルダウン回路のゲート電位をオフ状態に制御することを特徴とする半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記第２プルダウン回路の内蔵ダイオードの内蔵電位であるオン電圧の総和は、前記第３回路もしくは前記第４回路が前記第１スイッチ素子もしくは前記第２スイッチ素子のゲート電極に与える負電位の絶対値よりも大きいことを特徴とする半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
前記第２プルダウン回路をオン状態にするゲート電位は、前記第１プルダウン回路をオン状態にするゲート電位よりも高いことを特徴とする半導体装置。
【請求項７】
請求項１に記載の半導体装置において、
前記第１スイッチ素子および前記第２スイッチ素子を構成する半導体材料の一部もしくは全部はシリコンカーバイドもしくはガリウムナイトライドであることを特徴とする半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記第１スイッチ素子および前記第２スイッチ素子はＭＯＳＦＥＴであることを特徴とする半導体装置。
【請求項９】
請求項７に記載の半導体装置において、
前記第１スイッチ素子および前記第２スイッチ素子は接合ＦＥＴであることを特徴とする半導体装置。
【請求項１０】
請求項１に記載の半導体装置において、
前記第１回路から前記第４回路においては、一つの半導体基板上に集積され、
前記第１回路から前記第４回路を構成する素子は、その内部にダイオードが内蔵されないことを特徴とする半導体装置。
【請求項１１】
請求項１０に記載の半導体装置において、
前記半導体基板上に集積される前記第１回路、前記第２回路、前記第３回路、前記第４回路を構成する素子においては、そのウェル構造が、Ｐ型半導体からなるＰウェル、Ｎ型半導体からなるＮウェル、および高濃度Ｎ型半導体からなるディープＮウェルを有し、
前記第１回路、前記第２回路、前記第３回路、前記第４回路を構成するプルダウン回路の基板電位とソース電位はそれぞれ独立に制御されることを特徴とする半導体装置。
【請求項１２】
高電圧側の電源にドレインが接続される第１スイッチ素子と、低電圧側の電源にソースが接続される第２スイッチ素子とを有し、前記第１スイッチ素子のソースと前記第２スイッチ素子のドレインとが電気的に接続されるインバータ回路と、
前記インバータ回路の前記第１スイッチ素子および前記第２スイッチ素子のゲート電極を駆動する駆動回路と、
前記駆動回路を制御する制御回路と、を有し、
前記駆動回路は、
前記第１スイッチ素子のゲート電極を前記駆動回路のソース電位に駆動する第１回路と、
前記第２スイッチ素子のゲート電極を前記駆動回路のソース電位に駆動する第２回路と、
前記第１スイッチ素子のゲート電極を負電位に駆動する第３回路と、
前記第２スイッチ素子のゲート電極を負電位に駆動する第４回路と、を有し、
前記第１回路の出力ノードと前記第１スイッチ素子のゲート電極が接続され、
前記第２回路の出力ノードと前記第２スイッチ素子のゲート電極が接続され、
前記第３回路および前記第４回路においては、前記第３回路の出力ノードと前記第１スイッチ素子のゲート電極との間に直列にコンデンサが接続され、前記第４回路の出力ノードと前記第２スイッチ素子のゲート電極との間に直列にコンデンサが接続され、
前記第１回路および前記第２回路のソース電位と、前記第１回路および前記第２回路の出力ノードとの間に、複数のプルダウン回路が接続され、
前記第１回路および前記第２回路は、プルダウン回路を複数有し、当該複数のプルダウン回路のうち、一つの第１プルダウン回路のしきい値は、前記第１プルダウン回路以外の複数の第２プルダウン回路のしきい値よりも低く、前記第１プルダウン回路と前記複数の第２プルダウン回路のゲート電位はそれぞれ独立に制御されることを特徴とする半導体装置。
【請求項１３】
請求項１２に記載の半導体装置において、
前記インバータ回路の前記第１スイッチ素子がオフ状態からオン状態になる前に、前記第２スイッチ素子に接続される前記第４回路を活性化する、もしくは、
前記インバータ回路の前記第２スイッチ素子がオフ状態からオン状態になる前に、前記第１スイッチ素子に接続される前記第３回路を活性化することを特徴とする半導体装置。
【請求項１４】
請求項１２に記載の半導体装置において、
前記第１回路から前記第２回路は、その出力ノードを前記駆動回路の電源レベルに駆動するプルアップ回路と、前記出力ノードを前記駆動回路のソースレベルに駆動する前記複数のプルダウン回路とを有し、
前記プルアップ回路および前記複数のプルダウン回路はＭＯＳＦＥＴであり、
前記ＭＯＳＦＥＴはその素子内にダイオード構造を有することを特徴とする半導体装置。
【請求項１５】
請求項１２に記載の半導体装置において、
前記第２プルダウン回路の内蔵ダイオードの内蔵電位であるオン電圧の総和は、前記第３回路もしくは前記第４回路が前記第１スイッチ素子もしくは前記第２スイッチ素子のゲート電極に与える負電位の絶対値よりも大きいことを特徴とする半導体装置。
【請求項１６】
請求項１２に記載の半導体装置において、
前記第１スイッチ素子および前記第２スイッチ素子を構成する半導体材料の一部もしくは全部はシリコンカーバイドもしくはガリウムナイトライドであることを特徴とする半導体装置。
【請求項１７】
請求項１６に記載の半導体装置において、
前記第１スイッチ素子および前記第２スイッチ素子はＭＯＳＦＥＴであることを特徴とする半導体装置。
【請求項１８】
請求項１６に記載の半導体装置において、
前記第１スイッチ素子および前記第２スイッチ素子は接合ＦＥＴであることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の技術に関し、特に、シリコンや化合物半導体を用いたパワーデバイスと、それを用いた電力変換回路に適用して有効な技術に関する。
【背景技術】
【０００２】
地球環境保全という大きな社会潮流の中で、環境負荷を低減するエレクトロニクス事業の重要性が増している。中でもパワーデバイスは、鉄道車両やハイブリッド・電気自動車のインバータやエアコンのインバータ、パソコン等の民生機器の電源に用いられており、パワーデバイスの性能改善は、インフラシステムや民生機器の電力効率改善に大きく寄与する。電力効率を改善するということは、システムの稼働に必要なエネルギー資源を削減できるということであり、言い換えれば二酸化炭素の排出量削減、即ち環境負荷を低減できる。このため、パワーデバイスの性能改善に向けた研究開発が各社で盛んに行われている。
【０００３】
一般的に、パワーデバイスは大規模集積回路（ＬＳＩ）と同様にシリコン（Ｓｉ）を材料としている。このＳｉパワーデバイスを用いた電力変換装置（インバータなど）では、そのインバータ等で発生するエネルギー損失を低減するために、ダイオードやスイッチ素子の素子構造や不純物濃度のプロファイルを最適化して、低いオン抵抗Ｒｏｎと高い電流密度を実現するための開発が盛んに行われている。また近年、シリコンよりもバンドギャップが大きいシリコンカーバイド（ＳｉＣ）やガリウムナイトライド（ＧａＮ）といった化合物半導体が、パワーデバイス材料として注目されている。前記化合物半導体はバンドギャップが大きいため、破壊耐圧がシリコンの１０倍程度ある。このため、化合物半導体デバイスはＳｉデバイスよりも膜厚を薄くでき、導通時の抵抗値Ｒｏｎを大幅に下げられる。その結果、抵抗値Ｒｏｎと導通電流ｉの積であらわされる、所謂導通損失（Ｒｏｎ・ｉ２）を削減でき、電力効率改善に大きく寄与できる。このような特長に着目し、国内外で化合物材料を用いたダイオードやスイッチ素子の開発が盛んに進められている。
【０００４】
このようなパワーデバイスの応用としては、例えば特許文献１の図６に示されるような、所謂インバータ装置（ＤＣ／ＡＣ変換装置）が一般的である。インバータ装置とは、高電圧側（上アーム）の電源と低電圧側（下アーム）の電源との間に、パワーデバイスからなるスイッチ素子と還流ダイオードが直列に二つ接続されるものである。これら上下アームのスイッチ素子を交互にオンオフさせることにより、インバータ回路前段のＤＣレベルをＡＣレベルに変換して後段のＡＣ絶縁トランスやモータといった負荷回路に供給する。この時、インバータで発生する損失として挙げられるのは、前述の通りスイッチ素子やダイオードのオン抵抗Ｒｏｎによる導通損失やリカバリ損失、またはスイッチング動作、即ちスイッチ素子がオン状態からオフ状態もしくはオフ状態からオン状態に遷移する期間（ドレインソース間に電位差が生じている期間）において、ドレインソース間電流が流れることによって発生するスイッチ損失が主である。
【０００５】
しかしながら、インバータ装置では、上記の損失以外に、所謂誤点弧による短絡電流損失が発生する場合がある。この誤点弧とは、例えば下アームがオフしている状態で、もう片方の上アームがオフ状態からオン状態になる場合、前記下アームのドレイン電圧が急激に上昇することによって、下アームのスイッチ素子のゲートドレイン間容量に充放電電流が流れ、この結果、下アームのスイッチ素子のゲートソース間電圧がオフ状態の電圧レベルから上昇し、ついにはスイッチ素子のしきい値を超えて、本来オフしている状態の下アームのスイッチ素子が、誤ってオン状態になることである。この誤点弧が発生すると、下アームのスイッチ素子がオンするため、上アームの高電圧側電源と下アームの低電圧側電源が短絡し、電源間に大きな短絡電流が流れる。この短絡電流は、インバータの損失増加を引き起こし、場合によってはスイッチ素子が発熱して破壊してしまう可能性もある。
【０００６】
このような問題を解決する手段としては、例えば特許文献２のように負電源回路を用意して、スイッチ素子がオフの時にゲート電圧を負電圧にする方法がある。この場合、専用の負電源回路を設計する必要がある点や、負電源回路の消費電流がインバータ駆動回路の消費電流を増加させてしまうという課題がある。また特許文献３には、負電源回路は用いずに、パルストランスを用いて負電圧を生成する手段が開示されている。このパルストランスはインダクタ成分をもつため、スイッチ素子のゲート容量と所謂ＬＣ共振が発生する場合があり、スイッチ素子のゲート電圧に大きなノイズが発生し、所望の電位を安定してゲート電極に印加するのが困難であるといった課題がある。
【０００７】
一方、負電源回路やパルストランスを用いずに、ゲートに負電圧を供給する手段としては、例えば特許文献４や特許文献５に開示されるような、所謂スイッチドキャパシタ方式がある。これらの方法によれば、上下アームのスイッチ素子のゲート駆動回路において、スイッチ素子をオン状態からオフ状態にするときに利用するプルダウン回路のソース側に、コンデンサを直列に接続する。このコンデンサの片方の電極の電位は、スイッチ素子のオフ状態の電位であり、その対向電極は駆動回路に供給される高電位の電源電位か、それに相当する電位とするように制御する。その後、前記コンデンサの高電位側に接続される負電圧発生用のスイッチをオンすることで、インバータ回路のスイッチ素子のゲートに動的に負電位を与える。このようにオフしているスイッチ素子のゲート電極に動的に負電位を印加することができるので、誤点弧による短絡電流を削減できる可能性がある。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０００−３３３４４１号公報（絶縁ゲート型半導体素子のゲート制御回路）
【特許文献２】特開２００７−２８８９９２号公報（半導体回路）
【特許文献３】特開平８−１４９７９６号公報（電圧駆動型スイッチ素子のドライブ回路）
【特許文献４】特開２００４−１５９４２４号公報（インバータ）
【特許文献５】特開２００９−２１８２３号公報（電圧駆動型半導体素子のドライブ回路及びインバータ装置）
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、前記特許文献４および特許文献５の技術について本発明者が検討した結果、以下のような新たな課題があることが分かった。
【００１０】
前記特許文献４に示された例では、駆動回路の電源と、コンデンサの片方の電極との間に、抵抗とダイオードが接続されるため、電圧降下が生じる。このため、コンデンサの電極間の電圧が小さくなり、コンデンサによって発生する負電圧レベルが低くなってしまう場合がある。また、特許文献４の技術では、スイッチ素子のゲートが動的に負電位になったときに、駆動回路のソースレベルとそのゲートに動的に印加される負電位が電気的に短絡しないようにダイオードを用いている。このため、スイッチ素子のゲートがオフ状態になった後、ある時間が経過すると前記ダイオードの内蔵電位Ｖｆ分、スイッチ素子のゲート電位が上昇してしまう。駆動回路の動作温度が高くなると、前記ダイオードの内蔵電位は例えば１Ｖ以上と高くなるため、本来オフすべきスイッチ素子がオン状態になってしまう場合がある。特に、しきい値が低いスイッチ素子をインバータ回路に用いた時は、上記の問題が顕著になる可能性がある。
【００１１】
前記特許文献５の技術に関しても、特許文献４と同様に、駆動回路のソースレベルと、スイッチ素子のゲートをオフ状態にするプルダウン回路のソースとの間にダイオードを用いているため、前述と同様の問題が発生する場合があることが分かった。
【００１２】
そこで、本発明の目的の一つは、インバータ回路とそれを構成するスイッチ素子を駆動・制御する駆動・制御回路において、追加回路規模が少なく、所望の負電位を動的に印加できる駆動・制御回路を提供することにある。また、本発明の別の目的は、インバータ回路における短絡電流を削減し、損失の少ない電力変換回路を提供することである。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
すなわち、代表的なものの概要は、高電圧側の電源にドレインが接続される第１スイッチ素子と、低電圧側の電源にソースが接続される第２スイッチ素子とを有し、前記第１スイッチ素子のソースと前記第２スイッチ素子のドレインとが電気的に接続されるインバータ回路と、前記インバータ回路の前記第１スイッチ素子および前記第２スイッチ素子のゲート電極を駆動する駆動回路と、前記駆動回路を制御する制御回路と、を有する半導体装置であって、以下（１），（２）の特徴を有するものである。
【００１６】
（１）前記駆動回路は、前記第１スイッチ素子のゲート電極を前記駆動回路のソース電位に駆動する第１回路と、前記第２スイッチ素子のゲート電極を前記駆動回路のソース電位に駆動する第２回路と、前記第１スイッチ素子のゲート電極を負電位に駆動する第３回路と、前記第２スイッチ素子のゲート電極を負電位に駆動する第４回路とを有する。さらに、前記第３回路および前記第４回路においては、前記第３回路および前記第４回路の出力ノードと前記第１スイッチ素子および前記第２スイッチ素子との間に、それぞれ直列にコンデンサが接続される。そして、前記制御回路は、前記第１スイッチ素子もしくは前記第２スイッチ素子がオフ状態からオン状態になる直前の前記第１スイッチ素子もしくは前記第２スイッチ素子のそれぞれのゲート電極の電圧を、前記第１回路もしくは前記第２回路のソース電位と同じであるように制御する。
【００１７】
（２）前記駆動回路は、前記第１スイッチ素子のゲート電極を前記駆動回路のソース電位に駆動する第１回路と、前記第２スイッチ素子のゲート電極を前記駆動回路のソース電位に駆動する第２回路と、前記第１スイッチ素子のゲート電極を負電位に駆動する第３回路と、前記第２スイッチ素子のゲート電極を負電位に駆動する第４回路とを有する。さらに、前記第３回路および前記第４回路においては、前記第３回路および前記第４回路の出力ノードと前記第１スイッチ素子および前記第２スイッチ素子との間に、それぞれ直列にコンデンサが接続される。また、前記第１回路および前記第２回路のソース電位と、前記第１回路および前記第２回路の出力ノードとの間に、複数のスイッチ素子が接続される。
【発明の効果】
【００１８】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１９】
すなわち、代表的な効果は、インバータ回路とそれを構成するスイッチ素子を駆動・制御する駆動・制御回路において、追加回路規模が少なく、所望の負電位を動的に印加できる駆動・制御回路を提供することができる。またこれにより、インバータ回路における短絡電流を削減し、損失の少ない電力変換回路を提供することができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施の形態１である半導体装置を構成する駆動回路と制御回路の構成の一例を示すブロック図である。
【図２】図１に示したＬ側ゲート駆動回路の一部の構成の一例を示す回路図である。
【図３】図１に示したＬ側ゲート駆動回路の他の一部の構成の一例を示す回路図である。
【図４】図２に示したＬ側ゲート駆動回路の一部の構成と図３に示したＬ側ゲート駆動回路の他の一部の構成の接続関係、さらにインバータ回路の下側アームのスイッチ素子への接続関係の一例を示す回路図である。
【図５】（ａ）〜（ｆ）は図４に示したＬ側ゲート駆動回路の出力信号と、インバータ回路の下側アームのスイッチ素子との接続形態の変形例を示す回路図である。
【図６】図１に示した遅延時間生成回路の構成の一例を示す回路図である。
【図７】図１に示した制御回路と駆動回路の動作の一例を示す波形図である。
【図８】図１に示した制御回路と駆動回路の動作の別の一例を示す波形図である。
【図９】本発明の実施の形態２である半導体装置を構成する駆動回路と制御回路において、Ｌ側ゲート駆動回路の一部の構成の別の一例を示す回路図である。
【図１０】（ａ），（ｂ）は図９に示したＬ側ゲート駆動回路の要素断面の一例を示す断面図である。
【発明を実施するための形態】
【００２１】
以下の実施の形態においては、便宜上その必要があるときは、複数の実施の形態またはセクションに分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００２２】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２３】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２４】
［実施の形態の概要］
本発明の実施の形態の半導体装置（一例として、（）内に対応する構成要素、符号等を付記）は、高電圧側の電源にドレインが接続される第１スイッチ素子（Ｈ側スイッチ素子ＨＳＷ）と、低電圧側の電源にソースが接続される第２スイッチ素子（Ｌ側スイッチ素子ＬＳＷ）とを有し、前記第１スイッチ素子のソースと前記第２スイッチ素子のドレインとが電気的に接続されるインバータ回路と、前記インバータ回路の前記第１スイッチ素子および前記第２スイッチ素子のゲート電極を駆動する駆動回路（Ｈ側ゲート駆動回路ＨＧＤとＬ側ゲート駆動回路ＬＧＤ）と、前記駆動回路を制御する制御回路（ゲートドライバ制御回路ＧＤＣＴＬ）と、を有する半導体装置であって、以下（１），（２）の特徴を有するものである。
【００２５】
（１）前記駆動回路は、前記第１スイッチ素子のゲート電極を前記駆動回路のソース電位に駆動する第１回路（Ｈ側ゲート駆動回路ＨＧＤの一部（図２と同様））と、前記第２スイッチ素子のゲート電極を前記駆動回路のソース電位に駆動する第２回路（Ｌ側ゲート駆動回路ＬＧＤの一部（図２））と、前記第１スイッチ素子のゲート電極を負電位に駆動する第３回路（Ｈ側ゲート駆動回路ＨＧＤの他の一部（図３と同様））と、前記第２スイッチ素子のゲート電極を負電位に駆動する第４回路（Ｌ側ゲート駆動回路ＬＧＤの他の一部（図３））とを有する。さらに、前記第３回路および前記第４回路においては、前記第３回路および前記第４回路の出力ノードと前記第１スイッチ素子および前記第２スイッチ素子との間に、それぞれ直列にコンデンサ（コンデンサＣｎ（図３と同様および図３））が接続される。そして、前記制御回路は、前記第１スイッチ素子もしくは前記第２スイッチ素子がオフ状態からオン状態になる直前の前記第１スイッチ素子もしくは前記第２スイッチ素子のそれぞれのゲート電極の電圧を、前記第１回路もしくは前記第２回路のソース電位と同じであるように制御する。
【００２６】
（２）前記駆動回路は、前記第１スイッチ素子のゲート電極を前記駆動回路のソース電位に駆動する第１回路（Ｈ側ゲート駆動回路ＨＧＤの一部（図２と同様））と、前記第２スイッチ素子のゲート電極を前記駆動回路のソース電位に駆動する第２回路（Ｌ側ゲート駆動回路ＬＧＤの一部（図２））と、前記第１スイッチ素子のゲート電極を負電位に駆動する第３回路（Ｈ側ゲート駆動回路ＨＧＤの他の一部（図３と同様））と、前記第２スイッチ素子のゲート電極を負電位に駆動する第４回路（Ｌ側ゲート駆動回路ＬＧＤの他の一部（図３））とを有する。さらに、前記第３回路および前記第４回路においては、前記第３回路および前記第４回路の出力ノードと前記第１スイッチ素子および前記第２スイッチ素子との間に、それぞれ直列にコンデンサ（コンデンサＣｎ（図３と同様および図３））が接続される。また、前記第１回路および前記第２回路のソース電位と、前記第１回路および前記第２回路の出力ノードとの間に、複数のスイッチ素子（スイッチ素子ＳＷ２，ＳＷＨ１，ＳＷＨ２，ＳＷＨ３（図２と同様および図２））が接続される。
【００２７】
以上説明した実施の形態の概要に基づいた各実施の形態を、以下において具体的に説明する。以下に説明する実施の形態は本発明を用いた一例であり、本発明は以下の実施の形態により限定されるものではない。
【００２８】
［実施の形態１］
本発明の実施の形態１である半導体装置を、図１〜図８を用いて説明する。本発明の実施の形態１である半導体装置は、図１に示すような制御回路と駆動回路、さらにこの駆動回路の出力に接続されるインバータ回路（図４や図５に下側アームのスイッチ素子を図示、上側アームのスイッチ素子も同様の構成）も含む構成となっている。また、この半導体装置の制御回路の入力には、外部にマイコンが接続されて構成される。
【００２９】
＜半導体装置を構成する駆動回路と制御回路＞
図１により、本発明の実施の形態１である半導体装置を構成する駆動回路と制御回路について説明する。図１は、この半導体装置を構成する駆動回路と制御回路の構成の一例を示すブロック図である。図１中の記号は、ゲートドライバ制御回路ＧＤＣＴＬ、Ｈ側入力信号ＨＩＮ、Ｌ側入力信号ＬＩＮ、Ｈ側抵抗ＨＲ、Ｌ側抵抗ＬＲ、Ｈ側インバータＨＩＶ、Ｌ側インバータＬＩＶ、Ｈ側レベル変換回路ＨＬＳ、Ｌ側レベル変換回路ＬＬＳ、パルス発生回路ＰＧ、遅延時間生成回路ＤＧ、Ｈ側電源電圧低下保護回路ＨＵＶＤＦ、Ｌ側電源電圧低下保護回路ＬＵＶＤＦ、インターロック回路ＩＬ、ラッチ回路ＲＳＬ、遅延時間生成回路ＤＧＡ，ＤＧＢ、Ｈ側ゲート駆動回路ＨＧＤ、Ｌ側ゲート駆動回路ＬＧＤ、抵抗Ｒ１，Ｒ２、ＮＭＯＳトランジスタＮＭ１，ＮＭ２、電源電圧ＶＤＤ，ＶＣＣ、高電圧側電源レベルＶＢ、高電圧側ソースレベルＶＳ、低電圧側電源レベルＶＣＣ、低電圧側ソースレベルＣＯＭ、Ｈ側出力信号ＨＯ１，ＨＯ２、Ｌ側出力信号ＬＯ１，ＬＯ２、ゲート駆動回路入力信号ＩＮ１，ＩＮ２、トライステートイネーブル信号ＥＮＴである。
【００３０】
本実施の形態１である半導体装置を構成する駆動回路は、高電圧側の電源（ＶＢ）と低電圧側の電源（ＣＯＭ）との間に接続されたインバータ回路を構成する上側アームのスイッチ素子と下側アームのスイッチ素子とを駆動する駆動回路である。このインバータ回路は、高電圧側の電源にドレインが接続される上側アームのスイッチ素子（ＨＳＷ）と、低電圧側の電源にソースが接続される下側アームのスイッチ素子（ＬＳＷ）とを有し、上側アームのスイッチ素子のソースと下側アームのスイッチ素子のドレインとが電気的に接続されて構成される。
【００３１】
この駆動回路は、図１において、上側アームに対応する駆動回路がＨ側ゲート駆動回路ＨＧＤから構成され、下側アームに対応する駆動回路がＬ側ゲート駆動回路ＬＧＤから構成される。さらに、このＨ側ゲート駆動回路ＨＧＤおよびＬ側ゲート駆動回路ＬＧＤは、ゲートドライバ制御回路ＧＤＣＴＬにより制御される。
【００３２】
このゲートドライバ制御回路ＧＤＣＴＬは、図１において、上側アームに対応するＨ側ゲート駆動回路ＨＧＤを制御する制御回路が、Ｈ側抵抗ＨＲ、Ｈ側インバータＨＩＶ、Ｈ側レベル変換回路ＨＬＳ、パルス発生回路と遅延時間生成回路ＰＧ＆ＤＧ、抵抗Ｒ１，Ｒ２、ＮＭＯＳトランジスタＮＭ１，ＮＭ２、Ｈ側電源電圧低下保護回路ＨＵＶＤＦ、インターロック回路と遅延時間生成回路ＩＬ＆ＤＧ、ラッチ回路ＲＳＬなどから構成される。下側アームに対応するＬ側ゲート駆動回路ＬＧＤを制御する制御回路が、Ｌ側抵抗ＬＲ、Ｌ側インバータＬＩＶ、Ｌ側レベル変換回路ＬＬＳ、Ｌ側電源電圧低下保護回路ＬＵＶＤＦ、遅延時間生成回路ＤＧＡ，ＤＧＢなどから構成される。
【００３３】
このゲートドライバ制御回路ＧＤＣＴＬは、上側アームのスイッチ素子もしくは下側アームのスイッチ素子がオフ状態からオン状態になる直前の、上側アームのスイッチ素子もしくは下側アームのスイッチ素子のそれぞれのゲート電極の電圧を、Ｈ側ゲート駆動回路ＨＧＤの一部もしくはＬ側ゲート駆動回路ＬＧＤの一部のソース電位と同じであるように制御する。さらに、上側アームのスイッチ素子がオフ状態からオン状態になる前に、上側アームのスイッチ素子に接続されるＨ側ゲート駆動回路ＨＧＤの他の一部を活性化する、もしくは、下側アームのスイッチ素子がオフ状態からオン状態になる前に、下側アームのスイッチ素子に接続されるＬ側ゲート駆動回路ＬＧＤの他の一部を活性化するように制御する。
【００３４】
上側アームに対応するＨ側ゲート駆動回路ＨＧＤおよびこれを制御する制御回路において、Ｈ側入力信号ＨＩＮはＨ側インバータＨＩＶに入力され、この出力がＨ側レベル変換回路ＨＬＳに入力される。Ｈ側レベル変換回路ＨＬＳの出力はパルス発生回路と遅延時間生成回路ＰＧ＆ＤＧに入力される。また、パルス発生回路と遅延時間生成回路ＰＧ＆ＤＧには、Ｌ側レベル変換回路ＬＬＳの出力とＬ側電源電圧低下保護回路ＬＵＶＤＦの出力も入力される。パルス発生回路と遅延時間生成回路ＰＧ＆ＤＧの出力により、抵抗Ｒ１，Ｒ２とＮＭＯＳトランジスタＮＭ１，ＮＭ２からなるレベル変換回路のＮＭＯＳトランジスタＮＭ１，ＮＭ２が制御される。レベル変換回路の出力はインターロック回路と遅延時間生成回路ＩＬ＆ＤＧに入力され、この出力がラッチ回路ＲＳＬに入力される。また、ラッチ回路ＲＳＬには、Ｈ側電源電圧低下保護回路ＨＵＶＤＦの出力も入力される。ラッチ回路ＲＳＬの出力はＨ側ゲート駆動回路ＨＧＤに入力され、この出力は上側アームのスイッチ素子（後述する図４と同様のスイッチ素子ＨＳＷ）のゲートに入力される。このＨ側ゲート駆動回路ＨＧＤのＨ側出力信号ＨＯ１，ＨＯ２により、上側アームのスイッチ素子のオンオフが制御される。
【００３５】
また、下側アームに対応するＬ側ゲート駆動回路ＬＧＤおよびこれを制御する制御回路において、Ｌ側入力信号ＬＩＮはＬ側インバータＬＩＶに入力され、この出力がＬ側レベル変換回路ＬＬＳに入力される。Ｌ側レベル変換回路ＬＬＳの出力は遅延時間生成回路ＤＧＡに入力され、この出力がＬ側ゲート駆動回路ＬＧＤに入力される。また、Ｌ側レベル変換回路ＬＬＳの出力はＨ側レベル変換回路ＨＬＳの出力と共に遅延時間生成回路ＤＧＢに入力され、この出力はＬ側ゲート駆動回路ＬＧＤに入力される。また、Ｌ側ゲート駆動回路ＬＧＤには、Ｌ側電源電圧低下保護回路ＬＵＶＤＦの出力も入力される。Ｌ側ゲート駆動回路ＬＧＤの出力は下側アームのスイッチ素子（後述する図４のスイッチ素子ＬＳＷ）のゲートに入力される。このＬ側ゲート駆動回路ＬＧＤのＬ側出力信号ＬＯ１，ＬＯ２により、下側アームのスイッチ素子のオンオフが制御される。
【００３６】
図１に示すＨ側ゲート駆動回路ＨＧＤおよびＬ側ゲート駆動回路ＬＧＤとゲートドライバ制御回路ＧＤＣＴＬの動作概略を記すと次の通りである。Ｈ側入力信号ＨＩＮ、もしくはＬ側入力信号ＬＩＮがアサートされると、ゲートドライバ制御回路ＧＤＣＴＬ内のＨ側レベル変換回路ＨＬＳおよびＬ側レベル変換回路ＬＬＳによって、ゲートドライバ制御回路ＧＤＣＴＬの外部から給電される電源電圧ＶＤＤとＨ側入力信号ＨＩＮもしくはＬ側入力信号ＬＩＮのハイレベル電位ＶＤＤがＬ側ゲート駆動回路ＬＧＤのハイレベル出力である電源レベルＶＣＣに変換される。その後、遅延時間生成回路ＤＧＡおよび遅延時間生成回路ＤＧＢを介してＬ側ゲート駆動回路ＬＧＤにその制御信号である入力信号ＩＮ１，ＩＮ２とトライステートイネーブル信号ＥＮＴを入力し、下側アームのゲート信号であるＬ側出力信号ＬＯ１，ＬＯ２をスイッチ素子のゲートに入力する。
【００３７】
また、上側アームに関しても同様に、パルス発生回路と遅延時間生成回路ＰＧ＆ＤＧを用いて、所望のタイミング信号を生成する。パルス発生回路ＰＧはＨ側出力信号ＨＯ１，ＨＯ２の立ち上がりと立ち下がりを規定するタイミング信号を出力する。このタイミング信号は、ＮＭＯＳトランジスタＮＭ１，ＮＭ２と抵抗Ｒ１，Ｒ２から構成されるレベル変換回路を経由して、インターロック回路と遅延時間生成回路ＩＬ＆ＤＧ、さらにラッチ回路ＲＳＬに入力される。なお、インターロック回路ＩＬは、規定の制御信号以外の不定な信号が入力された場合は、後段のラッチ回路ＲＳＬに信号を転送せず、Ｈ側出力信号ＨＯ１，ＨＯ２をアサートしないように制御するものである。ゲートドライバ制御回路ＧＤＣＴＬは、上述のようにＨ側ゲート駆動回路ＨＧＤを制御して、Ｈ側出力信号ＨＯ１，ＨＯ２を上側アームのスイッチ素子のゲートに入力する。
【００３８】
なお、Ｌ側電源電圧低下保護回路ＬＵＶＤＦは、電源電圧ＶＣＣが低下した際に、Ｌ側ゲート駆動回路ＬＧＤを非活性化する機能を有し、下側アームのスイッチ素子が破壊されることを防ぐためにある。同様に、Ｈ側電源電圧低下保護回路ＨＵＶＤＦは、電源電圧ＶＢが低下した際に、ラッチ回路ＲＳＬを非活性化する機能を有し、上側アームのスイッチ素子が破壊されることを防ぐためにある。
【００３９】
以上のように構成され、動作するそれぞれの回路ブロックの具体的な回路構成は、一般的な論理回路を用いて実現できるので、ここでは説明を省略する。このように、本実施の形態１の半導体装置を構成する駆動回路（Ｌ側ゲート駆動回路ＬＧＤおよびＨ側ゲート駆動回路ＨＧＤ）と制御回路（ゲートドライバ制御回路ＧＤＣＴＬ）は汎用的な駆動・制御ＩＣ回路の構成に、必要な遅延時間生成回路ＤＧ等、最小限の追加回路で実現できるため、本実施の形態１の半導体装置を構成する駆動回路と制御回路を実現のための追加コストを低く抑えることが可能である。
【００４０】
＜ゲート駆動回路＞
図２〜図４により、図１に示したＬ側ゲート駆動回路ＬＧＤについて説明する。ここでは、Ｌ側ゲート駆動回路ＬＧＤを例に説明するが、Ｈ側ゲート駆動回路ＨＧＤもＬ側ゲート駆動回路ＬＧＤと同様の回路構成となっている。
【００４１】
図２は、図１に示したＬ側ゲート駆動回路ＬＧＤの一部の構成の一例を示す回路図である。図２中の記号は、ゲート駆動回路入力信号ＩＮ１、トライステートイネーブル信号ＥＮＴ、Ｌ側出力信号ＬＯ１、ゲート駆動回路のスイッチ素子ＳＷ１，ＳＷ２、ゲート駆動回路の高しきい値スイッチ素子ＳＷＨ１，ＳＷＨ２，ＳＷＨ３、ダイオードＤｉ１，Ｄｉ２，Ｄｉ３，Ｄｉ４，Ｄｉ５である。また、ＶＣＣは低電圧側電源レベル、ＣＯＭは低電圧側ソースレベルである。
【００４２】
このＬ側ゲート駆動回路ＬＧＤの一部は、スイッチ素子ＳＷ１，ＳＷ２（ダイオードＤｉ１，Ｄｉ２を内蔵）、３つの高しきい値スイッチ素子ＳＷＨ１，ＳＷＨ２，ＳＷＨ３（ダイオードＤｉ３，Ｄｉ４，Ｄｉ５を内蔵）から構成される。このＬ側ゲート駆動回路ＬＧＤの一部は、下側アームのスイッチ素子のゲート電極をＬ側ゲート駆動回路ＬＧＤのソースレベルＣＯＭに駆動する回路として機能する。各スイッチ素子において、スイッチ素子ＳＷ１は出力ノードを電源レベルＶＣＣに駆動するプルアップ回路として機能し、スイッチ素子ＳＷ２，ＳＷＨ１，ＳＷＨ２，ＳＷＨ３は出力ノードをソースレベルＣＯＭに駆動するプルダウン回路として機能する。さらに、各スイッチ素子はＭＯＳＦＥＴからなり、スイッチ素子ＳＷ１はＰＭＯＳトランジスタであり、スイッチ素子ＳＷ２，ＳＷＨ１，ＳＷＨ２，ＳＷＨ３はＮＭＯＳトランジスタである。
【００４３】
また、スイッチ素子ＳＷ１，ＳＷ２のしきい値は、スイッチ素子ＳＷＨ１，ＳＷＨ２，ＳＷＨ３のしきい値よりも低く設定される。さらに、スイッチ素子ＳＷ１，ＳＷ２のゲート電位は入力信号ＩＮ１で制御され、スイッチ素子ＳＷＨ１，ＳＷＨ２，ＳＷＨ３のゲート電位はトライステートイネーブル信号ＥＮＴで制御され、それぞれ独立に制御される。
【００４４】
また、スイッチ素子ＳＷ２，ＳＷＨ１，ＳＷＨ２，ＳＷＨ３の内蔵ダイオードの内蔵電位であるオン電圧の総和は、後述する図３に示すＬ側ゲート駆動回路ＬＧＤの他の一部の構成が、下側アームのスイッチ素子のゲート電極に与える負電位の絶対値よりも大きく設定される。
【００４５】
このＬ側ゲート駆動回路ＬＧＤの一部の構成において、ゲート駆動回路入力信号ＩＮ１はスイッチ素子ＳＷ１，ＳＷ２の共通に接続されたゲートに入力され、スイッチ素子ＳＷ１，ＳＷ２のオンオフが制御される。このスイッチ素子ＳＷ１，ＳＷ２の共通に接続されたドレインからＬ側出力信号ＬＯ１が出力される。スイッチ素子ＳＷ１のソースは低電圧側電源レベルＶＣＣに接続される。一方、スイッチ素子ＳＷ２のソースはスイッチ素子ＳＷＨ１のドレインに接続され、以降、スイッチ素子ＳＷＨ２、スイッチ素子ＳＷＨ３に順に接続され、スイッチ素子ＳＷＨ３のソースは低電圧側ソースレベルＣＯＭに接続される。スイッチ素子ＳＷＨ１，ＳＷＨ２，ＳＷＨ３のゲートにはトライステートイネーブル信号ＥＮＴが入力され、スイッチ素子ＳＷＨ１，ＳＷＨ２，ＳＷＨ３のオンオフが制御される。
【００４６】
図２に示すＬ側ゲート駆動回路ＬＧＤの一部の構成の機能は次の通りである。ゲート駆動回路入力信号ＩＮ１がロウにアサートされると、スイッチ素子ＳＷ１がオンして、電源レベルＶＣＣが出力信号ＬＯ１として出力される。一方、ゲート駆動回路入力信号ＩＮ１がハイにアサートされると、スイッチ素子ＳＷ２がオンする。このとき、トライステートイネーブル信号ＥＮＴがハイの場合、高しきい値スイッチ素子ＳＷＨ１，ＳＷＨ２，ＳＷＨ３がオンした状態になるので、低電圧側ソースレベルＣＯＭ（例えば０Ｖ）が出力信号ＬＯ１として出力される。なお、トライステートイネーブル信号ＥＮＴがロウの場合は、しきい値の高いスイッチ素子ＳＷＨ１〜ＳＷＨ３の３つがオフ状態になるため、出力信号ＬＯ１のレベルはソースレベルＣＯＭよりも低い電位、すなわち、内蔵ダイオードＤｉ３，Ｄｉ４，Ｄｉ５のそれぞれの内蔵電位Ｖｆの和（例えば６Ｖ）の電圧分だけ低いレベルでクランプされる。後述するが、本発明の駆動方法を用いた場合、出力信号ＬＯ１の電位は動的に負電位、例えば−５Ｖになる。この場合においても、前述のダイオードＤｉ３，Ｄｉ４，Ｄｉ５が接続されているため、ソースレベルＣＯＭと動的負電位（−５Ｖ）が電気的に接続されることはない。このため、本発明の駆動方法において、動的に負電位をスイッチ素子に与えたとき、その負電位を打ち消すようなリーク電流パスがなく、その負電位を所望の時間維持することができる。すなわち、所謂誤点弧を防止できる。
【００４７】
図３は、図１に示したＬ側ゲート駆動回路ＬＧＤの他の一部の構成の一例を示す回路図である。図３に示す回路構成は、図２に示した回路構成と組み合わせて利用する。図３中の記号は、ゲート駆動回路入力信号ＩＮ２、スイッチ素子ＳＷ３，ＳＷ４、ダイオードＤｉ６，Ｄｉ７、コンデンサＣｎ、ゲート駆動回路出力ノードＯＵＴ、Ｌ側出力信号ＬＯ２である。なお、その他の記号で前述の図面に記載されたものと同じものは説明を省略する。
【００４８】
このＬ側ゲート駆動回路ＬＧＤの他の一部は、スイッチ素子ＳＷ３，ＳＷ４（ダイオードＤｉ６，Ｄｉ７を内蔵）、コンデンサＣｎから構成される。このＬ側ゲート駆動回路ＬＧＤの他の一部は、下側アームのスイッチ素子のゲート電極を負電位に駆動する回路として機能する。各スイッチ素子において、スイッチ素子ＳＷ３は出力ノードを電源レベルＶＣＣに駆動するプルアップ回路として機能し、スイッチ素子ＳＷ４は出力ノードをソースレベルＣＯＭに駆動するプルダウン回路として機能する。また、各スイッチ素子はＭＯＳＦＥＴからなり、スイッチ素子ＳＷ３はＰＭＯＳトランジスタであり、スイッチ素子ＳＷ４はＮＭＯＳトランジスタである。
【００４９】
このＬ側ゲート駆動回路ＬＧＤの他の一部の構成において、ゲート駆動回路入力信号ＩＮ２はスイッチ素子ＳＷ３，ＳＷ４の共通に接続されたゲートに入力され、スイッチ素子ＳＷ３，ＳＷ４のオンオフが制御される。このスイッチ素子ＳＷ３，ＳＷ４の共通に接続されたドレインからコンデンサＣｎを介してＬ側出力信号ＬＯ２が出力される。スイッチ素子ＳＷ３のソースは低電圧側電源レベルＶＣＣに接続される。一方、スイッチ素子ＳＷ４のソースは低電圧側ソースレベルＣＯＭに接続される。
【００５０】
図３に示すＬ側ゲート駆動回路ＬＧＤの他の一部の構成の機能は次の通りである。入力信号ＩＮ２のレベルによって、電源レベルＶＣＣもしくはソースレベルＣＯＭがゲート駆動回路出力ノードＯＵＴに出力される。このとき、図２に示したＬ側ゲート駆動回路ＬＧＤの一部の構成によって出力信号ＬＯ２のレベルがソースレベルＣＯＭに駆動されているときに、ゲート駆動回路入力信号ＩＮ２をロウからハイにアサートすると、コンデンサＣｎの容量カップリングよって出力信号ＬＯ２のソースレベルＣＯＭが負電位側（例えば−５Ｖ）に駆動できる。このように、図３に示すＬ側ゲート駆動回路ＬＧＤを所望のタイミングで制御すれば、インバータ回路におけるオフ状態のスイッチ素子のゲートに、動的に負電位レベルを入力できる。またこのときに、図２に示したＬ側ゲート駆動回路ＬＧＤの一部において、トライステートイネーブル信号ＥＮＴをロウにアサートする。このように制御することで、図３で示すＬ側ゲート駆動回路ＬＧＤの他の一部の構成で生成した、動的な負電位を所望の時間維持できる。すなわち、誤点弧を防止できる。なお、インバータ回路のスイッチ素子の過渡的なスイッチング動作が完了した後は、図２に示したトライステートイネーブル信号ＥＮＴをハイにアサートするとよい。こうすることで、インバータ回路におけるオフ状態のスイッチ素子のゲート電位がソースレベルＣＯＭに接続される。つまり、本実施の形態１を用いれば、インバータ回路のスイッチ素子のオフ状態を保証できる。
【００５１】
図４は、図２に示したＬ側ゲート駆動回路ＬＧＤの一部の構成と図３に示したＬ側ゲート駆動回路ＬＧＤの他の一部の構成の接続関係、さらにインバータ回路の下側アームのスイッチ素子への接続関係の一例を示す回路図である。図４中のＬＳＷは下側アームのスイッチ素子（ＭＯＳＦＥＴのＮＭＯＳトランジスタＮＭ）、Ｇｓｗはスイッチ素子ＬＳＷであるＮＭＯＳトランジスタＮＭのゲート電極、Ｄはドレイン、Ｓはソースをそれぞれ示し、Ｄｉはダイオードを示している。図４の例では、出力信号ＬＯ１のノードが抵抗Ｒを介してＮＭＯＳトランジスタＮＭのゲート電極Ｇｓｗと出力信号ＬＯ２のノードと接続されている。このような接続構成をとることで、所望のタイミングでスイッチ素子ＬＳＷであるＮＭＯＳトランジスタＮＭのゲート電極Ｇｓｗに負電位を与えることができ、誤点弧動作を防止できる。
【００５２】
なお、図２〜図４によりＬ側ゲート駆動回路ＬＧＤを例にした説明は、Ｈ側ゲート駆動回路ＨＧＤにおいても同様である。すなわち、Ｈ側ゲート駆動回路ＨＧＤの一部の構成は図２と同様であり、他の一部の構成は図３と同様であり、そして、これらの一部の構成と他の一部の構成の接続関係、さらにインバータ回路の上側アームのスイッチ素子（ここではＨＳＷと記す）への接続関係も図４と同様である。例えば、図４に対応するＨ側ゲート駆動回路ＨＧＤにおいては、このＨ側ゲート駆動回路ＨＧＤの出力信号ＨＯ１のノードが抵抗Ｒを介して上側アームのスイッチ素子（ＨＳＷ）であるＮＭＯＳトランジスタＮＭのゲート電極Ｇｓｗと出力信号ＨＯ２のノードと接続されている。このような接続構成をとることで、Ｈ側ゲート駆動回路ＨＧＤにおいても同様の効果を得ることができる。
【００５３】
＜ゲート駆動回路とインバータ回路との接続形態＞
図５により、図４に示したＬ側ゲート駆動回路ＬＧＤの出力信号ＬＯ１と、インバータ回路の下側アームのスイッチ素子ＬＳＷとの接続形態の変形例について説明する。図５は、この接続形態の変形例を示す回路図である。図５では、スイッチ素子ＬＳＷであるＮＭＯＳトランジスタＮＭまたは接合ＦＥＴ（ＪＦＥＴ）と、Ｌ側ゲート駆動回路ＬＧＤの出力信号ＬＯ１との間に接続する受動素子もしくは能動素子の組み合わせの例を示している。ここでは、Ｌ側ゲート駆動回路ＬＧＤを例に説明するが、Ｈ側ゲート駆動回路ＨＧＤの出力信号ＨＯ１と、インバータ回路の上側アームのスイッチ素子（ＨＳＷ）との接続形態もＬ側ゲート駆動回路ＬＧＤと同様である。
【００５４】
図５（ａ）の例では、図４に示した接続形態と同じで、Ｌ側ゲート駆動回路ＬＧＤの出力信号ＬＯ１と、インバータ回路の下側アームのスイッチ素子ＬＳＷであるＮＭＯＳトランジスタＮＭのゲート電極Ｇｓｗとの間に抵抗Ｒを接続している。この抵抗Ｒによって、スイッチング時のリンギングを抑制することができる。スイッチング時のリンギングは、放射ノイズとなり、システム障害の要因となる場合がある。このため、前述の構成を、本発明のゲート駆動回路と組み合わせて利用することで、放射ノイズが少なく、かつ誤点弧が防止できるがゆえに、損失が少ない電力変換回路を提供できる。
【００５５】
次に、図５（ｂ）では、抵抗Ｒと並列にスピードアップコンデンサＣｓｐを接続している例を示している。スピードアップコンデンサＣｓｐを追加することで、スイッチ素子ＬＳＷのターンオン、ターンオフ時間を短くできる。すなわち、高速スイッチング動作が可能となり、インバータ回路の高周波化ができる。高周波化ができると、インダクタやコンデンサを小型化できるので、電力変換回路の低コスト化が可能となる。なお、図２および図３に示したゲート駆動回路と組み合わせて利用することで、低損失かつ低コストな電力変換回路が実現できることは言うまでもない。
【００５６】
また、図５（ｃ）は、抵抗Ｒと並列にダイオードＤｉを接続した例を示している。この構成にすることで、スイッチ素子ＬＳＷのターンオフ時間を短くできる。したがって、図５（ｃ）と本発明のゲート駆動回路を組み合わせて利用することで、前述の図５（ｂ）の構成とを組み合わせて利用した場合とほぼ同様な効果が得られる。
【００５７】
また、図５（ｄ）、図５（ｅ）、図５（ｆ）は、それぞれ、図５（ａ）、図５（ｂ）、図５（ｃ）に示したＮＭＯＳトランジスタＮＭのＭＯＳＦＥＴに代えて、接合ＦＥＴ（ＪＦＥＴ）をスイッチ素子ＬＳＷに利用する例を示している。接合ＦＥＴは、絶縁膜を用いない素子であるため、ＭＯＳＦＥＴと比較すると製造コストが低い。このため、図５（ｄ）〜図５（ｆ）のような受動素子による構成と接合ＦＥＴを組み合わせて使うことで、電力変換回路の低コスト化が可能となる。
【００５８】
＜遅延時間生成回路＞
図６により、図１に示した遅延時間生成回路ＤＧについて説明する。図６は、この遅延時間生成回路ＤＧの構成の一例を示す回路図である。
【００５９】
図６に示す遅延時間生成回路ＤＧは、４つの反転素子による遅延回路ＩＶＤ、論理積回路ＮＡＮＤから構成される。この構成において、入力ノードＩＰがロウにアサートされると、反転素子による遅延回路ＩＶＤの分の遅延時間後に、２入力の論理積回路ＮＡＮＤにともにロウレベルが入力され、出力ノードＯＰにハイ信号が出力される。このような遅延時間生成回路ＤＧを用いて、図１に示したゲートドライバ制御回路ＧＤＣＴＬを構成すれば、図２〜図４に示したＬ側ゲート駆動回路ＬＧＤ（Ｈ側ゲート駆動回路ＨＧＤも同様）を所望のタイミングで制御できる。すなわち、誤点弧を防止でき、インバータ回路の短絡電流を低減し、損失を低減できる。
【００６０】
＜制御回路と駆動回路の動作＞
図７により、図１に示した制御回路（ゲートドライバ制御回路ＧＤＣＴＬ）と駆動回路（Ｌ側ゲート駆動回路ＬＧＤおよびＨ側ゲート駆動回路ＨＧＤ）の動作について説明する。図７は、この制御回路と駆動回路の動作の一例を示す波形図である。図７の例では、インバータ回路のスイッチ素子ＬＳＷ，ＨＳＷはＮＭＯＳトランジスタＮＭ、そのゲート電極Ｇｓｗには抵抗Ｒが直列に接続されている場合を想定した波形を示している。
【００６１】
まず、Ｌ側入力信号ＬＩＮがロウにアサートされ、下側アームのスイッチ素子ＬＳＷをオフ状態にする場合を説明する。Ｌ側入力信号ＬＩＮがロウにアサートされると、Ｌ側ゲート駆動回路ＬＧＤはＬ側出力信号ＬＯ１をロウにアサートする。このため、下側アームのスイッチ素子ＬＳＷのゲート電極ＧｓｗＬはロウレベルに駆動される。次に、Ｈ側入力信号ＨＩＮがハイにアサートされると、Ｈ側ゲート駆動回路ＨＧＤはＨ側出力信号ＨＯ１をハイにアサートする。その結果、上側アームのスイッチ素子ＨＳＷのゲート電極ＧｓｗＨもハイにアサートされる。
【００６２】
このとき、ゲートドライバ制御回路ＧＤＣＴＬを構成する遅延時間生成回路ＤＧによって、Ｌ側ゲート駆動回路ＬＧＤの入力信号ＩＮ２を、上側アームのスイッチ素子ＨＳＷのゲート電極ＧｓｗＨがハイに駆動される前に、ハイにアサートする。この結果、Ｌ側ゲート駆動回路ＬＧＤはＬ側出力信号ＬＯ２のレベルを負電位に駆動する。したがって、下側アームのスイッチ素子ＬＳＷのゲート電位が負電位に駆動されるため、その後、上側アームのスイッチ素子ＨＳＷがターンオンした場合においても、下側アームのスイッチ素子ＬＳＷのゲート電極ＧｓｗＬの電位がそのしきい値を超えることがない。言い換えれば、誤点弧を防ぐことができ、損失の少ないインバータ回路を実現できる。
【００６３】
図８は、図７と同様に、図１に示した制御回路と駆動回路の動作の別の一例を示す波形図である。図７との違いは、インバータ回路のスイッチ素子ＬＳＷ，ＨＳＷはＮＭＯＳトランジスタＮＭ、そのゲート電極Ｇｓｗには抵抗ＲとスピードアップコンデンサＣｓｐが並列に接続されている場合を想定した点である。スピードアップコンデンサＣｓｐを接続すると、図８に示したように、下側アームのスイッチ素子ＬＳＷを図２で示したＬ側ゲート駆動回路ＬＧＤを用いてオフしたときにおいても、その電位が過渡的に負電位に駆動される。その後、図３で示した負電位を生成するＬ側ゲート駆動回路ＬＧＤを活性化すると、下側アームのスイッチ素子ＬＳＷのゲート電極ＧｓｗＬの電位はさらに深い負電位まで駆動される。このため、しきい値が低いスイッチ素子を用いた場合でも、誤点弧を容易に防止できる。
【００６４】
＜実施の形態１の効果＞
以上説明した本実施の形態１によれば、インバータ回路とそれを構成するスイッチ素子（Ｌ側スイッチ素子ＬＳＷ、Ｈ側スイッチ素子ＨＳＷ）を駆動する駆動回路（Ｌ側ゲート駆動回路ＬＧＤ、Ｈ側ゲート駆動回路ＨＧＤ）およびこの駆動回路を制御する制御回路（ゲートドライバ制御回路ＧＤＣＴＬ）において、駆動回路は、スイッチ素子のゲート電極をソース電位に駆動する回路と、スイッチ素子のゲート電極を負電位に駆動する回路とを有し、負電位に駆動する回路の出力ノードとスイッチ素子との間に直列にコンデンサＣｎが接続され、制御回路により、スイッチ素子がオフ状態からオン状態になる直前のスイッチ素子のゲート電極の電圧をソース電位と同じであるように制御することで、追加回路規模が少なく、所望の負電位を動的に印加できる駆動回路および制御回路を提供することができる。またこれにより、インバータ回路における短絡電流を削減し、損失の少ない電力変換回路を提供することができる。さらには、安価で高性能かつ信頼性の高いパワーデバイスの実現が可能となる。
【００６５】
［実施の形態２］
本発明の実施の形態２である半導体装置を、図９〜図１０を用いて説明する。前記実施の形態１で示したゲート駆動回路においては、内蔵ダイオードを有するスイッチ素子を用いた例を示したが、本発明はこれに限定されない。本実施の形態２では、内蔵ダイオードを有さないスイッチ素子を用いた例を説明する。ここでは、Ｌ側ゲート駆動回路ＬＧＤを例に説明するが、Ｈ側ゲート駆動回路ＨＧＤについても同様である。
【００６６】
＜ゲート駆動回路＞
例えば、前記実施の形態１の図２に対応するＬ側ゲート駆動回路ＬＧＤの一部の構成においては、図９に示すような、内蔵ダイオードを含まないスイッチ素子を用いて本発明のゲート駆動回路を構成することも可能である。
【００６７】
図９は、図１に示したＬ側ゲート駆動回路ＬＧＤの一部の構成の別の一例を示す回路図である。図９に示すＬ側ゲート駆動回路ＬＧＤの一部の構成において、図２に示したＬ側ゲート駆動回路ＬＧＤの一部の構成との違いは、スイッチ素子ＳＷ５，ＳＷ６および高しきい値スイッチ素子ＳＷＨ４が内蔵ダイオードを有さない点と、高しきい値スイッチ素子ＳＷＨ４を１つにした点である。例えば、内蔵ダイオードを有さないスイッチ素子には、表面デバイス（ゲート電極、ドレイン電極、ソース電極が基板表面にある素子）を用いるとよい。なお、スイッチ素子ＳＷ５の基板電位は電源レベルのＶＤＤ、スイッチ素子ＳＷ６，ＳＷＨ４の基板電位はソースレベルＣＯＭが印加されている。
【００６８】
図９に示す実施の形態２では、前記実施の形態１と同様に、出力信号ＬＯ１の電位が負電位になった場合には、トライステートイネーブル信号ＥＮＴをロウにアサートする。このとき、スイッチ素子ＳＷＨ４のしきい値が高いため、出力信号ＬＯ１が負電位になった場合でも、スイッチ素子ＳＷＨ４はオフの状態にできる。内蔵ダイオードがないので、スイッチ素子ＳＷＨ４のチャネルがオフしていれば、負電位の出力信号ＬＯ１とソースレベルＣＯＭが電気的に接続されない。つまり、本実施の形態２のＬ側ゲート駆動回路ＬＧＤによって生成した動的な負電位レベルを打ち消すようなリークパスがないため、誤点弧を防止するために必要な負電位をインバータ回路のスイッチ素子のゲート電極に供給できる。すなわち、損失の少ない電力変換回路が実現できる。また、スイッチ素子ＳＷＨ４は内蔵ダイオードを素子内部に有さないため、高しきい値のスイッチ素子数を少なくできる。言い換えれば、集積度の高いＬ側ゲート駆動回路ＬＧＤ（Ｈ側ゲート駆動回路ＨＧＤも同様）が実現でき、低コスト化が可能となる。
【００６９】
＜ゲート駆動回路の要素断面＞
図１０は、図９に示したＬ側ゲート駆動回路ＬＧＤの要素断面の一例を示す断面図（見易くするために断面表記を省略）である。図１０中の記号は、Ｐ基板Ｐｓｕｂ、素子分離のための埋め込み酸化膜ＳＴＩ、Ｐ型半導体からなるＰウェルＰＷ、Ｎ型半導体からなるＮウェルＮＷ、高濃度Ｎ型半導体からなるディープＮウェルＤｅｅｐ  ＮＷ、高濃度Ｐ型領域Ｐ＋、高濃度Ｎ型領域Ｎ＋、ゲート絶縁膜Ｔｏｘ、寄生バイポーラ動作を防止するガードリングＧＲ、ゲート電極Ｇｎ，Ｇｐ、ドレイン電極Ｄｎ，Ｄｐ、ソース電極Ｓｎ，Ｓｐである。
【００７０】
図１０において、スイッチ素子ＳＷ５のＰＭＯＳトランジスタは、Ｐ基板Ｐｓｕｂ上のＮウェルＮＷに形成された、ゲート電極Ｇｐ、ドレイン電極Ｄｐ、ソース電極Ｓｐを有する。このＰＭＯＳトランジスタと埋め込み酸化膜ＳＴＩを挟んで形成されたスイッチ素子ＳＷ６，ＳＷＨ４のＮＭＯＳトランジスタは、Ｐ基板Ｐｓｕｂ上のＰウェルＰＷに形成された、ゲート電極Ｇｎ、ドレイン電極Ｄｎ、ソース電極Ｓｎを有する。
【００７１】
図１０のような表面デバイスを用いると、シリコンなどの一つの半導体基板であるＰ基板Ｐｓｕｂ上にＬ側ゲート駆動回路ＬＧＤ（Ｈ側ゲート駆動回路ＨＧＤも同様）を集積できる。このように集積化できると、Ｌ側ゲート駆動回路ＬＧＤ（Ｈ側ゲート駆動回路ＨＧＤも同様）の面積が小さくなり、電力変換回路の小型化に寄与できる。すなわち、小型化することで部材費等が低く抑えられ、電力変換回路を安価に提供できる。
【００７２】
なお、図１０（ａ）と図１０（ｂ）の違いは、ディープＮウェルＤｅｅｐ  ＮＷがあるかないかである。図１０（ｂ）のようにＰウェルＰＷとＰ基板Ｐｓｕｂとの間に高濃度Ｎ型半導体からなるディープＮウェルＤｅｅｐ  ＮＷがあると、ＰウェルＰＷの基板電位をＰ基板Ｐｓｕｂとは独立に制御できる。つまり、スイッチ素子ＳＷ６やＳＷＨ４の基板電位を制御して、所望のしきい値になるように容易に制御できる利点がある。
【００７３】
＜実施の形態２の効果＞
以上説明した本実施の形態２によれば、インバータ回路とそれを構成するスイッチ素子（Ｌ側スイッチ素子ＬＳＷ、Ｈ側スイッチ素子ＨＳＷ）を駆動する駆動回路（Ｌ側ゲート駆動回路ＬＧＤ、Ｈ側ゲート駆動回路ＨＧＤ）およびこの駆動回路を制御する制御回路（ゲートドライバ制御回路ＧＤＣＴＬ）において、前記実施の形態１と同様の効果を得ることができ、さらに前記実施の形態１に比べて低コスト化および小型化が可能となる。
【００７４】
＜実施の形態１および実施の形態２の変形例＞
以上、本発明者によってなされた発明を実施の形態１および実施の形態２に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、誤点弧を防止し、低損失な電力変換回路を実現する目的を実現するために、以下のようなさまざまな変更が可能である。
【００７５】
（１）図１では、上下アームのゲート駆動回路（Ｈ側ゲート駆動回路ＨＧＤ、Ｌ側ゲート駆動回路ＬＧＤ）に図２および図３で示される構成の回路を適用した例を示したが、下アームだけに本発明のゲート駆動回路を適用してもよいし、各種回路ブロックを必要に応じて増減させて利用してもよい。もちろん、遅延時間生成回路ＤＧも適宜論理回路を変更して組み合わせ回路を構成してもよい。
【００７６】
（２）図２に記載のゲート駆動回路の一部の高しきい値スイッチ素子ＳＷＨは３つで構成されているが、必要に応じてスイッチ素子の数を増減してもよい。また、図２に示したトライステートイネーブル信号ＥＮＴのハイレベル電位をゲート駆動回路の一部のゲート駆動回路入力信号ＩＮ１のハイレベル電位よりも高く設定してもよい。このようにすることで、高しきい値スイッチ素子の駆動電流を大きくすることができ、その駆動時間を短くできる。
【００７７】
（３）図３で示したコンデンサＣｎはＭＯＳキャパシタ等を用いてゲート駆動回路に集積してもよいし、汎用のセラミックコンデンサ、電解コンデンサ等を用いて、ゲート駆動回路に直列接続してもよい。このように、必要に応じて集積化する、安価な汎用部品を適宜利用する等してゲート駆動回路を構成すれば、電力変換回路全体の低コスト化が実現できる。
【００７８】
（４）インバータ回路のスイッチ素子ＬＳＷ，ＨＳＷであるＮＭＯＳトランジスタや接合ＦＥＴの材料はシリコンでもよいし、シリコンカーバイド（ＳｉＣ）やガリウムナイトライド（ＧａＮ）等の化合物デバイスを用いてもよい。化合物材料をインバータ回路のスイッチ素子として用いた場合、本発明のゲート駆動回路と組み合わせて利用することでインバータ回路の損失をさらに低減できることは言うまでもない。
【産業上の利用可能性】
【００７９】
本発明の半導体装置の技術は、特に、シリコンの他、シリコンカーバイド（ＳｉＣ）やガリウムナイトライド（ＧａＮ）等の化合物半導体材料を用いたパワーデバイスと、それを用いたエアコンのインバータ、パソコン等の民生機器の電源やサーバー電源のＤＣ／ＤＣコンバータ、鉄道車両やハイブリッド・電気自動車等のインバータモジュールなどの電力変換回路に利用可能である。
【符号の説明】
【００８０】
ＧＤＣＴＬ…ゲートドライバ制御回路
ＨＩＮ…Ｈ側入力信号
ＬＩＮ…Ｌ側入力信号
ＨＲ…Ｈ側抵抗
ＬＲ…Ｌ側抵抗
ＨＩＶ…Ｈ側インバータ
ＬＩＶ…Ｌ側インバータ
ＨＬＳ…Ｈ側レベル変換回路
ＬＬＳ…Ｌ側レベル変換回路
ＰＧ＆ＤＧ…パルス発生回路と遅延時間生成回路
ＨＵＶＤＦ…Ｈ側電源電圧低下保護回路
ＬＵＶＤＦ…Ｌ側電源電圧低下保護回路
ＩＬ＆ＤＧ…インターロック回路と遅延時間生成回路
ＲＳＬ…ラッチ回路
ＤＧＡ，ＤＧＢ…遅延時間生成回路
ＨＧＤ…Ｈ側ゲート駆動回路
ＬＧＤ…Ｌ側ゲート駆動回路
Ｒ１，Ｒ２…抵抗
ＮＭ１，ＮＭ２…ＮＭＯＳトランジスタ
ＶＤＤ，ＶＣＣ…電源電圧
ＶＢ…高電圧側電源レベル
ＶＳ…高電圧側ソースレベル
ＶＣＣ…低電圧側電源レベル
ＣＯＭ…低電圧側ソースレベル
ＨＯ１，ＨＯ２…Ｈ側出力信号
ＬＯ１，ＬＯ２…Ｌ側出力信号
ＩＮ１，ＩＮ２…ゲート駆動回路入力信号
ＥＮＴ…トライステートイネーブル信号
ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４…ゲート駆動回路のスイッチ素子
ＳＷＨ１，ＳＷＨ２，ＳＷＨ３…ゲート駆動回路の高しきい値スイッチ素子
Ｄｉ１，Ｄｉ２，Ｄｉ３，Ｄｉ４，Ｄｉ５，Ｄｉ６，Ｄｉ７…ダイオード
Ｃｎ…コンデンサ
ＯＵＴ…ゲート駆動回路出力ノード
ＬＳＷ…下側アームのスイッチ素子
ＨＳＷ…上側アームのスイッチ素子
ＮＭ…ＮＭＯＳトランジスタ
Ｇｓｗ…ゲート電極
Ｄ…ドレイン
Ｓ…ソース
Ｄｉ…ダイオード
Ｒ…抵抗
Ｃｓｐ…スピードアップコンデンサ
ＪＦＥＴ…接合ＦＥＴ
ＤＧ…遅延時間生成回路
ＩＰ…入力ノード
ＩＶＤ…反転素子による遅延回路
ＮＡＮＤ…論理積回路
ＯＰ…出力ノード
ＧｓｗＨ，ＧｓｗＬ…ゲート電極
ＳＷ５，ＳＷ６…ゲート駆動回路のスイッチ素子
ＳＷＨ４…ゲート駆動回路の高しきい値スイッチ素子
Ｐｓｕｂ…Ｐ基板
ＳＴＩ…埋め込み酸化膜
ＰＷ…Ｐウェル
ＮＷ…Ｎウェル
Ｄｅｅｐ  ＮＷ…ディープＮウェル
Ｐ＋…高濃度Ｐ型領域
Ｎ＋…高濃度Ｎ型領域
Ｔｏｘ…ゲート絶縁膜
ＧＲ…ガードリング
Ｇｎ，Ｇｐ…ゲート電極
Ｄｎ，Ｄｐ…ドレイン電極
Ｓｎ，Ｓｐ…ソース電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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