(57)【特許請求の範囲】
【請求項１】
メモリコントローラに接続される不揮発性メモリ装置のメモリブロックをプログラミングする方法において、前記メモリブロックは、ストリング選択ライン（ｓｔｒｉｎｇ  ｓｅｌｅｃｔ  ｌｉｎｅ）と前記ストリング選択ラインに対応する共通ソースライン（ｃｏｍｍｏｎ  ｓｏｕｒｃｅ  ｌｉｎｅ）との間に位置した複数のワードラインによって定義され、前記方法は、
前記メモリブロックの第１サブブロック（ｆｉｒｓｔ  ｓｕｂ−ｂｌｏｃｋ）をプログラミングする段階と、
前記第１サブブロックのプログラミングの間に、基準ワードラインがプログラムされたか否かを前記不揮発性メモリ装置で判断する段階と、
前記第１サブブロックのプログラミングの間に、前記基準ワードラインがプログラミングされたと判断するとすぐに、前記メモリブロックの第２サブブロック（ｓｅｃｏｎｄｓｕｂ−ｂｌｏｃｋ）を部分イレージング（ｐａｒｔｉａｌ  ｅｒａｓｉｎｇ）する段階と、
を含むことを特徴とする方法。
【請求項２】
前記方法は、前記第２サブブロックを部分イレージングした後、前記メモリブロックの前記第２サブブロックをプログラミングする段階をさらに含むことを特徴とする請求項１に記載の方法。
【請求項３】
前記第２サブブロックを部分イレージングする段階は、前記メモリコントローラから対応する部分イレーズ命令を受信せず、前記不揮発性メモリ装置によって実行されることを特徴とする請求項１に記載の方法。
【請求項４】
前記第１サブブロックをプログラミングする段階は、前記メモリブロックの第１ワードラインから前記メモリブロックの前記基準ワードラインまでを順次プログラミングし、
前記第１ワードラインから前記基準ワードラインまでは、前記メモリブロックの前記第１サブブロックを定義することを特徴とする請求項１に記載の方法。
【請求項５】
前記方法は、前記メモリブロックの前記第１サブブロックをプログラミングする以前に、前記メモリブロックをイレージングする段階をさらに含むことを特徴とする請求項１に記載の方法。
【請求項６】
前記第２サブブロックを部分イレージングのための部分イレーズ時間は、前記メモリブロックをイレージングするための全体イレーズ時間より短いことを特徴とする請求項５に記載の方法。
【請求項７】
前記メモリブロックをイレージングする段階は、前記メモリブロックの前記複数のワードラインに第１イレーズ電圧を供給する段階を含むことを特徴とする請求項５に記載の方法。
【請求項８】
前記メモリブロックは、順次に配列された第１ワードラインから第Ｎワードラインまでを含み、Ｎは複数であり、前記第１サブブロックをプログラミングする段階は、
前記メモリブロックの前記第１ワードラインから第ｍワードラインまでを順次プログラミングし、ｍはＮより小さく、前記第ｍワードラインは、前記基準ワードラインであることを特徴とする請求項２に記載の方法。
【請求項９】
前記基準ワードラインは、第１基準ワードラインであり、前記メモリブロックは、第３サブブロックを含むことを特徴とする請求項１に記載の方法。
【請求項１０】
前記不揮発性メモリ装置のパワーアップ（ｐｏｗｅｒ−ｕｐ）の間に、前記基準ワードラインを表わすアドレスを読出す（ｒｅｔｒｉｅｖｉｎｇ）段階をさらに含むことを特徴とする請求項１に記載の方法。
【請求項１１】
前記不揮発性メモリ装置は、レディ／ビジー（ｒｅａｄｙ／ｂｕｓｙ）信号を発生させ、
前記方法は、前記基準ワードラインの前記プログラミングと前記第２サブブロックの前記部分イレージングとを含む連続した期間の間に、ビジー状態で前記レディ／ビジー信号を保持する段階をさらに含むことを特徴とする請求項１に記載の方法。
【請求項１２】
前記プログラミングは、前記メモリブロックの複数のワードラインに最下位ビット（ｌｅａｓｔ−ｓｉｇｎｉｆｉｃａｎｔ−ｂｉｔ、ＬＳＢ）ページと最上位ビット（ｍｏｓｔ−ｓｉｇｎｉｆｉｃａｎｔ−ｂｉｔ、ＭＳＢ）ページとをプログラミングするマルチレベルセル（ｍｕｌｔｉ−ｌｅｖｅｌ  ｃｅｌｌ）プログラミングであることを特徴とする請求項１に記載の方法。
【請求項１３】
前記メモリブロックは、３次元メモリブロックであり、前記第１サブブロックと前記第２サブブロックは、３次元サブブロックであることを特徴とする請求項１に記載の方法。
【請求項１４】
メモリコントローラに接続される不揮発性メモリ装置のメモリブロックをプログラミングする方法において、前記メモリブロックは、ストリング選択ラインと前記ストリング選択ラインに対応する共通ソースラインとの間に位置した複数のワードラインによって定義され、前記方法は、
前記メモリブロックの第１サブブロックをプログラミングする段階と、
前記第１サブブロックのプログラミングの間に、基準ワードラインがプログラムされたか否かを前記メモリコントローラで判断する段階と、
前記第１サブブロックのプログラミングの間に、前記基準ワードラインがプログラミングされたと判断するとすぐに、部分イレーズ命令を前記メモリコントローラから前記不揮発性メモリ装置に伝送する段階と、
前記部分イレーズ命令に応答して、前記メモリブロックの第２サブブロックを部分イレージングする段階と、
前記第２サブブロックを部分イレージングした後、前記メモリブロックの前記第２サブブロックをプログラミングする段階と、
を含むことを特徴とする方法。
【請求項１５】
前記方法は、
前記不揮発性メモリ装置で前記基準ワードラインのアドレスを保存する段階と、
前記第１サブブロックのプログラミング以前に、前記メモリコントローラに前記基準ワードラインの前記アドレスを伝送する段階と、
をさらに含むことを特徴とする請求項１４に記載の方法。
【請求項１６】
前記基準ワードラインの前記アドレスを保存する段階は、前記不揮発性メモリ装置のパワーアップの間に、前記基準ワードラインの前記アドレスを読出す段階を含むことを特徴とする請求項１５に記載の方法。
【請求項１７】
前記第１サブブロックをプログラミングする段階と前記基準ワードラインがプログラミングされたと判断する段階は、
前記第１サブブロックのために、プログラム命令とプログラムアドレスのシーケンス（ｓｅｑｕｅｎｃｅ）を、前記メモリコントローラから前記不揮発性メモリ装置に伝送する段階と、
伝送されたプログラムアドレスが、前記メモリコントローラによって、前記基準ワードラインに対応すると判断される時、前記部分イレーズ命令を前記メモリコントローラから前記不揮発性メモリ装置に伝送する段階と、
を含むことを特徴とする請求項１４に記載の方法。
【請求項１８】
少なくとも一本のワードラインは、前記基準ワードラインと前記第２サブブロックとの間に位置することを特徴とする請求項１４に記載の方法。
【請求項１９】
前記プログラミングは、前記メモリブロックの複数のワードラインに最下位ビット（ＬＳＢ）ページと最上位ビット（ＭＳＢ）ページとをプログラミングするマルチレベルセルプログラミングであることを特徴とする請求項１４に記載の方法。
【請求項２０】
ストリング選択ラインと前記ストリング選択ラインに対応する共通ソースラインとの間に位置した複数のワードラインによって定義される不揮発性メモリブロックと、
前記メモリブロックの第１サブブロックをプログラムし、前記第１サブブロックのプログラミングの間に、基準ワードラインがプログラミングされたか否かを判断し、前記第１サブブロックのプログラミングの間に、前記基準ワードラインがプログラムされたと判断するとすぐに、前記メモリブロックの第２サブブロックを部分的にイレーズする制御回路と、
を含むことを特徴とする不揮発性メモリ装置。
【請求項２１】
前記制御回路は、前記第２サブブロックを部分イレージングした後、前記メモリブロックの前記第２サブブロックをプログラムすることを特徴とする請求項２０に記載の不揮発性メモリ装置。
【請求項２２】
前記制御回路は、外部装置から対応する部分イレーズ命令の受信なしに、前記第２サブブロックを部分イレーズすることを特徴とする請求項２０に記載の不揮発性メモリ装置。
【請求項２３】
ストリング選択ラインと前記ストリング選択ラインに対応する共通ソースラインとの間に位置した複数のワードラインによって定義される不揮発性メモリブロックと、前記不揮発性メモリブロックの複数のワードラインに対してプログラム命令と部分イレーズ命令とを実行する制御回路とを含む不揮発性メモリ装置と、
前記メモリブロックの第１サブブロックをプログラムするために、前記不揮発性メモリ装置にプログラム命令を伝送し、前記第１サブブロックのプログラミングの間に、基準ワードラインがプログラミングされたか否かを判断し、前記第１サブブロックのプログラミングの間に、前記基準ワードラインがプログラムされたと判断するとすぐに、部分イレーズ命令を前記メモリコントローラから前記不揮発性メモリ装置に伝送し、前記部分イレーズ命令を伝送した後に、前記メモリブロックの第２サブブロックをプログラムするために、前記不揮発性メモリ装置にプログラム命令を伝送するメモリコントローラと、
を含むことを特徴とするメモリシステム。
【請求項２４】
前記不揮発性メモリ装置はさらに、前記基準ワードラインのアドレスを保存し、
前記メモリコントローラが、前記第１サブブロックをプログラムするために、前記プログラム命令を伝送する以前に、前記メモリコントローラに前記基準ワードラインの前記アドレスを伝送することを特徴とする請求項２３に記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、電子装置に係り、特に、不揮発性メモリ装置、それらを含むシステム、及び該不揮発性メモリ装置をプログラミングする方法に関する。
【背景技術】
【０００２】
不揮発性メモリ装置は、マスクＲＯＭ（Ｍａｓｋ  ｒｅａｄ−ｏｎｌｙ  ｍｅｍｏｒｙ、ＭＲＯＭ）、プログラム可能なＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ  ｒｅａｄ−ｏｎｌｙ  ｍｅｍｏｒｙ、ＰＲＯＭ）、消去及びプログラム可能なＲＯＭ（Ｅｒａｓａｂｌｅ  ｐｒｏｇｒａｍｍａｂｌｅ  ｒｅａｄ−ｏｎｌｙ  ｍｅｍｏｒｙ、ＥＰＲＯＭ）、電気的に消去及びプログラム可能なＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  ｅｒａｓａｂｌｅ  ｐｒｏｇｒａｍｍａｂｌｅ  ｒｅａｄ−ｏｎｌｙ  ｍｅｍｏｒｙ、ＥＥＰＲＯＭ）などを含む。
【０００３】
データ保存用として最も多く使われる不揮発性メモリ装置は、ＮＡＮＤフラッシュメモリ装置である。ＮＡＮＤフラッシュメモリは、コンピュータ、携帯電話、ＰＤＡ（ｐｅｒｓｏｎａｌ  ｄｉｇｉｔａｌ  ａｓｓｉｓｔａｎｔ）、デジタルカメラ、カムコーダ（ｃａｍｃｏｒｄｅｒ）、ボイスレコーダ（ｖｏｉｃｅ  ｒｅｃｏｄｅｒ）、ＭＰ３プレーヤ、携帯用コンピュータ、ゲームコンソール（ｇａｍｅ  ｃｏｎｓｏｌｅ）、ファックス装置（ｆａｃｓｉｍｉｌｅ  ｍａｈｉｎｅ）、スキャナ（ｓｃａｎｎｅｒ）、プリンタのような多様なホストで、音声、映像及び／またはビデオデータを保存するために広く使われている。
【０００４】
ＮＡＮＤフラッシュメモリ装置は、シングルレベルセル（ｓｉｎｇｌｅ  ｌｅｖｅｌ  ｃｅｌｌ、ＳＬＣ）装置とマルチレベルセル（ｍｕｌｔｉ−ｌｅｖｅｌ  ｃｅｌｌ、ＭＬＣ）装置とに区分される。ＳＬＣ装置は、それぞれのＮＡＮＤフラッシュメモリセルに一つのデータビットを保存し、ＭＬＣ装置は、２以上のデータビットを保存する。
同じワードライン（ｗｏｒｄ  ｌｉｎｅ）に接続された複数のＮＡＮＤフラッシュメモリセルは、一つあるいはそれ以上のデータページを保存する。特に、ＳＬＣ装置の場合、同じワードラインに接続されたＮＡＮＤフラッシュメモリセルは、一つのデータページを保存し、ページデータの各ビット（ｂｉｔ）は、各メモリセルに保存される。
【０００５】
ＭＬＣ装置の場合、同じワードラインに接続されたＮＡＮＤフラッシュメモリセルは、複数のデータページを保存し、各ページデータの複数のビットは、同じメモリセルに保存される。例えば、“ｎビット”ＭＬＣ装置（ｎは、２以上）の場合、同じワードラインに接続されたＮＡＮＤフラッシュメモリセルは、“ｎ”個のデータページを保存し、各メモリセルは、各“ｎ”個のページの“ｎ”ビットデータを保存する。
【０００６】
ＮＡＮＤフラッシュメモリ装置は、ページ（ｐａｇｅ）単位でプログラムされて読出され、ブロック（ｂｌｏｃｋ）単位で消去される。各ブロックは、各メモリセルストリング（ｍｅｍｏｒｙ  ｃｅｌｌ  ｓｔｒｉｎｇ）に接続された複数のワードライン（または、ページ）と各ビットラインとを含む。各メモリセルストリングは、ストリング選択トランジスタ（ｓｔｒｉｎｇ  ｓｅｌｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）と接地選択トランジスタ（ｇｒｏｕｎｄ  ｓｅｌｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）との間に直列に接続された複数のフラッシュメモリセルによって定義される。
【０００７】
全体メモリブロックは、プログラミング前に消去され、各メモリブロックのプログラミングは、一般的に接地選択トランジスタで最も近い最初のワードラインからストリング選択トランジスタで最も近い最後のワードラインまでのワードラインの順次プログラミングを含む。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】韓国特許公開２０１０−００４７５６０号公報
【特許文献２】韓国特許公開２００８−０００５７６５号公報
【特許文献３】米国公開特許第２００８−０２１９０５３号公報
【特許文献４】米国特許第７，６７９，１３３号
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明が解決しようとする技術的な課題は、選択されていない上位ワードラインに接続された多数のイレーズセルに対するパス電圧ディスターバンスの影響を除去する方法と、該方法を行う装置とを提供することである。
【課題を解決するための手段】
【００１０】
メモリコントローラに接続される不揮発性メモリ装置のメモリブロックをプログラミングする方法において、メモリブロックは、ストリング選択ライン（ｓｔｒｉｎｇ  ｓｅｌｅｃｔ  ｌｉｎｅ）とストリング選択ラインに対応する共通ソースライン（ｃｏｍｍｏｎ  ｓｏｕｒｃｅ  ｌｉｎｅ）との間に位置した複数のワードラインによって定義され、前記方法は、メモリブロックの第１サブブロック（ｆｉｒｓｔ  ｓｕｂ−ｂｌｏｃｋ）をプログラミングする段階と、第１サブブロックのプログラミングの間に、基準ワードラインがプログラムされたか否かを不揮発性メモリ装置で判断する段階と、第１サブブロックのプログラミングの間に、基準ワードラインがプログラミングされたと判断するとすぐに、メモリブロックの第２サブブロック（ｓｅｃｏｎｄｓｕｂ−ｂｌｏｃｋ）を部分イレージング（ｐａｒｔｉａｌ  ｅｒａｓｉｎｇ）する段階と、を含む。
【００１１】
当該方法は、第２サブブロックを部分イレージングした後、メモリブロックの第２サブブロックをプログラミングする段階をさらに含む。第２サブブロックを部分イレージングする段階は、メモリコントローラから対応する部分イレーズ命令を受信せず、不揮発性メモリ装置によって実行される。
第１サブブロックをプログラミングする段階は、メモリブロックの第１ワードラインからメモリブロックの基準ワードラインまでを順次プログラミングし、第１ワードラインから基準ワードラインまでは、メモリブロックの第１サブブロックを定義する。当該方法は、メモリブロックの第１サブブロックをプログラミングする以前に、メモリブロックをイレージングする段階をさらに含む。
【００１２】
第２サブブロックを部分イレージングのための部分イレーズ時間は、メモリブロックをイレージングするための全体イレーズ時間より短い。
メモリブロックをイレージングする段階は、メモリブロックの複数のワードラインに第１イレーズ電圧を供給する段階を含む。
第２サブブロックをイレージングする段階は、第２サブブロックの複数のワードラインに第２イレーズ電圧を供給する段階と、フローティング状態（ｆｌｏａｔｉｎｇｓｔａｔｅ）を第１サブブロックの複数のワードラインに適用する段階と、を含む。
【００１３】
一実施形態によれば、第２イレーズ電圧は、第１イレーズ電圧より高い。他の実施形態によれば、第２イレーズ電圧は、第１イレーズ電圧と同一である。
メモリブロックは、順次に配列された第１ワードラインから第Ｎワードラインまでを含み、Ｎは複数であり、第１サブブロックをプログラミングする段階は、メモリブロックの第１ワードラインから第ｍワードラインまでを順次プログラミングし、ｍはＮより小さく、第ｍワードラインは、基準ワードラインである。
【００１４】
第２サブブロックをプログラミングする段階は、第（ｍ＋１）ワードラインから第Ｎワードラインまでを順次プログラミングし、第２サブブロックは、第（ｍ＋１）ワードラインから第Ｎワードラインによって定義される。
少なくとも一本のワードラインは、基準ワードラインと第２サブブロックとの間に位置する。当該方法は、第２サブブロックを部分イレージングする間に、少なくとも一本のワードラインに中間電圧を供給する段階をさらに含み、中間電圧は、第２サブブロックを部分イレージングする間に第２サブブロックの複数のワードラインに供給された部分イレーズ電圧より高い。基準ワードラインは、第１基準ワードラインであり、メモリブロックは、第３サブブロックを含む。
【００１５】
当該方法は、第２サブブロックのプログラミングの間に、第２基準ワードラインがプログラムされたか否かを不揮発性メモリ装置で判断する段階と、第２サブブロックのプログラミングの間に、第２基準ワードラインがプログラミングされたと判断するとすぐに、メモリブロックの第３サブブロックを部分イレージングする段階と、第３サブブロックを部分イレージングした後、メモリブロックの第３サブブロックをプログラミングする段階と、をさらに含む。
【００１６】
第２サブブロックを部分イレージングする段階は、第３サブブロックを部分イレージングする段階を含み、当該方法は、第２サブブロックのプログラミングの間に、第２基準ワードラインがプログラムされたか否かを不揮発性メモリ装置で判断する段階と、第２サブブロックのプログラミングの間に、第２基準ワードラインがプログラミングされたと判断するとすぐに、メモリブロックの第３サブブロックを部分イレージングする段階と、第３サブブロックを部分イレージングした後、メモリブロックの第３サブブロックをプログラミングする段階と、をさらに含む。
【００１７】
第２サブブロックを部分イレージングする段階は、メモリコントローラから対応する部分イレーズ命令を受信せず、不揮発性メモリ装置によって実行される。当該方法は、不揮発性メモリ装置のパワーアップ（ｐｏｗｅｒ−ｕｐ）の間に、基準ワードラインを表わすアドレスを検索（ｒｅｔｒｉｅｖｉｎｇ）する段階をさらに含む。
不揮発性メモリ装置は、レディ／ビジー（ｒｅａｄｙ／ｂｕｓｙ）信号を発生させ、当該方法は、基準ワードラインのプログラミングと第２サブブロックの部分イレーズとを含む連続した期間の間に、ビジー状態でレディ／ビジー信号を保持する段階をさらに含む。
【００１８】
プログラミングは、メモリブロックの複数のワードラインに最下位ビット（ｌｅａｓｔ−ｓｉｇｎｉｆｉｃａｎｔ−ｂｉｔ、ＬＳＢ）ページと最上位ビット（ｍｏｓｔ−ｓｉｇｎｉｆｉｃａｎｔ−ｂｉｔ、ＭＳＢ）ページとをプログラミングするマルチレベルセル（ｍｕｌｔｉ−ｌｅｖｅｌ  ｃｅｌｌ）プログラミングである。マルチレベルセルプログラミングは、シャドープログラミング技術に基いて実行され、第２サブブロックは、ＬＳＢページが、基準ワードラインにプログラムされた後、そして、ＭＳＢページが、基準ワードラインにプログラムされる以前に部分的にイレーズされる。
メモリブロックは、３次元メモリブロックであり、第１サブブロックと第２サブブロックとは、３次元サブブロックである。
【００１９】
本発明の他の実施形態によるメモリコントローラに接続される不揮発性メモリ装置のメモリブロックをプログラミングする方法において、メモリブロックは、ストリング選択ラインとストリング選択ラインに対応する共通ソースラインとの間に位置した複数のワードラインによって定義され、当該方法は、メモリブロックの第１サブブロックをプログラミングする段階と、第１サブブロックのプログラミングの間に、基準ワードラインがプログラムされたか否かをメモリコントローラで判断する段階と、第１サブブロックのプログラミングの間に、基準ワードラインがプログラミングされたと判断するとすぐに、部分イレーズ命令をメモリコントローラから不揮発性メモリ装置に伝送する段階と、部分イレーズ命令に応答して、メモリブロックの第２サブブロックを部分イレージングする段階と、第２サブブロックを部分イレージングした後、メモリブロックの第２サブブロックをプログラミングする段階と、を含む。
【００２０】
当該方法は、不揮発性メモリ装置で基準ワードラインのアドレスを保存する段階と、第１サブブロックのプログラミング以前に、メモリコントローラに基準ワードラインのアドレスを伝送する段階と、をさらに含む。
基準ワードラインのアドレスを保存する段階は、不揮発性メモリ装置のパワーアップの間に、基準ワードラインのアドレスを読出す段階を含む。
【００２１】
本発明の実施形態による不揮発性メモリ装置は、ストリング選択ラインとストリング選択ラインに対応する共通ソースラインとの間に位置した複数のワードラインによって定義される不揮発性メモリブロックと、メモリブロックの第１サブブロックをプログラムし、第１サブブロックのプログラミングの間に、基準ワードラインがプログラミングされたことを判断し、第１サブブロックのプログラミングの間に、基準ワードラインがプログラムされたとを判断するとすぐに、メモリブロックの第２サブブロックを部分的にイレーズする制御回路と、を含む。
制御回路は、第２サブブロックを部分イレージングした後、メモリブロックの第２サブブロックをプログラムする。制御回路は、外部装置から対応する部分イレーズ命令の受信なしに、第２サブブロックを部分イレーズする。
【００２２】
本発明の実施形態によるメモリシステムは、不揮発性メモリ装置とメモリコントローラとを含む。
不揮発性メモリ装置は、ストリング選択ラインとストリング選択ラインに対応する共通ソースラインとの間に位置した複数のワードラインによって定義される不揮発性メモリブロックと、不揮発性メモリブロックの複数のワードラインに対してプログラム命令と部分イレーズ命令とを実行する制御回路と、を含む。
【００２３】
メモリコントローラは、メモリブロックの第１サブブロックをプログラムするために、不揮発性メモリ装置にプログラム命令を伝送し、第１サブブロックのプログラミングの間に、基準ワードラインがプログラミングされたかを判断し、第１サブブロックのプログラミングの間に、基準ワードラインがプログラムされたと判断するとすぐに、部分イレーズ命令をメモリコントローラから不揮発性メモリ装置に伝送し、部分イレーズ命令を伝送した後に、メモリブロックの第２サブブロックをプログラムするために、不揮発性メモリ装置にプログラム命令を伝送する。
不揮発性メモリ装置はさらに、基準ワードラインのアドレスを保存し、メモリコントローラが、第１サブブロックをプログラムするために、プログラム命令を伝送する以前に、メモリコントローラに基準ワードラインのアドレスを伝送する。
【発明の効果】
【００２４】
本発明の実施形態による方法と該方法を行う装置は、選択されていない上位ワードラインに接続された多数のイレーズセルに対するパス電圧ディスターバンスの影響を除去することができる。
【図面の簡単な説明】
【００２５】
【図１】本発明の実施形態による不揮発性メモリ装置のブロック図。
【図２Ａ】図１のメモリセルアレイに具現可能な２次元メモリブロックの複数のサブブロックの一実施形態を示す図。
【図２Ｂ】図１のメモリセルアレイに具現可能な３次元メモリブロックの複数のサブブロックの他の実施形態を示す図。
【図３】図１のメモリセルアレイに具現可能な３次元メモリブロックを示す図。
【図４】プログラム（ｐｒｏｇｒａｍ）動作の間に、パス（ｐａｓｓ）電圧によって引き起こされる不揮発性メモリセルのスレショルド電圧の分布でのディスターバンス（ｄｉｓｔｕｒｂａｎｃｅ）と部分−イレーズ動作とを用いて、スレショルド電圧の分布を復旧する過程を示す図。
【図５Ａ】図１に示された不揮発性メモリ装置の動作方法を説明するためのフローチャートを示す。
【図５Ｂ】命令シーケンス（ｓｅｑｕｅｎｃｅ）と図１に示された不揮発性メモリ装置の動作とを示す図。
【図５Ｃ】図１に示された不揮発性メモリ装置の動作方法を説明するためのタイミング（ｔｉｍｉｎｇ）図の一実施形態を示す図。
【図６】図１に示された不揮発性メモリ装置の動作方法の動作シーケンスの一実施形態を示す図。
【図７Ａ】図１に示された不揮発性メモリ装置の動作を制御するための命令シーケンスを示す図。
【図７Ｂ】図１に示された不揮発性メモリ装置の動作方法を説明するためのタイミング図の他の実施形態を示す図。
【図７Ｃ】図１に示された不揮発性メモリ装置の動作方法の動作シーケンスの他の実施形態を示す図。
【図８】図１に示された不揮発性メモリ装置を含むメモリシステムの一実施形態を示す図。
【図９】図１に示された不揮発性メモリ装置を含むメモリシステムの他の実施形態を示す図。
【図１０】図１に示された不揮発性メモリ装置を含むメモリシステムのまた他の実施形態を示す図。
【図１１】図１に示された不揮発性メモリ装置を含むメモリシステムのさらに他の実施形態を示す図。
【図１２】図１に示された不揮発性メモリ装置を含むメモリシステムのさらに他の実施形態を示す図。
【図１３】図１に示された不揮発性メモリ装置を含むメモリシステムのさらに他の実施形態を示す図。
【図１４】図１３に示されたメモリシステムを含むデータ処理装置のブロック図。
【発明を実施するための形態】
【００２６】
以下、添付した図面を参照して、本発明を詳しく説明する。
図１は、本発明の実施形態による不揮発性メモリ装置のブロック図を示す。不揮発性メモリ装置１０は、メモリセルアレイ（ｍｅｍｏｒｙ  ｃｅｌｌ  ａｒｒａｙ）２０とアクセス制御回路（ａｃｃｅｓｓ  ｃｏｎｔｒｏｌ  ｃｉｒｃｕｉｔ）２２とを含む。
アクセス制御回路２２は、電圧供給回路２８、コントロールロジック（ｃｏｎｔｒｏｌｌｉｇｉｃ）５０、カラムデコーダ（ｃｏｌｕｍｎ  ｄｅｃｏｄｅｒ）６０、ページバッファ／感知増幅器（Ｓ／Ａ）ブロック７０、Ｙ−ゲーティング（Ｙ−ｇａｔｉｎｇ）回路８０、及び入出力（Ｉ／Ｏ）ブロック９０とを含む。電圧供給回路２８は、電圧発生器３０とローデコーダ（ｒｏｗ  ｄｅｃｏｄｅｒ）４０とを含み、コントロールロジック５０は、デコーダ５２とコード発生器５４とを含む。アクセス制御回路２２の作動例は、発明の実施形態に基づいて後述される。
【００２７】
メモリセルアレイ２０の例は、図２Ａ、図２Ｂ、及び図３を参照して説明される。
図２Ａは、図１のメモリセルアレイに具現可能な２次元メモリブロックの複数のサブブロックの一実施形態を示し、図２Ｂは、図１のメモリセルアレイに具現可能な３次元メモリブロックの複数のサブブロックの他の実施形態を示す。図２Ａと図２Ｂとに示されたように、メモリセルアレイ２０のメモリブロックＭＢは、複数のＮＡＮＤメモリセルストリング２０−１、２０−２、．．．、２０−ｍ（ｍは、自然数）を含む。例えば、複数のＮＡＮＤメモリセルストリング２０−１、２０−２、．．．、２０−ｍは、同じ平面（ｐｌａｎｅ）またはレイヤ（ｌａｙｅｒ）に配置または具現可能である。
【００２８】
各ＮＡＮＤメモリセルストリング２０−１、２０−２、．．．、２０−ｍは、直列に接続された複数の不揮発性メモリセル２１を含む。例えば、ＮＡＮＤメモリセルストリング２０−１は、ビットラインＢＬ１に接続された第１選択トランジスタ（または、ストリング選択トランジスタ）ＳＴ１と共通ソースラインＣＳＬに接続された第２選択トランジスタ（または、接地選択トランジスタ）ＳＴ２との間に直列に連結された複数の不揮発性メモリセル２１を含む。
【００２９】
第１選択トランジスタＳＴ１のゲートは、ストリング選択ラインＳＳＬに接続され、第２選択トランジスタＳＴ２のゲートは、接地選択ライン（ｇｒｏｕｎｄ  ｓｅｌｅｃｔ  ｌｉｎｅ）ＧＳＬに接続される。複数の不揮発性メモリセル２１のそれぞれのゲートは、複数のワードラインＷＬ０〜ＷＬ６３のそれぞれに接続される。複数のＮＡＮＤメモリセルストリング２０−２〜２０−ｍのそれぞれの構造は、ＮＡＮＤメモリセルストリング２０−１の構造と同一であるか、実質的に同一である。
【００３０】
図２Ａと図２Ｂとの実施形態で、６４個のワードラインＷＬ０〜ＷＬ６３が示されているが、本発明の技術的思想は、ワードラインの個数に限定されるものではない。
複数のＮＡＮＤメモリセルストリング２０−１〜２０−ｍに含まれた複数の不揮発性メモリセル２１のそれぞれは、１ビットまたはそれ以上のビットを保存することができるフラッシュＥＰＲＯＭとして具現可能である。すなわち、各不揮発性メモリセル２１は、１ビットまたはそれ以上のビットを保存することができるＮＡＮＤフラッシュメモリセル、例えば、ＳＬＣ（ｓｉｇｌｅ  ｌｅｖｅｌ  ｃｅｌｌ）またはＭＬＣ（ｍｕｌｔｉ−ｌｅｖｅｌ  ｃｅｌｌ）として具現可能である。
【００３１】
メモリブロックの複数のメモリセルが、ＳＬＣである場合、同じワードラインに接続された複数のメモリセルストリングの複数のメモリセルは、一つのアドレス可能な（ａｄｄｒｅｓｓａｂｌｅ）データページを保存する。しかし、メモリブロックの複数のメモリセルが、ＭＬＣである場合、同じワードラインに接続された複数のメモリストリングの複数のメモリセルは、多数のアドレス可能なデータページを保存する。例えば、２ビットＭＬＣである場合、各ワードラインは、２つのアドレス可能なデータページ、すなわち、ＬＳＢ（ｌｅａｓｔ−ｓｉｇｎｉｆｉｃａｎｔ  ｂｉｔ）ページとＭＳＢ（ｍｏｓｔ−ｓｉｇｎｉｆｉｃａｎｔ  ｂｉｔ）ページとを含む。
【００３２】
図３は、図１のメモリセルアレイに具現可能な３次元メモリブロックを示す。ここで、複数のＮＡＮＤメモリセルストリング２０’−１、２０’−２、．．．、２０’−ｋ（ｋは、自然数）は、３次元的に互いに異なる平面またはレイヤに配置される。
この際、複数のＮＡＮＤメモリセルストリング２０’−１〜２０’−ｋは、複数のＮＡＮＤメモリセル２０’−１〜２０’−ｋに接近可能なアクセス制御回路を共有することができる。示されたように、第１ＮＡＮＤメモリセルストリング２０’−１は、第１レイヤ２１−１に配置され、第２ＮＡＮＤメモリセルストリング２０’−２は、第２レイヤ２１−２に配置され、第ｋＮＡＮＤメモリセルストリング２０’−ｋは、第ｋレイヤ２１−ｋに配置される。
【００３３】
例えば、複数のレイヤ２１−１〜２１−ｋは、ウェーハ積層（ｗａｆｅｒ  ｓｔａｃｋ）、チップ（ｃｈｉｐ）積層、またはセル（ｃｅｌｌ）積層を通じて形成される。複数のレイヤ２１−１〜２１−ｋは、ＴＳＶ（ｔｈｒｏｕｇｈ−ｓｉｌｉｃｏｎ  ｖｉａ）、コンダクティブバンプ（ｃｏｎｄｕｃｔｉｖｅ  ｂｕｍｐ）、またはワイヤボンディング（ｗｉｒｅｂｏｎｄｉｎｇ）を通じて互いに接続され得る。
【００３４】
複数のレイヤ２１−１〜２１−ｋのそれぞれは、複数のセルストリングを含む。例えば、第１レイヤ２１−１に具現された第１ＮＡＮＤメモリセルストリング２０’−１は、複数の選択トランジスタＳＴ１１、ＳＴ２１の間に直列に接続された複数の不揮発性メモリセル、例えば、複数のＮＡＮＤフラッシュメモリセルを含む。第２レイヤ２１−２に具現された第２ＮＡＮＤメモリセルストリング２０’−２は、複数の選択トランジスタＳＴ１２、ＳＴ２２の間に直列に接続された複数の不揮発性メモリセル、例えば、複数のＮＡＮＤフラッシュメモリセルを含む。第ｋレイヤ２１−ｋに具現された第ｋＮＡＮＤメモリセルストリング２０’−ｋは、複数の選択トランジスタＳＴ１ｋ、ＳＴ２ｋの間に直列に接続された複数の不揮発性メモリセル、例えば、複数のＮＡＮＤフラッシュメモリセルを含む。
【００３５】
図３に示されたように、各ＮＡＮＤメモリセルストリング２０’−１〜２０’−ｋは、複数のワードラインＷＬ０〜ＷＬ６３、共通ソースラインＣＬＳ、及びビットラインＢＬ１を共有することができる。すなわち、各レイヤ２１−１〜２１−ｋで対応する位置に具現された各ＮＡＮＤメモリセルストリングは、ページバッファと感知増幅器（Ｓ／Ａ）ブロック７０に含まれたページバッファ７１−１〜７１−ｍ、ＰＢ１〜ＰＢｍとに接続され得る（図１）。
さらに詳しい３次元不揮発性メモリ装置については、米国特許第７，６７９，１３３号（特許文献４）に記載されており、これを参照（ｒｅｆｅｒｅｎｃｅ）として含む。
【００３６】
本発明の具体的な実施形態は、図１及び２Ａを参照して説明される。図２Ａを参照すると、メモリブロックＭＢは、第１サブブロックＳＢ１と第２サブブロックＳＢ２とを含み、各サブブロックＳＢ１、ＳＢ２は、少なくとも一本のワードラインを含み得る。ここで、第１サブブロックＳＢ１は、複数のワードラインＷＬ０〜ＷＬ３１を含み、第２サブブロックＳＢ２は、複数のワードラインＷＬ３２〜ＷＬ６３を含む。しかし、本発明の技術的思想は、図２Ａに示された構造に制限されるものではない。
【００３７】
アクセス制御回路２２は、命令（または、命令セット（ｃｏｍａｎｄ  ｓｅｔｓ））と外部から受信されたアドレス（ａｄｄｒｅｓｓｅｓ）とによってデータアクセス動作を行うために、メモリセルアレイ２０をアクセスすることができる。例えば、アドレスは、外部メモリコントローラから受信され得る。データアクセス動作は、プログラム動作、リード（ｒｅａｄ）動作、またはイレーズ（ｅｒａｓｅ）動作であり得る。プログラム動作は、プログラム検証動作（ｐｒｏｇｒａｍ  ｖｅｒｉｆｙ  ｏｐｅｒａｔｉｏｎ）を含み、イレーズ動作は、イレーズ検証動作（ｅｒａｓｅ  ｖｅｒｉｆｙ  ｏｐｅｒａｔｉｏｎ）を含むものと理解しなければならない。
【００３８】
図１から図５Ｂを参照すると、本発明の実施形態によって、不揮発性メモリ装置のメモリブロックをプログラミングする方法は、メモリブロックＭＢの第１サブブロックＳＢ１をプログラミングし、第１サブブロックＳＢ１のプログラミングの間に、基準ワードラインがプログラムされる時、基準ワードラインがプログラムされたか否かを不揮発性メモリで判断し、及び第１サブブロックＳＢ１のプログラミングの間に、基準ワードラインがプログラムされたと判断するとすぐに、メモリブロックＭＢの第２サブブロックＳＢ２を部分的にイレージング（ｐａｒｔｉａｌ  ｅｒａｓｉｎｇ）する。ここで、基準ワードラインは、ワードライン３１ＷＬ３１である。
【００３９】
例えば、図１と図２Ａとを参照すると、プログラミング動作が実行される時、アクセス制御回路２２は、メモリコントローラから出力されたアドレス、データ、及びプログラム命令を受信し、プログラミングは、メモリブロックの第１ワードラインＷＬ０１から順次行われる。図２Ａの実施形態で、ワードラインＷＬ３１は、基準ワードラインとして指定され、ワードラインＷＬ３１は、第１サブブロックＳＢ１で順次プログラムされた最後のワードラインである。
【００４０】
アクセス制御回路２２から受信されたプログラムアドレスが、基準ワードラインＷＬ３１を識別すると仮定する。この場合、アクセス制御回路２２は、プログラミング動作と部分イレーズ動作（ｐａｒｔｉａｌ  ｅｒａｓｅ  ｏｐｅｒａｔｉｏｎ）とをいずれも行う。
すなわち、プログラム命令に応答して、アクセス制御回路２２は、受信されたアドレスによって識別されたワードラインＷＬ３１をプログラミングし、次いで、プログラムされていないワードラインＷＬ３２〜ＷＬ６３をイレーズするために、部分イレーズ動作を行う。ＭＬＣの場合、ワードラインＷＬ３１は、部分イレーズ動作の実行前に部分的にプログラムされ（例えば、ＬＳＢページプログラム）、次いで、部分イレーズ動作後に完全にプログラムされる（例えば、ＭＳＢページプログラム）。
【００４１】
ここで、“部分イレーズ”動作は、メモリブロックの全てのワードラインより少ないワードラインがイレーズされるイレーズ動作を意味する。これは、メモリブロックの全てのワードラインがイレーズされる正常イレーズ動作（ｎｏｒｍａｌ  ｅｒａｓｅ  ｏｐｅｒａｔｉｏｎ）と対比される。このような観点で、下記の表は、例示的なバイアス条件を表わす。
【００４２】
0005951253.tif 000002
【００４３】
表１で、正常イレーズ動作の場合、複数のビットライン、ＳＳＬ、ＧＳＬ、及びＣＳＬは、いずれも電気的なフローティング（ｆｌｏａｔｉｎｇ）である。基板電圧は、２０Ｖのような第１高イレーズ電圧でバイアス（ｂｉａｓ）され、複数のワードラインは、０Ｖのような第１電圧でバイアスされる。
【００４４】
全体メモリブロックがイレーズされているために、正常イレーズ動作時には、“選択されていない”ワードラインがない。しかし、基板電圧は、メモリセルアレイのバンドにバルク（ｂｕｌｋ）、例えば、ポケットＰウェル（ｐｏｃｋｅｔ  Ｐ−ｗｅｌｌ）またはディープＮウェル（ｄｅｅｐ  Ｎ−ｗｅｌｌ）に供給されるものと理解され得る。
表１で、部分イレーズ動作の場合、選択されていない複数のワードライン、例えば、図２Ａの第１サブブロックＳＢ１の複数のワードラインは、複数のビットライン、ＳＳＬ、ＧＳＬ、及びＣＳＬと共に電気的なフローティングである。
【００４５】
他の実施形態で、選択されていない複数のワードライン、例えば、図２Ａの第１サブブロックＳＢ１の複数のワードラインは、基板に供給された高いイレーズ電圧のような高電圧を供給され得る。基板電圧は、第２高イレーズ電圧でバイアスされ、選択された複数のワードライン、例えば、図２Ａの第１サブブロックＳＢ１の複数のワードラインには、第２ワードライン電圧でバイアスされる。
【００４６】
部分イレーズ動作で、選択されていない複数のワードライン、例えば、図２Ａの第１サブブロックＳＢ１の複数のワードラインを電気的にフローティングさせることによって、または選択されていない複数のワードラインに高電圧を供給することによって、Ｆ−Ｎトンネリング（Ｆ−Ｎ  ｔｕｎｎｅｌｉｎｇ）が誘導されず、以前に保存されたデータは消去されない。
【００４７】
第１ワードライン電圧は、第２ワードライン電圧と同一であるか、または異なり、第１高イレーズ電圧は、第２高イレーズ電圧と同一であるか、異なる。例えば、第１ワードライン電圧と第２ワードライン電圧は、いずれも０Ｖであり、第１高イレーズ電圧と第２高イレーズ電圧は、いずれも２０Ｖであり得る。しかし、実施形態は、このような特別な電圧例に限定されるものではない。
部分イレーズ動作で、選択された複数のワードラインと基板との間の電圧差は、正常イレーズ動作で選択された複数のワードラインと基板との間の電圧差より小さい。これは、“イレーズされた（ｅｒａｓｅｄ）”状態で複数のワードラインが既にイレーズされたので、部分イレーズ動作では、さらに小さな電圧差が必要であるためである。
【００４８】
小さな電圧差の使用は、複数のワードラインと基板との間でさらに高い電圧差からなされるオーバーイレーズ条件（ｏｖｅｒ−ｅｒａｓｅ  ｃｏｎｄｉｔｉｏｎ）の発生（ｉｎｃｉｄｅｎｃｅ）を減らし得る。したがって、例えば、部分イレーズ動作のための第２ワードライン電圧は、正常イレーズ動作のための第１ワードライン電圧より高く、部分イレーズ動作のための第２高イレーズ（基板）電圧は、正常イレーズ動作のための第１高イレーズ（基板）電圧より低い。
【００４９】
図２Ａの例で、複数のワードラインＷＬ３２〜ＷＬ６３の部分イレーズ動作は、複数のワードラインＷＬ３２〜ＷＬ６３のプログラミング以前にイレーズされた複数のセルの電圧分布（ｖｏｌｔａｇｅ  ｄｉｓｔｒｉｂｕｔｉｏｎ）を“リセット（ｒｅｓｅｔ）”するのに効果的である。特に、メモリブロックＭＢのワードラインの順次プログラミングの間に、“上位（ｕｐｐｅｒ）”ワードライン（例えば、第２サブブロックＳＢ２のワードライン）のイレーズされたセルは、“下位（ｌｏｗｅｒ）”ワードライン、例えば、第１サブブロックＳＢ１のワードラインのプログラミングの間に、選択されていないワードラインへのパス電圧の供給によって引き起こされるスレショルド電圧シフトに敏感である。これを、ここでは、“Ｖｐａｓｓディスターブ（ｄｉｓｔｕｒｂ）”と言う。イレーズされたセルの電圧分布でのシフト（ｓｈｉｆｔｓ）は、メモリブロックＭＢのプログラミング完了において、イレーズされたセルとプログラムされたセルとの間のスレショルド電圧分布ウィンドウ（ｔｈｒｅｓｈｏｌｄ  ｖｏｌｔａｇｅ  ｄｉｓｔｒｉｂｕｔｉｏｎ  ｗｉｎｄｏｗ）を悪化させる得る。
【００５０】
例えば、図４は、複数のワードラインに対する順次プログラミングの間に、パス電圧の供給によって引き起こされたスレショルド電圧分布で分布例を説明するための図である。図４で、メモリブロックは、６４個のワードラインＷＬ０〜ＷＬ６３を含む。４個のメモリセルは、各ワードラインに接続されている。
ＮＡＮＤメモリセルのそれぞれは、３ビットデータを保存する。ここで、“Ｅ”は、イレーズされた状態でのＮＡＮＤメモリセルを意味し、“Ｐ７”は、プログラムされた状態での最も高いスレショルド電圧を有するＮＡＮＤメモリセルを意味する。
【００５１】
分布曲線Ｌ１は、メモリブロックＭＢのプログラミング動作が行われる前のワードラインＷＬ６３に接続されたイレーズされたセルＥの初期スレショルド電圧Ｖｔｈの分布を意味する。分布曲線Ｌ２は、プログラム動作が下位ワードライン、例えば、ワードラインＷＬ３１に行われた後、ワードラインＷＬ６３に接続されたイレーズされたセルＥのＶｔｈの分布を意味する。Ｖｐａｓｓディスターブは、ワードラインＷＬ６３のイレーズされたセルの電圧分布の正電圧方向へのシフト（ｓｈｉｆｔ）を引き起こす。
【００５２】
ワードラインＷＬ６３に対する部分イレーズ動作の適用は、ワードラインＷＬ６３のイレーズされたセルの電圧分布を元のＶｔｈの分布曲線Ｌ１への復帰または実質的な復帰を引き起こす。このような方法で、メモリブロックＭＢのプログラミングが完了した後、イレーズされたセルとプログラムされたセルとの間の適切な電圧分布ウィンドウは保存される。
【００５３】
ＳＬＣプログラミングの場合、現在の実施形態で、図２Ａの第２サブブロックＳＢ２の部分イレーズ動作は、基準ワードラインＷＬ３１の１ビットプログラミング以後に行われる。
前述したように、ＭＬＣプログラミングの場合、ワードラインＷＬ３１は、部分イレーズ動作の実行以前に部分的にプログラムされ、例えば、ＬＳＢページプログラム、部分イレーズ動作以後に完全にプログラムされる（例えば、ＭＳＢページプログラム）。
【００５４】
各メモリセルに保存されたデータビットの数が増加するほど、マルチビット（ｍｕｌｔｉ−ｂｉｔｓ）または、マルチレベル（ｍｕｌｔｉ−ｌｅｖｅｌ）のデータを保存するメモリ装置の信頼度を安全に保証することはさらに難しくなる。信頼度を低下させる潜在的要因は、隣接したメモリセルの間のカップリング（ｃｏｕｐｌｉｎｇ）から引き起こされる意図していないスレショルド電圧変化であり得る。例えば、以前にプログラムされたメモリセルのスレショルド電圧は、プログラムされたメモリセルに隣接したメモリセルがプログラムされる時のカップリングによって変わる。
【００５５】
このようなカップリング効果に対処するため、シャドープログラミング（ｓｈａｄｏｗ  ｐｒｏｇｒａｍｍｉｎｇ）とアドレススクランブリング（ａｄｄｒｅｓｓ  ｓｃｒａｍｂｌｉｎｇ）のような技術が発展した。
この場合、図２Ａの例で、第２サブブロックＳＢ２のワードラインＷＬ３２の一つまたはそれ以上の下位ビット（または、ページ（ｐａｇｅｓ））は、第１サブブロックＳＢ１のワードラインＷＬ３１の一つまたはそれ以上の上位ビット（または、ページ）以前にプログラムされ得る。
【００５６】
したがって、ワードラインＷＬ３２のプログラムされた下位ビットのイレーズを避けるために、第２サブブロックＳＢ２の部分イレーズがワードラインＷＬ３１の下位ビットプログラミング以後に行われる。すなわち、第２サブブロックＳＢ２は、ＬＳＢページが基準ワードラインＷＬ３１でプログラムされた以後に、そして、ＭＳＢページが基準ワードラインＷＬ３１でプログラムされる以前に、部分的にイレーズされ得る。
【００５７】
定義するために、少なくとも一本の下位ワードラインの少なくとも一つのＭＳＢ以前に、少なくとも一本の上位ワードラインの少なくとも一つのＬＳＢがプログラムされるプログラミングスキーム（ｐｒｏｇｒａｍｍｉｎｇ  ｓｃｈｅｍｅｓ）は、集合的にシャドープログラミングと称する。
【００５８】
図２Ａの例で、前述したように、基準ワードラインは、ＷＬ３１であり、メモリブロックＭＢは、２つのサブブロックＳＢ１及びＳＢ２を含む。
受信されたプログラムアドレスが、基準ワードラインＷＬ３１に該当する時、不揮発性メモリ装置は、プログラム命令に応答して、自動的にプログラム動作と部分イレーズ動作とを実行する。すなわち、基準ワードラインＷＬ３１の少なくとも一つのページは、プログラムされ、部分イレーズは、第２サブブロックＳＢ２で実行される。しかし、本発明は、メモリブロック当たり２つのサブブロックを有するか、またはサブブロックが同数のワードラインを有することに制限されるものではない。
【００５９】
図２Ｂに示された実施形態を参照すると、メモリブロックＭＢが、３つのサブブロックＳＢ１、ＳＢ２、及びＳＢ３を含む時、第１サブブロックＳＢ１は、ワードラインＷＬ０〜ＷＬ３１を含み、第２サブブロックＳＢ２は、ワードラインＷＬ３２及びＷＬ３３を含み、第３サブブロックＳＢ３は、ワードラインＷＬ３４〜ＷＬ６３を含む。
【００６０】
図２Ｂを参照すると、第１サブブロックＳＢ１の全てのワードラインＷＬ０〜ＷＬ３１がプログラムされた後、部分イレーズ動作は、第２サブブロックＳＢ２と第３サブブロックＳＢ３とで同時に実行可能である。一実施形態によれば、第１サブブロックＳＢ１の全てのワードラインＷＬ０〜ＷＬ３１がプログラムされた後、部分イレーズ動作は、第２サブブロックＳＢ２のみで実行され、第２サブブロックＳＢ２がプログラムされた後、部分イレーズ動作は、第３サブブロックＳＢ３のみで実行可能である。
【００６１】
他の実施形態によれば、第１サブブロックＳＢ１の全てのワードラインＷＬ０〜ＷＬ３１がプログラムされた後、部分イレーズ動作は、第２サブブロックＳＢ２と第３サブブロックＳＢ３の両方で実行され、第２サブブロックＳＢ２がプログラムされた後、部分イレーズ動作は、第３サブブロックＳＢ３のみで実行可能である。
【００６２】
図２Ｂの構成についての他の実施形態で、第１サブブロックＳＢ１の最後のワードラインＷＬ３１のプログラミング以後に実行された部分イレーズ動作の間に、中間電圧がワードラインＷＬ３２及びＷＬ３３に印加される。例えば、中間電圧Ｖｍｉｄは、部分イレーズ動作の間に、基板と第３サブブロックＳＢ３のワードラインに印加されたワードライン電圧（例えば、０Ｖ）との間の電圧であり得る。例えば、第３サブブロックＳＢ３のワードライン電圧が０Ｖであり、基板イレーズ電圧が１５Ｖ〜２０Ｖである時、中間電圧Ｖｍｉｄは、５Ｖから８Ｖの間であり得る。しかし、中間電圧Ｖｍｉｄは、特定の電圧範囲に限定されるものではない。
部分イレーズ動作の間に、中間電圧Ｖｍｉｄの供給は、部分イレーズ動作の間に、下位ワードライン、すなわち、第１サブブロックＳＢ１のワードラインに対するスレショルド妨害（ｔｈｒｅｓｈｏｌｄ  ｄｉｓｔｕｒｂａｎｃｅ）を減らすのに効果的である。
【００６３】
本発明の技術的思想は、図３の例示のように、３次元構成にも適用可能である。この場合、共有されたワードラインＷＬ３１は、基準ワードラインと指定され、共有されたワードラインＷＬ０〜ＷＬ３１のメモリセルは、第１サブブロックを構成し、共有されたワードラインＷＬ３２〜ＷＬ６３は、第２サブブロックを構成する。以前の例でのように、プログラムアドレスが基準ワードラインＷＬ３１に対応する時、不揮発性メモリ装置１０は、外部からのプログラム命令に応答して、プログラム動作と部分イレーズ動作、例えば、第２サブブロックに対する部分イレーズ動作のいずれもを行うことができる。
【００６４】
不揮発性メモリ装置１０は、一つのプログラム命令に応答して、ワードラインに対するプログラム動作と次のサブブロックに対する部分イレーズ動作とを順次行うことができる。実施形態によって、不揮発性メモリ装置１０は、外部装置からプログラム命令とサブブロックイレーズ命令とを順次受信することができる。この際、サブブロックイレーズ命令は、プログラム命令の対象となるワードラインの次のワードラインを指示するアドレスを含み得る。
【００６５】
前述した実施形態で、基準ワードラインは、メモリブロックＭＢで順次に配列されたワードラインの中心領域にほぼ位置しているが、これに限定されるものではない。また、基準ワードラインの選択は、不揮発性メモリ装置の試行錯誤テストによって実験的に行われる。基準ワードラインが決定されれば、基準ワードラインのアドレスは、情報メモリブロック及び／または不揮発性メモリ装置１０のｅヒューズ（ｅ−ｆｕｓｅ）に保存することができる。
【００６６】
前述したように、図１のアクセス制御回路２２は、電圧供給回路２８、コントロールロジック５０、カラムデコーダ６０、ページバッファ＆感知増幅器（Ｓ／Ａ）ブロック７０、Ｙ−ゲーティング回路８０、及び入出力（Ｉ／Ｏ）ブロック９０を含む。
メモリセルアレイ２０が、図２Ａに示された構造を有し、入力ワードライン（または、ページ）アドレスＡＤＤが、基準ワードライン（または、ページ）アドレスと同じである時、電圧供給回路２８は、コントロールロジック５０から出力された第１制御コードＣ−ＣＯＤＥｉ（ｉは、１）に応答して、ワードラインＷＬ３１に供給されるプログラム電圧Ｖｐｇｍを発生させる。
【００６７】
ワードラインＷＬ３１に対するプログラム動作が完了した後（すなわち、プログラム実行動作とプログラム検証動作との成功裏に完了した後）、電圧供給回路２８は、第２制御コードＣ−ＣＯＤＥｉ（ｉは、２）に応答して、表１に記載の部分イレーズバイアス条件を設定する。現在の実施形態で、第１制御コードＣ−ＣＯＤＥ１と第２制御コードＣ−ＣＯＤＥ２は、コントロールロジック５０によって外部からイレーズ命令を受信せずとも、自動で順次生成される。
【００６８】
すなわち、入力ワードライン（または、ページ）アドレスＡＤＤが、基準ワードライン（または、ページ）アドレスと同じである時、コントロールロジック５０は、外部から受信されたプログラム命令に応答して、第１制御コードＣ−ＣＯＤＥ１と第２制御コードＣ−ＣＯＤＥ２とを順次発生させる。
【００６９】
メモリセルアレイ２０が、図２Ａに示された構造を有し、入力ワードライン（または、ページ）アドレスＡＤＤが、基準ワードライン（または、ページ）アドレスと同じである時、電圧供給回路２８は、コントロールロジック５０から出力された第１制御コードＣ−ＣＯＤＥｉ（ｉは、１）に応答して、ワードラインＷＬ３１に供給されるプログラム電圧Ｖｐｇｍを発生させる。
【００７０】
ワードラインＷＬ３１に対するプログラム動作が完了した後（すなわち、プログラム実行動作とプログラム検証動作とが成功裏に完了した後）、電圧供給回路２８は、第３制御コードＣ−ＣＯＤＥｉ（ｉは、３）に応答して、表１に記載の部分イレーズバイアス条件を設定する。但し、ワードラインＷＬ３２、ＷＬ３３は、先に説明された中間電圧Ｖｍｉｄで設定される。現在の実施形態で、第１制御コードＣ−ＣＯＤＥ１と第３制御コードＣ−ＣＯＤＥ３は、コントロールロジック５０によって外部からイレーズ命令を受信せずとも、自動で順次生成される。
電圧供給回路２８は、電圧発生器３０とローデコーダ４０とを含む。電圧発生器３０は、プログラム動作を行うために必要なプログラム電圧Ｖｐｇｍ、部分イレーズ電圧Ｖｅｒａ、及び中間電圧Ｖｍｉｄなどの多様な電圧を発生させる。
【００７１】
ローデコーダ４０は、コントロールロジック５０の制御によって、ワードライン及び／または基板バルク（ｓｕｂｓｔｒａｔｅ  ｂｕｌｋ）で生成された電圧を選択的に供給する。プログラム電圧Ｖｐｇｍは、ＩＳＰＰ（ｉｎｃｒｅｍｅｎｔａｌ  ｓｔｅｐｐｕｌｓｅ  ｐｒｏｇｒａｍ）スキーム（ｓｃｈｅｍｅ）によって生成され、イレーズ電圧Ｖｅｒａは、ＩＳＰＥ（ｉｎｃｒｅｍｅｎｔａｌ  ｓｔｅｐ  ｐｕｌｓｅ  ｅｒａｓｅ）スキームによって生成され得る。
コントロールロジック５０は、アクセス制御回路２２の全般的な動作を制御し、デコーダ５２とコード発生器５４とを含む。デコーダ５２は、入力アドレス（すなわち、メモリコントローラから出力されたアドレス）と所定の基準アドレスとを比較し、コード発生器５４は、比較結果によって適当な制御コードＣ−ＣＯＤＥｉを発生させる。
【００７２】
例えば、メモリセルアレイ２０が、図２Ａに示された構造を有し、入力アドレスが、基準ワードラインのアドレスと同じである時、コントロールロジック５０は、前述した第１制御コードＣ−ＣＯＤＥ１と第２制御コードＣ−ＣＯＤＥ２とを自動で順次発生させる。しかし、入力アドレスが、基準ワードラインのアドレスと同じではない時、コントロールロジック５０は、単に第１制御コードＣ−ＣＯＤＥ１を発生させ、電源供給回路２８は、第１制御コードＣ−ＣＯＤＥ１に応答して、入力アドレスに相応する選択されたワードライン（例えば、ワードラインＷＬ０〜ＷＬ３０のうちの一つ）にプログラム電圧Ｖｐｇｍを供給する。
【００７３】
メモリセルアレイ２０が、図２Ｂに示された構造を有し、入力アドレスが、基準ワードラインのアドレスと同じである時、コントロールロジック５０は、前述した第１制御コードＣ−ＣＯＤＥ１と第３制御コードＣ−ＣＯＤＥ３とを自動で順次発生させる。しかし、入力アドレスが、基準ワードラインのアドレスと同じではない時、コントロールロジック５０は、単に第１制御コードＣ−ＣＯＤＥ１を発生させ、電源供給回路２８は、第１制御コードＣ−ＣＯＤＥ１に応答して、入力アドレスに相応する選択されたワードライン（例えば、ワードラインＷＬ０〜ＷＬ３０のうちの一つ）にプログラム電圧Ｖｐｇｍを供給する。
【００７４】
デコーダ５２は、電源供給回路２８に供給される制御信号を発生させるために使われる。例えば、入力アドレスが、基準ワードラインのアドレスと同じである時、デコーダ５２は、第１制御信号をコード発生器５４に出力し、図２Ａに示された第２サブブロックＳＢ２の部分イレーズ動作の間に、適当な電圧（例えば、０Ｖ）をワードラインＷＬ３２〜ＷＬ６３に供給されるように、第２制御信号をローデコーダ４０に伝送する。
【００７５】
他の実施形態として、入力アドレスが、基準ワードラインのアドレスと同じである時、デコーダ５２は、第１制御信号をコード発生器５４に出力し、図２Ｂに示された第３サブブロックＳＢ３に対する部分イレーズ動作の間に、中間電圧（例えば、０Ｖ）をワードラインＷＬ３２〜ＷＬ３３に供給され、適当な電圧、例えば、０ＶがワードラインＷＬ３４〜ＷＬ６３に供給されるように、第２制御信号をローデコーダ４０に伝送する。
カラムデコーダ６０は、コントロールロジック５０の制御下でカラムアドレスをデコードし（ｄｅｃｏｄｅ）、複数の対応する選択信号をＹ−ゲーティング回路８０に出力する。
【００７６】
ページバッファ及び感知増幅器（Ｓ／Ａ）ブロック７０は、それぞれがビットラインＢＬ１〜ＢＬｍのそれぞれに接続された複数のページバッファ７１−１〜７１−ｍを含む。複数のページバッファ７１−１〜７１−ｍのそれぞれは、コントロールロジック５０の制御によってプログラム動作の間に、ページデータをメモリセルアレイ２０にプログラムするためのライトドライバー（ｗｒｉｔｅ  ｄｒｉｖｅｒ）として動作することができる。また、複数のページバッファ７１−１〜７１−ｍのそれぞれは、コントロールロジック５０の制御によって読み出し動作の間に、または検証動作の間に、複数のビットラインＢＬ１〜ＢＬｍのそれぞれの電圧レベルを感知し、増幅することができる感知増幅器（Ｓ／Ａ）として動作することができる。
【００７７】
Ｙ−ゲーティング回路８０は、カラムデコーダ６０から出力された複数の選択信号に応答して、ページバッファ及び感知増幅器（Ｓ／Ａ）ブロック７０と入出力（Ｉ／Ｏ）ブロック９０との間でデータの伝送を制御することができる。
入出力ブロック９０は、外部装置から受信されたデータをＹ−ゲーティング回路８０に伝送するか、またはＹ−ゲーティング回路９０から出力されたデータを複数の入出力ピン（Ｉ／Ｏ  ｐｉｎｓ）またはデータバス（ｄａｔａ  ｂｕｓ）を通じて外部装置に伝送し得る。複数の入出力ピンは、プログラムアドレス、読み出しアドレス、またはイレーズアドレスのようなアドレス、プログラム命令、読み出し命令、またはイレーズ命令のような命令、及びデータを受信することができる。また、入出力ピンは、読み出し命令に応答して、データを外部に伝送し得る。アドレスは、カラムアドレス（ｃｏｌｕｍｎ  ａｄｄｒｅｓｓｅｓ）とローアドレス（ｒｏｗ  ａｄｄｒｅｓｓｅｓ）とを含む。
【００７８】
図５Ａは、図１に示された不揮発性メモリ装置の動作方法を説明するためのフローチャートを示す。図５Ｂは、命令シーケンスと図１に示された不揮発性メモリ装置の動作とを示す。図５Ｃは、図１に示された不揮発性メモリ装置の動作方法を説明するためのタイミング図の一実施形態を示す。図５Ａ〜図５Ｃを参照して、半導体装置の動作を説明すれば、次の通りである。
【００７９】
不揮発性メモリ装置５０が、パワーアップされた後、基準アドレスＷＬｒｅｆがデコーダ５２に設定される（ステップＳ１０）。基準アドレスＷＬｒｅｆの設定は、不揮発性メモリ装置１０のメモリセルアレイ２０の一部にある情報ブロックに保存された基準アドレスＷＬｒｅｆのｅヒューズ読み出し動作の実行によって行われる。
【００８０】
次いで、不揮発性メモリ装置１０は、入出力データバスを通じて外部装置、例えば、メモリコントローラからプログラム入力命令ＣＭＤ１、アドレスＡＤＤ、データＤＡＴＡ、及びプログラム確認命令ＣＭＤ２を受信する（ステップＳ２０）。図５Ａ及び図５Ｂは、順次受信された信号ＣＭＤ１、ＡＤＤ、ＤＡＴＡ及びＣＭＤ２を示す。しかし、このような信号のうちの二つまたはそれ以上の信号は並列入力され得る。
【００８１】
次に、不揮発性メモリ装置１０は、プログラム確認命令ＣＭＤ２に応答して、アドレスＡＤＤによって定義されたページにデータＤＡＴＡをプログラムする（図５ＡのステップＳ３０）。ステップＳ３０は、図５ＢのＰＧＭ１に対応する。前述したように、プログラム動作は、プログラム実行区間及びプログラム検証動作の検証区間を含む。
ページの全てのセルが、成功裏にプログラムされたものと検証された後、そして、ワードラインアドレスが、前述した基準アドレスＷＬｒｅｆに対応する場合（ステップＳ４０のＹＥＳ）、不揮発性メモリ装置１０は、メモリブロックＭＢのプログラムされていないサブブロック、例えば、図２Ａの第２サブブロックＳＢ２に対して自動で部分イレーズ動作を実行する。このような動作は、図５ＡのステップＳ５０と図５ＢＰＥＯとで表わされる。
【００８２】
図５Ｃを参照すると、チップイネーブル（ｃｈｉｐ  ｅｎａｂｌｅ）信号／ＣＥが、ロー（ｌｏｗ）で活性化され、命令ラッチイネーブル（ｃｏｍｍａｎｄ  ｌａｔｃｈ  ｅｎａｂｌｅ）信号ＣＬＥが、ハイ（ｈｉｇｈ）で活性化である間に、命令は、ライトイネーブル（ｗｒｉｔｅ  ｅｎａｂｌｅ）信号／ＷＥのトグル（ｔｏｇｇｌｅｓ）に基づいて不揮発性メモリ装置１０に入力される。
【００８３】
同様に、アドレスラッチイネーブル（ａｄｄｒｅｓｓ  ｌａｔｃｈ  ｅｎａｂｌｅ）信号ＡＬＥが、ライトイネーブル信号／ＷＥのトグルに基づいてハイで活性化される時、アドレスは、不揮発性メモリ装置１０に入力される。
また、データストローブ（ｄａｔａ  ｓｔｒｏｂｅ）信号ＤＱＳがトグルされる時、データは不揮発性メモリ装置１０に入力され、該入力されたデータは一時的に保存される。例えば、不揮発性メモリ装置のページバッファが保存される。図５Ｃに分離されたカラムアドレス信号ＣＡＤＤとローアドレス信号ＲＡＤＤとが示された。示された例で、ローアドレス信号ＲＡＤＤは、基準ワードライン、例えば、ワードラインＷＬ３１を確認するのに使う。
【００８４】
図５Ｃに示されたように、不揮発性メモリ装置１０が、ビジー（ｂｕｓｙ）状態にある時、これを外部装置、例えば、メモリコントローラに知らせるために不揮発性メモリ装置１０によって生成されたレディ／ビジーＲ＆Ｂ信号が示されている。
命令、アドレス信号、及びデータを受信した後、アドレス信号に含まれたローアドレス信号ＲＡＤＤが、基準ワードラインを指示すれば、不揮発性メモリ装置１０は、プログラム動作と部分イレーズ動作とを実行する。このような動作が行われる間に、レディ／ビジー信号Ｒ＆／Ｂは、“ビジー”状態にある。
【００８５】
図５Ｃで、“ｔＰＲＯＧ”は、基準ワードラインに対するプログラム動作を実行するための時間経過を表わし、“ｔＥＲＳ”は、部分イレーズ動作を実行するための時間経過を表わす。例えば、図２Ａの第２サブブロックＳＢ２の部分イレーズである。
【００８６】
図６は、図１に示された不揮発性メモリ装置の動作方法の動作シーケンスの一実施形態を示す。
まず、ステップＳ６１０で、基準ワードライン（または、ページ）アドレスＷｒｅｆが、不揮発性メモリ装置１０に設定される。前述したように、ステップＳ６１０は、例えば、不揮発性メモリ装置１０のパワーアップ時に、ｅヒューズ読み出し動作（ｒｅａｄ  ｏｐｅｒａｔｉｏｎ）の実行によって行われる。
【００８７】
不揮発性メモリ装置１０のメモリブロックＭＢのプログラミングが行われる場合、コントローラは、不揮発性メモリ装置１０のワードラインの順次プログラミングを始める。前述したように、プログラミングは、ＳＬＣプログラミング及び／またはＭＬＣプログラミングであり得る。このような順次プログラミングの間に、メモリコントローラは、基準アドレスＷｒｅｆに対応するプログラムアドレスを出力する（図６のステップＳ６２０）。
【００８８】
前述したように、プログラムアドレスが、基準アドレスＷｒｅｆに対応する時、ステップＳ６３０で不揮発性メモリ装置は、基準アドレスＷｒｅｆによって指定されたページをプログラムし、メモリブロックＭＢに残っているプログラムされていないワードラインの少なくとも一部に対する部分イレーズ動作を実行する。ステップＳ６４０で、（ｔＰＲＯＧ＋ｔＥＲＳ）の間に、レディ／ビジー信号Ｒ＆／Ｂは、“ロー”状態、すなわち、“ビジー”状態になる。
【００８９】
図６のステップＳ６５０で、メモリコントローラは、レディ／ビジー信号Ｒ＆／Ｂを監視し、レディ／ビジー信号Ｒ＆／Ｂが“ビジー”状態にある間に、他のプログラム命令の生成または出力を遅延させる。示されたように、メモリコントローラは、状態リード命令（ｓｔａｔｕｓ  ｒｅａｄ  ｃｏｍｍａｎｄ）を生成し、不揮発性メモリ装置１０は、状態リード命令に応答して、状態データ（ｓｔａｔｕｓ  ｄａｔａ）を出力することができる（ステップＳ６６０）。
時間区間ｔＰＲＯＧ＋ｔＥＲＳが終了した後、レディ／ビジー信号Ｒ＆／Ｂは、“ハイ”状態、すなわち、“レディ（ｒｅａｄｙ）”状態に設定され、ステップＳ６７０で、メモリコントローラは、メモリブロックＭＢの次のワードライン、例えば、Ｗｒｅｆ＋１に関連したプログラミング命令を生成させる。
【００９０】
前述した実施形態で、メモリコントローラから受信された部分イレーズ命令がない時、部分イレーズ動作は、不揮発性メモリ装置１０によって行われる。すなわち、不揮発性メモリ装置１０は、基準アドレスＷｒｅｆとメモリコントローラから受信されたプログラムアドレスＡＤＤとを比較し、基準アドレスＷｒｅｆがプログラムアドレスＡＤＤと一致する時、自動で部分イレーズ動作を行う。しかし、本発明の技術的思想は、図７Ａ〜図７Ｃの実施形態に限定されるものではない。
【００９１】
図７Ａは、図１に示された不揮発性メモリ装置の動作を制御するための命令シーケンスを示す。図７Ｂは、図１に示された不揮発性メモリ装置の動作方法を説明するためのタイミング図の他の実施形態を示す。
図７Ａを参照すると、不揮発性メモリ装置は、外部装置、例えば、メモリコントローラから入出力データバスを通じてプログラム入力命令ＣＭＤ１、アドレスＣＡＤＤ及びＲＡＤＤ１、データＤＡＴＡ、及びプログラム確認命令ＣＭＤ２を受信する。図７Ａは、順次受信された信号ＣＭＤ１、ＣＡＤＤ及びＲＡＤＤ１、ＤＡＴＡ、及びＣＭＤ２を表わす。このような信号のうちの二つまたはそれ以上の信号は、並列受信され得る。
そして、不揮発性メモリ装置は、プログラム確認命令ＣＭＤ２によって、ローアドレスＲＡＤＤ１によって定義されたページにデータＤＡＴＡをプログラムする。前述したように、プログラム動作は、プログラム実行区間及びプログラム確認動作の確認区間を含む。このような時間の間に、レディ／ビジー信号Ｒ＆／Ｂは、ビジー状態になる。
【００９２】
図７Ａで、ローアドレスＲＡＤＤ１が、基準アドレスＷｒｅｆに対応すると仮定する。基準ページの全てのセルが成功裏にプログラムされたと判断された後、レディ／ビジー信号Ｒ＆／Ｂは、レディ状態に設定され、不揮発性メモリ装置は、部分イレーズ入力命令Ｐ−ＥＲＳ１、ローアドレスＲＡＤＤ２、及び部分イレーズ確認命令Ｐ−ＥＲＳ２を受信する。この信号は、順次、及び／または並列受信され得る。
【００９３】
ローアドレスＲＡＤＤ２を参照して、前述したように、不揮発性メモリ装置は、メモリブロックの上位ワードラインに対する部分イレーズを実行する。ローアドレスＲＡＤＤ２は、ワードラインアドレスＷＬｒｅｆ＋１と一致するか、異なってもよい。部分イレーズ動作の間に、レディ／ビジー信号Ｒ＆／Ｂは、ビジー状態になる。
【００９４】
図７Ｂは、図７Ａの動作に対応し、プログラム動作と部分イレーズ動作とが分離されて行われるものを除けば、図７Ｂは、図５Ｃと同様である。すなわち、部分イレーズ入力命令Ｐ−ＥＲＳ１、ローアドレスＲＡＤＤ２、及び部分イレーズ確認命令Ｐ−ＥＲＳ２の受信は、時間区間ｔＰＲＯＧのプログラミング動作後、そして、時間区間ｔＥＲＳの部分イレーズ動作以前に発生する。
【００９５】
図７Ｃは、図１に示された不揮発性メモリ装置の動作方法の動作シーケンスの他の実施形態を示す。ステップＳ７１０で、基準ワードライン（または、ページ）アドレスＷｒｅｆは、不揮発性メモリ装置に設定される。前述したように、ステップＳ７１０は、不揮発性メモリ装置のパワーアップ時に、ｅヒューズ読み出し動作の実行によって行われる。ステップＳ７２０で、メモリコントローラは、不揮発性メモリ装置に設定された基準アドレスＷｒｅｆを読出す。
【００９６】
不揮発性メモリ装置１０のメモリブロックＭＢのプログラミングが行われる場合、メモリコントローラは、不揮発性メモリ装置のメモリブロックＭＢのワードラインを順次プログラミングし始める。前述したように、プログラミングは、ＳＬＣプログラミング及び／またはＭＬＣプログラミングであり得る。このような順次プログラミングの間に、メモリコントローラは、基準アドレスＷｒｅｆに対応するプログラムアドレスを発生させる（図７ＣのステップＳ７３０）。
【００９７】
前述したように、プログラムアドレスが、基準アドレスＷｒｅｆに対応する時、不揮発性メモリ装置は、基準アドレスＷｒｅｆによって指定されたページをプログラムする（ステップＳ７４０）。ｔＰＲＯＧの間に、レディ／ビジー信号Ｒ＆／Ｂは、“ロー”状態、すなわち、“ビジー”状態になる（ステップＳ７５０）。
【００９８】
図７ＣのステップＳ７６０で、メモリコントローラは、レディ／ビジー信号Ｒ＆／Ｂをモニタ（ｍｏｎｉｔｏｒ）し、レディ／ビジー信号Ｒ＆／Ｂが、“ビジー”状態にある間に、他のプログラム命令の発生を遅延する。図７Ｃに示されたように、メモリコントローラは、状態リード命令を発生させ、不揮発性メモリ装置は、状態リード命令に応答して、状態データを出力することができる（ステップＳ７７０）。
【００９９】
時間区間ｔＰＲＯＧが完了した後、レディ／ビジー信号Ｒ＆／Ｂは、“ハイ”状態、すなわち、“レディ”状態に設定され、メモリコントローラは、部分イレーズ命令と、Ｗｒｅｆ＋１に対応するアドレスとを発生させる（ステップＳ７８０）。ステップＳ７９０で、不揮発性メモリ装置は、メモリコントローラから出力された部分イレーズ命令に応答して、Ｗｒｅｆ＋１に対応するワードラインを含むメモリブロックＭＢにプログラムされていない残っているワードラインの少なくとも一部に対する部分イレーズ動作を実行する。ｔＥＲＳの間に、レディ／ビジー信号Ｒ＆／Ｂは、“ロー”状態、すなわち、“ビジー”状態になる。
【０１００】
図７ＣのステップＳ８００で、メモリコントローラは、レディ／ビジー信号Ｒ＆／Ｂをモニタし、レディ／ビジー信号Ｒ＆／Ｂが、“ビジー”状態にある間に、他のプログラム命令の発生を遅延する。メモリコントローラは、前述したように、状態リード命令を生成することができる。
時間区間ｔＥＲＳが完了した後、レディ／ビジー信号Ｒ＆／Ｂは、“ハイ”状態、すなわち、“レディ”状態に設定され、メモリコントローラは、プログラム命令と共にＷｒｅｆ＋１に対応するプログラムアドレスを生成することができる（ステップＳ８１０）。Ｗｒｅｆ＋１から残ったワードラインの順次プログラミングが進行する。
【０１０１】
図８は、図１に示された不揮発性メモリ装置を含むメモリシステムの一実施形態を示すブロック図である。メモリシステム１００は、携帯電話機、スマートフォン（ｓｍａｒｔｐｈｏｎｅ）、タブレットＰＣ（ｔａｂｌｅｔ  ｐｅｒｓｏｎａｌ  ｃｏｍｐｕｔｅｒ）、ＰＤＡ（ｐｅｒｓｏｎａｌ  ｄｉｇｉｔａｌ  ａｓｓｉｓｔａｎｔ）、または無線通信システムとして具現可能である。
【０１０２】
メモリシステム１００は、不揮発性メモリ装置１０と、不揮発性メモリ装置１０の動作を制御することができるメモリコントローラ１５０とを含む。メモリコントローラ１５０は、プロセッサ１１０の制御によって不揮発性メモリ装置１０のデータアクセス動作、例えば、プログラム動作、イレーズ動作、及び読み出し動作を制御することができる。
プログラム動作の間に、不揮発性メモリ装置１０とメモリコントローラ１５０は、先に説明された実施形態によって動作することができる。不揮発性メモリ装置１０にプログラムされたページデータは、プロセッサ１１０及び／またはメモリコントローラ１５０の制御下でディスプレイ１２０を通じて表示される。
【０１０３】
無線送受信器１３０は、アンテナＡＮＴを通じて無線信号を送受信することができる。無線送受信器１３０は、アンテナＡＮＴを通じて受信された無線信号をプロセッサ１１０によって処理され得る信号に変更することができる。したがって、プロセッサ１１０は、無線送受信器１３０から出力された信号を処理し、該処理された信号をメモリコントローラ１５０またはディスプレイ１２０に伝送し得る。メモリコントローラ１５０は、プロセッサ１１０によって処理された信号を不揮発性メモリ装置１０にプログラムすることができる。また、無線送受信器１３０は、プロセッサ１１０から出力された信号を無線信号に変更し、該変更された無線信号をアンテナＡＮＴを通じて外部装置に出力することができる。
【０１０４】
入力装置１４０は、プロセッサ１１０の動作を制御するための制御信号、またはプロセッサ１１０によって処理されるデータを入力することができる装置である。入力装置１４０は、タッチパッド（ｔｏｕｃｈ  ｐａｄ）、コンピュータマウス（ｃｏｍｐｕｔｅｒ  ｍｏｕｓｅ）、キーパッド（ｋｅｙｐａｄ）、またはキーボード（ｋｅｙｂｏａｒｄ）として具現可能である。
プロセッサ１１０は、メモリコントローラ１５０から出力されたデータ、無線送受信器１３０から出力されたデータ、または入力装置１４０から出力されたデータがディスプレイ１２０を通じて表示されるように、ディスプレイ１２０の動作を制御することができる。不揮発性メモリ装置の動作を制御することができるメモリコントローラ１５０は、プロセッサ１１０の一部として、または別途のチップとして具現可能である。
【０１０５】
図９は、図１に示された不揮発性メモリ装置を含むメモリシステムの他の実施形態を示すブロック図である。メモリシステム２００は、ＰＣ、タブレットＰＣ、ネットブック、ｅリーダー（ｅ−ｒｅａｄｅｒ）、ＰＤＡ、ＰＭＰ（ｐｏｒｔａｂｌｅ  ｍｕｌｔｉｍｅｄｉａ  ｐｌａｙｅｒ）、ＭＰ３プレーヤ、またはＭＰ４プレーヤとして具現可能である。
【０１０６】
メモリシステム２００は、不揮発性メモリ装置１０と、不揮発性メモリ装置のデータ処理動作を制御することができるメモリコントローラ２４０とを含む。不揮発性メモリ装置１０とメモリコントローラ１５０は、先に説明された実施形態によって動作することができる。プロセッサ２１０は、入力装置２２０を通じて入力されたデータによって不揮発性メモリ装置１０に保存されたデータをディスプレイ２３０を通じて表示する。入力装置２２は、タッチパッド、コンピュータマウス、キーパッド、またはキーボードのようなポインティング装置として具現可能である。
【０１０７】
プロセッサ２１０は、全般的なメモリシステム２００の動作とメモリコントローラ２４０の動作とを制御することができる。不揮発性メモリ装置１０の動作を制御することができるメモリコントローラ２４０は、プロセッサ２１０の一部として、または別途のチップとして具現可能である。
【０１０８】
図１０は、図１に示された不揮発性メモリ装置を含むメモリシステムのまた他の実施形態を示すブロック図である。メモリシステム３００は、メモリカード（ｍｅｍｏｒｙ  ｃａｒｄ）またはスマートカード（ｓｍａｒｔ  ｃａｒｄ）として具現可能である。メモリシステム３００は、不揮発性メモリ装置１０、メモリコントローラ３１０、及びカードインターフェース（ｃａｒｄ  ｉｎｔｅｒｆａｃｅ）３２０を含む。不揮発性メモリ装置１０とメモリコントローラ１５０は、先に説明された実施形態によって動作することができる。
【０１０９】
メモリコントローラ３１０は、不揮発性メモリ装置１０とカードインターフェース３２０との間でデータ交換を制御することができる。カードインターフェース３２０は、ＳＤ（ｓｅｃｕｒｅ  ｄｉｇｉｔａｌ）カードインターフェースまたはＭＭＣ（ｍｕｌｔｉ−ｍｅｄｉａ  ｃａｒｄ）インターフェースであり得るが、これに限定されるものではない。
カードインターフェース３２０は、ホスト（ｈｏｓｔ）３３０のプロトコル（ｐｒｏｔｏｃｏｌ）によってホスト３３０とメモリコントローラ３１０との間でデータ交換をインターフェースすることができる。カードインターフェース３２０は、ＵＳＢ（ｕｎｉｖｅｒｓａｌ  ｓｅｒｉａｌ  ｂｕｓ）プロトコル、またはＩＣ（ｉｎｔｅｒｃｈｉｐ）−ＵＳＢプロトコルをサポートできる。ここで、カードインターフェースとは、ホスト３３０が使うプロトコルをサポートできるハードウェア（ｈａｒｄｗａｒｅ）、ハードウェアに搭載されたソフトウェア（ｓｏｆｔｗａｒｅ）、または伝送信号方式を意味する。
【０１１０】
メモリシステム３００が、ＰＣ、タブレットＰＣ、デジタルカメラ、デジタルオーディオプレーヤー（ｄｉｇｉｔａｌ  ａｕｄｉｏ  ｐｌａｙｅｒ）、携帯電話機、コンソールビデオゲームハードウェア（ｃｏｎｓｏｌｅ  ｖｉｄｅｏ  ｇａｍｅ  ｈａｒｄｗａｒｅ）、またはデジタルセットトップボックス（ｄｉｇｉｔａｌ  ｓｅｔ−ｔｏｐ  ｂｏｘ）のようなホスト３３０に接続される時、ホスト３００のホストインターフェース３５０は、マイクロプロセッサ（ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ）３４０の制御によってカードインターフェース３２０とメモリコントローラ３１０とを通じて、不揮発性メモリ装置１０とデータ通信を行うことができる。
【０１１１】
図１１は、図１に示された不揮発性メモリ装置を含むメモリシステムのさらに他の実施形態を示すブロック図である。メモリシステム４００は、イメージ処理装置、例えば、デジタルカメラ、デジタルカメラ付き携帯電話機、デジタルカメラ付きスマートフォン、またはデジタルカメラ付きタブレットＰＣとして具現可能である。
【０１１２】
メモリシステム４００は、不揮発性メモリ装置１０と、不揮発性メモリ装置１０のデータ処理動作、例えば、プログラム動作、イレーズ動作、またはリード動作を制御することができるメモリコントローラ４４０を含む。不揮発性メモリ装置１０とメモリコントローラ１５０は、先に説明された実施形態によって動作することができる。メモリシステム４００に含まれたイメージセンサ４２０は、光学イメージをデジタル信号に変換し、該変換されたデジタル信号をプロセッサ４１０またはメモリコントローラ４４０に伝送する。プロセッサ４１０の制御によって変換されたデジタル信号は、ディスプレイ４３０を通じて表示されるか、またはメモリコントローラ４４０を通じて不揮発性メモリ装置１０に保存することができる。
【０１１３】
不揮発性メモリ装置１０に保存されたデータは、プロセッサ４１０またはメモリコントローラ４４０の制御によってディスプレイ４３０を通じて表示される。不揮発性メモリ装置１０の動作を制御することができるメモリコントローラ４４０は、プロセッサ４１０の一部、または別途のチップとして具現可能である。
【０１１４】
図１２は、図１に示された不揮発性メモリ装置を含むメモリシステムのさらに他の実施形態を示すブロック図である。メモリシステム５００は、不揮発性メモリ装置１０と、不揮発性メモリ装置１０の動作を制御することができるＣＰＵ（ｃｅｎｔｒａｌ  ｐｒｏｃｅｓｓｉｎｇ  ｕｎｉｔ）５１０とを含む。不揮発性メモリ装置１０とメモリコントローラ１５０は、先に説明された実施形態によって動作することができる。
【０１１５】
メモリシステム５００は、ＣＰＵ５１０の動作メモリとして使われるメモリ装置５５０を含む。メモリ装置５５０は、ＲＯＭ（ｒｅａｄ  ｏｎｌｙ  ｍｅｍｏｒｙ）のような不揮発性メモリとして具現され、ＳＲＡＭ（ｓｔａｔｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）のような不揮発性メモリとして具現可能である。メモリシステム５００に接続されたホストＨＯＳＴは、メモリインターフェース５２０とホストインターフェース５４０とを通じて、不揮発性メモリ装置１０とデータ通信を行うことができる。
【０１１６】
ＣＰＵ５１０の制御によってエラー訂正コード（ＥＣＣ：ｅｒｒｏｒ  ｃｏｒｒｅｃｔｉｏｎ  ｃｏｄｅ）ブロック５３０は、メモリインターフェース５２０を通じて不揮発性メモリ装置１０から出力されたデータに含まれたエラービットを検出し、エラービットを訂正し、エラー訂正されたデータをホストインターフェース５４０を通じてホストＨＯＳＴに伝送し得る。
【０１１７】
ＣＰＵ５１０は、バス５０１を通じてメモリインターフェース５２０、ＥＣＣブロック５３０、ホストインターフェース５４０、及びメモリ装置５５０の間でデータ通信を制御することができる。メモリシステム５００は、フラッシュメモリドライブ（ｆｌａｓｈ  ｍｅｍｏｒｙ  ｄｒｉｖｅ）、ＵＳＢメモリドライブ、ＩＣ−ＵＳＢメモリドライブ、またはメモリスティック（ｍｅｍｏｒｙ  ｓｔｉｃｋ）として具現可能である。
【０１１８】
図１３は、図１に示された不揮発性メモリ装置を含むメモリシステムのさらに他の実施形態を示すブロック図である。メモリシステム６００は、ＳＳＤ（ｓｏｌｉｄ  ｓｔａｔｅ  ｄｒｉｖｅ）のようなデータ保存システムとして具現可能である。
メモリシステム６００は、複数のメモリ装置１０、複数のメモリ装置１０のデータ処理動作を制御することができるメモリコントローラ６１０、ＤＲＡＭのような揮発性メモリ装置６３０、メモリコントローラ６１０とホスト６４０との間で送受信するデータを揮発性メモリ装置６３０に保存することを制御するバッファマネージャー（ｂｕｆｆｅｒｍａｎａｇｅｒ）６２０を含み得る。不揮発性メモリ装置１０とメモリコントローラ１５０は、先に説明された実施形態によって動作することができる。
【０１１９】
図１４は、図１３に示されたメモリシステムを含むデータ処理装置のブロック図を示す。図１３と図１４とを参照すると、データ処理装置７００は、ＲＡＩＤ（ｒｅｄｕｃｔａｎｔ  ａｒｒａｙ  ｏｆ  ｉｎｄｅｐｅｎｄｅｎｔ  ｄｉｓｋｓ）システムとして具現可能である。データ処理装置７００は、ＲＡＩＤコントローラ７１０と、複数のメモリシステム６００−１〜６００−ｎ（ｎは、自然数）とを含み得る。
【０１２０】
複数のメモリシステム６００−１〜６００−ｎのそれぞれは、図１３に示されたメモリシステム６００であり得る。複数のメモリシステム６００−１〜６００−ｎは、ＲＡＩＤアレイを構成することができる。データ処理装置７００は、ＰＣまたはＳＳＤとして具現可能である。
【０１２１】
プログラム動作の間に、ＲＡＩＤコントローラ７１０は、ホストから受信されたプログラム命令に応答して、ホストから出力されたプログラムデータをＲＡＩＤレベルによって複数のメモリシステム６００−１〜６００−ｎのうちの少なくとも何れか一つのメモリシステムに伝送し得る。リード動作の間に、ＲＡＩＤコントローラ７１０は、ホストから受信されたリード命令に応答して、複数のメモリシステム６００−１〜６００−ｎのうちの少なくとも何れか一つのメモリシステムから読出されたデータをホストに伝送し得る。
【０１２２】
本発明は、図面に示された一実施形態を参考にして説明されたが、これは例示的なものに過ぎず、当業者ならば、これより多様な変形及び均等な他実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されるべきである。
【産業上の利用可能性】
【０１２３】
本発明は、不揮発性メモリ装置、それらを含むシステム、及び該不揮発性メモリ装置をプログラミングする方法に利用され得る。
【符号の説明】
【０１２４】
１０：不揮発性メモリ装置
２０：メモリセルアレイ
２２：アクセス制御回路
２８：電圧供給回路
３０：電圧発生器
４０：ローデコーダ
５０：コントロールロジック
５２：デコーダ
５４：コード発生器
６０：カラムデコーダ
７０：ページバッファ＆感知増幅器ブロック
８０：Ｙ−ゲーティング回路
９０：入出力ブロック
【図１】
0005951253.tif 000003
【図２Ａ】
0005951253.tif 000004
【図２Ｂ】
0005951253.tif 000005
【図３】
0005951253.tif 000006
【図４】
0005951253.tif 000007
【図５Ａ】
0005951253.tif 000008
【図５Ｂ】
0005951253.tif 000009
【図５Ｃ】
0005951253.tif 000010
【図６】
0005951253.tif 000011
【図７Ａ】
0005951253.tif 000012
【図７Ｂ】
0005951253.tif 000013
【図７Ｃ】
0005951253.tif 000014
【図８】
0005951253.tif 000015
【図９】
0005951253.tif 000016
【図１０】
0005951253.tif 000017
【図１１】
0005951253.tif 000018
【図１２】
0005951253.tif 000019
【図１３】
0005951253.tif 000020
【図１４】
0005951253.tif 000021