(57)【特許請求の範囲】
【請求項１】
半導体ナノワイヤを形成する工程と、
前記半導体ナノワイヤの側面を覆うナノワイヤ絶縁層を形成して前記ナノワイヤ絶縁層で被覆された被覆ナノワイヤを形成する工程と、
基板の上のゲート電極形成領域の上に下部ゲート電極を形成する工程と、
前記下部ゲート電極の上に前記被覆ナノワイヤを交差させて配置する工程と、
前記下部ゲート電極および前記被覆ナノワイヤを覆って前記基板の上にネガ型の感光性を有するネガ型レジスト層を形成する工程と、
前記ネガ型レジスト層の上に、ポジ型の感光性を有するポジ型レジスト層を形成する工程と、
前記被覆ナノワイヤの両端部を含むソース・ドレイン形成領域の前記ポジ型レジスト層および前記ネガ型レジスト層に露光光を照射し、前記ソース・ドレイン形成領域のポジ型レジスト層は現像により溶解する状態とし、前記ソース・ドレイン形成領域の前記ネガ型レジスト層は、前記ポジ型レジスト層の現像では溶解しない状態の第１絶縁層とする工程と、
露光光が照射された後、前記ポジ型レジスト層を現像して前記ソース・ドレイン形成領域の前記ポジ型レジスト層に開口部を形成する工程と、
前記開口部における前記半導体ナノワイヤ上部の前記第１絶縁層および前記ナノワイヤ絶縁層を除去して前記半導体ナノワイヤを露出させる工程と、
前記開口部に金属材料を堆積することで、前記ナノワイヤ絶縁層を除去することで露出した前記半導体ナノワイヤの両端部に各々接続された前記金属材料よりなるソース電極およびドレイン電極を形成する工程と、
前記ソース電極および前記ドレイン電極の露出している面を酸化して第２絶縁層を形成する工程と、
前記第２絶縁層を形成した後、未露光部分の前記ポジ型レジスト層を除去する工程と、
前記ポジ型レジスト層を除去した後、前記ネガ型レジスト層を現像する工程と、
前記ネガ型レジスト層を現像処理した後、前記被覆ナノワイヤに交差して前記ソース電極および前記ドレイン電極の形成領域にオーバーラップする上部ゲート電極を形成する工程と
を備えることを特徴とする電界効果トランジスタの製造方法。
【請求項２】
請求項１記載の電界効果トランジスタの製造方法において、
前記ネガ型レジスト層は、ハイドロジェンシルセスキオキサンから構成され、
前記ポジ型レジスト層は、ポリメタクリル酸メチルから構成され、
前記露光光は、電子線である
ことを特徴とする電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体ナノワイアを用いた電界効果トランジスタの製造方法に関する。
【背景技術】
【０００２】
半導体ナノワイヤ（以下、単にナノワイヤとも言う）は、結晶成長によってボトムアップ的に得られる高品質な擬１次元物質である。この半導体ナノワイヤを伝導チャネルとして用いる電界効果トランジスタ（Field Effect Transistor:ＦＥＴ）が、次世代ナノエレクトロニクスデバイスの構成要素として有望視されている。ナノワイヤによるＦＥＴには、絶縁膜で覆われた導電性基板全体をゲート電極として用いるものやナノワイヤの上から絶縁膜を介してゲート電極を形成したものなどがあるが、これらは、主にナノワイヤの片側のみからゲート電界が作用する。
【０００３】
これに対し、絶縁膜を介してナノワイヤの周囲を完全に取り巻いたゲート電極を有するＦＥＴが提案されている（特許文献１参照）。このＦＥＴは、「ＧＡＡ（gate-all-around）  ＦＥＴ」などとも呼ばれており、大きな相互コンダクタンスを有し、ショートチャネル効果（short channel effect）を抑制し、Ｓ値（subthreshold slople）やＯＮ／ＯＦＦ比などの特性が改善できるという特徴を有する。
【０００４】
以下、上述したナノワイヤＦＥＴについて、図６Ａ，図６Ｂ，図６Ｃを用いて簡単に説明する。図６Ａ，図６Ｂは、ナノワイヤＦＥＴの一部構成を示す斜視図であり、図６Ｃは、図６Ａのａａ’線における断面を示す断面図である。
【０００５】
このナノワイヤＦＥＴは、半導体ナノワイヤ６０１，絶縁層６０２，基板６２１，第１下部ゲート電極６２２ａ，第２下部ゲート電極６２２ｂ，上部ゲート電極６２４、ソース電極６２５，およびドレイン電極６２６を備える。
【０００６】
第１下部ゲート電極６２２ａは、基板６２１のゲート電極形成領域の上に形成され、この上に、絶縁層６２１ａを介して半導体ナノワイヤ６０１が配置される。また、第２下部ゲート電極６２２ｂは、第１下部ゲート電極６２２ａの上に接触して形成された、第２下部ゲート電極６２２ｂの上に交差して配置されている。また、半導体ナノワイヤ６０１は、第２下部ゲート電極６２２ｂとの交差部の側面が絶縁層６０２で被覆されている。
【０００７】
ここで、第２下部ゲート電極６２２ｂは、第１下部ゲート電極６２２ａの上に接して形成されている。また、第１下部ゲート電極６２２ａのゲート長方向の長さは、第２下部ゲート電極６２２ｂのゲート長方向の長さより長く形成されている。第１下部ゲート電極６２２ａのゲート長方向の長さは、ソース・ドレイン間より長く形成し、ゲート長方向の両端が、ソース領域およびドレイン領域に重なる状態とされている。なお、ゲート長方向とは、よく知られているように、ソースとドレインとが配列されている方向のことである。
【０００８】
また、第２下部ゲート電極６２２ｂのゲート長方向の長さは、ソース・ドレイン間より短く形成し、ソース領域およびドレイン領域には重ならない状態とし、ソース電極６２５およびドレイン電極６２６と絶縁分離している。また、第１下部ゲート電極６２２ａの第２下部ゲート電極６２２ｂよりはみ出ている領域が、絶縁層６２１ａにより覆われている。
【０００９】
また、上部ゲート電極６２４は、半導体ナノワイヤ６０１を配置した基板６２１のゲート電極形成領域の上に、半導体ナノワイヤ６０１に絶縁層６０２を介して交差して第１下部ゲート電極６２２ａに重なる状態に形成されている。また、上部ゲート電極６２４と、第２下部ゲート電極６２２ｂが形成されている領域を挟む状態に、半導体ナノワイヤ６０１の両端部に各々接続し、ソース電極６２５およびドレイン電極６２６が形成されている。
【００１０】
このナノワイヤＦＥＴでは、ソース・ドレイン電極間に一定のドレイン電圧を印加してドレイン電流を流しておき、ゲート電極にゲート電圧を印加することにより、ドレイン電流を変調するＦＥＴ動作が可能となる。ゲート電極をＧＡＡ構造にしているため、ドレイン電流が０に近づくピンチオフ領域近傍で、ゲート電圧の変化に対して急峻にドレイン電流が変化する。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２０１３−１７９２７４号公報
【非特許文献】
【００１２】
【非特許文献１】S.A.Dayeh et al. , "III-V Nanowire Growth Mechanism: V/III Ratio and Temperature Effects", NANO LETTERS, vol.7, no.8, pp.2486-2490, 2007.
【非特許文献２】T. Tanaka et al. , "Vertical Surrounding Gate Transistors Using Single InAs Nanowires Grown on Si Substrates", Applied Physics Express, vol.3, 025003, 2010.
【発明の概要】
【発明が解決しようとする課題】
【００１３】
一般的に、ＦＥＴの駆動電流、すなわちゲート電極にゲート電圧を印加したときのドレイン電流を増大するには、ゲート長を極力短くして相互コンダクタンスを大きくすればよい。しかしながら、上述したナノワイヤＦＥＴでは、ソース電極６２５およびドレイン電極６２６と第２下部ゲート電極６２２ｂとの間の短絡を避けるために、第２下部ゲート電極６２２ｂのゲート長方向の長さを短くして領域６４０を設け、ソース領域およびドレイン領域には重ならない状態としている。
【００１４】
ここで、一般的な製造工程では、第２下部ゲート電極６２２ｂが先に形成され、第２下部ゲート電極６２２ｂが形成されている状態で、ソース電極６２５およびドレイン電極６２６を形成することになる。このため、ソース電極６２５およびドレイン電極６２６を形成するときに位置合わせ誤差を考慮すると、この誤差よりも領域６４０の幅を十分大きくとっておく必要がある。この結果、ソース・ドレイン間距離であるゲート長は、短くても２００ｎｍ程度にとどまっていた。このように、上述したナノワイヤＦＥＴでは、ゲート長を短くすることができないという課題があった。
【００１５】
本発明は、以上のような問題点を解消するためになされたものであり、ナノワイヤを用いたＦＥＴのゲート長をより短くできるようにすることを目的とする。
【課題を解決するための手段】
【００１６】
本発明に係る電界効果トランジスタの製造方法は、半導体ナノワイヤを形成する工程と、半導体ナノワイヤの側面を覆うナノワイヤ絶縁層を形成してナノワイヤ絶縁層で被覆された被覆ナノワイヤを形成する工程と、基板の上のゲート電極形成領域の上に下部ゲート電極を形成する工程と、下部ゲート電極の上に被覆ナノワイヤを交差させて配置する工程と、下部ゲート電極および被覆ナノワイヤを覆って基板の上にネガ型の感光性を有するネガ型レジスト層を形成する工程と、ネガ型レジスト層の上に、ポジ型の感光性を有するポジ型レジスト層を形成する工程と、被覆ナノワイヤの両端部を含むソース・ドレイン形成領域のポジ型レジスト層およびネガ型レジスト層に露光光を照射し、ソース・ドレイン形成領域のポジ型レジスト層は現像により溶解する状態とし、ソース・ドレイン形成領域のネガ型レジスト層は、ポジ型レジスト層の現像では溶解しない状態の第１絶縁層とする工程と、露光光が照射された後、ポジ型レジスト層を現像してソース・ドレイン形成領域のポジ型レジスト層に開口部を形成する工程と、開口部における半導体ナノワイヤ上部の第１絶縁層およびナノワイヤ絶縁層を除去して半導体ナノワイヤを露出させる工程と、開口部に金属材料を堆積することで、ナノワイヤ絶縁層を除去することで露出した半導体ナノワイヤの両端部に各々接続された金属材料よりなるソース電極およびドレイン電極を形成する工程と、ソース電極およびドレイン電極の露出している面を酸化して第２絶縁層を形成する工程と、第２絶縁層を形成した後、未露光部分のポジ型レジスト層を除去する工程と、ポジ型レジスト層を除去した後、ネガ型レジスト層を現像する工程と、ネガ型レジスト層を現像処理した後、被覆ナノワイヤに交差してソース電極およびドレイン電極の形成領域にオーバーラップする上部ゲート電極を形成する工程とを備える。
【００１７】
上記電界効果トランジスタの製造方法において、ネガ型レジスト層は、ハイドロジェンシルセスキオキサンから構成され、ポジ型レジスト層は、ポリメタクリル酸メチルから構成され、露光光は、電子線であればよい。
【発明の効果】
【００１８】
以上説明したことにより、本発明によれば、ナノワイヤを用いたＦＥＴのゲート長が、より短くできるようになるという優れた効果が得られる。
【図面の簡単な説明】
【００１９】
【図１Ａ】図１Ａは、本発明の実施の形態における電界効果トランジスタの製造方法を説明するための各工程における状態を示す構成図である。
【図１Ｂ】図１Ｂは、本発明の実施の形態における電界効果トランジスタの製造方法を説明するための各工程における状態を示す構成図である。
【図１Ｃ】図１Ｃは、本発明の実施の形態における電界効果トランジスタの製造方法を説明するための各工程における状態を示す構成図である。
【図１Ｄ】図１Ｄは、本発明の実施の形態における電界効果トランジスタの製造方法を説明するための各工程における状態を示す構成図である。
【図１Ｅ】図１Ｅは、本発明の実施の形態における電界効果トランジスタの製造方法を説明するための各工程における状態を示す構成図である。
【図１Ｆ】図１Ｆは、本発明の実施の形態における電界効果トランジスタの製造方法を説明するための各工程における状態を示す構成図である。
【図１Ｇ】図１Ｇは、本発明の実施の形態における電界効果トランジスタの製造方法を説明するための各工程における状態を示す構成図である。
【図１Ｈ】図１Ｈは、本発明の実施の形態における電界効果トランジスタの製造方法を説明するための各工程における状態を示す構成図である。
【図１Ｉ】図１Ｉは、本発明の実施の形態における電界効果トランジスタの製造方法を説明するための各工程における状態を示す構成図である。
【図１Ｊ】図１Ｊは、本発明の実施の形態における電界効果トランジスタの製造方法を説明するための各工程における状態を示す構成図である。
【図１Ｋ】図１Ｋは、本発明の実施の形態における電界効果トランジスタの製造方法を説明するための各工程における状態を示す構成図である。
【図１Ｌ】図１Ｌは、本発明の実施の形態における電界効果トランジスタの製造方法を説明するための各工程における状態を示す構成図である。
【図１Ｍ】図１Ｍは、本発明の実施の形態における電界効果トランジスタの製造方法を説明するための各工程における状態を示す構成図である。
【図１Ｎ】図１Ｎは、本発明の実施の形態における電界効果トランジスタの製造方法を説明するための各工程における状態を示す構成図である。
【図１Ｏ】図１Ｏは、本発明の実施の形態における電界効果トランジスタの製造方法を説明するための各工程における状態を示す構成図である。
【図２】図２は、本発明の実施の形態における電界効果トランジスタの構成を示す平面図（ａ），断面図（ｂ），（ｃ）である。
【図３】図３は、本発明の実施の形態における電界効果トランジスタの構成を示す斜視図である。
【図４】図４は、本発明の実施の形態における製造方法で実際に製造したナノワイヤＦＥＴの状態を示す走査電子顕微鏡写真である。
【図５】図５は、本発明の実施の形態における製造方法で実際に製造したナノワイヤＦＥＴにおけるドレイン電流のゲート電圧依存性（転送特性）を測定した結果を示す特性図である。
【図６Ａ】図６Ａは、ナノワイヤＦＥＴの一部構成を示す斜視図である。
【図６Ｂ】図６Ｂは、ナノワイヤＦＥＴの一部構成を示す斜視図である。
【図６Ｃ】図６Ｃは、ナノワイヤＦＥＴの一部構成を示す断面図である。
【発明を実施するための形態】
【００２０】
以下、本発明の実施の形態について図を参照して説明する。図１Ａ〜図１Ｏは、本発明の実施の形態における電界効果トランジスタの製造方法を説明するための各工程における状態を示す構成図である。図１Ａ，図１Ｃ，図１Ｄ，図１Ｅ，図１Ｎ，図１Ｏは、斜視図であり、図１Ｂ，図１Ｆ，図１Ｇ，図１Ｈ，図１Ｉ，図１Ｊ，図１Ｋ，図１Ｌ，図１Ｍは、一部断面図である。
【００２１】
まず、図１Ａに示すように、半導体ナノワイヤ１０１を形成する。例えば、ＩｎＡｓからなる成長基板１５１の上に、径が数１０ｎｍのＡｕなどの金属微粒子触媒（不図示）を配置し、ここに、トリメチルインジウム（ＴＭＩｎ）およびアルシン（ＡｓＨ3）を供給し、ＶＬＳ（Vapor-liquid-solid）法などを用いることで、ＩｎＡｓからなる半導体ナノワイヤ１０１が形成できる（非特許文献１参照）。また、金属微粒子触媒を使用することなく、パターニングした酸化膜を用いて選択成長を行うなど、別の手法を用いて半導体ナノワイヤを形成してもよい（非特許文献２参照）。
【００２２】
次に、図１Ｂに示すように、半導体ナノワイヤ１０１の側面（周面）を覆うナノワイヤ絶縁層１０２を形成し、ナノワイヤ絶縁層１０２で被覆された被覆ナノワイヤ１０３を形成する。例えば、前述したように、成長基板１５１にＩｎＡｓからなる半導体ナノワイヤ１０１が形成されている状態で、原子層堆積（Atomic Layer Deposition:ＡＬＤ）法を用い、Ａｌ2Ｏ3、ＨｆＯ2などの絶縁材料の層を、半導体ナノワイヤ１０１を覆って形成してナノワイヤ絶縁層１０２とすればよい。Ａｌ2Ｏ3やＨｆＯ2は、ゲート特性の向上に適した高誘電率を有する絶縁材料である。
【００２３】
よく知られているように、ＡＬＤ法は、原料となる有機化合物の１分子層を形成対象の表面に吸着させることによる成膜方法であり、均一な厚さの層を三次元形状の表面に形成することが可能である。このＡＬＤ法によれば、半導体ナノワイヤ１０１の全ての側面にナノワイヤ絶縁層１０２を形成することが容易である。なお、ＡＬＤ法に限るものではなく、スパッタ法を用いることで、半導体ナノワイヤ１０１の側面を覆う状態にナノワイヤ絶縁層１０２を形成することも可能である。
【００２４】
次に、図１Ｃに示すように、基板１２１の上に絶縁層１２１ａを形成し、絶縁層１２１ａ上のゲート電極形成領域の上に下部ゲート電極１２２を形成する。第１下部ゲート電極１２２は、一方向に延在する短冊状に形成すればよい。なお、第１下部ゲート電極１２２の延在している両端部は、端子１２３となる。基板１２１は、例えば、シリコン基板であればよく、この主表面に酸化シリコンなどの絶縁層１２１ａが形成されていればよい。また、基板１２１が絶縁材料から構成されていれば、絶縁層１２１ａはなくてもよい。
【００２５】
下部ゲート電極１２２の形成は、公知のリソグラフィー技術とリフトオフとにより行えばよい。例えば、絶縁層１２１ａの上に、電子ビーム露光により電極形成部に開口を備えるレジストパターンを形成し、この上に、層厚１０ｎｍ程度にＴｉ層およびＡｕ層を堆積する。この後、先に形成してあるレジストパターンを除去（リフトオフ）すれば、下部ゲート電極１２２が形成できる。
【００２６】
ここで、ゲート電極形成領域との相対的な位置関係が既知の合わせマーク（不図示）を、基板１２１に形成しておき、この合わせマークを基準とし、基板１２１の平面上で設計された箇所（ゲート電極形成領域）に、上述したレジストパターンを形成すればよい。例えば、金属蒸着およびリフトオフによって、予め合わせマークを形成しておけばよい。このようにすることで、ゲート電極形成領域に合わせて下部ゲート電極１２２が形成できる。これは、リソグラフィー技術の露光において、一般に用いられている方法である。なお、絶縁層１２１ａは、例えば、酸化シリコンをよく知られたＣＶＤ法により堆積することで形成できる。
【００２７】
次に、図１Ｄに示すように、下部ゲート電極１２２の上に被覆ナノワイヤ１０３を交差させて配置する。例えば、被覆ナノワイヤ１０３が形成されている成長基板１５１を、下部ゲート電極１２２が形成されている基板１２１に押し付け、成長基板１５１上の被覆ナノワイヤ１０３を、基板１２１の絶縁層１２１ａ上に転写することで、被覆ナノワイヤ１０３を基板１２１の上に配置すればよい。
【００２８】
また、複数の被覆ナノワイヤ１０３を成長基板１５１より分離し、これらをアルコールなどの溶媒中に入れ、ここに超音波を印加することで分散させた分散液を作製し、この分散液を基板１２１上に滴下し、溶媒を蒸発させることで、被覆ナノワイヤ１０３を基板１２１の上に配置してもよい。このように基板１２１の上に配置した複数の被覆ナノワイヤ１０３のいずれかが、下部ゲート電極１２２の上に交差して配置されるようになる。なお、図１Ｄでは、絶縁層１２１ａ上の他の領域に配置されているナノワイヤについては省略して図示していない。
【００２９】
次に、図１Ｅ，図１Ｆに示すように、下部ゲート電極１２２および被覆ナノワイヤ１０３を覆う状態に、絶縁層１２１ａの上にネガ型レジスト層１２４を形成し、ネガ型レジスト層１２４の上にポジ型レジスト層１２５を形成する。ネガ型レジスト層１２４は、電子線，紫外線などの露光光が照射された箇所が現像後に残る感光性を備えるものである。
【００３０】
ネガ型レジスト層１２４は、例えば、液体ガラス的な性質を有するＨＳＱ（hydrogen silsesquioxane：ハイドロジェンシルセスキオキサン）であればよい。ＨＳＱは、電子線を露光光源としたネガ型レジストであり、電子線が照射された箇所が、ＳｉＯxに変化する。ＨＳＱをスピンコート法により塗布し、例えば、１１０℃・３分の条件で加熱して溶媒などを揮発させることでネガ型レジスト層１２４を形成する。ネガ型レジスト層１２４は、下部ゲート電極１２２および被覆ナノワイヤ１０３などの下層の段差を、平坦化する状態に形成する。
【００３１】
上述したように、表面が平坦化された状態で形成されたネガ型レジスト層１２４の上に、例えば、ポリメタクリル酸メチル樹脂（Polymethyl methacrylate：ＰＭＭＡ）からなるポジ型レジスト層１２５を、スピンコート法などにより形成すればよい。ポジ型レジスト層１２５は、電子線，紫外線などの露光光が照射された箇所が、現像によって除去される感光性を備えるものである。ＰＭＭＡは、電子線を露光光源とした場合にポジ型となる材料である。なお、ＨＳＱによるネガ型レジスト層１２４の表面にＨＭＤＳ（1,1,1,3,3,3-hexamethyldisilazane）を塗布しておくことで、より良好な状態でＰＭＭＡが塗布できる。
【００３２】
次に、図１Ｇに示すように、被覆ナノワイヤ１０３の両端部のソース・ドレイン形成領域２０１に、電子線を照射（描画）し、ポジ型レジスト層１２５およびネガ型レジスト層１２４を同時に露光する。この露光（露光光の照射）により、ポジ型レジスト層１２５の電子線が照射された領域は、メチルイソブチルケトン（methyl isobutyl ketone；ＭＩＢＫ）などの現像液に溶解する状態となる。また、上記露光により、ネガ型レジスト層１２４の電子線が照射された領域は、ＨＳＱがＳｉＯxに変化する。ここで、上記露光により、ネガ型レジスト層１２４は、露光された領域（ソース・ドレイン形成領域２０１）が、ポジ型レジスト層１２５の現像では溶解しない状態とすることが重要である。ＨＳＱの場合、上記露光によりＳｉＯxとなるため、露光された領域が、ポジ型レジスト層１２５の現像では溶解しない状態となる。
【００３３】
以上のように電子線描画をした後、現像液としてＭＩＢＫを用いてポジ型レジスト層１２５を現像し、露光部分のポジ型レジスト層１２５を溶解除去する。これにより、図１Ｈに示すように、ソース・ドレイン形成領域２０１のポジ型レジスト層１２５に、開口部１２５ａが形成される。また、電子線が照射された箇所に、ＳｉＯxからなる絶縁層（第１絶縁層）１２６が形成される。なお、絶縁層１２６は、上述した現像により溶解することはなく、ポジ型レジスト層１２５の現像では、開口部１２５ａに絶縁層１２６の上面が露出する。
【００３４】
次に、よく知られたドライエッチングにより、開口部１２５ａに露出している絶縁層１２６の上部、およびこの領域のナノワイヤ絶縁層１０２を除去し、図１Ｉに示すように、開口部１２５ａにおいて、半導体ナノワイヤ１０１を露出させる。ここでは、開口部１２５ａにおける半導体ナノワイヤ１０１上部の絶縁層１２６、およびナノワイヤ絶縁層１０２を除去し、半導体ナノワイヤ１０１を露出させる。
【００３５】
次に、例えば、開口部１２５ａを形成したポジ型レジスト層１２５をマスクとし、真空蒸着法などによりＡｌを堆積することで、図１Ｊに示すように、金属層１２７を形成する。例えば、前述したドライエッチングを実施した装置を利用し、減圧（真空）状態を維持して上述したＡｌの堆積を行えばよい。
【００３６】
開口部１２５ａの領域では、金属層１２７が半導体ナノワイヤ１０１に接触して形成される。半導体ナノワイヤ１０１に接触して形成された部分の金属層１２７が、後述するように、ソース・ドレインとなる。また、絶縁層１２６が形成されているため、開口部１２５ａの内部に堆積された金属層１２７（ソース・ドレイン）が、下部ゲート電極１２２に接触することがない。このように、開口部１２５ａを形成したポジ型レジスト層１２５が、ソース・ドレイン形成のためのマスクパターン（鋳型）となり、ネガ型レジスト層１２４の露光された絶縁層１２６が、ソース・ドレインと下部ゲート電極１２２との短絡を回避している。
【００３７】
このように、本発明では、ソース・ドレインを形成するための鋳型（モールド）と、ソース・ドレインと下部ゲート電極１２２との間の短絡を回避するための絶縁層１２６とを、一度の露光により作製する点に特徴がある。このような特徴により、従来技術で行っていた複数回の描画（露光）を行うために必要な合わせ精度による制限を受けなくなることから、ゲート長の短いナノワイヤＦＥＴを実現することができる。
【００３８】
次に、金属層１２７の表面を酸化することで、図１Ｋに示すように、絶縁層（第２絶縁層）１２８を形成する。例えば、金属層１２７をＡｌから構成した場合、絶縁層１２８は、Ａｌ2Ｏ3から構成されたものとなる。
【００３９】
次に、開口部１２５ａを形成したポジ型レジスト層１２５をマスクとした状態で、例えば、スパッタリング法などにより酸化シリコンを堆積することで、図１Ｌに示すように、絶縁層１２９を形成する。
【００４０】
次に、アセトンなどによりＰＭＭＡを溶解することで、未露光部分のポジ型レジスト層１２５を除去（リフトオフ）し、また、ポジ型レジスト層１２５上の金属層１２７，絶縁層１２９などを同時に除去する。更に、現像液として水酸化テトラメチルアンモニウム（tetramethyl ammonium hydroxide；ＴＭＡＨ）を用い、ネガ型レジスト層１２４を現像する。上述したリフトオフおよび上記現像により、図１Ｍに示すように、電子線が照射されてＳｉxＯとなった絶縁層１２６が残り、また、ソース電極１２７ａおよびドレイン電極１２７ｂが得られる。また、上記リフトオフの後、ソース電極１２７ａおよびドレイン電極１２７ｂの側部などの露出面を酸化して絶縁層１２８ａを形成する。なお、半導体ナノワイヤ１０１の端部下部のネガ型レジスト層１２４は、絶縁層１２６で覆われているため、現像処理によっても溶解せずに残ることになる。
【００４１】
この結果、図１Ｍ，図１Ｎに示すような、ソース・ドレイン電極積層構造が完成する。実施の形態によれば、図１Ｍに示すように、被覆ナノワイヤ１０３の両端には、絶縁層１２６が接している。被覆ナノワイヤ１０３の両端部の領域は、ソース電極１２７ａおよびドレイン電極１２７ｂが接して配置された状態となる。一方、被覆ナノワイヤ１０３の下部に配置されている下部ゲート電極１２２のゲート長方向の側部は、絶縁層１２６によりソース電極１２７ａおよびドレイン電極１２７ｂより絶縁分離されている。
【００４２】
次に、電子ビーム描画によるマスクパターンの形成、Ｔｉ／Ａｕなどの金属材料の蒸着、およびマスクパターンの除去によりリフトオフにより、図１Ｏ，図２に示すように、上部ゲート電極１３０を形成する。ここで、上部ゲート電極１３０のゲート長方向端部の一部が、ソース・ドレイン領域にオーバーラップする（重なる）状態とする。また、上部ゲート電極１３０は、下部ゲート電極１２２に電気的に接続して形成する。なお、図２の（ａ）は、透視して状態を模式的に示す平面図であり、図２の（ｂ）は図２の（ａ）のｂｂ’線の断面を示し、図２の（ｃ）は図２の（ａ）のｃｃ’線の断面を示している。
【００４３】
ここで、図１Ｍにも示すように、ソース電極１２７ａおよびドレイン電極１２７ｂは、表面が絶縁層１２８で覆われ、また、ソース電極１２７ａおよびドレイン電極１２７ｂの上には、絶縁層１２９が形成されている。これにより、領域が重なるように上部ゲート電極１３０を形成しても、上部ゲート電極１３０とソース電極１２７ａおよびドレイン電極１２７ｂとが接触することがない。
【００４４】
また、実施の形態では、ソース電極１２７ａおよびドレイン電極１２７ｂを酸化して形成した絶縁層１２８に加えて絶縁層１２９を形成し、この上に、上部ゲート電極１３０がオーバーラップする状態としている。このため、上部ゲート電極１３０とソース電極１２７ａ，ドレイン電極１２７ｂとの間の絶縁分離がより安定的なものとなる。また、上部ゲート電極１３０とソース電極１２７ａ，ドレイン電極１２７ｂとの間の寄生容量を低減することができる。
【００４５】
図２に示すように、実施の形態におけるナノワイヤＦＥＴは、ナノワイヤ絶縁層１０２を介し、チャネルとなる半導体ナノワイヤ１０１が上下から上部ゲート電極１３０，下部ゲート電極１２２に挟まれたＧＡＡ構造になる。また、上部ゲート電極１３０，下部ゲート電極１２２が、ソース電極１２７ａおよびドレイン電極１２７ｂにオーバーラップしている。このため、ソース電極１２７ａとドレイン電極１２７ｂとの間の半導体ナノワイヤ１０１の周囲が、完全にゲート電極で取り巻かれた（覆われた）状態となる。これらのことにより、ゲート長は、セルフアライン的にソース・ドレイン電極間隔と等しくなる。また、この構造は、リソグラフィーの描画における位置合わせ精度による制限を受けないので、ゲート長もより短くできる。この結果、大きな相互コンダクタンスとドレイン電流の増大を実現することができる。
【００４６】
また、実施の形態によれば、チャネルとなるソース・ドレイン間の半導体ナノワイヤ１０１は、この周囲が全てゲート電極で覆われた状態となる。この構造により、一様に強いゲート電界が印加でき、ゲート電界の均一性が向上する。結果として、ナノワイヤＦＥＴのドレイン電流を増大させることができる。
【００４７】
ここで、図３の斜視図に示すように、基板１２１の上に、ソース電極引き出し線３０１，ドレイン電極引き出し線３０２を形成しておくとよい。この状態で、上述したようにナノワイヤＦＥＴを形成し、ソース電極１２７ａに連結電極３０３でソース電極引き出し線３０１を接続し、ドレイン電極１２７ｂに連結電極３０４でドレイン電極引き出し線３０２を接続すればよい。ソース電極１２７ａおよびドレイン電極１２７ｂは、前述したように、絶縁層で覆われているので、この絶縁層の一部を除去して各連結電極を接続すればよい。これら引き出し電極を用いることで、ナノワイヤチャネルへ電流を流すことができる。
【００４８】
次に、実際に作製したナノワイヤＦＥＴについて、図４を用いて説明する。図４は、本発明の実施の形態における製造方法で実際に製造したナノワイヤＦＥＴの状態を示す走査電子顕微鏡写真である。図４の（ａ）は、上部ゲート電極を形成する前の状態を示し、図４の（ｂ）は上部ゲート電極を形成した後の状態（完成状態）を示している。なお、ナノワイヤの径は７０ｎｍであり、この場合周長は２２０ｎｍとなる。また、ゲート長は１２０ｎｍである。
【００４９】
このナノワイヤＦＥＴにおけるドレイン電流のゲート電圧依存性（転送特性）を測定した結果について、図５に示す。この測定では、ドレイン電圧は０．１Ｖとした。なお、図５において、横軸は下部ゲート電極および上部ゲート電極に印加したゲート電圧を示し、右軸および左軸はドレイン電流を示している。また、左軸は対数軸での表記としている。
【００５０】
図５に示すように、比較的良好なＳ値１１０ｍＶ／ｄｅｃが得られている。また、閾値電圧から０．４Ｖのゲート電圧増加に伴うドレイン電流が１２μＡ、すなわち相互コンダクタンスが３０μＳ（周長で規格化すると１４０μＳ／μｍ）というトップクラスの値が得られた。この結果は、より短いゲート長のナノワイヤＦＥＴが実現でき、また、ゲート電界の均一性が改善した結果に基づくものである。このように、本発明によれば、優れたＦＥＴ特性を得られることが分かる。
【００５１】
なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。例えば、上述した実施の形態では、ネガ型レジストとしてＨＳＱ、ポジ型レジストとしてＰＭＭＡを用いることを説明してきたが、これらの材料に限定されるものではない。
【００５２】
ネガ型レジスト層は、絶縁性を備える所謂ネガ型の感光性材料でから構成されていればよい。また、ネガ型レジスト層は、この上層のポジ型レジスト層の現像時に、溶解などしない材料から構成されていればよい。また、ポジ型レジスト層は、所謂ポジ型の感光性材料から構成されていればよい。ただし、ネガ型レジストは、露光光の照射によりＳｉＯxのような安定な物質になるＨＳＱを用いることが望ましい。ＨＳＱを用いることで、後工程を経ても、安定な絶縁層を維持することができるからである。
【符号の説明】
【００５３】
１０１…半導体ナノワイヤ、１０２…ナノワイヤ絶縁層、１０３…被覆ナノワイヤ、１２１…基板、１２１ａ…絶縁層、１２２…下部ゲート電極、１２３…端子、１２４…ネガ型レジスト層、１２５…ポジ型レジスト層、１２５ａ…開口部、１２６…絶縁層（第１絶縁層）、１２７…金属層、１２７ａ…ソース電極、１２７ｂ…ドレイン電極、１２８…絶縁層（第２絶縁層）、１２９…絶縁層、１３０…上部ゲート電極、１５１…成長基板、２０１…ソース・ドレイン形成領域。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
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【図１Ｆ】
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【図１Ｇ】
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【図１Ｈ】
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【図１Ｉ】
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【図１Ｊ】
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【図１Ｋ】
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【図１Ｌ】
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【図１Ｍ】
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【図１Ｎ】
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【図１Ｏ】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図２】
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【図３】
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【図４】
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