(57)【特許請求の範囲】
【請求項１】
メモリ回路領域と、周辺回路領域とを有する半導体集積回路装置であって、
前記メモリ回路領域には、ビット線およびソース線が接続されたメモリセルが行列状に配置されたメモリセル領域と、メモリゲートコンタクト領域とが設けられており、
前記メモリセルは、
メモリウエル表面に形成され、前記ビット線が接続されたドレイン領域と、
前記メモリウエル表面に形成され、前記ソース線が接続されたソース領域と、
前記ドレイン領域および前記ソース領域間に形成され、前記メモリウエル上に下部メモリゲート絶縁膜、電荷蓄積層、上部メモリゲート絶縁膜、メモリゲート電極、および絶縁部材でなるキャップ膜の順で積層形成されたメモリゲート構造体と、
前記ドレイン領域および前記メモリゲート構造体間の前記メモリウエル上に第1選択ゲート絶縁膜を介して第1選択ゲート電極が形成され、かつ前記メモリゲート構造体の一の側壁に一の側壁スペーサを介して隣接した第1選択ゲート構造体と、
前記ソース領域および前記メモリゲート構造体間の前記メモリウエル上に第2選択ゲート絶縁膜を介して第2選択ゲート電極が形成され、かつ前記メモリゲート構造体の他の側壁に他の側壁スペーサを介して隣接した第2選択ゲート構造体とを備えており、
前記第1選択ゲート電極は、前記一の側壁スペーサに対してサイドウォール状に形成され、上面部にシリサイド層が形成された構成を有し、
前記第2選択ゲート電極は、前記他の側壁スペーサに対してサイドウォール状に形成され、上面部にシリサイド層が形成された構成を有し、
前記メモリゲートコンタクト領域には、前記メモリセル領域に形成された前記メモリゲート電極が延設されており、前記第1選択ゲート電極および前記第2選択ゲート電極が延設されておらず、
前記メモリゲートコンタクト領域では、前記メモリゲート電極に前記キャップ膜が設けられておらず、前記メモリゲート電極上にメモリゲートコンタクトが立設されている
ことを特徴とする半導体集積回路装置。
【請求項２】
前記メモリセルの前記キャップ膜は、
前記メモリゲート電極上に形成された下部キャップ膜と、
前記下部キャップ膜上に形成され、該下部キャップ膜とは異なる絶縁部材でなる上部キャップ膜とを含んだ積層構造からなる
ことを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記メモリ回路領域には、前記メモリセル領域および前記メモリゲートコンタクト領域間に選択ゲート電気的切断領域が設けられており、
前記選択ゲート電気的切断領域には、前記メモリセル領域に形成された前記メモリゲート電極が延設され、前記第1選択ゲート電極および前記第2選択ゲート電極とは異なる導電型の逆導電型半導体層が前記メモリゲート電極の側壁に設けられている
ことを特徴とする請求項１または２に記載の半導体集積回路装置。
【請求項４】
前記メモリ回路領域には、選択ゲート電気的切断領域が設けられ、前記メモリセル領域および前記選択ゲート電気的切断領域間に前記メモリゲートコンタクト領域が設けられており、
前記選択ゲート電気的切断領域には、前記メモリセル領域に形成された前記メモリゲート電極が延設され、前記第1選択ゲート電極および前記第2選択ゲート電極とは異なる導電型の逆導電型半導体層が前記メモリゲート電極の側壁に設けられている
ことを特徴とする請求項１または２に記載の半導体集積回路装置。
【請求項５】
前記メモリ回路領域には、前記第1選択ゲート電極に連設した一の選択ゲートコンタクト形成部と、前記第2選択ゲート電極に連設した他の選択ゲートコンタクト形成部とのうち少なくともいずれか一方が配置された選択ゲートコンタクト領域が設けられており、
前記選択ゲートコンタクト領域は、前記メモリセル領域と前記メモリゲートコンタクト領域との間に配置されている
ことを特徴とする請求項１〜４のいずれか１項に記載の半導体集積回路装置。
【請求項６】
第1選択ゲート電極上にシリサイド層を有した第1選択ゲート構造体と、第2選択ゲート電極上にシリサイド層を有した第2選択ゲート構造体と、前記第1選択ゲート構造体および前記第2選択ゲート構造体間に側壁スペーサを介して配置されたメモリゲート構造体とを備えたメモリセルが形成されるメモリ回路領域と、
周辺回路のロジックゲート構造体が形成される周辺回路領域と
を備えた半導体集積回路装置の製造方法であって、
下部ゲート絶縁膜、電荷蓄積層、上部ゲート絶縁膜、メモリゲート電極、および絶縁部材でなるキャップ膜の順でメモリウエル上に積層された前記メモリゲート構造体を、前記メモリ回路領域のメモリセル領域からメモリゲートコンタクト領域に亘って設け、前記メモリゲート構造体の対向する側壁にそれぞれ前記側壁スペーサを形成した後、層状の選択ゲート電極形成層を前記メモリセル領域に形成し、層状のロジックゲート電極形成層を前記周辺回路領域に形成する電極層形成工程と、
フォトマスクによりパターニングされたレジストにより前記メモリセル領域の前記選択ゲート電極形成層を覆い、前記メモリゲートコンタクト領域に配置された前記メモリゲート構造体の前記キャップ膜の表面を一部除去し、前記メモリゲートコンタクト領域の前記キャップ膜の膜厚を、前記メモリセル領域の前記キャップ膜の膜厚よりも薄くしつつ、前記レジストを用いて前記周辺回路領域の前記ロジックゲート電極形成層をパターニングして、前記ロジックゲート構造体のロジックゲート電極を形成するロジックゲート電極形成工程と、
フォトマスクを用いてパターニングされたレジストにより前記周辺回路領域を覆いつつ、前記メモリセル領域の前記選択ゲート電極形成層をエッチバックすることにより、一の前記側壁スペーサに沿ってサイドウォール状の前記第1選択ゲート電極を形成するとともに、前記第1選択ゲート電極から電気的に分離され、かつ他の前記側壁スペーサに沿ったサイドウォール状の前記第2選択ゲート電極を形成し、さらに前記メモリゲートコンタクト領域の前記キャップ膜の膜厚が、前記メモリセル領域の前記キャップ膜の膜厚よりも薄い状態で、前記メモリセル領域および前記メモリゲートコンタクト領域の各前記キャップ膜も除去してゆく選択ゲート電極形成工程とを備え、
前記選択ゲート電極形成工程では、
前記メモリセル領域に前記キャップ膜が残存し、前記メモリゲートコンタクト領域の前記キャップ膜が除去されて前記メモリゲートコンタクト領域に前記メモリゲート電極が露出する
ことを特徴とする半導体集積回路装置の製造方法。
【請求項７】
前記電極層形成工程の前には、前記メモリゲート電極上に絶縁部材でなる下部キャップ膜を形成し、前記下部キャップ膜とは異なる絶縁部材により前記下部キャップ膜上に上部キャップ膜を形成することにより、前記下部キャップ膜および前記上部キャップ膜が積層した前記キャップ膜を前記メモリゲート電極上に形成するキャップ膜形成工程を備え、
前記ロジックゲート電極形成工程では、
前記メモリゲートコンタクト領域にある前記上部キャップ膜の表面を一部除去して該上部キャップ膜の膜厚を、前記メモリセル領域の前記上部キャップ膜の膜厚よりも薄くし、
前記選択ゲート電極形成工程では、
前記メモリセル領域に前記上部キャップ膜を残存させ、前記メモリゲートコンタクト領域の前記上部キャップ膜を全て除去した後、前記メモリゲートコンタクト領域に露出した前記下部キャップ膜も除去することにより、前記メモリゲートコンタクト領域に前記メモリゲート電極を露出させる
ことを特徴とする請求項６に記載の半導体集積回路装置の製造方法。
【請求項８】
前記選択ゲート電極形成工程では、
前記メモリゲート電極周辺にあり、かつ前記第1選択ゲート電極および前記第2選択ゲート電極と連設した半導体層も除去され、
前記メモリゲート電極に前記メモリゲートコンタクトが立設可能な領域と、前記第1選択ゲート電極および前記第2選択ゲート電極を分断する物理的電極切断領域とが、同じ前記メモリゲートコンタクト領域に自己整合的に形成される
ことを特徴とする請求項６または７に記載の半導体集積回路装置の製造方法。
【請求項９】
第1選択ゲート電極上にシリサイド層を有した第1選択ゲート構造体と、第2選択ゲート電極上にシリサイド層を有した第2選択ゲート構造体と、前記第1選択ゲート構造体および前記第2選択ゲート構造体間に側壁スペーサを介して配置されたメモリゲート構造体とを備えたメモリセルが形成されるメモリ回路領域と、
周辺回路のロジックゲート構造体が形成される周辺回路領域と
を備えた半導体集積回路装置の製造方法であって、
下部ゲート絶縁膜、電荷蓄積層、上部ゲート絶縁膜、メモリゲート電極、および絶縁部材でなるキャップ膜の順でメモリウエル上に積層された前記メモリゲート構造体を、前記メモリ回路領域のメモリセル領域からメモリゲートコンタクト領域に亘って設け、前記メモリゲート構造体の対向する側壁にそれぞれ前記側壁スペーサを形成した後、層状の選択ゲート電極形成層を前記メモリセル領域に形成し、層状のロジックゲート電極形成層を前記周辺回路領域に形成する電極層形成工程と、
フォトマスクによりパターニングされたレジストにより前記周辺回路領域を覆いつつ、前記メモリセル領域の前記選択ゲート電極形成層をエッチバックすることにより、一の前記側壁スペーサに沿ってサイドウォール状の前記第1選択ゲート電極を形成するとともに、前記第1選択ゲート電極から電気的に分離され、かつ他の前記側壁スペーサに沿ったサイドウォール状の前記第2選択ゲート電極を形成し、さらに前記メモリ回路領域の前記キャップ膜の表面を一部除去して前記キャップ膜の膜厚を薄くする選択ゲート電極形成工程と、
フォトマスクによりパターニングされたレジストにより前記メモリセル領域を覆い、前記メモリゲートコンタクト領域の前記キャップ膜を除去してゆき、さらに前記レジストを用いて前記周辺回路領域の前記ロジックゲート電極形成層もパターニングして、前記ロジックゲート構造体のロジックゲート電極を形成するロジックゲート電極形成工程とを備え、
前記ロジックゲート電極形成工程では、
前記メモリセル領域に前記キャップ膜を残存させつつ、前記メモリゲートコンタクト領域の前記キャップ膜を除去して前記メモリゲートコンタクト領域に前記メモリゲート電極を露出させる
ことを特徴とする半導体集積回路装置の製造方法。
【請求項１０】
前記電極層形成工程の前には、前記メモリゲート電極上に絶縁部材でなる下部キャップ膜を形成し、前記下部キャップ膜とは異なる絶縁部材により前記下部キャップ膜上に上部キャップ膜を形成することにより、前記下部キャップ膜および前記上部キャップ膜が積層した前記キャップ膜を前記メモリゲート電極上に形成するキャップ膜形成工程を備え、
前記選択ゲート電極形成工程では、
前記メモリセル領域および前記メモリゲートコンタクト領域の各前記上部キャップ膜の表面を一部除去して該上部キャップ膜の膜厚を薄くし、
前記ロジックゲート電極形成工程では、
前記メモリセル領域に前記上部キャップ膜を残存させ、前記メモリゲートコンタクト領域の前記上部キャップ膜を全て除去した後、前記メモリゲートコンタクト領域に露出した前記下部キャップ膜も除去することにより、前記メモリゲートコンタクト領域に前記メモリゲート電極を露出させる
ことを特徴とする請求項９に記載の半導体集積回路装置の製造方法。
【請求項１１】
前記ロジックゲート電極形成工程では、
前記メモリゲート電極周辺にあり、かつ前記第1選択ゲート電極および前記第2選択ゲート電極と連設した半導体層も除去され、
前記メモリゲート電極に前記メモリゲートコンタクトが立設可能な領域と、前記第1選択ゲート電極および前記第2選択ゲート電極を分断する物理的電極切断領域とが、同じ前記メモリゲートコンタクト領域に自己整合的に形成される
ことを特徴とする請求項９または１０に記載の半導体集積回路装置の製造方法。
【請求項１２】
前記選択ゲート電極形成工程では、
前記レジストにより、前記選択ゲート電極形成層を一部残存させることにより、前記第1選択ゲート電極に連設し、かつ平面部を有した一の選択ゲートコンタクト形成部を形成するとともに、前記第2選択ゲート電極に連設し、かつ平面部を有した他の選択ゲートコンタクト形成部を形成する
ことを特徴とする請求項６〜１１のいずれか１項に記載の半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセル、半導体集積回路装置、および半導体集積回路装置の製造方法に関する。
【背景技術】
【０００２】
従来、特開2011-129816号公報（特許文献1）には、2つの選択ゲート構造体間にメモリゲート構造体が配置されたメモリセルが開示されている（特許文献1、図１５参照）。実際上、このメモリセルでは、ビット線が接続されたドレイン領域と、ソース線が接続されたソース領域とを備え、これらドレイン領域およびソース領域間のメモリウエル上に、一の選択ゲート構造体、メモリゲート構造体および他の選択ゲート構造体が順に配置形成されている。かかる構成でなるメモリセルには、メモリゲート構造体に電荷蓄積層が設けられており、当該電荷蓄積層に電荷を注入することでデータが書き込まれたり、或いは、電荷蓄積層内の電荷を引き抜くことでデータが消去され得るようになされている。
【０００３】
実際上、このようなメモリセルでは、電荷蓄積層に電荷を注入する場合、ソース線に接続された他の選択ゲート構造体で電圧を遮断しつつ、ビット線からの低電圧のビット電圧を一の選択ゲート構造体を介してメモリゲート構造体のチャネル層に印加する。この際、メモリゲート構造体には、メモリゲート電極に高電圧のメモリゲート電圧が印加され、ビット電圧とメモリゲート電圧との電圧差により生じる量子トンネル効果によって電荷蓄積層に電荷を注入し得る。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開2011-129816号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献1に示す従来のメモリセルでは、層状に形成された一の選択ゲート構造体と、同じく層状に形成された他の選択ゲート構造体との間に配置されるメモリゲート構造体が、これら選択ゲート構造体上に乗り上げるように形成されていることから（特許文献1、図１５参照）、中央のメモリゲート構造体が両側の選択ゲート構造体に比べて上方に突出してしまい、その分、小型化し得ないという問題があった。
【０００６】
ところで、このようなメモリセルでは、各選択ゲート構造体の選択ゲート電極上や、メモリゲート構造体のメモリゲート電極上にそれぞれシリサイド層が形成されているが、小型化を図る場合であっても、これら選択ゲート電極上の各シリサイド層が、隣接するメモリゲート電極上のシリサイド層と近接することになると、製造プロセスによる製品のバラつきが生じた際、シリサイド層を介して選択ゲート構造体とメモリゲート構造体とがショートしてしまうショート不良が生じる虞があるという問題があった。
【０００７】
そこで、本発明は以上の点を考慮してなされたもので、従来よりも小型化を図りつつ、メモリゲート電極のショート不良を防止し得るメモリセル、半導体集積回路装置、および半導体集積回路装置の製造方法を提案することを目的とする。
【課題を解決するための手段】
【０００８】
かかる課題を解決するため本発明のメモリセルは、メモリウエル表面に形成され、ビット線が接続されたドレイン領域と、前記メモリウエル表面に形成され、ソース線が接続されたソース領域と、前記ドレイン領域および前記ソース領域間に形成され、前記メモリウエル上に下部メモリゲート絶縁膜、電荷蓄積層、上部メモリゲート絶縁膜、メモリゲート電極、および絶縁部材でなるキャップ膜の順で積層形成されたメモリゲート構造体と、前記ドレイン領域および前記メモリゲート構造体間の前記メモリウエル上に第1選択ゲート絶縁膜を介して第1選択ゲート電極が形成され、かつ前記メモリゲート構造体の一の側壁に一の側壁スペーサを介して隣接した第1選択ゲート構造体と、前記ソース領域および前記メモリゲート構造体間の前記メモリウエル上に第2選択ゲート絶縁膜を介して第2選択ゲート電極が形成され、かつ前記メモリゲート構造体の他の側壁に他の側壁スペーサを介して隣接した第2選択ゲート構造体とを備えており、前記第1選択ゲート電極は、前記一の側壁スペーサに対してサイドウォール状に形成され、上面部にシリサイド層が形成された構成を有し、前記第2選択ゲート電極は、前記他の側壁スペーサに対してサイドウォール状に形成され、上面部にシリサイド層が形成された構成を有することを特徴とする。
【０００９】
また、本発明の半導体集積回路装置は、ビット線およびソース線が接続されたメモリセルが行列状に配置された半導体集積回路装置であって、前記メモリセルが請求項１または２に記載のメモリセルであり、前記メモリセルが配置されたメモリ回路領域の周辺には、周辺回路が設けられた周辺回路領域を有することを特徴とする。
【００１０】
また、本発明の半導体集積回路装置の製造方法は、第1選択ゲート電極上にシリサイド層を有した第1選択ゲート構造体と、第2選択ゲート電極上にシリサイド層を有した第2選択ゲート構造体と、前記第1選択ゲート構造体および前記第2選択ゲート構造体間に側壁スペーサを介して配置されたメモリゲート構造体とを備えたメモリセルが形成されるメモリ回路領域と、周辺回路のロジックゲート構造体が形成される周辺回路領域とを備えた半導体集積回路装置の製造方法であって、下部ゲート絶縁膜、電荷蓄積層、上部ゲート絶縁膜、メモリゲート電極、および絶縁部材でなるキャップ膜の順でメモリウエル上に積層された前記メモリゲート構造体を、前記メモリ回路領域のメモリセル領域からメモリゲートコンタクト領域に亘って設け、前記メモリゲート構造体の対向する側壁にそれぞれ前記側壁スペーサを形成した後、層状の選択ゲート電極形成層を前記メモリセル領域に形成し、層状のロジックゲート電極形成層を前記周辺回路領域に形成する電極層形成工程と、フォトマスクによりパターニングされたレジストにより前記メモリセル領域の前記選択ゲート電極形成層を覆い、前記メモリゲートコンタクト領域に配置された前記メモリゲート構造体の前記キャップ膜の表面を一部除去し、前記メモリゲートコンタクト領域の前記キャップ膜の膜厚を、前記メモリセル領域の前記キャップ膜の膜厚よりも薄くしつつ、前記レジストを用いて前記周辺回路領域の前記ロジックゲート電極形成層をパターニングして、前記ロジックゲート構造体のロジックゲート電極を形成するロジックゲート電極形成工程と、フォトマスクを用いてパターニングされたレジストにより前記周辺回路領域を覆いつつ、前記メモリセル領域の前記選択ゲート電極形成層をエッチバックすることにより、一の前記側壁スペーサに沿ってサイドウォール状の前記第1選択ゲート電極を形成するとともに、前記第1選択ゲート電極から電気的に分離され、かつ他の前記側壁スペーサに沿ったサイドウォール状の前記第2選択ゲート電極を形成し、さらに前記メモリゲートコンタクト領域の前記キャップ膜の膜厚が、前記メモリセル領域の前記キャップ膜の膜厚よりも薄い状態で、前記メモリセル領域および前記メモリゲートコンタクト領域の各前記キャップ膜も除去してゆく選択ゲート電極形成工程とを備え、前記選択ゲート電極形成工程では、前記メモリセル領域に前記キャップ膜が残存し、前記メモリゲートコンタクト領域の前記キャップ膜が除去されて前記メモリゲートコンタクト領域に前記メモリゲート電極が露出することを特徴とする。
【００１１】
また、本発明の半導体集積回路装置の製造方法は、第1選択ゲート電極上にシリサイド層を有した第1選択ゲート構造体と、第2選択ゲート電極上にシリサイド層を有した第2選択ゲート構造体と、前記第1選択ゲート構造体および前記第2選択ゲート構造体間に側壁スペーサを介して配置されたメモリゲート構造体とを備えたメモリセルが形成されるメモリ回路領域と、周辺回路のロジックゲート構造体が形成される周辺回路領域とを備えた半導体集積回路装置の製造方法であって、下部ゲート絶縁膜、電荷蓄積層、上部ゲート絶縁膜、メモリゲート電極、および絶縁部材でなるキャップ膜の順でメモリウエル上に積層された前記メモリゲート構造体を、前記メモリ回路領域のメモリセル領域からメモリゲートコンタクト領域に亘って設け、前記メモリゲート構造体の対向する側壁にそれぞれ前記側壁スペーサを形成した後、層状の選択ゲート電極形成層を前記メモリセル領域に形成し、層状のロジックゲート電極形成層を前記周辺回路領域に形成する電極層形成工程と、フォトマスクによりパターニングされたレジストにより前記周辺回路領域を覆いつつ、前記メモリセル領域の前記選択ゲート電極形成層をエッチバックすることにより、一の前記側壁スペーサに沿ってサイドウォール状の前記第1選択ゲート電極を形成するとともに、前記第1選択ゲート電極から電気的に分離され、かつ他の前記側壁スペーサに沿ったサイドウォール状の前記第2選択ゲート電極を形成し、さらに前記メモリ回路領域の前記キャップ膜の表面を一部除去して前記キャップ膜の膜厚を薄くする選択ゲート電極形成工程と、フォトマスクによりパターニングされたレジストにより前記メモリセル領域を覆い、前記メモリゲートコンタクト領域の前記キャップ膜を除去してゆき、さらに前記レジストを用いて前記周辺回路領域の前記ロジックゲート電極形成層をパターニングして、前記ロジックゲート構造体のロジックゲート電極を形成するロジックゲート電極形成工程とを備え、前記ロジックゲート電極形成工程では、前記メモリセル領域に前記キャップ膜を残存させつつ、前記メモリゲートコンタクト領域の前記キャップ膜を除去して前記メモリゲートコンタクト領域に前記メモリゲート電極を露出させることを特徴とする。
【発明の効果】
【００１２】
本発明のメモリセル、半導体集積回路装置、および半導体集積回路装置の製造方法では、第1選択ゲート電極と第2選択ゲート電極とを、メモリゲート構造体の側壁に沿ってサイドウォール状に形成したことから、第1選択ゲート電極および第2選択ゲート電極にメモリゲート構造体が乗り上げずに、メモリゲート構造体、第1選択ゲート構造体および第2選択ゲート構造体の高さを揃えることができるので、第1選択ゲート電極および第2選択ゲート電極からメモリゲート構造体が突出しない分、従来よりも小型化を図り得るメモリセルを実現できる。
【００１３】
また、本発明のメモリセル、半導体集積回路装置、および半導体集積回路装置の製造方法では、メモリゲート電極上に所定膜厚でなるキャップ膜を設けたことから、第1選択ゲート電極上のシリサイド層や、第2選択ゲート電極上のシリサイド層をキャップ膜の膜厚分だけメモリゲート電極から遠ざけることができるので、メモリゲート電極に対して、第1選択ゲート電極上および第2選択ゲート電極上のシリサイド層が接触し難くなり、その分、メモリゲート電極のショート不良を防止し得るメモリセルを実現できる。
【図面の簡単な説明】
【００１４】
【図１】本発明のメモリセルの断面構成を示す概略図である。
【図２】本発明のメモリセルが設けられた半導体集積回路装置の平面レイアウトを示す概略図である。
【図３】半導体集積回路装置の製造工程（1）を示す概略図である。
【図４】図４Ａは、図３のA1-A1´部分の断面構成を示す概略図であり、図４Ｂは、図３のB1-B1´部分の断面構成を示す概略図であり、図４Ｃは、図３のC1-C1´部分の断面構成を示す概略図であり、図４Ｄは、図３のD1-D1´部分の断面構成を示す概略図である。
【図５】半導体集積回路装置の製造工程（2）を示す概略図である。
【図６】図６Ａは、図５のA2-A2´部分の断面構成を示す概略図であり、図６Ｂは、図５のB2-B2´部分の断面構成を示す概略図であり、図６Ｃは、図５のC2-C2´部分の断面構成を示す概略図であり、図６Ｄは、図５のD2-D2´部分の断面構成を示す概略図である。
【図７】半導体集積回路装置の製造工程（3）を示す概略図である。
【図８】図８Ａは、図７のA3-A3´部分の断面構成を示す概略図であり、図８Ｂは、図７のB3-B3´部分の断面構成を示す概略図であり、図８Ｃは、図７のC3-C3´部分の断面構成を示す概略図であり、図８Ｄは、図７のD3-D3´部分の断面構成を示す概略図である。
【図９】半導体集積回路装置の製造工程（4）を示す概略図である。
【図１０】他の実施の形態による半導体集積回路装置の製造工程（1）を示す概略図である。
【図１１】図１１Ａは、図１０のA4-A4´部分の断面構成を示す概略図であり、図１１Ｂは、図１０のB4-B4´部分の断面構成を示す概略図であり、図１１Ｃは、図１０のC4-C4´部分の断面構成を示す概略図であり、図１１Ｄは、図１０のD4-D4´部分の断面構成を示す概略図である。
【図１２】他の実施の形態による半導体集積回路装置の製造工程（2）を示す概略図である。
【図１３】図１３Ａは、図１２のA5-A5´部分の断面構成を示す概略図であり、図１３Ｂは、図１２のB5-B5´部分の断面構成を示す概略図であり、図１３Ｃは、図１２のC5-C5´部分の断面構成を示す概略図であり、図１３Ｄは、図１２のD5-D5´部分の断面構成を示す概略図である。
【図１４】他の実施の形態によるメモリセルの断面構成を示す概略図である。
【図１５】他の実施の形態による半導体集積回路装置の平面レイアウトを示す概略図である。
【発明を実施するための形態】
【００１５】
以下、本発明を実施するための形態について説明する。なお、説明は以下に示す順序とする。
＜１．メモリセルの構成＞
１−１．データの書き込み手法
１−１−１．第1の書き込み手法
１−１−２．第2の書き込み手法
１−１−３．その他の動作
＜２．半導体集積回路装置の平面レイアウト＞
＜３．半導体集積回路装置の製造方法＞
＜４．作用および効果＞
＜５．他の実施の形態による半導体集積回路装置の製造方法＞
＜６．他の実施の形態＞
【００１６】
（１）メモリセルの構成
図１において、2bは本発明によるメモリセルを示す。メモリセル2bは、例えばP型Si等でなる基板20上にN型のディープウエル層DWを介してP型のメモリウエルMWが形成された構成を有しており、N型のトランジスタ構造を形成するメモリゲート構造体4と、N型のMOS（Metal-Oxide-Semiconductor）トランジスタ構造を形成する第1選択ゲート構造体5と、同じくN型のMOSトランジスタ構造を形成する第2選択ゲート構造体6とが当該メモリウエルMW上に形成されている。
【００１７】
メモリウエルMWの表面には、第1選択ゲート構造体5の一端にあるドレイン領域34bと、第2選択ゲート構造体6の一端にあるソース領域31bとが所定距離を空けて形成されており、ドレイン領域34bにビット線BLが接続されているとともに、ソース領域31bにソース線SLが接続されている。なお、メモリウエルMW表面には、低濃度ドレイン領域34aがドレイン領域34bと隣接するように形成され、第1選択ゲート構造体5の側壁に沿って形成されたサイドウォールSWが、当該低濃度ドレイン領域34a上に配置され得る。また、メモリウエルMW表面には、低濃度ソース領域31aがソース領域31bと隣接するように形成され、第2選択ゲート構造体6の側壁に沿って形成されたサイドウォールSWが、当該低濃度ソース領域31a上に配置され得る。
【００１８】
なお、この実施の形態の場合、これら低濃度ドレイン領域34aおよび低濃度ソース領域31aは、不純物濃度が1.0E21/cm3以上に選定されており、一方、メモリウエルMWは、チャネル層が形成される表面領域（例えば、表面から50［nm］までの領域）の不純物濃度が1.0E19/cm3以下、好ましくは3.0E18/cm3以下に選定されている。
【００１９】
メモリゲート構造体4は、低濃度ドレイン領域34aおよび低濃度ソース領域31a間のメモリウエルMW上に、SiO2等の絶縁部材からなる下部ゲート絶縁膜24aを介して、例えば窒化シリコン（Si3N4）や、酸窒化シリコン(SiON)、アルミナ(Al2O3)、ハフニア(HfO2)等でなる電荷蓄積層ECを有しており、さらに、この電荷蓄積層EC上に、同じく絶縁部材でなる上部ゲート絶縁膜24bを介してメモリゲート電極MGを有している。これによりメモリゲート構造体4は、下部ゲート絶縁膜24aおよび上部ゲート絶縁膜24bによって、電荷蓄積層ECがメモリウエルMWおよびメモリゲート電極MGから絶縁された構成を有する。
【００２０】
かかる構成に加えて、メモリゲート構造体4には、絶縁部材により形成されたキャップ膜CP1がメモリゲート電極MG上に形成されており、第1選択ゲート構造体5の上面にあるシリサイド層S1と、第2選択ゲート構造体6の上面にあるシリサイド層S2とが、当該キャップ膜CP1の膜厚分だけメモリゲート電極MGの上面から遠ざかるように形成されている。このようにメモリセル2bが形成される領域のメモリゲート電極MGは、上面にシリサイド層が形成されておらず、キャップ膜CP1で覆われた構成となっている。
【００２１】
この場合、キャップ膜CP1は、膜厚が10［nm］以上、好ましくは30［nm］以上に形成されていることが望ましく、この膜厚分、第1選択ゲート構造体5のシリサイド層S1と、第2選択ゲート構造体6のシリサイド層S2とをそれぞれメモリゲート電極MGから遠ざけることができる。また、この実施の形態の場合、キャップ膜CP1は、例えばSiO2等の絶縁部材からなる下部キャップ膜CP1a上に、当該下部キャップ膜CP1aとは異なるSiN等の絶縁部材でなる上部キャップ膜CP1bが積層された積層構造を有している。なお、この場合、上部キャップ膜CP1bは、下部キャップ膜CP1aとのエッチング選択比が高い絶縁部材により形成されている。
【００２２】
メモリゲート構造体4には、絶縁部材でなる側壁スペーサ28aが一の側壁に沿って形成されており、当該側壁スペーサ28aを介して第1選択ゲート構造体5が隣接されている。このようなメモリゲート構造体4と第1選択ゲート構造体5との間に形成された側壁スペーサ28aは、所定の膜厚により形成されており、メモリゲート構造体4と、第1選択ゲート構造体5とを絶縁し得るようになされている。
【００２３】
ここで、メモリゲート構造体4および第1選択ゲート構造体5間が5[nm]未満のときには、メモリゲート電極MGや、第1選択ゲート電極DGに所定電圧が印加された際に側壁スペーサ28aに耐圧不良が生じる虞があり、一方、メモリゲート構造体4および第1選択ゲート構造体5間が40[nm]を超えたときには、メモリゲート電極MGおよび第1選択ゲート電極DG間でメモリウエルMWでの抵抗が上がり、データ読み出し時に、メモリゲート構造体4および第1選択ゲート構造体5間で読み出し電流が生じ難くなる。よって、この実施の形態の場合、メモリゲート構造体4および第1選択ゲート構造体5間の側壁スペーサ28aは、5[nm]以上40[nm]以下の幅に選定されていることが望ましい。
【００２４】
第1選択ゲート構造体5は、側壁スペーサ28aとドレイン領域34b間のメモリウエルMW上に、絶縁部材でなり、かつ膜厚が9［nm］以下、好ましくは3［nm］以下でなる第1選択ゲート絶縁膜30を有しており、当該第1選択ゲート絶縁膜30上に第1選択ゲート電極DGが形成された構成を有する。また、第1選択ゲート電極DGには、上面にシリサイド層S1が形成されており、当該シリサイド層S1に第1選択ゲート線DGLが接続されている。
【００２５】
一方、メモリゲート構造体4の他の側壁にも、絶縁部材でなる側壁スペーサ28bが形成されており、当該側壁スペーサ28bを介して第2選択ゲート構造体6が隣接されている。このようなメモリゲート構造体4と、第2選択ゲート構造体6との間に形成された側壁スペーサ28bも、一方の側壁スペーサ28aと同じ膜厚に形成されており、メモリゲート構造体4と、第2選択ゲート構造体6とを絶縁し得るようになされている。
【００２６】
ここで、メモリゲート構造体4と第2選択ゲート構造体6との間が5[nm]未満のときには、メモリゲート電極MGや、第2選択ゲート電極SGに所定電圧が印加された際に側壁スペーサ28bに耐圧不良が生じる虞があり、一方、メモリゲート構造体4と第2選択ゲート構造体6間が40[nm]を超えたときには、メモリゲート電極MGおよび第2選択ゲート電極SG間でメモリウエルMWでの抵抗が上がり、データ読み出し時に、メモリゲート構造体4および第2選択ゲート構造体6間で読み出し電流が生じ難くなる。よって、この実施の形態の場合、メモリゲート構造体4および第2選択ゲート構造体6間の側壁スペーサ28aも、5[nm]以上40[nm]以下の幅に選定されていることが望ましい。
【００２７】
第2選択ゲート構造体6は、側壁スペーサ28bとソース領域31b間のメモリウエルMW上に、絶縁部材でなり、かつ膜厚が9［nm］以下、好ましくは3［nm］以下でなる第2選択ゲート絶縁膜33を有しており、当該第2選択ゲート絶縁膜33上に第2選択ゲート電極SGが形成された構成を有する。また、第2選択ゲート電極SGには、上面にシリサイド層S2が形成されており、当該シリサイド層S2に第2選択ゲート線SGLが接続されている。
【００２８】
これに加えて、この実施の形態の場合、側壁スペーサ28a,28bを介してメモリゲート電極MGの側壁に沿って形成された第1選択ゲート電極DGおよび第2選択ゲート電極SGは、それぞれメモリゲート電極MGから離れるに従って頂上部がメモリウエルMWに向けて下降してゆくようなサイドウォール状に形成されている。
【００２９】
メモリセル2bは、第1選択ゲート構造体5および第2選択ゲート構造体6がそれぞれメモリゲート構造体4の側壁にサイドウォール状に形成され、これら第1選択ゲート構造体5および第2選択ゲート構造体6がそれぞれメモリゲート構造体4と近接していても、メモリゲート電極MG上に形成されたキャップ膜CP1により、第1選択ゲート電極DG上のシリサイド層S1と、第2選択ゲート電極SG上のシリサイド層S2とが、それぞれメモリゲート電極MGから遠ざけられているので、その分、これらシリサイド層S1,S2とメモリゲート電極MGとのショートを防止し得るようになされている。
【００３０】
（１−１）データの書き込み手法
因みに、このような構成を有するメモリセル2bは、データの書き込み動作を実行するのに先立って、メモリゲート電極MGと対向するメモリウエルMWにおいて、チャネル層を形成するキャリアが存在している領域（以下、チャネル層形成キャリア領域と呼ぶ）から当該キャリアを排除し（以下、この動作をキャリア排除動作と呼ぶ）、その後、データの書き込み動作を実行する第1の書き込み手法と、これとは別に、キャリア排除動作を行わずにデータの書き込み動作を実行する第2の書き込み手法とのいずれかにより、データの書き込み動作が行われる。
【００３１】
（１−１−１）第1の書き込み手法
ここで、例えば第1の書き込み手法では、キャリア排除動作を実行する際、第1選択ゲート構造体5に、例えば、第1選択ゲート線DGLから第1選択ゲート電極DGに1.5[V]の第1選択ゲート電圧が印加され、ビット線BLからドレイン領域34bに0［V］のビット電圧が印加され得る。これにより第1選択ゲート構造体5は、第1選択ゲート電極DGと対向したメモリウエルMW表面で導通状態となり、ビット線BLが接続されたドレイン領域34bと、メモリゲート構造体4と対向したメモリウエルMWのチャネル層形成キャリア領域とが電気的に接続し得る。
【００３２】
また、この実施の形態の場合、第2選択ゲート構造体6には、例えば第2選択ゲート線SGLから第2選択ゲート電極SGに1.5[V]の第2選択ゲート電圧が印加され、ソース線SLからソース領域31bに0［V］のソース電圧が印加され得る。これにより第2選択ゲート構造体6は、第2選択ゲート電極SGと対向したメモリウエルMW表面で導通状態となり、ソース線SLが接続されたソース領域31bと、メモリゲート構造体4と対向したメモリウエルMWのチャネル層形成キャリア領域とが電気的に接続し得る。
【００３３】
これに加えて、メモリセル2bでは、例えば、ビット電圧およびソース電圧と同じ0[V]の基板電圧がメモリウエルMWに印加されるとともに、メモリゲート線MGLからメモリゲート構造体4のメモリゲート電極MGに-2[V]のキャリア排除電圧が印加され得る。ここで、メモリゲート電極MGに印加されるキャリア排除電圧は、メモリゲート構造体4と対向したメモリウエルMWにおいてチャネル層が形成される閾値電圧（Vth）を基準に規定されている。この場合、キャリア排除電圧は、データの書き込み状態のときと、データの消去状態のときとで変位する閾値電圧（Vth）の範囲外の電圧値であって、かつメモリゲート電極MGへ印加された際にチャネル層が形成されない電圧値に選定されている。
【００３４】
これにより、メモリセル2bでは、メモリゲート電極MGに印加されたキャリア排除電圧によって、チャネル層形成キャリア領域に誘起されているキャリア（この場合、電子）を、当該チャネル層形成キャリア領域から、ドレイン領域34bおよびまたはソース領域31bへと導き、当該チャネル層形成キャリア領域からキャリアを追い出し得るようになされている。
【００３５】
なお、メモリセル2bでは、電荷蓄積層ECに電子が蓄積されていない（または正孔が蓄積している）ときの低い方（浅い方）の閾値電圧よりも低い（浅い）キャリア排除電圧がメモリゲート電極MGに印加されることにより、メモリセル2bがディプリート状態であったとしても、メモリゲート構造体4直下のメモリウエルMWのチャネル層形成キャリア領域に誘起されているキャリアを、当該チャネル層形成キャリア領域から排除して、チャネル層が形成されずに空乏層が形成された状態となり得る。
【００３６】
その後、メモリセル2bの電荷蓄積層ECに電荷を注入する場合には、メモリゲート線MGLからメモリゲート構造体4のメモリゲート電極MGに12[V]の電荷蓄積ゲート電圧が印加され得る。この際、第2選択ゲート構造体6には、第2選択ゲート線SGLから第2選択ゲート電極SGに0[V]のゲートオフ電圧が印加され、ソース線SLからソース領域31bに0[V]のソースオフ電圧が印加され、ソース線SLが接続されたソース領域31bと、メモリゲート構造体4のチャネル層形成キャリア領域との電気的な接続を遮断し、ソース線SLからメモリゲート構造体4のチャネル層形成キャリア領域への電圧印加を阻止し得る。
【００３７】
一方、第1選択ゲート構造体5には、第1選択ゲート線DGLから第1選択ゲート電極DGに1.5[V]の第1選択ゲート電圧が印加され、ビット線BLからドレイン領域34bに0［V］の電荷蓄積ビット電圧が印加され、ビット線BLが接続されたドレイン領域34bと、メモリゲート構造体4のチャネル層形成キャリア領域とが電気的に接続し得る。なお、この際、メモリウエルMWには、電荷蓄積ビット電圧と同じ0[V]の基板電圧が印加され得る。
【００３８】
メモリゲート構造体4では、メモリウエルMWのチャネル層形成キャリア領域がドレイン領域34bと電気的に接続することで、チャネル層形成キャリア領域にキャリアが誘起され、電荷蓄積ビット電圧と同じ0[V]でなるチャネル層がキャリアによってメモリウエルMW表面に形成され得る。かくして、メモリゲート構造体4では、メモリゲート電極MGおよびチャネル層間に12[V]の大きな電圧差（12[V]）が生じ、これにより発生する量子トンネル効果によって電荷蓄積層EC内に電荷を注入し得、データが書き込まれた状態となり得る。
【００３９】
一方、高電圧の電荷蓄積ゲート電圧がメモリゲート電極MGに印加されたときに、メモリセル2bの電荷蓄積層ECに電荷を注入させない場合には、従来のように、高電圧の電荷蓄積ゲート電圧に合わせてビット線BLに高電圧のビット電圧を印加する必要がなく、第1選択ゲート構造体5によって、ビット線BLと、メモリゲート構造体4直下のメモリウエルMWのチャネル層形成キャリア領域との電気的な接続を遮断し、かつ第2選択ゲート構造体6によって、ソース線SLと、メモリゲート構造体4直下の当該チャネル層形成キャリア領域との電気的な接続を遮断するだけで、メモリゲート構造体4の電荷蓄積層ECへの電荷注入を阻止し得るようになされている。
【００４０】
この場合、データを書き込まないメモリセル2bでは、例えば、第1選択ゲート線DGLから第1選択ゲート電極DGに1.5[V]の第1選択ゲート電圧が印加され、ビット線BLからドレイン領域34bに1.5[V]のオフ電圧が印加され、第1選択ゲート構造体5が非導通状態（オフ状態）となり、ビット線BLが接続されたドレイン領域34bと、メモリゲート構造体4直下のメモリウエルMWのチャネル層形成キャリア領域との電気的な接続を遮断し得る。
【００４１】
また、この際、データを書き込まないメモリセル2bでは、例えば、第2選択ゲート線SGLから第2選択ゲート電極SGに0[V]のゲートオフ電圧が印加され、ソース線SLからソース領域31bに0[V]のソースオフ電圧が印加され、第2選択ゲート構造体6が非導通状態（オフ状態）となり、ソース線SLが接続されたソース領域31bと、メモリゲート構造体4直下のメモリウエルMWのチャネル層形成キャリア領域との電気的な接続を遮断し得る。なお、メモリウエルMWには、電荷蓄積ビット電圧と同じ0[V]の基板電圧が印加されている。
【００４２】
この際、メモリセル2bのメモリゲート構造体4では、キャリア排除動作によって予めチャネル層形成キャリア領域内にキャリアが存在していない状態となっており、この状態で両側の第1選択ゲート構造体5および第2選択ゲート構造体6の直下でメモリウエルMWが非導通状態となっていることから、メモリゲート構造体4直下のメモリウエルMWに電荷が存在しない空乏層が形成されている。
【００４３】
これにより、データを書き込まないメモリセル2bでは、上部ゲート絶縁膜24b、電荷蓄積層EC、および下部ゲート絶縁膜24aの3層の構成部分にて電圧が下がり、メモリゲート電極MGおよびメモリウエルMW表面に電圧差が生じ、さらにメモリウエルMW表面から所定の深さまで形成された空乏層中で電圧値が下がってゆき、最終的に0[V]の基板電圧となり得る。
【００４４】
この実施の形態の場合、メモリセル2bにおけるメモリゲート構造体4では、メモリゲート電極MGに12[V]の電荷蓄積ゲート電圧が印加されても、メモリゲート電極MGおよびメモリウエルMW表面の電圧差が約3.5[V]となり（例えば、フラットバンド電圧Vfbが0［V］、メモリゲート電圧Vgが12［V］、メモリウエルMWのアクセプタ濃度Naが2.0E17[cm-3]、上部ゲート絶縁膜24bの膜厚が2[nm]、電荷蓄積層ECの膜厚が12[nm]、下部ゲート絶縁膜の膜厚が2[nm]のとき）、メモリゲート電極MGおよびメモリウエルMW表面間に量子トンネル効果が発生するのに必要な大きな電圧差が生じず、電荷蓄積層ECへの電荷注入を阻止し得る。
【００４５】
これに加えて、メモリセル2bでは、メモリゲート構造体4と、第1選択ゲート構造体5との間のメモリウエルMWの領域に、不純物濃度が高い不純物拡散領域が形成されていないことから、メモリゲート構造体4および第1選択ゲート構造体5間のメモリウエルMWに空乏層を確実に形成し得、当該空乏層によって、メモリゲート構造体4直下のメモリウエルMW表面における電位が第1選択ゲート絶縁膜30へ到達することを阻止し、メモリウエルMW表面の電位による第1選択ゲート絶縁膜30の絶縁破壊を防止し得る。
【００４６】
また、これに加えて、メモリゲート構造体4と第2選択ゲート構造体6との間のメモリウエルMWの領域にも、不純物濃度が高い不純物拡散領域が形成されていないことから、メモリゲート構造体4および第2選択ゲート構造体6間のメモリウエルMWに空乏層を確実に形成し得、当該空乏層によって、メモリゲート構造体4直下のメモリウエルMW表面の電位が第2選択ゲート絶縁膜33へ到達することを阻止し、メモリウエルMW表面の電位による第2選択ゲート絶縁膜33の絶縁破壊を防止し得る。
【００４７】
なお、上述したキャリア排除動作については、例えば、第2選択ゲート構造体6によってチャネル層形成キャリア領域とソース領域31bとの電気的な接続を遮断して、チャネル層形成キャリア領域内のキャリアをドレイン領域34bに送出したり、或いは、第1選択ゲート構造体5によってチャネル層形成キャリア領域とドレイン領域34bとの電気的な接続を遮断し、チャネル層形成キャリア領域内の電荷をソース領域31bに送出したりすることで、チャネル層形成キャリア領域からキャリアを排除するようにしてもよい。
【００４８】
（１−１−２）第2の書き込み手法
第2の書き込み手法では、メモリセル2bにデータを書き込む際、キャリア排除動作を行わない以外は上述した「（１−１−１）第1の書き込み手法」と同じであるため、その説明は省略する。一方、高電圧の電荷蓄積ゲート電圧がメモリゲート電極MGに印加されたときに、メモリセル2bの電荷蓄積層ECに電荷を注入させない場合には、メモリゲート線MGLからメモリゲート電極MGに12[V]の電荷蓄積ゲート電圧が印加されることから、電荷蓄積ゲート電圧がメモリウエルMWまで伝わり、当該メモリゲート電極MGと対向するメモリウエルMWの表面に沿ってチャネル層が形成され得る。
【００４９】
このメモリセル2bの第2選択ゲート構造体6には、例えば、第2選択ゲート線SGLから第2選択ゲート電極SGに0[V]のゲートオフ電圧が印加され、ソース線SLからソース領域31bに0[V]のソースオフ電圧が印加され、第2選択ゲート電極SGに対向したメモリウエルMWで非導通状態となり、ソース線SLが接続されたソース領域31bと、メモリゲート構造体4のチャネル層との電気的な接続を遮断し得る。
【００５０】
また、これに加えて、このメモリセル2bの第1選択ゲート構造体5には、例えば、第1選択ゲート線DGLから第1選択ゲート電極DGに1.5[V]の第1選択ゲート電圧が印加され、ビット線BLからドレイン領域34bに1.5[V]のオフ電圧が印加され得る。これにより、この第1選択ゲート構造体5は、第1選択ゲート電極DGに対向したメモリウエルMWが非導通状態となり、ビット線BLが接続されたドレイン領域34bと、メモリゲート構造体4のチャネル層との電気的な接続を遮断し得る。
【００５１】
この際、メモリセル2bのメモリゲート構造体4では、両側の第1選択ゲート構造体5および第2選択ゲート構造体6の下部でメモリウエルMWが非導通状態となることから、メモリゲート電極MGによってメモリウエルMW表面に形成されたチャネル層が、ドレイン領域34bおよびソース領域31bとの電気的な接続が遮断された状態となり、当該チャネル層の周辺に空乏層が形成され得る。
【００５２】
ここで、上部ゲート絶縁膜24b、電荷蓄積層EC、および下部ゲート絶縁膜24aの3層の構成により得られる容量（ゲート絶縁膜容量）と、メモリウエルMW内に形成され、かつチャネル層を囲う空乏層の容量（空乏層容量）とについては、ゲート絶縁膜容量と、空乏層容量とが直列接続された構成と見なすことができ、例えばゲート絶縁膜容量が空乏層容量の3倍の容量であると仮定すると、チャネル層のチャネル電位は9[V]となる。
【００５３】
これにより、メモリゲート構造体4では、メモリゲート電極MGに12[V]の電荷蓄積ゲート電圧が印加されても、メモリウエルMWで空乏層に囲まれたチャネル層のチャネル電位が9[V]となることから、メモリゲート電極MGおよびチャネル層間の電圧差が3［V］と小さくなり、その結果、量子トンネル効果が発生することなく、電荷蓄積層ECへの電荷注入を阻止し得る。
【００５４】
なお、メモリセル2bにおいて上記動作を実行する際には、動作が開始される時点でのチャネル電位が、メモリセル2bでの電荷の蓄積状態によって変化する虞がある。そのため、データの書き込み動作前にビット線BLまたはソース線SLの電位を例えば0[V]とし、第1選択ゲート電極DGまたは第2選択ゲート電極SGを例えば1.5［V］とし、さらにメモリゲート電極MGを例えば1.5［V］として、メモリセル2bのチャネル電位をビット線BLまたはソース線SLの電位に揃える動作を加えることがより望ましい。その場合はチャネル電位を揃えた後、第1選択ゲート電極DGまたは第2選択ゲート電極SGを0［V］のゲートオフ電圧に戻してから書き込み動作に移れば良い。
【００５５】
（１−１−３）その他の動作
なお、データを読み出す際、メモリゲート構造体4の電荷蓄積層ECに電荷が蓄積されている場合（データが書き込まれている場合）には、メモリゲート構造体4直下のメモリウエルMWで非導通状態となり、当該メモリゲート構造体4によって、第1選択ゲート構造体5と、第2選択ゲート構造体6との電気的な接続が遮断され得る。これにより、データを読み出すメモリセル2bでは、第1選択ゲート構造体5と隣接するドレイン領域34bに接続されたビット線BLでの1.5［V］の読み出し電圧がそのまま維持され得る。
【００５６】
一方、データを読み出す際、メモリゲート構造体4の電荷蓄積層ECに電荷が蓄積されていない場合（データが書き込まれていない場合）には、メモリゲート構造体4直下のメモリウエルMWが導通状態となり、メモリゲート構造体4を介して第1選択ゲート構造体5と第2選択ゲート構造体6とが電気的に接続され、その結果、メモリセル2bを介して0［V］のソース線SLと、1.5[V]のビット線BLとが電気的に接続する。これにより、データを読み出すメモリセル2bでは、ビット線BLの読み出し電圧が、0［V］のソース線SLに印加されることにより、ビット線BLに印加されている1.5［V］の読み出し電圧が低下する。かくして、メモリセル2bが複数配置された半導体集積回路装置では、ビット線BLの読み出し電圧が変化したか否かを検知することにより、メモリセル2bの電荷蓄積層ECに電荷が蓄積されているか否かのデータを読み出すことができる。
【００５７】
因みに、メモリセル2bの電荷蓄積層EC内の電荷を引き抜くデータの消去動作時には、メモリゲート線MGLからメモリゲート電極MGに、-12［V］のメモリゲート電圧が印加されることで、0［V］のメモリウエルMWに向けて電荷蓄積層EC内の電荷が引き抜かれてデータが消去され得る。
【００５８】
（２）半導体集積回路装置の平面レイアウト
本発明のメモリセルを有する半導体集積回路装置は、複数のメモリセルが行列状に配置された構成を有しており、これらメモリセルの他に、周辺回路が設けられた構成を有する。図２は、半導体集積回路装置1の平面レイアウトを示す概略図であり、ここでは、行列状に配置された複数のメモリセルのうち、一方向に並んだ3つのメモリセル2a,2b,2cが設けられたメモリ回路領域ER1と、一方向に並んだ2つの周辺回路R1,R2が設けられた周辺回路領域ER2とについて示している。
【００５９】
なお、メモリセル2bの断面構成を示した図１は、図２のA-A´部分における断面構成を示すものである。また、図２では、図１に示したメモリゲート構造体4の側壁に形成されている側壁スペーサ28a,28bの他、第1選択ゲート構造体5および第2選択ゲート構造体6に形成されているサイドウォールSWやシリサイド層S1,S2等については図示を省略している。
【００６０】
図２に示すように、メモリ回路領域ER1には、メモリセル領域ER13の一方の末端に一の選択ゲートコンタクト領域ER16が配置され、当該メモリセル領域ER13の他方の末端に他の選択ゲートコンタクト領域ER17が配置されている。また、メモリ回路領域ER1には、一の選択ゲートコンタクト領域ER16の末端に一の選択ゲート電気的切断領域ER12が配置され、他の選択ゲートコンタクト領域ER17の末端に他の選択ゲート電気的切断領域ER14が配置されている。さらに、メモリ回路領域ER1には、一の選択ゲート電気的切断領域ER12の末端に一のメモリゲートコンタクト領域ER11が配置され、他の選択ゲート電気的切断領域ER14の末端に他のメモリゲートコンタクト領域ER15が配置されている。さらに、このメモリ回路領域ER1には、一のメモリゲートコンタクト領域ER11から、一の選択ゲート電気的切断領域ER12、一の選択ゲートコンタクト領域ER16、メモリセル領域ER13、他の選択ゲートコンタクト領域ER17、他の選択ゲート電気的切断領域ER14、および他のメモリゲートコンタクト領域ER15に亘って帯状のメモリゲート電極MGが形成されている。
【００６１】
ここで、メモリセル領域ER13には、所定形状のメモリウエルMWが基板表面に形成されており、例えばメモリウエルMWのうち帯状に形成されたセル形成領域MW1,MW2,MW3に、メモリゲート構造体4が交差するように配置されている。なお、メモリゲート構造体4は、図１に示したように、メモリゲート電極MGの頂上部にキャップ膜CP1が形成された構成を有していることから、図２では、キャップ膜CP1の上部キャップ膜CP1bを、メモリウエルMWのセル形成領域MW1,MW2,MW3に示している。
【００６２】
また、メモリウエルMWのセル形成領域MW1,MW2,MW3は、メモリゲート構造体4を境に、ソース領域31b側とドレイン領域34b側とに区分けされている。各セル形成領域MW1,MW2,MW3のソース領域31bは、互いに連接しており、所定位置に立設された柱状のソースコンタクトSCを共有している。ソースコンタクトSCには、ソース線（図示せず）が接続されており、当該ソース線から所定のソース電圧が印加され、各セル形成領域MW1,MW2,MW3のソース領域31bに当該ソース電圧を一律に印加し得る。
【００６３】
一方、セル形成領域MW1,MW2,MW3の各ドレイン領域34bは、互いに分離されており、それぞれ個別に柱状のビットコンタクトBCが立設された構成を有する。ビットコンタクトBCには、それぞれ異なるビット線（図示せず）が接続されており、対応するビット線から所定のビット電圧が個別に印加され得る。これにより各ドレイン領域34bには、それぞれ異なるビット線からビットコンタクトBCを介して所定のビット電圧が印加され得る。
【００６４】
メモリセル領域ER13には、メモリウエルMWのドレイン領域34b側に、メモリゲート構造体4の一の側壁に沿って延びる第1選択ゲート構造体5が形成されており、一方、メモリウエルMWのソース領域31b側に、メモリゲート構造体4の他の側壁に沿って延びる第2選択ゲート構造体6が形成されている。第1選択ゲート構造体5および第2選択ゲート構造体6は、メモリゲート構造体4とともに、一方向に並ぶ複数のメモリセル2a,2b,2cで共有されている。
【００６５】
ここで、第1選択ゲート構造体5には、メモリゲート構造体4に乗り上げることなく、当該メモリゲート構造体4の一の側壁に沿ってサイドウォール状に形成された第1選択ゲート電極DGが形成されている。第1選択ゲート電極DGには、他の選択ゲートコンタクト領域ER17に、幅広な選択ゲートコンタクト形成部42bが形成されている。この選択ゲートコンタクト形成部42bには、表面が平面状に形成された平面部46aが形成されており、第1選択ゲート線（図示せず）が接続された柱状の第1選択ゲートコンタクトDGCが、当該平面部46aに立設されている。これにより、幅が狭く傾斜したサイドウォール状の第1選択ゲート電極DGでも、第1選択ゲート線DGLからの所定電圧が、第1選択ゲートコンタクトDGCおよび選択ゲートコンタクト形成部42bを介して印加し得る。
【００６６】
なお、この実施の形態の場合、第1選択ゲート電極DGに一体形成された選択ゲートコンタクト形成部42bは、一辺がメモリゲート構造体4のキャップ膜CP1上に配置され、当該キャップ膜CP1の一部領域に乗り上げられている。また、選択ゲートコンタクト形成部42bは、一辺と対向する他辺が第1選択ゲート電極DGから遠ざかった位置に配置され、サイドウォール状の第1選択ゲート電極DGより幅広な平面部46aを形成しており、当該平面部46aの表面が基板表面に合わせて平面状に形成されている。
【００６７】
また、第2選択ゲート構造体6には、メモリゲート構造体4に乗り上げることなく、当該メモリゲート構造体4の一の側壁に沿ってサイドウォール状に形成された第2選択ゲート電極SGが形成されている。この第2選択ゲート電極SGにも、他の選択ゲートコンタクト形成部ER16に、幅広な選択ゲートコンタクト形成部42aが形成されている。この選択ゲートコンタクト形成部42aにも、表面が平面状に形成された平面部46aが形成されており、第2選択ゲート線（図示せず）が接続された柱状の第2選択ゲートコンタクトSGCが、当該平面部46aに立設されている。これにより、幅が狭く傾斜したサイドウォール状の第2選択ゲート電極SGでも、第2選択ゲート線SGLからの所定電圧が、第2選択ゲートコンタクトSGCおよび選択ゲートコンタクト形成部42aを介して印加し得る。なお、第2選択ゲート電極SGに一体成形された他の選択ゲートコンタクト形成部42aは、第1選択ゲート電極DGに一体成形された一の選択ゲートコンタクト形成部42bと同一構成を有している。
【００６８】
因みに、上述した実施の形態においては、選択ゲートコンタクト形成部42a,42bの一辺がメモリゲート構造体4のキャップ膜CP1上に配置され、選択ゲートコンタクト形成部42a,42bの一部が当該キャップ膜CP1の一部領域に乗り上げており、また、選択ゲートコンタクト形成部42a,42bの一辺と対向する他辺が第1選択ゲート電極DGや第2選択ゲート電極SGからそれぞれ遠ざかった位置に配置された構成としたが、本発明はこれに限らず、第1選択ゲート電極DGや第2選択ゲート電極SGと連設し、かつ第1選択ゲートコンタクトDGCや第2選択ゲートコンタクトSGCが立設できれば種々の形状でなる選択ゲートコンタクト形成部を適用してもよい。
【００６９】
なお、この選択ゲートコンタクト領域ER16,ER17の末端にある各選択ゲート電気的切断領域ER12,ER14には、メモリセル領域ER13からメモリゲート構造体4が延設されているものの、メモリセル領域ER13と異なり第1選択ゲート電極DGおよび第2選択ゲート電極SGが延設されておらず、これら第1選択ゲート電極DGおよび第2選択ゲート電極SGに替えて、i型でなるサイドウォール状の真性半導体層44bと、第1選択ゲート電極DGおよび第2選択ゲート電極SGとは異なる導電型（この場合、p型）でなるサイドウォール状の逆導電型半導体層43と、同じくサイドウォール状の真性半導体層44bとの順にメモリゲート構造体4の側壁に沿って形成されている。
【００７０】
このように選択ゲート電気的切断領域ER12,ER14では、n型の第1選択ゲート電極DGおよび第2選択ゲート電極SGを起点として、i型の真性半導体層44b、p型の逆導電型半導体層43、およびi型の真性半導体層44bの順に配置されていることから、n型の第1選択ゲート電極DGおよび第2選択ゲート電極SGの末端間でpin接合を形成し得、第1選択ゲート電極DGおよび第2選択ゲート電極SGを電気的に切断し得るようになされている。
【００７１】
ここで、メモリセル領域ER13、選択ゲート電気的切断領域ER12,ER14および選択ゲートコンタクト領域ER16,ER17では、メモリゲート電極MG上にキャップ膜CP1が形成されていることから、製造過程において、メモリゲート電極MGの上面がサリサイド化されることを防止し得るようになされている。
【００７２】
一方、メモリゲートコンタクト領域ER11,ER15では、メモリゲート電極MG上にキャップ膜CP1が形成されておらず、当該メモリゲート電極MGが外部に露出しているため、上面がサリサイド化され、当該メモリゲート電極MG上に形成されたシリサイド層（図示せず）を介して柱状のメモリゲートコンタクトMGCが立設されている。メモリゲートコンタクトMGCには、メモリゲート線（図示せず）が接続されており、当該メモリゲート線からの所定電圧が印加され得る。
【００７３】
これにより、メモリゲート電極MGには、メモリゲート線の電圧がメモリゲートコンタクトMGCを介して印加され得る。このように、半導体集積回路装置1では、メモリセル領域ER13や、選択ゲートコンタクト領域、ER16,ER17、選択ゲート電気的切断領域ER12,ER14においてメモリゲート電極MGがキャップ膜CP1で覆われているものの、メモリゲートコンタクト領域ER11,ER15にて露出しているメモリゲート電極MGからメモリゲートコンタクトMGCを介して所定の電圧を印加することで、当該メモリセル領域ER13に配置されたメモリゲート電極MGにも所定の電圧を印加し得る。
【００７４】
次に、メモリ回路領域ER1に隣接する周辺回路領域ER2について以下説明する。なお、この実施の形態の場合、周辺回路領域ER2は、メモリ回路領域ER1のうち、他方の末端に形成されたメモリゲートコンタクト領域ER15と隣接する位置に配置されているが、本発明はこれに限らず、一方の末端に形成されたメモリゲートコンタクト領域ER11と隣接する位置や、選択ゲート電気的切断領域ER12,ER14と隣接する位置、選択ゲートコンタクト領域ER16,ER17と隣接する位置、メモリセル領域ER13と隣接する位置、或いはメモリセル領域ER13および選択ゲートコンタクト領域ER16（ER17）間の領域と隣接する位置や、選択ゲートコンタクト領域ER16（ER17）および選択ゲート電気的切断領域ER12（ER14）間の領域と隣接する位置等その他種々に位置に設けるようにしてもよい。
【００７５】
この場合、周辺回路領域ER2は、p型のロジックウエルRW1と、n型のロジックウエルRW2とが基板表面に形成されており、n型のMOSトランジスタ構造を有する周辺回路R1が一方のロジックウエルRW1に形成され、p型のMOSトランジスタ構造を有する周辺回路R2が他方のロジックウエルRW2に形成されている。一のロジックウエルRW1上には、ゲート絶縁膜（図示せず）上にロジックゲート電極RG1を有したロジックゲート構造体7aが形成されており、ロジックゲート電極RG1にコンタクトRGC1を介して所定のロジックゲート電圧が印加され得る。
【００７６】
また、このロジックウエルRW1は、ロジックゲート構造体7aを境に、当該ロジックゲート構造体7aと隣接する一方の領域に、n型でなる一のソース・ドレイン領域RSD1が形成され、当該ロジックゲート構造体7aと隣接する他方の領域に、n型でなる他のソース・ドレイン領域RSD2が形成されている。ロジックウエルRW1には、一のソース・ドレイン領域RSD1にコンタクトRC1が立設されているとともに、他のソース・ドレイン領域RSD2に他のコンタクトRC2が立設されており、各コンタクトRC1,RC2からソース・ドレイン領域RSD1,RSD2にそれぞれ所定の電圧が印加され得る。
【００７７】
一方、他のロジックウエルRW2にも、ゲート絶縁膜（図示せず）上にロジックゲート電極RG2を有したロジックゲート構造体7bが形成されており、ロジックゲート電極RG2にコンタクトRGC2を介して所定のロジックゲート電圧が印加され得る。また、このロジックウエルRW2にも、ロジックゲート構造体7bを境に、当該ロジックゲート構造体7bと隣接する一方の領域に、p型でなる一のソース・ドレイン領域RSD3が形成され、当該ロジックゲート構造体7bと隣接する他方の領域に、p型でなる他のソース・ドレイン領域RSD4が形成されている。ロジックウエルRW2には、一のソース・ドレイン領域RSD3にコンタクトRC3が立設されているとともに、他のソース・ドレイン領域RSD4に他のコンタクトRC4が立設されており、各コンタクトRC3,RC4からソース・ドレイン領域RSD3,RSD4にそれぞれ所定の電圧が印加され得る。
【００７８】
なお、上述した実施の形態においては、n型のMOSトランジスタ構造を有する周辺回路R1が一方のロジックウエルRW1に形成され、p型のMOSトランジスタ構造を有する周辺回路R2が他方のロジックウエルRW2に形成された周辺回路領域ER2について述べたが、本発明はこれに限らず、これら周辺回路R1,R2の両方をp型またはn型のMOSトランジスタ構造とした周辺回路領域ER2としてもよい。
【００７９】
（３）半導体集積回路装置の製造方法
以上のような構成を有する半導体集積回路装置1は、下記の製造工程に従って製造することにより、メモリ回路領域ER1を加工する専用フォトマスク工程を余分に追加することなく、メモリゲートコンタクト領域ER11,ER15のキャップ膜を除去して、メモリゲートコンタクトMGCが立設可能な領域をメモリゲート電極MGに形成し得る。また、これと同時に、メモリゲートコンタクト領域ER11,ER15は、第1選択ゲート電極DGおよび第2選択ゲート電極SGを物理的に切断させた構成をも形成し得る。この場合、先ず始めに、図３に示すように、メモリ回路領域ER1の基板表面に所定形状のメモリウエルMWを形成し、周辺回路領域ER2の基板表面にロジックウエルRW1,RW2を形成し、さらにメモリ回路領域ER1の一のメモリゲートコンタクト領域ER11から、一の選択ゲート電気的切断領域ER12、一の選択ゲートコンタクト領域ER16、メモリセル領域ER13、他の選択ゲートコンタクト領域ER17、他の選択ゲート電気的切断領域ER14、および他のメモリゲートコンタクト領域ER15に亘ってメモリゲート構造体4を形成する。
【００８０】
次いで、メモリ回路領域ER1には、例えばn型不純物が注入された層状の選択ゲート電極形成層50を、メモリセル領域ER13および選択ゲートコンタクト領域ER16, ER17に形成し、不純物注入を行わない真性半導体（i型）でなる層状の真性半導体層44を、メモリゲートコンタクト領域ER11,ER15および選択ゲート電気的切断領域ER12,ER14に形成する。一方、周辺回路領域ER2には、例えばn型不純物が注入された層状のロジックゲート電極形成層51を一のロジックウエルRW1全体を覆うように形成し、一方、p型不純物が注入された層状のロジックゲート電極形成層52を他のロジックウエルRW2全体を覆うように形成する。
【００８１】
ここで、図４Ａは、図３のA1-A1´部分における断面構成を示しており、図４Ａに示すように、メモリセル領域ER13のメモリウエルMWには、下部ゲート絶縁膜24a、電荷蓄積層EC、上部ゲート絶縁膜24b、メモリゲート電極MG、およびキャップ膜CP1が順に積層されたメモリゲート構造体4が形成されている。なお、キャップ膜CP1は、メモリゲート電極MG上に下部キャップ膜CP1aが形成され、この下部キャップ膜CP1a上に上部キャップ膜CP1bが形成された構成を有する。なお、図３では図示していないが、図４Ａに示すように、メモリゲート構造体4の側壁には、所定の幅に選定された側壁スペーサ28a,28bが形成されている。
【００８２】
メモリウエルMWの表面には、メモリゲート構造体4の側壁に設けた一の側壁スペーサ28a側の領域に第1選択ゲート絶縁膜30が形成され、当該メモリゲート構造体4の側壁に設けた他の側壁スペーサ28b側の領域に第2選択ゲート絶縁膜33が形成されている。選択ゲート電極形成層50は、これらメモリゲート構造体4、側壁スペーサ28a,28b、第1選択ゲート絶縁膜30、および第2選択ゲート絶縁膜33を覆うように形成されている。
【００８３】
また、この際、メモリセル領域ER13において、選択ゲートコンタクト形成部42b（図２）の形成予定位置となる領域では、図３のB1-B1´部分の断面構成を示す図４Ｂのように、ウエルM上に形成された絶縁部材からなる素子分離層55上に、メモリゲート構造体4および側壁スペーサ28a,28bが形成されており、メモリゲート構造体4、側壁スペーサ28a,28b、および素子分離層55を覆うように層状の選択ゲート電極形成層50が形成されている。
【００８４】
メモリゲートコンタクト領域ER15では、図３のC1-C1´部分の断面構成を示す図４Ｃのように、ウエルM上に形成された素子分離層55上に、メモリゲート構造体4および側壁スペーサ28a,28bが形成されており、メモリゲート構造体4、側壁スペーサ28a,28b、および素子分離層55を覆うように層状でなるi型の真性半導体層44が形成されている。
【００８５】
周辺回路領域ER2では、図３のD1-D1´部分の断面構成を示す図４Ｄのように、絶縁部材でなる素子分離層55によって一のロジックウエルRW1と他のロジックウエルRW2とが絶縁されており、これらロジックウエルRW1,RW2および素子分離層57の各表面に層状のゲート絶縁膜57が形成されている。また、周辺回路領域ER2には、一のロジックウエルRW1と当該ロジックウエルRW1の周辺とを覆うようにn型でなる層状のロジックゲート電極形成層51がゲート絶縁膜57上に形成されている。さらに、周辺回路領域ER2には、他のロジックウエルRW2と当該ロジックウエルRW2の周辺とを覆うようにp型でなる層状のロジックゲート電極形成層52がゲート絶縁膜57上に形成されている。
【００８６】
次いで、ロジックゲート電極形成工程に移行する。図３との対応部分に同一符号を付して示す図５のように、このロジックゲート電極形成工程では、パターニングしたレジストR1aにより、メモリ回路領域ER1のメモリセル領域ER13、選択ゲートコンタクト領域ER16,ER17、および選択ゲート電気的切断領域ER12,ER14を覆う。また、この際、ロジックゲート電極形成工程では、最終的に形成するロジックゲート電極RG1,RG2（図２）の外郭形状に合わせてパターニングされたレジストR1b,R1cにより、周辺回路領域ER2の各ロジックゲート電極形成層51,52を覆う。
【００８７】
次いで、メモリ回路領域ER1にてレジストR1aから露出したメモリゲートコンタクト領域ER11,ER15の真性半導体層44をドライエッチングにより除去するとともに、周辺回路領域ER2にてレジストR1b,R1cから露出した各ロジックゲート電極形成層51,52をドライエッチングにより除去する。
【００８８】
これにより、メモリゲートコンタクト領域ER11,ER15では、外部に露出した真性半導体層44が除去されてゆき、メモリゲート構造体4の上部キャップ膜CP1bが露出し、かつ当該メモリゲート構造体4の側壁周辺に沿ってサイドウォール状の真性半導体層44aが形成され得る。また、この際、メモリゲートコンタクト領域ER11,ER15では、上部キャップ膜CP1bの表面が一部除去され、上部キャップ膜CP1bの膜厚が薄くなり得る。このように、メモリ回路領域ER1では、レジストR1aに覆われたメモリセル領域ER13、選択ゲートコンタクト領域ER16,ER17、および選択ゲート電気的切断領域ER12,ER14に、選択ゲート電極形成層50がそのまま残存し、メモリゲートコンタクトおよび選択ゲート物理的切断領域ER11,ER15に、サイドウォール状の真性半導体層44aと、膜厚の薄い上部キャップ膜CP1bとが形成され得る。
【００８９】
この際、周辺回路領域ER2では、レジストR1b,R1cに覆われていないロジックゲート電極形成層51,52が除去され、当該レジストR1b,R1cにより覆われた領域にロジックゲート電極形成層51,52が残存することで、ロジックゲート電極RG1,RG2が形成され得る。かくして、周辺回路領域ER2には、一のロジックウエルRW1に一のロジックゲート電極RG1が形成され、他のロジックウエルRW2に他のロジックゲート電極RG2が形成され得る。
【００９０】
ここで、図６Ａは、図５のA2-A2´部分における断面構成を示す。図６Ａに示すように、メモリセル領域ER13では、選択ゲート電極形成層50がレジストR1aに覆われていることから、選択ゲート電極形成層50が層状のまま残存する。また、図５のB2-B2´部分の断面構成を示す図６Ｂのように、この際、において、コンタクト形成部42b（図２）の形成予定位置となる選択ゲートコンタクト領域ER16,ER17でも、選択ゲート電極形成層50がレジストR1aに覆われていることから、選択ゲート電極形成層50が層状のまま残存する。
【００９１】
一方、図５のC2-C2´部分の断面構成を示す図６Ｃのように、メモリゲートコンタクト領域ER15では、レジストR1aで覆われていないことから真性半導体層44が除去されてゆき、メモリゲート構造体4のキャップ膜CP1が外部に露出するとともに、当該メモリゲート構造体4の側壁の側壁スペーサ28a,28bに沿ってサイドウォール状の真性半導体層44aが形成される。そして、メモリゲートコンタクト領域ER15のキャップ膜CP1は、真性半導体層44が除去される際に、上部キャップ膜CP1bの表面も一部除去されており、当該メモリゲートコンタクト領域ER15の上部キャップ膜CP1bの膜厚が、レジストR1aで覆われたメモリセル領域ER13や、選択ゲートコンタクト領域ER16,ER17、選択ゲート電気的切断領域ER12,ER14の上部キャップ膜CP1bの膜厚に比べて薄くなる。
【００９２】
また、図５のD2-D2´部分の断面構成を示す図６Ｄのように、周辺回路領域ER2では、レジストR1b,R1cに覆われたロジックウエルRW1,RW2の一部領域にロジックゲート電極形成層51,52が残存して、ロジックゲート電極RG1,RG2が形成される。これにより、周辺回路領域ER2には、一のロジックウエルRW1上にゲート絶縁膜57を介してロジックゲート電極RG1が設けられ、他のロジックウエルRW2上にゲート絶縁膜57を介してロジックゲート電極RG2が設けられ得る。
【００９３】
かくして、このロジックゲート電極形成工程では、レジストR1b,R1cを用いて周辺回路領域ER2のロジックゲート電極形成層51,52をパターニングしてロジックゲート電極RG1,RG2を形成すると同時に、メモリゲートコンタクト領域ER15の上部キャップ膜CP1bの表面も一部除去して、当該上部キャップ膜CP1bの膜厚を薄くし得る。
【００９４】
そして、これらレジストR1a,R1b,R1cを除去した後、次の選択ゲート電極形成工程へと移行する。選択ゲート電極形成工程では、図５との対応部分に同一符号を付して示す図７のように、パターニングしたレジストR2a,R2bにより、選択ゲートコンタクト領域ER16,ER17においてメモリゲート構造体4周辺の選択ゲート電極形成層50（図５）の一部領域を覆うとともに、レジストR2cにより周辺回路領域ER2全体を覆う。次いで、メモリ回路領域ER1でレジストR2a,R2bに覆われていない選択ゲート電極形成層50や、選択ゲート電気的切断領域ER12,ER14の真性半導体層44を、例えば塩素系ガスを用いたドライエッチングにより除去する。
【００９５】
これにより、メモリセル領域ER13では、レジストR2a,R2bで覆われていない領域の選択ゲート電極形成層50が除去されてゆき、メモリゲート構造体4のキャップ膜CP1が外部に露出するとともに、メモリゲート構造体4の両側壁に沿って選択ゲート電極形成層50がそれぞれサイドウォール状に残存する。かくして、メモリセル領域ER13には、メモリゲート構造体4の一方の側壁に沿ってサイドウォール状に形成された第1選択ゲート電極DGと、この第1選択ゲート電極DGと物理的に切断され、かつメモリゲート構造体4の他方の側壁に沿ってサイドウォール状に形成された第2選択ゲート電極SGとが設けられ得る。
【００９６】
また、この際、メモリ回路領域ER1の選択ゲートコンタクト領域ER16,ER17では、レジストR2a,R2bに覆われた領域に層状の選択ゲート電極形成層50がそのまま残存し、第1選択ゲート電極DGと連設した選択ゲートコンタクト形成部42bと、第2選択ゲート電極SGに連設した選択ゲートコンタクト形成部42aとが形成される。
【００９７】
なお、この際、選択ゲート電気的切断領域ER12,ER14では、真性半導体層44が除去されてゆき、メモリゲート構造体4のキャップ膜CP1が外部に露出するとともに、メモリゲート構造体4の両側壁にそれぞれサイドウォール状の真性半導体層44bが形成され得る。さらに、この際、メモリゲートコンタクト領域ER11,ER15では、外部に露出していたキャップ膜CP1の上部キャップ膜CP1bが除去されるとともに、メモリゲート電極MGの周辺にあったサイドウォール状の真性半導体層（半導体層）44aも除去され得る。
【００９８】
ここで、メモリゲートコンタクト領域ER11,ER15の上部キャップ膜CP1bは、図５に示したロジックゲート電極形成工程において、予めドライエッチングにより表面の一部が除去されており、メモリセル領域ER13や、選択ゲートコンタクト領域ER16,ER17、選択ゲート電気的切断領域ER12,ER14の各上部キャップ膜CP1bよりも、膜厚が薄く形成されている。そのため、メモリセル領域ER13や、選択ゲートコンタクト領域ER16,ER17、選択ゲート電気的切断領域ER12,ER14の各上部キャップ膜CP1bは、ドライエッチングによりメモリゲートコンタクト領域ER11,ER15の上部キャップ膜CP1bが全て除去された場合でも、膜厚が薄くなるだけでメモリゲート電極MG上に残存させることができる。
【００９９】
次いで、ドライエッチングにより除去する対象を、選択ゲート電極形成層50および上部キャップ膜CP1bから下部キャップ膜CP1aに替える。具体的には、メモリゲートコンタクト領域ER11,ER15に露出したSiO2等でなる下部キャップ膜CP1aを、エッチングガスを変えたドライエッチング（例えば、フッ素系ガスを用いたドライエッチング）によって除去し、メモリゲートコンタクト領域ER11,ER15にメモリゲート電極MGを露出させる。
【０１００】
因みに、例えばキャップ膜CP1をSiO2の単層構造とした単層キャップ膜を適用した場合には、メモリゲートコンタクト領域ER11,ER15にて単層キャップ膜を除去する際、同じSiO2でなる素子分離層55も同じ量だけ削られてしまう。これにより、Siでなるメモリウエル等の基板表面と、素子分離層55との間に段差が生じてしまい、素子特性への影響が懸念される。
【０１０１】
これに対して、この実施の形態の場合では、キャップ膜CP1を下部キャップ膜CP1aおよび上部キャップ膜CP1bの積層構造とし、かつ上部キャップ膜CP1bをSiNとすることで、ドライエッチングでのSiNとSiO2との選択比を利用して素子分離層55の削れを抑制しつつ、上部キャップ膜CP1bだけを除去することができる。かくして、本発明では、キャップ膜CP1除去する際に、Siでなるメモリウエル等の基板表面と、素子分離層55との間に段差が生じてしまうことを抑制でき、キャップ膜CP1の除去工程を行うことによる素子特性への影響を低減できる。
【０１０２】
ここで、図８Ａは、図７のA3-A3´部分における断面構成を示す。実際上、図８Ａに示すように、メモリセル領域ER13では、メモリウエルMWの表面やメモリゲート構造体4周辺の選択ゲート電極形成層50がドライエッチングにより除去されてゆくことで、メモリゲート構造体4のキャップ膜CP1が外部に露出し、さらに当該キャップ膜CP1の上部キャップ膜CP1bの表面もドライエッチングにより一部除去されてゆき、上部キャップ膜CP1bの膜厚が薄くなる。
【０１０３】
また、この際、メモリセル領域ER13では、メモリゲート構造体4の側壁にある側壁スペーサ28a,28bに沿ってサイドウォール状に選択ゲート電極形成層50が残存し、当該側壁スペーサ28a,28bに沿ってサイドウォール状の第1選択ゲート電極DGおよび第2選択ゲート電極SGが形成される。さらに、メモリセル領域ER13では、メモリウエルMWの表面にて外部に露出した第1選択ゲート絶縁膜30および第2選択ゲート絶縁膜33もドライエッチングによって除去され、最終的にサイドウォール状の第1選択ゲート電極DGおよび第2選択ゲート電極SGに覆われたメモリウエルMW表面にだけ第1選択ゲート絶縁膜30および第2選択ゲート絶縁膜33が残存する。
【０１０４】
これにより、メモリウエルMW上には、第1選択ゲート絶縁膜30上にサイドウォール状の第1選択ゲート電極DGが立設した第1選択ゲート構造体5と、第2選択ゲート絶縁膜33上にサイドウォール状の第2選択ゲート電極SGが立設した第2選択ゲート構造体6とが形成され得る。かくして、メモリセル領域ER13には、メモリゲート構造体4の側壁に側壁スペーサ28a,28bを介してサイドウォール状の第1選択ゲート構造体5および第2選択ゲート構造体6が対向配置されたメモリセル2b等が形成され得る。
【０１０５】
因みに、この実施の形態の場合、側壁スペーサ28a,28bを介してメモリゲート構造体4の側壁に沿って形成された第1選択ゲート電極DGおよび第2選択ゲート電極SGは、サイドウォール状に形成されていることから、それぞれメモリゲート構造体4から離れるに従って頂上部がメモリウエルMWに向けて次第に下降してゆくような形状となっている。
【０１０６】
また、この際、図７のB3-B3´部分の断面構成を示す図８Ｂのように、レジストR2bが形成されている選択ゲートコンタクト領域ER17では、レジストR2bに覆われた選択ゲート電極形成層50がそのまま残存し、選択ゲートコンタクト形成部42bが形成され得る。選択ゲートコンタクト形成部42bは、素子分離層55上に形成され、かつ当該素子分離層55の基板表面の形状に合わせて表面が平面状に形成された平面部46aと、平面部46aと一体形成され、かつメモリゲート構造体4のキャップ膜CP1の一部に乗り上げた乗り上げ部46bとを備えている。
【０１０７】
この場合、選択ゲートコンタクト形成部42bは、表面が平面状でなる平面部46aを備えていることから、後の工程で形成される柱状の第1選択ゲートコンタクトDGCが、当該平面部46aの表面に立設し易いようになっている。なお、レジストR2bは、キャップ膜CP1の一部領域も覆っていることから、キャップ膜CP1の上部にも選択ゲート電極形成層50がそのまま一部残存し、平面部46aと一体形成された乗り上げ部46bを上部キャップ膜CP1b上に形成し得る。
【０１０８】
また、選択ゲートコンタクト領域ER17のキャップ膜CP1では、レジストR2bに覆われていない領域の上部キャップ膜CP1bの表面がドライエッチングにより一部除去されて膜厚が薄くなっていることから、レジストR2bに覆われている上部キャップ膜CP1bと、当該レジストR2bに覆われていない上部キャップ膜CP1bとの間に段差60が形成され得る。
【０１０９】
図７のC3-C3´部分の断面構成を示す図８Ｃのように、メモリゲートコンタクト領域ER15では、メモリセル領域ER13や選択ゲートコンタクト領域ER16,ER17の選択ゲート電極形成層50をドライエッチングにより除去する際に、メモリゲート構造体4の側壁にある側壁スペーサ28a,28bに沿って形成されていたサイドウォール状の真性半導体層44aもドライエッチングにより全て除去される。また、この際、メモリゲートコンタクト領域ER15では、外部に露出している薄くなった上部キャップ膜CP1bと、上部キャップ膜CP1bに覆われた下部キャップ膜CP1aとを、エッチングガスを変えたドライエッチングによって順番に除去してゆき、メモリゲート電極MGが外部に露出され得る。一方、周辺回路領域ER2は、図７のD3-D3´部分の断面構成を示す図８Ｄのように、レジストR2cに覆われていることから、ゲート絶縁膜57上のロジックゲート電極RG1,RG2がそのまま残存する。
【０１１０】
次に、レジストR2a,R2b,R2cを除去し、不純物注入工程に移行する。不純物注入工程では、図７との対応部分に同一符号を付して示す図９のように、所定位置に開口部H1,H2,H3を有したレジストR3によって、メモリ回路領域ER1および周辺回路領域ER2を覆い、当該開口部H1,H2,H3から外部に露出した領域に所定の不純物を注入する。この場合、メモリ回路領域ER1では、選択ゲート電気的切断領域ER12,ER14においてメモリゲート構造体4を中心に対向配置された各真性半導体層44bの一部がレジストR3の開口部H1,H2から外部に露出している。
【０１１１】
実際上、選択ゲート電気的切断領域ER12,ER14では、開口部H1,H2の両脇にある真性半導体層44bがレジストR3に覆われており、メモリセル領域ER13に隣接した領域に真性半導体層44bが残存し、さらにメモリゲートコンタクト領域ER11,ER15に隣接した領域にも真性半導体層44bが残存し得る。なお、メモリ回路領域ER1では、それら以外のメモリセル領域ER13や、メモリゲートコンタクト領域ER11,ER15もレジストR3に覆われている。
【０１１２】
ここで、不純物注入工程では、n型の第1選択ゲート電極DGおよび第2選択ゲート電極SGとは異なる導電型のp型不純物を、開口部H1,H2から露出した真性半導体層44bに注入し、開口部H1,H2から露出している真性半導体層44bを、p型の逆導電型半導体層43とし得る。これにより、選択ゲート電気的切断領域ER12(ER14)には、メモリセル領域ER13とメモリゲートコンタクト領域ER11（ER15）との間に、i型の真性半導体層44b、p型の逆導電型半導体層43、およびi型の真性半導体層44bが形成され得る。
【０１１３】
かくして、メモリ回路領域ER1には、メモリセル領域ER13のn型の第1選択ゲート電極DGおよび第2選択ゲート電極SGと、選択ゲート電気的切断領域ER12（ER14）の真性半導体層44bが接合し、メモリセル領域ER13と選択ゲート電気的切断領域ER12,ER14とによりpin接合ダイオードが形成され得る。また、メモリ回路領域ER1では、メモリセル領域ER13および選択ゲート電気的切断領域ER12,ER14に形成されたpin接合ダイオードにより、第1選択ゲート電極DGおよび第2選択ゲート電極SGを電気的にも切断できる。
【０１１４】
また、この際、周辺回路領域ER2では、一のロジックウエルRW1と当該ロジックウエルRW1上のロジックゲート電極RG1とがレジストR3により覆われているとともに、他のロジックウエルRW2と当該ロジックウエルRW2上のロジックゲート電極RG2とがレジストR3の開口部H3から外部に露出し得る。これにより、周辺回路領域ER2では、開口部H3から外部に露出した他のロジックウエルRW2にも、メモリ回路領域ER1に注入される導電型のp型不純物が注入され、ロジックウエルRW2の領域にp型のソース・ドレイン領域RSD3,RSD4が形成され得る。
【０１１５】
次いで、レジストR3を除去した後、周辺回路領域ER2のロジックウエルRW1,RW2上で外部に露出したゲート絶縁膜57を除去して各ロジックゲート電極RG1,RG2直下にそれぞれゲート絶縁膜57を残して、ロジックゲート電極RG1,RG2と、パターニングされたゲート絶縁膜57とでなるロジックゲート構造体7a,7bを形成する。その後、n型のソース・ドレイン領域RSD1,RSD2を形成する工程や、第1選択ゲート電極DG上および第2選択ゲート電極SG上等にシリサイド層S1,S2,S等を形成する工程、さらに相間絶縁層、第1選択ゲートコンタクトDGC、第2選択ゲートコンタクトSGC、メモリゲートコンタクトMGC、コンタクトRGC1,RG2,RC1,RC2,RC3,RC4等を形成する工程等を順次行うことで半導体集積回路装置1を製造し得る。
【０１１６】
（４）作用および効果
以上の構成において、メモリセル2bでは、ドレイン領域34bおよびソース領域31b間のメモリウエルMW上に、下部ゲート絶縁膜24a、電荷蓄積層EC、上部ゲート絶縁膜24b、メモリゲート電極MG、およびキャップ膜CP1の順で積層形成されたメモリゲート構造体4を備え、メモリゲート構造体4の一の側壁に設けた側壁スペーサ28aの側壁に沿ってサイドウォール状の第1選択ゲート構造体5が形成され、当該メモリゲート構造体4の他の側壁に設けた側壁スペーサ28bの側壁に沿ってサイドウォール状の第2選択ゲート構造体6が形成されている。
【０１１７】
第1選択ゲート構造体5には、ビット線BLが接続されたドレイン領域34bと、メモリゲート構造体4の側壁に設けた一の側壁スペーサ28aとの間のメモリウエルMW上に、第1選択ゲート絶縁膜30を介してサイドウォール状の第1選択ゲート電極DGが設けられ、当該第1選択ゲート電極DG上にシリサイド層S1が形成されている。
【０１１８】
一方、第2選択ゲート構造体6には、ソース線SLが接続されたソース領域31bと、メモリゲート構造体4の側壁に設けた他の側壁スペーサ28bとの間のメモリウエルMW上に、第2選択ゲート絶縁膜33を介してサイドウォール状の第2選択ゲート電極SGが設けられ、当該第2選択ゲート電極SG上にシリサイド層S2が形成されている。
【０１１９】
このように、本発明のメモリセル2bでは、第1選択ゲート電極DGと第2選択ゲート電極SGとを、メモリゲート構造体4の側壁に沿ってサイドウォール状に形成したことから、第1選択ゲート電極DGおよび第2選択ゲート電極SGにメモリゲート構造体4が乗り上げずに、メモリゲート構造体4、第1選択ゲート構造体5および第2選択ゲート構造体6の高さを揃えることができるので、第1選択ゲート電極DGおよび第2選択ゲート電極SGからメモリゲート構造体4が突出しない分、従来よりも小型化を図り得る。
【０１２０】
また、このメモリセル2bでは、第1選択ゲート電極DGと第2選択ゲート電極SGをサイドウォール状にしてメモリゲート電極MGに近接させても、メモリゲート電極MG上に所定膜厚でなるキャップ膜CP1を設けたことから、第1選択ゲート電極DG上のシリサイド層S1や、第2選択ゲート電極SG上のシリサイド層S2をキャップ膜CP1の膜厚分だけメモリゲート電極MGから遠ざけることができるので、メモリゲート電極MGに対して、第1選択ゲート電極DG上および第2選択ゲート電極SG上のシリサイド層S1,S2が接触し難くなり、その分、メモリゲート電極MGのショート不良を防止し得る。
【０１２１】
なお、このメモリセル2bでは、電荷蓄積層ECに電荷を注入するのに必要な電荷蓄積ゲート電圧がメモリゲート電極MGに印加された際に、第1の書き込み手法を用いて電荷蓄積層ECへの電荷の注入を阻止するとき、メモリゲート電極MGと対向したメモリウエルMWのチャネル層形成キャリア領域に誘起されているキャリアをチャネル層形成キャリア領域から排除した状態で、第1選択ゲート構造体5によって、メモリゲート電極MGと対向した領域のメモリウエルMWと、ドレイン領域34bとの電気的な接続を遮断し、かつ、第2選択ゲート構造体6によって、メモリゲート電極MGと対向した領域のメモリウエルMWと、ソース領域31bとの電気的な接続を遮断するようにした。
【０１２２】
これにより、メモリセル2bでは、チャネル層形成キャリア領域にチャネル層が形成されずに空乏層が形成された状態となり、電荷蓄積ゲート電圧に基づきメモリウエルMW表面の電位が上昇して、メモリゲート電極MGおよびメモリウエルMW表面の電圧差が小さくなり、電荷蓄積層EC内への電荷注入を阻止でき、また、空乏層によって、メモリゲート構造体4直下のメモリウエルMW表面の電位が、第1選択ゲート絶縁膜30や第2選択ゲート絶縁膜33へ到達することを阻止できる。
【０１２３】
従って、メモリセル2bでは、量子トンネル効果によって電荷蓄積層ECに電荷を注入するのに必要な高電圧の電荷蓄積ゲート電圧に拘束されることなく、メモリゲート電極MGと対向した領域のメモリウエルMWと、ビット線BLとの電気的な接続を第1選択ゲート構造体5により遮断するのに必要な電圧値や、メモリゲート電極MGと対向した領域のメモリウエルMWと、ソース線SLとの電気的な接続を第2選択ゲート構造体6により遮断するのに必要な電圧値にまで、ビット線BLおよびソース線SLの電圧値を下げることができる。かくして、メモリセル2bでは、これらビット線BLおよびソース線SLでの電圧低減に合せて、第1選択ゲート構造体5の第1選択ゲート絶縁膜30の膜厚や、第2選択ゲート構造体6の第2選択ゲート絶縁膜33の膜厚を薄くでき、その分、高速動作を実現し得る。
【０１２４】
また、メモリセル2bでは、第2の書き込み手法を用いて電荷蓄積層ECに電荷を注入させないとき、電荷蓄積層ECへの電荷注入に必要な電荷蓄積ゲート電圧がメモリゲート電極MGに印加され、メモリゲート電極MGが対向したメモリウエルMW表面にチャネル層が形成されても、第1選択ゲート構造体5によりドレイン領域34bおよびチャネル層の電気的な接続を遮断し、かつ、第2選択ゲート構造体6によりソース領域31bおよびチャネル層の電気的な接続も遮断するようにした。
【０１２５】
これにより、メモリセル2bでは、メモリゲート構造体4と対向したメモリウエルMWのチャネル層周辺に空乏層が形成されるとともに、電荷蓄積ゲート電圧に基づいてチャネル層のチャネル電位が上昇し、メモリゲート電極MGおよびチャネル層間の電圧差が小さくなり、電荷蓄積層EC内への電荷注入を阻止しつつ、空乏層によってチャネル層から第1選択ゲート絶縁膜30および第2選択ゲート絶縁膜33への電圧印加を遮断できる。
【０１２６】
従って、メモリセル2bでは、量子トンネル効果によって電荷蓄積層ECに電荷を注入するのに必要な高電圧の電荷蓄積ゲート電圧に拘束されることなく、第1選択ゲート構造体5および第2選択ゲート構造体6で、ビット線BLおよびチャネル層の電気的な接続や、ソース線SLおよびチャネル層の電気的な接続を遮断するのに必要な電圧値にまで、ビット線BLおよびソース線SLの電圧値を下げることができる。かくして、メモリセル2bでは、これらビット線BLおよびソース線SLでの電圧低減に合せて、第1選択ゲート構造体5の第1選択ゲート絶縁膜30の膜厚や、第2選択ゲート構造体6の第2選択ゲート絶縁膜33の膜厚を薄くでき、その分、高速動作を実現し得る。
【０１２７】
また、本発明の半導体集積回路装置1の製造方法では、先ず始めに、対向する側壁に側壁スペーサ28a,28bを有するメモリゲート構造体4が設けられたメモリセル領域ER13および選択ゲートコンタクト領域ER16,ER17に、層状の選択ゲート電極形成層50を形成し、さらに、周辺回路領域ER2に層状のロジックゲート電極形成層51,52を形成する（電極層形成工程）。
【０１２８】
次いで、この製造方法では、図５に示したように、フォトマスクによりパターニングされたレジストR1b,R1cを用いて周辺回路領域ER2のロジックゲート電極形成層51,52（図３）をそれぞれパターニングすることにより、ゲート絶縁膜57上にロジックゲート電極RG1,RG2を形成する。これに加えて、この製造方法では、ロジックゲート電極RG1,RG2を形成する際に、メモリ回路領域ER1に設けたレジストR1aを利用して、メモリ回路領域ER1におけるメモリゲートコンタクト領域ER11,ER15の真性半導体層44を除去してキャップ膜CP1を露出させるとともに、当該キャップ膜CP1の表面も一部除去することにより当該キャップ膜CP1の膜厚を薄くする（ロジックゲート電極形成工程）。
【０１２９】
次いで、この製造方法では、図７に示したように、フォトマスクによりパターニングされたレジストR2a,R2bを用いて選択ゲート電極形成層50をパターニングすることにより、メモリゲート構造体4の側壁スペーサ28a,28bに沿ってサイドウォール状の第1選択ゲート電極DGおよび第2選択ゲート電極SGを形成するとともに、メモリゲート構造体4の一部周辺を覆うレジストR2a,R2bにより選択ゲートコンタクト領域ER16,ER17に選択ゲート電極形成層50を残存させ、第1選択ゲート電極DGまたは第2選択ゲート電極SGと連設した選択ゲートコンタクト形成部42a,42bを形成する（選択ゲート電極形成工程）。
【０１３０】
また、この製造方法では、第1選択ゲート電極DG、第2選択ゲート電極SGおよび選択ゲートコンタクト形成部42a,42bを形成する選択ゲート電極形成工程の際に、メモリゲートコンタクト領域ER11,ER15のキャップ膜CP1を全て除去し、当該メモリゲートコンタクト領域ER11,ER15にメモリゲート電極MGを外部に露出させる。従って、このような製造方法により製造された半導体集積回路装置1では、メモリゲートコンタクト領域ER11,ER15でメモリゲート電極MGを外部に露出させ、当該メモリゲート電極MGにメモリゲートコンタクトMGCを立設させることができるので、メモリセル領域ER13でキャップ膜CP1に覆われたメモリゲート電極MGに対して、メモリゲートコンタクト領域ER11,ER15のメモリゲート電極MGから所定の電圧を印加し得る。
【０１３１】
また、メモリゲートコンタクト領域ER11,ER16では、選択ゲート電極形成工程において、メモリゲートコンタクトMGCが立設可能なメモリゲート電極MGを外部に露出させる際、メモリゲート構造体4の周辺にあった真性半導体層44aも同時に除去されることから、第1選択ゲート電極DGおよび第2選択ゲート電極SGを物理的に切断させることもできる。かくして、この実施の形態の場合には、メモリゲート電極MGにメモリゲートコンタクトMGCを立設可能な領域と、第1選択ゲート電極DGおよび第2選択ゲート電極SGを物理的に切断する物理的電極切断領域とを、自己整合的に同じ領域（メモリゲートコンタクト領域ER11,ER15）に同時に形成できる。
【０１３２】
さらに、後の工程により自己整合によってシリサイド層を形成する際には、メモリ回路領域ER1を加工する専用フォトマスク工程を追加することなく、メモリセル領域ER12および選択ゲート電気的切断領域ER12,ER14でキャップ膜CP1によりメモリゲート電極MGのシリサイド化を防止できるとともに、メモリゲートコンタクト領域ER11,ER15のメモリゲート電極MGにだけシリサイド層を形成できる。
【０１３３】
また、このように、この製造方法では、第1選択ゲート電極DG、第2選択ゲート電極SGおよびコンタクト形成部42a,42bを形成するためにメモリ回路領域ER1を加工する専用フォトマスク工程の際に、メモリ回路領域ER1でキャップ膜CP1に覆われたメモリゲート電極MGを外部に露出させる加工も同時に行えるため、キャップ膜CP1に覆われたメモリゲート電極MGを外部に露出させるためにメモリ回路領域ER1だけを加工する別の専用フォトマスク工程を余分に追加する必要がなく、その分、製造コストを低減できる。
【０１３４】
なお、本発明による半導体集積回路装置1のメモリ回路領域ER1では、メモリセル領域ER13と隣接するように選択ゲートコンタクト領域ER16,ER17が配置され、当該メモリセル領域ER13に対し選択ゲートコンタクト領域ER16,ER17よりも遠方位置に選択ゲート電気的切断領域ER16,ER17や、メモリゲートコンタクト領域ER11,ER15が配置された構成となり得る。このような構成でなるメモリ回路領域ER1では、メモリゲート電極MG上面がキャップ膜CP1で覆われたメモリゲート構造体と、第1選択ゲート構造体5と、第2選択ゲート構造体6とを、メモリセル領域ER13および選択ゲートコンタクト領域ER16,ER17に亘って形成でき、選択ゲート電気的切断領域ER12,ER14にて第1選択ゲート電極DGおよび第2選択ゲート電極SGを電気的に切断でき、さらに、メモリゲートコンタクト領域ER11,ER15にてメモリゲート電極MGにメモリゲートコンタクトMGCを形成できる。
【０１３５】
（５）他の実施の形態による半導体集積回路装置の製造方法
上述した「（３）半導体集積回路装置の製造方法」では、ロジックゲート電極形成工程を行った後に、選択ゲート電極形成工程を行う場合について説明した。しかしながら、本発明はこれに限らず、選択ゲート電極形成工程を先に行い、その後に、ロジックゲート電極形成工程を行ってもよく、このような製造方法であっても、「（３）半導体集積回路装置の製造方法」と同様に、図２に示したような半導体集積回路装置1を製造できる。
【０１３６】
実際上、この製造方法では、図３に示したように、メモリセル領域ER13からメモリゲートコンタクト領域ER11,ER15に亘って、側壁スペーサ28a,28b（図３では図示を省略、図３Ａ参照）を有したメモリゲート構造体4を設けた後、例えばn型不純物が注入された層状の選択ゲート電極形成層50をメモリセル領域ER13および選択ゲートコンタクト領域ER16,ER17に形成し、真性半導体でなる層状の真性半導体層44をメモリゲートコンタクト領域ER11,ER15および選択ゲート電気的切断領域ER12,ER14に形成する。また、周辺回路領域ER2には、例えばn型不純物が注入された層状のロジックゲート電極形成層51を一のロジックウエルRW1全体を覆うように形成し、一方、p型不純物が注入された層状のロジックゲート電極形成層52を他のロジックウエルRW2全体を覆うように形成する。
【０１３７】
次いで、選択ゲート電極形成工程に移行する。選択ゲート電極形成工程では、図３との対応部分に同一符号を付して示す図１０のように、パターニングしたレジストR4a,R4bにより、選択ゲートコンタクト領域ER16,ER17におけるメモリゲート構造体4周辺の選択ゲート電極形成層50の一部領域を覆うとともに、レジストR4cにより周辺回路領域ER2全体を覆う。次いで、メモリ回路領域ER1でレジストR2a,R2bに覆われていない選択ゲート電極形成層50や、選択ゲート電気的切断領域ER12,ER14の真性半導体層44を、例えばドライエッチングにより除去する。
【０１３８】
これにより、メモリセル領域ER13では、選択ゲート電極形成層50が除去されてゆき、メモリゲート構造体4のキャップ膜CP1が外部に露出するとともに、メモリゲート構造体4の両側壁に沿って選択ゲート電極形成層50がそれぞれサイドウォール状に残存する。かくして、メモリセル領域ER13には、メモリゲート構造体4の一方の側壁に沿ってサイドウォール状に形成された第1選択ゲート電極DGと、メモリゲート構造体4の他方の側壁に沿ってサイドウォール状に形成された第2選択ゲート電極SGとが設けられ得る。
【０１３９】
また、この際、メモリ回路領域ER1の選択ゲートコンタクト領域ER16,ER17では、レジストR2a,R2bに覆われた領域に層状の選択ゲート電極形成層50がそのまま残存し、第1選択ゲート電極DGと連設した一の選択ゲートコンタクト形成部42bと、第2選択ゲート電極SGに連設した他の選択ゲートコンタクト形成部42aとが形成される。
【０１４０】
なお、この際、選択ゲート電気的切断領域ER12,ER14およびメモリゲートコンタクト領域ER11,ER15では、真性半導体層44が除去されてゆき、メモリゲート構造体4のキャップ膜CP1が外部に露出するとともに、メモリゲート構造体4の側壁に沿ってそれぞれサイドウォール状の真性半導体層44aが形成され得る。
【０１４１】
また、この際、メモリ回路領域ER1では、上部キャップ膜CP1bの表面も一部除去され、上部キャップ膜CP1bの膜厚が薄くなり得る。このように、メモリ回路領域ER1では、レジストR4a,R4bに覆われていないメモリセル領域ER13の選択ゲート電極形成層50が除去されてゆき、メモリゲート構造体4の側壁に沿ってサイドウォール状の第1選択ゲート電極DGおよび第2選択ゲート電極SGが形成されるとともに、メモリ回路領域ER1の上部キャップ膜CP1bも除去されて膜厚の薄い上部キャップ膜CP1bが形成され得る。
【０１４２】
ここで、図１１Ａは、図１０のA4-A4´部分における断面構成を示す。図１１Ａに示すように、メモリセル領域ER13のうちメモリウエルMWが形成されている領域では、第1選択ゲート電極DGおよび第2選択ゲート電極SGが形成された際、メモリウエルMWの表面にて外部に露出した第1選択ゲート絶縁膜30および第2選択ゲート絶縁膜33もドライエッチングによって除去されてゆき、最終的にサイドウォール状の第1選択ゲート電極DGおよび第2選択ゲート電極SGに覆われたメモリウエルMW表面にだけ第1選択ゲート絶縁膜30および第2選択ゲート絶縁膜33が残存する。
【０１４３】
これにより、メモリセル領域ER13のうちメモリウエルMWが形成されている領域には、メモリゲート電極MG上にキャップ膜CP1が設けられ、さらにメモリゲート構造体4の側壁に側壁スペーサ28a,28bを介してサイドウォール状の第1選択ゲート構造体5および第2選択ゲート構造体6が対向配置されたメモリセル2bが形成され得る。
【０１４４】
また、この際、図１０のB4-B4´部分の断面構成を示す図１１Ｂのように、レジストR4bが形成されている選択ゲートコンタクト領域ER17では、レジストR4bに覆われた選択ゲート電極形成層50がそのまま残存し、選択ゲートコンタクト形成部42bが形成され得る。選択ゲートコンタクト形成部42bは、素子分離層55上に形成され、かつ当該素子分離層55の基板表面の形状に合わせて表面が平面状に形成された平面部46aと、平面部46aと一体形成され、かつメモリゲート構造体4のキャップ膜CP1の一部に乗り上げた乗り上げ部46bとを備えている。
【０１４５】
図１０のC4-C4´部分の断面構成を示す図１１Ｃのように、メモリゲートコンタクト領域ER15では、メモリゲート電極MG上にキャップ膜CP1が設けられ、さらにメモリゲート構造体4の側壁に側壁スペーサ28a,28bを介してサイドウォール状の真性半導体層44aが対向配置された構成となる。一方、周辺回路領域ER2は、図１０のD4-D4´部分の断面構成を示す図１１Ｄのように、全体がレジストR4cに覆われていることから、層状のロジックゲート電極形成層51,52がそのまま残存する。
【０１４６】
次いで、これらレジストR4a,R4b,R4cを除去した後、次のロジックゲート電極形成工程に移行する。図１０との対応部分に同一符号を付して示す図１２のように、このロジックゲート電極形成工程では、パターニングしたレジストR5aにより、メモリ回路領域ER1のメモリセル領域ER13、選択ゲートコンタクト領域ER16,ER17、および選択ゲート電気的切断領域ER12,ER14を覆い、また、最終的に形成するロジックゲート電極RG1,RG2（図２）の外郭形状に合わせてパターニングされたレジストR5b,R5cにより、周辺回路領域ER2の各ロジックゲート電極形成層51,52を覆う。
【０１４７】
次いで、メモリ回路領域ER1にてレジストR5aから露出したメモリゲートコンタクト領域ER11,ER15の上部キャップ膜CP1bをドライエッチングにより除去するとともに、周辺回路領域ER2にてレジストR1b,R1cから露出した各ロジックゲート電極形成層51,52をドライエッチングにより除去する。
【０１４８】
これにより周辺回路領域ER2では、レジストR5b,R5cに覆われていないロジックゲート電極形成層51,52が除去され、当該レジストR5b,R5cにより覆われた領域にロジックゲート電極形成層51,52が残存することで、ロジックゲート電極RG1,RG2が形成され得る。
【０１４９】
また、この際、メモリゲートコンタクト領域ER11,ER15では、外部に露出した上部キャップ膜CP1bが除去されてゆき、メモリゲート電極MG上の下部キャップ膜CP1aが露出するとともに、外部に露出していたサイドウォール状の真性半導体層44aも除去されてゆくが、メモリゲート電極MGの側壁周辺にサイドウォール状の真性半導体層44cが僅かに残存する。
【０１５０】
ここで、メモリゲートコンタクト領域ER11,ER15の上部キャップ膜CP1bは、図１０に示した選択ゲート電極形成工程において、ドライエッチングにより予め表面の一部が除去されており、膜厚が薄く形成されているため、上部キャップ膜CP1bを除去する際のエッチング量を少なくでき、その分、周辺回路領域ER2に対するオーバエッチを防止し得る。なお、この際、メモリゲートコンタクト領域ER11,ER15には、上部キャップ膜CP1bを除去する際のエッチング量が少ないため、上部キャップ膜CP1bを除去し終えた際、メモリゲート電極MGの側壁に沿ってサイドウォール状の真性半導体層44cが僅かに残存する。
【０１５１】
次いで、メモリゲートコンタクト領域ER11,ER15に露出した下部キャップ膜CP1aを、エッチングガスを変えたドライエッチング（例えば、フッ素形ガスを用いたドライエッチング）によって除去し、図１２に示すように、メモリゲートコンタクト領域ER11,ER15にメモリゲート電極MGを露出させる。
【０１５２】
なお、この実施の形態の場合でも、キャップ膜CP1を下部キャップ膜CP1aおよび上部キャップ膜CP1bの積層構造とし、かつ上部キャップ膜CP1bをSiNとすることで、ドライエッチングでのSiNとSiO2との選択比を利用して素子分離層55の削れを抑制しつつ、上部キャップ膜CP1bだけを除去することができる。かくして、この実施の形態の場合でも、キャップ膜CP1を除去する際に、Siでなるメモリウエル等の基板表面と、素子分離層55との間に段差が生じてしまうことを抑制でき、キャップ膜CP1の除去工程を行うことによる素子特性への影響を低減できる。
【０１５３】
ここで、図１３Ａは、図１２のA5-A5´部分における断面構成を示す。図１３Ａに示すように、メモリセル領域ER13では、メモリゲート構造体4の側壁に側壁スペーサ28a,28bを介してサイドウォール状の第1選択ゲート構造体5および第2選択ゲート構造体6が対向配置されたメモリセル2bが形成されており、当該メモリセル2bがレジストR5aにより覆われている。また、図１２のB5-B5´部分の断面構成を示す図１３Ｂのように、この際、選択ゲートコンタクト形成部42bが形成されている選択ゲートコンタクト領域ER17も、レジストR5aに覆われている。
【０１５４】
一方、図１２のC5-C5´部分の断面構成を示す図１３Ｃのように、メモリゲートコンタクト領域ER15では、レジストR5aに覆われていないことから上部キャップ膜CP1bが除去された後、エッチングガスを変えたドライエッチングによって、下部キャップ膜CP1aも除去され、メモリゲート電極MGが外部に露出する。また、この際、メモリゲートコンタクト領域ER15では、メモリゲート電極MGの側壁の側壁スペーサ28a,28bに沿って残存していたサイドウォール状の真性半導体層44aも除去されてゆくが、周辺回路領域ER2にて同時に形成されるロジックゲート電極RG1,RG2のエッチング条件に制限されて、当該側壁スペーサ28a,28bに沿って僅かにサイドウォール状の真性半導体層44aが残存する。但し、ロジックゲート電極RG1,RG2のエッチング条件次第では、メモリゲートコンタクト領域ER15の真性半導体層（半導体層）44cを完全に除去することも可能である。この場合、メモリゲートコンタクト領域ER11,ER15は、第1選択ゲート電極DGおよび第2選択ゲート電極SGと連設した真性半導体層44cが除去されることで、第1選択ゲート電極DGおよび第2選択ゲート電極SGを分断する物理的電極切断領域にもなり得る。
【０１５５】
また、図１２のD5-D5´部分の断面構成を示す図１３Ｄのように、周辺回路領域ER2では、レジストR5b,R5cに覆われたロジックウエルRW1,RW2の一部領域にロジックゲート電極形成層51,52が残存して、ロジックゲート電極RG1,RG2が形成される。これにより、周辺回路領域ER2には、一のロジックウエルRW1上にゲート絶縁膜57を介してロジックゲート電極RG1が設けられ、他のロジックウエルRW2上にゲート絶縁膜57を介してロジックゲート電極RG2が設けられ得る。
【０１５６】
かくして、このロジックゲート電極形成工程では、レジストR5b,R5cを用いて周辺回路領域ER2のロジックゲート電極形成層51,52をパターニングしてロジックゲート電極RG1,RG2を形成すると同時に、メモリゲートコンタクト領域ER11,ER15の上部キャップ膜CP1bも除去して、下部キャップ膜CP1aを外部に露出させ、さらに当該下部キャップ膜CP1aを除去することによりメモリゲートコンタクト領域ER11,ER15にメモリゲート電極MGを露出させる。
【０１５７】
次に、レジストR2a,R2b,R2cを除去し、「（３）半導体集積回路装置の製造方法」と同様に不純物注入工程に移行する。これにより、選択ゲート電気的切断領域ER12(ER14)には、メモリセル領域ER13とメモリゲートコンタクト領域ER11（ER15）との間に、i型の真性半導体層44b、p型の逆導電型半導体層43、およびi型の真性半導体層44bの順に配置され、メモリセル領域ER13のn型の第1選択ゲート電極DGおよび第2選択ゲート電極SGと真性半導体層44bが接合し、pin接合ダイオードが形成され得る。また、この際、周辺回路領域ER2では、他のロジックウエルRW2にも、メモリ回路領域ER1に注入される導電型のp型不純物が注入され、p型のソース・ドレイン領域RSD3,RSD4が形成され得る。
【０１５８】
次いで、不純物注入工程で用いたレジストを除去した後、周辺回路領域ER2のロジックウエルRW1,RW2上で外部に露出したゲート絶縁膜57を除去して各ロジックゲート電極RG1,RG2直下にそれぞれゲート絶縁膜57を残して、ロジックゲート電極RG1,RG2と、パターニングされたゲート絶縁膜57とでなるロジックゲート構造体7a,7bを形成する。その後、n型のソース・ドレイン領域RSD1,RSD2を形成する工程や、第1選択ゲート電極DG上および第2選択ゲート電極SG上等にシリサイド層S1,S2,S等を形成する工程、相間絶縁層、第1選択ゲートコンタクトDGC、第2選択ゲートコンタクトSGC、メモリゲートコンタクトMGC、コンタクトRGC1,RG2,RC1,RC2,RC3,RC4等を形成する工程等を順次行うことで半導体集積回路装置1を製造し得る。
【０１５９】
以上の構成において、この他の実施の形態による製造方法では、フォトマスクによりパターニングされたレジストR4cにより周辺回路領域ER2を覆いつつ、メモリセル領域ER13の選択ゲート電極形成層50をエッチバックすることにより、一の側壁スペーサ28aに沿ってサイドウォール状の第1選択ゲート電極DGを形成するとともに、第1選択ゲート電極DGから電気的に分離され、かつ他の側壁スペーサ28bに沿ったサイドウォール状の第2選択ゲート電極SGを形成し、さらにメモリ回路領域ER1のキャップ膜CP1の表面を一部除去してキャップ膜CP1の膜厚を薄くする（選択ゲート電極形成工程）。
【０１６０】
次いで、この製造方法では、フォトマスクによりパターニングされたレジストR5aによりメモリセル領域ER13、選択ゲートコンタクト領域ER16,ER17、および選択ゲート電気的切断領域ER12,ER14を覆い、メモリゲートコンタクト領域ER11,ER15のキャップ膜CP1を除去してゆき、さらにレジストR5b,R5cを用いて周辺回路領域ER2のロジックゲート電極形成層51,52もパターニングしてロジックゲート電極RG1,RG2を形成する（ロジックゲート電極形成工程）。
【０１６１】
また、この製造方法では、ロジックゲート電極RG1,RG2を形成するロジックゲート電極形成工程の際に、メモリゲートコンタクト領域ER11,ER15のキャップ膜CP1を全て除去し、当該メモリゲートコンタクト領域ER11,ER15にメモリゲート電極MGを外部に露出させる。従って、このような製造方法により製造された半導体集積回路装置1では、メモリゲートコンタクト領域ER11,ER15でメモリゲート電極MGを外部に露出させ、当該メモリゲート電極MGにメモリゲートコンタクトMGCを立設させることができるので、メモリセル領域ER13でキャップ膜CP1に覆われたメモリゲート電極MGに対して、メモリゲートコンタクト領域ER11,ER15のメモリゲート電極MGから所定の電圧を印加し得る。
【０１６２】
また、この製造方法でも、第1選択ゲート電極DGと第2選択ゲート電極SGとを、メモリゲート構造体4の側壁に沿ってサイドウォール状に形成し、かつメモリゲート電極MG上に所定膜厚でなるキャップ膜CP1を設けたメモリセル2bを製造することができる。
【０１６３】
そして、このような製造方法では、ロジックゲート電極RG1,RG2を形成するために周辺回路領域ER2を加工する専用フォトマスク工程の際に、メモリ回路領域ER1でキャップ膜CP1に覆われたメモリゲート電極MGを外部に露出させる加工も同時に行えるため、キャップ膜CP1に覆われたメモリゲート電極MGを外部に露出させるためにメモリ回路領域ER1だけを加工する別の専用フォトマスク工程を余分に追加する必要がなく、その分、製造コストを低減できる。
【０１６４】
（６）他の実施の形態
なお、本発明は、本実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能であり、例えば各部位の電圧値について種々の電圧値を適用してもよい。また、上述した実施の形態においては、下部キャップ膜CP1aおよび上部キャップ膜CP1bの積層構造でなるキャップ膜CP1について説明したが、本発明はこれに限らず、3層、4層等その他複数の層が積層されたキャップ膜でもよい。また、図１との対応部分に同一符号を付して示す図１４のように、1層でなるキャップ膜CP2がメモリゲート電極MG上に形成されたメモリセル12としてもよい。なお、図１４に示すメモリセル12についても、上述した「（２）半導体集積回路装置の平面レイアウト」となり、また、上述した「（３）半導体集積回路装置の製造方法」または「（５）他の実施の形態による半導体集積回路装置の製造方法」に従って製造することができる。
【０１６５】
また、上述した実施の形態においては、図２に示したように、一の選択ゲートコンタクト領域ER16の末端に一の選択ゲート電気的切断領域ER12を配置し、他の選択ゲートコンタクト領域ER17の末端に他の選択ゲート電気的切断領域ER14を配置した半導体集積回路装置1を適用した場合について述べたが、本発明はこれに限らず、図２との対応部分に同一符号を付して示す図１５のように、一の選択ゲートコンタクト領域ER16の末端に一のメモリゲートコンタクト領域ER11を配置し、他の選択ゲートコンタクト領域ER17の末端に他のメモリゲートコンタクト領域ER15を配置した半導体集積回路装置71を適用してもよい。
【０１６６】
この場合、半導体集積回路装置71のメモリ回路領域ER1では、選択ゲートコンタクト領域ER16および一の選択ゲート電気的切断領域ER12間に一のメモリゲートコンタクト領域ER11が配置され、選択ゲートコンタクト領域ER16および他の選択ゲート電気的切断領域ER14間に他のメモリゲートコンタクト領域ER15が配置されている。これにより、メモリ回路領域ER1には、一の選択ゲート電気的切断領域ER12、一のメモリゲートコンタクト領域ER11、一の選択ゲートコンタクト領域ER16、メモリセル領域ER13、他の選択ゲートコンタクト領域ER17、他のメモリゲートコンタクト領域ER15、および他の選択ゲート電気的切断領域ER14の順に配置され得る。このような場合であっても、上述した半導体集積回路装置1と同様の製造方法により製造できるとともに、上述した半導体集積回路装置1と同様の効果を奏し得る。
【０１６７】
また、他の実施の形態としては、例えば、一の選択ゲートコンタクト領域ER16に一の選択ゲート電気的切断領域ER12を介して一のメモリゲートコンタクト領域ER11を設け、他の選択ゲートコンタクト領域ER17に他のメモリゲートコンタクト領域ER14を介して他の選択ゲート電気的切断領域ER14を設けるようにしてもよい。また、選択ゲート電気的切断領域ER12,ER14については、メモリセル回路領域のいずれか一方側にのみ設けるようにしてもよい。この場合、メモリ回路領域ER1は、例えば、一のメモリゲートコンタクト領域ER11、一の選択ゲート電気的切断領域ER12、一の選択ゲートコンタクト領域ER16、メモリセル領域ER13、他の選択ゲートコンタクト領域ER17、および他のメモリゲートコンタクト領域ER15の順に配置され得る。
【０１６８】
また、上述した実施の形態においては、一の選択ゲートコンタクト領域ER16に一の選択ゲートコンタクト形成部42aを設け、他の選択ゲートコンタクト領域ER17に他の選択ゲートコンタクト形成部42bを設けるようにした場合について述べたが、本発明はこれに限らず、例えば選択ゲートコンタクト領域ER16,ER17のうちいずれか一方の選択ゲートコンタクト領域ER16にのみ選択ゲートコンタクト形成部42a,42bの両方を設けるようにしてもよい。また、他の実施の形態としては、一の選択ゲートコンタクト領域ER16に選択ゲートコンタクト形成部42a,42bの両方を設け、さらに他の選択ゲートコンタクト領域ER17にも選択ゲートコンタクト形成部42a,42bの両方を設けるようにしてもよい。
【０１６９】
また、上述した実施の形態においては、選択ゲート電気的切断領域ER12,ER14に逆導電型半導体層43を形成し、第1選択ゲート電極DGおよび第2選択ゲート電極SGと、真性半導体層44bと、逆導電型半導体層43とによりとpin接合ダイオードが形成されるようにした場合について述べたが、本発明はこれに限らず、選択ゲート電気的切断領域ER12,ER14に真性半導体層44bのみを設けるようにしてもよい。なお、選択ゲート電気的切断領域ER12,ER14を真性半導体層44bのみにした場合には、当該選択ゲート電気的切断領域ER12,ER14で第1選択ゲート電極DGおよび第2選択ゲート電極SGを電気的に切断し得ず、メモリゲートコンタクト領域ER11,ER15でメモリゲート電極MG周辺の真性半導体層を除去し、第1選択ゲート電極DGおよび第2選択ゲート電極SGを物理的に切断する必要がある。
【０１７０】
また、上述した実施の形態においては、P型のメモリウエルMWを用いて、N型のトランジスタ構造を形成するメモリゲート構造体4と、N型のMOSトランジスタ構造を形成する第1選択ゲート構造体5と、同じくN型のMOSトランジスタ構造を形成する第2選択ゲート構造体6と設けるようにした場合について述べたが、本発明はこれに限らず、N型のメモリウエルを用いて、P型のトランジスタ構造を形成するメモリゲート構造体と、P型のMOSトランジスタ構造を形成する第1選択ゲート構造体と、同じくP型のMOSトランジスタ構造を形成する第2選択ゲート構造体と設けるようにしてよい。
【０１７１】
この場合、上述した実施の形態にて説明したメモリセル2bはN型およびP型の極性が逆になることから、メモリゲート構造体や、第1選択ゲート構造体、第2選択ゲート構造体、ビット線、ソース線に印加する各電圧もそれに応じて変化する。しかしながら、この場合でも、上述した実施の形態と同様に、メモリゲート電極に印加される電荷蓄積ゲート電圧に拘束されることなく、ビット線およびソース線に印加する電圧を、第1選択ゲート構造体および第2選択ゲート構造体の領域でメモリウエルを非導通状態とさせるのに必要な電圧値にまで下げることができる。よって、この場合でも、これらビット線およびソース線の電圧値を低減できるので、第1選択ゲート構造体の第1選択ゲート絶縁膜や、第2選択ゲート構造体の第2選択ゲート絶縁膜の膜厚を薄くでき、その分、高速動作を実現し得、また、周辺回路の面積も小さくできる。
【０１７２】
さらに、上述した実施の形態においては、メモリセル2bの電荷蓄積層ECに電荷を注入することでデータを書き込み、当該電荷蓄積層ECの電荷を引き抜くことでデータを消去する場合について述べたが、本発明はこれに限らず、これとは逆に、メモリセル2bの電荷蓄積層EC内の電荷を引き抜くことでデータを書き込み、当該電荷蓄積層EC内に電荷を注入することでデータを消去するようにしてもよい。
【０１７３】
また、上述した実施の形態においては、i型の真性半導体層44bおよびp型の逆導電型半導体層43を選択ゲート電気的切断領域ER12,ER14に形成し、メモリセル領域ER13の第1選択ゲート電極DGおよび第2選択ゲート電極SGとpin接合を形成して、選択ゲート電気的切断領域ER12,ER14により第1選択ゲート電極DGおよび第2選択ゲート電極SGを電気的に切断するようにした場合について述べたが、本発明はこれに限らず、p型の逆導電型半導体層を選択ゲート電気的切断領域ER12,ER14に形成し、メモリセル領域ER13の第1選択ゲート電極DGおよび第2選択ゲート電極SGとpn接合を形成して、選択ゲート電気的切断領域ER12,ER14により第1選択ゲート電極DGおよび第2選択ゲート電極SGを電気的に切断するようにしてもよい。
【符号の説明】
【０１７４】
1  半導体集積回路装置
2a,2b,2c,12  メモリセル
4  メモリゲート構造体
5  第1選択ゲート構造体
6  第2選択ゲート構造体
30  第1選択ゲート絶縁膜
34b  ドレイン領域
33  第2選択ゲート絶縁膜
31b  ソース領域
BL  ビット線
SL  ソース線
MW  メモリウエル
MG  メモリゲート電極
DG  第1選択ゲート電極
SG  第2選択ゲート電極
EC  電荷蓄積層
CP1,CP2  キャップ膜
CP1a  下部キャップ膜
CP1b  上部キャップ膜
【要約】      （修正有）【課題】小型化を図り、メモリゲート電極のショート不良を防止するメモリセル、半導体集積回路装置、および半導体集積回路装置の製造方法を提供する。【解決手段】第1選択ゲート電極DGと第2選択ゲート電極SGとを、メモリゲート構造体4の側壁に沿ってサイドウォール状に形成したことから、メモリゲート構造体4、第1選択ゲート構造体5および第2選択ゲート構造体6の高さを揃えることができ、小型化を図り得る。また、第1選択ゲート電極DG上のシリサイド層S1や、第2選択ゲート電極SG上のシリサイド層S2をキャップ膜CP1の膜厚分だけメモリゲート電極MGから遠ざけることができるので、メモリゲート電極MGに対して、第1選択ゲート電極DG上および第2選択ゲート電極SG上のシリサイド層S1,S2が接触し難くなり、その分、メモリゲート電極MGのショート不良を防止し得る。【選択図】図１【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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