(57)【特許請求の範囲】
【請求項１】
ユニットセルと、ビット線と、ユニットセル選択線と、アナログ素子選択線と、入力信号線と、出力信号線と、を含むプログラマブル回路を有し、
前記ユニットセルは、
第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、アナログ素子と、を含み、
前記ユニットセル選択線と、前記第１のトランジスタのゲート電極と、は電気的に接続され、
前記ビット線と、前記第１のトランジスタのソース電極又はドレイン電極の一方と、前記第３のトランジスタのソース電極又はドレイン電極の一方と、は電気的に接続され、
前記アナログ素子選択線と、前記第３のトランジスタのゲート電極と、は電気的に接続され、
前記入力信号線と、前記第２のトランジスタのソース電極又はドレイン電極の一方と、前記アナログ素子の電極の一方と、は電気的に接続され、
前記アナログ素子の電極の他方と、前記第４のトランジスタのソース電極又はドレイン電極の一方と、は電気的に接続され、
前記出力信号線と、前記第２のトランジスタのソース電極又はドレイン電極の他方と、前記第４のトランジスタのソース電極又はドレイン電極の他方と、は電気的に接続され、
前記第１のトランジスタのソース電極又はドレイン電極の他方と、前記第２のトランジスタのゲート電極と、は電気的に接続され、第１のノードを構成し、
前記第３のトランジスタのソース電極又はドレイン電極の他方と、前記第４のトランジスタのゲート電極と、は電気的に接続され、第２のノードを構成する半導体装置。
【請求項２】
マトリクス状に配置された複数のユニットセルと、複数のビット線と、複数のユニットセル選択線と、複数のアナログ素子選択線と、入力信号線と、出力信号線と、を含むプログラマブル回路を有し、
前記ユニットセルの一は、
第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、アナログ素子と、を含み、
前記ユニットセル選択線の一と、前記第１のトランジスタのゲート電極と、は電気的に接続され、
前記ビット線の一と、前記第１のトランジスタのソース電極又はドレイン電極の一方と、前記第３のトランジスタのソース電極又はドレイン電極の一方と、は電気的に接続され、
前記アナログ素子選択線の一と、前記第３のトランジスタのゲート電極と、は電気的に接続され、
前記入力信号線と、前記第２のトランジスタのソース電極又はドレイン電極の一方と、前記アナログ素子の電極の一方と、は電気的に接続され、
前記アナログ素子の電極の他方と、前記第４のトランジスタのソース電極又はドレイン電極の一方と、は電気的に接続され、
前記出力信号線と、前記第２のトランジスタのソース電極又はドレイン電極の他方と、前記第４のトランジスタのソース電極又はドレイン電極の他方と、は電気的に接続され、
前記第１のトランジスタのソース電極又はドレイン電極の他方と、前記第２のトランジスタのゲート電極と、は電気的に接続され、第１のノードを構成し、
前記第３のトランジスタのソース電極又はドレイン電極の他方と、前記第４のトランジスタのゲート電極と、は電気的に接続され、第２のノードを構成し、
前記第１のノード及び前記第２のノードの電位によって、前記ユニットセルそれぞれからの出力を制御することで、前記プログラマブル回路が合成するアナログ値を可変とする半導体装置。
【請求項３】
請求項１または２において、
前記第１のトランジスタ及び前記第３のトランジスタの少なくとも一は、酸化物半導体を含んで構成される半導体装置。
【請求項４】
請求項１乃至３のいずれか一において、
前記アナログ素子として、抵抗素子を含む半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書で開示する発明は、半導体装置に関する。
【０００２】
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、半導体素子、電気光学装置、記憶装置、信号処理装置、半導体回路及び電子機器は全て半導体装置である。
【背景技術】
【０００３】
ＬＳＩに代表される半導体集積回路は、製造時に回路構成を固定され、一般的に製造後に回路構成を変更することができない。これに対して、プログラマブルロジックデバイス（ＰＬＤ：Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）と呼ばれる半導体集積回路は、複数の論理回路からなる論理ブロックを単位として、各論理ブロックが配線を介して電気的に接続される構造となっている。プログラマブルロジックデバイスでは、各論理ブロックの回路構成を電気的に制御することができる。
【０００４】
これにより、プログラマブルロジックデバイスは、製造後も設計変更を行うことが可能となるので、プログラマブルロジックデバイスを用いることにより、半導体集積回路の設計、開発に費やされる期間及びコストを大幅に削減させることができる。
【０００５】
プログラマブルロジックデバイスには、ＣＰＬＤ（Ｃｏｍｐｌｅｘ  ＰＬＤ）、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）と呼ばれるものも存在する。いずれにおいても、論理ブロックに設けられているメモリ部に格納されたデータ（コンフィグレーションデータ）にしたがってスイッチの切換を行うプログラマブルスイッチによって各論理ブロックの回路構成を制御している。つまり、各プログラマブルスイッチにデータをプログラミングすることで、プログラマブルロジックデバイスの回路構成を変更することができる。
【０００６】
当該メモリ部にはＳＲＡＭ等の揮発性メモリが主に用いられている。また、その一方で、例えば、特許文献１では、当該メモリ部に、フラッシュメモリのようにフローティングゲートトランジスタからなる不揮発性メモリを用いる技術が開示されている。
【０００７】
また、アナログ素子を含む機能ブロックによってアレイを構成することで、プログラマブルとしたアナログ回路の開発も行われている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００４−１５０６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
デジタル回路を含むプログラマブルロジックデバイスと比較して、アナログ回路（アナログ素子）を含むプログラマブル回路は普及が遅れているものの、回路の低コスト化、設計の自由度の向上等のために、その開発が望まれている。
【００１０】
また、近年、電子機器の消費電力の低減は重要な課題として取りあげられており、電子機器に用いられる半導体集積回路の低消費電力化も強く求められている。そこで消費電力低減のために、半導体装置全体またはその一部への電源電位の供給を一時的に遮断し、必要な時にのみ必要な回路ブロックにおいて電源電位の供給を選択する駆動方法が提案されている。
【００１１】
プログラマブルロジックデバイスにおいて、プログラマブルスイッチのメモリ部にフローティングゲートトランジスタを用いてメモリ部の不揮発化を図る場合、電源電位の供給を一時的に遮断しても回路ブロックに保存されたデータは保持される。しかしながら、データを書き込む際にはフローティングゲートに電子を注入するので、高い電位が必要となり、消費電力が増大するという問題がある。また、当該書き込みの際に生じるトンネル電流によりフローティングゲートのゲート絶縁層が劣化するという問題もある。さらに、フローティングゲートトランジスタは、データの読み出しまたは書き込み時間が遅いため、断続的な動作には不向きである。
【００１２】
上述の問題に鑑み、プログラマブルなアナログデバイスを提供することを課題の一とする。また、電源電位の供給が遮断されたときでもデータの保持が可能で、且つ、低消費電力化が可能なアナログデバイスを提供することを課題の一とする。
【課題を解決するための手段】
【００１３】
開示する発明の一態様では、アナログ素子を含むユニットセルにおいて、ユニットセルのスイッチとして、第１乃至第４のトランジスタを用い、第１のトランジスタと第２のトランジスタとが接続された第１のノード、及び、第３のトランジスタと第４のトランジスタが接続された第２のノードの電位を制御することで、ユニットセルの出力を導通状態、非導通状態、又はアナログ素子を介した導通状態のいずれかに切り替える。より具体的には、例えば以下の構成とすることができる。
【００１４】
本発明の一態様は、ユニットセルと、ビット線と、ユニットセル選択線と、アナログ素子選択線と、入力信号線と、出力信号線と、を含むプログラマブル回路を有し、ユニットセルは、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、アナログ素子と、を含み、ユニットセル選択線と、第１のトランジスタのゲート電極と、は電気的に接続され、ビット線と、第１のトランジスタのソース電極又はドレイン電極の一方と、第３のトランジスタのソース電極又はドレイン電極の一方と、は電気的に接続され、アナログ素子選択線と、第３のトランジスタのゲート電極と、は電気的に接続され、入力信号線と、第２のトランジスタのソース電極又はドレイン電極の一方と、アナログ素子の電極の一方と、は電気的に接続され、アナログ素子の電極の他方と、第４のトランジスタのソース電極又はドレイン電極の一方と、は電気的に接続され、出力信号線と、第２のトランジスタのソース電極又はドレイン電極の他方と、第４のトランジスタのソース電極又はドレイン電極の他方と、は電気的に接続され、第１のトランジスタのソース電極又はドレイン電極の他方と、第２のトランジスタのゲート電極と、は電気的に接続され、第１のノードを構成し、第３のトランジスタのソース電極又はドレイン電極の他方と、第４のトランジスタのゲート電極と、は電気的に接続され、第２のノードを構成する半導体装置である。
【００１５】
また、本発明の他の一態様は、マトリクス状に配置された複数のユニットセルと、複数のビット線と、複数のユニットセル選択線と、複数のアナログ素子選択線と、入力信号線と、出力信号線と、を含むプログラマブル回路を有し、ユニットセルの一は、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、アナログ素子と、を含み、ユニットセル選択線の一と、第１のトランジスタのゲート電極と、は電気的に接続され、ビット線の一と、第１のトランジスタのソース電極又はドレイン電極の一方と、第３のトランジスタのソース電極又はドレイン電極の一方と、は電気的に接続され、アナログ素子選択線の一と、第３のトランジスタのゲート電極と、は電気的に接続され、入力信号線と、第２のトランジスタのソース電極又はドレイン電極の一方と、アナログ素子の電極の一方と、は電気的に接続され、アナログ素子の電極の他方と、第４のトランジスタのソース電極又はドレイン電極の一方と、は電気的に接続され、出力信号線と、第２のトランジスタのソース電極又はドレイン電極の他方と、第４のトランジスタのソース電極又はドレイン電極の他方と、は電気的に接続され、第１のトランジスタのソース電極又はドレイン電極の他方と、第２のトランジスタのゲート電極と、は電気的に接続され、第１のノードを構成し、第３のトランジスタのソース電極又はドレイン電極の他方と、第４のトランジスタのゲート電極と、は電気的に接続され、第２のノードを構成し、第１のノード及び第２のノードの電位によって、ユニットセルそれぞれからの出力を制御することで、プログラマブル回路が合成するアナログ値を可変とする半導体装置である。
【００１６】
上記の半導体装置のいずれか一において、第１のトランジスタ及び第３のトランジスタの少なくとも一は、酸化物半導体等のワイドギャップ半導体を含んで構成されるのが好ましい。
【００１７】
また、上記の半導体装置のいずれか一において、アナログ素子として、抵抗素子を含むのが好ましい。
【発明の効果】
【００１８】
アナログ素子を含むユニットセルに第１乃至第４のトランジスタを設け、ユニットセルの出力を、該トランジスタのノードに供給される電位によって制御することで、ユニットセルの出力の切り替えを簡便に且つ精度よく行うことが可能となる。また、プログラマブル回路に当該ユニットセルを複数配置し、ユニットセル毎に出力を制御することで、プログラマブル回路が合成可能なアナログ値を可変とすることができるため、アナログ値を調節して回路の最適化を行うことが可能となる。したがって、汎用性の高いプログラマブル回路を実現することができる。
【００１９】
また、ユニットセルに含まれる第１のトランジスタ及び第３のトランジスタとして、オフ電流の十分に小さいワイドギャップ半導体（例えば、酸化物半導体）を含むトランジスタを用いることで、電源電位の供給が遮断されている間も長期間にわたって、ユニットセルの出力の切り替え状態に係るデータを保持することができる。よって、半導体装置の低消費電力化を図ることができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の一態様の半導体装置を説明する回路図。
【図２】本発明の一態様の半導体装置を説明する回路図。
【図３】本発明の一態様の半導体装置を説明する回路図。
【図４】本発明の一態様の半導体装置を説明する回路図。
【図５】本発明の一態様の半導体装置を説明する回路図。
【図６】プログラマブル回路の作製工程を示す図。
【図７】プログラマブル回路の作製工程を示す図。
【図８】プログラマブル回路の作製工程を示す図。
【図９】プログラマブル回路の作製工程を示す図。
【図１０】携帯用の電子機器のブロック図。
【図１１】電子書籍のブロック図。
【図１２】酸化物材料の構造を説明する図。
【図１３】酸化物材料の構造を説明する図。
【図１４】酸化物材料の構造を説明する図。
【図１５】酸化物材料の構造を説明する図。
【図１６】計算によって得られた移動度のゲート電圧依存性を説明する図。
【図１７】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図１８】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図１９】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図２０】計算に用いたトランジスタの断面構造を説明する図。
【図２１】酸化物半導体膜を用いたトランジスタ特性のグラフ。
【図２２】試料Ａおよび試料ＢのＸＲＤスペクトルを示す図。
【図２３】トランジスタのオフ電流と測定時基板温度との関係を示す図。
【図２４】Ｉｄおよび電界効果移動度のＶｇ依存性を示す図。
【図２５】基板温度としきい値電圧の関係および基板温度と電界効果移動度の関係を示す図。
【図２６】測定に用いたトランジスタの平面図及び断面図。
【発明を実施するための形態】
【００２１】
以下では、実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２２】
なお、本明細書等において、「ソース」または「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れかわることがある。このため、本明細書等においては、「ソース」または「ドレイン」の用語は入れかえて用いることができるものとする。
【００２３】
また、本明細書等において、「電気的に接続」とは、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限はない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、容量素子（キャパシタ、コンデンサともいう）、その他の各種機能を有する素子などが含まれる。
【００２４】
図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも図面等に開示された位置、大きさ、範囲などに限定されない。
【００２５】
また、本明細書等において、第１または第２などとして付される序数詞は便宜上用いるものであって、工程順または積層順を示すものではない。また、本明細書等において発明を特定するための事項として固有の名称を示すものではない。また、これらの序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではない。
【００２６】
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成について、図１及び図２を参照して説明する。
【００２７】
〈基本回路〉
図１に本実施の形態のプログラマブル回路に含まれるユニットセル３２０の構成を示す。
【００２８】
ユニットセル３２０は、ビット線Ｂと、ユニットセル選択線Ｓ１と、アナログ素子選択線Ｓ２と、入力信号線ＩＮと、出力信号線ＯＵＴと、それぞれ電気的に接続されている。
【００２９】
また、ユニットセル３２０は、第１のトランジスタ３４０、第２のトランジスタ３５０、第３のトランジスタ３４２、第４のトランジスタ３５２及びアナログ素子３１０を含む。図１に示すユニットセル３２０において、ユニットセル選択線Ｓ１と、第１のトランジスタ３４０のゲート電極と、は電気的に接続され、ビット線Ｂと、第１のトランジスタ３４０のソース電極又はドレイン電極の一方と、第３のトランジスタ３４２のソース電極又はドレイン電極の一方と、は電気的に接続される。
【００３０】
また、アナログ素子選択線Ｓ２と、第３のトランジスタ３４２のゲート電極と、は電気的に接続される。第２のトランジスタ３５０のソース電極又はドレイン電極の一方と、アナログ素子３１０の電極の一方が電気的に接続されたノードＩは、ユニットセル３２０の入力端子として機能する。入力信号線ＩＮと、第２のトランジスタ３５０のソース電極又はドレイン電極の一方と、アナログ素子３１０の電極の一方と、は電気的に接続される、と言い換えることもできる。また、アナログ素子３１０の電極の他方と、第４のトランジスタ３５２のソース電極又はドレイン電極の一方と、は電気的に接続される。
【００３１】
第２のトランジスタ３５０のソース電極又はドレイン電極の他方と、第４のトランジスタ３５２のソース電極又はドレイン電極の他方とが電気的に接続されたノードＯは、ユニットセル３２０の出力端子として機能する。出力信号線ＯＵＴと、第２のトランジスタ３５０のソース電極又はドレイン電極の他方と、第４のトランジスタ３５２のソース電極又はドレイン電極の他方と、は電気的に接続される、と言い換えることもできる。また、第１のトランジスタ３４０のソース電極又はドレイン電極の他方と、第２のトランジスタ３５０のゲート電極と、は電気的に接続され、第１のノードＦＧ１を構成し、第３のトランジスタ３４２のソース電極又はドレイン電極の他方と、第４のトランジスタ３５２のゲート電極と、は電気的に接続され、第２のノードＦＧ２を構成する。
【００３２】
ユニットセル３２０に適用可能なアナログ素子３１０としては、例えば、抵抗素子、容量素子、コイル、光電変換素子等がある。
【００３３】
ユニットセル３２０の出力は、第１のノードＦＧ１及び第２のノードＦＧ２の電位によって制御することが可能である。例えば、第１のノードＦＧ１の電位が、第２のトランジスタ３５０のしきい値電圧以上の場合、第２のノードＦＧ２の電位に関わらず、ユニットセル３２０は導通状態となる（第１の動作モード）。また、第１のノードＦＧ１の電位が第２のトランジスタ３５０のしきい値電圧よりも小さく、且つ、第２のノードＦＧ２の電位が第４のトランジスタ３５２のしきい値電圧よりも小さい場合、ユニットセル３２０は非導通状態となる（第２の動作モード）。また、第１のノードＦＧ１の電位が第２のトランジスタ３５０のしきい値電圧よりも小さく、且つ、第２のノードＦＧ２の電位が第４のトランジスタ３５２のしきい値電圧以上の場合、ユニットセル３２０は、アナログ素子３１０を介した導通状態となる（第３の動作モード）。
【００３４】
このように、ユニットセル３２０に第１乃至第４のトランジスタを設け、ユニットセルの出力を、該トランジスタのノードに供給される電位によって制御することで、ユニットセル３２０の出力の切り替えを簡便に且つ精度よく行うことが可能となる。
【００３５】
なお、第１のトランジスタ３４０のソース電極又はドレイン電極の一方は、第２のトランジスタ３５０のゲート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフローティングゲート型のトランジスタのフローティングゲートと同等の作用を奏する。また、第３のトランジスタ３４２のソース電極又はドレイン電極の一方は、第４のトランジスタ３５２のゲート電極と電気的に接続されることにより、フローティングゲートと同等の作用を奏する。第１のトランジスタ３４０又は第３のトランジスタ３４２がオフ状態の場合、第１のノードＦＧ１又は第２のノードＦＧ２は、絶縁体中に埋没されたと見ることができ、当該ノードには電荷が保持される。
【００３６】
ここで、第１のトランジスタ３４０及び第３のトランジスタ３４２の少なくとも一方には、オフ電流が極めて小さいトランジスタを適用するのが好ましく、第１のトランジスタ３４０及び第３のトランジスタ３４２の双方にオフ電流が極めて小さいトランジスタを適用するのがより好ましい。このようなトランジスタとしては、例えば、酸化物半導体等のワイドギャップ半導体材料を用いたトランジスタを用いることができる。オフ電流が極めて小さいトランジスタを第１のトランジスタ３４０に適用すると、第１のトランジスタ３４０のリークによる、第１のノードＦＧ１に蓄積された電荷の消失を無視することが可能である。つまり、酸化物半導体等を用いたトランジスタにより、電力の供給が無くても第１のノードＦＧ１の電位を極めて長時間にわたって保持することが可能である。同様に、オフ電流が極めて小さいトランジスタを第３のトランジスタ３４２に適用することで、第３のトランジスタ３４２をオフ状態とすることで、第２のノードＦＧ２の電位を極めて長時間にわたって保持することが可能である。
【００３７】
なお、第２のトランジスタ３５０及び第４のトランジスタ３５２の半導体材料については特に限定されない。アナログ素子３１０の電位の出力速度を向上させるという観点からは、例えば、単結晶シリコンを用いたトランジスタなどのスイッチング速度の高いトランジスタを用いるのが好適である。または、第２のトランジスタ３５０又は第４のトランジスタ３５２を、第１のトランジスタ３４０等と同様に酸化物半導体等のワイドギャップ半導体を含む構成としてもよい。
【００３８】
本実施の形態においては、第１のトランジスタ３４０及び第３のトランジスタ３４２として、酸化物半導体を用いたトランジスタを適用するものとする。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、ＯＳの符号を併せて付す場合がある。
【００３９】
以下に、ユニットセル３２０の動作について図２を用いて説明する。以下では、第２のトランジスタ３５０及び第４のトランジスタ３５２がｎチャネル型の場合を例に説明する。但し、本実施の形態はこれに限られるものではない。また、図２において、トランジスタが実線で表現されている場合には、当該トランジスタが導通状態（オン状態）にあることを表し、破線で表現されている場合には、当該トランジスタが非導通状態（オフ状態）にあることを表すものとする。
【００４０】
まず、第１の動作モードについて、図２（Ａ）を用いて説明する。はじめに、ユニットセル選択線Ｓ１の電位を第１のトランジスタ３４０がオン状態となる電位として、第１のトランジスタ３４０をオン状態とする。これにより、ビット線Ｂの電位が、第１のノードＦＧ１に与えられる。すなわち、第２のトランジスタ３５０のゲート電極に所定の電荷が与えられることになる。ここでは、ビット線Ｂを高電位として、第１のノードＦＧ１に、第２のトランジスタ３５０のしきい値電圧以上の電位が与えられるものとする。その後、ユニットセル選択線Ｓ１の電位を、第１のトランジスタ３４０がオフ状態となる電位とする。
【００４１】
次いで、アナログ素子選択線Ｓ２の電位を、第３のトランジスタ３４２がオン状態となる電位として、第３のトランジスタ３４２をオン状態とする。これにより、ビット線Ｂの電位が、第２のノードＦＧ２に与えられる。なお、図２（Ａ）において、第４のトランジスタ３５２はオフ状態として図示しているが、本実施の形態はこれに限られない。第１の動作モードにおいては、第４のトランジスタ３５２は、オン状態としてもオフ状態としてもよいため、ビット線Ｂの電位は高電位としても低電位（例えば、ＧＮＤ）としてもよい。その後、アナログ素子選択線Ｓ２の電位を、第３のトランジスタ３４２がオフ状態となる電位とする。
【００４２】
次いで、入力信号線ＩＮからユニットセル３２０に電位を供給する。第１の動作モードにおいては、第１のノードＦＧ１に与えられた電位が第２のトランジスタ３５０のしきい値電圧以上であるため、第２のトランジスタ３５０がオン状態となり、ユニットセル３２０が導通状態となり、入力信号線ＩＮへ供給された電位が出力信号線ＯＵＴへ出力される。
【００４３】
なお、第２のトランジスタ３５０をオン状態として、入力信号線ＩＮへ供給された電位を出力信号線ＯＵＴへ出力する場合には、出力される電位を第２のトランジスタ３５０のしきい値電圧分降下させないために、第１のノードＦＧ１には、第２のトランジスタ３５０のソース電極又はドレイン電極に係る最大電位よりも、第２のトランジスタ３５０のしきい値電圧分高い電位を与えるものとする。または、第２のトランジスタ３５０に代えて、トランスミッションゲートとインバータと、を有する構成としてもよい。
【００４４】
次に、第２の動作モードについて、図２（Ｂ）を用いて説明する。はじめに、ユニットセル選択線Ｓ１の電位を第１のトランジスタ３４０がオン状態となる電位として、第１のトランジスタ３４０をオン状態とする。第２の動作モードにおいては、ビット線Ｂを低電位として、第１のノードＦＧ１に、第２のトランジスタ３５０のしきい値電圧より小さい電位が与えられるものとする。その後、ユニットセル選択線Ｓ１の電位を、第１のトランジスタ３４０がオフ状態となる電位とする。
【００４５】
次いで、アナログ素子選択線Ｓ２の電位を、第３のトランジスタ３４２がオン状態となる電位として、第３のトランジスタ３４２をオン状態とする。ここでは、ビット線Ｂの電位を低電位として、第２のノードＦＧ２に、第４のトランジスタ３５２のしきい値電圧より小さい電位が与えられるものとする。その後、アナログ素子選択線Ｓ２の電位を、第３のトランジスタ３４２がオフ状態となる電位とする。
【００４６】
次いで、入力信号線ＩＮからユニットセル３２０に電位を供給する。第２の動作モードにおいては、第１のノードＦＧ１に与えられた電位が第２のトランジスタ３５０のしきい値電圧より小さく、且つ、第２のノードＦＧ２に与えられた電位が第４のトランジスタ３５２のしきい値電圧より小さいため、ユニットセル３２０が非導通状態となる。
【００４７】
続いて、第３の動作モードについて、図２（Ｃ）を用いて説明する。はじめに、ユニットセル選択線Ｓ１の電位を第１のトランジスタ３４０がオン状態となる電位として、第１のトランジスタ３４０をオン状態とする。第３の動作モードにおいては、上述の第２の動作モードと同様に、ビット線Ｂを低電位として、第１のノードＦＧ１に、第２のトランジスタ３５０のしきい値電圧より小さい電位が与えられるものとする。その後、ユニットセル選択線Ｓ１の電位を、第１のトランジスタ３４０がオフ状態となる電位とする。
【００４８】
次いで、アナログ素子選択線Ｓ２の電位を、第３のトランジスタ３４２がオン状態となる電位として、第３のトランジスタ３４２をオン状態とする。ここでは、ビット線Ｂを高電位として、第２のノードＦＧ２に、第４のトランジスタ３５２のしきい値電圧以上の電位が与えられるものとする。その後、アナログ素子選択線Ｓ２の電位を、第３のトランジスタ３４２がオフ状態となる電位とする。
【００４９】
次いで、入力信号線ＩＮからユニットセル３２０に電位を供給する。第３の動作モードにおいては、第１のノードＦＧ１に与えられた電位が第２のトランジスタ３５０のしきい値電圧より小さく、且つ、第２のノードＦＧ２に与えられた電位が第４のトランジスタ３５２のしきい値電圧以上であるため、ユニットセル３２０は、アナログ素子３１０を介した導通状態となり、出力信号線ＯＵＴには、アナログ素子３１０を介した電位が出力される。
【００５０】
なお、第４のトランジスタ３５２をオン状態として、入力信号線ＩＮへ供給された電位をアナログ素子３１０を介して出力信号線ＯＵＴへ出力する場合には、出力される電位が第４のトランジスタ３５２のしきい値電圧分降下させないために、第２のノードＦＧ２には、第４のトランジスタ３５２のソース電極又はドレイン電極に係る最大電位よりも、第４のトランジスタ３５２のしきい値電圧分高い電位を与えるものとする。または、第４のトランジスタ３５２に代えて、トランスミッションゲートとインバータと、を有する構成としてもよい。
【００５１】
以上示したように、ユニットセル３２０のスイッチとして、第１乃至第４のトランジスタを用い、第１のトランジスタ３４０と第２のトランジスタ３５０とが接続された第１のノードＦＧ１、及び、第３のトランジスタ３４２と第４のトランジスタ３５２が接続された第２のノードＦＧ２の電位を制御することで、ユニットセルの出力を導通状態、非導通状態、又はアナログ素子３１０を介した導通状態のいずれかに切り替えることが可能となる。
【００５２】
また、図２に示す第１乃至第３の動作モードにおいて、ビット線Ｂの電位を第１のノードＦＧ１に格納した後、当該ビット線Ｂの電位を保持した状態で、ユニットセル選択線Ｓ１の電位を第１のトランジスタ３４０がオフ状態となる電位として、第１のトランジスタ３４０をオフ状態とすることで、新たな電位を供給することなく第１のノードＦＧ１に与えられた電位を保持することができる。同様に、ビット線Ｂの電位を第２のノードＦＧ２に格納した後、当該ビット線Ｂの電位を保持した状態で、アナログ素子選択線Ｓ２の電位を第３のトランジスタ３４２がオフ状態となる電位として、第３のトランジスタ３４２をオフ状態とすることで、新たな電位を供給することなく第２のノードＦＧ２に与えられた電位を保持することができる。
【００５３】
本実施の形態において、第１のトランジスタ３４０及び第３のトランジスタ３４２は、酸化物半導体のようなワイドギャップ半導体を用いて構成されており、オフ電流が極めて低いので、第１のノードＦＧ１及び第２のノードＦＧ２に与えられた所定の電位が極めて長期間にわたって保持される。これにより、ユニットセル３２０の出力の切り替えに係る電位を電源電位の供給なしで保持することができる。よって、プログラマブル回路全体またはその一部への電源電位の供給を一時的に遮断し、必要なときにのみ電源電位を供給することができるため、低消費電力化を図ることができる。
【００５４】
〈プログラマブル回路１〉
図１に示すユニットセルを応用した回路構成について、図３を参照して説明する。図３に示す半導体装置は、入力信号線ＩＮと出力信号線ＯＵＴとの間に、マトリクス状に接続された（ｍ×ｎ）個のユニットセルを有するプログラマブル回路３３０の一例である。なお、以下の説明において、同様の機能を有する配線が複数ある場合には、配線の名称の末尾に、＿１、＿２、＿ｎ等を付すことで区別している。
【００５５】
図３に示す半導体装置は、ｍ本（ｍは２以上の整数）のユニットセル選択線Ｓ１と、ｍ本のアナログ素子選択線Ｓ２と、ｎ本（ｎは２以上の整数）のビット線Ｂと、入力信号線ＩＮと、出力信号線ＯＵＴと、ユニットセル３２０が縦ｍ個（行）×横ｎ個（列）のマトリクス状に配置されたユニットセルアレイと、を有する。
【００５６】
図３に示すプログラマブル回路３３０に含まれる各ユニットセル３２０の構成は、図１と同様であり、ユニットセル３２０それぞれの出力（導通、非導通、又はアナログ素子を介した導通）は、ユニットセル３２０に含まれる第１のノードＦＧ１及び第２のノードＦＧ２に与えられる電位によって制御することができる。
【００５７】
なお、図３において、ユニットセル３２０の入力端子Ｉは、図１における第２のトランジスタ３５０のソース電極又はドレイン電極の一方と、アナログ素子３１０の電極の一方とが接続したノードＩに相当し、ユニットセル３２０の出力端子Ｏは、図１における第２のトランジスタ３５０のソース電極又はドレイン電極の他方と、第４のトランジスタ３５２のソース電極又はドレイン電極の他方とが接続したノードＯに相当する。
【００５８】
プログラマブル回路３３０において、出力信号線ＯＵＴから出力されるアナログ値は、プログラマブル回路３３０に含まれる複数のユニットセル３２０によって合成されるため、各ユニットセル３２０からの出力を制御することによって、プログラマブル回路３３０が合成するアナログ値を可変とすることができる。よって、汎用性の高いプログラマブル回路３３０を構成することができる。
【００５９】
なお、ユニットセル３２０をマトリクス状に接続する場合、ユニットセルからの出力が非導通状態またはアナログ素子を介した導通状態の２通りであると、例えば、ｍ行×ｎ列のマトリクス状に配置されたユニットセルアレイにおいて、ｋ列目（２≦ｋ≦ｎ、ｋは２以上ｎ以下の整数）に含まれるユニットセルの全てを、アナログ素子を介さずに出力する場合、ｋ列目のユニットセルを全て非導通とする必要があるため、その他の列から出力されたアナログ値を得るためには、列毎に出力信号線ＯＵＴを設けなくてはならない。しかしながら、本実施の形態で示すユニットセル３２０は、第１のノードＦＧ１及び第２のノードＦＧ２を組み合わせてユニットセル３２０の出力を切り替えることで、アナログ素子を介さずにユニットセル３２０を導通状態とすることが可能である。よって、出力信号線ＯＵＴを複数本設けずとも、多様な出力の組み合わせに対応することができるため、半導体装置の小型化、低コスト化ができ、また、より汎用性の高いプログラマブル回路を実現することができる。
【００６０】
〈プログラマブル回路２〉
図１に示すユニットセルを応用した図３とは異なる回路構成について、図４を参照して説明する。図４に示す半導体装置は、入力信号線ＩＮと出力信号線ＯＵＴとの間に、マトリクス状に接続された（２ｈ×ｎ）個のユニットセルを有するプログラマブル回路３３２の一例である。なお、以下の説明において、同様の機能を有する配線が複数ある場合には、配線の名称の末尾に、＿１、＿２、＿ｎ等を付すことで区別している。
【００６１】
図４に示す半導体装置は、２ｈ本（ｈは１以上の整数）のユニットセル選択線Ｓ１と、２ｈ本のアナログ素子選択線Ｓ２と、ｎ本（ｎは２以上の整数）のビット線Ｂと、入力信号線ＩＮと、出力信号線ＯＵＴと、ユニットセル３２０が縦２ｈ個（行）×横ｎ個（列）のマトリクス状に配置されたユニットセルアレイと、を有する。なお、図４では、偶数行のユニットセル３２０を有するユニットセルアレイを図示しているが、本実施の形態はこれに限られず、奇数行のユニットセル３２０を有するユニットセルアレイとしてもよい。
【００６２】
図４に示すプログラマブル回路３３２に含まれる各ユニットセル３２０の構成は、図１と同様であり、ユニットセル３２０それぞれの出力（導通、非導通、又はアナログ素子を介した導通）は、ユニットセル３２０に含まれる第１のノードＦＧ１及び第２のノードＦＧ２に与えられる電位によって制御することができる。
【００６３】
図４に示すプログラマブル回路３３２は、図３に示すプログラマブル回路３３０と同様に、共通のビット線Ｂに電気的に接続して配置されたｎ列のユニットセル３２０がそれぞれ並列に接続され、且つ、共通のユニットセル選択線Ｓ１及び共通のアナログ素子選択線Ｓ２に電気的に接続して配置されたｈ行のユニットセルがそれぞれ直列に接続して、ユニットセルアレイを構成している。プログラマブル回路３３０と、プログラマブル回路３３２との相違点は、ユニットセル３２０の一の出力端子（または入力端子）と、当該ユニットセル３２０に隣接する他のユニットセルの一の入力端子（または出力端子）と、の接続方法である。
【００６４】
プログラマブル回路３３０においては、ｐ行目（２≦ｐ≦ｍ、ｐは２以上ｍ以下の整数）ｋ列目に配置されたユニットセル３２０の入力端子は、ｐ行目（ｋ−１）列目に配置されたユニットセル３２０の出力端子と電気的に接続し、また、出力端子はｐ行目（ｋ＋１）列目に配置されたユニットセル３２０の入力端子と電気的に接続している。よって、入力信号線ＩＮから供給された電位は、並列に接続された１列目のｍ個のユニットセル３２０へと供給された後、行毎に伝達される。
【００６５】
一方、図４に示すプログラマブル回路３３２では、（２ｑ＋１）行目（１≦ｑ≦ｈ、ｑは１以上ｈ以下の整数）ｋ列目に配置されたユニットセル３２０の入力端子は、（２ｑ＋１）行目（ｋ−１）列目に配置されたユニットセル３２０の出力端子、２ｑ行目（ｋ−１）列目に配置されたユニットセル３２０の出力端子、及び（２ｑ＋２）行目（ｋ−１）列目に配置されたユニットセル３２０の入力端子とそれぞれ電気的に接続し、また、出力端子は（２ｑ＋１）行目（ｋ＋１）列目に配置されたユニットセル３２０の入力端子、２ｑ行目ｋ列目に配置されたユニットセル３２０の出力端子及び（２ｑ＋２）行目ｋ列目に配置されたユニットセル３２０の入力端子とそれぞれ電気的に接続している。よって、入力信号線ＩＮから供給された電位は、並列に接続された１列目のｈ個のユニットセル３２０のうち、奇数行目に配置されたユニットセル３２０へと供給された後、行方向及び列方向に伝達される。
【００６６】
図４に示すように、ユニットセル３２０の入力端子（または出力端子）を、当該ユニットセル３２０と行方向及び列方向に隣接するユニットセル３２０の出力端子（または入力端子）と電気的に接続させることで、より複雑なアナログ素子の構成、接続を容易に実現することが可能となる。
【００６７】
以上示したように、本実施の形態のプログラマブル回路は、スイッチとして第１乃至第４のトランジスタを含むユニットセル３２０を複数有し、且つそれぞれのユニットセル３２０の出力状態は、第１のトランジスタ３４０と第２のトランジスタ３５０とが接続された第１のノードＦＧ１、及び、第３のトランジスタ３４２と第４のトランジスタ３５２が接続された第２のノードＦＧ２の電位を制御することで、ユニットセルの出力を導通状態、非導通状態、又はアナログ素子３１０を介した導通状態のいずれかに切り替えることが可能である。よって、プログラマブル回路が合成するアナログ値をユニットセルの出力状態の制御によって可変とすることができるため、アナログ値を調節して回路の最適化を行うことが可能となる。したがって、汎用性の高いプログラマブル回路を実現することができる。
【００６８】
また、ユニットセル３２０に含まれる第１のトランジスタ３４０及び第３のトランジスタ３４２として、オフ電流の十分に小さいワイドギャップ半導体（例えば、酸化物半導体）を含むトランジスタを用いることで、電源電位の供給が遮断されている間も長期間にわたって、ユニットセル３２０の出力の切り替え状態に係るデータを保持することができるため、低消費電力化を図ることができる。また、ユニットセル３２０の出力の切り替えに係るデータを保持することで、電源電位を再度供給した際に、当該データを再度書き込みする必要がないため、揮発性メモリを用いた場合と比較して電源投入後のプログラマブル回路の起動時間を短縮することができる。
【００６９】
また、本実施の形態のプログラマブル回路に含まれるユニットセル３２０を、酸化物半導体等のワイドギャップ半導体を用いたトランジスタ３４０のスイッチングによって制御することで、メモリ部にフローティングゲートを用いて電子注入でデータを書き込む場合と比較して、電荷を注入するための高電圧が不要となる。また、フローティングゲートに電子注入を行うときに生じたトンネル電流によるゲート絶縁層の劣化の問題も生じないので、データの書き換え可能回数を増やすことができる。
【００７０】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【００７１】
（実施の形態２）
本実施の形態では、実施の形態１で示したプログラマブル回路３３２の適用例を示す。なお、本実施の形態で示すアナログ素子を、プログラマブル回路３３０に適用可能であることはいうまでもない。また、本実施の形態で示す以外のアナログ素子を本発明の一態様に係るプログラマブル回路に適用してもよい。
【００７２】
図５（Ａ）に、図４で示したプログラマブル回路３３２をラダー抵抗回路に適用した例を示す。図５（Ａ）に示すプログラマブル回路３３４は、ユニットセル３２０に含まれるアナログ素子３１０として抵抗素子３１２を含む。
【００７３】
図５（Ａ）に示すプログラマブル回路３３４は、ユニットセル３２０に含まれる第１のトランジスタ３４０と第２のトランジスタ３５０とが接続された第１のノードＦＧ１、及び、第３のトランジスタ３４２と第４のトランジスタ３５２が接続された第２のノードＦＧ２の電位を制御することで、ユニットセルの出力を導通状態、非導通状態、又は抵抗素子３１２を介した導通状態のいずれかに切り替えることが可能となる。よって、抵抗値を調節して回路の最適化を行うことが可能となる。なお、プログラマブル回路３３４に含まれるユニットセル３２０の数が多い程、プログラマブル回路が合成可能な抵抗値が多様化するため好ましい。
【００７４】
プログラマブル回路３３４は、例えば、図５（Ｂ）に示すように、Ｄ／Ａコンバータ３８０の一部として用いることができる。プログラマブル回路３３４をＤ／Ａコンバータ３８０の一部として用いることで、当該Ｄ／Ａコンバータ３８０の抵抗値の微調整を、プログラマブルに行うことができる。よって、Ｄ／Ａコンバータ３８０を含む半導体装置の汎用性を向上させることができる。
【００７５】
また、本実施の形態で示すＤ／Ａコンバータ３８０は、ユニットセル３２０の出力の切り替えによって、プログラマブル回路３３４から出力される抵抗値を変更することが可能であるため、簡便に且つ精度よく分解能の変更を行うことができる。また、プログラマブル回路３３４に含まれるユニットセル３２０を増加させることで、ビット数を増やすことが可能であるため、Ｄ／Ａコンバータ３８０の分解能の向上を実現することができる。よって、Ｄ／Ａコンバータ３８０を含む半導体装置を高性能化することが可能となる。
【００７６】
また、ユニットセル３２０に含まれる第１のトランジスタ３４０及び第３のトランジスタ３４２として、オフ電流の十分に小さいワイドギャップ半導体（例えば、酸化物半導体）を含むトランジスタを用いることで、電源電位の供給が遮断されている間も長期間にわたって、ユニットセル３２０の出力の切り替え状態に係るデータを保持することができるため、半導体装置の低消費電力化を図ることができる。
【００７７】
さらに、プログラマブル回路３３４に含まれる抵抗素子を、第１のトランジスタ３４０等と同様の半導体材料（例えば、酸化物半導体）を含む構成とすることで、プログラマブル回路３３４の作製工程の簡略化及び作製時間の短縮化を図ることができるため好ましい。これによって、半導体装置の製造コストを削減することができる。また、第１乃至第４のトランジスタ及び抵抗素子に含まれる半導体材料を全て同じ半導体材料としてもよい。
【００７８】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【００７９】
（実施の形態３）
本実施の形態においては、実施の形態１または２に示すプログラマブル回路に含まれるトランジスタの作製方法について、図６乃至図９を用いて説明する。本実施の形態では、例として、酸化物半導体を含んで構成されるトランジスタ１１０と、ｎチャネル型のトランジスタ１１２との作製方法について具体的に説明する。なお、酸化物半導体を含んで構成されるトランジスタ１１０は、図１における第１のトランジスタ３４０に相当し、ｎチャネル型のトランジスタ１１２は、図１における第２のトランジスタ３５０に相当する。図６乃至図９において、Ａ−Ｂに示す断面図は、酸化物半導体を含んで構成されるトランジスタ１１０、ｎチャネル型のトランジスタ１１２が形成される領域の断面図に相当し、Ｃ−Ｄに示す断面図は、酸化物半導体を含んで構成されるトランジスタ１１０のソース電極又はドレイン電極の一方とｎチャネル型のトランジスタ１１２のゲート電極とが接続されたノードＦＧにおける断面図に相当する。
【００８０】
まず、図６（Ａ）に示すように、ｐ型の半導体基板２０１に素子分離領域２０３を形成する。
【００８１】
ｐ型の半導体基板２０１としては、ｐ型の導電型を有する単結晶シリコン基板（シリコンウェハー）、化合物半導体基板（ＳｉＣ基板、ＧａＮ基板等）を用いることができる。
【００８２】
また、ｐ型の半導体基板２０１の代わりに、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板として、鏡面研磨ウェハーに酸素イオンを注入した後、高温加熱することにより、表面から一定の深さに酸化層を形成させるとともに、表面層に生じた欠陥を消滅させて作られた所謂ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  ＩＭｐｌａｎｔｅｄ  ＯＸｙｇｅｎ）基板や、水素イオン注入により形成された微小ボイドの熱処理による成長を利用して半導体基板を劈開するスマートカット法や、ＥＬＴＲＡＮ法（Ｅｐｉｔａｘｉａｌ  Ｌａｙｅｒ  Ｔｒａｎｓｆｅｒ：キヤノン社の登録商標）等を用いて形成したＳＯＩ基板を用いてもよい。
【００８３】
素子分離領域２０３は、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法又はＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法等を用いて形成する。
【００８４】
また、同一基板上にｐチャネル型のトランジスタを形成する場合、例えば、ｐチャネル型のトランジスタやインバータを同一基板上に作製する場合、ｐ型の半導体基板２０１の一部にｎウェル領域を形成してもよい。ｎウェル領域は、リン、ヒ素等のｎ型を付与する不純物元素を添加して形成される。
【００８５】
なお、ここでは、ｐ型の半導体基板を用いているが、ｎ型の半導体基板を用いて、ｐチャネル型のトランジスタを形成してもよい。その場合、ｎ型の半導体基板にｐ型を付与するホウ素等の不純物元素が添加されたｐウェル領域を形成して、同一基板上にｎチャネル型のトランジスタを形成してもよい。
【００８６】
次に、図６（Ｂ）に示すように、半導体基板２０１上にゲート絶縁膜２０７およびゲート電極２０９を形成する。
【００８７】
熱処理を行い半導体基板２０１の表面を酸化した酸化シリコン膜を形成する。又は、熱酸化法により酸化シリコン膜を形成した後に、窒化処理を行うことによって酸化シリコン膜の表面を窒化させることにより、酸化シリコン膜と酸素と窒素を有するシリコン膜（酸化窒化シリコン膜）との積層構造で形成する。次に、酸化シリコン膜又は酸窒化シリコン膜の一部を選択的にエッチングして、ゲート絶縁膜２０７を形成する。若しくは、厚さ５〜５０ｎｍの酸化シリコン、酸化窒化シリコン、高誘電率物質（ｈｉｇｈ−ｋ材料ともいう）であるタンタル酸化物、酸化ハフニウム、酸化ジルコニウム、酸化アルミニウム、酸化チタンなどの金属酸化物、酸化ランタンなどの希土類酸化物、又はハフニウムシリケート等を、ＣＶＤ法、スパッタリング法等を用いて形成した後、選択的に一部をエッチングして、ゲート絶縁膜２０７を形成する。
【００８８】
ゲート電極２０９は、タンタル、タングステン、チタン、モリブデン、クロム、ニオブ等から選択された金属、又はこれらの金属を主成分とする合金材料若しくは化合物材料を用いることが好ましい。また、リン等の不純物を添加した多結晶シリコンを用いることができる。また、金属窒化物膜と上記の金属膜の積層構造でゲート電極２０９を形成してもよい。金属窒化物としては、窒化タングステン、窒化モリブデン、窒化チタンを用いることができる。金属窒化物膜を設けることにより、金属膜の密着性を向上させることができ、剥離を防止することができる。
【００８９】
ゲート電極２０９は、導電膜をスパッタリング法、ＣＶＤ法等により形成した後、該導電膜の一部を選択的にエッチングして形成される。
【００９０】
ここでは、熱処理を行い、半導体基板２０１の表面を酸化した酸化シリコン膜を形成し、該酸化シリコン膜上に窒化タンタル膜及びタングステン膜が積層された導電膜をスパッタリング法により形成した後、酸化シリコン膜及び導電膜のそれぞれ一部を選択的にエッチングして、ゲート絶縁膜２０７およびゲート電極２０９を形成する。
【００９１】
なお、高集積化を実現するためには、ゲート電極２０９の側面にサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタの特性を重視する場合には、ゲート電極２０９の側面にサイドウォール絶縁層を設けることもできる。
【００９２】
次に、図６（Ｃ）に示すように、半導体基板２０１にｎ型を付与する不純物元素を添加して、ｎ型の不純物領域２１１ａ、ｎ型の不純物領域２１１ｂを形成する。また、同一基板上にｎウェル領域を形成している場合、当該領域にｐ型を付与する不純物元素を添加してｐ型の不純物領域を形成する。ｎ型の不純物領域２１１ａ及びｎ型の不純物領域２１１ｂ並びにｐ型の不純物領域におけるｎ型を付与する不純物元素及びｐ型を付与する不純物元素の濃度は、１×１０１９／ｃｍ３以上１×１０２１／ｃｍ３以下である。ｎ型を付与する不純物元素及びｐ型を付与する不純物元素は、イオンドーピング法、イオン注入法等を適宜用いて、半導体基板２０１及びｎウェル領域に添加する。
【００９３】
また、ゲート電極２０９の側面にサイドウォール絶縁層を設ける場合、当該サイドウォール絶縁層と重畳する領域に、ｎ型の不純物領域２１１ａ、ｎ型の不純物領域２１１ｂおよびｐ型の不純物領域とは異なる不純物濃度の不純物領域を形成することができる。
【００９４】
次に、図６（Ｄ）に示すように、半導体基板２０１、素子分離領域２０３、ゲート絶縁膜２０７およびゲート電極２０９上に、スパッタリング法、ＣＶＤ法等により、絶縁膜２１５および絶縁膜２１７を形成する。
【００９５】
絶縁膜２１５および絶縁膜２１７は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよく、積層又は単層で設ける。なお、絶縁膜２１５をＣＶＤ法により形成することで、絶縁膜２１５の水素含有量が高まる。このような絶縁膜２１５を用いて熱処理を行うことにより、半導体基板を水素化し、水素によりダングリングボンドを終端させ、当該半導体基板中の欠陥を低減することができる。
【００９６】
また、絶縁膜２１７として、ＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）などの無機材料、又は、ポリイミド、アクリルなどの有機材料を用いて形成することで、絶縁膜２１７の平坦性を高めることができる。
【００９７】
絶縁膜２１５又は絶縁膜２１７を形成した後、ｎ型の不純物領域２１１ａ、ｎ型の不純物領域２１１ｂおよびｐ型の不純物領域に添加された不純物元素を活性化するための熱処理を行う。
【００９８】
以上の工程により、図６（Ｄ）に示すように、ｎチャネル型のトランジスタ１１２を作製することができる。
【００９９】
次に、絶縁膜２１５および絶縁膜２１７の一部を選択的にエッチングして、開口部を形成する。次に、開口部にコンタクトプラグ２１９ａおよびコンタクトプラグ２１９ｂを形成する。代表的には、スパッタリング法、ＣＶＤ法等により導電膜を形成した後、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法やエッチングなどにより平坦化処理を行い、導電膜の表面の不要な部分を除去して、コンタクトプラグを形成する。
【０１００】
コンタクトプラグ２１９ａおよびコンタクトプラグ２１９ｂとなる導電膜は、ＷＦ６ガスとＳｉＨ４ガスからＣＶＤ法でタングステンシリサイドを形成し、開口部に導電膜を埋め込むことで形成される。
【０１０１】
次に、絶縁膜２１７及びコンタクトプラグ２１９ａおよびコンタクトプラグ２１９ｂ上に、スパッタリング法、ＣＶＤ法等により絶縁膜を形成した後、該絶縁膜の一部を選択的にエッチングし、溝部を有する絶縁膜２２１を形成する。次に、スパッタリング法、ＣＶＤ法等により導電膜を形成した後、ＣＭＰ法やエッチングなどにより平坦化処理を行い、該導電膜の表面の不要な部分を除去して、配線２２３ａおよび配線２２３ｂを形成する（図７（Ａ）参照）。
【０１０２】
ここで、配線２２３ａ及び配線２２３ｂは、それぞれトランジスタ１１２のソース電極又はドレイン電極として機能し、図１に示すアナログ素子３１０の一方の電極又は出力信号線ＯＵＴとそれぞれ電気的に接続される。
【０１０３】
絶縁膜２２１は、絶縁膜２１５と同様の材料を用いて形成することができる。
【０１０４】
配線２２３ａおよび配線２２３ｂとして、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、又はタングステンからなる単体金属、又はこれを主成分とする合金を単層構造又は積層構造として用いる。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、タングステン膜上にチタン膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造などがある。なお、酸化インジウム、酸化錫又は酸化亜鉛を含む透明導電材料を用いてもよい。
【０１０５】
平坦化された絶縁膜２２１、配線２２３ａおよび配線２２３ｂを用いることで、後に形成する酸化物半導体を含むトランジスタにおける電気特性のばらつきを低減することができる。また、歩留まり高く酸化物半導体を含むトランジスタを形成することができる。
【０１０６】
次に、熱処理又はプラズマ処理により、絶縁膜２２１、配線２２３ａおよび配線２２３ｂに含まれる水素を脱離させることが好ましい。この結果、後の熱処理において、後に形成される絶縁膜及び酸化物半導体膜中に水素が拡散することを防ぐことができる。なお、熱処理は、不活性雰囲気、減圧雰囲気又は乾燥空気雰囲気にて、１００℃以上基板の歪み点未満で行う。また、プラズマ処理は、希ガス、酸素、窒素又は酸化窒素（亜酸化窒素、一酸化窒素、二酸化窒素など）を用いる。
【０１０７】
次に、絶縁膜２２１、配線２２３ａ及び配線２２３ｂ上に、スパッタリング法、ＣＶＤ法等により、絶縁膜２２５を形成する。絶縁膜２２５としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム、酸化アルミニウム、酸化窒化アルミニウムを単層又は積層して形成する。また、絶縁膜２２５として、加熱により酸素の一部が脱離する酸化絶縁膜を用いて形成することが好ましい。加熱により酸素の一部が脱離する酸化絶縁膜としては、化学量論比を満たす酸素よりも多くの酸素を含む酸化絶縁膜を用いる。加熱により酸素の一部が脱離する酸化絶縁膜は、加熱により酸素が脱離するため、後の工程で行う加熱により酸化物半導体膜に酸素を拡散させることができる。
【０１０８】
また、絶縁膜２２５は、ＣＭＰ処理などを行って平坦化を図ることが望ましい。絶縁膜２２５の表面の平均面粗さ（Ｒａ）は、１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下とする。
【０１０９】
なお、本明細書などにおいて平均面粗さ（Ｒａ）とは、ＪＩＳ  Ｂ  ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている算術平均粗さを曲面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」で表現される。
【０１１０】
平均面粗さ（Ｒａ）は、指定面をＺ＝Ｆ（Ｘ，Ｙ）で表すとき、基準面から指定面までの偏差の絶対値を平均した値で表現され、次の式（１）で与えられる。
【０１１１】
【数１】
0005986804.tif 000002
【０１１２】
ここで、指定面とは、粗さ計測の対象となる面であり、座標（Ｘ１，Ｙ１，Ｆ（Ｘ１，Ｙ１））（Ｘ１，Ｙ２，Ｆ（Ｘ１，Ｙ２））（Ｘ２，Ｙ１，Ｆ（Ｘ２，Ｙ１））（Ｘ２，Ｙ２，Ｆ（Ｘ２，Ｙ２））で表される４点により囲まれる四角形の領域とし、指定面をＸＹ平面に投影した長方形の面積をＳ０、基準面の高さ（指定面の平均の高さ）をＺ０とする。平均面粗さ（Ｒａ）は原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）にて測定可能である。
【０１１３】
上記ＣＭＰ処理は、１回行ってもよいし、複数回行ってもよい。複数回に分けてＣＭＰ処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行うのが好ましい。このように研磨レートの異なる研磨を組み合わせることによって、絶縁膜２２５の表面の平坦性をさらに向上させることができる。
【０１１４】
また、絶縁膜２２５を平坦化させる処理としては、プラズマ処理を用いることもできる。プラズマ処理は、真空のチャンバーに不活性ガス、例えばアルゴンガスなどの希ガスを導入し、被処理面を陰極とする電界をかけて行う。その原理としてはプラズマドライエッチ法と同等であるが、不活性ガスを用いて行う。すなわち、このプラズマ処理は、被処理面に不活性ガスのイオンを照射して、スパッタリング効果により表面の微細な凹凸を平坦化する処理である。このことから、当該プラズマ処理を「逆スパッタ処理」と呼ぶこともできる。
【０１１５】
このプラズマ処理時、プラズマ中には電子とアルゴンの陽イオンが存在し、陰極方向にアルゴンの陽イオンが加速される。加速されたアルゴンの陽イオンは被処理面をスパッタする。このとき、該被処理面の凸部から優先的にスパッタされる。被処理面からスパッタされた粒子は、被処理面の別の場所に付着する。このとき、該被処理面の凹部に優先的に付着する。このように凸部を削り、凹部を埋めることで被処理面の平坦性が向上する。なお、プラズマ処理とＣＭＰ処理と併用することにより絶縁膜２２５のさらなる平坦化を図ることができる。
【０１１６】
なお、当該プラズマ処理によって、絶縁膜２２５表面に付着した酸素、水分、有機物などの不純物をスパッタリングの効果で除去することも可能である。
【０１１７】
なお、酸化物半導体の成膜を行う前に、成膜室の加熱および排気を行って、成膜室中の水素、水、水酸基、水素化物などの不純物を除去しておくことが好ましい。特に成膜室の内壁に吸着して存在するこれらの不純物を除去することが重要である。ここで、熱処理は、例えば、１００℃以上４５０℃以下で行えばよい。また、処理室の排気は、ドライポンプなどの粗引きポンプと、スパッタイオンポンプ、ターボ分子ポンプ及びクライオポンプなどの高真空ポンプとを適宜組み合わせて行うとよい。ターボ分子ポンプは大きいサイズの分子の排気が優れる一方、水素や水の排気能力が低い。さらに、水の排気能力の高いクライオポンプ又は水素の排気能力の高いスパッタイオンポンプを組み合わせることが有効となる。またこのとき、不活性ガスを導入しながら不純物の除去を行うと、排気するだけでは脱離しにくい水などの脱離速度をさらに大きくすることができる。このような処理を行って酸化物半導体の成膜前に成膜室の不純物を除去することにより、酸化物半導体への水素、水、水酸基、水素化物などの混入を低減することができる。
【０１１８】
また、酸化物半導体膜をスパッタリング装置で成膜する前に、スパッタリング装置にダミー基板を搬入し、ダミー基板上に酸化物半導体膜を成膜して、ターゲット表面、又は防着板に付着した水素、水分を取り除く工程を行ってもよい。
【０１１９】
次に、絶縁膜２２５上に、スパッタリング法、塗布法、印刷法、蒸着法、ＰＣＶＤ法、ＰＬＤ法、ＡＬＤ法又はＭＢＥ法等を用いて酸化物半導体膜２２７を形成する（図７（Ｂ）参照）。ここでは、酸化物半導体膜２２７として、スパッタリング法により、１ｎｍ以上５０ｎｍ以下、好ましくは３ｎｍ以上２０ｎｍ以下の厚さで酸化物半導体膜を形成する。酸化物半導体膜２２７の厚さを上記厚さとすることで、トランジスタの微細化に伴って発生するおそれのある短チャネル効果を抑制することができる。
【０１２０】
酸化物半導体膜２２７に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
【０１２１】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【０１２２】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。また、上記酸化物半導体に酸化シリコンを含んでもよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を主成分として有する酸化物という意味であり、その組成比は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。このとき、上記酸化物半導体においては、化学量論比に対し、酸素を過剰にすると好ましい。酸素を過剰にすることで酸化物半導体膜の酸素欠損に起因するキャリアの生成を抑制することができる。
【０１２３】
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素又は複数の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
【０１２４】
なお、酸化物半導体膜２２７において、アルカリ金属又はアルカリ土類金属の濃度は、１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下であることが望ましい。アルカリ金属及びアルカリ土類金属は、酸化物半導体と結合するとキャリアが生成されることがあり、トランジスタのオフ電流の上昇の原因となるためである。
【０１２５】
また、酸化物半導体膜２２７には、５×１０１８ａｔｏｍｓ／ｃｍ３以下の窒素が含まれてもよい。
【０１２６】
なお、酸化物半導体膜２２７に用いることが可能な酸化物半導体は、シリコン半導体よりもバンドギャップが広く、真性キャリア密度がシリコン半導体よりも低い、ワイドバンドギャップ半導体とする。このように、エネルギーギャップの広い酸化物半導体を用いることで、トランジスタのオフ電流を低減することができる。
【０１２７】
酸化物半導体膜２２７は、単結晶構造であってもよいし、非単結晶構造であってもよい。後者の場合、アモルファス構造でも、多結晶構造でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファス構造でもよい。
【０１２８】
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。
【０１２９】
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、上述のように、絶縁膜２２５の表面の平均面粗さ（Ｒａ）を、１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下とし、その上に酸化物半導体膜２２７を形成することが好ましい。
【０１３０】
ここでは、酸化物半導体膜２２７をスパッタリング法により形成する。
【０１３１】
スパッタリング法に用いるターゲットとしては、例えば、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【０１３２】
酸化物半導体としてＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲット中の金属元素の原子数比は、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、４：２：３、３：１：２、１：１：２、２：１：３、又は３：１：４などとすればよい。このような原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物をターゲットとして用いることができる。また、ターゲットの組成比を上記のようにすることにより、多結晶の膜又は後述するＣＡＡＣ−ＯＳ膜が形成されやすくなる。
【０１３３】
また、酸化物半導体としてＩｎ−Ｓｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲット中の金属元素の原子数比は、例えば、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１、２：１：３、１：２：２、又は２０：４５：３５などとすればよい。このような原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物をターゲットとして用いることができる。また、ターゲットの組成比を上記のようにすることにより、多結晶の膜又は後述するＣＡＡＣ−ＯＳ膜が形成されやすくなる。
【０１３４】
酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲット中の金属元素の原子数比は、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１〜１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２〜３：４）とする。例えば、Ｉｎ−Ｚｎ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。このような原子数比のＩｎ−Ｚｎ系酸化物やその組成の近傍の酸化物をターゲットとして用いることができる。
【０１３５】
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
【０１３６】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
【０１３７】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ―Ａ）２＋（ｂ―Ｂ）２＋（ｃ―Ｃ）２≦ｒ２を満たすことを言う。ｒとしては、例えば、０．０５とすればよい。他の酸化物でも同様である。
【０１３８】
なお、スパッタリングガスは、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、希ガス及び酸素の混合ガスを適宜用いる。なお、希ガス及び酸素の混合ガスの場合、希ガスに対して酸素のガス比を高めることが好ましい。また、スパッタリングガスは、酸化物半導体膜への水素、水、水酸基、水素化物などの混入を防ぐために、水素、水、水酸基、水素化物などの不純物が十分に除去された高純度ガスを用いた雰囲気とすることが望ましい。
【０１３９】
スパッタリング法において、プラズマを発生させるための電源装置は、ＲＦ電源装置、ＡＣ電源装置、ＤＣ電源装置等を適宜用いることができる。
【０１４０】
なお、酸化物半導体膜を成膜する処理室は、リークレートを１×１０−１０Ｐａ・ｍ３／秒以下とすることが好ましく、それによりスパッタリング法により成膜する際、膜中への不純物の混入を低減することができる。このように、酸化物半導体膜の成膜工程において、更に好ましくは酸化絶縁膜の成膜工程において、処理室の圧力、処理室のリークレートなどにおいて、不純物の混入を極力抑えることによって、酸化物半導体膜に含まれる水素を含む不純物の混入を低減することができる。また、酸化絶縁膜から酸化物半導体膜への水素などの不純物の拡散を低減することができる。
【０１４１】
また、酸化物半導体膜２２７として、結晶化した部分を有するＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒともいう。）膜を用いてもよい。
【０１４２】
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部及び非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
【０１４３】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸及びｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
【０１４４】
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部のしめる割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物等を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
【０１４５】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向はＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
【０１４６】
ＣＡＡＣ−ＯＳ膜を用いることで、可視光や紫外光の照射によるトランジスタの電気特性の変動を低減することが可能である。よって、信頼性の高いトランジスタを得ることができる。特に、上述のように、絶縁膜２２５の表面の平均面粗さ（Ｒａ）を、１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下とし、その上にｃ軸配向を有する結晶を含む酸化物半導体膜を形成することが好ましい。これにより、ｃ軸配向を有する結晶を含む酸化物半導体膜の結晶性を向上させ、当該酸化物半導体膜を用いたトランジスタの移動度の向上を図ることができる。
【０１４７】
ＣＡＡＣ−ＯＳ膜に含まれる結晶構造の一例について図１２乃至図１５を用いて詳細に説明する。なお、特に断りがない限り、図１２乃至図１５は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。また、図１２において、丸で囲まれたＯは４配位のＯを示し、二重丸で囲まれたＯは３配位のＯを示す。
【０１４８】
図１２（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図１２（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図１２（Ａ）の上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。図１２（Ａ）に示す小グループは電荷が０である。
【０１４９】
図１２（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図１２（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図１２（Ｂ）に示す構造をとりうる。図１２（Ｂ）に示す小グループは電荷が０である。
【０１５０】
図１２（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。図１２（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。図１２（Ｃ）に示す小グループは電荷が０である。
【０１５１】
図１２（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図１２（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図１２（Ｄ）に示す小グループは電荷が＋１となる。
【０１５２】
図１２（Ｅ）に、２個のＺｎを含む小グループを示す。図１２（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図１２（Ｅ）に示す小グループは電荷が−１となる。
【０１５３】
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループと呼ぶ。
【０１５４】
ここで、これらの小グループ同士が結合する規則について説明する。Ｉｎの上半分の３個のＯは下方向に３個の近接Ｉｎを有し、下半分の３個のＯは上方向に３個の近接Ｉｎを有する。Ｇａの上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の近接Ｇａを有する。Ｚｎの上半分の１個のＯは下方向に１個の近接Ｚｎを有し、下半分の３個のＯは上方向に３個の近接Ｚｎを有する。この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、６配位の金属原子（Ｉｎ又はＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（Ｇａ又はＩｎ）又は４配位の金属原子（Ｚｎ）のいずれかと結合することになる。
【０１５５】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。
【０１５６】
図１３（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。図１３（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図１３（Ｃ）は、図１３（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
【０１５７】
図１３（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図１３（Ａ）において、Ｉｎの上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図１３（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。
【０１５８】
図１３（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【０１５９】
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位又は５配位）、Ｚｎ（４配位）、Ｓｎ（５配位又は６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図１２（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
【０１６０】
具体的には、図１３（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０又は自然数。）とする組成式で表すことができる。
【０１６１】
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物や、Ｉｎ−Ｇａ系酸化物、一元系金属の酸化物であるＩｎ系酸化物、Ｓｎ系酸化物、Ｚｎ系酸化物などを用いた場合も同様である。
【０１６２】
例えば、図１４（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。
【０１６３】
図１４（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【０１６４】
図１４（Ｂ）に３つの中グループで構成される大グループを示す。なお、図１４（Ｃ）は、図１４（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
【０１６５】
ここで、Ｉｎ（６配位又は５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
【０１６６】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、図１４（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。
【０１６７】
具体的には、図１４（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の結晶を得ることができる。なお、得られるＩｎ−Ｇａ−Ｚｎ−Ｏ系の層構造は、ＩｎＧａＯ３（ＺｎＯ）ｎ（ｎは自然数。）とする組成式で表すことができる。
【０１６８】
ｎ＝１（ＩｎＧａＺｎＯ４）の場合は、例えば、図１５（Ａ）に示す結晶構造を取りうる。なお、図１５（Ａ）に示す結晶構造において、図１２（Ｂ）で説明したように、Ｇａ及びＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。
【０１６９】
また、ｎ＝２（ＩｎＧａＺｎ２Ｏ５）の場合は、例えば、図１５（Ｂ）に示す結晶構造を取りうる。なお、図１５（Ｂ）に示す結晶構造において、図１２（Ｂ）で説明したように、Ｇａ及びＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。
【０１７０】
酸化物半導体膜２２７をＣＡＡＣ−ＯＳ膜とする場合は、酸化物半導体膜２２７を成膜する際に、基板温度が２００℃を超えて７００℃以下、好ましくは３００℃を超えて５００℃以下、より好ましくは４００℃以上４５０℃以下となるように、基板を加熱する。このように、基板を加熱しながら酸化物半導体膜２２７を成膜することにより、酸化物半導体膜２２７をＣＡＡＣ−ＯＳ膜とすることができる。
【０１７１】
また、上記の温度範囲で加熱しながら、一原子層以上１０ｎｍ以下、好ましくは２ｎｍ以上５ｎｍ以下の薄い膜厚の第１の酸化物半導体膜を成膜したのち、同様の方法で加熱しながらさらに厚い膜厚の第２の酸化物半導体膜を成膜し、第１の酸化物半導体膜と第２の酸化物半導体膜を積層して、ＣＡＡＣ−ＯＳ膜の酸化物半導体膜２２７を形成しても良い。
【０１７２】
また、酸化物半導体膜２２７を非晶質構造とする場合は、酸化物半導体膜２２７を成膜する際に、基板の加熱を行わない、又は基板温度を２００℃未満、より好ましくは１８０℃未満として基板を加熱する。このように、酸化物半導体膜２２７を成膜することにより、酸化物半導体膜２２７を非晶質構造とすることができる。
【０１７３】
また、上記の方法で酸化物半導体膜を非晶質構造として成膜した後、２５０℃以上７００℃以下、好ましくは４００℃以上、より好ましくは５００℃、さらに好ましくは５５０℃以上の温度で熱処理を行って、当該非晶質構造の酸化物半導体膜の少なくとも一部を結晶化し、ＣＡＡＣ−ＯＳ膜の酸化物半導体膜２２７を形成しても良い。なお、当該熱処理は不活性ガス雰囲気下で行うことができる。不活性ガス雰囲気としては、窒素、又は希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。また、当該熱処理は、後述する脱水化又は脱水素化の熱処理などで兼ねることも可能である。
【０１７４】
以上の方法において、成膜時の基板加熱温度が高いほど、得られる酸化物半導体膜２２７の不純物濃度は低くなる。また、酸化物半導体膜２２７中の原子配列が整い、高密度化され、多結晶の膜又はＣＡＡＣ−ＯＳ膜が形成されやすくなる。さらに、酸素ガス雰囲気で成膜することでも、希ガスなどの余分な原子が含まれないため、多結晶の膜又はＣＡＡＣ−ＯＳ膜が形成されやすくなる。ただし、酸素ガスと希ガスの混合雰囲気としてもよく、その場合は酸素ガスの割合は３０体積％以上、好ましくは５０体積％以上、さらに好ましくは８０体積％以上とする。
【０１７５】
酸化物半導体膜２２７形成後、酸化物半導体膜２２７に対して、熱処理を行ってもよい。熱処理を行うことによって、酸化物半導体膜２２７中に含まれる水素原子を含む物質をさらに除去することができる。当該熱処理は不活性ガス雰囲気下で行い、熱処理の温度は、３００℃以上７００℃以下、好ましくは４５０℃以上６００℃以下、また、基板が歪み点を有する場合は基板の歪み点未満とする。不活性ガス雰囲気としては、窒素、又は希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
【０１７６】
当該熱処理は、例えば、抵抗発熱体などを用いた電気炉に半導体基板２０１を導入し、窒素雰囲気下、４５０℃、１時間の条件で行うことができる。
【０１７７】
また、熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、又は熱輻射によって、被処理物を加熱する装置を用いても良い。例えば、ＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、ＧＲＴＡ（Ｇａｓ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴンなどの希ガス、又は窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。なお、加熱処理装置としてＧＲＴＡ装置を用いる場合には、その熱処理時間が短いため、６５０℃〜７００℃の高温に加熱した不活性ガス中で基板を加熱してもよい。
【０１７８】
また、上記熱処理で酸化物半導体膜２２７を加熱した後、同じ炉に高純度の酸素ガス、高純度のＮ２Ｏガス、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）とすることが好ましい。特にこれらのガスには、水、水素などが含まれないことが好ましい。また、同じ炉に導入する酸素ガス又はＮ２Ｏガスの純度を、６Ｎ以上好ましくは７Ｎ以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。酸素ガス又はＮ２Ｏガスの作用によって、脱水化又は脱水素化処理による不純物の排除工程で低減してしまった酸化物半導体を構成する主成分材料の一つである酸素を供給することができる。
【０１７９】
なお、上述の熱処理には水素や水などを除去する効果があるため、当該熱処理を、脱水化又は脱水素化などと呼ぶこともできる。当該熱処理は、例えば、酸化物半導体膜を島状に加工する前、ゲート絶縁膜の形成後などのタイミングにおいて行うことも可能である。また、このような脱水化又は脱水素化の熱処理は、一回に限らず複数回行っても良い。
【０１８０】
次に、酸化物半導体膜２２７の一部を選択的にエッチングして、島状の酸化物半導体膜２２９を形成する。その後、酸化物半導体膜２２９上に、スパッタリング法、ＣＶＤ法等により絶縁膜２３１を形成する。そして、絶縁膜２３１上にゲート電極２３３を形成する（図８（Ａ）参照）。
【０１８１】
絶縁膜２３１は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウム又はＧａ−Ｚｎ系金属酸化物などを用いればよく、積層又は単層で設ける。また、絶縁膜２３１は、絶縁膜２２５に示すような、加熱により酸素が脱離する酸化絶縁膜を用いてもよい。絶縁膜２３１に加熱により酸素が脱離する膜を用いることで、後の加熱処理により酸化物半導体膜２２９に生じる酸素欠損を修復することができ、トランジスタの電気特性の劣化を抑制できる。
【０１８２】
また、絶縁膜２３１として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−ｋ材料を用いることでゲート絶縁膜の厚さを薄くしてもゲートリークを低減できる。
【０１８３】
絶縁膜２３１の厚さは、１０ｎｍ以上３００ｎｍ以下、より好ましくは５ｎｍ以上５０ｎｍ以下、より好ましくは１０ｎｍ以上３０ｎｍ以下とするとよい。
【０１８４】
ゲート電極２３３は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属元素、又は上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金などを用いて形成することができる。また、マンガン、ジルコニウムのいずれか一又は複数から選択された金属元素を用いてもよい。また、ゲート電極２３３は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造などがある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素の膜、又は複数組み合わせた合金膜、もしくは窒化膜を用いてもよい。
【０１８５】
また、ゲート電極２３３は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
【０１８６】
ゲート電極２３３は、印刷法又はインクジェット法により形成される。若しくは、スパッタリング法、ＣＶＤ法、蒸着法等で導電膜を形成した後、該導電膜の一部を選択的にエッチングして形成される。
【０１８７】
なお、ゲート電極２３３と絶縁膜２３１との間に、絶縁膜２３１に接する材料層として、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＺｎＮなど）を設けることが好ましい。これらの膜は５ｅＶ、好ましくは５．５ｅＶ以上の仕事関数を有し、トランジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。例えば、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜を用いる場合、少なくとも酸化物半導体膜２２９より高い窒素濃度、具体的には７原子％以上の窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜を用いる。
【０１８８】
なお、絶縁膜２３１の成膜後に、不活性ガス雰囲気下、又は酸素雰囲気下で熱処理を行ってもよい。熱処理の温度は、２００℃以上４５０℃以下とするのが好ましく、２５０℃以上３５０℃以下とするのがより好ましい。このような熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、酸化物半導体膜２２９と接する絶縁膜２２５又は絶縁膜２３１が酸素を含む場合、酸化物半導体膜２２９に酸素を供給し、該酸化物半導体膜２２９の酸素欠損を補填することもできる。このように、上述の熱処理には酸素を供給する効果があるため、当該熱処理を、加酸化（加酸素化）などと呼ぶこともできる。
【０１８９】
なお、本実施の形態では、絶縁膜２３１の形成後に加酸化の熱処理を行っているが、加酸化の熱処理のタイミングはこれに限定されるものではない。
【０１９０】
上述のように、脱水化又は脱水素化の熱処理と加酸化の熱処理を適用し、酸化物半導体膜２２９中の不純物を低減し、酸素欠損を補填することで、酸化物半導体膜２２９をその主成分以外の不純物が極力含まれないように高純度化することができる。
【０１９１】
次に、ゲート電極２３３をマスクとして、酸化物半導体膜２２９にドーパントを添加する処理を行ってもよい。この結果、図８（Ｂ）に示すように、ゲート電極２３３に覆われ、ドーパントが添加されない第１の領域２３５ａと、ドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃを形成する。ゲート電極２３３をマスクにしてドーパントを添加するため、セルフアラインで、ドーパントが添加されない第１の領域２３５ａ、及びドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃを形成することができる。なお、ゲート電極２３３と重畳する第１の領域２３５ａはチャネル領域として機能する。また、ドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃは、電界緩和領域として機能する。また、第１の領域２３５ａ、及びドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃを酸化物半導体膜２３５と示す。
【０１９２】
酸化物半導体膜２３５の第１の領域２３５ａは、水素濃度を５×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下とすることが好ましい。酸化物半導体及び水素の結合により、水素の一部がドナーとなり、キャリアである電子が生じてしまう。これらのため、酸化物半導体膜２３５の第１の領域２３５ａ中の水素濃度を低減することで、しきい値電圧のマイナスシフトを低減することができる。
【０１９３】
ドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃに含まれるドーパントの濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以上１×１０２２ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以上５×１０１９ａｔｏｍｓ／ｃｍ３未満とする。
【０１９４】
ドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃはドーパントを含むため、キャリア密度又は欠陥を増加させることができる。このため、ドーパントを含まない第１の領域２３５ａと比較して導電性を高めることができる。なお、ドーパント濃度を増加させすぎると、ドーパントがキャリアの移動を阻害することになり、ドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃの導電性を低下させることになる。
【０１９５】
ドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃは、導電率が０．１Ｓ／ｃｍ以上１０００Ｓ／ｃｍ以下、好ましくは１０Ｓ／ｃｍ以上１０００Ｓ／ｃｍ以下とすることが好ましい。
【０１９６】
酸化物半導体膜２３５において、ドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃを有することで、チャネル領域として機能する第１の領域２３５ａの端部に加わる電界を緩和させることができる。このため、トランジスタの短チャネル効果を抑制することができる。
【０１９７】
酸化物半導体膜２２９にドーパントを添加する方法として、イオンドーピング法又はイオンインプランテーション法を用いることができる。また、添加するドーパントとしては、ホウ素、窒素、リン、及びヒ素の少なくとも一以上がある。又は、ドーパントとしては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノンの少なくとも一以上がある。又は、ドーパントとしては、水素がある。なお、ドーパントとして、ホウ素、窒素、リン、及びヒ素の一以上と、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノンの一以上と、水素とを適宜組み合わしてもよい。
【０１９８】
また、酸化物半導体膜２２９へのドーパントの添加は、酸化物半導体膜２２９を覆って、絶縁膜などが形成されている状態を示したが、酸化物半導体膜２２９が露出している状態でドーパントの添加を行ってもよい。
【０１９９】
さらに、上記ドーパントの添加はイオンドーピング法又はイオンインプランテーション法などによる注入する以外の方法でも行うことができる。例えば、添加する元素を含むガス雰囲気にてプラズマを発生させて、被添加物に対してプラズマ処理を行うことによって、ドーパントを添加することができる。上記プラズマを発生させる装置としては、ドライエッチング装置やＣＶＤ装置、高密度ＣＶＤ装置などを用いることができる。
【０２００】
この後、熱処理を行ってもよい。当該熱処理の温度は、代表的には、１５０℃以上４５０℃以下、好ましくは２５０℃以上３２５℃以下とする。又は、２５０℃から３２５℃まで徐々に温度上昇させながら加熱してもよい。
【０２０１】
当該熱処理により、ドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃの抵抗を低減することができる。なお、当該熱処理において、ドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃは、結晶状態でも非晶質状態でもよい。
【０２０２】
次に、図８（Ｃ）に示すように、ゲート電極２３３の側面にサイドウォール絶縁膜２３７、及びゲート絶縁膜２３９、並びに電極２４１ａ、電極２４１ｂを形成する。
【０２０３】
サイドウォール絶縁膜２３７は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよく、積層又は単層で設ける。なお、サイドウォール絶縁膜２３７として、絶縁膜２２５と同様に、加熱により酸素の一部が脱離する酸化絶縁膜を用いて形成してもよい。
【０２０４】
ここで、サイドウォール絶縁膜２３７の形成方法について説明する。
【０２０５】
まず、絶縁膜２３１およびゲート電極２３３上に、後にサイドウォール絶縁膜２３７となる絶縁膜を形成する。絶縁膜は、スパッタリング法、ＣＶＤ法等により形成する。また、当該絶縁膜の厚さは特に限定はないが、ゲート電極２３３の形状に応じる被覆性を考慮して、適宜選択すればよい。
【０２０６】
次に、絶縁膜をエッチングすることによりサイドウォール絶縁膜２３７を形成する。該エッチングは、異方性の高いエッチングであり、サイドウォール絶縁膜２３７は、絶縁膜に異方性の高いエッチング工程を行うことでセルフアラインに形成することができる。
【０２０７】
また、ドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃにおいて、電界緩和領域として機能する幅は、サイドウォール絶縁膜２３７の幅に対応し、またサイドウォール絶縁膜２３７の幅は、ゲート電極２３３の厚さにも対応することから、電界緩和領域の範囲が、所望の範囲となるように、ゲート電極２３３の厚さを決めればよい。
【０２０８】
また、サイドウォール絶縁膜２３７の形成工程と共に、異方性の高いエッチングを用いて絶縁膜２３１をエッチングし、酸化物半導体膜２３５を露出させることで、ゲート絶縁膜２３９を形成することができる。
【０２０９】
一対の電極２４１ａ、電極２４１ｂは配線２２３ａおよび配線２２３ｂと同様の材料を適宜用いて形成することができる。なお、一対の電極２４１ａ、電極２４１ｂは配線としても機能させてもよい。
【０２１０】
一対の電極２４１ａ、電極２４１ｂは、印刷法又はインクジェット法を用いて形成される。又は、スパッタリング法、ＣＶＤ法、蒸着法等で導電膜を形成した後、該導電膜の一部を選択的にエッチングして、一対の電極２４１ａ、電極２４１ｂを形成する。
【０２１１】
一対の電極２４１ａ、電極２４１ｂは、サイドウォール絶縁膜２３７及びゲート絶縁膜２３９の側面と接するように、形成されることが好ましい。即ち、トランジスタの一対の電極２４１ａ、電極２４１ｂの端部がサイドウォール絶縁膜２３７上に位置し、酸化物半導体膜２３５において、ドーパントを含む一対の第２の領域２３５ｂ、第２の領域２３５ｃの露出部を全て覆っていることが好ましい。この結果、ドーパントが含まれる一対の第２の領域２３５ｂ、第２の領域２３５ｃにおいて、一対の電極２４１ａ、電極２４１ｂと接する領域がソース領域及びドレイン領域として機能すると共に、サイドウォール絶縁膜２３７及びゲート絶縁膜２３９と重なる領域が電界緩和領域として機能する。また、サイドウォール絶縁膜２３７の長さにより電界緩和領域の幅が制御できるため、一対の電極２４１ａ、電極２４１ｂを形成するためのマスク合わせの精度を緩和することができる。よって、複数のトランジスタにおけるばらつきを低減することができる。
【０２１２】
なお、本実施の形態では、ゲート電極２３３の側面に接してサイドウォール絶縁膜２３７を設けたが、本発明はこれに限られるものではなく、サイドウォール絶縁膜２３７を設けない構成とすることもできる。また、本実施の形態では、一対の第２の領域２３５ｂ、第２の領域２３５ｃを形成した後でサイドウォール絶縁膜２３７を設けたが、本発明はこれに限られるものではなく、サイドウォール絶縁膜２３７を設けた後で一対の第２の領域２３５ｂ、第２の領域２３５ｃを形成しても良い。このような構成とすることにより、第１の領域２３５ａをサイドウォール絶縁膜２３７と重畳する領域まで広げることができる。
【０２１３】
次に、図９（Ａ）に示すように、スパッタリング法、ＣＶＤ法、塗布法、印刷法等により、絶縁膜２４３及び絶縁膜２４５を形成する。
【０２１４】
絶縁膜２４３、絶縁膜２４５は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよく、積層又は単層で設ける。なお、絶縁膜２４５として、外部への酸素の拡散を防ぐ絶縁膜を用いることで、絶縁膜２４３から脱離する酸素を酸化物半導体膜に供給することができる。外部への酸素の拡散を防ぐ絶縁膜の代表例としては、酸化アルミニウム、酸化窒化アルミニウム等がある。また、絶縁膜２４５として、外部からの水素の拡散を防ぐ絶縁膜を用いることで、外部から酸化物半導体膜への水素の拡散を低減することが可能であり、酸化物半導体膜の欠損を低減することができる。外部からの水素の拡散を防ぐ絶縁膜の代表例としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。また、絶縁膜２４３を、加熱により酸素の一部が脱離する酸化絶縁膜、外部への酸素の拡散を防ぐ絶縁膜と、酸化絶縁膜との３層構造とすることで、効率よく酸化物半導体膜へ酸素を拡散すると共に、外部への酸素の脱離を抑制することが可能であり、温度及び湿度の高い状態でも、トランジスタの特性の変動を低減することができる。
【０２１５】
以上の工程により、図９（Ａ）に示すように、酸化物半導体を含んで構成されるトランジスタ１１０を作製することができる。なお、上記トランジスタ１１０は、ｉ型（真性半導体）又はｉ型に限りなく近い酸化物半導体膜２３５を有するため、極めて優れた特性を示す。
【０２１６】
なお、本実施の形態でトランジスタ１１０をトップゲート構造としたが、本発明はこれに限られるものではなく、例えばボトムゲート構造としても良い。また、本実施の形態でトランジスタ１１０は、一対の電極２４１ａおよび電極２４１ｂが、一対の第２の領域２３５ｂおよび第２の領域２３５ｃの上面の少なくとも一部と接する構成としているが、本発明はこれに限られるものではなく、例えば、一対の第２の領域２３５ｂおよび第２の領域２３５ｃが、一対の電極２４１ａおよび電極２４１ｂの少なくとも一部と接する構成としても良い。また、酸化物半導体膜２２９に不純物領域を設けなくてもよい。
【０２１７】
次に、絶縁膜２１５、絶縁膜２１７、絶縁膜２２１、絶縁膜２２５、絶縁膜２４３、絶縁膜２４５のそれぞれ一部を選択的にエッチングし、開口部を形成して、ゲート電極２０９、電極２４１ａおよび電極２４１ｂのそれぞれ一部を露出する。次に、開口部に導電膜を成膜した後、該導電膜の一部を選択的にエッチングして、電極２４１ｂに接して配線２４９を、電極２４１ａに接して配線２５０を形成する。配線２４９および配線２５０は、コンタクトプラグ２１９ａおよびコンタクトプラグ２１９ｂに示す材料を適宜用いることができる。
【０２１８】
ここで、配線２４９は、トランジスタ１１０のソース電極又はドレイン電極の一方とトランジスタ１１２のゲート電極２０９とを電気的に接続するノードとして機能する。また、配線２５０は、トランジスタ１１０のソース電極又はドレイン電極の他方として機能し、図１に示すビット線Ｂと電気的に接続される。また、図９（Ｂ）では直接的に示していないが、トランジスタ１１０のゲート電極２３３も、図１に示すワード線Ｗと電気的に接続されるものとする。
【０２１９】
また、図９（Ｂ）においては、トランジスタ１１０のソース電極又はドレイン電極の一方（電極２４１ｂ）と、トランジスタ１１２のゲート電極２０９と、が配線２４９を介して接続する構成としているが、本実施の形態はこれに限られるものではない。例えば、トランジスタ１１２上に設けられた絶縁膜の上面にトランジスタ１１２のゲート電極の上面が露出されるような構造とし、当該ゲート電極の上面に直接接するようにトランジスタ１１０のソース電極又はドレイン電極の一方を設ける構成としても良い。
【０２２０】
以上の工程により、トランジスタ１１０およびトランジスタ１１２からなるユニットセルのスイッチを作製することができる。
【０２２１】
以上に示すように、オフ電流を十分に小さくすることができる、酸化物半導体のようなワイドバンドギャップ半導体を含んで構成されるトランジスタを、プログラマブル回路に含まれるユニットセルのスイッチに用いることにより、電源電位の供給が遮断された場合でも、当該ユニットセルの導通又は非導通の切り替えデータを長期間にわたって保持することが可能となる。また、プログラマブル回路にアナログ素子を含むユニットセルを複数配置し、ユニットセル毎に導通または非導通を切り替えることで、プログラマブル回路全体におけるアナログ値を可変とすることができる。
【０２２２】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２２３】
（実施の形態４）
本実施の形態では、先の実施の形態で示した酸化物半導体膜を有するトランジスタについて、電界効果移動度を理論的に導出し、当該電界効果移動度を用いてトランジスタ特性を導出する。
【０２２４】
酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。
【０２２５】
半導体本来の移動度をμ０、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁（粒界等）が存在すると仮定すると、次の式（１）で表現できる。
【０２２６】
【数２】
0005986804.tif 000003
【０２２７】
ここで、Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは、次の式（２）で表現できる。
【０２２８】
【数３】
0005986804.tif 000004
【０２２９】
ここで、ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃｏｘは単位面積当たりの容量、Ｖｇはゲート電圧、ｔはチャネルの厚さである。なお、厚さ３０ｎｍ以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。線形領域におけるドレイン電流Ｉｄは、次の式（３）で表現できる。
【０２３０】
【数４】
0005986804.tif 000005
【０２３１】
ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。また、Ｖｄはドレイン電圧である。
【０２３２】
式（３）の両辺をＶｇで割り、更に両辺の対数を取ると、次の式（４）となる。
【０２３３】
【数５】
0005986804.tif 000006
【０２３４】
式（４）の右辺はＶｇの関数である。この式からわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）、横軸を１／Ｖｇとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度Ｎが求められる。すなわち、トランジスタのＩｄ―Ｖｇ特性から、欠陥密度を評価できる。酸化物半導体としては、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のものでは欠陥密度Ｎは１×１０１２／ｃｍ２程度である。
【０２３５】
このようにして求めた欠陥密度等をもとに式（１）および式（２）よりμ０＝１２０ｃｍ２／Ｖｓが導出される。欠陥のあるＩｎ−Ｓｎ−Ｚｎ酸化物で測定される移動度は４０ｃｍ２／Ｖｓ程度である。しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ０は１２０ｃｍ２／Ｖｓとなると予想できる。
【０２３６】
ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁物との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁物界面からｘだけ離れた場所における移動度μ１は、次の式（５）で表現できる。
【０２３７】
【数６】
0005986804.tif 000007
【０２３８】
ここで、Ｄはゲート方向の電界、Ｂ、ｌは定数である。Ｂおよびｌは、実際の測定結果より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０７ｃｍ／ｓ、ｌ＝１０ｎｍ（界面散乱が及ぶ深さ）である。Ｄが増加する（すなわち、ゲート電圧が高くなる）と式（５）の第２項が増加するため、移動度μ１は低下することがわかる。
【０２３９】
半導体内部の欠陥が無い理想的な酸化物半導体をチャネル形成領域に用いたトランジスタの移動度μ２を計算した結果を図１６に示す。なお、計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ  Ｄｅｖｉｃｅを使用し、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、２．８電子ボルト、４．７電子ボルト、１５、１５ｎｍとした。これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。
【０２４０】
さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、５．５電子ボルト、４．６電子ボルト、４．６電子ボルトとした。また、ゲート絶縁物の厚さは１００ｎｍ、比誘電率は４．１とした。チャネル長およびチャネル幅はともに１０μｍ、ドレイン電圧Ｖｄは０．１Ｖである。
【０２４１】
図１６で示されるように、ゲート電圧１Ｖ強で移動度１００ｃｍ２／Ｖｓ以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｆｌａｔｎｅｓｓ）が望ましい。
【０２４２】
このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した結果を図１７乃至図１９に示す。なお、計算に用いたトランジスタの断面構造を図２０に示す。図２０に示すトランジスタは酸化物半導体層にｎ＋の導電型を呈する第２の領域１１０３ｂおよび第２の領域１１０３ｃを有する。第２の領域１１０３ｂおよび第２の領域１１０３ｃの抵抗率は２×１０−３Ωｃｍとする。
【０２４３】
図２０（Ａ）に示すトランジスタは、下地絶縁膜１１０１と、下地絶縁膜１１０１に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物１１０２の上に形成される。トランジスタは第２の領域１１０３ｂ、第２の領域１１０３ｃと、それらに挟まれ、チャネル形成領域となる真性の第１の領域１１０３ａと、ゲート電極１１０５を有する。ゲート電極１１０５の幅を３３ｎｍとする。
【０２４４】
ゲート電極１１０５と第１の領域１１０３ａの間には、ゲート絶縁膜１１０４を有し、また、ゲート電極１１０５の両側面にはサイドウォール絶縁膜１１０６ａおよびサイドウォール絶縁膜１１０６ｂ、ゲート電極１１０５の上部には、ゲート電極１１０５と他の配線との短絡を防止するための絶縁物１１０７を有する。サイドウォール絶縁膜の幅は５ｎｍとする。また、第２の領域１１０３ｂおよび第２の領域１１０３ｃに接して、ソース電極１１０８ａおよびドレイン電極１１０８ｂを有する。なお、このトランジスタにおけるチャネル幅を４０ｎｍとする。
【０２４５】
図２０（Ｂ）に示すトランジスタは、下地絶縁膜１１０１と、酸化アルミニウムよりなる埋め込み絶縁物１１０２の上に形成され、第２の領域１１０３ｂ、第２の領域１１０３ｃと、それらに挟まれた真性の第１の領域１１０３ａと、幅３３ｎｍのゲート電極１１０５とゲート絶縁膜１１０４とサイドウォール絶縁膜１１０６ａおよびサイドウォール絶縁膜１１０６ｂと絶縁物１１０７とソース電極１１０８ａおよびドレイン電極１１０８ｂを有する点で図２０（Ａ）に示すトランジスタと同じである。
【０２４６】
図２０（Ａ）に示すトランジスタと図２０（Ｂ）に示すトランジスタの相違点は、サイドウォール絶縁膜１１０６ａおよびサイドウォール絶縁膜１１０６ｂの下の半導体領域の導電型である。図２０（Ａ）に示すトランジスタでは、サイドウォール絶縁膜１１０６ａおよびサイドウォール絶縁膜１１０６ｂの下の半導体領域はｎ＋の導電型を呈する第２の領域１１０３ｂおよび第２の領域１１０３ｃであるが、図２０（Ｂ）に示すトランジスタでは、真性の第１の領域１１０３ａである。すなわち、第２の領域１１０３ｂ（第２の領域１１０３ｃ）とゲート電極１１０５がＬｏｆｆだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Ｌｏｆｆをオフセット長という。図から明らかなように、オフセット長は、サイドウォール絶縁膜１１０６ａ（サイドウォール絶縁膜１１０６ｂ）の幅と同じである。
【０２４７】
その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ  Ｄｅｖｉｃｅを使用した。図１７は、図２０（Ａ）に示される構造のトランジスタのドレイン電流（Ｉｄ、実線）および移動度（μ、点線）のゲート電圧（Ｖｇ、ゲートとソースの電位差）依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧（ドレインとソースの電位差）を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
【０２４８】
図１７（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図１７（Ｂ）は１０ｎｍとしたものであり、図１７（Ｃ）は５ｎｍとしたものである。ゲート絶縁膜が薄くなるほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。一方、移動度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。ゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１０μＡを超えることが示された。
【０２４９】
図１８は、図２０（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧Ｖｇ依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図１８（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図１８（Ｂ）は１０ｎｍとしたものであり、図１８（Ｃ）は５ｎｍとしたものである。
【０２５０】
また、図１９は、図２０（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図１９（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図１９（Ｂ）は１０ｎｍとしたものであり、図１９（Ｃ）は５ｎｍとしたものである。
【０２５１】
いずれもゲート絶縁膜が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。
【０２５２】
なお、移動度μのピークは、図１７では８０ｃｍ２／Ｖｓ程度であるが、図１８では６０ｃｍ２／Ｖｓ程度、図１９では４０ｃｍ２／Ｖｓと、オフセット長Ｌｏｆｆが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流にはオフセット長Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。また、いずれもゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１０μＡを超えることが示された。また、このように移動度の高いトランジスタを、先の実施の形態で示したプログラマブル回路に含まれるユニットセルのメモリ部に用いることにより、当該ユニットセルの切り替えデータの書き込みを高速で行うことができる。
【０２５３】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２５４】
（実施の形態５）
本実施の形態では、先の実施の形態で示した酸化物半導体膜を有するトランジスタについて、特にＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を有するトランジスタについて説明する。
【０２５５】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタは、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成比で５ａｔｏｍｉｃ％以上含まれる元素をいう。
【０２５６】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧をプラスシフトさせ、ノーマリーオフ化させることが可能となる。以下、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を有するトランジスタを作製して各種測定を行った結果について説明する。
【０２５７】
まず、本実施の形態で各種測定に用いたトランジスタの構造について図２６を用いて説明する。図２６（Ａ）は、当該トランジスタの平面図であり、図２６（Ｂ）は図２６（Ａ）の一点鎖線Ａ−Ｂに対応する断面図である。
【０２５８】
図２６（Ｂ）に示すトランジスタは、基板６００と、基板６００上に設けられた下地絶縁膜６０２と、下地絶縁膜６０２上に設けられた酸化物半導体膜６０６と、酸化物半導体膜６０６と接する一対の電極６１４と、酸化物半導体膜６０６および一対の電極６１４上に設けられたゲート絶縁膜６０８と、ゲート絶縁膜６０８を介して酸化物半導体膜６０６と重畳して設けられたゲート電極６１０と、ゲート絶縁膜６０８およびゲート電極６１０を覆って設けられた層間絶縁膜６１６と、層間絶縁膜６１６に設けられた開口部を介して一対の電極６１４と接続する配線６１８と、層間絶縁膜６１６および配線６１８を覆って設けられた保護膜６２０と、を有する。ここで、一対の電極６１４は、当該トランジスタのソース電極およびドレイン電極として機能する。
【０２５９】
基板６００としてはガラス基板を、下地絶縁膜６０２としては酸化シリコン膜を、酸化物半導体膜６０６としてはＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を、一対の電極６１４としてはタングステン膜を、ゲート絶縁膜６０８としては酸化シリコン膜を、ゲート電極６１０としては窒化タンタル膜とタングステン膜との積層構造を、層間絶縁膜６１６としては酸化窒化シリコン膜とポリイミド膜との積層構造を、配線６１８としてはチタン膜、アルミニウム膜、チタン膜がこの順で形成された積層構造を、保護膜６２０としてはポリイミド膜を、それぞれ用いた。
【０２６０】
なお、図２６（Ａ）に示す構造のトランジスタにおいて、ゲート電極６１０と一対の電極６１４との重畳する幅をＬｏｖと呼ぶ。同様に、酸化物半導体膜６０６に対する一対の電極６１４のはみ出しをｄＷと呼ぶ。
【０２６１】
図２１（Ａ）〜図２１（Ｃ）は、図２６に示すトランジスタにおいて、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍである酸化物半導体膜と、厚さ１００ｎｍのゲート絶縁膜を用いたトランジスタの特性である。なお、Ｖｄは１０Ｖとした。
【０２６２】
図２１（Ａ）は基板を意図的に加熱せずにスパッタリング法でＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成したときのトランジスタ特性である。このとき電界効果移動度は１８．８ｃｍ２／Ｖｓｅｃが得られている。一方、基板を意図的に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成すると電界効果移動度を向上させることが可能となる。図２１（Ｂ）は基板を２００℃に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成したときのトランジスタ特性を示すが、電界効果移動度は３２．２ｃｍ２／Ｖｓｅｃが得られている。
【０２６３】
電界効果移動度は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成した後に熱処理をすることによって、さらに高めることができる。図２１（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を２００℃でスパッタリング成膜した後、６５０℃で熱処理をしたときのトランジスタ特性を示す。このとき電界効果移動度は３４．５ｃｍ２／Ｖｓｅｃが得られている。
【０２６４】
基板を意図的に加熱することでスパッタリング成膜中の水分が酸化物半導体膜中に取り込まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸化物半導体膜から水素や水酸基若しくは水分を放出させ除去することができ、上記のように電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には１００ｃｍ２／Ｖｓｅｃを超える電界効果移動度を実現することも可能になると推定される。
【０２６５】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体に酸素イオンを注入し、熱処理により該酸化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はその後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。
【０２６６】
基板を意図的に加熱して成膜すること及び／又は成膜後に熱処理することの効果は、電界効果移動度の向上のみならず、トランジスタのノーマリーオフ化を図ることにも寄与している。基板を意図的に加熱しないで形成されたＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトしてしまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトランジスタがノーマリーオフとなる方向に動き、このような傾向は図２１（Ａ）と図２１（Ｂ）の対比からも確認することができる。
【０２６７】
なお、しきい値電圧はＩｎ、Ｓｎ及びＺｎの比率を変えることによっても制御することが可能であり、組成比としてＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることでトランジスタのノーマリーオフ化を期待することができる。また、ターゲットの組成比をＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることで結晶性の高い酸化物半導体膜を得ることができる。
【０２６８】
意図的な基板加熱温度若しくは熱処理温度は、１５０℃以上、好ましくは２００℃以上、より好ましくは４００℃以上であり、より高温で成膜し或いは熱処理することでトランジスタのノーマリーオフ化を図ることが可能となる。
【０２６９】
熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、又は減圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化・脱水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めることができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜に注入する方法を適用しても良い。
【０２７０】
酸化物半導体中及び積層される膜との界面には、酸素欠損による欠陥が生成されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間に存在する酸素であり、その酸素濃度は１×１０１６／ｃｍ３以上２×１０２０／ｃｍ３以下とすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませることができる。
【０２７１】
また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることで、より安定な酸化物半導体膜を得ることができる。例えば、組成比Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化物半導体膜は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）でハローパタンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させることができる。熱処理温度は任意であるが、例えば６５０℃の熱処理を行うことで、Ｘ線回折により明確な回折ピークを観測することができる。
【０２７２】
実際に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜のＸＲＤ分析を行った。ＸＲＤ分析には、Ｂｒｕｋｅｒ  ＡＸＳ社製Ｘ線回折装置Ｄ８  ＡＤＶＡＮＣＥを用い、Ｏｕｔ−ｏｆ−Ｐｌａｎｅ法で測定した。
【０２７３】
ＸＲＤ分析を行った試料として、試料Ａおよび試料Ｂを用意した。以下に試料Ａおよび試料Ｂの作製方法を説明する。
【０２７４】
脱水素化処理済みの石英基板上にＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を１００ｎｍの厚さで成膜した。
【０２７５】
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜は、スパッタリング装置を用い、酸素雰囲気で電力を１００Ｗ（ＤＣ）として成膜した。ターゲットは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いた。なお、成膜時の基板加熱温度は２００℃とした。このようにして作製した試料を試料Ａとした。
【０２７６】
次に、試料Ａと同様の方法で作製した試料に対し熱処理を６５０℃の温度で行った。熱処理は、はじめに窒素雰囲気で１時間の熱処理を行い、温度を下げずに酸素雰囲気でさらに１時間の熱処理を行っている。このようにして作製した試料を試料Ｂとした。
【０２７７】
図２２に試料Ａおよび試料ＢのＸＲＤスペクトルを示す。試料Ａでは、結晶由来のピークが観測されなかったが、試料Ｂでは、２θが３５ｄｅｇ近傍および３７ｄｅｇ〜３８ｄｅｇに結晶由来のピークが観測された。
【０２７８】
このように、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は成膜時に意図的に加熱すること及び／又は成膜後に熱処理することによりトランジスタの特性を向上させることができる。
【０２７９】
この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜中に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによってトランジスタのノーマリーオフ化を図ることができ、酸化物半導体が高純度化されることによりオフ電流を１ａＡ／μｍ以下にすることができる。ここで、上記オフ電流値の単位は、チャネル幅１μｍあたりの電流値を示す。
【０２８０】
図２３に、トランジスタのオフ電流と測定時の基板温度（絶対温度）の逆数との関係を示す。ここでは、簡単のため測定時の基板温度の逆数に１０００を掛けた数値（１０００／Ｔ）を横軸としている。
【０２８１】
具体的には、図２３に示すように、基板温度が１２５℃の場合には０．１ａＡ／μｍ（１×１０−１９Ａ／μｍ）以下、８５℃の場合には１０ｚＡ／μｍ（１×１０−２０Ａ／μｍ）以下であった。電流値の対数が温度の逆数に比例することから、室温（２７℃）の場合には０．１ｚＡ／μｍ（１×１０−２２Ａ／μｍ）以下であると予想される。従って、オフ電流を１２５℃において１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下に、８５℃において１００ｚＡ／μｍ（１×１０−１９Ａ／μｍ）以下に、室温において１ｚＡ／μｍ（１×１０−２１Ａ／μｍ）以下にすることができる。
【０２８２】
もっとも、酸化物半導体膜の成膜時に水素や水分が膜中に混入しないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図ることが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点−７０℃以下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不純物が含まれていないように、高純度化されたターゲットを用いることが好ましい。Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は熱処理によって膜中の水分を除去することができるが、Ｉｎ、Ｇａ、Ｚｎを主成分とする酸化物半導体と比べて水分の放出温度が高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。
【０２８３】
また、酸化物半導体膜成膜後に６５０℃の熱処理を行った試料のトランジスタにおいて、基板温度と電気的特性の関係について評価した。
【０２８４】
測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍ、Ｌｏｖが片側３μｍ（合計６μｍ）、ｄＷが０μｍである。なお、Ｖｄは１０Ｖとした。なお、基板温度は−４０℃、−２５℃、２５℃、７５℃、１２５℃および１５０℃で行った。ここで、トランジスタにおいて、ゲート電極と一対の電極との重畳する幅をＬｏｖと呼び、酸化物半導体膜に対する一対の電極のはみ出しをｄＷと呼ぶ。
【０２８５】
図２４に、Ｉｄ（実線）および電界効果移動度（点線）のＶｇ依存性を示す。また、図２５（Ａ）に基板温度としきい値電圧の関係を、図２５（Ｂ）に基板温度と電界効果移動度の関係を示す。
【０２８６】
図２５（Ａ）より、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で１．０９Ｖ〜−０．２３Ｖであった。
【０２８７】
また、図２５（Ｂ）より、基板温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で３６ｃｍ２／Ｖｓ〜３２ｃｍ２／Ｖｓであった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。
【０２８８】
上記のようなＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタによれば、オフ電流を１ａＡ／μｍ以下に保ちつつ、電界効果移動度を３０ｃｍ２／Ｖｓｅｃ以上、好ましくは４０ｃｍ２／Ｖｓｅｃ以上、より好ましくは６０ｃｍ２／Ｖｓｅｃ以上とし、ＬＳＩで要求されるオン電流の値を満たすことができる。例えば、Ｌ／Ｗ＝３３ｎｍ／４０ｎｍのＦＥＴで、ゲート電圧２．７Ｖ、ドレイン電圧１．０Ｖのとき１２μＡ以上のオン電流を流すことができる。
【０２８９】
このようにオフ電流の低いトランジスタを、先の実施の形態で示したプログラマブルスイッチのメモリ部に用いることにより、電源電位の供給が遮断されたときでもコンフィギュレーションデータを保持することが可能となる。これにより、電源投入後のコンフィギュレーションデータの書き込みを省略することが可能となるので、論理ブロックの起動時間を短くすることができる。よって、ノーマリーオフの駆動方法を用いて、低消費電力化を図ることができるプログラマブルロジックデバイスを提供することができる。
【０２９０】
また、このように移動度の高いトランジスタを、先の実施の形態で示したプログラマブルスイッチのメモリ部に用いることにより、コンフィギュレーションデータの書き込みを高速でおこなうことができるので、動的コンフィギュレーションを容易に行うことができるプログラマブルロジックデバイスを提供することができる。
【０２９１】
また、このような特性であれば、Ｓｉ半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載しても、動作速度を犠牲にすることのないプログラマブルロジックデバイスを提供することができる。
【０２９２】
（実施の形態６）
本発明の一態様に係るプログラマブル回路を用いることで、消費電力の低い電子機器を提供することが可能である。特に電力の供給を常時受けることが困難な携帯用の電子機器の場合、本発明の一態様に係る消費電力の低い半導体装置をその構成要素に追加することにより、連続使用時間が長くなるといったメリットが得られる。
【０２９３】
本発明の一態様に係るプログラマブル回路を用いた半導体装置は、表示装置、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。
【０２９４】
本発明の一態様に係るプログラマブル回路を用いた半導体装置を、携帯電話、スマートフォン、電子書籍などの携帯用の電子機器に応用した場合について説明する。
【０２９５】
図１０は、携帯用の電子機器のブロック図である。図１０に示す携帯用の電子機器はＲＦ回路４２１、アナログベースバンド回路４２２、デジタルベースバンド回路４２３、バッテリー４２４、電源回路４２５、アプリケーションプロセッサ４２６、フラッシュメモリ４３０、ディスプレイコントローラ４３１、メモリ回路４３２、ディスプレイ４３３、タッチセンサ４３９、音声回路４３７、キーボード４３８などより構成されている。ディスプレイ４３３は表示部４３４、ソースドライバ４３５、ゲートドライバ４３６によって構成されている。アプリケーションプロセッサ４２６はＣＰＵ４２７、ＤＳＰ４２８、インターフェース４２９を有している。例えば、ＲＦ回路４２１、アナログベースバンド回路４２２、メモリ回路４３２、アプリケーションプロセッサ４２６、ディスプレイコントローラ４３１、音声回路４３７のいずれか又は全てに上記実施の形態で示したプログラマブル回路を採用することによって、消費電力を低減することができる。
【０２９６】
図１１は電子書籍のブロック図である。電子書籍はバッテリー４５１、電源回路４５２、マイクロプロセッサ４５３、フラッシュメモリ４５４、音声回路４５５、キーボード４５６、メモリ回路４５７、タッチパネル４５８、ディスプレイ４５９、ディスプレイコントローラ４６０によって構成される。マイクロプロセッサ４５３はＣＰＵ４６１、ＤＳＰ４６２、インターフェース４６３を有している。例えば、音声回路４５５、メモリ回路４５７、マイクロプロセッサ４５３、ディスプレイコントローラ４６０のいずれか又は全てに上記実施の形態で示したプログラマブルロジックデバイスを採用することで、消費電力を低減することが可能になる。
【０２９７】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【符号の説明】
【０２９８】
１１０    トランジスタ
１１２    トランジスタ
２０１    半導体基板
２０３    素子分離領域
２０７    ゲート絶縁膜
２０９    ゲート電極
２１１ａ    不純物領域
２１１ｂ    不純物領域
２１５    絶縁膜
２１７    絶縁膜
２１９ａ    コンタクトプラグ
２１９ｂ    コンタクトプラグ
２２１    絶縁膜
２２３ａ    配線
２２３ｂ    配線
２２５    絶縁膜
２２７    酸化物半導体膜
２２９    酸化物半導体膜
２３１    絶縁膜
２３３    ゲート電極
２３５    酸化物半導体膜
２３５ａ    領域
２３５ｂ    領域
２３５ｃ    領域
２３７    サイドウォール絶縁膜
２３９    ゲート絶縁膜
２４１ａ    電極
２４１ｂ    電極
２４３    絶縁膜
２４５    絶縁膜
２４９    配線
２５０    配線
３１０    アナログ素子
３１２    抵抗素子
３２０    ユニットセル
３３０    プログラマブル回路
３３２    プログラマブル回路
３３４    プログラマブル回路
３４０    トランジスタ
３４２    トランジスタ
３５０    トランジスタ
３５２    トランジスタ
３８０    Ｄ／Ａコンバータ
４２１    ＲＦ回路
４２２    アナログベースバンド回路
４２３    デジタルベースバンド回路
４２４    バッテリー
４２５    電源回路
４２６    アプリケーションプロセッサ
４２７    ＣＰＵ
４２８    ＤＳＰ
４２９    インターフェース
４３０    フラッシュメモリ
４３１    ディスプレイコントローラ
４３２    メモリ回路
４３３    ディスプレイ
４３４    表示部
４３５    ソースドライバ
４３６    ゲートドライバ
４３７    音声回路
４３８    キーボード
４３９    タッチセンサ
４５１    バッテリー
４５２    電源回路
４５３    マイクロプロセッサ
４５４    フラッシュメモリ
４５５    音声回路
４５６    キーボード
４５７    メモリ回路
４５８    タッチパネル
４５９    ディスプレイ
４６０    ディスプレイコントローラ
４６１    ＣＰＵ
４６２    ＤＳＰ
４６３    インターフェース
６００    基板
６０２    下地絶縁膜
６０６    酸化物半導体膜
６０８    ゲート絶縁膜
６１０    ゲート電極
６１４    電極
６１６    層間絶縁膜
６１８    配線
６２０    保護膜
１１０１    下地絶縁膜
１１０２    絶縁物
１１０３ａ    領域
１１０３ｂ    領域
１１０３ｃ    領域
１１０４    ゲート絶縁膜
１１０５    ゲート電極
１１０６ａ    サイドウォール絶縁膜
１１０６ｂ    サイドウォール絶縁膜
１１０７    絶縁物
１１０８ａ    ソース電極
１１０８ｂ    ドレイン電極
【図１】
0005986804.tif 000008
【図２】
0005986804.tif 000009
【図３】
0005986804.tif 000010
【図４】
0005986804.tif 000011
【図５】
0005986804.tif 000012
【図６】
0005986804.tif 000013
【図７】
0005986804.tif 000014
【図８】
0005986804.tif 000015
【図９】
0005986804.tif 000016
【図１０】
0005986804.tif 000017
【図１１】
0005986804.tif 000018
【図１２】
0005986804.tif 000019
【図１６】
0005986804.tif 000020
【図１７】
0005986804.tif 000021
【図１８】
0005986804.tif 000022
【図１９】
0005986804.tif 000023
【図２０】
0005986804.tif 000024
【図２１】
0005986804.tif 000025
【図２２】
0005986804.tif 000026
【図２３】
0005986804.tif 000027
【図２４】
0005986804.tif 000028
【図２５】
0005986804.tif 000029
【図２６】
0005986804.tif 000030
【図１３】
0005986804.tif 000031
【図１４】
0005986804.tif 000032
【図１５】
0005986804.tif 000033