(57)【特許請求の範囲】
【請求項１】
コイルと、第１及び第２の容量素子と、第１乃至第３のトランジスタと、受動素子と、負荷と、を有し、
前記第１の容量素子の第１の端子は、前記コイルの第１の端子と電気的に接続され、
前記第１の容量素子の第２の端子は、前記コイルの第２の端子と電気的に接続され、
前記受動素子の第１の端子は、前記コイルの第１の端子と電気的に接続され、
前記第１のトランジスタの第１の端子は、前記受動素子の第２の端子と電気的に接続され、
前記第１のトランジスタの第２の端子は、前記コイルの第２の端子と電気的に接続され、
前記第２のトランジスタの第１の端子は、前記第１のトランジスタのゲートと電気的に接続され、
前記第２の容量素子の第１の端子は、前記第１のトランジスタのゲートと電気的に接続され、
前記第２の容量素子の第２の端子は、前記負荷と電気的に接続され、
前記第３のトランジスタの第１の端子は、前記コイルの第１の端子と電気的に接続され、
前記第３のトランジスタの第２の端子は、前記第２の容量素子の第２の端子と電気的に接続され、
前記第２のトランジスタのチャネル形成領域は、酸化物半導体を有することを特徴とする半導体装置。
【請求項２】
コイルと、第１及び第２の容量素子と、第１乃至第４のトランジスタと、受動素子と、負荷と、を有し、
前記第１の容量素子の第１の端子は、前記コイルの第１の端子と電気的に接続され、
前記第１の容量素子の第２の端子は、前記コイルの第２の端子と電気的に接続され、
前記受動素子の第１の端子は、前記コイルの第１の端子と電気的に接続され、
前記第１のトランジスタの第１の端子は、前記受動素子の第２の端子と電気的に接続され、
前記第１のトランジスタの第２の端子は、前記コイルの第２の端子と電気的に接続され、
前記第２のトランジスタの第１の端子は、前記第１のトランジスタのゲートと電気的に接続され、
前記第２の容量素子の第１の端子は、前記第１のトランジスタのゲートと電気的に接続され、
前記第２の容量素子の第２の端子は、前記負荷と電気的に接続され、
前記第３のトランジスタの第１の端子は、前記コイルの第１の端子と電気的に接続され、
前記第３のトランジスタの第２の端子は、前記第２の容量素子の第２の端子と電気的に接続され、
前記第４のトランジスタの第１の端子は、前記第３のトランジスタのゲートと電気的に接続され、
前記第４のトランジスタのゲートは、前記第２のトランジスタのゲートと電気的に接続され、
前記第２のトランジスタのチャネル形成領域は、酸化物半導体を有することを特徴とする半導体装置。
【請求項３】
コイルと、第１及び第２の容量素子と、第１乃至第３のトランジスタと、受動素子と、負荷と、整流回路と、を有し、
前記第１の容量素子の第１の端子は、前記コイルの第１の端子と電気的に接続され、
前記第１の容量素子の第２の端子は、前記コイルの第２の端子と電気的に接続され、
前記受動素子の第１の端子は、前記コイルの第１の端子と電気的に接続され、
前記第１のトランジスタの第１の端子は、前記受動素子の第２の端子と電気的に接続され、
前記第１のトランジスタの第２の端子は、前記コイルの第２の端子と電気的に接続され、
前記第２のトランジスタの第１の端子は、前記第１のトランジスタのゲートと電気的に接続され、
前記第２の容量素子の第１の端子は、前記第１のトランジスタのゲートと電気的に接続され、
前記第２の容量素子の第２の端子は、前記負荷と電気的に接続され、
前記第３のトランジスタの第１の端子は、前記整流回路を介して前記コイルの第１の端子と電気的に接続され、
前記第３のトランジスタの第２の端子は、前記第２の容量素子の第２の端子と電気的に接続され、
前記第２のトランジスタのチャネル形成領域は、酸化物半導体を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、半導体装置に関する。
【背景技術】
【０００２】
近年、無線通信による電源（電源電圧ともいう）の供給（給電ともいう）、さらには無線通信によるデータの送受信（データ通信ともいう）が可能な半導体装置の開発が行われている。例えば、半導体装置の一例である携帯型情報端末（例えば携帯電話機など）に無線通信による給電機能を付加させることができれば、外部給電部との接続による給電が不要になるため、例えばあらゆる環境下での給電が可能になるなど、より簡便に給電を行うことができる。
【０００３】
また、無線通信によりデータの送受信、データの記録、データの消去などが可能な半導体装置の一例として、ＲＦＩＤ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ  ＩＤｅｎｔｉｆｉｃａｔｉｏｎ）タグを利用した個体識別技術が知られている。ＲＦＩＤタグは、ＲＦタグ、無線タグ、電子タグ、無線チップとも呼ばれる。また、ＲＦＩＤタグは、タグ内部に認証又はその他の処理を実行するための集積回路（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ：ＩＣ）などの機能回路が設けられていることから、ＩＣタグ、ＩＣチップ、ＩＣカードとも呼ばれる。上記半導体装置とのデータの送受信には、無線通信装置（リーダライタなど、無線通信によるデータ信号の送受信が可能であるもの）を用いる。上記半導体装置を用いた個体識別技術は、例えば個々の対象物の生産、管理などに用いられ、また、個人認証への応用も期待される。
【０００４】
上記半導体装置では、コイル（アンテナ）などによる共振インダクタンス及び容量素子などによる共振容量の値を設定して共振周波数を設定することにより、供給される電源電圧の値が設定される。しかし、製造工程のばらつきにより、実際の共振周波数が所望の共振周波数からずれることがある。このとき、工程終了後に共振周波数を再度調整する必要がある。
【０００５】
上記問題の対策として、共振周波数調整回路により共振周波数を最適な値に設定する半導体装置が知られている（例えば特許文献１）。
【０００６】
特許文献１に示す半導体装置では、アンテナに容量素子を並列接続で接続するか否かを制御トランジスタのゲートの電圧を設定することにより制御する。例えば、上記制御トランジスタがオン状態になり、容量素子がアンテナと並列接続で接続されると、共振周波数が変化する。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００３−６７６９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１に示すような共振周波数の調整が可能な半導体装置では、一度制御トランジスタのゲートの電圧を設定し、共振周波数を設定しても、例えば回路内における素子のリーク電流などにより制御トランジスタのゲートの電圧が変化し、共振周波数がずれてしまう。このため、リーク電流などにより共振周波数がずれるたびに再度共振周波数を調整しなければならず、共振周波数の調整が煩雑であった。
【０００９】
本発明の一態様では、共振周波数の調整を容易にすることを課題の一つとする。
【課題を解決するための手段】
【００１０】
本発明の一態様では、コイルと、容量素子と、コイル及び容量素子と電気的に接続されることにより共振回路を構成する受動素子と、受動素子とコイル及び容量素子とを電気的に接続するか否かを制御する制御トランジスタを設ける。さらに、オフ電流の低いトランジスタを用いた記憶回路にデータを保持することにより、制御トランジスタのゲートの電圧を保持する。オフ電流の低いトランジスタを用いた記憶回路を用いることにより、リーク電流などによる制御トランジスタのゲートの電圧の変動を抑制し、共振周波数の調整を容易にする。
【００１１】
本発明の一態様は、コイルと、コイルと並列接続で電気的に接続される容量素子と、コイルと並列接続で電気的に接続されることにより、コイル及び容量素子と共振回路を構成する受動素子と、受動素子とコイル及び容量素子を並列接続で電気的に接続するか否かを制御する第１の電界効果トランジスタと、記憶回路と、を備え、記憶回路は、チャネルが形成される酸化物半導体層を含み、ソース及びドレインの一方にデータ信号が入力され、ソース及びドレインの他方の電圧に応じて第１の電界効果トランジスタのゲートの電圧が設定される第２の電界効果トランジスタを備える半導体装置である。
【発明の効果】
【００１２】
本発明の一態様により、制御トランジスタのゲートの電圧の設定が容易になるため、共振周波数の調整が容易になる。
【図面の簡単な説明】
【００１３】
【図１】半導体装置の例を説明するための図。
【図２】半導体装置の例を説明するための図。
【図３】半導体装置の例を説明するための図。
【図４】半導体装置の例を説明するための図。
【図５】半導体装置の例を説明するための図。
【図６】トランジスタの構造例を示す断面模式図。
【図７】トランジスタの作製方法例を説明するための断面模式図。
【図８】半導体装置の例を説明するための図。
【図９】半導体装置の例を説明するための図。
【図１０】酸化物材料の構造を説明する図。
【図１１】酸化物材料の構造を説明する図。
【図１２】酸化物材料の構造を説明する図。
【図１３】計算によって得られた移動度のゲート電圧依存性を説明する図。
【図１４】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図１５】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図１６】計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。
【図１７】計算に用いたトランジスタの断面構造を説明する図。
【図１８】酸化物半導体膜を用いたトランジスタ特性のグラフ。
【図１９】試料１のトランジスタのＢＴ試験後のＶｇ−Ｉｄ特性を示す図。
【図２０】試料２のトランジスタのＢＴ試験後のＶｇ−Ｉｄ特性を示す図。
【図２１】試料Ａおよび試料ＢのＸＲＤスペクトルを示す図。
【図２２】トランジスタのオフ電流と測定時基板温度との関係を示す図。
【図２３】Ｉｄおよび電界効果移動度のＶｇ依存性を示す図。
【図２４】基板温度としきい値電圧の関係および基板温度と電界効果移動度の関係を示す図。
【図２５】半導体装置の上面図及び断面図。
【図２６】半導体装置の上面図及び断面図。
【発明を実施するための形態】
【００１４】
本発明を説明するための実施の形態の一例について、図面を用いて以下に説明する。なお、本発明の趣旨及びその範囲から逸脱することなく実施の形態の内容を変更することは、当業者であれば容易である。よって、本発明は、以下に示す実施の形態の記載内容に限定されない。
【００１５】
なお、各実施の形態の内容を互いに適宜組み合わせることができる。また、各実施の形態の内容を互いに置き換えることができる。
【００１６】
また、第１、第２などの序数は、構成要素の混同を避けるために付しており、各構成要素の数は、序数の数に限定されない。
【００１７】
（実施の形態１）
本実施の形態では、共振周波数の調整が可能な半導体装置の例について説明する。
【００１８】
本実施の形態における半導体装置の例について図１を用いて説明する。
【００１９】
図１（Ａ）に示す半導体装置は、アンテナ（ＡＮＴともいう）１０１と、容量素子１０２と、受動素子（ＰＥともいう）１０３と、トランジスタ１０４と、記憶回路（ＯＳＭＥＭともいう）１０５と、を備える。
【００２０】
なお、トランジスタは、２つの端子と、印加される電圧により該２つの端子の間に流れる電流を制御する電流制御端子と、を有する。なお、トランジスタに限らず、素子において、互いの間に流れる電流が制御される端子を電流端子ともいい、２つの電流端子のそれぞれを第１の電流端子及び第２の電流端子ともいう。
【００２１】
また、トランジスタとしては、例えば電界効果トランジスタを用いることができる。電界効果トランジスタの場合、第１の電流端子は、ソース及びドレインの一方となる端子であり、第２の電流端子は、ソース及びドレインの他方となる端子であり、電流制御端子は、ゲートとなる端子である。
【００２２】
また、一般的に電圧とは、ある二点間における電位の差（電位差ともいう）のことをいう。しかし、電圧及び電位の値は、回路図などにおいていずれもボルト（Ｖ）で表されることがあるため、区別が困難である。そこで、本明細書では、特に指定する場合を除き、ある一点の電位と基準となる電位（基準電位ともいう）との電位差を、該一点の電圧として用いる場合がある。
【００２３】
また、容量素子は、第１の電極、第２の電極、並びに第１の電極と第２の電極に重畳する誘電体層を含む。容量素子における電極としての機能を有する電極を容量電極ともいう。
【００２４】
アンテナ１０１は、コイルとしての機能を有する。アンテナ１０１は、例えば第１端子及び第２端子を有する。なお、アンテナ１０１が有する端子をアンテナ端子ともいう。
【００２５】
容量素子１０２は、アンテナ１０１に並列接続で電気的に接続される。例えば、容量素子１０２の第１の容量電極は、アンテナ１０１の第１のアンテナ端子に電気的に接続され、容量素子１０２の第２の容量電極は、アンテナ１０１の第２のアンテナ端子に電気的に接続される。なお、容量素子１０２の第１の容量電極及び第２の容量電極の一方又は両方と、アンテナ１０１との間に、トランジスタなどのスイッチング素子を設けてもよい。
【００２６】
受動素子１０３は、アンテナ１０１及び容量素子１０２と並列接続で電気的に接続されることにより、共振回路を構成する。例えば受動素子１０３の１つの端子は、アンテナ１０１の第１のアンテナ端子に電気的に接続される。
【００２７】
受動素子１０３としては、容量素子（例えば図１（Ｂ−１）における容量素子１３１）、又はコイルとしての機能を有する素子（例えば図１（Ｂ−２）におけるアンテナ１３２）などを用いることができる。
【００２８】
トランジスタ１０４は、受動素子１０３とアンテナ１０１及び容量素子１０２を並列接続で電気的に接続するか否かを制御する機能を有し、制御トランジスタともいう。例えば、トランジスタ１０４がオン状態になることにより、トランジスタ１０４のソース及びドレインを介して、受動素子１０３とアンテナ１０１及び容量素子１０２が並列接続で電気的に接続される。また、例えばトランジスタ１０４のソース及びドレインの一方は、受動素子１０３の１つの端子に電気的に接続され、トランジスタ１０４のソース及びドレインの他方は、アンテナ１０１の第２のアンテナ端子に電気的に接続される。
【００２９】
記憶回路１０５は、トランジスタ１０４のゲートの電圧を保持する機能を有する。
【００３０】
記憶回路１０５は、オフ電流の低い電界効果トランジスタを備える。上記オフ電流の低い電界効果トランジスタのソース及びドレインの一方には、データ信号が入力され、上記オフ電流の低い電界効果トランジスタのソース及びドレインの他方の電圧に応じてトランジスタ１０４のゲートの電圧が設定される。なお、上記オフ電流の低い電界効果トランジスタのソース及びドレインの他方がトランジスタ１０４のゲートに電気的に接続されていてもよい。また、本実施の形態における半導体装置では、記憶制御回路を設け、記憶制御回路を用いて制御信号及びデータ信号を入力することにより、記憶回路１０５の動作を制御してもよい。
【００３１】
オフ電流の低い電界効果トランジスタとしては、例えば酸化物半導体層を含む電界効果トランジスタなどが挙げられる。酸化物半導体層を含む電界効果トランジスタは、従来のシリコンなどの半導体層を用いたトランジスタよりオフ電流の低いトランジスタである。上記酸化物半導体層は、シリコンよりバンドギャップが高く、２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。また、上記酸化物半導体層は、真性（Ｉ型ともいう）、又は実質的に真性である半導体層であり、上記酸化物半導体層を含むトランジスタのオフ電流は、チャネル幅１μｍあたり１０ａＡ（１×１０−１７Ａ）以下、好ましくはチャネル幅１μｍあたり１ａＡ（１×１０−１８Ａ）以下、さらに好ましくはチャネル幅１μｍあたり１０ｚＡ（１×１０−２０Ａ）以下、さらに好ましくはチャネル幅１μｍあたり１ｚＡ（１×１０−２１Ａ）以下、さらに好ましくはチャネル幅１μｍあたり１００ｙＡ（１×１０−２２Ａ）以下である。
【００３２】
また、トランジスタ１０４としては、例えば上記酸化物半導体層を含むトランジスタ、又はチャネルが形成され、元素周期表における第１４族の半導体（シリコンなど）を含有する半導体層を含むトランジスタを用いることができる。
【００３３】
なお、アンテナ１０１と並列接続で電気的に接続されるように、他の機能回路を設けてもよい。機能回路は、電圧が入力されることにより特定の機能を有する回路である。
【００３４】
次に、本実施の形態における半導体装置の動作例として図１（Ａ）に示す半導体装置の動作例について説明する。
【００３５】
図１（Ａ）に示す半導体装置では、コイル（例えばアンテナ１０１）及び容量により共振回路が構成される。このとき、容量素子１０２の容量値は、半導体装置が動作するために必要な電圧が供給されるように設定されることが好ましい。図１（Ａ）に示す半導体装置は、電磁誘導式の半導体装置であるため、アンテナ１０１により電波を受信すると、半導体装置の共振周波数に応じて電圧が生成される。上記生成された電圧は、半導体装置の他の機能回路に入力される。また、アンテナ１０１により電波を受信することにより、半導体装置にデータが入力されてもよい。
【００３６】
さらに、トランジスタ１０４をオン状態又はオフ状態にすることにより、半導体装置の共振周波数を調整することができる。例えば、記憶回路１０５における、オフ電流の低い電界効果トランジスタをオン状態にして、データ信号を記憶回路１０５に入力することにより、記憶回路１０５にデータ信号のデータを保持し、トランジスタ１０４のゲートの電圧をデータ信号の電圧に応じた値に設定する。なお、データ信号としては、デジタルデータ信号又はアナログデータ信号を用いることができる。例えば、アナログデータ信号を用いることにより、オン状態のときのトランジスタ１０４のソース及びドレインの間に流れる電流量の変化量をアナログ値にすることができ、より精細に半導体装置の共振周波数を調整することができる。
【００３７】
このとき、トランジスタ１０４のゲートの電圧に応じてトランジスタ１０４のチャネル抵抗の値が変化し、半導体装置の共振周波数が変化する。上記共振周波数ｆは、次の式で表される。
【００３８】
【数１】
0005933291.tif 000002
【００３９】
Ｌは、コイルなどのインダクタンスを表し、Ｃは、容量素子などの容量を表す。
【００４０】
図１（Ｃ）は、受動素子１０３がコイルとしての機能を有するアンテナである場合の半導体装置における、共振周波数と生成される電圧との関係を示す図である。例えば、図１（Ｃ）に示すように、トランジスタ１０４がオフ状態のときに共振周波数が値ｆ１であるとき、トランジスタ１０４をオン状態にすることにより、共振周波数を値ｆ１から生成電圧の大きい値ｆ２に変化させることができる。また、トランジスタ１０４がオン状態で共振周波数が値ｆ３であるとき、トランジスタ１０４をオフ状態にすることにより、共振周波数を値ｆ３から生成電圧の大きい値ｆ２に変化させることもできる。
【００４１】
以上が図１（Ａ）に示す半導体装置の動作例の説明である。
【００４２】
なお、例えば、図２に示すように、受動素子１０３、トランジスタ１０４、及び記憶回路１０５により構成される回路（共振周波数調整回路ともいう）を複数設けてもよい。図２に示す半導体装置は、アンテナ１０１と、ｎ個（ｎは２以上の自然数）の受動素子１０３（受動素子１０３＿１乃至受動素子１０３＿ｎ）と、ｎ個のトランジスタ１０４（トランジスタ１０４＿１乃至トランジスタ１０４＿ｎ）と、ｎ個の記憶回路１０５（記憶回路１０５＿１乃至記憶回路１０５＿ｎ）と、を備える。
【００４３】
ｍ個目（ｍは１乃至ｎの自然数）のトランジスタ１０４＿ｍは、ｍ個目の受動素子１０３＿ｍと、アンテナ１０１とを並列接続で電気的に接続するか否かを制御する。また、ｍ個目のトランジスタ１０４＿ｍのゲートの電圧は、ｍ個目の記憶回路１０５＿ｍにより保持される。なお、それぞれの記憶回路１０５に保持するデータを、それぞれ個別に設定してもよい。
【００４４】
共振周波数調整回路を複数設けることにより、半導体装置の共振周波数の変化量をアナログ値にすることができ、より精細に半導体装置の共振周波数を調整することができる。
【００４５】
図１及び図２を用いて説明したように、本実施の形態における半導体装置の一例では、制御トランジスタのオン状態又はオフ状態を制御することにより、受動素子が他の素子と共振回路を構成するか否かを制御し、半導体装置の共振周波数を適宜変化させることができる。よって、例えば半導体装置の製造時において、半導体装置の共振周波数にずれが生じた場合であっても、所望の値になるように共振周波数を調整することができる。
【００４６】
さらに、本実施の形態における半導体装置の一例では、オフ電流の低いトランジスタを用いて記憶回路を構成し、該記憶回路にデータを書き込むのみで、記憶回路に保持されたデータに応じて、制御トランジスタのゲートの電圧を設定することができる。また、記憶回路のデータの書き換えも容易である。上記オフ電流の低いトランジスタを用いて構成された記憶回路は、リーク電流が少なく、電源が供給されない場合であっても、データを長時間保持することができる。よって、制御トランジスタのゲートの電圧を再設定する回数を少なくすることができるため、半導体装置の共振周波数の設定が容易になる。また、半導体装置の消費電力を低減することができる。
【００４７】
（実施の形態２）
本実施の形態では、上記実施の形態１に示す半導体装置の例について説明する。
【００４８】
本実施の形態における半導体装置の例について図３を用いて説明する。なお、図３において、図１に示す半導体装置と同一の符号が付されている構成要素については、図１に示す半導体装置の説明を適宜援用する。
【００４９】
図３に示す半導体装置は、図１に示す半導体装置と同様に、アンテナ１０１と、容量素子１０２と、受動素子１０３と、トランジスタ１０４と、記憶回路１０５と、を備える。
【００５０】
アンテナ１０１は、コイルとしての機能を有する。
【００５１】
容量素子１０２は、アンテナ１０１に並列接続で電気的に接続される。
【００５２】
受動素子１０３は、アンテナ１０１及び容量素子１０２と並列接続で電気的に接続されることにより、共振回路を構成する。
【００５３】
トランジスタ１０４は、受動素子１０３とアンテナ１０１及び容量素子１０２を並列接続で電気的に接続するか否かを制御する機能を有する。例えば、トランジスタ１０４のソース及びドレインの一方は、受動素子１０３に電気的に接続される。
【００５４】
さらに、図３に示す記憶回路１０５は、トランジスタ２０１と、容量素子２０２と、を備える。
【００５５】
トランジスタ２０１のソース及びドレインの一方には、データ信号が入力され、トランジスタ２０１のソース及びドレインの他方は、トランジスタ１０４のゲートに電気的に接続される。
【００５６】
トランジスタ２０１としては、上記実施の形態に示す酸化物半導体層を含むトランジスタなどのオフ電流の低い電界効果トランジスタを用いることができる。
【００５７】
また、例えば演算回路及びメモリなどを用いてトランジスタ２０１のゲートに制御信号を供給し、トランジスタ２０１のソース及びドレインの一方にデータ信号を供給することによりトランジスタ２０１の動作を制御してもよい。
【００５８】
容量素子２０２の第１の容量電極は、トランジスタ１０４のゲートに電気的に接続される。また、容量素子２０２の第２の容量電極には所定の電圧が与えられる、又は容量素子２０２の第２の容量電極は接地される。なお、必ずしも容量素子２０２を設けなくてもよい。
【００５９】
次に、本実施の形態における半導体装置の動作例として、図３に示す半導体装置の動作例について説明する。
【００６０】
図３に示す半導体装置では、アンテナ１０１により電波を受信すると、半導体装置の共振周波数に応じて電圧が生成される。上記生成された電圧は、例えば、半導体装置の他の機能回路に入力される。
【００６１】
さらに、トランジスタ１０４をオン状態又はオフ状態にすることにより、半導体装置の共振周波数を調整することができる。
【００６２】
トランジスタ１０４のゲートの電圧を設定する場合、トランジスタ２０１をオン状態にする。
【００６３】
トランジスタ２０１がオン状態のとき、トランジスタ１０４のゲートの電圧がデータ信号の電圧と同等の値になる。
【００６４】
その後、トランジスタ２０１をオフ状態にする。トランジスタ２０１は、オフ電流の低いトランジスタであるため、トランジスタ２０１をオフ状態にすることにより、トランジスタ１０４のゲートの電圧を保持することができる。よって、トランジスタ１０４のゲートの電圧を設定することができる。
【００６５】
以上が図３に示す半導体装置の動作例の説明である。
【００６６】
図３を用いて説明したように、本実施の形態における半導体装置の一例では、制御トランジスタのオン状態又はオフ状態を制御することにより、受動素子が他の素子と共振回路を構成するか否かを制御し、半導体装置の共振周波数を適宜変化させることができる。よって、例えば、製造時において、半導体装置の共振周波数にずれが生じた場合であっても、所望の値になるように共振周波数を調整することができる。
【００６７】
さらに、本実施の形態における半導体装置の一例では、オフ電流の低いトランジスタを用いて記憶回路を構成し、該記憶回路にデータを書き込むのみで、記憶回路に保持されたデータに応じて、制御トランジスタのゲートの電圧を設定することができる。また、記憶回路のデータの書き換えも容易である。上記オフ電流の低いトランジスタを用いて構成された記憶回路では、保持されるデータ（電圧）が半永久的に変動しない。即ち、上記オフ電流の低いトランジスタを用いて構成された記憶回路は、リーク電流が少なく、劣化しにくく、電源が供給されない場合であっても、データを長時間保持することができる。よって、制御トランジスタのゲートの電圧を再設定する回数を少なくすることができるため、半導体装置の共振周波数の設定が容易になる。また、半導体装置の消費電力を低減することができる。
【００６８】
（実施の形態３）
本実施の形態では、上記実施の形態１に示す半導体装置の他の例について説明する。
【００６９】
本実施の形態における記憶回路の例について図４を用いて説明する。図４は、本実施の形態における記憶回路を説明するための図である。なお、図４において、図１に示す半導体装置と同一の符号が付されている構成要素については、図１に示す半導体装置の説明を適宜援用する。
【００７０】
図４（Ａ）及び図４（Ｂ）に示す半導体装置は、図１に示す半導体装置と同様に、アンテナ１０１と、容量素子１０２と、受動素子１０３と、トランジスタ１０４と、記憶回路１０５と、を備える。
【００７１】
アンテナ１０１は、コイルとしての機能を有する。
【００７２】
容量素子１０２は、アンテナ１０１に並列接続で電気的に接続される。
【００７３】
受動素子１０３は、アンテナ１０１及び容量素子１０２と並列接続で電気的に接続されることにより、共振回路を構成する。
【００７４】
トランジスタ１０４は、受動素子１０３とアンテナ１０１及び容量素子１０２を並列接続で電気的に接続するか否かを制御する機能を有する。例えば、トランジスタ１０４のソース及びドレインの一方は、受動素子１０３に電気的に接続される。
【００７５】
さらに、図４（Ａ）及び図４（Ｂ）に示す記憶回路１０５は、トランジスタ３０１と、容量素子３０２と、トランジスタ３０３と、負荷となる電子素子（ＬＤともいう）３０４と、を備える。
【００７６】
トランジスタ３０１のソース及びドレインの一方には、データ信号が入力される。
【００７７】
トランジスタ３０１としては、上記実施の形態に示す酸化物半導体層を含むトランジスタなどのオフ電流の低い電界効果トランジスタを用いることができる。
【００７８】
また、例えば演算回路及びメモリなどを用いてトランジスタ３０１のゲートに制御信号を供給し、トランジスタ３０１のソース及びドレインの一方にデータ信号を供給することによりトランジスタ３０１の動作を制御してもよい。
【００７９】
容量素子３０２の第１の容量電極は、トランジスタ３０１のソース及びドレインの他方に電気的に接続される。また、容量素子３０２の第２の容量電極には所定の電圧が与えられる。また、これに限定されず、容量素子３０２の第２の容量電極を接地してもよい。なお、必ずしも容量素子３０２を設けなくてもよい。
【００８０】
トランジスタ３０３のソース及びドレインの一方の電圧は、アンテナ１０１により受信する電波に応じて変化し、トランジスタ３０３のソース及びドレインの他方は、トランジスタ１０４のゲートに電気的に接続され、トランジスタ３０３のゲートは、トランジスタ３０１のソース及びドレインの他方に電気的に接続される。例えば、トランジスタ３０３のソース及びドレインの一方は、アンテナ１０１の第１のアンテナ端子に電気的に接続され、トランジスタ３０３のソース及びドレインの他方は、負荷となる電子素子３０４を介してアンテナ１０１の第２のアンテナ端子に電気的に接続される。
【００８１】
トランジスタ３０３としては、例えばＰチャネル型トランジスタを用いることが好ましい。また、トランジスタ３０３としては、例えば元素周期表における第１４族の半導体（シリコンなど）を含有する半導体層を含むトランジスタを用いることができる。
【００８２】
負荷となる電子素子３０４は、トランジスタ３０３のソース及びドレインの他方の電圧を基準となる値にリセットする機能を有する。負荷となる電子素子３０４としては、例えば抵抗素子、ダイオード、又はスイッチング素子などが挙げられ、スイッチング素子としては、例えばトランジスタなどが挙げられる。なお、必ずしも負荷となる電子素子３０４を設けなくてもよく、代わりに寄生抵抗などを利用してもよい。
【００８３】
さらに、図４（Ｂ）に示す半導体装置は、整流回路１０６を備える。整流回路１０６は、アンテナ１０１により電波を受信することにより生成される電圧を整流する機能を有する。なお、必ずしも整流回路１０６を設けなくてもよいが、整流回路１０６を設けることにより、電圧の印加によるトランジスタ３０３の劣化を抑制することができる。
【００８４】
次に、本実施の形態における半導体装置の動作例として、図４（Ａ）に示す半導体装置の動作例について説明する。
【００８５】
図４（Ａ）に示す半導体装置では、アンテナ１０１により電波を受信すると、半導体装置の共振周波数に応じて電圧が生成される。上記生成された電圧は、例えば、半導体装置の他の機能回路に入力される。
【００８６】
さらに、図４（Ａ）に示す半導体装置では、アンテナ１０１により電波を受信することにより、素子が破壊されるような電圧が供給されるときに、トランジスタ１０４のゲートの電圧を変化させ、トランジスタ１０４のチャネル抵抗の値を変化させ、共振周波数を変化させることができる。上記方法例について以下に説明する。
【００８７】
まず、トランジスタ３０１をオン状態にする。
【００８８】
トランジスタ３０１がオン状態のとき、トランジスタ３０３のゲートの電圧がデータ信号の電圧と同等の値になる。該データ信号の電圧は、素子が破壊される電圧の値に応じて設定される。
【００８９】
その後、トランジスタ３０１をオフ状態にする。トランジスタ３０１は、オフ電流の低いトランジスタであるため、トランジスタ３０１をオフ状態にすることにより、トランジスタ３０３のゲートの電圧を保持することができる。よって、トランジスタ３０３のゲートの電圧を設定することができる。
【００９０】
このとき、アンテナ１０１により電波を受信することにより、生成される電圧の値が、素子が破壊される値ではない場合、トランジスタ３０３はオフ状態である。このとき、負荷となる電子素子３０４によりトランジスタ１０４のゲートの電圧は、基準値にリセットされる。
【００９１】
また、アンテナ１０１により電波を受信することにより、生成される電圧の値が、素子が破壊される値である場合、トランジスタ３０３のゲートとソースの間の電圧に応じてトランジスタ３０３がオン状態になる。さらに、トランジスタ３０３がオン状態になることにより、トランジスタ１０４のゲートの電圧が変化する。よって、トランジスタ１０４のゲートの電圧に応じてトランジスタ１０４のチャネル抵抗の値が変化し、トランジスタ１０４がオン状態になると共振周波数が変化する。
【００９２】
以上が、図４（Ａ）に示す半導体装置の動作例の説明である。
【００９３】
図４を用いて説明したように、本実施の形態における半導体装置の一例では、制御トランジスタのオン状態又はオフ状態を制御することにより、受動素子が他の素子と共振回路を構成するか否かを制御し、半導体装置の共振周波数を適宜変化させることができる。よって、例えば、半導体装置の製造時において、半導体装置の共振周波数にずれが生じた場合であっても、所望の値になるように共振周波数を調整することができる。
【００９４】
さらに、本実施の形態における半導体装置の一例では、オフ電流の低いトランジスタを用いて記憶回路を構成し、該記憶回路にデータを書き込むのみで、記憶回路に保持されたデータに応じて、制御トランジスタのゲートの電圧を設定することができる。また、記憶回路のデータの書き換えも容易である。上記オフ電流の低いトランジスタを用いて構成された記憶回路では、保持されるデータ（電圧）が半永久的に変動しない。即ち、上記オフ電流の低いトランジスタを用いて構成された記憶回路は、リーク電流が少なく、劣化しにくく、電源が供給されない場合であっても、データを長時間保持することができる。よって、制御トランジスタのゲートの電圧を再設定する回数を少なくすることができるため、半導体装置の共振周波数の設定が容易になる。また、半導体装置の消費電力を低減することができる。
【００９５】
また、本実施の形態における半導体装置の一例では、アンテナにより電波を受信することにより供給される電圧に応じて共振周波数を変化させることができる。よって、例えば素子が破壊されるような電圧が印加される場合に共振周波数を変化させて生成される電圧の値を調整することができる。よって、受動素子及び制御トランジスタを含む回路を保護回路として機能させることができ、半導体装置の信頼性を向上させることができる。
【００９６】
（実施の形態４）
本実施の形態では、上記実施の形態１に示す半導体装置の他の例について説明する。
【００９７】
本実施の形態における半導体装置の例について図５を用いて説明する。図５は、本実施の形態における半導体装置の例を説明するための図である。なお、図５において、図１に示す半導体装置と同一の符号が付されている構成要素については、図１に示す半導体装置の説明を適宜援用する。
【００９８】
図５（Ａ）及び図５（Ｂ）に示す半導体装置は、図１に示す半導体装置と同様に、アンテナ１０１と、容量素子１０２と、受動素子１０３と、トランジスタ１０４と、記憶回路１０５と、を備える。
【００９９】
アンテナ１０１は、コイルとしての機能を有する。
【０１００】
容量素子１０２は、アンテナ１０１に並列接続で電気的に接続される。
【０１０１】
受動素子１０３は、アンテナ１０１及び容量素子１０２と並列接続で電気的に接続されることにより、共振回路を構成する。
【０１０２】
トランジスタ１０４は、受動素子１０３とアンテナ１０１及び容量素子１０２が並列接続で電気的に接続されるか否かを制御する機能を有する。例えば、トランジスタ１０４のソース及びドレインの一方は、受動素子１０３に電気的に接続される。
【０１０３】
さらに、記憶回路１０５は、トランジスタ４０１と、容量素子４０２と、トランジスタ４０３と、負荷となる電子素子４０４と、容量素子４０５と、トランジスタ４０６と、を備える。
【０１０４】
トランジスタ４０１のソース及びドレインの一方には、データ信号Ｄ１が入力される。
【０１０５】
トランジスタ４０１としては、上記実施の形態に示す酸化物半導体層を含むトランジスタなどのオフ電流の低い電界効果トランジスタを用いることができる。
【０１０６】
また、例えば演算回路及びメモリなどを用いてトランジスタ４０１のゲートに制御信号ＣＴＬ１を供給し、トランジスタ４０１のソース及びドレインの一方にデータ信号Ｄ１を供給することによりトランジスタ４０１の動作を制御してもよい。
【０１０７】
容量素子４０２の第１の容量電極は、トランジスタ４０１のソース及びドレインの他方に電気的に接続される。なお、必ずしも容量素子４０２を設けなくてもよい。
【０１０８】
トランジスタ４０３のソース及びドレインの一方の電圧は、アンテナ１０１により受信する電波に応じて変化し、トランジスタ４０３のゲートは、トランジスタ４０１のソース及びドレインの他方に電気的に接続される。例えば、トランジスタ４０３のソース及びドレインの一方は、アンテナ１０１の第１のアンテナ端子に電気的に接続され、トランジスタ４０３のソース及びドレインの他方は、負荷となる電子素子４０４を介してアンテナ１０１の第２のアンテナ端子に電気的に接続される。
【０１０９】
トランジスタ４０３としては、例えばＰチャネル型トランジスタを用いることが好ましい。また、トランジスタ４０３としては、例えば元素周期表における第１４族の半導体（シリコンなど）を含有する半導体層を含むトランジスタを用いることができる。
【０１１０】
負荷となる電子素子４０４は、トランジスタ４０３のソース及びドレインの他方の電圧を基準となる値にリセットする機能を有する。負荷となる電子素子４０４としては、例えば抵抗素子又はスイッチング素子などが挙げられ、スイッチング素子としては、例えばトランジスタなどが挙げられる。なお、必ずしも負荷となる電子素子４０４を設けなくてもよく、代わりに寄生抵抗などを利用してもよい。
【０１１１】
容量素子４０５の第１の容量電極は、トランジスタ４０３のソース及びドレインの他方に電気的に接続され、容量素子４０５の第２の容量電極は、トランジスタ１０４のゲートに電気的に接続される。
【０１１２】
トランジスタ４０６のソース及びドレインの一方には、トランジスタ４０１のソース及びドレインの一方と同じデータ信号が入力され、トランジスタ４０６のソース及びドレインの他方は、トランジスタ１０４のゲートに電気的に接続される。なお、トランジスタ４０６のソース及びドレインの一方に、トランジスタ４０１のソース及びドレインの一方と異なるデータ信号（ここではデータ信号Ｄ２）が入力されてもよい。
【０１１３】
トランジスタ４０６としては、上記実施の形態に示す酸化物半導体層を含むトランジスタなどのオフ電流の低い電界効果トランジスタを用いることができる。
【０１１４】
また、例えば演算回路及びメモリなどを用いてトランジスタ４０６のゲートに、トランジスタ４０１のゲートと同じ制御信号ＣＴＬ１を供給し、トランジスタ４０１のソース及びドレインの一方にデータ信号Ｄ１又はデータ信号Ｄ２を供給することによりトランジスタ４０１の動作を制御してもよい。また、トランジスタ４０６のゲートに、トランジスタ４０１のゲートと異なる制御信号（ここでは制御信号ＣＴＬ２）を供給してもよい。
【０１１５】
さらに、図５（Ｂ）に示す半導体装置は、整流回路１０６を備える。整流回路１０６は、アンテナ１０１により電波を受信することにより、生成される電圧を整流する機能を有する。なお、必ずしも整流回路１０６を設けなくてもよいが、整流回路１０６を設けることにより、電圧の印加によるトランジスタ４０３の劣化を抑制することができる。
【０１１６】
次に、図５に示す半導体装置の動作例として、図５（Ａ）に示す半導体装置の動作例について説明する。
【０１１７】
図５（Ａ）に示す半導体装置では、アンテナ１０１により電波を受信すると、半導体装置の共振周波数に応じて電圧が生成される。上記生成された電圧は、例えば、半導体装置の他の機能回路に入力される。
【０１１８】
さらに、図５（Ａ）に示す半導体装置では、トランジスタ１０４のゲートの電圧を設定し、さらに、アンテナ１０１により電波を受信することにより、素子が破壊されるような電圧が供給されるときに、トランジスタ１０４のゲートの電圧を変化させ、トランジスタ１０４のチャネル抵抗の値を変化させ、共振周波数を変化させ、その後、アンテナ１０１により電波を受信することにより、素子が破壊されるような電圧が供給されなくなったときに、トランジスタ１０４のゲートの電圧を予め設定しておいた電圧に戻すことができる。上記方法例について以下に説明する。
【０１１９】
まず、トランジスタ４０１及びトランジスタ４０６をオン状態にする。
【０１２０】
トランジスタ４０１がオン状態のとき、トランジスタ４０３のゲートの電圧がデータ信号Ｄ１の電圧と同等の値になる。
【０１２１】
また、トランジスタ４０６がオン状態のとき、トランジスタ１０４のゲートの電圧がデータ信号Ｄ１又はデータ信号Ｄ２の電圧と同等の値になる。
【０１２２】
なお、データ信号Ｄ１の電圧の値が一定の値より大きいとき、トランジスタ４０３のゲートの電圧は、トランジスタ４０３がオフ状態になる値に設定することが好ましい。例えば、トランジスタ１０４がＮチャネル型トランジスタであり、トランジスタ４０３がＰチャネル型トランジスタの場合には、トランジスタ１０４のゲートの電圧とトランジスタ４０３のゲートの電圧を電源電圧以上の値に設定する。これにより、トランジスタ１０４のゲートの電圧が一定の値以上のときに、アンテナ１０１により電波を受信することにより、素子が破壊されるような電圧が供給される場合であっても、トランジスタ１０４のゲートに必要以上の電圧が印加されることを防ぐことができる。また、トランジスタ１０４のゲートの電圧を再設定するときは、データ信号Ｄ１の値に応じてトランジスタ４０３のゲートの電圧を再設定してもよい。
【０１２３】
その後、トランジスタ４０１及びトランジスタ４０６をオフ状態にする。トランジスタ４０１及びトランジスタ４０６は、オフ電流の低いトランジスタであるため、トランジスタ４０１及びトランジスタ４０６をオフ状態にすることにより、トランジスタ４０３のゲートの電圧を保持することができる。よって、トランジスタ４０３のゲートの電圧を設定することができる。
【０１２４】
このとき、アンテナ１０１により電波を受信することにより、素子が破壊されるような電圧が供給されない場合、トランジスタ１０４のゲートの電圧が入力されたデータ信号に応じた値になる。このとき、負荷となる電子素子４０４によりトランジスタ１０４のゲートの電圧は、基準値にリセットされる。
【０１２５】
また、データ信号Ｄ１の値が、トランジスタ１０４がオフ状態になる値であり、且つアンテナ１０１により電波を受信することにより、供給される電圧の値が、素子が破壊される値である場合、トランジスタ４０３のゲートとソース及びドレインの一方の間の電圧に応じてトランジスタ４０３がオン状態になる。さらに、トランジスタ４０３がオン状態になることにより、容量素子４０５の第１の容量電極の電圧がトランジスタ４０３のチャネル抵抗の値に応じて変化する。さらに、容量結合により容量素子４０５の第２の容量電極の電圧が第１の容量電極の電圧の変化に応じて変化するため、トランジスタ１０４のゲートの電圧が変化する。よって、トランジスタ１０４のゲートの電圧に応じてトランジスタ１０４のチャネル抵抗の値が変化し、トランジスタ１０４がオン状態になると共振周波数が変化する。
【０１２６】
その後、アンテナ１０１により電波を受信することにより、素子が破壊されるような電圧が供給されなくなったときには、容量素子４０５の第１の容量電極の電圧が変化し、トランジスタ４０３がオフ状態になり、トランジスタ１０４のゲートの電圧も通常の値に変化する。このとき、負荷となる電子素子４０４によりトランジスタ１０４のゲートの電圧は、基準値にリセットされる。
【０１２７】
以上が図５（Ａ）に示す半導体装置の動作例の説明である。
【０１２８】
図５を用いて説明したように、本実施の形態における半導体装置の一例では、制御トランジスタのオン状態又はオフ状態を制御することにより、受動素子が共振回路を構成するか否かを制御し、半導体装置の共振周波数を適宜変化させることができる。よって、例えば半導体装置の製造時において、半導体装置の共振周波数にずれが生じた場合であっても、所望の値になるように共振周波数を調整することができる。
【０１２９】
さらに、本実施の形態における半導体装置の一例では、オフ電流の低いトランジスタを用いて記憶回路を構成し、該記憶回路にデータを書き込むのみで、記憶回路に保持されたデータに応じて、制御トランジスタのゲートの電圧を設定することができる。また、記憶回路のデータの書き換えも容易である。上記オフ電流の低いトランジスタを用いて構成された記憶回路では、保持されるデータ（電圧）が半永久的に変動しない。即ち、上記オフ電流の低いトランジスタを用いて構成された記憶回路は、リーク電流が少なく、劣化しにくく、電源が供給されない場合であっても、データを長時間保持することができる。よって、制御トランジスタのゲートの電圧を再設定する回数を少なくすることができるため、半導体装置の共振周波数の設定が容易になる。また、半導体装置の消費電力を低減することができる。
【０１３０】
また、本実施の形態における半導体装置の一例では、容量素子を利用して、素子が破壊されるような電圧が印加される状態になったときに共振周波数を変化させ、その後素子が破壊されない電圧が印加される状態に変化したときに共振周波数を元に戻すことができる。よって、受動素子及び制御トランジスタを含む回路を保護回路として機能させることができ、半導体装置の信頼性を向上させることができる。
【０１３１】
（実施の形態５）
本実施の形態では、上記実施の形態に示す半導体装置のトランジスタに適用可能な酸化物半導体層を含むトランジスタの例について説明する。
【０１３２】
上記酸化物半導体層を含むトランジスタの構造例について、図６を用いて説明する。図６は、本実施の形態におけるトランジスタの構造例を示す断面模式図である。
【０１３３】
図６（Ａ）に示すトランジスタは、導電層６０１＿Ａと、絶縁層６０２＿Ａと、半導体層６０３＿Ａと、導電層６０５ａ＿Ａと、導電層６０５ｂ＿Ａと、絶縁層６０６＿Ａと、導電層６０８＿Ａと、を含む。
【０１３４】
導電層６０１＿Ａは、被素子形成層６００＿Ａの上に設けられる。
【０１３５】
絶縁層６０２＿Ａは、導電層６０１＿Ａの上に設けられる。
【０１３６】
半導体層６０３＿Ａは、絶縁層６０２＿Ａを介して導電層６０１＿Ａに重畳する。
【０１３７】
導電層６０５ａ＿Ａ及び導電層６０５ｂ＿Ａのそれぞれは、半導体層６０３＿Ａの上に設けられ、半導体層６０３＿Ａに電気的に接続される。
【０１３８】
絶縁層６０６＿Ａは、半導体層６０３＿Ａ、導電層６０５ａ＿Ａ、及び導電層６０５ｂ＿Ａの上に設けられる。
【０１３９】
導電層６０８＿Ａは、絶縁層６０６＿Ａを介して半導体層６０３＿Ａに重畳する。
【０１４０】
なお、必ずしも導電層６０１＿Ａ及び導電層６０８＿Ａの一方を設けなくてもよい。また、導電層６０８＿Ａを設けない場合には、絶縁層６０６＿Ａを設けなくてもよい。
【０１４１】
図６（Ｂ）に示すトランジスタは、導電層６０１＿Ｂと、絶縁層６０２＿Ｂと、半導体層６０３＿Ｂと、導電層６０５ａ＿Ｂと、導電層６０５ｂ＿Ｂと、絶縁層６０６＿Ｂと、導電層６０８＿Ｂと、を含む。
【０１４２】
導電層６０１＿Ｂは、被素子形成層６００＿Ｂの上に設けられる。
【０１４３】
絶縁層６０２＿Ｂは、導電層６０１＿Ｂの上に設けられる。
【０１４４】
導電層６０５ａ＿Ｂ及び導電層６０５ｂ＿Ｂのそれぞれは、絶縁層６０２＿Ｂの一部の上に設けられる。
【０１４５】
半導体層６０３＿Ｂは、導電層６０５ａ＿Ｂ及び導電層６０５ｂ＿Ｂの上に設けられ、導電層６０５ａ＿Ｂ及び導電層６０５ｂ＿Ｂに電気的に接続される。また、半導体層６０３＿Ｂは、絶縁層６０２＿Ｂを介して導電層６０１＿Ｂに重畳する。
【０１４６】
絶縁層６０６＿Ｂは、半導体層６０３＿Ｂ、導電層６０５ａ＿Ｂ、及び導電層６０５ｂ＿Ｂの上に設けられる。
【０１４７】
導電層６０８＿Ｂは、絶縁層６０６＿Ｂを介して半導体層６０３＿Ｂに重畳する。
【０１４８】
なお、必ずしも導電層６０１＿Ｂ及び導電層６０８＿Ｂの一方を設けなくてもよい。導電層６０８＿Ｂを設けない場合には、絶縁層６０６＿Ｂを設けなくてもよい。
【０１４９】
図６（Ｃ）に示すトランジスタは、導電層６０１＿Ｃと、絶縁層６０２＿Ｃと、半導体層６０３＿Ｃと、導電層６０５ａ＿Ｃと、導電層６０５ｂ＿Ｃと、を含む。
【０１５０】
半導体層６０３＿Ｃは、領域６０４ａ＿Ｃ及び領域６０４ｂ＿Ｃを含む。領域６０４ａ＿Ｃ及び領域６０４ｂ＿Ｃは、互いに離間し、それぞれドーパントが添加された領域である。なお、領域６０４ａ＿Ｃ及び領域６０４ｂ＿Ｃの間の領域がチャネル形成領域になる。半導体層６０３＿Ｃは、被素子形成層６００＿Ｃの上に設けられる。
【０１５１】
導電層６０５ａ＿Ｃ及び導電層６０５ｂ＿Ｃは、半導体層６０３＿Ｃの上に設けられ、半導体層６０３＿Ｃに電気的に接続される。また、導電層６０５ａ＿Ｃ及び導電層６０５ｂ＿Ｃの側面は、テーパ状である。
【０１５２】
また、導電層６０５ａ＿Ｃは、領域６０４ａ＿Ｃの一部に重畳するが、必ずしもこれに限定されない。導電層６０５ａ＿Ｃを領域６０４ａ＿Ｃの一部に重畳させることにより、導電層６０５ａ＿Ｃ及び領域６０４ａ＿Ｃの間の抵抗値を小さくすることができる。また、導電層６０５ａ＿Ｃに重畳する半導体層６０３＿Ｃの領域の全てが領域６０４ａ＿Ｃでもよい。
【０１５３】
また、導電層６０５ｂ＿Ｃは、領域６０４ｂ＿Ｃの一部に重畳するが、必ずしもこれに限定されない。導電層６０５ｂ＿Ｃを領域６０４ｂ＿Ｃの一部に重畳させることにより、導電層６０５ｂ＿Ｃ及び領域６０４ｂ＿Ｃの間の抵抗値を小さくすることができる。また、導電層６０５ｂ＿Ｃに重畳する半導体層６０３＿Ｃの領域の全てが領域６０４ｂ＿Ｃでもよい。
【０１５４】
絶縁層６０２＿Ｃは、半導体層６０３＿Ｃ、導電層６０５ａ＿Ｃ、及び導電層６０５ｂ＿Ｃの上に設けられる。
【０１５５】
導電層６０１＿Ｃは、絶縁層６０２＿Ｃを介して半導体層６０３＿Ｃに重畳する。絶縁層６０２＿Ｃを介して導電層６０１＿Ｃと重畳する半導体層６０３＿Ｃの領域がチャネル形成領域になる。
【０１５６】
また、図６（Ｄ）に示すトランジスタは、導電層６０１＿Ｄと、絶縁層６０２＿Ｄと、半導体層６０３＿Ｄと、導電層６０５ａ＿Ｄと、導電層６０５ｂ＿Ｄと、を含む。
【０１５７】
導電層６０５ａ＿Ｄ及び導電層６０５ｂ＿Ｄは、被素子形成層６００＿Ｄの上に設けられる。また、導電層６０５ａ＿Ｄ及び導電層６０５ｂ＿Ｄの側面は、テーパ状である。
【０１５８】
半導体層６０３＿Ｄは、領域６０４ａ＿Ｄ及び領域６０４ｂ＿Ｄと、を含む。領域６０４ａ＿Ｄ及び領域６０４ｂ＿Ｄは、互いに離間し、それぞれドーパントが添加された領域である。また、領域６０４ａ＿Ｄ及び領域６０４ｂ＿Ｄの間の領域がチャネル形成領域になる。半導体層６０３＿Ｄは、例えば導電層６０５ａ＿Ｄ、導電層６０５ｂ＿Ｄ、及び被素子形成層６００＿Ｄの上に設けられ、導電層６０５ａ＿Ｄ及び導電層６０５ｂ＿Ｄに電気的に接続される。
【０１５９】
領域６０４ａ＿Ｄは、導電層６０５ａ＿Ｄに電気的に接続される。
【０１６０】
領域６０４ｂ＿Ｄは、導電層６０５ｂ＿Ｄに電気的に接続される。
【０１６１】
絶縁層６０２＿Ｄは、半導体層６０３＿Ｄの上に設けられる。
【０１６２】
導電層６０１＿Ｄは、絶縁層６０２＿Ｄを介して半導体層６０３＿Ｄに重畳する。絶縁層６０２＿Ｄを介して導電層６０１＿Ｄと重畳する半導体層６０３＿Ｄの領域がチャネル形成領域になる。
【０１６３】
さらに、図６（Ａ）乃至図６（Ｄ）に示す各構成要素について説明する。
【０１６４】
被素子形成層６００＿Ａ乃至被素子形成層６００＿Ｄとしては、例えば絶縁層、又は絶縁表面を有する基板などを用いることができる。また、予め素子が形成された層を被素子形成層６００＿Ａ乃至被素子形成層６００＿Ｄとして用いることもできる。
【０１６５】
導電層６０１＿Ａ乃至導電層６０１＿Ｄのそれぞれは、トランジスタのゲートとしての機能を有する。なお、トランジスタのゲートとしての機能を有する層をゲート電極又はゲート配線ともいう。
【０１６６】
導電層６０１＿Ａ乃至導電層６０１＿Ｄとしては、例えばモリブデン、マグネシウム、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、若しくはスカンジウムなどの金属材料、又はこれらを主成分とする合金材料の層を用いることができる。また、導電層６０１＿Ａ乃至導電層６０１＿Ｄの形成に適用可能な材料の層の積層により、導電層６０１＿Ａ乃至導電層６０１＿Ｄを構成することもできる。
【０１６７】
絶縁層６０２＿Ａ乃至絶縁層６０２＿Ｄのそれぞれは、トランジスタのゲート絶縁層としての機能を有する。
【０１６８】
絶縁層６０２＿Ａ乃至絶縁層６０２＿Ｄとしては、例えば酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、窒化アルミニウム層、酸化窒化アルミニウム層、窒化酸化アルミニウム層、又は酸化ハフニウム層を用いることができる。また、絶縁層６０２＿Ａ乃至絶縁層６０２＿Ｄに適用可能な材料の層の積層により絶縁層６０２＿Ａ乃至絶縁層６０２＿Ｄを構成することもできる。
【０１６９】
また、絶縁層６０２＿Ａ乃至絶縁層６０２＿Ｄとしては、例えば元素周期表における第１３族元素及び酸素元素を含む材料の絶縁層を用いることもできる。例えば、半導体層６０３＿Ａ乃至半導体層６０３＿Ｄが第１３族元素を含む場合に、半導体層６０３＿Ａ乃至半導体層６０３＿Ｄに接する絶縁層として第１３族元素を含む絶縁層を用いることにより、該絶縁層と酸化物半導体層との界面の状態を良好にすることができる。
【０１７０】
第１３族元素及び酸素元素を含む材料としては、例えば酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどが挙げられる。なお、酸化アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原子％）が多い物質のことをいい、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）がアルミニウムの含有量（原子％）以上の物質のことをいう。例えば、Ａｌ２Ｏｘ（ｘ＝３＋α、αは０より大きく１より小さい値）、Ｇａ２Ｏｘ（ｘ＝３＋α、αは０より大きく１より小さい値）、又はＧａｘＡｌ２−ｘＯ３＋α（ｘは０より大きく２より小さい値、αは０より大きく１より小さい値）で表記される材料を用いることもできる。
【０１７１】
また、絶縁層６０２＿Ａ乃至絶縁層６０２＿Ｄに適用可能な材料の層の積層により絶縁層６０２＿Ａ乃至絶縁層６０２＿Ｄを構成することもできる。例えば、複数のＧａ２Ｏｘで表記される酸化ガリウムを含む層の積層により絶縁層６０２＿Ａ乃至絶縁層６０２＿Ｄを構成してもよい。また、Ｇａ２Ｏｘで表記される酸化ガリウムを含む絶縁層及びＡｌ２Ｏｘで表記される酸化アルミニウムを含む絶縁層の積層により絶縁層６０２＿Ａ乃至絶縁層６０２＿Ｄを構成してもよい。
【０１７２】
半導体層６０３＿Ａ乃至半導体層６０３＿Ｄのそれぞれは、トランジスタのチャネルが形成される層としての機能を有する。半導体層６０３＿Ａ乃至半導体層６０３＿Ｄに用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
【０１７３】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【０１７４】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【０１７５】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
【０１７６】
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ３ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
【０１７７】
また、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【０１７８】
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
【０１７９】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
【０１８０】
また、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ―Ａ）２＋（ｂ―Ｂ）２＋（ｃ―Ｃ）２≦ｒ２を満たすことをいう。ｒとしては、例えば、０．０５とすればよい。他の酸化物でも同様である。
【０１８１】
酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。
【０１８２】
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。
【０１８３】
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
【０１８４】
なお、Ｒａは、ＪＩＳ  Ｂ０６０１で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式にて定義される。
【０１８５】
【数２】
0005933291.tif 000003
【０１８６】
なお、上記において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ１）（ｘ２，ｙ２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ０は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。なお、測定面は、全測定データの示す面であり、三つパラメータ（ｘ，ｙ，ｚ）から成り立っており、ｚ＝ｆ（ｘ，ｙ）で表される。
【０１８７】
ここで、ｃ軸配向し、かつａｂ面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、ｃ軸においては金属原子が層状または金属原子と酸素原子とが層状に配列しており、ａｂ面においてはａ軸またはｂ軸の向きが異なる（ｃ軸を中心に回転した）結晶（ＣＡＡＣ：Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌともいう。）を含む酸化物について説明する。
【０１８８】
ＣＡＡＣを含む酸化物とは、広義に、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつｃ軸方向に垂直な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む酸化物をいう。
【０１８９】
ＣＡＡＣを含む酸化物は単結晶ではないが、非晶質のみから形成されているものでもない。また、ＣＡＡＣを含む酸化物は結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。
【０１９０】
ＣＡＡＣを含む酸化物を構成する酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣを含む酸化物を構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣを含む酸化物が形成される基板面、ＣＡＡＣを含む酸化物の表面などに垂直な方向）に揃っていてもよい。または、ＣＡＡＣを含む酸化物を構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣを含む酸化物が形成される基板面、ＣＡＡＣを含む酸化物の表面などに垂直な方向）を向いていてもよい。
【０１９１】
ＣＡＡＣを含む酸化物は、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。
【０１９２】
このようなＣＡＡＣを含む酸化物の例として、膜状に形成され、膜表面または支持する基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子および酸素原子（または窒素原子）の層状配列が認められる酸化物を挙げることもできる。
【０１９３】
ＣＡＡＣを含む酸化物に含まれる結晶構造の一例について図１０乃至図１２を用いて詳細に説明する。なお、特に断りがない限り、図１０乃至図１２は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。
【０１９４】
図１０（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図１０（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図１０（Ａ）の上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。図１０（Ａ）に示す小グループは電荷が０である。
【０１９５】
図１０（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図１０（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図１０（Ｂ）に示す構造をとりうる。図１０（Ｂ）に示す小グループは電荷が０である。
【０１９６】
図１０（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。図１０（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。また、図１０（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位のＯがあってもよい。図１０（Ｃ）に示す小グループは電荷が０である。
【０１９７】
図１０（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図１０（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図１０（Ｄ）に示す小グループは電荷が＋１となる。
【０１９８】
図１０（Ｅ）に、２個のＺｎを含む小グループを示す。図１０（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図１０（Ｅ）に示す小グループは電荷が−１となる。
【０１９９】
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう。）と呼ぶ。
【０２００】
ここで、これらの小グループ同士が結合する規則について説明する。図１０（Ａ）に示す６配位のＩｎの上半分の３個のＯは下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは上方向にそれぞれ３個の近接Ｉｎを有する。図１０（Ｂ）に示す５配位のＧａの上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の近接Ｇａを有する。図１０（Ｃ）に示す４配位のＺｎの上半分の１個のＯは下方向に１個の近接Ｚｎを有し、下半分の３個のＯは上方向にそれぞれ３個の近接Ｚｎを有する。このように、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。その理由を以下に示す。例えば、６配位の金属原子（ＩｎまたはＳｎ）が上半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）または４配位の金属原子（Ｚｎ）のいずれかと結合することになる。
【０２０１】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。
【０２０２】
図１１（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。図１１（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図１１（Ｃ）は、図１１（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
【０２０３】
図１１（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図１１（Ａ）において、Ｉｎの上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図１１（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。
【０２０４】
図１１（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【０２０５】
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図１０（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
【０２０６】
具体的には、図１１（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）とする組成式で表すことができる。なお、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶は、ｍの数が大きいと結晶性が向上するため、好ましい。
【０２０７】
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物や、Ｉｎ−Ｇａ系酸化物、一元系金属の酸化物であるＩｎ系酸化物、Ｓｎ系酸化物、Ｚｎ系酸化物などを用いた場合も同様である。
【０２０８】
例えば、図１２（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。
【０２０９】
図１２（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成である。この中グループが複数結合して大グループを構成する。
【０２１０】
図１２（Ｂ）に３つの中グループで構成される大グループを示す。なお、図１２（Ｃ）は、図１２（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
【０２１１】
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
【０２１２】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、図１２（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。
【０２１３】
領域６０４ａ＿Ｃ、領域６０４ｂ＿Ｃ、領域６０４ａ＿Ｄ、及び領域６０４ｂ＿Ｄは、Ｎ型又はＰ型の導電型を付与するドーパントが添加され、トランジスタのソース又はドレインとしての機能を有する。なお、トランジスタのソースとしての機能を有する領域をソース領域ともいい、トランジスタのドレインとしての機能を有する領域をドレイン領域ともいう。
【０２１４】
導電層６０５ａ＿Ａ乃至導電層６０５ａ＿Ｄ、及び導電層６０５ｂ＿Ａ乃至導電層６０５ｂ＿Ｄのそれぞれは、トランジスタのソース又はドレインとしての機能を有する。なお、トランジスタのソースとしての機能を有する層をソース電極又はソース配線ともいい、トランジスタのドレインとしての機能を有する層をドレイン電極又はドレイン配線ともいう。
【０２１５】
導電層６０５ａ＿Ａ乃至導電層６０５ａ＿Ｄ、及び導電層６０５ｂ＿Ａ乃至導電層６０５ｂ＿Ｄとしては、例えばアルミニウム、マグネシウム、クロム、銅、タンタル、チタン、モリブデン、若しくはタングステンなどの金属材料、又はこれらの金属材料を主成分とする合金材料の層を用いることができる。例えば、銅、マグネシウム、及びアルミニウムを含む合金材料の層により、導電層６０５ａ＿Ａ乃至導電層６０５ａ＿Ｄ、及び導電層６０５ｂ＿Ａ乃至導電層６０５ｂ＿Ｄを構成することができる。また、導電層６０５ａ＿Ａ乃至導電層６０５ａ＿Ｄ、及び導電層６０５ｂ＿Ａ乃至導電層６０５ｂ＿Ｄに適用可能な材料の層の積層により、導電層６０５ａ＿Ａ乃至導電層６０５ａ＿Ｄ、及び導電層６０５ｂ＿Ａ乃至導電層６０５ｂ＿Ｄを構成することもできる。例えば、銅、マグネシウム、及びアルミニウムを含む合金材料の層と銅を含む層の積層により、導電層６０５ａ＿Ａ乃至導電層６０５ａ＿Ｄ、及び導電層６０５ｂ＿Ａ乃至導電層６０５ｂ＿Ｄを構成することができる。
【０２１６】
また、導電層６０５ａ＿Ａ乃至導電層６０５ａ＿Ｄ、及び導電層６０５ｂ＿Ａ乃至導電層６０５ｂ＿Ｄとしては、導電性の金属酸化物を含む層を用いることもできる。導電性の金属酸化物としては、例えば酸化インジウム、酸化スズ、酸化亜鉛、酸化インジウム酸化スズ、又は酸化インジウム酸化亜鉛を用いることができる。なお、導電層６０５ａ＿Ａ乃至導電層６０５ａ＿Ｄ、及び導電層６０５ｂ＿Ａ乃至導電層６０５ｂ＿Ｄに適用可能な導電性の金属酸化物は、酸化シリコンを含んでいてもよい。
【０２１７】
絶縁層６０６＿Ａ及び絶縁層６０６＿Ｂとしては、絶縁層６０２＿Ａ乃至絶縁層６０２＿Ｄに適用可能な材料の層を用いることができる。また、絶縁層６０６＿Ａ及び絶縁層６０６＿Ｂに適用可能な材料の積層により、絶縁層６０６＿Ａ及び絶縁層６０６＿Ｂを構成してもよい。例えば、酸化シリコン層、酸化アルミニウム層などにより絶縁層６０６＿Ａ及び絶縁層６０６＿Ｂを構成してもよい。
【０２１８】
導電層６０８＿Ａ及び導電層６０８＿Ｂのそれぞれは、トランジスタのゲートとしての機能を有する。なお、トランジスタが導電層６０１＿Ａ及び導電層６０８＿Ａの両方、又は導電層６０１＿Ｂ及び導電層６０８＿Ｂの両方を含む構造である場合、導電層６０１＿Ａ及び導電層６０８＿Ａの一方、又は導電層６０１＿Ｂ及び導電層６０８＿Ｂの一方を、バックゲート、バックゲート電極、又はバックゲート配線ともいう。ゲートとしての機能を有する導電層を、チャネル形成層を介して複数設けることにより、トランジスタの閾値電圧を制御しやすくすることができる。
【０２１９】
導電層６０８＿Ａ及び導電層６０８＿Ｂとしては、例えば導電層６０１＿Ａ乃至導電層６０１＿Ｄに適用可能な材料の層を用いることができる。また、導電層６０８＿Ａ及び導電層６０８＿Ｂに適用可能な材料の層の積層により導電層６０８＿Ａ及び導電層６０８＿Ｂを構成してもよい。
【０２２０】
なお、本実施の形態のトランジスタを、チャネル形成層としての機能を有する酸化物半導体層の一部の上に絶縁層を含み、該絶縁層を介して酸化物半導体層に重畳するように、ソース又はドレインとしての機能を有する導電層を含む構造としてもよい。上記構造である場合、絶縁層は、トランジスタのチャネル形成層を保護する層（チャネル保護層ともいう）としての機能を有する。チャネル保護層としての機能を有する絶縁層としては、例えば絶縁層６０２＿Ａ乃至絶縁層６０２＿Ｄに適用可能な材料の層を用いることができる。また、絶縁層６０２＿Ａ乃至絶縁層６０２＿Ｄに適用可能な材料の層の積層によりチャネル保護層としての機能を有する絶縁層を構成してもよい。
【０２２１】
さらに、本実施の形態のトランジスタの作製方法例として、図６（Ａ）に示すトランジスタの作製方法例について、図７を用いて説明する。図７は、図６に示すトランジスタの作製方法例を説明するための断面模式図である。
【０２２２】
まず、図７（Ａ）に示すように、被素子形成層６００＿Ａを準備し、被素子形成層６００＿Ａの上に第１の導電膜を形成し、第１の導電膜の一部をエッチングすることにより導電層６０１＿Ａを形成する。
【０２２３】
例えば、スパッタリング法を用いて導電層６０１＿Ａに適用可能な材料の膜を形成することにより第１の導電膜を形成することができる。また、第１の導電膜に適用可能な材料の膜を積層させ、第１の導電膜を形成することもできる。
【０２２４】
なお、スパッタリングガスとして、例えば水素、水、水酸基、又は水素化物などの不純物が除去された高純度ガスを用いることにより、形成される膜の上記不純物濃度を低減することができる。
【０２２５】
なお、スパッタリング法を用いて膜を形成する前に、スパッタリング装置の予備加熱室において予備加熱処理を行ってもよい。上記予備加熱処理を行うことにより、水素、水分などの不純物を脱離することができる。
【０２２６】
また、スパッタリング法を用いて膜を形成する前に、例えばアルゴン、窒素、ヘリウム、又は酸素雰囲気下で、ターゲット側に電圧を印加せずに、基板側にＲＦ電源を用いて電圧を印加し、プラズマを形成して被形成面を改質する処理（逆スパッタともいう）を行ってもよい。逆スパッタを行うことにより、被形成面に付着している粉状物質（パーティクル、ごみともいう）を除去することができる。
【０２２７】
また、スパッタリング法を用いて膜を形成する場合、吸着型の真空ポンプなどを用いて、膜を形成する成膜室内の残留水分を除去することができる。吸着型の真空ポンプとしては、例えばクライオポンプ、イオンポンプ、又はチタンサブリメーションポンプなどを用いることができる。また、コールドトラップを設けたターボポンプを用いて成膜室内の残留水分を除去することもできる。
【０２２８】
また、上記導電層６０１＿Ａの形成方法のように、本実施の形態のトランジスタの作製方法例において、膜の一部をエッチングして層を形成する場合、例えば、フォトリソグラフィ工程により膜の一部の上にレジストマスクを形成し、レジストマスクを用いて膜をエッチングすることにより、層を形成することができる。なお、この場合、層の形成後にレジストマスクを除去する。
【０２２９】
また、インクジェット法を用いてレジストマスクを形成してもよい。インクジェット法を用いることにより、フォトマスクが不要になるため、製造コストを低減することができる。また、透過率の異なる複数の領域を有する露光マスク（多階調マスクともいう）を用いてレジストマスクを形成してもよい。多階調マスクを用いることにより、異なる厚さの領域を有するレジストマスクを形成することができ、トランジスタの作製に使用するレジストマスクの数を低減することができる。
【０２３０】
次に、図７（Ｂ）に示すように、導電層６０１＿Ａの上に第１の絶縁膜を形成することにより絶縁層６０２＿Ａを形成する。
【０２３１】
例えば、スパッタリング法やプラズマＣＶＤ法などを用いて絶縁層６０２＿Ａに適用可能な材料の膜を形成することにより第１の絶縁膜を形成することができる。また、絶縁層６０２＿Ａに適用可能な材料の膜を積層させることにより第１の絶縁膜を形成することもできる。また、高密度プラズマＣＶＤ法（例えばマイクロ波（例えば、周波数２．４５ＧＨｚのマイクロ波）を用いた高密度プラズマＣＶＤ法）を用いて絶縁層６０２＿Ａに適用可能な材料の膜を形成することにより、絶縁層６０２＿Ａを緻密にすることができ、絶縁層６０２＿Ａの絶縁耐圧を向上させることができる。
【０２３２】
次に、図７（Ｃ）に示すように、絶縁層６０２＿Ａの上に酸化物半導体膜を形成し、その後酸化物半導体膜の一部をエッチングすることにより半導体層６０３＿Ａを形成する。
【０２３３】
例えば、スパッタリング法を用いて半導体層６０３＿Ａに適用可能な酸化物半導体材料の膜を形成することにより酸化物半導体膜を形成することができる。なお、希ガス雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下で酸化物半導体膜を形成してもよい。
【０２３４】
また、スパッタリングターゲットとして、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の組成比である酸化物ターゲットを用いて酸化物半導体膜を形成することができる。また、例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比である酸化物ターゲットを用いて酸化物半導体膜を形成してもよい。
【０２３５】
また、スパッタリングターゲットとして、組成比がＩｎ：Ｓｎ：Ｚｎが原子数比で、１：２：２、２：１：３、１：１：１、または２０：４５：３５などとなるＩｎ−Ｓｎ−Ｚｎ系の酸化物ターゲットを用いてもよい。
【０２３６】
次に、図７（Ｄ）に示すように、絶縁層６０２＿Ａ及び半導体層６０３＿Ａの上に第２の導電膜を形成し、第２の導電膜の一部をエッチングすることにより導電層６０５ａ＿Ａ及び導電層６０５ｂ＿Ａを形成する。
【０２３７】
例えば、スパッタリング法などを用いて導電層６０５ａ＿Ａ及び導電層６０５ｂ＿Ａに適用可能な材料の膜を形成することにより第２の導電膜を形成することができる。また、導電層６０５ａ＿Ａ及び導電層６０５ｂ＿Ａに適用可能な材料の膜を積層させることにより第２の導電膜を形成することもできる。
【０２３８】
次に、図７（Ｅ）に示すように、半導体層６０３＿Ａに接するように絶縁層６０６＿Ａを形成する。
【０２３９】
例えば、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下で、スパッタリング法を用いて絶縁層６０６＿Ａに適用可能な膜を形成することにより、絶縁層６０６＿Ａを形成することができる。スパッタリング法を用いて絶縁層６０６＿Ａを形成することにより、トランジスタのバックチャネルとしての機能を有する半導体層６０３＿Ａの部分の抵抗値の低下を抑制することができる。また、絶縁層６０６＿Ａを形成する際の基板温度は、室温以上３００℃以下であることが好ましい。
【０２４０】
また、絶縁層６０６＿Ａを形成する前にＮ２Ｏ、Ｎ２、又はＡｒなどのガスを用いたプラズマ処理を行い、露出している半導体層６０３＿Ａの表面に付着した吸着水などを除去してもよい。プラズマ処理を行った場合、その後、大気に触れることなく、絶縁層６０６＿Ａを形成することが好ましい。
【０２４１】
さらに、図６（Ａ）に示すトランジスタの作製方法の一例では、例えば６００℃以上７５０℃以下、又は６００℃以上基板の歪み点未満の温度で加熱処理を行う。例えば、酸化物半導体膜を形成した後、酸化物半導体膜の一部をエッチングした後、第２の導電膜を形成した後、第２の導電膜の一部をエッチングした後、又は絶縁層６０６＿Ａを形成した後に上記加熱処理を行う。
【０２４２】
なお、上記加熱処理を行う加熱処理装置としては、電気炉、又は抵抗発熱体などの発熱体からの熱伝導又は熱輻射により被処理物を加熱する装置を用いることができ、例えばＧＲＴＡ（Ｇａｓ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置又はＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置などのＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、例えばハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、又は高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。また、ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスとしては、例えば希ガス、又は加熱処理によって被処理物と反応しない不活性気体（例えば窒素）を用いることができる。
【０２４３】
また、上記加熱処理を行った後、該加熱処理を行った炉と同じ炉に高純度の酸素ガス、高純度のＮ２Ｏガス、又は超乾燥エア（露点が−４０℃以下、好ましくは−６０℃以下の雰囲気）を導入してもよい。このとき、酸素ガス又はＮ２Ｏガスは、水、水素などを含まないことが好ましい。また、加熱処理装置に導入する酸素ガス又はＮ２Ｏガスの純度を、６Ｎ以上、好ましくは７Ｎ以上、すなわち、酸素ガス又はＮ２Ｏガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下とすることが好ましい。酸素ガス又はＮ２Ｏガスの作用により、半導体層６０３＿Ａに酸素が供給され、半導体層６０３＿Ａ中の酸素欠乏に起因する欠陥を低減することができる。
【０２４４】
さらに、上記加熱処理とは別に、絶縁層６０６＿Ａを形成した後に、不活性ガス雰囲気下、又は酸素ガス雰囲気下で加熱処理（好ましくは２００℃以上６００℃以下、例えば２５０℃以上３５０℃以下）を行ってもよい。
【０２４５】
また、絶縁層６０２＿Ａ形成後、酸化物半導体膜形成後、ソース電極又はドレイン電極となる導電層形成後、ソース電極又はドレイン電極となる導電層の上の絶縁層形成後、又は加熱処理後に酸素プラズマによる酸素ドーピング処理を行ってもよい。例えば２．４５ＧＨｚの高密度プラズマにより酸素ドーピング処理を行ってもよい。また、イオン注入法又はイオンドーピングを用いて酸素ドーピング処理を行ってもよい。酸素ドーピング処理を行うことにより、作製されるトランジスタの電気特性のばらつきを低減することができる。例えば、酸素ドーピング処理を行い、絶縁層６０２＿Ａ及び絶縁層６０６＿Ａの一方又は両方を、化学量論的組成比より酸素が多い状態にする。これにより、絶縁層中の過剰な酸素が半導体層６０３＿Ａに供給されやすくなる。よって、半導体層６０３＿Ａ中、又は絶縁層６０２＿Ａ及び絶縁層６０６＿Ａの一方又は両方と、半導体層６０３＿Ａとの界面における酸素欠陥を低減することができるため、半導体層６０３＿Ａのキャリア濃度をより低減することができる。
【０２４６】
例えば、絶縁層６０２＿Ａ及び絶縁層６０６＿Ａの一方又は両方として、酸化ガリウムを含む絶縁層を形成する場合、該絶縁層に酸素を供給し、酸化ガリウムの組成をＧａ２Ｏｘにすることができる。
【０２４７】
また、絶縁層６０２＿Ａ及び絶縁層６０６＿Ａの一方又は両方として、酸化アルミニウムを含む絶縁層を形成する場合、該絶縁層に酸素を供給し、酸化アルミニウムの組成をＡｌ２Ｏｘにすることができる。
【０２４８】
また、絶縁層６０２＿Ａ及び絶縁層６０６＿Ａの一方又は両方として、酸化ガリウムアルミニウム又は酸化アルミニウムガリウムを含む絶縁層を形成する場合、該絶縁層に酸素を供給し、酸化ガリウムアルミニウム又は酸化アルミニウムガリウムの組成をＧａｘＡｌ２−ｘＯ３＋αとすることができる。
【０２４９】
以上の工程により、半導体層６０３＿Ａから、水素、水、水酸基、又は水素化物（水素化合物ともいう）などの不純物を排除し、且つ半導体層６０３＿Ａに酸素を供給することにより、酸化物半導体層を高純度化させることができる。
【０２５０】
さらに、図７（Ｅ）に示すように、絶縁層６０６＿Ａの上に第３の導電膜を形成し、第３の導電膜の一部をエッチングすることにより導電層６０８＿Ａを形成する。
【０２５１】
例えば、スパッタリング法を用いて導電層６０８＿Ａに適用可能な材料の膜を形成することにより第３の導電膜を形成することができる。また、第３の導電膜に適用可能な材料の膜を積層させ、第３の導電膜を形成することもできる。
【０２５２】
なお、図６（Ａ）に示すトランジスタの作製方法例を示したが、これに限定されず、例えば図６（Ｂ）乃至図６（Ｄ）に示す各構成要素において、名称が図６（Ａ）に示す各構成要素と同じであり且つ機能の少なくとも一部が図６（Ａ）に示す各構成要素と同じであれば、図６（Ａ）に示すトランジスタの作製方法例の説明を適宜援用することができる。
【０２５３】
また、図６（Ｃ）及び図６（Ｄ）に示すように、領域６０４ａ＿Ｃ及び領域６０４ａ＿Ｄ、又は領域６０４ｂ＿Ｃ及び領域６０４ｂ＿Ｄを形成する場合には、ゲートとしての機能を有する導電層が形成される側からゲート絶縁層としての機能を有する絶縁層を介して半導体層にドーパントを添加することにより、自己整合で領域６０４ａ＿Ｃ及び領域６０４ａ＿Ｄ、及び領域６０４ｂ＿Ｃ及び領域６０４ｂ＿Ｄを形成する。
【０２５４】
例えば、イオンドーピング装置又はイオン注入装置を用いてドーパントを添加することができる。
【０２５５】
添加するドーパントとしては、例えば元素周期表における１３族の元素（例えば硼素など）、元素周期表における１５族の元素（例えば窒素、リン、及び砒素の一つ又は複数）、及び希ガス元素（例えばヘリウム、アルゴン、及びキセノンの一つ又は複数）の一つ又は複数を用いることができる。
【０２５６】
図６及び図７を用いて説明したように、本実施の形態におけるトランジスタの一例は、ゲートとしての機能を有する導電層と、ゲート絶縁層としての機能を有する絶縁層と、ゲート絶縁層としての機能を有する絶縁層を介してゲートとしての機能を有する導電層に重畳し、チャネルが形成される酸化物半導体層と、酸化物半導体層に電気的に接続され、ソース及びドレインの一方としての機能を有する導電層と、酸化物半導体層に電気的に接続され、ソース及びドレインの他方としての機能を有する導電層と、を含む構造である。
【０２５７】
上記チャネルが形成される酸化物半導体層は、高純度化させることによりＩ型又は実質的にＩ型となった酸化物半導体層である。酸化物半導体層を高純度化させることにより、酸化物半導体層のキャリア濃度を１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満にすることができる。また、上記構造にすることにより、チャネル幅１μｍあたりのオフ電流を１０ａＡ（１×１０−１７Ａ）以下にすること、さらにはチャネル幅１μｍあたりのオフ電流を１ａＡ（１×１０−１８Ａ）以下、さらにはチャネル幅１μｍあたりのオフ電流を１０ｚＡ（１×１０−２０Ａ）以下、さらにはチャネル幅１μｍあたりのオフ電流を１ｚＡ（１×１０−２１Ａ）以下、さらにはチャネル幅１μｍあたりのオフ電流を１００ｙＡ（１×１０−２２Ａ）以下にすることができる。トランジスタのオフ電流は、低ければ低いほどよいが、本実施の形態のトランジスタのオフ電流の下限値は、約１０−３０Ａ／μｍであると見積もられる。
【０２５８】
本実施の形態の酸化物半導体層を含むトランジスタを、例えば上記実施の形態の半導体装置における記憶回路のトランジスタに用いることにより、劣化しにくい記憶回路を構成することができ、また、記憶回路のデータの保持期間を長くすることができる。
【０２５９】
（実施の形態６）
本実施の形態では、ＲＦＩＤなどの無線通信によりデータ通信が可能な半導体装置の例について説明する。
【０２６０】
本実施の形態における半導体装置の構成例について、図８を用いて説明する。図８は、本実施の形態における半導体装置の構成例を示すブロック図である。
【０２６１】
図８に示す半導体装置は、アンテナ７１１と、容量素子７１２と、受動素子７１３と、トランジスタ７１４と、記憶回路７１５と、整流回路７１６と、電源回路（ＰＷＲＧともいう）７１７と、復調回路（ＤＭＯＤともいう）７１８と、記憶制御回路（ＭＣＴＬともいう）７１９と、メモリ（ＭＥＭともいう）７２０と、符号化回路（ＥＣＯＤともいう）７２１と、変調回路（ＭＯＤともいう）７２２と、を具備する。図８に示す半導体装置は、無線通信装置（リーダライタ又は質問器など、無線により通信が可能な装置）などの外部の回路とアンテナ７１１を介して無線信号の送受信を行う。
【０２６２】
アンテナ７１１は、搬送波の送受信を行う機能を有する。アンテナ７１１としては、例えば図１（Ａ）に示すアンテナ１０１が適用可能であり、コイルとしての機能を有するアンテナを用いることができる。
【０２６３】
搬送波とは、キャリアとも呼ばれる交流信号であり、該搬送波を用いて電源電圧の供給又はデータ信号のやりとりが行われる。なお、外部からアンテナ７１１に送信される搬送波としては、変調された搬送波（変調波）も含む。
【０２６４】
容量素子７１２は、アンテナ７１１に並列接続で電気的に接続される。なお、容量素子７１２の第１の容量電極及び第２の容量電極の一方又は両方とアンテナ７１１との間にトランジスタなどのスイッチング素子を設けてもよい。
【０２６５】
受動素子７１３は、アンテナ７１１と並列接続で電気的に接続されることにより、共振回路の一部として機能する。受動素子７１３としては、例えば図１（Ａ）に示す受動素子１０３に適用可能な受動素子を用いることができる。
【０２６６】
トランジスタ７１４は、受動素子７１３とアンテナ７１１が並列接続で電気的に接続されるか否かを制御する機能を有する。例えば、トランジスタ７１４のソース及びドレインの一方は、受動素子７１３及びアンテナ７１１を介してトランジスタ７１４のソース及びドレインの他方に接続される。トランジスタ７１４としては、図１（Ａ）に示すトランジスタ１０４に適用可能なトランジスタを用いることができる。
【０２６７】
記憶回路７１５は、トランジスタ７１４のゲートの電圧を保持する機能を有する。
【０２６８】
記憶回路７１５としては、例えば、上記実施の形態に示す半導体装置における記憶回路１０５に適用可能な構成の記憶回路を用いることができる。
【０２６９】
整流回路７１６は、アンテナ７１１により電波を受信することにより生成した電圧を整流する機能を有する。
【０２７０】
電源回路７１７は、整流回路７１６により整流した電圧から電源電圧を生成する機能を有する。生成した電源電圧は、図８の点線で示すように、復調回路７１８、記憶制御回路７１９、メモリ７２０、符号化回路７２１、及び変調回路７２２の各機能回路に供給される。復調回路７１８、記憶制御回路７１９、メモリ７２０、符号化回路７２１、及び変調回路７２２のそれぞれは、電源が供給されることにより動作する。
【０２７１】
復調回路７１８は、アンテナ７１１により受信した搬送波を復調し、データ信号を抽出する機能を有する。
【０２７２】
記憶制御回路７１９は、復調されたデータ信号を元に書き込み制御信号、読み出し制御信号、及びアドレス信号などのアクセス信号を生成する機能を有する。
【０２７３】
メモリ７２０には、データが記憶される。メモリ７２０としては、例えばＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）及びＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）の一つ又は複数を用いることができる。
【０２７４】
符号化回路７２１は、メモリ７２０から読み出されたデータ信号を符号化する機能を有する。
【０２７５】
変調回路７２２は、符号化されたデータ信号を変調し、アンテナ７１１から搬送波として送信するためのデータ信号を生成する機能を有する。
【０２７６】
次に、図８に示す半導体装置の動作例について説明する。
【０２７７】
アンテナ７１１が搬送波を受信すると、受信した搬送波に応じて電圧が生成される。
【０２７８】
アンテナ７１１において生成された電圧は、電源回路７１７及び復調回路７１８に入力される。
【０２７９】
電源回路７１７は、アンテナ７１１において生成された電圧を元に電源電圧を生成し、生成した電源電圧を、復調回路７１８、記憶制御回路７１９、メモリ７２０、符号化回路７２１、及び変調回路７２２に出力する。
【０２８０】
また、復調回路７１８は、アンテナ７１１から入力された電圧である信号を復調し、データ信号を抽出し、抽出したデータ信号を記憶制御回路７１９に出力する。
【０２８１】
記憶制御回路７１９は、データ信号に従って、アクセス信号を生成する。また、記憶制御回路７１９は、記憶回路７１５にデータ信号及び制御信号を出力する。
【０２８２】
さらに、アクセス信号に従って、メモリ７２０は、データの書き込み又はデータの読み出しを行う。
【０２８３】
また、データ信号及び制御信号に従い、記憶回路７１５にデータの書き込みが行われる。なお、これに限定されず、例えば半導体装置の製造時などにおいて、記憶回路７１５に制御信号及びデータ信号を入力して記憶回路７１５にデータを書き込んでもよい。
【０２８４】
さらに、メモリ７２０から読み出されたデータ信号を符号化回路７２１により符号化する。
【０２８５】
さらに、符号化されたデータ信号に応じて変調回路７２２によりアンテナ７１１から送信する搬送波を変調する。
【０２８６】
以上が図８に示す半導体装置の動作例の説明である。
【０２８７】
図８を用いて説明したように、本実施の形態の半導体装置は、無線によりデータの送受信が可能な半導体装置である。
【０２８８】
また、本実施の形態における半導体装置の一例では、制御トランジスタのオン状態又はオフ状態を制御することにより、受動素子が他の素子と共振回路を構成するか否かを制御し、半導体装置の共振周波数を適宜変化させることができる。
【０２８９】
さらに、本実施の形態における半導体装置の一例では、オフ電流の低いトランジスタを用いて記憶回路を構成し、該記憶回路にデータを書き込むのみで、記憶回路に保持されたデータに応じて、制御トランジスタのゲートの電圧を設定することができる。また、記憶回路のデータの書き換えも容易である。上記オフ電流の低いトランジスタを用いて構成された記憶回路では、保持されるデータ（電圧）が半永久的に変動しない。即ち、上記オフ電流の低いトランジスタを用いて構成された記憶回路は、リーク電流が少なく、劣化しにくく、電源が供給されない場合であっても、データを長時間保持することができる。よって、制御トランジスタのゲートの電圧を再設定する回数を少なくすることができるため、半導体装置の共振周波数の設定が容易になる。また、半導体装置の消費電力を低減することができる。
【０２９０】
また、本実施の形態における半導体装置の一例では、メモリの動作を制御する記憶制御回路を用いて、メモリと、上記オフ電流の低いトランジスタを用いて構成された記憶回路との両方を制御することができるため、別途上記オフ電流の低いトランジスタを用いて構成された記憶回路を制御するための制御回路を設ける必要がない。よって、上記オフ電流の低いトランジスタを用いて構成された記憶回路を設ける場合であっても、半導体装置の回路面積の増大を抑制することができる。
【０２９１】
（実施の形態７）
本実施の形態では、無線により電源電圧の供給が可能な半導体装置の例について説明する。
【０２９２】
本実施の形態の半導体装置の構成例について、図９を用いて説明する。図９は、本実施の形態の半導体装置の構成例を説明するための模式図である。
【０２９３】
図９（Ａ）に示す半導体装置は、携帯型情報端末の例である。図９（Ａ）に示す情報端末は、筐体１００１ａと、筐体１００１ａに設けられた表示部１００２ａと、を具備する。
【０２９４】
なお、筐体１００１ａの側面１００３ａに外部機器に接続させるための接続端子、図９（Ａ）に示す携帯型情報端末を操作するためのボタンのうち、一つ又は複数を設けてもよい。
【０２９５】
図９（Ａ）に示す携帯型情報端末は、例えば電話機、電子書籍、パーソナルコンピュータ、及び遊技機の一つ又は複数としての機能を有する。
【０２９６】
図９（Ｂ）に示す半導体装置は、折り畳み式の携帯型情報端末の例である。図９（Ｂ）に示す携帯型情報端末は、筐体１００１ｂと、筐体１００１ｂに設けられた表示部１００２ｂと、筐体１００４と、筐体１００４に設けられた表示部１００５と、筐体１００１ｂ及び筐体１００４を接続する軸部１００６と、を具備する。
【０２９７】
また、図９（Ｂ）に示す携帯型情報端末では、軸部１００６により筐体１００１ｂ又は筐体１００４を動かすことにより、筐体１００１ｂを筐体１００４に重畳させることができる。
【０２９８】
なお、筐体１００１ｂの側面１００３ｂ又は筐体１００４の側面１００７に外部機器に接続させるための接続端子、図９（Ｂ）に示す携帯型情報端末を操作するためのボタンのうち、一つ又は複数を設けてもよい。
【０２９９】
また、表示部１００２ｂ及び表示部１００５に、互いに異なる画像又は一続きの画像を表示させてもよい。なお、表示部１００５を必ずしも設ける必要はなく、表示部１００５の代わりに、入力装置であるキーボードを設けてもよい。
【０３００】
図９（Ｂ）に示す携帯型情報端末は、例えば電話機、電子書籍、パーソナルコンピュータ、及び遊技機の一つ又は複数としての機能を有する。
【０３０１】
さらに、図９（Ａ）又は図９（Ｂ）に示す携帯型情報端末の構成例を図９（Ｃ）に示す。
【０３０２】
図９（Ｃ）に示す携帯型情報端末は、無線送受信回路（ＲＦともいう）１２０１と、蓄電装置（ＢＴともいう）１２０４と、電源回路（ＰＷＲＧともいう）１２０５と、演算処理回路（ＰＲＯともいう）１２０６と、メモリ（ＭＥＭともいう）１２０７と、表示制御回路（ＤＩＳＰＣＴＬともいう）１２０８と、表示パネル（ＤＩＳＰともいう）１２０９と、を備える。
【０３０３】
無線送受信回路１２０１は、受信した電波から、電源電圧及びデータを生成する機能を有する。無線送受信回路１２０１は、上記実施の形態１乃至４の半導体装置におけるアンテナ、容量素子、受動素子、制御トランジスタ、及び記憶回路を備える。また、無線送受信回路１２０１に、上記実施の形態６に示す半導体装置における、整流回路、復調回路、及び変調回路などの機能回路を備えてもよい。また、無線送受信回路１２０１にアナログベースバンド回路及びデジタルベースバンド回路などの機能回路を備えてもよい。
【０３０４】
蓄電装置１２０４は、電源電圧を生成するための電圧を供給する機能を有する。なお、無線送受信回路１２０１により生成した電圧に応じて蓄電装置１２０４を充電してもよい。
【０３０５】
電源回路１２０５は、供給される電圧に応じて電源電圧を生成し、該電源電圧を演算処理回路１２０６、メモリ１２０７、表示制御回路１２０８、及び表示パネル１２０９に供給する機能を有する。
【０３０６】
演算処理回路１２０６は、例えばＣＰＵ、デジタルシグナルプロセッサ（ＤＳＰともいう）、メモリ制御回路、及びインターフェースを備える。
【０３０７】
メモリ１２０７は、演算処理回路１２０６におけるメモリ制御回路からの信号に従い、データの書き込み及びデータの読み出しを行う機能を有する。
【０３０８】
表示パネル１２０９としては、例えば液晶表示パネル、ＥＬ表示パネルなどを用いることができる。なお、図９（Ｂ）に示す半導体装置の場合、表示パネル１２０９は複数である。
【０３０９】
さらに、図９（Ｃ）に示す携帯情報端末の動作例について説明する。
【０３１０】
まず、無線送受信回路１２０１によりデータを含む電波を受信し、蓄電装置１２０４が充電され、電源回路１２０５により電源電圧が生成され、演算処理回路１２０６により画像データが生成される。生成された画像データは、メモリ１２０７にデータとして記憶される。さらに、メモリ１２０７に記憶されているデータを、表示制御回路１２０８を介して表示パネル１２０９に出力し、表示パネル１２０９により入力された画像データに応じた画像を表示する。
【０３１１】
以上が図９（Ｃ）に示す携帯型情報端末の動作例である。
【０３１２】
図９を用いて説明したように、本実施の形態における半導体装置の一例では、制御トランジスタのオン状態又はオフ状態を制御することにより、受動素子が他の素子と共振回路を構成するか否かを制御し、半導体装置の共振周波数を適宜変化させることができる。
【０３１３】
さらに、本実施の形態における半導体装置の一例では、オフ電流の低いトランジスタを用いて記憶回路を構成し、該記憶回路にデータを書き込むのみで、記憶回路に保持されたデータに応じて、制御トランジスタのゲートの電圧を設定することができる。また、記憶回路のデータの書き換えも容易である。上記オフ電流の低いトランジスタを用いて構成された記憶回路では、保持されるデータ（電圧）が半永久的に変動しない。即ち、上記オフ電流の低いトランジスタを用いて構成された記憶回路は、リーク電流が少なく、劣化しにくく、電源が供給されない場合であっても、データを長時間保持することができる。よって、制御トランジスタのゲートの電圧を再設定する回数を少なくすることができるため、半導体装置の共振周波数の設定が容易になる。また、半導体装置の消費電力を低減することができる。
【０３１４】
また、本実施の形態の半導体装置の一例では、無線により、データの送受信及び蓄電装置の充電を行うことにより、外部電源が不要となるため、外部電源が無い場所であっても、上記半導体装置を長時間使用することができる。
【０３１５】
（実施の形態８）
本実施の形態では、酸化物半導体としてＩｎ−Ｓｎ−Ｚｎ系の酸化物を用いた絶縁ゲート型トランジスタの例について説明する。
【０３１６】
酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。
【０３１７】
半導体本来の移動度をμ０、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁（粒界等）が存在すると仮定すると、以下の式で表現できる。
【０３１８】
【数３】
0005933291.tif 000004
【０３１９】
ここで、Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは、以下の式で表される。
【０３２０】
【数４】
0005933291.tif 000005
【０３２１】
ここで、ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃｏｘは単位面積当たりの容量、Ｖｇはゲート電圧、ｔはチャネルの厚さである。なお、厚さ３０ｎｍ以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。線形領域におけるドレイン電流Ｉｄは、以下の式となる。
【０３２２】
【数５】
0005933291.tif 000006
【０３２３】
ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。また、Ｖｄはドレイン電圧である。上式の両辺をＶｇで割り、更に両辺の対数を取ると、以下のようになる。
【０３２４】
【数６】
0005933291.tif 000007
【０３２５】
数６の右辺はＶｇの関数である。この式からわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）、横軸を１／Ｖｇとする直線の傾きから欠陥密度Ｎが求められる。すなわち、トランジスタのＩｄ―Ｖｇ特性から、欠陥密度を評価できる。酸化物半導体としては、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のものでは欠陥密度Ｎは１×１０１２／ｃｍ２程度である。
【０３２６】
このようにして求めた欠陥密度等をもとに数３および数４よりμ０＝１２０ｃｍ２／Ｖｓが導出される。欠陥のあるＩｎ−Ｓｎ−Ｚｎ系酸化物で測定される移動度は３５ｃｍ２／Ｖｓ程度である。しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ０は１２０ｃｍ２／Ｖｓとなると予想できる。
【０３２７】
ただし、半導体内部に欠陥が無くても、チャネルとゲート絶縁層との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、チャネルとゲート絶縁層との界面からｘだけ離れた場所における移動度μ１は、以下の式で表される。
【０３２８】
【数７】
0005933291.tif 000008
【０３２９】
ここで、Ｄはゲート方向の電界、Ｂ、Ｇは定数である。ＢおよびＧは、実際の測定結果より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０７ｃｍ／ｓ、Ｇ＝１０ｎｍ（界面散乱が及ぶ深さ）である。Ｄが増加する（すなわち、ゲート電圧が高くなる）と数７の第２項が増加するため、移動度μ１は低下することがわかる。
【０３３０】
半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μ２を計算した結果を図１３に示す。なお、計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ  Ｄｅｖｉｃｅを使用し、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、２．８電子ボルト、４．７電子ボルト、１５、１５ｎｍとした。これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。
【０３３１】
さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、５．５電子ボルト、４．６電子ボルト、４．６電子ボルトとした。また、ゲート絶縁層の厚さは１００ｎｍ、比誘電率は４．１とした。チャネル長およびチャネル幅はともに１０μｍ、ドレイン電圧Ｖｄは０．１Ｖである。
【０３３２】
図１３で示されるように、ゲート電圧１Ｖ強で移動度１００ｃｍ２／Ｖｓ以上のピークとなるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｆｌａｔｎｅｓｓ）が望ましい。
【０３３３】
このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した結果を図１４乃至図１６に示す。なお、計算に用いたトランジスタの断面構造を図１７に示す。図１７に示すトランジスタは酸化物半導体層にｎ＋の導電型を呈する半導体領域１３０３ａおよび半導体領域１３０３ｃを有する。半導体領域１３０３ａおよび半導体領域１３０３ｃの抵抗率は２×１０−３Ωｃｍとする。
【０３３４】
図１７（Ａ）に示すトランジスタは、下地絶縁層１３０１と、下地絶縁層１３０１に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物１３０２の上に形成される。トランジスタは半導体領域１３０３ａ、半導体領域１３０３ｃと、それらに挟まれ、チャネル形成領域となる真性の半導体領域１３０３ｂと、ゲート１３０５を有する。ゲート１３０５の幅を３３ｎｍとする。
【０３３５】
ゲート１３０５と半導体領域１３０３ｂの間には、ゲート絶縁層１３０４を有し、また、ゲート１３０５の両側面には側壁絶縁物１３０６ａおよび側壁絶縁物１３０６ｂ、ゲート１３０５の上部には、ゲート１３０５と他の配線との短絡を防止するための絶縁物１３０７を有する。側壁絶縁物の幅は５ｎｍとする。また、半導体領域１３０３ａおよび半導体領域１３０３ｃに接して、ソース１３０８ａおよびドレイン１３０８ｂを有する。なお、このトランジスタにおけるチャネル幅を４０ｎｍとする。
【０３３６】
図１７（Ｂ）に示すトランジスタは、下地絶縁層１３０１と、酸化アルミニウムよりなる埋め込み絶縁物１３０２の上に形成され、半導体領域１３０３ａ、半導体領域１３０３ｃと、それらに挟まれた真性の半導体領域１３０３ｂと、幅３３ｎｍのゲート１３０５とゲート絶縁層１３０４と側壁絶縁物１３０６ａおよび側壁絶縁物１３０６ｂと絶縁物１３０７とソース１３０８ａおよびドレイン１３０８ｂを有する点で図１７（Ａ）に示すトランジスタと同じである。
【０３３７】
図１７（Ａ）に示すトランジスタと図１７（Ｂ）に示すトランジスタの相違点は、側壁絶縁物１３０６ａおよび側壁絶縁物１３０６ｂの下の半導体領域の導電型である。図１７（Ａ）に示すトランジスタでは、側壁絶縁物１３０６ａおよび側壁絶縁物１３０６ｂの下の半導体領域はｎ＋の導電型を呈する半導体領域１３０３ａおよび半導体領域１３０３ｃであるが、図１７（Ｂ）に示すトランジスタでは、真性の半導体領域１３０３ｂである。すなわち、半導体領域１３０３ａ（半導体領域１３０３ｃ）とゲート１３０５がＬｏｆｆだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Ｌｏｆｆをオフセット長という。図から明らかなように、オフセット長は、側壁絶縁物１３０６ａ（側壁絶縁物１３０６ｂ）の幅と同じである。
【０３３８】
その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ  Ｄｅｖｉｃｅを使用した。図１４は、図１７（Ａ）に示される構造のトランジスタのドレイン電流（Ｉｄ、実線）および移動度（μ、点線）のゲート電圧（Ｖｇ、ゲートとソースの電位差）依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧（ドレインとソースの電位差）を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
【０３３９】
図１４（Ａ）はゲート絶縁層の厚さを１５ｎｍとしたものであり、図１４（Ｂ）は１０ｎｍとしたものであり、図１４（Ｃ）は５ｎｍとしたものである。ゲート絶縁層が薄くなるほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。一方、移動度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。ゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１０μＡを超えることが示された。
【０３４０】
図１５は、図１７（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧Ｖｇ依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図１５（Ａ）はゲート絶縁層の厚さを１５ｎｍとしたものであり、図１５（Ｂ）は１０ｎｍとしたものであり、図１５（Ｃ）は５ｎｍとしたものである。
【０３４１】
また、図１６は、図１７（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図１６（Ａ）はゲート絶縁層の厚さを１５ｎｍとしたものであり、図１６（Ｂ）は１０ｎｍとしたものであり、図１６（Ｃ）は５ｎｍとしたものである。
【０３４２】
いずれもゲート絶縁層が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。
【０３４３】
なお、移動度μのピークは、図１４では８０ｃｍ２／Ｖｓ程度であるが、図１５では６０ｃｍ２／Ｖｓ程度、図１６では４０ｃｍ２／Ｖｓ程度と、オフセット長Ｌｏｆｆが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流にはオフセット長Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。また、いずれもゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１０μＡを超えることが示された。
【０３４４】
（実施の形態９）
本実施の形態では、酸化物半導体としてＩｎ−Ｓｎ−Ｚｎ系の酸化物を用いた絶縁ゲート型トランジスタについての実験結果等を説明する。
【０３４５】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタは、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成比で５ａｔｏｍｉｃ％以上含まれる元素をいう。
【０３４６】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧をプラスシフトさせ、ノーマリ・オフ化させることが可能となる。
【０３４７】
例えば、図１８（Ａ）〜（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とし、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍである酸化物半導体膜と、厚さ１００ｎｍのゲート絶縁層を用いたトランジスタの特性である。なお、Ｖｄは１０Ｖとした。
【０３４８】
図１８（Ａ）は基板を意図的に加熱せずにスパッタリング法でＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成したときのトランジスタ特性である。このとき電界効果移動度は１８．８ｃｍ２／Ｖｓｅｃが得られている。一方、基板を意図的に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成すると電界効果移動度を向上させることが可能となる。図１８（Ｂ）は基板を２００℃に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成したときのトランジスタ特性を示すが、電界効果移動度は３２．２ｃｍ２／Ｖｓｅｃが得られている。
【０３４９】
電界効果移動度は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成した後に熱処理をすることによって、さらに高めることができる。図１８（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を２００℃でスパッタリング成膜した後、６５０℃で熱処理をしたときのトランジスタ特性を示す。このとき電界効果移動度は３４．５ｃｍ２／Ｖｓｅｃが得られている。
【０３５０】
基板を意図的に加熱することでスパッタリング成膜中の水分が酸化物半導体膜中に取り込まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸化物半導体膜から水素や水酸基若しくは水分を放出させ除去することができ、上記のように電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には１００ｃｍ２／Ｖｓｅｃを超える電界効果移動度を実現することも可能になると推定される。
【０３５１】
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体に酸素イオンを注入し、熱処理により該酸化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はその後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。
【０３５２】
基板を意図的に加熱して成膜すること及び／又は成膜後に熱処理することの効果は、電界効果移動度の向上のみならず、トランジスタのノーマリ・オフ化を図ることにも寄与している。基板を意図的に加熱しないで形成されたＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトしてしまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトランジスタがノーマリ・オフとなる方向に動き、このような傾向は図１８（Ａ）と図１８（Ｂ）の対比からも確認することができる。
【０３５３】
なお、しきい値電圧はＩｎ、Ｓｎ及びＺｎの比率を変えることによっても制御することが可能であり、組成比としてＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることでトランジスタのノーマリ・オフ化を期待することができる。また、ターゲットの組成比をＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることで結晶性の高い酸化物半導体膜を得ることができる。
【０３５４】
意図的な基板加熱温度若しくは熱処理温度は、１５０℃以上、好ましくは２００℃以上、より好ましくは４００℃以上であり、より高温で成膜し或いは熱処理することでトランジスタのノーマリ・オフ化を図ることが可能となる。
【０３５５】
また、意図的に基板を加熱した成膜及び／又は成膜後に熱処理をすることで、ゲートバイアス・ストレスに対する安定性を高めることができる。例えば、２ＭＶ／ｃｍ、１５０℃、１時間印加の条件において、ドリフトがそれぞれ±１．５Ｖ未満、好ましくは１．０Ｖ未満を得ることができる。
【０３５６】
実際に、酸化物半導体膜成膜後に加熱処理を行っていない試料１と、６５０℃の加熱処理を行った試料２のトランジスタに対してＢＴ試験を行った。
【０３５７】
まず基板温度を２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を行った。次に、基板温度を１５０℃とし、Ｖｄを０．１Ｖとした。次に、ゲート絶縁層に印加される電界強度が２ＭＶ／ｃｍとなるようにＶｇに２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇを０Ｖとした。次に、基板温度２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ測定を行った。これをプラスＢＴ試験と呼ぶ。
【０３５８】
同様に、まず基板温度を２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を行った。次に、基板温度を１５０℃とし、Ｖｄを０．１Ｖとした。次に、ゲート絶縁層に印加される電界強度が−２ＭＶ／ｃｍとなるようにＶｇに−２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇを０Ｖとした。次に、基板温度２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ測定を行った。これをマイナスＢＴ試験と呼ぶ。
【０３５９】
試料１のプラスＢＴ試験の結果を図１９（Ａ）に、マイナスＢＴ試験の結果を図１９（Ｂ）に示す。また、試料２のプラスＢＴ試験の結果を図２０（Ａ）に、マイナスＢＴ試験の結果を図２０（Ｂ）に示す。
【０３６０】
試料１のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ１．８０Ｖおよび−０．４２Ｖであった。また、試料２のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ０．７９Ｖおよび０．７６Ｖであった。
試料１および試料２のいずれも、ＢＴ試験前後におけるしきい値電圧の変動が小さく、信頼性が高いことがわかる。
【０３６１】
熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、または減圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化・脱水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めることができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜に注入する方法を適用しても良い。
【０３６２】
酸化物半導体中及び積層される膜との界面には、酸素欠損による欠陥が生成されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間に存在する酸素であり、その酸素濃度が１×１０１６／ｃｍ３以上２×１０２０／ｃｍ３以下とすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませることができる。
【０３６３】
また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることで、より安定な酸化物半導体膜を得ることができる。例えば、組成比Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化物半導体膜は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）でハローパタンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させることができる。熱処理温度は任意であるが、例えば６５０℃の熱処理を行うことで、Ｘ線回折により明確な回折ピークを観測することができる。
【０３６４】
実際に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜のＸＲＤ分析を行った。ＸＲＤ分析には、Ｂｒｕｋｅｒ  ＡＸＳ社製Ｘ線回折装置Ｄ８  ＡＤＶＡＮＣＥを用い、Ｏｕｔ−ｏｆ−Ｐｌａｎｅ法で測定した。
【０３６５】
ＸＲＤ分析を行った試料として、試料Ａおよび試料Ｂを用意した。以下に試料Ａおよび試料Ｂの作製方法を説明する。
【０３６６】
脱水素化処理済みの石英基板上にＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を１００ｎｍの厚さで成膜した。
【０３６７】
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜は、スパッタリング装置を用い、酸素雰囲気で電力を１００Ｗ（ＤＣ）として成膜した。ターゲットは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いた。なお、成膜時の基板加熱温度は２００℃とした。このようにして作製した試料を試料Ａとした。
【０３６８】
次に、試料Ａと同様の方法で作製した試料に対し加熱処理を６５０℃の温度で行った。加熱処理は、はじめに窒素雰囲気で１時間の加熱処理を行い、温度を下げずに酸素雰囲気でさらに１時間の加熱処理を行っている。このようにして作製した試料を試料Ｂとした。
【０３６９】
図２１に試料Ａおよび試料ＢのＸＲＤスペクトルを示す。試料Ａでは、結晶由来のピークが観測されなかったが、試料Ｂでは、２θが３５ｄｅｇ近傍および３７ｄｅｇ〜３８ｄｅｇに結晶由来のピークが観測された。
【０３７０】
このように、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は成膜時に意図的に加熱すること及び／又は成膜後に熱処理することによりトランジスタの特性を向上させることができる。
【０３７１】
この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜中に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによってトランジスタのノーマリ・オフ化を図ることができ、酸化物半導体が高純度化されることによりオフ電流を１ａＡ／μｍ以下にすることができる。ここで、上記オフ電流値の単位は、チャネル幅１μｍあたりの電流値を示す。
【０３７２】
図２２に、トランジスタのオフ電流と測定時の基板温度（絶対温度）の逆数との関係を示す。ここでは、簡単のため測定時の基板温度の逆数に１０００を掛けた数値（１０００／Ｔ）を横軸としている。
【０３７３】
具体的には、図２２に示すように、基板温度が１２５℃の場合には１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下、８５℃の場合には１００ｚＡ／μｍ（１×１０−１９Ａ／μｍ）以下、室温（２７℃）の場合には１ｚＡ／μｍ（１×１０−２１Ａ／μｍ）以下にすることができる。好ましくは、１２５℃において０．１ａＡ／μｍ（１×１０−１９Ａ／μｍ）以下に、８５℃において１０ｚＡ／μｍ（１×１０−２０Ａ／μｍ）以下に、室温において０．１ｚＡ／μｍ（１×１０−２２Ａ／μｍ）以下にすることができる。これらのオフ電流値は、Ｓｉを半導体膜として用いたトランジスタに比べて、極めて低いものであることは明らかである。
【０３７４】
もっとも、酸化物半導体膜の成膜時に水素や水分が膜中に混入しないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図ることが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点−７０℃以下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は熱処理によって膜中の水分を除去することができるが、Ｉｎ、Ｇａ、Ｚｎを主成分とする酸化物半導体と比べて水分の放出温度が高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。
【０３７５】
また、酸化物半導体膜成膜後に６５０℃の加熱処理を行った試料のトランジスタにおいて、基板温度と電気的特性の関係について評価した。
【０３７６】
測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍ、Ｌｏｖが０μｍ、ｄＷが０μｍである。なお、Ｖｄは１０Ｖとした。なお、基板温度は−４０℃、−２５℃、２５℃、７５℃、１２５℃および１５０℃で行った。ここで、トランジスタにおいて、ゲート電極と一対の電極との重畳する幅をＬｏｖと呼び、酸化物半導体膜に対する一対の電極のはみ出しをｄＷと呼ぶ。
【０３７７】
図２３に、Ｉｄ（実線）および電界効果移動度（点線）のＶｇ依存性を示す。また、図２４（Ａ）に基板温度としきい値電圧の関係を、図２４（Ｂ）に基板温度と電界効果移動度の関係を示す。
【０３７８】
図２４（Ａ）より、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で１．０９Ｖ〜−０．２３Ｖであった。
【０３７９】
また、図２４（Ｂ）より、基板温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で３６ｃｍ２／Ｖｓ〜３２ｃｍ２／Ｖｓであった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。
【０３８０】
上記のようなＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタによれば、オフ電流を１ａＡ／μｍ以下に保ちつつ、電界効果移動度を３０ｃｍ２／Ｖｓｅｃ以上、好ましくは４０ｃｍ２／Ｖｓｅｃ以上、より好ましくは６０ｃｍ２／Ｖｓｅｃ以上とし、ＬＳＩで要求されるオン電流の値を満たすことができる。例えば、Ｌ／Ｗ＝３３ｎｍ／４０ｎｍのＦＥＴで、ゲート電圧２．７Ｖ、ドレイン電圧１．０Ｖのとき１２μＡ以上のオン電流を流すことができる。またトランジスタの動作に求められる温度範囲においても、十分な電気的特性を確保することができる。このような特性であれば、Ｓｉ半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することができる。
【実施例１】
【０３８１】
本実施例では、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜を酸化物半導体膜に用いたトランジスタの一例について、図２５などを用いて説明する。
【０３８２】
図２５は、コプラナー型であるトップゲート・トップコンタクト構造のトランジスタの上面図および断面図である。図２５（Ａ）にトランジスタの上面図を示す。また、図２５（Ｂ）に図２５（Ａ）の一点鎖線Ａ−Ｂに対応する断面Ａ−Ｂを示す。
【０３８３】
図２５（Ｂ）に示すトランジスタは、基板９６０と、基板９６０上に設けられた下地絶縁膜９６１と、下地絶縁膜９６１の周辺に設けられた保護絶縁膜９６２と、下地絶縁膜９６１および保護絶縁膜９６２上に設けられた高抵抗領域９６３ａおよび低抵抗領域９６３ｂを有する酸化物半導体膜９６３と、酸化物半導体膜９６３上に設けられたゲート絶縁層９６４と、ゲート絶縁層９６４を介して酸化物半導体膜９６３と重畳して設けられたゲート電極９６５と、ゲート電極９６５の側面と接して設けられた側壁絶縁膜９６６と、少なくとも低抵抗領域９６３ｂと接して設けられた一対の電極９６７と、少なくとも酸化物半導体膜９６３、ゲート電極９６５および一対の電極９６７を覆って設けられた層間絶縁膜９６８と、層間絶縁膜９６８に設けられた開口部を介して少なくとも一対の電極９６７の一方と接続して設けられた配線９６９と、を有する。
【０３８４】
なお、図示しないが、層間絶縁膜９６８および配線９６９を覆って設けられた保護膜を有していても構わない。該保護膜を設けることで、層間絶縁膜９６８の表面伝導に起因して生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減することができる。
【実施例２】
【０３８５】
本実施例では、上記とは異なるＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を酸化物半導体膜に用いたトランジスタの他の一例について示す。
【０３８６】
図２６は、本実施例で作製したトランジスタの構造を示す上面図および断面図である。図２６（Ａ）はトランジスタの上面図である。また、図２６（Ｂ）は図２６（Ａ）の一点鎖線Ａ−Ｂに対応する断面図である。
【０３８７】
図２６（Ｂ）に示すトランジスタは、基板９７０と、基板９７０上に設けられた下地絶縁膜９７１と、下地絶縁膜９７１上に設けられた酸化物半導体膜９７３と、酸化物半導体膜９７３と接する一対の電極９７６と、酸化物半導体膜９７３および一対の電極９７６上に設けられたゲート絶縁層９７４と、ゲート絶縁層９７４を介して酸化物半導体膜９７３と重畳して設けられたゲート電極９７５と、ゲート絶縁層９７４およびゲート電極９７５を覆って設けられた層間絶縁膜９７７と、層間絶縁膜９７７に設けられた開口部を介して一対の電極９７６と接続する配線９７８と、層間絶縁膜９７７および配線９７８を覆って設けられた保護膜９７９と、を有する。
【０３８８】
基板９７０としてはガラス基板を、下地絶縁膜９７１としては酸化シリコン膜を、酸化物半導体膜９７３としてはＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を、一対の電極９７６としてはタングステン膜を、ゲート絶縁層９７４としては酸化シリコン膜を、ゲート電極９７５としては窒化タンタル膜とタングステン膜との積層構造を、層間絶縁膜９７７としては酸化窒化シリコン膜とポリイミド膜との積層構造を、配線９７８としてはチタン膜、アルミニウム膜、チタン膜がこの順で形成された積層構造を、保護膜９７９としてはポリイミド膜を、それぞれ用いた。
【０３８９】
なお、図２６（Ａ）に示す構造のトランジスタにおいて、ゲート電極９７５と一対の電極９７６との重畳する幅をＬｏｖと呼ぶ。同様に、酸化物半導体膜９７３に対する一対の電極９７６のはみ出しをｄＷと呼ぶ。
【符号の説明】
【０３９０】
１０１    アンテナ
１０２    容量素子
１０３    受動素子
１０４    トランジスタ
１０５    記憶回路
１０６    整流回路
１３１    容量素子
１３２    アンテナ
２０１    トランジスタ
２０２    容量素子
３０１    トランジスタ
３０２    容量素子
３０３    トランジスタ
３０４    電子素子
４０１    トランジスタ
４０２    容量素子
４０３    トランジスタ
４０４    電子素子
４０５    容量素子
４０６    トランジスタ
６００＿Ａ    被素子形成層
６００＿Ｂ    被素子形成層
６００＿Ｃ    被素子形成層
６００＿Ｄ    被素子形成層
６０１＿Ａ    導電層
６０１＿Ｂ    導電層
６０１＿Ｃ    導電層
６０１＿Ｄ    導電層
６０２＿Ａ    絶縁層
６０２＿Ｂ    絶縁層
６０２＿Ｃ    絶縁層
６０２＿Ｄ    絶縁層
６０３＿Ａ    半導体層
６０３＿Ｂ    半導体層
６０３＿Ｃ    半導体層
６０３＿Ｄ    半導体層
６０４ａ＿Ｃ    領域
６０４ａ＿Ｄ    領域
６０４ｂ＿Ｃ    領域
６０４ｂ＿Ｄ    領域
６０５ａ＿Ａ    導電層
６０５ａ＿Ｂ    導電層
６０５ａ＿Ｃ    導電層
６０５ａ＿Ｄ    導電層
６０５ｂ＿Ａ    導電層
６０５ｂ＿Ｂ    導電層
６０５ｂ＿Ｃ    導電層
６０５ｂ＿Ｄ    導電層
６０６＿Ａ    絶縁層
６０６＿Ｂ    絶縁層
６０８＿Ａ    導電層
６０８＿Ｂ    導電層
７１１    アンテナ
７１２    容量素子
７１３    受動素子
７１４    トランジスタ
７１５    記憶回路
７１６    整流回路
７１７    電源回路
７１８    復調回路
７１９    記憶制御回路
７２０    メモリ
７２１    符号化回路
７２２    変調回路
９６０    基板
９６１    下地絶縁膜
９６２    保護絶縁膜
９６３    酸化物半導体膜
９６３ａ    高抵抗領域
９６３ｂ    低抵抗領域
９６４    ゲート絶縁層
９６５    ゲート電極
９６６    側壁絶縁膜
９６７    電極
９６８    層間絶縁膜
９６９    配線
９７０    基板
９７１    下地絶縁膜
９７３    酸化物半導体膜
９７４    ゲート絶縁層
９７５    ゲート電極
９７６    電極
９７７    層間絶縁膜
９７８    配線
９７９    保護膜
１００１ａ    筐体
１００１ｂ    筐体
１００２ａ    表示部
１００２ｂ    表示部
１００３ａ    側面
１００３ｂ    側面
１００４    筐体
１００５    表示部
１００６    軸部
１００７    側面
１２０１    無線送受信回路
１２０４    蓄電装置
１２０５    電源回路
１２０６    演算処理回路
１２０７    メモリ
１２０８    表示制御回路
１２０９    表示パネル
１３０１    下地絶縁層
１３０２    絶縁物
１３０３ａ    半導体領域
１３０３ｂ    半導体領域
１３０３ｃ    半導体領域
１３０４    ゲート絶縁層
１３０５    ゲート
１３０６ａ    側壁絶縁物
１３０６ｂ    側壁絶縁物
１３０７    絶縁物
１３０８ａ    ソース
１３０８ｂ    ドレイン
【図１】
0005933291.tif 000009
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
0005933291.tif 000018
【図１３】
0005933291.tif 000019
【図１４】
0005933291.tif 000020
【図１５】
0005933291.tif 000021
【図１６】
0005933291.tif 000022
【図１７】
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【図１８】
0005933291.tif 000024
【図１９】
0005933291.tif 000025
【図２０】
0005933291.tif 000026
【図２１】
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【図２２】
0005933291.tif 000028
【図２３】
0005933291.tif 000029
【図２４】
0005933291.tif 000030
【図２５】
0005933291.tif 000031
【図２６】
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【図１１】
0005933291.tif 000033
【図１２】
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