(57)【特許請求の範囲】
【請求項１】
第１領域に第１ゲート酸化膜を有する第１トランジスタが形成され、第２領域に前記第１ゲート酸化膜よりも薄い第２ゲート酸化膜を有する第２トランジスタが形成される半導体装置の製造方法であって、
シリコン基板の表面に、前記シリコン基板の表面に接する保護酸化膜を含む保護膜を形成する工程と、
前記第１領域において前記保護膜に第１開口を設けると共に、前記第２領域において前記保護膜に第２開口を設ける工程と、
前記シリコン基板をエッチングすることにより、それぞれ前記第１開口及び前記第２開口に通じる第１溝及び第２溝を、それぞれ前記第１領域及び前記第２領域に形成する工程と、
前記第１溝及び前記第２溝に埋め込み酸化膜を埋め込む工程と、
前記保護膜を除去する工程と、
前記第１領域の前記保護膜が除去された部分に前記第１ゲート酸化膜を形成する工程と、
前記第２領域の前記保護膜が除去された部分に前記第２ゲート酸化膜を形成する工程
とを備え、
前記第１溝及び前記第２溝を形成する工程において、
前記第１溝は、
前記シリコン基板の表面から延伸し、テーパーを有する第１テーパー部分と、
前記第１テーパー部分の底から延伸し、且つ、前記第１テーパー部分よりもテーパーが急峻な第１溝本体部分
とを含むように形成され、
前記第２溝は、
前記シリコン基板の表面から延伸し、テーパーを有する第２テーパー部分と、
前記第２テーパー部分の底から延伸し、且つ、前記第２テーパー部分よりもテーパーが急峻な第２溝本体部分
とを含むように形成されると共に、
前記第１溝及び前記第２溝は、前記第２テーパー部分と前記第２溝本体部分とが接する位置の深さが前記第１テーパー部分と前記第１溝本体部分とが接する位置の深さより浅くなるように形成される
半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法であって、
前記第１溝及び前記第２溝を形成する工程が、
前記第１テーパー部分を形成する工程と、
前記第１テーパー部分をレジストで覆った状態で前記第２テーパー部分を形成する工程と、
前記レジストを除去した後、前記第１溝本体部分及び前記第２溝本体部分を形成する工程
とを備える
半導体装置の製造方法。
【請求項３】
請求項１に記載の半導体装置の製造方法であって、
前記第１溝及び前記第２溝を形成する工程が、
前記シリコン基板をエッチングすることにより、前記第１テーパー部分を前記第１開口に通じるように形成すると共に、前記シリコン基板の表面から延伸し、テーパーを有する第３テーパー部分を前記第２開口に通じるように形成する工程と、
前記第１開口の内部において前記保護膜の側壁と前記第１テーパー部分とを覆う第１サイドウォールと、前記第２開口の内部において前記保護膜の側壁と前記第３テーパー部分とを覆う第２サイドウォールを形成する工程と、
前記第２サイドウォールの一部分をエッチングして、前記第３テーパー部分の底の近傍の領域において前記シリコン基板を露出させる工程と、
前記第１サイドウォール及び前記第２サイドウォールに対して前記シリコン基板が選択的にエッチングされる条件で前記シリコン基板をエッチングすることで、前記第３テーパー部分のうち前記第２サイドウォールに覆われている部分を前記第２テーパー部分として残存させながら前記第１溝及び前記第２溝を完成させる工程
とを備える
半導体装置の製造方法。
【請求項４】
請求項１乃至３のいずれかに記載の半導体装置の製造方法であって、
前記保護膜を除去する工程において、前記第１溝に埋め込まれた埋め込み酸化膜の角にディボッドが形成され、
前記第１テーパー部分と前記第１溝本体部分とが接する位置と前記ディボッドとの間の距離が、前記第１ゲート酸化膜の厚さよりも大きい
半導体装置の製造方法。
【請求項５】
請求項１乃至４のいずれかに記載の半導体装置の製造方法であって、
前記第１テーパー部分の深さが４５ｎｍ〜６５ｎｍであり、
前記第２テーパー部分の深さが１０ｎｍ〜３０ｎｍであり、
前記第１ゲート酸化膜の厚さが３０ｎｍ〜５０ｎｍであり、
前記第２ゲート酸化膜の厚さが２ｎｍ〜８ｎｍである
半導体装置の製造方法。
【請求項６】
シリコン基板と、
前記シリコン基板の第１領域に形成された第１溝と、
前記第１溝を埋め込む第１埋め込み酸化膜と、
前記シリコン基板の第２領域に形成された第２溝と、
前記第２溝を埋め込む第２埋め込み酸化膜と、
前記第１領域において前記第１溝に隣接して位置し、且つ、前記シリコン基板の表面に形成された第１ゲート酸化膜と、
前記第２領域において前記第２溝に隣接して位置し、且つ、前記シリコン基板の表面に形成された第２ゲート酸化膜と、
前記第１ゲート酸化膜の上に形成された第１ゲート電極と、
前記第２ゲート酸化膜の上に形成された第２ゲート電極
とを具備し、
前記第２ゲート酸化膜の厚さは前記第１ゲート酸化膜の厚さよりも薄く、
前記第１溝は、
前記シリコン基板の表面から延伸し、テーパーを有する第１テーパー部分と、
前記第１テーパー部分の底から延伸し、且つ、前記第１テーパー部分よりもテーパーが急峻な第１溝本体部分
とを含み、
前記第２溝は、
前記シリコン基板の表面から延伸し、テーパーを有する第２テーパー部分と、
前記第２テーパー部分の底から延伸し、且つ、前記第２テーパー部分よりもテーパーが急峻な第２溝本体部分
とを含み、
前記第２テーパー部分と前記第２溝本体部分とが接する位置の深さが前記第１テーパー部分と前記第１溝本体部分とが接する位置の深さより浅い
半導体装置。
【請求項７】
請求項６に記載の半導体装置であって、
前記第１埋め込み酸化膜の角にディボッドが形成され、
前記第１テーパー部分と前記第１溝本体部分とが接する位置と前記ディボッドとの間の距離が、前記第１ゲート酸化膜の厚さよりも大きい
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び半導体装置に関し、特に、高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタとが同一の半導体チップに集積化され、且つ、トレンチ分離が使用される半導体装置に関する。
【背景技術】
【０００２】
近年の半導体装置では、例えばＬＣＤ（liquid crystal display）ドライバ等のように、高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタが各々の領域に配置された構成を採用することがある。このような構成は、異なる電源電圧で動作する回路を一の半導体チップに集積化することを可能にする。
【０００３】
各高耐圧ＭＯＳトランジスタと各低耐圧ＭＯＳトランジスタは、素子間の電気的干渉をなくし各素子を独立して制御する必要がある。素子を電気的に分離する方法では、近年、微細化への対応手段として、基板に溝を形成し絶縁物を埋め込むトレンチ分離（shallow trench isolation: STI）が広く使用されている。トレンチ分離については、例えば、特開平１１−１５０１８０号公報（特許文献１）に開示されている。
【０００４】
このトレンチ分離を低耐圧ＭＯＳトランジスタばかりではなく、高耐圧ＭＯＳトランジスタの素子分離に適用すると、高耐圧を維持したまま素子間の分離巾の小さい素子分離を実現することができる長所がある。このため、高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタの両方についてトレンチ分離を素子分離に使用する構成は、ＬＣＤドライバなどの高耐圧ＣＭＯＳプロセスを使用する製品への適用が急速に進んでいる。高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタの両方についてトレンチ分離を素子分離に使用する構成については、例えば、特開２００６−２５３４９９号公報（特許文献２）に開示されている。
【０００５】
図１Ａ〜図１Ｃ、図２Ａ〜図２Ｃ、及び図３Ａ〜図３Ｃは、高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタの両方について、トレンチ分離を素子分離に使用する半導体装置の製造方法の一例を示している。図１Ａ〜図１Ｃ、図２Ａ〜図２Ｃ、及び図３Ａ〜図３Ｃの左図は、高耐圧ＭＯＳトランジスタが形成される高耐圧領域、右図は低耐圧ＭＯＳトランジスタが形成される低耐圧領域の構造を示している。なお、類似の製造方法は、上記の特許文献２にも開示されている。
【０００６】
当該製造方法では、図１Ａに図示されているように、まず、シリコン基板１０１の表面に熱酸化膜１０２及びシリコン窒化膜１０３が形成される。続いて、フォトリソグラフィー技術によってレジスト膜１０４が形成される。このレジスト膜１０４をマスクとして、熱酸化膜１０２及びシリコン窒化膜１０３をパターニングするとともに、引き続いて、シリコン基板１０１を浅くドライエッチングして浅溝１０５が形成される。この浅溝１０５の側壁は、後述のプロセスで形成されるトレンチの一部分となり、以下、テーパー部分１０５ａと呼ぶ。テーパー部分１０５ａは、所望のテーパー角（シリコン基板１０１の表面となす角度）を有するように形成される。テーパー部分１０５ａのテーパー角は、好ましくは４５度である。
【０００７】
続いて、図１Ｂに図示されているように、レジスト膜１０４の側壁、シリコン窒化膜１０３の側壁、及び熱酸化膜１０２の側壁を含む全面にデポジション膜１０６が形成される。デポジション膜１０６は、水素を含まないフルオロカーボンガス（例えば、Ｃ４Ｆ８）とＣＯガスの混合ガス中でプラズマを発生することで堆積される。更に、図１Ｃに図示されているように、シリコン基板１０１に対して異方性エッチングが行われ、トレンチ１０７が形成される。このとき、デポジション膜１０６がサイドウォールの役割を果たし、所望のテーパー角を持つテーパー部分１０５ａが保護される。ここで、トレンチ１０７の本体部分１０７ａのテーパー角は、テーパー部分１０５ａよりも急峻である（即ち、シリコン基板１０１の表面となす角度が大きい）。
【０００８】
次にレジスト膜１０４及びデポジション膜１０６を除去することにより、開口縁部のみにテーパー角が４５度のテーパー部分１０５ａが形成された形状を有するトレンチ１０７が得られる。続いて、図２Ａに図示されているように、次工程において丸め酸化が実施され、トレンチ１０７の内壁に熱酸化膜１０８が形成される。更に、トレンチ１０７に埋め込み酸化膜１０９が埋め込まれた後、シリコン窒化膜１０３をストッパーとして研磨処理が行われる。これにより、埋め込み酸化膜１０９の一部が除去され、残った埋め込み酸化膜１０９が所望の高さになるように追加エッチングが行われる。
【０００９】
更に、図２Ｂに図示されているように、シリコン窒化膜１０３とその下の熱酸化膜１０２を選択的に除去することで、所望のトレンチ分離構造が形成される。この時、トレンチ分離に使用される埋め込み酸化膜１０９には、シリコン窒化膜１０３の下の熱酸化膜１０２を除去するときにディボットと呼ばれる窪みが形成される。ディボットは、図２Ｂでは、符号１１０で示されている。ディボットが形成されることは、例えば、特開２００３−１３３５４９号公報（特許文献３）にも開示されている。
【００１０】
次に、図２Ｃに図示されているように、高耐圧ＭＯＳトランジスタを形成するために、熱酸化により厚いゲート酸化膜１１１が形成される。厚いゲート酸化膜１１１は、高耐圧領域、低耐圧領域の両方に形成される。
【００１１】
更に、図３Ａに図示されているように、低耐圧領域のみ厚いゲート酸化膜１１１が除去される。この厚いゲート酸化膜１１１を除去するときに低耐圧領域のディボット１１０はさらに拡大する。図３Ａにおいては、拡大したディボットが符号１１０ａで示されている。その後、図３Ｂに図示されているように、低耐圧ＭＯＳトランジスタ用の薄いゲート酸化膜１１２が形成される。
【００１２】
続いて、図３Ｃに図示されているように、上記の厚いゲート酸化膜と薄いゲート酸化膜の上にゲ−ト電極が形成される。更に、ソース／ドレイン注入など、ＭＯＳトランジスタを形成するために行われる工程を経て、高耐圧領域及び低耐圧領域に、それぞれ、高耐圧ＭＯＳトランジス及び低電圧ＭＯＳトランジスタが形成される。
【００１３】
図４は、形成された高耐圧ＭＯＳトランジスタの構造を示す平面図であり、図５は、図４のＩ−Ｉ’断面における高耐圧ＭＯＳトランジスタの構造を示す断面図である。図４に図示されているように、活性領域１１４を横断するようにゲート電極１１３が形成されると共に、活性領域１１４を取り囲むように素子分離領域１１５が形成される。素子分離領域１１５には、上述の熱酸化膜１０８及び埋め込み酸化膜１０９が形成される。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開平１１−１５０１８０号公報
【特許文献２】特開２００６−２５３４９９号公報
【特許文献３】特開２００３−１３３５４９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
しかしながら、発明者の検討によれば、図１Ａ〜図１Ｃ、図２Ａ〜図２Ｃ、及び図３Ａ〜図３Ｃに記載された半導体装置の製造方法では、高耐圧ＭＯＳトランジスタと低電圧ＭＯＳトランジスタとの両方について、良好な特性を確保することが難しい。特に、テーパー部分１０５ａの深さ（即ち、浅溝１０５の深さ）の最適化が困難である。以下では、テーパー部分１０５ａの深さの最適化の困難性について議論する。
【００１６】
図５を参照して、高耐圧ＭＯＳトランジスタにおいては、テーパー部分１０５ａのテーパー角によりゲート電界が緩和される。その一方で、テーパー角が変化する位置、即ち、テーパー部分１０５ａと本体部分１０７ａとの接合位置にも電界が集中する。この接合位置とディボット１１０の底部との距離Ｌを十分確保することがゲート耐圧を確保するには必要で、つまりテーパー部分１０５ａを一定の深さ以上深く（例えば、厚いゲート酸化膜１１１の厚さＴｏｘと同程度）形成しなければならない。図５においては、テーパー部分１０５ａの深さがｄＴＡＰＥＲとして図示されている。
【００１７】
図６のグラフは、ゲート酸化膜１１１の膜厚が３０ｎｍである高耐圧ＭＯＳトランジスタのゲート耐圧の信頼性を評したＴＤＤＢ（time dependent dielectric breakdown）の評価結果である。ＴＤＤＢ評価は、３つのテーパー部分１０５ａの深さｄＴＡＰＥＲ（浅溝１０５の深さ）：１５ｎｍ、３０ｎｍ及び４５ｎｍについて行われている。図６のグラフには、ゲート酸化膜１１１に一定電界（−１０ｍｖ／ｃｍ）を印加して破壊する時間がワイブルプロットの形式でプロットされている。
【００１８】
テーパー部分１０５ａの深さｄＴＡＰＥＲが１５ｎｍである場合には、ＭＯＳトランジスタの早期破壊が発生している。破壊時間がワイブルプロットにおいて直線に乗らないのは、破壊箇所がゲート酸化膜１１１にあるのではなく、トレンチ１０７に埋め込まれた酸化膜（熱酸化膜１０８及び／又は埋め込み酸化膜１０９）での絶縁耐圧の低下によるものであることを示唆している。
【００１９】
一方、図７のグラフは、ゲート酸化膜１１１の膜厚が４５ｎｍの時のＴＤＤＢ評価結果である。テーパー部分１０５ａの深さｄＴＡＰＥＲが４５ｎｍでは良好な結果が得られているが、テーパー部分１０５ａの深さｄＴＡＰＥＲが３０ｎｍ、１５ｎｍの場合には、トレンチ１０７に埋め込まれた酸化膜の絶縁耐圧の劣化により破壊時間が早いものが発生している。これは、素子信頼性の確保の観点からは好ましくない。
【００２０】
以上の結果は、高耐圧ＭＯＳトランジスタについては、テーパー部分１０５ａの深さｄＴＡＰＥＲが少なくとも３０ｎｍ以上、場合によっては４５ｎｍ以上必要であることを示している。
【００２１】
その一方で、以下に議論されるように、低耐圧ＭＯＳトランジスタの特性を良好にするためには、テーパー部分１０５ａの深さｄＴＡＰＥＲが浅いことが必要である。上述のように、低耐圧領域では、高圧ＭＯＳトランジスタ用の厚いゲート酸化膜１１１を除去した後、低耐圧ＭＯＳトランジスタ用の薄いゲート酸化膜１１２が形成される。厚いゲート酸化膜１１１の除去の際、図８Ａから理解されるように、熱酸化膜１０８のうち、テーパー角が小さいテーパー部分１０５ａに形成された部分は、テーパー角が大きい（急峻である）本体部分１０７ａに形成された部分よりも除去されやすい。このため、トレンチ１０７の開口付近に位置するテーパー部分１０５ａにおいて、シリコン基板１０１が露出されてしまう。引き続いて薄いゲート酸化膜１１２を形成し、この薄いゲート酸化膜１１２の上にゲート電極１１３を形成すると、図８Ｂに図示されているように、テーパー部分１０５ａが薄いゲート酸化膜１１２で覆われた低電圧ＭＯＳトランジスタが形成される。
【００２２】
このようにして形成された低圧ＭＯＳトランジスタでは、シリコン基板１０１の表面のうちのテーパー部分１０５ａに位置する部分においてサブチャンネル１１６が形成される。サブチャンネル１１６が形成されると、ドレイン電流−ゲート電圧特性（Ｉｄ−Ｖｇ特性）にハンプ特性が発生するという問題がある。図９は、上述の製造方法で作成された低耐圧ＭＯＳトランジスタのＩｄ−Ｖｇ特性の例を示しており、破線は、テーパー部分１０５ａの深さが３０ｎｍである場合のＩｄ−Ｖｇ特性、実線は、４５ｎｍである場合のＩｄ−Ｖｇ特性を示している。サブチャンネル１１６の形成を防止するには、テーパー角が緩やかなテーパー部分１０５ａを（可能な範囲で）浅くすることが必要になる。実際の実験結果からは、サブチャンネル１１６の形成によるＩｄ−Ｖｇ特性の影響を無くすためには、テーパー部分１０５ａの深さを３０ｎｍ程度又はそれ以下とすることが必要であった。
【００２３】
上記の結果は、高耐圧ＭＯＳトランジスタのＴＤＤＢ特性の観点からはテーパー部分１０５ａの深さｄＴＡＰＥＲが少なくとも３０ｎｍ以上に設定する必要がある一方で、低耐圧ＭＯＳトランジスタにハンプ特性の観点からはテーパー部分１０５ａの深さｄＴＡＰＥＲを３０ｎｍ程度又はそれ以下とする必要があることを意味している。このように、上述の製造方法では、テーパー部分１０５ａの深さｄＴＡＰＥＲの最適化を行っても、高耐圧ＭＯＳトランジスタと低電圧ＭＯＳトランジスタとの両方について、良好な特性を得ることが難しい。
【００２４】
したがって、本発明の目的は、高耐圧ＭＯＳトランジスタと低電圧ＭＯＳトランジスタとの両方について良好な特性を得るための技術を提供することにある。
【課題を解決するための手段】
【００２５】
本発明の一の観点では、第１領域に第１ゲート酸化膜を有する第１トランジスタが形成され、第２領域に第１ゲート酸化膜よりも薄い第２ゲート酸化膜を有する第２トランジスタが形成される半導体装置の製造方法が提供される。当該半導体装置の製造方法は、シリコン基板の表面に、シリコン基板の表面に接する保護酸化膜を含む保護膜を形成する工程と、第１領域において保護膜に第１開口を設けると共に、第２領域において保護膜に第２開口を設ける工程と、シリコン基板をエッチングすることにより、それぞれ第１開口及び第２開口に通じる第１溝及び第２溝を形成する工程と、第１溝及び第２溝に埋め込み酸化膜を埋め込む工程と、保護膜を除去する工程と、第１領域の保護膜が除去された部分に第１ゲート酸化膜を形成する工程と、第２領域の保護膜が除去された部分に第２ゲート酸化膜を形成する工程とを備えている。第１溝は、シリコン基板の表面から延伸し、テーパーを有する第１テーパー部分と、第１テーパー部分の底から延伸し、且つ、第１テーパー部分よりもテーパーが急峻な第１溝本体部分とを含む。第２溝は、シリコン基板の表面から延伸し、テーパーを有する第２テーパー部分と、２テーパー部分の底から延伸し、且つ、第２テーパー部分よりもテーパーが急峻な第２溝本体部分とを含む。第２テーパー部分と第２溝本体部分とが接する位置の深さが第１テーパー部分と第１溝本体部分とが接する位置の深さより浅い。
【００２６】
本発明の他の観点では、シリコン基板と、シリコン基板の第１領域に形成された第１溝と、第１溝を埋め込む第１埋め込み酸化膜と、シリコン基板の第２領域に形成された第２溝と、第２溝を埋め込む第２埋め込み酸化膜と、第１領域において第１溝に隣接して位置し、且つ、シリコン基板の表面に形成された第１ゲート酸化膜と、第２領域において第２溝に隣接して位置し、且つ、シリコン基板の表面に形成された第２ゲート酸化膜と、第１ゲート酸化膜の上に形成された第１ゲート電極と、第２ゲート酸化膜の上に形成された第２ゲート電極とを具備する。第２ゲート酸化膜の厚さは第１ゲート酸化膜の厚さよりも薄い。第１溝は、シリコン基板の表面から延伸し、テーパーを有する第１テーパー部分と、第１テーパー部分の底から延伸し、且つ、第１テーパー部分よりもテーパーが急峻な第１溝本体部分とを含む。第２溝は、シリコン基板の表面から延伸し、テーパーを有する第２テーパー部分と、第２テーパー部分の底から延伸し、且つ、第２テーパー部分よりもテーパーが急峻な第２溝本体部分とを含む。第２テーパー部分と第２溝本体部分とが接する位置の深さが第１テーパー部分と第１溝本体部分とが接する位置の深さより浅い。
【発明の効果】
【００２７】
本発明によれば、高耐圧ＭＯＳトランジスタと低電圧ＭＯＳトランジスタとの両方について良好な特性を得るための技術を提供することができる。
【図面の簡単な説明】
【００２８】
【図１Ａ】高耐圧ＭＯＳトランジスタと低電圧ＭＯＳトランジスタとを備える半導体装置の製造方法の例を示す断面図である。
【図１Ｂ】高耐圧ＭＯＳトランジスタと低電圧ＭＯＳトランジスタとを備える半導体装置の製造方法の例を示す断面図である。
【図１Ｃ】高耐圧ＭＯＳトランジスタと低電圧ＭＯＳトランジスタとを備える半導体装置の製造方法の例を示す断面図である。
【図２Ａ】高耐圧ＭＯＳトランジスタと低電圧ＭＯＳトランジスタとを備える半導体装置の製造方法の例を示す断面図である。
【図２Ｂ】高耐圧ＭＯＳトランジスタと低電圧ＭＯＳトランジスタとを備える半導体装置の製造方法の例を示す断面図である。
【図２Ｃ】高耐圧ＭＯＳトランジスタと低電圧ＭＯＳトランジスタとを備える半導体装置の製造方法の例を示す断面図である。
【図３Ａ】高耐圧ＭＯＳトランジスタと低電圧ＭＯＳトランジスタとを備える半導体装置の製造方法の例を示す断面図である。
【図３Ｂ】高耐圧ＭＯＳトランジスタと低電圧ＭＯＳトランジスタとを備える半導体装置の製造方法の例を示す断面図である。
【図３Ｃ】高耐圧ＭＯＳトランジスタと低電圧ＭＯＳトランジスタとを備える半導体装置の製造方法の例を示す断面図である。
【図４】高耐圧ＭＯＳトランジスタの構造を示す平面図である。
【図５】高耐圧ＭＯＳトランジスタの構造を示す断面図である。
【図６】浅溝（テーパー部分）の深さが１５ｎｍ、３０ｎｍ、４５ｎｍでゲート酸化膜厚が３０ｎｍである高耐圧ＭＯＳトランジスタのＴＤＤＢ評価結果を示すグラフである。
【図７】浅溝（テーパー部分）の深さが１５ｎｍ、３０ｎｍ、４５ｎｍでゲート酸化膜厚が４５ｎｍである高耐圧ＭＯＳトランジスタのＴＤＤＢ評価結果である。
【図８Ａ】低耐圧ＭＯＳトランジスタのトレンチのテーパー部分の構造を示す断面図である。
【図８Ｂ】低耐圧ＭＯＳトランジスタのトレンチのテーパー部分に形成されるサブチャンネルを示す断面図である。
【図９】浅溝（テーパー部分）の深さが３０ｎｍ、４５ｎｍでゲート酸化膜厚が８ｎｍである低耐圧ＭＯＳトランジスタのハンプ特性を示すＩｄ−Ｖｇ曲線を示すグラフである。
【図１０Ａ】本発明の第１の実施形態の半導体装置の製造方法を示す断面図である。
【図１０Ｂ】本発明の第１の実施形態の半導体装置の製造方法を示す断面図である。
【図１０Ｃ】本発明の第１の実施形態の半導体装置の製造方法を示す断面図である。
【図１１Ａ】本発明の第１の実施形態の半導体装置の製造方法を示す断面図である。
【図１１Ｂ】本発明の第１の実施形態の半導体装置の製造方法を示す断面図である。
【図１１Ｃ】本発明の第１の実施形態の半導体装置の製造方法を示す断面図である。
【図１２】本発明の第１の実施形態の半導体装置の製造方法を示す断面図である。
【図１３】第１の実施形態における高耐圧ＭＯＳトランジスタの構造を示す平面図である。
【図１４】図１３のＩ−Ｉ’断面における高耐圧ＭＯＳトランジスタの構造を示す断面図である。
【図１５】図１３のＩＩ−ＩＩ’断面における高耐圧ＭＯＳトランジスタの構造を示す断面図である。
【図１６】第１の実施形態における低耐圧ＭＯＳトランジスタの構造を示す平面図である。
【図１７】図１６のＩ−Ｉ’断面における低耐圧ＭＯＳトランジスタの構造を示す断面図である。
【図１８】図１６のＩＩ−ＩＩ’断面における低耐圧ＭＯＳトランジスタの構造を示す断面図である。
【図１９Ａ】本発明の第２の実施形態の半導体装置の製造方法を示す断面図である。
【図１９Ｂ】本発明の第２の実施形態の半導体装置の製造方法を示す断面図である。
【図１９Ｃ】本発明の第２の実施形態の半導体装置の製造方法を示す断面図である。
【図２０Ａ】本発明の第２の実施形態の半導体装置の製造方法を示す断面図である。
【図２０Ｂ】本発明の第２の実施形態の半導体装置の製造方法を示す断面図である。
【図２１】本発明の半導体装置の製造方法により形成された高耐圧ＭＯＳトランジスタ及び低耐圧トランジスタが適用される液晶表示ドライバの構成の例を示すブロック図である。
【発明を実施するための形態】
【００２９】
（第１の実施形態）
図１０Ａ〜図１０Ｃ、図１１Ａ〜図１１Ｃ、及び図１２は、本発明の第１の実施形態の半導体装置の製造方法を示す断面図である。本実施形態の半導体装置の製造方法の一つの特徴は、例えば図１１Ｃに図示されているように、高耐圧領域（高耐圧ＭＯＳトランジスタが形成される領域）に形成されるトレンチ１１の上端近辺のテーパー部分５ａの深さが相対的に深く、低耐圧領域（低耐圧ＭＯＳトランジスタが形成される領域）に形成されるトレンチ１２の上端近辺のテーパー部分８ａの深さが相対的に浅く形成されることにある。これにより、高耐圧ＭＯＳトランジスタにおいてディボットの底部における酸化膜の厚さを増大させると共に、低耐圧ＭＯＳトランジスタにおけるサブチャンネルの形成を抑制する。以下、第１の実施形態の半導体装置及びその製造方法について詳細に説明する。
【００３０】
図１０Ａを参照して、まず、単結晶のシリコン基板１の表面に、約８５０℃での熱酸化により、膜厚１０ｎｍ程度の熱酸化膜２が形成される。その熱酸化膜２の上にＣＶＤ（Chemical Vapor Deposition）法で膜厚１６０ｎｍ程度のシリコン窒化膜３が堆積される。熱酸化膜２及びシリコン窒化膜３は、シリコン基板１を保護する保護膜として機能する。
【００３１】
続いて、図１０Ｂに示されているように、フォトレジスト（図示されない）をマスクにしたドライエッチングにより、高耐圧領域の所定部位の熱酸化膜２及びシリコン窒化膜３が除去されてシリコン基板１の一部分を露出する開口が形成される。更に、シリコン基板１の該開口で露出された部分を浅くドライエッチングすることで浅溝５が４５ｎｍの深さで形成される。この浅溝５は、好ましくは、その側壁のテーパー角（シリコン基板面と水平面とでなす角度）が４５度となるように形成される。浅溝５の側壁は、後の工程で高耐圧領域に作成されるトレンチの上端近辺に形成されるテーパー部分となり、以下では、符号５ａで示される。更に、フォトレジストを除去した後、ＣＶＤ法により酸化膜４が膜厚７０ｎｍで全面に成長される。
【００３２】
次に、図１０Ｃに示されているように、ドライエッチングにより、酸化膜４が、浅溝５の底部５ｂにおいてシリコン基板１が露出するまでエッチバックされる。以上の工程により、高耐圧トランジス形成領域にのみ浅溝５とサイドウォール６とが形成される。
【００３３】
続いて、図１１Ａに示されているように、高耐圧領域がレジスト膜７で覆われた状態で、低耐圧領域の所望の領域をパターンニングすることで、シリコン基板１の一部分を露出する開口が形成される。更に、シリコン基板１の該開口で露出された部分を浅くドライエッチングすることで、深さ３０ｎｍの浅溝８が、低耐圧領域のみに選択的に形成される。浅溝８の側壁は、後の工程で低耐圧領域に作成されるトレンチの上端近辺に形成されるテーパー部分となり、以下では、符号８ａで示される。
【００３４】
続いて、図１１Ｂに図示されているように、レジスト膜７を除去した後、ＣＶＤ法により膜厚３０ｎｍの酸化膜が全面に成長され、更にドライエッチングにより、該酸化膜が、浅溝８の底部８ｂでシリコン基板１が露出するまでエッチバックされる。以上の工程により、サイドウォール９が低耐圧領域にのみ形成される。
【００３５】
次に、図１１Ｃに図示されているように、シリコン基板１の露出している部分に対して異方性エッチングが実施され、高耐圧領域にはトレンチ１１が、低耐圧領域にはトレンチ１２が形成される。トレンチ１１の本体部分１１ａ及びトレンチ１２の本体部分１２ａのテーパー角は、テーパー部分５ａ、８ａよりも急峻である（即ち、シリコン基板１の表面となす角度が大きい）。トレンチ１１の本体部分１１ａ及びトレンチ１２の本体部分１２ａの深さは、一実施形態では、８００ｎｍである。
【００３６】
更に図１２を参照して、以上のような方法によりトレンチ１１、１２が形成された後、サイドウォール６、９がウェットエッチングで除去される。続いて、丸め酸化によってトレンチ１１、１２に膜厚２０ｎｍの熱酸化膜１３が形成され、更に、埋め込み酸化膜１４がトレンチ１１、１２に埋め込まれる。続いて、シリコン窒化膜３をストッパーとして研磨処理が行われた後、埋め込み酸化膜１４が所望の高さになるように、追加エッチングが実施される。次にシリコン窒化膜３とその下の熱酸化膜２が除去された後、高耐圧ＭＯＳトランジスタを形成するための膜厚４５ｎｍの厚いゲート酸化膜１５が高耐圧領域に形成される。次に低耐圧領域のみ厚いゲート酸化膜１５が除去された後、低耐圧ＭＯＳトランジスタ用の膜厚８ｎｍの薄いゲート酸化膜１６が形成される。次に厚いゲート酸化膜１５と薄いゲート酸化膜１６の上にゲート電極１７が形成される。
【００３７】
更に、ソース／ドレイン注入等のＭＯＳトランジスタを形成するために行われる工程を経て、高耐圧領域及び低耐圧領域に、それぞれ高耐圧ＭＯＳトランジス及び低電圧ＭＯＳトランジスタが形成される。
【００３８】
図１３は、本実施形態の半導体装置の製造方法で形成された高耐圧ＭＯＳトランジスタの構造を示す平面図であり、図１４は、図１３のＩ−Ｉ’断面における高耐圧ＭＯＳトランジスタの構造を示す断面図であり、図１５は、図１３のＩＩ−ＩＩ’断面における高耐圧ＭＯＳトランジスタの構造を示す断面図である。図１３に図示されているように、活性領域１８を横断するようにゲート電極１７が形成されると共に、活性領域１８を取り囲むように素子分離領域１９が形成される。素子分離領域１９には、上述の熱酸化膜１３及び埋め込み酸化膜１４が形成される。
【００３９】
図１５に図示されているように、ＩＩ−ＩＩ’断面においては、本実施形態の製造方法で形成された高耐圧ＭＯＳトランジスタは、トレンチ分離を採用した一般的な高耐圧ＭＯＳトランジスタと同様の構造を有している。活性領域１８にはＤＤＤ（double diffused drain）２２が形成されると共に、ソース・ドレイン領域２３が形成される。チャネル領域（シリコン基板１の表面部のうちＤＤＤ２２の間にある部分）を被覆するように厚いゲート酸化膜１５が形成され、そのゲート酸化膜１５の上にゲート電極１７が形成される。
【００４０】
一方、図１４に図示されているように、Ｉ−Ｉ’断面においては、本実施形態の製造方法で形成された高耐圧ＭＯＳトランジスタは、以下に述べられるように、高い耐圧を有するように形成される。本実施形態の製造方法によれば、埋め込み酸化膜１４の角にディボット２０が形成される。ただし、ディボット２０は、テーパー部分５ａと本体部分１１ａとの接合位置とディボット２０の底部との距離Ｌが、ゲート酸化膜１５の厚さＴｏｘよりも大きくなるように形成される。これにより、高い耐圧を有する高耐圧ＭＯＳトランジスタを形成できる。
【００４１】
このような構造を実現するためには、ゲート酸化膜１５の厚さを３０ｎｍ〜５０ｎｍに選択し、テーパー部分５ａの深さｄＴＡＰＥＲを４５ｎｍ〜６５ｎｍに選択することが好適である。ゲート酸化膜１５の厚さとテーパー部分５ａの深さｄＴＡＰＥＲをこのように選択することで、より確実に、ディボット２０の底部とシリコン基板１の距離Ｌをゲート酸化膜１５の厚さＴｏｘよりも大きくすることができる。
【００４２】
また、図１６は、低耐圧ＭＯＳトランジスタの構造を示す平面図であり、図１７は、図１６のＩ−Ｉ’断面における低耐圧ＭＯＳトランジスタの構造を示す断面図であり、図１８は、図１６のＩＩ−ＩＩ’断面における低耐圧ＭＯＳトランジスタの構造を示す断面図である。図１６に図示されているように、活性領域１８を横断するようにゲート電極１７が形成されると共に、活性領域１８を取り囲むように素子分離領域１９が形成される。素子分離領域１９には、上述の熱酸化膜１３及び埋め込み酸化膜１４が形成される。
【００４３】
図１８に図示されているように、ＩＩ−ＩＩ’断面においては、本実施形態の製造方法で形成された低耐圧ＭＯＳトランジスタは、トレンチ分離を採用した一般的なＭＯＳトランジスタと同様の構造を有している。活性領域１８にはＬＤＤ（lightly-doped drain）２４が形成されると共に、ソース・ドレイン領域２５が形成される。チャネル領域（シリコン基板１の表面部のうちＬＤＤ２４の間にある部分）を被覆するように薄いゲート酸化膜１６が形成され、そのゲート酸化膜１６の上にゲート電極１７が形成される。
【００４４】
一方、図１７に図示されているように、Ｉ−Ｉ’断面においては、トレンチ１２のテーパー部分８ａの深さが浅いため、テーパー部分８ａにサブチャンネルが形成されてもその幅を狭くすることができ、サブチャンネルの影響を低減できる。これにより、ハンプ特性の発生を抑制することができる。
【００４５】
以上に説明されているように、本実施形態の半導体装置の製造工程によれば、高耐圧領域ではトレンチ１１の上端近辺のテーパー部分５ａの深さが相対的に深く、低耐圧領域ではトレンチ１２の上端近辺のテーパー部分８ａの深さが相対的に浅い半導体装置を製造することができる。これにより、高耐圧ＭＯＳトランジスタのゲート耐圧を十分確保する一方で、ハンプ特性の発生を抑制した低耐圧ＭＯＳトランジスタを実現することができる。
【００４６】
（第２の実施形態）
図１９Ａ〜図１９Ｃ、及び、図２０Ａ〜図２０Ｂは、本発明の第２の実施形態の半導体装置の製造方法を示す断面図である。第２の実施形態においても、第１の実施形態と同様に、高耐圧領域ではトレンチの上端近辺のテーパー部分の深さが相対的に深く、低耐圧領域ではトレンチの上端近辺のテーパー部分の深さが相対的に浅い半導体装置が製造される。ただし、第２の実施形態では、トレンチを形成する工程が第１の実施形態と異なっている。以下、第２の実施形態の半導体装置の製造方法を詳細に説明する。
【００４７】
図１９Ａを参照して、まず、単結晶のシリコン基板３１の表面に、約８５０℃での熱酸化によって膜厚１０ｎｍ程度の熱酸化膜３２が形成され、その後、熱酸化膜２の上にＣＶＤ法で膜厚１６０ｎｍ程度のシリコン窒化膜３３が堆積される。その上に膜厚４０ｎｍの酸化膜３４がＣＶＤ法で形成される。
【００４８】
次に、図１９Ｂに図示されているように、フォトレジストをマスクにしたドライエッチングで、所定の部位の酸化膜４、シリコン窒化膜３３及び熱酸化膜３２が除去されてシリコン基板１の一部分を露出する開口が形成される。更に、シリコン基板３１の該開口で露出された部分を浅くドライエッチングすることで、浅溝３６が４０ｎｍの深さで形成される。この浅溝３６は、好ましくは、その側壁のテーパー角（シリコン基板面と水平面とでなす角度）が４５度となるように形成される。後述されるように、浅溝３６の側壁は、高耐圧領域においてはトレンチの上端近辺に形成されるテーパー部分となり、低耐圧領域においてはテーパー部分の一部となる。以下においては、浅溝３６の側壁をテーパー部分３６ａと記載する。更に、フォトレジストを除去した後、ＣＶＤ法により膜厚７０ｎｍの酸化膜３５が全面に成長される。
【００４９】
次に、図１９Ｃに図示されているように、ドライエッチングにより、酸化膜３５が、浅溝３６の底面３６ｂにおいてシリコン基板３１が露出するまでエッチバックされる。これによりサイドウォール３７が形成される。
【００５０】
次に、図２０Ａに図示されているように、高耐圧領域のみがレジスト膜３８で覆われた状態で、低耐圧領域に対して酸化膜がエッチングされる条件でのエッチバックが追加される。このエッチバックは、シリコン窒化膜３３の上の酸化膜３５が除去されるように行われる。これにより、低耐圧領域のサイドウォール３７のみ幅が小さくなり、低耐圧領域においてはテーパー部分３６ａの一部が露出することになる。幅が小さくされた低耐圧領域のサイドウォールは、図２０Ａでは、符号３７ａで示されている。
【００５１】
続いて、図２０Ｂに図示されているように、レジスト膜３８を除去した後、異方性エッチングが行われ、高耐圧領域にはトレンチ３９が、低耐圧領域にはトレンチ４０が形成される。トレンチ３９の本体部分３９ａ及びトレンチ４０の本体部分４０ａのテーパー角は、テーパー部分３６ａよりも急峻である（即ち、シリコン基板１の表面となす角度が大きい）。このとき、低耐圧領域においては、テーパー部分３６ａの露出している部分においてシリコン基板３１がエッチングされ、これにより、本体部分４０ａに接合するテーパー部分４０ｂが形成される。トレンチ３９の本体部分３９ａ及びトレンチ４０の本体部分４０ａの深さは、一実施形態では、８００ｎｍである。このようにして、高耐圧領域ではトレンチ３９の上端近辺のテーパー部分３６ａの深さが相対的に深くなるようにトレンチ３９が形成され、低耐圧領域ではトレンチ４０の上端近辺のテーパー部分４０ｂの深さが相対的に浅くなるようにトレンチ４０が形成される。
【００５２】
以上のような工程によりトレンチ３９、４０が形成された後、シリコン窒化膜３３の上の酸化膜３４とサイドウォール３７（３７ａ）がウェットエッチングで除去される。その後、第１の実施形態と同様の工程により、トレンチ３９、４０の内壁への熱酸化膜の形成、埋め込み酸化膜の形成、埋め込み酸化膜の追加エッチング、高耐圧領域への厚いゲート酸化膜の形成、低耐圧領域への薄いゲート酸化膜の形成、及び、ゲート電極の形成が行われる。更に、ソース／ドレイン注入等のＭＯＳトランジスタを形成するために行われる工程を経て、高耐圧領域及び低耐圧領域に、それぞれ、高耐圧ＭＯＳトランジス及び低電圧ＭＯＳトランジスタが形成される。形成された高耐圧ＭＯＳトランジス及び低電圧ＭＯＳトランジスタの構造は、第１の実施形態と同一である。
【００５３】
第２の実施形態の半導体装置の製造方法においても、高耐圧領域ではトレンチ３９の上端近辺のテーパー部分３６ａの深さが相対的に深く、低耐圧領域ではトレンチ４０の上端近辺のテーパー部分４０ｂの深さが相対的に浅い半導体装置を製造することができる。これにより、高耐圧ＭＯＳトランジスタのゲート耐圧を十分確保する一方で、ハンプ特性の発生を抑制した低耐圧ＭＯＳトランジスタを実現することができる。
【００５４】
更に、第２の実施形態の半導体装置の製造方法では、浅溝３６が高耐圧領域と低耐圧領域の両方に同時に形成されるので、第１の実施形態よりも工程数を少なくできる利点がある。
【００５５】
上述の実施形態の製造方法で製造された高耐圧ＭＯＳトランジスタ及び低耐圧ＭＯＳトランジスタは、様々な製品に応用できる。一実施形態では、上述の実施形態の半導体装置の製造方法が、ＬＣＤドライバの製造に適用される。
【００５６】
図２１は、そのようなＬＣＤドライバ５０の構成の例である。図２１のＬＣＤドライバ５０は、カラーのＬＣＤパネルを駆動するように構成されており、クロック入力バッファ５１と、画像信号入力バッファ５２Ｒ、５２Ｇ、５２Ｂと、シリアルパラレルコンバータ５３Ｒ、５３Ｇ、５３Ｂと、シフトレジスタ５４と、フリップフロップ回路５５と、ラッチ回路５６と、ＤＡコンバータ５７と、出力アンプ５８とを備えている。
【００５７】
クロック入力バッファ５１、及び、画像信号入力バッファ５２Ｒ、５２Ｇ、５２Ｂは、いずれも、小振幅差動信号を受け取るように構成された入力バッファ回路である。クロック入力バッファ５１は、差動クロック信号ＣＬＫを受けてシングルエンドの内部クロック信号を生成し、生成した内部クロック信号をシリアルパラレルコンバータ５３Ｒ、５３Ｇ、５３Ｂとシフトレジスタ５４とに供給する。画像信号入力バッファ５２Ｒは、差動入力信号Ｄ２を受け取り、それに対応するＲ画像信号を生成する。ここで、Ｒ画像信号とは、ＬＣＤドライバ５０で駆動されるＬＣＤパネルの赤色の画素の階調を示すデータを伝送する信号である。同様に、画像信号入力バッファ５２Ｇは、差動入力信号Ｄ１を受け取り、それに対応するＧ画像信号を生成し、画像信号入力バッファ５２Ｂは、差動入力信号Ｄ０を受け取り、それに対応するＢ画像信号を生成する。Ｇ画像信号とは、ＬＣＤパネルの緑色の画素の階調を示すデータであり、Ｂ画像信号とは、ＬＣＤパネルの青色の画素の階調を示すデータである。Ｒ画像信号、Ｇ画像信号及びＢ画像信号は、いずれも、シリアルデータ信号である。
【００５８】
シリアルパラレルコンバータ５３Ｒ、５３Ｇ、５３Ｂは、画像信号入力バッファ５２Ｒ、５２Ｇ、５２ＢからＲ画像信号、Ｇ画像信号、Ｂ画像信号を受け取り、受け取ったＲ画像信号、Ｇ画像信号、Ｂ画像信号に対してシリアル−パラレル変換を行うことによってＲ画像データ、Ｇ画像データ、Ｂ画像データを生成する。図２１の例では、Ｒ画像データ、Ｇ画像データ及びＢ画像データは、いずれも、６ビットで一つの画素の階調を示すデータである。
【００５９】
シフトレジスタ５４は、フリップフロップ回路５５に含まれる各フリップフロップが、対応するＲ画像データ、Ｇ画像データ又はＢ画像データを受け取るタイミングを指示するラッチ信号を生成するために使用される。シフトレジスタ５４は、シフトスタート入出力ＳＴＨＲ又はＳＴＨＬから受け取ったシフトスタートパルスと、クロック入力バッファ５１から受け取った内部クロック信号に応答してシフト動作を行う。シフトレジスタ５４におけるシフト動作の方向は、シフト切り替え信号Ｒ／Ｌによって切り換えられる。
【００６０】
フリップフロップ回路５５は、シリアルパラレルコンバータ５３Ｒ、５３Ｇ、５３ＢからＲ画像データ、Ｇ画像データ、Ｂ画像データを受け取って一次的に保存する。本実施形態では、フリップフロップ回路５５は、それぞれが６ビットの記憶容量を有する１２８個のフリップフロップから構成される。フリップフロップ回路５５の各フリップフロップは、対応する画素の階調を示す画像データを格納する。
【００６１】
ラッチ回路５６は、ストローブ信号ＳＴＢに応答してフリップフロップ回路５５から画像データをラッチし、ＤＡコンバータ５７に転送する。ＤＡコンバータ５７は、ラッチ回路５６から受け取った画像データに対応する階調電圧を生成する。詳細には、ＤＡコンバータ５７は、階調基準電圧Ｖ０〜Ｖ９を受け取り、各画素の取り得る階調（図２１の例では、６４（＝２６）階調）のそれぞれに対応する階調電圧を生成する。ＤＡコンバータ５７は、更に、生成した階調電圧から画像データに対応する階調電圧を選択し、選択した階調電圧を出力アンプ５８に出力する。出力される階調電圧の（ＬＣＤパネルの対向電極の電位を基準として定義された）極性は、極性信号ＰＯＬによって指定される。
【００６２】
出力アンプ５８は、ボルテッジフォロアとして構成されており、ＤＡコンバータ５７から受け取った階調電圧に対応する駆動電圧をＬＣＤパネルのデータ線（ソース線、信号線等とも呼ばれる）に出力し、ＬＣＤパネルの各画素を駆動する。
【００６３】
一実施形態では、クロック入力バッファ５１、画像信号入力バッファ５２Ｒ、５２Ｇ、５２Ｂが低耐圧ＭＯＳトランジスタで構成され、出力アンプ５８が高耐圧ＭＯＳトランジスタで構成される。小振幅差動信号が入力されるクロック入力バッファ５１、画像信号入力バッファ５２Ｒ、５２Ｇ、５２Ｂは、小振幅差動信号の処理に適した低耐圧ＭＯＳトランジスタで構成されることが好適である。一方、高い駆動電圧を出力することが求められる出力アンプ５８は、高耐圧ＭＯＳトランジスタで構成されることが好適である。
【００６４】
以上には、本発明の実施形態が具体的に説明されているが、本発明は、上述の実施形態に限定されると解釈してはならない。本発明は、当業者には自明的な様々な変更と共に実施され得る。
【符号の説明】
【００６５】
１：シリコン基板
２：熱酸化膜
３：シリコン窒化膜
４：酸化膜
５：浅溝
５ａ：テーパー部分
５ｂ：底部
６：サイドウォール
７：レジスト膜
８：浅溝
８ａ：テーパー部分
８ｂ：底部
９：サイドウォール
１１：トレンチ
１１ａ：本体部分
１２：トレンチ
１２ａ：本体部分
１３：熱酸化膜
１４：埋め込み酸化膜
１５：ゲート酸化膜
１６：ゲート酸化膜
１７：ゲート電極
１８：活性領域
１９：素子分離領域
２０：ディボット
２１：サイドウォール
２２：ＤＤＤ
２３：ソース・ドレイン領域
２４：ＬＤＤ
２５：ソース・ドレイン領域
３１：シリコン基板
３２：熱酸化膜
３３：シリコン窒化膜
３４：酸化膜
３５：酸化膜
３６：浅溝
３６ａ：テーパー部分
３７：サイドウォール
３８：レジスト膜
３９：トレンチ
３９ａ：本体部分
４０：トレンチ
４０ａ：本体部分
４０ｂ：テーパー部分
５１：クロック入力バッファ
５２Ｒ、５２Ｇ、５２Ｂ：画像信号入力バッファ
５３Ｒ、５３Ｇ、５３Ｂ：シリアルパラレルコンバータ
５４：シフトレジスタ
５５：フリップフロップ回路
５６：ラッチ回路
５７：ＤＡコンバータ
５８：出力アンプ
１０１：シリコン基板
１０２：熱酸化膜
１０３：シリコン窒化膜
１０４：レジスト膜
１０５：浅溝
１０５ａ：テーパー部分
１０６：デポジション膜
１０７：トレンチ
１０７ａ：本体部分
１０８：熱酸化膜
１０９：埋め込み酸化膜
１１０、１１０ａ：ディボット
１１１：ゲート酸化膜
１１２：ゲート酸化膜
１１３：ゲート電極
１１４：活性領域
１１５：素子分離領域
【図１Ａ】
0005951213.tif 000002
【図１Ｂ】
0005951213.tif 000003
【図１Ｃ】
0005951213.tif 000004
【図２Ａ】
0005951213.tif 000005
【図２Ｂ】
0005951213.tif 000006
【図２Ｃ】
0005951213.tif 000007
【図３Ａ】
0005951213.tif 000008
【図３Ｂ】
0005951213.tif 000009
【図３Ｃ】
0005951213.tif 000010
【図４】
0005951213.tif 000011
【図５】
0005951213.tif 000012
【図６】
0005951213.tif 000013
【図７】
0005951213.tif 000014
【図８Ａ】
0005951213.tif 000015
【図８Ｂ】
0005951213.tif 000016
【図９】
0005951213.tif 000017
【図１０Ａ】
0005951213.tif 000018
【図１０Ｂ】
0005951213.tif 000019
【図１０Ｃ】
0005951213.tif 000020
【図１１Ａ】
0005951213.tif 000021
【図１１Ｂ】
0005951213.tif 000022
【図１１Ｃ】
0005951213.tif 000023
【図１２】
0005951213.tif 000024
【図１３】
0005951213.tif 000025
【図１４】
0005951213.tif 000026
【図１５】
0005951213.tif 000027
【図１６】
0005951213.tif 000028
【図１７】
0005951213.tif 000029
【図１８】
0005951213.tif 000030
【図１９Ａ】
0005951213.tif 000031
【図１９Ｂ】
0005951213.tif 000032
【図１９Ｃ】
0005951213.tif 000033
【図２０Ａ】
0005951213.tif 000034
【図２０Ｂ】
0005951213.tif 000035
【図２１】
0005951213.tif 000036