(57)【特許請求の範囲】
【請求項１】
半導体構造の上面領域に島状の絶縁膜を形成する工程と、
前記絶縁膜の上面領域に配列された複数の凸状導電部を形成する工程と、
前記複数の凸状導電部を熱酸化して複数の凸状絶縁部を形成する工程と、
前記複数の凸状絶縁部と前記絶縁膜とを被覆するように層間絶縁膜を堆積させる工程と
を備え、
前記複数の凸状導電部は、当該複数の凸状導電部の上端がストライプ状をなすように形成される
ことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法であって、
前記絶縁膜の当該上面領域に前記複数の凸状導電部と並ぶように下部配線層を形成する工程をさらに備え、
前記下部配線層と前記複数の凸状導電部とは同一工程で形成される
ことを特徴とする半導体装置の製造方法。
【請求項３】
請求項２に記載の半導体装置の製造方法であって、
前記複数の凸状導電部を形成する当該工程は、
前記半導体構造と前記絶縁膜との上に導電性材料層を成膜する工程と、
前記導電性材料層を半導体リソグラフィとエッチングとでパターニングする工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項４】
請求項２または３に記載の半導体装置の製造方法であって、
前記層間絶縁膜上にレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記層間絶縁膜を選択的にエッチングすることにより前記層間絶縁膜にコンタクトホールを形成する工程と、
前記コンタクトホールに導電性材料を埋設してコンタクトプラグを形成する工程と、
前記層間絶縁膜上に前記コンタクトプラグを介して前記下部配線層と電気的に接続される上部配線層を形成する工程と
をさらに備えることを特徴とする半導体装置の製造方法。
【請求項５】
請求項４に記載の半導体装置の製造方法であって、
前記半導体構造の上面の面内方向における前記絶縁膜の一端の近傍で前記半導体構造の上面にゲート絶縁膜を成膜する工程をさらに備え、
前記下部配線層は、前記ゲート絶縁膜の上面領域から前記絶縁膜の当該上面領域にまで延在するゲート電極であり、
前記上部配線層は、前記ゲート電極の延在方向に沿って前記複数の凸状絶縁部の直上の領域に張り出すように形成される
ことを特徴とする半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法であって、
前記層間絶縁膜を堆積させる工程の前に、前記半導体構造の当該上面付近にＮ型またはＰ型の不純物イオンを選択的に導入し、当該導入された不純物イオンを熱処理で活性化させてソース領域及びドレイン領域を形成する工程をさらに備え、
前記ソース領域及びドレイン領域を形成する当該工程では、前記複数の凸状絶縁部の未酸化部分が熱酸化される
ことを特徴とする半導体装置の製造方法。
【請求項７】
請求項１から６のうちのいずれか１項に記載の半導体装置の製造方法であって、
前記層間絶縁膜を熱処理でリフローさせる工程をさらに備え、
前記層間絶縁膜を熱処理でリフローさせる当該工程では、前記複数の凸状絶縁部の未酸化部分が熱酸化される
ことを特徴とする半導体装置の製造方法。
【請求項８】
請求項１から７のうちのいずれか１項に記載の半導体装置の製造方法であって、複数の前記凸状導電部は前記絶縁膜の上面領域に第１方向に配列され、前記複数の凸状導電部の各々の前記第１方向の幅は、０．１μｍ以下であることを特徴とする半導体装置の製造方法。
【請求項９】
請求項１から８のうちのいずれか１項に記載の半導体装置の製造方法であって、前記層間絶縁膜は、ＣＶＤ法により形成されることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法であって、前記層間絶縁膜の厚さは、１．０μｍ以上であることを特徴とする半導体装置の製造方法。
【請求項１１】
半導体構造と、
前記半導体構造の上面領域に形成された島状の第１絶縁膜と、
前記第１絶縁膜の上面領域に配列された複数の凸状絶縁部と、
前記第１絶縁膜と前記複数の凸状絶縁部とを被覆する層間絶縁膜と、
前記第１絶縁膜の当該上面領域に前記複数の凸状絶縁部と並んで形成され、前記層間絶縁膜により被覆されている下部配線層と、
前記下部配線層の上部と側面部とを被覆する第２絶縁膜と
を備え、
前記複数の凸状絶縁部の上端は、ストライプ状をなし、
前記複数の凸状絶縁部は、前記下部配線層を構成する導電性材料と同じ材料の酸化物からなり、
前記層間絶縁膜は前記第２絶縁膜を介して前記下部配線層を被覆する
ことを特徴とする半導体装置。
【請求項１２】
半導体構造と、
前記半導体構造の上面領域に形成された島状の第１絶縁膜と、
前記第１絶縁膜の上面領域に配列された複数の凸状絶縁部と、
前記第１絶縁膜と前記複数の凸状絶縁部とを被覆する層間絶縁膜と、
前記第１絶縁膜の当該上面領域に前記複数の凸状絶縁部と並んで形成され、前記層間絶縁膜により被覆されている下部配線層と、
前記半導体構造の上面の面内方向における前記第１絶縁膜の一端の近傍で前記半導体構造の上面に形成されたゲート絶縁膜と、
前記層間絶縁膜上に形成された上部配線層と
を備え、
前記複数の凸状絶縁部の上端は、ストライプ状をなし、
前記複数の凸状絶縁部は、前記下部配線層を構成する導電性材料と同じ材料の酸化物からなり、
前記下部配線層は、前記ゲート絶縁膜の上面領域から前記第１絶縁膜の当該上面領域にまで延在するゲート電極であり、
前記上部配線層は、前記層間絶縁膜内に埋設されたコンタクトプラグを介して前記下部配線層と電気的に接続されており、且つ、前記ゲート電極の延在方向に沿って前記複数の凸状絶縁部の直上の領域に張り出すように形成されている
ことを特徴とする半導体装置。
【請求項１３】
請求項１１に記載の半導体装置であって、
前記半導体構造の上面の面内方向における前記第１絶縁膜の一端の近傍で前記半導体構造の上面に形成されたゲート絶縁膜と、
前記層間絶縁膜上に形成された上部配線層と
をさらに備え、
前記下部配線層は、前記ゲート絶縁膜の上面領域から前記第１絶縁膜の当該上面領域にまで延在するゲート電極であり、
前記上部配線層は、前記層間絶縁膜内に埋設されたコンタクトプラグを介して前記下部配線層と電気的に接続されており、且つ、前記ゲート電極の延在方向に沿って前記複数の凸状絶縁部の直上の領域に張り出すように形成されている
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造技術に関し、特に、パワートランジスタなどの耐圧構造を有する半導体装置及びその製造技術に関する。
【背景技術】
【０００２】
ＬＤＭＯＳ（Ｌａｔｅｒａｌｌｙ  Ｄｏｕｂｌｅ  Ｄｉｆｆｕｓｅｄ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）などの高電圧動作の半導体デバイスにおいては、ガードリング構造（ｇｕａｒｄ−ｒｉｎｇ  ｓｔｒｕｃｔｕｒｅ）やフィールドプレート構造（ｆｉｅｌｄ−ｐｌａｔｅ  ｓｔｒｕｃｔｕｒｅ）などの電界強度を緩和させる耐圧構造が広く採用されている。図１は、フィールドプレート構造を有する従来のＮチャネル型ＬＤＭＯＳ構造を含む半導体装置１００の一例を概略的に示す断面図である。この種のＬＤＭＯＳ構造は、たとえば、特開２００２−２７０８３０号公報（特許文献１）に開示されている。
【０００３】
図１に示される半導体装置１００は、横方向に互いに対向するＮ型ウェル領域１１２とＰ型ウェル領域１１３とを含むシリコン基板１１１を備えており、このシリコン基板１１１の上面には、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法により素子分離用のフィールド酸化膜１２０が形成されている。また、半導体装置１００は、シリコン基板１１１上にゲート酸化膜１２１を介して形成されたゲート電極１２２を有する。このゲート電極１２２は、Ｎ型ウェル領域１１２とＰ型ウェル領域１１３との間の領域からフィールド酸化膜１２０上に乗り上げるように延在している。
【０００４】
半導体装置１００はさらに、シリコン基板１１１の上面付近に、比較的高濃度のＮ型不純物が拡散するソース領域１１５と、比較的高濃度のＮ型不純物が拡散するドレイン領域１１６と、比較的高濃度のＰ型不純物拡散領域１１７とを有する。ソース領域１１５とＰ型不純物拡散領域１１７とは、層間絶縁膜１２４のコンタクトホール１２４ａに埋設されたコンタクトプラグ１３１を介して上部配線層１４１と接続され、ゲート電極１２２は、層間絶縁膜１２４のコンタクトホール１２４ｂに埋設されたコンタクトプラグ１３２を介して上部配線層１４２と接続され、ドレイン領域１１６は、層間絶縁膜１２４のコンタクトホール１２４ｃに埋設されたコンタクトプラグ１３３を介して上部配線層１４３と接続されている。このようなＬＤＭＯＳ構造を被覆するように窒化膜などのパッシベーション膜１４５がプラズマＣＶＤ（ｐｌａｓｍａ−ｅｎｈａｎｃｅｄ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により成膜されている。
【０００５】
図１のＬＤＭＯＳ構造では、ゲート電極１２２がフィールド酸化膜１２０上でドレイン側に張り出しており、ゲート電極１２２の下方の領域の電界強度を緩和させるフィールドプレートとして機能している。また、ゲート電極１２２と電気的に接続される配線層１４２がゲート電極１２２よりもドレイン側に張り出しており、電界強度をさらに緩和させるフィールドプレートとして機能する。
【０００６】
しかしながら、図１のＬＤＭＯＳ構造では、パッシベーション膜１４５の上面に電荷がトラップされて蓄積することにより、ＬＤＭＯＳ構造内の電界強度の分布が変動して耐圧性能などの電気的特性が劣化するという問題がある。
【０００７】
図２は、ソース領域１１５への印加電圧よりも高いドレイン電圧をドレイン領域１１６に印加したときの図１のＬＤＭＯＳ構造内部の等電位線の一部を点線で表した概略図である。配線層１４２の横方向長さ（配線長）Ｌｆを大きくすれば、フィールドプレート効果によりゲート電極１２２の下方領域の電界強度を緩和させることができる。しかしながら、パッシベーション膜１４５の上面に電荷がトラップされて蓄積すると、図２に示されるように、フィールド酸化膜１２０の直下に等電位線が密となる電界集中領域ＥＦが発生し、ソース・ドレイン間耐圧を低下させる原因となり得る。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００２−２７０８３０号公報（図１〜図４、段落００１３〜００２０など）
【発明の概要】
【発明が解決しようとする課題】
【０００９】
フィールド酸化膜の下方の領域での電界強度を緩和させる一つの方法は、フィールド酸化膜上の層間絶縁膜の厚さを増大させることである。しかしながら、層間絶縁膜の厚さを増大させると、プロセス条件を大幅に見直す必要が生じ、これに伴うコスト増が発生するという問題がある。たとえば、層間絶縁膜の厚さを増大させると、この層間絶縁膜に形成されるコンタクトホールのアスペクト比（コンタクトホールの直径に対する深さの比率）が高くなるので、コンタクトホールの未開口を回避するために、層間絶縁膜の成膜のプロセス条件や、コンタクトホール形成のためのフォトリソグラフィやエッチングのプロセス条件を見直す必要がある。また、高アスペクト比のコンタクトホール内に段差被覆性（ステップカバレッジ）の良好な膜を形成するためにプロセス条件を見直す必要も生ずる。
【００１０】
上記に鑑みて本発明の目的は、プロセス条件の大幅な見直しを行うことなく耐圧性能などの電気的特性を向上させることができる半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００１１】
本発明の第１の態様による半導体装置の製造方法は、半導体構造の上面領域に島状の絶縁膜を形成する工程と、前記絶縁膜の上面領域に配列された複数の凸状導電部を形成する工程と、前記複数の凸状導電部を熱酸化して複数の凸状絶縁部を形成する工程と、前記複数の凸状絶縁部と前記絶縁膜とを被覆するように層間絶縁膜を堆積させる工程とを備え、前記複数の凸状導電部は、当該複数の凸状導電部の上端がストライプ状をなすように形成されることを特徴とする。
【００１２】
本発明の第２の態様による半導体装置は、半導体構造と、前記半導体構造の上面領域に形成された島状の第１絶縁膜と、前記第１絶縁膜の上面領域に配列された複数の凸状絶縁部と、前記第１絶縁膜と前記複数の凸状絶縁部とを被覆する層間絶縁膜と、前記第１絶縁膜の当該上面領域に前記複数の凸状絶縁部と並んで形成され、前記層間絶縁膜により被覆されている下部配線層と、前記下部配線層の上部と側面部とを被覆する第２絶縁膜とを備え、前記複数の凸状絶縁部の上端は、ストライプ状をなし、前記複数の凸状絶縁部は、前記下部配線層を構成する導電性材料と同じ材料の酸化物からなり、前記層間絶縁膜は前記第２絶縁膜を介して前記下部配線層を被覆することを特徴とする。
【発明の効果】
【００１３】
本発明によれば、島状の絶縁膜の上面領域に複数の凸状絶縁部が配列されており、層間絶縁膜はこれら凸状絶縁膜を被覆するので、平坦度の高い層間絶縁膜を形成することができる。したがって、半導体装置の電気的特性を向上させることができる。
【図面の簡単な説明】
【００１４】
【図１】従来のＬＤＭＯＳ構造を有する半導体装置の一例を概略的に示す断面図である。
【図２】図１のＬＤＭＯＳ構造における等電位線の一部を点線で示す図である。
【図３】本発明に係る実施の形態１の半導体装置の構成を概略的に示す断面図である。
【図４】実施の形態１の半導体装置の第１の製造工程を示すための図である。
【図５】実施の形態１の半導体装置の第２の製造工程を示すための図である。
【図６】実施の形態１の半導体装置の第３の製造工程を示すための図である。
【図７】（Ａ），（Ｂ）は、実施の形態１の半導体装置の第４の製造工程を示すための図である。
【図８】（Ａ），（Ｂ）は、実施の形態１の半導体装置の第５の製造工程を示すための図である。
【図９】実施の形態１の半導体装置の第６の製造工程を示すための図である。
【図１０】実施の形態１の半導体装置の第７の製造工程を示すための図である。
【図１１】実施の形態１の変形例の半導体装置の構成を概略的に示す断面図である。
【図１２】本発明の実施の形態２の半導体装置の製造工程の一部を概略的に示す断面図である。
【図１３】比較例の半導体装置の製造工程の一部を概略的に示す断面図である。
【図１４】本発明の実施の形態３の半導体装置の構造を概略的に示す断面図である。
【図１５】比較例の半導体装置の構造を概略的に示す断面図である。
【発明を実施するための形態】
【００１５】
以下、本発明に係る種々の実施の形態について図面を参照しつつ説明する。
【００１６】
実施の形態１．
図３は、本発明に係る実施の形態１の半導体装置１の構成を概略的に示す断面図である。図３に示される半導体装置１は、横型二重拡散構造を有するＮチャネル型のＬＤＭＯＳ（Ｌａｔｅｒａｌｌｙ  Ｄｏｕｂｌｅ  Ｄｉｆｆｕｓｅｄ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）である。図中のＸ軸方向は、半導体装置１を構成するＰ型半導体基板１１の上面（主面）の面内方向に平行な横方向であり、Ｚ軸方向は、半導体装置１の厚み方向であり且つＸ軸方向に垂直な方向である。また、Ｙ軸方向は、Ｘ軸方向とＺ軸方向の双方と垂直な方向である。
【００１７】
図３に示される半導体装置１は、半導体構造であるＰ型半導体基板１１の内部に横方向（Ｘ軸方向）に互いに対向するＮ型ウェル領域１２とＰ型ウェル領域１３とを有している。Ｎ型ウェル領域１２は、リンや砒素などのＮ型不純物が拡散されたＮ型領域であり、Ｐ型ウェル領域１３は、ボロンなどのＰ型不純物が拡散されたＰ型領域である。また、Ｐ型半導体基板１１の上面近傍には、Ｐ型ウェル領域１３に囲まれるソース領域１５とボディコンタクト領域１７とが互いに隣接して形成されている。ソース領域１５は、リンや砒素などのＮ型不純物が比較的高濃度に拡散されたＮ＋型領域であり、ボディコンタクト領域１７は、ボロンなどのＰ型不純物が比較的高濃度に拡散されたＰ＋型領域である。さらに、Ｐ型半導体基板１１の上面近傍には、Ｎ型ウェル領域１２に囲まれたドレイン領域１６が形成されている。ドレイン領域１６は、リンや砒素などのＮ型不純物が比較的高濃度に拡散されたＮ＋型領域である。
【００１８】
Ｐ型半導体基板１１としては、シリコン基板を使用することができるが、これに限定されず、たとえば、エピタキシャル成長層を有する半導体構造、あるいは、内部に埋め込み絶縁膜を有するＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を使用してもよい。
【００１９】
Ｐ型半導体基板１１の上面領域には、ＬＯＣＯＳ法により形成された島状のフィールド絶縁膜２０が存在する。このフィールド絶縁膜２０の横方向一端近傍においてＰ型半導体基板１１の上面にゲート絶縁膜２１が形成されている。本実施の形態では、ゲート絶縁膜２１は、Ｐ型半導体基板１１の表面を熱酸化することで形成されるが、これに代えてＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により高誘電率材料からなるゲート絶縁膜２１を成膜してもよい。
【００２０】
また、ゲート絶縁膜２１の上面領域からフィールド絶縁膜２０の上面領域までポリシリコンなどのゲート電極（下部配線層）２２が延在している。図３に示されるように、ゲート電極２２はフィールド絶縁膜２０の上に張り出すように形成されているので、ゲート電極２２の下方域の電界強度を緩和させるフィールドプレートとして機能する。
【００２１】
また、フィールド絶縁膜２０の上面領域には、酸化ダミーパターン２３がゲート電極２２と並んで形成されている。後述するように、この酸化ダミーパターン２３は、フィールド絶縁膜２０の上面領域に立設された複数の凸状絶縁部で構成される。これら凸状絶縁部は、ゲート電極２２を構成する導電性材料と同じ材料の熱酸化物からなる。
【００２２】
上記したゲート電極２２、酸化ダミーパターン２３及びＰ型半導体基板１１を被覆するようにシリコン酸化膜などの層間絶縁膜２６が形成されている。この層間絶縁膜２６上には、アルミニウムや銅などの上部配線層４１，４２，４３が形成されている。これら上部配線層４１，４２，４３のうち上部配線層４１は、層間絶縁膜２６のコンタクトホール２６ａに埋設されたコンタクトプラグ３１を介してソース領域１５及びボディコンタクト領域１７の双方と電気的に接続され、上部配線層４２は、層間絶縁膜２６のコンタクトホール２６ｂに埋設されたコンタクトプラグ３２を介してゲート電極２２と電気的に接続され、上部配線層４３は、層間絶縁膜２６のコンタクトホール２６ｃに埋設されたコンタクトプラグ３３を介してドレイン領域１６と電気的に接続されている。
【００２３】
そして、層間絶縁膜２６と上部配線層４１，４２，４３とを被覆し保護するパッシベーション膜４５が形成されている。パッシベーション膜４５は、たとえば、プラズマＣＶＤ法によりシリコン窒化膜を成膜することで形成することができる。
【００２４】
図３に示されるように、上部配線層４２は、ゲート電極２２の延在方向（Ｘ軸方向）に沿って酸化ダミーパターン２３の直上の領域に張り出すように形成されているので、ゲート電極２２の下方域の電界強度を緩和させるフィールドプレートとして機能する。図１の従来のＬＤＭＯＳ構造と比べると、酸化ダミーパターン２３の存在により、フィールド絶縁膜２０上における層間絶縁膜２６の上面の平坦度が向上するので、上部配線層４２の配線容量のバラツキを抑制することができる。また、図１の従来のＬＤＭＯＳ構造と比べると、フィールド絶縁膜２０と上部配線層４２との間の絶縁膜の膜厚（すなわち、酸化ダミーパターン２３と層間絶縁膜２６とを含む絶縁膜の膜厚）を局所的に大きくすることができるので、フィールド絶縁膜２０の下方域の電界強度を緩和させることができる。しかも、当該絶縁膜の膜厚の大きさは、コンタクトホール２６ａ，２６ｂ，２６ｃの形成領域にほとんど影響を与えることのない局所的なものである。したがって、酸化ダミーパターン２３を持たない構造と比べて、プロセス条件の見直しを最小限に抑制しつつ耐圧性能などの電気的特性を向上させることができる。
【００２５】
次に、上記半導体装置１の製造方法について説明する。図４〜図６、図７（Ａ），（Ｂ）、図８（Ａ），（Ｂ）、図９及び図１０は、実施の形態１の半導体装置１の製造工程の例を示すための図である。ここで、図４〜図６、図７（Ａ）、図８（Ａ）、図９及び図１０は、各工程で得られる半導体構造の断面図であり、図７（Ｂ）は、図７（Ａ）の上面視図（平面図）であり、図８（Ｂ）は、図８（Ａ）の上面視図（平面図）である。
【００２６】
まず、Ｐ型半導体基板１１を用意し、このＰ型半導体基板１１に対して、Ｎ型ウェル領域１２を形成するためのリンなどのＮ型不純物を選択的にイオン注入する。その後、ＬＯＣＯＳ法によりこのＰ型半導体基板１１の表面にフィールド絶縁膜２０を形成する。具体的には、Ｐ型半導体基板１１上に窒化膜パターン（図示せず）を形成し、この窒化膜パターンをマスクとしてＰ型半導体基板１１の露出面を高温で熱酸化することでフィールド絶縁膜２０を形成することができる。フィールド絶縁膜２０を形成する際に、イオン注入されたＮ型不純物が縦方向と横方向とに拡散することで図４のＮ型ウェル領域１２が形成される。
【００２７】
次に、図４の構造上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとしてボロンなどのＰ型不純物をＰ型半導体基板１１にイオン注入して図５のＰ型ウェル領域１３を形成する。
【００２８】
次に、図６に示されるように、たとえば減圧ＣＶＤ法により、全面に亘って、リンが高濃度にドープされたポリシリコンからなる導電性材料層２２Ｐを成膜する。さらに、フォトリソグラフィやＥＵＶ（Ｅｘｔｒｅｍｅ  Ｕｌｔｒａ  Ｖｉｏｌｅｔ）リソグラフィなどの半導体リソグラフィによりこの導電性材料層２２Ｐ上にレジストパターン２５を形成する。そして、このレジストパターン２５をマスクとしてドライエッチングを行うことで、図７（Ａ），（Ｂ）に示されるようなゲート電極２２とダミーパターン２３Ｐとを形成することができる。ゲート電極２２は、たとえば、０．３μｍ〜０．５μｍ程度の厚さと数μｍ程度の横方向幅（Ｘ軸方向の幅）とを持つように形成されればよい。
【００２９】
ダミーパターン２３Ｐは、図７（Ａ）に示されるようにフィールド絶縁膜２０の上面領域に規則的に配列された多数の凸状導電部２３０Ｐ，２３０Ｐ，…で構成される。これら凸状導電部２３０Ｐ，２３０Ｐ，…の上端は、図７（Ｂ）に示されるようにストライプ状をなし、各凸状導電部２３０ＰがＸ軸方向に０．０５μｍ〜０．１μｍ程度の極小幅を有する。凸状導電部２３０ＰのＸ軸方向のピッチ（間隔）は０．５μｍ〜１．０μｍ程度である。
【００３０】
次に、図７（Ａ），（Ｂ）のゲート電極２２の表面とダミーパターン２３ＰとＰ型半導体基板１１の露出面とを熱酸化する。この結果、図８（Ａ）に示されるようにゲート電極２２の表面とＰ型半導体基板１１の上面とに薄い酸化膜２４が形成される。同時に、図７（Ａ），（Ｂ）の凸状導電部２３０Ｐ，２３０Ｐ，…が熱酸化することにより凸状絶縁部２３０，２３０，…からなる酸化ダミーパターン２３が形成される。熱酸化としては、９００℃〜千数百℃程度の高温の酸素雰囲気下でドライ酸化を実行すればよいが、ドライ酸化に代えてウエット酸化を実行してもよい。半導体装置１の電気的特性に影響を与えないためには、凸状導電部２３０Ｐ，２３０Ｐ，…は完全に酸化されることが望ましい。凸状導電部２３０Ｐの完全酸化条件は、シミュレーションによりたとえば以下のようになることが確認された。
【００３１】
厚さ０．４８μｍと幅０．１μｍとを有する凸状導電部２３０Ｐの場合：
温度９００℃のドライ酸素雰囲気下で処理時間が６００分〜８００分、
温度９５０℃のドライ酸素雰囲気下で処理時間が２５０分〜４５０分、
温度１０００℃のドライ酸素雰囲気下で処理時間が１００分〜２５０分。
【００３２】
厚さ０．３０μｍと幅０．１μｍとを有する凸状導電部２３０Ｐの場合：
温度９００℃のドライ酸素雰囲気下で処理時間が４００分〜６００分、
温度９５０℃のドライ酸素雰囲気下で処理時間が１５０分〜３５０分、
温度１０００℃のドライ酸素雰囲気下で処理時間が５０分〜１５０分。
【００３３】
上記熱酸化の実行後は、図８（Ａ），（Ｂ）の構造上にフォトリソグラフィでソース領域及びドレイン領域用の開口部を持つレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして、酸化膜２４を介してリンや砒素などのＮ型不純物を高濃度でイオン注入する。次いで、このレジストパターンは除去される。さらに、フォトリソグラフィでボディコンタクト領域用の開口部を持つ別のレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして、酸化膜２４を介してボロンなどのＰ型不純物を高濃度でイオン注入する。次いで、このレジストパターンは除去される。その後、８００℃〜千数百度程度の高温で熱処理（たとえば、ドライ酸化）を行うことでイオン注入されたＮ型不純物とＰ型不純物とを活性化させる。この結果、図９に示されるようにＮ＋型のソース領域１５、Ｎ＋型のドレイン領域１６及びＰ＋型のボディコンタクト領域１７が形成される。ここで、凸状絶縁部２３０，２３０，…に未酸化部分が残存していたとしても、Ｎ型不純物とＰ型不純物とが熱処理で活性化される際に、当該未酸化部分を酸化させることができる。
【００３４】
次に、図９の構造上に、たとえば常圧ＣＶＤ法により、シリコン酸化膜などの絶縁材料層を堆積させる。たとえば、シラン（ＳｉＨ４）と酸素（Ｏ２）やホスフィン（ＰＨ３）とを原料ガスとし、３００℃〜５００℃程度の温度で常圧ＣＶＤを実行して絶縁材料層を形成すればよい。あるいは、ＴＥＯＳ（ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ）ガスを原料ガスとして絶縁材料層を形成してもよい。次いで、たとえば８００℃〜千数百度程度の高温で熱処理を行うことによりこの絶縁材料層をリフローさせて図１０の絶縁材料膜２６Ｐを形成する。ここで、凸状絶縁部２３０，２３０，…に未酸化部分が残存していたとしても、リフロー処理の際に当該未酸化部分を酸化させることができる。絶縁材料膜２６Ｐは、たとえば１．０μｍ〜２．０μｍ程度の範囲内の膜厚を持つように形成されればよい。特に、絶縁材料膜２６Ｐの厚みを１．０μｍ以上とすれば、酸化ダミーパターン２３上の絶縁材料膜２６Ｐの上面の平坦度を高くすることができる。
【００３５】
次いで、図１０に示されるように、フォトリソグラフィにより絶縁材料膜２６Ｐ上にレジストパターン２８を形成し、このレジストパターン２８をマスクとしてドライエッチングを実行することで図３のコンタクトホール２６ａ〜２６ｃを持つ層間絶縁膜２６が形成される。その後、たとえばＣＶＤ法により、これらコンタクトホール２６ａ〜２６ｃ内にタングステンなどの導電性材料を埋設してコンタクトプラグ３１〜３３を形成する。さらに上部配線層４１〜４３とパッシベーション膜４５とを順に形成する。その結果、図３の半導体装置１が完成する。
【００３６】
上記した実施の形態１に係る製造方法は、フィールド絶縁膜２０の上面領域に多数の凸状絶縁部２３０，２３０，…からなる酸化ダミーパターン２３を形成する工程を備えている。このため、フィールド絶縁膜２０と上部配線層４２との間の絶縁膜の膜厚（すなわち、酸化ダミーパターン２３と層間絶縁膜２６との合計の膜厚）を局所的に大きくすることができる。これにより、フィールド絶縁膜２０の直下の領域の電界強度を緩和させることができる。よって、フィールドプレート効果を増大させるために、図１１に示すように上部配線層４２の配線長Ｌｇを大きくして上部配線層４２をドレイン領域１６側にさらに張り出すように形成しても、パッシベーション膜４５の上面の蓄積電荷に起因してフィールド絶縁膜２０の直下で電界集中領域が発生することを回避することができる。
【００３７】
しかも、フィールド絶縁膜２０上の絶縁膜の厚膜化は、コンタクトホール２６ａ，２６ｂ，２６ｃの形成領域における層間絶縁膜２６の厚さにほとんど影響を与えることのない局所的なものなので、プロセス条件の見直しをほとんど行わずに済むという利点がある。
【００３８】
さらに、本実施の形態の層間絶縁膜２６はＣＶＤ法で形成されるので、層間絶縁膜２６の上面形状は層間絶縁膜２６の下地の影響を受けやすい。このため、フィールド絶縁膜２０上に規則的に配列された多数の凸状絶縁部２３０を設けることにより、層間絶縁膜２６の局所的な厚膜化とともに層間絶縁膜２６の上面の平坦度を向上させることができる。したがって、上部配線層４２の配線容量のバラツキを抑制することができる。
【００３９】
以上に説明したように本実施の形態に係る製造方法は、酸化ダミーパターン２３を形成しない場合と比べると、プロセス条件の大幅な見直しを行うことなく耐圧性能などの電気的特性を向上させることができる。
【００４０】
実施の形態２．
フィールド絶縁膜２０上に酸化ダミーパターン２３を形成する工程は、ＬＤＭＯＳ構造に限定されず、他の半導体構造に適用することが可能である。図１２は、本発明の実施の形態２の半導体装置の製造工程の一部を概略的に示す断面図である。
【００４１】
図１２に示される半導体構造は、半導体基板１１Ｍと、フィールド絶縁膜２０Ｍと、複数のゲート電極２２Ａ，２２Ｂ，２２Ｃと、酸化ダミーパターン２３Ａ，２３Ｂ，２３Ｃとを有する。フィールド絶縁膜２０Ｍの上面領域には、ゲート電極２２Ａ，２２Ｂと酸化ダミーパターン２３Ａ，２３Ｂ，２３Ｃとが形成されている。これらゲート電極２２Ａ，２２Ｂと酸化ダミーパターン２３Ａ，２３Ｂ，２３Ｃとは、実施の形態１のゲート電極２２及び酸化ダミーパターン２３と同様の工程で形成されたものである。
【００４２】
また、ゲート電極２２Ａ，２２Ｂと酸化ダミーパターン２３Ａ，２３Ｂ，２３Ｃとを被覆する層間絶縁膜２６Ｍが形成されており、層間絶縁膜２６Ｍは、複数のコンタクトホール２７ａ，２７ｂ，２７ｃ，２７ｄを有する。これらコンタクトホール２７ａ，２７ｂ，２７ｃ，２７ｄは、レジストパターン２８Ｍをマスクとしたドライエッチングにより形成されたものである。コンタクトホール２７ａ，２７ｂ，２７ｃ，２７ｄには、それぞれコンタクトプラグ（図示せず）を埋設することができる。
【００４３】
一方、図１３は、酸化ダミーパターン２３Ａ，２３Ｂ，２３Ｃを形成しない場合の半導体装置の製造工程の一部を概略的に示す図である。図１３の構造では、図１２の場合と同様に、半導体基板１１Ｍ上のフィールド絶縁膜２０Ｍの上面領域に複数のゲート電極２２Ａ，２２Ｂが形成されているが、酸化ダミーパターンが形成されていない。このため、ゲート電極２２Ａ，２２Ｂを被覆する層間絶縁膜２６０の上面の平坦度は、図１２の層間絶縁膜２６Ｍの上面の平坦度よりも低い。平坦度の低い下地の上にレジストパターン２８０をフォトリソグラフィで形成した場合、レジストパターン２８０の寸法精度が低くなるという問題がある。かかる問題を回避するには、たとえば、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）などの平坦化工程により層間絶縁膜２６０の上面を平坦化した後に、レジストパターン２８０を形成すればよいが、平坦化工程の採用により製造コストが増大する。
【００４４】
これに対し、本実施の形態では、平坦化工程を使用せずに層間絶縁膜２６Ｍの上面を平坦化することができ、レジストパターン２８Ｍの寸法精度の低下を抑制することができる。
【００４５】
実施の形態３．
図１４は、本発明の実施の形態３の半導体装置の構造を概略的に示す断面図である。図１４の構造では、半導体基板１１Ｋ上のフィールド絶縁膜２０Ｋの上面領域に複数の凸状絶縁部からなる酸化ダミーパターン２３Ｄが形成されている。この酸化ダミーパターン２３Ｄは、実施の形態１の酸化ダミーパターン２３と同様の工程で形成される。また、酸化ダミーパターン２３Ｄを被覆する層間絶縁膜２６Ｋが形成されており、この層間絶縁膜２６Ｋ上に上部配線層４０が横方向に延在している。
【００４６】
一方、図１５は、酸化ダミーパターンを形成しない場合の半導体装置の構造を概略的に示す図である。図１５の構造では、半導体基板１１Ｋ上のフィールド絶縁膜２０Ｋの上面領域に酸化ダミーパターンが形成されていない。このため、フィールド絶縁膜２０Ｋを被覆する層間絶縁膜２６１の上面の平坦度は、図１４の層間絶縁膜２６Ｋの上面の平坦度よりも低い。このような平坦度の低い層間絶縁膜２６１上に形成された上部配線層４００の配線容量Ｃａ，Ｃｂ，Ｃｃにはバラツキが生じて電気的特性を劣化させるという問題がある。かかる問題を回避するには、ＣＭＰなどの平坦化工程により層間絶縁膜２６１の上面を平坦化した後に、上部配線層４００を形成すればよいが、平坦化工程の採用により製造コストが増大する。
【００４７】
これに対し、本実施の形態では、平坦化工程を使用せずに層間絶縁膜２６Ｋの上面を平坦化することができ、配線容量のバラツキを抑制することができる。
【００４８】
実施の形態１〜３の変形例．
以上、図面を参照して本発明の種々の実施の形態について述べたが、これらは本発明の例示であり、上記以外の様々な形態を採用することもできる。たとえば、図７（Ｂ）及び図８（Ｂ）に示したように、ダミーパターン２３Ｐと酸化ダミーパターン２３は、ストライプ状に形成されているが、この形状に限定されるものではない。たとえば、ダミーパターン２３Ｐが複数の柱状導電部で構成されてもよい。
【００４９】
また、図３に示した半導体装置１は、Ｎチャネル型のＬＤＭＯＳ構造を有するが、本発明はこれに限定されるものではない。Ｐ型半導体基板１１、Ｎ型ウェル領域１２、Ｐ型ウェル領域１３、ソース領域１５、ドレイン領域１６及びボディコンタクト領域１７の導電型を逆の導電型に変更することで、Ｐチャネル型ＬＤＭＯＳ構造を有する半導体装置を構成することもできる。
【００５０】
また、上記酸化ダミーパターン２３を用いた構成は、ＬＤＭＯＳ構造だけでなく、他の種類の高電圧動作の半導体装置に適用することが可能である。
【符号の説明】
【００５１】
１  半導体装置、  １１  Ｐ型半導体基板、  １２  Ｎ型ウェル領域、  １３  Ｐ型ウェル領域、  １５  ソース領域、  １６  ドレイン領域、  １７  ボディコンタクト領域、  ２０  フィールド絶縁膜、  ２１  ゲート絶縁膜、  ２２  ゲート電極、  ２３Ｐ  ダミーパターン、  ２３０Ｐ  凸状導電部、  ２３  酸化ダミーパターン、  ２３０  凸状絶縁部、  ２４  酸化膜、  ２５  レジストパターン、  ２６  層間絶縁膜、  ２８  レジストパターン、  ３１〜３３  コンタクトプラグ、  ４０〜４３  上部配線層、  ４５  パッシベーション膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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