(57)【特許請求の範囲】
【請求項１】
オプトエレクトロニクス半導体チップの製造方法であって、
ｎ型導電層（２）を用意するステップと、
前記ｎ型導電層（２）上に活性ゾーン（３）を設けるステップと、
前記活性ゾーン（３）上にｐ型導電層（４）を設けるステップと、
前記ｐ型導電層（４）上に金属層列（５）を設けるステップと、
前記金属層列（５）のうち前記ｐ型導電層（４）とは反対の側にマスク（６）を配置するステップと、
前記マスク（６）を用いて部分的に前記金属層列（５）を除去し、前記ｐ型導電層（４）を露出させるステップと、
前記マスク（６）を用いて前記ｐ型導電層（４）の露出領域（４ａ）を前記ｎ型導電層（２）にいたるまで除去するステップと
を含み、
前記金属層列（５）は少なくとも１つの鏡面層（５１）および阻止層（５２）を含み、場合によっては、更に、強化層（５３）を含み、前記金属層列（５）の前記鏡面層（５１）は前記ｐ型導電層（４）に面しており、前記鏡面層（５１）、前記阻止層（５２）、前記強化層（５３）の順に前記ｐ型導電層（４）上に設けられ、
更に、
絶縁層（７）によって、前記ｎ型導電層（２）の露出領域と、前記ｐ型導電層（４）および前記活性ゾーン（３）および前記金属層列（５）の露出外面とを覆うステップと、
前記絶縁層（７）に、前記ｎ型導電層（２）にいたる複数の開口（７１）を形成するステップと、
前記絶縁層上に、前記複数の開口（７１）を通して前記ｎ型導電層（２）へ電気的に接続される金属層（８）を被着するステップと、を含む、
オプトエレクトロニクス半導体チップの製造方法において、
更に、前記ｎ型導電層（２）および前記活性ゾーン（３）および前記ｐ型導電層（４）を貫通し、かつ、前記金属層列（５）の鏡面層（５１）を通るようにした、開口（１０）を形成することによって、前記開口（１０）の底面（１０ａ）に前記金属層列（５）の阻止層（５２）を、又は、強化層（５３）を露出させるステップと、
前記開口（１０）の側面（１０ｂ）を、少なくとも前記鏡面層（５１）の領域において、ＡＬＤプロセスによって形成されるパシベーション層（１１）によって完全に覆い、かつ、前記底面（１０ａ）を前記パシベーション層（１１）で覆うステップと、
前記底面（１０ａ）の前記パシベーション層を除去することによって、前記オプトエレクトロニクス半導体チップの電気コンタクトのための端子面（５４）としての露出面を形成するステップと、を含む、
ことを特徴とするオプトエレクトロニクス半導体チップの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、オプトエレクトロニクス半導体チップの製造方法、および、オプトエレクトロニクス半導体チップに関する。
【０００２】
本発明の解決すべき課題は、特に低コストなオプトエレクトロニクス半導体チップの製造方法を提供することである。また、特に簡単で低コストに製造可能なオプトエレクトロニクス半導体チップを提供することも本発明の解決すべき課題である。
【０００３】
本発明の少なくとも１つの手段によれば、オプトエレクトロニクス半導体チップの製造方法は、次のようなステップを含む。
【０００４】
例えば第１のステップとして、ｎ型導電層が用意される。ｎ型導電層とは、例えば、ｎドープされた半導体層によって形成されている。ｎ型導電層は例えば成長基板上にエピタキシャル成長によって堆積される。
【０００５】
続くステップとして、ｎ型導電層上にｐ型導電層が設けられる。ｐ型導電層とは、例えば、ｐドープされた半導体材料によって形成されており、ｎ型導電層と同様にエピタキシャル成長によって堆積される。
【０００６】
ｎ型導電層とｐ型導電層とのあいだに、有利には、少なくとも１つの活性ゾーンが形成される。この活性ゾーンは、オプトエレクトロニクス半導体チップの動作時に電磁放射を受信および／または放出するために設けられる。
【０００７】
オプトエレクトロニクス半導体チップの複数の半導体層、すなわち、例えばｎ型導電層およびｐ型導電層および活性ゾーンは、例えば窒化物半導体を基礎としている。これは、各層ないしその少なくとも一部、特に活性ゾーンが、ＡｌｎＧａｍＩｎ１−ｎ−ｍＮ［０≦ｎ≦１，０≦ｍ≦１，ｎ＋ｍ≦１］などの窒化物半導体材料を含むかまたは当該材料から成ることを意味する。ここで、当該材料は必ずしも数学的に厳密に上記の式に適合した組成を有していなくてもよい。例えば、当該材料は１つまたは複数のドープ物質または添加成分を含むことができる。ただし、わかりやすくするために、材料が部分的に少量の別の物質を含んでいる場合またはこうした少量の物質が置換ないし補充されている場合にも、上記の式は結晶格子の主要な成分のみを表すものとする。
【０００８】
本発明の少なくとも１つの態様によれば、次のステップで、ｐ型導電層上に金属層列が設けられる。ここで、金属層列は直接にｐ型導電層上に堆積されてよいが、金属層列とｐ型導電層とのあいだに１つまたは複数の中間層が設けられてもよい。
【０００９】
本発明の少なくとも１つの態様によれば、金属層列は少なくとも１つの鏡面層および少なくとも１つの阻止層を含み、金属層列の鏡面層はｐ型導電層に面している。金属層列の鏡面層は例えば銀によって形成されており、つまり、鏡面層はこの場合銀を含むかまたは銀から成る。阻止層は鏡面層のうちｐ型導電層から遠い側の表面に直接に続いて配置される。阻止層は、例えば、銀の拡散を阻止もしくは抑圧するために用いられる。阻止層は特に他の材料が鏡面層内へ拡散することを抑圧する。例えば阻止層はＴｉＷＮもしくはＴｉＮを含むかまたはこれらの材料から成る。さらに、阻止層が、透明な導電性酸化物を含むかまたはこれから成っていてもよい。例えば阻止層はＺｎＯを含むかまたはＺｎＯから成る。
【００１０】
本発明の少なくとも１つの態様では、次のステップで、金属層列のうちｐ型導電層とは反対の側にマスクが配置される。マスクは例えばフォトレジストからパターニングされ、金属層列をカバーする閉鎖領域と、金属層列に任意にアクセス可能なように露出された開放領域とを有する。
【００１１】
本発明の少なくとも１つの態様では、マスクを用いて部分的に、例えば金属層列がマスクによって覆われていない箇所で、金属層列が除去される。この除去により、金属層列が除去された位置でｐ型導電層が露出される。
【００１２】
例えば、金属層列のパターニングはウェットケミカルパターニングもしくはバックスパッタリングによって行われる。
【００１３】
本発明の方法の少なくとも１つの態様では、さらに、ｐ型導電層の露出領域が部分的に中性化もしくは除去される。中性化もしくは除去は、ここでは、別のマスクを定めることなく行われる。有利には、金属層列のパターニングに用いられたマスクが、ｐ型導電層の露出領域の中性化もしくは除去の際にも用いられる。これに代えて、金属層列の除去されていない領域をｐ型導電層のパターニング用マスクとして用いてもよい。
【００１４】
このときに重要なのは、金属層列のパターニングとｐ型導電層のパターニングとが２つのステップにわたって別のマスクを定めることなく行われることである。つまり、金属層列のパターニングとｐ型導電層のパターニングとの双方が同じフォト技術によって行われる。したがって、有利には、ｐ型導電層のパターニングは、既にパターニングされた金属層列に対してセルフアライメントされる。全体として、さらなるフォト技術を適用せずに済み、製造の手間も小さくなるので、オプトエレクトロニクス半導体チップの製造コストが低減される。
【００１５】
ｐ型導電層の露出領域の中性化もしくは除去は、例えば、アルゴンイオンおよび／または水素イオンのバックスパッタリングによって行われる。ｐ型導電層が中性化される際には、ｐドープ物質がｐ型導電層内で中性化されるので、ｐ型導電層の中性化領域が電気的に絶縁される。ｐ型導電層の露出領域の中性化もしくは除去はｎ型導電層にいたるまで行われ、これにより、ｎ型導電層は中性化領域もしくは除去領域の上方でコンタクト可能となる。
【００１６】
ｐ型導電層が除去される場合、直接に、ｎ型導電層でのコンタクトを形成することができる。ｐ型導電層が中性化される場合、ｐ型導電層の中性化領域に例えば部分的にｎ型ドープが行われ、これにより、中性化領域を通してｎ型導電層のコンタクトが形成される。なお、ｐ型導電層の露出領域の中性化もしくは除去が行われると、この中性化領域ないし除去領域に接するｐ型導電層にエッジが形成される。ｐ型導電層が除去される場合、下方に位置するｎ型導電層に対するエッジ角度は例えば約６０°となる。特に、このエッジは、下方に位置するｎ型導電層に対して垂直には延在しない。
【００１７】
さらに、本発明はオプトエレクトロニクス半導体チップにも関する。このオプトエレクトロニクス半導体チップは上述した方法により製造可能である。つまり、製造方法の発明について説明した特徴は、オプトエレクトロニクス半導体チップの発明にも当てはまる（逆も同様である）。
【００１８】
本発明のオプトエレクトロニクス半導体チップは、少なくとも１つの鏡面層および阻止層を含む金属層列と、ｐ型導電層とを含む。ここで、金属層列の鏡面層はｐ型導電層に面しており、ｐ型導電層は側方で鏡面層から突出している。言い換えれば、鏡面層はｐ型導電層に対して横方向で後退している。「側方」もしくは「横方向」とは、例えば、エピタキシャル成長された層の成長方向に対して垂直に延在する方向のことである。
【００１９】
また、ｐ型導電層が側方で鏡面層から突出する距離は最大で５μｍであり、有利には最大で３μｍ、特に有利には最大で２μｍである。
【００２０】
ｐ型導電層が鏡面層から少なくとも一部突出しているのは、金属層列の除去とこれによって生じるｐ型導電層の露出領域の中性化もしくは除去とが、１つの作業ステップで、例えば同じマスクを使用して行われることによる。
【００２１】
また、ｐ型導電層から金属層列の他の層までの突出距離は鏡面層までの突出距離よりも小さい。例えば、阻止層は側方で金属層列の鏡面層から突出しており、このため、ｐ型導電層は鏡面層に比べて阻止層から僅かしか突出していないか、または、阻止層とｐ型導電層とは少なくとも部分的にその平面が一致するように相互に接している。例えば、阻止層は、側方で鏡面層から突出しているものの、突出距離は鏡面層に対して最大で１μｍである。阻止層が鏡面層に対して有する突出距離は、例えば、金属層列をパターニングするためのエッチング剤が阻止層よりも強く鏡面層を侵襲するために生じるものである。
【００２２】
ｐ型導電層は、有利には、当該ｐ型導電層のうち、ｐ型導電層が除去された領域もしくは中性化された領域に接する全てのエッジに沿って、鏡面層から突出している。
【００２３】
次に、本発明のオプトエレクトロニクス半導体チップの製造方法およびオプトエレクトロニクス半導体チップの双方に関する実施形態を示す。つまり、次に挙げる特徴は本発明の方法にも半導体チップにも当てはまる。
【００２４】
有利な実施形態では、ｎ型導電層およびｐ型導電層を通る開口が形成される。つまり、開口の領域ではｎ型導電層およびｐ型導電層が部分的に除去される。例えば、開口はｎ型導電層からｐ型導電層を貫通して金属層列へいたるので、開口の底面において金属層列の１つの層が露出される。例えば、開口はｎ型導電層から金属層列の方向へ向かって先細となっている。開口の底面では、金属層列の露出層へ向かって、半導体チップの電気的コンタクトのための端子面が形成される。
【００２５】
換言すれば、金属層列の１つの層が半導体チップの電気コンタクトのための端子面（いわゆるボンディングパッド）として用いられる。この場合、金属層列の当該層上に端子面を形成するメタライゼーションを直接に被着することができる。いずれの場合にも、金属層列ないし少なくとも金属層列の露出層は、オプトエレクトロニクス半導体チップにおいて電流を印加ないし分配するために用いられる。このようにすれば、オプトエレクトロニクス半導体チップの製造プロセス中に端子面を個別に定める必要がなくなり、製造コストの低減ひいてはオプトエレクトロニクス半導体チップの製造の低コスト化が達成される。
【００２６】
本発明の少なくとも１つの実施形態によれば、開口は少なくとも部分的に金属層列の鏡面層を通り、少なくとも鏡面層の領域内の開口の側面はパシベーション層によって完全に覆われる。つまり、開口領域では金属層列の鏡面層を除去できる。例えば、開口の底面では、金属層列の阻止層もしくは他の層が露出されている。鏡面層を障害的な気体雰囲気および湿分から保護するために、開口領域での鏡面層の露出領域がパシベーション層によって完全に覆われるのである。例えば、ここでのパシベーション層はＡＬＤプロセス（原子層デポジションプロセス）によって形成される。ＡＬＤプロセスは、パシベーション層内にチャネルを発生させずに鏡面層をコンフォーマルに成形することに特に良好に適している。チャネルが発生すると、これを通して、材料が鏡面層から外部へもしくは外部から鏡面層へ達してしまう。すなわち、このようにして形成されたパシベーション層は障害物質、例えば気体および／または湿分に対して鏡面層を保護する。さらに、パシベーション層は、鏡面層の成分、例えば銀イオンが鏡面層に接する半導体チップの領域へ移動することを阻止する。
【００２７】
ＡＬＤプロセスによるパシベーション層の製造は、例えば電子顕微鏡によるパシベーション層の撮影によって、一義的に識別される。パシベーション層は例えばＣＶＤ法（化学蒸着法）などの他の製造過程によって形成される。したがって、パシベーション層がＡＬＤプロセスによって形成されるという特徴は、本発明の特徴であって、方法発明のみに限定されない。
【００２８】
少なくとも１つの実施形態によれば、ｐ型導電層は開口内の側方で鏡面層から突出している。ｐ型導電層は有利には側方で鏡面層を取り巻いてそこから突出しており、少なくとも５００ｎｍの距離、例えば１μｍの距離、最大４μｍまでの距離で突出している。パシベーション層がＡＬＤプロセスにより形成される場合、ｐ型導電層の突出距離より下方のパシベーション層は鏡面層まで延在しており、その形状に一致してこれを覆っている。
【００２９】
ｐ型導電層の突出によって、鏡面層の近傍に形成されている中空部は、パシベーション層の材料によって完全に充填される。特に、パシベーション層の形成のためにＡＬＤプロセスが利用される場合、ｐ型導電層の下方に中空溝が形成される。この場合、パシベーション層はＵ字状断面を有する。このパシベーション層は、突出領域において金属層列に面する側のｐ型導電層と、開口の側面の領域の鏡面層と、突出領域においてｐ型導電層に面する金属層列の露出層とを完全に覆っている。
【００３０】
少なくとも１つの実施形態によれば、鏡面層の領域内の開口の側面は、半導体チップの支持体のうち鏡面層に面する表面に対して、ｐ型導電層の領域内の開口の側面とは異なる角度をなしている。
【００３１】
例えば、鏡面層の領域の開口の側面は支持体の表面に対して垂直であり、これに対して、ｐ型導電層の領域における開口の側面は支持体の表面に対して９０°ではない角度をなしている。例えば、金属層列の領域の開口は円筒形状もしくは六面体形状もしくは円錐台形状もしくは角錐台形状に形成されている。ｐ型導電層を通した開口内の側方での鏡面層の突出は、このように簡単に実現できる。
【００３２】
少なくとも１つの実施形態によれば、パシベーション層の厚さは２０ｎｍ以上１００ｎｍ以下の範囲であり、特には３５ｎｍ以上７０ｎｍ以下の範囲である。ここで、パシベーション層の厚さは、特に、パシベーション層の成長方向に対して平行な方向で測定される。パシベーション層が同時に成長する複数の部分領域を有する場合、個々の部分領域の厚さは、例えば、個々の部分領域が相互に接する接合部までの値として求められる。鏡面層は有利には１００ｎｍ以上２００ｎｍ以下の厚さを有し、特には１００ｎｍ以上１５０ｎｍ以下の厚さを有する。
【００３３】
少なくとも１つの実施形態によれば、パシベーション層は、ケイ素酸化物および／またはアルミニウム酸化物および／またはジルコニウム酸化物を含むか、または、これらから成る。同様に、パシベーション層は、ＴｉＯ２，ＨｆＯ２，ＳｎＯ２，ＳｉＣ，Ｚｒ（ＳｉＯ４），Ｐｂ３（Ｓｉ２Ｏ７），Ｎａ（ＡｌＳｉＯ４），Ｓｉ３Ｎ４，ＡｌＮ，ＧａＮの材料のうちいずれかを含むかまたはこれらのうちいずれかから成る。他の透明な、耐湿性を有する酸化物および／または炭化物および／または窒化物をパシベーション層として用いてもよい。
【００３４】
少なくとも１つの実施形態によれば、ｎ型導電層およびｐ型導電層を貫通して金属層列の１つの層まで達する少なくとも２つの開口が形成される。一方の開口には半導体チップのｎ側コンタクトのための端子面が形成され、他方の開口には半導体チップのｐ側コンタクトのための端子面が形成される。言い換えれば、この実施形態では、半導体チップが少なくとも２つの開口を介してコンタクトされる。各端子面は、オプトエレクトロニクス半導体チップのそれぞれ異なる導電性領域に電気的に接続されることによって区別される。
【００３５】
少なくとも１つの実施形態によれば、金属層列の側面は、１つまたは複数の開口を除いて、ｎ型導電層の半導体材料に電気的に接続された金属層に少なくとも間接的に接している。「少なくとも間接的に」とは、金属層列とｎ型導電層の半導体材料に電気的に接続された金属層とのあいだに、電気的絶縁性の絶縁層が配置されていてもよいことを意味する。ただし、絶縁層は、例えばオプトエレクトロニクス半導体チップのエッジでは露出されておらず、半導体チップの全てのエッジにおいて、ｎ型導電層の半導体材料に電気的に接続された金属層により包囲されている。この手段により、鏡面層を含む金属層列は全周にわたって金属のｎ型コンタクトによって取り巻かれるようにカプセル化され、機械的かつ化学的に特に安定なオプトエレクトロニクス半導体チップが形成される。金属層列の鏡面層は、開口の領域においてのみ、金属によってカプセル化されず、例えば上述したパシベーション層によって覆われる。
【００３６】
少なくとも１つの実施形態によれば、ｎ型導電層から金属層列の１つの層まで達する少なくとも１つの開口が、側方でオプトエレクトロニクス半導体チップの活性ゾーンによって完全に包囲される。有利には、全ての開口が側方で活性ゾーンによって完全に包囲される。つまり、オプトエレクトロニクス半導体チップの電気的コンタクトを形成する１つまたは複数の開口は、発光型のオプトエレクトロニクス半導体チップの場合、チップの発光面によって包囲されるのである。活性ゾーンにおける光形成のための電流の分配は、有利には、大部分もしくは全て、活性ゾーンの下方で行われるので、特に大きな放射面を有するオプトエレクトロニクス半導体チップを実現できる。
【００３７】
少なくとも１つの実施形態によれば、半導体チップは、金属層列の一部およびｐ型導電層およびｎ型導電層を含むＥＳＤ部分領域を有する。ＥＳＤ部分領域は、半導体チップの残りの部分に対して電気的に逆並列に接続される。つまり、半導体チップにおいて、金属層列およびｐ型導電層およびｎ型導電層のパターニングによりＥＳＤ部分領域が形成され、このＥＳＤ部分領域は残りの半導体チップ部分に対して逆並列に接続されたＥＳＤ保護ダイオードを形成する。有利には、ここでのＥＳＤ部分領域は側方で完全に活性ゾーンによって包囲されるので、発光型のオプトエレクトロニクス半導体チップの場合、ＥＳＤ部分領域は発光面の内部に位置する。ＥＳＤ部分領域ではオプトエレクトロニクス半導体チップの動作時にも電磁放射は形成されず、その周囲で電磁放射が形成される。
【００３８】
少なくとも１つの実施形態によれば、半導体チップは、電気的に直列に接続された、少なくとも２つの活性部分領域に分割される。言い換えれば、半導体チップは、基本的に相互に独立して駆動可能な少なくとも２つのピクセル（活性部分領域）を含む。このオプトエレクトロニクス半導体チップでは各部分領域は電気的に直列に接続されるので、半導体チップは例えば唯一のｎ型端子面と唯一のｐ型端子面とを有することになる。
【００３９】
少なくとも１つの実施形態によれば、活性部分領域間の少なくとも１つの電気的接続部は半導体チップの光出射面の下方に配置される。すなわち、半導体チップの活性部分領域は、オプトエレクトロニクス半導体チップの外側もしくは光出射面の上方もしくは光路内では直列には接続されず、光出射面の下方で直列に接続される。この場合、有利には、電気的接続部の全体が光出射面の下方の半導体チップの活性部分領域間に配置される。
【００４０】
少なくとも１つの実施形態によれば、オプトエレクトロニクス半導体チップの動作時には各活性部分領域で少なくとも２Ｖの電圧が降下する。有利には、各活性部分領域で少なくとも３Ｖの電圧が降下する。半導体チップが例えば２８個の活性部分領域を有する場合、半導体チップは約９０Ｖの電圧で駆動され、約０．６ｍＡの電流が半導体チップを通って流れる。こうした、相互に直列に接続された複数の活性部分領域を有するオプトエレクトロニクス半導体チップは、活性部分領域の数が適切に選択されれば、整流および平滑化によって、一般的に利用されている交流電流で駆動することができる。また、半導体チップは、相互に直列に接続された第１の群のピクセルと、この第１の群のピクセルに対して逆並列にかつ相互に直列に接続された第２の群のピクセルとを含むことができる。この場合、半導体チップは、整流なしで直接に交流電流によって駆動することができる。
【００４１】
以下に、本発明の方法および本発明のオプトエレクトロニクス半導体チップを、図示の実施例に則して詳細に説明する。
【図面の簡単な説明】
【００４２】
【図１Ａ】本発明の第１の実施例の製造方法の第１の段階を示す概略的断面図である。
【図１Ｂ】本発明の第１の実施例の製造方法の第２の段階を示す概略的断面図である。
【図１Ｃ】本発明の第１の実施例の製造方法の第３の段階を示す概略的断面図である。
【図１Ｄ】本発明の第１の実施例の製造方法の第４の段階を示す概略的断面図である。
【図１Ｅ】本発明の第１の実施例の製造方法の第５の段階を示す概略的断面図である。
【図１Ｆ】本発明の第１の実施例の製造方法の第６の段階を示す概略的断面図である。
【図１Ｇ】本発明の第１の実施例の製造方法の第７の段階を示す概略的断面図である。
【図１Ｈ】本発明の第１の実施例の製造方法の第８の段階を示す概略的断面図である。
【図１Ｉ】本発明の第１の実施例の製造方法の第９の段階を示す概略的断面図である。
【図１Ｊ】本発明の第１の実施例の製造方法の第１０の段階を示す概略的断面図である。
【図１Ｋ】本発明の第１の実施例の製造方法の第１１の段階を示す概略的断面図である。
【図１Ｌ】本発明の第１の実施例の製造方法の第１２の段階を示す概略的断面図である。
【図１Ｍ】本発明の第１の実施例の製造方法の第１３の段階を示す概略的断面図である。
【図１Ｎ】本発明の第１の実施例の製造方法の第１４の段階を示す概略的断面図である。
【図１Ｏ】本発明の第１の実施例のオプトエレクトロニクス半導体チップを示す概略的断面図である。
【図２Ａ】本発明の第２の実施例の製造方法を示す概略的断面図である。
【図２Ｂ】本発明の第２の実施例のオプトエレクトロニクス半導体チップを示す概略的断面図である。
【図３】本発明のオプトエレクトロニクス半導体チップの特徴を示す概略的断面図である。
【図４】本発明の第３の実施例のオプトエレクトロニクス半導体チップを示す概略的断面図である。
【図５】本発明の第４の実施例のオプトエレクトロニクス半導体チップを示す概略的断面図である。
【図６】本発明の第５の実施例のオプトエレクトロニクス半導体チップを示す概略的断面図である。
【００４３】
図中、同種の素子ないし同様の機能を有する素子には同じ参照番号を付してある。図示の素子は縮尺通りに描かれておらず、むしろ、各素子を良好に表すためおよび／または見取りやすくするために、個々に、意図的に拡大して描かれていることがある点に注意されたい。
【００４４】
以下では、図１Ａ−図１Ｏの概略図に則して、本発明のオプトエレクトロニクス半導体チップの製造方法の第１の実施例の種々のステップを詳細に説明する。図１Ｏの概略図には、本発明の方法によって製造される第１の実施例のオプトエレクトロニクス半導体チップが示されている。
【００４５】
図１Ａに示されているように、まず、ｎ型導電層２が、例えばエピタキシャル成長により、成長基板１上に被着される。成長基板１は例えばサファイアから形成される。ｎ型導電層２は例えばｎドープされたＧａＮ層である。ｎ型導電層２に続いてｐ型導電層４が配置されている。ｐ型導電層４は例えばｐドープされたＧａＮ層である。ｎ型導電層２とｐ型導電層４との界面には活性ゾーン３が形成されており、この活性ゾーン３は例えばｐｎ接合領域または単一量子井戸構造または多重量子井戸構造を含む。活性ゾーン３は、有利には、ここで製造されているオプトエレクトロニクス半導体チップの動作時に、可視光のスペクトル領域の電磁放射を放出するのに適した層である。
【００４６】
次のステップでは、金属層列５がｐ型導電層４のうちｎ型導電層２から遠い側の面に被着される。ここで、金属層列５は、例えば銀から成る鏡面層５１を含む。また、金属層列５は阻止層５２を含み、この阻止層５２は、例えばＴｉＷＮまたはＴｉＮまたはＺｎＯから成るかこれらの材料のうち１つまたは複数を含む。選択的に、金属層列５が強化層５３を含み、この強化層５３が金、チタン、クロムの金属群のうち少なくとも１つを含むかまたはこれらの少なくとも１つから成っていてもよい。強化層５３は、ここで製造されているオプトエレクトロニクス半導体チップにおいて金属層列５を通した充分な電流拡散を保証するために用いられる。
【００４７】
続いて、金属層列５のうちｐ型導電層４とは反対側の表面に、例えばフォトレジストによって形成されているマスク６が配置される。
【００４８】
次いで、図１Ｃから明らかなように、マスク６を用いて金属層列５およびｐ型導電層４のパターニングが行われる。金属層列５のパターニングはウェットケミカルパターニングまたはバックスパッタリングである。
【００４９】
金属層列５のパターニングと同じフォト技術を利用して、ｐ型導電層４のパターニングが行われる。つまり、マスク６は金属層列５のパターニングとｐ型導電層４のパターニングとの双方に用いられる。このため、ｐ型導電層４のパターニングは実行時に付加的なマスクを定める必要のないセルフアライメントプロセスとなる。ｐ型導電層４のパターニングは例えば金属層列５の露出領域４ａを中性化して中性化領域を形成することにより行われる。これに代えて、金属層列５の露出領域においてｐ型導電層４を除去してもよい。中性化または除去は、例えば２分未満の時間にわたる、アルゴンイオンまたは水素イオンを用いたバックスパッタリングによって達成される。ｐ型導電層４をｎ型導電層２までパターニングすることにより、成長基板１の成長面の平面に対して６０°の角度で傾斜したｐ型導電層４のエッジが形成される。
【００５０】
次に、図３の概略図に則して、パターニングされた金属層列５とｐ型導電層４とが接する部分について詳細に説明する。金属層列５のパターニングにより、金属層列５は逆さまの階段ピラミッドの形状を有し、強化層５３が阻止層５２を取り巻き、そこから突出距離ｄ１だけ突出する状態となる。阻止層５２は、側方すなわち横方向で鏡面層５１を取り巻き、そこから値ｄ２だけ突出する。例えば、突出距離ｄ１，ｄ２はそれぞれ最大で１μｍである。図３に示されているように金属層列を逆さまの階段ピラミッド状にパターニングすることは、特に、金属層列５のウェットケミカルパターニングによって行われる。続くｐ型導電層４のパターニングが金属層列５のパターニングと同じフォト技術で行われるため、ｐ型導電層４は側方で鏡面層５１を取り巻き、そこから値ｄ３だけ突出することになる。ここでの突出距離は有利には最大で２μｍである。突出距離は、図１Ｂ，図１Ｃに関連して説明した製造プロセス、すなわち、同じマスク６を用いた金属層列５およびｐ型導電層４のパターニングによって定められる。
【００５１】
次のステップでは、絶縁層７が成長基板１から遠い側のｎ型導電層２の表面に被着される。絶縁層７は、最大で１μｍ、有利には少なくとも４００ｎｍ、例えば４５０ｎｍの厚さを有しており、例えば二酸化ケイ素から成る。絶縁層７は、例えば、ＣＶＤプロセスで用いられるＴＥＯＳ前駆体を介して塗布され、これにより形状特性が改善される。絶縁層７はｎ型導電層の露出領域とｐ型導電層および活性ゾーン３および金属層列５の全ての露出外面とを覆い、これらの形状に一致する。
【００５２】
図１Ｅに関連する次のステップでは、絶縁層７が、ｎ型導電層２にいたる複数の開口７１を形成することによって開放される。各開口は選択的に銀などの金属によって充填することができるが、この充填を次のステップで金属層８を被着する際に行ってもよい。開口７１はｐ型導電層４の各パターニング領域間とｐ型導電層４のパターニング領域の外側とに設けられる。絶縁層７の開口７１は例えば環状に形成される。開口７１のうち第１のものは活性ゾーン３を完全に包囲し、金属が導入された後、活性ゾーン３を完全にカプセル化する。この場合、開口７１を形成するために別のマスクが定められる。つまり、別のフォト技術が適用される。
【００５３】
図１Ｆに関連する次のステップでは、成長基板１から遠い側の表面に例えば銀を蒸着することによって金属層８が被着され、成長基板１から遠い側のｎ型導電層２の表面が完全に覆われ、活性ゾーン３およびｐ型導電層４および金属層列５が完全に包囲される。開口７１にはｎ型導電層２のコンタクトのための金属は導入されず、開口７１内の金属層８がｎ型導電層２のコンタクトのために用いられる。
【００５４】
次に、阻止層８１および強化層８２が成長基板１から遠い側の金属層８の表面に被着される。例えば、このようにして、Ｔｉ／ＴｉＷＮ／ＴｉＮ／ＴｉＰｔＡｕの層列が形成される。強化層８２は有利には金を含む。
【００５５】
続いて、成長基板１から遠い側の強化層８２の表面に支持体９が被着される。支持体９はボンディングされてもよいし、電解プロセスによって形成されてもよい。支持体９はここでは導電性を有するように形成される。支持体９は、例えば、ゲルマニウム、ケイ素、銅、ニッケルの材料群のいずれかによって形成されるか、これらの材料のいずれかから成る。
【００５６】
図１Ｉに示されている次のステップでは、成長基板１がレーザー剥離プロセスまたは化学的機械的プロセスによりｎ型導電層から剥離される。
【００５７】
次のステップでは、図１Ｊに示されているように、ｎ型導電層２１のうち支持体９から遠い側の表面が粗面化される。つまり、光出射面２１に、この光出射面を通して電磁放射が出射される場合の全反射の確率を低減する粗面が形成される。
【００５８】
図１Ｋに関連する次のステップでは、ｎ型導電層２およびｐ型導電層４を貫通して金属層列５の鏡面層５１まで達する開口１０が形成される。選択的に、メサエッチングを行って領域２２を除去してもよい。メサエッチングおよび開口１０の形成は、図示されていないマスクを用いて、つまり別のフォト技術を利用して、行われる。パターニングのために、例えば、二酸化ケイ素から成る絶縁層７と銀から成る鏡面層５１とで停止する高温のリン酸が使用される。なお、パターニングに別の化学物質を用いることもできる。
【００５９】
次のステップでは、鏡面層５１および場合により開口１０の底面１０ａにおける阻止層５２が除去される。この除去は例えばエッチングにより行われ、マスクとして、開口を取り巻く半導体層、すなわち、ｎ型導電層２およびｐ型導電層４および活性ゾーン３が用いられる。鏡面層５１および場合により阻止層５２を除去することにより突出部が形成され、この突出部ではｐ型導電層４が鏡面層５１を取り巻いてそこから突出する。突出距離ｄ４は４μｍ以下であり、例えばｄ４＝１μｍである。
【００６０】
開口１０の底面１０ａには強化層５３が露出されており、この強化層５３は例えば金から成るかまたは金を含む。
【００６１】
次のステップでは、図１Ｍに示されているように、パシベーション層１１がＡＬＤプロセスによって支持体９から遠い側の外面に被着される。パシベーション層１１は、例えば、アルミニウム酸化物、亜鉛酸化物、チタン酸化物、ケイ素酸化物の材料群のうち、少なくとも１つの材料を含むか、または、これらのうち少なくとも１つの材料から成る。
【００６２】
ここで、パシベーション層１１は、ｐ型導電層４が鏡面層５２を越えて突出することによって形成された中空部を完全に充填する。パシベーション層１１の堆積後には、開口１０の底面１０ａもパシベーション層１１の材料によって覆われることになる。
【００６３】
次のステップでは、図１Ｎに示されているように、例えば別のマスクを用いたフォト技術が利用されて、強化層５３が開口１０の底面１０ａにおいて再び露出され、これにより、後にコンタクト線（ボンディングワイヤとも称する）を固定するための端子面５４が形成される。
【００６４】
続くステップでは、図１Ｏに示されている個々のオプトエレクトロニクス半導体チップへのダイシングが行われる。図１Ｏから明らかなように、オプトエレクトロニクス半導体チップは、導電性を有するように構成された支持体９を含む。支持体９の上には強化層８２が配置され、その上に金属層８に対する阻止層８１が配置される。金属層８は開口７１を通してオプトエレクトロニクス半導体チップのｎ型導電層２へ電気的に接続されている。つまり、金属層８はオプトエレクトロニクス半導体チップのｎ側コンタクトのために用いられる。金属層８は、開口１０を除き、側方で鏡面層５１を含む金属層列５を取り巻いているので、鏡面層５１は少なくとも間接的に、金属層８の金属によって周囲を取り巻かれるようにカプセル化されている。金属層８と金属層列５またはｐ型導電層４とのあいだには絶縁層７が配置され、この絶縁層７は金属層８をｐ型導電層４から電気的に分離する。ｐ型導電層４は金属層列５の強化層５３の上方で電気的にコンタクト可能である。ｐ型導電層４の電気コンタクトのための強化層５３へのアクセスを可能にする開口１０において、鏡面層５１は開口１０の側面１０ｂのパシベーション層１１によって完全に覆われてカプセル化される。
【００６５】
全体としては、図１Ｏに関連するオプトエレクトロニクス半導体チップが、４回のフォト技術の利用のみによって製造される（図１Ｂ，図１Ｅ，図１Ｋ，図１Ｎの説明を参照されたい）。
【００６６】
次に、図２Ａ，図２Ｂに則して、本発明の方法の別の実施例を詳細に説明する。ここでは、図１Ｎに関連して説明したフォト技術、すなわち、パシベーション層１１のための開口を金属層列５の強化層５３に設けるためのフォト技術を省略できる。図２Ａから明らかなように、ここではステップ１Ｍの後にあらかじめマスクを定めることなく、プラズマ支援エッチングが全面で行われる。これにより、パシベーション層１１は、ｎ型導電層２すなわち光通過面２１のうち支持体９から遠い側の表面で除去される。パシベーション層１１は、鏡面層５２の開口１０内のｐ型導電層の突出領域において、半導体ボディの他の領域よりも厚く残るので、パシベーション層１１はそこでとどまり、開口１０の側面１０ｂにおける鏡面層５２の充分なカプセル化が保証される。ここで、図２Ｂには、ダイシングされた個々のオプトエレクトロニクス半導体チップの概略的断面図が示されている。
【００６７】
さらに、図４の概略的断面図に則して、本発明のオプトエレクトロニクス半導体チップの別の実施例を詳細に説明する。図１Ｏに則して説明したオプトエレクトロニクス半導体チップとは異なり、ここでのオプトエレクトロニクス半導体チップのｎ側コンタクトは支持体９の上方では行われない。したがって、支持体９を電気的絶縁性材料によって形成することもできる。これに代えてまたはこれに加えて、例えば二酸化ケイ素から成る絶縁層８３を、支持体９と金属層８とのあいだに配置してもよい。
【００６８】
オプトエレクトロニクス半導体チップの電気コンタクトは、図４の実施例では、２つの開口１０を介して行われる。第１の開口１０１により、オプトエレクトロニクス半導体チップはｐ側でコンタクトされる。端子面５４として金属層列５の強化層５３が用いられる。
【００６９】
オプトエレクトロニクス半導体チップのｎ側コンタクトは、第２の開口１０２を介して行われる。このために、第２の開口１０２の領域内で金属層列５すなわち強化層５３と金属層８とのあいだに付加的開口７１１が形成され、この付加的開口７１１で絶縁層７が分断される。付加的開口７１１は、例えば図１Ｅに則して説明したステップにおいて、パシベーション層７内に、つまり、プロセスで必要とされる第２のマスクが定められる際に、形成される。図４に関連して説明したオプトエレクトロニクス半導体チップは２つの開口１０１，１０２を通してそれぞれ１つずつの接続線により電気的にコンタクトされる。
【００７０】
本発明のオプトエレクトロニクス半導体チップの図５の実施例では、図１Ｏの実施例のオプトエレクトロニクス半導体チップと同様に、支持体９によってｎ側コンタクトが形成される。ただし、ここでのオプトエレクトロニクス半導体チップは付加的なＥＳＤ部分領域１３を含み、この付加的なＥＳＤ部分領域１３は、第２の開口１０２が取り巻くことで分離された、ｎ型導電層２および活性ゾーン３およびｐ型導電層４および金属層列５の部分領域内に構成されている。金属層列５のうち第２の開口１０２の底面に露出された強化層５３に電気的に接続されているメタライゼーション１３１と、絶縁層７内の開口７１１とにより、ＥＳＤ部分領域１３がオプトエレクトロニクス半導体チップの残りの領域に対して逆並列に接続される。このように、ＥＳＤ部分領域１３はオプトエレクトロニクス半導体チップに対するＥＳＤ保護ダイオードを形成しており、このＥＳＤ保護ダイオードは発光する活性ゾーン３によって周囲を取り巻かれている。この場合、ｎ型コンタクト７１は、第２の開口１０２と同様に、短絡を回避するために周囲を取り巻かれている。図５の実施例のオプトエレクトロニクス半導体チップでは、メタライゼーション１３１をパターニングしなければならないので、少なくとも１つの別のフォト技術が必要となる。
【００７１】
図６に則して、本発明のオプトエレクトロニクス半導体チップの別の実施例を詳細に説明する。この実施例では、オプトエレクトロニクス半導体チップが複数の活性部分領域３１へ分割されている。つまり、共通にエピタキシャル成長される複数の層が横方向でそれぞれ別個の複数の部分領域へ分割されている。図６には、オプトエレクトロニクス半導体チップの２つのピクセルを形成する２つの活性部分領域３１が示されている。活性部分領域３１はここでは電気的接続線３２を介して相互に直列に接続されており、オプトエレクトロニクス半導体チップのｎ側コンタクトのための金属層８は、それぞれ、隣接する部分領域３１間の絶縁部７８３によって分断されている。ここでのオプトエレクトロニクス半導体チップは、図４に関連して説明したオプトエレクトロニクス半導体チップと同様に、チップのｎ側コンタクトが支持体９によってではなく開口１０１，１０２の端子面５４によって形成されるチップである。電気的接続線３２に必要な開口を絶縁層７内に形成すること、および、絶縁部７８３を形成する開口を金属層８内に形成することは、例えば、図１Ｅに関連して説明した、第２のフォト技術での絶縁層７の開口形成と同時に行われる。
【００７２】
部分領域３１では、オプトエレクトロニクス半導体チップの動作時に、例えば少なくとも２Ｖの電圧が降下する。このようにすれば、直列に接続されている複数の活性部分領域３１によって、９０Ｖ以上の電圧で駆動可能なオプトエレクトロニクス半導体チップが形成されることになる。
【００７３】
全体として、本発明のオプトエレクトロニクス半導体チップの製造方法によれば、僅かな数のフォト技術を利用するのみで特に低コストにオプトエレクトロニクス半導体チップを製造することができる。本発明のオプトエレクトロニクス半導体チップは製造が簡単化されることに加え、鏡面層５２の周が金属でカプセル化されることにより、高い機械的安定性および化学的安定性を発揮する。
【００７４】
本発明は上述した実施例のみに限定されない。むしろ、本発明の各特徴は、発明の詳細な説明および特許請求の範囲および図面に明示的に記載されていなくとも、単独でまたは任意に組み合わせて、本発明の対象となりうる。
【００７５】
本願は、独国特許出願第１０２０１００２４０７９．６号の優先権を主張するものであり、その開示内容は引用によって本願にも含まれるものとする。
【図１Ａ】
0005946446.tif 000002
【図１Ｂ】
0005946446.tif 000003
【図１Ｃ】
0005946446.tif 000004
【図１Ｄ】
0005946446.tif 000005
【図１Ｅ】
0005946446.tif 000006
【図１Ｆ】
0005946446.tif 000007
【図１Ｇ】
0005946446.tif 000008
【図１Ｈ】
0005946446.tif 000009
【図１Ｉ】
0005946446.tif 000010
【図１Ｊ】
0005946446.tif 000011
【図１Ｋ】
0005946446.tif 000012
【図１Ｌ】
0005946446.tif 000013
【図１Ｍ】
0005946446.tif 000014
【図１Ｎ】
0005946446.tif 000015
【図１Ｏ】
0005946446.tif 000016
【図２Ａ】
0005946446.tif 000017
【図２Ｂ】
0005946446.tif 000018
【図３】
0005946446.tif 000019
【図４】
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【図５】
0005946446.tif 000021
【図６】
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