(57)【特許請求の範囲】
【請求項１】
第１の出力ノードにおいて第１の出力電圧を生成するように構成されたバックコンバータと、
第２の出力ノードにおいて第２の出力電圧を生成するように構成されたスイッチモード電源を備えるブーストコンバータと、
を備える装置であって、前記電源は、
インダクタに結合された第１のスイッチ、前記第１のスイッチは、選択的に閉じられるまたは開かれるように構成可能である、と、
選択的に閉じられるまたは開かれるように前記第１のスイッチを構成するために、前記バックコンバータにおいて使用されるバッククロック信号から制御信号を生成するように構成された制御ブロック、と、
を備え、
前記制御ブロックは、前記バッククロック信号の周波数を、前記周波数が最小周波数よりも小さいことに応答して、前記最小周波数に設定するように構成される第１の制限回路と、前記バッククロック信号の前記周波数を、前記周波数が最大周波数よりも大きいことに応答して、前記最大周波数に設定するように構成される第２の制限回路とを備え、前記制御信号の周波数は、前記最小周波数と最大周波数との間にある、
装置。
【請求項２】
前記第１のスイッチがＮＭＯＳトランジスタを備え、前記第１のスイッチを選択的に閉じるまたは開くことが、前記ＮＭＯＳトランジスタを介して前記インダクタを接地に結合するまたは分離することに対応する、請求項１に記載の装置。
【請求項３】
前記電源が、前記インダクタに結合された第２のスイッチをさらに備え、前記第２のスイッチが、前記第２の出力ノードに前記インダクタを選択的に結合するまたは分離するように構成されたＰＭＯＳトランジスタを備える、請求項２に記載の装置。
【請求項４】
前記制御信号が、前記ＮＭＯＳトランジスタをオンまたはオフにするために前記ＮＭＯＳトランジスタに結合され、前記制御ブロックが、前記ＰＭＯＳトランジスタをオンまたはオフにするために前記ＰＭＯＳトランジスタに結合された前記制御信号から導出された第２の制御信号を生成するようにさらに構成された、請求項３に記載の装置。
【請求項５】
前記制御ブロックは、前記ＮＭＯＳトランジスタがオフであるときに前記ＰＭＯＳトランジスタをオンにし、前記ＮＭＯＳトランジスタがオンであるときに前記ＰＭＯＳトランジスタをオフにするように構成された、請求項４に記載の装置。
【請求項６】
前記制御ブロックが、所定の時間期間中に前記ＮＭＯＳトランジスタをオフにさせるように構成されたＦｏｒｃｅ＿Ｎｏｆｆ生成回路を備える、請求項２に記載の装置。
【請求項７】
前記最大周波数は、前記第２の出力電圧が増加させられるにつれて増加するように構成された、請求項１に記載の装置。
【請求項８】
前記電源がバッテリー電圧に結合され、ブースト電圧が前記ブーストコンバータの前記第２の出力電圧と前記バッテリー電圧との間の差として定義され、前記最大周波数が前記ブースト電圧に正比例する、請求項７に記載の装置。
【請求項９】
前記制御ブロックが、前記制御信号を生成するために前記バッククロック信号においてパルスを挿入するように構成されたパルス挿入ブロックを備える、請求項１に記載の装置。
【請求項１０】
第１の出力ノードにおいて第１の出力電圧を生成するように構成されたバックコンバータと、
第２の出力ノードにおいて第２の出力電圧を生成するように構成されたスイッチモード電源を備えるブーストコンバータと、
を備える装置であって、前記電源は、
インダクタに結合されたスイッチであって、前記スイッチが、
ＮＭＯＳトランジスタを備え、
選択的に閉じられるまたは開かれるように構成可能であり、
前記スイッチが選択的に閉じられるまたは開かれることが、前記ＮＭＯＳトランジスタを介して前記インダクタを接地に結合するまたは分離することに対応する、
スイッチと、
制御ブロックであって、
選択的に閉じられるまたは開かれるように前記スイッチを構成するために、前記バックコンバータに与えられるバッククロック信号から制御信号を生成し、
前記制御信号のスイッチング周波数を最小周波数と最大周波数によって定義される範囲に制限する、
ように構成され、
所定の時間期間中に前記ＮＭＯＳトランジスタをオフにさせるように構成されたＦｏｒｃｅ＿Ｎｏｆｆ生成回路を備え、前記Ｆｏｒｃｅ＿Ｎｏｆｆ生成回路は、
前記バッククロック信号を受け取るように構成された論理ブロックと、前記論理ブロックが、前記制御信号に対応する出力を生成する、
前記論理ブロックの前記出力に結合された反転バッファと、
前記反転バッファの出力に結合されたクロック入力を備えるＤ−Ｑフリップフロップ、前記フリップフロップのＤ入力が１入力に結合される、と、
前記フリップフロップのＱ出力に結合された動的遅延ブロックと、
前記フリップフロップの前記Ｑ出力に結合された第１の入力と、前記動的遅延ブロックの出力の逆に結合された第２の入力とを備えるＡＮＤゲート、前記ＡＮＤゲートの出力は前記論理ブロックに結合される、と、
を備える、制御ブロックと、
を備える装置。
【請求項１１】
バックコンバータを使用して第１の出力電圧を生成することと、
インダクタに結合された第１のスイッチを備えるスイッチモード電源を有するブーストコンバータを使用して、第２の出力電圧を生成することと、
前記第１のスイッチを選択的に閉じるまたは開くために前記バックコンバータに生成されるバッククロック信号から制御信号を生成することと、
前記バッククロック信号のスイッチング周波数を、前記スイッチング周波数が最小周波数よりも小さい時、前記最小周波数に設定するために第１の制限回路を使用することと、
前記バッククロック信号の前記スイッチング周波数を、前記スイッチング周波数が最大周波数よりも大きい時、前記最大周波数に設定するために第２の制限回路を使用することと、
を備え、
前記制御信号の周波数は、前記最小周波数と最大周波数との間にある、
方法。
【請求項１２】
前記第２の出力電圧が増加させられることに応答して前記最大周波数を増加させること、をさらに備える、請求項１１に記載の方法。
【請求項１３】
ブースト電圧が、前記ブーストコンバータの前記第２の出力電圧と前記スイッチモード電源に結合されたバッテリー電圧との間の差として定義され、前記最大周波数が前記ブースト電圧に正比例する、請求項１２に記載の方法。
【請求項１４】
前記制御信号を生成するために前記バッククロック信号においてパルスを挿入することをさらに備える、請求項１１に記載の方法。
【請求項１５】
前記制御信号を生成するために前記バッククロック信号においてパルスを抑制することをさらに備える、請求項１１に記載の方法。
【請求項１６】
バックコンバータを使用して第１の出力電圧を生成するための手段と、
インダクタに結合された第１のスイッチを備えるスイッチモード電源を有するブーストコンバータを使用して、第２の出力電圧を生成するための手段と、
前記第１のスイッチを選択的に閉じるまたは開くために前記バックコンバータに与えられるバッククロック信号から制御信号を生成するための手段と、
前記バッククロック信号のスイッチング周波数を、前記スイッチング周波数が最小周波数よりも小さい時、前記最小周波数に設定するための手段と、
前記バッククロック信号の前記スイッチング周波数を、前記スイッチング周波数が最大周波数よりも大きい時、前記最大周波数に設定するための手段と、
を備え、
前記制御信号の周波数は、前記最小周波数と最大周波数との間にある、
装置。
【請求項１７】
前記第２の出力電圧が増加させられることに応答して前記最大周波数を増加させるための手段をさらに備える、請求項１６に記載の装置。
【請求項１８】
ブースト電圧が、前記ブーストコンバータの前記第２の出力電圧と前記スイッチモード電源に結合されたバッテリー電圧との間の差として定義され、前記最大周波数が前記ブースト電圧に正比例する、請求項１７に記載の装置。
【請求項１９】
前記制御信号を生成するために前記バッククロック信号においてパルスを挿入することをさらに備える、請求項１６に記載の装置。
【請求項２０】
前記制御信号を生成するために前記バッククロック信号においてパルスを抑制することをさらに備える、請求項１６に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
[0001]本開示は、ブーストコンバータ（boost converter）のためのクロック信号の周波数をプログラムするための技法に関する。
【背景技術】
【０００２】
[0002]ブーストコンバータは、通常、電圧をあるレベルから（たとえば、バッテリーソースから）より高いレベルにブーストするために電気デバイス中で使用される。逆に、バックコンバータ（buck converter）は、電圧をあるレベルからより低いレベルにステップダウンするために使用される。いくつかのタイプの適用例では、たとえば、無線周波数（ＲＦ）電力増幅器（ＰＡ：power amplifier）を効率的に供給するためのエンベロープトラッキング（ＥＴ：envelope tracking）システムでは、ＰＡに電源を与えるためにブーストコンバータとバックコンバータが一緒に与えられ得る。特に、ブーストコンバータは、ＰＡのポジティブレールがバッテリー電圧を上回って上昇することを可能にするために、必要なときに、ブーストされた電圧を与え得、一方、バックコンバータは、バッテリー電圧よりも小さいＰＡ電源電圧の低周波成分を与え得る。
【０００３】
[0003]ブーストコンバータとバックコンバータの両方は、通常、それぞれブーストクロック信号とバッククロック信号とによって駆動される複数のスイッチを組み込んでいる。たとえば、ブーストクロック信号は、出力電圧をターゲットブースト電圧に設定するようにブーストコンバータのスイッチを制御し得る。同様に、バッククロック信号は、出力電圧をターゲットバック（ステップダウン：stepped-down）電圧に設定するようにバックコンバータのスイッチを制御し得る。一般に、バッククロック信号とブーストクロック信号とは、互いに独立した必要条件を有する。たとえば、ブーストクロック信号の周波数は、部分的に一般にターゲットブースト電圧の関数である、所定の周波数範囲に制限されるべきであり、それは一般にターゲットバック電圧とは独立している。とはいえ、単一のシステム中で複数の独立したクロックを生成する必要性を回避するために、ブーストクロックをバッククロックに同期させることが望ましいであろう。
【０００４】
[0004]したがって、バッククロック信号と同期しているブーストクロック信号を生成するための技法を提供することが望ましく、それはブーストクロック周波数が特定のターゲットブースト電圧のために最適化された所定の周波数範囲内にあることをも保証する。
【図面の簡単な説明】
【０００５】
【図１】[0005]本開示によるバックコンバータとブーストコンバータとを組み込んだシステムの実装形態を示す図。
【図２】[0006]ブーストコンバータが、独立に生成されたブーストクロックにアクセスする必要なしに、バッククロックＣＬＫ１から直接必要とされる出力信号を生成するための要素を含む、本開示の例示的な実施形態を示す図。
【図３】[0007]パルス挿入が最小周波数制限のための技法として採用される、最小周波数制限ブロックによって実装され得る方法の例示的な実施形態を示す図。
【図４】[0008]図３に記載されたクロック挿入方法による、ＣＬＫ１およびＣＬＫ１´のための例示的なシグナリング波形を示す図。
【図５】[0009]最大周波数制限ブロックを含む、図２の制御論理ブロックによって実装され得る方法の例示的な実施形態を示す図。
【図６】[0010]図５の方法に従って生成されるＣＬＫ１´およびＮｏｎのための例示的なシグナリング波形を示す図。
【図７】[0011]本開示による制御論理ブロックの例示的な実施形態を示す図。
【図８】[0012]周波数制限ブロックが直列に結合された、ブーストクロックの最小周波数および最大周波数を制限するための方式の代替の例示的な実施形態を示す図。
【図９】[0013]周波数制限ブロックが並列に結合された、ブーストクロックの最小周波数および最大周波数を制限するための方式の代替の例示的な実施形態を示す図。
【図１０】[0014]本開示による方法の例示的な実施形態を示す図。
【図１１】[0015]エンベロープトラッキング（ＥＴ）システムにおける本開示の技法の例示的な実施形態を示す図。
【発明を実施するための形態】
【０００６】
[0016]添付の図面を参照しながら本開示の様々な態様について以下でより十分に説明する。ただし、本開示は、多くの異なる形態で実施され得、本開示全体にわたって提示する任意の特定の構造または機能に限定されるものと解釈すべきではない。むしろ、これらの態様は、本開示が周到で完全になり、本開示の範囲を当業者に十分に伝えるために与えるものである。本明細書の教示に基づいて、本開示の範囲は、本開示の他の態様とは無関係に実装されるにせよ、本開示の他の態様と組み合わせて実装されるにせよ、本明細書で開示する本開示のいかなる態様をもカバーするものであることを、当業者なら諒解されたい。たとえば、本明細書に記載の態様をいくつ使用しても、装置は実装され得、または方法は実施され得る。さらに、本開示の範囲は、本明細書に記載の本開示の様々な態様に加えてまたはそれらの態様以外に、他の構造、機能、または構造および機能を使用して実施されるそのような装置または方法をカバーするものとする。本明細書で開示する本開示のいずれの態様も、請求項の１つまたは複数の要素によって実施され得ることを理解されたい。
【０００７】
[0017]添付の図面に関して以下に記載する発明を実施するための形態は、本発明の例示的な態様を説明するものであり、本発明が実施され得る唯一の例示的な様態を表すものではない。この明細書全体にわたって使用する「例示的」という用語は、「例、事例、または例示の働きをすること」を意味し、必ずしも他の例示的な実装形態よりも好ましいまたは有利であると解釈すべきではない。発明を実施するための形態は、本発明の例示的な態様の完全な理解を与える目的で具体的な詳細を含む。本発明の例示的な態様はこれらの具体的な詳細なしに実施され得ることが当業者には明らかであろう。いくつかの例では、本明細書で提示する例示的な態様の新規性を不明瞭にしないように、よく知られている構造およびデバイスをブロック図の形式で示す。本明細書および特許請求の範囲において、「モジュール」および「ブロック」という用語は、説明する動作を実行するように構成されたエンティティを示すために互換的に使用され得る。
【０００８】
[0018]本明細書および特許請求の範囲において、「高」または「低」であるとしての信号または電圧の表示は、そのような信号または電圧が、信号または電圧のための「ＴＲＵＥ」（たとえば、＝１）状態または「ＦＡＬＳＥ」（たとえば、＝０）状態に対応し得る（が、対応する必要はない）論理「高」または「低」状態にあることを指すことがあることに留意されたい。本明細書で説明する機能と実質的に等価な機能を有する回路を導出するために、本明細書で説明する論理規約を容易に変更し得ること、たとえば、「低」を「高」で置換し、および／または「高」を「低」で置換し得ることを、当業者は諒解されよう。そのような代替の例示的な実施形態は、本開示の範囲内に入ることが企図される。
【０００９】
[0019]図１に、本開示による、バックコンバータとブーストコンバータとを組み込んだシステム１００の実装形態を示す。図１は、説明の目的で示したものにすぎず、本開示の範囲を図示のシステムのみに限定するものではないことに留意されたい。たとえば、バックコンバータおよびブーストコンバータは、図１に示されているものの代わりに実装され得、たとえば、トランジスタスイッチのうちの１つまたは複数は、他のタイプのスイッチまたは当技術分野で知られている等価要素と交換され得る。そのような代替の例示的な実施形態は、本開示の範囲内に入ることが企図される。
【００１０】
[0020]図１は、バック出力電圧Ｖｂｕｃｋ＿ｏｕｔを生成するバックコンバータ１１０を示す。バックコンバータ１１０は、電圧ＶｂａｔｔをＶｂａｔｔよりも低いレベルＶｂｕｃｋ＿ｏｕｔにステップダウンするように構成される。一実装形態では、Ｖｂａｔｔはシステム１００のバッテリー１０５から導出され得る。バックコンバータ１１０は、トランジスタスイッチＮ１、Ｐ１に結合されたバックインダクタＬ１を含むものとして示されている。Ｎ１、Ｐ１は、それぞれ、バック制御ブロック１１２によって生成されたスイッチングまたは制御電圧ＮＣＴＲＬ１、ＰＣＴＲＬ１によって制御される。バック制御ブロック１１２は、制御電圧ＮＣＴＲＬ１、ＰＣＴＲＬ１がそれから導出されるバッククロック信号ＣＬＫ１を受信する。
【００１１】
[0021]図１にはさらに、「ブーストされた」レベル、すなわち、ブーストコンバータ１２０の電源電圧Ｖｂａｔｔよりも高い電圧Ｖｂｏｏｓｔ＿ｏｕｔを生成するブーストコンバータ１２０が示されている。図１では、ブーストコンバータ１２０は、それぞれ、ブースト制御ブロック１２２によって生成されたスイッチングまたは制御電圧ＮＣＴＲＬ２、ＰＣＴＲＬ２によって制御される、トランジスタスイッチＮ２、Ｐ２に結合されたブーストインダクタＬ２を含むものとして示されている。ブースト制御ブロック１２２は、制御電圧ＮＣＴＲＬ２、ＰＣＴＲＬ２がそれから導出されるブーストクロック信号ＣＬＫ２を受信する。ブーストコントローラ１２０によって生成されたＶｂｏｏｓｔ＿ｏｕｔのレベルは、一般に、ＮＣＴＲＬ２、ＰＣＴＲＬ２の周波数およびパルス持続期間に依存し得ることが諒解されよう。
【００１２】
[0022]一実装形態では、ブースト制御ブロック１２２は、ＮＣＴＲＬ２およびＰＣＴＲＬ２のデューティサイクルおよび／またはパルス幅を変動させながら、ＣＬＫ２と同じ周波数を有するようにＮＣＴＲＬ２、ＰＣＴＲＬ２を生成し得る。特に、ブースト制御ブロック１２２は、フィードバック機構（図１に図示せず）に従ってＮＣＴＲＬ２およびＰＣＴＲＬ２のデューティサイクルおよび／またはパルス幅を制御し得、たとえば、ここにおいて、ＮＣＴＲＬ２およびＰＣＴＲＬ２を調整するためにＶｂｏｏｓｔ＿ｏｕｔと所望のターゲット出力電圧との間の差が使用される。一実装形態では、ＮＣＴＲＬ２およびＰＣＴＲＬ２は互いの論理反転であり得、すなわち、Ｐ２がオフである間、Ｎ２はオンであり得、Ｐ２がオンである間、Ｎ２はオフであり得る。しかしながら、本開示の技法は、たとえば、いくつかの状態では、ＮＣＴＲＬ２およびＰＣＴＲＬ２がＮ２とＰ２の両方を同時にオフにするように構成され得る、他のタイプの制御方式に容易に適用され得ることに留意されたい。本明細書で開示する技法のそのような代替適用例は本開示の範囲内に入ることが企図される。
【００１３】
[0023]一般に、バッククロック信号ＣＬＫ１およびブーストクロック信号ＣＬＫ２の必要条件は異なることが諒解されよう。たとえば、ブーストコンバータ１２０の出力電圧Ｖｂｏｏｓｔ＿ｏｕｔはＣＬＫ２のスイッチング周波数に依存し、バックコンバータ１１０の出力電圧Ｖｂｕｃｋ＿ｏｕｔはＣＬＫ１のスイッチング周波数に依存するが、Ｖｂｕｃｋ＿ｏｕｔおよびＶｂｏｏｓｔ＿ｏｕｔは一般に互いに異なることになる。とはいえ、システム１００において複数の独立したクロック信号を生成する必要性を回避するために、バックコンバータ１１０およびブーストコンバータ１２０のためのクロック信号を共用するか、またはさもなければＣＬＫ２をＣＬＫ１と同期させることが望ましいであろう。
【００１４】
[0024]さらに、ブーストコンバータ１２０の適切な動作のために、ＮＣＴＲＬ２、ＰＣＴＲＬ２のスイッチング周波数を、たとえば、最小周波数Ｆｍｉｎと最大周波数Ｆｍａｘとの間の最適周波数範囲内にあるように設定することが望ましいであろう。特に、ブーストコンバータ１２０のスイッチのための（非０の）最小オン時間を仮定すると、Ｆｍｉｎよりも低くなるようにスイッチング周波数を構成することは、アンダーブースト（under-boost）という望ましくない結果になるだろう。一方、スイッチング周波数をＦｍａｘよりも高くなるように構成することは、始動時の電流暴走（current runaway）問題又はオーバーブースト（over-boost）という望ましくない結果になり、たとえば、インダクタ電流が増加し、最終的に所定の電流限界を超えるほどインダクタが頻繁に充電される。
【００１５】
[0025]さらに、ブーストコンバータ１２０のためのＦｍａｘは、たとえば、「ブースト電圧」Ｖｂｓｔ＝（Ｖｂｏｏｓｔ＿ｏｕｔ−Ｖｂａｔｔ）、それはブーストコンバータ１２０の出力電圧Ｖｂｏｏｓｔ＿ｏｕｔとバッテリー電圧Ｖｂａｔｔとの間の電圧差（もしあれば）を表す、によって定義される所望の電圧ブーストを含む、複数のファクタに依存し得ることに留意されたい。たとえば、Ｖｂｓｔが比較的大きいときは、Ｆｍａｘは、一般により大きい値に設定されるべきであり、なぜならば、より速いクロックはより良い電流の送出能力のために必要とされ得るからである。一方、Ｖｂｓｔが比較的小さいときは、より小さいデューティサイクルが必要とされ得、したがって、Ｆｍａｘは、より小さいデューティサイクルをサポートするために対応してより低い値に設定されるべきである。
【００１６】
[0026]本開示の技法は、バッククロック信号と同期されるブーストコンバータのためのブーストクロックを生成することを可能にし、ここにおいて、ブーストクロックはブーストコンバータの動作に好適な範囲中の周波数をさらに与えられる。
【００１７】
[0027]図２に本開示の例示的な実施形態２００を示し、ここにおいて、ブーストコンバータ２２０は、独立に生成されたブーストクロックにアクセスする必要なしに、バッククロックＣＬＫ１から直接ブーストコンバータのための必要とされる制御信号を生成するための要素を含む。説明しやすいように、図１に示されたバックコンバータ１１０の内部動作詳細が図２から省略されていることに留意されたい。さらに、図１中と図２中の同様に標示された要素は、別段に記載されていない限り、同様の機能を有する要素に対応し得ることに留意されたい。
【００１８】
[0028]図２では、ブーストコンバータ２２０は、バッククロック信号ＣＬＫ１を受信するブースト制御ブロック２２２を含む。ブースト制御ブロック２２２は、最小周波数制限ブロック２２４を含み、それは制限された最小周波数Ｆｍｉｎを有する変更されたクロック信号ＣＬＫ１´を生成するようにＣＬＫ１を処理する。ＣＬＫ１´はブースト制御ブロック２２２の制御論理ブロック２２６に結合される。ブロック２２６は、それぞれＮ２およびＰ２を制御するための出力電圧ＮｏｎおよびＰｏｎを導出するための制御論理を含む。例示的な実施形態では、Ｎｏｎは、Ｎ２がオンにされるべきであるときに信号を送り得（たとえば、Ｎ２は、Ｎｏｎが高いときに導通しているべきである）、ＮＣＴＲＬ２に直接結合され得る。同様に、Ｐｏｎは、Ｐ２がオンにされるべきであるときに信号を送り得（たとえば、Ｐ２は、Ｐｏｎが高いときに導通しているべきである）、ＰＣＴＲＬ２に直接結合され得る。例示的な実施形態では、ＮｏｎおよびＰｏｎは互いの論理反転であり得るが、本明細書で開示される技法は、ＰｏｎがこのようにＮｏｎによって直接決定される例示的な実施形態に限定される必要がないことが諒解されよう。
【００１９】
[0029]図３に、最小周波数制限ブロック２２４によって実装される得る方法３００の例示的な実施形態を示し、ここでは、パルス挿入が最小周波数制限のための技法として採用される。方法３００は、説明の目的で示したものにすぎず、本開示の範囲を最小周波数制限のための特定の技法に限定するものではないことに留意されたい。代替の例示的な実施形態は、当技術分野で知られている最小周波数制限のための他の技法を採用し得、たとえば、それの初期周波数が最小しきい値Ｆｍｉｎよりも小さいと決定された場合、ＣＬＫ１の周波数を増加させるために、当技術分野で知られている周波数逓倍法が適用され得る。そのような代替の例示的な実施形態は、本開示の範囲内に入ることが企図される。
【００２０】
[0030]図３では、ブロック３１０において、クロック信号ＣＬＫ１を受信する。
【００２１】
[0031]ブロック３２０において、ＣＬＫ１の周波数が最小の所定の周波数Ｆｍｉｎよりも小さいかどうかが評価される。はいの場合、本方法はブロック３３０に進む。他の場合、プロセスはブロック３３５に進む。たとえば、例示的な実施形態では、ブロック３２０における動作は、少なくとも１つのパルスが時間間隔１／ＦｍｉｎにわたってＣＬＫ１中に存在するかどうか、または同等に、少なくともＮ個のパルスが時間間隔Ｎ／ＦｍｉｎにわたってＣＬＫ１中に存在するかどうかを検出することによって実行される。そうでない場合、ＣＬＫ１はＦｍｉｎよりも小さいと決定される。
【００２２】
[0032]ブロック３３０において、ＣＬＫ１´を生成するためにパルスをＣＬＫ１中に挿入する。例示的な実施形態では、パルスは、ＣＬＫ１´の周波数がＦｍｉｎと同様であるように、Ｆｍｉｎに対応するターゲット周波数において周期的に挿入される。例示的な実施形態では、挿入されたパルスのパルス幅はあらかじめ決定され得、たとえば、パルス幅は、１ＭＨｚのＦｍｉｎについて４００ナノ秒（ｎｓ）であり得る。ブロック３３０において、ＣＬＫ１中に高いパルス（たとえば、「１」パルス）を挿入すべきか、または低いパルス（たとえば、「０」パルス）を挿入すべきかは、ＣＬＫ１の特性、たとえば、ＣＬＫ１のサイクルの大部分が低いか（その場合、高いパルスが挿入され得る）、またはＣＬＫ１のサイクルの大部分が高いか（その場合、低いパルスが挿入され得る）によって決定され得ることが諒解されよう。
【００２３】
[0033]代替的に、ブロック３３５において、ＣＬＫ１の周波数がすでにＦｍｉｎよりも大きい場合、処理がＣＬＫ１に適用される必要がなく、ＣＬＫ１´はＣＬＫ１として直接設定され得る。
【００２４】
[0034]ブロック３３０または３３５のいずれかの完了に続いて、方法は、次のＣＬＫ１パルスを受信するためにブロック３１０に戻る。
【００２５】
[0035]図４に、図３に記載されたクロック挿入方法３００によるＣＬＫ１およびＣＬＫ１´のための例示的な信号の送出の波形を示す。図４は、説明の目的で示されているにすぎず、本開示の範囲を図示の特定の信号の送出の波形に限定するものではないことに留意されたい。
【００２６】
[0036]図４では、ＣＬＫ１が、遷移が起こらない時間期間Ｔ１を含むことがわかる。Ｔ１中、ＣＬＫ１の決定された周波数はＦｍｉｎよりも小さい。Ｆｍｉｎよりも小さいＣＬＫ１の周波数が検出されると、ＣＬＫ１´を生成するために、「挿入されたパルス」と標示されている「低い」または「０」パルスがＣＬＫ１中に挿入される。ＣＬＫ１´におけるの「挿入されたパルス」の存在は、ＣＬＫ１´の周波数を少なくともＦｍｉｎに増加させ、それによって、ＣＬＫ１´がＦｍｉｎおよびＦｍａｘによって定義される最適範囲内に入ることを保証することを諒解されよう。例示的な実施形態では、最小周波数制限ブロック２２４は、たとえば、ＣＬＫ１中に静的高レベルがあるとき、「０」パルスを挿入し、またはＣＬＫ１中に静的低レベルがあるとき、「１」パルスを挿入するための論理（図示せず）を含み得る。
【００２７】
[0037]例示的な実施形態では、ＣＬＫ１の周波数は最小周波数Ｆｍｉｎよりも小さくなり得、たとえば、Ｆｍｉｎ＝１ＭＨｚである。この場合、挿入ブロック３１０は、１ＭＨｚと同様の最小周波数を有するＣＬＫ１´を生成するために、１ＭＨｚクロックパルスをＣＬＫ１中に挿入し得る。例示的な実施形態では、挿入されたパルスは、最小持続時間、たとえば、４００ｎｓ以下の長さを有し得る。
【００２８】
[0038]図２に戻ると、制御論理ブロック２２６はさらに、出力電圧ＮｏｎおよびＰｏｎの最大周波数を制限するための最大周波数制限ブロック２２８を含む。特に、ブロック２２８は、ＣＬＫ１´の周波数を、ブーストコンバータ出力電圧Ｖｂｏｏｓｔ＿ｏｕｔをサポートするために最適であると考えられる最大周波数Ｆｍａｘ以下であるように制限し得る。最大周波数制限ブロック２２８は、一般に、周波数逓減のための当技術分野で知られている任意の技法を、すなわち、図５に関して以下でさらに説明するように、または、カウンタによる周波数分割などの当技術分野で知られている代替技法などを実装し得ることが諒解されよう。
【００２９】
[0039]いくつかの例示的な実施形態では、最大周波数制限ブロック２２８は、ブーストコンバータ１２０のターゲット出力電圧に基づいて最大周波数Ｆｍａｘの値を動的に調整し得る。特に、Ｆｍａｘは、次のようにブースト電圧Ｖｂｓｔ＝（Ｖｂｏｏｓｔ＿ｏｕｔ−Ｖｂａｔｔ）に関係し得る（式１）：
Ｆｍａｘ＝１／Δｔ＝Ｖｂｓｔ／Ｔ
ここにおいて、ΔｔはＦｍａｘの逆数として定義され、Ｔは、ブースト設計の特定のパラメータに適応するように選定される比例定数（proportionality constant）である。例示的な実施形態では、Ｔは、たとえば、インダクタ値に比例するように選定され得る。特に、例示的な実施形態では、Ｌ２からのインダクタ放電電流ΔＩの所定の値は、各サイクルにわたり得、設計者によって選定され得る。したがって、Ｔは、その場合、一般的な関係ΔＩ＝Ｖｂｓｔ・Δｔ／Ｌ２に従って、Ｔ＝ΔＩ・Ｌ２として設定され得る。代替の例示的な実施形態では、他の項、たとえば、追加の乗法定数または加法定数などが式１中に含まれ得、そのような代替の例示的な実施形態は本開示の範囲内に入ることが企図されることに留意されたい。
【００３０】
[0040]図５に、最大周波数制限ブロック２２８を含む図２の制御論理ブロック２２６によって実装され得る方法５００の例示的な実施形態を示す。方法５００は、説明の目的で示したものにすぎず、本開示の範囲を、示された最大周波数制限の特定の実装形態に限定するものではないことに留意されたい。たとえば、（Ｆｍａｘが式１に従うものとして設定されるか否かにかかわらず）クロック信号の周波数を周波数Ｆｍａｘ以下であるように設定することは、本明細書で明示的に説明されない他の技法を使用する当業者によって達成され得る。そのような代替の例示的な実施形態は、本開示の範囲内に入ることが企図される。
【００３１】
[0041]図５では、ブロック５１０において、たとえば、最小周波数制限ブロック５１０から、ＣＬＫ１´が受信される。
【００３２】
[0042]ブロック５２０において、パルスがＣＬＫ１´において検出される。
【００３３】
[0043]ブロック５３０において、パルスをＣＬＫ１´において検出したことに応答して、パルスがＮｏｎにおいて生成される。例示的な実施形態では、Ｎｏｎパルスの幅は、当技術分野において知られている（図に示されていない）論理演算に従って制御され得る。たとえば、上記で前に説明したように、Ｎｏｎ（およびＰｏｎ）のパルス幅を調整することによってＶｂｏｏｓｔ＿ｏｕｔと所望のターゲット出力電圧との間の差を制御するために、フィードバック機構が適用され得る。
【００３４】
[0044]ブロック５３５において、パルスがＮｏｎにおいて生成された後に、ＣＬＫ１´の周波数がＦｍａｘよりも大きいかどうかが決定される。そうでない場合、本方法は、次のＣＬＫ１´パルスを待つためにブロック５２０に戻り得る。はいの場合、本方法はブロック５４０に進み得る。
【００３５】
[0045]ブロック５４０において、Ｎｏｎを時間期間Δｔの間低くさせる（すなわち、Ｎ２はオフにさせられ得る）。例示的な実施形態では、Δｔは、Ｎｏｎの最大周波数をＦｍａｘ以下に制限するために必要に応じて設定され得、Ｆｍａｘは、Δｔ＝１／ＦｍａｘであるようにΔｔに関係し得る。Ｆｍａｘが式１に従って選定される例示的な実施形態では、ΔｔはＴ／Ｖｂｓｔに等しく設定され得る。この場合、各サイクルにわたるＬ２からのインダクタ放電電流ΔＩは、したがって、ΔＩ＝Ｖｂｓｔ・Δｔ／Ｌ２＝Ｔ／Ｌ２として計算され得ることに留意されたい。
【００３６】
[0046]ブロック５４０に続いて、Δｔが経過した後、方法５００は、ＣＬＫ１´における次のパルスの検出を待つためにブロック５２０に戻る。
【００３７】
[0047]（図５に示されていない）代替の例示的な実施形態では、ブロック５３５におけるＣＬＫ１´周波数がＦｍａｘよりも大きいかどうかの決定は、方法処理中の他の時間に実行され得ることに留意されたい。たとえば、周波数決定は、代替的に、ブロック５２０とブロック５３０との間で実行され得る。そのような代替の例示的な実施形態は、本開示の範囲内に入ることが企図される。
【００３８】
[0048]図６に、方法５００に従って生成されるＣＬＫ１´およびＮｏｎのための例示的なシグナリング波形を示す。図６は、説明の目的で示されているにすぎず、本開示の範囲を図示の特定のシグナリング波形に限定するものではないことに留意されたい。
【００３９】
[0049]図６では、ＣＬＫ１´信号が与えられる。Ｎｏｎ信号は、ＣＬＫ１´の立上りエッジと同期させられる。ＣＬＫ１´における（図８ではパルス＃１と標示されている）第１のパルスが検出されると、Ｎｏｎにおける対応するパルスが、たとえば、方法５００のブロック５３０に従うように生成される。前に上記で言及したように、Ｎｏｎのパルス持続期間は、ブーストコンバータの出力電圧を所望のターゲット値に推進するために実装されたブーストコンバータ制御論理に依存し得る。Ｎｏｎの立下りエッジ上で、Ｆｏｒｃｅ＿Ｎｏｆｆが高にアサートされる。Ｆｏｒｃｅ＿Ｎｏｆｆ信号が高のままである持続時間Δｔを測定するためのタイマーがトリガされる。例示的な実施形態では、Ｆｏｒｃｅ＿Ｎｏｆｆは、Ｆｏｒｃｅ＿Ｎｏｆｆが高である間、出力Ｎｏｎを「ブランキング」する、すなわち０に設定する信号である。
【００４０】
[0050]例示的な実施形態では、Ｎ２がオフにされる間、Ｐ２はオンにされ得る。方法５００のブロック５４０の動作によれば、ブーストコンバータスイッチングは、Δｔが満了した後にのみ再び有効にされ得る。これらの動作に従って、Ｎｏｎの最大スイッチング周波数はＦｍａｘ＜１／Δｔに効果的に制限されることが諒解されよう。
【００４１】
[0051]図７に、本開示による制御論理ブロック２２６の例示的な実施形態２２６．１を示す。例示的な実施形態２２６．１は、説明の目的で示したものにすぎず、本開示の範囲を制御論理ブロック２２６の特定の例示的な実施形態に限定するものではないことに留意されたい。Ｎｏｎを生成するための論理ブロック７１０が図７中に示されているが、対応する論理ブロック（図示せず）が、本開示に照らしてＰｏｎを生成するように容易に設計され、制御論理ブロック２２６中に与えられ得ることが諒解されよう。そのような例示的な実施形態は、本開示の範囲内に入ることが企図される。
【００４２】
[0052]図７では、Ｎｏｎ論理ブロック７１０が与えられる。例示的な実施形態では、Ｎｏｎ論理ブロック７１０は、当技術分野において知られている原理に従って、Ｖｂｏｏｓｔ＿ｏｕｔを所望のターゲット電圧に至らせるために、たとえば、Ｎｏｎのパルス幅を変調し得る。ブロック７１０は、入力クロック信号ＣＬＫ１´と、最大周波数制限ブロック７０１によって生成されたＦｏｒｃｅ＿Ｎｏｆｆ信号７０１ａとを受け取る。ブロック７０１は、説明の目的で示したものにすぎず、本開示の範囲を図示の最大周波数制限ブロックの特定の例示的な実施形態に限定するものではないことに留意されたい。
【００４３】
[0053]ブロック７０１はインバータ７３０を含み、その出力Ｎｏｎ´はＤ−Ｑフリップフロップ７２０のＣＬＫ入力に結合される。フリップフロップ７２０のＤ入力が１に設定されているので、Ｑ出力は、相応してＮｏｎ´の立上りエッジ上で０から１に遷移する。フリップフロップ７２０のＱ出力は、動的遅延ブロック７４０に結合され、ＡＮＤゲート７６０の入力にも結合される。動的遅延ブロック７４０は、その入力とその出力との間にΔｔの遅延を導入し、ここにおいて、Δｔは、図５中のブロック５４０に関して説明したように選定され得る。特に、例示的な実施形態では、Δｔは、前に上記で説明したように、式１に従ってＦｍａｘを設定するためにＴ／Ｖｂｓｔとして選定され得る。ブロック７４０の出力は、インバータ７５０によって反転され、さらにＡＮＤゲート７６０の他の入力に結合される。さらに、インバータ７５０の出力はまた、反転リセット（ＲＮ）が低に遷移したときにフリップフロップのＱ出力を０にリセットするために、Ｄ−Ｑフリップフロップ７２０のＲＮ入力に結合される。ＡＮＤゲート７６０の出力は、Ｆｏｒｃｅ＿Ｎｏｆｆ信号に対応し、Ｎｏｎ論理ブロック７１０に与えられる。
【００４４】
[0054]制御ブロック２２６．１の動作は次のように説明され得る。Ｎｏｎが１であるとき、フリップフロップ７２０のＱ出力は０であり、インバータ７５０の出力７５０ａは相応して１である。Ｆｏｒｃｅ＿Ｎｏｆｆも０である。Ｎｏｎが１から０に遷移すると、Ｑは０から１に遷移し、Ｆｏｒｃｅ＿Ｎｏｆｆも１に遷移する。Ｆｏｒｃｅ＿Ｎｏｆｆが１（または高）である間、Ｎｏｎは、相応してＮｏｎ論理ブロック７１０によって０にされる。
【００４５】
[0055]動的遅延ブロック７４０によって遅延Δｔが導入された後、インバータ７５０の出力７５０ａは０に遷移し、これによりＦｏｒｃｅ＿Ｎｏｆｆが１から０に遷移する。７５０ａが０に遷移することによって、さらにＱが０にリセットされることに留意されたい。Ｆｏｒｃｅ＿Ｎｏｆｆが０であるので、Ｎｏｎ論理ブロック７１０は、方法５００のブロック５２０およびブロック５３０によれば、新しいパルスをＮｏｎ中で生成するためにＣＬＫ１´における次のパルスを通過し得る。
【００４６】
[0056]上記で説明した動作の原理によれば、Ｎｏｎ論理ブロック７１０は、Ｆｏｒｃｅ＿Ｎｏｆｆが高である時間中に、それのＮｏｎ出力をブランキングし、それによって、トランジスタスイッチＮ２、Ｐ２のスイッチング周波数を低減するようにＮｏｎの周波数を制限することが理解され得る。このようにして、Ｆｍａｘは制限され得る。Δｔが式１に従って選定される例示的な実施形態では、次いで、Ｆｍａｘがさらにブースト電圧Ｖｂｓｔに応じて制限され得る。
【００４７】
[0057]Ｆｍａｘが式１に従って選定される本開示のいくつかの例示的な実施形態が説明され得るが、本明細書で説明する技法は、一般に、Ｆｍａｘのいかなる値に対しても最大周波数制限を実装するために適用され得ることが諒解されることに留意されたい。たとえば、代替の例示的な実施形態では、図５に関して上記で説明した方法５００は、たとえば、式１によって指定されたもの以外のＦｍａｘのいかなる値にも適応するように容易に変更され得る。そのような代替の例示的な実施形態は、本開示の範囲内に入ることが企図される。
【００４８】
[0058]図８に、周波数制限ブロックが直列に結合された、ブーストクロックの最小周波数および最大周波数を制限するための方式の代替の例示的な実施形態を示す。図８では、バッククロック信号ＣＬＫ１が最小周波数制限ブロック２２４に与えられ得る。例示的な実施形態では、ブロック２２４は、たとえば、図３および図４に関して上記で説明したように実装され得る。ブロック２２４の出力、すなわちＣＬＫ１´は、最大周波数制限ブロック２２８．１に与えられ得る。ブロック２２８．１は、それの入力の最大周波数をある所定の値Ｆｍａｘ以下に制限するように機能し得る。たとえば、例示的な実施形態では、ブロック２２８．１は、Ｆｍａｘよりも小さい周波数を有する出力信号ＣＬＫ２＊を生成するために、持続時間ΔｔにわたってＣＬＫ１´におけるクロックパルスを「抑制」、たとえば、Δｔの持続時間にわたってブロック２２８．１の出力までＣＬＫ１´におけるパルスを通過しないことがある。ＣＬＫ２＊は、たとえば、ＣＬＫ２＊の周波数における電圧を切り替えながらＮｏｎおよびＰｏｎのパルス幅を変調し得る、その後制御論理ブロック２２６の残部に与えられる。
【００４９】
[0059]パルス吸収は、説明の目的で本明細書で説明したものにすぎず、本開示の範囲を、具体的にパルス抑制を採用する最大周波数制限技法に限定するものではないことに留意されたい。代替の例示的な実施形態では、最大周波数を制限するための他の技法、たとえば、周波数分割または当技術分野において知られている他の技法が利用され得る。そのような代替の例示的な実施形態は、本開示の範囲内に入ることが企図される。
【００５０】
[0060]ブロック２２４および２２８．１は互いに直列に結合されているものとして図８に示されているが、代替の例示的な実施形態では、ブロックは代わりに並列に結合され得ることに留意されたい。図９に、周波数制限ブロックが並列に結合された、バッククロックの最小最大周波数を制限するための方式の代替の例示的な実施形態を示す。
【００５１】
[0061]図９では、ＣＬＫ１が周波数決定ブロック１１０１に結合される。ブロック１１０１は、ＣＬＫ１の周波数に基づいて、ＣＬＫ１に適用されるべき周波数処理を決定し得る。特に、ＣＬＫ１の周波数がＦｍｉｎよりも小さい場合、ブロック１１０１は、ＣＬＫ１を処理するために信号１１０１ｂを使用する最小周波数制限ブロック１１１０が、それの最小周波数を制限することを可能にし得る。ＣＬＫ１の周波数がＦｍａｘよりも大きい場合、ブロック１１０１は、信号１１０１ｃを使用する最大周波数制限ブロック１１２０が、それの最大周波数を制限することを可能にし得る。他の場合、ブロック１１１０とブロック１１２０の両方は無効にされ得、ＣＬＫ１はバイパスモードで直接出力ＣＬＫ２＊に与えられ得る。代替の例示的な実施形態、たとえば、当技術分野において知られている並列または直列結合された周波数制限／変調要素を組み込むことは、本開示の範囲内に入ることが企図されることが諒解されよう。
【００５２】
[0062]図２の例示的な実施形態２００は、パルス幅制御論理によって決定されるＮｏｎ立下りエッジによってトリガされる周波数制限を用いて、制御論理と最大周波数制限とを有利に組み合わせていることが諒解されよう。一方、図８および図９の例示的な実施形態は、単に周波数制限機能を実行し、したがって、第１の切替えコンバータクロック（たとえば、バックコンバータクロック）の立上りエッジに同期させられた第２の切替えコンバータクロックエッジ（たとえば、ブーストコンバータクロックエッジ）の生成のみを行うことになる。このようにして、図８および図９によって生成されたクロックは、生成されたクロック信号の必要なパルス幅、たとえば、Ｎｏｎのパルス幅を決定しないことになる。とはいえ、図８および図９の技法はまた、システムの複数の切替えコンバータのための同期されたクロックを生成するために利用され得、そのような代替の例示的な実施形態は本開示の範囲内に入ることが企図されることを、当業者は諒解されよう。
【００５３】
[0063]図１０に、本開示による方法１０００の例示的な実施形態を示す。方法１０００は、説明の目的で示したものにすぎず、本開示の範囲を方法１０００の特定の例示的な実施形態に限定するものではないことに留意されたい。
【００５４】
[0064]図１０では、ブロック１０１０において、インダクタに結合された第１のスイッチを備えるスイッチモード電源を使用して、ターゲット出力電圧を生成する。
【００５５】
[0065]ブロック１０２０において、第１のスイッチを選択的に閉じるまたは開くためにバッククロック信号から制御信号を生成する。
【００５６】
[0066]ブロック１０３０において、制御信号のスイッチング周波数を最小周波数および最大周波数によって定義される範囲に制限する。
【００５７】
[0067]図１１に、エンベロープトラッキング（ＥＴ）システム１１００における本開示の技法の例示的な実施形態を示す。図１１は、説明の目的で示したものにすぎず、本開示の範囲をＥＴシステムだけに限定するものではないことに留意されたい。たとえば、本明細書で説明する技法は非ＥＴシステムに容易に適用され得、たとえば、ここにおいて、１つまたは複数の任意の負荷に給電するためにブーストコンバータとともにバックコンバータが採用される。そのような代替の例示的な実施形態は、本開示の範囲内に入ることが企図される。
【００５８】
[0068]図１１において、電力増幅器（ＰＡ）１１３０が入力電圧ＩＮを受け取り、増幅された出力電圧ＯＵＴを生成する。電圧Ｖａｍｐは、ＰＡ電源電圧としてＰＡ１１３０に与えられる。Ｖａｍｐは、増幅器１１４０によって少なくとも部分的に生成され得、それは、線形増幅器であり得る。増幅器１１４０は、ＰＡ出力電圧ＯＵＴのエンベロープを追跡する電圧Ｅｎｖを増幅し得、したがって、「エンベロープトラッキング」システムとしてのシステム１１００の表示がある。Ｖａｍｐは、ＰＡ１１３０の線形演算を保証するのに十分なレベルにおいて維持され、すなわち、十分な「ヘッドルーム」をＰＡ出力段に与えるが、それにもかかわらずＤＣ電力消費を最小限に抑え得る。
【００５９】
[0069]増幅器１１４０は、ブーストコンバータ２２０によって生成された電圧ＶＤＤ＿Ａｍｐによって給電される。ブーストコンバータ２２０は、説明しやすいようにそれの動作の詳細が図１１から省略されているブースト制御ブロック２２２を組み込み得ることに留意されたい。ブーストコンバータ２２０は、必要に応じてブーストコンバータ２２０の電源電圧Ｖｂａｔｔよりも高くなり得る「ブーストされた」レベルにおいて、ＶＤＤ＿Ａｍｐを生成し得る。一実装形態では、Ｖｂａｔｔはシステム１１００のバッテリー１０５から導出され得る。ブーストコントローラ１２０によって生成されたＶＤＤ＿Ａｍｐのレベルは、一般に、ＮＣＴＲＬ２、ＰＣＴＲＬ２の周波数およびパルス持続期間に依存することになり、したがって、ＣＬＫ２の周波数は、ブーストコントローラ１２０の所望の動作を保証するように適切に選定されるべきであることが諒解されよう。
【００６０】
[0070]図１１にはさらに、ＰＡ１１３０の電源電圧Ｖａｍｐに結合された、バック出力を生成するバックコンバータ１１０が示されている。いくつかの実装形態では、バックコンバータ１１０は、ＶｂａｔｔをＶｂａｔｔよりも低いレベルＶａｍｐにステップダウンし得る。バックコンバータ１１０は、たとえば、ＶａｍｐがＶｂａｔｔよりも低いとき、ＰＡ１３０に電源の低周波数成分を供給し得るが、増幅器１１４０は、ＰＡ１１３０に、たとえば、ＰＡ出力電圧のエンベロープの変動に起因する電源のより高い周波数成分を供給し得ることが諒解されよう。
【００６１】
[0071]ブーストクロックがバッククロックから生成されるいくつかの例示的な実施形態について上記で説明したが、本開示の技法は、一般に、同じシステム中の別のスイッチングコンバータのためのクロック信号と同期させられたスイッチングコンバータのためのクロック信号を生成するために適用され得ることが諒解されることに留意されたい。たとえば、代替の例示的な実施形態（図示せず）では、上記で説明したものと同様の技法を使用して、バックコンバータのためのバッククロックを生成するためにブーストクロックが同様に使用され得る。そのような代替の例示的な実施形態は、本開示の範囲内に入ることが企図される。
【００６２】
[0072]本明細書および特許請求の範囲において、要素が別の要素に「接続」または「結合」されていると言及されるとき、その要素は他の要素に直接接続または結合され得るか、あるいは介在要素が存在し得ることを理解されよう。対照的に、要素が別の要素に「直接接続」または「直接結合」されていると言及されるとき、介在要素は存在しない。さらに、要素が別の要素に「電気的に結合」されていると言及されるとき、そのような要素間に低抵抗の経路が存在することを示し、要素が別の要素に単に「結合」されていると言及されるとき、そのような要素間に低抵抗の経路があることもないこともある。
【００６３】
[0073]情報および信号は多種多様な技術および技法のいずれかを使用して表され得ることを、当業者は理解されよう。たとえば、上記の説明全体にわたって言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁界または磁性粒子、光場または光学粒子、あるいはそれらの任意の組合せによって表され得る。
【００６４】
[0074]さらに、本明細書で開示する例示的な態様に関連して説明した様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムステップは、電子ハードウェア、コンピュータソフトウェア、または両方の組合せとして実装され得ることを、当業者は諒解されよう。ハードウェアとソフトウェアのこの互換性を明確に示すために、様々な例示的な構成要素、ブロック、モジュール、回路、およびステップを、上記では一般にそれらの機能に関して説明した。そのような機能をハードウェアとして実装するか、ソフトウェアとして実装するかは、特定の適用例および全体的なシステムに課される設計制約に依存する。当業者は、説明した機能を特定の適用例ごとに様々な方法で実装し得るが、そのような実装の決定は、本発明の例示的な態様の範囲からの逸脱を生じるものと解釈されるべきではない。
【００６５】
[0075]本明細書で開示した態様に関して説明した様々な例示的な論理ブロック、モジュール、および回路は、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）または他のプログラマブル論理デバイス、個別ゲートまたはトランジスタ論理、個別ハードウェア構成要素、あるいは本明細書で説明する機能を実行するように設計されたそれらの任意の組合せを用いて実装または実行され得る。汎用プロセッサはマイクロプロセッサであり得るが、代替として、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、または状態機械であり得る。プロセッサはまた、コンピューティングデバイスの組合せ、たとえば、ＤＳＰとマイクロプロセッサとの組合せ、複数のマイクロプロセッサ、ＤＳＰコアと連携する１つまたは複数のマイクロプロセッサ、あるいは任意の他のそのような構成として実装され得る。
【００６６】
[0076]本明細書で開示する例示的な態様に関して説明した方法またはアルゴリズムのステップは、ハードウェアで直接実施されるか、プロセッサによって実行されるソフトウェアモジュールで実施されるか、またはその２つの組合せで実施され得る。ソフトウェアモジュールは、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、読取り専用メモリ（ＲＯＭ）、電気的プログラマブルＲＯＭ（ＥＰＲＯＭ）、電気的消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ（登録商標））、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ−ＲＯＭ、または当技術分野で知られている任意の他の形態の記憶媒体中に常駐し得る。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替として、記憶媒体はプロセッサに一体化することができる。プロセッサおよび記憶媒体はＡＳＩＣ中に常駐し得る。ＡＳＩＣはユーザ端末中に常駐し得る。代替として、プロセッサおよび記憶媒体は、ユーザ端末中に個別構成要素として常駐し得る。
【００６７】
[0077]１つまたは複数の例示的な態様では、説明した機能は、ハードウェア、ソフトウェア、ファームウェア、またはそれらの任意の組合せで実装され得る。ソフトウェアで実装される場合、機能は、１つまたは複数の命令またはコードとしてコンピュータ可読媒体上に記憶されるか、あるいはコンピュータ可読媒体を介して送信され得る。コンピュータ可読媒体は、ある場所から別の場所へのコンピュータプログラムの転送を可能にする任意の媒体を含む、コンピュータ記憶媒体とコンピュータ通信媒体の両方を含む。記憶媒体は、コンピュータによってアクセスされ得る任意の利用可能な媒体であり得る。限定ではなく例として、そのようなコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭまたは他の光ディスクストレージ、磁気ディスクストレージまたは他の磁気ストレージデバイス、あるいは命令またはデータ構造の形態の所望のプログラムコードを搬送または記憶するために使用され得、コンピュータによってアクセスされ得る、任意の他の媒体を備えることができる。また、いかなる接続もコンピュータ可読媒体と適切に呼ばれる。たとえば、ソフトウェアが、同軸ケーブル、光ファイバーケーブル、ツイストペア、デジタル加入者回線（ＤＳＬ）、または赤外線、無線、およびマイクロ波などのワイヤレス技術を使用して、ウェブサイト、サーバ、または他のリモートソースから送信される場合、同軸ケーブル、光ファイバーケーブル、ツイストペア、ＤＳＬ、または赤外線、無線、およびマイクロ波などのワイヤレス技術は、媒体の定義に含まれる。本明細書で使用するディスク（disk）およびディスク（disc）は、コンパクトディスク（disc）（ＣＤ）、レーザーディスク（登録商標）（disc）、光ディスク（disc）、デジタル多用途ディスク（disc）（ＤＶＤ）、フロッピー（登録商標）ディスク（disk）およびＢｌｕ−Ｒａｙ（登録商標）ディスク（disc）を含み、ディスク（disk）は、通常、データを磁気的に再生し、ディスク（disc）は、データをレーザーで光学的に再生する。上記の組合せもコンピュータ可読媒体の範囲内に含まれるべきである。
【００６８】
[0078]開示した例示的な態様の前述の説明は、当業者が本発明を実施または使用することができるように与えたものである。これらの例示的な態様への様々な修正は当業者には容易に明らかであり、本明細書で定義した一般原理は、本発明の趣旨または範囲から逸脱することなく他の例示的な態様に適用され得る。したがって、本開示は、本明細書で示した例示的な態様に限定されるものではなく、本明細書で開示した原理および新規の特徴に一致する最も広い範囲を与えられるべきである。
以下に本願の出願当初の特許請求の範囲に記載された発明を付記する。
[Ｃ１]  ターゲット出力電圧を生成するように構成されたスイッチモード電源を備える装置であって、前記電源は、
インダクタに結合された第１のスイッチ、前記第１のスイッチは、選択的に閉じられるまたは開かれるように構成可能である、と、
選択的に閉じられるまたは開かれるように前記第１のスイッチを構成するためにバッククロック信号から制御信号を生成するように構成された制御ブロック、ここにおいて、前記制御ブロックが、前記制御信号のスイッチング周波数を最小周波数および最大周波数によって定義される範囲に制限するように構成される、と、を備える、装置。
[Ｃ２]  前記第１のスイッチがＮＭＯＳトランジスタを備え、ここにおいて、前記スイッチを選択的に閉じるまたは開くことが、前記ＮＭＯＳトランジスタを介して前記インダクタを接地に結合するまたは分離することに対応する、Ｃ１に記載の装置。
[Ｃ３]  前記最大周波数は、前記ターゲット出力電圧が増加させられるにつれて増加するように構成された、Ｃ１に記載の装置。
[Ｃ４]  前記電源がバッテリー電圧に結合され、ここにおいて、ブースト電圧が前記ターゲット出力電圧と前記バッテリー電圧との間の差として定義され、ここにおいて、前記最大周波数が前記ブースト電圧に正比例する、Ｃ３に記載の装置。
[Ｃ５]  前記制御ブロックが、前記制御信号を生成するために前記バッククロック信号においてパルスを挿入するように構成されたパルス挿入ブロックを備える、Ｃ１に記載の装置。
[Ｃ６]  前記電源が、前記インダクタに結合された第２のスイッチをさらに備え、前記第２のスイッチが、前記ターゲット出力電圧をサポートするように構成された出力ノードに前記インダクタを選択的に結合するまたは分離するように構成されたＰＭＯＳトランジスタを備える、Ｃ２に記載の装置。
[Ｃ７]  前記制御信号が、前記ＮＭＯＳトランジスタをオンまたはオフにするために前記ＮＭＯＳトランジスタに結合され、前記制御ブロックが、前記ＰＭＯＳトランジスタをオンまたはオフにするために前記ＰＭＯＳトランジスタに結合された前記制御信号から導出された第２の制御信号を生成するようにさらに構成された、Ｃ６に記載の装置。
[Ｃ８]  前記制御ブロックは、前記ＮＭＯＳトランジスタがオフであるときに前記ＰＭＯＳトランジスタをオンにし、前記ＮＭＯＳトランジスタがオンであるときに前記ＰＭＯＳトランジスタをオフにするように構成された、Ｃ７に記載の装置。
[Ｃ９]  前記制御ブロックが、所定の時間期間中に前記ＮＭＯＳトランジスタをオフにさせるように構成されたＦｏｒｃｅ＿Ｎｏｆｆ生成回路を備える、Ｃ２に記載の装置。
[Ｃ１０]  前記Ｆｏｒｃｅ＿Ｎｏｆｆ生成回路は、
前記バッククロック信号を受け取るように構成された論理ブロックと、前記論理ブロックが、前記制御信号に対応する出力を生成する、
前記論理ブロックの出力に結合された反転バッファと、
前記反転バッファの出力に結合されたクロック入力を備えるＤ−Ｑフリップフロップと、前記フリップフロップのＤ入力が１入力に結合された、
前記フリップフロップのＱ出力に結合された動的遅延ブロックと、
前記フリップフロップの前記Ｑ出力に結合された第１の入力と、前記動的遅延ブロックの出力の逆に結合された第２の入力とを備えるＡＮＤゲート、前記ＡＮＤゲートの出力は前記論理ブロックに結合される、と、を備える、Ｃ９に記載の装置。
[Ｃ１１]  インダクタに結合された第１のスイッチを備えるスイッチモード電源を使用して、ターゲット出力電圧を生成することと、
前記第１のスイッチを選択的に閉じるまたは開くためにバッククロック信号から制御信号を生成することと、
前記制御信号のスイッチング周波数を最小周波数および最大周波数によって定義される範囲に制限することと、備える、方法。
[Ｃ１２]  前記ターゲット出力電圧が増加させられることに応答して前記最大周波数を増加させること、をさらに備える、Ｃ１１に記載の方法。
[Ｃ１３]  ブースト電圧が、前記ターゲット出力電圧と前記スイッチモード電源に結合されたバッテリー電圧との間の差として定義され、前記最大周波数が前記ブースト電圧に正比例する、Ｃ１２に記載の方法。
[Ｃ１４]  前記制御信号を生成するために前記バッククロック信号においてパルスを挿入することをさらに備える、Ｃ１１に記載の前記方法。
[Ｃ１５]  前記制御信号を生成するために前記バッククロック信号においてパルスを抑制することをさらに備える、Ｃ１１に記載の方法。
[Ｃ１６]  インダクタに結合された第１のスイッチを備えるスイッチモード電源を使用して、ターゲット出力電圧を生成するための手段と、
前記第１のスイッチを選択的に閉じるまたは開くためにバッククロック信号から制御信号を生成するための手段と、
前記制御信号のスイッチング周波数を最小周波数および最大周波数によって定義される範囲に制限するための手段と備える、装置。
[Ｃ１７]  前記ターゲット出力電圧が増加させられることに応答して前記最大周波数を増加させるための手段をさらに備える、Ｃ１６に記載の装置。
[Ｃ１８]  ブースト電圧が、前記ターゲット出力電圧と前記スイッチモード電源に結合されたバッテリー電圧との間の差として定義され、前記最大周波数が前記ブースト電圧に正比例する、Ｃ１７に記載の装置。
[Ｃ１９]  前記制御信号を生成するために前記バッククロック信号においてパルスを挿入することをさらに備える、Ｃ１６に記載の装置。
[Ｃ２０]  前記制御信号を生成するために前記バッククロック信号においてパルスを抑制することをさらに備える、Ｃ１６に記載の装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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