(57)【特許請求の範囲】
【請求項１】
トランジスタと、
容量素子と、
電界効果トランジスタ及びバイポーラトランジスタを有する電流増幅回路と、を有し、
前記トランジスタは、酸化物半導体層を有し、
前記酸化物半導体層は、チャネル形成領域を有し、
前記電界効果トランジスタは、前記バイポーラトランジスタとダーリントン接続されており、
前記トランジスタの第１端子にデータ信号が入力され、
前記トランジスタの第２端子と、前記電界効果トランジスタのゲートと、前記容量素子の一方の電極と、が電気的に接続されるデータ保持部では、前記トランジスタを非導通状態にすることで、前記データ信号のデータが保持され、
前記データ保持部に保持された前記データに応じて、前記電流増幅回路に流れる電流量が制御され、
前記トランジスタの前記第１端子は、第１のｐチャネル型トランジスタ及び第１のｎチャネル型トランジスタを有する第１の回路と電気的に接続され、
前記第１の回路は、第１の高電源電位を供給する第１の配線と電気的に接続され、
前記データ信号の電位を制御する第１の信号が、前記第１のｐチャネル型トランジスタのゲート及び前記第１のｎチャネル型トランジスタのゲートに入力されて、前記データ信号の電位が制御され、
前記バイポーラトランジスタの第１端子は、第２の高電源電位を供給する第２の配線と電気的に接続され、
前記第２の高電源電位は、前記第１の高電源電位とは別に制御されることを特徴とする半導体装置。
【請求項２】
請求項１において、
前記データ信号は、前記トランジスタを非導通状態とする期間において、グラウンド電位とすることを特徴とする半導体装置。
【請求項３】
請求項１又は２において、
前記トランジスタのゲートに選択信号が入力され、
前記トランジスタのゲートは、第２のｐチャネル型トランジスタ及び第２のｎチャネル型トランジスタを有する第２の回路と電気的に接続され、
前記第２の回路は、前記第１の配線と電気的に接続され、
前記選択信号の電位を制御する第２の信号が、前記第２のｐチャネル型トランジスタのゲート及び前記第２のｎチャネル型トランジスタのゲートに入力されて、前記選択信号の電位が制御されることを特徴とする半導体装置。
【請求項４】
請求項３において、
前記選択信号は、前記トランジスタを非導通状態とする期間において、グラウンド電位とすることを特徴とする半導体装置。
【請求項５】
請求項１乃至４のいずれか一において、
前記酸化物半導体層は、Ｉｎ、Ｓｎ、及びＺｎを有することを特徴とする半導体装置。
【請求項６】
請求項１乃至４のいずれか一において、
前記酸化物半導体層は、Ｉｎ、Ｇａ、及びＺｎを有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関する。特に本発明は、電源を切っても導通状態に関するデータを保持できる半導体装置に関する。
【背景技術】
【０００２】
ＤＩＰ（Ｄｕａｌ  Ｉｎ−ｌｉｎｅ  Ｐａｃｋａｇｅ）スイッチは、電源を切っても設定した導通状態に関するデータを記憶できる、不揮発性の小型のスイッチ（不揮発性スイッチという）として知られている。近年では電子部品の小型化が進んだこともあり、フラッシュメモリ等の不揮発性メモリを用いた電気的制御による不揮発性スイッチに置き換えが進んでいる。
【０００３】
不揮発性メモリを用いる不揮発性スイッチとしては、フラッシュメモリの他にも相変化メモリを用いた構成について提案されている（例えば、特許文献１参照）。特許文献１の構成では、相変化メモリに導通状態に関するデータを記憶しておき、電源を切っても導通状態に関するデータを保持できる構成を実現している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−３１３９９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に記載の構成では、不揮発性スイッチとするために相変化材料を用いている。そのためデータの書き込み時において、相変化材料に電流を流して熱起因による構造の相変化を促す必要がある。そのため、電流を流すことでデータの書き込みを行う不揮発性スイッチは、データを書き込むための電流を生成する回路を新たに設ける必要があり、周辺の回路構成が複雑になるといった問題がある。
【０００６】
また、電流を流すことでデータの書き込みを行う不揮発性スイッチは、繰り返しの書き込みに伴う劣化が問題となる。
【０００７】
そこで本発明の一態様では、周辺の回路構成を複雑にすることなく、繰り返しのデータの書き込みの際の劣化を低減することが可能な、不揮発性スイッチとして用いる半導体装置を提供することを課題の一とする。
【課題を解決するための手段】
【０００８】
本発明の一態様は、電源電圧の供給を停止しても不揮発性スイッチの導通状態に関するデータの保持を、チャネル形成領域に酸化物半導体層を有する薄膜トランジスタに接続されたデータ保持部で行う構成とする。そしてデータ保持部は、ダーリントン接続された電界効果トランジスタ及びバイポーラトランジスタを有する電流増幅回路における、電界効果トランジスタのゲートに接続することでデータ保持部の電荷をリークすることなく、導通状態に関するデータの出力を行うものである。
【０００９】
本発明の一態様は、第１端子よりデータ信号が供給され、チャネル形成領域に酸化物半導体層を有する薄膜トランジスタと、電界効果トランジスタ及びバイポーラトランジスタがダーリントン接続された電流増幅回路と、を有し、薄膜トランジスタの第２端子と、電界効果トランジスタのゲートと、容量素子の一方の電極と、が電気的に接続されるデータ保持部では、薄膜トランジスタを非導通状態にすることでデータを保持し、データ保持部に保持されたデータに応じて電流増幅回路に流れる電流量を制御する半導体装置である。
【００１０】
本発明の一態様において、データ信号は高電源電位とグラウンド電位とが選択されて入力される信号であり、薄膜トランジスタを非導通状態とする期間において、前記データ信号をグラウンド電位に保持する半導体装置が好ましい。
【００１１】
本発明の一態様において、薄膜トランジスタのゲート端子は、薄膜トランジスタの導通状態を制御する制御信号が供給される配線に接続される半導体装置が好ましい。
【００１２】
本発明の一態様において、制御信号は高電源電位とグラウンド電位とが選択されて入力される信号であり、薄膜トランジスタを非導通状態とする期間において、前記制御信号をグラウンド電位に保持する半導体装置が好ましい。
【００１３】
本発明の一態様において、酸化物半導体層は、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体である半導体装置が好ましい。
【発明の効果】
【００１４】
本発明の一態様により、周辺の回路構成を複雑にすることなく、繰り返しのデータの書き込みの際の劣化を低減することが可能な、不揮発性スイッチとして用いる半導体装置を提供することができる。
【図面の簡単な説明】
【００１５】
【図１】半導体装置の回路図。
【図２】半導体装置の回路図及びタイミングチャート図。
【図３】半導体装置の回路図。
【図４】半導体装置の構成を示す断面図。
【図５】半導体装置の作製工程を示す図。
【図６】本発明の一態様に係る酸化物材料の構造を説明する図。
【図７】本発明の一態様に係る酸化物材料の構造を説明する図。
【図８】本発明の一態様に係る酸化物材料の構造を説明する図。
【発明を実施するための形態】
【００１６】
以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明の構成は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じ物を指し示す符号は異なる図面間において共通とする。
【００１７】
なお、各実施の形態の図面等において示す各構成の、大きさ、層の厚さ、信号波形、または領域は、明瞭化のために誇張されて表記している場合がある。よって、必ずしもそのスケールに限定されない。
【００１８】
なお、ＡとＢとが接続されている、と明示的に記載する場合は、ＡとＢとが電気的に接続されている場合と、ＡとＢとが機能的に接続されている場合と、ＡとＢとが直接接続されている場合とを含むものとする。
【００１９】
なお本明細書にて用いる第１、第２、第３、乃至第Ｎ（Ｎは自然数）という用語は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
【００２０】
（実施の形態１）
本実施の形態で説明する半導体装置は、不揮発性のスイッチ、特に大電流を流すことが可能な不揮発性のスイッチとして機能する回路とすることができる。本実施の形態では、電気的制御が可能であり、不揮発性のスイッチとして機能する半導体装置の回路構成及びその動作について説明する。
【００２１】
図１に不揮発性のスイッチとして機能する半導体装置の回路図を示す。図１に示す半導体装置１００は、選択信号Ｇに応じて薄膜トランジスタ１０１の導通状態を制御し、外部より入力されるデータ信号Ｄのデータをデータ保持部Ｄ＿ＨＯＬＤで保持することができる。半導体装置１００のデータ保持部Ｄ＿ＨＯＬＤで保持されるデータに応じて、ダーリントン接続された回路を有する電流増幅回路１０２では、エミッタ側Ｅの電位の上昇とともにコレクタ側Ｃに電流を流すことができる。
【００２２】
次いで具体的な回路構成例について説明する。図１の半導体装置１００は、薄膜トランジスタ１０１、電流増幅回路１０２を有する。電流増幅回路１０２は電界効果トランジスタ１０３及びバイポーラトランジスタ１０４を有する。また半導体装置１００は、データの保持を行うための容量素子１０５を有する。
【００２３】
なお、図１における薄膜トランジスタ１０１の回路記号は、チャネル形成領域に酸化物半導体層を有するトランジスタであることを表す回路記号である。
【００２４】
なお、電流増幅回路１０２は電界効果トランジスタ１０３及びバイポーラトランジスタ１０４を有する構成であり、図１に示すように電界効果トランジスタ１０３及びバイポーラトランジスタ１０４がダーリントン接続した構成となる。以下の説明においては電界効果トランジスタ１０３をｎチャネル型の電界効果トランジスタであるとして説明し、バイポーラトランジスタ１０４をｐｎｐ型バイポーラトランジスタとして説明を行うが、ダーリントン接続した構成であれば導電型等について特に限定されるものではない。
【００２５】
薄膜トランジスタ１０１のソース及びドレインの一方の電極（第１端子）は、データ信号Ｄを供給するデータ信号線に接続されている。薄膜トランジスタ１０１のゲート電極（ゲート端子）は、選択信号Ｇを供給する選択信号線に接続されている。
【００２６】
電界効果トランジスタ１０３のゲート端子は、薄膜トランジスタ１０１のソース及びドレインの他方の電極（第２端子）及び容量素子１０５の一方の電極に接続されている。
【００２７】
バイポーラトランジスタ１０４のベース端子は、電界効果トランジスタ１０３の第１端子に接続されている。バイポーラトランジスタ１０４のエミッタ端子は、高電源電位を供給するための配線（図１中エミッタＥ）に接続される。バイポーラトランジスタ１０４のコレクタ端子は、低電源電位を供給するための配線（図１中コレクタＣ）及び電界効果トランジスタ１０３の第２端子に接続される。
【００２８】
また図１において、薄膜トランジスタ１０１の第２端子、容量素子１０５の一方の電極、及び電界効果トランジスタ１０３のゲート端子が接続される配線（図１中、一点鎖線で囲んだ領域）がデータ保持部Ｄ＿ＨＯＬＤとなる。
【００２９】
データ保持部Ｄ＿ＨＯＬＤは、電界効果トランジスタ１０３のゲート端子及び容量素子１０５の一方の電極が絶縁物に包囲された素子であるため、電界効果トランジスタ１０３及び容量素子１０５からの電荷のリークはほとんどない。そのため、薄膜トランジスタ１０１の非導通状態におけるオフ電流を極力低減することでデータ保持部Ｄ＿ＨＯＬＤでの電位の保持が可能となる。
【００３０】
なお容量素子１０５は、図１に示した構成において、電界効果トランジスタ１０３のゲート容量を積極的に利用することで省略することもできる。
【００３１】
本実施の形態の薄膜トランジスタ１０１としては、上述したように、薄膜トランジスタ１０１の非導通状態におけるオフ電流を極力低減し、データ保持部Ｄ＿ＨＯＬＤでのデータの保持を実現する。オフ電流を極力低減した薄膜トランジスタの具体的な構成としては、チャネル形成領域に酸化物半導体層を有する薄膜トランジスタを挙げることができる。
【００３２】
酸化物半導体としては、少なくともＩｎ、Ｇａ、Ｓｎ及びＺｎから選ばれた一種以上の元素を含有する。例えば、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｈｆ−Ｉｎ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体や、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｚｎ−Ｍｇ−Ｏ系酸化物半導体、Ｓｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｍｇ−Ｏ系酸化物半導体や、Ｉｎ−Ｇａ−Ｏ系酸化物半導体、一元系金属の酸化物であるＩｎ−Ｏ系酸化物半導体、Ｓｎ−Ｏ系酸化物半導体、Ｚｎ−Ｏ系酸化物半導体などを用いることができる。また、上記酸化物半導体にＩｎとＧａとＳｎとＺｎ以外の元素、例えばＳｉＯ２を含ませてもよい。
【００３３】
例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物半導体、という意味であり、その組成比は問わない。他にも酸化物半導体膜として特にＩｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体膜を用いる場合、薄膜トランジスタの移動度が高くすることができる。またＩｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体を用いる場合、薄膜トランジスタのしきい値電圧を安定して制御することが可能である。
【００３４】
また、酸化物半導体は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される薄膜を用いることができる。ここで、Ｍは、Ｚｎ、Ｇａ、Ａｌ、Ｍｎ及びＣｏから選ばれた一または複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧａ及びＣｏなどがある。
【００３５】
また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、更に好ましくはＩｎ：Ｚｎ＝１．５：１〜１５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝３：４〜１５：２）とする。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
【００３６】
なお前述のＩｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体を用いる場合、用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｓｎ：Ｚｎ＝１：２：２、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１などとすればよい。
【００３７】
特に、酸化物半導体層内の水素を徹底的に排除することで高純度化された酸化物半導体層にチャネルが形成される薄膜トランジスタは、そのオフ電流密度を１００ｚＡ／μｍ以下、好ましくは１０ｚＡ／μｍ以下、更に好ましくは１ｚＡ／μｍ以下にすることができる。よって、このオフ電流が、結晶性を有するシリコンを用いた薄膜トランジスタのオフ電流に比べて著しく低い。その結果、チャネル形成領域に酸化物半導体層を有する薄膜トランジスタ１０１が非導通状態である時、データ保持部Ｄ＿ＨＯＬＤの電位を長期間にわたり保持することができる。
【００３８】
なお本明細書で説明するオフ電流とは、トランジスタが非導通状態のときに、ソースとドレインの間に流れる電流をいう。ｎチャネル型のトランジスタ（例えば、閾値電圧が０乃至２Ｖ程度）では、ゲートとソースとの間に印加される電圧が負の電圧の場合に、ソースとドレインとの間を流れる電流のことをいう。
【００３９】
なお、上記において、酸化物半導体材料の代わりに酸化物半導体材料と同等のオフ電流特性が実現できる材料を薄膜トランジスタの半導体層に用いても良い。例えば、炭化シリコンをはじめとするワイドギャップ材料（より具体的には、例えば、エネルギーギャップＥｇが３ｅＶより大きい半導体材料）などを適用することができる。
【００４０】
次いで図２（Ａ）には、図１における半導体装置１００の動作を説明するために、半導体装置１００が有する各素子に略称を付して示している。また図２（Ｂ）では、各信号が入力されることで図２（Ａ）の各素子の動作がどのように変化するかのタイミングチャート図を示す。
【００４１】
図２（Ａ）では、図１の薄膜トランジスタ１０１を「ＯＳＴＦＴ」と呼称する。また図２（Ａ）では、図１のデータ保持部Ｄ＿ＨＯＬＤの電位を「Ｄ＿ＨＯＬＤ」と呼称する。また図２（Ａ）では、図１の電界効果トランジスタ１０３を「ＦＥＴ」と呼称する。また図２（Ａ）では、図１のバイポーラトランジスタ１０４を「ＢＪＴ」と呼称する。
【００４２】
なお図２（Ａ）では図１で示した容量素子１０５の他方の電極を、低電源電位ＶＳＳを供給する配線であるコレクタＣに接続する構成を示している。また以下の説明において、低電源電位ＶＳＳは、グラウンド電位ＧＮＤであるとして説明を行う。
【００４３】
なお本実施の形態で説明する半導体装置１００は、データ信号Ｄ及び選択信号Ｇを供給する回路への電源電圧の供給を停止することができる。電源電圧を停止する場合、薄膜トランジスタを非導通状態で保持する必要がある。
【００４４】
データ信号Ｄ及び選択信号Ｇの高電源電位をＶＤＤ、低電源電位をＧＮＤとすると、電源電圧を停止する場合、高電源電位ＶＤＤが供給される配線の電位を低電源電位であるＧＮＤに落とすことになる。またはデータ信号Ｄ及び選択信号Ｇの高電源電位をＶＤＤ、低電源電位をＶＳＳとすると、電源電圧を停止する場合、高電源電位ＶＤＤが供給される配線の電位及び低電源電位ＶＳＳが供給される配線の電位を共にＧＮＤに落とすことになる。
【００４５】
すなわち、図３（Ａ）に示す回路を用い、選択信号Ｇの電位を制御する信号Ｇ＿ＳＥＬを相補型の回路を構成するｐチャネル型トランジスタ１１１、ｎチャネル型トランジスタ１１２のゲート端子に入力することで、選択信号Ｇの電位を制御する構成とすればよい。そして、上述した電源電圧の供給の停止を行うことでＧＮＤの電位を薄膜トランジスタ１０１のゲート端子に印加し、薄膜トランジスタ１０１を非導通状態に保持する構成とすればよい。
【００４６】
同様に、図３（Ａ）に示す回路を用い、データ信号Ｄの電位を制御する信号Ｄ＿ＳＥＬを相補型の回路を構成するｐチャネル型トランジスタ１１３、ｎチャネル型トランジスタ１１４のゲート端子に入力することで、データ信号Ｄの電位を制御する構成とすればよい。そして、上述した電源電圧の供給の停止を行うことでＧＮＤの電位を薄膜トランジスタ１０１の第１端子に印加することができる。
【００４７】
また図３（Ａ）に示す回路を用い、エミッタＥの電位を制御する信号Ｅ＿ＳＥＬを相補型の回路を構成するｐチャネル型トランジスタ１１５、ｎチャネル型トランジスタ１１６のゲート端子に入力することで、エミッタＥの電位を制御する構成とすればよい。エミッタＥの電位を供給するための高電源電位ＶＣＣは、前述の高電源電位ＶＤＤとは別に制御することで、高電源電位ＶＤＤの供給を停止したとしても、電流増幅回路１０２に高電源電圧ＶＣＣを供給することができる。
【００４８】
なお選択信号Ｇの電位を制御する信号Ｇ＿ＳＥＬを、図３（Ｂ）に示すようなｎチャネル型トランジスタ１１７、抵抗素子１１８で構成される回路に入力し、選択信号Ｇの電位を制御する構成とすることも可能である。この場合電源電圧の供給を停止する際、信号Ｇ＿ＳＥＬの電位がどうあっても、ＧＮＤの電位を薄膜トランジスタ１０１のゲート端子に供給することができる。
【００４９】
同様にデータ信号Ｄの電位を制御する信号Ｄ＿ＳＥＬを、図３（Ｂ）に示すようなｎチャネル型トランジスタ１１９、抵抗素子１２０で構成される回路に入力し、データ信号Ｄの電位を制御する構成とすることも可能である。この場合電源電圧の供給を停止する際、信号Ｄ＿ＳＥＬの電位がどうあっても、ＧＮＤの電位を薄膜トランジスタ１０１の第１端子に供給することができる。
【００５０】
次いで図２（Ｂ）に示すタイミングチャート図を参照して動作を説明する。
【００５１】
図２（Ｂ）のタイミングチャート図において、ＶＤＤ、Ｇ、Ｄ、Ｄ＿ＨＯＬＤ、ＯＳＴＦＴ、ＶＣＣ、ＦＥＴ及びＢＪＴは、図２（Ａ）及び図３（Ａ）で説明した入出力信号、各配線の電位、及び各素子に対応する。また図２（Ｂ）に示すタイミングチャート図では、半導体装置１００が取り得る複数の状態について説明するため、期間Ｔ１乃至Ｔ４の複数の期間を示している。
【００５２】
なお、以下に示す図２（Ｂ）の動作の説明では、各トランジスタの導電型及び論理回路を、図２（Ａ）及び図３（Ａ）に示した構成として説明する。なお以下に示す動作の説明はこれに限定されず、全体として同じ動作となる限り、各トランジスタの導電型及び各信号の電位を適宜設定することができる。また各信号は、Ｈ信号（ＶＤＤ）及びＬ信号（ＧＮＤ）で表すことができる。なお図２（Ｂ）の説明において、データ保持部Ｄ＿ＨＯＬＤの電位は、初期状態としてＧＮＤであるとする。
【００５３】
なお、タイミングチャート図の説明では、各信号をＨ信号及びＬ信号で説明しているが、Ｈ信号及びＬ信号の電位は各信号で異なる構成としてもよい。例えば選択信号ＧのＨ信号は、データ信号ＤのＨ信号より大きくしておくことで、薄膜トランジスタ１０１でのしきい値電圧分の電位の低下を抑制することができる。
【００５４】
またエミッタＥに供給する高電源電位ＶＣＣは、選択信号Ｇ及びデータ信号Ｄの高電源電位ＶＤＤより大きくしておくことが好ましい。当該構成により、電流増幅回路１０２での電流の増幅を容易に制御することが可能になる。
【００５５】
図２（Ｂ）の期間Ｔ１の動作について説明する。期間Ｔ１は、Ｈ信号のデータ信号Ｄをデータ保持部Ｄ＿ＨＯＬＤに取り込む期間である。
【００５６】
期間Ｔ１では、選択信号Ｇ及びデータ信号Ｄを供給するための高電源電位をＶＤＤにし、選択信号Ｇ及びデータ信号ＤとしてＨ信号を入力する。選択信号Ｇ（Ｈ信号）が入力されることでＯＳＴＦＴが導通状態（ＯＮ）となり、データ保持部Ｄ＿ＨＯＬＤにデータ信号Ｄ（Ｈ信号）が取り込まれる。データ保持部Ｄ＿ＨＯＬＤがＨ信号になるとＦＥＴは導通状態となるが、このときエミッタＥの電位はＧＮＤであり電流が流れず、ＢＪＴは非導通状態（ＯＦＦ）となる。
【００５７】
次いで図２（Ｂ）の期間Ｔ２の動作について説明する。期間Ｔ２は、選択信号Ｇ及びデータ信号Ｄの高電源電位ＶＤＤをＧＮＤにしてもデータ保持部Ｄ＿ＨＯＬＤにＨ信号を保持した状態とすることができ、エミッタＥより電流を流す期間である。
【００５８】
期間Ｔ２では、選択信号Ｇ及びデータ信号Ｄを供給するための高電源電位ＶＤＤをＧＮＤにし、選択信号Ｇ及びデータ信号ＤとしてＬ信号を入力する。このとき、ＯＳＴＦＴは非導通状態を保持することができる。従って電源電圧を停止しても、データ保持部Ｄ＿ＨＯＬＤは前の期間である期間Ｔ１に取り込んだＨ信号を保持する。データ保持部Ｄ＿ＨＯＬＤがＨ信号を保持するとＦＥＴは導通状態となり、このときエミッタＥの電位をＨ信号であるＶＣＣにすることで、ＢＪＴにおいてベース電流及びコレクタ電流が流れる導通状態となり、電流増幅が可能となる。
【００５９】
次いで図２（Ｂ）の期間Ｔ３の動作について説明する。期間Ｔ３は、Ｌ信号のデータ信号Ｄをデータ保持部Ｄ＿ＨＯＬＤに取り込む期間である。
【００６０】
期間Ｔ３では、選択信号Ｇを供給するための高電源電位をＶＤＤにし、選択信号ＧとしてＨ信号を入力する。データ信号Ｄの電位はＧＮＤに設定されている。このとき、選択信号Ｇ（Ｈ信号）が入力されることでＯＳＴＦＴが導通状態となり、データ保持部Ｄ＿ＨＯＬＤにデータ信号Ｄ（Ｌ信号）が取り込まれる。データ保持部Ｄ＿ＨＯＬＤがＬ信号になるとＦＥＴは非導通状態となり、このときエミッタＥの電位はＧＮＤであり電流が流れず、ＢＪＴも非導通状態となる。
【００６１】
次いで図２（Ｂ）の期間Ｔ４の動作について説明する。期間Ｔ４は、選択信号Ｇ及びデータ信号Ｄの高電源電位ＶＤＤをＧＮＤにしてもデータ保持部Ｄ＿ＨＯＬＤにＬ信号を保持した状態とすることができ、エミッタＥより電流を流さない期間である。
【００６２】
期間Ｔ４では、選択信号Ｇを供給するための高電源電位ＶＤＤをＧＮＤにし、選択信号Ｇ及びデータ信号ＤとしてＬ信号を入力する。このとき、ＯＳＴＦＴは非導通状態を保持することができる。従って電源電圧の供給を停止しても、データ保持部Ｄ＿ＨＯＬＤは前の期間である期間Ｔ３に取り込んだＬ信号を保持する。データ保持部Ｄ＿ＨＯＬＤがＬ信号を保持するとＦＥＴは非導通状態となり、このときエミッタＥの電位をＨ信号であるＶＣＣにしても、ＢＪＴにおいてベース電流が流れず、コレクタ電流が流れない非導通状態となる。
【００６３】
以上が、半導体装置１００の動作の説明である。
【００６４】
以上説明したように本発明の一態様は、電源電圧の供給が停止しても導通状態に関するデータの保持を、チャネル形成領域に酸化物半導体層を有する薄膜トランジスタに接続されたデータ保持部で行う構成とする。そのため本発明の一態様の半導体装置は、薄膜トランジスタの導通状態と非導通状態を切り替え、データ保持部に保持する電位を制御することで電流増幅回路のスイッチング動作を切り替える不揮発性スイッチとすることができる。
【００６５】
また本発明の一態様の半導体装置は、データの書き込み時に記憶素子に１０Ｖ以上の大きな電圧の印加や、データの書き込みに必要な電流を生成する回路を新たに設ける必要がなく、周辺の回路構成を増やす必要がない。また本発明の一態様の半導体装置は、データ保持部に任意の電位を保持して、電流増幅回路のスイッチング動作を切り替える不揮発性スイッチとする構成のため、フラッシュメモリや相変化メモリ等と比べ繰り返しの書き込みに伴う劣化を低減することができる。
【００６６】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【００６７】
（実施の形態２）
本実施の形態では、上記実施の形態の半導体装置に適用可能なトランジスタの構成例について説明する。本実施の形態では特に、上記実施の形態で説明した構成において薄膜トランジスタ１０１を微細化して形成する際の構成例、及び作製工程の一例について示す。
【００６８】
特に本実施の形態で説明する薄膜トランジスタの構成では、酸化物半導体をチャネル形成領域に有する活性層のうちソース領域及びドレイン領域となる領域を、酸化物半導体中に不純物を導入してチャネル形成領域よりも低抵抗化させて形成する構成について説明する。なお不純物領域の抵抗値は、チャネル形成領域の抵抗値よりも低い値となる。
【００６９】
図４（Ａ）乃至（Ｄ）は、薄膜トランジスタ１０１の断面図である。図４（Ａ）乃至（Ｄ）に示すトランジスタの構造は、いずれもトップゲート構造である。図４（Ａ）乃至（Ｄ）に示すように、薄膜トランジスタ１０１の構造をトップゲート構造にしてゲート電極を用いてソース領域及びドレイン領域を自己整合的に形成することで、トランジスタの微細化を図ることができる。よってトランジスタのゲート電極とソース電極及びドレイン電極との重畳する部分をなくし、ゲート容量を小さくできる。その結果、充放電に要する電荷分の消費電力を低減することができる。
【００７０】
図４（Ａ）に示す薄膜トランジスタは、半導体層６０３＿Ａと、導電層６０５ａ＿Ａと、導電層６０５ｂ＿Ａと、絶縁層６０６＿Ａと、導電層６０７＿Ａと、を含む。
【００７１】
半導体層６０３＿Ａは、離間して設けられた高濃度領域６０４ａ＿Ａ及び高濃度領域６０４ｂ＿Ａと、を含む。高濃度領域６０４ａ＿Ａ及び高濃度領域６０４ｂ＿Ａの間の領域がチャネル形成領域になる。半導体層６０３＿Ａは、例えば絶縁層６０１＿Ａの上に設けられる。なお高濃度領域はドーパントが高濃度に添加されることで低抵抗化された領域であり、低濃度領域はドーパントが低濃度に添加されることで低抵抗化された領域である。
【００７２】
導電層６０５ａ＿Ａ及び導電層６０５ｂ＿Ａは、半導体層６０３＿Ａの上に設けられ、半導体層６０３＿Ａに電気的に接続される。導電層６０５ａ＿Ａ及び導電層６０５ｂ＿Ａは、例えば半導体層６０３＿Ａの一部に接する。また、導電層６０５ａ＿Ａ及び導電層６０５ｂ＿Ａの側面は、テーパ状であり、導電層６０５ａ＿Ａ及び導電層６０５ｂ＿Ａは、高濃度領域６０４ａ＿Ａ及び高濃度領域６０４ｂ＿Ａの一部に重畳する。
【００７３】
絶縁層６０６＿Ａは、半導体層６０３＿Ａ、導電層６０５ａ＿Ａ、及び導電層６０５ｂ＿Ａの上に設けられる。
【００７４】
導電層６０７＿Ａは、絶縁層６０６＿Ａを介して高濃度領域６０４ａ＿Ａと高濃度領域６０４ｂ＿Ａとの間の半導体層６０３＿Ａに重畳する。絶縁層６０６＿Ａを介して導電層６０７＿Ａと重畳する半導体層６０３＿Ａの領域がチャネル形成領域になる。
【００７５】
また、図４（Ｂ）に示すトランジスタは、図４（Ａ）に示す構造に加え、サイドウォールとなる絶縁層６０９ａ＿Ａ及び絶縁層６０９ｂ＿Ａを含み、さらに、半導体層６０３＿Ａは、高濃度領域６０４ａ＿Ａ及び高濃度領域６０４ｂ＿Ａの間に低濃度領域６０８ａ＿Ａ及び低濃度領域６０８ｂ＿Ａを含む。
【００７６】
絶縁層６０９ａ＿Ａ及び絶縁層６０９ｂ＿Ａは、絶縁層６０６＿Ａの上に設けられ、導電層６０７＿Ａにおける、互いに対向する側面に接する。
【００７７】
低濃度領域６０８ａ＿Ａ及び低濃度領域６０８ｂ＿Ａは、絶縁層６０６＿Ａを介して絶縁層６０９ａ＿Ａ及び絶縁層６０９ｂ＿Ａに重畳する。また、低濃度領域６０８ａ＿Ａ及び低濃度領域６０８ｂ＿Ａの不純物濃度は、高濃度領域６０４ａ＿Ａ及び高濃度領域６０４ｂ＿Ａの不純物濃度よりも低い。
【００７８】
低濃度領域６０８ａ＿Ａ及び低濃度領域６０８ｂ＿Ａを設けることによって、トランジスタへの局所的な電界集中を抑制することができるため、トランジスタの信頼性を高くすることができる。
【００７９】
図４（Ｃ）に示すトランジスタは、半導体層６０３＿Ｂと、導電層６０５ａ＿Ｂと、導電層６０５ｂ＿Ｂと、絶縁層６０６＿Ｂと、導電層６０７＿Ｂと、を含む。
【００８０】
導電層６０５ａ＿Ｂ及び導電層６０５ｂ＿Ｂは、絶縁層６０１＿Ｂの上に設けられ、高濃度領域６０４ａ＿Ｂ及び高濃度領域６０４ｂ＿Ｂに電気的に接続される。導電層６０５ａ＿Ｂ及び導電層６０５ｂ＿Ｂは、例えば高濃度領域６０４ａ＿Ｂ及び高濃度領域６０４ｂ＿Ｂの一部に接する。また、導電層６０５ａ＿Ｂ及び導電層６０５ｂ＿Ｂの側面はテーパ状であり、高濃度領域６０４ａ＿Ｂ及び高濃度領域６０４ｂ＿Ｂの一部に重畳する。
【００８１】
半導体層６０３＿Ｂは、離間して設けられた高濃度領域６０４ａ＿Ｂと高濃度領域６０４ｂ＿Ｂを含む。高濃度領域６０４ａ＿Ｂ及び高濃度領域６０４ｂ＿Ｂの間の領域がチャネル形成領域になる。半導体層６０３＿Ｂは、例えば導電層６０５ａ＿Ｂ及び導電層６０５ｂ＿Ｂ並びに絶縁層６０１＿Ｂの上に設けられる。
【００８２】
絶縁層６０６＿Ｂは、半導体層６０３＿Ｂ、高濃度領域６０４ａ＿Ｂ、及び高濃度領域６０４ｂ＿Ｂの上に設けられる。
【００８３】
導電層６０７＿Ｂは、絶縁層６０６＿Ｂを介して半導体層６０３＿Ｂに重畳する。絶縁層６０６＿Ｂを介して導電層６０７＿Ｂと重畳する半導体層６０３＿Ｂの領域がチャネル形成領域になる。
【００８４】
また、図４（Ｄ）に示すトランジスタは、図４（Ｃ）に示す構造に加え、サイドウォールとなる絶縁層６０９ａ＿Ｂ及び絶縁層６０９ｂ＿Ｂを含み、さらに、半導体層６０３＿Ｂは、高濃度領域６０４ａ＿Ｂ及び高濃度領域６０４ｂ＿Ｂの間に低濃度領域６０８ａ＿Ｂ及び低濃度領域６０８ｂ＿Ｂを含む。
【００８５】
絶縁層６０９ａ＿Ｂ及び絶縁層６０９ｂ＿Ｂは、絶縁層６０６＿Ｂの上に設けられ、導電層６０７＿Ｃにおける、互いに対向する一対の側面に接する。
【００８６】
低濃度領域６０８ａ＿Ｂ及び低濃度領域６０８ｂ＿Ｂは、絶縁層６０６＿Ｂを介して絶縁層６０９ａ＿Ｂ及び絶縁層６０９ｂ＿Ｂに重畳する。また、低濃度領域６０８ａ＿Ｂ及び低濃度領域６０８ｂ＿Ｂの不純物濃度は、高濃度領域６０４ａ＿Ｂ及び高濃度領域６０４ｂ＿Ｂの不純物濃度よりも低い。
【００８７】
低濃度領域６０８ａ＿Ｂ及び低濃度領域６０８ｂ＿Ｂを設けることによって、トランジスタへの局所的な電界集中を抑制することができるため、トランジスタの信頼性を高くすることができる。
【００８８】
さらに、図４（Ａ）乃至図４（Ｄ）に示す各構成要素について説明する。
【００８９】
絶縁層６０１＿Ａ及び絶縁層６０１＿Ｂとしては、例えば酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、窒化アルミニウム層、酸化窒化アルミニウム層、窒化酸化アルミニウム層、又は酸化ハフニウム層を単層または積層して用いることができる。また、絶縁層６０１＿Ａ及び絶縁層６０１＿Ｂは、平坦性を有する表面に加工して用いることのできる材料であることが好ましい。
【００９０】
半導体層６０３＿Ａ及び半導体層６０３＿Ｂは、トランジスタのチャネル形成層としての機能を有する。半導体層６０３＿Ａ及び半導体層６０３＿Ｂとしては、例えば四元系金属酸化物、三元系金属酸化物、又は二元系金属酸化物などを含む酸化物半導体層を用いることができる。
【００９１】
四元系金属酸化物としては、例えばＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物などを用いることができる。
【００９２】
三元系金属酸化物としては、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ａｌ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ｈｆ−Ｉｎ−Ｚｎ−Ｏ系金属酸化物、又はＳｎ−Ａｌ−Ｚｎ−Ｏ系金属酸化物などを用いることができる。
【００９３】
二元系金属酸化物としては、例えばＩｎ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ｚｎ−Ｏ系金属酸化物、Ａｌ−Ｚｎ−Ｏ系金属酸化物、Ｚｎ−Ｍｇ−Ｏ系金属酸化物、Ｓｎ−Ｍｇ−Ｏ系金属酸化物、Ｉｎ−Ｍｇ−Ｏ系金属酸化物、Ｉｎ−Ｓｎ−Ｏ系金属酸化物、又はＩｎ−Ｇａ−Ｏ系金属酸化物などを用いることができる。
【００９４】
また、半導体層６０３＿Ａ及び半導体層６０３＿Ｂとしては、例えばＩｎ−Ｏ系金属酸化物、Ｓｎ−Ｏ系金属酸化物、又はＺｎ−Ｏ系金属酸化物の層などを用いることもできる。また、上記酸化物半導体として適用可能な金属酸化物は、酸化シリコンを含んでいてもよい。また、上記酸化物半導体として適用可能な金属酸化物は、窒素を含んでいてもよい。
【００９５】
また、半導体層６０３＿Ａ及び半導体層６０３＿Ｂとしては、ＩｎＬＯ３（ＺｎＯ）ｍ（ｍは０よりも大きい数）で表記される材料の層を用いることもできる。ＩｎＬＯ３（ＺｎＯ）ｍのＬは、Ｇａ、Ａｌ、Ｍｎ、及びＣｏから選ばれた一つ又は複数の金属元素を示す。
【００９６】
なお半導体層６０３＿Ａ及び半導体層６０３＿Ｂとして特にＩｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体を用いる場合、トランジスタの移動度が高くすることができる。またＩｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体を用いる場合、トランジスタのしきい値電圧を安定して制御することが可能である。
【００９７】
高濃度領域６０４ａ＿Ａ及び高濃度領域６０４ｂ＿Ａ、並びに高濃度領域６０４ａ＿Ｂ及び高濃度領域６０４ｂ＿Ｂは、トランジスタのソースまたはドレインとしての機能を有する。なお、トランジスタのソースとしての機能を有する領域をソース領域ともいい、トランジスタのドレインとしての機能を有する領域をドレイン領域ともいう。
【００９８】
低濃度領域６０８ａ＿Ａ及び低濃度領域６０８ｂ＿Ａ、並びに低濃度領域６０８ａ＿Ｂ及び低濃度領域６０８ｂ＿Ｂの抵抗値は、高濃度領域６０４ａ＿Ａ及び高濃度領域６０４ｂ＿Ａ、並びに高濃度領域６０４ａ＿Ｂ及び高濃度領域６０４ｂ＿Ｂの抵抗値よりも高く、低濃度領域６０８ａ＿Ａ及び低濃度領域６０８ｂ＿Ａ、並びに低濃度領域６０８ａ＿Ｂ及び低濃度領域６０８ｂ＿Ｂを高抵抗不純物領域ともいう。
【００９９】
高濃度領域６０４ａ＿Ａ及び高濃度領域６０４ｂ＿Ａ、低濃度領域６０８ａ＿Ａ及び低濃度領域６０８ｂ＿Ａ、高濃度領域６０４ａ＿Ｂ及び高濃度領域６０４ｂ＿Ｂ、並びに低濃度領域６０８ａ＿Ｂ及び低濃度領域６０８ｂ＿Ｂに含まれるドーパントとしては、例えば窒素、リン、砒素、アルゴン、キセノン、ヘリウム、及び水素の一つ又は複数が挙げられる。
【０１００】
また、高濃度領域６０４ａ＿Ａ及び高濃度領域６０４ｂ＿Ａ、並びに高濃度領域６０４ａ＿Ｂ及び高濃度領域６０４ｂ＿Ｂに含まれるドーパントの濃度は、例えば５×１０１９ｃｍ−３以上であることが好ましい。
【０１０１】
また、低濃度領域６０８ａ＿Ａ及び低濃度領域６０８ｂ＿Ａ、並びに低濃度領域６０８ａ＿Ｂ及び低濃度領域６０８ｂ＿Ｂに含まれるドーパントの濃度は、例えば５×１０１８ｃｍ−３以上５×１０１９ｃｍ−３未満であることが好ましい。
【０１０２】
また、高濃度領域６０４ａ＿Ａ及び高濃度領域６０４ｂ＿Ａ、低濃度領域６０８ａ＿Ａ及び低濃度領域６０８ｂ＿Ａ、高濃度領域６０４ａ＿Ｂ及び高濃度領域６０４ｂ＿Ｂ、並びに低濃度領域６０８ａ＿Ｂ及び低濃度領域６０８ｂ＿Ｂは、チャネル形成領域より結晶性が低くてもよい。
【０１０３】
また、高濃度領域６０４ａ＿Ａ及び高濃度領域６０４ｂ＿Ａ、低濃度領域６０８ａ＿Ａ及び低濃度領域６０８ｂ＿Ａ、高濃度領域６０４ａ＿Ｂ及び高濃度領域６０４ｂ＿Ｂ、並びに低濃度領域６０８ａ＿Ｂ及び低濃度領域６０８ｂ＿Ｂに、Ｉｎ−Ｇａ−Ｚｎ−Ｏ−Ｎ系材料であり、ウルツ鉱構造の結晶が含まれていてもよい。このとき、高濃度領域６０４ａ＿Ａ及び高濃度領域６０４ｂ＿Ａ、低濃度領域６０８ａ＿Ａ及び低濃度領域６０８ｂ＿Ａ、高濃度領域６０４ａ＿Ｂ及び高濃度領域６０４ｂ＿Ｂ、並びに低濃度領域６０８ａ＿Ｂ及び低濃度領域６０８ｂ＿Ｂは、好ましくは１×１０２０ｃｍ−３以上７原子％未満の窒素を含むとウルツ鉱構造になりやすい。
【０１０４】
上記不純物領域をＩｎ−Ｇａ−Ｚｎ−Ｏ−Ｎ系材料であり、ウルツ鉱構造の結晶を含む構造にすることによって、トランジスタのソース又はドレインと、チャネル形成領域との間の抵抗値が低くなる。
【０１０５】
導電層６０５ａ＿Ａ、導電層６０５ａ＿Ｂ、導電層６０５ｂ＿Ａ、並びに導電層６０５ｂ＿Ｂのそれぞれは、トランジスタのソース又はドレインとしての機能を有する。なお、トランジスタのソースとしての機能を有する層をソース電極又はソース配線ともいい、トランジスタのドレインとしての機能を有する層をドレイン電極又はドレイン配線ともいう。
【０１０６】
導電層６０５ａ＿Ａ、導電層６０５ａ＿Ｂ、導電層６０５ｂ＿Ａ、並びに導電層６０５ｂ＿Ｂとしては、例えばアルミニウム、クロム、銅、タンタル、チタン、モリブデン、若しくはタングステンなどの金属材料、又はこれらの金属材料を主成分とする合金材料の層を用いることができる。合金材料の層としては、例えばＣｕ−Ｍｇ−Ａｌ合金材料の層を用いることができる。
【０１０７】
また、導電層６０５ａ＿Ａ、導電層６０５ａ＿Ｂ、導電層６０５ｂ＿Ａ、並びに導電層６０５ｂ＿Ｂとしては、導電性の金属酸化物を含む層を用いることもできる。なお、導電層６０５ａ＿Ａ、導電層６０５ａ＿Ｂ、導電層６０５ｂ＿Ａ、並びに導電層６０５ｂ＿Ｂに適用可能な導電性の金属酸化物は、酸化シリコンを含んでいてもよい。
【０１０８】
また、導電層６０５ａ＿Ａ、導電層６０５ａ＿Ｂ、導電層６０５ｂ＿Ａ、並びに導電層６０５ｂ＿Ｂとしては、Ｉｎ−Ｇａ−Ｚｎ−Ｏ−Ｎ系材料の層を用いることもできる。Ｉｎ−Ｇａ−Ｚｎ−Ｏ−Ｎ系材料の層は、導電性が高いため、導電層６０５ａ＿Ａ、導電層６０５ａ＿Ｂ、導電層６０５ｂ＿Ａ、並びに導電層６０５ｂ＿Ｂとして好ましい。
【０１０９】
また、導電層６０５ａ＿Ａ、導電層６０５ａ＿Ｂ、導電層６０５ｂ＿Ａ、並びに導電層６０５ｂ＿Ｂに適用可能な材料の層の積層によって、導電層６０５ａ＿Ａ、導電層６０５ａ＿Ｂ、導電層６０５ｂ＿Ａ、並びに導電層６０５ｂ＿Ｂを構成することもできる。例えばＣｕ−Ｍｇ−Ａｌ合金材料の層の上に銅の層が設けられた積層によって導電層６０５ａ＿Ａ、導電層６０５ａ＿Ｂ、導電層６０５ｂ＿Ａ、並びに導電層６０５ｂ＿Ｂを構成することによって、導電層６０５ａ＿Ａ、導電層６０５ａ＿Ｂ、導電層６０５ｂ＿Ａ、並びに導電層６０５ｂ＿Ｂに接する絶縁層との密着性を高めることができる。
【０１１０】
絶縁層６０６＿Ａ及び絶縁層６０６＿Ｂとしては、例えば酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、窒化アルミニウム層、酸化窒化アルミニウム層、窒化酸化アルミニウム層、又は酸化ハフニウム層を用いることができる。また、絶縁層６０６＿Ａ及び絶縁層６０６＿Ｂに適用可能な材料の層の積層によって絶縁層６０６＿Ａ及び絶縁層６０６＿Ｂを構成することもできる。
【０１１１】
また、絶縁層６０６＿Ａ及び絶縁層６０６＿Ｂとしては、例えば元素周期表における第１３族元素及び酸素元素を含む材料の絶縁層を用いることもできる。
【０１１２】
第１３族元素及び酸素元素を含む材料としては、例えば酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどが挙げられる。なお、酸化アルミニウムガリウムとは、ガリウムの含有量（原子％）よりもアルミニウムの含有量（原子％）が多い物質のことをいい、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）がアルミニウムの含有量（原子％）以上の物質のことをいう。
【０１１３】
導電層６０７＿Ａ、導電層６０７＿Ｂ、及び導電層６０７＿Ｃは、トランジスタのゲートとしての機能を有する。なお、トランジスタのゲートとしての機能を有する導電層をゲート電極又はゲート配線ともいう。
【０１１４】
導電層６０７＿Ａ、導電層６０７＿Ｂ、及び導電層６０７＿Ｃとしては、例えばアルミニウム、クロム、銅、タンタル、チタン、モリブデン、若しくはタングステンなどの金属材料、又はこれらの金属材料を主成分とする合金材料の層を用いることができる。また、導電層６０７＿Ａ、導電層６０７＿Ｂ、及び導電層６０７＿Ｃに適用可能な材料の層の積層によって、導電層６０７＿Ａ、導電層６０７＿Ｂ、及び導電層６０７＿Ｃを構成することもできる。
【０１１５】
また、導電層６０７＿Ａ、導電層６０７＿Ｂ、及び導電層６０７＿Ｃとしては、導電性の金属酸化物を含む層を用いることもできる。なお、導電層６０７＿Ａ、導電層６０７＿Ｂ、及び導電層６０７＿Ｃに適用可能な導電性の金属酸化物は、酸化シリコンを含んでいてもよい。また、導電層６０７＿Ａ、導電層６０７＿Ｂ、及び導電層６０７＿Ｃに適用可能な導電性の金属酸化物は、窒素を含んでいてもよい。窒素を含ませることによって、導電性を高めることができる。
【０１１６】
また、導電層６０７＿Ａ、導電層６０７＿Ｂ、及び導電層６０７＿Ｃとしては、Ｉｎ−Ｇａ−Ｚｎ−Ｏ−Ｎ系材料の層を用いることもできる。Ｉｎ−Ｇａ−Ｚｎ−Ｏ−Ｎ系材料の層は、導電性が高いため、導電層６０７＿Ａ、導電層６０７＿Ｂ、及び導電層６０７＿Ｃとして好ましい。
【０１１７】
絶縁層６０９ａ＿Ａ及び絶縁層６０９ｂ＿Ａ、並びに絶縁層６０９ａ＿Ｂ及び絶縁層６０９ｂ＿Ｂとしては、例えば絶縁層６０６＿Ａ及び絶縁層６０６＿Ｂに適用可能な材料の層を用いることができる。また、絶縁層６０９ａ＿Ａ及び絶縁層６０９ｂ＿Ａ、並びに絶縁層６０９ａ＿Ｂ及び絶縁層６０９ｂ＿Ｂに適用可能な材料の層の積層によって絶縁層６０９ａ＿Ａ及び絶縁層６０９ｂ＿Ａ、並びに絶縁層６０９ａ＿Ｂ及び絶縁層６０９ｂ＿Ｂを構成してもよい。
【０１１８】
さらに、本実施の形態のトランジスタの作製方法例として、図４（Ａ）に示すトランジスタの作製方法例について、図５（Ａ）乃至図５（Ｅ）を用いて説明する。図５（Ａ）乃至図５（Ｅ）は、本実施の形態におけるトランジスタの作製方法例を説明するための断面図である。
【０１１９】
まず、図５（Ａ）に示すように、第１の絶縁層として形成された絶縁層６０１＿Ａの上に半導体層６０３＿Ａを形成する。
【０１２０】
さらに、半導体層６０３＿Ａの一例として、結晶性を向上させることのできる酸化物半導体層の形成方法例について以下に説明する。
【０１２１】
酸化物半導体層の形成方法例は、絶縁層６０１＿Ａの上に半導体膜を形成する工程と、１回以上の熱処理を行う工程と、を含む。なお、半導体層６０３＿Ａの形成方法例において、該半導体膜の一部を除去する工程を含ませてもよい。このとき、該半導体膜の一部を除去する工程の順番は、半導体膜の形成後から導電層６０５ａ＿Ａ及び導電層６０５ｂ＿Ａの形成前までであれば特に限定されない。また、熱処理を行う工程の順番は半導体膜の形成後であれば特に限定されない。
【０１２２】
絶縁層６０１＿Ａの上に半導体膜を形成する工程としては、例えばスパッタ法を用いて半導体層６０３＿Ａに適用可能な材料の膜を形成することによって半導体膜を形成する。このとき、膜形成面側（基板側）の温度を１００℃以上５００℃以下にする。
【０１２３】
またスパッタ法を用いて半導体層６０３＿Ａを作製する場合には、成膜処理室内に存在する水、水素を極力低減しておく。具体的には、成膜前に成膜処理室内を加熱する、成膜処理室内に導入されるガス中の水及び／又は水素濃度を低減する、及び成膜処理室から排気されるガスの逆流を防止するなどを行うことが好適である。
【０１２４】
熱処理を行う工程としては、例えば４００℃以上７５０℃以下の温度で加熱処理（加熱処理Ａともいう）を行う。なお、半導体膜を形成した後であれば、加熱処理Ａを行うタイミングは特に限定されない。半導体層６０３＿Ａに加熱処理を施すことで、半導体層６０３＿Ａ中の水分または水素を脱離させることができる。
【０１２５】
また加熱処理Ａによって、半導体膜の表面から結晶化が起こり、半導体膜の表面から内部に向かって結晶成長する。
【０１２６】
なお、加熱処理Ａを行う加熱処理装置としては、電気炉、又は抵抗発熱体などの発熱体からの熱伝導又は熱輻射によって被処理物を加熱する装置を用いることができ、例えばＧＲＴＡ（Ｇａｓ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置又はＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置などのＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、例えばハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、又は高圧水銀ランプなどのランプから発する光（電磁波）の輻射によって、被処理物を加熱する装置である。また、ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスとしては、例えば希ガス、又は加熱処理によって被処理物と反応しない不活性気体（例えば窒素）を用いることができる。
【０１２７】
なお加熱処理Ａにおいては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水分または水素などが含まれないことが好ましい。または、加熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【０１２８】
上記工程によって、半導体膜は、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜となる。
【０１２９】
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
【０１３０】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
【０１３１】
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
【０１３２】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
【０１３３】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動を低減することが可能である。よって、安定した電気的特性を有するトランジスタを作製することができる。
【０１３４】
また、ＣＡＡＣ−ＯＳ膜が成膜される膜表面（被成膜面）は平坦であることが好ましい。ＣＡＡＣ−ＯＳ膜は、当該被成膜面に概略垂直となるｃ軸を有するため、当該被成膜面に存在する凹凸は、ＣＡＡＣ−ＯＳ膜における結晶粒界の発生を誘発することになるからである。よって、ＣＡＡＣ−ＯＳ膜が成膜される前に当該被成膜表面に対して化学機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）などの平坦化処理を行うことが好ましい。また、当該被成膜面の平均ラフネスは、０．５ｎｍ以下であることが好ましく、０．３ｎｍ以下であることがより好ましい。
【０１３５】
ここで、ＣＡＡＣ−ＯＳについて図６乃至図８を用いて詳細に説明する。なお、特に断りがない限り、図６乃至図８は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。また、図６において、丸で囲まれたＯは４配位のＯを示し、二重丸で囲まれたＯは３配位のＯを示す。
【０１３６】
図６（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。Ｉｎが１個に対して、近接の酸素原子のみ示した構造を、ここではサブユニットと呼ぶ。図６（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図６（Ａ）の上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。図６（Ａ）に示すサブユニットは電荷が０である。
【０１３７】
図６（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図６（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図６（Ｂ）に示す構造をとりうる。図６（Ｂ）に示すサブユニットは電荷が０である。
【０１３８】
図６（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、による構造を示す。図６（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。図６（Ｃ）に示すサブユニットは電荷が０である。
【０１３９】
図６（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図６（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図６（Ｄ）に示すサブユニットは電荷が＋１となる。
【０１４０】
図６（Ｅ）に、２個のＺｎを含むサブユニットを示す。図６（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図６（Ｅ）に示すサブユニットは電荷が−１となる。
【０１４１】
ここでは、サブユニットのいくつかの集合体を１グループと呼び、複数のグループからなる１周期分を１ユニットと呼ぶ。
【０１４２】
ここで、これらのサブユニット同士が結合する規則について説明する。Ｉｎの上半分の３個のＯは下方向に３個の近接Ｉｎを有し、下半分の３個のＯは上方向に３個の近接Ｉｎを有する。Ｇａの上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の近接Ｇａを有する。Ｚｎの上半分の１個のＯは下方向に１個の近接Ｚｎを有し、下半分の３個のＯは上方向に３個の近接Ｚｎを有する。この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種のサブユニット同士は結合することができる。例えば、６配位の金属原子（ＩｎまたはＳｎ）が上半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）または４配位の金属原子（Ｚｎ）のいずれかと結合することになる。
【０１４３】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるようにサブユニット同士が結合して１グループを構成する。
【０１４４】
図７（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する１グループのモデル図を示す。図７（Ｂ）に、３つのグループで構成されるユニットを示す。なお、図７（Ｃ）は、図７（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
【０１４５】
図７（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎ原子の上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図７（Ａ）において、Ｉｎ原子の上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図７（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎ原子と、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎ原子とを示している。
【０１４６】
図７（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成するグループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎ原子が、４配位のＯが１個ずつ上半分および下半分にあるＩｎ原子と結合し、そのＩｎ原子が、上半分に３個の４配位のＯがあるＺｎ原子と結合し、そのＺｎ原子の下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎ原子と結合し、そのＩｎ原子が、上半分に１個の４配位のＯがあるＺｎ２個からなるサブユニットと結合し、このサブユニットの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎ原子と結合している構成である。このグループを複数結合して１周期分であるユニットを構成する。
【０１４７】
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含むサブユニットは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図６（Ｅ）に示すように、２個のＺｎを含むサブユニットが挙げられる。例えば、Ｓｎを含むサブユニットが１個に対し、２個のＺｎを含むサブユニットが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
【０１４８】
また、Ｉｎは５配位および６配位のいずれもとることができるものとする。具体的には、図７（Ｂ）に示したユニットとすることで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）とする組成式で表すことができる。なお、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶は、ｍの数が大きいと結晶性が向上するため、好ましい。
【０１４９】
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ｚｎ−Ｏ系酸化物、Ａｌ−Ｚｎ−Ｏ系酸化物、Ｚｎ−Ｍｇ−Ｏ系酸化物、Ｓｎ−Ｍｇ−Ｏ系酸化物、Ｉｎ−Ｍｇ−Ｏ系酸化物や、Ｉｎ−Ｇａ−Ｏ系酸化物、一元系金属の酸化物であるＩｎ−Ｏ系酸化物、Ｓｎ−Ｏ系酸化物、Ｚｎ−Ｏ系酸化物などを用いた場合も同様である。
【０１５０】
例えば、図８（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する１グループのモデル図を示す。
【０１５１】
図８（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成するグループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎ原子が、４配位のＯが１個上半分にあるＺｎ原子と結合し、そのＺｎ原子の下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａ原子と結合し、そのＧａ原子の下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎ原子と結合している構成である。このグループを複数結合して１周期分であるユニットを構成する。
【０１５２】
図８（Ｂ）に３つのグループで構成されるユニットを示す。なお、図８（Ｃ）は、図８（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
【０１５３】
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含むサブユニットは、電荷が０となる。そのため、これらのサブユニットの組み合わせであればグループの合計の電荷は常に０となる。
【０１５４】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成するグループは、図８（Ａ）に示したグループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なるグループを組み合わせたユニットも取りうる。
【０１５５】
次に、図５（Ｂ）に示すように、半導体層６０３＿Ａの一部の上に第１の導電膜を形成し、該第１の導電膜の一部をエッチングすることによって導電層６０５ａ＿Ａ及び導電層６０５ｂ＿Ａを形成する。
【０１５６】
例えば、スパッタ法などを用いて導電層６０５ａ＿Ａ及び導電層６０５ｂ＿Ａに適用可能な材料の膜を形成することによって第１の導電膜を形成することができる。また、導電層６０５ａ＿Ａ及び導電層６０５ｂ＿Ａに適用可能な材料の膜を積層させることによって第１の導電膜を形成することもできる。
【０１５７】
また、上記導電層６０５ａ＿Ａ及び導電層６０５ｂ＿Ａの形成方法のように、本実施の形態のトランジスタの作製方法例において、膜の一部をエッチングする場合、例えば、フォトリソグラフィ工程によって膜の一部の上にレジストマスクを形成し、レジストマスクを用いて膜をエッチングしてもよい。なお、この場合、エッチング後にレジストマスクを除去することが好ましい。
【０１５８】
導電層６０５ａ＿Ａ及び導電層６０５ｂ＿Ａとなる導電層は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金等が挙げられる。また、アルミニウム、銅などの金属膜の下側若しくは上側にクロム、タンタル、チタン、モリブデン、タングステンなどの高融点金属膜を積層させた構成としても良い。また、アルミニウムまたは銅は、耐熱性や腐食性の問題を回避するために、高融点金属材料と組み合わせて用いると良い。高融点金属材料としては、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム、イットリウム等を用いることができる。
【０１５９】
また、導電層６０５ａ＿Ａ及び導電層６０５ｂ＿Ａとなる導電層は、単層構造でも、２層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する２層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、更にその上にチタン膜を成膜する３層構造などが挙げられる。また、Ｃｕ−Ｍｇ−Ａｌ合金、Ｍｏ−Ｔｉ合金、Ｔｉ、Ｍｏ、は、酸化膜との密着性が高い。よって、下層にＣｕ−Ｍｇ−Ａｌ合金、Ｍｏ−Ｔｉ合金、Ｔｉ、或いはＭｏで構成される導電層、上層にＣｕで構成される導電層を積層し、上記積層された導電膜を導電層６０５ａ＿Ａ及び導電層６０５ｂ＿Ａに用いることで、酸化膜である絶縁層と、導電層６０５ａ＿Ａ及び導電層６０５ｂ＿Ａとの密着性を高めることができる。
【０１６０】
また、導電層６０５ａ＿Ａ及び導電層６０５ｂ＿Ａとなる導電層としては、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム、酸化スズ、酸化亜鉛、酸化インジウム酸化スズ、酸化インジウム酸化亜鉛または前記金属酸化物材料にシリコン若しくは酸化シリコンを含ませたものを用いることができる。
【０１６１】
次に、図５（Ｃ）に示すように、半導体層６０３＿Ａ、導電層６０５ａ＿Ａ、及び導電層６０５ｂ＿Ａの上に第２の絶縁膜を形成することによって、絶縁層６０６＿Ａを形成する。
【０１６２】
例えば、スパッタ法やプラズマＣＶＤ法などを用いて絶縁層６０６＿Ａに適用可能な材料の膜を形成することによって第２の絶縁膜を形成することができる。また、絶縁層６０６＿Ａに適用可能な材料の膜を積層させることによって第２の絶縁膜を形成することもできる。また、高密度プラズマＣＶＤ法（例えばμ波（例えば、周波数２．４５ＧＨｚのμ波）を用いた高密度プラズマＣＶＤ法）を用いて絶縁層６０６＿Ａに適用可能な材料の膜を形成することによって、絶縁層６０６＿Ａを緻密にすることができ、絶縁層６０６＿Ａの絶縁耐圧を向上させることができる。
【０１６３】
なお、半導体層６０３＿Ａに接する絶縁層６０６＿Ａは、第１３族元素及び酸素を含む絶縁材料を用いるようにしても良い。酸化物半導体材料には第１３族元素を含むものが多く、第１３族元素を含む絶縁材料は酸化物半導体との相性が良く、これを半導体層に接する絶縁膜に用いることで、半導体層との界面の状態を良好に保つことができる。
【０１６４】
第１３族元素を含む絶縁材料とは、絶縁材料に一又は複数の第１３族元素を含むことを意味する。第１３族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原子％）が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）がアルミニウムの含有量（原子％）以上のものを示す。
【０１６５】
例えば、ガリウムを含有する半導体層に接して絶縁層を形成する場合に、絶縁層に酸化ガリウムを含む材料を用いることで半導体層と絶縁層の界面特性を良好に保つことができる。例えば、半導体層と酸化ガリウムを含む絶縁層とを接して設けることにより、半導体層と絶縁層の界面における水素のパイルアップを低減することができる。なお、絶縁層に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同様の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁層を形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特性を有しているため、当該材料を用いることは、半導体層への水の侵入防止という点においても好ましい。
【０１６６】
また、半導体層６０３＿Ａに接する絶縁層は、酸素雰囲気下による熱処理や、酸素ドープなどにより、絶縁材料を化学量論的組成比より酸素が多い状態とすることが好ましい。酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸素を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。また、酸素ドープは、イオン注入法またはイオンドーピング法を用いて行ってもよい。
【０１６７】
例えば、半導体層６０３＿Ａに接する絶縁層として酸化ガリウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムの組成をＧａ２ＯＸ（Ｘ＝３＋α、０＜α＜１）とすることができる。
【０１６８】
また、半導体層６０３＿Ａに接する絶縁層として酸化アルミニウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化アルミニウムの組成をＡｌ２ＯＸ（Ｘ＝３＋α、０＜α＜１）とすることができる。
【０１６９】
また、半導体層６０３＿Ａに接する絶縁層として酸化ガリウムアルミニウム（酸化アルミニウムガリウム）を用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムアルミニウム（酸化アルミニウムガリウム）の組成をＧａＸＡｌ２−ＸＯ３＋α（０＜Ｘ＜２、０＜α＜１）とすることができる。
【０１７０】
酸素ドープ処理を行うことにより、化学量論的組成比より酸素が多い領域を有する絶縁層を形成することができる。このような領域を備える絶縁層と半導体層が接することにより、絶縁層中の過剰な酸素が半導体層に供給され、半導体層中、または半導体層と絶縁層の界面における酸素欠陥を低減し、半導体層をｉ型化またはｉ型に限りなく近くすることができる。
【０１７１】
次に、図５（Ｄ）に示すように、絶縁層６０６＿Ａの上に第２の導電膜を形成し、第２の導電膜の一部をエッチングすることによって、導電層６０７＿Ａを形成する。
【０１７２】
例えば、スパッタ法を用いて導電層６０７＿Ａに適用可能な材料の膜を形成することによって第２の導電膜を形成することができる。また、第２の導電膜に適用可能な材料の膜を積層させ、第２の導電膜を形成することもできる。
【０１７３】
なお、スパッタガスとして、例えば水素、水、水酸基、又は水素化物などの不純物が除去された高純度ガスを用いることによって、形成される膜の上記不純物濃度を低減することができる。
【０１７４】
なお、スパッタ法を用いて膜を形成する前に、スパッタ装置の予備加熱室にて加熱処理（加熱処理Ｂともいう）を行ってもよい。加熱処理Ｂを行うことによって、水素、水分などの不純物を脱離することができる。
【０１７５】
また、スパッタ法を用いて膜を形成する前に、例えばアルゴン、窒素、ヘリウム、又は酸素雰囲気下で、ターゲット側に電圧を印加せずに、膜形成面側にＲＦ電源を用いて電圧を印加し、プラズマを形成して被形成面を改質する処理（逆スパッタともいう）を行ってもよい。逆スパッタを行うことによって、被形成面に付着している粉状物質（パーティクル、ごみともいう）を除去することができる。
【０１７６】
また、スパッタ法を用いて膜を形成する場合、吸着型の真空ポンプなどを用いて、膜を形成する成膜室内の残留水分を除去することができる。吸着型の真空ポンプとしては、例えばクライオポンプ、イオンポンプ、又はチタンサブリメーションポンプなどを用いることができる。また、コールドトラップを設けたターボポンプを用いて成膜室内の残留水分を除去することもできる。
【０１７７】
さらに、絶縁層６０６＿Ａを形成した後に、不活性ガス雰囲気下、又は酸素ガス雰囲気下で、加熱処理（加熱処理Ｃともいう）を行ってもよい。このとき、例えば２００℃以上４００℃以下、好ましくは２５０℃以上３５０℃以下で加熱処理Ｃを行うことができる。
【０１７８】
次に、図５（Ｅ）に示すように、半導体層６０３＿Ａにドーパントを添加することによって、高濃度領域６０４ａ＿Ａ及び高濃度領域６０４ｂ＿Ａを形成する。
【０１７９】
例えば、イオンドーピング装置又はイオン注入装置を用いてドーパントを添加することができる。
【０１８０】
添加するドーパントとしては、例えば窒素、リン、砒素、アルゴン、キセノン、ヘリウム、及び水素の一つ又は複数を用いることができる。
【０１８１】
なお、半導体層６０３＿Ａにドーパントを添加した後に加熱処理を行ってもよい。
【０１８２】
以上が図４（Ａ）に示すトランジスタの作製方法例である。
【０１８３】
本実施の形態では、薄膜トランジスタの構造をトップゲート構造にしてゲート電極を用いてソース領域及びドレイン領域を自己整合的に形成することで、微細化を図ることができる。よって薄膜トランジスタのゲート電極とソース電極及びドレイン電極との重畳する部分をなくすことができる。
【０１８４】
以上の工程により、水素濃度が十分に低減されて高純度化され、且つ十分な酸素の供給により酸素欠損に起因するエネルギーギャップ中の欠陥準位が低減された半導体層６０３＿Ａとすることができる。そのため、キャリア濃度が極めて小さい半導体層とすることができ、オフ電流が著しく低い薄膜トランジスタとすることができる。このようなオフ電流が著しく低い薄膜トランジスタを、上記実施の形態の薄膜トランジスタに適用することで、非導通状態とした際に、ほぼ絶縁体とみなすことができる。従って薄膜トランジスタ１０１に用いることで、データ保持部Ｄ＿ＨＯＬＤに保持された電位の低下を極めて小さいレベルに抑制できる。その結果、データ保持部Ｄ＿ＨＯＬＤの電位の変動を小さくできる。
【０１８５】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【符号の説明】
【０１８６】
１００    半導体装置
１０１    薄膜トランジスタ
１０２    電流増幅回路
１０３    電界効果トランジスタ
１０４    バイポーラトランジスタ
１０５    容量素子
１１１    ｐチャネル型トランジスタ
１１２    ｎチャネル型トランジスタ
１１３    ｐチャネル型トランジスタ
１１４    ｎチャネル型トランジスタ
１１５    ｐチャネル型トランジスタ
１１６    ｎチャネル型トランジスタ
１１７    ｎチャネル型トランジスタ
１１８    抵抗素子
１１９    ｎチャネル型トランジスタ
１２０    抵抗素子
６０１＿Ａ    絶縁層
６０１＿Ｂ    絶縁層
６０３＿Ａ    半導体層
６０３＿Ｂ    半導体層
６０４ａ＿Ａ    高濃度領域
６０４ｂ＿Ａ    高濃度領域
６０４ａ＿Ｂ    高濃度領域
６０４ｂ＿Ｂ    高濃度領域
６０５ａ＿Ａ    導電層
６０５ａ＿Ｂ    導電層
６０５ｂ＿Ａ    導電層
６０５ｂ＿Ｂ    導電層
６０６＿Ａ    絶縁層
６０６＿Ｂ    絶縁層
６０７＿Ａ    導電層
６０７＿Ｂ    導電層
６０８ａ＿Ａ    低濃度領域
６０８ｂ＿Ａ    低濃度領域
６０８ａ＿Ｂ    低濃度領域
６０８ｂ＿Ｂ    低濃度領域
６０９ａ＿Ａ    絶縁層
６０９ａ＿Ｂ    絶縁層
６０９ｂ＿Ａ    絶縁層
６０９ｂ＿Ｂ    絶縁層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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