(57)【特許請求の範囲】
【請求項１】
ｐ型の導電性を示す第１のトランジスタとｎ型の導電性を示す第２のトランジスタを含むインバータと、
第３のトランジスタと、
第４のトランジスタと、を有し、
前記第１のトランジスタのゲートは、前記第２のトランジスタのゲートに電気的に接続され、
前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの一方に電気的に接続され、
前記第３のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、第１の電位を供給することができる機能を有する配線に電気的に接続され、
前記第３のトランジスタのゲートは、前記第４のトランジスタのゲートに電気的に接続され、
前記第４のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの他方に電気的に接続され、
前記第４のトランジスタのソース又はドレインの他方は、前記第１の電位よりも低い第２の電位を供給することができる機能を有する配線に電気的に接続され、
前記第３のトランジスタ及び前記第４のトランジスタには少なくとも酸化物半導体が用いられ、
基板上又は前記基板に前記第１のトランジスタ及び前記第２のトランジスタが設けられ、前記第１のトランジスタ及び前記第２のトランジスタ上に重なって前記第３のトランジスタ及び前記第４のトランジスタが設けられることを特徴とする半導体装置。
【請求項２】
ｐ型の導電性を示す第１のトランジスタとｎ型の導電性を示す第２のトランジスタを含むインバータと、
第３のトランジスタと、
第４のトランジスタと、
第５のトランジスタと、
容量素子と、
抵抗素子と、を有し、
前記第１のトランジスタのゲートは、前記第２のトランジスタのゲートに電気的に接続され、
前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの一方に電気的に接続され、
前記第３のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、第１の電位を供給することができる機能を有する配線に電気的に接続され、
前記第３のトランジスタのゲートは、前記容量素子の第１の端子と前記第５のトランジスタのソース又はドレインの一方と前記抵抗素子の第１の端子に電気的に接続され、
前記第４のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの他方に電気的に接続され、
前記第４のトランジスタのソース又はドレインの他方は、前記第１の電位よりも低い第２の電位を供給することができる機能を有する配線に電気的に接続され、
前記第４のトランジスタのゲートは、前記容量素子の第２の端子と第１の配線とに電気的に接続され、
前記第５のトランジスタのソース又はドレインの他方は前記第１の電位を供給することができる機能を有する配線に電気的に接続され、
前記第５のトランジスタのゲートは、第２の配線に電気的に接続され、
前記第３のトランジスタ、前記第４のトランジスタ及び前記第５のトランジスタには少なくとも酸化物半導体が用いられ、
基板上又は前記基板に前記第１のトランジスタ及び前記第２のトランジスタが設けられ、前記第１のトランジスタ及び前記第２のトランジスタ上に重なって前記第３乃至前記第５のトランジスタが設けられることを特徴とする半導体装置。
【請求項３】
ｐ型の導電性を示す第１のトランジスタとｎ型の導電性を示す第２のトランジスタを含むインバータと、
第３のトランジスタと、
第４のトランジスタと、
第５のトランジスタと、
第６のトランジスタと、
容量素子と、を有し、
前記第１のトランジスタのゲートは、前記第２のトランジスタのゲートに電気的に接続され、
前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの一方に電気的に接続され、
前記第３のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、第１の電位を供給することができる機能を有する配線に電気的に接続され、
前記第３のトランジスタのゲートは、前記容量素子の第１の端子と、前記第５のトランジスタのソース又はドレインの一方と、前記第６のトランジスタのソース又はドレインの一方とに電気的に接続され、
前記第４のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの他方に電気的に接続され、
前記第４のトランジスタのソース又はドレインの他方は、前記第１の電位よりも低い第２の電位を供給することができる機能を有する配線に電気的に接続され、
前記第４のトランジスタのゲートは、前記容量素子の第２の端子と第１の配線とに電気的に接続され、
前記第５のトランジスタのソース又はドレインの他方は前記第１の電位を供給することができる機能を有する配線に電気的に接続され、
前記第５のトランジスタのゲートは、第２の配線に電気的に接続され、
前記第６のトランジスタのソース又はドレインの他方は前記第２の電位を供給することができる機能を有する配線に電気的に接続され、
前記第６のトランジスタのゲートは、第３の配線に電気的に接続され、
前記第３のトランジスタ、前記第４のトランジスタ、前記第５のトランジスタ及び前記第６のトランジスタには少なくとも酸化物半導体が用いられ、
基板上又は前記基板に前記第１のトランジスタ及び前記第２のトランジスタが設けられ、前記第１のトランジスタ及び前記第２のトランジスタ上に重なって前記第３乃至前記第６のトランジスタが設けられることを特徴とする半導体装置。
【請求項４】
ｐ型の導電性を示す第１のトランジスタとｎ型の導電性を示す第２のトランジスタを含む第１のインバータと、
ｐ型の導電性を示す第３のトランジスタと、
第４のトランジスタと、
第２のインバータと、を有し、
前記第１のトランジスタのゲートは、前記第２のトランジスタのゲートに電気的に接続され、
前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの一方に電気的に接続され、
前記第３のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、第１の電位を供給することができる機能を有する配線に電気的に接続され、
前記第３のトランジスタのゲートは、前記第２のインバータの出力端子に電気的に接続され、
前記第４のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの他方に電気的に接続され、
前記第４のトランジスタのソース又はドレインの他方は、前記第１の電位よりも低い第２の電位を供給することができる機能を有する配線に電気的に接続され、
前記第４のトランジスタのゲートは、前記第２のインバータの入力端子と第１の配線とに電気的に接続され、
前記第４のトランジスタには少なくとも酸化物半導体が用いられ、
基板上又は前記基板に前記第１乃至第３のトランジスタが設けられ、前記第１乃至第３のトランジスタ上に重なって前記第４のトランジスタが設けられることを特徴とする半導体装置。
【請求項５】
請求項２または３において、
前記第３のトランジスタ及び前記第４のトランジスタ上に重なって前記容量素子が設けられることを特徴とする半導体装置。
【請求項６】
請求項１乃至５のいずれか一項において、
前記酸化物半導体は、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体またはＩｎ−Ｓｎ−Ｚｎ系酸化物半導体であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。特に、インバータ回路を有する半導体装置に関する。また、半導体装置を具備する電子機器に関する。
【背景技術】
【０００２】
近年、電子機器の低消費電力化のために電子機器に用いられる部品として低消費電力の半導体装置が利用されるようになってきた。電子機器は、ＣＰＵ、インターフェイス回路、メモリ素子等の様々な回路から構成されている。そして、各回路間は、入力回路、出力回路又は入出力回路によって接続されている。
【０００３】
入力回路、出力回路、入出力回路としてバッファ回路やスリーステートインバータ（「トライステートインバータ」ともいう。）回路が用いられている。スリーステートインバータ回路は、出力が、”ハイ（ＨＩ）”、”ロー（ＬＯ）”、”ハイインピーダンス（ＨＩＺ）”の３つの状態に設定される回路である。
【０００４】
スリーステートインバータ回路のハイとは、出力端子が最も高い電源電圧端子側の電位に設定され、ローとは、出力端子が最も低い電位に設定され、ハイインピーダンスとは出力端子がフローティング状態に設定されるものである。
【０００５】
スリーステートインバータを構成する各トランジスタにはリーク電流が存在し、トランジスタが選択されていない状況でも電荷の流出又は流入が生じてしまう。そのため、スリーステートインバータをハイインピーダンス状態とした時でも、リーク電流がスリーステートインバータを構成するトランジスタを介して出力端子に流れてしまい、低消費電力化が十分ではなかった。また、電圧降下が生じ誤動作の原因となっていた。
【０００６】
特許文献１に示すように、スリーステートインバータを用いたフリップフロップ回路において、スリーステートインバータに用いるトランジスタのしきい値電圧の高いトランジスタと低いトランジスタを混載してフリップフロップ回路の非動作時に流れるリーク電流を小さくするものがある。
【０００７】
しかしながら、特許文献１では、高しきい値電圧のトランジスタの動作を確保すべく、高しきい値電圧のトランジスタを考慮して高い電源電圧を用意する必要がある。また、各トランジスタはシリコン材料を用いたトランジスタであると考えられ、各トランジスタをオフにしたとしても各トランジスタにはリーク電流が依然として存在しており、低消費電力化は十分とはいえない。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００１−２２３５６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上記課題に鑑み、開示する発明の一態様では、ハイインピーダンス時のリーク電流を抑制して消費電力を低減できる半導体装置を提供することを目的の一とする。
【００１０】
また、開示する発明の一態様では、回路規模の拡大を抑制しつつリーク電流を抑制できる半導体装置を提供することを目的の一とする。
【００１１】
また、開示する発明の一態様では、回路の小型化を図りつつリーク電流を抑制できる半導体装置を提供することを目的の一とする。
【課題を解決するための手段】
【００１２】
開示する発明では、高純度化された酸化物半導体を用いて半導体装置を構成する。高純度化された酸化物半導体を用いて構成されたトランジスタは、リーク電流が極めて小さいため、低消費電力化を図ることができる。また、リーク電流に基づくハイインピーダンス時の半導体装置の誤作動を防止することができる。
【００１３】
開示する発明の一態様では、半導体装置はｐ型の第１のトランジスタと、ｎ型の第２のトランジスタと、第３のトランジスタと、第４のトランジスタを有する。第１のトランジスタのゲートは、第２のトランジスタのゲートに電気的に接続され、第１のトランジスタのソース又はドレインの一方は、第２のトランジスタのソース又はドレインの一方に電気的に接続される。第３のトランジスタのソース又はドレインの一方は、第１のトランジスタのソース又はドレインの他方と電気的に接続され、第３のトランジスタのソース又はドレインの他方は、高電位配線に電気的に接続され、第３のトランジスタのゲートは、第４のトランジスタのゲートに電気的に接続される。第４のトランジスタのソース又はドレインの一方は、第２のトランジスタのソース又はドレインの他方に電気的に接続され、第４のトランジスタのソース又はドレインの他方は、低電位配線に電気的に接続される。そして、第３のトランジスタ及び第４のトランジスタのチャネル形成領域には酸化物半導体材料が用いられる。
【００１４】
上記において、第３のトランジスタと第４のトランジスタは、第１のトランジスタと第２のトランジスタ上に重なって設けることができる。
【００１５】
開示する発明の一態様では、半導体装置は、ｐ型の第１のトランジスタと、ｎ型の第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、第５のトランジスタと、容量素子とを有する。第１のトランジスタのゲートは、第２のトランジスタのゲートに電気的に接続され、第１のトランジスタのソース又はドレインの一方は、第２のトランジスタのソース又はドレインの一方に電気的に接続される。第３のトランジスタのソース又はドレインの一方は、第１のトランジスタのソース又はドレインの他方と電気的に接続され、第３のトランジスタのソース又はドレインの他方は、高電位配線に電気的に接続され、第３のトランジスタのゲートは、容量素子の第１の端子と前記第５のトランジスタのソース又はドレインの一方とに電気的に接続される。第４のトランジスタのソース又はドレインの一方は、第２のトランジスタのソース又はドレインの他方に電気的に接続され、第４のトランジスタのソース又はドレインの他方は、低電位配線に電気的に接続され、第４のトランジスタのゲートは、容量素子の第２の端子と第１の配線とに電気的に接続される。第５のトランジスタのソース又はドレインの他方は高電位配線に電気的に接続され、第５のトランジスタのゲートは、第２の配線に電気的に接続される。そして、第３のトランジスタ、第４のトランジスタ及び第５のトランジスタには少なくとも酸化物半導体が用いられる。
【００１６】
開示する発明の一態様では、半導体装置は、ｐ型の第１のトランジスタと、ｎ型の第２のトランジスタと、第３のトランジスタと、第４のトランジスタと、第５のトランジスタと、第６のトランジスタと、容量素子とを有する。第１のトランジスタのゲートは、第２のトランジスタのゲートに電気的に接続され、第１のトランジスタのソース又はドレインの一方は、第２のトランジスタのソース又はドレインの一方に電気的に接続される。第３のトランジスタのソース又はドレインの一方は、第１のトランジスタのソース又はドレインの他方と電気的に接続され、第３のトランジスタのソース又はドレインの他方は、高電位配線に電気的に接続され、第３のトランジスタのゲートは、容量素子の第１の端子と、第５のトランジスタのソース又はドレインの一方と、第６のトランジスタのソース又はドレインの一方とに電気的に接続される。第４のトランジスタのソース又はドレインの一方は、第２のトランジスタのソース又はドレインの他方に電気的に接続され、第４のトランジスタのソース又はドレインの他方は、低電位配線に電気的に接続され、第４のトランジスタのゲートは、容量素子の第２の端子と第１の配線とに電気的に接続される。第５のトランジスタのソース又はドレインの他方は高電位配線に電気的に接続され、第５のトランジスタのゲートは、第２の配線に電気的に接続される。第６のトランジスタのソース又はドレインの他方は低電位配線に電気的に接続され、第６のトランジスタのゲートは、第３の配線に電気的に接続される。そして、第３のトランジスタ、第４のトランジスタ、第５のトランジスタ及び第６のトランジスタには少なくとも酸化物半導体が用いられる。
【００１７】
上記において、第３のトランジスタと第４のトランジスタは、第１のトランジスタと第２のトランジスタ上に重なって設けることができる。さらに容量素子を重ねて設けることもできる。
【００１８】
上記において、酸化物半導体を用いたトランジスタ以外のトランジスタには酸化物半導体以外の材料を用いることができる。
【００１９】
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、液晶表示装置、発光装置、半導体回路および電子機器は全て半導体装置である。
【００２０】
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
【００２１】
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
【００２２】
例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
【発明の効果】
【００２３】
本発明の一態様は、半導体装置を構成する各トランジスタのチャネル領域の少なくとも一に酸化物半導体材料を用いる。これにより、リーク電流を抑制でき、半導体装置の消費電力の低減を実現することができる。
【００２４】
また、開示する発明の一態様では、第１乃至第４のトランジスタを有するスリーステートインバータの高電位配線側に接続される酸化物半導体を用いた第１のトランジスタのゲートに別途、電圧印加手段を備えることにより、第１のトランジスタのソースの電位がＶｄｄから第１のトランジスタのしきい値電圧分低下してしまうことを抑制することができる。
【００２５】
本発明の一態様は、スリーステートインバータを構成する各トランジスタのチャネル領域の少なくとも一に酸化物半導体材料を用いる。そして、酸化物半導体を用いたトランジスタと酸化物半導体以外の材料を用いたトランジスタとを重ねて設けることにより、半導体装置の小型化を図ることができる。
【図面の簡単な説明】
【００２６】
【図１】半導体装置及びそのタイミングチャートの一例を示す図。
【図２】半導体装置の一例を示す図。
【図３】半導体装置及びそのタイミングチャートの一例を示す図。
【図４】半導体装置及びそのタイミングチャートの一例を示す図。
【図５】半導体装置の一例を示す図。
【図６】半導体装置の一例を示す図。
【図７】半導体装置の作製工程の一例を示す図。
【図８】半導体装置の作製工程の一例を示す図。
【図９】半導体装置の作製工程の一例を示す図。
【図１０】酸化物半導体を用いたトランジスタの構成を示す断面図。
【図１１】酸化物半導体を用いたトランジスタの構成を示す断面図。
【図１２】酸化物材料の構造を示す図。
【図１３】酸化物材料の構造を示す図。
【図１４】酸化物材料の構造を示す図。
【図１５】酸化物材料の構造を示す図。
【図１６】ＣＰＵを示す図。
【図１７】携帯用の電子機器を示す図。
【図１８】電子書籍を示す図。
【図１９】ゲート電圧と電界効果移動度の関係を示す図。
【図２０】ゲート電圧とドレイン電流の関係を示す図。
【図２１】ゲート電圧とドレイン電流の関係を示す図。
【図２２】ゲート電圧とドレイン電流の関係を示す図。
【図２３】トランジスタの特性を示す図。
【図２４】トランジスタの特性を示す図。
【図２５】トランジスタの特性を示す図。
【図２６】トランジスタのオフ電流の温度依存性を示す図。
【図２７】移動度算出のための式。
【発明を実施するための形態】
【００２７】
本発明の実施の形態の一例について、図面を用いて詳細に説明する。なお、以下に説明する構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。
【００２８】
本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２９】
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【００３０】
なお、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
【００３１】
なお、本明細書等において「電圧」と「電位」を同義で用いることがある。
【００３２】
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成について、図１を参照して説明する。なお、回路図において、酸化物半導体を用いたトランジスタであることを示すために、「ＯＳ」の符号を付す場合がある。
【００３３】
図１（Ａ）に本実施の形態に係る半導体装置を示す。半導体装置１００は、トランジスタ１１０、トランジスタ１１１、トランジスタ１１２、トランジスタ１１３を具備する。トランジスタ１１０はｐ型の導電性を示し、トランジスタ１１１、トランジスタ１１２、及びトランジスタ１１３はｎ型の導電性を示す。ここで示す半導体装置１００は「スリーステートインバータ回路」、「トライステートインバータ回路」、「信号処理回路」とも呼ぶことができる。
【００３４】
トランジスタ１１０のゲートは、トランジスタ１１１のゲートに電気的に接続され、トランジスタ１１０のソース又はドレインの一方は、トランジスタ１１１のソース又はドレインの一方に電気的に接続されている。
【００３５】
トランジスタ１１２のソース又はドレインの一方は、トランジスタ１１０のソース又はドレインの他方と電気的に接続され、トランジスタ１１２のソース又はドレインの他方は、高電位配線（「高電位線」、「電源電圧線」、「電圧線」、「電源」、「電源線」、「Ｖｄｄ」、「配線」、「第１の電位が供給される配線」、「第１の電位を供給することができる機能を有する配線」等ともいう。図１においては「Ｖｄｄ」で示す。）に電気的に接続され、トランジスタ１１２のゲートは、トランジスタ１１３のゲートに電気的に接続されている。
【００３６】
トランジスタ１１３のソース又はドレインの一方は、トランジスタ１１１のソース又はドレインの他方に電気的に接続され、トランジスタ１１３のソース又はドレインの他方は、低電位配線（「低電位線」、「グラウンド配線」、「ＧＮＤ」、「Ｖｓｓ」、「接地配線」、「配線」、「第２の電位が供給される配線」、「第２の電位を供給することができる機能を有する配線」、「第１の電位よりも低い第２の電位が供給される配線」、「第１の電位よりも低い第２の電位を供給することができる機能を有する配線」等ともいう。図１においては「Ｖｓｓ」で示す。）に電気的に接続されている。低電位配線は高電位配線に対して低い電位が供給されている配線であり、接地されていてもよい。
【００３７】
トランジスタ１１２とトランジスタ１１３のゲートには配線が電気的に接続され、イネーブル信号（ＥＮ）が供給される。
【００３８】
トランジスタ１１０のゲートとトランジスタ１１１のゲートには配線が電気的に接続され、入力信号（ＩＮ）が供給される。また、トランジスタ１１０のソース又はドレインの一方とトランジスタ１１１のソース又はドレインの一方は、出力端子１１６に電気的に接続され、出力信号を出力する。
【００３９】
イネーブル信号が「ハイ」レベルであるとすると、トランジスタ１１２とトランジスタ１１３はともにオンとなり、トランジスタ１１０とトランジスタ１１１は、トランジスタ１１０とトランジスタ１１１とで構成された単なるインバータ１１５とみなすことができる。
【００４０】
図１（Ｂ）に図１（Ａ）のタイミングチャートを示す。
【００４１】
出力端子１１６に「ハイ」の信号を出力する場合、イネーブル信号として「ハイ」の信号を入力し、トランジスタ１１２、１１３をオンにする。また、入力信号（ＩＮ）に「ロー」の信号を入力することで、トランジスタ１１１はオフになり、トランジスタ１１０はオンになる。トランジスタ１１０、１１２は導通状態となるため、Ｖｄｄから「ハイ」レベルの信号が出力端子１１６に供給される。
【００４２】
出力端子１１６に「ロー」の信号を出力する場合、イネーブル信号として「ハイ」の信号を入力し、トランジスタ１１２、１１３をオンにする。また、入力信号（ＩＮ）に「ハイ」の信号を入力することで、トランジスタ１１１はオンになり、トランジスタ１１０はオフになる。トランジスタ１１１、１１３は導通状態となるため、Ｖｓｓから「ロー」レベルの信号が出力端子１１６に供給される。
【００４３】
ハイインピーダンス状態にする場合、イネーブル信号として「ロー」の信号を入力し、トランジスタ１１２、１１３をオフにする。これにより、Ｖｄｄと出力端子１１６及びＶｓｓと出力端子１１６はそれぞれ電位の供給が遮断され、ハイインピーダンス状態となる。
【００４４】
トランジスタ１１２とトランジスタ１１３にはオフ電流が極めて小さいトランジスタを用いる。オフ電流が小さいトランジスタとして酸化物半導体を用いることができる。酸化物半導体を用いたトランジスタは結晶性を有するシリコンを用いたトランジスタのオフ電流に比べて著しく低いものとすることができる。トランジスタ１１２、トランジスタ１１３のオフ電流は、室温（２５℃）において単位チャネル幅（１μｍ）当たり、１００ｚＡ（ゼプトアンペア）以下、好ましくは１０ｚＡ以下、より好ましくは１ｚＡ（１×１０−２１Ａ）以下であればよい。そのためイネーブル信号が「ロー」レベルであって、出力がハイインピーダンス状態である場合、高電位配線と低電位配線からの電位がトランジスタ１１０、トランジスタ１１１を介して出力端子１１６に供給されるのを遮断できるため、リーク電流の発生を防止することができる。これにより半導体装置の低消費電力化を図ることができる。なお、トランジスタ１１２及びトランジスタ１１３は、エンハンスメント型（ノーマリオフ型）のｎチャネル型のトランジスタである。
【００４５】
なお、上記において、トランジスタの代わりにＭＥＭＳスイッチを用いて配線間の接続を物理的に切り離すことにより、電源電位からのリーク電流を防止する構成としてもよい。
【００４６】
図１において、トランジスタ１１０、１１１は、酸化物半導体以外の半導体でなる層または基板にチャネル領域が形成されるトランジスタとすることができる。例えば、シリコン層またはシリコン基板にチャネル領域が形成されるトランジスタとすることができる。
【００４７】
なお、トランジスタ１１０をトランジスタ１１２、１１３と同様に酸化物半導体材料を用いて形成することもできる。また、トランジスタ１１１をトランジスタ１１２、１１３と同様に酸化物半導体材料を用いて形成することもできる。
【００４８】
例えば、トランジスタ１１０及び／又はトランジスタ１１１に酸化物半導体材料を用いる場合、トランジスタ１１０及び／又はトランジスタ１１１は電界効果移動度が高いＩｎ−Ｓｎ−Ｚｎ系酸化物半導体を用いて形成すると好ましい。また、トランジスタ１１２及びトランジスタ１１３はオフ電流が著しく小さいＩｎ−Ｇａ−Ｚｎ系酸化物半導体を用いて形成すると好ましい。
【００４９】
本実施の形態に係る半導体装置を図１を用いて説明したが、半導体装置の構成は図１の構成に限定されない。図２にトランジスタ１１０〜１１３の配置を変更した半導体装置を示す。
【００５０】
図２（Ａ）では、高電位配線Ｖｄｄにｐチャネル型であるトランジスタ１１０のソース又はドレインの一方が電気的に接続され、ｎチャネル型であるトランジスタ１１１のソース又はドレインの一方が低電位配線に電気的に接続されている。トランジスタ１１０のソース又はドレインの他方は酸化物半導体材料を用いたトランジスタ１１２を介して出力端子１１６と電気的に接続され、トランジスタ１１１のソース又はドレインの他方は酸化物半導体材料を用いたトランジスタ１１３を介して出力端子１１６に電気的に接続されている。
【００５１】
トランジスタ１１２及びトランジスタ１１３のゲートに配線が電気的に接続され、当該配線にイネーブル信号（ＥＮ）が供給される。トランジスタ１１２及びトランジスタ１１３がオン状態であるときトランジスタ１１０及びトランジスタ１１１は単にインバータを構成するとみなすことができる。
【００５２】
図２（Ａ）では、トランジスタ１１２及びトランジスタ１１３を酸化物半導体材料を用いて形成しているため、トランジスタ１１２及びトランジスタ１１３をオフとしハイインピーダンス状態とするとき、高電位配線Ｖｄｄまたは低電位配線Ｖｓｓから出力端子にリーク電流が出力されるのを抑制することができる。
トランジスタ１１０、１１１よりも出力側に酸化物半導体を用いたトランジスタ１１２、１１３が備えられることにより、図１と比較してトランジスタ１１２、トランジスタ１１３をオフとした直後に異常信号が出力端子１１６に出力されるのを防止することができる。
【００５３】
図２（Ｂ）では、高電位配線Ｖｄｄに、酸化物半導体を用いたトランジスタ１１２を介してｐチャネル型であるトランジスタ１１０のソース又はドレインの一方が電気的に接続され、ｎチャネル型であるトランジスタ１１１のソース又はドレインの一方は低電位配線Ｖｓｓに電気的に接続されている。トランジスタ１１１のソース又はドレインの他方は酸化物半導体を用いたトランジスタ１１３を介して出力端子１１６とトランジスタ１１０のソース又はドレインの他方に電気的に接続されている。
【００５４】
トランジスタ１１２及びトランジスタ１１３のゲートに配線が電気的に接続され、当該配線にイネーブル信号が供給される。トランジスタ１１２及びトランジスタ１１３がオン状態であるときトランジスタ１１０及びトランジスタ１１１は単にインバータを構成するとみなすことができる。
【００５５】
図２（Ｂ）では、トランジスタ１１２及びトランジスタ１１３を酸化物半導体材料を用いて形成しているため、トランジスタ１１２及びトランジスタ１１３をオフとしハイインピーダンス状態とするとき、高電位配線Ｖｄｄまたは低電位配線Ｖｓｓから出力端子にリーク電流が出力されるのを抑制することができる。
また、トランジスタ１１２はトランジスタ１１０よりも高電位配線Ｖｄｄ側に設けられるため、トランジスタ１１０を介して流れうるリーク電流をトランジスタ１１２により、適確に防止することができる。
また、トランジスタ１１１をオンにして出力端子１１６にローの信号を出力した後にイネーブル信号としてローの信号を出力しトランジスタ１１２、１１３をオフに切り替える場合、トランジスタ１１１を介して出力端子１１６にリーク電流が流れるおそれがある。しかし、図２（Ｂ）のような配置とすることでトランジスタ１１１からリークする電流をトランジスタ１１３によって確実に遮断することができる。
【００５６】
図２（Ｃ）では、低電位配線Ｖｓｓに、酸化物半導体を用いたトランジスタ１１３を介してｎチャネル型であるトランジスタ１１１のソース又はドレインの一方が電気的に接続され、ｐチャネル型であるトランジスタ１１０のソース又はドレインの一方は高電位配線Ｖｄｄに電気的に接続されている。トランジスタ１１０のソース又はドレインの他方は酸化物半導体を用いたトランジスタ１１２を介して出力端子１１６とトランジスタ１１１のソース又はドレインの他方に電気的に接続されている。
【００５７】
トランジスタ１１２及びトランジスタ１１３のゲートに配線が電気的に接続され、当該配線にイネーブル信号が供給される。トランジスタ１１２及びトランジスタ１１３がオン状態であるときトランジスタ１１０及びトランジスタ１１１は単にインバータを構成するとみなすことができる。
【００５８】
図２（Ｃ）では、トランジスタ１１２及びトランジスタ１１３を酸化物半導体材料を用いて形成しているため、トランジスタ１１２及びトランジスタ１１３をオフとしハイインピーダンス状態とするとき、高電位配線Ｖｄｄまたは低電位配線Ｖｓｓから出力端子にリーク電流が出力されるのを抑制することができる。
また、トランジスタ１１３はトランジスタ１１１よりも低電位配線Ｖｓｓ側に設けられるため、トランジスタ１１１を介して流れうるリーク電流をトランジスタ１１３により、適確に防止することができる。また、トランジスタ１１０をオンにして出力端子１１６にハイの信号を出力した後にイネーブル信号としてローの信号を出力しトランジスタ１１２、１１３をオフに切り替える場合、トランジスタ１１０を介して出力端子１１６にリーク電流が流れるおそれがある。しかし、図２（Ｃ）のような配置とすることでトランジスタ１１０からリークする電流をトランジスタ１１２によって確実に遮断することができる。
【００５９】
以上のように、トランジスタ１１０〜１１３の接続関係を適宜変更することができる。なお、図１に示すように電源電位Ｖｄｄ、Ｖｓｓに各々近い側に酸化物半導体を用いたトランジスタ１１２、トランジスタ１１３を設ける構成が好ましい。また、トランジスタ１１０に酸化物半導体を用いてもよく、トランジスタ１１１に酸化物半導体を用いてもよい。
【００６０】
本実施の形態に係る半導体装置は、半導体装置を構成するトランジスタのチャネル領域に酸化物半導体を用いることにより、電源から酸化物半導体以外の材料を用いたトランジスタあるいは出力端子に流れるリーク電流を抑制することができる。これにより、半導体装置の消費電力を低減することができる。
【００６１】
（実施の形態２）
本実施の形態では、実施の形態１で示した半導体装置とは異なる構成の半導体装置について、図３を参照して説明する。
【００６２】
半導体装置３００は、トランジスタ１１０、トランジスタ１１１、トランジスタ１１２、トランジスタ１１３、トランジスタ３１０、容量素子３１１、抵抗素子３１２を具備する。トランジスタ１１０はｐ型の導電性を示し、トランジスタ１１１、トランジスタ１１２、トランジスタ１１３及びトランジスタ３１０はｎ型の導電性を示す。
【００６３】
トランジスタ１１０のゲートは、トランジスタ１１１のゲートに電気的に接続され、トランジスタ１１０のソース又はドレインの一方は、トランジスタ１１１のソース又はドレインの一方に電気的に接続されている。
【００６４】
トランジスタ１１２のソース又はドレインの一方は、トランジスタ１１０のソース又はドレインの他方と電気的に接続され、トランジスタ１１２のソース又はドレインの他方は、高電位配線Ｖｄｄ１に電気的に接続され、トランジスタ１１２のゲートは、トランジスタ３１０のソース又はドレインの一方と容量素子３１１の一方の端子と抵抗素子３１２の一方の端子に電気的に接続されている。
【００６５】
トランジスタ１１３のソース又はドレインの一方は、トランジスタ１１１のソース又はドレインの他方に電気的に接続され、トランジスタ１１３のソース又はドレインの他方は、低電位配線Ｖｓｓ１に電気的に接続されている。トランジスタ１１３のゲートは容量素子３１１の他方の端子に電気的に接続されている。
【００６６】
トランジスタ３１０のソース又はドレインの他方は高電位配線Ｖｄｄ２に電気的に接続される。Ｖｄｄ１とＶｄｄ２は共通の電源であってもよく、異なる電源であってもよい。例えば、Ｖｄｄ２は、Ｖｄｄ１より高い電位でも低い電位としてもよく、Ｖｄｄ１とトランジスタ１１２のしきい値電圧を加算した電位よりも高い電位、あるいはＶｄｄ１とトランジスタ１１２のしきい値電圧を加算した電位よりも低い電位に設定してもよい。
【００６７】
抵抗素子３１２の他方の端子は低電位配線Ｖｓｓに電気的に接続されている。Ｖｓｓ１とＶｓｓ２は共通の電源であるが、異なる電源であってもよい。
【００６８】
トランジスタ１１３のゲートと容量素子３１１の他方の端子には配線が電気的に接続され、第１のイネーブル信号（ＥＮ１）が供給される。
【００６９】
トランジスタ３１０のゲートには配線が電気的に接続され、第２のイネーブル信号（ＥＮ２）が供給される。
【００７０】
次に、図３（Ａ）の動作について説明する。図３（Ｂ）に図３（Ａ）に示す半導体装置のタイミングチャートを示す。
【００７１】
最初に、出力端子１１６に「ハイ」又は「ロー」の信号を出力する場合について説明する。
【００７２】
まず、第２のイネーブル信号として「ハイ」の信号を入力し、トランジスタ３１０をオンにする。このとき、ノード３１３にはトランジスタ３１０と抵抗素子３１２の抵抗値の比率に基づいて分圧された電位が供給される。
【００７３】
その後、第１のイネーブル信号として「ハイ」の信号を入力し、トランジスタ１１２、トランジスタ１１３をオンにして導通状態にする。このとき、トランジスタ１１２のゲートには、ノード３１３の電位に第１のイネーブル信号の「ハイ」レベルの信号が上乗せされた電位が供給される。
【００７４】
出力端子１１６にハイの信号を出力する場合、入力信号（ＩＮ）として「ロー」の信号を入力することで、トランジスタ１１１はオフになり、トランジスタ１１０はオンになる。トランジスタ１１０及びトランジスタ１１２は導通状態となるため、Ｖｄｄから「ハイ」レベルの信号が出力端子１１６に供給される。
【００７５】
出力端子１１６にローの信号を出力する場合、入力信号として「ハイ」の信号を入力することで、トランジスタ１１１はオンになり、トランジスタ１１０はオフになる。トランジスタ１１１及びトランジスタ１１３は導通状態となるため、Ｖｓｓから「ロー」レベルの信号が出力端子１１６に供給される。
【００７６】
ハイインピーダンス状態にする場合、第２のイネーブル信号として「ロー」の信号を入力してトランジスタ３１０をオフにし、第１のイネーブル信号に「ロー」の信号を入力してトランジスタ１１２及びトランジスタ１１３をオフにする。これにより、高電位配線Ｖｄｄ１と出力端子１１６及び低電位配線Ｖｓｓ１と出力端子１１６はそれぞれ電位の供給が遮断され、ハイインピーダンス状態となる。
【００７７】
以上により、ハイ、ロー、ハイインピーダンスの３つの状態の信号を出力端子１１６に出力することができる。
【００７８】
なお、図３（Ｂ）では、第２のイネーブル信号として「ハイ」の信号を入力しトランジスタ３１０をオンにした後、直ちに「ロー」の信号を入力している。これに対し、第２のイネーブル信号として「ハイ」の信号を入力し続けた状態で、第１のイネーブル信号として「ハイ」の信号を入力し、トランジスタ１１２及びトランジスタ１１３をオンにして導通状態にしてもよい。この場合においても、トランジスタ１１２のゲートには、ノード３１３の電位に第１のイネーブル信号の「ハイ」レベルの信号が上乗せされた電位が供給される。ハイインピーダンス状態にするときは、「ハイ」の信号を入力し続けている第２のイネーブル信号を「ロー」の信号にしてトランジスタ３１０をオフにする。その後、第１のイネーブル信号として「ロー」の信号を入力し、トランジスタ１１２及びトランジスタ１１３をオフにするとよい。これにより、高電位配線Ｖｄｄ１と出力端子１１６及び低電位配線Ｖｓｓ１と出力端子１１６はそれぞれ電位の供給が遮断され、ハイインピーダンス状態となる。
【００７９】
本実施の形態に係る半導体装置では、トランジスタ１１２、トランジスタ１１３、トランジスタ３１０にオフ電流が極めて小さい酸化物半導体が用いられ、トランジスタ１１０とトランジスタ１１１に酸化物半導体以外の材料が用いられる。
【００８０】
第１のイネーブル信号として「ロー」の信号を入力してトランジスタ１１２、トランジスタ１１３をオフにして出力をハイインピーダンス状態とする場合、酸化物半導体を用いたトランジスタ１１２によって、高電位配線Ｖｄｄ１から出力端子１１６へのパスを遮断できる。これにより、リーク電流を無くすことができ、消費電力の低減を実現することができる。また、リーク電流に基づく異常信号の出力を抑制することができる。
【００８１】
また、酸化物半導体を用いたトランジスタ１１３によって、低電位配線Ｖｓｓ１から出力端子１１６へのパスを遮断できる。これにより、リーク電流を無くすことができ、消費電力の低減を実現することができる。また、リーク電流に基づく異常信号の出力を抑制することができる。
【００８２】
また、トランジスタ３１０にも酸化物半導体を用いるため、Ｖｄｄ２からのリーク電流も防止できる。
【００８３】
さらに、本実施の形態に係る半導体装置では出力端子１１６から「ハイ」の信号を出力する場合、トランジスタ１１２のソースの電位が、Ｖｄｄ１からトランジスタ１１２のしきい値電圧分低下してしまうことを抑制し、Ｖｄｄ１の電位を有効にトランジスタ１１０に供給することができる。
【００８４】
具体的には例えば、第２のイネーブル信号として「ハイ」の信号を入力してトランジスタ３１０をオンにして直ちに信号を「ロー」にすることで、ノード３１３の電位がＶｓｓ２まで下がりきる前の所定の電位を利用してトランジスタ１１２のソースの電位をＶｄｄ１からトランジスタ１１２のしきい値電圧分低い電圧とならないようにすることができる。
【００８５】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【００８６】
（実施の形態３）
本実施の形態では、実施の形態１、２で示した半導体装置とは異なる構成の半導体装置について、図４を参照して説明する。
【００８７】
図４（Ａ）示す半導体装置４００は、トランジスタ１１０、トランジスタ１１１、トランジスタ１１２、トランジスタ１１３、トランジスタ３１０、トランジスタ４１０、容量素子３１１を具備する。
【００８８】
トランジスタ１１０はｐ型の導電性を示し、トランジスタ１１１、トランジスタ１１２、トランジスタ１１３、トランジスタ３１０及びトランジスタ４１０はｎ型の導電性を示す。
【００８９】
トランジスタ１１０のゲートは、トランジスタ１１１のゲートに電気的に接続され、トランジスタ１１０のソース又はドレインの一方は、トランジスタ１１１のソース又はドレインの一方に電気的に接続されている。
【００９０】
トランジスタ１１２のソース又はドレインの一方は、トランジスタ１１０のソース又はドレインの他方と電気的に接続され、トランジスタ１１２のソース又はドレインの他方は、高電位配線Ｖｄｄ１に電気的に接続される。トランジスタ１１２のゲートは、トランジスタ３１０のソース又はドレインの一方と、トランジスタ４１０のソース又はドレインの一方と、容量素子３１１の一方の端子に電気的に接続されている。
【００９１】
トランジスタ１１３のソース又はドレインの一方は、トランジスタ１１１のソース又はドレインの他方に電気的に接続され、トランジスタ１１３のソース又はドレインの他方は、低電位配線Ｖｓｓ１に電気的に接続されている。トランジスタ１１３のゲートは容量素子３１１の他方の端子に電気的に接続されている。
【００９２】
トランジスタ３１０のソース又はドレインの他方は高電位配線Ｖｄｄ２に電気的に接続される。Ｖｄｄ１とＶｄｄ２は共通の電源であってもよく、異なる電源であってもよい。例えば、Ｖｄｄ２は、Ｖｄｄ１より高い電位でも低い電位としてもよく、Ｖｄｄ１とトランジスタ１１２のしきい値電圧を加算した電位よりも高い電位、あるいはＶｄｄ１とトランジスタ１１２のしきい値電圧を加算した電位よりも低い電位に設定してもよい。
【００９３】
トランジスタ４１０のソース又はドレインの他方は低電位配線Ｖｓｓ２に電気的に接続される。Ｖｓｓ１とＶｓｓ２は共通の電源であるが、異なる電源であってもよい。
【００９４】
トランジスタ１１３のゲートと容量素子３１１の他方の端子には配線が電気的に接続され、第１のイネーブル信号（ＥＮ１）が供給される。
【００９５】
トランジスタ３１０のゲートには配線が電気的に接続され、第２のイネーブル信号（ＥＮ２）が供給される。
【００９６】
トランジスタ４１０のゲートには配線が電気的に接続され、第３のイネーブル信号（ＥＮ３信号）が供給される。
【００９７】
トランジスタ１１０のゲートとトランジスタ１１１のゲートには入力信号（ＩＮ）が供給される。
【００９８】
図４（Ｂ）に図４（Ａ）のタイミングチャートを示す。
【００９９】
最初に、出力端子１１６に「ハイ」又は「ロー」の信号を出力する場合について説明する。
【０１００】
まず、第３のイネーブル信号として「ロー」の信号を入力し、トランジスタ４１０をオフにし、第２のイネーブル信号として「ハイ」の信号を入力し、トランジスタ３１０をオンにする。
【０１０１】
トランジスタ１１２のゲートに高電位配線Ｖｄｄ２に供給される電位からトランジスタ３１０のしきい値電圧を引いた電位が供給される。
【０１０２】
その後、第２のイネーブル信号として「ロー」の信号を入力し、トランジスタ３１０をオフすることでトランジスタ１１２のゲートと容量素子３１１の一方の端子間に電荷が保持される。
【０１０３】
次に、第１のイネーブル信号として「ハイ」の信号を入力し、トランジスタ１１２、１１３を導通状態にする。
【０１０４】
出力端子１１６に「ハイ」の信号を出力する場合、入力信号として「ロー」の信号を入力することで、トランジスタ１１１はオフになり、トランジスタ１１０はオンになる。トランジスタ１１０、１１２は導通状態となるため、Ｖｄｄから「ハイ」レベルの信号が出力端子１１６に供給される。
【０１０５】
出力端子１１６にローの信号を出力する場合、入力信号として「ハイ」の信号を入力することで、トランジスタ１１１はオンになり、トランジスタ１１０はオフになる。トランジスタ１１１、１１３は導通状態となるため、Ｖｓｓから「ロー」レベルの信号が出力端子１１６に供給される。
【０１０６】
ハイインピーダンス状態にする場合、第２のイネーブル信号として「ロー」を入力し、トランジスタ３１０をオフにし、第３のイネーブル信号として「ハイ」の信号を入力し、トランジスタ４１０をオンにする。これにより、容量素子３１１の一方の端子に保持されていた電荷がトランジスタ４１０を介してＶｓｓ２に流れる。
【０１０７】
その後、第１のイネーブル信号として「ロー」の信号を入力し、トランジスタ１１２、１１３をオフとする。これにより、高電位配線Ｖｄｄ１と出力端子１１６及び低電位配線Ｖｓｓ１と出力端子１１６はそれぞれ電位の供給が遮断され、ハイインピーダンス状態となる。
【０１０８】
以上により、ハイ、ロー、ハイインピーダンスの３つの状態の信号を出力端子１１６に出力することができる。
【０１０９】
なお、容量素子３１１に電荷を蓄積させるために、第２のイネーブル信号として「ハイ」の信号を入力し、第３のイネーブル信号として「ロー」の信号を入力する際、第１のイネーブル信号は「ハイ」の信号でも「ロー」の信号であってもよい。
【０１１０】
本実施の形態に係る半導体装置では、トランジスタ１１２、トランジスタ１１３、トランジスタ３１０、トランジスタ４１０にオフ電流が極めて小さい酸化物半導体が用いられ、トランジスタ１１０とトランジスタ１１１に酸化物半導体以外の材料が用いられる。
【０１１１】
第１のイネーブル信号として「ロー」の信号を入力してトランジスタ１１２、トランジスタ１１３をオフにして出力をハイインピーダンス状態とする場合、酸化物半導体を用いたトランジスタ１１２によって、高電位配線Ｖｄｄ１から出力端子１１６へのパスを遮断できる。これにより、リーク電流を無くすことができ、消費電力の低減を実現することができる。また、リーク電流に基づく異常信号の出力を抑制することができる。
【０１１２】
また、酸化物半導体を用いたトランジスタ１１３によって、低電位配線Ｖｓｓ１から出力端子１１６へのパスを遮断できる。これにより、リーク電流を無くすことができ、消費電力の低減を実現することができる。また、リーク電流に基づく異常信号の出力を抑制することができる。
【０１１３】
また、トランジスタ３１０及びトランジスタ４１０にも酸化物半導体を用いるため、Ｖｄｄ２、Ｖｓｓ２からのリーク電流も防止できる。
【０１１４】
本実施の形態に係る半導体装置では出力端子１１６から「ハイ」の信号を出力する場合、トランジスタ１１２のソースの電位がＶｄｄ１からトランジスタ１１２のしきい値電圧分低下してしまうことを抑制し、Ｖｄｄ１の電位を有効にトランジスタ１１０に供給することができる。
【０１１５】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。例えば、図２（Ａ）〜（Ｃ）に示すようにトランジスタ１１０〜１１３の配置を変更することもできる。
【０１１６】
（実施の形態４）
本実施の形態では、実施の形態１〜３で示した半導体装置とは異なる構成の半導体装置について、図５を参照して説明する。
【０１１７】
半導体装置５００は、トランジスタ１１０、トランジスタ１１１、トランジスタ５１２、トランジスタ１１３、インバータ５２０を具備する。
【０１１８】
図１との相違は、高電位配線Ｖｄｄと接続される酸化物半導体を用いたトランジスタ１１２の代わりに酸化物半導体以外の材料を用いたｐチャネル型のトランジスタ５１２と、インバータ５２０を設けた点である。
【０１１９】
図５（Ａ）では、ｐチャネル型であるトランジスタ５１２のソース又はドレインの一方は、トランジスタ１１０のソース又はドレインの一方と電気的に接続され、トランジスタ５１２のソース又はドレインの他方は、高電位配線Ｖｄｄに電気的に接続され、トランジスタ５１２のゲートは、インバータ５２０の出力端子に電気的に接続されている。トランジスタ１１３のゲートはインバータ５２０の入力端子に電気的に接続されている。
【０１２０】
図５（Ｂ）では、トランジスタ５１２のゲートは、インバータ５２０の入力端に電気的に接続されている。トランジスタ１１３のゲートはインバータ５２０の出力端に電気的に接続されている。
【０１２１】
以下では、図５（Ａ）を用いて説明する。インバータ５２０の入力端とトランジスタ１１３のゲートには配線が電気的に接続され、イネーブル信号（ＥＮ）が供給される。
【０１２２】
イネーブル信号が「ハイ」レベルであるとすると、トランジスタ５１２とトランジスタ１１３はともにオンとなり、トランジスタ１１０とトランジスタ１１１は、トランジスタ１１０とトランジスタ１１１とで構成された単なるインバータ１１５とみなすことができる。
【０１２３】
トランジスタ１１０のゲートとトランジスタ１１１のゲートには配線が電気的に接続され、入力信号（ＩＮ）が供給される。また、トランジスタ１１０のソース又はドレインの一方とトランジスタ１１１のソース又はドレインの一方は、出力端子１１６に電気的に接続されており、出力信号を出力する。
【０１２４】
出力端子１１６に「ハイ」の信号を出力する場合、イネーブル信号として「ハイ」の信号を入力し、トランジスタ５１２、１１３をオンにする。また、入力信号（ＩＮ）に「ロー」の信号を入力することで、トランジスタ１１１はオフになり、トランジスタ１１０はオンになる。トランジスタ１１０、１１２は導通状態となるため、Ｖｄｄから「ハイ」レベルの信号が出力端子１１６に供給される。
【０１２５】
出力端子１１６に「ロー」の信号を出力する場合、イネーブル信号として「ハイ」の信号を入力し、トランジスタ５１２、１１３をオンにする。また、入力信号（ＩＮ）に「ハイ」の信号を入力することで、トランジスタ１１１はオンになり、トランジスタ１１０はオフになる。トランジスタ１１１、１１３は導通状態となるため、Ｖｓｓから「ロー」レベルの信号が出力端子１１６に供給される。
【０１２６】
ハイインピーダンス状態にする場合、イネーブル信号として「ロー」の信号を入力し、トランジスタ５１２、１１３をオフにする。これにより、Ｖｄｄと出力端子１１６及びＶｓｓと出力端子１１６はそれぞれ電位の供給が遮断され、ハイインピーダンス状態となる。
【０１２７】
トランジスタ１１３にはオフ電流が極めて小さいトランジスタを用いる。オフ電流が小さいトランジスタには酸化物半導体を用いることができる。酸化物半導体を用いたトランジスタは結晶性を有するシリコンを用いたトランジスタのオフ電流に比べて著しく低いものとすることができる。出力がハイインピーダンス状態である場合、酸化物半導体を用いたトランジスタ１１３により低電位配線Ｖｓｓと出力端子１１６間のリーク電流の発生を無くすことができる。
【０１２８】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０１２９】
（実施の形態５）
本実施の形態では、半導体装置を双方向バッファ回路に適用した例について図６を参照して説明する。
【０１３０】
図６（Ａ）にスリーステートインバータ回路６０１を示す。このスリーステートインバータ回路に実施の形態１〜４で示した構成を適用することができる。
【０１３１】
図６（Ｂ）に２つのスリーステート回路を組み合わせた双方向バッファ回路である半導体装置６００を示す。半導体装置６００はスリーステートインバータ回路６０２と、スリーステートインバータ回路６０２の出力端子が入力端子に電気的に接続されたスリーステートインバータ回路６０３とを有する。スリーステートインバータ回路６０２、６０３には実施の形態１〜４で示した構成を適宜適用することができる。例えば、スリーステートインバータ回路６０２に、図１で示す構成を適用し、スリーステートインバータ回路６０３に図４で示す構成を適用することができる。
【０１３２】
本実施の形態で示す双方向バッファ回路に本実施の形態１〜４で示す構成を適用することにより、半導体装置のリーク電流を抑制して消費電力を小さくすることができる。
【０１３３】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０１３４】
（実施の形態６）
本実施形態では、チャネルが酸化物半導体層に形成されるトランジスタと、チャネルが酸化物半導体以外の材料で形成されるトランジスタを例に挙げて、半導体装置の作製方法について説明する。ここで、酸化物半導体以外の材料で形成されるトランジスタは、チャネルがシリコン層に形成されるトランジスタである場合を例に挙げる。
【０１３５】
なお、実施の形態１乃至５で示した酸化物半導体を用いて形成されたトランジスタは、本実施の形態で示すトランジスタ１１と同様に作製することができる。また、実施の形態１乃至５で示した酸化物半導体以外の材料を用いて形成されたトランジスタは、本実施形態のトランジスタ１３３と同様に形成することができる。また、半導体装置が有する容量素子（図３、図４における容量素子３１１）は、本実施の形態で示す容量素子１２と同様に作製することができる。
【０１３６】
まず、図７（Ａ）に示すように、基板７００上に絶縁膜７０１と、単結晶の半導体基板から分離された半導体膜７０２とを形成する。
【０１３７】
基板７００として使用することができる素材に大きな制限はないが、少なくとも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、基板７００には、フュージョン法やフロート法で作製されるガラス基板、石英基板、半導体基板、セラミック基板等を用いることができる。ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が７３０℃以上のものを用いると良い。
【０１３８】
また、本実施の形態では、半導体膜７０２が単結晶のシリコンである場合を例に挙げて、以下、トランジスタ１３３の作製方法について説明する。
【０１３９】
なお、具体的な単結晶の半導体膜７０２の作製方法の一例について、簡単に説明する。まず、単結晶の半導体基板であるボンド基板に、電界で加速されたイオンでなるイオンビームを注入し、ボンド基板の表面から一定の深さの領域に、結晶構造が乱されることで局所的に脆弱化された脆化層を形成する。
【０１４０】
脆化層が形成される領域の深さは、イオンビームの加速エネルギーとイオンビームの入射角によって調節することができる。
【０１４１】
そして、ボンド基板と、絶縁膜７０１が形成された基板７００とを、間に当該絶縁膜７０１が挟まるように貼り合わせる。
【０１４２】
貼り合わせは、ボンド基板と基板７００とを重ね合わせた後、ボンド基板と基板７００の一部に、１Ｎ／ｃｍ２以上５００Ｎ／ｃｍ２以下、好ましくは１１Ｎ／ｃｍ２以上２０Ｎ／ｃｍ２以下程度の圧力を加える。圧力を加えると、その部分からボンド基板と絶縁膜７０１とが接合を開始し、最終的には密着した面全体に接合がおよぶ。
【０１４３】
次いで、加熱処理を行うことで、脆化層に存在する微小ボイド同士が結合して、微小ボイドの体積が増大する。
【０１４４】
その結果、脆化層においてボンド基板の一部である単結晶半導体膜が、ボンド基板から分離する。
【０１４５】
上記加熱処理の温度は、基板７００の歪み点を越えない温度とする。そして、上記単結晶半導体膜をエッチング等により所望の形状に加工することで、半導体膜７０２を形成することができる。
【０１４６】
半導体膜７０２には、閾値電圧を制御するために、硼素、アルミニウム、ガリウムなどのｐ型の導電性を付与する不純物元素、若しくはリン、砒素などのｎ型の導電性を付与する不純物元素を添加しても良い。閾値電圧を制御するための不純物元素の添加は、所定の形状にエッチング加工する前の半導体膜に対して行っても良いし、所定の形状にエッチング加工した後の半導体膜７０２に対して行っても良い。また、閾値電圧を制御するための不純物元素の添加を、ボンド基板に対して行っても良い。若しくは、不純物元素の添加を、閾値電圧を大まかに調整するためにボンド基板に対して行った上で、閾値電圧を微調整するために、所定の形状にエッチング加工する前の半導体膜に対して、又は所定の形状にエッチング加工した後の半導体膜７０２に対しても行っても良い。
【０１４７】
なお、本実施の形態では、単結晶の半導体膜を用いる例について説明しているが、本発明はこの構成に限定されない。例えば、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）等により素子分離したバルクの半導体基板を用いてもよい。例えば、絶縁膜７０１上に気相成長法を用いて形成された多結晶、微結晶、非晶質の半導体膜を用いても良いし、上記半導体膜を公知の技術により結晶化しても良い。公知の結晶化方法としては、レーザ光を用いたレーザ結晶化法、触媒元素を用いる結晶化法がある。或いは、触媒元素を用いる結晶化法とレーザ結晶化法とを組み合わせて用いることもできる。また、石英のような耐熱性に優れている基板を用いる場合、電熱炉を使用した熱結晶化方法、赤外光を用いたランプ加熱結晶化法、触媒元素を用いる結晶化法、９５０℃程度の高温加熱法を組み合わせた結晶化法を用いても良い。
【０１４８】
次に、図７（Ｂ）に示すように、半導体膜７０２を用いて半導体層７０４を形成する。そして、半導体層７０４上にゲート絶縁膜７０３を形成する。
【０１４９】
ゲート絶縁膜７０３は、例えば、プラズマＣＶＤ法又はスパッタリング法などを用い、酸化珪素、窒化酸化珪素、酸化窒化珪素、窒化珪素、酸化ハフニウム、酸化アルミニウム又は酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））等を含む膜を、単層で、又は積層させることで、形成することができる。
【０１５０】
なお、本明細書において酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多い物質であり、また、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い物質を意味する。
【０１５１】
ゲート絶縁膜７０３の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。本実施の形態では、プラズマＣＶＤ法を用いて、酸化珪素を含む単層の絶縁膜を、ゲート絶縁膜７０３として用いる。
【０１５２】
次いで、図７（Ｃ）に示すように、ゲート電極７０７を形成する。
【０１５３】
ゲート電極７０７は、導電膜を形成した後、該導電膜を所定の形状に加工することで、形成することができる。上記導電膜の形成にはＣＶＤ法、スパッタリング法、蒸着法、スピンコート法等を用いることができる。また、導電膜は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等を用いることができる。上記金属を主成分とする合金を用いても良いし、上記金属を含む化合物を用いても良い。又は、半導体膜に導電性を付与するリン等の不純物元素をドーピングした、多結晶珪素などの半導体を用いて形成しても良い。
【０１５４】
なお、本実施の形態ではゲート電極７０７を単層の導電膜で形成しているが、本実施の形態はこの構成に限定されない。ゲート電極７０７は積層された複数の導電膜で形成されていても良い。
【０１５５】
２つの導電膜の組み合わせとして、１層目に窒化タンタル又はタンタルを、２層目にタングステンを用いることができる。上記例の他に、２つの導電膜の組み合わせとして、窒化タングステンとタングステン、窒化モリブデンとモリブデン、アルミニウムとタンタル、アルミニウムとチタン等が挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、２層の導電膜を形成した後の工程において、熱活性化を目的とした加熱処理を行うことができる。また、２層の導電膜の組み合わせとして、例えば、ｎ型の導電性を付与する不純物元素がドーピングされた珪素とニッケルシリサイド、ｎ型の導電性を付与する不純物元素がドーピングされた珪素とタングステンシリサイド等も用いることができる。
【０１５６】
３つの導電膜を積層する３層構造の場合は、モリブデン膜とアルミニウム膜とモリブデン膜の積層構造を採用するとよい。
【０１５７】
また、ゲート電極７０７に酸化インジウム、インジウムスズ酸化物、インジウム亜鉛酸化物、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、又は酸化亜鉛ガリウム等の透光性を有する酸化物導電膜を用いることもできる。
【０１５８】
なお、マスクを用いずに、液滴吐出法を用いて選択的にゲート電極７０７を形成しても良い。液滴吐出法とは、所定の組成物を含む液滴を細孔から吐出又は噴出することで所定のパターンを形成する方法を意味し、インクジェット法などがその範疇に含まれる。
【０１５９】
また、ゲート電極７０７は、導電膜を形成後、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用い、エッチング条件（コイル型の電極層に印加される電力量、基板側の電極層に印加される電力量、基板側の電極温度等）を適宜調節することにより、所望のテーパー形状を有するようにエッチングすることができる。また、テーパー形状は、マスクの形状によっても角度等を制御することができる。なお、エッチング用ガスとしては、塩素、塩化硼素、塩化珪素もしくは四塩化炭素などの塩素系ガス、四弗化炭素、弗化硫黄もしくは弗化窒素などのフッ素系ガス又は酸素を適宜用いることができる。
【０１６０】
次に、図７（Ｄ）に示すように、ゲート電極７０７をマスクとして一導電性を付与する不純物元素を半導体層７０４に添加することで、ゲート電極７０７と重なるチャネル形成領域７１０と、チャネル形成領域７１０を間に挟む一対の不純物領域７０９とが、半導体層７０４に形成される。
【０１６１】
本実施の形態では、半導体層７０４にｐ型を付与する不純物元素（例えばボロン）を添加する場合を例に挙げる。
【０１６２】
次いで、図８（Ａ）に示すように、ゲート絶縁膜７０３、ゲート電極７０７を覆うように、絶縁膜７１２、絶縁膜７１３を形成する。具体的に、絶縁膜７１２、絶縁膜７１３は、酸化珪素、窒化珪素、窒化酸化珪素、酸化窒化珪素、窒化アルミニウム、窒化酸化アルミニウムなどの無機の絶縁膜を用いることができる。特に、絶縁膜７１２、絶縁膜７１３に誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁膜７１２、絶縁膜７１３に、上記材料を用いた多孔性の絶縁膜を適用しても良い。多孔性の絶縁膜では、密度の高い絶縁膜と比較して誘電率が低下するため、電極や配線に起因する寄生容量を更に低減することが可能である。
【０１６３】
本実施の形態では、絶縁膜７１２として酸化窒化珪素、絶縁膜７１３として窒化酸化珪素を用いる場合を例に挙げる。また、本実施の形態では、ゲート電極７０７上に絶縁膜７１２、絶縁膜７１３を形成している場合を例示しているが、本発明はゲート電極７０７上に絶縁膜を１層だけ形成していても良いし、３層以上の複数の絶縁膜を積層するように形成していても良い。
【０１６４】
次いで、図８（Ｂ）に示すように、絶縁膜７１３にＣＭＰ（化学的機械研磨）処理やエッチング処理を行うことにより、絶縁膜７１３の上面を平坦化する。なお、後に形成されるトランジスタ１１の特性を向上させるために、絶縁膜７１３の表面は可能な限り平坦にしておくことが好ましい。
【０１６５】
以上の工程により、トランジスタ１３３を形成することができる。
【０１６６】
次いで、トランジスタ１１の作製方法について説明する。まず、図８（Ｃ）に示すように、絶縁膜７１３上に酸化物半導体層７１６を形成する。
【０１６７】
酸化物半導体層としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
【０１６８】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【０１６９】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。また、上記酸化物半導体にＩｎとＧａとＳｎとＺｎ以外の元素、例えばＳｉＯ２を含ませてもよい。
【０１７０】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。Ｉｎ−Ｇａ−Ｚｎ系酸化物は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体装置に用いる半導体材料としては好適である。
【０１７１】
また、例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物とは、Ｉｎ、Ｓｎ、Ｚｎを主成分として有する酸化物という意味であり、ＩｎとＳｎとＺｎの比率は問わない。また、ＩｎとＳｎとＺｎ以外の金属元素が入っていてもよい。
【０１７２】
また、酸化物半導体層として、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。ここで、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ３ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
【０１７３】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【０１７４】
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
【０１７５】
酸化物半導体は単結晶でも、非単結晶でもよい。
【０１７６】
非単結晶の場合、非晶質でも、多結晶でもよい。また、非晶質中に結晶性を有する部分を含む構造でもよい。なお、アモルファスは欠陥が多いため、非アモルファスが好ましい。
【０１７７】
なお、酸化物半導体層７１６は、電子供与体（ドナー）となる水分又は水素などの不純物が低減されて高純度化される（ｉ型化又はｉ型に限りなく近い状態にされる）ことが好ましい。これにより、酸化物半導体層７１６にチャネルが形成されない状態において生じる電流を低減することが可能となるからである。具体的には、高純度化された酸化物半導体層７１６は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）による水素濃度の測定値が、５×１０１９／ｃｍ３以下、好ましくは５×１０１８／ｃｍ３以下、より好ましくは５×１０１７／ｃｍ３以下、更に好ましくは１×１０１６／ｃｍ３以下である。また、ホール効果測定により測定できる酸化物半導体層のキャリア密度は、１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、更に好ましくは１×１０１１／ｃｍ３未満である。
【０１７８】
ここで、酸化物半導体層中の、水素濃度の分析について触れておく。半導体層中の水素濃度測定は、二次イオン質量分析法で行う。ＳＩＭＳ分析は、その原理上、試料表面近傍や、材質が異なる層との積層界面近傍のデータを正確に得ることが困難であることが知られている。そこで、層中における水素濃度の厚さ方向の分布をＳＩＭＳで分析する場合、対象となる層が存在する範囲において、値に極端な変動がなく、ほぼ一定の値が得られる領域における平均値を、水素濃度として採用する。また、測定の対象となる層の厚さが小さい場合、隣接する層内の水素濃度の影響を受けて、ほぼ一定の値が得られる領域を見いだせない場合がある。この場合、当該層が存在する領域における、水素濃度の極大値又は極小値を、当該層中の水素濃度として採用する。更に、当該層が存在する領域において、極大値を有する山型のピーク、極小値を有する谷型のピークが存在しない場合、変曲点の値を水素濃度として採用する。
【０１７９】
酸化物半導体層７１６は、絶縁膜７１３上に形成した酸化物半導体膜を所望の形状に加工することで、形成することができる。上記酸化物半導体膜の膜厚は、２ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下、更に好ましくは３ｎｍ以上２０ｎｍ以下とする。酸化物半導体膜は、酸化物半導体をターゲットとして用い、スパッタリング法により成膜する。また、酸化物半導体膜は、希ガス（例えばアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（例えばアルゴン）及び酸素混合雰囲気下においてスパッタリング法により形成することができる。
【０１８０】
スパッタリング法を用いて酸化物半導体層７１６を作製する場合には、ターゲット中の水素濃度のみならず、チャンバー内に存在する水、水素を極力低減しておくことが重要である。具体的には、当該形成以前にチャンバー内をベークする、チャンバー内に導入されるガス中の水、水素濃度を低減する、及びチャンバーからガスの排気する排気系における逆流を防止するなどを行うことが効果的である。
【０１８１】
また、酸化物半導体膜をスパッタリング法により成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタリングを行い、絶縁膜７１３の表面に付着している塵埃を除去してもよい。逆スパッタリングとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いてもよい。また、アルゴン雰囲気に酸素、亜酸化窒素などを加えた雰囲気で行ってもよい。また、アルゴン雰囲気に塩素、四フッ化炭素などを加えた雰囲気で行ってもよい。
【０１８２】
また、酸化物半導体膜に水素、水酸基及び水分がなるべく含まれないようにするために、成膜の前処理として、スパッタリング装置の予備加熱室で絶縁膜７１２及び絶縁膜７１３までが形成された基板７００を予備加熱し、基板７００に吸着した水分又は水素などの不純物を脱離し排気してもよい。なお、予備加熱の温度は、１００℃以上４００℃以下、好ましくは１５０℃以上３００℃以下である。また、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。また、この予備加熱は、後に行われるゲート絶縁膜７２１の成膜前に、導電層７１９、導電層７２０まで形成した基板７００にも同様に行ってもよい。
【０１８３】
本実施の形態では、Ｉｎ（インジウム）、Ｇａ（ガリウム）、及びＺｎ（亜鉛）を含むターゲットを用いたスパッタリング法により得られる膜厚３０ｎｍのＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体の薄膜を、酸化物半導体膜として用いる。上記ターゲットとして、例えば、各金属の組成比がＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、又はＩｎ：Ｇａ：Ｚｎ＝１：１：２であるターゲットを用いることができる。また、Ｉｎ、Ｇａ、及びＺｎを含むターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上１００％未満である。充填率の高いターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜となる。その他にもＩｎ−Ｇａ−Ｚｎ系酸化物において、各金属の組成比がＩｎ：Ｇａ：Ｚｎ＝２：１：３、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３又はＩｎ：Ｇａ：Ｚｎ＝３：１：４であるターゲットを用いると好ましい。Ｇａに対しＩｎの組成比を高めることで、Ｉｎ−Ｇａ−Ｚｎ系酸化物の電界効果移動度をさらに高めることができる。なお、金属元素の組成比は完全に上記整数比でなくともよい。上記整数比から多少ずれていてもその傾向が見られるならば許容されうる。
【０１８４】
または、Ｉｎ、Ｓｎ及びＺｎを含むターゲットを用いたスパッタリング方により酸化物半導体膜を形成してもよい。かかる場合、ターゲットの組成比は、Ｉｎ：Ｓｎ：Ｚｎが原子数比で、１：２：２、２：１：３、１：１：１、または２０：４５：３５などとなる酸化物ターゲットを用いる。
【０１８５】
本実施の形態では、減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタリングガスを導入し、上記ターゲットを用いて酸化物半導体膜を成膜する。成膜時に、基板温度を１００℃以上６００℃以下、好ましくは２００℃以上４００℃以下としても良い。基板を加熱しながら成膜することにより、成膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて処理室を排気すると、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該処理室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。
【０１８６】
成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用される。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する塵埃が軽減でき、膜厚分布も均一となるために好ましい。
【０１８７】
また、スパッタリング装置の処理室のリークレートを１×１０−１０Ｐａ・ｍ３／秒以下とすることで、スパッタリング法による成膜途中における酸化物半導体膜への、アルカリ金属、水素化物等の不純物の混入を低減することができる。また、排気系として上述した吸着型の真空ポンプを用いることで、排気系からのアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等の不純物の逆流を低減することができる。
【０１８８】
また、ターゲットの純度を、９９．９９％以上とすることで、酸化物半導体膜に混入するアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等を低減することができる。また、当該ターゲットを用いることで、酸化物半導体膜において、リチウム、ナトリウム、カリウム等のアルカリ金属の濃度を低減することができる。
【０１８９】
なお、酸化物半導体層は非晶質であっても良いが、結晶性を有していても良い。結晶性を有する酸化物半導体層としては、ｃ軸配向を有した結晶性酸化物半導体（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＣＡＡＣ−ＯＳともいう）であっても、トランジスタの信頼性を高めるという効果を得ることができるので、好ましい。
【０１９０】
具体的に、ＣＡＡＣ−ＯＳは、広義に、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形、六角形、正三角形、または正六角形の原子配列を有する。なおかつ、ＣＡＡＣ−ＯＳは、ｃ軸に垂直な方向に金属原子が層状に配列した相、または、金属原子と酸素原子が層状に配列した相を、含む。
【０１９１】
ＣＡＡＣ−ＯＳは、非晶質の酸化物半導体と比較して、金属と酸素の結合が秩序化している。すなわち、酸化物半導体が非晶質の場合は、個々の金属原子によって配位数が異なることも有り得るが、ＣＡＡＣ−ＯＳでは金属原子の配位数はほぼ一定となる。そのため、微視的な酸素の欠損が減少し、水素原子（水素イオンを含む）やアルカリ金属原子の脱着による電荷の移動や不安定性を減少させる効果がある。
【０１９２】
ＣＡＡＣ−ＯＳは単結晶ではないが、非晶質のみから形成されているものでもない。また、ＣＡＡＣ−ＯＳは結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。
【０１９３】
ＣＡＡＣ−ＯＳに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣ−ＯＳを構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣ−ＯＳが形成される基板面、ＣＡＡＣ−ＯＳの表面などに垂直な方向）に揃っていてもよい。または、ＣＡＡＣ−ＯＳを構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣ−ＯＳが形成される基板面、ＣＡＡＣ−ＯＳの表面などに垂直な方向）を向いていてもよい。
【０１９４】
ＣＡＡＣ−ＯＳは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。
【０１９５】
例えば、膜状に形成されたＣＡＡＣ−ＯＳを、膜表面またはＣＡＡＣ−ＯＳが形成される基板面に垂直な方向から電子顕微鏡で観察すると三角形または六角形の原子配列が認められる。
【０１９６】
さらに、電子顕微鏡で膜断面を観察すると金属原子または金属原子および酸素原子（または窒素原子）の層状配列が認められる。
【０１９７】
図１２乃至図１４を用いて、ＣＡＡＣ−ＯＳに含まれる結晶構造の一例について説明する。
【０１９８】
なお、図１２乃至図１４において、上方向がｃ軸方向であり、ｃ軸方向と直交する面がａｂ面である。本実施の形態において、上半分、下半分とは、ａｂ面を境にした場合の上半分、下半分をいう。また、図１２において、丸で囲まれたＯは４配位のＯを示し、二重丸で囲まれたＯは３配位のＯを示す。
【０１９９】
図１２（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。
【０２００】
図１２（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。
【０２０１】
なお、図１２（Ａ）の構造は上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。図１２（Ａ）の構造に示す小グループは電荷が０である。
【０２０２】
図１２（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。
【０２０３】
３配位のＯは、いずれもａｂ面に存在する。図１２（Ｂ）の構造の上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図１２（Ｂ）の構造をとりうる。図１２（Ｂ）の構造の小グループは電荷が０である。
【０２０４】
図１２（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。
【０２０５】
図１２（Ｃ）の構造の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。または、図１２（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位のＯがあってもよい。図１２（Ｃ）の構造の小グループは電荷が０である。
【０２０６】
図１２（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図１２（Ｄ）の構造の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。
【０２０７】
図１２（Ｄ）の構造の小グループは電荷が＋１となる。
【０２０８】
図１２（Ｅ）に、２個のＺｎを含む構造を示す。
【０２０９】
図１２（Ｅ）の構造の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図１２（Ｅ）の構造の小グループは電荷が−１となる。
【０２１０】
本実施の形態では複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう。）と呼ぶ。
【０２１１】
ここで、これらの小グループ同士が結合する規則について説明する。
【０２１２】
図１２（Ａ）に示す６配位のＩｎの上半分の３個のＯは下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは上方向にそれぞれ３個の近接Ｉｎを有する。
【０２１３】
図１２（Ｂ）に示す５配位のＧａの上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の近接Ｇａを有する。
【０２１４】
図１２（Ｃ）に示す４配位のＺｎの上半分の１個のＯは下方向に１個の近接Ｚｎを有し、下半分の３個のＯは上方向にそれぞれ３個の近接Ｚｎを有する。
【０２１５】
この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。
【０２１６】
Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。
【０２１７】
その理由を以下に示す。例えば、６配位の金属原子（ＩｎまたはＳｎ）が上半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）の上半分の４配位のＯ、５配位の金属原子（ＧａまたはＩｎ）の下半分の４配位のＯまたは４配位の金属原子（Ｚｎ）の上半分の４配位のＯのいずれかと結合することになる。
【０２１８】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。
【０２１９】
また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。
【０２２０】
図１３（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。図１３（Ｂ）に、３つの中グループで構成される大グループを示す。
【０２２１】
なお、図１３（Ｃ）は、図１３（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
【０２２２】
図１３（Ａ）に示した中グループでは、３配位のＯは省略し、４配位のＯは個数のみである。例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。
【０２２３】
同様に、図１３（Ａ）に示した中グループにおいて、Ｉｎの上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。
【０２２４】
また、図１３（Ａ）に示した中グループにおいて、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。
【０２２５】
図１３（Ａ）に示した中グループにおいて、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上半分および下半分にあるＩｎと結合する。
【０２２６】
そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合する。
【０２２７】
そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合する。
【０２２８】
そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合する。
【０２２９】
この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。
【０２３０】
この中グループが複数結合して大グループを構成する。
【０２３１】
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。
【０２３２】
例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。
【０２３３】
電荷−１をとる構造として、図１２（Ｅ）の構造に示すように、２個のＺｎを含む小グループが挙げられる。
【０２３４】
例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
【０２３５】
具体的には、大グループＢが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。
【０２３６】
得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）とする組成式で表すことができる。
【０２３７】
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系以外の酸化物半導体を用いた場合も同様である。
【０２３８】
例えば、図１４（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。
【０２３９】
図１４（Ａ）に示した中グループにおいて、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合する。
【０２４０】
そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａと結合する。
【０２４１】
そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合する。
【０２４２】
この中グループが複数結合して大グループを構成する。
【０２４３】
図１４（Ｂ）に３つの中グループで構成される大グループを示す。なお、図１４（Ｃ）は、図１４（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
【０２４４】
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは、電荷が０となる。
【０２４５】
そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
【０２４６】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、図１４（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。
【０２４７】
具体的には、図１４（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の結晶を得ることができる。なお、得られるＩｎ−Ｇａ−Ｚｎ−Ｏ系の層構造は、ＩｎＧａＯ３（ＺｎＯ）ｎ（ｎは自然数。）とする組成式で表すことができる。
【０２４８】
ｎ＝１（ＩｎＧａＺｎＯ４）の場合は、例えば、図１５（Ａ）に示す結晶構造を取りうる。なお、図１５（Ａ）に示す結晶構造において、図１２（Ｂ）で説明したように、Ｇａ及びＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。
【０２４９】
また、ｎ＝２（ＩｎＧａＺｎ２Ｏ５）の場合は、例えば、図１５（Ｂ）に示す結晶構造を取りうる。なお、図１５（Ｂ）に示す結晶構造において、図１２（Ｂ）で説明したように、Ｇａ及びＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。
【０２５０】
以上のように、ＣＡＡＣ−ＯＳで構成された酸化物半導体膜を用いてトランジスタを作製することで、トランジスタへの光照射またはバイアス−熱ストレス（ＢＴ）の付加を行った後に生じる、トランジスタのしきい値電圧の変化量を、低減することができる。よって、安定した電気的特性を有するトランジスタを作製することができる。
【０２５１】
ＣＡＡＣ−ＯＳで構成された酸化物半導体膜（以下、ＣＡＡＣ−ＯＳ膜ともいう）は、スパッタリング法によって作製することができる。スパッタリング法を用いてＣＡＡＣ−ＯＳ膜を成膜する場合には、雰囲気中の酸素ガス比が高い方が好ましい。例えば、アルゴン及び酸素の混合ガス雰囲気中でスパッタリング法を行う場合には、酸素ガス比を３０％以上とすることが好ましく、４０％以上とすることがより好ましい。雰囲気中からの酸素の補充によって、ＣＡＡＣ−ＯＳの結晶化が促進されるからである。
【０２５２】
また、スパッタリング法を用いてＣＡＡＣ−ＯＳ膜を成膜する場合には、ＣＡＡＣ−ＯＳ膜が成膜される基板を１５０℃以上に加熱しておくことが好ましく、１７０℃以上に加熱しておくことがより好ましい。基板温度の上昇に伴って、ＣＡＡＣ−ＯＳの結晶化が促進されるからである。
【０２５３】
また、ＣＡＡＣ−ＯＳ膜に対して、窒素雰囲気中又は真空中において熱処理を行った後には、酸素雰囲気中又は酸素と他のガスとの混合雰囲気中において熱処理を行うことが好ましい。先の熱処理で生じる酸素欠損を後の熱処理における雰囲気中からの酸素供給によって復元することができるからである。
【０２５４】
また、ＣＡＡＣ−ＯＳ膜が成膜される膜表面（被成膜面）は平坦であることが好ましい。ＣＡＡＣ−ＯＳ膜は、当該被成膜面に概略垂直となるｃ軸を有するため、当該被成膜面に存在する凹凸は、ＣＡＡＣ−ＯＳ膜における結晶粒界の発生を誘発することになるからである。よって、ＣＡＡＣ−ＯＳ膜が成膜される前に当該被成膜表面に対して化学機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）などの平坦化処理を行うことが好ましい。また、当該被成膜面の平均ラフネスは、１ｎｍ以下が好ましく、０．３ｎｍ以下であることがより好ましく、０．１ｎｍ以下であることがさらにより好ましい。
【０２５５】
上述のように形成した酸化物半導体でなる膜をエッチングして酸化物半導体層７１６を形成する。酸化物半導体層７１６を形成するためのエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）が好ましい。また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、六弗化硫黄（ＳＦ６）、三弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いることができる。
【０２５６】
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。所望の形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節する。
【０２５７】
ウェットエッチングに用いるエッチング液として、燐酸と酢酸と硝酸を混ぜた溶液、クエン酸やシュウ酸などの有機酸を用いることができる。本実施の形態では、ＩＴＯ−０７Ｎ（関東化学社製）を用いる。
【０２５８】
酸化物半導体層７１６を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
【０２５９】
なお、次工程の導電膜を形成する前に逆スパッタリングを行い、酸化物半導体層７１６及び絶縁膜７１３の表面に付着しているレジスト残渣などを除去することが好ましい。
【０２６０】
なお、スパッタリング等で成膜された酸化物半導体膜中には、不純物としての水分又は水素（水酸基を含む）が含まれていることがある。水分又は水素はドナー準位を形成しやすいため、酸化物半導体にとっては不純物である。そこで、本発明の一態様では、酸化物半導体膜中の水分又は水素などの不純物を低減（脱水化または脱水素化）するために、酸化物半導体層７１６に対して、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、酸化物半導体層７１６に加熱処理を施す。
【０２６１】
酸化物半導体層７１６に加熱処理を施すことで、酸化物半導体層７１６中の水分又は水素を脱離させることができる。具体的には、２５０℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満の温度で加熱処理を行えば良い。例えば、５００℃、３分間以上６分間以下で行えばよい。加熱処理にＲＴＡ法を用いれば、短時間に脱水化又は脱水素化が行えるため、ガラス基板の歪点を超える温度でも処理することができる。
【０２６２】
本実施の形態では、加熱処理装置の一つである電気炉を用いる。
【０２６３】
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導又は熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気体には、アルゴンなどの希ガス、又は窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。
【０２６４】
加熱処理においては、窒素、又はヘリウム、ネオン、アルゴン等の希ガスに、水分又は水素などが含まれないことが好ましい。又は、加熱処理装置に導入する窒素、又はヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【０２６５】
なお、酸化物半導体は不純物に対して鈍感であり、膜中にはかなりの金属不純物が含まれていても問題がなく、ナトリウム（Ｎａ）のようなアルカリ金属が多量に含まれる廉価なソーダ石灰ガラスも使えると指摘されている（神谷、野村、細野、「アモルファス酸化物半導体の物性とデバイス開発の現状」、固体物理、２００９年９月号、Ｖｏｌ．４４、ｐｐ．６２１−６３３．）。しかし、このような指摘は適切でない。アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちＮａは、酸化物半導体層に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してＮａ＋となる。また、Ｎａは、酸化物半導体層内において、酸化物半導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の低下等の、トランジスタの特性の劣化が起こり、加えて、特性のばらつきも生じる。この不純物によりもたらされるトランジスタの特性の劣化と、特性のばらつきは、酸化物半導体層中の水素濃度が十分に低い場合において顕著に現れる。従って、酸化物半導体層中の水素濃度が１×１０１８／ｃｍ３以下、より好ましくは１×１０１７／ｃｍ３以下である場合には、上記不純物の濃度を低減することが望ましい。具体的に、二次イオン質量分析法によるＮａ濃度の測定値は、５×１０１６／ｃｍ３以下、好ましくは１×１０１６／ｃｍ３以下、更に好ましくは１×１０１５／ｃｍ３以下とするとよい。同様に、Ｌｉ濃度の測定値は、５×１０１５／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下とするとよい。同様に、Ｋ濃度の測定値は、５×１０１５／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下とするとよい。
【０２６６】
以上の工程により、酸化物半導体層７１６中の水素の濃度を低減し、高純度化することができる。それにより酸化物半導体層の安定化を図ることができる。また、ガラス転移温度以下の加熱処理で、キャリア密度が極端に少なく、バンドギャップの広い酸化物半導体層を形成することができる。このため、大面積基板を用いてトランジスタを作製することができ、量産性を高めることができる。また、当該水素濃度が低減され高純度化された酸化物半導体層を用いることで、耐圧性が高く、オフ電流の著しく低いトランジスタを作製することができる。上記加熱処理は、酸化物半導体層の成膜以降であれば、いつでも行うことができる。
【０２６７】
次いで、図９（Ａ）に示すように、酸化物半導体層７１６と接する導電層７１９と、酸化物半導体層７１６と接する導電層７２０とを形成する。導電層７１９及び導電層７２０は、ソース電極又はドレイン電極として機能する。
【０２６８】
具体的に、導電層７１９及び導電層７２０は、スパッタリング法や真空蒸着法で導電膜を形成した後、該導電膜を所定の形状に加工することで、形成することができる。
【０２６９】
なお、導電層７１９及び導電層７２０となる導電膜を形成する前にゲート絶縁膜７０３、絶縁膜７１２、絶縁膜７１３に開口部を形成し、半導体層７０４の一部を露出させ、該半導体層７０４に接続されるように導電膜を形成することができる。導電膜を所定の形状に加工することで、導電層７１９及び導電層７２０は、半導体層７０４の一対の不純物領域７０９に接続されるソース電極又はドレイン電極としても機能させることができる。または、導電層７１９及び導電層７２０とは別の導電膜によりトランジスタ１３３のソース電極及びドレイン電極を形成し、導電層７１９又は導電層７２０と接続させるようにしてもよい。
【０２７０】
導電層７１９及び導電層７２０となる導電膜は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素、又は上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、アルミニウム、銅などの金属膜の下側もしくは上側にクロム、タンタル、チタン、モリブデン、タングステンなどの高融点金属膜を積層させた構成としても良い。また、アルミニウム又は銅は、耐熱性や腐食性の問題を回避するために、高融点金属材料と組み合わせて用いると良い。高融点金属材料としては、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム、イットリウム等を用いることができる。
【０２７１】
また、導電層７１９及び導電層７２０となる導電膜は、単層構造でも、２層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する２層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、更にその上にチタン膜を成膜する３層構造などが挙げられる。また、Ｃｕ−Ｍｇ−Ａｌ合金、Ｍｏ−Ｔｉ合金、Ｔｉ、Ｍｏ、は、酸化膜との密着性が高い。よって、下層にＣｕ−Ｍｇ−Ａｌ合金、Ｍｏ−Ｔｉ合金、Ｔｉ、或いはＭｏで構成される導電膜、上層にＣｕで構成される導電膜を積層し、上記積層された導電膜を導電層７１９及び導電層７２０に用いることで、酸化膜である絶縁膜と、導電層７１９及び導電層７２０との密着性を高めることができる。
【０２７２】
また、導電層７１９及び導電層７２０となる導電膜としては、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム、酸化スズ、酸化亜鉛、インジウムスズ酸化物、インジウム亜鉛酸化物又は前記金属酸化物材料にシリコン若しくは酸化シリコンを含ませたものを用いることができる。
【０２７３】
導電膜形成後に加熱処理を行う場合には、この加熱処理に耐える耐熱性を導電膜に持たせることが好ましい。
【０２７４】
なお、導電膜のエッチングの際に、酸化物半導体層７１６がなるべく除去されないようにそれぞれの材料及びエッチング条件を適宜調節する。エッチング条件によっては、酸化物半導体層７１６の露出した部分が一部エッチングされることで、溝部（凹部）が形成されることもある。
【０２７５】
本実施の形態では、導電膜にチタン膜を用いる。そのため、アンモニアと過酸化水素水を含む溶液（アンモニア過水）を用いて、選択的に導電膜をウェットエッチングすることができる。具体的には、３１重量％の過酸化水素水と、２８重量％のアンモニア水と水とを、体積比５：２：２で混合したアンモニア過水を用いる。或いは、塩素（Ｃｌ２）、塩化硼素（ＢＣｌ３）などを含むガスを用いて、導電膜をドライエッチングしても良い。
【０２７６】
なお、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透過した光に多段階の強度をもたせる多階調マスクによって形成されたレジストマスクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは複数の膜厚を有する形状となり、エッチングを行うことで更に形状を変形することができるため、異なるパターンに加工する複数のエッチング工程に用いることができる。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。よって露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。
【０２７７】
また、酸化物半導体層７１６と、ソース電極又はドレイン電極として機能する導電層７１９及び導電層７２０との間に、ソース領域及びドレイン領域として機能する酸化物導電膜を設けるようにしても良い。酸化物導電膜の材料としては、酸化亜鉛を成分として含むものが好ましく、酸化インジウムを含まないものであることが好ましい。そのような酸化物導電膜として、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウムなどを適用することができる。
【０２７８】
例えば、酸化物導電膜を形成する場合、酸化物導電膜を形成するためのエッチング加工と、導電層７１９及び導電層７２０を形成するためのエッチング加工とを一括で行うようにしても良い。
【０２７９】
ソース領域及びドレイン領域として機能する酸化物導電膜を設けることで、酸化物半導体層７１６と導電層７１９及び導電層７２０の間の抵抗を下げることができるので、トランジスタの高速動作を実現させることができる。また、ソース領域及びドレイン領域として機能する酸化物導電膜を設けることで、トランジスタの耐圧を高めることができる。
【０２８０】
次いで、Ｎ２Ｏ、Ｎ２、又はＡｒなどのガスを用いたプラズマ処理を行うようにしても良い。このプラズマ処理によって露出している酸化物半導体層の表面に付着した水などを除去する。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。
【０２８１】
なお、プラズマ処理を行った後、図９（Ｂ）に示すように、導電層７１９及び導電層７２０と、酸化物半導体層７１６とを覆うように、ゲート絶縁膜７２１を形成する。そして、ゲート絶縁膜７２１上において、酸化物半導体層７１６と重なる位置にゲート電極７２２を形成する。
【０２８２】
そして、ゲート電極７２２が形成された後にゲート電極７２２をマスクとして酸化物半導体層７１６にｎ型の導電性を付与するドーパントを添加し、一対の高濃度領域９０８を形成する。なお、酸化物半導体層７１６のうち、ゲート絶縁膜７２１を間に挟んでゲート電極７２２と重なる領域がチャネル形成領域となる。酸化物半導体層７１６では、一対の高濃度領域９０８の間にチャネル形成領域が設けられている。高濃度領域９０８を形成するためのドーパントの添加は、イオン注入法を用いることができる。ドーパントは、例えばヘリウム、アルゴン、キセノンなどの希ガスや、窒素、リン、ヒ素、アンチモンなどの１５族原子などを用いることができる。例えば、窒素をドーパントとして用いた場合、高濃度領域９０８中の窒素原子の濃度は、５×１０１９／ｃｍ３以上１×１０２２／ｃｍ３以下であることが望ましい。ｎ型の導電性を付与するドーパントが添加されている高濃度領域９０８は、酸化物半導体層７１６中の他の領域に比べて導電性が高くなる。よって、高濃度領域９０８を酸化物半導体層７１６に設けることで、ソース電極とドレイン電極（導電層７１９と導電層７２０）の間の抵抗を下げることができる。
【０２８３】
そして、ソース電極とドレイン電極（導電層７１９と導電層７２０）の間の抵抗を下げることで、トランジスタ１１の微細化を進めても、高いオン電流と、高速動作を確保することができる。また、トランジスタ１１の微細化により、半導体装置３００を小型化することができる。
【０２８４】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を酸化物半導体層７１６に用いた場合、窒素を添加した後、３００℃以上６００℃以下で１時間程度加熱処理を施すことにより、高濃度領域９０８中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。高濃度領域９０８中の酸化物半導体がウルツ鉱型の結晶構造を有することで、さらに高濃度領域９０８の導電性を高め、ソース電極とドレイン電極（導電層７１９と導電層７２０）の間の抵抗を下げることができる。なお、ウルツ鉱型の結晶構造を有する酸化物半導体を形成して、ソース電極とドレイン電極（導電層７１９と導電層７２０）の間の抵抗を効果的に下げるためには、窒素をドーパントとして用いた場合、高濃度領域９０８中の窒素原子の濃度を、１×１０２０／ｃｍ３以上７ａｔｏｍｓ％以下とすることが望ましい。しかし、窒素原子が上記範囲よりも低い濃度であっても、ウルツ鉱型の結晶構造を有する酸化物半導体が得られる場合もある。
【０２８５】
ゲート絶縁膜７２１は、ゲート絶縁膜７０３と同様の材料、同様の積層構造を用いて形成することが可能である。
【０２８６】
なお、ゲート絶縁膜７２１は、水分や、水素などの不純物を極力含まないことが望ましく、単層の絶縁膜であっても良いし、積層された複数の絶縁膜で構成されていても良い。ゲート絶縁膜７２１に水素が含まれると、その水素が酸化物半導体層７１６へ侵入し、又は水素が酸化物半導体層７１６中の酸素を引き抜き、酸化物半導体層７１６が低抵抗化（ｎ型化）してしまい、寄生チャネルが形成されるおそれがある。
【０２８７】
よって、ゲート絶縁膜７２１はできるだけ水素を含まない膜になるように、成膜方法に水素を用いないことが重要である。
【０２８８】
上記ゲート絶縁膜７２１には、バリア性の高い材料を用いるのが望ましい。例えば、バリア性の高い絶縁膜として、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、又は窒化酸化アルミニウム膜などを用いることができる。複数の積層された絶縁膜を用いる場合、窒素の含有比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を、上記バリア性の高い絶縁膜よりも、酸化物半導体層７１６に近い側に形成する。そして、窒素の含有比率が低い絶縁膜を間に挟んで、導電層７１９及び導電層７２０及び酸化物半導体層７１６と重なるように、バリア性の高い絶縁膜を形成する。バリア性の高い絶縁膜を用いることで、酸化物半導体層７１６内、ゲート絶縁膜７２１内、或いは、酸化物半導体層７１６と他の絶縁膜の界面とその近傍に、水分又は水素などの不純物が入り込むのを防ぐことができる。
【０２８９】
また、酸化物半導体層７１６に接するように窒素の比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を形成することで、バリア性の高い材料を用いた絶縁膜が直接酸化物半導体層７１６に接するのを防ぐことができる。
【０２９０】
本実施の形態では、スパッタリング法で形成された膜厚２００ｎｍの酸化珪素膜上に、スパッタリング法で形成された膜厚１００ｎｍの窒化珪素膜を積層させた構造を有する、ゲート絶縁膜７２１を形成する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施の形態では１００℃とする。
【０２９１】
なお、ゲート絶縁膜７２１を形成した後に、加熱処理を施しても良い。加熱処理は、窒素、超乾燥空気、又は希ガス（アルゴン、ヘリウムなど）の雰囲気下において、好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下で行う。上記ガスは、水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下であることが望ましい。
【０２９２】
本実施の形態では、例えば、窒素雰囲気下で２５０℃、１時間の加熱処理を行う。或いは、導電層７１９及び導電層７２０を形成する前に、水分又は水素を低減させるための酸化物半導体層に対して行った先の加熱処理と同様に、高温短時間のＲＴＡ処理を行っても良い。酸素を含むゲート絶縁膜７２１が設けられた後に、加熱処理が施されることによって、酸化物半導体層７１６に対して行った先の加熱処理により、酸化物半導体層７１６に酸素欠損が発生していたとしても、ゲート絶縁膜７２１から酸化物半導体層７１６に酸素が供与される。そして、酸化物半導体層７１６に酸素が供与されることで、酸化物半導体層７１６において、ドナーとなる酸素欠損を低減し、化学量論的組成比を満たすことが可能である。酸化物半導体層７１６には、化学量論的組成比を超える量の酸素が含まれていることが好ましい。その結果、酸化物半導体層７１６をｉ型に近づけることができ、酸素欠損によるトランジスタの電気特性のばらつきを軽減し、電気特性の向上を実現することができる。この加熱処理を行うタイミングは、ゲート絶縁膜７２１の形成後であれば特に限定されず、他の工程、例えば樹脂膜形成時の加熱処理や、透明導電膜を低抵抗化させるための加熱処理と兼ねることで、工程数を増やすことなく、酸化物半導体層７１６をｉ型に近づけることができる。
【０２９３】
また、酸素雰囲気下で酸化物半導体層７１６に加熱処理を施すことで、酸化物半導体に酸素を添加し、酸化物半導体層７１６中においてドナーとなる酸素欠損を低減させても良い。加熱処理の温度は、例えば１００℃以上３５０℃未満、好ましくは１５０℃以上２５０℃未満で行う。上記酸素雰囲気下の加熱処理に用いられる酸素ガスには、水、水素などが含まれないことが好ましい。又は、加熱処理装置に導入する酸素ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち酸素中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【０２９４】
或いは、イオン注入法又はイオンドーピング法などを用いて、酸化物半導体層７１６に酸素を添加することで、ドナーとなる酸素欠損を低減させても良い。例えば、２．４５ＧＨｚのマイクロ波でプラズマ化した酸素を酸化物半導体層７１６に添加すれば良い。
【０２９５】
また、ゲート電極７２２は、ゲート絶縁膜７２１上に導電膜を形成した後、該導電膜をエッチング加工することで形成することができる。ゲート電極７２２は、ゲート電極７０７、或いは導電層７１９及び導電層７２０と同様の材料を用いて形成することが可能である。
【０２９６】
ゲート電極７２２の膜厚は、１０ｎｍ〜４００ｎｍ、好ましくは１００ｎｍ〜２００ｎｍとする。本実施の形態では、タングステンターゲットを用いたスパッタリング法により１５０ｎｍのゲート電極用の導電膜を形成した後、該導電膜をエッチングにより所望の形状に加工することで、ゲート電極７２２を形成する。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
【０２９７】
以上の工程により、トランジスタ１１が形成される。
【０２９８】
トランジスタ１１は、ソース電極及びドレイン電極（導電層７１９及び導電層７２０）と、ゲート電極７２２とが重なっていない。すなわち、ソース電極及びドレイン電極（導電層７１９及び導電層７２０）とゲート電極７２２との間には、ゲート絶縁膜７２１の膜厚よりも大きい間隔が設けられている。よって、トランジスタ１１は、ソース電極及びドレイン電極とゲート電極との間に形成される寄生容量を小さく抑えることができるので、高速動作を実現することができる。
【０２９９】
なお、トランジスタ１１として、チャネルが酸化物半導体層に形成されるトランジスタに限定されず、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材料を、チャネル形成領域に含むトランジスタを用いることもできる。このような半導体材料としては、酸化物半導体の他に、例えば、炭化シリコン、窒化ガリウムなどが挙げられる。このような半導体材料をチャネル形成領域に含むことで、オフ電流が極めて低いトランジスタを実現することができる。
【０３００】
また、トランジスタ１１はシングルゲート構造のトランジスタを用いて説明したが、必要に応じて、電気的に接続された複数のゲート電極を有することで、チャネル形成領域を複数有する、マルチゲート構造のトランジスタも形成することができる。
【０３０１】
なお、酸化物半導体層７１６に接する絶縁膜（本実施の形態においては、ゲート絶縁膜７２１が該当する。）は、第１３族元素及び酸素を含む絶縁材料を用いるようにしても良い。酸化物半導体材料には第１３族元素を含むものが多く、第１３族元素を含む絶縁材料は酸化物半導体との相性が良く、これを酸化物半導体層に接する絶縁膜に用いることで、酸化物半導体層との界面の状態を良好に保つことができる。
【０３０２】
第１３族元素を含む絶縁材料とは、絶縁材料に一又は複数の第１３族元素を含むことを意味する。第１３族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原子％）が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）がアルミニウムの含有量（原子％）以上のものを示す。
【０３０３】
例えば、ガリウムを含有する酸化物半導体層に接して絶縁膜を形成する場合に、絶縁膜に酸化ガリウムを含む材料を用いることで酸化物半導体層と絶縁膜の界面特性を良好に保つことができる。例えば、酸化物半導体層と酸化ガリウムを含む絶縁膜とを接して設けることにより、酸化物半導体層と絶縁膜の界面における水素のパイルアップを低減することができる。なお、絶縁膜に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同様の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁膜を形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半導体層への水の侵入防止という点においても好ましい。
【０３０４】
また、酸化物半導体層７１６に接する絶縁膜は、酸素雰囲気下による熱処理や、酸素ドープなどにより、絶縁材料を化学量論的組成比より酸素が多い状態とすることが好ましい。酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸素を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。また、酸素ドープは、イオン注入法又はイオンドーピング法を用いて行ってもよい。
【０３０５】
例えば、酸化物半導体層７１６に接する絶縁膜として酸化ガリウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムの組成をＧａ２ＯＸ（Ｘ＝３＋α、０＜α＜１）とすることができる。
【０３０６】
また、酸化物半導体層７１６に接する絶縁膜として酸化アルミニウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化アルミニウムの組成をＡｌ２ＯＸ（Ｘ＝３＋α、０＜α＜１）とすることができる。
【０３０７】
また、酸化物半導体層７１６に接する絶縁膜として酸化ガリウムアルミニウム（酸化アルミニウムガリウム）を用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムアルミニウム（酸化アルミニウムガリウム）の組成をＧａＸＡｌ２−ＸＯ３＋α（０＜Ｘ＜２、０＜α＜１）とすることができる。
【０３０８】
酸素ドープ処理を行うことにより、化学量論的組成比より酸素が多い領域を有する絶縁膜を形成することができる。このような領域を備える絶縁膜と酸化物半導体層が接することにより、絶縁膜中の過剰な酸素が酸化物半導体層に供給され、酸化物半導体層中、又は酸化物半導体層と絶縁膜の界面における酸素欠陥を低減し、酸化物半導体層をｉ型化又はｉ型に限りなく近くすることができる。
【０３０９】
なお、化学量論的組成比より酸素が多い領域を有する絶縁膜は、酸化物半導体層７１６に接する絶縁膜のうち、上層に位置する絶縁膜又は下層に位置する絶縁膜のうち、どちらか一方のみに用いても良いが、両方の絶縁膜に用いる方が好ましい。化学量論的組成比より酸素が多い領域を有する絶縁膜を、酸化物半導体層７１６に接する絶縁膜の、上層及び下層に位置する絶縁膜に用い、酸化物半導体層７１６を挟む構成とすることで、上記効果をより高めることができる。
【０３１０】
また、酸化物半導体層７１６の上層又は下層に用いる絶縁膜は、上層と下層で同じ構成元素を有する絶縁膜としても良いし、異なる構成元素を有する絶縁膜としても良い。例えば、上層と下層とも、組成がＧａ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムとしても良いし、上層と下層の一方を組成がＧａ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムとし、他方を組成がＡｌ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化アルミニウムとしても良い。
【０３１１】
また、酸化物半導体層７１６に接する絶縁膜は、化学量論的組成比より酸素が多い領域を有する絶縁膜の積層としても良い。例えば、酸化物半導体層７１６の上層に組成がＧａ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムを形成し、その上に組成がＧａＸＡｌ２−ＸＯ３＋α（０＜Ｘ＜２、０＜α＜１）の酸化ガリウムアルミニウム（酸化アルミニウムガリウム）を形成してもよい。なお、酸化物半導体層７１６の下層を、化学量論的組成比より酸素が多い領域を有する絶縁膜の積層としても良いし、酸化物半導体層７１６の上層及び下層の両方を、化学量論的組成比より酸素が多い領域を有する絶縁膜の積層としても良い。
【０３１２】
次に、図９（Ｃ）に示すように、ゲート絶縁膜７２１、ゲート電極７２２を覆うように、絶縁膜７２４を形成する。絶縁膜７２４は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化珪素、酸化窒化珪素、窒化珪素、酸化ハフニウム、酸化ガリウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。なお、絶縁膜７２４には、誘電率の低い材料や、誘電率の低い構造（多孔性の構造など）を用いることが望ましい。絶縁膜７２４の誘電率を低くすることにより、配線や電極などの間に生じる寄生容量を低減し、動作の高速化を図ることができるためである。なお、本実施の形態では、絶縁膜７２４を単層構造としているが、本発明の一態様はこれに限定されず、２層以上の積層構造としても良い。
【０３１３】
次に、ゲート絶縁膜７２１、絶縁膜７２４に開口部を形成し、導電層７２０の一部を露出させる。その後、絶縁膜７２４上に、上記開口部において導電層７２０と接する配線７２６を形成する。
【０３１４】
配線７２６は、ＰＶＤ法や、ＣＶＤ法を用いて導電膜を形成した後、当該導電膜をエッチング加工することによって形成される。また、導電膜の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、又はこれらを複数組み合わせた材料を用いてもよい。
【０３１５】
より具体的には、例えば、絶縁膜７２４の開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＰＶＤ法によりチタン膜を薄く（５ｎｍ程度）形成した後に、開口部に埋め込むようにアルミニウム膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここでは導電層７２０）との接触抵抗を低減させる機能を有する。また、アルミニウム膜のヒロックを防止することができる。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
【０３１６】
次に、図９（Ｄ）に示すように、配線７２６を覆うように絶縁膜７２７を形成する。更に絶縁膜７２７上に導電膜を形成し、当該導電膜をエッチング加工することによって導電層７３０１を形成する。その後、導電層７３０１を覆うように絶縁膜７３０２を形成し、絶縁膜７３０２上に導電膜７３０３を形成する。こうして容量素子１２を形成することができる。容量素子１２の一対の電極のうちの一方が導電層７３０１に対応し、一対の電極のうちの他方が導電膜７３０３に対応し、誘電体層が絶縁膜７３０２に対応する。ここで、絶縁膜７２７、導電層７３０１、絶縁膜７３０２、導電膜７３０３の材料は、その他絶縁膜や導電層と同様の材料を用いることができる。なお、容量素子１２の一対の電極のうちの一方を、トランジスタ１１のソース若しくはドレイン又はゲートと電気的に接続させることができる。
【０３１７】
上述した一連の工程により、半導体装置を作製することができる。
【０３１８】
上述の工程を用いることによって、半導体装置が有する、酸化物半導体を用いたトランジスタ１１を酸化物半導体以外の材料を用いたトランジスタ１３３上に重ねて配置することができる。これにより半導体装置を小型化することができる。また、容量素子を有する場合には、さらに容量素子１２を重ねて配置することにより、半導体装置を小型化することができる。
【０３１９】
容量素子にソース又はドレインが接続されるトランジスタ（図３のトランジスタ３１０、図４のトランジスタ３１０、トランジスタ４１０）の半導体層に酸化物半導体を用いたトランジスタを採用することにより、容量素子に保持された電荷のリークを無くすことができるため、容量素子１２の面積が小さくても十分に電荷保持機能を維持でき、相乗的に半導体装置を小型化することができる。
【０３２０】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０３２１】
（実施の形態７）
本実施の形態では、実施の形態６とは異なる構造を有した、酸化物半導体層を用いたトランジスタ１１について説明する。なお、図９と同じ部分は同じ符号を用いて示し、説明は省略する。
【０３２２】
図１０（Ａ）に示すトランジスタ１１は、ゲート電極７２２が酸化物半導体層７１６の上に形成されているトップゲート型であり、なおかつ、ソース電極及びドレイン電極（導電層７１９及び導電層７２０）が酸化物半導体層７１６の下に形成されているボトムコンタクト型である。
【０３２３】
また、酸化物半導体層７１６は、ゲート電極７２２が形成された後に酸化物半導体層７１６にｎ型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域９１８を有する。また、酸化物半導体層７１６のうち、ゲート絶縁膜７２１を間に挟んでゲート電極７２２と重なる領域がチャネル形成領域９１９である。酸化物半導体層７１６では、一対の高濃度領域９１８の間にチャネル形成領域９１９が設けられている。
【０３２４】
高濃度領域９１８は、実施の形態６において説明した高濃度領域９０８と同様に形成することができる。
【０３２５】
図１０（Ｂ）に示すトランジスタ１１は、ゲート電極７２２が酸化物半導体層７１６の上に形成されているトップゲート型であり、なおかつ、ソース電極及びドレイン電極（導電層７１９及び導電層７２０）が酸化物半導体層７１６の上に形成されているトップコンタクト型である。そして、ゲート電極７２２の側部に設けられた、絶縁膜で形成されたサイドウォール９３０を有する。
【０３２６】
また、酸化物半導体層７１６は、ゲート電極７２２が形成された後に酸化物半導体層７１６にｎ型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域９２８と、一対の低濃度領域９２９とを有する。また、酸化物半導体層７１６のうち、ゲート絶縁膜７２１を間に挟んでゲート電極７２２と重なる領域がチャネル形成領域９３１である。酸化物半導体層７１６では、一対の高濃度領域９２８の間に一対の低濃度領域９２９が設けられ、一対の低濃度領域９２９の間にチャネル形成領域９３１が設けられている。そして、一対の低濃度領域９２９は、酸化物半導体層７１６中の、ゲート絶縁膜７２１を間に挟んでサイドウォール９３０と重なる領域に設けられている。
【０３２７】
高濃度領域９２８及び低濃度領域９２９は、実施の形態６において説明した高濃度領域９０８と同様に形成することができる。
【０３２８】
図１０（Ｃ）に示すトランジスタ１１は、ゲート電極７２２が酸化物半導体層７１６の上に形成されているトップゲート型であり、なおかつ、ソース電極及びドレイン電極（導電層７１９及び導電層７２０）が酸化物半導体層７１６の下に形成されているボトムコンタクト型である。そして、ゲート電極７２２の側部に設けられた、絶縁膜で形成されたサイドウォール９５０を有する。
【０３２９】
また、酸化物半導体層７１６は、ゲート電極７２２が形成された後に酸化物半導体層７１６にｎ型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域９４８と、一対の低濃度領域９４９とを有する。また、酸化物半導体層７１６のうち、ゲート絶縁膜７２１を間に挟んでゲート電極７２２と重なる領域がチャネル形成領域９５１である。酸化物半導体層７１６では、一対の高濃度領域９４８の間に一対の低濃度領域９４９が設けられ、一対の低濃度領域９４９の間にチャネル形成領域９５１が設けられている。そして、一対の低濃度領域９４９は、酸化物半導体層７１６中の、ゲート絶縁膜７２１を間に挟んでサイドウォール９５０と重なる領域に設けられている。
【０３３０】
高濃度領域９４８及び低濃度領域９４９は、実施の形態６において説明した高濃度領域９０８と同様に形成することができる。
【０３３１】
なお、酸化物半導体を用いたトランジスタにおいて、ソース領域またはドレイン領域として機能する高濃度領域をセルフアラインプロセスにて作製する方法の一つとして、酸化物半導体層の表面を露出させて、アルゴンプラズマ処理をおこない、酸化物半導体層のプラズマにさらされた領域の抵抗率を低下させる方法が開示されている（Ｓ．  Ｊｅｏｎ  ｅｔ  ａｌ．  ”１８０ｎｍ  Ｇａｔｅ  Ｌｅｎｇｔｈ  Ａｍｏｒｐｈｏｕｓ  ＩｎＧａＺｎＯ  Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ  ｆｏｒ  Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｉｍａｇｅ  Ｓｅｎｓｏｒ  Ａｐｐｌｉｃａｔｉｏｎｓ”，  ＩＥＤＭ  Ｔｅｃｈ．  Ｄｉｇ．，  ｐｐ．５０４−５０７，  ２０１０．）。
【０３３２】
しかしながら、上記作製方法では、ゲート絶縁膜を形成した後に、ソース領域またはドレイン領域となるべき部分を露出するべく、ゲート絶縁膜を部分的に除去する必要がある。よって、ゲート絶縁膜が除去される際に、下層の酸化物半導体層も部分的にオーバーエッチングされ、ソース領域またはドレイン領域となるべき部分の膜厚が小さくなってしまう。その結果、ソース領域またはドレイン領域の抵抗が増加し、また、オーバーエッチングによるトランジスタの特性不良が起こりやすくなる。
【０３３３】
トランジスタの微細化を進めるには、加工精度の高いドライエッチング法を採用する必要がある。しかし、上記オーバーエッチングは、酸化物半導体層とゲート絶縁膜の選択比が十分に確保できないドライエッチング法を採用する場合に、顕著に起こりやすい。
【０３３４】
例えば、酸化物半導体層が十分な厚さであればオーバーエッチングも問題にはならないが、チャネル長を２００ｎｍ以下とする場合には、短チャネル効果を防止する上で、チャネル形成領域となる部分の酸化物半導体層の厚さは２０ｎｍ以下、好ましくは１０ｎｍ以下であることが求められる。そのような薄い酸化物半導体層を扱う場合には、酸化物半導体層のオーバーエッチングは、上述したような、ソース領域またはドレイン領域の抵抗が増加し、トランジスタの特性不良を生じさせるため、好ましくない。
【０３３５】
しかし、本発明の一態様のように、酸化物半導体層へのドーパントの添加を、酸化物半導体層を露出させず、ゲート絶縁膜を残したまま行うことで、酸化物半導体層のオーバーエッチングを防ぎ、酸化物半導体層への過剰なダメージを軽減することができる。また、加えて、酸化物半導体層とゲート絶縁膜の界面も清浄に保たれる。従って、トランジスタの特性及び信頼性を高めることができる。
【０３３６】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０３３７】
（実施の形態８）
本実施の形態では、実施の形態６や実施の形態７とは異なる構造を有した、酸化物半導体層を用いたトランジスタについて説明する。なお、図９と同じ部分は同じ符号を用いて示し、説明は省略する。本実施の形態において示すトランジスタ１１は、ゲート電極７２２が導電層７１９及び導電層７２０と重なる様に設けられている。また、実施の形態６や実施の形態７に示したトランジスタ１１とは異なり、酸化物半導体層７１６に対して、ゲート電極７２２をマスクとした導電型を付与する不純物元素の添加が行われていない点が異なる。
【０３３８】
図１１（Ａ）に示すトランジスタ１１は、導電層７１９及び導電層７２０の下方に酸化物半導体層７１６が設けられる例であり、図１１（Ｂ）に示すトランジスタ１１は、導電層７１９及び導電層７２０の上方に酸化物半導体層７１６が設けられる例である。なお、図１１（Ａ）及び図１１（Ｂ）において、絶縁膜７２４の上面が平坦化されていない構成を示したがこれに限定されない。絶縁膜７２４の上面が平坦化されていてもよい。
【０３３９】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０３４０】
（実施の形態９）
本実施の形態では、本発明の一態様に係る半導体装置の一つである、ＣＰＵの構成について説明する。
【０３４１】
図１６に、本実施の形態のＣＰＵの構成を示す。図１６に示すＣＰＵは、基板９９００上に、ＡＬＵ９９０１、ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２、Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ９９０３、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５、Ｒｅｇｉｓｔｅｒ９９０６、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７、Ｂｕｓ・Ｉ／Ｆ９９０８、書き換え可能なＲＯＭ９９０９、ＲＯＭ・Ｉ／Ｆ９９２０と、を主に有している。なお、ＡＬＵはＡｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔであり、Ｂｕｓ・Ｉ／Ｆはバスインターフェースであり、ＲＯＭ・Ｉ／ＦはＲＯＭインターフェースである。ＲＯＭ９９０９及びＲＯＭ・Ｉ／Ｆ９９２０は、別チップに設けても良い。勿論、図１６に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
【０３４２】
Ｂｕｓ・Ｉ／Ｆ９９０８を介してＣＰＵに入力された命令は、Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ９９０３に入力され、デコードされた後、ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７、Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５に入力される。
【０３４３】
ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７、Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２は、ＡＬＵ９９０１の動作を制御するための信号を生成する。また、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７は、Ｒｅｇｉｓｔｅｒ９９０６のアドレスを生成し、ＣＰＵの状態に応じてＲｅｇｉｓｔｅｒ９９０６の読み出しや書き込みを行なう。
【０３４４】
またＴｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５は、ＡＬＵ９９０１、ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２、Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ９９０３、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７の動作のタイミングを制御する信号を生成する。例えばＴｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に入力する。
【０３４５】
本実施の形態のＣＰＵでは、ＡＬＵ９９０１、ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２、Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ９９０３、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５、Ｒｅｇｉｓｔｅｒ９９０６、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７、Ｂｕｓ・Ｉ／Ｆ９９０８、書き換え可能なＲＯＭ９９０９、ＲＯＭ・Ｉ／Ｆ９９２０の少なくともいずれかの入力部、出力部又は入出力部に上記実施の形態で示した構成を有する半導体装置を設けることができる。例えば、Ｒｅｇｉｓｔｅｒ９９０６に上記実施の形態で示した構成を有する半導体装置を設ける場合、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７は、ＡＬＵ９９０１からの指示に従い、Ｒｅｇｉｓｔｅｒ９９０６が有する半導体装置において、リーク電流を抑制したハイインピーダンス状態を維持することができる。その結果、消費電力を低減できる。
【０３４６】
この様にして、一時的にＣＰＵの動作を停止し、電源電圧の供給を酸化物半導体を用いたトランジスタによって停止することによりリーク電流を防止でき、消費電力の低減を行うことができる。
【０３４７】
本実施の形態では、ＣＰＵを例に挙げて説明したが、開示する発明の一態様に係る半導体装置はＣＰＵに限定されず、マイクロプロセッサ、画像処理回路、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）等のＬＳＩにも応用可能である。
【０３４８】
また、開示する発明の一態様に係る半導体装置が有する、酸化物半導体を用いたトランジスタによって、不揮発性のランダムアクセスメモリを実現することも可能である。
【０３４９】
ところで、不揮発性のランダムアクセスメモリとして磁気トンネル接合素子（ＭＴＪ素子）が知られている。ＭＴＪ素子は、絶縁膜を介して上下に配置している膜中のスピンの向きが平行であれば低抵抗状態、反平行であれば高抵抗状態となることで情報を記憶する素子である。したがって、本実施の形態で示す酸化物半導体を用いたメモリとは原理が全く異なっている。表１にＭＴＪ素子と、本実施の形態に係る半導体装置との対比を示す。
【０３５０】
【表１】
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【０３５１】
ＭＴＪ素子は磁性材料を使用するためキュリー温度以上にすると磁性が失われてしまうという欠点がある。また、ＭＴＪ素子は電流駆動であるため、シリコンのバイポーラデバイスと相性が良いが、バイポーラデバイスは集積化に不向きである。そして、ＭＴＪ素子は書き込み電流が微少とはいえメモリの大容量化によって消費電力が増大してしまうといった問題がある。
【０３５２】
原理的にＭＴＪ素子は磁界耐性に弱く強磁界にさらされるとスピンの向きが狂いやすい。また、ＭＴＪ素子に用いる磁性体のナノスケール化によって生じる磁化揺らぎを制御する必要がある。
【０３５３】
さらに、ＭＴＪ素子は希土類元素を使用するため、金属汚染を嫌うシリコン半導体のプロセスに組み入れるには相当の注意を要する。ＭＴＪ素子はビット当たりの材料コストから見ても高価であると考えられる。
【０３５４】
一方、本実施形態で示す酸化物半導体を用いたトランジスタは、チャネルを形成する半導体材料が金属酸化物であること以外は、素子構造や動作原理がシリコンＭＯＳＦＥＴと同様である。また、酸化物半導体を用いたトランジスタは磁界の影響を受けず、ソフトエラーも生じ得ないといった特質を有する。このことからシリコン集積回路と非常に整合性が良いといえる。
【０３５５】
その他、酸化物半導体を用いたトランジスタとシリコンを用いたトランジスタを組み合わせるメモリは、表１に示したように、スピントロニクスデバイスに比べて、耐熱性、３Ｄ化（３層以上の積層構造化）、磁界耐性など多くの点で有利である。
【０３５６】
なお、オーバーヘッドとはデータの待避及び復帰により消費される電力のことをいう。
【０３５７】
このように、スピントロニクスデバイスに比べて有利な点の多い酸化物半導体を用いたメモリを利用することで、ＣＰＵの省電力化が実現可能となる。
【０３５８】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０３５９】
（実施の形態１０）
本発明の一態様に係る半導体装置を利用することで、リーク電流を抑制した消費電力の低い電子機器を提供することが可能である。特に電力の供給を常時受けることが困難な携帯用の電子機器の場合、本発明の一態様に係る消費電力の低い半導体装置をその構成要素に追加することにより、連続使用時間が長くなるといったメリットが得られる。
【０３６０】
本発明の一態様に係る半導体装置は、表示装置、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。
【０３６１】
本発明の一態様に係る半導体装置を、携帯電話、スマートフォン、電子書籍などの携帯用の電子機器に応用した場合について説明する。
【０３６２】
図１７は、携帯用の電子機器のブロック図である。図１７に示す携帯用の電子機器はＲＦ回路４２１、アナログベースバンド回路４２２、デジタルベースバンド回路４２３、バッテリー４２４、電源回路４２５、アプリケーションプロセッサ４２６、フラッシュメモリ４３０、ディスプレイコントローラ４３１、メモリ回路４３２、ディスプレイ４３３、タッチセンサ４３９、音声回路４３７、キーボード４３８などより構成されている。ディスプレイ４３３は表示部４３４、ソースドライバ４３５、ゲートドライバ４３６によって構成されている。アプリケーションプロセッサ４２６はＣＰＵ４２７、ＤＳＰ４２８、インターフェース４２９を有している。例えば、ＣＰＵ４２７、デジタルベースバンド回路４２３、メモリ回路４３２、ＤＳＰ４２８、インターフェース４２９、ディスプレイコントローラ４３１、音声回路４３７のいずれかまたは全てに上記実施の形態で示した半導体装置を採用することによって、リーク電流を抑制し、消費電力を低減することができる。
【０３６３】
図１８は電子書籍のブロック図である。電子書籍はバッテリー４５１、電源回路４５２、マイクロプロセッサ４５３、フラッシュメモリ４５４、音声回路４５５、キーボード４５６、メモリ回路４５７、タッチパネル４５８、ディスプレイ４５９、ディスプレイコントローラ４６０によって構成される。マイクロプロセッサ４５３はＣＰＵ４６１、ＤＳＰ４６２、インターフェース４６３を有している。例えば、ＣＰＵ４６１、音声回路４５５、メモリ回路４５７、ディスプレイコントローラ４６０、ＤＳＰ４６２、インターフェース４６３のいずれかまたは全てに上記実施の形態で示した半導体装置を採用することで、リーク電流を抑制し、消費電力を低減することが可能になる。
【０３６４】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０３６５】
（実施の形態１１）
酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の移動度よりも低くなる。
【０３６６】
移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。
【０３６７】
半導体本来の移動度をμ０、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁（粒界等）が存在すると仮定すると、図２７（Ａ）の式Ａで表される。
【０３６８】
Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である。
【０３６９】
また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは、図２７（Ｂ）の式Ｂで表される。
【０３７０】
ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃｏｘは単位面積当たりの容量、Ｖｇはゲート電圧、ｔはチャネルの厚さである。
【０３７１】
なお、厚さ３０ｎｍ以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。
【０３７２】
線形領域におけるドレイン電流Ｉｄは、図２７（Ｃ）の式Ｃで表される。
【０３７３】
ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。
【０３７４】
また、Ｖｄはドレイン電圧である。
【０３７５】
式Ｃの両辺をＶｇで割り、更に両辺の対数を取ると、図２７（Ｄ）の式Ｄで表される。
【０３７６】
式Ｃの右辺はＶｇの関数である。
【０３７７】
上式のからわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）、横軸を１／Ｖｇとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度Ｎが求められる。
【０３７８】
すなわち、トランジスタのＩｄ―Ｖｇ特性から、欠陥密度を評価できる。
【０３７９】
酸化物半導体としては、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のものでは欠陥密度Ｎは１×１０１２／ｃｍ２程度である。
【０３８０】
このようにして求めた欠陥密度等をもとにμ０＝１２０ｃｍ２／Ｖｓが導出される。
【０３８１】
欠陥のあるＩｎ−Ｓｎ−Ｚｎ酸化物で測定される移動度は３５ｃｍ２／Ｖｓ程度である。
【０３８２】
しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ０は１２０ｃｍ２／Ｖｓとなると予想できる。
【０３８３】
ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁膜との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁膜界面からｘだけ離れた場所における移動度μ１は、図２７（Ｅ）の式Ｅで表される。
【０３８４】
Ｄはゲート方向の電界、Ｂ、Ｇは定数である。ＢおよびＧは、実際の測定結果より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０７ｃｍ／ｓ、Ｇ＝１０ｎｍ（界面散乱が及ぶ深さ）である。
【０３８５】
Ｄが増加する（すなわち、ゲート電圧が高くなる）と式Ｅの第２項が増加するため、移動度μ１は低下することがわかる。
【０３８６】
半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μ２の計算結果Ｅを図１９に示す。
【０３８７】
なお、計算にはシノプシス社製のソフトであるＳｅｎｔａｕｒｕｓ  Ｄｅｖｉｃｅを使用した。
【０３８８】
計算において、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、２．８電子ボルト、４．７電子ボルト、１５、１５ｎｍとした。
【０３８９】
これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。
【０３９０】
さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、５．５電子ボルト、４．６電子ボルト、４．６電子ボルトとした。
【０３９１】
また、ゲート絶縁膜の厚さは１００ｎｍ、比誘電率は４．１とした。チャネル長およびチャネル幅はともに１０μｍ、ドレイン電圧Ｖｄは０．１Ｖである。
【０３９２】
計算結果Ｅで示されるように、ゲート電圧１Ｖ強で移動度１００ｃｍ２／Ｖｓ以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。
【０３９３】
なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｆｌａｔｎｅｓｓ）が望ましい。
【０３９４】
このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した。
【０３９５】
なお、計算に用いたトランジスタは酸化物半導体層に一対のｎ型半導体領域にチャネル形成領域が挟まれたものを用いた。
【０３９６】
一対のｎ型半導体領域の抵抗率は２×１０−３Ωｃｍとして計算した。
【０３９７】
また、チャネル長を３３ｎｍ、チャネル幅を４０ｎｍとして計算した。
【０３９８】
また、ゲート電極の側壁にサイドウォールを有する。
【０３９９】
サイドウォールと重なる半導体領域をオフセット領域として計算した。
【０４００】
計算にはシノプシス社製のソフト、Ｓｅｎｔａｕｒｕｓ  Ｄｅｖｉｃｅを使用した。
【０４０１】
図２０は、トランジスタのドレイン電流（Ｉｄ、実線）および移動度（μ、点線）のゲート電圧（Ｖｇ、ゲートとソースの電位差）依存性の計算結果である。
【０４０２】
ドレイン電流Ｉｄは、ドレイン電圧（ドレインとソースの電位差）を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
【０４０３】
図２０（Ａ）はゲート絶縁膜の厚さを１５ｎｍとして計算したものである。
【０４０４】
図２０（Ｂ）はゲート絶縁膜の厚さを１０ｎｍと計算したものである。
【０４０５】
図２０（Ｃ）はゲート絶縁膜の厚さを５ｎｍと計算したものである。
【０４０６】
ゲート絶縁膜が薄くなるほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。
【０４０７】
一方、移動度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。
【０４０８】
図２１は、オフセット長（サイドウォール長）Ｌｏｆｆを５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧Ｖｇ依存性を示す。
【０４０９】
ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
【０４１０】
図２１（Ａ）はゲート絶縁膜の厚さを１５ｎｍとして計算したものである。
【０４１１】
図２１（Ｂ）はゲート絶縁膜の厚さを１０ｎｍと計算したものである。
【０４１２】
図２１（Ｃ）はゲート絶縁膜の厚さを５ｎｍと計算したものである。
【０４１３】
図２２は、オフセット長（サイドウォール長）Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧依存性を示す。
【０４１４】
ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
【０４１５】
図２２（Ａ）はゲート絶縁膜の厚さを１５ｎｍとして計算したものである。
【０４１６】
図２２（Ｂ）はゲート絶縁膜の厚さを１０ｎｍと計算したものである。
【０４１７】
図２２（Ｃ）はゲート絶縁膜の厚さを５ｎｍと計算したものである。
【０４１８】
いずれもゲート絶縁膜が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。
【０４１９】
なお、移動度μのピークは、図２０では８０ｃｍ２／Ｖｓ程度であるが、図２１では６０ｃｍ２／Ｖｓ程度、図２２では４０ｃｍ２／Ｖｓ程度と、オフセット長Ｌｏｆｆが増加するほど低下する。
【０４２０】
また、オフ電流も同様な傾向がある。
【０４２１】
一方、オン電流にはオフセット長Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。
【０４２２】
また、いずれもゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１０μＡを超えることが示された。
【０４２３】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【実施例１】
【０４２４】
Ｉｎ、Ｓｎ、Ｚｎを含有する酸化物半導体（Ｉｎ−Ｓｎ−Ｚｎ系酸化物半導体）を用いたトランジスタは、酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を形成した後に熱処理を行うことで良好な特性を得ることができる。
【０４２５】
なお、Ｉｎ、Ｓｎ、Ｚｎは組成比でそれぞれ５ａｔｏｍｉｃ％以上含まれていると好ましい。
【０４２６】
Ｉｎ、Ｓｎ、Ｚｎを含有する酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。
【０４２７】
また、ｎチャネル型のトランジスタのしきい値電圧をプラスシフトさせることができる。
【０４２８】
ｎチャネル型のトランジスタのしきい値電圧をプラスシフトさせることにより、ｎチャネル型のトランジスタのオフ状態を維持するための電圧の絶対値を低くすることができ、低消費電力化が可能となる。
【０４２９】
さらに、ｎチャネル型のトランジスタのしきい値電圧をプラスシフトさせて、しきい値電圧を０Ｖ以上にすれば、ノーマリーオフ型のトランジスタを形成することが可能となる。
【０４３０】
以下Ｉｎ、Ｓｎ、Ｚｎを含有する酸化物半導体を用いたトランジスタの特性を示す。
【０４３１】
（サンプルＡ〜Ｃ共通条件）
組成比としてＩｎ：Ｓｎ：Ｚｎ＝１：１：１のターゲットを用いて、ガス流量比をＡｒ／Ｏ２＝６／９ｓｃｃｍ、成膜圧力を０．４Ｐａ、成膜電力１００Ｗとして、１５ｎｍの厚さとなるように基板上に酸化物半導体層を成膜した。
【０４３２】
次に、酸化物半導体層を島状になるようにエッチング加工した。
【０４３３】
そして、酸化物半導体層上に５０ｎｍの厚さとなるようにタングステン層を成膜し、これをエッチング加工してソース電極及びドレイン電極を形成した。
【０４３４】
次に、プラズマＣＶＤ法を用いて、シランガス（ＳｉＨ４）と一酸化二窒素（Ｎ２Ｏ）を用いて１００ｎｍの厚さとなるように酸化窒化珪素膜（ＳｉＯＮ）を形成してゲート絶縁層とした。
【０４３５】
次に、１５ｎｍの厚さとなるように窒化タンタルを形成し、１３５ｎｍの厚さとなるようにタングステンを形成し、これらをエッチング加工してゲート電極を形成した。
【０４３６】
さらに、プラズマＣＶＤ法を用いて、３００ｎｍの厚さとなるように酸化窒化珪素膜（ＳｉＯＮ）を形成し、１．５μｍの厚さとなるようにポリイミド膜を形成し層間絶縁膜とした。
【０４３７】
次に、層間絶縁膜にコンタクトホールを形成し、５０ｎｍの厚さとなるように第１のチタン膜を形成し、１００ｎｍの厚さとなるようにアルミニウム膜を形成し、５０ｎｍの厚さとなるように第２のチタン膜を形成し、これらをエッチング加工して測定用のパッドを形成した。
【０４３８】
以上のようにしてトランジスタを有する半導体装置を形成した。
【０４３９】
（サンプルＡ）
サンプルＡは酸化物半導体層の成膜中に基板に意図的な加熱を施さなかった。
【０４４０】
また、サンプルＡは酸化物半導体層の成膜後であって、酸化物半導体層のエッチング加工前に加熱処理を施さなかった。
【０４４１】
（サンプルＢ）
サンプルＢは基板を２００℃になるように加熱した状態で酸化物半導体層の成膜を行った。
【０４４２】
また、サンプルＢは酸化物半導体層の成膜後であって、酸化物半導体層のエッチング加工前に加熱処理を施さなかった。
【０４４３】
基板を加熱した状態で成膜を行った理由は、酸化物半導体層中でドナーとなる水素を追い出すためである。
【０４４４】
（サンプルＣ）
サンプルＣは基板を２００℃になるように加熱した状態で酸化物半導体層の成膜を行った。
【０４４５】
さらに、サンプルＣは酸化物半導体層の成膜後であって、酸化物半導体層のエッチング加工前に窒素雰囲気で６５０℃１時間の加熱処理を施した後、酸素雰囲気で６５０℃１時間の加熱処理を施した。
【０４４６】
窒素雰囲気で６５０℃１時間の加熱処理を施した理由は、酸化物半導体層中でドナーとなる水素を追い出すためである。
【０４４７】
ここで、酸化物半導体層中でドナーとなる水素を追い出すための加熱処理で酸素も離脱し、酸化物半導体層中でキャリアとなる酸素欠損も生じてしまう。
【０４４８】
そこで、酸素雰囲気で６５０℃１時間の加熱処理を施すことにより、酸素欠損を低減する効果を狙った。
【０４４９】
（サンプルＡ〜Ｃのトランジスタの特性）
図２３（Ａ）にサンプルＡのトランジスタの初期特性を示す。
【０４５０】
図２３（Ｂ）にサンプルＢのトランジスタの初期特性を示す。
【０４５１】
図２３（Ｃ）にサンプルＣのトランジスタの初期特性を示す。
【０４５２】
サンプルＡのトランジスタの電界効果移動度は１８．８ｃｍ２／Ｖｓｅｃであった。
【０４５３】
サンプルＢのトランジスタの電界効果移動度は３２．２ｃｍ２／Ｖｓｅｃであった。
【０４５４】
サンプルＣのトランジスタの電界効果移動度は３４．５ｃｍ２／Ｖｓｅｃであった。
【０４５５】
ここで、サンプルＡ〜Ｃと同様の成膜方法で形成した酸化物半導体層の断面を透過型顕微鏡（ＴＥＭ）で観察したところ、成膜時に基板加熱を行ったサンプルＢ及びサンプルＣと同様の成膜方法で形成したサンプルには結晶性が確認された。
【０４５６】
そして、驚くべきことに、成膜時に基板加熱を行ったサンプルは、結晶性部分と非結晶性部分とを有し、結晶性部分の配向がｃ軸配向に揃っている結晶性であった。
【０４５７】
通常の多結晶では結晶性部分の配向が揃っておらず、ばらばらの方向を向いているため、成膜時に基板加熱を行ったサンプルは新しい構造を有している。
【０４５８】
また、図２３（Ａ）〜（Ｃ）を比較すると、成膜時に基板加熱を行うこと、又は、成膜後に加熱処理を行うことにより、ドナーとなる水素元素を追い出すことができるため、ｎチャネル型トランジスタのしきい値電圧をプラスシフトできることが理解できる。
【０４５９】
即ち、成膜時に基板加熱を行ったサンプルＢのしきい値電圧は、成膜時に基板加熱を行っていないサンプルＡのしきい値電圧よりもプラスシフトしている。
【０４６０】
また、成膜時に基板加熱を行ったサンプルＢ及びサンプルＣを比較した場合、成膜後に加熱処理を行ったサンプルＣの方が、成膜後に加熱処理を行っていないサンプルＢよりもプラスシフトしていることがわかる。
【０４６１】
また、水素のような軽元素は加熱処理の温度が高いほど離脱しやすいため、加熱処理の温度が高いほど水素が離脱しやすい。
【０４６２】
よって、成膜時又は成膜後の加熱処理の温度を更に高めればよりプラスシフトが可能であると考察した。
【０４６３】
（サンプルＢとサンプルＣのゲートＢＴストレス試験結果）
サンプルＢ（成膜後加熱処理なし）及びサンプルＣ（成膜後加熱処理あり）とに対してゲートＢＴストレス試験を行った。
【０４６４】
まず、基板温度を２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ特性の測定を行い、加熱及びプラスの高電圧印加を行う前のトランジスタの特性を測定した。
【０４６５】
次に、基板温度を１５０℃とし、Ｖｄｓを０．１Ｖとした。
【０４６６】
次に、ゲート絶縁膜に印加されるＶｇｓに２０Ｖを印加し、そのまま１時間保持した。
【０４６７】
次に、Ｖｇｓを０Ｖとした。
【０４６８】
次に、基板温度２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ測定を行い、加熱及びプラスの高電圧印加を行った後のトランジスタの特性を測定した。
【０４６９】
以上のようにして、加熱及びプラスの高電圧印加を行う前後のトランジスタの特性を比較することをプラスＢＴ試験と呼ぶ。
【０４７０】
一方、まず基板温度を２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ特性の測定を行い、加熱及びマイナスの高電圧印加を行う前のトランジスタの特性を測定した。
【０４７１】
次に、基板温度を１５０℃とし、Ｖｄｓを０．１Ｖとした。
【０４７２】
次に、ゲート絶縁膜にＶｇｓに−２０Ｖを印加し、そのまま１時間保持した。
【０４７３】
次に、Ｖｇｓを０Ｖとした。
【０４７４】
次に、基板温度２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ測定を行い、加熱及びマイナスの高電圧印加を行った後のトランジスタの特性を測定した。
【０４７５】
以上のようにして、加熱及びマイナスの高電圧印加を行う前後のトランジスタの特性を比較することをマイナスＢＴ試験と呼ぶ。
【０４７６】
図２４（Ａ）はサンプルＢのプラスＢＴ試験結果であり、図２４（Ｂ）はサンプルＢのマイナスＢＴ試験結果である。
【０４７７】
図２５（Ａ）はサンプルＣのプラスＢＴ試験結果であり、図２５（Ｂ）はサンプルＣのマイナスＢＴ試験結果である。
【０４７８】
プラスＢＴ試験及びマイナスＢＴ試験はトランジスタの劣化具合を判別する試験であるが、図２４（Ａ）及び図２５（Ａ）を参照すると少なくともプラスＢＴ試験の処理を行うことにより、しきい値電圧をプラスシフトさせることができることがわかった。
【０４７９】
特に、図２４（Ａ）ではプラスＢＴ試験の処理を行うことにより、トランジスタがノーマリーオフ型になったことがわかる。
【０４８０】
よって、トランジスタの作製時の加熱処理に加えて、プラスＢＴ試験の処理を行うことにより、しきい値電圧のプラスシフト化を促進でき、ノーマリーオフ型のトランジスタを形成することができることがわかった。
【０４８１】
図２６はサンプルＡのトランジスタのオフ電流と測定時の基板温度（絶対温度）の逆数との関係を示す。
【０４８２】
ここでは、測定時の基板温度の逆数に１０００を掛けた数値（１０００／Ｔ）を横軸としている。
【０４８３】
なお、図２６ではチャネル幅１μｍの場合における電流量を図示している。
【０４８４】
基板温度が１２５℃（１０００／Ｔが約２．５１）のとき１×１０−１９Ａ以下となっていた。
【０４８５】
基板温度が８５℃（１０００／Ｔが約２．７９）のとき１×１０−２０Ａ以下となっていた。
【０４８６】
つまり、シリコン半導体を用いたトランジスタと比較して極めて低いオフ電流であることがわかった。
【０４８７】
なお、温度が低いほどオフ電流が低下するため、常温であればより低いオフ電流であることは明らかである。
【０４８８】
本実施例の内容の一部又は全部は、他の全ての実施の形態と組み合わせて実施することが可能である。
【符号の説明】
【０４８９】
１１    トランジスタ
１２    容量素子
１００    半導体装置
１１０    トランジスタ
１１１    トランジスタ
１１２    トランジスタ
１１３    トランジスタ
１１５    インバータ
１１６    出力端子
１３３    トランジスタ
３００    半導体装置
３１０    トランジスタ
３１１    容量素子
３１２    抵抗素子
３１３    ノード
４００    半導体装置
４１０    トランジスタ
４２１    ＲＦ回路
４２２    アナログベースバンド回路
４２３    デジタルベースバンド回路
４２４    バッテリー
４２５    電源回路
４２６    アプリケーションプロセッサ
４２７    ＣＰＵ
４２８    ＤＳＰ
４２９    インターフェース
４３０    フラッシュメモリ
４３１    ディスプレイコントローラ
４３２    メモリ回路
４３３    ディスプレイ
４３４    表示部
４３５    ソースドライバ
４３６    ゲートドライバ
４３７    音声回路
４３８    キーボード
４３９    タッチセンサ
４５１    バッテリー
４５２    電源回路
４５３    マイクロプロセッサ
４５４    フラッシュメモリ
４５５    音声回路
４５６    キーボード
４５７    メモリ回路
４５８    タッチパネル
４５９    ディスプレイ
４６０    ディスプレイコントローラ
４６１    ＣＰＵ
４６２    ＤＳＰ
４６３    インターフェース
５００    半導体装置
５１２    トランジスタ
５２０    インバータ
６００    半導体装置
６０１    スリーステートインバータ回路
６０２    スリーステートインバータ回路
６０３    スリーステートインバータ回路
７００    基板
７０１    絶縁膜
７０２    半導体膜
７０３    ゲート絶縁膜
７０４    半導体層
７０７    ゲート電極
７０９    不純物領域
７１０    チャネル形成領域
７１２    絶縁膜
７１３    絶縁膜
７１６    酸化物半導体層
７１９    導電層
７２０    導電層
７２１    ゲート絶縁膜
７２２    ゲート電極
７２４    絶縁膜
７２６    配線
７２７    絶縁膜
９０８    高濃度領域
９１８    高濃度領域
９１９    チャネル形成領域
９２８    高濃度領域
９２９    低濃度領域
９３０    サイドウォール
９３１    チャネル形成領域
９４８    高濃度領域
９４９    低濃度領域
９５０    サイドウォール
９５１    チャネル形成領域
７３０１    導電層
７３０２    絶縁膜
７３０３    導電膜
９９００    基板
９９０１    ＡＬＵ
９９０２    ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ
９９０３    Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ
９９０４    Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ
９９０５    Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ
９９０６    Ｒｅｇｉｓｔｅｒ
９９０７    Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ
９９０８    Ｂｕｓ・Ｉ／Ｆ
９９０９    ＲＯＭ
９９２０    ＲＯＭ・Ｉ／Ｆ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
0005957281.tif 000019
【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図１３】
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【図１４】
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【図１５】
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