(57)【特許請求の範囲】
【請求項１】
第１乃至第８のトランジスタを有し、
前記第１のトランジスタのソース及びドレインの一方は高電位側電源電位線に電気的に接続され、前記第１のトランジスタのソース及びドレインの他方は前記第２のトランジスタのソース及びドレインの一方に電気的に接続され、
前記第２のトランジスタのソース及びドレインの他方は前記第３のトランジスタのソース及びドレインの一方に電気的に接続され、
前記第３のトランジスタのソース及びドレインの他方は前記第４のトランジスタのソース及びドレインの一方に電気的に接続され、
前記第４のトランジスタのソース及びドレインの他方は低電位側電源電位線に電気的に接続され、
前記第５のトランジスタのソース及びドレインの一方は高電位側電源電位線に電気的に接続され、前記第５のトランジスタのソース及びドレインの他方は前記第６のトランジスタのソース及びドレインの一方に電気的に接続され、
前記第６のトランジスタのソース及びドレインの他方は前記第７のトランジスタのソース及びドレインの一方に電気的に接続され、
前記第７のトランジスタのソース及びドレインの他方は前記第８のトランジスタのソース及びドレインの一方に電気的に接続され、
前記第８のトランジスタのソース及びドレインの他方は低電位側電源電位線に電気的に接続され、
前記第１のトランジスタのゲートと前記第４のトランジスタのゲートは、第３の端子に電気的に接続され、
前記第３の端子は、前記第６のトランジスタのソース及びドレインの他方に電気的に接続され、
前記第５のトランジスタのゲートと前記第８のトランジスタのゲートは、第２の端子に電気的に接続され、
前記第２の端子は、前記第２のトランジスタのソース及びドレインの他方に電気的に接続され、
前記第２のトランジスタのゲートと前記第３のトランジスタのゲートと前記第６のトランジスタのゲートと前記第７のトランジスタのゲートは、第１の端子に電気的に接続されており、
前記第１のトランジスタはｐ型トランジスタであり、
前記第２のトランジスタは酸化物半導体層にチャネル形成領域を有するトランジスタであり、
前記第３のトランジスタは酸化物半導体層にチャネル形成領域を有するトランジスタであり、
前記第４のトランジスタはｎ型トランジスタであり、
前記第５のトランジスタはｐ型トランジスタであり、
前記第６のトランジスタは酸化物半導体層にチャネル形成領域を有するトランジスタであり、
前記第７のトランジスタは酸化物半導体層にチャネル形成領域を有するトランジスタであり、
前記第８のトランジスタはｎ型トランジスタである半導体装置。
【請求項２】
第１乃至第８のトランジスタを有し、
前記第１のトランジスタのソース及びドレインの一方は高電位側電源電位線に電気的に接続され、前記第１のトランジスタのソース及びドレインの他方は前記第２のトランジスタのソース及びドレインの一方に電気的に接続され、
前記第２のトランジスタのソース及びドレインの他方は前記第３のトランジスタのソース及びドレインの一方に電気的に接続され、
前記第３のトランジスタのソース及びドレインの他方は前記第４のトランジスタのソース及びドレインの一方に電気的に接続され、
前記第４のトランジスタのソース及びドレインの他方は低電位側電源電位線に電気的に接続され、
前記第５のトランジスタのソース及びドレインの一方は高電位側電源電位線に電気的に接続され、前記第５のトランジスタのソース及びドレインの他方は前記第６のトランジスタのソース及びドレインの一方に電気的に接続され、
前記第６のトランジスタのソース及びドレインの他方は前記第７のトランジスタのソース及びドレインの一方に電気的に接続され、
前記第７のトランジスタのソース及びドレインの他方は前記第８のトランジスタのソース及びドレインの一方に電気的に接続され、
前記第８のトランジスタのソース及びドレインの他方は低電位側電源電位線に電気的に接続され、
前記第２のトランジスタのゲートと前記第３のトランジスタのゲートは、第３の端子に電気的に接続され、
前記第３の端子は、前記第６のトランジスタのソース及びドレインの他方に電気的に接続され、
前記第６のトランジスタのゲートと前記第７のトランジスタのゲートは、第２の端子に電気的に接続され、
前記第２の端子は、前記第２のトランジスタのソース及びドレインの他方に電気的に接続され、
前記第１のトランジスタのゲートと前記第４のトランジスタのゲートと前記第５のトランジスタのゲートと前記第８のトランジスタのゲートは、第１の端子に電気的に接続されており、
前記第１のトランジスタは酸化物半導体層にチャネル形成領域を有するトランジスタであり、
前記第２のトランジスタはｐ型トランジスタであり、
前記第３のトランジスタはｎ型トランジスタであり、
前記第４のトランジスタは酸化物半導体層にチャネル形成領域を有するトランジスタであり、
前記第５のトランジスタは酸化物半導体層にチャネル形成領域を有するトランジスタであり、
前記第６のトランジスタはｐ型トランジスタであり、
前記第７のトランジスタはｎ型トランジスタであり、
前記第８のトランジスタは酸化物半導体層にチャネル形成領域を有するトランジスタである半導体装置。
【請求項３】
第１乃至第６のトランジスタを有し、
前記第１乃至第３のトランジスタは順に直列に電気的に接続され、
前記第４乃至第６のトランジスタは順に直列に電気的に接続され、
前記第１のトランジスタのソース及びドレインの一方は高電位側電源電位線に電気的に接続され、前記第１のトランジスタのソース及びドレインの他方は前記第２のトランジスタのソース及びドレインの一方に電気的に接続され、
前記第２のトランジスタのソース及びドレインの他方は前記第３のトランジスタのソース及びドレインの一方に電気的に接続され、
前記第３のトランジスタのソース及びドレインの他方は低電位側電源電位線に電気的に接続され、
前記第４のトランジスタのソース及びドレインの一方は高電位側電源電位線に電気的に接続され、前記第４のトランジスタのソース及びドレインの他方は前記第５のトランジスタのソース及びドレインの一方に電気的に接続され、
前記第５のトランジスタのソース及びドレインの他方は前記第６のトランジスタのソース及びドレインの一方に電気的に接続され、
前記第６のトランジスタのソース及びドレインの他方は低電位側電源電位線に電気的に接続され、
前記第１のトランジスタのゲートと前記第３のトランジスタのゲートは、第３の端子に電気的に接続され、
前記第３の端子は、前記第５のトランジスタのソース及びドレインの他方に電気的に接続され、
前記第４のトランジスタのゲートと前記第６のトランジスタのゲートは、第２の端子に電気的に接続され、
前記第２の端子は、前記第２のトランジスタのソース及びドレインの他方に電気的に接続され、
前記第２のトランジスタのゲートと前記第５のトランジスタのゲートは、第１の端子に電気的に接続されており、
前記第１のトランジスタはｐ型トランジスタであり、
前記第２のトランジスタは酸化物半導体層にチャネル形成領域を有するトランジスタであり、
前記第３のトランジスタは酸化物半導体層にチャネル形成領域を有するトランジスタであり、
前記第４のトランジスタはｐ型トランジスタであり、
前記第５のトランジスタは酸化物半導体層にチャネル形成領域を有するトランジスタであり、
前記第６のトランジスタは酸化物半導体層にチャネル形成領域を有するトランジスタであり、
前記第１の端子には、書き込み動作時において、前記第２のトランジスタ及び前記第５のトランジスタをオンにする電位が供給される半導体装置。
【請求項４】
第１乃至第６のトランジスタを有し、
前記第１乃至第３のトランジスタは順に直列に電気的に接続され、
前記第４乃至第６のトランジスタは順に直列に電気的に接続され、
前記第１のトランジスタのソース及びドレインの一方は高電位側電源電位線に電気的に接続され、前記第１のトランジスタのソース及びドレインの他方は前記第２のトランジスタのソース及びドレインの一方に電気的に接続され、
前記第２のトランジスタのソース及びドレインの他方は前記第３のトランジスタのソース及びドレインの一方に電気的に接続され、
前記第３のトランジスタのソース及びドレインの他方は低電位側電源電位線に電気的に接続され、
前記第４のトランジスタのソース及びドレインの一方は高電位側電源電位線に電気的に接続され、前記第４のトランジスタのソース及びドレインの他方は前記第５のトランジスタのソース及びドレインの一方に電気的に接続され、
前記第５のトランジスタのソース及びドレインの他方は前記第６のトランジスタのソース及びドレインの一方に電気的に接続され、
前記第６のトランジスタのソース及びドレインの他方は低電位側電源電位線に電気的に接続され、
前記第２のトランジスタのゲートと前記第３のトランジスタのゲートは、第３の端子に電気的に接続され、
前記第３の端子は、前記第５のトランジスタのソース及びドレインの他方に電気的に接続され、
前記第５のトランジスタのゲートと前記第６のトランジスタのゲートは、第２の端子に電気的に接続され、
前記第２の端子は、前記第２のトランジスタのソース及びドレインの他方に電気的に接続され、
前記第１のトランジスタのゲートと前記第４のトランジスタのゲートは、第１の端子に電気的に接続されており、
前記第１のトランジスタは酸化物半導体層にチャネル形成領域を有するトランジスタであり、
前記第２のトランジスタはｐ型トランジスタであり、
前記第３のトランジスタは酸化物半導体層にチャネル形成領域を有するトランジスタであり、
前記第４のトランジスタは酸化物半導体層にチャネル形成領域を有するトランジスタであり、
前記第５のトランジスタはｐ型トランジスタであり、
前記第６のトランジスタは酸化物半導体層にチャネル形成領域を有するトランジスタであり、
前記第１の端子には、書き込み動作時において、前記第１のトランジスタ及び前記第４のトランジスタをオンにする電位が供給される半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。本明細書において、半導体装置とは、半導体素子自体または半導体素子を含むものをいい、このような半導体素子として、例えば薄膜トランジスタが挙げられる。従って、液晶表示装置なども半導体装置に含まれるものである。
【背景技術】
【０００２】
揮発性メモリの一種として、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）が広く知られている。
【０００３】
一方で、近年、半導体特性を示す金属酸化物（以下、酸化物半導体と呼ぶ。）が注目されている。酸化物半導体は、トランジスタに適用することができる（特許文献１及び特許文献２）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−１２３８６１号公報
【特許文献２】特開２００７−０９６０５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の一態様は、不揮発性メモリが設けられた半導体装置を提供することを課題とする。
【課題を解決するための手段】
【０００６】
本発明の一態様は、一般的なＳＲＡＭと同様の回路構成を有し、該ＳＲＡＭの記憶保持部と電源電位線の間にオフ電流の小さいトランジスタを配することで、記憶保持部からの電荷の漏れが防止される半導体装置（不揮発性メモリ）である。オフ電流の小さいトランジスタとしては、例えば、酸化物半導体層にチャネル形成領域を有するトランジスタを用いればよい。
【０００７】
なお、図面において、酸化物半導体層にチャネル形成領域を有するトランジスタはオフ電流が極めて低いことを表現するために一部を点線で表すこととする。
【発明の効果】
【０００８】
本発明の一態様によれば、不揮発性メモリが設けられた半導体装置を得ることができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の一態様である不揮発性メモリの一例を説明する回路図。
【図２】図１の不揮発性メモリを応用したシフトレジスタの回路図。
【図３】図２のシフトレジスタの動作を説明する図。
【図４】本発明の一態様である不揮発性メモリの一例を説明する回路図。
【図５】図４の不揮発性メモリを応用したシフトレジスタの回路図。
【図６】適用可能なトランジスタの断面概略図。
【図７】図６に示すトランジスタの作製方法を説明する図。
【図８】酸化物材料の結晶構造を説明する図。
【図９】酸化物材料の結晶構造を説明する図。
【図１０】酸化物材料の結晶構造を説明する図。
【図１１】酸化物材料の結晶構造を説明する図。
【図１２】移動度算出のための式を説明する図。
【図１３】ゲート電圧と電界効果移動度の関係を説明する図。
【図１４】ゲート電圧とドレイン電流の関係を説明する図。
【図１５】ゲート電圧とドレイン電流の関係を説明する図。
【図１６】ゲート電圧とドレイン電流の関係を説明する図。
【図１７】トランジスタの特性を説明する図。
【図１８】トランジスタの特性を説明する図。
【図１９】トランジスタの特性を説明する図。
【図２０】トランジスタのオフ電流の温度依存性を説明する図。
【発明を実施するための形態】
【００１０】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００１１】
（実施の形態１）
まず、本発明の一態様である不揮発性メモリの一構成例について説明する。
【００１２】
図１（Ａ）は、本発明の一態様である不揮発性メモリの一構成例を示す。図１（Ａ）に示す不揮発性メモリでは、第１乃至第８のトランジスタを有し、第１乃至第４のトランジスタはこの順に直列に電気的に接続され、第５乃至第８のトランジスタはこの順に直列に電気的に接続され、第１のトランジスタ１０１のソース及びドレインの一方は高電位側電源電位線に電気的に接続され、第４のトランジスタ１０４のソース及びドレインの一方は低電位側電源電位線に電気的に接続され、第５のトランジスタ１０５のソース及びドレインの一方は高電位側電源電位線に電気的に接続され、第８のトランジスタ１０８のソース及びドレインの一方は低電位側電源電位線に電気的に接続され、第１のトランジスタ１０１のゲートと第４のトランジスタ１０４のゲートは、第３の端子１３０に電気的に接続され、第３の端子１３０は、第６のトランジスタ１０６のソース及びドレインの一方と第７のトランジスタ１０７のソース及びドレインの一方の間に電気的に接続され、第５のトランジスタ１０５のゲートと第８のトランジスタ１０８のゲートは、第２の端子１２０に電気的に接続され、第２の端子１２０は、第２のトランジスタ１０２のソース及びドレインの一方と第３のトランジスタ１０３のソース及びドレインの一方の間に電気的に接続され、第２のトランジスタ１０２、第３のトランジスタ１０３、第６のトランジスタ１０６及び第７のトランジスタ１０７のゲートは第１の端子１１０に電気的に接続されている。
【００１３】
換言すると、図１（Ａ）に示す不揮発性メモリでは、第１のトランジスタ１０１のソース及びドレインの一方は高電位側電源電位線に電気的に接続され、第１のトランジスタ１０１のソース及びドレインの他方は第２のトランジスタ１０２のソース及びドレインの一方に電気的に接続され、第２のトランジスタ１０２のソース及びドレインの他方は第３のトランジスタ１０３のソース及びドレインの一方に電気的に接続され、第３のトランジスタ１０３のソース及びドレインの他方は第４のトランジスタ１０４のソース及びドレインの一方に電気的に接続され、第４のトランジスタ１０４のソース及びドレインの他方は低電位側電源電位線に電気的に接続され、第５のトランジスタ１０５のソース及びドレインの一方は高電位側電源電位線に電気的に接続され、第５のトランジスタ１０５のソース及びドレインの他方は第６のトランジスタ１０６のソース及びドレインの一方に電気的に接続され、第６のトランジスタ１０６のソース及びドレインの他方は第７のトランジスタ１０７のソース及びドレインの一方に電気的に接続され、第７のトランジスタ１０７のソース及びドレインの他方は第８のトランジスタ１０８のソース及びドレインの一方に電気的に接続され、第８のトランジスタ１０８のソース及びドレインの他方は低電位側電源電位線に電気的に接続され、第１のトランジスタ１０１のゲートと第４のトランジスタ１０４のゲートは、第３の端子１３０に電気的に接続され、第３の端子１３０は、第６のトランジスタ１０６と第７のトランジスタ１０７の間に電気的に接続され、第５のトランジスタ１０５のゲートと第８のトランジスタ１０８のゲートは、第２の端子１２０に電気的に接続され、第２の端子１２０は、第２のトランジスタ１０２と第３のトランジスタ１０３の間に電気的に接続され、第２のトランジスタ１０２、第３のトランジスタ１０３、第６のトランジスタ１０６及び第７のトランジスタ１０７のゲートは第１の端子１１０に電気的に接続されている。
【００１４】
第１のトランジスタ１０１及び第５のトランジスタ１０５はｐ型トランジスタであり、第４のトランジスタ１０４及び第８のトランジスタ１０８はｎ型トランジスタである。第２のトランジスタ１０２、第３のトランジスタ１０３、第６のトランジスタ１０６及び第７のトランジスタ１０７は、ｎ型トランジスタであり、且つ酸化物半導体層にチャネル形成領域を有するトランジスタである。
【００１５】
なお、図中において、高電位側電源電位線はＶｄｄと表記し、低電位側電源電位線はＶｓｓと表記する（以下、同様）。なお、高電位側電源電位線の電位は、電源から供給される最高の電位であり、低電位側電源電位線の電位は、接地電位であればよい。
【００１６】
次に、図１（Ａ）に示す構成の不揮発性メモリの動作について説明する。図１（Ａ）に示す構成の不揮発性メモリにおいて、第２の端子１２０を低電位として、第５のトランジスタ１０５をオンし、第８のトランジスタ１０８をオフする。このとき、第１の端子１１０を高電位として、第６のトランジスタ１０６及び第７のトランジスタ１０７をオンする。そのため、第３の端子１３０は、第５のトランジスタ１０５及び第６のトランジスタ１０６を介して高電位側電源電位線Ｖｄｄに電気的に接続され、高電位となる。
【００１７】
第３の端子１３０が高電位となるため、第１のトランジスタ１０１はオフし、第４のトランジスタ１０４はオンする。このとき、第１の端子１１０は前記したように高電位であるため、第２のトランジスタ１０２及び第３のトランジスタ１０３はオンしている。そのため、第２の端子１２０は第３のトランジスタ１０３及び第４のトランジスタ１０４を介して低電位側電源電位線Ｖｓｓに電気的に接続され、低電位を維持する。
【００１８】
その後、第１の端子１１０を低電位とすると、第２の端子１２０及び第３の端子１３０は電気的にフローティングになる。そして、第２のトランジスタ１０２、第３のトランジスタ１０３、第６のトランジスタ１０６及び第７のトランジスタ１０７は酸化物半導体層にチャネル形成領域を有するトランジスタであり、オフ電流が小さいため、第２の端子１２０及び第３の端子１３０の電荷は保持される。そのため、不揮発性メモリの電源をオフして高電位側電源電位線を低電位（例えば、Ｖｓｓ）としても、第２の端子１２０及び第３の端子１３０の電位は保持される。従って、再度電源をオンし、且つ第１の端子１１０を高電位にすると、高電位側電源電位線を低電位とする（不揮発性メモリの電源をオフする）前の状態から動作を再開させることができる。
【００１９】
このように、図１（Ａ）に示す不揮発性メモリの電源をオフにするとき、第１の端子１１０の電位を低電位とすると、第２のトランジスタ１０２、第３のトランジスタ１０３、第６のトランジスタ１０６及び第７のトランジスタ１０７がオフする。第２のトランジスタ１０２、第３のトランジスタ１０３、第６のトランジスタ１０６及び第７のトランジスタ１０７としては、酸化物半導体層にチャネル形成領域を有するトランジスタが用いられているため、電荷保持部として機能する部分（図１（Ａ）中に太線で示す箇所）に電荷を保持することができる。そのため、電源をいったんオフにしても、電荷保持部に電荷が保持されるため、不揮発性メモリとして動作させることができる。また、書き込み及び読み出し動作時以外には電源電位線に電力が供給されていなくても（電源がオフしていても）記憶保持が可能なため、消費電力を小さくすることができる。
【００２０】
図１（Ａ）に示す不揮発性メモリは一構成例であり、本発明の不揮発性メモリはこれに限定されない。本発明の一態様である不揮発性メモリの一構成例であって、図１（Ａ）に示すものとは異なる構成例を図１（Ｂ）に示す。
【００２１】
図１（Ｂ）は、本発明の一態様である不揮発性メモリの一構成例を示す。図１（Ｂ）に示す不揮発性メモリでは、図１（Ａ）に示す構成例における第１のトランジスタ１０１と第２のトランジスタ１０２を入れ替え、第３のトランジスタ１０３と第４のトランジスタ１０４を入れ替え、第５のトランジスタ１０５と第６のトランジスタ１０６を入れ替え、第７のトランジスタ１０７と第８のトランジスタ１０８を入れ替えたものである。なお、これらのゲートの接続関係は、図１（Ａ）に示す不揮発性メモリと同じである。
【００２２】
第１のトランジスタ１０１及び第５のトランジスタ１０５はｐ型トランジスタであり、第４のトランジスタ１０４及び第８のトランジスタ１０８はｎ型トランジスタである。第２のトランジスタ１０２、第３のトランジスタ１０３、第６のトランジスタ１０６及び第７のトランジスタ１０７は、ｎ型トランジスタであり、且つ酸化物半導体層にチャネル形成領域を有するトランジスタである。
【００２３】
図１（Ｂ）に示す不揮発性メモリをオフにする（高電位電源電位線Ｖｄｄを低電位とする）とき、第１の端子１１０の電位を低電位とすると、第２のトランジスタ１０２、第３のトランジスタ１０３、第６のトランジスタ１０６及び第７のトランジスタ１０７がオフする。第２のトランジスタ１０２、第３のトランジスタ１０３、第６のトランジスタ１０６及び第７のトランジスタ１０７としては、酸化物半導体層にチャネル形成領域を有するトランジスタが用いられているため、オフ電流が小さく、電荷保持部として機能する部分（図１（Ｂ）中に太線で示す箇所。なお、太線の点線で示す箇所にも電荷の一部が保持されている。）に電荷を保持することができる。そのため、電源をいったんオフにしても、電荷保持部に電荷が保持されるため、不揮発性メモリとして動作させることができる。また、書き込み及び読み出し動作時以外には電源電位線に電力が供給されていなくても（電源がオフしていても）記憶保持が可能なため、消費電力を小さくすることができる。
【００２４】
図１（Ａ）及び（Ｂ）に示す不揮発性メモリでは、シフトレジスタに適用することができる。図２には、図１（Ａ）に示す不揮発性メモリを複数設けて構成されたシフトレジスタの回路構成を示す。なお、点線の矩形領域が図１（Ａ）に示す不揮発性メモリに相当する。そして、図３は、図２に示すシフトレジスタの動作を説明するタイミングチャートである。
【００２５】
なお、図１（Ｂ）に示す不揮発性メモリを複数設けてシフトレジスタを構成することも可能である。
【００２６】
なお、図２において、ＣＬＫはクロック信号が入力される配線であり、ｉＣＬＫは、前記クロック信号が反転された信号が入力される配線であり、Ｄはデータ入力信号線である。
【００２７】
図２において、点線で丸く囲まれたトランジスタのすべてを、酸化物半導体層にチャネル形成領域を有するトランジスタとすればよい。そして、ゲートにクロック信号ＣＬＫが入力されるトランジスタ及びゲートに前記クロック信号が反転された信号ｉＣＬＫが入力されるトランジスタも、酸化物半導体層にチャネル形成領域を有するトランジスタとすることが好ましい。
【００２８】
図３において、時刻ｔ１で電源をオフすると高電位電源電位線Ｖｄｄが低電位となり、電源をオフしても電位は保持されることになる。また、図３において、時刻ｔ１の直前で制御信号線φを低電位にする。その後、高電位電源電位線Ｖｄｄを低電位とすると、電源をオフしても電位は保持される。そのため、時刻ｔ２の直後に再度高電位電源電位線Ｖｄｄを高電位として、その後制御信号線φを高電位とすることで、電源をオフする前の状態から動作を再開させることができる。
【００２９】
ところで、本発明の一態様である不揮発性メモリの構成は、図１（Ａ）及び（Ｂ）に示すものに限定されない。例えば、図１（Ａ）に示す構成において、第３のトランジスタ１０３が第４のトランジスタ１０４を兼ねていてもよい。
【００３０】
図４（Ａ）は、本発明の一態様である不揮発性メモリの一構成例を示す。図４（Ａ）に示す不揮発性メモリでは、第１のトランジスタ１０１のソース及びドレインの一方は高電位側電源電位線に電気的に接続され、第１のトランジスタ１０１のソース及びドレインの他方は第２のトランジスタ１０２のソース及びドレインの一方に電気的に接続され、第２のトランジスタ１０２のソース及びドレインの他方は第３のトランジスタ１０３のソース及びドレインの一方に電気的に接続され、第３のトランジスタ１０３のソース及びドレインの他方は低電位側電源電位線に電気的に接続され、第５のトランジスタ１０５のソース及びドレインの一方は高電位側電源電位線に電気的に接続され、第５のトランジスタ１０５のソース及びドレインの他方は第６のトランジスタ１０６のソース及びドレインの一方に電気的に接続され、第６のトランジスタ１０６のソース及びドレインの他方は第７のトランジスタ１０７のソース及びドレインの一方に電気的に接続され、第７のトランジスタ１０７のソース及びドレインの他方は低電位側電源電位線に電気的に接続され、第１のトランジスタ１０１のゲートと第３のトランジスタ１０３のゲートは、第３の端子１３０に電気的に接続され、第３の端子１３０は、第６のトランジスタ１０６のソース及びドレインの他方と第７のトランジスタ１０７のソース及びドレインの一方の間に電気的に接続され、第５のトランジスタ１０５のゲートと第７のトランジスタ１０７のゲートは、第２の端子１２０に電気的に接続され、第２の端子１２０は、第２のトランジスタ１０２のソース及びドレインの他方と第３のトランジスタ１０３のソース及びドレインの一方の間に電気的に接続され、第２のトランジスタ１０２及び第６のトランジスタ１０６のゲートは第１の端子１１０に電気的に接続されている。
【００３１】
第１のトランジスタ１０１及び第５のトランジスタ１０５はｐ型トランジスタであり、第２のトランジスタ１０２、第３のトランジスタ１０３、第６のトランジスタ１０６及び第７のトランジスタ１０７は、ｎ型トランジスタであり、且つ酸化物半導体層にチャネル形成領域を有するトランジスタである。
【００３２】
または、図４（Ａ）に示す構成に代えて図４（Ｂ）に示す構成としてもよい。図４（Ｂ）に示す不揮発性メモリでは、第２のトランジスタ１０２のソース及びドレインの一方は高電位側電源電位線に電気的に接続され、第２のトランジスタ１０２のソース及びドレインの他方は第１のトランジスタ１０１のソース及びドレインの一方に電気的に接続され、第１のトランジスタ１０１のソース及びドレインの他方は第３のトランジスタ１０３のソース及びドレインの一方に電気的に接続され、第３のトランジスタ１０３のソース及びドレインの他方は低電位側電源電位線に電気的に接続され、第６のトランジスタ１０６のソース及びドレインの一方は高電位側電源電位線に電気的に接続され、第６のトランジスタ１０６のソース及びドレインの他方は第５のトランジスタ１０５のソース及びドレインの一方に電気的に接続され、第５のトランジスタ１０５のソース及びドレインの他方は第７のトランジスタ１０７のソース及びドレインの一方に電気的に接続され、第７のトランジスタ１０７のソース及びドレインの他方は低電位側電源電位線に電気的に接続され、第１のトランジスタ１０１のゲートと第３のトランジスタ１０３のゲートは、第３の端子１３０に電気的に接続され、第３の端子１３０は、第５のトランジスタ１０５のソース及びドレインの他方と第７のトランジスタ１０７のソース及びドレインの一方の間に電気的に接続され、第５のトランジスタ１０５のゲートと第７のトランジスタ１０７のゲートは、第２の端子１２０に電気的に接続され、第２の端子１２０は、第１のトランジスタ１０１のソース及びドレインの他方と第３のトランジスタ１０３のソース及びドレインの一方の間に電気的に接続され、第２のトランジスタ１０２及び第６のトランジスタ１０６のゲートは第１の端子１１０に電気的に接続されている。
【００３３】
図４（Ａ）及び（Ｂ）に示す構成とすることで、図１（Ａ）及び（Ｂ）に示す構成よりも素子の数を少なくすることができるため好ましい。
【００３４】
図４（Ａ）及び（Ｂ）に示す不揮発性メモリは、シフトレジスタに適用することができる。図５には、図４（Ａ）に示す不揮発性メモリを複数設けて構成されたシフトレジスタの回路構成を示す。なお、点線の矩形領域が図４（Ａ）に示す不揮発性メモリに相当する。図５に示すシフトレジスタの動作は図２と同様であるため、ここでは説明を省略する。なお、図４（Ｂ）に示す不揮発性メモリを複数設けてシフトレジスタを構成することも可能である。
【００３５】
なお、図５においても、点線で丸く囲まれたトランジスタのすべてを、酸化物半導体層にチャネル形成領域を有するトランジスタとすればよい。そして、ゲートにクロック信号ＣＬＫが入力されるトランジスタ及び前記クロック信号が反転された信号ｉＣＬＫが入力されるトランジスタも、酸化物半導体層にチャネル形成領域を有するトランジスタとしてもよい。
【００３６】
以上、本発明の一態様である不揮発性メモリについて説明した。なお、不揮発性メモリに設けられるｐ型トランジスタ及びｎ型トランジスタは特定の構成のものに限定されず、様々な構成のものを用いることができる。従って、ｐ型トランジスタ及びｎ型トランジスタは、多結晶シリコンにより構成されるトランジスタであってもよいし、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板に設けられるトランジスタであってもよい。
【００３７】
次に、前記不揮発性メモリに適用できるトランジスタについて説明する。酸化物半導体層にチャネル形成領域を有するトランジスタとしては、半導体特性を示す金属酸化物により設けられたトランジスタが挙げられる。酸化物半導体層にチャネル形成領域を有するトランジスタ以外のトランジスタとしては、半導体基板に設けられたトランジスタが挙げられる。
【００３８】
図６は、不揮発性メモリに適用できるトランジスタの断面構造の概略の一例を示す図である。図６に示す不揮発性メモリは、半導体基板に設けられたトランジスタ上に、酸化物半導体層にチャネル形成領域を有するトランジスタが形成されている。半導体基板に設けられたトランジスタは、ｐ型トランジスタとｎ型トランジスタの双方を含む。
【００３９】
例えば、図１（Ａ）における第１のトランジスタ１０１及び第５のトランジスタ１０５は、半導体基板に設けられたｐ型トランジスタにより構成すればよい。例えば、図１（Ａ）における第４のトランジスタ１０４及び第８のトランジスタ１０８は、半導体基板に設けられたｎ型トランジスタにより構成すればよい。例えば、図１（Ａ）における第２のトランジスタ１０２、第３のトランジスタ１０３、第６のトランジスタ１０６及び第７のトランジスタ１０７は、酸化物半導体層にチャネル形成領域を有するトランジスタにより構成すればよい。
【００４０】
半導体基板に設けられたｐ型トランジスタ及びｎ型トランジスタは、一般的な方法により形成すればよい。半導体基板に設けられたｐ型トランジスタ及び半導体基板に設けられたｎ型トランジスタを形成した後に、これらの上に酸化物半導体層にチャネル形成領域を有するトランジスタを形成する。すなわち、ｐ型トランジスタ及びｎ型トランジスタが設けられた半導体基板２００を被形成基板として、該基板上に酸化物半導体層にチャネル形成領域を有するトランジスタを形成する。
【００４１】
なお、ｐ型トランジスタ及びｎ型トランジスタが設けられた半導体基板２００は、ソース領域及びドレイン領域として機能する高濃度不純物領域２０１、低濃度不純物領域２０２、ゲート絶縁膜２０３、ゲート電極２０４、層間絶縁膜２０５を有する（図６）。
【００４２】
酸化物半導体層にチャネル形成領域を有するトランジスタ２１０は、ｐ型トランジスタ及びｎ型トランジスタが設けられた半導体基板２００上に設けられた酸化物半導体層２１１と、酸化物半導体層２１１に接して離間して設けられたソース電極２１２ａ及びドレイン電極２１２ｂと、酸化物半導体層２１１の少なくともチャネル形成領域上に設けられたゲート絶縁膜２１３と、酸化物半導体層２１１に重畳してゲート絶縁膜２１３上に設けられたゲート電極２１４と、を有する（図７（Ｄ））。
【００４３】
層間絶縁膜２０５は、酸化物半導体層２１１の下地絶縁膜としても機能する。
【００４４】
層間絶縁膜２０５は、少なくとも表面に酸素を含み、酸素の一部が加熱処理により脱離する絶縁性酸化物により形成するとよい。酸素の一部が加熱処理により脱離する絶縁性酸化物としては、化学量論比よりも多くの酸素を含むものを用いることが好ましい。これは、該加熱処理により、層間絶縁膜２０５に接する酸化物半導体膜に酸素を拡散させることができるためである。
【００４５】
化学量論比よりも多くの酸素を含む絶縁性酸化物として、例えば、ＳｉＯｘにおいてｘ＞２である酸化シリコンが挙げられる。ただし、これに限定されず、層間絶縁膜２０５は、、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化ハフニウムまたは酸化イットリウムなどで形成してもよい。
【００４６】
なお、層間絶縁膜２０５は、複数の膜が積層されて形成されていてもよい。層間絶縁膜２０５は、例えば、窒化シリコン膜上に酸化シリコン膜が設けられた積層構造であってもよい。
【００４７】
ところで、化学量論比よりも多くの酸素を含む絶縁性酸化物では、酸素の一部が加熱処理により脱離しやすい。酸素の一部が加熱処理により脱離しやすいときのＴＤＳ分析による酸素の脱離量（酸素原子に換算した値）は、１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０２０ａｔｏｍｓ／ｃｍ３以上、より好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上であるとよい。
【００４８】
ここで、ＴＤＳ分析の方法について説明する。ＴＤＳ分析における気体の脱離量は、イオン強度の時間積分値に比例する。このため、酸化物におけるイオン強度の時間積分値と標準試料の基準値から、気体の脱離量を計算することができる。標準試料の基準値は、ある特定の原子を含む試料（標準試料）におけるイオン強度の時間積分値に対する原子密度の割合である。
【００４９】
例えば、所定の密度の水素を含むシリコンウェハ（標準試料）のイオン強度と酸化物のイオン強度から、酸化物の酸素分子（Ｏ２）の脱離量（ＮＯ２）は、ＮＯ２＝ＮＨ２／ＳＨ２×ＳＯ２×αで求めることができる。
【００５０】
ＮＨ２は、標準試料から脱離した水素分子（Ｈ２）を密度に換算した値である。ＳＨ２は、標準試料の水素分子（Ｈ２）のイオン強度の時間積分値である。すなわち、ＮＨ２／ＳＨ２を標準試料の基準値とする。ＳＯ２は、酸化物の酸素分子（Ｏ２）のイオン強度の時間積分値である。αは、イオン強度に影響する係数である。前記式の詳細に関しては、特開平０６−２７５６９７号公報を参照されたい。
【００５１】
なお、ＴＤＳ分析による酸素の脱離量（酸素原子に換算した値）は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ａｔｏｍｓ／ｃｍ３の水素原子を含むシリコンウェハを用いて測定した場合の値を示している。
【００５２】
なお、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、前記係数αは酸素分子のイオン化率を含んでいるため、酸素分子の放出量を評価することで、酸素原子の放出量についても算出することができる。
【００５３】
なお、ＮＯ２は酸素分子（Ｏ２）の脱離量である。そのため、酸素原子で換算した酸素の脱離量は、酸素分子（Ｏ２）の脱離量の２倍である。
【００５４】
層間絶縁膜２０５は、スパッタリング法またはＣＶＤ法などにより形成すればよいが、好ましくはスパッタリング法を用いる。層間絶縁膜２０５として、酸化シリコン膜を形成する場合には、ターゲットとして石英（好ましくは合成石英）ターゲット、スパッタリングガスとしてアルゴンガスを用いればよい。または、ターゲットとしてシリコンターゲット、スパッタリングガスとして酸素を含むガスを用いてもよい。なお、酸素を含むガスとしては、アルゴンガスと酸素ガスの混合ガスでもよいし、酸素ガスのみであってもよい。
【００５５】
層間絶縁膜２０５を形成した後、酸化物半導体層２１１となる酸化物半導体膜を形成する前に第１の加熱処理を行う。第１の加熱処理は、層間絶縁膜２０５中に含まれる水及び水素を除去するための工程である。第１の加熱処理の温度は、４００℃以上ｐ型トランジスタ及びｎ型トランジスタが設けられた半導体基板２００の変質または変形する温度未満とするとよく、好ましくは４００℃以上７５０℃以下、後に行う第２の加熱処理よりも低い温度とすればよい。
【００５６】
そして、酸化物半導体膜を形成した後、第２の加熱処理を行う。第２の加熱処理は、層間絶縁膜２０５を酸素の供給源として酸化物半導体膜に酸素を供給する工程である。ただし、第２の加熱処理を行うタイミングはこれに限定されず、酸化物半導体膜を加工して酸化物半導体層２１１を形成した後に行ってもよい。
【００５７】
なお、第２の加熱処理においては、窒素ガス、またはヘリウム、ネオン若しくはアルゴンなどの希ガスに、水素、水、水酸基または水素化物などが含まれないことが好ましい。または、加熱処理装置に導入する窒素ガス、またはヘリウム、ネオン、アルゴンなどの希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【００５８】
また、第２の加熱処理の条件、または酸化物半導体膜若しくは酸化物半導体層２１１の材料によっては、酸化物半導体膜若しくは酸化物半導体層２１１が結晶化し、微結晶層または多結晶層となる場合もある。例えば、結晶化率が９０％以上、または８０％以上の微結晶の酸化物半導体層となる場合もある。また、第２の加熱処理の条件、または酸化物半導体層の材料によっては、結晶成分を含まない非晶質の酸化物半導体層となる場合もある。また、非晶質の酸化物半導体層の中に微結晶部（粒径１ｎｍ以上２０ｎｍ以下（代表的には２ｎｍ以上４ｎｍ以下））が混在する酸化物半導体層となる場合もある。
【００５９】
なお、第２の加熱処理に際して層間絶縁膜２０５は、酸素の供給源となる。しかし、第１の加熱処理において酸素が脱離してしまわぬよう、層間絶縁膜２０５は、酸素供給源となる層と該酸素供給源となる層を保護する層の積層であることが好ましい。このとき、酸素供給源となる層は酸化シリコンにより形成し、該酸素供給源となる層を保護する層は酸化アルミニウムにより形成することが好ましい。
【００６０】
なお、酸化物半導体膜の被形成面である層間絶縁膜２０５の平均面荒さ（Ｒａ）は０．１ｎｍ以上０．５ｎｍ未満であることが好ましい。酸化物半導体膜が結晶性である場合に結晶方位を揃えることができるためである。
【００６１】
なお、ここで、平均面粗さ（Ｒａ）とは、ＪＩＳＢ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている中心線平均粗さ（Ｒａ）を、測定面に対して適用できるよう三次元に拡張したものをいう。平均面粗さ（Ｒａ）は、基準面から指定面までの偏差の絶対値を平均した値で表現される。
【００６２】
ここで、中心線平均粗さ（Ｒａ）は、粗さ曲線からその中心線の方向に測定長さＬの部分を抜き取り、この抜き取り部の中心線の方向をＸ軸、縦倍率の方向（Ｘ軸に垂直な方向）をＹ軸とし、粗さ曲線をＹ＝Ｆ（Ｘ）で表すとき、次の式（１）で与えられる。
【００６３】
【数１】
0005946683.tif 000002
【００６４】
そして、平均面粗さ（Ｒａ）は、測定データの示す面である測定面をＺ＝Ｆ（Ｘ，Ｙ）で表すとき、基準面から指定面までの偏差の絶対値を平均した値で表現され、次の式（２）で与えられる。
【００６５】
【数２】
0005946683.tif 000003
【００６６】
ここで、指定面とは、粗さ計測の対象となる面であり、座標（Ｘ１，Ｙ１）（Ｘ１，Ｙ２）（Ｘ２，Ｙ１）（Ｘ２，Ｙ２）で表される４点により囲まれる長方形の領域とし、指定面が理想的にフラットであるとしたときの面積をＳ０とする。
【００６７】
また、基準面とは、指定面の平均の高さにおける、ＸＹ平面と平行な面のことである。つまり、指定面の高さの平均値をＺ０とするとき、基準面の高さもＺ０で表される。
【００６８】
このように、層間絶縁膜２０５の平均面粗さを０．１ｎｍ以上０．５ｎｍ未満とするためには、化学的機械的研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）処理を行えばよい。ＣＭＰ処理は、酸化物半導体膜の形成前に行えばよいが、第１の加熱処理の前に行うことが好ましい。
【００６９】
ここで、ＣＭＰ処理は、一回以上行えばよい。複数回に分けてＣＭＰ処理を行う場合には、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行うことが好ましい。
【００７０】
また、層間絶縁膜２０５を平坦化させるためには、ＣＭＰ処理に代えてドライエッチングなどを行ってもよい。ここで、エッチングガスとしては、塩素、塩化ボロン、塩化シリコンまたは四塩化炭素などの塩素系ガス、四フッ化炭素、フッ化硫黄またはフッ化窒素などのフッ素系ガスなどを用いればよい。
【００７１】
また、層間絶縁膜２０５を平坦化させるためには、ＣＭＰ処理に代えてプラズマ処理などを行ってもよい。ここで、プラズマ処理には希ガスを用いればよい。このプラズマ処理により、被処理面に不活性ガスのイオンが照射され、スパッタリング効果により被処理面の微細な凹凸が平坦化される。このようなプラズマ処理は逆スパッタとも呼ばれる。
【００７２】
なお、層間絶縁膜２０５を平坦化するためには、前記処理の一種以上を適用すればよい。例えば、逆スパッタのみを行ってもよいし、ＣＭＰ処理を行った後にドライエッチングを行ってもよい。ただし、酸化物半導体膜の被形成面である層間絶縁膜２０５に水を混入させないためには、ドライエッチングまたは逆スパッタを用いることが好ましい。特に、第２の加熱処理を行った後に平坦化処理を行う場合にはドライエッチングまたは逆スパッタを用いることが好ましい。
【００７３】
酸化物半導体層２１１は、例えば、酸化物半導体膜を形成し、該酸化物半導体膜上にエッチングマスクを形成してエッチングを行うことで選択的に形成すればよい。または、インクジェット法などを用いてもよい。
【００７４】
酸化物半導体膜は、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系金属酸化物、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物、Ａｌ−Ｇａ−Ｚｎ−Ｏ系金属酸化物若しくはＳｎ−Ａｌ−Ｚｎ−Ｏ系金属酸化物、または二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系金属酸化物、Ｓｎ−Ｚｎ−Ｏ系金属酸化物、Ａｌ−Ｚｎ−Ｏ系金属酸化物、Ｚｎ−Ｍｇ−Ｏ系金属酸化物、Ｓｎ−Ｍｇ−Ｏ系金属酸化物、Ｉｎ−Ｍｇ−Ｏ系金属酸化物若しくはＩｎ−Ｇａ−Ｏ系金属酸化物などを用いて形成されていればよい。または、Ｉｎ−Ｏ系金属酸化物、Ｓｎ−Ｏ系金属酸化物、Ｚｎ−Ｏ系金属酸化物などの一元系金属酸化物を用いて形成されていてもよい。なお、「ｎ元系金属酸化物」はｎ種類の金属酸化物で構成されるものである。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物という意味であり、その組成比は特に問わない。また、ＩｎとＧａとＺｎ以外の元素が含まれていてもよい。
【００７５】
なお、前記金属酸化物には、これらの化学量論比に対し、酸素を過剰に含ませることが好ましい。酸素を過剰に含ませると、形成される酸化物半導体膜の酸素欠損によるキャリアの生成を抑制することができる。
【００７６】
なお、一例として、酸化物半導体膜をＩｎ−Ｚｎ−Ｏ系金属酸化物により形成する場合には、ターゲットの組成を原子数比で、Ｉｎ／Ｚｎ＝０．５〜５０、好ましくはＩｎ／Ｚｎ＝１〜２０、さらに好ましくはＩｎ／Ｚｎ＝１．５〜１５とする。Ｚｎの原子数比を好ましい前記範囲とすることで、電界効果移動度を向上させることができる。ここで、酸素を過剰に含ませるために、化合物の原子数比Ｉｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚを、Ｚ＞１．５Ｘ＋Ｙとすることが好ましい。
【００７７】
なお、酸化物半導体膜に適用することができる金属酸化物は、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、更に好ましくは３ｅＶ以上であるとよい。このように、バンドギャップの広い金属酸化物を用いると、トランジスタのオフ電流を低減することができる。
【００７８】
なお、酸化物半導体膜には、水素が含まれる。この水素は、水素原子の他、水素分子、水、水酸基、またはその他の水素化物として含まれる場合もある。酸化物半導体膜に含まれる水素は、極力少ないことが好ましい。
【００７９】
なお、酸化物半導体膜のアルカリ金属及びアルカリ土類金属は少なくすることが好ましく、これらの濃度は、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、更に好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下とする。アルカリ金属及びアルカリ土類金属は、酸化物半導体と結合するとキャリアを生成することがあり、トランジスタのオフ電流を増大させる原因となるからである。
【００８０】
なお、酸化物半導体膜の形成方法及び厚さは特に限定されず、作製するトランジスタのサイズなどに応じて決めればよい。酸化物半導体膜の形成方法としては、例えば、スパッタリング法、塗布法、印刷法またはパルスレーザー蒸着法などが挙げられる。酸化物半導体膜の厚さは、３ｎｍ以上５０ｎｍ以下とすればよい。
【００８１】
ここでは、好ましい一例として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物ターゲットを用いたスパッタリング法により酸化物半導体膜を形成する。ここで、スパッタリングガスとしては、希ガス（例えばアルゴン）、酸素ガスまたは希ガスと酸素ガスの混合ガスを用いればよい。
【００８２】
なお、酸化物半導体膜を形成する際に用いるスパッタリングガスとしては、水素、水、水酸基または水素化物などが除去された高純度ガスを用いることが好ましい。スパッタリングガスを高純度ガスとするためには、処理室の内壁などに付着したガスを除去し、酸化物半導体膜を形成する前にｐ型トランジスタ及びｎ型トランジスタが設けられた半導体基板２００を加熱処理すればよい。また、処理室に導入するスパッタリングガスを高純度ガスとしてもよく、このとき、アルゴンガスの純度は９Ｎ（９９．９９９９９９９％）以上とし、露点を−１２１℃とし、水を０．１ｐｐｂとし、水素を０．５ｐｐｂとすればよい。酸素ガスの純度は８Ｎ（９９．９９９９９９％）以上とし、露点を−１１２℃とし、水を１ｐｐｂとし、水素を１ｐｐｂとすればよい。また、ｐ型トランジスタ及びｎ型トランジスタが設けられた半導体基板２００を高温に保持した状態で酸化物半導体膜を形成すると酸化物半導体膜に含まれる不純物濃度を低減することができる。ここで、ｐ型トランジスタ及びｎ型トランジスタが設けられた半導体基板２００の温度は、１００℃以上６００℃以下、好ましくは２００℃以上４００℃以下とすればよい。
【００８３】
なお、酸化物半導体膜は、非晶質構造であってもよいし、結晶構造を有していてもよい。酸化物半導体膜が結晶構造を有する場合には、ｃ軸方向に配向した結晶性の（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ：ＣＡＡＣ）酸化物半導体膜とすることが好ましい。酸化物半導体膜をＣＡＡＣ酸化物半導体膜とすることで、トランジスタの信頼性を高めることができる。
【００８４】
なお、ＣＡＡＣ酸化物半導体膜とは、結晶がｃ軸配向し、且つａｂ面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、ｃ軸においては、金属原子が層状に配列し、または金属原子と酸素原子が層状に配列し、ａｂ面（あるいは表面または界面）においては、ａ軸またはｂ軸の向きが異なる（ｃ軸を中心に回転した）結晶を含む酸化物半導体膜をいう。
【００８５】
なお、広義には、ＣＡＡＣ酸化物半導体膜とは、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形若しくは六角形、または正三角形若しくは正六角形の原子配列を有し、且つｃ軸に垂直な方向から見て、金属原子が層状に配列した相、または金属原子と酸素原子が層状に配列した相を含む酸化物半導体膜をいう。
【００８６】
なお、ＣＡＡＣ酸化物半導体膜は単結晶ではないが、非晶質のみから形成されているものでもない。また、ＣＡＡＣ酸化物半導体膜は結晶化した部分（結晶部分）を含むが、一つの結晶部分と他の結晶部分の境界を明確に判別できなくてもよい。
【００８７】
また、ＣＡＡＣ酸化物半導体膜に酸素が含まれる場合、酸素の一部が窒素で置換されていてもよい。また、ＣＡＡＣ酸化物半導体膜を構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣ酸化物半導体膜を支持する基板面またはＣＡＡＣ酸化物半導体膜の表面、膜面若しくは界面などに垂直な方向）に揃えられていてもよい。または、ＣＡＡＣ酸化物半導体膜を構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、基板面、表面、膜面若しくは界面などに垂直な方向）であってもよい。
【００８８】
なお、ＣＡＡＣ酸化物半導体膜は、その組成などに応じて、導体であってもよいし、半導体であってもよいし、絶縁体であってもよい。また、ＣＡＡＣ酸化物半導体膜は、その組成などに応じて、可視光に対して透明であってもよいし、不透明であってもよい。
【００８９】
このようなＣＡＡＣ酸化物半導体膜の例として、膜状に形成され、膜表面、基板面、または界面に垂直な方向から観察すると三角形または六角形の原子配列が確認され、且つその膜の断面に金属原子または金属原子と酸素原子（あるいは窒素原子）の層状配列が観察される材料などを挙げることができる。
【００９０】
このようなＣＡＡＣ酸化物半導体膜の結晶構造について詳細に説明する。なお、以下の説明では、原則として、図８、図９（Ａ）及び図９（Ｂ）は上方向をｃ軸方向とし、ｃ軸方向と垂直な面をａｂ面とする。なお、単に上半分、下半分と表記する場合、ａｂ面を境にした場合の上半分、下半分をいう。また、図８において、丸で囲まれたＯは４配位のＯを示し、二重丸で囲まれたＯは３配位のＯを示す。
【００９１】
図８（Ａ）には、１個の６配位の金属原子Ｍ＿１と、金属原子Ｍ＿１に近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。このような金属原子１個に対して、近接の酸素原子のみ示した構造を、ここではサブユニットと呼ぶ。図８（Ａ）の構造は、八面体構造を採るが、簡単のため平面構造で示している。なお、図８（Ａ）の上半分及び下半分にはそれぞれ３個ずつ４配位のＯがある。
【００９２】
図８（Ｂ）は、１個の５配位の金属原子Ｍ＿２と、金属原子Ｍ＿２に近接の３個の３配位の酸素原子（以下３配位のＯ）と、近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図８（Ｂ）の上半分及び下半分にはそれぞれ１個ずつ４配位のＯがある。
【００９３】
図８（Ｃ）は、１個の４配位の金属原子Ｍ＿３と、金属原子Ｍ＿３に近接の４個の４配位のＯと、を有する構造を示す。図８（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。
【００９４】
これらの配位数を有する金属原子は、４配位のＯを介して結合する。具体的には、４配位のＯが足して４個のときに結合する。例えば、６配位の金属原子Ｍ＿１が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子Ｍ＿２の上半分の４配位のＯ、５配位の金属原子Ｍ＿２の下半分の４配位のＯまたは４配位の金属原子Ｍ＿３の上半分の４配位のＯのいずれかと結合することになる。
【００９５】
また、このほかにも、層構造の合計の電荷が０となるようにサブユニット同士が結合して１グループを構成する。
【００９６】
図９（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する１グループのモデル図を示す。金属原子１個に対して、近接の酸素原子のみを示した構造を、ここではサブユニットと呼び、そのサブユニットのいくつかの集合体を１グループと呼び、図９（Ｂ）に示す複数のグループからなる１周期分をユニットと呼ぶ。なお、図９（Ｃ）は、図９（Ｂ）の層構造を膜表面、基板面または界面に垂直な方向から観察した場合の原子配列を示す。
【００９７】
図９（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎ原子の上半分及び下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図９（Ａ）において、Ｉｎ原子の上半分及び下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図９（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎ原子と、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎ原子とを示している。
【００９８】
図９（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する１グループは、上から順に４配位のＯが３個ずつ上半分及び下半分にあるＳｎ原子が、４配位のＯが１個ずつ上半分及び下半分にあるＩｎ原子と結合し、そのＩｎ原子が、上半分に３個の４配位のＯがあるＺｎ原子と結合し、そのＺｎ原子の下半分の１個の４配位のＯを介してＺｎ原子が、４配位のＯが３個ずつ上半分及び下半分にあるＩｎ原子と結合し、そのＩｎ原子が、上半分に１個の４配位のＯがあるＺｎ原子と結合し、そのＺｎ原子の下半分の３個の４配位のＯを介してＺｎ原子と結合し、そのＺｎ原子の下半分の１個の４配位のＯを介してＳｎ原子が結合している構成である。この１グループを複数結合して１周期分である１ユニットを構成する。
【００９９】
ここで、３配位のＯ及び４配位のＯでは、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎからなるサブユニットは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図９（Ａ）に示すように、Ｚｎのサブユニットが二つ結合した構造が挙げられる。例えば、Ｓｎからなるサブユニットが１個に対し、Ｚｎのサブユニットが二つ結合した構造が１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
【０１００】
また、Ｉｎは５配位及び６配位のいずれもとることができるものとする。図９（Ｂ）に示した１周期分を繰り返す構造とすることで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）の組成式で表すことができる。
【０１０１】
また、このほかにも、前記例示した四元系金属の酸化物、三元系金属の酸化物、二元系金属の酸化物、一元系金属の酸化物を用いた場合も同様である。
【０１０２】
図１０（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する一例として、第１グループのモデル図を示す。
【０１０３】
図１０（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する第１グループは、上から順に４配位のＯが３個ずつ上半分及び下半分にあるＩｎ原子が、４配位のＯが１個ずつ上半分及び下半分にあるＺｎ原子と結合し、そのＺｎ原子が、上半分に３個の４配位のＯがあるＧａ原子と結合し、そのＧａ原子の下半分の１個の４配位のＯを介してＧａ原子が、４配位のＯが３個ずつ上半分及び下半分にあるＩｎ原子と結合している構成である。この第１グループを複数、ここでは３つ結合して１周期分である１ユニットを構成する。
【０１０４】
図１０（Ｂ）に複数の第１グループからなる１周期分の構造を示す。なお、図１０（Ｃ）は、図１０（Ｂ）の層構造を膜表面、基板面、または界面に垂直な方向から観察した場合の原子配列を示している。
【０１０５】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成するグループは、図１０（Ａ）に示した第１グループに限定されず、他のサブユニットの組み合わせを取りうる。例えば、他のＩｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する第２グループを図１１（Ａ）に示し、図１１（Ｂ）に複数の第２グループからなる１周期分の構造を示す。なお、図１１（Ｃ）は、図１１（Ｂ）の層構造を膜表面、基板面、または界面に垂直な方向から観察した場合の原子配列を示している。
【０１０６】
図１１（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する他の一例として、第２グループのモデル図を示す。
【０１０７】
図１１（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する第２グループは、上から順に４配位のＯが３個ずつ上半分及び下半分にあるＩｎ原子が、４配位のＯが１個上半分にあるＧａ原子と結合し、そのＧａ原子が、そのＧａ原子の下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分及び下半分にあるＺｎ原子と結合し、そのＺｎ原子の下半分の１個の４配位のＯを介してＺｎ原子が、４配位のＯが３個ずつ上半分及び下半分にあるＩｎ原子と結合している構成である。この第２グループを複数、ここでは３つ結合して１周期分である１ユニットを構成する。
【０１０８】
Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、Ｚｎ及びＧａからなるサブユニットは、電荷が０となる。そのため、これらの組み合わせであれば層構造の合計の電荷は常に０となる。
【０１０９】
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成するグループは、図１０及び図１１に示した第１グループ及び第２グループに限定されず、グループを構成する原子は、さまざまな原子の組み合わせを採りうる。例えば、図１０及び図１１に示したようにｃ軸配向し、かつａｂ面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、ｃ軸においては、金属原子が層状または金属原子と酸素原子とが層状に配列していればよい。また、１ユニットは３つの第１グループのみまたは３つの第２グループのみでの構成に限定されず、さまざまな組み合わせを採りうる。
【０１１０】
上記説明したようなＣＡＡＣ酸化物半導体膜を用いるとトランジスタの電界効果移動度を３０ｃｍ２／Ｖｓ以上とすることも可能である。
【０１１１】
ここで、ＣＡＡＣ酸化物半導体膜の形成方法について説明する。
【０１１２】
まず、酸化物半導体膜をスパッタリング法、分子線エピタキシー法、原子層堆積法またはパルスレーザー蒸着法によって形成する。なお、ｐ型トランジスタ及びｎ型トランジスタが設けられた半導体基板２００を高温に保持しつつ酸化物半導体膜の形成を行うことで、非晶質部分よりも結晶部分の占める割合を大きくすることができる。このとき、ｐ型トランジスタ及びｎ型トランジスタが設けられた半導体基板２００の温度は、例えば、１５０℃以上４５０℃以下とすればよく、好ましくは２００℃以上３５０℃以下とする。
【０１１３】
ここで、形成された酸化物半導体膜に対して加熱処理を行ってもよい。この加熱処理によって、非晶質部分よりも結晶部分の占める割合を大きくすることができる。この加熱処理時のｐ型トランジスタ及びｎ型トランジスタが設けられた半導体基板２００の温度は、例えば、２００℃以上ｐ型トランジスタ及びｎ型トランジスタが設けられた半導体基板２００自体が変質または変形しない程度の温度未満とすればよく、好ましくは２５０℃以上４５０℃以下とすればよい。この加熱処理の時間は３分以上とすればよく、２４時間以下とすることが好ましい。この加熱処理の時間を長くすると非晶質部分よりも結晶部分の占める割合を大きくすることができるが、生産性の低下を招くことになるからである。なお、この加熱処理は、酸化性雰囲気または不活性雰囲気で行えばよいが、これらに限定されるものではない。また、この加熱処理は減圧下で行われてもよい。
【０１１４】
酸化性雰囲気は、酸化性ガスを含む雰囲気である。酸化性ガスとしては、例えば、酸素、オゾンまたは亜酸化窒素などを例示することができる。酸化性雰囲気からは、酸化物半導体膜に含まれないことが好ましい成分（例えば、水及び水素）が極力除去されていることが好ましい。例えば、酸素、オゾン、亜酸化窒素の純度を、８Ｎ（９９．９９９９９９％）以上、好ましくは９Ｎ（９９．９９９９９９９％）以上とすればよい。
【０１１５】
なお、酸化性雰囲気には、希ガスなどの不活性ガスが含まれていてもよい。ただし、酸化性雰囲気には、１０ｐｐｍ以上の酸化性ガスが含まれているものとする。
【０１１６】
なお、不活性雰囲気には、不活性ガス（窒素ガスまたは希ガスなど）が含まれ、酸化性ガスなどの反応性ガスが１０ｐｐｍ未満で含まれているものとする。
【０１１７】
なお、すべての加熱処理は、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置を用いて行えばよい。ＲＴＡ装置を用いることで、短時間であれば、高い温度で熱処理を行うこともできる。そのため、非晶質部分よりも結晶部分の占める割合の大きい酸化物半導体膜を形成することができ、生産性の低下を抑制することができる。
【０１１８】
ただし、すべての加熱処理に用いられる装置はＲＴＡ装置に限定されず、例えば、抵抗発熱体などからの熱伝導または熱輻射によって、被処理物を加熱する機構が備えられた装置を用いればよい。すべての加熱処理に用いられる加熱処理装置として、例えば、電気炉や、ＧＲＴＡ（Ｇａｓ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置などのＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置などを挙げることができる。なお、ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプまたは高圧水銀ランプなどのランプから発せられる光（電磁波）の輻射により、被処理物を加熱する装置である。また、ＧＲＴＡ装置は、高温のガスを熱媒体として用いて被処理物を加熱する装置である。ここで、高温のガスは、被処理物の加熱温度よりも高いことが好ましい。
【０１１９】
なお、窒素の濃度が１×１０１７ａｔｏｍｓ／ｃｍ３以上５×１０１９ａｔｏｍｓ／ｃｍ３以下であるＩｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物を用いると、ｃ軸配向した六方晶の結晶構造を含む金属酸化物膜が形成され、一または複数のＧａ及びＺｎを有する層が、二層のＩｎ−Ｏの結晶面（インジウムと酸素を含む結晶面）の間に配される。
【０１２０】
また、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系金属酸化物の形成には、例えば、Ｉｎ：Ｓｎ：Ｚｎが原子数比で、１：２：２、２：１：３、１：１：１、または２０：４５：３５のターゲットを用いればよい。
【０１２１】
以上説明したようにＣＡＡＣ酸化物半導体膜を形成することができる。
【０１２２】
ＣＡＡＣ酸化物半導体膜は、非晶質構造の酸化物半導体膜と比較して、金属と酸素の結合の秩序性が高い。すなわち、酸化物半導体膜が非晶質構造の場合には、隣接する金属によって金属原子に配位している酸素原子の数が異なるが、ＣＡＡＣ酸化物半導体膜では金属原子に配位している酸素原子の数はほぼ一定となる。そのため、微視的なレベルにおいても酸素欠損がほぼ見られず、水素原子（水素イオンを含む）やアルカリ金属原子などによる電荷の移動や電気伝導性の不安定さを抑制することができる。
【０１２３】
従って、ＣＡＡＣ酸化物半導体膜を用いたチャネル形成領域によってトランジスタを作製すると、トランジスタへの光照射またはバイアス−熱ストレス（ＢＴ）の付加を行った後に生じる、トランジスタのしきい値電圧の変化を抑制することができ、安定した電気的特性を有するトランジスタを作製することができる。
【０１２４】
次に、酸化物半導体膜上に第２のエッチングマスクを形成してエッチングを行うことにより、酸化物半導体層２１１を形成する（図７（Ａ））。
【０１２５】
そして、酸化物半導体層２１１に接して離間して設けられたソース電極２１２ａ及びドレイン電極２１２ｂを形成する（図７（Ｂ））。
【０１２６】
ソース電極２１２ａ及びドレイン電極２１２ｂは、例えば、スパッタリング法を用いて導電膜（例えば金属膜、または一導電型の不純物元素が添加されたシリコン膜など）を形成し、該導電膜上にエッチングマスクを形成してエッチングを行うことで選択的に形成すればよい。または、インクジェット法などを用いてもよい。なお、ソース電極２１２ａ及びドレイン電極２１２ｂとなる導電膜は、単層で形成してもよいし、複数の層を積層して形成してもよい。例えば、Ｔｉ層によりＡｌ層を挟持した３層の積層構造とすればよい。なお、ソース電極２１２ａ及びドレイン電極２１２ｂは、信号線も構成する。
【０１２７】
次に、酸化物半導体層２１１の少なくともチャネル形成領域上にゲート絶縁膜２１３を形成する（図７（Ｃ））。
【０１２８】
ゲート絶縁膜２１３は、例えば、スパッタリング法を用いて絶縁性材料（例えば、窒化シリコン、窒化酸化シリコン、酸化窒化シリコンまたは酸化シリコンなど）膜を形成すればよい。なお、ゲート絶縁膜２１３は、単層で形成してもよいし、複数の層を積層して形成してもよい。ここでは、例えば、窒化シリコン層上に酸化窒化シリコン層が積層された２層の積層構造とする。なお、ゲート絶縁膜２１３をスパッタリング法により形成すると、酸化物半導体層２１１に水素及び水分が混入することを防ぐことができる。また、ゲート絶縁膜２１３を絶縁性酸化物膜とすると、酸素を供給して酸素欠損を埋めることができるため好ましい。
【０１２９】
なお、「窒化酸化シリコン」とは、その組成として、酸素よりも窒素の含有量が多いものをいう。なお、「酸化窒化シリコン」とは、その組成として、窒素よりも酸素の含有量が多いものをいう。
【０１３０】
ここで、酸化物半導体膜の加工は、ドライエッチングにより行えばよい。ドライエッチングに用いるエッチングガスとしては、例えば塩素ガス、または三塩化ホウ素ガスと塩素ガスの混合ガスを用いればよい。ただし、これに限定されず、ウエットエッチングを用いてもよいし、酸化物半導体膜を加工することができる他の手段を用いてもよい。
【０１３１】
ゲート絶縁膜２１３は、少なくとも酸化物半導体層２１１に接する部分に酸素を含み、酸素の一部が加熱により脱離する絶縁性酸化物により形成することが好ましい。すなわち、層間絶縁膜２０５の材料として例示列挙したものを用いることが好ましい。ゲート絶縁膜２１３の酸化物半導体層２１１と接する部分を酸化シリコンにより形成すると、酸化物半導体層２１１に酸素を拡散させることができ、トランジスタの低抵抗化を防止することができる。
【０１３２】
なお、ゲート絶縁膜２１３として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウムまたは酸化ランタンなどのｈｉｇｈ−ｋ材料を用いると、ゲートリーク電流を低減することができる。ここで、ゲートリーク電流とは、ゲート電極とソース電極またはドレイン電極の間に流れるリーク電流をいう。さらには、前記ｈｉｇｈ−ｋ材料により形成される層と、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム及び酸化ガリウムにより形成される層が積層されていてもよい。ただし、ゲート絶縁膜２１３を積層構造とする場合であっても、酸化物半導体層２１１に接する部分は、絶縁性酸化物であることが好ましい。
【０１３３】
ゲート絶縁膜２１３は、スパッタリング法により形成すればよい。また、ゲート絶縁膜２１３の厚さは、１ｎｍ以上３００ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下とすればよい。ゲート絶縁膜２１３の厚さを５ｎｍ以上とすると、ゲートリーク電流を特に小さくすることができる。
【０１３４】
ここで、更に、不活性ガス雰囲気下、または酸素ガス雰囲気下で第３の加熱処理（好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行ってもよい。第３の加熱処理により、酸化物半導体層２１１中に残留する水素若しくは水分をゲート絶縁膜に拡散させることができる。さらには、第３の加熱処理を行うことで、ゲート絶縁膜２１３を供給源として酸化物半導体層２１１に酸素を供給することができる。
【０１３５】
また、第３の加熱処理は、酸化物半導体層２１１上にゲート絶縁膜２１３を形成した後のみならず、ゲート電極２１４またはゲート電極２１４となる導電膜を形成した後に行ってもよい。
【０１３６】
なお、ここで酸化物半導体層２１１の水素濃度は５．０×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは５．０×１０１８ａｔｏｍｓ／ｃｍ３以下とするとよい。
【０１３７】
次に、ゲート絶縁膜２１３上に導電膜を形成し、該導電膜上に第３のエッチングマスクを形成してエッチングを行うことにより、ゲート電極２１４を形成する。（図７（Ｄ））。なお、ゲート電極は少なくとも走査線を構成する。
【０１３８】
ゲート電極２１４は、ソース電極２１２ａ及びドレイン電極２１２ｂと同様の材料及び方法により形成すればよい。
【０１３９】
なお、図示していないが、ゲート電極２１４をマスクとして、酸化物半導体層２１１にドーパントを添加して、酸化物半導体層２１１にソース領域及びドレイン領域を形成することが好ましい。ドーパントの添加は、イオンインプランテーション法またはイオンドーピング法により行えばよい。または、ドーパントを含むガス雰囲気中でプラズマ処理を行うことでドーパントの添加を行ってもよい。また、添加するドーパントとしては、希ガス、窒素、リンまたはヒ素などを用いればよい。
【０１４０】
なお、第３のエッチングマスクがレジスト材料により形成されている場合には、第３のエッチングマスクをアッシングのみで除去してもよい。
【０１４１】
なお、ここで、ドーパントの添加は、イオンインプランテーション法またはイオンドーピング法により行えばよい。または、ドーパントを含むガス雰囲気中でプラズマ処理を行うことでドーパントの添加を行ってもよい。また、添加するドーパントとしては、希ガス、窒素、リンまたはヒ素などを用いればよい。
【０１４２】
以上説明したように、図６に示す、半導体基板に設けられたトランジスタ上に酸化物半導体層にチャネル形成領域を有するトランジスタを作製することができる。
【０１４３】
なお、上記のように作製したトランジスタは、チャネル幅１μｍあたりのオフ電流値を室温下において１０ａＡ／μｍ（１×１０−１７Ａ／μｍ）以下にすること、さらには、１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下、さらには１ｚＡ／μｍ（１×１０−２１Ａ／μｍ）以下、さらには１ｙＡ／μｍ（１×１０−２４Ａ／μｍ）以下にすることが可能である。
【０１４４】
なお、走査線及び信号線を構成する導電層の少なくとも一方を銅により形成すると、配線を低抵抗にすることができるため、好ましい。
【０１４５】
なお、ここで、酸化物半導体層にチャネル形成領域を有するトランジスタとして説明したトランジスタは一例であり、酸化物半導体層にチャネル形成領域を有するトランジスタはこれに限定されず、様々な形態とすることができる。
【０１４６】
（実施の形態２）
酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の移動度よりも低くなる。
【０１４７】
移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。
【０１４８】
半導体本来の移動度をμ０、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁（粒界等）が存在すると仮定すると、図１２（Ａ）の式Ａで表される。
【０１４９】
Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である。
【０１５０】
また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは、図１２（Ｂ）の式Ｂで表される。
【０１５１】
ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃｏｘは単位面積当たりの容量、Ｖｇはゲート電圧、ｔはチャネルの厚さである。
【０１５２】
なお、厚さ３０ｎｍ以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。
【０１５３】
線形領域におけるドレイン電流Ｉｄは、図１２（Ｃ）の式Ｃで表される。
【０１５４】
ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。
【０１５５】
また、Ｖｄはドレイン電圧である。
【０１５６】
式Ｃの両辺をＶｇで割り、更に両辺の対数を取ると、図１２（Ｄ）の式Ｄで表される。
【０１５７】
式Ｃの右辺はＶｇの関数である。
【０１５８】
上式からわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）、横軸を１／Ｖｇとして実測値をプロットして得られる直線の傾きから欠陥密度Ｎが求められる。
【０１５９】
すなわち、トランジスタのＩｄ―Ｖｇ特性から、欠陥密度を評価できる。
【０１６０】
酸化物半導体としては、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のものでは欠陥密度Ｎは１×１０１２／ｃｍ２程度である。
【０１６１】
このようにして求めた欠陥密度等をもとにμ０＝１２０ｃｍ２／Ｖｓが導出される。
【０１６２】
欠陥のあるＩｎ−Ｓｎ−Ｚｎ酸化物で測定される移動度は３５ｃｍ２／Ｖｓ程度である。
【０１６３】
しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ０は１２０ｃｍ２／Ｖｓとなると予想できる。
【０１６４】
ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁膜との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁膜界面からｘだけ離れた場所における移動度μ１は、図１２（Ｅ）の式Ｅで表される。
【０１６５】
Ｄはゲート方向の電界、Ｂ、Ｇは定数である。ＢおよびＧは、実際の測定結果より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０７ｃｍ／ｓ、Ｇ＝１０ｎｍ（界面散乱が及ぶ深さ）である。
【０１６６】
Ｄが増加する（すなわち、ゲート電圧が高くなる）と式Ｅの第２項が増加するため、移動度μ１は低下することがわかる。
【０１６７】
半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μ２の計算結果を図１３に示す。
【０１６８】
なお、計算にはシノプシス社製のソフトであるＳｅｎｔａｕｒｕｓ  Ｄｅｖｉｃｅを使用した。
【０１６９】
計算において、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、２．８電子ボルト、４．７電子ボルト、１５、１５ｎｍとした。
【０１７０】
これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。
【０１７１】
さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、５．５電子ボルト、４．６電子ボルト、４．６電子ボルトとした。
【０１７２】
また、ゲート絶縁膜の厚さは１００ｎｍ、比誘電率は４．１とした。チャネル長およびチャネル幅はともに１０μｍ、ドレイン電圧Ｖｄは０．１Ｖである。
【０１７３】
計算結果Ｅで示されるように、ゲート電圧１Ｖ強で移動度１００ｃｍ２／Ｖｓ以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。
【０１７４】
なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｆｌａｔｎｅｓｓ）が望ましい。
【０１７５】
このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した。
【０１７６】
なお、計算に用いたトランジスタは酸化物半導体層に一対のｎ型半導体領域にチャネル形成領域が挟まれたものを用いた。
【０１７７】
一対のｎ型半導体領域の抵抗率は２×１０−３Ωｃｍとして計算した。
【０１７８】
また、チャネル長を３３ｎｍ、チャネル幅を４０ｎｍとして計算した。
【０１７９】
また、ゲート電極の側壁にサイドウォールを有する。
【０１８０】
サイドウォールと重なる半導体領域をオフセット領域として計算した。
【０１８１】
計算にはシノプシス社製のソフト、Ｓｅｎｔａｕｒｕｓ  Ｄｅｖｉｃｅを使用した。
【０１８２】
図１４は、トランジスタのドレイン電流（Ｉｄ、実線）および移動度（μ、点線）のゲート電圧（Ｖｇ、ゲートとソースの電位差）依存性の計算結果である。
【０１８３】
ドレイン電流Ｉｄは、ドレイン電圧（ドレインとソースの電位差）を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
【０１８４】
図１４（Ａ）はゲート絶縁膜の厚さを１５ｎｍとして計算したものである。
【０１８５】
図１４（Ｂ）はゲート絶縁膜の厚さを１０ｎｍと計算したものである。
【０１８６】
図１４（Ｃ）はゲート絶縁膜の厚さを５ｎｍと計算したものである。
【０１８７】
ゲート絶縁膜が薄くなるほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。
【０１８８】
一方、移動度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。
【０１８９】
図１５は、オフセット長（サイドウォール長）Ｌｏｆｆを５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧Ｖｇ依存性を示す。
【０１９０】
ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
【０１９１】
図１５（Ａ）はゲート絶縁膜の厚さを１５ｎｍとして計算したものである。
【０１９２】
図１５（Ｂ）はゲート絶縁膜の厚さを１０ｎｍと計算したものである。
【０１９３】
図１５（Ｃ）はゲート絶縁膜の厚さを５ｎｍと計算したものである。
【０１９４】
図１６は、オフセット長（サイドウォール長）Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧依存性を示す。
【０１９５】
ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
【０１９６】
図１６（Ａ）はゲート絶縁膜の厚さを１５ｎｍとして計算したものである。
【０１９７】
図１６（Ｂ）はゲート絶縁膜の厚さを１０ｎｍと計算したものである。
【０１９８】
図１６（Ｃ）はゲート絶縁膜の厚さを５ｎｍと計算したものである。
【０１９９】
いずれもゲート絶縁膜が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。
【０２００】
なお、移動度μのピークは、図１４では８０ｃｍ２／Ｖｓ程度であるが、図１５では６０ｃｍ２／Ｖｓ程度、図１６では４０ｃｍ２／Ｖｓと、オフセット長Ｌｏｆｆが増加するほど低下する。
【０２０１】
また、オフ電流も同様な傾向がある。
【０２０２】
一方、オン電流はオフセット長Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。
【０２０３】
また、いずれもゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１０μＡを超えることが示された。
本実施の形態の内容の一部又は全部は、他の全ての実施の形態又は実施例と組み合わせて実施することができる。
【実施例１】
【０２０４】
Ｉｎ、Ｓｎ、Ｚｎを含有する酸化物半導体を用いたトランジスタは、酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を形成した後に熱処理を行うことで良好な特性を得ることができる。
【０２０５】
なお、Ｉｎ、Ｓｎ、Ｚｎは組成比でそれぞれ５ａｔｏｍｉｃ％以上含まれていると好ましい。
【０２０６】
Ｉｎ、Ｓｎ、Ｚｎを含有する酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。
【０２０７】
また、ｎチャネル型のトランジスタのしきい値電圧をプラスシフトさせることができる。
【０２０８】
ｎチャネル型のトランジスタのしきい値電圧をプラスシフトさせることにより、ｎチャネル型のトランジスタのオフ状態を維持するための電圧の絶対値を低くすることができ、低消費電力化が可能となる。
【０２０９】
さらに、ｎチャネル型のトランジスタのしきい値電圧をプラスシフトさせて、しきい値電圧を０Ｖ以上にすれば、ノーマリーオフ型のトランジスタを形成することが可能となる。
【０２１０】
以下、Ｉｎ、Ｓｎ、Ｚｎを含有する酸化物半導体を用いたトランジスタの特性を示す。
【０２１１】
（サンプルＡ〜Ｃ共通条件）
組成比としてＩｎ：Ｓｎ：Ｚｎ＝１：１：１のターゲットを用いて、ガス流量比をＡｒ／Ｏ２＝６／９ｓｃｃｍ、成膜圧力を０．４Ｐａ、成膜電力１００Ｗとして、１５ｎｍの厚さとなるように基板上に酸化物半導体層を成膜した。
【０２１２】
次に、酸化物半導体層を島状になるようにエッチング加工した。
【０２１３】
そして、酸化物半導体層上に５０ｎｍの厚さとなるようにタングステン層を成膜し、これをエッチング加工してソース電極及びドレイン電極を形成した。
【０２１４】
次に、プラズマＣＶＤ法を用いて、シランガス（ＳｉＨ４）と一酸化二窒素（Ｎ２Ｏ）を用いて１００ｎｍの厚さとなるように酸化窒化珪素膜（ＳｉＯＮ）を形成してゲート絶縁層とした。
【０２１５】
次に、１５ｎｍの厚さとなるように窒化タンタルを形成し、１３５ｎｍの厚さとなるようにタングステンを形成し、これらをエッチング加工してゲート電極を形成した。
【０２１６】
さらに、プラズマＣＶＤ法を用いて、３００ｎｍの厚さとなるように酸化窒化珪素膜（ＳｉＯＮ）を形成し、１．５μｍの厚さとなるようにポリイミド膜を形成し層間絶縁膜とした。
【０２１７】
次に、層間絶縁膜にコンタクトホールを形成し、５０ｎｍの厚さとなるように第１のチタン膜を形成し、１００ｎｍの厚さとなるようにアルミニウム膜を形成し、５０ｎｍの厚さとなるように第２のチタン膜を形成し、これらをエッチング加工して測定用のパッドを形成した。
【０２１８】
以上のようにしてトランジスタを有する半導体装置を形成した。
【０２１９】
（サンプルＡ）
サンプルＡは酸化物半導体層の成膜中に基板に意図的な加熱を施さなかった。
【０２２０】
また、サンプルＡは酸化物半導体層の成膜後であって、酸化物半導体層のエッチング加工前に加熱処理を施さなかった。
【０２２１】
（サンプルＢ）
サンプルＢは基板を２００℃になるように加熱した状態で酸化物半導体層の成膜を行った。
【０２２２】
また、サンプルＢは酸化物半導体層の成膜後であって、酸化物半導体層のエッチング加工前に加熱処理を施さなかった。
【０２２３】
基板を加熱した状態で成膜を行った理由は、酸化物半導体層中でドナーとなる水素を追い出すためである。
【０２２４】
（サンプルＣ）
サンプルＣは基板を２００℃になるように加熱した状態で酸化物半導体層の成膜を行った。
【０２２５】
さらに、サンプルＣは酸化物半導体層の成膜後であって、酸化物半導体層のエッチング加工前に窒素雰囲気で６５０℃１時間の加熱処理を施した後、酸素雰囲気で６５０℃１時間の加熱処理を施した。
【０２２６】
窒素雰囲気で６５０℃１時間の加熱処理を施した理由は、酸化物半導体層中でドナーとなる水素を追い出すためである。
【０２２７】
ここで、酸化物半導体層中でドナーとなる水素を追い出すための加熱処理で酸素も離脱し、酸化物半導体層中でキャリアとなる酸素欠損も生じてしまう。
【０２２８】
そこで、酸素雰囲気で６５０℃１時間の加熱処理を施すことにより、酸素欠損を低減する効果を狙った。
【０２２９】
（サンプルＡ〜Ｃのトランジスタの特性）
図１７（Ａ）にサンプルＡのトランジスタの初期特性を示す。
【０２３０】
図１７（Ｂ）にサンプルＢのトランジスタの初期特性を示す。
【０２３１】
図１７（Ｃ）にサンプルＣのトランジスタの初期特性を示す。
【０２３２】
サンプルＡのトランジスタの電界効果移動度は１８．８ｃｍ２／Ｖｓｅｃであった。
【０２３３】
サンプルＢのトランジスタの電界効果移動度は３２．２ｃｍ２／Ｖｓｅｃであった。
【０２３４】
サンプルＣのトランジスタの電界効果移動度は３４．５ｃｍ２／Ｖｓｅｃであった。
【０２３５】
ここで、サンプルＡ〜Ｃと同様の成膜方法で形成した酸化物半導体層の断面を透過型顕微鏡（ＴＥＭ）で観察したところ、成膜時に基板加熱を行ったサンプルＢ及びサンプルＣと同様の成膜方法で形成したサンプルには結晶性が確認された。
【０２３６】
そして、驚くべきことに、成膜時に基板加熱を行ったサンプルは、結晶性部分と非結晶性部分とを有し、結晶性部分の配向がｃ軸配向に揃っている結晶性であった。
【０２３７】
通常の多結晶では結晶性部分の配向が揃っておらず、ばらばらの方向を向いているため、成膜時に基板加熱を行ったサンプルは新しい構造を有している。
【０２３８】
また、図１７（Ａ）〜（Ｃ）を比較すると、成膜時に基板加熱を行うこと、又は、成膜後に加熱処理を行うことにより、ドナーとなる水素元素を追い出すことができるため、ｎチャネル型トランジスタのしきい値電圧をプラスシフトできることが理解できる。
【０２３９】
即ち、成膜時に基板加熱を行ったサンプルＢのしきい値電圧は、成膜時に基板加熱を行っていないサンプルＡのしきい値電圧よりもプラスシフトしている。
【０２４０】
また、成膜時に基板加熱を行ったサンプルＢ及びサンプルＣを比較した場合、成膜後に加熱処理を行ったサンプルＣの方が、成膜後に加熱処理を行っていないサンプルＢよりもプラスシフトしていることがわかる。
【０２４１】
また、水素のような軽元素は加熱処理の温度が高いほど離脱しやすいため、加熱処理の温度が高いほど水素が離脱しやすい。
【０２４２】
よって、成膜時又は成膜後の加熱処理の温度を更に高めればよりプラスシフトが可能であると考察した。
【０２４３】
（サンプルＢとサンプルＣのゲートＢＴストレス試験結果）
サンプルＢ（成膜後加熱処理なし）及びサンプルＣ（成膜後加熱処理あり）とに対してゲートＢＴストレス試験を行った。
【０２４４】
まず、基板温度を２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を行い、加熱及びプラスの高電圧印加を行う前のトランジスタの特性を測定した。
【０２４５】
次に、基板温度を１５０℃とし、Ｖｄを０．１Ｖとした。
【０２４６】
次に、ゲート絶縁膜に印加されるＶｇに２０Ｖを印加し、そのまま１時間保持した。
【０２４７】
次に、Ｖｇを０Ｖとした。
【０２４８】
次に、基板温度２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ測定を行い、加熱及びプラスの高電圧印加を行った後のトランジスタの特性を測定した。
【０２４９】
以上のようにして、加熱及びプラスの高電圧印加を行う前後のトランジスタの特性を比較することをプラスＢＴ試験と呼ぶ。
【０２５０】
一方、まず基板温度を２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を行い、加熱及びマイナスの高電圧印加を行う前のトランジスタの特性を測定した。
【０２５１】
次に、基板温度を１５０℃とし、Ｖｄを０．１Ｖとした。
【０２５２】
次に、ゲート絶縁膜にＶｇに−２０Ｖを印加し、そのまま１時間保持した。
【０２５３】
次に、Ｖｇを０Ｖとした。
【０２５４】
次に、基板温度２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ測定を行い、加熱及びマイナスの高電圧印加を行った後のトランジスタの特性を測定した。
【０２５５】
以上のようにして、加熱及びマイナスの高電圧印加を行う前後のトランジスタの特性を比較することをマイナスＢＴ試験と呼ぶ。
【０２５６】
図１８（Ａ）はサンプルＢのプラスＢＴ試験結果であり、図１８（Ｂ）はサンプルＢのマイナスＢＴ試験結果である。
【０２５７】
図１９（Ａ）はサンプルＣのプラスＢＴ試験結果であり、図１９（Ｂ）はサンプルＣのマイナスＢＴ試験結果である。
【０２５８】
プラスＢＴ試験及びマイナスＢＴ試験はトランジスタの劣化具合を判別する試験であるが、図１８（Ａ）及び図１９（Ａ）を参照すると少なくともプラスＢＴ試験の処理を行うことにより、しきい値電圧をプラスシフトさせることができることがわかった。
【０２５９】
特に、図１８（Ａ）ではプラスＢＴ試験の処理を行うことにより、トランジスタがノーマリーオフ型になったことがわかる。
【０２６０】
よって、トランジスタの作製時の加熱処理に加えて、プラスＢＴ試験の処理を行うことにより、しきい値電圧のプラスシフト化を促進でき、ノーマリーオフ型のトランジスタを形成することができることがわかった。
【０２６１】
図２０はサンプルＡのトランジスタのオフ電流と測定時の基板温度（絶対温度）の逆数との関係を示す。
【０２６２】
ここでは、測定時の基板温度の逆数に１０００を掛けた数値（１０００／Ｔ）を横軸としている。
【０２６３】
なお、図２０ではチャネル幅１μｍの場合における電流量を図示している。
【０２６４】
基板温度が１２５℃（１０００／Ｔが約２．５１）のとき１×１０−１９Ａ以下となっていた。
【０２６５】
基板温度が８５℃（１０００／Ｔが約２．７９）のとき１×１０−２０Ａ以下となっていた。
【０２６６】
つまり、シリコン半導体を用いたトランジスタと比較して極めて低いオフ電流であることがわかった。
【０２６７】
なお、温度が低いほどオフ電流が低下するため、常温であればより低いオフ電流であることは明らかである。
【符号の説明】
【０２６８】
１０１    第１のトランジスタ
１０２    第２のトランジスタ
１０３    第３のトランジスタ
１０４    第４のトランジスタ
１０５    第５のトランジスタ
１０６    第６のトランジスタ
１０７    第７のトランジスタ
１０８    第８のトランジスタ
１１０    第１の端子
１２０    第２の端子
１３０    第３の端子
２００    ｐ型トランジスタ及びｎ型トランジスタが設けられた半導体基板
２０１    高濃度不純物領域
２０２    低濃度不純物領域
２０３    ゲート絶縁膜
２０４    ゲート電極
２０５    層間絶縁膜
２１０    酸化物半導体層にチャネル形成領域を有するトランジスタ
２１１    酸化物半導体層
２１２ａ    ソース電極
２１２ｂ    ドレイン電極
２１３    ゲート絶縁膜
２１４    ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図９】
0005946683.tif 000021
【図１０】
0005946683.tif 000022
【図１１】
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