(57)【特許請求の範囲】
【請求項１】
トランジスタと、容量素子と、を有し、
前記トランジスタと前記容量素子とは、同一面に接し、
前記トランジスタは、半導体を有し、
前記半導体は、チャネル形成領域を有し、
前記チャネル形成領域は、酸化物半導体を含み、
前記トランジスタは、ソース電極又はドレイン電極の一方としての機能を有する第１の導電層を有し、
前記第１の導電層は、前記容量素子の一方の電極としての機能を有し、
前記第１の導電層は、前記容量素子の他方の電極としての機能を有する第２の導電層と重なる領域を有し、
前記第２の導電層は、前記トランジスタのゲート電極としての機能を有する第３の導電層と重なる領域を有し、
前記半導体は、前記第１の導電層と前記第２の導電層との間に設けられた領域を有することを特徴とする半導体装置。
【請求項２】
請求項１において、
前記半導体は、前記第１の導電層の端部を覆うように設けられていることを特徴とする半導体装置。
【請求項３】
請求項１又は２において、
前記第３の導電層と前記第２の導電層との間に設けられた絶縁層を有し、
前記絶縁層は、前記第１の導電層と前記第２の導電層との間に設けられた領域を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
開示する発明は、半導体素子を利用した半導体装置およびその作製方法に関するものであ
る。
【背景技術】
【０００２】
半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性の
ものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される
。
【０００３】
揮発性記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃ
ｃｅｓｓ  Ｍｅｍｏｒｙ）がある。ＤＲＡＭは、記憶素子を構成するトランジスタを選択
してキャパシタに電荷を蓄積することで、情報を記憶する。
【０００４】
上述の原理から、ＤＲＡＭでは、情報を読み出すとキャパシタの電荷は失われるため、情
報の読み出しの度に、再度の書き込み動作が必要となる。また、記憶素子を構成するトラ
ンジスタにはオフ状態でのソースとドレイン間のリーク電流（オフ電流）等によって、ト
ランジスタが選択されていない状況でも電荷が流出、または流入するため、データの保持
期間が短い。このため、所定の周期で再度の書き込み動作（リフレッシュ動作）が必要で
あり、消費電力を十分に低減することは困難である。また、電力の供給がなくなると記憶
内容が失われるため、長期間の記憶の保持には、磁性材料や光学材料を利用した別の記憶
装置が必要となる。
【０００５】
揮発性記憶装置の別の例としてはＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を
保持するため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利であ
る。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高
くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点に
ついては、ＤＲＡＭと変わるところはない。
【０００６】
不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、ト
ランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該
フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極
めて長く（半永久的）、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利
点を有している（例えば、特許文献１参照）。
【０００７】
しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層が
劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じ
る。この問題の影響を緩和するために、例えば、各記憶素子の書き込み回数を均一化する
手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そ
して、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つま
り、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。
【０００８】
また、フローティングゲートに電荷を注入させるため、または、その電荷を除去するため
には、高い電圧が必要であり、また、そのための回路も必要である。さらに、電荷の注入
、または除去のためには比較的長い時間を要し、書き込みまたは消去の高速化が容易では
ないという問題もある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開昭５７−１０５８８９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上述の問題に鑑み、開示する発明の一態様では、電力が供給されない状況でも記憶内容の
保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する
ことを目的の一とする。
【課題を解決するための手段】
【００１１】
開示する発明では、高純度化された酸化物半導体を用いて半導体装置を構成する。高純度
化された酸化物半導体を用いて構成したトランジスタは、リーク電流が極めて小さいため
、長期間にわたって情報を保持することが可能である。
【００１２】
本発明の一態様は、第１のトランジスタと、第２のトランジスタと、容量素子と、を含む
複数のメモリセルを有し、第１のトランジスタは、第１のチャネル形成領域と、第１のチ
ャネル形成領域上に設けられた第１のゲート絶縁層と、第１のチャネル形成領域と重畳し
て、第１のゲート絶縁層上に設けられた第１のゲート電極と、第１のチャネル形成領域と
電気的に接続する第１のソース電極及び第１のドレイン電極と、を含み、第２のトランジ
スタは、第２のチャネル形成領域と、第２のチャネル形成領域と電気的に接続する第２の
ソース電極及び第２のドレイン電極と、第２のチャネル形成領域と重畳して設けられた第
２のゲート電極と、第２のチャネル形成領域と第２のゲート電極との間に設けられた第２
のゲート絶縁層と、を含み、容量素子は、第２のソース電極または第２のドレイン電極と
、第２のトランジスタを覆う絶縁層と、絶縁層上に設けられた容量素子用電極と、を含み
、第１のチャネル形成領域と第２のチャネル形成領域は、異なる半導体材料を含んで構成
され、第１のゲート電極と第２のソース電極またはドレイン電極は、電気的に接続され、
第１のトランジスタと第２のトランジスタとは、少なくとも一部が重畳して設けられる半
導体装置である。
【００１３】
上記構成において、容量素子用電極は、第２のゲート電極と絶縁層を介して少なくとも一
部が重畳して設けられる。また、容量素子用電極は、第１のゲート電極と少なくとも一部
が重畳して設けられる。
【００１４】
また、上記構成において、容量素子用電極は、第２のチャネル形成領域と少なくとも一部
が重畳して設けられる。
【００１５】
また、上記構成において、第１のトランジスタは、第１のチャネル形成領域を挟むように
設けられた不純物領域を有する。また、第２のトランジスタの第２のチャネル形成領域は
、酸化物半導体を含んで構成される。
【００１６】
また、上記構成において、容量素子は、酸化物半導体を含んで構成される。
【００１７】
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」また
は「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極
」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外し
ない。
【００１８】
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限
定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、
その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配
線」が一体となって形成されている場合なども含む。
【００１９】
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や
、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため
、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることがで
きるものとする。
【００２０】
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの
」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの
」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
【００２１】
例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタ
などのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有す
る素子などが含まれる。
【発明の効果】
【００２２】
酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることに
より極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動
作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となる
ため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても
、長期にわたって記憶内容を保持することが可能である。
【００２３】
また、本発明の一態様に係る半導体装置では、情報の書き込みに高い電圧を必要とせず、
素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、浮遊ゲートへの電子
の注入や、浮遊ゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化
といった問題が全く生じない。すなわち、本発明の一態様に係る半導体装置では、従来の
不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向
上する。さらに、トランジスタをオン状態かオフ状態にすることによって、情報の書き込
みが行われるため、高速な動作も容易に実現しうる。また、情報を消去するための動作が
不要であるというメリットもある。
【００２４】
また、酸化物半導体以外の材料を用いたトランジスタは、十分な高速動作が可能であるた
め、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導
体装置の動作（例えば、情報の読み出し動作）の高速性を十分に確保することができる。
また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種
回路（論理回路、駆動回路など）を好適に実現することが可能である。
【００２５】
このように、酸化物半導体以外の材料を用いたトランジスタ（より広義には、十分な高速
動作が可能なトランジスタ）と、酸化物半導体を用いたトランジスタ（より広義には、十
分にオフ電流が小さいトランジスタ）とを一体に備えることで、これまでにない特徴を有
する半導体装置を実現することができる。
【００２６】
さらに、本発明の一態様では、酸化物半導体材料を用いたトランジスタのゲート電極と、
容量素子用の電極とを異なる導電層で形成し、ゲート電極上にトランジスタを覆う絶縁層
を設けている。これにより、ゲート電極と容量素子用の電極の間隔を十分に小さくし、こ
れらの電極の一部が重畳することも可能な構成とする。このようにして、集積度を向上さ
せた半導体装置を提供することができる。
【図面の簡単な説明】
【００２７】
【図１】半導体装置の断面図および平面図。
【図２】半導体装置の作製工程に係る断面図。
【図３】半導体装置の作製工程に係る断面図。
【図４】半導体装置の作製工程に係る断面図。
【図５】半導体装置の作製工程に係る断面図。
【図６】半導体装置の断面図および平面図。
【図７】半導体装置の断面図および平面図。
【図８】半導体装置の作製に用いる半導体基板の作製工程に係る断面図。
【図９】半導体装置の作製工程に係る断面図。
【図１０】半導体装置の断面図および平面図。
【図１１】半導体装置の断面図および平面図。
【図１２】半導体装置の作製工程に係る断面図。
【図１３】半導体装置の回路図。
【図１４】半導体装置の回路図。
【図１５】タイミングチャート図。
【図１６】半導体装置の回路図。
【図１７】タイミングチャート図。
【図１８】半導体装置を用いた電子機器を説明するための図。
【発明を実施するための形態】
【００２８】
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下
の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および
詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下
に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２９】
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実
際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必
ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【００３０】
なお、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同
を避けるために付すものであり、数的に限定するものではないことを付記する。
【００３１】
（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置の構成およびその作製方法について
、図１乃至図６を参照して説明する。
【００３２】
〈半導体装置の断面構成および平面構成〉
図１は、半導体装置の構成の一例である。図１（Ａ）には、半導体装置の断面を、図１（
Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図１（Ａ）は、図１（Ｂ）のＡ
１−Ａ２およびＢ１−Ｂ２における断面に相当する。図１（Ａ）および図１（Ｂ）に示す
半導体装置は、下部に第１の半導体材料を用いたトランジスタ１６０を有し、上部に第２
の半導体材料を用いたトランジスタ１６２を有するものである。ここで、第１の半導体材
料と第２の半導体材料とは異なる材料とすることが望ましい。例えば、第１の半導体材料
を酸化物半導体以外の半導体材料とし、第２の半導体材料を酸化物半導体とすることがで
きる。酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、シリ
コンゲルマニウム、炭化シリコン、インジウムリン、またはガリウムヒ素等を用いること
ができ、単結晶半導体を用いるのが好ましい。このような半導体材料を用いたトランジス
タは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性
により長時間の電荷保持を可能とする。
【００３３】
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明す
るが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、開示
する発明の技術的な本質は、情報を保持するために酸化物半導体のようなオフ電流を十分
に低減することが可能な半導体材料をトランジスタ１６２に用いる点にあるから、半導体
装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示す
ものに限定する必要はない。
【００３４】
図１におけるトランジスタ１６０は、半導体材料（例えば、シリコンなど）を含む基板１
００に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設け
られた不純物領域１２０と、不純物領域１２０に接する金属化合物領域１２４と、チャネ
ル形成領域１１６上に設けられたゲート絶縁層１０８と、ゲート絶縁層１０８上に設けら
れたゲート電極１１０と、を有する。なお、図において、明示的にはソース電極やドレイ
ン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場
合がある。また、この場合、そのようなトランジスタの接続関係を説明するために、その
トランジスタのソース電極やドレイン電極を本明細書に表現することがある。
【００３５】
トランジスタ１６０の金属化合物領域１２４の一部には、電極１２６が接続されている。
ここで、電極１２６は、トランジスタ１６０のソース電極やドレイン電極として機能する
。また、基板１００上にはトランジスタ１６０を囲むように素子分離絶縁層１０６が設け
られており、トランジスタ１６０に接して絶縁層１２８が設けられている。なお、高集積
化を実現するためには、図１に示すようにトランジスタ１６０がサイドウォール絶縁層を
有しない構成とすることが望ましい。一方で、トランジスタ１６０の特性を重視する場合
には、ゲート電極１１０の側面にサイドウォール絶縁層を設け、そのサイドウォール絶縁
層と重畳する領域に形成された不純物濃度が異なる領域を含めて不純物領域１２０を設け
ても良い。
【００３６】
図１におけるトランジスタ１６２は、絶縁層１２８上に設けられたソース電極またはドレ
イン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂと、ソース電極または
ドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂと電気的に接続さ
れている酸化物半導体層１４４と、ソース電極またはドレイン電極１４２ａ、ソース電極
またはドレイン電極１４２ｂ、酸化物半導体層１４４を覆うゲート絶縁層１４６と、ゲー
ト絶縁層１４６上に酸化物半導体層１４４と重畳するように設けられたゲート電極１４８
ａと、を有する。
【００３７】
ここで、酸化物半導体層１４４は水素などの不純物が十分に除去されることにより、また
は、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。具
体的には、例えば、酸化物半導体層１４４の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３
以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａ
ｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体層１４４中の水素濃度は、二次
イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏ
ｓｃｏｐｙ）で測定されるものである。このように、水素濃度が十分に低減されて高純度
化され、十分な酸素の供給により酸素欠損に起因するエネルギーギャップ中の欠陥準位が
低減された酸化物半導体層１４４では、キャリア濃度が１×１０１２／ｃｍ３未満、望ま
しくは、１×１０１１／ｃｍ３未満、より望ましくは１．４５×１０１０／ｃｍ３未満と
なる。例えば、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あた
りの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましく
は１０ｚＡ以下となる。このように、ｉ型化（真性化）または実質的にｉ型化された酸化
物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ１６２を得ることが
できる。
【００３８】
図１における容量素子１６４は、ソース電極またはドレイン電極１４２ａ、酸化物半導体
層１４４、ゲート絶縁層１４６、絶縁層１５０および電極１４９ａ、で構成される。すな
わち、ソース電極またはドレイン電極１４２ａは、容量素子１６４の一方の電極として機
能し、電極１４９ａは、容量素子１６４の他方の電極として機能することになる。
【００３９】
図１の容量素子１６４では、酸化物半導体層１４４、ゲート絶縁層１４６および絶縁層１
５０を積層させることにより、ソース電極またはドレイン電極１４２ａと、電極１４９ａ
との間の絶縁性を十分に確保することができる。なお、十分な容量を確保するために、ゲ
ート絶縁層１４６および絶縁層１５０のいずれか一方を有しない構成の容量素子１６４を
採用しても良い。また、酸化物半導体層１４４を有しない構成の容量素子１６４を採用し
ても良い。
【００４０】
本実施の形態では、トランジスタ１６０と、トランジスタ１６２とが、少なくとも一部が
重畳するように設けられている。また、トランジスタ１６２および容量素子１６４が、ト
ランジスタ１６０と重畳するように設けられている。例えば、容量素子１６４の電極１４
９ａは、トランジスタ１６２のゲート電極１４８ａと、少なくとも一部が重畳して設けら
れている。また、容量素子１６４の電極１４９ａは、トランジスタ１６０のゲート電極１
１０と少なくとも一部が重畳して設けられる構成としてもよい。このような、平面レイア
ウトを採用することにより、高集積化が可能である。例えば、最小加工寸法をＦとして、
メモリセルの占める面積を９Ｆ２〜２５Ｆ２とすることが可能である。なお、当該平面レ
イアウトは、トランジスタ１６２のゲート電極１４８ａと容量素子１６４の電極１４９ａ
とを異なる導電層で形成し、ゲート電極１４８ａ上に、トランジスタ１６２を覆う絶縁層
１５０を設けることにより実現される。ゲート電極１４８ａと電極１４９ａを同一の導電
層で形成する場合には、電極形成プロセスの制約から、電極の間隔が十分に小さい構成と
することが困難である。これに対して、ゲート電極１４８ａと電極１４９ａとを異なる導
電層から形成することで、これらの間隔を十分に小さくし、電極の一部が重畳するような
構成とすることさえも可能になるため、高集積化が可能となる。
【００４１】
なお、トランジスタ１６２および容量素子１６４において、ソース電極またはドレイン電
極１４２ａ、およびソース電極またはドレイン電極１４２ｂの端部は、テーパー形状であ
ることが好ましい。ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン
電極１４２ｂの端部をテーパー形状とすることにより、酸化物半導体層１４４の被覆性が
向上し、段切れを防止することができるためである。ここで、テーパー角は、例えば、３
０°以上６０°以下とする。なお、テーパー角とは、テーパー形状を有する層（例えば、
ソース電極またはドレイン電極１４２ａ）を、その断面（基板の表面と直交する面）に垂
直な方向から観察した際に、当該層の側面と底面がなす傾斜角を示す。
【００４２】
ゲート電極１４８ａを覆うように絶縁層１５０が設けられており、トランジスタ１６２お
よび容量素子１６４の上には絶縁層１５１が設けられており、絶縁層１５１上には絶縁層
１５２が設けられている。そして、ゲート絶縁層１４６、絶縁層１５０、絶縁層１５１、
絶縁層１５２などに形成された開口には、電極１５４が設けられ、絶縁層１５２上には電
極１５４と接続する配線１５６が形成される。なお、図１では電極１２６および電極１５
４を用いて、金属化合物領域１２４、ソース電極またはドレイン電極１４２ｂ、および配
線１５６を接続しているが、開示する発明はこれに限定されない。例えば、ソース電極ま
たはドレイン電極１４２ｂを直接、金属化合物領域１２４に接触させても良い。または、
配線１５６を直接、ソース電極またはドレイン電極１４２ｂに接触させても良い。
【００４３】
なお、図１において、金属化合物領域１２４とソース電極またはドレイン電極１４２ｂを
接続する電極１２６と、ソース電極またはドレイン電極１４２ｂと配線１５６を接続する
電極１５４とは重畳して配置されている。つまり、トランジスタ１６０のソース電極また
はドレイン電極として機能する電極１２６と、トランジスタ１６２のソース電極またはド
レイン電極１４２ｂと、が接する領域は、トランジスタ１６２のソース電極またはドレイ
ン電極１４２ｂと、メモリセルの一と他のメモリセルとを接続する配線１５６と、が接す
る領域と重なっている。このようなレイアウトを採用することで、高集積化を図ることが
できる。
【００４４】
〈半導体装置の作製方法〉
次に、上記半導体装置の作製方法の一例について説明する。以下では、はじめに下部のト
ランジスタ１６０の作製方法について図２および図３を参照して説明し、その後、上部の
トランジスタ１６２および容量素子１６４の作製方法について図４および図５を参照して
説明する。
【００４５】
〈下部のトランジスタの作製方法〉
まず、半導体材料を含む基板１００を用意する（図２（Ａ）参照）。半導体材料を含む基
板１００としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板
、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができ
る。ここでは、半導体材料を含む基板１００として、単結晶シリコン基板を用いる場合の
一例について示すものとする。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半
導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン
以外の材料からなる半導体層が設けられた構成の基板も含むものとする。つまり、「ＳＯ
Ｉ基板」が有する半導体層は、シリコン半導体層に限定されない。また、ＳＯＩ基板には
、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含ま
れるものとする。
【００４６】
なお、半導体材料を含む基板１００として、シリコンなどの単結晶半導体基板を用いると
、半導体装置の読み出し動作を高速化することができるため特に好適である。
【００４７】
基板１００上には、素子分離絶縁層を形成するためのマスクとなる保護層１０２を形成す
る（図２（Ａ）参照）。保護層１０２としては、例えば、酸化シリコンや窒化シリコン、
酸窒化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の前後に
おいて、トランジスタのしきい値電圧を制御するために、ｎ型の導電性を付与する不純物
元素やｐ型の導電性を付与する不純物元素を基板１００に添加してもよい。半導体がシリ
コンの場合、ｎ型の導電性を付与する不純物元素としては、例えば、リンや砒素などを用
いることができる。また、ｐ型の導電性を付与する不純物元素としては、例えば、硼素、
アルミニウム、ガリウムなどを用いることができる。
【００４８】
次に、上記の保護層１０２をマスクとしてエッチングを行い、保護層１０２に覆われてい
ない領域（露出している領域）の、基板１００の一部を除去する。これにより他の半導体
領域と分離された半導体領域１０４が形成される（図２（Ｂ）参照）。当該エッチングに
は、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。
エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することが
できる。
【００４９】
次に、半導体領域１０４を覆うように絶縁層を形成し、半導体領域１０４に重畳する領域
の絶縁層を選択的に除去することで、素子分離絶縁層１０６を形成する（図２（Ｃ）参照
）。当該絶縁層は、酸化シリコンや窒化シリコン、酸窒化シリコンなどを用いて形成され
る。絶縁層の除去方法としては、ＣＭＰ（化学的機械的研磨）などの研磨処理やエッチン
グ処理などがあるが、これらのいずれを用いても良い。なお、半導体領域１０４の形成後
、または、素子分離絶縁層１０６の形成後には、上記保護層１０２を除去する。
【００５０】
ここで、ＣＭＰ処理とは、表面を化学的・機械的な複合作用により平坦化する手法である
。より具体的には、研磨ステージの上に研磨布を貼り付け、被加工物と研磨布との間にス
ラリー（研磨剤）を供給しながら研磨ステージと被加工物とを各々回転または揺動させて
、被加工物の表面を、スラリーと被加工物表面との間での化学反応と、研磨布と被加工物
との機械的研磨の作用により、被加工物の表面を研磨する方法である。
【００５１】
なお、素子分離絶縁層１０６の形成方法として、絶縁層を選択的に除去する方法の他、酸
素を打ち込むことにより絶縁性の領域を形成する方法などを用いることもできる。
【００５２】
次に、半導体領域１０４の表面に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形
成する。
【００５３】
絶縁層は後のゲート絶縁層となるものであり、例えば、半導体領域１０４表面の熱処理（
熱酸化処理や熱窒化処理など）によって形成することができる。熱処理に代えて、高密度
プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、ヘリウム（Ｈｅ）、ア
ルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）などの希ガス、酸素、酸化窒素
、アンモニア、窒素、水素などのうちいずれかの混合ガスを用いて行うことができる。も
ちろん、ＣＶＤ法やスパッタリング法等を用いて絶縁層を形成しても良い。当該絶縁層は
、酸化ガリウム、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化
アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯ
ｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ
（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘ
ＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））等を含む単層構造または積層構造とすることが望
ましい。また、絶縁層の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎ
ｍ以上５０ｎｍ以下とすることができる。
【００５４】
導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料
を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電
材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッ
タリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の
形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すもの
とする。
【００５５】
その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層１０８
、ゲート電極１１０を形成する（図２（Ｃ）参照）。
【００５６】
次に、半導体領域１０４にリン（Ｐ）やヒ素（Ａｓ）などを添加して、チャネル形成領域
１１６および不純物領域１２０を形成する（図２（Ｄ）参照）。なお、ここではｎ型トラ
ンジスタを形成するためにリンやヒ素を添加しているが、ｐ型トランジスタを形成する場
合には、硼素（Ｂ）やアルミニウム（Ａｌ）などの不純物元素を添加すればよい。ここで
、添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化され
る場合には、その濃度を高くすることが望ましい。
【００５７】
なお、ゲート電極１１０の周囲にサイドウォール絶縁層を形成して、不純物元素が異なる
濃度で添加された不純物領域を形成しても良い。
【００５８】
次に、ゲート電極１１０、不純物領域１２０等を覆うように金属層１２２を形成する（図
３（Ａ）参照）。当該金属層１２２は、真空蒸着法やスパッタリング法、スピンコート法
などの各種成膜方法を用いて形成することができる。金属層１２２は、半導体領域１０４
を構成する半導体材料と反応することによって低抵抗な金属化合物となる金属材料を用い
て形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、
タングステン、ニッケル、コバルト、白金等がある。
【００５９】
次に、熱処理を施して、上記金属層１２２と半導体材料とを反応させる。これにより、不
純物領域１２０に接する金属化合物領域１２４が形成される（図３（Ａ）参照）。なお、
ゲート電極１１０として多結晶シリコンなどを用いる場合には、ゲート電極１１０の金属
層１２２と接触する部分にも、金属化合物領域が形成されることになる。
【００６０】
上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができ
る。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応
の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望
ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成され
るものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成するこ
とで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物
領域１２４を形成した後には、金属層１２２は除去する。
【００６１】
次に、金属化合物領域１２４の一部と接する領域に、電極１２６を形成する（図３（Ｂ）
参照）。電極１２６は、例えば、導電材料を含む層を形成した後に、当該層を選択的にエ
ッチングすることで形成される。導電材料を含む層は、アルミニウムや銅、チタン、タン
タル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコン
などの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定さ
れず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用い
ることができる。
【００６２】
なお、電極１２６は、絶縁層１２８を形成した後に、絶縁層１２８に金属化合物領域１２
４にまで達する開口を形成し、当該開口を埋め込むように形成することも可能である。
【００６３】
この場合、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶＤ法に
より窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する
方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被形成面
の酸化膜（自然酸化膜など）を還元し、下部電極など（ここでは金属化合物領域１２４）
との接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、導
電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバ
リア膜を形成した後に、メッキ法により銅膜を形成してもよい。
【００６４】
次に、上述の工程により形成された各構成を覆うように、絶縁層１２８を形成する（図３
（Ｃ）参照）。絶縁層１２８は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ア
ルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層１
２８に誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因
する容量を十分に低減することが可能になるため好ましい。なお、絶縁層１２８には、こ
れらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い
絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減するこ
とが可能である。また、絶縁層１２８は、ポリイミド、アクリル等の有機絶縁材料を用い
て形成することも可能である。なお、ここでは、絶縁層１２８の単層構造としているが、
開示する発明の一態様はこれに限定されない。２層以上の積層構造としても良い。
【００６５】
以上により、半導体材料を含む基板１００を用いたトランジスタ１６０が形成される（図
３（Ｃ）参照）。このようなトランジスタ１６０は、高速動作が可能であるという特徴を
有する。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、
情報の読み出しを高速に行うことができる。
【００６６】
その後、トランジスタ１６２および容量素子１６４の形成前の処理として、絶縁層１２８
にＣＭＰ処理を施して、ゲート電極１１０および電極１２６の上面を露出させる（図３（
Ｄ）参照）。ゲート電極１１０および電極１２６の上面を露出させる処理としては、ＣＭ
Ｐ処理の他にエッチング処理などを適用することも可能であるが、トランジスタ１６２の
特性を向上させるために、絶縁層１２８の表面は可能な限り平坦にしておくことが望まし
い。
【００６７】
なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工
程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でな
る多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。
【００６８】
〈上部のトランジスタの作製方法〉
次に、ゲート電極１１０、電極１２６、絶縁層１２８などの上に導電層を形成し、該導電
層を選択的にエッチングして、ソース電極またはドレイン電極１４２ａ、ソース電極また
はドレイン電極１４２ｂを形成する（図４（Ａ）参照）。
【００６９】
導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用
いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、
タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分
とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウ
ム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いて
もよい。
【００７０】
導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、チタ
ン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウ
ム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構
造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。な
お、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有す
るソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２
ｂへの加工が容易であるというメリットがある。
【００７１】
また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物とし
ては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化
インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する場合がある）、酸化
インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）、または、これらの金属酸化物材料にシ
リコン若しくは酸化シリコンを含有させたものを用いることができる。
【００７２】
導電層のエッチングは、形成されるソース電極またはドレイン電極１４２ａ、およびソー
ス電極またはドレイン電極１４２ｂの端部が、テーパー形状となるように行うことが好ま
しい。ここで、テーパー角は、例えば、３０°以上６０°以下であることが好ましい。ソ
ース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂの端部を
テーパー形状となるようにエッチングすることにより、後に形成されるゲート絶縁層１４
６の被覆性を向上し、段切れを防止することができる。
【００７３】
上部のトランジスタのチャネル長（Ｌ）は、ソース電極またはドレイン電極１４２ａ、お
よびソース電極またはドレイン電極１４２ｂの下端部の間隔によって決定される。なお、
チャネル長（Ｌ）が２５ｎｍ未満のトランジスタを形成する場合に用いるマスク形成の露
光を行う際には、数ｎｍ〜数１０ｎｍと波長の短い超紫外線（Ｅｘｔｒｅｍｅ  Ｕｌｔｒ
ａｖｉｏｌｅｔ）を用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度
も大きい。従って、後に形成されるトランジスタのチャネル長（Ｌ）を、１０ｎｍ以上１
０００ｎｍ（１μｍ）以下とすることも可能であり、回路の動作速度を高めることが可能
である。また、微細化によって、半導体装置の消費電力を低減することも可能である。
【００７４】
なお、絶縁層１２８の上には、下地として機能する絶縁層を設けても良い。当該絶縁層は
、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。
【００７５】
また、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１
４２ｂ上に、それぞれ絶縁層を形成してもよい。絶縁層は、後に形成されるゲート電極の
一部と重畳するように形成する。このような絶縁層を設けることにより、ゲート電極と、
ソース電極またはドレイン電極との間の容量を低減することができる。
【００７６】
次に、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１
４２ｂを覆うように酸化物半導体層を形成した後、当該酸化物半導体層を選択的にエッチ
ングして酸化物半導体層１４４を形成する（図４（Ｂ）参照）。
【００７７】
酸化物半導体層としては、少なくともＩｎ、Ｇａ、Ｓｎ及びＺｎから選ばれた一種以上の
元素を含有する。例えば、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化
物半導体や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｓ
ｎ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｇａ−Ｚｎ
−Ｏ系酸化物半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸
化物半導体や、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｚｎ−
Ｏ系酸化物半導体、Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｚｎ−Ｍｇ−Ｏ系酸化物半導体、Ｓ
ｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｍｇ−Ｏ系酸化物半導体や、Ｉｎ−Ｇａ−Ｏ系の材
料、一元系金属の酸化物であるＩｎ−Ｏ系酸化物半導体、Ｓｎ−Ｏ系酸化物半導体、Ｚｎ
−Ｏ系酸化物半導体などを用いることができる。また、上記酸化物半導体にＩｎとＧａと
ＳｎとＺｎ以外の元素、例えばＳｉＯ２を含ませてもよい。
【００７８】
例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とは、インジウム（Ｉｎ）、ガリウム（Ｇ
ａ）、亜鉛（Ｚｎ）を有する酸化物半導体、という意味であり、その組成比は問わない。
【００７９】
中でも、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料は、無電界時の抵抗が十分に高くオ
フ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体
装置に用いる半導体材料としては好適である。
【００８０】
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料の代表例としては、ＩｎＧａＯ３（ＺｎＯ）
ｍ（ｍ＞０）で表記されるものがある。また、Ｇａに代えてＭの表記を用い、ＩｎＭＯ３
（ＺｎＯ）ｍ（ｍ＞０）のように表記される酸化物半導体材料がある。ここで、Ｍは、ガ
リウム（Ｇａ）、アルミニウム（Ａｌ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、マンガン（Ｍ
ｎ）、コバルト（Ｃｏ）などから選ばれた一の金属元素または複数の金属元素を示す。例
えば、Ｍとしては、Ｇａ、ＧａおよびＡｌ、ＧａおよびＦｅ、ＧａおよびＮｉ、Ｇａおよ
びＭｎ、ＧａおよびＣｏなどを適用することができる。なお、上述の組成は結晶構造から
導き出されるものであり、あくまでも一例に過ぎないことを付記する。
【００８１】
酸化物半導体層をスパッタ法で作製するためのターゲットとしては、Ｉｎ：Ｇａ：Ｚｎ＝
１：ｘ：ｙ（ｘは０以上、ｙは０．５以上５以下）の組成比で表されるものを用いるのが
好適である。例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組
成比を有する金属酸化物ターゲットなどを用いることができる。また、Ｉｎ２Ｏ３：Ｇａ
２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の組成比を有する金属酸化物ターゲットや、
Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ数比］の組成比を有する金属酸化
物ターゲットや、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：０：２［ｍｏｌ数比］の組成比
を有する金属酸化物ターゲットを用いることもできる。
【００８２】
また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組
成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３
：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に
換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１
５：１〜１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２〜３：４）と
する。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比が
Ｉｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
【００８３】
本実施の形態では、非晶質構造の酸化物半導体層を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の金属酸化
物ターゲットを用いるスパッタ法により形成することとする。
【００８４】
金属酸化物ターゲット中の金属酸化物の相対密度は８０％以上、好ましくは９５％以上、
さらに好ましくは９９．９％以上である。相対密度の高い金属酸化物ターゲットを用いる
ことにより、緻密な構造の酸化物半導体層を形成することが可能である。
【００８５】
酸化物半導体層の形成雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、ま
たは、希ガス（代表的にはアルゴン）と酸素との混合雰囲気とするのが好適である。具体
的には、例えば、水素、水、水酸基、水素化物などの不純物が、１ｐｐｍ以下（望ましく
は１０ｐｐｂ以下）にまで除去された高純度ガス雰囲気を用いるのが好適である。
【００８６】
酸化物半導体層の形成の際には、例えば、減圧状態に保持された処理室内に被処理物を保
持し、被処理物の温度が１００℃以上５５０℃未満、好ましくは２００℃以上４００℃以
下となるように被処理物を熱する。または、酸化物半導体層の形成の際の被処理物の温度
は、室温（２５℃±１０℃、１５℃以上３５℃以下）としてもよい。そして、処理室内の
水分を除去しつつ、水素や水などが除去されたスパッタガスを導入し、上記ターゲットを
用いて酸化物半導体層を形成する。被処理物を熱しながら酸化物半導体層を形成すること
により、酸化物半導体層に含まれる不純物を低減することができる。また、スパッタによ
る損傷を軽減することができる。処理室内の水分を除去するためには、吸着型の真空ポン
プを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメー
ションポンプなどを用いることができる。また、ターボ分子ポンプにコールドトラップを
加えたものを用いてもよい。クライオポンプなどを用いて排気することで、処理室から水
素や水などを除去することができるため、酸化物半導体層中の不純物濃度を低減できる。
【００８７】
酸化物半導体層の形成条件としては、例えば、被処理物とターゲットとの間の距離が１７
０ｍｍ、圧力が０．４Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素１００
％）雰囲気、またはアルゴン（アルゴン１００％）雰囲気、または酸素とアルゴンの混合
雰囲気、といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を用いる
と、成膜時に形成される粉状物質（パーティクル、ごみともいう）を低減でき、膜厚分布
も均一となるため好ましい。酸化物半導体層の厚さは、１ｎｍ以上５０ｎｍ以下、好まし
くは１ｎｍ以上３０ｎｍ以下、より好ましくは１ｎｍ以上１０ｎｍ以下とする。このよう
な厚さの酸化物半導体層を用いることで、微細化に伴う短チャネル効果を抑制することが
可能である。ただし、適用する酸化物半導体材料や、半導体装置の用途などにより適切な
厚さは異なるから、その厚さは、用いる材料や用途などに応じて選択することもできる。
【００８８】
なお、酸化物半導体層をスパッタ法により形成する前には、アルゴンガスを導入してプラ
ズマを発生させる逆スパッタを行い、形成表面（例えば絶縁層１２８の表面）の付着物を
除去するのが好適である。ここで、逆スパッタとは、通常のスパッタは、スパッタターゲ
ットにイオンを衝突させる方法を指すが、逆に、基板の処理表面にイオンを衝突させるこ
とによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法と
しては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近にプラズ
マを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素など
による雰囲気を適用してもよい。
【００８９】
その後、酸化物半導体層に対して、熱処理（第１の熱処理）を行うことが望ましい。この
第１の熱処理によって酸化物半導体層中の、過剰な水素（水や水酸基を含む）を除去し、
酸化物半導体層の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる
。第１の熱処理の温度は、例えば、３００℃以上５５０℃未満、または４００℃以上５０
０℃以下とする。
【００９０】
熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、
４５０℃、１時間の条件で行うことができる。この間、酸化物半導体層は大気に触れさせ
ず、水や水素の混入が生じないようにする。
【００９１】
熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射
によって、被処理物を加熱する装置を用いても良い。例えば、ＬＲＴＡ（Ｌａｍｐ  Ｒａ
ｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、ＧＲＴＡ（Ｇａｓ  Ｒａｐｉｄ  Ｔｈｅ
ｒｍａｌ  Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ
）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ
、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ラン
プなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。
ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴン
などの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が
用いられる。
【００９２】
例えば、第１の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分
間熱した後、当該不活性ガス雰囲気から被処理物を取り出すＧＲＴＡ処理を行ってもよい
。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温
度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素
を含むガスに切り替えても良い。酸素を含む雰囲気において第１の熱処理を行うことで、
酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができるためである
。
【００９３】
なお、不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等
）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ま
しい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの
純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（
すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
【００９４】
いずれにしても、第１の熱処理によって不純物を低減し、ｉ型（真性半導体）またはｉ型
に限りなく近い酸化物半導体層を形成することで、極めて優れた特性のトランジスタを実
現することができる。
【００９５】
ところで、上述の熱処理（第１の熱処理）には水素や水などを除去する効果があるから、
当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理や
、脱水素化処理は、酸化物半導体層の形成後やゲート絶縁層の形成後、ゲート電極の形成
後、などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱
水素化処理は、一回に限らず複数回行っても良い。
【００９６】
酸化物半導体層のエッチングは、上記熱処理の前、または上記熱処理の後のいずれにおい
て行っても良い。また、素子の微細化という観点からはドライエッチングを用いるのが好
適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液につい
ては被エッチング材料に応じて適宜選択することができる。なお、素子におけるリークな
どが問題とならない場合には、酸化物半導体層を島状に加工しないで用いても良い。
【００９７】
次に、酸化物半導体層１４４に接するゲート絶縁層１４６を形成し、その後、ゲート絶縁
層１４６上において酸化物半導体層１４４と重畳する領域にゲート電極１４８ａを形成す
る（図４（Ｃ）参照）。
【００９８】
ゲート絶縁層１４６は、ＣＶＤ法やスパッタ法等を用いて形成することができる。また、
ゲート絶縁層１４６は、酸化ガリウム、酸化シリコン、窒化シリコン、酸窒化シリコン、
酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリ
ケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート
（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアル
ミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、などを含むように形成す
るのが好適である。ゲート絶縁層１４６は、単層構造としても良いし、積層構造としても
良い。また、その厚さは特に限定されないが、半導体装置を微細化する場合には、トラン
ジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場
合には、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることが
できる。
【００９９】
上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが
問題となる。ゲートリークの問題を解消するには、ゲート絶縁層１４６に、酸化ハフニウ
ム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０
、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、
ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（
ｘ＞０、ｙ＞０、ｚ＞０））、などの高誘電率（ｈｉｇｈ−ｋ）材料を用いると良い。ｈ
ｉｇｈ−ｋ材料をゲート絶縁層１４６に用いることで、電気的特性を確保しつつ、ゲート
リークを抑制するために膜厚を大きくすることが可能になる。なお、ｈｉｇｈ−ｋ材料を
含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化ア
ルミニウムなどのいずれかを含む膜との積層構造としてもよい。
【０１００】
ゲート絶縁層１４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱
処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５
０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行え
ばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減
することができる。また、ゲート絶縁層１４６が酸素を含む場合、酸化物半導体層１４４
に酸素を供給し、該酸化物半導体層１４４の酸素欠損を補填して、ｉ型（真性半導体）ま
たはｉ型に限りなく近い酸化物半導体層１４４を形成することもできる。
【０１０１】
なお、本実施の形態では、ゲート絶縁層１４６の形成後に第２の熱処理を行っているが、
第２の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第２の
熱処理を行っても良い。また、第１の熱処理に続けて第２の熱処理を行っても良いし、第
１の熱処理に第２の熱処理を兼ねさせても良いし、第２の熱処理に第１の熱処理を兼ねさ
せても良い。
【０１０２】
上述のように、第１の熱処理と第２の熱処理の少なくとも一方を適用することで、酸化物
半導体層１４４を、その主成分以外の不純物が極力含まれないように高純度化することが
できる。
【０１０３】
ゲート電極１４８ａは、ゲート絶縁層１４６上に導電層を形成した後に、当該導電層を選
択的にエッチングすることによって形成することができる。ゲート電極１４８ａとなる導
電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用い
て形成することができる。詳細は、ソース電極またはドレイン電極１４２ａなどの場合と
同様であり、これらの記載を参酌することができる。以上の工程により、トランジスタ１
６２を形成することができる。
【０１０４】
次に、ゲート絶縁層１４６およびゲート電極１４８ａを覆うように、絶縁層１５０を形成
し、その後、絶縁層１５０上において、ソース電極またはドレイン電極１４２ａと重畳す
る領域に電極１４９ａを形成する（図４（Ｄ）参照）。絶縁層１５０を形成する前に、容
量素子１６４を形成する領域のゲート絶縁層１４６を除去してもよい。容量素子１６４を
形成する領域のゲート絶縁層１４６を除去することにより、容量素子１６４の容量を大き
くすることができる。
【０１０５】
絶縁層１５０は、ＣＶＤ法やスパッタ法等を用いて形成することができる。詳細は、ゲー
ト絶縁層１４６などの場合と同様であり、これらの記載を参酌することができる。
【０１０６】
電極１４９ａは、絶縁層１５０上に導電層を形成した後に、当該導電層を選択的にエッチ
ングすることによって形成することができる。電極１４９ａとなる導電層は、スパッタ法
をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することがで
きる。詳細は、ソース電極またはドレイン電極１４２ａなどの場合と同様であり、これら
の記載を参酌することができる。以上の工程により、容量素子１６４を形成することがで
きる。
【０１０７】
容量素子用の電極となる電極１４９ａは、トランジスタ１６２のゲート電極１４８ａの少
なくとも一部が重畳するように形成することが好ましい。また、電極１４９ａは、トラン
ジスタ１６０のゲート電極１１０の少なくとも一部が重畳するように形成してもよい。こ
のような構成を適用することで、回路面積を十分に縮小することができるためである。な
お、このような構成を実現できるのは、ゲート電極１４８ａと電極１４９ａとを異なる導
電層で形成しているからに他ならない。ゲート電極１４８ａと電極１４９ａを同一の導電
層で形成する場合には、電極形成プロセスの制約から、電極の間隔が十分に小さい構成と
することが困難である。これに対して、ゲート電極１４８ａと電極１４９ａとを異なる導
電層から形成することにより、これらの間隔を十分に小さくし、電極の一部が重畳するよ
うな構成とすることさえも可能になるため、高集積化が可能となる。
【０１０８】
次に、絶縁層１５０および電極１４９ａ上に、絶縁層１５１および絶縁層１５２を形成す
る（図５（Ａ）参照）。絶縁層１５１および絶縁層１５２は、ＰＶＤ法やＣＶＤ法などを
用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸
化ハフニウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することがで
きる。
【０１０９】
なお、絶縁層１５１や絶縁層１５２には、誘電率の低い材料や、誘電率の低い構造（多孔
性の構造など）を用いることが望ましい。絶縁層１５１や絶縁層１５２の誘電率を低くす
ることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることがで
きるためである。
【０１１０】
なお、本実施の形態では、絶縁層１５１と絶縁層１５２の積層構造としているが、本発明
の一態様はこれに限定されない。１層としても良いし、３層以上の積層構造としても良い
。また、絶縁層を設けない構成とすることも可能である。
【０１１１】
なお、上記絶縁層１５２は、その表面が平坦になるように形成することが望ましい。表面
が平坦になるように絶縁層１５２を形成することで、半導体装置を微細化した場合などに
おいても、絶縁層１５２上に、電極や配線などを好適に形成することができるためである
。なお、絶縁層１５２の平坦化は、ＣＭＰ処理などの方法を用いて行うことができる。
【０１１２】
次に、ゲート絶縁層１４６、絶縁層１５０、絶縁層１５１、絶縁層１５２に、ソース電極
またはドレイン電極１４２ｂにまで達する開口１５３を形成する（図５（Ｂ）参照）。当
該開口１５３の形成は、マスクなどを用いた選択的なエッチングにより行われる。
【０１１３】
ここで、上記の開口１５３は、電極１２６と重畳する領域に形成することが望ましい。こ
のような領域に開口１５３を形成することで、電極のコンタクト領域に起因する素子面積
の増大を抑制することができる。つまり、半導体装置の集積度を高めることができる。
【０１１４】
その後、上記開口１５３に電極１５４を形成し、絶縁層１５２上に電極１５４に接する配
線１５６を形成する（図５（Ｃ）参照）。
【０１１５】
電極１５４は、例えば、開口１５３を含む領域にＰＶＤ法やＣＶＤ法などを用いて導電層
を形成した後、エッチング処理やＣＭＰ処理といった方法を用いて、上記導電層の一部を
除去することにより形成することができる。
【０１１６】
より具体的には、例えば、開口１５３を含む領域にＰＶＤ法によりチタン膜を薄く形成し
、ＣＶＤ法により窒化チタン膜を薄く形成した後に、開口１５３に埋め込むようにタング
ステン膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチ
タン膜は、被形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここではソー
ス電極またはドレイン電極１４２ｂ）との接触抵抗を低減させる機能を有する。また、そ
の後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。ま
た、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成
してもよい。
【０１１７】
なお、上記導電層の一部を除去して電極１５４を形成する際には、その表面が平坦になる
ように加工することが望ましい。例えば、開口１５３を含む領域にチタン膜や窒化チタン
膜を薄く形成した後に、開口１５３に埋め込むようにタングステン膜を形成する場合には
、その後のＣＭＰ処理によって、タングステン膜、チタン膜、窒化チタン膜などの不要な
部分を除去すると共に、その表面の平坦性を向上させることができる。このように、電極
１５４を含む表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁
層、半導体層などを形成することが可能となる。
【０１１８】
配線１５６は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法
を用いて導電層を形成した後、当該導電層をパターニングすることによって形成される。
また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデ
ン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることが
できる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウム
のいずれか、またはこれらを複数組み合わせた材料を用いてもよい。詳細は、ソース電極
またはドレイン電極１４２ａ、１４２ｂなどと同様である。
【０１１９】
以上により、高純度化された酸化物半導体層１４４を用いたトランジスタ１６２、および
容量素子１６４が完成する（図５（Ｃ）参照）。
【０１２０】
本実施の形態において示すトランジスタ１６２では、酸化物半導体層１４４が高純度化さ
れているため、その水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×
１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下
である。また、酸化物半導体層１４４のキャリア密度は、一般的なシリコンウェハにおけ
るキャリア密度（１×１０１４／ｃｍ３程度）と比較して、十分に小さい値（例えば、１
×１０１２／ｃｍ３未満、より好ましくは、１．４５×１０１０／ｃｍ３未満）をとる。
そして、これにより、オフ電流が十分に小さくなる。例えば、トランジスタ１６２の室温
（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚ
Ａ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ以下とな
る。
【０１２１】
このように高純度化され、真性化された酸化物半導体層１４４を用いることで、トランジ
スタのオフ電流を十分に低減することができる。そして、このようなトランジスタを用い
ることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。
【０１２２】
また、トランジスタ１６２のゲート電極１４８ａと容量素子１６４の電極１４９ａとを異
なる導電層で形成し、トランジスタ１６２を覆う絶縁層１５０を設けることにより、ゲー
ト電極と容量素子用の電極の間隔を十分に小さくする。これにより、これらの電極の一部
が重畳することも可能な構成となるため、集積度を向上させた半導体装置を提供すること
ができる。
【０１２３】
〈変形例〉
次に、図１に示す半導体装置の他の構成について、図６を参照して説明する。
【０１２４】
〈半導体装置の断面構成および平面構成〉
図６（Ａ）には、半導体装置の断面を、図６（Ｂ）には、半導体装置の平面を、それぞれ
示す。ここで、図６（Ａ）は、図６（Ｂ）のＣ１−Ｃ２およびＤ１−Ｄ２における断面に
相当する。図６（Ａ）および図６（Ｂ）に示される半導体装置は、図１で示した半導体装
置と同様に、下部に第１の半導体材料を用いたトランジスタ１６０を有し、上部に第２の
半導体材料を用いたトランジスタ１６２を有するものである。ここで、第１の半導体材料
と第２の半導体材料とは異なる材料とすることが望ましい。例えば、第１の半導体材料を
酸化物半導体以外の材料（シリコン）とし、第２の半導体材料を酸化物半導体とすること
ができる。酸化物半導体以外の半導体材料（例えば、単結晶シリコン）を用いたトランジ
スタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特
性により長時間の電荷保持を可能とする。
【０１２５】
図６における半導体装置と、図１における半導体装置の相違の一は、トランジスタ１６０
とトランジスタ１６２の接続方法である。図１における半導体装置は、金属化合物領域１
２４の一部と接する領域に、電極１２６を形成し、該電極１２６を介して下部のトランジ
スタ１６０の金属化合物領域１２４と、上部のトランジスタ１６２のソース電極またはド
レイン電極１４２ｂ、とが電気的に接続している。しかし、図６における半導体装置は、
上部のトランジスタ１６２のソース電極またはドレイン電極１４２ｂを直接、下部のトラ
ンジスタ１６０の金属化合物領域１２４に接触させている。
【０１２６】
また、図６における半導体装置と、図１における半導体装置の相違の別の一は、トランジ
スタ１６２と上部の配線１５６との接続方法である。図１における半導体装置は、ソース
電極またはドレイン電極１４２ｂと接する電極１５４を形成し、該電極１５４を介してト
ランジスタ１６２のソース電極またはドレイン電極１４２ｂと、配線１５６とが電気的に
接続している。しかし、図６における半導体装置は、配線１５６を直接、トランジスタ１
６２のソース電極またはドレイン電極１４２ｂに接触させている。
【０１２７】
また、図６において、ソース電極またはドレイン電極１４２ｂと、トランジスタ１６０の
ソース領域及びドレイン領域の一方と、が接する領域は、ソース電極またはドレイン電極
１４２ｂと、メモリセルの一と他のメモリセルとを接続する配線１５６と、が接する領域
と重なっている。このようなレイアウトを採用することで、高集積化を図ることができる
。
【０１２８】
〈半導体装置の作製方法〉
図６に示す半導体装置の作製方法、特に上部のトランジスタ１６２のソース電極またはド
レイン電極の作製方法について説明する。
【０１２９】
はじめに、図２及び図３で示した工程と同様に、基板に、チャネル形成領域１１６および
不純物領域１２０、金属化合物領域１２４、ゲート絶縁層１０８及びゲート電極１１０を
形成する。その後、形成された各構成を覆うように、絶縁層１２８を成膜して、トランジ
スタ１６０を形成する。
【０１３０】
次いで、絶縁層１２８にＣＭＰ処理を施して、ゲート電極１１０の上面を露出させる。ゲ
ート電極１１０の上面を露出させる処理としては、ＣＭＰ処理の他にエッチング処理など
を適用することも可能であるが、後に形成されるトランジスタ１６２の特性を向上させる
ために、絶縁層１２８の表面は可能な限り平坦にしておくことが望ましい。
【０１３１】
次に、絶縁層１２８に、トランジスタ１６０の金属化合物領域１２４にまで達する開口を
形成する。当該開口の形成は、マスクなどを用いた選択的なエッチングにより行われる。
【０１３２】
その後、開口を含む領域にＰＶＤ法やＣＶＤ法などを用いて導電層を形成した後、エッチ
ング処理やＣＭＰ処理といった方法を用いて、上記導電層の一部を選択的に除去すること
により、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２
ｂを形成する。開口を埋め込むように導電層を形成することで、金属化合物領域１２４と
ソース電極またはドレイン電極１４２ｂとが直接接することができる。
【０１３３】
次いで、図４（Ｂ）乃至図４（Ｄ）で示した工程と同様に、ソース電極またはドレイン電
極１４２ａ及びソース電極またはドレイン電極１４２ｂ上に設けられた酸化物半導体層１
４４と、酸化物半導体層１４４に接するゲート絶縁層１４６と、ゲート絶縁層１４６上に
設けられたゲート電極１４８ａと、ゲート電極１４８ａ上に設けられた絶縁層１５０と、
絶縁層１５０上に設けられた電極１４９ａと、をそれぞれ形成する。
【０１３４】
その後、図５で示した工程と同様に、電極１４９ａを覆うように絶縁層１５１、絶縁層１
５２を形成する。絶縁層１５１および絶縁層１５２を成膜後、該絶縁層１５２、絶縁層１
５１、絶縁層１５０、ゲート絶縁層１４６に、ソース電極またはドレイン電極１４２ｂま
で達する開口を形成する。当該開口の形成は、マスクなどを用いた選択的なエッチングに
より行われる。
【０１３５】
その後、開口を含む領域にＰＶＤ法やＣＶＤ法などを用いて導電層を形成した後、エッチ
ング処理やＣＭＰ処理といった方法を用いて、上記導電層の一部を選択的に除去すること
により、配線１５６を形成する。
【０１３６】
以上の工程によって、図６に示す半導体装置を形成することができる。図６に示す半導体
装置は、下部のトランジスタ１６０と上部のトランジスタ１６２との接続、及び、上部の
トランジスタ１６２と配線１５６との接続を、それぞれ電極を形成することなく上部のト
ランジスタ１６２のソース電極またはドレイン電極１４２ｂを用いて直接的に行っている
。このため、電極の形成工程を省略することが可能である。したがって、本実施の形態で
示す半導体装置は、低コストで作製することが可能である。
【０１３７】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
【０１３８】
（実施の形態２）
本実施の形態では、開示する発明の別の一態様に係る半導体装置の構成およびその作製方
法について、図７乃至図１０を参照して説明する。
【０１３９】
〈半導体装置の断面構成および平面構成〉
図７は、本実施の形態にかかる半導体装置の構成の一例である。図７（Ａ）には、半導体
装置の断面を、図７（Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図７（Ａ
）は、図７（Ｂ）のＥ１−Ｅ２およびＦ１−Ｆ２における断面に相当する。図７（Ａ）お
よび図７（Ｂ）に示される半導体装置は、下部に第１の半導体材料を用いたトランジスタ
５６０を有し、上部に第２の半導体材料を用いたトランジスタ５６２を有するものである
。ここで、第１の半導体材料と第２の半導体材料とは異なる材料とすることが望ましい。
例えば、第１の半導体材料を酸化物半導体以外の材料（シリコン）とし、第２の半導体材
料を酸化物半導体とすることができる。酸化物半導体以外の半導体材料（例えば、単結晶
シリコン）を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用
いたトランジスタは、その特性により長時間の電荷保持を可能とする。
【０１４０】
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明す
るが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、開示
する発明の技術的な本質は、情報を保持するために酸化物半導体のようなオフ電流を十分
に低減することが可能な材料をトランジスタ５６２に用いる点にあるから、半導体装置に
用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに
限定する必要はない。
【０１４１】
図７におけるトランジスタ５６０は、ベース基板５００上の半導体層中に設けられたチャ
ネル形成領域５２６と、チャネル形成領域５２６を挟むように設けられた不純物領域５２
８と、チャネル形成領域５２６上に設けられたゲート絶縁層５２２ａと、ゲート絶縁層５
２２ａ上に設けられたゲート電極５２４ａと、を有する。つまり、図７におけるトランジ
スタ５６０と、図１におけるトランジスタ１６０との相違の一は、トランジスタのチャネ
ル形成領域が半導体層中に形成されるか否かにある。図１では半導体基板を用いるのに対
して、図７ではＳＯＩ基板を用いる点が相違している、ということもできる。なお、図に
おいて、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このよ
うな状態を含めてトランジスタと呼ぶ場合がある。
【０１４２】
トランジスタ５６０の不純物領域５２８の一部には、電極５３０が接続されている。ここ
で、電極５３０は、トランジスタ５６０のソース電極やドレイン電極として機能する。ま
た、トランジスタ５６０を覆うように絶縁層５３４が設けられている。なお、高集積化を
実現するためには、図７に示すようにトランジスタ５６０がサイドウォール絶縁層を有し
ない構成とすることが望ましい。一方で、トランジスタ５６０の特性を重視する場合には
、ゲート電極５２４ａの側面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を
含む不純物領域５２８を設けても良い。
【０１４３】
図７におけるトランジスタ５６２は、図１におけるトランジスタ１６２と同様である。す
なわち、図７におけるトランジスタ５６２は、絶縁層５３４上に設けられたソース電極ま
たはドレイン電極５４２ａ、およびソース電極またはドレイン電極５４２ｂと、ソース電
極またはドレイン電極５４２ａ、およびソース電極またはドレイン電極５４２ｂと電気的
に接続されている酸化物半導体層５４４と、ソース電極またはドレイン電極５４２ａ、ソ
ース電極またはドレイン電極５４２ｂ、酸化物半導体層５４４を覆うゲート絶縁層５４６
と、ゲート絶縁層５４６上に酸化物半導体層５４４と重畳するように設けられたゲート電
極５４８ａと、を有する。
【０１４４】
また、図７における容量素子５６４は、図１における容量素子１６４と同様である。すな
わち、図７における容量素子５６４は、ソース電極またはドレイン電極５４２ａ、酸化物
半導体層５４４、ゲート絶縁層５４６、絶縁層５５０および電極５４９ａ、で構成される
。すなわち、ソース電極またはドレイン電極５４２ａは、容量素子５６４の一方の電極と
して機能し、電極５４９ａは、容量素子５６４の他方の電極として機能することになる。
その他の詳細については、先の実施の形態を参酌できる。
【０１４５】
トランジスタ５６２および容量素子５６４の上に絶縁層５５１が設けられ、絶縁層５５１
上には絶縁層５５２が設けられ、ゲート絶縁層５４６、絶縁層５５０、絶縁層５５１、絶
縁層５５２などに形成された開口に電極５５４が設けられ、絶縁層５５２上には電極５５
４と接続する配線５５６が設けられている点についても、図１と同様である。
【０１４６】
〈ＳＯＩ基板の作製方法〉
次に、上記半導体装置の作製に用いられるＳＯＩ基板の作製方法の一例について、図８を
参照して説明する。
【０１４７】
まず、ベース基板５００を準備する（図８（Ａ）参照）。ベース基板５００としては、絶
縁体でなる基板を用いることができる。具体的には、アルミノシリケートガラス、アルミ
ノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラ
ス基板、石英基板、セラミック基板、サファイア基板が挙げられる。また、窒化シリコン
と酸化アルミニウムを主成分とした熱膨張係数がシリコンに近いセラミック基板を用いて
もよい。
【０１４８】
また、ベース基板５００として単結晶シリコン基板、単結晶ゲルマニウム基板などの半導
体基板を用いても良い。ベース基板５００として半導体基板を用いる場合には、ガラス基
板などを用いる場合と比較して熱処理の温度条件が緩和するため、良質なＳＯＩ基板を得
ることが容易になる。ここで、半導体基板としては、太陽電池級シリコン（ＳＯＧ−Ｓｉ
：Ｓｏｌａｒ  Ｇｒａｄｅ  Ｓｉｌｉｃｏｎ）基板などを用いても良い。また、多結晶半
導体基板を用いても良い。太陽電池級シリコンや、多結晶半導体基板などを用いる場合に
は、単結晶シリコン基板などを用いる場合と比較して、製造コストを抑制することができ
る。
【０１４９】
本実施の形態では、ベース基板５００としてガラス基板を用いる場合について説明する。
ベース基板５００として大面積化が可能で安価なガラス基板を用いることにより、低コス
ト化を図ることができる。
【０１５０】
上記ベース基板５００に関しては、その表面をあらかじめ洗浄しておくことが好ましい。
具体的には、ベース基板５００に対して、塩酸過酸化水素水混合溶液（ＨＰＭ）、硫酸過
酸化水素水混合溶液（ＳＰＭ）、アンモニア過酸化水素水混合溶液（ＡＰＭ）、希フッ酸
（ＤＨＦ）、ＦＰＭ（フッ酸、過酸化水素水、純水の混合液）等を用いて超音波洗浄を行
う。このような洗浄処理を行うことによって、ベース基板５００表面の平坦性向上や、ベ
ース基板５００表面に残存する研磨粒子の除去などが実現される。
【０１５１】
次に、ベース基板５００の表面に、窒素含有層５０２（例えば、窒化シリコン膜（ＳｉＮ
ｘ）や窒化酸化シリコン膜（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の窒素を含有する絶縁膜を含む
層）を形成する（図８（Ｂ）参照）。窒素含有層５０２は、ＣＶＤ法、スパッタリング法
等を用いて形成することができる。
【０１５２】
本実施の形態において形成される窒素含有層５０２は、後に単結晶半導体層を貼り合わせ
るための層（接合層）となる。また、窒素含有層５０２は、ベース基板に含まれるナトリ
ウム（Ｎａ）等の不純物が単結晶半導体層に拡散することを防ぐためのバリア層としても
機能する。
【０１５３】
上述のように、本実施の形態では窒素含有層５０２を接合層として用いるため、その表面
が所定の平坦性を有するように窒素含有層５０２を形成することが好ましい。具体的には
、表面の平均面粗さ（Ｒａ、算術平均粗さともいう）が０．５０ｎｍ以下、自乗平均粗さ
（ＲＭＳ）０．６０ｎｍ以下、より好ましくは、平均面粗さが０．３５ｎｍ以下、自乗平
均粗さが０．４５ｎｍ以下となるように窒素含有層５０２を形成する。なお、上述の平均
面粗さや自乗平均粗さには、例えば、１０μｍ×１０μｍの領域において測定した値を用
いることができる。膜厚は、１０ｎｍ以上２００ｎｍ以下、好ましくは５０ｎｍ以上１０
０ｎｍ以下の範囲とする。このように、表面の平坦性を高めておくことで、後の工程で単
結晶半導体層の接合不良を防止することができる。
【０１５４】
次に、ボンド基板を準備する。ここでは、ボンド基板として単結晶半導体基板５１０を用
いる（図８（Ｃ）参照）。なお、ここでは、ボンド基板として単結晶のものを用いるが、
ボンド基板の結晶性を単結晶に限る必要はない。
【０１５５】
単結晶半導体基板５１０としては、例えば、単結晶シリコン基板、単結晶ゲルマニウム基
板、単結晶シリコンゲルマニウム基板など、第１４族元素でなる単結晶半導体基板を用い
ることができる。また、ガリウムヒ素やインジウムリン等の化合物半導体基板を用いるこ
ともできる。市販のシリコン基板としては、直径５インチ（１２５ｍｍ）、直径６インチ
（１５０ｍｍ）、直径８インチ（２００ｍｍ）、直径１２インチ（３００ｍｍ）、直径１
６インチ（４００ｍｍ）サイズの円形のものが代表的である。なお、単結晶半導体基板５
１０の形状は円形に限らず、例えば、矩形等に加工したものであっても良い。また、単結
晶半導体基板５１０は、ＣＺ（チョクラルスキー）法やＦＺ（フローティングゾーン）法
を用いて作製することができる。
【０１５６】
単結晶半導体基板５１０の表面には酸化膜５１２を形成する（図８（Ｄ）参照）。なお、
汚染物除去の観点から、酸化膜５１２の形成前に、塩酸過酸化水素水混合溶液（ＨＰＭ）
、硫酸過酸化水素水混合溶液（ＳＰＭ）、アンモニア過酸化水素水混合溶液（ＡＰＭ）、
希フッ酸（ＤＨＦ）、ＦＰＭ（フッ酸、過酸化水素水、純水の混合液）等を用いて単結晶
半導体基板５１０の表面を洗浄しておくことが好ましい。希フッ酸とオゾン水を交互に吐
出して洗浄してもよい。
【０１５７】
酸化膜５１２は、例えば、酸化シリコン膜、酸化窒化シリコン膜等を単層で、または積層
させて形成することができる。上記酸化膜５１２の作製方法としては、熱酸化法、ＣＶＤ
法、スパッタリング法などがある。また、ＣＶＤ法を用いて酸化膜５１２を形成する場合
、良好な貼り合わせを実現するためには、テトラエトキシシラン（略称；ＴＥＯＳ：化学
式Ｓｉ（ＯＣ２Ｈ５）４）等の有機シランを用いて酸化シリコン膜を形成することが好ま
しい。
【０１５８】
本実施の形態では、単結晶半導体基板５１０に熱酸化処理を行うことにより酸化膜５１２
（ここでは、ＳｉＯｘ膜）を形成する。熱酸化処理は、酸化性雰囲気中にハロゲンを添加
して行うことが好ましい。
【０１５９】
例えば、塩素（Ｃｌ）が添加された酸化性雰囲気中で単結晶半導体基板５１０に熱酸化処
理を行うことにより、塩素酸化された酸化膜５１２を形成することができる。この場合、
酸化膜５１２は、塩素原子を含有する膜となる。このような塩素酸化により、外因性の不
純物である重金属（例えば、鉄（Ｆｅ）、クロム（Ｃｒ）、ニッケル（Ｎｉ）、モリブデ
ン（Ｍｏ）等）を捕集して金属の塩化物を形成し、これを外方に除去して単結晶半導体基
板５１０の汚染を低減させることができる。また、ベース基板５００と貼り合わせた後に
、ベース基板からのＮａ等の不純物を固定して、単結晶半導体基板５１０の汚染を防止で
きる。
【０１６０】
なお、酸化膜５１２に含有させるハロゲン原子は塩素原子に限られない。酸化膜５１２に
はフッ素原子を含有させてもよい。単結晶半導体基板５１０表面をフッ素酸化する方法と
しては、フッ酸（ＨＦ）溶液に浸漬させた後に酸化性雰囲気中で熱酸化処理を行う方法や
、三フッ化窒素（ＮＦ３）を酸化性雰囲気に添加して熱酸化処理を行う方法などがある。
【０１６１】
次に、イオンを電界で加速して単結晶半導体基板５１０に照射し、添加することで、単結
晶半導体基板５１０の所定の深さに結晶構造が損傷した脆化領域５１４を形成する（図８
（Ｅ）参照）。
【０１６２】
脆化領域５１４が形成される領域の深さは、イオンの運動エネルギー、イオンの質量と電
荷、イオンの入射角などによって調節することができる。また、脆化領域５１４は、イオ
ンの平均侵入深さとほぼ同じ深さの領域に形成される。このため、イオンを添加する深さ
で、単結晶半導体基板５１０から分離される単結晶半導体層の厚さを調節することができ
る。例えば、単結晶半導体層の厚さが、１０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎ
ｍ以上２００ｎｍ以下程度となるように平均侵入深さを調節すれば良い。
【０１６３】
当該イオンの照射処理は、イオンドーピング装置やイオン注入装置を用いて行うことがで
きる。イオンドーピング装置の代表例としては、プロセスガスをプラズマ励起して生成さ
れた全てのイオン種を被処理体に照射する非質量分離型の装置がある。当該装置では、プ
ラズマ中のイオン種を質量分離しないで被処理体に照射することになる。これに対して、
イオン注入装置は質量分離型の装置である。イオン注入装置では、プラズマ中のイオン種
を質量分離し、ある特定の質量のイオン種を被処理体に照射する。
【０１６４】
本実施の形態では、イオンドーピング装置を用いて、水素を単結晶半導体基板５１０に添
加する例について説明する。ソースガスとしては水素を含むガスを用いる。照射するイオ
ンについては、Ｈ３＋の比率を高くすると良い。具体的には、Ｈ＋、Ｈ２＋、Ｈ３＋の総
量に対してＨ３＋の割合が５０％以上（より好ましくは８０％以上）となるようにする。
Ｈ３＋の割合を高めることで、イオン照射の効率を向上させることができる。
【０１６５】
なお、添加するイオンは水素に限定されない。ヘリウムなどのイオンを添加しても良い。
また、添加するイオンは一種類に限定されず、複数種類のイオンを添加しても良い。例え
ば、イオンドーピング装置を用いて水素とヘリウムとを同時に照射する場合には、異なる
工程で照射する場合と比較して工程数を低減することができると共に、後の単結晶半導体
層の表面荒れを抑えることが可能である。
【０１６６】
なお、イオンドーピング装置を用いて脆化領域５１４を形成する場合には、重金属も同時
に添加されるおそれがあるが、ハロゲン原子を含有する酸化膜５１２を介してイオンの照
射を行うことによって、これら重金属による単結晶半導体基板５１０の汚染を防ぐことが
できる。
【０１６７】
次に、ベース基板５００と、単結晶半導体基板５１０とを対向させ、窒素含有層５０２の
表面と酸化膜５１２とを密着させる。これにより、ベース基板５００と、単結晶半導体基
板５１０とが貼り合わされる（図８（Ｆ）参照）。
【０１６８】
貼り合わせの際には、ベース基板５００または単結晶半導体基板５１０の一箇所に、０．
００１Ｎ／ｃｍ２以上１００Ｎ／ｃｍ２以下、例えば、１Ｎ／ｃｍ２以上２０Ｎ／ｃｍ２
以下の圧力を加えることが望ましい。圧力を加えて、貼り合わせ面を接近、密着させると
、密着させた部分において窒素含有層５０２と酸化膜５１２の接合が生じ、当該部分を始
点として自発的な接合がほぼ全面におよぶ。この接合には、ファンデルワールス力や水素
結合が作用しており、常温で行うことができる。
【０１６９】
なお、単結晶半導体基板５１０とベース基板５００とを貼り合わせる前には、貼り合わせ
に係る表面につき、表面処理を行うことが好ましい。表面処理を行うことで、単結晶半導
体基板５１０とベース基板５００との界面での接合強度を向上させることができる。
【０１７０】
表面処理としては、ウェット処理、ドライ処理、またはウェット処理とドライ処理の組み
合わせ、を用いることができる。また、異なるウェット処理どうしを組み合わせて用いて
も良いし、異なるドライ処理どうしを組み合わせて用いても良い。
【０１７１】
なお、貼り合わせの後には、接合強度を増加させるための熱処理を行ってもよい。この熱
処理の温度は、脆化領域５１４における分離が生じない温度（例えば、室温以上４００℃
未満）とする。また、この温度範囲で加熱しながら、窒素含有層５０２と酸化膜５１２と
を接合させてもよい。上記熱処理には、拡散炉、抵抗加熱炉などの加熱炉、ＲＴＡ（瞬間
熱アニール、Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、マイクロ波加熱装置な
どを用いることができる。なお、上記温度条件はあくまで一例に過ぎず、開示する発明の
一態様がこれに限定して解釈されるものではない。
【０１７２】
次に、熱処理を行うことにより、単結晶半導体基板５１０を脆化領域において分離して、
ベース基板５００上に、窒素含有層５０２および酸化膜５１２を介して単結晶半導体層５
１６を形成する（図８（Ｇ）参照）。
【０１７３】
なお、上記分離の際の熱処理温度は、できる限り低いものであることが望ましい。分離の
際の温度が低いほど、単結晶半導体層５１６の表面荒れを抑制できるためである。具体的
には、例えば、上記分離の際の熱処理温度は、３００℃以上６００℃以下とすればよく、
４００℃以上５００℃以下とすると、より効果的である。
【０１７４】
なお、単結晶半導体基板５１０を分離した後には、単結晶半導体層５１６に対して、５０
０℃以上の温度で熱処理を行い、単結晶半導体層５１６中に残存する水素の濃度を低減さ
せてもよい。
【０１７５】
次に、単結晶半導体層５１６の表面にレーザー光を照射することによって、表面の平坦性
を向上させ、かつ欠陥を低減させた単結晶半導体層５１８を形成する（図８（Ｈ）参照）
。なお、レーザー光の照射処理に代えて、熱処理を行っても良い。
【０１７６】
なお、本実施の形態においては、単結晶半導体層５１６の分離に係る熱処理の直後に、レ
ーザー光の照射処理を行っているが、本発明の一態様はこれに限定して解釈されない。単
結晶半導体層５１６の分離に係る熱処理の後にエッチング処理を施して、単結晶半導体層
５１６表面の欠陥が多い領域を除去してから、レーザー光の照射処理を行っても良いし、
単結晶半導体層５１６表面の平坦性を向上させてからレーザー光の照射処理を行ってもよ
い。なお、上記エッチング処理としては、ウェットエッチング、ドライエッチングのいず
れを用いてもよい。また、本実施の形態においては、上述のようにレーザー光を照射した
後、単結晶半導体層５１６の膜厚を小さくする薄膜化工程を行ってもよい。単結晶半導体
層５１６の薄膜化には、ドライエッチングまたはウェットエッチングの一方、または双方
を用いればよい。
【０１７７】
以上の工程により、良好な特性の単結晶半導体層５１８を有するＳＯＩ基板を得ることが
できる（図８（Ｈ）参照）。
【０１７８】
〈半導体装置の作製方法〉
次に、上記のＳＯＩ基板を用いた半導体装置の作製方法、特に、トランジスタ５６０の作
製方法について、図９を参照して説明する。なお、図９は、図８に示す方法で作成したＳ
ＯＩ基板の一部であって、図７（Ａ）の一部に相当する断面図である。
【０１７９】
まず、単結晶半導体層５１８を島状に加工して、半導体層５２０を形成する（図９（Ａ）
参照）。なお、この工程の前後において、トランジスタのしきい値電圧を制御するために
、ｎ型の導電性を付与する不純物元素や、ｐ型の導電性を付与する不純物元素を半導体層
に添加してもよい。半導体がシリコンの場合、ｎ型の導電性を付与する不純物元素として
は、例えば、リンや砒素などを用いることができる。また、ｐ型の導電性を付与する不純
物元素としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。
【０１８０】
次に、半導体層５２０を覆うように絶縁層５２２を形成し、絶縁層５２２上の半導体層５
２０と重畳する領域に導電層５２４を形成する（図９（Ｂ）参照）。
【０１８１】
絶縁層５２２は、後にゲート絶縁層となるものである。絶縁層５２２は、例えば、半導体
層５２０表面の熱処理（熱酸化処理や熱窒化処理など）によって形成することができる。
熱処理に代えて、高密度プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば
、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素など
のうちいずれかの混合ガスを用いて行うことができる。もちろん、ＣＶＤ法やスパッタリ
ング法等を用いて絶縁層を形成しても良い。当該絶縁層は、酸化シリコン、酸窒化シリコ
ン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウ
ム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハ
フニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加さ
れたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））等を含
む単層構造または積層構造とすることが望ましい。また、絶縁層の厚さは、例えば、１ｎ
ｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。ここ
では、プラズマＣＶＤ法を用いて、酸化シリコンを含む絶縁層を単層で形成することとす
る。
【０１８２】
導電層５２４は、後にゲート電極となるものである。導電層５２４は、アルミニウムや銅
、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、
多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方
法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種
成膜方法を用いることができる。なお、本実施の形態では、導電材料を含む層を、金属材
料を用いて形成する場合の一例について示すものとする。
【０１８３】
次に、絶縁層５２２および導電層５２４を選択的にエッチングして、半導体層５２０の上
方に、ゲート絶縁層５２２ａおよびゲート電極５２４ａを形成する（図９（Ｃ）参照）。
当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチング
を用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適
宜選択することができる。
【０１８４】
次に、ゲート電極５２４ａをマスクとして、一導電型を付与する不純物元素を半導体層５
２０に添加して、チャネル形成領域５２６および不純物領域５２８を形成する（図９（Ｄ
）参照）。なお、ここでは、ｎ型トランジスタを形成するために、リン（Ｐ）やヒ素（Ａ
ｓ）を添加するが、ｐ型トランジスタを形成する場合には、ホウ素（Ｂ）やアルミニウム
（Ａｌ）、ガリウム（Ｇａ）などの不純物元素を添加すればよい。ここで、添加される不
純物の濃度は適宜設定することができる。また、不純物元素を添加した後には、活性化の
ための熱処理を行う。
【０１８５】
なお、半導体層５２０がシリコンを含む材料でなる場合には、ソース領域およびドレイン
領域をさらに低抵抗化するために、半導体層５２０の一部をシリサイド化したシリサイド
領域を形成してもよい。シリサイド領域の形成は、半導体層に金属を接触させ、加熱処理
（例えば、ＧＲＴＡ法、ＬＲＴＡ法、レーザー光の照射、等）により、半導体層中のシリ
コンと金属とを反応させて行う。シリサイドとしては、例えば、コバルトシリサイドやニ
ッケルシリサイドを形成すれば良い。半導体層５２０が薄い場合には、半導体層５２０の
底部までシリサイド反応を進めても良い。シリサイド化に用いることができる金属材料と
しては、コバルトやニッケルの他、チタン、タングステン、モリブデン、ジルコニウム、
ハフニウム、タンタル、バナジウム、ネオジム、クロム、白金、パラジウム等を挙げるこ
とができる。
【０１８６】
次に、不純物領域５２８の一部と接する領域に、電極５３０を形成し、その後、形成され
た各構成を覆うように、絶縁層５３４を形成する（図９（Ｅ）参照）。
【０１８７】
電極５３０は、例えば、導電材料を含む層を形成した後に、当該層を選択的にエッチング
することで形成される。導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タ
ングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半
導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸
着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることが
できる。
【０１８８】
なお、電極５３０は、絶縁層５３４を形成した後に、絶縁層５３４に不純物領域５２８に
まで達する開口を形成し、当該開口を埋め込むように形成することも可能である。
【０１８９】
絶縁層５３４は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化アルミニウム等の
無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層５３４に誘電率の
低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分
に低減することが可能になるため好ましい。なお、絶縁層５３４には、これらの材料を用
いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較し
て誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である
。また、絶縁層５３４は、ポリイミド、アクリル等の有機絶縁材料を用いて形成すること
も可能である。なお、ここでは、絶縁層５３４の積層構造としているが、開示する発明の
一態様はこれに限定されない。１層としても良いし、３層以上の積層構造としても良い。
【０１９０】
以上により、ＳＯＩ基板を用いたトランジスタ５６０が形成される（図９（Ｅ）参照）。
酸化物半導体以外の材料を用いたトランジスタ５６０は、高速動作が可能であるから、当
該トランジスタを読み出しトランジスタとして用いることにより、読み出し動作を高速化
することができる。また、トランジスタ５６０を用いて、他の論理回路（演算回路ともい
う）などを構成することもできる。
【０１９１】
その後、絶縁層５３４にＣＭＰ処理を施して、ゲート電極５２４ａおよび電極５３０の上
面を露出させる（図示しない）。ゲート電極５２４ａおよび電極５３０の上面を露出させ
る処理としては、ＣＭＰ処理の他にエッチング処理などを適用することも可能であるが、
後に形成されるトランジスタ５６２の特性を向上させるために、絶縁層５３４の表面は可
能な限り平坦にしておくことが望ましい。
【０１９２】
なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工
程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でな
る多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。
【０１９３】
その後、トランジスタ５６０と電気的に接続するトランジスタ５６２および容量素子５６
４を形成する（図７（Ａ）参照）。トランジスタ５６２および容量素子５６４の作製方法
は、トランジスタ１６２および容量素子１６４の場合と同様であるから、ここでは省略す
る。作製方法の詳細については、先の実施の形態を参酌できる。
【０１９４】
〈変形例〉
次に、図７に示す半導体装置の他の構成について、図１０を参照して説明する。
【０１９５】
〈半導体装置の断面構成および平面構成〉
図１０（Ａ）には半導体装置の断面を、図１０（Ｂ）には半導体装置の平面を、それぞれ
示す。ここで、図１０（Ａ）は、図１０（Ｂ）のＧ１−Ｇ２およびＨ１−Ｈ２における断
面に相当する。図１０（Ａ）および図１０（Ｂ）に示される半導体装置は、図７で示した
半導体装置と同様に、下部に第１の半導体材料を用いたトランジスタ５６０を有し、上部
に第２の半導体材料を用いたトランジスタ５６２を有するものである。ここで、第１の半
導体材料と第２の半導体材料とは異なる材料とすることが望ましい。例えば、第１の半導
体材料を酸化物半導体以外の材料（シリコン）とし、第２の半導体材料を酸化物半導体と
することができる。酸化物半導体以外の半導体材料（例えば、単結晶シリコン）を用いた
トランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは
、その特性により長時間の電荷保持を可能とする。
【０１９６】
図１０における半導体装置と、図７における半導体装置の相違の一は、トランジスタ５６
０とトランジスタ５６２の接続方法である。図７における半導体装置は、不純物領域５２
８の一部と接する領域に、電極５３０を形成し、該電極５３０を介して下部のトランジス
タ５６０の不純物領域５２８と、上部のトランジスタ５６２のソース電極またはドレイン
電極５４２ｂ、とが電気的に接続している。しかし、図１０における半導体装置は、上部
のトランジスタ５６２のソース電極またはドレイン電極５４２ｂを直接、下部のトランジ
スタ５６０の不純物領域５２８に接触させている。
【０１９７】
また、図１０における半導体装置と、図７における半導体装置の相違の別の一は、トラン
ジスタ５６２と上部の配線５５６との接続方法である。図７における半導体装置は、ソー
ス電極またはドレイン電極５４２ｂと接する電極５５４を形成し、該電極５５４を介して
トランジスタ５６２のソース電極またはドレイン電極５４２ｂと、配線５５６とが電気的
に接続している。しかし、図１０における半導体装置は、配線５５６を直接、トランジス
タ５６２のソース電極またはドレイン電極５４２ｂに接触させている。
【０１９８】
なお、図１０におけるトランジスタ５６０は、図７におけるトランジスタ５６０と同様で
あり、図１０におけるトランジスタ５６２は、図７におけるトランジスタ５６２と同様で
ある。また、図１０における容量素子５６４は、図７における容量素子５６４と同様であ
る。詳細については、先の実施の形態を参酌できる
【０１９９】
また、図１０に示す半導体装置、特に上部のトランジスタ５６２のソース電極又はドレイ
ン電極の作製方法、配線５５６の作製方法については、先の実施の形態を参照すればよい
ため、詳細な説明は省略する。
【０２００】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
【０２０１】
（実施の形態３）
本実施の形態では、開示する発明の別の一態様に係る半導体装置の構成およびその作製方
法について、図１１および図１２を参照して説明する。
【０２０２】
〈半導体装置の断面構成および平面構成〉
図１１は、本実施の形態にかかる半導体装置の構成の一例である。図１１（Ａ）には、半
導体装置の断面を、図１１（Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図
１１（Ａ）は、図１１（Ｂ）のＩ１−Ｉ２およびＪ１−Ｊ２における断面に相当する。図
１１（Ａ）および図１１（Ｂ）に示される半導体装置は、下部に第１の半導体材料を用い
たトランジスタ１６０を有し、上部に第２の半導体材料を用いたトランジスタ２６２を有
するものである。ここで、第１の半導体材料と第２の半導体材料とは異なる材料とするこ
とが望ましい。例えば、第１の半導体材料を酸化物半導体以外の材料（シリコン）とし、
第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の半導体材料（
例えば、単結晶シリコン）を用いたトランジスタは、高速動作が容易である。一方で、酸
化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
【０２０３】
図１１では、下部のトランジスタとして図１に示すトランジスタ１６０を採用しているが
、図７に示すトランジスタ５６０を採用することもできる。また、図１１では上部のトラ
ンジスタ２６２の構造が、先の実施の形態に示すトランジスタ１６２の構造と異なるため
、トランジスタ２６２について詳細に説明する。
【０２０４】
図１１におけるトランジスタ２６２は、絶縁層１２８上に絶縁層２４３ａと、絶縁層２４
３ａ中に埋め込まれたソース電極またはドレイン電極２４２ａ、および２４２ｂと、上記
絶縁層２４３ａの上面、ソース電極またはドレイン電極２４２ａ、２４２ｂの上面の一部
と接する酸化物半導体層２４４と、酸化物半導体層２４４を覆うゲート絶縁層２４６と、
ゲート絶縁層２４６上のゲート電極２４８ａと、を有する。
【０２０５】
また、絶縁層２４３ａの上面の一部（特に、被形成面に水平な領域をいう）であって酸化
物半導体層２４４と接する領域は、その二乗平均平方根（ＲＭＳ）粗さが１ｎｍ以下であ
り、絶縁層２４３ａの上面の一部とソース電極またはドレイン電極２４２ａの上面との高
低差、または絶縁層２４３ａの上面の一部とソース電極またはドレイン電極２４２ｂの上
面との高低差は、５ｎｍ未満である。
【０２０６】
上述のように、開示する発明の一態様では、二乗平均平方根（ＲＭＳ）粗さが１ｎｍ以下
という極めて平坦な領域にトランジスタ２６２のチャネル形成領域が設けられることにな
る。これにより、トランジスタ２６２が微細化される状況においても、短チャネル効果な
どの不具合を防止し、良好な特性を有するトランジスタ２６２を提供することが可能であ
る。
【０２０７】
また、被形成表面の平坦性を高めることで、酸化物半導体層２４４の膜厚分布を均一化し
て、トランジスタ２６２の特性を向上させることができる。また、大きな高低差に起因し
て生じうる被覆性の低下を抑制し、酸化物半導体層２４４の段切れ（断線）や接続不良を
防止することができる。
【０２０８】
〈上部のトランジスタの作製方法〉
次に、上記半導体装置の作製方法について、図１２を参照して説明する。ここで、図１２
は、図１１に示す上部のトランジスタ２６２の作製方法の例について示す図である。なお
、下部のトランジスタ１６０の作製方法は、図２及び図３を参照すればよいため、詳細な
説明は省略する。
【０２０９】
まず、絶縁層１２８、ゲート電極１１０、及び電極１２６などの上に導電層を形成し、該
導電層を選択的にエッチングして、ソース電極またはドレイン電極２４２ａ、２４２ｂを
形成する（図１２（Ａ）参照）。次に、ソース電極またはドレイン電極２４２ａ、２４２
ｂを覆うように絶縁層２４３を形成する（図１２（Ｂ）参照）。ソース電極またはドレイ
ン電極２４２ａ、２４２ｂおよび絶縁層２４３の材料および形成方法については、先の実
施の形態を参照することができるため、詳細な説明は省略する。
【０２１０】
なお、ソース電極またはドレイン電極２４２ａ、２４２ｂの形成前の処理として、絶縁層
１２８にＣＭＰ処理を施して、ゲート電極１１０および電極１２６の上面を露出させるこ
とが好ましい。ゲート電極１１０および電極１２６の上面を露出させる処理としては、Ｃ
ＭＰ処理の他にエッチング処理などを適用することも可能であるが、トランジスタ２６２
の特性を向上させるために、絶縁層１２８の表面は可能な限り平坦にしておくことが望ま
しい。
【０２１１】
次に、絶縁層２４３をＣＭＰ処理によって薄膜化して、絶縁層２４３ａを形成する（図１
２（Ｃ）参照）。ここでは、ソース電極またはドレイン電極２４２ａ、２４２ｂの表面が
露出する条件で、ＣＭＰ処理を行う。また、当該ＣＭＰ処理は、絶縁層２４３ａ表面の二
乗平均平方根（ＲＭＳ）粗さが１ｎｍ以下（好ましくは、０．５ｎｍ以下）となる条件で
行う。このような条件でＣＭＰ処理を行うことにより、後に酸化物半導体層２４４が形成
される表面の平坦性を向上させ、トランジスタ２６２の特性を向上させることができる。
【０２１２】
なお、ＣＭＰ処理は、１回のみ行ってもよいし、複数回行ってもよい。複数回に分けてＣ
ＭＰ処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ
研磨を行うのが好ましい。このように研磨レートの異なる研磨を組み合わせることによっ
て、絶縁層２４３ａの表面の平坦性をさらに向上させることができる。
【０２１３】
上記のＣＭＰ処理により、絶縁層２４３ａの上面の一部とソース電極またはドレイン電極
２４２ａの上面との高低差、または絶縁層２４３ａの上面の一部とソース電極またはドレ
イン電極２４２ｂの上面との高低差を、５ｎｍ未満とすることができる。
【０２１４】
次に、ソース電極またはドレイン電極２４２ａ、２４２ｂ、および絶縁層２４３ａの一部
に接するように、上記表面を覆う酸化物半導体層２４４を形成した後、当該酸化物半導体
層２４４を覆うようにゲート絶縁層２４６を形成する（図１２（Ｄ）参照）。
【０２１５】
なお、本発明の一態様では、酸化物半導体層２４４の形成表面を十分に平坦化している。
このため、厚みの小さい酸化物半導体層であっても、好適に形成することが可能である。
また、本発明の一態様では、図１２（Ｄ）に示すように、酸化物半導体層２４４の断面形
状を、平坦な形状とすることが好ましい。酸化物半導体層２４４の断面形状を平坦な形状
とすることにより、酸化物半導体層２４４の断面形状が平坦でない場合と比較して、リー
ク電流を低減することができる。
【０２１６】
次に、ゲート絶縁層２４６上にゲート電極２４８ａを形成した後、ゲート電極２４８ａを
覆うように絶縁層２５０を形成する。その後、絶縁層２５０上に電極２４９ａを形成する
（図１２（Ｅ）参照）。
【０２１７】
容量素子２６４の電極２４９ａは、トランジスタ２６２のゲート電極２４８ａと、少なく
とも一部が重畳して設けられている。または、容量素子２６４の電極２４９ａは、トラン
ジスタ１６０のゲート電極１１０と少なくとも一部が重畳して設けられる構成としてもよ
い。また、容量素子２６４の電極２４９ａは、トランジスタ２６２のチャネル形成領域と
少なくとも一部が重畳して設けられる構成としてもよい。このような平面レイアウトを採
用することにより、高集積化が可能である。
【０２１８】
次に、絶縁層２５０、電極２４９ａを覆うように絶縁層２５１を形成し、該絶縁層２５１
上に絶縁層２５２を形成する（図１２（Ｆ）参照）。
【０２１９】
以上の工程により、トランジスタ２６２を作製することができる（図１２（Ｆ）参照）。
【０２２０】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
【０２２１】
（実施の形態４）
本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成およびその動作に
ついて、図１３を参照して説明する。また、図１３に示す回路図においては、図１に示す
半導体装置の符号を参照して説明する。なお、回路図においては、酸化物半導体を用いた
トランジスタであることを示すために、ＯＳの符号を併せて付す場合がある。
【０２２２】
図１３（Ａ−１）に示す半導体装置において、第１の配線（１ｓｔ  Ｌｉｎｅ）とトラン
ジスタ１６０のソース電極とは、電気的に接続され、第２の配線（２ｎｄ  Ｌｉｎｅ）と
トランジスタ１６０のドレイン電極とは、電気的に接続されている。また、第３の配線（
３ｒｄ  Ｌｉｎｅ）とトランジスタ１６２のソース電極またはドレイン電極の一方とは、
電気的に接続され、第４の配線（４ｔｈ  Ｌｉｎｅ）と、トランジスタ１６２のゲート電
極とは、電気的に接続されている。そして、トランジスタ１６０のゲート電極と、トラン
ジスタ１６２のソース電極またはドレイン電極の他方は、容量素子１６４の電極の一方と
電気的に接続され、第５の配線（５ｔｈ  Ｌｉｎｅ）と、容量素子１６４の電極の他方は
電気的に接続されている。
【０２２３】
ここで、トランジスタ１６２には、例えば、上述の酸化物半導体を用いたトランジスタが
適用される。酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴
を有している。このため、トランジスタ１６２をオフ状態とすることで、トランジスタ１
６０のゲート電極の電位を極めて長時間にわたって保持することが可能である。そして、
容量素子１６４を有することにより、トランジスタ１６０のゲート電極に与えられた電荷
の保持が容易になり、また、保持された情報の読み出しが容易になる。
【０２２４】
なお、トランジスタ１６０については特に限定されない。情報の読み出し速度を向上させ
るという観点からは、例えば、単結晶シリコンを用いたトランジスタなど、スイッチング
速度の高いトランジスタを適用するのが好適である。
【０２２５】
また、図１３（Ｂ）に示すように、容量素子１６４を設けない構成とすることも可能であ
る。
【０２２６】
図１３（Ａ−１）に示す半導体装置では、トランジスタ１６０のゲート電極の電位が保持
可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能で
ある。
【０２２７】
はじめに、情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、ト
ランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。
これにより、第３の配線の電位が、トランジスタ１６０のゲート電極、および容量素子１
６４に与えられる。すなわち、トランジスタ１６０のゲート電極には、所定の電荷が与え
られる（書き込み）。ここでは、異なる二つの電位を与える電荷（以下、低電位を与える
電荷を電荷ＱＬ、高電位を与える電荷を電荷ＱＨという）のいずれかが第３の配線を通じ
て与えられるものとする。なお、異なる三つまたはそれ以上の電位を与える電荷を適用し
て、記憶容量を向上させても良い。その後、第４の配線の電位を、トランジスタ１６２が
オフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、トランジ
スタ１６０のゲート電極に与えられた電荷が保持される（保持）。
【０２２８】
トランジスタ１６２のオフ電流は極めて小さいから、トランジスタ１６０のゲート電極の
電荷は長時間にわたって保持される。
【０２２９】
次に、情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状
態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１６０のゲー
ト電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジ
スタ１６０をｎチャネル型とすると、トランジスタ１６０のゲート電極にＱＨが与えられ
ている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ１６０のゲート電極にＱＬが
与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見
かけのしきい値とは、トランジスタ１６０を「オン状態」とするために必要な第５の配線
の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの中
間の電位Ｖ０とすることにより、トランジスタ１６０のゲート電極に与えられた電荷を判
別できる。例えば、書き込みにおいて、ＱＨが与えられていた場合には、第５の配線の電
位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ１６０は「オン状態」となる。ＱＬが
与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トラン
ジスタ１６０は「オフ状態」のままである。このため、第２の配線の電位を見ることで、
保持されている情報を読み出すことができる。
【０２３０】
なお、メモリセルをアレイ状に配置して用いる場合には、所望のメモリセルの情報のみを
読み出せることが必要になる。このように、所定のメモリセルの情報を読み出し、それ以
外のメモリセルの情報を読み出さない場合には、読み出しの対象ではないメモリセルの第
５の配線に対して、ゲート電極の状態にかかわらずトランジスタ１６０が「オフ状態」と
なるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を与えればよい。または、ゲート電
極の状態にかかわらずトランジスタ１６０が「オン状態」となるような電位、つまり、Ｖ
ｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
【０２３１】
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび
保持と同様に行われる。つまり、第４の配線の電位を、トランジスタ１６２がオン状態と
なる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位
（新たな情報に係る電位）が、トランジスタ１６０のゲート電極および容量素子１６４に
与えられる。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位に
して、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電
極は、新たな情報に係る電荷が与えられた状態となる。
【０２３２】
このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に
情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされ
る高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作
に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実
現される。
【０２３３】
なお、トランジスタ１６２のソース電極またはドレイン電極は、トランジスタ１６０のゲ
ート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフロー
ティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。このため
、図中、トランジスタ１６２のソース電極またはドレイン電極とトランジスタ１６０のゲ
ート電極が電気的に接続される部位をフローティングゲート部ＦＧと呼ぶ場合がある。ト
ランジスタ１６２がオフの場合、当該フローティングゲート部ＦＧは絶縁体中に埋設され
たと見ることができ、フローティングゲート部ＦＧには電荷が保持される。酸化物半導体
を用いたトランジスタ１６２のオフ電流は、シリコン半導体などで形成されるトランジス
タの１０万分の１以下であるため、トランジスタ１６２のリークによる、フローティング
ゲート部ＦＧに蓄積される電荷の消失を無視することが可能である。つまり、酸化物半導
体を用いたトランジスタ１６２により、電力の供給が無くても情報の保持が可能な不揮発
性の記憶装置を実現することが可能である。
【０２３４】
例えば、トランジスタ１６２の室温（２５℃）でのオフ電流が１０ｚＡ（１ｚＡ（ゼプト
アンペア）は１×１０−２１Ａ）以下であり、容量素子１６４の容量値が１０ｆＦ程度で
ある場合には、少なくとも１０４秒以上のデータ保持が可能である。なお、当該保持時間
が、トランジスタ特性や容量値によって変動することはいうまでもない。
【０２３５】
また、この場合、従来のフローティングゲート型トランジスタにおいて指摘されているゲ
ート絶縁膜（トンネル絶縁膜）の劣化という問題が存在しない。つまり、従来問題とされ
ていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化という問題を解
消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味する
ものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去
の際に必要であった高電圧も不要である。
【０２３６】
図１３（Ａ−１）に示す半導体装置は、当該半導体装置を構成するトランジスタなどの要
素が抵抗および容量を含むものとして、図１３（Ａ−２）のように考えることが可能であ
る。つまり、図１３（Ａ−２）では、トランジスタ１６０および容量素子１６４が、それ
ぞれ、抵抗および容量を含んで構成されると考えられる。Ｒ１およびＣ１は、それぞれ、
容量素子１６４の抵抗値および容量値であり、抵抗値Ｒ１は、容量素子１６４を構成する
絶縁層による抵抗値に相当する。また、Ｒ２およびＣ２は、それぞれ、トランジスタ１６
０の抵抗値および容量値であり、抵抗値Ｒ２はトランジスタ１６０がオン状態の時のゲー
ト絶縁層による抵抗値に相当し、容量値Ｃ２はいわゆるゲート容量（ゲート電極と、ソー
ス電極またはドレイン電極との間に形成される容量、及び、ゲート電極とチャネル形成領
域との間に形成される容量）の容量値に相当する。
【０２３７】
トランジスタ１６２がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値（実
効抵抗とも呼ぶ）をＲＯＳとすると、トランジスタ１６２のゲートリーク電流が十分に小
さい条件において、Ｒ１およびＲ２が、Ｒ１≧ＲＯＳ（Ｒ１はＲＯＳ以上）、Ｒ２≧ＲＯ
Ｓ（Ｒ２はＲＯＳ以上）を満たす場合には、電荷の保持期間（情報の保持期間ということ
もできる）は、主としてトランジスタ１６２のオフ電流によって決定されることになる。
【０２３８】
逆に、当該条件を満たさない場合には、トランジスタ１６２のオフ電流が十分に小さくと
も、保持期間を十分に確保することが困難になる。トランジスタ１６２のオフ電流以外の
リーク電流（例えば、トランジスタ１６０のソース電極とゲート電極の間において生じる
リーク電流等）が大きいためである。このことから、本実施の形態において開示する半導
体装置は、上述の関係を満たすものであることが望ましいといえる。
【０２３９】
一方で、Ｃ１とＣ２は、Ｃ１≧Ｃ２（Ｃ１はＣ２以上）の関係を満たすことが望ましい。
Ｃ１を大きくすることで、第５の配線によってフローティングゲート部ＦＧの電位を制御
する際に、第５の配線の電位を効率よくフローティングゲート部ＦＧに与えることができ
るようになり、第５の配線に与える電位間（例えば、読み出しの電位と、非読み出しの電
位）の電位差を低く抑えることができるためである。
【０２４０】
上述の関係を満たすことで、より好適な半導体装置を実現することが可能である。なお、
Ｒ１およびＲ２は、トランジスタ１６０のゲート絶縁層および容量素子１６４の絶縁層に
よって決まる。Ｃ１およびＣ２についても同様である。よって、ゲート絶縁層の材料や厚
さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。
【０２４１】
本実施の形態で示す半導体装置においては、フローティングゲート部ＦＧが、フラッシュ
メモリ等のフローティングゲート型トランジスタのフローティングゲートと同等の作用を
するが、本実施の形態のフローティングゲート部ＦＧは、フラッシュメモリ等のフローテ
ィングゲートと本質的に異なる特徴を有する。フラッシュメモリでは、コントロールゲー
トに印加される電圧が高いため、その電位の影響が、隣接するセルのフローティングゲー
トにおよぶことを防ぐために、セルとセルとの間隔をある程度保つ必要が生じる。このこ
とは、半導体装置の高集積化を阻害する要因の一つである。そして、当該要因は、高電界
をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因するも
のである。
【０２４２】
一方、本実施の形態に係る半導体装置は、酸化物半導体を用いたトランジスタのスイッチ
ングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すな
わち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これによ
り、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないた
め、高集積化が容易になる。
【０２４３】
また、高電界が不要であり、大型の周辺回路（昇圧回路など）が不要である点も、フラッ
シュメモリに対するアドバンテージである。例えば、本実施の形態に係るメモリセルに印
加される電圧（メモリセルの各端子に同時に印加される電位の最大のものと最小のものの
差）の最大値は、２値（１ビット）の情報を書き込む場合、一つのメモリセルにおいて、
５Ｖ以下、好ましくは３Ｖ以下とすることができる。
【０２４４】
容量素子１６４を構成する絶縁層の比誘電率εｒ１と、トランジスタ１６０を構成するゲ
ート絶縁層の比誘電率εｒ２とを異ならせる場合には、容量素子１６４の面積Ｓ１と、ト
ランジスタ１６０におけるゲート容量を持つ領域の面積Ｓ２とが、２・Ｓ２≧Ｓ１（２・
Ｓ２はＳ１以上）、望ましくはＳ２≧Ｓ１（Ｓ２はＳ１以上）を満たしつつ、Ｃ１≧Ｃ２
（Ｃ１はＣ２以上）を実現することが容易である。具体的には、例えば、容量素子１６４
を構成する絶縁層においては、酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜、または
酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜と酸化物半導体でなる膜との積層構造を
採用してεｒ１を１０以上、好ましくは１５以上とし、トランジスタ１６０を構成するゲ
ート絶縁層においては、酸化シリコンを採用して、３≦εｒ２≦４（εｒ２は３以上４以
下）とすることができる。
【０２４５】
このような構成を併せて用いることで、開示する発明に係る半導体装置の、より一層の高
集積化が可能である。
【０２４６】
なお、半導体装置の記憶容量を大きくするためには、高集積化以外に、多値化の手法を採
ることもできる。例えば、メモリセルの一に３段階以上の情報を書き込む構成とすること
で、２段階の情報を書き込む場合と比較して記憶容量を増大させることができる。例えば
、上述のような、低電位を与える電荷ＱＬ、高電位を与える電荷ＱＨに加え、他の電位を
与える電荷Ｑをトランジスタ１６０のゲート電極に与えることで、多値化を実現すること
ができる。この場合、Ｆ２が十分に小さくならない回路構成を採用しても十分な記憶容量
を確保することができる。
【０２４７】
なお、上記説明は、電子を多数キャリアとするｎ型トランジスタ（ｎチャネル型トランジ
スタ）を用いる場合についてのものであるが、ｎ型トランジスタに代えて、正孔を多数キ
ャリアとするｐ型トランジスタを用いることができるのはいうまでもない。
【０２４８】
以上のように、本実施の形態に係る半導体装置は高集積化に向いているが、開示する発明
の一態様に係る配線の共通化、コンタクト領域の縮小などにより、さらに集積度を高めた
半導体装置を提供することが可能である。
【０２４９】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
【０２５０】
（実施の形態５）
本実施の形態では、先の実施の形態において説明した半導体装置の応用例の一について説
明する。具体的には、先の実施の形態において説明した半導体装置をマトリクス状に配列
した半導体装置の一例について説明する。
【０２５１】
図１４に（ｍ×ｎ）ビットの記憶容量を有する半導体装置の回路図の一例を示す。
【０２５２】
本発明の一態様に係る半導体装置は、ｍ本（ｍは２以上の整数）の信号線Ｓと、ｍ本のワ
ード線ＷＬと、ｎ本（ｎは２以上の整数）のビット線ＢＬと、ｋ本（ｋはｎ未満の自然数
）のソース線ＳＬと、メモリセル１１００（１，１）〜（ｍ，ｎ）が縦ｍ個（行）×横ｎ
個（列）のマトリクス状に配置されたメモリセルアレイと、第１の駆動回路１１１１、第
２の駆動回路１１１２、第３の駆動回路１１１３、第４の駆動回路１１１４といった周辺
回路によって構成されている。ここで、メモリセル１１００としては、先の実施の形態に
おいて説明した構成（図１３（Ａ−１）に示す構成）が適用される。
【０２５３】
各メモリセル１１００は、第１のトランジスタ、第２のトランジスタ、容量素子をそれぞ
れ有している。各メモリセル１１００において、第１のトランジスタのゲート電極と、第
２のトランジスタのソース電極またはドレイン電極の一方と、容量素子の電極の一方とは
、電気的に接続され、ソース線ＳＬと、第１のトランジスタのソース電極（ソース領域）
とは、電気的に接続されている。さらに、ビット線ＢＬと、第２のトランジスタのソース
電極またはドレイン電極の他方と、第１のトランジスタのドレイン電極とは電気的に接続
され、ワード線ＷＬと、容量素子の電極の他方と、は電気的に接続され、信号線Ｓと、第
２のトランジスタのゲート電極とは電気的に接続されている。つまり、ソース線ＳＬが、
図１３（Ａ−１）に示す構成における第１の配線（１ｓｔ  Ｌｉｎｅ）に、ビット線ＢＬ
が第２の配線（２ｎｄ  Ｌｉｎｅ）及び第３の配線（３ｒｄ  Ｌｉｎｅ）に、信号線Ｓが
第４の配線（４ｔｈ  Ｌｉｎｅ）に、ワード線ＷＬが第５の配線（５ｔｈ  Ｌｉｎｅ）に
相当する。
【０２５４】
また、図１４に示すメモリセルアレイにおいて、ビット線ＢＬ、ソース線ＳＬ、ワード線
ＷＬ、及び信号線Ｓはマトリクスを構成する。ビット線ＢＬの一には、同じ列に配置され
たｍ個のメモリセル１１００が接続されている。また、ワード線ＷＬの一、及び、信号線
Ｓの一には、それぞれ同じ行に配置されたｎ個のメモリセル１１００が接続されている。
また、ソース線ＳＬの本数は、ビット線ＢＬの本数よりも少ないため、ソース線ＳＬの一
は、２本以上の異なるビット線ＢＬに接続されたメモリセル１１００を含む複数のメモリ
セルと接続する必要がある。すなわち、ソース線ＳＬの一には、ｊ個（ｊは（ｍ＋１）以
上（ｍ×ｎ）以下の整数）のメモリセル１１００が接続されている。なお、ソース線ＳＬ
は、複数のビット線ＢＬに対して一本の割合で配置されている（すなわち、（ｎ／ｋ）が
整数である）のが好ましく、この場合、各ソース線ＳＬに接続されるメモリセル１１００
の数が等しいとすれば、ソース線ＳＬの一には、（ｍ×ｎ／ｋ）個のメモリセル１１００
が接続される。
【０２５５】
図１４に示すメモリセルアレイのように、メモリセル１１００の一と他のメモリセルとを
接続するソース線ＳＬの一を、２本以上の異なるビット線ＢＬに接続されたメモリセルを
含む複数のメモリセル１１００と接続する構成として、ソース線ＳＬの本数をビット線Ｂ
Ｌの本数より少なくする。これにより、ソース線の数を十分に少なくすることができるた
め、半導体装置の集積度を向上させることができる。
【０２５６】
ビット線ＢＬは、第１の駆動回路１１１１と電気的に接続されており、ソース線ＳＬは、
第２の駆動回路１１１２と電気的に接続されており、信号線Ｓは第３の駆動回路１１１３
と電気的に接続されており、ワード線ＷＬは、第４の駆動回路１１１４と電気的に接続さ
れている。なお、ここでは、第１の駆動回路１１１１、第２の駆動回路１１１２、第３の
駆動回路１１１３、第４の駆動回路１１１４は、それぞれ独立に設けているが、開示する
発明はこれに限定されない。いずれか一、または複数の機能を有する駆動回路を用いても
良い。
【０２５７】
次に、書き込み動作および読み出し動作について説明する。図１５は、図１４に示す半導
体装置の書き込み動作および読出し動作のタイミングチャートの一例である。
【０２５８】
なお、ここでは、簡単のため、２行×２列のメモリセルアレイで構成される半導体装置の
動作について説明するが、開示する発明はこれに限定されない。
【０２５９】
第１行目のメモリセル１１００（１，１）、およびメモリセル１１００（１，２）への書
き込みを行う場合と、第１行目のメモリセル１１００（１，１）、およびメモリセル１１
００（１，２）からの読み出しを行う場合について説明する。なお、以下では、メモリセ
ル（１，１）へ書き込むデータを”１”とし、メモリセル（１，２）へ書き込むデータを
”０”とする場合について説明する。
【０２６０】
はじめに、書き込みについて説明する。まず、第１行目の信号線Ｓ＿１に電位Ｖ１を与え
、第１行目の第２のトランジスタをオン状態とする。また、第２行目の信号線Ｓ＿２に電
位０Ｖを与え、第２行目の第２のトランジスタをオフ状態とする。
【０２６１】
また、第１列目のビット線ＢＬ＿１に電位Ｖ２を与え、２列目のビット線ＢＬ＿２には電
位０Ｖを与える。
【０２６２】
その結果、メモリセル（１，１）のフローティングゲート部ＦＧには電位Ｖ２が、メモリ
セル（１，２）のフローティングゲート部ＦＧには電位０Ｖが与えられる。ここでは、電
位Ｖ２は第１のトランジスタのしきい値より高い電位とする。そして、第１行目の信号線
Ｓ＿１の電位を０Ｖとして、第１行目の第２のトランジスタをオフ状態とすることで、書
き込みを終了する。なお、電位Ｖ２は、電位Ｖ１と同程度または電位Ｖ１以下とするのが
好ましい。
【０２６３】
なお、書き込み動作の間、第１行目のワード線ＷＬ＿１及び第２行目のワード線ＷＬ＿２
は電位０Ｖとしておく。また、書き込み終了時には、第１列目のビット線ＢＬ＿１の電位
を変化させる前に第１行目の信号線Ｓ＿１を電位０Ｖとする。書き込み後において、メモ
リセルのしきい値は、データ”０”の場合にはＶｗ０、データ”１”の場合にはＶｗ１と
なる。ここで、メモリセルのしきい値とは、第１のトランジスタのソース電極とドレイン
電極の間の抵抗状態が変化する、ワード線ＷＬに接続される端子の電圧をいうものとする
。なお、ここでは、Ｖｗ０＞０＞Ｖｗ１とする。またソース線ＳＬは、たとえばデータ”
１”を書き込む列のビット線と同じＶ２とする。
【０２６４】
次に、読み出しについて説明する。ここで、ビット線ＢＬには、図１６に示す読み出し回
路が電気的に接続されているとする。
【０２６５】
まず、第１行目のワード線ＷＬ＿１に電位０Ｖを与え、第２行目のワード線ＷＬ＿２には
電位ＶＬを与える。電位ＶＬはしきい値Ｖｗ１より低い電位とする。ＷＬ＿１を電位０Ｖ
とすると、第１行目において、データ”０”が保持されているメモリセルの第１のトラン
ジスタはオフ状態、データ”１”が保持されているメモリセルの第１のトランジスタはオ
ン状態となる。ワード線ＷＬ＿２を電位ＶＬとすると、第２行目において、データ”０”
、”１”のいずれが保持されているメモリセルであっても、第１のトランジスタはオフ状
態となる。
【０２６６】
その結果、ビット線ＢＬ＿１−ソース線ＳＬ間は、メモリセル（１，１）の第１のトラン
ジスタがオン状態であるため低抵抗状態となり、ビット線ＢＬ＿２−ソース線ＳＬ間は、
メモリセル（１，２）の第１のトランジスタがオフ状態であるため、高抵抗状態となる。
ビット線ＢＬ＿１、ビット線ＢＬ＿２に接続される読み出し回路は、ビット線の抵抗状態
の違いから、データを読み出すことができる。
【０２６７】
なお、読み出し動作の間、信号線Ｓ＿１には電位０Ｖを、信号線Ｓ＿２には電位ＶＬを与
え、第２のトランジスタを全てオフ状態としておく。第１行目のフローティングゲート部
ＦＧの電位は０ＶまたはＶ２であるから、信号線Ｓ＿１を電位０Ｖとすることで第２のト
ランジスタを全てオフ状態とすることができる。一方、第２行目のフローティングゲート
部ＦＧの電位は、ワード線ＷＬ＿２に電位ＶＬが与えられると、書き込み直後の電位より
低い電位となってしまう。これにより、第２のトランジスタがオン状態となることを防止
するために、信号線Ｓ＿２をワード線ＷＬ＿２と同じ低電位（電位ＶＬ）とする。つまり
、読み出しを行わない行では、信号線Ｓとワード線ＷＬとを同じ電位（電位ＶＬ）とする
。以上により、第２のトランジスタを全てオフ状態とすることができる。
【０２６８】
読み出し回路として、図１６に示す回路を用いる場合の出力電位について説明する。図１
６に示す読出し回路では、ビット線ＢＬは、リードイネーブル信号（ＲＥ信号）によって
制御されるスイッチを介して、クロックドインバータ、および、電位Ｖ１を与えられた配
線にダイオード接続されたトランジスタに接続される。また、ソース線ＳＬには定電位（
例えば０Ｖ）を与えておく。ビット線ＢＬ＿１−ソース線ＳＬ間は低抵抗であるため、ク
ロックドインバータには低電位が入力され、出力Ｄ＿１はＨｉｇｈ（Ｖ１）となる。ビッ
ト線ＢＬ＿２−ソース線ＳＬ間は高抵抗であるため、クロックドインバータには高電位が
入力され、出力Ｄ＿２はＬｏｗ（０Ｖ）となる。
【０２６９】
動作電位は、例えば、Ｖ１＝２Ｖ、Ｖ２＝１．５Ｖ、ＶＨ＝２Ｖ、ＶＬ＝−２Ｖとするこ
とができる。
【０２７０】
次に、上述の書き込み動作とは異なる書き込み動作について説明する。書き込むデータは
上述の書き込み動作と同じとする。図１７は、当該書き込み動作および読出し動作のタイ
ミングチャートの一例である。
【０２７１】
図１５に示すタイミングチャートを用いた書き込み（第１行目の書き込み）では、書き込
み時のワード線ＷＬ＿２の電位を電位０Ｖとしているため、例えばメモリセル（２，１）
またはメモリセル（２，２）に書き込まれているデータがデータ”１”である場合には、
ビット線ＢＬ＿１とビット線ＢＬ＿２間に定常電流が流れることになる。第１行目の書き
込み時には、第２行目のメモリセルが有する第１のトランジスタがオン状態となり、ビッ
ト線ＢＬ＿１とビット線ＢＬ＿２が、ソース線を介して低抵抗で接続されるためである。
図１７に示す書き込み動作は、このような定常電流の発生を防止する方法である。
【０２７２】
まず、第１行目の信号線Ｓ＿１に電位Ｖ１を与え、第１行目の第２のトランジスタをオン
状態とする。また、第２行目の信号線Ｓ＿２に電位ＶＬを与え、第２行目の第２のトラン
ジスタをオフ状態とする。
【０２７３】
また、第１列目のビット線ＢＬ＿１に電位Ｖ２を与え、第２列目のビット線ＢＬ＿２には
電位０Ｖを与える。
【０２７４】
その結果、メモリセル（１，１）のフローティングゲート部ＦＧには電位Ｖ２が、メモリ
セル（１，２）のフローティングゲート部ＦＧには電位０Ｖが与えられる。ここでは、電
位Ｖ２は第１のトランジスタのしきい値より高い電位とする。そして、第１行目の信号線
Ｓ＿１の電位を０Ｖとして、第１行目の第２のトランジスタをオフ状態とすることで、書
き込みを終了する。
【０２７５】
なお、書き込み動作の間、第１行目のワード線ＷＬ＿１の電位は電位０Ｖに、第２行目の
ワード線ＷＬ＿２の電位は電位ＶＬとしておく。第２行目のワード線ＷＬ＿２を電位ＶＬ
とすることで、第２行目において、データ”０”、”１”のいずれが保持されているメモ
リセルであっても、第１のトランジスタはオフ状態となる。また、書き込み動作の間、ソ
ース線ＳＬには電位Ｖ２を与える。書き込みデータが全て”０”の場合には、ソース線に
は電位０Ｖを与えても構わない。
【０２７６】
また、書き込み終了時には、第１列目のビット線ＢＬ＿１の電位を変化させる前に第１行
目の信号線Ｓ＿１を電位０Ｖとする。書き込み後において、メモリセルのしきい値は、デ
ータ”０”の場合にはＶｗ０、データ”１”の場合にはＶｗ１となる。ここでは、Ｖｗ０
＞０＞Ｖｗ１とする。
【０２７７】
当該書き込み動作において、書き込みを行わない行（この場合には第２行目）のメモリセ
ルの第１のトランジスタはオフ状態であるから、ビット線とソース線の間の定常電流が問
題になるのは、書き込みを行う行のメモリセルのみである。書き込みを行う行のメモリセ
ルにデータ”０”を書き込む場合には、該メモリセルが有する第１のトランジスタはオフ
状態となるため、定常電流の問題は生じない。一方で、書き込みを行う行のメモリセルに
データ”１”を書き込む場合には、該メモリセルが有する第１のトランジスタはオン状態
となるため、ソース線ＳＬとビット線ＢＬ（この場合にはビット線ＢＬ＿１）との間に電
位差が存在する場合には、定常電流が発生する。そこで、ソース線ＳＬの電位を、ビット
線ＢＬ＿１の電位Ｖ２と同じとすることで、ビット線とソース線の間の定常電流を防止で
きる。
【０２７８】
以上のように、当該書き込み動作によって、書き込み時の定常電流の発生を防止できるこ
とがわかる。つまり、当該書き込み動作では、書き込み動作時の消費電力を十分に抑制す
ることができる。
【０２７９】
なお、読み出し動作については、上述の読み出し動作と同様である。
【０２８０】
図１４に示す半導体装置に、オフ電流が極めて小さい酸化物半導体を含む半導体装置を用
いることにより、極めて長期にわたり記憶内容を保持することが可能である。つまり、リ
フレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすること
が可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場
合であっても、長期にわたって記憶内容を保持することが可能である。
【０２８１】
また、図１４に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣
化の問題もない。そのため、図１４に示す半導体装置では、従来の不揮発性メモリで問題
となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トラ
ンジスタをオン状態かオフ状態にすることによって、情報の書き込みが行われるため、高
速な動作も容易に実現しうる。また、情報を消去するための動作が不要であるというメリ
ットもある。
【０２８２】
また、酸化物半導体以外の材料を用いたトランジスタは、十分な高速動作が可能であるた
め、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導
体装置の動作（例えば、情報の読み出し動作）の高速性を十分に確保することができる。
また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種
回路（論理回路、駆動回路など）を好適に実現することが可能である。
【０２８３】
このように、酸化物半導体以外の材料を用いたトランジスタと、酸化物半導体を用いたト
ランジスタとを一体に備えることで、これまでにない特徴を有する半導体装置を実現する
ことができる。
【０２８４】
さらに、図１４に示す半導体装置では、メモリセル一個あたりの配線数を削減することが
できる。これにより、メモリセルの占有面積を低減し、半導体装置の単位面積あたりの記
憶容量を増大することができる。
【０２８５】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
【０２８６】
（実施の形態６）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合に
ついて、図１８を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯
電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含
む）、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置（テレ
ビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体装置を適用す
る場合について説明する。
【０２８７】
図１８（Ａ）は、ノート型のパーソナルコンピュータであり、筐体７０１、筐体７０２、
表示部７０３、キーボード７０４などによって構成されている。筐体７０１と筐体７０２
の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情
報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分
に低減されたノート型のパーソナルコンピュータが実現される。
【０２８８】
図１８（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体７１１には、表示部７１３と、外
部インターフェイス７１５と、操作ボタン７１４等が設けられている。また、携帯情報端
末を操作するスタイラス７１２などを備えている。本体７１１内には、先の実施の形態に
示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、
長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される
。
【０２８９】
図１８（Ｃ）は、電子ペーパーを実装した電子書籍７２０であり、筐体７２１と筐体７２
３の２つの筐体で構成されている。筐体７２１および筐体７２３には、それぞれ表示部７
２５および表示部７２７が設けられている。筐体７２１と筐体７２３は、軸部７３７によ
り接続されており、該軸部７３７を軸として開閉動作を行うことができる。また、筐体７
２１は、電源７３１、操作キー７３３、スピーカー７３５などを備えている。筐体７２１
、筐体７２３の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。
そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消
費電力が十分に低減された電子書籍が実現される。
【０２９０】
図１８（Ｄ）は、携帯電話機であり、筐体７４０と筐体７４１の２つの筐体で構成されて
いる。さらに、筐体７４０と筐体７４１は、スライドし、図１８（Ｄ）のように展開して
いる状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。ま
た、筐体７４１は、表示パネル７４２、スピーカー７４３、マイクロフォン７４４、操作
キー７４５、ポインティングデバイス７４６、カメラ用レンズ７４７、外部接続端子７４
８などを備えている。また、筐体７４０は、携帯電話機の充電を行う太陽電池セル７４９
、外部メモリスロット７５０などを備えている。また、アンテナは、筐体７４１に内蔵さ
れている。筐体７４０と筐体７４１の少なくとも一には、先の実施の形態に示す半導体装
置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶
保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。
【０２９１】
図１８（Ｅ）は、デジタルカメラであり、本体７６１、表示部７６７、接眼部７６３、操
作スイッチ７６４、表示部７６５、バッテリー７６６などによって構成されている。本体
７６１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書
き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減
されたデジタルカメラが実現される。
【０２９２】
図１８（Ｆ）は、テレビジョン装置７７０であり、筐体７７１、表示部７７３、スタンド
７７５などで構成されている。テレビジョン装置７７０の操作は、筐体７７１が備えるス
イッチや、リモコン操作機７８０により行うことができる。筐体７７１およびリモコン操
作機７８０には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の
書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低
減されたテレビジョン装置が実現される。
【０２９３】
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭
載されている。このため、消費電力を低減した電子機器が実現される。
【符号の説明】
【０２９４】
１００    基板
１０２    保護層
１０４    半導体領域
１０６    素子分離絶縁層
１０８    ゲート絶縁層
１１０    ゲート電極
１１６    チャネル形成領域
１２０    不純物領域
１２２    金属層
１２４    金属化合物領域
１２６    電極
１２８    絶縁層
１４２ａ    ソース電極またはドレイン電極
１４２ｂ    ソース電極またはドレイン電極
１４４    酸化物半導体層
１４６    ゲート絶縁層
１４８ａ    ゲート電極
１４９ａ    電極
１５０    絶縁層
１５１    絶縁層
１５２    絶縁層
１５３    開口
１５４    電極
１５６    配線
１６０    トランジスタ
１６２    トランジスタ
１６４    容量素子
２４２ａ    ソース電極またはドレイン電極
２４２ｂ    ソース電極またはドレイン電極
２４３    絶縁層
２４３ａ    絶縁層
２４４    酸化物半導体層
２４６    ゲート絶縁層
２４８ａ    ゲート電極
２４９ａ    電極
２５０    絶縁層
２５１    絶縁層
２５２    絶縁層
２６２    トランジスタ
２６４    容量素子
５００    ベース基板
５０２    窒素含有層
５１０    単結晶半導体基板
５１２    酸化膜
５１４    脆化領域
５１６    単結晶半導体層
５１８    単結晶半導体層
５２０    半導体層
５２２    絶縁層
５２２ａ    ゲート絶縁層
５２４    導電層
５２４ａ    ゲート電極
５２６    チャネル形成領域
５２８    不純物領域
５３０    電極
５３４    絶縁層
５４２ａ    ソース電極またはドレイン電極
５４２ｂ    ソース電極またはドレイン電極
５４４    酸化物半導体層
５４６    ゲート絶縁層
５４８ａ    ゲート電極
５４９ａ    電極
５５０    絶縁層
５５１    絶縁層
５５２    絶縁層
５５４    電極
５５６    配線
５６０    トランジスタ
５６２    トランジスタ
５６４    容量素子
７０１    筐体
７０２    筐体
７０３    表示部
７０４    キーボード
７１１    本体
７１２    スタイラス
７１３    表示部
７１４    操作ボタン
７１５    外部インターフェイス
７２０    電子書籍
７２１    筐体
７２３    筐体
７２５    表示部
７２７    表示部
７３１    電源
７３３    操作キー
７３５    スピーカー
７３７    軸部
７４０    筐体
７４１    筐体
７４２    表示パネル
７４３    スピーカー
７４４    マイクロフォン
７４５    操作キー
７４６    ポインティングデバイス
７４７    カメラ用レンズ
７４８    外部接続端子
７４９    太陽電池セル
７５０    外部メモリスロット
７６１    本体
７６３    接眼部
７６４    操作スイッチ
７６５    表示部
７６６    バッテリー
７６７    表示部
７７０    テレビジョン装置
７７１    筐体
７７３    表示部
７７５    スタンド
７８０    リモコン操作機
１１００    メモリセル
１１１１    駆動回路
１１１２    駆動回路
１１１３    駆動回路
１１１４    駆動回路
【図１】
0005933888.tif 000002
【図２】
0005933888.tif 000003
【図３】
0005933888.tif 000004
【図４】
0005933888.tif 000005
【図５】
0005933888.tif 000006
【図６】
0005933888.tif 000007
【図７】
0005933888.tif 000008
【図８】
0005933888.tif 000009
【図９】
0005933888.tif 000010
【図１０】
0005933888.tif 000011
【図１１】
0005933888.tif 000012
【図１２】
0005933888.tif 000013
【図１３】
0005933888.tif 000014
【図１４】
0005933888.tif 000015
【図１５】
0005933888.tif 000016
【図１６】
0005933888.tif 000017
【図１７】
0005933888.tif 000018
【図１８】
0005933888.tif 000019