(57)【特許請求の範囲】
【請求項１】
基材と、
基材の上に位置するバッファー層と、
前記バッファー層の上に位置し、ソース領域、ドレイン領域及びチャンネル領域を含む半導体層と、
前記半導体層を覆う第１のゲート絶縁層と、
前記第１のゲート絶縁層の上に位置し、幅が前記第１のゲート絶縁層の幅より小さい第２のゲート絶縁層フットと、
前記第２のゲート絶縁層フットの上に位置するゲート電極と、を含み、
前記第１のゲート絶縁層の、前記半導体層の上に位置する部分は、平坦な上面を有し、
前記第１のゲート絶縁層は、酸化ケイ素層であり、
前記第２のゲート絶縁層フットは、窒化ケイ素を含み、
前記半導体層は、低温ポリシリコンを含み、
前記ゲート電極は、モリブデン、アルミニウム、アルミニウム−ニッケル合金、モリブデン−タングステン合金、クロム、銅からなる組のうちの少なくとも１種の材料からなり、
前記第２のゲート絶縁層フットのエッジが前記第２のゲート絶縁層フットの他の部分より厚くなるように、前記第２のゲート絶縁層フットのエッジに１つの突出部を有する
ことを特徴とする薄膜トランジスタ。
【請求項２】
前記半導体層は、さらに、前記ソース領域とドレイン領域にそれぞれ隣接する２つの第２の低ドープドレイン領域と、２つの第２の低ドープドレイン領域にそれぞれ隣接する２つの第１の低ドープドレイン領域と、を含み、
前記第２の低ドープドレイン領域のドーピング濃度は、前記第１の低ドープドレイン領域のドーピング濃度より低い
ことを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項３】
上端にバッファー層を備える基材を用意するステップと、
前記バッファー層の上に半導体層を形成するステップと、
前記半導体層を覆う第１のゲート絶縁層を形成するステップと、
前記第１のゲート絶縁層を覆う第１のフォトレジスト層を形成して構図することで、前記半導体層の中間部を露出させる開口を含む第１のフォトレジストパターンを形成するステップと、
前記第１のフォトレジストパターンの上に、前記第１のフォトレジストパターンの上面、前記開口の中に位置する側壁の表面及び前記半導体層の露出された表面を覆うように第２のゲート絶縁層を形成するステップと、
前記第２のゲート絶縁層の上に、前記開口を不完全に充填するようにゲート金属層を堆積するステップと、
前記ゲート金属層に第２のフォトレジスト層を塗布してベーキングするステップと、
前記第２のフォトレジスト層の一部を除去することで、前記開口の中に、上面が前記ゲート金属層の上面より低くなるように第２のフォトレジストパターンを残すステップと、
前記第２のフォトレジストパターンをマスクとして、ウェットエッチングにより、前記ゲート金属層の一部を選択的に除去することで、ゲート金属パターンを形成するステップと、
前記第２のフォトレジストパターンと前記ゲート金属パターンをマスクとして、ウェットエッチングにより、前記第２のゲート絶縁層の一部を選択的に除去することで、第２のゲート絶縁層フットを形成するステップと、
前記第２のフォトレジストパターンをマスクとして、ウェットエッチングにより、前記ゲート金属パターンに対して２回目のエッチングを行うことで、ゲート電極を形成するステップと、
前記第１のフォトレジストパターンと前記第２のフォトレジストパターンを剥離するステップとを含む
ことを特徴とする薄膜トランジスタの製造方法。
【請求項４】
前記第１のゲート絶縁層は、酸化ケイ素層であり、
前記第２のゲート絶縁層は、窒化ケイ素を含み、
前記半導体層は、低温ポリシリコンを含み、
前記ゲート金属層は、モリブデン、アルミニウム、アルミニウム−ニッケル合金、モリブデン−タングステン合金、クロム、銅からなる組のうちの少なくとも１種の材料からなる
ことを特徴とする請求項３に記載の薄膜トランジスタの製造方法。
【請求項５】
前記第２のフォトレジスト層を塗布してベーキングするステップにより、前記第２のフォトレジスト層は、前記開口を完全に充填し、前記ゲート金属層の最上部を覆い、
前記第２のフォトレジストパターンをマスクとして、ウェットエッチングにより、前記ゲート金属層の一部を選択的に除去することで、ゲート金属パターンを形成するステップにより、前記ゲート金属パターンの上面の露出された部分は、ゲート金属パターンの上面の、前記第２のフォトレジストパターンの下に位置する部分と同一の平面になり、
前記製造方法は、前記第１のフォトレジストパターンと前記第２のフォトレジストパターンを剥離した後、前記ゲート電極と前記第２のゲート絶縁層をマスクとして、前記半導体層に不純物をイオン注入することによって、ソース領域、ドレイン領域及び低ドープドレイン領域を形成するステップをさらに含み、
前記第２のゲート絶縁層フットのエッジが前記第２のゲート絶縁層フットの他の部分より厚くなるように、前記第２のゲート絶縁層フットのエッジに１つの突出部を有する
ことを特徴とする請求項３に記載の薄膜トランジスタの製造方法。
【請求項６】
前記第１のフォトレジストパターンと前記第２のフォトレジストパターンを剥離した後、前記ゲート電極と前記第２のゲート絶縁層をマスクとして、前記半導体層に不純物をイオン注入することで、ソース領域、ドレイン領域、前記ソース領域／ドレイン領域に隣接する第２の低ドープドレイン領域、及び前記第２の低ドープドレイン領域に隣接し、ドーピング濃度が前記第２の低ドープドレイン領域のドーピング濃度より高い第１の低ドープドレイン領域を形成するステップをさらに、含む
ことを特徴とする請求項５に記載の薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリックス式有機発光ディスプレイに関し、具体的には、薄膜トランジスタ、当該薄膜トランジスタを備えるアクティブマトリックス式有機ＥＬ（ＡＭＯＬＥＤ）アセンブリ及び薄膜トランジスタの製造方法に関する。
【背景技術】
【０００２】
アクティブマトリックス式有機ＥＬ（Ａｃｔｉｖｅ Ｍａｔｒｉｘ Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ：ＡＭＯＬＥＤ）の薄膜トランジスタ（ＴＦＴ）の配列アセンブリにおいて、一般的には、低温ポリシリコン（ＬＴＰＳ：Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙ Ｓｉｌｉｃｏｎ）プロセスを採用する。薄膜トランジスタ及び薄膜トランジスタを備える配列アセンブリの品質は、ＡＭＯＬＥＤの最終の表示品質を決める。
【０００３】
ＡＭＯＬＥＤ＿ＬＴＰＳ ＴＦＴを製造するプロセスにおいて、図１〜２を参照すると、フォトレジストパターン１２２をマスクとして、ゲート金属層とゲート絶縁層の一部をエッチングして、ゲート線（図示省略）、ゲート電極１２０’及びゲート電極の下に位置する例えば窒化ケイ素フット（ｆｏｏｔ）１１８’を形成する。そのとき、例えば酸化ケイ素層１１６’のような下方の絶縁層もエッチングされる可能性があるため、酸化ケイ素が（図１に示した丸で囲まれた部分のように）損壊されてしまう。その結果、ソース領域Ｓ及びドレイン領域Ｄのドーパント注入分布（ｄｏｐａｎｔ ｉｍｐｌａｎｔａｔｉｏｎ ｐｒｏｆｉｌｅ）には、バラツキが生じ、そのため、仕上げた製品の電気的な特性（例えば、Ｉｏｎ、Ｉｏｆｆ、Ｖｔｈ、移動度など）にバラツキが生じる。
【０００４】
そのため、ＴＦＴを製造する際に発生する絶縁層の損壊を低減する方法が望まれている。
【０００５】
上記背景技術に開示された上述内容は、単に本発明の背景に対する理解を強化するためのものであるため、従来技術として当業者に知られていない内容が含まれる可能性がある。
【発明の概要】
【課題を解決するための手段】
【０００６】
本発明は、薄膜トランジスタ、当該薄膜トランジスタを備えるアクティブマトリックス式有機ＥＬ（ＡＭＯＬＥＤ）アセンブリ及び薄膜トランジスタの製造方法を開示し、ソース領域及びドレイン領域のより良好な注入分布を得られ、ＴＦＴのより良好な均一性（ｕｎｉｆｏｒｍｉｔｙ）を得られる。
【０００７】
本発明の他の特性および利点は、以下の詳細な説明から明らかになり、または、本発明の実施により部分的に分かることができる。
【０００８】
本発明のある局面において、薄膜トランジスタは、基材と、基材の上に位置するバッファー層と、前記バッファー層の上に位置し、ソース領域、ドレイン領域及びチャンネル領域を含む半導体層と、前記半導体層を覆う第１のゲート絶縁層と、前記第１のゲート絶縁層の上に位置し、幅が前記第１のゲート絶縁層の幅より小さい第２のゲート絶縁層フットと、前記第２のゲート絶縁層フットの上に位置するゲート電極と、を含み、前記第１のゲート絶縁層の、前記半導体層の上に位置する部分は、平坦な上面を有し、第１のゲート絶縁層は、酸化ケイ素層であり、第２のゲート絶縁層フットは、窒化ケイ素を含み、半導体層は、低温ポリシリコンを含み、ゲート電極は、モリブデン、アルミニウム、アルミニウム−ニッケル合金、モリブデン−タングステン合金、クロム、銅からなる組のうちの少なくとも１種の材料からなる。
【０００９】
第２のゲート絶縁層フットのエッジが前記第２のゲート絶縁層フットの他の部分より厚くなるように、第２のゲート絶縁層フットのエッジに１つの突出部を有してもよい。
【００１０】
半導体層は、さらに、前記ソース領域とドレイン領域にそれぞれ隣接する２つの第２の低ドープドレイン領域と、２つの第２の低ドープドレイン領域にそれぞれ隣接するの２つの第１の低ドープドレイン領域と、を含んでも良く、前記第２の低ドープドレイン領域のドーピング濃度は、前記第１の低ドープドレイン領域のドーピング濃度より低い。
【発明の効果】
【００１１】
本発明の技術案によれば、ソース領域及びドレイン領域のより良好な注入分布を得られ、ＴＦＴのより良好な均一性（ｕｎｉｆｏｒｍｉｔｙ）を得られる。なお、ゲート絶縁層の損壊が減少するため、ゲートの降伏電圧を高めに設定することが可能であり、ＧＩＤＬ（ゲートによって誘起されるドレインリーク電流）を低下させる。
【００１２】
図面を参照しながら、実施の形態を詳細に説明することで、本発明に係る上記の特性と利点及び他の特性と利点をより明確にする。
【図面の簡単な説明】
【００１３】
【図１】ＴＦＴを製造する際に発生した酸化ケイ素の損壊を模式的に示す図である。
【図２】ＴＦＴを製造する際に発生した酸化ケイ素の損壊を模式的に示す図である。
【図３】本発明の第１の例示的な実施の形態に係るＡＭＯＬＥＤ配列基板を製造する方法の各段階を模式的に示す図である。
【図４】本発明の第１の例示的な実施の形態に係るＡＭＯＬＥＤ配列基板を製造する方法の各段階を模式的に示す図である。
【図５】本発明の第１の例示的な実施の形態に係るＡＭＯＬＥＤ配列基板を製造する方法の各段階を模式的に示す図である。
【図６】本発明の第１の例示的な実施の形態に係るＡＭＯＬＥＤ配列基板を製造する方法の各段階を模式的に示す図である。
【図７】本発明の第１の例示的な実施の形態に係るＡＭＯＬＥＤ配列基板を製造する方法の各段階を模式的に示す図である。
【図８】本発明の第１の例示的な実施の形態に係るＡＭＯＬＥＤ配列基板を製造する方法の各段階を模式的に示す図である。
【図９】本発明の第１の例示的な実施の形態に係るＡＭＯＬＥＤ配列基板を製造する方法の各段階を模式的に示す図である。
【図１０】本発明の第１の例示的な実施の形態に係るＡＭＯＬＥＤ配列基板を製造する方法の各段階を模式的に示す図である。
【図１１】本発明の第１の例示的な実施の形態に係るＡＭＯＬＥＤ配列基板を製造する方法の各段階を模式的に示す図である。
【図１２】本発明の第１の例示的な実施の形態に係るＡＭＯＬＥＤ配列基板を製造する方法の各段階を模式的に示す図である。
【図１３】本発明の第１の例示的な実施の形態に係るＡＭＯＬＥＤ配列基板を製造する方法の各段階を模式的に示す図である。
【図１４】本発明の第１の例示的な実施の形態に係るＡＭＯＬＥＤ配列基板を製造する方法の各段階を模式的に示す図である。
【図１５】本発明の第１の例示的な実施の形態に係るＡＭＯＬＥＤ配列基板を製造する方法の各段階を模式的に示す図である。
【図１６】本発明の第１の例示的な実施の形態に係るＡＭＯＬＥＤ配列基板を製造する方法の各段階を模式的に示す図である。
【図１７】本発明の第１の例示的な実施の形態に係るＡＭＯＬＥＤ配列基板を製造する方法の各段階を模式的に示す図である。
【図１８】本発明の第２の例示的な実施の形態に係るＡＭＯＬＥＤ配列基板を製造する方法の各段階を模式的に示す図である。
【図１９】本発明の第２の例示的な実施の形態に係るＡＭＯＬＥＤ配列基板を製造する方法の各段階を模式的に示す図である。
【図２０】本発明の第２の例示的な実施の形態に係るＡＭＯＬＥＤ配列基板を製造する方法の各段階を模式的に示す図である。
【図２１】本発明の第２の例示的な実施の形態に係るＡＭＯＬＥＤ配列基板を製造する方法の各段階を模式的に示す図である。
【図２２】本発明の第２の例示的な実施の形態に係るＡＭＯＬＥＤ配列基板を製造する方法の各段階を模式的に示す図である。
【図２３】本発明の第２の例示的な実施の形態に係るＡＭＯＬＥＤ配列基板を製造する方法の各段階を模式的に示す図である。
【発明を実施するための形態】
【００１４】
以下、図面を参照しながら、例示的な実施の形態をより詳細に説明する。ただし、例示的な実施の形態は、様々な形式で実施されることができ、ここで説明する実施形態に制限されるものではないと考えられるべきであり、これに対して、これらの実施の形態を開示することにより、本発明が全面的かつ完全なものになり、例示的な実施の形態の主旨を当業者に全面的に伝える。図面において、わかりやすくなるように、領域と層の厚さを拡大して表示する。図面において、同様の符号は、同様又は相当の構造を示すため、これらの符号について、その詳細な説明を省略する。
【００１５】
なお、説明した特徴、構造又は特性は、任意の適宜な態様で１つ又は複数の実施例に適用してもよい。以下の説明において、本発明の実施例を十分に理解させるために、具体的な詳細を多く開示した。しかしながら、１つ又は複数の上記特定な詳細を備えなくても、又は、他の方法、要素、材料等を採用しても、本発明の技術方案を実現することができることは、当業者にとって言うまでもない。他の場合、本発明の各態様が不明確になることを避けるために、周知の構造、材料又は操作を詳細に示したり説明したりしない。
【００１６】
図３〜図１１は、本発明の第１の例示的な実施の形態に係るＡＭＯＬＥＤ配列基板を製造する方法の各段階を模式的に示す図である。示された製造方法を使用して、基材の上に、本発明の例示的な実施の形態に係るＡＭＯＬＥＤ配列基板に用いられる酸化ケイ素の損失のないＰＭＯＳＴＦＴ及び／又はＮＭＯＳ  ＴＦＴを形成することが可能である。しかしながら、本発明は、これに制限されなく、本発明の方法を使用して、他のアセンブリに用いられるＴＦＴを製造してもよい。
【００１７】
図３を参照すると、本発明の例示する第１の実施の形態に係るアクティブマトリックス式有機ＥＬアセンブリの製造方法において、まず、上端にバッファー層を含む基材２００を用意する。基材２００は、ガラス基材又は可撓性の基材であっても良く、他の適宜な基材であってもよい。バッファー層は、窒化ケイ素層２０２と窒化ケイ素層の上に位置する酸化ケイ素層２０４とを含むが、本発明は、これに制限されない。
【００１８】
オプションとして、Ｏ２、Ｎ２、ＮＨ３、Ｈ２のいずれか１つを利用して、上記酸化ケイ素層の上面に対して処理を行うことで、ダングリングボンド（Ｄａｎｇｌｉｎｇ  Ｂｏｎｄ）などの欠陥の数を減少し、表面のリーク電流を改善することができる。
【００１９】
そして、基材の上に半導体層２０６Ｐ，２０６Ｎを形成する。半導体層は、低温ポリシリコン層（ＬＴＰＳ）を含んでも良い。
【００２０】
例えばプラズマＣＶＤ（ｐｌａｓｍａ−ｅｎｈａｎｃｅｄ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）などの方法を使用して、基材の上にアモルファスシリコン薄膜（ａ−Ｓｉ）を形成し、そして、例えばエキシマレーザアニール（ＥＬＡ）などの方法を使用して、アモルファスシリコンを結晶化し、ポリシリコン（Ｐｏｌｙ−Ｓｉ）膜を形成する。そして、基材の上にフォトレジストを形成し、フォトリソグラフィを行い、構図することで、フォトレジストパターンを形成する。フォトレジストパターンをマスクとして、ポリシリコン膜に対して構図することにより、複数の半導体層２０６Ｐ，２０６Ｎを形成する。そして、フォトレジストパターンを剥離する。
【００２１】
次に、半導体層２０６Ｐ，２０６Ｎに対して、チャンネル表面ドーピング処理を行うことによって、閾値電圧Ｖｔｈを調整する。例えば、ＢＦ３を使用して、半導体層２０６Ｐ，２０６Ｎに対して、同時にチャンネル表面ドーピング処理を行う。そして、得られた構造の上にフォトレジストを形成して構図し、ＮＭＯＳ ＴＦＴを形成しようとする領域を露出させ、例えばＢＦ３のようなＰ型ドーパントを利用して、ＮＭＯＳ ＴＦＴの半導体層に対して、２回目のチャンネル注入を行う。次に、フォトレジストパターンを除去した後、得られた構造の上にフォトレジストパターンを形成し、ＮＭＯＳ ＴＦＴの予定されたソース領域／ドレイン領域を露出させる。ＮＭＯＳ ＴＦＴの半導体層の予定されたソース領域／ドレイン領域に例えばＰ、ＡｓのようなＮ型の不純物を注入することで、ソース領域及びドレイン領域を形成する。そして、フォトレジストパターンを剥離する。得られた構造は、図４に示されるように、ＮＭＯＳ ＴＦＴの半導体アクティブ層が、ソース領域２０６Ｎａ、ドレイン領域２０６Ｎｂ、ソース領域２０６Ｎａとドレイン領域２０６Ｎｂとの間の中間部２０６Ｎｃを含むように構成されている。
【００２２】
図５に示されるように、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）の方法を使用して、半導体層を覆う第１のゲート絶縁層２１６を形成する。第１のゲート絶縁層２１６は、例えば酸化ケイ素層であっても良い。
【００２３】
図６を参照すると、第１のゲート絶縁層２１６を覆うフォトレジスト層を形成し、構図することで、フォトレジストパターン２６０を形成する。フォトレジストパターン２６０は、半導体層２０６Ｎ，２０６Ｐの中間部を露出させる開口２６０２を備える。
【００２４】
図７を参照すると、得られた構造の上に第２のゲート絶縁層２１８を堆積する。第２のゲート絶縁層２１８は、例えば窒化ケイ素材料層であっても良い。第２のゲート絶縁層２１８の上にゲート金属層２２０を堆積する。一般的に、ゲート金属層として、モリブデン、アルミニウム、アルミニウム−ニッケル合金、モリブデン−タングステン合金、クロム、銅などの金属を使用する。上記これらの材料からなる薄膜の組合せを使用しても良い。本実施の形態において、ゲート金属層２２０として、モリブデンを採用する。第２のゲート絶縁層２１８とゲート金属層２２０は、フォトレジストパターン２６０の上面及び開口２６０２の中の側壁の表面を覆う。
【００２５】
図８を参照すると、得られた構造の上にフォトレジスト層２６２を塗布してベーキングする。フォトレジスト層２６２は開口２６０２を充填し、ゲート金属層２２０の最上部を覆う。
【００２６】
図９を参照すると、例えばアッシング（Ａｓｈｉｎｇ）プロセスにより、フォトレジスト層２６２の一部を除去し、開口２６０２の中にフォトレジストパターン２６２ａを残す。フォトレジストパターン２６２ａの上面がゲート金属層２２０の上面より低くなるようになされる必要がある。フォトレジストパターン２６２ａの上面がゲート金属層２２０の上面より高くなると、その後のウェットエッチングによりゲート金属層２２０の一部を除去するプロセスにおいて、ゲート金属層の上にフォトレジストが存在するため、ウェットエッチングによりゲート金属層を除去することができなくなる。
【００２７】
図１０を参照すると、フォトレジストパターン２６２ａをマスクとして、ウェットエッチングにより、ゲート金属層２２０の一部を選択的に除去することによって、ゲート金属パターン２２０ａを形成する。ゲート金属パターン２２０ａの上面の露出された部分は、ゲート金属パターン２２０ａの上面の、フォトレジストパターン２６２ａの下に位置する部分と概ね同一の平面になる。
【００２８】
図１１を参照すると、フォトレジストパターン２６２ａ及びゲート金属パターン２２０ａをマスクとして、ウェットエッチングにより、第２のゲート絶縁層２１８の一部を選択的に除去することによって、第２のゲート絶縁層フット（ｆｏｏｔ）２１８ａを形成する。第２のゲート絶縁層フット２１８ａの上面の露出された部分は、第２のゲート絶縁層フット２１８ａの上面の、ゲート金属パターン２２０ａの下に位置する部分と概ね同一の平面にへる。
【００２９】
図１２を参照すると、フォトレジストパターン２６２ａをマスクとして、ウェットエッチングにより、ゲート金属パターン２２０ａに対して２回目のエッチングを行うことによって、ゲート電極２２０ｂを形成する。ゲート電極２２０ｂの幅はチャンネル領域の幅に対応する。
【００３０】
そして、図１３に示されるように、フォトレジストパターン２６０とフォトレジストパターン２６２ａを剥離し、第１のゲート絶縁層を損壊しない構造を取得する。図１３の円で囲まれた部分を参照すると、酸化ケイ素の損壊がない。
【００３１】
次に、オプションとして、図１４を参照すると、ゲート電極２２０ｂと窒化ケイ素フット２１８ａを含むゲート構造をマスクとして、Ｐ、Ａｓなどのドーパントを利用してＮＭＯＳの半導体層に対してＮ−ドーピングを行い、ＮＭＯＳ  ＴＦＴの低ドープドレイン領域（ＬＤＤ）２０６Ｎｄ，２０６Ｎｅを形成する。
【００３２】
次に、図１５を参照すると、得られた構造の上にフォトレジストを形成し、構図することで、フォトレジストパターン２２４を形成する。フォトレジストパターン２２４は、ＰＭＯＳ領域を露出させＮＭＯＳ領域を覆う。ゲート電極２２０ｂと窒化ケイ素フット２１８ａを含むゲート構造をマスクとして、ＢＦ３のようなＰ型ドーパントをＰＭＯＳ ＴＦＴの半導体層にイオン注入することで、ＰＭＯＳ ＴＦＴのソース領域２０６Ｐａ及びドレイン領域２０６Ｐｂを形成する。さらに、窒化ケイ素フットの構造によって、この工程において、自己整合によりＰ型の低ドープドレイン領域２０６Ｐｄ，２０６Ｐｅを形成することができる。そして、フォトレジストパターンを剥離する。
【００３３】
低ドープドレイン領域（ＬＤＤ）は、高分解能のディスプレイアセンブリの寸法が比較的小さい場合短チャネル効果（Ｓｈｏｒｔ Ｃｈａｎｎｅｌ Ｅｆｆｅｃｔ）とホットキャリア効果（Ｈｏｔ Ｃａｒｒｉｅｒ Ｅｆｆｅｃｔ）が発生することを防ぐことができる。さらに、アセンブリは、比較的高い電圧で操作される場合、アセンブリの故障・クラッシュ、および大きいリーク電流が発生しない。
【００３４】
次に、図１６に示されるように、得られた構造に対して後続プロセスを実行する。
これらの後続プロセスは、従来のプロセスとほぼ同様であるため、ここで詳細に説明しない。例えば、得られた構造に層間誘電体層２２６，２２８を形成する。層間誘電体層の上にエッチングマスクパターンを形成する。エッチングにより、上記薄膜トランジスタのソース領域とドレイン領域を露出させる接触孔２３０を形成する。得られた構造にデータ回線層を堆積し、上記接触孔を充填する。構図することで、ソース電極／ドレイン電極２３２を含むデータ配線を形成する。ソース電極／ドレイン電極２３２は、接触孔２３０を介して薄膜トランジスタのソース領域／ドレイン領域に電気的に接続される。そして、上記データ配線を覆う不活性化層（ｐａｓｓｉｖａｔｉｏｎ  ｌａｙｅｒ）を形成するプロセス及び他の後続プロセスを行っても良い。
【００３５】
以下、図１８〜図２３を参照して、本発明の第２の例示的な実施の形態に係るＡＭＯＬＥＤ配列基板を製造する方法を説明する。
【００３６】
本発明の第２の例示的な実施の形態に係るＡＭＯＬＥＤ配列基板を製造する方法は、第１の例示的な実施の形態とほぼ同様であり、相違点は、第２のゲート絶縁層に対するエッチングプロセスだけにある。簡潔のために、第１の例示的な実施の形態と同様な内容について、説明を省略する。
【００３７】
図１８，図１９を参照すると、エッチングによりゲート金属パターン２２０ａを形成した後、フォトレジストパターン２６２ａ及びゲート金属パターン２２０ａをマスクとして、ウェットエッチングにより第２のゲート絶縁層２１８の一部を選択的に除去することによって、第２のゲート絶縁層フット（ｆｏｏｔ）２１８ａ’を形成する。第１の例示的な実施の形態と異なり、第２のゲート絶縁層フット２１８ａ’の上面の露出された部分は、第２のゲート絶縁層フット２１８ａ’の上面の、ゲート金属パターン２２０ａの下に位置する部分より高い。即ち、第２のゲート絶縁層フット２１８ａ’のエッジは、１つの突出部を有する。
【００３８】
図２０を参照すると、フォトレジストパターン２６２ａをマスクとして、ウェットエッチングによりゲート金属パターン２２０ａに対して２回目のエッチングを行うことによって、ゲート電極２２０ｂを形成する。ゲート電極２２０ｂの幅は、チャンネル領域の幅に対応する。ゲート電極２２０ｂの下に位置する半導体領域は、チャンネル領域である。
【００３９】
そして、図２１に示されるように、フォトレジストパターン２６０及びフォトレジストパターン２６２ａを剥離し、第１のゲート絶縁層の損壊のない構造を取得する。図２１の丸で囲まれた部分を参照すればわかるように、酸化ケイ素が損壊されていない。
【００４０】
次に、図２２を参照すると、ゲート電極２２０ｂと窒化ケイ素フット２１８ａ’を含むゲート構造をマスクとして、Ｐ、Ａｓなどのドーパントを利用して、ＮＭＯＳの半導体層に対して自己整合型のＮ−ドーピング行うことによって、ＮＭＯＳ  ＴＦＴの第１の低ドープドレイン領域（ＬＤＤ）２０６Ｎｄ，２０６Ｎｅを形成する。第１の低ドープドレイン領域（ＬＤＤ）２０６Ｎｄ，２０６Ｎｅは、チャンネル領域に隣接する。同時に、ドーピング濃度が第１の低ドープドレイン領域（ＬＤＤ）２０６Ｎｄ，２０６Ｎｅより低い第２の低ドープドレイン領域（ＬＤＤ）２０６Ｎｆ，２０６Ｎｇを形成することができる。第２の低ドープドレイン領域（ＬＤＤ）２０６Ｎｆ，２０６Ｎｇと第１の低ドープドレイン領域（ＬＤＤ）２０６Ｎｄ，２０６Ｎｅとは隣接し、直列式の低ドープドレイン領域を形成する。
【００４１】
次に、図２３を参照すると、得られた構造の上にフォトレジストを形成し、構図することで、フォトレジストパターン２２４を形成する。フォトレジストパターン２２４は、ＰＭＯＳ領域を露出させＮＭＯＳ領域を覆う。ゲート電極２２０ｂと窒化ケイ素フット２１８ａ’を含むゲート構造をマスクとして、ＢＦ３のようなＰ型ドーパントをＰＭＯＳ ＴＦＴの半導体層にイオン注入することで、ＰＭＯＳ ＴＦＴのソース領域２０６Ｐａ及びドレイン領域２０６Ｐｂを形成する。さらに、窒化ケイ素フットの構造によって、この工程において、自己整合によりＰ型の低ドープドレイン領域２０６Ｐｄ，２０６Ｐｅと、第１の低ドープドレイン領域（ＬＤＤ）２０６Ｐｄ，２０６Ｐｅよりドーピング濃度が低い第２の低ドープドレイン領域（ＬＤＤ）２０６Ｐｆ，２０６Ｐｇとを形成することができる。第１の低ドープドレイン領域（ＬＤＤ）２０６Ｐｄ，２０６Ｐｅが第２の低ドープドレイン領域（ＬＤＤ）２０６Ｐｆ，２０６Ｐｇに隣接することで、直列式の低ドープドレイン領域を形成する。ゲート電極２２０ｂの下に位置する半導体領域は、チャンネル領域である。
【００４２】
以上、本発明の例示的な実施の形態について詳細に説明した。本発明の例示的な実施の形態によれば、ＳｉＯ２を堆積した後、フォトレジスト（ＰＲ）でゲート領域を定義してから、ＳｉＮ層及びゲート金属層を堆積する。ウェットエッチングによりゲート金属層の一部を除去し、続いて、側壁にあるＳｉＮを除去することによって、ＳｉＮフットを定義する。さらに、ウェットエッチングにより、ゲート電極を定義する。ＳｉＮプロセスにおいて、ＳｉＯ２の損壊がないため、ソース領域とドレイン領域のより良好な注入分布を得られ、ＴＦＴのより良好な均一性（ｕｎｉｆｏｒｍｉｔｙ）を得られる。なお、ＳｉＯ２の損壊が減少したため、ゲートの降伏電圧を高めに設定することが可能であり、ＧＩＤＬ（ゲートによって誘起されるドレインリーク電流）を低下させる。
【００４３】
もう１つの例示的な実施の形態によれば、ＳｉＮのエッジに突出部を形成するために、エッチングを行うとき、アクティブ層において直列式のＬＤＤを形成するようにイオン注入するプロセスを行っても良い。直列式のＬＤＤは、ＴＦＴのシャットダウン電流（Ｉｏｆｆ）をより低下させることができる。
【００４４】
例示的な実施の形態によれば、ＴＦＴのより良好な均一性を得ることができるため、ディスプレイの映像品質を上げることができる。また、本発明の方法を使用して製造されたＴＦＴのＡＭＯＬＥＤ配列基板において、スイッチングトランジスタのリーク電流を減少させることができ、リーク電流が大きすぎることでアセンブリに対する操作が不安定になること、ひいては当該アセンブリが機能しないことを防ぐことができる。本発明の技術案は、ＬＴＰＳ−ＬＣＤなどの新世代のディスプレイに適用できることは言うまでもない。
【００４５】
以上、本発明の例示的な実施の形態を具体的に開示した。本発明は上記開示された実施の形態に制限されるものではなく、本発明の請求の範囲に開示された本発明の主旨と範囲を逸脱しない場合に行った各種の修正及び均等の構成は、全て本発明の保護範囲に含まれると考えられるべきである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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