(57)【特許請求の範囲】
【請求項１】
過渡ブースト電圧を生成する電圧発生回路と、
ワード線遷移後に、前記過渡ブースト電圧を印加し、ワード線電圧の選択された部分を高めるローカルワード線ドライバであって、前記過渡ブースト電圧は前記ローカルワード線ドライバにおいて印加され、前記過渡ブースト電圧の発生は共通のクロック信号を用いて書込みサイクルまたは読出しサイクルに基づいて制御される、ローカルワード線ドライバと、
前記過渡ブースト電圧を前記ローカルワード線ドライバに選択的に出力する電力マルチプレクサであって、選択された前記ローカルワード線ドライバに前記過渡ブースト電圧を出力する場合に、正規の供給電圧を出力に接続するトランジスタを非選択にするための信号のレベルを前記過渡ブースト電圧と同じレベルに変換するためのレベルシフタを有する電力マルチプレクサと
を備える、マルチポートスタティックランダムアクセスメモリ(SRAM)アレイ。
【請求項２】
前記電圧発生回路は、前記SRAMメモリアレイの各列に1つ備えられ、前記ワード線遷移後に前記過渡ブースト電圧をアサートするように構成される、請求項1に記載のマルチポートSRAMメモリアレイ。
【請求項３】
前記電圧発生回路は、前記SRAMメモリアレイの各列内の各ローカルワード線ドライバに1つ備えられ、前記ワード線遷移後に前記過渡ブースト電圧をアサートするように構成される、請求項1に記載のマルチポートSRAMメモリアレイ。
【請求項４】
前記電圧発生回路は、
複数のゲート誘電体カップリングコンデンサと、
前記複数のゲート誘電体カップリングコンデンサを並列に接続する充電セクションであって、少なくとも1つのブースト制御信号を受信するように構成され、読出しおよび書込み動作のための指定された範囲内にブーストレベルを調整するように構成される充電セクションと
を備える、請求項3に記載のマルチポートSRAMメモリアレイ。
【請求項５】
前記電圧発生回路は、アレイレベルにおいて前記過渡ブースト電圧を発生させるように構成される、請求項1に記載のマルチポートSRAMメモリアレイ。
【請求項６】
前記過渡ブースト電圧は、前記ローカルワード線ドライバに分配されるように構成される少なくとも2つの出力電圧を含む、請求項5に記載のマルチポートSRAMメモリアレイ。
【請求項７】
前記過渡ブースト電圧の発生は、バンクアレイがアクセスされていないときに不能にされる、請求項5に記載のマルチポートSRAMメモリアレイ。
【請求項８】
前記電力マルチプレクサは、前記過渡ブースト電圧を出力するために使用可能にされるバンクアレイを選択するように構成される第1の多重化回路をさらに備える、請求項1に記載のマルチポートSRAMメモリアレイ。
【請求項９】
前記電力マルチプレクサは、前記過渡ブースト電圧を出力させるか否かを決定するように構成される第2の多重化回路をさらに備える、請求項8に記載のマルチポートSRAMメモリアレイ。
【請求項１０】
前記第1の多重化回路の入力はバンク選択信号および反転バイトイネーブル信号を含む、請求項9に記載のマルチポートSRAMメモリアレイ。
【請求項１１】
マルチポートSRAMメモリアレイ上の選択的ワード線ブーストのための方法であって、
ブーストタイミング動作をトリガするクロック信号を受信するステップと、
選択された過渡ブースト電圧を発生させるステップと、
共通のクロック信号を用いて、書込みサイクルまたは読出しサイクルに基づいて前記選択された過渡ブースト電圧の前記発生を制御するステップと、
トリガ信号をバンクアレイに与え、バンクアレイ選択をトリガするステップと、
前記選択された過渡ブースト電圧を前記選択されたバンクアレイに分配するステップと、
前記過渡ブースト電圧を出力する場合に、レベルシフタが正規の供給電圧を出力に接続するトランジスタを非選択にするための信号のレベルを前記過渡ブースト電圧と同じレベルに変換するステップと
を含む、方法。
【請求項１２】
電圧発生回路において前記過渡ブースト電圧を生成するステップと、
ワード線遷移後に、前記過渡ブースト電圧を印加し、ローカルワード線ドライバによって供給されるワード線電圧の選択された部分を高めるステップとをさらに含む、請求項11に記載の方法。
【請求項１３】
前記ワード線遷移後に、前記SRAMメモリアレイの各列に、前記過渡ブースト電圧をアサートするステップをさらに含む、請求項12に記載の方法。
【請求項１４】
前記SRAMメモリアレイの各列内の各ローカルワード線ドライバに前記過渡ブースト電圧をアサートするように前記電圧発生回路を構成するステップをさらに含む、請求項12に記載の方法。
【請求項１５】
前記電圧発生回路を構成するステップは、
複数のゲート誘電体コンデンサを並列に結合するステップと、
少なくとも1つのブースト制御信号を受信するように構成され、読出しおよび書込み動作のために指定された範囲内にブーストレベルを調整するようにさらに構成される充電セクションを配設するステップと
をさらに含む、請求項14に記載の方法。
【請求項１６】
アレイレベルにおいて前記過渡ブースト電圧を発生させるように前記電圧発生回路を構成するステップと、前記過渡ブースト電圧を前記ローカルワード線ドライバに分配するように前記電圧発生回路をさらに構成するステップとをさらに含む、請求項12に記載の方法。
【請求項１７】
前記選択された過渡ブースト電圧をローカルワード線ドライバに印加するステップをさらに含む、請求項11に記載の方法。
【請求項１８】
前記ローカルワード線ドライバに分配されるように構成される少なくとも2つの出力電圧を発生させるステップをさらに含む、請求項17に記載の方法。
【請求項１９】
前記バンクアレイがアクセスされていないときに、前記過渡ブースト電圧の発生を不能にするステップをさらに含む、請求項17に記載の方法。
【請求項２０】
ブースト発生のために使用可能にされる前記バンクアレイを選択するように構成される第1の多重化回路を配設するステップをさらに含む、請求項17に記載の方法。
【請求項２１】
前記過渡ブースト電圧を発生させるか否かを決定するように構成される第2の多重化回路を配設するステップをさらに含む、請求項20に記載の方法。
【請求項２２】
前記第1の多重化回路の入力が、バンク選択信号および反転バイトイネーブル信号を含むようにさせるステップをさらに含む、請求項21に記載の方法。
【請求項２３】
マルチポートSRAMメモリアレイ上の選択的ワード線ブーストのための方法であって、
ブーストタイミング動作をトリガするクロック信号を受信するステップと、
選択された過渡ブースト電圧を発生させるステップと、
共通のクロック信号を用いて、書込みサイクルまたは読出しサイクルに基づいて前記過渡ブースト電圧の前記発生を制御するステップと、
バンクアレイにトリガ信号を与え、バンクアレイ選択をトリガするステップと、
前記選択された過渡ブースト電圧を局所的に選択されたワード線ドライバに分配するステップと、
前記過渡ブースト電圧を出力する場合に、レベルシフタが正規の供給電圧を出力に接続するトランジスタを非選択にするための信号のレベルを前記過渡ブースト電圧と同じレベルに変換するステップと
を含む、方法。
【請求項２４】
ブーストタイミング動作をトリガするクロック信号を受信するための手段と、
選択された過渡ブースト電圧を発生させるための手段と、
共通のクロック信号を用いて、書込みサイクルまたは読出しサイクルに基づいて前記過渡ブースト電圧の前記発生を制御するための手段と、
バンクアレイにトリガ信号を与え、バンクアレイ選択をトリガするための手段と、
前記選択された過渡ブースト電圧を前記選択されたバンクアレイに分配するための手段と、
前記過渡ブースト電圧を出力する場合に、正規の供給電圧を出力に接続するトランジスタを非選択にするための信号のレベルを前記過渡ブースト電圧と同じレベルに変換するための手段と
を備える、マルチポートスタティックランダムアクセスメモリ(SRAM)アレイ。
【請求項２５】
電圧発生回路において前記過渡ブースト電圧を生成するための手段と、
ワード線遷移後に、前記過渡ブースト電圧を印加し、ローカルワード線ドライバによって供給されるワード線電圧の選択された部分を高める手段をさらに備える、請求項24に記載のマルチポートSRAMメモリアレイ。
【請求項２６】
前記ワード線遷移後に、前記SRAMメモリアレイの各列に、前記過渡ブースト電圧をアサートするための手段をさらに備える、請求項25に記載のマルチポートSRAMメモリアレイ。
【請求項２７】
前記SRAMメモリアレイの各列内の各ローカルワード線ドライバに前記過渡ブースト電圧をアサートするように前記電圧発生回路を構成することをさらに含む、請求項25に記載のマルチポートSRAMメモリアレイ。
【請求項２８】
複数のゲート誘電体コンデンサを並列に結合するための手段と、
少なくとも1つのブースト制御信号を受信するように構成され、読出しおよび書込み動作のための指定された範囲内にブーストレベルを調整するようにさらに構成される充電セクションを配設するための手段と
をさらに備える、請求項27に記載のマルチポートSRAMメモリアレイ。
【請求項２９】
アレイレベルにおいて前記過渡ブースト電圧を発生させるように前記電圧発生回路を構成し、前記過渡ブースト電圧をローカルワード線ドライバに分配するように前記電圧発生回路をさらに構成するための手段をさらに備える、請求項25に記載のマルチポートSRAMメモリアレイ。
【請求項３０】
前記選択された過渡ブースト電圧をローカルワード線ドライバに印加するための手段をさらに備える、請求項24に記載のマルチポートSRAMメモリアレイ。
【請求項３１】
前記ローカルワード線ドライバに分配されるように構成される少なくとも2つの出力電圧を発生させるための手段をさらに備える、請求項30に記載のマルチポートSRAMメモリアレイ。
【請求項３２】
前記バンクアレイがアクセスされていないときに、前記過渡ブースト電圧の発生を不能にするための手段をさらに備える、請求項30に記載のマルチポートSRAMメモリアレイ。
【請求項３３】
ブースト発生のために使用可能にされる前記バンクアレイを選択するように構成される第1の多重化回路を配設するための手段をさらに備える、請求項30に記載のマルチポートSRAMメモリアレイ。
【請求項３４】
前記過渡ブースト電圧を発生させるか否かを決定するように構成される第2の多重化回路を配設するための手段をさらに備える、請求項33に記載のマルチポートSRAMメモリアレイ。
【請求項３５】
前記第1の多重化回路の入力が、バンク選択信号および反転バイトイネーブル信号を含むようにさせるための手段をさらに備える、請求項34に記載のマルチポートSRAMメモリアレイ。
【請求項３６】
ブーストタイミング動作をトリガするクロック信号を受信するための手段と、
選択された過渡ブースト電圧を発生させるための手段と、
共通のクロック信号を用いて、書込みサイクルまたは読出しサイクルに基づいて前記過渡ブースト電圧の前記発生を制御するための手段と、
バンクアレイにトリガ信号を与え、バンクアレイ選択をトリガするための手段と、
前記選択された過渡ブースト電圧を局所的に選択されたワード線ドライバに分配するための手段と、
前記過渡ブースト電圧を出力する場合に、正規の供給電圧を出力に接続するトランジスタを非選択にするための信号のレベルを前記過渡ブースト電圧と同じレベルに変換するための手段と
を備える、マルチポートスタティックランダムアクセスメモリ(SRAM)アレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
米国特許法第119条に基づく優先権の主張
本特許出願は、いずれも本出願の譲受人に譲渡され、参照により本明細書に明確に援用される、2011年9月12日に出願された「APPARATUS FOR SELECTIVE WORD-LINE BOOST ON A MEMORY CELL」と題する仮出願第61/533,730号、および2011年9月12日に出願された「APPARATUS FOR SELECTIVE WORD-LINE BOOST ON A MEMORY CELL」と題する仮出願第61/533,745号に対する優先権を主張する。
【０００２】
本開示は電子メモリ動作に関し、より具体的には、メモリセル上の選択的ワード線ブーストのための装置に関する。
【背景技術】
【０００３】
半導体メモリデバイスは、たとえば、スタティックランダムアクセスメモリ(SRAM)およびダイナミックランダムアクセスメモリ(DRAM)を含む。DRAMメモリセルは一般的に、1つのトランジスタおよび1つのコンデンサを含み、それにより、高い集積度を提供する。しかしながら、DRAMは定期的なリフレッシュを必要とし、それがDRAMの用途をコンピュータメインメモリに制限している。対照的に、SRAMメモリセルは双安定であり、それは十分な電力が供給される限り、無期限にその状態を維持することができることを意味する。また、SRAMは、より低い電力損で高速動作をサポートし、コンピュータキャッシュメモリにとって有用である。
【０００４】
SRAMメモリセルの一例は6トランジスタ(6T)SRAMメモリセルであり、そのSRAMは6個の金属酸化膜半導体(MOS)トランジスタを含む。MOSデバイスを作製するためのプロセスはナノメートル技術に移行するので、プロセッサキャッシュメモリ内で従来の6T SRAMセルを使用すると、性能要件への準拠が妨げられる。これらの性能要件を満たすために、6T SRAMセルの代わりに、8トランジスタ(8T)SRAMセルが使用されつつある。8T SRAMセルを使用することにより、より低い最小書込み電圧(Vmin)をサポートするために、メモリセルの読出しポートおよび書込みポート上のデバイスのサイズを別々に決定できるようになり、一方、高性能の読出し動作を可能にする。残念なことに、8T SRAMメモリセルの使用は、大きいサイズのSRAMキャッシュメモリアレイの場合に読出しポートデバイスにおけるナノメートル技術のプロセス変動によって一般的に引き起こされる弱いビットの影響を克服しない。
【０００５】
ナノメートルシリコン技術では、メモリセルに対する読出し/書込みマージンは、プロセス変動の増加に起因して減少する。メモリセルの拡張性を維持するために、種々の回路支援技法が一般的に用いられる。それらの回路支援技法は、メモリセルの(Vmin)を改善するためにも必要とされ、それは、メモリセルを組み込む回路上で動的に電圧を制御できるようにするのに不可欠である。非常に低い動的電圧制御(DVS)は、これらのSRAMアレイを使用するモバイルCPUの低電力動作にとって決定的に重要である。
【０００６】
読出し/書込みマージンを改善するために最も有効であり、一般的に用いられる支援技法のうちの1つがメモリセル電圧に対してワード線(WL)電圧を高くすることである。ワード線電圧は、メモリセルのための高い電圧島を作り出すことによって高めることができる。電圧島は、レベルシフタが必要であること、および高い電圧源を追加する必要があることに起因して、面積、性能および電力の観点から高い設計コストを有する。より高い電圧源はチャージポンプ回路を用いてオンチップで発生させることもできるが、チャージポンプ回路も著しい面積および電力がかかる。
【０００７】
したがって、低いエネルギーオーバーヘッドを有し、SRAMアレイを非常に低い電圧で動作できるようにする、メモリワード線上で電圧ブーストを生成する効率的な回路アーキテクチャが必要とされている。
【発明の概要】
【課題を解決するための手段】
【０００８】
本開示は電子メモリ動作に関連し、より具体的には、メモリセル上の選択的ワード線ブーストのための装置に関連する。本開示の実施形態は、マルチポートスタティックランダムアクセスメモリ(SRAM)アレイを提供し、そのSRAMは、過渡ブースト電圧を受信する制御論理回路と、ワード線遷移後に、過渡ブースト電圧を印加し、ワード線電圧の選択された部分を高めるローカルワード線ドライバとを含む。本開示の一実施形態は、SRAMメモリアレイの各列に電圧発生回路を備える制御論理回路をさらに提供し、電圧発生回路はワード線遷移後に過渡ブースト電圧をアサートするように構成される。本開示の別の実施形態は、SRAMメモリアレイの各列内の各ローカルワード線ドライバに電圧発生回路をさらに提供し、電圧発生回路はワード線遷移後に過渡ブースト電圧をアサートするように構成される。
【０００９】
本開示のさらに別の実施形態では、マルチポートSRAMメモリアレイ上の選択的ワード線ブーストのための方法が開示され、その方法は、ブーストタイミング動作をトリガするクロック信号を受信するステップと、選択された過渡ブースト電圧を発生させるステップと、トリガ信号をバンクアレイに与え、バンクアレイ選択をトリガするステップと、選択された過渡ブースト電圧を選択されたバンクアレイに分配するステップとを含む。他の実施形態は、制御論理回路において過渡ブースト電圧を受信するステップと、ワード線遷移後に、過渡ブースト電圧を印加し、ローカルワード線電圧ドライバによって供給されたワード線電圧の選択された部分を高めるステップとを含む方法に関する。
【００１０】
本開示の別の実施形態は、マルチポートSRAMメモリアレイ上の選択的ワード線ブーストのための方法に対処し、その方法は、ブーストタイミング動作をトリガするクロック信号を受信するステップと、選択された過渡ブースト電圧を発生させるステップと、トリガ信号をバンクアレイに与え、バンクアレイ選択をトリガするステップと、選択された過渡ブースト電圧をローカルに選択されたワード線ドライバに分配するステップとを含む。
【００１１】
本開示の別の実施形態は、マルチポートスタティックランダムアクセスメモリ(SRAM)アレイに関連し、そのSRAMアレイは、ブーストタイミング動作をトリガするクロック信号を受信するための手段と、選択された過渡ブースト電圧を発生させるための手段と、トリガ信号をバンクアレイに与え、バンクアレイ選択をトリガするための手段と、選択された過渡ブースト電圧を選択されたバンクアレイに分配するための手段とを含む。
【００１２】
本開示のより完全な理解のために、ここで、添付の図面と併せて以下の説明を参照する。
【図面の簡単な説明】
【００１３】
【図１】本開示の一態様による、選択的ワード線ブーストのための論理を含む、スタティックランダムアクセスメモリ(SRAM)セルを示す回路図である。
【図２】本開示の一態様による、図1の電圧ブースト発生器をさらに示す回路図である。
【図３】本開示の一態様による、書込みワード線電圧ブーストの動作を制御するための電力マルチプレクサ(PM)を示す回路図である。
【図４】本開示の一態様による、ローカル書込みワード線ドライバを示す図である。
【図５】本開示の態様を有利に利用することができる例示的なワイヤレス通信システムを示すブロック図である。
【図６】一実施形態が応用形態を見いだすことができるセルラー電話網を示す図である。
【図７】メモリセル上の選択的ワード線ブーストのための1つの例示的な方法を示す図である。
【発明を実施するための形態】
【００１４】
単一レールCPU(中央処理装置)設計において、8トランジスタ(8T)スタティックランダムアクセスメモリ(SRAM)セルが一般的に用いられる。8T SRAMセルは、動的電圧制御(DVS)および高速読出しアクセスをサポートするので、単一レールCPU設計において用いられる。また、8T SRAMセルは、論理デバイス性能に一致するように、L0/L1(レベル0(L0)/レベル1(L1))キャッシュメモリのレジスタファイルタイプ設計において読出しを実行できるようにする。8T読出しポートが、高い読出し電流に対して独立してサイズを決めることができても、大きいサイズのL0/L1キャッシュメモリアレイの場合、面積および漏れに関する関連コストが、CPUバジェットのかなりの部分になる。
【００１５】
弱いビットは、プロセス/電圧/温度(PVT)デバイス変動に起因して、通常のビットに比べて相対的に低い電流容量を有するメモリセルである。弱いビットのセル電流は、SRAMキャッシュメモリの性能に影響を及ぼし、劣化させる可能性がある。詳細には、ナノメートル技術における不整合の増加に起因して、弱いSRAMビットは、読出しアクセスを完了するために著しいタイミングマージンを有するべきである。また、弱いビットは、しきい値電圧が高いことに起因してより高い電圧感度を有し、結果として、電源雑音に起因する論理デバイス性能劣化よりも大きな性能劣化が生じる。高いプロセス変動は、単一レールCPUのための全体的な最小動作電圧またはVminを設定する8Tセルの最小書込み可能電圧(Vmin)も制限する。
【００１６】
ナノメートルシリコン技術では、メモリセルに対する読出し/書込みマージンは、プロセス変動の増加に起因して減少する。メモリセルの拡張性を維持するために、種々の回路支援技法が一般的に用いられる。その回路支援技法は、メモリセルのVminを改善するためにも必要とされ、Vminは、メモリを組み込む回路上で動的電圧制御(DVS)を可能にするのに重要である。低いDVSは、SRAMアレイを使用するモバイルCPUの低電力動作にとって重要である。
【００１７】
モバイルCPUは、厳しい電力仕様を指定する場合があり、したがって、8TセルのVminを下げることは重要である。8Tメモリセルを含み、別々の読出しポートおよび書込みポートを備えるモバイルCPUでは、ワード線(WL)電圧を昇圧することによって、セル書込みVminおよび読出し電流を改善することができる。詳細には、読出し/書込みマージンを改善する1つの技法は、メモリセル電圧に対してワード線(WL)電圧を高くすることである。ワード線電圧は、メモリセルのための高い電圧島を作り出すことによって高くすることができる。しかしながら、電圧島は、レベルシフタが必要であること、および高い電圧源を追加する必要があることに起因して、面積、性能および電力の観点から高い設計コストを有する。より高い電圧源はチャージポンプ回路を用いてオンチップで発生させることもできるが、チャージポンプ回路も著しい面積および電力を指定する。WL電圧を高めることによって、弱いビットセルの書込みマージンおよび読出し電流は著しく改善される。したがって、昇圧方式を実施することに伴う面積および電力コストがかかる。本開示の一態様では、読出しおよび書込みワード線電圧のセンサ駆動による選択的動的昇圧が記述される。
【００１８】
本開示の一態様では、メモリワード線上で電圧ブーストを生成するための効率的な回路アーキテクチャが記述される。提案される方式は、SRAMアレイの低電圧動作をサポートしながら、低いエネルギーオーバーヘッドを与えることができる。本開示のこの態様では、メモリセルアレイ内のワード線電圧を選択的に昇圧するための回路アーキテクチャが記述される。1つの構成では、その回路アーキテクチャは、DC(直流)電圧ブーストではなく、過渡電圧ブーストを発生させることによってワード線ブーストに関連付けられるエネルギーコストを削減することができる。過渡ブースト発生は、周期的に制御することができ、メモリセルアレイがアクセスされていないときに不能にすることができる。
【００１９】
さらなる構成では、その回路アーキテクチャは、局所的に(たとえば、ワード線ドライバ付近で)、かつ必要とされるサイクル中にのみ、過渡電圧ブーストを選択的に発生させる。局所化されたブースト電圧発生は、より高い電圧まで昇圧されることになる負荷容量を低減することができる。この構成では、ワード線ドライバに過渡ブースト電圧を分配するための効率的な機構が記述される。本開示の一態様による、キャッシュメモリアレイのワード線を選択的に昇圧するための回路アーキテクチャが図1に示される。
【００２０】
図1は、本開示の一態様による、書込みワード線のためのブースト方式のアーキテクチャを示す。アレイレベルにおいて、行ブースト電圧発生器(BVG)110(110-1、...、110-n)を用いて、図2に示されるような、VDD_BOOST_GL信号230上に過渡昇圧電圧を生成する。この構成では、ブーストがワード線遷移(すなわち、ワード線電圧の変化)の直後に発生するように、書込みサイクル中に、ブーストタイミング発生器102が同期してBVG110をトリガする。典型的には、ブーストタイミング発生器102は、書込みイネーブル(Wr_en)信号104、クロック(clk)信号106およびブーストイネーブル(boost_en)信号108に従って、boost_clk信号112を発生させる。この構成では、ブーストタイミング発生器102は、ワード線遷移後にブーストが発生するようなタイミングに従ってBVG110をトリガする。この構成では、boost_clk信号112によって、BVG110がワード線遷移後にブースト電圧をアサートするので、BVG110は、初期ワード線遷移のための電荷を与える必要はない。
【００２１】
図1に示されるように、昇圧電圧は、電力マルチプレクサ(PM)120(120-1、...、120-n)を通してローカルワード線ドライバ(LWLD)130(130-1、...、130-n)まで階層的に分配される。この構成では、PM120は、ブースト電圧VDD_BOOST_GL信号116、供給電圧VDD124およびバンク選択信号122を用いて、選択されたバンク150(150、...、150-n)上のLWLD130を昇圧された供給電圧VDD_BANK_BOOST信号126に接続する。選択されないバンクは、VDD_BOOST_GL信号116から分離されたままであり、それにより、BVG110によって観測される負荷を低減する。たとえば、一実施形態では、バンクn-1が選択されない場合があり、したがって、電力マルチプレクサ120-n-1を起動するドライバとしての役割を果たさないように、VDD_BOOST_GL信号116-n-1も選択されない。これは、電力消費および回路過負荷を低減するのを助ける。また、これにより、回路は、必要なときと、場所においてのみ、電圧ブーストを割り当てることができるようになる。BVG110は、データI/O(入力/出力)に沿って分配され、LWLD列ごとに、またはバイトイネーブル(BE)ごとに1つのBVG110がある。BEは、書込みまたは読出しとすることができ、レイニング(laning)としても知られている、外部メモリへのバイト幅アクセスを制御するために用いることができる。BVG110は、メモリにアクセスするために用いられる信号によって厳密に制御される。詳細には、BE信号114およびboost_clk信号112によって、選択されたバイト/ワードのための過渡ブースト電圧VDD_BOOST_GL信号116を発生させることができるようになる。このようにして、選択されたバイト/ワードのLWLD130のみが昇圧される。これは、メモリセル(140-1、...、140-n)から形成されるアレイ140のような記憶ユニットキャッシュメモリアレイ上で特に、電力効率を改善する。
【００２２】
書込み段階中に、昇圧された供給電圧VDD_BANK_BOOST信号126およびローカルワード線(LWL)136(136-1、...、136-n)は浮動状態にあり、それゆえ、長い書込み段階中に、それらのワード線には漏れが生じ、低い電圧に低下する恐れがある。トランジスタの漏れに起因して、ワード線は、その電圧レベルをより低い電圧(すなわち、フロート)に変更する可能性があり、ワード線が、影響を受けたワード線セグメント内でビット線障害を引き起こす可能性がある危険な電圧範囲に陥る恐れがある。書込み動作を安全に完了するために、昇圧された供給源における漏れを管理して、低電圧における数ナノ秒のLWLブーストを保証する。図1に示されるように、LWLD130(130-1、...、130-n)は、VDD_BANK_BOOST_1信号126(126-1、...、126-n)、グローバルワード線(GWL)信号132(132-1、...、132-n)およびバイトイネーブル(BE)信号134(134-1、...、134-n)に応答して、メモリセル140(140-1、...、140-n)を駆動する。ビット-セルデータ完全性のために、全書込み段階中に書込みビット線(WBL)(図示せず)は駆動されたままにされ、これらのWBLは当業者にとって周知である。読出しワード線ブースト方式も類似であるが、ローカル読出しワード線の上昇直後、ブースト電圧がLWL136に到達するのを確実にするために、PM120を用いることなく、BVG110がLWLD130を直接駆動することが異なる。
【００２３】
昇圧された供給ノード(VDD_BOOST_GL116およびVDD_BANK_BOOST126等)およびLWLノード(LWL136等)の漏れは、一定の最小持続時間にわたってブースト電圧が高いままであるように十分に低く抑えられていることは理解することができる。この最小持続時間は、読出し/書込み動作を完了するために必要とされる最小持続時間によって決定される。漏れは、昇圧された供給源上で漏れの少ないデバイスを用いることによって、低く抑えられている。ブースト電圧およびLWLは、読出し/書込み動作を開始する共通のクロック信号(boost_clk112等)によってトリガされる。ブーストおよびLWLのタイミングは、LWL遷移直後、ブーストがトリガされるように、設計時に調整される。
【００２４】
図2は、本開示の一態様による、電圧ブースト発生器(BVG)200(図1の110)をさらに示す回路図である。この構成では、BVG200は、ブースト電圧VDD_BOOST_GL230を発生させるために、ゲート誘電体カップリングコンデンサC1〜C3(232、234および236)を用いる。1つの構成では、電圧ブースト発生器200は、読出しの場合に供給電圧(VDD)の10%〜20%の範囲に、書込みの場合に供給電圧(VDD)の25%〜35%の範囲にブーストレベルを調整するようにプログラミングすることができる。本開示のこの態様において、BVG200は最初に、P1(パストランジスタ238)を通してVDD_BOOST_GL信号230をVDD電源電圧に保持し、書込み段階中に、VDD_BOOST_GL信号230は浮動状態になり(たとえば、float_ctrl信号248を用いる)、次いで、boost_clk信号240を用いて、コンデンサC1〜C3 232〜236を通して、より高い電圧に結合される(coupled higher)。
【００２５】
この構成では、ブースト電圧VDD_BOOST_GL230のレベルは、boost_prog1信号242、boost_prog2信号244およびboost_prog3信号246をプログラミングすることによって決定される。例示的な実施形態では、ブースト電圧発生器(BVG)200は、boost_prog1信号242、boost_prog2信号244およびboost_prog3信号246のような3つのプログラマブルピンを含むことができ、プログラマブルピンを制御して、複数の技法を通してどの程度のブーストが必要であるかを決定することができる。そのような技法は、(ブーストを制御することによって)書込みに成功するのを確実にするために、センサによって駆動することができるか、または状態機械によって駆動することができる。書込みおよび読出し動作中にブーストレベルを調整することは、モンテカルロ回路解析を実行することによって、供給電圧VDDを操作することを伴う。モンテカルロ回路解析が、無作為抽出を繰り返して結果を計算することに依拠する、ある種の計算アルゴリズム(a class of computational algorithms)であることは、当業者には既知である。それらのアルゴリズムは、多くの場合に物理的および数理的システムのコンピュータシミュレーションにおいて使用される。
【００２６】
BVG200の別の実施形態では、電圧操作を適時にトリガし、ブーストを管理するために、NANDゲート202の入力ポートのうちの1つに、クロック信号boost_clk信号240が与えられる。NANDゲート202は、ブーストプログラミング信号boost_prog1信号242も受信するように構成される。boost_clk信号240およびboost_prog1信号242のうちの少なくとも一方の信号が論理ローであるとき、パストランジスタ204はオフであり、プルアップトランジスタ206はオンであり、それにより、パストランジスタ238はオンに変わる。これは、電圧信号VDD_BOOST_GL信号230を供給電圧Vddと同じ値になるように設定し、コンデンサC1、C2およびC3をVdd値まで充電する。ブースト電圧はboost_clk信号240によって発生する。boost_clk信号240は、読出しまたは書込み動作が行われるサイクル中にのみトリガされる。一実施形態では、ブースト電圧の発生は周期的に読出し/書込み動作に結び付けられる。多くの場合に、メモリ動作は頻繁ではないので、ブースト電圧を発生させる際に電力損は少ない。これは、ブースト電圧が周期的に制御されず、BVG回路が常時アクティブのままにされる従来技術の方式よりも向上している。
【００２７】
BVG動作において、「フロート」という用語は、動作時のノードの1つの状態であるとさらに理解することができる。ノードが、ノード208のように論理値ハイに移行するとき、ノードVDD_BOOST_GL 230は浮動状態の出力になり、その後、ゲート誘電体カップリングコンデンサC1〜C3(232〜236)の結合を通して、より高い電圧まで昇圧される。昇圧された供給源上の漏れは、その供給源に接続されるすべてのデバイスによってもたらされる。これはデバイス204を含む。これは図3におけるLWLDおよびP5/P6も含む(後にさらに論じられる)。
【００２８】
プログラミング信号boost_prog1信号242が論理ハイに引き上げられ、ブーストクロック信号boost_clk信号240も論理値ハイにあり、すなわち、アサートされるとき、パストランジスタ204はオンであり、プルダウントランジスタ206はオフであり、それにより、トランジスタ238はオフのままである。これは、供給電圧Vddを電圧信号VDD_BOOST_GL信号230を付された出力ポートから分離し、それを浮動状態にすることができるようにする。また、コンデンサC1の端子232はboost_clk信号240を通して論理値ハイに引き上げられ、それにより、VDD_BOOST_GL信号230をVddよりも高い値に結合する。
【００２９】
さらに、boost_prog1信号242およびboost_clk信号240がいずれも論理ハイ電圧にある状態で、信号boost_prog2信号244が論理ハイに設定される場合には、コンデンサC2の端子234がboost_clk信号を通して論理値ハイに引き上げられ、電圧VDD_BOOST_GL信号230を供給する出力ポートにおける電圧も昇圧する。同様に、信号boost_prog3信号246が論理値ハイに設定される場合には、コンデンサC3の端子236が論理値ハイに引き上げられ、電圧VDD_BOOST_GL230を供給する出力ポートにおける電圧も昇圧する。
【００３０】
プログラミング信号boost_prog2信号244およびboost_prog3信号246は、コンデンサC2 234およびC3 236が電圧VDD_BOOST_GL信号230も昇圧しているか否かを決定することは明らかである。このようにして、さらなるコンデンサおよび関連する回路構成要素と、さらなるプログラミング信号とを追加することによって、供給電圧のより高いブーストにつながる。たとえば、BVG200は、読出しの場合に供給電圧(VDD)の10%〜20%に、書込みの場合に供給電圧(VDD)の25%〜35%にブーストレベルを調整するようにプログラミングすることができ、これらのプログラミング信号を用いて。供給電圧がどの程度昇圧されるかを調整することができる。
【００３１】
図3は、本開示の一態様による、電力マルチプレクサ(PM)300を示す。電子工学において、マルチプレクサ(またはMUX)は、いくつかのアナログまたはデジタル信号のうちの1つを選択し、選択された入力を1つの線に転送するデバイスである。マルチプレクサを用いて、ある長さの時間およびある大きさの帯域幅の中で、ネットワークを介して送信することができるデータ量を増加させる。マルチプレクサはデータセレクタおよび電力セレクタとすることができる。電力セレクタとしての役割を果たすマルチプレクサは、電力マルチプレクサと呼ばれる。通常、電力マルチプレクサ(電力MUX)を用いて、2つの電源間を途切れることなく遷移できるようにするか、またはこの場合に適用されるように、特定の電力バンクを選択できるようにして、特定の昇圧された供給源を選択できるようにする。
【００３２】
図3を見ると、かつ上記のように、昇圧電圧は、電力MUX(PM)300を通して、LWLD130(図1)のようなローカルWLドライバ(LWLD)まで階層的に分配することができる。この構成では、PM300はLWLD130供給源を、選択されたバンク上のP3〜P4を通して、昇圧された供給源Vdd_boost信号302に接続するのに対して、選択されないバンクでは、LWLDはP5〜P6を通してVDDに接続される。デバイスP3〜P6は任意のタイプのPFETデバイスとすることができる。ブースト段階中のPM300を通しての漏れを低減するか、または最小限に抑えるために、P3〜P6の信号制御ゲート上でレベルシフタが用いられる。バンク選択信号によって、バンク(1〜n)を選択できるようになり、バイトイネーブル信号(BE)によって、選択されたバンク(1〜n)内のブーストを選択できるようになる。
【００３３】
PM300の動作の一実施形態では、ブースト段階中に、デバイスP5およびP6はオフである。ブースト段階中にそれらのデバイスを完全にオフにしておくために、boost_sel信号322をVDD_BOOST_GL信号324の電位にしておく必要がある。これは、VDD領域内のbank_sel信号304をVDD_BOOST_GL信号324領域内のboost_sel信号322に変換するレベルシフタを用いることによって達成される。レベルシフタを使用しなかったなら、ブースト段階中にデバイスP5およびP6は完全にはオフにされず、漏れが増加する恐れがあり、それにより、昇圧電圧が最終的に散逸することになる。
【００３４】
図3をさらに見ると、bank_sel信号304は、キャッシュのどのバンクが用いられるかを選択するために用いられる信号であり、bank_be_sel信号306は、bank_sel信号304およびバイトラインイネーブル(BE)信号308の論理AND関数の結果として生じる信号である。BE信号308は、特定のバンク内のどのバイトまたはどのビット群が用いられるかを選択するためにも用いられる。PM300は、いくつかのNANDゲートの使用を実施し、ローカルワード線ドライバ(LWLD)に分配される適切なブースト電圧を達成することができる。図3に示される1つの例示的な実施形態では、PM300は2つのNAND論理ゲート310aおよび310bを組み込むことができる。NAND310bは信号を昇圧するか否かを選択するために主に用いられる。NAND310aは出力信号を決定するために用いられる。以下の表は、PM300の入力および出力の組合せの論理システムの値を、よりわかりやすく示す。
【００３５】
【表１】
0006030653.tif 000002
【００３６】
Table 1(表1)から明らかであるように、両方の入力が論理値0またはローであるとき、出力は浮動状態である(Vdd_boost_nor信号312にある)か、またはVdd(Vdd_boost_inv信号314にある)である。BE信号308が値0であり、かつbank_sel信号304が値1であるとき、Vdd_boost_nor信号312は値0であり、Vdd_boost_inv信号314は値Vddである。BE信号308が値1であり、かつbank_sel信号304が値0であるとき、両方の出力が値Vddにある。BE信号308が値1であり、かつbank_sel信号304も値1であるとき、両方の出力が値VDD_BOOST_GLを有する。これは、PM300への両方の入力が値1、すなわち、ハイであるときにだけ、出力がVDD_BOOST_GLまで昇圧され、次いで、昇圧電圧がLWLD130に分配されることを示す。この場合、たとえば、電力マルチプレクサ(PM)300は、BVG200のようなブースト電圧発生器への負荷を低減し、それゆえ、電力効率を改善する。PM300は、LWLDドライバへのブースト電圧の分配器として主に用いられる。PM300は、BVGへの負荷を低減し、それゆえ、電力効率を改善する。
【００３７】
図4は、本開示の一態様による、ローカルワード線ドライバ(LWLD)400を示す。この構成では、LWLD400は、インバータと、それに続く、バイトイネーブルゲーティングを有するNOR2段とを含み、いずれも昇圧された供給源に接続される。面積を節約するために、NOR内の1つの直列pMOSが列にわたって共用され、PM300内で統合される。面積効率のために、LWLD400では明示的なレベルシフトは回避される。VDD_BANK_BOOST信号126(図1に示される)は、電力マルチプレクサ120(PM300としてさらに詳細に示される)からの昇圧された出力電圧信号を表す。したがって、図3の上記の検討において示されたように、VDD_BANK_BOOST信号126は、2つの出力信号に変わる(Vdd_boost_nor信号312およびVdd_boos_inv信号314)。選択されない行において、グローバルワード線(GWL)信号432は0のままであり、昇圧された書込み段階中にLWLD400を通して漏れが増加するのを防ぐ。GWL432の値が増加し始め、Vddの値まで上昇すると、P2を通しての漏れが結果として増加する。しかしながら、バンクあたり1つの行しか選択されないので、増加する漏れは小さい。
【００３８】
LWLD400内のP2デバイスの本体は正規の供給電圧に接続され、昇圧された供給源への負荷を低減する。上記のように、PM300はLWLD400供給源を、選択されたバンク上のP3〜P4を通して、昇圧された供給源310に接続するのに対して、選択されないバンクでは、LWLD400はP5〜P6を通してVDDに接続される。ブースト段階中にPM300を通しての漏れを低減するか、または最小限に抑えるために、P3〜P6の信号制御ゲートにおいて、明示的なレベルシフタが用いられる。
【００３９】
さらに別の実施形態では、書込み段階中に、昇圧された供給電圧VDD_BANK_BOOST_1(Vdd_boost_inv信号314およびVdd_boost_nor信号312によって表される)およびローカルワード線(LWL)436は浮動状態にあり、それゆえ、長い書込み段階中に、漏れが生じ、低い電圧に低下する恐れがある。トランジスタの漏れに起因して、ワード線は、その電圧レベルをより低い電圧(すなわち、フロート)に変更する可能性があり、ワード線が、影響を受けたワード線セグメント内でビット線障害を引き起こす可能性がある危険な電圧範囲に陥る恐れがある。書込み動作を安全に完了するために、昇圧された供給源における漏れを管理して、低電圧における数ナノ秒のLWL436ブーストを保証する。
【００４０】
図4に示されるさらに別の実施形態では、LWLD400は、Vdd_boost_inv信号314およびVdd_boost_nor信号312によって表されるVDD_BANK_BOOST_1信号、グローバルワード線(GWL)信号432およびバイトイネーブル信号(BE)(n_bank_be_sel)信号320に応答して、メモリセル(図示せず)を駆動する。バイトイネーブル信号n_bank_be_sel 320は、電力マルチプレクサ300を通してブーストを可能にするか否かを選択するために利用されるNAND310bデバイス(図3に示される)の出力信号でもある。ビット-セルデータ完全性のために、全書込み段階中に書込みビット線(WBL)(図示せず)は駆動されたままにされ、これらのWBLは当業者にとって周知である。昇圧された供給源ノードおよびLWLノード上の漏れは、一定の最小持続時間にわたってブースト電圧が論理値ハイにあるようにするほど十分に低く抑えられている。この最小持続時間は、読出し/書込み動作を完了するために必要とされる最小持続時間によって決定される。漏れは、昇圧された供給源上で漏れの少ないデバイスを用いることによって、低く抑えられている。ブーストおよびLWLは、読出し/書込み動作を開始する共通のクロック信号によってトリガされる。ブーストおよびLWLのタイミングは、LWL遷移直後、ブーストがトリガされるように、設計時に調整される。
【００４１】
図5は、本開示の実施形態が有利に利用される場合がある、例示的なワイヤレス通信システム500を示す。例示のために、図5は、3つの遠隔ユニット520、530および550、ならびに2つの基地局540を示す。通常のワイヤレス通信システムは、これよりも多くの遠隔ユニットおよび基地局を有することができることは認識されよう。遠隔ユニット520、530、および550は、以下でさらに論じられるような本開示の実施形態である適応的書込みワード線昇圧回路525A、525Bおよび525Cをそれぞれ含む。図5は、基地局540から遠隔ユニット520、530、および550への順方向リンク信号580、ならびに、遠隔ユニット520、530、および550から基地局540への逆方向リンク信号590を示す。
【００４２】
図5では、遠隔ユニット520は携帯電話として示され、遠隔ユニット530はポータブルコンピュータとして示され、遠隔ユニット550はワイヤレスローカルループシステム内の固定ロケーション遠隔ユニットとして示される。たとえば、遠隔ユニットは、セルフォン、ハンドヘルドパーソナル通信システム(PCS)ユニット、携帯情報端末などのポータブルデータユニット、またはメータ読取り機器などの固定ロケーションデータユニットとすることができる。図5は、本開示の教示による遠隔ユニットを示すが、本開示は、これらの図示される例示的なユニットには限定されない。本開示は、適応的書込みワード線昇圧回路を含む任意のデバイスにおいて適切に利用することができる。
【００４３】
実施形態は、セルラー電話網のような数多くのシステムにおいて幅広い応用形態を見つけることができる。たとえば、図6は、基地局604A、604Bおよび604Cを含むセルラー電話網602を示す。図6は、606を付された通信デバイスを示しており、その通信デバイスは、いわゆる、スマートフォン、タブレットのようなモバイルセルラー通信デバイス、またはセルラー電話網に適した他の種類の通信デバイスとすることができる。通信デバイス606はモバイルである必要はない。図6の特定の例では、通信デバイス606は、基地局604Cに関連付けられるセル内に位置する。矢印608および610は、通信デバイス606が基地局604Cと通信するアップリンクチャネルおよびダウンリンクチャネルをそれぞれ絵画的に表す。
【００４４】
実施形態が、たとえば、通信デバイス606、または基地局604C、またはその両方に関連付けられるデータ処理システムにおいて用いられる場合がある。図6は、本明細書において記述される実施形態が利用される場合がある数多くの応用形態のうちの1つのみを示す。
【００４５】
図7は、メモリセル上の選択的ワード線ブーストのための1つの例示的な方法を示しており、その方法はブーストタイミング動作をトリガするクロック信号を受信するステップ(702)を含む。ブーストタイミング動作はブーストタイミング発生器内で開始され、ブーストクロック信号がブースト電圧発生器に転送される。次いで、電圧発生器は、選択された動作サイクル中に局所的に送達され、使用可能にされることになる選択された過渡ブースト電圧を発生させる(704)。次いで、システム700は、バンクアレイにトリガ信号を与え、ブースト電圧信号が受信されることになるバンク選択をトリガすることができる(706)。次いで、過渡ブースト電圧は、選択されたバンクアレイ上のローカルワード線ドライバに分配することができる(708)。
【００４６】
特定の回路について説明してきたが、当業者には、本開示を実施するために、開示された回路のすべてが必要とされるわけではないことは理解されよう。さらに、本開示に対する注目を維持するために、よく知られているいくつかの回路については説明しなかった。同様に、その説明はある場所における論理「0」および論理「1」を参照しているが、本開示の動作に影響を与えることなく、論理値は入れ替えることができ、それに応じて回路の残りの部分を調整できることは当業者には理解されよう。
【００４７】
本開示およびその利点について詳しく説明したが、添付の特許請求の範囲によって規定される本開示の趣旨および範囲から逸脱することなく、本明細書において様々な変更、代用および改変を行うことができることは理解されたい。さらに、本出願の範囲は、本明細書において説明したプロセス、機械、製造、物質組成、手段、方法、およびステップの特定の実施形態に限定されることは意図していない。当業者には本開示から容易に理解されるように、本明細書において記述される対応する実施形態と実質的に同じ機能を実行するか、または実質的に同じ結果を実現する、現存するか、または今後開発されるプロセス、機械、製造、物質組成、手段、方法、またはステップを、本開示に従って利用することもできる。したがって、添付の特許請求の範囲は、その範囲内に、そのようなプロセス、機械、製造、物質組成、手段、方法、またはステップを含むことを意図している。
【００４８】
本開示の上記の説明は、当業者が本開示を構成または使用できるようにするために提供される。本開示への様々な変更が当業者には容易に明らかになり、本明細書において規定される一般原理は、本開示の趣旨または範囲を逸脱することなく、他の変形形態に適用することができる。したがって、本開示は、本明細書で説明される例および設計に限定されることを意図するものではなく、本明細書において開示される原理および新規の特徴に一致する最大の範囲を与えられるべきである。
【符号の説明】
【００４９】
102  ブーストタイミング発生器
104  書込みイネーブル信号
106  クロック信号
108  ブーストイネーブル信号
110(1〜n)  行ブースト電圧発生器
112  boost_clk信号
114  BE信号
116  過渡ブースト電圧信号
120(1〜n)  電力マルチプレクサ
122  バンク選択信号
124  供給電圧
126  昇圧された供給電圧信号
130(1〜n)  ローカルワード線ドライバ
132  グローバルワード線信号
134  バイトイネーブル信号
136  ローカルワード線
140(1〜n)  メモリセル
150(1〜n)  バンク
200  電圧ブースト発生器
202  NANDゲート
204  パストランジスタ
206  プルダウントランジスタ
208  ノード
230  ブースト電圧VDD_BOOST_GL信号
232  ゲート誘電体カップリングコンデンサ
234  ゲート誘電体カップリングコンデンサ
236  ゲート誘電体カップリングコンデンサ
238  パストランジスタ
240  クロック信号boost_clk信号
242  boost_prog1信号
244  boost_prog2信号
246  boost_prog3信号
300  電力マルチプレクサ
302  昇圧された供給源Vdd_boost信号
304  bank_sel信号
308  バイトラインイネーブル(BE)信号
301a、b  NAND論理ゲート
312  Vdd_boost_nor信号
314  Vdd_boost_inv信号
320  バイトイネーブル信号
322  boost_sel信号
324  VDD_BOOST_GL信号
400  ローカルワード線ドライバ
432  グローバルワード線(GWL)信号
436  ローカルワード線(LWL)
500  ワイヤレス通信システム
520  遠隔ユニット
525A、B、C  適応的書込みワード線昇圧回路
530  遠隔ユニット
540  基地局
550  遠隔ユニット
602  セルラー電話網
604A、B、C  基地局
606  通信デバイス
【図１】
0006030653.tif 000003
【図５】
0006030653.tif 000004
【図６】
0006030653.tif 000005
【図７】
0006030653.tif 000006
【図２】
0006030653.tif 000007
【図３】
0006030653.tif 000008
【図４】
0006030653.tif 000009