(57)【特許請求の範囲】
【請求項１】
第１および第２電極と、
前記第１および第２電極の間に位置し、第１の面を前記第１電極側に有し、前記第１の面に対向する第２の面を前記第２電極側に有する、第１導電型の第１半導体層と、
前記第１半導体層の前記第１の面に形成され、前記第１電極と前記第１半導体層との間に位置する、第２導電型の第２半導体層と、
前記第１および第２半導体層に絶縁膜を介して形成され、前記第１電極と前記第１半導体層との間に位置し、前記第１の面に平行な第１方向に延びている、複数の制御電極と、
前記第２半導体層の前記第１半導体層とは反対側に、前記第１方向に沿って交互に形成され、前記第１電極と前記第２半導体層との間に位置する、前記第１導電型の複数の第３半導体層および前記第２導電型の複数の第４半導体層と、
前記第２半導体層の前記第１半導体層側、または前記第２半導体層に包囲される位置に形成された、前記第１導電型の複数の第５半導体層とを備え、
前記第５半導体層は、前記第１方向に沿って互いに離間して配置され、
前記第５半導体層は、前記第１半導体層の前記第１の面に垂直な第２方向に前記第３半導体層と重なる位置に設けられている、
半導体装置。
【請求項２】
前記第５半導体層間の隙間は、前記第１半導体層の前記第１の面に垂直な第２方向に前記第４半導体層と重なる位置に設けられている、請求項１に記載の半導体装置。
【請求項３】
第１および第２電極と、
前記第１および第２電極の間に位置し、第１の面を前記第１電極側に有し、前記第１の面に対向する第２の面を前記第２電極側に有する、第１導電型の第１半導体層と、
前記第１半導体層の前記第１の面に形成され、前記第１電極と前記第１半導体層との間に位置する、第２導電型の第２半導体層と、
前記第１および第２半導体層に絶縁膜を介して形成され、前記第１電極と前記第１半導体層との間に位置し、前記第１の面に平行な第１方向に延びている、複数の制御電極と、
前記第２半導体層の前記第１半導体層とは反対側に、前記第１方向に沿って交互に形成され、前記第１電極と前記第２半導体層との間に位置する、前記第１導電型の複数の第３半導体層および前記第２導電型の複数の第４半導体層と、
前記第２半導体層の前記第１半導体層側、または前記第２半導体層に包囲される位置に形成され、前記第１方向に延びている、前記第１導電型の第５半導体層とを備え、
前記第５半導体層は、前記第１導電型の不純物の実効的な不純物濃度の複数の極大点と複数の極小点とを、前記第１方向に沿って交互に有し、
前記極大点は、前記第１半導体層の前記第１の面に垂直な第２方向に前記第３半導体層と重なる位置に設けられている、
半導体装置。
【請求項４】
前記極小点は、前記第１半導体層の前記第１の面に垂直な第２方向に前記第４半導体層と重なる位置に設けられている、請求項３に記載の半導体装置。
【請求項５】
第１および第２電極と、
前記第１および第２電極の間に位置し、第１の面を前記第１電極側に有し、前記第１の面に対向する第２の面を前記第２電極側に有する、第１導電型の第１半導体層と、
前記第１半導体層の前記第１の面に形成され、前記第１電極と前記第１半導体層との間に位置する、第２導電型の第２半導体層と、
前記第１および第２半導体層に絶縁膜を介して形成され、前記第１電極と前記第１半導体層との間に位置し、前記第１の面に平行な第１方向に延びている、複数の制御電極と、
前記第２半導体層の前記第１半導体層とは反対側に、前記第１方向に沿って交互に形成され、前記第１電極と前記第２半導体層との間に位置する、前記第１導電型の複数の第３半導体層および前記第２導電型の複数の第４半導体層と、
前記第２半導体層の前記第１半導体層側、または前記第２半導体層に包囲される位置に形成された、前記第１導電型の複数の第５半導体層とを備え、
前記第５半導体層は、前記第１方向に沿って互いに離間して配置され、
前記制御電極は、前記第１および第２半導体層に第１絶縁膜を介して形成された第１制御電極と、前記第１および第２半導体層に第２絶縁膜を介して形成され、前記第１制御電極と隣接する第２制御電極とを含み、
前記第５半導体層は、前記第１および第２制御電極の間に配置された部分を含み、前記部分は、前記第１および前記第２絶縁膜に接している、
半導体装置。
【請求項６】
第１および第２電極と、
前記第１および第２電極の間に位置し、第１の面を前記第１電極側に有し、前記第１の面に対向する第２の面を前記第２電極側に有する、第１導電型の第１半導体層と、
前記第１半導体層の前記第１の面に形成され、前記第１電極と前記第１半導体層との間に位置する、第２導電型の第２半導体層と、
前記第１および第２半導体層に絶縁膜を介して形成され、前記第１電極と前記第１半導体層との間に位置し、前記第１の面に平行な第１方向に延びている、複数の制御電極と、
前記第２半導体層の前記第１半導体層とは反対側に、前記第１方向に沿って交互に形成され、前記第１電極と前記第２半導体層との間に位置する、前記第１導電型の複数の第３半導体層および前記第２導電型の複数の第４半導体層と、
前記第２半導体層の前記第１半導体層側、または前記第２半導体層に包囲される位置に形成され、前記第１方向に延びている、前記第１導電型の第５半導体層とを備え、
前記第５半導体層は、前記第１導電型の不純物の実効的な不純物濃度の複数の極大点と複数の極小点とを、前記第１方向に沿って交互に有し、
前記制御電極は、前記第１および第２半導体層に第１絶縁膜を介して形成された第１制御電極と、前記第１および第２半導体層に第２絶縁膜を介して形成され、前記第１制御電極と隣接する第２制御電極とを含み、
前記第５半導体層は、前記第１および第２制御電極の間に配置された部分を含み、前記部分は、前記第１および前記第２絶縁膜に接している、
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
トレンチ型ＩＧＢＴ（Insulated Gate Bipolar Transistor）などの電力用トランジスタにおいて、ＩＥ効果（キャリア注入促進効果）を向上させるために、トレンチ間におけるエミッタ層およびコンタクト層の下方にバリア層を形成する場合がある。しかしながら、バリア層は、ホールが通過しにくい、ホールが通過する際にもぐり抵抗を生じさせるなどの問題があり、電力用トランジスタのターンオフ時のロスの増大や、電力用トランジスタのラッチアップ耐量の低下をもたらす。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−２３２６２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
バリア層を備える電力用トランジスタのターンオフ時のロスを低減することが可能な半導体装置を提供する。
【課題を解決するための手段】
【０００５】
一の実施形態によれば、半導体装置は、第１の面と、前記第１の面に対向する第２の面とを有する、第１導電型の第１半導体層と、前記第１半導体層の前記第１の面に形成された、第２導電型の第２半導体層とを備える。さらに、前記装置は、前記第１および第２半導体層に絶縁膜を介して形成され、前記第１の面に平行な第１方向に延びている、複数の制御電極と、前記第２半導体層の前記第１半導体層とは反対側に、前記第１方向に沿って交互に形成された、前記第１導電型の複数の第３半導体層および前記第２導電型の複数の第４半導体層とを備える。さらに、前記装置は、前記第２半導体層の前記第１半導体層側、または前記第２半導体層に包囲される位置に形成された、前記第１導電型の複数の第５半導体層を備え、前記第５半導体層は、前記第１方向に沿って互いに離間して配置されている。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態の半導体装置の構造を示す平面図および断面図である。
【図２】第１実施形態およびその変形例の半導体装置の構造を示す斜視図である。
【図３】第１実施形態の半導体装置のＺ方向の不純物濃度分布の例を示す図である。
【図４】第１実施形態の半導体装置のＹ方向の不純物濃度分布の例を示す図である。
【図５】第１実施形態の変形例の半導体装置の構造を示す断面図である。
【図６】第２実施形態の半導体装置の構造を示す断面図である。
【図７】第２実施形態の半導体装置のＹ方向の不純物濃度分布の例を示す図である。
【発明を実施するための形態】
【０００７】
以下、本発明の実施形態を、図面を参照して説明する。
【０００８】
（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す平面図および断面図である。図２は、第１実施形態およびその変形例の半導体装置の構造を示す斜視図である。本実施形態の半導体装置は、電力用トランジスタとして、トレンチ型ＩＧＢＴを備えている。
【０００９】
図１(ａ)は、本実施形態の半導体装置の構造を示す平面図であり、図１(ｂ)と図１(ｃ)はそれぞれ、図１(ａ)に示すＩ−Ｉ’線、Ｊ−Ｊ’線に沿った断面図である。なお、図１(ａ)は、図１(ｂ)と図１(ｃ)に示す平面Ｋに沿った平面図に相当する。
【００１０】
図２(ａ)は、本実施形態の半導体装置の構造を示す斜視図であり、図２(ｂ)は、本実施形態の変形例の半導体装置の構造を示す斜視図である。図２(ａ)と図２(ｂ)は、説明の便宜上、図１(ａ)〜図１(ｃ)に示す構成要素の一部のみを示している。
【００１１】
以下、図１(ａ)〜図１(ｃ)を参照して、第１実施形態の半導体装置について説明し、この説明中において、適宜、図２(ａ)と図２(ｂ)も参照する。
【００１２】
本実施形態の半導体装置は、第１半導体層の例であるｎ−型の第１ベース層１１と、第２半導体層の例であるｐ型の第２ベース層１２と、複数の第３半導体層の例であるｎ＋型のエミッタ層（ソース層）１３と、複数の第４半導体層の例であるｐ＋型のコンタクト層１４と、ｐ型のコレクタ層（ドレイン層）１５と、ｎ型のバッファ層１６と、複数の第５半導体層の例であるｎ型のバリア層１７と、ゲート絶縁膜１８と、複数の制御電極の例であるゲート電極１９と、絶縁膜２１と、ゲート配線２２と、絶縁膜２３と、エミッタ電極２４と、コレクタ電極２５とを備えている。図２(ａ)において、第１ベース層１１と第２ベース層１２との界面は、破線で示されている。
【００１３】
本実施形態においては、第１、第２導電型をそれぞれｎ型、ｐ型としているが、代わりに、第１、第２導電型をそれぞれｐ型、ｎ型としてもよい。
【００１４】
第１ベース層１１、第２ベース層１２、エミッタ層１３、コンタクト層１４、コレクタ層１５、バッファ層１６、およびバリア層１７は、例えばシリコン層である。
【００１５】
第１ベース層１１は、第１の面Ｓ1と、第１の面Ｓ1に対向するＳ2とを有している。図１(ａ)〜図１(ｃ)は、第１ベース層１１の第１、第２の面Ｓ1、Ｓ2に平行で、互いに垂直なＸ方向およびＹ方向と、第１ベース層１１の第１、第２の面Ｓ1、Ｓ2に垂直なＺ方向とを示している。Ｙ方向は、第１方向の例であり、Ｚ方向は、第２方向の例である。
【００１６】
第２ベース層１２は、第１ベース層１１の第１の面Ｓ1に形成されている。符号Ｔは、第１および第２ベース層１１、１２に形成され、Ｙ方向に延びている複数のトレンチを示す。
【００１７】
本明細書においては、＋Ｚ方向を上方向として取り扱い、−Ｚ方向を下方向として取り扱う。例えば、第１ベース層１１の第１、第２の面Ｓ1、Ｓ2の位置関係は、第１の面Ｓ1が第２の面Ｓ2の上方に位置していると表現される。
【００１８】
ゲート絶縁膜１８は、トレンチＴの側面および底面に形成されている。ゲート絶縁膜１８は、例えばシリコン酸化膜である。ゲート電極１９は、トレンチＴ内にゲート絶縁膜１８を介して形成されており、Ｙ方向に延びている。ゲート電極１９は、例えばポリシリコン層である。
【００１９】
エミッタ層１３とコンタクト層１４は、第２ベース層１２の第１ベース層１１とは反対側に、Ｙ方向に沿って交互に形成されている。コレクタ層１５は、第１ベース層１１の第２の面Ｓ2に、バッファ層１６を介して形成されている。本実施形態のエミッタ層１３およびコンタクト層１４の上端は、ゲート電極１９の上端と同じ高さに設定されている。符号Ｓは、エミッタ層１３、コンタクト層１４、およびゲート電極１９の上端を示す。
【００２０】
バリア層１７は、第２ベース層１２の第１ベース層１１側に形成されている。また、バリア層１７は、Ｙ方向に沿って互いに離間して配置されている。符号Ｒは、Ｙ方向に隣接するバリア層１７間の隙間を示す。符号Ｐ（図２(ａ)を参照）は、Ｙ方向に隣接するバリア層１７間のピッチ（周期）を示す。
【００２１】
バリア層１７は、半導体装置をＺ方向に平行に見た場合、エミッタ層１３と重なる位置に設けられている。また、バリア層１７間の隙間Ｒは、半導体装置をＺ方向に平行に見た場合、コンタクト層１４と重なる位置に設けられている。また、バリア層１７間のピッチＰは、Ｙ方向に互いに隣接するエミッタ層１３間のピッチや、Ｙ方向に互いに隣接するコンタクト層１４間のピッチと同じピッチに設定されている。
【００２２】
なお、第２ベース層１２、エミッタ層１３、コンタクト層１４、バリア層１７は、これらを挟む両側のトレンチＴの側面に接するように配置されている。また、エミッタ層１３とコンタクト層１４は、Ｙ方向に沿って交互に配置されている。このような構造は、例えば、エミッタ層１３とコンタクト層１４がＸ方向に互いに隣接する構造に比べ、トレンチＴ間の間隔が狭くても形成しやすいという利点がある。
【００２３】
また、ゲート電極１９の上端Ｓとバリア層１７の下端との距離Ｄ1は、図２(ａ)に示すように、ゲート電極１９の上端ＳとトレンチＴの下端との距離Ｄ2よりも短く設定されている（Ｄ1＜Ｄ2）。ただし、図２(ｂ)に示すように、ゲート電極１９の上端Ｓとバリア層１７の上端との距離Ｄ3が、ゲート電極１９の上端ＳとトレンチＴの下端との距離Ｄ2よりも短ければ（Ｄ3＜Ｄ2）、ゲート電極１９の上端Ｓとバリア層１７の下端との距離Ｄ1は、ゲート電極１９の上端ＳとトレンチＴの下端との距離Ｄ2より長く設定されていてもよい（Ｄ1＞Ｄ2）。すなわち、バリア層１７は、その全体がトレンチＴ間（ゲート電極１９間）に挟まれていてもよいし、その一部のみがトレンチＴ間（ゲート電極１９間）に挟まれていてもよい。
【００２４】
ゲート配線２２は、コンタクト層１４およびゲート電極１９の上端Ｓ上に絶縁膜２１を介して形成されており、Ｘ方向に延びている。絶縁膜２１は、例えばシリコン酸化膜であり、ゲート配線２２は、例えばポリシリコン層である。ゲート配線２２は、ゲート電極１９と電気的に接続されている。
【００２５】
エミッタ電極２４は、エミッタ層１３、コンタクト層１４、およびゲート電極１９の上端Ｓ上に絶縁膜２１、ゲート配線２２、および絶縁膜２３を介して形成されており、エミッタ層１３およびコンタクト層１４と電気的に接続されている。コレクタ電極２５は、コレクタ層１５の下面に形成されており、コレクタ層１５と電気的に接続されている。
【００２６】
（１）第１実施形態の各半導体層の不純物濃度
次に、図３および図４を参照して、第１実施形態の各半導体層の不純物濃度について説明する。
【００２７】
図３は、第１実施形態の半導体装置のＺ方向の不純物濃度分布の例を示す図である。
【００２８】
図３は、エミッタ層１３、第２ベース層１２、バリア層１７、第１ベース層１１を通過するＺ方向に平行な直線上における不純物濃度分布を示す。図３の不純物濃度単位は、1/cm3である。
【００２９】
符号Ｃn、Ｃpはそれぞれ、各層のｎ型不純物濃度、ｐ型不純物濃度を示す。ｎ型不純物は、例えばリンであり、ｐ型不純物は、例えばボロンである。また、符号Ｃは、ｎ型不純物濃度とｐ型不純物濃度とを相殺した、各層の実効的な不純物濃度を示す。よって、これらの不純物濃度の間には、Ｃ＝｜Ｃn−Ｃp｜の関係が成り立つ（｜｜は絶対値を表す）。
【００３０】
本実施形態において、バリア層１７内の実効的なｎ型不純物濃度Ｃのピーク値は、図３に示すように、エミッタ層１３内の実効的なｎ型不純物濃度Ｃのピーク値よりも低く設定され、第１ベース層１１内の実効的なｎ型不純物濃度Ｃのピーク値よりも高く設定されている。また、バリア層１７内の実効的なｎ型不純物濃度Ｃのピーク値は、第２ベース層１２内の実効的なｐ型不純物濃度Ｃのピーク値と同程度の値に設定されている。
【００３１】
本実施形態において、バリア層１７内の実効的なｎ型不純物濃度Ｃのピーク値は、図３に示すように、エミッタ層１３内の実効的なｎ型不純物濃度Ｃのピーク値の１／１０以下に設定されており、具体的には、２ケタ程度低く設定されている。
【００３２】
図４は、第１実施形態の半導体装置のＹ方向の不純物濃度分布の例を示す図である。
【００３３】
図４は、バリア層１７、第２ベース層１２を通過するＹ方向に平行な直線上における不純物濃度分布を示す。図４の不純物濃度単位は、1/cm3である。符号Ｃは、各層の実効的な不純物濃度を示す。
【００３４】
図４は、図３と同様、バリア層１７内の実効的なｎ型不純物濃度Ｃのピーク値が、第２ベース層１２内の実効的なｐ型不純物濃度Ｃのピーク値と同程度の値に設定されている様子を示している。
【００３５】
以上のように、本実施形態の半導体装置は、第２ベース層１２の第１ベース層１１側に複数のバリア層１７を備えており、これらのバリア層１７は、個々のゲート電極１９間において、Ｙ方向に互いに離間して配置されている。そのため、Ｙ方向に隣接するバリア層１７間に、隙間Ｒが形成されている。
【００３６】
よって、本実施形態によれば、矢印Ａで示すように、第１ベース層１１内のホールが、隙間Ｒを通過することにより、第１ベース層１１からコンタクト層１４に抜けやすくなる。よって、本実施形態によれば、電力用トランジスタのターンオフ時のロスを低減することが可能となる。
【００３７】
また、本実施形態によれば、矢印Ｂで示すように、第１ベース層１１内のホールがバリア層１７を通過する割合が減少することにより、バリア層１７の通過に起因するもぐり抵抗が低減される。よって、本実施形態によれば、寄生抵抗によるラッチアップを抑制でき、電力用トランジスタのラッチアップ耐量を向上させることが可能となる。
【００３８】
このように、本実施形態によれば、バリア層１７によるＩＥ効果向上の利益を享受しつつ、電力用トランジスタのターンオフ時のロスを低減し、かつ、電力用トランジスタのラッチアップ耐量を向上させることが可能となる。
【００３９】
また、本実施形態において、バリア層１７は、Ｚ方向にエミッタ層１３と重なる位置に設けられ、バリア層１７間の隙間Ｒは、Ｚ方向にコンタクト層１４と重なる位置に設けられている。
【００４０】
よって、本実施形態によれば、このような配置を採用することで、ホールが第１ベース層１１から隙間Ｒを経由してコンタクト層１４に至る経路が短縮され、ホールがコンタクト層１４に、より抜けやすくなる。
【００４１】
図５は、第１実施形態の変形例の半導体装置の構造を示す断面図である。
【００４２】
図１(ｂ)のバリア層１７のＹ方向の幅は、エミッタ層１３のＹ方向の幅と同程度に設定されている。しかしながら、本実施形態のバリア層１７のＹ方向の幅は、図５(ａ)に示すように、エミッタ層１３のＹ方向の幅より短くてもよいし、図５(ｂ)に示すように、エミッタ層１３のＹ方向の幅より長くてもよい。
【００４３】
別言すると、バリア層１７は、図１(ｂ)に示すように、Ｚ方向にエミッタ層１３と完全に重なっていてもよいし、図５(ａ)や図５(ｂ)に示すように、Ｚ方向にエミッタ層１３と部分的に重なっていてもよい。
【００４４】
また、バリア層１７間の隙間Ｒは、図１(ｂ)に示すように、Ｚ方向にコンタクト層１４と完全に重なっていてもよいし、図５(ａ)や図５(ｂ)に示すように、Ｚ方向にコンタクト層１４と部分的に重なっていてもよい。
【００４５】
なお、図１(ｂ)に示すように、バリア層１７のＹ方向の幅を、エミッタ層１３のＹ方向の幅と同程度に設定することは、バリア層１７を形成するための不純物注入処理と、エミッタ層１３を形成するための不純物注入処理を、同じレジストマスクを用いて実施できるという利点がある。
【００４６】
本実施形態のバリア層１７は、図１(ｂ)、図５(ａ)、図５(ｂ)に示すように、第２ベース層１２の第１ベース層１１側に形成されている。よって、バリア層１７の上面は、第２ベース層１２の下面に接し、バリア層１７の下面は、第１ベース層１１の第１の面Ｓ1に接している。しかしながら、バリア層１７は、第２ベース層１２に包囲される位置に形成されていてもよい。すなわち、本実施形態の第２ベース層１２は、バリア層１７の上面に接するだけでなく、バリア層１７の下面と第１ベース層１１の第１の面Ｓ1との間に介在していてもよい。これは、後述する第２実施形態でも同様である。
【００４７】
（第２実施形態）
図６は、第２実施形態の半導体装置の構造を示す断面図である。
【００４８】
図６は、図１(ｂ)と同様、図１(ａ)に示すＩ−Ｉ’線に沿った断面図である。以下、第２実施形態の半導体装置について説明するが、第１実施形態と第２実施形態とで共通の事項については説明を省略する。
【００４９】
本実施形態のバリア層１７は、第１実施形態のバリア層１７と同様、第２ベース層１２の第１ベース層１１側に形成されている。
【００５０】
しかしながら、本実施形態のバリア層１７は、第１実施形態のバリア層１７と異なり、個々のゲート電極１９間においてＹ方向に延びている。
【００５１】
符号１７ａは、バリア層１７の第１領域を示しており、エミッタ層１３の直下に位置している。符号１７ｂは、バリア層１７の第２領域を示しており、コンタクト層１４の直下に位置している。第１、第２領域１７ａ、１７ｂの詳細については、後述する。
【００５２】
なお、本実施形態のバリア層１７は、例えば、イオン注入により第１ベース層１１と第２ベース層１２との間に複数のｎ型層を形成し、その後の熱工程によりこれらのｎ型層同士が結合されるまでｎ型不純物を拡散させることで形成可能である。
【００５３】
（１）第２実施形態のバリア層１７の不純物濃度
次に、図７を参照して、第２実施形態のバリア層１７の不純物濃度について説明する。
【００５４】
図７は、第２実施形態の半導体装置のＹ方向の不純物濃度分布の例を示す図である。
【００５５】
図７は、バリア層１７を通過するＹ方向に平行な直線上における不純物濃度分布を示している。図７の不純物濃度単位は、1/cm3である。符号Ｃは、バリア層１７内の実効的なｎ型不純物濃度を示す。
【００５６】
本実施形態のバリア層１７は、図７に示すように、実効的なｎ型不純物濃度Ｃの複数の極大点Ｃ1と、実効的なｎ型不純物濃度Ｃの複数の極小点Ｃ2とを、Ｙ方向に沿って交互に有している。
【００５７】
極大点Ｃ1は、半導体装置をＺ方向に平行に見た場合、エミッタ層１３と重なる位置に設けられている。すなわち、極大点Ｃ1は、バリア層１７の第１領域１７ａ内に設けられている。
【００５８】
一方、極小点Ｃ2は、半導体装置をＺ方向に平行に見た場合、コンタクト層１４と重なる位置に設けられている。すなわち、極小点Ｃ2は、バリア層１７の第２領域１７ｂ内に設けられている。
【００５９】
本実施形態において、極大点Ｃ1の実効的なｎ型不純物濃度Ｃは、エミッタ層１３内の実効的なｎ型不純物濃度Ｃのピーク値よりも低く設定され、第１ベース層１１内の実効的なｎ型不純物濃度Ｃのピーク値よりも高く設定されている。また、極大点Ｃ1の実効的なｎ型不純物濃度Ｃは、第２ベース層１２内の実効的なｐ型不純物濃度Ｃのピーク値と同程度の値に設定されている。
【００６０】
また、極小点Ｃ2の実効的なｎ型不純物濃度Ｃは、極大点Ｃ1の実効的なｎ型不純物濃度Ｃの１／１０以下に設定されており、具体的には、２ケタ程度低く設定されている。
【００６１】
以上のように、本実施形態の半導体装置は、第２ベース層１２の第１ベース層１１側に、Ｙ方向に延びるバリア層１７を備えている。また、本実施形態のバリア層１７は、実効的なｎ型不純物濃度Ｃの複数の極大点Ｃ1と複数の極小点Ｃ2とを、Ｙ方向に沿って交互に有している。
【００６２】
よって、本実施形態によれば、第１ベース層１１内のホールが、極小点Ｃ2付近を通過することにより、第１ベース層１１からコンタクト層１４に抜けやすくなる。よって、本実施形態によれば、第１実施形態と同様に、電力用トランジスタのターンオフ時のロスを低減することが可能となる。
【００６３】
また、本実施形態によれば、第１ベース層１１内のホールが極大点Ｃ1付近を通過する割合が減少することにより、バリア層１７の通過に起因するもぐり抵抗が低減される。よって、本実施形態によれば、第１実施形態と同様に、寄生抵抗によるラッチアップを抑制でき、電力用トランジスタのラッチアップ耐量を向上させることが可能となる。
【００６４】
このように、本実施形態によれば、バリア層１７によるＩＥ効果向上の利益を享受しつつ、電力用トランジスタのターンオフ時のロスを低減し、かつ、電力用トランジスタのラッチアップ耐量を向上させることが可能となる。
【００６５】
また、本実施形態において、極大点Ｃ1は、Ｚ方向にエミッタ層１３と重なる位置に設けられ、極小点Ｃ2は、Ｚ方向にコンタクト層１４と重なる位置に設けられている。
【００６６】
よって、本実施形態によれば、このような配置を採用することで、ホールが第１ベース層１１から極小点Ｃ2付近を経由してコンタクト層１４に至る経路が短縮され、ホールがコンタクト層１４に、より抜けやすくなる。
【００６７】
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置は、その他の様々な形態で実施することができる。また、本明細書で説明した装置の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
【符号の説明】
【００６８】
１１：第１ベース層（第１半導体層）、１２：第２ベース層（第２半導体層）、
１３：エミッタ層（第３半導体層）、１４：コンタクト層（第４半導体層）、
１５：コレクタ層、１６：バッファ層、
１７：バリア層（第５半導体層）、１７ａ：第１領域、１７ｂ：第２領域、
１８：ゲート絶縁膜、１９：ゲート電極（制御電極）、
２１：絶縁膜、２２：ゲート配線、
２３：絶縁膜、２４：エミッタ電極、２５：コレクタ電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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